(57)【要約】【課題】トランジスタＴの素子数を少なくできるシフトレジスタ回路を提供する。【解決手段】各段の信号発生回路は、前段の出力信号が入力するセット端子、アノードがセット端子に接続されたＤ１、次段の出力信号が入力するリセット端子、リセット端子にゲートが接続され次段の出力信号がゲートに入力したときにＤ１のカソードをＶＧＬに接続するＴ１、ソースが出力端子に接続されドレインからクロック信号が入力するＴ２、ソースがＶＧＬに接続されドレインが出力端子に接続されたＴ３、Ｔ４とＴ５からなるインバータ回路、Ｔ２のゲートがソースに接続されドレインがＤ１のカソードに接続されゲートがＶＧＨに接続されたＴ６、アノードがＶＧＨに接続されたＤ２を有し、インバータ回路の入力点がＤ１のカソードに接続され、出力点がＴ３のゲートに接続され、高電位接続点がＤ２のカソードに接続されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
パルス状の出力信号をそれぞれ発生させるＮ段の信号発生回路を有するシフトレジスタ回路において、
第ｎ段目（但し、１＜＝ｎ＜＝Ｎである。）の前記信号発生回路は、
第（ｎ−１）段目の前記信号発生回路の出力信号が入力するセット端子と、
アノードが前記セット端子に接続された第１ダイオードと、
第（ｎ＋１）段目の前記信号発生回路の出力信号が入力するリセット端子と、
前記リセット端子にゲートが接続され、第（ｎ＋１）段目の前記信号発生回路から出力信号が前記ゲートに入力したときに、前記第１ダイオードのカソードを低電位電源に接続するＮチャンネルの第１トランジスタと、
ソースが出力端子に接続され、ドレインからクロック信号が入力するＮチャンネルの第２トランジスタと、
ソースが前記低電位電源に接続され、ドレインが前記出力端子に接続されたＮチャンネルの第３トランジスタと、
Ｐチャンネルの第４トランジスタとＮチャンネルの第５トランジスタから構成されたＣＭＯＳインバータ回路と、
前記第２トランジスタのゲートがソースに接続され、ドレインが前記第１ダイオードのカソードに接続され、ゲートが高電位電源に接続されたＮチャンネルの第６トランジスタと、
アノードが前記高電位電源に接続された第２ダイオードと、
を有し、
前記ＣＭＯＳインバータ回路の入力点が、前記第１ダイオードのカソードに接続され、
前記ＣＭＯＳインバータ回路の出力点が、前記第３トランジスタのゲートに接続され、
前記ＣＭＯＳインバータ回路の高電位接続点が、前記第２ダイオードのカソードに接続され、  
前記ＣＭＯＳインバータ回路の低電位接続点が、前記低電位電源に接続されている、
ことを特徴とするシフトレジスタ回路。
【請求項２】
電源投入時にリセット信号がゲートに入力し、前記第１ダイオードのカソードを前記低電位電源に接続するＮチャンネルの第７トランジスタをさらに有する、
請求項１に記載のシフトレジスタ回路。
【請求項３】
第１ダイオードと第２ダイオードとは、ダイオード接続したＮチャンネルのトランジスタからなる、
請求項１に記載のシフトレジスタ回路。
【請求項４】
１段目の前記信号発生回路の前段にスタート用の信号発生回路が設けられ、
前記スタート用の信号発生回路の前記セット端子には、スタートパルスが入力し、
前記スタート用の信号発生回路の前記リセット端子には、前記１段目の信号発生回路の出力信号が入力し、
前記スタート用の信号発生回路の前記出力端子は、前記１段目の信号発生回路の前記セット端子に接続されている、
請求項１に記載のシフトレジスタ回路。
【請求項５】
奇数段の前記信号発生回路には、パルス状の第１クロック信号が入力し、
前記スタート用の信号発生回路と偶数段の前記信号発生回路には、パルス状の第２クロック信号が入力し、
前記第２クロック信号は、前記第１クロック信号から所定時間ずれてＨレベルになる、
請求項４に記載のシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、シフトレジスタ回路に関するものである。
【背景技術】
【０００２】
従来、シフトレジスタ回路の低電力化手法として、シフトレジスタ回路をＲＳ型フリップフロップとトリガー発生回路とからなる１段の信号発生回路を構成し、前段の信号発生回路の出力でセットし、次段の信号発生回路の出力でリセットすることで、クロック信号の配線容量の負荷を減らす方法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１５３２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記のようなシフトレジスタ回路においては、各段の信号発生回路を構成するトランジスタの素子数が多くなるために、回路レイアウト面積が大きくなって、液晶表示装置などのゲート回路に適用する場合に、液晶表示装置の狭額縁化が難しいという問題点があった。
【０００５】
そこで本発明の実施形態は上記問題点に鑑み、トランジスタの素子数を少なくできるシフトレジスタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の実施形態は、パルス状の出力信号をそれぞれ発生させるＮ段の信号発生回路を有するシフトレジスタ回路において、第ｎ段目（但し、１＜＝ｎ＜＝Ｎである。）の前記信号発生回路は、第（ｎ−１）段目の前記信号発生回路の出力信号が入力するセット端子と、アノードが前記セット端子に接続された第１ダイオードと、第（ｎ＋１）段目の前記信号発生回路の出力信号が入力するリセット端子と、前記リセット端子にゲートが接続され、第（ｎ＋１）段目の前記信号発生回路から出力信号が前記ゲートに入力したときに、前記第１ダイオードのカソードを低電位電源に接続するＮチャンネルの第１トランジスタと、ソースが出力端子に接続され、ドレインからクロック信号が入力するＮチャンネルの第２トランジスタと、ソースが前記低電位電源に接続され、ドレインが前記出力端子に接続されたＮチャンネルの第３トランジスタと、Ｐチャンネルの第４トランジスタとＮチャンネルの第５トランジスタから構成されたＣＭＯＳインバータ回路と、前記第２トランジスタのゲートがソースに接続され、ドレインが前記第１ダイオードのカソードに接続され、ゲートが高電位電源に接続されたＮチャンネルの第６トランジスタと、アノードが前記高電位電源に接続された第２ダイオードと、を有し、前記ＣＭＯＳインバータ回路の入力点が、前記第１ダイオードのカソードに接続され、前記ＣＭＯＳインバータ回路の出力点が、前記第３トランジスタのゲートに接続され、前記ＣＭＯＳインバータ回路の高電位接続点が、前記第２ダイオードのカソードに接続され、前記ＣＭＯＳインバータ回路の低電位接続点が、前記低電位電源に接続されている、ことを特徴とするシフトレジスタ回路である。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態のシフトレジスタ回路の回路図である。
【図２】ｎ段目の信号発生回路の回路図である。
【図３】信号発生回路の波形図である。
【図４】変更例の信号発生回路の回路図である。
【発明を実施するための形態】
【０００８】
以下、本発明の一実施形態のシフトレジスタ回路１０について図１〜図３に基づいて説明する。
【０００９】
なお、実施形態における開示はあくまで一例に過ぎず、当業者において、発明の趣旨を保っての適宜変更について容易に想到し得るものについては、当然本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の対応に比べ、各部の幅、厚さ、形状などについて模式的に表される場合があるが、あくまでも一例であって、本発明の解釈を限定するものではない。
【００１０】
また、本明細書と各図において、既出の図に関して前述したものと同様の要素、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１１】
（１）シフトレジスタ回路１０
シフトレジスタ回路１０について図１に基づいて説明する。
【００１２】
シフトレジスタ回路１０は、Ｎ段の信号発生回路１２を有し、第ｎ段目（但し、１＜＝ｎ＜＝Ｎである）の信号発生回路１２−ｎは、第（ｎ−１）段目の信号発生回路１２−（ｎ−１）の出力信号Ｏｕｔ（ｎ−１）でセットされ、第（ｎ＋１）段目の信号発生回路１２−（ｎ＋１）の出力信号Ｏｕｔ（ｎ＋１）でリセットされるものであり、奇数段の信号発生回路１２には第１クロック信号ＧＣＬＫ１が入力し、偶数段の信号発生回路１２には第２クロック信号ＧＣＬＫ２が入力する。
【００１３】
１段目の信号発生回路１２の前段には、スタート用の信号発生回路１２−０が接続され、信号発生回路１２−０には第２クロック信号ＧＣＬＫ２が入力し、このスタート用の信号発生回路１２−０の出力信号Ｏｕｔ（０）が、１段目の信号発生回路１２−１のセット端子に出力される。また、このスタート用の信号発生回路１２−０のセット端子には外部からのスタートパルス信号が入力し、リセット端子には１段目の信号発生回路１２−１から出力信号Ｏｕｔ（１）が入力する。
【００１４】
このシフトレジスタ回路１０は、例えば液晶表示装置のドライバ回路に用いられ、各段の出力信号Ｏｕｔは、液晶表示装置の各画素のゲート信号として用いられる。
【００１５】
（２）信号発生回路１２の構成
次に、第ｎ段目の信号発生回路１２の構成について図２の回路図に基づいて説明する。この信号発生回路１２は、２個のダイオードＤ１、Ｄ２と６個のトランジスタＴ１〜Ｔ６の合計８個の素子から構成されている。なお、スタート用の信号発生回路１２−０も同様の構成を有している。
【００１６】
第１ダイオードＤ１は、Ｎチャンネルトランジスタをダイオード接続したものであり、アノードがセット端子に接続されている。このセット端子には、前段の信号発生回路１２−（ｎ−１）から出力された出力信号Ｏｕｔ（ｎ−１）が入力する。
【００１７】
第２ダイオードＤ２は、Ｎチャンネルのトランジスタをダイオード接続したものであり、アノードがＶＧＨ電源に接続されている。
【００１８】
ＮチャンネルのトランジスタＴ１のゲートがリセット端子に接続され、リセット端子には次段の信号発生回路１２−（ｎ＋１）の出力信号Ｏｕｔ（ｎ＋１）が入力する。第１トランジスタＴ１のドレインが、第１ダイオードＤ１のカソードＱ１に接続され、ソースがＶＧＬ電源に接続されている。
【００１９】
Ｎチャンネルの第２トランジスタＴ２のソースは出力端子に接続され、ドレインはクロック信号ＧＣＬＫが入力するクロック信号入力端子に接続されている。なお、ｎが奇数の場合に、第１クロック信号ＧＣＬＫ１が入力し、偶数の場合には第２クロック信号ＧＣＬＫ２が入力する。
【００２０】
Ｎチャンネルの第３トランジスタＴ３のドレインは出力端子に接続され、ソースはＶＧＬ電源に接続されている。
【００２１】
Ｎチャンネルの第６トランジスタのソースは、第２トランジスタＴ２のゲートＱ０に接続され、ドレインは第１ダイオードＤ１のカソードＱ１に接続され、ゲートはＶＧＨ電源に接続されている。なお、ＶＧＨ＞ＶＧＬである。
【００２２】
Ｐチャンネルの第４トランジスタＴ４とＮチャンネルの第５トランジスタＴ５によって、ＣＭＯＳインバータ回路１４が形成されている。ＣＭＯＳインバータ回路１４とは、ＰチャンネルとＮチャンネルのＭＯＳＦＥＴを相補形に配置したゲート構造であり、論理反転回路となる。ＣＭＯＳインバータ回路１４は、Ｐチャンネルの第４トランジスタＴ４とＮチャンネルの第５トランジスタＴ５のドレイン同士及びゲート同士を共通に接続し、ゲート同士が接続した点が入力点であり、ドレイン同士が接続した点が出力点である。また、第４トランジスタＴ４のソースが高電位接続点であり、第５トランジスタＴ５のソースが低電位接続点である。そして、ＣＭＯＳインバータ回路１４の入力点は、第１ダイオードＤ１のカソードＱ１に接続され、出力点はＮチャンネルの第３トランジスタＴ３のゲートＱ２に接続され、高電位接続点は第２ダイオードＤ２のカソードに接続され、低電位接続点はＶＧＬ電源に接続されている。
【００２３】
ＣＭＯＳインバータ回路１４の入力側であるＱ１ノードがＶＧＬと同じ電位を持つとき、第４トランジスタＴ４がオンになり、第５トランジスタＴ５がオフになる。このため、Ｑ２ノードの電位は（ＶＧＨ−Ｖｔｈ）とほぼ同じになる。Ｖｔｈはトランジスタの閾値電圧である。
【００２４】
また、Ｑ１ノードが（ＶＧＨ−Ｖｔｈ）と同じ電位を持つとき、第４トランジスタＴ４がオフになり、第５トランジスタＴ５がオンになる。このため、出力側であるＱ２ノードの電位はＶＧＬとほぼ等しくなる。すなわち、Ｑ１ノードと反対の電位がＱ０２ードに現れる。
【００２５】
第２トランジスタＴ２のスイッチングには、クロック信号ＧＣＬＫによるブートストラップを使用し、クロック信号ＧＣＬＫの電位変化にカップリングしたＱ０ノードの電位上昇を用いてスイッチングしている。Ｑ０ノードはゲート出力のタイミングで２（ＶＧＨ−ＶＧＬ）となるが、耐圧保護のために第６トランジスタＴ６を追加し、（ＶＧＨ−ＶＧＬ）を超えるような高電圧は第２トランジスタＴ２などに印加されない。
【００２６】
第１ダイオードＤ１のカソードＱ１ノードのＨレベルはトランジスタの閾値電圧Ｖｔｈ分を低下させ、（ＶＧＨ−Ｖｔｈ）になる。そして、第１ダイオードＤ１のカソードＱ１を第（ｎ＋１）段の出力信号Ｏｕｔ（ｎ＋１）がＨレベルになったときに、このカソードＱ１を接続するように第１トランジスタＴ１が設けられている。
【００２７】
第４トランジスタＴ４と第５トランジスタＴ５で構成されるＣＭＯＳインバータ回路１４の高電位接続点の電位もＶＧＨ電源でなく（ＶＧＨ−Ｖｔｈ）となるように第２ダイオードＤ２を追加することで、第４トランジスタＴ４はＱノードのＨレベルで確実にオフでき、第４トランジスタＴ４と第５トランジスタＴ５を貫通して流れる貫通電流を防止できる。
【００２８】
（３）信号発生回路１２の動作
次に、第ｎ段目の信号発生回路１２の動作について図２の回路図と図３の波形図に基づいて説明する。なお、クロック信号ＧＣＬＫとして、第２クロック信号ＧＣＬＫ２が入力とすると仮定する。
【００２９】
波形図の１列目はパルス状の第１クロック信号ＧＣＬＫ１を示し、パルス状の２列目は第２クロック信号ＧＣＬＫ２を示している。
【００３０】
波形図の３列目は第（ｎ−１）段目の出力信号Ｏｕｔ（ｎ−１）を示し、４列目は第ｎ段目の信号発生回路１２の出力信号Ｏｕｔ（ｎ）を示し、５列目は第（ｎ＋１）段目の信号発生回路１２の出力信号Ｏｕｔ（ｎ＋１）を示している。
【００３１】
波形図の６列目は第ｎ段目の信号発生回路１２のセット端子に入力する出力信号Ｏｕｔ（ｎ−１）を示し、７列目はリセット端子に入力する出力信号Ｏｕｔ（ｎ＋１）を示している。
【００３２】
そして、セット端子に前段の出力信号Ｏｕｔ（ｎ−１）が入力してセットされ、リセット端子に次段の出力信号Ｏｕｔ（ｎ＋１）が入力してリセットされるまでの動作時間に間に、波形図の８列目のＱ０ノードには（ＶＧＨ−Ｖｔｈ）の電圧が掛かると共に、第２クロック信号ＧＣＬＫ２が入力したときのみブートストラップによって（ＶＧＨ−Ｖｔｈ＋Ｖｂｏｏｔ）の電圧値となる。なお、Ｖｂｏｏｔの電圧は、第２クロック信号ＧＣＬＫ２の電圧値と同じである。（ＶＧＨ−Ｖｔｈ＋Ｖｂｏｏｔ）は、２（ＶＧＨ−ＶＧＬ）とほぼ同じになる。
【００３３】
同じく動作時間の間において、波形図の９列目のＱ１ノードは（ＶＧＨ−Ｖｔｈ）となり、この電位差は（ＶＧＨ−ＶＧＬ）よりも低い電圧となる。
【００３４】
同じく波形図の１０列目のＱ２ノードには、（ＶＧＨ−Ｖｔｈ）からＶＧＬに電圧が下がる。
【００３５】
これにより、Ｑ０ノードの電位とＱ２ノードの電位を合わせて、出力端子からパルス状の出力信号Ｏｕｔ（ｎ）が出力される。
【００３６】
（４）効果
本実施形態によれば、各段の信号発生回路１２の素子数は、８個となり、回路レイアウト面積を小さくでき、液晶表示装置のドライバ回路に適用した場合に狭額縁化を実現できる。
【００３７】
（５）変更例
シフトレジスタ回路１０の変更例について図４に基づいて説明する。上記実施形態と変更例の異なる点は、各段の信号発生回路１２において、第１ダイオードＤ１のカソードＱ１にＮチャンネルの第７トランジスタＴ７のドレインが接続され、第７トランジスタＴ７のソースはＶＧＬ電源に接続され、ゲートはリセット端子に接続されている。
【００３８】
第７トランジスタＴ７を接続するのは、電源投入時のＱ１ノードの不定状態を回避するためである。すなわち、電源投入時にＨレベル、通常駆動時にＬレベルとなるリセット信号をリセット端子に入力する。このリセット信号でＱ１ノードをＶＧＬ電位に固定できる。第７トランジスタＴ７はリセットスイッチの役割を果たしている。
【００３９】
なお、上記実施形態では、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第５トランジスタＴ５、第６トランジスタＴ６をＮチャンネルのトランジスタで構成したが、これに代えて、Ｐチャンネルのトランジスタで構成し、第４トランジスタＴ４をＰチャンネルのトランジスタでなくＮチャンネルのトランジスタで構成してもよい。この場合には、ＶＧＨ電源とＶＧＬ電源が逆に接続される。
【００４０】
また、本発明の実施形態を基にして、当業者が適宜設計変更して実施し得る全ての実施形態も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００４１】
また、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上記実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００４２】
また、本実施形態において述べた対応によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は、当業者において時に想到し得るものについては、当然に発明によりもたらされるものと解される。
【符号の説明】
【００４３】
１０・・・シフトレジスタ回路、１２・・・信号発生回路、１４・・・ＣＭＯＳインバータ回路
【図１】
2016143428.tif 000003
【図２】
2016143428.tif 000004
【図３】
2016143428.tif 000005
【図４】
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