(57)【要約】【課題】画素面積の増大を抑制しつつ混色を低減させることが可能な固体撮像装置を提供する。【解決手段】光学分離層２３は、互いに隣接する画素ＰＣ間において画素ＰＣの隅を避けるようにして半導体基板２１に配置され、画素ＰＣの隅のアクティブ領域には、拡散層Ｈ１〜Ｈ８が配置され、拡散層Ｈ１〜Ｈ８は電源電位またはグランド電位に設定される。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、ロウ方向およびカラム方向に配置された画素と、
前記画素の隅を避けるようにして隣接画素間に配置され、前記半導体基板内で光の透過を遮断する光学分離層と、
前記画素の隅に配置されるようにして前記半導体基板に形成され、電源電位またはグランド電位に設定される拡散層とを備える固体撮像装置。
【請求項２】
前記光学分離層は前記画素の４隅で除去され、前記拡散層は前記画素の４隅に配置されている請求項１に記載の固体撮像装置。
【請求項３】
前記拡散層は前記隣接画素間で共有される請求項１に記載の固体撮像装置。
【請求項４】
４個の画素が２行２列に配置された４画素１セル構造を備え、
前記４個の画素の隅間に配置され、前記４個の画素で共有されるフローティングディフュージョンと、
前記フローティングディフュージョンに隣接するように前記画素ごとに前記半導体基板上に配置された４個のリードゲート電極と、
前記４個の画素で共有され、前記半導体基板上に配置されたリセットゲート電極と、
前記４個の画素で共有され、前記半導体基板上に配置されたアンプゲート電極とを備える請求項１に記載の固体撮像装置。
【請求項５】
前記拡散層は前記４画素１セル構造の周囲のアクティブ領域に配置されている請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、混色を防止するため、１画素ずつ素子分離する構造があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＷＯ２００５／１９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、画素面積の増大を抑制しつつ混色を低減させることが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、半導体基板と、画素と、光学分離層と、拡散層とを備える。画素は、前記半導体基板に設けられ、ロウ方向およびカラム方向に配置されている。光学分離層は、前記画素の隅を避けるようにして隣接画素間に配置され、前記半導体基板内で光の透過を遮断する。拡散層は、前記画素の隅に配置されるようにして前記半導体基板に形成され、電源電位またはグランド電位に設定される。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の画素の構成例を示す回路図である。
【図２】図２は、図１の画素の光学分離層のレイアウト例を示す平面図である。
【図３】図３は、図１の画素のゲート電極および配線のレイアウト例を示す平面図である。
【図４】図４は、図３のＡ−Ａ線で切断した構成例を示す断面図である。
【図５】図５は、図３のＢ−Ｂ線で切断した構成例を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の画素の構成例を示す回路図である。なお、図１では、４画素１セル構造を例にとった。
図１において、緑色画素ＧｒにはフォトダイオードＰＤ−Ｇｒが設けられ、フォトダイオードＰＤ−Ｇｒは読み出しトランジスタＴＧｇｒを介してフローティングディフュージョンＦＤに接続されている。赤色画素ＲにはフォトダイオードＰＤ−Ｒが設けられ、フォトダイオードＰＤ−Ｒは読み出しトランジスタＴＧｒを介してフローティングディフュージョンＦＤに接続されている。青色画素ＢにはフォトダイオードＰＤ−Ｂが設けられ、フォトダイオードＰＤ−Ｂは読み出しトランジスタＴＧｂを介してフローティングディフュージョンＦＤに接続されている。緑色画素ＧｂにはフォトダイオードＰＤ−Ｇｂが設けられ、フォトダイオードＰＤ−Ｇｂは読み出しトランジスタＴＧｇｂを介してフローティングディフュージョンＦＤに接続されている。各フォトダイオードＰＤ−Ｇｒ、ＰＤ−Ｒ、ＰＤ−Ｂ、ＰＤ−Ｇｂのアノードはグランド電位ＶＳＳに接続されている。
【０００９】
そして、フローティングディフュージョンＦＤは、増幅トランジスタＴａｍｐのゲートに接続され、増幅トランジスタＴａｍｐのソースは垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴａｍｐのドレインは行選択トランジスタＴａｄｒを介して電源電位ＶＤＤに接続されている。また、フローティングディフュージョンＦＤは、リセットトランジスタＴｒｓｔを介して電源電位ＶＡＤに接続されている。読み出しトランジスタＴＧｇｒ、ＴＧｒ、ＴＧｂ、ＴＧｇｂのゲートには読み出し信号ΦＤ１〜ΦＤ４をそれぞれ入力することができる。リセットトランジスタＴｒｓｔのゲートにはリセット信号ΦＲを入力することができる。行選択トランジスタＴａｄｒのゲートには行選択信号ΦＡを入力することができる。
【００１０】
図２は、図１の画素の光学分離層のレイアウト例を示す平面図である。
図２において、半導体基板２１には画素ＰＣが設けられている。半導体基板２１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＩｎＧａＡｓＰなどを用いることができる。また、半導体基板２１には光学分離層２３が埋め込まれている。光学分離層２３は、半導体基板２１の表面に露出させることができる。光学分離層２３は、互いに隣接する画素ＰＣ間に配置され、半導体基板２１内で光の透過を遮断することができる。ここで、光学分離層２３は、画素ＰＣの隅を避けるようにして半導体基板２１に配置されている。この時、各画素ＰＣのアクティブ領域は光学分離層２３で分断されないようにすることができ、各画素ＰＣのアクティブ領域を半導体基板２１内で繋げることができる。アクティブ領域には、半導体基板２１のチャネル領域または不純物拡散領域が設けられる。光学分離層２３は、光を吸収する光吸収層であってもよいし、光を反射する光反射層であってもよい。この光反射層は、半導体基板２１の入射光を全反射させる全反射層であってもよい。光学分離層２３の材料は、Ａｌなどの金属を用いるようにしてもよいし、酸化シリコン、窒化シリコンあるいは酸化アルミニウムなどの絶縁体を用いるようにしてもよい。
【００１１】
図３は、図１の画素のゲート電極および配線のレイアウト例を示す平面図である。なお、図３では、裏面照射型ＣＭＯＳイメージセンサを例にとった。また、図３では、４画素１セル構造を例にとった。また、図３では、２行２列の４画素分のゲート電極およびその周囲の拡散層のレイアウト例を示した。
図３において、各画素ＰＣの四隅では光学分離層２３が除去され、各画素ＰＣの四隅にはアクティブ領域が設けられている。そして、２行２列の４個の画素ＰＣの隅間のアクティブ領域にはフローティングディフュージョンＦＤが配置され、４個の画素ＰＣにて１個のフローティングディフュージョンＦＤが共有されている。また、２行２列の４個の画素ＰＣの周囲のアクティブ領域には、拡散層Ｈ１〜Ｈ８が配置されている。拡散層Ｈ１〜Ｈ８は電源電位またはグランド電位に設定することができる。例えば、拡散層Ｈ１〜Ｈ４は図１のグランド電位ＶＳＳに接続し、拡散層Ｈ５、Ｈ６は図１の電源電位ＶＡＤに接続し、拡散層Ｈ７、Ｈ８は図１の電源電位ＶＤＤに接続することができる。ここで、各画素ＰＣのアクティブ領域は半導体基板２１内で繋がっているので、各拡散層Ｈ１〜Ｈ８は、互いに隣接する画素ＰＣ間で共有することができる。また、各画素ＰＣ内のアクティブ領域には拡散層Ｈ１１〜Ｈ１４が配置されている。拡散層Ｈ１１〜Ｈ１４はトランジスタのソースまたはドレインとして用いることができる。また、半導体基板２１上には、画素ＰＣに重なるようにゲート電極Ｇ１〜Ｇ９が配置されている。ゲート電極Ｇ１〜Ｇ４はフローティングディフュージョンＦＤに隣接するように配置されている。なお、ゲート電極Ｇ１〜Ｇ４は、図１の読み出しトランジスタＴＧｇｒ、ＴＧｒ、ＴＧｂ、ＴＧｇｂに用いることができる。ゲート電極Ｇ５、Ｇ６、Ｇ９は、図１の増幅トランジスタＴａｍｐに用いることができる。ゲート電極Ｇ７は、図１の行選択トランジスタＴａｄｒに用いることができる。ゲート電極Ｇ８は、図１のリセットトランジスタＴｒｓｔに用いることができる。ここで、拡散層Ｈ１１〜Ｈ１３は、配線Ｗ２、Ｗ３を介して接続されている。フローティングディフュージョンＦＤ、拡散層Ｈ１４およびゲート電極Ｇ５、Ｇ６、Ｇ９は、配線Ｗ１を介して接続されている。ここで、互いに隣接する画素ＰＣ間で各拡散層Ｈ１〜Ｈ８を共有することにより、画素ＰＣごとに拡散層Ｈ１〜Ｈ８を設ける必要がなくなり、レイアウト面積を縮小することができる。また、画素ＰＣに重なるようにゲート電極Ｇ１〜Ｇ９を配置することにより、画素ＰＣ間にゲート電極Ｇ１〜Ｇ９を配置した構成に比べて、増幅トランジスタＴａｍｐなどの駆動力を向上させつつ、レイアウト面積を縮小することができる。このため、撮像画像の高品質化を図りつつ、固体撮像装置の小型化を図ることができる。なお、上述した実施形態では、４画素１セル構造を例にとったが、２画素１セル構造に適用するようにしてもよいし、８画素１セル構造に適用するようにしてもよい。
【００１２】
図４は、図３のＡ−Ａ線で切断した構成例を示す断面図、図５は、図３のＢ−Ｂ線で切断した構成例を示す断面図である。
図４および図５において、半導体基板２１には、画素ＰＣごとに光電変換層２２が形成されている。光電変換層２２の裏面側にはピンニング層２４が形成され、光電変換層２２の表面側にはピンニング層２５が形成されている。半導体基板２１はＰ型半導体を用いることができる。光電変換層２２はｎ−型不純物拡散層を用いることができる。ピンニング層２４、２５はｐ＋型不純物拡散層を用いることができる。フローティングディフュージョンＦＤはｎ＋型不純物拡散層を用いることができる。ここで、図４に示すように、画素ＰＣの辺方向には光学分離層２３が設けられ、図５に示すように、画素ＰＣの隅方向では光学分離層２３が除去されている。そして、画素ＰＣの隅方向において、光学分離層２３が除去された領域には、フローティングディフュージョンＦＤおよび拡散層Ｈ１、Ｈ３が配置されている。また、半導体基板２１の裏面側にはカラーフィルタ２６が画素ＰＣごとに設けられている。カラーフィルタ２６上にはマイクロレンズ２７が画素ＰＣごとに設けられている。
そして、入射光ＬＩがマイクロレンズ２７にて集光された後、カラーフィルタ２６にて波長選択が行われ、光電変換層２２に入射する。そして、光電変換層２２において入射光ＬＩが電荷ｅ−に変換され、光電変換層２２に蓄積される。この時、光電変換層２２に入射した入射光ＬＩが光学分離層２３に到達すると、その入射光ＬＩが光学分離層２３にて反射され、元の光電変換層２２に戻される。このため、自分の画素ＰＣと異なる色のカラーフィルタ２６を通過した入射光ＬＩが自分の画素ＰＣに入射するのを防止することができ、混色を防止することができる。
【００１３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００１４】
ＰＣ  画素、２１  半導体基板、２２  光電変換層、２３  光学分離層、２４、２５  ピンニング層、２６  カラーフィルタ、２７  マイクロレンズ、Ｈ１〜Ｈ８  拡散層、Ｇ１〜Ｇ９  ゲート電極、Ｗ１〜Ｗ３  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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