(57)【要約】【課題】迅速かつ安定して周波数シンセサイザの周波数の切り替え確認を行うことが可能な周波数信号装置を提供する。【解決手段】周波数信号装置１において、周波数シンセサイザ４０は、ＰＬＬ回路部４２を備え、周波数信号の周波数を変更することが可能に構成され、アンロック検出部４１は、周波数シンセサイザ４０から出力される周波数信号の位相が目標を外れている場合には、そのことを示すアンロック情報を出力する。アラーム発報部２２３はアンロック情報に基づいてアンロックアラームを発報し、先行アラーム制御部２２２は、外部から、周波数信号の周波数の変更指示を受け付けた場合に、アンロック検出部２２３からのアンロック情報の出力に先行して、前記アンロックアラームを発報させるための先行アラーム情報をアラーム発報部２２３に対して出力する。【選択図】図４
2016063246.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路部を備え、前記周波数信号の周波数を変更することが可能な周波数シンセサイザと、
前記位相差が予め設定された位相差範囲を外れていることを示す情報に基づいて、前記ＰＬＬ回路部がアンロック状態となっていることを示すアンロック情報を出力するアンロック検出部と、
前記アンロック検出部から取得したアンロック情報に基づいて、前記ＰＬＬ回路部がアンロック状態であることを示すアンロックアラームを発報するアラーム発報部と、
前記周波数信号の周波数の変更指示を受け付ける設定受付部と、
前記設定受付部が周波数の変更指示を受け付けた場合に、前記アンロック検出部からのアンロック情報の出力に先行して、予め設定された期間中、前記アラーム発報部からアンロックアラームを発報させるための先行アラーム情報を当該アラーム発報部に対して出力する先行アラーム制御部と、を備えたことを特徴とする周波数信号装置。
【請求項２】
前記先行アラーム情報に基づいてアンロックアラームを発報させる期間を第１の期間と呼ぶと、
前記先行アラーム制御部は、前記第１の期間を含む、予め設定された第２の期間中、前記アンロック検出部から取得したアンロック情報に基づくアンロックアラームの発報を行わないようにするためのマスク情報を前記アラーム発報部に対して出力することを特徴とする請求項１に記載の周波数信号装置。
【請求項３】
周波数シンセサイザは、前記可変分周器の分周数または基準周波数信号の周波数の少なくとも一方を変化させることにより、前記周波数信号の周波数を変更することを特徴とする請求項１または２に記載の周波数信号装置。
【請求項４】
前記周波数シンセサイザに対して、基準周波数信号を供給するＤＤＳ回路部を備えたことを特徴とする請求項１ないし３のいずれか一つに記載の周波数信号装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数シンセサイザから出力される周波数信号の周波数の変更確認を迅速に行うことが可能な周波数信号装置に関する。
【背景技術】
【０００２】
周波数信号を出力する装置（以下、「周波数信号装置」という）には、予め設定された固定周波数信号を出力する発振器や、設定周波数に応じた周波数信号を可変出力可能な周波数シンセサイザなどがある。例えば周波数シンセサイザは、内部に設けられた可変分周器の分周数や周波数シンセサイザに供給される位相比較用の基準周波数信号の周波数を設定周波数に応じて変更することにより所望の周波数の周波数信号を出力できる。
【０００３】
これらの周波数信号装置には、出力周波数を安定させるためのＰＬＬ（Phased Lock Loop）回路部や、位相比較用の基準信号の周波数を調整するＤＤＳ（Direct Digital Synthesizer）回路部などが設けられており、これらの回路部に不具合があった場合には、アラームを発報することができるように構成されているものがある（例えば特許文献１）。ここで周波数の変更に伴って発生するアラーム（例えばＰＬＬ回路部の位相比較器出力における位相差が大きいこと、即ちＰＬＬ回路部がアンロック状態であることを示すアラーム）は、周波数の変更が確実に実行されたか否かを確認する情報として利用することもできる。
【０００４】
一方で出願人は、周波数の変更を行った後、数十μｓ（マイクロ秒）オーダーといった極めて短い時間で出力周波数を安定させることが可能な周波数信号装置の開発を行っている。このため、既述のようにアラームを利用して周波数変更の確認を行う場合には、実際に出力周波数が安定するまでの時間を反映した迅速なアラーム発報動作を実現する必要がある。
【０００５】
しかしながら周波数信号装置内においては、例えばＰＬＬ回路部のアンロック状態を検出し、この検出結果に基づいてアラームの発報指示を行ってから実際にアラームを発報する一連の動作が実行される。さらに、ＰＬＬ回路部がアンロック状態となってから、この状態が解消されるまでの応答時間は、変更前後の出力周波数やその変更幅といった条件によっても長くなったり短くなったりする。
【０００６】
従って、周波数の変更を受け付けてからアラームが発報されるまでの時間は、アラームの発報に至るまでの動作に要する時間分の遅れが発生するだけでなく、その発報期間もまちまちになってしまう。このように、アラームの発報に遅れが生じたり、発報期間が不安定になったりすると、このアラームの発報を条件として次の動作を実行するといった上位装置側の制御に影響を及ぼすおそれもある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１６６６０５号公報：請求項１、段落００３８
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情の下になされたものであり、その目的は、周波数シンセサイザの周波数変更の際に発報されるアラームを活用しつつ、迅速かつ安定して周波数の変更確認を行うことが可能な周波数信号装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る周波数信号装置は、電圧制御発振器から出力された周波数信号を可変分周器にて分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較部にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路部を備え、前記周波数信号の周波数を変更することが可能な周波数シンセサイザと、
前記位相差が予め設定された位相差範囲を外れていることを示す情報に基づいて、前記ＰＬＬ回路部がアンロック状態となっていることを示すアンロック情報を出力するアンロック検出部と、
前記アンロック検出部から取得したアンロック情報に基づいて、前記ＰＬＬ回路部がアンロック状態であることを示すアンロックアラームを発報するアラーム発報部と、
前記周波数信号の周波数の変更指示を受け付ける設定受付部と、
前記設定受付部が周波数の変更指示を受け付けた場合に、前記アンロック検出部からのアンロック情報の出力に先行して、予め設定された期間中、前記アラーム発報部からアンロックアラームを発報させるための先行アラーム情報を当該アラーム発報部に対して出力する先行アラーム制御部と、を備えたことを特徴とする。
【００１０】
上述の周波数信号装置は、下記の特徴を備えていてもよい。
（ａ）前記先行アラーム情報に基づいてアンロックアラームを発報させる期間を第１の期間と呼ぶと、前記先行アラーム制御部は、前記第１の期間を含む、予め設定された第２の期間中、前記アンロック検出部から取得したアンロック情報に基づくアンロックアラームの発報を行わないようにするためのマスク情報を前記アラーム発報部に対して出力すること。
（ｂ）周波数シンセサイザは、前記可変分周器の分周数または基準周波数信号の周波数の少なくとも一方を変化させることにより、前記周波数信号の周波数を変更すること。
（ｃ）前記周波数シンセサイザに対して、基準周波数信号を供給するＤＤＳ回路部を備えたこと。
【発明の効果】
【００１１】
本発明は、周波数の設定変更を受け付けた場合に、ＰＬＬ回路部のアンロック状態の検出に先行してアラーム発報部からアンロックアラームを発報させるので、実際にアンロック状態を検出するタイミングに左右されることなく安定して周波数の変更確認用のアンロックアラームを出力することができる。一方で、変更確認用のアンロックアラームの発報終了後は、アンロック状態の検出結果に基づきアンロックアラームを発報するので、ＰＬＬ回路部の稼働状態を正しく把握することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る周波数信号装置のブロック図である。
【図２】前記周波数信号装置に設けられている周波数シンセサイザのブロック図である。
【図３】周波数信号装置の各部から出力されるアラームステータス、及び発報されるアラームを示す説明図である。
【図４】周波数シンセサイザのシンセサイザ制御部、及びアラーム制御部の構成を示すブロック図である。
【図５】周波数シンセサイザの周波数の切り替えに係るアラームステータスの説明図である。
【図６】周波数切り替え時のシンセサイザ制御部、及びアラーム制御部の動作を示す第１のタイムチャートである。
【図７】前記シンセサイザ制御部、及びアラーム制御部の動作を示す第２のタイムチャートである。
【図８】前記シンセサイザ制御部、及びアラーム制御部の動作を示す第３のタイムチャートである。
【発明を実施するための形態】
【００１３】
以下、図１〜図５を参照しながら本発明の実施の形態に係る周波数信号装置１の構成について説明する。  
図１に示すように周波数信号装置１は、周波数ｆ２（＝２４００ＭＨｚ）と、ｆ３（＝３００）との２種類の周波数信号を出力可能な発振器３０と、２５００〜５５００ＭＨｚの範囲内で周波数ｆ１を切り替えて（変更して）周波数信号を出力することが可能な周波数シンセサイザ４０と、これら発振器３０及び周波数シンセサイザ４０の出力制御や、アラーム発報などの制御を行う主制御部２０と、を備えている。また、周波数信号装置１はパラレルインターフェース（Ｉ／Ｆ）１１、２１を介して外部コンピュータなどの上位装置１０に接続されている。
【００１４】
発振器３０は、制御電圧に応じた周波数の周波数信号を出力するＶＣＯ（Voltage Controlled Oscillator、電圧制御発振器）と、この周波数信号と、外部から供給された基準周波数信号（例えばｆｃｌｋ＝４０ＭＨｚ）との位相を比較する位相比較器と、位相比較器の出力に含まれる高周波成分を除去し、位相差に対応する制御電圧をＶＣＯに供給するループフィルタとを備えた不図示のＰＬＬ回路部により構成されている。
【００１５】
出力端子３３１からは、前記ＰＬＬ回路部からの出力が周波数ｆ２の周波数信号としてそのまま出力され、また出力端子３３２からは、不図示の分周器にて分周（本例では分周数８）された後の周波数ｆ３の周波数信号が出力される。
【００１６】
図１に示すように発振器３０は、発振器３０の動作制御を実行する発振器制御部３１を備えている。発振器制御部３１は制御通信路１５１を介して主制御部２０に接続され、例えば発振器３０の出力端子３３１、３３２の選択指示を主制御部２０から受け付け、また後述するアラームに関する情報を主制御部２０へと出力する動作を実行する。この発振器３０は、例えばＦＰＧＡ（Field-Programmable Gate Array）により構成されている。
【００１７】
次に図２に示すように周波数シンセサイザ４０は、ＶＣＯ４２３と、ＶＣＯ４２３から出力された周波数信号を分周する可変分周器４２４と、可変分周器４２４で分周された周波数信号と、ＤＤＳ回路部２３から供給された周波数ｆｃの基準周波数信号との位相を比較する位相比較器４２１と、ループフィルタ４２２とを備えたＰＬＬ回路部４２により構成されている。
【００１８】
可変分周器４２４の分周数は主制御部２０からの設定により変更することが可能であり、またＤＤＳ回路部２３から供給される基準周波数信号の周波数ｆｃも例えば数十〜数百Ｈｚ単位のステップで変更することができる。これら分周数と基準周波数信号の周波数とを組み合わせることにより、周波数シンセサイザ４０は高解像度で出力周波数信号の周波数ｆ１を切り替えることができる。
【００１９】
図１に示すように、周波数シンセサイザ４０は、例えばＦＰＧＡにより構成され、周波数シンセサイザ４０の動作制御を実行するシンセサイザ制御部４１を備えている。シンセサイザ制御部４１は、制御通信路１６１を介して主制御部２０に接続され、周波数シンセサイザ４０や出力周波数の選択指示を主制御部２０から受け付け、またアラームに関する情報を主制御部２０へと出力する。
【００２０】
また本例において、周波数シンセサイザ４０に基準周波数信号を供給するＤＤＳ回路部２３は、主制御部２０側に設けられ、ＤＤＳ回路部２３の主要部を成す位相アキュムレータや正弦波テーブルは、ＦＰＧＡにより構成されたＤＤＳ制御部２３１に設けられている。ＤＤＳ回路部２３にて発生したディジタル周波数信号は、当該ＤＤＳ回路部２３に設けられた不図示のディジタル／アナログ変換部（ＤＡＣ（Digital Analog Convertor））によってアナログ信号に変換され、ＤＤＳ出力通信路１６２を介して周波数シンセサイザ４０に供給され、基準周波数信号として利用される。
【００２１】
また図１に示す基準クロック入力端子１３からは例えば周波数ｆｃｌｋ＝４０ＭＨｚのクロック信号が供給され、分配器１４で分配されて主制御部２０、発振器３０、周波数シンセサイザ４０の動作クロックや発振器３０の基準周波数信号として利用される。
【００２２】
以上に説明したように、周波数信号装置１の発振器３０は出力周波数ｆ２、ｆ３の特定周波数を出力する一方、周波数シンセサイザ４０は、設定された出力周波数ｆ１の周波数信号を出力する。出力周波数ｆ１の設定は主制御部２０を介して実行されるので、上位装置１０と主制御部２０とはマスター−スレーブの関係にある。なお、本例の周波数信号装置１においては、周波数シンセサイザ４０の出力周波数の設定は、例えば異なる出力周波数に対応付けて予め１００個のチャネルが用意されており、これらのチャネルの中から出力周波数を選択することによって行われる。  
本例の周波数信号装置１は、周波数シンセサイザ４０にて周波数の切り替えを行ったとき、数十μｓといった極めて短い時間で出力周波数を安定させることができる。
【００２３】
以上に説明した本例の周波数信号装置１は、発振器３０や周波数シンセサイザ４０、ＤＤＳ回路部２３の動作や状態に関し、予め設定されたアラーム項目に関するセンサなどの検出値が所定の管理範囲を外れた場合に、アラームを発報する機能を備えている。特に、周波数シンセサイザ４０については、周波数ｆ１の切り替えを行った際に、当該切り替え動作を確認する目的で利用されるアラームを発報する機能も備えている。以下、アラームを発報する機構の詳細について説明する。
【００２４】
アラームの発報機能に関し、既述の発振器制御部３１、シンセサイザ制御部４１、ＤＤＳ制御部２３１は、アラームを発報させる要因の検出を行い、アラーム要因に関する情報であるアラームステータスを一時的に記憶する機能を備えている。これらの制御部３１、４１、２３１は、主制御部２０に設けられているアラーム制御部２２に対してアラームに関する情報を出力し、この情報を取得した主制御部２０は、実際にアラームの発報を実行する役割を果たす。アラーム制御部２２は、上述の制御部３１、４１、２３１に共通して主制御部２０に１つ設けられている。
【００２５】
アラーム制御部２２、発振器制御部３１、シンセサイザ制御部４１、及びＤＤＳ制御部２３１は各々ＦＰＧＡからなり、ＣＰＵ（Central Processing Unit）を用いて制御を行う場合に比べて高速で動作することができる。
【００２６】
図２に周波数シンセサイザ４０の例を示すように、シンセサイザ制御部４１は、ＰＬＬ回路部４２に接続され、アラーム要因の検出を行い、このアラーム要因に関するアラームステータスを共通のアラーム制御部２２へ出力する構成となっている。発振器制御部３１やＤＤＳ制御部２３１についても同様に、発振器３０内のＰＬＬ回路部やＤＤＳ回路部２３からアラーム要因の検出を行い、対応するアラームステータスをアラーム制御部２２へ出力する。
【００２７】
表１及び図３には、上述の各制御部３１、４１、２３１から出力されるアラームステータスとアラーム項目（アラームの種類）との対応関係を示す。  
（表１）  
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【００２８】
表１及び図３によれば、発振器３０の発振器制御部３１からは、発振器３０のＰＬＬ回路部がアンロック状態であることを示すアラームステータス「２ＮＤ＿ＬＤ」と、位相比較用の基準周波数信号の入力レベルが低いことを示す「ＲＥＦ＿ＤＥＴ」と、一方側の出力端子３３１（第２出力）からの出力レベルが低いことを示す「２ＮＤ＿ＤＥＴ」と、他方側の出力端子３３２（第３出力）からの出力レベルが低いことを示す「３ＲＤ＿ＤＥＴ」とが、アラーム制御部２２へと出力される。
【００２９】
また周波数シンセサイザ４０のシンセサイザ制御部４１からは、周波数シンセサイザ４０のＰＬＬ回路部４２がアンロック状態であることを示すアラームステータス「１ＳＴ＿ＬＤ」と、周波数シンセサイザ４０の出力レベルが低いことを示す「１ＳＴ＿ＤＥＴ」と、がアラーム制御部２２へと出力される。  
さらにＤＤＳ回路部２３のＤＤＳ制御部２３１からは、ＤＡＣに設けられたＤＬＬ（Delay Locked Loop）回路のエラーを示すアラームステータス「ＤＤＳ＿ＤＬＬ」がアラーム制御部２２へと出力される。
【００３０】
表１に示すように、上述の各アラームステータスのうち「１ＳＴ＿ＬＤ、ＤＤＳ＿ＤＬＬ、ＲＥＦ＿ＤＥＴ」は、１つのアラーム項目にまとめられてアラーム「ＡＬＭ＿１ＳＴ＿ＬＤ」が発報される。また、アラームステータス「２ＮＤ＿ＬＤ、ＲＥＦ＿ＤＥＴ」についても１つにまとめられ、アラーム「ＡＬＭ＿２ＮＤ＿ＬＤ」が発報される（従って、アラームステータス「ＲＥＦ＿ＤＥＴ」に基づいて、２つのアラーム項目「ＡＬＭ＿１ＳＴ＿ＬＤ、ＡＬＭ＿２ＮＤ＿ＬＤ」が同時に発報される）。残るアラームステータス「１ＳＴ＿ＤＥＴ、２ＮＤ＿ＤＥＴ、３ＲＤ＿ＤＥＴ」については、各々アラーム「ＡＬＭ＿１ＳＴ＿ＤＥＴ、ＡＬＭ＿２ＮＤ＿ＤＥＴ、ＡＬＭ＿３ＲＤ＿ＤＥＴ」と対応付けられている。  
【００３１】
表１に示した各アラームのうち、周波数シンセサイザ４０のＰＬＬ回路部４２がアンロック状態であるとのアラーム要因に基づいて発報したアラーム「ＡＬＭ＿１ＳＴ＿ＬＤ」は、本実施の形態のアンロックアラームに相当する。このアンロックアラームを発報させるアラームステータス「１ＳＴ＿ＬＤ」は、アンロック情報に相当する。
【００３２】
さらに図３に示すように、主制御部２０に対しては、周波数シンセサイザ４０から出力される周波数ｆ１の切り替え指示が入力される。この入力指示は、具体的には、異なる出力周波数に対応付けられた既述のチャネルを選択する情報「ＦＲＥＱ＿ＣＥ」であり、パラレルＩ／Ｆ２１を介して上位装置１０より入力される。この観点において、パラレルＩ／Ｆ２１は本実施の形態の設定受付部に相当する。
【００３３】
以上に説明したように、本例の周波数信号装置１においては、発振器３０、周波数シンセサイザ４０、ＤＤＳ回路部２３の各部に設けられた発振器制御部３１、シンセサイザ制御部４１、ＤＤＳ制御部２３１にてアラームを発報させる要因の検出を行い、各アラーム要因に対応したアラームステータスを主制御部２０側のアラーム制御部２２に対して出力する。
【００３４】
このとき、発振器制御部３１、シンセサイザ制御部４１、ＤＤＳ制御部２３１は、図１に示す専用の通信路１５２、１６３、２４３を用いて、アラーム制御部２２側にアラームステータスの読み出しを促す信号（アラームトリガ）を出力する構成を採用している。上記通信路１５２、１６３、２４３においては、シリアルＬＶＤＳなどのシリアル通信を用いてアラームトリガの通信が行われる。このように、アラームトリガの通信に専用路を用いることにより、発振器制御部３１、シンセサイザ制御部４１、ＤＤＳ制御部２３１側、及びアラーム制御部２２側に設けられるシリアル通信用の通信回路の構成が簡素となり、また高速通信に特化した動作を実行することができる。
【００３５】
一方で、アラームトリガを取得したアラーム制御部２２は、制御用の制御通信路１５１、１６１、２４２を介して、Ｂ-ＬＶＤＳ（Bus- Low Voltage Differential Signaling）などのシリアル通信により、各制御部３１、４１、２３１に記憶されているアラームステータスを読み出す構成となっている。そして、アラーム制御部２２側に読み出されたアラームステータスに基づいて、対応するアラームの発報が実行される。
【００３６】
上述のアラーム発報機構に関し、さらにアラーム制御部２２は、周波数シンセサイザ４０からの出力周波数信号の周波数ｆ１の切り替え指示を上位装置１０側から受け付けたとき、周波数の切り替えが確実に実施されたことを確認する情報として、アラームを活用する構成となっている。
【００３７】
既述のように周波数シンセサイザ４０においては、ＰＬＬ回路部４２内の位相比較器４２１による基準周波数信号と、可変分周器４２４にて分周された周波数信号との位相を比較し、この位相差が小さくなるようにＶＣＯ４２３へ供給する制御電圧を増減することにより、出力周波数信号の周波数ｆ１を目標値に近づけるフィードバック制御が行われている。
【００３８】
従って、周波数ｆ１の切り替え指示を受け付け、切り替え後の周波数に対応して、可変分周器４２４の分周数や基準周波数信号の周波数ｆｃが変更されると、位相比較器４２１にて検出される位相差が大きくなり、この位相差が予め設定された値を超えるとＰＬＬ回路部４２がアンロック状態となる。
【００３９】
このように、表１に示したアラーム要因のうち、ＰＬＬ回路部４２のアンロック状態は、周波数ｆ１の切り替えに伴って検出されるアラーム要因でもある。従って、周波数ｆ１の変更指示後、当該アラーム要因の検出に伴って発報されるアラーム「ＡＬＭ＿１ＳＴ＿ＬＤ」が発報されれば、周波数の切り替えが実行されたことを確認する情報としても利用できる。
【００４０】
一方で、既述のようにシンセサイザ制御部４１にてＰＬＬ回路部４２のアンロック状態が検出されると、シンセサイザ制御部４１からアラーム制御部２２へのアラームトリガの出力→アラームトリガを取得したアラーム制御部２２によるシンセサイザ制御部４１からのアラームステータスの読み出し→読み出したアラームステータスに基づくアラームの発報といった一連の動作が実行される。このため、周波数ｆ１の切り替え指示を行ってから、これらの動作が完了するまでの待ち時間が発生する。また、ＰＬＬ回路部４２がアンロック状態となってから、ＶＣＯ４２３制御電圧が調整され、アンロック状態が解消されるまでに要する時間は、変更前後の周波数ｆ１やその変更幅といった条件によっても変化する。
【００４１】
このように、周波数ｆ１の変更を確認するまでの待ち時間が長くなったり、変化したりすると、例えば上位装置１０側にて、周波数の切り替え確認を条件とする次の動作の実行が遅れるなどの影響を及ぼすおそれがある。  
そこで、本例のアラーム制御部２２は周波数シンセサイザ４０から出力される周波数信号の周波数ｆ１の切り替え指示を受けたとき、当該切り替えを確認するためのアラームを迅速かつ安定して発報するための構成を備えている。以下、図４を参照しながら、当該構成の具体的な内容について説明する。
【００４２】
図４は、周波数シンセサイザ４０のＰＬＬ回路部４２におけるアンロック状態を検出し、これに対応するアラームを発報する機能に係るアラーム制御部２２及びシンセサイザ制御部４１の構成を示している。シンセサイザ制御部４１に対しては、位相比較器４２１にて検出される位相差が予め設定された位相差範囲を外れると、ＰＬＬ回路部４２がアンロック状態となったことを示すアラーム要因「ＰＬＬ＿１ＳＴ＿ＬＤ」が入力され、内部のレジスタ４１１に書き込まれる。  
アラーム要因「ＰＬＬ＿１ＳＴ＿ＬＤ」は、位相差が予め設定された位相差範囲を外れていることを示す情報に相当する。
【００４３】
また既述のように、周波数ｆ１の切り替え後にＰＬＬ回路部４２がアンロック状態となる時間は、切り替えの条件によっても変化するところ、極めて短時間でアンロック状態が解消する場合などには、ＰＬＬ回路部４２のアンロック状態を検出しきれない場合がある。このような場合においても、ＰＬＬ回路部４２が周波数ｆ１の切り替え動作を実行した確認として、シンセサイザ制御部４１は周波数の切り替え指示を受け取った後、所定の期間中、アンロック状態の発生を示すアラーム要因「ＰＬＬ＿ＵＮＬＯＣＫ」をその内部で発生させてレジスタ４１１に書き込む。
前記アラーム要因「ＰＬＬ＿ＵＮＬＯＣＫ」についても、位相差が予め設定された位相差範囲を外れていることを（仮想的に）示す情報に相当する。
【００４４】
図５に示すように、本例のシンセサイザ制御部４１は例えば８ビットのレジスタ４１１を備え、レジスタ４１１内の各アドレス位置に特定のアラーム要因に対応するアラームステータスが割り振られている。例えばＰＬＬ回路部４２からアンロック状態の検出に係るアラーム要因「ＰＬＬ＿１ＳＴ＿ＬＤ」が入力され、またはシンセサイザ制御部４１内部でアラーム要因「ＰＬＬ＿ＵＮＬＯＣＫ」を発生させたとき、「７番」のアドレス位置に「１」が書き込まれて、アラームステータス「１ＳＴ＿ＬＤ」がオンの状態となる。一方で、これらのアラーム要因の入力、発生がない場合は当該アドレス位置に「０」が書き込まれ、前記アラームステータスがオフの状態となる。
【００４５】
また、レジスタ４１１の他のアドレス位置には、他のアラーム要因に対応するアラームステータスが書き込まれ、例えば「０番」のアドレス位置は周波数シンセサイザ４０の出力レベルが低いことを示すアラームステータス「１ＳＴ＿ＤＥＴ」が書き込まれる。  
なお、これらのアラームステータスとアドレス位置との対応関係は、任意に設定することができる。
【００４６】
アンロック状態の検出に係るアラームステータスがレジスタ４１１に書き込まれると、シンセサイザ制御部４１からは、アラームステータスの読み出しを促すアラームトリガ「ＥＸＴ＿ＡＬＭＮ」が、通信路１６３を介してアラーム制御部２２側に出力される。このアラームトリガの取得に伴い、シンセサイザ制御部４１のレジスタ４１１内のアラームステータス「１ＳＴ＿ＬＤ」が、制御通信路１６１を介してアラーム制御部２２側に読み出される。
【００４７】
図４に示すようにアラーム制御部２２には、シンセサイザ制御部４１から取得したアラームステータスが書き込まれる８ビットのレジスタ２２１と、外部から周波数ｆ１の切り替え指示「ＦＲＥＱ＿ＣＥ」を受け付けたとき、シンセサイザ制御部４１側からのアラームステータスの読み出しに先行して、アンロック状態の検出に係るアラームの発報指示を行う先行アラーム制御回路２２２と、レジスタ２２１に書き込まれたアラームステータスに基づくアラームの発報指示と、先行アラーム制御回路２２２からのアラームの発報指示とのいずれかを選択するように、発報指示情報を切り替える切替回路２２３と、を備えている。切替回路２２３は、アラーム制御部２２内に設けられ、アラームの発報を実行する不図示の発報回路（アラーム発報部）に併設されている。
【００４８】
レジスタ２２１は、シンセサイザ制御部４１側のレジスタ４１１に対応する構成を備え、各アドレス位置に特定のアラームステータスが割り振られている。本例では、図５（ａ）に示した例と同様にアドレス位置とアラームステータスとの割り振りが設定されている。このレジスタ２２１の「７番」のアドレス位置のアラームステータス「１ＳＴ＿ＬＤ」がオンの状態となると、表１に示した「ＡＬＭ＿１ＳＴ＿ＬＤ」のアラーム項目を発報するための発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」として、当該アラームステータスが切替回路２２３に対して入力される。
【００４９】
先行アラーム制御回路２２２は、レジスタ２２１と同様に８ビットの不図示のレジスタを備え、周波数ｆ１の切り替え指示を受け付けたとき、シンセサイザ制御部４１側からのアラームステータスの読み出しに先行してアンロック状態の検出に係るアラーム（先行アラーム）を発報させるための発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」が記憶されている。図５（ｂ）に示すように、この発報指示は、シンセサイザ制御部４１側から取得するアラームステータス「１ＳＴ＿ＬＤ」と同じ「７番」のアドレス位置のアラームステータスをオンとした状態に設定されている。
【００５０】
先行アラーム制御回路２２２は、周波数シンセサイザ４０の周波数ｆ１の切り替え指示「ＦＲＥＱ＿ＣＥ」を受け付け後、予め設定された期間（第１の期間）中、切替回路２２３に対して発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」を切替回路２２３に対して出力する。この観点において、先行アラーム制御回路２２２は、先行アラーム情報「１ＳＴ＿ＬＤ＿ＫＥＥＰ」の出力を行う先行アラーム制御部に相当している。
【００５１】
さらに先行アラーム制御回路２２２は、前記切り替え指示「ＦＲＥＱ＿ＣＥ」の取得後、予め設定された期間（第２の期間）中、切替回路２２３に対してレジスタ２２１から取得する発報指示をマスクし、当該発報指示に基づくアラームの発報を行わないようにするためのマスク情報「１ＳＴ＿ＬＤ＿ＭＡＳＫ」を切替回路２２３に対して出力する機能も備えている。このマスク情報は、例えば「０，１」の１ビットデータからなり、「１」を出力している期間中はマスク情報がオンとなり、切替回路２２３に発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」が入力されても、この発報指示がビットマスクされた状態となる。この第２の期間は、先行アラーム制御回路２２２から切替回路２２３に対して先行アラームの発報指示を出力する期間（第１の期間）を含み、且つ、第１の期間より長い期間に設定される。
【００５２】
切替回路２２３の機能をまとめて説明すると、切替回路２２３はレジスタ２２１から発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」を取得し、または先行アラーム制御回路２２２から発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」を取得したとき、アラーム項目「ＡＬＭ＿１ＳＴ＿ＬＤ」を発報させるように発報回路（不図示）を動作させる。一方で、先行アラーム制御回路２２２から入力されるマスク情報「１ＳＴ＿ＬＤ＿ＭＡＳＫ」がオンとなっている期間中は、切替回路２２３がレジスタ２２１から発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」を取得しても、当該発報指示に基づくアラームの発報は行われない。一方で、マスク情報がオンとなっている場合であっても、先行アラーム制御回路２２２から発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」を取得した場合にはアラームは発報される。
【００５３】
以下、上述の構成を備える周波数信号装置１において、周波数シンセサイザ４０から出力される周波数信号の周波数ｆ１を切り替える際の動作について図６〜図８を参照しながら説明する。  
はじめに図６は、周波数切り替え時のアラーム発報に係る周波数信号装置１の動作を理解しやすくするため、２種類のアラーム要因のうち、シンセサイザ制御部４１内部で発生させるアラーム要因「ＰＬＬ＿ＵＮＬＯＣＫ」のみが検出された場合の例を示している。このような状態は、ＰＬＬ回路部４２がアンロック状態となっている時間が短い場合や、切り替え後に位相比較器４２１から出力される位相差が小さく、ＰＬＬ回路部４２のアンロック状態を検出できなかった場合に起こり得る。
【００５４】
図６（ａ）に示すように、Ｔ１０１〜Ｔ１０２の期間、切り替え指示「ＦＲＥＱ＿ＣＥ」がオンとなると、周波数シンセサイザ４０の周波数切り替え指示が受け付けられ、所定の応答時間が経過した後の時刻Ｔ１０３にて先行アラーム制御回路２２２から先行アラームの発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」が出力される（図６（ｇ））。そして切替回路２２３が当該発報指示を取得し、発報回路が動作するまでの回路遅延時間の経過後の時刻Ｔ１０４にて、前記切り替え指示を受け付けたことを確認するための先行アラーム「ＡＬＭ＿１ＳＴ＿ＬＤ」が発報される（図６（ｈ））。  
また先行アラーム制御回路２２２は先行アラームの発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」の出力と合わせて、切替回路２２３にマスク情報「１ＳＴ＿ＬＤ＿ＭＡＳＫ」を出力する（図６（ｆ））。
【００５５】
一方、周波数シンセサイザ４０やＤＤＳ回路部２３においては、切り替え指示「ＦＲＥＱ＿ＣＥ」に基づいてチャネルの切り替えが実行され、ＤＤＳ回路部２３から出力される基準周波数信号の周波数やＰＬＬ回路部４２内の可変分周器４２４の分周数が変更される。その結果、位相比較器４２１にて検出される位相差が大きくなるが、既述のように本例ではＰＬＬ回路部４２側でアンロック状態を検出できない場合を例示しているため、アラーム要因「ＰＬＬ＿１ＳＴ＿ＬＤ」は検出されない（図６（ｃ））。
【００５６】
これに対してシンセサイザ制御部４１においては、周波数シンセサイザ４０のチャネル切り替え動作に合わせた時刻Ｔ１０５にて、アラーム要因「ＰＬＬ＿ＵＮＬＯＣＫ」を発生させ（図６（ｂ））、このアラーム要因に対応し、アンロック状態の発生を示すアラームステータス「１ＳＴ＿ＬＤ」がレジスタ４１１に書き込まれる（図６（ｄ））。
【００５７】
シンセサイザ制御部４１のレジスタ４１１に前記アラームステータスが書き込まれると、既述のアラームトリガの出力、アラーム制御部２２側からのアラームステータスの読み出しが行われ、読み出されたアラームステータスがアラーム制御部２２のレジスタ２２１に書き込まれる。このアラームステータスに基づき、上述の一連の動作時間の経過後の時刻Ｔ１０６にて切替回路２２３に対してアンロック状態の検出に基づくアラームの発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」が出力される（図６（ｅ））。
【００５８】
ところが、切替回路２２３には先行アラーム制御回路２２２からマスク情報が入力されているため、当該発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」に基づくアラームの発報は行われない。一方で、この期間中も切替回路２２３には先行アラーム制御回路２２２から先行アラームの発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」が継続して入力されており、この発報指示に基づいてアラームが発報されている。
【００５９】
本例では、アラーム要因「ＰＬＬ＿ＵＮＬＯＣＫ」の発生期間は１０μｓに設定され、当該アラーム要因が消え、アラームステータス「１ＳＴ＿ＬＤ」はオフとなる（図６（ｂ）、（ｄ）の時刻Ｔ１０７）。しかる後、所定の動作時間の経過後にアンロック状態の検出に基づくアラームの発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」もオフとなる（図６（ｅ））。これらの動作の期間中も切替回路２２３にはマスク情報が入力されているので、発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」の状態変化の影響を受けることなく、先行アラームの発報指示に基づくアラームの発報が継続される。
【００６０】
そして予め設定された時間の経過後の時刻Ｔ１０８にて、先行アラームの発報指示がオフとなり、回路遅延時間の経過後の時刻Ｔ１０９にて先行アラームの発報が停止される。本例では、先行アラームの発報指示が出力される期間（図６（ｇ）の時刻Ｔ１０３〜Ｔ１０８の期間）は、周波数の切り替え指示を受け付けてから、先行アラームの発報が停止されるまでの第１の期間（時刻Ｔ１０３〜Ｔ１０９の期間）が４０μｓとなるように設定されている。この第１の期間は、チャンネルの切り替えが行われたＰＬＬ回路部４２がアンロック状態となってから解消するまでの平均的な時間（ＰＬＬ回路部４２がロックするまでの平均時間）に余裕を持たせた値に設定されている。
【００６１】
次いで例えば、マスク情報の出力を開始してから１００μｓ経過後の時刻Ｔ１１１０にて切替回路２２３に対するマスク情報の入力が停止され、周波数の切り替えに伴うアラームの発報動作を終了する。  
既述の如く、先行アラーム制御回路２２２から切替回路２２３へマスク情報が入力される第２の期間（時刻Ｔ１０３〜Ｔ１１０の期間）は、既述の第１の期間よりも長く、且つ、当該第１の期間を含むように設定されている。
【００６２】
以上に説明したように、本例の周波数信号装置１では、周波数の切り替え指示を受け付けると、シンセサイザ制御部４１側におけるアンロック状態の検出とは独立して、先行アラームの発報指示「１ＳＴ＿ＬＤ＿ＫＥＥＰ」を用いてアラームが発報される。これにより、実際のアンロック状態の検出を待つことなく迅速に周波数の切り替え確認を行うことができる。
【００６３】
特に本例の周波数信号装置１は、アンロック状態を検出した場合のアラーム発報に用いられる実際の回路（アラーム制御部２２やその内部の発報回路、切替回路２２３）を用いて先行アラームを発報する。このため、例えば主制御部２０内に他のアラーム発報機構を設けて、周波数の切り替え指示を受け付けた旨のアンサーバックを返す場合と比較して、実際にアンロック状態が検出されたとき、このアラーム要因に対応するアラームを発報可能であることの動作確認が行われていることにもなる。
【００６４】
また、先行アラームの発報指示が出力される第１の期間よりも長い第２の期間に亘ってマスク情報を入力することにより、シンセサイザ制御部４１側でのアンロック状態を検出するプロセスの影響を受けることなく、予め設定された時間だけ安定して先行アラームを発報することができる。
【００６５】
次いで図７は、シンセサイザ制御部４１内にてアラーム要因「ＰＬＬ＿ＵＮＬＯＣＫ」を発生させた後の時刻Ｔ２０１のタイミングにて、アンロック状態が実際に検出された旨のアラーム要因「ＰＬＬ＿１ＳＴ＿ＬＤ」をＰＬＬ回路部４２側から取得した場合の例を示している（図７（ｃ））。  
なお、図７、図８において、図６に示したものと同じ符号で示す時刻は、図６で説明した例と共通の動作が実行されるタイミングを示している。
【００６６】
本例では、時刻Ｔ２０１にてＰＬＬ回路部４２側で検出されたアンロック状態は、もう一方のアラーム要因ＰＬＬ＿ＵＮＬＯＣＫ」が消え（時刻Ｔ１０７）、さらに先行アラームの発報が停止された（時刻Ｔ１０９）後の時刻Ｔ２０２まで継続している（図７（ｃ）。このとき、２つのアラーム要因のうちのいずれか一方が検出されているとき、アラームステータス「１ＳＴ＿ＬＤ」はオンの状態となっているため（図７（ｄ）の期間Ｔ１０５〜Ｔ２０２）、この期間に対応してアンロック状態の検出に基づくアラームの発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」が出力される（図７（ｅ）の期間Ｔ１０６〜Ｔ２０３）。
【００６７】
しかしながらアンロック状態の検出に基づくアラームの発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」が出力される期間の終了時点（時刻Ｔ２０３）が、マスク情報の出力期間である第２の期間（期間Ｔ１０３〜Ｔ１１０）に含まれる場合は、当該発報指示に基づくアラームの発報は行われない。この結果、図７（ｈ）に示すように、周波数信号装置１からは、先行アラームの発報指示に対応する期間だけアラームが発報される（期間Ｔ１０４〜Ｔ１０９）。
【００６８】
このように、切替回路２２３に対してマスク情報が入力される第２の期間を、先行アラームの発報指示が入力される第１の期間よりも長く設定することにより、ＰＬＬ回路部４２のアンロック状態が検出される期間（アラーム要因「ＰＬＬ＿１ＳＴ＿ＬＤ」が検出される期間）が前記第２の期間内で変動しても、先行アラームの発報期間には影響がない。よって、ＰＬＬ回路部４２がロックするまでの時間の変動に係らず、周波数の切り替えが実施されたことを確認するアラームとして、先行アラームを予め設定した時間だけ安定して発報させることができる。
【００６９】
一方で図８（ｃ）に示すように、ＰＬＬ回路部４２やＤＤＳ回路部２３に故障が発生したことなどにより、時刻Ｔ２０１にて検出されたアラーム要因ＰＬＬ＿１ＳＴ＿ＬＤ」の検出が継続する場合には、アラームステータス「１ＳＴ＿ＬＤ」もオンの状態が続く（図８（ｄ））。この結果、アンロック状態の検出に基づくアラームの発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」が出力され続ける（図８（ｅ））。
【００７０】
この状態で、マスク情報の出力が停止されると（図８（ｆ）の時刻Ｔ１１０）、切替回路２２３は発報指示「１ＳＴ＿ＬＤ＿ＰＬＬ」に基づいてアンロック状態の検出に基づくアラームの発報を開始する。この結果、周波数シンセサイザ４０のチャネルの切り替えを確認する先行アラームと区別して、ＰＬＬ回路部４２のアンロック状態が解消されていない旨のアラームを発報することができる。
【００７１】
以上、図１〜図４を用いて説明した実施の形態においては、発振器３０及び周波数シンセサイザ４０の双方が搭載された周波数信号装置１の例について説明したが、本発明を適用可能な周波数信号装置はこの例に限定されるものではない。少なくとも周波数シンセサイザ４０を備える周波数信号装置であれば、本発明を適用することができる。
【００７２】
ここで、周波数シンセサイザ４０の構成についても図２に示した例に限定されるものではない。ＤＤＳ回路部２３に替えて、固定周波数の周波数信号を出力する発振器から供給された周波数信号を分周器で分周して得た基準周波数信号に基づいて作動する方式の周波数シンセサイザ４０であってもよい。周波数シンセサイザ４０の周波数ｆ１の変更指示についても上位装置１０などの外部から設定変更を受け付ける場合に限定されず、例えば主制御部２０に予め設定した周波数変更スケジュールに基づいて変更指示を出力してもよい。この場合には、主制御部２０の変更指示に基づいて設定変更が行われるＤＤＳ回路部２３やＰＬＬ回路部４２内の可変分周器４２４が設定受付部となる。
【００７３】
また、先行アラームの発報時、マスク情報を用いてシンセサイザ制御部４１から取得したアラームステータスに基づくアラームの発報を行わないようにするためのマスク情報を用いることは必須の要件ではない。例えば先行アラームの発報指示と、周波数シンセサイザ４０のＰＬＬ回路部４２がアンロック状態であることを示すアラームの発報指示の少なくとも一方が切替回路２２３に入力されているとき、アラームを発報する構成を採用してもよい。
【００７４】
そして、前記ＰＬＬ回路部４２がアンロック状態であることを示すアラームの発報指示の出力方式についても、シンセサイザ制御部４１にて検出したアンロック状態をアラーム制御部２２側のレジスタ２２１に転記してから切替回路２２３に出力する方式に限定されない。例えばシンセサイザ制御部４１から切替回路２２３に対して、直接、アンロック状態の検出結果を出力して、これを発報指示としてもよい。
【符号の説明】
【００７５】
１          周波数信号装置
２０        主制御部
２２        アラーム制御部
２２２      先行アラーム制御回路
２２３      切替回路
２３        ＤＤＳ回路部
２３１      ＤＤＳ制御部
３０        発振器
３１        発振器制御部
４０        周波数シンセサイザ
４１        シンセサイザ制御部
４２        ＰＬＬ回路部
【図１】
2016063246.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2016063246.tif 000009
【図７】
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【図８】
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