(57)【要約】      （修正有）【課題】好適な制御を可能にする不揮発性記憶装置及びその制御方法を提供する。【解決手段】不揮発性記憶装置は、一対の配線の間に挟まれた可変抵抗素子を含むメモリセルと、このメモリセルを挟む一対の配線間に電圧を印加する制御回路とを有する。制御回路は、メモリセルを挟む一対の配線間に第１の書き込み電圧を印加する第１の電圧印加ステップＳ２０１と、第１の書き込み電圧よりも小さい第１の電圧を印加して、メモリセルに流れるセル電流を第１の閾値電流と比較する第１のベリファイステップＳ２０２とを、セル電流と第１の閾値電流との大小関係が第１の条件を充足するまで繰り返し行う。また、制御回路は、第１の条件が充足された場合に、メモリセルを挟む一対の配線間に第２の書き込み電圧を印加する第２の電圧印加ステップＳ２０３を行う。【選択図】図２２
2016024841.tif 000002
【特許請求の範囲】
【請求項１】
一対の配線の間に挟まれた可変抵抗素子を含むメモリセルと、
前記メモリセルを挟む一対の配線間に電圧を印加する制御回路と
を備え、
前記制御回路は、データの書き換えに際して、
前記メモリセルを挟む一対の配線間に第１の書き込み電圧を印加する第１の電圧印加ステップと、前記メモリセルを挟む一対の配線間に前記第１の書き込み電圧よりも小さい第１の電圧を印加して、前記メモリセルに流れるセル電流を第１の閾値電流と比較する第１のベリファイステップとを、前記セル電流と前記第１の閾値電流との大小関係が第１の条件を充足するまで繰り返し行い、
前記第１の条件が充足された場合に、前記メモリセルを挟む一対の配線間に前記第１の書き込み電圧よりも大きい第２の書き込み電圧を印加する第２の電圧印加ステップを行う
ことを特徴とする不揮発性記憶装置。
【請求項２】
一対の配線の間に挟まれた可変抵抗素子を含むメモリセルと、
前記メモリセルを挟む一対の配線間に電圧を印加する制御回路と
を備え、
前記制御回路は、データの書き換えに際して、
前記メモリセルを挟む一対の配線間に第１の書き込み電圧を印加する第１の電圧印加ステップと、前記メモリセルを挟む一対の配線間に前記第１の書き込み電圧よりも小さい第１の電圧を印加して、前記メモリセルに流れるセル電流を第１の閾値電流と比較する第１のベリファイステップとを、前記セル電流と前記第１の閾値電流との大小関係が第１の条件を充足するまで繰り返し行い、
前記第１の条件が充足された場合に、前記メモリセルを挟む一対の配線間に第２の書き込み電圧を印加する第２の電圧印加ステップを行う
ことを特徴とする不揮発性記憶装置。
【請求項３】
前記制御回路は、
前記第２の電圧印加ステップを行った後に、前記メモリセルを挟む一対の配線間に前記第２の書き込み電圧よりも小さい第２の電圧を印加して、前記セル電流を第２の閾値電流と比較する第２のベリファイステップを行い、
前記メモリセルに流れる電流と前記第２の閾値電流との大小関係が第２の条件を充足しなかった場合には、前記第２の電圧印加ステップと、前記第２のベリファイステップとを、前記第２の条件が充足されるまで繰り返し行う
ことを特徴とする請求項１又は２記載の不揮発性記憶装置。
【請求項４】
前記データの書き換えは、前記可変抵抗素子の抵抗値を減少させるセット動作であり、
前記第１の条件は、前記セル電流が前記第１の閾値電流よりも大きくなった場合に充足され、
前記第２の条件は、前記セル電流が前記第２の閾値電流よりも大きくなった場合に充足され、
前記第２の閾値電流は、前記第１の閾値電流よりも大きい
ことを特徴とする請求項３記載の不揮発性記憶装置。
【請求項５】
前記データの書き換えは、前記可変抵抗素子の抵抗値を増大させるリセット動作であり、
前記第１の条件は、前記セル電流が前記第１の閾値電流よりも小さくなった場合に充足され、
前記第２の条件は、前記セル電流が前記第２の閾値電流よりも小さくなった場合に充足され、
前記第２の閾値電流は、前記第１の閾値電流よりも小さい
ことを特徴とする請求項３記載の不揮発性記憶装置。
【請求項６】
前記制御回路は、前記第１の電圧印加ステップと、前記第１のベリファイステップとを、前記第１の書き込み電圧の大きさを徐々に増加させながら繰り返し行う
ことを特徴とする請求項１又は２記載の不揮発性記憶装置。
【請求項７】
前記メモリセルを挟む一対の配線は、お互いに交差する第１の配線及び第２の配線であり、
前記第１の配線は、基板に対して垂直な第１方向に所定ピッチで複数配列され、前記基板に対して平行な第２方向に延び、
前記第２の配線は、前記第２方向に所定ピッチで複数配列され、前記第１方向に延びる
ことを特徴とする請求項１又は２記載の不揮発性記憶装置。
【請求項８】
前記メモリセルから読み出されたデータのビット誤りを検出するＥＣＣ回路を更に備え、
前記制御回路及び前記ＥＣＣ回路の少なくとも一方は、前記ＥＣＣ回路によって検出されたビット誤りの量を数え、
前記データの書き換えに際して、前記制御回路は、
前記ビット誤りの量が所定の割合以下である場合には前記第２の電圧印加ステップを行わず、
前記ビット誤りの量が所定の割合よりも大きい場合に前記第２の電圧印加ステップを行う
ことを特徴とする請求項１又は２記載の不揮発性記憶装置。
【請求項９】
前記可変抵抗素子は、金属酸化物層を含み、
前記金属酸化物層は、電流パスを含む領域を備える
ことを特徴とする請求項１又は２記載の不揮発性記憶装置。
【請求項１０】
前記電流パスを含む領域は、前記可変抵抗素子に電圧を印加することによって形成される
請求項９記載の不揮発性記憶装置。
【請求項１１】
一対の配線の間に挟まれた可変抵抗素子を含むメモリセルと、
前記メモリセルを挟む一対の配線間に電圧を印加する制御回路と
を備えた不揮発性記憶装置の制御方法であって、
前記メモリセルを挟む一対の配線間に第１の書き込み電圧を印加する第１の電圧印加ステップと、前記メモリセルを挟む一対の配線間に前記第１の書き込み電圧よりも小さい第１の電圧を印加して、前記メモリセルに流れるセル電流を第１の閾値電流と比較する第１のベリファイステップとを、前記セル電流と前記第１の閾値電流との大小関係が第１の条件を充足するまで繰り返し行い、
前記第１の条件が充足された場合に、前記メモリセルを挟む一対の配線間に前記第１の書き込み電圧よりも大きい第２の書き込み電圧を印加する第２の電圧印加ステップを行う
ことを特徴とする不揮発性記憶装置の制御方法。
【請求項１２】
前記第２の電圧印加ステップを行った後に、前記メモリセルを挟む一対の配線間に前記第２の書き込み電圧よりも小さい第２の電圧を印加して、前記セル電流を第２の閾値電流と比較する第２のベリファイステップを行い、
前記メモリセルに流れる電流と前記第２の閾値電流との大小関係が第２の条件を充足しなかった場合には、前記第２の電圧印加ステップと、前記第２のベリファイステップとを、前記第２の条件が充足されるまで繰り返し行う
ことを特徴とする請求項１１記載の不揮発性記憶装置の制御方法。
【請求項１３】
前記データの書き換えは、前記可変抵抗素子の抵抗値を減少させるセット動作であり、
前記第１の条件は、前記セル電流が前記第１の閾値電流よりも大きくなった場合に充足され、
前記第２の条件は、前記セル電流が前記第２の閾値電流よりも大きくなった場合に充足され、
前記第２の閾値電流は、前記第１の閾値電流よりも大きい
ことを特徴とする請求項１２記載の不揮発性記憶装置の制御方法。
【請求項１４】
前記データの書き換えは、前記可変抵抗素子の抵抗値を増大させるリセット動作であり、
前記第１の条件は、前記セル電流が前記第１の閾値電流よりも小さくなった場合に充足され、
前記第２の条件は、前記セル電流が前記第２の閾値電流よりも小さくなった場合に充足され、
前記第２の閾値電流は、前記第１の閾値電流よりも小さい
ことを特徴とする請求項１２記載の不揮発性記憶装置の制御方法。
【請求項１５】
前記制御回路は、前記第１の電圧印加ステップと、前記第１のベリファイステップとを、前記第１の書き込み電圧の大きさを徐々に増加させながら繰り返し行う
ことを特徴とする請求項１１記載の不揮発性記憶装置の制御方法。
【請求項１６】
前記不揮発性記憶装置は、前記メモリセルから読み出されたデータのビット誤りを検出するＥＣＣ回路を更に備え、
前記制御回路及び前記ＥＣＣ回路の少なくとも一方は、前記ＥＣＣ回路によって検出されたビット誤りの量を数え、
前記データの書き換えに際して、
前記ビット誤りの量が所定の割合以下である場合には前記第２の電圧印加ステップを行わず、
前記ビット誤りの量が所定の割合よりも大きい場合に前記第２の電圧印加ステップを行う
ことを特徴とする請求項１１記載の不揮発性記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ここに記載された実施の形態は、不揮発性記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。このような不揮発性記憶装置においては、大容量化、高集積化が進んでいる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１５５７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施の形態に係る不揮発性記憶装置及びその制御方法は、好適な制御を可能にする。
【課題を解決するための手段】
【０００５】
一の実施の形態に係る不揮発性記憶装置は、一対の配線の間に挟まれた可変抵抗素子を含むメモリセルと、メモリセルを挟む一対の配線間に電圧を印加する制御回路とを有する。制御回路は、データの書き換えに際して、メモリセルを挟む一対の配線間に第１の書き込み電圧を印加する第１の電圧印加ステップと、メモリセルを挟む一対の配線間に第１の書き込み電圧よりも小さい第１の電圧を印加して、メモリセルに流れるセル電流を第１の閾値電流と比較する第１のベリファイステップとを、セル電流と第１の閾値電流との大小関係が第１の条件を充足するまで繰り返し行う。また、制御回路は、第１の条件が充足された場合に、メモリセルを挟む一対の配線間に第１の書き込み電圧よりも大きい第２の書き込み電圧を印加する第２の電圧印加ステップを行う。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る不揮発性記憶装置のブロック図の一例である。
【図２】第１の実施の形態に係る不揮発性記憶装置のメモリセルアレイ１１の一部の斜視図である。
【図３】図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】可変抵抗素子ＶＲの模式的な断面図である。
【図５Ａ】可変抵抗素子ＶＲの模式的な断面図である。
【図５Ｂ】可変抵抗素子ＶＲの模式的な断面図である。
【図６Ａ】可変抵抗素子ＶＲの特性を示すグラフである。
【図６Ｂ】可変抵抗素子ＶＲの特性を示すグラフである。
【図７Ａ】可変抵抗素子ＶＲの動作について説明するための模式的な断面図である。
【図７Ｂ】可変抵抗素子ＶＲの動作について説明するための模式的な断面図である。
【図８Ａ】可変抵抗素子ＶＲの模式的な断面図である。
【図８Ｂ】可変抵抗素子ＶＲの模式的な断面図である。
【図９】可変抵抗素子ＶＲの特性を示すグラフである。
【図１０】他の可変抵抗素子ＶＲの模式的な断面図である。
【図１１Ａ】可変抵抗素子ＶＲの模式的な断面図である。
【図１１Ｂ】可変抵抗素子ＶＲの模式的な断面図である。
【図１２】可変抵抗素子ＶＲの特性を示すグラフである。
【図１３】メモリセルＭＣのセル電流Ｉｃｅｌｌを示すヒストグラムである。
【図１４】第１の実施の形態に係るセット動作を説明するためのフローチャートである。
【図１５】同セット動作を説明するためのタイミングチャートである。
【図１６】比較例に係るセット動作を説明するためのフローチャートである。
【図１７】同セット動作を説明するためのタイミングチャートである。
【図１８】同セット動作を説明するためのグラフである。
【図１９】同セット動作を説明するためのヒストグラムである。
【図２０】第１の実施の形態に係るセット動作を説明するためのグラフである。
【図２１】同セット動作を説明するためのグラフである。
【図２２】第２の実施の形態に係るセット動作を説明するためのフローチャートである。
【図２３】同セット動作を説明するためのタイミングチャートである。
【図２４】同セット動作を説明するためのグラフである。
【図２５】第３の実施の形態に係るセット動作を説明するためのフローチャートである。
【図２６】第４の実施の形態に係るセット動作を説明するためのフローチャートである。
【図２７】同セット動作を説明するためのタイミングチャートである。
【図２８】第５の実施の形態に係るリセット動作を説明するためのフローチャートである。
【図２９】同リセット動作を説明するためのタイミングチャートである。
【図３０】同リセット動作を説明するためのグラフである。
【図３１】第６の実施の形態に係るメモリセルアレイ１１の回路図の一例である。
【図３２】メモリセルアレイ１１の積層構造を示す斜視図の一例である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、不揮発性記憶装置及びその制御方法の実施の形態について説明する。
【０００８】
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る不揮発性記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る不揮発性記憶装置のブロック図の一例である。図１に示す通り、不揮発性記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５及び制御回路１６を有する。
【０００９】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
【００１０】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。
【００１１】
制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなどの制御を行い、また、電源１５の制御を行う。また、制御回路１６は、セット動作やリセット動作等の書き込み動作を行う際、メモリセルＭＣに流れる電流（以下、「セル電流」と呼ぶ。）Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐより小さくなるように、電圧値等を制御する。尚、制御回路１６は、メモリセルアレイ１１から読み出したデータのエラー検出／訂正を行うＥＣＣ回路等を備えていても良い。換言すれば、ＥＣＣ回路は、メモリセルＭＣから読み出されたデータのビット誤りを検出する。更に、制御回路１６及びＥＣＣ回路のうちの少なくとも一方は、ＥＣＣ回路によって検出されたビット誤りの量を数える。
【００１２】
［メモリセル及びメモリセルアレイ］
図２は、メモリセルアレイ１１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００１３】
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。ワード線ＷＬ及びビット線ＢＬは、熱に強く、且つ抵抗値の低い材料が望ましい。
【００１４】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなるバイポーラ型のメモリセルである。可変抵抗素子ＶＲは、抵抗値を書き換え可能なデータとして不揮発に記憶する。また、非オーミック素子ＮＯは、例えばダイオードやトランジスタ等の非オーミック素子である。また、ビット線ＢＬ、可変抵抗素子ＶＲ、非オーミック素子ＮＯ及びワード線ＷＬは、それぞれの間に介在する電極ＥＬ１，ＥＬ２及びＥＬ３によって接続されている。これら電極ＥＬ１，ＥＬ２及びＥＬ３は、バリアメタル及び接着層として機能する。尚、可変抵抗素子ＶＲには、別途バッファ層、バリアメタル層、接着層等、他の層を挿入することも可能である。また、メモリセルＭＣは、ユニポーラ型のものを採用しても良い。
【００１５】
［可変抵抗素子ＶＲ］
次に、図４を参照して、可変抵抗素子ＶＲの構成例について説明する。図４は、可変抵抗素子ＶＲの構成例を示す模式的な断面図である。図４に示す通り、本実施の形態に係る可変抵抗素子ＶＲは、第１の金属酸化物層ＭＯ１と、第２の金属酸化物層ＭＯ２とを積層してなる。第１の金属酸化物層ＭＯ１及び第２の金属酸化物層ＭＯ２は、共に金属酸化物からなるが、第１の金属酸化物層ＭＯ１においては、第２の金属酸化物層ＭＯ２においてよりも、酸素の含有率が高い。従って、第１の金属酸化物層ＭＯ１中の抵抗率は、基本的には第２の金属酸化物層ＭＯ２中の抵抗率よりも高くなる。
【００１６】
また、図４に示す通り、第１の金属酸化物層ＭＯ１には、酸素の含有率が低く低抵抗な欠陥領域ＤＲが形成されている。欠陥領域ＤＲは、複数の酸素欠陥Ｖｏを含んでいる。
【００１７】
尚、本実施の形態に係る可変抵抗素子ＶＲは、第１の金属酸化物層ＭＯ１と、第２の金属酸化物層ＭＯ２とを積層してなるが、可変抵抗素子ＶＲは金属酸化物を含んでいれば良く、他の構成を採用することも可能である。
【００１８】
次に、図５Ａ、図５Ｂ図６Ａ及び図６Ｂを参照し、欠陥領域ＤＲについて説明する。図５Ａ及び図５Ｂは欠陥領域ＤＲの模式的な断面図、図６Ａ及び図６Ｂは、図５Ａ及び図５Ｂに示した欠陥領域ＤＲの特性を示すグラフである。図６Ａはセル電流Ｉｃｅｌｌの分布を示すグラフであり、横軸はセル電流Ｉｃｅｌｌを、縦軸は確率密度を示している。また、図６Ｂもセル電流Ｉｃｅｌｌの分布を示すグラフであり、横軸はセル電流Ｉｃｅｌｌを、縦軸は後述する方法で標準化された電流値ｉを示している。
【００１９】
尚、以下の説明において、セル電流Ｉｃｅｌｌの期待値（平均値）を「期待値電流」ＩＥと、セル電流Ｉｃｅｌｌの標準偏差をσと、期待値電流ＩＥから±ｋσの間で得られるセル電流Ｉｃｅｌｌの幅を「電流のばらつき」ΔＩと呼ぶ。ただし、「ｋ」は正の整数である。尚、図６Ｂの縦軸に示す電流値ｉは、セル電流Ｉｃｅｌｌの期待値電流ＩＥからの変動分を標準偏差σで割った値ｉ（＝（Ｉｃｅｌｌ−ＩＥ）／σ）である。以下、このような値ｉを、「標準化された電流値」と呼ぶ。
【００２０】
図５Ａに示す通り、第１の金属酸化物層ＭＯ１中の欠陥領域ＤＲは、複数の酸素欠陥Ｖｏを含んでいる。また、近接する酸素欠陥Ｖｏの間には、電流パスＣＰが形成される。従って、複数の電流パスＣＰによって第１の金属酸化物層ＭＯ１の上面と下面とが接続された場合、これら複数の電流パスＣＰは導電性のフィラメントとして機能し、メモリセルＭＣの抵抗値が低くなる。
【００２１】
ここで、図５Ｂに示す通り、酸素欠陥Ｖｏは、酸素イオンＯＩとの再結合等によって消滅する場合がある。この場合、消滅した酸素欠陥Ｖｏ周辺の電流パスＣＰも消滅する。この場合、フィラメントの一部が切断されることとなるため、メモリセルＭＣの抵抗値が増大する。例えば、このような現象により、図６Ａ及び図６Ｂに示す様に、メモリセルＭＣの抵抗値は、所定の範囲で変動する。
【００２２】
また、メモリセルＭＣの微細化が進行すると、欠陥領域ＤＲ中の電流の経路数が減少する。このような場合、セル電流Ｉｃｅｌｌが減少し、また、一つの経路に流れる電流がセル電流Ｉｃｅｌｌ全体に占める割合が増大し、電流のばらつきΔＩが増大する。特に、例えば図１を参照して説明したコンプライアンス電流Ｉｃｏｍｐが１０μＡよりも小さくなる様な領域においては、電流のばらつきΔＩが特にセル電流Ｉｃｅｌｌに影響を及ぼし始める。
【００２３】
［可変抵抗素子ＶＲの動作］
次に、図７Ａ、図７Ｂ、図８Ａ、図８Ｂ及び図９を参照して、可変抵抗素子ＶＲの動作について説明する。図７Ａ及び図７Ｂは、可変抵抗素子ＶＲの動作について説明するための模式的な断面図である。図８Ａ及び図８Ｂは、例えば図７Ａに示す様に、酸素欠陥Ｖｏが増大した場合の欠陥領域ＤＲの模式的な断面図である。また、図９は、図５Ａ、図５Ｂ、図８Ａ及び図８Ｂに示した欠陥領域ＤＲの特性を示すグラフであり、横軸はセル電流Ｉｃｅｌｌを、縦軸は上述の方法で標準化された電流値ｉを示している。
【００２４】
図７Ａに示す場合においては、第２の金属酸化層ＭＯ２を高電位に、第１の金属酸化層ＭＯ１を低電位に設定している。この場合、欠陥領域ＤＲ中の酸素イオンＯＩが第２の金属酸化層ＭＯ２に移動して欠陥領域ＤＲ中に新たに酸素欠陥Ｖｏが発生し、欠陥領域ＤＲの抵抗値が減少する。一方、図７Ｂに示す場合においては、第１の金属酸化層ＭＯ１を高電位に、第２の金属酸化層ＭＯ２を低電位に設定している。この場合、第２の金属酸化層ＭＯ２中の酸素イオンＯＩが欠陥領域ＤＲに移動して欠陥領域ＤＲ中の酸素欠陥Ｖｏが消滅し、欠陥領域ＤＲの抵抗値が増大する。
【００２５】
尚、以下の説明においては、図７Ａに示すように、第２の金属酸化層ＭＯ２側が高電位に、第１の金属酸化層ＭＯ１側が低電位になる様な電圧の印加方向を、電圧の正方向とする。同様に、図７Ｂに示すように、第１の金属酸化層ＭＯ１側が高電位に、第２の金属酸化層ＭＯ２側が低電位になる様な電圧の印加方向を、電圧の負方向とする。
【００２６】
図８Ａに示す通り、酸素欠陥Ｖｏが比較的数多く存在する場合、電流パスＣＰも比較的数多く存在する。従って、第１の金属酸化物層ＭＯ１の上面と下面を接続するフィラメントの数も比較的多くなり、メモリセルＭＣの抵抗値が比較的低くなる。従って、図９に示す通り、期待値電流ＩＥ２は比較的大きくなる。
【００２７】
一方、図５Ａに示す通り、酸素欠陥Ｖｏが比較的少数しか存在しない場合、電流パスＣＰも比較的少数しか存在しなくなる。従って、第１の金属酸化物層ＭＯ１の上面と下面を接続するフィラメントも比較的少なくなる。従って、図９に示す通り、期待値電流ＩＥ１は比較的小さくなる。
【００２８】
また、図８Ｂに示す通り、酸素欠陥Ｖｏの密度（以下、「酸素欠陥密度」と呼ぶ。）Φが比較的大きい場合、お互いに近接する酸素欠陥Ｖｏの数が比較的多くなるため、酸素欠陥Ｖｏの数に対する電流パスＣＰの数の割合が比較的多くなる。従って、例えば図８Ｂに示す通り、一部の酸素欠陥Ｖｏが消滅した場合にも、他の電流パスＣＰを経由して第１の金属酸化物層ＭＯ１の上面から下面に電流を流すことが可能となる。従って、図９に示す通り、メモリセルＭＣの抵抗値の変動が抑制され、電流のばらつきΔＩ２が比較的小さくなる。
【００２９】
一方、図５Ａに示す通り、酸素欠陥密度Φが比較的小さい場合、お互いに近接する酸素欠陥Ｖｏの数が比較的少なくなるため、酸素欠陥Ｖｏの数に対する電流パスＣＰの数の割合が比較的少なくなる。従って、例えば図５Ｂに示す通り、一部の酸素欠陥Ｖｏが消滅した場合に、他の電流パスＣＰを経由して第１の金属酸化物層ＭＯ１の上面から下面に電流を流すことが難しくなる。従って、図９に示す通り、メモリセルＭＣの抵抗値の変動を抑制出来ず、電流のばらつきΔＩ１が比較的大きくなる。
【００３０】
［異なるメモリセルＭＣにおける可変抵抗素子ＶＲの違い］
次に、図１０〜１２を参照して、異なるメモリセルＭＣにおける可変抵抗素子ＶＲの違いについて説明する。図１０は、図４に示した可変抵抗素子ＶＲを含むメモリセルＭＣとは異なるメモリセルＭＣに含まれる可変抵抗素子ＶＲの構成を示す模式的な断面図である。図１１Ａ及び図１１Ｂは、図１０に示した可変抵抗素子ＶＲの欠陥領域ＤＲの模式的な断面図である。また、図１２は、図８Ａ、図８Ｂ、図１１Ａ及び図１１Ｂに示した欠陥領域ＤＲの特性を示すグラフであり、横軸はセル電流Ｉｃｅｌｌを、縦軸は上述の方法で標準化された電流値ｉを示している。
【００３１】
図１０に示した可変抵抗素子ＶＲは、基本的には図４に示した可変抵抗素子ＶＲと同様に構成されているが、図４に示した可変抵抗素子ＶＲと比較して、欠陥領域ＤＲが広範囲にわたって形成されている。
【００３２】
仮に図１０に示した可変抵抗素子ＶＲの期待値電流ＩＥが図４に示した可変抵抗素子ＶＲの期待値電流ＩＥ２と同程度であった場合、図１１Ａに示す通り、形成されるフィラメントの数は、図８Ａに示した場合と同程度となるものと考えられる。ここで、図１１Ａに示す例においては、欠陥領域ＤＲが広範囲にわたって形成されているため、酸素欠陥Ｖｏが広範囲にわたって分布する。従って、酸素欠陥密度Φは、図８Ａに示した場合と比較して小さくなる。
【００３３】
従って、図１１Ｂに示す通り、お互いに近接する酸素欠陥Ｖｏの数が比較的少なくなるため、酸素欠陥Ｖｏの数に対する電流パスＣＰの数の割合が比較的少なくなる。従って、一部の酸素欠陥Ｖｏが酸素イオンＯＩ等によって消滅した場合に、他の電流パスＣＰを経由して第１の金属酸化物層ＭＯ１の上面から下面に電流を流すことが難しくなる。従って、図１２に示す通り、メモリセルＭＣの抵抗値の変動を抑制出来ず、電流のばらつきΔＩ３が比較的大きくなる。
【００３４】
尚、このような欠陥領域ＤＲが形成される範囲の違いは、例えばメモリセルＭＣの行デコーダ１２や列デコーダ１３からの距離に応じて生じる場合がある。即ち、欠陥領域ＤＲは、メモリセルＭＣの製造後に、可変抵抗素子ＶＲに電圧を印加するフォーミング動作によって形成される。この際、行デコーダ１２からの距離が遠いと、ワード線ＷＬにおける電圧降下が増大する。同様に、列デコーダ１３からの距離が遠いとビット線ＢＬにおける電圧降下が増大する。これにより、フォーミング動作中にメモリセルＭＣに印加される電圧が減少してしまい、これによって欠陥領域ＤＲが比較的広範囲に形成されてしまう。従って、メモリセルアレイ１１が大規模化した場合、複数のメモリセルＭＣの間で、このような欠陥領域ＤＲの大きさの違いが増大することがある。
【００３５】
［読出し動作］
次に、図１３を参照して、本実施の形態に係る不揮発性記憶装置の読出し動作について説明する。図１３は、メモリセルＭＣに読み出し電圧ＶＲを印加した場合のセル電流Ｉｃｅｌｌを示すヒストグラムであり、横軸はセル電流Ｉｃｅｌｌの大きさを、縦軸はメモリセルＭＣの数を模式的に表している。
【００３６】
本実施の形態においては、図１３に示すようにメモリセルＭＣの抵抗値を高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に調整する。また、データの読み出しに際しては、メモリセルＭＣに読み出し電圧ＶＲを印加する。ここで、セル電流Ｉｃｅｌｌが読み出し電流ＩＲよりも大きかった場合にはこのメモリセルＭＣがセット状態であると判定する。一方、セル電流Ｉｃｅｌｌが読み出し電流ＩＲよりも小さかった場合にはこのメモリセルＭＣがリセット状態であると判定する。
【００３７】
［第１の実施の形態に係るセット動作］
次に、図１４及び図１５を参照して、第１の実施の形態に係るセット動作について説明する。図１４は、第１の実施の形態に係るセット動作の方法を説明するためのフローチャートである。
【００３８】
図１４に示す通り、本実施の形態に係るセット動作においては、第１の電圧印加ステップＳ１０１と第１のベリファイステップＳ１０２とを繰り返し行った後で、第２の電圧印加ステップＳ１０３を行い、選択メモリセルＭＣに対して追加の書き込みを行う。
【００３９】
図１４に示す通り、第１の電圧印加ステップＳ１０１においては、選択メモリセルＭＣに対し、第１の書き込み電圧としてＶ０＋ｎ・Ｖｓｔｅｐを印加する。ここで、書き込み初期電圧Ｖ０は第１の書き込み電圧の初期値であり、ステップ電圧Ｖｓｔｅｐは第１の書き込み電圧の増加幅であり、ｎは第１の電圧印加ステップＳ１０１を行った回数を表す整数である。第１の電圧印加ステップＳ１０１の終了後、第１のベリファイステップＳ１０２を行う。
【００４０】
図１４に示す通り、第１のベリファイステップＳ１０２においては、選択メモリセルＭＣに対して第１の書き込み電圧よりも小さいセットベリファイ電圧ＶＳＶを印加して、セル電流Ｉｃｅｌｌを第１の閾値電流ＩＳＶ１と比較する。第１の閾値電流ＩＳＶ１は、例えば読み出し電流ＩＲ以上に設定しても良い。セル電流Ｉｃｅｌｌが第１の閾値電流ＩＳＶ１よりも小さい場合には、選択メモリセルＭＣが第１のベリファイステップＳ１０２をパスしなかったものと判定する。この場合、ｎを１だけ増大させ、再度第１の電圧印加ステップＳ１０１を行う。一方、セル電流Ｉｃｅｌｌが第１の閾値電流ＩＳＶ１よりも大きい場合には、選択メモリセルＭＣが第１のベリファイステップＳ１０２をパスしたものと判定する。この場合、第２の電圧印加ステップＳ１０３を行う。
【００４１】
図１４に示す通り、第２の電圧印加ステップＳ１０３においては、選択メモリセルＭＣに対し、第２の書き込み電圧としてＶ０＋ｎ・Ｖｓｔｅｐ＋ΔＶを印加する。ここで、追加電圧ΔＶは、第１の書き込み電圧に対する第２の書き込み電圧の増加幅である。即ち、第２の書き込み電圧は、第１の書き込み電圧よりもΔＶだけ大きい。第２の電圧印加ステップＳ１０３の終了後、セット動作を終了する。
【００４２】
図１５は、本実施の形態に係るセット動作を所定のメモリセルＭＣに適用した場合の電圧を示すタイミングチャートである。
【００４３】
タイミングＴ１０１〜Ｔ１０２においては、第１の電圧印加ステップＳ１０１を行う。この場合、ｎ＝０であるため、メモリセルＭＣには、第１の書き込み電圧としてＶ０が印加される。これにより、図７Ａを参照して説明した通り、欠陥領域ＤＲ中に酸素欠陥Ｖｏが発生する。
【００４４】
タイミングＴ１０２〜Ｔ１０３においては、第１のベリファイステップＳ１０２を行う。従って、メモリセルＭＣには、セットベリファイ電圧ＶＳＶが印加される。ここで、図１５に示す例においては、タイミングＴ１０２〜Ｔ１０３において、選択メモリセルＭＣが第１のベリファイステップＳ１０２をパスしていない。
【００４５】
タイミングＴ１０３〜Ｔ１０７においては、ｎを１ずつ増加させながら、第１の電圧印加ステップＳ１０１及び第１のベリファイステップＳ１０２を繰り返し行う。これにより、図７Ａを参照して説明した通り、欠陥領域ＤＲ中に更に酸素欠陥Ｖｏが発生する。ここで、図１５に示す例においては、タイミングＴ１０６〜Ｔ１０７において、選択メモリセルＭＣが第１のベリファイステップＳ１０２をパスしている。
【００４６】
タイミングＴ１０７〜Ｔ１０８においては、第２の電圧印加ステップＳ１０３を行う。この場合、ｎ＝２であるため、メモリセルＭＣには、第２の書き込み電圧としてＶ０＋２Ｖｓｔｅｐ＋ΔＶが印加される。これにより、図７Ａを参照して説明した通り、欠陥領域ＤＲ中に更に酸素欠陥Ｖｏが発生する。第２の電圧印加ステップＳ１０３が終了すると、ここでセット動作が終了となる。
【００４７】
［比較例に係るセット動作］
次に、図１６及び図１７を参照して、比較例に係るセット動作について説明する。図１６は、比較例に係るセット動作の方法を説明するためのフローチャートである。また、図１７は、比較例に係るセット動作を所定のメモリセルＭＣに適用した場合の電圧を示すタイミングチャートである。
【００４８】
図１６に示す通り、比較例に係るセット動作においては、第１の実施の形態に係るセット動作と異なり、第２の電圧印加ステップＳ１０３を行わない。従って、図１６及び図１７に示す通り、比較例に係るセット動作は、選択メモリセルＭＣがベリファイステップＳ００２をパスした時点で、終了となる。
【００４９】
尚、比較例に係るセット動作はその他の点においては第１の実施の形態に係るセット動作と同様であり、図１６中の電圧印加ステップＳ００１は図１４中の第１の電圧印加ステップＳ１０１と、図１６中のベリファイステップＳ００２は図１４中の第１のベリファイステップＳ１０２と同様に行われる。また、図１７中のタイミングＴ００１〜Ｔ００７においては、図１５中のタイミングＴ１０１〜Ｔ１０７と同様にセット動作が行われる。
【００５０】
［第１の実施の形態に係るセット動作と、比較例に係るセット動作の比較］
次に、図１８〜図２１を参照して、第１の実施の形態に係るセット動作と、比較例に係るセット動作の比較を行う。
【００５１】
まず、図１８及び図１９を参照して、比較例に係るセット動作を行った場合について説明する。図１８は、種々の特性を有する複数のメモリセルＭＣに対して比較例に係るセット動作を行った後のセル電流Ｉｃｅｌｌを示すグラフであり、横軸にはセル電流を、縦軸には上記標準化された電流値ｉを示している。また、図１８中の直線は、それぞれ異なる特性を有するメモリセルＭＣ１〜ＭＣ４の、ベリファイステップＳ００２をパスする直前のタイミングＴ００６におけるセル電流Ｉｃｅｌｌの分布を表している。更に、図１８中の黒丸はタイミングＴ００６に行われた最後のベリファイステップＳ００２で取得されたセル電流Ｉｃｅｌｌを表しており、白丸は可変抵抗素子ＶＲの特性が変動した後のセル電流Ｉｃｅｌｌを表している。
【００５２】
図１６及び図１７を参照して説明した通り、比較例に係るセット動作においては、選択メモリセルＭＣに対してセットベリファイ電圧ＶＳＶを印加し、この時のセル電流Ｉｃｅｌｌが閾値電流ＩＳＶよりも大きくなった時点でセット動作を終了している。しかしながら、図４及び図１０を参照して説明した通り、メモリセルアレイ１１内には、異なる特性を有するメモリセルＭＣが複数含まれている。従って、例えば図１８に黒丸で示す通り、ベリファイステップＳ００２において閾値電流ＩＳＶよりも大きいセル電流Ｉｃｅｌｌが得られたとしても、セット動作が充分に行われていない場合がある。即ち、期待値電流ＩＥが充分大きくなっていなかったり、電流のばらつきΔＩが充分抑えられていない場合がある。このような場合、白丸で示す通り、セット動作の終了後にメモリセルＭＣの抵抗値が、意図しない大きさまで増大する場合がある。例えば、図１８中のメモリセルＭＣ２やＭＣ４の様に、セット動作の終了後にメモリセルＭＣの抵抗値が変動し、セットベリファイ電圧ＶＳＶを印加した場合のセル電流Ｉｃｅｌｌが閾値電流ＩＳＶよりも小さくなってしまった場合には、セット動作が充分に行われているとは言い難い。少なくとも、読み出し電圧ＶＲを印加した場合のセル電流Ｉｃｅｌｌが読み出し電流ＩＲよりも小さくなってしまった様な場合には、セット動作が充分に行われているとは言えない。
【００５３】
図１９は、メモリセルＭＣに読み出し電圧ＶＲを印加した場合のセル電流Ｉｃｅｌｌを示すヒストグラムであり、横軸はセル電流Ｉｃｅｌｌの大きさを、縦軸はメモリセルＭＣの数を模式的に表している。
【００５４】
図１３を参照して説明した通り、メモリセルＭＣの抵抗値は、高抵抗状態（リセット状態）又は低抵抗状態（セット状態）に調整される。しかしながら、例えば図１８を参照して説明した通り、セット動作が行われたメモリセルＭＣであっても、読み出し電圧ＶＲを印加した場合のセル電流Ｉｃｅｌｌが読み出し電流ＩＲよりも小さくなってしまい、リセット状態であると誤判定されてしまう（ビット誤りが発生してしまう）場合がある。尚、このような問題はリセット動作においても同様に生じる。
【００５５】
尚、例えば本実施の形態に係る不揮発性記憶装置がＥＣＣ回路を備えている場合、このような誤判定（ビット誤り）の量は、少なくともＥＣＣ回路によって検出／訂正を行う事が可能である範囲に抑えることが好適である。
【００５６】
次に、図２０及び図２１を参照して、第１の実施の形態に係るセット動作を行った場合について説明する。図２０及び図２１は、種々の特性を有する複数のメモリセルＭＣに対して本実施の形態に係るセット動作を行った場合のセル電流Ｉｃｅｌｌを示すグラフであり、横軸にはセル電流を、縦軸には上記標準化された電流値ｉを示している。また、図２０中の直線は、それぞれ異なる特性を有するメモリセルＭＣ１〜ＭＣ４の、第１のベリファイステップＳ１０２をパスしたタイミングＴ１０６におけるセル電流Ｉｃｅｌｌの分布を表している。更に、図２０中の黒丸はタイミングＴ１０６に行われた最後の第１のベリファイステップＳ１０２で取得されたセル電流Ｉｃｅｌｌを表している。また、図２１中の直線は、同メモリセルＭＣ１〜Ｍ４の、セット動作終了後のタイミングＴ１０８におけるセル電流Ｉｃｅｌｌの分布を表している。
【００５７】
図１４及び図１５に示す通り、本実施の形態に係るセット動作においては、第１の電圧印加ステップＳ１０１と第１のベリファイステップＳ１０２とを繰り返し行う。従って、図２０に示す通り、タイミングＴ１０６においては、少なくとも、第１のベリファイ電圧ＶＳＶ１を印加した時のセル電流Ｉｃｅｌｌが偶然第１の閾値電流ＩＳＶ１よりも大きくなる程度に、可変抵抗素子ＶＲ中にフィラメントが形成される。
【００５８】
ここで、図１４及び図１５に示す通り、本実施の形態に係るセット動作においては、選択メモリセルＭＣが第１のベリファイステップＳ１０２をパスした後で、更に第２の電圧印加ステップＳ１０３を行う。この第２の電圧印加ステップＳ１０３においては、選択メモリセルＭＣに対して第２の書き込み電圧を印加する。従って、図７Ａを参照して説明した通り、欠陥領域ＤＲ中に更に酸素欠陥Ｖｏを発生させ、フィラメントの安定化を図ることが可能である。これにより、図２１に示す通り、第２の電圧印加ステップＳ１０３が終了したタイミングＴ１０８においては、期待値電流ＩＥを増大させ、電流のばらつきΔＩを減少させて、不十分な書き込みの発生を抑制することが可能である。
【００５９】
また、本実施の形態に係るセット動作は、全てのメモリセルＭＣに対して第２の電圧印加ステップＳ１０３を行う。従って、第２の電圧印加ステップＳ１０３の要否を判定することなく行う事が可能であり、比較的高速に実行することが可能である。
【００６０】
また、本実施の形態に係るセット動作においては、第２の書き込み電圧が第１の書き込み電圧よりも大きい。従って、第２の電圧印加ステップＳ１０３においては、メモリセルＭＣ中の酸素欠陥ＶＯを好適に増加させることが可能である。ただし、例えば、第２の書き込み電圧を第１の書き込み電圧と同程度に設定する（ΔＶを０に設定する）ことも可能である。
【００６１】
［第２の実施の形態］
次に、図２２〜図２４を参照して、第２の実施の形態について説明する。図２２は、本実施の形態に係るセット動作の方法を説明するためのフローチャートである。尚、以下の説明において、第１の実施の形態と同様の部分については、同一の符号を付し、説明を省略する。
【００６２】
図２２に示す通り、本実施の形態に係るセット動作においては、第１の電圧印加ステップＳ２０１、第１のベリファイステップＳ２０２及び第２の電圧印加ステップＳ２０３を行った後で、更に第２のベリファイステップＳ２０４を行う。また、選択メモリセルＭＣが第２のベリファイステップＳ２０４をパスしなかった場合には、パスするまでこの４つのステップを繰り返し行う。
【００６３】
尚、第２の実施の形態に係るセット動作はその他の点においては第１の実施の形態に係るセット動作と同様であり、図２２中の第１の電圧印加ステップＳ２０１は図１４中の第１の電圧印加ステップＳ１０１と、図２２中の第１のベリファイステップＳ２０２は図１４中の第１のベリファイステップＳ１０２と同様に行われる。また、図２２中の第２の電圧印加ステップＳ２０３は図１４中の第２の電圧印加ステップＳ１０３と同様に行われる。
【００６４】
図２２に示す通り、第２のベリファイステップＳ２０４においては、選択メモリセルＭＣに対してセットベリファイ電圧ＶＳＶを印加して、セル電流Ｉｃｅｌｌを第２の閾値電流ＩＳＶ２と比較する。本実施の形態において、第２の閾値電流ＩＳＶ２は、第１の閾値電流ＩＳＶ１よりも大きい。ただし、第２の閾値電流ＩＳＶ２は、第１の閾値電流ＩＳＶ１と同じか、第１の閾値電流ＩＳＶ１より小さくても良い。セル電流Ｉｃｅｌｌが第２の閾値電流ＩＳＶ２よりも小さい場合には、選択メモリセルＭＣが第２のベリファイステップＳ２０４をパスしなかったものと判定する。この場合、ｎを１だけ増大させ、再度第１の電圧印加ステップＳ２０１を行う。一方、セル電流Ｉｃｅｌｌが第２の閾値電流ＩＳＶ２よりも大きい場合には、選択メモリセルＭＣが第２のベリファイステップＳ２０４をパスしたものと判定する。この場合、セット動作を終了する。
【００６５】
図２３は、本実施の形態に係るセット動作を所定のメモリセルＭＣに適用した場合の電圧を示すタイミングチャートである。図２３中のタイミングＴ２０１〜Ｔ２０８においては、図１５中のタイミングＴ１０１〜Ｔ１０８と同様にセット動作が行われる。
【００６６】
タイミングＴ２０８〜Ｔ２０９においては、第２のベリファイステップＳ２０４を行う。従って、メモリセルＭＣには、セットベリファイ電圧ＶＳＶが印加される。ここで、図２３に示す例においては、タイミングＴ２０８〜Ｔ２０９において、選択メモリセルＭＣが第２のベリファイステップＳ２０４をパスしていない。
【００６７】
タイミングＴ２０９〜Ｔ２１３においては、ｎを１だけ増加させて、更に第１の電圧印加ステップＳ１０１、第１のベリファイステップＳ１０２、第２の電圧印加ステップＳ２０３及び第２のベリファイステップＳ２０４を行う。これにより、図７Ａを参照して説明した通り、欠陥領域ＤＲ中に更に酸素欠陥Ｖｏが発生する。ここで、図２３に示す例においては、タイミングＴ２１２〜Ｔ２１３において、選択メモリセルＭＣが第２のベリファイステップＳ２０４をパスしている。従って、ここでセット動作を終了する。
【００６８】
図２４は、所定のメモリセルＭＣに対して本実施の形態に係るセット動作を行った場合のセル電流Ｉｃｅｌｌを示すグラフであり、横軸にはセル電流Ｉｃｅｌｌを、縦軸には上記標準化された電流値ｉを示している。また、図２４中の直線は、それぞれ異なるタイミングＴ２０６，Ｔ２０８及びＴ２１２におけるメモリセルＭＣのセル電流Ｉｃｅｌｌの分布を表している。更に、図２４中の黒丸は、それぞれのタイミングＴ２０６，Ｔ２０８及びＴ２１２に行われた第１のベリファイステップＳ２０２又は第２のベリファイステップＳ２０４で取得されたセル電流Ｉｃｅｌｌを表している。ここで、それぞれのタイミングＴ２０６，Ｔ２０８及びＴ２１２における期待値電流をＩＥ２０６，ＩＥ２０８及びＩＥ２１２と、電流のばらつきをΔＩ２０６，ΔＩ２０８及びΔＩ２１２とする。
【００６９】
図２２及び図２３に示す通り、本実施の形態においては、第２の電圧印加ステップＳ２０３の終了後、更に第２のベリファイステップＳ２０４を行う。ここで、図２４に示す通り、タイミングＴ２０６からタイミングＴ２０８までの間に、第２の書き込みステップＳ２０３が行われ、これによって、電流のばらつきがΔＩ２０６からΔＩ２０８にまで減少する。従って、タイミングＴ２０８〜Ｔ２０９に行われる第２のベリファイステップＳ２０４においては、タイミングＴ２０６〜Ｔ２０７に行われる第１のベリファイステップＳ２０２と比較して、より期待値電流ＩＥ２０８に近い電流が検出されるものと考えられる。換言すれば、第２のベリファイステップＳ２０４においては、その直前に行われた第１のベリファイステップＳ２０２よりも信頼性良く選択メモリセルＭＣの状態を検出することが出来るものと考えられる。従って、本実施の形態に係る方法によれば、不十分な書き込みが生じる確率を更に低減することが可能である。
【００７０】
また、図２４に示す通り、本実施の形態においては、第２の閾値電流ＩＳＶ２を第１の閾値電流ＩＳＶ１よりも大きく設定している。ここで、図２４に示す通り、タイミングＴ２０８からタイミングＴ２１２までの間に、期待値電流は、ＩＥ２０８からＩＥ２１２にまで増大する。ここで、第２のベリファイステップＳ２０４においては、第１のベリファイステップＳ２０２よりも信頼性良く選択メモリセルＭＣの状態を検出することが出来る。従って、第２のベリファイステップＳ２０４をパスした時点における期待値電流ＩＥ２１２は、第２の閾値電流ＩＳＶ２に近い値であると考えられる。従って、本実施の形態に係る方法によれば、タイミングＴ２１２における電流のばらつきΔＩ２１２の範囲の全体又は大部分が第１の閾値電流ＩＳＶ１よりも大きくなるような調整を行い、これによって不十分な書き込みが生じる確率を更に低減することが可能である。
【００７１】
［第３の実施の形態］
次に、図２５を参照して、第３の実施の形態について説明する。図２５は、本実施の形態に係るセット動作の方法を説明するためのフローチャートである。尚、以下の説明において、第１の実施の形態と同様の部分については、同一の符号を付し、説明を省略する。
【００７２】
図４を参照して説明した通り、第１の金属酸化物層ＭＯ１には、酸素の含有率が低く低抵抗な欠陥領域ＤＲが形成されている。ここで、この欠陥領域ＤＲは、メモリセルＭＣの書き換え等に伴って、大きくなってしまう事がある。このような場合には、例えば図１０〜図１２を参照して説明した通り、電流のばらつきΔＩが増大してしまう。このような現象が多くのメモリセルＭＣで生じた場合、図１９を参照して説明した様な誤判定（ビット誤り）の量が増大してしまう。
【００７３】
図２５に示す通り、本実施の形態に係るセット動作においては、例えば誤判定の量（ビット誤りの量）等からメモリセルＭＣの劣化の度合いを判定し、その結果に応じて第２の電圧印加ステップＳ３０４及び第２のベリファイステップＳ３０５を行い、又は省略する。従って、本実施の形態に係るセット動作においては、メモリセルＭＣの劣化が進行していない状態においてはセット動作を高速に行うことが可能であり、メモリセルＭＣの劣化が進行した状態においてはセット動作を確実に行うことが可能である。
【００７４】
尚、図２５中の第１の電圧印加ステップＳ３０１は図１４中の第１の電圧印加ステップＳ１０１と、図２５中の第１のベリファイステップＳ３０２は図１４中の第１のベリファイステップＳ１０２と同様に行われる。また、図２５中の第２の電圧印加ステップＳ３０４は図１４中の第２の電圧印加ステップＳ１０３と同様に行われ、図２５中の第２のベリファイステップＳ３０５は図２２中の第２のベリファイステップＳ２０４と同様に行われる。
【００７５】
また、メモリセルＭＣの劣化の度合いを検出する方法としては、種々の態様が想定される。例えばＥＣＣ回路等によって検出した誤判定（ビット誤り）の量を予め記憶しておき、この量を所定の値と比較することが考えられる。
【００７６】
尚、本実施の形態においては、メモリセルＭＣの劣化の進行が検出された場合に第２の電圧印加ステップＳ３０４及び第２のベリファイステップＳ３０５を省略しているが、例えば、第２の電圧印加ステップＳ３０４を行い、第２のベリファイステップＳ３０５のみを省略しても良い。また、本実施の形態においては、選択メモリセルＭＣが第２のベリファイステップＳ３０５をパスしなかった場合に第１の電圧印加ステップＳ３０１まで戻って、セット動作を再開する。しかしながら、例えば選択メモリセルＭＣが第２のベリファイステップＳ３０５をパスしなかった場合に、第２の電圧印加ステップＳ３０４まで戻っても良い。また、本実施の形態においては、メモリセルＭＣの劣化の進行が検出された場合に、第２の電圧印加ステップＳ３０４及び第２のベリファイステップＳ３０５を行っていた。しかしながら、例えば第２の電圧印加ステップＳ３０４のみを行っても良い。更に、メモリセルＭＣの劣化の度合いに応じて、これらの方法を選択的に行い、段階的にセット動作を調整しても良い。
【００７７】
［第４の実施の形態］
次に、図２６及び図２７を参照して、第４の実施の形態について説明する。図２６は、本実施の形態に係るセット動作の方法を説明するためのフローチャートである。また、図２７は、本実施の形態に係るセット動作を所定のメモリセルＭＣに適用した場合の電圧を示すタイミングチャートである。尚、以下の説明において、第１の実施の形態と同様の部分については、同一の符号を付し、説明を省略する。
【００７８】
第１〜第３の実施の形態においては、第１の書き込み電圧の大きさを徐々に増大させてセット動作を行っていた。しかしながら、図２６及び図２７に示す通り、本実施の形態においては、第１の書き込み電圧を一定の大きさに設定してセット動作を行う。
【００７９】
即ち、図２６に示す通り、第１の電圧印加ステップＳ４０１においては、選択メモリセルＭＣに対し、第１の書き込み電圧としてＶ０を印加する。また、第２の電圧印加ステップＳ４０３においては、選択メモリセルＭＣに対し、第２の書き込み電圧としてＶ０＋ΔＶを印加する。即ち、本実施の形態においては、第１の書き込み電圧が書き込み初期電圧Ｖ０に、第２の書き込み電圧が書き込み初期電圧Ｖ０＋ΔＶに固定される。
【００８０】
尚、第４の実施の形態に係るセット動作はその他の点においては第２の実施の形態に係るセット動作と同様である。即ち、第１のベリファイステップＳ４０２は、図１４に示した第１のベリファイステップＳ１０２と、第２のベリファイステップＳ４０４は、図２２に示した第２のベリファイステップＳ２０４とほぼ同様に行われる。また、図２７中のタイミングＴ４０１〜Ｔ４１３においては、第１及び第２の書き込み電圧が一定の電圧に固定されていることを除いて、図２３中のタイミングＴ２０１〜Ｔ２１３と同様にセット動作が行われる。
【００８１】
尚、本実施の形態においては第２のベリファイステップＳ４０４を行っているが、第２のベリファイステップＳ４０４を省略することも可能である。また、例えばメモリセルＭＣの劣化を検出し、メモリセルＭＣの劣化が検出されなかった場合には第２の電圧印加ステップＳ４０３及び第２のベリファイステップＳ４０４を省略することも可能である。
【００８２】
［第５の実施の形態］
次に、図２８〜図３０を参照して、第５の実施の形態について説明する。図２８は、本実施の形態に係るリセット動作の方法を説明するためのフローチャートである。尚、以下の説明において、第１の実施の形態と同様の部分については、同一の符号を付し、説明を省略する。
【００８３】
第１〜第４の実施の形態においては、セット動作について説明したが、第５の実施の形態においては、リセット動作について説明する。
【００８４】
第１の実施の形態について説明する際、図５Ａと図８Ａを参照して、酸素欠陥密度Φが比較的小さい場合、電流のばらつきΔＩ１が比較的大きくなることを説明した。しかしながら、欠陥領域ＤＲ中から更に酸素欠陥Ｖｏが減少し続け、酸素欠陥密度Φが減少し続けた場合、電流の経路を構成する酸素欠陥Ｖｏの数が少なくなる。ここで、例えば酸素イオンＩＯとの再結合等によって酸素欠陥Ｖｏが消滅したとしても、消滅した酸素欠陥Ｖｏがはじめから電流の経路を構成していなければ、このような酸素欠陥Ｖｏの消滅は、メモリセルＭＣの抵抗値に寄与しない。従って、欠陥領域ＤＲ中の酸素欠陥密度Φが更に減少した場合、電流のばらつきは徐々に減少し始める。従って、リセット動作においても、追加の書込みによって電流のばらつきを減少させ、不十分な書き込みの発生を抑制することが可能である。
【００８５】
図２８に示す通り、本実施の形態に係るリセット動作においては、第１の電圧印加ステップＳ５０１において選択メモリセルＭＣに印加される第１の書き込み電圧及び第２の電圧印加ステップＳ５０３において選択メモリセルＭＣに印加される第２の書き込み電圧が、負の方向に印加される。また、本実施の形態においてはリセット動作についての説明を行っているため、選択メモリセルＭＣが第１のベリファイステップＳ５０２及び第２のベリファイステップＳ５０４をパスするためにセル電流Ｉｃｅｌｌが満たすべき条件が、第１〜第４の実施の形態と異なる。
【００８６】
図２８に示す通り、第１の電圧印加ステップＳ５０１においては、選択メモリセルＭＣに対し、第１の書き込み電圧として負方向の電圧−Ｖ０−ｎ・Ｖｓｔｅｐを印加する。ここで、ステップ電圧Ｖｓｔｅｐは第１の書き込み電圧の減少幅（絶対値では増加幅）である。
【００８７】
図２８に示す通り、第１のベリファイステップＳ５０２においては、選択メモリセルＭＣに対して第１の書き込み電圧よりも小さいリセットベリファイ電圧ＶＲＶを印加して、セル電流Ｉｃｅｌｌを第１の閾値電流ＩＲＶ１と比較する。第１の閾値電流ＩＲＶ１は、例えば読み出し電流ＩＲ以下に設定しても良い。セル電流Ｉｃｅｌｌが第１の閾値電流ＩＲＶ１よりも大きい場合には、選択メモリセルＭＣが第１のベリファイステップＳ５０２をパスしなかったものと判定する。一方、セル電流Ｉｃｅｌｌが第１の閾値電流ＩＲＶ１よりも小さい場合には、選択メモリセルＭＣが第１のベリファイステップＳ５０２をパスしたものと判定する。
【００８８】
図２８に示す通り、第２の電圧印加ステップＳ５０３においては、選択メモリセルＭＣに対し、第２の書き込み電圧として負方向の電圧−Ｖ０−ｎ・Ｖｓｔｅｐ−ΔＶを印加する。ここで、追加電圧ΔＶは、第１の書き込み電圧に対する第２の書き込み電圧の減少幅（絶対値では増加幅）である。即ち、第２の書き込み電圧は、第１の書き込み電圧よりもΔＶだけ小さい（絶対値では大きい）。第２の電圧印加ステップＳ５０３の終了後、第２のベリファイステップＳ５０４を行う。
【００８９】
図２８に示す通り、第２のベリファイステップＳ５０４においては、選択メモリセルＭＣに対してリセットベリファイ電圧ＶＲＶを印加して、セル電流Ｉｃｅｌｌを第２の閾値電流ＩＲＶ２と比較する。本実施の形態において、第２の閾値電流ＩＲＶ２は、第１の閾値電流ＩＲＶ１よりも小さい。ただし、第２の閾値電流ＩＲＶ２は、第１の閾値電流ＩＲＶ１と同じか、第１の閾値電流ＩＲＶ１より大きくても良い。セル電流Ｉｃｅｌｌが第２の閾値電流ＩＲＶ２よりも大きい場合には、選択メモリセルＭＣが第２のベリファイステップＳ５０４をパスしなかったものと判定する。この場合、ｎを１だけ増大させ、再度第１の電圧印加ステップＳ２０１を行う。一方、セル電流Ｉｃｅｌｌが第２の閾値電流ＩＲＶ２よりも小さい場合には、選択メモリセルＭＣが第２のベリファイステップＳ５０４をパスしたものと判定する。この場合、セット動作を終了する。
【００９０】
図２９は、本実施の形態に係るリセット動作を所定のメモリセルＭＣに適用した場合の電圧（絶対値）を示すタイミングチャートである。
【００９１】
タイミングＴ５０１〜Ｔ５０２においては、第１の電圧印加ステップＳ５０１を行う。この場合、ｎ＝０であるため、メモリセルＭＣには、第１の書き込み電圧として−Ｖ０が印加される。これにより、図７Ｂを参照して説明した通り、欠陥領域ＤＲ中の酸素欠陥Ｖｏが減少する。
【００９２】
タイミングＴ５０２〜Ｔ５０３においては、第１のベリファイステップＳ５０２を行う。従って、メモリセルＭＣには、リセットベリファイ電圧ＶＲＶが印加される。ここで、図２９に示す例においては、タイミングＴ５０２〜Ｔ５０３において、選択メモリセルＭＣが第１のベリファイステップＳ５０２をパスしていない。
【００９３】
タイミングＴ５０３〜Ｔ５０７においては、ｎを１ずつ増加させながら、第１の電圧印加ステップＳ５０１及び第１のベリファイステップＳ５０２を繰り返し行う。これにより、図７Ｂを参照して説明した通り、欠陥領域ＤＲ中の酸素欠陥Ｖｏが減少する。ここで、図２９に示す例においては、タイミングＴ５０６〜Ｔ５０７において、選択メモリセルＭＣが第１のベリファイステップＳ５０２をパスしている。
【００９４】
タイミングＴ５０７〜Ｔ５０８においては、第２の電圧印加ステップＳ５０３を行う。この場合、ｎ＝２であるため、メモリセルＭＣには、第２の書き込み電圧として−Ｖ０−２Ｖｓｔｅｐ−ΔＶが印加される。これにより、図７Ｂを参照して説明した通り、欠陥領域ＤＲ中の酸素欠陥Ｖｏが更に減少する。
【００９５】
タイミングＴ５０８〜Ｔ５０９においては、第２のベリファイステップＳ５０４を行う。従って、メモリセルＭＣには、リセットベリファイ電圧ＶＲＶが印加される。ここで、図２９に示す例においては、タイミングＴ５０８〜Ｔ５０９において、選択メモリセルＭＣが第２のベリファイステップＳ５０４をパスしていない。
【００９６】
タイミングＴ５０９〜Ｔ５１３においては、ｎを１だけ増加させて、更に第１の電圧印加ステップＳ５０１、第１のベリファイステップＳ５０２、第２の電圧印加ステップＳ５０３及び第２のベリファイステップＳ５０４を行う。これにより、図７Ｂを参照して説明した通り、欠陥領域ＤＲ中の酸素欠陥Ｖｏが更に減少する。ここで、図２９に示す例においては、タイミングＴ５１２〜Ｔ５１３において、選択メモリセルＭＣが第２のベリファイステップＳ５０４をパスしている。従って、ここでリセット動作を終了する。
【００９７】
図３０は、所定のメモリセルＭＣに対して本実施の形態に係るリセット動作を行った場合のセル電流Ｉｃｅｌｌを示すグラフであり、横軸にはセル電流を、縦軸には上記標準化された電流値ｉを示している。また、図３０中の直線は、それぞれ異なるタイミングＴ５０６，Ｔ５０８及びＴ５１２におけるメモリセルＭＣのセル電流Ｉｃｅｌｌの分布を表している。更に、図３０中の黒丸は、それぞれのタイミングＴ５０６，Ｔ５０８及びＴ５１２に行われた第１のベリファイステップＳ５０２又は第２のベリファイステップＳ５０４で取得されたセル電流Ｉｃｅｌｌを表している。ここで、それぞれのタイミングＴ５０６，Ｔ５０８及びＴ５１２における期待値電流をＩＥ５０６，ＩＥ５０８及びＩＥ５１２と、電流のばらつきをΔＩ５０６，ΔＩ５０８及びΔＩ５１２とする。
【００９８】
図２８及び図２９に示す通り、本実施の形態に係るリセット動作においては、第１の電圧印加ステップＳ５０１と第１のベリファイステップＳ５０２とを繰り返し行う。従って、図３０に示す通り、タイミングＴ５０６においては、少なくとも、第１のベリファイ電圧ＶＲＶ１を印加した時のセル電流Ｉｃｅｌｌが偶然第１の閾値電流ＩＲＶ１よりも小さくなる程度に、可変抵抗素子ＶＲ中の酸素欠陥Ｖｏが減少する。
【００９９】
ここで、図２８及び図２９に示す通り、本実施の形態に係るリセット動作においては、選択メモリセルＭＣが第１のベリファイステップＳ５０２をパスした後で、更に第２の電圧印加ステップＳ５０３を行う。この第２の電圧印加ステップＳ５０３においては、選択メモリセルＭＣに対して第２の書き込み電圧を印加する。従って、図７Ｂを参照して説明した通り、欠陥領域ＤＲ中の酸素欠陥Ｖｏを更に減少させ、フィラメントの安定化を図ることが可能である。これにより、図３０に示す通り、第２の電圧印加ステップＳ５０３が終了したタイミングＴ５０８においては、期待値電流をＩＥ５０８にまで減少させ、電流のばらつきをΔＩ５０８にまで減少させて、不十分な書き込みの発生を抑制することが可能である。
【０１００】
また、本実施の形態に係るリセット動作は、全てのメモリセルＭＣに対して第２の電圧印加ステップＳ５０３を行う。従って、第２の電圧印加ステップＳ５０３の要否を判定することなく行う事が可能であり、比較的高速に実行することが可能である。
【０１０１】
また、本実施の形態に係るリセット動作においては、第２の書き込み電圧が第１の書き込み電圧よりも大きい。従って、第２の電圧印加ステップＳ５０３においては、メモリセルＭＣ中の酸素欠陥ＶＯを好適に減少させることが可能である。ただし、例えば、第２の書き込み電圧を第１の書き込み電圧と同程度に設定する（ΔＶを０に設定する）ことも可能である。
【０１０２】
また、図２８及び図２９に示す通り、本実施の形態においては、第２の電圧印加ステップＳ５０３の終了後、更に第２のベリファイステップＳ５０４を行う。ここで、図３０に示す通り、タイミングＴ５０６からタイミングＴ５０８までの間に、第２の書き込みステップＳ５０３によって、電流のばらつきがΔＩ５０６からΔＩ５０８にまで減少する。従って、第２のベリファイステップＳ５０４においては、より期待値電流ＩＥ５０８に近い電流が検出されるものと考えられる。換言すれば、第２のベリファイステップＳ５０４においては、第１のベリファイステップＳ５０２よりも信頼性良く選択メモリセルＭＣの状態を検出することが出来るものと考えられる。従って、本実施の形態に係る方法によれば、不十分な書き込みが生じる確率を更に低減することが可能である。
【０１０３】
また、図３０に示す通り、本実施の形態においては、第２の閾値電流ＩＲＶ２を第１の閾値電流ＩＲＶ１よりも小さく設定している。ここで、図３０に示す通り、タイミングＴ５０８からタイミングＴ５１２までの間に、期待値電流は、ＩＥ５０８からＩＥ５１２にまで減少する。ここで、第２のベリファイステップＳ５０４においては、第１のベリファイステップＳ５０２よりも信頼性良く選択メモリセルＭＣの状態を検出することが出来る。従って、第２のベリファイステップＳ５０４をパスした時点における期待値電流ＩＥ５１２は、第２の閾値電流ＩＲＶ２に近い値であると考えられる。従って、本実施の形態に係る方法によれば、タイミングＴ５１２における電流のばらつきΔＩ５１２の範囲の全体が第１の閾値電流ＩＲＶ１よりも小さくなるような調整を行い、これによって不十分な書き込みが生じる確率を更に低減することが可能である。
【０１０４】
尚、本実施の形態においては第２のベリファイステップＳ５０４を行っているが、第２のベリファイステップＳ５０４を省略することも可能である。また、例えばメモリセルＭＣの劣化の進行を検出し、メモリセルＭＣの劣化が検出されなかった場合には第２の電圧印加ステップＳ５０３及び第２のベリファイステップＳ５０４を省略することも可能である。更に、本実施の形態においては、第１の書き込み電圧の大きさを徐々に増大させる方式のリセット動作を行っているが、第１の書き込み電圧を一定の大きさに設定する方式のリセット動作を行うことも可能である。
【０１０５】
［第６の実施の形態］
次に、図３１及び図３２を参照して、第６の実施の形態について説明する。図３１は、本実施の形態に係るメモリセルアレイ１１の回路図の一例である。図３２はメモリセルアレイ１１の積層構造を示す斜視図の一例である。尚、図３１及び図３２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図３１に示す構造は、Ｘ方向に繰り返し設けられている。また、以下の説明において、第１の実施の形態と同様の部分については、同一の符号を付し、説明を省略する。
【０１０６】
メモリセルアレイ１１は、図３１に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
【０１０７】
ワード線ＷＬ１〜ＷＬ４は、図３１及び図３２に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
【０１０８】
メモリセルＭＣは、図３１に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは、図４を参照して説明した通り、金属酸化物層を有している。
【０１０９】
選択トランジスタＳＴｒは、図３１に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。
【０１１０】
また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間に配置されたゲート電極は共通接続することができる。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間のゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
【０１１１】
図１０〜図１２を参照して説明した通り、金属酸化物層中の欠陥領域ＤＲが形成される範囲の違いは、例えばメモリセルＭＣの行デコーダ１２や列デコーダ１３からの距離に応じて生じる場合がある。従って、メモリセルアレイ１１が大規模化した場合、複数のメモリセルＭＣの間で、このような欠陥領域ＤＲの大きさの違いが増大することがある。ここで、近年、ビット線ＢＬがＺ方向に延びるタイプのメモリセルアレイ１１では、モリセルアレイ１１の大規模化が進行しつつある。従って、このようなタイプのメモリセルアレイ１１を有する不揮発性記憶装置に、第１〜第５の実施の形態に係る制御方法を採用することにより、不十分な書き込みの発生を好適に防止することが可能である。
【０１１２】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施の形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１３】
１１…メモリセルアレイ、１２…行デコーダ、１３…列デコーダ、１４…上位ブロック、１５…電源、１６…制御回路、ＢＬ…ビット線、ＤＲ…欠陥領域、ＥＬ…電極、ＭＣ…メモリセル、ＭＯ１…第１の金属酸化物層、ＭＯ２…第２の金属酸化物層、Ｖｏ…酸素欠陥、ＶＲ…可変抵抗素子、ＷＬ（ＷＬ１〜ＷＬ４）…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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