(57)【要約】【課題】微細配線と太配線が混在する配線層を無電解めっきにより形成する際のめっきの埋設性が改善された半導体装置を提供する。【解決手段】半導体装置１は、下層導電層１１と、下層導電層１１を覆う層間絶縁層１２と、第１の幅及び第１の深さを有し、層間絶縁層１２内に配置された第１導電層２２と、第１の幅よりも広い第２の幅及び第１の深さと概ね同じ第２の深さを有し、層間絶縁層１２内に配置された第２導電層２３と、第２導電層２３の底部から下方に向かって延伸し、その各々が第１の幅よりも狭い第３の幅を有する複数の突起２４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
下層導電層と、
前記下層導電層を覆う層間絶縁層と、
第１の幅及び第１の深さを有し、前記層間絶縁層内に配置された第１導電層と、
前記第１の幅よりも広い第２の幅及び前記第１の深さと概ね同じ第２の深さを有し、前記層間絶縁層内に配置された第２導電層と、
前記第２導電層の底部から下方に向かって延伸し、その各々が前記第１の幅よりも狭い第３の幅を有する複数の突起と、を備える半導体装置。
【請求項２】
前記突起の各々は前記層間絶縁層に囲まれる様に配置される、請求項１に記載の半導体装置。
【請求項３】
前記下層導電層と前記層間絶縁層に挟まれた保護絶縁層を更に備え、
前記突起の少なくとも一部が前記保護絶縁層と接する、請求項１に記載の半導体装置。
【請求項４】
前記第３の幅は前記第１の幅の半分以下である、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２導電層の底部からみた前記突起のそれぞれの深さは、いずれも前記第１の深さよりも浅い、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記突起の各々は平面視でライン形状を有する請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記突起の各々は平面視でドット形状を有する請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項８】
前記突起は前記第２導電層を介して前記下層導電層と電気的に接続される、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１導電層及び前記第２導電層の各々はいずれも銅を主成分とする材料からなる、請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１導電層及び第２導電層のそれぞれは、各々前記層間絶縁層と接するシード膜と前記シード膜を介して前記層間絶縁層と対向するめっき膜を有する、請求項２に記載の半導体装置。
【請求項１１】
前記第２導電層は、その底部から下方に向かって延伸し、前記層間絶縁層を貫通して前記下層導電層に達するスルーホール導体をさらに備える、請求項２に記載の半導体装置。
【請求項１２】
下層導電層と、
前記下層導電層を覆う層間絶縁層と、
第１の幅及び第１の深さを有し、前記層間絶縁層内に配置された第１導電層と、
前記第１の幅よりも広い第２の幅と、前記第１の深さと概ね同じ第２の深さを有し、前記層間絶縁層内に配置された第２導電層と、
その各々が前記第１の幅よりも狭い第３の幅を有し、前記第１の深さよりも浅い第３の深さを有し、前記第２導電層の底部と前記下層導電層を接続する複数の第３導電層と、を備える半導体装置。
【請求項１３】
前記第１導電層、前記第２導電層及び前記第３導電層の各々はいずれも銅を主成分とする材料からなる、請求項１２に記載の半導体装置。
【請求項１４】
前記下層導電層と前記層間絶縁層に挟まれた保護絶縁層をさらに備え、前記下層導電層は銅を主成分とする材料からなる、請求項１３に記載の半導体装置。
【請求項１５】
第１導電層と、
底部から下方に向かう複数の突起を有する第２導電層と、
前記第１導電層の側面及び底面と、前記第２導電層の側面及び前記突起を含む底面を覆う層間絶縁層と、を備える半導体装置。
【請求項１６】
前記突起の幅は前記第１導電層の幅よりも狭く、前記第２導電層の幅は前記第１導電層の幅よりも広い、請求項１５に記載の半導体装置。
【請求項１７】
前記第１導電層の上面と、前記第２導電層の上面と、前記層間絶縁層の上面は概ね同一平面上に配置される、請求項１６に記載の半導体装置。
【請求項１８】
前記第１導電層の上面から前記第１導電層の底面までの第１の深さは、前記第２導電層の上面から前記第２導電層の底面までの第２の深さと概ね同等であり、前記第２導電層から下方へ延伸する前記複数の突起の各々の深さは前記第１の深さより浅い、請求項１７に記載の半導体装置。
【請求項１９】
前記第１導電層の幅は１０ｎｍ以上１μｍ未満である、請求項１８に記載の半導体装置。
【請求項２０】
前記第２導電層の幅は１μｍ以上１０μｍ未満である、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、線幅が異なる配線構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、設計ルールが０．１μｍ以下の半導体装置においては、抵抗率が低いＣｕ配線が用いられている。Ｃｕ配線の加工においてＣｕを直接加工することは難しいため、ダマシンプロセスが採用される。図１に示すように、ダマシンプロセスでは、絶縁層に配線を埋め込むための配線溝を形成した後、Ｃｕバリア膜とシード膜とをスパッタリングで成膜し、さらにめっきにより配線溝の内部にＣｕを埋設する。その後、余分なＣｕをＣＭＰ（Chemical Mechanical Polishing）で研磨して表面を平坦化することにより配線を形成する。
【０００３】
めっきによる微細Ｃｕ配線の形成工程ではボトムアップめっきと呼ばれる無電解めっきが用いられる。ボトムアップめっきは、めっき液に添加される添加剤の作用で行われる。めっき液は、硫酸銅と硫酸からなる基本液に、塩素、サプレッサー（抑制剤）、アクセラレーター（促進剤）、レベラー（平滑剤）などの添加剤が添加されたものである。そして図２に示すように、微細配線の形成において分子量の大きいポリマーからなるサプレッサーは配線溝内に入り込みにくいため、アクセラレーターの濃度が高くなり、ボトムアップしやすい。
【０００４】
一方、太配線の形成では、サプレッサーの影響でめっき成長が遅いため、パターン密度によって面内のめっき成長速度が異なり、めっき膜の段差が大きくなる。Ｃｕめっき膜の段差が大きくなると太配線の埋設が不十分となり、ＣＭＰ工程でディッシングが発生するおそれがある。めっき膜を厚く成膜すれば太配線を埋設することはできるが、この場合にはパターン密集部の膜厚が厚くなるため、ＣＭＰの研磨量が増えるか、あるいはＣｕ研磨残りが発生しやすくなる。
【０００５】
特許文献１では、ディッシングを抑制するため、太配線の配線溝の底部を凸形状とし、配線溝の底面をその幅方向の端部から中央部に向かって高くすることにより太配線の段差の問題を改善している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１８１５８５公開公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、半導体装置の微細配線を無電解めっきにより形成する従来の加工方法では、めっき成長速度がパターン面積の大小およびパターン密度のそれぞれに大きく依存するという問題がある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明による半導体装置は、下層導電層と、前記下層導電層を覆う層間絶縁層と、第１の幅及び第１の深さを有し、前記層間絶縁層内に配置された第１導電層と、前記第１の幅よりも広い第２の幅と、前記第１の深さと概ね同じ第２の深さを有し、前記層間絶縁層内に配置された第２導電層と、前記第２導電層の底部から下方に向かって、その各々が前記第１の幅よりも狭い第３の幅を有する複数の突起とを備えることを特徴とする。
【０００９】
また、本発明による半導体装置の製造方法は、絶縁層の上面に第１の幅及び第１の深さを有する第１の配線溝並びに前記第１の幅よりも広い第２の幅及び前記第１の深さと実質同一の第２の深さを有する第２の配線溝をエッチングにより同時に形成する工程と、前記第１及び第２の配線溝を形成する前に、前記第２の配線溝の形成領域に、前記第１の幅よりも狭い第３の幅及び前記第１の深さよりも深い第３の深さを有する複数の追加トレンチを形成する工程と、前記第１の配線溝の内部、前記複数の追加トレンチの内部及び前記第２の配線溝の内部に無電解めっきにより配線材料を埋め込む工程と、前記絶縁層の上面を覆う余分な配線材料を除去する工程とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、微細配線と太配線が混在する配線層を無電解めっきにより形成する際のめっきの埋設性が改善された半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施の形態による半導体装置の構造を示す略断面図である。
【図２】図２は、複数の突起２４の平面パターン形状を示す図である。
【図３】図３（ａ）〜（ｄ）は、半導体装置１の製造工程を示す図である。
【図４】図４（ａ）〜（ｃ）は、半導体装置１の製造工程を示す図である。
【図５】図５（ａ）〜（ｃ）は、半導体装置１の製造工程を示す図である。
【図６】図６（ａ）〜（ｃ）は、めっき成長に対するトレンチの作用を説明するための図である。
【図７】図７は、本発明の第２の実施の形態による半導体装置の構造を示す略断面図である。
【図８】図８は、本発明の第３の実施の形態による半導体装置の構造を示す略断面図である。
【図９】図９は、第３の実施の形態による半導体装置の製造工程の一部を示す図である。
【図１０】図１０は、本発明の第４の実施の形態による半導体装置の構造を示す図であって、複数の突起２４の平面パターン形状の変形例を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本発明の詳細な説明に用いた添付図面の種々の表示された部分の寸法は、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。
【００１３】
図１は、本発明の第１の実施の形態による半導体装置の構造を示す略断面図である。
【００１４】
図１に示すように、半導体装置１は、下層絶縁層１１と、下層絶縁層１１を覆う層間絶縁層１２と、下層絶縁層１１と層間絶縁層１２との間に設けられた保護絶縁層１３と、下層絶縁層１１内に配置された下層導電層２１と、層間絶縁層１２内に配置された第１及び第２導電層２２、２３とを備えている。下層絶縁層１１及び層間絶縁層１２は例えばシリコン酸化膜からなり、ＣＶＤ（Chemical Vapor Deposition）法により形成することができる。下層導電層２１、第１導電層２２及び第２導電層２３はＣｕ（銅）を主成分とする材料からなり、無電解めっきにより形成される。
【００１５】
下層導電層２１は、下層絶縁層１１の上面に形成された配線溝内に埋設された複数の微細配線パターンを含む。下層導電層２１は平面視でライン形状を有するものであり、特に、複数のラインパターンが高密度で繰り返し配列されたラインアンドスペースパターンである。下層導電層２１の幅Ｗ０は１０ｎｍ〜１μｍであることが好ましく、埋め込みの深さＤ０はアスペクト比が１以上となる深さであることが好ましいが、下層絶縁層１１を突き抜けない深さであることが必要である。
【００１６】
第１導電層２２は、層間絶縁層１２の上面に形成された配線溝内に埋設された複数の微細配線パターンを含む。第１導電層２２は平面視でライン形状を有するものであり、特に、複数のラインパターンが高密度で繰り返し配列されたラインアンドスペースパターンである。第１導電層２２の幅（第１の幅）Ｗ１は１０ｎｍ〜１μｍであることが好ましく、埋め込みの深さＤ１はアスペクト比が１以上となる深さであることが好ましいが、層間絶縁層１２を突き抜けない深さであることが必要である。
【００１７】
第２導電層２３は、第１導電層２２と共に層間絶縁層１２の上面に形成された配線溝内に埋設された一又は複数の太配線パターンを含む。第２導電層２３は平面視でライン形状を有するものであり、第２導電層２３の幅（第２の幅）Ｗ２は第１導電層２２の幅Ｗ１よりも広く、埋め込みの深さＤ２は第１導電層２２の埋め込みの深さＤ１と概ね同じである。なお概ね同じとは、同一のエッチング工程で同じ深さの配線溝を形成しようとしたときの深さのばらつきは同一の深さとする趣旨である。
【００１８】
第２導電層２３の底部には、当該底部から下方に向かって延伸する複数の突起２４（第３導電層）が形成されている。図２に示すように、複数の突起２４の各々は平面視でライン形状を有するものであり、特に、第２導電層２３の形成領域内に設けられ、複数のラインパターンが高密度で繰り返し配列されたラインアンドスペースパターンである。突起２４の幅（第３の幅）Ｗ３は、第１導電層２２の幅Ｗ１よりも狭いことが必要であり、幅Ｗ１の半分以下であることが好ましい。また、第２導電層２３の底部から見た突起２４の埋め込み深さＤ３は、第１導電層２２の埋め込みの深さＤ１よりも浅く、さらに層間絶縁層１２を突き抜けない深さであることが必要である。
【００１９】
複数の突起２４を形成するため、第２導電層２３を形成するための配線溝の底部には追加トレンチが設けられ、この追加トレンチの内部に第２導電層２３の一部が埋め込まれることにより複数の突起２４が形成される。この追加トレンチは、第２導電層２３を無電解めっきにより形成する際に用いられるめっき液中のアクセラレーターの濃度を局所的に増加させる役割を果たす。
【００２０】
上記のように、第１及び第２導電層２２，２３は層間絶縁層１２の上面に設けられた配線溝内に埋め込まれているので、第１導電層２２の上面と、第２導電層２３の上面と、層間絶縁層１２の上面は同一平面上に配置されている。さらに、第１導電層２２の側面及び底面は層間絶縁層１２に覆われており、第２導電層２３の側面及び突起を含む底面もまた層間絶縁層１２に覆われている。
【００２１】
次に、図３〜図５を参照しながら、半導体装置１の製造方法について説明する。
【００２２】
半導体装置１の製造では、下地基板（不図示）を用意し、下地基板上に下層絶縁層１１形成する（図３（ａ））。下地基板としては、シリコン基板等の半導体基板上にトランジスタ等の半導体素子が形成されたものを用いることができる。下層絶縁層１１は例えばシリコン酸化膜であり、ＣＶＤ法により形成することができる。
【００２３】
次に、下層絶縁層１１内に下層導電層２１を形成する。下層導電層２１の形成では、まず下層絶縁層１１の上面に複数の配線溝１１ａを形成する（図３（ａ））。複数の配線溝１１ａは、下層絶縁層１１上にレジストパターンを形成し、レジストパターンをマスクとする下層絶縁層１１のドライエッチングにより形成することができる。配線溝１１ａの幅Ｗ０は１０ｎｍ〜１μｍであることが好ましく、深さＤ０はアスペクト比が１以上となる深さであることが好ましいが、下層絶縁層１１を突き抜けない深さであることが必要である。
【００２４】
次に、下層絶縁層１１の上面及び複数の配線溝１１ａの各々の内表面を覆うバリアメタル膜３１を形成する（図３（ｂ））。バリアメタル膜３１は例えばＴｉ膜を用いることができ、スパッタリングにより形成することができる。
【００２５】
次に、バリアメタル膜３１の表面を覆うＣｕシード膜（不図示）を例えばスパッタリングにより形成した後、無電解めっきによりＣｕめっき膜３２を形成し、配線溝１１ａの内部にＣｕめっき膜３２を埋め込む（図３（ｃ））。このとき、配線溝１１ａの内部のみならず下層絶縁層１１の上面全体がＣｕめっき膜３２で埋め尽くされるまでＣｕをめっき成長させる。
【００２６】
次に、下層絶縁層１１の上面を覆う余分なＣｕめっき膜３２をＣＭＰにより除去し、配線溝１１ａの内部だけにＣｕめっき膜３２を残す。以上により、下層導電層２１が完成する（図３（ｄ））。
【００２７】
次に、下層導電層２１が形成された下層絶縁層１１の上面に保護絶縁層１３及び層間絶縁層１２を順に形成する（図４（ａ））。保護絶縁層１３及び層間絶縁層１２は例えばシリコン酸化膜であり、これらはＣＶＤ法により形成することができる。
【００２８】
次に、層間絶縁層１２内に第１及び第２導電層２２，２３を形成する。第１及び第２導電層２２、２３の形成では、まず第２導電層２３の形成領域に複数の微細な追加トレンチ１２ｃを形成する（図４（ｂ））。追加トレンチ１２ｃは、層間絶縁層１２上にレジストパターンを形成し、レジストパターンをマスクとする層間絶縁層１２のドライエッチングにより形成することができる。追加トレンチ１２ｃの幅Ｗ３は、後述する第１導電層２２を形成するための配線溝１２ａの幅（Ｗ１）よりも狭く、深さＤ５は、後述する第２導電層２３を形成するための配線溝１２ｂの深さ（Ｄ２）よりも深い。ここで、深さＤ５は、配線溝１２ｂの深さ（Ｄ２）に突起２４の埋め込み深さＤ３を加えた値である。
【００２９】
次に、第１導電層２２の形成領域に複数の配線溝１２ａを形成すると共に、第２導電層２３の形成領域に一又は複数の配線溝１２ｂを形成する（図４（ｃ））。配線溝１２ａ，１２ｂは、層間絶縁層１２上にレジストパターンを形成し、レジストパターンをマスクとする層間絶縁層１２のドライエッチングにより形成することができる。配線溝１２ｂは追加トレンチ１２ｃに重ねて形成されるので、追加トレンチ１２ｃの上部は配線溝１２ｂと一体化され、追加トレンチ１２ｃの下部だけが配線溝１２ｂの底部に残る。ここで、第１導電層２２を形成するための配線溝１２ａの幅Ｗ１は１０ｎｍ〜１μｍであることが好ましく、第２導電層２３を形成するための配線溝１２ｂの幅Ｗ２は１μｍ〜１０μｍであることが好ましい。配線溝１２ａ、１２ｂそれぞれの深さＤ１、Ｄ２は共に１０ｎｍ〜５μｍであることが好ましい。配線溝１２ｂの幅Ｗ２は配線溝１２ａの幅Ｗ１よりも広いので、同一のエッチング工程で配線溝１２ｂの方がわずかに深く形成される可能性があるが、本発明においてこのような深さのばらつきは同一の深さの範囲に含まれるものとする。
【００３０】
その後の工程は下層導電層２１の形成工程と同じである。すなわち、バリアメタル膜４１及びＣｕシード膜（不図示）を順に形成し（図５（ａ））、無電解めっきによりＣｕめっき膜４２を形成して配線溝１２ａ．１２ｂの内部にＣｕめっき膜４２を埋め込む（図５（ａ）〜（ｃ））。
【００３１】
Ｃｕめっき膜４２の形成において、幅が広い第２導電層２３は、めっき液中のサプレッサーの影響によりめっき成長が遅くなるため、ディッシングが発生するおそれがある。しかし、第２導電層２３を形成するための配線溝１２ｂの底部に追加トレンチ１２ｃを形成してアクセラレーターを導入しやすくし、追加トレンチ１２ｃの位置においてめっき液中のアクセラレーターの濃度を局所的に高めることにより、めっきのボトムアップを促進させることができる。
【００３２】
図５（ａ）及び図６（ａ）に示すように、追加トレンチ１２ｃ内のめっきのボトムアップ（オーバープレーティング）によって配線溝１２ｂの底面に段差ができることから、今度は図６（ｂ）のように凹んでいる部分にアクセラレーターが入り込みやすくなり、凹んでいる部分のボトムアップが促進される。なお図６において「Ｌ」はレベラー、「Ｓ」はアクセラレーター、「Ａ」はアクセラレーターをそれぞれ示している。こうして交互にボトムアップ成長することで、図５（ｂ）及び図６（ｃ）に示すようにＣｕめっき膜の平坦性は徐々に高まる。
【００３３】
配線溝１２ａよりも先に追加トレンチ１２ｃの内部にＣｕめっき膜４２を埋設するためには、幅が狭く深さが浅い追加トレンチ１２ｃを高密度に配置することが好ましい。またＣｕめっき膜４２の交互のボトムアップを発生させやすくするため、複数の追加トレンチ１２ｃを等ピッチで配置することが好ましい。
【００３４】
ボトムアップめっきでは、めっき液に混合する添加剤の効果によって、幅が狭い所ほどめっきの成長速度が速くなる。めっき成長速度が加速された部分は、幅が狭い溝あるいはホールを埋設した後も一定の範囲内で成長速度が速い状態が続き、一時的に突起形状が出現する（オーバープレーティング）。成長速度が速い現象はめっき層表面が平坦になるまで続くため、オーバープレーティングによる突起形状も凹凸が小さくなるまでめっき成長速度は速い状態が続く。めっき成長速度の加速効果は概ね幅１マイクロメートル以下の範囲で顕在化し、数マイクロメートル以上の幅が広い部分や平坦部では添加剤によるめっき成長速度の変化はほとんど観察されない。
【００３５】
一方、配線溝１２ａ内のＣｕめっき膜４２は、ゆっくりとボトムアップさせることでトップ閉塞によるボイドの発生を低減することができる。
【００３６】
図５（ｂ）に示すように、配線溝１２ｂ内のＣｕめっき膜４２がある程度成長した段階では第２導電層２３の上面は平坦面に近づく。さらに図５（ｃ）に示すように、配線溝１２ｂの上方に発生するＣｕめっき膜４２の表面の窪みは十分に小さく、そのため第２導電層２３のディッシングが発生することがない。
【００３７】
その後、下層絶縁層１１の上面を覆う余分なＣｕめっき膜４２をＣＭＰにより除去し、配線溝１２ａ、１２ｂの内部だけにＣｕめっき膜４２を残すことより、第１及び第２導電層２２、２３が完成する。第１及び第２導電層２２，２３のそれぞれは、層間絶縁層１２と接するＣｕシード膜（不図示）とこのＣｕシード膜を介して層間絶縁層１２と対向するＣｕめっき膜４２とで構成される。以上により、図１に示した配線構造を有する半導体装置１が完成する。
【００３８】
以上説明したように、本実施形態による半導体装置１の製造方法は、幅が狭い第１導電層２２と幅が広い第２導電層２３とを同時に形成する際に、第２導電層２３を形成するための配線溝１２ｂの底部に追加トレンチ１２ｃを形成するので、第２導電層２３を無電解めっきにより形成する際のめっき液中のアクセラレーターの濃度を局所的に高めることができ、これにより配線溝１２ｂの底部の幅方向中央のボトムアップを促進させることができ、Ｃｕめっき膜４２の埋設性を高めることができる。
【００３９】
図７は、本発明の第２の実施の形態による半導体装置２の構造を示す略断面図である。
【００４０】
図７に示すように、半導体装置２の特徴は、第２導電層２３の底部に設けられた複数の突起２４の各々が層間絶縁層１２及び保護絶縁層１３を貫通して下層導電層２１に接続されており、突起２４の一部は保護絶縁層１３と接している点にある。また下層導電層２１は第２導電層２３と実質的に同一の幅及び深さを有する太配線パターンを含み、第２導電層２３は複数の突起２４を介してこの下層導電層２１の太配線パターンと電気的に接続されている。第２導電層２３を形成するための配線溝１２ｂの底部に形成される追加トレンチ１２ｃの深さＤ５（図４（ｂ）参照）は、第１の実施の形態における追加トレンチ１２ｃよりもさらに深く、層間絶縁層１２を貫通するように形成される。その他の構成は第１の実施の形態による半導体装置１と同様である。
【００４１】
このように、本実施形態による半導体装置２によれば、第１の実施の形態による発明の効果に加えて、第２導電層２３の底部に形成される突起２４を活かして第２導電層２３の見かけ上の太さ（断面積）をさらに大きくことができる。
【００４２】
図８は、本発明の第３の実施の形態による半導体装置３の構造を示す略断面図である。
【００４３】
図８に示すように、半導体装置３の特徴は、第２導電層２３の底部に下層導電層２１と接続するためのスルーホール導体２５をさらに形成した点にある。また下層導電層２１は第２導電層２３と実質的に同一の幅及び深さを有する太配線パターンを含み、第２導電層２３はスルーホール導体２５を介してこの下層導電層２１の太配線パターンと電気的に接続されている。
【００４４】
図９は、第３の実施の形態による半導体装置の製造工程の一部を示す図である。
【００４５】
スルーホール導体２５を含む第２導電層２３の形成では、まず層間絶縁層１２に追加トレンチ１２ｃを形成し（図９（ａ））、次いで層間絶縁層１２を貫通するスルーホール１２ｄを形成した後（図９（ｂ））、配線溝１２ａ，１２ｂを形成する（図９（ｃ））。その後、第１の実施形態と同様、バリアメタル膜４１及びＣｕシード膜（不図示）を順に形成し、無電解めっきによりＣｕめっき膜４２を形成して配線溝１２ａ，１２ｂ、追加トレンチ１２ｃ及びスルーホール１２ｄの内部にＣｕめっき膜４２を埋め込む。以上により、スルーホール導体２５を有する第２導電層２３を形成することができる。
【００４６】
このように、本実施形態による半導体装置３は、第２導電層２３の底部に突起２４とスルーホール導体２５の両方を形成するので、第２導電層２３の埋設性を改善しながら層間接続を容易に確保することができる。
【００４７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４８】
例えば、上記第１〜第３の実施の形態においては、複数の突起２４が平面視で高密度のラインパターンであるが、図１０に示す本発明の第４の実施の形態による半導体装置のように、複数の突起２４が平面視で高密度のドットパターンからなるものであってもよい。このような構成でも突起２４を形成するための開口サイズをサプレッサーが入りにくいサイズとすることでアクセラレーターの濃度を高めることができる。したがって、第１〜第３の実施の形態と同様の作用効果を奏することができる。
【００４９】
また、上記第１〜第３の実施の形態においては、下層導電層がダマシンプロセスで形成された埋め込みＣｕ配線としたが、本発明において下層導電層は埋め込み配線やＣｕ配線である必要はなく、任意の製造プロセスによって形成された導電層であればよい。
【符号の説明】
【００５０】
１〜３    半導体装置
１１    下層絶縁層
１１ａ    配線溝
１２    層間絶縁層
１２ａ    配線溝
１２ｂ    配線溝
１２ｃ    追加トレンチ
１２ｄ    スルーホール
１３    保護絶縁層
２１    下層導電層
２２    第１導電層
２３    第２導電層
２４    突起（第３導電層）
２５    スルーホール導体
３１    バリアメタル膜
３２    Ｃｕめっき膜
４１    バリアメタル膜
４２    Ｃｕめっき膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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