(57)【要約】【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１、第２メモリセルと、第１、第２メモリセルのゲートに接続された第１ワード線と、第１メモリセルの一端に電気的に接続された第１ビット線と、第２メモリセルの一端に電気的に接続された第２ビット線とを備える。書き込み動作は複数のループを含み、前記ループは書き込み電圧を印加する第１動作、書き込み電圧より低い第１電圧を印加する第２動作、及びベリファイ電圧を印加する第３動作を含む。前記第３動作において、第１メモリセルの閾値電圧が第１閾値より低く、第２メモリセルの閾値電圧が第１閾値以上であるとき、前記第２動作では、第１ビット線に第２電圧が印加され、第２ビット線に前記第２電圧より低い第３電圧が印加される。【選択図】図５
2016152052.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２メモリセルと、
前記第１、第２メモリセルのゲートに接続された第１ワード線と、
前記第１メモリセルの一端に電気的に接続された第１ビット線と、
前記第２メモリセルの一端に電気的に接続された第２ビット線と、
を具備し、
書き込み動作は、複数のループを含み、前記ループは、書き込み電圧を印加する第１動作、前記書き込み電圧より低い第１電圧を印加する第２動作、及びベリファイ電圧を印加する第３動作を含み、
前記第３動作において、前記第１メモリセルの閾値電圧が第１閾値より低く、前記第２メモリセルの閾値電圧が前記第１閾値以上であるとき、
前記第２動作では、前記第１ビット線に第２電圧が印加され、前記第２ビット線に前記第２電圧より低い第３電圧が印加されることを特徴とする半導体記憶装置。
【請求項２】
第３メモリセルと、
前記第３メモリセルのゲートに接続された第２ワード線と、
前記第１、第２ワード線に電圧を出力するロウデコーダと、
をさらに具備し、
前記第２動作において、前記ロウデコーダは、
前記第１ワード線に前記第１電圧を出力し、
前記第２ワード線に前記第１電圧より高い第４電圧を出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１メモリセルの一端と前記第１ビット線との間に配置された第１選択トランジスタと、
前記第２メモリセルの一端と前記第２ビット線との間に配置された第２選択トランジスタと、
ゲートが前記第１ワード線に接続された第４メモリセルと、
前記第４メモリセルの一端と前記第１ビット線との間に配置された第３選択トランジスタと、
をさらに具備し、
前記第２動作において、前記ロウデコーダは、
前記第１選択トランジスタ及び前記第２選択トランジスタのゲートに第５電圧を出力し、
前記第３選択トランジスタのゲートに第６電圧を出力することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第５電圧がゲートに印加された状態において、
前記第１選択トランジスタが導通状態を保つことにより、前記第１メモリセルのチャネル電位と前記第２電圧とは等しくなり、
前記第２選択トランジスタは非導通状態になり、前記第２メモリセルのチャネルと前記第２ビット線とは異なる電位になることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第２動作において、前記ロウデコーダは、前記第５電圧より高い前記第６電圧を出力することにより、前記第３選択トランジスタを導通状態にすることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記第２動作において、前記ロウデコーダは、前記第１ワード線を昇圧する期間に第７電圧を出力することにより、前記第３選択トランジスタを接続状態にし、その後、前記ロウデコーダは、前記第７電圧より低い前記第６電圧を出力することにより、前記第３選択トランジスタを非導通状態にすることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項７】
前記第２動作において、前記ロウデコーダは、前記第５電圧より低い前記第６電圧を出力することにより、前記第３選択トランジスタを非導通状態にすることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項８】
前記第２動作において、前記ロウデコーダは、前記第１ワード線にソース線電圧より低い前記第１電圧を出力することを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、動作信頼性を向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１、第２メモリセルと、前記第１、第２メモリセルのゲートに接続された第１ワード線と、前記第１メモリセルの一端に電気的に接続された第１ビット線と、前記第２メモリセルの一端に電気的に接続された第２ビット線とを具備する。書き込み動作は、複数のループを含み、前記ループは、書き込み電圧を印加する第１動作、前記書き込み電圧より低い第１電圧を印加する第２動作、及びベリファイ電圧を印加する第３動作を含む。前記第３動作において、前記第１メモリセルの閾値電圧が第１閾値より低く、前記第２メモリセルの閾値電圧が前記第１閾値以上であるとき、前記第２動作では、前記第１ビット線に第２電圧が印加され、前記第２ビット線に前記第２電圧より低い第３電圧が印加される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体記憶装置の構成を示すブロック図。
【図２】第１実施形態におけるメモリセルアレイの一部の斜視図および上面図。
【図３】第１実施形態におけるメモリセルトランジスタ１個の断面図。
【図４】第１実施形態におけるロウ系回路の回路図。
【図５】第１実施形態における書き込み動作の電圧波形及び閾値シフトの様子を示す図。
【図６】第１実施形態における弱消去動作を示す概念図。
【図７】第１実施形態における第１例の弱消去動作及びプログラムベリファイ動作の電圧波形を示す図。
【図８】第１実施形態における第２例の弱消去動作及びプログラムベリファイ動作の電圧波形を示す図。
【図９】第１実施形態における第３例の弱消去動作及びプログラムベリファイ動作の電圧波形を示す図。
【図１０】比較例としての書き込みサイクルの一例を示す図。
【図１１】比較例としての書き込み動作の電圧波形および閾値シフトの様子を示す図。
【図１２】比較例の書き込み動作後に生じるメモリセルの閾値シフトの様子を示す図。
【図１３】第２実施形態における非選択サブブロックに対する書き込み動作を示す図。
【図１４】第２実施形態における第１例の書き込みサイクルの電圧波形を示す図。
【図１５】第２実施形態における第２例の書き込みサイクルの電圧波形を示す図。
【図１６】第３実施形態における非選択サブブロックに対する書き込み動作を示す図。
【図１７】第３実施形態における第１例の書き込みサイクルの電圧波形を示す図。
【図１８】第３実施形態における第２例の書き込みサイクルの電圧波形を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。以下では半導体記憶装置として、メモリセルが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１  半導体記憶装置の構成  
１．１．１  全体構成
図１に、実施形態に係る半導体記憶装置１０の構成を示す。各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現されることが可能である。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示されている機能ブロックとは別の機能ブロックによって実行されても良い。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていても良い。
【００１０】
図１に示すように、半導体記憶装置１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、およびコアドライバ９を備える。
【００１１】
半導体記憶装置１０は、複数のメモリセルアレイ（ここでは、２つのメモリセルアレイを例示）１を含む。メモリセルアレイ１は、プレーンと称される場合がある。メモリセルアレイ１は、複数のブロック（メモリブロック）を含んでいる。各ブロックは、複数のメモリセル、ワード線ＷＬ、及びビット線ＢＬ等を含んでいる。ある複数のメモリセルの記憶空間は、１または複数のページを構成する。データはページ単位で読み出され、また書き込まれる。メモリセルアレイ１の詳細は後述する。
【００１２】
ロウデコーダ２、データ回路・ページバッファ３、及びカラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線制御信号や選択ゲート線制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、ブロックおよびワード線等を選択する。
【００１３】
データ回路・ページバッファ３は、メモリセルアレイ１から読み出されたデータを一時的に保持し、また半導体記憶装置１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のビット線ＢＬにそれぞれ接続された複数のセンスアンプ回路を含み、ビット線ＢＬの電位を増幅する。このようにセンスアンプ３ａで同時に読み出し、あるいは書き込みされるデータの単位をページと称し、そのデータサイズをページ長と称する。例えば、ページ長は16kByteである。
半導体記憶装置１０は、例えば１つのメモリセルに２ビット以上のデータを保持できる。そのために、データ回路・ページバッファ３は、例えば３つのデータキャッシュ３ｂを含んでいる。それぞれのデータキャッシュもセンスアンプ３ａと同様なページ長のデータサイズでの動作を可能とするため、例えば、ページ長が16kByteの場合には、16kByte個のラッチ回路を含んでいる。第１データキャッシュ３ｂは、下位（lower）ページデータおよび上位（upper）ページデータの一方を一時的に保持し、第２データキャッシュ３ｂは、下位ページデータおよび上位ページデータの他方を一時的に保持する。ここで、下位ページデータは、前記２ビット／セルの多値データを記憶する場合の下位ビットの１ページ分のデータに対応する。また、上位ページデータは、前記２ビット／セルの上位ビットの１ページ分のデータに対応する。関連する複数メモリセルの各２ビットデータのうちの上位ビットの組からなる。第３データキャッシュ３ｂは、例えば、ベリファイ読み出しの結果に基づいてメモリセルに再書き込みされる一時的データを保持する。
【００１４】
カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３におけるデータの入出力を制御する。
【００１５】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドの指示に基づいて、所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、種々の電圧を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、半導体記憶装置１０の外部からのコマンド、アドレス、データの入力または半導体記憶装置１０の外部へのデータ出力を制御する。
【００１６】
１．１．２  メモリセルアレイの構成
図２に、実施形態に係るメモリセルアレイの一部の斜視図、および、上から見た図を示す。図３に、メモリセルトランジスタ１個の断面図を示す。末尾に数字を伴った参照符号（例えば、ワード線ＷＬやＢＬ等）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。
【００１７】
図２に示すように、メモリセルアレイ１は、複数のビット線ＢＬ（ＢＬ＿０〜ＢＬ＿ｋ）と、セルアレイ内共通のセルソース線ＳＬと、複数のサブブロックＳＢを含む複数のブロックＭＢを有する。
【００１８】
ここでは、サブブロックＳＢとして４つのサブブロックＳＢ＿０〜ＳＢ＿３を示すが、もちろん５つ以上のサブブロックを含んでいても良い。さらに、ブロックＭＢとして２つのブロックＭＢ＿０、ＭＢ＿１を示すが、もちろん３つ以上のブロックを含んでいても良い。
【００１９】
ビット線ＢＬは、カラム方向に延びる。ソース線ＳＬはカラム方向に延びる。ソース線ＳＬは、サブブロック内に配置されたソース線に接続されている。
各ブロックＭＢ内には、ロウ方向およびカラム方向に直交した方向（積層方向）に複数のワード線ＷＬ＿０〜ＷＬ＿２３、ダミーワード線ＷＬＤＤ、ＷＬＤＳ、および選択ゲート線ＳＧ１、ＳＧ２が積層される。ワード線ＷＬ、ダミーワード線ＷＬＤＤ、ＷＬＤＳおよび選択ゲート線ＳＧ１、ＳＧ２はロウ方向に延びる。
【００２０】
メモリユニットＭＵは、メモリストリング、ソース側選択ゲートトランジスタＳＧＳＴｒ、およびドレイン側選択ゲートトランジスタＳＧＤＴｒを有する。メモリストリングは、直列接続されたｎ＋１個（ｎは例えば２３）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ２３およびダミーメモリセルトランジスタＭＤＤＴｒとＭＤＳＴｒを含んでいる。複数のメモリユニットＭＵは、ワード線ＷＬ、選択ゲート線ＳＧ１、ＳＧ２を共有し、１つの単位を構成する。この単位をサブブロックＳＢと称している。
【００２１】
ダミーセルトランジスタＭＤＳＴｒは、メモリセルトランジスタＭＴｒ０とソース側選択ゲートトランジスタＳＧＳＴｒの間に接続されている。ダミーセルトランジスタＭＤＳＴｒの構造はメモリセルトランジスタＭＴｒと基本的には同じであるが、データを記憶するためではなく、書き込みパルス印加動作や消去パルス印加動作中に、メモリセルトランジスタや選択ゲートトランジスタが受けるディスターブを緩和するために挿入されている。本例ではメモリセルトランジスタＭＴｒ０と選択ゲートトランジスタＳＧＳＴｒの間に１個だけ挿入されているが、２個以上のダミーセルトランジスタが挿入されても良い。
同様に、ダミーセルトランジスタＭＤＤＴｒが、メモリセルトランジスタＭＴｒ２３とドレイン側選択ゲートトランジスタＳＧＤＴｒの間に接続されており、本例では１個であるが２個以上挿入される場合もある。
【００２２】
選択ゲートトランジスタＳＧＳＴｒのドレインは、ダミーセルトランジスタＭＤＳＴｒのソースに接続され、選択ゲートトランジスタＳＧＳＴｒのソースは、ソース線ＳＬに接続されている。また、選択ゲートトランジスタＳＧＤＴｒのソースは、ダミーセルトランジスタＭＤＤＴｒのドレインに接続され、選択ゲートトランジスタＳＧＤＴｒのドレインは、ビット線ＢＬに接続されている。
【００２３】
各ブロックＭＢ中のロウ方向に沿って並ぶ複数のメモリユニットＭＵの各セルトランジスタＭＴｒ０のゲートは、ワード線ＷＬ＿０に共通に接続されている。同様に、各ブロックＭＢ中のロウ方向に沿って並ぶ複数のメモリユニットＭＵの各セルトランジスタＭＴｒ１〜ＭＴｒ２３、およびダミーセルトランジスタＭＤＳＴｒとＭＤＤＴｒの各ゲートは、それぞれワード線ＷＬ＿１〜ＷＬ＿２３、およびダミーワード線ＷＬＤＳとＷＬＤＤに共通に接続されている。
【００２４】
ワード線ＷＬは、このように、まず、ロウ方向に延びて各ブロックＭＢ中で共通接続される。それに加えて、図２に示す結線や図２の下部の図に示すように、ワード線端部において、積層方向に同じ高さとなる隣接するワード線がブロックＭＢ中で接続される。すなわち、図２に示すように、サブブロックＳＢはロウ方向に並んだ複数のメモリユニットＭＵからなり、少なくとも２個以上の隣接するサブブロックＳＢの間で（本例ではサブブロックＳＢ＿０〜ＳＢ＿３）、積層方向に同じ高さとなるワード線ＷＬが共通に接続される。このように、ワード線ＷＬが接続された複数のサブブロックの範囲は、消去動作時に例えば同時に消去されるので、これをブロックＭＢと定義する。
【００２５】
このように、複数のサブブロックＳＢの間でワード線が接続されると、１本のビット線に対して、選択されたワード線の電位が印加されるメモリユニットＭＵが複数存在する状態になってしまうが、電気的に多重選択とならないように、少なくともドレイン側については、サブブロック毎に独立なドレイン側選択ゲート線ＳＧ１＿０〜ＳＧ１＿３が備えられる。
【００２６】
すなわち、サブブロックＳＢ＿０中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各選択ゲートトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧ１＿０に共通接続される。以下同様に、サブブロックＳＢ＿１〜ＳＢ＿３についても、それぞれＳＧ１＿１、ＳＧ１＿２、ＳＧ１＿３が接続される。
【００２７】
また、図２に示す孔ＭＨには、後述する図３にて説明するように、半導体柱ＳＰが形成されている。これら孔ＭＨの上方には、それぞれ２本のビット線が配置されている。例えば、孔ＭＨの上方には、ビット線ＢＬ＿０、ＢＬ＿１が配置されている。さらに、孔ＭＨ内の半導体柱にビット線ＢＬ＿０がコンタクトプラグＣＰにて接続されている。
【００２８】
また、本例では、各サブブロックに独立なソース側選択ゲート線を備える。サブブロックＳＢ＿０中のロウ方向に沿って並ぶ複数メモリユニットＭＵの各選択ゲートトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧ２＿０に共通接続される。以下同様に、サブブロックＳＢ＿１〜ＳＢ＿３についても、それぞれＳＧ２＿１、ＳＧ２＿２、ＳＧ２＿３が接続される。
【００２９】
１．１．３  メモリセルトランジスタの構成
メモリセルトランジスタＭＴｒは、図３に示す構造を有する。図示するように、孔ＭＨが複数のワード線ＷＬおよびワード線間の絶縁膜ＩＮ３を貫くように形成され、孔ＭＨ中には半導体柱ＳＰが配置されている。ワード線（トランジスタＭＴｒのゲート）ＷＬは、例えばポリシリコン、ポリサイド、あるいはタングステンのような金属から形成される。
【００３０】
ワード線ＷＬ及び絶縁膜ＩＮ３と半導体柱ＳＰとの間には、絶縁膜ＩＮ２が形成されている。絶縁膜ＩＮ２は、ブロック絶縁膜ＩＮ２a、電荷蓄積膜ＩＮ２ｂ、及びトンネル絶縁膜ＩＮ２ｃを含んでいる。
【００３１】
ブロック絶縁膜ＩＮ２ａは、ワード線ＷＬと電荷蓄積膜ＩＮ２ｂ間に配置され、例えば酸化シリコンから形成される。電荷蓄積膜ＩＮ２ｂは、ブロック絶縁膜ＩＮ２ａとトンネル絶縁膜ＩＮ２ｃ間に配置され、例えば窒化シリコン（ＳｉＮ）から形成され、電荷を蓄積する。トンネル絶縁膜ＩＮ２ｃは、電荷蓄積膜ＩＮ２ｂと半導体柱ＳＰ間に配置され、例えば酸化シリコン（ＳｉＯ２）から形成される。なお、半導体柱ＳＰは、所定量の不純物が導入された半導体（例えばシリコン）から形成される。
【００３２】
メモリセルアレイ１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００３３】
１．１．４  ロウ系回路の構成
図４を用いて、メモリセルアレイ、ロウデコーダ、データ回路・ページバッファ、およびコアドライバの接続関係について説明する。
【００３４】
ロウデコーダ２は、ブロックデコーダ（ＢＤ）２ａ、トランジスタアレイ２ｂを有する。ブロックデコーダ２ａには、アドレスレジスタ７からブロックアドレス信号ＢＡＤＤが供給される。ブロックデコーダ２ａは、ブロックアドレス信号ＢＡＤＤに基づいてブロックＭＢを選択する。トランジスタアレイ２ｂは、トランジスタ２ｃ、２ｄを含む。
【００３５】
トランジスタ２ｃは、トランジスタ２ｃ−１〜２ｃ−７を含む。トランジスタ２ｃ−１は、ワード線ＷＬ＿０〜ＷＬ＿２３と、配線ＣＧ＿０〜ＣＧ＿２３とをそれぞれ接続する。トランジスタ２ｃ−２は、ダミーワード線ＷＬＤＤと配線ＣＧＤＤとを接続する。トランジスタ２ｃ−３は、ダミーワード線ＷＬＤＳと配線ＣＧＤＳとを接続する。トランジスタ２ｃ−４は、選択ゲート線ＳＧ１＿０〜ＳＧ１＿ｉと、配線ＳＧＤ＿０〜ＳＧＤ＿ｉとをそれぞれ接続する。トランジスタ２ｃ−５は、選択ゲート線ＳＧ２＿０〜ＳＧ２＿ｉと、配線ＳＧＳ＿０〜ＳＧＳ＿ｉとを接続する。なお、ｉは０以上の自然数を示す。
【００３６】
上記の配線ＣＧ＿０〜ＣＧ＿２３、ＣＧＤＤ、ＣＧＤＳ、ＳＧＤ＿０〜ＳＧＤ＿ｉ、及びＳＧＳ０〜ＳＧＳ＿ｉには、データの書き込み時、読み出し時、及び消去時において、コアドライバ９から適切な電圧が与えられる。そして、これらの電圧が、ロウデコーダ２ｂ内のトランジスタ２ｃによって、ワード線ＷＬ＿０〜ＷＬ＿２３、ダミーワード線ＷＬＤＤ，ＷＬＤＳ、及び選択ゲート線ＳＧ１＿０〜ＳＧ１＿ｉ，ＳＧ２＿０〜ＳＧ２＿ｉにそれぞれ転送される。
【００３７】
１．２  半導体記憶装置の書き込み動作
次に、本実施形態の半導体記憶装置における書き込み動作について説明する。
【００３８】
１．２．１  書き込み動作の概要
図５に示すように、本実施形態の書き込み動作では、複数の書き込みサイクルが繰り返し実行される。書き込みサイクルの各々は、プログラム動作、弱消去動作、及びプログラムベリファイ動作の３つの動作を含む。ここでは、メモリセルトランジスタＭＴｒの閾値を上昇させるプログラムを“０”プログラムと定義し、メモリセルトランジスタＭＴｒの閾値を維持させるプログラムを“１”プログラムと定義する。
【００３９】
書き込み動作では、制御回路５は、まずメモリセルトランジスタに対して書き込みサイクルを実行し、プログラムベリファイ動作をパスしないメモリセルトランジスタに対しては、再度、プログラム動作として“０”プログラムを行う書き込みサイクルを実行する。一方、制御回路５は、プログラムベリファイ動作をパスしたメモリセルトランジスタに対しては、プログラム動作として“１”プログラムを行い、弱消去動作においてリバースストレス（詳細は後述する）を印加せず、プログラムベリファイ動作も行わない。
【００４０】
以下に、上記プログラム動作、弱消去動作、及びプログラムベリファイ動作について説明する。これらの動作は、例えば制御回路５の命令によって実行される。すなわち、制御回路５の命令に従って、電圧発生回路８は、各種の電圧を発生し、コアドライバ９、ロウデコーダ２及びデータ回路・ページバッファ３（センスアンプ３ａ）は、電圧発生回路８から供給される電圧を所定のタイミングでワード線やビット線に転送する。
【００４１】
まず、プログラム動作について説明する。プログラム動作においてロウデコーダ２は、選択ゲート線ＳＧ１に例えば正電圧を転送することにより、ドレイン側選択ゲートトランジスタＳＧＤＴｒをオン状態にする。さらに、ロウデコーダ２は、選択ゲート線ＳＧ２に例えば０Ｖを転送することにより、ソース側選択ゲートトランジスタＳＧＳＴｒをオフ状態にする。
【００４２】
次に、“０”プログラムを行うメモリセルトランジスタに対しては、センスアンプ３ａはビット線を介してメモリセルトランジスタのチャネルに電圧ＶBLL（例えば０Ｖ）を印加する。一方、“１”プログラムを行うメモリセルトランジスタに対しては、センスアンプ３ａはビット線に対して電圧ＶBLH（例えば２．５Ｖ）を印加する。電圧ＶBLHは、選択ゲートトランジスタのゲートに上記正電圧が印加された際に、選択ゲートトランジスタをカットオフさせる電圧である。
【００４３】
その後、ロウデコーダ２は、選択ワード線にプログラム電圧ＶPGM（例えば２０Ｖ)を、非選択のワード線に電圧ＶPASS（例えば１０Ｖ)を転送する。電圧ＶPGMは、トンネリングにより、チャネルの電子を電荷蓄積層に注入するための電圧である。電圧ＶPASSは、保持データに関わらずメモリセルトランジスタＭＴｒをオン状態とし、且つ、カップリングによりチャネルの電位を上昇させて、電荷蓄積層への電子の注入を抑制するための電圧である。
【００４４】
これにより、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴｒのうち、ビット線ＢＬに電圧ＶBLLが印加されたカラムに対応するものは、電荷蓄積層に電子が注入されて、“０”プログラムが行われる。すなわち、メモリセルトランジスタＭＴｒの閾値レベルが上昇する。一方、ビット線ＢＬに電圧ＶBLHが印加されたカラムに対応するものは、メモリセルトランジスタＭＴｒがオン状態となり、チャネルが形成されてそのチャネルが電気的にフローティング状態になる。このため、チャネル電位Ｖchが略ＶPASSにブーストされるため、メモリセルトランジスタに電子が注入されず、“１”プログラムが行われる。すなわち、メモリセルトランジスタＭＴｒの閾値レベルが維持される。
【００４５】
次に、弱消去動作について説明する。弱消去動作において、ロウデコーダ２は、選択ゲート線ＳＧ１に例えば正電圧を転送することにより、ドレイン側選択トランジスタＳＧＤＴｒをオン状態にする。さらに、ロウデコーダ２は、選択ゲート線ＳＧ２に例えば０Ｖを転送することにより、ソース側選択トランジスタＳＧＳＴｒをオフ状態にする。次に、図６に示すように、センスアンプ３ａは、ビット線を介してメモリセルトランジスタＭＴｒのチャネルに電圧ＶBLH（例えば２．５Ｖ）を印加する。
【００４６】
ここで、ロウデコーダ２は、選択ワード線に０Ｖを、非選択ワード線に電圧ＶREAD_RV（例えば１０Ｖ）を転送する。電圧ＶREAD_RVは、保持データに関わらずメモリセルトランジスタＭＴｒをオン状態とさせる電圧であり、且つ、カップリングによりチャネルの電位を上昇させて、リバースストレス（リバースパルスという場合もある）を発生させるための電圧である。非選択ワード線に電圧ＶREAD_RVが印加されることで、非選択ワード線に接続されたメモリセルトランジスタＭＴｒはオン状態となる。他方で、選択ワード線に０Ｖが印加されることで、選択ワード線に接続されたメモリセルトランジスタＭＴｒはオフ状態となる。
【００４７】
そして、ドレイン側選択トランジスタＳＧＤＴｒとソース側選択トランジスタＳＧＳＴｒとがオフ状態であるため、メモリユニットＭＵ内に形成されたチャネルは、電気的にフローティング状態となる。このため、そのチャネル電位は、非選択ワード線の電圧ＶREAD_RVによってブーストされ、電圧Ｖch（略ＶREAD_RV）まで上昇する。この結果、選択ワード線の電圧が０Ｖであり、チャネル電位が電圧Ｖchであるため、メモリセルトランジスタＭＴｒに大きな電位差、すなわちストレスが印加される。これが、本明細書で言うところの「リバースストレス」である。つまり、リバースストレスは、選択ワード線に接続されたメモリセルトランジスタＭＴｒに対して印加される、データの消去動作と類似の電圧ストレスである。電圧ＶREAD_RVは、弱消去動作において、非選択ワード線に印加される電圧であり、且つ、メモリセルトランジスタＭＴｒのチャネル電位をブーストするための電圧である。なお、弱消去動作のより詳細な動作については後述する。
【００４８】
弱消去動作に続いて、プログラムベリファイ動作が行われる。プログラムベリファイ動作は、選択メモリセルトランジスタの閾値電圧が目標の閾値レベルに達しているか否かを判定する動作である。プログラムベリファイ動作の詳細については、後述する。
【００４９】
メモリセルトランジスタがプログラムベリファイ動作にフェイルした場合、制御回路５は、再度、書き込みサイクルを行う。すなわち、プログラム動作、弱消去動作、及びプログラムベリファイ動作を再度行う。このとき、プログラム動作におけるプログラム電圧ＶPGMは、前回の書き込みサイクルのプログラム電圧ＶPGMよりΔＶPGMだけ高く設定される。そして、メモリセルトランジスタがプログラムベリファイ動作をパスするまで、書き込みサイクルが繰り返される。
【００５０】
なお、制御回路５は、プログラムベリファイにフェイルしたメモリセル数が一定数未満であるときは、書き込み動作を終了するようにしても良い。また、制御回路５は、書き込みサイクル数が最大値に達したときは、書き込み動作が失敗であるとして書き込み動作を終了するようにしても良い。
【００５１】
１．２．２  弱消去動作及びプログラムベリファイ動作の詳細  
次に、弱消去動作及びプログラムベリファイ動作の詳細について説明する。ここでは、弱消去動作及びプログラムベリファイ動作の例として、第１〜第３例の３つの例を示す。
【００５２】
１．２．２．１  第１例の弱消去動作及びプログラムベリファイ動作
図７に、第１例の弱消去動作及びプログラムベリファイ動作の電圧波形を示す。第１例は、弱消去動作とそれに続くプログラムベリファイ動作のそれぞれにおいて、ワード線ＷＬの充放電を行った後、それぞれの動作を開始する例である。
【００５３】
まず、弱消去動作（時刻ｔａ−ｔｇ）を説明する。図７において、選択ワード線の波形は、Ｗｆ１で示す。
【００５４】
時刻ｔａから時刻ｔｇ間において、ロウデコーダ２は、ドレイン側選択ゲートトランジスタＳＧＤＴｒのゲートに電圧ＶSGD（ここでは、プログラム動作に適用されるＶSGDと同じとするが、弱消去動作用に最適化したＶSGD_RVを用いても良い）を転送する。また、ロウデコーダ２は、ソース側選択ゲートトランジスタＳＧＳＴｒのゲートに電圧ＶSSを転送する。ここで、それぞれの選択ゲートトランジスタの閾値電圧は１〜２Ｖ程度であるため、ＶSGD＝２．５Ｖとすると、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、そのソース端子（メモリセルと接続される側の端子）の電圧レベルによっては導通可能な状態となり、ソース側選択ゲートトランジスタＳＧＳＴｒはオフ状態となる。
【００５５】
また、センスアンプ３ａは、時刻ｔａから時刻ｔｆ間において、プログラムベリファイにパスしていないメモリセルトランジスタＭＴｒに対応するビット線に電圧ＶDDSA（例えば２．５Ｖ）を印加する。時刻ｔａからビット線が電圧ＶDDSAに充電されていく時、ドレイン側選択ゲートトランジスタＳＧＤＴｒのソース端子が“ＶSGD−Ｖt_SGD”（Ｖt_SGDは、ドレイン側選択ゲートトランジスタの閾値電圧）まで上昇すると、ドレイン側選択ゲートトランジスタはカットオフ状態となる。
【００５６】
次に、ロウデコーダ２は、時刻ｔｂから時刻ｔｄにおいて、選択ワード線及び非選択ワード線を電圧ＶREAD_RVまで上昇させる。このとき、選択ゲートトランジスタＳＧＤＴｒがカットオフ状態となっているため、チャネルはフローティング状態となる。従って、メモリセルトランジスタＭＴｒのチャネルは、ワード線ＷＬの電圧ＶREAD_RVとのカップリングによってブーストされ、電位Ｖch1（≒ＶREAD_RV）まで上昇する。
【００５７】
さらに、時刻ｔｄ以降、ロウデコーダ２は、非選択ワード線ＷＬに電圧ＶREAD_RVを印加し続け、選択ワード線ＷＬの電位を、電圧ＶREAD_RVから電圧ＶRV（例えばＶSS＝０Ｖ）に低下させる。その結果、選択メモリセルトランジスタの制御ゲートの電位は例えば０Ｖ、選択メモリセルトランジスタのチャネル領域は非選択メモリセルトランジスタにより昇圧された電位Ｖch1となり、両者の間に大きな電位差が生じる。これにより、選択メモリセルトランジスタにリバースストレスを印加することができる。
【００５８】
その後、時刻ｔｅからｔｇ間は、リバースストレスの印加を終えてワード線の電位を低下させる期間である。図７は、その一例として、選択ワード線と非選択ワード線との電位をイコライズしてから放電する波形を示す。時刻ｔｅからｔｆ間に、選択ワード線および非選択ワード線を駆動するコアドライバ９と、選択ワード線および非選択ワード線とを遮断し、これら選択ワード線および非選択ワード線をフローティングにすると、選択ワード線と非選択ワード線との容量結合により、選択ワード線の電位は上昇し、非選択ワード線の電位は若干低下する。その後、時刻ｔｆで、コアドライバ９により選択ワード線及び非選択ワード線の電位を放電する。
【００５９】
ワード線ＷＬの電圧を放電して動作を終える時に、サブブロック内のワード線間に大きな電位差があると、何らかのディスターブが生じる原因となる可能性があり好ましくない場合がある。このため、前述したように、ワード線の電位を放電する前に、選択ワード線と非選択ワード線との電位をイコライズして、これらワード線の電位差を無くしておく。
【００６０】
プログラムベリファイ動作にパスしたメモリセルトランジスタＭＴｒは、弱消去動作によるリバースストレスの対象とならない。従って、弱消去動作によるリバースストレスの対象とならないメモリセルトランジスタＭＴｒに対応するビット線ＢＬに対しては、センスアンプ３ａは、時刻ｔａから時刻ｔｆ間において、電圧ＶSSを印加する。この場合、選択ゲートトランジスタＳＧＤＴｒがオンしているため、当該メモリセルトランジスタＭＴｒを含むメモリユニットＭＵ内のチャネルはフローティング状態にならず、チャネル電位は非選択ワード線の電圧ＶREAD_RVによってブーストされることなく、電圧ＶSSが維持される。よって、メモリセルトランジスタＭＴｒのゲートと、メモリユニットＭＵ内のチャネル電位との電位差は略０Ｖとなるため、プログラムベリファイ動作にパスしたメモリセルトランジスタＭＴｒにリバースストレスは印加されない。
【００６１】
次に、前述した弱消去動作後に行われるプログラムベリファイの動作（時刻ｔｇ−ｔｉ）を説明する。
【００６２】
時刻ｔｇから時刻ｔｈ間において、ロウデコーダ２は、選択ワード線にベリファイ電圧ＶCGRVを転送し、非選択ワード線に電圧ＶREADを転送する。電圧ＶREADは、セル電流を通過させるために非選択メモリセルトランジスタをオン状態にする電圧である。これにより、電圧ＶREADが印加された非選択ワード線に接続されたメモリセルトランジスタは、保持データに関わらずオン状態となる。電圧ＶCGRVは、メモリセルトランジスタＭＴｒの書き込みデータに対応する目標となる閾値レベルに相当する電圧であり、プログラムベリファイ動作においてメモリセルトランジスタの閾値が目標の閾値レベルに達しているか否かを判定するために用いられる電圧である。
【００６３】
時刻ｔｈから時刻ｔｉ間において、ロウデコーダ２は、選択サブブロック内のドレイン側選択ゲートトランジスタＳＧＤＴｒとソース側選択ゲートトランジスタＳＧＳＴｒとのゲートに電圧ＶSGを転送する。これにより、選択ゲートトランジスタＳＧＤＴｒ、ＳＧＳＴｒはオン状態となる。
【００６４】
ここで、図示せぬソース線ドライバは、ソース線ＣＥＬＳＲＣ（ＳＬ）の電位を電圧ＶSRCとし、センスアンプ３ａは、ビット線の電位を電圧ＶSRCより例えば０．５Ｖ程度高い電圧とする。また、ロウデコーダ２は、選択ワード線ＷＬに電圧ＶCGRVを印加し、非選択ワード線に電圧ＶREADを印加する。これにより、選択サブブロックでは、メモリセルトランジスタＭＴｒの閾値がベリファイ電圧ＶCGRV以下である場合、メモリセルトランジスタがオンして、ビット線からソース線へセル電流が流れる。一方、メモリセルトランジスタの閾値がベリファイ電圧ＶCGRVより高い場合、メモリセルトランジスタはオンせず、ビット線からソース線へセル電流は流れない。
【００６５】
センスアンプ３ａは、前記セル電流を検出することにより、書き込み対象のメモリセルトランジスタの閾値が、書き込みデータに対応する目標となる閾値レベルに達しているか否かを検出する。センスアンプ３ａによりメモリセルトランジスタの閾値が目標の閾値レベルに達していることが検出された場合、制御回路５は、そのメモリセルトランジスタがプログラムベリファイ動作をパスしたと判定して、次の書き込みサイクル以降、プログラム動作において“１”プログラムを行い、弱消去動作においてリバースストレスを印加せず、プログラムベリファイ動作も行わない。一方、センスアンプ３ａによりメモリセルトランジスタの閾値が目標の閾値レベルに達していることが検出されない場合、制御回路５は、そのメモリセルトランジスタがプログラムベリファイ動作をパスしていないと判定して、再度、書き込みサイクルを行う。
【００６６】
また、非選択サブブロックでは、弱消去動作の初期時に、ロウデコーダ２はドレイン側選択ゲートトランジスタＳＧＤＴｒのゲートに電圧ＶSGを転送し、その後、電圧ＶSSを転送する。また、ロウデコーダ２は、ソース線側選択ゲートトランジスタＳＧＳＴｒのゲートに電圧ＶSSを転送する。これにより、非選択サブブロック内のメモリセルトランジスタのチャネル電位が電圧Ｖch2まで上昇する。しかし、この非選択のサブブロック内のチャネル電圧Ｖch2は制御することが可能なので、メモリセルトランジスタＭＴｒに余剰なストレスを与えることはない。電圧ＶSGは、選択ゲートトランジスタのソース側の電位にかかわらず、選択ゲートトランジスタを十分にオン状態にする電圧である。
【００６７】
前述した第１例では、弱消去動作時においてロウデコーダ２は、時刻ｔｂから時刻ｔｄ間で選択ワード線の電位を電圧ＶRVに下げる前に、非選択ワード線と同様に電圧ＶREAD_RVまで上昇させている。このように、選択ワード線の電位を電圧ＶRVに下げる前に電圧ＶREAD_RVに上昇させると、サブブロック内の全メモリセルトランジスタＭＴｒのチャネルが同時に上昇する。その後、チャネル電位が全体的に高い状態から、選択ワード線電圧を下げることにより、選択メモリセルトランジスタのドレイン側とソース側に何らかのディスターブを生じさせるような電位差を与えることなく、メモリセルトランジスタにリバースストレスを印加することができる。なお、選択ワード線の電圧は、図７に示す波形Ｗｆ２のように、時刻ｔbから電圧ＶRV（この例では電圧ＶRV＝０Ｖ）とされても良い。
【００６８】
また、第１例の弱消去動作では、選択ワード線が電圧ＶRVとされた後、非選択ワード線と同電位まで上昇され、その後、電圧ＶSSに放電される。従って、プログラムベリファイ動作時のベリファイ電圧に制限されることなく、弱消去動作時のチャネルブーストを設定することができる。例えば、それより前に実施されているプログラム動作時におけるチャネルブースト方法を適用することができる。プログラム動作時のチャネルブーストは、選択ワード線がサブブロック内のどこに位置する場合であっても、“１”プログラムの実行状態が均一に良い特性になるように、ワード線に印加される電圧が最適化されている。すなわち、プログラム動作時におけるワード線へのプログラムパルスの印加方法に従えば、安定したチャネル電位が得られ、結果として安定したリバースストレスをメモリセルに印加することができる。
【００６９】
１．２．２．２  第２例の弱消去動作及びプログラムベリファイ動作
図８に、第２例の弱消去動作及びプログラムベリファイ動作の電圧波形を示す。この第２例は、第１例で説明した図７において、時刻ｔｅ〜ｔｇの期間の動作を省略したものにほぼ相当する。すなわち第２例では、リバースストレスを印加した後、選択ワード線に印加された電圧ＶRV（例えば０Ｖ）をベリファイ電圧ＶCGRVに、非選択ワード線に印加された電圧VREAD_RVをベリファイ時の非選択ワード線電圧ＶREADにそれぞれ直接遷移させる。
【００７０】
時刻ｔｅから時刻ｔｈ間に示すように、ロウデコーダ２は、リバースストレス印加後、選択ワード線に印加された電圧ＶRVを電圧ベリファイ電圧ＶCGRVに遷移させ、また非選択ワード線に印加された電圧ＶREAD_RVを電圧ＶSSまで低下させずに、ベリファイ動作時の非選択ワード線電圧ＶREADに遷移させる。その他の基本的な動作波形は、図７に示した第１例と同様である。
【００７１】
図８に示した第２例では、リバースストレスの印加とプログラムベリファイ動作との間に、選択ワード線、非選択ワード線、及びチャネルが電圧ＶSSに放電されることなく、弱消去動作とプログラムベリファイの動作が連続的に行われるので、書き込み動作に必要な時間を短くできる時短効果が期待できる。
【００７２】
１．２．２．３  第３例の弱消去動作及びプログラムベリファイ動作
図９に、第３例の弱消去動作及びプログラムベリファイ動作の電圧波形を示す。この第３例は、上記弱消去動作の第１例または第２例において、ロウデコーダ２が選択ワード線に電圧ＶRVとして電圧ＶSSより低い電圧（負電圧）またはソース線電圧より低い電圧を印加した例である。その他の基本的な動作波形は、第１例または第２例と同様である。
【００７３】
図９に示した第３例では、リバースストレスの印加時に、選択ワード線の電圧ＶRVを負電圧に設定しているため、電圧ＶRVが電圧ＶSSである場合に印加する必要のあるチャネル電位Ｖch1に比べて、低いチャネル電位Ｖchを用いてリバースストレスを印加することができる。このため、非選択ワード線に印加する電圧ＶREAD_RVを、電圧ＶRVを電圧ＶSSとする場合よりも低くでき、また、電圧ＶREAD_RVを書き込みベリファイ時の電圧ＶREADに合わせることも可能である。
１．３  本実施形態に係る効果  
本実施形態によれば、プログラムベリファイ動作にフェイルしたメモリセルトランジスタにリバースストレスを印加し、プログラムベリファイ動作にパスしたメモリセルトランジスタにリバースストレスを印加しない。よって、書き込み動作においてメモリセルに必要のない電圧ストレスを印加することなく、書き込み後のメモリセルの閾値の低下を抑制することができる。
【００７４】
本効果について比較例を参照しつつ詳細に説明する。
【００７５】
まず、比較例の書き込み動作では、図１０及び図１１に示すように、プログラム動作とプログラムベリファイ動作とを含む書き込みサイクルの繰り返しにより書き込み動作を行っている。図１１に示すように、プログラム動作では、選択ワード線ＷＬに電圧ＶPGMが印加され、非選択ワード線ＷＬに電圧ＶPASSが印加される。また、プログラムベリファイ動作では、選択ワード線に電圧ＶCGRVが印加され、非選択ワード線に電圧ＶREADが印加される。さらに、ビット線ＢＬとチャネル電位が電圧Ｖchに、ソース線ＣＥＬＳＲＣの電位が電圧ＶSRCにそれぞれ設定される。
【００７６】
このような書き込み動作では、プログラムベリファイ時にメモリセルトランジスタの閾値がベリファイ電圧ＶCGRVを超えていると判定されると、その後の書き込みサイクルでは、プログラム動作及びプログラムベリファイ動作の対象から外される（ロックアウト）。このため、それ以降に、電荷蓄積層にトラップされた電子の速いデトラップによってロックアウトされたメモリセルの閾値が低下すると、図１２に示すように、書き込み後の閾値分布が低閾値側に広がってしまい、読み出しマージンを十分に確保することができない場合がある。
【００７７】
これに対して本実施形態では、必要なメモリセルトランジスタに対してリバースストレスを印加し、必要のないメモリセルトランジスタに対してはリバースストレスを印加しないことで、書き込み動作においてメモリセルトランジスタに必要のない電圧ストレスを印加することなく、書き込み後のメモリセルトランジスタの閾値の低下を抑制することができる。言い換えると、ビット線毎に印加する電圧を制御することにより、すなわちプログラムベリファイにフェイルしたメモリセルトランジスタのみに弱消去動作によるリバースストレスを印加し、プログラムベリファイにパスしたメモリセルトランジスタにリバースストレスを印加しない制御を行うことにより、プログラムベリファイにパスしたメモリセルトランジスタの閾値を低下させることなく、フェイルしたメモリセルトランジスタのみにリバースストレスを印加することができる。
【００７８】
また、本実施形態の書き込み動作では、プログラム動作後、プログラムベリファイ動作前に、弱い消去方向の電位差をメモリセルトランジスタに印加する弱消去動作をおこなうことにより、不安定なメモリセルトランジスタの閾値をその時点で低下させることができる。そのメモリセルトランジスタをプログラムベリファイでフェイルさせることにより、次のプログラム動作によってメモリセルに再書き込みを行うことができる。プログラムベリファイ動作では、弱い消去方向のストレスに耐えたメモリセルトランジスタがパスして、その後ロックアウトされる。これにより、書き込み動作後に、速いデトラップによる閾値分布の低下が発生しにくい書き込み動作を行うことが可能である。つまり、速いデトラップにより、閾値が低下する恐れがあるメモリセルトランジスタを書き込み動作の中で見つけ出し、そのようなメモリセルトランジスタを所望のベリファイレベルまでしっかり書き込むことにより、読み出しマージンを十分に確保することができる。
【００７９】
また、書き込み動作シーケンスの中に、弱消去動作、すなわち弱い消去電圧を印加する動作を備えることにより、例えば、ＭＯＮＯＳ／ＳＯＮＯＳ型の膜構成を持つ不揮発性メモリセルにおける速いデトラップによる閾値低下の影響を小さくすることができる。
【００８０】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態で説明した半導体記憶装置において、非選択サブブロックの制御に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００８１】
２．１  本実施形態に係る弱消去動作の概要
図１３に、第２実施形態の書き込み動作時における非選択サブブロック内のワード線及びチャネル電位の時間変化を示す。
【００８２】
図示するように、弱消去動作において、非選択サブブロック内のメモリセルトランジスタのチャネル電位Ｖchは電圧ＶSS（例えば０Ｖ）に維持される。このため、非選択メモリセルにリバースストレスは印加されない。
【００８３】
２．２  本実施形態に係る弱消去動作の具体例
２．２．１  第１例に係る弱消去動作
図１４に、第１例に係る弱消去動作の電圧波形を示す。ここでは、弱消去動作を説明し、プログラム動作及び書き込みベリファイ動作は前記第１実施形態と同様であるため、説明を省略する。
【００８４】
時刻ｔ７−ｔ１６に示すように、弱消去動作では以下のように動作する。
【００８５】
時刻ｔ７で、まず、選択ゲート電圧の印加とビット線電圧の印加とが始まる。時刻ｔ１１−ｔ１２に示すように、ロウデコーダ２は、選択されたワード線に電圧ＶRVを転送し、非選択ワード線に電圧ＶREAD_RVを転送する。これにより、メモリセルトランジスタにリバースストレスが印加される。選択ワード線の電圧波形は、前述したようにｗｆ１で示す。時刻ｔ８から時刻ｔ１１までは、ロウデコーダ２は、選択ワード線電圧および非選択ワード線電圧を同じ電位とし、共に上昇させる。これにより、まず、チャネル電位を昇圧させる。その後、時刻ｔ１１から時刻ｔ１２間で、ロウデコーダ２は、選択ワード線電位を電圧ＶRV（この場合０Ｖ）まで低下させ、電圧ＶREAD_RVは一定に保つ。このことは、第１実施形態で説明した通りである。
【００８６】
非選択サブブロックでは、時刻ｔ８から時刻ｔ１５間において、ロウデコーダ２は、ドレイン側選択ゲートトランジスタＳＧＤＴｒのゲートに電圧ＶSGを転送し、ソース側選択ゲートトランジスタＳＧＳＴｒのゲートに電圧ＶSSを転送する。電圧ＶSGは、選択ゲートトランジスタＳＧＤＴｒのソース側の電位にかかわらず、選択ゲートトランジスタＳＧＤＴｒを十分にオン状態にする電圧である。
【００８７】
その結果、非選択サブブロックにおいては選択ゲートトランジスタＳＧＤＴｒがオンしているため、非選択サブブロック内のチャネル電位はビット線の電圧と同じ電圧に維持される。例えば、ビット線の電圧が電圧ＶDDSAであるとき、チャネル電位はビット線の電圧ＶDDSAとなる。また、ビット線の電圧が電圧ＶSSであるとき、チャネル電位はビット線の電圧ＶSSとなる。さらに、選択ゲートトランジスタＳＧＤＴｒがオンしたままであるため、非選択サブブロック内のチャネルはフローティング状態にならず、チャネル電位は非選択ワード線の電圧ＶREAD_RVによってブーストされることなく、電圧ＶDDSAあるいは電圧ＶSSのまま維持される。このため、非選択サブブロック内のメモリセルトランジスタにリバースストレスは印加されない。
【００８８】
２．２．２  第２例に係る弱消去動作
図１５に、第２例に係る弱消去動作の電圧波形を示す。第２例は前記第１例の変形例である。この第２例では、選択ワード線に隣接する少なくとも一方の非選択ワード線の電圧を、電圧ＶREAD_RVと異なった電圧ＶREAD_RVaに設定する例である。例えば、電圧ＶREAD_RVaは、電圧ＶREAD_RVより少し低い電圧に設定される。その他の電圧波形は、図１４に示した第１例と同様であるため説明を省略する。
【００８９】
２．３  本実施形態に係る効果
前述した本実施形態では、非選択サブブロック内のメモリセルトランジスタのチャネル電位を略電圧ＶSSに維持できるため、非選択サブブロック内のメモリセルトランジスタにリバースストレスが印加されない。あるいは、印加されるリバースストレスを低減することができる。
【００９０】
また、図１５に示した第２例では、弱消去動作におけるリバースストレス印加時に選択ワード線とそれに隣接する非選択ワード線との間の電位差を調整して最適化することができる。リバースストレスは、メモリセルトランジスタのゲートとチャネルの間に、プログラムパルスとは逆方向の弱い消去ストレスを印加することが狙いである。しかし、比較的高い電圧ＶREAD_RVが必要になってくると、ワード線間の電位差が大きくなり、一時的にメモリセルトランジスタのチャネル領域間に大きな電位差が生じてバンド間トンネリングが生じ、不必要なキャリアの注入現象が生じる可能性がある。そこで、選択ワード線に隣接する非選択ワード線電圧を調整可能な電圧ＶREAD_RVａ（ＶREAD_RVa＜ＶREAD_RV）とすることにより、隣接メモリセル間に局所的に大きな電位差が印加されないようにしつつ、選択メモリセルトランジスタにリバースストレスを印加できる。
【００９１】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２実施形態と異なる方法で、非選択サブブロックを制御するものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
【００９２】
３．１  本実施形態に係る弱消去動作の概要
図１６に、第３実施形態の書き込み動作時における非選択サブブロック内のワード線及びチャネル電位の時間変化を示す。
【００９３】
弱消去動作において非選択サブブロック内の選択ゲートトランジスタＳＧＤＴｒをオフ状態にした場合、あるいは弱消去動作の初期に選択ゲートトランジスタＳＧＤＴｒをオン状態にし、その後オフ状態にした場合、非選択サブブロック内のメモリセルトランジスタのチャネル電位Ｖchはブーストされて、図１６に示すようにそれぞれ上昇する。第３実施形態では、これらチャネル電位Ｖchの上昇が大きくならないように制御することで、選択メモリセルトランジスタに印加されるような強いリバースストレスは印加されず、非選択サブブロック内のメモリセルトランジスタには弱いリバースストレスが印加される。
【００９４】
３．２  本実施形態に係る弱消去動作の具体例  
３．２．１  第１例に係る弱消去動作  
図１７に、第１例に係る弱消去動作の電圧波形を示す。ここでは、前記第２実施形態と同様に、弱消去動作を説明し、プログラム動作及び書き込みベリファイ動作は前記第１実施形態と同様であるため、説明を省略する。
【００９５】
図１７に示す弱消去動作は、リバースストレスを印加する直前と、印加した直後に、非選択サブブロック内の選択ゲートトランジスタＳＧＤＴｒをオン状態にする例である。
【００９６】
時刻ｔ７−ｔ１６に示すように、弱消去動作では以下のように動作する。
【００９７】
時刻ｔ７から時刻ｔ９間において、ロウデコーダ２は、ドレイン側選択ゲートトランジスタＳＧＤＴｒのゲートに電圧ＶSGを転送し、時刻ｔ１０から時刻ｔ１４間において、選択ゲートトランジスタＳＧＤＴｒのゲートに電圧ＶSSを転送する。さらに、ロウデコーダ２は、ソース側選択ゲートトランジスタＳＧＳＴｒのゲートに電圧ＶSSを転送する。
【００９８】
ここで、時刻ｔ７から時刻ｔ９間においてビット線の電圧が電圧ＶDDSAである場合、ゲートに印加された電圧ＶSGにより選択ゲートトランジスタＳＧＤＴｒがオンしている。ここで、時刻ｔ８になると、ロウデコーダ２は、ワード線に電圧Ｖmidを転送する。この時、もしドレイン側選択ゲートトランジスタのゲートに印加された電圧ＶSGが、ビット線に印加された電圧ＶDDSAを導通させない電圧であった場合には、チャネル電位は電圧Ｖmidが印加されるワード線とのカップリングで上昇してしまうが、選択ゲートトランジスタが導通状態を保つような電圧が設定されているため、チャネル電位が上昇することはない。
【００９９】
その後、時刻ｔ１０以降で、ロウデコーダ２は、選択ゲートトランジスタＳＧＤＴｒのゲートに電圧ＶSSを転送する。これにより、選択ゲートトランジスタＳＧＤＴｒはオフ状態となる。このため、非選択サブブロック内のチャネルは、ここでフローティング状態となり、ワード線に印加される電圧ＶREAD_RVと電圧Ｖmidとの電位差の分だけ、チャネル電位は上昇し、電圧Ｖch2となる。したがって、チャネル電圧Ｖch2は、時刻ｔ７〜ｔ９の期間の“初期電圧（ＶDDSAまたは０Ｖ）＋カップリング比×（ＶREAD_RV−Ｖmid）”という関係式で表される。つまり、電圧Ｖmidを高く設定すれば、電位Ｖch2を低く設定できる。このチャネル電位は、リバースストレスを印加する時のチャネル電位Ｖch1より低く設定できるため、非選択サブブロック内のメモリセルに対してリバースストレスが印加されないように制御できる。
【０１００】
一方、時刻ｔ７から時刻ｔ９間において、センスアンプ３ａがビット線に電圧ＶSSを印加している場合、選択ゲートトランジスタＳＧＤＴｒがオンしているため、非選択サブブロック内のチャネルはビット線の電圧ＶSSとなる。その後、時刻ｔ１０以降で選択ゲートトランジスタＳＧＤＴｒのゲート電圧が電圧ＶSSになると、選択ゲートトランジスタＳＧＤＴｒはオフ状態となる。このため、非選択サブブロック内のチャネルはフローティング状態となり、チャネル電位は、ワード線に印加される電圧ＶREAD_RVと電圧Ｖmidとの電位差によってブーストされ、ビット線電圧が電圧ＶDDSAの場合よりも低いチャネル電位Ｖch2まで上昇する。したがって、この場合は、ビット線に電圧ＶDDSAが印加される場合よりも、更に弱いリバースストレスとなる。
【０１０１】
３．２．２  第２例に係る弱消去動作
図１８に、第２例に係る弱消去動作の電圧波形を示す。この第２例では、弱消去動作の期間中、非選択サブブロック内の選択ゲートトランジスタＳＧＤＴｒをオフ状態にする例である。以下に説明する動作を除き、第２実施形態と同様であるため、記載を省略する。
【０１０２】
時刻ｔ７−ｔ１６に示すように、弱消去動作では以下のように動作する。
【０１０３】
時刻ｔ７から時刻ｔ１６間において、ロウデコーダ２は、ドレイン側選択ゲートトランジスタＳＧＤＴｒとソース側選択ゲートトランジスタＳＧＳＴｒとのゲートに電圧ＶSSを転送する。これにより、選択ゲートトランジスタＳＧＤＴｒ、ＳＧＳＴｒは共にオフ状態となる。
【０１０４】
ここで、前述したように、リバースストレスを印加する動作期間、選択ゲートトランジスタＳＧＤＴｒがオフ状態となっている。さらに、ロウデコーダ２は、選択ワード線に電圧ＶRVを、非選択ワード線に電圧ＶREAD_RVをそれぞれ転送する。これにより、非選択サブブロック内のチャネルはフローティング状態となり、チャネル電位は非選択ワード線の電圧ＶREAD_RVによってブーストされ、電圧Ｖch_usrpまで上昇する。これにより、選択ワード線の電圧が電圧ＶRV（０Ｖ）であり、チャネル電位が、リバースストレスが印加される電圧Ｖch1より低い電圧Ｖch_usrpとなる。この結果、非選択サブブロック内のメモリセルトランジスタに印加されるリバースストレスは低減されたものとなる。
【０１０５】
３．３  本実施形態に係る効果
前述した本実施形態では、弱消去動作において、非選択サブブロック内の選択ゲートトランジスタへの制御信号及びワード線に印加する電圧を調整することにより、非選択サブブロックのメモリセルトランジスタに印加されるリバースストレスを低減することができる。
【０１０６】
図１７に示した第１例では、ワード線を２段階で立ちあげる制御波形を採用し、途中の電圧Ｖmidがワード線ＷＬに印加されるまでの期間、非選択サブブロック内の選択ゲートトランジスタＳＧＤＴｒはオン状態になっている。このため、非選択サブブロック内のチャネル電位はビット線の電圧と同じ電圧に維持される。その後、選択ゲートトランジスタＳＧＤＴｒがオフ状態になってから、チャネル電位は減少したワード線の振幅によるカップリングでブーストされている。この制御方法により非選択サブブロック内のチャネル電位は、電圧Ｖmidを調整することにより、メモリセルトランジスタに余剰な電圧ストレスを印加しないように調整することができる。これにより、非選択サブブロック内のメモリセルに強いリバースストレスが印加されるといった不具合を低減できる。
【０１０７】
図１８に示した第２例では、ワード線に電圧ＶREAD_RVあるいはＶRVを印加する期間中、非選択サブブロック内の選択ゲートトランジスタＳＧＤＴｒをオフ状態にする。このため、非選択サブブロック内のチャネルは電気的にフローティング状態となり、チャネル電位はブーストされ、電圧Ｖch_usrpまで上昇する。
【０１０８】
選択サブブロックにおけるリバースストレスのためのチャネル電位Ｖch1と、この場合の非選択サブブロックのチャネル電位Ｖch_usrpとの差は、時刻ｔ７〜ｔ８の初期充電電位の差である。前述したとおり初期充電電位は、メモリセルトランジスタの閾値、電圧ＶSGDの電圧レベル、又は選択ゲートトランジスタＳＧＤＴｒの閾値によって変わるが、選択サブブロックでは、“ＶSGD−Ｖt_SGD”による充電の寄与により、Ｖch1＞Ｖch_usrpの関係にある。このため、この状態であっても、非選択サブブロックのメモリセルトランジスタに対して強いリバースストレスを印加しないようにすることができる。
【０１０９】
４．変形例等  
前記実施形態に係る半導体記憶装置によれば、第１、第２メモリセルＭＴｒと、第１、第２メモリセルのゲートに接続された第１ワード線ＷＬと、第１メモリセルの一端に電気的に接続された第１ビット線ＢＬと、第２メモリセルの一端に電気的に接続された第２ビット線ＢＬとを備える。書き込み動作は複数のループ（書き込みサイクル）を含み、前記ループは書き込み電圧を印加するプログラム動作（第１動作）、書き込み電圧より低い第１電圧を印加する弱消去動作（第２動作）、及びベリファイ電圧を印加するプログラムベリファイ動作（第３動作）を含む。第１メモリセルの閾値電圧が第１閾値より小さく、第２メモリセルの閾値電圧が第１閾値以上であるとき、弱消去動作では、第１ビット線に第１のビット線電圧が印加され、第１のビット線電圧より小さい第二のビット線電圧が第２ビット線に印加される。
【０１１０】
また、前記実施形態は、１ビットのデータを記憶可能なメモリセルに適用する場合を例に挙げ説明したが、ｎビット（ｎは２以上の自然数）のデータを記憶可能なメモリセルにも適用することができる。
【０１１１】
また、前記実施形態では、半導体記憶装置として３次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、３次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列されたＮＡＮＤ型フラッシュメモリ等にも適用できる。さらに、前記実施形態は、ＮＡＮＤ型フラッシュメモリに限らず、その他の記憶装置全般に適用できる。
【０１１２】
また、各実施形態はそれぞれが単独で実施されても良いが、組み合わせ可能な複数の実施形態が組み合わされて実施されても良い。例えば、第２、第３実施形態は、第１実施形態で説明した第１乃至第３例のいずれにも適用可能である。
【０１１３】
また、前記実施形態における弱消去動作の別の制御方法として、プログラムベリファイ動作をパスしないメモリセルトランジスタだけでなく、プログラムベリファイ動作をパスしたメモリセルトランジスタに対しても一様に弱消去動作を行う方法もある。この場合、プログラムベリファイ動作をパスしたか否かに係わらず、すべてのビット線ＢＬに正電圧を印加する。これにより、ドレイン側選択トランジスタがオフ状態となり、メモリセルトランジスタのチャネルがフローティング状態となって、そのチャネル電位は非選択ワード線の電圧ＶREAD_RVによってブーストされ、電圧Ｖchまで上昇する。この結果、選択ワード線の電圧が０Ｖであり、メモリセルトランジスタのチャネル電位が電圧Ｖchであるため、プログラムベリファイ動作をパスしたメモリセルトランジスタ及びパスしないメモリセルトランジスタに一様にリバースストレスを与えることができる。
【０１１４】
なお、本発明に関する各実施形態において、
（１）読み出し動作では、２ビットのデータを記憶可能なメモリセルに適用した場合、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしても良い。
【０１１５】
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしても良い。
【０１１６】
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしても良い。
【０１１７】
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしても良い。
（２）書き込み動作は、上述したとおりプログラム動作、弱消去動作及びベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としても良い。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
【０１１８】
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１１９】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としても良い。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
【０１２０】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしても良い。
（３）消去動作（弱消去動作を除く）では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であっても良い。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしても良い。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１２１】
また、メモリセル間にはエアギャップを形成することができる。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１２３】
１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、３ａ…センスアンプ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、１０…半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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