(57)【要約】【課題】Ｄ／Ａコンバータの誤差の補正精度を向上させる。【解決手段】Ｄ／Ａコンバータ１は、Ｄ／Ａ変換部２０と、デジタル信号を取得する取得部１０１と、取得部１０１が取得したデジタル信号を、当該デジタル信号の周期以下の周期を有する、Ｄ／Ａ変換部２０における変換誤差に基づく値の補正デジタル信号に変換する信号変換部１０２と、を備え、Ｄ／Ａ変換部２０は、補正デジタル信号をアナログ信号に変換する。【選択図】図１
2016063388.tif 000002
【特許請求の範囲】
【請求項１】
デジタル／アナログ変換手段と、
デジタル信号を取得する取得手段と、
前記取得手段が取得したデジタル信号を、前記デジタル信号の周期以下の周期を有する、前記デジタル／アナログ変換手段における変換誤差に基づく値の補正デジタル信号に変換する変換手段と、
を備え、
前記デジタル／アナログ変換手段は、前記補正デジタル信号をアナログ信号に変換することを特徴とするデジタル／アナログ変換装置。
【請求項２】
前記デジタル信号の周期は、前記補正デジタル信号の周期の整数倍であることを特徴とする、
請求項１に記載のデジタル／アナログ変換装置。
【請求項３】
前記デジタル／アナログ変換手段が出力するアナログ信号のうち、前記補正デジタル信号の周期の逆数に対応する周波数の２分の１の周波数以下の周波数を通過させる平滑化手段をさらに有することを特徴とする、
請求項２に記載のデジタル／アナログ変換装置。
【請求項４】
前記変換手段は、前記デジタル信号の値と、前記変換誤差に対応する前記補正デジタル信号の値とを関連付けて記憶する記憶手段を有することを特徴とする、
請求項１から３のいずれか１項に記載のデジタル／アナログ変換装置。
【請求項５】
前記変換手段は、
前記デジタル信号の値と前記変換誤差の値とを関連付けて記憶する記憶手段と、
前記記憶手段から、当該記憶手段に入力された信号の値に応じて出力される前記変換誤差の値に基づく信号を前記デジタル信号に加算し、加算した結果を前記デジタル／アナログ変換手段及び前記記憶手段に入力する加算手段と、
を有することを特徴とする、
請求項１から３のいずれか１項に記載のデジタル／アナログ変換装置。
【請求項６】
前記デジタル／アナログ変換手段の前記変換誤差を検出する誤差検出手段をさらに備えることを特徴とする、
請求項１から５のいずれか１項に記載のデジタル／アナログ変換装置。
【請求項７】
デジタル／アナログ変換手段における変換誤差を補正するための補正回路であって、
デジタル信号を取得する取得手段と、
前記取得手段が取得したデジタル信号を、前記デジタル信号の周期以下の周期を有する、前記デジタル／アナログ変換手段における変換誤差に基づく値の補正デジタル信号に変換する変換手段と、
を備えることを特徴とする補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するデジタル／アナログ変換装置、及びデジタル／アナログ変換装置における変換誤差を補正する補正回路に関する。
【背景技術】
【０００２】
デジタル／アナログ変換器（以下、Ｄ／Ａコンバータ）においては、デジタル信号をアナログ信号に変換する際に誤差が発生することが知られている。特許文献１には、Ｄ／Ａコンバータのラダー回路（Ｒ−２Ｒラダー抵抗網）を構成する抵抗の特性のばらつきの影響により、入力されたデジタル信号に対して、設計値通りのアナログ信号が出力されないという問題が指摘されている。特許文献１では、誤差を補正するための補正信号を生成し、Ｄ／Ａコンバータに入力されるデジタル信号を構成する複数のビットの一部として、補正信号をＤ／Ａコンバータに入力することにより、Ｄ／Ａコンバータが出力するアナログ信号の値を補正する回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５１４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の回路においては、ｎビット（ｎは２以上の整数）のデジタル信号をアナログ信号に変換する際の誤差を低減するために、（ｎ＋ｍ）ビットのＤ／Ａコンバータを構成し、ｍビット（ｍは正の整数）の補正信号をＤ／Ａコンバータに入力する必要があった。ｍビットの補正信号もＤ／Ａコンバータでアナログ信号に変換されるので、補正信号をアナログ信号に変換する回路に誤差があると、誤差を補正しきれないという問題があった。
【０００５】
さらに、補正信号をＤ／Ａコンバータの下位ビットに配置した場合、上位ビットの大きな誤差を補正することができず、補正信号をＤ／Ａコンバータの上位ビットに配置した場合、下位ビットの小さな誤差を補正することができないという問題もあった。
【０００６】
そこで、本発明はこれらの点に鑑みてなされたものであり、Ｄ／Ａコンバータにおける変換誤差の補正精度を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様においては、デジタル／アナログ変換手段と、デジタル信号を取得する取得手段と、前記取得手段が取得したデジタル信号を、前記デジタル信号の周期以下の周期を有する、前記デジタル／アナログ変換手段における変換誤差に基づく値の補正デジタル信号に変換する変換手段と、を備え、前記デジタル／アナログ変換手段は、前記補正デジタル信号をアナログ信号に変換することを特徴とするデジタル／アナログ変換装置を提供する。前記デジタル信号の周期は、例えば、前記補正デジタル信号の周期の整数倍である。
【０００８】
上記のデジタル／アナログ変換装置は、前記デジタル／アナログ変換手段が出力するアナログ信号のうち、前記補正デジタル信号の周期の逆数に対応する周波数の２分の１の周波数以下の周波数を通過させる平滑化手段をさらに有してもよい。
【０００９】
上記の変換手段は、前記デジタル信号の値と、前記変換誤差に対応する前記補正デジタル信号の値とを関連付けて記憶する記憶手段を有してもよい。
【００１０】
また、上記の変換手段は、前記デジタル信号の値と前記変換誤差の値とを関連付けて記憶する記憶手段と、前記記憶手段から、当該記憶手段に入力された信号の値に応じて出力される前記変換誤差の値に基づく信号を前記デジタル信号に加算し、加算した結果を前記デジタル／アナログ変換手段及び前記記憶手段に入力する加算手段と、を有してもよい。
【００１１】
また、上記のデジタル／アナログ変換装置は、前記デジタル／アナログ変換手段の前記変換誤差を検出する誤差検出手段をさらに備えてもよい。
【００１２】
本発明の第２の態様においては、デジタル／アナログ変換手段における変換誤差を補正するための補正回路であって、デジタル信号を取得する取得手段と、前記取得手段が取得したデジタル信号を、前記デジタル信号の周期以下の周期を有する、前記デジタル／アナログ変換手段における変換誤差に基づく値の補正デジタル信号に変換する変換手段と、を備えることを特徴とする補正回路を提供する。
【発明の効果】
【００１３】
本発明によれば、Ｄ／Ａコンバータにおける変換誤差の補正精度を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るＤ／Ａコンバータ１の構成を示す。
【図２】記憶部１０３に格納されているテーブルの一例である。
【図３】デジタル信号の値、補正デジタル信号の値、アナログ信号の電圧の関係を示す。
【図４】補正しない場合のアナログ信号の電圧波形と補正した場合のアナログ信号の電圧波形を示す。
【図５】Ｄ／Ａ変換部２０からの出力波形及びフィルタ部３０からの出力波形（実施例）を示す。
【図６】Ｄ／Ａ変換部２０からの出力波形及びフィルタ部３０からの出力波形（比較例）を示す。
【図７】第２の実施形態に係るＤ／Ａコンバータ２の構成を示す。
【図８】記憶部１１３に格納されているテーブルの一例である。
【図９】演算部１１４の構成を示す図である。
【図１０】第３の実施形態に係るＤ／Ａコンバータ３の構成を示す。
【発明を実施するための形態】
【００１５】
＜第１の実施形態＞
図１は、第１の実施形態に係るＤ／Ａコンバータ１の構成を示す図である。Ｄ／Ａコンバータ１は、補正部１０と、Ｄ／Ａ変換部２０と、フィルタ部３０とを備える。補正部１０は、Ｄ／Ａ変換部２０における変換誤差を補正する回路を有している。
【００１６】
補正部１０は、例えばデジタル信号処理用プロセッサ（ＤＳＰ）により構成されている。補正部１０は、Ｄ／Ａコンバータ１に入力されるデジタル信号を、デジタル信号の周期以下の周期を有する補正デジタル信号に変換することにより、デジタル信号を補正する。補正デジタル信号は、デジタル信号の周期以下の周期で複数の値に変化する。補正デジタル信号の値は、Ｄ／Ａ変換部２０における変換誤差に基づいて定められた値である。補正部１０の構成と動作の詳細については後述する。
【００１７】
Ｄ／Ａ変換部２０は、例えばＲ−２Ｒラダー抵抗網により構成されるラダー型のＤ／Ａ変換回路である。Ｄ／Ａ変換部２０は、論理値に対応する離散的な電圧となるデジタル信号を、デジタル信号が取り得る電圧よりも多くの値の電圧となるアナログ信号に変換する。例えば、Ｄ／Ａ変換部２０は、所定のタイミングで０Ｖ又は５Ｖのいずれかに変化する８ビット幅のデジタル信号を、０Ｖから５Ｖまでの間のそれぞれ異なる２５６種類の電圧のうちのいずれかの電圧に変化するアナログ信号に変換する。
【００１８】
フィルタ部３０は、Ｄ／Ａ変換部２０から出力されるアナログ信号に含まれる高周波成分を除去する低域通過フィルタである。フィルタ部３０は、Ｄ／Ａ変換部２０が出力するアナログ信号のうち、補正デジタル信号の周期の逆数に対応する周波数に基づいて定められる周波数以下の周波数を通過させる。具体的には、フィルタ部３０は、補正デジタル信号の周期の逆数に対応する周波数に、デジタル信号の周期に対する補正デジタル信号の周期の比を乗算することにより得られる周波数の２分の１以下の周波数を通過させる。例えば、フィルタ部３０は、デジタル信号の周期が補正デジタル信号の周期の２倍以上である場合、補正デジタル信号の周期の逆数に対応する周波数の４分の１の周波数以下の周波数を通過させる。フィルタ部３０は、デジタル信号の周期が補正デジタル信号の周期と等しい場合、補正デジタル信号の周期の逆数に対応する周波数の２分の１の周波数以下の周波数を通過させる。
【００１９】
フィルタ部３０がこのような特性を有することで、フィルタ部３０は、Ｄ／Ａ変換部２０から出力されるアナログ信号に含まれる、補正デジタル信号に含まれていた高周波成分を除去し、Ｄ／Ａコンバータ１に入力されたデジタル信号の生成源である低周波帯域のアナログ信号を通過させることができる。Ｄ／Ａコンバータ１がこのようなフィルタ部３０を有することにより、Ｄ／Ａ変換部２０から出力されるアナログ信号は、補正部１０においてデジタル信号が補正デジタル信号に変換されたことに伴う高周波成分が除去されて平滑化され、フィルタ部３０からは、Ｄ／Ａ変換部２０における変換誤差が除去されたアナログ信号が出力される。
【００２０】
以下、補正部１０の構成と動作を詳細に説明する。
補正部１０は、取得部１０１と、信号変換部１０２と、記憶部１０３とを有する。取得部１０１は、外部から入力されるデジタル信号を取得する。デジタル信号は、ｎビット（ｎは１以上の整数）から構成される信号であり、２ｎの階調を有する。ｎ＝８の場合、デジタル信号の値は、０以上２５５以下のいずれかの整数値となる。
【００２１】
デジタル信号は、例えば音声信号を所定のサンプリング周波数ｆでサンプリングすることにより生成された信号である。この場合のデジタル信号の周期Ｔは、Ｔ＝１／ｆである。なお、デジタル信号は、周期Ｔごとに値が変化し得る信号である。なお、取得部１０１は、音声信号をサンプリング周波数ｆでサンプリングして生成された周期Ｔのデジタル信号を、サンプリング周波数ｆよりも高い周波数でオーバーサンプリングすることにより得られたデジタル信号を取得してもよい。このように、音声信号をサンプリングして得られたデジタル信号をオーバーサンプリングすることにより生成された複数のデジタル信号は、本明細書において、周期Ｔのデジタル信号として扱われるものとする。
【００２２】
信号変換部１０２は、取得部１０１が取得したデジタル信号を、デジタル信号の周期Ｔ以下の周期を有する補正デジタル信号に変換する。具体的には、信号変換部１０２は、Ｄ／Ａ変換部２０の変換誤差に基づいて、デジタル信号の値に対応する所定値を有する複数の補正デジタル信号を生成する。信号変換部１０２は、例えば、記憶部１０３に記憶されている、デジタル信号の値と、Ｄ／Ａ変換部２０における変換誤差に対応する複数の補正デジタル信号の値とを関連付けたテーブルを参照することにより、１個のデジタル信号に対して、複数の補正デジタル信号を生成する。
【００２３】
信号変換部１０２は、例えば、周期Ｔのｎビットのデジタル信号を、周期Ｔ／ｍ（ｍは整数）のｎビットのｍ個の補正デジタル信号に変換する。デジタル信号の周期Ｔは、補正デジタル信号のｍ倍である。補正デジタル信号をフーリエ変換することにより得られる周波数スペクトルにおけるメインローブの周波数は、デジタル信号をフーリエ変換することにより得られる周波数スペクトルにおけるメインローブの周波数のｍ倍である。
【００２４】
図２は、フラッシュメモリ等の不揮発性メモリにより構成される記憶部１０３に格納されているテーブルの一例である。図２に示すテーブルにおいては、１個のデジタル信号値に対して、４個の補正デジタル信号値が関連付けられている。記憶部１０３は、例えば、入力されたデジタル信号の値に応じた値の４つの補正デジタル信号を、読出し信号が入力されるたびに順次出力する。信号変換部１０２は、デジタル信号の値を記憶部１０３に書き込むとともに、周期Ｔ／ｍごとに読出し信号を記憶部１０３に入力することにより、１個のデジタル信号の周期において、当該デジタル信号の値と同一又は異なる値を有する４つの補正デジタル信号を生成する。なお、記憶部１０３に格納されている補正デジタル信号は、例えば、Ｄ／Ａ変換部２０の変換誤差を予め測定し、複数の補正デジタル信号の平均値が、デジタル信号の値から変換誤差を減算した値になるように値を調整することにより得たものである。
【００２５】
図３は、デジタル信号の値、補正デジタル信号の値、アナログ信号の電圧の関係を示す図である。図３における横軸は時間を示しており、ｔ１、ｔ２、ｔ３、・・・、ｔ８は、取得部１０１がデジタル信号を取得するタイミングに対応している。例えば、ｔ２−ｔ１の時間が、デジタル信号の周期Ｔに相当する。図３の縦軸は、デジタル信号の値、補正デジタル信号の値、アナログ信号の電圧を示している。なお、図３（ａ）及び図３（ｂ）は、デジタル信号及び補正デジタル信号の波形を示しているのではなく、ｎビットから構成されるデジタル信号及び補正デジタル信号の値が変化する様子を示している。
【００２６】
図３（ａ）は、取得部１０１が取得するデジタル信号の値が変化する様子を示しており、周期Ｔごとに値が変化していることがわかる。図３（ｂ）は、信号変換部１０２が生成した補正デジタル信号の値が変化する様子を示している。補正デジタル信号の値は、周期Ｔの間に、最大で４つの値を取ることができる。すなわち、図３（ｂ）に示した補正デジタル信号の周期はＴ／４である。信号変換部１０２は、記憶部１０３を参照することにより、デジタル信号の周期Ｔに相当する時間間隔で、図３（ａ）に示したデジタル信号を、図３（ｂ）に示した補正デジタル信号に変換する。
【００２７】
図３（ｃ）における破線は、Ｄ／Ａ変換部２０が出力するアナログ信号の波形であり、図３（ｂ）に示した補正デジタル信号に対応している。図３（ｃ）における実線は、破線で示した補正デジタル信号に基づいて生成されたアナログ信号の波形を示している。当該アナログ信号は、補正デジタル信号が入力されたＤ／Ａ変換部２０が出力したアナログ信号がフィルタ部３０を通過した後に得られた信号である。
【００２８】
フィルタ部３０は、Ｄ／Ａ変換部２０が出力するアナログ信号に含まれる周波数成分のうち、デジタル信号の周期に基づいて定められるカットオフ周波数より低い周波数成分を通過させ、カットオフ周波数以上の周波数成分の通過を阻止する。フィルタ部３０のカットオフ周波数は、デジタル信号の周期の逆数に対応する周波数の２分の１の周波数以下である。例えば、デジタル信号のサンプリング周波数が、デジタル信号の生成源である音声信号の周波数帯域の上限周波数の２倍以上の周波数に定められている場合、フィルタ部３０のカットオフ周波数は、デジタル信号の生成源である音声信号の周波数帯域の信号は通過させることができ、他の信号の通過を阻止する。
【００２９】
このようにすることで、Ｄ／Ａ変換部２０が出力した時点では、図３（ｃ）の破線に示す波形のように周期Ｔ／４ごとに変化していたアナログ信号の値が平滑化される。その際、平滑化後のアナログ信号の値は、デジタル信号をそのままＤ／Ａ変換部２０で変換したアナログ信号を平滑化した場合の値に対して、変換誤差に相当する量だけ補正された値になっている。
【００３０】
図４は、Ｄ／Ａ変換部２０の変換誤差を補正しない場合のアナログ信号の電圧波形と補正した場合のアナログ信号の電圧波形を示す図である。図４（ａ）における破線は、デジタル信号が補正されることなくＤ／Ａ変換部２０に入力された場合に、Ｄ／Ａ変換部２０が出力するアナログ信号の電圧波形である。図４（ａ）における実線は、Ｄ／Ａ変換部２０が出力するアナログ信号をフィルタ部３０で平滑化した後の信号の電圧波形である。
【００３１】
図４（ｂ）における破線は、補正デジタル信号がＤ／Ａ変換部２０に入力された場合に、Ｄ／Ａ変換部２０が出力するアナログ信号の電圧波形である。図４（ｂ）における実線は、Ｄ／Ａ変換部２０が出力するアナログ信号をフィルタ部３０で平滑化した後の信号の電圧波形である。図４（ｃ）は、図４（ａ）に示したアナログ信号の電圧波形と図４（ｂ）に示したアナログ信号の電圧波形とを重ね合わせて表示した図である。
【００３２】
図４（ｃ）における破線は、図４（ａ）に示した補正前のアナログ信号の電圧波形を示しており、実線は、図４（ｂ）に示した補正後のアナログ信号の電圧波形を示している。図４（ｃ）によれば、Ｄ／Ａ変換部２０の変換誤差を補正する場合の電圧波形と、変換誤差を補正した場合の電圧波形との間に差が生じていることがわかる。変換誤差を補正する必要があるデジタル信号値に対しては、デジタル信号の１周期に含まれる複数の補正デジタル信号の値の平均値が、デジタル信号値と異なる。したがって、Ｄ／Ａコンバータ１は、Ｄ／Ａ変換部２０が出力するアナログ信号をフィルタ部３０により平滑化することにより、変換誤差に相当する大きさだけアナログ信号を補正することができる。
【００３３】
なお、上記の説明においては、信号変換部１０２がｎビット幅のデジタル信号をｎビット幅の補正デジタル信号に変換する例について説明したが、信号変換部１０２は、補正デジタル信号をｎビット以外の任意のビット幅にすることができる。信号変換部１０２は、補正デジタル信号のビット幅をｎビットより大きくすることが好ましい。例えば、信号変換部１０２は、補正デジタル信号のビット幅を（ｎ＋１）ビットにする。このようにすることで、信号変換部１０２は、デジタル信号が最大値（例えば「１１１１１１１１」）である場合にＤ／Ａ変換部２０が出力するアナログ信号の値を、「１１１１１１１１」に対応する値よりも大きな値になるように補正することができる。
【００３４】
＜実施例＞
図５は、本実施形態を実施した場合のＤ／Ａ変換部２０からの出力信号の電圧波形（以下、出力波形）及びフィルタ部３０からの出力波形を示す図である。上段は、フィルタ部３０からの出力波形であり、下段は、Ｄ／Ａ変換部２０からの出力波形である。これらの出力波形はオシロスコープにより観測されたものである。Ｄ／Ａ変換部２０からの出力波形は、ピーク間電圧が約１．７Ｖ、周波数１．０ｋＨｚの正弦波に、補正デジタル信号に対応する高周波信号が重畳されている。本実施例におけるデジタル信号の周期は、約２０．８μ秒（サンプリング周波数４８ＫＨｚ）であり、補正デジタル信号の周期は、約２．６μ秒（周波数３８４ＫＨｚ）である。
【００３５】
本実施例におけるフィルタ部３０は増幅回路を有しているので、フィルタ部３０からの出力波形は、ピーク間電圧が約６Ｖとなっている。フィルタ部３０からの出力波形には、Ｄ／Ａ変換部２０からの出力波形に含まれていた補正デジタル信号に対応する波形がなく、滑らかな波形になっていることがわかる。
【００３６】
＜比較例＞
図６は、補正デジタル信号を用いない場合における、Ｄ／Ａ変換部２０からの出力波形及びフィルタ部３０からの出力波形を示す図である。Ｄ／Ａ変換部２０からの出力波形及びフィルタ部３０からの出力波形の電圧及び周波数は、図５に示した波形と同様である。
【００３７】
図６に示すＤ／Ａ変換部２０からの出力波形には、補正デジタル信号に対応する高周波信号が重畳されていない。図６に示すフィルタ部３０からの出力波形を図５に示すフィルタ部３０からの出力波形と比較すると、図６においては、図５には見られなかった歪みが観測される。このように、本実施例により、補正デジタル信号を重畳した上で、フィルタ部３０で高周波成分を除去することにより、Ｄ／Ａ変換部２０における変換誤差を補正できることを確認できた。
【００３８】
［第１の実施形態における効果］
以上のとおり、第１の実施形態に係るＤ／Ａコンバータ１は、入力されるデジタル信号を、デジタル信号の周期以下の周期を有する、Ｄ／Ａ変換部２０における変換誤差に基づく値の補正デジタル信号に変換する。そして、Ｄ／Ａ変換部２０が補正デジタル信号をアナログ信号に変換した後に、フィルタ部３０により、補正デジタル信号により付加された高周波成分を除去する。このようにすることで、Ｄ／Ａコンバータ１は、Ｄ／Ａ変換部２０の変換誤差の補正精度を向上させることができる。
【００３９】
＜第２の実施形態＞
図７は、第２の実施形態に係るＤ／Ａコンバータ２の構成を示す図である。Ｄ／Ａコンバータ２は、図１に示した第１の実施形態に係るＤ／Ａコンバータ１における補正部１０の代わりに補正部１１を有する。補正部１１は、取得部１１１と、スイッチ１１２と、記憶部１１３と、演算部１１４と、加算器１１５とを有する。
【００４０】
取得部１１１は、取得部１０１と同等の機能を有しており、外部からデジタル信号を取得する。
【００４１】
スイッチ１１２は、外部から入力される制御信号に基づいて、取得部１１１が出力したデジタル信号を記憶部１１３に入力させるか、加算器１１５から出力される補正デジタル信号を記憶部１１３に入力させるかを切り替える。具体的には、スイッチ１１２は、デジタル信号の新しい周期になってから補正デジタル信号の１周期分の時間は、図７におけるＡ側に切り替わり、取得部１１１が取得したデジタル信号を記憶部１１３に入力させる。その後、Ｂ側に接続を切り替えて、加算器１１５から出力される補正デジタル信号を記憶部１１３に入力させる。
【００４２】
記憶部１１３は、デジタル信号の値とＤ／Ａ変換部２０における変換誤差の値とを関連付けて記憶している。図８は、記憶部１１３に格納されているテーブルの一例である。記憶部１１３は、スイッチ１１２を介して入力された信号の値に対応する変換誤差の値を出力する。
【００４３】
演算部１１４は、記憶部１１３から出力される変換誤差に対応する信号にデジタル信号処理を施すことにより、入力された信号を積和演算して生成した信号を出力する。演算部１１４は、デジタル信号の周期Ｔ以下の周期Ｔ／ｍ（ｍは整数）のクロックに同期して、演算後の信号を加算器１１５へと出力する。
【００４４】
図９は、演算部１１４の構成を示す図である。演算部１１４は、複数の遅延回路１２１（１２１ａ、１２１ｂ）と、複数の係数乗算回路１２２（１２２ａ、１２２ｂ）と、加算回路１２３とを有する。演算部１１４に入力されたデジタル信号は、遅延回路１２１ａで周期Ｔ／ｍだけ遅延された後に、係数乗算回路１２２ａにおいて係数ａ０が乗算される。また、遅延回路１２１ａで遅延された信号は、遅延回路１２１ｂに入力され、遅延回路１２１ｂにおいてさらに周期Ｔ／ｍだけ遅延された後に、係数乗算回路１２２ｂにおいて係数ａ１が乗算される。加算回路１２３は、係数乗算回路１２２ａにおいて乗算された後のデータと、係数乗算回路１２２ｂにおいて乗算された後のデータとを加算し、出力する。なお、図９における演算部１１４は、２つの遅延回路１２１を有する例を示しているが、演算部１１４は、より多くの遅延回路１２１を有してもよい。
【００４５】
加算器１１５は、記憶部１１３に入力された信号の値に応じて記憶部１１３から出力される変換誤差の値に基づく信号（例えば演算部１１４が、変換誤差の値に基づいて演算して得られた信号）を取得部１１１が取得したデジタル信号に加算することにより、補正デジタル信号を生成する。加算器１１５は、加算した結果としての補正デジタル信号をＤ／Ａ変換部２０及び記憶部１１３に入力する。演算部１１４からは、周期Ｔ／ｍごとに異なる値が出力されるので、加算器１１５からは、第１の実施形態と同様に、周期Ｔ／ｍの補正デジタル信号が出力される。
【００４６】
なお、以上の説明においては、デジタル信号の新しい周期になってから補正デジタル信号の１周期分の時間はスイッチ１１２をＡ側に切り替える場合について説明したが、スイッチ１１２をＢ側に固定してもよい。すなわち、補正部１１がスイッチ１１２を有する例について説明したが、補正部１１がスイッチ１１２を有しなくてもよい。このような構成であっても、加算器１１５から出力される補正デジタル信号が記憶部１１３に入力されることにより、Ｄ／Ａ変換部２０の変換誤差を補正することができる。
【００４７】
［第２の実施形態における効果］
第２の実施形態に係るＤ／Ａコンバータ２は、加算器１１５において、変換誤差に対応する値の信号をデジタル信号に加算することにより、補正デジタル信号を生成する。そして、生成した補正デジタル信号をフィードバックして、次のサイクルで加算器１１５に入力する値を変化させる。このようにすることで、Ｄ／Ａコンバータ２は、デジタル信号の１個の値に対して複数の補正デジタル信号の値を記憶しておく必要がないので、第１の実施形態に係るＤ／Ａコンバータ１における記憶部１０３よりも記憶部１１３の容量を小さくすることができる。
【００４８】
＜第３の実施形態＞
第１の実施形態においては、Ｄ／Ａ変換部２０の変換誤差が既知であり、信号変換部１０２は、当該変換誤差を補正するために、記憶部１０３に記憶されたテーブルに基づいて、デジタル信号を補正デジタル信号に変換した。これに対して、第３の実施形態においては、Ｄ／Ａ変換部２０の変換誤差が既知ではなく、信号変換部１０２が、デジタル信号を、変換誤差に応じて最適な補正デジタル信号に変換する点で第１の実施形態と異なる。
【００４９】
図１０は、第３の実施形態に係るＤ／Ａコンバータ３の構成を示す図である。Ｄ／Ａコンバータ３は、誤差検出部４０をさらに有する点で図１に示した第１の実施形態に係るＤ／Ａコンバータ１と異なり、他の点で同じである。誤差検出部４０は、キャリブレーションモードにおいて、Ｄ／Ａ変換部２０の変換誤差を検出する。具体的には、誤差検出部４０は、キャリブレーション信号がＤ／Ａコンバータ３に入力されている間に検出した変換誤差に基づいて、デジタル信号の値ごとに補正デジタル信号の値を算出し、記憶部１０３に書き込む。誤差検出部４０は、例えば、複数の補正デジタル信号の平均値が、デジタル信号の値から変換誤差を減算した値になる複数の補正デジタル信号の値を算出する。
【００５０】
Ｄ／Ａコンバータ３にｎビットのデジタル信号を入力することができる場合、キャリブレーション信号として、２ｎの値のいずれかの値に順次変化するデジタル信号を用いることができる。誤差検出部４０は、例えば、所定の値のキャリブレーション信号が入力された際に理想的なＤ／Ａコンバータから出力されるアナログ信号の値を保持するメモリを内蔵している。誤差検出部４０は、所定の値のキャリブレーション信号が入力された状態でＤ／Ａ変換部２０が出力するアナログ信号の値を、理想的なＤ／Ａコンバータから出力されるアナログ信号の値と比較することにより、Ｄ／Ａ変換部２０の変換誤差を検出する。なお、キャリブレーションモードにおいて、信号変換部１０２は、デジタル信号を補正デジタル信号に変換することなく、デジタル信号をそのままＤ／Ａ変換部２０へと出力する。
【００５１】
［第３の実施形態における効果］
以上のとおり、第３の実施形態に係るＤ／Ａコンバータ３は、Ｄ／Ａ変換部２０の変換誤差を検出することができる。したがって、Ｄ／Ａコンバータ３は、Ｄ／Ａ変換部２０が有する抵抗の抵抗値が経年変化することによりＤ／Ａ変換部２０の特性が変わった場合にも、Ｄ／Ａ変換部２０の変換誤差に応じた補正デジタル信号を生成することができるので、Ｄ／Ａ変換部２０の変換誤差をさらに高い精度で補正することができる。
【００５２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５３】
例えば、上記の実施形態においては、Ｄ／Ａ変換部２０がＲ−２Ｒラダー抵抗網により構成されるラダー型のＤ／Ａ変換回路であるものとして説明したが、Ｄ／Ａ変換部２０は、任意の回路構成を有していてよい。また、上記の実施形態においては、補正デジタル信号のビット数がデジタル信号のビット数と等しい場合について説明したが、補正デジタル信号のビット数が、デジタル信号のビット数と異なっていてもよい。
【００５４】
また、上記の実施形態においては、補正部１０及び補正部１１が、１個のデジタル信号を複数の補正デジタル信号に変換する場合について説明したが、これに限らない。例えば、補正部１０及び補正部１１は、１個のデジタル信号を、Ｄ／Ａ変換部２０の変換誤差に基づいて、当該デジタル信号の値と異なる値を有する１個の補正デジタル信号に変換してもよい。
【００５５】
また、Ｄ／Ａコンバータ１、２、３に、フィルタ部３０が通過するアナログ信号の周波数帯域に対して、必要以上に高いサンプリング周波数のデジタル信号が入力される場合、取得部１０１に入力されるデジタル信号のサンプリング周波数は、フィルタ部３０が通過するアナログ信号の周波数帯域の約２倍であるとみなされる。すなわち、取得部１０１に入力されるデジタル信号の周期は、フィルタ部３０のカットオフ周波数をｆcとした場合に、１／（２ｆc）である。
【００５６】
例えば、フィルタ部３０のカットオフ周波数が２０ｋＨｚである場合、デジタル信号のサンプリング周波数は４０ｋＨｚで足りるにもかかわらず、サンプリング周波数が２００ｋＨｚのデジタル信号がＤ／Ａコンバータ１、２、３に入力されることが考えられる。この場合、５個のデジタル信号が１個の補正デジタル信号に変換されるので、取得部１０１が取得するデジタル信号のサンプリング周波数は４０ｋＨｚであると考えられ、デジタル信号の周期は、１／（４０ｋＨｚ）＝０．０２５ｍｓである。そして、補正部１０は、当該デジタル信号に基づいて、０．０２５ｍｓ以下の周期の補正デジタル信号を生成する。
【００５７】
また、上記の実施形態においては、それぞれの補正デジタル信号の周期が等しい場合について説明したが、それぞれの補正デジタル信号の周期が異なっていてもよい。信号変換部１０２は、デジタル信号を、変換誤差に応じた値及び周期を有する補正デジタル信号に変換してもよい。
【００５８】
また、上記の実施形態においては、補正部１０がＤ／Ａ変換部２０における変換誤差を補正するものとして説明したが、これに限らない。補正部１０は、Ｄ／Ａ変換部２０における変換誤差にフィルタ部３０における誤差を加えた誤差を変換誤差として、デジタル信号に基づいて補正デジタル信号を生成してもよい。
【符号の説明】
【００５９】
１  Ｄ／Ａコンバータ
２  Ｄ／Ａコンバータ
３  Ｄ／Ａコンバータ
１０  補正部
２０  Ｄ／Ａ変換部
３０  フィルタ部
４０  誤差検出部
１０１  取得部
１０２  信号変換部
１０３  記憶部
１１１  取得部
１１２  スイッチ
１１３  記憶部
１１４  演算部
１１５  加算器
１２１  遅延回路
１２２  係数乗算回路
１２３  加算回路
【図１】
2016063388.tif 000003
【図２】
2016063388.tif 000004
【図３】
2016063388.tif 000005
【図４】
2016063388.tif 000006
【図７】
2016063388.tif 000007
【図８】
2016063388.tif 000008
【図９】
2016063388.tif 000009
【図１０】
2016063388.tif 000010
【図５】
2016063388.tif 000011
【図６】
2016063388.tif 000012