(57)【要約】【課題】外部クロックモードと内部クロックモードを有する表示駆動装置において、それぞれのモードに対応する２組のパラメータを格納するレジスタ群を備える場合よりも、レジスタの数を削減する。【解決手段】内部クロック生成回路と、内部クロック調整回路と、タイミングパラメータを保持するタイミング設定レジスタと、タイミングパラメータ調整回路と、外部クロックに対する内部クロックの分周比が設定される分周比設定レジスタと、表示タイミング制御回路とを備える表示駆動装置であって、以下のように構成される。内部クロック調整回路は、外部クロックを分周比設定レジスタに設定される分周比で分周したときの周波数と内部クロックの周波数とを一致させるように、内部クロックの周波数を調整する。タイミングパラメータ調整回路は、動作モード情報と分周比とに基づいてタイミングパラメータを調整し、表示タイミング制御回路に供給する。【選択図】図５
2016024346.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される信号に基づいて外部クロックを生成する外部クロック生成回路と、内部クロックを生成するための内部クロック生成回路と、内部クロック調整回路と、タイミングパラメータを保持するためのタイミング設定レジスタと、タイミングパラメータ調整回路と、前記外部クロックに対する前記内部クロックの周波数の分周比が設定されるための分周比設定レジスタと、表示タイミング制御回路とを備える表示駆動装置であって、
前記表示駆動装置は、前記表示タイミング制御回路に前記外部クロックに基づいて外付けされる表示パネルを表示駆動するための制御信号を生成して出力させる外部クロックモードと、前記表示タイミング制御回路に前記内部クロックに基づいて前記制御信号を生成して出力させる内部クロックモードとを有し、
前記内部クロックモードに先立って、前記内部クロック調整回路は、前記外部クロックを前記分周比で分周したときの周波数と前記内部クロックの周波数とを一致させるように、前記内部クロック生成回路の発振周波数を調整する周波数調整を行い、
前記タイミングパラメータ調整回路は、前記タイミング設定レジスタに保持される前記タイミングパラメータに対して、前記外部クロックと前記内部クロックのどちらに基づく動作を行うかを指定する動作モード情報と前記分周比とに基づくパラメータ調整を行って、前記表示タイミング制御回路に供給する、
表示駆動装置。
【請求項２】
請求項１において、前記分周比が２の冪乗とされる、
表示駆動装置。
【請求項３】
請求項１において、前記内部クロック生成回路は、前記内部クロック調整回路による前記周波数調整が終了した後、前記終了時の発振状態を維持し、前記外部クロックが停止される、
表示駆動装置。
【請求項４】
請求項３において、前記外部クロックの入力が開始された後に、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行い、
その後、前記表示タイミング制御回路は表示駆動動作を開始し、
前記外部クロックが停止されたとき、前記内部クロック生成回路は前記終了時の発振状態を維持する、
表示駆動装置。
【請求項５】
請求項４において、前記外部クロックが停止された後、前記外部クロックの生成が再開されたときに、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行う、
表示駆動装置。
【請求項６】
請求項１において、
前記内部クロック生成回路は、ディジタル制御値によって前記発振周波数が制御され、
前記内部クロック調整回路は、スタートトリガによって前記外部クロックのカウントを開始しエンドトリガによってカウントを終了する外部クロックカウンタと、前記スタートトリガによって前記内部クロックのカウントを開始し前記エンドトリガによってカウントを終了する内部クロックカウンタと、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値と前記内部クロックカウンタのカウント値との差に基づいて、前記ディジタル制御値を調整する、
表示駆動装置。
【請求項７】
請求項６において、
前記内部クロック調整回路は、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値と前記内部クロックカウンタのカウント値との差に基づく調整信号を、所定期間平均化する平均値回路を含み、前記平均値回路の出力に基づいて、前記ディジタル制御値を調整する、
表示駆動装置。
【請求項８】
請求項７において、
前記内部クロック調整回路は、前記調整信号として、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値から前記内部クロックカウンタのカウント値を引いた差が所定値より大きいときに、前記発振周波数を高くする方向に前記ディジタル制御値を調整するアップ信号と、前記内部クロックカウンタのカウント値から前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値を引いた差が前記所定値より大きいときに、前記発振周波数を低くする方向に前記ディジタル制御値を調整するダウン信号とを含む、
表示駆動装置。
【請求項９】
請求項１において、前記表示駆動装置は、外部クロック入力端子をさらに備え、
前記外部クロック生成回路は、外部クロック分周回路を備え、前記外部クロック分周回路は、前記外部クロック入力端子に入力される信号を分周して、前記外部クロックを生成する、
表示駆動装置。
【請求項１０】
請求項１において、前記表示駆動装置は、ホストプロセッサとの間の通信インターフェースをさらに備え、
前記外部クロック生成回路は、前記通信インターフェースに入力されるデータに基づいて、前記外部クロックを生成する、
表示駆動装置。
【請求項１１】
請求項１において、単一の半導体基板上に形成される、
表示駆動装置。
【請求項１２】
請求項１に記載される表示駆動装置と、表示パネルと、ホストプロセッサとを備え、
前記表示タイミング制御回路は、前記表示パネルを表示駆動するための制御信号を生成して出力し、
前記ホストプロセッサは、前記外部クロック生成回路に前記外部クロックを生成するための信号を供給する、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示駆動装置および表示装置に関し、特に外部クロックが停止された場合にも内部クロックによって表示駆動を継続する表示駆動装置に好適に利用できるものである。
【背景技術】
【０００２】
液晶や有機ＥＬ（Electro-Luminescence）などの表示装置では、ホストプロセッサから表示ドライバＩＣ（Integrated Circuit）などの表示駆動装置に画像データが供給され、所定のタイミングで駆動される各種パネル駆動信号によって、対応する画像が表示パネルに表示される。ホストプロセッサは、表示駆動装置に対して表示データ以外にもクロックや垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）などの同期信号を供給しており、さらに、これらの同期信号と各種パネル駆動信号との間の、タイミング関係を規定する各種のパラメータを、表示を開始する前に予め表示駆動装置内のレジスタに設定する。
【０００３】
特許文献１には表示データの転送速度に応じてＲＧＢ切替信号のタイミングを可変とした液晶表示駆動装置が開示されている。液晶表示駆動装置は、クロック信号を分周してカウントするカウンタ回路と、出力される制御信号のパルス幅等が設定されるレジスタ群を備え、制御信号は前記カウンタのカウント値と前記レジスタに設定されるパラメータとの一致を検出することによって生成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５１３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００６】
表示装置には、表示駆動装置が自ら内部で発生させた内部クロックを使用して、接続される表示パネルの表示駆動を継続する、内部クロックモードを備えるものがある。内部クロックモードでは、外部からのクロック供給を停止することができるように構成するのが望ましい。消費電力を低減するためである。なお、外部クロックモードと内部クロックモードの切替えは、フレーム単位で行われるのが望ましい。
【０００７】
ここで、特許文献１に記載されるように、レジスタによって指定されるパラメータとクロック信号のカウント値との一致を監視することによって、表示駆動のための制御信号を生成するように構成すると、外部から入力される表示データの転送速度に追随して、制御信号のタイミングが調整されるという特徴がある一方、外部クロックの供給を停止することができない。外部クロックの停止を可能とするためには、前記レジスタによって指定されるパラメータ群について、表示駆動装置が自ら内部で発生させた内部クロックに対応する値に書き換える必要がある。外部クロックモードと内部クロックモードの切替えがフレーム単位で行われる場合には、パラメータの書き換えのための時間が十分ではない。このため、外部クロックモードに対応するパラメータを格納するレジスタ群と、内部クロックモードに対応するパラメータを格納するレジスタ群とを、それぞれ個別に備える必要がある。
【０００８】
本発明の目的は、外部クロックモードと内部クロックモードのそれぞれに対応する２組のパラメータを格納するレジスタ群を備える場合よりも、レジスタの数を削減することである。
【０００９】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、下記の通りである。
【００１１】
すなわち、内部クロック生成回路と、内部クロック調整回路と、タイミングパラメータを保持するためのタイミング設定レジスタと、タイミングパラメータ調整回路と、外部クロックに対する内部クロックの周波数の分周比が設定される分周比設定レジスタと、表示タイミング制御回路とを備える表示駆動装置であって、以下のように構成される。
【００１２】
内部クロック調整回路は、外部クロックを分周比設定レジスタに設定される分周比で分周したときの周波数と内部クロックの周波数とを一致させるように、内部クロック生成回路の発振周波数を調整する。
【００１３】
タイミングパラメータ調整回路は、タイミング設定レジスタに保持されるタイミングパラメータを、外部クロックモードか内部クロックモードかを指定する動作モード情報と前記分周比とに基づいて調整し、表示タイミング制御回路に供給する。
【発明の効果】
【００１４】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、外部クロックのためのタイミングパラメータ群と、内部クロックのためのタイミングパラメータ群とを二重に持つ必要がなく、タイミング設定レジスタの記憶容量（レジスタの数）を削減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明に係る表示装置の構成例を表すブロック図である。
【図２】図２は、比較例の表示駆動装置の構成を表すブロック図である。
【図３】図３は、パネルインターフェース（Ｉ／Ｆ）制御回路が出力する、表示パネル用の制御信号を例示するタイミング図である。
【図４】図４は、比較例の表示駆動装置における、外部クロックモード調整レジスタと内部クロックモード調整レジスタの詳細な構成例を示す説明図である。
【図５】図５は、本発明の一実施形態に係る表示駆動装置の構成例を表すブロック図である。
【図６】図６は、本発明の表示駆動装置における、外部クロックモード調整レジスタと内部クロックモード調整レジスタの詳細な構成例を示す説明図である。
【図７】図７は、比較例の表示駆動装置の動作例を表すフロー図である。
【図８】図８は、本発明の表示駆動装置の動作例を表すフロー図である。
【図９】図９は、内部クロック調整回路の詳細な構成例を表すブロック図である。
【図１０】図１０は、分周比設定レジスタ６の設定例を示す説明図である。
【図１１】図１１は、内部クロック調整回路３の動作例を示す表である。
【図１２】図１２は、内部クロック調整回路３の調整値を例示する表である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕＜内部クロック調整回路＋タイミングパラメータ調整回路＞
本願において開示される代表的な実施の形態は、外部から入力される信号に基づいて外部クロック（ＥＣＬＫ）を生成する外部クロック生成回路（１）と、内部クロック（ＩＣＬＫ）を生成するための内部クロック生成回路（２）と、内部クロック調整回路（３）と、タイミングパラメータを保持するためのタイミング設定レジスタ（４）と、タイミングパラメータ調整回路（５）と、前記外部クロックに対する前記内部クロックの周波数の分周比が設定されるための分周比設定レジスタ（６）と、表示タイミング制御回路（７）とを備える表示駆動装置であって、以下のように構成される。
【００１９】
前記表示駆動装置は、前記表示タイミング制御回路に前記外部クロックに基づいて外付けされる表示パネルを表示駆動するための制御信号を生成して出力させる外部クロックモードと、前記表示タイミング制御回路に前記内部クロックに基づいて前記制御信号を生成して出力させる内部クロックモードとを有する。
【００２０】
前記内部クロックモードに先立って、前記内部クロック調整回路は、前記外部クロックを前記分周比で分周したときの周波数と前記内部クロックの周波数とを一致させるように、前記内部クロック生成回路の発振周波数を調整する周波数調整を行う（Ｓ１０）。前記タイミングパラメータ調整回路は、前記タイミング設定レジスタに保持される前記タイミングパラメータに対して、前記外部クロックと前記内部クロックのどちらに基づく動作を行うかを指定する動作モード情報と前記分周比とに基づくパラメータ調整を行って、前記表示タイミング制御回路に供給する。
【００２１】
これにより、外部クロックのためのタイミングパラメータ群と、内部クロックのためのタイミングパラメータ群とを二重に持つ必要がなく、タイミング設定レジスタの記憶容量（レジスタの数）を削減することができる。
【００２２】
〔２〕＜分周比は２の冪乗＞
項１において、前記分周比が２の冪乗とされる。
【００２３】
これにより、タイミングパラメータ調整回路をシフト回路によって構成することができ、追加することによる回路規模の増加を最小限に抑えることができる。
【００２４】
〔３〕＜外部クロックの停止＞
項１において、前記内部クロック生成回路は、前記内部クロック調整回路による前記周波数調整が終了した後、前記終了時の発振状態を維持し、前記外部クロックが停止される。
【００２５】
これにより、外部クロックに同期して動作する回路の動作が停止され、消費電力が低減される。
【００２６】
〔４〕＜内部クロック調整と外部クロックの停止のフロー＞
項３において、前記外部クロックの生成が開始された（Ｓ２）後に、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整（Ｓ１０）を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行う。その後、前記表示タイミング制御回路は表示駆動動作（Ｓ７）を開始し、前記外部クロックが停止されたとき、前記内部クロック生成回路は前記終了時の発振状態を維持する。
【００２７】
これにより、ホストプロセッサからの各種パラメータの設定フローが簡略化され、且つ、ホストプロセッサが外部クロック等の供給を停止しても、表示駆動装置は内部クロックを使って自律的に表示駆動を継続するので、表示装置全体としても消費電力を低減することができる。
【００２８】
〔５〕＜再度の周波数調整＞
項４において、前記外部クロックが停止された後、前記外部クロックの生成が再開されたときに、前記内部クロック調整回路は前記内部クロック生成回路に対する前記周波数調整を行い、前記タイミングパラメータ調整回路は前記パラメータ調整を行う。
【００２９】
これにより、内部クロックの発振周波数が時間経過に伴って変化した時にも、外部クロックが供給等される度に再調整される。
【００３０】
〔６〕＜内部クロック調整回路＞
項１において、前記内部クロック生成回路は、ディジタル制御値によって前記発振周波数が制御される。
【００３１】
前記内部クロック調整回路は、スタートトリガ（２５）によって前記外部クロックのカウントを開始しエンドトリガ（２６）によってカウントを終了する外部クロックカウンタ（２３）と、前記スタートトリガによって前記内部クロックのカウントを開始し前記エンドトリガによってカウントを終了する内部クロックカウンタ（２４）と、前記外部クロックカウンタのカウント値（ＣｎｔＡ）を前記分周比（Ｄｉｖ）で割ったときの商の値（ＣｎｔＡ／Ｄｉｖ）と前記内部クロックカウンタのカウント値（ＣｎｔＢ）との差（ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ）に基づいて、前記ディジタル制御値を調整する（２８、２９）。
【００３２】
これにより、内部クロック調整回路はディジタル論理回路によって構成されることができる。
【００３３】
〔７〕＜平均値回路＞
項６において、前記内部クロック調整回路は、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値と前記内部クロックカウンタのカウント値との差に基づく調整信号（ｕｐ／ｄｏｗｎ／ｓｔａｂｌｅ）を、所定期間平均化する平均値回路（２９）を含み、前記平均値回路の出力に基づいて、前記ディジタル制御値を調整する。
【００３４】
これにより、内部クロック調整回路による内部クロック生成回路の制御が安定化される。
【００３５】
〔８〕＜不感帯＞
項７において、前記内部クロック調整回路は、前記調整信号として、前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値から前記内部クロックカウンタのカウント値を引いた差が所定値（Ｎｔ）より大きいときに、前記発振周波数を高くする方向に前記ディジタル制御値を調整するアップ信号（ｕｐ）と、前記内部クロックカウンタのカウント値から前記外部クロックカウンタのカウント値を前記分周比で割ったときの商の値を引いた差が前記所定値より大きいときに、前記発振周波数を低くする方向に前記ディジタル制御値を調整するダウン信号（ｄｏｗｎ）とを含む。
【００３６】
これにより、外部クロックカウンタと内部クロックカウンタの差の絶対値が所定値以内の場合に発振周波数を変化させない不感帯を設けることができ、内部クロック調整回路による内部クロック生成回路の制御がより安定化される。
【００３７】
〔９〕＜外部クロック入力端子＋分周器＞
項１において、前記表示駆動装置は、外部クロック入力端子（２０）をさらに備える。前記外部クロック生成回路は、外部クロック分周回路（１７）を備え、前記外部クロック分周回路は、前記外部クロック入力端子に入力される信号を分周して、前記外部クロックを生成する。
【００３８】
これにより、外部クロックが端子から入力される表示駆動装置が提供される。
【００３９】
〔１０〕＜通信インターフェースにおけるＣＤＲによる外部クロック生成＞
項１において、前記表示駆動装置は、ホストプロセッサ（３００）との間の通信インターフェース（４７）をさらに備え、前記外部クロック生成回路は、前記通信インターフェースに入力されるデータに基づいて、前記外部クロックを生成する。
【００４０】
これにより、外部クロックが通信データから再生される、クロックデータリカバリ（ＣＤＲ）によって再生される、表示駆動装置が提供される。データ通信が停止されるのに伴って外部クロックの生成が停止されるが、その場合にも内部クロックモードによって表示駆動が継続される。
【００４１】
〔１１〕＜表示ドライバＩＣ＞
項１から項１０のうちのいずれか１項において、前記表示駆動装置は、単一の半導体基板上に形成される。
【００４２】
これにより、表示駆動装置が表示ドライバＩＣとして集積化され、実装面積が低減される。
【００４３】
〔１２〕＜表示装置＞
本願において開示される代表的な実施の形態は、項１から項１０のうちのいずれか１項に記載される表示駆動装置（１００）と、表示パネル（２００）と、ホストプロセッサ（３００）とを備える表示装置（１０００）であって、以下のように構成される。
【００４４】
前記表示タイミング制御回路は、前記表示パネルを表示駆動するための制御信号を生成する。
【００４５】
前記ホストプロセッサは、前記外部クロック生成回路に前記外部クロックを生成するための信号を供給する。
【００４６】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４７】
〔実施形態〕
＜表示装置＞
図１は、本発明に係る表示装置１０００の構成例を表すブロック図である。表示装置１０００は、表示パネル２００と表示駆動装置１００とホストプロセッサ３００とを含んで構成される。
【００４８】
表示パネル２００は、例えば液晶表示（ＬＣＤ）パネルであって、複数のソース線２０１と複数のゲート線２０２とを備え、その交点に画素セル（不図示）を備える。複数のゲート線２０２は表示パネル上に形成された、ゲート線走査信号生成回路（Gate In Panel）２０４によって走査される。複数のソース線２０１は、ＲＧＢデマルチプレクサ（RGB-DeMUX）２０３の出力に接続されており、ゲート線走査信号生成回路２０４の走査によって選択されたゲート線に接続される画素セルに対して、ＲＧＢの３原色に分けられて、表示駆動装置１００により時分割で駆動される。
【００４９】
表示駆動装置１００は、ホストプロセッサ３００から供給される画像データに基づいて、制御のためのタイミング信号と画素セルに表示する画像信号を生成して、表示パネル２００に供給する。タイミング信号には、例えばゲート線走査信号生成回路２０４を制御するためのゲートスタート信号やゲートクロック信号や、ＲＧＢデマルチプレクサ２０３を制御するＲＧＢ−ＤｅＭＵＸ（Ｒ／Ｇ／Ｂ）などが含まれ、端子２１を介して表示パネル２００に接続される。表示のために画素セルに転送される画像信号は、複数のソース出力として端子２２を介して、表示パネル２００のＲＧＢデマルチプレクサ２０３に接続される。
【００５０】
表示駆動装置１００は、電源回路４１、階調基準電圧生成回路４２、クロック制御回路４０、ホストインターフェース４７、フレームメモリ４６、ラインラッチ４５、階調電圧選択回路４４、ソース出力制御回路４３、シーケンス制御回路１０、及び、パネルインターフェース（Ｉ／Ｆ）制御回路４８を備える。表示駆動装置１００は、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。
【００５１】
電源回路４１は、表示駆動装置１００内で使用される各種の電源を生成する。階調基準電圧生成回路４２は、表示パネル２００の画素セルに転送される画像信号を出力するソース出力を生成するための、複数階調の基準電圧を生成する回路である。クロック制御回路４０は、表示駆動装置１００内で使用される参照クロックＲＣＬＫを供給する。ホストインターフェース４７は、ホストプロセッサ３００と接続される、ｅＤＰ（Embedded Display Port）やMIPI-DSI（Mobile Industry Processor Interface Display Serial Interface）など通信インターフェースであり、各種の制御コマンド、制御パラメータ、タイミングデータ、及び画像データ等を受信する。受信された制御コマンド、制御パラメータやタイミングデータは、シーケンス制御回路１０に供給され、画像データはフレームメモリ４６に書き込まれる。シーケンス制御回路１０は、パネルインターフェース（Ｉ／Ｆ）制御回路４８を制御して、表示のためのタイミング制御信号（例えばGATE START、GATE CLOCK、RGB-DeMUX）を出力させる。シーケンス制御回路１０は、これに合わせてフレームメモリ４６から１ライン分の画像データをラインラッチ４５に読み出して階調電圧選択回路４４に供給する。階調電圧選択回路４４は、供給される画像データに対応する階調電圧を、階調基準電圧生成回路４２から供給される複数階調の基準電圧から選択又は補間により生成して、ソース出力制御回路４３に供給する。ソース出力制御回路４３は、供給された階調電圧で対応するソース線を駆動する。
【００５２】
図１に示した表示装置１０００の構成は、一例であって、種々変更が可能である。例えば、外部クロックは端子２０を介してクロック制御回路４０に供給される例であるが、ホストインターフェース４７で受信されるデータからＣＤＲ（Clock Data Recovery）によって再生されたクロックを分周するなどして供給しても良い。また、フレームメモリ４６を備えない構成を採っても良い。さらに、表示パネル２００の構成も一例であり、例えばゲート線走査信号生成回路２０４やＲＧＢデマルチプレクサ（RGB-DeMUX）２０３を備えない表示パネルであってもよい。
【００５３】
＜表示駆動装置（比較例）＞
クロック制御回路４０の構成に重点を置いて、表示駆動装置１００についてさらに詳しく説明する。
【００５４】
図２は、比較例の表示駆動装置１００の構成を表すブロック図である。表示駆動装置１００は、表示タイミング制御回路７、外部クロック生成回路１、内部クロック生成回路２、シーケンス制御回路１０、レジスタ４＿１と４＿２と１２、セレクタ１５と１９、及び端子２０と２１と２２とを備える。外部クロック生成回路１は、分周器１８とレジスタ１４を備え、端子２０から入力されるクロックをレジスタ１４に保持される分周比に基づいて分周器１８によって分周して外部クロックＥＣＬＫとして出力する。分周器１８とレジスタ１４を備える構成は、一例であり、例えば上述のように、ホストインターフェース４７で受信するデータからＣＤＲ（Clock Data Recovery）によって再生されたクロックを分周するなどして外部クロックＥＣＬＫとして供給しても良い。内部クロック生成回路２は、内部発振器（Internal OSC）８とレジスタ１３と分周器１７を備える。内部発振器８はトリミングレジスタ１２から供給されるパラメータによって、所望の発振周波数にキャリブレーションされる。内部発振器８の出力は、レジスタ１３に保持される分周比に基づいて分周器１７によって分周され、内部クロックＩＣＬＫとして出力される。セレクタ１９によって外部クロックＥＣＬＫと内部クロックＩＣＬＫのうちの一方が選択されて、参照クロックＲＣＬＫとして表示タイミング制御回路７に供給される。表示タイミング制御回路７は、供給される参照クロックＲＣＬＫに同期して、各種のタイミング制御信号を生成し、パネルインターフェース（Ｉ／Ｆ）制御回路４８やソース出力制御回路４３を制御して、外付けされる表示パネル２００に対して、端子２１から表示のためのタイミング制御信号（例えばGATE START、GATE CLOCK、RGB-DeMUX）を出力させ、端子２２からソース線を駆動する信号を出力させる。
【００５５】
レジスタ４＿１は外部クロックモード調整レジスタであり、レジスタ４＿２は内部クロックモード調整レジスタである。外部クロックモード調整レジスタ４＿１には、参照クロックＲＣＬＫとして外部クロックＥＣＬＫが選択されたときに使用されるべき各種タイミングパラメータとモード設定パラメータが格納され、内部クロックモード調整レジスタ４＿２には、参照クロックＲＣＬＫとして内部クロックＩＣＬＫが選択されたときに使用されるべき各種タイミングパラメータとモード設定パラメータが格納される。シーケンス制御回路１０による参照クロックＲＣＬＫの選択（セレクタ１９）とレジスタ４＿１か４＿２かの選択（セレクタ１５）は、整合して行われる。即ち、セレクタ１９により参照クロックＲＣＬＫとして外部クロックＥＣＬＫが選択されたときには、セレクタ１５によって外部クロックモード調整レジスタ４＿１の値が選択され、参照クロックＲＣＬＫとして内部クロックＩＣＬＫが選択されたときには、セレクタ１５によって内部クロックモード調整レジスタ４＿２の値が選択され、選択されたレジスタに格納されるパラメータが、表示タイミング制御回路７に供給される。上述の図１では、シーケンス制御回路１０が、レジスタ４＿１と４＿２と１２、セレクタ１５と１９、及び、表示タイミング制御回路７に含まれる制御信号生成回路の部分を含むものとして説明したが、図２では、シーケンス制御回路１０が参照クロックＲＣＬＫの選択を行う点に着目して模式的に表わしている。
【００５６】
レジスタ４＿１や４＿２に格納される各種タイミングパラメータ等について説明する。
【００５７】
図３は、パネルインターフェース（Ｉ／Ｆ）制御回路４８が出力する、表示パネル２００用の制御信号を例示するタイミング図である。横軸は時刻（time）であり、縦軸方向には上から順に、水平同期信号ＨＳＹＮＣ、参照クロックＲＣＬＫ、ＧＡＴＥ  ＳＴＡＲＴ／ＧＡＴＥ  ＣＬＯＣＫ信号、及び、ＲＧＢ−ＤｅＭＵＸのＲ／Ｇ／Ｂそれぞれを制御する信号が示される。時刻ｔ０〜ｔ９が水平同期信号ＨＳＹＮＣで規定される１ライン期間（1 Line Period）である。参照クロックＲＣＬＫは継続して入力され、時刻ｔ１〜ｔ８の期間、ＧＡＴＥ  ＳＴＡＲＴ／ＧＡＴＥ  ＣＬＯＣＫ信号がアサートされる。これに伴って表示パネル２００の１本のゲート線が選択される。ＲＧＢ−ＤｅＭＵＸのＲ／Ｇ／Ｂは、時刻ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７の期間に、それぞれアサートされる。これに伴って表示パネル２００のＲＧＢデマルチプレクサ（RGB-DeMUX）２０３が、順次入力されるソース出力を対応するＲＧＢの各画素に順次転送する。これらの制御信号をアサート／ネゲートするタイミングは、接続される表示パネル２００の仕様に適合する値が、レジスタ４＿１と４＿２に設定される。
【００５８】
図４は、比較例の表示駆動装置における、外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２の詳細な構成例を示す説明図である。項目、内容、及びそれぞれにおけるビット数が例示される。「Ｍｏｄｅ」は例えば４０ビットであり、プリチャージを行うか否かなどの詳細な動作モードを表すパラメータである。「Ｒｅｆｅｒｅｎｃｅ  ｃｌｏｃｋ（ＲＣＬＫ）」は例えば４ビットであり、外部クロックＥＣＬＫか内部クロックＩＣＬＫのどちらを参照クロックＲＣＬＫとするか、また分周比などを表すパラメータである。「Ｇａｔｅ  Ｓｔａｒｔ」は、信号の遅延量を表す８ビットの「Ｏｕｔｐｕｔ  Ｄｅｌａｙ」とパルス幅を表す１０ビットの「Ｐｕｌｓｅ  Ｗｉｄｔｈ」を含み、「Ｇａｔｅ  Ｃｌｏｃｋ」は、信号の遅延量を表す１６ビットの「Ｏｕｔｐｕｔ  Ｄｅｌａｙ」とパルス幅を表す２０ビットの「Ｐｕｌｓｅ  Ｗｉｄｔｈ」を含む。「Ｓｏｕｒｃｅ  Ｏｕｔｐｕｔ」は、ソース出力信号の出力遅延量を表す８ビットの「Ｏｕｔｐｕｔ  Ｄｅｌａｙ」と入力遅延量を表す１４ビットの「Ｉｎｐｕｔ  Ｄｅｌａｙ」とを含む。「ＲＧＢ  ＤｅＭＵＸ」は、出力遅延量を表す１６ビットの「Ｏｕｔｐｕｔ  Ｄｅｌａｙ」とパルス幅を表す５１ビットの「Ｐｕｌｓｅ  Ｗｉｄｔｈ」とノンオーバーラップ量を表す７ビットの「Ｎｏｎ−Ｏｖｅｒｌａｐ」とを含む。外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２とは、この例ではそれぞれが全く同じビット数（合計１９４ビット）のレジスタで構成される。
【００５９】
タイミングを規定する、「Ｇａｔｅ  Ｓｔａｒｔ」、「Ｇａｔｅ  Ｃｌｏｃｋ」、「Ｓｏｕｒｃｅ  Ｏｕｔｐｕｔ」、「ＲＧＢ  ＤｅＭＵＸ」などのパラメータは、クロック周波数に依存するパラメータである。参照クロックＲＣＬＫのパルス数に基づいて規定されるため、参照クロックの周波数に応じて調整された値が設定される。即ち、外部クロックモードか内部クロックモードかによって設定される値が異なる。フレーム毎に外部クロックと内部クロックを任意に切換えることを可能とするためには、レジスタをその都度書き換えるだけの時間的な猶予がないため、外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２とをそれぞれ個別に備え、セレクタ１５によって切り替えて、表示タイミング制御回路７に適宜供給する。
【００６０】
「発明が解決しようとする課題」において詳述したように、本発明は、外部クロックモードに対応するパラメータを格納するレジスタ群と、内部クロックモードに対応するパラメータを格納するレジスタ群とを、それぞれ個別に備える必要があることを課題とし、レジスタの数を削減することを目的としている。
【００６１】
なお、図４に示したパラメータの項目、内容及びビット数は、一例に過ぎず、任意に変更可能である。
【００６２】
＜表示駆動装置（本発明の一実施形態）＞
図５は、本発明の一実施形態に係る表示駆動装置の構成例を表すブロック図である。表示駆動装置１００は、表示タイミング制御回路７、外部クロック生成回路１、内部クロック生成回路２、シーケンス制御回路１０、外部クロックモード調整レジスタ４＿１、トリミングレジスタ１２、セレクタ１５と１９、及び端子２０と２１と２２とを備える。これらの構成と動作については、図２を引用して上述したのと同様であるので、重複する説明は省略する。表示駆動装置１００は、さらに、内部クロック調整回路３、タイミングパラメータ調整回路５、内部クロック発振器用レジスタ９及びセレクタ１６を備える。内部クロック調整回路３には、内部クロック発振器用レジスタ９とセレクタ１６が接続されている。表示駆動装置１００は、内部クロックモード調整レジスタ４＿２に代えて、内部クロックモード設定レジスタ４＿３と、分周比設定レジスタ６とを備える。外部クロックモード調整レジスタ４＿１には図２の比較例と同様に、外部クロックモードにおける各種タイミングパラメータとモード設定パラメータが格納される。比較例で内部クロックモード調整レジスタ４＿２に設定されるパラメータのうち、参照クロックＲＣＬＫの周波数に依存しないパラメータは、図５の表示駆動装置１００では内部クロックモード設定レジスタ４＿３に格納される。分周比設定レジスタ６には、外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比（分周比）が設定される。
【００６３】
外部クロックモードの場合には、セレクタ１９によって参照クロックＲＣＬＫに外部クロックＥＣＬＫが選択され、セレクタ１５によってタイミング設定レジスタ４に格納されるタイミングパラメータが表示タイミング制御回路７に供給される。
【００６４】
内部クロックモードでは、内部クロック調整回路３は、内部クロック生成回路２内の内部発振器（Internal OSC）８の発振周波数を調整することにより、内部クロックＩＣＬＫの周波数と外部クロックＥＣＬＫの周波数が、分周比設定レジスタ６に設定される比（分周比）になるように調整する。タイミングパラメータ調整回路５は、タイミング設定レジスタ４に保持されるパラメータのうちタイミングパラメータに対して、分周比設定レジスタ６に設定される比（分周比）に基づくパラメータ調整を行って、表示タイミング制御回路７に供給する。参照クロックＲＣＬＫの周波数に依存しないパラメータは、モード設定レジスタ１１から、表示タイミング制御回路７に供給される。
【００６５】
これにより、外部クロックＥＣＬＫのためのタイミングパラメータ群と、内部クロックＩＣＬＫのためのタイミングパラメータ群とを二重に持つ必要がなく、レジスタの記憶容量（レジスタの数、ビット数）を削減することができる。
【００６６】
分周比設定レジスタ６に設定される、外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比（分周比）は、２の冪乗とされるのが好ましい。タイミングパラメータ調整回路５をシフト回路によって構成することができ、追加することによる回路規模の増加を最小限に抑えることができるからである。
【００６７】
図６は、本発明の表示駆動装置における、外部クロックモード調整レジスタ４＿１と内部クロックモード調整レジスタ４＿２の詳細な構成例を示す説明図である。図４と同様に、項目、内容、及びそれぞれにおけるビット数が例示される。図４との違いは、「Ｍｏｄｅ」に分周比設定レジスタ６に設定される外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比（分周比）が「ｆ−ｒａｔｉｏ」として追加されている点である。外部クロックモード調整レジスタ４＿１には図４の比較例と同じく、合計１９４ビットが格納される。内部クロックモード設定レジスタ４＿３には、比較例では内部クロックモード調整レジスタ４＿２に格納される合計４４ビットが格納される。以上のように、図４に示される比較例では、１９４ビット×２の合計３８８ビットが必要であったところ、本発明により、１９４ビット＋４４ビット＋２ビットの合計２４０ビットに削減される。
【００６８】
なお、図４に示される比較例と同様に、図６に示したパラメータの項目、内容及びビット数も、一例に過ぎず、任意に変更可能である。
【００６９】
＜動作フロー＞
表示駆動装置１００の動作フローについて説明する。
【００７０】
図７は、比較例の表示駆動装置の動作例を表すフロー図であり、図８は、本発明の表示駆動装置の動作例を表すフロー図である。ホストプロセッサ３００が表示駆動装置１００に対して行う、各種の設定と制御のフローとして示す。
【００７１】
比較例（図２、図７）において、ホストプロセッサ３００は、マスタリセット解除（Ｓ１）後、レジスタ設定（Ｓ２）を行う。レジスタ設定（Ｓ２）には、外部クロックモード調整レジスタ４＿１に含まれる１５０ビットのタイミングパラメータの設定と４４ビットのモード設定パラメータの設定が含まれ、同様に、内部クロックモード調整レジスタ４＿２への１５０ビットのタイミングパラメータと４４ビットのモード設定パラメータの設定が含まれる。
【００７２】
その後、外部クロックの入力が開始され（Ｓ３）、スリープアウトシーケンスを開始する（Ｓ４）。さらにその後、数フレーム分の画像データがホストプロセッサ３００から入力されるのを待ち（Ｓ５）、スリープアウトシーケンスを終了する（Ｓ６）。スリープアウトシーケンスの終了後、表示がオン（Display On）され（Ｓ７）、以降は、外部クロックモード（Ｓ８）と内部クロックモード（Ｓ９）の間をフレーム単位で自由に切替え可能とされる。
【００７３】
本発明（図５、図８）においても、ホストプロセッサ３００は、マスタリセット解除（Ｓ１）後、レジスタ設定（Ｓ２）を行うが、その内容が異なる。レジスタ設定（Ｓ２）において、外部クロックモードのタイミングパラメータ１５０ビットとモード設定パラメータ４４ビットが、外部クロックモード調整レジスタ４＿１に設定される点は同じである。内部クロックモード用のモード設定パラメータ４４ビットが内部クロックモード設定レジスタ４＿３に設定されが、タイミングパラメータの設定が不要となり、代わりに分周比設定レジスタ６に内部クロックと外部クロックの周波数の比（分周比）が設定される。
【００７４】
その後、外部クロックの入力が開始され（Ｓ３）、スリープアウトシーケンスを開始する（Ｓ４）。このとき、ホストプロセッサ３００は、表示駆動装置１００に対して内部クロックの引き込み動作（Ｓ１０）を開始させる。この動作（Ｓ１０）には、外部クロックＥＣＬＫと内部クロックＩＣＬＫの周波数の比較と、内部発振器（Internal OSC）８の発振周波数の調整が含まれる。ホストプロセッサ３００は、これと並行して数フレーム分の画像データがホストプロセッサ３００から入力されるのを待ち（Ｓ５）、スリープアウトシーケンスを終了する（Ｓ６）。このときまでに、表示駆動装置１００は内部クロックの引き込み動作（Ｓ１０）を完了し、内部クロックＩＣＬＫの周波数が外部クロックＥＣＬＫに対して分周比設定レジスタ６に設定される比（分周比）となるように調整される。スリープアウトシーケンスの終了後、表示がオン（Display On）され（Ｓ７）、以降は、外部クロックモード（Ｓ８）と内部クロックモード（Ｓ９）の間をフレーム毎に自由に切替え可能とされる。外部クロックモード（Ｓ８）では、表示タイミング制御回路７に対して、外部クロックモード調整レジスタ４＿１から各種パラメータが供給される。内部クロックモード（Ｓ９）では、各種パラメータのうち、参照クロックＲＣＬＫの周波数に依存しない、モード設定パラメータは、内部クロックモード設定レジスタ４＿３から表示タイミング制御回路７に供給され、参照クロックＲＣＬＫの周波数に依存するタイミングパラメータは、タイミングパラメータ調整回路５において、分周比設定レジスタ６に設定される分周比に基づいて調整された後に、表示タイミング制御回路７に供給される。
【００７５】
内部クロックの引き込み動作（Ｓ１０）による内部発振器（Internal OSC）８の発振周波数の調整値は、表示がオン（Display On）され（Ｓ７）以降も保持される。内部クロックモード（Ｓ９）では外部クロックの供給が停止されることが望ましい。内部クロックモード（Ｓ９）後、外部クロックモード（Ｓ８）を経て再び内部クロックモード（Ｓ９）に戻る場合にも、内部クロックの引き込み動作（Ｓ１０）による前記調整値は保持されているので、再度の引き込み動作（Ｓ１０）は不要である。また、外部クロックモード（Ｓ８）で動作する期間中は、内部発振器（Internal OSC）８の発振を停止してもよい。これにより、外部クロックモードにおいても消費電力が低減される。ただし、内部クロックモード（Ｓ９）に戻るためには、発振安定時間を見込む期間以上前に内部発振器（Internal OSC）８の発振を再開させる必要がある。
【００７６】
内部クロックの引き込み動作（Ｓ１０）は、この図８に示したマスタリセット（Ｓ１）後に１回だけ実行される他、適宜必要なタイミングで再度あるいは繰り返し実行されてもよい。内部クロックの引き込み動作（Ｓ１０）を繰り返し実行することにより、内部発振器（Internal OSC）８の発振周波数が時間経過とともにあるいは温度や電源電圧に依存して変動する場合にも、その変動に追随させることができる。
【００７７】
＜内部クロック調整回路＞
内部クロック調整回路３の構成と動作についてさらに詳しく説明する。
【００７８】
図９は、内部クロック調整回路３の詳細な構成例を表すブロック図である。内部クロック調整回路３の他に、外部クロック生成回路１、内部クロック生成回路２、内部クロック発振器用レジスタ９、トリミングレジスタ１２、分周比設定レジスタ６、及びセレクタ１６と１９が示される。内部クロック調整回路３は、外部クロックカウンタ（Counter A）２３、内部クロックカウンタ（Counter B）２４、スタートトリガ（Start Trigger）２５、エンドトリガ（End Trigger）２６、除算回路（シフト回路）２７、比較回路（Comparator）２８、平均値回路（Average logic）２９、及び、加算回路３０を備える。
【００７９】
スタートトリガ（Start Trigger）２５は、外部クロックカウンタ（Counter A）２３と内部クロックカウンタ（Counter B）２４にそれぞれ外部クロックＥＣＬＫと内部クロックＩＣＬＫのカウントアップを開始させる。エンドトリガ（End Trigger）２６は、外部クロックカウンタ（Counter A）２３が所定のカウント値に達してカウントアップを停止したときに、内部クロックカウンタ（Counter B）２４のカウントアップを停止させる。この時の外部クロックカウンタ（Counter A）２３のカウント値ＣｎｔＡは、除算回路（シフト回路）２７によって分周比設定レジスタ６に設定される分周比Ｄｉｖで割られ、その商ＣｎｔＡ／Ｄｉｖが、この時の内部クロックカウンタ（Counter B）２４のカウント値ＣｎｔＢとともに、比較回路（Comparator）２８に入力される。比較回路（Comparator）２８は、それらの差ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢが所定の値Ｎｔ（Ｎｔ＞０）より大きいときには、その差の絶対値をアップ信号ｕｐ（ｕｐ＝｜ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ｜）に出力し、所定の値−Ｎｔ（−Ｎｔ＜０）より小さいときには、その差の絶対値をダウン信号ｄｏｗｎ（ｄｏｗｎ＝｜ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ｜）に出力し、どちらでもないときにはステイブル信号ｓｔａｂｌｅを出力する。平均値回路（Average logic）２９は、所定の期間、アップ信号ｕｐとダウン信号ｄｏｗｎを累積的に加算して平均値（Σｕｐ−Σｄｏｗｎ）を求め、加算回路３０に出力する。加算回路３０は、内部クロック発振器用レジスタ９に保持される値に平均値（Σｕｐ−Σｄｏｗｎ）を加算して調整し、内部発振器（Internal OSC）８に供給する。これにより、内部クロックＩＣＬＫの周波数は、外部クロックＥＣＬＫの周波数を分周比設定レジスタ６に設定される分周比で割った値に調整される。
【００８０】
分周比設定レジスタ６に設定される分周比は、２の冪乗とされるのが好ましい。除算回路２７をシフト回路によって構成することができ、回路規模を抑え、演算（除算）に要する時間を最小限に抑えることができる。また、タイミングパラメータ調整回路５も同様に、シフト回路によって構成することができ、回路規模を抑え、演算（除算）に要する時間を最小限に抑えることができる。図１０には、分周比設定レジスタ６の設定例が示される。分周比設定レジスタ６は例えば２ビットとされ、内部クロック／外部クロックの周波数比（分周比）とタイミングパラメータ調整回路５における調整比は同じ値とされ、２の冪乗数１／１、１／２、１／４から選択的に設定される。
【００８１】
所定の値Ｎｔは不感帯を与えるものであり、例えば２とされる。例えば、差ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢが±２以内のときにはフィードバックを行わないので、内部クロックの周波数が頻繁に変動することがなく安定化される。平均値回路（Average logic）２９が平均を行う期間も適宜調整可能である。この平均化期間によりフィードバックループのループ特性が規定され、平均化期間を長くすることによって引き込み時間が長くなる反面、発振周波数は安定化される。
【００８２】
アップ信号ｕｐとダウン信号ｄｏｗｎとして、上記の差の絶対値｜ＣｎｔＡ／Ｄｉｖ−ＣｎｔＢ｜を出力する例を示したが、少ないビット数に適宜量子化する処理を行なっても良く、さらには単純な１ビットの論理値（アサート／ネゲート）に代えてもよい。
【００８３】
図１１は、内部クロック調整回路３の動作例を示す表である。外部クロック周波数は４０ＭＨｚとされ、このときの内部発振器８の初期発振周波数は３０ＭＨｚとされる。
【００８４】
第１の例（＃１）では、分周比設定レジスタ６に設定される内部クロック／外部クロックの周波数比（分周比）は１／１とされ、したがって内部クロックＩＣＬＫの周波数の初期値は、内部発振器８の初期発振周波数と等しい３０ＭＨｚである。このとき、タイミングパラメータ調整回路５における調整比は上記分周比と等しい１／１であり、内部クロック調整回路３の調整値は、加算回路３０によって内部クロック発振器用レジスタ９に保持される値に加算される値であり、上述のように自動調整される。
【００８５】
第２の例（＃２）では、分周比設定レジスタ６に設定される内部クロック／外部クロックの周波数比（分周比）は１／２とされ、したがって内部クロックＩＣＬＫの周波数の初期値は、内部発振器８の初期発振周波数の１／２の１５ＭＨｚである。このとき、タイミングパラメータ調整回路５における調整比は上記分周比と等しい１／２であり、内部クロック調整回路３の調整値は、加算回路３０によって内部クロック発振器用レジスタ９に保持される値に加算される値であり、上述のように自動調整される。
【００８６】
図１２は、内部クロック調整回路３の調整値を例示する表である。８ビット（Register[7:0]）の２進数で表記され、内部クロック発振器用レジスタ９に保持される値に加算されるオフセット値（Offset）を与える。ここで、Ｎは内部発振器（Internal OSC）８の微調整幅を与える係数である。
【００８７】
内部クロック調整回路３の構成は、種々変更可能である。例えば、内部クロック発振器用レジスタ９を加算器３０の後段に配置して、内部発振器８に供給する制御パラメータを保持させるように変更してもよい。このとき、引き込み動作（Ｓ１０）の開始前に、トリミングレジスタ１２から内部クロック発振器用レジスタ９に初期値としてトリミング値が転送されるように構成しても良い。
【００８８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【符号の説明】
【００８９】
１  外部クロック生成回路
２  内部クロック生成回路
３  内部クロック調整回路
４＿１  外部クロックモード調整レジスタ
４＿２  内部クロックモード調整レジスタ
４＿３  内部クロックモード設定レジスタ
５  タイミングパラメータ調整回路
６  分周比設定レジスタ
７  表示タイミング制御回路
８  内部発振器（Internal OSC）
９  内部クロック発振器用レジスタ
１０  シーケンス制御回路
１２  トリミングレジスタ
１３、１４  内部クロック用／外部クロック用分周比設定レジスタ
１５、１６、１９  セレクタ
１７、１８  分周回路
２０  外部クロック入力端子
２１  ゲート制御信号出力端子
２２  ソース線駆動信号出力端子
２３  外部クロックカウンタ（Counter A）
２４  内部クロックカウンタ（Counter B）
２５  スタートトリガ（Start Trigger）
２６  エンドトリガ（End Trigger）
２７  除算回路（シフト回路）
２８  比較回路（Comparator）
２９  平均値回路（Average logic）
３０  加算回路
４０  クロック制御回路
４１  電源回路
４２  階調基準電圧生成回路
４３  ソース出力制御回路
４４  階調電圧選択回路
４５  ラインラッチ
４６  フレームメモリ
４７  ホストインターフェース
４８  パネルＩ／Ｆ制御回路
１００  表示駆動装置
２００  表示パネル
２０１  ソース線
２０２  ゲート線
２０３  ＲＧＢデマルチプレクサ（RGB-DeMUX）
２０４  ゲート線走査信号生成回路（Gate In Panel）
３００  ホストプロセッサ
１０００  表示装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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