(57)【要約】      （修正有）【課題】半導体表面の結晶の結合を終端させ、且つ、放熱効果の高い半導体装置を提供する。【解決手段】半導体層上に形成されたドレイン電極５と、半導体層上に形成されたソース電極９と、半導体層上に形成され、ドレイン電極とソース電極との間に設けられたゲート電極７と、ドレイン電極上と、ドレイン電極とゲート電極との間にある半導体層上とに積層された第１の化合物半導体層２と、ソース電極上と、ソース電極とゲート電極との間にある半導体層上とに積層された第２の化合物半導体層と、を具備している。【選択図】図２
2016096318.tif 000002
【特許請求の範囲】
【請求項１】
半導体層上に形成された第１の電極と、
前記半導体層上に形成された第２の電極と、
前記半導体層上に形成され、前記第１の電極と前記第２の電極との間に設けられた第３の電極と、
前記第１の電極上と、前記第１の電極と前記第３の電極との間にある前記半導体層の表面上とに積層され、前記半導体層の結晶の格子間接合を終端させる第１の保護膜と、
前記第２の電極上と、前記第２の電極と前記第３の電極との間にある前記半導体層の表面上とに積層され、前記半導体層の熱量を前記第２の電極に伝導させる第２の絶縁層と、
を具備する半導体装置。
【請求項２】
半導体層上に形成された第１の電極と、
前記半導体層上に形成された第２の電極と、
前記半導体層上に形成され、前記第１の電極と前記第２の電極との間に設けられた第３の電極と、
前記第１の電極と前記第３の電極との間にある前記半導体層の表面上に積層され、前記半導体層の結晶の格子間接合を終端させる第１の保護膜と、
前記第１の電極と、前記第２の電極と、前記第３の電極上と、前記第１の保護膜上と、前記第２の電極と前記第３の電極との間にある前記半導体層の表面上とに積層され、前記半導体層の熱量を前記第２の電極に伝導させる第２の保護膜と、
を具備する半導体装置。
【請求項３】
前記第２の電極は前記半導体層から基板方向に向かって形成され、裏面電極と接続している貫通電極を具備する、
請求項１乃至請求項２のいずれか１項に記載の半導体装置。
【請求項４】
前記第１の保護膜は窒化珪素からなる膜であり、
前記第２の保護膜はダイヤモンドからなる膜である、
請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記半導体層は２以上の化合物半導体の層から構成されている、
請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層は窒化物半導体である、
請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては電界効果トランジスタ（Field Effect Transistor 以下、ＦＥＴと称す）の表面に熱伝導性の良い保護膜を積層することで放熱性を高め、熱によるＦＥＴの特性の劣化を抑制することができる。これは窒化物半導体などの高周波動作に適した半導体材料などに効果がある。熱伝導性の良い保護膜としてダイヤモンドがあるが、ダイヤモンド膜は窒化物半導体の結晶との結合を終端する表面保護（パッシベーション）としての効果が低いという課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０５８１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、半導体表面の結晶の結合を終端させ、且つ、放熱効果の高い半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、実施形態の半導体装置は、半導体層上に形成された第１の電極と、前記半導体層上に形成された第２の電極と、前記半導体層上に形成され、前記第１の電極と前記第２の電極との間に設けられた第３の電極と、前記第１の電極上と、前記第１の電極と前記第３の電極との間にある前記半導体層上とに積層された第１の保護膜と、前記第２の電極上と、前記第２の電極と前記第３の電極との間にある前記半導体層上とに積層された第２の保護膜と、を具備している。
【０００６】
また、実施形態の半導体装置は、半導体層上に形成された第１の電極と、前記半導体層上に形成された第２の電極と、前記半導体層上に形成され、前記第１の電極と前記第２の電極との間に設けられた第３の電極と、前記第１の電極と前記第３の電極との間にある前記半導体層上に積層された第１の保護膜と、前記第１乃至第３の電極上と、前記第１の保護膜上と、前記第２の電極と前記第３の電極との間にある前記半導体層上とに積層された第２の保護膜と、を具備している。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態である半導体装置の俯瞰図。
【図２】本発明の第１の実施形態である半導体装置のＡ−Ａにおける断面図。
【図３】本発明の第２の実施形態である半導体装置の断面図。
【図４】本発明の第３の実施形態である半導体装置の断面図。
【図５】本発明の第４の実施形態である半導体装置の断面図。
【図６】本発明の第５の実施形態である半導体装置の俯瞰図。
【図７】本発明の第６の実施形態である半導体装置のＢ−Ｂにおける断面図。
【図８】本発明の第７の実施形態である半導体装置の断面図。
【図９】本発明の第８の実施形態である半導体装置の断面図。
【図１０】本発明の第９の実施形態である半導体装置の断面図。
【発明を実施するための形態】
【０００８】
以下、半導体装置の実施形態を図面に基づき説明する。
【０００９】
（第１の実施形態）
図１は第１の実施形態の俯瞰図である。半導体からなる半導体層１にドレイン電極５、ゲート電極７、ソース電極９（図示せず）がオーミット接触により接続されておりＦＥＴを構成している。半導体層１は例えば、窒化ガリウム（以下ＧａＮと称す）などの化合物半導体などが用いられる。化合物半導体は複数の元素を組み合わせた半導体である。本実施形態の半導体装置は、ドレイン電極５とゲート電極７とソース電極９とが、それぞれの複数電極を構成し、これらが半導体層と接続することで、複数のＦＥＴを構成している。これら複数のＦＥＴを構成している、複数のドレイン電極５とゲート電極７とソース電極９は半導体層１に並列接続されており、それぞれ、ドレインフィンガー、ゲートフィンガー、ソースフィンガーとよばれる。
【００１０】
ドレインフィンガー、ゲートフィンガーはそれぞれ電圧を印加するための、電極パッド（ドレイン電極パッド４、およびゲート電極パッド６）を有している。ドレイン電極パッド４はドレインフィンガーに接続されおり、ゲート電極パッド６はゲートフィンガーに接続されている。これらドレイン電極パッド４およびゲート電極パッド６のそれぞれに電圧を印加することで、複数のＦＥＴについて同一の電圧を印加することが可能となる。
【００１１】
さらに、本実施形態はドレイン電極５とゲート電極７とソース電極９と電極間の半導体層との上に２種の絶縁物からなる保護膜を積層した構造となっている。ドレイン電極パッド４およびゲート電極パッド６は開口しており、それ以外の部分は前述の２種の絶縁物からなる保護膜にて被覆されている。図１では半導体層を半導体層１としている。図２は図１のＡ−Ａにおける第１の実施形態の断面図である。
【００１２】
化合物半導体にはアルミニウム（Ａｌ）やガリウム（Ｇａ）などのIII族の元素とナイトライド（Ｎ）、ヒ素（Ａｓ）などのＶ族の元素とを組み合わせたIII‐Ｖ族半導体などがある。ＧａＮなどナイトライド（Ｎ）を含有する化合物半導体は窒化物半導体とよばれる。この窒化物半導体はIII‐Ｖ族半導体である。
【００１３】
ＧａＮは珪素（以下Ｓｉと称す）と比べてバンドギャップが大きく、電圧の耐圧性に優れているため、高電圧の印加が可能なパワーデバイスとして用いられている。さらに、ＧａＮの飽和電子速度はＳｉよりも大きく、電子移動度はＳｉと同等であることから、マイクロ波用の高周波半導体デバイスとしても用いられている。
【００１４】
ＧａＮによるＦＥＴの作成には基板１０（図２参照）にＧａＮをＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより結晶成長させ、半導体層１を積層させる。ＭＯＣＶＤ法とは基板１０にガス化した金属等を蒸着させることで薄膜を作成する方法である。ただし、本実施形態において、半導体層１の積層方法は、ＭＯＣＶＤ法に限定されないものとする。基板１０にはＳｉや炭化珪素（以下ＳｉＣと称す）やサファイアなどがある。Ｓｉは安価であり、基板１０の材料として広く用いられている。また、ＧａＮの結晶構造は六方晶構造を有している。ＳｉＣやサファイアの結晶格子もＧａＮと同様に六方晶構造を有している。このことから、ＳｉＣやサファイアの基板１０はＳｉと比べてＧａＮの原子との結合に親和性を有している。このため、ＧａＮを用いた半導体において、基板１０にはＳｉＣやサファイアなどが用いられている。
【００１５】
基板１０に半導体層１を積層した後、半導体層１に電極をオーミック接触により取り付けて、ドレイン電極５、ゲート電極７、ソース電極９を作成する。ゲート電極７はドレイン電極５とソース電極９との間に設けられている（図２参照）。ＦＥＴは半導体層１、ドレイン電極５、ゲート電極７、ソース電極９、および基板１０から構成されており、図１のように複数のＦＥＴを基板１０上に作成することができる。図１ではチップに４０個分のＦＥＴを構成しており、図２おいてはＦＥＴ３個分の断面図となる。
【００１６】
ソース電極９と隣接するＦＥＴのソース電極９とは半導体層１から基板１０へ向かう貫通電極８を介して基板１０の裏面に位置する、裏面電極１１にて連結している。また、裏面電極１１は接地されているため、ソース電極９は接地されている。
【００１７】
ＧａＮ層に電極を配置した後、ＣＶＤ（Chemical Vapor Deposition）法などにより第１の保護膜２および第２の保護膜３を積層させる（図２参照）。ＣＶＤ法とは積層する原料となるガスを半導体層１の表面やドレイン電極５、ゲート電極７、ソース電極９上に化学反応により積層させる方法である。ただし、本実施形態において、第１の保護膜２および第２の保護膜３の積層はＣＶＤ法に限定はされないものとする。
【００１８】
第１の保護膜２はＧａＮの結晶格子と近い結晶格子を持つ保護膜を用いる。第１の保護膜２の例として窒化珪素（以下ＳｉＮと称す）からなる保護膜がある。
【００１９】
第１の保護膜２を積層していない場合、半導体層１の表面の結晶の結合が終端していない。このため、電極間の半導体層１の表面上に不純物が付着することがある。この不純物が半導体層１の表面に電荷を有することで、半導体層１のエネルギー準位（界面準位）が大きくなり、半導体層１を流れる電子が半導体層１の表面に引き付けられる。これにより、ソース電極９からドレイン電極５間を流れる電子の速度が低下する。この電子速度の低下はソース電極９からドレイン電極５間を流れるドレイン電流の電流量の低下を招き、ＦＥＴの特性の低下を招く。このドレイン電流の低下を電流コラプスと呼ぶ。
【００２０】
ＳｉＮによる第１の保護膜２は半導体層１の表面を不純物から保護し、半導体層１の表面の界面準位を抑制することができる。これにより、ソース電極９からドレイン電極５間を流れるドレイン電流の電流量の低下による、電流コラプスを防ぎ、ＦＥＴの特性低下を抑制する。界面準位による電流コラプスの影響は、ドレイン電極５下とゲート電極７下との間の領域の方がゲート電極７下とソース電極９下との間の領域よりも大きくなることが知られている。このため、ドレイン電極５とゲート電極７との間にＳｉＮによる第１の保護膜２を積層させ、半導体層１の結晶接合を終端させて、電流コラプスを防ぐことはＦＥＴの特性維持において効果的である。
【００２１】
第２の保護膜３の例としてダイヤモンドからなる保護膜がある。ダイヤモンドによる第２の保護膜３は前述のＳｉＮと比べて熱伝導が高く、ＦＥＴの放熱効果に優れている。ＦＥＴ内部における発熱の熱源となる箇所は半導体層１の内、ゲート電極７の下の領域である。
【００２２】
ＦＥＴ内部において発熱による内部温度の増加は、格子振動や電子の散乱の増加による電子移動度の低下、電子速度の低下や熱による抵抗の増大を招来する。このため、ＦＥＴ内の発熱はＦＥＴの特性の低下を招くこととなる。そこで、熱伝導性に優れた第２の保護膜３を半導体層１の表面に積層することで、ＦＥＴ内部にて発生した熱量を第２の保護膜３を介して、ソース電極７へ伝導させる。ソース電極７へ伝導した熱量は、貫通電極８を介して、基板１０の反対側に位置する裏面電極１１へと伝導し、熱量が分散される。これにより、ＦＥＴの特性の低下をすることが可能となる。貫通電極８は熱量の伝導率を向上させるため、空洞がない方が効果的である。
【００２３】
ゲート電極７下とソース電極９下との間の領域についてはドレイン電極５下とゲート電極７下との間の領域よりも界面準位による影響は少ない。このため、ゲート電極７とソース電極９との間に、第２の保護膜３を積層することで、ＦＥＴの放熱性を高め、特性の劣化を抑制することができる。
【００２４】
なお、図２において、ゲート電極７の一部を第１の保護膜２、残りの部分を第２の保護膜３で被覆しているが、ゲート電極７上の保護膜は第１の保護膜２のみで被覆しても良く、また第２の保護膜３のみで被覆しても良いものとする。
【００２５】
本実施形態の効果は第１の保護膜２により半導体層１の表面を保護し、半導体層１の界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。
【００２６】
（第２の実施形態）
図３は第２の実施形態の半導体装置の断面図である。本実施形態は、半導体層１が第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの異なる２層からなる半導体装置である。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとは格子定数の近いものを組合せて積層させる。この第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの接合面をヘテロ界面と呼ぶ。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとはそれぞれのバンドギャップが異なる。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとが接合した際、ヘテロ界面付近にてエネルギー準位の量子井戸が形成され、量子井戸に電子が高密度で蓄積されることとなる。蓄積された電子は基板１０方向（図３のＺ方向）への移動が抑制され、２次元方向にのみ移動することとなる。これを２次元電子ガス（2 Dimensional Electron Gas、以下、２ＤＥＧと称す）という。これにより高密度の電子が２次元方向にのみ移動することで高電子移動度のトランジスタを作成することができる。このトランジスタを高電子移動度トランジスタ（High Electron Mobility Transistor、以下ＨＥＭＴと称す）という。
【００２７】
第１の化合物半導体層１ａには例えば、III族の元素のＡｌとＧａと、Ｖ族の元素のＮとを含有したＡｌＧａＮなどがある。また、第２の化合粒半導体層１ｂには例えば、ＧａＮなどがある。
【００２８】
本実施形態は第１の実施形態のＦＥＴ構造をＨＥＭＴにしたものである。即ち、結晶の終端面である、第１の化合物半導体層１ａの上に第１の保護膜２および第２の保護膜３を積層したものである。つまり、本実施形態はドレイン電極５とゲート電極７との間の第１の化合物半導体層１ａの上に第１の保護膜２を積層し、ゲート電極７とソース電極９との間の第１の化合物半導体層１ａに第２の保護膜３を積層したものである。
【００２９】
本実施形態の効果は第１の実施形態と同様に、第１の保護膜２により半導体層１の表面を保護し、半導体層１の界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。加えて、本実施形態の効果は第１の実施形態よりも電子の移動度が高移動度であり、高速、高周波での動作が可能という点である。
【００３０】
（第３の実施形態）
図４は第３の実施形態の図である。前述の第１の実施形態はゲート電極７の断面形状が略四角形である。これに対して、本実施形態は、半導体層１とゲート電極７との接触面において、ドレイン電極側の電極端からドレイン電極の間に第１の保護膜２が積層されており、この第１の保護膜２の一部を被覆するようにゲート電極７が形成されている。このようなゲート電極７の構造をフィールドプレート（Field Plate）構造と呼ぶ。
【００３１】
前述の第１の実施形態のＦＥＴの内部の電界強度は、ゲート電極７の電極端の内、ドレイン電極側の電極端に集中することが知られている。そして、ドレイン電極５に印加するドレイン電圧を高くしていくと、電界強度が大きくなり、ＦＥＴの破壊が起きる。
【００３２】
本実施例はゲート電極７を第１の保護膜２の上に被覆させている。即ち、ゲート電極７と半導体層１との間に第１の保護膜２が積層されている。これにより、ゲート電極７のドレイン電極側の電極端に発生する電界強度の分布がドレイン電極側に広がり、電界強度のピークが低く緩和される。このため、第１の実施例と比較して、より印加電圧に対する耐圧性が優れるという効果がある。
【００３３】
本実施形態は第１の実施形態と同様にゲート電極７とドレイン電極５との間の半導体層１の表面に第１の保護膜２を積層し、ゲート電極７とソース電極９との間の半導体層１の表面に第２の半導体層３を積層したものである。第１の保護膜２は半導体層１の結晶接合を終端させ、電流コラプスを抑制するものである。第２の保護膜３は熱伝導率が高く、ＦＥＴ内で発生した熱量の放熱を高めるものである。
【００３４】
以上より、本実施形態の効果は第１の実施形態と同様に、第１の保護膜２により半導体層１の表面を保護し、半導体層１の界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。また、ゲート電極７をフィールドプレート構造とすることで、印加電圧に対する耐圧性が優れるという効果がある。
【００３５】
（第４の実施形態）
図５は第４の実施形態の図である。本実施形態は、第２の実施形態と同様に、半導体層１が第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの異なる２層からなる半導体装置である。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとは格子定数の近いもので組合せて積層させた、ＨＥＭＴ構造である。第１の化合物半導体層１ａには例えば、III族の元素のＡｌとＧａと、Ｖ族の元素のＮとを含有したＡｌＧａＮなどがある。また、第２の化合粒半導体層１ｂには例えば、ＧａＮなどがある。
【００３６】
また、本実施形態は第１の化合物半導体層１ａとゲート電極７との接触面において、ドレイン電極側の電極端からドレイン電極の間に第１の保護膜２が積層されており、この第１の保護膜２の一部を被覆するようにゲート電極７が形成されている。ゲート電極７の構造がフィールドプレート構造となっている。
【００３７】
本実施形態は第２の実施形態と同様にゲート電極７とドレイン電極５との間の第１の化合物半導体層１ａに第１の保護膜２を積層し、ゲート電極７とソース電極９との間の第１の化合物半導体層１ａに第２の半導体層３を積層したものである。第１の保護膜２は第１の化合物半導体層１ａの結晶接合を終端させ、電流コラプスを抑制するものである。第２の保護膜３は熱伝導率が高く、ＦＥＴ内で発生した熱量の放熱を高めるものである。
【００３８】
以上より、本実施形態は第３の実施形態のＦＥＴ構造をＨＥＭＴ構造にしたものである。また、本実施形態は第２の実施形態のゲート電極７をフィールドプレート構造にしたものである。
【００３９】
本実施形態の効果は第２の実施形態と同様に、第１の保護膜２により第１の化合物半導体層１ａの表面を保護し、第１の化合物半導体層１ａの界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。また、ＨＥＭＴ構造とすることで、電子移動度が高くなり、高速、高周波での動作が可能となる。また、ゲート電極７をフィールドプレート構造とすることで、印加電圧に対する耐圧性が優れるという効果がある。
【００４０】
（第５の実施形態）
図６は第５の実施形態の俯瞰図である。半導体からなる半導体層１にドレイン電極５、ゲート電極７、ソース電極９がオーミット接触により接続され、ＦＥＴを構成している点は第１の実施形態と共通である。本実施形態はＦＥＴの半導体層１の上に第１の保護膜２および第２の保護膜３を被覆する点も第１の実施形態と共通である。
【００４１】
本実施形態は第２の保護膜３をドレイン電極パッド４およびゲート電極パッド６を除いて、ＦＥＴ全体に被覆している。図７は図６のＢ−Ｂにおける第４の実施形態の断面図である。
【００４２】
本実施形態はゲート電極７とドレイン電極５との間の半導体層１に、第１の保護膜２を積層させた後、第１の保護膜と、ゲート電極７とソース電極９との間の半導体層１の表面と、ドレイン電極５と、ゲート電極７と、ソース電極９との上に、第２の保護膜３を積層させたものである。第２の保護膜３は、ドレイン電極パッド４およびゲート電極パッド６を除いて、ＦＥＴ全体に積層させてもよい。第１の保護膜２および第２の保護膜は実施形態１と同様に、ＣＶＤ法などにより第１の保護膜２および第２の保護膜３を積層させる。ただし、本実施形態において、第１の保護膜２および第２の保護膜３の積層はＣＶＤ法に限定はされないものとする。
【００４３】
本実施形態の半導体層１は、第１の実施形態と同様に、例えば、ＧａＮなど、高周波動作が可能な素材などがある。また、本実施形態の第１の保護膜２は、第１の実施形態と同様に、例えばＳｉＮなど、ＧａＮの結晶格子と近い結晶格子を持つ保護膜がある。さらに、本実施形態の第２の保護膜３は、第１の実施形態と同様に、例えばダイヤモンドなど熱伝導率がＳｉと比べて高い素材からなる保護膜がある。
【００４４】
界面準位による電流コラプスの影響は、ドレイン電極５下とゲート電極７下との間の領域の方がゲート電極７下とソース電極９下との間の領域よりも大きくなることが知られている。このため、本実施形態は第１の実施形態と同様に、ドレイン電極５とゲート電極７との間にＳｉＮによる第１の保護膜２を積層させ、半導体層１の結晶接合を終端させて、電流コラプスを防ぐことはＦＥＴの特性維持において効果的である。
【００４５】
本実施形態は、熱伝導性に優れた第２の保護膜３を、ドレイン電極パッド４およびゲート電極パッド６を除いたＦＥＴのチップ全体に被覆することで、ＦＥＴ内部にて発生した熱量を第２の保護膜３を介して、ソース電極７へ伝導させる。本実施形態は第１の実施形態と比較して、第２の保護膜３が広くＦＥＴを被覆していることから、熱量が広く分散することになる。ソース電極７へ伝導した熱量は、貫通電極８を介して、基板１０の反対側に位置する裏面電極１１へと伝導し、熱量が分散される。これにより、ＦＥＴの特性の低下をすることが可能となる。貫通電極８は熱量の伝導率を向上させるため、空洞がない方が効果的である。
【００４６】
本実施形態の効果は第１の実施形態と同様に、第１の保護膜２により半導体層１の表面を保護し、半導体層１の界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。
【００４７】
（第６の実施形態）
図８は第６の実施形態の半導体装置の断面図である。本実施形態は、第２の実施形態と同様に、半導体層１が第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの異なる２層からなる半導体装置である。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとは格子定数の近いもので組合せて積層させた、ＨＥＭＴ構造である。
【００４８】
第１の化合物半導体層１ａには例えば、III族の元素のＡｌとＧａと、Ｖ族の元素のＮとを含有したＡｌＧａＮなどがある。また、第２の化合粒半導体層１ｂには例えば、ＧａＮなどがある。
【００４９】
本実施形態は第５の実施形態のＦＥＴ構造をＨＥＭＴ構造にしたものである。即ち、結晶の終端面である、第１の化合物半導体層１ａの上に第１の保護膜２および第２の保護膜３を積層したものである。つまり、本実施形態はドレイン電極５とゲート電極７との間の第１の化合物半導体層１ａの表面上に第１の保護膜２を積層し、その後、ドレイン電極パッド４およびゲート電極パッド６を除いたＨＥＭＴのチップ全体に第２の保護膜３を積層したものである。
【００５０】
また、本実施形態は、第２の実施形態と比較して、第１の保護膜２の被覆をドレイン電極５とゲート電極７との間の第１の化合物半導体層１ａの表面上のみとし、その上から第２の保護膜３がＨＥＭＴ全体を被覆している。このため、本実施形態は第２の実施形態よりも熱量が広く分散されることになる。
【００５１】
上記の第１の化合物半導体層１ａおよび第２の化合物半導体層１ｂにはそれぞれ、ＡｌＧａＮとＧａＮを例として提示したが、ＡｌＧａＮおよびＧａＮに限定する必要はない。第１の化合物半導体層１ａおよび第２の化合物半導体層１ｂは他の化合物半導体でもよい。
【００５２】
本実施形態の効果は第５の実施形態と同様に、第１の保護膜２により半導体層１の表面を保護し、半導体層１の界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。加えて、本実施形態の効果は第５の実施形態よりも電子の移動度が高移動度であり、高速、高周波での動作が可能という点である。
【００５３】
（第７の実施形態）
図９は第７の実施形態の図である。本実施形態は、第５の実施形態のゲート電極７の構造をフィールドプレート構造としている。このため、第５の実施例と比較して、より印加電圧に対する耐圧性が優れるという効果がある。
【００５４】
本実施形態は第１の実施形態と同様にゲート電極７とドレイン電極５との間の半導体層１に第１の保護膜２を積層し、その後、ＦＥＴ全体に対して、第２の半導体層３を積層したものである。第１の保護膜２は半導体層１の結晶接合を終端させ、電流コラプスを抑制するものである。第２の保護膜３は熱伝導率が高く、ＦＥＴ内で発生した熱量の放熱を高めるものである。
【００５５】
以上より、本実施形態の効果は第１の保護膜２により半導体層１の表面を保護し、半導体層１の界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。また、ゲート電極７をフィールドプレート構造とすることで、印加電圧に対する耐圧性が優れるという効果がある。
【００５６】
（第８の実施形態）
図１０は第８の実施形態の図である。本実施形態は半導体層１が第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの異なる２層からなる半導体装置である。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとは格子定数の近いもので組合せて積層させた、ＨＥＭＴ構造である。第１の化合物半導体層１ａには例えば、III族の元素のＡｌとＧａと、Ｖ族の元素のＮとを含有したＡｌＧａＮなどがある。また、第２の化合粒半導体層１ｂには例えば、ＧａＮなどがある。
【００５７】
また、本実施形態はゲート電極７の構造がフィールドプレート構造となっている。さらに、本実施形態は第６の実施形態と同様にゲート電極７とドレイン電極５との間の第１の化合物半導体層１ａに第１の保護膜２を積層し、その後、ＨＥＭＴ全体に対して、第２の半導体層３を積層したものである。第１の保護膜２は第１の化合物半導体層１ａの結晶接合を終端させ、電流コラプスを抑制するものである。第２の保護膜３は熱伝導率が高く、ＦＥＴ内で発生した熱量の放熱を高めるものである。
【００５８】
本実施形態は第７の実施形態のＦＥＴ構造をＨＥＭＴ構造にしたものである。また、本実施形態は第６の実施形態のゲート電極７をフィールドプレート構造にしたものである。
【００５９】
以上より、本実施形態の効果は第１の保護膜２により第１の化合物半導体層１ａの表面を保護し、第１の化合物半導体層１ａの界面準位の増加を抑制することで、ＦＥＴの特性の低下を抑制できることである。さらに、本実施形態の効果は第２の保護膜３によりＦＥＴの放熱性を向上し、ＦＥＴ内部の熱によるＦＥＴの特性の低下を抑制することである。また、ＨＥＭＴ構造とすることで、電子移動度が高くなり、高速、高周波での動作が可能となる。また、ゲート電極７をフィールドプレート構造とすることで、印加電圧に対する耐圧性が優れるという効果がある。
【００６０】
上述の第１の実施形態乃至第８の実施形態において、半導体層１および第２の半導体層１ｂにはＧａＮを、第１の化合物半導体層１ａにはＡｌＧａＮを例として提示したが、実施形態はこれらの素材に限定する必要はない。半導体層１は他の化合物半導体、および他の半導体材料でもよい。第１の化合物半導体層１ａおよび第２の化合物半導体層１ｂは他の化合物半導体でもよい。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１‥‥半導体層、１ａ‥‥第１の化合物半導体層、１ｂ‥‥第２の化合物半導体層、２‥‥第１の保護膜（ＳｉＮ膜）、３‥‥第２の保護膜（ダイヤモンド膜）、４‥‥ドレイン電極パッド、５‥‥ドレイン電極、６‥‥ゲート電極パッド、７‥‥ゲート電極、８‥‥貫通電極、９‥‥ソース電極、１０‥‥基板、１１‥‥裏面電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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