(57)【要約】      （修正有）【課題】トンネルＦＥＴを用いても保持ノードの電位の保持特性を改善するＳＲＡＭを備えた半導体集積回路を提供する。【解決手段】トンネルＦＥＴからなる第１〜第４トランジスタＴ１〜Ｔ４を備えたメモリセルであって、第１トランジスタＴ１のドレインと第３トランジスタＴ３のドレインとが共有化され、第２トランジスタＴ２のドレインと第４トランジスタＴ４のドレインとが共有化され、第３トランジスタＴ３のゲートが第２および第４トランジスタＴ４の共有化されたドレインに接続され、第４トランジスタＴ４のゲートが第１および第３トランジスタＴ１、Ｔ３の共有化されたドレインに接続される。第１および第２トランジスタＴ１、Ｔ２のそれぞれのゲートが接続されるワード線ＷＬと、第１トランジスタＴ１のソースに接続されるビット線ＢＬと、第２トランジスタＴ２のソースに接続されるビット線／ＢＬと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれがトンネルＦＥＴからなる第１乃至第４トランジスタを備えたメモリセルであって、前記第１トランジスタのドレインと前記第３トランジスタのドレインとが共有化され、前記第２トランジスタのドレインと前記第４トランジスタのドレインとが共有化され、前記第３トランジスタのゲートが前記第２および前記第４トランジスタの共有化されたドレインに接続され、前記第４トランジスタのゲートが前記第１および前記第３トランジスタの共有化されたドレインに接続されたメモリセルと、
前記第１および第２トランジスタのそれぞれのゲートが接続される第１配線と、
前記第１トランジスタのソースに接続される第２配線と、
前記第２トランジスタのソースに接続される第３配線と、
を備え、
書き込み時には前記第１および第２トランジスタの一方にはｐｎ接合の順方向の電流が流れ、他方にはトンネル電流が流れ、
読み出し時には、前記第１および第２トランジスタの一方にはトンネル電流が流れ、他方には電流が流れない、半導体集積回路。
【請求項２】
マトリクス状に配列された複数のメモリセルであって、各メモリセルは、それぞれがトンネルＦＥＴからなる第１乃至第４トランジスタを有し、前記第１トランジスタのドレインと前記第３トランジスタのドレインとが共有化され、前記第２トランジスタのドレインと前記第４トランジスタのドレインとが共有化され、前記第３トランジスタのゲートが前記第２および前記第４トランジスタの共有化されたドレインに接続され、前記第４トランジスタのゲートが前記第１および前記第３トランジスタの共有化されたドレインに接続された、複数のメモリセルと、
行毎に設けられた複数の第１配線であって、各第１配線は対応する行に配列されたメモリセルの前記第１および第２トランジスタのそれぞれのゲートに接続される、複数の第１配線と、
列毎に設けられた複数の第２配線であって、各第２配線は対応する列に配列されたメモリセルの前記第１トランジスタのソースに接続される、複数の第２配線と、
列毎に設けられた複数の第３配線であって、各第３配線は対応する列に配列されたメモリセルの前記第２トランジスタのソースに接続される、複数の第３配線と、
前記複数の第１配線を駆動する第１駆動回路と、
前記複数の第２配線および前記複数の第３配線を駆動する第２駆動回路と、
を備え、
前記第１および第２駆動回路は、書き込み時に前記第１および第２トランジスタの一方にはｐｎ接合の順方向の電流が流れ、他方にはトンネル電流が流れるように駆動し、
読み出し時に、前記第１および第２トランジスタの一方にはトンネル電流が流れ、他方には電流が流れないように駆動する半導体集積回路。
【請求項３】
前記第１および第３トランジスタの共有されたドレインに一端が接続され、他端が駆動電源に接続される第１負荷抵抗と、
前記第２および第４トランジスタの共有されたドレインに一端が接続され、他端が駆動電源に接続される第２負荷抵抗と、
を更に備えて請求項１または２記載の半導体集積回路。
【請求項４】
前記第１および第３トランジスタの共有化されたドレインはｎ型拡散層であり、前記第２および第４トランジスタの共有化されたドレインはｎ型拡散層である請求項１乃至３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
トンネル電界効果トランジスタ（以下、トンネルＦＥＴともいう）は、ＭＯＳＦＥＴと同様に４端子素子である。しかし、トンネルＦＥＴは、ＭＯＳＦＥＴとソースおよびドレイン（以下、Ｓ／Ｄともいう）層の導電型が異なっており、ソース側のｐｎ接合の逆方向電流（トンネル電流）を利用する。したがって、急峻なＳ値を達成できる可能性があり、超低消費電力用ＬＳＩのロジック回路やＢｉＣＳ（Bit Cost Scalable）の周辺回路への応用が見込まれる。
【０００３】
しかしながら、トンネルＦＥＴにおいてはＳ／Ｄ層の電導型が同一でないことから、トンネルＦＥＴをＳＲＡＭ（Static Random Access Memory）に用いた場合に、以下の問題がある。
【０００４】
ａ）電流が一方向となるため、ＳＲＡＭ中の転送ゲートは双方向動作にする必要があり、トランジスタ数が増加する。
【０００５】
ｂ）トンネルＦＥＴをバルク基板に形成した場合には、基板とのｐｎ接合リークがあるので、ＳＲＡＭの情報を保持する保持ノードの電位を保持することが難しい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−００８７９５号公報
【特許文献２】特願２０１３−０７４２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、トンネルＦＥＴを用いても保持ノードの電位の保持特性を改善することのできるＳＲＡＭを備えた半導体集積回路を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体集積回路は、それぞれがトンネルＦＥＴからなる第１乃至第４トランジスタを備えたメモリセルであって、前記第１トランジスタのドレインと前記第３トランジスタのドレインとが共有化され、前記第２トランジスタのドレインと前記第４トランジスタのドレインとが共有化され、前記第３トランジスタのゲートが前記第２および前記第４トランジスタの共有化されたドレインに接続され、前記第４トランジスタのゲートが前記第１および前記第３トランジスタの共有化されたドレインに接続されたメモリセルと、前記第１および第２トランジスタのそれぞれのゲートが接続される第１配線と、前記第１トランジスタのソースに接続される第２配線と、前記第２トランジスタのソースに接続される第３配線と、を備え、書き込み時には前記第１および第２トランジスタの一方にはｐｎ接合の順方向の電流が流れ、他方にはトンネル電流が流れ、読み出し時には、前記第１および第２トランジスタの一方にはトンネル電流が流れ、他方には電流が流れない。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態による半導体集積回路のＳＲＡＭのメモリセルを示す回路図。
【図２】第１実施形態に係るメモリセルの断面図。
【図３】第１実施形態に係るメモリセルの情報の保持動作を説明する断面図。
【図４】第２実施形態による半導体集積回路のＳＲＡＭのメモリセルを示す回路図。
【図５】第２実施形態に係るメモリセルのレイアウトを示す図。
【図６】第２実施形態に係るメモリセルの情報の保持動作を説明する回路図。
【図７】第２実施形態に係るメモリセルの読み出し動作を説明する回路図。
【図８】第２実施形態に係るメモリセルの読み出し動作後を説明する断面図。
【図９】第２実施形態に係るメモリセルの書き込み動作を説明する回路図。
【図１０】第３実施形態による半導体集積回路を示すブッロク図。
【発明を実施するための形態】
【００１０】
本発明の実施形態について以下に、図面を参照して説明する。
【００１１】
（第１実施形態）
第１実施形態の半導体集積回路を図１乃至図３を参照して説明する。この第１実施形態の半導体集積回路は、ＳＲＡＭを備えており、このＳＲＡＭは少なくとも１個のメモリセルを有し、このメモリセルを図１に示す。このメモリセルは、それぞれがトンネルＦＥＴである４個のトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４と、負荷抵抗Ｌ１、Ｌ２と、を備えている。
【００１２】
トランジスタＴ１、Ｔ２はそれぞれ選択トランジスタであって、それぞれのゲートがワード線ＷＬに接続されている。トランジスタＴ３、Ｔ４はそれぞれ駆動トランジスタであって、それぞれのソースおよびドレインの一方が接地されている。
【００１３】
トランジスタＴ１はソースおよびドレインの一方（図１ではソースＳ）がビット線ＢＬに接続され、他方（図１ではドレインＤ）がノードｇ１に接続されている。トランジスタＴ２はソースおよびドレインの一方（図１ではソースＳ）がビット線／ＢＬに接続され、他方（図１ではドレインＤ）がノードｇ２に接続されている。
【００１４】
トランジスタＴ３は、ソースおよびドレインの一方（図１ではドレイン）がノードｇ１に接続され、ゲートがノードｇ２に接続されている。トランジスタＴ４は、ソースおよびドレインの一方（図１ではドレイン）がノードｇ２に接続され、ゲートがノードｇ１に接続されている。
【００１５】
したがって、トランジスタＴ１、Ｔ３は、ノードｇ１を介してビット線ＢＬと接地電源との間で直列に接続されている。また、トランジスタＴ２、Ｔ４は、ノードｇ２を介してビット線／ＢＬと接地電源との間で直列に接続されている。
【００１６】
負荷抵抗Ｌ１は、一端が駆動電源Ｖｄｄに接続され、他端がノードｇ１に接続されている。負荷抵抗Ｌ２は、一端が駆動電源Ｖｄｄに接続され、他端がノードｇ２に接続されている。すなわち、負荷抵抗Ｌ１とトランジスタＴ３は、ノードｇ１を介して駆動電源と接地電源との間で直列に接続され、負荷抵抗Ｌ２とトランジスタＴ４は、ノードｇ２を介して駆動電源と接地電源との間で直列に接続されている。
【００１７】
本実施形態においては、トランジスタＴ１、Ｔ２はそれぞれ、ソースがｐ型拡散領域、ドレインがｎ型拡散領域である。トランジスタＴ３、Ｔ４はそれぞれ、ソースがｐ型拡散領域、ドレインがｎ型拡散領域である。そして、図２に示すように、トランジスタＴ２のドレインＤとトランジスタＴ４のドレインＤは、共通のｎ型拡散層となっている。すなわち、トランジスタＴ２とトランジスタＴ４はドレインを共有している。なお、図２は、トランジスタＴ２、Ｔ３の断面図である。また、トランジスタＴ２はｐ型半導体基板に形成され、ソースＳはｐ型拡散層であって、このｐ型拡散層は、上記半導体基板に形成されたｎ型拡散層に形成される。トランジスタＴ２のドレインＤは上記半導体基板に形成されたｎ型拡散層である。トランジスタＴ４はｐ型半導体基板に形成され、ソースＳはｐ型拡散層であって、このｐ型拡散層は、上記半導体基板に形成されたｎ型拡散層に形成される。トランジスタＴ４のドレインＤは上記半導体基板に形成されたｎ型拡散層である。
【００１８】
図示していないが、本実施形態においては、同様に、トランジスタＴ１のドレインＤとトランジスタＴ３のドレインＤは、共通のｎ型拡散層となっている。すなわち、トランジスタＴ１とトランジスタＴ３はドレインを共有している。また、図示していないが同様に、トランジスタＴ１はｐ型半導体基板に形成され、ソースＳはｐ型拡散層であって、このｐ型拡散層は、上記半導体基板に形成されたｎ型拡散層に形成される。トランジスタＴ１のドレインＤは上記半導体基板に形成されたｎ型拡散層である。トランジスタＴ３はｐ型半導体基板に形成され、ソースＳはｐ型拡散層であって、このｐ型拡散層は、上記半導体基板に形成されたｎ型拡散層に形成される。トランジスタＴ３のドレインＤは上記半導体基板に形成されたｎ型拡散層である。
【００１９】
（情報の保持）
次に、本実施形態において、メモリセルが情報を保持しているときに、保持ノードにおける電位に変動がないことについて図３を参照して説明する。この場合、ワード線ＷＬ、ビット線ＢＬ、／ＢＬの電位はそれぞれ「０」レベルとなっている。説明を簡単にするために、ノードｇ１が情報「０」を保持し、ノードｇ２が情報「１」を保持している場合を例にとって説明する。
【００２０】
図３は、上記状態におけるトランジスタＴ２およびトランジスタＴ４の断面図である。ビット線／ＢＬの電位が「０」レベルであるから、トランジスタＴ２のソースＳの電位は「０」レベルである。ワード線ＷＬの電位が「０」レベルであるから、トランジスタＴ１およびＴ２のそれぞれのゲートの電位は「０」レベルである。ノードｇ１は情報「０」を保持しているので、トランジスタＴ４のゲート電位は「０」レベルである。また、ノードｇ２は情報「１」を保持しているため、トランジスタＴ２およびトランジスタＴ４のドレインの電位は「１」レベルである。トランジスタＴ４のソースは接地されているため、ソースの電位は「０」レベルとなる。
【００２１】
図３から分かるように、トランジスタＴ２およびトランジスタＴ４のドレインの電位、すなわちノードｇ２の電位が「１」レベルであっても、ドレインはｎ型拡散層であり、半導体基板がｐ型であるため、ドレインから半導体基板への方向は、ｐｎ接合において電流が流れるための逆方向となる。このため、ドレインから半導体基板には電流が流れない。また、このとき、トランジスタＴ４はｏｆｆ状態であるので、トランジスタＴ４におけるソースとドレインとの間にも電流が流れない。すなわち、ノードｇ２の電位は保持される。
【００２２】
また、ノードｇ２の電位が「１」レベルであるので、トランジスタＴ３はｏｎ状態となる。トランジスタＴ３のソースが接地されているので、ノードｇ１の電位レベルは「０」の状態に保持される。
【００２３】
上記説明では、ノードｇ１が情報「０」を保持し、ノードｇ２が情報「１」を保持していた。しかし、上記説明したからわかるように、ノードｇ１が情報「１」を保持し、ノードｇ２が情報「０」を保持している場合も、ノードｇ１の電位は保持される。
【００２４】
本実施形態の読み出しおよび書き込み動作は、後述する第２実施形態と同様に行うことができので、これらの読み出しおよび書き込み動作は第２実施形態で説明する。
【００２５】
以上説明したことからわかるように、第１実施形態によれば、トンネルＦＥＴを用いても保持ノードの電位の保持特性を改善することのできるＳＲＡＭを備えた半導体集積回路を提供することが可能となる。
【００２６】
また、選択トランジスタと駆動トランジスタはドレイン拡散層を共有しているので、ＳＴＩ（Shallow Trench Isolation)が不要となりセル面積を小さくすることができる。
【００２７】
（第２実施形態）
第２実施形態による半導体集積回路について図４乃至図９を参照して説明する。この第２実施形態の半導体集積回路は、ＳＲＡＭを備えており、このＳＲＡＭは少なくとも１個のメモリセルを有し、このメモリセルの回路図を図４に示す。この第２実施形態に係るメモリセルは、図１に示す第１実施形態に係るメモリセルにおいて、負荷抵抗Ｌ１、Ｌ２を削除した構成を有している。
【００２８】
第２実施形態に係るメモリセルのレイアウトを図５に示す。図５から分かるように、トランジスタＴ１、Ｔ２のソースＳはｐ型拡散層であって、それぞれ、ビット線ＢＬ、／ＢＬに接続され、それぞれのゲートはワード線ＷＬとなっている。トランジスタＴ１、Ｔ３のドレインＤはｎ型拡散層であって共有化されている。トランジスタＴ２、Ｔ４のドレインＤはｎ型拡散層であって共有化されている。トランジスタＴ３のゲートはトランジスタＴ２、Ｔ４のドレインＤに接続され、トランジスタＴ４のゲートはトランジスタＴ１、Ｔ３のドレインＤに接続されている。また、トランジスタＴ３、Ｔ４のソースはｐ型拡散層であって、ソースは接地されている。
【００２９】
（情報の保持）
第２実施形態に係るメモリセルの情報の保持動作について図６を参照して説明する。この場合、ワード線ＷＬ、ビット線ＢＬ、／ＢＬの電位はそれぞれ「０」レベルとなっている。説明を簡単にするために、ノードｇ１が情報「１」を保持し、ノードｇ２が情報「０」を保持している場合を例にとって説明する。
【００３０】
ビット線ＢＬの電位が「０」レベルであるから、トランジスタＴ１のソースＳの電位は「０」レベルである。ワード線ＷＬの電位が「０」レベルであるから、トランジスタＴ１およびトランジスタＴ２のそれぞれのゲートの電位は「０」レベルである。また、ノードｇ１は情報「１」を保持しているため、トランジスタＴ１およびトランジスタＴ３のドレインの電位は「１」レベルである。トランジスタＴ３のソースは接地されているため、ソースの電位は「０」レベルとなる。
【００３１】
トランジスタＴ１およびトランジスタＴ３のドレインの電位、すなわちノードｇ１の電位が「１」レベルであっても、第１実施形態と同様に、ドレインはｎ型拡散層であり、半導体基板がｐ型であるため、ドレインから半導体基板への方向は、ｐｎ接合において電流が流れるための逆方向となる。このため、ドレインから半導体基板には電流が流れない。また、このとき、トランジスタＴ３はｏｆｆ状態であるので、トランジスタＴ３におけるソースとドレインとの間にも電流が流れない。すなわち、ノードｇ１の電位は保持される。
【００３２】
上記説明では、ノードｇ１が情報「１」を保持し、ノードｇ２が情報「０」を保持していた。しかし、上記説明したからわかるように、ノードｇ１が情報「０」を保持し、ノードｇ２が情報「１」を保持している場合も、ノードｇ２の電位は保持される。
【００３３】
なお、第１実施形態では、ノードｇ１、ｇ２に負荷抵抗が設けられているので、この保持動作中において、電位の低いノードには、駆動電源Ｖｄｄ、負荷抵抗から電流が流れる。例えば、ノードｇ１の電位が高く、ノードｇ２の電位が低い場合には、トランジスタＴ４はｏｎ状態となるので、駆動電源Ｖｄｄ、負荷抵抗Ｌ２、ノードｇ２、トランジスタＴ４を介して電流が流れる。
【００３４】
これに対して、第２実施形態においては、負荷抵抗が設けられていないので、電流は流れず、消費電力は第１実施形態に比べて少なくすることができる。
【００３５】
（読み出し動作）
次に、第２実施形態に係るメモリセルの読み出し動作について図７及び図８を参照して説明する。説明を簡単にするために、ノードｇ１が情報「１」を保持し、ノードｇ２が情報「０」を保持している場合を例にとって説明する。また、読み出し動作を開始する直前では、ビット線ＢＬ、／ＢＬの電位は「０」レベル、ワード線ＷＬの電位も「０」レベルである（図７）。そして、トランジスタＴ１、Ｔ２、Ｔ３はｏｆｆ状態、トランジスタＴ４はｏｎ状態となっている。
【００３６】
まず、ワード線ＷＬの電位を「１」レベルにする。これにより、トランジスタＴ１、Ｔ２がｏｎする。このとき、ノードｇ１の電位レベルが「１」であり、ビット線ＢＬの電位が「０」レベルであるので、トランジスタＴ１のドレインとソースとの間にｐｎ接合の逆方向の電圧が印加される。これにより、電子がトランジスタＴ１のソースからドレインに向かってトンネルする、すなわち、トランジスタＴ１のドレインからソースに向かってトンネル電流が流れる。この時のトランジスタＴ１、Ｔ２の断面を図８に示す。図８からわかるように、トランジスタＴ１のソースＳはｐ型拡散層、ドレインＤはｎ型拡散層であるから、トランジスタＴ１のドレインＤからソースＳへの方向は、ｐｎ接合において電流が流れるための逆方向となる。このため、ノードｇ１の電位は保持される。
【００３７】
一方、トランジスタＴ２がｏｎ状態のときは、ノードｇ２の電位は「０」レベル、ビット線／ＢＬの電位も「０」レベルであるので、トランジスタＴ２にはビット線／ＢＬから電流が流れ込まず、ノードｇ２からトランジスタＴ４を介して接地電源にも電流が流れない。
【００３８】
ワード線ＷＬの電位を「１」レベルにした後のビット線ＢＬの電位と、ビット線／ＢＬの電位（「０」レベル）とを図示しないセンスアンプを介して読み出し回路によって読み出す。これにより、読み出し動作が終了する。
【００３９】
（書き込み動作）
次に、第２実施形態に係るメモリセルの書き込み動作について図９を参照して説明する。説明を簡単にするために、ノードｇ１が情報「０」を保持し、ノードｇ２が情報「１」を保持している場合を例にとって説明する。また、書き込み動作を開始する直前では、ビット線ＢＬ、／ＢＬの電位は「０」レベル、ワード線ＷＬの電位も「０」レベルである。そして、トランジスタＴ１、Ｔ２、Ｔ４はｏｆｆ状態、トランジスタＴ３はｏｎ状態となっている。
【００４０】
まず、図示しない書き込み回路によって、ビット線ＢＬの電位を「１」レベル、ビット線／ＢＬの電位を「０」レベルにする。そして、図示しない駆動回路によってワード線ＷＬの電位を「０」レベルから「１」レベルにする。これにより、トランジスタＴ１、Ｔ２がｏｎ状態となり、トランジスタＴ１のソースおよびドレインには、ｐｎ接合の順方向の電圧が印加されるとともに、トランジスタＴ２のソースおよびドレインには、ｐｎ接合の逆方向の電圧が印加される。このとき、トランジスタＴ１を介してビット線ＢＬからノードｇ１に向かう方向にダイオード電流が流れ、トランジスタＴ２を介してノードｇ２からビット線／ＢＬに向かう方向にトンネル電流が流れる。これにより、ノードｇ１の電位が「０」レベルから「１」レベルになるとともに、ノードｇ２の電位が「１」レベルから「０」レベルになる。ノードｇ１、ｇ２の電位レベルが変化したことにより、トランジスタＴ３がｏｆｆ状態となり、トランジスタＴ４はｏｎ状態となる。
【００４１】
なお、書き込みマージンを向上させるために、第１および第２実施形態において、選択トランジスタＴ１、Ｔ２の駆動力を駆動トランジスタＴ３、Ｔ４の駆動力に比べて大きくする。これにより、選択トランジスタＴ２にトンネル電流が流れやすくなるとともに選択トランジスタＴ１に順方向電流（ダイオード電流）が流れやすくなる。
【００４２】
以上説明したように、第２実施形態によれば、トンネルＦＥＴを用いても保持ノードの電位の保持特性を改善することのできるＳＲＡＭを備えた半導体集積回路を提供することが可能となる。
【００４３】
また、選択トランジスタと駆動トランジスタはドレイン拡散層を共有しているので、ＳＴＩ（Shallow Trench Isolation)が不要となりセル面積を小さくすることができる。
【００４４】
（第３実施形態）
第３実施形態のよる半導体集積回路を図１０に示す。この第３実施形態の半導体集積回路は、複数のメモリセルＭＣがマトリクス状に配列されたセルアレイ１００と、行毎に設けられたワード線ＷＬ１〜ＷＬｍを選択して駆動する駆動回路１１０と、列毎に設けられたビット線対ＢＬ１、／ＢＬ１〜ＢＬｎ、／ＢＬｎを選択して駆動する駆動回路１２０と、を備えている。メモリセルＭＣは、第１または第２実施形態に係るＳＲＡＭのメモリセルである。
【００４５】
駆動回路１１０は、読み出し動作時または書き込み動作時に、複数のワード線ＷＬ１〜ＷＬｍから１本のワード線を選択し、この選択したワード線に電圧を印加する。駆動回路１２０は、センスアンプおよび読み出し回路ならびに書き込み回路を含み、読み出し動作時または書き込み動作時に、複数組のビット線対ＢＬ１、／ＢＬ１〜ＢＬｎ、／ＢＬｎから一組のビット線対を選択する。読み出し時は、選択したビット線対からの電位を、センスアンプを介して読み出す。これにより、選択したビット線対および駆動回路１１０によって選択されたワード線に接続するメモリセルから情報を読み出す。また書き込み時は、複数組のビット線対ＢＬ１、／ＢＬ１〜ＢＬｎ、／ＢＬｎから一組のビット線対を選択し、選択したビット線対に書き込み電圧を印加する。これにより、選択したビット線対および駆動回路１１０によって選択されたワード線に接続するメモリセルに情報を書き込むことができる。
【００４６】
この第３実施形態の半導体集積回路は、メモリセルとして第１実施形態または第２実施形態に係るメモリセルを用いているので、第１および第２実施形態と同様に、トンネルＦＥＴを用いても保持ノードの電位の保持特性を改善することのできるＳＲＡＭを備えた半導体集積回路を提供することが可能となる。
【００４７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４８】
Ｔ１〜Ｔ４  トンネルＦＥＴ
Ｌ１、Ｌ２  負荷抵抗
ＢＬ、／ＢＬ  ビット線
ＷＬ  ワード線
Ｓ  ソース
Ｄ  ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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