(57)【要約】【課題】  複数のトランジスタを持つ半導体装置においてチップサイズの縮小と放熱性の向上を図る。【解決手段】  半導体層205に横型NMOSFETからなるハイサイド・トランジスタ300とローサイド・トランジスタ301が形成され、ハイサイド・トランジスタ300はソース領域22がドレイン領域23を取囲み、ローサイド・トランジスタ301はドレイン領域23がソース領域22を取囲む。さらに、ハイサイド・トランジスタのP型ウェル拡散層20はSOI基板に達し、前記P型ウェル拡散層とローサイド・トランジスタのドレインドリフト領域206はPN接合を以て接する部分を有し、かつ、共通の電極により短絡されるよう半導体装置を構成する。【選択図】  図２
2016063099.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのトランジスタを含んで構成されるハイサイド回路と、少なくとも１つのトランジスタを含んで構成されるローサイド回路とを備えた半導体装置であって、
前記ハイサイド回路と前記ローサイド回路とが共通のトレンチで包括的に囲まれている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ハイサイド回路を構成するトランジスタおよび前記ローサイド回路を構成するトランジスタがNMOSトランジスタである
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ハイサイド回路を構成するトランジスタおよび前記ローサイド回路を構成するトランジスタがIGBTトランジスタである
ことを特徴とする半導体装置。
【請求項４】
SOI基板上に形成された、ハイサイド回路およびローサイド回路を含んで成る出力回路を備えた半導体装置であって、
前記ハイサイド回路および前記ローサイドはいずれもNMOSトランジスタを含んで構成され、
前記ハイサイド回路のNMOSトランジスタはソース領域がドレイン領域を取囲み、
前記ローサイド回路のNMOSトランジスタはドレイン領域がソース領域を取囲み、
前記ハイサイド回路のNMOSトランジスタのP型ウェル拡散層は前記ローサイド回路のNMOSトランジスタのドレインドリフト領域とPN接合を以て互いに接する部分を有し、
前記ハイサイド回路のソース領域のP型ウェル拡散層はSOI基板の埋め込み酸化膜に達していて、前記PN接合を電気的に短絡する電極が形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ハイサイド回路および前記ローサイド回路を構成するトランジスタは共通のトレンチで包括的に囲まれている
ことを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記ハイサイド回路は複数のトランジスタが互いに並列に接続されて成るハイサイド・トランジスタ群を含んで構成され、
前記ローサイド回路は複数のトランジスタが互いに並列に接続されて成るローサイド・トランジスタ群を含んで構成され、
前記ハイサイド・トランジスタ群と前記ローサイド・トランジスタ群とは共通のトレンチで包括的に囲まれている
ことを特徴とする半導体装置。
【請求項７】
SOI基板上に形成された、ハイサイド回路およびローサイド回路を含んで成る出力回路を備えた半導体装置であって、
前記ハイサイド回路および前記ローサイド回路はいずれもIGBTトランジスタを含んで構成され、
前記ハイサイド回路のIGBTトランジスタはエミッタ領域がコレクタ領域を取囲み、
前記ローサイド回路のIGBTトランジスタはコレクタ領域がエミッタ領域を取囲み、
前記ハイサイド回路のIGBTトランジスタのP型ウェル拡散層は前記ローサイド回路のIGBTトランジスタのドリフト領域とPN接合を以て互いに接する部分を有し、
前記ハイサイド回路のエミッタ領域のP型ウェル拡散層はSOI基板の埋め込み酸化膜に達していて、前記PN接合を電気的に短絡する電極が形成されている
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ハイサイド回路および前記ローサイド回路を構成するトランジスタは共通のトレンチで包括的に囲まれている
ことを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記ハイサイド回路は複数のトランジスタが互いに並列に接続されて成るハイサイド・トランジスタ群を含んで構成され、
前記ローサイド回路は複数のトランジスタが互いに並列に接続されて成るローサイド・トランジスタ群を含んで構成され、
前記ハイサイド・トランジスタ群と前記ローサイド・トランジスタ群とは共通のトレンチで包括的に囲まれている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、例えばインバータICのようにハイサイド・トランジスタとローサイド・トランジスタからなる出力回路を有する回路装置に適用して有効な半導体装置に関する。
【背景技術】
【０００２】
従来、ハイサイド・トランジスタとローサイド・トランジスタを同一チップに形成し、各素子間が絶縁層を有する素子分離領域によって隔てられている半導体装置があった（例えば、特許文献１参照）。
【０００３】
また、従来、バルクSi基板に形成された半導体装置とトレンチで絶縁分離された半導体装置のゲートにパルス電圧を印加した場合、トレンチが形成されることでパルス長20μsでは温度が20度上昇することが知られていた（例えば、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６４４７２号公報
【非特許文献】
【０００５】
【非特許文献１】IEEE 2009 「Necessity of Pulse Hot Carrier Evaluation in Suppressing Self-Heating Effect for SOI Smart Power」Fig.6
【発明の概要】
【発明が解決しようとする課題】
【０００６】
スイッチング用の半導体素子が1つの半導体層に搭載された半導体装置として、例えば、直流電力を交流電力に変換するインバータ回路がある。インバータ回路は、電源とグランド間にハイサイド・トランジスタとローサイド・トランジスタを直列に接続し、制御回路から両トランジスタのゲート電極に所定の制御信号を印加することにより、ハイサイド・トランジスタとローサイド・トランジスタに接続された出力端子から交流電圧を出力する。
【０００７】
近年、インバータ回路を小型化するため、ハイサイド・トランジスタとローサイド・トランジスタとこれらを駆動、制御および保護する回路を1つの半導体基板上に集積したパワーICが開発されている。パワーICに使われる基板として、Si基板上に形成された酸化膜層(埋め込み絶縁層)上にSi層(SOI(Silicon On Insulator)層)が形成されたSOI基板がある。SOI基板は、デバイスの高耐圧化が可能であり、100Vを越える電源電圧に対応したインバータ回路などの高耐圧パワーICに広く使われている。このSOI基板上に形成される異なる機能を有するトランジスタ間は絶縁層を埋め込んだトレンチにより電気的に絶縁分離される。これにより、Si基板に対して各トランジスタを完全に絶縁分離できるため、PN接合分離では困難であるハイサイド・トランジスタの形成を可能とし、寄生トランジスタが動作するのを防ぐことができる。
【０００８】
図７に従来のインバータ回路を構成する横型MOSFETの平面図を示す。トレンチ絶縁分離によって、ハイサイド・トランジスタとローサイド・トランジスタが分離されている。また、特許文献1で代表される構造は、SOI基板の半導体層にトレンチ絶縁分離部が設けられており、そのトレンチ絶縁分離によって、インバータ回路のハイサイド・トランジスタとローサイド・トランジスタは分離されている。
【０００９】
このようなSOI基板とトレンチ分離を組み合わせた半導体装置は寄生容量の低減、高耐圧化が可能である反面、埋め込み絶縁膜およびトレンチは熱伝導率が低く、トランジスタで発生した熱が拡散しにくいという問題がある。非特許文献1に示すようにバルクSi基板に形成された半導体装置とトレンチで絶縁分離された半導体装置のゲートにパルス電圧を印加した場合、トレンチが形成されることでパルス長20μsでは温度が20度上昇する。このため、従来のインバータICのようにハイサイド・トランジスタとローサイド・トランジスタが各々トレンチで分離されている場合、トランジスタ動作により発生する熱が周囲に拡散せずに、温度が瞬間的に増大し、これによって、トランジスタのオン抵抗の増大や、トランジスタの信頼性が低下するという問題がある。
【００１０】
さらに、チップサイズの縮小はコスト低減に有効であり、より一層の小型化が求められるが、トレンチの絶縁性を保つため、ドレイン領域/トレンチ間距離やソース領域/トレンチ間距離の縮小によるサイズの縮小には上限がある。
【００１１】
したがって、チップサイズの縮小と、動作時の素子の放熱性向上とを可能とする半導体装置を提供することが課題となる。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体装置の代表的なものの一例を示せば、以下の通りである。すなわち、本発明の半導体装置は、例えば、少なくとも１つのトランジスタを含んで構成されるハイサイド回路と、少なくとも１つのトランジスタを含んで構成されるローサイド回路とを備えた半導体装置であって、前記ハイサイド回路と前記ローサイド回路とが共通のトレンチで包括的に囲まれていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、チップサイズの縮小および動作時の素子の放熱性向上が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】インバータモジュールに組み込まれているインバータ回路の回路構成の概略を示す図である。
【図２】本発明の第１の実施形態である実施例１に係る半導体装置の拡散層を示す平面図である。
【図３】本発明の第１の実施形態である実施例１に係る半導体装置の電極配線を示す平面図である。
【図４】図２および図３のA-A’断面図である。
【図５】本発明の第２の実施形態である実施例２に係る半導体装置の拡散層を示す平面図である。
【図６】本発明の第２の実施形態である実施例２に係る半導体装置の部分断面図である。
【図７】従来のインバータ回路を構成する半導体装置の平面図である。
【発明を実施するための形態】
【００１５】
本発明の半導体装置は、複数のトランジスタを有して構成される半導体装置であって、ハイサイド・トランジスタとローサイド・トランジスタが共通のトレンチ素子分離領域によって囲まれていることを特徴とする。
【００１６】
より具体的には、同一チップ上に形成されたハイサイドとローサイドの出力素子として用いられる半導体装置であって、ハイサイドの出力素子として用いられるハイサイド・トランジスタは、ドレインが内側、ソースが外側となるように、ソース領域がドレイン領域を取囲み、ローサイドの出力素子として用いられるローサイド・トランジスタはソースが内側、ドレインが外側となるように、ドレイン領域がソース領域を取囲むように形成される。
【００１７】
また、前記ハイサイド・トランジスタのP型ウェル拡散層は該埋め込み酸化膜に達し、該P型ウェル拡散層とローサイド・トランジスタのドレインドリフト領域はPN接合を以て互いに接する部分を有し、ハイサイド・トランジスタのソース領域とローサイド・トランジスタのドレイン領域は共通の電極により接続される。
【００１８】
インバータ回路では通常、ハイサイド・トランジスタとローサイド・トランジスタが交互に駆動する。本発明よれば、ハイサイド・トランジスタで発生した熱をトレンチ絶縁分離で遮ることなく、ローサイド・トランジスタに逃がすことができ、ローサイド・トランジスタで発生した熱をハイサイド・トランジスタに逃がすことができる。これにより、放熱性の向上とチップサイズの縮小が可能となる。
【００１９】
以下、本発明の半導体装置の実施形態について、各実施例として、図面を参照しながら詳細に説明する。
【実施例１】
【００２０】
本発明に係る半導体装置の第1の実施形態について図面に基づき説明する。第1実施例に係る半導体装置の構成ついて説明する前に、まず、当該半導体装置を備えたインバータ回路について説明する。
【００２１】
図１は、インバータモジュールに組み込まれているインバータ回路の回路構成の概略を示す図である。インバータ回路110は、高圧直流電源100とモータ102の間に設けられており、高圧直流電源100から供給される直流電力を交流電力に変換し、その交流電力をモータ102に供給する。
【００２２】
図１に示されるように、インバータ回路110は、6つの半導体装置111〜116を備えている。6つの半導体装置は1つのSOI基板に搭載されており、1チップで構成されている。各トランジスタ111〜116には横型のN型MOSFETが採用されている。各トランジスタのゲートには、図示しないインバータ駆動回路からゲート制御信号が印加されている。
【００２３】
図１に示されるように、インバータ回路110は高圧直流電源100の高圧配線101Hと低圧配線101Lの間に並列に接続されているU相アーム、V相アーム、W相アームを備えている。U相アームは、中間ノードN1を介して直列に接続されたトランジスタ111、112で構成されている。V相アームは、中間ノードN2を介して直列に接続された半導体装置113、114で構成されている。W相アームは、中間ノードN3を介して直列に接続された半導体装置115、116で構成されている。
【００２４】
各中間ノードN1〜N3は、各相出力線Uout、Vout、Woutに接続されている。各相出力線Uout、Vout、Woutは、3相モータ102の各相コイルの一端に接続されている。各相コイルの他端は、中性点に共通接続されている。なお、この例のモータ102は3相であるが、本明細書で開示される技術は、相数を限定することなく様々な交流電動機に適用可能である。
【００２５】
図１に示されるようなインバータ回路では、通常、ハイサイド・トランジスタ111のMOSFETとローサイド・トランジスタ112のMOSFETが交互に駆動し、ハイサイド・トランジスタ113のMOSFETとローサイド・トランジスタ114のMOSFETが交互に駆動し、ハイサイド・トランジスタ115のMOSFETとローサイド・トランジスタ116のMOSFETが交互に駆動する。
【００２６】
上述したように、6つの半導体装置111〜116はいずれも、N型のMOSFETで構成されており、ハイサイド・トランジスタ111とローサイド・トランジスタ112、ハイサイド・トランジスタ113とローサイド・トランジスタ114、ハイサイド・トランジスタ115とローサイド・トランジスタ116はそれぞれ共通した形態を備えている。以下、図２、3、4を参照して、インバータ回路を構成する6つの半導体装置のうち、ハイサイド・トランジスとローサイド・トランジスタの2つの半導体装置を具体的に説明する。
【００２７】
図２は、本実施形態における半導体チップのハイサイド・トランジスタとローサイド・トランジスタの拡散層を例示する平面図であり、図３は図２上に電極配線を施した平面図である。さらに、図４は図３のA-A’断面図である。
【００２８】
図２に示すようにSOI基板の半導体層205には、半導体層205を貫通するトレンチ絶縁分離部25が設けられる。トレンチ絶縁分離部25は、ハイサイド・トランジスタ領域300とローサイド・トランジスタ領域301を一巡している。
【００２９】
ハイサイド・トランジスタ領域300はn+型ソース領域22がn+型ドレイン領域23を一巡するように設けられ、ローサイド・トランジスタ領域301はn+ドレイン領域23がn+ソース領域24を一巡するように設けられている。一巡する形状は特に限定されるものではない。ハイサイド・トランジスタ領域300におけるp型ウェル拡散層とローサイド・トランジスタ領域301におけるドレインドリフト領域206は接している。図３に示すように、ハイサイド・トランジスタ領域300におけるn+型ソース領域22とローサイド・トランジスタ領域301におけるn+型ドレイン領域23は配線29により電気的に短絡されている。
【００３０】
図４に図３のA-A’線に対応した断面図を示す。図４に示すようにSOI基板210は支持基板203と埋め込み絶縁層201と半導体層205を備えている。支持基板203はn型またはp型の不純物が高濃度に導入された単結晶のシリコンで形成され、埋め込み絶縁層201は酸化シリコンで形成され、半導体層205は、ｎ型の不純物が低濃度に導入された単結晶のシリコンで形成されている。  
図４に示すように、半導体層205にはハイサイド・トランジスタ111が形成されているハイサイド・トランジスタ領域300とローサイド・トランジスタ112が形成されているローサイド・トランジスタ領域301が形成されている。
【００３１】
半導体層205領域内には所定の範囲において、ドレインドリフト領域206を設け、そのドリフト領域206に埋め込み酸化膜に達するp型ウェル拡散層20と、p型ウェル拡散層20内にn+型ソース領域22とp+コンタクト領域24が形成されている。前記ドリフト領域206にはp型ウェル拡散層20と所定の距離を有して形成されるn+型ドレイン領域23が形成されている。
【００３２】
n+型ソース領域22とp型ウェル拡散層20及び、ドレインドリフト領域206上には絶縁膜を介して、ゲート電極26を設け、n+型ソース領域22およびp+コンタクト領域24にはソース電極28を設け、n+型ドレイン領域23にドレイン電極27を設けており、ソース電極28とドレイン電極27はLOCOS酸化膜204、絶縁層202によって、互いに絶縁されている。また、LOCOS酸化膜204上にはゲート電極26がフィールドプレート電極として構成されている。
【００３３】
前記ハイサイド・トランジスタ領域300のn+型ドレイン領域23と前記ローサイド・トランジスタ領域301のn+型ドレイン領域23は、p型ウェル拡散層20により分離され、ハイサイド・トランジスタ領域300のソース電極28とローサイド・トランジスタ領域301のドレイン電極27は互いに金属配線29により電気的に短絡されている。
【００３４】
本実施例によれば、ハイサイド・トランジスタ領域300とローサイド・トランジスタ領域301を共通のトレンチで囲むことで、各素子を個別に囲んでいた従来構造と比べ、素子サイズ縮小が実現でき、また、放熱性の向上を図ることができる。
【実施例２】
【００３５】
図５、図６は本発明の第２の実施形態である実施例２に係る半導体装置を示す図である。図５が平面図であり、図６が断面図である。本実施例は実施例１の変形例であって、実施例１のハイサイド・トランジスタとローサイド・トランジスタとの対（トランジスタ対）が互いに等しい向きに並列に複数配置され、ハイサイド・トランジスタ領域とローサイド・トランジスタ領域とが1つのトレンチで囲まれる点が特徴であるが、それ以外の点は実施例１と同様である。
【００３６】
本実施例によれば、一つ一つのトランジスタ対の発熱が分散されるため、より放熱性に優れた半導体装置を提供することができる。
【００３７】
以上、本発明の上記各実施例よれば、ハイサイド・トランジスタで発生した熱をトレンチ絶縁分離で遮ることなく、ローサイド・トランジスタに逃がすことができ、ローサイド・トランジスタで発生した熱をハイサイド・トランジスタに逃がすことができる。これにより、放熱性の向上とチップサイズの縮小が可能となる。
【符号の説明】
【００３８】
20 p型ウェル拡散層
22 n+型ソース領域
23 n+型ドレイン領域
24 p+型コンタクト領域
25 トレンチ
26 ゲート電極
27 ドレイン電極
28 ソース電極
29 金属配線
100 高圧直流電源
101H 高圧配線
101L 低圧配線
102 3相モータ
110 インバータ
111、112、113、114、115、116 半導体装置
201埋め込み絶縁層
202 絶縁層
203 支持基板
204 LOCOS酸化膜
205 半導体層
206ドレインドリフト領域
210 SOI基板
300 ハイサイド・トランジスタ領域
301 ローサイド・トランジスタ領域
【図１】
2016063099.tif 000003
【図２】
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【図３】
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【図４】
2016063099.tif 000006
【図５】
2016063099.tif 000007
【図６】
2016063099.tif 000008
【図７】
2016063099.tif 000009