(57)【要約】【課題】包囲型ゲート及び導電体包囲型ソースドレインを有するＳＯＩ構造のＭＩＳＦＥＴ【解決手段】半導体基板１上に、第１の絶縁膜２が設けられ、第１の絶縁膜２上に第２の絶縁膜３が選択的に設けられ、第２の絶縁膜３上に導電体４で包囲された一対の第１の半導体層５が選択的に設けられ、第１の半導体層５間に、第２の半導体層６が挟まれた構造に設けられ、第２の半導体層６の周囲にゲート絶縁膜１０を介して包囲型ゲート電極１１が第１の絶縁膜２上に設けられ、包囲型ゲート電極１１の上面部の側壁にサイドウォール１６が設けられ、第１の半導体層５に高濃度及び低濃度のソースドレイン領域１２〜１５が設けられ、第２の半導体層６にチャネル領域が設けられ、高濃度のソースドレイン領域（１２、１５）及び包囲型ゲート電極１１には配線体２３が接続されているＳＯＩ構造のＭＩＳＦＥＴ。【選択図】図１
2016225354.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の一部に設けられているチャネル領域が、ゲート絶縁膜を介して第１の導電体（包囲型ゲート電極）により周囲を包囲され、前記半導体層の残りの部分にそれぞれ設けられている不純物からなるソース領域及びドレイン領域が、第２の導電体により、それぞれ周囲を包囲されている構造のＭＩＳ電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられていることを特徴とする半導体装置。
【請求項２】
前記半導体層は、ソース領域あるいはドレイン領域がそれぞれ設けられている一対の第１の半導体層と、チャネル領域が設けられている第２の半導体層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ソース領域及びドレイン領域の上下２方向が、前記第２の導電体により、それぞれ包囲されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項２に記載の半導体装置。
【請求項５】
半導体基板上に第１の絶縁膜を介して選択的に第１の導電体が設けられ、前記第１の導電体の直上に全側面を垂直方向に一致させて積層された半導体層において、第２の導電体を成長し、異方性エッチングして前記半導体層及び前記第１の導電体の側面に前記第２の導電体を残す工程と、第２の絶縁膜を成長し、前記第１の導電体を下面に有し、前記第２の導電体を側面に有する前記半導体層を平坦に埋め込む工程と、前記半導体層表面を酸化し、前記半導体層の酸化膜を形成し、前記半導体層を薄膜化する工程と、前記酸化膜をエッチング除去し、開孔部を形成する工程と、第３の導電体を成長し、前記開孔部を平坦に埋め込む工程と、をおこない、前記半導体層を導電体で包囲したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、キャリアの移動度を増加させた極薄のＳＯＩ基板を形成し、この極薄のＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３０は従来の半導体装置の模式側断面図で、半導体層の選択エピタキシャル成長法を利用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン基板、６２はシリコン窒化膜、６３はシリコン酸化膜、６４は素子分離領域のシリコン窒化膜、６５はｐ型のＳｉＧｅ層、６６はｐ型の歪みＳｉ層、６７はシリコン酸化膜、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はゲート酸化膜、７３は包囲型ゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６はシリコン窒化膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１はＣｕ配線、８２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上にシリコン窒化膜６２が設けられ、シリコン窒化膜６２上には、選択的にシリコン酸化膜６３が設けられ、シリコン酸化膜６３上に設けられたｐ型のＳｉＧｅ層６５間に、シリコン酸化膜６３が設けられていない部分上に設けられたｐ型の歪みＳｉ層６６が挟まれている構造からなる半導体層が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層６６の周囲にはゲート酸化膜７２を介して包囲型ゲート電極７３が設けられ、包囲型ゲート電極７３の上面部の側壁にはサイドウォール７４が設けられ、ｐ型のＳｉＧｅ層６５には、ｎ型ソースドレイン領域（６９、７０）及びｎ＋型ソースドレイン領域（６８、７１）が設けられ、ｐ型の歪みＳｉ層６６には、チャネル領域が設けられており、ｎ＋型ソースドレイン領域（６８、７１）及び包囲型ゲート電極７３には、それぞれバリアメタル７７を有する導電プラグ７８を介してバリアメタル８０を有するＣｕ配線８１が接続されているＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して歪みＳｉ層を左右から挟んだＳｉＧｅ層を有する構造からなる完全空乏型の半導体層を設け、歪みＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、ＳｉＧｅ層にソースドレイン領域を設け、歪みＳｉ層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能であった。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を形成する歪みＳｉ層を包囲して形成できるため、ＳＯＩ構造のＭＩＳ電界効果トランジスタに特有のバックチャネルリークを改善できる効果もあった。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子間隔を広げることが可能で、キャリアの移動度を増加させることができることによる高速化も可能であった。
しかしＳＯＩ基板の膜厚に関しては、
（１）ソースドレイン領域の抵抗を低減化するためには、できるだけ厚いＳＯＩ基板が必要であること。
（２）ソースドレイン領域と配線体とのコンタクト抵抗を低減するには、電極コンタクト窓のプロセス上の制御性を考慮して、できるだけ厚いＳＯＩ基板が必要であること。
（３）リーク特性に強い完全空乏型の単結晶半導体層を得るためには、できるだけ薄いＳＯＩ基板が必要であること。
（４）キャリアの散乱を抑制したチャネル領域を得るためには、できるだけ薄いＳＯＩ基板が必要であること。
等、様々な問題が存在し、素子を微細化しているだけではさらなる高速化が難しくなってきつつある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２  （特許第５５９２２８１号）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本願発明が解決しょうとする課題は、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、貼り合わせＳＯＩウエハーを使用しても、あるいは半導体層の選択エピタキシャル成長法を利用してＳＯＩ基板を形成しても、
（１）ソースドレイン領域の抵抗を薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域により確定しているため、さらなる低減化ができなかったこと。
（２）薄膜のＳＯＩ基板に形成した不純物からなるソースドレイン領域に配線体との接続を取っていたため、コンタクト抵抗の低減が難しかったこと。
（３）キャリアの散乱を抑制したチャネル領域を得るための極薄のＳＯＩ基板の形成が難しかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜と、前記第２の絶縁膜上に選択的に設けられた、導電体に周囲を包囲された一対の第１の半導体層と、前記第１の半導体層間に挟まれて設けられた、同膜厚の第２の半導体層と、前記第２の半導体層の周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた包囲型ゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記包囲型ゲート電極にそれぞれ接続された配線体と、を備えてなる本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して極薄半導体層（極薄の第２の半導体層）を左右から挟んだ一対の極薄半導体層（極薄の第１の半導体層）を有する構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、極薄の第２の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、包囲型導電体（ＷＳｉ）に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設け、極薄の第２の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体（ＷＳｉ）に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体（ＷＳｉ）上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極、ソースドレイン包囲型導電体（ＷＳｉ））を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
また格子定数の小さな歪み極薄Ｓｉ層（極薄の第２の半導体層）を、左右から格子定数の大きな極薄ＳｉＧｅ層（極薄の第１の半導体層）により挟んだ構造の単結晶半導体層を形成できるため、左右の極薄ＳｉＧｅ層（極薄の第１の半導体層）から歪み極薄Ｓｉ層（極薄の第２の半導体層）の格子間隔を広げることが可能で、キャリアの移動度をさらに増加させることができることによる高速化が可能である。
またソースドレイン領域を上下の導電体に挟まれている構造に形成することも可能で、ソースドレイン領域の抵抗は若干高めではあるが、製造方法を簡略化することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、導電体により包囲された３領域を有する絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ  ｗｉｔｈ  Ｔｒｉｐｌｅ  Ｒｅｇｉｏｎｓ  Ｓｕｒｒｏｕｎｄｅｄ  ｂｙ  Ｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）と命名し、ＴＲＳＣ（ティーアールエスシー）構造と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向、チャネル部）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部で配線体接続部）
【図４】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ドレイン領域部でサイドウォール直下部）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図２３】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向、チャネル部）
【図２４】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向、チャネル部）
【図２５】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向、チャネル部）
【図２６】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図２７】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図２８】本発明の半導体装置における第４の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図２９】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向、チャネル部）
【図３０】従来の半導体装置の模式側断面図（チャネル長方向、チャネル部）
【発明を実施するための形態】
【０００８】
本願発明は、特に、
（１）完全単結晶からなる半導体基板を核にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層の選択成長によるＳＯＩ基板の形成。
（２）下層導電体（下地絶縁膜との接触防止膜）を使用したエピタキシャル成長による完全単結晶半導体層の成長。
（３）下層導電体及び下層導電体上に形成した半導体層の側壁への自己整合側面導電体の形成。
（４）下層導電体上に形成した半導体層の酸化による極薄半導体層の形成。
（５）極薄半導体層上の酸化膜を除去し形成された開孔部への埋め込みによる上層導電体の形成。
（６）導電体で包囲された一対の第１の半導体層間の横方向成長による第２の半導体層の形成。
（７）第２の半導体層にゲート絶縁膜を介した包囲型ゲート電極の形成。
（８）包囲型ゲート電極あるいは包囲型ゲート電極の側壁に形成したサイドウォールに自己整合した第１の半導体層への低濃度あるいは高濃度ソースドレイン領域の形成。
（９）低濃度あるいは高濃度ソースドレイン領域のＲＴＰ法による活性化及び深さ制御。
等の技術を使用し、
半導体基板上に、第１の絶縁膜が設けられ、第１の絶縁膜上に第２の絶縁膜が選択的に設けられ、第２の絶縁膜上に導電体で包囲された一対の第１の半導体層が選択的に設けられ、一対の第１の半導体層間に、同膜厚の第２の半導体層が挟まれた構造に設けられ、第２の半導体層の周囲にはゲート絶縁膜を介して包囲型ゲート電極が第１の絶縁膜上に設けられ、包囲型ゲート電極の上面部の側壁にサイドウォールが設けられ、第１の半導体層に高濃度及び低濃度のソースドレイン領域が設けられ、第２の半導体層にチャネル領域が設けられ、高濃度のソースドレイン領域及び包囲型ゲート電極にはそれぞれ配線体が接続されているＳＯＩ構造のＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２２は本発明の半導体装置における第１の実施例で、図１はチャネル長方向のチャネル部の模式側断面図、図２はチャネル幅方向のチャネル部の模式側断面図、図３はチャネル幅方向のソースあるいはドレイン領域部で配線体接続部の模式側断面図、図４はチャネル幅方向のソースあるいはドレイン領域部でサイドウォール直下部の模式側断面図、図５〜図２２は製造方法の工程断面図である。
【００１０】
図１〜図４はシリコン（Ｓｉ）基板を使用し、ＴＲＳＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は膜厚４０ｎｍ程度のソースドレイン包囲型導電体（ＷＳｉ）、４ａは下層導電体（ＷＳｉ）、４ｂは側面導電体（ＷＳｉ）、４ｃは上層導電体（ＷＳｉ）、５は濃度１０１７ｃｍ−３程度、膜厚１５〜２０ｎｍ程度のｐ型のエピタキシャルＳｉ層（極薄の第１の半導体層、ソースドレイン領域形成部）、６は濃度１０１７ｃｍ−３程度、膜厚１５〜２０ｎｍ程度のｐ型のエピタキシャルＳｉ層（極薄の第２の半導体層、チャネル領域形成部）、７は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、８は１００ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、９は長さ１５ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１はゲート長３０ｎｍ程度、膜厚１４０ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１２は１０２０ｃｍ−３程度のｎ＋型ソース領域、１３は５×１０１７ｃｍ−３程度のｎ型ソース領域、１４は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１５は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１６は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１７は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１９は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２０は導電プラグ（Ｗ）、２１は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２２は１０ｎｍ程度のバリアメタル（ＴａＮ）、２３は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２４は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
図１（チャネル長方向、チャネル部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上にはソースドレイン包囲型導電体（ＷＳｉ）４（４ａ、４ｂ、４ｃ）に周囲を包囲されたｐ型の一対の極薄Ｓｉ層５が設けられ、一対の極薄Ｓｉ層５間に対向する側面をそれぞれ接してｐ型の極薄Ｓｉ層６が設けられ、一対の極薄Ｓｉ層５及び極薄Ｓｉ層６からなる半導体層（ＳＯＩ基板）が素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）８により島状に絶縁分離されている。極薄Ｓｉ層６の周囲にはゲート酸化膜（ＳｉＯ２）１０を介して包囲型ゲート電極（ＷＳｉ）１１がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、包囲型ゲート電極１１の上面部の側壁にはサイドウォール１６が設けられ、極薄Ｓｉ層５には、ｎ型ソースドレイン領域（１３、１４）及びｎ＋型ソースドレイン領域（１２、１５）が設けられ、極薄Ｓｉ層６には、チャネル領域が設けられ（実際にはｎ型ソースドレイン領域（１３、１４）が若干横方向拡散されている）、ソースドレイン包囲型導電体（ＷＳｉ）４（４ａ、４ｃ）と包囲型ゲート電極（ＷＳｉ）１１間には埋め込みシリコン酸化膜（ＳｉＯ２）９が設けられて絶縁されており、ｎ＋型ソースドレイン領域（１２、１５）には、それぞれバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタのチャネル長方向の側断面図が示されている。
【００１２】
図２（チャネル幅方向、チャネル部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には極薄Ｓｉ層６をゲート酸化膜（ＳｉＯ２）１０を介して包囲している構造の包囲型ゲート電極（ＷＳｉ）１１が選択的に設けられ、包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にはサイドウォール１６が設けられ、包囲型ゲート電極１１にはバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部で、チャネル部のチャネル幅方向の側断面図が示されている。
【００１３】
図３（チャネル幅方向、ドレイン領域部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上にはシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上にはソースドレイン包囲型導電体（ＷＳｉ）４（４ａ、４ｂ、４ｃ）に周囲を包囲された極薄Ｓｉ層５が設けられ、極薄Ｓｉ層５にはｎ＋型ドレイン領域１５が設けられ、ｎ＋型ドレイン領域１５にはバリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を介してバリアメタル（ＴａＮ）２２を有するＣｕ配線２３が接続されているＮチャネルのＭＩＳ電界効果トランジスタの一部で、ドレイン領域部のチャネル幅方向の側断面図が示されている。
【００１４】
図４（チャネル幅方向、ドレイン領域部でサイドウォール直下部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上にはシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には埋め込みシリコン酸化膜（ＳｉＯ２）９で包囲された極薄Ｓｉ層５が設けられているＮチャネルのＭＩＳ電界効果トランジスタの一部で、サイドウォール１６直下のドレイン領域部のチャネル幅方向の側断面図が示されている。
【００１５】
したがって、通常の安価な半導体基板を使用し、半導体層の選択エピタキシャル成長法を利用して、半導体基板上に絶縁膜を介して極薄半導体層（極薄の第２の半導体層）を左右から挟んだ一対の極薄半導体層（極薄の第１の半導体層）を有する構造からなる完全空乏型の半導体層（ＳＯＩ基板）を設け、極薄の第２の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、包囲型導電体（ＷＳｉ）に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設け、極薄の第２の半導体層にチャネル領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また極薄の第２の半導体層にチャネル領域を設けられるため、キャリアの散乱を防止し、移動度を向上させることができるので、高速化が可能である。
また包囲型導電体（ＷＳｉ）に周囲を包囲された極薄の第１の半導体層にソースドレイン領域を設けられるため、ソースドレイン領域の抵抗を低減できるので、高速化が可能である。
また低抵抗の包囲型導電体（ＷＳｉ）上で配線体との接続を形成できるため、ソースドレイン領域のコンタクト抵抗を低減できるので、高速化が可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により極薄の第２の半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、バックチャネルリークを防止でき、完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるので、駆動電流を増加させることが可能で、より高速化が可能である。
また微細な極薄の第２の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極、ソースドレイン包囲型導電体（ＷＳｉ））を微細に形成することも可能である。
また下地の絶縁膜の影響のない結晶性が良好な極薄の第２の半導体層にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
即ち、高速大容量通信、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＳＯＩ構造のＭＩＳ電界効果トランジスタを得ることができる。
【００１６】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２２を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１７】
図５
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）４ａを成長する。次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２５を成長する。
【００１８】
図６
次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５を異方性ドライエッチングし、開孔部を形成する。次いで第１のレジスト（図示せず）はそのままにして、さらに露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）及び第２のレジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）４ａ、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する２段の開孔部を形成する。次いで第１のレジスト（図示せず）及び第２のレジスト（図示せず）を除去する。
【００１９】
図７
次いで露出したｐ型のシリコン基板１を核としてｐ型の縦（垂直）方向及び横（水平）方向エピタキシャルＳｉ層５を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）２５の平坦面より突出したＳｉ層５を平坦化する。
【００２０】
図８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、縦（垂直）方向部のエピタキシャルＳｉ層５を異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００２１】
図９
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層５の平坦面より上に成長したシリコン窒化膜（Ｓｉ３Ｎ４）７を除去し、開孔部に平坦に埋め込む。
【００２２】
図１０
次いでシリコン窒化膜（Ｓｉ３Ｎ４）（２５及び７の一部）を１００ｎｍ程度異方性ドライエッチングする。次いでＳｉ層５をマスク層として、タングステンシリサイド膜（ＷＳｉ）４ａを異方性ドライエッチングする。ここでＳｉ層５の下部に残されたタングステンシリサイド膜（ＷＳｉ）４ａは包囲型導電体の下層導電体となる。
【００２３】
図１１
次いで化学気相成長により、４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）４ｂを成長する。次いでタングステンシリサイド膜（ＷＳｉ）４ｂを全面異方性ドライエッチングし、Ｓｉ層５及びタングステンシリサイド膜（ＷＳｉ）４ａの側壁にのみタングステンシリサイド膜（ＷＳｉ）４ｂを残す。ここで側壁に残されたタングステンシリサイド膜（ＷＳｉ）４ｂは包囲型導電体の側面導電体となる。
【００２４】
図１２
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層５の平坦面より上に成長したシリコン窒化膜（Ｓｉ３Ｎ４）８を除去し、Ｓｉ層５を平坦に埋め込む、素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）８を形成する。
【００２５】
図１３
次いでＳｉ層５を２０ｎｍ程度残すようにＳｉ層５の表面を９００℃程度で熱酸化し、シリコン酸化膜（ＳｉＯ２）２６を成長する。
【００２６】
図１４
次いでシリコン酸化膜（ＳｉＯ２）２６を異方性ドライエッチングし、除去する。こうして極薄のＳｉ層５が形成され、Ｓｉ層５上には開孔部が形成される。
【００２７】
図１５
次いで化学気相成長により、４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）４ｃを成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）８の平坦面より上に成長したタングステンシリサイド膜（ＷＳｉ）４ｃを除去し、開孔部に平坦にタングステンシリサイド膜（ＷＳｉ）４ｃを埋め込む。ここでＳｉ層５上に形成されたタングステンシリサイド膜（ＷＳｉ）４ｃは包囲型導電体の上層導電体となり、Ｓｉ層５を包囲する包囲型導電体４（４ａ、４ｂ、４ｃ）が完成する。
【００２８】
図１６
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長する。
【００２９】
図１７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２８、シリコン酸化膜（ＳｉＯ２）２７、シリコン窒化膜（Ｓｉ３Ｎ４）８、タングステンシリサイド膜（ＷＳｉ）（４ｃ、４ｂ）、Ｓｉ層５、タングステンシリサイド膜（ＷＳｉ）４ａ及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
【００３０】
図１８
次いで開孔部に側面が露出したタングステンシリサイド膜（ＷＳｉ）（４ａ、４ｃ）を１５ｎｍ程度等方性ドライエッチングし、横（水平）方向に微小な開孔部を形成する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。次いで全面異方性ドライエッチングし、微小な開孔部にシリコン酸化膜（ＳｉＯ２）９を埋め込む。
【００３１】
図１９
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６を成長し、下部に空孔を有するＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない極薄の単結晶シリコン層となる。）次いで露出しているＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２８上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部を平坦に埋め込み、包囲型ゲート電極（ＷＳｉ）１１を形成する。
【００３２】
図２０
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２８をエッチング除去する。次いで包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ型ソースドレイン領域（１３、１４）形成用の燐のイオン注入をおこなう。次いでシリコン酸化膜（ＳｉＯ２）２７をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にのみサイドウォール（ＳｉＯ２）１６を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１６及び包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（１２、１５）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１３、１４）及びｎ＋型ソースドレイン領域（１２、１５）を形成する。
【００３３】
図２１
次いで化学気相成長により、４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１８を成長する。
【００３４】
図２２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１８及びＰＳＧ膜１７を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長によりにより、バリアメタルとなるＴｉＮ１９を成長する。次いで化学気相成長により、タングステン（Ｗ）２０を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１９を有する導電プラグ（Ｗ）２０を形成する。
【００３５】
図１（チャネル長方向、チャネル部）、図２（チャネル幅方向、チャネル部）、図３（チャネル幅方向、ドレイン領域部で配線体接続部）及び図４（チャネル幅方向、ドレイン領域部でサイドウォール直下部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２２を有するＣｕ配線２３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長し、本願発明のＴＲＳＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【００３６】
図２３は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＳＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４ｃ、７〜２４は図１と同じ物を、２９はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（極薄の第１の半導体層、ソースドレイン領域形成部）、３０はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（極薄の第２の半導体層、チャネル領域形成部）を示している。
同図においては、チャネル領域を形成する第２の半導体層が極薄の歪みＳｉ層３０からなり、ソースドレイン領域を形成する第１の半導体層が極薄のＳｉＧｅ層２９からなっていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層に引っ張り応力を与えることにより、格子間隔を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である
【実施例３】
【００３７】
図２４は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＳＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４ａ、４ｃ〜６、８〜２４は図１と同じ物を示している。
同図においては、側面導電体が設けられておらず、ソースドレイン領域は上下の導電体に挟まれている構造に形成されていること、素子分離領域がシリコン窒化膜（Ｓｉ３Ｎ４）８（シリコン窒化膜（Ｓｉ３Ｎ４）７が設けられていない）のみからなっていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、ソースドレイン領域の抵抗は若干高めではあるが、製造方法はやや簡単になる利点がある。
【実施例４】
【００３８】
図２５は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＳＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２４は図１と同じ物を示している。
同図においては、ソースドレイン包囲型導電体（ＷＳｉ）４の４ｂ（側面導電体（ＷＳｉ））と４ｃ（上層導電体（ＷＳｉ））が選択化学気相成長法により同時形成され、角部が丸みを帯びて形成されていること、露出したＳｉ基板上にも若干ソースドレイン包囲型導電体（ＷＳｉ）４が形成されていること及び素子分離領域がシリコン窒化膜（Ｓｉ３Ｎ４）８（シリコン窒化膜（Ｓｉ３Ｎ４）７が設けられていない）のみからなっていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法をやや簡略化することが可能である。
次いで本発明に係る半導体装置における第４の実施例の製造方法について図２６〜図２８を参照して説明する。
第１の実施例に示される図５〜図７の工程をおこなった後、図２６の工程をおこなう。ただしＳｉ層５は１５ｎｍ〜２０ｎｍ程度の極薄Ｓｉ層に形成されているものとする。
【００３９】
図２６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、縦（垂直）方向部のエピタキシャルＳｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）２５及びタングステンシリサイド膜（ＷＳｉ）４ａを順次異方性ドライエッチングし、２段の開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００４０】
図２７
次いで選択化学気相成長により、露出しているＳｉ層５及びタングステンシリサイド膜（ＷＳｉ）４ａの周囲に４０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長し、タングステンシリサイド膜（ＷＳｉ）４ａとともにＳｉ層５を包囲する包囲型導電体（ＷＳｉ）４を形成する。この際、側面導電体（ＷＳｉ）４ｂと上層導電体（ＷＳｉ）４ｃは同時に形成される。同時に露出しているＳｉ基板１上にもタングステンシリサイド膜（ＷＳｉ）４は形成されるが、特に問題はない。
【００４１】
図２８
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型導電体（ＷＳｉ）４で包囲されたＳｉ層５より上に成長したシリコン窒化膜（Ｓｉ３Ｎ４）８を除去し、２段の開孔部を平坦に埋め込み、素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）８を形成する。
【００４２】
次いで第１の実施例に示される図１６〜図２２及び図１（チャネル長方向、チャネル部）の工程をおこない、本願発明のＴＲＳＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。（完成図、図２５）
【実施例５】
【００４３】
図２９は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＳＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜８、１０〜２４は図１と同じ物を示している。
同図においては、埋め込みシリコン酸化膜（ＳｉＯ２）９が設けられていないこと及び上面を除き包囲型ゲート電極（ＷＳｉ）１１がゲート酸化膜（ＳｉＯ２）１０により包囲される構造に形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においてもほぼ第１の実施例と同様の効果を得ることができ、また化学気相成長によってゲート酸化膜（ＳｉＯ２）を形成することにより、包囲型ゲート電極（ＷＳｉ）をゲート酸化膜（ＳｉＯ２）により包囲する構造に形成できるため、ソースドレイン包囲型導電体（ＷＳｉ）と包囲型ゲート電極（ＷＳｉ）を絶縁分離できるので、埋め込みシリコン酸化膜（ＳｉＯ２）を省略できることによる製造プロセスの簡略化が可能となる。
【００４４】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
また包囲型ゲート電極、ゲート酸化膜、ソースドレイン包囲型導電体、バリアメタル、導電プラグ、配線、絶縁膜、等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、極薄の半導体層として１５ｎｍ〜２０ｎｍ程度を使用しているが、これに限定されず、さらに薄い１０ｎｍ以下の半導体層を使用することも可能である。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００４５】
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００４６】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    ソースドレイン包囲型導電体（ＷＳｉ）
４ａ  下層導電体（ＷＳｉ）
４ｂ  側面導電体（ＷＳｉ）
４ｃ  上層導電体（ＷＳｉ）
５    ｐ型のエピタキシャルＳｉ層（極薄の第１の半導体層、ソースドレイン領域形成部）
６    ｐ型のエピタキシャルＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
７    埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
８    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
９    埋め込みシリコン酸化膜（ＳｉＯ２）
１０  ゲート酸化膜（ＳｉＯ２）
１１  包囲型ゲート電極（ＷＳｉ）
１２  ｎ＋型ソース領域
１３  ｎ型ソース領域
１４  ｎ型ドレイン領域
１５  ｎ＋型ドレイン領域
１６  サイドウォール（ＳｉＯ２）
１７  燐珪酸ガラス（ＰＳＧ）膜
１８  シリコン窒化膜（Ｓｉ３Ｎ４）
１９  バリアメタル（ＴｉＮ）
２０  導電プラグ（Ｗ）
２１  層間絶縁膜（ＳｉＯＣ）
２２  バリアメタル（ＴａＮ）
２３  Ｃｕ配線（Ｃｕシード層含む）
２４  バリア絶縁膜（Ｓｉ３Ｎ４）
２５  シリコン窒化膜（Ｓｉ３Ｎ４）
２６  シリコン酸化膜（ＳｉＯ２）
２７  シリコン酸化膜（ＳｉＯ２）
２８  シリコン窒化膜（Ｓｉ３Ｎ４）
２９  ｐ型のエピタキシャルＳｉＧｅ層（極薄の第１の半導体層、ソースドレイン領域形成部）
３０  ｐ型のエピタキシャル歪みＳｉ層（極薄の第２の半導体層、チャネル領域形成部）
【図１】
2016225354.tif 000003
【図２】
2016225354.tif 000004
【図３】
2016225354.tif 000005
【図４】
2016225354.tif 000006
【図５】
2016225354.tif 000007
【図６】
2016225354.tif 000008
【図７】
2016225354.tif 000009
【図８】
2016225354.tif 000010
【図９】
2016225354.tif 000011
【図１０】
2016225354.tif 000012
【図１１】
2016225354.tif 000013
【図１２】
2016225354.tif 000014
【図１３】
2016225354.tif 000015
【図１４】
2016225354.tif 000016
【図１５】
2016225354.tif 000017
【図１６】
2016225354.tif 000018
【図１７】
2016225354.tif 000019
【図１８】
2016225354.tif 000020
【図１９】
2016225354.tif 000021
【図２０】
2016225354.tif 000022
【図２１】
2016225354.tif 000023
【図２２】
2016225354.tif 000024
【図２３】
2016225354.tif 000025
【図２４】
2016225354.tif 000026
【図２５】
2016225354.tif 000027
【図２６】
2016225354.tif 000028
【図２７】
2016225354.tif 000029
【図２８】
2016225354.tif 000030
【図２９】
2016225354.tif 000031
【図３０】
2016225354.tif 000032