(57)【要約】【課題】スイッチング素子をオン／オフ駆動する必要がない場合、無駄な消費電流及びノイズを低減するスイッチング素子の駆動装置を提供することにある。【解決手段】チャージポンプ回路３０は、発振回路２０が発振する周期的なパルス信号の波高より高い電圧を生成する。発振回路２０は、抵抗２２，２３、コンデンサ２４及びスイッチ２５，２６を有する。抵抗器２３の抵抗値を抵抗器２２の抵抗値よりも大きくしてある。また、スイッチ２５及び２６は、外部からの駆動信号によりいずれか一方がオンとなるようになっている。これにより、発振回路２０の抵抗器２２，２３及びコンデンサ２４の組み合わせを切り替える。【選択図】図２
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【特許請求の範囲】
【請求項１】
スイッチング素子を、該スイッチング素子によってオン／オフされる電圧より高い電圧で駆動する駆動回路と、該駆動回路に供給する電圧を生成する生成回路とを備える駆動装置において、
前記生成回路は、パルス信号を周期的に発振する発振回路及び該発振回路が発振した周期的なパルス信号の信号レベルの変化に応じて充放電されるキャパシタを有し、該キャパシタの充電電圧に前記周期的なパルス信号を重畳することにより、前記周期的なパルス信号の波高より高い電圧を生成するようにしてあり、
前記駆動回路が前記スイッチング素子を駆動しない場合、前記発振回路の発振周期を延長する延長手段又は前記発振回路の発振を停止する停止手段を備えること
を特徴とする駆動装置。
【請求項２】
前記発振回路は、抵抗器及びコンデンサの組み合わせによる時定数に応じた周期で前記パルス信号を発振するようにしてあり、
前記延長手段は、複数の前記組み合わせを切り替えて、前記時定数が大きくなるようにしてあること
を特徴とする請求項１に記載の駆動装置。
【請求項３】
前記停止手段は前記発振回路への電源供給をオフするようにしてあること
を特徴とする請求項１に記載の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子を駆動する駆動装置に関する。
【背景技術】
【０００２】
従来、電圧を変換するコンバータや電路を開閉するスイッチ回路にスイッチング素子が用いられる。スイッチング素子は、該スイッチング素子によってオン／オフされる電圧よりも高い電圧で駆動される場合があり、この場合は高電圧を供給する電圧源が必要とされる。例えば、特許文献１には、発振回路が発振するパルス信号に基づいて高電圧を生成するチャージポンプ回路を備えるハイサイド駆動回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２１４６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に記載された技術ではスイッチング素子をオン／オフにする必要がない状態であってもチャージポンプ回路が動作し、無駄な消費電流やノイズが発生するという問題が存在する。
【０００５】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、無駄な消費電流及びノイズを低減することが可能なスイッチング素子の駆動装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る駆動装置は、スイッチング素子を、該スイッチング素子によってオン／オフされる電圧より高い電圧で駆動する駆動回路と、該駆動回路に供給する電圧を生成する生成回路とを備える駆動装置において、前記生成回路は、パルス信号を周期的に発振する発振回路及び該発振回路が発振した周期的なパルス信号の信号レベルの変化に応じて充放電されるキャパシタを有し、該キャパシタの充電電圧に前記周期的なパルス信号を重畳することにより、前記周期的なパルス信号の波高より高い電圧を生成するようにしてあり、前記駆動回路が前記スイッチング素子を駆動しない場合、前記発振回路の発振周期を延長する延長手段又は前記発振回路の発振を停止する停止手段を備えることを特徴とする。
【０００７】
本発明によれば、発振回路が発振した周期的なパルス信号の信号レベルの変化に応じてキャパシタを充放電し、キャパシタの充電電圧にパルス信号を重畳して高電圧を生成し、生成した高電圧をスイッチング素子の駆動回路に供給する。駆動回路がスイッチング素子を駆動する必要がない場合、前記発振回路の発振周期を延長するか、又は前記発振回路の発振を停止する。これにより、生成回路の無駄な消費電流及びノイズが低減される。
【０００８】
本発明に係る駆動装置は、前記発振回路で、抵抗器及びコンデンサの組み合わせによる時定数に応じた周期で前記パルス信号を発振するようにしてあり、前記延長手段は、複数の前記組み合わせを切り替えて、前記時定数が大きくなるようにしてあることを特徴とする。
【０００９】
本発明によれば、抵抗器及びコンデンサの組み合わせを変更することにより、発振回路の動作周期を延長するため、生成回路の消費電流及びノイズが低減される。
【００１０】
本発明に係る駆動装置は、前記停止手段は前記発振回路への電源供給をオフするようにしてあることを特徴とする。
【００１１】
本発明によれば、発振回路への電源の供給を停止することにより、発振回路の発振が停止する。これにより、生成回路の無駄な消費電流及びノイズが低減される。
【発明の効果】
【００１２】
本発明によれば、前記発振回路の発振周期を延長することにより、生成回路の無駄な消費電流及びノイズを低減することが可能となる。また、前記発振回路の発振を停止することにより、生成回路の無駄な消費電流及びノイズを低減することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る駆動装置の概略構成を示すブロック図である。
【図２】発振回路及びチャージポンプ回路の接続構成を示す回路図である。
【図３Ａ】ブートストラップ回路の接続構成を示す回路図である。
【図３Ｂ】ブートストラップ回路の接続構成を示す回路図である。
【図４】変形例に係るチャージポンプ回路の接続構成を示す回路図である。
【図５】実施の形態２に係る駆動装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係るスイッチング素子の駆動装置についてその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
図１は、実施の形態１に係る駆動装置の概略構成を示すブロック図である。駆動装置はスイッチング素子であるＦＥＴ１０及び１１夫々をオン／オフ駆動する。ＦＥＴ１０及び１１はブリッジ回路を構成し、ハイサイド側にＦＥＴ１０が配され、ローサイド側にＦＥＴ１１が配されている。ＦＥＴ１０のドレインはバッテリ１２と接続され、ソースはＦＥＴ１１のドレイン及び負荷１３の一端と接続されている。ＦＥＴ１１のソース及び負荷１３の他端は接地電位に接続されている。なお、ＦＥＴ１０及び１１はハーフブリッジ回路又はフルブリッジ回路のいずれを構成しても良い。
【００１５】
駆動装置は、生成回路１４及びブートストラップ回路４０（駆動回路に相当）を備える。生成回路１４は、ブートストラップ回路４０に供給する電圧を生成する。生成回路１４は、発振回路２０及び該発振回路２０に接続されたチャージポンプ回路３０を有する。チャージポンプ回路３０はダイオード５０，５１を各別に介してブートストラップ回路４０に接続されている。ブートストラップ回路４０はＦＥＴ１０，１１夫々のゲートに接続されている。発振回路２０は、Ｖｃｃ（５Ｖ）から電源が供給されている。チャージポンプ回路３０及びブートストラップ回路４０は、バッテリ１２から電源が供給されている。
【００１６】
ＦＥＴ１０がオフであり、ＦＥＴ１１がオンである期間が短い場合、後述するようにコンデンサ４２がＦＥＴ１０を駆動できる電圧まで十分に充電できず、ＦＥＴ１０がオンできなくなるため、発振回路２０及びチャージポンプ回路３０により、ブートストラップ回路４０に足りない分の電圧を重畳させる。即ち、生成回路１４は、ブートストラップ回路４０に供給する電圧を生成する。
【００１７】
図２は、発振回路２０及びチャージポンプ回路３０の接続構成を示す回路図である。発振回路２０は、シュミットトリガ回路２１と、該シュミットトリガ回路２１の入力端子に夫々の一端が接続された抵抗器２２，２３及びコンデンサ２４と、抵抗器２２及び２３夫々の他端に一端が接続されたスイッチ２５及び２６とを有する。スイッチ２５及び２６の他端はシュミットトリガ回路２１の出力端子に接続されている。コンデンサ２４の他端は接地電位に接続されている。
【００１８】
なお、本実施の形態１では、抵抗器２３の抵抗値を抵抗器２２の抵抗値よりも大きくしてある。スイッチ２５及び２６は、駆動装置の外部に配されたＣＰＵ１５からの駆動信号によりいずれか一方がオンとなるようになっている。
【００１９】
チャージポンプ回路３０はデッドタイム回路３１と、該デッドタイム回路３１にベースが夫々接続されたｐｎｐ型のトランジスタ３４及びｎｐｎ型トランジスタ３５を有する。トランジスタ３４及び３５はトーテムポール接続されている。トランジスタ３４のエミッタはバッテリ１２に接続され、トランジスタ３５のエミッタは接地電位に接続されている。チャージポンプ回路３０は、トランジスタ３４及び３５夫々のコレクタに一端が接続されたキャパシタ３３と該キャパシタ３３の他端に、その一端が接続された抵抗３２とを有する。抵抗３２の他端はダイオード５０，５１の間に接続されている。
【００２０】
発振回路２０が有するシュミットトリガ回路２１の出力端子は、チャージポンプ回路３０が有するデッドタイム回路３１に接続されている。
【００２１】
図３Ａ及び図３Ｂは、ブートストラップ回路４０の接続構成を示す回路図である。図３ＡはＦＥＴ１０がオフ、ＦＥＴ１１がオンの場合に対応している。また、図３ＢはＦＥＴ１０がオン、ＦＥＴ１１がオフの場合に対応している。ＰＷＭ回路６０からＰＷＭ信号が入力されＦＥＴ１０及び１１のオンオフが制御される。ＰＷＭ回路６０は、ＣＰＵ１５によりその動作が制御される。ブートストラップ回路４０は、アノードがバッテリ１２に接続されたダイオード４１と、ダイオード４１のカソードに一端が接続されたコンデンサ４２とコンデンサ４２の他端に一端が接続された抵抗器４３と、ｃ接点型のスイッチ４４，４５とを有する。抵抗器４３の他端はＦＥＴ１０及び１１の接続点に接続されている。
【００２２】
スイッチ４４の共通端子はＦＥＴ１０のゲートに接続され、常開端子はダイオード４１及びコンデンサ４２の接続点に接続され、常閉端子はコンデンサ４２及び抵抗器４３の接続点に接続されている。
スイッチ４５の共通端子はＦＥＴ１１のゲートに接続され、常閉端子はバッテリ１２に接続され、常開端子は接地電位に接続されている。スイッチ４４、４５の夫々は、ＰＷＭ回路６０からのＰＷＭ信号により共通端子の接続先が切り換わる。
【００２３】
ダイオード５０はカソードがコンデンサ４２の一端に接続されている。ダイオード５１はアノードが、ＦＥＴ１０のソースに接続されている。
【００２４】
ダイオード５０はブートストラップ回路４０からチャージポンプ回路３０に電流が逆流することを防止する。ダイオード５０，５１はＦＥＴ１０のソース電位をコンデンサ４２の一端の電位にクランプする。
【００２５】
以下、本実施の形態１に係る駆動装置の動作について説明する。図２に示す発振回路２０では、コンデンサ２４の電圧、即ちシュミットトリガ回路２１の入力端子の電圧が閾値より低い場合、シュミットトリガ回路２１の出力端子の電圧がハイレベルとなり、コンデンサ２４が抵抗器２２又は２３を介して充電される。その後、コンデンサ２４が充電されてシュミットトリガ回路２１の入力端子の電圧が閾値より高くなった場合、シュミットトリガ回路２１の出力端子の電圧はローレベルとなり、コンデンサ２４の充電電圧が抵抗器２２又は２３を介して放電される。つまり、発振回路２０の発振周波数はコンデンサ２４と抵抗器２２又は２３との時定数の大／小によって低／高に変化する。
【００２６】
本実施の形態１では、抵抗器２３の抵抗値の方が抵抗器２２の抵抗値より大きいので、スイッチ２５がオンである場合と比較して、スイッチ２６がオンである場合の方が発振周波数は低くなる。これにより、発振によって消費されるエネルギーが少なく、発生するノイズも少ない。
【００２７】
チャージポンプ回路３０では、発振回路２０で生成されたパルス信号がデッドタイム回路３１に入力される。デッドタイム回路３１により、パルス信号に遅延時間が設けられ、トランジスタ３４，３５が同時にオンして貫通電流が流れることが防止される。これによりトランジスタ３４，３５は交互にオンオフされ、キャパシタ３３が充放電される。抵抗３２によりキャパシタ３３を充放電させる電流が制限される。
【００２８】
ブートストラップ回路４０では、ＦＥＴ１０がオフ、ＦＥＴ１１がオンとなる場合、図３Ａに示す様に、スイッチ４４及び４５は共通端子と常閉端子とが接続される。これにより、ＦＥＴ１０のソース及びゲート間の電圧が０となり、ＦＥＴ１０はオフとなる。また、スイッチ４５を介してＦＥＴ１１のソース及びゲート間にバッテリ１２の電圧が印加され、ＦＥＴ１１はオンとなる。コンデンサ４２は、バッテリ１２の電圧によりダイオード４１、抵抗器４３、ＦＥＴ１１を介して充電される。
【００２９】
一方、ＦＥＴ１０がオン、ＦＥＴ１１がオフとなる場合、図３Ｂに示す様にスイッチ４４及び４５は共通端子と常開端子とが接続される。これにより、コンデンサ４２の充電電圧がＦＥＴ１０のソース及びゲート間に印加されてＦＥＴ１０がオンとなる。また、ＦＥＴ１１はソース及びゲート間の電圧が０となるのでオフとなる。
【００３０】
ＰＷＭ回路６０からのＰＷＭ信号のデューティが大きい場合、即ち、ＦＥＴ１０がオフであり、ＦＥＴ１１がオンである期間が短い場合、コンデンサ４２の充電が十分に行われないこととなる。このため、ＦＥＴ１０がオン期間にＦＥＴ１０のソース及びゲート間に印加される電圧が低下し、ＦＥＴ１０が完全にはオンとならない。そこで、チャージポンプ回路３０により充電されたキャパシタ３３に並列接続され、ブートストラップ回路４０により充電されたコンデンサ４２により、ＦＥＴ１０のゲート及びソース間に印加される電圧を持ち上げる。これにより、ＰＷＭ信号のデューティが大きい場合であってもＦＥＴ１０を確実にオンとすることが可能となる。
【００３１】
以上の構成により、ブートストラップ回路４０で、ＦＥＴ１０、１１のオンオフ期間に応じてコンデンサ４２を充放電させ、チャージポンプ回路３０で、発振回路２０の発振周波数のタイミングに応じてキャパシタ３３を充放電させる。コンデンサ４２の充電電圧が不足している場合、並列接続したキャパシタ３３及び４２により、ＦＥＴ１０，１１のゲート、ソース間電圧を持ち上げ、ＦＥＴ１０，１１を駆動させる。
【００３２】
即ち、発振回路２０が発振した周期的なパルス信号の信号レベルの変化に応じてキャパシタ３３を充放電し、キャパシタ３３の充電電圧にパルス信号を重畳して高電圧を生成し、生成した高電圧を、ＦＥＴ１０，１１を駆動するブートストラップ回路４０に供給する。
【００３３】
ＦＥＴ１０，１１を駆動する必要がない場合、発振回路２０の発振周期を延長することにより、発振回路２０及びチャージポンプ回路３０の無駄な消費電流及びノイズを低減できる。また、発振回路２０を停止させないので、ブリッジ回路を再度駆動する場合に、発振回路２０及びチャージポンプ回路３０の立ち上がりが遅れない。
【００３４】
抵抗器２２，２３及びコンデンサ２４の組み合わせを変更することにより、発振回路２０の動作周期を延長するため、発振回路２０及びチャージポンプ回路３０の無駄な消費電流及びノイズを低減できる。
【００３５】
なお、本実施の形態１では、発振回路２０が、抵抗器２２，２３及びコンデンサ２４を有する構成としたが、発振回路２０が、抵抗器２２又は２３のいずれかを有し、コンデンサ２４の他にもう一つコンデンサを有する構成としてもよい。また、発振回路２０が、三つ以上のコンデンサを有する構成とし、これらのコンデンサをスイッチにより切り替えて、発振回路２０が発振するパルス信号の周期を三段階以上に変更できる構成としてもよい。更に、駆動装置は、バッテリ１２に代えて、キャパシタ等の蓄電素子で構成してもよい。
【００３６】
（変形例）
図４は、変形例に係るチャージポンプ回路の接続構成を示す回路図である。変形例では、駆動装置は、チャージポンプ回路３０に代えてチャージポンプ回路７０により構成される。チャージポンプ回路７０は、反転増幅器７１と、該反転増幅器７１の入力端子にアノードが接続されたダイオード７２と、ダイオード７２のカソード及び反転増幅器７１の出力端子の間に接続されたキャパシタ７３とを有する。更に、チャージポンプ回路７０は、ダイオード７２のカソードにアノードが接続されたダイオード７４とダイオード７４のカソード及び接地電位の間に接続されたコンデンサ７５とを有する。
【００３７】
発振回路２０が有する反転増幅回路２１の出力端子は、チャージポンプ回路７０が有する反転増幅器７１の入力端子に接続されている。
【００３８】
チャージポンプ回路７０では、反転増幅器７１の入力端子の電圧がハイレベルの場合、反転増幅器７１の出力端子の電圧はローレベルであるので、キャパシタ７３がダイオード７２を介して、反転増幅器７１の入出力の電圧差によって充電される。
【００３９】
反転増幅器７１の入力端子の電圧がローレベルの場合、反転増幅器７１の出力端子の電圧はハイレベルであるので、ダイオード７４に反転増幅器７１の出力電圧とキャパシタ７３の充電電圧とを加えた電圧が印加されてコンデンサ７５が充電される。つまり、ダイオード７２，７４における順方向電圧降下を無視した場合、コンデンサ７５は反転増幅器７１及びキャパシタ７３夫々の出力電圧の和に相当する電圧で充電される。
【００４０】
チャージポンプ回路７０を用いた場合であっても、上記と同様にコンデンサ４２の充電電圧が不足している場合、並列接続したコンデンサ４２及びキャパシタ７３により、ＦＥＴ１０，１１のゲート、ソース間電圧を持ち上げ、ＦＥＴ１０，１１を駆動させることができる。
【００４１】
（実施の形態２）
図５は、実施の形態２に係る駆動装置の概略構成を示すブロック図である。実施の形態１と同様の構成については、同一の符号を付してその詳細な説明を省略する。
【００４２】
実施の形態２に係る駆動装置は、実施の形態１の構成に加え、Ｖｃｃ及び発振回路２０の間に接続される切替回路８０を備える。切替回路８０は、ＣＰＵ１５からの駆動信号により、Ｖｃｃから発振回路２０への電源供給をオン／オフする。
上述のブリッジ回路がチャージポンプ回路３０及びブートストラップ回路４０によって駆動される場合、切替回路８０により、発振回路２０への電源供給はオンとなる。また、前記ブリッジ回路が駆動されない場合、切替回路８０により、発振回路２０への電源供給がオフとなり、発振回路２０が停止する。
【００４３】
実施の形態１と同様に、ブートストラップ回路４０で、ＦＥＴ１０、１１のオンオフ期間に応じてコンデンサ４２を充放電させ、チャージポンプ回路３０で、発振回路２０の発振周波数のタイミングに応じてキャパシタ３３を充放電させる。コンデンサ４２の充電電圧が不足している場合、並列接続したキャパシタ３３及び４２により、ＦＥＴ１０，１１のゲート、ソース間電圧を持ち上げ、ＦＥＴ１０，１１を駆動させる。
【００４４】
即ち、発振回路２０が発振した周期的なパルス信号の信号レベルの変化に応じてキャパシタ３３を充放電し、キャパシタ３３の充電電圧にパルス信号を重畳して高電圧を生成し、生成した高電圧を、ＦＥＴ１０，１１を駆動するブートストラップ回路４０に供給する。
ＦＥＴ１０，１１を駆動する必要がない場合、発振回路２０の発振を停止することにより、発振回路２０及びチャージポンプ回路３０の無駄な消費電流及びノイズを低減できる。
【００４５】
発振回路２０へのＶｃｃの動作電力の供給を停止すことにより、発振回路２０の発振が停止する。これにより、発振回路２０及びチャージポンプ回路３０の無駄な消費電流及びノイズが低減される。
【００４６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。即ち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態も本発明の技術的範囲に含まれる。
【符号の説明】
【００４７】
１０、１１  ＦＥＴ
１４  生成回路
２０  発振回路
２２、２３  抵抗器
２４  コンデンサ
２５、２６  スイッチ
３０  チャージポンプ回路
３３、７３  キャパシタ
４０  ブートストラップ回路
８０  切替回路
【図１】
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【図２】
2016063648.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
2016063648.tif 000008