(57)【要約】【課題】半導体装置におけるペアの容量素子において、一方の容量素子の容量と他方の容量素子の容量との容量差を縮める。【解決手段】低電圧側配線ＬＷＡ、ＬＷＢは、それぞれ半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向に延在している。高電圧側配線ＨＡＷは、蛇行する低電圧側配線ＬＷＡと対向し、高電圧側配線ＨＷＢは、蛇行する低電圧側配線ＬＷＢと対向している。高電圧側配線ＨＷＡ、ＨＷＢは、Ｘ方向に延在するＸ方向延在部ＸＡ、ＸＢと、Ｙ方向にそれぞれ延在する複数のＹ方向延在部ＹＡ、ＹＢとを有している。低電圧側配線ＬＷＡがＸ方向延在部ＸＡから遠ざかっている部分に向かってＹ方向延在部ＹＡが入り込み、低電圧側配線ＬＷＢがＸ方向延在部ＸＢから遠ざかっている部分に向かってＹ方向延在部ＹＢが入り込んでいる。【選択図】図１
2016086090.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上にそれぞれ形成された第１容量素子および第２容量素子と
を有し、
前記第１容量素子は、
前記主表面に沿って蛇行しながら第１方向に延在する第１配線と、
前記第１配線とは前記主表面の方向に間隔を隔てられて前記第１配線と対向する第２配線と、
前記第１配線と前記第２配線との間に充填された第１誘電体と
を備え、
前記第２容量素子は、
前記第１配線に対して前記第２配線が位置する側と反対側に、前記第１配線とは前記主表面の方向に間隔を隔てられた状態で前記第１配線に沿って蛇行しながら前記第１方向に延在する第３配線と、
前記第３配線とは前記主表面の方向に間隔を隔てられて前記第３配線と対向する第４配線と、
前記第３配線と前記第４配線との間に充填された第２誘電体と
を備えた、半導体装置。
【請求項２】
前記第２配線は、
前記第１方向に延在する第１延在部と、
前記第１延在部から前記第１方向と交差する第２方向にそれぞれ直線状に延在するとともに、前記第１方向に互いに間隔を隔てて配置された複数の第２延在部と
を含み、
前記複数の第２延在部のそれぞれは、蛇行する前記第１配線が前記第１延在部から遠ざかっている部分に向かって入り込むように配置され、
前記第４配線は、
前記第１方向に延在する第３延在部と、
前記第３延在部から前記第２方向にそれぞれ直線状に延在するとともに、前記第１方向に互いに間隔を隔てて配置された複数の第４延在部と
を含み、
前記複数の第４延在部のそれぞれは、蛇行する前記第３配線が前記第３延在部から遠ざかっている部分に向かって入り込むように配置された、請求項１記載の半導体装置。
【請求項３】
前記第１方向に沿った一断面において、前記第１配線、前記第２配線および前記第１配線からなる第１容量素子配線群と、前記第３配線、前記第４配線および前記第３配線からなる第２容量素子配線群とが、前記第１方向に沿って交互に位置する、請求項２記載の半導体装置。
【請求項４】
前記第１配線は、
第１配線第１部と、
前記第１配線第１部とは異なる層に形成された第１配線第２部と
を含み、
前記第２配線は、
前記第１配線第１部と同じ層から形成された第２配線第１部と、
前記第１配線第２部と同じ層から形成された第２配線第２部と
を含み、
前記第１誘電体は、
前記第１配線第１部と前記第２配線第１部との間に充填された第１誘電体第１部と、
前記第１配線第２部と前記第２配線第２部との間に充填された第１誘電体第２部と
を含み、
前記第３配線は、
第３配線第１部と、
前記第３配線第１部とは異なる層に形成された第３配線第２部と
を含み、
前記第４配線は、
第３配線第１部と同じ層から形成された第４配線第１部と、
前記第３配線第２部と同じ層から形成された第４配線第２部と
を含み、
前記第２誘電体は、
前記第３配線第１部と前記第４配線第１部との間に充填された第２誘電体第１部と、
前記第３配線第２部と前記第４配線第２部との間に充填された第２誘電体第２部と
を含み、
前記第１容量素子は、
前記第１配線第１部、前記第２配線第１部および前記第１誘電体第１部を含む第１容量素子第１部と、
前記第１配線第２部、前記第２配線第２部および前記第１誘電体第２部を含む第１容量素子第２部と
を含み、
前記第２容量素子は、
前記第３配線第１部、前記第４配線第１部および前記第２誘電体第１部を含む第２容量素子第１部と、
前記第３配線第２部、前記第４配線第２部および前記第２誘電体第２部を含む第２容量素子第２部と
を含む、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１配線第１部、前記第２配線第１部、前記第３配線第１部および前記第４配線第１部のそれぞれと、前記第１配線第２部、前記第２配線第２部、前記第３配線第２部および前記第４配線第２部のそれぞれとは、平面視的に重なるように配置され、
平面視的に重なる配線同士は、同じ電位になるように電気的に接続された、請求項４記載の半導体装置。
【請求項６】
前記第１配線第１部、前記第２配線第１部、前記第３配線第１部および前記第４配線第１部のそれぞれと、前記第１配線第２部、前記第２配線第２部、前記第３配線第２部および前記第４配線第２部のそれぞれとは、平面視的に重なるように配置され、
平面視的に重なる配線同士は、異なる電位になるように電気的に接続された、請求項４記載の半導体装置。
【請求項７】
前記第１配線、前記第２配線、前記第３配線および前記第４配線は、デザインルールの最小線幅と最小ピッチをもって形成された、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
主表面を有する半導体基板と、
前記主表面上にそれぞれ形成された第１容量素子および第２容量素子と
を有し、
前記第１容量素子は、
前記主表面に沿って蛇行しながら第１方向に延在する第１配線と、
前記第１配線とは前記主表面の方向に間隔を隔てられて前記第１配線と対向する第２配線と、
前記第１配線と前記第２配線との間に充填された第１誘電体と
を備え、
前記第２容量素子は、
前記第１配線と、
前記第１配線に対して前記第２配線が位置する側と反対側に、前記第１配線とは前記主表面の方向に間隔を隔てられて前記第１配線と対向する第３配線と、
前記第１配線と前記第３配線との間に充填された第２誘電体と
を備えた、半導体装置。
【請求項９】
前記第２配線は、
前記第１方向に延在する第１延在部と、
前記第１延在部から前記第１方向と交差する第２方向にそれぞれ直線状に延在するとともに、前記第１方向に互いに間隔を隔てて配置された複数の第２延在部と
を含み、
前記複数の第２延在部のそれぞれは、蛇行する前記第１配線が前記第１延在部から遠ざかっている部分に向かって入り込むように配置され、
前記第３配線は、
前記第１方向に延在する第３延在部と、
前記第３延在部から前記第２方向にそれぞれ直線状に延在するとともに、前記第１方向に互いに間隔を隔てて配置された複数の第４延在部と
を含み、
前記複数の第４延在部のそれぞれは、蛇行する前記第１配線が前記第３延在部から遠ざかっている部分に向かって入り込むように配置された、請求項８記載の半導体装置。
【請求項１０】
前記第１方向に沿った一断面において、前記第１配線および前記第２配線からなる第１容量素子配線群と、前記第１配線および前記第３配線からなる第２容量素子配線群とが、前記第１方向に沿って交互に位置する、請求項９記載の半導体装置。
【請求項１１】
前記第１配線、前記第２配線および前記第３配線は、デザインルールの最小線幅と最小ピッチをもって形成された、請求項８〜１０のいずれかに記載の半導体装置。
【請求項１２】
主表面を有する半導体基板と、
前記主表面上にそれぞれ形成された第１容量素子および第２容量素子と
を有し、
前記第１容量素子は、
第１配線と、
前記第１配線とは前記主表面の方向に間隔を隔てられて前記第１配線と対向する第２配線と、
前記第１配線と前記第２配線との間に充填された第１誘電体と
を備え、
前記第２容量素子は、
前記第１配線と、
前記第１配線に対して前記第２配線が位置する側と反対側に、前記第１配線とは前記主表面の方向に間隔を隔てられて前記第１配線と対向する第３配線と、
前記第１配線と前記第３配線との間に充填された第２誘電体と
を備え、
前記第１配線は、
前記主表面に沿って第１方向に延在する第１延在部と、
前記第１延在部から前記第１方向と交差する第２方向にそれぞれ延在するとともに、前記第１方向に互いに間隔を隔てて配置された複数の第２延在部と
を含み、
前記第２配線および前記第３配線は、それぞれ前記第２方向に延在し、
前記第２配線と前記第３配線とは、複数の前記第２延在部のうち、互いに隣り合う一の第２延在部と他の第２延在部との間に位置する領域に前記第２配線が配置されるとともに、複数の前記第２延在部のうち、互いに隣り合う前記他の第２延在部とさらに他の第２延在部との間に位置する領域に前記第３配線が配置される態様で、交互に前記第１方向に沿って複数配置され、
複数の前記第２配線は互いに電気的に接続されるとともに、複数の前記第３配線は互いに電気的に接続された、半導体装置。
【請求項１３】
前記第１方向に沿った一断面において、前記第１配線および前記第２配線からなる第１容量素子配線群と、前記第１配線および前記第３配線からなる第２容量素子配線群とが、前記第１方向に沿って交互に位置する、請求項１２記載の半導体装置。
【請求項１４】
前記第１配線、前記第２配線および前記第３配線は、デザインルールの最小線幅と最小ピッチをもって形成された、請求項１２または１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、たとえば、ＭＩＭ容量素子を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置を構成する回路の一つに、たとえば、ＡＤ（Analog Digital）変換回路がある。ＡＤ変換回路内には、コンパレータ回路があり、外部信号（電圧）を基準信号（電圧）と比較するために、二つの容量素子が用いられることが多い。一方の容量素子には、基準信号が入力され、他方の容量素子には外部信号が入力される。このような容量素子として、たとえば、ＭＩＭ（Metal Insulator Metal）容量素子が用いられる。
【０００３】
一方の容量素子に蓄積された電荷に対応する電位と、他方の容量素子に蓄積された電荷に対応する電位とを比較することで、信号の大小関係が判定されることになる。信号の大小関係を精度よく判定するためには、二つの容量素子の容量値が揃っていること、すなわち、二つの容量素子の容量差が少ないことが求められる。
【０００４】
二つの容量素子の容量差は、半導体装置を製造する際の二つの容量素子の加工精度のばらつきに依存する。このため、二つの容量素子の容量差を小さくする一般的な手法として、加工精度のばらつきに対して、二つの容量素子の容量（サイズ）を大きく設定する手法が採られている。なお、二つの容量素子を備えた半導体装置を開示した文献として、たとえば、特許文献１がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２２８８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体装置では、次のような問題点があった。二つの容量素子は、半導体基板における、それぞれ所定の領域に形成されることになる。このため、二つの容量素子の容量（サイズ）を大きく設定したとしても、半導体基板における、一方の容量素子が形成される領域と、他方の容量素子が形成される領域との位置関係によっては、一方の容量素子の容量と、他方の容量素子の容量との容量差が縮まらないことが、今回、発明者らによって確認された。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係る半導体装置は、ペアの容量素子として第１容量素子と第２容量素子とを有している。第１容量素子は、第１配線と第２配線と第１誘電体とを備えている。第１配線は、主表面に沿って蛇行しながら第１方向に延在している。第２配線は、第１配線とは主表面の方向に間隔を隔てられて第１配線と対向している。第１誘電体は、第１配線と第２配線との間に充填されている。第２容量素子は、第３配線と第４配線と第２誘電体とを備えている。第３配線は、第１配線に対して第２配線が位置する側と反対側に、第１配線とは主表面の方向に間隔を隔てられた状態で第１配線に沿って蛇行しながら第１方向に延在している。第４配線は、第３配線とは主表面の方向に間隔を隔てられて第３配線と対向している。第２誘電体は、第３配線と第４配線との間に充填されている。
【０００９】
他の実施の形態に係る半導体装置は、ペアの容量素子として第１容量素子と第２容量素子とを有している。第１容量素子は、第１配線と第２配線と第１誘電体とを備えている。
第１配線は、主表面に沿って蛇行しながら第１方向に延在している。第２配線は、第１配線とは主表面の方向に間隔を隔てられて第１配線と対向している。第１誘電体は、第１配線と第２配線との間に充填されている。第２容量素子は、第１配線と第３配線と第２誘電体とを有している。第３配線は、第１配線に対して第２配線が位置する側と反対側に、第１配線とは主表面の方向に間隔を隔てられて第１配線と対向している。第２誘電体は、第１配線と第３配線との間に充填されている。
【００１０】
さらに他の実施の形態に係る半導体装置は、ペアの容量素子として第１容量素子と第２容量素子とを有している。第１容量素子は、第１配線と第２配線と第１誘電体とを備えている。第２配線は、第１配線とは主表面の方向に間隔を隔てられて第１配線と対向している。第１誘電体は、第１配線と第２配線との間に充填されている。第２容量素子は、第１配線と第３配線と第２誘電体とを有している。第３配線は、第１配線に対して第２配線が位置する側と反対側に、第１配線とは主表面の方向に間隔を隔てられて第１配線と対向している。第２誘電体は、第１配線と第３配線との間に充填されている。第１配線は、第１延在部と第２延在部とを含んでいる。第１延在部は、主表面に沿って第１方向に延在している。第２延在部は、第１延在部から第１方向と交差する第２方向にそれぞれ延在するとともに、第１方向に互いに間隔を隔てて複数配置されている。第２配線および第３配線は、それぞれ第２方向に延在している。第２配線と第３配線とは、複数の第２延在部のうち、互いに隣り合う一の第２延在部と他の第２延在部との間に位置する領域に第２配線が配置されるとともに、複数の第２延在部のうち、互いに隣り合う他の第２延在部とさらに他の第２延在部との間に位置する領域に第３配線が配置される態様で、交互に第１方向に沿って複数配置されている。複数の第２配線は互いに電気的に接続されている。複数の第３配線は互いに電気的に接続されている。
【発明の効果】
【００１１】
一実施の形態に係る半導体装置によれば、ペアの容量素子としての第１容量素子の容量と第２容量素子の容量との容量差を縮めることができる。
【００１２】
他の実施の形態に係る半導体装置によれば、ペアの容量素子としての第１容量素子の容量と第２容量素子の容量との容量差を縮めることができる。
【００１３】
さらに他の実施の形態に係る半導体装置によれば、ペアの容量素子としての第１容量素子の容量と第２容量素子の容量との容量差を縮めることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面斜視図である。
【図３】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図４】同実施の形態において、ペアのＭＩＭ容量素子の等価回路を示す図である。
【図５】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後の行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後の行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後の行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後の行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後の行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後の行われる工程を示す断面図である。
【図１２】比較例に係る半導体装置の第１の平面図である。
【図１３】比較例に係る半導体装置におけるペアのＭＩＭ容量素子の等価回路を示す図である。
【図１４】比較例に係る半導体装置の第２の平面図である。
【図１５】図１４に示す断面線ＸＶ−ＸＶにおける断面斜視図である。
【図１６】同実施の形態において、ペアのＭＩＭ容量素子の配置の一例を示す平面図である。
【図１７】実施の形態２に係る半導体装置の平面図である。
【図１８】同実施の形態において、図１７に示す断面線ＸＶＩＩＩ−ＸＶＩＩＩにおける断面図である。
【図１９】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】実施の形態３に係る半導体装置の平面図である。
【図２６】同実施の形態において、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面斜視図である。
【図２７】同実施の形態において、変形例に係る半導体装置の平面図である。
【図２８】実施の形態４に係る半導体装置における容量素子の接続関係を模式的に示す図である。
【図２９】同実施の形態において、図２８に示す断面線ＸＸＩＸ−ＸＸＩＸにおける断面斜視図である。
【図３０】実施の形態５に係る半導体装置における容量素子の接続関係を模式的に示す図である。
【図３１】同実施の形態において、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩにおける断面斜視図である。
【図３２】同実施の形態において、半導体装置におけるペアのＭＩＭ容量素子の等価回路を示す図である。
【図３３】実施の形態６に係る半導体装置の平面図である。
【発明を実施するための形態】
【００１５】
実施の形態１
ペアのＭＩＭ容量素子を備えた半導体装置の第１例について説明する。
【００１６】
図１、図２および図３に示すように、半導体装置ＳＤでは、半導体基板ＳＵＢの主表面を覆うように、下部層間絶縁膜ＬＩＬが形成されている。その下部層間絶縁膜ＬＩＬの上に、低電圧側配線ＬＷＡ、高電圧側配線ＨＡＷ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＡが形成されている。その低電圧側配線ＬＷＡ、高電圧側配線ＨＡＷ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＡを覆うように、たとえば、シリコン酸化膜等からなる第１層間絶縁膜ＦＩＬが形成されている。
【００１７】
さらに、その第１層間絶縁膜ＦＩＬを覆うように、たとえば、シリコン酸化膜等からなる第２層間絶縁膜ＳＩＬが形成されている。なお、図２および図３では、低電圧側配線ＬＷＡ、高電圧側配線ＨＡＷ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＡの厚さ（膜厚）の半導体基板ＳＵＢの面内における不均一性（ばらつき）が、誇張されて示されている。
【００１８】
図４に示すように、第１容量素子ＣＥＡと第２容量素子ＣＥＢとによって、ペアのＭＩＭ容量素子が形成されている。第１容量素子ＣＥＡが、低電圧側配線ＬＷＡ（第１配線）、高電圧側配線ＨＡＷ（第２配線）および第１層間絶縁膜ＦＩＬの部分（誘電体）によって形成されている。第２容量素子ＣＥＢが、低電圧側配線ＬＷＢ（第３配線）、高電圧側配線ＨＷＡ（第４配線）および第１層間絶縁膜ＦＩＬの部分（誘電体）によって形成されている。
【００１９】
次に、低電圧側配線ＬＷＡ、高電圧側配線ＨＡＷ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＡのパターンについて説明する。
【００２０】
図１および図２に示すように、低電圧側配線ＬＷＡは、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向に延在している。高電圧側配線ＨＡＷは、低電圧側配線ＬＷＡとは主表面の方向に間隔を隔てられて、低電圧側配線ＬＷＡと対向している。低電圧側配線ＬＷＢは、低電圧側配線ＬＷＡに対して高電圧側配線ＨＷＡが位置する側と反対側に、低電圧側配線ＬＷＡとは主表面の方向に間隔を隔てられた状態で低電圧側配線ＬＷＡに沿って蛇行しながらＸ方向に延在している。高電圧側配線ＨＷＢは、低電圧側配線ＬＷＢとは主表面の方向に間隔を隔てられて低電圧側配線ＬＷＢと対向している。
【００２１】
高電圧側配線ＨＷＡおよび高電圧側配線ＨＷＢのそれぞれは櫛形とされる。高電圧側配線ＨＷＡは、Ｘ方向に延在するＸ方向延在部ＸＡと、Ｘ方向延在部ＸＡからＸ方向とほぼ直交するＹ方向にそれぞれ延在する複数のＹ方向延在部ＹＡとを有している。高電圧側配線ＨＷＢは、Ｘ方向に延在するＸ方向延在部ＸＢと、Ｘ方向延在部ＸＢからＹ方向にそれぞれ延在する複数のＹ方向延在部ＹＢとを有している。
【００２２】
高電圧側配線ＨＷＡと高電圧側配線ＨＷＢとは、蛇行する低電圧側配線ＬＷＡ、ＬＷＢを挟み込むように配置されている。さらに、高電圧側配線ＨＷＡ、ＨＷＢは、蛇行する低電圧側配線ＬＷＡがＸ方向延在部ＸＡから遠ざかっている部分に向かってＹ方向延在部ＹＡが入り込むとともに、蛇行する低電圧側配線ＬＷＢがＸ方向延在部ＸＢから遠ざかっている部分に向かってＹ方向延在部ＹＢが入り込む態様で、Ｙ方向延在部ＹＡとＹ方向延在部ＹＢとが交互に噛み合うように、配置されている。低電圧側配線ＬＷＡ、ＬＷＢおよび高電圧側配線ＨＷＡ、ＨＷＢは、デザインルールの最小の線幅と最小ピッチをもって形成されている。
【００２３】
図２に示すように、Ｘ方向に沿った一断面では、低電圧側配線ＬＷＡ、高電圧側配線ＨＷＡおよび低電圧側配線ＬＷＡからなる第１容量素子ＣＥＡの配線群と、低電圧側配線ＬＷＢ、高電圧側配線ＨＷＢおよび低電圧側配線ＬＷＢからなる第２容量素子ＣＥＢの配線群とが、Ｘ方向に沿って交互に位置している。なお、この種のＭＩＭ容量素子では、各配線層の端部も容量に寄与することから、フリンジＭＩＭ容量素子とも称されている。
【００２４】
次に、低電圧側配線ＬＷＡ、ＬＷＢおよび高電圧側配線ＨＷＡ、ＨＷＢの厚さ方向の構造について説明する。図３に示すように、低電圧側配線ＬＷＡ、ＬＷＢおよび高電圧側配線ＨＷＡ、ＨＷＢは、二層の窒化チタン層の間にアルミニウム層を介在させた三層構造とされる。
【００２５】
低電圧側配線ＬＷＡでは、第１窒化チタン層ＴＮ１ＬＡ、アルミニウム層ＡＦＬＡおよび第２窒化チタン層ＴＮ２ＬＡが積層され、高電圧側配線ＨＷＡでは、第１窒化チタン層ＴＮ１ＨＡ、アルミニウム層ＡＦＨＡおよび第２窒化チタン層ＴＮ２ＨＡが積層されている。低電圧側配線ＬＷＢでは、第１窒化チタン層ＴＮ１ＬＢ、アルミニウム層ＡＦＬＢおよび第２窒化チタン層ＴＮ２ＬＢが積層され、高電圧側配線ＨＷＢでは、第１窒化チタン層ＴＮ１ＨＢ、アルミニウム層ＡＦＨＢおよび第２窒化チタン層ＴＮ２ＨＢが積層されている。
【００２６】
次に、上述した半導体装置の製造方法の一例について説明する。まず、半導体基板の主表面に、トランジスタ等の所定の半導体素子（図示せず）が形成された後、図５に示すように、半導体基板ＳＵＢの主表面を覆うように、コンタクト層間絶縁膜として、たとえば、シリコン酸化膜等の下部層間絶縁膜ＬＩＬが形成される。
【００２７】
次に、図６に示すように、スパッタ法等により、第１窒化チタン層ＴＮ１、アルミニウム層ＡＦおよび第２窒化チタン層ＴＮ２が形成される。なお、上述したように、図６では、半導体基板ＳＵＢの面内におけるアルミニウム層ＡＦ等の膜厚の不均一性が誇張して示されているが、これは、アルミニウム層ＡＦ等の膜厚の変化の形態を制限するものではない。
【００２８】
次に、図７に示すように、所定の写真製版処理を行うことにより、配線層を形成するためのフォトレジストのパターンＰＲ１が形成される。このとき、フォトレジストのパターンＰＲ１は、デザインルールの最小の線幅と最小ピッチに基づいて形成される。次に、図８に示すように、フォトレジストのパターンＰＲ１をエッチングマスクとして、第２窒化チタン層ＴＮ２、アルミニウム層ＡＦおよび第１窒化チタン層ＴＮ１にプラズマエッチング処理を行うことにより、低電圧側配線ＬＷＡ、ＬＷＢおよび高電圧側配線ＨＷＡ、ＨＷＢが形成される。
【００２９】
次に、酸素アッシング処理によりフォトレジストのパターンＰＲ１を除去することによって、図９に示すように、低電圧側配線ＬＷＡ、ＬＷＢおよび高電圧側配線ＨＷＡ、ＨＷＢが露出する。なお、このとき、必要に応じて、湿式のプロセスを併用してもよい。
【００３０】
次に、図１０に示すように、低電圧側配線ＬＷＡ、低電圧側配線ＬＷＢ、高電圧側配線ＨＷＡおよび高電圧側配線ＨＷＢのそれぞれの間を充填するように、たとえば、高密度プラズマＣＶＤ（Chemical Vapor Deposition）法によって、シリコン酸化膜からなる第１層間絶縁膜ＦＩＬが形成される。第１層間絶縁膜ＦＩＬの膜厚としては、第２窒化チタン層ＴＮ２ＬＡ、ＴＮ２ＬＢ、ＴＮ２ＨＡ、ＴＮ２ＨＢを露出させない程度の膜厚が望ましい。
【００３１】
なお、第１層間絶縁膜ＦＩＬの形成方法としては、高密度プラズマＣＶＤ法に限られるものではなく、半導体素子の性能とプロセスの整合性に問題がなければ、熱ＣＶＤ法やゾルゲル法等を用いて第１層間絶縁膜ＦＩＬを形成してもよい。
【００３２】
次に、図１１に示すように、たとえば、一般的なプラズマＣＶＤ法によって、第１層間絶縁膜ＦＩＬを覆うように、シリコン酸化膜からなる第２層間絶縁膜ＳＩＬが形成される。なお、この第２層間絶縁膜ＳＩＬの形成方法としても、半導体素子の性能とプロセスの整合性に問題がなければ、他の方法を用いて第２層間絶縁膜ＳＩＬを形成してもよい。
【００３３】
次に、第２層間絶縁膜ＳＩＬに化学的機械研磨処理（ＣＭＰ：Chemical Mechanical Polishing）を行うことによって、第２層間絶縁膜ＳＩＬが平坦化される（図３参照）。その後、コンタクトホール（図示せず）が形成され、さらに、必要に応じて、上層の配線構造（図示せず）を形成することによって、半導体装置の主要部分が完成する。
【００３４】
上述した半導体装置ＳＤでは、半導体基板ＳＵＢの面内における配線層（主としてアルミニウム層ＡＦ）の膜厚のばらつきに対して、第１容量素子ＣＥＡの容量と第２容量素子ＣＥＢの容量との容量差を抑えることができる。このことについて、比較例に係る半導体装置と比べて説明する。
【００３５】
図１２および図１３に示すように、比較例に係る半導体装置ＣＳＤでは、半導体基板ＣＳＵＢ上に、ペアの容量素子として、第１容量素子ＣＣＥＡと第２容量素子ＣＣＥＢが形成されている。第１容量素子ＣＣＥＡは、第１容量素子第１部ＣＡＰ１と第１容量素子第２部ＣＡＰ２とによって構成される。第２容量素子ＣＣＥＢは、第２容量素子第１部ＣＢＰ１と第２容量素子第２部ＣＢＰ２とによって構成される。
【００３６】
第１容量素子第１部ＣＡＰ１および第１容量素子第２部ＣＡＰ２と、第２容量素子第１部ＣＢＰ１および第２容量素子第２部ＣＢＰ２とは、互いに交差する態様で、対角線方向に配置されている。このため、Ｘ方向では、第１容量素子第１部ＣＡＰ１と第２容量素子第２部ＣＢＰ２とが交互に配置され、第１容量素子第２部ＣＡＰ２と第２容量素子第１部ＣＢＰ１とが交互に配置されていることになる。また、Ｙ方向では、第１容量素子第１部ＣＡＰ１と第２容量素子第１部ＣＢＰ１とが交互に配置され、第１容量素子第２部ＣＡＰ２と第２容量素子第２部ＣＢＰ２とが交互に配置されていることになる。
【００３７】
次に、第１容量素子ＣＡＰと第２容量素子ＣＡＢの構造について、もう少し詳しく説明する。容量素子では、絶縁耐圧の自由度の観点から、平行平板型の容量素子から配線を使った容量素子の開発が進められている。すなわち、誘電体を上下方向から配線によって挟み込む構造の容量素子から、誘電体を側方から配線によって挟み込む構造の容量素子の開発が進められている。この種の容量素子では、容量は、配線の長さと配線（層）の厚さとの積（容量素子の極板面積に相当）に比例することになる。このため、配線層の厚さがばらつくと、容量がばらつくことになる。
【００３８】
図１４および図１５に示すように、第１容量素子ＣＣＥＡの第１容量素子第１部ＣＡＰ１では、それぞれ櫛形の低電圧側配線ＣＡＬＷ１と高電圧側配線ＣＡＨＷ１が形成され、低電圧側配線ＣＡＬＷ１と高電圧側配線ＣＡＨＷ１は、Ｘ方向に延在する部分が交互に噛み合うように配置されている。第１容量素子第２部ＣＡＰ２では、それぞれ櫛形の低電圧側配線ＣＡＬＷ２と高電圧側配線ＣＡＨＷ２が形成され、低電圧側配線ＣＡＬＷ２と高電圧側配線ＣＡＨＷ２は、Ｘ方向に延在する部分が交互に噛み合うように配置されている。
【００３９】
次に、第２容量素子ＣＣＥＢの第２容量素子第１部ＣＢＰ１では、それぞれ櫛形の低電圧側配線ＣＢＬＷ１と高電圧側配線ＣＢＨＷ１が形成され、低電圧側配線ＣＢＬＷ１と高電圧側配線ＣＢＨＷ１は、Ｘ方向に延在する部分が交互に噛み合うように配置されている。第２容量素子第２部ＣＢＰ２では、それぞれ櫛形の低電圧側配線ＣＢＬＷ２と高電圧側配線ＣＢＨＷ２が形成され、低電圧側配線ＣＢＬＷ２と高電圧側配線ＣＢＨＷ２は、Ｘ方向に延在する部分が交互に噛み合うように配置されている。
【００４０】
比較例に係る半導体装置では、低電圧側配線ＣＡＬＷ１〜ＣＢＨＷ２および高電圧側配線ＣＡＨＷ１〜ＣＢＨＷ２となるアルミニウム層等の配線層を形成する際には、半導体基板ＣＳＵＢの面内において、配線層の膜厚がばらつくことがある。図１５では、そのような半導体基板ＣＳＵＢの面内における配線層の膜厚のばらつき（不均一性）の一態様が誇張して示されている。
【００４１】
この配線層の膜厚のばらつきによる第１容量素子ＣＣＥＡの容量と第２容量素子ＣＣＥＢの容量との容量差を軽減するために、第１容量素子第１部ＣＡＰ１および第１容量素子第２部ＣＡＰ２とが対角線方向に配置され、第２容量素子第１部ＣＢＰ１および第２容量素子第２部ＣＢＰ２も対角線方向に配置されている。
【００４２】
しかしながら、半導体基板ＣＳＵＢの面内における配線層の膜厚の相対的に厚い領域と薄い領域に対して、第１容量素子ＣＣＥＡおよび第２容量素子ＣＣＥＢの配置によっては、たとえば、第１容量素子第１部ＣＡＰ１の配線層の膜厚だけが、他の３つの第１容量素子第２部ＣＡＰ２、第２容量素子第１部ＣＢＰ１および第２容量素子第２部ＣＢＰ２のそれぞれの配線層の膜厚よりも薄くなる場合があることが、発明者らによって確認された。
【００４３】
このため、ペアの容量素子として、第１容量素子ＣＣＥＡと第２容量素子ＣＣＥＢとの間に、依然として容量差が生じることになり、たとえば、ペア容量素子として、このような第１容量素子ＣＣＥＡと第２容量素子ＣＣＥＢとが適用されたコンパレータ回路では、基準信号と外部信号との比較が正確に行われなくなることが判明した。
【００４４】
比較例に係る半導体装置ＣＳＤに対して、実施の形態に係る半導体装置ＳＤでは、図１等に示すように、第１容量素子ＣＥＡの低電圧側配線ＬＷＡと第２容量素子ＣＥＢの低電圧側配線ＬＷＢとは、半導体基板ＳＵＢの主表面の方向に間隔を隔てられた状態で、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向にそれぞれ延在している。
【００４５】
その蛇行している低電圧側配線ＬＷＡに対し、第１容量素子ＣＥＡの高電圧側配線ＨＡＷが、半導体基板ＳＵＢの主表面の方向に間隔を隔てられて対向し、また、蛇行している低電圧側配線ＬＷＢに対し、第２容量素子ＣＥＢの高電圧側配線ＨＷＢが、主表面の方向に間隔を隔てられて対向している。
【００４６】
このため、半導体基板ＳＵＢの面内において、たとえ、配線層の膜厚が相対的に厚い領域と薄い領域とが存在したとしても、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢのそれぞれでは、配線層の厚い領域と薄い領域とがほぼ同じ割合で存在することになり、配線層の膜厚が平均化されることになる。これにより、配線層の厚い領域または薄い領域が、たとえば、一方の第１容量素子第１部ＣＡＰ１の領域にだけ存在する比較例に係る半導体装置ＣＳＤと比べて、第１容量素子ＣＥＡの容量と第２容量素子ＣＥＢの容量との容量差を縮めることができる。
【００４７】
図１等に示される第１容量素子ＣＥＡおよび第２容量素子ＣＥＢを、たとえば、図１２（比較例）に示される４×４の第１容量素子ＣＣＥＡおよび第２容量素子ＣＣＥＢが配置された領域（領域Ａ）に配置してもよい。すなわち、図１６に示すように、Ｙ方向については、低電圧側配線ＬＷＡ、高電圧側配線ＨＡＷ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＡ（配線層）をそれぞれ延ばし、Ｘ方向については、蛇行させる回数を増やすことで、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢのそれぞれでは、配線層の膜厚がさらに平均化されることになる。その結果、第１容量素子ＣＥＡの容量と第２容量素子ＣＥＢの容量との容量差を確実に縮めることができる。
【００４８】
また、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢを領域Ａに配置する場合には、第１容量素子ＣＣＥＡおよび第２容量素子ＣＣＥＢのそれぞれを電気的に分離する分離領域（幅ｄ：図１２参照）も不要になり、半導体装置ＳＤの微細化に貢献することも可能である。
【００４９】
なお、上述した半導体装置では、層間絶縁膜として、第１層間絶縁膜ＦＩＬと第２層間絶縁膜ＳＩＬとの二層を形成する場合を例に挙げて説明したが、第１層間絶縁膜ＦＩＬを省いて、通常のプラズマＣＶＤ法によって、第２層間絶縁膜ＳＩＬに対応する一層の層間絶縁膜を形成するようにしてもよい。この場合には、配線層間にシリコン酸化膜が十分に充填されず、空隙が形成されることが考えられるが、製造上および半導体素子の性能上、問題がなければ、その空隙を許容できる場合もある。
【００５０】
また、第２層間絶縁膜ＳＩＬを省いて、高密度プラズマＣＶＤ法によって、第１層間絶縁膜ＦＩＬに対応する一層の層間絶縁膜を形成するようにしてもよい。このとき、高密度プラズマＣＶＤ装置において、成膜条件を変更するなどして、成膜速度の改善を試みてもよい。いずれの場合にも、層間絶縁膜に十分な絶縁性があれば、成膜方法および膜種等は限定されるものではない。
【００５１】
さらに、上述した半導体装置では、配線層として、主成分がアルミニウム層の配線層を例に挙げて説明したが、ポリシリコン層の配線層を適用してもよい。この場合には、たとえば、ポリシリコン層によってゲート配線を形成する際に、同時に配線層を形成することができる。
【００５２】
実施の形態２
ペアのＭＩＭ容量素子を備えた半導体装置の第２例について説明する。第１例では、配線層として、アルミニウムを主成分とする配線層を例に挙げた（図１参照）。第２例では、配線層として銅配線を例に挙げる。
【００５３】
図１７および図１８に示すように、低電圧側配線ＬＷＡ、ＬＷＢおよび高電圧側配線ＨＷＡ、ＨＷＢは、バリアメタル層としての窒化タンタル層に銅膜を積層させた構造とされる。第１層間絶縁膜ＦＩＬを貫通するように、低電圧側配線ＬＷＡ、高電圧側配線ＨＷＡ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＢが形成されている。なお、図１８では、半導体基板ＳＵＢの面内における第１層間絶縁膜ＦＩＬの膜厚の不均一性が誇張して示されている。
【００５４】
低電圧側配線ＬＷＡでは、窒化タンタル層ＴＴＬＡの上に銅膜ＤＦＬＡが形成され、高電圧側配線ＨＷＡでは、窒化タンタル層ＴＴＨＡの上に銅膜ＤＦＨＡが形成されている。低電圧側配線ＬＷＢでは、窒化タンタル層ＴＴＬＢの上に銅膜ＤＦＬＢが形成され、高電圧側配線ＨＷＢでは、窒化タンタル層ＴＴＨＢの上に銅膜ＤＦＨＢが形成されている。
【００５５】
銅膜ＤＦＬＡ、ＤＦＨＡ、ＤＦＬＢ、ＤＦＨＢ等を覆うように、たとえば、シリコン窒化膜の銅拡散防止膜ＤＫＦが形成されている。その銅拡散防止膜ＤＫＦを覆うように、第２層間絶縁膜ＳＩＬが形成されている。なお、これ以外の構成については、図１〜図３に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００５６】
次に、上述した半導体装置の製造方法の一例について説明する。半導体基板の主表面に、トランジスタ等の所定の半導体素子（図示せず）が形成された後、図１９に示すように、半導体基板ＳＵＢの主表面を覆うように、たとえば、シリコン酸化膜等の下部層間絶縁膜ＬＩＬが形成される。次に、下部層間絶縁膜ＬＩＬを覆うように、第１層間絶縁膜ＦＩＬが形成される。なお、図１９では、半導体基板ＳＵＢの面内における第１層間絶縁膜ＦＩＬの膜厚の不均一性が誇張して示されているが、これは、第１層間絶縁膜ＦＩＬの膜厚の変化の形態を制限するものではない。
【００５７】
次に、ダマシン法によって配線が形成される。図２０に示すように、所定の写真製版処理を行うことにより、フォトレジストのパターンＰＲ２が形成される。次に、そのフォトレジストのパターンＰＲ２をエッチングマスクとして、第１層間絶縁膜ＦＩＬにプラズマエッチング処理を行うことによって、下部層間絶縁膜ＬＩＬに達する配線溝ＷＴが形成される。
【００５８】
次に、図２１に示すように、酸素アッシング処理を行うことによって、フォトレジストのパターンＰＲ２が除去される。次に、図２２に示すように、銅の拡散を防止するための窒化タンタル層ＴＴが形成される。次に、メッキ法によって、窒化タンタル層ＴＴの表面に銅膜ＤＦが形成される。
【００５９】
次に、図２３に示すように、化学的機械研磨処理を行うことによって、配線溝ＷＴに位置する窒化タンタル層ＴＴの部分および銅膜ＣＦの部分を残して、第１層間絶縁膜ＦＩＬの上面上に位置する銅膜ＣＦの部分および窒化タンタル層ＴＴの部分が除去される。こうして、第１層間絶縁膜ＦＩＬを貫通するように、低電圧側配線ＬＷＡ、高電圧側配線ＨＷＡ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＢが形成される。
【００６０】
次に、図２４に示すように、露出した低電圧側配線ＬＷＡ、高電圧側配線ＨＷＡ、低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＢ等を覆うように、たとえば、プラズマＣＶＤ法により、シリコン窒化膜の銅拡散防止膜ＤＫＦが形成される。次に、図１０に示す工程と同様に、第２層間絶縁膜ＳＩＬ（図示せず）が形成される。
【００６１】
次に、第２層間絶縁膜に化学的機械研磨処理を行うことによって、第２層間絶縁膜ＳＩＬが平坦化される（図１８参照）。その後、コンタクトホール（図示せず）が形成され、さらに、必要に応じて、上層の配線構造（図示せず）を形成することによって、半導体装置の主要部分が完成する。
【００６２】
上述した半導体装置ＳＤでは、図１等に示す半導体装置と同様に、第１容量素子ＣＥＡの低電圧側配線ＬＷＡと第２容量素子ＣＥＢの低電圧側配線ＬＷＢとは、半導体基板ＳＵＢの主表面の方向に間隔を隔てられた状態で、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向にそれぞれ延在している。
【００６３】
その蛇行している低電圧側配線ＬＷＡに対し、第１容量素子ＣＥＡの高電圧側配線ＨＡＷが、半導体基板ＳＵＢの主表面の方向に間隔を隔てられて対向し、また、蛇行している低電圧側配線ＬＷＢに対し、第２容量素子ＣＥＢの高電圧側配線ＨＷＢが、主表面の方向に間隔を隔てられて対向している。
【００６４】
これにより、半導体基板ＳＵＢの面内において、たとえ、配線層の厚さに対応する第１層間絶縁膜ＦＩＬの膜厚が相対的に厚い領域と薄い領域とが存在したとしても、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢのそれぞれでは、配線層の厚い領域と薄い領域とがほぼ同じ割合で存在することになり、配線層の膜厚が平均化されることになる。その結果、実施の形態１において説明したのと同様に、比較例に係る半導体装置ＣＳＤと比べて、第１容量素子ＣＥＡの容量と第２容量素子ＣＥＢの容量との容量差を縮めることが可能になる。
【００６５】
さらに、上述した半導体装置ＳＤでは、その第１容量素子ＣＥＡの低電圧側配線ＬＷＡおよび高電圧側配線ＨＷＡと、第２容量素子ＣＥＢの低電圧側配線ＬＷＢおよび高電圧側配線ＨＷＢとは、ダマシン法によって銅配線として第１層間絶縁膜ＦＩＬに形成されている。ダマシン法によって銅配線を形成する際のフォトレジストのパターンＰＲ２では、フォトレジストに配線溝に対応する開口部が形成される（図２０参照）。
【００６６】
これにより、フォトレジストのパターンＰＲ２としては倒れにくい構造になって、銅配線を精度よく形成することができる。特に、ダマシン法は、銅配線の幅と銅配線の間隔が狭くなるにしたがい有利になる。また、銅配線の間隔が狭くなるにしたがって、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢのそれぞれの単位面積当たりの静電容量を増やすことができる。
【００６７】
実施の形態３
ペアのＭＩＭ容量素子を備えた半導体装置の第３例について説明する。第１例では、第１容量素子ＣＥＡの低電圧側配線ＬＷＡと、第２容量素子ＣＥＢの低電圧側配線ＬＷＢとが、個別に形成されている場合を例に挙げた（図１参照）。
【００６８】
第３例では、その低電圧側配線ＬＷＡと低電圧側配線ＬＷＢとを電気的に短絡させて使用する場合を例に挙げる。低電圧側配線ＬＷＡと低電圧側配線ＬＷＢとを電気的に短絡させて使用する態様として、共用の低電圧側配線が用いられる。
【００６９】
図２５および図２６に示すように、ペアのＭＩＭ容量素子のうちの一方の第１容量素子ＣＥＡが、共用の低電圧側配線ＬＷ（第１配線）、高電圧側配線ＨＡＷ（第２配線）および第１層間絶縁膜ＦＩＬの部分（誘電体）によって形成されている。ペアのＭＩＭ容量素子のうちの他方の第２容量素子ＣＥＢが、共用の低電圧側配線ＬＷ（第１配線）、高電圧側配線ＨＷＡ（第４配線）および第１層間絶縁膜ＦＩＬの部分（誘電体）によって形成されている。
【００７０】
共用の低電圧側配線ＬＷは、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向に延在している。高電圧側配線ＨＡＷは、低電圧側配線ＬＷとは主表面の方向に間隔を隔てられて、低電圧側配線ＬＷと対向している。高電圧側配線ＨＷＢは、低電圧側配線ＬＷに対して高電圧側配線ＨＷＡが位置する側と反対側に、低電圧側配線ＬＷとは主表面の方向に間隔を隔てられて、低電圧側配線ＬＷと対向している。
【００７１】
図２６に示すように、Ｘ方向に沿った一断面では、高電圧側配線ＨＷＡおよび低電圧側配線ＬＷからなる第１容量素子ＣＥＡの配線群と、高電圧側配線ＨＷＢおよび低電圧側配線ＬＷからなる第２容量素子ＣＥＢの配線群とが、Ｘ方向に沿って交互に位置している。
【００７２】
低電圧側配線ＬＷ、高電圧側配線ＨＷＡおよび高電圧側配線ＨＷＢは、第１例の場合と同様に、二層の窒化チタン層の間にアルミニウム層を介在させた三層構造とされる。なお、図２６では、低電圧側配線ＬＷ、高電圧側配線ＨＷＡおよび高電圧側配線ＨＷＢの厚さの半導体基板ＳＵＢの面内における不均一性（ばらつき）が、誇張されて示されている。これ以外の構成については、図１〜図３に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００７３】
上述した半導体装置は、低電圧側配線が共用の低電圧側配線ＬＷであることを除けば、第１例の場合の製造方法と実質的に同様の製造方法によって製造することができる。
【００７４】
まず、半導体基板の主表面を覆う下部層間絶縁膜が形成された後、第１窒化チタン層、アルミニウム層および第２窒化チタン層（いずれも図示せず）が形成される。次に、共用の低電圧側配線ＬＷ等をパターニングするためのフォトレジストのパターン（図示せず）が形成され、次に、そのフォトレジストのパターンをエッチングマスクとしてプラズマエッチング処理を行うことにより、低電圧側配線ＬＷ、高電圧側配線ＨＡＷおよび高電圧側配線ＨＷＡが形成される（図２６参照）。
【００７５】
その後、低電圧側配線ＬＷ、高電圧側配線ＨＡＷおよび高電圧側配線ＨＷＡを覆うように第１層間絶縁膜ＦＩＬを形成し、さらに、その第１層間絶縁膜ＦＩＬを覆うように第２層間絶縁膜ＳＩＦ等を形成することで、半導体装置の主要部分が完成する（図２６参照）。
【００７６】
上述した半導体装置ＳＤでは、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢの共用の低電圧側配線ＬＷは、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向に延在している。その蛇行している低電圧側配線ＬＷに対し、第１容量素子ＣＥＡの高電圧側配線ＨＡＷが、半導体基板ＳＵＢの主表面の方向に間隔を隔てられて対向しているとともに、第２容量素子ＣＥＢの高電圧側配線ＨＷＢが、主表面の方向に間隔を隔てられて対向している。
【００７７】
これにより、実施の形態１において説明したのと同様に、半導体基板ＳＵＢの面内において、たとえ、配線層の厚さに対応するアルミニウム層の膜厚が相対的に厚い領域と薄い領域とが存在したとしても、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢのそれぞれでは、配線層の厚い領域と薄い領域とがほぼ同じ割合で存在することになり、配線層の膜厚が平均化されることになる。その結果、比較例に係る半導体装置ＣＳＤ（図１３等参照）と比べて、第１容量素子ＣＥＡの容量と第２容量素子ＣＥＢの容量との容量差を縮めることが可能になる。
【００７８】
さらに、上述した半導体装置ＳＤでは、第１容量素子ＣＥＡの低電圧側配線と第２容量素子ＣＥＢの低電圧側配線とが、共用の低電圧側配線ＬＷとされる。これにより、低電圧側配線を２本形成する場合と比べて、ペアのＭＩＭ容量として単位面積当たりの静電容量を増やすことができる。
【００７９】
また、静電容量をさらに確保するためには、図２７に示すように、低電圧側配線ＬＷの一端側を高電圧側配線ＨＷＡに沿ってＸ方向（正）に延在させるとともに、低電圧側配線ＬＷの他端側を高電圧側配線ＨＷＢに沿ってＸ方向（負）に延在させてもよい。
【００８０】
なお、上述した半導体装置ＳＤでは、低電圧側配線ＬＷ、高電圧側配線ＨＷＡおよび高電圧側配線ＨＷＢとして、アルミニウムを主成分とする配線層を例に挙げたが、実施の形態２の場合と同様に銅配線を適用してもよい。
【００８１】
実施の形態４
ペアのＭＩＭ容量素子を備えた半導体装置の第４例について説明する。第１例〜第３例では、配線層として一層からなる配線層を例に挙げた。第４例では、二層からなる配線層を例に挙げる。
【００８２】
図２８および図２９に示すように、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢは、一層目の配線層と二層目の配線層とによって形成される。一層目の配線層によって、第１容量素子ＣＥＡの第１容量素子第１部ＣＥＡ１と第２容量素子ＣＥＢの第２容量素子第１部ＣＥＢ１とが形成されている。二層目の配線層によって、第１容量素子ＣＥＡの第１容量素子第２部ＣＥＡ２と第２容量素子ＣＥＢの第２容量素子第２部ＣＥＢ２とが形成されている。
【００８３】
第１容量素子第１部ＣＥＡ１は、低電圧側配線ＬＷＡ１、高電圧側配線ＨＷＡ１および第１層間絶縁膜ＦＩＬによって形成されている。第１容量素子第２部ＣＥＡ２は、低電圧側配線ＬＷＡ２、高電圧側配線ＨＷＡ２および第２層間絶縁膜ＳＩＬによって形成されている。低電圧側配線ＬＷＡ１と低電圧側配線ＬＷＡ２とは、ヴィアＶＡＬを介して電気的に接続されている。高電圧側配線ＨＷＡ１と高電圧側配線ＨＷＡ２とは、ヴィアＶＡＨを介して電気的に接続されている。
【００８４】
第２容量素子第１部ＣＥＢ１は、低電圧側配線ＬＷＢ１、高電圧側配線ＨＷＢ１および第１層間絶縁膜ＦＩＬによって形成されている。第２容量素子第２部ＣＥＢ２は、低電圧側配線ＬＷＢ２、高電圧側配線ＨＷＢ２および第２層間絶縁膜ＳＩＬによって形成されている。低電圧側配線ＬＷＢ１と低電圧側配線ＬＷＢ２とは、ヴィアＶＢＬを介して電気的に接続されている。高電圧側配線ＨＷＢ１と高電圧側配線ＨＷＢ２とは、ヴィアＶＢＨを介して電気的に接続されている。
【００８５】
なお、図２８では、説明の便宜上、一層目の配線層と二層目の配線層とをずらし、所定の配線層同士が、ヴィアＶＡＬ、ＶＡＨ、ＶＢＬ、ＶＨＢによって電気的に接続される図が示されているが、実際の半導体装置では、一層目の配線層と二層目の配線層とは、平面視的に重なるように配置されている。「平面視的」とは、二次元のパターンを意図するものであり、半導体基板ＳＵＢの主表面に対してほぼ垂直な方向から見たときのパターンを意図する。この半導体装置ＳＤでは、平面視的に重なる一層目の配線層の電位と二層目の配線層の電位とは同じ電位に設定される。
【００８６】
また、図２９では、それぞれ一層目の低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１の厚さの半導体基板ＳＵＢの面内における不均一性（ばらつき）が、誇張されて示されている。同様に、それぞれ二層目の低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２の厚さの半導体基板ＳＵＢの面内における不均一性（ばらつき）も、誇張されて示されている。
【００８７】
一層目の低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１は、第１例の場合と同様に、二層の窒化チタン層の間にアルミニウム層を介在させた三層構造とされる。また、二層目の低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２も、二層の窒化チタン層の間にアルミニウム層を介在させた三層構造とされる。なお、これ以外の構成については、図１〜図３に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【００８８】
上述した半導体装置ＳＤは、配線層が二層であり、第１例の場合の製造方法と実質的に同様の製造方法を繰り返すことによって製造することができる。
【００８９】
まず、半導体基板の主表面を覆う下部層間絶縁膜が形成された後、第１窒化チタン層、アルミニウム層および第２窒化チタン層（いずれも図示せず）が形成される。次に、一層目の配線層をパターニングするためのフォトレジストのパターン（図示せず）が形成され、次に、そのフォトレジストのパターンをエッチングマスクとしてプラズマエッチング処理を行うことにより、低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１が形成される（図２９参照）。
【００９０】
次に、低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１を覆うように、第１層間絶縁膜ＦＩＬが形成される。次に、第１層間絶縁膜ＦＩＬを貫通して、低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１のそれぞれに電気的に接続されるヴィアＶＡＨ、ＶＡＬ、ＶＢＬ、ＶＢＨが形成される。
【００９１】
次に、第１窒化チタン層、アルミニウム層および第２窒化チタン層（いずれも図示せず）が形成される。次に、二層目の配線層をパターニングするためのフォトレジストのパターン（図示せず）が形成され、次に、そのフォトレジストのパターンをエッチングマスクとしてプラズマエッチング処理を行うことにより、低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２が形成される（図２９参照）。
【００９２】
低電圧側配線ＬＷＡ２は、ヴィアＶＡＬを介して低電圧側配線ＬＷＡ１と電気的に接続されることになり、低電圧側配線ＬＷＢ２は、ヴィアＶＢＬを介して低電圧側配線ＬＷＢ１と電気的に接続されることになる。高電圧側配線ＨＷＡ２は、ヴィアＶＡＨを介して高電圧側配線ＨＷＡ１と電気的に接続されることになり、高電圧側配線ＨＷＢ２は、ヴィアＶＢＨを介して高電圧側配線ＨＷＢ１と電気的に接続されることになる。
【００９３】
その後、低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２を覆うように第２層間絶縁膜ＳＩＦ等を形成することで、半導体装置の主要部分が完成する（図２９参照）。
【００９４】
上述した半導体装置ＳＤでは、まず、第１容量素子第１部ＣＥＡ１の低電圧側配線ＬＷＡ１と、第２容量素子第１部ＣＥＢ１の低電圧側配線ＬＷＢ１とは、半導体基板ＳＵＢの主表面の方向に間隔を隔てられた状態で、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向にそれぞれ延在している。
【００９５】
その蛇行している低電圧側配線ＬＷＡ１に対し、第１容量素子第１部ＣＥＡ１の高電圧側配線ＨＡＷ１が、半導体基板ＳＵＢの主表面の方向に間隔を隔てられて対向し、また、蛇行している低電圧側配線ＬＷＢ１に対し、第２容量素子第１部ＣＥＢ１の高電圧側配線ＨＷＢ１が、主表面の方向に間隔を隔てられて対向している。
【００９６】
また、第１容量素子第２部ＣＥＡ２の低電圧側配線ＬＷＡ２と、第２容量素子第２部ＣＥＢ２の低電圧側配線ＬＷＢ２とは、半導体基板ＳＵＢの主表面の方向に間隔を隔てられた状態で、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向にそれぞれ延在している。
【００９７】
その蛇行している低電圧側配線ＬＷＡ２に対し、第１容量素子第２部ＣＥＡ２の高電圧側配線ＨＡＷ２が、半導体基板ＳＵＢの主表面の方向に間隔を隔てられて対向し、また、蛇行している低電圧側配線ＬＷＢ２に対し、第２容量素子第２部ＣＥＢ２の高電圧側配線ＨＷＢ２が、主表面の方向に間隔を隔てられて対向している。
【００９８】
これにより、実施の形態１において説明したように、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢにおける、一層目の配線層の膜厚と二層目の配線層の膜厚とがそれぞれ平均化される。その結果、第１容量素子第１部ＣＥＡ１の容量と第２容量素子第１部ＣＥＢ１の容量との容量差を縮めることができるとともに、第１容量素子第２部ＣＥＡ２の容量と第２容量素子第２部ＣＥＢ２の容量との容量差も縮めることができる。
【００９９】
こうして、第１容量素子第１部ＣＥＡ１と第１容量素子第２部ＣＥＡ２とが並列に接続された第１容量素子ＣＥＡの容量と、第２容量素子第１部ＣＥＢ１と第２容量素子第２部ＣＥＢ２とが並列に接続された第２容量素子ＣＥＢの容量との容量差を縮めることが可能になる。
【０１００】
さらに、上述した半導体装置ＳＤでは、一層目の配線層によって、第１容量素子第１部ＣＥＡ１と第２容量素子第１部ＣＥＢ１とが形成され、二層目の配線層によって、第１容量素子第２部ＣＥＡ２と第２容量素子第２部ＣＥＢ２とが形成されており、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢは積層構造とされている。これにより、単位面積当たりの静電容量を増やすことができる。
【０１０１】
また、第１容量素子ＣＥＡでは、第１容量素子第１部ＣＥＡ１と第１容量素子第２部ＣＥＡ２とが、ヴィアＶＡＬ、ＶＡＨを介して電気的に接続され、第２容量素子ＣＥＢでは、第２容量素子第１部ＣＥＢ１と第２容量素子第２部ＣＥＢ２とが、ヴィアＶＢＬ、ＶＢＨを介して電気的に接続されている。このヴィアＶＡＬ、ＶＡＨ、ＶＢＬ、ＶＢＨの数には、特に制限はない。多くのヴィアＶＡＬ、ＶＡＨ、ＶＢＬ、ＶＢＨを形成することで、ヴィアとヴィアとの間の静電容量を増やすことができ、その結果、単位面積当たりの静電容量を増やすことができる。
【０１０２】
なお、複数のヴィアは、対称性をもたせるように配置することが望ましい。また、ヴィアを形成せずに、第１容量素子第１部および第２容量素子第１部を一容量素子とし、第１容量素子第２部および第２容量素子第２部を他の容量素子としてもよく、容量素子を積層化することで、単位容量当たりの面積を削減させるようにしてもよい。さらに、上述した半導体装置ＳＤでは、アルミニウムを主成分とする配線層を例に挙げたが、実施の形態２の場合と同様に銅配線を適用してもよい。
【０１０３】
実施の形態５
ペアのＭＩＭ容量素子を備えた半導体装置の第５例について説明する。第４例では、平面視的に重なる一層目の配線層の電位と二層目の配線層の電位とが同電位の場合を例に挙げた。第５例では、平面視的に重なる一層目の配線層の電位と二層目の配線層の電位とが異なる電位の場合を例に挙げる。
【０１０４】
図３０および図３１に示すように、一層目の配線層によって、第１容量素子ＣＥＡの第１容量素子第１部ＣＥＡ１と第２容量素子ＣＥＢの第２容量素子第１部ＣＥＢ１とが形成されている。二層目の配線層によって、第１容量素子ＣＥＡの第１容量素子第２部ＣＥＡ２と第２容量素子ＣＥＢの第２容量素子第２部ＣＥＢ２とが形成されている。
【０１０５】
第１容量素子第１部ＣＥＡ１は、低電圧側配線ＬＷＡ１、高電圧側配線ＨＷＡ１および第１層間絶縁膜ＦＩＬによって形成されている。第１容量素子第２部ＣＥＡ２は、低電圧側配線ＬＷＡ２、高電圧側配線ＨＷＡ２および第２層間絶縁膜ＳＩＬによって形成されている。低電圧側配線ＬＷＡ１と低電圧側配線ＬＷＡ２とは、配線ＥＪＡＬを介して電気的に接続されている。高電圧側配線ＨＷＡ１と高電圧側配線ＨＷＡ２とは、配線ＥＪＡＨを介して電気的に接続されている。
【０１０６】
第２容量素子第１部ＣＥＢ１は、低電圧側配線ＬＷＢ１、高電圧側配線ＨＷＢ１および第１層間絶縁膜ＦＩＬによって形成されている。第２容量素子第２部ＣＥＢ２は、低電圧側配線ＬＷＢ２、高電圧側配線ＨＷＢ２および第２層間絶縁膜ＳＩＬによって形成されている。低電圧側配線ＬＷＢ１と低電圧側配線ＬＷＢ２とは、配線ＥＪＢＬを介して電気的に接続されている。高電圧側配線ＨＷＢ１と高電圧側配線ＨＷＢ２とは、配線ＥＪＢＨを介して電気的に接続されている。なお、配線ＥＪＡＨ、ＥＪＡＬ、ＥＪＢＨ、ＥＪＢＬは、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢが形成されている領域の外側の領域に配置されている。
【０１０７】
なお、図３０では、説明の便宜上、一層目の配線層と二層目の配線層とをずらし、所定の配線層同士が、配線ＥＪＡＨ、ＥＪＡＬ、ＥＪＢＨ、ＥＪＢＬによって電気的に接続される図が示されているが、実際の半導体装置では、一層目の配線層と二層目の配線層とは、平面視的に重なるように配置されている。また、この半導体装置ＳＤでは、平面視的に重なる一層目の配線層の電位と二層目の配線層の電位とは異なる電位に設定される。
【０１０８】
また、図３１では、それぞれ一層目の低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１の厚さの半導体基板ＳＵＢの面内における不均一性（ばらつき）が、誇張されて示されている。同様に、それぞれ二層目の低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２の厚さの半導体基板ＳＵＢの面内における不均一性（ばらつき）も、誇張されて示されている。
【０１０９】
一層目の低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１は、第１例の場合と同様に、二層の窒化チタン層の間にアルミニウム層を介在させた三層構造とされる。また、二層目の低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２も、二層の窒化チタン層の間にアルミニウム層を介在させた三層構造とされる。なお、これ以外の構成については、図１〜図３に示す半導体装置ＳＤと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【０１１０】
上述した半導体装置ＳＤは、配線層が二層であり、第１例の場合の製造方法と実質的に同様の製造方法を繰り返すことによって製造することができる。
【０１１１】
まず、半導体基板の主表面を覆う下部層間絶縁膜が形成された後、第１窒化チタン層、アルミニウム層および第２窒化チタン層（いずれも図示せず）が形成される。次に、一層目の配線層をパターニングするためのフォトレジストのパターン（図示せず）が形成され、次に、そのフォトレジストのパターンをエッチングマスクとしてプラズマエッチング処理を行うことにより、低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１が形成される（図３１参照）。
【０１１２】
次に、低電圧側配線ＬＷＡ１、ＬＷＢ１および高電圧側配線ＨＷＡ１、ＨＷＢ１を覆うように、第１層間絶縁膜ＦＩＬが形成される。次に、第１窒化チタン層、アルミニウム層および第２窒化チタン層（いずれも図示せず）が形成される。次に、二層目の配線層をパターニングするためのフォトレジストのパターン（図示せず）が形成され、次に、そのフォトレジストのパターンをエッチングマスクとしてプラズマエッチング処理を行うことにより、低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２が形成される（図３１参照）。
【０１１３】
次に、低電圧側配線ＬＷＡ２、ＬＷＢ２および高電圧側配線ＨＷＡ２、ＨＷＢ２を覆うように第２層間絶縁膜ＳＩＦ等が形成される。また、一連の工程の中の適当な工程において、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢが形成され領域の外側の所定の領域に、配線ＥＪＡＨ、ＥＪＡＬ、ＥＪＢＨ、ＥＪＢＬ（図３０参照）が形成される。こうして、半導体装置の主要部分が完成する（図３１参照）。
【０１１４】
上述した半導体装置ＳＤでは、まず、第１容量素子第１部ＣＥＡ１の低電圧側配線ＬＷＡ１と、第２容量素子第１部ＣＥＢ１の高電圧側配線ＨＷＢ１とは、半導体基板ＳＵＢの主表面の方向に間隔を隔てられた状態で、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向にそれぞれ延在している。
【０１１５】
その蛇行している低電圧側配線ＬＷＡ１に対し、第１容量素子第１部ＣＥＡ１の高電圧側配線ＨＡＷ１が、半導体基板ＳＵＢの主表面の方向に間隔を隔てられて対向し、また、蛇行している高電圧側配線ＨＷＢ１に対し、第２容量素子第１部ＣＥＢ１の低電圧側配線ＬＷＢ１が、主表面の方向に間隔を隔てられて対向している。
【０１１６】
また、第１容量素子第２部ＣＥＡ２の高電圧側配線ＨＷＡ２と、第２容量素子第２部ＣＥＢ２の低電圧側配線ＬＷＢ２とは、半導体基板ＳＵＢの主表面の方向に間隔を隔てられた状態で、半導体基板ＳＵＢの主表面に沿って蛇行しながらＸ方向にそれぞれ延在している。
【０１１７】
その蛇行している高電圧側配線ＨＷＡ２に対し、第１容量素子第２部ＣＥＡ２の低電圧側配線ＬＡＷ２が、半導体基板ＳＵＢの主表面の方向に間隔を隔てられて対向し、また、蛇行している低電圧側配線ＬＷＢ２に対し、第２容量素子第２部ＣＥＢ２の高電圧側配線ＨＷＢ２が、主表面の方向に間隔を隔てられて対向している。
【０１１８】
これにより、実施の形態１において説明したように、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢにおける、一層目の配線層の膜厚と二層目の配線層の膜厚とがそれぞれ平均化される。その結果、第１容量素子第１部ＣＥＡ１の容量と第２容量素子第１部ＣＥＢ１の容量との容量差を縮めることができるとともに、第１容量素子第２部ＣＥＡ２の容量と第２容量素子第２部ＣＥＢ２の容量との容量差も縮めることができる。
【０１１９】
こうして、第１容量素子第１部ＣＥＡ１と第１容量素子第２部ＣＥＡ２とが並列に接続された第１容量素子ＣＥＡの容量と、第２容量素子第１部ＣＥＢ１と第２容量素子第２部ＣＥＢ２とが並列に接続された第２容量素子ＣＥＢの容量との容量差を縮めることが可能になる。
【０１２０】
そして、上述した半導体装置ＳＤでは、一層目の配線層によって、第１容量素子第１部ＣＥＡ１と第２容量素子第１部ＣＥＢ１とが形成され、二層目の配線層によって、第１容量素子第２部ＣＥＡ２と第２容量素子第２部ＣＥＢ２とが形成されており、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢは積層構造とされている。
【０１２１】
さらに、上述した半導体装置ＳＤでは、平面視的に重なる一層目の配線層の電位と二層目の配線層の電位とは異なる。これにより、図３１および図３２に示すように、第１容量素子ＣＥＡの容量に、一層目の配線層と二層目の配線層との間の寄生容量ＰＣＡが加わることになる。また、第２容量素子ＣＥＢの容量に、一層目の配線層と二層目の配線層との間の寄生容量ＰＣＢが加わることになる。その結果、単位面積当たりの静電容量をさらに増やすことができる。
【０１２２】
なお、上述した半導体装置ＳＤでは、上述した半導体装置ＳＤでは、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢの配線として、アルミニウムを主成分とする配線層を例に挙げたが、実施の形態２の場合と同様に銅配線を適用してもよい。
【０１２３】
実施の形態６
ペアのＭＩＭ容量素子を備えた半導体装置の第６例について説明する。
【０１２４】
図３３に示すように、ペアのＭＩＭ容量素子のうちの一方の第１容量素子ＣＥＡが、共用の低電圧側配線ＬＷ、高電圧側配線ＨＷＡおよび第１層間絶縁膜ＦＩＬの部分によって形成されている。ペアのＭＩＭ容量素子のうちの他方の第２容量素子ＣＥＢが、共用の低電圧側配線ＬＷ、高電圧側配線ＨＷＢおよび第１層間絶縁膜ＦＩＬの部分によって形成されている。
【０１２５】
低電圧側配線ＬＷは、Ｘ方向に延在するＸ方向延在部ＸＬと、Ｘ方向延在部ＸＬからＸ方向とほぼ直交するＹ方向にそれぞれ延在する複数のＹ方向延在部ＹＬとを有している。高電圧側配線ＨＷＡは、それぞれＹ方向に延在する複数の高電圧側配線ＨＷＡ１、ＨＷＡ２、ＨＷＡ３、ＨＷＡ４を有している。高電圧側配線ＨＷＢは、それぞれＹ方向に延在する複数の高電圧側配線ＨＷＢ１、ＨＷＢ２、ＨＷＢ３、ＨＷＢ４を有している。
【０１２６】
高電圧側配線ＨＷＡ１、ＨＷＡ２、ＨＷＡ３、ＨＷＡ４と高電圧側配線ＨＷＢ１、ＨＷＢ２、ＨＷＢ３、ＨＷＢ４とは、互いに隣り合う一のＹ方向延在部ＹＬと他のＹ方向延在部ＹＬとの間に位置する領域に高電圧側配線ＨＷＡ１が配置されるとともに、互いに隣り合う他のＹ方向延在部ＹＬとさらに他のＹ方向延在部ＹＬとの間に位置する領域に高電圧側配線ＨＷＢ１が配置される態様で、交互にＸ方向に沿って配置されて、低電圧側配線ＬＷと対向している。
【０１２７】
高電圧側配線ＨＷＡ１、ＨＷＡ２、ＨＷＡ３、ＨＷＡ４のそれぞれは、ビアＶＡＨ１、ＶＡＨ２、ＶＡＨ３、ＶＡＨ４を介して、配線ＥＪＡＨによって互いに電気的に接続されている。高電圧側配線ＨＷＢ１、ＨＷＢ２、ＨＷＢ３、ＨＷＢ４のそれぞれは、ビアＶＢＨ１、ＶＢＨ２、ＶＢＨ３、ＶＢＨ４を介して、配線ＥＪＢＨによって互いに電気的に接続されている。配線ＥＪＡＨと配線ＥＪＢＨは、高電圧側配線ＨＷＡ、ＨＷＢが配置されている層とは異なる層にそれぞれ形成されている。
【０１２８】
上述した半導体装置ＳＤは、第３例の場合の製造方法と実質的に同様の製造方法によって、製造することができる。
【０１２９】
まず、半導体基板の主表面を覆う下部層間絶縁膜が形成された後、第１窒化チタン層、アルミニウム層および第２窒化チタン層（いずれも図示せず）が形成される。次に、共用の低電圧側配線ＬＷ等をパターニングするためのフォトレジストのパターン（図示せず）が形成され、次に、そのフォトレジストのパターンをエッチングマスクとしてプラズマエッチング処理を行うことにより、低電圧側配線ＬＷ、高電圧側配線ＨＡＷおよび高電圧側配線ＨＷＡが形成される（図３３参照）。
【０１３０】
次に、低電圧側配線ＬＷ、高電圧側配線ＨＡＷおよび高電圧側配線ＨＷＡを覆うように第１層間絶縁膜ＦＩＬが形成され、さらに、その第１層間絶縁膜ＦＩＬを覆うように第２層間絶縁膜（図示せず）等が形成される。
【０１３１】
その後、高電圧側配線ＨＷＡ１、ＨＷＡ２、ＨＷＡ３、ＨＷＡ４を互いに電気的に接続するビアＶＡＨ１、ＶＡＨ２、ＶＡＨ３、ＶＡＨ４および配線ＥＪＡＨが形成されるとともに、高電圧側配線ＨＷＢ１、ＨＷＢ２、ＨＷＢ３、ＨＷＢ４を互いに電気的に接続するビアＶＢＨ１、ＶＢＨ２、ＶＢＨ３、ＶＢＨ４および配線ＥＪＢＨが形成される。こうして、半導体装置の主要部分が完成する（図３３参照）。
【０１３２】
上述した半導体装置ＳＤでは、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢの共用の低電圧側配線ＬＷは、Ｘ方向に延在するＸ方向延在部ＸＬと、Ｘ方向延在部ＸＬからＸ方向とほぼ直交するＹ方向にそれぞれ延在する複数のＹ方向延在部ＹＬとを有している。
【０１３３】
その複数のＹ方向延在部ＹＬに対して、互いに隣り合う一のＹ方向延在部ＹＬと他のＹ方向延在部ＹＬとの間に位置する領域に高電圧側配線ＨＷＡ１が配置されるとともに、互いに隣り合う他のＹ方向延在部ＹＬとさらに他のＹ方向延在部ＹＬとの間に位置する領域に高電圧側配線ＨＷＢ１が配置される態様で、高電圧側配線ＨＷＡと高電圧側配線ＨＷＢとが、交互にＸ方向に沿って配置されている。
【０１３４】
これにより、実施の形態１において説明したのと同様に、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢのそれぞれでは、配線層の膜厚が平均化されることになる。その結果、第１容量素子ＣＥＡの容量と第２容量素子ＣＥＢの容量との容量差を縮めることが可能になる。
【０１３５】
さらに、上述した半導体装置ＳＤでは、低電圧側配線ＬＷを構成するＸ方向延在部ＸＬおよびＹ方向延在部ＹＬのそれぞれは直線状に延在する。また、高電圧側配線ＨＷＡ、ＨＷＢは、それぞれ直線状にＹ方向に延在する。これにより、低電圧側配線ＬＷ、高電圧側配線ＨＷＡ、ＨＷＢをパターニングする際に、フォトレジストが丸まりやすい、フォトレジストのパターンが屈曲する箇所が少なくなり、フォトレジストが丸まることに起因する悪影響を抑えることができる。
【０１３６】
なお、上述した半導体装置ＳＤでは、上述した半導体装置ＳＤでは、第１容量素子ＣＥＡおよび第２容量素子ＣＥＢの配線として、アルミニウムを主成分とする配線層を例に挙げたが、実施の形態２の場合と同様に銅配線を適用してもよい。また、各実施の形態において説明した半導体装置ＳＤについては、必要に応じて種々組み合わせることが可能である。
【０１３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３８】
ＳＤ  半導体装置、ＳＵＢ  半導体基板、ＬＩＬ  下部層間絶縁膜、ＣＥＡ  第１容量素子、ＣＥＢ  第２容量素子、ＴＮ１  第１窒化チタン層、ＡＦ  アルミニウム層、ＴＮ２  第２窒化チタン層、ＬＷＡ、ＬＷＢ、ＬＷ、ＬＷＡ１、ＬＷＢ１、ＬＷＡ２、ＬＷＢ２  低電圧側配線、ＨＷＡ、ＨＷＢ、ＨＷＡ１、ＨＷＢ１、ＨＷＡ２、ＨＷＢ２、ＨＷＡ３、ＨＷＡ４、ＨＷＢ３、ＨＷＢ４  高電圧側配線、ＴＮ１ＬＡ、ＴＮ１ＬＢ、ＴＮ１ＨＡ、ＴＮ１ＨＢ  第１窒化チタン層、ＡＦＬＡ、ＡＦＬＢ、ＡＦＨＡ、ＡＦＨＢ  アルミニウム層、ＴＮ２ＬＡ、ＴＮ２ＬＢ、ＴＮ２ＨＡ、ＴＮ２ＨＢ  第２窒化チタン層、ＦＩＬ  第１層間絶縁膜、ＳＩＬ  第２層間絶縁膜、ＰＲ１、ＰＲ２  フォトレジストパターン、ＴＴ  窒化タンタル層、ＤＦ  銅膜、ＴＴＬＡ、ＴＴＬＢ、ＴＴＨＡ、ＴＴＨＢ  窒化タンタル層、ＤＦＬＡ、ＤＦＬＢ、ＤＦＨＡ、ＤＦＨＢ  銅膜、ＷＴ  配線溝、ＤＫＦ  銅拡散防止膜、ＣＥＡ１  第１容量素子第１部、ＣＥＢ１  第２容量素子第１部、ＣＥＡ２  第１容量素子第２部、ＣＥＢ２  第２容量素子第２部、ＶＡＨ、ＶＡＬ、ＶＢＨ、ＶＢＬ、ＶＡＨ１、ＶＡＨ２、ＶＡＨ３、ＶＡＨ４、ＶＢＨ１、ＶＢＨ２、ＶＢＨ３、ＶＢＨ４  ヴィア、ＥＪＡＨ、ＥＪＡＬ、ＥＪＢＨ、ＥＪＢＬ  配線、ＰＣＡ、ＰＣＢ  寄生容量。
【図１】
2016086090.tif 000003
【図２】
2016086090.tif 000004
【図３】
2016086090.tif 000005
【図４】
2016086090.tif 000006
【図５】
2016086090.tif 000007
【図６】
2016086090.tif 000008
【図７】
2016086090.tif 000009
【図８】
2016086090.tif 000010
【図９】
2016086090.tif 000011
【図１０】
2016086090.tif 000012
【図１１】
2016086090.tif 000013
【図１２】
2016086090.tif 000014
【図１３】
2016086090.tif 000015
【図１４】
2016086090.tif 000016
【図１５】
2016086090.tif 000017
【図１６】
2016086090.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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