(57)【要約】【課題】バイパスコンデンサによる電源ノイズの抑制効果を高め得る回路基板および電子装置を提供する。【解決手段】積層方向に延びるように基材２０ａに埋め込まれる板状の誘電体４１と、誘電体４１を介して対向するように基材２０ａに埋め込まれて互いに絶縁される高電位側導電体４２および低電位側導電体４３と、が設けられている。そして、電子部品３０の電源電位のリード３５に高電位側導電体４２が電気的に接続され、電子部品３０のグランド電位のリード３６に低電位側導電体４３が電気的に接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
導電層（２３ａ〜２３ｆ）と絶縁層（２２ａ〜２２ｅ）とが交互に積層されてなる多層の基材（２０ａ）に電子部品（３０，３０ａ）が実装される回路基板（２０）であって、
前記基材に対して積層方向に延びるように埋め込まれる板状の誘電体（４１）と、
前記誘電体を介して対向するように前記基材に埋め込まれて互いに絶縁される一方の導電体（４２，４２ａ，４２ｂ）および他方の導電体（４３）と、を備え、
前記電子部品の電源電位の端子（３５）に前記一方の導電体が電気的に接続され、前記電子部品のグランド電位の端子（３６）に前記他方の導電体が電気的に接続されることを特徴とする回路基板。
【請求項２】
前記誘電体は、前記基材の表面（２１ａ）から裏面（２１ｂ）にかけて挿通するように埋め込まれることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記誘電体は、前記電子部品の直下に位置するように埋め込まれることを特徴とする請求項１または２に記載の回路基板。
【請求項４】
前記電子部品は、複数種類の電源電位の端子を備え、
前記一方の導電体（４２ａ，４２ｂ）は、前記複数種類の電源電位の端子ごとに用意されて前記他方の導電体に対して前記誘電体を介してそれぞれ対向するように前記基材に埋め込まれ、対応する電源電位の端子にそれぞれ電気的に接続されることを特徴とする請求項１〜３のいずれか一項に記載の回路基板。
【請求項５】
前記電子部品は、半導体素子がマウントされるアイランド（３３）の一部が封止部材（３７）から露出するように形成され、かつ、前記アイランドが当該電子部品のグランド電位に接続されており、
前記他方の導電体が前記アイランドの一部に電気的に接続されることを特徴とする請求項１〜４のいずれか一項に記載の回路基板。
【請求項６】
請求項１〜５のいずれか一項に記載の回路基板を備えたことを特徴とする電子装置（１０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板および電子装置に関するものである。
【背景技術】
【０００２】
従来、電子部品の電源ノイズを抑制するため、回路基板においてその電子部品の電源電位の端子とグランド電位の端子と間にバイパスコンデンサを設けることが求められる。例えば、下記特許文献１に開示される電源装置では、正側の一次側電源とバイパスコンデンサが並列に接続されてこれら並列回路の負極性側は共通電位点に接続され、負側の一次側電源とバイパスコンデンサも並列に接続されてこれら並列回路の正極性側は共通電位点に接続され、正側の並列回路の正極性側は第１のスイッチと第２のスイッチの直列回路を介して負側の並列回路の負極性側に接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２６８５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、バイパスコンデンサによる電源ノイズの抑制効果を高めるためには、バイパスコンデンサをノイズ抑制対象の電子部品の近くに配置する必要がある。しかしながら、小型化が求められる回路基板では、素子の実装制約が非常に厳しくなることから、電子部品の近くの実装面上にバイパスコンデンサを実装できない場合がある。一方で、バイパスコンデンサを電子部品から離れた実装面上に実装すると、配線の寄生インダクタンスや寄生抵抗の影響が大きくなり、所望するノイズ低減効果を得ることができないという問題が生じる。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、バイパスコンデンサによる電源ノイズの抑制効果を高め得る回路基板および電子装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、特許請求の範囲の請求項１に記載の発明は、導電層（２３ａ〜２３ｆ）と絶縁層（２２ａ〜２２ｅ）とが交互に積層されてなる多層の基材（２０ａ）に電子部品（３０，３０ａ）が実装される回路基板（２０）であって、前記基材に対して積層方向に延びるように埋め込まれる板状の誘電体（４１）と、前記誘電体を介して対向するように前記基材に埋め込まれて互いに絶縁される一方の導電体（４２，４２ａ，４２ｂ）および他方の導電体（４３）と、を備え、前記電子部品の電源電位の端子（３５）に前記一方の導電体が電気的に接続され、前記電子部品のグランド電位の端子（３６）に前記他方の導電体が電気的に接続されることを特徴とする。
【０００７】
請求項６に記載の電子装置（１０）は、請求項１〜５のいずれか一項に記載の回路基板を備えたことを特徴とする。
なお、特許請求の範囲および上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明の効果】
【０００８】
請求項１の発明では、積層方向に延びるように基材に埋め込まれる板状の誘電体と、誘電体を介して対向するように基材に埋め込まれて互いに絶縁される一方の導電体および他方の導電体と、が設けられている。そして、電子部品の電源電位の端子に一方の導電体が電気的に接続され、電子部品のグランド電位の端子に他方の導電体が電気的に接続される。
【０００９】
このため、基材に埋め込まれる誘電体と一方の導電体および他方の導電体とによりコンデンサが形成される。このコンデンサは、電子部品の電源電位の端子とグランド電位の端子とに接続されるため、当該電子部品のバイパスコンデンサとして機能する。これにより、基材内にバイパスコンデンサを形成できることからバイパスコンデンサを電子部品の付近に埋め込むことで、配線の寄生抵抗や寄生インダクタンスの影響が抑制されるので、バイパスコンデンサによる電源ノイズの抑制効果を高めることができる。
【００１０】
請求項６の発明では、上述のような回路基板を備えるように電子装置が構成されるため、回路基板においてバイパスコンデンサによる電源ノイズの抑制効果を高めることができるという作用効果を奏する電子装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る回路基板および電子装置の概略構成を示す断面図である。
【図２】図１の回路基板の平面図である。
【図３】図２のＸ−Ｘ線相当の切断面による断面図である。
【図４】図４（Ａ）は図３の誘電体および一対の導電体を実装面側から見た平面図であり、図４（Ｂ）は図３の誘電体および一対の導電体を裏面側から見た平面図である。
【図５】第２実施形態に係る回路基板の要部を示す平面図である。
【図６】第３実施形態に係る回路基板の要部を示す断面図である。
【図７】図７（Ａ）は図６の誘電体および一対の導電体を実装面側から見た平面図であり、図７（Ｂ）は図６の誘電体および一対の導電体を裏面側から見た平面図である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
以下、本発明に係る回路基板および電子装置を具現化した第１実施形態について、図面を参照して説明する。
図１に示す電子装置１０は、例えば、車両に搭載されたエンジン等の車載機器を制御する電子制御装置（Electronic Control Unit）など、様々な電子部品が多層の回路基板に実装される装置として構成されている。この電子装置１０は、外郭を構成する筐体１１と、この筐体１１内に収容される回路基板２０等を備えている。
【００１３】
図２は、図１の回路基板２０の平面図である。図３は、図２のＸ−Ｘ線相当の切断面による断面図である。
図２および図３に示すように、回路基板２０は、エポキシ樹脂等からなる絶縁層と銅箔等からなる導電層とが交互に積層される多層の基材２１を備えており、この基材２１の実装面（表面）２１ａには、例えば、ＩＣなどの電源ノイズ抑制対象の電子部品（以下、単に電子部品３０ともいう）やコネクタ１２等が実装されている。
【００１４】
基材２１は、例えば、５層の絶縁層２２ａ〜２２ｅと、６層の導電層２３ａ〜２３ｆとを備えるように形成されている。そして、最表層の導電層２３ａ，２３ｆの一部はソルダレジスト２４により覆われており、ソルダレジスト２４の開口から露出する導電層２３ｆの部位がパッドとして機能する。特に、導電層２３ｆは、後述する電子部品３０のリード３５がはんだ接合されるパッド２５ａとリード３６がはんだ接合されるパッド２５ｂとを有するように形成されている。
【００１５】
パッド２５ａは、導電層２３ｆの一部を介してビア２６ａに電気的に接続されており、このビア２６ａは、電源パターン層として機能する導電層２３ｄに電気的に接続されている。また、パッド２５ｂは、導電層２３ｆの他の一部を介してビア２６ｂに電気的に接続されており、このビア２６ｂは、グランドパターン層として機能する導電層２３ｃに電気的に接続されている。
【００１６】
図４（Ａ）は図３の誘電体４１および一対の導電体４２，４３を実装面側から見た平面図であり、図４（Ｂ）は図３の誘電体４１および一対の導電体４２，４３を裏面側から見た平面図である。なお、図４（Ａ）では、便宜上、電子部品３０や接着剤２９等の図示を省略している。
図３および図４（Ａ）（Ｂ）に示すように、基材２１には、電子部品３０の直下に相当する位置にて実装面２１ａから裏面２１ｂにかけて矩形状の貫通穴２７が形成されている。
【００１７】
貫通穴２７には、誘電体４１と一対の導電体（以下、高電位側導電体４２，低電位側導電体４３ともいう）とが接着剤４４により接着固定された状態で挿通するように埋め込まれている。誘電体４１は、例えば、ファインセラミックにより形成されており、基材２１の積層方向（図３の上下方向）に延びるように板状に形成されている。高電位側導電体４２および低電位側導電体４３は、それぞれ、例えば、銅材料により四角柱状に形成されており、誘電体４１を挟持するように対向した状態でこの誘電体４１により互いに絶縁されている。
【００１８】
本実施形態では、誘電体４１の両面に接着剤４４を塗布して高電位側導電体４２および低電位側導電体４３を接着固定して一体化した後に貫通穴２７内に圧入等することで、誘電体４１、高電位側導電体４２および低電位側導電体４３を基材２１に埋め込んでいる。
【００１９】
貫通穴２７の内周面のうち高電位側導電体４２が接触する部位には、各導電層のうち電源パターン層として機能する導電層２３ｄのみが露出している。これにより、貫通穴２７内に高電位側導電体４２を埋め込むことで、高電位側導電体４２と導電層２３ｄとが電気的に接続される。また、貫通穴２７の内周面のうち低電位側導電体４３が接触する部位には、各導電層のうちグランドパターン層として機能する導電層２３ｃのみが露出している。これにより、貫通穴２７内に低電位側導電体４３を埋め込むことで、低電位側導電体４３と導電層２３ｃとが電気的に接続される。なお、高電位側導電体４２は、「一方の導電体」の一例に相当し、低電位側導電体４３は、「他方の導電体」の一例に相当し得る。
【００２０】
電子部品３０は、例えば、ＱＦＰ型の半導体パッケージであり、半導体プロセス技術を用いてトランジスタなどの素子が形成されたＩＣチップ等の半導体素子３１を備えている。半導体素子３１は、マウント材３２を介してアイランド３３にマウントされた状態で、ボンディングワイヤ等を介して対応するリードに接続されている。特に、半導体素子３１は、ボンディングワイヤ３４ａを介して電源電位のリード３５に電気的に接続されており、ボンディングワイヤ３４ｂを介してグランド電位のリード３６に電気的に接続されている。半導体素子３１やアイランド３３、各リード３５，３６の一部は、エポキシ系樹脂等をモールドして形成される封止部材３７により封止されている。なお、リード３５は、「電源電位の端子」の一例に相当し、リード３６は、「グランド電位の端子」の一例に相当し得る。
【００２１】
上述のように構成される電子部品３０は、はんだ２８により、リード３５がパッド２５ａにはんだ接合され、リード３６がパッド２５ｂにはんだ接合されている。また、電子部品３０は、封止部材３７の底面にて誘電体４１と高電位側導電体４２および低電位側導電体４３の上端部に接着剤２９を用いて接着固定されている。本実施形態では、電子部品３０の熱を高電位側導電体４２および低電位側導電体４３に放熱するため、接着剤２９として熱伝導性を有する接着剤を採用している。
【００２２】
電子部品３０は、電源電位のリード３５がパッド２５ａ、導電層２３ｆ、ビア２６ａおよび導電層２３ｄを介して高電位側導電体４２に電気的に接続され、グランド電位のリード３６がパッド２５ｂ、導電層２３ｆ、ビア２６ｂおよび導電層２３ｃを介して低電位側導電体４３に電気的に接続される。このため、基材２０ａに埋め込まれる誘電体４１、高電位側導電体４２および低電位側導電体４３は、電子部品３０に対するバイパスコンデンサ４０を構成する。
【００２３】
このように構成されるバイパスコンデンサ４０は、誘電体４１の厚さｔ（図３参照）を変更することで、その容量値を容易に調整することができる。
【００２４】
以上説明したように、本実施形態に係る回路基板２０では、積層方向に延びるように基材２０ａに埋め込まれる板状の誘電体４１と、誘電体４１を介して対向するように基材２０ａに埋め込まれて互いに絶縁される高電位側導電体４２および低電位側導電体４３と、が設けられている。そして、電子部品３０の電源電位のリード３５に高電位側導電体４２が電気的に接続され、電子部品３０のグランド電位のリード３６に低電位側導電体４３が電気的に接続される。
【００２５】
このため、基材２０ａに埋め込まれる誘電体４１と高電位側導電体４２および低電位側導電体４３とにより形成されるコンデンサが、電子部品３０のバイパスコンデンサ４０として機能する。これにより、基材２０ａ内にバイパスコンデンサ４０を形成できることからバイパスコンデンサ４０を電子部品３０の付近に埋め込むことで、配線の寄生抵抗や寄生インダクタンスの影響が抑制されるので、バイパスコンデンサ４０による電源ノイズの抑制効果を高めることができる。
【００２６】
そして、本実施形態に係る電子装置１０では、上述のような回路基板２０を備えるように構成されるため、回路基板２０において、バイパスコンデンサ４０による電源ノイズの抑制効果を高めることができるという作用効果を奏する電子装置を実現することができる。
【００２７】
さらに、誘電体４１と高電位側導電体４２および低電位側導電体４３とは、基材２０ａの実装面２１ａから裏面２１ｂにかけて挿通するように埋め込まれているため、誘電体４１および一対の導電体４２，４３を大きくでき、バイパスコンデンサ４０の容量値を大きくすることができる。
【００２８】
特に、誘電体４１と高電位側導電体４２および低電位側導電体４３とは、電子部品３０の直下に位置するように埋め込まれているため、電子部品３０との配線の長さを容易に短くできるので、配線の寄生抵抗や寄生インダクタンスの影響を確実に抑制することができる。
【００２９】
［第２実施形態］
次に、本発明の第２実施形態に係る回路基板および電子装置について、図５を用いて説明する。なお、図５は、第２実施形態に係る回路基板の要部を示す平面図であり、便宜上、電子部品３０や接着剤２９等の図示を省略している。
本第２実施形態では、複数種類の電源電位のリードを有する電子部品が電源ノイズ抑制対象である点が主に上記第１実施形態と異なる。このため、第１実施形態と実質的に同様の構成部分には同一符号を付して説明を省略する。
【００３０】
本実施形態では、電子部品が複数種類の電源電位のリードを有することから、複数種類の電源電位のリードごとに高電位側導電体（一方の導電体）が用意される。具体的には、例えば、２種類の電源電位を有する電子部品３０では、図５に例示するように、第１の電源電位（例えば、１．５Ｖ）のリードがビア２６ａ等を介して電気的に接続される高電位側導電体（以下、第１高電位側導電体４２ａともいう）と、第２の電源電位（例えば、３．３Ｖ）のリードがビア２６ｃ等を介して電気的に接続される高電位側導電体（以下、第２高電位側導電体４２ｂともいう）とが用意される。
【００３１】
そして、第１高電位側導電体４２ａおよび第２高電位側導電体４２ｂは、絶縁体等の連結部材４５を介して絶縁されるように連結された状態で、誘電体４１に対して接着剤４４により接着固定されている。このため、第１高電位側導電体４２ａおよび第２高電位側導電体４２ｂは、低電位側導電体４３に対して誘電体４１を介して対向し、誘電体４１により低電位側導電体４３と絶縁された状態で基材２０ａに埋め込まれる。そして、このように基材２０ａに埋め込まれた状態で、第１高電位側導電体４２ａは、ビア２６ａ等を介して第１の電源電位のリードに電気的に接続され、第２高電位側導電体４２ｂは、ビア２６ｃ等を介して第２の電源電位のリードに電気的に接続される。
【００３２】
これにより、誘電体４１、第１高電位側導電体４２ａおよび低電位側導電体４３は、電子部品３０の第１の電源電位に対するバイパスコンデンサを構成し、誘電体４１、第２高電位側導電体４２ｂおよび低電位側導電体４３は、電子部品３０の第２の電源電位に対するバイパスコンデンサを構成する。すなわち、２種類の電源電位を有する電子部品３０に対してそれぞれの電源ノイズを抑制可能なバイパスコンデンサ４０ａを構成することができる。
【００３３】
そして、３種類以上の電源電位のリード（端子）を有する電子部品３０では、各高電位側導電体が複数種類の電源電位のリード（端子）ごとに用意されて低電位側導電体４３に対して誘電体４１を介してそれぞれ対向するように基材２０ａに埋め込まれ、対応する電源電位のリード（端子）にそれぞれ電気的に接続されることで、それぞれの電源ノイズを抑制可能なバイパスコンデンサを構成することができる。
【００３４】
［第３実施形態］
次に、本発明の第３実施形態に係る回路基板および電子装置について、図６および図７を用いて説明する。なお、図６は、第３実施形態に係る回路基板の要部を示す断面図である。図７（Ａ）は図６の誘電体４１および一対の導電体４２，４３を実装面側から見た平面図であり、図７（Ｂ）は図６の誘電体４１および一対の導電体４２，４３を裏面側から見た平面図である。
本第３実施形態では、バイパスコンデンサを構成する導電体の１つがアイランドに電気的に接続される点が主に上記第２実施形態と異なる。このため、第２実施形態と実質的に同様の構成部分には同一符号を付して説明を省略する。
【００３５】
図６に示すように、本実施形態に係る電子部品３０ａは、半導体素子３１がマウントされるアイランド３３の下部が封止部材３７から露出するように形成されている。本実施形態では、アイランド３３はグランド電位となるように接続されており、封止部材３７から露出するアイランド３３の下部は、はんだ５０を介して低電位側導電体４３の上部に設けられるランド４３ａに電気的に接続されている。
【００３６】
そして、誘電体４１は、アイランド３３の露出部よりも外側の封止部材３７に対して接着剤２９により接着されるように貫通穴２７内に埋め込まれ、高電位側導電体４２および低電位側導電体４３は、誘電体４１を挟持するように対向した状態で貫通穴２７内に埋め込まれる。
【００３７】
このため、グランド電位のアイランド３３に関してもノイズを抑制することができる。特に、アイランド３３と低電位側導電体４３とがはんだ５０を介して熱的に接続されるため、電子部品３０ａに対する放熱性を向上させることができる。
【００３８】
なお、アイランド３３が電源電位となるように接続されている場合には、アイランド３３を高電位側導電体４２に電気的に接続することで、電源電位のアイランド３３に関するノイズを抑制することができる。
【００３９】
［他の実施形態］
なお、本発明は上記各実施形態に限定されるものではなく、例えば、以下のように具体化してもよい。
（１）誘電体４１は、ファインセラミックにより形成されることに限らず、例えば、プラスチックなどにより形成されてもよい。
【００４０】
（２）高電位側導電体４２（４２ａ，４２ｂ）および低電位側導電体４３は、銅材料により形成されることに限らず、例えば、アルミニウムなどの導電性の部材により形成されてもよい。また、高電位側導電体４２および低電位側導電体４３は、四角柱状に形成されることに限らず、例えば、両導電体間に誘電体４１を挟持した際の形状が円柱状になるように形成されてもよい。この場合、貫通穴２７は、高電位側導電体４２および低電位側導電体４３等が圧入可能な形状に形成される。
【００４１】
（３）基材２０ａは、５層の絶縁層２２ａ〜２２ｅと６層の導電層２３ａ〜２３ｆとを備えるように形成されることに限らず、電源パターン層およびグランドパターン層を有する構成であれば、他の層数からなる多層の絶縁層および導電層を備えるように構成することができる。
【符号の説明】
【００４２】
１０…電子装置
２０…回路基板
２０ａ…基材
３０，３０ａ…電子部品
３５…リード（電源電位の端子）
３６…リード（グランド電位の端子）
４０，４０ａ…バイパスコンデンサ
４１…誘電体
４２，４２ａ，４２ｂ…高電位側導電体（一方の導電体）
４３…低電位側導電体（他方の導電体）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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