(57)【要約】【課題】レジストの線幅のばらつきを低減できる半導体装置の製造方法を提供する。【解決手段】半導体ウェハ１００の一面１００ａにレジスト１１０を形成した後、レジスト１１０上に現像液１４０を供給してレジスト１１０の一部を現像する第１現像工程と、第１現像工程にて使用した現像液１４０を除去する工程と、レジスト１１０上に新たな現像液１４０を供給してレジスト１１０の残りを現像する第２現像工程と、を行う。この際、第２現像工程の時間に対する第１現像工程の時間の比率を１８％以上であって６５％以下とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
一面（１００ａ）を有し、複数のチップ形成領域を有する半導体ウェハ（１００）を用意する工程と、
前記半導体ウェハの一面にレジスト（１１０）を形成する工程と、
前記レジストをパターニングする工程と、を行う半導体装置の製造方法であって、
前記パターニングする工程では、前記レジスト上に現像液（１４０）を供給して前記レジストの一部を現像する第１現像工程と、前記第１現像工程にて使用した前記現像液を除去する工程と、前記レジスト上に新たな現像液（１４０）を供給して前記レジストの残りを現像する第２現像工程と、を行い、
前記第２現像工程の現像時間に対する前記第１現像工程の現像時間の比率を１８％以上であって６５％以下とすることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２現像工程の現像時間に対する前記第１現像工程の現像時間の比率を２３％以上であって５０％以下とすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１現像工程の現像時間を３秒以上とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１現像工程の現像時間を５秒とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記パターニングする工程の後、パターニングした前記レジストをマスクとして不純物をイオン注入する工程と、イオン注入した前記不純物を熱拡散させる工程とを行うことにより、それぞれの前記チップ形成領域に、前記一面に沿った一方向に沿って延設された部分と、当該一方向と交差する方向に沿って延設された部分とを有する抵抗体（１１）を形成する工程とを行うことを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の一面にレジストを配置して当該レジストをパターニングし、パターニングしたレジストを用いて半導体装置を製造する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、複数のチップ形成領域を有する半導体ウェハの表面にレジストを配置し、当該レジストをパターニングした後にパターニングしたレジストをマスクとして各種処理を行う半導体装置の製造方法が提案されている（例えば、特許文献１参照）。具体的には、レジストをパターニングする工程では、レジスト上に現像液を塗布した後、半導体ウェハを回転して現像液をレジスト上に均一に行き渡らせる工程と、半導体ウェハの回転を停止してレジストを現像する工程とを繰り返し行う。これにより、半導体ウェハの各チップ形成領域上のレジストの線幅のばらつきが発生することを抑制できる。このため、例えば、レジストをマスクとして不純物をイオン注入すると共に熱処理することにより、各チップ形成領域で線幅のばらつきが低減された拡散層が形成される。その後、所定の半導体製造プロセスを行うことにより、所望の半導体装置が製造される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−２３８６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、本発明者らが検討したところ、上記半導体装置の製造方法では、各チップ形成領域上のレジストの線幅のばらつきを十分に低減できなかった。これは、明確な論理については明らかではないが、レジストを現像した際に現像液中に溶け出したレジストの汚れが未現像のレジストに付着するためであると推定される。
【０００５】
このため、本発明者らは、現像工程を第１現像工程と第２現像工程とに分け、第１現像工程が終了した後に第１現像工程で使用した現像液を除去し、新しい現像液で第２現像工程を行うことにより、レジストの線幅のばらつきを低減できると考えて実験を行った。しかしながら、単純に第１現像工程と第２現像工程とを行った場合、レジストの線幅のばらつきを十分に低減できない場合があった。
【０００６】
本発明は上記点に鑑みて、レジストの線幅のばらつきを低減できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、一面（１００ａ）を有し、複数のチップ形成領域を有する半導体ウェハ（１００）を用意する工程と、半導体ウェハの一面にレジスト（１１０）を形成する工程と、レジストをパターニングする工程と、を行う半導体装置の製造方法であって、パターニングする工程では、レジスト上に現像液（１４０）を供給してレジストの一部を現像する第１現像工程と、第１現像工程にて使用した現像液を除去する工程と、レジスト上に新たな現像液（１４０）を供給してレジストの残りを現像する第２現像工程と、を行い、第２現像工程の時間に対する第１現像工程の現像時間の比率を１８％以上であって２３％以下とすることを特徴としている。
【０００８】
これによれば、第２現像工程の時間に対する第１現像工程の時間の比率を１８％以上であって６５％以下としているため、レジストの線幅のばらつきを低減できる（図３参照）。このため、当該レジストを用いて所定の半導体製造プロセスを行った際、特性のばらつきを低減できる。
【０００９】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態における圧力センサの平面図である。
【図２】図１に示す圧力センサの製造工程を示す図である。
【図３】第２現像工程の現像時間に対する第１現像工程の現像時間の比率と、Ｖｏｆｆ３σとの関係を示す実験結果である。
【図４】第１現像工程の現像時間と、Ｖｏｆｆ３σとの関係を示す実験結果である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１２】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態では、本発明を圧力センサの製造方法に適用した例について説明する。まず、本実施形態の圧力センサの構造について説明する。
【００１３】
圧力センサは、シリコン基板等の半導体基板１０を有しており、図１に示されるように、一面１０ａにゲージ抵抗１１と、当該ゲージ抵抗１１と電気的に接続される拡散配線層１２とが形成されている。具体的には、本実施形態では、ゲージ抵抗１１は４つ形成され、それぞれ一方向に沿って延設された部分と、当該一方向と交差する方向（直交する方向）に沿って延設された部分とが交互に形成された屈曲部１１ａを有する折れ線形状とされている。また、拡散配線層１２は各ゲージ抵抗１１と適宜電気的に接続されて当該ゲージ抵抗１１がブリッジ回路を構成するように形成されている。
【００１４】
なお、本実施形態では、ゲージ抵抗１１が本発明の抵抗体に相当している。また、ゲージ抵抗１１および拡散配線層１２は、具体的に後述するが、イオン注入された不純物が熱拡散されることによって形成される。
【００１５】
さらに、半導体基板１０には、一面１０ａに、各拡散配線層１２と電気的に接続される金属配線層１３と、当該金属配線層１３と電気的に接続されるパッド部１４とが形成されている。これにより、パッド部１４が外部回路と電気的に接続されることによってゲージ抵抗１１と外部回路との電気的な接続が図られる。
【００１６】
また、特に図示していないが、半導体基板１０には、一面１０ａと反対側の他面側のうちの各ゲージ抵抗１１が形成される部分と対向する部分を含む部分に凹部が形成されており、当該凹部の底面と一面１０ａとの間の部分でダイヤフラム部が形成されている。つまり、各ゲージ抵抗１１は、ダイヤフラム部に形成されているともいえる。
【００１７】
以上が本実施形態における圧力センサの基本的な構成である。このような圧力センサでは、ダイヤフラム部に圧力が印加されるとダイヤフラム部が圧力に応じて変形してゲージ抵抗１１の抵抗値が変化する。このため、ダイヤフラム部に印加される圧力に応じたセンサ信号が外部回路に出力される。
【００１８】
次に、上記圧力センサの製造方法について図２を参照しつつ説明する。
【００１９】
まず、図２（ａ）に示されるように、チップ単位に分割されることで上記図１に示す圧力センサとなるチップ形成領域を複数有する半導体ウェハ１００を用意し、半導体ウェハ１００の一面１００ａにレジスト１１０を形成した後、フォトマスクを用いてレジスト１１０の開口予定領域を露光する。なお、本実施形態では、ポジ型のレジスト１１０を用いている。そして、半導体ウェハ１００のうちの一面１００ａと反対側の他面１００ｂ側をスピンチャック１２０に吸着して固定した後、レジスト１１０上に、現像液吐出ノズル１３０から現像液１４０を吐出する。この際、スピンチャック１２０を回転させることで半導体ウェハ１００（レジスト１１０）を回転させながら現像液１４０を吐出することにより、現像液１４０をレジスト１１０の外縁部まで行き渡らせる。なお、スピンチャック１２０の回転数は適宜変更可能であるが、遠心力によって現像液１４０が飛散しない回転数に設定されている。
【００２０】
次に、図２（ｂ）に示されるように、スピンチャック１２０の回転を停止し、所定期間、レジスト１１０を現像する第１現像工程を行う。なお、レジスト１１０は、図２（ｂ）とは別断面において現像されている。また、この第１現像工程では、完全な現像は行わない。つまり、レジスト１１０の一部を現像する。
【００２１】
続いて、図２（ｃ）に示されるように、スピンチャック１２０を回転させ、半導体ウェハ１００上の現像液１４０を飛散させることによって第１現像工程で使用した現像液１４０を除去する。つまり、図２（ｃ）の工程では、図２（ａ）の工程と比較して、スピンチャック１２０の回転数が大きくされており、スピンチャック１２０を回転させることによって現像液１４０を除去する。なお、この工程では、第１現像工程における現像液１４０が除去されればよく、現像液１４０を除去するために純水等で洗浄するようにしてもよい。
【００２２】
そして、図２（ｄ）に示されるように、再び図２（ａ）と同様の工程を行い、スピンチャック１２０を回転させることで半導体ウェハ１００を回転させながら、レジスト１１０上に、現像液吐出ノズル１３０から現像液１４０を吐出する。なお、図２（ａ）の工程における現像液１４０と図２（ｄ）の工程における現像液１４０とは同じものである。
【００２３】
次に、図２（ｅ）に示されるように、再び図２（ｂ）と同様の工程を行い、スピンチャック１２０の回転を停止し、所定期間、レジスト１１０を現像する第２現像工程を行うことにより、レジスト１１０を完全に現像させることで当該レジスト１１０をパターニングする。つまり、レジスト１１０は、第１現像工程と第２現像工程とによってパターニングされる。
【００２４】
その後は、特に図示しないが、第２現像工程で使用した現像液１４０を除去した後、当該レジスト１１０をマスクとして不純物をイオン注入すると共に熱処理することにより、ゲージ抵抗１１および拡散配線層１２を形成する。また、金属配線層１３やパッド部１４、ダイヤフラム部を形成する周知の半導体製造プロセスを行った後、各チップ形成領域をチップ単位に分割することにより、上記図１に示す圧力センサが製造される。
【００２５】
以上が本実施形態における圧力センサの基本的な製造方法である。次に、第１現像工程の現像時間（以下では、第１現像時間という）と第２現像工程の現像時間（以下では、第２現像時間という）との比率（第１現像時間／第２現像時間）について図３を参照しつつ説明する。なお、図３は、レジスト１１０をパターニングした後に不純物をイオン注入すると共に熱処理を行って各チップ形成領域にゲージ抵抗１１を形成し、各チップ形成領域のゲージ抵抗１１のばらつきＶｏｆｆ３σを調べた実験結果である。
【００２６】
図３に示されるように、Ｖｏｆｆ３σは、明確な論理については明らかではないが、第２現像時間に対する第１現像時間の比率（以下では、単に現像時間比率という）によって変化する。そして、Ｖｏｆｆ３σは、現像時間比率が１８％未満の領域では、現像時間比率が大きくなるにつれて約３．０となるまで急峻に低下し、現像時間比率が６５％より大きい領域では、現像時間比率が大きくなるにつれて約３．０から急峻に大きくなる。さらに、現像時間比率が１８％から２３％の間、５０％から６５％の間ではＶｏｆｆ３σはほぼ一定となり、２３％以上であって５０％以下の間ではさらにＶｏｆｆ３σが小さくなる。このため、本実施形態では、現像時間比率を１８％以上であって６５％以下とし、好ましくは、２３％以上であって５０％以下とするのがよい。
【００２７】
また、本実施形態のようにゲージ抵抗１１がブリッジ回路を構成するように形成された圧力センサでは、一般的に、製品として許容されるＶｏｆｆ３σが３．０以下とされている。そして、図４に示されるように、第１現像時間を３秒以上とすることにより、Ｖｏｆｆ３σを３．０以下とすることができる。このため、本実施形態では、第１現像時間が３．０秒以上とされている。さらに、第１現像時間を５秒とすることによってＶｏｆｆ３σを最も小さくできるため、第１現像時間を５秒とすることが好ましい。なお、図４は、現像時間比率が６５％以下である場合の第１現像時間を変化させた実験結果である。
【００２８】
したがって、本実施形態では、第２現像時間に対する第１現像時間の比率を１８％以上であって６５％以下とし、かつ、第１現像時間を３秒以上としている。なお、レジスト１１０や現像液１４０としては種々のものがあるが、レジスト１１０および現像液１４０を変更しても、現像時間比率とＶｏｆｆ３σとの関係や、第１現像時間とＶｏｆｆ３σとの関係は変化しない。
【００２９】
以上説明したように、本実施形態では、レジスト１１０を現像する第１現像工程と、第１現像工程で使用した現像液１４０を除去する工程と、再びレジスト１１０を現像する第２現像工程とを行っている。そして、現像時間比率を１８％以上であって６５％以下としているため、Ｖｏｆｆ３σを小さくできる（図３参照）。さらに、第１現像時間を３秒以上としているため、Ｖｏｆｆ３σを３．０以下とすることができる（図４参照）。
【００３０】
また、ゲージ抵抗１１のように屈曲部１１ａを有するものを形成する場合、つまり、屈曲部１１ａを有するようにレジスト１１０をパターニングする場合には、当該屈曲部１１ａに現像液１４０中の汚れが付着し易いと考えられるが、上記のように現像時間比率や第１現像時間を設定することにより、Ｖｏｆｆ３σを小さくできる。
【００３１】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００３２】
例えば、上記第１実施形態では、圧力センサの製造方法に適用した例を説明したが、これに限定されるものではなく、本発明はレジスト１１０を用いた半導体装置の製造方法に適用することができる。
【００３３】
また、上記第１実施形態において、ポジ型のレジストではなく、ネガ型のレジストを使用するようにしてもよい。
【符号の説明】
【００３４】
１０      半導体基板
１１      ゲージ抵抗
１００    半導体ウェハ
１００ａ  一面
１３０    レジスト
１４０    現像液
【図１】
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【図２】
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【図３】
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【図４】
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