(57)【要約】【課題】チップの識別情報を容易に読み取ることができる半導体素子、およびそれを実装した半導体装置を得ることを目的とする。【解決手段】二値化された第一値または第二値を示す複数のデータセル４１０、４２０が面内に配列され、識別情報を表示する情報領域Ｒ４０が設けられた半導体素子１であって、第一値または第二値のうち、一方の値を示すデータセル（ドット部４１０Ｌ、およびデータセル４２０）は、通電することで発光する。【選択図】図１
2016042520.tif 000002
【特許請求の範囲】
【請求項１】
二値化された第一値または第二値を示す複数のデータセルが面内に配列され、識別情報を表示する情報領域が設けられた半導体素子であって、
前記情報領域には、当該半導体素子を構成する基板上の半導体層と逆の極性を有する逆極性層と、
前記逆極性層を覆う金属層と、が形成され、
前記逆極性層のうち、前記第一値または前記第二値のうちの一方の値を示すデータセルに対応する部分は、
電気的に活性化されているとともに、前記金属層に設けられた開口部から露出し、前記金属層に通電することで発光することを特徴とする半導体素子。
【請求項２】
前記開口部のそれぞれから、４つの前記データセルが二行二列に並んだ状態で露出していることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記情報領域では、前記複数のデータセルが２次元状に配置された２次元コードが表示されることを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記半導体素子は縦型半導体素子であり、前記情報領域は、当該半導体素子の表面側のコーナー部に設けられていることを特徴とする請求項１から３のいずれか１項に記載の半導体素子。
【請求項５】
ワイドバンドギャップ半導体材料により形成されていることを特徴とする請求項１から４のいずれか１項に記載の半導体素子。
【請求項６】
前記ワイドバンドギャップ半導体材料は、炭化ケイ素、窒化ガリウム系材料、およびダイヤモンド、のうちのいずれかであることを特徴とする請求項５に記載の半導体素子。
【請求項７】
回路基板と、
前記情報領域が設けられた面の反対側の面が前記回路基板に接合された請求項１から６のいずれか１項に記載の半導体素子と、
を備えたことを特徴とする半導体装置。
【請求項８】
二値化された第一値または第二値を示す複数のデータセルによって、識別情報を表示する情報領域が設けられるとともに、前記第一値または前記第二値のうち、一方の値を示すデータセルが発光する半導体素子を製造する方法であって、
半導体基板の一方の面の所定領域に不純物を注入し、注入前と逆の極性を有する逆極性層を形成する工程と、
前記逆極性層を覆う金属層を形成する工程と、
前記逆極性層のうち、前記一方の値を示すデータセルに対応する部分を局所的に加熱して、電気的に活性化させる工程と、
前記金属層に、少なくとも前記一方の値を示すデータセルに対応する部分から前記逆極性層が露出するように、開口部を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項９】
前記電気的に活性化させる工程では、レーザ光によって、前記一方の値を示すデータセルに対応する部分を加熱することを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、識別情報を付与した半導体素子とその製造方法、およびそれを内蔵した半導体装置に関する。
【背景技術】
【０００２】
半導体素子（チップとも称する）を内蔵する半導体装置（モジュールとも称する）に対しては、定常的な品質向上活動、または不具合発生時において、チップあるいはモジュールの状態を解析する必要がある。その際、解析の前段階となるモジュール解体作業や解析対象となるチップのトレーサビリティ情報取得作業の容易化・短時間化は、製造工程や部材管理へのフィードバック早期化の観点から重要である。
【０００３】
そこで、チップのトレーザビリティを確保するために、チップの表面上に識別情報を付与するための様々な手法が従来から提案されている。例えば、レーザ照射によりシリコンを溶融させて凸状のドットをチップ表面に形成する技術（例えば、特許文献１参照。）、パルスレーザ照射により多層膜を加工することで、凹状のドットをチップ表面に形成する技術（例えば、特許文献２参照。）がある。さらに、インクジェット方式や非接触ディスペンサ方式などの非接触方式で、チップ表面にＩＤ材料をマーキングする技術（例えば、特許文献３参照。）がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開  ＷＯ  ２０１２／０６６５９６  Ａ１（段落００６３〜００７３、図６）
【特許文献２】特開２０１３−２２９４３１号公報（段落００１３〜００３１、図２〜４）
【特許文献３】特開２０１２−２１２９１４号公報（段落００５１〜００５５図４〜７）
【特許文献４】特開２０１２−２０９３１１号公報（段落００３３〜００４０、００４７〜００４８、図１、図５）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ただし、モジュールは、通常、モールド樹脂による封止等によってパッケージ化されており、上記のような識別情報の読取は、発煙硝酸等による樹脂開封を想定している。しかし、実際に樹脂を開封する際には、ケースの蓋やケース上部の封止樹脂、ケースの側壁等の除去の後、もしくはその過程で充填された絶縁保護用のゲル材の除去など、多くの工程を必要とする。
【０００６】
一方、耐高電圧性や耐大電流性を確保して、チップ等の回路素子や接続端子間を電気接続するには、金属製の直径０．１ｍｍ以上のワイヤを複数本以上繋げるワイヤボンディングが用いられる。この方法では、周囲の回路素子や接続端子との短絡を防止するために、例えば、数ｍｍ以上のループ高さを確保する必要がある。同様な接続方法にリボンボンディングや銅板等のリードフレームをはんだ等を介して接合する方法などがある。
【０００７】
いずれの接続方法を用いても、チップ表面と接続端子との、数ｍｍ単位の段差や距離を、周囲の回路素子や接続端子との短絡を防止しながら配線するため、これらの配線を除去せずに、撮像装置と照明用の光源等をチップの直上に近接させることは困難である。また、Ｘ線難透過材を用いてマーキングする技術（例えば、特許文献４参照。）を用いた場合でも、Ｘ線を照射するための装置、あるいは透過してきたＸ線を検知する装置のいずれかをチップの直上に近接させる必要がある。そのため、上述したマーキング技術を用いる限り、チップ上の、例えば１辺百〜数百μｍ領域内に設けられた識別情報を読み取るためには、配線の除去が必要となり、作業に時間を要する。
【０００８】
本発明は、上記のような課題を解決するためになされたもので、チップの識別情報を容易に読み取ることができる半導体素子およびそれを実装した半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体素子は、二値化された第一値または第二値を示す複数のデータセルが面内に配列され、識別情報を表示する情報領域が設けられた半導体素子であって、前記情報領域には、当該半導体素子を構成する基板上の半導体層と逆の極性を有する逆極性層と、前記逆極性層を覆う金属層と、が形成され、前記逆極性層のうち、前記第一値または前記第二値のうちの一方の値を示すデータセルに対応する部分は、電気的に活性化されているとともに、前記金属層に設けられた開口部から露出し、前記金属層に通電することで発光することを特徴とする。
【００１０】
本発明の半導体素子の製造方法は、二値化された第一値または第二値を示す複数のデータセルによって、識別情報を表示する情報領域が設けられるとともに、前記第一値または前記第二値のうち、一方の値を示すデータセルが発光する半導体素子を製造する方法であって、半導体基板の一方の面の所定領域に不純物を注入し、注入前と逆の極性を有する逆極性層を形成する工程と、前記逆極性層を覆う金属層を形成する工程と、前記逆極性層のうち、前記一方の値を示すデータセルに対応する部分を局所的に加熱して、電気的に活性化させる工程と、前記金属層に、少なくとも前記一方の値を示すデータセルに対応する部分から前記逆極性層が露出するように、開口部を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明の半導体素子、あるいは半導体素子の製造方法によれば、二値化された値のうち、一方の値を示すデータセルが発光するので、チップの識別情報を容易に読み取ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１にかかる半導体素子全体の平面模式図、およびコーナー部に設けた識別情報領域部分の拡大平面模式図である。
【図２】本発明の実施の形態１にかかる半導体素子の製造方法を説明するためのフローチャートである。
【図３】本発明の実施の形態１にかかる半導体素子の製造方法を説明するための、工程ごとの部分断面図である。
【図４】本発明の実施の形態１にかかる半導体素子を用いて半導体装置を製造する際の工程を説明するためのフローチャートである。
【図５】本発明の実施の形態１の変形例にかかる半導体素子の製造方法を説明するためのフローチャートである。
【図６】本発明の実施の形態１の変形例にかかる半導体素子の製造方法のうち、局所的熱処理部分の工程を説明するための、工程ごとの部分断面図である。
【図７】本発明の実施の形態１の半導体素子を用いて半導体装置を製造する際に、識別情報を読み込む工程を設けた場合のフローチャートである。
【図８】本発明の実施の形態２にかかる半導体素子のコーナー部に設けた識別情報領域部分の拡大平面模式図である。
【図９】本発明の実施の形態２にかかる半導体素子の製造方法を説明するための、特徴的な工程ごとの部分断面図である。
【図１０】本発明の実施の形態２の変形例にかかる半導体素子の製造方法のうち、局所的熱処理部分の工程を説明するための部分断面図である。
【図１１】本発明の実施の形態３にかかる半導体素子の製造方法を説明するためのフローチャートである。
【図１２】本発明の実施の形態３にかかる半導体素子の製造方法を説明するための、特徴的な工程ごとの部分断面図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１〜図４は、本発明の実施の形態１にかかる半導体素子、およびその製造方法について説明するためのものである。図１は、半導体素子全体と、コーナー部分に設けた識別情報領域の構成について説明するための、チップ全体の平面模式図と、コーナー部分の拡大平面模式図である。図２は、半導体素子の製造方法を説明するためのフローチャートである。また、図３は、半導体素子の製造方法を説明するための、図２のフローチャート中の主な工程に対応したコーナー部分の状態を示す部分断面図であり、切断位置は図１のＰ−Ｐ線に対応する。そして、図４は、実施の形態１にかかる半導体素子を用いて半導体装置を製造する際の工程を説明するためのフローチャートである。
【００１４】
さらに、図５は実施の形態１の変形例にかかる半導体素子の製造方法を説明するためのフローチャートであり、図６はそのフローチャートにおける局所的熱処理部分の工程を説明するための、当該工程とその前の工程におけるそれぞれのコーナー部の状態を示す部分断面図（Ｐ−Ｐ線対応）である。また、図７は実施の形態１の半導体素子を用いて半導体装置を製造（モジュール化）する際に、識別情報を読み込む工程を設けた場合のフローチャートである。
【００１５】
本発明の実施の形態１にかかる半導体素子１の基本構成は、図１（下部の全体図）に示すように、一般的な半導体素子と同様に、上面から見たときに、矩形状をなし、平面内の中央に位置するチップ有効領域Ｒ１と外周側に位置するチップ無効領域Ｒ２に分かれている。チップ有効領域Ｒ１の外周部には、耐圧を保持するためにチップ終端領域Ｒ３がある。そして、チップのＩＤを示す識別情報は、チップ無効領域Ｒ２（本実施の形態においては、そのうちのコーナー部）に設定した識別情報領域Ｒ４に表示するようにしている。
【００１６】
識別情報領域Ｒ４には、上部の拡大図に示すように、ドット部４１０Ｌと、非ドット部４１０Ｄ（まとめてデータセル４１０）を二次元に配列した二次元コードを表示する主情報領域Ｒ４１が設けられており、ドット部４１０Ｌが自己発光することが特徴である。更に主情報領域Ｒ４１の周囲に、ドット部４１０Ｌと同一構造（自己発光）の、読み取り時のアライメント用のデータセル４２０を配列したアライメント領域Ｒ４２が設けられている。アライメント用のデータセル４２０は、読み取り時のアライメントマークとして機能するため、主情報領域Ｒ４１の外周四辺のうち、二辺に並列し、その延長線が垂直に交わるように配置すればよく、個々のデータセル４２０の位置や数、直並列数は任意である。なお、主情報領域Ｒ４１とアライメント領域Ｒ４２をまとめて情報領域Ｒ４０と称する。
【００１７】
また、識別情報領域Ｒ４内の主情報領域Ｒ４１に隣接した領域に、ワイヤボンドやリボンボンドもしくはプローブにより電気的接続が可能な接続電極４５が形成されている。なお、接続電極４５を形成するための金属層１４（図３）は、後述するように、識別情報領域Ｒ４全体を覆っており、各データセル４１０、４２０は、金属層１４を除去した開口部４１ａ、４２ａ（金属層１４のみをさす場合は開口部１４ａ）から露出している。
【００１８】
なお、本発明の最大の特徴は、上述した識別情報領域Ｒ４の構成で、特にドット部４１０Ｌが自己発光することにあり、特徴部分以外の構成については、基本的には、一般的なチップやモジュールと同様のものを適用できる。そこで、以下、本発明の実施の形態１にかかる半導体素子および半導体装置の構成について、図２のフローチャート、および図３の断面形状を用い、識別情報領域Ｒ４部分の製造方法を中心として説明する。なお、チップ有効領域Ｒ１については、一般的なチップやモジュールと同様であるので、図３では、識別情報領域Ｒ４部分のみを示している。
【００１９】
はじめに、Ｎ型またはＰ型の極性を有するウェハ基板１１に、洗浄、成膜、写真製版、エッチング、不純物注入、拡散といった周知の製造技術を繰り返す。これにより、化合物半導体のウェハ基板１１のチップ有効領域Ｒ１の表面に、電気的素子構造、例えば、ダイオードやＭＯＳＦＥＴ(Metal Oxide Semiconductor Field-Effect Transistor)、抵抗体等を形成する（ステップＳ１１０）。この時、識別情報領域Ｒ４は、加工されておらず未形成である。
【００２０】
なお、ウェハ基板１１としては、例えば、化合物半導体である炭化ケイ素（ＳｉＣ）、もしくは炭化ケイ素基板上にエピタキシャル成長で堆積されたＮ型またはＰ型の極性を持つ炭化ケイ素層を想定している。あるいは、シリコン基板や窒化ガリウム（ＧａＮ）基板上にエピタキシャル成長で堆積されたＮ型またはＰ型の極性を持つ窒化ガリウム層が形成されたものを想定している。一方、半絶縁性基板であるサファイア炭化ケイ素基板上やシリコン基板上に形成する窒化ガリウムＨＥＭＴ（High Electron Mobility Transistor）等の横型デバイスにも適用できる。
【００２１】
つぎに、ウェハ基板１１の表面１１ｆに、層間絶縁膜１２、例えばシリコン酸化膜を成膜した後に、写真製版とエッチングにより、チップ有効領域Ｒ１では、後工程で形成する表面電極と電気的接続をするためのコンタクト部を形成する（ステップＳ２１０）。一方、チップ無効領域Ｒ２のうち、識別情報領域Ｒ４では、図３（ａ）に示すように、主情報領域Ｒ４１、およびアライメント領域Ｒ４２となる部分を開口する（ステップＳ２２０）。なお、接続電極４５を形成するための領域には、ボンディングダメージを軽減するため、層間絶縁膜１２を被覆したままとする。
【００２２】
次に、電気的素子の信頼性を向上させるためのゲッタリングや層間絶縁膜１２の焼き締めを目的とした、例えば６００℃程度以上の高温熱処理を行う（ステップＳ３００）。なお、半導体デバイス構造によっては、この熱処理工程は必須ではない。ただし、この熱処理工程以降では、半導体素子全域にかかる、不純物イオンが注入された不純物層を電気的に活性化させる熱処理工程は導入しないこととする。
【００２３】
そして、図３（ｂ）に示すように、識別情報領域Ｒ４にレジスト９０が残らないよう写真製版を行い、識別情報領域Ｒ４のみに、半導体のウェハ基板１１（厳密には、基板上のドリフト層などの半導体層）の極性と逆の極性の不純物イオンを注入し、この時点では電気的に不活性な不純物層１３を形成する（ステップＳ３２０）。これにより、チップ平面と平行なＰＮ接合面をもつダイオード構造が形成される。
【００２４】
例えば、半導体のウェハ基板１１が、炭化ケイ素基板、もしくは炭化ケイ素層の場合、イオン注入する元素は、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、酸素（Ｏ）、硫黄（Ｓ）、炭素（Ｃ）、ケイ素（Ｓｉ）のいずれかの１元素、もしくは複数種を組み合わせたものが考えられる。また、窒化ガリウム層の場合、イオン注入する元素は、酸素、硫黄、セレン（Ｓｅ）、テルル（Ｔｅ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、炭素、ケイ素、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）のいずれかの１元素、もしくは複数種を組み合わせたものが考えられる。いずれの場合でも、注入時の残留欠陥を極力減らし、後のレーザ照射による熱処理で極力低エネルギーの条件で処理するためにも、高温下でのイオン注入が望ましい。
【００２５】
つぎに、図３（ｃ）に示すように、後にドット部４１０Ｌとなる領域、およびその周囲に、固体レーザや半導体レーザ等のレーザ光ＢＬを照射して局所的に熱処理を行う（ステップＳ３４０）。これにより、ドット部４１０Ｌとなる領域を電気的に活性な活性化部分１３Ｖに、非ドット部４１０Ｄとなる領域を電気的に不活性な不純物層１３のままの部分に作り分けることができる。同様にアライメント用のデータセル４２０となる領域にもレーザ光ＢＬによる熱処理を行う。ドット部４１０Ｌとなる領域の周囲にも局所的に熱処理をすることで、電気的に活性な活性化部分１３Ｖと、後の工程で形成する接続電極４５に連なる金属層１４がオーバーラップする領域が確保できるため、完成した半導体素子１ではドット部４１０Ｌを構成する電気的に活性な活性化部分１３Ｖと接続電極４５との間で通電が可能となる。
【００２６】
そして、接続電極４５となる金属材料、例えばアルミニウムやアルミ合金の金属層１４をチップ全面に成膜（ステップＳ４００）した後、写真製版とエッチングにより、チップ有効領域Ｒ１では図示しない表面電極が形成される。識別情報領域Ｒ４では、図３（ｄ）に示すように、主情報領域Ｒ４１およびアライメント領域Ｒ４２におけるデータセル４１０、４２０に対応する部分が露出するように開口部１４ａを形成する。各開口部１４ａは隣り合う開口部１４ａと繋がることなく、四方が金属層１４に囲まれる。また各開口部１４ａの面積を、レーザ照射による熱処理でできた活性化部分１３Ｖの面積よりも小さくすることで、活性化部分１３Ｖと金属層１４がオーバーラップする領域が確保できる。
【００２７】
なお、ボンディングによるウェハ基板１１へのダメージを考慮すると、接続電極４５（金属層１４）の膜厚は最小１μｍ以上必要である。そのため、写真製版の寸法精度やエッチングの加工精度を考慮すると、開口部１４ａの幅は３μｍ程度以上、開口部１４ａの間の金属層１４部分の幅は、その２倍以上の６μｍ程度以上が望ましい。
【００２８】
つぎに、電気的素子構造を保護する表面保護膜１６、例えばシリコン窒化膜やシリコン酸化膜等のシリコン絶縁膜やポリイミド層をチップ全面に成膜する（ステップＳ５００）。そして、写真製版とエッチングにより、チップ有効領域Ｒ１では、ボンディング等により外部端子と電気的接続を行う領域を開口する（ステップＳ５１０）。識別情報領域Ｒ４では、図３（ｅ）に示すように、接続電極４５に対応する部分を開口する（ステップＳ５２０）。
【００２９】
このとき、ドット部４１０Ｌやデータセル４２０の表面は、表面保護膜１６で覆われたままにしている。これは、表面保護膜１６が、後の製造工程での異物付着からドット部４１０Ｌやデータセル４２０を保護する効果があるからである。そのため、ドット部４１０Ｌが発光する、例えば、波長約３５０〜６００ｎｍの光に対する透過率が高く、ドット部４１０Ｌの非ドット部４１０Ｄに対する発光コントラストが大きく低下しない限り、被覆したままの方が望ましい。
【００３０】
そして、図３（ｆ）に示すように、裏面電極１５を形成後、所定の部材にマウント（ステップＳ６００）し、ダイシング（ステップＳ７００）等によりチップを個片化して、パワーチップ（電力用半導体素子：半導体素子１）が完成する。
【００３１】
つぎに、パワーチップ完成後の、ケース型パワーモジュールの一般的な製造工程（モジュール製造工程）、およびその製造過程における本発明の実施の形態１に関わる、識別情報の読み取り工程について、図４のフローチャートを用いて説明する。
【００３２】
図示しない絶縁基板上に並列に配置された半導体素子１は、はんだ等のダイボンドで固定（ステップＳ８１０）され、表面電極をボンディングやはんだ等のリード端子接合で外部端子と電気的接続ができるようにする（ステップＳ８２０）。この際に、接続電極４５にもボンディングにより、外部端子と電気的接続を行っても良い。この過程で絶縁基板はヒートシンクを底部とする図示しないケースに取り付けられ（ステップＳ８３０）、無色透明または微濁なゲル材を充填し（ステップＳ８４０）、ケース内部は封止される。その後、ケースの蓋を取り付けるもしくは樹脂で封止することで（ステップＳ８５０）、ケース型パワーモジュール（電力用半導体装置：半導体装置）が完成する。
【００３３】
パワーチップのトレーサビリティ情報取得や解析を行う場合、ケースの蓋やケース上部の封止樹脂、ケースの側壁を除去した後、識別情報領域Ｒ４およびその周辺部のみゲル材を除去する。その際、ワイヤやリボン、リード端子の除去は不要であり、識別情報領域Ｒ４（情報領域Ｒ４０）上に少々のゲル材の残渣があっても良い。
【００３４】
モジュール製造工程段階で、接続電極４５に接続されたワイヤ等を介して、識別情報領域Ｒ４の金属層１４と、チップ自体の裏面電極１５の間を通電させることにより、ドット部４１０Ｌのみが、例えば、波長約３５０〜６００ｎｍの光を発する。チップ表面のドット部４１０Ｌが発光部であり、四方を囲む金属層１４がドット部４１０Ｌとのオーバーラップ領域で発光する成分を遮蔽するため、発光の散乱が抑制される。
【００３５】
ドット部４１０Ｌからチップ内に散乱する発光成分は、裏面電極１５に用いられるチタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、バナジウム（Ｖ）、またはそれらの合金、もしくはシリコン化合物により半分程度吸収される。裏面電極１５で反射した光も一部は、表面電極の基板表面下で反射するため、ドット部４１０Ｌからチップ内を経由し非ドット部４１０Ｄから漏れる散乱光は、ドット部４１０Ｌの発光量よりもかなり小さい。したがって、特に暗室等では、ドット部４１０Ｌと非ドット部４１０Ｄの光強度のコントラストが大きく、非常に高い読み取り性が得られるため、識別情報領域Ｒ４上のドット１つに割り当てる撮像装置の撮像素子のピクセル数を非常に小さくできる。
【００３６】
そして、自己発光のため、撮影のための光源が不要であり、撮影距離が長く、かつ広範囲内のドット情報を一度に取得することができる。その結果、接続電極４５と裏面電極１５間を通電すれば、固定された撮像装置で、並列した複数の識別情報領域Ｒ４（主情報領域Ｒ４１）が示す２次元コードを一度に撮影することができる。このため、複数のパワーチップ分の、例えば１辺百〜数百μｍの領域に、１辺１０個以上、すなわち１０×１０＝１００ビット以上、最大１０００ビット程度の情報量が埋め込まれた識別情報、すなわちトレーサビリティ情報を、短時間で取得することができる。
【００３７】
変形例１．
なお、上記実施の形態１では、図２のフローチャートのように、不純物イオン注入直後にレーザ照射による局所的熱処理を行う工程フローを示したが、これに限ることはない。例えば、本変形例においては、図５、および図６（ａ）に示すように、局所熱処理を行う前に、チップ有効領域Ｒ１での表面電極の形成と、識別情報領域Ｒ４でのデータセル４１０、４２０用の開口部１４ａを形成（ステップＳ４１０、Ｓ４２０）する。そして、その後に、図６（ｂ）に示すように、ドット部４１０Ｌおよびデータセル４２０となる領域にのみレーザ光ＢＬを照射して局所的に熱処理（ステップＳ４４０）を行う。
【００３８】
この際、図６（ｂ）に示すように、照射するレーザ光ＢＬのウェハ基板表面１１ｆに対する入射角を、垂直から少なくとも数度程度傾けることで、ドット部４１０Ｌの電気的に活性な活性化部分１３Ｖと金属層１４とがオーバーラップする領域を確保できる。
【００３９】
変形例２．
また、上記実施の形態１では、モジュール化後の識別情報の読取について説明したが、製造過程での読取でも本発明の構成は以下のように効果を発揮する。例えば、本変形例では、図７のように、モジュールの製造過程で、パワーモジュール内のパワーチップの識別情報、すなわちトレーサビリティ情報の読取（ステップＳ８３５）を、ゲル材充填工程（ステップＳ８４０）直前に実施している。
【００４０】
製造過程で識別情報を読み取り、その配置情報をデータベース化する場合でも、次の二つの撮影方式により、短時間で、トレーサビリティ情報を取得することができる。一つは、接続電極４５と裏面電極１５間を通電した状態で、並列した複数チップのうちのひとつのチップの識別情報領域Ｒ４（主情報領域Ｒ４１）に対して撮像装置を固定して撮影する。そして、撮像装置を別のチップの位置に応じて相対的に移動して位置決めし撮影する、というステップを順次繰り返し、モジュール内の全チップ分の識別情報を取得する方法である。
【００４１】
もう一つは、モジュール上にて、撮像装置を相対的に、連続的に移動（スキャニング）しながら撮影し、撮像装置がモジュール上を通過する時のみ、該当するパワーチップの接続電極４５と裏面電極１５間を通電する。この場合も、モジュール内の全チップ分の識別情報を取得することができる。
【００４２】
なお、本発明の実施の形態１、および以降の実施の形態においては、半導体素子１として、ＭＯＳＦＥＴを用いた例を示すが、これに限ることはない。例えば、スイッチング素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）やその他のものを用いてもよく、整流素子としてＳＢＤ（Schottky Barrier Diode）、ＦＷＤ(Free Wheeling Diode)やその他のものを用いてもよい。さらに、上述したように窒化ガリウムＨＥＭＴ等の横型デバイスにも適用できる。
【００４３】
また、本発明の実施の形態１、および以降の実施の形態においては、データセルを２次元に配列し、識別情報を２次元コードで表示する例について説明したがこれに限ることはない。例えば、バーコードのように１次元のコードでも効果を発揮する。また、金属層１４については、ドット部４１０Ｌおよび非ドット部４１０Ｄを区別せず、両方が露出するように開口部１４ａを形成した例を示したが、これに限ることはない。少なくとも発光するデータセル（ドット部４１０Ｌ、データセル４２０）に対応する部分が開口していればよい。
【００４４】
以上のように、本発明の実施の形態１にかかる半導体素子１によれば、二値化された第一値または第二値を示す複数のデータセル４１０、４２０が面内に配列され、識別情報を表示する情報領域Ｒ４０が設けられた半導体素子１であって、情報領域Ｒ４０には、半導体素子１を構成する基板（ウェハ基板１１）上の半導体層（例えば、ドリフト層）と逆の極性を有する逆極性層（不純物層１３）と、逆極性層（不純物層１３）を覆う金属層１４とが形成され、逆極性層（不純物層１３）のうち、第一値または第二値のうち、一方の値（例えば、「０」「１」のうち「１」）を示すデータセル（ドット部４１０Ｌ、データセル４２０）に対応する部分は、電気的に活性化されているとともに、金属層１４に設けられた開口部１４ａから露出し、金属層１４に（接続電極４５を介して情報領域Ｒ４０に）通電することで発光するように構成したので、多少の配線部材が残存して、撮像機器を近づけることが困難な場合でも、ドット部４１０Ｌおよびアライメント領域Ｒ４２のデータセル４２０が発光するので、チップの識別情報を容易に読み取ることができる。
【００４５】
また、金属層１４を形成したことにより、チップの通常の動作とは異なる通電先である情報領域Ｒ４０に確実に通電する経路が確保されるとともに、マスキング効果も生じるので、通電した際の発光光の散乱を防止でき、コントラストの高い状態で視認できる。
【００４６】
とくに、情報領域Ｒ４０では、複数のデータセル４１０が２次元状に配置された２次元コードが表示されるので、多くの情報を含む識別情報を表示させることができる。
【００４７】
また、半導体素子１は縦型半導体素子であり、情報領域Ｒ４０（およびそれを含む識別情報領域Ｒ４）は、半導体素子１の表面側のコーナー部に設けられているので、回路面に撮像装置を向けることで、容易に識別情報を読み取ることができる。
【００４８】
実施の形態２．
上記実施の形態１にかかる半導体素子では、ひとつの開口部に、ひとつのデータセルを配置する例について説明した。本実施の形態２にかかる半導体素子では、一つの開口部に複数のデータセルを有する構成について説明する。図８〜図１０は、本発明の実施の形態２にかかる半導体素子、およびその製造方法について説明するためのものである。図８、半導体素子のコーナー部分に設けた識別情報領域の構成について説明するための、コーナー部分の拡大平面模式図である。図９は、半導体素子の製造方法を説明するための、主な工程に対応したコーナー部分の状態を示す部分断面図（図８のＰ−Ｐ線対応）であり、工程番号は、実施の形態１で説明したフローチャートに対応する。
【００４９】
そして、図１０は、実施の形態２の変形例にかかる半導体素子の製造方法における、局所的熱処理部分の工程を説明するための、コーナー部の状態を示す部分断面図（Ｐ−Ｐ線対応）である。なお、本実施の形態２においても、チップやモジュールとしての基本構成は、実施の形態１で説明したのと同様に、一般的なものと共通部分を有する。そして、実施の形態１、あるいはその変形例と同様部分については、その説明に用いたフローチャート、あるいは工程ごとの部分断面図を援用し、重複した説明を省いている。
【００５０】
図１０に示すように、本実施の形態２にかかる半導体素子１では、主情報領域Ｒ４１に設けられた複数の開口部４１ａのそれぞれに、４つのデータセル４１０が縦横２個ずつ配置されたデータセル群４１０Ｑが形成されている。データセル群４１０Ｑを構成する各データセル４１０は、ドット部４１０Ｌと非ドット部４１０Ｄを組み合わせたものであり、開口部４１ａの数の４倍のデータセル数を有する２次元コードが形成されている。
【００５１】
なお、主情報領域Ｒ４１以外の部分については、実施の形態１と同様で、例えば、主情報領域Ｒ４１に隣接した領域には、接続電極４５が形成されている。また、主情報領域Ｒ４１の周囲に、ドット部４１０Ｌと同一構造の、読み取り時のアライメント用のデータセル４２０を配置している。アライメント用のデータセル４２０は、主情報領域Ｒ４１の外周四辺のうち、二辺に並列し、その延長線が垂直に交わるように配置すればよく、アライメント領域Ｒ４２内のデータセル４２０の個々の位置や数、あるいは直並列数は任意である。
【００５２】
つぎに、本実施の形態２にかかる半導体素子および半導体装置の構成について、上述したように、実施の形態１で用いた図を援用して説明する。
はじめに、ウェハ基板１１に、洗浄、成膜、写真製版、エッチング、不純物注入、拡散といった周知の製造技術を繰り返して、半導体のウェハ基板１１のチップ有効領域Ｒ１の表面に、電気的素子構造を形成する（ステップＳ１１０）。その後、ウェハ基板１１の表面１１ｆに、層間絶縁膜１２を成膜した後に、写真製版とエッチングにより、チップ有効領域Ｒ１では、後工程で形成する表面電極と電気的接続をするためのコンタクト部を形成する（ステップＳ２１０）。一方、チップ無効領域Ｒ２のうち、識別情報領域Ｒ４では、図３（ａ）に示すように、主情報領域Ｒ４１、およびアライメント領域Ｒ４２となる部分を開口する（ステップＳ２２０）。
【００５３】
次に、高温熱処理を行い（ステップＳ３００）、この熱処理工程以降では、半導体素子全域にかかる、不純物イオンが注入された不純物層を電気的に活性化させる熱処理工程は導入しないこととする。そして、図３（ｂ）に示すように、識別情報領域Ｒ４のみに、半導体のウェハ基板１１の極性と逆の極性の不純物イオンを注入し、電気的に不活性な不純物層１３を形成する（ステップＳ３２０）。
【００５４】
つぎに、図９（ａ）に示すように、後にドット部４１０Ｌとなる領域、およびその周囲に、固体レーザや半導体レーザ等のレーザ光ＢＬを照射して局所的に熱処理を行う（ステップＳ３４０）。これにより、ドット部４１０Ｌとなる領域を電気的に活性な活性化部分１３Ｖに、非ドット部４１０Ｄとなる領域を電気的に不活性な不純物層１３のままの部分に作り分けることができる。同様にアライメント用のデータセル４２０となる領域にもレーザ光ＢＬによる熱処理を行う。
【００５５】
そして、接続電極４５となる金属層１４をチップ全面に成膜（ステップＳ４００）した後、写真製版とエッチングにより、チップ有効領域Ｒ１では図示しない表面電極が形成される。識別情報領域Ｒ４では、図８および図９（ｂ）に示すように、主情報領域Ｒ４１およびアライメント領域Ｒ４２におけるデータセル群４１０Ｑ、データセル４２０に対応する部分が露出するように開口部１４ａを形成する。開口部１４ａは、データセル群４１０Ｑの外形よりも開口幅が狭くなるように形成している。
【００５６】
各開口部１４ａは、四方が金属層１４に囲まれるため、各データセル４１０の２辺が、開口部１４ａの内側面と接することになる。これにより、ドット部４１０Ｌの電気的に活性な活性化部分１３Ｖと金属層１４がオーバーラップする領域が確保できるので、完成した半導体素子１ではドット部４１０Ｌの電気的に活性な活性化部分１３Ｖと接続電極４５との間を通電することが可能となる。また、金属層１４の膜厚は、最小１μｍ以上必要である。そのため、写真製版の寸法精度やエッチングの加工精度を考慮すると、開口部１４ａの幅は３μｍ程度以上、開口部１４ａの間の金属層１４部分の幅は、その２倍以上の６μｍ程度以上が望ましい。そのため、データセル群４１０Ｑ内に形成する各データセル４１０の幅は、例えば２μｍ程度以上が望ましい。
【００５７】
つぎに、電気的素子構造を保護する表面保護膜１６をチップ全面に成膜した（ステップＳ５００）後、写真製版とエッチングにより、チップ有効領域Ｒ１では、ボンディング等により外部端子と電気的接続を行う領域を開口する（ステップＳ５１０）。そして、識別情報領域Ｒ４では、図９（ｃ）に示すように、接続電極４５に対応する部分を開口する（ステップＳ５２０）。
【００５８】
このとき、データセル群４１０Ｑやデータセル４２０の表面は、表面保護膜１６で覆われたままにしている。これは、表面保護膜１６が、後の製造工程での異物付着からドット部４１０Ｌやデータセル４２０を保護する効果があるからである。そのため、ドット部４１０Ｌが発光する、例えば、波長約３５０〜６００ｎｍの光に対する透過率が高く、ドット部４１０Ｌの非ドット部４１０Ｄに対する発光コントラストが大きく低下しない限り、被覆したままの方が望ましい。一方、上記透過率の条件を満たさない場合は、主情報領域Ｒ４１やアライメント領域Ｒ４２上の表面保護膜１６は開口してもよい。
【００５９】
そして、図９（ｄ）に示すように、裏面電極１５を形成後、所定の部材にマウント（ステップＳ６００）し、ダイシング（ステップＳ７００）等によりチップを個片化して、パワーチップが完成する。
【００６０】
パワーチップ完成後の、ケース型パワーモジュールの一般的な製造工程、およびその製造過程における本発明の実施の形態２に関わる、識別情報の読み取り工程についても、実施の形態１で用いた図４のフローチャートを用いて説明する。
【００６１】
図示しない絶縁基板上に並列に配置された半導体素子１は、ダイボンドで固定（ステップＳ８１０）され、表面電極をボンディングやリード端子接合で外部端子と電気的接続ができるようにする（ステップＳ８２０）。この際に、接続電極４５にもボンディングにより、外部端子と電気的接続を行っても良い。そして、ヒートシンクを底部とする図示しないケースに絶縁基板を取り付け（ステップＳ８３０）後、ゲル材を充填し（ステップＳ８４０）、さらに、ケースの蓋を取り付けるもしくは樹脂で封止することで（ステップＳ８５０）、ケース型パワーモジュールが完成する。
【００６２】
パワーチップのトレーサビリティ情報取得や解析を行う場合、ケースの蓋やケース上部の封止樹脂、ケースの側壁を除去した後、識別情報領域Ｒ４およびその周辺部のみゲル材を除去する。その際、本実施の形態２にかかる半導体素子１（を含む半導体装置）の場合も、ワイヤやリボン、リード端子の除去は不要であり、識別情報領域Ｒ４上に少々のゲル材の残渣があっても良い。
【００６３】
そして、接続電極４５に接続されたワイヤ等を介して、識別情報領域Ｒ４の金属層１４と、チップ自体の裏面電極１５の間を通電させることにより、ドット部４１０Ｌのみが、例えば、波長約３５０〜６００ｎｍの光を発する。したがって、ドット部４１０Ｌと非ドット部４１０Ｄの光強度のコントラストが大きく、非常に高い読み取り性が得られる。そして、撮影距離が長く、かつ広範囲内のドット情報を一度に取得することができるので、固定された撮像装置で、並列した複数のチップの識別情報領域Ｒ４が示す２次元コードを一度に撮影することができる。このため、複数のパワーチップ分の、例えば１辺百〜数百μｍの領域に、１辺２０個以上、すなわち２０×２０＝４００ビット以上、最大４０００ビット程度の情報量が埋め込まれた識別情報を、短時間で取得することができる。
【００６４】
変形例１．
なお、本実施の形態２でも、不純物イオン注入直後にレーザ照射による局所的熱処理を行う工程フローを示したが、これに限ることはない。例えば、本変形例においては、実施の形態１で説明した図５、および図６（ａ）に示すように、局所熱処理を行う前に、チップ有効領域Ｒ１での表面電極の形成と、識別情報領域Ｒ４でのデータセル群４１０Ｑ用、およびデータセル４２０用の開口部１４ａを形成（ステップＳ４１０、Ｓ４２０）する。そして、その後に、図１０に示すように、ドット部４１０Ｌおよびデータセル４２０となる領域にのみレーザ光ＢＬを照射して局所的に熱処理（ステップＳ４４０）を行う。
【００６５】
この際、図１０に示すように、照射するレーザ光ＢＬのウェハ基板表面１１ｆに対する入射角を、垂直から少なくとも数度程度傾けることで、ドット部４１０Ｌの電気的に活性な活性化部分１３Ｖと金属層１４とがオーバーラップする領域を確保できる。
【００６６】
変形例２．
また、本実施の形態２でも、モジュール化後の識別情報の読取について説明したが、製造過程での読取でも同様の効果を発揮する。例えば、本変形例でも、実施の形態１の変形例（図７）で説明したように、モジュールの製造過程で、パワーチップの識別情報の読取を、ゲル材充填工程前に実施することができる。
【００６７】
製造過程で、パワーチップのトレーサビリティ情報と配置情報を、ゲル材充填直前に読み取り、データベース化する場合でも、次の二つの撮影方式により、短時間で、トレーサビリティ情報を取得することができる。一つは、接続電極４５と裏面電極１５間を通電した状態で、並列した複数チップのうちのひとつのチップの識別情報領域Ｒ４に対して撮像装置を固定して撮影する。そして、撮像装置を別のチップの位置に応じて相対的に移動して位置決めし撮影する、というステップを順次繰り返し、モジュール内の全チップ分の識別情報を取得する方法である。もう一つは、モジュール上にて、撮像装置を相対的に、連続的に移動しながら撮影し、撮像装置がモジュール上を通過する時のみ、該当するパワーチップの接続電極４５と裏面電極１５間を通電する。この場合も、モジュール内の全チップ分の識別情報を取得することができる。
【００６８】
以上のように、本実施の形態２にかかる半導体素子１によれば、開口部１４ａのそれぞれから、４つのデータセル４１０が二行二列に並んだ状態で（データセル群４１０Ｑとして）露出するので、多くの情報を小さな領域に容易に表示させることができる。
【００６９】
実施の形態３．
上記実施の形態１あるいは２においては、ウェハプロセス中にドット部を形成する工程を設けた例について説明した。本実施の形態３においては、モジュールプロセス中にドット部を形成する工程を設けた例について説明する。図１１と図１２は、本発明の実施の形態３にかかる半導体素子および半導体装置の製造方法について説明するためのものである。図１１は、実施の形態３にかかる半導体素子および半導体装置を製造する際の工程を説明するためのフローチャートである。そして、図１２は、半導体素子および半導体装置の製造方法を説明するための、図１１のフローチャート中の主な工程に対応したコーナー部分の状態を示す部分断面図（Ｐ−Ｐ線対応）である。
【００７０】
なお、本実施の形態３においても、チップやモジュール構成は、上記各実施の形態で説明したのと同様であり、平面図、および図１２で省略した部分断面図等については、実施の形態１または実施の形態２で用いたものを援用する。
【００７１】
本発明の実施の形態３にかかる半導体素子１の主情報領域Ｒ４１は、図１または図８で示したように、チップ表面から見て、金属層１４から露出した各開口部４１ａに、１〜４個のデータセル４１０が配列されて二次元コードが表示される。また、主情報領域Ｒ４１に隣接した領域に、ワイヤボンドやリボンボンドもしくはプローブにより電気的接続が可能な接続電極４５が形成されている。さらに、主情報領域Ｒ４１の周囲に、ドット部４１０Ｌと同一構造の、読み取り時のアライメント用のデータセル４２０を配置している。
【００７２】
つぎに、本実施の形態３にかかる半導体素子および半導体装置の製造方法について、図１２、１３、および、上述した各実施の形態で用いた図を援用して説明する。
はじめに、ウェハ基板１１に、周知の製造技術を繰り返して、チップ有効領域Ｒ１の表面に、電気的素子構造を形成する（ステップＳ１１０）。その後、ウェハ基板１１の表面１１ｆに、層間絶縁膜１２を成膜した後に、チップ有効領域Ｒ１では、後工程で形成する表面電極と電気的接続をするためのコンタクト部を形成する（ステップＳ２１０）。一方、チップ無効領域Ｒ２のうち、識別情報領域Ｒ４では、図３（ａ）で説明したように、主情報領域Ｒ４１、およびアライメント領域Ｒ４２となる部分を開口する（ステップＳ２２０）。
【００７３】
次に、高温熱処理を行い（ステップＳ３００）、この熱処理工程以降では、不純物イオンが注入された不純物層を電気的に活性化させる熱処理工程は導入しないこととする。そして、図３（ｂ）に示すように、識別情報領域Ｒ４のみに、半導体のウェハ基板１１の極性と逆の極性の不純物イオンを注入し、電気的に不活性な不純物層１３を形成する（ステップＳ３２０）。
【００７４】
そして、表面電極および接続電極４５となる金属層１４を成膜した後、写真製版とエッチングにより、チップ有効領域Ｒ１では表面電極が形成され、識別情報領域Ｒ４では、図１２（ａ）に示すように、各開口部１４ａを開口する。金属層１４の膜厚は、最小１μｍ以上必要なため、写真製版の寸法精度やエッチングの加工精度を考慮すると、開口部１４ａの幅は３μｍ程度以上、開口部１４ａの間の金属層１４部分の幅は、その２倍以上の６μｍ程度以上が望ましい。
【００７５】
つぎに、電気的素子構造を保護する表面保護膜１６をチップ全面に成膜した（ステップＳ５００）後、写真製版とエッチングにより、チップ有効領域Ｒ１では、ボンディング等により外部端子と電気的接続を行う領域を開口する（ステップＳ５１０）。そして、識別情報領域Ｒ４では、図１２（ｂ）に示すように、接続電極４５に対応する部分を開口する（ステップＳ５２０）。
【００７６】
このとき、ドット部４１０Ｌやデータセル４２０の表面は、表面保護膜１６で覆われたままにしている。これは、表面保護膜１６が、後の製造工程での異物付着からドット部４１０Ｌやデータセル４２０を保護する効果があるからである。そのため、ドット部４１０Ｌが発光する、例えば、波長約３５０〜６００ｎｍの光に対する透過率が高く、ドット部４１０Ｌの非ドット部４１０Ｄに対する発光コントラストが大きく低下しない限り、被覆したままの方が望ましい。一方、上記透過率の条件を満たさない場合は、主情報領域Ｒ４１やアライメント領域Ｒ４２上の表面保護膜１６は開口してもよい。
【００７７】
そして、裏面電極１５を形成後、所定の部材にマウント（ステップＳ６００）し、ダイシング（ステップＳ７００）等によりチップを個片化すると、パワーチップの基本部分（チップ有効領域Ｒ１部分）が完成する。
【００７８】
そして、図１２（ｃ）に示すように、絶縁基板７上に並列に配置された半導体素子１は、はんだ等のダイボンド層６で固定（ステップＳ８１０）され、表面電極をボンディングやリード端子接合で外部端子と電気的接続ができるようにする（ステップＳ８２０）。この際に、接続電極４５にもボンディングワイヤ５等により、外部端子と電気的接続を行っても良い。この過程で、ヒートシンクを底部とする図示しないケースに絶縁基板７を取り付ける（ステップＳ８３０）。
【００７９】
そして、本実施の形態３においては、この後に、図１２（ｄ）に示すように、並列に配置されたパワーチップの識別情報領域Ｒ４に配列された開口部４１ａのうちのドット部４１０Ｌとなる領域のみにレーザ光ＢＬを照射し、局所的に熱処理を行う（ステップＳ８３４）。後にドット部４１０Ｌとなる領域、およびその周囲に、固体レーザや半導体レーザ等のレーザ光ＢＬを照射して局所的に熱処理を行う（ステップＳ３４０）。
【００８０】
これにより、ドット部４１０Ｌとなる領域を電気的に活性な活性化部分１３Ｖに、非ドット部４１０Ｄとなる領域を電気的に不活性な不純物層１３のままの状態に作り分けることができる。同様にアライメント用のデータセル４２０となる領域にもレーザ光ＢＬによる熱処理を行う。この際、レーザ光ＢＬの半導体のウェハ基板表面１１ｆに対する入射角を、垂直から少なくとも数度程度傾けることで、ドット部４１０Ｌの電気的に活性な活性化部分１３Ｖと金属層１４がオーバーラップする領域を確保できる。
【００８１】
その後は、実施の形態１や２と同様にゲル材を充填し（ステップＳ８４０）、さらに、ケースの蓋を取り付けるもしくは樹脂で封止することで（ステップＳ８５０）、ケース型パワーモジュールが完成する。
【００８２】
パワーモジュール完成後の、パワーチップ表面上の識別情報を読み取るまでの工程は、実施の形態１あるいは、実施の形態２で説明したのと同様である。つまり、パワーチップのトレーサビリティ情報取得や解析を行う場合、ケースの蓋やケース上部の封止樹脂、ケースの側壁を除去した後、識別情報領域Ｒ４およびその周辺部のみゲル材を除去する。その際、ワイヤやリボン、リード端子の除去は不要であり、識別情報領域Ｒ４上に少々のゲル材の残渣があっても良い。
【００８３】
そして、接続電極４５に接続されたワイヤ等を介して、識別情報領域Ｒ４の金属層１４と、チップ自体の裏面電極１５の間を通電させることにより、ドット部４１０Ｌ（および４２０）のみが、例えば、波長約３５０〜６００ｎｍの光を発する。したがって、ドット部４１０Ｌと非ドット部４１０Ｄの光強度のコントラストが大きく、非常に高い読み取り性が得られる。そして、撮影距離が長く、かつ広範囲内のドット情報を一度に取得することができるので、固定された撮像装置で、並列した複数のチップの識別情報領域Ｒ４が示す２次元コードを一度に撮影することができる。このため、複数のパワーチップ分の、例えば１辺百〜数百μｍの領域に、例えば、約１０００〜４０００ビット程度の情報量が埋め込まれた識別情報を、短時間で取得することができる。
【００８４】
なお、パワーチップにトレーサビリティ情報を与えるレーザ照射による熱処理工程では、ドット部４１０Ｌに１点ずつ照射するため、工程内の総処理時間は、他の半導体製造工程やパワーモジュール製造工程に比べて長くなる。しかしながら、製造工期や設備投資の観点から、本発明の実施の形態３のように、完成品直前の半完成品のパワーチップにのみレーザ照射することで、不良チップや半完成品の不良モジュールのパワーチップにレーザ照射する無駄を省くことができるため、処理負荷を低減することができる。
【００８５】
以上のように、上述した各実施の形態１〜３にかかる半導体素子の製造方法によれば、二値化された第一値または第二値を示す複数のデータセル４１０、４２０によって、識別情報を表示する情報領域Ｒ４０が設けられるとともに、第一値または第二値のうち、一方の値を示すデータセル（ドット部４１０Ｌ、データセル４２０）が発光する半導体素子１を製造する方法であって、半導体基板（ウェハ基板１１）の一方の面の所定領域（Ｒ４）に不純物を注入し、注入前と逆の極性を有する逆極性層（不純物層１３）を形成する工程（ステップＳ３２０）と、逆極性層（不純物層１３）を覆う金属層１４を形成する工程（ステップＳ４００）と、逆極性層（不純物層１３）のうち、一方の値を示すデータセルに対応する部分（活性化部分１３Ｖ）を局所的に加熱して、電気的に活性化させる工程（ステップＳ３４０、またはＳ４４０、またはＳ８３４）と、金属層１４に、少なくとも前記一方の値を示すデータセルに対応する部分から逆極性層（不純物層１３のとくに活性化部分１３Ｖ）が露出するように、開口部１４ａを形成する工程（ステップＳ４２０）と、を含むように構成したので、多少の配線部材が残存して、撮像機器を近づけることが困難な場合でも、発光によってチップの識別情報を容易に読み取ることができる半導体素子１を容易に得ることができる。
【００８６】
電気的に活性化させる工程（ステップＳ３４０、またはＳ４４０、またはＳ８３４）では、レーザ光ＢＬによって、一方の値を示すデータセルに対応する部分を加熱するので、どのようなパターンであっても、必要な領域のみを確実に活性化することができる。
【００８７】
また、上述した各実施の形態１〜３にかかる半導体装置によれば、絶縁基板７等の回路基板と、情報領域Ｒ４０が設けられた面の反対側の面が回路基板に接合された上述した半導体素子１と、を備えたので、多少の配線部材が残存して、撮像機器を近づけることが困難な場合でも、チップの識別情報を容易に読み取ることができる。また、複数のチップが搭載されている場合も、撮像角度を変えずとも、一度に読み取ることが可能である。
【００８８】
なお、上記各実施の形態においては、半導体素子１には、シリコンウェハを基材とした一般的な素子でも良いが、本発明においては炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）系材料、またはダイヤモンドといったシリコンと較べてバンドギャップが広い、いわゆるワイドバンドギャップ半導体材料を用い、高耐圧および高温動作が可能な半導体素子を用いた場合に、特に顕著な効果が現れる。特に炭化ケイ素を用いた電力用半導体素子に好適に用いることができる。
【００８９】
ワイドバンドギャップ半導体によって形成されたスイッチング素子や整流素子は、ケイ素で形成された素子よりも電力損失が低いため、スイッチング素子や整流素子における高効率化が可能であり、ひいては、半導体装置の高効率化が可能となる。さらに、耐電圧性が高く、許容電流密度も高いため、スイッチング素子や整流素子の小型化が可能であり、これら小型化されたスイッチング素子や整流素子を用いることにより、電力用半導体装置も小型化が可能となる。また耐熱性が高いので、高温動作が可能であり、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化も可能となるので、電力用半導体装置の一層の小型化が可能になる。
【００９０】
一方、これら大電流、高電圧に対応するためには、配線部材の断面積や本数の増加、絶縁のためのループ高の確保等が必要となり、情報領域Ｒ４０の視認性がますます重要性が増してくる。そのため、本発明による効果を発揮することで、ワイドバンドギャップ半導体の特性を活かすことができるようになる。
【００９１】
なお、スイッチング素子および整流素子の両方がワイドバンドギャップ半導体によって形成されていても、いずれか一方の素子がワイドバンドギャップ半導体によって形成されていてもよい。
【符号の説明】
【００９２】
１：半導体素子、  ７：絶縁基板（回路基板）、  １１：ウェハ基板（基板）、  １２：層間絶縁膜、  １３：不純物層、  １３Ｖ：活性化部分、  １４：金属層、  １４ａ：開口部、  １５：裏面電極、  １６：表面保護膜、  ４５：接続電極、  ４１０：データセル、  ４１０Ｌ：ドット部（一方の値を示すデータセル）、  ４１０Ｑ：データセル群、  ４２０：データセル（一方の値を示すデータセル）、
ＢＬ：レーザ光、  Ｒ１：チップ有効領域、  Ｒ２：チップ無効領域、  Ｒ３：チップ終端領域、  Ｒ４：  識別情報領域、  Ｒ４０：情報領域、  Ｒ４１：主情報領域、  Ｒ４２：アライメント領域。
【図１】
2016042520.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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