(57)【要約】【課題】高温環境においてデバイスのデジタル信号を識別するのが難しい問題を克服することのできる抵抗性ランダムアクセスメモリを提供する。【解決手段】抵抗性ランダムアクセスメモリは、基板と、基板上のトランジスタと、トランジスタのソース／ドレインに電気接続された基板上の下部電極と、下部電極上のいくつかの上部電極と、上部電極と下部電極の間のいくつかの抵抗スイッチング層と、抵抗スイッチング層と上部電極の間のいくつかの電流制限層とを含む。セルは、高温環境において電流により１／０の信号を認識するのが難しい問題を改善するとともに、１つのトランジスタの位置にいくつかの導電性フィラメントを生成することによって、基板上の面積を節約することができる。【選択図】図１ｂ
2016225605.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に配置されたトランジスタと、
前記基板の上に配置され、前記トランジスタのソース／ドレインに電気接続された下部電極と、
前記下部電極の上に配置された複数の上部電極と、
前記下部電極と前記複数の上部電極の間にそれぞれ配置された複数の抵抗スイッチング層と、
前記複数の抵抗スイッチング層と前記複数の上部電極の間にそれぞれ配置された複数の電流制限層と、
を含む抵抗性ランダムアクセスメモリ。
【請求項２】
前記上部電極の数が、４以上である請求項１に記載の抵抗性ランダムアクセスメモリ。
【請求項３】
前記抵抗スイッチング層が、１つに一体形成された請求項１または２に記載の抵抗性ランダムアクセスメモリ。
【請求項４】
前記複数の上部電極および前記下部電極の材料が、ＴｉＮまたはＩＴＯを含む請求項１〜３のいずれか１項に記載の抵抗性ランダムアクセスメモリ。
【請求項５】
前記複数の抵抗スイッチング層の材料が、Ｔａ2Ｏ5またはＨｆＯ2を含む請求項１〜４のいずれか１項に記載の抵抗性ランダムアクセスメモリ。
【請求項６】
前記複数の電流制限層の材料が、ＴａＯ、ＴａＯ2、ＴａＯx、ＴｉＯx、ＨｆＯx、ＺｒＯx、またはＡｌＯxを含み、ｘが、調整後の亜化学量論比を示す請求項１〜５のいずれか１項に記載の抵抗性ランダムアクセスメモリ。
【請求項７】
前記複数の上部電極の延伸方向と、前記トランジスタのゲート電極を接続するワード線の延伸方向が、互いに垂直、または互いに平行である請求項１〜６のいずれか１項に記載の抵抗性ランダムアクセスメモリ。
【請求項８】
前記複数の抵抗スイッチング層と前記複数の上部電極の間にそれぞれ配置された複数の絶縁層をさらに含み、
各前記電流制限層が、それぞれ前記複数の絶縁層の側壁を覆う請求項１〜７のいずれか１項に記載の抵抗性ランダムアクセスメモリ。
【請求項９】
前記複数の電流制限層の上にそれぞれ配置された複数の絶縁層をさらに含み、
前記複数の上部電極が、それぞれ前記複数の絶縁層の上に配置され、下方に延伸して前記複数の絶縁層の側壁を覆い、前記複数の電流制限層に直接電気接続された請求項１〜７のいずれか１項に記載の抵抗性ランダムアクセスメモリ。
【請求項１０】
前記下部電極が、リング状である請求項１〜９のいずれか１項に記載の抵抗性ランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関するものであり、特に、抵抗性ランダムアクセスメモリ（resistive random access memory, RRAM）に関するものである。
【背景技術】
【０００２】
抵抗性ランダムアクセスメモリ（ＲＲＡＭ）は、一種の不揮発性メモリである。ＲＲＡＭは、単純構造、低操作電圧、操作時間が速い、マルチビット記憶、低コスト、優れた耐久性といった多くの利点を有するため、現在、幅広く研究されている。一般的に使用されているＲＲＡＭの基本構造は、１つのトランジスタと１つの抵抗（１Ｔ１Ｒ）で構成されるか、あるいは１つのダイオードと１つの抵抗（１Ｄ１Ｒ）で構成される。印加されたバイアスを変えることによって抵抗の抵抗値が変化するため、デバイスが高抵抗状態（high resistance state）または低抵抗状態（lowresistance state）になり、それによって、０または１のデジタル信号が識別される。
【０００３】
しかしながら、ＲＲＡＭが設置される環境温度は比較的高く、高抵抗状態の抵抗値がより低く、低抵抗状態の抵抗値がより高くなるため、デバイスのデジタル信号の０または１を誤判断する可能性がある。そのため、高温環境においてＲＲＡＭデバイスのデジタル信号を識別するのが難しい問題を解決することが、現在のＲＲＡＭ技術開発において主な研究課題となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、高温度環境において電流により０と１の信号を識別するのが難しい問題を解決することができるとともに、基板の占有面積を節約し、デバイスの集積度を上げることもできる抵抗性ランダムアクセスメモリ（ＲＲＡＭ）（すなわち、１ＴｎＲ構造、ｎは１よりも大きい整数）を提供する。
【課題を解決するための手段】
【０００５】
本発明の抵抗性ランダムアクセスメモリ（ＲＲＡＭ）は、基板と、トランジスタと、下部電極と、複数の上部電極と、複数の抵抗スイッチング層と、複数の電流制限（current limiting）層とを含む。トランジスタは、基板の上に配置される。下部電極は、基板の上に配置され、トランジスタのソース／ドレインに電気接続される。上部電極は、下部電極の上に配置される。抵抗スイッチング層は、それぞれ下部電極と上部電極の間に配置される。電流制限層は、それぞれ抵抗スイッチング層と上部電極の間に配置される。
【０００６】
本発明の１つの実施形態において、上部電極の数は、４以上である。
【０００７】
本発明の１つの実施形態において、抵抗スイッチング層は、１つに一体形成される。
【０００８】
本発明の１つの実施形態において、ＲＲＡＭは、さらに、複数の絶縁層を含む。絶縁層は、それぞれ抵抗スイッチング層と上部電極の間に配置される。各電流制限層は、それぞれ絶縁層の側壁を覆う。
【０００９】
本発明の１つの実施形態において、ＲＲＡＭは、さらに、複数の絶縁層を含む。絶縁層は、それぞれ電流制限層の上に配置される。上部電極は、それぞれ絶縁層の上に配置され、下方に延伸して絶縁層の側壁を覆い、電流制限層に直接電気接続される。
【００１０】
本発明の１つの実施形態において、下部電極は、リング状である。
【００１１】
本発明の１つの実施形態において、絶縁層の材料は、酸化シリコンである。
【００１２】
本発明の１つの実施形態において、上部電極および下部電極の材料は、ＴｉＮまたはＩＴＯを含む。
【００１３】
本発明の１つの実施形態において、抵抗スイッチング層の材料は、Ｔａ2Ｏ5またはＨｆＯ2を含む。
【００１４】
本発明の１つの実施形態において、電流制限層の材料は、ＴａＯ、ＴａＯ2、ＴａＯx、ＴｉＯx、ＨｆＯx、ＺｒＯx、またはＡｌＯxを含み、ｘは、調整後の亜化学量論比（substoichiometric ratio）を示す。
【００１５】
本発明の１つの実施形態において、上部電極の延伸方向と、トランジスタのゲート電極を接続するワード線の延伸方向は、互いに垂直、または互いに平行である。
【発明の効果】
【００１６】
以上のように、本発明は、トランジスタのドレイン領域に複数のフィラメント（filament）を平行に接続する構造（すなわち、１ＴｎＲ構造、ｎはフィラメントの数）により、高温環境においてデバイスの０と１のデジタル信号間の差異を識別するのが難しい問題を解決することができ、それにより、基板の占有面積を節約する効果を達成する。
【００１７】
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
【図面の簡単な説明】
【００１８】
【図１】図１（ａ）は、本発明の第１実施形態に係るＲＲＡＭの概略的上面図である。図１（ｂ）は、本発明の第１実施形態に係るＲＲＡＭの概略的断面図である。図１（ｃ）は、本発明の別の実施形態に係るＲＲＡＭの概略的上面図である。
【図２】本発明の第２実施形態に係るＲＲＡＭの概略的断面図である。
【図３】図３（ａ）は、本発明の第３実施形態に係るＲＲＡＭの概略的上面図である。図３（ｂ）は、本発明の第３実施形態に係るＲＲＡＭの概略的断面図である。
【図４】図４（ａ）は、本発明の第４実施形態に係るＲＲＡＭの概略的上面図である。図４（ｂ）は、本発明の第４実施形態に係るＲＲＡＭの概略的断面図である。
【発明を実施するための形態】
【００１９】
下記の例示的実施形態においては、可能な限り、同一または類似する部分を参照するために、図面および説明において同一または類似する参照番号を使用し、その説明を簡略化または省略する。
【００２０】
第１実施形態
【００２１】
図１（ａ）は、本発明の第１実施形態に係るＲＲＡＭの概略的上面図である。図１（ｂ）は、本発明の第１実施形態に係るＲＲＡＭの概略的断面図であり、図１（ｂ）は、図１（ａ）の線Ａ−Ａ’に沿った断面図である。図１（ｃ）は、本発明の別の実施形態に係るＲＲＡＭの概略的上面図である。
【００２２】
図１（ａ）および図１（ｂ）を参照すると、本発明のＲＲＡＭは、トランジスタ１０２と、下部電極１０４と、抵抗スイッチング層１０５と、複数の電流制限層１０６と、複数の上部電極１０７とを含む。
【００２３】
本実施形態では、１Ｔ４Ｒ構造を例に挙げて説明するが、本発明は、１Ｔ４Ｒ構造に限定されるものではない。
【００２４】
トランジスタ１０２は、基板１００の上に配置される。基板１００は、例えば、Ｎ型シリコン基板、またはＰ型シリコン基板である。トランジスタ１０２は、ゲート電極１２２と、ゲート誘電体層１２３と、ソース領域１２１と、ドレイン領域１２４とを含む。
【００２５】
ゲート電極１２２は、基板１００の上に配置され、ゲート電極１２２の材料は、例えば、ドープされたポリシリコンである。ゲート誘電体層１２３は、ゲート電極１２２と基板１００の間に配置される。ゲート誘電体層１２３の材料は、例えば、酸化シリコンであるが、ゲート誘電体層１２３の材料は、他の誘電体材料であってもよい。ソース領域１２１およびドレイン領域１２４は、それぞれゲート電極１２２の両側にある基板１００の中に配置される。
【００２６】
下部電極１０４は、基板１００の上に配置される。下部電極１０４の材料は、例えば、窒化チタン（titanium nitride, TiN）またはインジウム−スズ酸化物（indium tin oxide, ITO）である。下部電極１０４は、プラグ１０３を介してトランジスタ１０２のドレイン領域１２４に電気接続される。プラグ１０３は、例えば、層間絶縁層１０９の中に配置され、下部電極１０４は、層間絶縁層１０９の上に配置される。
【００２７】
上部電極１０７は、それぞれ下部電極１０４の上に配置される。上部電極１０７の材料は、例えば、窒化チタン（ＴｉＮ）またはインジウム−スズ酸化物（ＩＴＯ）である。本実施形態において、上部電極１０７の延伸方向（Ｙ方向）と、トランジスタ１０２のゲート電極１２２に接続するワード線１０１の延伸方向（Ｙ方向）は、例えば、互いに平行である。もちろん、別の実施形態において、図１（ｃ）に示すように、上部電極１０７の延伸方向（Ｘ方向）と、トランジスタ１０２のゲート電極１２２に接続するワード線１０１の延伸方向（Ｙ方向）は、互いに垂直である。
【００２８】
抵抗スイッチング層１０５は、下部電極１０４と上部電極１０７の間に配置される。抵抗スイッチング層１０５の材料は、例えば、Ｔａ2Ｏ5またはＨｆＯ2である。本実施形態において、例えば、下部電極１０４と上部電極１０７の間に配置された抵抗スイッチング層１０５は、１つに一体形成される。
【００２９】
電流制限層１０６は、それぞれ抵抗スイッチング層１０５と上部電極１０７の間に配置される。電流制限層１０６の材料は、例えば、ＴａＯ、ＴａＯ2、ＴａＯx、ＴｉＯx、ＨｆＯx、ＺｒＯx、またはＡｌＯxを含み、ｘは、調整後の亜化学量論比を示す。電流制限層１０６の抵抗値は、低抵抗状態にある抵抗スイッチング層１０５の抵抗値よりも低いが、トランジスタのソース領域およびドレイン領域の抵抗値よりも高い。例えば、抵抗スイッチング層１０５の材料がＴａ2Ｏ5である時、電流制限層１０６の材料は、ＴａＯ、ＴａＯ2、またはＴａＯxであり；抵抗スイッチング層１０５の材料がＨｆＯ2である時、電流制限層１０６の材料は、ＴａＯx、ＴｉＯx、ＨｆＯx、ＺｒＯx、またはＡｌＯxである。
【００３０】
本実施形態において、複数の上部電極１０７および抵抗スイッチング層１０５の層全体は、下部電極１０４の上に配置され、下部電極１０４、抵抗スイッチング層１０５、電流制限層１０６、および各上部電極１０７は、複数のフィラメントを構成し、いわゆるマルチパーティション（multi-partition）抵抗性ランダムアクセスメモリを形成する。プログラミング操作を行う時、上部電極にそれぞれ電圧を選択的に印加して、各抵抗スイッチング層１０５の導電状態を変化させ、分離可能な複数の状態のフィラメントを生成する。読み出し操作において、全てのフィラメントの状態が読み出されるため、高抵抗状態または低抵抗状態（すなわち、信号０または１）のメモリを電流値により容易に読み出す目的を達成することができ、基板の占有面積を節約する効果を達成することもできる。
【００３１】
第２実施形態
【００３２】
図２は、本発明の第２実施形態に係るＲＲＡＭの概略的断面図である。図２は、また、図１（ａ）の線Ａ−Ａ’に沿った断面図である。
【００３３】
ＲＲＡＭは、トランジスタ１０２と、下部電極１０４と、複数の抵抗スイッチング層１０５ａと、複数の電流制限層１０６と、複数の上部電極１０７とを含む。
【００３４】
本実施形態では、１Ｔ４Ｒ構造を例に挙げて説明するが、本発明は、１Ｔ４Ｒ構造に限定されるものではない。以下、可能な限り、構成要素の材料および特徴を詳細に説明しない場合は、実施形態１と同じまたは類似するものとみなす。
【００３５】
本実施形態のＲＲＡＭにおいて、トランジスタ１０２は、基板１００の上に配置される。トランジスタ１０２は、ゲート電極１２２と、ゲート誘電体層１２３と、ソース領域１２１と、ドレイン領域１２４とを含む。ゲート電極１２２は、基板１００の上に配置され、ゲート誘電体層１２３は、ゲート電極１２２と基板１００の間に配置される。ソース領域１２１およびドレイン領域１２４は、それぞれゲート電極１２２とゲート誘電体層１２３で構成された積層体の両側にある基板１００の中に配置される。
【００３６】
下部電極１０４は、基板１００の上に配置される。下部電極１０４は、プラグ１０３を介してトランジスタ１０２のドレイン領域１２４に電気接続される。プラグ１０３は、例えば、層間絶縁層１０９の中に配置され、下部電極１０４は、層間絶縁層１０９の上に配置される。
【００３７】
上部電極１０７は、それぞれ下部電極１０４の上に独立して配置される。本実施形態において、上部電極１０７の延伸方向（Ｙ方向）と、トランジスタ１０２のゲート電極１２２に接続するワード線１０１の延伸方向（Ｙ方向）は、互いに平行である。別の実施形態において、上部電極１０７の延伸方向（Ｘ方向）と、トランジスタ１０２のゲート電極１２２に接続するワード線１０１の延伸方向（Ｙ方向）は、互いに垂直である。
【００３８】
抵抗スイッチング層１０５ａは、それぞれ下部電極１０４と上部電極１０７の間に配置される。
【００３９】
電流制限層１０６は、それぞれ抵抗スイッチング層１０５ａと上部電極１０７の間に配置される。
【００４０】
本実施形態において、複数の上部電極１０７および対応する数の抵抗スイッチング層１０５ａは、下部電極１０４の上に配置され、下部電極１０４、抵抗スイッチング層１０５ａ、電流制限層１０６、および上部電極１０７は、複数のフィラメントを構成し、いわゆるマルチパーティション抵抗性ランダムアクセスメモリを形成する。プログラミング操作を行う時、上部電極にそれぞれ電圧を選択的に印加して、各抵抗スイッチング層１０５ａの導電状態を変化させ、分離可能な複数の状態のフィラメントを生成する。読み出し操作において、全てのフィラメントの状態が読み出されるため、高抵抗状態または低抵抗状態（すなわち、信号０または１）のメモリを電流値により容易に読み出す目的を達成することができ、基板の占有面積を節約する効果を達成することもできる。
【００４１】
第３実施形態
【００４２】
図３（ａ）および図３（ｂ）を参照されたい。図３（ａ）は、本発明の第３実施形態に係るＲＲＡＭの概略的上面図である。図３（ｂ）は、本発明の第３実施形態に係るＲＲＡＭの概略的断面図である。図３（ｂ）は、図３（ａ）の線Ｃ−Ｃ’に沿った概略的断面図である。
【００４３】
ＲＲＡＭは、トランジスタ３０２と、下部電極３０４と、複数の抵抗スイッチング層３０５と、複数の絶縁層３０８と、複数の電流制限層３０６と、複数の上部電極３０７とを含む。
【００４４】
本実施形態では、１Ｔ２Ｒ構造を例に挙げて説明するが、本発明は、１Ｔ２Ｒ構造に限定されるものではない。以下、可能な限り、構成要素の材料および特徴を詳細に説明しない場合は、実施形態１と同じまたは類似するものとみなす。
【００４５】
本実施形態のＲＲＡＭにおいて、トランジスタ３０２は、基板３００の上に配置される。トランジスタ３０２は、ゲート電極３２２と、ゲート誘電体層３２３と、ソース領域３２１と、ドレイン領域３２４とを含む。ゲート電極３２２は、基板３００の上に配置され、ゲート誘電体層３２３は、ゲート電極３２２と基板３００の間に配置される。ソース領域３２１およびドレイン領域３２４は、それぞれゲート電極３２２とゲート誘電体層３２３で構成された積層体の両側にある基板３００の中に配置される。
【００４６】
層間絶縁層３０９は、基板３００の上に配置される。層間絶縁層３０９の材料は、例えば、酸化シリコンである。リング状の下部電極１０４は、層間絶縁層３０９の中に配置され、リング状の下部電極３０４は、層間絶縁層３０９により覆われる。リング状の下部電極１０４は、プラグ３０３を介してトランジスタ３０２のドレイン領域３２４に電気接続される。
【００４７】
上部電極３０７は、それぞれ下部電極３０４の上に独立して配置される。各上部電極３０７は、第１部分３０７ａと第２部分３０７ｂで構成される。
【００４８】
抵抗スイッチング層３０５は、下部電極３０４と２つの上部電極３０７の間に配置される。
【００４９】
絶縁層３０８は、それぞれ抵抗スイッチング層３０５と上部電極３０７の間に独立して配置される。絶縁層３０８の材料は、例えば、酸化シリコンである。
【００５０】
電流制限層３０６は、それぞれ抵抗スイッチング層３０５と上部電極３０７の間に独立して配置され、それぞれ絶縁層３０８の側壁を覆う。各上部電極３０７は、各電流制限層３０６および各絶縁層３０８と合わせて、個別に積層体を構成し、各電流制限層３０６は、各上部電極３０７の一部も取り囲む。つまり、図３（ａ）に示すように、電流制限層３０６は、絶縁層３０８の側壁を覆い、絶縁層３０８の上部に凹部を形成する。上部電極３０７の第２部分３０７ｂは、凹部の中に充填されるため、電流制限層３０６は、上部電極３０７の第２部分３０７ｂを覆う。上部電極３０７の第１部分３０７ａは、上部電極３０７の第２部分３０７ｂの上に配置され、Ｙ方向に延伸する。
【００５１】
本実施形態において、上部電極３０７および抵抗スイッチング層３０５の層全体は、下部電極３０４の上に配置され、電流制限層３０６は、リング状である。上部電極３０７、電流制限層３０６、抵抗スイッチング層３０５、および下部電極３０４は、複数のフィラメントを構成し、いわゆるマルチパーティションＲＲＡＭを形成する。プログラミング操作を行う時、上部電極にそれぞれ電圧を選択的に印加して、抵抗スイッチング層３０５の導電状態を変化させ、分離可能な複数の状態のフィラメントを生成する。読み出し操作において、全てのフィラメントの状態が読み出されるため、高抵抗状態または低抵抗状態（すなわち、信号０または１）のメモリを電流値により容易に読み出す目的を達成することができ、基板の占有面積を節約する効果を達成することもできる。
【００５２】
第４実施形態
【００５３】
図４（ａ）および図４（ｂ）を参照されたい。図４（ａ）は、本発明の第４実施形態に係るＲＲＡＭの概略的上面図である。図４（ｂ）は、本発明の第４実施形態に係るＲＲＡＭの概略的断面図である。図４（ｂ）は、図４（ａ）の線Ｃ−Ｃ’に沿った概略的断面図である。
【００５４】
ＲＲＡＭは、トランジスタ４０２と、下部電極４０４と、抵抗スイッチング層４０５と、電流制限層４０６と、複数の絶縁層４０８と、複数の上部電極４０７とを含む。
【００５５】
本実施形態では、１Ｔ２Ｒ構造を例に挙げて説明するが、本発明は、１Ｔ２Ｒ構造に限定されるものではない。以下、可能な限り、構成要素の材料および特徴を詳細に説明しない場合は、実施形態３と同じまたは類似するものとみなす。
【００５６】
本実施形態のＲＲＡＭにおいて、トランジスタ４０２は、基板４００の上に配置される。トランジスタ４０２は、ゲート電極４２２と、ゲート誘電体層４２３と、ソース領域４２１と、ドレイン領域４２４とを含む。ゲート電極４２２は、基板４００の上に配置され、ゲート誘電体層４２３は、ゲート電極４２２と基板４００の間に配置される。ソース領域４２１およびドレイン領域４２４は、それぞれゲート電極４２２とゲート誘電体層４２３で構成された積層体の両側にある基板４００の中に配置される。
【００５７】
層間絶縁層４０９は、基板４００の上に配置される。リング状の下部電極４０４は、層間絶縁層４０９の中に配置され、リング状の下部電極４０４は、層間絶縁層４０９により覆われる。リング状の下部電極４０４は、プラグ４０３を介してトランジスタ４０２のドレイン領域４２４に電気接続される。
【００５８】
抵抗スイッチング層４０５は、下部電極４０４の上に配置される。電流制限層４０６は、抵抗スイッチング層４０５の上に配置される。絶縁層４０８は、それぞれ電流制限層４０６の上に独立して配置される。
【００５９】
上部電極４０７は、それぞれ２つの絶縁層４０８の上に独立して配置され、下方に延伸して絶縁層４０８の側壁を覆うため、電流制限層４０６は、上部電極４０７に直接電気接続される。つまり、各上部電極４０７は、第１部分４０７ａ、第２部分４０７ｂ、および第３部分４０７ｃで構成される。上部電極４０７の第２部分４０７ｂは、絶縁層４０８の上に配置される。上部電極４０７の第３部分４０７ｃは、絶縁層４０８および上部電極４０７の第２部分４０７ｂの側壁に配置される。つまり、上部電極４０７の第３部分４０７ｃは、絶縁層４０８および上部電極４０７の第２部分４０７ｂを覆う。上部電極４０７の第１部分４０７ａは、上部電極４０７の第２部分４０７ｂの上に配置され、Ｙ方向に延伸する。
【００６０】
本実施形態において、上部電極４０７および抵抗スイッチング層４０５の層全体は、下部電極４０４の上に配置され、上部電極４０７の絶縁層４０８を覆う部分は、リング状である。上部電極４０７、電流制限層４０６、抵抗スイッチング層４０５、および下部電極４０４は、複数のフィラメントを構成し、いわゆるマルチパーティションＲＲＡＭを形成する。プログラミング操作を行う時、上部電極にそれぞれ電圧を選択的に印加して、抵抗スイッチング層４０５の導電状態を変化させ、分離可能な複数の状態のフィラメントを生成する。読み出し操作において、全てのフィラメントの状態が読み出されるため、高抵抗状態または低抵抗状態（すなわち、信号０または１）のメモリを電流値により容易に読み出す目的を達成することができ、基板の占有面積を節約する効果を達成することもできる。
【００６１】
以上のように、本発明は、トランジスタのドレイン領域に複数のフィラメントを平行に接続する構造により、高温環境においてデバイスの０と１のデジタル信号間の差異を識別するのが難しい問題を解決することができ、それにより、基板の占有面積を節約する効果を達成する。
【産業上の利用可能性】
【００６２】
抵抗性ランダムアクセスメモリ（ＲＲＡＭ）を提供する。抵抗性ランダムアクセスメモリは、高温環境において電流により０と１の信号を認識するのが難しい問題を解決することができるとともに、基板の占有面積を節約し、デバイスの集積度を上げることもできる。
【００６３】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【符号の説明】
【００６４】
１００、２００、４００  基板
１０１、３０１、４０１  ワード線
１０２、３０２、４０２  ソース領域
１２２、３２２、４２２  ゲート電極
１２３、３２３、４２３  ゲート誘電体層
１２４、３２４、４２４  ドレイン領域
１０３、３０３、４０３  プラグ
１０４、３０４、４０４  下部電極
１０５、１０５ａ、３０５、４０５  抵抗スイッチング層
１０６、３０６、４０６  電流制限層
１０７、３０７、４０７  上部電極
３０７ａ、４０７ａ  第１部分
３０７ｂ、４０７ｂ  第２部分
４０７ｃ  第３部分
３０８、４０８  絶縁層
１０９、３０９、４０９  層間絶縁層
【図１ａ】
2016225605.tif 000003
【図１ｂ】
2016225605.tif 000004
【図１ｃ】
2016225605.tif 000005
【図２】
2016225605.tif 000006
【図３ａ】
2016225605.tif 000007
【図３ｂ】
2016225605.tif 000008
【図４ａ】
2016225605.tif 000009
【図４ｂ】
2016225605.tif 000010
【外国語明細書】
2016225605000001.pdf