(57)【要約】【課題】  量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに高周波の歪みや回り込み信号が少ない、すなわち、２次高調波特性の優れた貼り合わせ半導体ウェーハを提供することを目的とする。【解決手段】  シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハであって、前記多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であることを特徴とする貼り合わせ半導体ウェーハ。【選択図】  図１
2016143820.tif 000002
【特許請求の範囲】
【請求項１】
シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハであって、
前記多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であることを特徴とする貼り合わせ半導体ウェーハ。
【請求項２】
前記ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であることを特徴とする請求項１に記載の貼り合わせ半導体ウェーハ。
【請求項３】
前記単結晶シリコン層の主面側から、前記単結晶シリコン層及び前記誘電体層を貫通し、前記多結晶シリコン層まで達する溝が形成され、
前記溝が、誘電体、又は、誘電体及び多結晶シリコンからなる多層膜で埋められているものであることを特徴とする請求項1又は請求項２に記載の貼り合わせ半導体ウェーハ。
【請求項４】
前記単結晶シリコン層の主面側から、前記単結晶シリコン層、前記誘電体層、及び前記多結晶シリコン層を貫通し、前記ベースウェーハまで達する溝が形成され、前記溝が、誘電体、または、誘電体と多結晶シリコンからなる多層膜で埋められているものであることを特徴とする請求項１又は請求項２に記載の貼り合わせ半導体ウェーハ。
【請求項５】
前記ベースウェーハ内に位置し、かつ、前記ベースウェーハと同一導電型で前記ベースウェーハより高濃度な不純物領域が、前記溝の直下に形成されているものであることを特徴とする請求項４に記載の貼り合わせ半導体ウェーハ。
【請求項６】
シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有し、高周波集積回路用基板に用いられる貼り合わせ半導体ウェーハの製造方法であって、
前記ベースウェーハとして、比抵抗が２ｋΩ・ｃｍ以上のものを準備する工程と、
前記ベースウェーハ上に前記ベースウェーハと接するように多結晶シリコン層を４μｍ以上形成する工程と、
シリコン単結晶からなるボンドウェーハを準備する工程と、
前記ボンドウェーハ上に誘電膜を形成する工程と、
前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの前記誘電体膜とが接するように、前記ベースウェーハと、前記ボンドウェーハとを貼り合わせる工程と、
前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程と
を有することを特徴とする貼り合わせ半導体ウェーハの製造方法。
【請求項７】
前記準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることを特徴とする請求項６に記載の貼り合わせ半導体ウェーハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貼り合わせ半導体ウェーハ及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話に代表される通信機器には、異なる通信方式と異なる周波数に対応する通信機能を同一機器内に一体化することが求められ、しかも更なる高機能化や小型化への要望も著しく強い。例えば、半導体の１チップ上には、デジタルや高周波アナログなどの信号処理を行うトランジスタに代表される能動素子ブロックと抵抗又は容量又はインダクターに代表される受動素子とが組み合わされた回路が構成されている。特に、高周波の集積回路の内部は、扱う信号のレベルも受信に用いる非常に微弱な信号（例えば−５０ｄＢｍぐらいの信号レベル）もあれば、送信用の大信号（例えば＋１０ｄＢｍぐらいの信号レベル）もあり、回路設計どおり動作させるためには、高周波の集積回路の半導体基板上で、ある回路の処理する信号が、隣接する他の回路へ回り込んだり相互干渉したりすることを少なくしなければならない。
【０００３】
また、高周波の集積回路に用いられる、抵抗、容量、又はインダクターに代表される受動素子は、抵抗損失成分や浮遊容量成分が小さくて、回路を構成した場合のＱ値（Ｑ−ｆａｃｔｏｒ）が高くないと高周波で動作しないだけでなく、損失が増えて消費電流が増加してしまい、携帯電話などのポータブル機器での電池による長時間動作が難しくなるので、受動素子の抵抗損失成分や浮遊容量成分は極めて小さな値でなければならない。
【０００４】
これらの高周波の集積回路には、近年 シリコン単結晶からなるベースウェーハと、ベースウェーハ上の多結晶シリコン層と、多結晶シリコン層上の誘電体層と、誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハ、詳しくはキャリアトラップ層を有するいわゆるＴｒａｐ−ｒｉｃｈ型ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等が用いられ実用化されている。この場合に用いられるベースウェーハの比抵抗は、高いほど高周波の歪みや回り込み信号が少なくなるが、比抵抗が高くなるほど安定したシリコン単結晶の製造が困難になるため、ベースウェーハの量産性の観点から１ｋΩ・ｃｍ以上、４ｋΩ・ｃｍ以下のウェーハが一般的には使用されている。また、多結晶シリコン層は下部に位置するベースウェーハの反転防止の為に堆積されており、ＳＯＩ基板全体の歪みの兼ね合いからその厚さは１μｍから２μｍ程度の厚さが用いられている。
【０００５】
ベースウェーハの比抵抗の値とその量産性については、比抵抗が低いほど不純物の制御がし易くなるので狙った比抵抗の基板を多数量産可能である。しかしながら、現状のシリコン単結晶の量産技術において、比抵抗としてたとえば４ｋΩ・ｃｍを超える高比抵抗を狙うことは、不純物を減らす方向の制御である為に、狙うことが難しく、極端な場合には４ｋΩ・ｃｍ付近の値を示すか、８ｋΩ・ｃｍ付近の値を示すかは作ってみなければわからないと言うのが現状で、工業的には極めて不安定な条件下で生産することになる。この結果、高い比抵抗を有するベースウェーハの歩留まりが悪くて価格的にも非常に高価になっていた。また、このことは高周波の集積回路の主たる市場である携帯電話やスマートフォンに対し半導体チップの価格上昇を招き、工業的には何の価値もなくなってしまうことを意味している。
【０００６】
図１３に、特許文献１に開示された従来例の無線周波数応用分野向けの半導体オンインシュレータータイプの基板のための製造方法で作製されたウェーハの断面図を示す。
図１３の従来例の貼り合わせ半導体ウェーハ２０において、ベースウェーハ２１は５００Ω・ｃｍ超え、好ましくは１ｋΩ・ｃｍから３ｋΩ・ｃｍ以上の比抵抗を有する。第１誘電体層２５がベースウェーハ２１上に形成され、しかる後に多結晶シリコン層２２が堆積等の方法で形成される。一般的にイオン注入剥離法（スマートカット（登録商標）法）と呼ばれる貼り合わせ手法によれば、別のウェーハからの貼り合わせにより、第２誘電体層２３と単結晶シリコン層２４が多結晶シリコン層２２の上に貼り合わせられ、多結晶シリコン層２２の下層に第１誘電体層２５を有するＴｒａｐ−ｒｉｃｈ型のＳＯＩ基板が完成する。第１誘電体層２５の材料は、一般的には酸化膜が用いられ、その厚さは０．５ｎｍから１０ｎｍの範囲と薄い。また、第２誘電体層２３も一般的には酸化膜が用いられ、その厚みは第１誘電体層２５より厚く、数１０ｎｍから数μｍがよく用いられる厚さである。
【０００７】
図１３において、多結晶シリコン層２２は、基本的には、ベースウェーハ２１の第１誘電体層２５との界面付近の導電型が反対導電型に反転するのを防止する機能を有する。この機能により、ベースウェーハ２１の比抵抗が高くなればなるほど前述した高周波の歪みや回り込み信号が少なくなり、高周波動作に適する基板となる。また、第１誘電体層２５は、多結晶シリコン層２２の単結晶化や、意図しない不純物のベースウェーハ２１への拡散障壁として機能すると共に、多結晶シリコン層２２とベースウェーハ２１とのキャリアの通過には障害物として働かないように薄く形成するのがポイントである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２０１４−５０９０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図１３の従来例には、２つの大きな問題が存在する。第１の大きな問題は、ベースウェーハ２１は５００Ω・ｃｍ超え、好ましくは１ｋΩｃｍから３ｋΩｃｍ超えの比抵抗とあるが、現実的に高い比抵抗を目標にして量産できるのはせいぜい現時点では４ｋΩ・ｃｍレベルで、それより高い比抵抗のベースウェーハ２１は狙って製造できるような物ではなく、具体的に４ｋΩ・ｃｍを超える比抵抗の目標値に対してプラスマイナス１０％以内に入れるのは殆ど不可能である。このことは、４ｋΩ・ｃｍより高い比抵抗のベースウェーハ２１を量産することや、さらに、高周波集積回路用の半導体基板としての商品に対して低価格で安定供給することは、どちらも同じく不可能であることを意味している。
【００１０】
第２の大きな問題は、第１誘電体層２５は、酸化膜が用いられることが多いが、その直下に位置するベースウェーハ２１が高比抵抗である場合は、余計に反転層が形成され易くなる。本来、多結晶シリコン層２２はベースウェーハ２１の最上部に反転層を形成させない為に堆積させた材料であるにも関わらず、その多結晶シリコン層２２の直下に第１誘電体層２５を挿入し、単結晶化や意図しない不純物のベースウェーハ２１への拡散障壁にはなりそうではあるが、同時に多結晶シリコン層２２とベースウェーハ２１と間のキャリアの通過には障害物として働かないように形成すること自体が制御性の観点から不可能なことなのである。
【００１１】
以上説明したように、図１３に示した従来例の貼り合わせ半導体ウェーハおよびその製造方法では、高周波の歪みや回り込み信号が少ないという高周波集積回路に適した、貼り合わせ半導体ウェーハを、大量に且つ安定にしかも安価に製造することは極めて困難で、上記問題を解決できる貼り合わせ半導体ウェーハおよびその製造方法が強く必要とされていた。ここで、高周波の歪みや回り込み信号が少ないことは、２次高調波特性（基本周波数の２倍の周波数成分が含まれる割合）を測定することによって確認でき、２次高調波が小さいことを意味する。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに、高周波の歪みや回り込み信号が少ない、すなわち、２次高調波特性の優れた貼り合わせ半導体ウェーハを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明は、シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有する貼り合わせ半導体ウェーハであって、前記多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であることを特徴とする貼り合わせ半導体ウェーハを提供する。
【００１４】
このように、ベースウェーハ上の前記ベースウェーハと接するように多結晶シリコン層を設けるとともに、多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であれば、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができる。
【００１５】
このとき、前記ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であることが好ましい。
ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であれば、より量産性のある高比抵抗ベースウェーハを用いることができるので、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハの製造コストがより低減され、安価なものとすることができる。
【００１６】
このとき、前記単結晶シリコン層の主面側から、前記単結晶シリコン層及び前記誘電体層を貫通し、前記多結晶シリコン層まで達する溝が形成され、前記溝が、誘電体、又は、誘電体及び多結晶シリコンからなる多層膜で埋められているものであることが好ましい。
このような構造の貼り合わせ半導体ウェーハであれば、高周波集積回路用の半導体基板として用いたときに、上記の溝が高周波の漏れ電力や電子やホールなどのキャリアの移動を防ぐバリヤとして機能するために、２次高調波をより効率的に低減できる。
【００１７】
このとき、前記単結晶シリコン層の主面側から、前記単結晶シリコン層、前記誘電体層、及び前記多結晶シリコン層を貫通し、前記ベースウェーハまで達する溝が形成され、前記溝が、誘電体、または、誘電体と多結晶シリコンからなる多層膜で埋められているものであることが好ましい。
このような構造の貼り合わせ半導体ウェーハであれば、溝がベースウェーハまで達しているので、高周波集積回路用の半導体基板として用いたときに、２次高調波を一層低減できる。
【００１８】
このとき、前記ベースウェーハ内に位置し、かつ、前記ベースウェーハと同一導電型で前記ベースウェーハより高濃度な不純物領域が、前記溝の直下に形成されているものであることが好ましい。
このような構造の貼り合わせ半導体ウェーハであれば、溝の直下に高濃度不純物層が設けられているので、高周波集積回路用の半導体基板として用いたときに、２次高調波をさらに一層低減できる。
【００１９】
また、本発明は、シリコン単結晶からなるベースウェーハと、該ベースウェーハ上の前記ベースウェーハと接している多結晶シリコン層と、該多結晶シリコン層上の誘電体層と、該誘電体層上の単結晶シリコン層とを有し、高周波集積回路用基板に用いられる貼り合わせ半導体ウェーハの製造方法であって、前記ベースウェーハとして、比抵抗が２ｋΩ・ｃｍ以上のものを準備する工程と、前記ベースウェーハ上に前記ベースウェーハと接するように多結晶シリコン層を４μｍ以上形成する工程と、シリコン単結晶からなるボンドウェーハを準備する工程と、前記ボンドウェーハ上に誘電膜を形成する工程と、前記ベースウェーハの多結晶シリコン層と、前記ボンドウェーハの前記誘電体膜とが接するように、前記ベースウェーハと、前記ボンドウェーハとを貼り合わせる工程と、前記ボンドウェーハを薄膜化して、前記単結晶シリコン層にする工程とを有することを特徴とする貼り合わせ半導体ウェーハの製造方法を提供する。
【００２０】
このように、ベースウェーハ上にベースウェーハと接するように多結晶シリコン層を形成するとともに、多結晶シリコン層の厚さを４μｍ以上とし、ベースウェーハとして比抵抗が２ｋΩ・ｃｍ以上のものを用いることで、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハを低コストで製造することができる。
【００２１】
このとき、前記準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることが好ましい。
準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることで、貼り合わせ半導体ウェーハの製造コストをより低減させることができる。
【発明の効果】
【００２２】
以上のように、本発明の貼り合わせ半導体ウェーハであれば、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに、２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができる。また、本発明の貼り合わせ半導体ウェーハであれば、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハを低コストで製造することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態１の貼り合わせ半導体ウェーハを示す断面図である。
【図２】本発明の貼り合わせ半導体ウェーハの製造方法のフローを示す図である。
【図３】本発明の貼り合わせ半導体ウェーハの製造方法の実施態様の一例を示す工程断面図である。
【図４】本発明の実施形態２の貼り合わせ半導体ウェーハを示す断面図である。
【図５】本発明の実施形態３の貼り合わせ半導体ウェーハを示す断面図である。
【図６】本発明の実施形態４の貼り合わせ半導体ウェーハを示す断面図である。
【図７】本発明の実施形態２の貼り合わせ半導体ウェーハを用いて作製されたデバイスを示す断面図である。
【図８】ベースウェーハの比抵抗が1ｋΩ・ｃｍのときの多結晶シリコン層の厚さと２次高調波との関係を示す特性図である。
【図９】ベースウェーハの比抵抗が２ｋΩ・ｃｍのときの多結晶シリコン層の厚さと２次高調波との関係を示す特性図である。
【図１０】ベースウェーハの比抵抗が４ｋΩ・ｃｍのときの多結晶シリコン層の厚さと２次高調波との関係を示す特性図である。
【図１１】多結晶シリコン層の厚さが１μｍのときのベースウェーハの比抵抗と２次高調波との関係を示す特性図である。
【図１２】多結晶シリコン層の厚さが４μｍのときのベースウェーハの比抵抗と２次高調波との関係を示す特性図である。
【図１３】従来例の貼り合わせ半導体ウェーハを示す断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
【００２５】
前述のように、図１３に示した従来例の貼り合わせ半導体ウェーハおよびその製造方法では、高周波の歪みや回り込み信号が少ないという高周波集積回路に適した貼り合わせ半導体ウェーハを、大量に且つ安定にしかも安価に製造することは極めて困難で、上記の問題を解決できる貼り合わせ半導体ウェーハ及びその製造方法が強く必要とされていた。
【００２６】
そこで、発明者らは、量産性のある高比抵抗ベースウェーハを用いた場合でも、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハについて鋭意検討を重ねた。
その結果、ベースウェーハ上の前記ベースウェーハと接するように多結晶シリコン層を設けるとともに、多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であれば、量産性のある高比抵抗ベースウェーハを用いながらも、高周波集積回路用の半導体基板として用いたときに、２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができることを見出し、本発明をなすに至った。
【００２７】
＜実施形態１＞
以下、図１を参照しながら、本発明の実施形態１の貼り合わせ半導体ウェーハ１４について説明する。
【００２８】
図１の本発明の実施形態１の貼り合わせ半導体ウェーハ１４は、シリコン単結晶からなるベースウェーハ１と、ベースウェーハ１上の前記ベースウェーハと接している多結晶シリコン層２と、多結晶シリコン層２上の誘電体層３と、誘電体層３上の単結晶シリコン層４とを有するものであり、多結晶シリコン層２の厚さは４μｍ以上であり、かつ、ベースウェーハ１の比抵抗は２ｋΩ・ｃｍ以上である。
このように、ベースウェーハ上の前記ベースウェーハと接するように多結晶シリコン層を設けるとともに、多結晶シリコン層の厚さが４μｍ以上であり、かつ、前記ベースウェーハの比抵抗が２ｋΩ・ｃｍ以上であれば、量産性のある高比抵抗ベースウェーハを用いたものとでき、高周波集積回路用の半導体基板として用いたときに、２次高調波特性の優れた貼り合わせ半導体ウェーハとすることができる。
【００２９】
上記の貼り合わせ半導体ウェーハ１４において、ベースウェーハ４の比抵抗が４ｋΩ・ｃｍ以下であることが好ましい。
ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であれば、現状の量産技術を考慮すれば、より量産性のある高比抵抗ベースウェーハを用いることができるので、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハの製造コストをより低減させることができる。
【００３０】
また、多結晶シリコン層２の厚さは１０μｍ以下であることが好ましい。多結晶シリコン層２の厚さが１０μｍ以下であれば、ベースウェーハに生ずる反りの影響により貼り合わせが困難になることを防止できる。
【００３１】
次に、図２及び図３を参照しながら、本発明の実施形態１の貼り合わせ半導体ウェーハ１４を製造する方法について説明する。
【００３２】
まず、シリコン単結晶からなり、比抵抗が２ｋΩ・ｃｍ以上のベースウェーハを準備する（図２のステップＳ１１を参照）。
具体的には、例えば、ＣＺ法を用いて、原料シリコン融液中に所定の量のドーパントを投入することで、比抵抗が２ｋΩ・ｃｍ以上のシリコン単結晶インゴットを育成し、このシリコン単結晶インゴットをスライスして薄い円板状に加工した後、面取り、ラッピング、エッチング、研磨等の種々の工程を経て鏡面状のウェーハ（鏡面ウェーハ）に仕上げることにより、ベースウェーハ１を準備する（図３（ｄ）を参照）。
このとき、本発明では、ＣＺ単結晶の狙い比抵抗を２ｋΩ・ｃｍ以上として単結晶を育成することがきるので、例えば、４ｋΩ・ｃｍを超える比抵抗を狙いとする場合と比べて格段に抵抗率の制御が容易であり、単結晶製造の歩留まりを向上させることができる。
【００３３】
ここで、準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることが好ましい。
現状のシリコン単結晶の量産技術を考慮すると、４ｋΩ・ｃｍ以下の比抵抗のシリコン単結晶を作製することは比較的容易であるので、準備するベースウェーハの比抵抗を４ｋΩ・ｃｍ以下とすることで、貼り合わせ半導体ウェーハの製造コストをより低減させることができる。
【００３４】
次に、図２のＳ１１において準備したベースウェーハ上に、ベースウェーハと接するように多結晶シリコン層を４μｍ以上堆積する（図２のステップＳ１２を参照）。
具体的には、例えば、ベースウェーハ１の上面に、ベースウェーハ１と接するように多結晶シリコン層２を４μｍ以上堆積する（図３（ｅ）を参照）。多結晶シリコン層２は、一般にＣＶＤ装置により形成される。ＣＶＤ装置の一形態として、単結晶シリコン層を積層することを目的とするエピリアクターがあるが、この装置においても、堆積温度を低温化する等の条件を選ぶことで、単結晶ではなく多結晶のシリコンを積層することは可能である。
【００３５】
一方、シリコン単結晶からなるボンドウェーハを準備し、ボンドウェーハの貼り合わせ面に誘電体膜を形成する（図２のステップＳ１３、ステップＳ１４を参照）。
具体的には、例えば、ボンドウェーハ１１として、シリコン単結晶ウェーハを準備し（図３（ａ）を参照）、埋め込み酸化膜層（誘電体層）３（図３（ｇ）を参照）となる酸化膜（誘電体膜）１２を成長させる酸化膜成長（例えば、熱酸化処理）を施す（図３（ｂ）を参照）。酸化膜１２の厚さは、例えば、数十ｎｍ〜数μｍとすることができる。
さらに、酸化膜１２の上からイオン注入機により、水素イオン又は希ガスイオンを注入して、イオン注入層１３を形成することができる（図３（ｃ）を参照）。この際、目標とする剥離シリコン層（すなわち、単結晶シリコン層４（図３（ｇ）を参照）の厚さを得ることができるように、イオン注入加速電圧を選択する。
【００３６】
次に、ベースウェーハの多結晶シリコン層と、ボンドウェーハの誘電体膜とが接するように、ベースウェーハとボンドウェーハとを貼り合わせる（図２のステップＳ１５を参照）。
具体的には、例えば、多結晶シリコン層２が形成されたベースウェーハ１を、ベースウェーハ１の多結晶シリコン層２が形成された面とボンドウェーハ１１の注入面とが接するように、イオン注入層１３を形成したボンドウェーハ１１と密着させて貼り合わせる（図３（ｆ）を参照）。
【００３７】
次に、貼り合わされたボンドウェーハを薄膜化して、単結晶シリコン層とする（図２のステップＳ１６を参照）。
具体的には、例えば、イオン注入層１３に微小気泡層を発生させる熱処理（剥離熱処理）を貼り合わせたウェーハに施し、発生した微小気泡層にて剥離して、ベースウェーハ１上に埋め込み酸化膜層３と単結晶シリコン層４とが形成された貼り合わせウェーハ１４を作製する（図３（ｇ）を参照）。なお、このときに、剥離面１９を有する剥離ウェーハ１８が派生する。
このようにして、いわゆるＴｒａｐ−ｒｉｃｈ型の貼り合わせ半導体ウェーハが完成する。
【００３８】
上記において、図２のＳ１１〜Ｓ１２とＳ１３〜Ｓ１４、図３の（ａ）〜（ｃ）と（ｄ）〜（ｅ）はそれぞれ、いずれの工程を先に行ってもよく、また、同時に進めてもよいことは言うまでもない。
【００３９】
上記のように、ベースウェーハ上にベースウェーハと接するように多結晶シリコン層を形成するとともに、多結晶シリコン層の厚さを４μｍ以上とし、ベースウェーハとして比抵抗が２ｋΩ・ｃｍ以上のものを用いることで、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハを低コストで製造することができる。
【００４０】
＜実施形態２＞
次に、図４を参照しながら、本発明の実施形態２の貼り合わせ半導体ウェーハについて説明する。
【００４１】
図４の貼り合わせ半導体ウェーハ１４ａは、最上部の単結晶シリコン層４の主面側からこの単結晶シリコン層４及び誘電体層３を貫通し多結晶シリコン層２まで達する溝５が形成され、その溝５が、誘電体、又は、誘電体と多結晶シリコン層からなる多層膜で埋められている点で、図１の実施形態１の貼り合わせ半導体ウェーハ１４と異なっている。
溝５の形成は、フォトリソグラフィー技術を用いたパターン形成とドライエッチングで容易に行うことができる。また、溝埋め込みについては、ＣＶＤや熱酸化により酸化膜等の誘電体単独で埋めることができ、あるいは、先に溝の内側を誘電体で薄く覆ってから多結晶シリコンで埋め込むという多層膜埋め込みを採用することもできる。
このような溝５を形成することにより、高周波の漏れ電力や電子やホールなどのキャリアの移動を防ぐバリヤとして機能するために２次高調波をさらに低減できる。
【００４２】
図４で示した溝５の底部は多結晶シリコン層２に達しており、多結晶シリコン層２のライフタイムが非常に短いという効果により、溝５の底部に反転層が形成されることはなく、２次高調波を一層低下できる構造となっている。溝５が、誘電体だけで埋められていても、誘電体と多結晶シリコン層からなる多層膜で埋められていても同様の効果が期待できることは言うまでない。
【００４３】
＜実施形態３＞
次に、図５を参照しながら、本発明の実施形態３の貼り合わせ半導体ウェーハについて説明する。
【００４４】
図５の貼り合わせ半導体ウェーハ１４ｂは、単結晶シリコン層４の主面側からこの単結晶シリコン層４及び第２誘電体層３及び多結晶シリコン層２を貫通しベースウェーハ１まで達する溝５が形成され、溝５の一部又は全体が、誘電体、又は、誘電体と多結晶シリコン層からなる多層膜で埋められている点で、図１の実施形態１の貼り合わせ半導体ウェーハ１４と異なっている。このような溝５を形成することにより、高周波の漏れ電力や電子やホールなどのキャリアの移動を防ぐバリヤとして機能するために２次高調波が低減できる。しかも、図５で示した溝５は、図４に示した実施形態２の溝５よりもその深さは深く、その底部はベースウェーハ１の中にその底部が位置している。この深さの効果により、２次高調波を更に一層低減できる構造となっている。
【００４５】
＜実施形態４＞
次に、図６を参照しながら、本発明の実施形態４の貼り合わせ半導体ウェーハについて説明する。
【００４６】
図６の貼り合わせ半導体ウェーハ１４ｃは、溝５の底部及びその近傍にはベースウェーハ１と同じ導電型でしかもベースウェーハ１より濃度が高い不純物領域６が設けられている点で、図５の実施形態３の貼り合わせ半導体ウェーハ１４ｂと異なっている。この不純物領域６は、いわゆるチャンネルストッパーとして機能し、反転層が横方向に全面でつながるのを分断する働きを成す。このような構造とすることにより、溝５の底部でベースウェーハ１に反転層が形成されるのを完全に防ぐことができる。この溝５の深さの効果と不純物領域６により、反転層を形成させずしかも２次高調波を更に一層低減できる構造となっている。
【００４７】
＜実施形態５＞
次に、図７を参照しながら、本発明の実施形態２の貼り合わせ半導体ウェーハを用いたデバイスについて説明する。
【００４８】
図７のデバイス１５は、図４の実施形態２の貼り合わせ半導体ウェーハ１４ａを用いて作製したデバイスである。図７のデバイス１５において、能動領域ＡにＭＯＳ型トランジスタが単結晶シリコン層４に拡散等により形成されている。ドレイン領域９とソース領域１０には金属電極７がオーミックコンタクトし、ソースＳからドレインＤに電流が流れる。ソースＳとドレインＤの間のチャンネル上にはゲート酸化膜８とゲートＧが形成され、この電流を制御する。
【００４９】
溝５で囲われた領域に能動領域Ａが形成され、その他のデバイス領域Ｂには受動素子や他の能動素子が形成されるが、本発明として示した各種の実施形態の構造により、能動領域Ａからその他のデバイス領域Ｂに漏れる高周波電力やノイズは著しく低減でき、また、デバイス間の相互作用が極めて少なく、基本設計通りの動作をそれぞれのデバイスが行なうことで歩留まりも改善される。しかも、本発明の貼り合わせ半導体ウェーハを用いて作製したデバイスであれば、このような優れた高周波の集積回路が大量に、且つ安定に生産できる。
【実験例】
【００５０】
以下、実験例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
【００５１】
（実験例１）
図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、ベースウェーハ１の比抵抗は１ｋΩ・ｃｍとし、多結晶シリコン層２の厚さは、１μｍ〜６μｍの範囲で変化させた。
上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図８に示す。図８において、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示しており、この２次高調波上限値Ｃ以下でなければ、携帯電話等の通信の規格を満足しない、いわゆるスペックと呼ばれる規格値である。
【００５２】
（実験例２）
図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、ベースウェーハ１の比抵抗は２ｋΩ・ｃｍとし、多結晶シリコン層２の厚さは、１μｍ〜４μｍの範囲で変化させた。
上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図９に示す。図９においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。
【００５３】
（実験例３）
図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、ベースウェーハ１の比抵抗は４ｋΩ・ｃｍとし、多結晶シリコン層２の厚さは、１μｍ〜２μｍの範囲で変化させた。
上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図１０に示す。図１０においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。
【００５４】
（実験例４）
図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、多結晶シリコン層２の厚さは１μｍとし、ベースウェーハ１の比抵抗は、０．７ｋΩ・ｃｍ〜７ｋΩ・ｃｍの範囲で変化させた。
上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図１１に示す。図１１においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。ここで、図１１の第１特性領域Ｆは、多結晶シリコン層２の厚さが１μｍの場合の２次高周波特性を示す領域であり、図１１の第２特性領域Ｅは、多結晶シリコン層２の厚さが４μｍの場合の２次高周波特性を示す領域である。
【００５５】
（実験例５）
図１のような貼り合わせ半導体ウェーハを、図３に示すフローに従って作製した。ただし、多結晶シリコン層２の厚さは４μｍとし、ベースウェーハ１の比抵抗は、１ｋΩ・ｃｍ〜４ｋΩ・ｃｍの範囲で変化させた。
上記のようにして作製した貼り合わせ半導体ウェーハを用いて、高周波集積回路デバイスを製造した。
製造したデバイスのそれぞれについて、２次高調波の特性を評価した。結果を図１２に示す。図１２においても、図８と同様に、縦軸の２次高調波は小さいほど、デバイスの特性が優れていることを示しており、太線Ｃは２次高調波上限値を示している。ここで、図１２の第１特性領域Ｆは、多結晶シリコン層２の厚さが１μｍの場合の２次高周波特性を示す領域であり、図１２の第２特性領域Ｅは、多結晶シリコン層２の厚さが４μｍの場合の２次高周波特性を示す領域である。
【００５６】
図８からわかるように、ベースウェーハ１の比抵抗が１ｋΩ・ｃｍの場合には、多結晶シリコン層２の厚さが４μｍであっても、２次高調波特性は−８５ｄＢｍであり、２次高調波上限値Ｃである−８０ｄＢｍに対してマージンが５ｄＢｍしかなく、製造バラツキ等も考慮するとマージンが小さい。
【００５７】
図９からわかるように、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍの場合には、多結晶シリコン層２の厚さが４μｍであれば、２次高調波特性は−９０ｄＢｍであり、２次高調波上限値Ｃである−８０ｄＢｍに対してマージンが１０ｄＢｍあり、製造バラツキ等を考慮しても十分マージンがある。
【００５８】
図１０からわかるように、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍの場合には、多結晶シリコン層２の厚さが４μｍであれば、２次高調波特性は−９５ｄＢｍであり、２次高調波上限値Ｃである−８０ｄＢｍに対してマージンが１５ｄＢｍあり、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍの場合よりもさらに大きなマージンがある。
【００５９】
図１１からわかるように、多結晶シリコン層２の厚さが１μｍの場合には、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍであっても、２次高調波特性は−８５ｄＢｍであり、２次高調波上限値Ｃである−８０ｄＢｍに対してマージンが５ｄＢｍしかなく、製造バラツキ等も考慮するとマージンが小さい。また、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍであれば、２次高調波特性は−９０ｄＢｍ（第１特性領域Ｆ）が得られるが、多結晶シリコン層の厚さを４μｍにすることによって、２次高調波特性は−９５ｄＢｍ（第２特性領域Ｅ）まで向上する。この値（−９５ｄＢｍ）は、ベースウェーハ１の比抵抗が７〜８ｋΩ・ｃｍの２次高調波特性と同等のレベルである。
【００６０】
図１２からわかるように、多結晶シリコン層２の厚さが４μｍの場合には、ベースウェーハ１の比抵抗が２ｋΩ・ｃｍであれば、２次高調波特性は−９０ｄＢｍであり、２次高調波上限値Ｃである−８０ｄＢｍに対してマージンが１０ｄＢｍあり、製造バラツキ等を考慮しても十分マージンがある。また、多結晶シリコン層２の厚さを１μｍから４μｍにすることで、２次高調波特性を約５ｄＢｍ改善することができるので、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍの場合には、多結晶シリコン層の厚さが１μｍでの２次高調波特性が−９０ｄＢｍ（第１特性領域Ｆ）であったのに対し、多結晶シリコン層の厚さが４μｍでは−９５ｄＢｍ（第２特性領域Ｅ）まで向上する。この値（−９５ｄＢｍ）は多結晶シリコン層の厚さが１μｍで、ベースウェーハ１の比抵抗が７〜８ｋΩ・ｃｍの２次高調波特性と同等のレベルである。
すなわち、本発明によれば、現状のシリコン単結晶の量産技術において量産が容易な比抵抗のベースウェーハを用いて、量産が困難な比抵抗のベースウェーハを用いた場合と同レベルの２次高調波特性を得られることがわかる。
【００６１】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【００６２】
１…ベースウェーハ、  ２…多結晶シリコン層、
３…誘電体層（埋め込み酸化膜層）、  ４…単結晶シリコン層、  ５…溝、
６…不純物領域、  ７…金属電極、  ８…ゲート酸化膜、  ９…ドレイン領域、
１０…ソース領域、  １１…ボンドウェーハ、  １２…誘電体膜（酸化膜）、
１３…イオン注入層、
１４…貼り合わせ半導体ウェーハ（実施形態１の貼り合わせ半導体ウェーハ）、
１４ａ…実施形態２の貼り合わせ半導体ウェーハ、
１４ｂ…実施形態３の貼り合わせ半導体ウェーハ、
１４ｃ…実施形態４の貼り合わせ半導体ウェーハ、  １５…デバイス、
１８…剥離ウェーハ、  １９…剥離面、
２０…貼り合わせウェーハ、  ２１…ベースウェーハ、  ２２…多結晶シリコン層、
２３…第２誘電体層、  ２４…単結晶シリコン層、  ２５…第１誘電体層、
Ａ…能動領域、  Ｂ…その他のデバイス領域、  Ｃ…２次高調波上限値、
Ｅ…第２特性領域、  Ｆ…第１特性領域、  Ｓ…ソース、  Ｄ…ドレイン、
Ｇ…ゲート。
【図１】
2016143820.tif 000003
【図２】
2016143820.tif 000004
【図３】
2016143820.tif 000005
【図４】
2016143820.tif 000006
【図５】
2016143820.tif 000007
【図６】
2016143820.tif 000008
【図７】
2016143820.tif 000009
【図８】
2016143820.tif 000010
【図９】
2016143820.tif 000011
【図１０】
2016143820.tif 000012
【図１１】
2016143820.tif 000013
【図１２】
2016143820.tif 000014
【図１３】
2016143820.tif 000015
【手続補正書】
【提出日】平成28年1月8日(2016.1.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
上記の貼り合わせ半導体ウェーハ１４において、ベースウェーハ１の比抵抗が４ｋΩ・ｃｍ以下であることが好ましい。
ベースウェーハの比抵抗が４ｋΩ・ｃｍ以下であれば、現状の量産技術を考慮すれば、より量産性のある高比抵抗ベースウェーハを用いることができるので、高周波集積回路用の半導体基板として用いたときに２次高調波特性の優れた貼り合わせ半導体ウェーハの製造コストをより低減させることができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
一方、シリコン単結晶からなるボンドウェーハを準備し、ボンドウェーハの貼り合わせ面に誘電体膜を形成する（図２のステップＳ１３、ステップＳ１４を参照）。
具体的には、例えば、ボンドウェーハ１１として、シリコン単結晶ウェーハを準備し（図３（ａ）を参照）、埋め込み酸化膜層（誘電体層）３（図３（ｇ）を参照）となる酸化膜（誘電体膜）１２を成長させる酸化膜成長（例えば、熱酸化処理）を施す（図３（ｂ）を参照）。酸化膜１２の厚さは、例えば、数十ｎｍ〜数μｍとすることができる。
さらに、酸化膜１２の上からイオン注入機により、水素イオン又は希ガスイオンを注入して、イオン注入層１３を形成することができる（図３（ｃ）を参照）。この際、目標とする剥離シリコン層（すなわち、単結晶シリコン層４（図３（ｇ）を参照））の厚さを得ることができるように、イオン注入加速電圧を選択する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図５の貼り合わせ半導体ウェーハ１４ｂは、単結晶シリコン層４の主面側からこの単結晶シリコン層４及び誘電体層３及び多結晶シリコン層２を貫通しベースウェーハ１まで達する溝５が形成され、溝５の一部又は全体が、誘電体、又は、誘電体と多結晶シリコン層からなる多層膜で埋められている点で、図１の実施形態１の貼り合わせ半導体ウェーハ１４と異なっている。このような溝５を形成することにより、高周波の漏れ電力や電子やホールなどのキャリアの移動を防ぐバリヤとして機能するために２次高調波が低減できる。しかも、図５で示した溝５は、図４に示した実施形態２の溝５よりもその深さは深く、その底部はベースウェーハ１の中にその底部が位置している。この深さの効果により、２次高調波を更に一層低減できる構造となっている。