(57)【要約】【課題】システム全体としての消費電力を低減する。【解決手段】ＰＭＩＣ１０は、少なくともプロセッサに対する電源電圧を生成する複数の電源回路１０８を制御する。リアルタイムクロック１０２は、所定の周波数のクロックを生成する。パワーオン端子ＰＷＲＯＮは、パワーオンキー６０が接続され、パワーオンキー６０の押下状態に応じた電圧が入力される。パワーオン検出部１０４は、パワーオン端子ＰＷＲＯＮの電圧を監視し、ＲＴＣ１０２が生成するクロックを利用してパワーオンキー６０が所定時間連続して押下されると、起動信号ＳＴＡＲＴをアサートする。ＰＭコントローラ１０６は、起動信号ＳＴＡＲＴがアサートされたことを契機として、クロックを利用して複数の電源回路１０８を所定のシーケンスで順に起動する。【選択図】図３
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【特許請求の範囲】
【請求項１】
少なくともプロセッサに対する電源電圧を生成する複数の電源回路を制御するパワーマネージメント回路であって、
所定の周波数のクロックを生成するリアルタイムクロックと、
パワーオンキーが接続され、前記パワーオンキーの押下状態に応じた電圧が入力されるパワーオン端子と、
前記パワーオン端子の電圧を監視し、前記クロックを利用して前記パワーオンキーが所定時間連続して押下されると、起動信号をアサートするパワーオン検出部と、
電池電圧またはＤＣ電源からのＤＣ電圧のひとつに応じたシステム電圧を受け、前記起動信号がアサートされたことを契機として、前記クロックを利用して前記複数の電源回路を所定のシーケンスで順に起動するパワーマネージメントコントローラと、
を備えることを特徴とするパワーマネージメント回路。
【請求項２】
前記パワーマネージメントコントローラは、前記ＤＣ電圧が供給されておらず、かつ前記電池電圧が所定の第１しきい値より低いとき、前記パワーオンキーにもとづく起動を無効化することを特徴とする請求項１に記載のパワーマネージメント回路。
【請求項３】
前記プロセッサから起動時刻を指示する起動データを受信するインタフェース回路と、
前記インタフェース回路が受信した前記起動データを保持するメモリと、
をさらに備え、
前記パワーマネージメントコントローラは、前記起動データが指示する時刻に、前記複数の電源回路を所定のシーケンスで順に起動することを特徴とする請求項１または２に記載のパワーマネージメント回路。
【請求項４】
前記パワーマネージメントコントローラは、前記プロセッサからシャットダウンを指示するシャットダウン信号を受信すると、前記複数の電源回路を所定のシーケンスで順に停止することを特徴とする請求項１から３のいずれかに記載のパワーマネージメント回路。
【請求項５】
前記パワーマネージメントコントローラは、前記電池電圧が所定の第２しきい値より低いとき、前記プロセッサに通知することを特徴とする請求項１から４のいずれかに記載のパワーマネージメント回路。
【請求項６】
前記パワーマネージメントコントローラは、前記複数の電源回路が停止しているときに前記電池電圧が前記第２しきい値より低くなると、前記複数の電源回路を所定のシーケンスで順に起動した後に、前記プロセッサに通知することを特徴とする請求項５に記載のパワーマネージメント回路。
【請求項７】
前記プロセッサから停止時刻を指示する停止データを受信するインタフェース回路と、
前記インタフェース回路が受信した前記停止データを保持するメモリと、
をさらに備え、
前記パワーマネージメントコントローラは、前記停止データが指示する時刻に、前記複数の電源回路を所定のシーケンスで順に停止することを特徴とする請求項１から６のいずれかに記載のパワーマネージメント回路。
【請求項８】
二次電池が接続される電池端子と、
前記ＤＣ電圧を受けるＤＣ入力端子と、
前記ＤＣ電圧を利用して電池を充電する充電回路と、
をさらに備えることを特徴とする請求項１から７のいずれかに記載のパワーマネージメント回路。
【請求項９】
前記パワーマネージメントコントローラにより制御される前記複数の電源回路をさらに備えることを特徴とする請求項１から８のいずれかに記載のパワーマネージメント回路。
【請求項１０】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から９のいずれかに記載のパワーマネージメント回路。
【請求項１１】
請求項１から１０のいずれかに記載のパワーマネージメント回路を備えることを特徴とする電子機器。
【請求項１２】
電池と、
プロセッサと、
周辺回路と、
前記電池からの電池電圧およびＤＣ電源からのＤＣ電圧を受け、前記プロセッサおよび前記周辺回路に対する複数の電源電圧を生成するとともに、前記ＤＣ電圧を利用して前記電池を充電する請求項８から１０のいずれかに記載のパワーマネージメント回路と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源回路を管理、制御するパワーマネージメント技術に関する。
【背景技術】
【０００２】
携帯電話、タブレット端末、ノート型パーソナルコンピュータ（ＰＣ）、デスクトップＰＣ、ゲーム機器などの電子機器は、演算処理を行うＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）、マイクロコントローラなどのプロセッサを備える。
【０００３】
プロセッサを搭載する電子機器は、半導体製造プロセスの微細化、搭載する周辺回路の増加、低消費電力化の要請にともない、数十もの回路ブロックに細分化されており、回路ブロックごとに独立して電源電圧を制御可能に構成される。
【０００４】
こうした機器において、数十の回路ブロックに対応する数十もの電源系統を制御するために、ＰＭＩＣ（Power Management Integrated Circuit）が使用される。ＰＭＩＣには、数十の電源のオン、オフを、所定のシーケンスにしたがって確実に制御することが要求される。
【０００５】
図１は、本発明者が検討した電子機器のブロック図である。電子機器１ｒは、ＰＭＩＣ７０、ＣＰＵ２０、電池３０、充電回路４０、周辺回路５０、パワーオンキー６０を備える。
【０００６】
電池３０は、リチウムイオン電池やニッケル水素電池などの二次電池であり、電池電圧ＶＢＡＴを出力する。電子機器１ｒの外部（ＥＸＴ）端子には、ＡＣアダプタやＵＳＢホストなどの外部のＤＣ電源２が着脱可能となっており、ＤＣ電圧ＶＤＣが供給される。充電回路４０は、ＤＣ電源２からのＤＣ電圧ＶＤＣを受け、電池３０を充電する。また充電回路４０は、電池電圧ＶＢＡＴあるいはＤＣ電圧ＶＤＣのひとつを選択し、システム（ＳＹＳ）端子からシステム電圧ＶＳＹＳを出力する。
【０００７】
ＰＭＩＣ７０は、システム電圧ＶＳＹＳを受ける。ＰＭＩＣ７０の電源入力端子には、システム電圧ＶＳＹＳが供給される。ＰＭＩＣ７０は、電圧レベルが安定化された複数の電源電圧ＶＤＤ１、ＶＤＤ２、…ＶＤＤＮを生成する複数の電源回路と、複数の電源回路の起動シーケンスやタイミングを制御するパワーマネージメントコントローラおよびオシレータ７０２、を含む。複数の電源回路は、昇圧ＤＣ／ＤＣコンバータ、降圧ＤＣ／ＤＣコンバータ、昇降圧ＤＣ／ＤＣコンバータ、チャージポンプ回路やリニアレギュレータ（ＬＤＯ：Low Drop Output）などを含みうる。ＰＭＩＣ７０のパワーマネージメントコントローラは、ＣＰＵ２０からのパワーオン（ＰＷＲＯＮ）信号がアサートされると複数の電源回路の起動を開始する。起動のタイミング、起動時間の管理は、オシレータ７０２が生成するクロックＣＬＫにもとづいて行われる。
【０００８】
たとえば電源電圧ＶＤＤ１〜ＶＤＤ３は、ＣＰＵ２０に供給される。電源電圧ＶＤＤ４、ＶＤＤ５は、その他の周辺回路５０に供給される。周辺回路５０は、ＲＡＭ（Random Access Memory）やハードディスク装置などである。
【０００９】
パワーオンキー６０は、電子機器１ｒの主電源スイッチであり、ユーザが押下することにより、電子機器１ｒの電源のオン、オフが切りかえられる。誤動作を防止するため、パワーオンキー６０は、所定時間連続して押下されたときに、電源のオン、オフが切りかえられる。
【００１０】
ＣＰＵ２０には、ＲＴＣ（Real Time Clock）２０２が設けられる。パワーオンキー６０が所定時間連続して押下されたか否かは、ＣＰＵ２０が、ＲＴＣ２０２が生成するクロック（カレンダークロックともいう）を利用して判定し、連続押下が検出された場合、ＰＭＩＣ１０に対してパワーオン（ＰＷＲＯＮ）信号をアサートする。ＰＭＩＣ１０は、ＰＷＲＯＮ信号がアサートされると、電源電圧ＶＤＤ１〜ＶＤＤ５の生成を開始する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−２９６８５２号公報
【特許文献２】特開２０１３−０８９０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図１の電子機器１ｒでは、ＣＰＵ２０は、電源電圧ＶＤＤ１〜ＶＤＤ３が供給される前に、パワーオンキー６０のオン、オフの判定を行う必要がある。そのために、ＣＰＵ２０には、システム電圧ＶＳＹＳを直接供給するための端子が設けられ、ＣＰＵ２０のうち、パワーオンキー６０の押下判定する回路ブロックには、システム電圧ＶＳＹＳが供給される。
【００１３】
ＣＰＵ２０のうち、電源電圧ＶＤＤ１〜ＶＤＤ３を受ける回路ブロックは、電源電圧ＶＤＤがオフの間は完全に停止可能であり、消費電力は実質的にゼロに落とすことができる。これに対して、ＣＰＵ２０のうち、パワーオンキー６０の押下判定する回路ブロックは、常時動作させる必要がある。したがって電子機器１ｒでは、ＣＰＵ２０全体を完全にシャットダウンすることができず、消費電力が大きくなる要因となっていた。
【００１４】
加えてシステム電圧ＶＳＹＳは、電池電圧ＶＢＡＴあるいはＤＣ電圧ＶＤＣであるから、３〜５Ｖ程度であって、ＣＰＵ２０に供給される他の電源電圧ＶＤＤ１〜ＶＤＤ３（たとえば１．５Ｖ、１．８Ｖ、３．５Ｖ）と比べて高い。したがってＣＰＵ２０のうち、ＰＷＲＯＮ信号を生成する回路ブロックは、低い電源電圧（たとえば１．５Ｖ程度）で動作可能であるにもかかわらず、システム電圧ＶＳＹＳによって動作することとなるため、無駄な電力が消費される。
【００１５】
本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、システム全体としての消費電力を低減可能なパワーマネージメント回路の提供にある。
【課題を解決するための手段】
【００１６】
本発明のある態様は、パワーマネージメント回路に関する。パワーマネージメント回路は、少なくともプロセッサに対する電源電圧を生成する複数の電源回路を制御する。そしてパワーマネージメント回路は、所定の周波数のクロックを生成するリアルタイムクロックと、パワーオンキーが接続され、パワーオンキーの押下状態に応じた電圧が入力されるパワーオン端子と、パワーオン端子の電圧を監視し、クロックを利用してパワーオンキーが所定時間連続して押下されると、起動信号をアサートするパワーオン検出部と、電池電圧またはＤＣ電源からのＤＣ電圧のひとつに応じたシステム電圧を受け、起動信号がアサートされたことを契機として、クロックを利用して複数の電源回路を所定のシーケンスで順に起動するパワーマネージメントコントローラと、を備える。
【００１７】
この態様によると、プロセッサ側ではなくパワーマネージメント回路側に、リアルタイムクロックを設け、さらにパワーオンキーを接続することにより、パワーマネージメント回路がプロセッサを介在せずに単独で、パワーオンキーの連続押下を判定できる。これにより、パワーオンキーを監視すべき電源オン前のスタンバイ状態において、プロセッサに対する電源供給を完全に停止できるため、システム全体の消費電力を下げることができる。また、プロセッサ側にリアルタイムクロックを設ける場合、それとは別に、パワーマネージメント回路には、シーケンス制御のためのオシレータが必要であったのに対して、この態様によれば、リアルタイムクロックを、シーケンス制御のためのオシレータとして利用できるため、システム全体でオシレータを１個減らすことができる。
【００１８】
パワーマネージメントコントローラは、ＤＣ電圧が供給されておらず、かつ電池電圧が所定の第１しきい値より低いとき、パワーオンキーにもとづく起動を無効化してもよい。
これにより、減電圧状態でシステムが起動してさらに電池が放電し、過放電状態となるのを防止できる。
【００１９】
ある態様のパワーマネージメント回路は、プロセッサから起動時刻を指示する起動データを受信するインタフェース回路と、インタフェース回路が受信した起動データを保持するメモリと、をさらに備えてもよい。パワーマネージメントコントローラは、起動データが指示する時刻に、複数の電源回路を所定のシーケンスで順に起動してもよい。
これにより、スタンバイ状態からの自動起動をスケジューリングすることができ、自動起動までの待機時間の間も、プロセッサを完全に停止できるため、消費電力を低減できる。
【００２０】
パワーマネージメントコントローラは、プロセッサからシャットダウンを指示するシャットダウン信号を受信すると、複数の電源回路を所定のシーケンスで順に停止してもよい。
【００２１】
パワーマネージメントコントローラは、電池電圧が所定の第２しきい値より低いとき、プロセッサに通知してもよい。
これにより通知を受けたプロセッサは、ディスプレイ装置や音声出力により、電子機器のユーザに充電を促すことができる。
【００２２】
パワーマネージメントコントローラは、複数の電源回路が停止しているときに電池電圧が第２しきい値より低くなると、複数の電源回路を所定のシーケンスで順に起動した後に、プロセッサに通知してもよい。
これによりスタンバイ状態の間に減電圧状態となっても、ユーザに充電を促すことができる。
【００２３】
ある態様のパワーマネージメント回路は、プロセッサから停止時刻を指示する停止データを受信するインタフェース回路と、インタフェース回路が受信した停止データを保持するメモリと、をさらに備えてもよい。パワーマネージメントコントローラは、停止データが指示する時刻に、複数の電源回路を所定のシーケンスで順に停止してもよい。
これにより、電源オン状態からスタンバイ状態への自動停止をスケジューリングすることができる。
【００２４】
ある態様のパワーマネージメント回路は、二次電池が接続される電池端子と、ＤＣ電圧を受けるＤＣ入力端子と、ＤＣ電圧を利用して電池を充電する充電回路と、をさらに備えてもよい。
【００２５】
ある態様のパワーマネージメント回路は、パワーマネージメントコントローラにより制御される複数の電源回路をさらに備えてもよい。
【００２６】
パワーマネージメント回路は、ひとつの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
回路を１つのＩＣとして集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００２７】
本発明の別の態様は電子機器に関する。電子機器は、上述のいずれかのパワーマネージメント回路を備えてもよい。
【００２８】
本発明の別の態様は電子機器に関する。電子機器は、プロセッサと、周辺回路と、電池からの電池電圧およびＤＣ電源からのＤＣ電圧を受け、プロセッサおよび周辺回路に対する複数の電源電圧を生成するとともに、ＤＣ電圧を利用して電池を充電する上述のパワーマネージメント回路と、を備えてもよい。
【００２９】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３０】
本発明のある態様によれば、システム全体としての消費電力を低減できる。
【図面の簡単な説明】
【００３１】
【図１】本発明者が検討した電子機器のブロック図である。
【図２】実施の形態に係るＰＭＩＣを備える電子機器の全体のブロック図である。
【図３】図２のＰＭＩＣのブロック図である。
【図４】実施の形態に係る電子機器の動作波形図である。
【図５】第１変形例に係るＰＭＩＣのブロック図である。
【図６】ＰＭＩＣを備える電子機器の斜視図である。
【発明を実施するための形態】
【００３２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３４】
図２は、実施の形態に係るパワーマネージメントＩＣ（ＰＭＩＣ）１０を備える電子機器１の全体のブロック図である。電子機器１は、ＰＭＩＣ１０、ＣＰＵ２０、電池３０、複数の周辺回路５０、パワーオンキー６０、を備える。
【００３５】
電池３０はリチウムイオン電池やニッケル水素電池などの二次電池であり、電池電圧ＶＢＡＴを出力する。電子機器１には、外部のＤＣ電源２が着脱可能となっており、ＤＣ電圧ＶＤＣが供給される。ＤＣ電源２は、ＡＣアダプタやＵＳＢホストである。
【００３６】
ＣＰＵ２０は、電子機器１を統括的に制御するプロセッサである。ＣＰＵ２０の内部は複数の回路ブロックに分割されている。各回路ブロックに対する電源電圧ＶＤＤは、ＰＭＩＣ１０によって独立に制御される。ある電源ステートでは、電源電圧ＶＤＤ１のみが供給され、別の電源ステートでは、電源電圧ＶＤＤ１、ＶＤＤ２が供給され、別の電源ステートでは、すべての電源電圧ＶＤＤ１〜ＶＤＤ３が供給される。
【００３７】
複数の周辺回路５０は、ＲＡＭ（Random Access Memory）やハードディスク装置、ＳＳＤ（Solid State Drive）などであり、電源電圧ＶＤＤ４、ＶＤＤ５を受けて動作する。
【００３８】
なおＣＰＵ２０および周辺回路５０に供給される電源電圧の個数は、ＣＰＵの規模およびシステムの規模に応じて決定され、図２のそれには限定されない。
【００３９】
続いて、ＰＭＩＣ１０について説明する。本実施の形態において、ＰＭＩＣ１０は、図１のＰＭＩＣ７０と、充電回路４０とが集積化された機能ＩＣである。以下、ＰＭＩＣ１０の機能を説明する。
【００４０】
（充電）
ＰＭＩＣ１０のＤＣ入力（ＤＣＩＮ）端子にはＤＣ電源２からのＤＣ電圧ＶＤＣが入力される。ＰＭＩＣ１０は、ＤＣ電圧ＶＤＣを利用して電池３０を充電可能に構成される。
【００４１】
（電圧選択）
ＰＭＩＣ１０は、電池電圧ＶＢＡＴあるいはＤＣ電圧ＶＤＣのひとつを選択し、システム（ＳＹＳ）端子からシステム電圧ＶＳＹＳを出力する。システム電圧ＶＳＹＳは、ＰＭＩＣ１０の内部回路の電源電圧として使用される。システム電圧ＶＳＹＳは、図示しないＰＭＩＣ１０の外部の回路に供給されてもよい。
【００４２】
（電源電圧生成）
ＰＭＩＣ１０は、システム電圧ＶＳＹＳにもとづいて、電圧レベルが安定化された複数の電源電圧ＶＤＤ１、ＶＤＤ２、…ＶＤＤＮを生成し、ＣＰＵ２０や複数の周辺回路５０に供給する。つまりＰＭＩＣ１０は、複数の電源電圧ＶＤＤ１、ＶＤＤ２、…ＶＤＤＮを生成する複数の電源回路を備える。
【００４３】
（シーケンス制御）
システムを正しく起動し、あるいは正しく停止するために、ＰＭＩＣ１０は複数の電源ステートを管理する。そして電源ステートの遷移にともなって、複数の電源電圧ＶＤＤ１〜ＶＤＤＮを所定のシーケンスに従って、所定の時間間隔（タイミング）で起動し、あるいは所定のシーケンスにしたがって停止する必要がある。ＰＭＩＣ１０は、複数の電源回路の起動、停止を制御するシーケンサおよびステートマシン（パワーマネージメントコントローラともいう）を備える。
【００４４】
シーケンス制御には、時間管理およびタイミング制御が要求される。ＰＭＩＣ１０には、時間を管理するためのリアルタイムクロックが内蔵される。ＰＭＩＣ１０には、リアルタイムクロックの原振として水晶振動子６２が接続される。
【００４５】
（パワーオンキーの監視）
ＰＭＩＣ１０のパワーオン（ＰＷＲＯＮ）端子には、パワーオンキー６０が接続される。具体的にはＰＷＲＯＮ端子と接地の間に、パワーオンキー６０が設けられる。ＰＷＲＯＮ端子とＳＹＳ端子の間には、抵抗Ｒ１が設けられる。電子機器１のユーザがパワーオンキー６０を押下すると、ＰＷＲＯＮ端子の電位は接地電圧（０Ｖ）にプルダウンされ、パワーオンキー６０が押下されていないときには、抵抗Ｒ１によりシステム電圧ＶＳＹＳにプルアップされる。つまりＰＷＲＯＮ端子には、パワーオンキー６０の押下状態に応じた電圧が入力される。
【００４６】
ＰＭＩＣ１０は、ＰＷＲＯＮ端子の電圧ＶＰＷＲＯＮにもとづいて、パワーオンキー６０の押下の有無を判定する。ＰＭＩＣ１０は、パワーオンキー６０が、所定時間、連続押下されると、複数の電源電圧ＶＤＤ１〜ＶＤＤＮを所定のシーケンス、所定の時間間隔で順位起動する。
【００４７】
以上が電子機器１の全体構成である。続いてＰＭＩＣ１０の具体的な構成を説明する。図３は、図２のＰＭＩＣ１０のブロック図である。
ＰＭＩＣ１０は、ＲＴＣ１０２、パワーオン検出部１０４、ＰＭコントローラ１０６、複数の電源回路１０８、第１コンパレータ１１０、充電回路１１４、保護スイッチ１１６、を備える。
【００４８】
複数の電源回路１０８＿１〜１０８＿５は、システム電圧ＶＳＹＳを受け、複数の電源電圧ＶＤＤ１〜ＶＤＤ５を生成する。これらの電源回路１０８は、昇圧ＤＣ／ＤＣコンバータ、降圧ＤＣ／ＤＣコンバータ、昇降圧ＤＣ／ＤＣコンバータ、チャージポンプ回路やリニアレギュレータ（ＬＤＯ：Low Drop Output）などを含みうる。ＤＣ／ＤＣコンバータのインダクタや平滑キャパシタは、ＰＭＩＣ１０に外付けされるが、図３では省略している。
【００４９】
ＲＴＣ１０２は、所定の周波数のクロックを生成する。加えてＲＴＣ１０２は、年、月、日、時、分、秒それぞれを示すカレンダーデータを生成可能であってもよい。これらのカレンダーデータは、ＰＭＩＣ１０の各回路ブロック、たとえばＰＭコントローラ１０６やパワーオン検出部１０４から参照可能であってもよい。ＲＴＣ１０２が生成するクロック（カレンダークロックともいう）ＣＫの周波数は数十ｋＨｚ程度である。
【００５０】
パワーオン検出部１０４は、ＰＷＲＯＮ端子の電圧ＶＰＷＲＯＮを監視し、カレンダークロックＣＫを利用してパワーオンキー６０が所定時間（判定時間τという）連続して押下されると、起動（ＳＴＡＲＴ）信号をアサート（たとえばハイレベル）する。判定時間τは、数秒のオーダーであり、たとえば２秒である。パワーオン検出部１０４は、判定時間τが経過したか否かを、ＲＴＣ１０２のカレンダーデータを参照して判定してもよい。あるいはパワーオン検出部１０４は、ＲＴＣ１０２が生成するカレンダークロックをカウントすることにより、判定時間τが経過したか否かを判定してもよい。
【００５１】
充電回路１１４および保護スイッチ１１６は、図１の充電回路４０に対応する回路ブロックである。
【００５２】
保護スイッチ１１６は、ＤＣ電源２が接続されており、ＤＣＩＮ端子に正常なＤＣ電圧ＶＤＣが入力されるときオン（導通）となる。保護スイッチ１１６がオンすると、ＤＣ電圧ＶＤＣが、ＳＹＳ端子から出力される。
【００５３】
保護スイッチ１１６は、トランジスタＭ１およびゲートコントローラ１１８を含む。トランジスタＭ１はＤＣＩＮ端子とＳＹＳ端子の間に設けられる。ゲートコントローラ１１８は、トランジスタＭ１のゲート電圧を制御する。ゲートコントローラ１１８およびトランジスタＭ１は、保護スイッチ１１６のオン状態において、ＳＹＳ端子の電圧ＶＳＹＳを所定電圧レベルに安定化するレギュレート機能を有してもよい。また保護スイッチ１１６は、トランジスタＭ１に流れる電流が過電流しきい値を超えないようにトランジスタＭ１のゲート電圧を調節する過電流保護機能を備えてもよい。
【００５４】
正常電圧範囲のＤＣ電圧ＶＤＣが供給されるとき、充電回路１１４は、ＤＣ電源２からの電力にもとづくシステム電圧ＶＳＹＳを利用して、電池３０を定電流（ＣＣ：Constant Current）方式／定電圧（ＣＶ：Constant Voltage）方式を切りかえながら充電する。
【００５５】
保護スイッチ１１６は、ＤＣ電源２が接続されていないとき、あるいは接続されていても、ＤＣ電圧ＶＤＣが過電圧状態あるいは低電圧ロックアウト状態であるときに、オフ（遮断）する。このとき充電回路１１４の内部のスイッチはフルオン状態となり、先ほどとは逆に、ＢＡＴ端子の電池電圧ＶＢＡＴを、ＳＹＳ端子に供給する。
【００５６】
つまり充電回路１１４および保護スイッチ１１６は、ＤＣ電圧ＶＤＣと電池電圧ＶＢＡＴのひとつを選択し、ＳＹＳ端子に出力するセレクタの機能を果たす。つまりシステム電圧ＶＳＹＳは、ＤＣ電圧ＶＤＣ（またはＤＣ電圧ＶＤＣにもとづき所定レベルに安定化された電圧）と、電池電圧ＶＢＡＴの一方と実質的に等しくなる。
【００５７】
なお充電回路１１４および保護スイッチ１１６による選択条件は、さまざまであり特に限定されない。たとえばＤＣ電圧ＶＤＣが供給されているときに、ＤＣ電圧ＶＤＣを優先的に選択してもよいし、電池電圧ＶＢＡＴの電圧レベル、あるいは負荷電流に応じて、ＤＣ電圧ＶＤＣまたは電池電圧ＶＢＡＴを択一的に、あるいはそれらの両方を選択してもよい。
【００５８】
電子機器１には、複数のＤＣ電源２が接続可能であってもよい。複数のＤＣ電源２のひとつはＵＳＢホストであり、別のひとつはＡＣアダプタであってもよい。この場合、保護スイッチ１１６には、複数のＤＣ電圧ＶＤＣが供給される。
【００５９】
ＰＭコントローラ１０６は、複数の電源回路１０８の起動・停止シーケンスおよびそのタイミングを制御する。具体的にはＰＭコントローラ１０６は、システム電圧ＶＳＹＳを受け、ＳＴＡＲＴ信号がアサートされたことを契機として、カレンダークロックＣＫを利用して複数の電源回路１０８＿１〜１０８＿５を所定のシーケンスおよび所定の時間間隔で順に起動する。
【００６０】
第１コンパレータ１１０は、電池電圧ＶＢＡＴを所定の第１しきい値（起動最低電圧ＶＢＡＴＭＩＮ）と比較する。たとえばＶＢＡＴＭＩＮ＝３．５Ｖである。ＰＭコントローラ１０６は、ＤＣ電圧ＶＤＣが供給されておらず、かつ電池電圧ＶＢＡＴが起動最低電圧ＶＢＡＴＭＩＮより低いとき、パワーオンキー６０にもとづく起動を無効化する。
【００６１】
ＰＭＩＣ１０のシャットダウン（ＳＨＴＤＮ）端子には、ＣＰＵ２０からのシャットダウン（ＳＨＴＤＮ）信号が入力される。ＣＰＵ２０は、電子機器１のユーザが機器のシャットダウンを指示すると、ＳＨＴＤＮ信号をアサートする。ＰＭコントローラ１０６は、シャットダウン信号ＳＨＴＤＮがアサートされると、複数の電源回路１０８＿１〜１０８＿５を所定のシーケンスで順に停止する。
【００６２】
以上が実施の形態に係るＰＭＩＣ１０の構成である。続いてその動作を説明する。図４は、実施の形態に係る電子機器１の動作波形図である。
【００６３】
時刻ｔ１より前において電子機器１はスタンバイ状態（シャットダウン状態ともいう）である。時刻ｔ１に、パワーオンキー６０が押下されると、ＰＷＲＯＮ端子の電圧ＶＰＷＲＯＮがローレベルとなる。このときの押下時間は、判定時間τより短いため、ＳＴＡＲＴ信号はアサートされない。時刻ｔ２にパワーオンキー６０が判定時間τより長い間、押下されると、ＳＴＡＲＴ信号がアサートされ、複数の電源電圧ＶＤＤ１〜ＶＤＤ５が順に起動する。
【００６４】
時刻ｔ３にすべての電源回路１０８が立ち上がると、電子機器１がユーザにより操作可能な動作状態となる。
【００６５】
時刻ｔ４に、ユーザが電子機器１を操作し、電子機器１の停止を指示する。これによりＳＨＴＤＮ信号がアサートされ、複数の電源電圧ＶＤＤ１〜ＶＤＤ５が、起動時とは逆の順序で停止する。時刻ｔ５にすべての電源回路１０８が停止し、スタンバイ状態となる。
【００６６】
時刻ｔ６に、パワーオンキー６０が判定時間τより長い間、押下されると、ＳＴＡＲＴ信号が再びアサートされる。このとき、電池電圧ＶＢＡＴは起動最低電圧ＶＢＡＴＭＩＮより低くなっているため、ＳＴＡＲＴ信号のアサートにかかわらず、ＰＭコントローラ１０６は複数の電源回路１０８を起動しない。
【００６７】
以上が電子機器１の動作である。続いてその利点を説明する。
【００６８】
この電子機器１では、ＣＰＵ２０側ではなくＰＭＩＣ１０側に、ＲＴＣ１０２を設け、さらにパワーオンキー６０を接続することとした。これにより、ＰＭＩＣ１０がＣＰＵ２０を介在せずに単独でパワーオンキー６０の連続押下を判定可能となっている。これにより、パワーオンキー６０を監視すべき電源オン前のスタンバイ状態において、ＣＰＵ２０に対する電源供給を完全に停止できるため、システム全体の消費電力を下げることができる。
【００６９】
また、図１のようにＣＰＵ２０側にＲＴＣ２０２を設ける場合、それとは別に、ＰＭＩＣ７０側に、シーケンス制御のためのオシレータ７０２が必要であった。これに対して、実施の形態に係るＰＭＩＣ１０では、ＲＴＣ１０２を、シーケンス制御のためのオシレータとしても利用できるため、システム全体でオシレータを１個減らすことができる。これにより通常動作時の消費電力を下げることができ、またコストも下げることができる。
【００７０】
また実施の形態に係るＰＭＩＣ１０では、ＤＣ電圧ＶＤＣが供給されておらず、かつ電池電圧ＶＢＡＴが最低起動電圧ＶＢＡＴＭＩＮより低いとき、パワーオンキー６０にもとづく起動を無効化することとした。これにより、減電圧状態でシステムが起動してさらに電池３０が放電され、過放電状態となるのを防止できる。
【００７１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７２】
（第１変形例）
図５は、第１変形例に係るＰＭＩＣ１０ａのブロック図である。ＰＭＩＣ１０ａは、図３のＰＭＩＣ１０に加えて、第２コンパレータ１１２、インタフェース回路１２０、レジスタ１２２を備える。
【００７３】
インタフェース回路１２０は、ＣＰＵ２０との間でデータを送受信するために設けられる。たとえばインタフェース回路１２０は、Ｉ２Ｃ（Inter IC）バスを用いたシリアルインタフェースであってもよい。あるいはインタフェース回路１２０はパラレルインタフェースであってもよい。
【００７４】
第２コンパレータ１１２は、電池電圧ＶＢＡＴを所定の第２しきい値（設定電圧ＶＢＡＴＬＯＷ）と比較する。ＰＭコントローラ１０６は、電池電圧ＶＢＡＴが設定電圧ＶＢＡＴＬＯＷより低いとき、その旨をインタフェース回路１２０を経由してプロセッサ２０に通知する。たとえばＶＢＡＴＬＯＷはＶＢＡＴＭＩＮより低く、３．３Ｖ程度としてもよい。
【００７５】
これにより、電池電圧ＶＢＡＴの低下を示す通知を受けたプロセッサ２０は、ディスプレイ装置や音声出力により、電子機器１のユーザに充電を促すことができる。
【００７６】
より好ましくは、ＰＭコントローラ１０６は、複数の電源回路１０８＿１〜１０８＿５が停止しているスタンバイ状態の間に、電池電圧ＶＢＡＴが設定電圧ＶＢＡＴＬＯＷより低くなると、複数の電源回路１０８＿１〜１０８＿５を所定のシーケンスで順に起動した後に、プロセッサ２０に通知してもよい。
これによりスタンバイ状態の間に減電圧状態となっても、システムを強制的に起動して、ユーザに充電を促すことができる。
【００７７】
この変形例において、インタフェース回路１２０は、ＣＰＵ２０から、起動時刻を指示する起動データを受信する。インタフェース回路１２０が受信した起動データは、メモリ（たとえばレジスタ）１２２に保持される。
【００７８】
ＰＭコントローラ１０６は、ＲＴＣ１０２のカレンダーデータを参照し、起動データが指示する時刻に、複数の電源回路１０８＿１〜１０８＿５を所定のシーケンスで順に起動する。
これにより、スタンバイ状態からの自動起動をスケジューリングすることができる。また自動起動までの待機時間の間も、ＰＭＩＣ１０を完全に停止できるため、消費電力を低減できる。
【００７９】
インタフェース回路１２０は、起動データに加えて、あるいはそれに代えて、ＣＰＵ２０からシステムの停止時刻を指示する停止データを受信してもよい。停止データは、レジスタ１２２に保持される。
【００８０】
ＰＭコントローラ１０６は、ＲＴＣ１０２のカレンダーデータを参照し、停止データが指示する時刻に、複数の電源回路１０８＿１〜１０８＿５を所定のシーケンスで順に停止する。
これにより、電源オン状態からスタンバイ状態への自動停止をスケジューリングすることができる。
【００８１】
（第２変形例）
実施の形態では、ＰＭＩＣ１０に、充電回路１１４、保護スイッチ１１６、複数の電源回路１０８＿１〜１０８＿５が集積化される場合を説明したが、本発明はそれには限定されない。たとえば充電回路１１４および保護スイッチ１１６は、図１と同様に、ＰＭＩＣ１０とは別の充電回路４０に集積化されてもよい。あるいは複数の電源回路１０８＿１〜１０８＿５は、ＰＭＩＣ１０の外部に設けてもよい。
【００８２】
（用途）
最後に、ＰＭＩＣ１０の用途を説明する。図６は、ＰＭＩＣ１０を備える電子機器５００の斜視図である。電子機器５００はたとえばタブレット端末やスマートホンである。筐体５２０には、ＣＰＵ２０、ＲＡＭ、ＨＤＤなどの周辺回路５０、二次電池３０、およびＰＭＩＣ１０が内蔵される。ＰＭＩＣ１０は、ＣＰＵ２０や周辺回路５０に加えて、ディスプレイパネル５１０や、そのドライバ、オーディオ回路などに電源電圧を供給してもよい。なお電子機器５００は、ノートＰＣやコンソールゲーム機器、ポータブルゲーム機器、ウェアラブルＰＣ、ポータブルオーディオプレイヤ、デジタルカメラなどであってもよい。
【００８３】
実施の形態に係るＰＭＩＣ１０の利点は、特に電池３０が着脱不可能な電子機器において有効である。電池３０が着脱不能な電子機器１では、電子機器５００の製造工程において電池３０が装着されると、その出荷後は、ユーザが使用するまでの間、充電されることはない。かかる電子機器５００において、図１のシステムを採用すると、電子機器５００全体としてはスタンバイ状態であるものの、ＣＰＵ２０の一部は動作し続けることになるため、電池３０の放電が進み、ユーザがはじめて使用するときに、電池残量が不足し、起動不能となっている可能性もある。
【００８４】
これに対して実施の形態に係る電子機器５００によれば、ＣＰＵ２０が完全に停止した状態で出荷されるため、システム全体の消費電力は非常に少なくて済み、したがってユーザがはじめて使用するときに、充電せずに起動することができる。
【００８５】
なお当然のことながら、ＰＭＩＣ１０は、着脱可能なバッテリパック型の電池３０を備える電子機器にも利用可能であり、消費電力低減の効果を享受できる。
【００８６】
また、スタンバイ状態におけるシステム全体の消費電力を低減できることから、スタンバイ状態においてＣＰＵ２０の消費電力が小さな電子機器、たとえば電子書籍やウェアラブルデバイスにおいても、特に有効である。ＰＭＩＣ４０に代えて、充電回路１０と電源回路２２が別の部品として搭載されてもよい。
【００８７】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８８】
１…電子機器、２…ＤＣ電源、１０…ＰＭＩＣ、１０２…ＲＴＣ、１０４…パワーオン検出部、１０６…ＰＭコントローラ、１０８…電源回路、１１０…第１コンパレータ、１１２…第２コンパレータ、１１４…充電回路、１１６…保護スイッチ、１２０…インタフェース回路、１２２…レジスタ、２０…ＣＰＵ、２０２…ＲＴＣ、３０…電池、４０…充電回路、５０…周辺回路、６０…パワーオンキー、７０…ＰＭＩＣ、５００…電子機器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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