(57)【要約】【課題】半導体構造及びその製造方法を提供する。【解決手段】本開示は、ＩＩＩ−Ｖ族材料系で使用する誘電材料を含む新規な半導体構造、及び当該構造の製造方法を提示する。より具体的には、本開示では、ＩＩＩ−Ｖ族材料の上部表面に形成される新規な誘電体層を記載し、誘電体層は、ＩＩＩ−Ｖ族結晶性材料の上部表面に接触する第１領域と、第１領域に隣接し誘電体層の上側にある第２領域と、を含む。誘電体層は、結晶及び非晶質構造の両方から構成されているため、従来の誘電体層とは異なる材料特性を有する。結晶構造はＩＩＩ−Ｖ族材料（ＡｌＧａＮ又はＧａＮ等）との界面にあるが、徐々に非晶質構造に転移し、両者は同じ層内にあり、また同じ材料を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１のＩＩＩ−Ｖ族半導体層上に誘電材料の１つの層を含む半導体構造の製造方法であって、
前記第１のＩＩＩ−Ｖ族材料半導体層を形成する工程と、
前記第１のＩＩＩ−Ｖ族材料半導体層上に、前記誘電材料の１つの層を形成する工程と、
を備え、
前記誘電材料の１つの層は、前記誘電材料の１つの層の下面に位置する第１領域を含み、
前記第１領域は、前記誘電材料の１つの層と前記第１のＩＩＩ−Ｖ族材料半導体層との間の界面に位置し、
前記誘電材料の１つの層内で、前記第１領域は、前記誘電材料の１つの層の上面に隣接する第２領域に転移し、前記上面は前記下面の反対にあり、
前記第１領域は結晶構造を有し、前記第２領域は非晶質構造を有する、半導体構造の製造方法。
【請求項２】
前記第１のＩＩＩ−Ｖ族材料半導体層と前記誘電材料層の１つの層との間において第２のＩＩＩ−Ｖ族材料半導体層を形成する工程と、
前記第１のＩＩＩ−Ｖ族材料半導体層と前記第２のＩＩＩ−Ｖ族材料半導体層との界面に２次元電子ガス（２ＤＥＧ）領域を形成する工程と、
をさらに備えた、請求項１記載の半導体構造の製造方法。
【請求項３】
シリコン基板上に前記第１のＩＩＩ−Ｖ族材料半導体層を形成する工程をさらに備えた、請求項１記載の半導体構造の製造方法。
【請求項４】
前記誘電材料の格子定数は、前記第２のＩＩＩ−Ｖ族材料半導体層の格子定数とは異なる、請求項１記載の半導体構造の製造方法。
【請求項５】
前記誘電材料の１つの層を形成する工程は、
前記第１のＩＩＩ−Ｖ族材料半導体層上に原子層堆積により誘電材料を堆積させる工程をさらに含む、請求項１記載の半導体構造の製造方法。
【請求項６】
前記堆積工程は、２００℃と５００℃との間の温度で行われる、請求項５記載の半導体構造の製造方法。
【請求項７】
前記第１のＩＩＩ−Ｖ族材料半導体層上に、原子層堆積により誘電材料を堆積させる前記工程は、前記第１のＩＩＩ−Ｖ族材料半導体層上に前記誘電材料の少なくとも１つのモノレイヤーを堆積させる工程をさらに含む、請求項５記載の半導体構造の製造方法。
【請求項８】
前記誘電材料の１つの層が望ましい厚さに達するまで、前記誘電材料の少なくとも１つのモノレイヤーを堆積させる前記工程を繰り返す工程をさらに含む、請求項７記載の半導体構造の製造方法。
【請求項９】
前記第１領域と前記第２領域との間において界面領域を形成する工程をさらに備えた、請求項１記載の半導体構造の製造方法。
【請求項１０】
前記第１領域から前記第２領域への転移は、前記誘電材料の１つの層の所定の厚さで生じる、請求項１記載の半導体構造の製造方法。
【請求項１１】
第１のＩＩＩ−Ｖ族材料半導体層と、
前記第１のＩＩＩ−Ｖ族材料半導体層上に形成される誘電材料の１つの層と、
を備えた半導体構造であって、
前記誘電材料の１つの層は、
前記１つの層と前記第１のＩＩＩ−Ｖ族材料半導体層との間の界面において結晶構造を有する第１領域と、
非晶質構造を有する第２領域と、
をさらに含む、半導体構造。
【請求項１２】
前記第２領域は、前記第１領域と、前記誘電材料の１つの層の上面と、の両方に隣接する、請求項１１記載の半導体構造。
【請求項１３】
前記半導体構造は、前記第１のＩＩＩ−Ｖ族材料半導体層と前記誘電材料の１つの層との間に形成される第２のＩＩＩ−Ｖ族材料半導体層と、前記第１のＩＩＩ−Ｖ族材料半導体層と前記第２のＩＩＩ−Ｖ族材料半導体層との界面に形成される２次元電子ガス（２ＤＥＧ）領域と、をさらに含む、請求項１１記載の半導体構造。
【請求項１４】
前記第１のＩＩＩ−Ｖ族材料半導体層は、シリコン基板上に形成される、請求項１１記載の半導体構造。
【請求項１５】
前記誘電材料の格子定数は、前記第２のＩＩＩ−Ｖ族材料半導体層の格子定数とは異なる、請求項１１記載の半導体構造。
【請求項１６】
前記誘電材料の１つの層は、前記第２のＩＩＩ−Ｖ族材料半導体層上に、原子層堆積を用いて、誘電材料を堆積させる工程により形成される、請求項１１記載の半導体構造。
【請求項１７】
前記誘電材料の１つの層は、１つよりも多いモノレイヤーを含む、請求項１１記載の半導体構造。
【請求項１８】
前記結晶−非晶質誘電材料の１つの層は、前記第１領域と前記第２領域との間に、界面領域をさらに含む、請求項１１記載の半導体構造。
【請求項１９】
前記第１領域から前記第２領域への転移は、前記誘電材料の１つの層の所定の厚さで生じる、請求項１１記載の半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＩＩＩ−Ｖ族材料（例えば窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）及びガリウムヒ素（ＧａＡｓ））、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）及び高電子移動度トランジスタ（ＨＥＭＴ）デバイスと共に使用するための、誘電材料用の新規な構造並びに構造を製造する方法に関する。
【背景技術】
【０００２】
シリコンＭＯＳＦＥＴデバイスの成功の大部分は、高品質な誘電材料をシリコン基板上に、誘電材料とシリコンとの間に高い界面電荷を生じることなく堆積できるという事実に基づく。高い界面電荷は、シリコンと誘電材料の界面の電子密度に悪影響を与えることがあり、これにより、誘電材料の堆積が安定せず、信頼性が低くなることがあるため、高い界面電荷は望ましくない。二酸化シリコン（ＳｉＯ２）等の誘電材料は、信頼性の高い結晶性界面と極めて低い界面電荷密度とを有するシリコン結晶上に形成できる。これらの特性は、ＳｉＯ２がゲート誘電体として使用される際に、閾値電圧の精密な制御を可能にし、これによりＭＯＳＦＥＴデバイスの安定的かつ信頼性のある加工を可能にする。誘電材料は、シリコンＭＯＳＦＥＴデバイス内の接続金属を絶縁するために必要である。このように、ＭＯＳＦＥＴデバイス内のシリコンと誘電材料との間の界面電荷は、ＭＯＳＦＥＴの動作の有効性を低下させることがあり、電子密度への影響を避けるために十分に低くなければならない。シリコンは、その特性がこの目的の助けとなるため、普及している。
【０００３】
シリコンをＩＩＩ−Ｖ族材料と置き換えることについて、研究が行われている。ＩＩＩ−Ｖ族材料は、元素の周期表のＩＩＩ族からの少なくとも１つの元素と、元素の周期表のＶ族からの少なくとも１つの元素とを含む材料を意味する。シリコンを置き換えることにより、ＩＩＩ−Ｖ族材料を使用する半導体デバイスは、高い電子移動度、高い絶縁破壊電界（electric breakdown field）、及び大きなバンドギャップ等の利点を有する。これらの利点により、ＩＩＩ−Ｖ族材料系は、高電圧及び高温での動作に適する。例えば、高電圧電界効果トランジスタ（ＦＥＴ）において、ゲートとソースとの間に印加される典型的な電圧は非常に小さいのに対し（−２０Ｖから＋１０Ｖ）、ドレインとソースとの間の電圧は、用途によって、大きく変動することがある（０Ｖから５０００Ｖを超えるまで）。このような高電圧を維持するため、ＧａＮ等の、高い絶縁破壊電界を有するＩＩＩ−Ｖ族材料は、シリコン等の半導体に優る利点を有する。
【０００４】
しかし、高電圧用の信頼性のあるＩＩＩ−Ｖ族材料系の形成は、重大な課題を伴う。純粋な（すなわち、非極性の）材料系であって、反転対称性を有するシリコンとは異なり、ＩＩＩ−Ｖ族材料は極性材料であって、電子はＩＩＩ族材料よりもＶ族材料に引きつけられる。誘電材料がＩＩＩ−Ｖ族材料上に堆積される際、このような材料の極性により、ＩＩＩ−Ｖ族材料と堆積した誘電材料との間の界面に、望ましくない高い界面電荷密度が生じる。
【０００５】
通常、ＩＩＩ−Ｖ族材料の分極の大部分は結晶構造内に含まれ得るが、結晶構造の終点（termination point）（例えば、ＩＩＩ−Ｖ族材料の表面）において、未結合手（dangling bond）は、ＩＩＩ−Ｖ族材料と堆積した誘電材料の表面との間で、（非常に高い表面電荷密度を生じる）表面状態を誘起する。したがって、例えばＳｉＯ２又は窒化シリコン（Ｓｉ３Ｎ４）等の従来の誘電材料は、ＩＩＩ−Ｖ族材料に対応しない。
【０００６】
ＩＩＩ−Ｖ族材料のこれらの特性の結果として、窒化アルミニウムガリウム（ＡｌＧａＮ）又はＧａＮ等のＩＩＩ−Ｖ族材料の上部に堆積したＳｉＯ２又は別の酸化物系誘電材料は、酸化物系誘電材料をＩＩＩ−Ｖ族材料の表面の未結合手と反応させ、不均一性につながる制御の困難な界面が生じる。不均一性により、ランダム欠陥及び誘電体層と基板との間の界面における捕獲電荷（trapped charge）が生じ、これにより、基板をさらに加工する際に不安定な状態を生じるため、不均一性は望ましくない。結果的に、酸化物系誘電体を使用して、ＩＩＩ−Ｖ族基板上に高性能な半導体デバイスを大規模に製造することは難しい。
【０００７】
さらに、界面における電荷密度は、堆積条件及び表面洗浄方法に非常に敏感である。これらの要因に対して堆積プロセスが敏感であるために、従来の誘電材料とＩＩＩ−Ｖ族材料との間の堆積プロセスの再現は信頼性がなく、これにより、ウエハ内又はウエハ間でも、大きな閾値電圧の変動が生じる。
【０００８】
ＩＩＩ−Ｖ族ＭＯＳＦＥＴの商業化は、安定なゲート酸化物及び安定なパッシベーション材料が入手できないことにより、さらに妨げられている。別の問題は、再現可能かつ信頼性のあるＩＩＩ−Ｖ族材料系用誘電材料の欠如である。
【０００９】
したがって、ＩＩＩ−Ｖ族材料の表面電荷から生じる問題を解決する方法が必要である。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体構造及びその製造方法を提供する。
【課題を解決するための手段】
【００１１】
本開示では、第１のＩＩＩ−Ｖ族半導体層上に、誘電材料の１つの層を製造する新規な方法を記載する。その方法は、第１のＩＩＩ−Ｖ族材料半導体層を形成するステップを含んでもよい。この第１のＩＩＩ−Ｖ族材料半導体層は、同様の格子定数を有するＩＩＩ−Ｖ族材料基板、シリコン基板、又はサファイア等の他のホスト基板上に形成されてもよい。その方法の別のステップは、第１のＩＩＩ−Ｖ族材料半導体層上に、第１及び第２領域を含む誘電材料の１つの層を形成することを含んでもよい。誘電材料の第１領域は、誘電材料の１つの層の下面に位置し、かつ誘電材料の１つの層と第１のＩＩＩ−Ｖ族材料半導体層との間の界面に位置する。誘電材料の第２領域は第１領域に隣接してもよく、誘電材料の１つの層の上面に位置してもよい。第１及び第２領域はいずれも、誘電材料の１つの層内にあり、第１領域は第２領域に転移する。第１領域は結晶構造を有してもよく、第２領域は非晶質構造を有してもよい。一実施形態によると、誘電材料層は、誘電材料の１つの層が結晶領域及び非晶質領域を含むところで形成される。この種の構造は、ランダムな結晶方位で、ドメイン境界により隔てられる様々な結晶ドメインを含む多結晶構造として知られるものとは異なる。
【００１２】
本開示では、第１のＩＩＩ−Ｖ族材料半導体層を含む新規な半導体構造も記載する。第１のＩＩＩ−Ｖ族材料半導体層は、基板上に形成してもよい。半導体構造は、第１のＩＩＩ−Ｖ族材料半導体層上に形成される誘電材料の１つの層をさらに含む。誘電材料の１つの層は、さらに第１領域及び第２領域を含む。誘電材料の１つの層の第１領域は、結晶構造を有してもよい。第１領域は、誘電材料の１つの層の下面に隣接してもよく、かつ誘電材料の１つの層と第１のＩＩＩ−Ｖ族材料半導体層との間の界面に隣接してもよい。誘電材料の１つの層の第２領域は、誘電層材料の１つの層の上面に隣接し、非晶質構造を有する。一実施形態において、誘電材料層は、誘電材料の１つの層内に、結晶領域及び非晶質領域を含む。
【図面の簡単な説明】
【００１３】
【図１Ａ】実施形態による半導体構造の断面図である。
【図１Ｂ】実施形態による第２の半導体構造の断面図である。
【図１Ｃ】実施形態による第２の半導体構造を示す断面図である。
【図２】実施形態による誘電体層を示す断面図である。
【図３】実施形態による原子レベルの堆積を使用した半導体構造を製造する方法のステップを示す図である。
【図４Ａ】実施形態による第１前駆体を使用した原子レベルの堆積の１サイクルを示す図である。
【図４Ｂ】実施形態による第２前駆体を使用した原子レベルの堆積の１サイクルを示す図である。
【図４Ｃ】実施形態による第１前駆体を使用した原子レベルの堆積の１サイクルを示す図である。
【図５】Ａｌ組成の関数としての２ＤＥＧの濃度とＡｌＧａＮの厚さとの関係を示す図である。
【図６】２つの異なるゲート誘電材料で製造された２つのＧａＮ  ＭＯＳＦＥＴのＦＥＴ特性を比較する図であり、（ａ）は従来のＳｉＮｘ、（ｂ）は複合Ａｌ２Ｏ３／ＣＡ−ＡｌＮを示す。
【発明を実施するための形態】
【００１４】
本開示は、ＩＩＩ−Ｖ族ＨＥＭＴデバイスのためのＩＩＩ−Ｖ族材料系の上に堆積した誘電材料の独特な構造並びに当該デバイス及び誘電材料の製造方法を記載し、本出願に添付の図面を参照して、以下で詳細に議論される。なお、図面は例示の目的のみのために提供され、縮尺通りには描かれていない。
【００１５】
以下の記載では、本開示の様々な特徴を示すため、特定の構造、材料、寸法、及び方法ステップに関する多くの詳細を明らかにする。しかし、当業者の１人は、他の種類の同様の構造、材料、寸法及びステップを使用して、本開示の様々な実施形態が実施され得ることを認識するであろう。
【００１６】
図１Ａ、図１Ｂ、及び図１Ｃは、第１層１１０及び誘電体層１２０を有するＩＩＩ−Ｖ族材料結晶性半導体構造１００を示し、第１層１１０は、窒化ガリウム（ＧａＮ）等のＩＩＩ−Ｖ族材料を含んでもよい。図１Ａは、第１層１１０のみからなる半導体構造１００を図示する。図１Ｂは、第１層１１０に隣接する第２層１３０を有する半導体構造１００の別の実施形態を示し、第２層１３０も、ＩＩＩ−Ｖ族材料を含んでもよい。第１層１１０及び第２層１３０はそれぞれ、ＩＩＩ−Ｖ族材料の１つの層又は複数のサブレイヤー（sub-layer）を含んでもよい。例えば、図１Ｃに示されるように、第２層１３０は、ＩＩＩ−Ｖ族材料の第１サブレイヤー１３０ａ（例えば、ＡｌＧａＮ）及びＩＩＩ−Ｖ族材料の第２サブレイヤー１３０ｂ（例えば、ＧａＮ）を含んでもよい。第２層１３０は、示された数のサブレイヤーに限らず、ＩＩＩ−Ｖ族材料を含む追加のサブレイヤーを含んでもよい。例示の目的のみのために、この開示の残りの部分では、第１層１１０はＧａＮを含むものとして、また第２層１３０はＡｌＧａＮを含むものとして記載していく。しかし、任意のＩＩＩ−Ｖ族材料を第１層１１０及び第２層１３０に使用でき、任意のＩＩＩ−Ｖ族材料はＧａＮ及びＡｌＧａＮだけに限定されないことに注意すべきである。さらに、第１層１１０は、他の材料も含んでもよい。例えば、第１層１１０は、（１１１）シリコン基板上で成長するＧａＮ材料も含んでもよい。
【００１７】
図１Ｂを再度参照すると、ＩＩＩ−Ｖ族半導体構造１００は、第１層１１０と、第１層１１０の上部に形成される第２層１３０とを含んでもよい。この構成では、第１層１１０は、［１０００］結晶方位内にあってもよい。基板がこのように配向している場合、第１層１１０と第２層１３０との間に自発分極の差が存在し、これにより第１層１１０と第２層１３０との間の界面に形成される電子シート（２次元電子ガス（two-dimensional electron gas）、２ＤＥＧ）１１０ａが誘起される。第１層１１０と第２層１３０との間の分極の差は、第１層１１０と第２層１３０の材料の違いの結果である。２ＤＥＧ領域１１０ａは高い電子移動度を有するため、低チャネル抵抗、デバイス動作中の高速スイッチングを促進し、また、第１層１１０と第２層１３０との界面に沿って、電流が流れることを可能にする。
【００１８】
ここで、２ＤＥＧ領域１１０ａの濃度は、第２層１３０の組成の関数である。例えば、第２層１３０のＡｌＧａＮ中のＡｌが増加すると、２ＤＥＧ領域１１０ａの濃度が増加するであろう。この増加は、ＡｌＧａＮ材料中のＡｌの量が増えると、第１層１１０の界面と第２層１３０との間の分極の差が増加することにより発生する。分極の差の増加によって、見かけ上の正のシート電荷が起こり、２ＤＥＧ領域１１０ａの濃度を増加させる。あるいは、層１３０内のドーピングにより、２ＤＥＧを増加又は減少させることができる。
【００１９】
一例として、Ａｌ組成（モル分率）が０.２１のとき、第２層１３０の厚さに対する２ＤＥＧ領域１１０ａの濃度を、図５に示す。モル分率は、ＩＩＩ族分子中に存在する合計モル数に対する、１つのＩＩＩ族成分のモル数の比率を表す。
【００２０】
図１Ａに移ると、（第２層１３０の上部に形成されている誘電体層１２０を図示する図１Ｂと比較して）第２層１３０が存在しないため、誘電体層１２０は第１層１１０上に形成される。誘電材料の例示的な例は、窒化アルミニウム（ＡｌＮ）、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ）、窒化インジウムガリウム（ＩｎｘＧａ１−ｘＮ）、ヒ化アルミニウム（ＡｌＡｓ）、及びリン酸アルミニウム（ＡｌＰ）である。例示の目的のみのために、この開示の残りの部分では、誘電体層１２０の誘電材料をＡｌＮとして記載しているが、ヒ化物及びリン化物材料系を含む他の材料を使用することも可能である。例えば、ＡｌＡｓ又はＡｌＰを使用してもよい。誘電材料を選択するための１つの考慮事項は、誘電材料と基板材料との間の格子不整合（lattice mismatch）上の相違である。格子不整合は、結晶構造から非晶質構造への転移（transition）の駆動力である。したがって、第１層１１０と誘電体層１２０との間の界面電荷を最小化する材料を選択することが望ましい。
【００２１】
図２は、一実施形態における誘電体層１２０の断面図を示す。誘電体層１２０は、１種類の材料を含み、結晶領域２００、界面領域２２０、及び非晶質領域２１０を有する１つの層である。結晶領域２００は、層２３０と隣接し、層２３０と接触して形成される。層２３０は、図１Ｂの第２層１３０又は図１Ａの第１層１１０に相当し得る。層２３０も、ＩＩＩ−Ｖ族材料を含んでもよい。結晶領域２００は、誘電体層１２０の下面、及び誘電体層１２０と層２３０との間の界面に隣接している。
【００２２】
誘電体層１２０のこの２つの性質が、ＩＩＩ−Ｖ族表面の分極の問題を解決する。誘電体層１２０の結晶領域２００は、その下の層２３０と同様の結晶構造を有するため、層２３０の高い界面電荷を最小化する。誘電体層１２０の反対側では、非晶質領域２１０により、その上に他の材料が堆積できる繰り返し可能かつ再現可能な表面が提供されるが、これは、結晶領域２００と対照的に、非晶質領域２１０が、ほとんど又は全く表面電荷又は未結合手を有しないためである。非晶質領域２１０が一度形成されると、未結合手により反応が引き起こされるおそれなく、他の材料が非晶質領域２１０の上に容易に堆積できる。
【００２３】
結晶領域２００と非晶質領域２１０との間に、界面領域２２０がある。界面領域２２０は、誘電材料の結晶領域２００から非晶質領域２１０への転移を表す（全て誘電体層１２０内）。界面領域２２０に隣接して誘電体層１２０の上側が非晶質領域２１０である。誘電体層１２０の誘電材料と、その下の層２３０との間には、結晶領域２００を非晶質領域２１０に転移させるために、適切な格子不整合があるべきである。非晶質領域２１０は結晶領域２００と同じ誘電材料を含むが、非晶質構造を有する。誘電体層１２０の結晶領域２００は、５ｎｍの厚さ（約２０層の原子モノレイヤーと同等）を有してもよいが、この厚さは、選択した誘電材料の格子定数と、その下の層２３０の格子定数との間の不整合の量に依存し得る。寸法及び厚さ等の、界面領域２２０の特性は、堆積プロセスの特定のパラメータ、例えば温度及び前駆体ガスの選択等に依存し、これを図３と関連して、以下で議論していく。したがって、結晶領域２００が非晶質領域２１０に転移する厚さは、堆積プロセスの選択された動作パラメータに基づいて、所定の厚さで生じ得る。
【００２４】
図３は、上記の独特な結晶−非晶質構造を生じる方法により、ＩＩＩ−Ｖ族材料上に誘電体層（例えば、図２の誘電体層１２０）を形成するステップを示す。図３に示すステップについて、図４Ａ〜図４Ｃと共に議論していくが、図４Ａ〜図４Ｃは、原子レベルの堆積（atomic level deposition：ＡＬＤ）プロセスのステップの一実施形態を図示している。このプロセスは、反応器システム内で起こってもよく、２００℃〜５００℃の温度で起こってもよい。
【００２５】
図３のステップ３００では、ターゲット面の洗浄により、堆積プロセスが始まる。ターゲット面は、図１Ａの第１層１１０又は図１Ｂの第２層１３０であり得る。洗浄ステップは、結晶構造を得るために必要である。なぜなら、環境汚染（environmental contamination）又はウエハの取り扱いのために、ターゲット面（例えば、図４Ａの層４００）の表面に何らかの異物が存在することがあり、洗浄ステップは、この異物を除去するからである。ステップ３００は、自然酸化物（native oxide）の湿式化学エッチング、及び／又は堆積直前のｉｎ−ｓｉｔｕプラズマ洗浄により行ってもよい。湿式化学エッチングでは、有機及び／又は無機材料を除去するため、層４００の表面を湿式化学洗浄で処理してもよい。湿式化学エッチングの後、（プラズマ発生による）反応性ラジカル、又はイオン衝撃（ion bombardment）を使用したｉｎ−ｓｉｔｕ表面洗浄を行ってもよい。ｉｎ−ｓｉｔｕ表面洗浄では、プラズマ及びイオンのエネルギーは、自然酸化物等の汚染物質を層４００から洗い流すほど十分に高い必要があるが、層４００を損傷させるほど高くあってはならない。したがって、この目的では、遠隔プラズマ源（remote plasma source）が好まれることがある。
【００２６】
ターゲット面が清浄されると、ステップ３１０において、第１前駆体のモノレイヤー（monolayer）が、望ましい温度で、ターゲット層の表面上に堆積し、過剰な第１前駆体がパージされる。図４Ａは、図３のステップ３１０の一実施形態を示す。ここで、図４Ａ及び図３のステップ３１０は、ＡＬＤプロセスのサイクルを表す。ＡＬＤサイクルは、層４００が１つの前駆体の曝露を１回受け、単原子若しくは単分子の厚さを有する層、又はモノレイヤーを形成することから構成される。各サイクルでモノレイヤーが堆積するため、前駆体は基板上に均一に堆積でき、これにより基板上に堆積する材料の精密な制御が可能になる。特に、図４Ａは、第１前駆体（例えば、誘電体層の一部を形成する元素のガス種）をＡＬＤシステム内へ、望ましい温度で導入することを伴う。一実施形態では、第１前駆体４１０ａは、窒素ガス、Ｎ２等の窒素前駆体である。
【００２７】
いくつかの第１前駆体は、層４００の洗浄表面上の未結合手（図示せず）と反応して、結合した第１前駆体のモノレイヤー４１０を生じる。過剰な前駆体４１０ａは、結合しないまま残存する。したがってステップ３１０により、層４００の表面上に結晶構造を有する第１前駆体のモノレイヤー４１０が形成され、１以上の過剰な前駆体４１０ａが残る。
【００２８】
図４Ａは、転位（dislocation）４１０ｂの形で、前駆体４１０ａと層４００との間の格子定数の不整合による効果も図示する。この転位４１０ｂは、モノレイヤー４１０の結晶構造の一部を形成しない前駆体原子を表す。転位４１０ｂは、前駆体４１０ａとその下の層４００のＩＩＩ−Ｖ族材料との間の格子定数の不整合の結果である。ある一定の厚さで、層４００は、ある一定の数の転位４１０ｂを許容でき、結晶構造を維持できる。図４Ａ（及びこれに続く図面）に示される転位４１０ｂは、例示の目的のためだけのものであり、実際の描写であることを必ずしも意図しない。さらに図３のステップ３１０で、（図４Ａに示される）任意の過剰な前駆体４１０ａが、次のサイクルに移る前にパージされる。
【００２９】
図３を再度参照すると、ステップ３２０において、ＡＬＤシステムは、モノレイヤーを第２前駆体に曝露する。一実施形態において、第２前駆体は、トリメチルアルミニウム（ＴＭＡ）等のアルミニウム前駆体である。ＴＭＡが、存在している第１前駆体のモノレイヤーと反応すると、（例えば、アルミニウムで構成される）第２前駆体のモノレイヤーが、第１前駆体のモノレイヤー上に形成され得る。一実施形態において、第１前駆体のモノレイヤー及び第２前駆体のモノレイヤーが結合し、誘電体層を形成する。堆積プロセスを進める前に、過剰な第２前駆体をパージしてもよい。
【００３０】
図３のステップ３２０の一実施形態を、図４Ｂに図示する。示されるように、第１前駆体のモノレイヤー４１０を、第２前駆体４２０ａに曝露する。第２前駆体４２０ａがモノレイヤー４１０と反応すると、第２前駆体のモノレイヤー４２０が形成される（これにより誘電体層４３０になる）。図４Ｂでは、（図４Ａの）第１前駆体４１０ａ及び第２前駆体４２０ａを含む、拡大した転位４２０ｂも示す。
【００３１】
図３を再度参照すると、ステップ３３０において、ＡＬＤシステムは、ステップ３１０について記載したような第１のサイクルを繰り返し、再度モノレイヤーを第１前駆体に曝露する。ステップ３１０について議論したように、第１前駆体は、窒素ガス、Ｎ２であってもよい。第１前駆体は誘電体層と反応し、存在している第２前駆体のモノレイヤーの上部に別のモノレイヤーを形成し得る。一実施形態において、第１前駆体のモノレイヤー、第２前駆体のモノレイヤー、及び第１前駆体のモノレイヤーが結合し、誘電体層を形成する。その後、過剰な第１前駆体を、システムからパージしてもよい。
【００３２】
図３のステップ３３０の一実施形態を図４Ｃに図示する。ＡＬＤシステムは、層４００、第１前駆体のモノレイヤー４１０、及び第２前駆体のモノレイヤー４２０を、第１前駆体４１０ａに曝露することで、第１のサイクルを繰り返す。これにより、第２前駆体４２０ａのモノレイヤー４２０上に形成されるべき、第１前駆体４１０ａの別のモノレイヤー４１０が生じる。したがって、誘電体層４３０の厚さは、別のモノレイヤーにより増加する。図４Ａ及び４Ｂにそれぞれ示される転位４１０ｂ及び４２０ｂと比較して、転位４１０ｃのサイズも増加する。
【００３３】
図３を再度参照すると、ステップ３４０において、誘電体層の望ましい厚さが得られたか判定される。一例として、図２について上述したように、誘電体層が結晶領域及び非晶質領域を含むとき、望ましい厚さになり得る。この厚さは、ある一定の数のサイクルが繰り返され、誘電体層４３０が結晶領域に隣接する非晶質領域を含んだ後に達成できる。
【００３４】
結晶領域（例えば、図２の２００）から非晶質領域（例えば、図２の２１０）への誘電体層４３０の最終的な転移は、図４Ａ〜図４Ｃに示される転位（すなわち、それぞれ４１０ｂ、４２０ｂ、４１０ｃ）の結果である。結晶構造を有する誘電体層４３０が、その下の層４００のＩＩＩ−Ｖ族材料との界面に形成されると、誘電体層４３０を形成する材料と層４００を形成するＩＩＩ−Ｖ族材料との間に、格子定数の不整合が存在するにもかかわらず、ある一定の厚さの誘電体層４３０で結晶構造が維持される。一例として、（Ａｌ及びＮのモノレイヤーで構成される）ＡｌＮ誘電体層は、約１０ナノメートル後に非晶質になる。他の実施形態において、誘電体層が非晶質になり得る厚さは、誘電材料とその下のＩＩＩ−Ｖ族材料との間の格子定数の不均衡に依存するとともに、温度等の堆積条件にも依存する。例えば、適切な堆積温度は、第１前駆体４１０ａ及び第２前駆体４２０ａの化学的性質に依存する。図３についての上記のプロセスは、誘電体層４３０として、他の任意の材料の使用を伴ってもよいが、ただしその材料が、その下の層４００のＩＩＩ−Ｖ族材料に対し、適切な格子定数の不整合を有する場合に限る。
【００３５】
モノレイヤー堆積の各繰り返しサイクル（例えば、図４Ａ及び図４Ｃの４１０、図４Ｂの４２０）後に、転位（例えば、図４Ａの４１０ｂ、図４Ｂの４２０ｂ、又は図４Ｃの４１０ｃ）が拡大するほど、誘電体層４３０に歪みが生じる。堆積した各モノレイヤーによって誘電体層４３０の厚さが増加するほど、歪みエネルギーが増加する。誘電体層４３０内の歪みエネルギーが高くなり過ぎると、歪みを解放するために、より多くの転位が形成される。転位の数が増加するほど、結晶ドメインは小さくなり、転位により歪みが増大する結果、結晶方位をもはや維持できなくなると、誘電体層は最終的に結晶領域（例えば、図２の２００）から非晶質領域（例えば、図２の２１０）へと転移する。そして、歪みエネルギーを減少させるため、非晶質領域（例えば、図２の２１０）が形成される。
【００３６】
図４Ｃは、堆積のサイクルが一度のみ行われた状態を示している。このため、図４Ｃに示した誘電体層４３０では、転位の数が少なく、結晶構造が維持されている。図４Ｃに示した誘電体層４３０は、例えば、図２に示した結晶領域２００の一部に相当する。このように、堆積のサイクル数が小さく、誘電体層４３０が薄い場合には、誘電体層４３０の全体は、図２に示した結晶領域２００に相当する。
【００３７】
ここで、図４Ｃに示した状態から更に堆積のサイクルを繰り返して、誘電体層４３０が厚くなると、誘電体層４３０の上部では、転位の数が増加し、歪が大きくなる。このため、誘電体層４３０の上部において、結晶領域から非晶質領域への転移が生じる。つまり、誘電体層４３０の上部に非晶質領域（例えば、図２の非晶質領域２１０）が形成される。このとき、誘電体層４３０の下部では、結晶構造（例えば、図２の結晶領域２００）が維持されたままである。このように堆積のサイクルを繰り返すことによって、下部の結晶領域と、上部の非晶質領域と、を有する誘電体層４３０が形成される。そして、下部の結晶領域と上部の非晶質領域との間には、界面領域（例えば、図２の界面領域２２０）が形成される。界面領域では、結晶と非晶質とが混ざった状態である。
【００３８】
以上説明したように、ある程度の厚さを有する誘電体層４３０の下部が結晶領域を構成し、上部が非晶質領域を構成する。例えば、下部の結晶（Crystalline）領域と上部の非晶質（Amorphous）領域とを含むＡｌＮ誘電体層を、ＣＡ−ＡｌＮと称する。
【００３９】
誘電体層４３０の望ましい厚さは、（図２について上述した）界面層２２０を含んでもよい。界面領域２２０の厚さは、堆積温度の制御と共に、前駆体４１０ａ及び４１０ｂのサイクルを回すことにより制御してもよい。
【００４０】
一度望ましい厚さが得られると、ＡＬＤプロセスは完了する。
【００４１】
このように、図３に記載されるプロセスにより、誘電材料の１つの層を、再現可能な界面特性を有するＩＩＩ−Ｖ族材料系上に安定的かつ信頼性高く堆積させることができる。非晶質層における表面構造により、安定的に再現可能であり、さらに加工できる界面が得られる。結晶及び非晶質構造の独特な２つの構成により、誘電材料は、単一の均一構造の誘電材料とは全く異なる材料特性を有する。
【００４２】
誘電材料の堆積にＡＬＤシステムを使用する別の利点は、ウエハ内及びウエハ間の閾値電圧の均一性である。誘電材料としてＡｌＮを使用する例において、上記で議論したように、Ａｌ及びＮの前駆体は、ＡＬＤシステムで代わりに用いられ、１つのモノレイヤーが一度に堆積するため、誘電体層の非常に高い均一性が可能になる。この高い均一性により、結晶構造から非晶質構造への転移の精密な制御も可能になる。この高い均一性及び精密な制御により、均一な閾値電圧を有する半導体デバイスの形成が可能になる。
【００４３】
ＩＩＩ−Ｖ族材料基板を誘電材料と組み合わせることで、従来のシリコン系誘電体で見られる電圧変化と同様の電圧変化が得られる。図６は、これら２つの異なる組み合わせの試験結果の比較を示す。図６のグラフは、２つの異なるゲート誘電材料で製造したＧａＮ  ＭＯＳＦＥＴのＦＥＴ特性を示しており、（ａ）は従来のＳｉＮｘ材料を有するもの、（ｂ）は複合Ａｌ２Ｏ３／ＣＡ−ＡｌＮを有する第２のものである。グラフを得る際には、１０Ｖのドレイン電圧を印加し、ゲート電圧を−１２Ｖから０Ｖまで掃引する。Ａｌ２Ｏ３／ＣＡ−ＡｌＮ誘電材料を有するＭＯＳＦＥＴを示すグラフは、従来のＳｉＮｘ材料と同等の均一な閾値電圧を示す。
【００４４】
予期しない効果として、誘電体層の下にある材料の導電率の向上がある。誘電材料としてＡｌＮ、ＩＩＩ−Ｖ族材料としてＡｌＧａＮを使用した上記の例において、ＡｌＮ／ＡｌＧａＮ界面の結晶構造は、１０ｎｍ厚みのＣＡ−ＡｌＮがＡｌＧａＮ材料上に堆積した下記の例で示すように、ホール（Hall）測定法により測定される電子濃度の増加によっても証明できる。
【表１】
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表１は、誘電体の下にある材料層の抵抗が減少したことを示し、これは半導体の導電率の向上を意味する。２ＤＥＧ濃度の増加は、堆積したＡｌＮの分極効果及びその結晶性を示唆する。２ＤＥＧ濃度の増加は、分極材料の厚さの増加を示す。
【００４５】
ＡｌＮは、誘電材料の一例として例示のため使用されるが、誘電材料とその下のＩＩＩ−Ｖ族材料層との間で、格子定数に違いがあれば、他の材料を使用してもよい。例えば、ＡｌｘＧａ１−ｘＮ又はＩｎｘＧａ１−ｘＮは、同じ効果を有し得る。別の例として、ＣＡ−ＡｌＡｓはＧａＮ系ＦＥＴ上で使用でき、ＣＡ−ＡｌＰはＩｎＰ系ＦＥＴ上で使用できる。ＡＬＤは、誘電材料を堆積させる好ましい方法として使用されるが、堆積プロセスの始めに良好な結晶品質の材料で開始できる限り、他の技術を使用してもよい。言い換えると、ＩＩＩ−Ｖ族材料上に最初に堆積する結晶層が得られる方法であれば、他の方法が許容される。
【００４６】
様々な態様の他の目的、利点及び実施形態は、本分野の当業者に明らかであり、説明及び添付の図面の範囲内である。例えば、ただし限定することなく、構造的又は機能的要素を、前述の開示と矛盾せずに再編成してもよい。同様に、前述の開示による原理は他の例に適用でき、他の例は、ここで詳細に具体的に記載しない場合であっても、前述の開示の範囲内にあるであろう。
【符号の説明】
【００４７】
１００…ＩＩＩ−Ｖ族材料結晶性半導体構造、  １１０…第１層、  １１０ａ…電子シート（２ＤＥＧ領域）、  １２０…誘電体層、  １３０…第２層、  ２００…結晶領域、  ２１０…非晶質領域、  ２２０…界面領域、  ２３０、４００…層、  ４１０…第１前駆体のモノレイヤー、  ４１０ａ…第１前駆体、  ４１０ｂ、４１０ｃ、４２０ｂ…転位、  ４２０…第２前駆体のモノレイヤー、  ４２０ａ…第２前駆体、  ４３０…誘電体層
【図３】
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【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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