(57)【要約】【課題】低電圧動作とオフ電流の低減とを両立する。【解決手段】半導体装置１は、半導体基板２の表面に形成される柱状の半導体ピラーＳＰａと、半導体ピラーＳＰａの下端に接して形成される下部拡散層７ａと、半導体ピラーＳＰａの上部に形成されるＬＤＤ拡散層１１ａと、ゲート絶縁膜９を介して半導体ピラーＳＰａの側面を覆うゲート電極Ｇａとを備え、ＬＤＤ拡散層１１ａは、それぞれ半導体ピラーＳＰａの側面２ａＳに沿って形成される部分１０ａ，１０ｂと、部分１０ａ，１０ｂに挟まれるように形成される部分１０ｃとを含み、部分１０ａ，１０ｂの下面１０ａＬ，１０ｂＬは、部分１０ｃの下面１０ｃＬに比べて、半導体ピラーＳＰａの上面２ａＵから遠い場所に位置する。【選択図】図１
2016063124.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成される柱状の第１の半導体ピラーと、
前記第１の半導体ピラーの下端に接して形成される第１の下部拡散層と、
前記第１の半導体ピラーの上部に形成される第１の上部拡散層と、
第１のゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極とを備え、
前記第１の上部拡散層は、それぞれ前記第１の半導体ピラーの側面に沿って形成される第１及び第２の部分と、前記第１及び第２の部分に挟まれるように形成される第３の部分とを含み、
前記第１及び第２の部分の下面は、前記第３の部分の下面に比べて、前記第１の半導体ピラーの上面から遠い場所に位置する
ことを特徴とする半導体装置。
【請求項２】
前記第３の部分は、柱状に形成され、
前記第１及び第２の部分はそれぞれ、前記第３の部分の側面と前記第１の半導体ピラーの側面との間の領域に形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体ピラーは円柱形であり、
前記第３の部分は、前記第１の半導体ピラーと円柱軸を共有する円柱形に形成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２の部分はそれぞれ、前記第３の部分の側面と前記第１の半導体ピラーの側面との間の領域に円筒状に形成された拡散層の一部分である
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１及び第２の部分それぞれの下面は、前記第３の部分に近い部分ほど前記第１の半導体ピラーの上面までの距離が短くなるテーパー状に形成される
ことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記半導体基板の表面に形成される第２の半導体ピラーと、
前記第２の半導体ピラーの下端に接して形成される第２の下部拡散層と、
前記第２の半導体ピラーの上部に形成される第２の上部拡散層と、
第２のゲート絶縁膜を介して前記第２の半導体ピラーの側面を覆う第２のゲート電極とを備え、
前記第２の上部拡散層は、それぞれ前記第２の半導体ピラーの側面に沿って形成される第４及び第５の部分と、前記第４及び第５の部分に挟まれるように形成される第６の部分とを含み、
前記第４及び第５の部分の下面は、前記第６の部分の下面に比べて、前記第２の半導体ピラーの上面からの距離が同じか又は近い場所に位置する
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板の主面に第１の半導体ピラーを形成する工程と、
前記第１の半導体ピラーの下端に接する第１の下部拡散層を形成する工程と、
第１のゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極を形成する工程と、
前記第１の半導体ピラーの上部に、それぞれ前記第１の半導体ピラーの側面に沿って形成される第１及び第２の部分と、前記第１及び第２の部分に挟まれるように形成される第３の部分とを含む第１の上部拡散層を、前記第１及び第２の部分の下面が前記第３の部分の下面に比べて前記第１の半導体ピラーの上面から遠い場所に位置するように形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の半導体ピラーを形成する工程では、前記半導体基板の主面に第２の半導体ピラーをさらに形成し、
前記第１の下部拡散層を形成する工程では、前記第２の半導体ピラーの下端に接する第２の下部拡散層をさらに形成し、
前記第１のゲート電極を形成する工程では、第２のゲート絶縁膜を介して前記第２の半導体ピラーの側面を覆う第２のゲート電極をさらに形成し、
前記第１の上部拡散層を形成する工程では、前記第２の半導体ピラーの上部に、それぞれ前記第２の半導体ピラーの側面に沿って形成される第４及び第５の部分と、前記第４及び第５の部分に挟まれるように形成される第６の部分とを含む第２の上部拡散層を、前記第４及び第５の部分の下面が前記第６の部分の下面に比べて前記第２の半導体ピラーの上面からの距離が同じか又は近い場所に位置するようにさらに形成する
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２のゲート電極を形成した後、前記第１及び第２の半導体ピラーそれぞれの上方に開口部を有する層間絶縁膜を形成する工程と、
前記層間絶縁膜を形成した後、第１の注入深さで第１の不純物を注入することにより、前記第１の半導体ピラーの上部に仮拡散層を形成するとともに、前記第２の半導体ピラーの上部に前記第２の上部拡散層を形成する工程と、
前記開口部の内側面を覆うサイドウォール絶縁膜を形成する工程と、
前記サイドウォール絶縁膜を形成した後、前記第２の半導体ピラーの上方をレジストにより覆った状態で前記第１の不純物を打ち消すように第２の不純物を注入することによって、注入後に残存する前記仮拡散層により前記第１の半導体ピラーの上部に前記第１及び第２の部分を形成する工程と、
前記第１及び第２の部分を形成した後、前記第１の注入深さより浅い第２の注入深さで前記第１の不純物を注入することにより、前記第１の半導体ピラーの上部に前記第３の部分を形成する工程と
を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１及び第２のゲート電極を形成した後、前記第１及び第２の半導体ピラーそれぞれの上方に開口部を有する層間絶縁膜を形成する工程と、
前記第２の半導体ピラーの上方を第１のレジストにより覆った状態で、前記半導体基板の基板面内の第１の方向の一方側から斜めに第１の注入深さで第１の不純物を注入することにより、前記第１の半導体ピラーの上部に前記第２の部分を形成する工程と、
前記第２の半導体ピラーの上方を前記第１のレジストにより覆った状態で、前記第１の方向の他方側から斜めに前記第１の注入深さで第１の不純物を注入することにより、前記第１の半導体ピラーの上部に前記第１の部分を形成する工程と、
前記第１のレジストを除去した後、前記第１の半導体ピラーの上方を第２のレジストにより覆った状態で、前記第１の注入深さで第１の不純物を注入することにより、前記第２の半導体ピラーの上部に前記第２の上部拡散層を形成する工程と、
前記第２のレジストを除去した後、前記第１の注入深さより浅い第２の注入深さで前記第１の不純物を注入することにより、前記第１の半導体ピラーの上部に前記第３の部分を形成する工程と
を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記第１及び第２の半導体ピラーを形成する工程では、前記第１及び第２の半導体ピラーそれぞれの形成領域を覆うようにパターニングされたマスク膜をマスクとするエッチングによって前記第１及び第２の半導体ピラーを形成し、
前記製造方法は、
前記第１のゲート電極を形成した後、前記第２のゲート電極及び前記第２の半導体ピラーの形成領域を覆う保護絶縁膜を形成する工程と、
前記保護絶縁膜を形成した後にウエットエッチングを行うことによって前記第１の半導体ピラーの上面に残存する前記マスク膜を水平方向に後退させた後、第１の注入深さで第１の不純物を注入することにより、前記第１の半導体ピラーの上部に前記第１及び第２の部分を形成する工程と、
前記マスク膜の上面と同一の平面を構成する上面を有する層間絶縁膜を形成する工程と、
前記第１及び第２の半導体ピラーそれぞれの上方に形成された前記マスク膜を除去することにより、前記層間絶縁膜に、前記第１の半導体ピラーの上方に位置する第１の開口部と、前記第２の半導体ピラーの上方に位置する第２の開口部とを形成する工程と、
前記第１及び第２の開口部を形成した後、前記第１の半導体ピラーの上方をレジストにより覆った状態で第１の注入深さで第１の不純物を注入することにより、前記第２の半導体ピラーの上部に前記第２の上部拡散層を形成する工程と、
前記第２の開口部の内側面を覆うサイドウォール絶縁膜を形成する工程と、
前記第１の注入深さより浅い第２の注入深さで前記第１の不純物を注入することにより、前記第１の半導体ピラーの上部に前記第３の部分を形成する工程と
を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に縦型トランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ(Dynamic Randam Access Memory)などの半導体装置において、縦型トランジスタ（ＳＧＴ）の利用が拡大している。縦型トランジスタは、柱状に成型した半導体層（半導体ピラー）の上下端に拡散層（上部拡散層及び下部拡散層）を形成し、半導体ピラーの中央部側面を取り囲むようにゲート絶縁膜及びゲート電極を形成して、半導体ピラーの垂直方向中央部をチャネルとして用いるＭＯＳトランジスタである。
【０００３】
特許文献１には、縦型トランジスタを備えるＤＲＡＭの例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−０８３９４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年、半導体装置の低電圧動作化が必要とされており、そのために、上記縦型トランジスタにおいて半導体ピラーの低背化が検討されている。半導体ピラーを低背化するとゲート長が短くなるため、低い電圧で縦型トランジスタを動作させることが可能になる。
【０００６】
しかしながら、半導体ピラーを低背化するということは、上部拡散層と下部拡散層の間の距離が短くなるということを意味する。すると、オフ時のリーク電流（オフ電流）が大きくなってしまうので、用途によっては、カットオフ特性が不十分となるおそれがある。したがって、低電圧動作とオフ電流の低減とを両立できるトランジスタが求められている。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、半導体基板の表面に形成される柱状の第１の半導体ピラーと、前記第１の半導体ピラーの下端に接して形成される第１の下部拡散層と、前記第１の半導体ピラーの上部に形成される第１の上部拡散層と、第１のゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極とを備え、前記第１の上部拡散層は、それぞれ前記第１の半導体ピラーの側面に沿って形成される第１及び第２の部分と、前記第１及び第２の部分に挟まれるように形成される第３の部分とを含み、前記第１及び第２の部分の下面は、前記第３の部分の下面に比べて、前記第１の半導体ピラーの上面から遠い場所に位置することを特徴とする。
【０００８】
本発明の他の一側面による半導体装置の製造方法は、半導体基板の主面に第１の半導体ピラーを形成する工程と、前記第１の半導体ピラーの下端に接する第１の下部拡散層を形成する工程と、第１のゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極を形成する工程と、前記第１の半導体ピラーの上部に、それぞれ前記第１の半導体ピラーの側面に沿って形成される第１及び第２の部分と、前記第１及び第２の部分に挟まれるように形成される第３の部分とを含む第１の上部拡散層を、前記第１及び第２の部分の下面が前記第３の部分の下面に比べて前記第１の半導体ピラーの上面から遠い場所に位置するように形成する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、従来の半導体装置における縦型トランジスタに比べて短いゲート長を維持しつつオフ電流を低減できるので、低電圧動作とオフ電流の低減とを両立することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１の模式的な上面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）はＬＤＤ拡散層１１ａ付近における（ｂ）の拡大図あり、（ｄ）はＬＤＤ拡散層１１ｂ付近における（ｂ）の拡大図ある。
【図２】図１に示したＬＤＤ拡散層１１ａの上面を示す平面図である。
【図３】図１（ｂ）に示した半導体装置１の製造工程における垂直断面図である。
【図４】図１（ｂ）に示した半導体装置１の製造工程（図３に続く工程）における垂直断面図である。
【図５】図１（ｂ）に示した半導体装置１の製造工程（図４に続く工程）における垂直断面図である。
【図６】図１（ｂ）に示した半導体装置１の製造工程（図５に続く工程）における垂直断面図である。
【図７】図１（ｂ）に示した半導体装置１の製造工程（図６に続く工程）における垂直断面図である。
【図８】図１（ｂ）に示した半導体装置１の製造工程（図７に続く工程）における垂直断面図である。
【図９】図１（ｂ）に示した半導体装置１の製造工程（図８に続く工程）における垂直断面図である。
【図１０】図１（ｂ）に示した半導体装置１の製造工程（図９に続く工程）における垂直断面図である。
【図１１】図１（ｂ）に示した半導体装置１の製造工程（図１０に続く工程）における垂直断面図である。
【図１２】（ａ）は、本発明の好ましい第２の実施の形態による半導体装置１の模式的な上面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）はＬＤＤ拡散層１１ａ付近における（ｂ）の拡大図あり、（ｄ）はＬＤＤ拡散層１１ｂ付近における（ｂ）の拡大図ある。
【図１３】図１２に示したＬＤＤ拡散層１１ａの上面を示す平面図である。
【図１４】図１２（ｂ）に示した半導体装置１の製造工程における垂直断面図である。
【図１５】図１２（ｂ）に示した半導体装置１の製造工程（図１４に続く工程）における垂直断面図である。
【図１６】図１２（ｂ）に示した半導体装置１の製造工程（図１５に続く工程）における垂直断面図である。
【図１７】図１２（ｂ）に示した半導体装置１の製造工程（図１６に続く工程）における垂直断面図である。
【図１８】（ａ）は、本発明の好ましい第３の実施の形態による半導体装置１の模式的な上面図であり、（ｂ）は（ａ）のＡ−Ａ線に対応する半導体装置１の垂直断面図であり、（ｃ）はＬＤＤ拡散層１１ａ付近における（ｂ）の拡大図あり、（ｄ）はＬＤＤ拡散層１１ｂ付近における（ｂ）の拡大図ある。
【図１９】図１８（ｂ）に示した半導体装置１の製造工程における垂直断面図である。
【図２０】図１８（ｂ）に示した半導体装置１の製造工程（図１９に続く工程）における垂直断面図である。
【図２１】図１８（ｂ）に示した半導体装置１の製造工程（図２０に続く工程）における垂直断面図である。
【図２２】図１８（ｂ）に示した半導体装置１の製造工程（図２１に続く工程）における垂直断面図である。
【図２３】図１８（ｂ）に示した半導体装置１の製造工程（図２２に続く工程）における垂直断面図である。
【図２４】図１８（ｂ）に示した半導体装置１の製造工程（図２３に続く工程）における垂直断面図である。
【図２５】図１８（ｂ）に示した半導体装置１の製造工程（図２４に続く工程）における垂直断面図である。
【図２６】図１８（ｂ）に示した半導体装置１の製造工程（図２５に続く工程）における垂直断面図である。
【図２７】図１８（ｂ）に示した半導体装置１の製造工程（図２６に続く工程）における垂直断面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
まず、本発明の第１の実施の形態による半導体装置１の構成について、図１及び図２を参照しながら説明する。なお、図１（ａ）は半導体装置１の上面図であるが、内部の平面構造を理解可能な形で表現するために、一部の構成を透過的に描いている。この点は、後述する図１２（ａ）及び図１８（ａ）についても同様である。
【００１３】
半導体装置１は例えばＤＲＡＭであり、図１（ａ）に示すように、２種類のトランジスタＴｒａ，Ｔｒｂを備えて構成される。トランジスタＴｒａは、オフ電流を極力抑える必要のある回路に用いられるトランジスタであり、トランジスタＴｒｂは、大きなオン電流を必要とする回路に用いられるトランジスタである。
【００１４】
半導体装置１はシリコンからなる半導体基板２を備えており、この半導体基板２の主面には、シリコン酸化膜からなる素子分離用絶縁膜３が埋め込まれている。素子分離用絶縁膜３はいわゆるＳＴＩ(Shallow Trench Isolation)法による素子分離領域を構成しており、これにより半導体基板２の主面に活性領域Ｋａ，Ｋｂが区画される。活性領域ＫａにはトランジスタＴｒａが形成され、活性領域ＫｂにはトランジスタＴｒｂが形成される。
【００１５】
以下、まずトランジスタＴｒａに着目して説明する。トランジスタＴｒａは、活性領域Ｋａ内に立設された半導体ピラーＳＰａ（第１の半導体ピラー）と、活性領域Ｋａに隣接する素子分離領域内に立設された絶縁膜ピラーＩＰａとを有して構成される。半導体ピラーＳＰａと絶縁膜ピラーＩＰａとは、活性領域Ｋａの縁部を挟んで、図示したｘ方向に並置される。詳しくは後ほど説明するが、半導体ピラーＳＰａ及び絶縁膜ピラーＩＰａは、素子分離用絶縁膜３を埋め込んだ後の半導体基板２を表面から掘り下げることによって形成される。
【００１６】
活性領域Ｋａ内に位置する半導体基板２の表面のうち、半導体ピラーＳＰａの表面以外の部分には、シリコン酸化膜であるピラー下部絶縁膜６が設けられている。そして、このピラー下部絶縁膜６の下に位置する半導体基板２の表面には、トランジスタＴｒａのソース／ドレインの一方を構成する下部拡散層７ａ（第１の下部拡散層）が設置されている。
【００１７】
半導体ピラーＳＰａの上部にはＬＤＤ(Lightly Doped Drain)拡散層１１ａ（第１の上部拡散層）が設けられ、このＬＤＤ拡散層１１ａの上面には、積み上げシリコン層である積み上げ拡散層１５が設置されており、さらにその上面には、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）からなるバリヤ層とタングステン（Ｗ）膜とで構成される上部電極１６が設置されている。ＬＤＤ拡散層１１ａと、その上面に位置する積み上げ拡散層１５及び上部電極１６とは、トランジスタＴｒａのソース／ドレインの他方を構成する上部電極層を構成している。
【００１８】
半導体ピラーＳＰａの側面には、ゲート絶縁膜９を介してゲート電極Ｇａ（第１のゲート電極）が配置されている。ゲート電極Ｇａは、チタン及び窒化チタンからなるバリヤ層と、ポリシリコン膜とによって構成されるサイドウォール形状の導電膜であり、トランジスタＴｒａの制御電極を構成する。ゲート電極Ｇａの上端は積み上げ拡散層１５と同じ高さに位置しているが、これらの間は、シリコン窒化膜であるサイドウォール絶縁膜１３によって絶縁されている。
【００１９】
ゲート電極Ｇａは、絶縁膜ピラーＩＰａの側面にもサイドウォール状に形成されている。絶縁膜ピラーＩＰａの上面には、絶縁膜ピラーＩＰａ形成時にエッチング用のマスクパターンとして使用するマスク膜５が残存しており、絶縁膜ピラーＩＰａ側面のゲート電極Ｇｂの上端はこのマスク膜５と隣接している。絶縁膜ピラーＩＰａ側面のゲート電極Ｇａと、半導体ピラーＳＰａ側面のゲート電極Ｇａとは、絶縁膜ピラーＩＰａと半導体ピラーＳＰａの間の領域で一体化しており、１つのゲート電極Ｇａを構成する。
【００２０】
図１（ｂ）には、トランジスタＴｒａのゲート長Ｌｇａを示している。同図に示すように、ゲート長Ｌｇａは、半導体ピラーＳＰａの側面の露出部分（ＬＤＤ拡散層１１ａと下部拡散層７ａの間の部分）の縦方向の長さに相当する。半導体ピラーＳＰａは従来の半導体装置（低電圧動作化されていない半導体装置）における縦型トランジスタの半導体ピラーに比べて低背化されており、したがってゲート長Ｌｇａも、従来の半導体装置における縦型トランジスタのゲート長に比べて短くなっている。これによりトランジスタＴｒａは、従来の半導体装置における縦型トランジスタに比べ、低い電圧で動作可能とされている。
【００２１】
半導体ピラーＳＰａ及び絶縁膜ピラーＩＰａの周囲には、シリコン酸化膜である層間絶縁膜１２が設けられる。層間絶縁膜１２は、マスク膜５、ゲート電極Ｇａ、及びサイドウォール絶縁膜１３のそれぞれの側面を覆うように配置される。層間絶縁膜１２の上面は、マスク膜５の上面と同一の平面を構成するよう平坦化されており、その上面には、シリコン酸化膜である層間絶縁膜１７がさらに設けられる。図示していないが、層間絶縁膜１７の上面には、各種配線を含む配線層が形成される。
【００２２】
下部拡散層７ａは、層間絶縁膜１７，１２及びピラー下部絶縁膜６を貫通するコンタクトプラグＣＰａ１によって、上記配線層内の配線のひとつと接続される。また、上部電極１６は、層間絶縁膜１７を貫通するコンタクトプラグＣＰａ２によって、上記配線層内の配線の他のひとつと接続される。
【００２３】
ゲート電極Ｇａは、層間絶縁膜１７，１２及びマスク膜５を貫通するコンタクトプラグＣＰａ３によって、上記配線層内の配線のさらに他のひとつと接続される。なお、コンタクトプラグＣＰａ３は、絶縁膜ピラーＩＰａの側面に形成されたゲート電極Ｇａのうち半導体ピラーＳＰａから最も遠い部分の上面に接触するように配置される。こうすることで、上部電極１６とコンタクトプラグＣＰａ３の短絡が防止される。
【００２４】
ＬＤＤ拡散層１１ａの構成について、図１（ｃ）及び図２を参照しながら詳しく説明する。
【００２５】
ＬＤＤ拡散層１１ａは、それぞれ半導体ピラーＳＰａの側面２ａＳに沿って形成される部分１０ａ（第１の部分）及び部分１０ｂ（第２の部分）と、部分１０ａ，１０ｂに挟まれるように形成される部分１０ｃ（第３の部分）とを含んで構成される。部分１０ｃは柱状に形成されており、部分１０ａ，１０ｂはそれぞれ、部分１０ｃの側面１０ｃＳと半導体ピラーＳＰａの側面２ａＳとの間の領域に形成される。より具体的な例では、半導体ピラーＳＰａは円形断面を有する円柱形であり、部分１０ｃは、図２に示すように半導体ピラーＳＰａと円柱軸を共有する円柱形に形成される。そして、部分１０ａ，１０ｂはそれぞれ、図２に示すように、部分１０ｃの側面１０ｃＳと半導体ピラーＳＰａの側面２ａＳとの間の領域に円筒状に形成された拡散層の一部分である。
【００２６】
図１（ｃ）に示すように、部分１０ａの下面１０ａＬ及び部分１０ｂの下面１０ｂＬは、部分１０ｃの下面１０ｃＬに比べて、半導体ピラーＳＰａの上面２ａＵから遠い場所に位置している。より具体的には、部分１０ａ，１０ｂはそれぞれの高さ（上面２ａＵから下面１０ａＬ，１０ｂＬまでの距離）がＹｊとなるように形成されるのに対し、部分１０ｃは高さ（上面２ａＵから下面１０ｃＬまでの距離）がＹｊより小さいＹｊ１（＜Ｙｊ）となるように形成される。別の言い方をすれば、ＬＤＤ拡散層１１ａは、側面２ａＳの近傍ではｚ方向（半導体基板２の法線方向）の接合深さが深い状態（＝Ｙｊ）で分布しているのに対し、水平断面の中央近傍ではｚ方向の接合深さが浅い状態（＝Ｙｊ１）で分布している。Ｙｊの具体的な値は、ＬＤＤ拡散層１１ａと下部拡散層７ａの間の最短距離が上述したゲート長Ｌｇａとなるように決定される。
【００２７】
ＬＤＤ拡散層１１ａを以上のように構成したことにより、トランジスタＴｒａでは、従来の半導体装置における縦型トランジスタに比べて短いゲート長を維持しつつ、オフ電流を低減できる。つまり、トランジスタＴｒａでは、部分１０ａ，１０ｂの下面１０ａＬ，１０ｂＬを相対的に深い位置（上面２ａＵからＹｊの位置）に配置したので、従来の半導体装置における縦型トランジスタのゲート長に比べて、短いゲート長Ｌｇａを実現できる。一方で、部分１０ｃの下面１０ｃＬを相対的に浅い位置（上面２ａＵからＹｊ１の位置）に配置したので、後述するトランジスタＴｒｂのような単にゲート長を短くしたトランジスタに比べて、オフ電流が低減される。結果として、トランジスタＴｒａによれば、低電圧動作とオフ電流の低減とを両立することが可能になる。
【００２８】
次に、トランジスタＴｒｂに着目して説明する。トランジスタＴｒｂは、上述したトランジスタＴｒａの構成のうちＬＤＤ拡散層１１ａを除いて、トランジスタＴｒａと同じ構成を有している。つまり、トランジスタＴｒｂは、活性領域Ｋｂ、半導体ピラーＳＰｂ（第２の半導体ピラー）、絶縁膜ピラーＩＰｂ、下部拡散層７ｂ（第２の下部拡散層）、ゲート電極Ｇｂ（第２のゲート電極）、コンタクトプラグＣＰｂ１〜ＣＰｂ３を有しており、これらはそれぞれトランジスタＴｒａの活性領域Ｋａ、半導体ピラーＳＰａ、絶縁膜ピラーＩＰａ、下部拡散層７ａ、ゲート電極Ｇａ、コンタクトプラグＣＰａ１〜ＣＰａ３と同じ構成を有している。積み上げ拡散層１５など、その他の構成についても同様である。また、トランジスタＴｒｂのゲート長Ｌｇｂは、トランジスタＴｒａのゲート長Ｌｇａと同じ値である。したがって、トランジスタＴｒｂもまた、従来の半導体装置における縦型トランジスタに比べ、低い電圧で動作可能とされている。
【００２９】
一方、トランジスタＴｒｂは、トランジスタＴｒａのＬＤＤ拡散層１１ａに対応するＬＤＤ拡散層１１ｂ（第２の上部拡散層）を半導体ピラーＳＰｂの上部に有するも、ＬＤＤ拡散層１１ｂの形状はＬＤＤ拡散層１１ａのものとは異なっている。以下、この点について、図１（ｄ）を参照しながら詳しく説明する。
【００３０】
ＬＤＤ拡散層１１ｂは、ＬＤＤ拡散層１１ａとは異なり、半導体ピラーＳＰｂの上部全体にわたって一様に形成されている。つまり、ＬＤＤ拡散層１１ａの下面は、少なくとも理想的には、全体にわたって半導体ピラーＳＰｂの上面２ｂＵから一定距離の場所に位置している。ただし実際には、形成プロセスの都合によりＬＤＤ拡散層１１ｂの下面中央部が下方に向かって膨らんでいることが多い。
【００３１】
以下、ＬＤＤ拡散層１１ｂの構成をＬＤＤ拡散層１１ａの構成と比較するため、ＬＤＤ拡散層１１ｂをＬＤＤ拡散層１１ａと同様の部分に分けて説明する。この場合、ＬＤＤ拡散層１１ｂは、それぞれ半導体ピラーＳＰｂの側面２ｂＳに沿って形成される部分１０ｄ（第４の部分）及び部分１０ｅ（第５の部分）と、部分１０ｄ，１０ｅに挟まれるように形成される部分１０ｆ（第６の部分）とを含んで構成される。部分１０ｆは柱状に形成されており、部分１０ｄ，１０ｅはそれぞれ、部分１０ｆの側面１０ｆＳと半導体ピラーＳＰｂの側面２ｂＳとの間の領域に形成される。より具体的な例では、半導体ピラーＳＰｂは図２に示した半導体ピラーＳＰａの例と同様に円形断面を有する円柱形であり、部分１０ｆは、半導体ピラーＳＰｂと円柱軸を共有する円柱形に形成される。そして、部分１０ｄ，１０ｅはそれぞれ、部分１０ｆの側面１０ｆＳと半導体ピラーＳＰｂの側面２ｂＳとの間の領域に円筒状に形成された拡散層の一部分である。
【００３２】
図１（ｄ）に示すように、部分１０ｄの下面１０ｄＬ及び部分１０ｅの下面１０ｅＬは、部分１０ｆの下面１０ｆＬに比べて、半導体ピラーＳＰｂの上面２ｂＵからの距離が同じ場所に位置している。部分１０ｄ〜１０ｆの高さ（上面２ａＵから下面１０ｄＬ〜１０ｆＬまでの距離）はいずれも、上述した部分１０ｃの高さＹｊと同じである。別の言い方をすれば、ＬＤＤ拡散層１１ｂは、半導体ピラーＳＰｂの全体で、ｚ方向の接合深さが深い状態（＝Ｙｊ）で分布している。したがって、トランジスタＴｒｂのゲート長Ｌｇｂは、上述したように、トランジスタＴｒａのゲート長Ｌｇａと同じ値になる。
【００３３】
なお、上述したように形成プロセスの都合によってＬＤＤ拡散層１１ｂの下面中央部が下方に向かって膨らんでいる場合には、部分１０ｄの下面１０ｄＬ及び部分１０ｅの下面１０ｅＬは、部分１０ｆの下面１０ｆＬに比べて、半導体ピラーＳＰｂの上面２ｂＵから近い場所に位置することになる。これは、ＬＤＤ拡散層１１ａとは逆の関係である。この場合、部分１０ｄ，１０ｅの高さを上述したＹｊとすることで、トランジスタＴｒｂのゲート長ＬｇｂがトランジスタＴｒａのゲート長Ｌｇａと同じ値になる。
【００３４】
ＬＤＤ拡散層１１ｂを以上のように構成したことにより、トランジスタＴｒｂでは、従来の半導体装置における縦型トランジスタに比べて短いゲート長を維持しつつ、トランジスタＴｒａに比べて大きな電流を得ることが可能になっている。つまり、トランジスタＴｒｂでは、低電圧動作と大きなオン電流とが両立している。
【００３５】
以上説明したように、本実施の形態による半導体装置１によれば、縦型トランジスタに関して、低電圧動作とオフ電流の低減とを両立することが可能になる。したがって、低電圧動作に対応しながら、優れたカットオフ特性を有する縦型トランジスタを実現可能となる。
【００３６】
また、本実施の形態による半導体装置１によれば、１つの半導体基板２に、低電圧動作とオフ電流の低減とを両立するタイプのトランジスタＴｒａと、低電圧動作と大きなオン電流とを両立するタイプのトランジスタＴｒｂとを共存させることが可能になる。
【００３７】
さらに、本実施の形態による半導体装置１によれば、トランジスタＴｒｂに関しては大電流トランジスタのチャネル特性に何ら問題を生じないと言え、一方トランジスタＴｒａに関しては、ゲート制御の効きにくくなる半導体ピラーＳＰａ中央部の不純物濃度が薄くなることでカットオフ性能の向上を期待できる一方、半導体ピラーＳＰａ表面部のｚ方向の接合深さが深い分布で構成されていることから、従来のトランジスタと変わらぬチャネル特性を実現できると言える。
【００３８】
次に、本実施の形態による半導体装置１の製造方法について、図３〜図１１を参照しながら説明する。
【００３９】
まず、図３に示すように、ｐ型単結晶シリコン基板である半導体基板２の上面に、シリコン酸化膜からなるパッド酸化膜４を形成する。続いて半導体基板２に、上述したＳＴＩ法により、シリコン酸化膜からなる素子分離用絶縁膜３を埋設する。これにより、素子分離用絶縁膜３で囲まれ、半導体基板２からなる活性領域Ｋａ，Ｋｂが形成される。
【００４０】
次に、半導体基板２の上面全面に１００ｎｍ程度の膜厚でシリコン窒化膜を形成し、公知のフォトリソグラフィ技術およびドライエッチング技術を用いてこのシリコン窒化膜をパターニングすることにより、図１に示した半導体ピラーＳＰａ，ＳＰｂ及び絶縁膜ピラーＩＰａ，ＩＰｂの形成領域を覆うマスク膜５を形成する。
【００４１】
次に、図４に示すように、マスク膜５をマスクとして、半導体基板２と素子分離用絶縁膜３とを等速でエッチングする。これにより、活性領域Ｋａ内に半導体ピラーＳＰａ，ＳＰｂが結成され、素子分離用絶縁膜３内に絶縁膜ピラーＩＰａ，ＩＰｂが形成される。
【００４２】
次に、全面にシリコン窒化膜を形成する。このシリコン窒化膜は、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法により形成することが好適である。ＬＰＣＶＤ法で形成する窒化シリコン膜は段差被覆性に優れており、各ピラーの側面に一様な膜厚の窒化シリコン膜を形成することができる。続いて、フッ素含有プラズマを用いたドライエッチング法によってシリコン窒化膜を全面エッチバックすることにより、図５に示すように、半導体ピラーＳＰａ，ＳＰｂ及び絶縁膜ピラーＩＰａ，ＩＰｂそれぞれの側面にサイドウォール絶縁膜５０を形成する。その後、熱酸化法を用いて、活性領域Ｋａ，Ｋｂ内に露出している半導体基板２の表面に、シリコン酸化膜からなるピラー下部絶縁膜６を選択的に形成する。
【００４３】
次に、全面にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入し、さらに熱処理を施して注入した不純物を活性化させることにより、活性領域Ｋａ，Ｋｂ内に形成されているピラー下部絶縁膜６の下の半導体基板２の表面に、ｎ型半導体領域である下部拡散層７ａ，７ｂを形成する。下部拡散層７ａ，７ｂの上面は、ピラー下部絶縁膜６の下面と接している。こうして形成した下部拡散層７ａ，７ｂは、上述したように、それぞれトランジスタＴｒａ，Ｔｒｂのソース／ドレインの一方を構成する。この注入においては、半導体ピラーＳＰａ，ＳＰｂの側面をサイドウォール絶縁膜５０で被覆しているので、半導体ピラーＳＰａ，ＳＰｂの内部に不純物が注入されることを回避できる。
【００４４】
次に、燐酸液に浸漬することにより、図６に示すように、半導体ピラーＳＰａ，ＳＰｂ及び絶縁膜ピラーＩＰａ，ＩＰｂそれぞれの側面に形成したサイドウォール絶縁膜５０を除去する。このとき、マスク膜５も上面から１０ｎｍ程度エッチングされるが、元の厚さが１００ｎｍと厚いので、十分な厚さとなる９０ｎｍ程度を残すことができる。これにより、半導体ピラーＳＰａ，ＳＰｂの側面には半導体基板２が、絶縁膜ピラーＩＰａ，ＩＰｂの側面には素子分離用絶縁膜３がそれぞれ露出する。
【００４５】
続いて、熱酸化法により、半導体ピラーＳＰａ，ＳＰｂの側面にシリコン酸化膜からなるゲート絶縁膜９を形成する。次に、全面に、チタンと窒化チタンからなるバリヤ層及び非晶質シリコン膜をＬＰＣＶＤ法により順次成膜し、それを全面エッチバックすることにより、半導体ピラーＳＰａ，ＳＰｂ及び絶縁膜ピラーＩＰａ，ＩＰｂの全側面（半導体ピラーＳＰａ，ＳＰｂについてはゲート絶縁膜９の表面）に、それぞれサイドウォール形状である窒化チタン膜及び非晶質シリコン膜を形成する。そして、熱処理を施すことによって、非晶質シリコン膜を多結晶シリコン膜に変換すると同時に、非晶質シリコン膜中に含有される不純物のリンを活性化させる。これにより、非晶質シリコン膜がｎ型導体である多結晶シリコン膜に変化する。こうして形成した窒化チタン膜及び多結晶シリコン膜により、ゲート電極Ｇａ，Ｇｂが構成される。
【００４６】
なお、ゲート電極Ｇａ，Ｇｂの形成にあたっては、最終的に形成されるゲート電極Ｇａ，Ｇｂそれぞれの上端がマスク膜５の側壁と接するようにする必要がある。ゲート電極Ｇａ，Ｇｂの形成後には洗浄工程を実施する必要があるが、仮にゲート電極Ｇａ，Ｇｂそれぞれの上端がマスク膜５の下面より下にあると半導体ピラーＳＰａ，ＳＰｂの側面にゲート絶縁膜９が露出することになり、この露出したゲート絶縁膜９が洗浄工程で消失してしまうからである。
【００４７】
次に、回転塗布法により、図７に示すように、シリコン酸化膜である層間絶縁膜１２を全面に形成し、その後、ＣＭＰ(Chemical Mechanical Polishing)技術を用いて、層間絶縁膜１２の上面をマスク膜５の上面が露出する程度まで平坦化する。このとき、マスク膜５はＣＭＰのストッパー膜として機能する。これにより、マスク膜５の上面と層間絶縁膜１２の上面とが同一平面を構成する状態となる。
【００４８】
次に、図８に示すように、マスク膜５のうち半導体ピラーＳＰａ，ＳＰｂの上方に形成された部分のみをドライエッチングにより除去する。これにより半導体ピラーＳＰａ，ＳＰｂそれぞれの上面に開口部Ｈ１が形成される。開口部Ｈ１の側面にはゲート電極Ｇａ，Ｇｂのうちの対応するものと層間絶縁膜１２とが露出し、底面にはパッド酸化膜４が露出する。また、開口部Ｈ１の平面形状は、半導体ピラーＳＰａ，ＳＰｂの上面の平面形状と一致する。その後、注入深さＹｊ（第１の注入深さ）で全面にリン（第１の不純物）をイオン注入することにより、半導体ピラーＳＰａ，ＳＰｂそれぞれの上部にＬＤＤ拡散層１０（仮拡散層）を形成する。これにより、まず半導体ピラーＳＰｂの上部にＬＤＤ拡散層１１ｂが形成される。
【００４９】
次に、ＬＰＣＶＤ法により、全面にシリコン窒化膜を形成する。そして、ドライエッチングによる全面エッチバックを行うことにより、図９に示すように、開口部Ｈ１の内側面を覆うサイドウォール絶縁膜１３を形成する。その後、トランジスタＴｒｂの形成領域をレジスト５１で覆い、その状態で全面にボロン（Ｂ）のイオン注入を行う。これにより、ＬＤＤ拡散層１０のうち半導体ピラーＳＰａの上部に形成された部分の中央部においてリンの注入が打ち消され、残ったＬＤＤ拡散層１０によりＬＤＤ拡散層１１ａの部分１０ｂ，１０ｃが形成される。ＬＤＤ拡散層１０のうち半導体ピラーＳＰｂの上部に形成された部分については、レジスト５１で覆っているため、ボロンの注入はなされない。
【００５０】
次に、レジスト５１を除去した後、フッ酸含有溶液によってパッド酸化膜４を除去することにより、図１０に示すように、半導体ピラーＳＰａ，ＳＰｂそれぞれの上面を露出させる。その後、選択エピタキシャル成長により、露出している半導体ピラーＳＰａ，ＳＰｂそれぞれの上面に積み上げ拡散層１５を形成する。積み上げ拡散層１５の膜厚は、積み上げ拡散層１５の上面が層間絶縁膜１２の上面より低くなるように調節する。
【００５１】
選択エピタキシャル成長法は、単結晶シリコン基板の表面に露出している結晶を種としてシリコンを成長させる方法であるので、成長したシリコン膜は必然的に単結晶状態となる。この場合の条件としては、雰囲気を大気圧以下の水素雰囲気とすること、ジクロロシラン（ＳｉＨ２Ｃｌ２）及び塩化水素（ＨＣｌ）を原料ガスとすること、温度を７５０〜９００℃の範囲とすることが好適である。なお、原料ガス中にホスフィン（ＰＨ３）を導入すれば、リンを含有するｎ型単結晶シリコンを形成することも可能である。この場合にも、リンを含有するｎ型単結晶シリコンは成膜段階で単結晶となり、導電性を有するため、後に活性化のための熱処理を行う必要はない。一方、成膜中に不純物を導入しないことにより、初めにノンドープのシリコン膜を成長させることも可能である。この場合には、成長が完了した後にイオン注入法を用いてリンや砒素などの不純物を導入する必要があり、イオン注入後には、不純物を活性化させるための熱処理を行なう必要がある。
【００５２】
次に、積み上げ拡散層１５を４０ｎｍ程度エッチバックした後、注入深さＹｊ１（第２の注入深さ）で全面にリンをイオン注入する。その結果、図１０に示すように、半導体ピラーＳＰａの上部にＬＤＤ拡散層１１ａの部分１０ｃが形成され、部分１０ａ〜１０ｃからなるＬＤＤ拡散層１１ａが形成される。なお、リンは半導体ピラーＳＰｂの上部にも注入されるが、半導体ピラーＳＰｂについては、上部の全面に深さＹｊのＬＤＤ拡散層１１ｂが既に形成されているので、深さＹｊより浅い深さＹｊ１でリンが分布するようにイオン注入しても、ＬＤＤ拡散層１１ｂの深さＹｊに影響はない。
【００５３】
次に、ＣＶＤ(Chemical Vapor Deposition)法により、チタンと窒化チタンからなるバリヤ層とタングステン膜とを順次全面に形成する。このときのタングステン膜の成膜量は、各開口部Ｈ１が完全に埋設される程度に調整する。これにより、各開口部Ｈ１の内部を含む全面に、上側から順にタングステン膜、窒化チタン膜、及びチタン膜からなるＷ／ＴｉＮ／Ｔｉ積層膜が形成される。
【００５４】
続いて、ＣＭＰ法により、層間絶縁膜１２上に形成されているＷ／ＴｉＮ／Ｔｉ積層膜を除去する。これにより、図１１に示すように、各開口部Ｈ１の内部に、Ｗ／ＴｉＮ／Ｔｉ積層膜からなる上部電極１６が形成される。上述したように、上部電極１６のうち半導体ピラーＳＰａの上方に形成された部分は、ＬＤＤ拡散層１１ａ及びその上面に位置する積み上げ拡散層１５とともに、トランジスタＴｒａのソース／ドレインの他方を構成する上部電極層を構成する。また、上部電極１６のうち半導体ピラーＳＰｂの上方に形成された部分は、ＬＤＤ拡散層１１ｂ及びその上面に位置する積み上げ拡散層１５とともに、トランジスタＴｒｂのソース／ドレインの他方を構成する上部電極層を構成する。
【００５５】
次に、ＣＶＤ法又は回転塗布法により全面にシリコン酸化膜を形成した後、ＣＭＰ法によって表面を平坦化することにより、図１（ｂ）に示すように、層間絶縁膜１２上に層間絶縁膜１７を形成する。
【００５６】
続いて、リソグラフィとドライエッチング法により、それぞれコンタクトプラグＣＰａ１〜ＣＰａ３，ＣＰｂ１〜ＣＰｂ３に対応する６本のコンタクトホールを同時に形成する。コンタクトプラグＣＰａ１に対応するコンタクトホールは、層間絶縁膜１７，１２及びピラー下部絶縁膜６を貫通し、底面に下部拡散層７ａが露出するように形成される。コンタクトプラグＣＰａ２に対応するコンタクトホールは、層間絶縁膜１７を貫通し、底面に対応する上部電極１６が露出するように形成される。コンタクトプラグＣＰａ３に対応するコンタクトホールは、層間絶縁膜１７，１２及びマスク膜５を貫通し、底面にゲート電極Ｇａが露出するように形成される。コンタクトプラグＣＰｂ１に対応するコンタクトホールは、層間絶縁膜１７，１２及びピラー下部絶縁膜６を貫通し、底面に下部拡散層７ｂが露出するように形成される。コンタクトプラグＣＰｂ２に対応するコンタクトホールは、層間絶縁膜１７を貫通し、底面に対応する上部電極１６が露出するように形成される。コンタクトプラグＣＰｂ３に対応するコンタクトホールは、層間絶縁膜１７，１２及びマスク膜５を貫通し、底面にゲート電極Ｇｂが露出するように形成される。
【００５７】
次に、各コンタクトホールの底部にコバルトシリサイド膜を形成した後、ＣＶＤ法により、チタンと窒化チタンの積層膜からなるバリヤ層を各コンタクトホールが埋設されない厚さで全面に形成し、さらにＣＶＤ法により、各コンタクトホールを埋設する厚さで全面にタングステンを形成する。なお、バリヤ層の下層にチタン層を設けるのは、コバルトシリサイド膜と窒化チタンを直接接触させることにより直流抵抗の増大を回避するためである。その後、ＣＭＰ法により、層間絶縁膜１７上に形成されているＷ／ＴｉＮ／Ｔｉ積層膜を除去する。これにより、各コンタクトホールの内部に、底部のコバルトシリサイド膜と、その上面に形成されたＷ／ＴｉＮ／Ｔｉ積層膜とからなるコンタクトプラグＣＰａ１〜ＣＰａ３，ＣＰｂ１〜ＣＰｂ３が形成される。コンタクトプラグＣＰａ１，ＣＰｂ１はピラー下部拡散層給電用、コンタクトプラグＣＰａ２，ＣＰｂ２はピラー上部拡散層給電用、コンタクトプラグＣＰａ３，ＣＰｂ３は縦型トランジスタのゲート電極給電用として機能する。最後に、コンタクトプラグＣＰａ１〜ＣＰａ３，ＣＰｂ１〜ＣＰｂ３のそれぞれに接続する配線を層間絶縁膜１７の上面に形成することにより、トランジスタＴｒａ，Ｔｒｂが完成する。
【００５８】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、ともに従来の半導体装置における縦型トランジスタに比べて低い電圧で動作可能でありながら、カットオフ特性の改善されたトランジスタＴｒａと、大きなオン電流を得ることが可能なトランジスタＴｒｂとを、１つの半導体基板２の表面に同時に形成することが可能になる。
【００５９】
また、トランジスタＴｒａについては、ゲート制御の効きにくくなる半導体ピラーＳＰａ中心部の不純物濃度が薄くなるためにカットオフ性能の向上が期待できる一方で、半導体ピラーＳＰａ表面部のｚ方向の接合深さＹｊが深い分布が形成されていることから、トランジスタＴｒｂと変わらぬチャネル特性が実現できる。他方、トランジスタＴｒｂについては、半導体ピラーＳＰｂ全体にｚ方向の接合深さＹｊの深い分布が形成されているので、チャネル特性に何ら問題が生じないようにすることができる。
【００６０】
次に、本発明の第２の実施の形態による半導体装置１について、図１２及び図１３を参照しながら説明する。
【００６１】
本実施の形態による半導体装置１は、ＬＤＤ拡散層１１ａの形状が異なる点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様である。以下では、第１の実施の形態と同一の構成については同一の符号を付し、第１の実施の形態との相違点に着目して説明する。
【００６２】
本実施の形態による半導体装置１のＬＤＤ拡散層１１ａは、ＬＤＤ拡散層１１ａと同様、それぞれ半導体ピラーＳＰａの側面２ａＳに沿って形成される部分１０ｇ（第１の部分）及び部分１０ｈ（第２の部分）と、部分１０ｇ，１０ｈに挟まれるように形成される部分１０ｉ（第３の部分）とを含んで構成される。また、部分１０ｇの下面１０ｇＬ及び部分１０ｈの下面１０ｈＬは、ＬＤＤ拡散層１１ａと同様、部分１０ｉの下面１０ｉＬに比べて、半導体ピラーＳＰａの上面２ａＵから遠い場所に位置している。
【００６３】
一方、部分１０ｇ，１０ｈの具体的な形状は、ＬＤＤ拡散層１１ａの部分１０ａ，１０ｂのものとは大きく異なっている。具体的に説明すると、部分１０ｇ，１０ｈの下面１０ｇＬ，１０ｈＬは、部分１０ｉに近い部分ほど上面２ａＵまでの距離が短くなるテーパー状に形成される。これは、後ほど再度説明するが、図１２（ｂ）に示す開口部Ｈ２を層間絶縁膜１２に形成した後、半導体ピラーＳＰａの上面２ａＵに対して斜め方向に不純物のイオン注入を行った結果として得られる形状である。こうして部分１０ｇ，１０ｈを形成すると、開口部Ｈ２の上端に位置する層間絶縁膜１２の縁部Ｐ１，Ｐ２（図１２（ｂ）及び図１３を参照）がマスク（遮蔽物）として機能するため、下面１０ｇＬ，１０ｈＬが図１２（ｃ）に示すように側面２ａＳに対して傾斜することになる。
【００６４】
上記のようにして形成される部分１０ｇ，１０ｈの上面２ａＵにおける平面的な形状は、図１３に示すように、それぞれが形成される側面２ａＳと反対側に位置する層間絶縁膜１２の縁部の形状を反映したものとなる。図１３には半導体ピラーＳＰａ及び開口部Ｈ２の平面形状が円形である場合を示しており、この場合の部分１０ｇ，１０ｈの平面形状は、同図に示すように円の一部を切り取った形状となる。
【００６５】
なお、上記のイオン注入は、部分１０ｇ，１０ｈそれぞれの最下端から上面２ａＵまでの距離が、上述したＹｊとなるように行われる。したがって、本実施の形態によるトランジスタＴｒａのゲート長は、第１の実施の形態によるトランジスタＴｒａのゲート長と同じＬｇａとなる。
【００６６】
部分１０ｉの具体的な形状は、高さ（上面２ａＵから下面１０ｉＬまでの距離）が一定値Ｙｊ１である点では、ＬＤＤ拡散層１１ａの部分１０ｃと同じである。一方、部分１０ｇ，１０ｈの形状が部分１０ａ，１０ｂと異なることから、部分１０ｉの平面形状は部分１０ｃのものとは異なっている。例えば図１３の例では、部分１０ｉの平面形状は、円のｘ方向両側を円形に切り取ってなる形状となる。
【００６７】
以上の説明から理解されるように、ＬＤＤ拡散層１１ａの具体的な形状は違うものの、本実施の形態によるトランジスタＴｒａでも、第１の実施の形態によるトランジスタＴｒａ同様、部分１０ｇ，１０ｈの下面１０ｇＬ，１０ｈＬが相対的に深い位置（上面２ａＵからＹｊの位置）に配置され、部分１０ｈの下面１０ｈＬが相対的に浅い位置（上面２ａＵからＹｊ１の位置）に配置される。したがって、本実施の形態によるトランジスタＴｒａによれば、第１の実施の形態によるトランジスタＴｒａ同様、低電圧動作とオフ電流の低減とを両立することが可能になるので、低電圧動作に対応しながら優れたカットオフ特性を有する縦型トランジスタが実現される。
【００６８】
次に、本実施の形態による半導体装置１の製造方法について、図１４〜図１７を参照しながら説明する。
【００６９】
本実施の形態による半導体装置１の製造工程では、初めに、図７を参照して説明した工程まで第１の実施の形態と同様にして工程を進める。図７の状態が得られたら、マスク膜５のうち半導体ピラーＳＰａ，ＳＰｂ上に形成された部分のみをドライエッチングにより除去する。これにより半導体ピラーＳＰａ，ＳＰｂそれぞれの上面に、図１４に示すように開口部Ｈ２が形成される。その後、トランジスタＴｒｂの形成領域をレジスト５２（第１のレジスト）で覆う。
【００７０】
続いて、図１４に示すように、半導体ピラーＳＰａの上部にＬＤＤ拡散層１１ａの部分１０ｈを形成する。具体的には、注入角度が半導体基板２の表面に対してθ（＜９０°）の角度をなすように、ｘ方向（半導体基板２の基板面内の第１の方向）の一方側から斜めにリンをイオン注入する。リンの注入深さは、上述したＹｊとする。このとき、せり出している層間絶縁膜１２の縁部Ｐ１によって遮蔽されるため、リンは、縁部Ｐ１とは反対側の半導体ピラーＳＰａの側面にのみ注入される。したがって、図示するように、半導体ピラーＳＰａのｘ方向の一方側面のみに拡散層が形成され、この拡散層が部分１０ｈとなる。
【００７１】
次に、図１５に示すように、半導体ピラーＳＰａの上部にＬＤＤ拡散層１１ａの部分１０ｇを形成する。具体的には、注入角度が半導体基板２の表面に対して上記θの角度をなすように、ｘ方向の他方側から斜めにリンをイオン注入する。リンの注入深さは、上述したＹｊとする。このとき、せり出している層間絶縁膜１２の縁部Ｐ２によって遮蔽されるため、リンは、縁部Ｐ２とは反対側の半導体ピラーＳＰａの側面にのみ注入される。したがって、図示するように、半導体ピラーＳＰａのｘ方向の他方側面のみに拡散層が形成され、この拡散層が部分１０ｇとなる。
【００７２】
次に、レジスト５２を除去した後、図１６に示すように、トランジスタＴｒａの形成領域をレジスト５３（第２のレジスト）で覆う。そして、注入深さＹｊで全面にリンをイオン注入することにより、半導体ピラーＳＰｂの上部にＬＤＤ拡散層１１ｂを形成する。
【００７３】
続いて、レジスト５３を除去した後、注入深さＹｊ１で全面にリンをイオン注入する。これにより、図１７に示すように、半導体ピラーＳＰｂの上部にＬＤＤ拡散層１１ａの部分１０ｉが形成され、ＬＤＤ拡散層１１ａが完成する。なお、リンは半導体ピラーＳＰｂの上部にも注入されるが、半導体ピラーＳＰｂについては、上部の全面に深さＹｊのＬＤＤ拡散層１１ｂが既に形成されているので、深さＹｊより浅い深さＹｊ１でリンが分布するようにイオン注入しても、ＬＤＤ拡散層１１ｂの深さＹｊに影響はない。
【００７４】
この後、第１の実施の形態で説明した製造工程と同様にして、サイドウォール絶縁膜１３の形成、パッド酸化膜４の除去、積み上げ拡散層１５の形成、上部電極１６の形成、層間絶縁膜１７の形成、コンタクトプラグＣＰａ１〜ＣＰａ３，ＣＰｂ１〜ＣＰｂ３の形成、及び、層間絶縁膜１７上への図示しない配線の形成を順次実施することにより、図１２に示したトランジスタＴｒａ，Ｔｒｂが完成する。ただし、本実施の形態では、サイドウォール絶縁膜１３を形成する時点でＬＤＤ拡散層１１ａが完成しているので、サイドウォール絶縁膜１３形成後のボロンのイオン注入、及び、積み上げ拡散層１５形成後のリンのイオン注入は行わない。
【００７５】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、図１２及び図１３に示した形状のＬＤＤ拡散層１１ａ，１１ｂを有する半導体装置１を製造することが可能になる。
【００７６】
次に、本発明の第３の実施の形態による半導体装置１について、図１８を参照しながら説明する。
【００７７】
本実施の形態による半導体装置１は、トランジスタＴｒａに関してサイドウォール絶縁膜１３が形成されない点、及び、絶縁膜ピラーＩＰａの上面に残るマスク膜５の形状の点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様である。これらの違いはＬＤＤ拡散層１１ａの形成方法の違いに起因するものであるので、以下では、本実施の形態による半導体装置１の製造方法について、第１の実施の形態で説明した製造方法との相違点に着目して説明する。
【００７８】
本実施の形態による半導体装置１の製造工程では、初めに、図６を参照して説明した工程まで第１の実施の形態と同様にして工程を進める。図６の状態が得られたら、図１９に示すように、シリコン酸化膜からなる保護絶縁膜５４によって全面を覆う。そして、図２０に示すようにトランジスタＴｒｂの形成領域をレジスト５５で覆った後、ウェットエッチングによって保護絶縁膜５４を除去する。これにより、図２０に示すように、トランジスタＴｒａの形成領域に形成された保護絶縁膜５４が除去される。トランジスタＴｒａの形成領域に形成された保護絶縁膜５４は、レジスト５５によって覆われていることから、このウェットエッチングでは除去されない。その後、図２１に示すように、レジスト５５を除去する。
【００７９】
次に、熱リン酸液によってマスク膜５をウェットエッチングする。これにより、図２２に示すように、トランジスタＴｒａの形成領域において、マスク膜５が水平方向（半導体基板２の基板面内方向。ｘ方向及びｙ方向）に後退する。保護絶縁膜５４によって覆われているトランジスタＴｒｂの形成領域では、このようなマスク膜５の後退は発生しない。
【００８０】
続いて、注入深さＹｊで全面にリンをイオン注入する。これにより、図２３に示すように、半導体ピラーＳＰａの上部にＬＤＤ拡散層１１ａの部分１０ａ，１０ｂが形成される。このとき、マスク膜５で覆われている半導体ピラーＳＰａの中央部、並びに、保護絶縁膜５４及びマスク膜５で覆われている半導体ピラーＳＰｂにはリンは注入されず、したがってＬＤＤ拡散層１１ａの部分１０ｃ及びＬＤＤ拡散層１１ｂは形成されない。
【００８１】
次に、回転塗布法によって、シリコン酸化膜を全面に成膜する。保護絶縁膜５４は、こうして成膜されるシリコン酸化膜と一体化し、ひとつのシリコン酸化膜を構成する。そして、ＣＭＰ技術を用いて、シリコン酸化膜の上面をマスク膜５の上面が露出する程度まで平坦化する。このとき、マスク膜５はＣＭＰのストッパー膜として機能する。これによって層間絶縁膜１２が形成され、層間絶縁膜１２の上面はマスク膜５の上面と同一平面を構成する。
【００８２】
次に、図２５に示すように、マスク膜５のうち半導体ピラーＳＰａ，ＳＰｂ上に形成された部分のみをドライエッチングにより除去する。これにより半導体ピラーＳＰａの上面に開口部Ｈ３ａ（第１の開口部）が、半導体ピラーＳＰｂの上面に開口部Ｈ３ｂ（第２の開口部）がそれぞれ形成される。開口部Ｈ３ａの側面には層間絶縁膜１２のみが露出し、底面にはパッド酸化膜４が露出する。一方、開口部Ｈ３ｂの側面には層間絶縁膜１２及びゲート電極Ｇｂが露出し、底面にはパッド酸化膜４が露出する。また、開口部Ｈ３ｂの平面形状が半導体ピラーＳＰｂの上面の平面形状と一致する一方、開口部Ｈ３ａの平面形状は半導体ピラーＳＰｂの上面の平面形状より小さなものとなる。
【００８３】
次に、レジスト５６によってトランジスタＴｒａの形成領域を覆った後、注入深さＹｊで全面にリンをイオン注入することにより、半導体ピラーＳＰｂの上部にＬＤＤ拡散層１１ｂを形成する。このとき、レジスト５６で覆われている半導体ピラーＳＰａには、リンは注入されない。
【００８４】
続いて、ＬＰＣＶＤ法により、全面にシリコン窒化膜を形成する。そして、ドライエッチングによる全面エッチバックを行うことにより、図２６に示すように、開口部Ｈ３ｂの内側面を覆うサイドウォール絶縁膜１３を形成する。続いて、レジスト５６を除去し、開口部Ｈ３ａを露出させる。この後は、第１の実施の形態で説明した製造工程と同様にして、パッド酸化膜４の除去、積み上げ拡散層１５の形成、リンのイオン注入によるＬＤＤ拡散層１１ａの部分１０ｃの形成、上部電極１６の形成、層間絶縁膜１７の形成、コンタクトプラグＣＰａ１〜ＣＰａ３，ＣＰｂ１〜ＣＰｂ３の形成、及び、層間絶縁膜１７上への図示しない配線の形成を順次実施することにより、図１８に示したトランジスタＴｒａ，Ｔｒｂが完成する。
【００８５】
以上説明したように、本実施の形態による半導体装置１の製造方法によっても、第１の実施の形態による半導体装置１と同様の形状のＬＤＤ拡散層１１ａ，１１ｂを有する半導体装置１を製造することが可能になる。
【００８６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８７】
例えば、上記各実施の形態では半導体装置１はＤＲＡＭであるとしたが、本発明は、ＤＲＡＭ以外の半導体装置にも好適に適用可能である。また、上記各実施の形態ではトランジスタＴｒａ，Ｔｒｂを１つずつ取り上げて説明したが、本発明は、トランジスタＴｒａ，Ｔｒｂを複数個ずつ備える半導体装置や、トランジスタＴｒｂを備えずに１又は複数のトランジスタＴｒａのみを備える半導体装置などにも好適に適用可能である。
【符号の説明】
【００８８】
１                          半導体装置
２                          半導体基板
２ａＳ                      半導体ピラーＳＰａの側面
２ａＵ                      半導体ピラーＳＰａの上面
２ｂＳ                      半導体ピラーＳＰｂの側面
２ｂＵ                      半導体ピラーＳＰｂの上面
３                          素子分離用絶縁膜
４                          パッド酸化膜
５                          マスク膜
６                          ピラー下部絶縁膜
７ａ，７ｂ                  下部拡散層
９                          ゲート絶縁膜
１０，１１ａ，１１ｂ        ＬＤＤ拡散層
１０ａ〜１０ｃ，１０ｇ〜１０ｉ  ＬＤＤ拡散層１１ａの部分
１０ａＬ〜１０ｉＬ          部分１０ａ〜１０ｉの下面
１０ｄ〜１０ｆ              ＬＤＤ拡散層１１ｂの部分
１２，１７                  層間絶縁膜
１３                        サイドウォール絶縁膜
１５                        積み上げ拡散層
１６                        上部電極
５０                        サイドウォール絶縁膜
５１〜５３，５５，５６      レジスト
５４                        保護絶縁膜
ＣＰａ１〜ＣＰａ３，ＣＰｂ１〜ＣＰｂ３  コンタクトプラグ
Ｇａ，Ｇｂ                  ゲート電極
Ｈ１，Ｈ２，Ｈ３ａ，Ｈ３ｂ  開口部
ＩＰａ，ＩＰｂ              絶縁膜ピラー
Ｋａ，Ｋｂ                  活性領域
Ｌｇａ                      トランジスタＴＲａのゲート長
Ｌｇｂ                      トランジスタＴＲｂのゲート長
Ｐ１，Ｐ２                  層間絶縁膜１２の縁部
ＳＰａ，ＳＰｂ              半導体ピラー
Ｔｒａ，Ｔｒｂ              トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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