(57)【要約】【課題】撮像装置においてＡ／Ｄ変換にかかる時間を短縮すること。【解決手段】撮像装置は、列方向および行方向に配列された複数の画素と、複数の画素の列ごとに、列を構成する画素から出力信号を読み出す読み出し部と、読み出し部により列ごとに読み出された出力信号をアナログデジタル変換するアナログデジタル変換部と、読み出し部により１行分の画素の出力信号が読み出される際に、読み出される画素の出力信号レベルが近くなるように、読み出し部による画素の読み出し順序を列ごとに並び替える順序制御部と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
列方向および行方向に配列された複数の画素と、
前記複数の画素の列ごとに、前記列を構成する画素から出力信号を読み出す読み出し部と、
前記読み出し部により前記列ごとに読み出された出力信号をアナログデジタル変換するアナログデジタル変換部と、
前記読み出し部により１行分の画素の出力信号が読み出される際に、読み出される画素の出力信号レベルが近くなるように、前記読み出し部による画素の読み出し順序を前記列ごとに並び替える順序制御部と、
を備える撮像装置。
【請求項２】
請求項１に記載の撮像装置において、
前記順序制御部は、前記列ごとに画素の出力信号レベル順に前記読み出し順序を並び替える撮像装置。
【請求項３】
請求項１または２に記載の撮像装置において、
前記複数の画素によって撮像される被写体の輝度を検出する測光部をさらに備え、
前記順序制御部は、前記測光部により検出された前記被写体の輝度に基づいて前記読み出し順序を並び替える撮像装置。
【請求項４】
請求項１〜３のいずれか一項に記載の撮像装置において、
前記アナログデジタル変換部は、
レベルが漸次変化する参照信号を生成する参照信号生成部と、
前記列ごとに設けられ、前記読み出し部により読み出された出力信号と前記参照信号とを比較して、比較結果を示す比較信号を出力する複数の比較部と、
前記列ごとに設けられ、前記比較信号に応じた時間カウントを行ってカウント値を取得することで、前記出力信号をアナログデジタル変換する複数のカウンタ部と、
を有する撮像装置。
【請求項５】
請求項４に記載の撮像装置において、
前記アナログデジタル変換部は、前記複数のカウンタ部の全てでカウントが停止したことに応じて１行分のアナログデジタル変換を終了し、
前記読み出し部は、前記アナログデジタル変換部による１行分のアナログデジタル変換が終了すると、次の１行分の画素から出力信号を読み出して前記アナログデジタル変換部に供給する撮像装置。
【請求項６】
請求項４または５に記載の撮像装置において、
前記複数の画素全体の出力信号レベルの傾向を判定する判定部と、
前記判定部による判定結果に基づいて、前記参照信号の変化の向きを切り替える切替部と、
をさらに備える撮像装置。
【請求項７】
請求項４または５に記載の撮像装置において、
前記アナログデジタル変換部が１フレーム分のアナログデジタル変換を行う途中において、当該アナログデジタル変換が完了していない画素の出力信号レベルに応じて前記参照信号の変化の向きを切り替える切替部と、
をさらに備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
従来、カメラに搭載されている撮像素子のＡ／Ｄ変換回路としてカラムＡ／Ｄコンバータが採用され、その変換方式としては参照信号比較型が知られている（特許文献１参照）。この方式は、参照信号と処理対象信号を順次比較し変換を行う方式であり、変換開始から変換終了までの時間に基づいてカウントを行い、処理対象信号をデジタルデータに変換する。また、その参照信号は、回路規模や消費電力の観点から、全てのカラムＡ／Ｄコンバータに共通に使用する構成になっており、１ラインごとに変換が終了した後に次のラインの変換を開始する仕組みになっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７８０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術の撮像装置では、Ａ／Ｄ変換に時間がかかるという問題がある。
【課題を解決するための手段】
【０００５】
請求項１に記載の撮像装置は、列方向および行方向に配列された複数の画素と、複数の画素の列ごとに、列を構成する画素から出力信号を読み出す読み出し部と、読み出し部により列ごとに読み出された出力信号をアナログデジタル変換するアナログデジタル変換部と、読み出し部により１行分の画素の出力信号が読み出される際に、読み出される画素の出力信号レベルが近くなるように、読み出し部による画素の読み出し順序を列ごとに並び替える順序制御部と、を備える。
【発明の効果】
【０００６】
本発明によれば、撮像装置においてＡ／Ｄ変換にかかる時間を短縮できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施の形態におけるデジタルカメラの構成例を示す図である。
【図２】撮像素子の構成例を示す図である。
【図３】画素信号レベルおよび読み出し順序の一例を示す図である。
【図４】撮影処理の流れを説明するフローチャートである。
【図５】順序決定処理の流れを説明するフローチャートである。
【図６】Ａ／Ｄ変換の流れを説明するフローチャートである。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明を実施するための形態について説明する。図１は、本発明の一実施の形態によるデジタルカメラ１０１の構成を例示する図である。デジタルカメラ１０１は、光学系１０２と、メカニカルシャッター１０３と、撮像素子１０４と、モータドライバ１０５と、ＣＰＵ１０６と、表示部１０７と、操作部１０８と、メモリ１０９と、電源供給用のバッテリ１１０と、を備える。デジタルカメラ１０１には、着脱可能なメモリカード１１１が装着される。表示部１０７は、ＬＣＤ（liquid crystal display）などで構成される。操作部１０８は、レリーズボタン１０８ａや選択ダイヤル１０８ｂなどを含む。
【０００９】
光学系１０２に入射される被写体光は、メカニカルシャッター１０３を介して撮像素子１０４の受光面に結像される。光学系１０２は、ズームレンズやフォーカスレンズなどの複数枚のレンズおよびレンズ駆動部や絞り機構などを有し、ＣＰＵ１０６によって、モータドライバ１０５を介して、ズームレンズ位置、フォーカスレンズ位置、絞り値などが制御される。
【００１０】
撮像素子１０４は、例えばＣＭＯＳ型固体撮像素子で構成され、受光面に行列状に配置された画素の光電変換部により、入射光を受光量に応じた電気信号に変換する。そして、このアナログの電気信号は、後述するＡ／Ｄ変換部２０５によってＡ／Ｄ変換され、デジタルの画像データとして出力される。
【００１１】
ＣＰＵ１０６は、その内部のメモリなどに記憶されたプログラムに従って動作する。ＣＰＵ１０６は、デジタルカメラ１０１全体の動作を制御する。また、ＣＰＵ１０６は、輝度情報判定部１０６ａと画像処理部１０６ｂとを機能的に備える。
【００１２】
ＣＰＵ１０６は、例えば選択ダイヤル１０８ｂの操作に応じて、デジタルカメラ１０１の撮影モード（連写、単写撮影など）を選択する。また、ＣＰＵ１０６は、レリーズボタン１０８ａの押下に応じて、光学系１０２のレンズ制御や絞り制御を行ってメカニカルシャッター１０３を開閉し、撮像素子１０４により被写体画像を撮像させる。そしてＣＰＵ１０６は、撮像素子１０４から画像データを読み出し、メモリ１０９に取り込む制御を行う。さらに、ＣＰＵ１０６は、メモリ１０９に取り込まれた画像データに対して、所定の画像処理を施すよう画像処理部１０６ｂに指令を出し、画像処理後の画像データ（例えばＪＰＥＧデータ）に所定のファイル名やヘッダ情報を付加してメモリカード１１１に保存する。もしくは、ＣＰＵ１０６は、メモリ１０９またはメモリカード１１１に取り込まれた画像データを、表示部１０７に撮影画像として表示する。以上が、本実施形態に係るデジタルカメラ１０１の構成および基本動作である。
【００１３】
（撮像素子の構成）
次に、本実施形態に係るデジタルカメラ１０１における撮像素子１０４について説明する。図２は、撮像素子１０４の構成例を示す図である。撮像素子１０４は、変換順序制御部２０１と、垂直制御部２０２と、水平制御部２０３と、画素部２０４と、Ａ／Ｄ変換部２０５と、デジタル出力部２０６と、を有する。
【００１４】
画素部２０４は、水平方向（行方向）および垂直方向（列方向）に二次元状に配列された複数の画素ＰＤを有し、垂直制御部２０２と水平制御部２０３とから出力されるタイミング信号に従って、画素ＰＤで光電変換された電気信号（アナログ画素信号）を読み出す。以下、水平方向に並んだ複数の画素ＰＤを画素行（ライン）、垂直方向に並んだ複数の画素を画素列（カラム）とも表記する。なお、画素部２０４はＮ列×Ｍ行（Ｎ，Ｍは自然数）の画素ＰＤを有する。図２では、例えば、３列目の２行目に配置された画素を、画素ＰＤ（２，１）と記載している。
【００１５】
また、撮像素子１０４では、画素ＰＤからアナログ画素信号を読み出す時に、輝度情報判定部１０６ａにより決定された読み出し順序で読み出すようになっている。変換順序制御部２０１は、輝度情報判定部１０６ａで決定された順序に基づいて、垂直制御部２０２および水平制御部２０３に制御信号を送り、垂直制御部２０２および水平制御部２０３から出力されるタイミング信号を制御する。これにより、輝度情報判定部１０６ａで決定された読み出し順序で画素ＰＤからアナログ画素信号が読み出される。
【００１６】
Ａ／Ｄ変換部２０５は、各画素ＰＤから読み出されたアナログ画素信号をＡ／Ｄ変換（アナログデジタル変換）によりデジタル画像データに変換する。デジタル出力部２０６では、Ａ／Ｄ変換部２０５により変換されたデジタル画像データをＣＰＵ１０６へ転送する。
【００１７】
また、Ａ／Ｄ変換部２０５は、参照信号比較型の変換方式によりＡ／Ｄ変換を行うように構成されている。Ａ／Ｄ変換部２０５は、１つのＤＡＣ（Digital Analog Converter）２０５ａと、複数のコンパレータ２０５ｂと、複数のカウンタ２０５ｃとを有する。コンパレータ２０５ｂおよびカウンタ２０５ｃは、画素部２０４の各カラムごとに設けられている。ＤＡＣ２０５ａは、レベルが漸次変化する参照信号を生成して、各コンパレータ２０５ｂに供給する。参照信号は、所定範囲内（たとえば、アナログ画素信号の最小レベルから最大レベルまでの範囲内）で線形に変化するランプ波でなる。Ａ／Ｄ変換部２０５では、ＤＡＣ２０５ａから供給される参照信号を全てのコンパレータ２０５ｂで共通に使用する構成となっている。
【００１８】
各コンパレータ２０５ｂには、ＤＡＣ２０５ａからの参照信号と、画素ＰＤから読み出されたアナログ画素信号が入力される。各コンパレータ２０５ｂは、参照信号とアナログ画素信号とを比較して、比較結果を示す比較信号を出力する。カウンタ２０５ｃは、コンパレータ２０５ｂによる比較開始時点からカウントを開始し、比較信号が反転した時点（比較終了時点）でカウントを停止する。たとえば、参照信号が低レベルから高レベルに向かって変化する場合、比較開始時点では参照信号＜アナログ画素信号（入力信号）であり、参照信号が変化して参照信号＞アナログ画素信号となった時点で、比較信号が反転するため、カウンタ２０５ｃがカウントを停止する。このようにカウンタ２０５ｃは、コンパレータ２０５ｂによる比較開始から比較終了までの時間カウントを行う。これにより、アナログ画素信号のレベルに応じたカウント値が得られ、カウント値に基づくデジタル画像データがデジタル出力部２０６に出力される。
【００１９】
また、Ａ／Ｄ変換部２０５は、１ライン分のＡ／Ｄ変換において、全てのカウンタ２０５ｃでカウントが停止したことに応じて、そのラインのＡ／Ｄ変換を終了する。その後、画素部２０４は、次の１ライン分の画素ＰＤからアナログ画素信号を読み出して、Ａ／Ｄ変換部２０５に供給する。
【００２０】
ここで、参照信号が低レベルから高レベルに向かって変化する場合、アナログ画素信号が低レベルであるほどカウントが停止するまでに（すなわちカウント値が決定するまでに）かかる時間は短く、アナログ画素信号が高レベルであるほど（すなわち飽和レベルに近いほど）カウントが停止するまでにかかる時間は長くなる。したがって、例えば１ラインのアナログ画素信号が全て低レベルであれば、早い段階で全てのカウンタ２０５ｃでカウントが停止する（すなわちカウント値が決定する）。全てのカウンタ２０５ｃでカウントが停止したならば、それ以上のカウントは不要であるため、本実施形態のＡ／Ｄ変換部２０５では、全てのカウンタ２０５ｃでカウントが停止した時点でそのラインのＡ／Ｄ変換を終了し、次のラインのＡ／Ｄ変換を開始する。したがって、１ラインのＡ／Ｄ変換にかかる時間は、１ライン中において最も高レベルのアナログ画素信号のレベルに応じた時間となる。
【００２１】
なお、全てのカウンタ２０５ｃでカウントが停止した（すなわちカウント値が決定した）か否かを判定する方法としては、たとえば、以下の方法を用いればよい。まず、全てのコンパレータ２０５ｂからの出力（比較信号）をＡＮＤ回路に入力する。コンパレータ２０５ｂが比較開始時は０を出力し、比較終了時に０から１に反転するように構成する。全てのコンパレータ２０５ｂから１が入力されることでＡＮＤ回路の出力が１になった場合に、全てのカウンタ２０５ｃでカウントが停止した（すなわちカウント値が決定した）と判定する。
【００２２】
以上のように、本実施形態のＡ／Ｄ変換部２０５では、１ラインのＡ／Ｄ変換にかかる時間が、１ライン中において最も高レベルのアナログ画素信号のレベルに応じた時間となる。したがって、１ライン中に飽和レベルに近い画素があると１ラインのＡ／Ｄ変換にかかる時間が長くなり、この傾向が多くのラインにあるほどＡ／Ｄ変換にかかる時間が全体的に長くなってしまう。ここで簡易的に、２行８列の画素ＰＤをＡ／Ｄ変換する場合を例に挙げて説明する。図３に、２行８列の画素ＰＤ（０，０）〜（１，７）の出力信号レベルの一例を示す。ここで、たとえば出力信号レベルが３００の画素においてＡ／Ｄ変換時間が１Ｔであるとすると、出力信号レベルが６００の画素ではＡ／Ｄ変換時間が２Ｔとなる。図３（ａ）に示す場合、ライン１〜ライン８のそれぞれに出力信号レベルが６００の画素が含まれるので、各ラインのＡ／Ｄ変換時間は２Ｔとなり、全体的なＡ／Ｄ変換時間は１６Ｔとなる。
【００２３】
そこで、本実施形態では、図３（ａ）に示したようにカラム１、２のそれぞれにおいて画素ＰＤのアドレス順で読み出すのではなく、たとえば、図３（ｂ）に示すように、カラム１、２のそれぞれにおいて、画素ＰＤの読み出し順序を出力信号レベルが高い順（降順）に並び替える。これにより、ライン１〜８のそれぞれにおいて、読み出される画素ＰＤの出力信号レベルが近くなるようにする。この結果、図３（ｂ）では、ライン１〜ライン４では出力信号レベルが６００の画素ＰＤが含まれるので、各ラインのＡ／Ｄ変換時間は２Ｔとなるが、ライン５〜ライン８では出力信号レベルが３００の画素ＰＤしか含まれないので、各ラインのＡ／Ｄ変換時間は１Ｔとなる。したがって、全体的なＡ／Ｄ変換時間は１２Ｔとなり、図３（ａ）の場合よりも全体的なＡ／Ｄ変換時間を削減できる効果が得られる。なお、図３（ｂ）では画素ＰＤの出力信号レベルが高い順（降順）に読み出し順序を並び替える例を示したが、画素ＰＤの出力信号レベルが低い順（昇順）に読み出し順序を並べ替えてもよく、同様の効果が得られる。
【００２４】
このようなＡ／Ｄ変換処理を含む本実施形態の撮影処理の流れについて、図４に示すフローチャートを用いて説明する。図４に示すフローチャートは、ＣＰＵ１０６により実行される。ステップＳ１０１において、ＣＰＵ１０６は、被写体のＡＥ情報（露出情報）から被写体の輝度分布を取得する。なお、被写体のＡＥ情報は、レリーズボタン１０８ａが半押しされたタイミングもしくは任意の同期タイミングで取得可能とする。また、被写体のＡＥ情報としては、被写体の輝度を検出する測光センサ（不図示）がデジタルカメラ１０１に設けられている場合はその測光センサからの出力データを用いてもよいし、撮像素子１０４からの出力データを用いてもよい。また、撮像素子１０４の１画素ごとの輝度分布を得てもよいし、複数の画素からなるブロック単位で輝度分布を得てもよい。
【００２５】
ステップＳ１０２において、ＣＰＵ１０６の輝度情報判定部１０６ａは、ステップＳ１０１で取得された被写体の輝度分布に基づいて、画素ＰＤの読み出し順序を決定する順序決定処理を行う。
【００２６】
図５は、この順序決定処理の流れを説明するフローチャートである。ステップＳ２０１において、輝度情報判定部１０６ａは、ステップＳ１０１で取得された被写体の輝度分布に基づいて、各カラムごとに画素ＰＤの読み出し順序（すなわちＡ／Ｄ変換順序）を決定する。具体的には、図３（ｂ）に示したように、画素部２０４の各カラムごとに、画素ＰＤの出力信号レベルが高い（すなわち輝度が高い）順（降順）に画素ＰＤの読み出し順序を並び替える。これにより、１ラインごとに画素ＰＤの出力信号レベルが近くなるような読み出し順序とする。なお、上述したように、画素ＰＤの出力信号レベルが低い（すなわち輝度が低い）順（昇順）に読み出し順序を並び替えてもよい。
【００２７】
ステップＳ２０２において、輝度情報判定部１０６ａは、ステップＳ２０１で決定した各カラムごとの画素ＰＤの読み出し順序をメモリ１０９に保存して、図５の順序決定処理を終了する。
【００２８】
ステップＳ１０３（図４）において、ＣＰＵ１０６は、レリーズボタン１０８ａが押下されたか否かを判定し、押下された場合はステップＳ１０４へ進み、押下されなかった場合は、ステップＳ１０１に戻り、ステップＳ１０１〜Ｓ１０３の処理を繰り返す。
【００２９】
ステップＳ１０４において、ＣＰＵ１０６は、撮像素子１０４を制御して、被写体像の撮像を行わせる。また、ＣＰＵ１０６は、輝度情報判定部１０６ａにより決定した読み出し順序の情報を撮像素子１０４に送り、当該読み出し順序に基づいてアナログ画素信号を読み出させＡ／Ｄ変換を行わせる。そして、ＣＰＵ１０６は、撮像素子１０４からデジタル画像データを読み出して、メモリ１０９に保存する。
【００３０】
ステップＳ１０５において、ＣＰＵ１０６は、メモリ１０９に保存したデジタル画像データを並び替えて撮影画像データを生成する。上述したように、撮像素子１０４では、画素ＰＤのアドレス順ではなく、画素ＰＤの出力信号レベルが高い順にＡ／Ｄ変換が行われるので、撮影画像データを生成する際に、画素ＰＤ出力を並び替えて画素ＰＤのアドレス順に戻す必要がある。そして画像処理部１０６ｂは、当該撮影画像データに対して所定の画像処理を施して記録用の画像データを生成して、メモリカード１１１に保存し、図４の処理を終了する。
【００３１】
また、上記図４のステップＳ１０４において、撮像素子１０４で行われるＡ／Ｄ変換の流れについて、図６のフローチャートを用いて説明する。ステップＳ３０１において、変換順序制御部２０１は、水平制御部２０３および垂直制御部２０２を制御して、輝度情報判定部１０６ａで決定されたカラムごとの読み出し順序に基づいて、各カラムの画素ＰＤの読み出しスイッチをＯＮにする。たとえば、図２の例において、輝度情報判定部１０６ａで決定された読み出し順序の一番目（ライン１）が、カラム１では画素ＰＤ（０，１）、カラム２では画素ＰＤ（１，０）、カラム３では画素ＰＤ（２，ｍ）、カラム４では画素ＰＤ（３，１）であるとする。この場合、変換順序制御部２０１は、カラム１では画素ＰＤ（０，１）、カラム２では画素ＰＤ（１，０）、カラム３では画素ＰＤ（２，ｍ）、カラム４では画素ＰＤ（３，１）の読み出しスイッチをＯＮする。これにより、読み出し順序の一番目（ライン１）において、カラム１では画素ＰＤ（０，１）、カラム２では画素ＰＤ（１，０）、カラム３では画素ＰＤ（２，ｍ）、カラム４では画素ＰＤ（３，１）のアナログ画素信号が読み出される。
【００３２】
ステップＳ３０２において、Ａ／Ｄ変換部２０５が画素ＰＤから読み出されたアナログ画素信号のＡ／Ｄ変換を行い、デジタル画像データをデジタル出力部２０６に出力する。
【００３３】
ステップＳ３０３において、デジタル出力部２０６はステップＳ３０２でＡ／Ｄ変換されたデジタル画像データをＣＰＵ１０６に転送して、１ラインのＡ／Ｄ変換を終了する。撮像素子１０４では、ステップＳ３０１〜Ｓ３０３の処理を一つのシーケンスとして行い、画素部２０４の縦方向の画素分、このシーケンスを繰り返すことで、全画素のＡ／Ｄ変換を行う。
【００３４】
上述した実施の形態によれば、次の作用効果が得られる。
撮像素子１０４において、１行分の画素の出力信号（アナログ画素信号）を読み出す際に、読み出される画素の出力信号レベルが近くなるように、画素の読み出し順序を画素列ごとに並び替えるようにした。具体的には、画素の出力信号レベル順に読み出し順序を並び替えるようにした。これにより、アナログ画素信号のＡ／Ｄ変換にかかる時間を短縮することができるので、連写の高速化を実現することができる。さらに、参照信号の出力時間が減るので、消費電力を削減することもできる。
【００３５】
次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
上述した実施の形態では、各カラム内での読み出し順序の並び替えを行っているが、例えば隣接２カラム間、もしくはそれ以上の複数カラム間での読み出し順序の並び替えを行えるようにしてもよい。
【００３６】
（変形例２）
上述した実施の形態では、メモリカード１１１に保存する画像を撮像する際に、上述したＡ／Ｄ変換処理を行う例について説明した。しかしながら、レリーズボタン１０８ａの押下前に所定周期で繰り返し撮像される画像（いわゆるスルー画）の撮像時に、上述したＡ／Ｄ変換処理を行うようにしてもよい。この場合、１フレーム目については上述したＡ／Ｄ変換処理を適用することはできないが、２フレーム目以降については前フレームの撮像画像に基づいて被写体の輝度分布を取得して、上述したＡ／Ｄ変換処理を行えばよい。
【００３７】
（変形例３）
また、上述した実施の形態では、参照信号が時間とともに低レベルから高レベルに向かって変化する場合について説明したが、逆に高レベルから低レベルに向かって変化するようにしてもよい。
【００３８】
（変形例４）
また、Ａ／Ｄ変換部２０５における参照信号の変化の向きを切り替えるようにしてもよい。たとえば、輝度情報判定部１０６ａは、撮像素子１０４のＡ／Ｄ変換を開始する前に被写体の輝度分布のヒストグラムを作成し、画面全体の出力信号レベルの傾向、たとえば、高レベルの信号の方が多いか低レベルの信号の方が多いかを判定する。輝度情報判定部１０６ａは、高レベルの信号の方が多い（すなわち画面全体が比較的明るい）と判定した場合は、参照信号の変化の向きを高レベルから低レベルとする（すなわち高レベルから低レベルに向かって変化する）ようにＤＡＣ２０５ａを制御する。一方、輝度情報判定部１０６ａは、低レベルの信号の方が多い（すなわち画面全体が比較的暗い）と判定した場合は、参照信号の変化の向きを低レベルから高レベルとする（すなわち低レベルから高レベルに向かって変化する）ようにＤＡＣ２０５ａを制御する。このように、画面全体（すなわち画素部２０４が有する複数の画素ＰＤの全体）の出力信号レベルの傾向を判定し、判定結果に基づいて参照信号の変化の向きを切り替えることで、さらにＡ／Ｄ変換時間を短縮することができる。
【００３９】
（変形例５）
また、撮像素子１０４において、１画面（１フレーム）分のＡ／Ｄ変換を行う際に、途中で参照信号の変化の向きを変えるようにしてもよい。ＣＰＵ１０６は、例えば、高い信号レベルの画素から変換を開始する場合（すなわちＡ／Ｄ変換順序が信号レベルの高い順の場合）、開始時点では参照信号の変化の向きを高レベルから低レベルとする（すなわち高レベルから低レベルに向かって変化する）ようにＤＡＣ２０５ａを制御する。その後、これ以降は低い信号レベルの画素のみのＡ／Ｄ変換であると判定した時点で（すなわちＡ／Ｄ変換が完了していない画素の出力信号レベルに応じて）、以降の参照信号の変化の向きを低レベルから高レベルとする（すなわち高レベルから低レベルに向かって変化する）ようにＤＡＣ２０５ａを制御する。このようにＡ／Ｄ変換部２０５が１フレーム分のアナログ画素信号をＡ／Ｄ変換する途中において、Ａ／Ｄ変換が完了していない画素の出力信号レベルに応じて参照信号の変化の向きを切り替えることで、さらにＡ／Ｄ変換時間を短縮することができる。
【００４０】
なお、変形例５では、１フレーム内で参照信号の変化の向きを切り替えるため、各画素において、参照信号の変化の向きを参照して、カウント値に基づくデジタル画像データの値を決定する。
【００４１】
（変形例６）
上述した実施の形態では、ＣＰＵ１０６が画素ＰＤの読み出し順序を列ごとに決定する機能部（輝度情報判定部１０６ａ）を有する例について説明したが、撮像素子１０４の内部にこの機能部を有していてもよい。また、撮像素子１０４とこの機能部を構成する回路から成る撮像装置として提供することもできる。
【００４２】
上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
【符号の説明】
【００４３】
１０１…デジタルカメラ、１０２…光学系、１０４…撮像素子、１０６…ＣＰＵ、１０６ａ…輝度情報判定部、１０６ｂ…画像処理部、２０１…変換順序制御部、２０２…垂直制御部、２０３…水平制御部、２０４…画素部、２０５…Ａ／Ｄ変換部、２０５ａ…ＤＡＣ、２０５ｂ…コンパレータ、２０５ｃ…カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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