(57)【要約】      （修正有）【課題】回路構成がシンプルで、主スイッチング素子の両端に発生するサージ電圧を小さく抑えることができるフライバック方式のスイッチング電源装置を提供する。【解決手段】臨界モード制御のフライバック方式の電源回路を有する。主ＦＥＴ１４ａと直列に配された入力巻線１２ａの両端にスナバ回路５０を備える。スナバ回路５０は、回生コンデンサ５４と回生ＦＥＴ５６ａ及び回生ダイオード５６ｂの並列回路とが直列接続されて成る。回生ＦＥＴ５６ａをオンオフ制御する回生制御回路５８は、主ＦＥＴ１４ａのオフ期間中に回生ＦＥＴ５６ａをオンさせた後、回生コンデンサ５４の電圧V54が所定値まで低下すると、主ＦＥＴ１４ａがオンに転じる前に回生ＦＥＴ５６ａをオフさせ、その後主ＦＥＴ１４ａがオフに転じ、電圧V54が所定値を超えて上昇して回生ダイオード５６ｂに電流が流れ始め、この電流が流れるのが終了すると、回生ＦＥＴ５６ａをオンさせる。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力電源から供給される入力電圧を断続する主スイッチング素子と、前記主スイッチング素子に直列接続された入力巻線及び前記入力巻線と絶縁された出力巻線を有し、前記主スイッチング素子のオンの期間、前記入力電圧が前記入力巻線に印加されて励磁エネルギーを蓄積するトランスと、カソードを前記入力巻線及び前記主スイッチング素子の接続点側にして前記主スイッチング素子の両端に接続された補助ダイオードと、前記主スイッチング素子がオフの期間に前記前記出力巻線に発生する電圧を整流する出力整流素子と、前記出力整流素子が出力する整流電圧を平滑し、外部接続された負荷に出力電圧及び出力電流を供給する出力平滑コンデンサと、前記出力電圧を目標値に近づけるように前記主スイッチング素子のオン時間及びオフ時間を制御する回路であって、前記トランスに蓄積された前記励磁エネルギーが前記出力整流素子を通じて放出された後、速やかに前記主スイッチング素子をオフからオンに反転させる臨界モード制御を行うスイッチング制御回路とを備えたフライバック方式のスイッチング電源装置において、
前記入力巻線及び前記主スイッチング素子の接続点に一端が接続された回生コンデンサと、前記回生コンデンサの他端と前記入力巻線の他端との間に接続された回生スイッチと、アノードを前記回生コンデンサ側にして前記回生スイッチの両端に接続された回生ダイオードと、前記回生スイッチのオンオフを制御する回生制御回路とで構成されたスナバ回路を備え、
前記回生制御回路は、前記主スイッチング素子がオフの期間中に前記回生スイッチをオンさせた後、前記回生コンデンサの両端電圧が所定値まで低下すると、前記主スイッチング素子がオフからオンに転じる前に前記回生スイッチをオフさせ、その後、前記主スイッチング素子がオンからオフに転じ、前記回生コンデンサの両端電圧が所定値を超えて上昇することによって前記回生ダイオードに電流が流れ始め、この電流が流れるのが終了すると、前記回生スイッチをオンさせるという動作を、前記主スイッチング素子のスイッチング周期毎に繰り返すことを特徴とするスイッチング電源装置。
【請求項２】
前記回生スイッチは、前記回生コンデンサの他端にソースが接続され、前記入力巻線の他端にドレインが接続されたＮチャネルのＭＯＳ型ＦＥＴである回生ＦＥＴであり、
前記回生制御回路は、前記入力巻線及び前記回生コンデンサの接続点と前記回生ＦＥＴのゲートとの間に接続された駆動抵抗及びバイアス用コンデンサの直列回路と、前記バイアス用コンデンサの放電経路を形成するための放電用抵抗と、前記回生ＦＥＴのゲートソース間又はこれに相当する位置に接続され、前記回生ＦＥＴのゲートソース間が負方向にバイアスされたときに導通し、ゲートソース間に発生する負電圧が所定値以上に大きくならないようクランプする負電圧設定用ダイオードとを備えている請求項１記載のスイッチング電源装置。
【請求項３】
前記駆動抵抗及びバイアス用コンデンサの直列回路の一端と前記回生ＦＥＴのゲートとの間にバッファ回路が挿入され、
前記バッファ回路は、アノードが前記駆動抵抗及びバイアス用コンデンサの直列回路の一端に接続され、カソードが前記回生ＦＥＴのゲートに接続された充電用ダイオードと、エミッタが前記回生ＦＥＴのゲートに接続され、コレクタが前記回生ＦＥＴのソースに接続され、ベースが前記充電用ダイオードのアノードに接続されたＰＮＰ型トランジスタである放電用トランジスタとで構成されている請求項２記載のスイッチング電源装置。
【請求項４】
前記放電用トランジスタのコレクタベース間のＰＮ接合の部分が、前記負電圧設定用ダイオードとして動作する請求項３記載のスイッチング電源装置。
【請求項５】
前記回生ＦＥＴのゲートソース間又はこれに相当する位置に、前記回生ＦＥＴのゲートソース間に過大電圧が発生するのを防止する保護用ツェナダイオードが接続され、
前記保護用ツェナダイオードが、前記負電圧設定用ダイオードとして動作する請求項３乃至５のいずれか記載のスイッチング電源装置。
【請求項６】
前記トランスには、前記出力巻線と絶縁された補助巻線が設けられ、前記スイッチング制御回路には、前記補助巻線に発生する電圧の変化を検出し、この検出結果に基づいて、前記主スイッチング素子がオフからオンに転じるタイミングを決定するオンタイミング設定回路が設けられ、前記オンタイミング設定回路が動作することにより、前記主スイッチング素子は、自己の両端電圧が所定値以下に低下したタイミングでオンに転じる請求項１乃至５のいずれか記載のスイッチング電源装置。
【請求項７】
前記トランスに前記出力巻線と絶縁された補助巻線が設けられ、前記スイッチング制御回路には、前記主スイッチング素子がオフの期間に前記補助巻線に発生する電圧を検出する出力電圧検出回路が設けられ、前記スイッチング制御回路は、この検出電圧を前記出力電圧とみなして前記主スイッチング素子のオン時間及びオフ時間を制御する請求項１乃至６のいずれか記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、臨界モード制御により動作するフライバック方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
臨界モード制御により動作するフライバック方式の電源装置は従来から広く使用されており、主スイッチング素子がオンの期間にトランスに励磁エネルギーを蓄積し、その後主スイッチング素子がオフし、励磁エネルギーが出力整流素子を通じて放出された後、速やかに主スイッチング素子がオンに転じる、という動作を繰り返す。
【０００３】
この種のスイッチング電源装置として、例えば、図１８に示すリンギングチョーク方式のスイッチング電源装置１０がある。スイッチング電源装置１０は、入力巻線１２ａ、出力巻線１２ｂ及び補助巻線１２ｃを有するトランス１２が設けられ、入力巻線１２ａと直列に主スイッチング素子１４が接続されている。主スイッチング素子１４は、ＮチャネルのＭＯＳ型ＦＥＴであり（ＮＰＮ型のバイポーラトランジスタが使用される場合もある）、ソースがグランド１６に接続されている。図１８では、主スイッチング素子１４を、ＦＥＴ素子の部分である主ＦＥＴ１４ａと、ドレインソース間に存在する寄生ダイオードである補助ダイオード１４ｂとに分けて表してある。入力電源１８から供給される入力電圧Viは、入力巻線１２ａと主スイッチング素子１４の直列回路の両端に入力され、主スイッチング素子１４がオンオフすることによって、入力巻線１２ａの両端に入力電圧Viを断続した電圧が発生する。トランス１２に付したドットは各巻線の極性を表しており、補助巻線１２ｃは、ドットが付されていない側の端子がグランド１６に接続されている。
【０００４】
出力巻線１２ｂには、主スイッチング素子１４がオフのときに発生する電圧を整流するダイオードである出力整流素子２０が接続され、その後段には、出力整流素子２０が出力する整流電圧を平滑し、負荷２２に出力電圧Vo及び出力電流Ioを供給する出力平滑コンデンサ２４が接続されている。
【０００５】
主ＦＥＴ１４ａのオンオフを制御するスイッチング制御回路は、起動回路２６、正帰還回路２８、駆動トランジスタ３０、タイマコンデンサ３２、充放電回路３４、出力電圧検出回路３６、及び制御電流生成回路３８で構成されている。
【０００６】
起動回路２６は、入力電圧Viが投入されると、主ＦＥＴ１４ａのゲートソース間を充電して主ＦＥＴ１４ａをオンさせる回路で、例えば、抵抗でシンプルに構成したり、定電流回路が使用されたりする。
【０００７】
正帰還回路２８は、コンデンサと抵抗等で構成され、補助巻線１２ｃの電圧の変化を主ＦＥＴ１４ａのゲートに伝達する回路である。主ＦＥＴ１４ａがオンに転じるタイミングは、正帰還回路２８からの正帰還信号の強さを変更することによって微調整できる。
【０００８】
駆動トランジスタ３０は、ＮＰＮ型トランジスタであり、コレクタが主ＦＥＴ１４ａのゲートに接続され、エミッタがグランド１６に接続され、所定のタイミングで主ＦＥＴ１４ａのゲートソース間を短絡することによって、主ＦＥＴ１４ａをオフさせる働きをする。
【０００９】
駆動トランジスタ３０の駆動は、ベースエミッタ間に接続されたタイマコンデンサ３２、タイマコンデンサ３２を充放電する充放電回路３４、及びタイマコンデンサ３２に所定の制御電流Isを供給する制御電流生成回路３８によって行われる。充放電回路３４は、例えば複数の抵抗とツェナダイオードで構成され、補助巻線１２ｃの電圧が正の期間にタイマコンデンサ３２を充電し、負の期間にタイマコンデンサ３２を放電する。
【００１０】
制御電流生成回路３８は、出力電圧検出回路３６が出力する出力電圧信号Vo1（出力電圧Voに比例した電圧）と、出力電圧Voの目標値に相当する電圧との差を誤差増幅回路３８ａで増幅して出力し、この出力信号を信号絶縁用のフォトカプラ３８ｂを介して所定の制御電流Isに変換し、主ＦＥＴ１４ａがオンの期間に制御電流Isをタイマコンデンサ５０に流し込む。
【００１１】
タイマコンデンサ３２の電圧は、充放電回路３４により充放電され、さらに制御電流生成回路３８の制御電流Isにより充電されてノコギリ波状の波形になり、駆動トランジスタ３０のオン閾値電圧に達すると、駆動トランジスタ３０がオンする。したがって、駆動トランジスタ３０がオンするタイミング（主ＦＥＴ１４ａがオフに転じるタイミング）は、制御電流Isが増減すると変化し、例えば、制御電流Isが増加すると、タイマコンデンサ３２の電圧の上昇速度が速くなり、主ＦＥＴ１４ａがオフに転じるタイミングが早まり、出力電圧信号Vo1及び出力電圧Voが低下する。
【００１２】
入力巻線１２ａの両端には、ＤＣＲスナバと呼ばれる一般的なスナバ回路４０が設けられている。スナバ回路４０は、スナバダイオード４０ａ、スナバコンデンサ４０ｂ、及びスナバ抵抗４０ｃにより構成され、スナバダイオード４０ａは、アノードが主ＦＥＴ１４ａのドレイン及び入力巻線１２ａの接続点に接続され、スナバコンデンサ４０は、スナバダイオード４０ｂのカソードと入力巻線１２ａの他端との間に接続され、スナバ抵抗４０ｃは、スナバコンデンサ４０ｂに並列接続されている。スナバコンデンサ４０の両端電圧V40はほぼ一定の直流電圧であり、主ＦＥＴ１４ａのドレインソース間の電圧V14dが入力電圧Viと電圧V40の合計値を超えるとスナバダイオード４０ａが導通する。つまり、主ＦＥＴ１４ａがオフに転じた時、電圧V14dに発生するサージ電圧をスナバコンデンサ４０ｂでクランプすると共に、スナバコンデンサ４０ｂに吸収されたサージ成分のエネルギーをスナバ抵抗４０ｃで損失させる。スナバ回路４０を設けることによって、電圧V14dに発生するサージ電圧を低減することができ、主スイッチング素子１４等の回路素子を保護したり、装置から外部に漏洩するスイッチングノイズを低減したりすることができる。
【００１３】
図１９に示すリンギングチョーク方式のスイッチング電源装置４２は、スイッチング電源装置１０の構成の一部が変更されたものであり、上記の出力電圧検出回路３６及び制御電流生成回路３８に代えて、出力電圧検出回路４４及び制御電流生成回路４６が設けられている。その他の構成は同様である。
【００１４】
出力電圧検出回路４４は、補助巻線１２ｃのドットが付された端子にカソードが接続されたダイオード４４ａと、ダイオード４４ａのアノードをグランド１６との間に接続されたコンデンサ４４ｂとで構成されている。ダイオード４４ａは、主スイッチング素子１４がオフの期間に導通し、補助巻線１２ｃに発生している電圧（出力電圧Voに略比例した電圧）がコンデンサ４４ｂに発生する。そして、コンデンサ４４ｂに発生する負の直流電圧Vo1が出力電圧信号として出力される。
【００１５】
制御電流生成回路４６は、出力電圧信号Vo1を受け、出力電圧信号Vo1が目標値に近づくように制御電流Isを生成し、主ＦＥＴ１４ａがオンの期間に制御電流Isをタイマコンデンサ３２に向けて出力する。
【００１６】
スイッチング電源装置４２は、出力電圧Voの検出を入力側で間接的に行うため、信号絶縁用のフォトカプラ３８ｂを使用せずに構成することができる。したがって、フォトカプラ特有の問題（信号伝達特性が比較的低速である、電流伝達率CTRのばらつきが大きい、安全規格上の制約により素子の外形が大きい、受光トランジスタの耐電圧が低い場合が多い、比較的高価である等）を気にせず設計できるという利点がある。
【００１７】
また、この種のスイッチング電源装置として、特許文献１に開示されているように、臨界モード制御用のＩＣを用いた他励式のスイッチング電源装置がある。このスイッチング電源装置には、トランスの入力巻線（一次巻線）と並列に、独特のクランプ回路が設けられている。クランプ回路は、第一及び第二クランプコンデンサの直列回路を入力巻線の両端に接続し又は切り離すクランプ素子と、第二クランプコンデンサの両端を短絡する第二ダイオード等で構成され、スイッチング周期の中の適宜のタイミングで、入力巻線に接続されるコンデンサ成分のＣ値を切り替える動作を行う。クランプ回路は、上記のスナバ回路４０とほぼ同様の目的で設けられており、主スイッチング素子の両端に発生するサージ電圧を低減することにより、主スイッチング素子等を保護したり、装置から外部に漏洩するスイッチングノイズを低減したりすることができる。また、主スイッチング素子のソフトスイッチングの制御が容易になり、主スイッチング素子のクロス損失を低減させることができる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２０１２−１１０１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、従来のスイッチング電源装置１０，４２の場合、スナバ回路４０のスナバ抵抗４０ｃに大きな損失が発生するので、電源効率が低下するという問題がある。また、スナバ回路４０は、その効力を強くすると様々な弊害（電源効率の低下、入力電圧や出力電流が急変したときの不安定動作等）が発生する可能性があるため、実際は、サージ電圧を格段に小さくすることは難しい。したがって、特にスイッチング電源装置４２の場合、補助巻線１２ｃに上記のサージ電圧の成分が発生し、このサージ電圧の成分を含む電圧がダイオード４０ａを通じてピークホールドされ、コンデンサ４４ｂに発生する出力電圧信号Vo1と出力電圧Voの略比例の関係が崩れるため、入力変動（入力電圧Viの変化に対する出力電圧Voの変動）や負荷変動（出力電流Ioの変化に対する出力電圧Voの変動）が大きくなり、出力電圧Voの精度が低下する。
【００２０】
特許文献１のスイッチング電源装置の場合は、クランプ回路の動作により、主スイッチング素子の両端に発生するサージ電圧の周波数（リンギングの周波数）が低くすることによってサージ電圧のピーク値を低下させることができる。また、ＤＣＲスナバのように大きい損失が発生しないので、電源効率の低下も小さい。しかし、このクランプ回路は、厳密にはサージ電圧のピーク値を低くする（リンギングの振幅を小さくする）回路であり、ＤＣＲスナバのようにサージ電圧をクランプする（尖頭部を除去する）回路ではないため、サージ電圧を小さくする効果は限定的である。したがって、特許文献１のスイッチング電源装置の場合も、特に補助巻線の電圧から出力電圧を検出する構成にすると、スイッチング電源装置４２ほどではないが、入力変動や負荷変動が大きくなり、出力電圧Voの精度が低下する。
【００２１】
本発明は、上記背景技術に鑑みて成されたものであり、回路構成がシンプルで、主スイッチング素子の両端に発生するサージ電圧を小さく抑えることができるフライバック方式のスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、入力電源から供給される入力電圧を断続する主スイッチング素子と、前記主スイッチング素子に直列接続された入力巻線及び前記入力巻線と絶縁された出力巻線を有し、前記主スイッチング素子のオンの期間、前記入力電圧が前記入力巻線に印加されて励磁エネルギーを蓄積するトランスと、カソードを前記入力巻線及び前記主スイッチング素子の接続点側にして前記主スイッチング素子の両端に接続された補助ダイオードと、前記主スイッチング素子がオフの期間に前記前記出力巻線に発生する電圧を整流する出力整流素子と、前記出力整流素子が出力する整流電圧を平滑し、外部接続された負荷に出力電圧及び出力電流を供給する出力平滑コンデンサと、前記出力電圧を目標値に近づけるように前記主スイッチング素子のオン時間及びオフ時間を制御する回路であって、前記トランスに蓄積された前記励磁エネルギーが前記出力整流素子を通じて放出された後、速やかに前記主スイッチング素子をオフからオンに反転させる臨界モード制御を行うスイッチング制御回路とを備えたフライバック方式のスイッチング電源装置であって、
前記入力巻線及び前記主スイッチング素子の接続点に一端が接続された回生コンデンサと、前記回生コンデンサの他端と前記入力巻線の他端との間に接続された回生スイッチと、アノードを前記回生コンデンサ側にして前記回生スイッチの両端に接続された回生ダイオードと、前記回生スイッチのオンオフを制御する回生制御回路とで構成されたスナバ回路を備え、
前記回生制御回路は、前記主スイッチング素子がオフの期間中に前記回生スイッチをオンさせた後、前記回生コンデンサの両端電圧が所定値まで低下すると、前記主スイッチング素子がオフからオンに転じる前に前記回生スイッチをオフさせ、その後、前記主スイッチング素子がオンからオフに転じ、前記回生コンデンサの両端電圧が所定値を超えて上昇することによって前記回生ダイオードに電流が流れ始め、この電流が流れるのが終了すると、前記回生スイッチをオンさせるという動作を、前記主スイッチング素子のスイッチング周期毎に繰り返すスイッチング電源装置である。
【００２３】
前記回生スイッチは、前記回生コンデンサの他端にソースが接続され、前記入力巻線の他端にドレインが接続されたＮチャネルのＭＯＳ型ＦＥＴである回生ＦＥＴであり、前記回生制御回路は、前記入力巻線及び前記回生コンデンサの接続点と前記回生ＦＥＴのゲートとの間に接続された駆動抵抗及びバイアス用コンデンサの直列回路と、前記バイアス用コンデンサの放電経路を形成するための放電用抵抗と、前記回生ＦＥＴのゲートソース間又はこれに相当する位置に接続され、前記回生ＦＥＴのゲートソース間が負方向にバイアスされたときに導通し、ゲートソース間に発生する負電圧が所定値以上に大きくならないようクランプする負電圧設定用ダイオードとを備えている構成であることが好ましい。
【００２４】
この場合、前記駆動抵抗及びバイアス用コンデンサの直列回路の一端と前記回生ＦＥＴのゲートとの間にバッファ回路が挿入され、前記バッファ回路は、アノードが前記駆動抵抗及びバイアス用コンデンサの直列回路の一端に接続され、カソードが前記回生ＦＥＴのゲートに接続された充電用ダイオードと、エミッタが前記回生ＦＥＴのゲートに接続され、コレクタが前記回生ＦＥＴのソースに接続され、ベースが前記充電用ダイオードのアノードに接続されたＰＮＰ型トランジスタである放電用トランジスタとで構成されている構成であることがより好ましい。さらに、前記放電用トランジスタのコレクタベース間のＰＮ接合の部分が、前記負電圧設定用ダイオードとして動作するようにしてもよい。
【００２５】
あるいは、前記回生ＦＥＴのゲートソース間又はこれに相当する位置に、前記回生ＦＥＴのゲートソース間に過大電圧が発生するのを防止する保護用ツェナダイオードが接続され、前記保護用ツェナダイオードが、前記負電圧設定用ダイオードとして動作する構成にしてもよい。
【００２６】
また、前記トランスには、前記出力巻線と絶縁された補助巻線が設けられ、前記スイッチング制御回路には、前記補助巻線に発生する電圧の変化を検出し、この検出結果に基づいて、前記主スイッチング素子がオフからオンに転じるタイミングを決定するオンタイミング設定回路が設けられ、前記オンタイミング設定回路が動作することにより、前記主スイッチング素子は、自己の両端電圧が所定値以下に低下したタイミングでオンに転じる構成にしてもよい。
【００２７】
さらに、前記トランスに前記出力巻線と絶縁された補助巻線が設けられ、前記スイッチング制御回路には、前記主スイッチング素子がオフの期間に前記補助巻線に発生する電圧を検出する出力電圧検出回路が設けられ、前記スイッチング制御回路は、この検出電圧を前記出力電圧とみなして前記主スイッチング素子のオン時間及びオフ時間を制御する構成にしてもよい。
【発明の効果】
【００２８】
本発明のスイッチング電源装置は、トランスの入力巻線と並列に独特のスナバ回路を設けることにより、主スイッチング素子の両端に発生するサージ電圧を格段に小さく抑えることができる。また、このスナバ回路は構成がシンプルで自己損失も小さく、回生コンデンサで吸収したサージ成分のエネルギーを出力に回生する動作を行うので、電源効率の低下を最小限に抑えることができる。
【００２９】
また、補助巻線及びオンタイミング設定回路を設け、主スイッチング素子の両端電圧が一定値以下に低下した時に主スイッチング素子をオンさせる構成にすることによって、ソフトスイッチング又はゼロボルトスイッチングが可能になり、主スイッチング素子のクロス損失やスイッチングノイズを小さく抑えることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明のスイッチング電源装置の第一の実施形態を示す回路図である。
【図２】スナバ回路の内部構成を示すブロック図（ａ）、回生制御回路の具体的な構成例を示す回路図（ｂ）である。
【図３】この実施形態のスイッチング電源装置の出力電流−出力電圧特性を示すグラフである。
【図４】図３の動作点Ａ（重負荷時）における各部の動作波形である。
【図５】図４の期間T1aにおける回路動作を示す等価回路である。
【図６】図４の期間T2aにおける回路動作を示す等価回路である。
【図７】図４の期間T3aにおける回路動作を示す等価回路である。
【図８】図４の期間T4aにおける回路動作を示す等価回路である。
【図９】図４の期間T5aにおける回路動作を示す等価回路である。
【図１０】図４の期間T6aにおける回路動作を示す等価回路である。
【図１１】図４の期間T7aにおける回路動作を示す等価回路である。
【図１２】図４の期間T8aにおける回路動作を示す等価回路である。
【図１３】図４の期間T9aにおける回路動作を示す等価回路である。
【図１４】図３の動作点Ｂ（軽負荷時）における各部の動作波形である。
【図１５】回生制御回路の第一〜第三の変形例を示す回路図（ａ），（ｂ），（ｃ）である。
【図１６】回生制御回路の第四〜第六の変形例を示す回路図（ａ），（ｂ），（ｃ）である。
【図１７】本発明のスイッチング電源装置の第二の実施形態を示す回路図である。
【図１８】従来のスイッチング電源装置の一例を示す回路図である。
【図１９】従来のスイッチング電源装置の他の例を示す回路図である。
【発明を実施するための形態】
【００３１】
以下、本発明のスイッチング電源装置の第一の実施形態について、図１〜図１４に基づいて説明する。ここで、従来のスイッチング電源装置１０，４２と同様の構成は、同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置４８は、スイッチング電源装置４２と同様に、フォトカプラを使用しないリンギングチョーク方式の電源装置である。スイッチング電源装置４２と構成が異なるのは、スナバ回路４０に代えて、独特のスナバ回路５０が設けられている点であり、その他の構成は同様である。また、スイッチング電源装置４８では、正帰還回路２８が、オンタイミング設定回路５２としても動作する。以下、構成が異なる点について説明する。
【００３２】
スナバ回路５０は、図２（ａ）に示すように、回生コンデンサ５４、回生用素子５６、及び回生制御回路５８で構成されている。回生コンデンサ５４は、一端が入力巻線１２ａ及び主スイッチング素子１４の接続点に一端が接続されて、Ｃ値は、トランス１２の各巻線の寄生コンデンサ、主スイッチング素子１４のドレインソース間の寄生コンデンサよりも十分大きい値に設定されている。
【００３３】
回生用素子５６は、ＮチャネルのＭＯＳ型ＦＥＴであり、ＦＥＴ素子の部分が回生スイッチである回生ＦＥＴ５６ａとして働き、ドレインソース間に存在する寄生ダイオードが回生ダイオード５６ｂとして働く。回生ＦＥＴ５６ａは、ソースが回生コンデンサ５４の他端に接続され、ドレインが入力巻線１２ａの他端に接続され、回生ダイオード５６ｂは、アノードが回生コンデンサの他端に接続され、カソードが入力巻線１２ａの他端に接続される。
【００３４】
回生制御回路５８は、回生ＦＥＴ５６ａのオンオフ動作を制御するブロックであり、「主ＦＥＴ１４ａがオフの期間中に回生ＦＥＴ５６ａをオンさせた後、回生コンデンサ５４の両端電圧V54が所定値まで低下すると、主ＦＥＴ１４ａがオフからオンに転じる前に回生ＦＥＴ５６ａをオフさせ、その後、主ＦＥＴ１４ａがオンからオフに転じ、回生コンデンサ５４の両端電圧V54が所定値を超えて上昇することによって回生ダイオード５６ｂに電流が流れ始め、この電流が流れるのが終了すると、回生ＦＥＴ５６ａをオンさせるという動作を、主ＦＥＴ１４ａのスイッチング周期Tsw毎に繰り返す。」ように回生ＦＥＴ５６ａをオンオフさせる。
【００３５】
上記の回生制御回路５８の機能は、例えば、回生制御回路５８(1)の構成により実現することができる。回生制御回路５８(1)は、図２（ｂ）に示すように、入力巻線１２ａ及び回生コンデンサ５４の接続点と回生ＦＥＴ５６ａのゲートとの間に接続された駆動抵抗６０及びバイアス用コンデンサ６２の直列回路と、バイアス用コンデンサ６２と並列の位置に接続され、バイアス用コンデンサ６２の放電経路を形成するための放電用抵抗６４とが設けられている。バイアス用コンデンサ６２のＣ値は、回生コンデンサ５４よりも小さく、後述する回生ＦＥＴ５６ａの寄生コンデンサ５６ｃ(gs)よりも大きい。
【００３６】
駆動抵抗６０及びバイアス用コンデンサ６２の直列回路の一端と回生ＦＥＴ５６ａのゲートとの間には、充電用ダイオード６６ａと放電用トランジスタ６６ｂとで成るバッファ回路６６が挿入されている。充電用ダイオード６６ａは、アノードが駆動抵抗６６及びバイアス用コンデンサ６２の直列回路の一端に接続され、カソードが回生ＦＥＴ５６ａのゲートに接続されている。放電用トランジスタ６６ｂは、ＰＮＰ型トランジスタであり、エミッタが回生ＦＥＴ５６ａのゲートに接続され、コレクタが回生ＦＥＴ５６ａのソースに接続され、ベースが充電用ダイオード６６ａのアノードに接続されている。また、放電用トランジスタ６６ｂは、コレクタベース間のＰＮ接合の部分が、負電圧設定用ダイオードとして動作する。負電圧設定用ダイオードについては、後の動作説明の中で述べる。
【００３７】
また、この実施形態では、上記の正帰還回路２８が、補助巻線１２ｃに発生する電圧の変化を検出し、この検出結果に基づいて、主ＦＥＴ１４ａがオンに転じるタイミングを決定する。例えば、正帰還回路２８がコンデンサと抵抗の直列回路の場合、抵抗の値を大きくして正帰還信号を弱くすると、主ＦＥＴ１４ａがオフするタイミングを遅らせることができ、反対に、抵抗の値を小さくして正帰還信号を強くすると、主ＦＥＴ１４ａがオフするタイミングを早くすることができる。オンタイミング設定回路５２は、主ＦＥＴ１４ａの両端電圧が所定値以下に低下したタイミングで主ＦＥＴ１４ａがオンするように調整されている。詳しくは後の動作説明の中で述べる。
【００３８】
次に、スイッチング電源装置４８の動作について説明する。図３は出力電流Io−出力電圧Vo特性を表したグラフである。実線はスイッチング電源装置４８の特性であり、破線で示した従来のスイッチング電源装置４２の特性よりも優れている。以下、回生制御回路５８として回生制御回路５８(1)を使用したときの、動作点Ａ（重負荷時）の動作と動作点Ｂ（軽負荷時）の動作を順番に説明する。
【００３９】
動作点Ａの動作は、図４に示すように、スイッチングの１周期Tswを期間T1a〜T9aに分けて説明することができる。ここで、電流I14は、主ＦＥＴ１４ａ及び補助ダイオード１４ｂに流れる電流であり、寄生コンデンサ１４ｃ(ds)に流れる電流は含まない。同様に、電流I56は、回生ＦＥＴ５６ａ及び回生ダイオード５６ｂに流れる電流であり、後述する寄生コンデンサ５６ｃ(ds)に流れる電流は含まない。
【００４０】
各期間T1a〜T9aにおける各部の電流の流れや電圧の極性は、図５〜図１３の各等価回路のように表すことができる。なお、図５〜図１３の等価回路には、図１、図２の回路図に記載していない回路素子であって、回路動作の説明に関連するものも記載してある。具体的には、主スイッチング素子１４のドレインソース間に存在する寄生コンデンサ１４ｃ(ds)と、回生用素子５６のドレインソース間、ゲートソース間、ドレインゲート間にそれぞれ存在する寄生コンデンサ５６ｃ(ds)，５６ｃ(gs)，５６ｃ(dg)と、入力巻線１２ａと直列の位置に記載したトランス１２のリーケージンダクタ６８である。また、主ＦＥＴ１４ａと回生ＦＥＴ５６ａはスイッチの記号で表し、オン又はオフの状態を示してある。
【００４１】
また、トランス１２の入力巻線１２ａ、出力巻線１２ｂ、補助巻線１２ｃの巻数は、それぞれNa，Nb，Ncとする。また、各部のトランジスタ素子がオンしたときのインピーダンス（又は電圧降下）、ダイオード素子が導通した時のインピーダンス（又は電圧降下）は十分小さいものとし、特別な説明を加える場合を除き、無視して説明する。
【００４２】
期間T1aは、期間T9aに主ＦＥＴ１４のドレインソース間の電圧V14dがゼロまで低下したタイミングで開始し、図５に示すように、補助ダイオード１４ｂが導通し、主スイッチング素子１４に負方向の電流I14が流れる。出力整流素子２０は、逆バイアスされて非導通である。
【００４３】
主ＦＥＴ１４ａは、オンタイミング設定回路５２が動作することにより、オフの状態で期間T1aに入り、負方向の電流I14が流れている途中の適宜のタイミングでオンに転じる。つまり、主ＦＥＴ１４ａがゼロボルトスイッチング動作をするので、主ＦＥＴ１４ａのクロス損失は非常に小さい。なお、主ＦＥＴ１４ａがオンに転じても、電流I14の経路が補助ダイオード１４ｂから主ＦＥＴ１４ａに切り替わるだけなので、回路動作上、大きな変化は生じない。
【００４４】
回生コンデンサ５４の両端電圧V54の値は、V54(min)になっている。このV54(min)は、出力電圧Voに入力巻線１２ａ及び出力巻線１２ｂの巻数比を乗じた値Vo・（Na/Nb）よりもやや低い値である。バイアス用コンデンサ６０の両端電圧V60は、V54(min)よりもやや高い値になっており、他の期間に移行してもほとんど変化しない。回生ＦＥＴ５６ａは、ゲートソース間の電圧V56gがほぼゼロなので、オフしている。回生ダイオード５６ｂは逆バイアスされて非導通である。期間T1aは、負方向の電流I14がゼロになって終了する。
【００４５】
期間T2aに入っても、各回路素子は期間T1aの動作状態を継続する。電流I14は、図６に示すように、期間T1aとほぼ同じ傾きで正方向になり、主ＦＥＴ１４ａに流れ続ける。この期間T1a，T2aの電流I14により、トランス１２に励磁エネルギーが蓄積される。期間T2aは、制御電流生成回路５４が出力する制御電流Isによって駆動トランジスタ４８がオンし、主ＦＥＴ１４ａがオフに転じて終了する。
【００４６】
期間T3aに入ると、主ＦＥＴ１４ａがオフするので、入力巻線１２ａから励磁エネルギーを放出する電流が流れ始める。そして、図７に示すように、主スイッチング素子１４の寄生コンデンサ１４ｃ(ds)が充電され、電圧V14dが入力電圧Viに向かって上昇する。出力整流素子２０は、逆バイアスされて非導通である。
【００４７】
入力巻線１２ａが励磁エネルギーを放出する電流は、回生コンデンサ５４、負電圧設定用ダイオード（放電用トランジスタ６６ｂのコレクタベース間のＰＮ接合）、充電用ダイオード６６ａ、回生用素子５６の寄生コンデンサ５６ｃ(dg)の経路にも流れ、回生ＦＥＴ５６ａのゲートソース間の電圧V56gが、ゼロより負電圧設定用ダイオードの順方向電圧だけ低い負電圧になる。回生コンデンサ５４の電圧V54は、ほぼV54(min)に保持され、バイアス用コンデンサ６０の電圧V60もほとんど変化しない。期間T3aは、電圧V14dが入力電圧Viまで上昇して終了する。
【００４８】
期間T4aに入っても、各回路素子は期間T3aの動作状態を継続する。電圧V14dは、期間T3aと同様の傾きで上昇し、図８に示すように、入力巻線１２ａ及び出力巻線１２ｂの電圧の正負が反転するものの、特に回路動作上の変化は生じない。期間T4aは、電圧V14dが入力電圧Viと回生コンデンサ５４の電圧V54(min)の合計値に達して終了する。
【００４９】
期間T5aに入ると、図９に示すように、回生ダイオード５６ｂが順バイアスされて導通し、入力巻線１２ａが励磁エネルギーを放出する電流が、回生コンデンサ５４、回生ダイオード５６ｂの経路に流れ始め、回生用素子５６の電流I56波形に負の電流が発生する。この電流は、主に電圧V14dに発生するサージ電圧（リンギング）を吸収する電流であり、いわゆるＤＣＲスナバのコンデンサがサージ電圧を吸収するのと同様に、回生コンデンサ５４の電圧V54が緩やかに上昇する。主ＦＥＴ１４ａはオフを継続しており、電圧V14dは、電圧V54が上昇するのとほぼ同じ傾きで上昇する。回生用素子５６の寄生コンデンサ５６ｃ(gs)は、電圧V54が上昇することにより、バイアス用コンデンサ６２、駆動抵抗６０、充電用ダイオード６６ａを通じて充電され、電圧V56gも上昇する。電圧V56gが上昇する傾きは、駆動抵抗６０と寄生コンデンサ５６ｃ(gs)の時定数により緩やかなので、回生ＦＥＴ５６ａのオン閾値Vthには到達せず、回生ＦＥＴ５６ａはオフしている。
【００５０】
電圧V14dが緩やかに上昇すると出力巻線１２ｂの電圧も上昇し、期間T5aが開始した直後に出力整流素子２０が順バイアスされて導通し、出力整流素子２０の電流I20波形に、出力巻線１２ｂが励磁エネルギーを放出する電流が発生する。期間T5aは、回生ダイオード５６ｂの電流が流れ終わると終了する。
【００５１】
期間T6aに入ると、回生ダイオード５６ｂが非導通となり、回生コンデンサ５４の電圧V54がVo・（Na/Nb）よりもやや高い値V54(max)に保持される。電圧V56gは継続して上昇するが、回生ＦＥＴ５６ａのオン閾値Vthには達しない。また、回生ダイオード５６ｂが非導通になり、主ＦＥＴ１４ａ及び回生ＦＥＴ５６ａがオフを継続するので、図１０に示すように、入力巻線１２ｃ、回生コンデンサ５４、回生用素子５４の寄生コンデンサ５４ｃ(ds)の経路や、主スイッチング素子１４の寄生コンデンサ１４ｃ(ds)を含む経路に共振電流が流れ、電圧V14dに小さい振動電圧が発生する。電圧V14dは、共振電圧が速やかに減衰し、入力電圧Viと電圧Vo・（Na/Nb）との合計値に向かって収束する。出力整流素子２０は継続して導通し、出力巻線１２ｂが励磁エネルギーを放出する電流I20が流れ続ける。期間T6aは、電圧V56gが上昇して回生ＦＥＴ５６ａのオン閾値Vthに達し、回生ＦＥＴ５６ａがオンに転じ、回生用素子５６に正方向の電流I56が発生すると終了する。
【００５２】
期間T7aに入っても、電圧V56gは所定の時定数で上昇し続け、図１１に示すように、回生ＦＥＴ５６ａがオンを継続する。電圧V56gの波形において電圧の上昇が一時的に緩慢になっているのは、寄生コンデンサ５６ｃ(dg)が寄生コンデンサ５６ｃ(gs)に並列接続されるためである。主ＦＥＴ１４ａは、期間T6aと同様にオフを継続する。出力整流素子２０も継続して導通し、出力巻線１２ｂが励磁エネルギーを放出する電流I20が流れ続ける。
【００５３】
回生ＦＥＴ５６ａがオンすると、リーケージンダクタ６８の両端に回生コンデンサ５４の電圧V54(max)と入力巻線１２ｃの電圧Vo・（Na/Nb）の差の電圧が発生し、回生用素子５６の電流I56として、回生コンデンサ５４の電荷を放出する電流が、回生ＦＥＴ５６ａ、回生コンデンサ５４、入力巻線１２ｃ、リーケージンダクタ６８の経路に流れる。この電流は、期間T5aに電圧V14dに発生するサージ電圧（リンギング）を吸収したエネルギーを出力巻線１２ｃ側の回路に回生する電流である。ただ、期間T7aは、出力整流素子２０が導通している関係で、電流I56は相対的に小さく、回生コンデンサ５４の電圧V54は、ほぼV54(max)に保持される。期間T7aは、出力巻線１２ｂが励磁エネルギーを放出する電流が流れ終わり、出力整流素子２０が非導通になると終了する。
【００５４】
期間T8aに入っても、図１２に示すように、出力整流素子２０以外の各回路素子は期間T3aの動作状態を継続する。期間T8aに入ると、出力整流素子２０が非導通となるため、回生コンデンサ５４の電荷を放出する電流I56が期間T7aよりも大きくなる。これに伴い、回生コンデンサ５４の電圧V54が緩やかに低下し、主ＦＥＴ１４ａの電圧V14dも緩やかに低下する。期間T8aは、電圧V54がV54(min)まで低下して放電用トランジスタ６６ｂがオンして寄生コンデンサ５６ｃ(gs)を放電し、回生ＦＥＴ５６ａがオフして終了する。
【００５５】
期間T9aに入ると、回生ＦＥＴ５６ａがオフするので、リーケージンダクタ６８に流れていた電流の経路が切り替わる。期間T9aは、主ＦＥＴ１４ａが期間T8aと同様にオフを継続し、出力整流素子２０も非導通を継続するので、リーケージンダクタ６８の電流は、図１３に示すように、入力電源１８、寄生コンデンサ１４ｃ(ds)、入力巻線１２ａ、リーケージンダクタ６８の経路に流れる。この電流により、寄生コンデンサ１４ｃ(ds)が放電され、主ＦＥＴ１４ａの電圧V14dが急速にゼロまで低下する。そして、電圧V14dがゼロまで低下すると期間T9aが終了し、上述した期間T1aに戻る。以上が動作点Ａ（重負荷時）の動作である。
【００５６】
動作点Ｂ（軽負荷時）の動作は、図１４に示すように、スイッチングの１周期Tswを期間T1b〜T6a，T8b，T9bに分けて説明することができる。期間T1b〜T6b，T8b，T9bは、動作点Ａにおける期間T1a〜T6a，T8a，T9aに対応する。動作点Ｂは、動作点Ａよりも周期Tswが短い。また、各期間における回路動作は動作点Ａとほぼ同様であるが、期間T5b，T6bについては、動作点Ａの期間T5a，T6aの回路動作と少し異なる点がある。また、動作点Ｂでは、動作点Ａの期間T7aに相当する期間がない。以下、動作点Ｂの回路動作のうち、動作点Ａと異なる点について順番に説明する。
【００５７】
まず、期間T5bについて説明する。上述した動作点Ａ（重負荷時）の場合、回生ダイオード５６ｂが導通して電流I56が流れ始めて期間T5aが開始し、ほぼ同じタイミングで出力整流素子２０に電流I20が流れ始める。期間T5aの電流I56，I20は、共にトランス１２が励磁エネルギーを放出する電流であり、動作点Ａの場合、電流I56，I20が流れ始めるタイミングがほぼ同じになる。
【００５８】
これに対して、動作点Ｂ（軽負荷時）の場合、回生ダイオード５６ｂが導通して電流I56が流れ始めて期間T5bが開始した後、遅れて電流I20が流れ始める。これは、負荷２２に供給する出力電流Ioが小さいため、期間T5bが開始してからしばらくの間、入力巻線１２ａが励磁エネルギーを放出する電流が回生ダイオード５６ｂの方に集中するためである。また、動作点Ｂは、負荷２２に供給する出力電流Ioが小さいため、電流I20は期間T5bが終了するまでに流れてしまい、期間T6bになると、出力整流素子２０は非導通となる。
【００５９】
次に、期間T6bについて説明する。上述した動作点Ａ（重負荷時）の場合、期間T6aに入ると電圧V14dに小さい振動電圧が重畳し、この影響で回生ＦＥＴ５６の電圧V56gにも振動電圧が発生する。しかし、動作点Ａでは電圧V56gの振動電圧の振幅が小さいので、振動電圧のピークが回生ＦＥＴ５６ａのオン閾値Vthを超えない。したがって、電圧V56gがオン閾値Vthに達するまでの時間（すなわち期間T6aの時間）は、駆動抵抗６０及び寄生コンデンサ５６ｃ(gs)の時定数によって定まり、相対的に長い時間になる。
【００６０】
これに対して、動作点Ｂ（軽負荷時）は、電圧V56gの振動電圧の振幅が動作点Ａよりも大きくなる性質があり、瞬時に振動電圧のピークが回生ＦＥＴ５６ａのオン閾値Vthを超え、期間T6bが短時間で終了する。この動作により、スイッチング周期Tswが短い動作点Ｂにおいても、回生ＦＥＴ５６ａが適切なタイミングでオンすることができる。また、回生ＦＥＴ５６ａに電流I56（正方向の電流）が流れ始めて期間T6bが終了すると、出力整流素子２０がすでに非導通になっている関係で、期間T7b（動作点Ａの期間T7aに相当する期間）が発生せず、次の期間T8bに入る。
【００６１】
以上説明したように、スイッチング電源装置４８は、トランス１２の入力巻線１２ａと並列に独特のスナバ回路５０を設けることにより、主スイッチング素子１４の両端電圧V14dに発生するサージ電圧を格段に小さく抑えることができ、主スイッチング素子１４として、低耐圧で高性能の素子を使用することができる。また、このスナバ回路５０は、軽負荷時から重負荷時まで適切に動作することができ、構成がシンプルで自己損失も小さく、回生コンデンサで吸収したサージ成分のエネルギーを出力巻線１２ｂ側に回生する動作を行うので、電源効率の低下を最小限に抑えることができる。
【００６２】
また、スナバ回路５０を設けることによって、補助巻線１２ｃに発生するサージ電圧についても、軽負荷から重負荷の範囲で格段に小さくなる。したがって、出力電圧検出回路４４は、補助巻線１２ｃから出力電圧Voに略比例した電圧Vo・（Nc／Nb）を精度よく検出することができ、図３に示すように、出力電圧Voの負荷変動を小さくすることができる。同様に、入力変動も小さくすることができる。
【００６３】
また、補助巻線１２ｃの電圧変化を受けて動作するオンタイミング設定回路５８（正帰還回路２８）が、主スイッチング素子１４の両端電圧V14dがゼロに保持されている時に主ＦＥＴ１４ａがオンするように調整されているので、理想的なゼロボルトスイッチングが可能になり、主スイッチング素子１４のクロス損失やスイッチングノイズを小さく抑えることができる。
【００６４】
次に、回生制御回路５８の変形例について説明する。上述したように、回生制御回路５８は、回生ＦＥＴ５６ａのオンオフ動作を制御するブロックであり、「主ＦＥＴ１４ａがオフの期間中に回生ＦＥＴ５６ａをオンさせた後、回生コンデンサ５４の両端電圧V54が所定値まで低下すると、主ＦＥＴ１４ａがオフからオンに転じる前に回生ＦＥＴ５６ａをオフさせ、その後、主ＦＥＴ１４ａがオンからオフに転じ、回生コンデンサ５４の両端電圧V54が所定値を超えて上昇することによって回生ダイオード５６ｂに電流が流れ始め、この電流が流れるのが終了すると、回生ＦＥＴ５６ａをオンさせるという動作を、主ＦＥＴ１４ａのスイッチング周期Tsw毎に繰り返す。」ように制御する。この回生制御回路５８の機能は、図２（ｂ）に示す回生制御回路５８(1)以外の構成によっても実現することができる。以下、好適な６つの変形例について説明する。
【００６５】
第一の変形例である回生制御回路５８(2)は、上記の回生制御回路５８(1)と異なり、図１５（ａ）に示すように、バイアス用コンデンサ６２の放電経路を形成するための放電用抵抗６４が、起動抵抗６０とバイアス用コンデンサ６２の直列回路の両端に並列接続されている。この構成でも、回生制御回路５８(1)とほぼ同様の作用効果を得ることができる。
【００６６】
第二の変形例である回生制御回路５８(3)は、上記の回生制御回路５８(1)と異なり、図１５（ｂ）に示すように、放電用トランジスタ６６ｂのコレクタベース間に、ダイオード素子である負電圧設定用ダイオード７０が並列接続されている。回生制御回路５８(1)の場合、放電用トランジスタ６６ｂのコレクタベース間のＰＮ接合の部分を負電圧設定用ダイオードとして使用しているが、回生制御回路５８(2)のように負電圧設定用ダイオード７０を別に設けることによって、放電用トランジスタ６６ｂに加わるストレスを軽減することができる。
【００６７】
第三の変形例である回生制御回路５８(4)は、第二の変形例の回生制御回路５８(3)と異なり、図１５（ｃ）に示すように、放電用トランジスタ６６ｂのコレクタベース間に、ツェナダイオード素子である負電圧設定用ダイオード７２が並列接続されている。この構成によれば、負電圧設定用ダイオード７２が順方向に導通することによって、負電圧設定用ダイオード７０と同様の作用効果が得られ、逆方向に導通することによって、回生ＦＥＴ５６ａのゲートソース間に異常な高電圧が発生するのを防止し、回生ＦＥＴ５６ａを保護することができる。
【００６８】
第四の変形例である回生制御回路５８(5)は、第三の変形例の回生制御回路５８(4)と異なり、バッファ回路６６に代えてバッファ回路７４が設けられている。バッファ回路７４は、図１６（ａ）に示すように、充電用ダイオード６６ａとＰチャネルのＭＯＳ型ＦＥＴである放電用トランジスタ７４ｂとで構成されている。この構成でも、回生制御回路５８(4)とほぼ同様の作用効果を得ることができる。
【００６９】
第五の変形例である回生制御回路５８(6)は、第三の変形例の回生制御回路５８(4)と異なり、バッファ回路６６に代えてバッファ回路７６が設けられている。バッファ回路７６は、図１６（ｂ）に示すように、充電用ダイオード６６ａと、ＰＮＰ型及びＮＰＮ型トランジスタをインバーテッドダーリントン接続して成る放電用トランジスタ７６ｂとで構成されている。この構成でも、回生制御回路５８(4)とほぼ同様の作用効果を得ることができる。
【００７０】
第六の変形例である回生制御回路５８(7)は、第三の変形例の回生制御回路５８(4)と異なり、図１６（ｃ）に示すように、バッファ回路６６が省略され、駆動抵抗６０の両端に、回生ＦＥＴ５６ａのゲートソース間の電圧V56gを素早く低下させるための放電用ダイオード７８が設けられている。この構成でも、回生制御回路５８(4)とほぼ同様の作用効果を得ることができる。
【００７１】
その他、上記の変形例以外にも、例えば、回生ＦＥＴ５６ａのゲートに、寄生コンデンサ５６ｃ(gs)を充電するバッファ回路を設けたり、回生制御回路５８(7)の放電用ダイオード７８と同様の働きをするスピードアップ用コンデンサを設けたりしてもよい。また、上記の動作を妨げない範囲で、回生ＦＥＴ５６ａのゲートソース間に放電用の抵抗を追加したり、回生ＦＥＴ５６ａのゲートに異常振動が発生しないようにするゲート抵抗を挿入したりしてもよい。
【００７２】
次に、本発明のスイッチング電源装置の第二の実施形態について、図１７に基づいて説明する。ここで、上記実施形態と同様の構成は、同一の符号を付して説明を省略する。この実施形態のスイッチング電源装置８０は、臨界モード制御用のＩＣを用いた他励式の電源装置である。
【００７３】
入力巻線１２ａの両端には、上記実施形態と同様のスナバ回路５０が設けられている。補助巻線１２ｃは、上記実施形態と異なり、ドットが付されている一端がグランド１６に接続されているので、出力電圧検出回路４４は、正の電圧Vo1を出力電圧信号として出力する。
【００７４】
出力電圧検出回路４４の出力には誤差増幅回路８２が設けられ、誤差増幅回路８２は、出力電圧信号Vo1と出力電圧Voの目標値に対応する基準電圧Vrとの差を増幅した制御信号V82を出力する。誤差増幅回路８２の出力には変調回路８４が設けられ、変調回路８４は、制御信号V82に基づいて所定の変調を行い、出力電圧信号Vo1が基準電圧Vrと等しくなるように、主ＦＥＴ１４ａのオン時間Ton及びオフ時間Toffを決定する。また、補助巻線１２ｃの一端にはオンタイミング設定回路８６が設けられ、オンタイミング設定回路８６は、補助巻線１２ｃの電圧変化を観測し、主ＦＥＴ１４ａの両端電圧V14dが低下してゼロになっているときに主ＦＥＴ１４ａがオンに転じるように、所定のタイミング情報を変調回路８４に向けて出力する。
【００７５】
変調回路８４は、主ＦＥＴ１４を駆動する駆動パルスV84を生成して出力する。主ＦＥＴ１４はＮチャネルのＭＯＳ型ＦＥＴなので、駆動パルスV84は、ハイレベル（時間Ton）とローレベル（時間Toff）を繰り返すパルス電圧であり、ハイレベルが開始するタイミングは、オンタイミング設定回路８６から取得したタイミング情報に基づいて設定される。誤差増幅回路８２、変調回路８４及びオンタイミング設定回路８６の構成は、市販の臨界モード制御用のＩＣ等を使用することで容易に実現できる。
【００７６】
他励式のスイッチング電源装置８０においても、上記のスイッチング電源装置４８（自励式）と同様の作用効果を得ることができる。
【００７７】
なお、本発明のスイッチング電源装置は、上記実施形態に限定されるものではない。例えば、上記実施形態では、主スイッチング素子がＮチャネルのＭＯＳ型ＦＥＴであり、補助ダイオードとしてドレインソース間の寄生ダイオードを利用しているが、これとは別にファストリカバリダイオード等を並列接続し、補助ダイオードとしてもよい。また、上記実施形態では、回生スイッチがＮチャネルのＭＯＳ型ＦＥＴであり、回生ダイオードとしてドレインソース間の寄生ダイオードを利用しているが、これとは別にファストリカバリダイオード等を並列接続し、回生ダイオードとしてもよい。また、図５〜図１３の等価回路では、通常の回路図に現れない回路素子として、リーケージンダクタ、主ＦＥＴの寄生コンデンサ、回生ＦＥＴの寄生コンデンサを表記しているが、これらの回路素子は、それぞれ該当する位置にインダクタ素子又はコンデンサ素子を付設し、良好な回路動作が行われるようにＬ値やＣ値を調節してもよい。
【００７８】
回生スイッチは、回生ＦＥＴ５６ａ（ＮチャネルのＭＯＳ型ＦＥＴ）以外の素子を使用してもよい。この場合は、使用する素子の特性に合わせ、回生制御回路５８(1)〜５８(7)とは異なる別の回生制御回路を設定する。
【００７９】
上記実施形態のオンタイミング設定回路は、主スイッチング素子の両端電圧がゼロのときに主スイッチング素子をオンさせる（ゼロボルトスイッチング動作）ものであるが、オンタイミング設定回路をシンプルにするため、所定の低い電圧まで低下したタイミングでオンさせる（ソフトスイッチング動作）ようにしてもよい。また、ゼロボルトスイッチング動作やソフトスイッチング動作が不要であれば、オンタイミング設定回路を省略してもよい。
【００８０】
上記実施形態の出力電圧検出回路は、出力電圧の検出を入力側で間接的に行う構成（フォトカプラ未使用）であるが、フォトカプラが使用できる場合は、従来のスイッチング電源装置１０のように、出力電圧の検出を出力側で直接行う構成にすることができる。
【符号の説明】
【００８１】
１０，４２，４８，８０  スイッチング電源装置
１２  トランス
１２ａ  入力巻線
１２ｂ  出力巻線
１２ｃ  補助巻線
１４  主スイッチング素子
１４ａ  主ＦＥＴ
１４ｂ  補助ダイオード
２０  出力整流素子
２４  出力平滑コンデンサ
４４  出力電圧検出回路
５０  スナバ回路
５２（２８），８６  オンタイミング設定回路
５６  回生用素子
５６ａ  回生ＦＥＴ（回生スイッチ）
５６ｂ  回生ダイオード
５８，５８(1)〜５８(7)  回生制御回路
６０  駆動抵抗
６２  バイアス用コンデンサ
６４  放電用抵抗
６６，７４，７６  バッファ回路
６６ａ  充電用ダイオード
６６ｂ，７４ｂ，７６ｂ  放電用トランジスタ
７０，７２  負電圧設定用ダイオード
【図１】
2016096656.tif 000003
【図２】
2016096656.tif 000004
【図３】
2016096656.tif 000005
【図４】
2016096656.tif 000006
【図５】
2016096656.tif 000007
【図６】
2016096656.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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