(57)【要約】【課題】画素信号のＡＤ変換時のカラム間での誤差のばらつきを低減することが可能な固体撮像装置を提供する。【解決手段】画素アレイ部１は、光電変換した電荷を蓄積する画素ＰＣがマトリックス状に配置され、カラムＡＤＣ回路４は、画素ＰＣから出力された画素信号をカラムごとに並列にＡＤ変換し、参照信号発生回路１０は、カラムＡＤＣ回路４の各カラムに共通の参照信号を発生する。切替回路９は、カラムＡＤＣ回路４に入力される画素信号と参照信号とを切り替え、カラム間誤差補正回路１１は、参照信号が入力された時のカラムＡＤＣ回路４からの出力に基づいて、画素信号が入力された時のカラムＡＤＣ回路４からの出力をカラムごとに補正する。【選択図】図１
2016143958.tif 000002
【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から出力された画素信号をカラムごとに並列にＡＤ変換するＡＤＣ回路と、
前記ＡＤＣ回路の各カラムに共通の参照信号を発生する参照信号発生回路と、
前記ＡＤＣ回路に入力される前記画素信号と前記参照信号とを切り替える切替回路と、
前記参照信号が入力された時の前記ＡＤＣ回路からの第１出力に基づいて、前記画素信号が入力された時の前記ＡＤＣ回路からの第２出力を前記カラムごとに補正する補正回路とを備える固体撮像装置。
【請求項２】
前記参照信号が垂直ブランキング期間に前記ＡＤＣ回路に入力され、前記画素信号が垂直有効画素期間に前記ＡＤＣ回路に入力されるように、前記切替回路の切替タイミングを制御するタイミング制御回路を備える請求項１に記載の固体撮像装置。
【請求項３】
前記補正回路は、前記第１出力に基づいて前記カラムごとに補正係数を算出し、前記補正係数に基づいて前記第２出力を前記カラムごとに補正する請求項１または２に記載の固体撮像装置。
【請求項４】
前記補正回路は、
前記第１出力に基づいて前記カラムごとに補正係数を算出する補正係数算出回路と、
前記第２出力に前記補正係数を前記カラムごとに乗算する乗算器とを備える請求項３に記載の固体撮像装置。
【請求項５】
前記第１出力は、前記ＡＤＣ回路の前記カラムごとのゲイン性の誤差が反映され、
前記補正回路は、前記第１出力に基づいて、前記第２出力に重畳された前記ＡＤＣ回路のカラムごとのゲイン性の誤差の均一性を向上させる請求項１から４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、画素信号のＡＤ変換処理を並列に行えるようにするため、カラムごとにＡＤ変換部を設けたものがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１６７９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、画素信号のＡＤ変換時のカラム間での誤差のばらつきを低減することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、画素アレイ部と、カラムＡＤＣ回路と、参照信号発生回路と、切替回路と、カラム間誤差補正回路とを備える。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。カラムＡＤＣ回路は、前記画素から出力された画素信号をカラムごとに並列にＡＤ変換する。参照信号発生回路は、前記カラムＡＤＣ回路の各カラムに共通の参照信号を発生する。切替回路は、前記カラムＡＤＣ回路に入力される前記画素信号と前記参照信号とを切り替える。カラム間誤差補正回路は、前記参照信号が入力された時の前記カラムＡＤＣ回路からの第１出力に基づいて、前記画素信号が入力された時の前記カラムＡＤＣ回路からの第２出力を前記カラムごとに補正する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２（ａ）は、図１のカラムＡＤＣ回路に入力される画素信号のカラム間のレベルの一例を示す図、図２（ｂ）は、図１のカラムＡＤＣ回路から出力された画素信号のカラム間の補正前のレベルの一例を示す図、図２（ｃ）は、図１のカラムＡＤＣ回路から出力された画素信号のカラム間の補正後のレベルの一例を示す図である。
【図３】図３は、図１の固体撮像装置の画素の構成例を示す回路図である。
【図４】図４は、図１の切替回路の構成例を示す回路図である。
【図５】図５は、１カラム分のＡＤコンバータの構成例を示す回路図である。
【図６】図６は、ゲイン可変型サンプルホールド回路の構成例を示す回路図である。
【図７】図７は、垂直走査期間における画素信号読み出し処理およびカラム間誤差補正処理のタイミングを示す図である。
【図８】図８は、第２実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【０００９】
また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号Ｖｓを読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳ（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）にてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７および画素ＰＣの駆動時に画素ＰＣを駆動する駆動電圧ＤＶを発生する駆動電圧発生回路８が設けられている。
さらに、固体撮像装置には、カラムＡＤＣ回路４に入力される画素信号Ｖｓと参照信号ＳＲＥＦとを切り替える切替回路９、カラムＡＤＣ回路４の各カラムに共通の参照信号ＳＲＥＦを発生する参照信号発生回路１０およびカラムＡＤＣ回路４のカラムごとのゲイン性の誤差のばらつきを補正するカラム間誤差補正回路１１が設けられている。カラムＡＤＣ回路４のカラムごとの誤差は、ゲイン性の誤差とオフセット性の誤差がある。ゲイン性の誤差は被写体の輝度に比例して増大する。オフセット性の誤差は被写体の輝度に依存せず、カラムごとに一定である。ここで、カラム間誤差補正回路１１は、参照信号ＳＲＥＦが入力された時のカラムＡＤＣ回路４からの第１出力Ｓ１に基づいて、画素信号Ｖｓが入力された時のカラムＡＤＣ回路４からの第２出力Ｓ２をカラムごとに補正し、その補正結果を第３出力Ｓ３として出力することができる。この第１出力Ｓ１は、カラムＡＤＣ回路４のカラムごとのゲイン性の誤差が反映される。そして、カラム間誤差補正回路１１は、第１出力Ｓ１に基づいて、第２出力Ｓ２に重畳されたカラムＡＤＣ回路４のカラムごとのゲイン性の誤差の均一性を向上させることができる。なお、カラムＡＤＣ回路４のカラムごとのオフセット性の誤差は、カラムＡＤＣ回路４のＣＤＳで改善することができる。また、参照信号ＳＲＥＦには、リセットレベルと信号レベルの２個のレベルを設けることができる。
ここで、カラム間誤差補正回路１１には、カラム内平均化回路１２、カラム間平均化回路１３、ラインメモリ１４、補正係数算出回路１５、補正係数記憶回路１６および乗算器１７を設けることができる。カラム内平均化回路１２は、参照信号ＳＲＥＦがカラムＡＤＣ回路４にて複数回ＡＤ変換された時の第１出力Ｓ１をカラムごとに平均化することができる。カラム間平均化回路１３は、参照信号ＳＲＥＦがカラムＡＤＣ回路４に入力された時の第１出力Ｓ１を全カラムに渡って平均化することができる。ラインメモリ１４は、参照信号ＳＲＥＦがカラムＡＤＣ回路４に入力された時の第１出力Ｓ１を各カラムについて１回のＡＤ変換ごとに保持することができる。補正係数算出回路１５は、カラム内平均化回路１２で算出された平均値Ｓｘおよびカラム間平均化回路１３で算出された平均値Ａに基づいてカラムごとに補正係数Ｋを算出することができる。なお、補正係数Ｋは、Ｋ＝Ａ／Ｓｘで与えることができる。補正係数記憶回路１６は、補正係数Ｋを記憶することができる。乗算器１７は、補正係数Ｋを第２出力Ｓ２にカラムごとに乗算することができる。
【００１０】
そして、垂直ブランキング期間において、参照信号ＳＲＥＦが切替回路９を介してカラムＡＤＣ回路４に入力される。この時、１回の垂直ブランキング期間において、参照信号ＳＲＥＦの１個のレベルはカラムＡＤＣ回路４にて複数回繰り返してＡＤ変換することができる。そして、カラム内平均化回路１２において、複数回繰り返してＡＤ変換された時の第１出力Ｓ１がカラムごとに平均化されることで平均値Ｓｘが算出される。この時、平均値Ｓｘは、カラムごとにラインメモリ１４に保持することができる。ここで、参照信号ＳＲＥＦが複数回ＡＤ変換された時の第１出力Ｓ１をカラムごとに平均化することにより、カラムＡＤＣ回路４のランダムノイズをカラムごとに低減することができる。なお、参照信号ＳＲＥＦのＡＤ変換回数は、垂直ブランキング期間の長さに応じて設定することができる。例えば、垂直ブランキング期間が２０ライン分の水平走査期間だけ取られているものとすると、参照信号ＳＲＥＦのＡＤ変換回数は２０回以下に設定することができる。また、カラム間平均化回路１３において、カラムＡＤＣ回路４の第１出力Ｓ１が全カラムに渡って平均化されることで平均値Ａが算出される。そして、補正係数算出回路１５において、平均値Ｓｘ、Ａに基づいてカラムごとに補正係数Ｋが算出され、補正係数記憶回路１６に記憶される。
また、垂直有効画素期間において、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択され、駆動電圧発生回路８にて発生された駆動電圧ＤＶが画素ＰＣに供給される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号Ｖｓが垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルのＡＤ変換値の差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、第２出力Ｓ２として出力される。
そして、乗算器１７において、各カラムの補正係数Ｋが第２出力Ｓ２にカラムごとに乗算されることで、第３出力Ｓ３が生成される。ここで、補正係数Ｋには、カラムＡＤＣ回路４のカラムごとのゲイン性の誤差を反映させることができる。このため、補正係数Ｋを第２出力Ｓ２に乗算することで、カラムＡＤＣ回路４のカラムごとのゲイン性の誤差のばらつきを補正することができ、カラムＡＤＣ回路４に１２ビット以上のビット精度を持たせた場合においても、撮像画像の縦筋が目立たないようにすることができる。
なお、補正係数Ｋの算出は、固体撮像装置の起動直後に行うようにしてもよいし、フレームごとに行ってもよいし、出画モード（ビニング、ゲイン、切り出しなど）の変更直後に行うようにしてもよい。
【００１１】
図２（ａ）は、図１のカラムＡＤＣ回路に入力される画素信号のカラム間のレベルの一例を示す図、図２（ｂ）は、図１のカラムＡＤＣ回路から出力された画素信号のカラム間の補正前のレベルの一例を示す図、図２（ｃ）は、図１のカラムＡＤＣ回路から出力された画素信号のカラム間の補正後のレベルの一例を示す図である。なお、図２（ａ）から図２（ｃ）では、レンズシェーディングがある場合の１ライン分の画素信号について示した。
図２（ａ）の１ライン分の画素信号ＶｓがカラムごとにカラムＡＤＣ回路４に入力されると、カラムＡＤＣ回路４のゲイン性の誤差が画素信号Ｖｓに重畳されることにより、図２（ｂ）に示すように、カラムＡＤＣ回路４の第２出力Ｓ２がカラムごとにばらつく。ここで、カラム間誤差補正回路１１を設けることにより、図２（ｃ）に示すように、カラムＡＤＣ回路４のカラムごとのゲイン性の誤差を第２出力Ｓ２から除去した第３出力Ｓ３を得ることができる。
【００１２】
以下、図１の固体撮像装置の具体例について詳細に説明する。
図３は、図１の固体撮像装置の画素の構成例を示す回路図である。
図３において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１３】
そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡ１がカラムごとに設けられ、定電流源ＧＡ１は垂直信号線Ｖｌｉｎに接続されている。なお、駆動電圧ＤＶは、行選択信号ΦＡ、読み出し信号ΦＤおよびリセット信号ΦＲのパルス電圧として用いることができる。
【００１４】
図４は、図１の切替回路の構成例を示す回路図である。
図４において、切替回路９には、スイッチＷ１〜Ｗｍがカラムごとに設けられている。カラムＡＤＣ回路４には、ＡＤコンバータＡ１〜Ａｍがカラムごとに設けられている。そして、各スイッチＷ１〜Ｗｍの第１入力端子には参照信号ＳＲＥＦが共通に入力されるとともに、各スイッチＷ１〜Ｗｍの第２入力端子には画素信号Ｖｓ１〜Ｖｓｍがそれぞれ入力される。
そして、垂直ブランキング期間では、参照信号ＳＲＥＦがスイッチＷ１〜Ｗｍをそれぞれ介してＡＤコンバータＡ１〜Ａｍに入力される。そして、各ＡＤコンバータＡ１〜Ａｍにおいて参照信号ＳＲＥＦがＡＤ変換されることで、Ｖｆ１〜Ｖｆｍという第１出力Ｓ１がカラムごとに生成され、水平走査回路５を介して転送される。そして、カラム間誤差補正回路１１において、Ｖｆ１〜Ｖｆｍという第１出力Ｓ１に基づいてカラムごとにＫ１〜Ｋｍという補正係数Ｋが算出され、補正係数記憶回路１６に記憶される。
また、垂直有効画素期間では、画素信号Ｖｓ１〜ＶｓｍがスイッチＷ１〜Ｗｍをそれぞれ介してＡＤコンバータＡ１〜Ａｍに入力される。そして、各ＡＤコンバータＡ１〜Ａｍにおいて画素信号Ｖｓ１〜ＶｓｍがそれぞれＡＤ変換されることで、Ｖｄ１〜Ｖｄｍという第２出力Ｓ２がカラムごとに生成され、水平走査回路５を介して転送される。そして、乗算器１７において、Ｋ１〜Ｋｍという補正係数ＫがＶｄ１〜Ｖｄｍという第２出力Ｓ２にカラムごとに乗算されることで、Ｋ１・Ｖｄ１〜Ｋｍ・Ｖｄｍという第３出力Ｓ３が生成される。
【００１５】
図５は、１カラム分のＡＤコンバータの構成例を示す回路図である。なお、図５では、２段分のパイプライン型ＡＤコンバータを例示した。
図５において、ＡＤコンバータには、サンプルホールド回路ＳＨＣ、第１ステージ回路ＦＴＧおよび第２ステージ回路ＳＴＧが設けられている。サンプルホールド回路ＳＨＣには、オペアンプＰ０、容量Ｃ０およびスイッチＴ０、Ｔ１０が設けられている。第１ステージ回路ＦＴＧには、オペアンプＰ１、コンパレータＭ１、ＤＡコンバータＤ１、容量Ｃ１、Ｃ２およびスイッチＴ１〜Ｔ４が設けられている。第２ステージ回路ＳＴＧには、オペアンプＰ２、コンパレータＭ２、ＤＡコンバータＤ２、容量Ｃ３、Ｃ４およびスイッチＴ５〜Ｔ８が設けられている。
そして、垂直ブランキング期間において、スイッチＴ０が入力側に切り替えられ、スイッチＴ１０が接地側に切り替えられることで第１出力Ｓ１が容量Ｃ０にサンプリングされる。次に、スイッチＴ０がオペアンプＰ０で出力側に切り替えられ、スイッチＴ１０がオペアンプＰ０で入力側に切り替えられることで第１出力Ｓ１がホールドされ、オペアンプＰ０を介して第１ステージ回路ＦＴＧに出力される。
【００１６】
そして、第１ステージ回路ＦＴＧにおいて、スイッチＴ１、Ｔ２がオペアンプＰ０で出力側に切り替えられ、スイッチＴ３、Ｔ４が接地側に切り替えられることでオペアンプＰ０の出力が容量Ｃ１、Ｃ２にサンプリングされる。また、コンパレータＭ１において、オペアンプＰ０の出力がしきい値と比較されることで１ビットＡＤ変換され、ＭＳＢが決定される。そして、ＤＡコンバータＤ１において、そのＭＳＢがＤＡ変換されることでアナログ信号に戻される。次に、スイッチＴ１がオペアンプＰ１の出力側に切り替えられ、スイッチＴ２がＤＡコンバータＤ１の出力側に切り替えられ、スイッチＴ３、Ｔ４がオペアンプＰ１の入力側に切り替えられる。そして、ＤＡコンバータＤ１の出力が容量Ｃ２にホールドされ、ＭＳＢのＡＤ変換で生じた量子化誤差がオペアンプＰ１にて２倍に増幅されてから第２ステージ回路ＳＴＧに出力される。
【００１７】
そして、第２ステージ回路ＳＴＧにおいて、スイッチＴ５、Ｔ６がオペアンプＰ１で出力側に切り替えられ、スイッチＴ７、Ｔ８が接地側に切り替えられることでオペアンプＰ１の出力が容量Ｃ３、Ｃ４にサンプリングされる。また、コンパレータＭ２において、オペアンプＰ１の出力がしきい値と比較されることで１ビットＡＤ変換され、ＭＳＢから２ビット目が決定される。そして、ＤＡコンバータＤ２において、そのＭＳＢから２ビット目がＤＡ変換されることでアナログ信号に戻される。次に、スイッチＴ５がオペアンプＰ１の出力側に切り替えられ、スイッチＴ６がＤＡコンバータＤ２の出力側に切り替えられ、スイッチＴ７、Ｔ８がオペアンプＰ２の入力側に切り替えられる。そして、ＤＡコンバータＤ２の出力が容量Ｃ４にホールドされ、ＭＳＢから２ビット目のＡＤ変換で生じた量子化誤差がオペアンプＰ２にて２倍に増幅されてから次段に出力される。
この時、第１ステージ回路ＦＴＧでサンプリング動作を行っている時は、第２ステージ回路ＳＴＧでホールドおよび増幅動作を行い、第１ステージ回路ＦＴＧでホールドおよび増幅動作を行っている時は、第２ステージ回路ＳＴＧでサンプリング動作を行うことができる。
このパイプライン型ＡＤコンバータでは、カラムＡＤＣ回路４がｋ（ｋは２以上の整数）ビットのビット精度を持つ場合、１カラム分のステージをｋ段構成にすることでｋビットの画素信号を１ビットずつ同時にＡＤ変換することができ、ＡＤ変換の高速化を図ることができる。例えば、図４の各ＡＤコンバータＡ１〜Ａｍのビット精度を１４ビットとする場合、パイプライン型ＡＤコンバータの１カラム分のステージを１４段で構成することができる。あるいは、パイプライン型ＡＤコンバータとサイクリックＡＤを組み合わせることで各ＡＤコンバータＡ１〜Ａｍのビット精度を実現するようにしてもよい。例えば、２段のパイプライン型ＡＤコンバータとサイクリックＡＤを組み合わせることで１４ビット精度のＡＤコンバータを実現するようにしてもよい。パイプライン型ＡＤコンバータにサイクリックＡＤを組み合わせることで、パイプライン型ＡＤコンバータの段数を変更することなく、ＡＤコンバータのビット精度を変更することができる。
ここで、パイプライン型ＡＤコンバータを用いた場合、容量Ｃ０〜Ｃ４がカラムごとにばらつくと、カラムＡＤＣ回路４のゲイン性の誤差はカラムごとにばらつく。この時、カラム間誤差補正回路１１を設けることにより、カラムＡＤＣ回路４のカラムごとのゲイン性の誤差を均一化することができる。このため、容量Ｃ０〜Ｃ４を増大させることなく、撮像画像の縦筋が目立たないようにすることができ、カラムＡＤＣ回路４の小型化および高速化を実現しつつ、画質を向上させることができる。
【００１８】
図６は、ゲイン可変型サンプルホールド回路の構成例を示す回路図である。
図６において、ゲイン可変型サンプルホールド回路には、オペアンプＰ１１、容量Ｃ１１〜Ｃ１６およびスイッチＴ１１〜Ｔ１６が設けられている。ここで、スイッチＴ１１〜Ｔ１６の切り替えに応じて、オペアンプＰ１１の入出力間に容量Ｃ１１〜Ｃ１６を付加することができ、オペアンプＰ１１のゲインを変更することができる。このため、図６のゲイン可変型サンプルホールド回路を図５のサンプルホールド回路ＳＨＣの代わりに用いることにより、カラムＡＤＣ回路４のゲインを変更することができる。この時、容量Ｃ１１〜Ｃ１６がカラムごとにばらつくと、カラムＡＤＣ回路４のゲイン性の誤差はカラムごとにばらつく。ここで、カラム間誤差補正回路１１を設け、オペアンプＰ１１のゲインの変更時に補正係数Ｋを更新させることにより、カラムＡＤＣ回路４のカラムごとのゲイン性の誤差を均一化することができる。このため、容量Ｃ１１〜Ｃ１６を増大させることなく、撮像画像の縦筋が目立たないようにすることができ、カラムＡＤＣ回路４のゲイン変更、小型化および高速化を実現しつつ、画質を向上させることができる。
【００１９】
図７は、垂直走査期間における画素信号読み出し処理およびカラム間誤差補正処理のタイミングを示す図である。
図７において、垂直走査期間には、垂直有効画素期間ＴＶ１および垂直ブランキング期間ＴＶ２が設けられている。水平走査期間には、水平有効画素期間ＴＨ１および水平ブランキング期間ＴＨ２が設けられている。この時、例えば、垂直有効画素期間ＴＶ１に１０００ライン分の水平走査期間が割り当てられているものとすると、垂直ブランキング期間ＴＶ２には５０〜１００ライン分の水平走査期間を割り当てることができる。
そして、垂直ブランキング期間ＴＶ２では、参照信号ＳＲＥＦが水平走査期間ごとにカラムＡＤＣ回路４にカラムごとに入力される。この時、参照信号ＳＲＥＦには、リセットレベルＲＦと信号レベルＳＦの２個のレベルを設けることができる。ここで、補正係数Ｋの算出時にカラムＡＤＣ回路４のランダムノイズの影響を減らすために、信号レベルＳＦの振幅Ｈは、最大限大きな値に設定するのが好ましく、例えば、カラムＡＤＣ回路４の飽和レベルからカラムＡＤＣ回路４のカラムごとのゲイン性の誤差のばらつき分を引いた値に設定することができる。参照信号ＳＲＥＦの周期ＣＹは水平走査期間に対応させることができる。
そして、カラムＡＤＣ回路４において、参照信号ＳＲＥＦのリセットレベルＲＦと信号レベルＳＦが水平走査期間ごとにサンプリングされる。そして、リセットレベルＲＦと信号レベルＳＦとの差分が複数回繰り返してＡＤ変換されることで、第１出力Ｓ１がカラムごとに生成され、水平走査回路５を介して転送される。そして、カラム間誤差補正回路１１において、第１出力Ｓ１に基づいてカラムごとに補正係数Ｋが算出され、補正係数記憶回路１６に記憶される。
また、垂直有効画素期間ＴＶ１では、画素信号Ｖｓが水平走査期間ごとにカラムＡＤＣ回路４にカラムごとに入力される。そして、カラムＡＤＣ回路４において、画素信号ＶｓのリセットレベルＲＬと信号レベルＳＬが水平走査期間ごとにサンプリングされる。そして、リセットレベルＲＬと信号レベルＳＬとの差分がＡＤ変換されることで、第２出力Ｓ２がカラムごとに生成され、水平走査回路５を介して転送される。そして、乗算器１７において、補正係数Ｋが第２出力Ｓ２にカラムごとに乗算されることで、第３出力Ｓ３が生成される。
【００２０】
この垂直有効画素期間ＴＶ１の各水平走査期間において、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。
【００２１】
そして、行選択信号ΦＡがハイレベルになると、画素ＰＣの行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルＲＬの画素信号Ｖｓが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力され、カラムＡＤＣ回路４にてサンプリングされる。
【００２２】
次に、読み出し信号ΦＤが立ち上がると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡ１とでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルＳＬの画素信号Ｖｓが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力され、カラムＡＤＣ回路４にてサンプリングされる。
ここで、リセットレベルＲＬと信号レベルＳＬとの差分に基づいて第２出力Ｓ２を生成することにより、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出することができ、カラムＡＤＣ回路４のカラムごとのオフセット性の誤差を低減することができる。
この時、各水平走査期間において、画素信号Ｖｓのリセット期間は参照信号ＳＲＥＦのリセットレベルＲＦの期間に対応させ、画素信号Ｖｓの信号読み出し期間は参照信号ＳＲＥＦの信号レベルＳＦの期間に対応させることができる。これにより、カラムＡＤＣ回路４において、参照信号ＳＲＥＦのＡＤ変換処理シーケンスを画素信号ＶｓのＡＤ変換処理シーケンスに対応させることができる。このため、画素信号ＶｓのＡＤ変換処理のタイミング制御と別個に参照信号ＳＲＥＦのＡＤ変換処理のタイミング制御を構築する必要がなくなり、タイミング制御回路７の大規模化を抑制することができる。
【００２３】
（第２実施形態）
図８は、第２実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図８において、デジタルカメラ２１は、カメラモジュール２２および後段処理部２３を有する。カメラモジュール２２は、撮像光学系２４および固体撮像装置２５を有する。後段処理部２３は、イメージシグナルプロセッサ（ＩＳＰ）２６、記憶部２７及び表示部２８を有する。なお、固体撮像装置２５は、図１の構成を用いることができる。また、ＩＳＰ２６の少なくとも一部の構成は固体撮像装置２５とともに１チップ化するようにしてもよい。また、図１のカラム間誤差補正回路１１は、固体撮像装置２５に組み込むようにしてもよいし、ＩＳＰ２６に組み込むようにしてもよい。
【００２４】
撮像光学系２４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置２５は、被写体像を撮像する。ＩＳＰ２６は、固体撮像装置２５での撮像により得られた画像信号を信号処理する。記憶部２７は、ＩＳＰ２６での信号処理を経た画像を格納する。記憶部２７は、ユーザの操作等に応じて、表示部２８へ画像信号を出力する。表示部２８は、ＩＳＰ２６あるいは記憶部２７から入力される画像信号に応じて、画像を表示する。表示部２８は、例えば、液晶ディスプレイである。なお、カメラモジュール２２は、デジタルカメラ２１以外にも、例えばカメラ付き携帯電話やスマートフォン等の電子機器に適用するようにしてもよい。また、上述した固体撮像装置は、単層構造の半導体チップに形成されていてもよいし、積層構造の半導体チップに形成されていてもよい。
【００２５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２６】
１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  カラムＡＤＣ回路、５  水平走査回路、７  タイミング制御回路、８  駆動電圧発生回路、９  切替回路、１０  参照信号発生回路、１１  カラム間誤差補正回路、１２  カラム内平均化回路、１３  カラム間平均化回路、１４  ラインメモリ、１５  補正係数算出回路、１６  補正係数記憶回路、１７  乗算器、ＰＣ  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｒ  リセットトランジスタ、Ｔｄ  読み出しトランジスタ、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線
【図１】
2016143958.tif 000003
【図２】
2016143958.tif 000004
【図３】
2016143958.tif 000005
【図４】
2016143958.tif 000006
【図５】
2016143958.tif 000007
【図６】
2016143958.tif 000008
【図７】
2016143958.tif 000009
【図８】
2016143958.tif 000010