(57)【要約】【課題】スイッチングアンプにおいて、ミュート起動が遅れることによる異音を防止すること、また、ミュート回路による音質劣化を抑制すること。【解決手段】ミュート回路３は、制御回路３１と、電源回路３２と、を備える。電源回路３２は、制御回路３１がミュート制御信号を出力しない場合に、ＮＡＮＤゲートＸ４、Ｘ５に動作電圧±Ｖｄｄを供給する。また、電源回路３２は、制御回路３１がミュート制御信号を出力した場合に、ＮＡＮＤゲートＸ４、Ｘ５に動作電圧±Ｖｄｄを供給しない。【選択図】図２
2016086284.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に論理演算を行って出力する論理回路と、
前記論理回路に動作電圧を供給する電源回路と、
ミュート信号に基づいて、前記電源回路にミュート制御信号を出力する制御回路と、を備え、スイッチングアンプに用いられるミュート回路であって、
前記電源回路は、
前記制御回路が前記ミュート制御信号を出力しない場合に、前記動作電圧を前記論理回路に供給し、
前記制御回路が前記ミュート制御信号を出力した場合に、前記動作電圧を前記論理回路に供給しないこと
を特徴とするミュート回路。
【請求項２】
前記制御回路は、
正側の出力から前記ミュート制御信号として電位がハイレベルの電圧を供給し、
負側の出力から前記ミュート制御信号として電位がローレベルの電圧を供給し、
前記電源回路は、
入力端子が、前記正側の出力に接続され、一方の端子が、第１抵抗を介して、正電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第１スイッチ素子と、
入力端子が、前記第１スイッチ素子の一方の端子に接続され、一方の端子が、前記正電源に接続され、他方の端子が、前記論理回路に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第２スイッチ素子と、
入力端子が、前記負側の出力に接続され、一方の端子が、第２抵抗を介して、負電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がローレベルの電位でオンの状態となる第３スイッチ素子と、
入力端子が、前記第３スイッチ素子の一方の端子に接続され、一方の端子が、前記負電源に接続され、他方の端子が、前記論理回路に接続され、入力端子の電圧がローレベルの電位でオンの状態となる第４スイッチ素子と、
を有することを特徴とする請求項１に記載のミュート回路。
【請求項３】
前記第１スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第１バイポーラトランジスタであり、
前記第２スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第２バイポーラトランジスタであり、
前記第３スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｐｎｐ型の第３バイポーラトランジスタであり、
前記第４スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｐｎｐ型の第４バイポーラトランジスタであること
を特徴とする請求項２に記載のミュート回路。
【請求項４】
信号源は、前記ミュート信号として、ローレベルの信号を出力し、
前記制御回路は、
入力端子が、信号源に接続され、一方の端子が、第３抵抗を介して、前記正電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第５スイッチ素子と、
入力端子が、接地電位に接続され、一方の端子が、第４抵抗を介して、前記負電源に接続され、他方の端子が、前記信号源に接続され、入力端子の電圧がローレベルの電位でオンの状態となる第６スイッチ素子と、
を備え、
前記正側の出力は、前記第５スイッチ素子の一方の端子と前記第３抵抗との間であり、
前記負側の出力は、前記第６スイッチ素子の他方の端子と前記第４抵抗との間であること
を特徴とする請求項２又は３に記載のミュート回路。
【請求項５】
前記第５スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第５バイポーラトランジスタであり、
前記第６スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｐｎｐ型の第６バイポーラトランジスタであること
を特徴とする請求項４に記載のミュート回路。
【請求項６】
信号源は、ミュート解除信号として、正電圧信号を出力し、
前記制御回路は、
入力端子が、第１コンデンサを介して、前記信号源に接続され、一方の端子が、第５抵抗と第６抵抗とを介して前記正電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第７スイッチ素子と、
第１ゲートが、前記第７スイッチ素子の一方の端子と前記第６抵抗との間に接続され、アノードが、前記第５抵抗に接続され、カソードが、第７抵抗を介して前記負電源に接続され、第１ゲートの電圧がローレベルの電位でオンの状態となるサイリスタと、を有し、
前記正側の出力が前記サイリスタのアノードであり、
前記負側の出力が前記サイリスタのカソードであること
を特徴とする請求項２又は３に記載のミュート回路。
【請求項７】
前記信号源は、前記ミュート信号として、負電圧信号を出力し、
前記制御回路は、
入力端子が、第２コンデンサを介して、接地電位に接続され、一方の端子が、前記サイリスタの第２ゲートに接続され、他方の端子が、前記サイリスタのカソードに接続され、入力端子と他方の端子との間に第８抵抗が接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第８スイッチ素子をさらに有すること
を特徴とする請求項６に記載のミュート回路。
【請求項８】
前記第７スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第７バイポーラトランジスタであり、
前記第８スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第８バイポーラトランジスタであること
を特徴とする請求項７に記載のミュート回路。
【請求項９】
前記サイリスタは、
ベースが、前記サイリスタの第１ゲートであり、コレクタが、第１０バイポーラトランジスタのベースに接続され、エミッタが前記サイリスタのアノードであり、ベースとエミッタとの間に前記第６抵抗が接続されたｐｎｐ型の第９バイポーラトランジスタと、
ベースが、前記サイリスタの第２ゲートであり、コレクタが、前記第９バイポーラトランジスタのベースに接続され、エミッタが、前記サイリスタのカソードであり、ベースとエミッタとの間に第９抵抗が接続されたｎｐｎ型の前記第１０バイポーラトランジスタと、を有すること
を特徴とする請求項７又は８に記載のミュート回路。
【請求項１０】
前記論理回路は、ＮＡＮＤゲートであり、双方の入力端子に前記入力信号が入力されることを特徴とする請求項１〜９のいずれか１項に記載のミュート回路。
【請求項１１】
請求項１〜１０のいずれか１項に記載のミュート回路を備えることを特徴とするスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音声信号等の入力信号を増幅するスイッチングアンプに用いられるミュート回路、及び、スイッチングアンプに関する。
【背景技術】
【０００２】
音声信号等の入力信号を増幅するスイッチングアンプは、電源がオンされたときや電源がオフされたときに、電源電圧の変動に起因してノイズを発生することがある。例えば、スイッチングアンプにスピーカーが接続されている場合、発生したノイズがスピーカーから出力されると、ユーザーにとって不快な音が発生する。これを防止するため、スイッチングアンプには、ミュート回路が用いられている（例えば、特許文献１参照。）。
【０００３】
（スイッチングアンプ）
図７は、従来のミュート回路が用いられたスイッチングアンプの回路構成を示す図である。スイッチングアンプ１０１は、デッドタイム生成回路１０２、ミュート回路１０３、レベルシフト回路１０４、ドライバ回路１０５、スイッチング回路１０６を備える。信号源Ｖ１は、音声信号をパルス幅変調（Pulse Wide Modulation）したＰＷＭ信号をデッドタイム生成回路１０２に出力する。
【０００４】
（デッドタイム生成回路）
デッドタイム生成回路１０２は、ハイサイドのＰＷＭ信号と、ローサイドのＰＷＭ信号と、の論理の反転タイミングをずらすために、ＰＷＭ信号に微小の遅延時間を挿入する。後述するスイッチング回路１０６のＭＯＳトランジスタＭ１、Ｍ２が同時にオンの状態となることを防止するためである。デッドタイム生成回路１０２は、コンデンサＣ１、Ｃ２、抵抗Ｒ１、Ｒ２、ダイオードＤ１、Ｄ２を有する。コンデンサＣ１は、一端が接地電位に接続されており、他端が抵抗Ｒ１の他端に接続されている。抵抗Ｒ１は、一端が信号源Ｖ１に接続されており、他端がコンデンサＣ１の他端、及び、ミュート回路１０３のＮＡＮＤゲートＸ１の一方の入力端子に接続されている。ダイオードＤ１は、アノードが抵抗Ｒ１の他端に、カソードが抵抗Ｒ１の一端に接続されている。すなわち、ダイオードＤ１は、抵抗Ｒ１に並列に接続されている。
【０００５】
コンデンサＣ２は、一端が接地電位に接続されており、他端が抵抗Ｒ２の他端に接続されている。抵抗Ｒ２は、一端が信号源Ｖ１に接続され、他端がコンデンサＣ２、及び、ミュート回路１０３のＮＯＲゲートＸ２の一方の入力端子に接続されている。ダイオードＤ２は、アノードが抵抗Ｒ２の一端に、カソードが抵抗Ｒ２の他端に接続されている。すなわち、ダイオードＤ２は、抵抗Ｒ２に並列に接続されている。デッドタイム生成回路１０２は、時定数回路を構成するコンデンサと抵抗とで定められるＣＲ時定数に対応するデッドタイムを生成する。
【０００６】
（ミュート回路）
ミュート回路１０３は、抵抗Ｒ１１、Ｒ１２、ＮＡＮＤゲートＸ１、ＮＯＲゲートＸ２、ＮＯＴゲートＸ３を備える。信号源Ｖ２は、ミュート信号を出力する。具体的には、信号源Ｖ２は、ミュート時以外は、ハイレベルの信号を出力しており、ミュート時には、ミュート信号として、ローレベルの信号を出力する。ＮＡＮＤゲートＸ１の一方の入力端子には、デッドタイム生成回路１０２が出力するハイサイドのＰＷＭ信号が入力される。ＮＡＮＤゲートＸ１の他方の入力端子には、信号源Ｖ２が出力する信号が入力される。ＮＡＮＤゲートＸ１は、両信号の否定論理積を演算してレベルシフト回路１０４に出力する。
【０００７】
ＮＯＴゲートＸ３の入力端子には、信号源Ｖ２が出力する信号が入力される。ＮＯＴゲートＸ３は、信号源Ｖ２からの信号の論理否定を演算（論理を反転）してＮＯＲゲートＸ２の他方の入力端子に出力する。ＮＯＲゲートＸ２の一方の入力端子には、デッドタイム生成回路１０２が出力するローサイドのＰＷＭ信号が入力される。ＮＯＲゲートＸ２の他方の入力端子には、ＮＯＴゲートＸ３が出力する信号が入力される。ＮＯＲゲートＸ２は、両信号の否定論理和を演算してレベルシフト回路１０４に出力する。抵抗Ｒ１１は、ＮＡＮＤゲートＸ１の他方の入力端子と、信号源Ｖ２と、の間に接続されている。抵抗Ｒ１２は、ＮＯＲゲートＸ２の他方の入力端子と、ＮＯＴゲートＸ３の出力端子と、の間に接続されている。
【０００８】
このようなミュート回路１０３において、信号源Ｖ２からミュート信号（ローレベルの信号）が出力されていない場合、ＮＡＮＤゲートＸ１の他方の入力端子には、ハイレベルの信号が入力される。このため、ＮＡＮＤゲートＸ１の一方の入力端子に、ローレベルのＰＷＭ信号が入力されると、ＮＡＮＤゲートＸ１は、ハイレベルのＰＷＭ信号を出力する（一方の入力：ローレベル、他方の入力：ハイレベル、出力：ハイレベル）。また、ＮＡＮＤゲートＸ１の一方の入力端子に、ハイレベルのＰＷＭ信号が入力されると、ＮＡＮＤゲートＸ１は、ローレベルのＰＷＭ信号を出力する（一方の入力：ハイレベル、他方の入力：ハイレベル、出力：ローレベル）。このように、ＮＡＮＤゲートＸ１は、信号源Ｖ２からミュート信号（ローレベルの信号）が出力されていない場合、ＰＷＭ信号の論理を反転して出力する。
【０００９】
また、信号源Ｖ２からミュート信号（ローレベルの信号）が出力されていない場合、ＮＯＲゲートＸ２の他方の入力端子には、ＮＯＴゲートＸ３によりローレベルの信号が入力される。このため、ＮＯＲゲートＸ２の一方の入力端子に、ローレベルのＰＷＭ信号が入力されると、ＮＯＲゲートＸ２は、ハイレベルのＰＷＭ信号を出力する（一方の入力：ローレベル、他方の入力：ローレベル、出力：ハイレベル）。また、ＮＯＲゲートＸ２の一方の入力端子に、ハイレベルのＰＷＭ信号が入力されると、ＮＯＲゲートＸ２は、ローレベルのＰＷＭ信号を出力する（一方の入力：ハイレベル、他方の入力：ハイレベル、出力：ローレベル）。このように、ＮＯＲゲートＸ２は、信号源Ｖ２からミュート信号（ローレベルの信号）が出力されていない場合、ＰＷＭ信号の論理を反転して出力する。
【００１０】
信号源Ｖ２からミュート信号（ローレベルの信号）が出力されると、ＮＡＮＤゲートＸ１の他方の入力端子に、ローレベルの信号が入力される。このため、ＮＡＮＤゲートＸ１の一方の入力端子に、ローレベル又はハイレベルのＰＷＭ信号が入力されても、ＮＡＮＤゲートＸ１は、ハイレベルの信号を出力する（一方の入力：ローレベル／ハイレベル、他方の入力：ローレベル、出力：ハイレベル）。
【００１１】
また、信号源Ｖ２からミュート信号（ローレベルの信号）が出力されると、ＮＯＴゲートＸ３により、ＮＯＲゲートＸ２の他方の入力端子に、ハイレベルの信号が入力される。このため、ＮＯＲゲートＸ３の一方の入力端子に、ローレベル又はハイレベルのＰＷＭ信号が入力されても、ＮＯＲゲートＸ２は、ローレベルの信号を出力する（一方の入力：ローレベル／ハイレベル、他方の入力：ハイレベル、出力：ローレベル）。
【００１２】
（レベルシフト回路）
レベルシフト回路１０４は、ミュート回路１０３が出力したＰＷＭ信号のレベル変化の範囲を、異なるレベル変化の範囲に変換し、ドライバ回路１０５に出力する。レベルシフト回路１０４は、トランジスタＱ１〜Ｑ４、抵抗Ｒ７〜Ｒ１０を有する。バイポーラトランジスタＱ１は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１は、ベースが抵抗Ｒ５を介して、ＮＡＮＤゲートＸ１の出力端子に接続されている。また、バイポーラトランジスタＱ１は、エミッタが、抵抗Ｒ７を介して、バイポーラトランジスタＱ３のエミッタに接続されている。また、バイポーラトランジスタＱ１は、コレクタが負電源−ＶＡに接続されている。
【００１３】
バイポーラトランジスタＱ３は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ３は、ベースが接地電位に接続されている。また、バイポーラトランジスタＱ３は、コレクタが、抵抗Ｒ９を介して、正電源＋ＶＢに接続されている。また、バイポーラトランジスタＱ３は、エミッタが、抵抗Ｒ７を介して、バイポーラトランジスタＱ１のエミッタに接続されている。
【００１４】
バイポーラトランジスタＱ２は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ２は、ベースが、抵抗Ｒ６を介して、ＮＯＲゲートＸ２の出力端子に接続されている。また、バイポーラトランジスタＱ２は、コレクタが正電源＋ＶＡに接続されている。また、バイポーラトランジスタＱ２は、エミッタが、抵抗Ｒ８を介して、バイポーラトランジスタＱ４のエミッタに接続されている。
【００１５】
バイポーラトランジスタＱ４は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ４は、ベースが接地電位に接続されている。バイポーラトランジスタＱ４は、エミッタが、抵抗Ｒ８を介して、バイポーラトランジスタＱ２のエミッタに接続されている。バイポーラトランジスタＱ４は、コレクタが、抵抗Ｒ１０を介して、負電源−ＶＢに接続されている。
【００１６】
このようなレベルシフト回路１０５において、ミュート回路１０３のＮＡＮＤゲートＸ１からハイレベルの信号が出力されると、バイポーラトランジスタＱ１は、ベースの電圧がハイレベルの電位となるため、オフの状態となる。また、バイポーラトランジスタＱ３もオフの状態である。ここで、後述するドライバ回路１０５のバイポーラトランジスタＱ６、Ｑ７のベースは、正電源＋ＶＢに接続された抵抗Ｒ９とバイポーラトランジスタＱ３のコレクタとの間に接続されている。従って、ミュート回路１０３のＮＡＮＤゲートＸ１からハイレベルの信号が出力されている場合、電位＋ＶＢ（ハイレベルの電位）の電圧が、バイポーラトランジスタＱ６、Ｑ７のベースに供給される。
【００１７】
一方、ミュート回路１０３のＮＡＮＤゲートＸ１からローレベルの信号が出力されると、バイポーラトランジスタＱ１は、ベースの電圧がエミッタの電圧に対してローレベルの電位となるため、オンの状態となる。同様に、バイポーラトランジスタＱ３は、ベースの電圧がエミッタの電圧に対しハイレベルの電位となり、オンの状態となる。バイポーラトランジスタＱ３がオンの状態となると、バイポーラトランジスタＱ６、Ｑ７のベースに供給される電圧の電位は、電位＋ＶＢから抵抗Ｒ９の電圧降下分ΔＶ低下する。従って、ミュート回路１０３のＮＡＮＤゲートＸ１からローレベルの信号が出力されている場合、電位＋ＶＢ−ΔＶ（ローレベルの電位）の電圧が、バイポーラトランジスタＱ６、Ｑ７のベースに供給される。
【００１８】
また、レベルシフト回路１０４において、ミュート回路１０３のＮＯＲゲートＸ２からローレベルの信号が出力されると、バイポーラトランジスタＱ２は、ベースの電圧がローレベルの電位となるため、オフの状態である。また、バイポーラトランジスタＱ４もオフの状態である。ここで、後述するドライバ回路１０５のバイポーラトランジスタＱ８、Ｑ９のベースは、負電源−ＶＢに接続された抵抗Ｒ１０とバイポーラトランジスタＱ４のコレクタとの間に接続されている。従って、ミュート回路１０３のＮＯＲゲートＸ２からローレベルの信号が出力されている場合、電位−ＶＢ（ローレベルの電位）の電圧が、バイポーラトランジスタＱ８、Ｑ９のベースに供給される。
【００１９】
一方、ミュート回路１０３のＮＯＲゲートＸ２からハイレベルの信号が出力されると、バイポーラトランジスタＱ２は、ベースの電圧がエミッタの電圧に対してハイレベルの電位となるため、オンの状態となる。同様に、バイポーラトランジスタＱ４は、ベースの電圧がエミッタの電圧に対してローレベルの電位となり、オンの状態となる。バイポーラトランジスタＱ４がオンの状態となると、バイポーラトランジスタＱ８、Ｑ９のベースに供給される電圧の電位は、電位−ＶＢから抵抗Ｒ１９の電圧降下分ΔＶ上昇する。従って、ミュート回路１０３のＮＯＲゲートＸ２からハイレベルの信号が出力されている場合、電位‐ＶＢ＋ΔＶ（ハイレベルの電位）の電圧が、バイポーラトランジスタＱ８、Ｑ９のベースに供給される。
【００２０】
このように、レベルシフト回路１０４は、ミュート回路１０３が出力したＰＷＭ信号のレベル変化の範囲を、＋ＶＢ〜（＋ＶＢ−ΔＶ）、（−ＶＢ＋ΔＶ）〜−ＶＢに変更する。
【００２１】
（ドライバ回路）
ドライバ回路１０５は、バイポーラトランジスタＱ６〜Ｑ９を有する。バイポーラトランジスタＱ６は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ６は、正電源＋ＶＢに接続された抵抗Ｒ９とバイポーラトランジスタＱ３の間に、ベースが接続されている。また、バイポーラトランジスタＱ６は、コレクタが正電源＋ＶＢに接続されている。また、バイポーラトランジスタＱ６は、エミッタが、バイポーラトランジスタＱ７のエミッタに接続されている。
【００２２】
バイポーラトランジスタＱ７は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ７は、正電源＋ＶＢに接続された抵抗Ｒ９とバイポーラトランジスタＱ３との間に、ベースが接続されている。また、バイポーラトランジスタＱ７は、エミッタが、バイポーラトランジスタＱ６のエミッタに接続されている。また、バイポーラトランジスタＱ７は、コレクタが接地電位に接続されている。
【００２３】
バイポーラトランジスタＱ８は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ８は、負電源−ＶＢに接続された抵抗Ｒ１０とバイポーラトランジスタＱ４のコレクタとの間に、ベースが接続されている。また、バイポーラトランジスタＱ８は、コレクタが接地電位に接続されている。また、バイポーラトランジスタＱ８は、エミッタが、バイポーラトランジスタＱ９のエミッタに接続されている。
【００２４】
バイポーラトランジスタＱ９は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ９は、負電源−ＶＢに接続された抵抗Ｒ１０とバイポーラトランジスタＱ４のコレクタとの間に接続されている。また、バイポーラトランジスタＱ９は、エミッタがバイポーラトランジスタＱ８のエミッタに接続されている。また、バイポーラトランジスタＱ９は、コレクタが負電源−ＶＢに接続されている。
【００２５】
このようなドライバ回路１０４において、バイポーラトランジスタＱ６、Ｑ７のベースに、電位がハイレベルの電圧が供給されると、バイポーラトランジスタＱ６は、オンの状態となり、正電源＋ＶＢに接続される。一方、バイポーラトランジスタＱ７は、オフの状態となる。ここで、後述するスイッチング回路１０６のＭＯＳトランジスタＭ１は、ゲートが、バイポーラトランジスタＱ６のエミッタと、バイポーラトランジスタＱ７のエミッタと、の間に接続されている。このため、ＭＯＳトランジスタＭ１のゲートには、電位がハイレベルの電圧が供給される。
【００２６】
また、バイポーラトランジスタＱ６、Ｑ７のベースに電位がローレベルの電圧が供給されると、バイポーラトランジスタＱ６は、オフの状態となり、バイポーラトランジスタＱ７は、オンの状態となり、＋ＶＢ−ΔＶの電位となる。このため、ＭＯＳトランジスタＭ１のゲートには、電位がローレベルの電圧が供給される。
【００２７】
また、バイポーラトランジスタＱ８、Ｑ９のベースにローレベルの電圧が供給されると、バイポーラトランジスタＱ８は、オフの状態となり、バイポーラトランジスタＱ９は、オンの状態となり、負電源−ＶＢに接続される。ここで、後述するスイッチング回路１０６のＭＯＳトランジスタＭ２は、ゲートが、バイポーラトランジスタＱ８のエミッタと、バイポーラトランジスタＱ９のエミッタと、の間に接続されている。このため、ＭＯＳトランジスタＭ２のゲートには、電位がローレベルの電圧が供給される。
【００２８】
また、バイポーラトランジスタＱ８、Ｑ９のベースにハイレベルの電圧が供給されると、バイポーラトランジスタＱ８は、オンの状態となって、−ＶＢ＋ΔＶの電位となり、バイポーラトランジスタＱ９は、オフの状態となる。このため、ＭＯＳトランジスタＭ２のゲートには、電位がハイレベルの電圧が供給される。
【００２９】
（スイッチング回路）
スイッチング回路１０６は、ＭＯＳトランジスタＭ１、Ｍ２を有する。ＭＯＳトランジスタＭ１は、ｐ型、すなわち、ゲート電圧がソース電圧よりローレベルでオンの状態となるＭＯＳトランジスタである。ＭＯＳトランジスタＭ１は、ゲートが、バイポーラトランジスタＱ６のエミッタと、バイポーラトランジスタＱ７のエミッタと、の間に接続されている。また、ＭＯＳトランジスタＭ１は、ソースが正電源＋ＶＢに接続されている。また、ＭＯＳトランジスタＭ１は、ドレインが負荷（スピーカー）Ｒ１３に接続されている。
【００３０】
ＭＯＳトランジスタＭ２は、ｎ型、すなわち、ゲート電圧がソース電圧よりハイレベルでオンの状態となるＭＯＳトランジスタである。ＭＯＳトランジスタＭ２は、ゲートが、バイポーラトランジスタＱ８のエミッタと、バイポーラトランジスタＱ９のエミッタと、の間に接続されている。また、バイポーラトランジスタＭ２は、ソースが負電源−ＶＢに接続されている。また、ＭＯＳトランジスタＭ２は、ドレインが負荷（スピーカー）１３に接続されている。
【００３１】
このようなスイッチング回路１０６において、ＭＯＳトランジスタＭ１のゲートに電位がハイレベルの電圧が供給された場合、ＭＯＳトランジスタＭ１は、オフの状態である。また、ＭＯＳトランジスタＭ１のゲートにローレベルの電圧が供給された場合、オンの状態となる。従って、負荷Ｒ１３には、正電源＋ＶＢより、電位が＋ＶＢの電圧が供給される。また、ＭＯＳトランジスタＭ２に電位がローレベルの電圧が供給された場合、ＭＯＳトランジスタＭ２は、オフの状態である。また、ＭＯＳトランジスタＭ２に電位がハイレベルの電圧が供給された場合、ＭＯＳトランジスタＭ２は、オンの状態である。従って、負荷Ｒ１３には、負電源−ＶＢより、電位が−ＶＢの電圧が供給される。
【００３２】
（ミュート時以外のスイッチングアンプの動作）
信号源Ｖ１からハイレベルのＰＷＭ信号が出力されると、ＮＡＮＤゲートＸ１は、ローレベルのＰＷＭ信号をレベルシフト回路１０４のバイポーラトランジスタＱ１のベースに出力する。レベルシフト回路１０４は、電位がローレベルの電圧をドライバ回路１０５のバイポーラトランジスタＱ６、Ｑ７のベースに供給する。ドライバ回路１０５は、電位がローレベルの電圧をスイッチング回路１０６のＭＯＳトランジスタＭ１のゲートに供給する。
【００３３】
一方で、信号源Ｖ１からハイレベルのＰＷＭ信号が出力されると、ＮＯＲゲートＸ２は、ローレベルのＰＷＭ信号をレベルシフト回路１０４のバイポーラトランジスタＱ２のベースに出力する。レベルシフト回路１０４は、電位がローレベルの電圧をドライバ回路１０５のバイポーラトランジスタＱ８、Ｑ９のベースに供給する。ドライバ回路１０５は、電位がローレベルの電圧をスイッチング回路１０６のＭＯＳトランジスタＭ２のゲートに供給する。従って、スイッチング回路１０６において、ＭＯＳトランジスタＭ１がオンの状態となり、ＭＯＳトランジスタＭ２がオフの状態となる。このため、スイッチング回路１０６は、電位が＋ＶＢの電圧を負荷Ｒ１３に供給する。
【００３４】
また、信号源Ｖ１からローレベルのＰＷＭ信号が出力されると、ＮＡＮＤゲートＸ１は、ハイレベルのＰＷＭ信号をレベルシフト回路１０４のバイポーラトランジスタＱ１のベースに出力する。レベルシフト回路１０４は、電位がハイレベルの電圧をドライバ回路１０５のバイポーラトランジスタＱ６、Ｑ７のベースに供給する。ドライバ回路１０５は、電位がハイレベルの電圧をスイッチング回路１０６のＭＯＳトランジスタＭ１のゲートに供給する。
【００３５】
一方で、信号源Ｖ１からローレベルのＰＷＭ信号が出力されると、ＮＯＲゲートＸ２は、ハイレベルのＰＷＭ信号をレベルシフト回路１０４のバイポーラトランジスタＱ２のベースに出力する。レベルシフト回路１０４は、電位がハイレベルの電圧をドライバ回路１０５のバイポーラトランジスタＱ８、Ｑ９のベースに供給する。ドライバ回路１０５は、電位がハイレベルの電圧をスイッチング回路１０６のＭＯＳトランジスタＭ２のゲートに供給する。従って、スイッチング回路１０６において、ＭＯＳトランジスタＭ１がオフの状態となり、ＭＯＳトランジスタＭ２がオンの状態となる。このため、スイッチング回路１０６は、電位が−ＶＢの電圧を負荷Ｒ１３に供給する。
【００３６】
このように、スイッチング回路１０６において、ＭＯＳトランジスタＭ１、Ｍ２が交互にオン・オフし、負荷Ｒ１３に電位が＋ＶＢ、−ＶＢの電圧が供給される。
【００３７】
（ミュート時のスイッチングアンプの動作）
信号源Ｖ２からミュート信号（ローレベルの信号）が出力されると、ＮＡＮＤゲートＸ１は、ハイレベルの信号をバイポーラトランジスタＱ１のベースに出力する。レベルシフト回路１０４は、電位がハイレベルの電圧をドライバ回路１０５のバイポーラトランジスタＱ６、Ｑ７のベースに供給する。ドライバ回路１０５は、電位がハイレベルの電圧をスイッチング回路１０６のＭＯＳトランジスタＭ１のゲートに供給する。
【００３８】
一方、信号源Ｖ２からミュート信号（ローレベルの信号）が出力されると、ＮＯＲゲートＸ２は、ローレベルの信号をバイポーラトランジスタＱ２のベースに出力する。レベルシフト回路１０４は、電位がローレベルの電圧をドライバ回路１０５のバイポーラトランジスタＱ８、Ｑ９のベースに供給する。従って、スイッチング回路１０６において、ＭＯＳトランジスタＭ１、Ｍ２がともにオフの状態となり、負荷Ｒ１３に電圧が供給されない。これにより、スイッチングアンプ１０１は、ミュート状態となる。
【００３９】
ここで、レベルシフト回路１０４は、信号伝送の高速化を目的に、バイポーラトランジスタＱ３、Ｑ４をベース接地回路として動作させ、ベース基準電位を接地電位としている。また、デッドタイム生成回路１０２の入力信号となるＰＷＭ信号は、信号の上下（ハイサイド、ローサイド）スピードの対称性を目的として、接地電位を中心とした±電圧（例えば、±２．５Ｖ）で動作させている。
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】特開２０１２−０１９４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００４１】
従来のミュート回路１０３においては、電源投入時、バイポーラトランジスタＱ１、Ｑ２のベースにおいて、初期値電圧の電位が接地電位ではなく、ロジック電圧の電位であるために、ミュート起動が遅れてスピーカーから異音が発生するという問題がある。図８は、スピーカー端子Ｖｓｐ（図７参照）における電圧、及び、電流を示すグラフである。横軸は時間、縦軸は、電圧及び電流を示している。図示するように、電源投入（０．０００μｓ）直後、スピーカー端子Ｖｓｐに電圧が発生しており、ミュート状態となっていない。
【００４２】
本発明の目的は、スイッチングアンプのミュート起動が遅れることを防止することである。
【課題を解決するための手段】
【００４３】
第１の発明のミュート回路は、入力ル信号に論理演算を行って出力する論理回路と、前記論理回路に動作電圧を供給する電源回路と、ミュート信号に基づいて、前記電源回路にミュート制御信号を出力する制御回路と、を備え、スイッチングアンプに用いられるミュート回路であって、前記電源回路は、前記制御回路が前記ミュート制御信号を出力しない場合に、前記動作電圧を前記論理回路に供給し、前記制御回路が前記ミュート制御信号を出力した場合に、前記動作電圧を前記論理回路に供給しないことを特徴とする。
【００４４】
本発明では、電源回路は、制御回路がミュート制御信号を出力しない場合に、動作電圧を論理回路に供給する。また、電源回路は、制御回路がミュート制御信号を出力した場合に、動作電圧を論理回路に供給しない。従って、制御回路がミュート制御信号を出力した場合には、論理回路は、動作しなくなり、論理回路からの出力信号は、接地電位となる。このため、例えば、電源投入時、論理回路が信号を出力するバイポーラトランジスタのベースの初期値電圧が不安定な電位とならず、スイッチングアンプのミュート起動が遅れることが防止される。
【００４５】
第２の発明のミュート回路は、第１の発明のミュート回路において、前記制御回路は、正側の出力から前記ミュート制御信号として電位がハイレベルの電圧を供給し、負側の出力から前記ミュート制御信号として電位がローレベルの電圧を供給し、前記電源回路は、入力端子が、前記正側の出力に接続され、一方の端子が、第１抵抗を介して、正電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第１スイッチ素子と、入力端子が、前記第１スイッチ素子の一方の端子に接続され、一方の端子が、前記正電源に接続され、他方の端子が、前記論理回路に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第２スイッチ素子と、入力端子が、前記負側の出力に接続され、一方の端子が、第２抵抗を介して、負電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がローレベルの電位でオンの状態となる第３スイッチ素子と、入力端子が、前記第３スイッチ素子の一方の端子に接続され、一方の端子が、前記負電源に接続され、他方の端子が、前記論理回路に接続され、入力端子の電圧がローレベルの電位でオンの状態となる第４スイッチ素子と、を有することを特徴とする。
【００４６】
本発明では、第１スイッチ素子は、入力端子が、制御回路の正側の出力に接続され、一方の端子が、第１抵抗を介して、正電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる。また、第２スイッチ素子は、入力端子が、第１スイッチ素子に接続され、一方の端子が、正電源に接続され、他方の端子が、論理回路に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる。このため、制御回路の正側の出力から、ミュート制御信号として、電位がハイレベルの電圧が供給されると、第１スイッチ素子は、入力端子の電圧がハイレベルの電位となり、オンの状態となる。第２スイッチ素子は、入力端子が、第１スイッチ素子の一方の端子に接続されているため、入力端子の電圧がローレベルの電位となり、オフの状態となる。このため、正電源からの動作電圧は、論理回路に供給されない。
【００４７】
また、第３スイッチ素子は、入力端子が、制御回路の負側の出力に接続され、一方の端子が、第２抵抗を介して、負電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がローレベルの電位でオンの状態となる。また、第４スイッチ素子は、入力端子が、第３スイッチ素子の一方の端子に接続され、一方の端子が負電源に接続され、他方の端子が論理回路に接続され、入力端子の電圧がローレベルの電位でオンの状態となる。このため、制御回路の負側の出力から、ミュート制御信号として、電位がローレベルの電圧が供給されると、第３スイッチ素子は、入力端子の電圧がローレベルの電位となり、オンの状態となる。第４スイッチ素子は、入力端子が、第３スイッチ素子の一方の端子に接続されているため、入力端子の電圧がハイレベルの電位となり、オフの状態となる。このため、負電源からの動作電圧は、論理回路に供給されない。
【００４８】
第３の発明のミュート回路は、第２の発明のミュート回路において、前記第１スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第１バイポーラトランジスタであり、前記第２スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第２バイポーラトランジスタであり、前記第３スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｐｎｐ型の第３バイポーラトランジスタであり、前記第４スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｐｎｐ型の第４バイポーラトランジスタであることを特徴とする。
【００４９】
第４の発明のミュート回路は、第２又は第３の発明のミュート回路において、信号源は、前記ミュート信号として、ローレベルの信号を出力し、前記制御回路は、入力端子が、前記信号源に接続され、一方の端子が、第３抵抗を介して前記正電源に接続され、他方の端子が接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第５スイッチ素子と、入力端子が、接地電位に接続され、一方の端子が、第４抵抗を介して、前記負電源に接続され、他方の端子が、前記信号源に接続され、入力端子の電圧がローレベルの電位でオンの状態となる第６スイッチ素子と、を備え、前記正側の出力は、前記第５スイッチ素子の一方の端子と前記第３抵抗との間であり、前記負側の出力は、前記第６スイッチ素子の他方の端子と前記第４抵抗との間であることを特徴とする。
【００５０】
本発明では、第５スイッチ素子は、入力端子が、信号源に接続され、一方の端子が、第３抵抗を介して、正電源に接続され、他方の端子が、接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる。また、制御回路の正側の出力は、第５スイッチ素子の一方の端子と第３抵抗との間である。このため、信号源から、ミュート信号として、ローレベルの信号が出力されると、第５スイッチ素子は、入力端子の電圧がローレベルの電位となり、オフの状態となる。従って、制御回路は、ミュート制御信号として、正側の出力から電位がハイレベルの電圧を供給する。
【００５１】
また、第６スイッチ素子は、入力端子が、接地電位に接続され、一方の端子が、第４抵抗を介して負電源に接続され、他方の端子が、信号源に接続され、入力端子の電圧がローレベルの電位でオンの状態となる。また、制御回路の負側の出力は、第６スイッチ素子の他方の端子と第４抵抗との間である。このため、信号源から、ミュート信号として、ローレベルの信号が出力されると、第６スイッチ素子は、オフの状態となる。従って、制御回路は、ミュート制御信号として、負側の出力から電位がローレベルの電圧を供給する。  
【００５２】
第５の発明のミュート回路は、第４の発明のミュート回路において、前記第５スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第５バイポーラトランジスタであり、前記第６スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｐｎｐ型の第６バイポーラトランジスタであることを特徴とする。
【００５３】
第６の発明のミュート回路は、第２又は第３の発明のミュート回路において、信号源は、ミュート解除信号として、正電圧信号を出力し、前記制御回路は、入力端子が、第１コンデンサを介して、前記信号源に接続され、一方の端子が、第５抵抗と第６抵抗とを介して前記正電源に接続され、他方の端子が接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第７スイッチ素子と、第１ゲートが、前記第７スイッチ素子の一方の端子と前記第６抵抗との間に接続され、アノードが、前記第５抵抗に接続され、カソードが、第７抵抗を介して前記負電源に接続され、第１ゲートの電圧がローレベルの電位でオンの状態となるサイリスタと、を有し、前記正側の出力が前記サイリスタのアノードであり、前記負側の出力が前記サイリスタのカソードであることを特徴とする。
【００５４】
本発明では、第７スイッチ素子は、入力端子が、第１コンデンサを介して、信号源に接続され、一方の端子が、第５抵抗と第６抵抗とを介して正電源に接続され、他方の端子が接地電位に接続され、入力端子の電圧がハイレベルの電位でオンの状態となる。また、サイリスタは、第１ゲートが、第７スイッチ素子の一方の端子と第６抵抗との間に接続され、アノードが、第５抵抗に接続され、カソードが、第７抵抗を介して負電源に接続され、第１ゲートの電圧がローレベルの電位でオンの状態となる。また、制御回路の正側の出力は、サイリスタのアノードであり、制御回路の負側の出力は、サイリスタのカソードである。このため、信号源から、ミュート解除信号として、正電圧信号が出力されると、第７スイッチ素子は、一時的に、入力端子の電圧がハイレベルの電位となり、オンの状態となる。サイリスタは、第１ゲートが、第７スイッチ素子の一方の端子と第６抵抗との間に接続されているため、第１ゲートの電圧がローレベルの電位となり、オンの状態となる。従って、制御回路の正側の出力と負側の出力との電位差が、小さい状態となる。
【００５５】
サイリスタは、オンの状態となると、その状態を一定期間維持する。このため、本発明では、一時的なミュート信号でスイッチングアンプのミュートを制御することができる。ここで、信号源がマイクロコンピュータ等のデジタル回路である場合、パルス性ノイズを含んだデジタル回路からのミュート信号が、電源回路等の接地電位を通り、デジタル回路へ帰還することで、スイッチングアンプがスピーカーに用いられる場合、音質が劣化する問題があった。
【００５６】
上記のように、本発明では、一時的なミュート信号しか必要としないため、通常動作時は、信号源からの信号のやり取りは起こらない。従って、音質劣化を抑制することが可能となる。
【００５７】
第７の発明のミュート回路は、第６の発明のミュート回路において、前記信号源は、前記ミュート信号として、負電圧信号を出力し、前記制御回路は、入力端子が、第２コンデンサを介して、接地電位に接続され、一方の端子が、前記サイリスタの第２ゲートに接続され、他方の端子が、前記サイリスタのカソードに接続され、入力端子と他方の端子との間に第８抵抗が接続され、入力端子の電圧がハイレベルの電位でオンの状態となる第８スイッチ素子をさらに有することを特徴とする。
【００５８】
本発明では、第８スイッチ素子は、入力端子が、第２コンデンサを介して、接地電位に接続され、一方の端子が、サイリスタの第２ゲートに接続され、他方の端子が、サイリスタのカソードに接続され、入力端子と他方の端子との間に第８抵抗が接続され、入力端子の電圧がハイレベルの状態でオンの状態となる。このため、信号源から、ミュート信号として、負電圧信号が出力されると、サイリスタから流れた電流が、第２コンデンサを介して流れる電流により、第８スイッチ素子は、入力端子の電圧がハイレベルの電位となり、オンの状態となる。サイリスタは、第２ゲートが、第８スイッチ素子の一方の端子に接続され、カソードが第８スイッチ素子の他方の端子に接続されているため、第２ゲートの電圧がローレベルの電位となり、オフの状態となる。従って、制御回路は、正側の出力から電位がハイレベルの電圧を供給し、負側の出力から電位がローレベルの電圧を供給する。これにより、スイッチングアンプがミュート状態となる。
【００５９】
第８の発明のミュート回路は、第７の発明のミュート回路において、前記第７スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第７バイポーラトランジスタであり、前記第８スイッチ素子は、入力端子がベースであり、一方の端子がコレクタであり、他方の端子がエミッタである、ｎｐｎ型の第８バイポーラトランジスタであることを特徴とする。
【００６０】
第９の発明のミュート回路は、第７又は第８の発明のミュート回路において、前記サイリスタは、ベースが、前記サイリスタの第１ゲートであり、コレクタが、第１０バイポーラトランジスタのベースに接続され、エミッタが前記サイリスタのアノードであり、ベースとエミッタとの間に前記第６抵抗が接続されたｐｎｐ型の第９バイポーラトランジスタと、ベースが、前記サイリスタの第２ゲートであり、コレクタが、前記第９バイポーラトランジスタのベースに接続され、エミッタが、前記サイリスタのカソードであり、ベースとエミッタとの間に第９抵抗が接続されたｎｐｎ型の前記第１０バイポーラトランジスタと、を有することを特徴とする。
【００６１】
本発明では、第９バイポーラトランジスタは、ベースが、サイリスタの第１ゲートであり、エミッタが、サイリスタのアノードであり、コレクタが、第１０バイポーラトランジスタのベースに接続され、ベースとエミッタとの間に第６抵抗が接続されたｐｎｐ型のバイポーラトランジスタである。また、第１０バイポーラトランジスタは、ベースが、サイリスタの第２ゲートであり、コレクタが、第９バイポーラトランジスタのベースに接続され、エミッタが、サイリスタのカソードであり、ベースとエミッタとの間に第９抵抗が接続されたｎｐｎ型のバイポーラトランジスタである。このため、信号源からミュート解除信号が出力され、第７スイッチ素子がオンの状態となると、第９バイポーラトランジスタは、ベースの電圧がローレベルの電位となり、オンの状態となる。また、第１０バイポーラトランジスタは、第９バイポーラトランジスタがオンの状態となることにより、ベースの電圧がハイレベルの電位となり、オンの状態となる。従って、制御回路の正側の出力と負側の出力との電位差は、小さい状態となる。
【００６２】
また、信号源からミュート信号が出力され、第８スイッチ素子がオンの状態となると、第１０バイポーラトランジスタは、ベースの電圧がローベルの電位となり、オフの状態となる。従って、制御回路は、負側の出力から電位がローレベルの電圧を供給する。また、第９バイポーラトランジスタは、第１０バイポーラトランジスタがオフの状態となることにより、ベースの電圧がハイレベルの電位となり、オフの状態となる。従って、制御回路は、正側の出力から電位がハイレベルの電圧を供給する。
【００６３】
このように、本発明では、バイポーラトランジスタによりサイリスタが構成されている。このため、制御回路に必要なコストを抑えることができる。
【００６４】
第１０の発明のミュート回路は、第１〜第９の発明のいずれかのミュート回路において、前記論理回路は、ＮＡＮＤゲートであり、双方の入力端子に前記入力信号が入力されることを特徴とする。
【００６５】
本発明では、論理回路は、ＮＡＮＤゲートであり、双方の入力端子に入力信号が入力される。このため、論理回路により、入力信号の論理を反転して出力することができる。
【００６６】
第１１の発明のスイッチングアンプは、第１〜第１０の発明のいずれかのミュート回路を備えることを特徴とする。
【発明の効果】
【００６７】
本発明によれば、電源投入・遮断時でも、安定して、スイッチングアンプをミュート状態に保持することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施形態に係るスイッチングアンプの回路構成を示す図である。
【図２】第１実施形態に係るミュート回路の回路構成を示す図である。
【図３】スピーカー端子における電圧、及び、電流を示すグラフである。
【図４】ミュート信号、及び、動作電圧を示すグラフである。
【図５】第２実施形態に係るミュート回路の回路構成を示す図である。
【図６】ミュート信号、及び、動作電圧を示すグラフである。
【図７】従来のミュート回路が用いられたスイッチングアンプの回路構成を示す図である。
【図８】スピーカー端子における電圧、及び、電流を示すグラフである。
【発明を実施するための形態】
【００６９】
以下、本発明の実施形態について説明する。図１は、本実施形態に係るスイッチングアンプの回路構成を示す図である。図１に示すように、スイッチングアンプ１は、デッドタイム生成回路１０２、ミュート回路３、レベルシフト回路１０４、ドライバ回路１０５、スイッチング回路１０６を備える。スイッチングアンプ１において、ミュート回路３を除いた、デッドタイム生成回路１０２、レベルシフト回路１０４、ドライバ回路１０５、スイッチング回路１０６は、図７に示す従来の回路と同じであるため、説明を省略する。
【００７０】
（第１実施形態）
図２は、ＮＡＮＤゲートＸ４、Ｘ５を除く、第１実施形態に係るミュート回路３の回路構成を示す図である。ミュート回路３は、ＮＡＮＤゲートＸ４、Ｘ５、制御回路３１、電源回路３２を有する。
【００７１】
（ＮＡＮＤゲート）
ＮＡＮＤゲートＸ４、Ｘ５（論理回路）は、デッドタイム生成回路１０２から入力されるＰＷＭ信号（入力信号）に論理演算を行ってレベルシフト回路１０４に出力する。具体的には、ＮＡＮＤゲートＸ４、Ｘ５は、ＰＷＭ信号の論理を反転して出力する。ＮＡＮＤゲートＸ４、Ｘ５の双方の入力端子に、デッドタイム生成回路１０２から入力されるＰＷＭ信号が入力される。
【００７２】
（制御回路）
制御回路３１は、信号源Ｖ５が出力するミュート信号に基づいて、電源回路３２にミュート制御信号を出力する。制御回路３１は、バイポーラトランジスタＱ１０、Ｑ１２、抵抗Ｒ１４〜Ｒ１６、Ｒ１９を有する。
【００７３】
バイポーラトランジスタＱ１２（第５スイッチ素子、第５バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１２は、ベース（入力端子）が抵抗Ｒ１４を介して信号源Ｖ５に接続されている。また、バイポーラトランジスタＱ１２は、コレクタ（一方の端子）が抵抗Ｒ１９（第３抵抗）を介して正電源＋ＶＢに接続されている。また、バイポーラトランジスタＱ１２は、エミッタ（他方の端子）が接地電位に接続されている。
【００７４】
バイポーラトランジスタＱ１０（第６スイッチ素子、第６バイポーラトランジスタ）は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１０は、ベース（入力端子）が接地電位に接続されている。また、バイポーラトランジスタＱ１０は、コレクタ（一方の端子）が抵抗Ｒ１６（第４抵抗）を介して負電源−ＶＢに接続されている。また、バイポーラトランジスタＱ１０は、エミッタ（他方の端子）が抵抗Ｒ１５を介して信号源Ｖ５に接続されている。
【００７５】
このような制御回路３１において、正側の出力は、バイポーラトランジスタＱ１２のコレクタと抵抗Ｒ１９との間である。また、負側の出力は、バイポーラトランジスタＱ１０のコレクタと抵抗Ｒ１６との間である。ここで、信号源Ｖ５は、ミュート時は、接地電位（ローレベル）であり、ミュート時以外には、ハイレベルの信号を出力する。すなわち、信号源Ｖ５は、電位を変化させることで、ミュート信号を出力する。
【００７６】
（ミュート時の制御回路の動作）
信号源Ｖ５が接地電位（ミュート指示）のとき、バイポーラトランジスタＱ１２は、ベースの電圧がローレベルの電位となるため、オフの状態である。従って、制御回路３１は、正側の出力から電位がハイレベルの電圧を供給する。また、バイポーラトランジスタＱ１０は、ベースの電圧がエミッタの電圧に対してローレベルの電位ではないため、オフの状態である。従って、制御回路３１は、負側の出力から電位がローレベルの電圧を供給する。まとめると以下のとおりである。
正側の出力：ハイレベル
負側の出力：ローレベル
【００７７】
（ミュート時以外の制御回路の動作）
一方、信号源Ｖ５からハイレベルの信号が出力されると、バイポーラトランジスタＱ１２は、ベースの電圧がエミッタの電圧に対してハイレベルの電位となるため、オンの状態となり、接地電位に接続される。従って、制御回路３１は、正側の出力が、接地電位となる。従って、制御回路３１の正側の出力から、ミュート制御信号は、出力されない。
【００７８】
また、バイポーラトランジスタＱ１０は、ベースの電圧がエミッタの電圧に対してローレベルの電位となって、オンの状態となり、接地電位に接続される。従って、制御回路３１は、負側の出力が、接地電位となる。従って、制御回路３１の負側の出力から、ミュート制御信号は、出力されない。まとめると以下のとおりである
正側の出力：接地電位
負側の出力：接地電位
【００７９】
（電源回路）
電源回路３２は、ＮＡＮＤゲートＸ４、Ｘ５に動作電圧＋Ｖｄｄ、−Ｖｄｄを供給する。具体的には、電源回路３２は、制御回路３１がミュート制御信号を出力した場合に（正側の出力：ハイレベル、負側の出力：ローレベル）、ＮＡＮＤゲートＸ４、Ｘ５に動作電圧＋Ｖｄｄ、−Ｖｄｄを供給しない。また、電源回路３２は、制御回路３１がミュート制御信号を出力しない場合に（正側の出力：接地電位、負側の出力：接地電位）、ＮＡＮＤゲートＸ４、Ｘ５に動作電圧＋Ｖｄｄ、−Ｖｄｄを供給する。電源回路３２は、バイポーラトランジスタＱ１４〜Ｑ１７、抵抗Ｒ２１〜Ｒ２４、コンデンサＣ３〜Ｃ６、ツェナーダイオードＤ３、Ｄ４、ダイオードＤ５、Ｄ６を有する。
【００８０】
バイポーラトランジスタＱ１４（第１スイッチ素子、第１バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１４は、ベース（入力端子）が抵抗Ｒ２１を介して、抵抗Ｒ１９とバイポーラトランジスタＱ１２のコレクタとの間（制御回路３１の正側の出力、バイポーラトランジスタＱ１２の出力）に接続されている。また、バイポーラトランジスタＱ１４は、コレクタ（一方の端子）が抵抗Ｒ２３（第１抵抗）を介して正電源＋ＶＢに接続されている。また、バイポーラトランジスタＱ１４は、エミッタ（他方の端子）が接地電位に接続されている。
【００８１】
バイポーラトランジスタＱ１６（第２スイッチ素子、第２バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１６は、ベース（入力端子）が抵抗Ｒ２３とバイポーラトランジスタＱ１４のコレクタとの間（バイポーラトランジスタＱ１４の出力）に接続されている。また、バイポーラトランジスタＱ１６は、コレクタ（一方の端子）が正電源＋ＶＢに接続されている。また、バイポーラトランジスタＱ１６は、エミッタ（他方の端子）が、ＮＡＮＤゲートＸ４、Ｘ５に接続されている。
【００８２】
ツェナーダイオードＤ３は、アノードが接地電位に、カソードが抵抗Ｒ２３の一端に接続されている。ダイオードＤ５は、アノードがバイポーラトランジスタＱ１６のエミッタに、カソードがバイポーラトランジスタＱ１６のベースに接続されている。コンデンサＣ３は、一端がバイポーラトランジスタＱ１６のベースに、他端が接地電位に接続されている。コンデンサＣ５は、一端がバイポーラトランジスタＱ１６のエミッタに、他端が接地電位に接続されている。
【００８３】
バイポーラトランジスタＱ１５（第３スイッチ素子、第３バイポーラトランジスタ）は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１５は、ベース（入力端子）が、抵抗Ｒ２２を介して、抵抗Ｒ１６とバイポーラトランジスタＱ１０のコレクタとの間（制御回路３１の負側の出力、バイポーラトランジスタＱ１０の出力）に接続されている。また、バイポーラトランジスタＱ１５は、コレクタ（一方の端子）が、抵抗Ｒ２４（第２抵抗）を介して負電源−ＶＢに接続されている。また、バイポーラトランジスタＱ１４は、エミッタ（他方の端子）が接地電位に接続されている。
【００８４】
バイポーラトランジスタＱ１７（第４スイッチ素子、第４バイポーラトランジスタ）は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１７は、ベース（入力端子）が、抵抗Ｒ２４とバイポーラトランジスタＱ１４のコレクタとの間（バイポーラトランジスタＱ１５の出力）に接続されている。また、バイポーラトランジスタＱ１７は、コレクタ（一方の端子）が負電源−ＶＢに接続されている。また、バイポーラトランジスタＱ１７は、エミッタが、ＮＡＮＤゲートＸ４、Ｘ５に接続されている。
【００８５】
ツェナーダイオードＤ４は、アノードが抵抗Ｒ２４の一端に、カソードが接地電位に接続されている。ダイオードＤ６は、アノードがバイポーラトランジスタＱ１７のベースに、カソードがバイポーラトランジスタＱ１７のエミッタに接続されている。コンデンサＣ４は、一端がバイポーラトランジスタＱ１７のベースに、他端が接地電位に接続されている。コンデンサＣ５は、一端がバイポーラトランジスタＱ１７のエミッタに、他端が接地電位に接続されている。
【００８６】
（ミュート時の電源回路の動作）
上記のように、信号源Ｖ５が接地電位（ミュート指示）のとき、制御回路３１は、正側の出力からハイレベルの電圧を供給する。バイポーラトランジスタＱ１４は、制御回路３１の正側の出力（抵抗Ｒ１９とトランジスタＱ１２のコレクタとの間）に、ベースが接続されているため、ベースの電圧がエミッタの電圧に対してハイレベルの電位となる。このため、バイポーラトランジスタＱ１４は、オンの状態であり、接地電位に接続されている。バイポーラトランジスタＱ１６は、抵抗Ｒ２３とバイポーラトランジスタＱ１４のコレクタとの間に、ベースが接続されているため、ベースの電圧がローレベルの電位である。このため、バイポーラトランジスタＱ１６は、オフの状態である。従って、動作電圧＋Ｖｄｄは、ＮＡＮＤゲートＸ４、Ｘ５に供給されない。
【００８７】
また、信号源Ｖ５が接地電位（ミュート指示）のとき、制御回路３１は、負側の出力からローレベルの電圧を供給する。バイポーラトランジスタＱ１５は、制御回路３１の負側の出力（バイポーラトランジスタＱ１３のコレクタと抵抗Ｒ２０との間）に、ベースが接続されているため、ベースの電圧がエミッタの電圧に対してローレベルの電位となる。このため、バイポーラトランジスタＱ１５は、オンの状態である。バイポーラトランジスタＱ１７は、バイポーラトランジスタＱ１５のコレクタと抵抗Ｒ２４との間に、ベースが接続されているため、ベースの電圧がハイレベルの電位となる。このため、バイポーラトランジスタＱ１７は、オフの状態である。従って、動作電圧−Ｖｄｄは、ＮＡＮＤゲートＸ４、Ｘ５に供給されない。
【００８８】
ここで、ＮＡＮＤゲートＸ４、Ｘ５は、動作電圧±Ｖｄｄが供給されると、正常に動作するが、電源電圧が供給されない場合（電源が接地電位の場合）は動作しない。従って、ＮＡＮＤゲートＸ４、Ｘ５の出力電圧も接地電位となるため、スイッチングアンプ１がミュート状態となる。
【００８９】
（ミュート時以外の電源回路の動作）
上記のように、信号源Ｖ５からハイレベルの信号が出力されると、制御回路３１は、正側の出力が、接地電位となる。バイポーラトランジスタＱ１４は、制御回路３１の正側の出力（抵抗Ｒ１９とトランジスタＱ１２のコレクタとの間）に、ベースが接続されているため、ベースの電圧がローレベルの電位となる。このため、バイポーラトランジスタＱ１４は、オフの状態となる。バイポーラトランジスタＱ１６は、抵抗Ｒ２３とバイポーラトランジスタＱ１４のコレクタとの間に、ベースが接続されているため、ベースの電圧がエミッタの電圧に対してハイレベルの電位となる。このため、バイポーラトランジスタＱ１６は、オンの状態となる。従って、動作電圧＋Ｖｄｄとして、正の電圧が、ＮＡＮＤゲートＸ４、Ｘ５に供給される。
【００９０】
また、信号源Ｖ５からハイレベルの信号が出力されると、制御回路３１は、負側の出力が、接地電位となる。バイポーラトランジスタＱ１５は、制御回路３１の負側の出力（バイポーラトランジスタＱ１３のコレクタと抵抗Ｒ２０との間）に、ベースが接続されているため、ベースの電圧がハイレベルの電位となる。このため、バイポーラトランジスタＱ１５は、オフの状態となる。バイポーラトランジスタＱ１７は、バイポーラトランジスタＱ１５のコレクタと抵抗Ｒ２４との間に、ベースが接続されているため、ベースの電圧がエミッタの電圧に対してローレベルの電位となる。このため、バイポーラトランジスタＱ１７は、オンの状態となる。従って、動作電圧−Ｖｄｄとして、負の電圧が、ＮＡＮＤゲートＸ４、Ｘ５に供給される。
【００９１】
このように、電源回路３２は、制御回路３１がミュート制御信号を出力した場合に、ＮＡＮＤゲートＸ４、Ｘ５に動作電圧±Ｖｄｄを供給せず、ＮＡＮＤゲートＸ４、Ｘ５の動作電圧は、接地電位に固定される。
【００９２】
図３は、スピーカー端子Ｖｓｐ（図１参照）における電圧、及び、電流を示すグラフである。横軸は時間、縦軸は、電圧及び電流を示している。図示するように、電源投入（０．０００μｓ）直後から、スイッチングアンプ１がミュート状態となっている。
【００９３】
図４は、ミュート信号、動作電圧＋Ｖｄｄ、−Ｖｄｄを示すグラフである。横軸は時間、縦軸は電圧を示している。図示するように、信号源Ｖ５からハイレベルの信号が出力されている間、動作電圧＋Ｖｄｄ、−Ｖｄｄが、ＮＡＮＤゲートＸ４、Ｘ５に供給されている。
【００９４】
以上説明したように、本実施形態では、電源回路３２は、制御回路３１がミュート制御信号を出力した場合に、ＮＡＮＤゲートＸ４、Ｘ５に動作電圧±Ｖｄｄを供給せず、ＮＡＮＤゲートＸ４、Ｘ５の動作電圧は、接地電位に固定される。このため、電源投入時、ＮＡＮＤゲートＸ４、Ｘ５がＰＷＭ信号を出力するバイポーラトランジスタＱ１、Ｑ２のベースの初期値電圧を安定して接地電位とすることができるため、スイッチングアンプ１のミュート起動が遅れることが防止される。
【００９５】
また、本実施形態では、バイポーラトランジスタＱ１４は、ベースが、制御回路３１の正側の出力に接続され、コレクタが、抵抗Ｒ２３を介して、正電源＋ＶＢに接続され、エミッタが、接地電位に接続され、ベースの電圧がハイレベルの電位でオンの状態となる。また、バイポーラトランジスタＱ１６は、ベースが、抵抗Ｒ２３とバイポーラトランジスタＱ１４のコレクタとの間に接続され、コレクタが正電源＋ＶＢに接続され、エミッタがＮＡＮＤゲートＸ４、Ｘ５に接続され、ベースの電圧がハイレベルの電位でオンの状態となる。このため、制御回路３１の正側の出力から、ミュート制御信号として、電位がハイレベルの電圧が供給されると、バイポーラトランジスタＱ１４は、ベースの電圧がハイレベルの電位となり、オンの状態となる。バイポーラトランジスタＱ１６は、ベースが、抵抗Ｒ２３とバイポーラトランジスタＱ１６のコレクタとの間に接続されているため、ベースの電圧がローレベルの電位となり、オンの状態となる。このため、動作電圧＋Ｖｄｄは、ＮＡＮＤゲートＸ４、Ｘ５に供給されない。
【００９６】
また、バイポーラトランジスタＱ１５は、ベースが、制御回路３１の負側の出力に接続され、コレクタが、抵抗Ｒ２４を介して、負電源−ＶＢに接続され、エミッタが、接地電位に接続され、ベースの電圧がローレベルの電位でオンの状態となる。また、バイポーラトランジスタＱ１７は、ベースが、抵抗Ｒ２４とバイポーラトランジスタＱ１５のコレクタとの間に接続され、コレクタが負電源−ＶＢに接続され、エミッタがＮＡＮＤゲートＸ４、Ｘ５に接続され、ベースの電圧がローレベルの電位でオンの状態となる。このため、制御回路３１の負側の出力から、ミュート制御信号として、電位がローレベルの電圧が供給されると、バイポーラトランジスタＱ１５は、ベースの電圧がローレベルの電位となり、オンの状態となる。バイポーラトランジスタＱ１７は、ベースが、抵抗Ｒ２４とバイポーラトランジスタＱ１５のコレクタとの間に接続されているため、ベースの電圧がハイレベルの電位となり、オフの状態となる。このため、動作電圧−Ｖｄｄは、ＮＡＮＤゲートＸ４、Ｘ５に供給されない。
【００９７】
このように、本実施形態では、電源回路３２は、ミュート時の出力電圧を接地電位とすることで、電源投入、又は、切断直後の不安定な電源電圧変動の影響を受けることなく、安定してミュート動作が可能となる。
【００９８】
また、本実施形態では、バイポーラトランジスタＱ１２は、ベースが、信号源Ｖ５に接続され、コレクタが抵抗Ｒ１９を介して正電源＋ＶＢに接続され、エミッタが接地電位に接続され、ベースの電圧がハイレベルの電位でオンの状態となる。また、制御回路３１の正側の出力は、バイポーラタトランジスタＱ１２のコレクタと抵抗Ｒ１９との間である。このため、信号源Ｖ５が接地電位（ミュート指示）である場合には、バイポーラトランジスタＱ１２は、ベースの電圧がローレベルの電位となり、オフの状態となる。従って、制御回路３１は、ミュート制御信号として、正側の出力から電位がハイレベルの電圧を供給する。
【００９９】
また、バイポーラトランジスタＱ１０は、ベースが、接地電位に接続され、コレクタが抵抗Ｒ１６を介して負電源−ＶＢに接続され、エミッタが信号源Ｖ５に接続され、ベースの電圧がローレベルの電位でオンの状態となる。また、制御回路３１の負側の出力は、バイポーラタトランジスタＱ１０のコレクタと抵抗Ｒ１６との間である。このため、信号源Ｖ５が接地電位（ミュート指示）である場合には、バイポーラトランジスタＱ１０は、ベースの電圧がハイレベルの電位となり、オフの状態となる。従って、制御回路３１は、ミュート制御信号として、負側の出力から電位がローレベルの電圧を供給する。
【０１００】
このように、本実施形態では、制御回路３１は、ミュート制御信号を出力するバイポーラトランジスタＱ１０、Ｑ１２の動作オフ時電圧を接地電位とすることで、電源投入、又は、切断直後の不安定な電源電圧変動の影響を受けることなく、安定してミュート動作が可能となる。
【０１０１】
（第２実施形態）
図５は、ＮＡＮＤゲートＸ４、Ｘ５を除く、第２実施形態に係るミュート回路３の回路構成を示す図である。第２実施形態に係るミュート回路３は、第１実施形態に係るミュート回路３と制御回路３１の構成が異なる。以下では、制御回路３１の構成について説明する。
【０１０２】
（制御回路）
図５に示すように、制御回路３１は、バイポーラトランジスタＱ１８〜Ｑ２１、抵抗Ｒ２５〜Ｒ３１、コンデンサＣ７、Ｃ８、ダイオードＤ７を有する。バイポーラトランジスタＱ２０、Ｑ２１、抵抗Ｒ２８、Ｒ３０によって、サイリスタ３１１が構成されている。
【０１０３】
バイポーラトランジスタＱ１８（第７スイッチ素子、第７バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１８は、ベース（入力端子）が、抵抗Ｒ２５、コンデンサＣ７（第１コンデンサ）を介して、信号源Ｖ６に接続されている。また、バイポーラトランジスタＱ１８は、コレクタ（一方の端子）が、サイリスタ３１１の第１ゲートに接続されている。また、バイポーラトランジスタＱ１８は、エミッタ（他方の端子）が接地電位に接続されている。
【０１０４】
バイポーラトランジスタＱ１９（第８スイッチ素子、第８バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ１９は、ベース（入力端子）が、コンデンサＣ８（第２コンデンサ）を介して、接地電位に接続されている。また、バイポーラトランジスタＱ１９は、コレクタ（一方の端子）がサイリスタ３１１の第２ゲート（バイポーラトランジスタＱ２１のベース）に接続されている。また、バイポーラトランジスタＱ１９は、エミッタ（他方の端子）が、サイリスタ３１１のカソードに接続されている。また、バイポーラトランジスタＱ１９は、ベースとエミッタとの間に抵抗Ｒ２７（第８抵抗）が接続されている。ダイオードＤ７は、アノードがバイポーラトランジスタＱ１９のコレクタに、カソードがバイポーラトランジスタＱ１８のベースに接続されている。
【０１０５】
第２実施形態に係る制御回路３１において、正側の出力は、サイリスタ３１１のアノードであり、負側の出力は、サイリスタ３１１のカソードである。サイリスタ３１１は、第１ゲートの電圧が、バイポーラトランジスタＱ２０のエミッタの電圧よりローレベルの電位でオンの状態となる。サイリスタ３１１は、第１ゲートが、バイポーラトランジスタＱ１８のコレクタと、バイポーラトランジスタＱ２０のベースと、に接続されている。また、サイリスタ３１１は、第２ゲートが、バイポーラトランジスタＱ１９のコレクタと、バイポーラトランジスタＱ２１のベースと、に接続されている。また、サイリスタ３１１は、アノードが、抵抗Ｒ２９（第５抵抗）に接続されている。また、サイリスタ３１１は、カソードが抵抗Ｒ３１（第７抵抗）に接続されている。
【０１０６】
具体的には、サイリスタ３１１は、上記のように、バイポーラトランジスタＱ２０、Ｑ２１、抵抗Ｒ２８、Ｒ３０を有する。バイポーラトランジスタＱ２０（第９バイポーラトランジスタ）は、ｐｎｐ型、すなわち、ベースの電圧がエミッタの電圧に対してローレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ２０は、エミッタが、サイリスタ３１１のアノードである。また、バイポーラトランジスタＱ２０は、コレクタが、バイポーラトランジスタＱ２１のベースに接続されている。また、バイポーラトランジスタＱ２０は、ベースが、サイリスタ３１１の第１ゲートである。また、バイポーラトランジスタＱ２０は、ベースとエミッタとの間に抵抗Ｒ３０（第６抵抗）が接続されている。
【０１０７】
バイポーラトランジスタＱ２１（第１０バイポーラトランジスタ）は、ｎｐｎ型、すなわち、ベースの電圧がエミッタの電圧に対してハイレベルの電位でオンの状態となるバイポーラトランジスタである。バイポーラトランジスタＱ２１は、ベースが、サイリスタ３１１の第２ゲートである。また、バイポーラトランジスタＱ２１は、コレクタが、バイポーラトランジスタＱ２０のベースに接続されている。また、バイポーラトランジスタＱ２１は、エミッタが、サイリスタ３１１のカソードである。また、バイポーラトランジスタＱ２１は、ベースとエミッタとの間に抵抗Ｒ２８（第９抵抗）が接続されている。
【０１０８】
（ミュート解除時の制御回路の動作）
信号源Ｖ６は、ミュート解除信号として、正電圧信号を出力する。信号源Ｖ６からミュート解除信号が出力されると、バイポーラトランジスタＱ１８は、一時的に、ベースの電圧がエミッタの電圧に対してハイレベルの電位となり、接地電位に接続される。サイリスタ３１１は、第１ゲートが、ローレベルの電位となり、オンの状態となる。従って、制御回路３１の正側の出力と負側の出力との電位差は、バイポーラトランジスタＱ１４、Ｑ１５がオフする電圧となる。このため、動作電圧±Ｖｄｄは、ＮＡＮＤゲートＸ４、Ｘ５に供給される。
【０１０９】
具体的には、バイポーラトランジスタＱ２０は、ベースが、バイポーラトランジスタＱ１８のコレクタと抵抗Ｒ３０との間に接続されているため、ベースの電圧がエミッタの電圧に対してローレベルの電位となり、オンの状態となる。また、バイポーラトランジスタＱ２１は、バイポーラトランジスタＱ２０がオンの状態となることにより、ベースの電圧がエミッタの電圧に対してハイレベルの電位となり、オンの状態となる。従って、サイリスタ３１１は、オンの状態となる。
【０１１０】
（ミュート時の制御回路の動作）
サイリスタ３１１は、オンの状態となると、その状態を一定期間維持する。このため、サイリスタ３１１をオフの状態とする必要がある。信号源Ｖ６は、ミュート信号として、負電圧信号を出力する。信号源Ｖ６からミュート信号が出力されると、バイポーラトランジスタＱ１９は、サイリスタ３１１からダイオードＤ７を介して流れた電流が、コンデンサＣ８を介して流れる電流により、ベースの電圧がエミッタの電圧に対してハイレベルの電位となるため、オンの状態となる。サイリスタ３１１は、第２ゲートが、バイポーラトランジスタＱ１９のコレクタに接続されており、カソードがバイポーラトランジスタＱ１９のエミッタに接続されているため、第２ゲートの電圧がローレベルの電位となり、カットオフの状態となる。従って、制御回路３１は、正側の出力から、電位がハイレベルの電圧を供給し、負側の出力から、電位がローレベルの電圧を供給する。このため、動作電圧±Ｖｄｄは、ＮＡＮＤゲートＸ４、Ｘ５に供給されない。
【０１１１】
具体的には、バイポーラトランジスタＱ２１は、ベースが、バイポーラトランジスタＱ１９のコレクタに接続されており、エミッタが、バイポーラトランジスタＱ１９のエミッタに接続されているため、バイポーラトランジスタＱ１９がオンの状態となると、オフの状態となる。また、バイポーラトランジスタＱ２０は、バイポーラトランジスタＱ２１がオフの状態となることにより、ベースの電圧がハイレベルの電位となり、オフの状態となる。従って、サイリスタ３１１は、オフの状態となる。
【０１１２】
図６は、ミュート信号がコンデンサＣ７を介して与えられるバイポーラトランジスタＱ１８のベース電圧（ミュート信号）、動作電圧＋Ｖｄｄ、−Ｖｄｄを示すグラフである。横軸は時間、縦軸は電圧を示している。図示するように、信号源Ｖ６から正電圧のミュート解除信号が出力されると、ミュート動作を解除し、ＮＡＮＤゲートＸ４、Ｘ５には、動作電圧＋Ｖｄｄ、−Ｖｄｄが供給される。また、信号源Ｖ６から負電圧のミュート信号が出力されると、ミュート動作となり、ＮＡＮＤゲートＸ４、Ｘ５には、動作電圧＋Ｖｄｄ、−Ｖｄｄが供給されなくなる。
【０１１３】
以上説明したように、本実施形態では、バイポーラトランジスタＱ１８は、ベースが、コンデンサＣ７を介して、信号源Ｖ６に接続され、コレクタが、サイリスタ３１１の第１ゲートに接続され、エミッタが接地電位に接続され、ベースの電圧がハイレベルの電位でオンの状態となる。また、サイリスタ３１１は、第１ゲートが、バイポーラトランジスタＱ１８のコレクタとバイポーラトランジスタＱ２０のベースとの間に接続され、アノードが、抵抗Ｒ２９に接続され、カソードが、抵抗Ｒ３１に接続され、第１ゲートの電圧がローレベルの電位でオンの状態となる。また、制御回路３１の正側の出力は、サイリスタ３１１のアノードであり、制御回路３１の負側の出力は、サイリスタのカソードである。このため、信号源Ｖ６から、ミュート解除信号として、正電圧信号が出力されると、バイポーラトランジスタＱ１８は、ベースの電圧がハイレベルの電位となり、オンの状態となる。サイリスタ３１１は、第１ゲートが、バイポーラトランジスタＱ１８のコレクタとイポーラトランジスタＱ２０のベースとの間に接続されているため、第１ゲートの電圧がローレベルの電位となり、オンの状態となる。従って、制御回路３１の正側の出力と負側の出力との電位差が、バイポーラトランジスタＱ１４、Ｑ１５がともにオフする電圧となる。このため、動作電圧±Ｖｄｄは、ＮＡＮＤゲートＸ４、Ｘ５に供給される。
【０１１４】
サイリスタ３１１は、オンの状態となると、その状態を一定期間維持する。このため、本実施形態では、一時的なミュート信号でスイッチングアンプ１のミュートを制御することができる。ここで、信号源がマイクロコンピュータ等のデジタル回路である場合、パルス性ノイズを含んだデジタル回路からのミュート信号が、電源回路等の接地電位を通り、デジタル回路へ帰還することで、スイッチングアンプがスピーカーに用いられる場合、音質が劣化する問題があった。
【０１１５】
上記のように、本実施形態では、一時的なミュート信号しか必要としないため、通常動作時は、信号源Ｖ６からの信号のやり取りは起こらない。従って、音質劣化を抑制することが可能となる。また、ミュート信号自体は、片電源の方形波であればよいので、一般的なマイコン等でミュート信号を容易に実現可能であり、回路規模を小さくできる。
【０１１６】
また、本実施形態では、信号源Ｖ６から、ミュート信号として、負電圧信号が出力されると、バイポーラトランジスタＱ１９は、サイリスタ３１１からダイオードＤ７を介して流れた電流が、コンデンサＣ８を介して流れる電流により、ベースの電圧がエミッタの電圧に対してハイレベルの電位となるため、でオンの状態となる。サイリスタ３１１は、第２ゲートが、バイポーラトランジスタＱ１９のコレクタに接続されており、カソードがバイポーラトランジスタＱ１９のエミッタに接続されているため、第２ゲートの電圧がローレベルの電位となり、カットオフの状態となる。従って、制御回路３１は、正側の出力から電位がハイレベルの電圧を供給し、負側の出力から電位がローレベルの電圧を供給する。これにより、スイッチングアンプ１は、ミュート状態となる。
【０１１７】
また、本実施形態では、バイポーラトランジスタＱ２０は、ベースがサイリスタ３１１の第１ゲートであり、エミッタがサイリスタ３１１のアノードであり、コレクタがバイポーラトランジスタＱ２１のベースに接続され、ベースとエミッタとの間に抵抗Ｒ３０が接続されたｐｎｐ型のバイポーラトランジスタである。また、バイポーラトランジスタＱ２１は、ベースが、サイリスタ３１１の第２ゲートであり、コレクタが、バイポーラトランジスタＱ２０のベースに接続され、エミッタが、サイリスタのカソードであり、ベースとエミッタとの間に抵抗Ｒ２８が接続されたｎｐｎ型のバイポーラトランジスタである。このため、信号源Ｖ６から、正電圧のミュート解除信号が出力されると、バイポーラトランジスタＱ１８は、一時的に、ベースの電圧がエミッタの電圧に対してハイレベルの電位となり、接地電位に接続される。このため、サイリスタ３１１は、第１ゲートが、ローレベルの電位となり、オンの状態となる。従って、制御回路３１の正側の出力と負側の出力との電位差が、バイポーラトランジスタＱ１４、Ｑ１５がともにオフする電圧となる。
【０１１８】
また、信号源Ｖ６から、負電圧のミュート信号が出力され、バイポーラトランジスタＱ１９がオンの状態となると、サイリスタ３１１は、第２ゲートの電圧がローレベルの電位となり、カットオフの状態となる。従って、制御回路３１は、正側の出力から、電位がハイレベルの電圧を供給し、負側の出力から電位がローレベルの電圧を供給する。
【０１１９】
このように、本実施形態では、バイポーラトランジスタＱ２０、Ｑ２１によりサイリスタ３１１が構成されている。このため、制御回路３１に必要なコストを抑えることができる。
【０１２０】
以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、以下に例示するように、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。
【０１２１】
上述の実施形態においては、ＰＷＭ信号の論理を反転して出力する論理回路として、ＮＡＮＤゲートＸ４、Ｘ５を例示した。これに限らず、論理回路は、例えば、ＮＯＴゲート（インバータ）であってもよい。
【産業上の利用可能性】
【０１２２】
本発明は、音声信号等の入力信号を増幅するスイッチングアンプに用いられるミュート回路、及び、スイッチングアンプに好適に採用され得る。
【符号の説明】
【０１２３】
１  スイッチングアンプ
１０２  デッドタイム生成回路
３  ミュート回路
３１  制御回路
３１１  サイリスタ
３２  電源回路
１０４  レベルシフト回路
１０５  ドライバ回路
１０６  スイッチング回路
Ｑ１０  バイポーラトランジスタ（第６スイッチ素子、第６バイポーラトランジスタ）
Ｑ１２  バイポーラトランジスタ（第５スイッチ素子、第５バイポーラトランジスタ）
Ｑ１４  バイポーラトランジスタ（第１スイッチ素子、第１バイポーラトランジスタ）
Ｑ１５  バイポーラトランジスタ（第３スイッチ素子、第３バイポーラトランジスタ）
Ｑ１６  バイポーラトランジスタ（第２スイッチ素子、第２バイポーラトランジスタ）
Ｑ１７  バイポーラトランジスタ（第４スイッチ素子、第４バイポーラトランジスタ）
Ｑ１８  バイポーラトランジスタ（第７スイッチ素子、第７バイポーラトランジスタ）
Ｑ１９  バイポーラトランジスタ（第８スイッチ素子、第８バイポーラトランジスタ）
Ｑ２０  バイポーラトランジスタ（第９バイポーラトランジスタ）
Ｑ２１  バイポーラトランジスタ（第１０バイポーラトランジスタ）
Ｒ１６  抵抗（第４抵抗）
Ｒ１９  抵抗（第３抵抗）
Ｒ２３  抵抗（第１抵抗）
Ｒ２４  抵抗（第２抵抗）
Ｒ２７  抵抗（第８抵抗）
Ｒ２８  抵抗（第９抵抗）
Ｒ２９  抵抗（第５抵抗）
Ｒ３０  抵抗（第６抵抗）
Ｒ３１  抵抗（第７抵抗）
Ｃ７  コンデンサ（第１コンデンサ）
Ｃ８  コンデンサ（第２コンデンサ）
【図１】
2016086284.tif 000003
【図２】
2016086284.tif 000004
【図３】
2016086284.tif 000005
【図４】
2016086284.tif 000006
【図５】
2016086284.tif 000007
【図６】
2016086284.tif 000008
【図７】
2016086284.tif 000009
【図８】
2016086284.tif 000010