(57)【要約】【課題】データ信号にジッタ成分が付加された場合でも、並列データを生成するデータ出力部の遅延に対するシリアル変換処理の同期をとることができるデータ信号発生装置を提供する。【解決手段】データ信号発生装置１０は、並列データとこれに同期したデータ同期クロック信号ＣＫｐとを出力するデータ出力部１１と、並列データを受けて基準クロック信号ＣＫ１のレートのデータ信号を出力するマルチプレクサ１３と、データ同期クロック信号ＣＫｐと分周クロック信号Ａの位相を比較して検出信号を出力する位相比較器２１と、位相比較器２１の比較タイミングをランダムに指示する比較タイミング指示部２２と、検出信号の電圧の平均電圧を算出する平均化部２４と、平均電圧に応じた制御信号を生成する制御部２５と、制御信号に応じた量の遅延を基準クロック信号ＣＫ１に与える可変遅延器３０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロック信号の複数ｍ分の１の周波数のデータ要求信号を受けて、前記複数ｍビットの並列データと当該並列データに同期したデータ同期クロック信号とを出力するデータ出力部（１１）と、
前記基準クロック信号が前記複数ｍ分周された分周クロック信号に基づいて、前記データ出力部から出力された並列データを受けて、前記基準クロック信号のレートのシリアルのデータ信号を出力する前記複数ｍ対１のマルチプレクサ（１３）と、
前記データ同期クロック信号の位相と前記分周クロック信号の位相とを比較して位相差を検出し検出信号を出力する位相比較器（２１）を含み、前記データ出力部から出力された並列データと前記分周クロック信号とを同期させる同期装置（２０）と、
を有するデータ信号発生装置（１０）において、
前記同期装置は、
前記位相比較器の比較タイミングを時間的にランダムに指示する比較タイミング指示手段（２２）と、
前記比較タイミング指示手段の指示に基づいて前記位相比較器が検出した前記検出信号の電圧を予め定められた回数取得して前記検出信号の平均電圧を算出する平均電圧算出手段（２４）と、
前記平均電圧に応じた制御信号を生成する制御手段（２５）と、
前記基準クロック信号又は前記分周クロック信号に、前記制御信号に応じた量の遅延を与える可変遅延手段（３０）と、
を備えたことを特徴とするデータ信号発生装置。
【請求項２】
前記可変遅延手段は、直交変調器型であることを特徴とする請求項１に記載のデータ信号発生装置。
【請求項３】
前記可変遅延手段は、
前記基準クロック信号又は前記分周クロック信号を入力信号として受けて９０°位相差のある２信号を出力する移相器（３１）と、
前記移相器の一方の出力信号に第１の直流電圧を乗算する第１のミキサ（３２）と、
前記移相器の他方の出力信号に第２の直流電圧を乗算する第２のミキサ（３３）と、
前記第１のミキサの出力信号と前記第２のミキサの出力信号とを合成して、前記第１の直流電圧と前記第２の直流電圧との比に応じた時間分、前記入力信号を遅延させた信号を出力する合成手段（３４）と、
を備えたことを特徴とする請求項２に記載のデータ信号発生装置。
【請求項４】
請求項１に記載のデータ信号発生装置（１０）を用いたデータ信号発生方法であって、
前記比較タイミング指示手段が、前記位相比較器の比較タイミングを時間的にランダムに指示するステップ（Ｓ１３）と、
前記平均電圧算出手段が、前記比較タイミング指示手段の指示に基づいて前記位相比較器が検出した前記検出信号の電圧を予め定められた回数取得して前記検出信号の平均電圧を算出するステップ（Ｓ１８）と、
前記制御手段が、前記平均電圧に応じた制御信号を生成するステップ（Ｓ１９）と、
前記可変遅延手段が、前記基準クロック信号又は前記分周クロック信号に、前記制御信号に応じた量の遅延を与えるステップ（Ｓ２１）と、
を含むことを特徴とするデータ信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプレクサを用いて並列データを高速のシリアルデータに変換出力するデータ信号発生装置及びデータ信号発生方法に関する。
【背景技術】
【０００２】
パルスパターン発生器や、通信用デバイスのデータ信号発生部では、マルチプレクサを用いて入力データ信号を多重し、所望のビットレート信号を生成する構成が一般的に知られている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載の従来のデータ信号発生装置を図９に示す。データ信号発生装置１は、データ出力部２からマルチプレクサ３に入力される並列データの更新タイミングがマルチプレクサ３のシリアル変換動作に正しく同期した状態にするための同期装置４を備えている。
【０００４】
同期装置４は、基準クロック信号ＣＫ１を分周して分周クロック信号ＣＫ２を出力する分周器５、マルチプレクサ３のシリアル変換動作のタイミングを決定している信号Ａと、データ出力部２からのデータ同期クロック信号ＣＫｐとの位相を比較する位相比較器６、位相比較器６の出力電圧に基づいて位相制御を行う制御部７、制御部７の制御に基づき分周クロック信号ＣＫ２を遅延させる可変遅延器８により構成されている。
【０００５】
この構成により、データ信号発生装置１は、並列データを生成するデータ出力部２の遅延に対するシリアル変換処理の同期を、小さな実装容積で、かつ、自動的にとることができるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】ＷＯ２００７／１１６６９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、被試験装置の負荷試験の１つとしてジッタ耐力試験がある。このジッタ耐力試験は、ジッタ成分を付加したデータ信号を被試験装置に与えて動作が正常であるかを確認する試験である。この試験では、データ信号に付加するジッタ成分を変化させることにより、被試験装置がどのようなジッタに耐えられるかを評価することができる。
【０００８】
しかしながら、従来のものでは、ジッタ成分の影響により位相比較器の出力電圧が変動してばらつきが生じるので、特に、広範囲な周波数帯域を対象としてジッタ耐力試験を行おうとした場合には、位相制御が収束不可能になる場合があり、その改善が求められていた。
【０００９】
本発明は、前述の事情に鑑みてなされたものであり、データ信号にジッタ成分が付加された場合でも、並列データを生成するデータ出力部の遅延に対するシリアル変換処理の同期をとることができるデータ信号発生装置及びデータ信号発生方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１に係るデータ信号発生装置は、基準クロック信号の複数ｍ分の１の周波数のデータ要求信号を受けて、前記複数ｍビットの並列データと当該並列データに同期したデータ同期クロック信号とを出力するデータ出力部（１１）と、前記基準クロック信号が前記複数ｍ分周された分周クロック信号に基づいて、前記データ出力部から出力された並列データを受けて、前記基準クロック信号のレートのシリアルのデータ信号を出力する前記複数ｍ対１のマルチプレクサ（１３）と、前記データ同期クロック信号の位相と前記分周クロック信号の位相とを比較して位相差を検出し検出信号を出力する位相比較器（２１）を含み、前記データ出力部から出力された並列データと前記分周クロック信号とを同期させる同期装置（２０）と、を有するデータ信号発生装置（１０）において、前記同期装置は、前記位相比較器の比較タイミングを時間的にランダムに指示する比較タイミング指示手段（２２）と、前記比較タイミング指示手段の指示に基づいて前記位相比較器が検出した前記検出信号の電圧を予め定められた回数取得して前記検出信号の平均電圧を算出する平均電圧算出手段（２４）と、前記平均電圧に応じた制御信号を生成する制御手段（２５）と、前記基準クロック信号又は前記分周クロック信号に、前記制御信号に応じた量の遅延を与える可変遅延手段（３０）と、を備えた構成を有している。
【００１１】
この構成により、本発明の請求項１に係るデータ信号発生装置は、位相比較器が、データ同期クロック信号の位相と分周クロック信号の位相とを時間的にランダムに比較して検出信号を出力し、制御部が、予め定められた回数取得した検出信号の平均電圧に応じた制御信号を生成して可変遅延手段の遅延量を設定する。よって、本発明の請求項１に係るデータ信号発生装置は、データ信号にジッタ成分が付加された場合でも、一定の周期で位相を比較していた従来のものとは異なり、検出信号の電圧がジッタに応じてばらつくことがなくなり、位相制御を収束させることができる。
【００１２】
したがって、本発明の請求項１に係るデータ信号発生装置は、データ信号にジッタ成分が付加された場合でも、並列データを生成するデータ出力部の遅延に対するシリアル変換処理の同期をとることができる。
【００１３】
本発明の請求項２に係るデータ信号発生装置は、前記可変遅延手段が直交変調器型であることが好ましい。
【００１４】
本発明の請求項３に係るデータ信号発生装置は、前記可変遅延手段は、前記基準クロック信号又は前記分周クロック信号を入力信号として受けて９０°位相差のある２信号を出力する移相器（３１）と、前記移相器の一方の出力信号に第１の直流電圧を乗算する第１のミキサ（３２）と、前記移相器の他方の出力信号に第２の直流電圧を乗算する第２のミキサ（３３）と、前記第１のミキサの出力信号と前記第２のミキサの出力信号とを合成して、前記第１の直流電圧と前記第２の直流電圧との比に応じた時間分、前記入力信号を遅延させた信号を出力する合成手段（３４）と、を備えた構成を有することが好ましい。
【００１５】
本発明の請求項４に係るデータ信号発生方法は、請求項１に記載のデータ信号発生装置（１０）を用いたデータ信号発生方法であって、前記比較タイミング指示手段が、前記位相比較器の比較タイミングを時間的にランダムに指示するステップ（Ｓ１３）と、前記平均電圧算出手段が、前記比較タイミング指示手段の指示に基づいて前記位相比較器が検出した前記検出信号の電圧を予め定められた回数取得して前記検出信号の平均電圧を算出するステップ（Ｓ１８）と、前記制御手段が、前記平均電圧に応じた制御信号を生成するステップ（Ｓ１９）と、前記可変遅延手段が、前記基準クロック信号又は前記分周クロック信号に、前記制御信号に応じた量の遅延を与えるステップ（Ｓ２１）と、を含む構成を有している。
【００１６】
この構成により、本発明の請求項４に係るデータ信号発生方法は、データ同期クロック信号の位相と分周クロック信号の位相とを時間的にランダムに比較して検出信号を出力し、予め定められた回数取得した検出信号の平均電圧に応じた制御信号を生成して遅延量が設定される。よって、本発明の請求項４に係るデータ信号発生方法は、データ信号にジッタ成分が付加された場合でも、一定の周期で位相を比較していた従来のものとは異なり、検出信号の電圧がジッタに応じてばらつくことがなくなり、位相制御を収束させることができる。
【００１７】
したがって、本発明の請求項４に係るデータ信号発生方法は、データ信号にジッタ成分が付加された場合でも、並列データを生成するデータ出力部の遅延に対するシリアル変換処理の同期をとることができる。
【発明の効果】
【００１８】
本発明は、データ信号にジッタ成分が付加された場合でも、並列データを生成するデータ出力部の遅延に対するシリアル変換処理の同期をとることができるという効果を有するデータ信号発生装置及びデータ信号発生方法を提供することができるものである。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るデータ信号発生装置の第１実施形態におけるブロック構成図である。
【図２】本発明に係るデータ信号発生装置の第１実施形態におけるマルチプレクサのブロック構成図である。
【図３】本発明に係るデータ信号発生装置の第１実施形態において、データ信号のアイパターンを模式的に示す図である。
【図４】本発明に係るデータ信号発生装置の第１実施形態における可変遅延器のブロック構成図である。
【図５】本発明に係るデータ信号発生装置の第１実施形態における制御部の動作を説明するための図である。
【図６】本発明に係るデータ信号発生装置の第１実施形態における動作を示すフローチャートである。
【図７】本発明に係るデータ信号発生装置の第２実施形態におけるブロック構成図である。
【図８】本発明に係るデータ信号発生装置の第３、第４実施形態におけるブロック構成図である。
【図９】従来のデータ信号発生装置のブロック構成図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図面を用いて説明する。
【００２１】
（第１実施形態）
まず、本発明に係るデータ信号発生装置の第１実施形態における構成について図１〜図５を用いて説明する。
【００２２】
図１に示すように、本実施形態におけるデータ信号発生装置１０は、データ出力部１１と、マルチプレクサ１３と、同期装置２０と、を備えている。このデータ信号発生装置１０は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ等を備え、ＲＯＭに予め記憶されたプログラムに従って動作するようになっている。
【００２３】
データ出力部１１は、予め所定パターンの一連のデータ列を記憶している内部のメモリ（図示せず）もしくはこのデータ列を生成する演算回路（図示せず）を有しており、同期装置２０からのデータ要求信号Ａ'を受ける毎にそのデータをｍビットずつ並列出力するようになっている。
【００２４】
マルチプレクサ１３は、図２に示すように、データ選択用のスイッチ部１３ａと、スイッチ部１３ａを切換制御するコントローラ１３ｂと、並列入力されるデータをラッチしてスイッチ部１３ａに与えるラッチ回路１３ｃと、を有している。この構成により、マルチプレクサ１３は、データ出力部１１から出力されたｍビットの並列データをラッチして、高速の基準クロック信号ＣＫ１に同期して所定順に１ビットずつ選択しシリアルデータＤｓとして出力することができる。
【００２５】
なお、コントローラ１３ｂからは、基準クロック信号ＣＫ１をｍ分周して得られ、スイッチ部１３ａによるデータ選択が１巡する毎に（ｍ個のデータを出力する毎に）次の並列データを要求するためのデータ要求信号である分周クロック信号Ａが同期装置２０に出力される。また、コントローラ１３ｂは分周クロック信号Ａを出力した直後にラッチ回路１３ｃにラッチ信号Ｂを与えるようになっている。すなわち、分周クロック信号Ａは、マルチプレクサ１３のシリアル変換処理の動作タイミングも決定している。
【００２６】
同期装置２０は、位相比較器２１、比較タイミング指示部２２、メモリ２３、平均化部２４、制御部２５、分周器２６、可変遅延器３０を備えている。
【００２７】
位相比較器２１は、マルチプレクサ１３から出力された分周クロック信号Ａと、データ出力部１１から並列データの更新タイミングに同期して出力されるデータ同期クロック信号ＣＫｐとを入力し、それらの位相差を検出して検出信号の電圧Ｖｄを検出するようになっている。
【００２８】
なお、データ同期クロック信号ＣＫｐは、並列データの更新タイミングに同期して出力されるので、並列データの位相と一致しているので、位相比較器２１は、マルチプレクサ１３の基準クロック信号ＣＫ１とシリアルデータＤｓとの位相関係を比較するものであるとも言える。
【００２９】
ここで、位相比較器２１は、データ出力部１１が出力するデータ信号にジッタ成分が付加されていない場合には、例えば、２つの入力信号の位相差φが−π〜πまで変化する際に、検出信号の電圧Ｖｄが単調増加するような特性を有しているものとする。
【００３０】
比較タイミング指示部２２は、位相比較器２１が分周クロック信号Ａとデータ同期クロック信号ＣＫｐとを比較するタイミングを時間的にランダムに指示するようになっている。その結果、位相比較器２１が分周クロック信号Ａとデータ同期クロック信号ＣＫｐとを比較する時間間隔はランダムになり、一定の固定時間間隔で比較していた従来技術とは異なる。なお、比較タイミング指示部２２は、比較タイミング指示手段の一例である。
【００３１】
メモリ２３は、位相比較器２１が検出した検出信号の電圧Ｖｄを順次記憶するようになっている。
【００３２】
平均化部２４は、メモリ２３から所定数の検出信号の電圧Ｖｄを読み出し、検出信号の平均電圧Ｖａを算出するようになっている。例えば、平均化部２４は、２５６個の比較結果の検出信号の電圧Ｖｄをメモリ２３から読み出し、それらの平均電圧Ｖａを算出するものである。この平均化部２４は、平均電圧算出手段の一例である。
【００３３】
ここで、本実施形態におけるデータ信号発生装置１０の特徴について図３を用いて説明する。図３は、データ信号のアイパターンを模式的に示す図である。
【００３４】
図３において、アイパターンのクロス点が現れる周期がＴで示されている。従来、ジッタ成分が付加されていないデータ信号とクロック信号とを同期させる際には、周期Ｔの中央付近に定められた範囲Ｗ内にクロック信号の立ち上がりタイミングが位置するよう調整される。周期Ｔの中央付近の範囲Ｗでは比較的大きな位相余裕が得られるからであり、出力電圧も比較的大きい。
【００３５】
しかしながら、データ信号にジッタ成分が付加されると、データ信号とクロック信号との位相がずれてしまい、特に広範囲な周波数のデータを発生するパルスパターン発生器等では、両者を同期させるのが困難となる。
【００３６】
そこで、本実施形態におけるデータ信号発生装置１０では、データ信号とクロック信号との位相差を示す検出信号の電圧Ｖｄを例えば２５６回測定し、それらの平均電圧Ｖａを算出することにより、範囲Ｗ内にクロック信号の立ち上がりタイミングが位置するよう調整できる構成としている。
【００３７】
ただし、この構成のみでは検出信号の電圧Ｖｄを取得する時間間隔がジッタの周期と一致する場合もあるので、本実施形態におけるデータ信号発生装置１０は、比較タイミング指示部２２を備え、位相比較器２１が分周クロック信号Ａとデータ同期クロック信号ＣＫｐ（位相はデータ信号相当）とを比較する時間間隔がランダムになるよう構成されている。
【００３８】
この構成により、本実施形態におけるデータ信号発生装置１０は、一定の時間間隔（周期）で位相を比較していた従来のものとは異なり、検出信号の電圧がジッタに応じてばらつくことがなくなり、位相制御を収束させることができる。
【００３９】
なお、検出信号の電圧Ｖｄの測定回数は、多ければ多いほど同期がとりやすくなるが、例えば、測定時間やジッタ成分の影響具合に応じて任意に設定するのが好ましい。
【００４０】
制御部２５は、平均化部２４が算出した平均電圧Ｖａを受け、その平均電圧Ｖａが示す位相差が予め定められた目標範囲内、すなわち、分周クロック信号Ａとデータ同期クロック信号ＣＫｐとの位相差が予め定められた目標範囲内（例えばほぼゼロ）となるように可変遅延器３０の遅延量を制御するようになっている。
【００４１】
分周器２６は、基準クロック信号ＣＫ１をｍ分周し、その分周で得られた分周クロック信号ＣＫ２を可変遅延器３０に出力するようになっている。
【００４２】
可変遅延器３０は、データ出力部１１に入力されるデータ要求信号Ａ'に所望の遅延を与えるためのものであり、この実施形態では、基準クロック信号ＣＫ１をｍ分周して得られた分周クロック信号ＣＫ２に遅延を与えてデータ要求信号Ａ'としてデータ出力部１１に与えている。なお、可変遅延器３０は、可変遅延手段の一例である。
【００４３】
可変遅延器３０としては、広帯域な遅延処理を小規模な回路構成で実現できる直交変調器型のものが採用されている。すなわち、図４に示すように、入力される分周クロック信号ＣＫ２が移相器３１により９０度位相の異なる２相の信号に分けられてミキサ３２、３３にそれぞれ入力される。また、ミキサ３２、３３のローカル信号入力部には、所望遅延時間に対応した直流の制御信号Ｄｉ、Ｄｑが供給され、ミキサ３２、３３の出力は加算器３４で加算合成される。なお、加算器３４は、合成手段の一例である。
【００４４】
制御部２５は、位相比較器２１に入力される２信号の位相が許容範囲内で一致するよう制御信号Ｄｉ、Ｄｑを可変遅延器３０に与えるようになっている。図５を用いて具体的に説明する。
【００４５】
図５には、位相差φの目標範囲として、αを中心値とするα±βの目標範囲が示されている。制御部２５は、平均化部２４が算出した平均電圧Ｖａが示す位相差φが目標範囲より高い側にある場合には位相差φを減少させ、目標範囲より低い側にある場合には位相差φを増加させるよう制御信号Ｄｉ、Ｄｑを可変させて、平均化部２４の平均電圧Ｖａが示す位相差φが目標範囲に入るよう追い込む。
【００４６】
なお、基準クロック信号ＣＫ１の周波数が変更された場合であっても、データ信号発生装置１０は、平均電圧Ｖａに基づいて前述のように同期制御するので、広範囲なデータレートにも対応できる。
【００４７】
次に、本実施形態におけるデータ信号発生装置１０の動作について図６に示すフローチャートを用いて説明する。
【００４８】
位相比較器２１は、分周クロック信号Ａとデータ同期クロック信号ＣＫｐとの比較回数を示す変数ｉを初期化してｉ＝０とする（ステップＳ１１）。
【００４９】
位相比較器２１は、マルチプレクサ１３から出力された分周クロック信号Ａと、データ出力部１１から並列データの更新タイミングに同期して出力されるデータ同期クロック信号ＣＫｐとを入力する（ステップＳ１２）。
【００５０】
比較タイミング指示部２２は、分周クロック信号Ａとデータ同期クロック信号ＣＫｐとを比較する指示信号を位相比較器２１に出力する（ステップＳ１３）。なお、比較タイミング指示部２２は、このステップＳ１３の処理毎に、指示信号の出力時間間隔が時間的にランダム、すなわち、位相比較器２１による分周クロック信号Ａとデータ同期クロック信号ＣＫｐとの比較の時間間隔が時間的にランダムになるよう指示信号を位相比較器２１に出力する。
【００５１】
位相比較器２１は、比較タイミング指示部２２の指示に基づいて、分周クロック信号Ａとデータ同期クロック信号ＣＫｐとを比較する（ステップＳ１４）。
【００５２】
位相比較器２１は、２つの入力信号の位相差を検出して検出信号の電圧Ｖｄをメモリ２３に記憶し（ステップＳ１５）、変数ｉをインクリメントする（ステップＳ１６）。
【００５３】
平均化部２４は、変数ｉ＝ｎであるか否かを判断する（ステップＳ１７）。ここで、ｎは、予め定められた位相比較器２１の比較回数で、例えばｎ＝２５６である。
【００５４】
ステップＳ１７において、平均化部２４は、変数ｉ＝ｎと判断しなかった場合には、ステップＳ１２に処理を戻す。
【００５５】
一方、ステップＳ１７において、平均化部２４は、変数ｉ＝ｎと判断した場合には、メモリ２３に記憶されたｎ個の検出信号の電圧Ｖｄの電圧を読み出し、それらの平均電圧Ｖａを算出し（ステップＳ１８）、制御部２５に出力する。
【００５６】
制御部２５は、平均化部２４が算出した平均電圧Ｖａが示す位相差φが目標範囲外か否かを判断する（ステップＳ１９）。
【００５７】
ステップＳ１９において、平均電圧Ｖａが示す位相差φが目標範囲外と判断しなかった場合、すなわち、位相差φが目標範囲内にある場合には処理を終了する。
【００５８】
一方、ステップＳ１９において、平均電圧Ｖａが示す位相差φが目標範囲外と判断した場合には、制御部２５は、平均電圧Ｖａが示す位相差φが目標範囲内となるよう、所望遅延時間に対応した直流の制御信号Ｄｉ、Ｄｑを生成する（ステップＳ２０）。
【００５９】
可変遅延器３０は、分周器２６が基準クロック信号ＣＫ１をｍ分周して得た分周クロック信号ＣＫ２を入力する（ステップＳ２１）。
【００６０】
制御部２５は、生成した制御信号Ｄｉ、Ｄｑを可変遅延器３０に供給して可変遅延器３０の遅延量を制御する（ステップＳ２２）。
【００６１】
可変遅延器３０は、制御部２５からの制御信号Ｄｉ、Ｄｑに基づいて、分周クロック信号ＣＫ２に遅延を与えてデータ要求信号Ａ'としてデータ出力部１１に出力し（ステップＳ２３）、ステップＳ１１に処理を戻す。
【００６２】
以上のように、本実施形態におけるデータ信号発生装置１０は、位相比較器２１が、分周クロック信号Ａとデータ同期クロック信号ＣＫｐの位相とを時間的にランダムに比較して検出信号を出力し、制御部２５が、予め定められた回数取得した検出信号の平均電圧Ｖａに応じた制御信号を生成して可変遅延器３０の遅延量を設定する構成を有する。
【００６３】
この構成により、本実施形態におけるデータ信号発生装置１０は、一定の時間間隔（周期）で位相を比較していた従来のものとは異なり、検出信号の電圧がジッタに応じてばらつくことがなくなり、位相制御を収束させることができる。
【００６４】
したがって、本実施形態におけるデータ信号発生装置１０は、データ信号にジッタ成分が付加された場合でも、並列データを生成するデータ出力部１１の遅延に対するシリアル変換処理の同期をとることができる。
【００６５】
（第２実施形態）
本実施形態におけるデータ信号発生装置４０を図７に示す。データ信号発生装置４０は、同期装置５０を備えた点が第１実施形態（図１参照）と異なる。
【００６６】
前述の第１実施形態では、基準クロック信号ＣＫ１を分周器２６で分周して得られた分周クロック信号ＣＫ２を可変遅延器３０に与えていたが、この分周器２６は、マルチプレクサ１３のコントローラ１３ｂ（図２参照）を兼用することができ、その場合には、図７に示すようにマルチプレクサ１３内のコントローラ１３ｂから出力された分周クロック信号Ａを位相比較器２１及び可変遅延器３０に与えるようにすればよい。このように同期装置５０を構成すれば、簡素な構成のデータ信号発生装置４０が実現できる。
【００６７】
（第３実施形態）
本実施形態におけるデータ信号発生装置６０を図８に示す。データ信号発生装置６０は、同期装置７０を備えた点が第１実施形態（図１参照）と異なる。
【００６８】
前述の第１実施形態では、可変遅延器３０に対して基準クロック信号ＣＫ１の１／ｍの周波数の信号を入力していたが、図８に示す同期装置７０のように、２つの分周器７１、７２を可変遅延器３０の前後に設けてもよい。この場合、ｍ＝Ｍａ・Ｍｂで表されるものとし、一方の分周器７１の分周比をＭａ、他方の分周器７２の分周比をＭｂとする。
【００６９】
可変遅延器３０の後段に分周比Ｍｂの分周器７２を入れることにより、データ要求信号Ａ'の位相を２π遅延させるためには、可変遅延器３０に（２π・Ｍｂ）の遅延量を設定する必要がある。したがって、可変遅延器３０による遅延時間の分解能がＭｂ倍に向上する。
【００７０】
（第４実施形態）
さらに、図８に示したデータ信号発生装置６０において、分周器７１を省略して基準クロック信号ＣＫ１を可変遅延器３０に直接入力し、分周器７２の分周比をｍとしてもよい。なお、可変遅延器３０による遅延時間は、遅延対象のクロック信号の周期に比例する。
【００７１】
したがって、図８に示した構成において、分周器７１を省略し、分周器７２の分周比をｍとすることによって、可変遅延器３０の遅延対象が分周される前の基準クロック信号ＣＫ１となるため、前述の第１実施形態と比較して、可変遅延器３０による遅延時間の分解能がｍ倍に向上する。
【産業上の利用可能性】
【００７２】
以上のように、本発明に係るデータ信号発生装置及びデータ信号発生方法は、データ信号にジッタ成分が付加された場合でも、並列データを生成するデータ出力部の遅延に対するシリアル変換処理の同期をとることができるという効果を有し、マルチプレクサを用いて並列データを高速のシリアルデータに変換出力するデータ信号発生装置及びデータ信号発生方法として有用である。
【符号の説明】
【００７３】
１０、４０、６０  データ信号発生装置
１１  データ出力部
１３  マルチプレクサ
２０、５０、７０  同期装置
２１  位相比較器
２２  比較タイミング指示部（比較タイミング指示手段）
２４  平均化部（平均電圧算出手段）
２５  制御部（制御手段）
３０  可変遅延器（可変遅延手段）
３１  移相器
３２  第１のミキサ
３３  第２のミキサ
３４  加算器（合成手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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