(57)【要約】【課題】一次巻線と二次巻線間の電位差が変化した際に流れる電流が電源に流れることを防止し、他の回路への影響を抑制できるパルストランス駆動回路。【解決手段】ソースとドレインとゲートとを有しソースが電源の一端に接続されゲートに入力されるパルス信号によりオン／オフするスイッチング素子Ｑ１、ドレインとソースとゲートとを有しドレインがスイッチング素子Ｑ１のドレインに接続されゲートに入力されるパルス信号によりスイッチング素子Ｑ１と交互にオン／オフするスイッチング素子Ｑ２、一端がスイッチング素子Ｑ１のドレインとスイッチング素子Ｑ２のドレインに接続され他端がグランドに接続されるコンデンサＣ１、一端がスイッチング素子Ｑ２のソースに接続され他端がグランドに接続されるダイオードＤ１、一次巻線Ｐと二次巻線Ｓとを有し一次巻線の一端がダイオードの一端に接続され一次巻線の他端がグランドに接続されるトランスＴとを備える。【選択図】図１
2016096593.tif 000002
【特許請求の範囲】
【請求項１】
第1主電極と第２主電極と第1制御電極とを有し、前記第1主電極が電源の一端に接続され前記第1制御電極に入力されるパルス信号によりオン／オフする第１スイッチング素子と、
第３主電極と第４主電極と第２制御電極とを有し、前記第３主電極が前記第１スイッチング素子の前記第２主電極に接続され、前記第２制御電極に入力されるパルス信号により前記第１スイッチング素子と交互にオン／オフする第２スイッチング素子と、
一端が前記第１スイッチング素子の前記第２主電極と前記第２スイッチング素子の前記第３主電極に接続され、他端が第１の固定電位に接続される容量素子と、
一端が前記第２スイッチング素子の前記第４主電極に接続され、他端が第２の固定電位に接続される整流素子と、
一次巻線と二次巻線とを有し、前記一次巻線の一端が整流素子の一端に接続され、前記一次巻線の他端が前記第２の固定電位に接続されるトランスと、
を備えることを特徴とするパルストランス駆動回路。
【請求項２】
前記整流素子の両端に接続され、前記第２スイッチング素子がオフしたときにオンし、前記第２スイッチング素子がオンしたときにオフする第３スイッチング素子を備えることを特徴とする請求項１記載のパルストランス駆動回路。
【請求項３】
前記第１の固定電位は、前記第２の固定電位よりも高いまたは前記第２の固定電位と等しい電位であることを特徴とする請求項１又は請求項２記載のパルストランス駆動回路。
【請求項４】
前記第１の固定電位及び第２の固定電位は、グランドであることを特徴とする請求項１乃至請求項３のいずれか１項記載のパルストランス駆動回路。
【請求項５】
前記第１スイッチング素子及び前記第２スイッチング素子は、Ｐ型のＭＯＳＦＥＴからなり、入力端子に前記パルス信号が入力され、前記第２スイッチング素子の前記第２制御電極に出力端子が接続されるインバータを備えることを特徴とする請求項１乃至請求項４のいずれか１項記載のパルストランス駆動回路。
【請求項６】
前記第１スイッチング素子及び前記第２スイッチング素子は、Ｎ型のＭＯＳＦＥＴからなり、入力端子に前記パルス信号が入力され、前記第２スイッチング素子の前記第２制御電極に出力端子が接続されるインバータと、
前記パルス信号のレベルをシフトするレベルシフト回路と、
前記レベルシフト回路でシフトされた前記パルス信号を前記第１スイッチング素子の前記第１制御電極に印加するバッファ回路と、
前記電源の電圧を昇圧して昇圧された電圧を前記レベルシフト回路及び前記バッファ回路に供給する昇圧回路と、
を備えることを特徴とする請求項１乃至請求項４のいずれか１項記載のパルストランス駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルストランス駆動回路に関する。
【背景技術】
【０００２】
図６は、特許文献１に記載された従来のパルストランス駆動回路の回路構成を示す図である。図６に示すパルストランス駆動回路において、電源１２の一端にはＰ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ１１のソースが接続され、スイッチング素子Ｑ１１のドレインは、ダイオードＤ１０のカソードとコンデンサＣ１０の一端とトランスＴの一次巻線Ｐの一端とに接続されている。コンデンサＣ１０の他端はグランドに接続されている。
【０００３】
ダイオードＤ１０のアノードには、トランスＴの一次巻線Ｐの他端とＮ型ＭＯＳＦＥＴからなるスイッチング素子Ｑ１２のドレインとが接続され、スイッチング素子Ｑ１２のソースはグランドに接続されている。
【０００４】
スイッチング素子Ｑ１１のゲートとスイッチング素子Ｑ１２のゲートにはアンド回路１１の出力端が接続されている。パルス発生器１０は、パルス信号をアンド回路１１の一方の入力端子に出力する。トランスＴの二次巻線Ｓの両端には抵抗Ｒが接続されている。
【０００５】
以上の構成において、入力信号ＩＮをアンド回路１１に入力すると、パルス信号がスイッチング素子Ｑ１１及びスイッチング素子Ｑ１２のゲートに印加される。スイッチング素子Ｑ１１がオンし、スイッチング素子Ｑ１２がオフすると、電源１２からの電力によりコンデンサＣ１０が充電される。次に、スイッチング素子Ｑ１１がオフし、スイッチング素子Ｑ１２がオンすると、コンデンサＣ１０の電荷が一次巻線Ｐ、スイッチング素子Ｑ１２を介してグランドに放電する。
【０００６】
このとき、トランスの一次巻線Ｐに電流が流れ、電流変化に伴って発生した磁界が二次巻線Ｓに伝達され、抵抗Ｒからなる負荷に印加される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−２４９３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、一次巻線Ｐと二次巻線Ｓとの間の電位差が変化した際に、一次巻線Ｐと二次巻線Ｓ間の線間容量、即ちコンデンサＣｐｓに電流が流れる。スイッチング素子Ｑ１２がオフであるとき、一次巻線Ｐと二次巻線Ｓ間の電位差が変化した際に流れる電流ｉ１，ｉ２は、電源１２に流れ込み、電源１２の電位を変化させ、電源１２で駆動している他の回路の誤動作を引き起こす。また、コンデンサＣ１０に蓄えた電荷を引き抜き、正常に信号が伝達できない。
【０００９】
本発明の課題は、一次巻線と二次巻線間の電位差が変化した際に流れる電流が電源に流れることを防止し、他の回路への影響を抑制できるパルストランス駆動回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係るパルストランス駆動回路は、第1主電極と第２主電極と第1制御電極とを有し、前記第1主電極が電源の一端に接続され前記第1制御電極に入力されるパルス信号によりオン／オフする第１スイッチング素子と、第３主電極と第４主電極と第２制御電極とを有し、前記第３主電極が前記第１スイッチング素子の前記第２主電極に接続され、前記第２制御電極に入力されるパルス信号により前記第１スイッチング素子と交互にオン／オフする第２スイッチング素子と、一端が前記第１スイッチング素子の前記第２主電極と前記第２スイッチング素子の前記第３主電極に接続され、他端が第１の固定電位に接続される容量素子と、一端が前記第２スイッチング素子の前記第４主電極に接続され、他端が第２の固定電位に接続される整流素子と、一次巻線と二次巻線とを有し、前記一次巻線の一端が整流素子の一端に接続され、前記一次巻線の他端が前記第２の固定電位に接続されるトランスとを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、一次巻線の他端が第２の固定電位、例えばグランドに接続されるので、第２スイッチング素子がオフのときには、一次巻線と二次巻線間の電位差が変化した際に流れる電流は、グランドに安定して流れるので、電流が電源に流れることを防止し、他の回路への影響を抑制できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係るパルストランス駆動回路の回路構成を示す図である。
【図２】本発明の実施例１に係るパルストランス駆動回路の各部の動作を説明するタイミングチャートである。
【図３】本発明の実施例２に係るパルストランス駆動回路の回路構成を示す図である。
【図４】本発明の実施例３に係るパルストランス駆動回路の回路構成を示す図である。
【図５】本発明の実施例４に係るパルストランス駆動回路の回路構成を示す図である。
【図６】従来のパルストランス駆動回路の回路構成を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図６に示す従来のパルストランス駆動回路と同一構成には、従来技術で使用した符号と同じ符号を付しその説明は省略する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係るパルストランス駆動回路の回路構成を示す図である。図1において、スイッチング素子Ｑ１は、本発明の第１スイッチング素子に対応し、Ｐ型のＭＯＳＦＥＴからなり、ソース（第1主電極）とドレイン（第２主電極）とゲート（第1制御電極）とを有し、ソースが電源１２の一端に接続されアンド回路１１からゲートに入力されるパルス信号によりオン／オフする。
【００１５】
スイッチング素子Ｑ２は、本発明の第２スイッチング素子に対応し、Ｎ型のＭＯＳＦＥＴからなり、ドレイン（第３主電極）とソース（第４主電極）とゲート（第２制御電極）とを有し、ドレインがスイッチング素子Ｑ１のドレインに接続され、アンド回路１１からゲートに入力されるパルス信号によりスイッチング素子Ｑ１と交互にオン／オフする。
【００１６】
コンデンサＣ１は、本発明の容量素子に対応し、一端がスイッチング素子Ｑ１のドレインとスイッチング素子Ｑ２のドレインに接続され、他端がグランド（第１の固定電位）に接続されている。
【００１７】
ダイオードＤ１は、本発明の整流素子に対応し、カソードがスイッチング素子Ｑ２のソースに接続され、アノードがグランド（第２の固定電位）に接続されている。トランスＴは、一次巻線Ｐと二次巻線Ｓとを有し、一次巻線Ｐの一端がダイオードＤ１のカソードに接続され、一次巻線Ｐの他端がグランド（第２の固定電位）に接続されている。なお、図１のように第２の固定電位は第１の固定電位と同電位でも良いが、第１の固定電位よりも低い固定電位であってもよい。
【００１８】
電位差検出回路１３は、入力端子が入力抵抗Ｒの両端に接続され、出力端子が復調回路１４の入力端子に接続される。また、電位差検出回路１３及び復調回路１４は、それぞれ二次側グランドに接続される。
【００１９】
次にこのように構成される実施例１に係るパルストランス駆動回路の動作を図２に示すタイミングチャートを参照しながら詳細に説明する。図２において、ＩＮは、入力信号、Ｑ１ｇ，Ｑ２ｇは、スイッチング素子Ｑ１，Ｑ２のゲート信号、Ｐｉは一次巻線Ｐに流れる電流、Ｖｓは二次巻線電圧、ＯＵＴは復調回路１４からの出力信号を示す。
【００２０】
まず、入力信号ＩＮをアンド回路１１に入力すると、パルス信号であるゲート信号Ｑ１ｇ，Ｑ２ｇがスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートに印加される。パルス信号がローレベルのときには、スイッチング素子Ｑ１がオンし、スイッチング素子Ｑ２がオフするため、電源１２からの電力によりコンデンサＣ１が充電される。
【００２１】
一方、パルス信号がハイレベルになると、スイッチング素子Ｑ１がオフし、スイッチング素子Ｑ２がオンするため、コンデンサＣ１の電荷が一次巻線Ｐを介してグランドに放電される。即ち、一次巻線Ｐに電流Ｐｉが流れる。
【００２２】
このとき、二次巻線Ｓの抵抗Ｒに電位差（二次巻線電圧Ｖｓ）が生じ、電位差を電位差検出回路１３で検出する。電位差検出回路１３は、電位差に基づき一定のオン幅を有する内部パルス信号を出力する。復調回路１４は、内部パルス信号に基づき入力信号ＩＮと等価な出力信号ＯＵＴを生成し、直流的に絶縁された一次巻線側から二次巻線側に出力信号ＯＵＴを伝達する。
【００２３】
また、トランスＴの一次巻線Ｐの他端がグランドに接続されているので、スイッチング素子Ｑ２がオフのときには、一次巻線Ｐと二次巻線Ｓ間の電位差が変化した際に流れる電流ｉ３，ｉ４は、一次巻線Ｐの他端からグランドに安定して流れるので、電流ｉ３，ｉ４が電源１２に流れることはなくなり、他の回路に影響を与えなくなる。
【実施例２】
【００２４】
図３は、本発明の実施例２に係るパルストランス駆動回路の回路構成を示す図である。図３に示す実施例２に係るパルストランス駆動回路は、図１に示すパルストランス駆動回路の構成に対して、さらに、インバータ１５と、スイッチング素子Ｑ３とを備えることを特徴とする。
【００２５】
スイッチング素子Ｑ３は、本発明の第３スイッチング素子に対応し、Ｎ型のＭＯＳＦＥＴからなり、ダイオードＤ１の両端に接続され、スイッチング素子Ｑ２がオフしたときにオンし、スイッチング素子Ｑ２がオンしたときにオフする。
【００２６】
インバータ１５は、入力端子がアンド回路１１の出力端子に接続され、出力端子がスイッチング素子Ｑ３のゲートに接続される。
【００２７】
次に、このように構成される実施例２に係るパルストランス駆動回路の動作を詳細に説明する。
【００２８】
まず、入力信号ＩＮをアンド回路１１に入力すると、パルス信号がスイッチング素子Ｑ１及びスイッチング素子Ｑ２のゲートに印加される。パルス信号がローレベルのときには、スイッチング素子Ｑ１がオンし、スイッチング素子Ｑ２がオフするため、電源１２からの電力によりコンデンサＣ１が充電される。
【００２９】
一方、パルス信号がハイレベルになると、スイッチング素子Ｑ１がオフし、スイッチング素子Ｑ２がオンするため、コンデンサＣ１の電荷が一次巻線Ｐを介してグランドに放電される。即ち、一次巻線Ｐに電流Ｐｉが流れる。
【００３０】
このとき、二次巻線Ｓの抵抗に電位差（二次巻線電圧Ｖｓ）が生じ、電位差を電位差検出回路１３で検出する。検出された電圧を復調回路１４で復調して、直流的に絶縁された一次巻線側から二次巻線側に出力信号ＯＵＴを伝達する。また、インバータ１５は、ローレベルをスイッチング素子Ｑ３のゲートに出力するので、スイッチング素子Ｑ３はオフする。
【００３１】
また、トランスＴの一次巻線Ｐの他端がグランドに接続されているので、スイッチング素子Ｑ２がオフのときには、一次巻線Ｐと二次巻線Ｓ間の電位差が変化した際に流れる電流ｉ３，ｉ４は、一次巻線Ｐの他端からグランドに安定して流れるので、電流ｉ３，ｉ４が電源１２に流れることはなくなり、他の回路に影響を与えなくなる。
【００３２】
また、スイッチング素子Ｑ２がオフのときには、インバータ１５は、ハイレベルをスイッチング素子Ｑ３のゲートに出力するので、スイッチング素子Ｑ３がオンする。このため、一次巻線Ｐと二次巻線Ｓ間の電位差が変化した際に流れる電流ｉ３，ｉ４は、スイッチング素子Ｑ３を介してグランドに安定して流れるので、電流ｉ３，ｉ４が電源１２及び一次巻線Ｐに流れることがより確実に防止され、他の回路に影響を与えなくなる。
【実施例３】
【００３３】
図４は、本発明の実施例３に係るパルストランス駆動回路の回路構成を示す図である。図４に示す実施例３に係るパルストランス駆動回路は、図１に示すパルストランス駆動回路のＮ型のＭＯＳＦＥＴからなるスイッチング素子Ｑ２に代えて、Ｐ型のＭＯＳＦＥＴからなるスイッチング素子Ｑ４と、スイッチング素子Ｑ４及びアンド回路１１との間にインバータ１６を設けたことを特徴とする。
【００３４】
即ち、アンド回路１１からのパルス信号をインバータ１６で反転し、反転されたパルス信号をＰ型のＭＯＳＦＥＴからなるスイッチング素子Ｑ４のゲートに入力するので、Ｎ型のＭＯＳＦＥＴからなるスイッチング素子Ｑ２を用いたときと同様な動作となる。
【００３５】
従って、実施例３に係るパルストランス駆動回路においても、実施例１に係るパルストランス駆動回路の効果と同様な効果が得られる。
【実施例４】
【００３６】
図５は、本発明の実施例４に係るパルストランス駆動回路の回路構成を示す図である。図５に示す本発明の実施例４に係るパルストランス駆動回路において、スイッチング素子Ｑ５及びスイッチング素子Ｑ２は、Ｎ型のＭＯＳＦＥＴからなる。スイッチング素子Ｑ５のドレインは電源１２に接続され、ソースはスイッチング素子Ｑ２のドレインに接続される。
【００３７】
このパルストランス駆動回路は、インバータ１７、レベルシフト回路１８、バッファ回路１９、昇圧回路２０を備える。その他の構成は、図１に示すパルストランス駆動回路の回路構成と同じであるので、その説明は省略する。
【００３８】
インバータ１７は、入力端子にアンド回路１１からパルス信号を入力し、パルス信号を反転してスイッチング素子Ｑ２のゲートに出力する。レベルシフト回路１８は、アンド回路１１からのパルス信号のレベルをシフトする。
【００３９】
バッファ回路１９は、レベルシフト回路１８でシフトされたパルス信号をスイッチング素子Ｑ５のゲートに印加する。昇圧回路２０は、電源２の電圧を昇圧して昇圧された電圧をレベルシフト回路１８及びバッファ回路１９に供給する。
【００４０】
以上の構成によれば、アンド回路１１からのパルス信号がローレベルのときには、インバータ１７からハイレベルがスイッチング素子Ｑ２のゲートに出力されるので、スイッチング素子Ｑ２がオンする。また、レベルシフト回路１８でレベルシフトされたローレベルはバッファ回路１９を介してスイッチング素子Ｑ５のゲートに印加されるので、スイッチング素子Ｑ５はオフする。
【００４１】
一方、アンド回路１１からのパルス信号がハイレベルのときには、スイッチング素子Ｑ２がオフし、スイッチング素子Ｑ５はオンする。
【００４２】
なお、一次巻線側から二次巻線側への出力信号ＯＵＴの伝達動作は、実施例１のパルストランス駆動回路の動作と同様であるので、ここでは、その説明は、省略する。
【００４３】
このように実施例４のパルストランス駆動回路においても、実施例１に係るパルストランス駆動回路の効果と同様な効果が得られる。
【符号の説明】
【００４４】
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ１１，Ｑ１２  スイッチング素子
Ｔ  トランス
Ｃ１  コンデンサ
Ｄ１  ダイオード
Ｒ  抵抗
Ｃｐｓ  線間容量
Ｐ  一次巻線
Ｓ  二次巻線
１０  パルス発生器
１１  アンド回路
１２  電源
１３  電位差検出回路
１４  復調回路
１５，１６，１７  インバータ
１８  レベルシフト回路
１９  バッファ回路
２０  昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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