(57)【要約】      （修正有）【課題】本発明は、製造工程が簡単で、かつ製造コストが低い薄膜トランジスタの製造方法を提供することを目的とする。【解決手段】本発明の薄膜トランジスタの製造方法は、基板を準備し、基板にゲート電極及びゲート電極絶縁層が形成されるステップと、ゲート電極絶縁層に導電層が形成されるステップと、導電層に第一遮光層が形成され、正面及び背面から同時に露光を行うことで第一パターニング遮光層が形成されるステップと、エッチング工程によって導電チャネル層が形成されるステップと、導電チャネル層に、導体層及び第二遮光層が形成され、正面及び背面から同時に露光を行うことで、第二パターニング遮光層が形成されるステップと、エッチング工程によって半導体チャネル層が形成されるステップと、半導体チャネル層の対向する両側に、それぞれソース電極及びドレイン電極が形成されるステップと、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
薄膜トランジスタの製造方法において、
基板を準備し、前記基板にゲート電極及びゲート電極絶縁層が形成されるステップと、
前記ゲート電極絶縁層に導電層が形成されるステップと、
前記導電層に第一遮光層が形成され、フォトマスクを正面露光マスクとして利用し、前記ゲート電極を背面露光マスクとして利用し、正面及び背面から同時に露光を行うことで、第一パターニング遮光層が形成されるステップと、
エッチング工程によって、前記第一パターニング遮光層にカバーされていない前記導電層の一部分を除去して導電チャネル層が形成されるステップと、
前記導電チャネル層に半導体層が形成され、該半導体層上に第二遮光層が形成され、前記フォトマスクを正面露光マスクとして利用し、前記ゲート電極を背面露光マスクとして利用し、正面及び背面から同時に露光を行うことで、第二パターニング遮光層が形成されるステップと、
エッチング工程によって、前記第二パターニング遮光層にカバーされていない前記半導体層の一部分が除去されて、前記導電チャネル層をカバーしている半導体チャネル層が形成されるステップと、
前記半導体チャネル層の対向する両側には、それぞれソース電極及びドレイン電極が形成されるステップと、を備えることを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記導電層のエッチング時間は、半導体層のエッチング時間と異なり、前記導電チャネル層の面積は、前記半導体チャネル層の面積より小さいことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記第一パターニング遮光層、前記第二パターニング遮光層及び前記ゲート電極が前記基板における正投影に重なることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項４】
前記第一遮光層及び前記第二遮光層は、ポジ型レジストであることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項５】
前記導電層は、透明材料から製造されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項６】
前記導電チャネル層の材料は、酸化インジウムスズ、アンチモンスズ酸化物、銀ナノワイヤー、インジウム亜鉛酸化物、或いはカーボンナノチューブ等における何れか１つの透明導電材料を備えることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項７】
前記半導体チャネル層が形成された後、前記半導体チャネル層上にエッチング止め層が形成され、次いで前記エッチング止め層に前記ソース電極及び前記ドレイン電極が形成され、且つ前記ソース電極及び前記ドレイン電極が前記エッチング止め層の対向する両側をカバーすることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項８】
前記半導体チャネル層が形成された後、前記半導体チャネル層にエッチング止め層が形成され、前記エッチング止め層の対向する両側には、それぞれ前記半導体チャネル層と連通する通孔が形成され、前記エッチング止め層における前記通孔に対応する個所には、前記ソース電極及びドレイン電極が形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項９】
前記フォトマスクは、非透光区域及び透光区域を備え、前記第一パターニング遮光層における前記導電層と隣接している接触面の幅は、前記ゲート電極によって設定され、前記接触面の長さは、前記フォトマスクの非透光区域によって設定され、前記第二パターニング遮光層における前記半導体層と隣接している接触面の幅は、前記ゲート電極によって設定され、前記接触面の長さは、前記非透光区域によって設定されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記フォトマスクの非透光区域の長さは、前記ゲート電極の長さより短く、前記フォトマスクの非透光区域の幅は、前記ゲート電極の幅より広いことを特徴とする請求項９に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
現在薄膜トランジスタ(ＴＦＴ)は、スイッチアセンブリとして、表示、タッチ領域に幅広く使用されている。例えば、表示装置（例えば、テレビ、ノート型パソコン、ディスプレイ）中のアレイ基板は、薄膜トランジスタをスイッチアセンブリとして使用する。薄膜トランジスタは、基板上に位置しているゲート電極、該ゲート電極をカバーしているゲート電極絶縁層、該ゲート電極絶縁層上に位置する半導体チャネル層及びそれぞれ半導体チャネル層をカバーしているソース電極とドレイン電極を備える。
【０００３】
近年、電子商品の大型化、高解像度化に伴い、使用するアレイ基板の薄膜トランジスタの数量は増加しており、薄膜トランジスタの反応速度に対する要求も高くなっている。しかし、この種の薄膜トランジスタは、電子移動度が低く、反応速度も遅い。従って、これらの問題を解決するために、従来の薄膜トランジスタの構造は、薄膜トランジスタの半導体チャネル層とゲート電極絶縁層との間に導電チャネル層を設置して、薄膜トランジスタの電子移動度を増大して、薄膜トランジスタの反応速度を向上させる。だが、半導体チャネル層及び導電チャネル層は製造する過程において、異なるパターンを有するマスクを利用して露光、エッチング工程を行うので、製造工程が複雑であり、製造コストも高い。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以上の問題点に鑑みて、本発明は、製造工程が簡単で、かつ製造コストが低い薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために、本発明の薄膜トランジスタの製造方法において、基板を準備し、基板にゲート電極及びゲート電極絶縁層が形成されるステップと、ゲート電極絶縁層に導電層が形成されるステップと、導電層に第一遮光層が形成され、フォトマスクを正面露光マスクとして利用し、ゲート電極を背面露光マスクとして利用し、正面及び背面から同時に露光を行うことで、第一パターニング遮光層が形成されるステップと、エッチング工程によって、第一パターニング遮光層にカバーされていない導電層の一部分を除去して導電チャネル層が形成されるステップと、導電チャネル層に、半導体層及び半導体層上に設置された第二遮光層が形成され、フォトマスクを正面露光マスクとして利用し、ゲート電極を背面露光マスクとして利用し、正面及び背面から同時に露光を行うことで、第二パターニング遮光層が形成されるステップと、エッチング工程によって、第二パターニング遮光層にカバーされていない半導体層の一部分が除去されて、導電チャネル層をカバーしている半導体チャネル層が形成されるステップと、半導体チャネル層の対向する両側に、それぞれソース電極及びドレイン電極が形成されるステップと、を備える。
【発明の効果】
【０００６】
本発明の薄膜トランジスタの製造方法において、半導体チャネル層及び導電チャネル層がそれぞれ形成される際、ゲート電極を背面露光マスクとして利用し、同じ１つのフォトマスクを正面露光マスクとして利用して、正面及び背面から同時に露光を行う。これにより、２つの露光工程において、同じ１つのフォトマスクしか利用しないため、製造コストを節約できる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第一実施形態に係る薄膜トランジスタの断面図である。
【図２】本発明の第二実施形態に係る薄膜トランジスタの断面図である。
【図３】本発明の第三実施形態に係る薄膜トランジスタの断面図である。
【図４】図１に示した薄膜トランジスタの製造のフローチャートである。
【図５】図４に示したステップにおける断面図である。
【図６】図４に示したステップにおける断面図である。
【図７】図４に示したステップにおける断面図である。
【図８】図４に示したステップにおける断面図である。
【図９】図４に示したステップにおける断面図である。
【図１０】図４に示したステップにおける断面図である。
【図１１】図７に示した基板におけるフォトマスク及びゲート電極の構造投影図である。
【図１２】図１０に示した基板における半導体チャネル層及び通電チャネル層の構造投影図である。
【発明を実施するための形態】
【０００８】
図１に示したように、第一実施形態に係る薄膜トランジスタ１００は、アレイ基板１０１（例えば、液晶ディスプレイのアレイ基板）中の１つのスイッチアセンブリとして用いられる。薄膜トランジスタ１００は、基板１０１、ゲート電極１０２、ゲート電極絶縁層１０３、導電チャネル層１０４、半導体チャネル層１０５、ソース電極１０７及びドレイン電極１０８を備える。ゲート電極１０２は、基板１０１の表面に形成され、ゲート電極絶縁層１０３は、ゲート電極１０２における基板１０１と離れている一側をカバーしている。導電チャネル層１０４は、ゲート電極絶縁層１０３におけるゲート電極１０２と離れている一側に設置され、且つゲート電極１０２と対向している。ゲート電極絶縁層１０３は、導電チャネル層１０４とゲート電極１０２とを離隔して絶縁させ、且つ半導体チャネル層１０５とゲート電極１０２とも離隔して絶縁させる。半導体チャネル層１０５は、導電チャネル層１０４の一側をカバーする。ソース電極１０７及びドレイン電極１０８は、それぞれ半導体チャネル層１０５の対向する両側をカバーしている。この際、半導体チャネル層１０５は、ソース電極１０７と導電チャネル層１０４とを離隔して絶縁させ、且つドレイン電極１０８と導電チャネル層１０４とも離隔して絶縁させる。
【０００９】
半導体チャネル層１０５は、ソース電極接触区域１０５１及びドレイン電極接触区域１０５２を備える。ソース電極接触区域１０５１は、ソース電極１０７と導電チャネル層１０４との間に設置される。ドレイン電極接触区域１０５２は、ドレイン電極１０８と導電チャネル層１０４との間に設置される。ソース電極１０７の電流は、ソース電極接触区域１０５１、導電チャネル層１０４、ドレイン電極接触区域１０５２を通過してドレイン電極１０８に流れ込む。本実施形態において、ソース電極１０７及びドレイン電極１０８の材料は、導電チャネル層１０４と同じ材料によって製造される。当該材料は透明材料である。他の実施形態において、ソース電極１０７及びドレイン電極１０８の材料は、導電チャネル層１０４と異なる導電材料である。導電チャネル層１０４の材料は、酸化インジウムスズ（ＩＴＯ）、アンチモンスズ酸化物（ＡＴＯ）、銀ナノワイヤー、インジウム亜鉛酸化物（ＩＺＯ）、或いはカーボンナノチューブ等における何れか１つの透明導電材料である。半導体チャネル層１０５の材料は、非晶質シリコン（例えば、真性非晶質シリコン、Ｎ型非晶質シリコン等）、晶質シリコン、酸化物半導体及び有機材料中の１つ或いはそれらの組み合わせである。該酸化物半導体は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）を備えるが、ＩＧＺＯに限定されていない。
【００１０】
図２に示したように、第二実施形態に係る薄膜トランジスタ１００の半導体チャネル層１０５を酸化物半導体によって製造した場合、薄膜トランジスタ１００は、更にエッチング止め層１０６を備える。エッチング止め層１０６は、半導体チャネル層１０５の中央に設置される。ソース電極１０７及びドレイン電極１０８は、それぞれエッチング止め層１０６の対向する両側をカバーし、且つそれぞれ半導体チャネル層１０５の対向する両側と接触している。図３に示したように、第二実施形態に係る薄膜トランジスタ１００のエッチング止め層１０６は、半導体チャネル層１０５をカバーしており、エッチング止め層１０６の対向する両側には、半導体チャネル層１０５と連通するための通孔１０６１がそれぞれ設けられている。２つの通孔１０６１は、それぞれソース電極接触区域１０５１及びドレイン電極接触区域１０５２に対応して設置されている。ソース電極１０７及びドレイン電極１０８は、それぞれ２つの通孔１０６１上に形成され、且つ２つの通孔１０６１を介して半導体チャネル層１０５と連通している。
【００１１】
図４〜図１０に示したように、薄膜トランジスタの製造方法は、以下のステップ（Ｓ１０１〜Ｓ１０７）を備える。図５に示したように、ステップＳ１０１において、基板１０１を準備し、基板１０１に、ゲート電極１０２及びゲート電極１０２をカバーするゲート電極絶縁層１０３を順次に形成する。図１１に示したように、ゲート電極１０２の長さはＬ１であり、幅はＬ２である。
【００１２】
図６に示したように、ステップＳ１０２において、ゲート電極絶縁層１０３における基板１０１と離れている一側に、ゲート電極絶縁層１０３をカバーする導電層１０４ａを形成する。
【００１３】
図７及び図８に示したように、ステップＳ１０３において、導電層１０４ａに第一遮光層が形成される。また、フォトマスクＭを正面露光マスクとして利用し、ゲート電極１０２を背面露光マスクとして利用して、正面及び背面から同時に露光を行う。これにより、第一パターニング遮光層２００が形成される。
【００１４】
ステップＳ１０２を具体的に説明すると、フォトマスクＭは、非透光区域Ｍ１及び非透光区域Ｍ１を囲んでいる透光区域Ｍ２を備える。非透光区域Ｍ１の長さは、Ｌ３であり、幅はＬ４である（図１１を参照）。非透光区域Ｍ１の基板１０１における正投影は、ゲート電極１０２の基板１０１における正投影と少なくとも一部分が重なって第一正投影（図示せず）を形成するので、フォトマスクＭ及びゲート電極１０２を介して第一遮光層を露光した後、第一パターニング遮光層２００の基板１０１における正投影は、第一正投影と重なる。本実施形態において、非透光区域Ｍ１の長さＬ３は、ゲート電極１０２の長さＬ１より短く、非透光区域Ｍ１の幅Ｌ４は、ゲート電極１０２の幅Ｌ２より広い。第一パターニング遮光層２００における導電層１０４ａと隣接している接触面の幅は、ゲート電極１０２によって設定され、接触面の長さは、フォトマスクＭの非透光区域Ｍ１によって設定される。第一遮光層は、ポジ型フォトレジストである。
【００１５】
フォトマスクＭを正面露光マスクとして利用し、ゲート電極１０２を背面露光マスクとして利用した場合、正面露光マスクと背面露光マスクとの正投影が互いに重なって形成された第一正投影のパターンは、第一パターニング遮光層２００の正投影のパターンである。即ち、第一正投影のパターンと第一パターニング遮光層２００の正投影のパターンとは自動的に合わさるため、露光の工程において、互いに合わせる工程は不要となる。これにより、作業効率を向上させることができる。また、ゲート電極１０２を、背面露光マスクとして利用するため、位置合わせの正確性も向上することができる。
【００１６】
図８に示したように、ステップＳ１０４において、エッチング工程によって、第一パターニング遮光層２００にカバーされていない導電層１０４ａの一部分を除去して、導電チャネル層１０４を形成する。
【００１７】
図９及び図１０に示したように、ステップＳ１０５において、導電チャネル層１０４上に半導体層１０５ａを形成し、当該半導体層１０５ａ上には第二遮光層を形成する。フォトマスクＭを正面露光マスクとして利用し、ゲート電極１０２を背面露光マスクとして利用した場合、正面及び背面から同時に露光を行う。これにより、第二パターニング遮光層３００が形成される。
【００１８】
本実施形態において、第一遮光層及び第二遮光層の材料は同じ材料である。図１１に示したように、具体的には、フォトマスクＭの基板１０１における正投影は、ゲート電極１０２の基板１０１における正投影と少なくとも一部分が重なって第二正投影（図示せず）を形成し、該第二正投影の面積は、第二パターニング遮光層３００の面積に等しい。フォトマスクＭ及びゲート電極１０２を介して第二遮光層を露光した後、第二パターニング遮光層３００における半導体層１０５ａと隣接している接触面の幅は、ゲート電極１０２によって設定され、接触面の長さは、非透光区域Ｍ１によって設定されて、第二パターニング遮光層３００の基板１０１における正投影は、第一パターニング遮光層２００の基板１０１における正投影と重なる。ゲート電極１０２を背面露光マスクとして利用して、第一パターニング遮光層２００、第二パターニング遮光層３００を形成する際、１つのフォトマスクＭを利用するため、フォトマスクＭの利用率は高くなり、製造コストも節約できる。
【００１９】
図１０及び図１２に示したように、ステップＳ１０６において、エッチング工程によって、第二パターニング遮光層３００にカバーされていない半導体層１０５ａの一部分を除去して、導電チャネル層１０４をカバーしている半導体チャネル層１０５を形成する。
【００２０】
導電層１０４ａ及び半導体層１０５ａをエッチングする際、エッチング液の濃度、エッチング速度及びエッチング時間を調節してエッチング量を調節する、或いは異なるエッチング液を利用してエッチング量を調節する。これにより、導電チャネル層１０４の基板１０１における正投影の面積は、半導体チャネル層１０５の基板１０１における正投影の面積より小さく、導電チャネル層１０４は、半導体チャネル層１０５によってカバーされて、ソース電極１０７及びドレイン電極１０８に接触しない。本実施形態において、その他のエッチングのパラメータはどれも同じである。また、導電層１０４ａ及び半導体層１０５ａにおけるエッチング工程のエッチング時間を調節するため、導電チャネル層１０４の基板１０１における正投影の面積は、半導体チャネル層１０５の基板１０１における正投影の面積より小さい。実施する際は、導電層１０４ａ及び半導体層１０５ａの材料及び使用するエッチング液によって、エッチング時間を決める。
【００２１】
図１に示したように、ステップＳ１０７において、半導体チャネル層１０５の対向する両側に、それぞれソース電極１０７及びドレイン電極１０８を形成する。これにより図１に示した薄膜トランジスタ１００が得られる。
【００２２】
第二実施形態において、半導体チャネル層１０５上にエッチング止め層１０６を形成した後、エッチング止め層１０６の対向する両側をカバーするソース電極１０７及びドレイン電極１０８を形成する。これにより、図２に示した薄膜トランジスタ１００が得られる。
【００２３】
第三実施形態において、半導体チャネル層１０５を形成した後、半導体チャネル層１０５上にエッチング止め層１０６を形成する。次いで、エッチング止め層１０６の対向する両側に、それぞれ半導体チャネル層１０５と連通する通孔１０６１を形成する。次いで、エッチング止め層１０６の２つの通孔１０６１に、ソース電極１０７及びドレイン電極１０８を形成して、図３に示した薄膜トランジスタ１００が得られる。具体的には、図３に示した薄膜トランジスタ１００を製造する過程において、ステップＳ１０４及びステップＳ１０６によって、導電層１０４ａ及び半導体層１０５ａをエッチングする際、薄膜トランジスタ１００の構造において、半導体チャネル層１０５は、導電チャネル層１０４の頂面及び側面を完全にカバーしなくてもよい。従って、他のエッチングのパラメータは同じであり、並びに導電層１０４ａ及び半導体層１０５ａをエッチングするエッチング時間を正確に制御することができる。また、ステップＳ１０４及びステップＳ１０６において、半導体層１０５ａによって導電層１０４ａをカバーせず、ステップＳ１０７を行う場合、薄膜トランジスタ１００のエッチング止め層１０６は、半導体チャネル層１０５及び導電チャネル層１０４の頂面及び側面をカバーしなければならない。
【００２４】
後続の工程において、薄膜トランジスタ１００上に平坦層、パッシベーション層等が形成されるが、これらは従来技術なのでここでの説明は省略する。
【符号の説明】
【００２５】
１００  薄膜トランジスタ
１０１  基板
１０２  ゲート電極
１０３  ゲート電極絶縁層
１０４ａ  導電層
１０４  導電チャネル層
１０５ａ  半導体層
１０５  半導体チャネル層
１０５１  ソース電極接触区域
１０５２  ドレイン電極接触区域
１０６  エッチング止め層
１０６１  通孔
１０７  ソース電極
１０８  ドレイン電極
２００  第一パターニング遮光層
３００  第二パターニング遮光層
Ｍ  フォトマスク
Ｍ１  非透光区域
Ｍ２  透光区域
Ｌ１、Ｌ３  長さ
Ｌ２、Ｌ４  幅
【図１】
2016225593.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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