(57)【要約】      （修正有）【課題】通常動作時の出力信号の振幅には制限を持たせることができ、安定性の確保が容易な構成を有する出力アンプ及びそのＩＣチップを提供する。【解決手段】出力アンプ１０は、入力抵抗部１１とコモン電圧入力部１２と演算増幅器１３と制限回路１４とを備える。演算増幅器は、非反転入力端にコモン電圧Ｖｒｅｆが入力され、反転入力端に入力抵抗部の一端と帰還抵抗Ｒｆｂが接続されて出力電圧信号Ｖｏｕｔを出力する。制限回路は、演算増幅器の出力電圧信号及び制限電圧信号Ｖｃに基づいて、入力抵抗部の第１のノードＮｍ１の電圧を制限する。【選択図】図３
2016152583.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が入力される入力ノードと、
コモン電圧が入力されるコモン電圧入力部と、
前記入力ノードに一端が接続される入力抵抗部と、
前記入力抵抗部及び前記コモン電圧入力部の出力信号が入力されて出力電圧信号を出力する演算増幅器と、
前記演算増幅器の前記出力電圧信号及び制限電圧信号に基づいて、前記入力抵抗部のノード又は前記コモン電圧入力部のノードの電圧を制限する制限回路と、
を備える出力アンプ。
【請求項２】
前記入力抵抗部は、直列接続された第１の入力抵抗と第２の入力抵抗の一端に第１のノードが接続され、
前記制限回路は、前記演算増幅器の前記出力電圧信号及び前記制限電圧信号に基づいて、前記第１の入力抵抗と前記第２の入力抵抗との間の前記第１のノードの電圧を制限する請求項１に記載の出力アンプ。
【請求項３】
前記入力抵抗部は、第１の入力抵抗の一端に前記入力ノードが接続され、かつ、第２の抵抗素子の一端が前記第１の入力抵抗のもう一端に接続され、
前記制限回路は、前記演算増幅器の前記出力電圧信号及び前記制限電圧信号に基づいて、前記第２の抵抗のもう一端である第５のノードの電圧を制限する請求項１に記載の出力アンプ。
【請求項４】
前記制限回路は、上限制限回路と下限制限回路とを備え、前記上限制限回路には、前記出力電圧信号と上限電圧信号が入力され、前記下限制限回路には、前記出力電圧信号と下限電圧信号が入力され、前記出力電圧信号が前記上限電圧信号を超えた場合又は前記下限電圧信号未満となった場合に制御電流が前記第１及び第５のノードに出力される請求項２又は３に記載の出力アンプ。
【請求項５】
前記入力抵抗部は、一方の入力端子に直列接続された第１の入力抵抗と第２の入力抵抗の一端に前記第２のノードが接続され、他方の入力端子に直列接続された第３の入力抵抗と第４の入力抵抗の一端に前記第３のノードが接続され、
前記制限回路は、前記演算増幅器の前記出力電圧信号及び前記制限電圧信号に基づいて、前記第１の入力抵抗と前記第２の入力抵抗との間の前記第２のノードの電圧を制限し、前記第３の入力抵抗と前記第４の入力抵抗との間の前記第３のノードの電圧又は前記コモン電圧入力部の前記第４のノードを制限する請求項１に記載の出力アンプ。
【請求項６】
前記コモン電圧入力部は、一端から前記コモン電圧が入力され、他端が前記演算増幅器の第１の入力端子に接続される第４のノードであり、
前記入力抵抗部は、一端が前記入力信号の入力ノードに接続され、他端が前記演算増幅器の第２の入力端子に接続される請求項１〜５のいずれか一項に記載の出力アンプ。
【請求項７】
前記コモン電圧入力部は、一端から前記コモン電圧が入力され、他端が前記演算増幅器の第１の入力端子に接続される第１のコモン抵抗を有し、
前記制限回路は、前記第１のコモン抵抗と前記演算増幅器の第１の入力端子との間の前記第４のノードの電圧を制限する請求項１に記載の出力アンプ。
【請求項８】
前記出力電圧信号を制限電圧の範囲内に制限して外部出力端子へ出力する請求項１〜７のいずれか一項に記載の出力アンプ。
【請求項９】
前記演算増幅器は、フィードバック抵抗を有する請求項１〜８のいずれか一項に記載の出力アンプ。
【請求項１０】
前記制限回路は、前記演算増幅器の前記出力電圧信号と前記制限電圧信号に基づいて、前記制限電流を出力する請求項１〜９のいずれか一項に記載の出力アンプ。
【請求項１１】
請求項１〜１０のいずれか一項に記載の出力アンプと、
前記出力アンプの前記演算増幅器の前記出力端子と接続される外部出力端子と、
前記出力アンプと前記外部出力端子との間に接続され、前記制限電圧の範囲外の電圧を異常信号として前記外部出力端子へ出力する異常信号生成回路と、
を備えるＩＣチップ。
【請求項１２】
前記入力信号は、センサ信号である請求項１１に記載のＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力アンプ及びそれを備えたＩＣチップに関し、より詳細には、出力振幅制限回路の安定性を確保するための出力アンプ及びそれを備えたＩＣチップに関する。
【背景技術】
【０００２】
近年、半導体ＩＣチップ（ＩＣチップ）は各分野で幅広く使用されている。それに伴い、そのＩＣチップの機能強化が求められている。特に、車載用のＩＣチップは安全の観点から、ＩＣチップ内部の故障や、ＩＣチップへの電源供給配線の断線などによる異常を検出することが求められている。
特に、断線、又はハンダがはがれる等の理由により、ＩＣチップへ電源電圧ＶＤＤの供給がない場合又は接地電圧ＶＳＳの供給がない場合、ＩＣチップ自身が、この故障を検知して、故障状態にあることを示す異常信号を出力することが求められる。
【０００３】
出力電圧信号と異常信号が同一の端子から出力される形態の場合、故障状態の出力と、通常動作時の出力とを切り分けて出力できることが必要である。そのため、通常動作時の出力信号の振幅には制限を持たせ、電源系に異常・故障時には制限を超えた振幅の信号を出力するＩＣチップとすることが知られている。例えば、通常動作時の出力信号の振幅に上限と下限を設けることで、上限又は下限を超えた電圧が出力された場合は、接地電圧系又は電源電圧系の故障状態の出力とする。
【０００４】
ここで、出力信号振幅を制限する回路としては、例えば、非特許文献１の回路が知られている。
図１は、非特許文献１で開示されている加算アンプとリミッタアンプを備えた回路構成図である。図１に示した回路は、入力抵抗と、フィードバック抵抗と、加算アンプＵ５と、出力振幅を制限するリミッタアンプＵ６，Ｕ７を備えている。加算アンプＵ５の出力信号ＳＯの出力電圧信号の振幅が上限を超えると、リミッタアンプＵ７が動作し、加算アンプＵ５の出力電圧信号の振幅が制限されるように負帰還がかかる。同様に、加算アンプＵ５の出力信号ＳＯの出力電圧信号の振幅が下限を下回ると、リミッタアンプＵ６が動作し、加算アンプＵ５の出力電圧信号の振幅が制限されるように負帰還がかかる。
【０００５】
図２は、図１に示した回路の具体的な回路構成図で、非特許文献１で開示されているアンプの出力段のＰＭＯＳのゲート電圧が制限される例を示している。図２に示した回路では、加算アンプＵ５としてＡ級アンプを用いて、アンプの出力段のＰＭＯＳのゲート電圧が制限される例が開示されている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ＣＭＯＳアナログＩＣ回路の実務設計（２０１０年２月１５日発行）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１及び図２に示した従来の回路では、出力アンプの内部のノードを制限する構成であるため、安定性の確保が困難であった。特に、出力負荷の影響を受けにくいＡＢ級アンプを出力アンプとして用いた場合、出力制限時には、ＡＢ級アンプとしての動作を行えず、負帰還ループの安定性が出力負荷の有無に依存するため、負帰還ループの安定性を確保することが困難となっていた。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、通常動作時の出力信号の振幅には制限を持たせることができ、かつ、安定性の確保が容易な構成を有する出力アンプ及びそれを備えたＩＣチップを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様は、入力信号が入力される入力ノードと、コモン電圧が入力されるコモン電圧入力部と、前記入力ノードに一端が接続される入力抵抗部と、前記入力抵抗部及び前記コモン電圧入力部の出力信号が入力されて出力電圧信号を出力する演算増幅器と、前記演算増幅器の前記出力電圧信号及び制限電圧信号に基づいて、前記入力抵抗部のノード又は前記コモン電圧入力部のノードの電圧を制限する制限回路と、を備える出力アンプである。
【０００９】
また、本発明の第２の態様は、第１の態様における出力アンプと、前記出力アンプの前記演算増幅器の前記出力端子と接続される外部出力端子と、前記出力アンプと前記外部出力端子との間に接続され、前記制限電圧の範囲外の電圧を異常信号として前記外部出力端子へ出力する異常信号生成回路と、を備えるＩＣチップである。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。
【発明の効果】
【００１０】
本発明によれば、通常動作時の出力信号の振幅には制限を持たせ、電源系に異常・故障時に制限を超えた振幅の信号を出力する出力アンプにおいて、安定性の確保が容易な構成を有する出力アンプ及びそれを備えたＩＣチップが実現できる。
【図面の簡単な説明】
【００１１】
【図１】非特許文献１で開示されている加算アンプとリミッタアンプを備えた回路構成図である。
【図２】図１に示した回路の具体的な回路構成図である。
【図３】本発明に係る出力アンプの実施形態１を説明するための回路構成図である。
【図４】図３に示した出力アンプの制限回路の具体的な回路構成図である。
【図５】図４に示した上限制限回路の一例を示す回路構成図である。
【図６】図４に示した下限制限回路の一例を示す回路構成図である。
【図７】本発明に係る出力アンプの実施形態２を説明するための回路構成図である。
【図８】本発明に係る出力アンプの実施形態３を説明するための回路構成図である。
【図９】本発明に係る出力アンプの実施形態４を説明するための回路構成図である。
【図１０】本発明の出力アンプを備えたＩＣチップの一例を示すブロック図である。
【図１１】図１０の外部出力端子における出力電圧信号と異常の電圧範囲を示す図である。
【図１２】図１０における断線検出回路の一例を示す回路構成図である。
【発明を実施するための形態】
【００１２】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
【００１３】
以下、図面を参照して本発明の各実施形態について説明する。  
＜実施形態１＞
図３は、本発明に係る出力アンプの実施形態１を説明するための回路構成図である。本実施形態１の出力アンプ１０は、入力抵抗部１１と、コモン電圧入力部１２と、演算増幅器１３と、制限回路１４（出力振幅制限回路）とを備えている。符号Ｎｍ１は、入力抵抗部１１の、直列接続された第１の入力抵抗と第２の入力抵抗の接続部となる第１のノードを示している。
【００１４】
コモン電圧入力部１２は、コモン電圧Ｖｒｅｆが入力される。入力抵抗部１１は、入力ノードＶｉｎに一端が接続され、もう一端が演算増幅器１３の入力端子に接続されている。入力抵抗部１１は、内部に第１のノードＮｍ１を有する。
演算増幅器１３は、入力抵抗部１１及びコモン電圧入力部１２の出力信号が入力されて出力電圧信号Ｖｏｕｔを出力する。制限回路１４は、演算増幅器１３の出力電圧信号Ｖｏｕｔ及び制限電圧信号Ｖｃに基づいて、入力抵抗部１１の第１のノードＮｍ１の電圧を制限する。
また、入力抵抗部１１は、直列接続された第１の入力抵抗Ｒｉｎ１と第２の入力抵抗Ｒｉｎ２を有する。第１の入力抵抗と第２の入力抵抗の一端に、第１のノードＮｍ１が接続される。入力抵抗部１１は、第１の入力抵抗Ｒｉｎ１のもう一端から入力信号が入力され、第２の入力抵抗Ｒｉｎ２のもう一端は演算増幅器１３の入力端子に接続される。
【００１５】
制限回路１４は、演算増幅器１３の出力電圧信号Ｖｏｕｔ及び制限電圧信号Ｖｃに基づいて、第１の入力抵抗Ｒｉｎ１と第２の入力抵抗Ｒｉｎ２との間の第１のノードＮｍ１の電圧を制限する。
また、制限回路１４は、上限制限回路１４ａと下限制限回路１４ｂとを備え、上限制限回路１４ａには、出力電圧信号Ｖｏｕｔと上限電圧信号Ｖｒｈが入力され、下限制限回路１４ｂには、出力電圧信号Ｖｏｕｔと下限電圧信号Ｖｒｌが入力され、出力電圧信号Ｖｏｕｔが上限電圧信号Ｖｒｈを超えた場合又は下限電圧信号Ｖｒｌ未満となった場合に制御電流ＩＣが第１のノードＮｍ１に出力される。
【００１６】
また、コモン電圧入力部１２は、一端からコモン電圧Ｖｒｅｆが入力され、他端が演算増幅器１３の第１の入力端子（＋）に接続されている。また、入力抵抗部１１は、一端が入力ノードＶｉｎに接続され、他端が演算増幅器１３の第２の入力端子（−）に接続されている。
また、出力電圧信号Ｖｏｕｔを制限電圧の範囲内に制限して外部出力端子Ｐ（図１０参照）へ出力する。また、演算増幅器１３は、フィードバック抵抗Ｒｆｂを有する。
また、制限回路１４は、演算増幅器１３の出力電圧信号Ｖｏｕｔと制限電圧信号ＶＣに基づいて、制限電流Ｉｃを出力する。
【００１７】
入力信号としては、センサ素子からの出力信号を増幅又は信号処理した信号などが挙げられる。
つまり、本実施形態１の出力アンプ１０は、出力電圧信号を制限電圧範囲内に制限して前記外部出力端子へ出力する出力アンプである。
図３に示した出力アンプ１０は、入力抵抗Ｒｉｎ１及びＲｉｎ２と、フィードバック抵抗Ｒｆｂと、演算増幅器１３とで、反転増幅回路を構成している。そして、制限回路１４は、反転増幅回路の出力電圧信号Ｖｏｕｔに基づいて、入力抵抗へ制限信号（制限電流）Ｉｃを出力する。制限信号は、入力抵抗が抵抗分割された第１のノードＮｍ１に入力される。
【００１８】
また、制限回路１４は、出力電圧信号Ｖｏｕｔの振幅が上限Ｖｒｈを超えた場合、上述した第１のノードＮｍ１へ振幅を上限以下へ制限する制限信号を出力する。また、出力電圧信号Ｖｏｕｔの振幅が下限Ｖｒｌを超えた場合、上述した第１のノードＮｍ１へ振幅を下限以上へ制限する制限信号ＩＣを出力する。なお、制限回路１４は、上限のみ設けている場合であっても、下限のみを設けている場合であっても、複数の制限を設けている場合であってもよい。
【００１９】
また、本実施形態１では、入力抵抗Ｒｉｎ１及びＲｉｎ２を第１の入力抵抗Ｒｉｎ１と第２の入力抵抗Ｒｉｎ２との２つに抵抗分割しているが、それ以上に抵抗分割する形態であってもよい。
また、本実施形態１では、出力制限を行う際に、出力アンプ１０内のノードを制御するのではなく、反転増幅回路（又は正転増幅回路）の入力抵抗の中間ノードを制御する。それにより、出力アンプ１０は、出力制限がかかっていない場合と同様の動作が可能となり、安定性の確保が容易である。そのため、演算増幅器１３として、Ａ級アンプ以外にも、ＡＢ級アンプなど様々な増幅器を用いることも可能となる。
また、通常動作時の出力信号の振幅には制限を持たせ、電源系に異常・故障時に制限を超えた振幅の信号を出力でき、安定性も容易に確保ができる。
【００２０】
図４は、図３に示した出力アンプの制限回路の具体的な回路構成図である。制限回路１４は、上限制限回路１４ａと下限制限回路１４ｂとを有している。上限制限回路１４ａの出力端子と、下限制限回路１４ｂの出力端子とが、第１のノードＮｍ１に接続されている。
上限制限回路１４ａの入力端子には、出力電圧信号Ｖｏｕｔと上限電圧Ｖｒｈが入力され、上限制限信号を第１のノードＮｍ１へ出力する。
【００２１】
図５は、図４に示した上限制限回路の一例を示す回路構成図である。上限制限回路１４ａは、差動入力部１４１ａと電流ミラー部１４２ａと定電流源１４３ａと出力部１４４ａとを有している。本実施形態１では、差動入力に出力電圧信号Ｖｏｕｔと上限電圧Ｖｒｈが入力され、出力電圧信号Ｖｏｕｔが上限電圧Ｖｒｈを超えた場合に、制限信号として制限電流が第１のノードＮｍ１へ出力される。それによって、第１のノードＮｍ１の電圧が制限される構成である。
【００２２】
また、図５に示した上限制限回路１４ａは、出力部１４４ａがＰＭＯＳのみで構成されるため、出力電圧信号Ｖｏｕｔが上限電圧Ｖｒｈを超えた場合にのみ上限制限信号として、
Ｎｍ１＝Ｖｒｅｆ−Ｒｉｎ２／Ｒｆｂ×（Ｖｏｕｔ−Ｖｒｅｆ）
＝Ｖｒｅｆ−Ｒｉｎ２／Ｒｆｂ×（Ｖｒｈ−Ｖｒｅｆ）
となるように第１のノードＮｍ１を制御し、Ｖｏｕｔ＝ＶｒｈとＶｏｕｔに上限をもたせる。
【００２３】
下限制限回路１４ａの入力端子には、出力電圧信号Ｖｏｕｔと下限電圧Ｖｒｌが入力され、下限制限信号を第１のノードＮｍ１へ出力する。
図６は、図４に示した下限制限回路の一例を示す回路構成図である。下限制限回路１４ｂは、差動入力部１４１ｂと電流ミラー部１４２ｂと定電流源１４３ｂと出力部１４４ｂとを有している。本実施形態１では、差動入力に出力電圧信号Ｖｏｕｔと下限電圧Ｖｒｌが入力され、出力電圧信号Ｖｏｕｔが下限電圧Ｖｒｌ未満となった場合に、制限信号として制限電流が第１のノードＮｍ１から引き込まれる。それによって、第１のノードＮｍ１の電圧が制限される構成である。
【００２４】
また、図６に示した下限制限回路１４ｂは、出力部１４４ｂがＮＭＯＳのみで構成されるため、出力電圧信号Ｖｏｕｔが下限電圧Ｖｒｌを超えた場合にのみ下限制限信号として、
Ｎｍ１＝Ｖｒｅｆ−Ｒｉｎ２／Ｒｆｂ×（Ｖｏｕｔ−Ｖｒｅｆ）
＝Ｖｒｅｆ−Ｒｉｎ２／Ｒｆｂ×（Ｖｒｌ−Ｖｒｅｆ）
となるように第１のノードＮｍ１を制御し、Ｖｏｕｔ＝ＶｒｌとＶｏｕｔに下限をもたせる。
【００２５】
図４に示した出力アンプ１０では、入力抵抗を抵抗分割した第１のノードＮｍ１の電圧を制御する。演算増幅器１３の内部のノードの電圧を制御する構成と比べて、安定性の確保が容易であり、また、出力に出力負荷がある場合であっても、出力制限時の安定性の確保が容易である。
また、抵抗分割の間の第１のノードＮｍ１の電圧を制限する構成であるため、簡素な構成であり、消費電流を大幅に増加させることなく、精度良く制限できる。また、抵抗素子を新たに追加することなく、入力抵抗を分割したノードの電圧を制限するため、抵抗素子起因のノイズの増大を防ぐこともできる。また、出力アンプの出力が電源に張り付くような入力信号Ｖｉｎが入力されたとしても、出力アンプが通常動作可能な範囲内で第１のノードＮｍ１を制御するため、出力アンプの入力レンジを広げる必要も少ない。
【００２６】
＜本実施形態２＞
図７は、本発明に係る出力アンプの実施形態２を説明するための回路構成図である。本実施形態２の出力アンプ２０は、入力抵抗部２１と、コモン電圧入力部２２と、演算増幅器２３と、制限回路２４（出力振幅制限回路）とを備えている。なお、符号Ｎｍ２は、入力抵抗部１１の、直列接続された第１の入力抵抗と第２の入力抵抗の接続部となる第２のノードを示し、符号Ｎｍ３は、入力抵抗部１１の、直列接続された第３の入力抵抗と第４の入力抵抗の接続部となる第３のノードを示している。
【００２７】
コモン電圧入力部２２は、第１のコモン抵抗Ｒｒｅｆを有し、一端からコモン電圧Ｖｒｅｆが入力され、もう一端は演算増幅器の入力端子（−）に接続される。
入力抵抗部２１は、差動入力信号（Ｖｉｎ＋、Ｖｉｎ−）が入力される。入力抵抗部２１は、その内部に、第２及び第３のノードＮｍ２，Ｎｍ３を有する。入力抵抗部２１は、一端の出力が演算増幅器の入力端子（＋）に接続され、もう一端の出力が演算増幅器の入力端子（−）に接続される。
【００２８】
また、演算増幅器２３は、入力抵抗部２１及びコモン電圧入力部２２の出力信号が入力されて出力電圧信号Ｖｏｕｔを出力する。
また、制限回路２４は、演算増幅器２３の出力電圧信号Ｖｏｕｔ及び制限電圧信号Ｖｃに基づいて、入力抵抗部２１の第２及び第３のノードＮｍ２，Ｎｍ３の電圧を制限する。
また、入力抵抗部２１は、第１の入力抵抗Ｒｉｎ１と第２の入力抵抗Ｒｉｎ２とが直列接続され、第３の入力抵抗Ｒｉｎ３と第４の入力抵抗Ｒｉｎ４とが直列接続される。第１の入力抵抗Ｒｉｎ１と第２の入力抵抗Ｒｉｎ２との間の第２のノードＮｍ２を有し、第３の入力抵抗Ｒｉｎ３と第４の入力抵抗Ｒｉｎ４との間の第３のノードＮｍ３を有する。
【００２９】
第１の入力抵抗Ｒｉｎ１のもう一端は、一方の入力ノード（Ｖｉｎ＋）が接続され、第２の入力抵抗Ｒｉｎ２のもう一端は、演算増幅器の入力端子（−）に接続される。
第３の入力抵抗Ｒｉｎ３のもう一端は、他方の入力ノード（Ｖｉｎ−）に接続され、第４の入力抵抗Ｒｉｎ４のもう一端は、演算増幅器の入力端子（＋）に接続される。
制限回路２４は、演算増幅器２３の出力電圧信号Ｖｏｕｔ及び制限電圧信号Ｖｃに基づいて、第１の入力抵抗Ｒｉｎ１と第２の入力抵抗Ｒｉｎ２との間の第２のノードＮｍ２の電圧を制限し、第３の入力抵抗Ｒｉｎ３と第４の入力抵抗Ｒｉｎ４との間の第３のノードＮｍ３の電圧を制限する。
【００３０】
また、出力電圧信号Ｖｏｕｔを制限電圧の範囲内に制限して外部出力端子Ｐ（図１０）へ出力する。また、演算増幅器２３は、フィードバック抵抗Ｒｆｂを有している。また、制限回路２４は、演算増幅器２３の出力電圧信号Ｖｏｕｔと制限電圧Ｖｃに基づいて、制限電流Ｉｃを出力する。
つまり、本実施形態２は、差動入力がある場合の出力アンプであり、第１の入力抵抗Ｒｉｎ１と、第２の入力抵抗Ｒｉｎ２と、第３の入力抵抗Ｒｉｎ３と、第４の入力抵抗Ｒｉｎ４と、第１のフィードバック抵抗Ｒｆｂと、所定電圧Ｖｒｅｆと演算増幅器２３の非反転入力端子（＋）との間に接続される抵抗Ｒｒｅｆと、演算増幅器２３と、制限回路２４とを備えている。
【００３１】
本実施形態２では、制限回路２４は、出力電圧信号Ｖｏｕｔに基づいて、第１の入力抵抗Ｒｉｎ１と第２の入力抵抗Ｒｉｎ２との間の一方のノードである第２のノードＮｍ２と、第３の入力抵抗Ｒｉｎ３と第４の入力抵抗Ｒｉｎ４との間の他方のノードである第３のノードＮｍ３の電圧を制限する。
なお、上限制限時と下限制限時に上述した一方のノードと他方のノードをそれぞれ制御する構成であってもよく、片側のみ制御する構成であってもよい。
このように、本実施形態２では、差動入力の場合であっても、入力抵抗の抵抗分割したノードの電圧を制御する構成であるため、出力アンプ２０は、出力制限がかかっていない場合と同様の動作が可能となり、安定性の確保が容易である。
【００３２】
＜本実施形態３＞
図８は、本発明に係る出力アンプの実施形態３を説明するための回路構成図である。本実施形態３の出力アンプ３０は、入力抵抗部３１と、コモン電圧入力部３２と、演算増幅器３３と、制限回路３４（出力振幅制限回路）とを備えている。なお、符号Ｎｍ４は、コモン電圧入力部３２のノードである第４のノードを示している。
【００３３】
コモン電圧入力部３２は、第４のノードＮｍ４に接続され、コモン電圧Ｖｒｅｆが入力される。入力抵抗部３１は、一端から入力信号Ｖｉｎが入力され、もう一端は演算増幅器の入力端子（−）に接続される第１の入力抵抗Ｒｉｎ１を有する。
また、演算増幅器３３は、入力抵抗部３１及びコモン電圧入力部３２の出力信号が入力されて出力電圧信号Ｖｏｕｔを出力する。
また、制限回路３４は、演算増幅器３３の出力電圧信号Ｖｏｕｔ及び制限電圧信号Ｖｃに基づいて、コモン電圧入力部３２の第４のノードＮｍ４の電圧を制限する。
【００３４】
また、コモン電圧入力部３２は、一端からコモン電圧Ｖｒｅｆが入力され、他端が演算増幅器３３の第１の入力端子（＋）に接続される第４のノードＮｍ４であり、入力抵抗部３１は、一端が入力信号Ｖｉｎの入力ノードに接続され、他端が演算増幅器３３の第２の入力端子（−）に接続されている。
また、コモン電圧入力部３２は、一端からコモン電圧Ｖｒｅｆが入力され、他端が演算増幅器３３の第１の入力端子（＋）に接続される第１のコモン抵抗Ｒｒｅｆを有し、制限回路３４は、第１のコモン抵抗Ｒｒｅｆと演算増幅器３３の第１の入力端子（＋）との間の第４のノードＮｍ４の電圧を制限する。
【００３５】
また、出力電圧信号Ｖｏｕｔを制限電圧の範囲内に制限して外部出力端子Ｐ（図１０）へ出力する。また、演算増幅器３３は、フィードバック抵抗Ｒｆｂを有している。また、制限回路３４は、演算増幅器３３の出力電圧信号Ｖｏｕｔと制限電圧信号Ｖｃに基づいて、制限電流Ｉｃを出力する。
つまり、本実施形態３は、制御するノードＮｍ３を、演算増幅器３３のＶｉｎ入力側でなく、コモン電圧側とした制限回路の例である。
【００３６】
本実施形態３は、入力抵抗Ｒｉｎ１と、フィードバック抵抗Ｒｆｂと、所定電圧Ｖｒｅｆと演算増幅器３３の非反転入力端子（＋）との間に接続された抵抗Ｒｒｅｆと、演算増幅器３３と、制限回路３４とを備えている。
本実施形態３では、制限回路３４は、出力電圧信号Ｖｏｕｔに基づいて、出力アンプ３０のコモン電圧となる第４のノードＮｍ４を制御する構成となっている。
このように、本実施形態３では、出力アンプ３０のコモン電圧を制御する構成であるため、出力アンプ３０は、動作点以外は出力制限がかかっていない場合と同様の動作が可能となり、安定性の確保が容易である。
【００３７】
＜本実施形態４＞
図９は、本発明に係る出力アンプの実施形態４を説明するための回路構成図である。本実施形態４の出力アンプ４０は、入力抵抗部４１と、コモン電圧入力部４２と、演算増幅器４３と、制限回路４４（出力振幅制限回路）とを備えている。なお、符号Ｎｍ５は、制御ノードの第５のノードを示している。
【００３８】
コモン電圧入力部４２は、コモン電圧Ｖｒｅｆが入力される。入力抵抗部４１は、一端は入力ノードに接続され、もう一端は演算増幅器の入力端子（−）に接続されている。また、第５のノードＮｍ５を有する。
演算増幅器４３は、入力抵抗部４１及びコモン電圧入力部４２の出力信号が入力されて出力電圧信号Ｖｏｕｔを出力する。
【００３９】
制限回路４４は、演算増幅器４３の出力電圧信号Ｖｏｕｔ及び制限電圧信号Ｖｃに基づいて、入力抵抗部４１の第５のノードＮｍ５の電圧を制限する。
また、入力抵抗部４１は、一端が入力ノードに接続され、もう一端が演算増幅器の入力端子（−）に接続される第１の入力抵抗と、一端が第５のノードＮｍ５に接続され、もう一端が演算増幅器の入力端子（−）に接続される第２の入力抵抗Ｒｉｎ２を有する。
【００４０】
制限回路４４は、演算増幅器４３の出力電圧信号Ｖｏｕｔ及び制限電圧信号Ｖｃに基づいて、第５のノードＮｍ５の電圧を制限する。
また、制限回路４４は、上限制限回路４４ａと下限制限回路４４ｂとを備え、上限制限回路４４ａには、出力電圧信号Ｖｏｕｔと上限電圧信号Ｖｒｈが入力され、下限制限回路４４ｂには、出力電圧信号Ｖｏｕｔと下限電圧信号Ｖｒｌが入力され、出力電圧信号Ｖｏｕｔが上限電圧信号Ｖｒｈを超えた場合又は下限電圧信号Ｖｒｌ未満となった場合に制御電流Ｉｃが第５のノードＮｍ５に出力される。
【００４１】
また、コモン電圧入力部４２は、一端からコモン電圧Ｖｒｅｆが入力され、他端が演算増幅器４３の第１の入力端子（＋）に接続され、入力抵抗部４１は、一端が第５のノードＮｍ５に接続され、他端が演算増幅器４３の第２の入力端子（−）に接続されている。
また、出力電圧信号Ｖｏｕｔを制限電圧の範囲内に制限して外部出力端子Ｐ（図１０）へ出力する。また、演算増幅器４３は、フィードバック抵抗Ｒｆｂを有している。また、制限回路４４は、演算増幅器４３の出力電圧信号Ｖｏｕｔと制限電圧信号Ｖｃに基づいて、制限電流Ｉｃを出力する。
【００４２】
つまり、本実施形態４は、出力制限を行うために制御する第５のノードＮｍ５を新たに追加した例であり、入力抵抗Ｒｉｎ１と、制御信号入力抵抗Ｒｉｎ２と、フィードバック抵抗Ｒｆｂと、演算増幅器４３と、制限回路４４とを備えている。
本実施形態４では、制限回路４４は、出力電圧信号Ｖｏｕｔに基づいて、出力アンプ４０の第２の入力抵抗Ｒｉｎ２の第５のノードＮｍ５を制御する構成となっている。
【００４３】
このように、本実施形態４では、出力制限時の制御ノード用の第２の抵抗Ｒｉｎ２を新たに追加し、出力電圧信号Ｖｏｕｔに制限を与えている。出力アンプの入力電圧を制御する構成であるため、出力アンプは、出力制限がかかっていない場合と同様の動作が可能となり、安定性の確保が容易である。
また、本実施形態４は、制限回路と制御ノードＮｍ５との間に制御信号入力抵抗が介在するため、入力電圧Ｖｉｎに急峻な入力信号があった場合であっても、上限制限回路及び下限制限回路の出力段のトランジスタ側へ急峻な入力信号が入ることで生じるキックバックを低減することができる。
【００４４】
＜ＩＣチップ＞
図１０は、本発明の出力アンプを備えたＩＣチップの一例を示すブロック図で、車載用のセンサＩＣチップの例を示している。
センサＩＣチップ５０は、センサ５１に接続され、増幅部５２と、出力アンプ１０乃至４０と、異常信号生成回路５３と、外部出力端子Ｐとを備えている。
センサＩＣチップ５０は、上述した実施形態１乃至４の出力アンプ１０，２０，３０，４０と、出力アンプの演算増幅器１３，２３，３３，４３の出力端子と接続される外部出力端子Ｐと、出力アンプと外部出力端子Ｐとの間に接続され、制限電圧の範囲外の電圧を異常信号として外部出力端子Ｐへ出力する異常信号生成回路５３とを備えている。
【００４５】
センサ５１は、物理量を検出してセンサ信号を出力する。また、増幅部５２は、センサ信号を増幅して出力する。また、出力アンプ１０乃至４０は、増幅されたセンサ信号を、制限電圧の範囲に電圧を制限して外部出力端子Ｐへ出力する。
外部出力端子Ｐの出力電圧信号を直接モニターすることで出力制限時に精度の良い制限電圧を出力することができる。また、本発明における演算増幅器はＯＰアンプが複数段あっても良い。センサ５１としては、例えば磁気センサであるホール素子、磁気抵抗素子などが挙げられる。
【００４６】
異常信号生成回路５３は、センサＩＣチップ５０の異常を検知し、センサ信号が外部出力される外部出力端子Ｐへ異常信号を出力する。例えば、断線検出回路であれば、電源電圧又は接地電圧がＩＣチップに供給されなくなった場合に、出力から供給されなくなった電圧とは逆の電圧を出力することで、外部出力先である制御側へ異常を通知することができる。
図１１は、図１０の外部出力端子における出力電圧信号と異常の電圧範囲を示す図である。電源系の異常又は故障を検出したときに、所定の制限電圧範囲外の電圧を異常信号（故障信号、断線信号等）として外部出力端子へ出力する。
【００４７】
通常動作時の出力信号の振幅には制限を持たせ、電源系に異常・故障時に制限を超えた振幅の信号を出力する。例えば、通常動作時の出力信号の振幅に上限と下限を設けることで、上限を超えた電圧が出力された場合は、接地電圧系の故障状態の出力とし、下限未満の電圧が出力された場合は、電源電圧系の故障状態の出力とする。
図１２は、図１０における断線検出回路の一例を示す回路構成図である。ＶＳＳが断線した場合に出力につながるＮＭＯＳがＯＮし、出力（異常信号）をＶＤＤ付近に張り付ける。
【００４８】
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００４９】
１０，２０，３０，４０  出力アンプ
１１，２１，３１，４１  入力抵抗部
１２，２２，３２，４２  コモン電圧入力部
１３，２３，３３，４３  演算増幅器
１４，２４，３４，４４  制限回路（出力振幅制限回路）
１４ａ，４４ａ  上限制限回路
１４ｂ，４４ｂ  下限制限回路
５０  センサＩＣチップ
５１  センサ
５２  増幅部
５３  異常信号生成回路
１４１ａ，１４１ｂ  差動入力部
１４２ａ，１４２ｂ  電流ミラー部
１４３ａ，１４３ｂ  定電流源
１４４ａ，１４４ｂ  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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