(57)【要約】【課題】低消費電力化を図ることが可能な半導体装置を提供する。【解決手段】半導体装置は、電源電圧が給電される電圧端子Ｐ２と、それぞれモード信号ＭＯＤ１、ＭＯＤ２が供給される複数のモード端子Ｐ３、Ｐ４と、電圧端子Ｐ２と複数のモード端子Ｐ３、Ｐ４とに結合され、モード信号ＭＯＤ１、ＭＯＤ２によって指定される電圧値へ、電源電圧を降圧し、降圧された降圧電圧Ｖｄｄを出力する電圧変換回路１１５と、降圧電圧Ｖｄｄが、給電され、該降圧電圧を動作電圧として動作するマイクロコントローラ１０１とを具備する。【選択図】図１
2016063153.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が給電される電圧端子と、
それぞれモード信号が供給される複数のモード端子と、
前記電圧端子と前記複数のモード端子とに結合され、前記複数のモード端子に供給される前記モード信号によって指定される電圧値へ、前記電源電圧を降圧し、降圧された降圧電圧を出力する電圧変換回路と、
前記降圧電圧が、給電され、該降圧電圧を動作電圧として動作する回路と、
を具備する、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体装置は、発生するクロック信号の周波数を変更することが可能な可変クロック信号発生回路を具備し、
前記回路は、前記可変クロック信号発生回路によって発生されたクロック信号に従って動作する、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記可変クロック信号発生回路は、前記複数のモード端子に結合され、前記電圧変換回路から出力される降圧電圧の電圧値と連動するように、前記モード信号によって指定される周波数のクロック信号を発生する、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記可変クロック信号発生回路は、所定の周波数のクロック信号を受信し、逓倍比に従って、前記所定の周波数を逓倍にしたクロック信号を発生するＰＬＬ回路であり、前記逓倍比が、前記モード信号によって指定される、半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記モード信号によって指定される周波数が、低下されるとき、前記電圧変換回路から出力される降圧電圧の電圧値は、絶対値的に小さくされる、半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記電圧変換回路は、
前記モード信号によって指定される電圧値のそれぞれに対応した情報を格納する複数のレジスタと、
前記複数のレジスタのうち、前記モード信号によって指定されたレジスタに格納されている情報に対応した降圧電圧を形成する電圧レギュレータと、
を具備する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に低消費電力化を図ることが可能な半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、マイクロコントローラ（以下、ＭＣＵとも称する）を内蔵する半導体装置がある。ＭＣＵを内蔵する半導体装置においては、常に、低消費電力化を要求するニーズが高い。
【０００３】
ＭＣＵを内蔵する半導体装置において、ＭＣＵ等の内部回路ブロックは、半導体装置の外部から供給される外部クロック信号に同期して動作する。この場合、外部クロック信号は、半導体装置の内部において、予め設定された逓倍比に従って、その周波数が逓倍化され、内部回路ブロックは、逓倍化された周波数の内部クロック信号を受信し、当該内部クロック信号に従って動作する。逓倍比は、半導体装置を用いて電子装置を構成する際に、その電子装置を提供する電子装置メーカが、半導体装置の外部から設定することが可能である。逓倍比を設定することが可能であることを利用して、電子装置メーカは、半導体装置に要求する処理能力を満たす範囲で、内部クロック信号の周波数が低くなるように、逓倍比を設定することが行われる。内部クロック信号の周波数を低く設定することにより、ＭＣＵ等の内部回路ブロックが動作する速度を制限することが可能となり、半導体装置の低消費電力化を図ることが可能となる。
【０００４】
また、例えば特許文献１に示されているように、内部回路ブロックに供給される動作電圧を低下させることによっても、内部回路ブロックにおいて消費される電力を低減することが可能であり、半導体装置の低消費電力化を図ることが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０３３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
逓倍機能を有するＭＣＵを内蔵する半導体装置を提供するメーカ（半導体メーカ）は、逓倍比が最も高い状態、すなわち内部クロック信号の周波数が、最も高いときでも、半導体装置が確実に動作するように半導体装置を設計する。言い換えるならば、電子装置メーカが、許容されている逓倍比の範囲内であれば、どの逓倍比に設定しても、半導体装置が確実に動作するように、半導体装置は設計されている。半導体装置の内部回路ブロックに供給される動作電圧に注目すると、内部クロック信号の周波数が最も高い状態で、その半導体装置が確実に動作するように、動作電圧の電圧値は高い値に設定されている。そのため、電子装置メーカが、逓倍比を小さく設定しても、内部回路ブロックに供給される動作電圧の電圧値は、内部クロック信号の周波数が最も高いときの電圧値と同じとなる。その結果、逓倍比を小さく設定すると、動作電圧に関する動作マージンが必要以上に大きくなり、低消費電力化を図る際の障害となる。
【０００７】
特許文献１では、半導体装置に対して逓倍比を設定することが示されておらず、逓倍比を小さく設定した場合に生じる低消費電力化を図る際の障害も認識されていない。
【０００８】
本発明の目的は、低消費電力化を図ることが可能な半導体装置を提供することにある。
【０００９】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本明細書において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、半導体装置は、電源電圧が給電される電圧端子と、それぞれモード信号が供給される複数のモード端子と、電圧端子と複数のモード端子とに結合され、モード信号によって指定される電圧値へ、電源電圧を降圧し、降圧された降圧電圧を出力する電圧変換回路と、降圧電圧が、給電され、該降圧電圧を動作電圧として動作する回路とを具備する。モード信号によって、回路に供給される動作電圧である降圧電圧の電圧値が定められるため、降圧電圧の電圧値を、絶対値的に小さくすることにより、回路で消費される電力を低減することが可能である。
【００１２】
また、一実施の形態においては、半導体装置は、発生するクロック信号の周波数を変更することが可能な可変クロック信号発生回路を具備し、回路は、可変クロック信号発生回路によって発生されたクロック信号に従って動作する。可変クロック信号発生回路によって、回路に供給されるクロック信号を低くすることにより、回路で消費される電力を低減することが可能となる。
【００１３】
さらに、一実施の形態においては、可変クロック信号発生回路は、複数のモード端子に結合され、電圧変換回路から出力される降圧電圧の電圧値と連動するように、モード信号によって指定される周波数のクロック信号を発生する。これにより、モード信号によって、回路を動作させるクロック信号と降圧電圧を、連動して設定することが可能となり、回路を動作させるクロック信号の周波数に適した動作電圧を、回路へ供給することが可能となる。すなわち、回路を動作させるクロック信号の周波数に対して、適切な動作電圧を回路に供給することが可能となり、動作電圧に関する動作マージンが必要以上に大きくなることを抑制することが可能となる。
【発明の効果】
【００１４】
本明細書において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１５】
低消費電力化を図ることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係わる半導体装置の構成を示すブロック図である。
【図２】実施の形態に係わる半導体装置を備えた電子装置の断面を模式的に示す断面図である。
【図３】実施の形態に係わる半導体チップの平面を模式的に示す平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００１８】
（実施の形態）
図１は、実施の形態に係わる半導体装置の構成を示すブロック図である。同図において、１００は半導体装置を示している。後で図２および図３を用いて、半導体装置１００の構造を説明するが、半導体装置１００は、半導体チップ２０２と、半導体チップ２０２の一主面に形成された複数の端子Ｐ１〜Ｐｎとを備えている。半導体チップ２０２には、半導体装置１００を構成する複数の内部回路ブロックが形成されており、複数の内部回路ブロック間および内部回路ブロックと端子Ｐ１〜Ｐｎ間は電気的に接続されている。図１においては、複数の端子Ｐ１〜Ｐｎのうち、端子Ｐ１〜Ｐ５が明示されている。また、内部回路ブロックとしては、マイクロコントローラ１０１、入出力回路１０２、書き込み回路１０８、可変クロック信号発生回路１０９、制御回路１１２および電圧変換回路１１５が、同図には示されている。
【００１９】
端子Ｐ２は、電源電圧Ｖｃｃが給電される電圧端子であり、端子Ｐ３およびＰ４のそれぞれは、後で説明するモード信号ＭＯＤ１、ＭＯＤ２が供給されるモード端子である。また、端子Ｐ５は、この半導体装置１００を動作させるための外部クロック信号ＥＣＫが供給されるクロック端子であり、端子Ｐ１は、半導体装置１００と半導体装置１００の外部との間で信号の送受信のために用いられる端子である。同図では省略されているが、半導体装置１００には、接地電圧Ｖｓが給電される接地電圧端子も設けられている。また、同図では、半導体装置１００と外部との間で信号を送受信する端子が、１個（端子Ｐ１）のみ示されているが、勿論、複数の端子であってもよい。
【００２０】
電圧変換回路１１５は、モード端子Ｐ３、Ｐ４に供給されるモード信号ＭＯＤ１、ＭＯＤ２により指定された電圧値へ、電源電圧Ｖｃｃを降圧し、降圧電圧Ｖｄｄを出力する。また、可変クロック信号発生回路１０９は、モード端子Ｐ３、Ｐ４に供給されるモード信号により指定された逓倍比に従って、外部クロック信号ＥＣＫの周波数を逓倍化し、逓倍された周波数を有する内部クロック信号ＩＣＫを出力する。電圧変換回路１１５から出力された降圧電圧Ｖｄｄと、可変クロック信号発生回路１０９から出力された内部クロック信号ＩＣＫは、半導体チップ２０２に形成された複数の内部回路ブロックに供給される。複数の内部回路ブロックのそれぞれは、供給される降圧電圧Ｖｄｄを動作電圧として、内部クロック信号ＩＣＫに従って動作する。なお、降圧電圧Ｖｄｄは、内部回路ブロックに対しては、電源電圧と見なすことができるため、内部電源電圧と理解することができる。
【００２１】
図１においては、複数の内部回路ブロックのうち、マイクロコントローラ１０１が例として示されている。マイクロコントローラ１０１は、図示しないが複数の素子、例えば電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称する）等により構成されている。この複数のＭＯＳＦＥＴには、降圧電圧Ｖｄｄがソースあるいはドレインに供給される複数のＭＯＳＦＥＴと、内部クロック信号ＩＣＫがゲートに供給される複数のＭＯＳＦＥＴが含まれている。これにより、マイクロコントローラ１０１は、降圧電圧Ｖｄｄを動作電圧とし、例えば内部クロック信号ＩＣＫに同期して、動作する。
【００２２】
マイクロコントローラ１０１は、図示されていないメモリに格納されたプログラムに従って動作することにより、プログラムによって規定された所定の処理が行われる。この規定の処理の過程で必要とされる情報および／または処理の結果の情報（信号）は、入出力回路１０２を介して、端子Ｐ１とマイクロコントローラ１０１との間で送受信される。
【００２３】
特に制限されないが、入出力回路１０２には、電源電圧Ｖｃｃと降圧電圧Ｖｄｄとが供給されている。マイクロコントローラ１０１の動作電圧が降圧電圧Ｖｄｄであるため、マイクロコントローラ１０１から出力あるいは入力される信号の電圧は、降圧電圧Ｖｄｄに対応した電圧値となる。一方、端子Ｐ１へ入力あるいは出力される信号の電圧は、電源電圧Ｖｃｃに対応した電圧値となることが要求される場合がある。そのため、入出力回路１０２は、電源電圧Ｖｃｃと降圧電圧Ｖｄｄとを用いて、信号のレベル変換を行う。
【００２４】
可変クロック信号発生回路１０９は、クロック端子Ｐ５およびモード端子Ｐ３、Ｐ４に接続されている。可変クロック信号発生回路１０９は、この実施の形態においては、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路によって構成されている。
【００２５】
図１において、１１１は、ＰＬＬ逓倍回路であり、１１０は、逓倍比制御回路である。ＰＬＬ逓倍回路１１１は、特に制限されないが、電圧制御発振回路（ＶＣＯ、図示しない）と、分周回路（図示しない）と、位相比較回路（図示しない）とを備えている。この場合、電圧制御発振回路によって発生したクロック信号が、内部クロック信号ＩＣＫとされる。この内部クロック信号ＩＣＫは、分周回路によって分周され、分周により得られた分周クロック信号と、外部クロック信号ＥＣＫとの間の位相差が、位相比較回路により制御電圧へ変換され、この制御電圧が電圧制御発振回路の制御電圧とされる。電圧制御発振回路は、制御電圧に応じた周波数のクロック信号を発生するため、分周回路に設定される分周比に従って、外部クロック信号ＥＣＫの周波数を逓倍化した周波数を有する内部クロック信号ＩＣＫが発生することになる。
【００２６】
逓倍比制御回路１１０は、モード信号ＭＯＤ１、ＭＯＤ２の値に従って、分周回路の分周比を設定する。この実施の形態においては、モード信号が２個であるため、モード信号によって４種類の逓倍比を指定することが可能である。言い換えるならば、４種類の逓倍比のうちの１つの逓倍比を、モード信号ＭＯＤ１とモード信号ＭＯＤ２のそれぞれのデジタル値の組み合わせによって指定することが可能である。また、モード信号ＭＯＤ１、ＭＯＤ２によって、逓倍比が設定されることから、モード信号ＭＯＤ１，ＭＯＤ２により内部クロック信号ＩＣＫの周波数を指定していると見なすこともできる。
【００２７】
電圧変換回路１１５は、電圧設定回路１０７と、電圧設定回路１０７からの電圧情報Ｖ１〜Ｖ４を選択する選択回路（セレクタ）１０６と、選択回路１０６によって選択された電圧情報Ｖ５をアナログ電圧Ｖ６へ変換するデジタル／アナログ変換回路（以下、Ｄ／Ａ変換回路とも称する）１０５とを備えている。さらに、電圧変換回路１１５は、アナログ電圧Ｖ６の電圧値に従った電圧値を有する降圧電圧Ｖｄｄを出力する電圧レギュレータ１０３を備えている。
【００２８】
電圧レギュレータ１０３は、電圧端子Ｐ２から電源電圧Ｖｃｃを受け、アナログ電圧Ｖ６の電圧値に従った降圧電圧となるように、電源電圧Ｖｃｃを降圧する。電圧レギュレータ１０３により形成された降圧電圧Ｖｄｄは、電圧変換回路１１５の出力とされ、複数の内部回路ブロックに供給される。図１には、内部回路ブロック（回路）の例として、マイクロコントローラ１０１と入出力回路１０２が示されている。既に述べたように、マイクロコントローラ１０１は、供給された降圧電圧Ｖｄｄを動作電圧として用い、入出力回路１０２は、供給された降圧電圧Ｖｄｄをレベル変換のために用いる。勿論、降圧電圧Ｖｄｄが供給される内部回路ブロックは、マイクロコントローラ１０１および入出力回路１０２だけに限定されるものではない。
【００２９】
電圧レギュレータ１０３は、この実施の形態においては、１対の入力ノードを有する比較回路１０４と、Ｐチャンネル型ＭＯＳＦＥＴＴ１と、Ｎチャンネル型ＭＯＳＦＥＴＴ２とを有している。Ｐチャンネル型ＭＯＳＦＥＴＴ１のソースは、電圧配線を介して電圧端子Ｐ２に接続され、そのドレインは、出力ノードｎＶに接続され、そのゲートは比較回路１０４の出力ノードに接続されている。また、Ｎチャンネル型ＭＯＳＦＥＴＴ２のドレインは、出力ノードｎＶに接続され、そのソースには図示されていない接地電圧端子に接続されている。接地電圧端子には、接地電圧Ｖｓが給電されるため、Ｎチャンネル型ＭＯＳＦＥＴＴ２のソースには、接地電圧Ｖｓが供給されることになる。また、このＮチャンネル型ＭＯＳＦＥＴＴ２のゲートには、制御回路ＣＮＴからリセット信号ＲＳＴが供給される。比較回路１０４の１対の入力ノードのうちの一方の入力ノードには、アナログ電圧Ｖ６が供給され、他方の入力ノードは、出力ノードｎＶに接続されている。
【００３０】
比較回路１０４には、電源電圧Ｖｃｃと接地電圧Ｖｓが給電されており、電源電圧Ｖｃｃを動作電圧として、比較動作を行う。この比較動作において、比較回路１０４は、その１対の入力ノード間の電圧差に応じた電圧を、その出力ノードから出力する。すなわち、比較回路１０４は、出力ノードｎＶにおける電圧とアナログ電圧Ｖ６との電圧差に応じた電圧をＰチャンネル型ＭＯＳＦＥＴＴ１のゲートに供給する。Ｐチャンネル型ＭＯＳＦＥＴＴ１は、ゲートに供給されている比較回路１０４からの電圧に従って、その抵抗値が変化する。比較回路１０４およびＰチャンネル型ＭＯＳＦＥＴＴ１は、出力ノードｎＶにおける電圧が、アナログ電圧Ｖ６の電圧値に等しくなるように作用する。これにより、出力ノードｎＶにおける電圧は、アナログ電圧Ｖ６の電圧値に応じた値となる。この出力ノードｎＶにおける電圧が、降圧電圧Ｖｄｄとして、電圧変換回路１１５から出力される。
【００３１】
電圧変換回路１１５におけるＮチャンネル型ＭＯＳＦＥＴＴ２は、電圧変換回路１１５をリセットするとき、制御回路ＣＮＴからリセット信号ＲＳＴが供給される。制御回路ＣＮＴからリセット信号ＲＳＴがＮチャンネル型ＭＯＳＦＥＴＴ２のゲートに供給されることにより、Ｎチャンネル型ＭＯＳＦＥＴＴ２はオン状態となり、出力ノードｎＶは、接地電圧Ｖｓとなり、電圧変換回路１１５は、リセット状態となる。
【００３２】
制御回路ＣＮＴは、電圧変換回路１１５、可変クロック信号発生回路１０９およびマイクロコントローラ１０１を制御する複数の制御信号を形成する。同図では、電圧変換回路１１５を制御する制御信号として、リセット信号ＲＳＴのみが明示されている。
【００３３】
電圧設定回路１０７は、複数のレジスタ１０７−１〜１０７−４を有している。複数のレジスタ１０７−１〜１０７−４のそれぞれは、不揮発性メモリにより構成されている。例えば、電気的に書き換え可能な不揮発性メモリによって、それぞれのレジスタ１０７−１〜１０７−４は構成されている。電気的に書き換え可能な不揮発性メモリとして、この実施の形態においては、フラッシュメモリが用いられている。複数のレジスタ１０７−１〜１０７−４のそれぞれには、予め電圧情報が書き込まれる。この実施の形態においては、半導体チップ２０２に、書き込み回路１０８および端子ＰＩ１、ＰＩ２が形成されており、この書き込み回路１０８および端子ＰＩ１、ＰＩ２を用いて、レジスタ１０７−１〜１０７−４のそれぞれに、予め電圧情報が書き込まれる。
【００３４】
この実施の形態においては、半導体メーカが、半導体装置１００を提供する前に、端子ＰＩ１、ＰＩ２を用いて、レジスタ１０７−１〜１０７−４から所望のレジスタを選択する選択情報を、書き込み回路１０８へ供給し、次に、所望のレジスタに格納すべき電圧情報を、端子ＰＩ１、ＰＩ２を介して書き込み回路１０８へ供給する。書き込み回路１０８は、供給された選択情報に従って、レジスタ１０７−１〜１０７−４からレジスタを特定し、特定したレジスタに対して、供給された電圧情報を書き込む。このようにして、半導体メーカが、半導体装置１００を提供する前に、予め、レジスタ１０７−１〜１０７−４のそれぞれに、電圧情報を書き込んでおく。端子ＰＩ１、ＰＩ２は、半導体メーカが、レジスタ１０７−１〜１０７−４のそれぞれに電圧情報を書き込むために用いられる。そのため、特に制限されないが、端子ＰＩ１、ＰＩ２は、半導体装置１００の端子として、半導体装置１００から引き出されていない。なお、書き込み回路１０８および端子ＰＩ１、ＰＩ２は、電圧変換回路１１５を構成する要素（回路ブロックおよび端子）の一部と見なすこともできる。
【００３５】
電圧設定回路１０７内のレジスタ１０７−１〜１０７−４に予め書き込まれ、格納された電圧情報は、電圧設定回路１０７から電圧情報Ｖ１〜Ｖ４として出力される。すなわち、レジスタ１０７−１に書き込まれた電圧情報は、電圧情報Ｖ１として出力され、レジスタ１０７−２に書き込まれた電圧情報は、電圧情報Ｖ２として出力され、レジスタ１０７−３に書き込まれた電圧情報は、電圧情報Ｖ３として出力され、レジスタ１０７−４に書き込まれた電圧情報は、電圧情報Ｖ４として出力される。特に制限されないが、これらの電圧情報Ｖ１〜Ｖ４は、時間的に実質的に同時に、電圧設定回路１０７から出力される。
【００３６】
電圧設定回路１０７から出力された電圧情報Ｖ１〜Ｖ４のそれぞれは、選択回路１０６に供給される。選択回路１０６は、モード端子Ｐ３、Ｐ４に接続されており、当該モード端子Ｐ３、Ｐ４へ供給されるモード信号ＭＯＤ１、ＭＯＤ２に従って、電圧情報Ｖ１〜Ｖ４のうちの１つの電圧情報を選択し、選択した電圧情報を電圧情報Ｖ５として、Ｄ／Ａ変換回路１０５へ供給する。この実施の形態においては、モード信号が２個であるため、モード信号ＭＯＤ１、ＭＯＤ２のそれぞれのデジタル値の組み合わせにより、４個の電圧情報Ｖ１〜Ｖ４のうちの１つを指定して、選択することが可能である。
【００３７】
Ｄ／Ａ変換回路１０５は、供給された電圧情報Ｖ５をアナログ電圧Ｖ６へ変換し、電圧レギュレータ１０３へ供給する。これにより、モード信号ＭＯＤ１、ＭＯＤ２により指定された電圧情報に対応した電圧値を有する降圧電圧Ｖｄｄが、マイクロコントローラ１０１、入出力回路１０２のような内部回路ブロックへ供給される。言い換えるならば、モード信号ＭＯＤ１、ＭＯＤ２により指定された降圧電圧の電圧値が、マイクロコントローラ１０１、入出力回路１０２のような内部回路ブロックへ供給されることになる。
【００３８】
この実施の形態においては、モード端子Ｐ３、Ｐ４に供給されるモード信号ＭＯＤ１、ＭＯＤ２によって、可変クロック信号発生回路１０９において発生する内部クロック信号ＩＣＫの周波数（逓倍比）と、電圧変換回路１１５において出力される降圧電圧Ｖｄｄの電圧値が、連動して指定される。すなわち、内部クロック信号ＩＣＫの周波数（逓倍比）と、降圧電圧Ｖｄｄの電圧値とが、１対１に対応し、互いに対応する内部クロック信号ＩＣＫの周波数（逓倍比）と降圧電圧Ｖｄｄの電圧値に対して、モード信号ＭＯＤ１、ＭＯＤ２の１つの組み合わせが対応している。これにより、特定の組み合わせのモード信号ＭＯＤ１、ＭＯＤ２が、モード端子Ｐ３、Ｐ４に供給されることにより、その特定の組み合わせに対応した周波数の内部クロック信号ＩＣＫが可変クロック信号発生回路１０９によって発生され、さらに、その特定の組み合わせに対応した電圧値を有する降圧電圧Ｖｄｄが、電圧変換回路１１５から出力される。次に、この一例を示して説明する。
【００３９】
先ず、外部クロック信号ＥＣＫは、４０ＭＨｚであり、可変クロック信号発生回路１０９に設定することが可能な逓倍比は、２倍、３倍、４倍および５倍の４種類であるとする。また、モード信号ＭＯＤ１がデジタル値“０”でモード信号ＭＯＤ２がデジタル値“０”の組み合わせのとき、可変クロック信号発生回路１０９における逓倍比制御回路１１０が、ＰＬＬ逓倍回路１１１の分周回路に、２倍の逓倍比に相当する分周比を設定するものとする。モード信号ＭＯＤ１がデジタル値“１”でモード信号ＭＯＤ２がデジタル値“０”の組み合わせのとき、可変クロック信号発生回路１０９における逓倍比制御回路１１０が、ＰＬＬ逓倍回路１１１の分周回路に、３倍の逓倍比に相当する分周比を設定し、モード信号ＭＯＤ１がデジタル値“０”でモード信号ＭＯＤ２がデジタル値“１”の組み合わせのとき、可変クロック信号発生回路１０９における逓倍比制御回路１１０が、ＰＬＬ逓倍回路１１１の分周回路に、４倍の逓倍比に相当する分周比を設定するものとする。
【００４０】
同様に、モード信号ＭＯＤ１がデジタル値“１”でモード信号ＭＯＤ２がデジタル値“１”の組み合わせのとき、可変クロック信号発生回路１０９における逓倍比制御回路１１０が、ＰＬＬ逓倍回路１１１の分周回路に、５倍の逓倍比に相当する分周比を設定するものとする。また、半導体装置１００の外部から給電される電源電圧Ｖｃｃは、３．３Ｖであるものとする。
【００４１】
例えば、２倍の逓倍比を、電圧情報Ｖ１に応じた降圧電圧Ｖｄｄに対応させるとした場合、選択回路１０６は、モード信号ＭＯＤ１、ＭＯＤ２の組み合わせが”０”、”０”のときに、電圧情報Ｖ１を電圧情報Ｖ５として、Ｄ／Ａ変換回路１０５へ供給する。また、３倍の逓倍比を、電圧情報Ｖ２に応じた降圧電圧Ｖｄｄに対応させるとした場合には、選択回路１０６は、モード信号ＭＯＤ１、ＭＯＤ２の組み合わせが、”１”、”０”のとき、電圧情報Ｖ２を電圧情報Ｖ５として、Ｄ／Ａ変換回路１０５へ供給する。さらに、４倍の逓倍比を、電圧情報Ｖ３に応じた降圧電圧Ｖｄｄに対応させるとした場合、選択回路１０６は、モード信号ＭＯＤ１、ＭＯＤ２の組み合わせが”０”、”１”のとき、電圧情報Ｖ３を電圧情報Ｖ５として、Ｄ／Ａ変換回路１０５へ供給する。同様に、５倍の逓倍比を、電圧情報Ｖ４に応じた降圧電圧Ｖｄｄに対応させるとした場合。選択回路１０６は、モード信号ＭＯＤ１、ＭＯＤ２の組み合わせが”１”、”１”のとき、電圧情報Ｖ４を電圧情報Ｖ５として、Ｄ／Ａ変換回路１０５へ供給する。
【００４２】
逓倍比が２倍、３倍、４倍、５倍と高くなるのに従って、内部クロック信号ＩＣＫの周波数が高くなる。外部クロック信号ＥＣＫの周波数は、例として４０ＭＨｚにしたため、逓倍比が２倍、３倍、４倍、５倍と高くなるのに従って、内部クロック信号ＩＣＫの周波数は、８０ＭＨｚ、１２０ＭＨｚ、１６０ＭＨｚ、２００ＭＨｚと高くなる。内部クロック信号ＩＣＫの周波数が高くなるのに従って、マイクロコントローラ１０１の動作速度も速くなる。動作速度が速くなるのに合わせて、マイクロコントローラ１０１に供給される降圧電圧Ｖｄｄの電圧値を絶対値的に大きくすることによって、マイクロコントローラ１０１の動作が不安定になるのを避けることができる。
【００４３】
そのため、Ｄ／Ａ変換回路１０５によってアナログ電圧Ｖ６に変換したとき、最も高い電圧値となるような電圧情報（Ｖ４）を、レジスタ１０７−４へ書き込み、２番目に高くなるような電圧情報（Ｖ３）を、レジスタ１０７−３へ書き込み、３番目に高くなるような電圧情報（Ｖ２）を、レジスタ１０７−２へ書き込む。同様に、アナログ電圧Ｖ６に変換したときに、最も低い電圧値となるような電圧情報（Ｖ１）を、レジスタ１０７−１へ書き込む。例えば、半導体装置１００を提供する前に、半導体メーカは、レジスタ１０７−１に対して、Ｄ／Ａ変換したときの電圧（アナログ電圧Ｖ６）の値が１．３５Ｖになるような電圧情報（Ｖ１）を書き込み、レジスタ１０７−２に対しては、Ｄ／Ａ変換したときの電圧（アナログ電圧Ｖ６）の値が１．４０Ｖになるような電圧情報（Ｖ２）を書き込む。同様に、レジスタ１０７−３に対しては、Ｄ／Ａ変換したときの電圧（アナログ電圧Ｖ６）の値が１．４５Ｖになるような電圧情報（Ｖ３）を書き込み、レジスタ１０７−４に対しては、Ｄ／Ａ変換したときの電圧（アナログ電圧Ｖ６）の値が１．５０Ｖになるような電圧情報（Ｖ４）を書き込む。レジスタ１０７−１〜１０７−４のそれぞれに対して電圧情報を書き込み、格納した後で、半導体メーカは、出荷する。
【００４４】
実施の形態においては、モード端子Ｐ３、Ｐ４に供給するモード信号ＭＯＤ１、ＭＯＤ２により、マイクロコントローラ１０１へ供給される降圧電圧Ｖｄｄの電圧値を指定することが可能となり、そのときマイクロコントローラ１０１に供給される内部クロック信号ＩＣＫの周波数に適した降圧電圧（動作電圧）を供給することが可能となる。例えば、マイクロコントローラ１０１に供給される内部クロック信号ＩＣＫの周波数が低いときには、モード信号ＭＯＤ１、ＭＯＤ２によって降圧電圧Ｖｄｄの電圧値を低くすることにより、低消費電力化を図ることが可能となる。
【００４５】
さらに、この実施の形態においては、モード信号ＭＯＤ１、ＭＯＤ２により、マイクロコントローラ１０１へ供給される内部クロック信号ＩＣＫの周波数と降圧電圧Ｖｄｄの電圧値とが連動して変わる。そのため、マイクロコントローラ１０１へ供給される内部クロック信号ＩＣＫの周波数の変更に合わせて、動作電圧である降圧電圧Ｖｄｄの電圧値が変わるようになる。その結果として、簡便な操作で、半導体装置１００の低消費電力化を図ることが可能である。
【００４６】
また、レジスタ１０７−１〜１０７−４に格納すべき電圧情報（Ｖ１〜Ｖ４）は、その半導体装置１００を製造する半導体製造メーカが、求めるため、内部クロック信号ＩＣＫのそれぞれの周波数に適した降圧電圧に対応する情報とすることが可能である。内部クロック信号ＩＣＫの周波数に対して適していない降圧電圧が、マイクロコントローラ１０１に供給されることにより生じる不安定性を防ぐことが可能となる。また、低消費電力化に適した降圧電圧を設定することが可能となる。
【００４７】
さらに、電圧情報（Ｖ１〜Ｖ４）は、半導体装置１００のレジスタに格納されているため、電子装置メーカは、電圧情報を求める作業および／または電圧情報を半導体装置１００に供給する必要がないので、簡便となる。
【００４８】
図１において、１１４は、電子装置に含まれる他の半導体装置を示している。特に制限されないが、この実施の形態においては、他の半導体装置１１４から、半導体装置１００のモード端子Ｐ３、Ｐ４へ、モード信号ＭＯＤ１、ＭＯＤ２が供給される。勿論、モード信号ＭＯＤ１、ＭＯＤ２は、他の半導体装置１１４により形成することに限定されない。例えば、モード端子Ｐ３（Ｐ４）と電源電圧Ｖｃｃとの間に接続された第１スイッチおよびモード端子Ｐ３（Ｐ４）と接地電圧Ｖｓとの間に接続された第２スイッチにより、モード信号ＭＯＤ１（ＭＯＤ２）を形成するようにしてもよい。この場合、例えば第１スイッチをオン状態にすることにより、モード信号ＭＯＤ１（ＭＯＤ２）はデジタル値”１”となり、第２スイッチをオン状態にすることにより、モード信号ＭＯＤ１（ＭＯＤ２）はデジタル値”０”となる。なお、この場合、第１スイッチと第２スイッチは相補的にオン状態にされる。
【００４９】
また、図１において、１１３は、外部クロック信号ＥＣＫを発生するクロック発振回路である。この実施の形態においては、クロック発振回路１１３は、例えば水晶発振回路により構成され、周波数が一定の外部クロック信号ＥＣＫを発生する。
【００５０】
図１において、マイクロコントローラ１０１、入出力回路１０２、Ｄ／Ａ変換回路１０５、選択回路１０６、電圧設定回路１０７、書き込み回路１０８および可変クロック信号発生回路１０９には、それぞれに供給される接地電圧Ｖｓが明示されていないが、これらの回路にも、接地電圧Ｖｓが供給されているものと理解していただきたい。また、制御回路１１２にも、電源電圧Ｖｃｃおよび接地電圧Ｖｓが供給されているものと理解していただきたい。
【００５１】
特に制限されないが、図１に示すように、Ｄ／Ａ変換回路１０５、選択回路１０６、電圧設定回路１０７、書き込み回路１０８および可変クロック信号発生回路１０９には、電源電圧Ｖｃｃが給電され、電源電圧Ｖｃｃを動作電圧として動作している。
【００５２】
図２は、実施の形態に係わる半導体装置を有する電子装置の模式的な断面図である。電子装置は、マザーボード２００と、複数の半導体装置とを備えている。電子装置に含まれる複数の半導体装置のうち、図２には、図１に示した半導体装置１００と他の半導体装置１１４のみが記載されている。マザーボード２００には、複数の金属パッド２０７と、複数の金属パッド２０７間を接続する複数の配線とが形成されている。図２には、モード信号ＭＯＤ１、ＭＯＤ２を他の半導体装置１１４から半導体装置１００へ供給する配線のみが、配線２１２（２本）として例示されている。
【００５３】
半導体装置１００および１１４は、特に制限されないが、構造的には互いに類似しているので、ここでは、主に半導体装置１００の構造を説明する。半導体装置１００は、基板２０４と、基板２０４の一主面に形成された複数の金属パッドＰＰ１〜ＰＰｎとを有しており、基板２００の一主面に図１において説明した半導体チップ２０２が固着されている。図１では、図面を見易くするために、端子Ｐ１〜Ｐｎは、半導体チップ２０２の外側に配置されているように描いたが、端子Ｐ１〜Ｐｎのそれぞれは、半導体チップ２０２の一主面に形成された金属パッドにより構成されている。図２には、図１で説明した端子Ｐ３、Ｐ４およびＰｎに対応する金属パッドに対して、同じ符号Ｐ３、Ｐ４およびＰｎが付されている。半導体チップ２０２に形成された端子Ｐ１〜Ｐｎのそれぞれは、基板２０４に形成された対応する金属パッドＰＰ１〜ＰＰｎにリード線２０３を介して電気的に接続されている。
【００５４】
基板２０４は、複数に重ねられた絶縁層と絶縁層間に挟まれた金属層とを有しており、基板２０４の裏面（一主面に対向する面）には、複数の金属パッド２０５が形成されている。基板２０４において、絶縁層は部分的に開口され、開口された部分から金属層が、基板２０４の一主面に形成された金属パッドＰＰｎと、基板２０４の裏面に形成された金属パッド２０５とに接続されている。これにより、半導体チップ２０２に形成された金属パッド（端子）Ｐ１〜Ｐｎのそれぞれは、基板２０４の裏面に形成された金属パッド２０５に電気的に接続されている。基板２０４の裏面に形成された金属パッド２０５は、金属ボード２０６によって、マザーボード２００に形成された金属パッド２０７に電気的に接続されている。図２においては、半導体装置１００がマザーボード２００に固着された状態を示しているため、金属ボール２０６は、変形した状態として示されている。また、同図において、２０１は半導体チップ２０２等を覆うように充填されたレジンを示している。すなわち、レジンによって、半導体チップ２０２は封止されている。
【００５５】
このようにして、半導体チップ２０２に形成された金属パッド（端子）Ｐ１〜Ｐｎは、半導体装置１００の外部端子（金属バッド２０５）に接続されている。そのため、端子Ｐ１〜Ｐｎは、電気的には、半導体装置１００の外部端子と見なすことができる。
【００５６】
他の半導体装置１１４は、半導体装置１００と機能が異なるため、異なる内部回路ブロックが形成された半導体チップ２０８が、基板２０４に固着されている。また、図２において、Ｐｎ＋１およびＰｎ＋２は、半導体チップ２０８に形成された内部回路ブロックからのモード信号ＭＯＤ１、ＭＯＤ２が供給される金属パッド（端子）を示しており、ＰＰｎ＋１、ＰＰｎ＋２は、基板２０４に形成された金属パッドであり、リード線２０３を介して、金属パッド（端子）Ｐｎ＋１、Ｐｎ＋２に接続されている。モード信号ＭＯＤ１、ＭＯＤ２は、図２において矢印付きの線で示したように、他の半導体装置１１４内の内部回路ブロックから、半導体装置１００へ供給される。
【００５７】
なお、図１に示した端子ＰＩ１、ＰＩ２は、半導体チップ２０２に形成されているが、図２では省略されている。端子ＰＩ１、ＰＩ２も半導体チップ２０２に形成された金属パッドによって構成されているが、先に説明したように、半導体装置１００からは引き出されておらず、レジン２０１によって覆われている。
【００５８】
図１に示したレジスタ１０７−１〜１０７−４への電圧情報の書き込みは、レジンよって、半導体チップ２０２を封止する前に行われる。たとえば、半導体ウェハから半導体チップ２０２を切り出す前に、それぞれの半導体チップに形成されている端子ＰＩ１、ＰＩ２に針を当て、選択情報と電圧情報とが供給され、書き込み回路１０８によって書き込みが行われる。
【００５９】
図３は、半導体チップ２０２の模式的な平面図である。図３には、図２において符号Ａとして示した視点から、矢印付きの一点鎖線で示す方向に見たときの模式的な平面が示されている。また、図３では、図２に示したレジンが省略されており、この半導体チップ２０２は、基板２０４の一主面の中央部に固着されている。また、この実施の形態においては、半導体チップ２０２の一主面の４辺に沿って、端子Ｐ１〜Ｐｎが配置されている。
【００６０】
また、図３には、半導体チップ２０２における内部回路ブロックの配置が模式的に示されている。特に制限されないが、半導体チップ２０２において、端子Ｐ１〜Ｐｎによって囲まれた領域（Ａ）〜（Ｄ）に内部回路ブロックが形成されている。ここで、領域（Ａ）には、電圧変換回路１１５、書き込み回路１０８および可変クロック信号発生回路１０９が形成されており、領域（Ｂ）には、制御回路１１２が形成されており、領域（Ｃ）には、入出力回路１０２が形成されている。領域（Ｄ）には、複数の内部回路ブロック３００が形成されており、マイクロコントローラ１０１は、この領域（Ｄ）に形成されている複数の内部回路ブロック３００に含まれている。
【００６１】
＜変形例１＞
図１においては、モード端子Ｐ３、Ｐ４が、電圧変換回路１１５および可変クロック信号発生回路１０９に接続されていた。すなわち、モード端子Ｐ３、Ｐ４が、電圧変換回路１１５および可変クロック信号発生回路１０９に対して共通とされていた。この変形例１においては、電圧変換回路１１５および可変クロック信号発生回路１０９のそれぞれに対して、モード端子が別々に設けられる。すなわち、電圧変換回路１１５に対しては、図１に示すように、モード端子Ｐ３、Ｐ４が接続され、可変クロック信号発生回路１０９に対しては、端子Ｐｎ−１、Ｐｎが接続される。これにより、可変クロック信号発生回路１０９に対しては、端子Ｐｎ−１、Ｐｎからモード信号（ＭＯＤ１、ＭＯＤ２）が供給されることになる。
【００６２】
このようにすることにより、電子装置メーカは、内部クロック信号ＩＣＫの周波数と、降圧電圧Ｖｄｄとを別々に定めることが可能となり、自由度を増やすことが可能となる。
【００６３】
＜変形例２＞
図１においては、Ｄ／Ａ変換回路１０５、選択回路１０６、電圧設定回路１０７および可変クロック信号発生回路１０９のそれぞれには、電源端子Ｐ２から電源電圧Ｖｃｃが供給され、電源電圧Ｖｃｃを動作電圧として動作するようにしていた。これに対して変形例２においては、Ｄ／Ａ変換回路１０５、選択回路１０６、電圧設定回路１０７および可変クロック信号発生回路１０９のそれぞれに対して、降圧電圧Ｖｄｄが給電される。モード信号ＭＯＤ１、ＭＯＤ２によって降圧電圧Ｖｄｄの電圧値を低くすることにより、これらの内部回路ブロックにおける消費電力についても低減を図ることが可能となる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
例えば、実施の形態においては、降圧電圧Ｖｄｄおよび内部クロック信号ＩＣＫに基づいて動作する内部回路ブロックとしてマイクロコントローラを例にして説明したが、マイクロコントローラに限定されず、論理回路と順序回路とを組み合わせた回路ブロックであってもよいし、記憶回路であってもよい。また、電圧レギュレータ１０３は、容量素子を組み合わせて電源電圧Ｖｃｃを降圧するようにしてもよい。可変クロック信号発生回路１０９は、ＰＬＬ発振回路に限定されず、発振周波数を制御することが可能な構成であればよい。
【００６６】
さらに、実施の形態においては、半導体装置１００の外部から供給される電源電圧Ｖｃｃ（３．３Ｖ）を降圧する例を示したが、この電源電圧Ｖｃｃ（３．３Ｖ）を降圧した電圧をさらに電圧変換回路１１５において降圧するようにしてもよい。
【００６７】
勿論、実施の形態では、モード信号が２個であったが、これに限定されず、モード信号は、１個であってもよいし、３個以上であってもよい。モード信号の数が１個の場合には、電圧設定回路１０７におけるレジスタの数は２個にされ、モード信号の数が３個以上の場合には、電圧設定回路１０７におけるレジスタの数は８個以上にされる。モード信号の数を１個にすることにより、半導体装置１００におけるモード端子の数を低減することが可能となり、半導体装置１００の価格上昇を抑制することが可能となる。一方、モード信号の数を増やすことにより、内部クロック信号ＩＣＫの周波数と降圧電圧Ｖｄｄの電圧値を、よりきめ細やかに制御することが可能となり、消費電力もより細かく制御することが可能となる。
【００６８】
なお、半導体装置に給電される電源電圧に比べて、半導体装置内の内部回路ブロックの動作電圧が低い場合、半導体装置に電圧レギュレータを設け、電圧レギュレータからの降圧電圧を、内部回路ブロックの動作電圧とすることがある。この場合、電圧レギュレータから出力される降圧電圧の電圧値を調整することが可能となるように、半導体装置に調整のためのレジスタを設け、この調整用のレジスタに格納した情報により、電圧レギュレータから出力される降圧電圧の電圧値を調整することがある。これは、電圧レギュレータからの降圧電圧のバラツキを抑え、降圧電圧が一定の範囲内に収まるようにするためのものである。そのため、低消費電力化を図るために、半導体装置に設けられるレジスタとは異なるものである。
【符号の説明】
【００６９】
１００  半導体装置
１０１  マイクロコントローラ
１０２  入出力回路
１０３  電圧レギュレータ
１０４  比較回路
１０５  Ｄ／Ａ変換回路
１０６  選択回路
１０７  電圧設定回路
１０７−１〜１０７−４  レジスタ
１０８  書き込み回路
１０９  可変クロック信号発生回路
１１２  制御回路
１１５  電圧変換回路
２０２  半導体チップ
ＭＯＤ１、ＭＯＤ２  モード信号
Ｖｃｃ  電源電圧
Ｖｄｄ  降圧電圧
ＥＣＫ  外部クロック信号
ＩＣＫ  内部クロック信号
【図１】
2016063153.tif 000003
【図２】
2016063153.tif 000004
【図３】
2016063153.tif 000005