(57)【要約】      （修正有）【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＵＢにｐ型ウエルＰＷ１が形成され、ｐ型ウエルＰＷ１内に、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１とが互いに離間して形成されている。ｎ＋型半導体領域ＮＲ１は、バイポーラトランジスタのエミッタ用の半導体領域であり、ｐ型ウエルＰＷ１およびｐ＋型半導体領域ＰＲ１は、バイポーラトランジスタのベース用の半導体領域である。ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に電極ＦＰが形成され、電極ＦＰの少なくとも一部は、素子分離領域ＬＳに形成された溝ＴＲ内に埋め込まれている。電極ＦＰは、ｎ＋型半導体領域ＮＲ１に電気的に接続されている。【選択図】図１
2016152255.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを備える半導体装置であって、
半導体基板と、
前記半導体基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域に互いに離間して形成された、前記第１導電型の第２半導体領域および前記第１導電型とは逆の第２導電型の第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記半導体基板の主面に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成された第１電極と、
前記半導体基板上に、前記素子分離絶縁膜および前記第１電極を覆うように形成された層間絶縁膜と、
前記層間絶縁膜に埋め込まれた第１プラグ、第２プラグおよび第３プラグと、
を有し、
前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高く、
前記第１半導体領域および前記第２半導体領域は、前記バイポーラトランジスタのベース用の半導体領域であり、
前記第３半導体領域は、前記バイポーラトランジスタのエミッタ用の半導体領域であり、
前記第１プラグは、前記第３半導体領域上に配置されて、前記第３半導体領域と電気的に接続され、
前記第２プラグは、前記第１電極上に配置されて、前記第１電極と電気的に接続され、
前記第３プラグは、前記第２半導体領域上に配置されて、前記第２半導体領域と電気的に接続され、
前記第１プラグと前記第２プラグとは、電気的に接続され、
平面視において、前記第１電極は、前記第２半導体領域と前記第３半導体領域との間に形成され、
前記第１電極の少なくとも一部は、前記素子分離絶縁膜に形成された第１溝内に埋め込まれている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
平面視において、前記第１溝は、前記第２半導体領域と前記第３半導体領域との間に形成されている、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２半導体領域と前記第３半導体領域との間に位置する前記素子分離絶縁膜の下には、前記第１半導体領域が延在している、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記層間絶縁膜上に形成された第１配線および第２配線を更に有し、
前記第１配線は、前記第１プラグを介して前記第３半導体領域と電気的に接続され、かつ、前記第２プラグを介して前記第１電極と電気的に接続され、
前記第２配線は、前記第３プラグを介して前記第２半導体領域と電気的に接続されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１溝内に埋め込まれた部分の前記第１電極の直下の前記素子分離絶縁膜の厚みは、前記第１溝が形成されていない領域における前記素子分離絶縁膜の厚みよりも小さい、半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１溝内に埋め込まれた部分の前記第１電極の直下の前記素子分離絶縁膜の厚みは、前記第１溝が形成されていない領域における前記素子分離絶縁膜の厚みの半分以下である、半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第１溝内に埋め込まれた部分の前記第１電極の直下の前記素子分離絶縁膜の厚みは、５０ｎｍ以上である、半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記第１溝内に埋め込まれた部分の前記第１電極の直下の前記素子分離絶縁膜の厚みは、５０〜２００ｎｍである、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記素子分離絶縁膜は、ＬＯＣＯＳ酸化膜またはＳＴＩ絶縁膜である、半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１半導体領域を内包するように前記半導体基板に形成された、前記第２導電型の第４半導体領域と、
前記第４半導体領域内に、前記第１半導体領域と離間するように形成された、前記第２導電型の第５半導体領域と、
前記層間絶縁膜に埋め込まれた第４プラグと、
を更に有し、
前記第５半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも高く、
前記第４半導体領域および前記第５半導体領域は、前記バイポーラトランジスタのコレクタ用の半導体領域であり、
前記第４プラグは、前記第５半導体領域上に配置されて、前記第５半導体領域と電気的に接続されている、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記半導体基板に形成され、前記第４半導体領域の下に位置する、前記第２導電型の埋め込み半導体領域を更に有し、
前記埋め込み半導体領域の不純物濃度は、前記第４半導体領域の不純物濃度よりも高い、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記層間絶縁膜上に形成された第３配線を更に有し、
前記第３配線は、前記第４プラグを介して前記第５半導体領域と電気的に接続されている、半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記第２半導体領域、前記第３半導体領域および前記第５半導体領域を囲むように、前記半導体基板の主面に前記素子分離絶縁膜が形成されており、
前記素子分離絶縁膜上に形成された第２電極と、前記層間絶縁膜に埋め込まれた第５プラグとを更に有し、
前記第５プラグは、前記第２電極上に配置されて、前記第２電極と電気的に接続され、
前記第５プラグと前記第３プラグとは、電気的に接続され、
前記第２電極の少なくとも一部は、前記素子分離絶縁膜に形成された第２溝内に埋め込まれている、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、 
前記層間絶縁膜上に形成された第１配線および第２配線を更に有し、
前記第１配線は、前記第１プラグを介して前記第３半導体領域と電気的に接続され、かつ、前記第２プラグを介して前記第１電極と電気的に接続され、
前記第２配線は、前記第３プラグを介して前記第２半導体領域と電気的に接続され、かつ、前記第５プラグを介して前記第２電極と電気的に接続されている、半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
平面視において、前記第２電極は、前記第２半導体領域、前記第３半導体領域および第１電極を囲み、かつ、前記第１半導体領域と重なるように、形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、バイポーラトランジスタを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板に、エミッタ用の半導体領域と、ベース用の半導体領域と、コレクタ用の半導体領域とを形成することにより、バイポーラトランジスタを有する半導体装置が製造される。
【０００３】
特開２００７−３２９３１７号公報（特許文献１）および特開昭６０−１０３６６１号公報（特許文献２）には、バイポーラトランジスタを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２９３１７号公報
【特許文献２】特開昭６０−１０３６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
バイポーラトランジスタを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、バイポーラトランジスタを備える半導体装置である。前記半導体装置は、半導体基板と、前記半導体基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域に互いに離間して形成された前記第１導電型の第２半導体領域および第２導電型の第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記半導体基板の主面に形成された素子分離絶縁膜と、前記素子分離絶縁膜上に形成された第１電極と、を有している。前記半導体装置は、更に、前記半導体基板上に、前記素子分離絶縁膜および前記第１電極を覆うように形成された層間絶縁膜と、前記層間絶縁膜に埋め込まれた第１プラグ、第２プラグおよび第３プラグと、を有している。前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも高く、前記第１半導体領域および前記第２半導体領域は、前記バイポーラトランジスタのベース用の半導体領域であり、前記第３半導体領域は、前記バイポーラトランジスタのエミッタ用の半導体領域である。前記第１プラグは、前記第３半導体領域上に配置されて、前記第３半導体領域と電気的に接続され、前記第２プラグは、前記第１電極上に配置されて、前記第１電極と電気的に接続され、前記第３プラグは、前記第２半導体領域上に配置されて、前記第２半導体領域と電気的に接続され、前記第１プラグと前記第２プラグとは、電気的に接続されている。平面視において、前記第１電極は、前記第２半導体領域と前記第３半導体領域との間に形成され、前記第１電極の少なくとも一部は、前記素子分離絶縁膜に形成された第１溝内に埋め込まれている。
【発明の効果】
【０００８】
一実施の形態によれば、バイポーラトランジスタを有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】一実施の形態の半導体装置の要部平面図である。
【図３】一実施の形態の半導体装置の要部平面図である。
【図４】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図５】図４と同じ半導体装置の製造工程中の要部断面図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６と同じ半導体装置の製造工程中の要部断面図である。
【図８】図６に続く半導体装置の製造工程中の要部断面図である。
【図９】図８と同じ半導体装置の製造工程中の要部断面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０と同じ半導体装置の製造工程中の要部断面図である。
【図１２】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２と同じ半導体装置の製造工程中の要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４と同じ半導体装置の製造工程中の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６と同じ半導体装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８と同じ半導体装置の製造工程中の要部断面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０と同じ半導体装置の製造工程中の要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２と同じ半導体装置の製造工程中の要部断面図である。
【図２４】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４と同じ半導体装置の製造工程中の要部断面図である。
【図２６】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６と同じ半導体装置の製造工程中の要部断面図である。
【図２８】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８と同じ半導体装置の製造工程中の要部断面図である。
【図３０】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０と同じ半導体装置の製造工程中の要部断面図である。
【図３２】第１検討例の半導体装置の要部断面図である。
【図３３】第２検討例の半導体装置の要部断面図である。
【図３４】素子分離領域における溝の深さと、エミッタ・ベース間のブレークダウン電圧との相関を示すグラフである。
【図３５】第１変形例の半導体装置の要部平面図である。
【図３６】第２変形例の半導体装置の要部断面図である。
【図３７】第２変形例の半導体装置の要部平面図である。
【図３８】他の実施の形態の半導体装置の要部断面図である。
【図３９】他の実施の形態の半導体装置の要部平面図である。
【図４０】他の実施の形態の半導体装置の要部平面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。図１は、本実施の形態の半導体装置の要部断面図であり、図２および図３は、本実施の形態の半導体装置の要部平面図である。図２と図３とは、同じ平面領域が示されている。理解を簡単にするために、図２では、ｐ＋型半導体領域ＰＲ１、ｎ＋型半導体領域ＮＲ１、ｎ＋型半導体領域ＮＲ２および電極ＦＰに細線の斜線のハッチングを付し、図３では、ｐ＋型半導体領域ＰＲ１、ｎ＋型半導体領域ＮＲ１およびｎ＋型半導体領域ＮＲ２に細線の斜線のハッチングを付し、素子分離領域ＬＳに太線の斜線のハッチングを付してある。また、図３では、素子分離領域ＬＳに形成された溝ＴＲの位置を点線で示してある。図２および図３のＡ−Ａ線の断面図が、図１にほぼ対応している。
【００１４】
本実施の形態の半導体装置は、バイポーラトランジスタを有する半導体装置である。
【００１５】
以下、本実施の形態の半導体装置の構造について、図１〜図３を参照して具体的に説明する。
【００１６】
図１〜図３に示されるように、バイポーラトランジスタが、半導体基板ＳＵＢの主面に形成されている。
【００１７】
半導体基板ＳＵＢは、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の単結晶シリコンなどからなる半導体基板である基板本体ＳＢと、基板本体ＳＢの主面上に形成された、ｐ−型の単結晶シリコンなどからなるエピタキシャル層（半導体層、エピタキシャル半導体層）ＥＰとを有している。このため、半導体基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢとエピタキシャル層ＥＰとは、同じ導電型（ここではｐ型）であるが、基板本体ＳＢの不純物濃度（ｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高くなっており、基板本体ＳＢの抵抗率（比抵抗）は、エピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。
【００１８】
ここで、エピタキシャル層ＥＰのうち、ｐ−型の状態が維持されている領域を、ｐ−型エピタキシャル層ＥＰ１と称することとする。エピタキシャル層ＥＰ内には、ｎ＋型埋込領域ＮＢの上部、ｎ型ウエルＮＷ１、ｐ型ウエルＰＷ１、ｎ＋型半導体領域ＮＲ１、ｐ＋型半導体領域ＰＲ１、ｎ＋型半導体領域ＮＲ２およびｎ＋型シンカー領域ＮＳが形成されているが、それらを除く領域が、ｐ−型エピタキシャル層ＥＰ１に対応している。このため、ｐ−型エピタキシャル層ＥＰ１は、基板本体ＳＢと同じ導電型（ここではｐ型）であるが、ｐ−型エピタキシャル層ＥＰ１の不純物濃度（ｐ型不純物濃度）は、基板本体ＳＢの不純物濃度（ｐ型不純物濃度）よりも低く、ｐ−型エピタキシャル層ＥＰ１の抵抗率は、基板本体ＳＢの抵抗率よりも高い。
【００１９】
半導体基板ＳＵＢの主面（上面）には、絶縁膜からなる素子分離領域（素子分離絶縁膜、フィールド絶縁膜）ＬＳが形成されている。素子分離領域ＬＳは、素子分離絶縁膜とみなすことができる。ここでは、素子分離領域ＬＳとして、ＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜を形成した場合が示されているが、他の形態として、素子分離領域ＬＳとして、ＳＴＩ法により形成したＳＴＩ絶縁膜を用いることもできる。
【００２０】
ここで、ＬＯＣＯＳ酸化膜（ＬＯＣＯＳ分離膜）とは、ＬＯＣＯＳ（Local oxidation of silicon）法により形成された酸化膜（酸化シリコン膜）である。ＬＯＣＯＳ法とは、半導体基板の主面上に耐酸化膜（例えば窒化シリコン膜）を形成してから、半導体基板を熱酸化することにより、耐酸化膜で覆われていない領域の半導体基板の主面に、熱酸化膜（ＬＯＣＯＳ酸化膜）を選択的（局所的）に形成する手法であり、形成された熱酸化膜がＬＯＣＯＳ酸化膜（ＬＯＣＯＳ分離膜）である。
【００２１】
また、ＳＴＩ絶縁膜（ＳＴＩ分離膜）は、ＳＴＩ（Shallow Trench Isolation）法により形成された絶縁膜である。ＳＴＩ法とは、半導体基板の主面に溝を形成してから、その溝に絶縁膜を埋め込む手法であり、その溝に埋め込まれた絶縁膜が、ＳＴＩ絶縁膜（ＳＴＩ分離膜）である。
【００２２】
半導体基板ＳＵＢにおいて、基板本体ＳＢとエピタキシャル層ＥＰとの間には、ｎ型不純物が高濃度に導入（ドープ）されたｎ＋型埋込領域ＮＢが形成されている。ｎ＋型埋込領域ＮＢは、ｎ型不純物が高濃度に導入されたｎ＋型の半導体領域である。
【００２３】
エピタキシャル層ＥＰ内には、ｎ型ウエルＮＷ１が形成され、ｎ型ウエルＮＷ１内に、ｐ型ウエルＰＷ１が形成され、ｐ型ウエルＰＷ１内にｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ１が形成されている。
【００２４】
ｎ型ウエルＮＷ１は、ｎ＋型埋込領域ＮＢ上に形成されており、ｎ型ウエルＮＷ１の底面（下面）は、ｎ＋型埋込領域ＮＢに接している。ｎ型ウエルＮＷ１の側面は、ｐ−型エピタキシャル層ＥＰ１に接している。また、ｎ型ウエルＮＷ１の側面は、素子分離領域ＬＳの下に位置している。ｎ型ウエルＮＷ１は、ｎ型の半導体領域である。
【００２５】
ｐ型ウエルＰＷ１は、ｎ型ウエルＮＷ１に内包されるように形成されている。このため、ｐ型ウエルＰＷ１の底面（下面）および側面は、ｎ型ウエルＮＷ１に接している。また、ｐ型ウエルＰＷ１の側面は、素子分離領域ＬＳの下に位置している。ｐ型ウエルＰＷ１は、ｐ型の半導体領域である。
【００２６】
ｎ＋型半導体領域ＮＲ１は、ｐ型ウエルＰＷ１に内包されるように形成されている。このため、ｎ＋型半導体領域ＮＲ１の底面（下面）および側面は、ｐ型ウエルＰＷ１に接している。ｎ＋型半導体領域ＮＲ１は、ｎ型ウエルＮＷ１には接しておらず、ｎ＋型半導体領域ＮＲ１とｎ型ウエルＮＷ１との間には、ｐ型ウエルＰＷ１の一部が介在している。
【００２７】
ｐ＋型半導体領域ＰＲ１は、ｐ型ウエルＰＷ１に内包されるように形成されている。このため、ｐ＋型半導体領域ＰＲ１の底面（下面）および側面は、ｐ型ウエルＰＷ１に接している。ｐ＋型半導体領域ＰＲ１は、ｎ型ウエルＮＷ１には接しておらず、ｐ＋型半導体領域ＰＲ１とｎ型ウエルＮＷ１との間には、ｐ型ウエルＰＷ１の一部が介在している。また、ｐ型ウエルＰＷ１内にｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１とが形成されているが、ｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ１とは、互いに接しておらず、離間して形成されている。
【００２８】
ｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ１は、エピタキシャル層ＥＰの表層部に形成されており、従って半導体基板ＳＵＢの表層部に形成されている。このため、ｎ＋型半導体領域ＮＲ１の上面とｐ＋型半導体領域ＰＲ１の上面とは、エピタキシャル層ＥＰの上面（半導体基板ＳＵＢの上面）と一致している。ｎ＋型半導体領域ＮＲ１上と、ｐ＋型半導体領域ＰＲ１上とには、素子分離領域ＬＳは形成されておらず、平面視において、ｎ＋型半導体領域ＮＲ１は、周囲を素子分離領域ＬＳによって囲まれており、また、ｐ＋型半導体領域ＰＲ１も、周囲を素子分離領域ＬＳによって囲まれている。すなわち、ｎ＋型半導体領域ＮＲ１上とｐ＋型半導体領域ＰＲ１と後述のｎ＋型半導体領域ＮＲ２とは、それぞれ、半導体基板ＳＵＢの主面において、素子分離領域ＬＳに周囲を囲まれた活性領域（素子分離領域ＬＳが形成されていない領域）に形成されている。
【００２９】
ここで、「平面視」とは、半導体基板ＳＵＢの主面に平行な平面で見た場合に対応している。
【００３０】
ｎ型ウエルＮＷ１内には、更に、ｎ＋型半導体領域ＮＲ２およびｎ＋型シンカー領域ＮＳも形成されている。ｎ＋型半導体領域ＮＲ２は、エピタキシャル層ＥＰの表層部に形成されており、従って半導体基板ＳＵＢの表層部に形成されている。このため、ｎ＋型半導体領域ＮＲ２の上面は、エピタキシャル層ＥＰの上面（半導体基板ＳＵＢの上面）と一致している。ｎ＋型半導体領域ＮＲ２上には素子分離領域ＬＳは形成されておらず、平面視において、ｎ＋型半導体領域ＮＲ２は、周囲を素子分離領域ＬＳによって囲まれている。
【００３１】
また、平面視において、ｎ＋型半導体領域ＮＲ１とｎ＋型半導体領域ＮＲ２との間にｐ＋型半導体領域ＰＲ１が配置されている。このため、平面視において、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間には、素子分離領域ＬＳが介在し、ｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ２との間にも、素子分離領域ＬＳが介在している。
【００３２】
ｎ＋型シンカー領域ＮＳは、ｎ＋型埋込領域ＮＢに達するように、形成されている。このため、ｎ＋型シンカー領域ＮＳの底面（下面）は、ｎ＋型埋込領域ＮＢに接している。ｎ＋型シンカー領域ＮＳの側面は、ｎ型ウエルＮＷ１内に接している。ｎ＋型半導体領域ＮＲ２は、ｎ＋型シンカー領域ＮＳに内包されるように形成されている。このため、ｎ＋型半導体領域ＮＲ２の底面（下面）および側面は、ｎ＋型シンカー領域ＮＳに接している。ｎ＋型半導体領域ＮＲ２とｎ＋型埋込領域ＮＢとの間には、ｎ＋型シンカー領域ＮＳが介在している。また、ｎ＋型シンカー領域ＮＳとｐ型ウエルＰＷ１とは接しておらず、ｎ＋型シンカー領域ＮＳとｐ型ウエルＰＷ１との間には、ｎ型ウエルＮＷ１の一部が介在している。ｎ＋型シンカー領域ＮＳは、ｎ型不純物が高濃度に導入されたｎ＋型の半導体領域である。
【００３３】
ｎ＋型半導体領域ＮＲ２とｎ＋型シンカー領域ＮＳとｎ＋型埋込領域ＮＢとが連続的に繋がった状態になっている。ｎ＋型半導体領域ＮＲ２とｎ＋型シンカー領域ＮＳとｎ＋型埋込領域ＮＢとは、いずれもｎ型ウエルＮＷ１よりも不純物濃度が高い。このため、ｎ＋型半導体領域ＮＲ２は、ｎ＋型シンカー領域ＮＳを介してｎ＋型埋込領域ＮＢに、低抵抗で電気的に接続された状態になっている。
【００３４】
ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ２とは、互いに離間しており、平面視において、ｎ＋型半導体領域ＮＲ１とｎ＋型半導体領域ＮＲ２との間にｐ＋型半導体領域ＰＲ１が形成されている。このため、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ２とは、互いに接していない。ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間には、素子分離領域ＬＳが存在し、ｎ＋型半導体領域ＮＲ２とｐ＋型半導体領域ＰＲ１との間にも、素子分離領域ＬＳが存在している。
【００３５】
また、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に介在する素子分離領域ＬＳの直下には、ｐ型ウエルＰＷ１が存在している。すなわち、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に位置する素子分離領域ＬＳの下には、ｐ型ウエルＰＷ１が延在している。このため、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に位置する素子分離領域ＬＳの下面は、ｐ型ウエルＰＷ１に接している。従って、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間には、ｐ型ウエルＰＷ１の一部が介在している。
【００３６】
また、ｎ＋型半導体領域ＮＲ２とｐ＋型半導体領域ＰＲ１との間に介在する素子分離領域ＬＳの直下には、ｎ型ウエルＮＷ１の一部とｐ型ウエルＰＷ１の一部とが存在しており、素子分離領域ＬＳの直下の領域は、ｎ＋型半導体領域ＮＲ２側がｎ型ウエルＮＷ１であり、ｐ＋型半導体領域ＰＲ１側がｐ型ウエルＰＷ１になっている。このため、ｎ＋型半導体領域ＮＲ２とｐ＋型半導体領域ＰＲ１との間には、ｎ型ウエルＮＷ１の一部とｐ型ウエルＰＷ１の一部とが介在し、ｎ＋型半導体領域ＮＲ２側がｎ型ウエルＮＷ１であり、ｐ＋型半導体領域ＰＲ１側がｐ型ウエルＰＷ１になっている。
【００３７】
ｎ＋型半導体領域ＮＲ２がｎ型ウエルＮＷ１と接触せずに、ｎ＋型半導体領域ＮＲ２とｎ型ウエルＮＷ１との間にｎ＋型シンカー領域ＮＳの一部が介在する場合は、そのｎ＋型半導体領域ＮＲ２とｎ型ウエルＮＷ１との間に介在する部分のｎ＋型シンカー領域ＮＳと、ｎ型ウエルＮＷ１の一部と、ｐ型ウエルＰＷ１の一部とが、ｎ＋型半導体領域ＮＲ２とｐ＋型半導体領域ＰＲ１との間に介在する。
【００３８】
ｎ＋型埋込領域ＮＢは、基板本体ＳＢとエピタキシャル層ＥＰとの界面付近に、基板本体ＳＢとエピタキシャル層ＥＰとにわたって形成されている。このため、ｎ＋型埋込領域ＮＢの下部は、基板本体ＳＢに形成され、ｎ＋型埋込領域ＮＢの上部は、エピタキシャル層ＥＰに形成されている。
【００３９】
ｎ＋型埋込領域ＮＢの底面（下面）は、ｐ型となっている基板本体ＳＢに接している。ｎ＋型埋込領域ＮＢの上面は、主としてｎ型ウエルＮＷ１の底面に接しているが、ｎ型ウエルＮＷ１内に形成されたｎ＋型シンカー領域ＮＳの底面にも接している。ｎ型ウエルＮＷ１が形成されていない領域では、ｎ＋型埋込領域ＮＢの上面はｐ−型エピタキシャル層ＥＰ１に接している。ｎ＋型埋込領域ＮＢの側面のうち、下部はｐ型となっている基板本体ＳＢに接し、上部はｐ−型エピタキシャル層ＥＰ１に接している。
【００４０】
ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に介在する素子分離領域ＬＳには、溝ＴＲが形成されており、溝ＴＲ内を含む素子分離領域ＬＳ上に電極ＦＰが形成されている。溝ＴＲ内は、電極ＦＰによって埋め込まれている。平面視において、溝ＴＲは電極ＦＰに内包されている。電極ＦＰは、溝ＴＲ内を埋める部分と、溝ＴＲの外部で素子分離領域ＬＳ上に位置する（延在する）部分とを一体的に有している。電極ＦＰにプラグＰＧＦを接続できるのであれば、電極ＦＰは、溝ＴＲの外部で素子分離領域ＬＳ上に位置する（延在する）部分を有さない場合もあり得る。電極ＦＰは、フィールドプレート電極とみなすこともできる。
【００４１】
平面視において、溝ＴＲは、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に配置されている。このため、平面視において、電極ＦＰは、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に配置されている。電極ＦＰの直下には素子分離領域ＬＳが存在している。溝ＴＲの直下での素子分離領域ＬＳの厚みは、溝ＴＲの外部での素子分離領域ＬＳの厚みよりも、小さく（薄く）なっている。このため、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みは、溝ＴＲの外部に位置する部分の電極ＦＰの直下における素子分離領域ＬＳの厚みよりも、小さく（薄く）なっている。電極ＦＰの直下には、素子分離領域ＬＳがあり、更にその直下には、ｐ型ウエルＰＷ１があるため、上下方向に見ると、電極ＦＰは、素子分離領域ＬＳ（電極ＦＰの直下に位置する部分の素子分離領域ＬＳ）を介して、ｐ型ウエルＰＷ１と対向している。
【００４２】
電極ＦＰは、導電膜からなり、例えば不純物（リン、ホウ素またはヒ素など）を導入したポリシリコン膜（ドープトポリシリコン膜）からなる。他の形態として、電極ＦＰを構成する材料として、アルミニウム（Ａｌ）、銅（Ｃｕ）またはタングステン（Ｗ）などの金属材料を用いることもできる。
【００４３】
半導体基板ＳＵＢの主面（上面）上には、素子分離領域ＬＳおよび電極ＦＰを覆うように、絶縁膜として層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜などからなる。層間絶縁膜ＩＬの上面は平坦化されている。層間絶縁膜ＩＬとして、積層絶縁膜を用いることも可能であり、例えば、窒化シリコン膜と該窒化シリコン膜上の酸化シリコン膜との積層膜を層間絶縁膜ＩＬとして用いることもでき、その場合、窒化シリコン膜よりも酸化シリコン膜を厚くすることが好ましい。なお、積層絶縁膜とは、複数の絶縁膜からなる積層膜のことである。
【００４４】
層間絶縁膜ＩＬには、コンタクトホール（開口部、スルーホール、貫通孔）が形成され、コンタクトホール内には、例えばタングステン（Ｗ）膜を主体とする導電性のプラグ（接続用埋込導体、コンタクトプラグ）ＰＧが形成されている。すなわち、導電性のプラグＰＧが、層間絶縁膜ＩＬに形成されたコンタクトホールに埋め込まれている。プラグＰＧは、接続用のプラグであり、すなわちコンタクトプラグである。プラグＰＧは、複数形成されており、エミッタ用プラグＰＧＥ、ベース用プラグＰＧＢ、コレクタ用プラグＰＧＣ、およびプラグＰＧＦを有している。
【００４５】
ここで、プラグＰＧのうち、エミッタ用のｎ＋型半導体領域ＮＲ１上に配置されてそのエミッタ用のｎ＋型半導体領域ＮＲ１に電気的に接続されたプラグＰＧを、エミッタ用プラグＰＧＥと称することとする。また、プラグＰＧのうち、ベース用のｐ＋型半導体領域ＰＲ１上に配置されてそのベース用のｐ＋型半導体領域ＰＲ１に電気的に接続されたプラグＰＧを、ベース用プラグＰＧＢと称することとする。また、プラグＰＧのうち、コレクタ用のｎ＋型半導体領域ＮＲ２上に配置されてそのコレクタ用のｎ＋型半導体領域ＮＲ２に電気的に接続されたプラグＰＧを、コレクタ用プラグＰＧＣと称することとする。また、プラグＰＧのうち、電極ＦＰ上に配置されてその電極ＦＰに電気的に接続されたプラグＰＧを、プラグＰＧＦと称することとする。
【００４６】
エミッタ用プラグＰＧＥは、その底面がｎ＋型半導体領域ＮＲ１に接することにより、ｎ＋型半導体領域ＮＲ１と電気的に接続されている。ｎ＋型半導体領域ＮＲ１上に金属シリサイド層を形成した場合は、エミッタ用プラグＰＧＥは、ｎ＋型半導体領域ＮＲ１上の金属シリサイド層に接し、その金属シリサイド層を介してｎ＋型半導体領域ＮＲ１と電気的に接続される。
【００４７】
ベース用プラグＰＧＢは、その底面がｐ＋型半導体領域ＰＲ１に接することにより、ｐ＋型半導体領域ＰＲ１と電気的に接続されている。ｐ＋型半導体領域ＰＲ１上に金属シリサイド層を形成した場合は、ベース用プラグＰＧＢは、ｐ＋型半導体領域ＰＲ１上の金属シリサイド層に接し、その金属シリサイド層を介してｐ＋型半導体領域ＰＲ１と電気的に接続される。
【００４８】
コレクタ用プラグＰＧＣは、その底面がｎ＋型半導体領域ＮＲ２に接することにより、ｎ＋型半導体領域ＮＲ２と電気的に接続されている。ｎ＋型半導体領域ＮＲ２上に金属シリサイド層を形成した場合は、コレクタ用プラグＰＧＣは、ｎ＋型半導体領域ＮＲ２上の金属シリサイド層に接し、その金属シリサイド層を介してｎ＋型半導体領域ＮＲ２と電気的に接続される。
【００４９】
プラグＰＧＦは、その底面が電極ＦＰに接することにより、電極ＦＰと電気的に接続されている。電極ＦＰ上に金属シリサイド層を形成した場合は、プラグＰＧＦは、電極ＦＰ上の金属シリサイド層に接し、その金属シリサイド層を介して電極ＦＰと電気的に接続される。
【００５０】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上には、配線（第１層配線）Ｍ１が形成されている。
【００５１】
配線Ｍ１は、例えば、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に導電膜を形成してから、その導電膜をパターニングすることにより形成されており、その場合は、配線Ｍ１は、パターニングされた導電膜からなる。配線Ｍ１としては、例えばアルミニウム配線などを好適に用いることができる。他の形態として、配線Ｍ１として、ダマシン法で形成したダマシン配線（埋込配線）を用いることも可能である。層間絶縁膜ＩＬおよび配線Ｍ１よりも上層に、更に層間絶縁膜および配線が形成されているが、ここではその図示および説明は省略する。
【００５２】
ここで、配線Ｍ１のうち、プラグＰＧ（より特定的にはエミッタ用プラグＰＧＥ）を介してエミッタ用のｎ＋型半導体領域ＮＲ１に電気的に接続された配線Ｍ１を、エミッタ用配線Ｍ１Ｅと称することとする。なお、エミッタ用配線Ｍ１Ｅは、エミッタ用プラグＰＧＥを介してエミッタ用のｎ＋型半導体領域ＮＲ１と電気的に接続されるとともに、プラグＰＧＦを介して電極ＦＰと電気的に接続されている。また、配線Ｍ１のうち、プラグＰＧ（より特定的にはベース用プラグＰＧＢ）を介してベース用のｐ＋型半導体領域ＰＲ１に電気的に接続された配線Ｍ１を、ベース用配線Ｍ１Ｂと称することとする。また、配線Ｍ１のうち、プラグＰＧ（より特定的にはコレクタ用プラグＰＧＣ）を介してコレクタ用のｎ＋型半導体領域ＮＲ２に電気的に接続された配線Ｍ１を、コレクタ用配線Ｍ１Ｃと称することとする。エミッタ用配線Ｍ１Ｅとベース用配線Ｍ１Ｂとコレクタ用配線Ｍ１Ｃとは、互いに分離されている。すなわち、エミッタ用配線Ｍ１Ｅとベース用配線Ｍ１Ｂとは、導体を通じて接続されておらず、かつ、エミッタ用配線Ｍ１Ｅとコレクタ用配線Ｍ１Ｃとは、導体を通じて接続されておらず、かつ、ベース用配線Ｍ１Ｂとコレクタ用配線Ｍ１Ｃとは、導体を通じて接続されていない。
【００５３】
ベース用配線Ｍ１Ｂは、ベース用プラグＰＧＢ上を含む層間絶縁膜ＩＬに延在し、ベース用プラグＰＧＢと平面視において重なっており、ベース用プラグＰＧＢの上面がベース用配線Ｍ１Ｂと接することで、ベース用プラグＰＧＢとベース用配線Ｍ１Ｂとが電気的に接続されている。
【００５４】
コレクタ用配線Ｍ１Ｃは、コレクタ用プラグＰＧＣ上を含む層間絶縁膜ＩＬに延在し、コレクタ用プラグＰＧＣと平面視において重なっており、コレクタ用プラグＰＧＣの上面がコレクタ用配線Ｍ１Ｃと接することで、コレクタ用プラグＰＧＣとコレクタ用配線Ｍ１Ｃとが電気的に接続されている。
【００５５】
ベース用配線Ｍ１Ｂからベース用プラグＰＧＢを介してベース用のｐ＋型半導体領域ＰＲ１に所望のベース電圧を供給することができる。また、コレクタ用配線Ｍ１Ｃからコレクタ用プラグＰＧＣを介してコレクタ用のｎ＋型半導体領域ＮＲ２に所望のコレクタ電圧を供給することができる。
【００５６】
エミッタ用配線Ｍ１Ｅは、エミッタ用プラグＰＧＥ上とプラグＰＧＦ上とを含む層間絶縁膜ＩＬに延在し、エミッタ用プラグＰＧＥおよびプラグＰＧＦと平面視において重なっている。エミッタ用プラグＰＧＥの上面がエミッタ用配線Ｍ１Ｅと接することで、エミッタ用プラグＰＧＥとエミッタ用配線Ｍ１Ｅとが電気的に接続され、プラグＰＧＦの上面がエミッタ用配線Ｍ１Ｅと接することで、プラグＰＧＦとエミッタ用配線Ｍ１Ｅとが電気的に接続されている。エミッタ用配線Ｍ１Ｅからエミッタ用プラグＰＧＥを介してエミッタ用のｎ＋型半導体領域ＮＲ１に所望のエミッタ電圧を供給することができる。
【００５７】
エミッタ用プラグＰＧＥはエミッタ用配線Ｍ１Ｅに接続されているが、プラグＰＧＦもエミッタ用配線Ｍ１Ｅに接続されている。すなわち、電極ＦＰと、エミッタ用のｎ＋型半導体領域ＮＲ１とは、それぞれプラグＰＧを介して共通のエミッタ用配線Ｍ１Ｅに電気的に接続されている。つまり、電極ＦＰと、エミッタ用のｎ＋型半導体領域ＮＲ１とは、プラグＰＧＦ、エミッタ用配線Ｍ１Ｅおよびエミッタ用プラグＰＧＥを介して、電気的に接続されている。このため、エミッタ用配線Ｍ１Ｅからエミッタ用プラグＰＧＥを介してエミッタ用のｎ＋型半導体領域ＮＲ１に所望のエミッタ電圧が供給されるとともに、そのエミッタ用配線Ｍ１ＥからプラグＰＧＦを介して電極ＦＰに、エミッタ電圧と同じ電圧が供給されるようになっている。従って、電極ＦＰと、エミッタ用のｎ＋型半導体領域ＮＲ１とには、同じ電圧（エミッタ電圧）が供給され、両者は実質的に同電位になっている。つまり、電極ＦＰは、エミッタ用のｎ＋型半導体領域ＮＲ１と同電位に固定されている。
【００５８】
半導体基板ＳＵＢにはバイポーラトランジスタが形成されているが、ｎ＋型半導体領域ＮＲ１が、バイポーラトランジスタのエミッタ領域として機能し、ｐ型ウエルＰＷ１およびｐ＋型半導体領域ＰＲ１が、バイポーラトランジスタのベース領域として機能する。また、ｎ型ウエルＮＷ１、ｎ＋型埋込領域ＮＢ、ｎ＋型シンカー領域ＮＳおよびｎ＋型半導体領域ＮＲ２が、バイポーラトランジスタのコレクタ領域として機能する。エミッタ領域とベース領域との間に形成されるＰＮ接合面は、ｎ＋型半導体領域ＮＲ１とｐ型ウエルＰＷ１との間に形成されるＰＮ接合面に対応し、ベース領域とコレクタ領域との間に形成されるＰＮ接合面は、ｐ型ウエルＰＷ１とｎ型ウエルＮＷ１との間に形成されるＰＮ接合面に対応している。
【００５９】
このため、半導体基板ＳＵＢにおいて、コレクタ領域（ｎ型ウエルＮＷ１、ｎ＋型埋込領域ＮＢ、ｎ＋型シンカー領域ＮＳおよびｎ＋型半導体領域ＮＲ２）に内包されるように、ベース領域（ｐ型ウエルＰＷ１およびｐ＋型半導体領域ＰＲ１）が形成され、そのベース領域に内包されるように、エミッタ領域（ｎ＋型半導体領域ＮＲ１）が形成されている。言い換えると、半導体基板ＳＵＢにおいて、エミッタ領域（ｎ＋型半導体領域ＮＲ１）を取り囲むようにベース領域（ｐ型ウエルＰＷ１およびｐ＋型半導体領域ＰＲ１）が形成され、そのベース領域を取り囲むようにコレクタ領域（ｎ型ウエルＮＷ１、ｎ＋型埋込領域ＮＢ、ｎ＋型シンカー領域ＮＳおよびｎ＋型半導体領域ＮＲ２）が形成されている。
【００６０】
また、エミッタ用プラグＰＧＥ、あるいはエミッタ用プラグＰＧＥとエミッタ用配線Ｍ１Ｅとを合わせたものが、エミッタ電極として機能する。また、ベース用プラグＰＧＢ、あるいはベース用プラグＰＧＢとベース用配線Ｍ１Ｂとを合わせたものが、ベース電極として機能する。また、コレクタ用プラグＰＧＣ、あるいはコレクタ用プラグＰＧＣとコレクタ用配線Ｍ１Ｃとを合わせたものが、コレクタ電極として機能する。エミッタ用プラグＰＧＥからｎ＋型半導体領域ＮＲ１にエミッタ電圧が供給され、ベース用プラグＰＧＢからｐ＋型半導体領域ＰＲ１にベース電圧が供給され、コレクタ用プラグＰＧＣからｎ＋型半導体領域ＮＲ２にコレクタ電圧が供給される。
【００６１】
ｐ＋型半導体領域ＰＲ１のｐ型不純物濃度は、ｐ型ウエルＰＷ１のｐ型不純物濃度よりも高く、ｐ＋型半導体領域ＰＲ１は、ベース領域をベース電極に接続するコンタクト領域として機能することができる。ベース電極（ベース用プラグＰＧＢ）を高不純物濃度のｐ＋型半導体領域ＰＲ１に接続することで、コンタクト抵抗を低減することができる。一方、ｐ型ウエルＰＷ１は、ｐ＋型半導体領域ＰＲ１よりも低不純物濃度であり、ｐ型ウエルＰＷ１の不純物濃度は、ｐ＋型半導体領域ＰＲ１とは独立して設定することができる。このため、ｐ＋型半導体領域ＰＲ１を高不純物濃度にすることで、ベース電極（ベース用プラグＰＧＢ）のコンタクト抵抗を低減しながら、ｐ型ウエルＰＷ１の不純物濃度は、エミッタ領域（ｎ＋型半導体領域ＮＲ１）との間でＰＮ接合を形成するベース領域として好適な不純物濃度に設定することができる。
【００６２】
また、ｎ＋型埋込領域ＮＢ、ｎ＋型シンカー領域ＮＳおよびｎ＋型半導体領域ＮＲ２のそれぞれのｎ型不純物濃度は、ｎ型ウエルＮＷ１のｎ型不純物濃度よりも高い。ｎ型ウエルＮＷ１の不純物濃度は、ｎ＋型埋込領域ＮＢ、ｎ＋型シンカー領域ＮＳおよびｎ＋型半導体領域ＮＲ２とは独立して設定することができるため、ｎ型ウエルＮＷ１の不純物濃度を、ベース領域（ｐ型ウエルＰＷ１）との間でＰＮ接合を形成するコレクタ領域として好適な不純物濃度に設定することができる。また、ｎ型ウエルＮＷ１よりも高不純物濃度のｎ＋型埋込領域ＮＢおよびｎ＋型シンカー領域ＮＳを設けたことにより、コレクタ抵抗を低減することができる。ｎ＋型シンカー領域ＮＳは、ｎ＋型埋込領域ＮＢを半導体基板ＳＵＢの表面側に引き上げる引き上げ領域として機能することができる。また、ｎ＋型半導体領域ＮＲ２のｎ型不純物濃度は、ｎ＋型シンカー領域ＮＳのｎ型不純物濃度よりも高い。ｎ＋型半導体領域ＮＲ２は、コレクタ領域をコレクタ電極に接続するコンタクト領域として機能することができる。コレクタ電極（コレクタ用プラグＰＧＣ）を高不純物濃度のｎ＋型半導体領域ＮＲ２に接続することで、コンタクト抵抗を低減することができる。
【００６３】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図４〜図３１は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【００６４】
図４〜図３１のうち、図４、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８および図３０には、バイポーラトランジスタ形成領域１Ａの要部断面図が示されており、上記図２に相当する断面領域が示されている。また、図４〜図３１のうち、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９および図３１には、ｎＭＯＳＦＥＴ形成領域１ＢおよびｐＭＯＳＦＥＴ形成領域１Ｃの要部断面図が示されている。図４〜図３１には、バイポーラトランジスタ形成領域１Ａにバイポーラトランジスタが、ｎＭＯＳＦＥＴ形成領域１Ｂにｎチャネル型のＭＯＳＦＥＴが、ｐＭＯＳＦＥＴ形成領域１Ｃにｐチャネル型のＭＯＳＦＥＴが、それぞれ形成される様子が示されている。
【００６５】
ここで、バイポーラトランジスタ形成領域１Ａは、半導体基板ＳＵＢ（の主面）において、バイポーラトランジスタが形成される予定の領域である。また、ｎＭＯＳＦＥＴ形成領域１Ｂは、半導体基板ＳＵＢ（の主面）において、ｎチャネル型ＭＯＳＦＥＴが形成される予定の領域である。また、ｐＭＯＳＦＥＴ形成領域１Ｃは、半導体基板ＳＵＢ（の主面）において、ｐチャネル型ＭＯＳＦＥＴが形成される予定の領域である。
【００６６】
なお、本願において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)というときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）だけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００６７】
バイポーラトランジスタ形成領域１ＡとｎＭＯＳＦＥＴ形成領域１ＢとｐＭＯＳＦＥＴ形成領域１Ｃとは、同じ半導体基板ＳＵＢに存在している。すなわち、バイポーラトランジスタ形成領域１ＡとｎＭＯＳＦＥＴ形成領域１ＢとｐＭＯＳＦＥＴ形成領域１Ｃとは、同一の半導体基板ＳＵＢの主面の互いに異なる平面領域に対応している。
【００６８】
まず、図４および図５に示されるように、基板本体ＳＢを準備（用意）する。基板本体ＳＢは、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の単結晶シリコンなどからなる半導体基板である。
【００６９】
次に、バイポーラトランジスタ形成領域１Ａの基板本体ＳＢに、ｎ＋型埋込領域ＮＢを形成する。ｎ＋型埋込領域ＮＢは、例えば次のようにして形成することができる。
【００７０】
すなわち、基板本体ＳＢの表面のｎ＋型埋込領域ＮＢ形成予定領域にアンチモン（Ｓｂ）やヒ素（Ａｓ）などのｎ型不純物を導入し、導入したｎ型不純物を熱拡散させることにより、ｎ＋型埋込領域ＮＢを形成することができる。ｎ＋型埋込領域ＮＢは、基板本体ＳＢの表面から所定の深さにわたって形成される。
【００７１】
次に、図６および図７に示されるように、基板本体ＳＢの主面上に、エピタキシャル層ＥＰを形成する。これより、基板本体ＳＢの主面上にエピタキシャル層ＥＰが形成された半導体基板ＳＵＢが形成される。
【００７２】
エピタキシャル層ＥＰは、ｐ型不純物が導入されたｐ−型の単結晶シリコンなどからなり、エピタキシャル成長法を用いて形成することができる。エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）は、基板本体ＳＢの不純物濃度（ｐ型不純物濃度）よりも低い。
【００７３】
エピタキシャル層ＥＰは、ｎ＋型埋込領域ＮＢ上を含む基板本体ＳＢの主面全体上に形成される。エピタキシャル層ＥＰをエピタキシャル成長させる際に、ｎ＋型埋込領域ＮＢ中に含まれていたｎ型不純物が、エピタキシャル層ＥＰ側に拡散する。このため、基板本体ＳＢの主面上にエピタキシャル層ＥＰを形成すると、ｎ＋型埋込領域ＮＢの下部領域が基板本体ＳＢ内に形成され、ｎ＋型埋込領域ＮＢの上部領域は、エピタキシャル層ＥＰ内に形成された状態になる。但し、ｎ＋型埋込領域ＮＢは、エピタキシャル層ＥＰの表面には達しておらず、ｎ＋型埋込領域ＮＢの上面は、エピタキシャル層ＥＰの表面から、所定の深さだけ深い位置にあり、ｎ＋型埋込領域ＮＢ上には、ｐ−型のエピタキシャル層ＥＰが存在している。
【００７４】
次に、図８および図９に示されるように、バイポーラトランジスタ形成領域１Ａにおける半導体基板ＳＵＢのエピタキシャル層ＥＰに、ｎ型ウエルＮＷ１を形成する。ｎ型ウエルＮＷ１は、例えば次のようにして形成することができる。
【００７５】
すなわち、エピタキシャル層ＥＰのｎ型ウエルＮＷ１形成予定領域に、イオン注入法などを用いてリン（Ｐ）などのｎ型不純物を導入し、導入したｎ型不純物を熱拡散させることにより、ｎ型ウエルＮＷ１を形成することができる。この際、ｎ型ウエルＮＷ１の底面（下面）がｎ＋型埋込領域ＮＢに達するまで熱拡散させるため、ｎ型ウエルＮＷ１は、ｎ＋型埋込領域ＮＢ上に、ｎ＋型埋込領域ＮＢに接するように、形成された状態になる。このため、ｎ型ウエルＮＷ１の底面（下面）は、ｎ＋型埋込領域ＮＢの上面に接している。ｎ型ウエルＮＷ１は、エピタキシャル層ＥＰの表面から、ｎ＋型埋込領域ＮＢの上面までにわたって形成される。
【００７６】
次に、図１０および図１１に示されるように、半導体基板ＳＵＢに主面に、すなわちエピタキシャル層ＥＰの主面に、絶縁膜からなる素子分離領域ＬＳを形成する。
【００７７】
ここでは、素子分離領域ＬＳとして、ＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜を形成した場合が示されているが、他の形態として、素子分離領域ＬＳとして、ＳＴＩ法により形成したＳＴＩ絶縁膜を用いることもできる。
【００７８】
素子分離領域ＬＳとして、ＬＯＣＯＳ法を用いてＬＯＣＯＳ酸化膜を形成する場合は、具体的には、次のようにしてＬＯＣＯＳ酸化膜（素子分離領域ＬＳ）を形成することができる。
【００７９】
すなわち、まず、半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）上に、耐熱酸化膜として用いられる窒化シリコン膜を形成してから、フォトリソグラフィ技術およびエッチング技術を用いて、ＬＯＣＯＳ酸化膜を形成する予定の領域の窒化シリコン膜を除去する。これにより、ＬＯＣＯＳ酸化膜を形成する予定の領域には窒化シリコン膜が形成されておらず、ＬＯＣＯＳ酸化膜を形成しない予定の領域には窒化シリコン膜が形成されている状態が得られる。それから、熱酸化を行うことにより、窒化シリコン膜で覆われていない領域（すなわちＬＯＣＯＳ酸化膜を形成する予定の領域）の半導体基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）を酸化して、酸化シリコンからなるＬＯＣＯＳ酸化膜（素子分離領域ＬＳ）を形成する。この熱酸化の際には、窒化シリコン膜は耐熱酸化膜として機能する。このため、半導体基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）のうち、窒化シリコン膜で覆われている領域には、熱酸化膜は形成されず、従って、ＬＯＣＯＳ酸化膜（素子分離領域ＬＳ）は形成されない。このため、ＬＯＣＯＳ酸化膜（素子分離領域ＬＳ）は、半導体基板ＳＵＢの表面（すなわちエピタキシャル層ＥＰの表面）のうち、窒化シリコン膜で覆われていない領域に選択的（局所的）に形成される。その後、耐熱酸化膜として用いた窒化シリコン膜を、エッチングなどにより除去し、図１０および図１１には、この状態が示されている。
【００８０】
素子分離領域ＬＳとして、ＳＴＩ法を用いてＳＴＩ絶縁膜を形成する場合は、具体的には、次のようにしてＳＴＩ絶縁膜（素子分離領域ＬＳ）を形成することができる。
【００８１】
すなわち、エッチングなどにより半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）に素子分離溝（素子分離用の溝）を形成してから、酸化シリコン（例えばオゾンＴＥＯＳ（Tetraethoxysilane）酸化膜）などからなる絶縁膜を素子分離溝を埋めるように半導体基板ＳＵＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝の外部の不要な絶縁膜を除去し、かつ素子分離溝内に絶縁膜を残すことにより、素子分離溝を埋める絶縁膜（絶縁体）からなるＳＴＩ絶縁膜（素子分離領域ＬＳ）を形成することができる。
【００８２】
次に、図１２および図１３に示されるように、バイポーラトランジスタ形成領域１Ａにおける半導体基板ＳＵＢのエピタキシャル層ＥＰに、ｎ＋型シンカー領域ＮＳを形成する。ｎ＋型シンカー領域ＮＳは、例えば次のようにして形成することができる。
【００８３】
すなわち、エピタキシャル層ＥＰのｎ＋型シンカー領域ＮＳ形成予定領域に、イオン注入法などを用いてリン（Ｐ）などのｎ型不純物を導入し、導入したｎ型不純物を熱拡散させることにより、ｎ＋型シンカー領域ＮＳを形成することができる。この際、ｎ＋型シンカー領域ＮＳの底面（下面）がｎ＋型埋込領域ＮＢに達するまで熱拡散させるため、ｎ＋型シンカー領域ＮＳは、ｎ＋型埋込領域ＮＢ上に、ｎ＋型埋込領域ＮＢに接するように、形成された状態になる。このため、ｎ＋型シンカー領域ＮＳは、ｎ＋型埋込領域ＮＢの上面に接している。ｎ＋型シンカー領域ＮＳは、エピタキシャル層ＥＰの表面から、ｎ＋型埋込領域ＮＢの上面までにわたって形成される。エピタキシャル層ＥＰにおいて、ｎ＋型シンカー領域ＮＳは、ｎ型ウエルＮＷ１内に形成され、ｎ＋型シンカー領域ＮＳの不純物濃度（ｎ型不純物濃度）は、ｎ型ウエルＮＷ１の不純物濃度（ｎ型不純物濃度）よりも高い。
【００８４】
次に、バイポーラトランジスタ形成領域１Ａにおける半導体基板ＳＵＢのエピタキシャル層ＥＰに、ｐ型ウエルＰＷ１を形成する。ｐ型ウエルＰＷ１は、ホウ素（Ｂ）などのｐ型不純物をイオン注入することにより形成することができ、イオン注入の後には、熱拡散を行うことができるが、ｐ型ウエルＰＷ１の深さをそれほど深くする必要が無い場合は、熱拡散を省略することもできる。エピタキシャル層ＥＰにおいて、ｐ型ウエルＰＷ１は、ｎ型ウエルＮＷ１内に、エピタキシャル層ＥＰの表面から所定の深さにわたって形成される。
【００８５】
ｐ型ウエルＰＷ１の底面の深さは、ｎ型ウエルＮＷ１の底面の深さよりも浅いため、ｐ型ウエルＰＷ１の直下には、ｎ型ウエルＮＷ１が存在し、更にその直下には、ｎ＋型埋込領域ＮＢが存在している。ｐ型ウエルＰＷ１とｎ＋型シンカー領域ＮＳとは、互い離間しているため、ｐ型ウエルＰＷ１とｎ＋型シンカー領域ＮＳとの間には、ｎ型ウエルＮＷ１が存在している。
【００８６】
次に、ｎＭＯＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＵＢのエピタキシャル層ＥＰに、ｐ型ウエルＰＷ２を形成し、ｐＭＯＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＵＢのエピタキシャル層ＥＰに、ｎ型ウエルＮＷ２を形成する。
【００８７】
ｐ型ウエルＰＷ２は、ホウ素（Ｂ）などのｐ型不純物をイオン注入することにより形成することができ、ｎ型ウエルＮＷ２は、リン（Ｐ）などのｎ型不純物をイオン注入することにより形成することができる。イオン注入の後には、熱拡散を行うことができるが、ｐ型ウエルＰＷ２およびｎ型ウエルＮＷ２の深さをそれほど深くする必要が無い場合は、熱拡散を省略することもできる。
【００８８】
また、ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とを、同じ不純物濃度でかつ同じ深さで形成してもよい場合は、ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とを同工程で形成することができる。また、ｐ型ウエルＰＷ２とｐ型ウエルＰＷ１とを別工程で形成する場合は、ｐ型ウエルＰＷ１を先に形成しても、あるいは、ｐ型ウエルＰＷ２を先に形成してもよい。
【００８９】
次に、図１４および図１５に示されるように、素子分離領域ＬＳに溝ＴＲを形成する。溝ＴＲは、例えば次のようにして形成することができる。
【００９０】
すなわち、半導体基板ＳＵＢの主面上に、フォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、溝ＴＲを形成する予定の領域を露出する開口部を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて、素子分離領域ＬＳをエッチング（例えばドライエッチング）することにより、素子分離領域ＬＳに溝ＴＲを形成する。その後、このフォトレジストパターンは除去する。
【００９１】
溝ＴＲは、バイポーラトランジスタ形成領域１Ａの素子分離領域ＬＳに形成されるが、素子分離領域ＬＳを貫通してはおらず、溝ＴＲの底面（下面）は素子分離領域ＬＳの厚みの途中に位置している。このため、溝ＴＲの直下には、素子分離領域ＬＳが存在しているが、溝ＴＲの直下の素子分離領域ＬＳの厚みは、溝ＴＲが形成されていない領域における素子分離領域ＬＳの厚みよりも、溝ＴＲの深さの分だけ、小さく（薄く）なっている。
【００９２】
次に、図１６および図１７に示されるように、半導体基板ＳＵＢのエピタキシャル層ＥＰの表面に、ゲート絶縁膜用の絶縁膜ＧＦを形成する。絶縁膜ＧＦは、薄い酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。
【００９３】
絶縁膜ＧＦは、素子分離領域ＬＳが形成されていない領域のエピタキシャル層ＥＰの表面に形成される。このため、ｎＭＯＳＦＥＴ形成領域１ＢおよびｐＭＯＳＦＥＴ形成領域１Ｃだけでなく、バイポーラトランジスタ形成領域１Ａにおいても、エピタキシャル層ＥＰの表面に絶縁膜ＧＦが形成される。但し、ｎＭＯＳＦＥＴ形成領域１ＢおよびｐＭＯＳＦＥＴ形成領域１Ｃの絶縁膜ＧＦは、ゲート絶縁膜用に形成したものであるが、バイポーラトランジスタ形成領域１Ａの絶縁膜ＧＦは、ゲート絶縁膜としては用いられない。
【００９４】
次に、半導体基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）全面上に、すなわち、絶縁膜ＧＦおよび素子分離領域ＬＳ上に、導電膜としてシリコン膜ＰＳを形成（堆積）する。この際、溝ＴＲ内は、シリコン膜ＰＳにより埋め込まれる。
【００９５】
シリコン膜ＰＳは、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。成膜時はシリコン膜ＰＳをアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳを、多結晶シリコン膜からなるシリコン膜ＰＳに変えることもできる。また、シリコン膜ＰＳの成膜後に、シリコン膜ＰＳに不純物をイオン注入することなどにより、シリコン膜ＰＳを低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。この際、ｎＭＯＳＦＥＴ形成領域１Ｂのシリコン膜ＰＳとバイポーラトランジスタ形成領域１Ａのシリコン膜ＰＳとには、リン（Ｐ）などのｎ型不純物を導入し、ｐＭＯＳＦＥＴ形成領域１Ｃのシリコン膜ＰＳには、ホウ素（Ｂ）などのｐ型不純物を導入することが好ましい。シリコン膜ＰＳは、ゲート電極ＧＥ１，ＧＥ２形成用の導電膜と、電極ＦＰ形成用の導電膜とを兼ねている。
【００９６】
次に、図１８および図１９に示されるように、フォトリソグラフィ法およびエッチング法を用いてシリコン膜ＰＳをパターニングすることにより、電極ＦＰとゲート電極ＧＥ１とゲート電極ＧＥ２とを形成する。
【００９７】
電極ＦＰとゲート電極ＧＥ１とゲート電極ＧＥ２とは、それぞれパターニングされたシリコン膜ＰＳからなり、共通のシリコン膜ＰＳを用いて同工程で形成することができる。ゲート電極ＧＥ１は、ｎＭＯＳＦＥＴ形成領域１Ｂにおいて、ｐ型ウエルＰＷ２上に絶縁膜ＧＦを介して形成され、ゲート電極ＧＥ２は、ｐＭＯＳＦＥＴ形成領域１Ｃにおいて、ｎ型ウエルＮＷ２上に絶縁膜ＧＦを介して形成される。電極ＦＰは、バイポーラトランジスタ形成領域１Ａにおいて、素子分離領域ＬＳ上に、溝ＴＲ内を埋めるように形成される。
【００９８】
また、電極ＦＰとゲート電極ＧＥ１，ＧＥ２とは、共通の導電膜（ここではシリコン膜ＰＳ）を用いて同工程で形成することができるため、半導体装置の製造工程数を抑制することができる。
【００９９】
ゲート電極ＧＥ１がｎチャネル型ＭＩＦＦＥＴのゲート電極となり、そのゲート電極ＧＥ１の下に残存する絶縁膜ＧＦが、ｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜となる。また、ゲート電極ＧＥ２がｐチャネル型ＭＩＦＦＥＴのゲート電極となり、そのゲート電極ＧＥ２の下に残存する絶縁膜ＧＦが、ｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜となる。ゲート電極ＧＥ１，ＧＥ２で覆われない部分の絶縁膜ＧＦは、シリコン膜ＰＳをパターニングする際のドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０１００】
次に、図２０および図２１に示されるように、ゲート電極ＧＥ１をマスクとして用いてｎＭＯＳＦＥＴ形成領域１Ｂのｐ型ウエルＰＷ２にヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｐ型ウエルＰＷ２において、ゲート電極ＧＥ１の両側にｎ−型半導体領域ＥＸ１を形成する。また、ゲート電極ＧＥ２をマスクとして用いてｐＭＯＳＦＥＴ形成領域１Ｃのｎ型ウエルＮＷ２にホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、ｎ型ウエルＮＷ２において、ゲート電極ＧＥ２の両側にｐ−型半導体領域ＥＸ２を形成する。ｎ−型半導体領域ＥＸ１を形成するイオン注入とｐ−型半導体領域ＥＸ２を形成するイオン注入とは、どちらを先に行ってもよい。
【０１０１】
次に、図２２および図２３に示されるように、半導体基板ＳＵＢの主面上に、電極ＦＰおよびゲート電極ＧＥ１，ＧＥ２を覆うように、サイドウォールスペーサ形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチングすることにより、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールスペーサ（側壁絶縁膜）ＳＷを形成する。この際、ゲート電極ＧＥ１，ＧＥ２の側壁上だけでなく、電極ＦＰの側壁上にもサイドウォールスペーサＳＷが形成され得る。
【０１０２】
次に、図２４および図２５に示されるように、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷをマスクとして用いてｎＭＯＳＦＥＴ形成領域１Ｂのｐ型ウエルＰＷ２にヒ素（Ａｓ）などのｎ型不純物をイオン注入することにより、ｐ型ウエルＰＷ２において、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷからなる構造体の両側に、ｎ＋型半導体領域ＳＤ１を形成する。また、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷをマスクとして用いてｐＭＯＳＦＥＴ形成領域１Ｃのｎ型ウエルＮＷ２にホウ素（Ｂ）などのｐ型不純物をイオン注入することにより、ｎ型ウエルＮＷ２において、ゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷからなる構造体の両側に、ｐ＋型半導体領域ＳＤ２を形成する。
【０１０３】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも接合深さが深くかつ不純物濃度（ｎ型不純物濃度）が高く、また、ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも接合深さが深くかつ不純物濃度（ｐ型不純物濃度）が高い。ｎＭＯＳＦＥＴ形成領域１Ｂにおいて、ｎ−型半導体領域ＥＸ１およびｎ＋型半導体領域ＳＤ１により、ｎチャネル型ＭＯＳＦＥＴのＬＤＤ（lightly doped drain）構造を有するソース・ドレイン領域が形成される。また、ｐＭＯＳＦＥＴ形成領域１Ｃにおいて、ｐ−型半導体領域ＥＸ２およびｐ＋型半導体領域ＳＤ２により、ｐチャネル型ＭＯＳＦＥＴのＬＤＤ構造を有するソース・ドレイン領域が形成される。
【０１０４】
また、ｎ＋型半導体領域ＳＤ１を形成するイオン注入の際には、ｎＭＯＳＦＥＴ形成領域１Ｂにｎ＋型半導体領域ＳＤ１が形成されるだけでなく、バイポーラトランジスタ形成領域１Ａのエピタキシャル層ＥＰにｎ型不純物がイオン注入されることにより、ｎ＋型半導体領域ＮＲ１およびｎ＋型半導体領域ＮＲ２が形成される。また、ｐ＋型半導体領域ＳＤ２を形成するイオン注入の際には、ｐＭＯＳＦＥＴ形成領域１Ｃにｐ＋型半導体領域ＳＤ２が形成されるだけでなく、バイポーラトランジスタ形成領域１Ａのエピタキシャル層ＥＰにｐ型不純物がイオン注入されることにより、ｐ＋型半導体領域ＰＲ１が形成される。
【０１０５】
つまり、バイポーラトランジスタ形成領域１Ａのｎ＋型半導体領域ＮＲ１およびｎ＋型半導体領域ＮＲ２は、ｎＭＯＳＦＥＴ形成領域１Ｂのｎ＋型半導体領域ＳＤ１と、共通のイオン注入工程により形成され、また、バイポーラトランジスタ形成領域１Ａのｐ＋型半導体領域ＰＲ１は、ｐＭＯＳＦＥＴ形成領域１Ｃのｐ＋型半導体領域ＳＤ２と、共通のイオン注入工程により形成される。
【０１０６】
ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＮＲ１およびｎ＋型半導体領域ＮＲ２を形成するイオン注入の際には、ｐＭＯＳＦＥＴ形成領域１Ｃ全体と、バイポーラトランジスタ形成領域１Ａにおけるｐ＋型半導体領域ＰＲ１を形成すべき領域とを、フォトレジストパターンで覆っておけばよい。また、ｐ＋型半導体領域ＳＤ２およびｐ＋型半導体領域ＰＲ１を形成するイオン注入の際には、ｎＭＯＳＦＥＴ形成領域１Ｂ全体と、バイポーラトランジスタ形成領域１Ａにおけるｎ＋型半導体領域ＮＲ１，ＮＲ２を形成すべき領域とを、フォトレジストパターンで覆っておけばよい。また、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＮＲ１およびｎ＋型半導体領域ＮＲ２を形成するイオン注入と、ｐ＋型半導体領域ＳＤ２およびｐ＋型半導体領域ＰＲ１を形成するイオン注入とは、どちらを先に行ってもよい。
【０１０７】
次に、これまでに導入した不純物を活性化させるための熱処理である活性化アニールを行う。
【０１０８】
次に、必要に応じて、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２、ｎ＋型半導体領域ＮＲ１、ｎ＋型半導体領域ＮＲ２、ｐ＋型半導体領域ＰＲ１、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各表面（表層部分）に、サリサイド（Salicide：Self Aligned Silicide）技術などにより、それぞれ金属シリサイド層（図示せず）を形成する。金属シリサイド層を形成すれば、コンタクト抵抗などを低減できるが、金属シリサイド層の形成は省略することもできる。
【０１０９】
次に、図２６および図２７に示されるように、半導体基板ＳＵＢの主面上に、すなわちエピタキシャル層ＥＰ上に、素子分離領域ＬＳ、電極ＦＰ、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬとして、積層絶縁膜を用いることも可能である。層間絶縁膜ＩＬの成膜後、ＣＭＰ法により層間絶縁膜ＩＬの上面を研磨するなどして、層間絶縁膜ＩＬの上面の平坦性を高めることもできる。
【０１１０】
次に、図２８および図２９に示されるように、層間絶縁膜ＩＬにコンタクトホールを形成する。コンタクトホールは、例えば、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬをドライエッチングすることにより、形成することができる。コンタクトホールは、層間絶縁膜ＩＬを貫通している。
【０１１１】
次に、層間絶縁膜ＩＬのコンタクトホール内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１１２】
プラグＰＧを形成するには、例えば、コンタクトホールの内部（底部および側壁上）を含む層間絶縁膜ＩＬ上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、コンタクトホールを埋めるように形成する。それから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトホール内に埋め込まれて残存する主導体膜およびバリア導体膜からなるプラグＰＧを形成することができる。なお、図面の簡略化のために、図２８および図２９では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１１３】
バイポーラトランジスタ形成領域１Ａにおいては、プラグＰＧとして、エミッタ用プラグＰＧＥ、ベース用プラグＰＧＢ、コレクタ用プラグＰＧＣおよびプラグＰＧＦが形成される。エミッタ用プラグＰＧＥは、ｎ＋型半導体領域ＮＲ１上に形成されてｎ＋型半導体領域ＮＲ１と電気的に接続され、ベース用プラグＰＧＢは、ｐ＋型半導体領域ＰＲ１上に形成されてｐ＋型半導体領域ＰＲ１と電気的に接続される。また、コレクタ用プラグＰＧＣは、ｎ＋型半導体領域ＮＲ２上に形成されてｎ＋型半導体領域ＮＲ２と電気的に接続され、プラグＰＧＦは、電極ＦＰ上に形成されて電極ＦＰと電気的に接続される。ｎＭＯＳＦＥＴ形成領域１Ｂにおいては、ｎ＋型半導体領域ＳＤ１上とゲート電極ＧＥ１上とにそれぞれプラグＰＧが形成され、ｐＭＯＳＦＥＴ形成領域１Ｃにおいては、ｐ＋型半導体領域ＳＤ２上とゲート電極ＧＥ２上とにそれぞれプラグＰＧが形成される。
【０１１４】
次に、図３０および図３１に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に、第１層目の配線である配線Ｍ１を形成する。
【０１１５】
配線Ｍ１は、例えば、次のようにして形成することができる。すなわち、まず、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に、バリア導体膜とその上の主導体膜とその上のバリア導体膜とからなる積層導電膜を形成する。バリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなり、主導体膜は、例えば、アルミニウムを主体とする導体膜（アルミニウム膜またはアルミニウム合金膜）からなる。それから、その積層導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、パターニングされた積層導電膜からなる配線Ｍ１を形成することができる。図３０および図３１では、図面の簡略化のために、配線Ｍ１は、バリア導体膜および主導体膜を一体化して示してある。
【０１１６】
バイポーラトランジスタ形成領域１Ａにおいては、配線Ｍ１として、エミッタ用配線Ｍ１Ｅ、ベース用配線Ｍ１Ｂおよびコレクタ用配線Ｍ１Ｃが形成される。エミッタ用配線Ｍ１Ｅは、エミッタ用プラグＰＧＥを介してｎ＋型半導体領域ＮＲ１に電気的に接続されるとともに、プラグＰＧＦを介して電極ＦＰに電気的に接続される。また、ベース用配線Ｍ１Ｂは、ベース用プラグＰＧＢを介してｐ＋型半導体領域ＰＲ１に電気的に接続され、コレクタ用配線Ｍ１Ｃは、コレクタ用プラグＰＧＣを介してｎ＋型半導体領域ＮＲ２に電気的に接続される。また、ｎＭＯＳＦＥＴ形成領域１ＢおよびｐＭＯＳＦＥＴ形成領域１Ｃにも配線Ｍ１が形成され、その配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２、ゲート電極ＧＥ１あるいはゲート電極ＧＥ２などと電気的に接続される。
【０１１７】
また、ここでは、導電膜をパターニングすることにより配線Ｍ１を形成する場合について説明したが、他の形態として、配線Ｍ１として、ダマシン法で形成したダマシン配線（埋込配線）を用いることも可能である。
【０１１８】
その後、更に上層の層間絶縁膜および配線が形成されるが、ここではその図示および説明は省略する。
【０１１９】
＜検討例について＞
本発明者が検討した検討例の半導体装置について説明する。図３２は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、図３３は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、いずれも本実施の形態の上記図１に相当する断面が示されている。
【０１２０】
図３２に示される第１検討例の半導体装置および図３３に示される第２検討例の半導体装置は、いずれもバイポーラトランジスタを有する半導体装置である。
【０１２１】
図３２に示される第１検討例の半導体装置は、上記電極ＦＰに相当するものが形成されておらず、従って、上記溝ＴＲに相当するものや上記プラグＰＧＦに相当するものも形成されていない。従って、図３２に示される第１検討例の半導体装置では、層間絶縁膜ＩＬ上には上記エミッタ用配線Ｍ１Ｅの代わりにエミッタ用配線Ｍ１Ｅ１００が形成されている。
【０１２２】
それ以外の構成は、図３２に示される第１検討例の半導体装置も上記図１〜図３の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１２３】
バイポーラトランジスタの構成は、図３２に示される第１検討例の半導体装置も、上記図１〜図３の半導体装置とほぼ同様である。すなわち、上記図１〜図３の半導体装置と同様に、図３２に示される第１検討例の半導体装置においても、ｎ＋型半導体領域ＮＲ１が、バイポーラトランジスタのエミッタ領域として機能し、ｐ型ウエルＰＷ１およびｐ＋型半導体領域ＰＲ１が、バイポーラトランジスタのベース領域として機能する。また、ｎ型ウエルＮＷ１、ｎ＋型埋込領域ＮＢ、ｎ＋型シンカー領域ＮＳおよびｎ＋型半導体領域ＮＲ２が、バイポーラトランジスタのコレクタ領域として機能する。つまり、エミッタ領域を取り囲むようにベース領域が配置され、ベース領域を取り囲むようにコレクタ領域が配置されている。エミッタ用プラグＰＧＥからエミッタ用のｎ＋型半導体領域ＮＲ１にエミッタ電圧が供給され、ベース用プラグＰＧＢからベース用のｐ＋型半導体領域ＰＲ１にベース電圧が供給され、コレクタ用プラグＰＧＣからコレクタ用のｎ＋型半導体領域ＮＲ２にコレクタ電圧が供給される。
【０１２４】
図１〜図３の半導体装置と同様に、図３２に示される第１検討例の半導体装置においても、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の半導体基板ＳＵＢの主面には、素子分離領域ＬＳが形成されている。
【０１２５】
バイポーラトランジスタにおいては、エミッタ・ベース間に逆方向バイアスを印加すると、ｈＦＥ特性（電流増幅率：ベース電流に対するコレクタ電流の比率）が劣化し、バイポーラトランジスタの特性が劣化してしまうという問題がある。
【０１２６】
具体的に説明すると、エミッタ・ベース間に逆方向バイアスを印加すると、エミッタからベース側に伸びた空乏層による電界集中によりホットキャリア（ここではホール）が発生してしまう。本発明者のシミュレーションによれば、エミッタ・ベース間に逆方向バイアスを印加すると、図３２において、符号ＲＧを付して示した領域で電界集中が生じてホットキャリアが発生しやすい。発生したホットキャリアは、近くにある素子分離領域ＬＳにトラップ（捕獲）されてしまい、逆方向バイアスの印加を止めても、素子分離領域ＬＳ中にトラップされたまま残ってしまう虞がある。これは、バイポーラトランジスタの通常動作時（通常動作時はエミッタ・ベース間に順方向バイアスが印加される）に、悪影響を与えてしまう。例えば、エミッタからの電子がコレクタ側に移動する途中で、素子分離領域ＬＳ中にトラップされていたホールと再結合してしまい、これがベース電流の増加につながるため、ｈＦＥ特性（電流増幅率）を劣化させ、バイポーラトランジスタの特性を劣化させてしまう。また、エミッタ・ベース間に逆方向バイアスを印加したときに、電界集中によって発生したホットキャリアが、近くにある素子分離領域ＬＳと半導体基板ＳＵＢ（エピタキシャル層ＥＰ）との界面に衝突してダメージを与えてしまう虞もあり、これも、バイポーラトランジスタの通常動作時に、悪影響を与えてしまう。
【０１２７】
近年、例えば車載用途などでは、高い信頼性が求められるようになってきており、逆方向バイアスが印加されても、バイポーラトランジスタの特性が劣化しないような、高い信頼性を有する半導体装置が求められている。
【０１２８】
バイポーラトランジスタの正常動作時には、エミッタ・ベース間に順方向バイアスが印加されるが、信頼性向上のためには、エミッタ・ベース間に逆方向バイアスが印加されても、バイポーラトランジスタの正常動作時の特性が劣化（変動）しないことが求められる。
【０１２９】
そこで、本発明者は、図３３に示される第２検討例の半導体装置について検討した。
【０１３０】
図３３に示される第２検討例の半導体装置は、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に、フィールドプレート電極として電極ＦＰ２００が形成されている。この電極ＦＰ２００は、プラグＰＧＦ２００を介して、エミッタ用配線Ｍ１Ｅ２００に電気的に接続されている。
【０１３１】
エミッタ用配線Ｍ１Ｅ２００は、上記エミッタ用配線Ｍ１Ｅに相当するものであり、エミッタ用プラグＰＧＥを介してエミッタ用のｎ＋型半導体領域ＮＲ１に電気的に接続されるとともに、プラグＰＧＦ２００を介して、電極ＦＰ２００に電気的に接続されている。つまり、電極ＦＰ２００と、エミッタ用のｎ＋型半導体領域ＮＲ１とは、プラグＰＧＦ２００、エミッタ用配線Ｍ１Ｅ２００およびエミッタ用プラグＰＧＥを介して、電気的に接続されている。このため、電極ＦＰ２００と、エミッタ用のｎ＋型半導体領域ＮＲ１とに、同じ電圧（エミッタ電圧）が供給され、両者は実質的に同電位になる。
【０１３２】
図３３に示される第２検討例における電極ＦＰ２００が上記電極ＦＰと相違しているのは、次の点である。すなわち、上記電極ＦＰは、素子分離領域ＬＳに形成された上記溝ＴＲ内に埋め込まれているのに対して、図３３に示される第２検討例の半導体装置では、素子分離領域ＬＳに上記溝ＴＲに相当するものは形成されておらず、従って、電極ＦＰ２００は、素子分離領域ＬＳの溝に埋め込まれているのではなく、溝が形成されていない素子分離領域ＬＳ上に配置されている。
【０１３３】
図３３に示される第２検討例の場合は、エミッタ用のｎ＋型半導体領域ＮＲ１に供給される電圧と同じ電圧が、電極ＦＰ２００に供給される。このため、エミッタ・ベース間に逆方向バイアスを印加した場合、図３２に示される第１検討例よりも、図３３に示される第２検討例の方が、エミッタからベース側への空乏層の伸びを促進できるため、電界集中を緩和することができる。すなわち、エミッタ・ベース間に逆方向バイアスを印加した場合、図３２に示される第１検討例では、符号ＲＧで示した領域で電界集中が生じてホットキャリアが発生しやすいが、それに比べると、図３３に示される第２検討例では、その領域ＲＧで電界集中が生じにくくなり、ホットキャリアの発生を抑制することができる。
【０１３４】
このため、図３２に示される第１検討例よりも、図３３に示される第２検討例の方が、電極ＦＰ２００を設けたことにより、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中を緩和することができ、ホットキャリアの発生を抑制することができるため、そのホットキャリアの発生に伴う上述した問題が生じにくくなる。
【０１３５】
電極ＦＰ２００は、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に配置する必要がある。しかしながら、素子分離領域ＬＳの厚みが厚いと、電極ＦＰ２００と基板領域（ここではｐ型ウエルＰＷ１）との間の距離が大きくなるため、電極ＦＰ２００を設けたことによる、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中を緩和してホットキャリアの発生を抑制する効果が薄れてしまう。かといって、素子分離領域ＬＳ全体の厚みを薄くしてしまうと、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に素子分離領域ＬＳを設けてエミッタ・ベース間の耐圧を向上させる効果が薄れてしまう。つまり、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に電極ＦＰ２００を形成した第２検討例の場合、電極ＦＰ２００による電界集中緩和効果を高めるためには、素子分離領域ＬＳの厚みを薄くすることが有利であるが、エミッタ・ベース間の耐圧を向上させるためには、素子分離領域ＬＳの厚みを厚くする方が有利である。このため、図３３に示される第２検討例の構造では、電極ＦＰ２００による電界集中緩和効果をできるだけ向上させることと、エミッタ・ベース間の耐圧をできるだけ向上させることとは、両立させ難い。すなわち、図３３に示される第２検討例の構造では、電極ＦＰ２００による電界集中緩和効果を十分に発揮させることは難しい。
【０１３６】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、バイポーラトランジスタを備える半導体装置であって、半導体基板ＳＵＢと、半導体基板ＳＵＢに形成されたｐ型ウエルＰＷ１（第１半導体領域）と、ｐ型ウエルＰＷ１に互いに離間して形成されたｐ＋型半導体領域ＰＲ１（第２半導体領域）およびｎ＋型半導体領域ＮＲ１（第３半導体領域）と、を有している。本実施の形態の半導体装置は、更に、ｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ１との間の半導体基板ＳＵＢの主面に形成された素子分離領域ＬＳ（素子分離絶縁膜）と、素子分離領域ＬＳ上に形成された電極ＦＰ（第１電極）と、を有している。本実施の形態の半導体装置は、更に、半導体基板ＳＵＢ上に素子分離領域ＬＳおよび電極ＦＰを覆うように形成された層間絶縁膜ＩＬと、層間絶縁膜ＩＬに埋め込まれたエミッタ用プラグＰＧＥ（第１プラグ）、プラグＰＧＦ（第２プラグ）およびベース用プラグＰＧＢ（第３プラグ）と、を有している。
【０１３７】
ｐ＋型半導体領域ＰＲ１の不純物濃度はｐ型ウエルＰＷ１の不純物濃度よりも高く、ｐ型ウエルＰＷ１およびｐ＋型半導体領域ＰＲ１は、バイポーラトランジスタのベース用の半導体領域であり、ｎ＋型半導体領域ＮＲ１は、バイポーラトランジスタのエミッタ用の半導体領域である。エミッタ用プラグＰＧＥは、ｎ＋型半導体領域ＮＲ１上に配置されて、ｎ＋型半導体領域ＮＲ１と電気的に接続され、プラグＰＧＦは、電極ＦＰ上に配置されて、電極ＦＰと電気的に接続され、ベース用プラグＰＧＢは、ｐ＋型半導体領域ＰＲ１上に配置されて、ｐ＋型半導体領域ＰＲ１と電気的に接続されている。エミッタ用プラグＰＧＥとプラグＰＧＦとは電気的に接続されている。平面視において、電極ＦＰは、ｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ１との間に形成され、電極ＦＰの少なくとも一部は、素子分離領域ＬＳに形成された溝ＴＲ（第１溝）内に埋め込まれている。
【０１３８】
本実施の形態の主要な特徴のうちの一つは、平面視において、ｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ１との間の素子分離領域ＬＳ上に、電極ＦＰが形成されていることである。
【０１３９】
本実施の形態とは異なり、上記図３２の第１検討例のように、ｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ１との間の素子分離領域ＬＳ上に、電極ＦＰに相当するもの（フィールドプレート電極）を形成していない場合は、上記図３２の第１検討例を参照して説明したように、エミッタ・ベース間に逆方向バイアスを印加すると、バイポーラトランジスタの特性が劣化する問題が生じてしまう。これは、上述したように、エミッタ・ベース間に逆方向バイアスを印加すると、図３２の領域ＲＧで電界集中が生じてホットキャリアが発生することに起因している。
【０１４０】
それに対して、本実施の形態では、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に電極ＦＰが形成されている。この電極ＦＰは、プラグＰＧＦおよびプラグＰＧＥを介してエミッタ用のｎ＋型半導体領域ＮＲ１と電気的に接続されているため、エミッタ用のｎ＋型半導体領域ＮＲ１に供給される電圧（エミッタ電圧）が、電極ＦＰにも供給されることになる。すなわち、電極ＦＰは、エミッタ用のｎ＋型半導体領域ＮＲ１と実質的に同電位となる。このため、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に電極ＦＰを設けたことにより、エミッタ・ベース間に逆方向バイアスを印加した場合に、エミッタからベース側への空乏層の伸びを促進できるため、電界集中（特に上記図３２および図３３の符号ＲＧで示した領域での電界集中）を緩和することができる。これにより、エミッタ・ベース間に逆方向バイアスを印加した場合に、電界集中によってホットキャリア（ここではホール）が発生するのを抑制することができる。なお、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に位置する素子分離領域ＬＳの下には、ｐ＋型半導体領域ＰＲ１よりも低不純物濃度のベース用のｐ型ウエルＰＷ１が延在している。
【０１４１】
本実施の形態の主要な特徴のうちの他の一つは、電極ＦＰの少なくとも一部は、素子分離領域ＬＳに形成された溝ＴＲ内に埋め込まれていることである。
【０１４２】
本実施の形態とは異なり、上記図３３の第２検討例のように、素子分離領域ＬＳに溝ＴＲに相当するものが形成されておらず、溝が形成されていない素子分離領域ＬＳ上に電極ＦＰ２００が形成されている場合には、電極ＦＰ２００と基板領域（ここではｐ型ウエルＰＷ１）との間に厚い素子分離領域ＬＳが介在することになる。このため、電極ＦＰ２００を設けたことによる、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中を緩和してホットキャリアの発生を抑制する効果が薄れてしまう。かといって、素子分離領域ＬＳ全体の厚みを薄くしてしまうと、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に素子分離領域ＬＳを設けてエミッタ・ベース間の耐圧を向上させる効果が薄れてしまう。
【０１４３】
それに対して、本実施の形態では、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に電極ＦＰが形成されているが、電極ＦＰの少なくとも一部は、素子分離領域ＬＳに形成された溝ＴＲ内に埋め込まれている。素子分離領域ＬＳの溝ＴＲに電極ＦＰを埋め込んだことにより、素子分離領域ＬＳの厚みを確保しながら、溝ＴＲに埋め込まれた電極ＦＰと基板領域（ここではｐ型ウエルＰＷ１）との間の距離（間隔）を小さくすることができる。このため、溝ＴＲに埋め込まれた電極ＦＰと基板領域（ここではｐ型ウエルＰＷ１）との間の距離（間隔）を小さくしたことにより、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中を緩和してホットキャリアの発生を抑制する効果を高めることができるとともに、素子分離領域ＬＳの厚みを確保してエミッタ・ベース間の耐圧を高めることができる。
【０１４４】
すなわち、上記図１の本実施の形態の半導体装置における、溝ＴＲが形成されていない領域における素子分離領域ＬＳの厚み（Ｔ２）が、上記図３３に示される第２検討例における素子分離領域ＬＳの厚みと同じである場合を仮定する。この場合、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に素子分離領域ＬＳを設けてエミッタ・ベース間の耐圧を向上させる効果は、上記図１の本実施の形態の半導体装置と上記図３３の第２検討例の半導体装置とで、ほぼ同じである。しかしながら、この場合、上記図１の本実施の形態の半導体装置における、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚み（Ｔ１）は、上記図３３の第２検討例における、電極ＦＰ２００の直下における素子分離領域ＬＳの厚みよりも小さくなる。すなわち、上記図１の本実施の形態の半導体装置における、電極ＦＰと基板領域（ここではｐ型ウエルＰＷ１）との間の距離（間隔）は、上記図３３の第２検討例における、電極ＦＰ２００と基板領域（ここではｐ型ウエルＰＷ１）との間の距離（間隔）よりも小さくなる。エミッタ・ベース間に逆バイアスを印加したときに、電極ＦＰ，ＦＰ２００を設けたことにより電界集中を緩和させることができる効果は、電極ＦＰと基板領域（ここではｐ型ウエルＰＷ１）との間の距離（間隔）が小さくなることで増大する。このため、電極ＦＰ，ＦＰ２００を設けたことにより、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中を緩和することができるが、その電界集中緩和効果は、上記図３３の第２検討例の電極ＦＰ２００に比べて、本実施の形態の電極ＦＰの方が、大きくなる。すなわち、本実施の形態では、エミッタ・ベース間に逆方向バイアスを印加したときに、電界集中（特に上記図３２および図３３の符号ＲＧで示した領域での電界集中）を、より的確に緩和することができる。
【０１４５】
なお、上記図３２および図３３において符号ＲＧで示した領域は、ｐ型ウエルＰＷ１における、素子分離領域ＬＳの下面のエミッタ側端部の近傍領域にほぼ対応しており、その領域は、エミッタ・ベース間に逆方向バイアスを印加した場合に電界が集中しやすい。電極ＦＰ，ＦＰ２００には、その領域ＲＧでの電界集中を緩和させる作用があるが、その作用は、ｐ型ウエルＰＷ１までの距離が大きな電極ＦＰ２００よりも、ｐ型ウエルＰＷ１までの距離が小さい電極ＦＰの方が、大きくなる。このため、エミッタ・ベース間に逆方向バイアスを印加した場合に、電界集中によってホットキャリア（ここではホール）が発生するのを抑制できる効果は、ｐ型ウエルＰＷ１までの距離が大きな電極ＦＰ２００（第２検討例）よりも、ｐ型ウエルＰＷ１までの距離が小さい電極ＦＰ（本実施の形態）の方が、大きくなる。
【０１４６】
つまり、本実施の形態では、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ全体の厚みを確保しながら、電極ＦＰの直下に位置する部分の素子分離領域ＬＳの厚みを局所的に薄くするために、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳに溝ＴＲを設けて電極ＦＰの少なくとも一部を埋め込んでいる。このため、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１は、溝ＴＲが形成されていない領域における素子分離領域ＬＳの厚みＴ２よりも小さくなっている（すなわちＴ１＜Ｔ２）。なお、厚みＴ１，Ｔ２は図１に示してあり、厚みＴ１は、溝ＴＲの底部における素子分離領域ＬＳの厚みに対応し、厚みＴ２は、溝ＴＲの外部における素子分離領域ＬＳの厚みに対応し、厚みＴ２と厚みＴ１との差（すなわちＴ２−Ｔ１）が、溝ＴＲの深さに対応している。
【０１４７】
これにより、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１を小さくすることと、溝ＴＲが形成されていない領域における素子分離領域ＬＳの厚みＴ２を大きくすることとを、両立させることができる。このため、平面視でエミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間において、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１を小さくしたことにより、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中を緩和してホットキャリアの発生を抑制する効果を高めることができる。これにより、エミッタ・ベース間に逆方向バイアスを印加したときにホットキャリアが発生することに起因してバイポーラトランジスタの通常動作時に悪影響が生じるのを抑制することができ、例えば、ｈＦＥ特性が劣化するのを抑制することができる。従って、バイポーラトランジスタを有する半導体装置の総合的な信頼性を向上させることができる。
【０１４８】
このように、本実施の形態では、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の半導体基板ＳＵＢの主面に素子分離領域ＬＳを形成するとともに、その素子分離領域ＬＳ上に、エミッタ用のｎ＋型半導体領域ＮＲ１と電気的に接続された電極ＦＰを配置し、その電極ＦＰの少なくとも一部を、素子分離領域ＬＳに形成した溝ＴＲ内に埋め込んでいる。これにより、エミッタ・ベース間の耐圧を向上させるとともに、エミッタ・ベース間に逆方向バイアスを印加した場合のバイポーラトランジスタの特性の劣化を抑制することができる。従って、バイポーラトランジスタを有する半導体装置の総合的な信頼性を向上させることができる。
【０１４９】
また、本実施の形態では、上述のように、電極ＦＰは、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に形成されているが、溝ＴＲも、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に形成されていることが好ましい。これにより、溝ＴＲに埋め込まれた部分の電極ＦＰが、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に配置された状態になるため、エミッタ・ベース間に逆方向バイアスを印加した場合に、溝ＴＲに埋め込まれた部分の電極ＦＰによって、エミッタからベース側への空乏層の伸びを的確に促進させることができる。このため、エミッタ・ベース間に逆方向バイアスを印加した場合に、電界集中（特に上記図３２および図３３の符号ＲＧで示した領域での電界集中）を的確に緩和することができる。これにより、エミッタ・ベース間に逆方向バイアスを印加した場合に、電界集中によってホットキャリア（ここではホール）が発生するのをより的確に抑制することができるようになる。従って、ホットキャリアの発生に起因してバイポーラトランジスタの特性が劣化するのを的確に抑制することができるため、バイポーラトランジスタを有する半導体装置の信頼性をより的確に向上させることができる。
【０１５０】
また、本実施の形態の半導体装置は、層間絶縁膜ＩＬ上に形成されたエミッタ用配線Ｍ１Ｅ（第１配線）およびベース用配線Ｍ１Ｂ（第２配線）を更に有している。エミッタ用配線Ｍ１Ｅは、エミッタ用プラグＰＧＥを介してエミッタ用のｎ＋型半導体領域ＮＲ１と電気的に接続され、かつ、プラグＰＧＦを介して電極ＦＰと電気的に接続され、ベース用配線Ｍ１Ｂは、ベース用プラグＰＧＢを介してベース用のｐ＋型半導体領域ＰＲ１と電気的に接続されている。これにより、ベース用配線Ｍ１Ｂからベース用プラグＰＧＢを介してベース用のｐ＋型半導体領域ＰＲ１に所望のベース電圧を供給することができ、また、エミッタ用配線Ｍ１Ｅからエミッタ用プラグＰＧＥを介してエミッタ用のｎ＋型半導体領域ＮＲ１に所望のエミッタ電圧を供給できるとともに、そのエミッタ電圧と同じ電圧を、プラグＰＧＦを介して電極ＦＰに供給することができる。つまり、電極ＦＰの電位を、エミッタ用のｎ＋型半導体領域ＮＲ１の電位と同じ電位に的確に固定することができる。このため、エミッタ・ベース間に逆方向バイアスを印加した場合に、電極ＦＰによって、エミッタからベース側への空乏層の伸びを的確に促進させることができ、電界集中（特に上記図３２および図３３の符号ＲＧで示した領域での電界集中）を的確に緩和することができる。
【０１５１】
また、本実施の形態の半導体装置は、更に、ｐ型ウエルＰＷ１を内包するように半導体基板ＳＵＢに形成されたｎ型ウエルＮＷ１（第４半導体領域）と、ｎ型ウエルＮＷ１内に、ｐ型ウエルＰＷ１と離間するように形成された、ｎ＋型半導体領域ＮＲ２（第５半導体領域）と、層間絶縁膜ＩＬに埋め込まれたコレクタ用プラグＰＧＣ（第４プラグ）と、を有している。ｎ型ウエルＮＷ１およびｎ＋型半導体領域ＮＲ２は、コレクタ用の半導体領域である。ｎ＋型半導体領域ＮＲ２の不純物濃度は、ｎ型ウエルＮＷ１の不純物濃度よりも高く、コレクタ用プラグＰＧＣは、ｎ＋型半導体領域ＮＲ２上に配置されて、ｎ＋型半導体領域ＮＲ２と電気的に接続されている。これにより、バーティカル型（縦型）のバイポーラトランジスタを、的確に形成することができる。
【０１５２】
また、本実施の形態の半導体装置は、更に、半導体基板ＳＵＢに形成されてｎ型ウエルＮＷ１の下に位置するｎ＋型埋込領域ＮＢ（ｎ型の埋め込み半導体領域）を有しており、ｎ＋型埋込領域ＮＢの不純物濃度は、ｎ型ウエルＮＷ１よりも高くなっている。ｎ型ウエルＮＷ１の下にｎ型ウエルＮＷ１よりも高不純物濃度のｎ＋型埋込領域ＮＢを設けたことにより、コレクタ抵抗を低減することができる。
【０１５３】
また、本実施の形態の半導体装置は、更に、層間絶縁膜ＩＬ上に形成されたコレクタ用配線Ｍ１Ｃ（第３配線）を有し、コレクタ用配線Ｍ１Ｃは、コレクタ用プラグＰＧＣを介してｎ＋型半導体領域ＮＲ２と電気的に接続されている。これにより、コレクタ用配線Ｍ１Ｃからコレクタ用プラグＰＧＣを介してコレクタ用のｎ＋型半導体領域ＮＲ２に所望のコレクタ電圧を供給することができる。
【０１５４】
図３４は、素子分離領域ＬＳにおける溝ＴＲの深さと、エミッタ・ベース間のブレークダウン電圧との相関を示すグラフである。図３４のグラフの横軸は、素子分離領域ＬＳにおける溝ＴＲの深さに対応し、図３４のグラフの縦軸は、エミッタ・ベース間のブレークダウン電圧に対応している。なお、図３４のグラフは、溝ＴＲが形成されていない領域における素子分離領域ＬＳの厚みＴ２が４６０ｎｍである場合を前提にしている。従って、図３４の横軸の値を４６０ｎｍから差し引いた値が、上記厚みＴ１に対応している。すなわち、図３４のグラフの横軸の値をＸｎｍとすると、（４６０−Ｘ）ｎｍが、厚みＴ１に対応することになる。図３４のグラフの横軸の右端が４６０ｎｍであり、そこで溝ＴＲが素子分離領域ＬＳを丁度貫通することになる。また、図３４のグラフの横軸が０（ゼロ）の場合が、上記図３３の第２検討例の場合に相当する。また、図３４のグラフには、上記図３２の第１検討例の場合のブレークダウン電圧も示してある。
【０１５５】
図３４のグラフの縦軸は、エミッタ・ベース間に逆方向バイアスを印加したときのブレークダウン電圧に対応しているが、このブレークダウン電圧（図３４のグラフの縦軸）が大きくなることは、エミッタ・ベース間に逆方向バイアスを印加したときに電界集中が緩和されたことを示唆している。すなわち、エミッタ・ベース間に逆方向バイアスを印加した時に電界集中が生じると、ブレークダウン電圧（図３４のグラフの縦軸）は小さくなり、エミッタ・ベース間に逆方向バイアスを印加した時に電界集中が生じないと、ブレークダウン電圧（図３４のグラフの縦軸）は大きくなる傾向にある。
【０１５６】
図３４のグラフからも分かるように、上記図３２の第１検討例の場合に比べて、上記図３３の第２検討例の場合の方が、ブレークダウン電圧（図３４のグラフの縦軸）は大きくなっており、これは、上記電極ＦＰ２００が電界集中を緩和させるように作用したことを示唆している。そして、図３４のグラフからも分かるように、電極ＦＰ，ＦＰ２００を設けた場合には、溝ＴＲの深さを深くするほど、ブレークダウン電圧（図３４のグラフの縦軸）は大きくなっており、これは、溝ＴＲの深さを深くするほど、上記電極ＦＰが電界集中を緩和させる作用が大きくなることを示唆している。つまり、溝ＴＲの深さがゼロの場合に対応する上記図３３の第２検討例の場合に比べて、溝ＴＲが形成されている上記図１の本実施の形態の方が、ブレークダウン電圧（図３４のグラフの縦軸）は大きくなっており、第２検討例の上記電極ＦＰ２００が電界集中を緩和させる作用よりも、本実施の形態の上記電極ＦＰが電界集中を緩和させる作用の方が大きいことを示唆している。
【０１５７】
また、図３４のグラフからも分かるように、溝ＴＲの深さを深くするにしたがって、すなわち上記厚みＴ１を小さくするにしたがって、ブレークダウン電圧（図３４のグラフの縦軸）は大きくなっている。これは、溝ＴＲの深さを深くするにしたがって、すなわち上記厚みＴ１を小さくするにしたがって、上記電極ＦＰが電界集中を緩和させる作用が大きくなることを示唆している。このため、上記電極ＦＰが電界集中を緩和させる作用を大きくするには、上記厚みＴ１を小さくして、上記電極ＦＰと基板領域（ここではｐ型ウエルＰＷ１）との間の距離を小さくすることが有効である。
【０１５８】
このため、平面視でエミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間において、素子分離領域ＬＳの上記厚みＴ２に対して、溝ＴＲの深さはある程度深くすることが望ましく、すなわち、上記厚みＴ１はある程度小さくすることが望ましい。
【０１５９】
この観点で、厚みＴ１が厚みＴ２の半分以下であれば、より好ましい。すなわち、平面視でエミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に位置する素子分離領域ＬＳにおいて、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１は、溝ＴＲが形成されていない領域における素子分離領域ＬＳの厚みＴ２の半分以下（すなわちＴ１≦Ｔ２×１／２）であることが、より好ましい。これにより、エミッタ・ベース間の耐圧を的確に向上させるとともに、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１を小さくしたことで、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中をより的確に緩和させて、ホットキャリアの発生を抑制する効果をより的確に得ることができるようになる。従って、エミッタ・ベース間に逆方向バイアスを印加した場合のバイポーラトランジスタの特性の劣化を、より的確に抑制することができるようになり、バイポーラトランジスタを有する半導体装置の総合的な信頼性をより的確に向上させることができる。
【０１６０】
また、上記電極ＦＰが電界集中を緩和させる作用を十分に享受するには、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１は、２００ｎｍ以下（すなわちＴ１≦２００ｎｍ）であることが、好ましい。
【０１６１】
また、図３４のグラフからも分かるように、溝ＴＲの深さを深くするにしたがって、すなわち上記厚みＴ１を小さくするにしたがって、ブレークダウン電圧（図３４のグラフの縦軸）は大きくなるが、溝ＴＲを深くし過ぎると、すなわち上記厚みＴ１を小さくし過ぎると、ブレークダウン電圧（図３４のグラフの縦軸）は減少に転じてしまう。これは、上記電極ＦＰと基板領域（ここではｐ型ウエルＰＷ１）との間の距離を小さくし過ぎると、上記電極ＦＰの直下で電界が集中しやすくなり、上記電極ＦＰが電界集中を緩和させる作用が低減してしまうことを示唆しており、上記電極ＦＰと基板領域（ここではｐ型ウエルＰＷ１）との間の距離は、５０ｎｍ程度以上は確保することが望ましい。このため、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１は、５０ｎｍ以上（すなわちＴ１≧５０ｎｍ）であることが、好ましいことになる。これにより、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中をより的確に緩和させて、ホットキャリアの発生を抑制する効果をより的確に得ることができるようになる。従って、エミッタ・ベース間に逆方向バイアスを印加した場合のバイポーラトランジスタの特性の劣化を、より的確に抑制することができるようになり、バイポーラトランジスタを有する半導体装置の総合的な信頼性をより的確に向上させることができる。
【０１６２】
また、素子分離領域ＬＳに溝ＴＲを形成する工程（上記図１４の工程）において、溝ＴＲが素子分離領域ＬＳを貫通してしまうと、電極ＦＰがｐ型ウエルＰＷ１と短絡してしまい、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１とが短絡することにつながるため、そのような現象が発生した半導体装置は、製造後の検査工程で選別して取り除く必要がある。これは、半導体装置の製造歩留まりを低下させることにつながる。しかしながら、溝ＴＲを形成する際に、溝ＴＲの底部における素子分離領域ＬＳの厚み（Ｔ１）を５０ｎｍ以上に設計しておけば、多少の工程変動が生じたとしても、溝ＴＲが素子分離領域ＬＳを貫通することはなく、電極ＦＰがｐ型ウエルＰＷ１と短絡してしまうことを、的確に防止することができる。これにより、半導体装置の製造歩留まりを向上させることができる。
【０１６３】
従って、溝ＴＲ内に埋め込まれた部分の電極ＦＰの直下における素子分離領域ＬＳの厚みＴ１は、５０〜２００ｎｍ（すなわち５０ｎｍ≦Ｔ１≦２００ｎｍ）の範囲内であることが、最も好ましいことになる。これにより、上記電極ＦＰが電界集中を緩和させる作用を十分に発揮できるようになり、エミッタ・ベース間に逆方向バイアスを印加した場合のバイポーラトランジスタの特性の劣化を、より的確に抑制することができるようになる。従って、バイポーラトランジスタを有する半導体装置の総合的な信頼性をより的確に向上させることができる。
【０１６４】
一方、素子分離領域ＬＳの厚みＴ２は、２００ｎｍよりも大きいことが好ましく、これにより、エミッタ・ベース間の耐圧を、的確に向上させることができる。素子分離領域ＬＳがＬＯＣＯＳ酸化膜の場合は、厚みＴ２は例えば４００〜８００ｎｍ程度とすることができ、素子分離領域ＬＳがＳＴＩ絶縁膜の場合は、厚みＴ２は例えば２５０〜４００ｎｍ程度とすることができる。
【０１６５】
また、電極ＦＰのエミッタ側の端部（側面）は、エミッタ用のｎ＋型半導体領域ＮＲ１から５０ｎｍ以上離間していることが好ましい。すなわち、平面視において、電極ＦＰとエミッタ用のｎ＋型半導体領域ＮＲ１との間の間隔（距離）Ｌ１は、５０ｎｍ以上（すなわちＬ１≧５０ｎｍ）であることが好ましい。ここで、間隔Ｌ１は、上記図２に示してある。電極ＦＰのエミッタ側の端部（側面）の位置が、エミッタ用のｎ＋型半導体領域ＮＲ１に近すぎると、エミッタ用のｎ＋型半導体領域ＮＲ１のベース側端部の近傍で電界集中が生じやすくなり、電極ＦＰによる電界集中緩和効果を得にくくなる。このため、上記間隔Ｌ１は、５０ｎｍ以上（すなわちＬ１≧５０ｎｍ）であることが好ましく、これにより、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中をより的確に緩和させて、ホットキャリアの発生を抑制する効果をより的確に得ることができるようになり、半導体装置の総合的な信頼性をより的確に向上させることができる。
【０１６６】
また、電極ＦＰのベース側の端部（側面）は、ベース用のｐ＋型半導体領域ＰＲ１から５０ｎｍ以上離間していることが好ましい。すなわち、平面視において、電極ＦＰとベース用のｐ＋型半導体領域ＰＲ１との間の間隔（距離）Ｌ２は、５０ｎｍ以上（すなわちＬ２≧５０ｎｍ）であることが好ましい。ここで、間隔Ｌ２は、上記図２に示してある。電極ＦＰのベース側の端部（側面）の位置が、ベース用のｐ＋型半導体領域ＰＲ１に近すぎると、ベース側で電界集中してしまう虞があり、電極ＦＰによる電界集中緩和効果を得にくくなる。このため、上記間隔Ｌ２は、５０ｎｍ以上（すなわちＬ２≧５０ｎｍ）であることが好ましく、これにより、エミッタ・ベース間に逆方向バイアスを印加したときの電界集中をより的確に緩和させて、ホットキャリアの発生を抑制する効果をより的確に得ることができるようになり、半導体装置の総合的な信頼性をより的確に向上させることができる。
【０１６７】
＜変形例について＞
次に、本実施の形態の変形例について説明する。
【０１６８】
まず、第１変形例について説明する。図３５は、本実施の形態の第１変形例の半導体装置を示す要部平面図であり、上記図２に相当するものである。上記図２と同様に、図３５においても、理解を簡単にするために、ｐ＋型半導体領域ＰＲ１、ｎ＋型半導体領域ＮＲ１、ｎ＋型半導体領域ＮＲ２および電極ＦＰに細線の斜線のハッチングを付してある。
【０１６９】
図３５に示される第１変形例の半導体装置が上記図１〜図３の半導体装置と相違しているのは、電極ＦＰが形成されている領域（範囲）であり、それ以外については、図３５に示される第１変形例の半導体装置も、上記図１〜図３の半導体装置と基本的には同じである。
【０１７０】
すなわち、電極ＦＰが、平面視でエミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の素子分離領域ＬＳ上に形成されており、電極ＦＰの少なくとも一部が、素子分離領域ＬＳに形成された溝ＴＲ内に埋め込まれていることは、上記図２の場合と、図３５の第１変形例の場合とで、共通である。
【０１７１】
しかしながら、上記図２の場合は、平面視において、電極ＦＰ全体が、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の領域内に形成されている（収まっている）。それに対して、図３５の第１変形例の場合は、平面視において、電極ＦＰの一部は、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の領域からはみ出しており、電極ＦＰの一部（端部）は、ｎ型ウエルＮＷ１と平面視で重なっている。ここで、図３５では、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の領域を、ドットのハッチングを付して示してある。
【０１７２】
図３５の第１変形例の場合も、上記図２の場合と同様に、エミッタ・ベース間に逆方向バイアスを印加したときに、電極ＦＰの存在によって電界集中を緩和させてホットキャリアの発生を抑制する効果を得ることができ、それによって、半導体装置の信頼性を向上させることができる。その理由は上述した通りである。
【０１７３】
しかしながら、図３５の第１変形例の場合よりも、上記図２の場合の方が、次の点で有利である。
【０１７４】
すなわち、上記図２の場合に比べて、図３５の第１変形例の場合は、矢印ＹＧで示す経路で、ｐ型ウエルＰＷ１の表層部の反転層（ｎ型反転層）を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークしやすくなる虞がある。なぜなら、電極ＦＰに電圧が印加されると、電極ＦＰの直下の領域では、ｐ型ウエルＰＷ１の表層部に反転層が形成される虞があり、反転層が形成されると、その反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークしやすくなるからである。
【０１７５】
このため、電極ＦＰは、ｎ型ウエルＮＷ１とは平面視で重なっていないことが好ましい。これにより、たとえ電極ＦＰの直下の領域でｐ型ウエルＰＷ１の表層部に反転層が形成されたとしても、その反転層はｎ型ウエルＮＷ１から離間することになるため、その反転層を介したエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間のリークが生じにくくなる。このため、ｐ型ウエルＰＷ１の表層部の反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークしてしまうのを抑制または防止することができるため、半導体装置の信頼性を、より向上させることができる。
【０１７６】
また、電極ＦＰは、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の領域（図３５のドットのハッチングを付した領域）からはみ出していないことが好ましい。すなわち、平面視において、電極ＦＰ全体が、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の領域内に形成されている（収まっている）ことが好ましい。なぜなら、エミッタ・ベース間に逆方向バイアスを印加したときに電界集中を緩和させる作用を有するのは、平面視でエミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間に位置する部分の電極ＦＰだからである。図３５において、平面視でエミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の領域からはみ出している部分の電極ＦＰは、電界緩和の作用は比較的少なく、また、リーク経路となる反転層を形成する虞がある。このため、電極ＦＰが、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１との間の領域からはみ出していないようにすることが好ましい。これにより、エミッタ・ベース間に逆方向バイアスを印加したときに電界集中を緩和させる作用を維持しながら、ｐ型ウエルＰＷ１の表層部の反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークしてしまうのを、更に的確に抑制または防止することができる。このため、半導体装置の信頼性を、更に向上させることができる。
【０１７７】
従って、図３５の第１変形例の場合よりも、上記図２の場合の方が、ｐ型ウエルＰＷ１の表層部の反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークしてしまうのを抑制または防止しやすいため、より好ましい。
【０１７８】
また、図３５の第１変形例の場合は、半導体基板ＳＵＢの主面に平行で、かつ、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との対向方向（図３５の横方向）に略垂直な方向（図３５の縦方向）における電極ＦＰの寸法を、ｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ１よりも大きくしている。そして、平面視において、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に電極ＦＰを配置している。このため、電極ＦＰの一部は、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間の領域からはみ出している。
【０１７９】
一方、上記図２の場合は、半導体基板ＳＵＢの主面に平行で、かつ、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との対向方向（図２の横方向）に略垂直な方向（図２の縦方向）における電極ＦＰ（溝ＴＲ）の寸法を、ｎ＋型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ１の両方または一方とほぼ同じにしてある。そして、平面視において、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間に電極ＦＰを配置している。このため、電極ＦＰによる電界緩和効果を確保しながら、ｎ＋型半導体領域ＮＲ１とｐ＋型半導体領域ＰＲ１との間の領域から電極ＦＰがはみ出すのを防止して、ｐ型ウエルＰＷ１の反転層を介してｎ＋型半導体領域ＮＲ１とｎ型ウエルＮＷ１との間がリークしてしまうのを、抑制または防止することができる。
【０１８０】
次に、第２変形例について説明する。図３６は、本実施の形態の第２変形例の半導体装置を示す要部断面図であり、図３７は、本実施の形態の第２変形例の半導体装置を示す要部平面図である。図３６は、上記図１に相当するものであり、図３７は、上記図２に相当するものである。上記図２と同様に、図３７においても、理解を簡単にするために、ｐ＋型半導体領域ＰＲ１、ｎ＋型半導体領域ＮＲ１、ｎ＋型半導体領域ＮＲ２および電極ＦＰに細線の斜線のハッチングを付してある。図３７のＢ−Ｂ線の断面図が、図３６にほぼ対応している。
【０１８１】
図３６および図３７の第２変形例の半導体装置では、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１の周囲を囲むように、ベース用のｐ＋型半導体領域ＰＲ１が形成され、また、ベース用のｐ＋型半導体領域ＰＲ１およびｐ型ウエルＰＷ１の周囲を囲むように、コレクタ用のｎ＋型半導体領域ＮＲ２が形成されている。ｎ＋型シンカー領域ＮＳも、ベース用のｐ＋型半導体領域ＰＲ１およびｐ型ウエルＰＷ１の周囲を囲むように形成されている。そして、電極ＦＰは、平面視において、ｐ＋型半導体領域ＰＲ１とｎ＋型半導体領域ＮＲ１との間の素子分離領域ＬＳ上に形成されているが、エミッタ用のｎ＋型半導体領域ＮＲ１の周囲を囲むように形成されている。
【０１８２】
すなわち、図３６および図３７の第２変形例の半導体装置も、ベース用のｐ＋型半導体領域ＰＲ１とエミッタ用のｎ＋型半導体領域ＮＲ１との間の半導体基板ＳＵＢの主面に素子分離領域ＬＳが形成され、その素子分離領域ＬＳ上に電極ＦＰが形成され、その電極ＦＰの少なくとも一部が、素子分離領域ＬＳに形成された溝ＴＲ内に埋め込まれている点は、上記図１〜図３の半導体装置と同様である。しかしながら、図３６および図３７の第２変形例の半導体装置の場合は、エミッタ用のｎ＋型半導体領域ＮＲ１の周囲を囲むようにベース用のｐ＋型半導体領域ＰＲ１が形成されていることを反映して、電極ＦＰは、平面視において、ベース用のｐ＋型半導体領域ＰＲ１とエミッタ用のｎ＋型半導体領域ＮＲ１との間に、エミッタ用のｎ＋型半導体領域ＮＲ１の周囲を囲むように形成されている。電極ＦＰを埋め込むための溝ＴＲも、平面視において、ベース用のｐ＋型半導体領域ＰＲ１とエミッタ用のｎ＋型半導体領域ＮＲ１との間に、エミッタ用のｎ＋型半導体領域ＮＲ１の周囲を囲むように形成されている。
【０１８３】
図３６および図３７の第２変形例の半導体装置の他の構成は、上記図１〜図３の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１８４】
図３６および図３７の第２変形例の半導体装置も、上記図１〜図３の半導体装置と同様に、エミッタ・ベース間に逆方向バイアスを印加したときに、電極ＦＰの存在によって電界集中を緩和させてホットキャリアの発生を抑制する効果を得ることができ、それによって、半導体装置の信頼性を向上させることができる。その理由は上述した通りであるので、ここではその繰り返しの説明は省略する。
【０１８５】
（実施の形態２）
図３８は、本実施の形態２の半導体装置の要部断面図であり、図３９および図４０は、本実施の形態２の半導体装置の要部平面図である。図３８は、上記図１に相当するものであり、図３９は、上記図２に相当するものであり、図４０は、上記図３に相当するものである。図３９と図４０とは、同じ平面領域が示されている。理解を簡単にするために、図３９では、ｐ＋型半導体領域ＰＲ１、ｎ＋型半導体領域ＮＲ１、ｎ＋型半導体領域ＮＲ２、電極ＦＰおよび電極ＦＰ２に細線の斜線のハッチングを付し、図４０では、ｐ＋型半導体領域ＰＲ１、ｎ＋型半導体領域ＮＲ１およびｎ＋型半導体領域ＮＲ２に細線の斜線のハッチングを付し、素子分離領域ＬＳに太線の斜線のハッチングを付してある。また、図４０では、素子分離領域ＬＳに形成された溝ＴＲ，ＴＲ２の位置を点線で示してある。図３９および図４０のＣ−Ｃ線の断面図が、図３８にほぼ対応している。
【０１８６】
図３８〜図４０に示される本実施の形態２の半導体装置が、上記実施の形態１の半導体装置と相違しているのは、電極ＦＰ２、溝ＴＲ２およびプラグＰＧＦ２を設けたことである。ここでは、本実施の形態２の半導体装置が、上記実施の形態１の半導体装置と相違する点を中心に説明する。
【０１８７】
平面視でｎ＋型半導体領域ＮＲ１、ｐ＋型半導体領域ＰＲ１およびｎ＋型半導体領域ＮＲ２をそれぞれ囲むように、半導体基板ＳＵＢの主面に素子分離領域ＬＳが形成されているが、本実施の形態２では、素子分離領域ＬＳ上に、上記電極ＦＰだけでなく電極ＦＰ２も設けている。電極ＦＰの構成は、本実施の形態２も上記実施の形態１と基本的には同様であるので、ここではその繰り返しの説明は省略する。
【０１８８】
電極ＦＰ２の少なくとも一部は、素子分離領域ＬＳに形成された溝ＴＲ２内に埋め込まれている。溝ＴＲ２は、上記溝ＴＲと同工程で形成されている。また、電極ＦＰ２は、電極ＦＰと同工程で形成され、共通の導電膜（上記シリコン膜ＰＳに対応）を用いて、電極ＦＰ２と電極ＦＰとを形成することができる。例えば、上記シリコン膜ＰＳをパターニングすることにより、電極ＦＰと電極ＦＰ２と上記ゲート電極ＧＥ１，ＧＥ２とを形成することができる。
【０１８９】
但し、電極ＦＰ２と電極ＦＰとは、互いに分離されており、電気的に接続されてはいない。このため、電極ＦＰ２と電極ＦＰとには、互いに異なる電位を供給できるようになっている。電極ＦＰおよび電極ＦＰ２は、それぞれフィールドプレート電極とみなすこともできる。
【０１９０】
層間絶縁膜ＩＬは、半導体基板ＳＵＢの主面上に、素子分離領域ＬＳおよび電極ＦＰ，ＦＰ２を覆うように形成されているが、電極ＦＰ２上には、層間絶縁膜ＩＬに埋め込まれたプラグＰＧとしてプラグＰＧＦ２が形成されている。プラグＰＧＦ２は、電極ＦＰ２上に配置されて、電極ＦＰ２と電気的に接続されている。プラグＰＧＦ２は、その底面が電極ＦＰ２に接することにより、電極ＦＰ２と電気的に接続されているが、電極ＦＰ２上に金属シリサイド層を形成した場合は、プラグＰＧＦ２は、電極ＦＰ２上の金属シリサイド層に接し、その金属シリサイド層を介して電極ＦＰ２と電気的に接続される。
【０１９１】
本実施の形態２では、ベース用プラグＰＧＢとプラグＰＧＦ２とは電気的に接続されており、具体的には、ベース用配線Ｍ１Ｂを介して電気的に接続されている。ベース用配線Ｍ１Ｂは、ベース用プラグＰＧＢ上とプラグＰＧＦ２上とを含む層間絶縁膜ＩＬに延在し、ベース用プラグＰＧＢおよびプラグＰＧＦ２と平面視において重なっている。ベース用プラグＰＧＢの上面がベース用配線Ｍ１Ｂと接することで、ベース用プラグＰＧＢとベース用配線Ｍ１Ｂとが電気的に接続され、プラグＰＧＦ２の上面がベース用配線Ｍ１Ｂと接することで、プラグＰＧＦ２とベース用配線Ｍ１Ｂとが電気的に接続されている。このため、ベース用配線Ｍ１Ｂは、ベース用プラグＰＧＢを介してｐ＋型半導体領域ＰＲ１と電気的に接続され、かつ、プラグＰＧＦ２を介して電極ＦＰ２と電気的に接続されている。
【０１９２】
ベース用プラグＰＧＢはベース用配線Ｍ１Ｂに接続されているが、プラグＰＧＦ２もベース用配線Ｍ１Ｂに接続されている。すなわち、電極ＦＰ２と、ベース用のｐ＋型半導体領域ＰＲ１とは、それぞれプラグＰＧを介して共通のベース用配線Ｍ１Ｂに電気的に接続されている。つまり、電極ＦＰ２と、ベース用のｐ＋型半導体領域ＰＲ１とは、プラグＰＧＦ２、ベース用配線Ｍ１Ｂおよびベース用プラグＰＧＢを介して、電気的に接続されている。このため、ベース用配線Ｍ１Ｂからベース用プラグＰＧＢを介してベース用のｐ＋型半導体領域ＰＲ１に所望のベース電圧が供給されるとともに、そのベース用配線Ｍ１ＢからプラグＰＧＦ２を介して電極ＦＰ２に、ベース電圧と同じ電圧が供給されるようになっている。従って、電極ＦＰ２と、ベース用のｐ＋型半導体領域ＰＲ１とに、同じ電圧（ベース電圧）が供給され、両者は実質的に同電位になっている。つまり、電極ＦＰ２は、ベース用のｐ＋型半導体領域ＰＲ１と同電位に固定されている。一方、上記実施の形態１と同様に、本実施の形態２においても、電極ＦＰは、エミッタ用のｎ＋型半導体領域ＮＲ１と同電位に固定されている。
【０１９３】
平面視において、電極ＦＰ２は、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１と電極ＦＰとを囲み、かつ、ｐ型ウエルＰＷ１と重なるように形成されている。すなわち、平面視において、電極ＦＰ２とｐ型ウエルＰＷ１との重なり領域が、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１と電極ＦＰとを囲むように、電極ＦＰ２が形成されている。つまり、電極ＦＰ２（あるいは電極ＦＰ２とｐ型ウエルＰＷ１との重なり領域）は、平面視で環状であり、その環状の電極ＦＰ２の内側に、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１と電極ＦＰとが配置されている。ここで、電極ＦＰ２の平面形状について、外形が四角形の環状の場合を示しているが、外形が円形の環状、外形が多角形の環状、あるいはそれ以外の外形の環状であってもよい。
【０１９４】
また、溝ＴＲ２は、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１と電極ＦＰとを囲み、かつ、ｐ型ウエルＰＷ１と重なるように形成されていることが好ましい。すなわち、平面視において、溝ＴＲ２とｐ型ウエルＰＷ１との重なり領域が、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１と電極ＦＰとを囲むように、溝ＴＲ２が形成されていることが好ましい。つまり、溝ＴＲ２（あるいは溝ＴＲ２とｐ型ウエルＰＷ１との重なり領域）は、平面視で環状であり、その環状の溝ＴＲ２の内側に、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１と電極ＦＰとが配置されていることが好ましい。
【０１９５】
また、好ましくは、平面視において、ｎ＋型半導体領域ＮＲ１と電極ＦＰとの間や、ｐ＋型半導体領域ＰＲ１と電極ＦＰとの間には、電極ＦＰ２は形成されておらず、ｎ＋型半導体領域ＮＲ１、電極ＦＰおよびｐ＋型半導体領域ＰＲ１を囲むように、形成されている。
【０１９６】
また、平面視において、電極ＦＰ２が、ｎ＋型半導体領域ＮＲ１、電極ＦＰおよびｐ＋型半導体領域ＰＲ１を、連続的ではなく断続的に囲む場合もあり得るが、電極ＦＰ２が、ｎ＋型半導体領域ＮＲ１、電極ＦＰおよびｐ＋型半導体領域ＰＲ１を連続的に囲む方が、より好ましい。すなわち、平面視において、ｎ＋型半導体領域ＮＲ１、電極ＦＰおよびｐ＋型半導体領域ＰＲ１の周りを、電極ＦＰ２が連続的に周回（一周）することが、好ましい。これにより、電極ＦＰ２による、エミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間のリークを抑制する効果を高めることができる。
【０１９７】
本実施の形態２の半導体装置の他の構成は、上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１９８】
本実施の形態２においても、上記実施の形態１と同様に、電極ＦＰを設けたことにより、エミッタ・ベース間に逆方向バイアスを印加したときに、電界集中を緩和させてホットキャリアの発生を抑制する効果を得ることができ、それによって、半導体装置の信頼性を向上させることができる。その理由は上記実施の形態１で述べた通りであるので、ここではその繰り返しの説明は省略する。
【０１９９】
また、本実施の形態２では、電極ＦＰ２を形成したことにより、ｐ型ウエルＰＷ１の表層部の反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークするのを抑制または防止することができるため、半導体装置の信頼性を更に向上させることができる。以下、このことについて具体的に説明する。
【０２００】
すなわち、本実施の形態２では、電極ＦＰ２を設けている。この電極ＦＰ２は、ｐ型ウエルＰＷ１の表層部に反転層（ｎ型反転層）が形成されないようにするために、設けたものである。ｐ型ウエルＰＷ１の表層部に反転層が形成されてしまうと、その反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークしやすくなる。また、ｈＦＥ特性を高めるためには、ベース用のｐ型ウエルＰＷ１のｐ型不純物濃度を低くすることが有効であるが、その場合、ｐ型ウエルＰＷ１の表層部に反転層が形成されやすくなる。そして、配線Ｍ１よりも上層の配線に高電圧が印加された場合などに、ｐ型ウエルＰＷ１の表層部に反転層が形成されてしまうと、その反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークしてしまう虞がある。
【０２０１】
本実施の形態２では、電極ＦＰ２は、プラグＰＧＦ２、ベース用配線Ｍ１Ｂおよびベース用プラグＰＧＢを介してベース用のｐ＋型半導体領域ＰＲ１と電気的に接続して、ベース用のｐ＋型半導体領域ＰＲ１と同じ電位が電極ＦＰ２にも供給されるようになっているため、電極ＦＰ２の直下のｐ型ウエルＰＷ１の表層部には反転層が形成されにくくなる。例えば、配線Ｍ１よりも上層の配線に高電圧が印加された場合などでも、電極ＦＰ２はベース電圧に固定されているため、電極ＦＰ２の直下のｐ型ウエルＰＷ１の表層部には反転層が形成されにくい。このため、電極ＦＰ２を形成したことにより、ｐ型ウエルＰＷ１の表層部の反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークするのを抑制または防止することができる。
【０２０２】
また、電極ＦＰ２は、平面視において、エミッタ用のｎ＋型半導体領域ＮＲ１と電極ＦＰとベース用のｐ＋型半導体領域ＰＲ１とを囲み、かつ、ｐ型ウエルＰＷ１と重なるように形成されていることが好ましい。別の見方をすると、平面視において、電極ＦＰ２とｐ型ウエルＰＷ１との重なり領域が、エミッタ用のｎ＋型半導体領域ＮＲ１と電極ＦＰとベース用のｐ＋型半導体領域ＰＲ１とを囲んでいることが好ましい。これにより、ｐ型ウエルＰＷ１において、反転層が形成されにくい領域（電極ＦＰ２の直下の領域）で、エミッタ用のｎ＋型半導体領域ＮＲ１とベース用のｐ＋型半導体領域ＰＲ１とが平面視で囲まれることになる。このため、エミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間が、ｐ型ウエルＰＷ１の表層部の反転層を介してリークしてしまうのを、的確に抑制または防止することができるようになる。
【０２０３】
更に、本実施の形態２では、電極ＦＰ２の少なくとも一部が素子分離領域ＬＳの溝ＴＲ２に埋め込まれているため、溝ＴＲ，ＴＲ２の外部の素子分離領域ＬＳの厚み（Ｔ２）を確保しながら、溝ＴＲ２内に埋め込まれた部分の電極ＦＰ２の直下における素子分離領域ＬＳの厚みＴ３を小さくすることができる。ここで、厚みＴ３は図３８に示してあり、厚みＴ３は、溝ＴＲ２の底部における素子分離領域ＬＳの厚みに対応し、厚みＴ２は、溝ＴＲ，ＴＲ２の外部における素子分離領域ＬＳの厚みに対応し、厚みＴ２と厚みＴ３との差（すなわちＴ２−Ｔ３）が、溝ＴＲ２の深さに対応している。
【０２０４】
これにより、電極ＦＰ２とｐ型ウエルＰＷ１との間の距離（間隔）を小さくすることができるため、電極ＦＰ２の直下のｐ型ウエルＰＷ１の表層部に反転層を形成しにくくする効果を、より向上させることができる。従って、電極ＦＰ２を素子分離領域ＬＳに形成した溝ＴＲ２に埋め込んだことにより、ｐ型ウエルＰＷ１の表層部の反転層を介してエミッタ用のｎ＋型半導体領域ＮＲ１とコレクタ用のｎ型ウエルＮＷ１との間がリークするのを抑制または防止する効果を、より向上させることができる。従って、半導体装置の信頼性を、より向上させることができる。
【０２０５】
溝ＴＲ２は、上記溝ＴＲと同工程で形成すれば、製造工程数を低減できるため、より好ましい。この場合、溝ＴＲ２の深さは溝ＴＲと同じ深さとすることができる。このため、厚みＴ３と厚みＴ１とは同じにすることができる。
【０２０６】
また、電極ＦＰ２と電極ＦＰとは、共通の導電膜（上記シリコン膜ＰＳ）を用いて同工程で形成することができるため、半導体装置の製造工程数を抑制することができる。
【０２０７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２０８】
ＥＰ  エピタキシャル層
ＦＰ，ＦＰ２  電極
ＩＬ  層間絶縁膜
ＬＳ  素子分離領域
Ｍ１Ｂ  ベース用配線
Ｍ１Ｃ  コレクタ用配線
Ｍ１Ｅ  エミッタ用配線
ＮＢ  ｎ＋型埋込領域
ＮＲ１，ＮＲ２  ｎ＋型半導体領域
ＮＳ  ｎ＋型シンカー領域
ＮＷ１  ｎ型ウエル
ＰＲ１  ｐ＋型半導体領域
ＰＷ１  ｐ型ウエル
ＳＢ  基板本体
ＳＵＢ  半導体基板
ＴＲ，ＴＲ２  溝
ＰＧＢ  ベース用プラグ
ＰＧＣ  コレクタ用プラグ
ＰＧＥ  エミッタ用プラグ
ＰＧＦ，ＰＧＦ２  プラグ
【図１】
2016152255.tif 000003
【図２】
2016152255.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016152255.tif 000009
【図８】
2016152255.tif 000010
【図９】
2016152255.tif 000011
【図１０】
2016152255.tif 000012
【図１１】
2016152255.tif 000013
【図１２】
2016152255.tif 000014
【図１３】
2016152255.tif 000015
【図１４】
2016152255.tif 000016
【図１５】
2016152255.tif 000017
【図１６】
2016152255.tif 000018
【図１７】
2016152255.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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