(57)【要約】【課題】高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる半導体装置を提供する。【解決手段】半導体装置９１は、チャネル層３と、バリア層４と、中間層５と、表面保護膜９とを有する。チャネル層３は窒化物半導体からなる。バリア層４は、チャネル層３上に配置されており、チャネル層３とヘテロ接合で接しており、インジウム原子を含有する窒化物半導体からなる。中間層５は、バリア層４上に配置されており、インジウム原子を含有する窒化物半導体からなり、バリア層４のシリコン原子濃度に比して高いシリコン原子濃度を有する。表面保護膜９は、中間層５上に配置されており、アルミニウム原子を含有する絶縁体からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体からなるチャネル層と、
前記チャネル層上に配置され、前記チャネル層とヘテロ接合で接し、インジウム原子を含有する窒化物半導体からなるバリア層と、
前記バリア層上に配置され、インジウム原子を含有する窒化物半導体からなり、前記バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層と、
前記中間層上に配置され、アルミニウム原子を含有する絶縁体からなる表面保護膜と、
を備える、半導体装置。
【請求項２】
前記半導体装置は、
前記バリア層および前記中間層の少なくともいずれかの上に配置されたソース電極と、
前記バリア層および前記中間層の少なくともいずれかの上に前記ソース電極から離れて配置されたドレイン電極と、
前記バリア層および前記中間層の少なくともいずれかの上に前記ソース電極および前記ドレイン電極から離れて配置されたゲート電極と、
をさらに備え、
前記バリア層は、平面レイアウトにおいて、前記ソース電極および前記ドレイン電極の各々と前記ゲート電極との間に位置する部分を含む、請求項１に記載の半導体装置。
【請求項３】
前記ソース電極および前記ドレイン電極の少なくともいずれかは前記中間層上に配置されている、請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は前記バリア層上に配置されている、請求項２または３に記載の半導体装置。
【請求項５】
窒化物半導体からなるチャネル層上に、前記チャネル層とヘテロ接合で接し、インジウム原子を含有するバリア層を形成する工程と、
前記バリア層上へシリコン原子を添加することにより、前記バリア層上に、インジウム原子を含有する窒化物半導体からなり、前記バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層を形成する工程と、
前記中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜を形成する工程と、
を備える、半導体装置の製造方法。
【請求項６】
前記中間層を形成する工程は、シリコン原子を含有するシリコン含有膜を前記バリア層上に形成する工程と、前記シリコン含有膜を除去する工程と、を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記シリコン含有膜を除去する工程はウェットエッチングによって行われる、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シリコン含有膜上へのイオン注入により、絶縁体からなり、前記バリア層および前記中間層を囲む素子分離領域を形成する工程をさらに備える、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
窒化物半導体からなるチャネル層上に、前記チャネル層とヘテロ接合で接し、インジウム原子を含有する窒化物半導体からなるバリア層を形成する工程と、
前記バリア層上に、インジウム原子を含有する窒化物半導体からなり、前記バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層を、シリコン原子を添加しながらのエピタキシャル成長によって形成する工程と、
前記中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜を形成する工程と、
を備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ヘテロ接合を有する窒化物半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、高い周波数および高い電流で使用され得るトランジスタとして、窒化物半導体のヘテロ接合によって形成される２次元電子ガスを用いた電界効果トランジスタ、すなわちヘテロ接合ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、が広く用いられている。窒化物半導体の表面は、絶縁体からなる膜（以下、表面保護膜とも称する）によって、酸化および汚染から保護される。
【０００３】
特開２０１２−３３６５３号公報（特許文献１）によれば、ＧａＮからなるチャネル層と、チャネル層上に設けられ、下側がＩｎｘＡｌ１−ｘＮ（０≦ｘ＜１）からなり、上側がＩｎｘＡｌ１−ｘＮ（０＜ｘ＜１）からなる電子供給層と、電子供給層上に設けられ、ＧａＮからなるキャップ層と、を有する半導体装置が開示されている。上記公報によれば、この構成により２ＤＥＧ（２−Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２次元電子ガス）の濃度を高めることが可能となる。上記半導体装置においては、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法により、キャップ層上にＳｉＮ層（表面保護膜）が形成される。
【０００４】
特開２００５−２８６１３５号公報（特許文献２）によれば、窒化物半導体の結晶表面上に水素含有量が１５％以下の窒化珪素膜（表面保護層）を設けることが開示されている。上記公報によれば、この構成により、窒化珪素膜中に水素が存在することで生じる窒化物半導体表面の状態変化と表面欠陥準位の荷電状態の変化とが抑制される。これにより電流コラプスを抑制することが可能となる。
【０００５】
特開２０１２−２３４９８４号公報（特許文献３）によれば、半導体層の上に、シリコンを含まない第１保護膜（表面保護膜）と、第１保護膜と組成が異なりかつ窒素を含む第２保護膜（表面保護膜）とが設けられる。第１保護膜は、半導体層およびゲート電極の下部と接しかつソース電極およびドレイン電極と離間するように形成される。第２保護膜は、半導体層と接しかつゲート電極の下部と離間するように形成される。上記公報によれば、この構成により、ゲート電極はシリサイド化されず、ゲート電極とゲート電極の下の半導体層は良好なショットキー接合を保つことができ、パッシベーションに伴うゲートリーク電流の増大を防止できる。また、第１保護膜および第２保護膜を用いたパッシベーションにより電流コラプスを低減できる。すなわち、ゲート電極の下部の周辺以外は窒素を含む第２保護膜によりパッシベーションされているため、半導体層の表面の窒素空孔を減少できる。これにより、半導体層の界面準位密度を低くできるため電流コラプスを低減でき、ゲートリーク電流が少なくかつドレイン電流が大きい半導体装置を得ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−３３６５３号公報
【特許文献２】特開２００５−２８６１３５号公報
【特許文献３】特開２０１２−２３４９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
２ＤＥＧを用いた半導体装置は、２ＤＥＧ濃度を高くすることによって、より高い電流で使用することが可能となる。本発明者らの検討によれば、窒化物半導体からなるチャネル層と、インジウム原子を含有する窒化物半導体からなるバリア層とのヘテロ接合を有する半導体装置は、高い２ＤＥＧ濃度により高電流で使用可能な電流特性が期待されるものの、良好な耐電圧特性と両立させることがこれまで困難であった。具体的には、これらの特性は表面保護膜の材料の選択によって変化させることができるものの、上記公報に記載の表面保護膜の技術を単純に適用する限りにおいては、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることがこれまで困難であった。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、その目的は、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、チャネル層と、バリア層と、中間層と、表面保護層とを有する。チャネル層は窒化物半導体からなる。バリア層は、チャネル層上に配置されており、チャネル層とヘテロ接合で接しており、インジウム原子を含有する窒化物半導体からなる。中間層は、バリア層上に配置されており、インジウム原子を含有する窒化物半導体からなり、バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する。表面保護膜は、中間層上に配置されており、アルミニウム原子を含有する絶縁体からなる。
【００１０】
本発明の一の局面に従う半導体装置の製造方法は、以下の工程を有する。窒化物半導体からなるチャネル層上に、チャネル層とヘテロ接合で接し、インジウム原子を含有するバリア層が形成される。バリア層上へシリコン原子を添加することにより、バリア層上に、インジウム原子を含有する窒化物半導体からなり、バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層が形成される。中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜が形成される。
【００１１】
本発明の他の局面に従う半導体装置の製造方法は、以下の工程を有する。窒化物半導体からなるチャネル層上に、チャネル層とヘテロ接合で接し、インジウム原子を含有する窒化物半導体からなるバリア層が形成される。バリア層上に、インジウム原子を含有する窒化物半導体からなり、バリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層が、シリコン原子を添加しながらのエピタキシャル成長によって形成される。中間層上に、アルミニウム原子を含有する絶縁体からなる表面保護膜が形成される。
【発明の効果】
【００１２】
本発明の半導体装置によれば、インジウム原子を含有する窒化物半導体からなりバリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層がバリア層上に配置され、アルミニウム原子を含有する絶縁体からなる表面保護膜が中間層上に配置される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。
【００１３】
本発明の一の局面に従う半導体装置の製造方法によれば、インジウム原子を含有する窒化物半導体からなりバリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層がバリア層上に形成され、アルミニウム原子を含有する絶縁体からなる表面保護膜が中間層上に形成される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。また中間層を、バリア層上へのシリコン原子の添加によって容易に形成することができる。
【００１４】
本発明の他の局面に従う半導体装置の製造方法によれば、インジウム原子を含有する窒化物半導体からなりバリア層のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層がバリア層上に形成され、アルミニウム原子を含有する絶縁体からなる表面保護膜が中間層上に形成される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。また中間層を、シリコン原子を添加しながらのエピタキシャル成長によって、安定的に形成することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す図であり、図２の線Ｉ−Ｉに沿う概略断面図である。
【図２】図１の概略上面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法を概略的に示すフロー図である。
【図４】図３のフロー図の一部をより詳細に示すフロー図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第１の工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第２の工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第３の工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第４の工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第５の工程を示す概略断面図である。
【図１０】図１の半導体装置のＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析の結果の例を示すグラフ図である。
【図１１】本発明の実施の形態１における半導体装置の、オン状態におけるドレイン電圧とドレイン電流との関係の例を示すグラフ図である。
【図１２】本発明の実施の形態１における半導体装置の、オフ状態におけるドレイン電圧とオフリーク電流との関係の例を示すグラフ図である。
【図１３】本発明の実施の形態１における第１の変形例の半導体装置の構成を概略的に示す概略断面図である。
【図１４】本発明の実施の形態１における第２の変形例の半導体装置の構成を概略的に示す概略断面図である。
【図１５】本発明の実施の形態２における半導体装置の構成を概略的に示す概略断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造方法を概略的に示すフロー図である。
【図１７】本発明の実施の形態３における半導体装置の構成を概略的に示す概略断面図である。
【図１８】本発明の実施の形態３における半導体装置の製造方法を概略的に示すフロー図である。
【図１９】本発明の実施の形態４における半導体装置の構成を概略的に示す概略断面図である。
【図２０】本発明の実施の形態４における半導体装置の製造方法を概略的に示すフロー図である。
【図２１】本発明の実施の形態４における半導体装置の製造方法の一工程を示す概略断面図である。
【図２２】本発明の実施の形態４における半導体装置の製造方法の一工程を示す概略断面図である。
【図２３】本発明の実施の形態５における半導体装置の製造方法を概略的に示すフロー図である。
【発明を実施するための形態】
【００１６】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１７】
＜実施の形態１＞
（構成）
図１および図２を参照して、本実施の形態のヘテロ接合ＦＥＴ９１（半導体装置）は、基板１と、バッファ層２と、チャネル層３と、バリア層４と、中間層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、表面保護膜９と、素子分離領域１１とを有する。バッファ層２は基板１上に設けられている。
【００１８】
チャネル層３は基板１上にバッファ層２を介して設けられている。チャネル層３は、アンドープの窒化物半導体からなり、具体的にはＡｌｚＧａ１−ｚＮ  （０≦ｚ≦１)からなる。この組成式においてｚ＝０の場合、チャネル層３はＧａＮからなる。バリア層４は、チャネル層３上に配置されており、チャネル層３とヘテロ接合で接している。
【００１９】
バリア層４は、Ｉｎ（インジウム）原子を含有する窒化物半導体からなり、具体的には、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ  （０＜ｘ≦１，  ０＜ｙ≦１，  ０＜ｘ＋ｙ≦１）からなる。この組成式においてｘ＝０．１８かつｙ＝０．８２の場合、バリア層４はＩｎ０．１８Ａｌ０．８２Ｎからなる。バリア層４はアンドープであることが好ましい。
【００２０】
チャネル層３がＧａＮからなり、かつバリア層４がＩｎ０．１８Ａｌ０．８２Ｎからなる場合、チャネル層３およびバリア層４の格子定数が等しくなるため、チャネル層３上に無歪みのバリア層４を形成することができる。
【００２１】
チャネル層３とバリア層４とのヘテロ接合によって形成されるヘテロ界面には、２ＤＥＧと呼ばれる高濃度のキャリアが発生する。チャネル層３がアンドープの半導体からなるので、２ＤＥＧは高い移動度を有する。よってヘテロ接合ＦＥＴ９１は、高い周波数および高い電流で使用され得る。
【００２２】
中間層５はバリア層４上に直接に配置されている。中間層５は、Ｉｎ原子を含有する窒化物半導体からなる。また中間層５は、添加物としてＳｉ（シリコン）原子を含んでいる。中間層５は、バリア層４のＳｉ（シリコン）原子濃度に比して高いＳｉ原子濃度を有する。なおバリア層４のＳｉ原子濃度はゼロであってもよい。中間層５は、添加物としてのＳｉ原子濃度の値が相違すること以外は、バリア層４と同様の窒化物半導体からなることが好ましい。
【００２３】
ソース電極６、ドレイン電極７およびゲート電極８の各々は、本実施の形態においては中間層５上に直接に配置されている。ドレイン電極７はソース電極６から離れて配置されている。ゲート電極８は、ソース電極６およびドレイン電極７から離れてこれらの間に配置されている。
【００２４】
平面レイアウト（図２の視野における２次元的なレイアウト）において、中間層５は、ソース電極６およびドレイン電極７の各々とゲート電極８との間に位置する部分を含む。これによりヘテロ接合ＦＥＴ９１の電流経路は、中間層５に覆われた部分を含む。
【００２５】
表面保護膜９は中間層５上に配置されている。表面保護膜９は、ソース電極６、ドレイン電極７およびゲート電極８の各々が半導体層（本実施の形態においては中間層５）に接するように開口部を有している。表面保護膜９は、Ａｌ（アルミニウム）原子を含有する絶縁体からなり、たとえばＡｌ２Ｏ３（酸化アルミニウム）からなる。
【００２６】
素子分離領域１１は絶縁体からなる。素子分離領域１１は、平面レイアウトにおいて、トランジスタ素子を構成するバリア層４および中間層５を囲んでいる。
【００２７】
（製造方法）
次にヘテロ接合ＦＥＴ９１の製造方法について、フロー図（図３および図４）および断面図（図５〜図９）を参照しつつ、以下に説明する。
【００２８】
図５を参照して、ステップＳ１０（図３）にて、エピタキシャル成長法によって基板１上にバッファ層２が形成される。ステップＳ２０（図３）にて、エピタキシャル成長法によって基板１上にバッファ層２を介してチャネル層３が形成される。ステップＳ３０（図３）にて、エピタキシャル成長法によってチャネル層３上にバリア層４が形成される。これらのエピタキシャル成長工程は、たとえばＭＯＣＶＤ(Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法によって行われる。
【００２９】
次に、ステップＳ４０（図３）にて、バリア層４上へＳｉ原子を添加することにより中間層５が形成される。具体的は、以下の工程が行われる。
【００３０】
図６を参照して、ステップＳ４４（図４）にて、Ｓｉ原子を含有するシリコン含有膜１０がバリア層４上に形成される。シリコン含有膜１０は、たとえば窒化シリコンまたは酸化シリコンからなる。シリコン含有膜１０はプラズマＣＶＤ法またはスパッタ法により形成されてもよい。たとえば、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）スパッタ法により、Ａｒガス流量２０ｓｃｃｍ、Ｎ２ガス流量４ｓｃｃｍ、マイクロ波出力５００Ｗ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）出力５００Ｗの条件でＳｉターゲットをスパッタすることで、３０ｎｍの窒化シリコン膜が形成される。
【００３１】
シリコン含有膜１０の形成の際に、シリコン含有膜１０中のＳｉ原子がバリア層４の表面上へ取り込まれる。これによりバリア層４上の比較的浅い領域に中間層５が形成される。なお、詳しくは後述するが、本発明者らは、このようなＳｉ原子の取り込みが実際に生じていることをＳＩＭＳ分析（図１０）によって確認した。窒化物半導体へのＳｉ原子の取り込みは、窒化物半導体がＩｎ原子を含有する場合に特に生じやすい。この理由は、Ｉｎ原子を含有する窒化物半導体は８００℃〜９００℃程度の比較的低温での結晶成長により形成されるために結晶間の結合力が比較的弱くなるためと考えられる。これに対してＩｎ原子を含有しないものであるＡｌＧａＮは、１１００℃〜１２００℃程度の高温での結晶成長により形成される。
【００３２】
さらに本発明者らは、形成済みのシリコン含有膜１０に熱処理を加えることで、バリア層４中へＳｉ原子が取り込まれる深さが大きくなること、言い換えればバリア層４のうち中間層５となる部分の厚さが大きくなること、も確認した。よって、中間層５の厚さを調整するために熱処理が実施されてもよい。中間層５の厚さを効率的に大きくするには、バリア層４の結晶成長温度である８００℃〜９００℃程度の温度よりも高い温度で熱処理を行うことが好ましい。
【００３３】
ステップＳ４６（図４）にて、シリコン含有膜１０が除去される。この工程はウェットエッチングによって行われることが好ましい。エッチング液には、たとえばフッ酸が用いられ得る。
【００３４】
以上のように、中間層５を形成するステップＳ４０（図３）が行われる。
【００３５】
図７を参照して、ステップＳ５０（図３）にて、ソース電極６およびドレイン電極７が半導体層（本実施の形態においては中間層５）上に形成される。具体的には、蒸着法またはスパッタ法による成膜と、リフトオフ法によるパターニングとが行われる。上記成膜においては、たとえばＴｉ／Ａｌ膜が形成される。たとえば、Ｔｉ膜の厚さは２５ｎｍ程度であり、Ａｌ膜の厚さは２００ｎｍ程度である。
【００３６】
次に、ソース電極６およびドレイン電極７と半導体層との間のコンタクト抵抗を低減するための熱処理が行われてもよい。たとえば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法を用いて、６００℃〜９００℃程度で１分程度の熱処理が行われ得る。
【００３７】
図８を参照して、ステップＳ６０（図３）にて、素子分離領域１１が形成される。素子分離領域１１は、中間層５、バリア層４およびチャネル層３を有する半導体層のうち、トランジスタ素子となる領域以外の領域上へ、絶縁化のためのイオン注入を行うことにより形成され得る。たとえば、Ａｒ（アルゴン）またはＺｎ（亜鉛）のイオンが４００ｋｅＶ程度の加速エネルギーでドーズ量１×１０１４cm-２で注入される。なお素子分離領域１１はイオン注入法以外の方法によって形成されてもよい。たとえば、半導体層にエッチングによりトレンチが形成され、このトレンチが絶縁体によって埋められてもよい。
【００３８】
図９を参照して、ステップＳ７０（図３）にて、ゲート電極８が半導体層（本実施の形態においては中間層５）上に形成される。具体的には、たとえば、蒸着法またはスパッタ法による成膜と、リフトオフ法によるパターニングとが行われる。上記成膜においては、たとえばＰｔ／Ａｕ膜が形成される。たとえば、Ｐｔ膜の厚さは２５ｎｍ程度であり、Ａｕ膜の厚さは２００ｎｍ程度である。
【００３９】
再び図１を参照して、ステップＳ８０（図３）にて、中間層５上に表面保護膜９が形成される。たとえば、スパッタ法、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ５０ｎｍのＡｌ２Ｏ３膜が形成される。Ａｌ２Ｏ３膜の形成にＡＬＤ法を用いる場合は、たとえば、チャンバー内にトリメチルアルミニウムと酸素とが順に１秒程度ずつ導入され、続いて５００Ｗ程度のプラズマを１秒程度発生させることが繰り返される。
【００４０】
以上によりヘテロ接合ＦＥＴ９１が製造される。なおヘテロ接合ＦＥＴには、上述された要素に加えてさらに、配線電極、バイアホール、電極保護膜などが形成されてもよい。よって各電極および保護膜は多層構造を有してもよい。また複数のトランジスタをつなぐマルチフィンガー型構造が用いられてもよい。
【００４１】
（組成分析）
図１０は、上述した製造方法によって中間層５（図１）が形成されることを確認するために行われたＳＩＭＳ分析の結果を示すグラフである。チャネル層としてはＧａＮ層が用いられた。バリア層としてはＩｎ０．１８Ａｌ０．８２Ｎ層が用いられた。表面保護膜としてはＡｌ２Ｏ３膜が用いられた。このグラフから、Ｓｉ原子が半導体層中に取り込まれたこと、すなわち中間層５が形成されたこと、がわかった。
【００４２】
なお、図１０中の「表面保護膜」、「中間層」、「バリア層」および「チャネル層」の領域の表示は、グラフを見やすくするために付したものである。ＳＩＭＳ分析は深さ方向における測定誤差を有するので、これらの領域の境界をＳＩＭＳ分析によって厳密に定めることは難しい。
【００４３】
（装置特性の評価）
次に、ヘテロ接合ＦＥＴの特性について、本実施の形態の実施例と、比較例１および２との間での比較を行った。比較例１においては実施例と異なり、表面保護膜の材料として、Ａｌ原子を含有しない材料であるＳｉＮ（窒化シリコン）が用いられた。比較例２においては実施例と異なり、中間層５が形成されなかった。
【００４４】
図１１は、ゲート電極に正バイアスを印加することによりオン状態とされたヘテロ接合ＦＥＴのドレイン電流−ドレイン電圧特性の測定結果を示す。中間層５を有していない比較例２に比して、中間層５を有する比較例１および実施例は、最大電流が１割程度高かった。すなわち、比較例２に比して、比較例１および実施例の方が、より高電流で使用可能な電流特性を有していた。中間層５が設けられることによる電流特性の改善は、バンド構造の変化に起因した２ＤＥＧ濃度の増加による寄与と、ソース電極６およびドレイン電極７の各々と半導体層とのコンタクト抵抗の低減による寄与とを含むと考えられる。
【００４５】
図１２は、ゲート電極に負バイアスを印加することによりオフ状態とされたヘテロ接合ＦＥＴのオフリーク電流−ドレイン電圧特性の測定結果を示す。比較例２に比して実施例は高電圧域において若干大きいオフリーク電流を有していたが、比較例２および実施例の両方とも、非可逆的な破壊が２００Ｖにおいても生じなかった。一方、表面保護膜としてＳｉＮ膜が用いられた比較例１は、比較例２および実施例に比して大きなオフリーク電流を有しているだけでなく、ドレイン電圧が１１０Ｖを超えたところで非可逆的な破壊を生じた。このように、比較例１に比して比較例２および実施例の方が、良好な耐電圧特性を有していた。
【００４６】
以上の比較結果から、比較例１および２と異なり、中間層５と、Ａｌ原子を含有する表面保護膜９とを有する実施例は、高電流で使用可能な電流特性と、良好な耐電圧特性との両方を有していた。
【００４７】
（効果）
本実施の形態のヘテロ接合ＦＥＴ９１によれば、Ｉｎ原子を含有する窒化物半導体からなりバリア層４のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層５がバリア層４上に配置され、アルミニウム原子を含有する絶縁体からなる表面保護膜９が中間層５上に配置される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。具体的には、ソース電極６およびドレイン電極７の各々とゲート電極８との間の電流経路において、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。
【００４８】
ソース電極６およびドレイン電極７は中間層５上に配置されている。これにより、ソース電極６およびドレイン電極７の各々と半導体層との間のコンタクト抵抗を低減することができる。よって、より高電流で使用可能な電流特性が得られる。なおソース電極６およびドレイン電極７のいずれか一方の電極が中間層５上に配置されている場合は、その電極について、上述した効果が得られる。
【００４９】
本実施の形態のヘテロ接合ＦＥＴ９１の製造方法によれば、Ｉｎ原子を含有する窒化物半導体からなりバリア層４のシリコン原子濃度に比して高いシリコン原子濃度を有する中間層５がバリア層４上に形成され、アルミニウム原子を含有する絶縁体からなる表面保護膜９が中間層５上に形成される。これにより、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。また中間層５を、バリア層４上へのシリコン原子の添加によって容易に形成することができる。
【００５０】
中間層５を形成する工程は、シリコン原子を含有するシリコン含有膜をバリア層４上に形成する工程と、シリコン含有膜を除去する工程とを含む。これにより、イオン注入を用いることなくバリア層４上へシリコン原子を添加することができる。
【００５１】
シリコン含有膜１０を除去する工程はウェットエッチングによって行われる。これにより、プラズマダメージを伴うドライエッチングが用いられる場合に比して、シリコン含有膜１０の除去工程が半導体表面へ与えるダメージを小さくすることができる。よって、より高電流で使用可能な電流特性が得られる。具体的には、半導体表面へのダメージに起因したドレイン電流の低下を抑制することができる。
【００５２】
シリコン含有膜１０に、必要に応じて熱処理が行われてもよい。これにより中間層５の厚さをより大きくすることができる。よって中間層５に起因する上述した効果をより確実に得ることができる。
【００５３】
（変形例）
図１に示すヘテロ接合ＦＥＴ９１（図１）においては、ゲート電極８は、表面保護膜９の開口部内にのみ配置されており、表面保護膜９の上面上には配置されていない。しかしながらゲート電極８は表面保護膜９の上面上に張り出していてもよい。このような構造を有する変形例について、以下に説明する。
【００５４】
図１３を参照して、第１の変形例のヘテロ接合ＦＥＴ９１ａにおいては、ゲート電極８の一部が表面保護膜９上に張り出している。これによりゲート電極８は断面視においてＴ型形状を有している。ゲート電極８がソース電極６の方へ張り出す長さと、ゲート電極８がドレイン電極７の方へ張り出す長さとは互いに異なっていてもよい。ゲート電極８が表面保護膜９上を張り出す長さは、電界強度に応じて決定され得るものであり、たとえば１μｍ程度である。
【００５５】
図１４を参照して、第２の変形例のヘテロ接合ＦＥＴ９１ｂにおいては、ゲート電極８の一部が表面保護膜９上においてドレイン電極７の方にのみ張り出している。これによりゲート電極８は断面視においてΓ型形状を有している。この構造により張り出し部分の端部近傍にも電界が集中するため、ゲート電極８端における電界強度が低減される。よって電流コラプスが抑制される。
【００５６】
＜実施の形態２＞
図１５を参照して、本実施の形態のヘテロ接合ＦＥＴ９２は、バリア層４上における中間層５の配置がヘテロ接合ＦＥＴ９１（図１：実施の形態１）のものと異なる。これにより本実施の形態においては、ソース電極６およびドレイン電極７はバリア層４上に中間層５を介さず直接に配置されている。
【００５７】
次にヘテロ接合ＦＥＴ９２の製造方法について説明する。ステップＳ３０（図３）までは実施の形態１と同様であるため、それ以降の工程について、以下に説明する。
【００５８】
ステップＳ５０（図１６）にて、中間層５を形成するステップＳ４０（図３）が行われる前に、ソース電極６およびドレイン電極７が形成される。よってソース電極６およびドレイン電極７はバリア層４上に直接形成される。
【００５９】
上記のようにソース電極６およびドレイン電極７が形成された後に、ステップＳ４４（図１６）にてシリコン含有膜１０（図６）が形成される。よってバリア層４のうちソース電極６およびドレイン電極７に覆われている部分は、シリコン含有膜１０に接触せず、シリコン含有膜１０からのＳｉ原子の添加を受けない。言い換えれば、これらの部分には中間層５が形成されない。
【００６０】
次に、ステップＳ６０（図１６）にて、まずシリコン含有膜１０上にレジストなどを用いてマスクパターンが形成される。次に、このマスクパターンを用いつつシリコン含有膜１０上へのイオン注入が行われることで、素子分離領域１１が形成される。
【００６１】
次に、ステップＳ４６（図１６）にて、シリコン含有膜１０が除去される。次に、ステップＳ７０およびＳ８０（図１６）が行われることで、ヘテロ接合ＦＥＴ９２が製造される。
【００６２】
本実施の形態によれば、素子分離領域１１の形成のためのイオン注入の際、最もイオンダメージおよび表面温度上昇が顕著となるイオン注入表面は、半導体表面ではなくシリコン含有膜１０の表面である。したがって、半導体表面付近への注入元素の偏析および半導体表面温度の上昇に起因した注入領域以外へのダメージ拡散を低減することができる。これによりＦＥＴの電流特性劣化が抑制されるとともに、素子分離領域１１の耐電圧特性が改善される。
【００６３】
＜実施の形態３＞
図１７を参照して、本実施の形態のヘテロ接合ＦＥＴ９３は、バリア層４上における中間層５の配置がヘテロ接合ＦＥＴ９１（図１：実施の形態１）のものと異なる。これにより本実施の形態においては、ソース電極６、ドレイン電極７およびゲート電極８は、バリア層４上に中間層５を介さず直接に配置されている。
【００６４】
次にヘテロ接合ＦＥＴ９２の製造方法について説明する。ステップＳ３０（図３）までは実施の形態１と同様であるため、それ以降の工程について、以下に説明する。
【００６５】
ステップＳ５０（図１８）にて、中間層５を形成するステップＳ４０（図３）が行われる前に、ソース電極６およびドレイン電極７が形成される。よってソース電極６およびドレイン電極７はバリア層４上に直接形成される。ステップＳ６０（図１８）が行われる。
【００６６】
次に、ステップＳ７０（図１８）にて、ゲート電極８が形成される。この時点で、バリア層４上に、ソース電極６、ドレイン電極７およびゲート電極８が形成される。次に、ステップＳ４０にて、中間層５が形成される。具体的には、シリコン含有膜１０（図６）の形成および除去が行われる。この際、バリア層４のうちソース電極６、ドレイン電極７およびゲート電極８に覆われている部分は、シリコン含有膜１０に接触せず、シリコン含有膜１０からのＳｉ原子の添加を受けない。言い換えれば、これらの部分には中間層５が形成されない。
【００６７】
次に、ステップＳ８０（図１８）が行われることで、ヘテロ接合ＦＥＴ９３が得られる。
【００６８】
本実施の形態によれば、ゲート電極は、中間層５に比してより安定的に形成可能なバリア層４上に配置される。よってヘテロ接合ＦＥＴ９１の特性の制御性が向上する。また中間層５と異なりバリア層４の物性についてはより多くの知見が得られている点からも、ゲート電極８と中間層５との接触によるゲート構造に比して、ゲート電極８とバリア層４との接触によるゲート構造の方が制御しやすい。
【００６９】
＜実施の形態４＞
図１９を参照して、本実施の形態のヘテロ接合ＦＥＴ９３は、バリア層４上における中間層５の配置がヘテロ接合ＦＥＴ９１（図１：実施の形態１）のものと異なる。これにより本実施の形態においては、ゲート電極８はバリア層４上に中間層５を介さず直接に配置されている。
【００７０】
ヘテロ接合ＦＥＴ９２の製造方法は、ステップＳ４０（図３）以外は実施の形態１とほぼ同様である。本実施の形態においては、ステップＳ４０は、図２０に示す工程によって行われる。以下、この工程について説明する。
【００７１】
図２１を参照して、ステップＳ４２（図２０）にて、バリア層４のうち、ゲート電極８（図１９）が配置されることになる部分の上にゲート領域保護層１２が選択的に形成される。ゲート領域保護層１２は、Ｓｉ原子を実質的に含有しない膜であり、たとえばＡｌ２Ｏ３（酸化アルミニウム）膜である。ゲート領域保護層１２の選択的な形成は、マスクを施しての成膜により行い得る。代わりに、バリア層４全面上における膜形成と、この膜に対してのレジストパターンなどを用いた選択的なエッチングとが行われてもよい。
【００７２】
図２２を参照して、次に、ステップＳ４４（図２０）にて、ゲート領域保護層１２が設けられたバリア層４上にシリコン含有膜１０が形成される。これにより、バリア層４のうちゲート領域保護層１２に覆われた部分以外の部分の上へＳｉ原子が添加される。よって、バリア層４のうちゲート領域保護層１２に覆われた部分以外の部分の上に中間層５が形成される。次に、ステップＳ４６ｇ（図２０）にて、シリコン含有膜１０およびゲート領域保護層１２が除去される。この工程はウェットエッチングによって行われることが好ましい。ウェットエッチングは、たとえばフッ酸を用いて行われる。
【００７３】
本実施の形態においては、以上のように、ステップＳ４０（図３）が行われる。
【００７４】
本実施の形態によっても実施の形態３と同様の効果が得られる。さらに、ソース電極６およびドレイン電極７が中間層５上に配置されることによって、実施の形態１で説明したように、ソース電極６およびドレイン電極７の各々と半導体層との間のコンタクト抵抗が低減される。よって、より高電流で使用可能な電流特性が得られる。なおソース電極６およびドレイン電極７のいずれか一方の電極が中間層５上に配置されている場合は、その電極について、上述した効果が得られる。
【００７５】
＜実施の形態５＞
図２３を参照して、本実施の形態のヘテロ接合ＦＥＴ（半導体装置）の製造方法においては、中間層５の形成が、ステップＳ４０（図３：実施の形態１）に代わりステップＳ４０ｅにより行われる。すなわち、中間層５が、Ｓｉ原子を添加しながらのエピタキシャル成長によって形成される。
【００７６】
中間層５のエピタキシャル成長は、ＭＯＣＶＤ法により行われ得る。この場合にＳｉ原子を添加するためには、プロセスガスが、Ｓｉ原子を有するガスを含めばよい。Ｓｉ原子を有するガスとしては、たとえばＳｉＨ４ガスが用いられる。Ｓｉ原子を有するガスの流量を調整することで、中間層５中に取り込まれるＳｉ量を任意に高い再現性で制御することができる。またエピタキシャル成長の厚さを調整することにより、中間層５の膜厚を高い再現性で制御することができる。よって組成および厚さのばらつきを抑えることができるので、中間層５を安定的に形成することができる。中間層５の成長条件は、たとえば、キャリア量１×１０１８cm-３、膜厚２ｎｍとなるように定められる。
【００７７】
バリア層４のエピタキシャル成長、および中間層５のエピタキシャル成長は、基板１を成長室から大気中へ取り出すことなく連続して行い得る。たとえば、バリア層４のエピタキシャル成長の後、プロセスガス中にＳｉＨ４ガスが加えられた上でエピタキシャル成長がさらに続けられることにより、中間層５のエピタキシャル成長が行われる。バリア層４のエピタキシャル成長においては、プロセスガスはＳｉＨ４ガスを含む必要はないが、ある程度の流量でＳｉＨ４ガスが成長室に導入されてもよい。この場合、バリア層４のエピタキシャル成長の後、ＳｉＨ４ガスの流量が増加された上でエピタキシャル成長がさらに続けられることにより、中間層５のエピタキシャル成長が行われる。
【００７８】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７９】
本実施の形態によっても、実施の形態１と同様に、高電流で使用可能な電流特性と、良好な耐電圧特性とを両立させることができる。さらに、前述したように、シリコン原子を添加しながらのエピタキシャル成長によって、中間層５を安定的に形成することができる。また、バリア層４および中間層５のエピタキシャル成長が連続的に行われる場合、バリア層４と中間層５との界面に、酸化などに起因した電子のトラップ準位が形成されることが防止される。これにより、電流コラプスと呼ばれる高周波駆動時の電流低下現象を抑制することができる。
【００８０】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００８１】
９１，９１ａ，９１ｂ，９２，９３  ヘテロ接合ＦＥＴ（半導体装置）、１  基板、２  バッファ層、３  チャネル層、４  バリア層、５  中間層、６  ソース電極、７  ドレイン電極、８  ゲート電極、９  表面保護膜、１０  シリコン含有膜、１１  素子分離領域、１２  ゲート領域保護層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2016225426.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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