(57)【要約】      （修正有）【課題】インピーダンスの不整合を低減し、実装密度を大きくすることが可能なブランキングシステムを提供する。【解決手段】マルチ荷電粒子ビーム用のブランキングシステム２１４は、マルチビームの通過位置に対応する複数の開口部が上面から貫通するように形成された第１の基板を有し、複数の開口部の近傍にそれぞれ対となる電極群が各開口部を挟んで第１の基板上に配置されたブランキングアパーチャアレイ装置２０４と、下面が、第１の基板上面とバンプを介して電気的に接続された回路基板２１１と、上面が、第２の基板の下面とバンプを介して電気的に接続された実装基板２１２と、を備える。【選択図】図３
2016096270.tif 000002
【特許請求の範囲】
【請求項１】
マルチビームの通過位置に対応する複数の開口部が上面から貫通するように形成された第１の基板を有し、前記複数の開口部の近傍にそれぞれ対となる電極群が各開口部を挟んで前記第１の基板上に配置されたブランキングアパーチャアレイ装置と、
下面が、前記第１の基板上面とバンプを介して電気的に接続された第２の基板と、
上面が、前記第２の基板の下面とバンプを介して電気的に接続された実装基板と、
を備えたことを特徴とするマルチ荷電粒子ビーム用のブランキングシステム。
【請求項２】
前記第２の基板は、差動信号をシングルエンド信号に変換する変換部を有することを特徴とする請求項１記載のマルチ荷電粒子ビーム用のブランキングシステム。
【請求項３】
前記マルチビームは、前記ブランキングアパーチャアレイ装置の上方に配置された、マルチビームを成形する成形アパーチャアレイ部材を荷電粒子ビームが通過することによって形成され、
前記第２の基板と前記ブランキングアパーチャアレイ装置とを接続するバンプの位置は、前記成形アパーチャアレイ部材の下面よりも低い位置に配置されることを特徴とする請求項１又は２記載のマルチ荷電粒子ビーム用のブランキングシステム。
【請求項４】
マルチビームの通過位置に対応する複数の開口部が上面から貫通するように形成された第１の基板を有し、前記複数の開口部の近傍にそれぞれ対となる電極群が各開口部を挟んで前記第１の基板上に配置されたブランキングアパーチャアレイ装置と、
下面が前記第１の基板上面とバンプを介して電気的に接続された第２の基板と、
差動信号をシングルエンド信号に変換する変換機能を有するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が実装された第３の基板と、
上面が、前記第２と第３の基板の下面とバンプを介して電気的に接続された実装基板と、
を備えたことを特徴とするマルチ荷電粒子ビーム用のブランキングシステム。
【請求項５】
試料を載置する、連続移動可能なステージと、
荷電粒子ビームを放出する放出部と、
複数の開口部が形成され、前記複数の開口部全体が含まれる領域に前記荷電粒子ビームの照射を受け、前記複数の開口部を前記荷電粒子ビームの一部がそれぞれ通過することにより、マルチビームを成形するマルチビーム成形部材と、
請求項１〜４いずれか記載のマルチ荷電粒子ビーム用のブランキングシステムと、
前記ブランキングシステムによってビームＯＦＦの状態になるように偏向された各ビームを遮蔽する制限アパーチャ部材と、
を備えたことを特徴とするマルチ荷電粒子ビーム描画装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチ荷電粒子ビーム用のブランキングシステム及びマルチ荷電粒子ビーム描画装置に係り、例えば、マルチビーム描画におけるブランキングシステムに関する。
【背景技術】
【０００２】
半導体デバイスの微細化の進展を担うリソグラフィ技術は半導体製造プロセスのなかでも唯一パターンを生成する極めて重要なプロセスである。近年、ＬＳＩの高集積化に伴い、半導体デバイスに要求される回路線幅は年々微細化されてきている。ここで、電子線（電子ビーム）描画技術は本質的に優れた解像性を有しており、ウェハ等へ電子線を使って描画することが行われている。
【０００３】
例えば、マルチビームを使った描画装置がある。１本の電子ビームで描画する場合に比べて、マルチビームを用いることで一度に多くのビームを照射できるのでスループットを大幅に向上させることができる。かかるマルチビーム方式の描画装置では、例えば、電子銃から放出された電子ビームを複数の穴を持ったマスクに通してマルチビームを形成し、各々、ブランキング制御され、遮蔽されなかった各ビームが光学系で縮小され、偏向器で偏向され試料上の所望の位置へと照射される。
【０００４】
ここで、マルチビーム描画では、個々のビームの照射量を照射時間により個別に制御する。かかる各ビームの照射量を高精度に制御するためには、ビームのＯＮ／ＯＦＦを行うブランキング制御を高速で行う必要がある。マルチビーム方式の描画装置では、マルチビームの各ブランカーを配置したブランキングアパーチャアレイ（ＢＡＡ）に各ビーム用のブランキング制御回路を搭載する。そして、かかる各ビーム用の制御回路に制御信号を出力することになる。
【０００５】
ここで、マルチビーム描画装置のスループットは、ブランキングアパーチャアレイへのデータ転送が律速する。従来例では、ブランキングアパーチャアレイとブランキングアパーチャアレイを実装する実装基板との間の信号接続はワイヤボンディングにより行なわれることが一般的である。しかしながら、ワイヤボンディングによる接続では、インピーダンスの不整合が生じやすいといった問題があった。そのため、データ転送時のクロック動作を高速することが困難であるといった問題にもつながる。さらに、ワイヤ間の接触を避けるため実装密度を大きくすることが困難であり、１つの信号ラインによって制御される個別ビーム用の制御回路数を多くせざるを得ない。そのため、１回のショットに必要なデータ転送時のクロック動作回数が多くなり、データ転送速度を向上させる障害になってしまうといった問題があった。
【０００６】
なお、ブランキング機構に関連する技術として、シフトレジスタとスイッチを配置した１つの回路に複数のブランカー（電極）が並列に接続され、かかる構成の複数の回路を１本のデータ線に順に接続し、データ伝送する技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３３９４２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、上述した問題点の少なくとも１つを克服し、インピーダンスの不整合を低減し、実装密度を大きくすることが可能なブランキングシステム及び描画装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様のマルチ荷電粒子ビーム用のブランキングシステムは、
マルチビームの通過位置に対応する複数の開口部が上面から貫通するように形成された第１の基板を有し、複数の開口部の近傍にそれぞれ対となる電極群が各開口部を挟んで第１の基板上に配置されたブランキングアパーチャアレイ装置と、
下面が、第１の基板上面とバンプを介して電気的に接続された第２の基板と、
上面が、第２の基板の下面とバンプを介して電気的に接続された実装基板と、
を備えたことを特徴とする。
【００１０】
また、第２の基板は、差動信号をシングルエンド信号に変換する変換部を有すると好適である。
【００１１】
また、マルチビームは、ブランキングアパーチャアレイ装置の上方に配置された、マルチビームを成形する成形アパーチャアレイ部材を荷電粒子ビームが通過することによって形成され、
第２の基板とブランキングアパーチャアレイ装置とを接続するバンプの位置は、成形アパーチャアレイ部材の下面よりも低い位置に配置されると好適である。
【００１２】
本発明の他の態様のマルチ荷電粒子ビーム用のブランキングシステムは、
マルチビームの通過位置に対応する複数の開口部が上面から貫通するように形成された第１の基板を有し、複数の開口部の近傍にそれぞれ対となる電極群が各開口部を挟んで第１の基板上に配置されたブランキングアパーチャアレイ装置と、
下面が第１の基板上面とバンプを介して電気的に接続された第２の基板と、
差動信号をシングルエンド信号に変換する変換機能を有するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が実装された第３の基板と、
上面が、第２と第３の基板の下面とバンプを介して電気的に接続された実装基板と、
を備えたことを特徴とする。
【００１３】
本発明の一態様のマルチ荷電粒子ビーム描画装置は、
試料を載置する、連続移動可能なステージと、
荷電粒子ビームを放出する放出部と、
複数の開口部が形成され、複数の開口部全体が含まれる領域に荷電粒子ビームの照射を受け、複数の開口部を荷電粒子ビームの一部がそれぞれ通過することにより、マルチビームを成形するマルチビーム成形部材と、
上述したいずれかのマルチ荷電粒子ビーム用のブランキングシステムと、
ブランキングシステムによってビームＯＦＦの状態になるように偏向された各ビームを遮蔽する制限アパーチャ部材と、
を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明の一態様によれば、インピーダンスの不整合を低減できると共に、実装密度を大きくすることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１における描画装置の構成を示す概念図である。
【図２】実施の形態１における成形アパーチャアレイ部材の構成を示す概念図である。
【図３】実施の形態１におけるブランキングシステムの構成を示す断面図である。
【図４】実施の形態１におけるブランキングシステムの構成を示す上面図である。
【図５】実施の形態１におけるブランキングアパーチャアレイ装置の構成を示す断面図である。
【図６】実施の形態１におけるブランキングアパーチャアレイ装置のメンブレン領域内の構成の一部を示す上面概念図である。
【図７】実施の形態１の比較例（１）となるブランキングシステムの構成を示す図である。
【図８】実施の形態１の比較例（２）となるブランキングシステムの構成を示す図である。
【図９】実施の形態１における個別ブランキング制御回路の内部構成を示す概念図である。
【図１０】実施の形態１における描画動作の一例を説明するための概念図である。
【図１１】実施の形態２におけるブランキングシステムの構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態では、荷電粒子ビームの一例として、電子ビームを用いた構成について説明する。但し、荷電粒子ビームは、電子ビームに限るものではなく、イオンビーム等の荷電粒子を用いたビームでも構わない。
【００１７】
実施の形態１．
図１は、実施の形態１における描画装置の構成を示す概念図である。図１において、描画装置１００は、描画部１５０と制御部１６０を備えている。描画装置１００は、マルチ荷電粒子ビーム描画装置の一例である。描画部１５０は、電子鏡筒１０２と描画室１０３を備えている。電子鏡筒１０２内には、電子銃２０１、照明レンズ２０２、成形アパーチャアレイ部材２０３、ブランキングシステム２１４、縮小レンズ２０５、制限アパーチャ部材２０６、対物レンズ２０７、及び偏向器２０８が配置されている。描画室１０３内には、ＸＹステージ１０５が配置される。ＸＹステージ１０５上には、描画時には描画対象基板となるマスク等の試料１０１が配置される。試料１０１には、半導体装置を製造する際の露光用マスク、或いは、半導体装置が製造される半導体基板（シリコンウェハ）等が含まれる。また、試料１０１には、レジストが塗布された、まだ何も描画されていないマスクブランクスが含まれる。ＸＹステージ１０５上には、さらに、ＸＹステージ１０５の位置測定用のミラー２１０が配置される。
【００１８】
制御部１６０は、制御計算機１１０、メモリ１１２、偏向制御回路１３０、ステージ位置検出器１３９及び磁気ディスク装置等の記憶装置１４０，１４２を有している。制御計算機１１０、メモリ１１２、偏向制御回路１３０、ステージ位置検出器１３９及び記憶装置１４０，１４２は、図示しないバスを介して互いに接続されている。描画データが描画装置１００の外部から入力され、記憶装置１４０（記憶部）に格納されている。
【００１９】
制御計算機１１０内には、面積密度算出部６０、照射時間Ｔ算出部６２、データ加工部６５、描画制御部７２、及び転送処理部６８が配置されている。面積密度算出部６０、照射時間Ｔ算出部６２、データ加工部６５、描画制御部７２、及び転送処理部６８といった各機能は、電気回路等のハードウェアで構成されてもよいし、これらの機能を実行するプログラム等のソフトウェアで構成されてもよい。或いは、ハードウェアとソフトウェアの組み合わせにより構成されてもよい。面積密度算出部６０、照射時間Ｔ算出部６２、データ加工部６５、描画制御部７２、及び転送処理部６８に入出力される情報および演算中の情報はメモリ１１２にその都度格納される。
【００２０】
ここで、図１では、実施の形態１を説明する上で必要な構成を記載している。描画装置１００にとって、通常、必要なその他の構成を備えていても構わない。
【００２１】
図２は、実施の形態１における成形アパーチャアレイ部材の構成を示す概念図である。図２（ａ）において、成形アパーチャアレイ部材２０３には、縦（ｙ方向）ｍ列×横（ｘ方向）ｎ列（ｍ，ｎ≧２）の穴（開口部）２２が所定の配列ピッチでマトリクス状に形成されている。図２（ａ）では、例えば、５１２×８列の穴２２が形成される。各穴２２は、共に同じ寸法形状の矩形で形成される。或いは、同じ外径の円形であっても構わない。ここでは、ｙ方向の各列について、ｘ方向にＡからＨまでの８つの穴２２がそれぞれ形成される例が示されている。これらの複数の穴２２を電子ビーム２００の一部がそれぞれ通過することで、マルチビーム２０が形成されることになる。ここでは、縦横（ｘ，ｙ方向）が共に２列以上の穴２２が配置された例を示したが、これに限るものではない。その他、例えば、縦横（ｘ，ｙ方向）どちらか一方が複数列で他方は１列だけであっても構わない。また、穴２２の配列の仕方は、図２（ａ）のように、縦横が格子状に配置される場合に限るものではない。図２（ｂ）に示すように、例えば、縦方向（ｙ方向）１段目の列と、２段目の列の穴同士が、横方向（ｘ方向）に寸法ａだけずれて配置されてもよい。同様に、縦方向（ｙ方向）２段目の列と、３段目の列の穴同士が、横方向（ｘ方向）に寸法ｂだけずれて配置されてもよい。
【００２２】
図３は、実施の形態１におけるブランキングシステムの構成を示す断面図である。
図４は、実施の形態１におけるブランキングシステムの構成を示す上面図である。図３及び図４において、実施の形態１におけるマルチビーム用のブランキングシステム２１４は、ブランキングアパーチャアレイ装置２０４、回路基板２１１（第２の基板）、及び実装基板２１２を備えている。ブランキングアパーチャアレイ装置２０４は、後述するように基板中央部が裏面側から薄く削られ、薄い膜厚のメンブレン領域３０（第１の領域）に加工されている。そして、かかるメンブレン領域３０にマルチビームが通過する各通過孔（開口部）と各ビーム偏向用の電極対が配置される。実装基板２１２の中央部は開口しており、かかる開口部上にメンブレン領域３０が位置するように、ブランキングアパーチャアレイ装置２０４は、実装基板２１２に配置される。回路基板２１１は、下面が、ブランキングアパーチャアレイ装置２０４の基板上面とバンプ２１６を介して電気的に接続される。実装基板２１２は、上面が、回路基板２１１の下面とバンプ２１８を介して電気的に接続される。そして、実装基板２１２の裏面側には、コネクタ２１３が接続され、コネクタ２１３によって、実装基板２１２への信号を伝達するための配線が実装基板２１２内の図示しない配線へと接続される。図４ではブランキングアパーチャアレイ装置２０４上での最小配線ピッチが実装基板２１２上での配線ピッチより小さいと仮定して、ブランキングアパーチャアレイ装置２０４上で１列に並んだパッドから実装基板２１２上で２列に並んだパッドへ回路基板２１１を介して配線を接続している。パッド配置はこれに限るものでなく、アパーチャアレイ装置２０４上で２列、３列となっていてもよく、実装基板２１２上での列数も任意に設定できる。
【００２３】
図５は、実施の形態１におけるブランキングアパーチャアレイ装置の構成を示す断面図である。
図６は、実施の形態１におけるブランキングアパーチャアレイ装置のメンブレン領域内の構成の一部を示す上面概念図である。なお、図５と図６において、電極２４，２６と制御回路４１の位置関係は一致させて記載していない。ブランキングアパーチャアレイ装置２０４は、図５に示すように、シリコン等からなる半導体基板３１（第１の基板）を用いて形成される。基板３１の中央部は、裏面側から薄く削られ、薄い膜厚ｈのメンブレン領域３０（第１の領域）に加工されている。メンブレン領域３０を取り囲む周囲は、厚い膜厚Ｈの外周領域３２（第２の領域）となる。メンブレン領域３０の上面と外周領域３２の上面とは、同じ高さ位置、或いは、実質的に高さ位置になるように形成される。基板３１は、外周領域３２の裏面で図３に示したように実装基板２１２上に保持される。
【００２４】
メンブレン領域３０には、図２に示した成形アパーチャアレイ部材２０３の各穴２２に対応する位置にマルチビームのそれぞれビームの通過用の通過孔２５（開口部）が開口される。言い換えれば、基板３１には、マルチビーム２０の通過位置に対応する複数の通過孔２５が上面から貫通するように形成される。そして、メンブレン領域３０上には、図５及び図６に示すように、各通過孔２５の近傍位置に該当する通過孔２５を挟んでブランキング偏向用の電極２４，２６の組（対となる電極群：ブランカー、或いはブランキング偏向器ともいう。）がそれぞれ配置される。言い換えれば、ブランキングアパーチャアレイ装置２０４では、複数の通過孔２５の近傍にそれぞれ対となる電極群２４，２６が各通過孔２５を挟んで基板３１上に配置される。
【００２５】
また、メンブレン領域３０中の各通過孔２５の近傍には、各通過孔２５用の一方（例えば電極２４）に偏向電圧を印加する制御回路４１（ロジック回路）が配置される。制御回路４１や電極２４，２６は、半導体製造技術およびＭＥＭＳ（微小電気機械システム）技術を用いて製造される。各ビーム用の２つの電極２４，２６の一方（例えば、電極２４）は制御回路４１に接続され、他方（例えば、電極２６）は接地される。また、図６に示すように、各制御回路４１は、制御信号用の例えば１０ビットのパラレル配線が接続される。各制御回路４１は、例えば１０ビットのパラレル配線の他、クロック信号線および電源用の配線が接続される。クロック信号線および電源用の配線はパラレル配線の一部の配線を流用しても構わない。マルチビームを構成するそれぞれのビーム毎に、電極２４，２６と制御回路４１とによる個別ブランキング機構４７が構成される。
【００２６】
また、膜厚の厚い外周領域３２上には、図５に示すように、制御信号を受信する複数のパッド２９が配置される。かかる複数のパッド２９は、図４に示すように、ブランキングアパーチャアレイ装置２０４の矩形のメンブレン領域３０の４辺のうち、例えば、左右の２辺に沿って配置される。かかるブランキングアパーチャアレイ装置２０４の基板３１上の複数のパッド２９と、回路基板２１１の下面に形成される図示しない複数のパッドとが図３に示すように、バンプ２１６によって接続される。
【００２７】
ここで、ブランキング信号のデータ伝送には、シングルエンド方式よりも差動信号（ＬＶＤＳ）方式の方が高速化に有効である。そこで、実施の形態１では、差動信号方式を用いる。一方、ブランキングアパーチャアレイ装置２０４の制御回路４１では、シングルエンド方式の信号を用いる。そのため、差動信号をシングルエンド信号に変換する変換部が必要となる。差動信号方式では終端抵抗に電流が流れることによる発熱が発生する。そのため、実施の形態１では、ブランキングアパーチャアレイ装置２０４内に形成するのではなく、回路基板２１１に、ビーム毎に、差動信号をシングルエンド信号に変換する変換回路２１９（変換部：レシーバともいう。）を形成する。これにより、ブランキングアパーチャアレイ装置２０４の発熱を低減できる。一方、回路基板２１１で生じる発熱は、図３に示すように、回路基板２１１と実装基板２１２とをペースト材２１７等で熱結合させることで実装基板２１２側へと放熱させることができる。また、ブランキングアパーチャアレイ装置２０４と実装基板２１２との間についてもペースト材２１７等で熱結合させることで実装基板２１２側へと放熱させるとさらに好適である。
【００２８】
変換回路２１９には、差動信号の２つの信号を入力して、シングルエンド信号に変換する差動アンプが配置される。差動信号は差動アンプ内では終端抵抗を介して接続されている。差動アンプの出力側は、回路基板２１１の下面に形成される図示しない各パッドに接続されればよい。また、回路基板２１１の下面には、例えばビームアレイの行毎に配置されたシフトレジスタ列毎に差動信号を入力するための１対のパッドが形成される。シリアルパラレル変換器をシフトレジスタ列の前段に配置してシリアルパラレル変換器から複数列のシフトレジスタにデータを送信するようにするのであれば、前記差動信号を入力するための１対のパッドはシリアルパラレル変換器ごとに形成すればよい。よって、回路基板２１１の下面には、マルチビームの差動信号を入力するための複数のパッドが形成されることになる。かかる回路基板２１１の下面の差動信号を入力するための複数のパッドと、実装基板２１２の上面に形成される図示しない複数のパッドとが図３に示すように、バンプ２１８によって接続される。
【００２９】
図７は、実施の形態１の比較例（１）となるブランキングシステムの構成を示す図である。図７に示す比較例（１）では、実装基板３１２上にブランキングアパーチャアレイ装置３０４を配置して、ワイヤボンディングにより配線接続を行う構成を示している。かかる構成では、上述したように、インピーダンスの不整合が生じやすい。そのため、データ転送時のクロック動作を高速化することが困難である。さらに、実装密度を大きくすることが困難であり、１つの信号ラインによって制御される個別ビーム用の制御回路数を多くせざるを得ない。そのため、１回のショットに必要なデータ転送時のクロック動作回数が多くなり、データ転送速度を向上させる障害になってしまう。また、ワイヤボンディングが成形アパーチャアレイ部材２０３に接触しないように、高さ方向の制限を受けることになる。或いは、成形アパーチャアレイ部材２０３から十分離れた位置でワイヤボンディング接続を行う必要が生じる。さらにワイヤボンディングではワイヤの接触を避けるためにパッド２９の配置ピッチの制限を受け、またパッド２９は一列または二列のような一次元的な配置に制限される。ワイヤが別のワイヤをまたぐようにすれば四列、八列の配置も可能かもしれないが、インピーダンスの整合性を考えると現実的でない。また、比較例（１）では、差動信号をシングルエンド信号に変換する変換回路３１９をブランキングアパーチャアレイ装置３０４内に形成する。そのため、ブランキングアパーチャアレイ装置３０４内で生じる発熱量が大きくなってしまう。
【００３０】
これに対して、実施の形態１では、バンプ接続を行うため、インピーダンスの不整合を低減できる。よって、データ転送時のクロック動作を高速化できる。さらに、図４に示すように、回路基板２１１の配線ピッチはワイヤボンディングのワイヤピッチより小さくパッド２１６、２１８は二次元的に配置できる。さらに回路基板２１１内の配線は多層化できる。よってパッドの実装密度を高くできる。また、実施の形態１では、バンプ接続を行うため、回路基板２１１とブランキングアパーチャアレイ装置２０４とを接続するバンプ２１６の位置を成形アパーチャアレイ部材２０３の下面よりも低い位置に配置できる。よって、電気的なショートを回避できる。また、差動信号による発熱の問題についても、ブランキングアパーチャアレイ装置２０４とは別に、回路基板２１１を設けたことで上述したように解消できる。
【００３１】
図８は、実施の形態１の比較例（２）となるブランキングシステムの構成を示す図である。図８に示す比較例（２）では、実装基板４１２上にブランキングアパーチャアレイ装置４０４を配置して、バンプ４１６により配線接続を行う構成を示している。かかる構成では、ブランキングアパーチャアレイ装置４０４内の各ビーム用の制御回路からブランキングアパーチャアレイ装置４０４下面のバンプ４１６に接続するパッドまで貫通するコンタクト配線（ＴＳＶ（スルー・シリコン・ビア）構造）を形成する必要がある。しかしながら、中央の薄膜化したメンブレン領域部分を支持するためには、その周囲の基板の膜厚を例えば５００μｍ程度以上に残す必要がある。しかし、かかる厚い膜厚にＴＳＶ構造を形成することは困難である。また、比較例（２）では、差動信号をシングルエンド信号に変換する変換回路４１９をブランキングアパーチャアレイ装置４０４内に形成する。そのため、ブランキングアパーチャアレイ装置４０４内で生じる発熱量が大きくなってしまう。
【００３２】
これに対して、実施の形態１では、ブランキングアパーチャアレイ装置２０４とは別に、回路基板２１１を設けたことで、ブランキングアパーチャアレイ装置２０４では、上面側付近に必要な回路を形成すればよい。そして、回路基板２１１では、逆に下面側に必要な回路を形成すればよい。このように、片面側に必要な回路を形成すれば足りるため、ＴＳＶ構造を不要にできる。また、上述したように、差動信号による発熱の問題についても、ブランキングアパーチャアレイ装置２０４とは別に、回路基板２１１を設けたことで解消できる。
【００３３】
図９は、実施の形態１における個別ブランキング制御回路の内部構成を示す概念図である。図９において、描画装置１００本体内のブランキングアパーチャアレイ装置２０４に配置された個別ブランキング制御用の各制御回路４１には、シフトレジスタ４０、レジスタ４２、カウンタ４８、及びアンプ４８が配置される。実施の形態１では、各ビーム用の個別ブランキング制御を、例えば、１０ビットの制御信号によって制御する。ここで、実施の形態１では、ブランキングアパーチャアレイ装置２０４のメンブレン領域３０内に配置される、縦（ｙ方向）ｍ列×横（ｘ方向）ｎ列（ｍ，ｎ≧２）の個別ブランキング機構４７のうち、例えば、同じ列のｎ個の個別ブランキング機構４７のシフトレジスタ４０を直列に接続し、１つのパッドに接続する。よって、ｍ列あれば、シフトレジスタ４０が直列に接続された組がｍ組構成される。そして、１回のマルチビームのショットに対して、ｎ個のデータ信号が、クロック動作に合わせて、各パッド２９からそれぞれの組の先頭のシフトレジスタ４０に送信さえると共に、直列に接続された同じ組のシフトレジスタ４０に順次伝送される。よって、ｎ回のクロック動作によって、各シフトレジスタ４０に必要なデータが格納される。そして、かかるデータ信号がレジスタ４２に格納され、カウンタ４８がデータＯＮの期間をカウントし、その間アンプ４８が偏向電圧を電極２４に印加する。
【００３４】
以上のような実施の形態１のブランキングアパーチャアレイ装置２０４において、各通過孔２５を通過するビーム２０は、それぞれ独立にかかる対となる２つの電極２４，２６に印加される電圧によって偏向される。図９の例では、電極２４にアンプ４８からの偏向電圧が印加される。一方、電極２６はグランド接続される。かかる２つの電極２４，２６間の電位差によるビーム偏向によって各ビームがブランキング制御される。言い換えれば、複数のブランカーは、複数のシフトレジスタ４０のうち対応するビーム用のシフトレジスタ４０を介してそれぞれ制御される、マルチビーム２０のうちの対応ビームをそれぞれブランキング偏向する。このように、複数のブランカーが、成形アパーチャアレイ部材２０３の複数の穴２２（開口部）を通過したマルチビームのうち、それぞれ対応するビームのブランキング偏向を行う。
【００３５】
以上のような実施の形態１のブランキングシステム２１４を搭載した描画装置１００を用いて、試料１０１にパターンを描画する。
【００３６】
パターン面積密度算出工程として、面積密度算出部６０は、記憶装置１４０から描画データを読み出し、試料１０１の描画領域、或いは描画されるチップ領域がメッシュ状に仮想分割された複数のメッシュ領域の画素領域（メッシュ領域）毎にその内部に配置されるパターンの面積密度を算出する。例えば、まず、試料１０１の描画領域、或いは描画されるチップ領域を所定の幅で短冊上のストライプ領域に分割する。そして、各ストライプ領域を上述した複数の画素領域に仮想分割する。画素領域のサイズは、例えば、ビームサイズ、或いは、それ以下のサイズであると好適である。例えば、１０ｎｍ程度のサイズにすると好適である。面積密度算出部６０は、例えば、ストライプ領域毎に記憶装置１４０から対応する描画データを読み出し、描画データ内に定義された複数の図形パターンを画素領域に割り当てる。そして、画素領域毎に配置される図形パターンの面積密度を算出すればよい。
【００３７】
ショット時間（照射時間）Ｔ算出工程として、照射時間算出部６２は、所定のサイズの画素領域毎に、１ショットあたりの電子ビームの照射時間Ｔ（ショット時間、或いは露光時間ともいう。以下、同じ）を算出する。多重描画を行う場合には、各階層における１ショットあたりの電子ビームの照射時間Ｔを算出すればよい。基準となる照射時間Ｔは、算出されたパターンの面積密度に比例して求めると好適である。また、最終的に算出される照射時間Ｔは、図示しない近接効果、かぶり効果、ローディング効果等の寸法変動を引き起こす現象に対する寸法変動分を照射量によって補正した補正後の照射量に相当する時間にすると好適である。画素領域毎の照射時間Ｔは、照射時間マップに定義され、照射時間マップが例えば記憶装置１４２に格納される。
【００３８】
照射時間配列データ加工工程において、データ加工部６４は、予め設定された描画シーケンスに沿って、各ショットにおけるマルチビームの各ビームが照射する画素領域を割り当てる。そして、ショット毎に、当該画素領域の照射時間を記憶装置１４２から読み出し、直列接続される組のシフトレジスタ群毎に、対応するビームの照射時間のデータを１０ビットのデータに変換し、対応する組の複数のシフトレジスタ４０によって転送される順に並ぶように加工する。直列接続される複数のシフトレジスタの組のうち、後段側のシフトレジスタ用のデータから順に並ぶように配列加工する。
【００３９】
照射時間配列データ出力工程として、転送処理部６８は、各ビームのショット毎に、各グループのデータが順に並び、かつ、各グループ内で直列接続される複数のシフトレジスタの配列に沿った順序に加工された照射時間配列データを偏向制御回路１３０に出力する。
【００４０】
データ転送工程として、偏向制御回路１３０は、ショット毎に、各組の照射時間配列データを差動信号として実装基板２１２に送信する。そして、実装基板２１２から回路基板２１１に伝送される。回路基板２１１内では、各組の変換回路２１９によって、各組の照射時間配列データが差動信号からシングルエンド信号に変換される。そして、各組のシングルエンド信号は、ブランキングアパーチャアレイ装置２０４の各組のパッド２９を介して対応する組の先頭のシフトレジスタ４０に送信され、組内の直列に接続された各シフトレジスタ４０に順次伝送される。そして、上述したように、各ビームのブランキング制御が行われる。なお、パッド２９からシリアル伝送された信号は、図示しないシリアル・パラレル変換部で例えば１０ビットのパラレル信号に変換されて１０ビットのパラレル信号を対応する制御回路４１にデータ転送すればよい。
【００４１】
描画部１５０は、各ビームのショット毎に、該当する照射時間の描画を実施する。具体的には以下のように動作する。
【００４２】
電子銃２０１（放出部）から放出された電子ビーム２００は、照明レンズ２０２によりほぼ垂直に成形アパーチャアレイ部材２０３全体を照明する。成形アパーチャアレイ部材２０３には、矩形の複数の穴（開口部）が形成され、電子ビーム２００は、すべての複数の穴が含まれる領域を照明する。複数の穴の位置に照射された電子ビーム２００の各一部が、かかる成形アパーチャアレイ部材２０３の複数の穴をそれぞれ通過することによって、例えば矩形形状の複数の電子ビーム（マルチビーム）２０ａ〜ｅが形成される。かかるマルチビーム２０ａ〜ｅは、ブランキングアパーチャアレイ装置２０４のそれぞれ対応する電極対（ブランカー或いはブランキング偏向器ともいう）内を通過する。かかる電極対は、それぞれ、個別に通過する電子ビーム２０を偏向する（ブランキング偏向を行う）。
【００４３】
ブランキングアパーチャアレイ装置２０４を通過したマルチビーム２０ａ〜ｅは、縮小レンズ２０５によって、縮小され、制限アパーチャ部材２０６に形成された中心の穴に向かって進む。ここで、ブランキングアパーチャアレイ装置２０４の電極対によって偏向された電子ビーム２０は、制限アパーチャ部材２０６（ブランキングアパーチャ部材）の中心の穴から位置がはずれ、制限アパーチャ部材２０６によって遮蔽される。一方、ブランキングアパーチャアレイ装置２０４のブランカーによって偏向されなかった電子ビーム２０は、図１に示すように制限アパーチャ部材２０６の中心の穴を通過する。かかる個別ブランキング機構のＯＮ／ＯＦＦによって、ブランキング制御が行われ、ビームのＯＮ／ＯＦＦが制御される。このように、制限アパーチャ部材２０６は、個別ブランキング機構によってビームＯＦＦの状態になるように偏向された各ビームを遮蔽する。そして、ビームＯＮになってからビームＯＦＦになるまでに形成された、制限アパーチャ部材２０６を通過したビームにより、１回分のショットのビームが形成される。制限アパーチャ部材２０６を通過したマルチビーム２０は、対物レンズ２０７により焦点が合わされ、所望の縮小率のパターン像となり、偏向器２０８によって、制限アパーチャ部材２０６を通過した各ビーム（マルチビーム２０全体）が同方向にまとめて偏向され、各ビームの試料１０１上のそれぞれの照射位置に照射される。また、例えばＸＹステージ１０５が連続移動している時、ビームの照射位置がＸＹステージ１０５の移動に追従するように偏向器２０８によって制御される。ＸＹステージ１０５の位置は、ステージ位置検出器１３９からレーザをＸＹステージ１０５上のミラー２１０に向けて照射し、その反射光を用いて測定される。一度に照射されるマルチビーム２０は、理想的には成形アパーチャアレイ部材２０３の複数の穴の配列ピッチに上述した所望の縮小率を乗じたピッチで並ぶことになる。描画装置１００は、ショットビームを連続して順に照射していくラスタースキャン方式で描画動作を行い、所望のパターンを描画する際、パターンに応じて必要なビームがブランキング制御によりビームＯＮに制御される。
【００４４】
図１０は、実施の形態１における描画動作の一例を説明するための概念図である。図１０に示すように、試料１０１の描画領域５３０は、例えば、ｙ方向に向かって所定の幅で短冊状の複数のストライプ領域５３２に仮想分割される。かかる各ストライプ領域５３２は、描画単位領域となる。まず、ＸＹステージ１０５を移動させて、第１番目のストライプ領域５３２の左端、或いはさらに左側の位置に一回のマルチビーム２０の照射で照射可能な照射領域５３４が位置するように調整し、描画が開始される。第１番目のストライプ領域５３２を描画する際には、ＸＹステージ１０５を例えば−ｘ方向に移動させることにより、相対的にｘ方向へと描画を進めていく。ＸＹステージ１０５は所定の速度で例えば連続移動させる。第１番目のストライプ領域５３２の描画終了後、ステージ位置を−ｙ方向に移動させて、第２番目のストライプ領域５３２の右端、或いはさらに右側の位置に照射領域５３４が相対的にｙ方向に位置するように調整し、今度は、ＸＹステージ１０５を例えばｘ方向に移動させることにより、−ｘ方向にむかって同様に描画を行う。第３番目のストライプ領域５３２では、ｘ方向に向かって描画し、第４番目のストライプ領域５３２では、−ｘ方向に向かって描画するといったように、交互に向きを変えながら描画することで描画時間を短縮できる。但し、かかる交互に向きを変えながら描画する場合に限らず、各ストライプ領域５３２を描画する際、同じ方向に向かって描画を進めるようにしても構わない。１回のショットでは、成形アパーチャアレイ部材２０３の各穴２２を通過することによって形成されたマルチビームによって、各穴２２と同数の複数のショットパターンが一度に形成される。
【００４５】
以上のように実施の形態１によれば、バンプ実装することができ、インピーダンスの不整合を低減できる。よって、インピーダンス整合を取りやすいためワイヤボンディングでの接続に比べて高速な信号を通すことができる。また、接点数をワイヤボンディングの場合よりも多くすることができ、実装密度を大きくすることが可能となる。さらに、差動信号のレシーバをブランキングアパーチャアレイ装置２０４の外に設置することでブランキングアパーチャアレイ装置２０４の発熱を抑制できる。
【００４６】
実施の形態２．
実施の形態１では、回路基板２１１に専用の回路を形成したが、これに限るものではない。実施の形態２では、既存のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が形成された基板を流用する構成について説明する。また、描画装置１００の構成は図１と同様である。また、以下に説明する点以外の内容は、実施の形態１と同様である。
【００４７】
図１１は、実施の形態２におけるブランキングシステムの構成を示す断面図である。図１１において、実施の形態２におけるマルチビーム用のブランキングシステム２１４は、ブランキングアパーチャアレイ装置２０４、配線基板２２０（第２の基板）、ＦＰＧＡ基板２２１（第３の基板）、及び実装基板２２２を備えている。ブランキングアパーチャアレイ装置２０４は、図５と同様である。実装基板２２２の中央部は開口しており、かかる開口部上にブランキングアパーチャアレイ装置２０４のメンブレン領域３０が位置するように、ブランキングアパーチャアレイ装置２０４は、実装基板２２２に配置される。配線基板２２０は、下面が、ブランキングアパーチャアレイ装置２０４の基板上面とバンプ２２６を介して電気的に接続される。実装基板２２２は、上面が、配線基板２２０の下面とバンプ２２８を介して電気的に接続される。また、ＦＰＧＡ基板２２１は、下面が実装基板２２２上面とバンプ２２９を介して電気的に接続される。ＦＰＧＡ基板２２１は、実装基板２２２の下側に配置して、ＦＰＧＡ基板２２１の上面が実装基板２２２の下面とバンプを介して電気的に接続されるようにしてもよい。
【００４８】
ここで、実施の形態２では、ブランキングアパーチャアレイ装置２０４と実装基板２２２とを橋渡しするブリッジ基板となる配線基板２２０に、能動素子を配置しないで配線のみ形成する。そして、実装基板２２２上に能動素子となるＦＰＧＡを配置したＦＰＧＡ基板２２１を配置する。実施の形態２では、差動信号をシングルエンド信号に変換する変換機能を有するＦＰＧＡが形成されたＦＰＧＡ基板２２１を用いる。差動信号をシングルエンド信号に変換する変換機能として既に実績のある既成回路（ＦＰＧＡ）を流用することで、ブランキングシステム２１４のコストを低減できる。その他のブランキングシステム２１４の構成は、図４〜図６と同様である。
【００４９】
偏向制御回路１３０から実装基板２２２に差動信号として送信されたショット毎の各組の照射時間配列データは、実装基板２２２からＦＰＧＡ基板２２１に伝送される。ＦＰＧＡ基板２２１内では、ＦＰＧＡによって、各組の照射時間配列データが差動信号からシングルエンド信号に変換される。そして、各組のシングルエンド信号は、一旦、実装基板２２２に送信された後、配線基板２２０に伝送される。そして、配線基板２２０内の配線を介して、各組のシングルエンド信号は、ブランキングアパーチャアレイ装置２０４の各組のパッド２９を介して対応する組の先頭のシフトレジスタ４０に送信され、組内の直列に接続された各シフトレジスタ４０に順次伝送される。
【００５０】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。上述した例では、シフトレジスタ４０に１０ビットの制御信号が入力される場合を示したが、ビット数は、適宜設定すればよい。例えば、１ビット、或いは２ビット〜９ビットの制御信号を用いてもよい。なお、１１ビット以上の制御信号を用いてもよい。
【００５１】
また、装置構成や制御手法等、本発明の説明に直接必要しない部分等については記載を省略したが、必要とされる装置構成や制御手法を適宜選択して用いることができる。例えば、描画装置１００を制御する制御部構成については、記載を省略したが、必要とされる制御部構成を適宜選択して用いることは言うまでもない。
【００５２】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのマルチ荷電粒子ビーム用のブランキングシステム、マルチ荷電粒子ビーム描画装置及び方法は、本発明の範囲に包含される。
【符号の説明】
【００５３】
２０  マルチビーム
２２  穴
２４，２６  電極
２５  通過孔
２９  パッド
３０  メンブレン領域
３１  基板
３２  外周領域
４０  シフトレジスタ
４１  制御回路
４２  レジスタ
４６  アンプ
４７  個別ブランキング機構
４８  カウンタ
６０  面積密度算出部
６２  照射時間算出部
６５  データ加工部
６８  転送処理部
７２  描画制御部
１００  描画装置
１０１  試料
１０２  電子鏡筒
１０３  描画室
１０５  ＸＹステージ
１１０  制御計算機
１１２  メモリ
１３０  偏向制御回路
１３９  ステージ位置検出器
１４０，１４２  記憶装置
１５０  描画部
１６０  制御部
２００  電子ビーム
２０１  電子銃
２０２  照明レンズ
２０３  成形アパーチャアレイ部材
２０４  ブランキングアパーチャアレイ装置
２０５  縮小レンズ
２０６  制限アパーチャ部材
２０７  対物レンズ
２０８  偏向器
２１０  ミラー
２１１  回路基板
２１２，２２２  実装基板
２１３  コネクタ
２１４  ブランキングシステム
２１６，２１８  バンプ
２１７  ペースト
２１９  変換回路
２２０  配線基板
２２１  ＦＰＧＡ基板
５３０  描画領域
５３２  ストライプ領域
５３４  照射領域
３０４，４０４  ブランキングアパーチャアレイ装置
３１６  ワイヤボンディング
３１９，４１９  変換回路
３１２，４１２  実装基板
４１６  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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