(57)【要約】【課題】単位面積あたりの記憶容量の大きい半導体装置を提供する。【解決手段】第１のメモリセルと、その上に設けられた第２のメモリセルと、を有し、第１のメモリセルは、第１、第２のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第３、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、第１の容量素子の電極の一方と接続され、第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、第２の容量素子の電極の一方と接続され、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と接続され、第２、第４のトランジスタは酸化物半導体を有し、第１、第３のトランジスタのチャネル長方向と、第２、第４のトランジスタのチャネル長方向と、が略垂直である半導体装置。【選択図】図９
2016225613.tif 000002
【特許請求の範囲】
【請求項１】
第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタ及び前記第４のトランジスタは酸化物半導体を有し、
前記第１のトランジスタ及び前記第３のトランジスタのチャネル長方向と、前記第２のトランジスタ及び前記第４のトランジスタのチャネル長方向と、が略垂直であることを特徴とする半導体装置。
【請求項２】
基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタ及び前記第４のトランジスタは酸化物半導体を有し、
前記第１のトランジスタ及び前記第３のトランジスタはチャネル長方向が前記基板の上面に略垂直であることを特徴とする半導体装置。
【請求項３】
基板上に設けられた第１のメモリセルと、
前記第１のメモリセル上に設けられた第２のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の電極の一方と、電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の容量素子の電極の一方と、電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタ及び前記第４のトランジスタは酸化物半導体を有し、
前記第１のトランジスタ及び前記第３のトランジスタは、前記基板の上面に略垂直に伸長して設けられた半導体の一部を有することを特徴とする半導体装置。
【請求項４】
請求項３において、
前記基板の上面に略垂直に伸長して設けられた半導体は多結晶シリコンであることを特徴とする半導体装置。
【請求項５】
請求項３又は４のいずれかにおいて、
前記基板の上面に略垂直に伸長して設けられた半導体は、円筒状であることを特徴とする半導体装置。
【請求項６】
第１の方向に配列して設けられた複数のメモリセルアレイと、複数の第１の配線及び複数の第２の配線と、を有し、
前記複数の第１の配線及び前記複数の第２の配線は、前記第１の方向と略垂直な第２の方向に伸長して設けられ、
前記メモリセルアレイは、前記第２の方向に配列して設けられた複数のメモリセルストリングを有し、
前記複数のメモリセルストリングは、前記第１の方向及び前記第２の方向に略垂直な第３の方向に伸長して設けられ、
前記メモリセルストリングは複数のメモリセルと、前記第３の方向に伸長して設けられた第３乃至第５の配線と、を有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのチャネル長方向は前記第３の方向と略平行であり、
前記第２のトランジスタは酸化物半導体を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのソース又はドレインの一方と、電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記容量素子の電極の一方と、電気的に接続され、
前記複数のメモリセルストリングの一において、
前記複数のメモリセルは互いに、前記第１のトランジスタのソース又はドレインの一方と、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、
前記メモリセルストリングの一端の前記メモリセルの前記第１のトランジスタのソース又はドレインの一方は、前記第３の配線と電気的に接続され、
前記メモリセルストリングの他端の前記メモリセルの前記第１のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
前記複数のメモリセルの前記第２のトランジスタのソース又はドレインの他方は、前記第５の配線と電気的に接続され、
前記複数のメモリセルアレイの一において、
同じ行の前記メモリセルの前記容量素子の電極の他方は、前記複数の第１の配線の一と電気的に接続され、
同じ行の前記メモリセルの前記第２のトランジスタのゲートは、前記複数の第２の配線の一と電気的に接続されることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
書き込み動作において、
前記複数のメモリセルアレイの一を選択して
前記複数の第２の配線の一を介して前記第２のトランジスタをオン状態とし、
複数の前記第５の配線に書き込み電位を与え、
前記複数の第２の配線の一を介して前記第２のトランジスタをオフ状態とし、前記書き込み電位に対応するデータを保持し、
読み出し動作において、
前記複数のメモリセルアレイの一を選択して
前記複数の第１の配線の一を介して前記容量素子の電極の他方に第１の電位を与え、
前記複数の第１の配線の一と異なる行の第１の配線を介して前記容量素子の電極の他方に第１の電位と異なる第２の電位を与えて前記第１のトランジスタをオン状態とし、
前記第３の配線に読み出し電位を与え、前記読み出し電位の変化から前記データを読み出すことを特徴とする半導体装置の駆動方法。
【請求項８】
請求項１乃至６のいずれか一に記載の半導体装置を有する記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタと、を組み合わせてデータの読み出しと書き込みを可能にした半導体装置が注目されている（特許文献１参照）。
【０００５】
また、近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１１９６７４
【特許文献２】特開２０１１−６６４１７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。または、新規な構造の半導体装置の駆動方法を提供することを課題の一とする。
【０００８】
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１のメモリセルと、第１のメモリセル上に設けられた第２のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタ及び第４のトランジスタは酸化物半導体を有し、第１のトランジスタ及び第３のトランジスタのチャネル長方向と、第２のトランジスタ及び第４のトランジスタのチャネル長方向と、が略垂直であることを特徴とする半導体装置である。
【００１１】
また、本発明の他の一態様は、基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタ及び第４のトランジスタは酸化物半導体を有し、第１のトランジスタ及び第３のトランジスタはチャネル長方向が基板の上面に略垂直であることを特徴とする半導体装置である。
【００１２】
また、本発明の他の一態様は、基板上に設けられた第１のメモリセルと、第１のメモリセル上に設けられた第２のメモリセルと、を有し、第１のメモリセルは、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、を有し、第２のメモリセルは、第３のトランジスタと、第４のトランジスタと、第２の容量素子と、を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース又はドレインの一方は、第１の容量素子の電極の一方と、電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのソース又はドレインの一方と、電気的に接続され、第４のトランジスタのソース又はドレインの一方は、第２の容量素子の電極の一方と、電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタ及び第４のトランジスタは酸化物半導体を有し、第１のトランジスタ及び第３のトランジスタは、基板の上面に略垂直に伸長して設けられた半導体の一部を有することを特徴とする半導体装置である。
【００１３】
また、本発明の他の一態様は、基板の上面に略垂直に伸長して設けられた半導体は多結晶シリコンであることが好ましい。また、本発明の他の一態様は、基板の上面に略垂直に伸長して設けられた半導体は、円筒状であることが好ましい。
【００１４】
また、本発明の他の一態様は、第１の方向に配列して設けられた複数のメモリセルアレイと、複数の第１の配線及び複数の第２の配線と、を有し、複数の第１の配線及び複数の第２の配線は、第１の方向と略垂直な第２の方向に伸長して設けられ、メモリセルアレイは、第２の方向に配列して設けられた複数のメモリセルストリングを有し、複数のメモリセルストリングは、第１の方向及び第２の方向に略垂直な第３の方向に伸長して設けられ、メモリセルストリングは複数のメモリセルと、第３の方向に伸長して設けられた第３乃至第５の配線と、を有し、メモリセルは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、第１のトランジスタのチャネル長方向は第３の方向と略平行であり、第２のトランジスタは酸化物半導体を有し、第１のトランジスタのゲートは、第２のトランジスタのソース又はドレインの一方と、電気的に接続され、第２のトランジスタのソース又はドレインの一方は、容量素子の電極の一方と、電気的に接続され、複数のメモリセルストリングの一において、複数のメモリセルは互いに、第１のトランジスタのソース又はドレインの一方と、第１のトランジスタのソース又はドレインの他方が電気的に接続され、メモリセルストリングの一端のメモリセルの第１のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、メモリセルストリングの他端のメモリセルの第１のトランジスタのソース又はドレインの他方は、第４の配線と電気的に接続され、複数のメモリセルの第２のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、複数のメモリセルアレイの一において、同じ行のメモリセルの容量素子の電極の他方は、複数の第１の配線の一と電気的に接続され、同じ行のメモリセルの第２のトランジスタのゲートは、複数の第２の配線の一と電気的に接続されることを特徴とする半導体装置である。
【００１５】
また、本発明の他の一態様は、上記の半導体装置において、書き込み動作において、複数のメモリセルアレイの一を選択して複数の第２の配線の一を介して第２のトランジスタをオン状態とし、複数の第５の配線に書き込み電位を与え、複数の第２の配線の一を介して第２のトランジスタをオフ状態とし、書き込み電位に対応するデータを保持し、読み出し動作において、複数のメモリセルアレイの一を選択して複数の第１の配線の一を介して容量素子の電極の他方に第１の電位を与え、複数の第１の配線の一と異なる行の第１の配線を介して容量素子の電極の他方に第１の電位と異なる第２の電位を与えて第１のトランジスタをオン状態とし、第３の配線に読み出し電位を与え、読み出し電位の変化からデータを読み出すことを特徴とする半導体装置の駆動方法である。
【００１６】
また、本発明の他の一態様は、上述の半導体装置を有する記憶装置である。
【発明の効果】
【００１７】
単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセルを積層した新規な構造の半導体装置を提供することができる。または、新規な構造の半導体装置の駆動方法を提供することができる。
【００１８】
または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
【００１９】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様に係る半導体装置を説明する回路図。
【図２】本発明の一態様に係る半導体装置を説明する回路図。
【図３】本発明の一態様に係る半導体装置を説明する回路図。
【図４】本発明の一態様に係る半導体装置を説明する回路図。
【図５】本発明の一態様に係る半導体装置を説明する回路図。
【図６】本発明の一態様に係る半導体装置を説明する回路図。
【図７】本発明の一態様に係る半導体装置の駆動方法を説明するタイミングチャート。
【図８】本発明の一態様に係る半導体装置を説明する上面図および断面図。
【図９】本発明の一態様に係る半導体装置を説明する模式図。
【図１０】本発明の一態様に係る半導体装置を説明する上面図。
【図１１】本発明の一態様に係る半導体装置を説明する断面図。
【図１２】本発明の一態様に係る半導体装置を説明する断面図。
【図１３】本発明の一態様に係る半導体装置を説明する断面図。
【図１４】本発明の一態様に係る半導体装置を説明する断面図。
【図１５】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図１６】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図１７】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図１８】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図１９】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２０】本発明の一態様に係る半導体装置の作製方法を説明する断面図。
【図２１】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。
【図２２】ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。
【図２３】ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。
【図２４】ａ−ｌｉｋｅ  ＯＳの断面ＴＥＭ像。
【図２５】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２６】本発明の一態様に係る記憶装置の模式図。
【発明を実施するための形態】
【００２１】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２２】
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、又は置き換えなどを行って、本発明の一態様とすることができる。
【００２３】
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
【００２４】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
【００２５】
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
【００２６】
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２７】
本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２８】
なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００２９】
トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００３０】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電位差（ＶＧＳ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶＧＳがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧＳがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、ＶＧＳに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶＧＳの値が存在することを言う場合がある。
【００３１】
また、トランジスタのオフ電流は、ドレインとソースの間の電位差（ＶＤＳ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合ＶＤＳの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶＤＳ、または、当該トランジスタが含まれる半導体装置等において使用されるＶＤＳにおけるオフ電流、を表す場合がある。
【００３２】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
【００３３】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
【００３４】
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ  ｏｆ  Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
【００３５】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３６】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００３７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００３８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００３９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００４０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００４１】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【００４２】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００４３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１乃至図７を参照して説明する。
【００４４】
〈メモリセル〉
はじめに、後述する半導体装置のメモリセルの回路構成およびその動作について、図１（Ａ）及び図１（Ｂ）を参照して説明する。ここで、図１（Ａ）はメモリセル１０の回路構成を平面的に示した回路図の一例であり、図１（Ｂ）は、後述する半導体装置の立体的な構成に対応させて、メモリセル１０の回路構成を立体的に示した回路図の一例である。
【００４５】
図１（Ａ）及び図１（Ｂ）に示すメモリセル１０において、配線ＳＬとトランジスタ１１のソース電極（またはドレイン電極）は電気的に接続され、配線ＲＢＬとトランジスタ１１のドレイン電極（またはソース電極）は電気的に接続されている。また、配線ＷＢＬとトランジスタ１２のソース電極（またはドレイン電極）は電気的に接続され、配線ＷＷＬとトランジスタ１２のゲート電極は電気的に接続されている。そして、トランジスタ１１のゲート電極とトランジスタ１２のドレイン電極（またはソース電極）は、容量素子１４の電極の一方と電気的に接続され、配線ＲＷＬと容量素子１４の電極の他方は電気的に接続されている。
【００４６】
ここで、トランジスタ１２には、例えば、酸化物半導体を用いたトランジスタを用いることが好ましい。詳しくは後述するが、酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１２をオフ状態とすることで、トランジスタ１１のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１４を有することにより、トランジスタ１１のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００４７】
なお、トランジスタ１１については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、多結晶シリコンまたは単結晶シリコンなどを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００４８】
図１（Ａ）及び図１（Ｂ）に示すメモリセル１０では、トランジスタ１１のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００４９】
はじめに、情報の書き込みおよび保持について説明する。まず、配線ＷＷＬの電位を、トランジスタ１２がオン状態となる電位にして、トランジスタ１２をオン状態とする。これにより、配線ＷＢＬの電位が、トランジスタ１２のドレイン電極（またはソース電極）と、トランジスタ１１のゲート電極と、容量素子１４の一方の電極が電気的に接続されたノード（ノードＦＮとも表記する）に与えられる。すなわち、トランジスタ１１のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、配線ＷＷＬの電位を、トランジスタ１２がオフ状態となる電位にして、トランジスタ１２をオフ状態とすることにより、トランジスタ１１のゲート電極に与えられた電荷が保持される（保持）。
【００５０】
トランジスタ１２のオフ電流は極めて小さいため、トランジスタ１１のゲート電極の電荷は長時間にわたって保持される。
【００５１】
次に、情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＲＷＬに適切な電位（読み出し電位）を与えると、トランジスタ１１のゲート電極に保持された電荷量に応じて、配線ＲＢＬは異なる電位をとる。一般に、トランジスタ１１をｎチャネル型とすると、トランジスタ１１のゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１１のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１１を「オフ状態」から「オン状態」または「オン状態」から「オフ状態」とするために必要な配線ＲＷＬの電位をいうものとする。したがって、配線ＲＷＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１１のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱＨが与えられた場合には、配線ＲＷＬの電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１１は「オン状態」となる。ＱＬが与えられた場合には、配線ＲＷＬの電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１１は「オフ状態」のままである。なお、トランジスタ１１がｐチャネル型の場合には、ＱＬが与えられている場合は「オン状態」となり、ＱＨが与えられている場合は「オフ状態」のままとなる。このため、配線ＲＢＬの電位を見ることで、保持されている情報を読み出すことができる。
【００５２】
なお、メモリセルをマトリクス状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１１がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの配線ＲＷＬに対して、ゲート電極の状態にかかわらずトランジスタ１１が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を与えればよい。この際、配線ＲＷＬにＶｔｈ＿Ｌより大きい電位を与えると、容量素子１４を介して、トランジスタ１１のゲート電極にトランジスタ１１が「オン状態」となるような電位が加わり、トランジスタ１１をノードＦＮに保存されたデータに依存せずにオン状態とすることができる。
【００５３】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、配線ＷＷＬの電位を、トランジスタ１２がオン状態となる電位にして、トランジスタ１２をオン状態とする。これにより、配線ＷＢＬの電位（新たな情報に係る電位）が、トランジスタ１１のゲート電極および容量素子１４に与えられる。その後、配線ＷＷＬの電位を、トランジスタ１２がオフ状態となる電位にして、トランジスタ１２をオフ状態とすることにより、トランジスタ１１のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００５４】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリの消去動作などにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５５】
なお、トランジスタ１２のドレイン電極（またはソース電極）と、トランジスタ１１のゲート電極と、容量素子１４の一方の電極が電気的に接続されたノードＦＮは、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１２がオフの場合、当該ノードＦＮは絶縁体中に埋設されていると見ることができ、ノードＦＮには電荷が保持される。酸化物半導体を用いたトランジスタ１２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、ノードＦＮに蓄積された電荷を長期間保持することが可能である。つまり、酸化物半導体を用いたトランジスタ１２により、電力の供給が無くても情報の長期間保持が可能な記憶装置を実現することが可能である。
【００５６】
例えば、トランジスタ１２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５７】
また、本実施の形態に示すメモリセル１０においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５８】
メモリセル１０においては、ノードＦＮが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＮは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００５９】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００６０】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２値（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１１のゲート電極に与えることで、多値化を実現することができる。多値のデータとしては、例えば、４値（２ビット）、８値（３ビット）、１６値（４ビット）などのデータを保持できるようにすればよい。
【００６１】
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いてもよい。
【００６２】
後述するメモリセルアレイにおいて、メモリセル１０は図１（Ｂ）に示すように、トランジスタ１１のチャネル長方向、トランジスタ１２のチャネル長方向、配線ＳＬ、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬが立体的に交差して設けられることが好ましい。
【００６３】
トランジスタ１１のチャネル長方向とトランジスタ１２のチャネル長方向が略垂直であることが好ましい。また、メモリセル１０が設けられる基板の上面に対して、トランジスタ１１のチャネル長方向は略垂直であり、トランジスタ１２のチャネル長方向は略平行であることが好ましい。
【００６４】
また、配線ＲＢＬ、配線ＳＬ及び配線ＷＢＬに対して、配線ＷＷＬ及び配線ＲＷＬは略垂直であることが好ましい。また、メモリセル１０が設けられる基板の上面に対して配線ＲＢＬ、配線ＳＬ及び配線ＷＢＬは略垂直であり、配線ＷＷＬ及び配線ＲＷＬは略平行であることが好ましい。
【００６５】
このようにメモリセル１０を構成することにより、後述するように複数のメモリセル１０は、それぞれのトランジスタ１１において直列に接続するように積層させることができる。これにより、メモリセル１０の積層数に応じて、単位面積あたりの記憶容量を増加させることができる半導体装置を提供することができる。
【００６６】
また、上述のようにトランジスタ１１をチャネル長方向が基板の上面に垂直になるように設ける回路構成とすることで、ゲート電極が半導体の周囲を囲み、ソースとドレインがトランジスタの上下に設けられる構造の縦型トランジスタ（ＳＧＴ：Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）を容易に用いることができる。最小加工寸法をＦとして、標準的なプレーナー型のトランジスタの占有面積が８Ｆ２であるのに対して、ＳＧＴの占有面積は４Ｆ２と非常に小さい。これにより、さらに単位面積当たりの記憶容量を増加させることができる。
【００６７】
〈メモリセルアレイ〉
次に、図１に示す回路を応用した、より具体的な回路構成および動作について、図２乃至図７を参照して説明する。
【００６８】
３次元メモリセルアレイ４０と、選択トランジスタアレイ５０と、駆動回路５１と、読み出し回路５２と、駆動回路５３と、駆動回路５４と、を有する半導体装置のブロック回路図の一例を図２に示す。なお、以下においては、図２に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。
【００６９】
また、図２では図面が煩雑になっている部分があるので、図３に３次元メモリセルアレイ４０のみのブロック回路図の一例を示す。また、図４に３次元メモリセルアレイ４０に含まれる２次元メモリセルアレイ３０［１］のブロック回路図の一例を示す。ただし、図４は２次元メモリセルアレイ３０［１］のブロック回路図の一例を平面的に表しており、一部のｚ軸方向の構成については疑似的にｘｙ平面上に表現している。また、図５に選択トランジスタアレイ５０、駆動回路５１、読み出し回路５２、駆動回路５３および駆動回路５４のブロック回路図の一例を示す。
【００７０】
選択トランジスタアレイ５０、駆動回路５１、読み出し回路５２、駆動回路５３および駆動回路５４は、ｘｚ平面に略平行な基板面上に形成されており、選択トランジスタアレイ５０の上に３次元メモリセルアレイ４０が形成されている。
【００７１】
３次元メモリセルアレイ４０は、ｍ１×ｍ２×ｍ３個（ｍ１、ｍ２、ｍ３は自然数）のメモリセル１０を有しており、ｘ軸方向にｍ１個、ｙ軸方向にｍ２個、ｚ軸方向にｍ３個のメモリセル１０が直方体状に配列している。以下、図２に示すように、メモリセル１０に座標を付して、メモリセル１０（１，１，１）乃至（ｍ１，ｍ２，ｍ３）のように示す場合がある。
【００７２】
また、図３に示すように、３次元メモリセルアレイ４０は、ｙ軸方向に伸長して設けられた、ｍ１×ｍ３本の配線ＳＬ、配線ＲＢＬ及び配線ＷＢＬと、ｘ軸方向に伸長して設けられた、ｍ２×ｍ３本の配線ＲＷＬ及び配線ＷＷＬと、を有する。以下、図３に示すように配線ＳＬにｘ軸方向、ｚ軸方向の座標を付して、配線ＳＬ［１，１］乃至［ｍ１，ｍ３］のように示す場合がある。同様に、配線ＲＢＬ［１，１］乃至［ｍ１，ｍ３］、配線ＷＢＬ［１，１］乃至［ｍ１，ｍ３］のように示す場合がある。また、図３に示すように配線ＲＷＬにｙ軸方向、ｚ軸方向の座標を付して、配線ＲＷＬ［１，１］乃至［ｍ２，ｍ３］のように示す場合がある。同様に、配線ＷＷＬ［１，１］乃至［ｍ２，ｍ３］のように示す場合がある。
【００７３】
３次元メモリセルアレイ４０は、ｚ軸方向に配列して設けられた、ｍ３個の２次元メモリセルアレイ３０から構成される。以下、図２に示すように２次元メモリセルアレイ３０にｚ軸方向の座標を付して、２次元メモリセルアレイ３０［１］乃至［ｍ３］のように示す場合がある。
【００７４】
各２次元メモリセルアレイ３０は、ｘ軸方向に配列して設けられた、ｍ１個のメモリセルストリング２０から構成される。以下、図２に示すようにメモリセルストリング２０にｘ軸方向、ｚ軸方向の座標を付して、メモリセルストリング２０［１，１］乃至［ｍ１，ｍ３］のように示す場合がある。各メモリセルストリング２０は、ｙ軸方向に配列して設けられた、ｍ２個のメモリセル１０を有している。ここで、各２次元メモリセルアレイ３０はｍ１個のメモリセルストリング２０から構成されるので、２次元メモリセルアレイ３０では、ｘ軸方向にｍ１個、ｙ軸方向にｍ２個のメモリセル１０がマトリクス状に配列していることになる。
【００７５】
メモリセル１０は、図１（Ｂ）に示すように、トランジスタ１１、トランジスタ１２及び容量素子１４を有し、配線ＳＬ、配線ＲＢＬ、配線ＷＢＬ、配線ＲＷＬ及び配線ＷＷＬと電気的に接続される。ただし、図２乃至４に示す通り、各メモリセルストリング２０を構成するメモリセル１０は、トランジスタ１１においてｙ軸方向に直列に接続されている。よって、メモリセル（ｉ１，１，ｉ３）（ｉ１は１以上ｍ１以下の自然数、ｉ３は１以上ｍ３以下の自然数を示す。）のみが他のメモリセル１０を介することなく配線ＲＢＬ［ｉ１，ｉ３］と接続される。また、メモリセル（ｉ１，ｍ２，ｉ３）のみが他のメモリセル１０を介することなく配線ＳＬ［ｉ１，ｉ３］と接続される。他のメモリセル１０は、同じメモリセルストリング２０の他のメモリセル１０を介して配線ＲＢＬおよび配線ＳＬと電気的に接続される。
【００７６】
ここで、図４に示す２次元メモリセルアレイ３０［１］を例に、２次元メモリセルアレイ３０の構造について説明する。図４に示す２次元メモリセルアレイ３０［１］は、ｍ１本の配線ＳＬ［１，１］乃至［ｍ１，１］と、ｍ１本の配線ＲＢＬ［１，１］乃至［ｍ１，１］と、ｍ１本の配線ＷＢＬ［１，１］乃至［ｍ１，１］と、ｍ２本の配線ＲＷＬ［１，１］乃至［ｍ２，１］と、ｍ２本の配線ＷＷＬ［１，１］乃至［ｍ２，１］と、ｍ１×ｍ２個のマトリクス状に配列されたメモリセル１０（１，１，１）乃至（ｍ１，ｍ２，１）と、を有する。
【００７７】
なお、以下において、２次元メモリセルアレイ３０のマトリクス状の配線及びメモリセル１０を行列にならって表現する場合がある。例えば、同じ２次元メモリセルアレイ３０において、ｙ座標が同じである複数のメモリセル１０を同じ行のメモリセル１０と表現することができる。また、同じ２次元メモリセルアレイ３０において、ｘ座標が同じである（同じメモリセルストリング２０を構成するということもできる）複数のメモリセル１０を同じ列のメモリセル１０と表現することができる。また、ｘ軸方向を行方向、ｙ軸方向を列方向と表現することができる。なお、以下において、図４などに示す２次元メモリセルアレイ３０では下の行から順に１行目、２行目、……ｍ２行目とよび、左の列から順に１列目、２列目、……ｍ１列目とよぶ。
【００７８】
配線ＳＬ［ｉ１，１］はそれぞれ、メモリセル１０（ｉ１，ｍ２，１）の対応するトランジスタ１１のソース電極と電気的に接続され、配線ＲＢＬ［ｉ１，１］はそれぞれ、メモリセル１０（ｉ１，１，１）の対応するトランジスタ１１のドレイン電極と電気的に接続される。
【００７９】
また、配線ＷＢＬ［ｉ１，１］はそれぞれ、メモリセル１０（ｉ１，１，１）乃至（ｉ１，ｍ２，１）の対応するトランジスタ１２のソース電極と電気的に接続される。言い換えると、同じ列のメモリセル１０のトランジスタ１２のソース電極は、同じ列の配線ＷＢＬと電気的に接続される。
【００８０】
配線ＲＷＬ［ｉ２，１］（ｉ２は１以上ｍ２以下の自然数を示す。）はそれぞれ、メモリセル１０（１，ｉ２，１）乃至（ｍ１，ｉ２，１）の対応する容量素子１４の電極の他方と電気的に接続される。言い換えると、同じ行のメモリセル１０の容量素子１４の電極の他方は、同じ行の配線ＲＷＬと電気的に接続される。
【００８１】
また、配線ＷＷＬ［ｉ２，１］はそれぞれ、メモリセル１０（１，ｉ２，１）乃至（ｍ１，ｉ２，１）の対応するトランジスタ１２のゲート電極と電気的に接続される。言い換えると、同じ行のメモリセル１０のトランジスタ１２のゲート電極は、同じ行の配線ＷＷＬと電気的に接続される。
【００８２】
メモリセル１０（ｉ１，ｉ２Ａ，１）（ｉ２Ａは１以上ｍ２−１以下の自然数を示す。）のトランジスタ１１のソース電極は、メモリセル１０（ｉ１，ｉ２Ａ＋１，１）のトランジスタ１１のドレイン電極と電気的に接続される。言い換えると、同じ列において、複数のメモリセル１０は互いに、トランジスタ１１のソース電極とトランジスタ１１のドレイン電極とが電気的に接続される。
【００８３】
このように、配線ＳＬ［ｉ１，１］と配線ＲＢＬ［ｉ１，１］の間で、トランジスタ１１において直列に接続されたメモリセル１０（ｉ１，１，１）乃至（ｉ１，ｍ２，１）によってメモリセルストリング２０［ｉ１，１］が構成される。
【００８４】
このようにメモリセルストリング２０には複数のメモリセル１０が含まれており、それぞれのトランジスタ１１が直列接続するように積層させることができる。メモリセルストリング２０は、メモリセル１０の積層数に応じて、メモリセルストリング２０の記憶容量を増加させることができる。よって、複数のメモリセルストリング２０から構成される３次元メモリセルアレイ４０は、メモリセル１０の積層数に応じて、単位面積あたりの記憶容量を増加させることができる。
【００８５】
ここで、図５に示す選択トランジスタアレイ５０の構造について説明する。選択トランジスタアレイ５０は、ｍ１×ｍ３個のマトリクス状に配列された選択トランジスタセル６０と、ｚ軸方向に伸長して設けられた、ｍ１本の配線ＲＢＬ及び配線ＷＢＬと、ｘ軸方向に伸長して設けられた、ｍ３本の配線ＳＧ１及び配線ＳＧ２と、を有する。以下、選択トランジスタセル６０にｘｚ平面の座標を付して、選択トランジスタセル６０（１，１）乃至（ｍ１，ｍ３）のように示す場合がある。また、配線ＲＢＬ及び配線ＷＢＬにｘ軸方向の座標を付して、配線ＲＢＬ［１］乃至［ｍ１］、配線ＷＢＬ［１］乃至［ｍ１］のように示す場合がある。また、配線ＳＧ１及び配線ＳＧ２にｚ軸方向の座標を付して、配線ＳＧ１［１］乃至［ｍ３］、配線ＳＧ２［１］乃至［ｍ３］のように示す場合がある。
【００８６】
各選択トランジスタセル６０はトランジスタ６１及びトランジスタ６２を有している。選択トランジスタセル６０（ｉ１，ｉ３）において、配線ＲＢＬ［ｉ１］とトランジスタ６１のドレイン電極（またはソース電極）は電気的に接続され、メモリセルストリング［ｉ１，ｉ３］の配線ＲＢＬ［ｉ１，ｉ３］とトランジスタ６１のソース電極（またはドレイン電極）は電気的に接続され、配線ＳＧ１［ｉ３］とトランジスタ６１のゲート電極は電気的に接続されている。また、選択トランジスタセル６０（ｉ１，ｉ３）において、配線ＷＢＬ［ｉ１］とトランジスタ６２のドレイン電極（またはソース電極）は電気的に接続され、メモリセルストリング［ｉ１，ｉ３］の配線ＷＢＬ［ｉ１，ｉ３］とトランジスタ６２のソース電極（またはドレイン電極）は電気的に接続され、配線ＳＧ２［ｉ３］とトランジスタ６２のゲート電極は電気的に接続されている。
【００８７】
このように、各選択トランジスタセル６０は各メモリセルストリング２０に対応して設けられており、配線ＲＢＬ［ｉ１］と配線ＲＢＬ［ｉ１，１］乃至［ｉ１，ｍ３］との導通状態を各選択トランジスタセル６０のトランジスタ６１で選択し、配線ＷＢＬ［ｉ１］と配線ＷＢＬ［ｉ１，１］乃至［ｉ１，ｍ３］との導通状態を各選択トランジスタセル６０のトランジスタ６２で選択することができる。
【００８８】
また、図５に示すように、選択トランジスタアレイ５０の周りには駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４が設けられている。駆動回路５１には配線ＲＢＬ［１］乃至［ｍ１］と配線ＷＢＬ［１］乃至［ｍ１］とが接続されている。また、配線ＲＢＬ［１］乃至［ｍ１］は、読み出し回路５２にも接続されている。また、図示されていないが、駆動回路５３には、配線ＲＷＬ［１，１］乃至［ｍ２，ｍ３］と配線ＷＷＬ［１，１］乃至［ｍ２，ｍ３］とが接続されている。また、駆動回路５４には配線ＳＧ１［１］乃至［ｍ３］と配線ＳＧ２［１］乃至［ｍ３］とが接続されている。
【００８９】
以下に、読み出し回路５２に用いることができる読み出し回路の一例について図６を用いて説明する。図６（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセンスアンプ回路を有する。
【００９０】
読み出し時には、端子Ａは読み出しを行うメモリセルが接続された配線ＲＢＬに接続される。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電位が制御される。
【００９１】
メモリセル１０は、格納されるデータに応じて、異なる電気抵抗を示す。具体的には、選択したメモリセル１０のトランジスタ１１がオン状態の場合には低抵抗状態となり、選択したメモリセル１０のトランジスタ１１がオフ状態の場合には高抵抗状態となる。
【００９２】
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センスアンプは端子Ａの電位に対応する電位（データ”０”）を出力する。一方、メモリセルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回路は端子Ａの電位に対応する電位（データ”１”）を出力する。
【００９３】
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができる。なお、本実施の形態に示す読み出し回路は一例である。他の公知の回路を用いても良い。また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに参照用メモリセルに接続される構成としても良い。
【００９４】
図６（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力となる。
【００９５】
図６（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる。
【００９６】
なお、上記においては、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４をそれぞれ機能ごとに独立して設けているが、本実施の形態に示す半導体装置はこれに限られるものではなく、複数の回路を一つの回路にまとめて設けてもよい。また、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４、並びに各回路に接続される配線の配置は、図５に示す構成に限定されず、半導体装置に合わせて適宜設定すればよい。
【００９７】
また、配線ＳＬ［１，１］乃至［ｍ１，ｍ３］は図３ではそれぞれ分割して設けられているが、この構成に限られるものではなく、例えば複数の配線ＳＬを電気的に接続してもよいし、全部の配線ＳＬを電気的に接続してもよい。また、配線ＳＬ［１，１］乃至［ｍ１，ｍ３］は、例えば、接地電位ＧＮＤまたは０Ｖなどを供給する低電源電位と接続しておけばよい。
【００９８】
また、図２に示す半導体装置においては、選択トランジスタアレイ５０の上に３次元メモリセルアレイ４０を設ける構成としているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、３次元メモリセルアレイ４０の上に選択トランジスタアレイ５０を設ける構成としてもよい。その場合、選択トランジスタセル６０のトランジスタ６１とトランジスタ６２は、例えば、トランジスタ１２と同じように酸化物半導体を用いて設ければよい。
【００９９】
また、駆動回路５１、読み出し回路５２、駆動回路５３及び駆動回路５４などの周辺回路の一部を３次元メモリセルアレイ４０の下に設けてもよい。例えば、各メモリセルストリング２０に対応させてマトリクス状に読み出し回路を設ける構成としてもよく、この場合、マトリクス状に設けられた読み出し回路と選択トランジスタセル６０を積層して設ければよい。
【０１００】
データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。ただし、３次元メモリセルアレイ４０においては、まず、２次元メモリセルアレイ３０［１］乃至［ｍ３］のいずれか一を選択してからデータの書き込みまたは読み出しを行う。また、２次元メモリセルアレイ３０［１］乃至［ｍ３］におけるデータの書き込み及び読み出しは少なくとも行単位で行われる。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードＦＮに電位Ｖ２（電源電位ＶＤＤより低い電位）または基準電位ＧＮＤ（０Ｖと表す場合がある）のいずれかを与える場合について説明するが、ノードＦＮに与える電位の関係はこれに限られない。また、ノードＦＮに電位Ｖ２を与えた場合に保持されるデータをデータ”１”、ノードＦＮに基準電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。また、配線ＳＬには基準電位ＧＮＤを与えるものとする。
【０１０１】
データの書き込みでは、まず、複数の２次元メモリセルアレイ３０のいずれか一を選択する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ２の電位をＶ１（例えば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６２をオン状態とし、配線ＷＢＬ［１］乃至［ｍ１］と選択した２次元メモリセルアレイ３０に含まれる配線ＷＢＬとを導通状態にする。このとき、非選択の配線ＳＧ２の電位はＧＮＤ（０Ｖ）とし、配線ＷＢＬ［１］乃至［ｍ１］と非選択の２次元メモリセルアレイ３０に含まれる配線ＷＢＬとは非導通状態とする。
【０１０２】
次に、選択した２次元メモリセルアレイ３０において、書き込み対象の行のメモリセル１０に接続される配線ＷＷＬの電位をＶ３（Ｖ２より高い電位、例えばＶＤＤ）として当該メモリセル１０のトランジスタ１２をオン状態とする。メモリセル１０にデータ”０”を書き込む場合には、配線ＷＢＬに書き込み電位としてＧＮＤを与え、メモリセル１０にデータ”１”を書き込む場合には、配線ＷＢＬに書き込み電位として電位Ｖ２を与える。ここでは配線ＷＷＬの電位をＶ３としているため、ノードＦＮに電位Ｖ２を与えることが可能である。
【０１０３】
データの保持は、保持対象のメモリセル１０に接続される配線ＷＷＬの電位をＧＮＤとして当該メモリセル１０のトランジスタ１２をオフ状態とすることにより行われる。配線ＷＷＬの電位をＧＮＤに固定すると、ノードＦＮの電位は書き込み時の電位に固定される。つまり、ノードＦＮにデータ”１”である電位Ｖ２が与えられている場合、ノードＦＮの電位はＶ２となり、ノードＦＮにデータ”０”であるＧＮＤが与えられていれば、ノードＦＮの電位はＧＮＤとなる。
【０１０４】
また、配線ＷＷＬにはＧＮＤが与えられているため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、トランジスタ１２はオフ状態となる。トランジスタ１２のオフ電流は極めて小さいから、トランジスタ１１のゲート電極の電荷は長時間にわたって保持される。このようにして保持対象のメモリセル１０のノードＦＮに、書き込み電位に対応するデータを保持することができる。
【０１０５】
データの読み出しでは、まず、複数の２次元メモリセルアレイ３０のいずれか一を選択する。２次元メモリセルアレイ３０の選択では、対応する配線ＳＧ１の電位をＶ１（例えば、ＶＤＤ）として当該配線と電気的に接続されるトランジスタ６１をオン状態とし、配線ＲＢＬ［１］乃至［ｍ１］と選択した２次元メモリセルアレイ３０に含まれる配線ＲＢＬとを導通状態にする。このとき、非選択の配線ＳＧ１の電位はＧＮＤ（０Ｖ）とし、配線ＲＢＬ［１］乃至［ｍ１］と非選択の２次元メモリセルアレイ３０に含まれる配線ＲＢＬとは非導通状態とする。
【０１０６】
次に、選択した２次元メモリセルアレイ３０において、読み出し対象の行のメモリセル１０に接続される配線ＲＷＬの電位をＧＮＤとし、接続される容量素子１４の電極の他方の電位をＧＮＤとする。また、読み出し対象ではない行のメモリセル１０に接続される配線ＲＷＬの電位をＶ５（例えばＶＤＤ）とし、接続される容量素子１４の電極の他方の電位をＶ５とする。
【０１０７】
読み出し対象の行のメモリセル１０に接続される配線ＲＷＬの電位をＧＮＤとすると、読み出し対象のメモリセル１０のノードＦＮにデータ”１”である電位Ｖ２が与えられている場合、トランジスタ１１はオン状態となる。一方で、ノードＦＮにデータ”０”であるＧＮＤが与えられていれば、トランジスタ１１はオフ状態となる。
【０１０８】
また、読み出し対象ではない行のメモリセル１０に接続される配線ＲＷＬの電位をＶ５とすると、読み出し対象ではないメモリセル１０にデータ”１”が書き込まれている場合、および、データ”０”が書き込まれている場合のいずれにおいても、トランジスタ１１はオン状態となる。
【０１０９】
また、配線ＲＢＬには読み出し電位（例えばＶＤＤ）を与える。読み出し対象のメモリセル１０のトランジスタ１１がオン状態になっていると、配線ＲＢＬと配線ＳＬが導通して配線ＲＢＬの電位が下がる。これに対して、読み出し対象のメモリセル１０のトランジスタ１１がオフ状態になっていると、配線ＲＢＬと配線ＳＬが導通しないので配線ＲＢＬの読み出し電位が維持される。このように、配線ＲＢＬの読み出し電位の変化から読み出し対象のメモリセルのデータを読み出すことができる。
【０１１０】
また、駆動方法として、ブロック毎のデータの一括消去動作を設けることが好ましい。例えば、２次元メモリセルアレイ３０を１ブロックとすればよい。この場合、データを一括消去する２次元メモリセルアレイ３０の選択は、データの書き込みと同様の方法で選択すればよい。当該２次元メモリセルアレイ３０に接続される配線ＷＷＬをオン状態とすることにより、１ブロックのデータを一括消去することができる。
【０１１１】
図７に、図２に係る半導体装置の詳細な動作に係るタイミングチャートの一例を示す。図７に示されるタイミングチャートは、２次元メモリセルアレイ３０［１］の一括消去、２次元メモリセルアレイ３０［１］の１行目書込み、および２次元メモリセルアレイ３０［１］の１行目読み出しについて各配線の電位の関係を示すものである。２次元メモリセルアレイ３０［１］の一括消去は、２次元メモリセルアレイ３０［１］が有するメモリセル１０（１，１，１）乃至（ｍ１，ｍ２，１）に書き込まれたデータを消去する動作である。２次元メモリセルアレイ３０［１］の１行目書込みは、２次元メモリセルアレイ３０［１］の第１行第１列のメモリセルにデータ”１”を書き込むと共に、第１行の他の列（第２列乃至第ｍ１列）のメモリセルにデータ”０”を書き込む動作である。２次元メモリセルアレイ３０［１］の１行目読み出しは、２次元メモリセルアレイ３０［１］の第１行目に書き込まれたデータを読み出す動作である。なお、当該読み出しでは、第１行第１列のメモリセルにデータ”１”が、第１行の他の列（第２列乃至第ｍ１列）のメモリセルにデータ”０”が格納されているとした。
【０１１２】
なお、読み出し回路５２には図６（Ａ）に示す読み出し回路が設けられているものとする。
【０１１３】
２次元メモリセルアレイ３０［１］の一括消去においては、まず、配線ＳＧ２［１］に電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（ｍ１，１）のトランジスタ６２をオン状態にし、配線ＷＢＬ［１］乃至［ｍ１］を、対応する配線ＷＢＬ［１，１］乃至［ｍ１，１］と導通状態にする。また、配線ＳＧ２［２］乃至［ｍ３］をＧＮＤとして、選択トランジスタセル６０（１，２）乃至（ｍ１，ｍ３）のトランジスタ６２をオフ状態にし、配線ＷＢＬ［１］乃至［ｍ１］を、対応する配線ＷＢＬ［１，２］乃至［ｍ１，ｍ３］と非導通状態にしておく。このようにして一括消去動作の対象として２次元メモリセルアレイ３０［１］を選択する。
【０１１４】
２次元メモリセルアレイ３０［１］において、配線ＷＷＬ［１，１］乃至配線ＷＷＬ［ｍ２，１］に電位Ｖ３を与えて、第１行乃至第ｍ２行のトランジスタ１２をオン状態とすると共に、配線ＷＢＬ［１］乃至［ｍ１］をＧＮＤとして第１行乃至第ｍ２行のノードＦＮの電位をＧＮＤにする。
【０１１５】
なお、２次元メモリセルアレイ３０［２］乃至［ｍ３］と電気的に接続される配線ＷＷＬ［１，２］乃至［ｍ２，ｍ３］をＧＮＤとして、メモリセル１０（１，１，２）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
【０１１６】
２次元メモリセルアレイ３０［１］の１行目書込みにおいては、まず、２次元メモリセルアレイ３０［１］の一括消去と同様の動作で書き込み動作の対象として２次元メモリセルアレイ３０［１］を選択する。
【０１１７】
２次元メモリセルアレイ３０［１］において、配線ＷＷＬ［１，１］に電位Ｖ３を与えて第１行のトランジスタ１２をオン状態とし、配線ＷＷＬ［２，１］乃至［ｍ２，１］をＧＮＤとして第２行乃至第ｍ２行のトランジスタ１２をオフ状態とする。このとき、配線ＷＢＬ［１］に電位Ｖ２を与えて、配線ＷＢＬ［２］乃至［ｍ１］をＧＮＤとする。また、配線ＲＷＬ［１，１］乃至［ｍ２，１］はＧＮＤとしておけばよい。
【０１１８】
その結果、２次元メモリセルアレイ３０［１］の第１行第１列のメモリセル１０のノードＦＮには電位Ｖ２が与えられ、すなわちデータ”１”が書き込まれたこととなる。また、２次元メモリセルアレイ３０［１］の第１行第２列乃至第ｍ１列のノードＦＮには０Ｖが与えられ、すなわちデータ”０”が書き込まれたこととなる。
【０１１９】
なお、２次元メモリセルアレイ３０［１］の一括消去と同様に、２次元メモリセルアレイ３０［２］乃至［ｍ３］と電気的に接続される配線ＷＷＬ［１，２］乃至［ｍ２，ｍ３］をＧＮＤとして、メモリセル１０（１，１，２）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
【０１２０】
２次元メモリセルアレイ３０［１］の１行目読み出しにおいては、まず、配線ＳＧ１［１］に電位Ｖ１を与えて、選択トランジスタセル６０（１，１）乃至（ｍ１，１）のトランジスタ６１をオン状態にし、配線ＲＢＬ［１］乃至［ｍ１］を、対応する配線ＲＢＬ［１，１］乃至［ｍ１，１］と導通状態にする。また、配線ＳＧ１［２］乃至［ｍ３］をＧＮＤとして、選択トランジスタセル６０（１，２）乃至（ｍ１，ｍ３）のトランジスタ６１をオフ状態にし、配線ＲＢＬ［１］乃至［ｍ１］を、対応する配線ＲＢＬ［１，２］乃至［ｍ１，ｍ３］と非導通状態にしておく。このようにして読み出し動作の対象として２次元メモリセルアレイ３０［１］を選択する。
【０１２１】
２次元メモリセルアレイ３０［１］において、読み出し対象の１行目のメモリセル１０に接続される配線ＲＷＬ［１，１］をＧＮＤとする。また、読み出し対象ではないメモリセル１０に接続される配線ＲＷＬ［２，１］乃至［ｍ２，１］に電位Ｖ４を与え、当該メモリセル１０のトランジスタ１１をオン状態とする。
【０１２２】
ここで、図６（Ａ）に示す読み出し回路のバイアス電位Ｖｂｉａｓを電位ＶｄｄからＧＮＤとして電源電位Ｖｄｄが供給される配線と配線ＲＢＬを接続する。
【０１２３】
その結果、メモリセル１０にデータ”１”が書き込まれたメモリセル１０（１，１，１）と接続される配線ＲＢＬ［１］は、配線ＳＬ［１，１］と導通して電位が下がる。また、メモリセル１０にデータ”０”が書き込まれたメモリセル１０（２，１，１）乃至（ｍ１，１，１）と接続される配線ＲＢＬ［２］乃至［ｍ１］は、配線ＳＬ［２，１］乃至［ｍ１，１］と非導通なので電位Ｖｄｄとなる。
【０１２４】
なお、配線ＷＷＬ［１，１］乃至［ｍ２，ｍ３］をＧＮＤとして、メモリセル１０（１，１，１）乃至（ｍ１，ｍ２，ｍ３）のノードＦＮの電位を保持する。
【０１２５】
なお、上記説明は、電子をキャリアとするｎ型トランジスタを用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いてもよい。この場合、トランジスタの動作が反転するため、与える電位を適宜設定してやればよい。
【０１２６】
なお、上記の半導体装置の駆動方法においては、メモリセルに２値（１ビット）のデータを書き込む場合について説明したが、メモリセルの一に３段階以上の情報を書き込む、多値化の手法をとってもよい。例えば、メモリセルに４値（２ビット）、８値（３ビット）、１６値（４ビット）などのデータを保持できるようにしてもよい。
【０１２７】
本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０１２８】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、電子の引き抜きによるゲート絶縁層の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０１２９】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１３０】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０１３１】
さらに、本実施の形態に示す半導体装置では、メモリセルを積層して設けることにより、積層数に応じて単位面積当たりの記憶容量を増加させることができる。よって、当該メモリセルにおいて上記のような良好な特性を得ることができ、さらに、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。また、本実施の形態に示す半導体装置では、このようにメモリセルを積層して単位面積当たりの記憶容量を増加させることにより、１ＴＢｙｔｅ以上、５ＴＢｙｔｅ以上、１０ＴＢｙｔｅ以上の記憶容量を持つ記憶装置を提供することも可能になる。
【０１３２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３３】
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図８乃至図１４を用いて説明する。
【０１３４】
＜メモリセルの構成＞
まず、先の実施の形態に示すメモリセル１０の構成について図８（Ａ）乃至（Ｃ）を用いて説明する。
【０１３５】
図８（Ａ）乃至図８（Ｃ）に示すメモリセル１０は、トランジスタ１１、トランジスタ１２及び容量素子１４を有する。図８（Ａ）はメモリセル１０の上面図である。図８（Ｂ）は図８（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図８（Ｃ）は図８（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１２のチャネル長方向における構造を含んで示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ１２のチャネル幅方向における構造を示している。なお、トランジスタ１２のチャネル長方向とは、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、トランジスタ１２のチャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
【０１３６】
ここで、トランジスタ１１の半導体材料とトランジスタ１２の半導体材料とは異なる材料とすることが望ましい。例えば、トランジスタ１１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、トランジスタ１２の半導体材料を酸化物半導体とすることができる。多結晶シリコンなどの酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１３７】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３８】
トランジスタ１１は、導電体１０８ｂと、絶縁体１３２と、半導体１３４と、絶縁体１３６と、を有する。絶縁体１３２、半導体１３４及び絶縁体１３６は、絶縁体１０４、導電体１０８ｂ、絶縁体１１６及び絶縁体１１８に設けられた円柱状の開口の中に形成される。絶縁体１３２は当該開口の内壁に接して円筒状に形成されており、半導体１３４は絶縁体１３２の内側に円筒状に形成されており、絶縁体１３６は半導体１３４の内側に円筒状に形成されている。絶縁体１３２、半導体１３４及び絶縁体１３６は、メモリセル１０が設けられる基板の上面に対して略垂直に伸長して形成されている。なお、半導体１３４の内側に絶縁体１３６を設けず、絶縁体１３２の内側に柱状の半導体１３４を設ける構成としてもよい。
【０１３９】
ここで、導電体１０８ｂはトランジスタ１１のゲートとしての機能を有し、絶縁体１３２はトランジスタ１１のゲート絶縁膜としての機能を有し、半導体１３４はトランジスタ１１の活性層、ソース及びドレインとしての機能を有する。半導体１３４において、導電体１０８ｂと重なる領域１３４ａがトランジスタ１１のチャネル形成領域として機能し、導電体１０８ｂと重ならない領域１３４ｂがトランジスタ１１のソース又はドレインとして機能する。
【０１４０】
このように、トランジスタ１１は、半導体１３４の領域１３４ａの周囲を絶縁体１３２を介して囲むように、ゲート電極として機能する導電体１０８ｂが形成されるＳＧＴである。トランジスタ１１の半導体１３４においては、導電体１０８ｂと同じ高さにチャネル形成領域として機能する領域１３４ａが位置し、導電体１０８ｂより上と下にソース又はドレインとして機能する領域１３４ｂが位置する。よって、トランジスタ１１のチャネル長は導電体１０８ｂの膜厚と概略同じ長さになる。また、トランジスタ１１のチャネル長方向は、メモリセル１０が設けられる基板の上面に対して略垂直な方向になる。また、図８（Ｂ）に示すように、トランジスタ１１のチャネル長方向は、トランジスタ１２のチャネル長方向と略垂直である。また、トランジスタ１１のチャネル幅は円筒状の半導体１３４の円周の長さと概略同じ長さになる。
【０１４１】
標準的なプレーナー型のトランジスタでは、上面から見てゲート電極、ソース電極及びドレイン電極が形成されており、専有面積が８Ｆ２程度であるのに対し、ＳＧＴ型のトランジスタ１１では、上面から見て、ゲート電極の内側に他の構成が形成されており、占有面積が４Ｆ２程度と非常に小さくなっている。このように、トランジスタ１１は占有面積を非常に小さくすることができる。これにより、メモリセル１０の占有面積を縮小し、半導体装置の単位面積当たりにおける記憶容量の増加を図ることができる。
【０１４２】
なお、図８などのトランジスタ１１のように、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。
【０１４３】
なお、トランジスタ１１が設けられる開口は図８（Ａ）において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせて、絶縁体１３２、半導体１３４及び絶縁体１３６の上面形状も変化することがある。また、当該開口は、上方（絶縁体１７０側）の開口のｙ軸に垂直な断面積に比較して下方（半導体基板１５０側）の開口のｙ軸に垂直な断面積が狭くなる形状としてもよい。
【０１４４】
トランジスタ１２は、絶縁体１０４の上に形成された絶縁体１０６ａと、絶縁体１０６ａの上面の少なくとも一部に接して形成された半導体１０６ｂと、半導体１０６ｂの上面の少なくとも一部に接して形成された絶縁体１０６ｃと、半導体１０６ｂと電気的に接続された導電体１０８ａ及び導電体１０８ｂと、絶縁体１０６ｃの上に形成された絶縁体１１２と、絶縁体１１２の上に形成され、少なくとも一部が導電体１０８ａと導電体１０８ｂの間に位置するように形成された導電体１１４と、を有する。また、絶縁体１０６ａ、半導体１０６ｂ、導電体１０８ａ及び導電体１０８ｂの上に絶縁体１１６が形成され、絶縁体１１６の上に絶縁体１１８が形成される。
【０１４５】
トランジスタ１２は、絶縁体１１８に半導体１０６ｂに達する開口が設けられ、当該開口に絶縁体１０６ｃ、絶縁体１１２、導電体１１４が埋め込まれるように設けられている。また、当該開口によって、導電体１０８ａと導電体１０８ｂは、離間させられている。トランジスタ１２は、ゲート電極として機能する導電体１１４が、絶縁体１１８などによって形成される開口部を埋めるように自己整合（ｓｅｌｆ  ａｌｉｇｎ）的に形成されるので、ＴＧＳＡ  ｓ−ｃｈａｎｎｅｌ  ＦＥＴ（Ｔｒｅｎｃｈ  Ｇａｔｅ  Ｓｅｌｆ  Ａｌｉｇｎ  ｓ−ｃｈａｎｎｅｌ  ＦＥＴ）と呼ぶこともできる。
【０１４６】
トランジスタ１２では、絶縁体１１８、絶縁体１０６ｃ、絶縁体１１２及び導電体１１４の上面が概略一致しており、平坦に設けられている。これは、絶縁体１１７、絶縁体１０６ｃ、絶縁体１１２及び導電体１１４の上面をＣＭＰ法などによって平坦化したためである。これにより、導電体１１４と導電体１０８ａ及び導電体１０８ｂが重なる領域がほぼ形成されなくなるので、トランジスタ２４のゲート―ソース間、及びゲート―ドレイン間に発生する寄生容量を低減することができる。
【０１４７】
また、図８（Ｃ）に示すように、絶縁体１０６ｃは、絶縁体１０６ａ及び半導体１０６ｂのチャネル幅方向の側面を覆うように設けることが好ましい。これにより、半導体１０６ｂのチャネル幅方向の側面端部近傍において、絶縁体１０６ａ又は絶縁体１０６ｃとの間に連続接合が形成され、欠陥準位密度が低減される。よって、低抵抗領域１０９ａ及び低抵抗領域１０９ｂを設けることによりオン電流が流れやすくなっても、半導体１０６ｂのチャネル幅方向の側面端部が寄生チャネルとならず、安定した電気特性を得ることができる。
【０１４８】
ここで、導電体１０８ａはトランジスタ１２のソース又はドレインの一方としての機能を有し、導電体１０８ｂはトランジスタ１２のソース又はドレインの他方としての機能を有し、絶縁体１１２はトランジスタ１２のゲート絶縁膜としての機能を有し、導電体１１４はトランジスタ１２のゲートとしての機能を有する。
【０１４９】
なお、図８（Ｂ）（Ｃ）においては、絶縁体１０６ａ及び半導体１０６ｂの端部が概略一致するように絶縁体１０６ａ及び半導体１０６ｂが形成されているが、本実施の形態に示す半導体装置の構成はこれに限られるものではない。
【０１５０】
また、絶縁体１０４、導電体１０８ａ、絶縁体１１６及び絶縁体１１８に設けられた円柱状の開口の中に、円柱状の導電体１２０が形成される。つまり、導電体１２０は導電体１０８ａと電気的に接続されている。導電体１２０は、メモリセル１０が設けられる基板の上面に対して略垂直に伸長して形成されている。なお、導電体１２０を円筒状に形成し、当該導電体１２０の開口を絶縁体で埋め込む構成としてもよい。
【０１５１】
なお、導電体１２０が設けられる開口は図８（Ａ）において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせて、導電体１２０の上面形状も変化することがある。また、当該開口は、上方（絶縁体１７０側）の開口の断面積に比較して下方（半導体基板１５０側）の開口の断面積が狭くなる形状としてもよい。
【０１５２】
容量素子１４は、導電体１０８ｂと、絶縁体１１６と、導電体１２２と、を有する。導電体１０８ｂは容量素子１４の電極の一方としての機能を有し、導電体１２２は容量素子１４の電極の他方としての機能を有する。絶縁体１１６は容量素子１４の誘電体として機能すればよく、少なくとも導電体１０８ｂと導電体１２２とが重なる領域に形成されていればよい。
【０１５３】
上記のように導電体１０８ｂは、トランジスタ１１ではゲートとして機能し、トランジスタ１２ではソース又はドレインの一方として機能し、容量素子１４では電極の一方として機能する。つまり、導電体１０８ｂが図１（Ａ）（Ｂ）に示すノードＦＮとして機能している。また、図１（Ａ）（Ｂ）に示す配線ＷＢＬは導電体１２０と、配線ＷＷＬは導電体１１４と、配線ＲＷＬは導電体１２２と対応する。また、半導体１３４は伸長して設けられ、配線ＳＬに対応する導電体及び配線ＲＢＬに対応する導電体と電気的に接続される。
【０１５４】
ここで、絶縁体１０４、絶縁体１０６ａ、絶縁体１０６ｃ、絶縁体１１２、絶縁体１１６、絶縁体１１８、絶縁体１３２及び絶縁体１３６は、絶縁膜又は絶縁層ということもできる。また、導電体１０８ａ、導電体１０８ｂ、導電体１１４、導電体１２０及び導電体１２２は、導電膜又は導電層ということもできる。また、半導体１０６ｂ及び半導体１３４は、半導体膜又は半導体層ということもできる。
【０１５５】
なお、詳細は後述するが、絶縁体１０６ａおよび絶縁体１０６ｃは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体１０６ｃの界面近傍を流れ、絶縁体１０６ａおよび絶縁体１０６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａおよび絶縁体１０６ｃを導電体及び半導体と記載せず、絶縁体と記載するものとする。
【０１５６】
＜トランジスタ１１の半導体＞
以下、半導体１３４の詳細な構成について説明する。
【０１５７】
半導体１３４としては、例えば、多結晶シリコン又は単結晶シリコンなどの結晶性シリコンを用いることができる。ただしこれに限られず、微結晶シリコンやアモルファスシリコンなどを用いてもよいし、シリコンに限られず、ゲルマニウム、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどを用いてもよい。また、後述する半導体１０６ｂに用いることができる半導体を用いてもよい。
【０１５８】
半導体１３４として多結晶シリコンを用いる場合、半導体１３４の膜厚を薄くすることが好ましく、例えば、好ましくは２０ｎｍ以下、より好ましくは１０ｎｍ以下にすることが好ましい。これにより、トランジスタ１１の特性ばらつきを抑制することができる。
【０１５９】
また、半導体１３４として多結晶シリコンなどを用いる場合、半導体１３４に水素を供給して半導体１３４中のダングリングボンドを終端する構成としてもよい。
【０１６０】
また、半導体１３４にｐ型の導電型を付与する不純物またはｎ型の導電型を付与する不純物が含まれるようにしてもよい。ｐ型の導電型を付与する不純物としては、例えば、硼素（Ｂ）やアルミニウム（Ａｌ）などを用いればよい。ｎ型の導電型を付与する不純物としては、例えば、リンやヒ素などを用いればよい。
【０１６１】
＜トランジスタ１１の絶縁体＞
以下、絶縁体１３２及び絶縁体１３６の詳細な構成について説明する。
【０１６２】
絶縁体１３２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、本明細書等において、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものを指し、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多いものを指す。
【０１６３】
絶縁体１３２は、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１６４】
特に半導体１３４のダングリングボンドを水素で終端する場合、絶縁体１３２が水素、水をブロックする効果を有していると、当該水素が拡散して半導体１０６ｂに取り込まれるのを抑制することができる。詳しくは後述するが、半導体１０６ｂに用いられる酸化物半導体に水素が取り込まれると、トランジスタ１２の電気特性が劣化する恐れがある。つまり、絶縁体１３２として水素、水をブロックする効果を有しているものとすることにより、トランジスタ１２の電気特性を安定させることができる。
【０１６５】
絶縁体１３６としては、基本的に絶縁体１３２として用いることができる絶縁体を用いればよい。ただし、半導体１３４のダングリングボンドを水素で終端する場合は、絶縁体１３６に水素を含ませて半導体１３４に水素を供給すればよい。この場合、絶縁体１３６としては例えば、水素を含む窒化シリコンなどを用いればよい。
【０１６６】
＜トランジスタ１２の半導体＞
以下、半導体１０６ｂの詳細な構成について説明する。なお、本項目においては、半導体１０６ｂとともに絶縁体１０６ａ、絶縁体１０６ｃの詳細な構成についても説明する。
【０１６７】
半導体１０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体１０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体１０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体１０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１６８】
ただし、半導体１０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体１０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１６９】
例えば、絶縁体１０６ａおよび絶縁体１０６ｃは、半導体１０６ｂを構成する酸素以外の元素一種以上から構成される酸化物半導体である。半導体１０６ｂを構成する酸素以外の元素一種以上から絶縁体１０６ａおよび絶縁体１０６ｃが構成されるため、絶縁体１０６ａと半導体１０６ｂとの界面、および半導体１０６ｂと絶縁体１０６ｃとの界面において、欠陥準位が形成されにくい。
【０１７０】
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃは、少なくともインジウムを含むと好ましい。なお、絶縁体１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体１０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体１０６ｃは、絶縁体１０６ａと同種の酸化物を用いても構わない。ただし、絶縁体１０６ａまたは／および絶縁体１０６ｃがインジウムを含まなくても構わない場合がある。例えば、絶縁体１０６ａまたは／および絶縁体１０６ｃが酸化ガリウムまたはＧａ−Ｚｎ酸化物であっても構わない。なお、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
【０１７１】
例えば、スパッタリング法を用いて成膜する場合、絶縁体１０６ａまたは絶縁体１０６ｃに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９、Ｉｎ：Ｍ：Ｚｎ＝１：１０：１等がある。また、絶縁体１０６ａまたは絶縁体１０６ｃに用いるターゲットの金属元素の原子数比をＭ：Ｚｎ＝１０：１としてもよい。
【０１７２】
また、例えば、スパッタリング法を用いて成膜する場合、半導体１０６ｂに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等がある。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体１０６ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１７３】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁体１０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１７４】
半導体１０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体１０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。ここで、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。また、絶縁体１０６ｃのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。
【０１７５】
半導体１０６ｂは、絶縁体１０６ａまたは絶縁体１０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａおよび絶縁体１０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁体１０６ａまたは絶縁体１０６ｃの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。
【０１７６】
このとき、ゲート電圧を印加すると、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃのうち、電子親和力の大きい半導体１０６ｂにチャネルが形成される。なお、高いゲート電圧を印加すると、絶縁体１０６ａの半導体１０６ｂとの界面近傍、及び絶縁体１０６ｃの半導体１０６ｂとの界面近傍においても電流が流れる場合がある。
【０１７７】
上記の通り、絶縁体１０６ａおよび絶縁体１０６ｃは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体１０６ｃの界面近傍を流れ、絶縁体１０６ａおよび絶縁体１０６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａおよび絶縁体１０６ｃを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１０６ａおよび絶縁体１０６ｃを絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体１０６ａまたは絶縁体１０６ｃとして、半導体１０６ｂに用いることができる物質を用いる場合もある。
【０１７８】
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６ｂとの混合領域を有する場合がある。また、半導体１０６ｂと絶縁体１０６ｃとの間には、半導体１０６ｂと絶縁体１０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる。なお、絶縁体１０６ａと半導体１０６ｂ、または絶縁体１０６ｃと半導体１０６ｂは、それぞれの界面を明確に判別できない場合がある。
【０１７９】
このとき、電子は、絶縁体１０６ａ中及び絶縁体１０６ｃ中ではなく、半導体１０６ｂ中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面における欠陥準位密度、および半導体１０６ｂと絶縁体１０６ｃとの界面における欠陥準位密度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０１８０】
また、トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０１８１】
トランジスタのオン電流を高くするためには、例えば、半導体１０６ｂの上面または下面（被形成面、ここでは絶縁体１０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０１８２】
また、トランジスタのオン電流を高くするためには、絶縁体１０６ｃの厚さは小さいほど好ましい。絶縁体１０６ｃの厚さは、絶縁体１０６ａの厚さより小さく、半導体１０６ｂの厚さより小さいことが好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体１０６ｃとすればよい。一方、絶縁体１０６ｃは、チャネルの形成される半導体１０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁体１０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体１０６ｃとすればよい。
【０１８３】
また、信頼性を高くするためには、絶縁体１０６ａは厚いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体１０６ａとすればよい。絶縁体１０６ａの厚さを厚くすることで、隣接する絶縁体と絶縁体１０６ａとの界面からチャネルの形成される半導体１０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体１０６ａとすればよい。
【０１８４】
酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体１０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体１０６ｂと絶縁体１０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、半導体１０６ｂと絶縁体１０６ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
【０１８５】
また、半導体１０６ｂの水素濃度を低減するために、絶縁体１０６ａおよび絶縁体１０６ｃの水素濃度を低減すると好ましい。絶縁体１０６ａおよび絶縁体１０６ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体１０６ｂの窒素濃度を低減するために、絶縁体１０６ａおよび絶縁体１０６ｃの窒素濃度を低減すると好ましい。絶縁体１０６ａおよび絶縁体１０６ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１８６】
本実施の形態に示す絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃ、特に半導体１０６ｂは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体であり、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶことができる。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
【０１８７】
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
【０１８８】
絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃに含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。特に酸素欠損にトラップされた水素は、半導体のバンド構造に対して浅いドナー準位を形成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃは水素ができる限り低減されていることが好ましい。具体的には、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃにおいて、ＳＩＭＳ分析により得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
【０１８９】
また、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃにおいて、ＳＩＭＳ分析により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
【０１９０】
また、絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳ分析により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
【０１９１】
ここで、図８（Ｂ）に示すように、半導体１０６ｂなどの導電体１０８ａ又は導電体１０８ｂと接する領域（図８（Ｂ）では点線で表示）に低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることがある。低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、主に、半導体１０６ｂが接した導電体１０８ａ又は導電体１０８ｂに酸素を引き抜かれる、または導電体１０８ａ又は導電体１０８ｂに含まれる導電材料が半導体１０６ｂ中の元素と結合することにより形成される。このような低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることにより、導電体１０８ａ又は導電体１０８ｂと半導体１０６ｂとの接触抵抗を低減することが可能となるのでトランジスタ１２のオン電流を増大させることができる。
【０１９２】
また、図８（Ｂ）に示すように、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａ及び導電体１０８ｂと重なった領域より膜厚の薄い領域を有することがある。これは、導電体１０８ａ及び導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。半導体１０６ｂの上面には、導電体１０８ａ及び導電体１０８ｂとなる導電体を成膜した際に、低抵抗領域１０９ａ及び低抵抗領域１０９ｂと同様の抵抗の低い領域が形成される場合がある。このように、半導体１０６ｂの上面の導電体１０８ａと導電体１０８ｂの間に位置する領域を除去することにより、半導体１０６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができる。また、以降の図面において、拡大図などで膜厚の薄い領域を示さない場合でも、同様の膜厚の薄い領域が形成されている場合がある。
【０１９３】
なお、上述の絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃの３層構造は一例である。例えば、絶縁体１０６ａまたは絶縁体１０６ｃのいずれか一方を設けない２層構造としてもよい。また、絶縁体１０６ａまたは絶縁体１０６ｃの両方を設けない単層構造としてもよい。または、絶縁体１０６ａ、半導体１０６ｂまたは絶縁体１０６ｃとして例示した絶縁体、半導体又は導電体のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。
【０１９４】
＜トランジスタ１２の絶縁体、導電体＞
以下に、トランジスタ１２の半導体以外の各構成要素について詳細な説明を行う。
【０１９５】
絶縁体１０４は、膜中に含まれる水または水素の量が少ないことが好ましい。また、絶縁体１０４は過剰酸素を有する絶縁体であることが好ましい。例えば、絶縁体１０４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１０４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸化窒化シリコンを用いる。
【０１９６】
絶縁体１０４は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体１０４を設けることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。
【０１９７】
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜又は層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
【０１９８】
過剰酸素を有する絶縁体１０４は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることが好ましく、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることがより好ましい。
【０１９９】
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。
【０２００】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【０２０１】
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。例えば、ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【０２０２】
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
【０２０３】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
【０２０４】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【０２０５】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【０２０６】
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
【０２０７】
絶縁体１０４中に含まれる水または水素の量は、少ないことが好ましい。例えば、絶縁体１０４は、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、水分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．４×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上４．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上２．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることが好ましい。また、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、水素分子の脱離量が１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、さらに１．０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上９．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることが好ましい。
【０２０８】
また、上述の通り半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行って平坦性の向上を図ってもよい。
【０２０９】
導電体１０８ａ及び導電体１０８ｂは、それぞれトランジスタ１２のソース電極またはドレイン電極のいずれかとして機能する。
【０２１０】
導電体１０８ａ及び導電体１０８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０２１１】
絶縁体１１２は、トランジスタ１２のゲート絶縁膜として機能する。絶縁体１１２は、絶縁体１０４と同様に過剰酸素を有する絶縁体としてもよい。このような絶縁体１１２を設けることにより、絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに酸素を供給することができる。
【０２１２】
絶縁体１１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【０２１３】
導電体１１４はトランジスタ１２のゲート電極として機能する。導電体１１４としては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。
【０２１４】
ここで、図８（Ｃ）に示すように、導電体１１４などの電界によって、半導体１０６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１０６ｂの全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０２１５】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体１０６ｂの側面にもチャネルが形成される。したがって、半導体１０６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体１０６ｂが厚いほど、トランジスタのオン電流を高くすることができる。また、半導体１０６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上、より好ましくは５０ｎｍ以上の厚さの領域を有する半導体１０６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体１０６ｂとすればよい。
【０２１６】
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
【０２１７】
絶縁体１１６は、容量素子１４の誘電体としてだけでなく、トランジスタ１２の保護絶縁膜としても機能することが好ましい。ここで絶縁体１１６の膜厚としては、例えば５ｎｍ以上、又は２０ｎｍ以上とすることができる。また、絶縁体１１６は少なくとも一部が絶縁体１０４の上面と接して形成されることが好ましい。
【０２１８】
絶縁体１１６としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体１１６は酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２１９】
ここで絶縁体１１６の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１０４の表面（絶縁体１１６成膜後は絶縁体１０４と絶縁体１１６の界面）近傍に酸素が添加される。
【０２２０】
絶縁体１１６は、絶縁体１０４より酸素を透過させにくい絶縁体であり、酸素をブロックする機能を有することが好ましい。このような絶縁体１１６を設けることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃに酸素を供給する際に、当該酸素が絶縁体１１６の上方に外部放出されてしまうことを防ぐことができる。
【０２２１】
なお、酸化アルミニウムは、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体１１６に適用するのに好ましい。
【０２２２】
絶縁体１１８は、層間絶縁膜として機能する。絶縁体１１８としては、絶縁体１０４として用いることができる絶縁体を用いればよい。
【０２２３】
導電体１２０は、トランジスタ１２のソース電極またはドレイン電極に電気的に接続された配線として機能する。導電体１２０としては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。また、導電体１２０としては、リン等の不純物がドーピングされた多結晶シリコンなどの半導体を用いてもよい。
【０２２４】
また、導電体１２２は、容量素子の電極の他方として機能する。導電体１２２としては、導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。
【０２２５】
以上のような構成とすることにより、安定した電気特性を有するトランジスタ１２を提供することができる。または、非導通時のリーク電流の小さいトランジスタ１２を提供することができる。または、高い周波数特性を有するトランジスタ１２を提供することができる。または、ノーマリーオフの電気特性を有するトランジスタ１２を提供することができる。または、サブスレッショルドスイング値の小さいトランジスタ１２を提供することができる。または、信頼性の高いトランジスタを提供することができる。このようなトランジスタ１２をメモリセル１０に用いることにより、より長期にわたり記憶内容の保持が可能な半導体装置を提供することができる。
【０２２６】
＜メモリセルアレイの構成＞
次に、先の実施の形態に示す３次元メモリセルアレイの構成の一例について図９乃至図１１を用いて説明する。
【０２２７】
３次元メモリセルアレイの一部として、２次元メモリセルアレイ３０［１］のメモリセル１０（１，１，１）乃至（１，４，４）の構造を例にして、図９乃至図１１に示す。図９は、メモリセル１０（１，１，１）乃至（１，４，４）の立体的な模式図である。なお、図９においては、図２と同様に、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、３次元メモリセルアレイが設けられる基板の上面は概略ｘｚ平面に平行であり、ｙ軸は当該基板の上面に略垂直である。なお、図９においては、メモリセル１０の一部の構成（例えば、絶縁体１０６ｃ、絶縁体１１２など）を省略して表現している。
【０２２８】
図１０はメモリセル１０（１，４，１）乃至（１，４，４）の上面図である。図１１（Ａ）は図１０の一点鎖線Ｂ１−Ｂ２に対応する断面図であり、メモリセル１０（１，１，１）乃至（１，４，１）に対応している。図１１（Ｂ）は図１０の一点鎖線Ｂ３−Ｂ４に対応する断面図であり、メモリセル１０（１，４，１）乃至（１，４，４）に対応している。なお、一点鎖線Ｂ１−Ｂ２で示す領域では、トランジスタ１２のチャネル長方向における構造を含んで示しており、一点鎖線Ｂ３−Ｂ４で示す領域では、メモリセル１０（１，４，１）乃至（１，４，４）のトランジスタ１２のチャネル幅方向における構造を示している。
【０２２９】
個々のメモリセル１０の構造は同様であり、上述したメモリセル１０の構造の記載を参酌することができる。ただし、同一平面上に形成されるメモリセル１０（（例えば、図２に示すメモリセル１０（１，１，１）乃至（ｍ１，１，ｍ３）など）では、絶縁体１０４、絶縁体１１６及び絶縁体１１８などは一体となっていてもよい。
【０２３０】
図１１（Ａ）に示すように、絶縁体１３２、半導体１３４及び絶縁体１３６は、ｙ軸に略平行な方向に伸長して形成されており、メモリセル１０（１，１，１）乃至（１，４，１）において共有されている。つまり、ｙ軸方向に配列したメモリセル１０において、絶縁体１３２、半導体１３４及び絶縁体１３６が共有されている。よって、半導体１３４においてトランジスタ１１のソースまたはドレインとして機能する領域１３４ｂは、ｙ軸方向に隣接するメモリセル１０の領域１３４ｂと接している。つまりｙ軸方向に互いに隣接するメモリセル１０において、それぞれのトランジスタ１１が直列に電気的に接続されている。
【０２３１】
このように、絶縁体１３２、半導体１３４及び絶縁体１３６によって、一つのメモリセルストリング２０に含まれる複数のトランジスタ１１がまとめて形成される。例えば、トランジスタ１１を標準的なプレーナー型のトランジスタで形成していた場合、階層ごとにプラグや配線を形成しなければならない構造となっていた。しかしながら、トランジスタ１１としてＳＧＴを用いることにより、自己整合的に、複数のトランジスタ１１のソースとドレインが直列に接続された構造を形成することができる。
【０２３２】
なお、最上段のメモリセル１０の半導体１３４においては、当該半導体１３４の上面と接するように、配線ＳＬとして機能する、低電源電位線と電気的に接続された導電体を形成すればよい。また、最下段のメモリセル１０の半導体１３４における、トランジスタ６１との接続については後述する。
【０２３３】
また、図１１（Ａ）に示すように、導電体１２０は、ｙ軸に略平行な方向に伸長して形成されており、メモリセル１０（１，１，１）乃至（１，４，１）において共有されている。つまり、ｙ軸方向に配列したメモリセル１０において、導電体１２０が共有されている。導電体１２０は、メモリセル１０においてトランジスタ１２のソース又はドレインの他方と電気的に接続されており、図２などに示す配線ＷＢＬとしての機能を有する。
【０２３４】
なお、最上段のメモリセル１０の導電体１２０においては、導電体１２０の上面が配線ＳＬとして機能する導電体などと接しないように、絶縁体などで覆うことが好ましい。また、最下段のメモリセル１０の導電体１２０における、トランジスタ６２との接続については後述する。
【０２３５】
また、図１０及び図１１（Ｂ）に示すように、導電体１１４は、ｘ軸に略平行な方向に伸長して形成されており、メモリセル１０（１，４，１）乃至（１，４，４）において共有されている。つまり、ｘ軸方向に配列したメモリセル１０において、導電体１１４が共有されている。導電体１１４は、メモリセル１０においてトランジスタ１１のゲートとしても機能しており、図２などに示す配線ＷＷＬとしての機能を有する。なお、図９乃至図１１に示す３次元メモリセルアレイ４０においては、絶縁体１０６ｃ及び絶縁体１１２も導電体１１４と同じようにパターン形成される。よって、ｘ軸方向に配列したメモリセル１０において、絶縁体１０６ｃ及び絶縁体１１２も共有されている。ただしこれに限られず、例えば、導電体１１４及び絶縁体１１２はｘ軸方向に配列したメモリセル１０において共有されるが、絶縁体１０６ｃはｘ軸方向に配列したメモリセル１０において共有されず、各メモリセル１０において島状にパターン形成される構成としてもよい。
【０２３６】
また、図１０に示すように、導電体１２２は、ｘ軸に略平行な方向に伸長して形成されており、メモリセル１０（１，４，１）乃至（１，４，４）において共有されている。つまり、ｘ軸方向に配列したメモリセル１０において、導電体１２２が共有されている。導電体１２２は、メモリセル１０において容量素子１４の電極の他方としても機能しており、図２などに示す配線ＲＷＬとしての機能を有する。
【０２３７】
以上のような構成とすることにより、メモリセル１０を基板の上面に垂直な方向に積層した３次元メモリセルアレイを提供することができる。このように、メモリセルを積層して設けることにより、積層数に応じて単位面積当たりの記憶容量を増加させることができる。当該メモリセルにおいては、２個のトランジスタと１個の容量素子が含まれており、比較的素子数が多いため、単位面積当たりの記憶容量は従来のメモリと比較して小さくなりがちであった。これに対して本実施の形態に示す半導体装置を用いることにより、上記のような良好な特性に加えて、従来のメモリと同等、またはそれ以上に単位面積あたりの記憶容量の大きい半導体装置を提供することができる。また、本実施の形態に示す半導体装置では、このようにメモリセルを積層して単位面積当たりの記憶容量を増加させることにより、１ＴＢｙｔｅ以上、５ＴＢｙｔｅ以上、１０ＴＢｙｔｅ以上の記憶容量を持つ記憶装置を提供することも可能になる。
【０２３８】
＜選択トランジスタアレイの構成＞
次に、先の実施の形態に示す選択トランジスタアレイが有するトランジスタの構成の一例について図１２及び図１３を用いて説明する。
【０２３９】
図１２（Ａ）（Ｂ）は、図５に示す選択トランジスタアレイ５０に設けられたトランジスタ６１の断面図である。図１２（Ａ）に示す断面Ｃ１−Ｃ２はトランジスタ６１のチャネル長方向の断面図を表し、図１２（Ｂ）に示す断面Ｃ３−Ｃ４はトランジスタ６１のチャネル幅方向の断面を表している。
【０２４０】
図１２（Ａ）（Ｂ）に示すトランジスタ６１は、半導体基板１５０を用いたトランジスタである。トランジスタ６１は、半導体基板１５０中の領域１７２ａと、半導体基板１５０中の領域１７２ｂと、絶縁体１６２ａと、導電体１５４ａと、を有する。なお、図示してはいないが、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける構成としてもよい。また、導電体１５４ａの側面に接してサイドウォール絶縁体を設ける場合、領域１７２ａ及び領域１７２ｂにおいて、当該サイドウォール絶縁体と重なる領域に、当該サイドウォール絶縁体と重ならない領域より不純物濃度が低い領域が形成される場合がある。
【０２４１】
トランジスタ６１において、領域１７２ａおよび領域１７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体１６２ａは、ゲート絶縁体としての機能を有する。また、導電体１５４ａは、ゲート電極としての機能を有する。したがって、導電体１５４ａに印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体１５４ａに印加する電位によって、領域１７２ａと領域１７２ｂとの間の導通・非導通を制御することができる。
【０２４２】
半導体基板１５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板１５０として単結晶シリコン基板を用いる。
【０２４３】
半導体基板１５０は、ｐ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板１５０として、ｎ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ６１となる領域には、ｐ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板１５０がｉ型であっても構わない。
【０２４４】
なお、本実施の形態に示す半導体装置に用いる基板は半導体基板に限られるものではない。例えば、トランジスタ６１などの活性層を成膜などにより形成する場合、絶縁体基板または導電体基板などを用いることもできる。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０２４５】
また、基板として、トランジスタ作製時の加熱処理に耐えうる可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板を薄くすると、半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０２４６】
領域１７２ａおよび領域１７２ｂは、ｎ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ６１はｎチャネル型トランジスタを構成する。
【０２４７】
なお、トランジスタ６１は、領域１６０などによって隣接するトランジスタと分離される。領域１６０は、絶縁性を有する領域である。
【０２４８】
図１２（Ａ）（Ｂ）に示す半導体装置は、絶縁体１３２と、半導体１３４と、絶縁体１３６と、絶縁体１６４と、絶縁体１６６と、絶縁体１６８と、絶縁体１７０と、導電体１８０ａと、導電体１８０ｂと、導電体１７８ａと、導電体１７８ｂと、導電体１７６ａと、導電体１７４ａと、を有する。ここで、絶縁体１３２、半導体１３４及び絶縁体１３６は、上述した３次元メモリセルアレイ４０に形成されていたものである。
【０２４９】
絶縁体１６４は、トランジスタ６１上に形成される。また、絶縁体１６６は、絶縁体１６４上に形成される。また、絶縁体１６８は、絶縁体１６６上に形成される。また、絶縁体１７０は、絶縁体１６８上に形成される。
【０２５０】
絶縁体１６４、絶縁体１６６、絶縁体１６８及び絶縁体１７０は、領域１７２ａに達する円柱状の開口を有しており、当該開口の中に絶縁体１３２、半導体１３４及び絶縁体１３６を有する。絶縁体１３２は当該開口の内壁に接して円筒状に形成されており、半導体１３４は絶縁体１３２の内側に円筒状に形成されており、絶縁体１３６は半導体１３４の内側に円柱状に形成されている。絶縁体１３２、半導体１３４及び絶縁体１３６は、半導体基板１５０の上面に対して略垂直に伸長して形成されている。
【０２５１】
絶縁体１３２の底面の少なくとも一部に開口が形成されており、当該開口を介して半導体１３４が領域１７２ａと接している。ここで、図１２（Ａ）（Ｂ）に示す半導体１３４は、図３などに示す配線ＲＢＬ［１，１］乃至［ｍ１，ｍ３］のいずれか一に対応しており、領域１７２ａはトランジスタ６１のソース領域またはドレイン領域としての機能を有している。以上のような構成とすることにより、メモリセルストリング底部の配線ＲＢＬを選択トランジスタセル６０のトランジスタ６１のソース領域またはドレイン領域と電気的に接続することができる。
【０２５２】
さらに、絶縁体１６４は、領域１７２ｂに達する開口と、導電体１５４ａに達する開口と、を有する。当該開口には、それぞれ導電体１８０ａと、導電体１８０ｂと、が埋め込まれている。さらに、絶縁体１６６は、導電体１８０ａに達する開口と、導電体１８０ｂに達する開口と、を有する。当該開口には、それぞれ導電体１７８ａと、導電体１７８ｂと、が埋め込まれている。また、絶縁体１６８は、導電体１７８ａに達する開口を有する。当該開口には導電体１７６ａが埋め込まれている。また、絶縁体１７０は、導電体１７６ａに達する開口を有する。当該開口には、導電体１７４ａが埋め込まれている。
【０２５３】
ここで、導電体１７４ａは、トランジスタ６１のソース領域又はドレイン領域として機能する領域１７２ｂと電気的に接しており、図５などに示す配線ＲＢＬ［１］乃至［ｍ１］のいずれかとして機能する。また、導電体１７８ｂはトランジスタ６１のゲートとして機能する導電体１５４ａと電気的に接続しており、図５などに示す配線ＳＧ１として機能する。このように形成された配線ＳＧ１とトランジスタ６１を介してデータの読み出しにおいて、２次元メモリセルアレイ３０［１］乃至［ｍ３］のいずれかを選択することができる。
【０２５４】
絶縁体１６４、絶縁体１６６、絶縁体１６８及び絶縁体１７０としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０２５５】
絶縁体１６４、絶縁体１６６、絶縁体１６８及び絶縁体１７０の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。３次元メモリセルアレイ４０に含まれるトランジスタ１２より下層に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ１２の電気特性を安定にすることができる。
【０２５６】
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
【０２５７】
導電体１８０ａ、導電体１８０ｂ、導電体１７８ａ、導電体１７８ｂ、導電体１７６ａ及び導電体１７４ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０２５８】
また、図１２（Ｃ）（Ｄ）は、図５に示す選択トランジスタアレイ５０に設けられたトランジスタ６２の断面図である。図１２（Ｃ）に示す断面Ｃ５−Ｃ６はトランジスタ６２のチャネル長方向の断面図を表し、図１２（Ｄ）に示す断面Ｃ７−Ｃ８はトランジスタ６２のチャネル幅方向の断面を表している。
【０２５９】
図１２（Ｃ）（Ｄ）に示す半導体装置の構成は、絶縁体１３２、半導体１３４及び絶縁体１３６が形成されている代わりに導電体１２０が形成されていることを除いて、図１２（Ａ）（Ｂ）に示す半導体装置の構成と同様である。トランジスタ６２は、半導体基板１５０中の領域１７２ｃと、半導体基板１５０中の領域１７２ｄと、絶縁体１６２ｂと、導電体１５４ｂと、を有するが、領域１７２ｃ及び領域１７２ｄは、領域１７２ａ及び領域１７２ｂの構成を、絶縁体１６２ｂは、絶縁体１６２ａの構成を、導電体１５４ｂは、導電体１５４ａの構成を、参酌することができる。
【０２６０】
また、導電体１８０ｃ、導電体１８０ｄ、導電体１７８ｃ、導電体１７８ｄ、導電体１７６ｂ及び導電体１７４ｂは、導電体１８０ａ、導電体１８０ｂ、導電体１７８ａ、導電体１７８ｂ、導電体１７６ａ及び導電体１７４ａの構成を参酌することができる。
【０２６１】
絶縁体１６４、絶縁体１６６、絶縁体１６８及び絶縁体１７０は、領域１７２ｃに達する円柱状の開口を有しており、当該開口の中に導電体１２０を有する。導電体１２０は当該開口の内壁に接して円柱状に形成されている。導電体１２０は、半導体基板１５０の上面に対して略垂直に伸長して形成されている。ここで、図１２（Ｃ）（Ｄ）に示す導電体１２０は、図３などに示す配線ＷＢＬ［１，１］乃至［ｍ１，ｍ３］のいずれか一に対応しており、領域１７２ｃはトランジスタ６２のソース領域またはドレイン領域としての機能を有している。以上のような構成とすることにより、メモリセル１０のトランジスタ１２と電気的に接続される配線ＷＢＬを選択トランジスタセル６０のトランジスタ６２のソース領域またはドレイン領域と電気的に接続することができる。
【０２６２】
また、導電体１７４ｂは、トランジスタ６２のソース領域又はドレイン領域として機能する領域１７２ｄと電気的に接しており、図５などに示す配線ＷＢＬ［１］乃至［ｍ１］のいずれかとして機能する。また、導電体１７８ｄはトランジスタ６２のゲートとして機能する導電体１５４ｂと電気的に接続しており、図５などに示す配線ＳＧ２として機能する。このように形成された配線ＳＧ２とトランジスタ６２を介してデータの書き込みにおいて、２次元メモリセルアレイ３０［１］乃至［ｍ３］のいずれかを選択することができる。
【０２６３】
なお、図１３（Ａ）（Ｂ）及び図１３（Ｃ）（Ｄ）に示す半導体装置は、図１２（Ａ）（Ｂ）及び図１２（Ｃ）（Ｄ）に示した半導体装置のトランジスタ６１またはトランジスタ６２の構造が異なるのみである。よって、図１３（Ａ）（Ｂ）及び図１３（Ｃ）（Ｄ）に示す半導体装置については、図１２（Ａ）（Ｂ）及び図１２（Ｃ）（Ｄ）に示した半導体装置の記載を参酌することができる。具体的には、図１３（Ａ）（Ｂ）及び図１３（Ｃ）（Ｄ）に示す半導体装置は、トランジスタ６１またはトランジスタ６２がＦｉｎ型である場合を示している。トランジスタ６１またはトランジスタ６２をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ６１またはトランジスタ６２のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ６１またはトランジスタ６２のオフ特性を向上させることができる。
【０２６４】
＜メモリセルの変形例＞
以下、トランジスタ１２の変形例について図１４を用いて説明する。なお、図１４は、図８（Ｂ）及び図８（Ｃ）と同様に、トランジスタ１２のチャネル長方向の断面図とトランジスタ１２のチャネル幅方向の断面図になる。
【０２６５】
図１４（Ａ）（Ｂ）に示すメモリセル１０ａは、主にトランジスタ１２ａの構成がトランジスタ１２と異なる。トランジスタ１２ａは、絶縁体１０４の下に、絶縁体１１９、絶縁体１０１、絶縁体１０７、導電体１０２、絶縁体１０３及び絶縁体１０５が形成されている点においてトランジスタ１２と異なる。絶縁体１１９の上に絶縁体１０１が形成され、絶縁体１０１の上に絶縁体１０７が形成され、絶縁体１０７の開口の中に導電体１０２が埋め込まれるように形成され、絶縁体１０７及び導電体１０２上に絶縁体１０５が形成され、絶縁体１０５の上に絶縁体１０３が形成され、絶縁体１０３の上に絶縁体１０４が形成されている。
【０２６６】
絶縁体１１９としては、絶縁体１０４として用いることができる絶縁体を用いればよい。
【０２６７】
絶縁体１０１は、水素又は水をブロックする機能を有する絶縁体を用いる。絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃ近傍に設けられる絶縁体中の水素や水は、酸化物半導体としても機能する絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃ中にキャリアを生成する要因の一つとなる。これによりトランジスタ１２の信頼性が低下するおそれがある。特に３次元メモリセルアレイ４０の最下段に設けるメモリセル１０（１，１，１）乃至（ｍ１，１、ｍ３）は、選択トランジスタアレイ５０との距離がもっとも近いため絶縁体１０１を設けることがより効果的である。選択トランジスタアレイ５０にシリコン系半導体素子を設ける場合、当該半導体素子のダングリングボンドを終端するために水素が用いられ、当該水素がトランジスタ１２まで拡散するおそれがある。これに対して水素又は水をブロックする機能を有する絶縁体１０１を設けることによりトランジスタ１２の下層から水素又は水が拡散するのを抑制し、トランジスタ１２の信頼性を向上させることができる。
【０２６８】
また、絶縁体１０１は酸素をブロックする機能も有することが好ましい。絶縁体１０１が絶縁体１０４から拡散する酸素をブロックすることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給することができる。
【０２６９】
絶縁体１０１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１０１として用いることにより、酸素、水素又は水の拡散をブロックする効果を示す絶縁膜として機能することができる。また、絶縁体１０１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。これらを絶縁体１０１として用いることにより、水素、水の拡散をブロックする効果を示す絶縁膜として機能することができる。
【０２７０】
導電体１０２は、少なくとも一部が導電体１０８ａと導電体１０８ｂに挟まれる領域において半導体１０６ｂと重なることが好ましい。導電体１０２は、トランジスタ１２のバックゲートとして機能する。このような導電体１０２を設けることにより、トランジスタ１２のしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トランジスタ１２のゲート（導電体１１４）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ１２が導通状態となることを防ぐことができる。つまり、トランジスタ１２の電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。なお、導電体１０２としては、導電体１１４として用いることができる導電体を用いればよい。
【０２７１】
また、導電体１０２のチャネル長方向の長さを半導体１０６ｂのチャネル長方向の長さより大きくし、導電体１０２が半導体１０６ｂの下面を覆うことが好ましい。このように、導電体１０２を設けることにより、下に設けられたメモリセルで発生する電界が導電体１０２で遮蔽され、当該電界が半導体１０６ｂに影響を与えるのを抑制することができる。
【０２７２】
絶縁体１０７としては、絶縁体１０４として用いることができる絶縁体を用いればよい。また、絶縁体１０７及び導電体１０２の上面は、ＣＭＰ法などによって平坦化処理を行って平坦性の向上を図ることが好ましい。これにより、バックゲートとして機能する導電体１０２を設けても、半導体１０６ｂを形成する面の平坦性が損なわれないため、キャリアの移動度を向上させ、トランジスタ１２のオン電流を増大させることができる。また、導電体１０２の形状に起因する絶縁体１０４表面の段差がなくなることにより、導電体１０８ａ、１０８ｂのうちドレインとして機能するものと導電体１０２との間で、絶縁体１０４の段差部を介して発生するリーク電流を低減することができる。これによりトランジスタ１２のオフ電流を低減することができる。
【０２７３】
絶縁体１０５としては、絶縁体１０４として用いることができる絶縁体を用いればよい。
【０２７４】
絶縁体１０３は、酸素をブロックする機能を有することが好ましい。このような絶縁体１０３を設けることにより絶縁体１０４から導電体１０２が酸素を引き抜くことを防ぐことができる。これにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給することができる。また、絶縁体１０３の被覆性を高くすることにより、より絶縁体１０４から引き抜かれる酸素をより低減し、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに、より効果的に酸素を供給することができる。
【０２７５】
絶縁体１０３としては、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフニウムまたはタリウムを有する酸化物または窒化物を用いる。好ましくは、酸化ハフニウムまたは酸化アルミニウムを用いる。
【０２７６】
なお、絶縁体１０５、絶縁体１０３及び絶縁体１０４において、絶縁体１０３が電子捕獲領域を有すると好ましい。絶縁体１０５および絶縁体１０４が電子の放出を抑制する機能を有するとき、絶縁体１０３に捕獲された電子は、負の固定電荷のように振舞う。したがって、絶縁体１０３はフローティングゲートとしての機能を有する。
【０２７７】
ただし、メモリセル１０ａは図１４（Ａ）（Ｂ）に示す構成に限定されるものではない。例えば、絶縁体１０７、絶縁体１０５、絶縁体１０４を設けず、絶縁体１０４が導電体１０２の形状に合わせて突出するような構成としてもよいし、絶縁体１０１を設けない構成としてもよい。
【０２７８】
図１４（Ｃ）（Ｄ）に示すメモリセル１０ｂは、主にトランジスタ１２ｂの構成がトランジスタ１２と異なる。トランジスタ１２ｂは、絶縁体１０６ｃ及び絶縁体１１２が半導体１０６ｂ、導電体１０８ａ及び導電体１０８ｂなどを覆うように形成され、絶縁体１１７が絶縁体１１２及び導電体１１４などの上に形成され、絶縁体１１７の上に絶縁体１１８が形成されている点において、トランジスタ１２と異なる。
【０２７９】
また、容量素子１４ｂは、誘電体として絶縁体１１２及び絶縁体１０６ｃが用いられている点において、容量素子１４と異なる。
【０２８０】
絶縁体１１７としては、絶縁体１１６に用いることができる絶縁体を用いればよい。ここで絶縁体１１７の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体１１７の成膜をおこなうことにより、成膜と同時に絶縁体１１２の表面（絶縁体１１７成膜後は絶縁体１１２と絶縁体１１７の界面）近傍に酸素が添加される。
【０２８１】
絶縁体１１７は、絶縁体１１２より酸素を透過させにくい絶縁体であり、酸素をブロックする機能を有することが好ましい。このような絶縁体１１７を設けることにより、絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂ及び絶縁体１０６ｃに酸素を供給する際に、当該酸素が絶縁体１１２の上方に外部放出されてしまうことを防ぐことができる。なお、酸化アルミニウムは、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体１１７に適用するのに好ましい。
【０２８２】
ただし、メモリセル１０ｂは図１４（Ｃ）（Ｄ）に示す構成に限定されるものではない。例えば、絶縁体１０６又は絶縁体１１２の一部をパターン形成する構成としてもよい。
【０２８３】
図１４（Ｅ）（Ｆ）に示すメモリセル１０ｃは、主にトランジスタ１２ｃの構成がトランジスタ１２と異なる。トランジスタ１２ｃは、導電体１０８ａ及び導電体１０８ｂが絶縁体１１８上に形成され、絶縁体１１８に形成された開口を介して半導体１０６ｂと接している点、導電体１０８ａ及び導電体１０８ｂ上に絶縁体１３７が形成され、絶縁体１３７上に導電体１２２が形成され、絶縁体１３７及び導電体１２２上に絶縁体１３８が形成されている点、絶縁体１１７が絶縁体１０６ｃなどを覆って形成されている点、及び導電体１１４及び絶縁体１１２の側面端部が概略一致して設けられている点において、トランジスタ１２と異なる。上記のトランジスタ１２などはトランジスタ製造工程において、ソース領域又はドレイン領域として機能する低抵抗領域１０９ａ、１０９ｂをゲートとして機能する導電体１１４の形成前に形成する、ｇａｔｅ  ｌａｓｔ方式である。これに対して、トランジスタ１２ｃはトランジスタ製造工程において、ソース領域又はドレイン領域として機能する低抵抗領域１０９ａ、１０９ｂをゲートとして機能する導電体１１４の形成後に形成する、ｇａｔｅ  ｆｉｒｓｔ方式である。
【０２８４】
トランジスタ１２ｃにおいて、低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、絶縁体１１７に含まれる元素の少なくとも一が含まれる。低抵抗領域１０９ａ及び低抵抗領域１０９ｂの一部が、半導体１０６ｂの導電体１１４と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
【０２８５】
また、低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、絶縁体１１７に含まれる元素が添加されているため、半導体１０６ｂの低抵抗領域１０９ａ及び低抵抗領域１０９ｂを除く領域（例えば、半導体１０６ｂの導電体１１４と重なる領域）よりも、ＳＩＭＳ分析により得られる当該元素の濃度が高くなる。
【０２８６】
低抵抗領域１０９ａ及び低抵抗領域１０９ｂに添加される元素としては、例えば、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが好ましい。これらの元素は、比較的酸化物を形成しやすく、当該酸化物は半導体または絶縁体として機能しうるため、絶縁体１０６ａ、半導体１０６ｂまたは絶縁体１０６ｃに添加元素として好適である。例えば、低抵抗領域１０９ａ及び低抵抗領域１０９ｂに上記の元素が１×１０１４／ｃｍ２以上２×１０１６／ｃｍ２以下含まれることが好ましい。また、絶縁体１０６ｃにおける低抵抗領域１０９ａと低抵抗領域１０９ｂは、絶縁体１０６ｃの低抵抗領域１０９ａ及び低抵抗領域１０９ｂではない領域（例えば、絶縁体１０６ｃの導電体１１４と重なる領域）より、上述の元素の濃度が高い。
【０２８７】
また、低抵抗領域１０９ａ及び低抵抗領域１０９ｂは、窒素を含ませることによりｎ型化させることができるので、半導体１０６ｂの低抵抗領域１０９ａ及び低抵抗領域１０９ｂを除く領域（例えば、半導体１０６ｂの導電体１１４と重なる領域）よりも、ＳＩＭＳ分析により得られる窒素濃度が高くなる。
【０２８８】
このような低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることにより、導電体１０８ａ又は導電体１０８ｂと絶縁体１０６ａ、半導体１０６ｂ又は絶縁体１０６ｃとの接触抵抗を低減することが可能となるのでトランジスタ１２ｃのオン電流を増大させることができる。
【０２８９】
また、トランジスタ１２ｃでは、半導体１０６ｂが絶縁体１０６ａ及び絶縁体１０６ｃによって包み込まれるように設けられている。よって、半導体１０６ｂの側面端部、特にチャネル幅方向の側面端部近傍が、絶縁体１０６ａ及び絶縁体１０６ｃと接して設けられている。これにより、半導体１０６ｂの側面端部近傍において、絶縁体１０６ａ又は絶縁体１０６ｃとの間に連続接合が形成され、欠陥準位密度が低減される。よって、低抵抗領域１０９ａ及び低抵抗領域１０９ｂを設けることによりオン電流が流れやすくなっても、半導体１０６ｂのチャネル幅方向の側面端部が寄生チャネルとならず、安定した電気特性を得ることができる。
【０２９０】
また、容量素子１４ｃは、誘電体として絶縁体１３７が用いられている点において、容量素子１４と異なる。なお、絶縁体１３７及び絶縁体１３８としては、絶縁体１１８に用いることができる絶縁体を用いればよい。
【０２９１】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０２９２】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図１５乃至図２０を用いて説明する。
【０２９３】
以下において、３次元メモリセルアレイ４０を構成するメモリセル１０のＡ１−Ａ２断面とＡ３−Ａ４断面に注目して３次元メモリセルアレイ４０の作製方法を説明する。なお、図中では１個のメモリセル１０しか図示しないが、同一平面上に形成されるメモリセル１０（例えば、図２に示すメモリセル１０（１，１，１）乃至（ｍ１，１，ｍ３）など）は同時に作製することができる。
【０２９４】
まずは、選択トランジスタアレイ５０が形成された基板を準備する。なお、当該選択トランジスタアレイ５０は、図１２（Ａ）（Ｂ）及び図１２（Ｃ）（Ｄ）に示す、絶縁体１３２、半導体１３４、絶縁体１３６、及び導電体１２０が形成される前のものである。選択トランジスタアレイ５０の作製には、公知の方法を適宜用いればよい。
【０２９５】
まず、絶縁体１０４を成膜する。絶縁体１０４としては上述の絶縁体を用いればよい。
【０２９６】
絶縁体１０４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
【０２９７】
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ  ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ  ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ  ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法に分けることができる。
【０２９８】
なお、絶縁体１０４中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行うことが好ましい。
【０２９９】
また、後で形成する半導体１０６ｂの上面又は下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面にＣＭＰ処理などの平坦化処理を行って平坦性の向上を図ってもよい。
【０３００】
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１２６ａ及び半導体１２６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０３０１】
なお、選択トランジスタアレイ５０の構成などに合わせて、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することが好ましい場合がある。
【０３０２】
次に後の工程で絶縁体１０６ａとなる絶縁体を成膜する。当該絶縁体としては上述の絶縁体１０６ａとして用いることができる絶縁体または半導体などを用いればよい。当該絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３０３】
次に、後の工程で半導体１０６ｂとなる半導体を成膜する。当該半導体としては上述の半導体１０６ｂとして用いることができる半導体を用いればよい。当該半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１０６ａになる絶縁体の成膜と、半導体１０６ｂになる半導体の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３０４】
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０６ａ、半導体１０６ｂの水素濃度を低減させることができる場合がある。また、絶縁体１０６ａ及び半導体１０６ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１０６ａ及び半導体１０６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。絶縁体１０６ａ及び半導体１０６ｂとしてＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。
【０３０５】
なお、選択トランジスタアレイ５０の構成などに合わせて、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することが好ましい場合がある。
【０３０６】
当該加熱処理により、絶縁体１０４から絶縁体１０６ａになる絶縁体と、半導体１０６ｂになる半導体に酸素を供給することができる。このように絶縁体１０６ａになる絶縁体と、半導体１０６ｂになる半導体に酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
【０３０７】
また、高密度プラズマ処理などを行ってもよい。高密度プラズマは、マイクロ波を用いて生成すればよい。高密度プラズマ処理では、例えば、酸素、亜酸化窒素などの酸化性ガスを用いればよい。または、酸化性ガスと、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、の混合ガスを用いてもよい。高密度プラズマ処理において、基板にバイアスを印加してもよい。これにより、プラズマ中の酸素イオンなどを基板側に引き込むことができる。高密度プラズマ処理は基板を加熱しながら行ってもよい。例えば、上記加熱処理の代わりに高密度プラズマ処理を行う場合、上記加熱処理の温度より低温で同様の効果を得ることができる。高密度プラズマ処理は絶縁体１０６ａになる絶縁体の成膜前に行ってもよいし、絶縁体１１６の成膜前に行ってもよいし、絶縁体１０６ｃの成膜前などに行ってもよい。
【０３０８】
次に、絶縁体１０６ａになる絶縁体と、半導体１０６ｂになる半導体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１０６ａ及び半導体１０６ｂを形成する（図１５（Ａ）（Ｂ）参照。）。なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成する場合も含まれる。
【０３０９】
レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したレジストなどを除去しても構わない。
【０３１０】
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０４中の水、または水素をさらに低減させることができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気で行うことが好ましい。また、酸化性ガスを含む雰囲気で行ってもよい。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
【０３１１】
なお、選択トランジスタアレイ５０の構成などに合わせて、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することが好ましい場合がある。
【０３１２】
次に、導電体を成膜し、当該導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０８を形成する（図１５（Ｃ）（Ｄ）参照。）。導電体１０８に用いる導電体としては上述の導電体１０８ａ及び導電体１０８ｂとして用いることができる導電体を用いればよい。導電体１０８に用いる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３１３】
次に、絶縁体１１６を成膜する。絶縁体１１６としては上述の絶縁体を用いればよい。絶縁体１１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３１４】
なお、絶縁体１１６の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用いて行うことがより好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがさらに好ましい。
【０３１５】
スパッタリング法としては、スパッタ用電源に直流電源を用いるＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法、スパッタ用電源に高周波電源を用いるＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、反応性ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。また、上述のＰＥＳＰ又はＶＤＳＰを用いてもよい。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の添加量などに応じて適宜決定すればよい。
【０３１６】
スパッタリング法で絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１０４の表面（絶縁体１１６成膜後は絶縁体１０４と絶縁体１１６の界面）近傍に酸素が添加される。ここで、酸素は、例えば、酸素ラジカルとして絶縁体１０４に添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、又は酸素イオンなどの状態で絶縁体１０４に添加されてもよい。なお、酸素の添加に伴い、絶縁体１０４中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素を過剰酸素と呼ぶこともできる。
【０３１７】
次に、導電体を成膜し、当該導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１２２を形成する（図１５（Ｅ）（Ｆ）参照。）。導電体１２２に用いる導電体としては上述の導電体１２２として用いることができる導電体を用いればよい。導電体１２２に用いる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３１８】
次に、導電体１２８上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０８ａ及び導電体１０８ｂを形成する。
【０３１９】
次に、絶縁体１１８となる絶縁体を成膜する。絶縁体１１８となる絶縁体としては上述の絶縁体を用いればよい。絶縁体１１８となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
【０３２０】
次に、絶縁体１１８となる絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１１８ａ、導電体１０８ａおよび導電体１０８ｂを形成する（図１６（Ａ）（Ｂ）参照。）。
【０３２１】
また、半導体１０６ｂの導電体１０８ａ及び導電体１０８ｂと接する領域において、低抵抗領域１０９ａ及び低抵抗領域１０９ｂが形成されることがある。また、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａ及び導電体１０８ｂと重なった領域より膜厚の薄い領域を有することがある。これは、導電体１０８ａ及び導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。
【０３２２】
ここで、導電体１０８ｂ、絶縁体１１６及び導電体１２２を有する容量素子１４が形成される。
【０３２３】
次に、後の工程で絶縁体１０６ｃとなる絶縁体１０６ｄを成膜する。絶縁体１０６ｄとしては上述の絶縁体１０６ｃとして用いることができる絶縁体または半導体などを用いればよい。絶縁体１０６ｄの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体１０６ｄの成膜の前に、半導体１０６ｂなどの表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いてエッチングすることができる。その後、大気に暴露することなく連続で絶縁体１０６ｄを成膜することにより、半導体１０６ｂと絶縁体１０６ｃとの界面への不純物の混入を低減することができる。膜と膜との界面などに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混入を低減することにより、トランジスタに安定した電気特性を付与することができる。
【０３２４】
次に、後の工程で絶縁体１１２となる絶縁体１１２ａを成膜する。絶縁体１１２ａとしては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体１１２ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１０６ｄの成膜と、絶縁体１１２ａの成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３２５】
次に、後の工程で導電体１１４となる導電体１１４ａを成膜する（図１６（Ｃ）（Ｄ）参照。）。導電体１１４ａとしては、上述の導電体１１４として用いることができる導電体を用いればよい。導電体１１４ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１１２ａの成膜と、導電体１１４ａの成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
【０３２６】
次に、導電体１１４ａ上から絶縁体１１８ａが露出するまで研磨をすることで、導電体１１４、絶縁体１１２、絶縁体１０６ｃおよび絶縁体１１８を形成する（図１６（Ｅ）（Ｆ）参照。）。導電体１１４および絶縁体１１２は、それぞれトランジスタ１２のゲート電極およびゲート絶縁体としての機能を有する。上述した方法によって、導電体１１４および絶縁体１１２を自己整合的に形成することができる。
【０３２７】
なお、上記絶縁体１１６と同様の絶縁体を絶縁体１１８、絶縁体１０６ｃ、絶縁体１１２及び導電体１１４上に成膜して、絶縁体１１８に酸素を添加してもよい。
【０３２８】
次に、加熱処理を行うことが好ましい。加熱処理を行うことにより、絶縁体１０４（または絶縁体１１８）に添加した酸素を拡散させ、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに供給することができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
【０３２９】
また、当該加熱処理は、半導体１２６ｂ成膜後の加熱処理よりも低い温度が好ましい。半導体１２６ｂ成膜後の加熱処理との温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体１０４などから余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体１１８成膜後の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合（例えば絶縁体１１８の成膜で同等の加熱が行われる場合）、行わなくてもよい場合がある。
【０３３０】
当該加熱処理により、絶縁体１０４（または絶縁体１１８）中に添加された酸素を絶縁体１０４又は絶縁体１１２中に拡散させる。絶縁体１１６は、絶縁体１０４より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。このような絶縁体１１６が絶縁体１０４上に形成されているので、絶縁体１０４中を拡散する酸素が絶縁体１０４の上方に拡散せず、絶縁体１０４を主に横方向又は下方向に拡散していく。
【０３３１】
絶縁体１０４中を拡散する酸素は、絶縁体１０６ａ、絶縁体１０６ｃ及び半導体１０６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素が絶縁体１０４より下層に拡散することを防ぐことができる。なお、絶縁体１１８上に絶縁体１１６と同様の絶縁体を成膜する場合は、絶縁体１１８中でも同様に酸素が絶縁体１０６ａ、絶縁体１０６ｃ及び半導体１０６ｂに供給される。
【０３３２】
このようにして、絶縁体１０６ａ、絶縁体１０６ｃ及び半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素を効果的に供給することができる。このように絶縁体１０６ａ、絶縁体１０６ｃ及び半導体１０６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
【０３３３】
このようにして、メモリセル１０のトランジスタ１２と容量素子１４を形成することができる。上述の工程を繰り返すことで、トランジスタ１２と容量素子１４が形成されたメモリセル１０を積層して形成することができる。トランジスタ１２と容量素子１４が形成されたメモリセル１０を積層した後、３次元メモリセルアレイ４０の導電体１２０とトランジスタ１１を一括して形成する。
【０３３４】
以下において、導電体１２０とトランジスタ１１の作製方法を図１７乃至図２０を用いて説明する。以下の説明では、メモリセル１０を２段積層したＤ１−Ｄ２断面と、図１２（Ｃ）（Ｄ）の導電体１２０近傍に対応するＤ３−Ｄ４断面と、図１２（Ａ）（Ｂ）のトランジスタ１１近傍に対応するＤ５−Ｄ６断面に注目する。
【０３３５】
まず、導電体１２０を形成する方法について、図１７を用いて説明する。
【０３３６】
まず、最上段のメモリセル１０上にレジストなどを形成し、該レジストなどを用いて、最上段のメモリセル１０から選択トランジスタセル６０の領域１７２ｃに達する開口１７１を形成する（図１７（Ａ）（Ｂ）参照。）。開口１７１は、３次元メモリセルアレイ４０においては、少なくとも絶縁体１０４、導電体１０８ａ、絶縁体１１６及び絶縁体１１８に形成され、選択トランジスタアレイ５０においては、少なくとも半導体基板１５０の領域１７２ａ、絶縁体１６４、絶縁体１６６、絶縁体１６８及び絶縁体１７０に形成される。
【０３３７】
開口１７１は基板の上面に略垂直な方向に伸長して形成されており、非常にアスペクト比が高い。このため、開口１７１の形成は、基板の上面に略垂直な方向に対するエッチングの進行速度が速い異方性エッチングを用いることが好ましい。例えば、ドライエッチングなどを用いればよい。なお、開口１７１を形成する際に半導体基板１５０の領域１７２ｃの一部がオーバーエッチされて半導体基板１５０の表面に凹部が形成される場合がある。
【０３３８】
次に、開口１７１の中に導電体１２０を形成する（図１７（Ｃ）（Ｄ）参照。）。導電体１２０としては、上述の導電体１２０として用いることができる導電体を用いればよい。上記の通り、開口１７１は非常にアスペクト比が高いため、ＡＬＤ法またはＣＶＤ法などを用いて導電体１２０の成膜を行うことが好ましい。また、ＣＶＤ法を用いる場合はＭＯＣＶＤ法またはＭＣＶＤ法を用いて成膜することが好ましい。
【０３３９】
なお、最上段のメモリセル１０において、導電体１２０の上面が露出しないように絶縁体などで覆うことが好ましい。
【０３４０】
次に、トランジスタ１１を形成する方法について、図１８乃至図２０を用いて説明する。
【０３４１】
まず、最上段のメモリセル１０上にレジストなどを形成し、該レジストなどを用いて、最上段のメモリセル１０から選択トランジスタセル６０の領域１７２ａに達する開口１８１ａを形成する（図１８（Ａ）（Ｂ）参照。）。開口１８１ａも開口１７１と同様に、３次元メモリセルアレイ４０においては、少なくとも絶縁体１０４、導電体１０８ａ、絶縁体１１６及び絶縁体１１８に形成され、選択トランジスタアレイ５０においては、少なくとも半導体基板１５０の領域１７２ａ、絶縁体１６４、絶縁体１６６、絶縁体１６８及び絶縁体１７０に形成される。
【０３４２】
開口１８１ａは基板の上面に略垂直な方向に伸長して形成されており、非常にアスペクト比が高い。このため、開口１８１ａの形成も開口１７１の形成と同様に、基板の上面に略垂直な方向に対するエッチングの進行速度が速い異方性エッチングを用いることが好ましい。例えば、ドライエッチングなどを用いればよい。なお、開口１８１ａを形成する際に半導体基板１５０の領域１７２ａの一部がオーバーエッチされて半導体基板１５０の表面に凹部が形成される場合がある。
【０３４３】
次に、開口１８１ａの内壁に接して絶縁体１３２形成する（図１８（Ｃ）（Ｄ）参照。）。絶縁体１３２としては、上述の絶縁体１３２として用いることができる絶縁体を用いればよい。上記の通り、開口１８１ａは非常にアスペクト比が高いため、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１３２の成膜を行うことが好ましい。絶縁体１３２はトランジスタ１１のゲート絶縁膜として機能するため、膜厚均一性が高いことが好ましい。このため、膜厚制御性が高いという点でＡＬＤ法は好ましい。
【０３４４】
次に、絶縁体１３２の底部に領域１７２ａに達する開口１８１ｂを形成する（図１９（Ａ）（Ｂ）参照）。開口１８１ｂは絶縁体１３２の底面の少なくとも一部に形成されればよいので、開口１８１ｂは開口１８１ａより径が小さい場合が多い。
【０３４５】
ここで、開口１８１ｂの形成は開口１８１ａの側壁に形成された絶縁体１３２を除去することなく、絶縁体１３２の底面の少なくとも一部を除去する必要がある。このため、開口１８１ｂの形成も開口１８１ａの形成と同様に、基板の上面に略垂直な方向に対するエッチングの進行速度が速い異方性エッチングを用いることが好ましい。例えば、ドライエッチングなどを用いればよい。なお、開口１８１ｂを形成する際に半導体基板１５０の領域１７２ａの一部がオーバーエッチされて半導体基板１５０の表面にさらに凹部が形成される場合がある。
【０３４６】
次に、絶縁体１３２の内側に半導体１３４を形成する（図１９（Ｃ）（Ｄ）参照。）。半導体１３４としては、上述の半導体１３４として用いることができる半導体を用いればよい。ここで、半導体１３４は領域１７２ａと接して設けられる。
【０３４７】
上記の通り、開口１８１ａは非常にアスペクト比が高いため、ＡＬＤ法、ＣＶＤ法またはエピタキシャル法などを用いて半導体１３４の成膜を行うことが好ましい。このような方法を用いることで半導体１３４として、例えば、単結晶シリコンまたは多結晶シリコンを成膜することができる。また、アモルファスシリコンを成膜した後で、熱処理などによって結晶化させて多結晶シリコンの半導体１３４としてもよい。
【０３４８】
半導体１３４を多結晶シリコンとする場合、半導体１３４の膜厚を薄くすることが好ましく、例えば、好ましくは２０ｎｍ以下、より好ましくは１０ｎｍ以下にすることが好ましい。半導体１３４をこのような膜厚にすることにより、トランジスタ１１の特性ばらつきを低減させることができる。
【０３４９】
また、半導体１３４を成膜する際に、ｐ型の導電型を付与する不純物またはｎ型の導電型を付与する不純物が、半導体１３４に含まれるように半導体１３４を成膜してもよい。
【０３５０】
次に、半導体１３４の内側に絶縁体１３６を形成する（図２０（Ａ）（Ｂ）参照。）。絶縁体１３６としては、上述の絶縁体１３６として用いることができる半導体を用いればよい。絶縁体１３６の成膜は、ＡＬＤ法またはＣＶＤ法などを用いて行うことが好ましい。
【０３５１】
また、半導体１３４に多結晶シリコンなどを用いる場合、絶縁体１３６に水素を含ませて熱処理などを行って半導体１３４中のダングリングボンドを終端するようにしてもよい。このとき、絶縁体１３２として水素、水などにブロックする効果を有する絶縁体を用いることで、熱処理時に水素が外方拡散されるのを防ぎ、より効果的に半導体１３４のダングリングボンドを終端することができる。
【０３５２】
また、図１９（Ａ）（Ｂ）に示す工程の後で、絶縁体１３２の開口を埋めるように円柱状の半導体１３４を形成してもよい（図２０（Ｃ）（Ｄ）参照。）。
【０３５３】
なお、最上段のメモリセル１０において、半導体１３４の上面と接するように導電体を成膜し、当該導電体と低電源電位が電気的に接続されるようにすることが好ましい。
【０３５４】
このようにして、導電体１０８ｂ、絶縁体１３２、半導体１３４及び絶縁体１３６を有する、縦型のトランジスタ１１を形成することができる。上記の方法を用いてトランジスタ１１を作製することにより、３次元メモリセルアレイ４０に含まれる複数のトランジスタ１１を一括で作製することができる。よって、非常に簡略な工程でトランジスタ１１を作製できるので、タクトタイムの短縮を図り生産性を向上させることができる。
【０３５５】
以上の工程により、本発明の一態様に係る半導体装置を作製することができる。
【０３５６】
以上の作製方法を用いることにより、単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセルを積層した新規な構造の半導体装置を提供することができる。
【０３５７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０３５８】
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の詳細について、以下説明する。
【０３５９】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０３６０】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
【０３６１】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
【０３６２】
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
【０３６３】
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ  ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ  ＯＳは、物性的に非晶質酸化物半導体に近い。
【０３６４】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０３６５】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
【０３６６】
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２１（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
【０３６７】
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２１（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２１（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０３６８】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２１（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２１（Ｅ）に示す。図２１（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２１（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２１（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
【０３６９】
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３７０】
図２２（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
【０３７１】
図２２（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０３７２】
また、図２２（Ｂ）および図２２（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２２（Ｄ）および図２２（Ｅ）は、それぞれ図２２（Ｂ）および図２２（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２２（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
【０３７３】
図２２（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
【０３７４】
図２２（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示し、格子配列の向きを破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【０３７５】
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ  ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ  ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ  ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
【０３７６】
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０３７７】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０３７８】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０３７９】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０３８０】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０３８１】
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
【０３８２】
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２３（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２３（Ｂ）に示す。図２３（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
【０３８３】
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２３（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
【０３８４】
図２３（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０３８５】
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
【０３８６】
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０３８７】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０３８８】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０３８９】
図２４に、ａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２４（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２４（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ  ＯＳの高分解能断面ＴＥＭ像である。図２４（Ａ）および図２４（Ｂ）より、ａ−ｌｉｋｅ  ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
【０３９０】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０３９１】
試料として、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０３９２】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
【０３９３】
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３９４】
図２５は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２５より、ａ−ｌｉｋｅ  ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２５より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２５より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
【０３９５】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０３９６】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
【０３９７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
【０３９８】
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０３９９】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０４００】
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
【０４０１】
（実施の形態５）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２６にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【０４０２】
図２６（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
【０４０３】
図２６（Ｂ）はＳＤカードの外観の模式図であり、図２６（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
【０４０４】
図２６（Ｄ）はＳＳＤの外観の模式図であり、図２６（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
【符号の説明】
【０４０５】
１０    メモリセル
１０ａ    メモリセル
１０ｂ    メモリセル
１０ｃ    メモリセル
１１    トランジスタ
１２    トランジスタ
１２ａ    トランジスタ
１２ｂ    トランジスタ
１２ｃ    トランジスタ
１４    容量素子
１４ｂ    容量素子
１４ｃ    容量素子
２０    メモリセルストリング
２４    トランジスタ
３０    ２次元メモリセルアレイ
４０    ３次元メモリセルアレイ
５０    選択トランジスタアレイ
５１    駆動回路
５２    回路
５３    駆動回路
５４    駆動回路
６０    選択トランジスタセル
６１    トランジスタ
６２    トランジスタ
１０１    絶縁体
１０２    導電体
１０３    絶縁体
１０４    絶縁体
１０５    絶縁体
１０６    絶縁体
１０６ａ    絶縁体
１０６ｂ    半導体
１０６ｃ    絶縁体
１０６ｄ    絶縁体
１０７    絶縁体
１０８    導電体
１０８ａ    導電体
１０８ｂ    導電体
１０９ａ    低抵抗領域
１０９ｂ    低抵抗領域
１１２    絶縁体
１１２ａ    絶縁体
１１４    導電体
１１４ａ    導電体
１１６    絶縁体
１１７    絶縁体
１１８    絶縁体
１１８ａ    絶縁体
１１９    絶縁体
１２０    導電体
１２２    導電体
１２６ａ    絶縁体
１２６ｂ    半導体
１２８    導電体
１３２    絶縁体
１３４    半導体
１３４ａ    領域
１３４ｂ    領域
１３６    絶縁体
１３７    絶縁体
１３８    絶縁体
１５０    半導体基板
１５４ａ    導電体
１５４ｂ    導電体
１６０    領域
１６２ａ    絶縁体
１６２ｂ    絶縁体
１６４    絶縁体
１６６    絶縁体
１６８    絶縁体
１７０    絶縁体
１７１    開口
１７２ａ    領域
１７２ｂ    領域
１７２ｃ    領域
１７２ｄ    領域
１７４ａ    導電体
１７４ｂ    導電体
１７６ａ    導電体
１７６ｂ    導電体
１７８ａ    導電体
１７８ｂ    導電体
１７８ｃ    導電体
１７８ｄ    導電体
１８０ａ    導電体
１８０ｂ    導電体
１８０ｃ    導電体
１８０ｄ    導電体
１８１ａ    開口
１８１ｂ    開口
１１００    ＵＳＢメモリ
１１０１    筐体
１１０２    キャップ
１１０３    ＵＳＢコネクタ
１１０４    基板
１１０５    メモリチップ
１１０６    コントローラチップ
１１１０    ＳＤカード
１１１１    筐体
１１１２    コネクタ
１１１３    基板
１１１４    メモリチップ
１１１５    コントローラチップ
１１５０    ＳＳＤ
１１５１    筐体
１１５２    コネクタ
１１５３    基板
１１５４    メモリチップ
１１５５    メモリチップ
１１５６    コントローラチップ
【図１】
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【図２】
2016225613.tif 000004
【図３】
2016225613.tif 000005
【図４】
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【図５】
2016225613.tif 000007
【図６】
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【図７】
2016225613.tif 000009
【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２６】
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【図９】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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