(57)【要約】      （修正有）【課題】所定の内部電位のレベルが変化してもタイミングマージンを確保する。【解決手段】第１の外部電圧レベルに依存しない内部電位ＶＰＥＲＩとワード線の活性電位、及び第１の外部電圧のレベルに依存する内部電位ＶＯＤを生成する電源回路と、内部信号ＩＡＣＴが内部電位ＶＰＥＲＩに変化したことに応答して、イコライズ信号を内部電位ＶＯＤから第２の外部電圧に変化させるイコライズ信号生成回路と、内部信号ＩＡＣＴが内部電位ＶＰＥＲＩに変化したことに応答して、ワード線を活性電位に変化させるワードドライバとを備える。ワードドライバ及びイコライズ信号生成回路の動作速度は、制御信号Ｒ０〜Ｒ２で制御され、いずれも内部電位ＶＯＤのレベルに依存するため、内部電位ＶＯＤのレベルが変化しても、十分なタイミングマージンを確保することが可能となる。【選択図】図２
2016024833.tif 000002
【特許請求の範囲】
【請求項１】
内部信号に基づいて第１の制御信号を生成する第１の制御信号生成回路と、
前記内部信号に基づいて第２の制御信号を生成する第２の制御信号生成回路と、を備え、
前記第１の制御信号生成回路は、前記内部信号を遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された前記内部信号の振幅を第１の電圧から第２の電圧にレベル変換する第１のレベルシフタと、前記第１のレベルシフタによってレベル変換された前記内部信号に基づいて前記第１の制御信号を出力する第１の出力回路とを含み、
前記第２の制御信号生成回路は、前記内部信号を遅延させる第２の遅延回路と、前記第２の遅延回路によって遅延された前記内部信号の振幅を前記第１の電圧から前記第２の電圧にレベル変換する第２のレベルシフタと、前記第２のレベルシフタによってレベル変換された前記内部信号を遅延させる第３の遅延回路と、前記第３の遅延回路によって遅延された前記内部信号の振幅を前記第２の電圧から前記第１の電圧にレベル変換する第３のレベルシフタと、前記第３のレベルシフタによってレベル変換された前記内部信号に基づいて前記第２の制御信号を出力する第２の出力回路とを含むことを特徴とする半導体装置。
【請求項２】
前記第２の電圧は前記第１の電圧よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
外部電位に基づいて第１及び第２の内部電位を生成する電源回路をさらに備え、
前記第１の電圧は前記第１の内部電位によって定義され、
前記第２の電圧は前記第２の内部電位によって定義されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電源回路は、前記外部電圧が第１のレベルである場合には前記第２の内部電位を第２のレベルとし、前記外部電圧が前記第１のレベルよりも低い第３のレベルである場合には前記第２の内部電位を前記第２のレベルよりも低い第４のレベルとすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電源回路は、前記外部電圧が前記第１のレベルであるか前記第３のレベルであるかにかかわらず、前記第１の内部電位を前記第５のレベルとすることを特徴とする請求項４に記載の半導体装置。
【請求項６】
外部から発行されるコマンドに基づいて前記内部信号を生成するコマンドデコーダをさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記コマンドデコーダは、前記コマンドがアクティブコマンドを示していることに応答して前記内部信号を生成することを特徴とする請求項６に記載の半導体装置。
【請求項８】
ビット線と、
ワード線と、
前記ビット線と前記ワード線の交点に配置されたメモリセルと、をさらに備え、
前記ビット線は、前記第１の制御信号に応答してプリチャージ状態が解除され、
前記ワード線は、前記第２の制御信号に応答して活性化されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記コマンドデコーダは、前記第１の電源電位によって動作することを特徴とする請求項６乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
外部電圧のレベルに依存しない第１の内部電位と、前記外部電圧のレベルに依存する第２の内部電位と、外部電圧のレベルに依存しない第３の内部電位とを生成する電源回路と、
外部から所定のコマンドが発行されたことに応答して、内部信号を第１の内部電位に変化させる第１の制御回路と、
前記内部信号が前記第１の内部電位に変化したことに応答して、第１の配線のレベルを前記第２の内部電位から非活性電位に変化させる第２の制御回路と、
前記内部信号が前記第１の内部電位に変化したことに応答して、第２の配線のレベルを非活性電位から前記第３の内部電位に変化させる第３の制御回路と、を備え、
前記第２及び第３の制御回路の動作速度は、前記第２の内部電位のレベルに依存することを特徴とする半導体装置。
【請求項１１】
前記第２の制御回路は、前記内部信号のレベルを前記第１の内部電位から前記第２の内部電位にレベル変換する第１のレベルシフタを含み、
前記第３の制御回路は、前記内部信号のレベルを前記第１の内部電位から前記第２の内部電位にレベル変換する第２のレベルシフタと、前記内部信号のレベルを前記第２の内部電位から前記第１の内部電位にレベル変換する第３のレベルシフタとを含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
ビット線と、
前記第１の配線のレベルが前記第２の内部電位であることに応答して前記ビット線をプリチャージするイコライズ回路と、をさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ビット線と前記第２の配線の交点に配置されたメモリセルをさらに備え、
前記メモリセルは、前記第２の配線のレベルが前記第３の内部電位であることに応答して前記ビット線に接続されることを特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数の内部電位を使用する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、外部からアクティブコマンドが投入されると、ビット線のプリチャージ解除、ワード線の活性化、センスアンプの活性化など、一連の動作が所定のタイミングで実行される（特許文献１，２参照）。また、メモリセルアレイが複数のバンクに分割されている場合、上述したアクティブ時の動作は、指定されたバンクに対して選択的に実行される（特許文献３参照）。
【０００３】
ここで、アクティブコマンドに応答して実行される一連の動作は、所定のタイミングマージンを持って連続的に実行される。一連の動作の実行タイミングは、遅延回路などを用いて調整される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１１３７９３号公報
【特許文献２】特開２０１２−１２３８８９号公報
【特許文献３】特開２０１０−１０８５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、外部から供給される電源電圧の低電圧化が進んでおり、これに伴って一部の内部電位についても低電圧化されることがある。このため、複数種類の電源電圧を利用可能な仕様である場合、実際に使用される電源電圧によって一部の内部電位のレベルが相違することがあり、これによってタイミングマージンが減少することがあった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、内部信号に基づいて第１の制御信号を生成する第１の制御信号生成回路と、前記内部信号に基づいて第２の制御信号を生成する第２の制御信号生成回路と、を備え、前記第１の制御信号生成回路は、前記内部信号を遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された前記内部信号の振幅を第１の電圧から第２の電圧にレベル変換する第１のレベルシフタと、前記第１のレベルシフタによってレベル変換された前記内部信号に基づいて前記第１の制御信号を出力する第１の出力回路とを含み、前記第２の制御信号生成回路は、前記内部信号を遅延させる第２の遅延回路と、前記第２の遅延回路によって遅延された前記内部信号の振幅を前記第１の電圧から前記第２の電圧にレベル変換する第２のレベルシフタと、前記第２のレベルシフタによってレベル変換された前記内部信号を遅延させる第３の遅延回路と、前記第３の遅延回路によって遅延された前記内部信号の振幅を前記第２の電圧から前記第１の電圧にレベル変換する第３のレベルシフタと、前記第３のレベルシフタによってレベル変換された前記内部信号に基づいて前記第２の制御信号を出力する第２の出力回路とを含むことを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、外部電圧のレベルに依存しない第１の内部電位と、前記外部電圧のレベルに依存する第２の内部電位と、外部電圧のレベルに依存しない第３の内部電位とを生成する電源回路と、外部から所定のコマンドが発行されたことに応答して、内部信号を第１の内部電位に変化させる第１の制御回路と、前記内部信号が前記第１の内部電位に変化したことに応答して、第１の配線のレベルを前記第２の内部電位から非活性電位に変化させる第２の制御回路と、前記内部信号が前記第１の内部電位に変化したことに応答して、第２の配線のレベルを非活性電位から前記第３の内部電位に変化させる第３の制御回路と、を備え、前記第２及び第３の制御回路の動作速度は、前記第２の内部電位のレベルに依存することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、所定の内部電位のレベルが変化しても、十分なタイミングマージンを確保することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】ロウコントロール回路２７の構成を示す回路図である。
【図３】ロウコントロール回路２７によって生成される制御信号Ｒ０〜Ｒ２の変化タイミングを示す波形図である。
【図４】本発明を完成する課程で検討したプロトタイプによるロウコントロール回路２７Ｘの構成を示す回路図である。
【図５】ロウコントロール回路２７Ｘによって生成される制御信号Ｒ０〜Ｒ２の変化タイミングを示す波形図である。
【図６】メモリセルアレイ２０及びセンスアンプ回路２３の主要部を示す回路図である。
【図７】ワードドライバ６１に含まれるサブワードドライバ８０の回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１２】
図１に示すように、本実施形態による半導体装置１０はメモリセルアレイ２０を備えている。メモリセルアレイ２０は、ワード線ＷＬ及びビット線ＢＬを有しており、その交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ２１によって行われ、ビット線ＢＬの選択はカラムデコーダ２２によって行われる。ビット線ＢＬは、センスアンプ回路２３に含まれるセンスアンプＳＡに接続されている。これにより、リード動作時においてはセンスアンプＳＡを介してメモリセルＭＣから読み出されたデータＤＱは、データ入出力回路２４を介して外部に出力される。また、ライト動作時において外部から入力されたデータＤＱは、データ入出力回路２４を介してセンスアンプＳＡに供給され、メモリセルＭＣに書き込まれる。
【００１３】
ロウデコーダ２１及びカラムデコーダ２２の動作は、アドレス制御回路２５、コマンドデコーダ２６及びロウコントロール回路２７によって制御される。アドレス制御回路２５は、外部から入力される外部アドレス信号ＡＤＤを受け、ロウデコーダ２１又はカラムデコーダ２２に内部アドレス信号ＩＡＤＤを供給する。コマンドデコーダ２６は、外部から入力される外部コマンドＣＭＤを受け、これをデコードすることによって内部信号ＩＡＣＴ又はＩＣＯＬを生成する。
【００１４】
内部信号ＩＡＣＴは、外部コマンドＣＭＤがアクティブコマンドを示している場合に活性化する信号である。アクティブコマンドはロウアクセス時に投入されるコマンドであり、アクティブコマンドが投入される際には、これに同期してロウアドレスを示す外部アドレス信号ＡＤＤが入力される。内部信号ＩＣＯＬＴは、外部コマンドＣＭＤがリードコマンド又はライトコマンドを示している場合に活性化する信号である。リードコマンド又はライトコマンドはカラムアクセス時に投入されるコマンドであり、リードコマンド又はライトコマンドが投入される際には、これに同期してカラムアドレスを示す外部アドレス信号ＡＤＤが入力される。
【００１５】
したがって、アクティブコマンド及びリードコマンドをこの順に投入するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、ロウアドレス及びカラムアドレスによって特定されるメモリセルＭＣから読み出されたデータＤＱが外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に投入するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、外部からデータＤＱを入力すれば、ロウアドレス及びカラムアドレスによって特定されるメモリセルＭＣにデータＤＱが書き込まれる。
【００１６】
図１に示すように、内部信号ＩＡＣＴはロウコントロール回路２７に入力される。ロウコントロール回路２７は、内部信号ＩＡＣＴが活性化すると制御信号Ｒ０〜Ｒ２を所定のタイミングで変化させる。制御信号Ｒ０はセンスアンプ回路２３を制御するための信号であり、内部信号ＩＡＣＴに応答して制御信号Ｒ０が活性化すると、ビット線ＢＬのプリチャージ状態が解除される。制御信号Ｒ１，Ｒ２はロウデコーダ２１を制御するための信号であり、内部信号ＩＡＣＴに応答して制御信号Ｒ１，Ｒ２が活性化すると、ロウアドレスによって特定されるワード線ＷＬが選択される。ロウコントロール回路２７の詳細については後述する。
【００１７】
本実施形態による半導体装置１０は、電源回路２８をさらに備えている。電源回路２８は外部電位ＶＤＤ，ＶＳＳを受け、これらに基づいて内部電位ＶＰＰ，ＶＡＲＹ，ＶＯＤ，ＶＰＥＲＩなどを生成する。内部電位ＶＰＰはワード線ＷＬの活性化電位であり、ワード線ＷＬがＶＰＰレベルに駆動されると、該ワード線ＷＬに対応するセルキャパシタがビット線ＢＬに接続される。内部電位ＶＡＲＹはセンスアンプＳＡの活性化電位であり、後述するコモンソースラインＳＡＰがＶＡＲＹレベルに駆動されると、ビット線ＢＬ上のデータが増幅される。内部電位ＶＯＤはセンスアンプＳＡのオーバードライブであり、センスアンプＳＡの活性化初期においてコモンソースラインＳＡＰが一時的にＶＯＤレベルに駆動される。内部電位ＶＰＥＲＩは、データ入出力回路２４、アドレス制御回路２５、コマンドデコーダ２６など、大部分の周辺回路にて使用される電源電位である。
【００１８】
ここで、これらの電位の関係は、
ＶＰＰ＞ＶＤＤ＞ＶＯＤ＞ＶＰＥＲＩ≒ＶＡＲＹ
である。このうち、内部電位ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹについては、外部電位ＶＤＤのレベルにかかわらず、所定のレベルに保たれる。これに対し、内部電位ＶＯＤについては、外部電位ＶＤＤのレベルによって僅かに変化する。本実施形態による半導体装置１０は外部電位ＶＤＤのレベルが固定ではなく、複数種類のレベルの中からいずれかのレベルを選択することが可能であり、実際に使用されるレベルによって内部電位ＶＯＤのレベルも僅かに変化する。一例として、外部電位ＶＤＤが１．５Ｖである場合には内部電位ＶＯＤは１．２８Ｖとなる一方、外部電位ＶＤＤが１．３５Ｖ又は１．２５Ｖである場合には内部電位ＶＯＤは１．２８Ｖよりも若干低くなる。これに対し、内部電位ＶＰＥＲＩはいずれの場合であっても１．０Ｖに固定される。
【００１９】
図２は、ロウコントロール回路２７の構成を示す回路図である。
【００２０】
図２に示すように、ロウコントロール回路２７は、内部信号ＩＡＣＴに基づいて制御信号Ｒ０〜Ｒ２をそれぞれ生成する制御信号生成回路３０，４０，５０を備えている。
【００２１】
制御信号生成回路３０は、内部信号ＩＡＣＴを遅延させる遅延回路３１と、遅延回路３１によって遅延された内部信号ＩＡＣＴをＶＰＥＲＩ振幅からＶＯＤ振幅にレベル変換するレベルシフタ３２と、レベルシフタ３２によってレベル変換された内部信号ＩＡＣＴに基づいて制御信号Ｒ０を出力する出力回路３３によって構成されている。かかる構成により、制御信号Ｒ０は、ＶＳＳレベルからＶＯＤレベルまでの振幅を持った信号となる。
【００２２】
制御信号生成回路４０は、遅延回路３１から出力される内部信号ＩＡＣＴを遅延させる遅延回路４１と、遅延回路４１によって遅延された内部信号ＩＡＣＴをＶＰＥＲＩ振幅からＶＯＤ振幅にレベル変換するレベルシフタ４２と、レベルシフタ４２によってレベル変換された内部信号ＩＡＣＴを遅延させる遅延回路４３と、遅延回路４３によって遅延された内部信号ＩＡＣＴをＶＯＤ振幅からＶＰＥＲＩ振幅にレベル変換するレベルシフタ４４と、レベルシフタ４４によってレベル変換された内部信号ＩＡＣＴに基づいて制御信号Ｒ１を出力する出力回路４５によって構成されている。かかる構成により、制御信号Ｒ１は、ＶＳＳレベルからＶＰＥＲＩレベルまでの振幅を持った信号となる。
【００２３】
制御信号生成回路５０は、遅延回路４１から出力される内部信号ＩＡＣＴを遅延させる遅延回路５１と、遅延回路５１によって遅延された内部信号ＩＡＣＴをＶＰＥＲＩ振幅からＶＯＤ振幅にレベル変換するレベルシフタ５２と、レベルシフタ５２によってレベル変換された内部信号ＩＡＣＴを遅延させる遅延回路５３，５４と、遅延回路５３，５４によって遅延された内部信号ＩＡＣＴをＶＯＤ振幅からＶＰＥＲＩ振幅にレベル変換するレベルシフタ５５と、レベルシフタ５５によってレベル変換された内部信号ＩＡＣＴに基づいて制御信号Ｒ２を出力する出力回路５６によって構成されている。かかる構成により、制御信号Ｒ２は、ＶＳＳレベルからＶＰＥＲＩレベルまでの振幅を持った信号となる。
【００２４】
このように、ロウコントロール回路２７によって生成される制御信号Ｒ０〜Ｒ２のうち、振幅がＶＯＤレベルであるのは制御信号Ｒ０のみであり、他の制御信号Ｒ１，Ｒ２については振幅がＶＰＥＲＩレベルである。しかしながら、本実施形態では、制御信号Ｒ１，Ｒ２を生成する制御信号生成回路４０，５０においても振幅を一旦ＶＯＤレベルに変換し、ＶＯＤレベルの状態で所定の遅延を与えた後、振幅をＶＰＥＲＩレベルに戻している。
【００２５】
これにより、外部電位ＶＤＤのレベルに基づいて内部電位ＶＯＤが変化した場合であっても、内部電位ＶＯＤの変化に起因する制御信号のタイミングの変化は、全ての制御信号Ｒ０〜Ｒ２において生じることになる。
【００２６】
例えば、外部電位ＶＤＤが１．５Ｖから１．３５Ｖ又は１．２５Ｖに変化すると、内部電位ＶＯＤが１．２８Ｖから１．２８Ｖ未満に変化し、これに伴って制御信号生成回路３０，４０，５０による遅延量が増大する。しかしながら、図３に示すように、本実施形態では、内部電位ＶＯＤが低下すると全ての制御信号Ｒ０〜Ｒ２の遅延量が増大することから、制御信号Ｒ０〜Ｒ２間におけるタイミング差は変化しない。
【００２７】
図４は、本発明を完成する課程で検討したプロトタイプによるロウコントロール回路２７Ｘの構成を示す回路図である。
【００２８】
図４に示すプロトタイプによるロウコントロール回路２７Ｘは、制御信号生成回路４０からレベルシフタ４２，４４が削除され、制御信号生成回路５０からレベルシフタ５２，５５が削除されている点において、図２に示したロウコントロール回路２７と相違している。この場合、遅延回路４３，５３，５４は、ＶＰＥＲＩレベルの状態で所定の遅延を与えるため、得られる遅延量は内部電位ＶＯＤのレベルとは無関係となる。このため、内部電位ＶＯＤのレベルが変化すると、制御信号Ｒ０と制御信号Ｒ１，Ｒ２とのタイミングが変化することになる。
【００２９】
例えば、外部電位ＶＤＤが１．５Ｖから１．３５Ｖ又は１．２５Ｖに変化すると、内部電位ＶＯＤが１．２８Ｖから１．２８Ｖ未満に変化し、これに伴って制御信号生成回路３０による遅延量が増大するが、制御信号生成回路４０，５０による遅延量は増大しない。このため、図５に示すように、内部電位ＶＯＤが低下すると制御信号Ｒ０の活性化タイミングだけが遅延することから、制御信号Ｒ０〜Ｒ２間におけるタイミング差が変化する。
【００３０】
これに対し、本実施形態においては、図３を用いて説明したように内部電位ＶＯＤが低下すると全ての制御信号Ｒ０〜Ｒ２の遅延量が増大することから、制御信号Ｒ０〜Ｒ２間におけるタイミング差を一定に保つことが可能となる。
【００３１】
図６は、メモリセルアレイ２０及びセンスアンプ回路２３の主要部を示す回路図である。
【００３２】
図６に示すように、メモリセルアレイ２０に含まれるメモリセルＭＣは、セルトランジスタＴとセルキャパシタＣが直列に接続された構成を有している。セルトランジスタＴのゲート電極は対応するワード線ＷＬに接続されている。ワード線ＷＬは、ワードドライバ６１によって駆動される。ワードドライバ６１には制御信号Ｒ１，Ｒ２が入力されており、制御信号Ｒ１，Ｒ２に基づいてワードドライバ６１が活性化されると、対応するワード線ＷＬが非活性電位からＶＰＰレベルに駆動される。ワード線ＷＬがＶＰＰレベルになると、対応するセルトランジスタＴがオンするため、当該セルキャパシタＣが対応するビット線ＢＬに接続される。
【００３３】
図６には、対を成す２本のビット線ＢＬＴ，ＢＬＢが示されている。対を成す２本のビット線ＢＬＴ，ＢＬＢは、同じセンスアンプＳＡに接続される。センスアンプＳＡは、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２からなる。トランジスタＰ１，Ｐ２のソースはコモンソースラインＳＡＰに接続されており、トランジスタＮ１，Ｎ２のソースはコモンソースラインＳＡＮに接続されている。
【００３４】
コモンソースラインＳＡＰにはドライバ７１，７２が接続され、コモンソースラインＳＡＮにはドライバ７３が接続されている。ドライバ７１はセンス信号ＳＡＰ１Ｂに応答してコモンソースラインＳＡＰをＶＯＤレベルに駆動するトランジスタであり、ドライバ７２はセンス信号ＳＡＰ２Ｔに応答してコモンソースラインＳＡＰをＶＡＲＹレベルに駆動するトランジスタである。また、ドライバ７３はセンス信号ＳＡＮＴに応答してコモンソースラインＳＡＮをＶＳＳレベルに駆動するトランジスタである。
【００３５】
したがって、ドライバ７２，７３がオンするとセンスアンプＳＡが活性化し、２本のビット線ＢＬＴ，ＢＬＢの一方がＶＡＲＹレベルに駆動され、他方ＶＳＳレベルに駆動される。尚、センスアンプＳＡの活性化初期の期間においては、ドライバ７２の代わりにドライバ７１を一時的にオンさせることにより、センスアンプＳＡによるセンス速度を高速化している。
【００３６】
さらに、対を成す２本のビット線ＢＬＴ，ＢＬＢには、Ｎチャンネル型ＭＯＳトランジスタＮ３〜Ｎ５からなるイコライズ回路ＥＱが接続されている。トランジスタＮ３はビット線ＢＬＴ，ＢＬＢ間に接続され、トランジスタＮ４，Ｎ５はビット線ＢＬＴ，ＢＬＢとプリチャージ電位ＶＢＬＰが供給される電源配線との間にそれぞれ接続されている。プリチャージ電位ＶＢＬＰは、内部電位ＶＡＲＹと接地電位ＶＳＳの中間電位である。トランジスタＮ３〜Ｎ５のゲート電極には、イコライズ信号生成回路６２によって生成されるイコライズ信号ＢＬＥＱが入力される。これにより、イコライズ信号ＢＬＥＱがハイレベルに活性化するとトランジスタＮ３〜Ｎ５が全てオンするため、対を成す２本のビット線ＢＬＴ，ＢＬＢがいずれもプリチャージ電位ＶＢＬＰにプリチャージされる。
【００３７】
イコライズ信号生成回路６２は、制御信号Ｒ０に応答してイコライズ信号ＢＬＥＱを生成する。イコライズ信号生成回路６２は、動作電位として内部電位ＶＯＤを用いる回路であり、したがってイコライズ信号ＢＬＥＱの活性レベルはＶＯＤレベルである。イコライズ信号ＢＬＥＱの活性レベルをＶＰＥＲＩレベルよりも高いＶＯＤレベルとしているのは、イコライズ回路ＥＱを構成するトランジスタＮ３〜Ｎ５のオン電流を高めることによってプリチャージ時間を短縮するためである。
【００３８】
そして、外部からアクティブコマンドが投入されると、次の順序で各種の動作が実行される。
【００３９】
まず、アクティブコマンドが投入される前の段階ではイコライズ信号ＢＬＥＱがハイレベルに活性化しており、したがって、ビット線ＢＬＴ，ＢＬＢはいずれもプリチャージ電位ＶＢＬＰにプリチャージされた状態である。この状態でアクティブコマンドが投入されると、図１に示したコマンドデコーダ２６によって内部信号ＩＡＣＴが生成され、これがロウコントロール回路２７に入力されることによって制御信号Ｒ０〜Ｒ２がこの順に活性化する。
【００４０】
制御信号Ｒ０が活性化すると、イコライズ信号生成回路６２は、イコライズ信号ＢＬＥＱをローレベル（ＶＳＳレベル）に変化させることによって、ビット線ＢＬＴ，ＢＬＢのプリチャージ状態を解除する。次に、制御信号Ｒ１，Ｒ２が活性化すると、これに連動してワードドライバ６１が活性化し、ロウアドレスが示すワード線ＷＬがＶＰＰレベルに駆動される。これにより、セルキャパシタＣに保持されていた電荷に応じてビット線ＢＬＴ，ＢＬＢに電位差が生じる。その後、所定のタイミングでセンス信号ＳＡＰ１Ｂ，ＳＡＰ２Ｔ，ＳＡＮＴが活性化し、ビット線ＢＬＴ，ＢＬＢの電位差が増幅される。
【００４１】
そして、本実施形態では、内部電位ＶＯＤのレベルが低下する条件で動作している場合であっても、制御信号Ｒ０が活性化するタイミングと、制御信号Ｒ１，Ｒ２が活性化するタイミングとの時間差が正しく保持されることから、イコライズの解除からワード線の駆動までのタイミングマージンを十分に確保することが可能となる。
【００４２】
図７は、ワードドライバ６１に含まれるサブワードドライバ８０の回路図である。
【００４３】
図７に示すように、サブワードドライバ８０は、ワード選択線ＦＸＴと負電位ＶＫＫが供給される配線との間に直列に接続されたＰチャンネル型ＭＯＳトランジスタＰ１１及びＮチャンネル型ＭＯＳトランジスタＮ１１と、ワード線ＷＬと負電位ＶＫＫが供給される配線との間に接続されたＮチャンネル型ＭＯＳトランジスタＮ１２によって構成されている。トランジスタＰ１１，Ｎ１１のゲート電極はメインワード線ＭＷＬに接続され、トランジスタＰ１１，Ｎ１１のドレインはワード線ＷＬに接続されている。また、トランジスタＮ１２のゲート電極はワード選択線ＦＸＢに接続されている。
【００４４】
ワード選択線ＦＸＴ，ＦＸＢは相補のワード選択信号が供給される配線であり、その論理レベルはロウアドレスの一部に基づいて定められる。また、メインワード線ＭＷＬはメインワード信号が供給される配線であり、その論理レベルはロウアドレスの別の一部に基づいて定められる。ワード選択信号及びメインワード信号が変化するタイミングは、制御信号Ｒ１，Ｒ２に基づいて制御される。
【００４５】
具体的に説明すると、アクティブコマンドに応答して制御信号Ｒ１，Ｒ２がこの順に活性化すると、所定のワード選択線ＦＸＴ，ＦＸＢがそれぞれＶＰＰレベル及びＶＳＳレベルに変化し、所定のメインワード線ＭＷＬがＶＳＳレベルに変化する。これにより、対応するサブワードドライバ８０のトランジスタＰ１１がオンし、トランジスタＮ１１，Ｎ１２がオフするため、ロウアドレスによって指定されるワード線ＷＬがＶＰＰレベルに駆動される。ここで、ワード選択線ＦＸＢ（Ｒ１）がＶＳＳに変化し、続けて、ワード選択線ＦＸＴ（Ｒ２）がＶＰＰに変化し、メインワード線ＭＷＬがＶＳＳレベルに変化する。この動作により、制御信号Ｒ１によって、ワード線ＷＬ及びメインワード線ＭＷＬのプリチャージ状態が解除され、制御信号Ｒ２によってサブワードドライバ８０が起動されることにより、起動時のノイズを抑制することができる。尚、トランジスタＮ１１，Ｎ１２は、しきい値が高く設計されており、したがって、ゲート−ソース間にＶＳＳ−ＶＫＫの電圧が印加されても正しくオフ状態を維持する。
【００４６】
ワード線ＷＬがＶＰＰレベルに駆動されると、これに接続されたメモリセルＭＣのセルトランジスタＴがオンするため、セルキャパシタＣがビット線ＢＬＴ（又はＢＬＢ）に接続される。これにより、メモリセルＭＣに保持されていた電荷に応じてビット線ＢＬＴ，ＢＬＢに電位差が現れる。その後、所定のタイミングでセンス信号ＳＡＰ１Ｂ，ＳＡＰ２Ｔ，ＳＡＮＴが活性化すると、センスアンプＳＡによってビット線ＢＬＴ，ＢＬＢの電位差が増幅される。
【００４７】
そして、プリチャージコマンドが発行されると、制御信号Ｒ２，Ｒ１がこの順に非活性化する。まず、制御信号Ｒ２が非活性化すると、ワード選択線ＦＸＴがＶＳＳレベルに変化する。次に、制御信号Ｒ１が非活性化すると、ワード選択線ＦＸＢ及びメインワード線ＭＷＬがＶＰＰレベルに変化する。これにより、ワード線ＷＬのレベルはＶＰＰレベルからＶＫＫレベルへ２段階に変化することから、トランジスタの寿命を延ばすことが可能となる。
【００４８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４９】
例えば、上記実施形態では、ロウコントロール回路２７によって生成される制御信号Ｒ０〜Ｒ２のタイミングを制御しているが、本発明がこれに限定されるものではなく、他の制御信号のタイミング制御にも応用することが可能である。
【符号の説明】
【００５０】
１０      半導体装置
２０      メモリセルアレイ
２１      ロウデコーダ
２２      カラムデコーダ
２３      センスアンプ回路
２４      データ入出力回路
２５      アドレス制御回路
２６      コマンドデコーダ
２７，２７Ｘ    ロウコントロール回路
２８      電源回路
３０，４０，５０    制御信号生成回路
３１，４１，４３，５１，５３，５４    遅延回路
３２，４２，４４，５２，５５    レベルシフタ
３３，４５，５６    出力回路
６１      ワードドライバ
６２      イコライズ信号生成回路
７１〜７２    ドライバ
８０      サブワードドライバ
ＢＬ，ＢＬＴ，ＢＬＢ    ビット線
Ｃ        セルキャパシタ
ＥＱ      イコライズ回路
ＭＣ      メモリセル
Ｎ１〜Ｎ５，Ｎ１１，Ｎ１２，Ｐ１，Ｐ２，Ｐ１１    トランジスタ
ＳＡ      センスアンプ
ＳＡＮ，ＳＡＰ    コモンソースライン
Ｔ        セルトランジスタ
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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