(57)【要約】【課題】低面積で安価な記憶装置を提供する。【解決手段】本実施形態に係る記憶装置は、基板と、前記基板の上方に設けられ、第一方向に延伸する第一導電層と、前記基板の上方に設けられ、前記第一方向に延伸し、第一部分と、第一部分よりその幅が細い第二部分とを有する第二導電層と、前記第一導電層と電気的に接続された第一コンタクトと、前記第一コンタクトと前記第二部分との間に設けられた第一絶縁層と、を有する記憶装置であって、前記第二導電層は、上方から見て、前記第一導電層と少なくとも一部が重なって設けられ、前記第一導電層は前記第一方向と交差する第二方向の側面である第一側面を有し、前記第一コンタクトは前記基板の表面と交差する第三方向に延伸して設けられ、前記第一側面は前記第一コンタクトと接触する。【選択図】図５
2016192443.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に設けられ、第一方向に延伸する第一導電層と、
前記基板の上方に設けられ、前記第一方向に延伸し、第一部分と、第一部分よりその幅
が細い第二部分とを有する第二導電層と、
前記第一導電層と電気的に接続された第一コンタクトと、
前記第一コンタクトと前記第二部分との間に設けられた第一絶縁層と、
を有する記憶装置であって、
前記第二導電層は、上方から見て、前記第一導電層と少なくとも一部が重なって設けら
れ、
前記第一導電層は前記第一方向と交差する第二方向の側面である第一側面を有し、
前記第一コンタクトは前記基板の表面と交差する第三方向に延伸して設けられ、
前記第一側面は前記第一コンタクトと接触する、記憶装置。
【請求項２】
前記第一導電層は、前記第二導電層と前記基板の間に設けられた請求項１記載の記憶装
置。
【請求項３】
前記第二導電層は、前記第一導電層と前記基板の間に設けられた請求項１記載の記憶装
置。
【請求項４】
前記第二導電層の上方に設けられた第二絶縁層と、をさらに備え、
前記第一絶縁層は、前記第二絶縁層と一体に設けられる請求項１記載の記憶装置。
【請求項５】
前記第一導電層又は前記第二導電層の上方に前記第一絶縁層と異なる材料の第三絶縁層
とをさらに有し、
前記第一コンタクトは前記第三絶縁層の側面に接触して設けられている請求項１記載の
記憶装置。
【請求項６】
前記第一導電層及び前記第二導電層の下方に設けられた第三導電層をさらに有し、
前記第一コンタクトは前記第三導電層に接触して設けられた請求項１記載の記憶装置。
【請求項７】
前記第一コンタクトは、前記第三導電層の側面に接触して設けられた請求項６記載の記
憶装置。
【請求項８】
前記第一導電層と電気的に接続された第二コンタクトとを、さらに備え、
前記第一導電層は、前記第二方向と交差し、前記第一側面と反対の側面である第二側面
を有し、
前記第一絶縁層は、前記第二コンタクトと前記第二導電層との間を絶縁し、
前記第二コンタクトは前記基板の表面と交差する第四方向に延伸して設けられ、
前記第二側面は前記第二コンタクトと接触する、
請求項１記載の記憶装置。
【請求項９】
前記第一導電層及び前記第二導電層の上方に前記第一絶縁層と異なる材料の第三絶縁層
とをさらに有し、
前記第一コンタクト及び前記第二コンタクトは前記第三絶縁層の側面に接触して設けら
れている請求項８記載の記憶装置。
【請求項１０】
前記第一導電層は、第一のメモリセルと接続し、
前記第二導電層は、第二のメモリセルと接続する、
請求項１記載の記憶装置。
【請求項１１】
前記第一導電層と前記第二導電層との間には、第三方向に２つのメモリセルが設けられ
、一方のメモリセルは他方のメモリセルの上方に位置する
請求項１記載の記憶装置。
【請求項１２】
前記第二導電層と電気的に接続された第三コンタクトと、
前記第三コンタクトと前記第一導電層との間を絶縁する第四絶縁層と、をさらに備え、
前記第二導電層は、前記第二方向と交差する第三側面を有し、
前記第三コンタクトは前記第三方向に延伸して設けられ、
前記第三側面は前記第三コンタクトと接触する、
請求項１記載の記憶装置。
【請求項１３】
前記第一導電層は、第三部分と、前記第三部分よりその幅が細い第四部分とを有してお
り、前記第四部分と前記第三コンタクトとの間に前記第四絶縁層が設けられている請求項
１２記載の記憶装置。
【請求項１４】
前記第一導電層及び前記第二導電層の下方に設けられた第四導電層、第五導電層と、を
さらに有し、
前記第一コンタクトは、前記第四導電層に接触して設けられ、
前記第三コンタクトは、前記第五導電層に接触して設けられた請求項１３記載の記憶装
置。
【請求項１５】
前記第一コンタクトは、前記第四導電層の側面に接触しており、
前記第三コンタクトは、前記第五導電層の側面に接触している
請求項１４記載の記憶装置。
【請求項１６】
前記第一導電層は、前記第一方向と交差する第五方向へ延伸する部分を含まない、
請求項１記載の記憶装置。
【請求項１７】
前記第一導電層は、前記第一コンタクトと接続する引出部を有さない、
請求項１記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、記憶装置に関する。
【背景技術】
【０００２】
近年、半導体メモリデバイスの高集積化が進んでいる。高集積化の一つの手法として、
三次元型メモリデバイスの開発がなされている。この三次元型メモリデバイスの一つの候
補として３次元積層型のクロスポイント型メモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１３／０２４９１１３号公報
【特許文献２】米国特許出願公開第２０１１／０２０４３０９号公報
【特許文献３】米国特許出願公開第２０１０／０１８７５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低面積で安価な記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る記憶装置は、基板と、前記基板の上方に設けられ、第一方向に延伸す
る第一導電層と、前記基板の上方に設けられ、前記第一方向に延伸し、第一部分と、第一
部分よりその幅が細い第二部分とを有する第二導電層と、前記第一導電層と電気的に接続
された第一コンタクトと、前記第一コンタクトと前記第二部分との間に設けられた第一絶
縁層と、を有する記憶装置であって、前記第二導電層は、上方から見て、前記第一導電層
と少なくとも一部が重なって設けられ、前記第一導電層は前記第一方向と交差する第二方
向の側面である第一側面を有し、前記第一コンタクトは前記基板の表面と交差する第三方
向に延伸して設けられ、前記第一側面は前記第一コンタクトと接触する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る記憶装置のメモリセルアレイの平面図。
【図２】第１実施形態に係る記憶装置のメモリ部Ｍの模式的な構成を示す斜視図。
【図３】第１実施形態に係る記憶装置のメモリセルＭＣの模式的な構成を示す斜視図。
【図４】第１実施形態に係る記憶装置のメモリ部Ｍ、ビット線コンタクト領域ＢＰａ及びＢＰｂの模式的な平面図。
【図５】第１実施形態に係る記憶装置のビット線コンタクトの模式的な断面図であって、図４の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図６】第１実施形態に係る記憶装置のメモリ部Ｍ、ビット線コンタクト領域ＢＰａ及びＢＰｂにおける、ビット線ＢＬ１とビット線コンタクトとの関係を説明する模式的な平面図。
【図７】第１の実施形態に係る記憶装置のメモリ部Ｍ、ビット線コンタクト領域ＢＰａ及びＢＰｂにおける、ビット線ＢＬ２とビット線コンタクトとの関係を説明する模式的な平面図。
【図８】第１の実施形態に係る記憶装置のメモリ部Ｍ、ビット線コンタクト領域ＢＰａ及びＢＰｂにおける、ビット線ＢＬ３とビット線コンタクトとの関係を説明する模式的な平面図。
【図９】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１０】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１１】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図１０の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図１２】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１３】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１４】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図１３の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図１５】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１６】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図１６の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図１７】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１８】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１９】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図１８の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図２０】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２１】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図２０の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図２２】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２３】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２４】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図２３の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図２５】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図２３の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図２６】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２７】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２８】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図２７の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図２９】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図２７の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線の位置に相当する断面図。
【図３０】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図３１】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図３０の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図３２】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図３３】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図３４】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図であって、図３３の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に沿った断面図。
【図３５】第１実施形態の変形例に係る記憶装置のメモリ部Ｍ、ビット線コンタクト領域ＢＰａ及びＢＰｂの模式的な平面図。
【図３６】第２の実施形態に係る記憶装置のビット線コンタクトの模式的な断面図であって、図４の（Ａ）Ａ−Ａ’線、（Ｂ）Ｂ−Ｂ’線、（Ｃ）Ｃ−Ｃ’線に相当する断面図。
【図３７】第３の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図３８】第３の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図３９】第３の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。以下の説明において、略同一の機能
及び構成要素については、同一符号を付す。
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
図１は、第一の実施形態に係る記憶装置のメモリセルアレイ１０全体を簡略的に示す平
面図である。
【００１０】
図１に示されるように、メモリセルアレイ１０は、半導体基板（例えばシリコン基板）
８０が設けられる。半導体基板８０の上層部分又は下層部分には、例えば、周辺回路（図
示せず）が形成される。
【００１１】
半導体基板８０の上方には、半導体基板８０上方から見て、例えば矩形状のメモリ部Ｍ
が設けられる。メモリ部Ｍから見てワード線方向の両側には、２か所のワード線コンタク
ト領域ＷＰａ及びＷＰｂが設けられる。また、メモリ部Ｍから見てビット線方向の両側に
は２か所のビット線コンタクト領域ＢＰａ及びＢＰｂが設けられる。
【００１２】
図２に示されるように、メモリ部Ｍは、ビット線ＢＬ、ワード線ＷＬ、メモリ部Ｍを有
する。
【００１３】
ビット線ＢＬ、ワード線ＷＬは、半導体基板８０上に配置される。半導体基板８０側か
ら順に、第一ビット線ＢＬ１、第一ワード線ＷＬ１、第二ビット線ＢＬ２、第二ワード線
ＷＬ２、第三ビット線ＢＬ３が配置される。なお、区別を要さない場合は、第一ビット線
ＢＬ１、第二ビット線ＢＬ２、第三ビット線ＢＬ３を、ビット線ＢＬと呼び、第一ワード
線ＷＬ１、第二ワード線ＷＬ２を、ワード線ＷＬと呼ぶ。
【００１４】
ワード線ＷＬの延伸方向を、「ワード線方向」とし、ビット線ＢＬの延伸方向を、「ビ
ット線方向」とする。また、半導体基板８０の上面に対して垂直な方向を「Ｚ方向」とす
る。
【００１５】
ビット線とワード線の間にはメモリセルＭＣが形成される。例えば、第一ビット線ＢＬ
１と第一ワード線ＷＬ１の間には、メモリセルＭＣ１が形成され、第一ワード線ＷＬ１と
第二ビット線ＢＬ２の間には、メモリセルＭＣ２が形成され、第二ビット線ＢＬ２と第二
ワード線ＷＬ２の間には、メモリセルＭＣ３が形成され、第二ワード線ＷＬ２と第三ビッ
ト線ＢＬ３の間には、メモリセルＭＣ４が形成される。なお、メモリセルＭＣ１，ＭＣ２
，ＭＣ３，ＭＣ４を区別しない場合には、単にメモリセルＭＣと呼ぶ。
【００１６】
図３に示されるように、メモリセルＭＣは、例えば、素子選択層７０と、その上に設け
られた抵抗変化層７５を含む。
【００１７】
素子選択層７０は、メモリセルＭＣへの電流量を整流する層である。素子選択層７０は
、例えばシリコンである。
【００１８】
抵抗変化層７５は、例えば、金属酸化物を用い、電圧が印加されると内部にフィラメン
トが形成されて、電気抵抗値が低下し、再び電圧が印加されると、フィラメントが収縮し
て、電気抵抗値が増加する層である。つまり、抵抗変化層７５の電気抵抗値が低抵抗状態
を“０”とし、高抵抗状態を“１”とすることにより、メモリセルＭＣに例えば２値のデ
ータを記憶することができる。勿論であるが、低抵抗状態を“１”とし、高抵抗状態を“
０”としてもよい。
【００１９】
なお、メモリセルＭＣとしては、他にも抵抗変化メモリ（ＲｅＲＡＭ）、相変化メモリ
（ＰＣＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）等、各種のメモリのメモリセルを用いても
良い。
【００２０】
図４〜図８を用いて、第一実施形態に係るビット線コンタクト１６５を説明する。
【００２１】
図４を参照して、第一実施形態に係るビット線コンタクト１６５について説明する。図
４は、メモリ部Ｍとビット線コンタクト領域ＢＰａ及びＢＰｂを示した模式的な平面図で
ある。なお、図４において、便宜的に、第六絶縁層１９０は記載を省略され、第二ワード
線ＷＬ２の輪郭は破線で記載される。
【００２２】
メモリ部Ｍは、第二ワード線ＷＬ２とキャップ層１４０が設けられる。ビット線コンタ
クト領域ＢＰａ又はＢＰｂは、キャップ層１４０が設けられる。
【００２３】
第二ワード線ＷＬ２は、ワード線方向に延伸する。
【００２４】
キャップ層１４０は、ビット線方向に延伸する。そして、後述するように、図示しない
第一ビット線ＢＬ１、第二ビット線ＢＬ２、第三ビット線ＢＬ３が、上方から見て、キャ
ップ層１４０の下方におおよそ重なって配置される。メモリ部Ｍにおいては、ビット線Ｂ
Ｌとワード線ＷＬは交差する。図２で説明した通り、図示しないメモリセルＭＣがビット
線ＢＬとワード線ＷＬの交差部に配置される。
【００２５】
キャップ層１４０及びビット線ＢＬ（不図示）は、例えば、交互にビット線コンタクト
領域ＢＰａ又はＢＰｂに配置される。
【００２６】
ビット線コンタクト領域ＢＰａ又はＢＰｂは、第一コンタクト領域Ｃ１、第二コンタク
ト領域Ｃ２、第三コンタクト領域Ｃ３を含む。なお、第一コンタクト領域Ｃ１，第二コン
タクト領域Ｃ２，第三コンタクト領域Ｃ３を区別しない場合、単にコンタクト領域Ｃと呼
ぶ。
【００２７】
第一コンタクト領域Ｃ１は、第一ビット線ＢＬ１と図示しない下層配線を接続する第一
ビット線コンタクト１６５ａを含む。第二コンタクト領域Ｃ２は、第二ビット線ＢＬ２と
図示しない下層配線を接続する第二ビット線コンタクト１６５ｂを含む。第三コンタクト
領域Ｃ３は、第三ビット線ＢＬ３と図示しない下層配線を接続する第三ビット線コンタク
ト１６５ｃを含む。なお、第一ビット線コンタクト１６５ａ、第二ビット線コンタクト１
６５ｂ、第三ビット線コンタクト１６５ｃを区別しない場合、単にビット線コンタクト１
６５と呼ぶ。
【００２８】
ビット線コンタクト１６５は、ビット線コンタクト領域ＢＰａ及びＢＰｂに配置される
。ビット線コンタクト１６５は、キャップ層１４０の延伸方向に対して、その両側面、す
なわちキャップ層１４０を挟むように接触して配置される。別の言い方をすれば、ビット
線コンタクト１６５は、キャップ層１４０に対して、ワード線方向に接触して配置される
。
【００２９】
以下、ビット線コンタクト１６５の断面構造について、図５を用いて説明する。
【００３０】
図５（Ａ）は、図４のＡ−Ａ’線に沿った断面図であって、第一ビット線コンタクト１
６５ａの模式的な断面を示す。同様に、図５（Ｂ）は、図４のＢ−Ｂ’線に沿った断面図
であって、第二ビット線コンタクト１６５ｂの模式的な断面を示す。図５（Ｃ）は、図４
のＣ−Ｃ’線に沿った断面図であって、第三ビット線コンタクト１６５ｃの模式的な断面
を示す。
【００３１】
図５（Ａ）に示されるように、第一絶縁層１００ａ上に、下から下層配線１０５、第二
絶縁層１００ｂ、第一ビット線ＢＬ１、第三絶縁層１００ｃ、第二ビット線ＢＬ２、第四
絶縁層１００ｄ、第三ビット線ＢＬ３、キャップ層１４０が設けられる。これらの層のワ
ード線方向の両側に第一ビット線コンタクト１６５ａが設けられる。また、異なる第一ビ
ット線に設けられた、隣り合う第一ビット線コンタクト１６５ａの間と、その上方を覆う
ように第六絶縁層１９０が配置される。
【００３２】
図５（Ａ）に示されるように、下層配線１０５、第一ビット線ＢＬ１、キャップ層１４
０は、おおよそ同じ幅を有している。それに対して、第二ビット線ＢＬ２、第三ビット線
ＢＬ３の幅は短い。なお、幅とはビット線ＢＬのワード線方向の長さをいう。
【００３３】
第一ビット線コンタクト１６５ａは、半導体基板に交差する方向、例えばＺ方向に延伸
する。第一ビット線コンタクト１６５ａは、下層配線１０５、第一ビット線ＢＬ１、キャ
ップ層１４０の両側面に接触して配置される。つまり、第一ビット線コンタクト１６５ａ
は、下層配線１０５、第一ビット線ＢＬ１と電気的に接続する。
【００３４】
なお、勿論であるが、第一ビット線コンタクト１６５ａは製造上のバラツキがあるため
、それぞれの第一ビット線コンタクト１６５ａの延伸方向は必ずしも正確に同じ方向を向
くものではない。つまり、第一ビット線コンタクト１６５ａの延伸方向は、それぞれの第
一ビット線コンタクト１６５ａにつき、多少の方向の違いを有してもよい。
【００３５】
第二ビット線ＢＬ２は、二つの側面にそれぞれ、第四絶縁層１００ｄを備える。つまり
、第四絶縁層１００ｄが、第二ビット線ＢＬ２と第一ビット線コンタクト１６５ａの間に
配置される。すなわち、第二ビット線ＢＬ２は第一ビット線コンタクト１６５ａと物理的
に接触しない。なお、第四絶縁層１００ｄは、第二ビット線ＢＬ２の上側にも配置されて
おり、第二ビット線ＢＬ２の上面と側面を覆っている。
【００３６】
第三ビット線ＢＬ３も、二つの側面にそれぞれ、第五絶縁層１００ｅを備える。つまり
、第五絶縁層１００ｅが、第三ビット線ＢＬ３と第一ビット線コンタクト１６５ａの間に
配置される。第二ビット線ＢＬ２と同様に、第三ビット線ＢＬ３と第一ビット線コンタク
ト１６５ａは物理的に接触しない。
【００３７】
図５（Ｂ）で示す第二ビット線コンタクト１６５ｂの形成されている領域では、下層配
線１０５、第二ビット線ＢＬ２、キャップ層１４０は、おおよそ同じ幅を有していのに対
し、第一ビット線ＢＬ１、第三ビット線ＢＬ３の幅が狭い。
【００３８】
第二ビット線コンタクト１６５ｂは、半導体基板に略垂直な方向に延伸する。第二ビッ
ト線コンタクト１６５ｂは、下層配線１０５、第二ビット線ＢＬ２、キャップ層１４０の
側面に接触して配置される。つまり、第二ビット線コンタクト１６５ｂは、下層配線１０
５、第二ビット線ＢＬ２と電気的に接続する。
【００３９】
第一ビット線ＢＬ１と第二ビット線コンタクト１６５ｂの間には、第三絶縁層１００ｃ
が配置される。また、第三ビット線ＢＬ３と第二ビット線コンタクト１６５ｂの間には、
第五絶縁層１００ｅが配置される。つまり、第一ビット線ＢＬ１と第三ビット線ＢＬ３は
、第二ビット線コンタクト１６５ｂと物理的に接触しない。
【００４０】
図５（Ｃ）で示す第三ビット線コンタクト１６５ｃの形成されている領域では、下層配
線１０５、第三ビット線ＢＬ３、キャップ層１４０は、おおよそ同じ幅を有していのに対
し、第一ビット線ＢＬ１、第二ビット線ＢＬ２の幅が狭い。
【００４１】
第三ビット線コンタクト１６５ｃは、半導体基板に略垂直な方向に延伸する。第三ビッ
ト線コンタクト１６５ｃは、下層配線１０５、第三ビット線ＢＬ３、キャップ層１４０の
側面に接触して配置される。つまり、第三ビット線コンタクト１６５ｃは、下層配線１０
５、第三ビット線ＢＬ３と電気的に接続する。
【００４２】
第一ビット線ＢＬ１と第三ビット線コンタクト１６５ｃの間には、第三絶縁層１００ｃ
が配置される。また、第二ビット線ＢＬ２と第三ビット線コンタクト１６５ｃの間には、
第四絶縁層１００ｄが配置される。つまり、第一ビット線ＢＬ１と第二ビット線ＢＬ２は
、第三ビット線コンタクト１６５ｃと物理的に接触しない。なお、第三絶縁層１００ｃは
、第一ビット線ＢＬ１の上側にも配置されており、第一ビット線ＢＬ１の上面と側面を覆
っている。また、第四絶縁層１００ｄは、第二ビット線ＢＬ２の上側にも配置されており
、第二ビット線ＢＬ２の上面と側面を覆っている。
【００４３】
すなわち、以上をまとめれば、第一ビット線コンタクト１６５ａは、第一ビット線ＢＬ
１と下層配線１０５と接触し、電気的に接続する。第二ビット線コンタクト１６５ｂは、
第二ビット線ＢＬ２と下層配線１０５と接触し、電気的に接続する。第三ビット線コンタ
クト１６５ｃは、第三ビット線ＢＬ３と下層配線１０５と接触し、電気的に接続する。
【００４４】
続いて、平面図を用いて、ビット線ＢＬとビット線コンタクト１６５の位置関係を説明
する。図６は、第一ビット線ＢＬ１の半分の高さでの平面図、図７は第二ビット線ＢＬ２
の半分の高さでの平面図、図８は、第三ビット線ＢＬ３の半分の高さでの平面図である。
より具体的には、図６は、図５（Ｃ）においてＡ線で図示した高さでの平面図、図７は、
Ｂ線で図示した高さでの平面図、図８は、Ｃ線で図示した高さでの平面図である。なお、
図６〜図８において、便宜的に第六絶縁層１９０の記載は省略されている。
【００４５】
図６に示されるように、第一ビット線ＢＬ１は、ワード線方向に交互にビット線コンタ
クト領域ＢＰａ及びＢＰｂに配置される。そして、第一ビット線ＢＬ１は、第二コンタク
ト領域Ｃ２及び第三コンタクト領域Ｃ３において、第一コンタクト領域Ｃ１よりも、その
幅が細く設けられる。
【００４６】
別の言い方をすれば、第一ビット線ＢＬ１は、第一コンタクト領域Ｃ１に配置された第
一部分ＢＬ１＿１と、第二コンタクト領域Ｃ２に配置された第二部分ＢＬ１＿２と、第三
コンタクト領域Ｃ３に配置された第三部分ＢＬ１＿３と、を有する。そして、第二部分Ｂ
Ｌ１＿２及び第三部分ＢＬ１＿３は、第一部分ＢＬ１＿１より幅が細い。
【００４７】
第一ビット線コンタクト１６５ａ、第二ビット線コンタクト１６５ｂ、及び第三ビット
線コンタクト１６５ｃは、ワード線方向にはほぼ同じ位置に設けられる。第二コンタクト
領域Ｃ２及び第三コンタクト領域Ｃ３において、第一ビット線ＢＬ１の幅が細いため、第
二ビット線コンタクト１６５ｂ、及び第三ビット線コンタクト１６５ｃは、その細い分だ
け第一ビット線ＢＬ１と離れた位置に配置される。すなわち、第二ビット線コンタクト１
６５ｂ、及び第三ビット線コンタクト１６５ｃは、第一ビット線ＢＬ１とは接触しない。
なお、第一コンタクト領域Ｃ１における、第一ビット線ＢＬ１の幅は、メモリ部Ｍの幅と
同じで良い。
【００４８】
また、第一ビット線ＢＬ１は、図６に示されるように、第二コンタクト領域Ｃ２と第三
コンタクト領域Ｃ３との間においても、その幅を細く設けてもよい。コンタクト領域Ｃ間
も細く設けることで、第一ビット線ＢＬ１の形成、具体的にはリソグラフィーによるパタ
ーニングやＲＩＥによる加工が容易になる。
【００４９】
図７に示されるように、第二ビット線ＢＬ２は、交互にビット線コンタクト領域ＢＰａ
及びＢＰｂに配置される。そして、第二ビット線ＢＬ２は、第一コンタクト領域Ｃ１及び
第三コンタクト領域Ｃ３において、第二コンタクト領域Ｃ２よりも、その幅が細く設けら
れる。なお、第二コンタクト領域Ｃ２における、第二ビット線ＢＬ２の幅は、メモリ部Ｍ
の幅と同じで良い。
【００５０】
別の言い方をすれば、第二ビット線ＢＬ２は、第一コンタクト領域Ｃ１に配置された第
四部分ＢＬ２＿１と、第二コンタクト領域Ｃ２に配置された第五部分ＢＬ２＿２と、第三
コンタクト領域Ｃ３に配置された第六部分ＢＬ２＿３と、を有する。そして、第四部分Ｂ
Ｌ２＿１及び第六部分ＢＬ２＿３は、第五部分ＢＬ２＿２より幅が細い。
【００５１】
第一コンタクト領域Ｃ１及び第三コンタクト領域Ｃ３において、第二ビット線ＢＬ２の
幅が細いため、第一ビット線コンタクト１６５ａと第三ビット線コンタクト１６５ｃは、
その細い分だけ第二ビット線ＢＬ２と離れた位置に配置される。
【００５２】
図８に示されるように、第三ビット線ＢＬ３は、交互にビット線コンタクト領域ＢＰａ
及びＢＰｂに配置される。そして、第三ビット線ＢＬ３は、第一コンタクト領域Ｃ１及び
第二コンタクト領域Ｃ２において、第三コンタクト領域Ｃ３よりも、その幅が細く設けら
れる。
【００５３】
第一コンタクト領域Ｃ１及び第二コンタクト領域Ｃ２において、第三ビット線ＢＬ３の
幅が細いため、第一ビット線コンタクト１６５ａと第二ビット線コンタクト１６５ｂは、
その細い分だけ第三ビット線ＢＬ３と離れた位置に配置される。
【００５４】
図８に示されるように、第三ビット線ＢＬ３は、第一コンタクト領域Ｃ１と第二コンタ
クト領域Ｃ２との間においても、その幅を細く設けてもよい。第三ビット線ＢＬ３の形成
が容易になる。なお、第三コンタクト領域Ｃ３における、第三ビット線ＢＬ３の幅は、メ
モリ部Ｍの幅と同じで良い。
【００５５】
別の言い方をすれば、第三ビット線ＢＬ３は、第一コンタクト領域Ｃ１に配置された第
七部分ＢＬ３＿１と、第二コンタクト領域Ｃ２に配置された第八部分ＢＬ３＿２と、第三
コンタクト領域Ｃ３に配置された第九部分ＢＬ３＿３と、を有する。そして、第七部分Ｂ
Ｌ３＿１及び第八部分ＢＬ３＿２は、第九部分ＢＬ３＿３より幅が細い。
【００５６】
（第一実施形態の製造方法）
図９〜図３４を用いて第一実施形態の製造方法を説明する。
【００５７】
図９に示されるように、第一絶縁層１００ａが、基板の上方に設けられる。下層配線１
０５が、第一絶縁層１００ａの上方に設けられる。
【００５８】
第一絶縁層１００ａは、例えば、シリコン酸化層である。下層配線１０５は、例えば、
センスアンプやデコーダに接続する配線である。
【００５９】
下層配線１０５は、例えば、金属層とバリアメタル層を有する。金属層は、例えば、銅
、アルミニウム、タングステンを含む。バリアメタル層は、例えば、チタン、タンタル、
窒化チタン、窒化タンタル、及びこれらの積層層を含む。
【００６０】
下層配線１０５の幅をＷ１とする。なお、下層配線１０５の幅とは、ビット線ＢＬの延
伸方向に直交し、半導体基板に平行な方向の下層配線１０５の長さをいう。
【００６１】
図１０及び図１１に示されるように、第二絶縁層１００ｂが第一絶縁層１００ａ上に設
けられる。第一ビット線ＢＬ１が第二絶縁層１００ｂ上に設けられる。
【００６２】
第二絶縁層１００ｂは、例えばシリコン酸化層であって、例えばＣＶＤ（Chemical Vap
or Deposition）法によって形成される。
【００６３】
第一ビット線ＢＬ１は、例えば、メモリ部Ｍとビット線コンタクト領域ＢＰａ又はＢＰ
ｂに延伸して形成される。第一ビット線ＢＬ１は、例えば、交互にビット線コンタクト領
域ＢＰａ及びＢＰｂに引き出されて形成される。
【００６４】
第一ビット線ＢＬ１は、コンタクト領域Ｃにおいては、幅Ｗ２及び高さＷ２を有する。
【００６５】
第一ビット線ＢＬ１は、コンタクト領域Ｃにおいては、下層配線１０５とほぼ重なって
形成される。すなわち、第一ビット線ＢＬ１の幅Ｗ２は、コンタクト領域Ｃにおいては、
下層配線層の幅Ｗ１とほぼ同じ幅を有する。
【００６６】
なお、第一ビット線ＢＬ１の幅とは、第一ビット線ＢＬ１の延伸方向に直交し、半導体
基板に平行な方向の第一ビット線の長さをいう。第一ビット線ＢＬ１の高さとは、第一ビ
ット線ＢＬ１の延伸方向に直交し、半導体基板に垂直な方向の第一ビット線の長さをいう
。
【００６７】
第一ビット線ＢＬ１は、導電層であって、例えば、金属層とバリアメタル層を有する。
金属層は、例えば、銅、アルミニウム、タングステンを含む。バリアメタル層は、例えば
、チタン、タンタル、窒化チタン、窒化タンタル、及びこれらの積層層を含む。第一ビッ
ト線ＢＬ１は、例えば、金属層とバリアメタル層を成層した後、リソグラフィー法とＲＩ
Ｅ法により形成される。
【００６８】
図１２に示されるように、第一マスク層１１０が、第一ビット線ＢＬ１及び第二絶縁層
１００ｂ上に形成される。第一マスク層１１０は、第二コンタクト領域Ｃ２及び第三コン
タクト領域Ｃ３は被覆せず、それ以外の領域を被覆する。第一マスク層１１０は、例えば
、第一コンタクト領域Ｃ１及びメモリ部Ｍを被覆する。第一マスク層１１０は、例えばレ
ジスト材料であって、リソグラフィーにより形成される。
【００６９】
図１３及び図１４に示されるように、第二コンタクト領域Ｃ２及び第三コンタクト領域
Ｃ３の第一ビット線ＢＬ１は等方的なエッチングにより、スリミングされる。エッチング
後に、第一マスク層１１０は、例えばアッシング法によって除去される。エッチングは、
例えば、ドライエッチングでも薬液を使ったエッチングでもよい。
【００７０】
スリミングされた第一ビット線ＢＬ１、すなわちエッチングされた第一ビット線ＢＬ１
の幅及び高さは、短くなる。具体的には、第二コンタクト領域Ｃ２又は第三コンタクト領
域Ｃ３における第一ビット線ＢＬ１の幅をＷ３、高さをＨ３とすると、Ｗ３はＷ２よりも
短い、Ｈ３はＨ２よりも短い。別の言い方をすれば、第一ビット線ＢＬ１において、第二
部分ＢＬ１＿２及び第三部分ＢＬ１＿３は、第一部分ＢＬ１＿１よりスリミングされてい
る。つまり、第二部分ＢＬ１＿２及び第三部分ＢＬ１＿３は、第一部分ＢＬ１＿１より幅
が細く形成される。
【００７１】
なお、第一コンタクト領域Ｃ１の第一ビット線ＢＬ１は、エッチング時に第一マスク層
１１０で被覆されている。よって、第一コンタクト領域Ｃ１の第一ビット線ＢＬ１は、ス
リミングされない。
【００７２】
なお、第一マスク層１１０は、シリコン酸化層のような、いわゆるハードマスクを用い
てもよく、この場合は、エッチング後に必ずしも全て除去しなくても構わない。
【００７３】
図１５及び図１６に示されるように、第三絶縁層１００ｃが第一ビット線ＢＬ１及び第
二絶縁層１００ｂ上に形成される。第二ビット線ＢＬ２が第三絶縁層１００ｃ上に形成さ
れる。
【００７４】
第三絶縁層１００ｃは、例えば、シリコン酸化層であって、例えばＣＶＤ法によって形
成される。
【００７５】
第二ビット線ＢＬ２は、コンタクト領域Ｃにおいては、幅Ｗ４及び高さＷ４を有する。
【００７６】
第二ビット線ＢＬ２は、コンタクト領域Ｃにおいては、スリミング前の第一ビット線Ｂ
Ｌ１とほぼ重なって形成される。すなわち、第二ビット線ＢＬ２の幅Ｗ４は、コンタクト
領域Ｃにおいては、第一ビット線ＢＬ１の幅Ｗ２とほぼ同じ長さを有する。
【００７７】
第二ビット線ＢＬ２は、例えば、第一ビット線ＢＬ１で説明した材料と同様の材料を有
する。なお、必ずしも第一ビット線ＢＬ１と同じ材料である必要はない。第二ビット線Ｂ
Ｌ２の形成方法も、例えば第一ビット線ＢＬ１と同様の方法による。
【００７８】
図１７に示されるように、第二マスク層１２０が、第二ビット線ＢＬ２及び第三絶縁層
１００ｃ上に形成される。第二マスク層１２０は、第一コンタクト領域Ｃ１及び第三コン
タクト領域Ｃ３は被覆せず、それ以外の領域を被覆する。第二マスク層１２０は、例えば
、第二コンタクト領域Ｃ２及びメモリ部Ｍを被覆する。第二マスク層１２０は、例えば、
第一マスク層１１０で説明した材料及び製法により形成される。なお、第一マスク層１１
０と同じ材料と製法である必要は必ずしもない。
【００７９】
図１８及び図１９に示されるように、第一コンタクト領域Ｃ１及び第三コンタクト領域
Ｃ３の第二ビット線ＢＬ２は等方的なエッチングにより、スリミングされる。エッチング
後に、第二マスク層１２０は、例えばアッシング法によって除去される。
【００８０】
スリミングされた第二ビット線ＢＬ２、つまりエッチングされた第二ビット線ＢＬ２の
幅及び高さは、短くなる。具体的には、第一コンタクト領域Ｃ１又は第三コンタクト領域
Ｃ３における第二ビット線ＢＬ２の幅をＷ５とし、高さをＨ５とすると、Ｗ５はＷ４より
も短く、Ｈ５はＨ４よりも短い。別の言い方をすれば、第二ビット線ＢＬ２において、第
四部分ＢＬ２＿１及び第六部分ＢＬ２＿３は、第五部分ＢＬ２＿２よりスリミングされて
いる。つまり、第四部分ＢＬ２＿１及び第六部分ＢＬ２＿３は、第五部分ＢＬ２＿２より
幅が細く形成される。
【００８１】
なお、第二コンタクト領域Ｃ２の第二ビット線ＢＬ２は、エッチング時に第二マスク層
１２０で被覆されている。よって、第二コンタクト領域Ｃ２の第二ビット線ＢＬ２は、ス
リミングされない。
【００８２】
図２０及び図２１に示されるように、第四絶縁層１００ｄが第二ビット線ＢＬ２及び第
三絶縁層１００ｃ上に形成される。第三ビット線ＢＬ３及びキャップ層１４０が第三ビッ
ト線ＢＬ３上に形成される。
【００８３】
第四絶縁層１００ｄは、例えば、シリコン酸化層であって、例えばＣＶＤ法によって形
成される。
【００８４】
第三ビット線ＢＬ３は、コンタクト領域Ｃにおいては、幅Ｗ６及び高さＷ６を有する。
【００８５】
第三ビット線ＢＬ３及びキャップ層１４０は、コンタクト領域Ｃにおいては、スリミン
グ前の第一ビット線ＢＬ１及び第二ビット線ＢＬ２とほぼ重なって形成される。すなわち
、Ｗ６は、コンタクト領域Ｃにおいては、Ｗ２、Ｗ４とほぼ同じ長さである。
【００８６】
第三ビット線ＢＬ３は、例えば、第一ビット線ＢＬ１で説明した材料と同様の材料を有
する。なお、必ずしも第一ビット線ＢＬ１と同じ材料である必要はない。
【００８７】
キャップ層１４０は、第一絶縁層１００ａ、第二絶縁層１００ｂ、第三絶縁層１００ｃ
、第四絶縁層１００ｄと異なる材料を含む。具体的には、キャップ層１４０は、例えば、
シリコン窒化物、シリコン等を含む。キャップ層１４０は、例えば、シリコン窒化物、シ
リコン、シリコン酸化物の積層層であってもよい。また、キャップ層１４０の材料は必ず
しも絶縁層には限られない。
【００８８】
第三ビット線ＢＬ３及びキャップ層１４０は、例えば、材料となる層を成層した後、リ
ソグラフィー法とＲＩＥ法により形成される。
【００８９】
図２２に示されるように、第三マスク層１３０が、キャップ層１４０及び第四絶縁層１
００ｄ上に形成される。第三マスク層１３０は、第一コンタクト領域Ｃ１及び第二コンタ
クト領域Ｃ２は被覆せず、それ以外の領域を被覆する。第三マスク層１３０は、例えば、
第三コンタクト領域Ｃ３及びメモリ部Ｍを被覆する。第三マスク層１３０は、例えば、第
一マスク層１１０で説明した材料及び製法により形成される。なお、第一マスク層１１０
と同じ材料と製法である必要は必ずしもない。
【００９０】
図２３及び図２４に示されるように、第一コンタクト領域Ｃ１及び第二コンタクト領域
Ｃ２の第三ビット線ＢＬ３は等方的なエッチングにより、スリミングされる。エッチング
後に、第三マスク層１３０は、例えばアッシング法によって除去される。
【００９１】
スリミングされた第三ビット線ＢＬ３、つまりエッチングされた第三ビット線ＢＬ３の
幅は、短くなる。具体的には、第一コンタクト領域Ｃ１又は第二コンタクト領域Ｃ２にお
ける第三ビット線ＢＬ３の幅をＷ７とすると、Ｗ７はＷ６よりも短い。別の言い方をすれ
ば、第三ビット線ＢＬ３において、第七部分ＢＬ３＿１及び第八部分ＢＬ３＿２は、第九
部分ＢＬ３＿３よりスリミングされている。つまり、第七部分ＢＬ３＿１及び第八部分Ｂ
Ｌ３＿２は、第九部分ＢＬ３＿３より幅が細く形成される。
【００９２】
なお、第三ビット線ＢＬ３の上にはキャップ層１４０が設けられているため、第一コン
タクト領域Ｃ１及び第二コンタクト領域Ｃ２における第三ビット線ＢＬ３の高さは変わら
ない。
【００９３】
また、第三コンタクト領域Ｃ３の第三ビット線ＢＬ３は、エッチング時に第三マスク層
１３０で被覆されている。よって、第三コンタクト領域Ｃ３の第三ビット線ＢＬ３は、ス
リミングされない。
【００９４】
このエッチングのエッチング条件は、キャップ層１４０がエッチングされにくい条件が
用いられる。つまり、第一コンタクト領域Ｃ１及び第二コンタクト領域Ｃ２においても、
キャップ層１４０は、第三ビット線ＢＬ３に比べ、エッチングされない。つまり、図２４
に示す通り、第一コンタクト領域Ｃ１及び第二コンタクト領域Ｃ２において、キャップ層
１４０の幅をＷ８とすると、Ｗ８はＷ７よりも長い。また、Ｗ８はＷ６とほぼ同じ長さか
、それよりも短い。さらに、Ｗ８は、Ｗ５及びＷ７よりも長い。
【００９５】
図２５に示されるように、第五絶縁層１００ｅが、第四絶縁層１００ｄ上に形成される
。第五絶縁層１００ｅは、例えば、シリコン酸化層であって、ＣＶＤ法により成層される
。第五絶縁層１００ｅは、成層後に、例えば、キャップ層１４０をストッパー層としたＣ
ＭＰ（Chemical Mechanical Polishing）により、平坦化される。
【００９６】
図２６に示されるように、第五絶縁層１００ｅ上に、第四マスク層１５０が形成される
。第四マスク層１５０は、第一コンタクト領域Ｃ１，第二コンタクト領域Ｃ２，第三コン
タクト領域Ｃ３を被覆せず、それ以外の部分、例えばメモリ部Ｍを被覆する。言い換えれ
ば、第四マスク層１５０は、第一コンタクト領域Ｃ１、第二コンタクト領域Ｃ２、第三コ
ンタクト領域Ｃ３にライン状に開口部を有して形成される。
【００９７】
第四マスク層１５０は、例えば、第一マスク層１１０で説明した材料及び製法により形
成される。なお、第一マスク層１１０と同じ材料と製法である必要は必ずしもない。
【００９８】
図２７及び図２８に示されるように、図２６の第四マスク層１５０をマスクとした異方
性エッチングにより、第五絶縁層１００ｅ、第四絶縁層１００ｄ、第三絶縁層１００ｃ、
第二絶縁層１００ｂ、第一絶縁層１００ａがライン状にエッチング加工される。エッチン
グ加工後、第四マスク層１５０は除去される。
【００９９】
このエッチング加工は、キャップ層１４０がエッチング加工されにくい条件で行う。つ
まり、キャップ層１４０はマスク材として機能する。そして、キャップ層１４０及び、上
方から見てキャップ層１４０と重なる領域の第五絶縁層１００ｅ、第四絶縁層１００ｄ、
第三絶縁層１００ｃ、第二絶縁層１００ｂ、第一絶縁層１００ａは、ほぼエッチング加工
されない。なお、異方性エッチング加工といえども、エッチング加工においては多少のサ
イドエッチが発生するため、キャップ層１４０直下の絶縁層も多少エッチングされる可能
性はある。
【０１００】
このエッチング加工により、第一コンタクト領域Ｃ１において、第一ビット線ＢＬ１の
側面が露出する。第二コンタクト領域Ｃ２において、第二ビット線ＢＬ２の側面が露出す
る。第三コンタクト領域Ｃ３において、第三ビット線ＢＬ３が露出する。
【０１０１】
別の言い方をすれば、第一コンタクト領域Ｃ１において、第二ビット線ＢＬ２及び第三
ビット線ＢＬ３のそれぞれの側面には、第四絶縁層１００ｄ又は第五絶縁層１００ｅが設
けられる。同様に、第二コンタクト領域Ｃ２において、第一ビット線ＢＬ１及び第三ビッ
ト線ＢＬ３の側面には、第三絶縁層１００ｃ及び第五絶縁層１００ｅが設けられる。第三
コンタクト領域Ｃ３において、第一ビット線ＢＬ１及び第二ビット線ＢＬ２の側面には、
第三絶縁層１００ｃ及び第四絶縁層１００ｄが設けられる。
【０１０２】
図２９に示されるように、コンタクト材料１６０が形成される。コンタクト材料は導電
材料であればよい。コンタクト材料１６０は、例えば、金属層とバリアメタル層を有する
。金属層は、銅、アルミニウム、タングステンを有する。バリアメタル層は、チタン、タ
ンタル、窒化チタン、窒化タンタル、又はこれらの積層層を有する。コンタクト材料１６
０は、金属層とバリアメタル層の代わりに、例えば、不純物がドーピングされたシリコン
を含んでもよい。
【０１０３】
図３０及び図３１に示されるように、コンタクト材料１６０がエッチング加工される。
エッチング加工により、コンタクト材料１６０は、ビット線ＢＬの側壁部の他の領域から
除去される。ビット線ＢＬの側壁に残されたコンタクト材料１６０を、ビット線コンタク
ト１６５と称する。
【０１０４】
図３２に示されるように、第五マスク層１７０が形成される。第五マスク層１７０は、
ビット線コンタクト領域ＢＰａ又はＢＰｂにおいて、隣りあうビット線の間に、ビット線
方向に延伸した開口部を有する。
【０１０５】
図３３に示されるように、ビット線コンタクト１６５は、第五マスク層１７０をマスク
としてエッチング加工される。エッチング加工後、第五マスク層１７０は、例えばアッシ
ング法により除去される。すなわち、ビット線コンタクト１６５は、隣り合うビット線間
では分離される。
【０１０６】
図３４に示されるように、第六絶縁層１９０が形成される。第六絶縁層１９０は、例え
ば、シリコン酸化層であって、ＣＶＤ法により成層される。第六絶縁層１９０は、成層後
に、例えば、キャップ層１４０をストッパー層としたＣＭＰにより、平坦化される。
【０１０７】
（第一実施形態の効果）
本実施形態によれば、第一ビット線ＢＬ１，第二ビット線ＢＬ２，第三ビット線ＢＬ３
をほぼ重なるように配置し、その側面にビット線コンタクト１６５を形成することが可能
である。ビット線ＢＬの側面にビット線コンタクト１６５が配置できることにより、ビッ
ト線ＢＬは、ビット線コンタクト１６５を形成するための余分なパターンを設ける必要が
ない。つまり、ビット線はビット線コンタクト１６５を形成するために、ビット線は枝分
かれした引出しパターンを設ける必要がない。引出しパターンを設ける必要がないため、
記憶装置の面積を縮小化することができる。別の言い方をすれば、ビット線は、二又を有
さないことが可能である。さらに別の言い方をすれば、ビット線は、３つ以上の部分が交
差する交差点を有さないことが可能である。さらに、別の言い方をすれば、ビット線は、
延伸方向と交差する方向に延伸する部分を有さないことが可能である。
【０１０８】
さらに、本実施形態によれば、ビット線ＢＬの両側面にビット線コンタクト１６５が配
置される。すなわち、１つのビット線ＢＬと下層配線１０５は、２つのビット線コンタク
ト１６５を介して電気的に接続する。２つのビット線コンタクト１６５を配置することで
、ビット線ＢＬと下層配線１０５との間の電気的抵抗を低減することができる。
【０１０９】
さらに、本実施形態によれば、第一ビット線ＢＬ１，第二ビット線ＢＬ２，第三ビット
線ＢＬ３の形成は、ほぼ同じマスクパターンを用いることが可能である。すなわち、第一
ビット線ＢＬ１，第二ビット線ＢＬ２，第三ビット線ＢＬ３の形成において、リソグラフ
ィー法のマスクは一部を共通化可能である。微細化に伴いリソグラフィーのマスク設計の
変換差などの補正は困難となっている。本実施形態によれば、マスクの一部を共通化でき
るため、マスク設計に係る費用・時間を節約することが可能である。すなわち、安価な記
憶装置を提供することが可能である。
【０１１０】
さらに、本実施形態によれば、図２６に示されるように、ビット線コンタクトの形成時
のリソグラフィーのマスクパターン（第四マスク層１５０）をライン状に形成することが
可能である。さらに、絶縁膜をエッチング後に、成膜及びエッチバックにより、ビット線
コンタクト１６５が形成されるため、ビット線コンタクト１６５とビット線ＢＬとの合わ
せずれを低減することが可能である。これは、記憶装置の微細化をするために極めて重要
である。
【０１１１】
（第一実施形態の変形例）
本実施形態において、ビット線コンタクト領域ＢＰａ及びＢＰｂにおいて、メモリ部Ｍ
に近いほうから、第三コンタクト領域Ｃ３，第二コンタクト領域Ｃ２，第一コンタクト領
域Ｃ１が配置されている。このコンタクト領域Ｃの配置の順番は、任意で構わない。また
、それぞれのコンタクト領域Ｃは離れた位置に配置されても構わない。
【０１１２】
本実施形態において、ビット線コンタクト１６５は、キャップ層１４０の側面にも配置
されていたが、これは必ずしも必要ではない。すなわち、ビット線コンタクト１６５は、
第三ビット線ＢＬ３、第二ビット線ＢＬ２、第一ビット線ＢＬ１、下層配線１０５の側面
に接していれば良い。
【０１１３】
また、別の変形例を説明する。前述の説明及び図では、メモリ部Ｍとビット線コンタク
ト領域ＢＰａ及びＢＰｂのビット線ＢＬの幅はほぼ同じ長さであったが、これに限られな
い。例えば、ビット線コンタクト領域ＢＰａ及びＢＰｂにおける、ビット線ＢＬの幅は、
細くしてもよいし、太くしてもよい。具体的には、例えば、メモリ部Ｍにおけるビット線
ＢＬの幅が１０ｎｍである場合、ビット線コンタクト領域ＢＰａ及びＢＰｂにおけるビッ
ト線ＢＬの幅が、例えば２０ｎｍであってもよい。また、逆に、ビット線コンタクト領域
ＢＰａ及びＢＰｂにおけるビット線ＢＬの幅が、例えば５ｎｍであってもよい。
【０１１４】
図３５は、変形例の一例として、ビット線コンタクト領域ＢＰａ及びＢＰｂにおけるビ
ット線ＢＬの幅を太くした場合の模式図である。
【０１１５】
ビット線コンタクト領域ＢＰａ及びＢＰｂにおいて、ビット線ＢＬの幅が太いと、ビッ
ト線ＢＬの抵抗を低減することができる。さらに、リソグラフィー及びエッチングによる
ビット線ＢＬの形成が容易となる。他方、ビット線ＢＬの幅が細いと、記憶装置の微細化
が可能である。つまり、安価な記憶装置の提供が可能となる。例えば、ビット線ＢＬの幅
を細くすることで、ビット線コンタクト領域を片側のみ、例えばビット線コンタクト領域
ＢＰａのみとしても構わない。
【０１１６】
（第二の実施形態）
図３６に第二の実施形態を示す。
【０１１７】
第二の実施形態では、第一実施形態と異なり、下層配線１０５がビット線ＢＬの幅より
太いこと、及びビット線コンタクト１６５が下層配線１０５の上面で接触している点が異
なる。
【０１１８】
第二の実施形態でも、第一の実施形態と同様の作用効果を得ることが可能である。
【０１１９】
さらに、第二の実施形態では、第一実施形態の図２７及び図２８で説明した第五絶縁層
１００ｅ、第四絶縁層１００ｄ、第三絶縁層１００ｃ、第二絶縁層１００ｂ、第一絶縁層
１００ａのＲＩＥによるエッチングが容易となる。例えば、下層配線１０５が露出した時
点でＲＩＥのエンドポイント検出を行うことが可能である。または、下層配線１０５と絶
縁層のエッチングレートが異なることで、ＲＩＥの制御が容易となる。
【０１２０】
（第三の実施形態）
図３７〜図３９に第三の実施形態を示す。
【０１２１】
第三の実施形態では、第一の実施形態と、図３２で説明した第五マスク層１７０のレイ
アウトが異なる。
【０１２２】
まず、図３７に第一の実施形態の図３０相当の図面を示す。図３７は、図３０のビット
線コンタクト領域ＢＰａを示しており、縦横の比率などは異なっている。
【０１２３】
図３８に示されるように、第五マスク層１７０ａは、ビット線コンタクト１６５のうち
、隣接するビット線間に延伸する領域（ワード線方向に延伸する領域）を開口して、形成
される。なお、図３８では、第五マスク層１７０ａが、ワード線方向にライン状に形成さ
れる例を示したがこれに限られない。例えば、第五絶縁層１００ｅ上にライン状に、第五
マスク層１７０ａが形成されていても構わない。
【０１２４】
図３９に示されるように、ビット線コンタクト１６５のうち、ワード線方向に延伸する
領域はエッチングにより除去される。これにより、ビット線コンタクト１６５が形成され
る。
【０１２５】
本実施形態では、第一実施形態と異なり、第五マスク層１７０をワード線方向にライン
状に設けることが可能であるため、製造が容易である。さらに、第五マスク層１７０のレ
イアウトによっては、周期的にライン状に形成することが可能であり、さらに製造が容易
である。
【０１２６】
本発明の実施形態を説明したが、本実施形態は、例として提示したものであり、発明の
範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実
施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変
更を行うことができる。本実施形態やその変形は、発明の範囲や要旨に含まれるとともに
、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２７】
７０…素子選択層
７５…抵抗変化層
８０…半導体基板
１００ａ…第一絶縁層
１００ｂ…第二絶縁層
１００ｃ…第三絶縁層
１００ｄ…第四絶縁層
１００ｅ…第五絶縁層
１０５…下層配線
１１０…第一マスク層
１２０…第二マスク層
１３０…第三マスク層
１４０…キャップ層
１５０…第四マスク層
１６０…コンタクト材料
１６５…ビット線コンタクト
１６５ａ…第一ビット線コンタクト
１６５ｂ…第二ビット線コンタクト
１６５ｃ…第三ビット線コンタクト
１７０…第五マスク層
１９０…第六絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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