(57)【要約】【課題】遅延時間の精度を向上させた遅延回路を提供する。【解決手段】複数の定電流源と遅延時間調整端子の夫々の間に設けられた複数のスイッチと、複数のスイッチをオンオフ制御する制御回路と、遅延時間調整端子の電圧と基準電圧を比較するコンパレータ回路とを備え、制御回路は信号入力端子に信号が入力されてから所定の時間ごとに複数のスイッチを順次オンし、遅延時間調整端子の電圧が基準電圧を超えたことをコンパレータ回路が検出するまでの時間を遅延時間とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号入力端子と、
出力端子と、
遅延時間調整端子と、
複数の定電流源と、
前記複数の定電流源と前記遅延時間調整端子の夫々の間に設けられた複数のスイッチと、
前記複数のスイッチを時間的にオンオフ制御する制御回路と、
前記遅延時間調整端子の電圧と基準電圧を比較するコンパレータ回路とを備え
前記制御回路は、前記信号入力端子に信号が入力されてから、所定の時間ごとに前記複数のスイッチを順次オンし、前記遅延時間調整端子の電圧が前記基準電圧を超えたことを前記コンパレータ回路が検出するまでの時間を遅延時間とする
ことを特徴とする遅延回路。
【請求項２】
前記制御回路は、
前記信号入力端子に接続された発振回路と、
前記発振回路のクロックを受けて前記複数のスイッチをオンする信号を出力するカウンタと、を備えた
ことを特徴とする請求項１記載の遅延回路。
【請求項３】
前記遅延時間調整端子に常に電流を流す定電流源を備えた
ことを特徴とする請求項１または請求項２記載の遅延回路。
【請求項４】
請求項１から３のいずれか記載の遅延回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路に関する。
【背景技術】
【０００２】
図３は、従来技術による遅延回路を示す回路図である。
従来の遅延回路は、アナログ式であって、コンデンサの充電特性によって遅延時間が決まる。
【０００３】
図４は、従来技術による遅延回路のタイミングチャートである。
遅延回路の遅延時間Ｔｄは、次式で表される。
Ｔｄ＝Ｃｄ×Ｖｒｅｆ／Ｉ１
Ｃｄはコンデンサの容量値、Ｖｒｅｆは基準電圧、Ｉ１は充電電流である。遅延時間Ｔｄを調整したい場合、コンデンサを外付けとし、その容量値Ｃｄを調整する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−８４１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、外付けのコンデンサで遅延時間Ｔｄを調整する場合、容量値Ｃｄのばらつき（例えば±１０％）が直接、遅延時間Ｔｄのばらつきとして現れてしまう。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するために考案されたものであり、遅延回路を以下のように構成する。
【０００７】
複数の定電流源と遅延時間調整端子の夫々の間に設けられた複数のスイッチと、複数のスイッチをオンオフ制御する制御回路と、遅延時間調整端子の電圧と基準電圧を比較するコンパレータ回路とを備え、制御回路は信号入力端子に信号が入力されてから所定の時間ごとに複数のスイッチを順次オンし、遅延時間調整端子の電圧が基準電圧を超えたことをコンパレータ回路が検出するまでの時間を遅延時間とする、遅延回路。
【発明の効果】
【０００８】
本発明の遅延回路に寄れば、外付けの抵抗のバラツキが遅延時間に影響することが無いので、遅延時間のばらつきを小さくする事が可能である。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の遅延回路の構成を示す回路図である。
【図２】本実施形態の遅延回路のタイミングチャートである。
【図３】従来の遅延回路を示す回路図である。
【図４】従来の遅延回路のタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明の遅延回路を、図面を参照して説明する。
図１は、本実施形態の遅延回路の構成を示す回路図である。
遅延回路は、電源端子１、信号入力端子２、遅延時間調整端子３、及び出力端子４、基準電圧回路１０、発振回路１１、カウンタ回路１２、定電流源１３、２３、３３、４３、スイッチ２４、３４、４４、コンパレータ回路１６、を備えている。遅延時間調整端子３は、遅延時間調整用の抵抗１７が接続される。発振回路１１とカウンタ回路１２は、スイッチ２４、３４、４４をオンオフ制御する制御回路を構成する。
【００１１】
コンパレータ回路１６は、反転入力端子が基準電圧回路１０に接続され、非反転入力端子が遅延時間調整端子３に接続され、出力端子は遅延回路の出力端子４に接続される。基準電圧回路１０は、もう一方の端子が接地端子に接続される。発振回路１１は、入力端子が信号入力端子２に接続され、出力端子（ノードＡ）がカウンタ回路１２の入力端子に接続される。定電流源１３は、一方の端が電源端子１に接続され、他方の端子が遅延時間調整端子３に接続される。定電流源２３は、一方の端が電源端子１に接続され、他方の端子がスイッチ２４の一方の端子に接続される。定電流源３３は、一方の端が電源端子１に接続され、他方の端子がスイッチ３４の一方の端子に接続される。定電流源４３は、一方の端が電源端子１に接続され、他方の端子がスイッチ４４の一方の端子に接続される。スイッチ２４は、他方の端子が遅延時間調整端子３に接続され、制御端子がカウンタ回路１２の出力端子Ｂ１に接続される。スイッチ３４は、他方の端子が遅延時間調整端子３に接続され、制御端子がカウンタ回路１２の出力端子Ｂ２に接続される。スイッチ４４は、他方の端子が遅延時間調整端子３に接続され、制御端子がカウンタ回路１２の出力端子Ｂ３に接続される。
【００１２】
次に、図２のタイミングチャートを用いて、本実施形態の遅延回路の動作を説明する。
初期状態において、遅延時間調整端子３の電圧Ｖ３は、抵抗１７の抵抗値と電流源１３が流す電流値の積となる。信号入力端子２に検出信号Ｖｓが入力されると、発振回路１１はクロック（Ａ）を出力する。カウンタ回路１２は、入力されたクロックに応じて出力端子Ｂ１〜Ｂ３に順次制御信号を出力して、スイッチ２４〜４４を制御する。例えば、Ａのクロックが３つ入力される毎に、スイッチが順次オンする。
【００１３】
これにより、各電流源の電流が順次加算され、遅延時間調整端子３の電圧Ｖ３が上昇する。そして、遅延時間調整端子３の電圧Ｖ３が基準電圧１０の出力する基準電圧Ｖｒｅｆを超えると、コンパレータ１６は出力信号Ｖｏｕｔを反転し出力する。
【００１４】
遅延時間Ｔｄは、発振回路１１とカウンタ回路１２で決定される。また、遅延時間Ｔｄの精度は、発振回路１１のクロックの精度である。従って、発振回路１１はトリミング等の手法を用いて高精度に調整可能である。
【００１５】
また、図２から明らかなように、遅延時間調整端子３の電圧Ｖ３は、電流源の電流と抵抗１７の抵抗値の積によって階段状に上昇する。従って、基準電圧Ｖｒｅｆは、スイッチ４４がオフしている時の電圧Ｖ３とオンした時の電圧Ｖ３の中間の電圧になるように、例えば、抵抗１７を選択する。このようにすると、抵抗１７の抵抗値が数％ばらついても、遅延時間Ｔｄに影響しないので、高精度な遅延回路が実現可能である。
【００１６】
なお、電流源の電流を適宜選択することで、抵抗１７の抵抗値のばらつき量に対応することが可能である。
また、遅延時間Ｔｄの設定は、基準電圧Ｖｒｅｆをトリミングなどで調整することで調整することが可能である。
また、定電流源１３によって常に遅延時間調整端子３に電流を流す構成としたが、定電流源１３を削除してもよい。
【符号の説明】
【００１７】
１  電源端子
２  信号入力端子
３  遅延時間調整端子
４  出力端子
１０  基準電圧回路
１１、発振回路
１２、カウンタ回路
１３、２３、３３、４３  定電流源
１６、コンパレータ回路
【図１】
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【図２】
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【図３】
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【図４】
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