(57)【要約】【課題】リーク電流を抑制しつつ電流増幅率を大きくする。【解決手段】半導体デバイス１は、半導体層３ａの表面から内部にかけて絶縁膜７により絶縁されて埋め込まれたゲート電極５を備え、絶縁膜７を介してゲート電極５に沿って半導体層３ａの表面側から順に第１導電型の第１半導体領域９、第２導電型の第２半導体領域１１、第１導電型の第３半導体領域１３が配置された構造を有している。ゲート電極５は、ゲート電極５への電圧印加によって第１半導体領域９と第２半導体領域１１の境界もしくは第２半導体領域１１と第３半導体領域１３の境界又はそれらの両方の境界に反転層が形成されない位置に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層の表面から内部にかけて絶縁膜により絶縁されて埋め込まれた電極を備え、
前記絶縁膜を介して前記電極に沿って前記半導体層の表面側から順に第１導電型の第１半導体領域、第２導電型の第２半導体領域、第１導電型の第３半導体領域が配置された構造を有し、
前記電極は、前記電極への電圧印加によって前記第１半導体領域と前記第２半導体領域の境界もしくは前記第２半導体領域と前記第３半導体領域の境界又はそれらの両方の境界に反転層が形成されない位置に配置されていることを特徴とする半導体デバイス。
【請求項２】
半導体層の表面から内部にかけて絶縁膜により絶縁されて埋め込まれた電極を備え、
前記絶縁膜を介して前記電極に沿って前記半導体層の表面側から順に第１導電型の第１半導体領域、第２導電型の第２半導体領域、第１導電型の第３半導体領域が配置された構造を有し、
前記第１半導体領域と前記第２半導体領域の境界と前記電極との間の距離、もしくは前記第２半導体領域と前記第３半導体領域の境界と前記電極との間の距離、又はそれらの両方の距離は、前記第２半導体領域と前記電極との間の距離に比べて大きくなっていることを特徴とする半導体デバイス。
【請求項３】
前記電極と前記第１半導体領域の深さ方向の位置関係に関して、前記電極の上端部は前記第１半導体領域の下部よりも深い位置に配置されている、請求項１又は２に記載の半導体デバイス。
【請求項４】
前記電極と前記第３半導体領域の深さ方向の位置関係に関して、前記電極の下端部は前記第３半導体領域の上部よりも浅い位置に配置されている、請求項１から３のいずれか一項に記載の半導体デバイス。
【請求項５】
前記電極と前記第１半導体領域及び前記第２半導体領域の水平方向の位置関係に関して、前記第１半導体領域の下部と前記電極との間隔は、前記第２半導体領域と前記電極との間隔に比べて大きくなっている、請求項１から４のいずれか一項に記載の半導体デバイス。
【請求項６】
前記電極の断面形状は、上底が下底に比べて短い台形、又は上方側に凸となる凸形状である、請求項５に記載の半導体デバイス。
【請求項７】
前記電極と前記第２半導体領域及び前記第３半導体領域の水平方向の位置関係に関して、前記第３半導体領域の上部と前記電極との間隔は、前記第２半導体領域と前記電極との間隔に比べて大きくなっている、請求項１から５のいずれか一項に記載の半導体デバイス。
【請求項８】
前記電極の断面形状は、上底が下底に比べて長い台形、又は下方側に凸となる凸形状である、請求項７に記載の半導体デバイス。
【請求項９】
前記電極への電圧印加によって電流増幅率が可変である、請求項１から８のいずれか一項に記載の半導体デバイス。
【請求項１０】
前記電極は、前記半導体層を平面視して枠状に配置されている、請求項１から９のいずれか一項に記載の半導体デバイス。
【請求項１１】
請求項１から１０のいずれか一項に記載の半導体デバイスを光検出素子として備えている撮像装置。
【請求項１２】
半導体層の表面から内部にかけて絶縁膜により絶縁されて埋め込まれた電極を備え、前記絶縁膜を介して前記電極に沿って前記半導体層の表面側から順に第１導電型の第１半導体領域、第２導電型の第２半導体領域、第１導電型の第３半導体領域が配置された構造を有する半導体デバイスを製造する際に、
前記電極を、前記電極への電圧印加によって前記第１半導体領域と前記第２半導体領域の境界もしくは前記第２半導体領域と前記第３半導体領域の境界又はそれらの両方の境界に反転層が形成されない位置に配置することを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス及びその製造方法並びに撮像装置に関するものである。
【背景技術】
【０００２】
光検出素子として、フォトダイオードは製造方法が簡単でかつ安定した光電流を検出できる。そこで、フォトダイオードは光検出素子としてよく利用されている。しかし、フォトダイオードは光照射時に得られる光電流が微弱である。したがって、低照度での受光感度をよくするには受光面積の大きなフォトダイオードが必要である。
【０００３】
バイポーラ構造を有するフォトトランジスタは、コレクタ−ベース間で構成するフォトダイオードで得られる光電流をエミッタから出力する時に、バイポーラ構造が有する物性によって電流を増幅できる特徴を有する。この特徴を生かし、電流増幅率を可変にすることで光強度に対する光電流を可変にした縦型バイポーラ構造のフォトトランジスタ（半導体デバイス）が知られている（例えば特許文献１を参照。）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の半導体デバイスは、電流増幅率を大きくしたときに寄生ＭＯＳトランジスタに起因するリーク電流が大きくなるという問題があった。
【０００５】
本発明は、リーク電流を抑制しつつ電流増幅率を大きくすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体デバイスは、半導体層の表面から内部にかけて絶縁膜により絶縁されて埋め込まれた電極を備え、上記絶縁膜を介して上記電極に沿って上記半導体層の表面側から順に第１導電型の第１半導体領域、第２導電型の第２半導体領域、第１導電型の第３半導体領域が配置された構造を有し、上記電極は、上記電極への電圧印加によって上記第１半導体領域と上記第２半導体領域の境界もしくは上記第２半導体領域と上記第３半導体領域の境界又はそれらの両方の境界に反転層が形成されない位置に配置されていることを特徴とするものである。
【発明の効果】
【０００７】
本発明の半導体デバイスは、リーク電流を抑制しつつ電流増幅率を大きくすることができる。
【図面の簡単な説明】
【０００８】
【図１】半導体デバイスの一実施例を説明するための概略的な断面図である。
【図２】同実施例を説明するための概略的な平面図である。
【図３】同実施例を作製するための製造工程の一実施例を説明するための概略的な断面図である。
【図４】図３の続きの工程を説明するための概略的な断面図である。
【図５】図４の続きの工程を説明するための概略的な断面図である。
【図６】参考例の光検出素子の一例を説明するための概略的な断面図である。
【図７】縦型バイポーラ構造をもつ光検出素子におけるゲート電極電圧と光電流と照度の関係を説明するための図である。
【図８】他の実施例を説明するための概略的な断面図である。
【図９】さらに他の実施例を説明するための概略的な断面図である。
【図１０】さらに他の実施例を説明するための概略的な断面図である。
【図１１】さらに他の実施例を説明するための概略的な断面図である。
【図１２】さらに他の実施例を説明するための概略的な断面図である。
【図１３】さらに他の実施例を説明するための概略的な断面図である。
【図１４】さらに他の実施例を説明するための概略的な断面図である。
【発明を実施するための形態】
【０００９】
本発明の半導体デバイスにおいて、第１導電型とはＰ型又はＮ型を意味し、第２導電型とは第１導電型とは反対導電型のＮ型又はＰ型を意味する。
【００１０】
本発明の半導体デバイスの一態様は、半導体層の表面から内部にかけて絶縁膜により絶縁されて埋め込まれた電極を備え、上記絶縁膜を介して上記電極に沿って上記半導体層の表面側から順に第１導電型の第１半導体領域、第２導電型の第２半導体領域、第１導電型の第３半導体領域が配置された構造を有し、上記第１半導体領域と上記第２半導体領域の境界と上記電極との間の距離、もしくは上記第２半導体領域と上記第３半導体領域の境界と上記電極との間の距離、又はそれらの両方の距離は、上記第２半導体領域と上記電極との間の距離に比べて大きくなっているものである。
【００１１】
ここで、第１半導体領域と第２半導体領域の境界と電極との間の距離、第２半導体領域と第３半導体領域の境界と電極との間の距離、第２半導体領域と電極との間の距離とは、それぞれ最短の距離を意味する。
【００１２】
本発明の半導体デバイスの一実施形態において、上記電極と上記第１半導体領域の深さ方向の位置関係に関して、上記電極の上端部は上記第１半導体領域の下部よりも深い位置に配置されている。
【００１３】
本発明の半導体デバイスの他の実施形態において、上記電極と上記第３半導体領域の深さ方向の位置関係に関して、上記電極の下端部は上記第３半導体領域の上部よりも浅い位置に配置されている。
【００１４】
本発明の半導体デバイスのさらに他の実施形態において、上記電極と上記第１半導体領域及び上記第２半導体領域の水平方向の位置関係に関して、上記第１半導体領域の下部と上記電極との間隔は、上記第２半導体領域と上記電極との間隔に比べて大きくなっている。この実施形態において、上記電極の断面形状は、例えば、上底が下底に比べて短い台形、又は上方側に凸となる凸形状である。ただし、この実施形態における上記電極の断面形状はこれらに限定されない。
【００１５】
本発明の半導体デバイスのさらに他の実施形態において、上記電極と上記第２半導体領域及び上記第３半導体領域の水平方向の位置関係に関して、上記第３半導体領域の上部と上記電極との間隔は、上記第２半導体領域と上記電極との間隔に比べて大きくなっている。この実施形態において、上記電極の断面形状は、例えば、上底が下底に比べて長い台形、又は下方側に凸となる凸形状である。ただし、この実施形態における上記電極の断面形状はこれらに限定されない。
【００１６】
本発明の半導体デバイスは、上記実施形態の構成の組み合わせを含む。なお、本発明の半導体デバイスの構成は、上記実施形態の構成及びそれらの組み合わせの構成に限定されるものではない。
【００１７】
本発明の半導体デバイスのさらに他の実施形態は、上記電極への電圧印加によって電流増幅率が可変である。
【００１８】
本発明の半導体デバイスのさらに他の実施形態において、例えば、上記電極は、上記半導体層を平面視して枠状に配置されている。ただし、本発明の半導体デバイスは、上記電極が枠状に形成されていない構成を含む。
【００１９】
本発明の撮像装置は、本発明の半導体デバイスを光検出素子として備えているものである。このような撮像装置は、例えば、写真機、車載用カメラ、医療用カメラ、静脈認証用カメラ、赤外線カメラなどである。ただし、本発明の撮像装置はこれらに限定されない。
【００２０】
本発明の半導体デバイスの製造方法は、半導体層の表面から内部にかけて絶縁膜により絶縁されて埋め込まれた電極を備え、上記絶縁膜を介して上記電極に沿って上記半導体層の表面側から順に第１導電型の第１半導体領域、第２導電型の第２半導体領域、第１導電型の第３半導体領域が配置された構造を有する半導体デバイスを製造する際に、上記電極を、上記電極への電圧印加によって上記第１半導体領域と上記第２半導体領域の境界もしくは上記第２半導体領域と上記第３半導体領域の境界又はそれらの両方の境界に反転層が形成されない位置に配置する。
【００２１】
本発明の半導体デバイスの実施形態について説明する。ここで、埋め込まれた電極を埋め込みゲート電極とし、第１半導体領域をエミッタ領域とし、第２半導体領域をベース領域とし、第３半導体領域をコレクタ領域として説明する。
【００２２】
本発明の半導体デバイスの実施形態では、埋め込みゲート電極の部分において寄生ＭＯＳトランジスタが形成される。さらに、本発明の半導体デバイスの実施形態では、エミッタ領域もしくはコレクタ領域又はそれらの両方の領域は、ベース領域と比較して、埋め込みゲート電極から離れている。したがって、エミッタ領域、ベース領域、コレクタ領域と埋め込みゲート電極で形成される寄生ＭＯＳトランジスタ構造において、暗電流（リーク電流）がエミッタ、コレクタ間に流れることはない。
【００２３】
また、コレクタ領域が埋め込みゲート電極から離れている場合には、本発明の半導体デバイスの実施形態は、これに加えてゲート電界によって引き起こされるコレクタからベースへ流れ込む暗電流も抑えることができる。
【００２４】
したがって、本発明の半導体デバイスの実施形態は、暗電流（リーク電流）を抑制しつつ電流増幅率を大きくすることができる。そして、本発明の半導体デバイスの実施形態は、光検出素子として用いられるときに、光照射時の感度を大きくすることができる。
【００２５】
本発明の半導体デバイスの実施形態において、これら暗電流を抑える効果がある一方で、埋め込みゲート電極による空乏層のベース領域に対するベース幅変調効果はそのままである。したがって、本発明の半導体デバイスの実施形態は、寄生ＭＯＳトランジスタに起因の暗電流を増やすことなく、埋め込みゲート電極への電圧印加によってベース領域が空乏化し、電流増幅率を可変できる。
【００２６】
次に、図面を参照して本発明の実施例を説明する。
図１は、半導体デバイスの一実施例を説明するための概略的な断面図である。図２は、同実施例を説明するための概略的な平面図である。図１の断面は図２のＡ−Ａ位置に対応している。図２では半導体基板よりも上層側の構造は透視されている。
【００２７】
複数の光検出素子（半導体デバイス）１が半導体基板３に形成されている。半導体基板３は例えばＮ型不純物が導入されたＮ型のシリコン基板３ａ（Ｎ＋基板）と、その表面にエピタキシャル成長によって形成されたＮ型のエピタキシャル層３ｂ（半導体層）で構成されている。なお、本発明において、半導体層は、エピタキシャル層に限定されない。本発明において、半導体層は、例えば、バルクシリコン層であってもよいし、シリコン以外の半導体材料からなる半導体層であってもよいし、積層された複数の半導体層で形成されていてもよい。
【００２８】
複数の光検出素子１は例えばマトリクス状の配列されている。光検出素子１は、ゲート電極５（電極）、ゲート絶縁膜７（絶縁膜）、エミッタ領域９（第１半導体領域）、ベース領域１１（第２半導体領域）及びコレクタ領域１３（第３半導体領域）を備えている。
【００２９】
ゲート電極５は、エピタキシャル層３ｂの表面から内部にかけてエピタキシャル層３ｂに埋め込まれて配置されている。例えば、ゲート電極５を埋め込むためのトレンチ（溝）の寸法は、幅寸法が１μｍ（マイクロメートル）程度、深さ方向の寸法が５μｍ程度である。例えば、ゲート電極５は不純物が導入されたポリシリコンで形成されている。ただし、ゲート電極５の材料は、ポリシリコンに限定されず、他の半導体材料又は導電材料であってもよい。
【００３０】
ゲート電極５は例えば平面視して網目状に配置されている。ゲート電極５が埋め込まれているトレンチで囲まれた領域ごとに光検出素子１が形成されている。ゲート電極５の上端部はエピタキシャル層３ｂの上面に対してシリコン基板３ａ側に配置されている。ゲート電極５の上部は、ゲート電極５の形成後にトレンチに埋め込まれた埋め込み絶縁膜で覆われている。
【００３１】
ゲート絶縁膜７はゲート電極５とエピタキシャル層３ｂの間に配置されている。ゲート絶縁膜７はゲート電極５とエピタキシャル層３ｂを絶縁している。ゲート絶縁膜７は例えば厚みが２０ｎｍ（ナノメートル）程度の酸化シリコン膜で形成されている。ただし、ゲート絶縁膜７の材料は、酸化シリコン膜に限定されず、ゲート電極５とエピタキシャル層３ｂを絶縁できる材料であればよい。
【００３２】
エミッタ領域９（Ｎ＋）はエピタキシャル層３ｂの表面に形成されている。エミッタ領域９は光検出素子１ごとに設けられている。エミッタ領域９はエピタキシャル層３ｂにＮ型不純物（第１導電型）が導入されて形成されている。エミッタ領域９はゲート絶縁膜から離間して配置されている。エミッタ領域９の底部の位置はゲート電極５の上端部よりも浅い位置に配置されている。
【００３３】
ベース領域１１（Ｐ）はエミッタ領域９の下方のエピタキシャル層３ｂに形成されている。ベース領域１１は光検出素子１ごとに設けられている。ベース領域１１はエピタキシャル層３ｂにＰ型不純物（第２導電型）が導入されて形成されている。ベース領域１１はゲート絶縁膜７及びエミッタ領域９に隣接している。ベース領域１１の底部の位置はゲート電極５の下端部よりも浅い位置に配置されている。
【００３４】
コレクタ領域１３（Ｎ−）は、ベース領域１１の下方のエピタキシャル層３ｂによって構成されている。コレクタ領域１３はゲート絶縁膜７及びベース領域１１に隣接している。コレクタ領域１３の底部の位置はゲート電極５の下端部よりも深い位置に配置されている。隣り合う光検出素子１間で、コレクタ領域１３はゲート電極５の下方で連続している。コレクタ領域１３の下方にシリコン基板３ａが配置されている。
【００３５】
エミッタ領域９、ベース領域１１、コレクタ領域１３の不純物濃度プロファイルは、エピタキシャル層３ｂの表面側からシリコン基板３ａ側に向かってベース領域１１の不純物濃度が小さくなるように傾斜している。
【００３６】
エピタキシャル層３ｂの上に層間絶縁膜１５が形成されている。層間絶縁膜１５にコンタクトホール１７が設けられている。コンタクトホール１７はエミッタ領域９の上方に設けられている。コンタクトホール１７内に導電材料、例えばタングステンやアルミニウムなどが充填されている。
【００３７】
層間絶縁膜１５上に例えばアルミニウムからなる金属配線パターン１９が形成されている。金属配線パターン１９はコンタクトホール１７内に充填された導電材料を介してエミッタ領域９と電気的に接続されている。なお、ゲート電極５の電位は図１及び図２に示された領域の外側でとられている。層間絶縁膜１５上に最終保護膜等が形成されている。
【００３８】
光検出素子１において、エミッタ領域９、ベース領域１１及びコレクタ領域１３によって縦型バイポーラトランジスタが形成されている。バイポーラトランジスタは準中性ベース領域幅が変化すると電流増幅率が変化する。光検出素子１では、ゲート電極５への電圧印加により、準中性ベース領域のゲート電極５付近の空乏層幅が変化して電流増幅率が変化する。
【００３９】
また、光検出素子１において、ゲート電極５、ゲート絶縁膜７、エミッタ領域９（ソース）、ベース領域１１（チャンネル）、コレクタ領域１３（ドレイン）で構成される寄生ＭＯＳトランジスタが形成されている。
【００４０】
この実施例の光検出素子１では、ゲート電極５の上端部をエミッタ領域９から離す構造となっている。ゲート電極５とエミッタ領域９の深さ方向の位置関係に関して、ゲート電極５の上端部はエミッタ領域９の下部よりも深い位置に配置されている。これにより、エミッタ領域９とベース領域１１の境界とゲート電極５との間の最短の距離は、ベース領域１１とゲート電極５との間の最短の距離に比べて大きくなっている。
【００４１】
これにより、この実施例の光検出素子１は、ゲート電極５への電圧印加時に、ベース領域１１にＮ型の反転層もしくはチャネルが形成されても、エミッタ領域９とベース領域１１の境界にＮ型の反転層もしくはチャネルが形成されない状態を作り出すことができる。したがって、この実施例の光検出素子１は、寄生ＭＯＳトランジスタにリーク電流が流れない効果が得られる。つまり、この実施例の光検出素子１は、暗電流を大きくすることなく（リーク電流を抑制しつつ）電流増幅率を大きくすることができる。
【００４２】
なお、ゲート電極５の上端部をエミッタ領域９から離す距離（最短の距離）は、ゲート電界によって誘起される反転層もしくはチャネルがエミッタ領域９に届かないぎりぎりの距離に設定されることが好ましい。この距離はゲート絶縁膜７の厚みやチャネル濃度、ゲート電極５に印加される電圧の大きさなどに依存する。この距離は、例えばゲート絶縁膜７の厚みが２０〜５０ｎｍ程度、チャネル濃度が１×１０16〜１×１０17／ｃｍ3程度の場合であれば、０.２〜０.５μｍ程度となる。
【００４３】
このようにしてゲート電極５がエミッタ領域９から離された構成であっても、ゲート電極５に電圧を印加してベース領域１１内へ空乏層を拡げることで、フォトトランジスタの電流増幅率を増加させ、光電流を増加させることができる。
【００４４】
図３から図５は、図１及び図２を参照して説明した光検出素子の実施例を作製するための製造工程の一実施例を説明するための概略的な断面図である。図３から図５の中のかっこ数字は以下に説明する各工程のかっこ数字に対応している。図３から図５を参照してこの製造方法例を説明する。
【００４５】
（１）例えば低抵抗のＮ型のシリコン基板３ａの上に、コレクタ領域１３となるＮ型のエピタキシャル層３ｂをもつ半導体基板３を準備する。シリコン基板３ａの抵抗率は例えば６ｍΩｃｍ（ミリオームセンチメートル）程度である。エピタキシャル層３ｂの抵抗率は例えば１Ωｃｍ程度である。エピタキシャル層３ｂの厚みは例えば２０μｍ程度である。
【００４６】
（２）既知の方法により、エピタキシャル層３ｂの表面にゲート電極５を埋め込むためのトレンチを形成する。そのトレンチ部分にゲート絶縁膜７を介してドープドポリシリコンを埋め込んでゲート電極５を形成する。トレンチの幅は１μｍ程度、深さは５μｍ程度である。ゲート絶縁膜７の厚みは例えば２０ｎｍ程度である。
【００４７】
（３）ドープドポリシリコンに対してエッチバック処理を行って、エミッタ接合深さよりも深くなる部分までゲート電極５の上部をエッチングする。その後、トレンチの上部を例えば酸化シリコン膜からなる埋め込み絶縁膜で埋め込む。なお、エミッタ接合深さとは、エミッタ領域９とベース領域１１の境界（接合）の深さ位置である（図１を参照。）。
【００４８】
（４）例えば、エピタキシャル層３ｂの上にマスク用膜２１を形成する。マスク用膜２１は例えば厚みが４００ｎｍの酸化シリコン膜である。写真製版技術及びエッチング技術によって、マスク用膜２１に対して光検出素子１（図１を参照。）の形成領域に対応する位置に開口を形成する。イオン注入技術により、マスク用膜２１の開口を介してエピタキシャル層３ｂにＰ型不純物（＋印参照。）、例えばボロンイオンを注入してベース注入を行う。ボロン注入条件は、例えば、加速エネルギーが３０ｋｅＶ、ドーズ量が３.２×１０13ｃｍ-2である。
【００４９】
（５）マスク用膜２１を残した状態で、上記工程（４）で注入されたＰ型不純物の熱拡散処理を行って、ベース領域１１を形成する。熱拡散処理の条件は、例えば温度が１１５０℃、時間が５０分である。マスク用膜２１を除去する。
【００５０】
（６）ベース領域１１上でゲート電極５の近傍に開口をもつマスク用膜２５を形成する。イオン注入技術により、マスク用膜２５の開口を介してエピタキシャル層３ｂ（ベース領域１１）にＰ型不純物（＋印参照。）、例えばボロンイオンを注入する。このボロン注入は、後述するエミッタ注入で注入されるＮ型不純物よりも深い位置にボロンイオンが注入されるように行われる。ボロン注入条件は、例えば、加速エネルギーが１８０ｋｅＶ、ドーズ量が１.０×１０13ｃｍ-2である。
【００５１】
（７）マスク用膜２５を除去する。ベース領域１１上に開口をもつマスク用膜２７を形成する。イオン注入技術により、マスク用膜２７の開口を介してエピタキシャル層３ｂ（ベース領域１１）にＮ型不純物（−印参照。）、例えばリンイオンを注入する。リン注入条件は、例えば、加速エネルギーが５０ｋｅＶ、ドーズ量が６.０×１０15ｃｍ-2である。
【００５２】
（８）マスク用膜２７を残した状態で、熱処理を行って上記工程（６），（７）で注入されたＰ型不純物とＮ型不純物を活性化させてエミッタ領域９を形成する。熱処理の条件は、例えば温度が９２０℃、時間が４０分である。マスク用膜２７を除去する。
【００５３】
（９）既知の方法により、エピタキシャル層３ｂ上に層間絶縁膜１５、コンタクトホール１７、金属配線パターン１９、最終保護膜などを形成する（図１を参照。）。
【００５４】
なお、本発明の半導体デバイス、例えば図１に示された光検出素子１を作製するための製造方法は、図１及び図３から図５を参照して説明した製造方法に限定されない。
【００５５】
図６は、光検出素子の参考例を説明するための概略的な断面図である。図６において、図１と同じ部分には同じ符号が付されている。
【００５６】
図６に示された光検出素子１０１は、図１に示された光検出素子１と比較して、ゲート電極１０３及びゲート絶縁膜１０５の配置深さが異なっている。ゲート電極１０３及びゲート絶縁膜１０５の上端部はエピタキシャル層３ｂの表面の近傍に配置されている。
【００５７】
ゲート電極１０３の側面に接しているゲート絶縁膜１０５の厚みはほぼ均一である。光検出素子１０１では、エミッタ領域９とベース領域１１の境界とゲート電極１０３との間の最短の距離は、ベース領域１１とゲート電極１０３との間の最短の距離と同じになっている。
【００５８】
光検出素子１０１において、ゲート電極１０３、ゲート絶縁膜１０５、エミッタ領域９、ベース領域１１、コレクタ領域１３で構成される寄生ＭＯＳトランジスタ１０７が形成されている。
【００５９】
図７は、縦型バイポーラ構造をもつ光検出素子におけるゲート電極電圧と光電流と照度の関係を説明するための図である。図７において、縦軸は光電流（アンペア（Ａ））を示す。横軸は照度（ルクス（Ｌｘ））を示す。ゲート電極電圧は０Ｖ（ボルト）、３Ｖ、３.５Ｖ及び４Ｖの４種類である。
【００６０】
図７に示されるように、縦型バイポーラ構造の光検出素子において、ゲート電極への電圧印加の大きさによって電流増幅率が変化する。しかし、光検出素子１０１には寄生ＭＯＳトランジスタ１０７が存在している。光検出素子１０１において、ゲート電極１０３に電圧が印加されると、バイポーラ動作と同時に寄生ＭＯＳトランジスタ１０７が動作する。このため、光検出素子１０１をフォトトランジスタとして動作させたときに、光照射時に発生する光電流以外に寄生ＭＯＳトランジスタ１０７が流す電流が付加される。このため、光検出素子１０１は、暗電流が大きく、図１に示された光検出素子１と比較して、低照度での感度が低下する。
【００６１】
寄生ＭＯＳトランジスタ１０７のしきい値は、光検出素子１０１の電流増幅率に関与するベース領域１１の不純物濃度プロファイルの形成条件に影響されるので、寄生ＭＯＳトランジスタ１０７のみを独立して制御できない。例えば、電流増幅率の最適化のためにベース領域１１の不純物濃度を薄くすることがある。また、セルの微細化によってセル領域のうち寄生ＭＯＳトランジスタ１０７が占める領域の割合が相対的に大きくなることもある。このような場合、寄生ＭＯＳトランジスタ１０７の暗電流への寄与が大きくなり、セル全体の暗電流が増加してしまう。
【００６２】
このような不具合に対して、図１及び図２を参照して説明した実施例の光検出素子１は、上述のように寄生ＭＯＳトランジスタの動作を抑制でき、暗電流を大きくすることなく電流増幅率を大きくすることができる。
【００６３】
図８は、他の実施例を説明するための概略的な断面図である。図８において、図１と同じ部分には同じ符号が付されている。
【００６４】
この実施例の光検出素子２９のゲート電極５は、図１に示された光検出素子１のゲート電極５と比較して、上端部及び下端部が浅い位置に配置されている。ゲート電極５の上端部は、エミッタ領域９の底部及びベース領域１１の上部よりも浅い位置に配置されている。ゲート電極５の下端部はベース領域１１の底部及びコレクタ領域１３の上部よりも浅い位置に配置されている。
【００６５】
この実施例の光検出素子２９では、ゲート電極５の下端部をコレクタ領域１３から離す構造となっている。ベース領域１１とコレクタ領域１３の境界とゲート電極５との間の距離は、ベース領域１１とゲート電極５との間の距離に比べて大きくなっている。つまり、ゲート電極５は、ゲート電極５へ印加される電圧の大きさが制御されることによって、ベース領域１１に反転層が形成されるがベース領域１１とコレクタ領域１３の境界には反転層が形成されないようにできる位置に配置されている。
【００６６】
光検出素子２９は、ベース領域１１にＮ型の反転層もしくはチャネルが形成されても、ベース領域１１とコレクタ領域１３の境界にＮ型の反転層もしくはチャネルが形成されない状態を作り出すことができる。したがって、光検出素子２９は、図１に示された光検出素子１と同様に、寄生ＭＯＳトランジスタにリーク電流が流れない効果が得られる。つまり、光検出素子２９は、暗電流を大きくすることなく電流増幅率を大きくすることができる。
【００６７】
また、光検出素子２９は、ゲート電極５と出力端子として電界がかかるコレクタ領域１３が水平方向に関してオーバーラップしていないため、ベース領域１１、コレクタ領域１３間の逆方向リークを抑えることができるという効果もある。この結果、フォトトランジスタのオフ状態におけるベース領域１１の蓄積電荷の抜けを防止できるという効果が得られる。
【００６８】
ゲート電極５の下端部をコレクタ領域１３から離す距離（最短の距離）は、ゲート電界によって誘起される反転層もしくはチャネルがコレクタ領域１３に届かずかつコレクタ、ベース接合のリーク電流を増加させない、ぎりぎりの距離に設定されることが好ましい。この距離は、例えばゲート絶縁膜７の厚みが２０〜５０ｎｍ程度、チャネル濃度が１×１０16〜１×１０17／ｃｍ3程度の場合であれば、０.５〜１.０μｍ程度となる。
【００６９】
このようにしてゲート電極５がコレクタ領域１３から離された構成であっても、ゲート電極５に電圧を印加してベース領域１１内へ空乏層を拡げることで、フォトトランジスタの電流増幅率を増加させ、光電流を増加させることができる。
【００７０】
光検出素子２９のゲート電極５は、例えば、図３（２）を参照して説明した上記工程（２）においてトレンチにゲート電極５を埋め込む前に埋め込み絶縁膜を埋め込み、その後トレンチにゲート電極５を埋め込むことによって形成され得る。また、図３（３）を参照して説明した上記工程（３）と同様にドープドポリシリコンに対してエッチバック処理を行う際に、ゲート電極５の上端部の位置がエミッタ接合深さよりも浅くなるようにエッチバック処理を行う。なお、光検出素子２９のゲート電極５の形成方法はこれに限定されない。
【００７１】
図９は、さらに他の実施例を説明するための概略的な断面図である。図９において、図１と同じ部分には同じ符号が付されている。
【００７２】
この実施例の光検出素子３１のゲート電極５は、図１に示された光検出素子１のゲート電極５と比較して、下端部が浅い位置に配置されている。ゲート電極５の下端部の位置は、例えば図８に示された光検出素子２９のゲート電極５の下端部の位置と同じである。
【００７３】
この実施例の光検出素子３１は、図１を参照して説明した光検出素子１の作用及び効果と、図８を参照して説明した光検出素子２９の作用及び効果の両方を得ることができる。  なお、ゲート電極５の上端部をエミッタ領域９から離す距離（最短の距離）及びゲート電極５の下端部をコレクタ領域１３から離す距離（最短の距離）は、例えば図１を参照して説明した実施例における距離と図８を参照して説明した実施例における距離に準ずる。
【００７４】
なお、光検出素子３１のゲート電極５は、例えば、図３（２）を参照して説明した上記工程（２）においてトレンチにゲート電極５を埋め込む前に埋め込み絶縁膜を埋め込み、その後トレンチにゲート電極５を埋め込むことによって形成され得る。ただし、光検出素子３１のゲート電極５の形成方法はこれに限定されない。
【００７５】
次に、ゲート電極の断面形状を変化させることによって上記実施例と同等の効果を得ることができる実施例について説明する。
図１０は、さらに他の実施例を説明するための概略的な断面図である。図１１は、さらに他の実施例を説明するための概略的な断面図である。図１０及び図１１において、図１と同じ部分には同じ符号が付されている。
【００７６】
図１０に示された光検出素子３３のゲート電極５、及び図１１に示された光検出素子３５のゲート電極５は、図１に示された光検出素子１のゲート電極５と比較して、上端部の位置及び断面形状が異なっている。それらのゲート電極５の上端部の位置は、例えばエミッタ領域９の下部よりも浅い位置に配置されている。
【００７７】
図１０に示された光検出素子３３のゲート電極５の断面形状は、上底が下底に比べて短い台形になっている。図１１に示された光検出素子３５のゲート電極５の断面形状は、上方側に凸となる凸形状になっている。
【００７８】
光検出素子３３及び光検出素子３５では、ゲート電極５を水平方向にエミッタ領域９から離す構造となっている。ゲート電極５とエミッタ領域９及びベース領域１１の水平方向の位置関係に関して、エミッタ領域９の下部とゲート電極５との最小の間隔は、ベース領域１１とゲート電極５との最小の間隔に比べて大きくなっている。つまり、光検出素子３３及び光検出素子３５では、エミッタ領域９とベース領域１１の境界とゲート電極５との間の最短の距離は、ベース領域１１とゲート電極５との間の最短の距離に比べて大きくなっている。これにより、光検出素子３３及び光検出素子３５は、図１を参照して説明した光検出素子１と同様の作用及び効果を得ることができる。
【００７９】
なお、光検出素子３３及び光検出素子３５の構造において、チャネル表面における電界を弱めることにより、エミッタ接合端部でチャネルが形成されないようなプロセス条件が設定されることが好ましい。
【００８０】
図１２は、さらに他の実施例を説明するための概略的な断面図である。図１３は、さらに他の実施例を説明するための概略的な断面図である。図１２及び図１３において、図１と同じ部分には同じ符号が付されている。
【００８１】
図１２に示された光検出素子３７のゲート電極５、及び図１３に示された光検出素子３９のゲート電極５は、図１に示された光検出素子１のゲート電極５と比較して、上端部の位置及び断面形状が異なっている。それらのゲート電極５の上端部の位置は、例えばエミッタ領域９の下部よりも浅い位置に配置されている。
【００８２】
図１２に示された光検出素子３７のゲート電極５の断面形状は、上底が下底に比べて長い台形になっている。図１３に示された光検出素子３９のゲート電極５の断面形状は、下方側に凸となる凸形状になっている。
【００８３】
光検出素子３７及び光検出素子３９では、ゲート電極５を水平方向にコレクタ領域１３から離す構造となっている。ゲート電極５とベース領域１１及びコレクタ領域１３の水平方向の位置関係に関して、コレクタ領域１３の上部とゲート電極５との最小の間隔は、ベース領域１１とゲート電極５との最小の間隔に比べて大きくなっている。つまり、光検出素子３７及び光検出素子３９では、ベース領域１１とコレクタ領域１３の境界とゲート電極５との間の最短の距離は、ベース領域１１とゲート電極５との間の最短の距離に比べて大きくなっている。これにより、光検出素子３７及び光検出素子３９は、図８を参照して説明した光検出素子２９と同様の作用及び効果を得ることができる。
【００８４】
光検出素子３３、光検出素子３５、光検出素子３７及び光検出素子３９の構造において、チャネル表面における電界を弱めることにより、エミッタ接合端部又はコレクタ接合端部でチャネルが形成されないようなプロセス条件が設定されることが好ましい。
【００８５】
また、図１４に示された光検出素子４１のゲート電極５のように、ゲート電極５の断面形状は上方側及び下方側の両方に凸形状を有していてもよい。光検出素子４１では、エミッタ領域９とベース領域１１の境界とゲート電極５との間の最短の距離、及びベース領域１１とコレクタ領域１３の境界とゲート電極５との間の最短の距離は、ベース領域１１とゲート電極５との間の最短の距離に比べて大きくなっている。これにより、光検出素子４１は、図９を参照して説明した光検出素子３１と同様の作用及び効果を得ることができる。
【００８６】
図１４ではゲート電極５の断面形状は上方側及び下方側の両方に凸形状であるが、上方側の部分及び下方側の部分のうち一方又は両方について端部の幅寸法が中央部よりも幅寸法が小さい台形であってもよい。
【００８７】
なお、凸形状の断面形状を有するゲート電極５の形状は、図１１、図１３及び図１４に示された凸形状に限定されず、例えば凸部が鋭角な凸形状や凸部が丸みを帯びた凸形状など、他の凸形状であってもよい。
【００８８】
また、図１０から図１４を参照して説明した各実施例のゲート電極５の上端部及び下端部の深さ方向の位置について、図１、図８又は図９を参照して説明した実施例のゲート電極５の上端部及び下端部の深さ方向の位置が適用されてもよい。このような構成によっても、上記実施例と同様の作用及び効果が得られる。
【００８９】
以上、本発明の実施例を説明したが、上記実施例での数値、材料、配置、個数等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００９０】
例えば、上記実施例では、光検出素子はＮＰＮバイポーラトランジスタであるが、本発明の光検出素子はＰＮＰバイポーラトランジスタであってもよい。ＰＮＰバイポーラトランジスタは、例えば実施例のＮＰＮバイポーラトランジスタを反対導電型にすることにより実現できる。
【００９１】
また、上記実施例では、ゲート電極５は平面視して枠状又は格子状であるが、本発明の光検出素子はこれに限定されない。本発明の光検出素子は、電極が平面視して枠状又は格子状でない構成、例えば枠状の一部分が切断された構成であってもよい。
【００９２】
また、上記実施例では、光検出素子はマトリクス状に配列されているが、本発明はこれに限定されない。本発明の光検出素子において複数の光検出素子の配列は任意であり、例えばハニカム配列などであってもよい。また、複数の光検出素子が配列されている領域内に他の素子、例えば読出しスイッチ用のトランジスタなどが配置されていてもよい。
【００９３】
なお、上記の説明では半導体デバイスの実施例として光検出素子について説明したが、本発明の半導体デバイスは光検出素子以外のデバイスにも適用可能である。
【符号の説明】
【００９４】
１，３１，３３，３５，３７，３９，４１  光検出素子（半導体デバイス）
３ｂ  エピタキシャル層（半導体層）
５  ゲート電極（電極）
７  ゲート絶縁膜（絶縁膜）
９  エミッタ領域（第１半導体領域）
１１  ベース領域（第２半導体領域）
１３  コレクタ領域（第３半導体領域）
【先行技術文献】
【特許文献】
【００９５】
【特許文献１】特開２０１３−１８７５２７公報
【図１】
2016152377.tif 000003
【図２】
2016152377.tif 000004
【図３】
2016152377.tif 000005
【図４】
2016152377.tif 000006
【図５】
2016152377.tif 000007
【図６】
2016152377.tif 000008
【図７】
2016152377.tif 000009
【図８】
2016152377.tif 000010
【図９】
2016152377.tif 000011
【図１０】
2016152377.tif 000012
【図１１】
2016152377.tif 000013
【図１２】
2016152377.tif 000014
【図１３】
2016152377.tif 000015
【図１４】
2016152377.tif 000016