(57)【要約】      （修正有）【課題】ピットを有する場合においても確実に電子ブロック機能を発揮する電子ブロック層を有し、高温動作時においても高発光効率な半導体発光素子を提供する。【解決手段】第１の導電型を有する第１の半導体層１２と、第１の半導体層１２上に形成され、第１の半導体層１２に生じた貫通転位ＴＤに起因する錐状のピットＰＴを有するピット形成層１３と、ピット形成層１３上に形成され、ピットを埋め込むように形成された埋込部１４Ａを有し、埋込部１４Ａの表面にピットに対応する凹部ＲＣを有する活性層１４と、凹部ＲＣを覆いつつ活性層１４上に形成された電子ブロック層１５と、電子ブロック層１５上に形成され、第１の導電型とは反対の導電型の第２の導電型を有する第２の半導体層１６と、を有し、活性層１４の凹部ＲＣは、活性層１４の積層方向における活性層１４内の位置にその頂点が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型を有する第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層に生じた貫通転位に起因する錐状のピットを有するピット形成層と、
前記ピット形成層上に形成され、前記ピットを埋め込むように形成された埋込部を有し、前記埋込部の表面に前記ピットに対応する凹部を有する活性層と、
前記凹部を覆いつつ前記活性層上に形成された電子ブロック層と、
前記電子ブロック層上に形成され、前記第１の導電型とは反対の導電型の第２の導電型を有する第２の半導体層と、を有し、
前記活性層の前記凹部は、前記活性層の積層方向における前記活性層内の位置にその頂点が形成されていることを特徴とする半導体発光素子。
【請求項２】
前記活性層は少なくとも１つの井戸層及び少なくとも１つの障壁層がそれぞれ交互に積層された多重量子井戸構造を有し、
前記電子ブロック層は、前記少なくとも１つの井戸層のうち、少なくとも前記電子ブロック層に最も近い井戸層を越える深さに達するように形成されていることを特徴とする請求項１に記載の半導体発光素子。
【請求項３】
前記埋込部は前記少なくとも１つの井戸層の各々に対応する少なくとも１つの埋込井戸部及び前記少なくとも１つの障壁層の各々に対応する少なくとも１つの埋込障壁部を有し、
前記少なくとも１つの埋込井戸部及び埋込障壁部の各々は、前記少なくとも１つの埋込井戸部及び埋込障壁部の各々のうち、１つの埋込障壁部の頂点における第１の頂角よりも、前記１つの埋込障壁部に隣接しかつ前記１つの埋込障壁部上に形成された１つの埋込井戸部の頂点における第２の頂角の方が小さくなるように構成されていることを特徴とする請求項２に記載の半導体発光素子。
【請求項４】
前記埋込部は複数の埋込井戸部を有し、
前記複数の埋込井戸部の各々は、前記第２の半導体層に近づくに従ってその頂点における頂角が徐々に大きくなるように構成されていることを特徴とする請求項２又は３に記載の半導体発光素子。
【請求項５】
前記埋込部は複数の埋込障壁部を有し、
前記複数の埋込障壁部の各々は、前記第２の半導体層に近づくに従ってその頂点における頂角が徐々に大きくなるように構成されていることを特徴とする請求項２乃至４のいずれか１つに記載の半導体発光素子。
【請求項６】
前記少なくとも１つの障壁層の各々は、第１の障壁層と前記第１の障壁層よりも大きなバンドギャップを有する第２の障壁層とからなることを特徴とする請求項２乃至５のいずれか１つに記載の半導体発光素子。
【請求項７】
前記ピット形成層は超格子構造を有していることを特徴とする請求項１乃至６のいずれか１つに記載の半導体発光素子。
【請求項８】
前記第１の半導体層、前記ピット形成層、前記活性層、前記電子ブロック層及び前記第２の半導体層の各々は、窒化物系半導体材料からなることを特徴とする請求項１乃至７のいずれか１つに記載の半導体発光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード（ＬＥＤ）などの半導体発光素子に関する。
【背景技術】
【０００２】
半導体発光素子は、通常、成長用基板上に、ｎ型半導体層、発光層及びｐ型半導体層からなる半導体構造層を成長し、それぞれｎ型半導体層及びｐ型半導体層に電圧を印加するｎ電極及びｐ電極を形成して作製される。窒化物系の半導体材料を用いた半導体発光素子を作製する場合、成長用基板としては、例えばサファイア基板が用いられる。
【０００３】
特許文献１には、ｎ型窒化物半導体層、Ｖピット発生層、中間層、多重量子井戸発光層及びｐ型窒化物半導体層が設けられ、多重量子井戸発光層に部分的にＶピットが形成され、Ｖピットの始点の平均的な位置が中間層内に位置した窒化物半導体発光素子が開示されている。また、特許文献２には、活性層及び障壁層からなり、活性層において貫通転位を囲みその周囲に拡がる界面により画定される障壁層と同一の材料からなる埋め込み部を有する窒化物半導体発光素子が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2013-41930号公報
【特許文献２】特開2000-232238号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えばサファイア基板など、窒化物半導体とは異なる材料の基板上に半導体層を成長して半導体発光素子を作製する場合、基板と半導体層との界面には両者の格子不整合によって結晶欠陥（ミスフィット転位）が発生する。この結晶欠陥は、結晶成長時に、半導体層の積層方向において半導体層を貫通するように形成されていく。この半導体層の積層方向に伸びる転位欠陥は貫通転位と呼ばれる。
【０００６】
貫通転位は、半導体層中の活性層に達した場合、非発光性再結合中心として機能し、発光効率が低下する一因となる。この貫通転位が活性層に達することを回避する手法として、貫通転位の先端を頂点とする錐上の凹部を形成することが知られている。この凹部はピットと呼ばれ、ピットの斜面は貫通転位を囲むように形成される。
【０００７】
ピットを形成した上で活性層を成長すると、活性層は、ピットの斜面上において他の部分（平坦な部分）よりも遅い成長速度で成長する。従って、ピットの近傍、すなわち貫通転位の近傍における活性層の層厚が小さくなり、その量子順位が活性層の他の部分に比べて高いものとなる。従って、キャリアが貫通転位に達することが抑制され、発光効率の低下を防止することが可能となる。
【０００８】
一方、ｎ型半導体層から流れてきた電子が活性層を越えてｐ型半導体層に向かうこと（ホットエレクトロンのオーバーフロー）を抑制するために、ｐ型半導体層と活性層との間に電子ブロック層を設けることが知られている。電子ブロック層を設けると、ｐ型半導体層にオーバーフローしようとする電子を活性層に留めることが可能となり、発光効率の向上に寄与することとなる。
【０００９】
ここで、ピットが形成されている場合、電子ブロック層はピット上にも形成される。電子ブロック層は、ピット部分においては、ピットに起因する活性層の傾斜面（ファセット）上に成長される。従って、ピット上の電子ブロック層の部分は、他の部分、すなわち平坦な活性層の部分上に形成される電子ブロック層の部分に比べて、その層厚が小さい。
【００１０】
ピット上の電子ブロック層の層厚が小さい場合、ピット上においては電子ブロック層として機能しなくなる場合がある。すなわち、電子のｐ型半導体層へのオーバーフローを抑制することができなくなる場合がある。また、電子が、電子ブロック層を越えて、ピット内、すなわち貫通転位にアクセスする場合がある。このピット部分における電子ブロック機能の低下は、大電流による駆動時、高温での駆動時には、発光効率の低下として明確に顕在化してくる。
【００１１】
本発明は上記した点に鑑みてなされたものであり、ピットを有する場合においても確実に電子ブロック機能を発揮する電子ブロック層を有し、高温動作時においても高発光効率な半導体発光素子を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明による半導体発光素子は、第１の導電型を有する第１の半導体層と、第１の半導体層上に形成され、第１の半導体層に生じた貫通転位に起因する錐状のピットを有するピット形成層と、ピット形成層上に形成され、ピットを埋め込むように形成された埋込部を有し、埋込部の表面にピットに対応する凹部を有する活性層と、凹部を覆いつつ活性層上に形成された電子ブロック層と、電子ブロック層上に形成され、第１の導電型とは反対の導電型の第２の導電型を有する第２の半導体層と、を有し、活性層の凹部は、活性層の積層方向における活性層内の位置にその頂点が形成されていることを特徴としている。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は実施例１に係る半導体発光素子の上面図であり、（ｂ）は実施例１に係る半導体発光素子におけるピット近傍の構成を示す部分的な断面図である。
【図２】（ａ）及び（ｂ）は、実施例１に係る半導体発光素子におけるピット及び埋込部の構造を示す断面図である。
【図３】（ａ）及び（ｂ）は、それぞれ実施例１に係る半導体発光素子及び比較例に係る半導体発光素子における埋込部の構造を示す断面図である。
【図４】（ａ）は、実施例１の変形例に係る半導体発光素子におけるピット近傍の構造を示す断面図であり、（ｂ）は、実施例１の変形例に係る半導体発光素子のバンド図である。
【図５】電子ブロック層としてのＡｌＧａＮ層におけるＡｌ組成及びその層厚と、電子がオーバーフローする確率と、の関係を示す図である。
【発明を実施するための形態】
【００１４】
以下に本発明の種々の実施例について詳細に説明する。
【実施例１】
【００１５】
図１（ａ）は、実施例１の半導体発光素子１０（以下、単に発光素子又は素子と称する場合がある）の上面を模式的に示す図である。図１（ｂ）は、発光素子１０の構造を示す断面図である。図１（ｂ）は、図１（ａ）のＶ−Ｖ線に沿った断面図である。発光素子１０は、基板１１上に半導体構造層ＳＣＬが形成された構造を有している。半導体構造層ＳＣＬ内には、基板１１と半導体構造層ＳＣＬとの間の格子不整合によって生じた貫通転位ＴＤが形成されている。半導体構造層ＳＣＬは、貫通転位ＴＤに起因する錐状のピットＰＴを有している。
【００１６】
本実施例においては、半導体構造層ＳＣＬが窒化物系半導体からなり、ピットＰＴが六角錐状のピットＰＴを有する場合について説明する。また、本実施例においては、半導体構造層ＳＣＬがＧａＮ系半導体からなる場合について説明する。また、基板１１は、例えばサファイアからなる。半導体構造層ＳＣＬは、サファイアにおけるＣ面上に成長した構成を有している。
【００１７】
発光素子１０は、基板１１上に形成されたｎ型半導体層（第１の半導体層）１２を有している。ｎ型半導体層１２は、例えばＳｉをドープしたＧａＮ層からなる。ｎ型半導体層１２は、基板１１との界面に生じたミスフィット転位がｎ型半導体層１２を貫通して形成された貫通転位ＴＤを有している。
【００１８】
発光素子１０は、ｎ型半導体層１２上に形成され、ｎ型半導体層１２に生じた貫通転位ＴＤに起因する錐状のピットＰＴを有するピット形成層１３を有している。具体的には、ピット形成層１３は、ｎ型半導体層１２を貫通してピット形成層１３内に至る貫通転位ＴＤを有している。すなわち、貫通転位ＴＤは、基板１１とｎ型半導体層１２との界面において発生し、ｎ型半導体層１２を貫通し、ピット形成層１３に至る深さで形成されている。また、ピット形成層１３は、ピット形成層１３内における貫通転位ＴＤの転位点を頂点ＶＴとする六角錐状のピットＰＴを有している。
【００１９】
ピットＰＴは、例えば、ピット形成層１３として超格子構造層を形成することによって、ピット形成層１３内に形成することができる。本実施例においては、ピット形成層１３は、少なくとも１つの井戸層（図示せず）及び少なくとも１つの障壁層（図示せず）からなる超格子（ＳＬＳ）構造を有する場合について説明する。
【００２０】
発光素子１０は、ピット形成層１３上に形成された活性層１４を有している。活性層１４は、ピットＰＴを埋め込むように形成された埋込部１４Ａを有している。また、活性層１４は、埋込部１４Ａの表面においてピットＰＴに対応する凹部ＲＣを有している。凹部ＲＣは錐状形状を有し、その頂点１４ＰはピットＰＴの頂点ＶＴに対応する位置に形成されている。すなわち、活性層１４の表面においては、ピットＰＴの残痕が凹部ＲＣとして残存している。
【００２１】
発光素子１０は、凹部ＲＣを覆いつつ活性層１４上に形成された電子ブロック層１５を有している。活性層１４の凹部ＲＣは、活性層１４の積層方向における活性層１４内の位置にその頂点１４Ｐが形成されている。具体的には、凹部ＲＣは、活性層１４の電子ブロック層１５との界面から、活性層１４内に至る深さＤを有している。電子ブロック層１５は、例えばＡｌＧａＮ層からなる。
【００２２】
発光素子１０は、電子ブロック層１５上に形成され、ｎ型半導体層１２とは反対の導電型を有するｐ型半導体層（第２の半導体層）１６を有している。ｐ型半導体層１６は、例えばＭｇをドープしたＧａＮ層からなる。なお、図示していないが、発光素子１０は、ｎ型半導体層１２及びｐ型半導体層１６にそれぞれ電圧を印加するｎ電極及びｐ電極を有している。なお、ｎ型半導体層１２、ピット形成層１３、活性層１４、電子ブロック層１５及びｐ型半導体層１６の全体を半導体構造層ＳＣＬと称する。なお、電子ブロック層１５はｐ型の導電型を有していてもよい。
【００２３】
図２（ａ）は、発光素子１０の活性層１４の構造を示す断面図である。図２（ａ）は、図１（ｂ）における破線で囲まれた部分ＡＡを拡大して示す部分拡大断面図である。活性層１４は、図２（ａ）に示すように、少なくとも１つ（本実施例においてはｎ個として説明する）の井戸層（ウェル層）Ｗ（１）〜Ｗ（ｎ）及び少なくとも１つ（同様にｎ個として説明する）の障壁層（バリア層）Ｂ（１）〜Ｂ（ｎ）がそれぞれ交互に積層された多重量子井戸（ＭＱＷ）構造を有している。本実施例においては、ｎ個の井戸層Ｗ（１）〜Ｗ（ｎ）はＩｎＧａＮ層からなり、ｎ個の障壁層Ｂ（１）〜Ｂ（ｎ）はＧａＮ層からなる。
【００２４】
具体的には、ピット形成層１３上に第１の障壁層Ｂ（１）が、第１の障壁層Ｂ（１）上に第１の井戸層Ｗ（１）が、第１の井戸層Ｗ（１）に第２の障壁層Ｂ（２）が積層されている。第２の障壁層Ｂ（２）上は、同様にして井戸層Ｗ（２）〜Ｗ（ｎ）及び障壁層Ｂ（３）〜Ｂ（ｎ）が交互に積層されている。また、ｐ型半導体層１６に最も近い井戸層である第ｎの井戸層Ｗ（ｎ）上には第（ｎ＋１）の障壁層Ｂ（ｎ＋１）が形成され、第（ｎ＋１）の障壁層Ｂ（ｎ＋１）上には電子ブロック層１５が形成されている。
【００２５】
埋込部１４Ａは、ｎ個の井戸層Ｗ（１）〜Ｗ（ｎ）及びｎ個の障壁層Ｂ（１）〜Ｂ（ｎ）の一部であってピットＰＴを埋め込むように形成された部分に対応する。図２（ｂ）は、埋込部１４Ａの詳細構造を示す図である。図２（ｂ）は、図２（ａ）における破線で囲まれた部分ＢＢを拡大して示す部分拡大断面図である。なお、図の明確さのため、図２（ｂ）においては、ハッチングを省略している。
【００２６】
埋込部１４Ａは、ｎ個の井戸層Ｗ（１）〜Ｗ（ｎ）の各々に対応するｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）とｎ個の障壁層Ｂ（１）〜Ｂ（ｎ）の各々に対応するｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）とを有している。なお、図２（ｂ）においては、ピット形成層１３側の２つの埋込井戸部ＩＷ（１）及びＩＷ（２）と２つの埋込障壁部ＩＢ（１）及びＩＢ（２）とを示している。
【００２７】
また、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々は、その表面（ｐ型半導体層１６側の表面）におけるピットＰＴの頂点ＶＴに対応する位置に頂点ＰＷ（１）〜ＰＷ（ｎ）をそれぞれ有している。また、ｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々は、その表面におけるピットＰＴの頂点ＶＴに対応する位置に頂点ＰＢ（１）〜ＰＢ（ｎ）をそれぞれ有している。なお、図２（ｂ）においては、ピット形成層１３側の２つの埋込井戸部ＩＷ（１）及びＩＷ（２）の頂点ＰＷ（１）及びＰＷ（２）と２つの埋込障壁部ＩＢ（１）及びＩＢ（２）の頂点ＰＢ（１）及びＰＢ（２）とを示している。
【００２８】
換言すれば、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々及びｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々は、それぞれの頂点からｐ型半導体層１６に向かって形成された傾斜面（ファセット）を有している。従って、埋込部１４Ａは、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々及びｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々の傾斜面が半導体構造層ＳＣＬの積層方向に沿って連続的に形成された構造を有している。
【００２９】
ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々及びｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々は、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々及びｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々のうち、互いに隣接する１つの埋込井戸部ＩＷ（ｊ）（ｊは１≦ｊ≦ｎの関係を満たす整数）及び１つの埋込障壁部ＩＢ（ｊ）において、埋込障壁部ＩＢ（ｊ）の頂点ＰＢ（ｊ）における頂角（第１の頂角）ｘｊよりも埋込井戸部ＩＷ（ｊ）の頂点ＰＷ（ｊ）における頂角（第２の頂角）ｙｊの方が小さくなるように構成されている。
【００３０】
例えば、図２（ｂ）に示すように、互いに隣接する埋込井戸部ＩＷ（２）及び埋込障壁部ＩＢ（２）を考えたとき、埋込障壁部ＩＢ（２）の頂点ＰＢ（２）における頂角（第１の頂角）ｘ２よりも、埋込障壁部ＩＢ（２）上の埋込井戸部ＩＷ（２）の頂点ＰＷ（２）における頂角（第２の頂角）ｙ２の方が小さい。
【００３１】
また、ｎ≧２の場合、すなわち、埋込部１４Ａが複数の埋込井戸部を有する場合においては、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々は、ｐ型半導体層１５に近づくに従ってその頂点ＰＷ（１）〜ＰＷ（ｎ）における頂角ｙ１〜ｙｎが徐々に大きくなるように構成されている。具体的には、例えば、図２（ｂ）に示すように、第１の埋込井戸部ＩＷ（１）の頂点ＰＷ（１）の頂角ｙ１よりも第２の埋込井戸部ＩＷ（２）の頂点ＰＷ（２）の頂角ｙ２の方が大きい。また、凹部ＲＣの頂点は、ピットＰＴの頂点ＶＴよりも大きな頂角を有している。
【００３２】
同様に、ｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々は、ｐ型半導体層１５に近づくに従って、その頂点ＰＢ（１）〜ＰＢ（ｎ）における頂角ｘ１〜ｘｎが徐々に大きくなるように構成されている。具体的には、例えば、図２（ｂ）に示すように、第１の埋込障壁部ＩＢ（１）の頂点ＰＢ（１）の頂角ｘ１よりも第２の埋込障壁部ＩＢ（２）の頂点ＰＢ（２）の頂角ｘ２の方が大きい。
【００３３】
ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々及びｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々は、ｎ個の井戸層Ｗ（１）〜Ｗ（ｎ）及びｎ個の障壁層Ｂ（１）〜Ｂ（ｎ）の各々を以下の条件で成長することで形成することができる。まず、井戸層Ｗ（ｊ）においては、一般的なＩｎＧａＮ層の成長温度よりも高い温度で成長する。一方、障壁層Ｂ（ｊ）においては、一般的なＧａＮ層の成長温度よりも低い温度、一般的なＧａＮ層の成長速度よりも遅い速度で、一般的な障壁層よりも薄くＧａＮ層を成長することによって形成する。
【００３４】
上記の条件を考慮して障壁層Ｂ（ｊ）としてのＧａＮ層を成長すると、ピットＰＴの中心から比較的離れた位置が埋込障壁部ＩＢ（ｊ）の形成端（平坦面と傾斜面との境界）となる。一方、従来よりも高い温度で井戸層Ｗ（ｊ）を形成した場合、井戸層Ｗ（ｊ）であるＩｎＧａＮの横方向（層内方向）における成長が促進される。従って、埋込井戸部ＩＷ（ｊ）の形成端は埋込障壁部ＩＢ（ｊ）の形成端よりもピットＰＴの中心に近い位置となる。また、上記条件で井戸層Ｗ（ｊ）及び障壁層Ｂ（ｊ）を継続的に成長すると、徐々に各埋込井戸部及び埋込障壁部の形成端がピットＰＴから離れていく。例えば、埋込障壁部ＩＢ（１）の形成端Ｐ１、埋込井戸部ＩＷ（１）の形成端Ｐ２、埋込障壁部ＩＢ（２）の形成端Ｐ３及び埋込井戸部ＩＷ（２）の形成端Ｐ４は、図２（ｂ）に示すような位置関係を有している。
【００３５】
また、上記の条件で活性層１４を成長すると、障壁層Ｂ（ｊ）の成長時には埋込障壁部ＩＢ（ｊ）の表面における頂角ｘｊが大きくなり（鈍角となる方向に変動する）、井戸層Ｗ（ｊ）の成長時には埋込井戸部ＩＷ（ｊ）の表面における頂角ｙｊが小さくなる（鋭角となる方向に変動する）。このようにして、本実施例のようなピットＰＴを埋め込む埋込部１４Ａを有し、活性層１４内に頂点１４Ｐを有する凹部ＲＣを有する活性層１４を成長することができる。
【００３６】
なお、凹部ＲＣにおける頂点１４Ｐの頂角、すなわち障壁部Ｂ（ｎ＋１）に対応する埋込障壁部の頂点における頂角は、１５０度以下の角度を有していることが好ましい。凹部ＲＣにおける頂点の頂角が１５０度を越える角度を有している場合、ピットＰＴ内の埋込井戸部ＩＷ（ｎ）の層厚とピットＰＴ以外の井戸層Ｗ（ｎ）の層厚との差が非常に小さくなる。従って、両者のエネルギー準位の差が非常に小さくなる。この場合、ピットＰＴ以外の井戸層Ｗ（ｎ）内の電子に対するピットＰＴの埋込井戸部ＩＷ（ｎ）の障壁としての機能が低下し、キャリアが貫通転位ＴＤに達する確率が高くなる。特に、温度が高くなるに従ってキャリアが貫通転位ＴＤに達する確率が高くなっていくため、温度による発光効率の差は大きくなる。
【００３７】
図３（ａ）は、埋込部１４Ａ及び電子ブロック層１５の位置関係を示す模式的な断面図である。ピットＰＴ上の電子ブロック層１５の部分、すなわち凹部ＲＣ（図１（ｂ）など）は、活性層１４の電子ブロック層１５との界面から、活性層１４内に至る深さＤを有している。さらに、図３（ａ）に示すように、電子ブロック層１５は、凹部ＲＣ上において、ｎ個の井戸層Ｗ（１）〜Ｗ（ｎ）のうち、少なくとも電子ブロック層１５に最も近い井戸層Ｗ（ｎ）を越える深さＤに達するように形成されていることが好ましい。
【００３８】
これは、電子及びホール間の有効質量の関係などから、ｎ個の井戸層Ｗ（１）〜Ｗ（ｎ）のうち、比較的ｐ型半導体層１６に近い井戸層Ｗ（ｊ）が大きな発光強度を有することに起因する。例えば、９層の井戸層を形成した場合、ｐ型半導体層１６に近い数個の井戸層で大きな強度で発光する。従って、電子ブロック層１５が、少なくとも最も電子ブロック層１５に近い井戸層Ｗ（ｎ）を越える深さＤを有することによって、比較的大きな発光強度を有する井戸層Ｗ（ｎ）から貫通転位ＴＤにキャリアが達することを抑制することが可能となる。換言すれば、凹部ＲＣが活性層１４内にその頂点１４Ｐを有し、電子ブロック層１５に近い井戸層Ｗ（ｎ）を越える深さＤを有することによって、ピットＰＴ上の電子ブロック層１５の層厚を確保しつつ、発光強度の向上を図ることが可能となる。
【００３９】
図３（ｂ）は、比較例の半導体発光素子１００の構造を示す模式的な断面図である。発光素子１００は、ピット形成層１１３上に形成された活性層１１４と、活性層１１４上に形成された電子ブロック層１１５を有している。ピットＰＴ上には埋込部１１４Ａが形成され、埋込部１１４Ａ上には電子ブロック層１１５Ａが形成されている。本比較例においては、電子ブロック層１１５がピットＰＴ上において活性層１１４を完全に貫通し、ピット形成層１１３内に至るように形成されている。従って、ピットＰＴ上における電子ブロック層１１５の層厚が平坦な部分すなわち電子ブロック層１１５の他の部分の層厚に比べて大幅に小さい。従って、電子ブロック層１１５は電子ブロック機能を奏する可能性が低い。本比較例と比較すると、実施例１の発光素子１０においては、ピットＰＴ上における電子ブロック層１５が電子ブロック機能を奏するのに十分な層厚を有するように構成することが可能なことは明確である。
【００４０】
なお、本実施例においては、活性層１４がピットＰＴ上に埋込部１４Ａを有し、埋込部１４Ａを構成するｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々及びｎ個の埋込障壁部ＩＢ（１）〜ＩＢ（ｎ）の各々のうち、１つの埋込障壁部ＩＢ（ｊ）の頂点ＰＢ（ｊ）における頂角（第１の頂角）ｘｊよりも、埋込障壁部ＩＢ（ｊ）に隣接しかつ埋込障壁部ＩＢ（ｊ）上に形成された１つの埋込井戸部ＩＷ（ｊ）の頂点ＰＷ（ｊ）における頂角（第２の頂角）ｙｊの方が小さくなるように構成される場合について説明した。しかし、活性層１４の凹部ＲＣが、活性層１４の積層方向における活性層１４内の位置にその頂点１４Ｐが形成されていれば、凹部ＲＣ上に形成された電子ブロック層１５の層厚を確保することが可能となる。すなわちピットＰＴ上における電子ブロック層１５の層厚が小さくなることが抑制される。
【００４１】
また、本実施例においては、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々は、ｐ型半導体層１６に近づくに従ってその頂点ＰＷ（１）〜ＰＷ（ｎ）における頂角ｙ１〜ｙｎが徐々に大きくなるように構成されている場合について説明した。しかし、互いに隣接する埋込井戸部ＩＷ（ｊ）及び埋込障壁部ＩＢ（ｊ）の頂角の関係が上記を満たしていれば、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々における頂角の関係は、これに限定されない。例えば、ｎ個の埋込井戸部ＩＷ（１）〜ＩＷ（ｎ）の各々における頂点の頂角の各々は、一部において同じであってもよい。なお、井戸層としてのＩｎＧａＮ層の表面平坦性の向上を優先的に考慮して成長条件を調節すると、埋込井戸部ＩＷ（ｊ）の頂角は徐々に大きくなる。
【００４２】
本実施例においては、活性層１４が、ピットＰＴを埋め込むように形成された埋込部１４Ａを有し、埋込部１４Ａの表面においてピットＰＴに対応する凹部ＲＣを有している。また、凹部ＲＣを覆いつつ活性層１４上に形成された電子ブロック層１５が設けられている。凹部ＲＣは、活性層１４の積層方向における活性層１４内の位置にその頂点１４Ｐが形成されている。従って、ピットＰＴを有効に機能させ、かつピットＰＴ上における電子ブロック層１５の層厚を確保することが可能となる。従って、高発光効率な発光素子を提供することが可能となる。
【００４３】
図４（ａ）は、実施例１の変形例に係る半導体発光素子３０の構成を示す断面図である。発光素子３０は、活性層３１の構成を除いては実施例１の発光素子１０と同様の構成を有している。図４（ａ）は発光素子３０における図２（ａ）と同様の断面図であり、活性層３１の構造を示している。
【００４４】
活性層３１は、（ｎ＋１）個の障壁層Ｂ（１）〜Ｂ（ｎ＋１）の各々のうち、最もｎ型半透体層１２側に位置する障壁層Ｂ（１）と障壁層Ｂ（１）以降の障壁層Ｂ（２）〜Ｂ（ｎ＋１）とで互いに構造が異なる。まず、ｎ個の障壁層Ｂ（２）〜Ｂ（ｎ＋１）は、それぞれ、第１の障壁層ＢＡ（２）〜ＢＡ（ｎ＋１）と第１の障壁層ＢＡ（２）〜ＢＡ（ｎ＋１）よりも大きなバンドギャップを有する第２の障壁層ＢＢ（２）〜ＢＢ（ｎ＋１）とからなる。すなわち、ｎ個の障壁層Ｂ（２）〜Ｂ（ｎ＋１）の各々は、互いにバンドギャップの異なる２つの障壁層を有している。
【００４５】
第１の障壁層ＢＡ（２）〜ＢＡ（ｎ＋１）の各々は、例えばＩｎＧａＮ層からなり、第２の障壁層ＢＢ（２）〜ＢＢ（ｎ＋１）の各々は、例えばＧａＮ層からなる。また、最もｎ型半導体層１２側に位置する障壁層Ｂ（１）は、ＩｎＧａＮからなり、そのバンドギャップは第１の障壁層ＢＡ（２）〜Ｂ（ｎ＋１）よりも小さく（狭く）、井戸層Ｗ（１）〜Ｗ（ｎ）よりも大きい（広い）。
【００４６】
活性層３１は、活性層３１におけるピットＰＴ上の部分に対応する埋込部３１Ａを有している。また、活性層３１は、埋込部３１Ａの表面においてピットＰＴに対応する凹部３１Ｐを有している。また、埋込部３１Ａは、最もｎ型半導体層１２側に位置する障壁部Ｂ（１）に対応する埋込障壁部と、ｎ個の井戸層Ｗ（２）〜Ｗ（ｎ＋１）の各々に対応するｎ個の埋込井戸部と、ｎ個の第１の障壁層ＢＡ（２）〜ＢＡ（ｎ＋１）の各々に対応するｎ個の第１の埋込障壁部と、ｎ個の第２の障壁層ＢＢ（２）〜ＢＢ（ｎ＋１）の各々に対応するｎ個の第２の埋込障壁部とを有している。
【００４７】
図４（ｂ）は、発光素子３０における半導体構造層ＳＣＬのバンド図である。図４（ｂ）を用いて、発光素子３０におけるｎ型半導体層１２及びｐ型半導体層１６間のバンドギャップについて説明する。まず、ピット形成層１３は超格子構造を有している。従って、ｎ型半導体層１２と同程度のバンドギャップを有する障壁層及び当該障壁層よりも小さなバンドギャップを有する超格子層が交互に積層されている。
【００４８】
また、活性層３１における第１の障壁層ＢＡ（ｊ）は第２の障壁層ＢＢ（ｊ）よりもわずかに小さなバンドギャップを有している。また、第２の障壁層ＢＢ（ｊ）は、ｎ型半導体層１２及びｐ型半導体層１６と同程度のバンドギャップを有している。また、最もｎ型半導体層１２側に位置する障壁層Ｂ（１）は、第１の障壁層ＢＡ（２）〜Ｂ（ｎ＋１）よりも小さく、井戸層Ｗ（１）〜Ｗ（ｎ）よりも大きいバンドギャップを有している。
【００４９】
電子ブロック層１５は、活性層３１の第２の障壁層ＢＢ（ｊ）よりも大きなバンドギャップを有している。また、電子ブロック層１５はピットＰＴ上においても電子ブロック機能を発揮するのに十分な層厚を有しているため、電子ブロック層１５の全体でそのバンドギャップは同程度となる。
【００５０】
図５は、電子ブロック層としてのＡｌＧａＮ層におけるＡｌ組成及びその層厚と、電子がオーバーフローする確率と、の関係を算出した結果を示す図である。図の横軸は電子ブロック層におけるＡｌ組成を、縦軸は電子ブロック層の層厚を示す。従来の構造（図３（ｂ）の素子１００）では、電子ブロック層１１５を５０ｎｍ積層させた場合でも、ピットＰＴ上の厚みは５〜６ｎｍ程度となってしまう。このような厚み範囲は、図５を見てみると、Ａｌ組成１０％を超えた領域で電子が１０％から２０％と大幅にオーバーフローする範囲に対応することがわかる。特に、Ａｌ組成が２０％から２５％の間でほんのわずかな厚みの変化でオーバーフロー確率が大きく変動している。
【００５１】
一方、本実施例においては、電子ブロック層１５を２０ｎｍ積層させた場合、ピットＰＴ上、すなわち埋込部１４Ａ及び３１Ａ上におけるその厚みは１８〜１９ｎｍと、ほぼ同程度となる。また、電子ブロック層１５が１８ｎｍを超えた厚みであれば、Ａｌ組成が５％以上の領域全てにおいて、オーバーフロー確率５％以下という低い値が実現できる。また、Ａｌ組成が１５％以上の領域であっても、電子ブロック層１５が１０ｎｍを超えればオーバーフロー確率５％以下という低い値が実現できる。従って、電子ブロック層１５の層厚がピットＰＴ上においても同程度となる本実施例においては、十分に電子ブロック機能を奏することが計算上もわかる。
【００５２】
実施例１において説明したように、活性層１４において埋込井戸部ＩＷ（ｊ）及び埋込障壁部ＩＢ（ｊ）の頂点ＰＷ（ｊ）及びＰＢ（ｊ）の頂角ｙｊ及びｘｊを制御することが重要である。本変形例においては、実施例１の発光素子１０における頂角ｙｊ及びｘｊと凹部ＲＣの頂点１４Ｐにおける頂角とを実施例１よりも容易に制御可能な構成となる。すなわち、本変形例においては、頂角ｙｊ及びｘｊを所望の角度とし、また、凹部ＲＣの頂点３１Ｐにおける頂角を安定して１５０度以下とすることが可能となる。
【００５３】
具体的には、障壁層Ｂ（ｊ）にＩｎＧａＮ層ＢＡ（ｊ）を含ませることで、障壁層Ｂ（ｊ）の成長時における埋込障壁部の頂角の大幅な増大が抑制される。従って、所望の層数の井戸層を形成する前に埋込障壁部の頂角が大きいものとなることが抑制される。従って、実施例１の発光素子１０の電子ブロック機能の確保及び発光効率の向上という作用効果を容易に得ることが可能となる。
【００５４】
なお、本実施例及び本変形例においては、第１の導電型がｐ型の導電型であり、第２の導電型がｐ型とは反対の導電型のｎ型である場合について説明したが、第１の導電型がｎ型であり、第２の導電型がｐ型であっていてもよい。
【符号の説明】
【００５５】
１０、３０  半導体発光素子
１２  ｎ型半導体層（第１の半導体層）
１３  ピット形成層
ＰＴ  ピット
１４  活性層
１４Ａ  埋込部
ＲＣ  凹部
１５  電子ブロック層
Ｗ（１）〜Ｗ（ｎ）  井戸層（ウェル層）
Ｂ（１）〜Ｂ（ｎ）  障壁層（バリア層）
ＩＷ（１）〜ＩＷ（ｎ）  埋込井戸部
ＩＢ（１）〜ＩＢ（ｎ）  埋込障壁部
ｘ１〜ｘｎ  第１の頂角
ｙ１〜ｊｎ  第２の頂角
【図１】
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【図２】
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【図４】
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【図５】
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【図３】
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