(57)【要約】【課題】消費電力を抑制することができるバッファ回路を提供する。【解決手段】第１論理反転部は、入力反転信号を生成し、バッファ部は、入力反転信号と同一論理の信号を生成する。第１論理反転部は、第１および第２のＭＯＳトランジスタを備える。第１のＭＯＳトランジスタは、第１の基準電位と第１論理反転部の出力ノードとの間に接続される。第２のＭＯＳトランジスタは、第１論理反転部の出力ノードと第２の基準電位との間に接続され、第１のＭＯＳトランジスタとは導電型が異なる。バッファ部は、第３〜第６のＭＯＳトランジスタを有する。第３、第４のＭＯＳトランジスタは、第３の基準電位とバッファ部の出力ノードとの間にカスケード接続され互いに導電型が異なる。第５、第６のＭＯＳトランジスタは、バッファ部の出力ノードと第４の基準電位との間にカスケード接続され互いに導電型が異なる。【選択図】図１
2016063327.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の論理を反転した入力反転信号を生成する第１論理反転部と、
前記入力反転信号と同一論理の信号を生成するバッファ部と、を備え、
前記第１論理反転部は、
第１の基準電位と前記第１論理反転部の出力ノードとの間に接続された第１のＭＯＳトランジスタと、
前記第１論理反転部の出力ノードと第２の基準電位との間に接続され前記第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタと、を有し、
前記バッファ部は、
第３の基準電位と前記バッファ部の出力ノードとの間にカスケード接続され互いに導電型の異なる第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタと、
前記バッファ部の出力ノードと第４の基準電位との間にカスケード接続され互いに導電型の異なる第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタと、を有するバッファ回路。
【請求項２】
前記第４および第５のＭＯＳトランジスタは、前記入力信号が前記第１および第２のＭＯＳトランジスタと前記第３および第６のＭＯＳトランジスタとがともにオンする中間電位のときにオフする請求項１に記載のバッファ回路。
【請求項３】
前記第１および第２のＭＯＳトランジスタのゲート幅は、前記第３乃至第６のＭＯＳトランジスタのゲート幅よりも小さい請求項１または２に記載のバッファ回路。
【請求項４】
前記入力信号の論理を反転した信号を生成する第２論理反転部を備え、
前記第２論理反転部は、
第５の基準電位と前記第２論理反転部の出力ノードとの間に接続された第７のＭＯＳトランジスタと、
前記第２論理反転部の出力ノードと第６の基準電位との間に接続され前記第７のＭＯＳトランジスタとは異なる導電型の第８のＭＯＳトランジスタと、を有する請求項１乃至３のいずれかに記載のバッファ回路。
【請求項５】
前記第７および第８のＭＯＳトランジスタのゲート幅は、前記第３乃至第６のＭＯＳトランジスタのゲート幅よりも小さい請求項４に記載のバッファ回路。
【請求項６】
前記第１、第３および第５の基準電位は、第１の共通電位であり、
前記第２、第４および第６の基準電位は、前記第１の共通電位とは電位レベルが異なる第２の共通電位である請求項４または５に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、バッファ回路に関する。
【背景技術】
【０００２】
バッファ回路は、例えば、電源端子と接地端子との間にＰＭＯＳトランジスタとＮＭＯＳトランジスタとをカスケード接続し、両トランジスタのゲートを入力端子に、両トランジスタのドレインを共通の出力端子に接続することによって構成される。入力信号の論理によって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのいずれか一方がオンするが、入力信号が中間電位の場合には、バッファ回路内のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのいずれも、完全なオフ状態にはならず、弱いオン状態になる。これにより、バッファ回路には、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを介して、電源端子から接地端子に向かって貫通電流が流れてしまう。入力信号が高速であるほど貫通電流が大きくなり、バッファ回路の消費電力も増大する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−６６７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、消費電力を抑制することができるバッファ回路を提供することである。
【課題を解決するための手段】
【０００５】
本実施形態によるバッファ回路は、第１論理反転部とバッファ部とを備える。第１論理反転部は、入力信号の論理を反転した入力反転信号を生成する。バッファ部は、入力反転信号と同一論理の信号を生成する。第１論理反転部は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを備える。第１のＭＯＳトランジスタは、第１の基準電位と第１論理反転部の出力ノードとの間に接続される。第２のＭＯＳトランジスタは、第１論理反転部の出力ノードと第２の基準電位との間に接続され、第１のＭＯＳトランジスタとは異なる導電型である。バッファ部は、第３のＭＯＳトランジスタ、第４のＭＯＳトランジスタ、第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタを有する。第３および第４のＭＯＳトランジスタは、第３の基準電位とバッファ部の出力ノードとの間にカスケード接続され互いに導電型が異なる。第５および第６のＭＯＳトランジスタは、バッファ部の出力ノードと第４の基準電位との間にカスケード接続され互いに導電型が異なる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態によるバッファ回路１の回路図。
【図２】図１のバッファ回路１の信号レベルとスイッチング動作状態との対応関係を示す模式図。
【図３】入力信号が中間電位である場合における図１のバッファ回路１のスイッチング動作状態を示す模式図。
【図４】第２の実施形態によるバッファ回路１の回路図。
【図５】入力信号が中間電位である場合における図４のバッファ回路１のスイッチング動作状態を示す模式図。
【図６】バッファ回路１のＣＰＤおよび最大貫通電流を示す図。
【図７】バッファ回路１の出力波形図。
【図８】一比較例によるバッファ回路の回路構成を示す図。
【図９】図１および図４によるバッファ回路と図８のバッファ回路とで貫通電流を比較したグラフ。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。以下の実施形態では、バッファ回路の特徴的な構成および動作を中心に説明するが、バッファ回路には以下の説明で省略した構成および動作が存在しうる。これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
【０００８】
（第１の実施形態）
図１は、第１の実施形態によるバッファ回路１の回路図である。図１のバッファ回路１は、クロック信号等の入力信号ＩＮをバッファリングして出力するものである。また、図１のバッファ回路１は、例えば、負荷を駆動するための出力回路として用いることができるものである。なお、入力信号ＩＮとしては、クロック信号に限定されず、種々のデジタル信号を適用してもよい。
【０００９】
バッファ回路１は、入力側から順に、第１論理反転部２と、バッファ部３と、第２論理反転部４とを備えている。第１論理反転部２は、入力信号ＩＮの論理を反転した入力反転信号を生成し、生成した入力反転信号を、後段のバッファ部３に出力する。バッファ部３は、第１論理反転部２によって生成された入力反転信号と同一論理の信号を生成し、生成した信号を、後段の第２論理反転部４の出力ノード４１に出力する。第２論理反転部４は、入力信号ＩＮの論理を反転した信号を生成し、生成した信号を、第２論理反転部４の出力ノード４１に出力する。バッファ部３の出力ノード３１と第２論理反転部４の出力ノード４１とはともに、バッファ回路１の出力端子１４に接続されている。図１では、バッファ回路１の出力端子１４の信号を出力信号ＯＵＴとしている。
【００１０】
以下、バッファ回路１の内部構成および動作を詳細に説明する。
【００１１】
（第１論理反転部２）
第１論理反転部２は、互いに導電型が異なる第１のＭＯＳトランジスタＱ１と第２のＭＯＳトランジスタＱ２とを有する。第１のＭＯＳトランジスタＱ１は、第１の基準電位と第１論理反転部２の出力ノード２１との間に接続されており、例えばＰＭＯＳトランジスタＱ１である。第２のＭＯＳトランジスタＱ２は、第１論理反転部２の出力ノード２１と第２の基準電位との間に接続されており、例えば第１のＭＯＳトランジスタＱ１とは異なる導電型のＮＭＯＳトランジスタＱ２である。第１のＭＯＳトランジスタＱ１および第２のＭＯＳトランジスタＱ２のゲート幅は、後述する第３のＭＯＳトランジスタＱ３、第４のＭＯＳトランジスタＱ４、第５のＭＯＳトランジスタＱ５および第６のＭＯＳトランジスタＱ６のゲート幅よりも小さくしている。
【００１２】
図１では、第１の基準電位を電源電位（第１の共通電位）ＶＣＣとし、第２の基準電位を接地電位（第２の共通電位）ＧＮＤとしている。電源電位ＶＣＣは電源端子１２から供給され、接地電位ＧＮＤは接地端子１３に接続されている。第１のＭＯＳトランジスタＱ１のゲートは、バッファ回路１の入力端子１１に接続されている。第１のＭＯＳトランジスタＱ１のソースは、電源端子１２に接続されている。第１のＭＯＳトランジスタＱ１のドレインは、第１論理反転部２の出力ノード２１に接続されている。
【００１３】
このような第１のＭＯＳトランジスタＱ１は、入力信号ＩＮが低電位すなわちロウレベルの場合にＯＮされて、電源端子１２側から第１論理反転部２の出力ノード２１側に向かう電流を流す。
【００１４】
ここで、図２は、図１のバッファ回路１の信号レベルとスイッチング動作状態との対応関係を示す模式図である。図２に示すように、上記のような第１のＭＯＳトランジスタＱ１のスイッチング動作により、第１論理反転部２は、入力信号ＩＮの論理が低電位の場合の入力反転信号として、高電位の入力反転信号を生成することができる。なお、図２に記載されたＱ３〜Ｑ８は後述するバッファ部３および第２論理反転部４内のＭＯＳトランジスタである。
【００１５】
一方、第１のＭＯＳトランジスタＱ１は、入力信号ＩＮが低電位すなわちロウレベルの場合にＯＮし、入力信号ＩＮが高電位すなわちハイレベルの場合にＯＦＦする。また、第１のＭＯＳトランジスタＱ１は、入力信号ＩＮが中間電位の場合には、完全にはＯＦＦせず、弱いＯＮ状態となる。
【００１６】
第２のＭＯＳトランジスタＱ２は、第１論理反転部２の出力ノード２１と接地電位ＧＮＤとの間に接続されている。第２のＭＯＳトランジスタＱ２のゲートは、入力端子１１に接続されている。第２のＭＯＳトランジスタＱ２のソースは、接地電位ＧＮＤに接続されている。第２のＭＯＳトランジスタＱ２のドレインは、第１論理反転部２の出力ノード２１に接続されている。
【００１７】
このような第２のＭＯＳトランジスタＱ２は、第１のＭＯＳトランジスタＱ１に対して相補的に動作する。具体的には、第２のＭＯＳトランジスタＱ２は、入力信号ＩＮが高電位の場合にＯＮして、第１論理反転部２の出力ノード２１側から接地端子１３側に向けて電流を流す。これにより、図２に示すように、第１論理反転部２は、入力信号ＩＮの論理が高電位の場合には、低電位の入力反転信号を生成することができる。一方、第２のＭＯＳトランジスタＱ２は、入力信号ＩＮが低電位の場合にはＯＦＦする。
【００１８】
なお、第２のＭＯＳトランジスタＱ２は、入力信号ＩＮが中間電位の場合には、完全なＯＦＦ状態にはならない。すなわち、第２のＭＯＳトランジスタＱ２は、入力信号ＩＮが中間電位の場合には、第１のＭＯＳトランジスタＱ１と同時に弱いＯＮ状態となる。これにより、バッファ回路１には、第１のＭＯＳトランジスタＱ１および第２のＭＯＳトランジスタＱ２を通じて、電源端子１２側から接地端子１３側に向けて貫通電流が流れる。しかしながら、第１のＭＯＳトランジスタＱ１および第２のＭＯＳトランジスタＱ２のゲート幅は十分に小さいので、貫通電流は十分に小さい。
【００１９】
上述のように、第１論理反転部２は、第１のＭＯＳトランジスタＱ１および第２のＭＯＳトランジスタＱ２によって構成されたインバータである。第１論理反転部２は、ＣＭＯＳ(Complementary MOS)インバータであってもよい。
【００２０】
（バッファ部３）
バッファ部３は、第３〜第６のＭＯＳトランジスタＱ３〜Ｑ６を有する。第３および第４のＭＯＳトランジスタＱ３、Ｑ４は、第３の基準電位とバッファ部３の出力ノード３１との間にカスケード接続された互いに導電型の異なるトランジスタである。第３のＭＯＳトランジスタＱ３は例えばＰＭＯＳトランジスタＱ３であり、第４のＭＯＳトランジスタＱ４は例えばＮＭＯＳトランジスタＱ４である。第５および第６のＭＯＳトランジスタＱ５、Ｑ６は、バッファ部３の出力ノード３１と第４の基準電位との間にカスケード接続された互いに導電型の異なるトランジスタである。第５のＭＯＳトランジスタＱ５は例えばＰＭＯＳトランジスタＱ５であり、第６のＭＯＳトランジスタＱ６は例えばＮＭＯＳトランジスタＱ６である。
【００２１】
図１では、第３の基準電位を電源電位（第１の共通電位）ＶＣＣとし、第４の基準電位を接地電位（第２の共通電位）ＧＮＤとしている。
【００２２】
第３のＭＯＳトランジスタＱ３のゲートは、入力端子１１に接続されている。第３のＭＯＳトランジスタＱ３のソースは、電源端子１２に接続されている。第３のＭＯＳトランジスタＱ３のドレインは、第４のＭＯＳトランジスタＱ４のドレインに接続されている。
【００２３】
このような第３のＭＯＳトランジスタＱ３は、図２に示すように、入力信号ＩＮが低電位の場合にＯＮし、入力信号ＩＮが高電位の場合にＯＦＦする。また、第３のＭＯＳトランジスタＱ３は、入力信号ＩＮが中間電位の場合には、完全にはＯＦＦせず、弱いＯＮ状態となる。
【００２４】
第４のＭＯＳトランジスタＱ４のゲートは、第１論理反転部２の出力ノード２１に接続されている。第４のＭＯＳトランジスタＱ４のソースは、バッファ部３の出力ノード３１に接続されている。
【００２５】
第４のＭＯＳトランジスタＱ４は、図２に示すように、入力信号ＩＮが低電位の場合に高電位の反転入力信号をゲートに入力してＯＮし、入力信号ＩＮが高電位の場合に低電位の反転入力信号をゲートに入力してＯＦＦする。また、第４のＭＯＳトランジスタＱ４は、入力信号ＩＮが中間電位の場合には、ＯＦＦ状態となる。
【００２６】
第５のＭＯＳトランジスタＱ５のゲートは、第１論理反転部２の出力ノード２１に接続されている。第５のＭＯＳトランジスタＱ５のソースは、バッファ部３の出力ノード３１に接続されている。第５のＭＯＳトランジスタＱ５のドレインは、第６のＭＯＳトランジスタＱ６のドレインに接続されている。
【００２７】
第５のＭＯＳトランジスタＱ５は、図２に示すように、入力信号ＩＮが高電位の場合に低電位の反転入力信号をゲートに入力してＯＮし、入力信号ＩＮが低電位の場合に高電位の反転入力信号をゲートに入力してＯＦＦする。また、第５のＭＯＳトランジスタＱ５は、入力信号ＩＮが中間電位の場合にＯＦＦ状態となる。
【００２８】
第６のＭＯＳトランジスタＱ６のゲートは、入力端子１１に接続されている。第６のＭＯＳトランジスタＱ６のソースは、接地端子１３に接続されている。
【００２９】
このような第６のＭＯＳトランジスタＱ６は、図２に示すように、入力信号ＩＮが高電位の場合にＯＮし、入力信号ＩＮが低電位の場合にＯＦＦする。また、第６のＭＯＳトランジスタＱ６は、入力信号ＩＮが中間電位の場合には、完全にはＯＦＦせず、弱いＯＮ状態となる。
【００３０】
（第２論理反転部４）
第２論理反転部４は、第７および第８のＭＯＳトランジスタＱ７、Ｑ８を有する。第７のＭＯＳトランジスタＱ７は、第５の基準電位と第２論理反転部４の出力ノード４１との間に接続されており、例えばＰＭＯＳトランジスタＱ７である。第８のＭＯＳトランジスタＱ８は、第２論理反転部４の出力ノード４１と第６の基準電位との間に接続されており、例えばＮＭＯＳトランジスタＱ８である。第７のＭＯＳトランジスタＱ７および第８のＭＯＳトランジスタＱ８のゲート幅は、上述したバッファ部３のＭＯＳトランジスタＱ３〜Ｑ６のゲート幅よりも小さくしている。
【００３１】
図１では、第５の基準電位を電源電位（第１の共通電位）ＶＣＣとし、第６の基準電位を接地電位（第２の共通電位）ＧＮＤとしている。
【００３２】
このような第７のＭＯＳトランジスタＱ７は、図２に示すように、入力信号ＩＮが低電位の場合にＯＮして、電源端子１２側から第２論理反転部４の出力ノード４１側に向けて電流を流す。これにより、第２論理反転部４は、入力信号ＩＮの論理が低電位の場合に、その論理を反転した高電位の信号を生成する。一方、第７のＭＯＳトランジスタＱ７は、入力信号ＩＮが高電位の場合にＯＦＦする。なお、第７のＭＯＳトランジスタＱ７は、入力信号ＩＮが中間電位の場合には、完全にはＯＦＦせず、弱いＯＮ状態となる。
【００３３】
第８のＭＯＳトランジスタＱ８は、第２論理反転部４の出力ノード４１と接地電位ＧＮＤとの間に接続されている。第８のＭＯＳトランジスタＱ８のゲートは、入力端子１１に接続されている。第８のＭＯＳトランジスタＱ８のソースは、接地端子１３に接続されている。第８のＭＯＳトランジスタＱ８のドレインは、第２論理反転部４の出力ノード４１に接続されている。
【００３４】
このような第８のＭＯＳトランジスタＱ８は、第７のＭＯＳトランジスタＱ７に対して相補的に動作する。具体的には、第８のＭＯＳトランジスタＱ８は、図２に示すように、入力信号ＩＮが高電位の場合にＯＮして、第２論理反転部４の出力ノード４１側から接地端子１３側に向けて電流を流す。これにより、第２論理反転部２は、入力信号ＩＮの論理が高電位の場合に、その論理を反転した低電位の信号を生成する。一方、第８のＭＯＳトランジスタＱ８は、入力信号ＩＮが低電位の場合にＯＦＦする。なお、第８のＭＯＳトランジスタＱ８は、入力信号ＩＮが中間電位の場合には、完全なＯＦＦ状態にはならない。すなわち、第８のＭＯＳトランジスタＱ８は、入力信号ＩＮが中間電位の場合には、第７のＭＯＳトランジスタＱ７と同時に弱いＯＮ状態となる。
【００３５】
上述のように、第２論理反転部４は、第７のＭＯＳトランジスタＱ７および第８のＭＯＳトランジスタＱ８によって構成されたインバータである。第２論理反転部４は、ＣＭＯＳインバータであってもよい。
【００３６】
次に、バッファ回路１の全体としての動作例として、入力信号ＩＮが中間電位の場合の動作例について説明する。
【００３７】
図３は、入力信号が中間電位である場合における図１のバッファ回路１のスイッチング動作状態を示す模式図である。図３では、第１論理反転部２をインバータの記号で表現している。図３に示される例では、電源電位を３．０Ｖとし、中間電位の入力信号を１．５Ｖとしている。なお、図３中、電圧値の前に付加されている記号“〜”は、この記号の後の電圧値がおおよその値であることを意味する。例えば、図３中、第３のＭＯＳトランジスタＱ３のドレインの電圧“〜３．０Ｖ”は、約３．０Ｖであることを意味する。また、図３中、第６のＭＯＳトランジスタＱ６のドレインの電圧“〜０Ｖ”は、約０Ｖであることを意味する。
【００３８】
図３に示すように、入力信号ＩＮが１．５Ｖの場合、第１論理反転回路２の出力電圧は約１．５Ｖになる。その理由は、図１に示すように第１論理反転回路２内の第１のＭＯＳトランジスタＱ１と第２のＭＯＳトランジスタＱ２がともに弱いＯＮになることから、これらトランジスタＱ１，Ｑ２の接続ノード２１である第１論理反転回路２の出力電位は、電源電位ＶＣＣ＝３．０Ｖと接地電位ＧＮＤ＝０Ｖの中間電位である約１．５Ｖになるためである。
よって、バッファ部３内の第４のＭＯＳトランジスタＱ４と第５のＭＯＳトランジスタＱ５のゲート電位も約１．５Ｖになる。一方、第３のＭＯＳトランジスタＱ３および第６のＭＯＳトランジスタＱ６の各ゲートには、中間電位の１．５Ｖが入力されるため、弱いＯＮ状態となる。よって、第３のＭＯＳトランジスタＱ３のドレインすなわち第４のＭＯＳトランジスタＱ４のドレインは約３．０Ｖになるとともに、第６のＭＯＳトランジスタＱ６のドレインすなわち第５のＭＯＳトランジスタＱ５のドレインは約０Ｖになる。一方、第２論理反転部４内の第７のＭＯＳトランジスタＱ７および第８のＭＯＳトランジスタＱ８の各ゲートには、中間電位の１．５Ｖが入力されるため弱いＯＮ状態となる。よって、両ＭＯＳトランジスタＱ７、Ｑ８間に貫通電流（図３の破線部参照）が流れ、出力ノード４１（図１参照）及び出力ノード３１（図１参照）は約１．５Ｖになる。したがって、トランジスタＱ４及びトランジスタＱ５は、ゲートソース間電圧がオンする条件を満たさないために、オフする。
【００３９】
このように、入力信号ＩＮが中間電位である１．５Ｖのとき、バッファ部３では、第３のＭＯＳトランジスタＱ３と第６のＭＯＳトランジスタＱ６はＯＮするものの、第４のＭＯＳトランジスタＱ４と第５のＭＯＳトランジスタＱ５はＯＦＦするため、バッファ部３内を貫通電流が流れなくなる。
【００４０】
一方、第２論理反転部４は、貫通電流（図３の破線部参照）が流れる。第７のＭＯＳトランジスタＱ７および第８のＭＯＳトランジスタＱ８のゲート幅は、バッファ部３のＭＯＳトランジスタＱ３〜Ｑ６のゲート幅よりも十分に小さいので、貫通電流は十分に小さくなる。同様に、第１論理反転部２内の第１のＭＯＳトランジスタＱ１と第２のＭＯＳトランジスタＱ２にも貫通電流が流れるが、これらトランジスタＱ１，Ｑ２のゲート幅は、トランジスタＱ３〜Ｑ６のゲート幅よりも十分に小さいので、貫通電流はほとんど問題にならない。
【００４１】
以上のように、本実施形態によるバッファ回路１においては、入力信号の論理反転を行う第１論理反転部２と第２論理反転部４の間にバッファ部３を設けて、バッファ部３内のＭＯＳトランジスタＱ３〜Ｑ６のゲート幅を、第１および第２論理反転部２、４内のＭＯＳトランジスタＱ１，Ｑ２，Ｑ７，Ｑ８のゲート幅よりも大きくする。そして、バッファ回路１に中間電位が入力されると、バッファ部３内のＭＯＳトランジスタＱ４，Ｑ５をオフさせて、バッファ部３内に貫通電流が流れないようにする。これにより、ゲート幅の大きいバッファ部３を設けたことで高速動作が可能になるとともに、中間電位の入力信号が入力されても、バッファ部３内には貫通電流が流れなくなり消費電力を削減することができる。
【００４２】
（第２の実施形態）
次に、第２の実施形態のバッファ回路１について説明する。なお、以下の説明において、第１の実施形態のバッファ回路１に対応する構成部については同一の符号を用いて重複した説明は省略する。
【００４３】
図４は、第２の実施形態によるバッファ回路１の回路図である。図４に示されるバッファ回路１は、図１に示されるバッファ回路１から第２論理反転部４を除去したものである。
【００４４】
図５は、入力信号が中間電位である場合における図４のバッファ回路１のスイッチング動作状態を示す模式図である。図５と図３を比較すればわかるように、本実施形態のバッファ回路１内の第１論理反転部とバッファ部の動作は図１と共通する。よって、入力信号ＩＮが中間電位（１．５Ｖ）の場合に、バッファ部３に貫通電流は生じない。第２の実施形態によれば、第１の実施形態と同様に、消費電力を抑制することができる。
【００４５】
次に、第１及び第２の実施形態のバッファ回路１のより具体的な動作特性を、動作特性のシミュレーション結果に基づいて説明する。
【００４６】
図６は、バッファ回路１の電気的特性であるＣＰＤ(等価内部容量)および最大貫通電流を示している。図６には、上述した図１（第１の実施形態）と図４（第２の実施形態）の電気的特性に加えて、一比較例の電気的特性も示されている。図８は、一比較例によるバッファ回路の回路構成を示す図である。図８のバッファ回路は、図１の第１論理反転部２だけを有しており、第１論理反転部２の出力ノード２１がバッファ回路の出力端子１４に接続されている。
【００４７】
ここで、ＣＰＤは、次式に示すように、動作消費電流ＩＣＣ’の目安となるパラメータである。
ＩＣＣ’＝ＣＰＤ×ＶＣＣ×ｆｒｅｑ＋ＩＣＣ          （１）
ただし、（１）式において、ＶＣＣは、電源電圧であり、ｆｒｅｑは、バッファ回路の動作周波数であり、ＩＣＣは、静的消費電流である。
【００４８】
図７は、バッファ回路１の出力波形図である。図７は、第２の本実施形態のバッファ回路１の出力波形のシミュレーション結果ＷＦ２に加えて、第１の実施形態のバッファ回路１の出力波形のシミュレーション結果ＷＦ１及び比較例のバッファ回路の出力波形のシミュレーション結果ＷＦ１０を示す。
【００４９】
また、図６および図７に示される特性を得るための電源電圧ＶＣＣの条件は、３．０Ｖであり、接地電圧ＶＣＣの条件は、０Ｖである。また、ゲート幅の条件は、第１のＭＯＳトランジスタＱ１が１０μｍ、第２のＭＯＳトランジスタＱ２が５μｍ、第３のＭＯＳトランジスタＱ３が４００μｍ、第４のＭＯＳトランジスタＱ４が２００μｍ、第５のＭＯＳトランジスタＱ５が４００μｍ、第６のＭＯＳトランジスタＱ６が２００μｍ、第７のＭＯＳトランジスタＱ７が１０μｍ、第８のＭＯＳトランジスタＱ８が５μｍである。また、入力信号ＩＮは、クロック信号である。また、負荷容量ＣＬの条件は、３０ｐＦであり、動作周波数（ｆｒｅｑ）の条件は、１ＭＨｚである。
【００５０】
図６に示すように、第１の実施形態及び第２の実施形態のバッファ回路１によれば、ＣＰＤおよび最大貫通電流に関して、比較例のバッファ回路１よりも良好な結果が得られた。つまり、第１および第２の実施形態のバッファ回路１は比較例に比べて消費電力を抑制することができる。
【００５１】
図７の信号波形ＷＦ１、ＷＦ２、ＷＦ１０はそれぞれ、第１、第２の実施形態および比較例のバッファ回路１の出力波形を示している。これらの信号波形からわかるように、第１の実施形態では、第２論理反転部４を設けることで、出力信号が最大電位（３．０Ｖ）と最小電位（０Ｖ）との間でフルスイングする。このように、第１の実施形態のバッファ回路１は、出力信号の振幅が大きいため、大きな電圧を必要とする負荷も駆動することができる。
【００５２】
また、図７に示すように、第１および第２の実施形態のバッファ回路１の出力波形ＷＦ１、ＷＦ２は、信号が変化し始めてから中間電位までは急峻な立ち上り又は立ち下がりを呈しているが、中間電位以降における変化は緩やかである。これは、信号切換え直後においては、入力信号がいったん中間電位になるため、図３や図５に示したように、バッファ部３内のＭＯＳトランジスタＱ４，Ｑ５がオフして、バッファ回路１の出力電位も迅速に中間電位になるが、その後、第１論理反転部２の出力論理が確定すると、それに応じてバッファ部３の出力電位も変化するためである。一方、比較例のバッファ回路の出力波形ＷＦ１０は、クロック信号を入力とした入力反転信号であるので、最大振幅又は最小振幅まで急峻な立ち上り又は立ち下がりを呈している。出力信号の急峻な立ち上り又は立ち下がりはノイズを引き起こし易い。しかるに、第１及び第２の実施形態のバッファ回路１によれば、比較例のバッファ回路とは異なり、出力信号に、急峻に立ち上がる又は立ち下がる部分と、緩やかに立ち上がる又は立ち下がる部分とを含ませることができるので、高速動作に対応しつつも、低スイッチングノイズ特性を得ることができる。
【００５３】
図９は、図１および図４によるバッファ回路と図８のバッファ回路とで貫通電流を比較したグラフである。図９の横軸はバッファ回路の入力信号電位［Ｖ］、縦軸はバッファ回路を流れる貫通電流［ｍＡ］である。図９の信号波形ＷＦ３は図１のバッファ回路の貫通電流波形、信号波形ＷＦ４は図４のバッファ回路の貫通電流波形、信号波形ＷＦ５は図８のバッファ回路の貫通電流波形である。
【００５４】
図９からわかるように、図１、図４および図８のバッファ回路はいずれも、入力信号電位が中間電位のときに貫通電流が最大になるが、第２論理反転部がない図４のバッファ回路の貫通電流が最小となり、次に図１のバッファ回路の貫通電流が少なくなる。一方、バッファ部と第２論理反転部のない図８のバッファ回路は、貫通電流が極端に多くなる。
【００５５】
第１および第２の実施形態によるバッファ回路はいずれもバッファ部を有する点で共通する。このバッファ部は、上述したように、ＭＯＳトランジスタＱ３〜Ｑ６を電源電位ＶＣＣと接地電位ＧＮＤ間にカスケード接続したものであり、そのうちのＭＯＳトランジスタＱ４，Ｑ５は入力信号電位が中間電位のときに必ずオフするようにしている。
【００５６】
このように、第１および第２の実施形態によるバッファ回路は、中間電位のときに貫通電流が流れないような回路構成にしたバッファ部を設けることで、一比較例によるバッファ回路よりも、確実に貫通電流を抑制できる。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５８】
１  バッファ回路、  ２  第１論理反転部、  ３  バッファ部
【図１】
2016063327.tif 000003
【図２】
2016063327.tif 000004
【図３】
2016063327.tif 000005
【図４】
2016063327.tif 000006
【図５】
2016063327.tif 000007
【図６】
2016063327.tif 000008
【図７】
2016063327.tif 000009
【図８】
2016063327.tif 000010
【図９】
2016063327.tif 000011