(57)【要約】【課題】高い電界移動度を維持しつつ、スイッチング特性、Ｓ値、ストレス耐性及び光ストレス耐性（光ストレスによるトンラジスタのしきい値変化量が小さいこと）に優れた薄膜トランジスタを提供する。【解決手段】基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、前記ソース・ドレイン電極がＴｉ系膜、Ｍｏ系膜、Ｔｉ系／Ｃｕ系積層膜、又はＭｏ系／Ｃｕ系積層膜であり、かつ前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
前記ソース・ドレイン電極が純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＴｉ系／Ｃｕ系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
【請求項２】
基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
前記ソース・ドレイン電極が純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
【請求項３】
前記酸化物半導体層における全金属元素に対するＳｎの含有量が９原子％以上５０原子％以下であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記酸化物半導体層における全金属元素の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する各金属元素の割合が、
Ｉｎ：１５〜２５原子％、
Ｇａ：５〜２０原子％、
Ｚｎ：３５〜６０原子％、および
Ｓｎ：９〜３０原子％
であることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記２層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなり、かつ前記第１保護膜が水素濃度４．５原子％以下のＳｉＯｘ膜であることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネル型であることを特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体層を含む薄膜トランジスタに関する。より具体的には、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる酸化物半導体層を含む薄膜トランジスタに関する。
【背景技術】
【０００２】
アモルファス酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有する。またアモルファス酸化物半導体は、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。前記キャリア移動度は、電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。
【０００３】
種々の酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物半導体は、非常に高いキャリア移動度を有する。例えば、原子比でＩｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９の酸化物半導体薄膜は薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の半導体層に用いられる。
【０００４】
前記酸化物半導体を薄膜トランジスタの半導体層として用いる場合、薄膜トランジスタのスイッチング特性に優れていることが要求される。具体的には、（１）オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が高く、（２）オフ電流、即ち、ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ）、即ち、ドレイン電流を１桁あげるために必要なゲート電圧が低く、（４）しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧が時間的に変化せずに安定であり、且つ（５）移動度が高いこと、などが要求される。
【０００５】
特許文献２には、ソース・ドレイン電極の加工にドライエッチングを用いることにより、ＴＦＴ特性バラツキの増大やＴＦＴのオン電流低減を抑制する方法が開示されている。また特許文献３には、チャンネル表面を一部除去して陥入部を形成することによって、ダメージ領域を除去し、良好な電気的特性が得られることが開示されている。
さらに前記酸化物半導体として、特許文献１に記載のＩｎ、Ｇａ、ＺｎおよびＯからなるアモルファス酸化物半導体材料ＩＧＺＯ（以下、単に「ＩＧＺＯ」と称することがある。）がよく知られている。この酸化物半導体を含む薄膜トランジスタの電界効果移動度は１０ｃｍ２／Ｖｓ以下である。しかし、表示装置の大画面化、高精細化や高速駆動化に対応するためには、より高い電界効果移動度をもつ材料が求められている。
【０００６】
移動度が高いことに加えて、薄膜トランジスタの製造工程に対する適合性も求められる。酸化物半導体を用いた薄膜トランジスタの構造として種々の構造があるが、その一例として薄膜トランジスタの積層断面構造を図１（ａ）及び図１（ｂ）に示す。図１（ａ）は、エッチストッパー層９を有するエッチストッパー（ＥＳＬ；Ｅｔｃｈ  Ｓｔｏｐｐｅｒ  Ｌａｙｅｒ）型の薄膜トランジスタ、図１（ｂ）は、エッチストッパー層９を有さないバックチャネルエッチ（ＢＣＥ；Ｂａｃｋ  Ｃｈａｎｎｅｌ  Ｅｔｃｈ）型の薄膜トランジスタの積層断面構造である。
【０００７】
上記２パターンの薄膜トランジスタのうち、ＢＣＥ型は量産の観点から製造コストが低く、寄生容量が少ない点や短チャネル化が容易であるという点から注目されている。しかし、ウェットエッチングによりソース・ドレイン電極を加工する際に、エッチング液により酸化物半導体薄膜の表面（バックチャネル）がエッチング液にさらされることにより、該表面が物理的に削れたり、該表面が荒れたり、さらには酸素欠損などのダメージが入る場合などがあり、結果としてトランジスタ特性やストレス耐性が低下するおそれがあった。
【０００８】
そのためＢＣＥ型薄膜トランジスタに用いられる酸化物半導体薄膜には、上記エッチング液に対する高い耐性が求められる。一方で、酸化物半導体薄膜には、この酸化物半導体薄膜自体をウェットエッチングにより加工する際に、エッチング液であるシュウ酸等の有機酸に対し適切な速度でエッチングされ、残渣無くパターニングできることも要求される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−１４６９５６号公報
【特許文献２】特開２０１１−５４８１２号公報
【特許文献３】特開２００９−４７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述したＩＧＺＯにおいて、ソース・ドレイン電極にＭｏ配線やＭｏ合金配線、又はＡｌ配線もしくはＡｌ合金配線とＭｏ配線もしくはＭｏ合金配線との積層配線を用いた場合、電極加工にはリン酸、硝酸、酢酸などを含む汎用の無機酸系エッチング液が用いられる。しかしながらＩＧＺＯは前記無機酸系エッチング液により容易にエッチングされるため、前述の配線を用いたＢＣＥ型の薄膜トランジスタを形成することはできない。
【００１１】
さらにＩＧＺＯにおいて、ソース・ドレイン電極にＭｏ配線もしくはＭｏ合金配線のＭｏ系配線、前記Ｍｏ系配線とＣｕ配線もしくはＣｕ合金配線とのＭｏ系／Ｃｕ系積層配線、Ｔｉ配線もしくはＴｉ合金配線のＴｉ系配線、又は、前記Ｔｉ系配線とＣｕ配線もしくはＣｕ合金配線とのＴｉ系／Ｃｕ系積層配線を用いた場合、電極加工には過酸化水素水にフッ化物を含んだ無機系エッチング液が用いられる。しかしながらＩＧＺＯは前記無機系エッチング液により容易にエッチングされるため、こちらも前述の配線を用いたＢＣＥ型の薄膜トランジスタを形成することはできない。
【００１２】
本発明は上記事情に鑑みてなされたものであり、ソース・ドレイン電極に純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜との積層膜（以下、「Ｍｏ系／Ｃｕ系積層膜」と称することがある。）や、純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜との積層膜（以下、「Ｔｉ系／Ｃｕ系積層膜」と称することがある。）を用いた場合に、優れた特性を有する薄膜トランジスタを提供することを目的とする。
具体的には、高い電界移動度を維持しつつ、スイッチング特性、Ｓ値、ストレス耐性及び光ストレス耐性（光ストレスによるトンラジスタのしきい値変化量が小さいこと）に優れた薄膜トランジスタを提供し、中でも、光ストレス耐性に特に優れたエッチストッパー層を有しないＢＣＥ型薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明者らは、鋭意研究を重ねた結果、Ｉｎ、Ｇａ、ＺｎおよびＳｎの金属元素からなる酸化物半導体層を含むことにより上記課題を解決できることを見出し、本発明を完成するに至った。
【００１４】
すなわち、本発明は、以下の［１］〜［６］に係るものである。
［１］基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
前記ソース・ドレイン電極が純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＴｉ系／Ｃｕ系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
［２］基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
前記ソース・ドレイン電極が純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
［３］前記酸化物半導体層における全金属元素に対するＳｎの含有量が９原子％以上５０原子％以下であることを特徴とする前記［１］又は［２］に記載の薄膜トランジスタ。
［４］前記酸化物半導体層における全金属元素の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する各金属元素の割合が、
Ｉｎ：１５〜２５原子％、
Ｇａ：５〜２０原子％、
Ｚｎ：３５〜６０原子％、および
Ｓｎ：９〜３０原子％
であることを特徴とする前記［３］に記載の薄膜トランジスタ。
［５］前記２層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなり、かつ前記第１保護膜が水素濃度４．５原子％以下のＳｉＯｘ膜であることを特徴とする前記［１］〜［４］のいずれか１に記載の薄膜トランジスタ。
［６］前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネル型であることを特徴とする前記［１］〜［５］のいずれか１に記載の薄膜トランジスタ。
【発明の効果】
【００１５】
本発明によれば、ソース・ドレイン電極に純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜又は、前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜や、純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜又は、前記Ｔｉ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＴｉ系／Ｃｕ系積層膜を用いた場合でも、高い電界移動度を維持しつつ、スイッチング特性、Ｓ値、ストレス耐性及び光ストレス耐性（光ストレスによるトランジスタのしきい値変化量が小さいこと）に優れた薄膜トランジスタ、より好ましくはＢＣＥ型薄膜トランジスタを得ることができる。
また、本発明に係る薄膜トランジスタは、ソース・ドレイン電極の形成をウェットエッチングで行うことができるため、特性の高い表示装置を容易かつ低コストで得ることができる。
【図面の簡単な説明】
【００１６】
【図１】図１（ａ）は、ＥＳＬ型薄膜トランジスタを説明するための概略断面図であり、図１（ｂ）は、ＢＣＥ型薄膜トランジスタを説明するための概略断面図である。
【図２】図２は、実施例１及び２に用いたＢＣＥ型の薄膜トランジスタを説明するための概略断面図である。
【図３】図３は、純Ｔｉ膜、純Ｍｏ膜、純Ｃｕ膜、従来の酸化物半導体層（ＩＧＺＯ）及び本発明における酸化物半導体層（ＧＩＺＴＯ）のそれぞれにおける過酸化水素水にフッ化物を含んだ無機系エッチング液によるエッチング速度を示したグラフである。
【図４】図４（ａ）〜図４（ｃ）は従来の酸化物半導体層（ＩＧＺＯ）を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層の上面光学顕微鏡写真であり、図４（ａ）は２０％のオーバーエッチング後、図４（ｂ）は５０％のオーバーエッチング後、図４（ｃ）は１００％のオーバーエッチング後の様子をそれぞれ示す写真である。図４（ｄ）〜図４（ｆ）はＧＩＺＴＯ酸化物半導体層を用いた薄膜トランジスタにおける、ソース・ドレイン電極間の酸化物半導体層（ＧＩＺＴＯ）の上面光学顕微鏡写真であり、図４（ｄ）は２０％のオーバーエッチング後、図４（ｅ）は５０％のオーバーエッチング後、図４（ｆ）は１００％のオーバーエッチング後の様子をそれぞれ示す写真である。
【図５】図５は、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴ及び従来の酸化物半導体層（ＩＧＺＯ）を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ−Ｖｇ特性を示すグラフである。
【図６】図６は、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴ及び従来の酸化物半導体層（ＩＧＺＯ）を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ−Ｖｇ特性を示すグラフである。
【図７】図７は、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴを用いた光ストレス耐性の結果の代表例を示すＩｄ−Ｖｇ特性のグラフである。
【図８】図８は、ＧＩＺＴＯ酸化物半導体層、ＧＩＺＴＯ（１）酸化物半導体層、ＧＩＺＴＯ（２）酸化物半導体層、ＧＩＺＴＯ（３）酸化物半導体層、及びＩＧＺＯ酸化物半導体層のそれぞれにおける過酸化水素水にフッ化物を含んだ無機系エッチング液によるエッチング速度を示したグラフである。
【図９】図９（ａ）は、実施例４−１のＧＩＺＴＯ（１）酸化物半導体層を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ−Ｖｇ特性を示すグラフであり、図９（ｂ）は、実施例４−２のＧＩＺＴＯ（２）酸化物半導体層を用いたＴＦＴにおける、２０％、５０％及び１００％オーバーエッチング後のＩｄ−Ｖｇ特性を示すグラフである。
【図１０】図１０（ａ）は、実施例４−１のＧＩＺＴＯ（１）酸化物半導体層を用いたＴＦＴにおける５０％オーバーエッチング後のＩｄ−Ｖｇ特性を示すグラフであり、図１０（ｂ）は、実施例４−２のＧＩＺＴＯ（２）酸化物半導体層を用いたＴＦＴにおける５０％オーバーエッチング後のＩｄ−Ｖｇ特性を示すグラフである。
【発明を実施するための形態】
【００１７】
本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであることを特徴とする。
前記ソース・ドレイン電極は前記酸化物半導体層と直接接合し、かつ、純Ｍｏ膜及びＭｏ合金膜の少なくともいずれか一方のＭｏ系膜もしくは前記Ｍｏ系膜と純Ｃｕ膜及びＣｕ合金膜の少なくともいずれか一方のＣｕ系膜とのＭｏ系／Ｃｕ系積層膜、又は純Ｔｉ膜及びＴｉ合金膜の少なくともいずれか一方のＴｉ系膜もしくは前記Ｔｉ系膜とＣｕ系膜とのＴｉ系／Ｃｕ系積層膜である。
【００１８】
本発明における酸化物半導体層は、金属元素であるＩｎ、Ｇａ、Ｚｎ及びＳｎを必須成分として含む酸化物（ＧＩＺＴＯ）である。Ｓｎを必須成分として含むことによって、過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液に晒されても、酸化物半導体層のエッチングが抑制され、酸化物半導体層表面のダメージを抑制することができる。そのため、酸化物半導体層の膜厚が均一なＴＦＴを得ることができる。一方、Ｓｎが多すぎると酸化物半導体層自体のエッチングが困難となることが懸念される。そのため、Ｓｎの含有量はＩｎ、Ｇａ、Ｚｎ及びＳｎの全金属元素に対して９〜５０原子％が好ましく、９〜３０原子％がより好ましく、９〜２５原子％がさらに好ましい。
【００１９】
また、酸化物半導体層における全金属元素の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する各金属元素の割合が、
Ｉｎ：１５〜２５原子％、
Ｇａ：５〜２０原子％、
Ｚｎ：３５〜６０原子％、及び
Ｓｎ：９〜３０原子％
を満たす酸化物半導体層とすることがエッチングの抑制もしくはＴＦＴ特性の点から好ましく、中でもＳｎが９〜２５原子％であることがより好ましい。またＺｎは４０〜６０原子％であることがより好ましい。なお、酸化物半導体層中の金属元素の割合はＩＣＰ発光分析によって測定することができる。
【００２０】
ソース・ドレイン電極としてＭｏ系膜又はＭｏ系膜とＣｕ系膜とのＭｏ系／Ｃｕ系積層膜を用い、かつソース・ドレイン電極のパターニングを過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液を用いて行う場合であっても、酸化物半導体層の表面状態が良好であり、静特性や特にスイッチング特性に優れ、さらにはＳ値の劣化を抑えた、光ストレス耐性に優れたＢＣＥ型ＴＦＴを得ることができる。
【００２１】
また、ソース・ドレイン電極としてＴｉ系膜又はＴｉ系膜とＣｕ系膜とのＴｉ系／Ｃｕ系積層膜を用い、かつソース・ドレイン電極のパターニングを過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液を用いて行う場合であっても、酸化物半導体層の表面状態が良好であり、静特性や特にスイッチング特性に優れ、さらにはＳ値の劣化を抑えた、光ストレス耐性に優れたＢＣＥ型ＴＦＴを得ることができる。
【００２２】
なお、ソース・ドレイン電極にはＡｌ配線およびＣｕ配線が主として用いられ、これら配線膜に対して、バリアメタルおよびキャップメタルには従来Ｍｏ系材料が多く用いられてきた。一方、Ｔｉ系材料は従来ドライエッチングで実施される場合が多かった。
しかしながら、本発明者らの検討によれば、フッ化物の入った過酸化水素系エッチング液に限ると、Ｔｉ系材料を用いてもウェットエッチングが可能になることが判明した。
【００２３】
また、従来Ｃｕ系／Ｔｉ系積層膜の場合にはＣｕをウェットエッチングで行い、Ｔｉをドライエッチングで行っていたが、同じく過酸化水素系エッチング液を用いてＴｉをＣｕ配線と組み合わせることで、Ｃｕ系／Ｔｉ系積層膜の一括エッチングが可能となる。
【００２４】
本発明におけるソース・ドレイン電極において、Ｍｏは残渣が生じると酸化物半導体を用いたＢＣＥ型ＴＦＴの特性を劣化させやすくなる場合があるのに対し、Ｔｉは残渣が生じても特性を劣化させないことから、ソース・ドレイン電極としてＴｉ系膜又はＴｉ系／Ｃｕ系積層膜を用いることが、特性向上の観点からより好ましい。
またＴｉを含有するＭｏ合金膜を用いた場合も、純Ｍｏと比べると特性が向上することから、Ｔｉを含有するＭｏ合金膜又は、該Ｍｏ合金を用いたＭｏ系／Ｃｕ系積層膜を用いることも好ましい。
【００２５】
２層以上の保護膜は、従来一般に用いられる保護膜であれば特に制限されることなく用いることができる。また２層以上の保護膜は、少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなることが好ましい。第２保護膜は、第１保護膜以外の保護膜であれば、１層でも２層以上でもよい。
前記第１保護膜は、水素濃度が４．５原子％以下のＳｉＯｘ膜であることが光ストレス耐性をより向上できることから好ましい。
【００２６】
保護膜を上記構成にすることにより、ソース・ドレイン電極がＭｏ系膜若しくはＭｏ系／Ｃｕ系積層膜又はＴｉ系膜若しくはＴｉ系／Ｃｕ系積層膜であっても、ＴＦＴの静特性を劣化させることなく、過酸化水素水にフッ化物を含んだ無機系エッチング液等のエッチング液によるダメージを抑制できる。すなわち、酸化物半導体層の膜厚が均一でかつ静特性とストレス耐性の良好なＴＦＴを得ることができる。
なお、前記第２保護膜は、従来一般に用いられる保護膜であれば特に制限されることなく用いることができる。中でもＳｉＮｘ膜やＳｉＯｘ膜が好ましい。
【００２７】
本発明に係る薄膜トランジスタを構成する基板、ゲート電極及びゲート絶縁膜は、それぞれ従来一般に用いられるものを用いることができる。
中でも、基板は透明度の点からガラス基板、石英等が好ましい。ゲート電極は耐熱性、抵抗率の点から純Ｍｏ薄膜、Ｍｏ／Ａｌ／Ｍｏ、Ｃｕ／Ｍｏ、Ｃｕ／Ｔｉ等が好ましい。ゲート絶縁膜は酸化物半導体膜への水素拡散の点からＳｉＨ４とＮ２Ｏの混合ガスをキャリアガスとしてプラズマＣＶＤ法により成膜することが好ましい。
【００２８】
本発明に係る薄膜トランジスタは、上述の通り酸化物半導体層の直上にエッチストッパー層を有していないＢＣＥ型とすることができるため、ＴＦＴ製造工程におけるマスク形成工程数が少なく、十分にコストを削減することができる。またＢＣＥ型ＴＦＴは、ＥＳＬ型ＴＦＴのようにエッチストッパー層とソース・ドレイン電極のオーバーラップ部分がないため、ＥＳＬ型ＴＦＴよりもＴＦＴの小型化が可能である。
なお、本発明に係る薄膜トランジスタは、ＢＣＥ型やＥＳＬ型に限らず、従来と同様の方法及び条件にて製造することができるが、例えば実施例に記載する方法により製造することができる。
【実施例】
【００２９】
以下に、実施例及び比較例を挙げて本発明をさらに具体的に説明するが、本発明は、これらの実施例に限定されるものではない。
［実施例１］
図２に示す構造を有する薄膜トランジスタを下記手順により作製した。
まずガラス基板１（コーニング社製イーグルＸＧ、直径１００ｎｍ×厚さ０．７ｍｍ）上に、ゲート電極２として純Ｍｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯｘ膜（膜厚２５０ｎｍ）を順次成膜した。上記ゲート電極２は、純Ｍｏスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。また、ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３５０℃の条件で成膜した。
【００３０】
次に酸化物半導体層４（膜厚４０ｎｍ）として、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜をゲート絶縁膜３上に成膜した。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、（株）アルバック社製「ＣＳ−２００」であり、スパッタリング条件は下記のとおりである。
【００３１】
（スパッタリング条件）
基板温度：室温
成膜パワー：ＤＣ  ２００Ｗ
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝１０％
【００３２】
上記のようにして酸化物半導体層４（ＧＩＺＴＯ）を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ＩＴＯ−０７Ｎ」を使用し、液温を室温とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
【００３３】
上記のとおり、酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて３５０℃で６０分間行った。
【００３４】
次にソース・ドレイン電極５を形成した。具体的には、純Ｍｏ単層である純Ｍｏ膜（実施例１−１）と、純Ｍｏ膜と純Ｃｕ膜を積層し、純Ｍｏ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｍｏ膜（膜厚２０ｎｍ）の３層積層膜（純Ｍｏ／純Ｃｕ／純Ｍｏ積層膜）（実施例１−２）を形成した。前記ソース・ドレイン電極５を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐために、同電極膜厚に対して２０％、５０％又は１００％のオーバーエッチングを行った。なお、５０％のオーバーエッチングを標準条件とした。
【００３５】
その後、保護膜としてまず第１保護膜６ＡとしてＳｉＯｘ膜を形成した。該ＳｉＯｘ膜の形成はサムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法で行った。ＳｉＯｘ膜の形成には、ＳｉＨ４およびＮ２Ｏの混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２３０℃とした。前記ＳｉＨ４とＮ２Ｏのガス比は、ＳｉＨ４：Ｎ２Ｏ＝４：１００とし、この場合ＳｉＯｘ膜の水素濃度は４．３原子％であった。また、ＳｉＯｘ膜の膜厚は２００ｎｍとした。
【００３６】
その後、第２保護膜６Ｂとして、ＳｉＮｘ膜を成膜した。該ＳｉＮｘ膜の形成は同じくサムコ製「ＰＤ−２２０ＮＬ］を用い、プラズマＣＶＤ法で行った。ＳｉＮｘ膜の形成には、ＳｉＨ４およびＮＨ３およびＮ２の混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２００℃とした。前記ＳｉＨ４とＮ２ＯとＮ２のガス比は、ＳｉＨ４：Ｎ２Ｏ：Ｎ２＝１２．５：６．０：２９７．５とした。
【００３７】
次にフォトリソグラフィー、およびドライエッチングにより、第１保護膜６Ａおよび第２保護膜６Ｂにトランジスタ特性評価用のプロービングのためのコンタクトホール７を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて２５０℃で３０分間行った。以上の手順によりＴＦＴを製造した。
【００３８】
［比較例１］
酸化物半導体層４の金属元素の組成をＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子比）のＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）膜とした以外は実施例１と同様にして、薄膜トランジスタを作製した。なお、実施例１と同様に、ソース・ドレイン電極が純Ｍｏ単層である純Ｍｏ膜を比較例１−１、純Ｍｏ膜と純Ｃｕ膜を積層し、純Ｍｏ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｍｏ膜（膜厚２０ｎｍ）の３層積層膜（純Ｍｏ／純Ｃｕ／純Ｍｏ積層膜）であるものを比較例１−２とする。
【００３９】
［過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価１］
酸化物半導体層におけるＳｎの有無が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
実施例１及び比較例１における酸化物半導体層の他に、純Ｍｏ膜、純Ｔｉ膜及び純Ｃｕ膜のそれぞれに対しても同様にエッチング速度を測定した。
【００４０】
図３のグラフに過酸化水素水にフッ化物を含んだ無機系エッチング液におけるエッチング速度の測定結果を示す。図３中、「Ｔｉ」とは純Ｔｉ膜、「Ｍｏ」とは純Ｍｏ膜、「Ｃｕ」とは純Ｃｕ膜、「ＩＧＺＯ」とは比較例１における酸化物半導体層、「ＧＩＺＴＯ」とは実施例１における酸化物半導体層をそれぞれ意味する。
その結果、ＩＧＺＯ酸化物半導体層のエッチング速度が１．７１ｎｍ／秒であったのに対し、Ｓｎを含むＧＩＺＴＯ酸化物半導体層では０．４４ｎｍ／秒となり、約３．９倍の耐性があることが分かった。
【００４１】
［過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価２］
実施例１−２及び比較例１−２で得られたＴＦＴにおいて、２０％、５０％及び１００％のオーバーエッチングを行った場合の、ソース・ドレイン電極間の酸化物半導体層の上面光学顕微鏡写真を図４（ａ）〜図４（ｆ）に示した。図４（ａ）〜図４（ｃ）は比較例１−２に係るＩＧＺＯ酸化物半導体層を用いたＴＦＴ、図４（ｄ）〜図４（ｆ）は実施例１−２に係るＧＩＺＴＯ酸化物半導体層を用いたＴＦＴであり、図４（ａ）及び図４（ｄ）は２０％のオーバーエッチング、図４（ｂ）及び図４（ｅ）は５０％のオーバーエッチング、図４（ｃ）及び図４（ｆ）は１００％のオーバーエッチングの結果である。
【００４２】
図４（ａ）〜図４（ｆ）から明らかなように、ＩＧＺＯ酸化物半導体層を用いたＴＦＴでは５０％のオーバーエッチング以上では酸化物半導体層が消失しているのに対し、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは１００％のオーバーエッチングであっても酸化物半導体層が消失していないことが確認された。
実施例１−１及び比較例１−１についても同様の評価を行った。以上の評価結果を表１の「Ｓ／Ｄ電極エッチング後の光学顕微鏡評価」にまとめた。
【００４３】
［静特性における電界効果移動度、Ｓ値の評価１］
実施例１−２及び比較例１−２のＴＦＴを用いて、静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。
実施例１−２及び比較例１−２のＴＦＴを用いてＩｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いて測定を行った。
・ゲート電圧：−３０〜３０Ｖ（ステップ０．２５Ｖ）
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・測定温度：室温
【００４４】
測定したＩｄ−Ｖｇ特性を図５にまとめて示す。図５中、「Ｏ．Ｅ．２０％」、「Ｏ．Ｅ．５０％」及び「Ｏ．Ｅ．１００％」とはそれぞれ２０％、５０％及び１００％のオーバーエッチングを意味する。また各グラフの縦軸はＩｄ（Ａ）であり横軸はＶｇ（Ｖ）である。なお、ＩＧＺＯ酸化物半導体層はエッチング液に５０％及び１００％のオーバーエッチング時間で浸漬すると消失したためにＩｄ−Ｖｇ特性が観測されなかった（ドレイン電流が流れなかった）。一方、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは良好なＩｄ−Ｖｇ特性が得られた。
【００４５】
実施例１−１及び比較例１−１についても同様の評価を行った。以上の評価結果を表１の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
移動度は７．０ｃｍ２／Ｖｓ以上を合格とする。
「Ｓ値判定」の基準を以下に示す。
○：Ｓ値が０．４５Ｖ／ｄｅｃ以下
△：Ｓ値が０．４５Ｖ／ｄｅｃ以上１．０Ｖ／ｄｅｃ以下
×：Ｓ値が１．０Ｖ／ｄｅｃを超える
【００４６】
表１に示すように、ＩＧＺＯ酸化物半導体層を用いたＴＦＴはソース・ドレイン電極のパターニングにおける２０％のオーバーエッチングにおいても移動度の低下がみられた。
【００４７】
［ストレス耐性の評価１］
実施例１−１、実施例１−２、比較例１−１及び比較例１−２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧：−２０Ｖ
・ソース・ドレイン電圧：１０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
・光ストレス条件：
光強度：２５０００ＮＩＴ
光源：白色ＬＥＤ
【００４８】
光＋負バイアスストレス印加前後のしきい値電圧シフト（ドレイン電流が１０−９Ａとなるゲート電圧の差）を測定した。この差をΔＶｔｈと呼ぶ。評価結果を表１の「ΔＶｔｈ」及び「ΔＶｔｈ判定」にまとめた。ΔＶｔｈ判定の判定基準は以下のとおりである。
○：ΔＶｔｈが３．５Ｖ以下
×：ΔＶｔｈが３．５Ｖを超える
【００４９】
【表１】
2016225587.tif 000003
【００５０】
以上の評価結果より、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴは従来のＩＧＺＯ酸化物半導体層用いたＴＦＴと同程度のＳ値が得られ、移動度、ストレス耐性共に非常に良好な結果が得られたことから、総合判定として○とした。
【００５１】
［実施例２］
実施例１と同様に図２に示す構造を有する薄膜トランジスタを作製した。
まずガラス基板１（コーニング社製イーグルＸＧ、直径１００ｎｍ×厚さ０．７ｍｍ）上に、ゲート電極２として純Ｍｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯｘ膜（膜厚２５０ｎｍ）を順次成膜した。上記ゲート電極２は、純Ｍｏスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。また、上記ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３５０℃の条件で成膜した。
【００５２】
次に酸化物半導体層４（膜厚４０ｎｍ）として、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ膜（ＧＩＺＴＯ膜）を成膜した。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、（株）アルバック社製「ＣＳ−２００」であり、スパッタリング条件は下記のとおりである。
【００５３】
（スパッタリング条件）
基板温度：室温
成膜パワー：ＤＣ  ２００Ｗ
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝１０％
【００５４】
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ＩＴＯ−０７Ｎ」を使用し、液温を室温とした。なお、本実施例では、実験を行った全てのＧＩＺＴＯ酸化物薄膜について残渣なく、エッチングできることを確認した。
【００５５】
上記のとおり、酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて３５０℃で６０分間行った。
【００５６】
次にソース・ドレイン電極５を形成した。具体的には、純Ｔｉ単層である純Ｔｉ膜（実施例２−１）と、純Ｔｉ膜と純Ｃｕ膜を積層し、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）（実施例２−２）を形成した。前記ソース・ドレイン電極５を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐために、同電極膜厚に対して２０％、５０％又は１００％のオーバーエッチングを行った。なお、５０％を標準条件とした。
【００５７】
その後、保護膜としてまず第１保護膜６ＡとしてＳｉＯｘ膜を形成した。該ＳｉＯｘ膜の形成はサムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法で行った。ＳｉＯｘ膜の形成には、ＳｉＨ４およびＮ２Ｏの混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２３０℃とした。前記ＳｉＨ４とＮ２Ｏのガス比は、ＳｉＨ４：Ｎ２Ｏ＝４：１００とし、この場合ＳＩＯｘ膜の水素濃度は４．３原子％であった。また、ＳｉＯｘ膜の膜厚は２００ｎｍとした。
【００５８】
その後、第２保護膜６Ｂとして、ＳｉＮｘ膜を成膜した。該ＳｉＮｘ膜の形成は同じくサムコ製「ＰＤ−２２０ＮＬ］を用い、プラズマＣＶＤ法で行った。ＳｉＮｘ膜の形成には、ＳｉＨ４およびＮＨ３およびＮ２の混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２００℃とした。前記ＳｉＨ４とＮ２ＯとＮ２のガス比は、ＳｉＨ４：Ｎ２Ｏ：Ｎ２＝１２．５：６．０：２９７．５とした。
【００５９】
次にフォトリソグラフィー、およびドライエッチングにより、第１保護膜６Ａおよび第２保護膜６Ｂにトランジスタ特性評価用のプロービングのためのコンタクトホール７を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて２５０℃で３０分間行った。以上の手順によりＴＦＴを製造した。
【００６０】
［比較例２］
酸化物半導体層４の金属元素の組成をＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子比）のＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）膜とした以外は実施例２と同様にして、薄膜トランジスタを作製した。なお、実施例２と同様に、ソース・ドレイン電極が純Ｔｉ単層である純Ｔｉ膜を比較例２−１、純Ｔｉ膜と純Ｃｕ膜を積層し、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）であるものを比較例２−２とした。
【００６１】
［静特性における電界効果移動度、Ｓ値の評価２］
実施例２−２及び比較例２−２のＴＦＴを用いて、静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。
実施例２−２及び比較例２−２のＴＦＴを用いてＩｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いて測定を行った。
・ゲート電圧：−３０〜３０Ｖ（ステップ０．２５Ｖ）
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・測定温度：室温
【００６２】
測定したＩｄ−Ｖｇ特性を図６にまとめて示す。図６中、「Ｏ．Ｅ．２０％」、「Ｏ．Ｅ．５０％」及び「Ｏ．Ｅ．１００％」とはそれぞれ２０％、５０％及び１００％のオーバーエッチングを意味する。また各グラフの縦軸はＩｄ（Ａ）であり横軸はＶｇ（Ｖ）である。なお、ＩＧＺＯ酸化物半導体層はエッチング液に５０％及び１００％のオーバーエッチング時間で浸漬すると消失したためにＩｄ−Ｖｇ特性が観測されなかった（ドレイン電流が流れなかった）。一方、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは良好なＩｄ−Ｖｇ特性が得られた。
【００６３】
実施例２−１及び比較例２−１についても同様の評価を行った。以上の評価結果を表２の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
移動度は７．０ｃｍ２／Ｖｓ以上を合格とする。
「Ｓ値判定」の基準を以下に示す。
○：Ｓ値が０．４５Ｖ／ｄｅｃ以下
△：Ｓ値が０．４５Ｖ／ｄｅｃを超える１．０Ｖ／ｄｅｃ以下
×：Ｓ値が１．０Ｖ／ｄｅｃを超える
【００６４】
表２に示すように、ＩＧＺＯ酸化物半導体層を用いたＴＦＴはソース・ドレイン電極のパターニングにおける２０％のオーバーエッチングにおいても移動度の低下がみられた。
【００６５】
［ストレス耐性の評価２］
実施例２−１、実施例２−２、比較例２−１及び比較例２−２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧：−２０Ｖ
・ソース・ドレイン電圧：１０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
・光ストレス条件：
光強度：２５０００ＮＩＴ
光源：白色ＬＥＤ
【００６６】
光＋負バイアスストレス印加前後のしきい値電圧シフト（ドレイン電流が１０−９Ａとなるゲート電圧の差）を測定した。この差をΔＶｔｈと呼ぶ。評価結果を表２の「ΔＶｔｈ」及び「ΔＶｔｈ判定」にまとめた。ΔＶｔｈ判定の判定基準は以下のとおりである。
○：ΔＶｔｈが３．５Ｖ以下
×：ΔＶｔｈが３．５Ｖを超える
【００６７】
実施例２−１の１００％オーバーエッチング時のＩｄ−Ｖｇ特性を図７に示した。ストレス印加時間は０秒、３６００秒または７２００秒とした。このときのストレス耐性におけるΔＶｔｈはストレス印加時間に関わらず、２．２Ｖと良好な結果が得られた。
以上の評価結果より、ＧＩＺＴＯ酸化物半導体層を用いたＴＦＴでは、移動度、Ｓ値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
【００６８】
【表２】
2016225587.tif 000004
【００６９】
表１及び表２の結果から、酸化物半導体層にＳｎを含まないＩＧＺＯ酸化物半導体層を用いたＴＦＴの場合、ソース・ドレイン電極のパターニングの際の過酸化水素水にフッ化物を含んだ無機系エッチング液への浸せきによって、酸化物半導体層が容易に消失するため、十分なオーバーエッチング時間において、ＴＦＴを製造することができない。
【００７０】
一方、本発明に係るＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（ＧＩＺＴＯ）酸化物半導体層を用いたＴＦＴの場合、十分なオーバーエッチング時間おいてＴＦＴを製造することができ、かつ、静特性およびストレス耐性の結果も良好であることが分かった。
さらに静特性におけるＳ値が良好なこと、及びストレス耐性におけるΔＶｔｈが小さいことからＧＩＺＴＯ酸化物半導体層は、過酸化水素水にフッ化物を含んだ無機系エッチング液への浸せきによるエッチングが抑制され、酸化物半導体層表面のダメージを抑制することができると結論づけることができる。
【００７１】
［実施例３］
実施例１と同様に図２に示す構造を有する薄膜トランジスタを作製した。
まずガラス基板１（コーニング社製イーグルＸＧ、直径１００ｎｍ×厚さ０．７ｍｍ）上に、ゲート電極２として純Ｍｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯｘ膜（膜厚２５０ｎｍ）を順次成膜した。上記ゲート電極２は、純Ｍｏスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。また、上記ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３５０℃の条件で成膜した。
【００７２】
次に酸化物半導体層４（膜厚４０ｎｍ）として、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（ＧＩＺＴＯ）膜を成膜した。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、（株）アルバック社製「ＣＳ−２００」であり、スパッタリング条件は下記のとおりである。
【００７３】
（スパッタリング条件）
基板温度：室温
成膜パワー：ＤＣ  ２００Ｗ
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝１０％
【００７４】
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ＩＴＯ−０７Ｎ」を使用し、液温を室温とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
【００７５】
上記のとおり、酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて３５０℃で６０分間行った。
【００７６】
次にソース・ドレイン電極５を形成した。具体的には、純Ｔｉ単層である純Ｔｉ膜（実施例３−１）と、純Ｔｉ膜と純Ｃｕ膜を積層し、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）（実施例３−２）を形成した。前記ソース・ドレイン電極５を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐために、同電極膜厚に対して５０％のオーバーエッチングを行った。
【００７７】
その後、保護膜としてまず第１保護膜６ＡとしてＳｉＯｘ膜を形成した。該ＳｉＯｘ膜の形成はサムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法で行った。ＳｉＯｘ膜の形成には、ＳｉＨ４およびＮ２Ｏの混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２３０℃とした。前記ＳｉＨ４とＮ２Ｏのガス比は、ＳｉＨ４：Ｎ２Ｏ＝４０：１００とし、この場合ＳｉＯｘ膜の水素濃度は４．３原子％であった。また、ＳｉＯｘ膜の膜厚は２００ｎｍとした。
【００７８】
その後、第２保護膜６Ｂとして、ＳｉＮｘ膜を成膜した。該ＳｉＮｘ膜の形成は同じくサムコ製「ＰＤ−２２０ＮＬ］を用い、プラズマＣＶＤ法で行った。ＳｉＮｘ膜の形成には、ＳｉＨ４およびＮＨ３およびＮ２の混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２００℃とした。前記ＳｉＨ４とＮ２ＯとＮ２のガス比は、ＳｉＨ４：Ｎ２Ｏ：Ｎ２＝１２．５：６．０：２９７．５とした。
【００７９】
次にフォトリソグラフィー、およびドライエッチングにより、第１保護膜６Ａおよび第２保護膜６Ｂにトランジスタ特性評価用のプロービングのためのコンタクトホール７を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて２５０℃で３０分間行った。以上の手順によりＴＦＴを製造した。
【００８０】
さらに、前記ＳｉＨ４の流量を増加させ、Ｎ２Ｏとのガス比を変えたＳｉＯｘ膜を第１保護膜６Ａとした以外は実施例３−１と同様にして、薄膜トランジスタを作製した。ＳｉＯｘ膜の水素濃度は６．５原子％（参考例１−１）と７．２原子％（参考例２−１）であった。ＳｉＯｘ膜の膜厚は２００ｎｍとした。
前記ＳｉＨ４の流量を増加させ、Ｎ２Ｏとのガス比を変えたＳｉＯｘ膜を第１保護膜６Ａとした以外は実施例３−２と同様にして、薄膜トランジスタを作製した。ＳｉＯｘ膜の水素濃度は６．５原子％（参考例１−２）と７．２原子％（参考例２−２）であった。ＳｉＯｘ膜の膜厚は２００ｎｍとした。
【００８１】
［静特性における電界効果移動度、Ｓ値の評価３］
実施例３及び参考例のＴＦＴを用いて静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。
実施例３−１、実施例３−２、参考例１−１、参考例２−１、参考例１−２及び参考例２−２のＴＦＴを用いてＩｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いて測定を行った。
・ゲート電圧：−３０〜３０Ｖ（ステップ０．２５Ｖ）
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・測定温度：室温
【００８２】
測定したＩｄ−Ｖｇ特性の結果から電界効果移動度とＳ値を算出した。以上の評価結果を表３の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
移動度は７．０ｃｍ２／Ｖｓ以上を合格とする。
「Ｓ値判定」の基準を以下に示す。
○：Ｓ値が０．４５Ｖ／ｄｅｃ以下
△：Ｓ値が０．４５Ｖ／ｄｅｃを超える１．０Ｖ／ｄｅｃ以下
×：Ｓ値が１．０Ｖ／ｄｅｃを超える
【００８３】
［ストレス耐性の評価３］
実施例３−１、実施例３−２、参考例１−１、参考例２−１、参考例１−２及び参考例２−２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。
・ゲート電圧：−２０Ｖ
・ソース・ドレイン電圧：１０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
・光ストレス条件：
光強度：２５０００ＮＩＴ
光源：白色ＬＥＤ
【００８４】
光＋負バイアスストレス印加前後のしきい値電圧シフト（ドレイン電流が１０−９Ａとなるゲート電圧の差）を測定した。この差をΔＶｔｈと呼ぶ。評価結果を表３の「ΔＶｔｈ」及び「ΔＶｔｈ判定」にまとめた。ΔＶｔｈ判定の判定基準は以下のとおりである。
○：ΔＶｔｈが３．５Ｖ以下
×：ΔＶｔｈが３．５Ｖを超える
【００８５】
【表３】
2016225587.tif 000005
【００８６】
［実施例４］
図２に示す構造を有する薄膜トランジスタを下記手順により作製した。
まずガラス基板１（コーニング社製イーグルＸＧ、直径１００ｎｍ×厚さ０．７ｍｍ）上に、ゲート電極２として純Ｍｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯｘ膜（膜厚２５０ｎｍ）を順次成膜した。上記ゲート電極２は、純Ｍｏスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。また、ゲート絶縁膜３は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ４とＮ２Ｏの混合ガス、成膜パワー：３００Ｗ、成膜温度：３５０℃の条件で成膜した。
【００８７】
次に酸化物半導体層４（膜厚４０ｎｍ）として、
原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．０：１７．４：４２．３：２４．４のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（１）膜をゲート絶縁膜３上に成膜した（実施例４−１）。成膜には、金属元素の比率が同じスパッタリングターゲットを用い、ＤＣスパッタリング法を用いて成膜した。
スパッタリングに使用した装置は、（株）アルバック社製「ＣＳ−２００」であり、スパッタリング条件は下記のとおりである。また、酸化物半導体層の原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．２：１７．４：３８．１：２８．３であるＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（２）膜（実施例４−２）、原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．５：１６．６：６１．６：５．３であるＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（３）膜（参考例４−３）も同様にして成膜した。
【００８８】
（スパッタリング条件）
基板温度：室温
成膜パワー：ＤＣ  ２００Ｗ
ガス圧：１ｍＴｏｒｒ
酸素分圧：１００×Ｏ２／（Ａｒ＋Ｏ２）＝１０％
【００８９】
上記のようにして各酸化物半導体層４（ＧＩＺＴＯ）を成膜した後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。前記ウェットエッチングでは、関東化学社製「ＩＴＯ−０７Ｎ」を使用し、液温を室温もしくは４０℃とした。なお、本実施例では、実験を行った全ての酸化物薄膜について残渣なく、エッチングできることを確認した。
【００９０】
上記のとおり、酸化物半導体層４をパターニングした後、酸化物半導体層４の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、大気雰囲気下にて３５０℃で６０分間行った。
【００９１】
次にソース・ドレイン電極５を形成した。具体的には、純Ｔｉ単層である純Ｔｉ膜を形成した。前記ソース・ドレイン電極５を成膜後、フォトリソグラフィーおよびウェットエッチングによりパターニングを行った。パターニングには過酸化水素水にフッ化物を含んだ無機系エッチング液を用いた。ソース・ドレイン電極５のパターニングにより、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。ソース・ドレイン電極５の短絡を防ぐために、同電極膜厚に対して標準条件である５０％のオーバーエッチングを行った。
【００９２】
その後、保護膜としてまず第１保護膜６ＡとなるＳｉＯｘ膜を形成した。該ＳｉＯｘ膜の形成はサムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法で行った。ＳｉＯｘ膜の形成には、ＳｉＨ４およびＮ２Ｏの混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２３０℃とした。前記ＳｉＨ４とＮ２Ｏのガス比は、ＳｉＨ４：Ｎ２Ｏ＝４：１００とし、この場合ＳｉＯｘ膜の水素濃度は４．３原子％であった。また、ＳｉＯｘ膜の膜厚は２００ｎｍとした。
【００９３】
その後、第２保護膜６Ｂとして、ＳｉＮｘ膜を成膜した。該ＳｉＮｘ膜の形成は同じくサムコ製「ＰＤ−２２０ＮＬ］を用い、プラズマＣＶＤ法で行った。ＳｉＮｘ膜の形成には、ＳｉＨ４およびＮＨ３およびＮ２の混合ガスを用いた。また成膜パワーを１００Ｗ、成膜温度を２００℃とした。前記ＳｉＨ４とＮ２ＯとＮ２のガス比は、ＳｉＨ４：Ｎ２Ｏ：Ｎ２＝１２．５：６．０：２９７．５とした。
【００９４】
次にフォトリソグラフィー、およびドライエッチングにより、第１保護膜６Ａおよび第２保護膜６Ｂにトランジスタ特性評価用のプロービングのためのコンタクトホール７を形成した。
最後にポストアニール処理を行った。ポストアニール処理は、窒素雰囲気下にて２５０℃で３０分間行った。以上の手順によりＴＦＴを製造した。
【００９５】
［実施例５］
実施例４においてソース・ドレイン電極５として純Ｔｉ膜と純Ｃｕ膜を積層し、純Ｔｉ膜（膜厚２０ｎｍ）／純Ｃｕ膜（膜厚２００ｎｍ）／純Ｔｉ膜（膜厚２０ｎｍ）の３層積層膜（純Ｔｉ／純Ｃｕ／純Ｔｉ積層膜）とした以外は同様にしてＴＦＴを製造した。
なお、ＴＦＴにおける酸化物半導体層４（膜厚４０ｎｍ）の原子比Ｇａ：Ｉｎ：Ｚｎ：Ｓｎは実施例５−１が１６．０：１７．４：４２．３：２４．４のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（１）膜、実施例５−２が１６．２：１７．４：３８．１：２８．３のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（２）膜、参考例５−３が１６．５：１６．６：６１．６：５．３のＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（３）膜である。
【００９６】
［過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性の評価３］
酸化物半導体層におけるＳｎの添加量が、ソース・ドレイン電極形成時に使用する過酸化水素水にフッ化物を含んだ無機系エッチング液に対する耐性に及ぼす影響について検討した。酸化物半導体層に対し膜減りをさせることによりエッチング速度を測定した。
図８のグラフに過酸化水素水にフッ化物を含んだ無機系エッチング液におけるエッチング速度の測定結果を示す。図８中、「ＧＩＺＴＯ」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．８：１６．６：４７．２：１９．４の酸化物半導体薄膜であり、実施例２−１及び２−２における酸化物半導体層である。「ＧＩＺＴＯ（１）」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．０：１７．４：４２．３：２４．４の酸化物半導体薄膜であり、実施例４−１及び５−１における酸化物半導体層である。「ＧＩＺＴＯ（２）」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．２：１７．４：３８．１：２８．３の酸化物半導体薄膜であり、実施例４−２及び５−２における酸化物半導体層である。「ＧＩＺＴＯ（３）」とは原子比がＧａ：Ｉｎ：Ｚｎ：Ｓｎ＝１６．５：１６．６：６１．６：５．３の酸化物半導体薄膜であり、参考例４−３及び５−３における酸化物半導体層である。「ＩＧＺＯ」とは原子比がＧａ：Ｉｎ：Ｚｎ＝１：１：１でありＳｎを含まない酸化物半導体薄膜であり、比較例２−１及び２−２における酸化物半導体層である。
その結果、ＩＧＺＯ酸化物半導体層のエッチング速度はＳｎの添加量の増加にともなって減少することがわかる。特にＳｎの含有量が５．３原子％と１９．４原子％とで、エッチング速度がかなり減少していることから、Ｓｎの含有量が９原子％以上程度あれば、非常に良好なエッチング耐性が得られるものと考えられる。
【００９７】
［静特性における電界効果移動度、Ｓ値の評価４］
実施例２−１、２−２、４−１、４−２、５−１及び５−２のＴＦＴを用いて、静特性における電界効果移動度及びストレス耐性（Ｓ値）の評価を行った。酸化物半導体層は実施例２−１及び２−２がＧＩＺＴＯ、実施例４−１及び５−１がＧＩＺＴＯ（１）、実施例４−２及び５−２がＧＩＺＴＯ（２）である。またソース・ドレイン電極は実施例２−１、４−１及び４−２が純Ｔｉ膜、実施例２−２、５−１及び５−２が純Ｔｉ膜／純Ｃｕ膜／純Ｔｉ膜の３層積層膜である。
なお、Ｓｎを含まないＩＧＺＯ酸化物半導体層（比較例２−１及び２−２に相当）およびＧＩＺＴＯ（３）酸化物半導体層（参考例４−３及び５−３）はエッチング液に５０％のオーバーエッチング時間で浸漬すると消失したためにＩｄ−Ｖｇ特性が観測されず（ドレイン電流が流れず）、移動度及びストレス耐性の評価を行うことができなかった。
【００９８】
実施例２−１、２−２、４−１、４−２、５−１及び５−２のＴＦＴを用いてＩｄ−Ｖｇ特性を測定した。Ｉｄ−Ｖｇ特性は、ゲート電圧、ソース・ドレイン電極の電圧を以下のように設定し、プローバーおよび半導体パラメーターアナライザ（Ｋｅｉｔｈｌｅｙ４２００ＳＣＳ）を用いて測定を行った。
・ゲート電圧：−３０〜３０Ｖ（ステップ０．２５Ｖ）
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・測定温度：室温
【００９９】
測定したＩｄ−Ｖｇ特性のうち実施例４−１の結果を図９（ａ）に、実施例４−２の結果を図９（ｂ）に示す。図９（ａ）及び図９（ｂ）において、「Ｎｏ１」とは３０％のオーバーエッチング、「Ｎｏ２」とは５０％のオーバーエッチング、「Ｎｏ３」とは１００％のオーバーエッチングをそれぞれ意味する。またグラフの縦軸はＩｄ（Ａ）であり横軸はＶｇ（Ｖ）である。先のＧＩＺＴＯ酸化物半導体層と同様、ＧＩＺＴＯ（１）酸化物半導体層、及びＧＩＺＴＯ（２）酸化物半導体層を用いたＴＦＴでも良好なＩｄ−Ｖｇ特性が得られた。
【０１００】
以上の評価結果を表４の「移動度」、「Ｓ値」及び「Ｓ値判定」にまとめた。
移動度は７．０ｃｍ２／Ｖｓ以上を合格とする。
「Ｓ値判定」の基準を以下に示す。
○：Ｓ値が０．４５Ｖ／ｄｅｃ以下
△：Ｓ値が０．４５Ｖ／ｄｅｃを超える１．０Ｖ／ｄｅｃ以下
×：Ｓ値が１．０Ｖ／ｄｅｃを超える
【０１０１】
［ストレス耐性の評価４］
実施例２−１、２−２、４−１、４−２、５−１及び５−２のＴＦＴを用いてストレス耐性（光＋負バイアスストレスに対する耐性）の評価を行った。
ストレス耐性は、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行って評価した。ストレス印加条件は以下のとおりである。なお、参考例４−３及び５−３についてはエッチング液への浸漬により膜が消失したことから、ストレス耐性の評価はできなかった。
・ゲート電圧：−２０Ｖ
・ソース・ドレイン電圧：１０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
・光ストレス条件：
光強度：２５０００ＮＩＴ
光源：白色ＬＥＤ
【０１０２】
光＋負バイアスストレス印加前後のしきい値電圧シフト（ドレイン電流が１０−９Ａとなるゲート電圧の差）を測定した。この差をΔＶｔｈと呼ぶ。評価結果を表４の「ΔＶｔｈ」及び「ΔＶｔｈ判定」にまとめた。ΔＶｔｈ判定の判定基準は以下のとおりである。
○：ΔＶｔｈが３．５Ｖ以下
×：ΔＶｔｈが３．５Ｖを超える
【０１０３】
実施例４−１のＧＩＺＴＯ（１）および実施例４−２のＧＩＺＴＯ（２）の５０％オーバーエッチング後のＩｄ−Ｖｇ特性を図１０（ａ）及び図１０（ｂ）にそれぞれ示した。ストレス印加時間は０秒、３６００秒または７２００秒とした。このときのストレス耐性におけるΔＶｔｈはストレス印加時間に関わらず、それぞれ２．５Ｖ、２．２５Ｖと共に良好な結果が得られた。
以上の評価結果より、Ｓｎを一定量以上含む酸化物半導体層を用いたＴＦＴでは、移動度、Ｓ値、ストレス耐性のすべてにわたって非常に良好な特性が得られたことから、総合判定として○とした。
なお今回の評価には、過酸化水素水にフッ化物を含んだ無機系エッチング液におけるフッ化物量は比較的多いものを用いたが、ＴＦＴ製造にはよりフッ化物量の少ないものが用いられる場合もある。
【０１０４】
【表４】
2016225587.tif 000006
【０１０５】
以上の評価結果より、本発明に係るＧａ−Ｉｎ−Ｚｎ−Ｓｎ−Ｏ（ＧＩＺＴＯ）酸化物半導体層を用いたＴＦＴの場合、酸化物半導体層はＳｎを含むことによりエッチング液に対する耐性が向上し、さらに酸化物半導体層中の金属元素の合計量に対してＳｎを９原子％以上含むことにより、スイッチング特性、Ｓ値、ストレス耐性のすべてにわたって良好な結果が得られることが分かった。さらには第１保護膜６ＡとなるＳｉＯｘ膜に含まれる水素濃度を４．５原子％以下とすることにより、ストレス耐性の結果を非常に良好にすることができることが分かった。
【符号の説明】
【０１０６】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  ソース・ドレイン電極
６  保護膜
６Ａ  第１保護膜
６Ｂ  第２保護膜
７  コンタクトホール
８  透明導電膜
９  エッチストッパー層
【図７】
2016225587.tif 000007
【図９】
2016225587.tif 000008
【図１０】
2016225587.tif 000009
【図１】
2016225587.tif 000010
【図２】
2016225587.tif 000011
【図３】
2016225587.tif 000012
【図４】
2016225587.tif 000013
【図５】
2016225587.tif 000014
【図６】
2016225587.tif 000015
【図８】
2016225587.tif 000016
【手続補正書】
【提出日】平成28年8月5日(2016.8.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電
極、および２層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
前記ソース・ドレイン電極が、Ｔｉ膜とＣｕ膜とが、Ｔｉ膜／Ｃｕ膜／Ｔｉ膜の順に積層された積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
【請求項２】
基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース・ドレイン電極、および２層以上の保護膜を有する薄膜トランジスタであって、
前記酸化物半導体層を構成する金属元素がＩｎ、Ｇａ、Ｚｎ及びＳｎであり、
前記ソース・ドレイン電極が、Ｍｏ膜とＣｕ膜とが、Ｍｏ膜／Ｃｕ膜／Ｍｏ膜の順に積層された積層膜であり、かつ
前記ソース・ドレイン電極が前記酸化物半導体層と直接接合することを特徴とする薄膜トランジスタ。
【請求項３】
前記酸化物半導体層における全金属元素に対するＳｎの含有量が９原子％以上５０原子％以下であることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記酸化物半導体層における全金属元素の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する各金属元素の割合が、
Ｉｎ：１５〜２５原子％、
Ｇａ：５〜２０原子％、
Ｚｎ：３５〜６０原子％、および
Ｓｎ：９〜３０原子％
であることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記２層以上の保護膜が少なくとも、前記酸化物半導体層と直接接合する第１保護膜及び前記第１保護膜とは異なる第２保護膜からなり、かつ前記第１保護膜が水素濃度４．５原子％以下のＳｉＯｘ膜であることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
【請求項６】
前記酸化物半導体層の直上にエッチストッパー層を設けない、バックチャネル型であることを特徴とする請求項１〜５のいずれか１項に記載の薄膜トランジスタ。