(57)【要約】      （修正有）【課題】化合物半導体装置に関し、高周波特性を劣化させることなく耐圧を向上する。【解決手段】ドレイン電極１７とゲート電極１５との間のキャリア供給層１３上の一部の領域のみにゲート電極１５と離間して電気的にフローティング状態のキャップ層１８を設ける。キャップ層１８には電極を設けずにフローティング状態にする。キャップ層１８はストライプ状であり且つゲート電極１５と平行に配置される。キャップ層１８の分極の大きさはキャリア供給層１３の分極の大きさよりも小さくする。【選択図】図１
2016086108.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成されたキャリア走行層と、
前記キャリア走行層の上方に形成されたキャリア供給層と、
前記キャリア供給層の上方に形成されたゲート電極と、
前記基板に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、
前記ドレイン電極と前記ゲート電極との間の前記キャリア供給層の上方の一部の領域のみに前記ゲート電極と離間して形成された、電気的にフローティング状態であるキャップ層と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記キャリア走行層が窒化物半導体からなり、
前記キャリア供給層がＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）からなり、
前記キャップ層が窒化物半導体からなることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記キャップ層内の分極の大きさの絶対値が前記キャリア供給層内の分極の大きさの絶対値よりも小さいことを特徴とする請求項１または請求項２に記載の化合物半導体装置。
【請求項４】
前記キャップ層内の分極の極性が前記キャリア供給層の分極の極性と異なることを特徴とする請求項１または請求項２に記載の化合物半導体装置。
【請求項５】
前記キャップ層にｐ型不純物がドープされていることを特徴とする請求項１または請求項２に記載の化合物半導体装置。
【請求項６】
前記キャップ層はストライプ状であり且つ前記ゲート電極と平行に配置されることを特徴とする請求項１乃至請求項５のいずれか１項に記載の化合物半導体装置。
【請求項７】
前記キャップ層が、互いに平行に複数個形成されることを特徴とする請求項６に記載の化合物半導体装置。
【請求項８】
前記ゲート電極と前記ソース電極との間の前記キャリア供給層上の全面及び前記ゲート電極と前記ドレイン電極との間の前記キャリア供給層上の全面に保護層が設けられ、
前記キャップ層が前記保護層上に設けられていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置に関するものであり、例えば、ＧａＮ系半導体を用いたＨＥＭＴ（高電子移動度トランジスタ）等の化合物半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＡｌＧａＮ／ＧａＮヘテロ接合を利用し、ＧａＮを電子走行層とするＧａＮ系ＨＥＭＴの開発が活発である。ＧａＮ系半導体はＧａＡｓ等の他のIII-Ｖ族化合物半導体と比べてワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つという特長がある。この特長により、大電流・高電圧・低オン抵抗動作のトランジスタが実現可能な材料として極めて有望である。
【０００３】
このため、無線通信システムにおける基地局などで用いられる次世代の高効率増幅器や、電力を制御するための高効率スイッチング素子への適用を目指して開発が活発に行われている。
【０００４】
図１７は、従来のＧａＮ系ＨＥＭＴの説明図であり、図１７（ａ）は断面図であり、図１７（ｂ）はゲート電極近傍の電界分布の説明図である。図１７（ａ）に示すように、従来のＧａＮ系ＨＥＭＴは、ＳｉＣ基板５１上にＡｌＮ核形成層５２を介してｉ型ＧａＮ電子走行層５３及びｎ型ＡｌＧａＮ電子供給層５４を順次成膜する。この時、ｉ型ＧａＮ電子走行層５３とｎ型ＡｌＧａＮ電子供給層５４との界面近傍に二次元電子ガス５５が生成される。このｎ型ＡｌＧａＮ電子供給層５４上に保護膜となるＳｉＮ膜５６を設け、ＳｉＮ膜５６の除去部にソース電極５７、ドレイン電極５８及びゲート電極５９を設けている。
【０００５】
このＧａＮ系ＨＥＭＴにおいては、高電圧動作が必要になるため、耐圧性能の向上が必須となる。しかしオン抵抗を低減するために二次元電子ガス５５のキャリア濃度を増加させた場合には耐圧性能は劣化してしまう。これは、図１７（ｂ）に示すように、二次元電子ガス５５のキャリア濃度が高い場合は空乏層が拡がりにくくなるために空乏層にかかる電界が強くなるためである。
【０００６】
ゲート電極５９とドレイン電極５８との間の電位変化は高抵抗となる空乏層内で起こるため、空乏層幅が狭い場合は等電位線６０の間隔が密になり僅かな距離で電位が大きく変化し、空乏層にかかる電界が強くなってしまう。
【０００７】
このような問題を解消するために、フィールドプレート電極を設けたり、あるいは、ゲート電極を階段状に形成して空乏層の幅を広げ、耐圧性能を向上させることが提案されている（例えば、特許文献１或いは特許文献２参照）。
【０００８】
図１８は、従来の改良型ＧａＮ系ＨＥＭＴの断面図であり、図１８（ａ）はゲート電極５９とドレイン電極５８との間にソース電極５７に接続したフィールドプレート６１を設けたものである。また、図１８（ｂ）は、ゲート電極６２にドレイン電極５８側に張り出す庇部を形成したものである。いずれの場合も、ゲート電極５９，６２の近傍の空乏層の幅を広げ、耐圧性能を向上させることができる。
【０００９】
しかし、これらの提案の場合には、寄生容量が発生して高周波特性が劣化してしまうという問題があるので、図１９を参照してこの事情を説明する。図１９は従来の改良型ＧａＮ系ＨＥＭＴの問題点の説明図である。図１９（ａ）に示すように、フィールドプレート６１を設けた場合には、フィールドプレート６１と二次元電子ガス５５との間に寄生容量が形成されて、信号遅延の原因となる。また、図１９（ｂ）に示すように、ゲート電極６２に庇部を設けた場合には、この庇部と二次元電子ガス５５との間に寄生容量が形成されて、信号遅延の原因となる。
【００１０】
一方、ゲート電極に接するようにＧａＮキャップ層を設け、ＧａＮキャップ層によってゲート電極近傍の二次元電子ガスのキャリア濃度を低減し、それによって耐圧を高めることが提案されている（たとえば、特許文献３参照）。
【００１１】
図２０は従来の高耐圧ＧａＮ系ＨＥＭＴの断面図であり、半絶縁性ＳｉＣ基板７１上にバッファ層７２を介してＧａＮチャネル層７３、ＡｌＧａＮバリア層７４及びＧａＮキャップ層７６を成膜する。この場合も、ＧａＮチャネル層７３とＡｌＧａＮバリア層７４との界面近傍に二次元電子ガス７５が発生する。ソース・ドレイン電極形成領域にＳｉをイオン注入してＳｉ注入領域７７を形成し、このＳｉ注入領域７７上にソース電極７８及びドレイン電極７９を形成する。
【００１２】
ゲート電極形成領域のＧａＮキャップ層７６を除去したのち、Ｔ型のゲート電極８０を形成し、ゲート電極８０に接するドレイン側のＧａＮキャップ層の一部を残してＧａＮキャップ層をエッチング除去し、最後に表面を保護する誘電体膜８１を形成する。残存したＧａＮキャップ層７６の直下においては二次元電子ガス７５のキャリア濃度が低減するので、空乏層が拡がりやすくなり、耐圧が向上する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１４−０７２３９１号公報
【特許文献２】特開２０１４−０７２３６０号公報
【特許文献３】特開２０１３−２２９４８６号公報
【特許文献４】特開２０１３−１６２０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、この高耐圧ＧａＮ系ＨＥＭＴの場合にも、寄生容量が発生して高周波特性が劣化してしまうという問題があるので、図２１を参照してこの事情を説明する。図２１は従来の高耐圧ＧａＮ系ＨＥＭＴの問題点の説明図であり、Ｔ型のゲート電極８０のドレイン側への庇部と二次元電子ガス７５との間に寄生容量が形成されて、信号遅延の原因となる。
【００１５】
さらに、ＧａＮキャップ層７６はゲート電極８０のごく近傍にあるため、ＧａＮキャップ層７６のドレイン側の端部においては電界強度が依然として高く、耐圧改善効果が必ずしも十分ではないという問題がある。
【００１６】
したがって、化合物半導体装置において、高周波特性を劣化することなく耐圧を向上することを目的とする。
【課題を解決するための手段】
【００１７】
開示する一観点からは、基板と、前記基板の上方に形成されたキャリア走行層と、前記キャリア走行層の上方に形成されたキャリア供給層と、前記キャリア供給層の上方に形成されたゲート電極と、前記基板に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、前記ドレイン電極と前記ゲート電極との間の前記キャリア供給層の上方の一部の領域のみに前記ゲート電極と離間して形成された、電気的にフローティング状態であるキャップ層とを有することを特徴とする化合物半導体装置が提供される。
【発明の効果】
【００１８】
開示の化合物半導体装置によれば、高周波特性を劣化させることなく耐圧を向上することが可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態の化合物半導体装置の説明図である。
【図２】本発明の実施例１のＧａＮ系ＨＥＭＴの説明図である。
【図３】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図４】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程の図４以降の説明図である。
【図６】本発明の実施例２のＧａＮ系ＨＥＭＴの説明図である。
【図７】本発明の実施例２のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図８】本発明の実施例２のＧａＮ系ＨＥＭＴの製造工程の図７以降の説明図である。
【図９】本発明の実施例３のＧａＮ系ＨＥＭＴの断面図である。
【図１０】本発明の実施例４のＧａＮ系ＨＥＭＴの断面図である。
【図１１】本発明の実施例５のＧａＮ系ＨＥＭＴの断面図である。
【図１２】本発明の実施例６のＧａＮ系ＨＥＭＴの断面図である。
【図１３】本発明の実施例７のＧａＮ系ＨＥＭＴの断面図である。
【図１４】本発明の実施例７のＧａＮ系ＨＥＭＴの製造工程の途中までの説明図である。
【図１５】本発明の実施例７のＧａＮ系ＨＥＭＴの製造工程の図１４以降の説明図である。
【図１６】本発明の実施例８のＧａＮ系ＨＥＭＴの断面図である。
【図１７】従来のＧａＮ系ＨＥＭＴの説明図である。
【図１８】従来の改良型ＧａＮ系ＨＥＭＴの断面図である。
【図１９】従来の改良型ＧａＮ系ＨＥＭＴの問題点の説明図である。
【図２０】従来の高耐圧ＧａＮ系ＨＥＭＴの断面図である。
【図２１】従来の高耐圧ＧａＮ系ＨＥＭＴの問題点の説明図である。
【発明を実施するための形態】
【００２０】
ここで、図１を参照して、本発明の実施の形態の化合物半導体装置を説明する。図１は、本発明の実施の形態の化合物半導体装置の説明図であり、図１（ａ）は上面図であり、図１（ｂ）は図１（ａ）におけるＡ-Ａ′を結ぶ一点鎖線に沿った断面図である。この化合物半導体装置は、基板１１上にキャリア走行層１２及びキャリア供給層１３を設け、キャリア供給層１３の上にゲート電極１５を設ける。また、ゲート電極の一方の側にソース電極１６を設けると共に、ゲート電極１５に対してソース電極１６と反対側にドレイン電極１７を設ける。
【００２１】
本発明の実施の形態においては、ドレイン電極１７とゲート電極１５との間のキャリア供給層１３の上の一部の領域のみにゲート電極１５と離間してキャップ層１８を設け、このキャップ層１８には電極を設けずに、フローティング状態にする。このキャップ層１８は、ストライプ状であり且つゲート電極１５と平行に配置される。キャップ層１８の分極の大きさはキャリア供給層１３の分極の大きさよりも小さいこととする。これによりキャップ層１８とキャリア供給層１３の間に負の固定電荷が発生し、キャリア供給層のポテンシャルが持ち上げられ、キャップ層の形成された領域では二次元電子ガスのキャリア濃度が低減する。キャリア濃度を十分に低減するためには、キャリア供給層１３の厚さにも依存するが、キャップ層の厚さは１０ｎｍ以上の厚さにすることが望ましい。但し、キャップ層を複数個設ける場合には、キャップ層の厚さは、１０ｎｍ以下、例えば、５ｎｍでも効果がある。
【００２２】
このように、ゲート電極１５と離間してキャップ層１８を設けることで、キャップ層１８の直下の二次元キャリアガス１４のキャリア濃度が低減して空乏層が拡がりやすくなり、耐圧が向上する。また、このキャップ層１８には電極を設けずに、フローティング状態であるので、寄生容量が発生することがない。
【００２３】
また、上述の構造を取ることによって新たな電極の形成は不要になるため寄生容量が新たに発生することがなく、高周波特性は劣化しない。また、キャップ層１８の形成をゲート電極１５とドレイン電極１７と間の一部のみに制限することにより、キャップ層１８の直下以外では二次元キャリアガスのキャリア濃度が高いままであるので、オン抵抗の増加をわずかになるように抑えることができる。
【００２４】
このキャップ層１８を互いに平行に複数個形成しても良い。このように、キャップ層１８を複数個形成することにより、ゲート電極１５に一番近いキャップ層１８のドレイン側の端部近傍の等電位線の間隔を広くすることができ、より耐圧を高めることができる。また、キャップ層１８を幅広に設ける必要はないので、二次元キャリアガスのキャリア濃度を必要以上に低減することがなく、オン抵抗の増加を抑制することができる。
【００２５】
この場合、キャップ層１８の厚さは、ドレイン電極１７に向かって順次薄くなるようにしても良い。ゲート電極１５から離れると電界強度が低くなるので、ピエゾ電界緩和効果は小さくても良く、それによって、オン抵抗の増加を同じ厚さのキャップ層１８を設けた場合に比べてより抑制することができる。
【００２６】
また、ゲート電極１５とソース電極１６との間のキャリア供給層１３上の全面及びゲート電極１５とドレイン電極１７との間のキャリア供給層１３上の全面に保護層を設けても良い。キャリア供給層１３の表面が露出していると酸化されてトラップ準位が発生し、それにより電流コラプス等の動作不安定問題が起こりやすくなってしまう。このため保護層を最表面にすることによりキャリア供給層１３の酸化による動作不安定問題を防止することができる。
【００２７】
この場合の保護層は、全面に堆積したピエゾ電界緩和層形成用の半導体層を薄くエッチングして形成しても良いし、キャップ層１８とは別に形成しても良い。例えば、保護層としてｎ型層を設けた場合には、保護層を除去することなく保護層の上にソース電極１６及びドレイン電極１７を形成しても良い。なお、保護層は二次元キャリアガスのキャリア濃度に過度の影響を与えないように、３ｎｍ以下の厚さにすることが望ましい。
【００２８】
この場合のキャリア走行層１２としては、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ等のＧａＮを含むＧａＮ系半導体が典型的なものである。キャリア供給層１３としては、ＧａＮ、ＡｌＧａＮ、或いはＡｌＩｎＧａＮ等のＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）のＧａＮを含むＩｎＡｌＧａＮ系半導体が典型的なものである。キャップ層１８としては、ＧａＮ、ＩｎＧａＮ等のＧａＮを含むＧａＮ系半導体が典型的なものである。
【００２９】
また、基板１１としては、Ｓｉ基板、サファイア基板、ＳｉＣ基板或いはＧａＮ基板が典型的であり、結晶性の観点からは貫通転位の発生が少ないＳｉＣ基板或いはＧａＮ基板が好適である。一方、コストの観点からはＳｉ基板が最適である。
【００３０】
なお、貫通転位に起因するリーク電流を低減するために、貫通転位を個々に覆うようにＡｌＧａＮ層上にＧａＮ層をゲート電極と離間して設けることが提案されている（例えば、特許文献４参照）。しかし、この提案では、必然的にソース電極寄りにも設けるものであり、且つ、貫通転位を個々に覆うように局所的にＧａＮ層を設けるものであるので、ピエゾ電界緩和効果があるとしても局所的なものであり、耐圧を高める効果は不十分である。一方、本発明の実施の形態においては、キャップ層１８はゲート電極１５と平行に配置されるため、電界は均一に緩和されて耐圧が十分に高まる。
【実施例１】
【００３１】
次に、図２乃至図５を参照して、本発明の実施例１のＧａＮ系ＨＥＭＴを説明する。図２は本発明の実施例１のＧａＮ系ＨＥＭＴの説明図であり、図２（ａ）は断面図であり、図２（ｂ）は等電位線分布の説明図である。図２（ａ）に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００３２】
ｎ型ＡｌＧａＮ電子供給層２４の上にはソース電極３１、ドレイン電極３２及びゲート電極３５が形成され、このゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置に厚さが１０ｎｍで幅が１μｍのｉ型ＧａＮキャップ層２８を設ける。ｉ型ＧａＮキャップ層２８はｎ型ＡｌＧａＮ電子供給層２４よりも分極の大きさが小さいため、ｉ型ＧａＮキャップ層２８とｎ型ＡｌＧａＮ電子供給層２４の境界に負の固定電荷が発生する。このためｎ型ＡｌＧａＮ電子供給層２４のポテンシャルが持ち上がり、ｉ型ＧａＮキャップ層２８の直下の二次元電子ガス２５のキャリア濃度が減少する。
【００３３】
図２（ｂ）に示すように、ｉ型ＧａＮキャップ層２８の直下の二次元電子ガス２５のキャリア濃度が減少して空乏層が拡がりやすくなるため、ゲート電極３５の近傍の等電位線３６の間隔が広くなって耐圧が向上する。
【００３４】
次いで、図３乃至図５を参照して、本発明の実施例１のＧａＮ系ＨＥＭＴの製造工程を説明する。まず、図３（ａ）に示すように、ＳｉＣ基板２１上に、ＭＯＣＶＤ（有機金属気相成長）法を用いて、ＡｌＮ核生成層２２、厚さが２μｍのｉ型ＧａＮ電子走行層２３及び厚さが１０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４を順次成膜する。この時、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との間に二次元電子ガス２５が形成される。
【００３５】
引き続いて、図３（ｂ）に示すように、ｎ型ＡｌＧａＮ電子供給層２４上に厚さが１０ｎｍのｉ型ＧａＮ層２６を成膜する。このｉ型ＧａＮ層２６は、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との間の二次元電子ガス２５の生成を妨げるように作用するので、二次元電子ガス２５のキャリア濃度が低下する。
【００３６】
次いで、図４（ｃ）に示すように、幅が１μｍレジストパターン２７を形成する。次いで、図４（ｄ）に示すように、レジストパターン２７をマスクとしてドライエッチングを行うことによって、ｉ型ＧａＮ層２６の露出部を除去して残部をｉ型ＧａＮキャップ層２８とする。この時、ｉ型ＧａＮ層２６の除去部の二次元電子ガス２５のキャリア濃度が再び高くなる。また、ドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いる。なお、このｉ型ＧａＮキャップ層２８は、図１（ａ）に示したようにストライプ状パターンであり、後工程で形成されるゲート電極と平行に配置される。
【００３７】
次いで、図５（ｅ）に示すように、レジストパターン２７をアッシングにより除去した後、ソース・ドレイン電極形成部に開口部を有するレジストパターン２９を新たに形成する。次いで、厚さが１０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次蒸着してＴｉ／Ａｌ膜３０を形成する。この時、開口部に堆積したＴｉ／Ａｌ膜がソース電極３１及びドレイン電極３２となる。
【００３８】
次いで、図５（ｆ）に示すように、レジストパターン２９上に堆積したＴｉ／Ａｌ膜３０をレジストパターン２９とともにリフトオフにより除去する。次いで、ｉ型ＧａＮキャップ層２８から０．５μｍ離れた位置にゲート電極用の開口部を有するレジストパターン３３を形成する。次いで、厚さが５０ｎｍのＮｉ膜及び厚さが３００ｎｍのＡｕ膜を順次蒸着してＮｉ／Ａｕ膜３４を形成する。この時、開口部に堆積したＮｉ／Ａｕ膜がゲート電極３５となる。なお、ゲート電極３５とドレイン電極３２との対向する端部の間隔は５μｍとする。以降は、レジストパターン３３上に堆積したＮｉ／Ａｕ膜３４をレジストパターン３３とともにリフトオフにより除去することによって、図２（ａ）に示したＧａＮ系ＨＥＭＴの基本構成が完成する。
【００３９】
本発明の実施例１においてはピエゾ電界緩和層となる電気的にフローティングなｉ型ＧａＮキャップ層２８をゲート電極３５の近傍にゲート電極３５と離間して配置しているので、寄生容量を大幅に低減することができる。その結果、高周波特性に優れ、且つ、耐圧性能の優れたＧａＮ系ＨＥＭＴを実現することができる。
【実施例２】
【００４０】
次に、図６乃至図８を参照して、本発明の実施例２のＧａＮ系ＨＥＭＴを説明する。図６は本発明の実施例２のＧａＮ系ＨＥＭＴの説明図であり、図６（ａ）は断面図であり、図６（ｂ）は等電位線分布の説明図である。図６（ａ）に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００４１】
ｎ型ＡｌＧａＮ電子供給層２４の上にはソース電極３１、ドレイン電極３２及びゲート電極３５が形成される。このゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置に厚さが１０ｎｍで幅が１μｍのｉ型ＧａＮキャップ層３８１と、ｉ型ＧａＮキャップ層３８１から０．５μｍ離れた位置に幅が１μｍのｉ型ＧａＮキャップ層３８２を設ける。
【００４２】
図６（ｂ）に示すように、このｉ型ＧａＮキャップ層３８１，３８２はピエゾ電界緩和効果があるため、ｉ型ＧａＮキャップ層３８１，３８２の直下の二次元電子ガス２５のキャリア濃度が減少して空乏層が拡がりやすくなる。その結果、ゲート電極３５の近傍の等電位線３６の間隔が広くなるため耐圧が向上する。
【００４３】
これは、ゲート電極３５の端やｉ型ＧａＮキャップ層３８１の両端では電荷の集中や界面状態の大きな変化のため、電界が集中してしまい、耐圧が劣化してしまう場合がある。このためｉ型ＧａＮキャップ層３８１，３８２を複数個設置することにより電界の集中箇所を分散させることにより電界集中により発生する電界の強度を下げることができる。
【００４４】
次いで、図７及び図８を参照して、本発明の実施例２のＧａＮ系ＨＥＭＴの製造工程を説明する。まず、図７（ａ）に示すように、上記の実施例１と同様に、ＳｉＣ基板２１上に、ＭＯＣＶＤ法を用いて、ＡｌＮ核生成層２２、厚さが２μｍのｉ型ＧａＮ電子走行層２３及び厚さが１０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４を順次成膜する。引き続いて、ｎ型ＡｌＧａＮ電子供給層２４上に厚さが１０ｎｍのｉ型ＧａＮ層２６を成膜する。次いで、幅が１μｍで間隔が０．５μｍの２個のレジストパターン３７を形成する。
【００４５】
次いで、図７（ｂ）に示すように、レジストパターン３７をマスクとしてドライエッチングを行うことによって、ｉ型ＧａＮ層２６の露出部を除去して残部をｉ型ＧａＮキャップ層３８１，３８２とする。なお、このｉ型ＧａＮキャップ層３８１，３８２も、図１（ａ）に示したようにストライプ状パターンであり、後工程で形成されるゲート電極と平行に配置される。また、ドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いる。
【００４６】
次いで、図８（ｃ）に示すように、レジストパターン３７をアッシングにより除去した後、ソース・ドレイン電極形成部に開口部を有するレジストパターン２９を新たに形成する。次いで、厚さが１０ｎｍのＴｉ膜及び厚さが２００ｎｍのＡｌ膜を順次蒸着してＴｉ／Ａｌ膜３０を形成する。この時、開口部に堆積したＴｉ／Ａｌ膜がソース電極３１及びドレイン電極３２となる。
【００４７】
次いで、図８（ｄ）に示すように、レジストパターン２９上に堆積したＴｉ／Ａｌ膜３０をレジストパターン２９とともにリフトオフにより除去する。次いで、ｉ型ＧａＮキャップ層３８１から０．５μｍ離れた位置にゲート電極用の開口部を有するレジストパターン３３を形成する。次いで、厚さが５０ｎｍのＮｉ膜及び厚さが３００ｎｍのＡｕ膜を順次蒸着してＮｉ／Ａｕ膜３４を形成する。この時、開口部に堆積したＮｉ／Ａｕ膜がゲート電極３５となる。なお、ゲート電極３５とドレイン電極３２との対向する端部の間隔は５μｍとする。以降は、レジストパターン３３上に堆積したＮｉ／Ａｕ膜３４をレジストパターン３３とともにリフトオフにより除去することによって、図６（ａ）に示したＧａＮ系ＨＥＭＴの基本構成が完成する。
【００４８】
本発明の実施例２においてはピエゾ電界緩和層となる電気的にフローティングなｉ型ＧａＮキャップ層３８１，３８２を２個に分散して設けているので、実施例１の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。その結果、実施例１よりも耐圧性能の優れたＧａＮ系ＨＥＭＴを実現することができる。
【実施例３】
【００４９】
次に、図９を参照して、本発明の実施例３のＧａＮ系ＨＥＭＴを説明するが、ｉ型ＧａＮキャップ層の数が異なるだけで、基本的な製造工程は上記の実施例２と同様であるので、最終的な断面構造のみを説明する。図９は本発明の実施例３のＧａＮ系ＨＥＭＴの断面図である。図９に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００５０】
ｎ型ＡｌＧａＮ電子供給層２４の上にはソース電極３１、ドレイン電極３２及びゲート電極３５が形成される。このゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置に３本の厚さが１０ｎｍで幅が１μｍのｉ型ＧａＮキャップ層３８１〜３８３を互いの間隔が０．５μｍになるように配置する。
【００５１】
本発明の実施例３においてはピエゾ電界緩和層となる電気的にフローティングなｉ型ＧａＮキャップ層３８１〜３８３を３個に分散して設けているので、実施例２の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。その結果、実施例２よりも耐圧性能の優れたＧａＮ系ＨＥＭＴを実現することができる。但し、ｉ型ＧａＮキャップ層の直下の二次元電子ガス２５のキャリア濃度が低くなるのでオン抵抗が多少大きくなる。なお、この実施例３においてはｉ型ＧａＮキャップ層を３個にしているが、ゲート電極３５とドレイン電極３２との間隔によっては、４個以上設けても良い。
【実施例４】
【００５２】
次に、図１０を参照して、本発明の実施例４のＧａＮ系ＨＥＭＴを説明するが、２番目のｉ型ＧａＮキャップ層の膜厚が異なるだけで、基本的な製造工程は上記の実施例２と同様であるので、最終的な断面構造のみを説明する。図１０は本発明の実施例４のＧａＮ系ＨＥＭＴの断面図である。図１０に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００５３】
ｎ型ＡｌＧａＮ電子供給層２４の上にはソース電極３１、ドレイン電極３２及びゲート電極３５が形成される。このゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置に厚さが１０ｎｍで幅が１μｍのｉ型ＧａＮキャップ層３８１と、ｉ型ＧａＮキャップ層３８１から０．５μｍ離れた位置に厚さが５ｎｍで幅が１μｍのｉ型ＧａＮキャップ層３８４を設ける。なお、このような構造を形成するためには、ｉ型ＧａＮ層（２６）を各キャップ層毎にエッチングすれば良い。
【００５４】
本発明の実施例４においてはピエゾ電界緩和層となる電気的にフローティングなｉ型ＧａＮキャップ層３８１，３８４を２個に分散して設けているので、実施例１の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。また、２番目のｉ型ＧａＮキャップ層３８４の膜厚をより薄くしているので、ｉ型ＧａＮキャップ層３８４の直下の二次元電子ガス２５のキャリア濃度はそれほど低下しないので、実施例２よりもオン抵抗の小さなＧａＮ系ＨＥＭＴを実現することができる。
【実施例５】
【００５５】
次に、図１１を参照して、本発明の実施例５のＧａＮ系ＨＥＭＴを説明するが、キャップ層をＩｎＧａＮに置き換えただけでその他の構造は上記の実施例２と同様であるので、最終的な断面構造のみを説明する。図１１は本発明の実施例４のＧａＮ系ＨＥＭＴの断面図である。図１１に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００５６】
ｎ型ＡｌＧａＮ電子供給層２４の上にはソース電極３１、ドレイン電極３２及びゲート電極３５が形成される。このゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置に厚さが１０ｎｍで幅が１μｍのｉ型ＩｎＧａＮキャップ層３９１と、ｉ型ＩｎＧａＮキャップ層３９１から０．５μｍ離れた位置に幅が１μｍのｉ型ＩｎＧａＮキャップ層３９２を設ける。ｎ型ＡｌＧａＮ電子供給層２４上に成長したｉ型ＩｎＧａＮキャップ層３９１，３９２には圧縮歪みが生じるため表面側にピエゾ分極が発生する。そのためｉ型ＩｎＧａＮキャップ層３９１，３９２内の分極はｎ型ＡｌＧａＮ電子供給層２４内の分極の極性が異なることから、ｉ型ＩｎＧａＮキャップ層３９１，３９２とｎ型ＡｌＧａＮ電子供給層２４の境界に負の固定電荷が発生する。このためｎ型ＡｌＧａＮ電子供給層２４のポテンシャルが持ち上がり、ｉ型ＩｎＧａＮキャップ層３９１，３９２の直下の二次元電子ガス２５のキャリア濃度が減少する。
【００５７】
ｉ型ＩｎＧａＮキャップ層３９１，３９２により発生する負の固定電荷はｉ型ＧａＮキャップ層を形成した場合の負の固定電荷よりも多く、二次元電子ガス２５のキャリア濃度の減少量がより大きくなる。そのため本発明の実施例５においては実施例１の場合より空乏層幅をより広げ、且つ、電界集中箇所を分散することができる。
【実施例６】
【００５８】
次に、図１２を参照して、本発明の実施例６のＧａＮ系ＨＥＭＴを説明するが、キャップ層をｐ型ＧａＮに置き換えただけでその他の構造は上記の実施例２と同様であるので、最終的な断面構造のみを説明する。図１２は本発明の実施例６のＧａＮ系ＨＥＭＴの断面図である。図１２に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００５９】
ｎ型ＡｌＧａＮ電子供給層２４の上にはソース電極３１、ドレイン電極３２及びゲート電極３５が形成される。このゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置に厚さが１０ｎｍで幅が１μｍのｐ型ＧａＮキャップ層４０１と、ｐ型ＧａＮキャップ層４０１から０．５μｍ離れた位置に幅が１μｍのｐ型ＧａＮキャップ層４０２を設ける。ｎ型ＡｌＧａＮ電子供給層２４上に成長したｐ型ＧａＮキャップ層４０１，４０２によりｎ型ＡｌＧａＮ電子供給層２４のポテンシャルが持ち上がり、p型ＧａＮキャップ層３９の直下の二次元電子ガス２５のキャリア濃度が減少する。
【００６０】
このように、ｐ型ＧａＮキャップ層４０１，４０２を用いることにより分極の発生しない無極性面上に成長したＧａＮ系ＨＥＭＴにおいても、二次元電子ガス２５のキャリア濃度を減少させることができる。そのため本発明の実施例６においては無極性面上に成長したＧａＮ系ＨＥＭＴにおいても高周波特性に優れ、且つ、耐圧性能の優れたＧａＮ系ＨＥＭＴを実現することができる。
【実施例７】
【００６１】
次に、図１３乃至図１５を参照して、本発明の実施例７のＧａＮ系ＨＥＭＴを説明する。図１３は本発明の実施例７のＧａＮ系ＨＥＭＴの断面図である。図１３に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００６２】
ｎ型ＡｌＧａＮ電子供給層２４の上にはソース電極３１、ドレイン電極３２及びゲート電極３５が形成される。このゲート電極３５のソース電極３１との間及びゲート電極３５とドレイン電極３２との間のｎ型ＡｌＧａＮ電子供給層２４の表面に厚さが２ｎｍのｉ型ＧａＮ保護層４１を設ける。また、ゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置にｎ型ＡｌＧａＮ電子供給層２４からの厚さが１０ｎｍで幅が１μｍのｉ型ＧａＮキャップ層４２を設ける。
【００６３】
ｎ型ＡｌＧａＮ電子供給層２４はＡｌが含まれているために酸化しやすい。そのためｎ型ＡｌＧａＮ電子供給層２４を最表面に露出してしまうとｎ型ＡｌＧａＮ電子供給層２４の表面が酸化されてトラップ準位が発生し、それにより電流コラプス等の動作不安定問題が起こりやすくなる。しかし、図１３に示したように、ｉ型ＧａＮ保護層４１を最表面にすることによりｎ型ＡｌＧａＮ電子供給層の酸化による動作不安定問題を防止することができ、実施例１よりも電気特性の安定したＧａＮ系ＨＥＭＴを実現することができる。
【００６４】
次いで、図１４及び図１５を参照して、本発明の実施例７のＧａＮ系ＨＥＭＴの製造工程を説明する。まず、図１４（ａ）に示すように、上記の実施例１と同様に、ＳｉＣ基板２１上に、ＭＯＣＶＤ法を用いて、ＡｌＮ核生成層２２、厚さが２μｍのｉ型ＧａＮ電子走行層２３及び厚さが１０ｎｍでＡｌ組成比が０．２のｎ型ＡｌＧａＮ電子供給層２４を順次成膜する。引き続いて、ｎ型ＡｌＧａＮ電子供給層２４上に厚さが１０ｎｍのｉ型ＧａＮ層２６を成膜する。次いで、幅が１μｍのレジストパターン２７を形成する。
【００６５】
次いで、図１４（ｂ）に示すように、レジストパターン２７をマスクとしてドライエッチングを行うことによって、ｉ型ＧａＮ層２６の露出部が２ｎｍの厚さになるまで除去してｉ型ＧａＮ保護層４１を形成し、残部をｉ型ＧａＮキャップ層４２とする。なお、このｉ型ＧａＮキャップ層４２も、図１（ａ）に示したようにストライプ状パターンであり、後工程で形成されるゲート電極と平行に配置される。また、ドライエッチングにおいては、エッチングガスとして、Ｃｌ２、ＢＣｌ３等の塩素系のガスを用いる。
【００６６】
次いで、図１５（ｃ）に示すように、レジストパターン２７をアッシングにより除去したのち、ソース・ドレイン電極形成部及びゲート電極形成部に開口部を有するレジストパターン４２を新たに形成する。次いで、レジストパターン４３をマスクとして露出しているｉ型ＧａＮ保護層４１を除去してｎ型ＡｌＧａＮ電子供給層２４の表面を露出させる。
【００６７】
以降は、図１５（ｄ）に示すように、上記の実施例１と同じ手順でリフトオフ法を用いてソース電極３１、ドレイン電極３２及びゲート電極３５を形成することで、本発明の実施例７のＧａＮ系ＨＥＭＴの基本構造が完成する。
【００６８】
本発明の実施例７においてはピエゾ電界緩和層となる電気的にフローティングなｉ型ＧａＮキャップ層４２を形成する際に、ｎ型ＡｌＧａＮ電子供給層２４の表面を覆うようにｉ型ＧａＮ保護層４１を設けている。その結果、トラップ準位の発生を抑制することができるので、実施例１より安定した特性のＧａＮ系ＨＥＭＴを実現することができる。
【実施例８】
【００６９】
次に、図１６を参照して、本発明の実施例８のＧａＮ系ＨＥＭＴを説明するが、表面保護層をｎ型ＧａＮ保護層にした以外は、上記の実施例７と基本的には同様であるので、最終的な断面構造のみを説明する。図１６は本発明の実施例８のＧａＮ系ＨＥＭＴの断面図である。図１６に示すように、ＳｉＣ基板２１上にＡｌＮ核形成層２２を介してｉ型ＧａＮ電子走行層２３及びｎ型ＡｌＧａＮ電子供給層２４が成膜されて、ｉ型ＧａＮ電子走行層２３とｎ型ＡｌＧａＮ電子供給層２４との界面に二次元電子ガス２５が形成される。
【００７０】
ｎ型ＡｌＧａＮ電子供給層２４の上にゲート電極３５を設けるとともに、それ以外の領域に厚さが２ｎｍのｎ型ＧａＮ保護層４４を設け、このｎ型ＧａＮ保護層４４を介してソース電極３１及びドレイン電極３２を設ける。
【００７１】
また、ゲート電極３５のドレイン側にゲート電極３５と０．５μｍ離間した位置に厚さが８ｎｍで幅が１μｍのｉ型ＧａＮキャップ層４５を設ける。この様な構造を形成する場合には、実施例６における１０ｎｍのｉ型ＧａＮ層２６の成長工程において、２ｎｍのｎ型ＧａＮ層と８ｎｍのｉ型ＧａＮ層を順次成膜すれば良い。
【００７２】
この実施例８においても、ｎ型ＡｌＧａＮ電子供給層２４がｎ型ＧａＮ保護層４４で覆われているので、ｎ型ＡｌＧａＮ電子供給層の酸化による動作不安定問題を防止することができ、実施例１よりも電気特性の安定したＧａＮ系ＨＥＭＴを実現することができる。
【００７３】
ここで、実施例１乃至実施例８を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）基板と、前記基板の上方に形成されたキャリア走行層と、前記キャリア走行層の上方に形成されたキャリア供給層と、前記キャリア供給層の上方に形成されたゲート電極と、前記基板に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、前記ドレイン電極と前記ゲート電極との間の前記キャリア供給層の上方の一部の領域のみに前記ゲート電極と離間して形成された、電気的にフローティング状態であるキャップ層と、を有することを特徴とする化合物半導体装置。
（付記２）前記キャリア走行層が窒化物半導体からなり、前記キャリア供給層がＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≪１、０≦ｘ＋ｙ≦１）からなり、前記キャップ層が窒化物半導体からなることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記キャップ層内の分極の大きさの絶対値が前記キャリア供給層内の分極の大きさの絶対値よりも小さいことを特徴とする付記１または付記２に記載の化合物半導体装置。
（付記４）前記キャップ層内の分極の極性が前記キャリア供給層の分極の極性と異なることを特徴とする付記１または付記２に記載の化合物半導体装置。
（付記５）前記キャップ層にｐ型不純物がドープされていることを特徴とする付記１または付記２に記載の化合物半導体装置。
（付記６）前記キャップ層はストライプ状であり且つ前記ゲート電極と平行に配置されることを特徴とする付記１乃至付記５のいずれか１に記載の化合物半導体装置。
（付記７）前記キャップ層が、互いに平行に複数個形成されることを特徴とする付記６に記載の化合物半導体装置。
（付記８）前記キャップ層の厚さが、前記ドレイン電極に向かって順次薄くなることを特徴とする付記７に記載の化合物半導体装置。
（付記９）前記ゲート電極と前記ソース電極との間の前記キャリア供給層上の全面及び前記ゲート電極と前記ドレイン電極との間の前記キャリア供給層上の全面に保護層が設けられ、前記キャップ層が前記保護層上に設けられていることを特徴とする付記１乃至付記８のいずれか１に記載の化合物半導体装置。
（付記１０）前記保護層は、含有する不純物を含めて前記キャップ層と異なった組成であることを特徴とする付記９に記載の化合物半導体装置。
（付記１１）前記基板が、Ｓｉ基板、サファイア基板、ＳｉＣ基板或いはＧａＮ基板のいずれかであることを特徴とする付記１乃至付記１０のいずれか１に記載の化合物半導体装置。
【符号の説明】
【００７４】
１１  基板
１２  キャリア走行層
１３  キャリア供給層
１４  二次元キャリアガス
１５  ゲート電極
１６  ソース電極
１７  ドレイン電極
１８  キャップ層
２１，５１  ＳｉＣ基板
２２，５２  ＡｌＮ核形成層
２３，５３  ｉ型ＧａＮ電子走行層
２４，５４  ｎ型ＡｌＧａＮ電子供給層
２５，５５  二次元電子ガス
２６  ｉ型ＧａＮ層
２７，３７  レジストパターン
２８，３８１〜３８４  ｉ型ＧａＮキャップ層
２９  レジストパターン
３０  Ｔｉ／Ａｌ膜
３１，５７  ソース電極
３２，５８  ドレイン電極
３３  レジストパターン
３４  Ｎｉ／Ａｕ膜
３５，５９，６２  ゲート電極
３６，６０  等電位線
３９１，３９２  ｉ型ＩｎＧａＮキャップ層
４０１，４０２  ｐ型ＧａＮキャップ層
４１  ｉ型ＧａＮ保護層
４２，４５  ｉ型ＩｎＧａＮキャップ層
４３  レジストパターン
４４  ｎ型ＧａＮ保護層
５６  ＳｉＮ膜
６１  フィールドプレート
７１  半絶縁性ＳｉＣ基板
７２  バッファ層
７３  ＧａＮチャネル層
７４  ＡｌＧａＮバリア層
７５  二次元電子ガス
７６  ＧａＮキャップ層
７７  Ｓｉ注入領域
７８  ソース電極
７９  ドレイン電極
８０  ゲート電極
８１  誘電体膜
【図１】
2016086108.tif 000003
【図２】
2016086108.tif 000004
【図３】
2016086108.tif 000005
【図４】
2016086108.tif 000006
【図５】
2016086108.tif 000007
【図６】
2016086108.tif 000008
【図７】
2016086108.tif 000009
【図８】
2016086108.tif 000010
【図９】
2016086108.tif 000011
【図１０】
2016086108.tif 000012
【図１１】
2016086108.tif 000013
【図１２】
2016086108.tif 000014
【図１３】
2016086108.tif 000015
【図１４】
2016086108.tif 000016
【図１５】
2016086108.tif 000017
【図１６】
2016086108.tif 000018
【図１７】
2016086108.tif 000019
【図１８】
2016086108.tif 000020
【図１９】
2016086108.tif 000021
【図２０】
2016086108.tif 000022
【図２１】
2016086108.tif 000023