(57)【要約】【目的】回路規模の増大を抑えることが可能なイコライザ回路及び半導体集積装置を提供することを目的とする。【構成】イコライザ回路のフィルタで用いる可変容量素子として、ソース及びドレインが互いに接続されているＭＯＳトランジスタを採用し、互いに異なるｎ個（ｎは３以上の整数）の制御電圧のうちの１を当該ＭＯＳトランジスタのゲートに供給することにより、ｎ段階にて静電容量の変更を可能とする。【選択図】図１
2016096497.tif 000002
【特許請求の範囲】
【請求項１】
利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路であって、
第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、
前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静
電容量が設定される第１の可変容量素子を含むフィルタと、
互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、
前記第１の可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とするイコライザ回路。
【請求項２】
前記利得制御部は、前記ｎ個の前記制御電圧を夫々生成する制御電圧生成回路と、前記ｎ個の前記制御電圧のうちから前記利得制御信号にて示される１の制御電圧を選択し、これを前記静電容量指定電圧として前記可変容量素子に供給するセレクタと、を含むことを特徴とする請求項１記載のイコライザ回路。
【請求項３】
前記制御電圧生成回路は、電源電圧をｎ個に分圧する（ｎ−１）個の抵抗が直列に接続されたラダー抵抗であることを特徴とする請求項２記載のイコライザ回路。
【請求項４】
前記差動部は、ゲートに前記第１の入力信号が供給されており、ドレインが前記第１ラインに接続されており且つソースに前記出力信号が出力される第１の出力端子が接続されている第１のトランジスタと、ゲートに前記第２の入力信号が供給されており、ドレインが第２ラインに接続されており且つソースに前記出力信号の位相を反転させた反転出力信号が出力される第２の出力端子が接続されている第２のトランジスタと、を含み、
前記フィルタは、一端が前記第１ラインに接続されており他端が前記第２ラインに接続されている抵抗と、前記第２ラインに接続されており、前記静電容量指定電圧に基づき自身の静電容量が設定される第２の可変容量素子を含み、
前記第２の可変容量素子は、ソース及びドレインが前記第２ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする請求項１又は２記載のイコライザ回路。
【請求項５】
前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項４記載のイコライザ回路。
【請求項６】
前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｐチャネル型のＭＯＳトランジスタであることを特徴とする請求項４記載のイコライザ回路。
【請求項７】
利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路が形成されている半導体集積装置であって、
前記イコライザ回路は、
第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、
前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静電容量が設定される第１の可変容量素子を含むフィルタと、
互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、
前記第１の可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする半導体集積装置。
【請求項８】
前記利得制御部は、前記ｎ個の前記制御電圧を夫々生成する制御電圧生成回路と、前記ｎ個の前記制御電圧のうちから前記利得制御信号にて示される１の制御電圧を選択し、これを前記静電容量指定電圧として前記可変容量素子に供給するセレクタと、を含むことを特徴とする請求項７記載の半導体集積装置。
【請求項９】
前記制御電圧生成回路は、電源電圧をｎ個に分圧する（ｎ−１）個の抵抗が直列に接続されたラダー抵抗であることを特徴とする請求項８記載の半導体集積装置。
【請求項１０】
前記差動部は、ゲートに前記第１の入力信号が供給されており、ドレインが前記第１ラインに接続されており且つソースに前記出力信号が出力される第１の出力端子が接続されている第１のトランジスタと、ゲートに前記第２の入力信号が供給されており、ドレインが第２ラインに接続されており且つソースに前記出力信号の位相を反転させた反転出力信号が出力される第２の出力端子が接続されている第２のトランジスタと、を含み、
前記フィルタは、一端が前記第１ラインに接続されており他端が前記第２ラインに接続されている抵抗と、前記第２ラインに接続されており、前記静電容量指定電圧に基づき自身の静電容量が設定される第２の可変容量素子を含み、
前記第２の可変容量素子は、ソース及びドレインが前記第２ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする請求項７又は８記載の半導体集積装置。
【請求項１１】
前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｎチャネル型のＭＯＳトランジスタであることを特徴とする請求項１０記載の半導体集積装置。
【請求項１２】
前記第１の可変容量素子、前記第２の可変容量素子、前記第１のトランジスタ及び前記第２のトランジスタの各々は、ｐチャネル型のＭＯＳトランジスタであることを特徴とする請求項１０記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の周波数特性を補正するイコライザ回路、及びこのイコライザ回路が形成されている半導体集積装置に関する。
【背景技術】
【０００２】
高速信号処理用の半導体インターフェース装置には、受信信号の振幅を内部回路で処理可能なレベルまで拡大する為にイコライザ回路が設けられている。かかるイコライザ回路として、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタで構築したｎ個の容量素子と単一の抵抗素子とが並列に接続されてなるハイパスフィルタを、差動増幅器内に設けたものが提案されている（例えば特許文献１参照）。当該ハイパスフィルでは、ｎ個の容量素子の各々に個別に印加される２値の制御信号に応じて、ｎ個の容量素子の合成容量として（ｎ＋１）通りの静電容量が得られるようになっている。これにより、かかるハイパスフィルタを備えたイコライザ回路では、（ｎ＋１）通りのゲインのうちの任意の１つを選択して高周波数の受信信号に対してイコライジング処理を行うことが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３５３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、容量素子をＭＯＳトランジスタで構築する場合、その静電容量はゲート電極の面積に比例している。ところが、ＭＯＳトランジスタにはゲート電極を含む領域の他に、ソース領域及びドレイン領域が存在する為、静電容量の可変数の分、つまりｎ個のＭＯＳトランジスタをイコライザ回路に設けると、回路規模が増大するという問題があった。
【０００５】
そこで、本発明は、回路規模の増大を抑えることが可能なイコライザ回路及び半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るイコライザ回路は、利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路であって、第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静電容量が設定される可変容量素子を含むフィルタと、互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、前記可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする。
【０００７】
また、本発明に係る半導体集積装置は、利得をｎ（ｎは３以上の整数）段階にて可変なイコライザ回路が形成されている半導体集積装置であって、前記イコライザ回路は、第１及び第２の入力信号同士の差分値に対応した電流を第１ラインに送出することにより前記差分値に対応した出力信号を得る差動部と、前記第１ラインに接続されており、静電容量指定電圧に基づき自身の静電容量が設定される第１の可変容量素子を含むフィルタと、互いに異なるｎ個の制御電圧のうちから利得制御信号にて示される１の制御電圧を選択しこれを前記静電容量指定電圧として前記フィルタに供給する利得制御部と、を有し、前記第１の可変容量素子は、ソース及びドレインが前記第１ラインに共通に接続されており、ゲートに前記静電容量指定電圧が供給されるＭＯＳトランジスタであることを特徴とする。
【発明の効果】
【０００８】
本発明においては、イコライザ回路のフィルタで用いる可変容量素子としてソース及びドレインが互いに接続されているＭＯＳトランジスタを採用し、互いに異なるｎ個（ｎは３以上の整数）の制御電圧のうちの１を当該ＭＯＳトランジスタのゲートに供給することにより、利得をｎ段階にて変更できるようにしている。かかる構成により、静電容量を変更可能な段数（ｎ個）の分、つまりｎ個のＭＯＳトランジスタを用いる場合に比して装置規模を縮小化することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係るイコライザ回路１００の構成を示す回路図である。
【図２】静電容量指定電圧ＣＣにて示される電圧値と、可変容量素子１４及び２４の静電容量との対応関係を示す図である。
【図３】イコライザ回路１００の構成の他の一例を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１１】
図１は、本発明に係るイコライザ回路１００の構成の一例を示す回路図である。イコライザ回路１００は半導体集積装置としての半導体ＩＣチップに形成されており、図１に示すように、差動部１０及び利得制御部３０を有する。
【００１２】
差動部１０は、差動対を為すｎチャネルＭＯＳ型のトランジスタ１１及び２１と、負荷抵抗としての抵抗１２及び２２と、電流源１３及び２３と、を含む。更に、差動部１０は、抵抗２０と、可変容量素子１４及び２４とからなるハイパスフィルタ（以下、ＨＰＦと称する）を含む。
【００１３】
差動部１０において、抵抗１２の一端には電源電圧ＶＤＤが印加されており他端には第１の出力端子ＯＴ１及びトランジスタ１１のドレインが接続されている。トランジスタ１１のゲートには第１の入力端子ＩＮ１が接続されており、このトランジスタ１１のソースにはラインＬ１が接続されている。電流源１３の一端はラインＬ１に接続されており、他端には接地電位ＶＳＳが印加されている。更に、ラインＬ１には、可変容量素子１４としてのｎチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。この可変容量素子１４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子１４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。
【００１４】
また、差動部１０において、抵抗２２の一端には電源電圧ＶＤＤが印加されており他端には第２の出力端子ＯＴ２及びトランジスタ２１のドレインが接続されている。トランジスタ２１のゲートには第２の入力端子ＩＮ２が接続されており、このトランジスタ２１のソースにはラインＬ２が接続されている。電流源２３の一端はラインＬ２に接続されており、他端には接地電位ＶＳＳが印加されている。更に、ラインＬ２には、可変容量素子２４としてのｎチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。この可変容量素子１４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子２４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。
【００１５】
更に、差動部１０において、抵抗２０の一端がラインＬ１に接続されており、その他端がラインＬ２に接続されている。
【００１６】
かかる構成により、差動部１０では、入力端子ＩＮ１に供給された第１の入力信号と、入力端子ＩＮ２に供給された第２の入力信号との差分値に対応した電流がラインＬ１に送出され、これにより当該差分値に対応したレベルを有する出力信号が出力端子ＯＴ１を介して出力される。更に、当該出力信号の位相を反転させた反転出力信号が出力端子ＯＴ２を介して出力される。この際、差動部１０は、第１及び第２の入力信号に対して、可変容量素子１４及び２４の静電容量に基づく周波数特性にて第１の入力信号と第２の入力信号との差分を増幅する。
【００１７】
利得制御部３０は、制御電圧生成回路３１及びセレクタ３２を含む。
【００１８】
制御電圧生成回路３１は、互いに直列に接続された抵抗Ｒ１〜Ｒ（ｎ−１）［ｎは、３以上の整数］からなるラダー抵抗を含む。尚、抵抗Ｒ１の一端には電源電圧ＶＤＤが供給されており、抵抗Ｒ（ｎ−１）の他端には接地電位ＶＳＳが印加されている。
【００１９】
かかる構成により、制御電圧生成回路３１は、電源電圧ＶＤＤに基づき夫々異なる電圧値を有するｎ個の制御電圧Ａ１〜Ａｎを生成して、セレクタ３２に供給する。
【００２０】
セレクタ３２は、利得制御信号Ｓ１〜Ｓｎに応じて夫々が個別にオン状態又はオフ状態に設定されるＭＯＳ型のトランジスタＴ１〜Ｔｎを有する。この際、ｎが偶数の場合には、トランジスタＴ１〜Ｔ(n/2)の各々はｐチャネル型であり、トランジスタＴ[(n/2)＋１]〜Ｔｎの各々がｎチャネル型である。一方、ｎが奇数の場合には、トランジスタＴ１〜Ｔ[(n-1)/2]の各々はｐチャネル型であり、トランジスタＴ[２＋(n-1)/2]〜Ｔｎの各々がｎチャネル型である。尚、ｎが奇数の場合には、中央のトランジスタＴ[１＋(n-1)/2]は、ｐチャネル型及びｎチャネル型のいずれであっても良い。
【００２１】
トランジスタＴ１のソースには抵抗Ｒ１の一端が接続されており、この抵抗Ｒ１の一端の電圧（ＶＤＤ）が制御電圧Ａ１としてトランジスタＴ１のソースに印加される。また、トランジスタＴ２〜Ｔ（ｎ−１）各々のソースには、抵抗Ｒ２〜Ｒ（ｎ−１）各々の一端が接続されており、これらＲ２〜Ｒ（ｎ−１）各々の一端の電圧が制御電圧Ａ２〜Ａ（ｎ−１）として、夫々がトランジスタＴ２〜Ｔ（ｎ−１）各々のソースに印加される。そして、トランジスタＴｎのソースには抵抗Ｒ（ｎ−１）の他端が接続されており、この抵抗Ｒ（ｎ−１）の他端の電圧（ＶＳＳ）が制御電圧ＡｎとしてトランジスタＴｎのソースに印加される。トランジスタＴ１〜Ｔｎ各々のドレインはラインＬＬに共通に接続されている。
【００２２】
トランジスタＴ１〜Ｔｎ各々のゲートには、利得制御信号Ｓ１〜Ｓｎが供給されている。トランジスタＴ１〜Ｔｎ各々のうちでｐチャネル型のトランジスタＴは、自身のゲートに論理レベル１の利得制御信号Ｓが供給された場合にオフ状態となる一方、論理レベル０の利得制御信号Ｓが供給された場合にはオン状態となり、自身のソースに印加された制御電圧Ａを静電容量指定電圧ＣＣとしてラインＬＬを介して差動部１０に供給する。また、トランジスタＴ１〜Ｔｎ各々のうちでｎチャネル型のトランジスタＴは、自身のゲートに論理レベル０の利得制御信号Ｓが供給された場合にオフ状態となる一方、論理レベル１の利得制御信号Ｓが供給された場合にはオン状態となり、自身のソースに印加された制御電圧Ａを静電容量指定電圧ＣＣとしてラインＬＬを介して差動部１０に供給する。
【００２３】
上記した構成により、セレクタ３２は、夫々異なる電圧値を有するｎ個の制御電圧Ａ１〜Ａｎのうちから利得制御信号Ｓ１〜Ｓｎに応じた１つを選択し、これを静電容量指定電圧ＣＣとして差動部１０の可変容量素子１４及び２４各々のゲートに供給する。
【００２４】
可変容量素子１４及び２４は、例えば図２に示す対応関係にて、そのゲートに供給された静電容量指定電圧ＣＣに対応した静電容量に設定される。この際、上記した抵抗２０と可変容量素子１４及び２４とからなるＨＰＦは、可変容量素子１４及び２４の静電容量により、その高域通過特性が決定する。
【００２５】
従って、当該ＨＰＦを有するイコライザ回路１００は、利得制御信号Ｓ１〜Ｓｎに基づいてｎ段階にて、その高周波利得を変更することが可能となる。
【００２６】
かかる構成により、イコライザ回路１００は、第１及び第２の入力信号同士の差分を、利得制御信号Ｓ１〜Ｓｎに基づいて設定された高周波利得にて増幅して得た出力信号を出力端子ＯＴ１を介して出力する。
【００２７】
ここで、図１に示す構成では、可変容量素子１４及び２４をＭＯＳトランジスタで構築し、当該ＭＯＳトランジスタのゲートに印加する電圧値をｎ（ｎは３以上の整数）段階にて変更することにより、静電容量をｎ段階に可変できるようにしている。
【００２８】
よって、かかる構成によれば、静電容量を変更可能な段数（ｎ個）の分、つまりｎ個の夫々独立したＭＯＳトランジスタを用いる場合に比して装置規模を縮小化することが可能となる。
【００２９】
尚、イコライザ回路１００の差動部１０としては、図１に示す構成に代えて図３に示す構成を採用するようにしても良い。
【００３０】
すなわち、図３に示す構成では、負荷抵抗としての抵抗１２の一端には接地電位ＶＳＳが印加されており、他端には第１の出力端子ＯＴ１及びｐチャネルＭＯＳ型のトランジスタ４１のドレインが接続されている。トランジスタ４１のゲートには第１の入力端子ＩＮ１が接続されており、このトランジスタ４１のソースにはラインＬ１が接続されている。電流源１３の一端はラインＬ１に接続されており、他端には電源電圧ＶＤＤが印加されている。更に、ラインＬ１には、可変容量素子４４としてのｐチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。可変容量素子４４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子４４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。
【００３１】
負荷抵抗としての抵抗２２の一端には接地電圧ＶＳＳが印加されており他端には第２の出力端子ＯＴ２及びｐチャネルＭＯＳ型のトランジスタ５１のドレインが接続されている。トランジスタ５１のゲートには第２の入力端子ＩＮ２が接続されており、このトランジスタ５１のソースにはラインＬ２が接続されている。電流源２３の一端はラインＬ２に接続されており、他端には電源電圧ＶＤＤが印加されている。更に、ラインＬ２には、可変容量素子５４としてのｐチャネルＭＯＳ型のトランジスタのソース及びドレインが共に接続されている。可変容量素子５４としてのトランジスタのゲートには、ラインＬＬを介して静電容量指定電圧ＣＣが供給されている。可変容量素子５４は、静電容量指定電圧ＣＣに基づき自身の静電容量が設定される。
【００３２】
要するに、イコライザ回路１００としては、以下のような差動部（１１、２１、４１、５１）と、第１の可変容量素子（１４、４４）を含むフィルタと、利得制御部（３０）と、を有するものであれば良いのである。この際、差動部は、第１及び第２の入力信号同士の差分値に対応した電流を第１ライン（Ｌ１）に送出することにより当該差分値に対応した出力信号を得る。利得制御部は、互いに異なるｎ個の制御電圧（Ａ１〜Ａｎ）のうちから利得制御信号（Ｓ１〜Ｓｎ）にて示される１の制御電圧を選択しこれを静電容量指定電圧（ＣＣ）として第１の可変容量素子に供給する。第１の可変容量素子は、ソース及びドレインが第１ラインに共通に接続されており、そのゲートに供給された静電容量指定電圧に応じて自身の静電容量が設定されるＭＯＳトランジスタである。
【符号の説明】
【００３３】
１００        イコライザ回路
１０          差動部
１１、１２    トランジスタ
１４，２４    可変容量素子
３０          利得制御部
３１          制御電圧生成回路
３２          セレクタ
【図１】
2016096497.tif 000003
【図２】
2016096497.tif 000004
【図３】
2016096497.tif 000005