(57)【要約】      （修正有）【課題】アクティブデバイスとパッシブ導波路回路とを有する光集積回路を製造する方法を提供する。【解決手段】製造方法は、ソースウエハ基板５１４にアクティブ導波路構造を形成するステップと、アクティブ導波路構造を選択的に除去することによって、ソースウエハ基板の一部を露出するステップと、ソースウエハ基板の露出された部分にパッシブ導波路構造５３１、５３２、５３３を適用することによって集合体アクティブデバイス５５０を形成するステップと、アクティブデバイスからソースウエハ基板を除去するステップと、アクティブデバイスの底面がパッシブ導波路回路を有するターゲット基板に対向するように、アクティブデバイスを取り付けるステップから構成される。【選択図】図５ｃ
2016042575.tif 000002
【特許請求の範囲】
【請求項１】
アクティブデバイスとパッシブ導波路回路とを有する光集積回路を製造する方法であって、
ソースウエハ基板にアクティブ導波路構造を適用するステップと、
前記アクティブ導波路構造を選択的に除去することによって、前記ソースウエハ基板の一部を露出するステップと、
前記ソースウエハ基板の露出された部分にパッシブ導波路構造を適用するステップであって、前記アクティブ導波路構造と前記パッシブ導波路構造との集合体が前記アクティブデバイスを形成し、前記アクティブデバイスは前記ソースウエハ基板に対向する底面を有する、適用するステップと、
前記アクティブデバイスから前記ソースウエハ基板を除去するステップと、
前記アクティブデバイスの底面がターゲット基板に対向するように、前記パッシブ導波路回路を有する前記ターゲット基板に前記アクティブデバイスを取り付けるステップと、
を有する方法。
【請求項２】
中間基板を利用して、前記ターゲット基板に前記アクティブデバイスを取り付けるステップを有する、請求項１記載の方法。
【請求項３】
転写を利用して、前記ターゲット基板に前記アクティブデバイスを取り付けるステップを有する、請求項１又は２記載の方法。
【請求項４】
前記ソースウエハ基板にアクティブ導波路構造を適用するステップは、前記ソースウエハ基板にＩＩＩ−Ｖ族薄膜を成長させるステップを含む、請求項１乃至３何れか一項記載の方法。
【請求項５】
前記ソースウエハ基板の露出された部分にパッシブ導波路構造を適用するステップは、前記ソースウエハ基板の露出された部分に前記ＩＩＩ−Ｖ族薄膜を再成長させるステップを含む、請求項４記載の方法。
【請求項６】
前記ソースウエハ基板にＩＩＩ−Ｖ族薄膜を成長させるステップは、前記ソースウエハ基板上にドープ層構造に埋め込まれた多重量子井戸層を設置するステップを含み、
前記ソースウエハ基板の露出された部分に前記ＩＩＩ−Ｖ族薄膜を再成長させるステップは、前記ソースウエハ基板の露出された部分上に非ドープ層構造に埋め込まれたパッシブ層を配置するステップを含む、請求項５記載の方法。
【請求項７】
前記ターゲット基板に前記アクティブデバイスを取り付ける前に、前記適用されたアクティブ導波路構造とパッシブ導波路構造との上面に共通のコンタクト層を配置するステップを有し、前記適用されたアクティブ導波路構造とパッシブ導波路構造との上面は、前記アクティブデバイスの底面の反対である、請求項１乃至６何れか一項記載の方法。
【請求項８】
前記共通のコンタクト層は、前記上面を不均一にする前記アクティブデバイスの上面にバンプを有し、前記アクティブデバイスの上面は、前記アクティブデバイスの底面の反対である、請求項７記載の方法。
【請求項９】
パッシブ導波路回路と、
アクティブデバイスの底面が前記パッシブ導波路回路に対向するように、前記パッシブ導波路回路に取り付けられるアクティブデバイスと、
を有する光集積回路であって、
前記アクティブデバイスは、成長されたＩＩＩ−Ｖ族薄膜を有するアクティブ導波路構造と、再成長されたＩＩＩ−Ｖ族薄膜を有するパッシブ導波路構造との集合体を有する光集積回路。
【請求項１０】
前記アクティブデバイスの上面に配置された共通のコンタクト層であって、前記アクティブデバイスの上面が前記アクティブデバイスの底面の反対である、共通のコンタクト層を有し、
前記共通のコンタクト層は、前記アクティブデバイスの上面を不均一にするバンプを有する、請求項９記載の光集積回路。
【請求項１１】
前記アクティブデバイスが前記パッシブ導波路回路に取り付けられる部分は、テーパ構造を有する、請求項９又は１０記載の光集積回路。
【請求項１２】
前記テーパ構造は、前記アクティブデバイスのパッシブ導波路構造において形成される、請求項１１記載の光集積回路。
【請求項１３】
前記テーパ構造は、３Ｄテーパ構造を有する、請求項１１又は１２記載の光集積回路。
【請求項１４】
前記パッシブ導波路回路は、コアと前記コアをカバーするクラッディングとを有し、
前記コアの物質は、高インデックスコントラスト物質、特にシリコンと、中インデックスコントラスト物質、特にＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５及びＳｉＣの１つとの１つである、請求項９乃至１３何れか一項記載の光集積回路。
【請求項１５】
当該光集積回路は、以下のデバイス、すなわち、集積検出器、集積レーザ及び集積モジュレータの１つを有する、請求項９乃至１４何れか一項記載の光集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、特にパッシブテーパを利用したＩＩＩ−Ｖ族アクティブのヘテロジーニアス集積によって、アクティブデバイス及びパッシブ導波路回路を有する光集積回路を製造する方法に関する。当該開示は更に、光集積回路、特に当該方法により製造されたフォトニック集積回路に関する。
【背景技術】
【０００２】
シリコンフォトニックは、通信、データ通信、インターコネクト及びセンシングにおける広範な適用のための汎用的な技術プラットフォームとして急速に重要性を獲得している。それは、高品質で低コストなシリコン基板上にＣＭＯＳ（相補性金属酸化膜半導体）コンパチブルなウエハスケール技術の利用を通じてフォトニック機能を実現することを可能にする。しかしながら、純粋なパッシブシリコン導波路デバイスは、挿入ロス、位相ノイズ（チャネルクロストークを生じさせる）及び温度依存性に関して限定的な性能を依然として有する。これは、ＳｉＯ２（二酸化ケイ素）クラッディングとＳｉ（ケイ素）コアとの間の高い屈折率コントラスト、非一様なＳｉ層の厚さ、及びシリコンの大きな熱光学効果による。
【０００３】
窒化ケイ素ベースのパッシブデバイスは優れた性能を提供する。０．１ｄＢ／ｃｍを下回る伝搬損失が、６４０ｎｍの厚さのＳｉＮｘ（窒化ケイ素）コアを備えた導波路について示されており、また、０．１ｄＢ／ｍを下回る伝搬損失でさえ、５０ｎｍの厚さのコアを備えた導波路について示されている。また、Ｓｉ（ｎ＝３．５）及びＳｉＯ２（ｎ＝１．４５）に対するＳｉＮｘ（ｎ＝２）及びＳｉＯ２（ｎ＝１．４５）の間の若干低い屈折率コントラストは、より小さな位相ノイズ及びより大きな製造公差をもたらす。これは、高い性能の製造を実現するだけでなく、ＡＷＧ（アレイ導波路グレーティング）、リング共振器などの更に大変コンパクトな光回路を実現する。窒化ケイ素導波路は、アクティブシリコンフォトニックチップとしてだけでなく、“スタンドアローン”なパッシブ光チップ上で高性能なパッシブ導波路層としてもまた報告されてきた。それらのコンパクトなサイズのため、これらの回路は低コストな受信機及び送信機の実現にとって理想的である。しかしながら、これらの用途のため、高速な検出器又はレーザ及びモジュレータの何れかが必要とされる。レーザはシリコンプラットフォームにおいて製造できず、窒化ケイ素プラットフォーム上には何も可能でない。
【０００４】
この問題について２つの方策がある。ＩｎＰ／ＧａＡｓ物質を用いて製造される従来のアクティブデバイスは、パッシブ導波路回路にフリップチップ又は結合される。これは、外部的に結合されたデバイスがアクティブなアライメントを必要とするため、チップの複雑さを大きく増大させる。あるいは、図１に示されるような光集積デバイス１００を取得するため、チップ上にアクティブデバイス１１０を集積するためにＩＩＩ−Ｖ族フィルム１１１をパッシブ導波路回路１２０に接着することを選択することもできる。パッシブ導波路回路１２０は、ＳＯＩ（シリコン・オン・インシュレータ）導波路１２１内のハイブリッド導波路構造１２５及びテーパモードコンバータ１２３を有する。アクティブデバイス１１０は、ＳＯＩ回路１１３に付属され、二酸化ケイ素１１５上の金属接触によりカバーされる量子井戸１１１を備えたＩＩＩ−Ｖ族ダイオードを有する。この集積の複雑さは、全てのデバイスの処理がウエハスケールにより実行されるため、より少数又はより多数のコンポーネントが集積されるかにかかわらず、ほぼ同一のままである。従って、当該アプローチは、チップ複雑さが増大するに従って、ますます効果的なものになる。
【０００５】
大部分のヘテロジーニアスに集積されたアクティブデバイスでは、断熱テーパリングが、パッシブ回路とアクティブデバイスとの間で光を伝達するのに利用される。このテーパは、アクティブデバイスを作成するのに利用される同じエピタキシャル層において製造される。図２は、ＩＩＩ−Ｖ族アクティブデバイスにおける一例となる断熱テーパ２００を示す写真を示す。集積検出器では、テーパにおける追加的な長さはキャパシタンスを増加し、可能なデバイス幅を減少させる。集積レーザでは、これらのテーパは損失を回避するためにポンピングされる必要がある。しかしながら、この場合、注入された電流はエッチングされた側壁の近くを流れ、これにより、デバイスの寿命を減少させる。集積モジュレータでは、テーパ部分における残留吸着が回避できない。
【０００６】
これまで利用されたような断熱テーパによる主要な問題は、ドーピングによる過剰な損失、デバイスキャパシタンスの増加及びテーパをポンピングする必要性である。過剰な損失は、特にモジュレータについて、ドープ及びアクティブ領域に関する。デバイスキャパシタンスの増加は、主要な変調部分からテーパ部分を電気的に絶縁することによって、モジュレータにおいて解決できるが、このアプローチは検出器では可能でない。集積レーザにおけるテーパをポンピングする必要性は、過剰な損失を回避するためである。これはおそらく、レーザの寿命を減少させる。モノリシックＩＩＩ−Ｖ族導波路プラットフォームでは、パッシブ及びアクティブ部分は、アクティブ導波路部分（ＭＱＷ、多重量子井戸及びドーピングを有する）及びパッシブ導波路部分（ＭＱＷ及びドーピングを有さない）を選択的に増大させることによって作成される。
【０００７】
図３は、モノリシックＩＩＩ−Ｖ族導波路プラットフォームのアクティブ領域３０１とパッシブ領域３１１との間の典型的な相違を示す概略３００である。アクティブ領域３０１は、共通のｎ＋−ＩｎＰ基板３１０上に取り付けられたｎ−ＩｎＰの下位層３０７、中間ＭＱＷ層３０５及びｐ−ＩｎＰの上位層３０３を有する。パッシブ領域３１１は、共通のｎ＋−ＩｎＰ基板３１０上に取り付けられた非ドープＩｎＰの下位層３１７、四元層とも呼ばれるパッシブ物質の中間層３１５、及び非ドープＩｎＰの上位層３１３を有する。
【０００８】
しかしながら、現在のヘテロジーニアス集積技術を利用して、再成長されたＩＩＩ−Ｖ族ウエハを利用することはできない。これは、ＩＩＩ−Ｖ族物質が、製造処理４００を示す図４に示されるようなターゲットウエハの“フェースダウン”にボンディングされるためである。未加工のＩＩＩ−Ｖ族ダイ４０１は、ボンディングされたＩＩＩ−Ｖ族ダイ４０５を有するＳＯＩ導波路を提供する“フェースダウン”ボンディング４０４によって、ＳＯＩフォトニック導波路４０３の上方に取り付けられる４０２。ＩＩＩ−Ｖ族ダイ４０１の“フェースダウン”ボンディング４０４はエピ層を反転することに留意されたい。このとき、基板は取り除かれ４０６、薄膜デバイス４０７が更なる加工の準備ができる。パッシブエリアとアクティブエリアとの間のインタフェースにおける不均一な表面トポロジーは、再成長されたＩＩＩ−Ｖ族ウエハを利用した、すなわち、“フェースダウン”ボンディングを適用したボンディングの成功を妨げる。
【０００９】
特にパッシブ導波路構造を含む別のウエハにヘテロジーニアスにボンディングされたＩＩＩ−Ｖ族アクティブデバイスの間の高性能で低損失の断熱テーパを利用することによって、アクティブデバイスとパッシブ導波路回路との間の光を結合することが必要である。
【発明の概要】
【００１０】
本発明の課題は、アクティブデバイスとパッシブ導波路回路との間の光を結合するための技術を提供することである。
【００１１】
本課題は、独立請求項の特徴により達成される。更なる実現形態は、従属請求項、説明及び図面から明らかである。
【００１２】
本発明を詳細に説明するため、以下の用語、略語及び符号が利用される。
ＣＭＯＳ：相補性金属酸化膜半導体
ＳｉＯ２：二酸化ケイ素
ＳｉＮｘ：窒化ケイ素
ＡＷＧ：アレイ導波路グレーティング
ＩＩＩ−Ｖ族：元素の周期表のＩＩＩ族の元素及びＶ族の元素から合成されたＩＩＩ−Ｖ族の化合物半導体
ＭＱＷ：多重量子井戸
ＲＩ：屈折率
ＳＯＩ：シリコン・オン・インシュレータ
Ｑ：量子井戸層
ｕｍ：マイクロメータ
【００１３】
第１の態様によると、本発明は、アクティブデバイスとパッシブ導波路回路とを有する光集積回路を製造する方法であって、ソースウエハ基板にアクティブ導波路構造を適用するステップと、前記アクティブ導波路構造を選択的に除去することによって、前記ソースウエハ基板の一部を露出するステップと、前記ソースウエハ基板の露出された部分にパッシブ導波路構造を適用するステップであって、前記アクティブ導波路構造と前記パッシブ導波路構造との集合体が前記アクティブデバイスを形成し、前記アクティブデバイスは前記ソースウエハ基板に対向する底面を有する、適用するステップと、前記アクティブデバイスから前記ソースウエハ基板を除去するステップと、前記アクティブデバイスの底面がターゲット基板に対向するように、前記パッシブ導波路回路を有する前記ターゲット基板に前記アクティブデバイスを取り付けるステップとを有する方法に関する。
【００１４】
ソースウエハ基板の露出された部分にパッシブ導波路構造を適用することによって、テーパ部分における大部分の有意な損失寄与（フリーキャリア吸収、ＭＱＷ吸収）を取り除くことができるため、大変長くできる低損失テーパをもたらすパッシブ物質においてテーパ部分を作成するため、再成長技術が適用可能である。第１の態様による方法を利用することは、３Ｄテーパ構造など、特殊なテーパリングトポグラフィの利用を可能にする。これは、テーパ構造においてはＭＱＷ領域がポンピング可能でないため、パッシブ導波路へのアクセスなしには可能でない。第１の態様による方法を利用することは、関連する吸収損失がないため、中インデックスコントラスト導波路に断熱的にテーパリングするための複数のテーパリング段階によって大変長いテーパを可能にする。
【００１５】
第１の態様による方法の第１の可能な実現形態では、当該方法は、中間基板を利用して、前記ターゲット基板に前記アクティブデバイスを取り付けるステップを有する。
【００１６】
中間基板を利用してターゲット基板にアクティブデバイスを取り付けることによって、フリップチップ実装が回避できる。アクティブデバイスの表面は反転される必要がなく、アクティブデバイスの不均一な表面（バンプ）を効率的に処理することができる。
【００１７】
第１の態様又は第１の態様の第１の実現形態による方法の第２の可能な実現形態では、当該方法は、転写を利用して、前記ターゲット基板に前記アクティブデバイスを取り付けるステップを有する。
【００１８】
転写を利用してターゲット基板にアクティブデバイスを取り付けることによって、フリップチップ実装が回避できる。アクティブデバイスの表面は反転される必要がなく、アクティブデバイスの不均一な表面（バンプ）を効率的に処理することができる。
【００１９】
第１の態様又は第１の態様の上記の実現形態の何れかによる方法の第３の可能な実現形態では、前記ソースウエハ基板にアクティブ導波路構造を適用するステップは、前記ソースウエハ基板にＩＩＩ−Ｖ族薄膜を成長させるステップを含む。
【００２０】
ソースウエハ基板にＩＩＩ−Ｖ族薄膜を成長させることは、アクティブデバイスとパッシブ導波路回路との間で光を結合させるための大変効率的な技術である。
【００２１】
第１の態様の第３の実現形態による方法の第４の可能な実現形態では、前記ソースウエハ基板の露出された部分にパッシブ導波路構造を適用するステップは、前記ソースウエハ基板の露出された部分に前記ＩＩＩ−Ｖ族薄膜を再成長させるステップを含む。
【００２２】
再成長は、結合されたレーザにおける従来の埋め込み型リッジレーザの規定を可能にする。これらは、より良好な熱拡散及びパッシベーションの効果を有し、このため、より良好にデバイスを実行させることを導く。
【００２３】
第１の態様の第４の実現形態による方法の第５の可能な実現形態では、前記ソースウエハ基板にＩＩＩ−Ｖ族薄膜を成長させるステップは、前記ソースウエハ基板上にドープ層構造に埋め込まれた多重量子井戸層を設置するステップを含み、前記ソースウエハ基板の露出された部分に前記ＩＩＩ−Ｖ族薄膜を再成長させるステップは、前記ソースウエハ基板の露出された部分上に非ドープ層構造に埋め込まれたパッシブ層を配置するステップを含む。これらの埋め込み層は、効率性の高い光結合を提供する。
【００２４】
第１の態様又は第１の態様の上記の実現形態の何れかによる方法の第６の可能な実現形態では、当該方法は、前記ターゲット基板に前記アクティブデバイスを取り付ける前に、前記適用されたアクティブ導波路構造とパッシブ導波路構造との上面に共通のコンタクト層を配置するステップを有し、前記適用されたアクティブ導波路構造とパッシブ導波路構造との上面は、前記アクティブデバイスの底面の反対である。
【００２５】
アクティブ及びパッシブ導波路構造上に共通のコンタクト層を配置することは、ターゲット基板へのアクティブデバイスの移動前に適用可能である。これは製造を容易にする。
【００２６】
第１の態様の第６の実現形態による方法の第７の可能な実現形態では、前記共通のコンタクト層は、前記上面を不均一にする前記アクティブデバイスの上面にバンプを有し、前記アクティブデバイスの上面は、前記アクティブデバイスの底面の反対である。
【００２７】
ターゲット基板へのアクティブデバイスの移動は、アクティブデバイスの上面がバンプのため不均一である場合でさえ、効率的に処理することができる。
【００２８】
第２の態様によると、本発明は、パッシブ導波路回路と、アクティブデバイスの底面が前記パッシブ導波路回路に対向するように、前記パッシブ導波路回路に取り付けられるアクティブデバイスとを有する光集積回路であって、前記アクティブデバイスは、成長されたＩＩＩ−Ｖ族薄膜を有するアクティブ導波路構造と、再成長されたＩＩＩ−Ｖ族薄膜を有するパッシブ導波路構造との集合体を有する光集積回路に関する。
【００２９】
光集積回路のパッシブ物質においてテーパ部分を作成するため再成長を利用することは、テーパ部分における大部分の有意な損失寄与（フリーキャリア吸収、ＭＱＷ吸収）を取り除くことができるため、大変長くできる低損失テーパを与える。光集積回路は、３Ｄテーパ構造など、特殊なテーパリングトポグラフィを実現できる。これは、テーパ構造ではＭＱＷ領域がポンピング可能でないため、パッシブＩＩ−Ｖ族導波路へのアクセスなしには可能でない。光集積回路は、関連する吸収損失がないため、中インデックスコントラスト導波路に断熱的にテーパリングするための複数のテーパリング段階によって大変長いテーパを可能にする。再成長は、結合されたレーザにおける従来の埋め込み型リッジレーザの規定を可能にする。これらは、より良好な熱拡散及びパッシベーションの効果を有し、このため、より良好にデバイスを実行させることを導く。
【００３０】
第２の態様による光集積回路の第１の可能な実現形態では、光集積回路は、前記アクティブデバイスの上面に配置された共通のコンタクト層であって、前記アクティブデバイスの上面が前記アクティブデバイスの底面の反対である、共通のコンタクト層を有し、前記共通のコンタクト層は、前記アクティブデバイスの上面を不均一にするバンプを有する。
【００３１】
光集積回路は、アクティブデバイスの上面がバンプのため不均一である場合でさえ、容易に製造可能である。
【００３２】
第２の態様又は第２の態様の第１の実現形態による光集積回路の第２の可能な実現形態では、前記アクティブデバイスが前記パッシブ導波路回路に取り付けられる部分は、テーパ構造を有する。
【００３３】
テーパ構造は、アクティブデバイスからパッシブ導波路回路に光を結合させるのに大変効率的である。
【００３４】
第２の態様の第２の実現形態による光集積回路の第３の可能な実現形態では、前記テーパ構造は、前記アクティブデバイスのパッシブ導波路構造において形成される。
【００３５】
アクティブデバイスのパッシブ導波路構造にテーパ構造を形成すると、アクティブデバイスからパッシブ導波路回路に光が大変効率的に結合される。
【００３６】
第２の態様の第２又は第３の実現形態による光集積回路の第４の可能な実現形態では、前記テーパ構造は、３Ｄテーパ構造を有する。
【００３７】
３Ｄテーパ構造は、アクティブデバイスからパッシブ導波路回路に光を結合するのに大変効率的である。
【００３８】
第２の態様又は第２の態様の上記の実現形態の何れかによる光集積回路の第５の可能な実現形態では、前記パッシブ導波路回路は、コアと前記コアをカバーするクラッディングとを有し、前記コアの物質は、高インデックスコントラスト物質、特にシリコンと、中インデックスコントラスト物質、特にＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５及びＳｉＣの１つとの１つである。
【００３９】
高又は中インデックスコントラスト物質を利用すると、アクティブデバイスからパッシブ導波路に光が効率的に結合可能である。
【００４０】
第２の態様又は第２の態様の上記の実現形態の何れかによる光集積回路の第６の可能な実現形態では、当該光集積回路は、以下のデバイス、すなわち、集積検出器、集積レーザ及び集積モジュレータの１つを有する。
【００４１】
従って、光集積回路は、光を処理する多数の回路を効率的に実現可能である。
【００４２】
第３の態様によると、本発明は、ヘテロジーニアスに集積されるＩＩＩ−Ｖ族アクティブデバイスと中又は高インデックスコントラスト導波路との間の結合方式であって、選択的なエリア再成長がボンディング前にＩＩＩ−Ｖ族クーポン上でアクティブ及びパッシブ導波路領域を規定するのに利用され、中間処理、特に、ネイティブ基板が除去される中間処理に基づくボンディングが利用され、それから、エピスタックが“フェースダウン”又は反転されないように、エピタキシがターゲット基板に配置される。
【００４３】
第３の態様による結合方式の第１の可能な実現形態では、ボンディングは転写である。
【００４４】
第３の態様による結合方式の第２の可能な実現形態では、高インデックスコントラスト物質はシリコンである。
【００４５】
第３の態様による結合方式の第３の可能な実現形態では、中インデックス物質は、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５、ＳｉＣ又は１．９〜２．４の範囲の屈折率を有する他の物質の１つである。
【００４６】
第３の態様による結合方式の第４の可能な実現形態では、必要とされるテーパ部分は、吸収損失を回避し、ＩＩＩ−Ｖ族アクティブデバイスのキャパシタンスを減少させるため、パッシブＩＩＩ−Ｖ族導波路部分におけるＩＩＩ−Ｖ族とパッシブ回路導波路との間に規定される。
【００４７】
第３の態様による結合方式の第５の可能な実現形態では、パッシブテーパはまた垂直方向にテーパリングされる。
【００４８】
第３の態様による結合方式の第６の可能な実現形態では、再成長は、ボンディング前に従来の埋め込み型リッジレーザ構造を規定するのに利用される。増大したＩｎＰエリアは、熱散逸を向上させ、デバイス加熱の影響を低減する。
【００４９】
本発明の態様は、第２ウエハ上へのＩＩＩ−Ｖ族アクティブのヘテロジーニアスウエハボンディングに関する。第２ウエハは、パッシブ構造に接触してもよい。ＩＩＩ−Ｖ族チップは、移動前に選択的に再成長されてもよい。このとき、転写又は他の中間処理技術が、大変効率的なテーパを作成するのに利用されてもよい。
【００５０】
パッシブ物質においてテーパ部分を作成するのに再成長を利用することは、テーパ部分における大部分の有意な損失寄与（フリーキャリア吸収、ＭＱＷ吸収）が除去可能であるため、大変長くすることが可能な低損失テーパを提供する。本開示に説明されるような方法及びデバイスを利用することは、３Ｄテーパ構造など、特殊なテーパリングトポグラフィが利用されることを可能にする。これは、このようなテーパ構造においてＭＱＷ領域がポンピング可能でないため、パッシブＩＩＩ−Ｖ族導波路へのアクセスなしでは可能でない。本開示に説明されるような方法及びデバイスを利用することは、関連する吸収損失がないため、中インデックスコントラスト導波路に断熱的にテーパリングするための複数のテーパリング段階による大変長いテーパを可能にする。再成長は、ボンディングされたレーザにおける従来の埋め込み型リッジレーザの規定を可能にする。これらは、より良好な熱拡散及びパッシベーションの効果を有し、このため、より良好にデバイスを実行させることを導く。
【図面の簡単な説明】
【００５１】
本発明の更なる実施例が以下の図面に関して説明される。
【図１】図１は、ＩＩＩ−Ｖ族フィルム１１１をパッシブ導波路回路１２０に結合することによってアクティブデバイス１１０がチップに集積される光集積回路１００を示すブロック図を示す。
【図２】図２は、ＩＩＩ−Ｖ族アクティブデバイスにおける一例となる断熱テーパ２００を示す写真を示す。
【図３】図３は、モノリシックＩＩＩ−Ｖ族導波路プラットフォームのアクティブ領域３０１とパッシブ領域３１１との間の典型的な相違を示す概略図３００を示す。
【図４】図４は、ＩＩＩ−Ｖ族物質をターゲットウエハに“フェースダウン”方式により結合するための製造処理４００を示す概略図を示す。
【図５ａ】図５ａは、実現形態による光集積チップを製造する方法の製造ステップ５０１を示す。
【図５ｂ】図５ｂは、実現形態による光集積チップを製造する方法の製造ステップ５０２を示す。
【図５ｃ】図５ｃは、実現形態による光集積チップを製造する方法の製造ステップ５０３を示す。
【図５ｄ】図５ｄは、実現形態による光集積チップを製造する方法の製造ステップ５０４を示す。
【図５ｅ】図５ｅは、実現形態による光集積チップを製造する方法の製造ステップ５０５を示す。
【図５ｆ】図５ｆは、実現形態による光集積チップを製造する方法の製造ステップ５０６を示す。
【図５ｇ】図５ｇは、実現形態による光集積チップを製造する方法の製造ステップ５０７示す。
【図６】図６は、実現形態による中間処理ウエハを利用したヘテロジーニアスウエハボンディングのための方法６００の製造ステップ６０１，６０３，６０５の概略図を示す。
【図７】図７は、実現形態によるエラストマスタンプを利用したウエハボンディングのための方法７００の製造ステップ７０１，７０３の概略図を示す。
【図８】図８ａ及び８ｂは、実現形態による上面図（図８ａ）及び側面図（図８ｂ）におけるシリコン導波路に結合されるパッシブテーパを利用した断熱テーパを示す概略図を示す。
【図９】図９ａ及び９ｂは、実現形態によるＳｉＮなどの中インデックスコントラスト導波路に結合された垂直方向のテーパを有するパッシブテーパを利用した断熱テーパの側面図を示す概略図を示し、図９ａは第１構造９００ａを示し、図９ｂは断熱テーパの第２構造９００ｂを示す。
【図１０】図１０ａ及び１０ｂは、実現形態によるアクティブテーパ（図１０ａ）又はパッシブテーパ（図１０ｂ）の何れかを利用したテーパ設計（ＥＡモジュレータからシリコン）の比較を示す概略図を示す。
【図１１】図１１は、テーパがモジュレータのために利用される同一のアクティブエピにおいて再成長なく形成されるとき、テーパティップを有する集積デバイス１１００を示す概略図を示す。
【図１２】図１２は、テーパがモジュレータのために利用される同一のアクティブエピにおいて再成長なく形成されるとき、テーパのエンドにおけるテーパを有する集積デバイス１２００を示す概略図を示す。
【図１３】図１３は、実現形態によるテーパがパッシブ物質において製造されるとき、導波路断面テーパティップを有する集積デバイス１３００を示す概略図を示す。
【図１４】図１４は、実現形態によるテーパがパッシブ物質において製造されるとき、テーパのエンドにおける導波路断面を有する集積デバイス１４００を示す概略図を示す。
【図１５】図１５ａ及び１５ｂは、上面図（図１５ａ）及び側面図（図１５ｂ）における実現形態による中インデックスコントラスト導波路とＩＩＩ−Ｖとの間の結合を可能にするためパッシブテーパにおける垂直方向のテーパを利用する集積デバイス１５００を示す概略図を示す。
【図１６】図１６は、図１５に示される集積デバイス１５００のための入力導波路に対するＴＥ１モードと上方の出力導波路に対するＴＥ０モードとの間の結合効率性を示す概略図を示す。
【発明を実施するための形態】
【００５２】
以下の詳細な説明では、その一部を構成し、本開示が実施されうる特定の態様が図示により示される添付図面が参照される。他の態様が利用されてもよく、構造的又は論理的変更が本開示の範囲から逸脱することなく行いうることが理解される。従って、以下の詳細な説明は、限定的な意味で捉えられるべきでなく、本開示の範囲は添付した請求項により規定される。
【００５３】
ここに説明されるデバイス及び方法は、アクティブデバイス及びパッシブ光導波路に基づくものであってもよい。説明される方法に関連して行われるコメントは当該方法を実行するよう構成される対応するデバイス又はシステムについてもまた成り立ちうるものであり、またその反対もありうる。例えば、特定の方法ステップが説明される場合、当該ユニットが図面に明示的に説明又は図示されていなくても、対応するデバイスは、説明される方法ステップを実行するためのユニットを有してもよい。さらに、ここに説明される一例となる各種態様の特徴は、特段の断りがない場合、互いに組み合わせ可能であることが理解される。
【００５４】
ここに説明される方法及びデバイスは、光集積チップを製造するため実現されてもよい。説明されるデバイス及びシステムは、ソフトウェアユニット及びハードウェアユニットを有してもよい。説明されるデバイス及びシステムは、集積回路及び／又はパッシブを有してもよく、各種技術に従って製造されてもよい。例えば、回路は、論理集積回路、アナログ集積回路、合成信号集積回路、光回路、メモリ回路及び／又は集積パッシブとして指定されてもよい。
【００５５】
以下の詳細な説明では、ＩＩＩ−Ｖ族物質を利用した方法及びデバイスが説明される。ＩＩＩ−Ｖ族化合物半導体は、例えば、ＡＩ、Ｇａ、ＩｎなどのＩＩＩ族元素と、例えば、Ｎ、Ｐ、Ａｓ、ＳｂなどのＶ族元素とを合成することによって取得されてもよい。これは、上記の例示的な元素について約１２個の可能な組み合わせをもたらし、最も重要なものは、おそらくＧａＡｓ、ＩｎＰ、ＧａＰ及びＧａＮである。後述される具体例では、ＩｎＰがＩＩＩ−Ｖ族物質の一例となるメンバーとして利用される。ＩｎＰの利用は単なる一例であり、例えば、ＧａＡｓ、ＧａＰ又はＧａＮなど、ＩＩＩ族元素とＶ族元素との他の何れかの組み合わせがまた利用可能である。
【００５６】
以下の説明では、エピタキシャル（ｅｐｉ）層の成長／再成長及び薄膜を利用した方法及びデバイスが説明される。薄膜は、ナノメータの分数から数マイクロメータの範囲の厚さの物質の層である。表面に薄膜を塗布することはまた、薄膜蒸着と呼ばれる。基板又は以前に堆積された層の上に薄膜物質を堆積するための何れの技術も薄膜蒸着と呼ばれる。“薄い”とは相対的な用語であるが、大部分の蒸着技術は数十ナノメータの範囲内で層の厚さを制御する。エピタキシャルとは、結晶基板への結晶オーバレイヤの蒸着を表す。オーバレイヤはまた、エピタキシャル（ｅｐｉ）膜又はエピタキシャル層と呼ばれる。いくつかの用途では、堆積された物質は基板結晶構造に関する１つの明確な向きを有する結晶オーバレイヤを形成することが所望されてもよい。エピタキシャル膜は、気体又は液体プリカーサから成長又は再成長されてもよい。基板は種晶として機能するため、堆積された膜は基板結晶に関する１以上の結晶方位に固定されてもよい。
【００５７】
以下の説明では、ＡＷＧを利用した方法及びデバイスが説明される。アレイ導波路グレーティングは、波長分割多重（ＷＤＭ）システムなどの光学系における光マルチプレクサ又はデマルチプレクサとして利用されうる光波回路である。ＡＷＧは、多数の波長を単一の光ファイバに多重可能であり、これにより、光ネットワークの伝送容量を増加させる。ＡＷＧは、シリコン基板上にドープ及び非ドープシリカ層を堆積することによって製造されうる平面光波回路であってもよい。
【００５８】
以下の説明では、ＭＱＷを利用する方法及びデバイスが説明される。ＭＱＷは、より高いバンドギャップ物質の２つのバリア領域の間に挟まれた、例えば、約１０ｎｍの薄さなどの大変薄いバルク半導体物質の層を有する構造である。これは、電子及びホールの動きを制限し、動きエネルギーを量子化し、離散的なエネルギーにおいてしか行われない。
【００５９】
図５ａ）〜５ｇ）は、実現形態によるアクティブデバイス及びパッシブ導波路回路を有する光集積回路を製造する方法の処理ステップ５０１，５０２，５０３，５０４，５０５，５０６，５０７を示す。
【００６０】
図５ａ〜５ｇに関して以下においてより詳細に説明されるように、当該方法は一般に以下を含む。ソースウエハ基板５１４にアクティブ導波路構造５１０，５１１，５１２を適用し５０１、アクティブ導波路構造５１０，５１１，５１２を選択的に除去することによって、ソースウエハ基板５１４の一部５２２を露出し５０２、ソースウエハ基板５１４の露出された部分５２２にパッシブ導波路構造５３１，５３２，５３３を適用し５０３、アクティブ導波路構造５１０，５１１，５１２とパッシブ導波路構造５３１，５３２，５３３との集合体がアクティブデバイス５５０を形成し、アクティブデバイス５５０はソースウエハ基板５１４に対向する底面を有し、アクティブデバイス５５０からソースウエハ基板５１４を除去し５０５、アクティブデバイス５５０の底面がターゲット基板５６２に対向するように、パッシブ導波路回路を有するターゲット基板５６２にアクティブデバイス５５０を取り付ける５０６。中間基板６１２が、ターゲット基板５６２にアクティブデバイス５５０を取り付けるのに利用６００されてもよい。転写７２２が、ターゲット基板５６２にアクティブデバイス５５０を取り付けるのに利用されてもよい。ソースウエハ基板５１４にアクティブ導波路構造５１０，５１１，５１２を適用すること５０１は、ソースウエハ基板５１４にＩＩＩ−Ｖ族薄膜を成長させることを含んでもよい。ソースウエハ基板５１４の露出された部分５２２にパッシブ導波路構造５３１，５３２，５３３を適用すること５０３は、ソースウエハ基板５１４の露出された部分５２２にＩＩＩ−Ｖ族薄膜を再成長させてもよい。ソースウエハ基板５１４にＩＩＩ−Ｖ族薄膜を成長させることは、ソースウエハ基板５１４上にドープ層構造に埋め込まれた多重量子井戸層を設置してもよく、ソースウエハ基板５１４の露出された部分５２２にＩＩＩ−Ｖ族薄膜を再成長させることは、ソースウエハ基板５１４の露出された部分（５２２）上に非ドープ層構造に埋め込まれたパッシブ層を配置してもよい。当該方法は、ターゲット基板にアクティブデバイスを取り付ける前に、適用されたアクティブ導波路構造とパッシブ導波路構造との上面に共通のコンタクト層５４１，５４３を配置５０４してもよく、適用されたアクティブ導波路構造とパッシブ導波路構造との上面は、アクティブデバイスの底面の反対である。共通のコンタクト層５４１，５４３は、上面を不均一にするアクティブデバイス５５０の上面にバンプ５４３を有し、アクティブデバイスの上面は、アクティブデバイスの底面の反対である。
【００６１】
図５ａは、ソースウエハ基板５１４にアクティブ導波路構造５１０，５１１，５１２を適用する第１処理ステップ５０１を示す。アクティブ導波路構造を適用することは、例えば、ソースウエハ基板５１４にＩＩＩ−Ｖ族薄膜を成長させることによって、薄膜成長などによって、アクティブ導波路構造を成長させることによって実行されてもよい。アクティブ導波路構造は、ｎ−ＩｎＰなどから構成される第１又は下位層５１２、アクティブ多重量子化井戸層として形成される第２又は中間層５１１、及びｐ−ＩｎＰなどから構成される第３又は上位層５１０を含むものであってもよい。これらの層５１２，５１１，５１０は、ＩｎＰなどから構成されるソースウエハ基板５１４に取り付けられる。リリース層５１３は、ソースウエハ基板５１４にアクティブ導波路構造５１０，５１１，５１２を取り付けるのに利用されてもよい。
【００６２】
図５ｂは、アクティブ導波路構造を選択的に除去することによって、ソースウエハ基板の一部を露出する第２処理ステップ５０２を示す。除去は、図５ａに関して説明されたような第１層５１２、第２層５１１及び第３層５１０を含むアクティブ導波路構造のエッチング、グラインディング又はシニングとすることができる。図５ｂの例では、除去はリリース層５１３を含まない。他の例では、除去はリリース層５１３を含むものであってもよい。選択的な除去処理ステップ５０２の後、アクティブ導波路構造５１０，５１１，５１２が、第１エリア５２２、すなわち、ソースウエハ基板５１４の露出された部分から除去され、ソースウエハ基板５１４の第２エリア５２４からは除去されない。図５ｂでは、第１エリア５２２は第２エリア５２４を包囲し、これにより、ソースウエハ基板５１４のアクティブ導波路物質の内側のストライプ又はバンドを形成する。しかしながら、例えば、ソースウエハ基板５１４上のアクティブ導波路構造５１０，５１１，５１２の複数の小さなストライプ又はバンドなどの他の何れかの構成が可能である。
【００６３】
図５ｃは、ソースウエハ基板５１４の露出された部分５２２にパッシブ導波路構造を適用する第３処理ステップ５０３を示す。パッシブ導波路構造を適用することは、例えば、ソースウエハ基板５１４の露出された部分５２２上にＩＩＩ−Ｖ族薄膜を再成長することによって、薄膜再成長などによりパッシブ導波路構造を再成長させることによって実行されてもよい。
【００６４】
パッシブ導波路構造は、例えば、ＩｎＰ（非ドープ）から構成される第１又は下位層５３３、パッシブ（四元）層として形成される第２又は中間層５３２、及び例えば、ＩｎＰ（非ドープ）から構成される第３又は上位層５３１を含むものであってもよい。これらの層５３３，５３２，５３１は、ソースウエハ基板５１４の露出された部分５２２に取り付けられる。リリース層５１３は、ソースウエハ基板５１４にパッシブ導波路構造５３３，５３２，５３１を取り付けるのに利用されてもよい。
【００６５】
アクティブ導波路構造５１０，５１１，５１２を支持する部分５２４の下方の露出された部分５２２にパッシブ導波路構造５３３，５３２，５３１を適用することによって、アクティブデバイス５５０を構成するアクティブ導波路構造とパッシブ導波路構造との集合体が形成される。アクティブデバイス５５０は、ソースウエハ基板５１４に対向する底面と、底面の反対の上面とを有する。
【００６６】
図５ｄは、アクティブデバイス５５０に共通の上方のコンタクト層５４１，５４３を取り付け、ドーピングなどによって共通の上方のコンタクト層５４１，５４３の領域５４３を埋め込む第４処理ステップ５０３を示す。共通の上方のコンタクト層５４１，５４３を取り付けることは、薄膜再成長及びコンタクト層にバンプを形成するなどによって、アクティブデバイス５５０に薄膜コンタクト層を堆積することによって実行されてもよい。上方のコンタクト層の非埋め込み領域５４１は、非ドープＩｎＧａＡｓ／ＩｎＰ層から形成されてもよい。上方のコンタクト層の埋め込み領域５４３は、ドープＩｎＧａＡｓ／ＩｎＰ層から形成されてもよい。コンタクト層の領域５４１は、パッシブ導波路構造の上位層５３１と同じ物質から形成されてもよい。このような処理は、共通のコンタクト層５４１，５４３の不均一な表面を生じさせうる。共通の上方のコンタクト層５４１，５４３の取り付け後、アクティブデバイス５５０はこれらの層を有する。
【００６７】
図５ｅは、例えば、ＩｎＰクーポンをオープン及びリリースするなどによって、アクティブデバイス５５０からソースウエハ基板５１４を除去する第５処理ステップ５０５を示す。当該除去は、アクティブデバイス５５０とソースウエハ基板５１４との間に取り付けられたリリース層５１３を除去することによって実行されてもよく、これにより、アクティブデバイス５５０及びソースウエハ基板５１４のボンディングをリリースする。
【００６８】
図５ｆは、ターゲット基板５６２にアクティブデバイス５５０を移動し、アクティブデバイス５５０の底面がターゲット基板５６２に対向するように、ターゲット基板５６２にアクティブデバイス５５０を取り付ける第６処理ステップ５０６を示す。ターゲット基板５６２は、アクティブデバイス５５０が取り付けられるべきパッシブ導波路回路を有してもよい。任意的なボンディング層５６１は、アクティブデバイス５５０が取り付けられ得るボンディング層５６１のターゲット基板５６２に取り付けられる。
【００６９】
ターゲット基板５６２にアクティブデバイス５５０を移動することは、図６に関して後述されるような中間処理ウエハを利用したウエハボンディング６００、又は図７に関して後述されるようなエラストマスタンプを利用したウエハボンディング７００などの異なる処理技術によって実行されてもよい。
【００７０】
図５ｇは、アクティブデバイス５５０及びターゲット基板５６２を有するデバイスを後処理する第７処理ステップ５０７を示す。層５３３，５３２，５４１は、テーパ構造を形成するようシニングされてもよい。
【００７１】
図６は、実現形態による中間処理ウエハを利用したヘテロジーニアスウエハボンディングのための方法６００の製造ステップ６０１，６０３，６０５の概略図を示す。
【００７２】
第１処理ステップ６０１では、アクティブデバイス６１６を有するソースウエハ基板６１０が、例えば、ソースウエハ基板６１０に対向しないアクティブデバイスの第１の面が中間基板６１２に取り付けられるように一時的なボンディング層６１８を利用するなどによって、中間基板６１２に一時的にボンディングされる。それから、第２処理ステップ６０２において、元のウエハの基板、すなわち、ソースウエハ基板６１０が、エッチング、グラインディングなどによってシニングされる。第３処理ステップ６０３では、第２の面がソースウエハ基板６１０からシニングされた第１の面と反対のアクティブデバイスの第２の面がターゲット基板６１４に取り付けられ、中間基板６１２がリリースされるように、アクティブデバイス６１６を有する中間基板６１２がターゲット基板６１４にボンディングされる。このアプローチは、図６に示されるようなヘテロジーニアスな集積に利用可能である。この場合、アクティブデバイスの第１の面及び第２の面が第１処理ステップ６０１から第３処理ステップ６０３にリバースされる必要がないように、エピタキシャル順序は反転されない。従って、再成長ノッチ６２２は、ウエハボンディングの問題を生じさせない。
【００７３】
従って、この方策は、パッシブ導波路を含む異なるウエハにヘテロジーニアスにボンディングされるＩＩＩ−Ｖ族アクティブデバイスの間の光の光結合に利用される断熱テーパにおけるパッシブ導波路の利用を可能にする。ハイパフォーマンスマシーンが、一時的なウエハボンディングに利用されてもよい。それは、高いスループットにより非ネイティブ基板に小さなＩＩＩ−Ｖ族クーポンを移動するための方法６００を実行することを可能にする。ヘテロジーニアス集積に適用されると、方法６００は、中間処理ウエハ基板を利用してＩＩ−Ｖ族を移動する方法の一例を説明する。
【００７４】
中間処理ウエハを利用したヘテロジーニアスウエハボンディングのための処理ステップ６０１，６０３，６０５が、図５ｆに関して上述されるようなソースウエハ基板５１４からターゲット基板５６２にアクティブデバイス５５０を移動するのに利用されてもよい。
【００７５】
図７は、実現形態によるエラストマスタンプを利用したウエハボンディングのための方法７００の製造ステップ７０１，７０３の概略図を示す。
【００７６】
第１処理ステップ７０１では、ソースウエハ基板７１０に対向しないアクティブデバイス７１６の第１の面がエラストマスタンプ７２２に取り付けられるように、エラストマスタンプ７２２が、アクティブデバイス７１６を有するソースウエハ基板７１０に一時的に取り付けられる。アクティブデバイス７１６をソースウエハ基板７１０にボンディングする犠牲層７１８が、エッチングなどによってリリースされる。当該第１処理ステップ７０１の結果として、アクティブデバイス７１６は、エラストマスタンプ７２２に一時的に取り付けられ、第２処理ステップ７０２においてターゲット基板７１２に移動７０５可能であり、最終的に、エラストマスタンプ７２２がリリースされる。このアプローチは、図７に示されるようなヘテロジーニアス集積に利用可能である。この場合、ソースウエハ基板７１０に対向しないアクティブデバイス７１６の第１の面が第１処理ステップ７０１から第２処理ステップ７０２に反転される必要がないため、エピタキシャル順序は反転されない。従って、再成長ノッチ７２０は、ウエハボンディングの問題を生じさせない。
【００７７】
従って、この方策は、パッシブ導波路を含む異なるウエハにヘテロジーニアスにボンディングされるＩＩＩ−Ｖ族アクティブデバイスの間の光の光結合に利用される断熱テーパにおけるパッシブ導波路の利用を可能にする。ハイパフォーマンスマシーンが、マイクロ転写に利用されてもよい。それは、高いスループットにより小さなＩＩＩ−Ｖ族クーポンを非ネイティブ基板に抽出及び配置することを可能にする。ヘテロジーニアス集積に適用されるとき、方法７００は、中間“処理”としてエラストマスタンプ７２２を利用してＩＩＩ−Ｖ族を移動する方法の一例を説明する。
【００７８】
ウエハボンディングのためにエラストマスタンプを利用するヘテロジーニアスウエハボンディングのための処理ステップ７０１，７０２は、図５ｆに関して上述されたように、ソースウエハ基板５１４からターゲット基板５６２にアクティブデバイス５５０を移動するのに利用されてもよい。
【００７９】
図８ａ及び８ｂは、実現形態による上面図（図８ａ）及び側面図（図８ｂ）においてシリコン導波路に結合されるパッシブテーパを利用した断熱テーパ８００を示す概略図を示す。
【００８０】
図５ａ〜５ｇに関して上述されるように、パッシブ構造を含むウエハ（ターゲット基板５６２）にＩＩＩ−Ｖ族デバイス（アクティブデバイス５５０）をボンディングし、テーパを作成するための以降の処理の後、当該構造は、図８ａ及び８ｂに概略的に示されるようになってもよい。
【００８１】
断熱テーパ８００は、アクティブエリア８０１及びパッシブエリア８０３を有する。アクティブエリア８０１は、ｎ−ＩｎＰなどから形成される第３層８１０の上方に配置された多重量子井戸層などの第２層８１６の上方に配置され、ｐ−ＩｎＰなどから形成される第１層８１２を有してもよい。レイヤ配置は、図３に関して上述されたアクティブ領域３０１の表現に対応してもよい。
【００８２】
テーパは、第１部分８０３ａ及び第２部分８０３ｂを有してもよいパッシブエリア８０３に形成される。パッシブエリア８０３の第１部分８０３ａは、ｉ−ＩｎＰなどから形成される第１層８２０及び第１層８１０の上方の第２層８２２を有してもよく、第２層８２２は四元パッシブ層として形成されてもよい。これらの層の配置は、図３に関して上述されたパッシブ領域３１１の表現に対応してもよい。
【００８３】
パッシブエリア８０３の第２部分８０３ｂは、導波路を形成するシリコン基板８２６の上方に配置された第１部分８０３ａの第２層８２２の続きを含むものであってもよい。
【００８４】
図９ａ及び９ｂは、実現形態によるＳｉＮなどの中インデックスコントラスト導波路に結合された垂直方向のテーパを有するパッシブテーパを利用した断熱テーパ９００ａ，９００ｂの側面図を示す概略図を示し、図９ａは断熱テーパの第１構造９００ａを示し、図９ｂは断熱テーパの第２構造９００ｂを示す。
【００８５】
再成長を利用することはまた、中間シリコン層を必要とすることなく、中インデックスコントラスト導波路（ＳｉＮなど）上のヘテロジーニアスに集積されたＩＩＩ−Ｖ族アクティブの間の直接的な結合に適したテーパを可能にする。これは、図９に示されるように、パッシブ導波路における垂直方向のテーパを利用することによって実現できる。
【００８６】
第１構造による断熱テーパ９００ａは、アクティブエリア９０１及びパッシブエリア９０３を有する。アクティブエリア９０１は、ｎ−ＩｎＰなどから形成される第３層９１０の上方に配置された多重量子井戸層などの第２層９１６の上方に配置されたｐ−ＩｎＰなどから形成される第１層９１２を有してもよい。レイヤ配置は、図３に関して上述されたアクティブ領域３０１の表現に対応してもよい。
【００８７】
テーパは、ＩｎＰ（非ドープ）などから形成される第３層９２４ａの上方の四元パッシブ層として形成される第２層９２２ａの上方のＩｎＰ（非ドープ）などから構成される第１層９２０ａを含むパッシブエリア９０３に形成される。これらの層の配置は、図３に関して上述されたパッシブ領域３１１の表現に対応してもよい。３つの層９２０ａ，９２２ａ，９２４ａは、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５又はＳｉＣなどから形成される中インデックスコントラスト導波路９２６上に配置される。
【００８８】
第２構造による断熱テーパ９００ｂは、アクティブエリア９０１及びパッシブエリア９０３を有する。アクティブエリア９０１は、ｎ−ＩｎＰなどから形成される第３層９１０の上方に配置された多重量子井戸層などの第２層９１６の上方に配置されたｐ−ＩｎＰなどから形成される第１層９１２を有してもよい。レイヤ配置は、図３に関して上述されたアクティブ領域３０１の表現に対応してもよい。
【００８９】
テーパは、第２層９２２ｂと同じ物質から構成されてもよい第４層９２２ｃの上方の第１層９２０ｂと同じ物質から構成されてもよい第３層９２０ｃの上方の四元パッシブ層として形成される第２層９２２ｂの上方のＩｎＰ（非ドープ）などから形成される第１層９２０ｂを有してもよいパッシブエリア９０３に形成される。４つの層９２０ｂ、９２２ｂ、９２０ｃ、９２２ｃは、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５又はＳｉＣなどから形成される中インデックスコントラスト導波路９２６上に配置されてもよい。
【００９０】
図９ａに示される断熱テーパ９００ａの第１構造は連続的なテーパリングであるが、図９ｂに示される断熱テーパ９００ｂの第２構造は不連続なテーパリング、すなわち、段階的である。
【００９１】
図９ａ及び９ｂは、中インデックスコントラスト導波路にヘテロジーニアスに集積されたＩＩＩ−Ｖ族におけるアクティブ及びパッシブ導波路を作成するため再成長を利用することが、３Ｄテーパ構造などの特殊なテーパリングトポグラフィが利用されることを可能にする。これは、このようなテーパ構造においてはＭＱＷ領域がポンピング可能でないため、パッシブＩＩＩ−Ｖ族導波路へのアクセスなしには可能でない。再成長の利用は更に、関連する吸収損失がないため、中インデックスコントラスト導波路への断熱的なテーパリングのための複数のテーパリング段階により大変長いテーパを実現することを可能にする。
【００９２】
図１０ａ及び１０ｂは、上面図における実現形態によるアクティブテーパ（図１０ａ）又はパッシブテーパ（図１０ｂ）の何れかを利用したテーパ設計（ＥＡモジュレータからシリコン）の比較を示す概略図を示す。
【００９３】
図１０ａは、アクティブ導波路１００４がテーパ部分１００１の至る所にある非成長のケースを示し、図１０ｂは、パッシブ導波路１００６がテーパ部分１００１のアクティブ導波路１００４の下方にある再成長のケースを示す。双方のテーパ設計について、テーパ部分１００１はＳｉ基板層１００２の下方にある。パッシブ導波路１００６は、図３に関して上述されたパッシブ領域３１１の構造に従って構成されてもよい。アクティブ導波路１００４は、図３に関して上述されたアクティブ領域３０１の構造に従って構成されてもよい。図１０ｂに示されるテーパ設計は、図５ａ〜５ｇに関して上述された方法により製造されてもよい。
【００９４】
図１０ａによる再成長を利用しないテーパ設計は、図１１及び１２に関して後述されるデバイス１１００及び１２００について適用される。図１０ｂによる再成長を利用したテーパ設計は、図１３及び１４に関して後述されるデバイス１３００及び１４００に適用される。
【００９５】
図１０ｂはまた、アクティブデバイス１０１０の底面がパッシブ導波路回路１００２に対向するように、パッシブ導波路回路１００２及びパッシブ導波路回路１００２に取り付けられたアクティブデバイス１０１０を有する光集積回路１０００ｂを示す。アクティブデバイス１０１０は、成長されたＩＩＩ−Ｖ族薄膜を有するアクティブ導波路構造１００４と、再成長されたＩＩＩ−Ｖ族薄膜を有するパッシブ導波路構造１００６との集合体を有する。
【００９６】
光集積回路１０００ｂは、図５ａ〜５ｇに関して上述された方法により製造されてもよく、図５ｇに示されたデバイスに対応するものであってもよい。光集積回路１０００ｂは、アクティブデバイス１０１０の上面に配置された共通のコンタクト層５４１，５４３を有してもよく、アクティブデバイス１０１０の上面は、アクティブデバイス１０１０の底面の反対にある。共通のコンタクト層５４１，５４３は、アクティブデバイス１０１０の上面を不均一にするバンプ５４３を有してもよい。アクティブデバイス１１００がパッシブ導波路回路１００２に取り付けられる光集積回路１０００ｂの部分は、テーパ構造１０１２を有してもよい。テーパ構造１０１２は、アクティブデバイス１０１０のパッシブ導波路構造１００６に形成されてもよい。これはまた、図１０ｂに示される光集積回路１０００ｂに対応してもよい光集積回路の側面図が示される図８及び９から見ることができる。テーパ構造１０１２は、３Ｄテーパ構造、すなわち、３つ全ての次元におけるテーパリングを含むものであってもよい。
【００９７】
パッシブ導波路回路１００２は、コアとコアをカバーするクラッディングとを有してもよい。
【００９８】
一例では、コアの物質はシリコンであってもよい。一例では、クラッディングの物質は一例となるＳｉＯ２（二酸化シリコン）であってもよい。一実現形態では、コアの物質は、シリコンなどの高インデックスコントラスト物質であってもよい。一実現形態では、コアの物質は、例えば、ＳｉＮ、ＳｉＯＮ、Ｔａ２Ｏ５又はＳｉＣなどの中インデックスコントラスト物質であってもよい。
【００９９】
高インデックスコントラスト物質は、屈折率ｎ＝１．４５を有するＳｉＯ２（二酸化ケイ素）などのクラッディングの物質と、屈折率ｎ＝３．５を有するＳｉ（シリコン）などのコアの物質との間の高い屈折率コントラストを提供する物質である。
【０１００】
中インデックスコントラスト物質は、屈折率ｎ＝１．４５を有するＳｉＯ２（二酸化ケイ素）などのクラッディングの物質と、屈折率ｎ＝２を有するＳｉＮｘなどのコアの物質との間の中程度の屈折率コントラストを提供する物質である。
【０１０１】
中インデックスコントラスト物質に基づく光集積回路の実現は、挿入損失、位相ノイズ（低いチャネルクロストークをもたらす）及び温度依存性に関して高い性能を提供する。窒化ケイ素ベースのパッシブデバイスは、優れた性能を提供する。０．１ｄＢ／ｃｍを下回る伝搬損失が、６４０ｎｍの厚さのＳｉＮｘ（窒化ケイ素）コアによる導波路について可能であり、０．１ｄＢ／ｍさえも下回る伝搬損失が、５０ｎｍの厚さのコアによる導波路について可能である。また、Ｓｉ（ｎ＝３．５）及びＳｉＯ２（ｎ＝１．４５）に対するＳｉＮｘ（ｎ＝２）及びＳｉＯ２（ｎ＝１．４５）の間の若干低い屈折率コントラストは、より小さな位相ノイズ及びより大きな製造公差をもたらす。これは、ＡＷＧ、リングレゾネータなどの高い性能であるが、依然として大変コンパクトな光集積回路１００ｂの製造を可能にする。窒化ケイ素導波路に基づく光集積回路は、アクティブシリコンフォトニックチップ上の高い性能のパッシブ導波路層だけでなく、“スタンドアローン”パッシブ光チップとして双方実現されてもよい。
【０１０２】
一例では、光集積回路１０００ｂは、集積検出器であってもよい。一例では、光集積回路１０００ｂは、集積レーザであってもよい。一例では、光集積回路１０００ｂは、例えば、図１３〜１６に関して後述されるような集積モジュレータであってもよい。
【０１０３】
図１１は、テーパがモジュレータに利用される同じアクティブエピにおいて再成長なく形成されるテーパティップを有する集積デバイス１１００を示す概略図を示す。
【０１０４】
１８００ｎｍの高さ１１０６のテーパｐ−ＩｎＰ層１１０３が、８×７ｎｍのＩｎＧａＡｓＰ（Ｑ１．２）ＱＷの第３層１１０９に配置された９×１１ｎｍのＩｎＧａＡｓＰ（Ｑ１．４９）ＱＷの第２層１１０７に配置されたＩｎＧａＡｓＰ（Ｑ１．２）ＳＣＨの第１層１１０５に配置される。３つの層１１０５，１１０７，１１０９の高さ１１０８は３５０ｎｍである。テーパｐ−ＩｎＰ層１１０３は、先端おいて１．０ｕｍの長さ１１０２を有し、先端から３つの層１１０５，１１０７，１１０９に配置された底部までウェットエッチングなどにより製造される、８度の角度１１１０の下でそれの長さを継続的に減少させる。３つの層１１０５，１１０７，１１０９は、テーパｐ−ＩｎＰ層１１０３のティップ長１１０２より薄い同一の長さを有する。２００ｎｍの高さ１１０４及び１．０ｕｍ（マイクロメータ）の長さのｐ−ＩｎＧａＡｓ層１１０１が、テーパｐ−ＩｎＰ層１１０３の先端に取り付けられる。３つの層１１０５，１１０７，１１０９は、層１１０３，１１０１と共に、４００ｎｍの高さ１１１４及び１ｕｍの長さ１１１２のサイズのシリコン基板１１１３の上方に配置された１５０ｎｍの高さ１１１６のｎ−ＩｎＰ層１１１１に配置される。
【０１０５】
写真１１００ａは、集積デバイス１１００が利用されるときの光結合の効率性を示す。
【０１０６】
図１２は、テーパがモジュレータのために利用される同一のアクティブエピにおいて再成長なく形成されるときのテーパのエンドにおけるテーパを有する集積デバイス１２００を示す概略図を示す。集積デバイス１２００の構造は、図１１に関して上述された集積デバイス１１００の構造に対応する。しかしながら、先端におけるテーパｐ−ＩｎＰ層１１０３の長さ１２０２は１．５ｎｍであり、３つの層１１０５，１１０７，１１０９の長さ１２０７は２．５ｎｍであり、それの底部においてはテーパｐ−ＩｎＰ層１１０３の長さと異なる。さらに、シリコン基板１１１３の長さ１２１２は０．７５ｎｍである。
【０１０７】
写真１２００ａは、集積デバイス１２００が利用されるときの光結合の効率性を示す。
【０１０８】
図１３は、実現形態によるテーパがパッシブ物質において製造されるときの導波路断面テーパティップを有する集積デバイス１３００を示す概略図を示す。
【０１０９】
当該サイズは、図１１に関して上述された集積デバイス１１００のサイズに対応する。しかしながら、３つの層１１０５，１１０７，１１０９はＩｎＧａＡｓＰ（Ｑ１．３）から形成される単一の層１３０５として実現され、テーパ層１１０３はＩｎ−Ｐから形成され、層１１０１はＩｎＧａＡｓから形成され、層１１１１はＩｎＰから形成される。
【０１１０】
写真１３００ａは、集積デバイス１３００が利用されるときの光結合の効率性を示す。
【０１１１】
図１４は、実現形態によるテーパがパッシブ物質において製造されるときのテーパのエンドにおける導波路断面を有する集積デバイス１４００を示す概略図を示す。
【０１１２】
当該サイズは、図１２に関して上述された集積デバイス１２００のサイズに対応する。しかしながら、３つの層１１０５，１１０７，１１０９はＩｎＧａＡｓＰ（Ｑ１．３）から形成される単一の層１４０５として実現され、テーパ層１１０３はＩｎ−Ｐから形成され、層１１０１はＩｎＧａＡｓから形成され、層１１１１はＩｎＰから形成される。
【０１１３】
写真１４００ａは、集積デバイス１４００が利用されるときの光結合の効率性を示す。
【０１１４】
図１５ａ及び１５ｂは、上面図（図１５ａ）及び側面図（図１５ｂ）において実現形態によるＩＩＩ−Ｖ族と中インデックスコントラスト導波路との間の結合を可能にするためパッシブテーパにおいて垂直方向のテーパを利用する集積デバイス１５００を示す概略図を示す。図１５ａ及び１５ｂはＳｉＮに対する３Ｄテーパを説明する。
【０１１５】
パッシブテーパ部分１５０１は、第１部分１５０５、第２部分１５０７及び第３部分１５０９を有する。第１部分１５０５では、ＩｎＰの第１層１５１３は、それの長さを０．４ｕｍから１．２ｕｍに増加する。第１層１５１３は、５０ｎｍの厚さを有し、長さ２ｕｍ及び厚さ４０５ｎｍのＳｉＮキャリア１５１１の上方に配置される。
【０１１６】
第２部分１５０７では、第２（四元）層１５１７は、ＩｎＰの第１層１５１３に配置される。第２層１５１７の厚さは０から４５０ｎｍの厚さに連続的に増加し、長さは１．２ｕｍから１．５ｕｍに増加する。第１層１５１３の厚さは第２部分１５０７において一定（５０ｎｍ）である。
【０１１７】
第３部分１５０９では、ＩｎＰの第３層１５１９は第２（四元）層１５１７に配置される。第１層１５１３の厚さは第３部分１５０９において一定（５０ｎｍ）である。第２層１５１７の厚さは第２部分１５０９において一定（４５０ｎｍ）である。第３層１５１９の厚さは第２部分１５０９において一定（１．８ｎｍ）である。
【０１１８】
アクティブ部分１５０３において、１．５ｕｍの長さを有するＩｎＰから形成される第１層１５２３は、２．５ｕｍの長さを有する第２（Ｑ）層１５２１に配置される。
【０１１９】
図１６は、図１５に示される集積デバイス１５００の入力導波路のＴＥ１モードと上方の出力導波路のＴＥ０モードとの間の結合効率性を示す概略図を示す。セクションＩ１５０５において、断熱遷移のための８ｕｍのテーパリング長さが利用される。セクションＩＩ１５０７において、断熱遷移のための４０ｕｍのテーパリング長さ（セクションＩと組み合わせて、これは合計で０．０７ｄＢ未満の損失を与える）が利用される。セクションＩＩＩ１５０９において、断熱遷移のための２０ｕｍのテーパリング長さ（損失＜０．０４ｄＢ）が利用される。パッシブからアクティブへの遷移は、図１５の例と同じである。
【０１２０】
写真１６００ａは、セクションＩ１５０５の始めにおいて光結合の効率性を示す。写真１６００ｂは、セクションＩ１５０５とセクションＩＩ１５０７との間の光結合の効率性を示す。写真１６００ｃは、セクションＩＩ１５０７とセクションＩＩＩ１５０９との間の光結合の効率性を示す。
【０１２１】
ここに説明された方法、システム及びデバイスは、デジタル・シグナル・プロセッサ（ＤＳＰ）の特定用途向け集積回路（ＡＳＩＣ）又は集積回路又はチップ内のハードウェア回路として実現されてもよい。本発明は、デジタル及び／又はアナログ電子回路において実現可能である。
【０１２２】
開示の特定の特徴又は態様が複数の実現形態の１つのみに関して開示されているかもしれないが、このような特徴又は態様は、何れか所与の又は特定の用途に対して所望され、効果的であるような他の実現形態の１以上の他の特徴又は態様と組み合わされてもよい。さらに、“含む”、“有する”、“備える”という用語又はこれらの他の変形が詳細な説明又は請求項において利用される程度まで、このような用語は“有する”という用語と同様の方式により包含的であることを意図する。また、“例示的に”、“例えば”及び“など”という用語は、最良又は最適よりもむしろ具体例として単に意味する。“結合される”及び“接続される”という用語は、派生語と共に利用されていてもよい。これらの用語は、２つの要素が直接的な物理的又は電気的接触にあるか、又は互いに直接的な接触にあるかにかかわらず、互いに連係又は相互作用することを示すのに利用されているかもしれないことが理解されるべきである。
【０１２３】
特定の態様がここで図示及び説明されたが、各種の代替的及び／又は等価な実現形態が、本開示の範囲から逸脱することなく図示及び説明された特定の態様に置換されてもよいことが、当業者により理解されるであろう。本出願は、ここに説明された特定の態様の何れかの適応化又は変形をカバーすることが意図される。
【０１２４】
以下の請求項における要素が態様するラベリングを有する特定のシーケンスにより記載されているが、請求項の記載がこれらの要素の一部又は全てを実現するため特定のシーケンスを意味していない場合、これらの要素は当該特定のシーケンスにより実現されるよう限定されることを必ずしも意図していない。
多数の代替、修正及び変形は、上記の教示に基づき当業者に明らかであろう。もちろん、当業者は、ここに記載されたものを超える本発明の多数の適用があることを容易に認識する。本発明が１以上の特定の実施例を参照して説明されたが、当業者は、多数の変更が本発明の範囲から逸脱することなく行われてもよいことを認識する。従って、ここで特段の断りがない場合、添付された請求項及びそれらの均等の範囲内において本発明が実施されてもよいことが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【外国語明細書】
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