(57)【要約】【課題】製造コストを抑えた終端構造を備える半導体装置及びその製造方法を提供する。【解決手段】  中央に活性領域を有し前記活性領域を取り囲む終端領域を備える半導体基板の表面から深さ方向にトレンチを形成する工程と、前記半導体基板上及び前記トレンチ底部にポリシリコンを堆積させる工程と、前記終端領域上の前記ポリシリコンの一部を残すことで、前記活性領域を取り囲むようにフィールドプレートを形成する工程と、を備えたことを特徴とする。【選択図】図１２
2016086002.tif 000002
【特許請求の範囲】
【請求項１】
中央に活性領域を有し前記活性領域を取り囲む終端領域を備える半導体基板の表面から深さ方向にトレンチを形成する工程と、
前記半導体基板上及び前記トレンチ底部にポリシリコンを堆積させる工程と、
前記終端領域上の前記ポリシリコンの一部を残すことで、前記活性領域を取り囲むようにフィールドプレートを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
中央に活性領域を有し前記活性領域を取り囲む終端領域を備える半導体基板の表面から深さ方向にトレンチを形成する工程と、
前記半導体基板上及び前記トレンチ底部にポリシリコンを堆積させる第1回目のポリシリコン堆積工程と、
前記第1回目のポリシリコン堆積工程によって前記終端領域に形成された前記ポリシリコンの一部を残すことで前記活性領域を取り囲むように前記中央側から前記終端領域の外側に向かって複数の第1のフィールドプレートを形成する工程と、
前記第1のフィールドプレート上に絶縁層を形成する工程と、
前記絶縁層上と前記トレンチ底部に再度ポリシリコンを堆積させる第２回目のポリシリコン堆積工程と、
前記第２回目のポリシリコン堆積工程によって前記終端領域に形成された前記ポリシリコンの一部を残すことで前記活性領域を取り囲むように前記中央側から前記終端領域の外側に向かって複数の第２のフィールドプレートを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の製造方法により形成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体装置として、主電流の流れる活性領域と、活性領域周辺の電界を緩和し耐圧を保持する領域（終端領域）とを備えた装置は公知である（例えば、下記特許文献１）。
【０００３】
特許文献１は、ｎ型半導体基板上にエピタキシャル成長させたｎ型半導体層に、深さが段階的に変化する凹部を形成し、不純物濃度を段階的に高くしながら、ｐ型半導体膜をエピタキシャル成長させることにより、凹部内に、深さ方向に段階的に不純物濃度が異なる第１〜第６のｐ型半導体領域を形成するものである。これにより、ショットキー電極の終端から素子の外側へ向かって段階的に不純物濃度が低くなり、かつ深いほど段階的に不純物濃度が低い終端構造が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３０３９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、例えばＭＯＳＦＥＴなど、活性領域にイオン注入を必要とする場合、活性領域と当該活性領域を取り囲む終端領域で、それぞれのイオン注入を必要とするため、製造コストが上がってしまうという問題があった。そこで、本発明は、製造コストを抑えた終端構造を備える半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、中央に活性領域を有し前記活性領域を取り囲む終端領域を備える半導体基板の表面から深さ方向にトレンチを形成する工程と、前記半導体基板上及び前記トレンチ底部にポリシリコンを堆積させる工程と、前記終端領域上の前記ポリシリコンの一部を残すことで、前記活性領域を取り囲むようにフィールドプレートを形成する工程と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、製造コストを抑えた終端構造を備える半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態１に係る半導体装置を模式的に示す工程断面図（その１）である。
【図２】本発明の実施形態１に係る半導体装置を模式的に示す工程断面図（その２）である。
【図３】本発明の実施形態１に係る半導体装置を模式的に示す工程断面図（その３）である。
【図４】本発明の実施形態１に係る半導体装置を模式的に示す工程断面図（その４）である。
【図５】本発明の実施形態１の変形例１に係る半導体装置を模式的に示す工程断面図である。
【図６】本発明の実施形態１の変形例２に係る半導体装置を模式的に示す工程断面図である。
【図７】本発明の実施形態２に係る半導体装置を模式的に示す工程断面図（その１）である。
【図８】本発明の実施形態２に係る半導体装置を模式的に示す工程断面図（その２）である。
【図９】本発明の実施形態２に係る半導体装置を模式的に示す工程断面図（その３）である。
【図１０】本発明の実施形態２に係る半導体装置を模式的に示す工程断面図（その４）である。
【図１１】本発明の実施形態２に係る半導体装置を模式的に示す工程断面図（その５）である。
【図１２】本発明の実施形態２に係る半導体装置を模式的に示す工程断面図（その６）である。
【図１３】本発明の実施形態３に係る半導体装置を模式的に示す工程断面図（その１）である。
【図１４】本発明の実施形態３に係る半導体装置を模式的に示す工程断面図（その２）である。
【図１５】本発明の実施形態３に係る半導体装置を模式的に示す工程断面図（その３）である。
【図１６】本発明の実施形態３の変形例１に係る半導体装置を模式的に示す工程断面図である。
【図１７】本発明の実施形態４に係る半導体装置を模式的に示す工程断面図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各領域の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
本発明の実施の形態となる半導体装置は、ゲートによってチャネルのオン・オフが制御されることによって、電流のオン・オフが制御される半導体素子である。より具体的には、この半導体装置は、例えばパワーＭＯＳＦＥＴ、ＩＧＢＴである。以下実施形態の説明においては、ＭＯＳＦＥＴを例に説明する。
【００１１】
（実施形態１）本発明の実施形態１に係る半導体装置の工程断面図を図１〜図４に示す。半導体基板１にベース層２、ソース層３をイオン注入により形成し、１８００℃程度の高温で活性化アニールを行う。次にハードマスク層４を形成した後トレンチエッチングを行い、半導体基板１の表面から深さ方向に向かって、ソース層３及びベース層２を貫く深さにトレンチ５を形成する。そして、トレンチ５内を埋め込むようにハードマスク層４を残したままポリシリコン６を堆積する(図１)。
【００１２】
その後、活性領域１００を取り囲む終端領域１０１において、ハードマスク４上に部分的にポリシリコン６を残すようにレジスト７をパターニングした後、エッチバックを行う。この工程により、トレンチ５の底部にポリシリコン６を所望の厚さで残すと同時に、半導体基板１の表面上のハードマスク４上における終端領域１０１に、第１フィールドプレート２１が形成される（図２）。第１フィールドプレート２１は、活性領域１００を取り囲むように、半導体基板１の中央側から終端領域の外側方向に複数形成される。
次にレジスト７を除去した後、ゲート酸化を行う。トレンチ５内、ハードマスク層４及び第１フィールドプレート２１を覆うように酸化膜８が形成される。この時、トレンチ５底部と側壁の酸化膜厚比を調整することが可能である(図３)。
【００１３】
次に、図４に示すようにゲート電極９、層間絶縁膜１０を形成する。そして、ここでは図示しないが、半導体基板１の表面側にゲート電極、ソース電極を形成し、裏面側にドレイン電極を周知の方法により形成し、本発明の実施形態１に係る半導体装置が完成する。
【００１４】
（実施形態１の変形例１）次に、本発明の実施形態１の変形例１に係る半導体装置について、図５を用いて説明する。図５は、半導体基板１表面を熱酸化膜８とした構成である。図２の工程後にＨＦ処理を行い、半導体基板１表面の熱酸化膜としたい箇所のハードマスク層４をエッチングにより除去する。この方法により、活性領域１００における半導体基板１表面をトレンチ５底部や側壁と同様の熱酸化膜８とすることができるため、膜質の改善によりゲート耐量を向上させることができる。
【００１５】
（実施形態１の変形例２）次に、本発明の実施形態１の変形例２に係る半導体装置について、図６を用いて説明する。図６は、半導体基板１表面に所望のゲート酸化膜厚を得る方法である。これにより、半導体基板１表面酸化膜が改善される。図１の工程に係る前に、酸化膜11を形成する。半導体基板１表面にポリシリコン６を堆積し、それを熱酸化すればよい。一方で、実施形態１に係る半導体装置と比較し、熱酸化膜11を形成する分、ポリシリコン６を堆積する工程が追加される。
【００１６】
（実施形態２）
そこで、増えたポリシリコン６を堆積する工程を活かすため、終端領域１０１に第２フィールドプレート２２を形成し、第１フィールドプレート２１と第２フィールドプレート２２間の結合する容量が増え電位が安定する構造として、実施形態２に係る半導体装置について図７〜図１２を用いて説明する。最初に、図１と同様に、半導体基板１にベース層２、ソース層３を形成した後、トレンチ５を形成するためのハードマスク４を堆積し、トレンチエッチングを行うことで半導体基板１の表面から深さ方向にソース層３及びベース層２を貫く深さにトレンチ５を形成する。
【００１７】
次に表面酸化を行う部分のみハードマスク４をエッチングにより除去し、ポリシリコン１２を堆積する（図７）。このポリシリコン１２を第１フィールドプレート２１とするため、レジスト７を用いてポリシリコン１２を部分的に残るようにエッチングを行う（図８）。続いて、ハードマスク（絶縁層）１３を半導体基板１上に堆積し、再度トレンチ部のみ、ハードマスク１３をエッチングする（図９）。この時のハードマスク１３のパターニングは、トレンチ開孔で使用したマスクと同じものを使用できる。エッチング後は、トレンチ底部の厚底酸化膜および第２フィールドプレート２２となるポリシリコン６を半導体基板１上堆積し、レジスト７のパターニングとエッチバックを行う（図１０）。第２フィールドプレート２２は、終端領域１０１において、隣り合う第１フィールドプレート２１間の領域上を覆い、その一部が第１フィールドプレート２１の端部と重なるように、ハードマスク（絶縁層）１３を介して第１フィールドプレート２１上に配置される。
【００１８】
その後、図７で使用したハードマスク４のエッチングと同様のパターンでエッチバック用ハードマスク１３をエッチングし、ポリシリコン１２を表面に露出させる（図１１）。そしてトレンチ５底部のポリシリコン6、トレンチ５の側壁、半導体基板１表面のポリシリコン１２を同時に酸化させることによって均一な膜厚の酸化膜を得ることが可能となる。その後は、周知の方法でゲート用ポリシリコン９、層間絶縁膜１０の堆積を行う（図１２）。その後、実施形態１と同様に、ゲート、ソース及びドレイン電極を形成し、実施形態２に係る半導体装置が完成する。
【００１９】
（実施形態３）これまでトレンチ５底部の厚底酸化用ポリシリコン６と表面酸化用のポリシリコン１２を外周にも使用して、第１フィールドプレート２１と第２フィールドプレート２２を備えた縦方向に２層の終端構造としたが、ゲート電極用ポリシリコン９を終端構造の形成に使用する方法も考えられる。実施形態３として、図１３〜１５に縦方向に３層の終端構造例を示す。実施形態３に係る半導体装置は、実施形態２に係る半導体装置において図９まで説明したのと同様に作成し、図１０以降の工程が実施形態２とは異なるものである。そのため、図９までの説明は省略し、それ以降の工程について説明する。
【００２０】
図９の工程後、図１３のように、トレンチ５底部の厚底酸化および終端構造の２層目（第２フィールドプレート２２）となるポリシリコン６を半導体基板１上に堆積し、レジスト７のパターニングとエッチバックを行う。このとき、第２層目となる第２フィールドプレート２２は、図１０で形成した構造よりもさらに分断した構造とする。具体的には、図１０においては、第２層目となる第２フィールドプレート２２は、隣り合う第1層目の第１フィールドプレート２１間の領域を覆うように形成していたのに対し、図１３においては、隣り合う第１フィールドプレート２１間の領域を覆うようには形成されずに第１フィールドプレート２１の端部領域上に重ねるように形成する。そして、レジスト7を除去後、トレンチ５底部のポリシリコン6、トレンチ５の側壁、半導体基板１表面のポリシリコン１２を同時に酸化させる（図１４）。
【００２１】
続いて図15に示すように、トレンチ５内部にゲート電極用ポリシリコン9を埋め込むと同時に外周に第３フィールドプレート２３を形成する。これにより、図１５中の矢印の様に電位を伝達させることで、縦方向に2層の終端構造よりも1列ごとにかかる電界を増すことができるため、さらに外周寸法（終端領域幅）を削減することが可能となる。  
【００２２】
（実施形態３の変形例１）実施形態３の変形例１としてゲート電極９自体を2層とし、さらに終端領域にフィールドプレートを積層させる方法があげられる。図１６に縦方向に4層の終端構造を示す。実施形態３に係る半導体装置（図１５）と異なるのは、ゲート電極９を２層構造（９ａ、９ｂ）とした分、さらに終端領域１０１における縦方向に重なるフィールドプレートが追加した点である。図１４後にポリシリコンを堆積させ、このポリシリコンにより、ゲート電極９ａと、終端領域の第２フィールドプレート２２上に第３フィールドプレート２３を形成する。その後デュアルゲート2層目となるポリシリコンを堆積させ、このポリシリコンによりゲート電極９ｂを形成し、図１５で第３フィールドプレートを形成したのと同様にパターニングすることで、第３フィールドプレート２３上に第４フィールドプレート２４を形成する。この時、ゲート電極（９ａ、９ｂ）はそれぞれの厚さを調整しないとゲート容量が変化してしまうが、終端領域１０１のフィールドプレートは厚さによる影響を受けないため、トレンチ内部のポリシリコンを基準として膜厚を調整する。よって、デュアルチャネル化させてCgdを低減させると同時に外周幅（終端領域幅）をさらに削減することが可能となる。
【００２３】
（実施形態４）
ゲートトレンチ下の電界を緩和するためにコンタクト部にもトレンチを用いるダブルトレンチ構造があるが、その中にもポリシリコンを用いて容量改善を行う方法が紹介されている（例えば特開2008-227514）。その際のポリシリコンも終端構造のフィールドプレート形成に使用するため、実施形態４として図１７にダブルトレンチを用いた縦方向に6層の終端構造を示す。手順としては各トレンチ部を作製し、厚底酸化を施す。次にポリシリコン４１〜４４を埋め込みつつ外周部のフィールドプレートを形成していく。また、実施形態３の変形例１と同様にゲートトレンチ部にも同時にポリシリコン層（９ａ、９ｂ）を形成する。ポリシリコン４１と第３フィールドプレート２３、ポリシリコン４２と第４フィールドプレート２４、ポリシリコン４３とゲート電極９ａと第５フィールドプレート２５、ポリシリコン４４とゲート電極９ｂと第６フィールドプレート２６がそれぞれ同時に堆積されたポリシリコンにより形成される。
【００２４】
一例として、フィールドプレートの横方向ピッチは互いの分断を考慮すると5um前後は必要となる。また縦方向にフィールドプレートが6層ある場合は、それぞれのフィールドプレート間に計5層の酸化膜があり、各酸化膜に約80V印加させると考えると、１列ごとに基板には約400Vの電界がかかる。よってSiCなどを1200〜1500V程度で使用する場合、図１７の電界分布３１〜３４に示す様に400V×4列で1600Vの終端構造を作製する。このとき横方向は5um×4列で20um程度の終端構造となる。通常はイオン注入によるリサーフ構造など用いると100um程度の終端構造幅となるので低コスト化と同時に片側80umの削減ができ、4mm角のチップを考えても8%程度チップ面積を縮小できる。この余剰分でRon低減や、その代わりに容量調整用のゲートパッドなどを作製でき、特性改善を行える。
【００２５】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００２６】
１・・・半導体基板
２・・・ベース層
３・・・ソース層
４、１３・・・ハードマスク（絶縁層）
５・・・トレンチ
６、１２、４１，４２，４３，４４・・・ポリシリコン
７・・・レジスト
８、１１・・・酸化膜
９、９ａ、９ｂ・・・ゲート電極
１０・・・層間絶縁膜
２１・・・第１フィールドプレート
２２・・・第２フィールドプレート
２３・・・第３フィールドプレート
２４・・・第４フィールドプレート
２５・・・第５フィールドプレート
２６・・・第６フィールドプレート
３１、３２，３３，３４・・・電界分布
１００・・・活性領域
１０１・・・終端領域
【図１】
2016086002.tif 000003
【図２】
2016086002.tif 000004
【図３】
2016086002.tif 000005
【図４】
2016086002.tif 000006
【図５】
2016086002.tif 000007
【図６】
2016086002.tif 000008
【図７】
2016086002.tif 000009
【図８】
2016086002.tif 000010
【図９】
2016086002.tif 000011
【図１０】
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【図１１】
2016086002.tif 000013
【図１２】
2016086002.tif 000014
【図１３】
2016086002.tif 000015
【図１４】
2016086002.tif 000016
【図１５】
2016086002.tif 000017
【図１６】
2016086002.tif 000018
【図１７】
2016086002.tif 000019