(57)【要約】【課題】実施形態は、ゲート電極の寄生容量を低減できる半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの下部に第１絶縁膜を介して第１電極を形成する工程と、前記トレンチの上部の内面を覆う第２絶縁膜を形成する工程と、前記トレンチの上部を埋め込むレジスト膜を前記第２絶縁膜上に形成する工程と、前記レジスト膜と前記トレンチの側壁との間の第２絶縁膜を除去し、前記第１電極の上に前記第２絶縁膜の一部を残す工程と、前記トレンチの上部の側壁に第３絶縁膜を形成する工程と、前記トレンチの内部において、前記第２絶縁膜の一部を介して、前記第１電極の上に第２電極を形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層に形成されたトレンチの下部に第１絶縁膜を介して第１電極を形成する工程と、
前記トレンチの上部の内面を覆う第２絶縁膜を形成する工程と、
前記トレンチの上部を埋め込むレジスト膜を前記第２絶縁膜上に形成する工程と、
前記レジスト膜と、前記トレンチの側壁と、の間の第２絶縁膜を除去し、前記第１電極の上に前記第２絶縁膜の一部を残す工程と、
前記トレンチの上部の側壁に第３絶縁膜を形成する工程と、
前記トレンチの内部において、前記第２絶縁膜の一部を介して、前記第１電極の上に第２電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記第１電極の上端を熱酸化する工程をさらに備えた請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜の一部の上端が、前記トレンチの内部に埋め込まれた前記レジスト膜の下端よりも上方に位置するように前記第２絶縁膜を選択的に除去する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜は、前記第１電極の上方に凹部を有し、
前記第２電極は、その一部が前記凹部を埋め込むように形成される請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
半導体層に形成されたトレンチの下部に第１絶縁膜を介して第１電極を形成する工程と、
前記トレンチの上部の内面を覆う第２絶縁膜を形成する工程と、
前記第１電極の上に前記第２絶縁膜の一部を残すように、前記トレンチの上部の側壁の前記第２絶縁膜を除去する工程と、
前記トレンチの上部の側壁に第３絶縁膜を形成する工程と、
前記トレンチの内部において、前記第２絶縁膜の一部を介して、前記第１電極の上に第２電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
半導体層と、
前記半導体層中に設けられた第１電極と、
前記半導体層中において、前記第１電極の上に設けられ、前記第１電極に対面する凸部を有する第２電極と、
前記第１電極と、前記半導体層と、の間に設けられた第１絶縁膜と、
前記第１電極と、前記凸部と、の間に設けられた第２絶縁膜と、
前記第２電極と、前記半導体層と、の間に設けられた第３絶縁膜と、
を備え、
前記第２絶縁膜は、前記第３絶縁膜よりも高い密度の水素原子を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力制御などの用途に用いられる半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。電力制御用のＭＯＳＦＥＴには、ゲート電極と、フィールドプレート電極（ＦＰ電極）と、を含むトレンチゲート構造を有するものがある。トレンチゲート構造は、半導体層に設けられたトレンチの内部に絶縁膜を介してゲート電極とＦＰ電極とを配置する。ＦＰ電極は、例えば、ゲート電極の下、トレンチの下部に配置される。このような半導体装置では、ゲート電極と、ＦＰ電極と、の間の絶縁膜を厚くして寄生容量を小さくすることが望まれる。しかしながら、例えば、ゲート電極と、ＦＰ電極と、の間の絶縁膜を、ゲート酸化膜と同時に形成すれば、その厚さはゲート酸化膜の形成条件により制限される。また、ゲート酸化膜とは別に形成すると、工程が複雑化し製造コストが増える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−６５７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ゲート電極の寄生容量を低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体層に形成されたトレンチの下部に第１絶縁膜を介して第１電極を形成する工程と、前記トレンチの上部の内面を覆う第２絶縁膜を形成する工程と、前記トレンチの上部を埋め込むレジスト膜を前記第２絶縁膜上に形成する工程と、前記レジスト膜と前記トレンチの側壁との間の第２絶縁膜を除去し、前記第１電極の上に前記第２絶縁膜の一部を残す工程と、前記トレンチの上部の側壁に第３絶縁膜を形成する工程と、前記トレンチの内部において、前記第２絶縁膜の一部を介して、前記第１電極の上に第２電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を例示する模式断面図である。
【図２】実施形態に係る半導体装置の製造過程を例示する模式断面図である。
【図３】図２に続く製造過程を例示する模式断面図である。
【図４】図３に続く製造過程を例示する模式断面図である。
【図５】図４に続く製造過程を例示する模式断面図である。
【図６】実施形態の変形例に係る半導体装置の製造過程を例示する模式断面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
図１は、実施形態に係る半導体装置１を例示する模式断面図である。半導体装置１は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴである。
【００１０】
図１に示すように、半導体装置１は、半導体層１０と、第１電極（以下、ＦＰ電極２０）と、第２電極（以下、ゲート電極３０）と、を備える。半導体層１０は、例えば、シリコン基板上に設けられたシリコン層である。また、半導体層１０は、シリコン基板であっても良い。
【００１１】
半導体層１０は、例えば、ｎ形ドレイン層１２と、ｎ形ドリフト層１４、ｐ形ベース層１６と、ｎ形ソース層１８と、を含む。ｎ形ドリフト層１４は、ｎ形ドレイン層１２の上に設けられる。ｐ形ベース層１６は、ｎ形ドリフト層１４の上に設けられる。ｎ形ソース層１８は、ｐ形ベース層１６の上に選択的に設けられる。
【００１２】
ＦＰ電極２０およびゲート電極３０は、半導体層１０内に設けられたトレンチ２１の内部に配置される。トレンチ２１は、ｎ形ソース層１８の上面からｎ形ドリフト層１４に達する深さに設けられる。トレンチ２１は、例えば、Ｙ方向に延在する。
【００１３】
ＦＰ電極２０は、トレンチ２１の下部に配置され、ゲート電極３０は、ＦＰ電極２０の上に設けられる。ＦＰ電極２０およびゲート電極３０は、トレンチ２１の内部においてそれぞれＹ方向に延在する。ゲート電極３０の下面には、ＦＰ電極２０に対面する凸部３０ａを有する。
【００１４】
半導体装置１は、第１絶縁膜４０と、第２絶縁膜５０と、第３絶縁膜６０と、をさらに備える。
【００１５】
第１絶縁膜４０は、半導体層１０と、ＦＰ電極２０と、の間に設けられる。すなわち、第１絶縁膜４０は、ＦＰ電極２０の下面、および、その側面を覆う。ＦＰ電極２０は、第１絶縁膜４０を介してｎ形ドリフト層１４に対面する。
【００１６】
第２絶縁膜５０は、ＦＰ電極２０と、ゲート電極３０と、の間に設けられる。第２絶縁膜５０は、ＦＰ電極２０の上面を覆っており、ＦＰ電極２０とゲート電極３０を電気的に絶縁する。
【００１７】
第３絶縁膜６０は、ゲート電極３０と、半導体層１０と、の間に設けられる。ゲート電極３０は、第３絶縁膜６０を介して、ｎ形ドリフト層１４の一部、ｐ形ベース層１６およびｎ形ソース層１８に対面する。すなわち、第３絶縁膜６０は、ゲート絶縁膜として機能する。
【００１８】
例えば、第１絶縁膜４０は、第３絶縁膜６０よりも厚い。第２絶縁膜５０は、Ｚ方向において、第３絶縁膜６０のＸ方向の厚さよりも厚く設けられる。また、第２絶縁膜５０は、Ｚ方向において、第１絶縁膜４０のＸ方向の厚さよりも厚く設けても良い。
【００１９】
半導体装置１は、ｐ形コンタクト層２５と、層間絶縁膜７０と、ソース電極８０と、ドレイン電極９０と、をさらに備える。
【００２０】
ｐ形コンタクト層２５は、ｐ形ベース層１６上に選択的に設けられる。ｐ形コンタクト層２５は、例えば、Ｘ方向において隣り合うｎ形ソース層１８の間に設けられたトレンチ２７の底部に設けられる。層間絶縁膜７０は、ゲート電極３０の上に設けられる。ｐ形コンタクト層２５は、ｐ形ベース層１６よりも高濃度のｐ形不純物を含み、ソース電極８０とのコンタクト抵抗を低減する。層間絶縁膜７０は、ゲート電極３０と、ソース電極８０と、を電気的に絶縁する。ソース電極８０は、層間絶縁膜７０を覆い、ｎ形ソース層１８と、ｐ形コンタクト層２５に接する。ソース電極８０は、例えば、図示しない部分においてＦＰ電極２０に電気的に接続される。ソース電極８０は、例えば、バリアメタル８１と、金属膜８３と、を含む２層構造を有する。バリアメタル８１は、層間絶縁膜７０、ｎ形ソース層１８およびｐ形コンタクト層２５の上に設けられる。金属膜８３は、バリアメタル８１の上に設けられる。ソース電極８０の上には、保護膜８５が設けられる。
【００２１】
ドレイン電極９０は、ｎ形ドレイン層１２に電気的に接続される。ドレイン電極９０は、例えば、ｎ形ドレイン層１２の下面側に接する。すなわち、ｎ形ドレイン層１２は、ドレイン電極９０と、ｎ形ドリフト層１４と、の間に位置する。
【００２２】
次に、図２〜図５を参照して、半導体装置１の製造方法を説明する。図２〜図５は、半導体装置１の製造過程を説明する模式断面図である。
【００２３】
図２（ａ）に示すように、半導体層１０の上面１０ａから下面１０ｂの方向にトレンチ２１を形成する。半導体層１０は、例えば、ｎ形ドレイン層１２およびｎ形ドリフト層１４を含む。トレンチ２１は、例えば、Ｙ方向に延在する。続いて、トレンチ２１の内面、および、半導体層１０の上面を覆う第１絶縁膜４０を形成する。第１絶縁膜４０は、例えば、ＣＶＤ（Chemical Vapor Depositon）を用いて形成されるシリコン酸化膜である。
【００２４】
図２（ｂ）に示すように、トレンチ２１の下部にＦＰ電極２０を形成する。例えば、第１絶縁膜４０の上に導電性のポリシリコン膜（図示せず）を形成し、トレンチ２１の内部を埋め込む。続いて、ポリシリコン膜をエッチバックし、トレンチ２１の下部にＦＰ電極２０となる部分を残す。
【００２５】
図２（ｃ）示すように、第１絶縁膜４０をエッチングし、トレンチ２１の上部の側壁２１ａ、および、半導体層１０の上面１０ａを露出させる。第１絶縁膜４０は、ＦＰ電極２０と、半導体層１０と、の間の部分を残してエッチングされる。第１絶縁膜４０は、例えば、等方性のドライエッチングを用いて除去することができる。
【００２６】
図３（ａ）に示すように、トレンチ２１の上部の内面を覆う第２絶縁膜５０を形成する。第２絶縁膜５０は、ＦＰ電極２０の上面２０ａ、トレンチ２１の側壁２１ａおよび半導体層１０の上面１０ａを覆う。第２絶縁膜５０は、例えば、ＣＶＤを用いて形成されるシリコン酸化膜である。
【００２７】
図３（ｂ）に示すように、第２絶縁膜５０の上にレジスト膜５３を形成する。レジスト膜５３は、トレンチ２１の内部を埋め込み、且つトレンチ２１の上部を覆うように形成される。
【００２８】
図３（ｃ）に示すように、レジスト膜５３をマスクとして、第２絶縁膜５０をエッチバックする。すなわち、第２絶縁膜５０の半導体層１０の上面に形成された部分を除去し、さらに、トレンチ２１の側壁２１ａと、レジスト膜５３と、の間に形成された部分をエッチングする。これにより、第２絶縁膜５０のＦＰ電極２０の上に形成された部分を残し、トレンチの側壁２１ａ、および、半導体層１０の上面１０ａを露出させる。例えば、ＦＰ電極２０の上に残された第２絶縁膜５０の上端５０ａは、Ｚ方向において、レジスト膜５３の下端５３ａよりも上方に位置する。
【００２９】
図４（ａ）に示すように、レジスト膜５３を除去した後、第２絶縁膜５０は、ＦＰ電極２０の上に凹部５０ｂを有する。続いて、トレンチ２１の側壁２１ａおよび半導体層１０の上面１０ａに第３絶縁膜６０を形成する。第３絶縁膜６０は、例えば、シリコン酸化膜である。第３絶縁膜６０は、例えば、半導体層１０ａを熱酸化することにより、選択的に形成することができる。
【００３０】
図４（ｂ）に示すように、トレンチ２１の上部にゲート電極３０を形成する。ゲート電極３０は、例えば、第２絶縁膜５０および第３絶縁膜６０の上に導電性のポリシリコン膜（図示せず）を形成し、トレンチ２１の上部を埋め込む。続いて、ポリシリコン膜をエッチバックし、トレンチ２１の上部にゲート電極３０となる部分を残す。ゲート電極３０は、第２絶縁膜５０の凹部を埋め込むように形成される。その結果、ゲート電極３０は、ＦＰ電極２０に対向する凸部３０ａをその下面３０ｂに有する。
【００３１】
図４（ｃ）に示すように、ゲート電極３０の上に層間絶縁膜７０を形成する。層間絶縁膜７０は、例えば、シリコン酸化膜である。続いて、ｎ形ドリフト層１４の上にｐ形ベース層１６を形成する。ｐ形ベース層１６は、例えば、ｐ形不純物であるボロン（Ｂ）を半導体層１０の上面１０ａにイオン注入し、熱処理を施すことにより形成する。ｐ形ベース層１６の下面１６ａは、ゲート電極３０の下面３０ｂよりも上方に位置するように形成される。
【００３２】
図５（ａ）に示すように、ｐ形ベース層１６の上面にリセス部２３を形成し、その後、ｐ形ベース層１６の上にｎ形ソース層１８を形成する。ｎ形ソース層１８は、例えば、リセス部２３の表面にｎ形不純物である砒素（Ａｓ）をイオン注入し、熱処理を施すことにより形成する。
【００３３】
図５（ｂ）に示すように、ｐ形ベース層１６の上に選択的にｐ形コンタクト層２５を形成する。例えば、ｎ形ソース層１８にトレンチ２７を形成し、その底部にｐ形不純物であるボロンをイオン注入する。その後、熱処理を施すことにより、ｐ形コンタクト層２５を形成する。トレンチ２７は、例えば、隣り合うゲート電極３０の中央において、ｎ形ソース層１８の上面からｐ形ベース層１６に達する深さに設けられる。
【００３４】
図５（ｃ）に表したように、ソース電極８０を形成する。ソース電極８０は、例えば、バリアメタル８１と、金属膜８３と、を含む。バリアメタル８１は、層間絶縁膜７０を覆い、ｎ形ソース層１８およびｐ形コンタクト層２５に接する。金属膜８３は、バリアメタル８１を覆う。バリアメタル８１は、例えば、窒化チタニウム（ＴｉＮ）である。金属膜８３は、例えば、アルミニウム膜である。
【００３５】
さらに、ソース電極８０を覆う保護膜８５と、ドレイン電極９０と、を形成し、半導体装置１を完成させる。保護膜８５は、例えば、シリコン酸化膜である。ドレイン電極９０は、例えば、ｎ形ドレイン層１２の下面に接するように形成される。ドレイン電極９０は、例えば、金属シリサイドであっても良い。
【００３６】
上記のように、半導体装置１は、ＦＰ電極２０と、ゲート電極３０と、の間に第２絶縁膜５０を備える。第２絶縁膜５０は、ＦＰ電極２０の上方に凹部を有し、ゲート電極３０の下面には、ＦＰ電極２０に対面する凸部が形成される。
【００３７】
第２絶縁膜５０は、ＦＰ電極２０と、ゲート電極３０と、の間を電気的に絶縁するために形成され、他の機能を有しない。したがって、第２絶縁膜５０のＺ方向の厚さは、独立に最適化することができる。例えば、ＦＰ電極２０と、ゲート電極３０と、の間の寄生容量を小さくするために、第２絶縁膜のＺ方向の厚さを、ゲート絶縁膜（第３絶縁膜６０）のＸ方向の厚さよりも厚く形成することができる。また、第２絶縁膜のＺ方向の厚さを、第１絶縁膜４０のＸ方向の厚さよりも厚く形成しても良い。
【００３８】
第２絶縁膜５０は、例えば、第１絶縁膜４０もしくは第３絶縁膜６０とは異なる膜質を有する。例えば、ＣＶＤを用いて形成された第２絶縁膜５０は、熱酸化を用いて形成された第３絶縁膜６０よりも高い密度の水素原子を含む。例えば、ＣＶＤ法を用いて成膜された絶縁膜には、原料ガスの水素原子が取り込まれる。そのため、膜中の水素原子の密度が、熱酸化により成膜された絶縁膜よりも高くなる。ＣＶＤ法では、熱酸化法よりも低温で成膜できるため膜中の応力を低減できる。これにより、例えば、ウエハの反り抑え、製造歩留りを向上させることができる。また、ＣＶＤ法を用いた場合、熱酸化法に比べて厚膜を容易に形成できる。  
第２絶縁膜５０には、第１絶縁膜４０もしくは第３絶縁膜６０とは異なる材料を用いることも可能である。
【００３９】
実施形態に係る半導体装置１では、例えば、ＦＰ電極２０が熱酸化されない。このため、ＦＰ電極２０の上端の位置の制御性が向上する。また、ＦＰ電極２０と、ゲート電極３０と、の間の第２絶縁膜５０を厚膜化することが可能であり、その絶縁耐圧を高くすることができる。これにより、半導体装置１の信頼性向上させることができる。また、ＦＰ電極２０と、ゲート電極３０と、の間の絶縁膜の形成プロセスが簡略化され、大幅な工程短縮を達成することができる。
【００４０】
次に、図６を参照して、実施形態に変形例に係る半導体装置１の製造方法を説明する。図６（ａ）〜（ｃ）は、変形例に係る製造過程を表す模式断面図である。
【００４１】
図６（ａ）に示すように、トレンチ２１の下部にＦＰ電極２０を形成する。ＦＰ電極２０は、第１絶縁膜４０を介して半導体層１０に対向する。第１絶縁膜４０は、ＦＰ電極２０の側面および下面を覆う。ＦＰ電極２０の上面２０ａは、トレンチ２１の上部の内面に露出する。
【００４２】
図６（ｂ）に示すように、ＦＰ電極２０の上面、および、半導体層１０の表面を熱酸化する。これにより、ＦＰ電極２０の上に、絶縁膜３１が形成される。絶縁膜３１は、例えば、ＦＰ電極２０の上端が熱酸化されたシリコン酸化膜である。また、トレンチ２１の側壁２１ａ、および、半導体層１０の上面１０ａには、絶縁膜３３が形成される。絶縁膜３３は、例えば、シリコン層が熱酸化されたシリコン酸化膜である。
【００４３】
図６（ｃ）に示すように、絶縁膜３１および３３の上に第２絶縁膜５０を形成する。第２絶縁膜５０は、例えば、ＣＶＤ法を用いて形成される。第２絶縁膜５０は、トレンチ２１の上部の内面、および、半導体層１０の上面を覆う。
【００４４】
さらに、図３（ｂ）以降の工程を実施して、半導体装置１を完成させる。この例では、第２絶縁膜５０と、ＦＰ電極２０と、の間に絶縁膜３１（熱酸化膜）を介在させることができる。これにより、ＦＰ電極２０と、ゲート電極３０と、の間の絶縁膜をさらに厚くすることが可能となり、その間の寄生容量をさらに小さくすることができる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１・・・半導体装置、  １０・・・半導体層、  １０ａ、２０ａ・・・上面、  １０ｂ、１６ａ、３０ｂ・・・下面、  １２・・・ｎ形ドレイン層、  １４・・・ｎ形ドリフト層、  １６・・・ｐ形ベース層、  １８・・・ｎ形ソース層、  ２０・・・ＦＰ電極、  ２１、２７・・・トレンチ、  ２１ａ・・・側壁、  ２１ｂ・・・開口、  ２３・・・リセス部、  ２５・・・ｐ形コンタクト層、  ３０・・・ゲート電極、  ３０ａ・・・凸部、  ３１、３３・・・絶縁膜、  ４０・・・第１絶縁膜、  ５０・・・第２絶縁膜、  ５０ａ・・・上端、  ５０ｂ・・・凹部、  ５３・・・レジスト膜、  ５３ａ・・・下端、  ６０・・・第３絶縁膜、  ７０・・・層間絶縁膜、  ８０・・・ソース電極、  ８１・・・バリアメタル、  ８３・・・金属膜、  ８５・・・保護膜、  ９０・・・ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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