(57)【要約】【課題】消費電流及びノイズを低減する。【解決手段】実施形態によれば、マスタ装置から共通のデータ列とクロックとが供給される複数のスレーブ装置のそれぞれに設けられるバスインタフェース回路は、先頭情報検出回路と、内部クロック制御回路と、データ解析回路と、を備える。前記先頭情報検出回路は、前記データ列の先頭を示す先頭情報と、前記データ列の宛先を示す宛先情報と、データ本体と、をこの順に含む前記データ列から、前記先頭情報を検出する。前記内部クロック制御回路は、前記先頭情報が検出された後、前記クロックに同期した内部クロックを出力する。前記データ解析回路は、前記先頭情報が検出された後、前記内部クロックに同期して、前記データ列から前記宛先情報を検出し、その後、前記データ列の前記データ本体を解析する。前記内部クロック制御回路は、前記宛先情報の前記宛先が自バスインタフェース回路ではない場合に、前記内部クロックの出力を停止する。【選択図】図２
2016063359.tif 000002
【特許請求の範囲】
【請求項１】
マスタ装置から共通のデータ列とクロックとが供給される複数のスレーブ装置のそれぞれに設けられるバスインタフェース回路であって、
前記データ列の先頭を示す先頭情報と、前記データ列の宛先を示す宛先情報と、データ本体と、をこの順に含む前記データ列から、前記先頭情報を検出する先頭情報検出回路と、
前記先頭情報が検出された後、前記クロックに同期した内部クロックを出力する内部クロック制御回路と、
前記先頭情報が検出された後、前記内部クロックに同期して、前記データ列から前記宛先情報を検出し、その後、前記データ列の前記データ本体を解析するデータ解析回路と、を備え、
前記内部クロック制御回路は、前記宛先情報の前記宛先が自バスインタフェース回路ではない場合に、前記内部クロックの出力を停止することを特徴とするバスインタフェース回路。
【請求項２】
前記内部クロック制御回路は、前記宛先情報の前記宛先が前記自バスインタフェース回路である場合に前記内部クロックの出力を続けることを特徴とする請求項１に記載のバスインタフェース回路。
【請求項３】
前記先頭情報が検出された後、前記データ列を前記データ解析回路に出力し、前記宛先情報の前記宛先が前記自バスインタフェース回路ではない場合に前記データ列の前記データ解析回路への出力を停止するデータ制御回路を備えることを特徴とする請求項１又は請求項２に記載のバスインタフェース回路。
【請求項４】
前記データ制御回路は、前記宛先情報の前記宛先が前記自バスインタフェース回路である場合に前記データ列の出力を続けることを特徴とする請求項３に記載のバスインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、バスインタフェース回路に関する。
【背景技術】
【０００２】
バスで互いに接続された１つのマスタ装置と複数のスレーブ装置とを備える制御回路が知られている。マスタ装置とスレーブ装置は、それぞれ、バスインタフェース回路を備えている。マスタ装置は、バスインタフェース回路を介して、任意のスレーブ装置内のレジスタへデータを書き込む。制御回路は、レジスタに書き込まれたデータにより被制御装置を制御する。バスインタフェース回路の消費電流及びノイズは、小さいことが好ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４９１８８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、消費電流及びノイズを低減できるバスインタフェース回路を提供することである。
【課題を解決するための手段】
【０００５】
実施形態によれば、マスタ装置から共通のデータ列とクロックとが供給される複数のスレーブ装置のそれぞれに設けられるバスインタフェース回路は、先頭情報検出回路と、内部クロック制御回路と、データ解析回路と、を備える。前記先頭情報検出回路は、前記データ列の先頭を示す先頭情報と、前記データ列の宛先を示す宛先情報と、データ本体と、をこの順に含む前記データ列から、前記先頭情報を検出する。前記内部クロック制御回路は、前記先頭情報が検出された後、前記クロックに同期した内部クロックを出力する。前記データ解析回路は、前記先頭情報が検出された後、前記内部クロックに同期して、前記データ列から前記宛先情報を検出し、その後、前記データ列の前記データ本体を解析する。前記内部クロック制御回路は、前記宛先情報の前記宛先が自バスインタフェース回路ではない場合に、前記内部クロックの出力を停止する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る制御回路の概略構成を示すブロック図である。
【図２】図１のスレーブ装置のバスインタフェース回路の概略構成を示すブロック図である。
【図３】図２の内部クロック制御回路の構成の一例を示すブロック図である。
【図４】（ａ）は、図３のクロック制御信号生成回路の構成の一例を示すブロック図であり、（ｂ）は、図４（ａ）のフリップフロップ回路の真理値表である。
【図５】図２のスレーブ装置のバスインタフェース回路のタイミング図である。
【図６】第２の実施形態に係るスレーブ装置のバスインタフェース回路のブロック図である。
【図７】比較例のスレーブ装置のバスインタフェース回路の概略的な構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る制御回路１０００の概略構成を示すブロック図である。図１に示すように、制御回路１０００は、マスタ装置１００と、マスタ装置１００にバス３００で共通に接続された複数のスレーブ装置２００−１〜２００−Ｎ（Ｎは２以上の整数）と、を備える。複数のスレーブ装置２００−１〜２００−Ｎには、バス３００を介して、マスタ装置１００から共通のデータ列ＤＡとクロックＣＬＫとが供給される。
【０００９】
マスタ装置１００は、バス３００に接続されたバスインタフェース回路５を備える。複数のスレーブ装置２００−１〜２００−Ｎのそれぞれは、バス３００に接続されたバスインタフェース回路１０と、このバスインタフェース回路１０に接続された複数のレジスタ３０と、を備える。本実施形態では、バスインタフェース回路５，１０は、MIPI (Mobile Industry Processor Interface)アライアンスで制定されたインタフェース規格(RFFE: RF Front-End)に準拠している。
【００１０】
複数のレジスタ３０は、図示しない被制御装置に接続される。被制御装置は、複数のレジスタ３０に保持されたデータに応じて制御される。
【００１１】
制御回路１０００は、例えば、スマートフォン等のモバイル機器の高周波送受信回路内に設けられ、高周波送受信回路内の各回路の動作を制御してもよい。この場合、被制御装置は、高周波送受信回路内の各回路である。
【００１２】
複数のスレーブ装置２００−１〜２００−Ｎは互いに同じ構成を有しているため、以下、１つのスレーブ装置２００−１の構成について説明する。
【００１３】
図２は、図１のスレーブ装置２００−１のバスインタフェース回路１０の概略構成を示すブロック図である。図２に示すように、バスインタフェース回路１０は、先頭情報検出回路１１と、内部クロック制御回路１２と、バッファ回路１３と、データ解析回路１４と、レジスタ制御回路１５と、を備える。
【００１４】
データ列ＤＡは、データ列ＤＡの先頭を示す先頭情報と、データ列ＤＡの宛先を示す宛先情報と、データ本体と、をこの順に含む。データ列ＤＡの宛先は、スレーブ装置２００−１〜２００−Ｎのうちの少なくとも何れか、即ちスレーブ装置２００−１〜２００−ＮのＮ個のバスインタフェース回路１０のうちの少なくとも何れかである。以下、宛先がスレーブ装置２００−１であると記載した場合、宛先がスレーブ装置２００−１のバスインタフェース回路１０であることと同じ意味である。このように、宛先は、自スレーブ装置２００−１を含んでいない場合がある。
【００１５】
宛先は、スレーブ装置２００−１〜２００−Ｎのうちの複数のスレーブ装置を含んでもよい。宛先は、スレーブ装置２００−１〜２００−Ｎの全てを含んでもよい。
【００１６】
データ本体は、書き込み又は読み出し等を指示するコマンドと、レジスタ３０を指定するレジスタアドレスと、レジスタ３０に書き込むためのデータと、をこの順に含む。なお、読み出しの場合には、データ本体に含まれるデータは、レジスタ３０から読み出されたデータとなり、マスタ装置１００で用いられる。つまり、データ列ＤＡのうち、データ本体に含まれるデータ以外は、マスタ装置１００からスレーブ装置２００−１〜２００−Ｎに供給されるが、データ本体に含まれるデータは、マスタ装置１００からスレーブ装置２００−１〜２００−Ｎに供給される場合もあり、スレーブ装置２００−１〜２００−Ｎの何れかからマスタ装置１００に供給される場合もある。
【００１７】
先頭情報検出回路１１は、データ列ＤＡから先頭情報を検出し、先頭情報を検出したか否かを示す先頭識別信号Ｓ１を出力する。
【００１８】
内部クロック制御回路１２は、先頭識別信号Ｓ１に基づいて、先頭情報が検出された後、クロックＣＬＫに同期した内部クロックＣＬＫｉを出力する。
【００１９】
バッファ回路１３は、データ列ＤＡをバッファしてデータ解析回路１４に供給する。
【００２０】
データ解析回路１４は、先頭識別信号Ｓ１に基づいて、先頭情報が検出された後、内部クロックＣＬＫｉに同期して、データ列ＤＡから宛先情報を検出し、その後、データ列ＤＡのデータ本体を解析する。データ解析回路１４は、内部クロックＣＬＫｉが供給されていない場合には動作しない。
【００２１】
具体的には、データ解析回路１４は、宛先検出回路１６と、コマンド検出回路１７と、レジスタアドレス検出回路１８と、データ検出回路１９と、を有する。
【００２２】
宛先検出回路１６は、データ列ＤＡから宛先情報を検出し、宛先情報の宛先が自スレーブ装置２００−１であるか否かを示す宛先識別信号Ｓ２を出力する。
【００２３】
コマンド検出回路１７は、データ列ＤＡからコマンドを検出する。
【００２４】
レジスタアドレス検出回路１８は、データ列ＤＡからレジスタアドレスを検出し、検出結果に応じた制御信号Ａ１を出力する。
【００２５】
データ検出回路１９は、コマンドが書き込みを指示している場合、データ列ＤＡからデータを検出し、検出したデータをレジスタ３０に出力する。
【００２６】
また、データ検出回路１９は、コマンドが読み出しを指示している場合、レジスタアドレスに対応したレジスタ３０からデータを読み出し、読み出したデータをバッファ回路１３に出力する。この場合、バッファ回路１３は、データをバッファしてバス３００を介してマスタ装置１００に供給する。
【００２７】
レジスタ制御回路１５は、制御信号Ａ１に基づいて、内部クロックＣＬＫｉに同期して、レジスタアドレスに応じた何れかのレジスタ３０に、書き込み又は読み出しを行わせる。
【００２８】
レジスタ制御回路１５により指定されたレジスタ３０は、内部クロックＣＬＫｉに同期して書き込み又は読み出しを行う。
【００２９】
ここで、内部クロック制御回路１２は、宛先識別信号Ｓ２に基づいて、宛先情報の宛先が自スレーブ装置２００−１（自バスインタフェース回路１０）ではない場合に、内部クロックＣＬＫｉの出力を停止する。また、内部クロック制御回路１２は、宛先情報の宛先が自スレーブ装置２００−１である場合に、内部クロックＣＬＫｉの出力を続ける。内部クロック制御回路１２は、内部クロックＣＬＫｉの出力を停止した後、先頭識別信号Ｓ１に基づいて、データの先頭であると判断すると内部クロックＣＬＫｉの出力を再開する。
【００３０】
図３は、図２の内部クロック制御回路１２の構成の一例を示すブロック図である。図３に示すように、内部クロック制御回路１２は、クロック制御信号生成回路２０と、ＡＮＤ回路２１と、を有する。クロック制御信号生成回路２０は、先頭識別信号Ｓ１と宛先識別信号Ｓ２とに応じてクロック制御信号Ｓ３を出力する。ＡＮＤ回路２１は、クロックＣＬＫとクロック制御信号Ｓ３との論理積を内部クロックＣＬＫｉとして出力する。
【００３１】
図４（ａ）は、図３のクロック制御信号生成回路２０の構成の一例を示すブロック図である。図４（ａ）に示すように、クロック制御信号生成回路２０は、フリップフロップ回路２１と、インバータ２２と、を有する。
【００３２】
フリップフロップ回路２１は、プリセット機能及びクリア機能付きのＤタイプフリップフロップ回路である。フリップフロップ回路２１において、反転クリア端子ＣＬＲＮには電源電圧が供給され、反転プリセット端子ＰＲＮにはインバータ２２で反転された先頭識別信号Ｓ１が供給されている。また、クロック端子ＣＫには宛先識別信号Ｓ２が供給され、入力端子Ｄには反転出力端子ＱＮからの信号が供給され、出力端子Ｑからはクロック制御信号Ｓ３が出力される。
【００３３】
図４（ｂ）は、図４（ａ）のフリップフロップ回路２１の真理値表である。図４（ｂ）に示すように、例えば、先頭識別信号Ｓ１がハイ（論理“１”）になると、反転プリセット端子ＰＲＮはロー（論理“０”）になるため、出力端子Ｑのクロック制御信号Ｓ３はハイになる。また、先頭識別信号Ｓ１がローでありクロック制御信号Ｓ３がハイの時に宛先識別信号Ｓ２がローからハイになると、反転プリセット端子ＰＲＮはハイであり、入力端子Ｄはローであり、クロック端子ＣＫがローからハイになるため、出力端子Ｑのクロック制御信号Ｓ３はローになる。クロック端子ＣＫがハイからローになる時には、出力端子Ｑのクロック制御信号Ｓ３は、直前の状態を維持する。
【００３４】
次に、図５のタイミング図を参照して、バスインタフェース回路１０の動作を説明する。
【００３５】
図５は、図２のスレーブ装置２００−１のバスインタフェース回路１０のタイミング図である。図５に示すように、スレーブ装置２００−１〜２００−Ｎのそれぞれのバスインタフェース回路１０には、時刻ｔ１から時刻ｔ６までの間に最初のデータ列ＤＡが供給された後、時刻ｔ６から時刻ｔ１１までの間に次のデータ列ＤＡが供給される。図示しないが、時刻ｔ１１の後も更に次のデータ列ＤＡが供給される。このように、スレーブ装置２００−１〜２００−Ｎのそれぞれのバスインタフェース回路１０には、複数のデータ列ＤＡが順次供給される。図示した例では、最初のデータ列ＤＡの宛先はスレーブ装置２００−１であり、次のデータ列ＤＡの宛先は、スレーブ装置２００−１以外のスレーブ装置であるとする。
【００３６】
図示した例では、時刻ｔ１において、先頭識別信号Ｓ１、宛先識別信号Ｓ２及びクロック制御信号Ｓ３はローであるとする。従って、内部クロックＣＬＫｉもローである。
【００３７】
時刻ｔ１からｔ２の期間、データ列ＤＡの先頭情報が供給される。図示した例では、先頭情報は、ローからハイに変化した後でローに戻るパルスを含んでいる。また、この期間、クロックＣＬＫはローになっている。
【００３８】
先頭情報検出回路１１は、クロックＣＬＫがローであり、且つ、データ列ＤＡが上記パルスを含んでいるため、先頭情報を検出したと判定し、先頭識別信号Ｓ１をローからハイにして、所定期間後にローに戻す。
【００３９】
時刻ｔ２以降、時刻ｔ６まで、クロックＣＬＫは、所定の周波数でハイとローを交互に繰り返す。
【００４０】
先頭識別信号Ｓ１がハイになると、クロック制御信号生成回路２０は、反転プリセット端子ＰＲＮにローを入力し、出力端子Ｑからハイのクロック制御信号Ｓ３を出力する。これにより、内部クロック制御回路１２は、時刻ｔ２以降においてクロックＣＬＫに同期した内部クロックＣＬＫｉを出力する。
【００４１】
宛先検出回路１６は、内部クロックＣＬＫｉに同期してデータ列ＤＡから宛先情報を検出し、宛先情報の宛先が自スレーブ装置２００−１であるため、宛先識別信号Ｓ２をローに保つ。これにより、クロック制御信号生成回路２０は、クロック制御信号Ｓ３をハイに保つ。よって、内部クロック制御回路１２は、内部クロックＣＬＫｉの出力を続ける。時刻ｔ４からｔ５の期間、コマンド検出回路１７は、内部クロックＣＬＫｉに同期して、データ列ＤＡからコマンドを検出する。その後、時刻ｔ５からｔ６の期間、レジスタアドレス検出回路１８は、内部クロックＣＬＫｉに同期して、データ列ＤＡからレジスタアドレスを検出し、データ検出回路１９は、内部クロックＣＬＫｉに同期して、前述のようにコマンドに応じた処理を行う。
【００４２】
時刻ｔ６からｔ７の期間、次のデータ列ＤＡの先頭情報が供給される。先頭情報検出回路１１は、時刻ｔ１からｔ２の期間と同様に、先頭情報を検出したと判定し、先頭識別信号Ｓ１をローからハイにして、所定期間後にローに戻す。
【００４３】
時刻ｔ７以降、宛先検出回路１６は、内部クロックＣＬＫｉに同期してデータ列ＤＡから宛先情報を検出する。宛先情報の宛先がスレーブ装置２００−１ではないため、宛先識別信号Ｓ２をローからハイにして、所定期間後にローに戻す。これにより、クロック制御信号生成回路２０は、反転プリセット端子ＰＲＮに入力される信号がハイであり、クロック端子ＣＫに入力される宛先識別信号Ｓ２がローからハイに変化するため、クロック制御信号Ｓ３をハイからローにする。よって、内部クロック制御回路１２は、内部クロックＣＬＫｉの出力を停止する。時刻ｔ８からｔ１１の期間、データ解析回路１４は、内部クロックＣＬＫｉが供給されないために動作を停止する。
【００４４】
以上で説明したように、本実施形態によれば、データ列ＤＡの宛先が自スレーブ装置ではない場合に内部クロックＣＬＫｉの出力を停止するようにしている。これにより、宛先が自スレーブ装置ではない場合、内部クロックＣＬＫｉはデータ解析回路１４及びレジスタ制御回路１５に供給されないので、内部クロックＣＬＫｉに同期して動作するデータ解析回路１４及びレジスタ制御回路１５は動作しない。従って、データ解析回路１４及びレジスタ制御回路１５の消費電流及びノイズを低減できる。即ち、バスインタフェース回路１０の消費電流及びノイズを低減できる。
【００４５】
これにより、例えば、制御回路１０００がモバイル機器の高周波送受信回路内に設けられる場合、モバイル機器の消費電流を低減できると共に、バスインタフェース回路１０から発生するノイズによるモバイル機器の高周波特性の劣化を抑制できる。
【００４６】
（比較例）
ここで、比較例のバスインタフェース回路１０Ｘについて説明する。
【００４７】
図７は、比較例のスレーブ装置２００Ｘ−１のバスインタフェース回路１０Ｘの概略的な構成を示すブロック図である。図７に示すように、バスインタフェース回路１０Ｘは、第１の実施形態の内部クロック制御回路１２を備えていない。よって、データ列ＤＡの宛先が他のスレーブ装置宛である場合にも、スレーブ装置２００Ｘ−１のインタフェース回路１０Ｘのデータ解析回路１４とレジスタ制御回路１５にはクロックＣＬＫが入力され続ける。そのため、デジタル回路で構成されたデータ解析回路１４とレジスタ制御回路１５とに、クロックＣＬＫに応じて間欠的に電流が流れ続ける。したがって電力損失が増大する。また、間欠的に電流が流れ続けるデータ解析回路１４とレジスタ制御回路１５は、ノイズ発生源にもなる。
【００４８】
前述のように、第１の実施形態では、このような問題を解決できる。
【００４９】
（第２の実施形態）
第２の実施形態は、バッファ回路１３に替えてデータ制御回路１３ａを備える点において、第１の実施形態と異なる。
【００５０】
図６は、第２の実施形態に係るスレーブ装置２００ａ−１のバスインタフェース回路１０ａのブロック図である。図６では、図２と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００５１】
データ制御回路１３ａは、先頭情報が検出された後、データ列ＤＡをバッファしてデータ解析回路１４に出力し、クロック制御信号Ｓ３に基づいて、宛先情報の宛先が自スレーブ装置２００ａ−１ではない場合にデータ列ＤＡのデータ解析回路１４への出力を停止する。データ制御回路１３ａは、クロック制御信号Ｓ３に基づいて、宛先情報の宛先が自スレーブ装置２００ａ−１である場合にデータ列ＤＡの出力を続ける。この場合、コマンドが読み出しを指示していれば、データ制御回路１３ａは、第１の実施形態と同様に、レジスタ３０から読み出されたデータをバッファして、バス３００を介してマスタ装置１００に供給する。
【００５２】
データ制御回路１３ａは、例えば、データ列ＤＡとクロック制御信号Ｓ３との論理積をデータ解析回路１４に出力するＡＮＤ回路を有しても良い。
【００５３】
本実施形態によれば、データ列ＤＡの宛先が自スレーブ装置２００ａ−１ではない場合にデータ制御回路１３ａからデータ解析回路１４へのデータ列ＤＡの出力を停止するようにしているので、データ制御回路１３ａの消費電流及びノイズも低減できる。従って、バスインタフェース回路１０ａの消費電流及びノイズを第１の実施形態よりも低減できる。
【００５４】
なお、第１及び第２の実施形態では、バスインタフェース回路５，１０，１０ａはRFFEのインタフェース規格に準拠している一例について説明したが、これに限らず、I2Cなどの他のインタフェース規格に準拠していてもよい。
【００５５】
また、上述の内部クロック制御回路１２とクロック制御信号生成回路２０の回路構成は一例であり、これに限らない。
【００５６】
また、先頭情報は、インタフェース規格に準拠した信号であれば、上述の信号と異なってもよい。各信号の論理も以上の例に限らず、ハイとローを逆にしてもよい。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
５，１０，１０ａ  バスインタフェース回路
１１  先頭情報検出回路
１２  内部クロック制御回路
１３  バッファ回路
１３ａ  データ制御回路
１４  データ解析回路
１５  レジスタ制御回路
３０  レジスタ
１００  マスタ装置
２００−１〜２００−Ｎ  スレーブ装置
３００  バス
１０００  制御回路
【図１】
2016063359.tif 000003
【図２】
2016063359.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016063359.tif 000009