(57)【要約】【課題】変調と選局高速化を実現しながらも、構成を簡易にする技術を提供する。【解決手段】発振装置１００は、ＤＡＣ１０、第１ダイオード１６、第２ダイオード１８、減圧回路２２、ＶＣＯ１４及び位相比較部３２を含んで構成される。第１ダイオード１６と第２ダイオード１８は逆極性となるように並列接続される。並列接続の一方端はＤＡＣ１０の出力側に接続されるとともに他方端はＶＣＯ１４の入力側に接続される。減圧回路２２の一方端はＤＡＣ１０の出力側に接続されるとともに他方端はＶＣＯ１４の入力側に接続される。位相比較部３２の入力側はＶＣＯ１４の出力側に接続されるとともに位相比較部３２の出力側はＶＣＯ１４の入力側に接続される。【選択図】図５
2016063508.tif 000002
【特許請求の範囲】
【請求項１】
デジタル−アナログ変換器、第１ダイオード、第２ダイオード、減圧回路、電圧制御発振器及び位相比較器を含んで構成される発振装置であって、
前記第１ダイオードと第２ダイオードは逆極性となるように並列接続され、
前記並列接続の一方端は前記デジタル−アナログ変換器の出力側に接続されるとともに他方端は前記電圧制御発振器の入力側に接続され、
前記減圧回路の一方端は前記デジタル−アナログ変換器の出力側に接続されるとともに他方端は前記電圧制御発振器の入力側に接続され、
前記位相比較器の入力側は前記電圧制御発振器の出力側に接続されるとともに前記位相比較器の出力側は前記電圧制御発振器の入力側に接続されることを特徴とする発振装置。
【請求項２】
前記デジタル−アナログ変換器は、前記第１ダイオードの順方向電圧と前記第２ダイオードの順方向電圧とのうち、高い方の順方向電圧以上の電位差の第１制御信号、あるいは低い方の順方向電圧未満の振幅を有した第２制御信号を出力することを特徴とする請求項１に記載の発振装置。
【請求項３】
デジタル−アナログ変換器、第１ダイオード、第２ダイオード、減衰回路、電圧制御発振器及び位相比較器を含んで構成される発振装置であって、
前記第１ダイオードと第２ダイオードは逆極性となるように並列接続され、
前記並列接続の一方端は前記デジタル−アナログ変換器の出力側に接続されるとともに他方端は前記電圧制御発振器の入力側に接続され、
前記減衰回路の一方端は前記デジタル−アナログ変換器の出力側に接続されるとともに他方端は前記電圧制御発振器の入力側に接続され、
前記位相比較器の入力側は前記電圧制御発振器の出力側に接続されるとともに前記位相比較器の出力側は前記電圧制御発振器の入力側に接続され、
前記デジタル−アナログ変換器は、前記第１ダイオードの順方向電圧と前記第２ダイオードの順方向電圧とのうち、高い方の順方向電圧以上の電位差の第１制御信号、あるいは低い方の順方向電圧未満の振幅を有した第２制御信号を出力することを特徴とする発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振技術に関し、特に所望の周波数の信号を発振する発振装置に関する。
【背景技術】
【０００２】
通信装置では、ベースバンド帯で変調がなされるとともに、所定の周波数への周波数変換がなされる。そのため、所定範囲の周波数を発生させる発振回路が使用される。発振回路では、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、ループフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）にて位相ロックループが形成される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８８８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通信装置における発振回路には、変調機能が必要である。また、発振回路には、送信周波数選局の高速化の要求も高まっている。これらの要求を満たすために、これまでは、変調用と選局高速化用とのそれぞれに対して、デジタル−アナログ変換器（ＤＡＣ）が備えられている。または、ひとつのＤＡＣだけが備えられる場合、それぞれの目的に応じて動作を切り替えるスイッチが備えられている。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、変調と選局高速化を実現しながらも、構成を簡易にする技術を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の発振装置は、デジタル−アナログ変換器、第１ダイオード、第２ダイオード、減圧回路、電圧制御発振器及び位相比較器を含んで構成される発振装置であって、第１ダイオードと第２ダイオードは逆極性となるように並列接続され、並列接続の一方端はデジタル−アナログ変換器の出力側に接続されるとともに他方端は電圧制御発振器の入力側に接続され、減圧回路の一方端はデジタル−アナログ変換器の出力側に接続されるとともに他方端は電圧制御発振器の入力側に接続され、位相比較器の入力側は電圧制御発振器の出力側に接続されるとともに位相比較器の出力側は電圧制御発振器の入力側に接続される。
【０００７】
本発明の別の態様もまた、発振装置である。この装置は、デジタル−アナログ変換器、第１ダイオード、第２ダイオード、減衰回路、電圧制御発振器及び位相比較器を含んで構成される発振装置であって、第１ダイオードと第２ダイオードは逆極性となるように並列接続され、並列接続の一方端はデジタル−アナログ変換器の出力側に接続されるとともに他方端は電圧制御発振器の入力側に接続され、減衰回路の一方端はデジタル−アナログ変換器の出力側に接続されるとともに他方端は電圧制御発振器の入力側に接続され、位相比較器の入力側は電圧制御発振器の出力側に接続されるとともに位相比較器の出力側は電圧制御発振器の入力側に接続され、デジタル−アナログ変換器は、第１ダイオードの順方向電圧と第２ダイオードの順方向電圧とのうち、高い方の順方向電圧以上の電位差の第１制御信号、あるいは低い方の順方向電圧未満の振幅を有した第２制御信号を出力する。
【０００８】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、変調と選局高速化を実現しながらも、構成を簡易にできる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る発振装置の構成を示す図である。
【図２】図２（ａ）−（ｂ）は、図１の発振装置を第１制御信号で動作させた場合の信号の時間変化を示す図である。
【図３】図３（ａ）−（ｂ）は、図１の発振装置を第２制御信号で動作させた場合の信号の時間変化を示す図である。
【図４】図４（ａ）−（ｂ）は、図１の発振装置における信号の時間変化を示す図である。
【図５】図５（ａ）−（ｃ）は、図１の発振装置の変形例の構成を示す図である。
【図６】本発明の実施例１に係る通信装置の構成を示す図である。
【図７】図６の通信装置の一部の構成を示す図である。
【図８】図６のＣＰＵによる信号の出力手順を示すフローチャートである。
【図９】本発明の実施例２に係る通信装置の一部の構成を示す図である。
【図１０】本発明の実施例３に係る通信装置の一部の構成を示す図である。
【図１１】本発明の実施例４に係る発振装置の構成を示す図である。
【図１２】本発明の実施例５に係る発振装置の構成を示す図である。
【発明を実施するための形態】
【００１１】
（実施例１）
本発明を具体的に説明する前に、まず概要を述べる。本発明の実施例１は、無線通信装置等の通信装置に備えられた発振装置に関する。ここでは、選局の高速化のために用意されていたＤＡＣと、変調信号の生成のために用意されていたＤＡＣとを１系統のＤＡＣで共用するとともに、通信装置の動作状態が選局と変調との間を遷移しても制御回路を不要にすることを目的にする。本実施例では、ＤＡＣとＶＣＯの間に、ダイオード対と減衰回路とが並列に接続される。特に、選局の際にダイオード対が使用され、変調の際に減衰回路が使用される。
【００１２】
図１は、本発明の実施例１に係る発振装置１００の構成を示す。発振装置１００は、ＤＡＣ１０、調節部１２、ＶＣＯ１４、位相比較部３２を含む。調節部１２は、第１ダイオード１６、第２ダイオード１８、減衰回路２０を含み、減衰回路２０は、第１コンデンサＣ１、第２コンデンサＣ２を含む。ここで、発振装置１００は、ＰＬＬにおける発振器に相当する。
【００１３】
ＤＡＣ１０は、図示しないデジタル信号を入力し、デジタル信号をアナログ信号に変換する。ＤＡＣ１０は、アナログ信号を調節部１２に出力する。第１ダイオード１６は、ＤＡＣ１０の出力側に接続される。具体的に説明すると、第１ダイオード１６のアノードはＤＡＣ１０の出力側に接続され、第１ダイオード１６のカソードは後述のＶＣＯ１４の入力側に接続される。第２ダイオード１８は、第１ダイオード１６に並列に接続される。また、第２ダイオード１８のアノードとカソードは、第１ダイオード１６のアノードとカソードとは逆向きに接続される。具体的に説明すると、第２ダイオード１８のカソードはＤＡＣ１０に接続され、第２ダイオード１８のアノードは後述のＶＣＯ１４に接続される。ここで、第１ダイオード１６と第２ダイオード１８の順方向電圧は共通し、例えば、「０．７Ｖ」とされる。なお、第１ダイオード１６の順方向電圧が「０．７Ｖ」であり、第２ダイオード１８の順方向電圧が「０．８Ｖ」であるように、両者の順方向電圧が異なっていてもよい。
【００１４】
減衰回路２０は、ＤＡＣ１０とＶＣＯ１４との間において、第１ダイオード１６および第２ダイオード１８に並列に接続される。減衰回路２０は、第１コンデンサＣ１と第２コンデンサＣ２とによって構成される。ＶＣＯ１４の入力側は、減衰回路２０の出力側、第１ダイオード１６のカソード、第２ダイオード１８のアノードに接続される。また、ＶＣＯ１４の入力側は位相比較部３２の出力側と、ＶＣＯ１４の出力側は位相比較部３２の入力側と接続される。位相比較部３２は、ＶＣＯ１４の入力側に信号をフィードバックする。位相比較部３２における処理の詳細は後述する。なお、位相比較部３２には、ＰＬＬを構成するために、基準周波数の発振器、分周器が含まれているとするが、以下では、説明を明瞭にするために、それらの説明を省略する。以下では、発振装置１００による動作を説明する。
【００１５】
ＤＡＣ１０は、第１ダイオード１６の順方向電圧と第２ダイオード１８の順方向電圧とのうち、高い方の順方向電圧以上の電位差の第１制御信号、あるいは低い方の順方向電圧未満の振幅を有した第２制御信号を出力する。第１制御信号は、選局を高速化するための制御信号であり、選局前と選局後で０．７Ｖ以上の電圧差となるような制御信号である。第２制御信号は、変調するための制御信号であり、±０．７Ｖ未満の振幅の制御信号である。第１制御信号の電圧差は、第１ダイオード１６と第２ダイオード１８の順方向電圧以上となるので、ＤＡＣ１０から第１制御信号が出力されている場合に、第１ダイオード１６と第２ダイオード１８は、第１制御信号に応じた電圧をＶＣＯ１４に出力する。つまり、この場合、ＤＡＣ１０が、ＶＣＯ１４の電圧制御端子の電圧を直接的に操作することになる。ここで、ＶＣＯ１４の電圧制御端子は、ＶＣＯ１４の入力側の端子である。
【００１６】
第２制御信号の振幅は、第１ダイオード１６と第２ダイオード１８の順方向電圧を超えないので、第２制御信号は、第１ダイオード１６と第２ダイオード１８とをバイパスしない。その際、第２制御信号は、減衰回路２０において振幅が減衰され、ＶＣＯ１４に出力される。つまり、この場合、ＤＡＣ１０が、ＶＣＯ１４の電圧制御端子の電圧を変調信号として操作することになる。具体的に説明すると、減衰回路２０は、第１コンデンサＣ１と第２コンデンサＣ２とによる分圧比に応じて、第２制御信号の電圧を減衰させる。例えば、第１コンデンサＣ１と第２コンデンサＣ２の容量比率が、「１：９９９」である場合、第２制御信号の電圧は、０．００１倍に減衰される。つまり、減衰回路２０は、ＤＡＣ１０から第２制御信号が出力されている場合に、第２制御信号を減衰させた電圧をＶＣＯ１４の電圧制御端子に出力する。なお、減衰回路２０は、後述の減圧回路２２と同様に、ＤＡＣ１０側の電圧とＶＣＯ１４側の電圧との間において、電圧差を生じさせる。
【００１７】
ここでは、発振装置１００の動作をさらに具体的に説明する。例えば、ＶＣＯ１４の周波数−電圧変換感度が１０ＭＨｚ／Ｖであるとする。５０ＭＨｚ離れた周波数に高速選局する場合は、ＶＣＯ１４の電圧制御端子の電圧を５Ｖ変動させる必要がある。一方、５ｋＨｚ以内の周波数偏移で変調する場合は、ＶＣＯ１４の電圧制御端子の電圧を±０．５ｍＶ以内で変動させる必要がある。
【００１８】
選局の場合は、第１ダイオード１６および第２ダイオード１８の順方向電圧を超える量で、ＤＡＣ１０からの第１制御信号を変化させることによって、ＤＡＣ１０の信号でＶＣＯ１４の電圧制御端子を直接的に操作する。変調の場合は、第１ダイオード１６および第２ダイオード１８の順方向電圧を超えない電圧で、ＤＡＣ１０からの第２制御信号を変化させ、かつ第２制御信号の振幅を±０．５ｍＶ以内となるよう減衰させる。
【００１９】
図２（ａ）−（ｂ）は、発振装置１００を第１制御信号で動作させた場合の信号の時間変化を示す。図２（ａ）は、ＤＡＣ１０からの信号の電圧の時間変化を示し、図２（ｂ）は、ＶＣＯ１４への信号の電圧の時間変化を示す。これは、「選局高速化用動作」のために、ＤＡＣ１０からの出力信号を±０．７Ｖ以上変化させた場合であり、つまり、第１制御信号がＤＡＣ１０から出力されている場合に相当する。ここでは、図２（ａ）のごとく、第１制御信号が３Ｖ変動する。第１制御信号は、第１ダイオード１６と第２ダイオード１８の順方向電圧以上に変化するので、図２（ｂ）のごとく、ＶＣＯ１４の電圧制御端子の電圧も同様に変化する。具体的には、電圧が２．３Ｖ（＝３．０−０．７Ｖ）変動する。ＶＣＯ１４の周波数−電圧制御感度が１０ＭＨｚ／Ｖであると、ＶＣＯ１４の発振周波数が２３ＭＨｚ変化する。
【００２０】
図３（ａ）−（ｂ）は、発振装置１００を第２制御信号で動作させた場合の信号の時間変化を示す。図３（ａ）は、ＤＡＣ１０からの信号の電圧の時間変化を示し、図３（ｂ）は、ＶＣＯ１４への信号の電圧の時間変化を示す。これは、「変調用動作」のために、ＤＡＣ１０からの出力信号を±０．７Ｖ未満の振幅で変化させた場合であり、つまり、第２制御信号がＤＡＣ１０から出力されている場合に相当する。ここでは、図２（ａ）のごとく、第２制御信号が±０．５Ｖ以内の範囲で変動する。第２制御信号の振幅は、第１ダイオード１６と第２ダイオード１８の順方向電圧未満で変化するので、図３（ｂ）のごとく、ＶＣＯ１４の電圧制御端子の電圧は、第１コンデンサＣ１と第２コンデンサＣ２の容量比率に応じて減衰する。第１コンデンサＣ１と第２コンデンサＣ２の容量比率で信号を１／１０００に減衰させる場合、±０．５Ｖ以内の第２制御信号は±０．５ｍＶ以内の振幅に変換される。そのため、ＶＣＯ１４から、発振周波数が５ｋＨｚ以内の周波数偏移で変調された信号が出力される。
【００２１】
図４（ａ）−（ｂ）は、発振装置１００における信号の時間変化を示す。図４（ａ）−（ｂ）中のＶ１は、現在選局されている周波数に対応した、ＶＣＯ１４の電圧制御端子にかける電圧である。また、Ｖ２は選局する周波数に対応した、ＶＣＯ１４の電圧制御端子にかける電圧である。図４（ａ）は、ＤＡＣ１０からの信号の電圧の時間変化を示し、図４（ｂ）は、ＶＣＯ１４への信号の電圧の時間変化を示す。図４（ａ）において、時間０からｔ１までの間にわたって、第２制御信号が出力され、時間ｔ１において、第１制御信号が出力され、時間ｔ１から第２制御信号が再び出力されている。図４（ｂ）において、時間０からｔ１までの間にわたって、第２制御信号と同様に、ＶＣＯ１４の電圧制御端子の電圧がＶ１近傍で振動する。また、図４（ａ）の時間ｔ１において出力された第１制御信号によって、第１コンデンサＣ１と第２コンデンサＣ２に電荷が蓄積される。その結果、図４（ｂ）において、時間ｔ１からｔ２の間にわたって、ＶＣＯ１４の電圧制御端子の電圧がＶ１からＶ３に変動する。さらに、位相比較部３２では、選局する周波数に対応した電圧となるように、電圧を制御する。この制御した電圧が前述の信号としてＶＣＯ１４にフィードバックされるので、時間ｔ２からｔ３の間にわたって、ＶＣＯ１４の電圧制御端子の電圧がＶ３からＶ２に変動する。時間ｔ３から、ＶＣＯ１４の電圧制御端子の電圧がＶ２近傍で振動する。
【００２２】
図５（ａ）−（ｃ）は、発振装置１００の変形例の構成を示す。図５（ａ）における減衰回路２０以外の構成は、図１と同様であり、減衰回路２０は、第１抵抗Ｒ１、第２抵抗Ｒ２を含む。ＤＡＣ１０、第１ダイオード１６、第２ダイオード１８、ＶＣＯ１４は、これまでと同様であるので、ここでは説明を省略する。
【００２３】
減衰回路２０は、第１抵抗Ｒ１と第２抵抗Ｒ２とによって構成される。減衰回路２０は、第１抵抗Ｒ１と第２抵抗Ｒ２とによる分圧比に応じて、第２制御信号の電圧を減衰させる。例えば、第１抵抗Ｒ１と第２抵抗Ｒ２の抵抗比率が、「９９９：１」である場合、第２制御信号の電圧は、０．００１倍に減衰される。
【００２４】
図５（ｂ）は、図５（ａ）における減衰回路２０の代わりに、減圧回路２２が含まれ、減圧回路２２は、第１コンデンサＣ１を含む。また、図５（ｃ）における減圧回路２２は、第１抵抗Ｒ１を含む。これらの構成において、ＤＡＣ１０の出力は、ＶＣＯ１４の電圧制御端子の電圧（例：±０．５ｍＶ）を満たすような精度を有する。減圧回路２２における第１コンデンサＣ１、第１抵抗Ｒ１は、ＤＡＣ１０側の電圧とＶＣＯ１４側の電圧との間において、電圧差を生じさせるために配置される。
【００２５】
図６は、本発明の実施例１に係る通信装置２００の構成を示す。通信装置２００は、ＤＡＣ１０、調節部１２、ループフィルタ部３４、ＡＤＣ３６、ＶＣＯ１４、分配部３８、増幅部４０、位相比較部３２、ＣＰＵ３０を含む。ここで、ＤＡＣ１０、調節部１２、ＶＣＯ１４が前述の発振装置１００に相当する。
【００２６】
ＶＣＯ１４は、所定の周波数の信号を出力する。分配部３８は、ＶＣＯ１４から出力された信号を分配し、一方を増幅部４０に出力し、他方を位相比較部３２に出力する。増幅部４０は、入力した信号を増幅して出力する。位相比較部３２は、分配部３８からの信号を入力し、これを分周する。位相比較部３２は、分周した信号の位相と基準周波数の信号の位相とを比較し、位相差をループフィルタ部３４に出力する。ループフィルタ部３４は、帰還ループのフィルタとしてローパスフィルタによって形成される。ループフィルタ部３４は、位相比較部３２からの位相差を積分し、それに調節部１２からの電圧を加えることによって、電圧制御端子の電圧を生成する。ループフィルタ部３４は、電圧制御端子の電圧をＶＣＯ１４に出力する。ＶＣＯ１４は、電圧制御端子の電圧をもとに制御した周波数の信号を出力する。
【００２７】
ＣＰＵ３０は、選局時に第１制御信号をＤＡＣ１０に出力し、変調時に第２制御信号をＤＡＣ１０に出力する。ここでの第１制御信号および第２制御信号は、デジタル信号である。ＤＡＣ１０は、第１制御信号あるいは第２制御信号をデジタル信号からアナログ信号に変換する。ＤＡＣ１０は、アナログ信号に変換した第１制御信号あるいは第２制御信号を調節部１２に出力する。調節部１２は、前述の処理を実行し、電圧をループフィルタ部３４に出力する。
【００２８】
ＣＰＵ３０は、第１制御信号、第２制御信号の出力に加えて、位相比較部３２、増幅部４０を制御する。ここでは、増幅部４０の制御を説明する。ＣＰＵ３０が、第２制御信号を出力している状態から、第１制御信号を出力している状態に変化する場合、ＶＣＯ１４から出力される信号の周波数の変動量が大きくなる。そのような場合に、ＣＰＵ３０は、増幅部４０をオフにする。それとともに、ＣＰＵ３０は、ＡＤＣ３６を介して、ループフィルタ部３４からの電圧を入力する。ＣＰＵ３０は、当該電圧を観測することによって、変動させた周波数の収束の程度を認識する。予め定めた基準まで周波数が収束すると、ＣＰＵ３０は、増幅部４０をオンにする。
【００２９】
この構成は、ハードウエア的には、任意のコンピュータのＣＰＵ、メモリ、その他のＬＳＩで実現でき、ソフトウエア的にはメモリにロードされたプログラムなどによって実現されるが、ここではそれらの連携によって実現される機能ブロックを描いている。したがって、これらの機能ブロックがハードウエアのみ、ソフトウエアのみ、またはそれらの組合せによっていろいろな形で実現できることは、当業者には理解されるところである。
【００３０】
図７は、通信装置２００の一部の構成を示す。これは、図６に示した通信装置２００のうち、ＤＡＣ１０、調節部１２、ＶＣＯ１４、位相比較部３２、ループフィルタ部３４を示す。調節部１２は、図５と同様に、第１ダイオード１６、第２ダイオード１８、第１抵抗Ｒ１、第２抵抗Ｒ２によって構成され、さらに第１０コンデンサＣ１０が第２抵抗Ｒ２に直列に接続される。ループフィルタ部３４は、第３コンデンサＣ３、第４コンデンサＣ４、第３抵抗Ｒ３によって構成される。前述のごとく位相比較部３２と調節部１２とが、ループフィルタ部３４に接続される。
【００３１】
ループフィルタ部３４とＶＣＯ１４との間には、第４抵抗Ｒ４が接続される。ＶＣＯ１４は、第５コンデンサＣ５、第６コンデンサＣ６、第７コンデンサＣ７、第８コンデンサＣ８、第９コンデンサＣ９、第１インダクタＬ１、トランジスタＴｒ、第１可変容量ダイオードＶ１、第２可変容量ダイオードＶ２によって構成される。ループフィルタ部３４、ＶＣＯ１４の構成は公知の技術であるので、ここでは、説明を省略する。
【００３２】
以上の構成による通信装置２００の動作を説明する。図８は、ＣＰＵ３０による信号の出力手順を示すフローチャートである。選局する場合（Ｓ１０のＹ）、ＣＰＵ３０は、増幅部４０をオフにし（Ｓ１２）、第１制御信号を出力する（Ｓ１４）。ＣＰＵ３０は、選局する周波数と同一となるように、位相比較部３２の分周比を設定する（Ｓ１６）。この設定により図４（ｂ）において、Ｖ３からＶ２に電圧が上がる。ＡＤＣ３６を介して入力した電圧が収束しなければ（Ｓ１８のＮ）、ＣＰＵ３０は待機する。ＡＤＣ３６を介して入力した電圧が収束すれば（Ｓ１８のＹ）、ＣＰＵ３０は、増幅部４０をオンにする（Ｓ２０）。選局でない場合（Ｓ１０のＮ）、ＣＰＵ３０は、第２制御信号を出力する（Ｓ２２）。
【００３３】
本実施例によれば、アノードとカソードが互いに逆向きに、かつ並列に接続されたふたつのダイオードと、それらに並列に接続された減衰回路とが含まれるので、ＤＡＣがひとつであっても、変調を実行するための制御と選局を実行するための制御との切替を不要にできる。また、ＤＡＣがひとつでありながらも、変調を実行するための制御と選局を実行するための制御との切替が不要になるので、変調と選局高速化を実現しながらも、構成を簡易にできる。また、順方向電圧以上の電圧差の第１制御信号であれば、第１ダイオードおよび第２ダイオードを通過するだけなので、選局の高速化を実現できる。
【００３４】
また、順方向電圧未満の振幅を有した第２制御信号であれば、減衰器を通過するので、変調を実現できる。また、順方向電圧未満の振幅を有した第２制御信号であれば、第１ダイオードおよび第２ダイオードを通過しないので、切替制御を不要にできる。また、ＤＡＣとループフィルタとの間に調整部を配置するので、変調と選局高速化を実現しながらも、構成を簡易にした通信装置を提供できる。
【００３５】
（実施例２）
次に、実施例２を説明する。実施例２も、実施例１と同様に、ＤＡＣとＶＣＯの間に、ダイオード対と減衰回路とが並列に接続される構成を有し、選局の際にダイオード対が使用され、変調の際に減衰回路が使用される発振装置に関する。実施例１に係る通信装置では、発振装置の調節部と、位相比較部とが、ループフィルタ部に接続されている。一方、実施例２に係る発振装置の調節部は、ループフィルタ部に接続されない。実施例２に係る通信装置２００は、図６と同様のタイプである。以下では、差異を中心に説明する。
【００３６】
図９は、本発明の実施例２に係る通信装置２００の一部の構成を示す。これは、図６に示した通信装置２００のうち、ＤＡＣ１０、調節部１２、ＶＣＯ１４、位相比較部３２、ループフィルタ部３４を示しているが、調節部１２の配置が異なる。具体的に説明すると、調節部１２は、ループフィルタ部３４に接続されずに、ＶＣＯ１４に接続される。調節部１２は、図１と同様に、第１ダイオード１６、第２ダイオード１８、第１抵抗Ｒ１、第２抵抗Ｒ２によって構成される。ループフィルタ部３４は、第３コンデンサＣ３、第４コンデンサＣ４、第３抵抗Ｒ３によって構成される。
【００３７】
ループフィルタ部３４とＶＣＯ１４との間には、第４抵抗Ｒ４が接続される。ＶＣＯ１４は、第５コンデンサＣ５、第６コンデンサＣ６、第７コンデンサＣ７、第８コンデンサＣ８、第９コンデンサＣ９、第１インダクタＬ１、トランジスタＴｒ、第１可変容量ダイオードＶ１、第２可変容量ダイオードＶ２によって構成される。ＶＣＯ１４には、位相比較部３２、ループフィルタ部３４によって制御される周波数制御用電圧が入力されるとともに、調節部１２によって制御される電圧も入力される。
【００３８】
本実施例によれば、調節部をループフィルタではなく、ＶＣＯに接続するので、通信装置の構成の自由度を向上できる。
【００３９】
（実施例３）
次に、実施例３を説明する。実施例３も、これまでと同様に、ＤＡＣとＶＣＯの間に、ダイオード対と減衰回路とが並列に接続される構成を有し、選局の際にダイオード対が使用され、変調の際に減衰回路が使用される発振装置に関する。実施例３は、実施例１よりも回路規模を縮小することを目的とする。実施例２に係る通信装置２００は、図６と同様のタイプである。以下では、差異を中心に説明する。
【００４０】
図１０は、本発明の実施例３に係る通信装置２００の一部の構成を示す。これは、図７と同様に、ＤＡＣ１０、調節部１２、ＶＣＯ１４、位相比較部３２、ループフィルタ部３４を示す。調節部１２は、第１ダイオード１６、第２ダイオード１８、第１コンデンサＣ１によって構成される。なお、図１における調節部１２には、第２コンデンサＣ２も含まれているが、図１０の調節部１２には、第２コンデンサＣ２が含まれない。ループフィルタ部３４は、第２コンデンサＣ２、第３コンデンサＣ３、第３抵抗Ｒ３によって構成される。図７におけるループフィルタ部３４と比較すると、第４コンデンサＣ４の代わりに第２コンデンサＣ２が含まれる。
【００４１】
この第２コンデンサＣ２は、調節部１２の第１コンデンサＣ１とともに、図示しない減衰回路２０を構成する。つまり、第２コンデンサＣ２は、調節部１２とループフィルタ部３４において共用される。図１０でも、位相比較部３２と調節部１２とが、ループフィルタ部３４に接続される。ループフィルタ部３４とＶＣＯ１４との間には、第４抵抗Ｒ４が接続される。ＶＣＯ１４は、第５コンデンサＣ５、第７コンデンサＣ７、第８コンデンサＣ８、第９コンデンサＣ９、第１インダクタＬ１、トランジスタＴｒ、第１可変容量ダイオードＶ１によって構成される。
【００４２】
本実施例によれば、調節部とループフィルタ部とにおいてコンデンサを共用するので、回路規模を縮小できる。
【００４３】
（実施例４）
次に、実施例４を説明する。実施例４も、これまでと同様に、ＤＡＣとＶＣＯの間に、ダイオード対と減衰回路とが並列に接続される構成を有し、選局の際にダイオード対が使用され、変調の際に減衰回路が使用される発振装置に関する。実施例４では、制御電圧の範囲を拡張することを目的とする。
【００４４】
図１１は、本発明の実施例４に係る発振装置１００の構成を示す。発振装置１００は、ＤＡＣ１０、増幅部５０、調節部１２、ＶＣＯ１４、位相比較部３２を含む。調節部１２の構成は、図１と同様である。増幅部５０は、ＤＡＣ１０からの第１制御信号あるいは第２制御信号を増幅する。このような増幅によって、第１ダイオード１６および第２ダイオード１８の順方向電圧と、ＤＡＣ１０から出力される第１制御信号あるいは第２制御信号の大きさとの関係が実施例１と異なる。なお、増幅部５０の代わりに、減衰器が備えられてもよい。
【００４５】
本実施例によれば、調節部の前段に増幅部を配置するので、発振装置の制御電圧範囲を拡張できる。
【００４６】
（実施例５）
次に、実施例５を説明する。実施例５も、これまでと同様に、ＤＡＣとＶＣＯの間に、ダイオード対と減衰回路とが並列に接続される構成を有し、選局の際にダイオード対が使用され、変調の際に減衰回路が使用される発振装置に関する。実施例５では、順方向電圧の設定の自由度を向上することを目的とする。
【００４７】
図１２は、本発明の実施例５に係る発振装置１００の構成を示す。発振装置１００は、ＤＡＣ１０、増幅部５０、調節部１２、ＶＣＯ１４、位相比較部３２を含む。調節部１２は、第１ダイオード６０、第２ダイオード６２、第３ダイオード６４、第４ダイオード６６、第５ダイオード６８、第６ダイオード７０、減衰回路２０を含む。
【００４８】
図１における第１ダイオード１６の代わりに、第１ダイオード６０、第２ダイオード６２、第３ダイオード６４が直列に接続され、図１における第２ダイオード１８の代わりに、第４ダイオード６６、第５ダイオード６８、第６ダイオード７０が直列に接続される。複数のダイオードが直列に接続されるので、順方向電圧が増加する。そのため、直列に接続するダイオード数に応じて、順方向電圧が調節される。なお、複数接続されるダイオードの種類は何でもよく、ツェナーダイオードやショットキーダイオードなどの任意のダイオードを組み合わせて、任意の順方向電圧を設定してもよい。
【００４９】
本実施例によれば、ダイオードの種類・数量を任意に組み合わせるので、ダイオードの順方向電圧を自由に設定できる。また、ダイオードの順方向電圧が自由に設定されるので、通信装置の構成の自由度を向上できる。
【００５０】
以上、本発明を実施例をもとに説明した。この実施例は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００５１】
１０  ＤＡＣ、  １２  調節部、  １４  ＶＣＯ、  １６  第１ダイオード、  １８  第２ダイオード、  ２０  減衰回路、  ２２  減圧回路、  ３０  ＣＰＵ、  ３２  位相比較部、  ３４  ループフィルタ部、  ３６  ＡＤＣ、  ３８  分配部、  ４０  増幅部、  １００  発振装置、  ２００  通信装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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