(57)【要約】      （修正有）【課題】酸化物半導体層を用いる薄膜トランジスタにおいて、従来よりもより高い移動度を有する薄膜トランジスタ及びその製造方法を提供する。【解決手段】薄膜トランジスタは、基板上に少なくともゲート電極２、ゲート絶縁膜、酸化物半導体層４、ソース−ドレイン電極５、及びソース−ドレイン電極５を保護するＳｉＮｘ等の保護膜をこの順序で有する薄膜トランジスタであって、酸化物半導体層４は、半導体領域と導体領域を有し、ＳｉＮｘ等の保護膜から拡散した水素によって形成された導体領域は少なくとも、酸化物半導体層４のチャネル領域と端部のうちの１以上に存在することで、高い移動度を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有する薄膜トランジスタであって、
前記酸化物半導体層は、半導体領域と導体領域を有し、該導体領域は少なくとも、酸化物半導体層のチャネル領域と端部のうちの１以上に存在することを特徴とする薄膜トランジスタ。
【請求項２】
基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有する薄膜トランジスタであって、
基板の上面からみたときに、前記酸化物半導体層のチャネル領域に近接する端部ｘが、前記ソース−ドレイン電極の、前記チャネル領域に近接かつ酸化物半導体層と直接接する端部ｙよりも、外部に位置し、かつ上記端部ｘと上記端部ｙの最短距離ｄが、３μｍ以上、１００μｍ以下であることを特徴とする薄膜トランジスタ。
【請求項３】
前記酸化物半導体層は、Ｉｎ、Ｇａ、Ｓｎ、およびＯから構成される酸化物からなり、かつ各金属元素の原子数比は下記式（１）〜（３）を全て満たし、更に、前記保護膜はＳｉＮｘを含む請求項１または２に記載の薄膜トランジスタ。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０  ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０  ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５  ・・・（３）
【請求項４】
前記酸化物半導体層は、ＩｎおよびＧａの原子数比が下記式（４）を満たす請求項３に記載の薄膜トランジスタ。
０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ）≦０．７５  ・・・（４）
【請求項５】
前記酸化物半導体層は、少なくとも一部がアモルファス構造を有する請求項１〜４のいずれかに記載の薄膜トランジスタ。
【請求項６】
請求項１〜５のいずれかに記載の薄膜トランジスタを製造する方法であって、
酸化物半導体層をガス圧１〜５ｍＴｏｒｒの条件でスパッタリングを行って形成する工程と、
保護膜を形成した後、２００℃以上の温度で熱処理する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項７】
請求項１〜５のいずれかに記載の薄膜トランジスタの酸化物半導体層の形成に用いられるスパッタリングターゲットであって、Ｉｎ、Ｇａ、Ｓｎ、およびＯを有し、かつ下記式（１）〜（３）を全て満たすことを特徴とするスパッタリングターゲット。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０  ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０  ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５  ・・・（３）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法ならびにスパッタリングターゲットに関する。本発明の薄膜トランジスタは、例えば液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に好適に用いられる。以下では、上記薄膜トランジスタを、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と呼ぶことがある。
【背景技術】
【０００２】
酸化物半導体は、汎用のアモルファスシリコンに比べて高いキャリア移動度を有する。また酸化物半導体は、光学バンドギャップが大きく、低温で成膜することが可能であるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
上記酸化物半導体をＴＦＴの半導体層として用いる場合、ＴＦＴのスイッチング特性に優れていることが要求される。具体的には、（１）オン電流、即ち、ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流が高く、（２）オフ電流、即ち、ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ）、即ち、ドレイン電流を１桁あげるのに必要なゲート電圧が低く、（４）しきい値電圧、即ち、ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときに、ドレイン電流が流れ始める電圧が時間的に変化せずに安定であり、且つ（５）電界効果移動度（以下、単に移動度と呼ぶ場合がある。）が高いこと、などが要求される。
【０００４】
上記酸化物半導体として、例えば特許文献１〜３に示すように、インジウム、ガリウム、亜鉛、および酸素からなるＩｎ−Ｇａ−Ｚｎ系酸化物半導体や、インジウム、ガリウム、錫、および酸素からなるＩｎ−Ｇａ−Ｓｎ系酸化物半導体が知られている。しかし、上記酸化物半導体を用いてＴＦＴを作製したとき、電界効果移動度の上限は１０ｃｍ2／Ｖｓ程度である。近年は、表示装置の大画面化、高精細化や高速駆動化に対応するため、より高い移動度を示す材料が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２１９５３８号公報
【特許文献２】特開２０１１−１７４１３４号公報
【特許文献３】特開２０１３−２４９５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、従来よりもより高い移動度、例えば約４０ｃｍ2／Ｖｓ以上の極めて高い移動度を示す薄膜トランジスタおよびその製造方法、ならびに該薄膜トランジスタの酸化物半導体層形成用のスパッタリングターゲットを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決し得た本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有する薄膜トランジスタであって、前記酸化物半導体層は、半導体領域と導体領域を有し、該導体領域は少なくとも、酸化物半導体層のチャネル領域と端部のうちの１以上に存在するところに特徴を有する。
【０００８】
上記課題を解決し得た本発明の薄膜トランジスタは、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有する薄膜トランジスタであって、基板の上面からみたときに、前記酸化物半導体層のチャネル領域に近接する端部ｘが、前記ソース−ドレイン電極の、前記チャネル領域に近接かつ酸化物半導体層と直接接する端部ｙよりも、外部に位置し、かつ上記端部ｘと上記端部ｙの最短距離ｄが、３μｍ以上、１００μｍ以下であるところに特徴を有するものでもある。
【０００９】
前記酸化物半導体層は、Ｉｎ、Ｇａ、Ｓｎ、およびＯから構成される酸化物からなり、かつ各金属元素の原子数比は下記式（１）〜（３）を全て満たし、更に、前記保護膜はＳｉＮｘを含むことが好ましい。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０  ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０  ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５  ・・・（３）
【００１０】
前記酸化物半導体層は、ＩｎおよびＧａの原子数比が下記式（４）を満たすことが好ましい。
０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ）≦０．７５  ・・・（４）
【００１１】
前記酸化物半導体層は、少なくとも一部がアモルファス構造を有することが好ましい。
【００１２】
本発明は、前記薄膜トランジスタの製造方法も規定する。該製造方法は、酸化物半導体層をガス圧１〜５ｍＴｏｒｒの条件でスパッタリングを行って形成する工程と、保護膜を形成した後、２００℃以上の温度で熱処理する工程と、を含むところに特徴を有する。
【００１３】
本発明は、前記薄膜トランジスタの酸化物半導体層の形成に用いられるスパッタリングターゲットも含む。該スパッタリングターゲットは、Ｉｎ、Ｇａ、Ｓｎ、およびＯを有し、かつ下記式（１）〜（３）を全て満たすところに特徴を有する。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０  ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０  ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５  ・・・（３）
【発明の効果】
【００１４】
本発明によれば、従来よりもより高い移動度を有するＴＦＴを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の薄膜トランジスタの実施形態１を概略的に示す上面図である。
【図２】図２は、図１の薄膜トランジスタの断面図である。
【図３】図３は、本発明の薄膜トランジスタの実施形態２を概略的に示す上面図である。
【図４】図４は、図３の薄膜トランジスタの断面図である。
【図５】図５は、従来の薄膜トランジスタの形態の上面図である。
【図６】図６は、図５の薄膜トランジスタの断面図である。
【図７】図７は、実施例におけるサーマルイメージ観察領域を概略的に示す上面図である。
【図８】図８は、実施例において薄膜トランジスタに電流を加えたときのサーマルイメージである。
【発明を実施するための形態】
【００１６】
本発明者らは、酸化物半導体を半導体層に用いたＴＦＴ、即ち、基板上に少なくともゲート電極、ゲート絶縁膜、酸化物半導体層、ソース−ドレイン電極、および前記ソース−ドレイン電極を保護する保護膜をこの順序で有するＴＦＴの移動度を向上させるため、検討を重ねてきた。その結果、前記ソース電極と前記ドレイン電極とが電気的に接続している酸化物半導体層が、半導体領域と共に導体領域を有し、かつ該導体領域が下記（ｉ）（ｉｉ）の少なくとも１以上に存在すれば、従来よりもより高い移動度が得られることを見出し、本発明を完成させた。
（ｉ）酸化物半導体層におけるチャネル領域、即ち、ソース電極と直接接する酸化物半導体層の領域と、ドレイン電極と直接接する酸化物半導体層の領域との間
（ｉｉ）酸化物半導体層の端部
【００１７】
上記導体領域を有する酸化物半導体層は、特別なプロセスを必要とせず、例えば後述の通り、ソース−ドレイン電極と酸化物半導体層とのオーバーラップ量を制御し、かつ水素拡散源としてＳｉＮｘを含む保護膜を用い、酸化物半導体層への水素インジェクションを制御することで実現することができる。
【００１８】
尚、上記酸化物半導体層の構造では、上記半導体領域−導体領域−半導体領域の一連の領域で、金属元素の比率が略同一であることが好ましい。
【００１９】
上記酸化物半導体層は、特に高移動度のＴＦＴを得るため、金属元素としてＩｎ、Ｇａ、およびＳｎを含むＩｎ−Ｇａ−Ｓｎ系酸化物半導体層であることが好ましい。例えばＩｎ、Ｇａ、Ｓｎ、およびＯから構成される酸化物からなる酸化物半導体層が挙げられる。
【００２０】
また、上記各金属元素の原子数比を適切に制御することが好ましい。具体的には、前記Ｉｎ、Ｇａ、Ｓｎ、およびＯから構成される酸化物からなる酸化物半導体層の、Ｉｎ、ＧａおよびＳｎの合計に対する各金属元素の原子数比は、下記式（１）〜（３）を全て満たすことが好ましい。以下、Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）をＩｎ原子数比、Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）をＧａ原子数比、Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）をＳｎ原子数比ということがある。各原子数比について説明する。
０．３０≦Ｉｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．５０  ・・・（１）
０．２０≦Ｇａ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．３０  ・・・（２）
０．２５≦Ｓｎ／（Ｉｎ＋Ｇａ＋Ｓｎ）≦０．４５  ・・・（３）
【００２１】
Ｉｎは電気伝導性の向上に寄与する元素である。Ｉｎ原子数比が大きくなるほど、即ち、金属元素に占めるＩｎ量が多くなるほど、酸化物半導体層の導電性が向上するため電界効果移動度は増加する。上記作用を有効に発揮させるには、上記Ｉｎ原子数比を０．３０以上とすることが好ましい。上記Ｉｎ原子数比は、より好ましくは０．３１以上、更に好ましくは０．３５以上、より更に好ましくは０．４０以上である。但し、Ｉｎ原子数比が大き過ぎると、キャリア密度が増加しすぎてしきい値電圧が低下しやすくなる。よってその上限を０．５０以下とすることが好ましい。Ｉｎ原子数比は、より好ましくは０．４８以下、更に好ましくは０．４５以下である。
【００２２】
Ｇａは、酸素欠損の低減およびキャリア密度の制御に寄与する元素である。Ｇａ原子数比が大きいほど、酸化物半導体層の電気的安定性が向上し、キャリアの過剰発生を抑制する効果を発揮する。上記作用を有効に発揮させるには、Ｇａ原子数比を０．２０以上とすることが好ましい。上記Ｇａ原子数比は、より好ましくは０．２２以上、更に好ましくは０．２５以上である。但し、Ｇａ原子数比が大き過ぎると、酸化物半導体層の導電性が低下して電界効果移動度が低下しやすくなる。よってＧａ原子数比は、０．３０以下とすることが好ましい。Ｇａ原子数比は、より好ましくは０．２８以下である。
【００２３】
Ｓｎは、酸エッチング耐性の向上に寄与する元素である。Ｓｎ原子数比が大きいほど、酸化物半導体層の無機酸エッチング液に対する耐性は向上する。上記作用を更に有効に発揮させるには、Ｓｎ原子数比を０．２５以上とすることが好ましい。Ｓｎ原子数比は、好ましくは０．３０以上、より好ましくは０．３１以上、更に好ましくは０．３５以上である。一方、Ｓｎ原子数比が大き過ぎると、酸化物半導体層の電界効果移動度が低下すると共に、酸エッチング液に対する耐性が必要以上に高まり、酸化物半導体層自体の加工が困難になりやすい。よってＳｎ原子数比は０．４５以下とすることが好ましい。Ｓｎ原子数比は、より好ましくは０．４０以下、更に好ましくは０．３８以下である。
【００２４】
さらに、上記酸化物半導体層は、ＩｎおよびＧａの原子数比が下記式（４）を満たすことが好ましい。
０．６０≦Ｉｎ／（Ｉｎ＋Ｇａ）≦０．７５  ・・・（４）
【００２５】
Ｉｎは添加量を増やすとキャリア密度を増加させるが、欠陥も増えて信頼性が低下しやすくなる。そこで、上記式（４）を満たすようにＧａをバランスよく添加させることによって、キャリア密度と欠陥の制御を可能とし、信頼性の高い酸化物半導体を得ることができる。
【００２６】
上記酸化物半導体層は、少なくとも一部がアモルファス構造を有していることが好ましい。高移動度や高信頼性を示す酸化物半導体層は結晶化している場合があるが、本発明の酸化物半導体層は、上述の通り少なくとも一部がアモルファス構造となっていることが好ましい。一部がアモルファス構造を有する酸化物半導体層は、ウェットエッチング工程での加工性が良好なため、全て結晶化した酸化物半導体よりも、生産性や歩留りの観点で好ましい。ここで「少なくとも一部がアモルファスである」とは、上記酸化物半導体層を備えたＴＦＴが極めて高い移動度を示す限り、アモルファス化の程度については特に限定されないことをいう。本発明の酸化物半導体層がアモルファス構造を有することは、例えば、酸化物半導体層の断面ＴＥＭ像等により確認することができる。
【００２７】
上記導体領域を含む酸化物半導体層を有し、高移動度を示すＴＦＴを得るには、ＴＦＴの構造を特に次の通りとするのがよい。即ち、基板の上面からみたときに、酸化物半導体層のチャネル領域に近接する端部ｘが、ソース−ドレイン電極の、前記チャネル領域に近接かつ酸化物半導体層と直接接する端部ｙよりも、外部に位置し、かつ上記端部ｘと上記端部ｙの最短距離ｄが、３μｍ以上、１００μｍ以下を満たすようにする。
【００２８】
該構造とすることで高移動度を実現できる機構は、熱処理により、酸化物半導体層と接する保護膜またはエッチストップ層を介して接する保護層から、酸化物半導体層へ拡散（ディフュージョン）する水素や水素化合物と関係していると考えられる。水素や水素化合物が保護膜から酸化物半導体層へ拡散すると、酸化物半導体層のキャリア密度が増加し、水素や水素化合物の拡散した領域が半導体から導体へ変化すると考えられる。
【００２９】
酸化物半導体層の特に端部の導体化を促進させる場合には、上述の通り、上記端部ｘと上記端部ｙの最短距離ｄが３μｍ以上であり、かつ酸化物半導体層が、保護層と直接接するかまたはエッチストップ層を介して保護膜と接していることが好ましい。この構造に対し、薄膜トランジスタの製造工程で２００℃以上の熱処理を施すことによって、保護膜を構成するＳｉＮｘ層に含まれる水素や水素化合物が酸化物半導体層中へと拡散し、酸化物半導体層の端部を中心として導体化すると考えられる。一方、ソース−ドレイン電極は、水素拡散のバリア膜として働くため、上述する最短距離ｄが３μｍよりも短い、即ち酸化物半導体層がソース−ドレイン電極で広く覆われていると、保護膜から酸化物半導体層への水素拡散が阻害され、酸化物半導体層中に十分にキャリアを生成することが困難となる。前記最短距離ｄは、好ましくは５μｍ以上である。一方、前記最短距離ｄが１００μｍを超えても、かえって移動度が小さくなる傾向にある。よって前記最短距離ｄは１００μｍ以下とする。前記最短距離ｄは、好ましくは７５μｍ以下、より好ましくは５０μｍ以下である。
【００３０】
後述する実施例で示す通り、上記最短距離ｄが上記範囲内を満たすとき、４０ｃｍ2／Ｖｓ以上の極めて高い移動度を達成することができる。
【００３１】
酸化物半導体層へ水素を効果的に拡散させる手段として、上記最短距離ｄを制御する他に次の方法が挙げられる。即ち、薄膜トランジスタを基板の上面からみたときに、酸化物半導体層の、保護層およびエッチストップ層と直接接触する面積をＡ、保護層とエッチストップ層のいずれとも直接接触していない面積をＢとしたときに、０．１≦Ａ／（Ａ＋Ｂ）＜１を満たすようにすればよい。上記範囲を満たすことにより、保護膜に含有される水素が熱処理によって直接酸化物半導体へ拡散する面積を、十分に確保することができる。
【００３２】
上述した導体領域を有する酸化物半導体層を得るには、ソース−ドレイン電極を保護する保護膜がＳｉＮｘを含むことが推奨される。該ＳｉＮｘはいわゆる窒化シリコンである。前記ｘは正の実数であり、窒化の程度を示している。本発明者らの検討結果によれば、所定組成物の酸化物半導体層と、ＳｉＮｘ系保護膜の両方を備えたＴＦＴを用いることにより、上記保護膜に含まれる水素や水素化合物が上記酸化物半導体層に拡散（ディフュージョン）され、高移動度の発現に大きく寄与することが明らかになった。このような移動度向上作用は、本発明のＴＦＴを用いることによって初めて得られるものである。
【００３３】
これにより、酸化物半導体層として、前述した特許文献１〜３などに記載されたＩＧＺＯや汎用のＩｎ−Ｇａ−Ｓｎ系酸化物半導体層を用いたときと比べて、ＴＦＴの移動度を約４０ｃｍ2／Ｖｓ以上と格段に高めることができる。
【００３４】
上述した保護膜から酸化物半導体層への水素の拡散促進や、少なくとも一部がアモルファス構造を有する酸化物半導体層の実現のためには、ＴＦＴの製造工程において、下記の（ｉ）酸化物半導体層をガス圧１〜５ｍＴｏｒｒの条件でスパッタリングを行って形成する工程と、（ｉｉ）保護膜を形成した後、２００℃以上の温度で熱処理する工程とを含む必要がある。以下、各工程について説明する。
【００３５】
（ｉ）酸化物半導体層をガス圧１〜５ｍＴｏｒｒの条件でスパッタリングを行って形成する工程
酸化物半導体層をスパッタリングで形成時のガス圧が１ｍＴｏｒｒ未満では膜密度が不十分になる。前記ガス圧の好ましい下限は２ｍＴｏｒｒ以上である。一方、前記ガス圧が５ｍＴｏｒｒを超えると、所望とする結晶構造が得られない。該ガス圧の好ましい上限は４ｍＴｏｒｒ以下であり、より好ましくは３ｍＴｏｒｒ以下である。酸化物半導体層形成時の好ましい雰囲気は、大気雰囲気または水蒸気雰囲気である。
【００３６】
（ｉｉ）保護膜を形成した後、２００℃以上の温度で熱処理する工程
更に本発明では、保護膜形成の後、２００℃以上の温度で熱処理（ポストアニール）する。熱処理温度は保護膜に含まれる水素が拡散を始める温度とする。上記熱処理の温度が２００℃未満ではＴＦＴの高移動度が発現しない。熱処理温度の好ましい下限は２５０℃以上であり、より好ましくは２６０℃以上である。一方、熱処理温度が高過ぎると、ＴＦＴが導体化するため、その上限を２８０℃以下とすることが好ましい。より好ましい上限は２７０℃以下である。
【００３７】
上記熱処理では、酸化物半導体層の所望とする結晶構造が得られるよう、熱処理時間を例えば３０〜９０分の範囲内に制御することが好ましい。なお、雰囲気は特に限定されず、例えば、窒素雰囲気、大気雰囲気などが挙げられる。
【００３８】
上記以外の、ＴＦＴの形成工程は特に限定されず、通常の方法を採用することができる。
【００３９】
上記構造を有する本発明のＴＦＴの好ましい実施形態を、図１〜４を参照しながら詳しく説明する。但し、本発明の構成は図１〜４に限定する趣旨ではない。例えば、下記図１〜４では、エッチストップ層９を有するＥＳＬ（Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ）型の構造を示しているが、これに限定されず、本発明は、上記エッチストップ層９を含まないＢＣＥ（Ｂａｃｋ  Ｃｈａｎｎｅｌ  Ｅｔｃｈ）型の構造に適用することもできる。下記では、参考のために従来のＴＦＴも図５，６に示す。
【００４０】
図１と図２は、本発明の薄膜トランジスタの形態を例示する実施形態１の上面図と断面図であり、図１のＡ−Ａ線での断面図が図２である。図３と図４は、本発明の薄膜トランジスタの別の形態を例示する実施形態２の上面図と断面図であり、図３のＢ−Ｂ線での断面図が図４である。図５と図６は、従来の薄膜トランジスタの形態の上面図と断面図であり、図５のＣ−Ｃ線での断面図が図６である。尚、図１、３および５では、基板１とゲート絶縁膜３の表示を省略している。また図１、３および５には図示していないが、いずれも最表面は保護膜６で覆われている。図１に示す通り、コンタクトホール７は破線で囲まれた形状をしている。
【００４１】
図１、３および５におけるｄは、酸化物半導体層のチャネルに近接する端部と、ソース−ドレイン電極の、チャネルに近接かつ酸化物半導体層と直接接する端部との最短距離を示す。よって、実施形態１を示す図１では、チャネルに近接する酸化物半導体層の端部と、コンタクトホール７を介してソース−ドレイン電極５が酸化物半導体層４と接する端部との最短距離がｄとなる。
【００４２】
以下では、実施形態１、２のうち、従来と構造が大きく異なる実施形態１を中心に説明する。
【００４３】
図１および図２に示すように、実施形態１のＴＦＴは、基板１上に、ゲート電極２、ゲート絶縁膜３、酸化物半導体層４、酸化物半導体層４を保護するためのエッチストップ層９、ソース−ドレイン電極５、ソース−ドレイン電極５を保護する保護膜６をこの順序で有し、コンタクトホール７を介して酸化物半導体層４がソース−ドレイン電極５と電気的に接続されている。この実施形態１のＴＦＴは、前述した組成の酸化物半導体層４を用いている。また、図３と４に示す実施形態２のＴＦＴ、および図５と６に示す従来のＴＦＴも、前述した組成の酸化物半導体層４を用いている。
【００４４】
尚、上記実施形態１のＴＦＴは、図２に示すように酸化物半導体層４の両端部がエッチストップ層９と接するように構成されている。即ち、酸化物半導体層４のチャネル長方向の両端部を覆うようにエッチストップ層９で被覆され、酸化物半導体層４の両端部はソース−ドレイン電極５と接していない。この点で、従来の図５，６のＴＦＴのように、酸化物半導体層４の両端部がソース−ドレイン電極５と接するように構成されている、即ち、酸化物半導体層４のチャネル長方向の両端部がソース−ドレイン電極５で被覆された従来構造と大きく相違する。
【００４５】
また実施形態１の上面図を示した図１に示す通り、実施形態１ではエッチストップ層９の一部がパターニングされ、コンタクトホール７を介して酸化物半導体層４がソース−ドレイン電極５と接している。これに対し、実施形態２や従来構造を示す図３〜６では、パターニングされたエッチストップ層９とソース−ドレイン電極５が、酸化物半導体層４と接しており、コンタクトホール７は有していない。
【００４６】
以下、上記実施形態のＴＦＴの好ましい製造方法について説明する。上記図１〜６のＴＦＴは、それぞれパターニング形状は異なるが、同じ工程で製造できる。但し、本発明はこれに限定されない。
【００４７】
まず、基板１上にゲート電極２およびゲート絶縁膜３を形成する。これらの形成方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属や、耐熱性の高いＭｏ、Ｃｒ、Ｔｉなどの高融点金属や、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ2Ｏ3やＹ2Ｏ3などの酸化物や、これらを積層したものを用いることもできる。
【００４８】
次いで、上述した酸化物半導体層４を形成する。前述したように本発明では、特に酸化物半導体層をスパッタリング法で形成の際、ガス圧１〜５ｍＴｏｒｒの範囲に制御すると共に、保護膜形成の後、２００℃以上の温度で熱処理することが重要である。よって、これら以外の工程は特に限定されず、通常の方法を採用することができる。酸化物半導体層の形成方法や保護膜の形成方法として下記の方法を好ましく用いることができる。
【００４９】
ＴＦＴを基板上面からみたときの、上記酸化物半導体層４の形状や後記するソース−ドレイン電極５の形状は、チャネルに近接する酸化物半導体層の端部が、チャネルに近接かつ酸化物半導体層と直接接するソース−ドレイン電極の端部よりも外部に位置するように制御することが挙げられる。
【００５０】
例えば酸化物半導体層４は、スパッタリング法にてスパッタリングターゲットを用い、例えばＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。以下、スパッタリングターゲットを単に「ターゲット」ということがある。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。また、塗布法などの化学的成膜法によって酸化物を形成しても良い。
【００５１】
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、組成ズレが少なく、所望の成分組成の薄膜を形成することができる。具体的には、Ｉｎ、Ｇａ、Ｓｎ、およびＯを有し、かつＩｎ、ＧａおよびＳｎの合計に対する各金属元素の原子数比が上記式（１）〜（３）の全てを満たすターゲットを用いることが推奨される。
【００５２】
上記ターゲットは、例えば粉末焼結法によって製造することができる。
【００５３】
上記ターゲットを用いてスパッタリング法で酸化物半導体層４を成膜する場合、前述した成膜時のガス圧の他に、酸素の分圧、ターゲットへの投入パワー、基板温度、ターゲットと基板との距離であるＴ−Ｓ間距離などを適切に制御することが好ましい。
【００５４】
具体的には、例えば、下記スパッタリング条件で成膜することが好ましい。
【００５５】
酸素添加量は、半導体として動作を示すよう、前記酸化物半導体層のキャリア密度は１×１０15〜１０17／ｃｍ3の範囲内となるように酸素量を添加することが好ましい。最適な酸素添加量はスパッタリング装置、ターゲットの組成、薄膜トランジスタ作製プロセスなどに応じて、適切に制御すれば良い。後記する実施例では、添加流量比で１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％とした。
【００５６】
成膜パワー密度は高い程良く、ＤＣまたはＲＦでおおむね２．０Ｗ／ｃｍ2以上に設定することが推奨される。ただし成膜パワー密度が高すぎると酸化物ターゲットに割れや欠けが生じて破損することがあるため、上限は５０Ｗ／ｃｍ2程度である。
【００５７】
成膜時の基板温度は、おおむね室温〜２００℃の範囲内に制御することが推奨される。
【００５８】
酸化物半導体層４の好ましい膜厚は、おおむね、１０ｎｍ以上、更には２０ｎｍ以上とすることができ、２００ｎｍ以下、更には１００ｎｍ以下とすることができる。
【００５９】
酸化物半導体層４を形成した後、ウェットエッチングによりパターニングを行う。パターニングの直後には、酸化物半導体層４の膜質改善のための熱処理としてプレアニールを行うことが好ましい。これにより、酸化物半導体層中の欠陥量を抑制することができ、上述したオン電流や電界効果移動度を高めることができ、トランジスタ性能を向上することができる。プレアニールとして、例えば、水蒸気雰囲気または大気雰囲気にて、２５０〜４００℃で１０分〜３時間の範囲で行うことが挙げられ、特には３５０〜４００℃で３０〜６０分行うことが好ましい。
【００６０】
次いで、エッチストップ層９を形成する。エッチストップ層９の形成方法は特に限定されず、通常用いられる方法を採用することができる。また、エッチストップ層９の種類も特に限定されず、汎用されているものを用いることができる。例えばＳｉＯｘ膜などが用いられる。
【００６１】
ここで、実施形態１のＴＦＴでは、図１および図２に示す通りエッチストップ層９にコンタクトホール７を形成する。図３〜６に示すＴＦＴでは、エッチストップ層９をパターニングにより形成し、チャネル部分にエッチストップ層９を残すが、コンタクトホールは形成しない。
【００６２】
上記エッチストップ層９を形成後であって、下記のソース−ドレイン電極５の形成前に、酸化物半導体層４の酸化物表面のダメージ回復のために、必要に応じて熱処理（２００℃〜３００℃）やＮ2Ｏプラズマ処理を施してもよい。
【００６３】
次いでソース−ドレイン電極５を形成する。ソース−ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極と同様のＡｌ、ＭｏやＣｕなどの金属または合金を用いてもよい。
【００６４】
ソース−ドレイン電極５は次の様にして形成することができる。例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、フォトリソグラフィによりパターニングし、ウェットエッチングを行って電極を形成することができる。
【００６５】
ソース−ドレイン電極５の形状は、実施形態１では、図１の通り正方形に近いが、実施形態２や従来構造を示す図３や図５ではチャネル長方向に長くなっている。
【００６６】
上記ソース−ドレイン電極５の形成後であって、下記の保護膜６の形成前に、酸化物半導体層４の酸化物表面のダメージ回復のために、必要に応じて熱処理（２００℃〜３００℃）やＮ2Ｏプラズマ処理を施してもよい。
【００６７】
次に、保護膜６をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。前述したように本発明では、ＳｉＮｘ（シリコン窒化膜）を含む保護膜６を用いるのがよい。具体的には、シリコン窒化膜、シリコン酸窒化膜などが挙げられ、これらは単独で用いても良いし、併用しても良いし、これらを積層して用いることもできる。或いは、後述する実施例に示すように上層をＳｉＮｘ、下層をＳｉＯｘ（シリコン酸化膜）とした積層膜を用いても良い。
【００６８】
保護膜６の形成後、前述した２００℃以上の温度で熱処理するポストアニールを行う。
【実施例】
【００６９】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００７０】
実施例１
以下、上述した本発明の実施形態１および２、従来構造をそれぞれ示す図１と２、図３と４、図５と６のＴＦＴを作製して、構造の違いがＴＦＴ特性、特に移動度に及ぼす影響を検討した。
【００７１】
尚、以下の実施例では、ＴＦＴ構造の違いによって工程は変化しないので、実施形態１を中心に説明を行う。実施形態２と従来構造のＴＦＴの製造工程は、特に記載しない限り、この実施形態１と同じである。
【００７２】
まず、ガラス基板１（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３として膜厚が２００ｎｍのＳｉＯ2膜を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタリング法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．９６１２７Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａの条件で成膜した。
【００７３】
次に、金属元素（Ｉｎ、Ｇａ、Ｓｎ）の合計量を１００原子％としたときに下記組成を満たす酸化物半導体層（Ｉｎ−Ｇａ−Ｓｎ−Ｏ膜、膜厚４０ｎｍ）４を成膜した。
Ｉｎ：Ｇａ：Ｓｎ＝４２．７原子％：２６．７原子％：３０．６原子％
【００７４】
詳細には、下記の通り、上記酸化物半導体層４と同じ組成を有する各スパッタリングターゲットを用い、スパッタリング法にて下記条件で成膜した。
スパッタリング装置：株式会社アルバック製「ＣＳ−２００」
基板温度：室温
ガス圧：１ｍＴｏｒｒ
キャリアガス：Ａｒ
酸素分圧：１００×Ｏ2／（Ａｒ＋Ｏ2）＝４体積％
成膜パワー密度：２．５５Ｗ／ｃｍ2
使用スパッタリングターゲットのＩｎ：Ｇａ：Ｓｎ＝４２．７原子％：２６．７原子％：３０．６原子％
【００７５】
尚、酸化物半導体層の金属元素の各含有量の分析は、ガラス基板上に膜厚４０ｎｍの各酸化物半導体層を上記と同様にしてスパッタリング法で形成した試料を別途用意して行った。該分析は、型番：ＣＩＲＯＳ  ＭａｒｋＩＩ（株式会社リガク製）を用い、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）発光分光法により行った。
【００７６】
上記のようにして酸化物半導体層４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャントとして、関東化学株式会社製「ＩＴＯ−０７Ｎ」を使用した。本実施例では、実験を行ったすべての酸化物半導体層について、ウェットエッチングによる残渣はなく、適切にエッチングできたことを確認している。
【００７７】
上記の通り、酸化物半導体層４をパターニングした後、膜質を向上させるためにプレアニールを行った。プレアニールは、大気雰囲気にて３５０℃で１時間行った。
【００７８】
前記プレアニールの後、エッチストップ層９としてシリコン酸化膜（ＳｉＯｘ、膜厚１００ｎｍ）を前記酸化物半導体層４の上に成膜した。上記シリコン酸化膜の成膜は、Ｎ2ＯおよびＳｉＨ4の混合ガスを用い、プラズマＣＶＤ法で行った。成膜条件は、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。上記シリコン酸化膜の成膜後、フォトリソグラフィおよびドライエッチングによりエッチストップ層９のパターニングを行った。このとき実施形態１では、図１、２に示す通りコンタクトホール７も同時に形成した。
【００７９】
次に、ソース−ドレイン電極５を形成するため、膜厚２００ｎｍの純Ｍｏ膜を、スパッタリング法によって上記エッチストップ層９の上に成膜した。上記純Ｍｏ膜の成膜条件は、投入パワー：ＤＣ３００Ｗ（成膜パワー密度：３．８Ｗ／ｃｍ2）、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒ、基板温度：室温とした。
【００８０】
次いで、フォトリソグラフィおよびウェットエッチングにより、ソース−ドレイン電極５のパターニングを行った。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液であって液温が４０℃の混酸エッチャントを用いた。尚、本実施例では、基板上面からみたときの、このソース−ドレイン電極の線幅を変えることによって、表１に示す最短距離ｄが種々のＴＦＴ構造を得た。
【００８１】
このようにしてソース−ドレイン電極５を形成した後、薄膜トランジスタを保護するための保護膜６として、膜厚１００ｎｍのＳｉＯｘ膜と膜厚１５０ｎｍのＳｉＮｘ膜を積層させた合計膜厚が２５０ｎｍの積層膜をプラズマＣＶＤ法で形成した。上記ＳｉＯ2膜の形成にはＳｉＨ4、Ｎ2、およびＮ2Ｏの混合ガスを用い、上記ＳｉＮｘ膜の形成にはＳｉＨ4、Ｎ2、およびＮＨ3の混合ガスを用いた。いずれの場合も成膜条件を、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａとした。
【００８２】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのスルーホール８を形成した。その後、ポストアニールとして、窒素雰囲気で２６０℃、３０分の熱処理を行った。
【００８３】
上記の通り作製した薄膜トランジスタは、チャネル長Ｌが２０μｍ、チャネル幅Ｗが２００μｍであった。該薄膜トランジスタを用いて、下記の通り評価を行った。尚、本発明の薄膜トランジスタの酸化物半導体層が導体領域を有していることは、後に説明する。
【００８４】
最短距離ｄの測定
酸化物半導体層のチャネルに近接する端部ｘと、ソース−ドレイン電極の、チャネルに近接かつ酸化物半導体層と直接接する端部ｙとの間の最短距離ｄは、実施形態１、２、従来構造の各上面図である図１、図３、図５において、各ｄの距離を測定した。本実施例では、パターニングされた酸化物半導体層４の端部が、酸化物半導体層と直接接するソース−ドレイン電極５の端部よりも外側にあるとき、ｄは正の値とし、内側にあるとき、ｄは負の値とした。
【００８５】
上記ＴＦＴについて、以下の特性を調べた。
【００８６】
（１）トランジスタ特性の測定
トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）の測定はＡｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｙ社製「ＨＰ４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温
【００８７】
（２）しきい値電圧（Ｖｔｈ）
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各薄膜トランジスタのしきい値電圧を測定した。
【００８８】
（３）電界効果移動度μＦＥ
電界効果移動度μＦＥは、トランジスタ特性からＶｇ＞Ｖｄ−Ｖｔｈである飽和領域にて、ドレイン電流とゲート電圧の関係式、Ｉｄ＝ μＦＥ×Ｃｏｘ×Ｗ×(Ｖｇｓ−Ｖｔｈ)2／２Ｌ、より導出した。該関係式において、Ｖｇｓ:ゲート電圧、Ｖｄ:ドレイン電圧、Ｉｄ:ドレイン電流、Ｌ：チャネル長、Ｗ:チャネル幅、Ｃｏｘ:ゲート絶縁膜の静電容量、μＦＥ:電界効果移動度、Ｖｔｈ：しきい値電圧である。本実施例では、線形領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の傾きから、電界効果移動度μＦＥを導出している。電界効果移動度は高い程よく、本実施例では４０ｃｍ2／Ｖｓを基準とし、それ以上を合格とした。
【００８９】
（４）Ｓ値
Ｓ値はＩｄ−Ｖｇ特性より、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値であり、低いほど良好な特性であることを示す。このＳ値は、０．４５Ｖ／ｄｅｃａｄｅ以下であることが好ましく、より好ましくは０．４０Ｖ／ｄｅｃａｄｅ以下である。
【００９０】
これらの結果を表１に併記する。
【００９１】
【表１】
2016225505.tif 000003
【００９２】
表１から次のことがわかる。Ｎｏ．１〜４および６〜９に示す本発明の実施形態１、２の通り、ｄが正の値、即ち、薄膜トランジスタを基板の上面からみたときに、チャネルに近接する酸化物半導体層の端部が、上記酸化物半導体層と直接接するソース−ドレイン電極の端部よりも外部に位置し、かつ上記ｄが３μｍ以上、１００μｍ以下の範囲内にあれば、移動度は４０ｃｍ2／Ｖｓ以上であって、従来よりも十分に高い移動度を達成できることが分かった。これに対して、Ｎｏ．１１〜１５の通りｄが負の値の場合や、Ｎｏ．５の通りｄがゼロの場合、Ｎｏ．１０の通りｄは正の値であるが３μｍ以上、１００μｍ以下の範囲外である場合、ＴＦＴは高移動度化しなかった。
【００９３】
実施例２
保護膜６の種類を、表２に示す通りとする以外は、実施例１と同様にして薄膜トランジスタを作製した。この実施例２では、実施形態１、実施形態２および従来構造のいずれも最短距離ｄ＝１５μｍで一定とした。また、ＳｉＯｘ単独膜の形成は、プラズマＣＶＤ法にて、ＳｉＨ4、Ｎ2、およびＮ2Ｏの混合ガスを用い、成膜パワー密度：０．３２Ｗ／ｃｍ2、成膜温度：１５０℃、成膜時のガス圧：１３３Ｐａの条件で行った。またＡｌ2Ｏ3膜の形成は、反応性スパッタ法にて、アルゴンと酸素の混合ガスを用い、スパッタ成膜パワー密度：１．３６Ｗ／ｃｍ2、成膜温度：室温、成膜時のガス圧：２ｍＴｏｒｒの条件で行った。尚、上記保護膜のうち、水素含有量が最も多いのはＳｉＮｘ、その次がＳｉＯｘであり、Ａｌ2Ｏ3についてはほぼゼロであることを別途確認している。
【００９４】
得られた薄膜トランジスタを用い、実施例１と同様にして特性の評価を行った。これらの結果を表２に併記する。
【表２】
2016225505.tif 000004
【００９５】
表２から次のことがわかる。Ｎｏ．１、４および７の通り、保護膜がＳｉＮｘを含むものは高移動度を達成できた。これに対し、Ｎｏ．２、３、５、６、８および９の通り、保護膜がＳｉＮｘを含まない場合には、高移動度を達成できなかった。
【００９６】
高移動度が得られた実施形態１のＴＦＴについて、ドレイン電流の経路を調べた。詳細には、上記ＴＦＴを用い、電流を加えたときのサーマルイメージ解析を行い、ＴＦＴオン時の発熱をマッピングした。図７は、前記図１におけるサーマルイメージ観察領域Ｄを示す概略上面図である。尚、図７では上記観察領域を明確にするため、図１におけるエッチストップ層９を図示していない。上記サーマルイメージ解析の結果を図８に示す。図８（ａ）は、酸化物半導体層として、本発明で推奨されるＩｎ−Ｇａ−Ｓｎ系酸化物半導体層を用いた例の結果を示しており、図８（ｂ）は、酸化物半導体層としてＩＧＺＯ膜を用いた例の結果を示している。図８（ａ）、図８（ｂ）においては、温度分布をグレースケール（濃淡）で表示する。温度が高い部分ほど、淡く表示される。
【００９７】
上記図８の結果から、特に図８（ａ）の通り、酸化物半導体層として本発明のＩｎ−Ｇａ−Ｓｎ系酸化物半導体層を用いた場合、チャネル上下端から酸化物半導体層のパターンエッジにかけて発熱していることが確認され、電流経路が確認された。これは図８（ｂ）の通りＩＧＺＯ薄膜を用いたＴＦＴと比較して、熱分布が異なることから明らかである。
【００９８】
上記結果を含むデータから、本発明者らは、高移動度化にはＴＦＴレイアウトが重要であると結論づけた。保護膜がソース−ドレイン電極に妨げられずに酸化物半導体層と重なり、ポストアニールの工程で水素が酸化物半導体層に注入されることが重要であると考えられる。尚、前述の通り、上記保護膜と酸化物半導体層は、直接重なっている他、エッチストップ層を介していてもよい。
【００９９】
本発明の実施形態１、２を示す図１〜４のＴＦＴでは、高移動度が得られた。その理由として次のことが考えられる。保護膜から酸化物半導体層の端部へ水素が十分に拡散した本発明の酸化物半導体層は、水素がドナーとなってキャリア密度が増加するため、導体化しやすくなる。特に、酸化物半導体層のパターンエッジは保護膜からの水素拡散が集中するため、導体化しやすいと考えられる。
【０１００】
前記の表１や表２には示していないが、本発明の酸化物半導体層の電気抵抗率は、大気中３５０℃、１時間のプリアニール後に１０〜２０Ωｃｍを示す。一方、薄膜トランジスタの酸化物半導体のパターンエッジを切り取って直接測定することはできないが、本発明の酸化物半導体層は、水素拡散を促進した場合、０．１Ωｃｍ以下の導体膜になることが分かっている。一方、従来構造を示す図５、６のＴＦＴで高移動度化を全く実現できなかった理由として、保護膜から酸化物半導体層の端部への水素拡散が十分でなかったことが挙げられる。
【符号の説明】
【０１０１】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  酸化物半導体層
５  ソース−ドレイン電極
６  保護膜
７  コンタクトホール
８  スルーホール
９  エッチストップ層
Ｄ  サーマルイメージ観察領域
【図１】
2016225505.tif 000005
【図２】
2016225505.tif 000006
【図３】
2016225505.tif 000007
【図４】
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【図５】
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【図６】
2016225505.tif 000010
【図７】
2016225505.tif 000011
【図８】
2016225505.tif 000012