(57)【要約】【課題】ピラートランジスタの形状のばらつきを低減し、特性のばらつきの少ない半導体装置を提供する。【解決手段】半導体装置は、素子形成領域に配置され、第1直線方向に隣接して配置された複数の導電膜ピラーと、複数の導電膜ピラーの上部に設けられた拡散層と、拡散層の上方に設けられた第1配線と、拡散層と、第1配線とを電気的に接続するコンタクトプラグと、複数の導電膜ピラーの一方の端部に第１直線方向に隣接して配置された絶縁膜ピラーと、複数の導電膜ピラーのうち他方の端部に第1直線方向に配置された追加ピラーと、を備え、複数の導電膜ピラーは、それぞれ、側面にゲート絶縁膜を介してゲート電極が形成されており、複数の導電膜ピラーは、互いのゲート電極が接触するように隣接して配置され、絶縁膜ピラーは、側面にゲート電極が形成され、絶縁膜ピラーと、複数の導電膜ピラーの一方の端部とは、互いのゲート電極が接触するように隣接して配置されている。【選択図】図１
2016042539.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域によって区画された素子形成領域と、
前記素子形成領域に配置され、第1直線方向に隣接して配置された複数の導電膜ピラーと、
前記複数の導電膜ピラーの上部に設けられた拡散層と、
前記拡散層の上方に設けられた第1配線と、
前記拡散層と、前記第1配線とを電気的に接続するコンタクトプラグと、
前記複数の導電膜ピラーの一方の端部に前記第１直線方向に隣接して配置された絶縁膜ピラーと、
前記複数の導電膜ピラーのうち他方の端部に前記第1直線方向に配置された追加ピラーと、
を備え、
前記複数の導電膜ピラーは、それぞれ、側面にゲート絶縁膜を介してゲート電極が形成されており、前記複数の導電膜ピラーは、互いの前記ゲート電極が接触するように隣接して配置され、
前記絶縁膜ピラーは、側面にゲート電極が形成され、前記絶縁膜ピラーと、前記複数の導電膜ピラーの前記一方の端部とは、互いの前記ゲート電極が接触するように隣接して配置されている、
ことを特徴とする半導体装置。
【請求項２】
前記追加ピラーは、前記複数の導電膜ピラーの前記他方の端部に接触するように隣接して形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記追加ピラーは、前記複数の導電膜ピラーの前記他方の端部から離間して形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記追加ピラーは、前記第１配線と接続されていない導電膜ピラーである、
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記追加ピラーは、絶縁膜ピラーである、
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の導電膜ピラーは、前記第１直線方向と垂直な方向である第２直線方向の側面に絶縁膜ピラーが配置されている、
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１直線方向に隣接して配置された絶縁膜ピラーの他方の端部に複数の前記導電膜ピラーをさらに備える、
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１直線方向と平行する第３直線方向に隣接して配置された複数の前記導電膜ピラーをさらに備える、
ことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
同一直線方向に隣接して配置された複数の前記導電膜ピラーからなる導電膜ピラー群を複数備える、
ことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、プレーナ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを微細化する技術は、物理的な限界に達してきている。半導体装置をさらに微細化する技術として、３次元構造を有するＭＯＳトランジスタが提案されている。
【０００３】
３次元構造を有するトランジスタは、例えばシリコン基板を柱状（ピラー）の部分を残して掘り込み、掘り込んだシリコンピラーの周囲にシリコン酸化膜、およびゲートポリシリコン膜を形成し、シリコン基板と、ピラー先端部とにイオンを注入することで構成されたピラー形状を有する縦型のＭＯＳトランジスタ（以下、ピラートランジスタと呼ぶ）である。関連技術として、特許文献１には、ピラートランジスタを備える半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１３１７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ピラートランジスタの形状ばらつきの発生を低減した、特性のばらつきの少ない半導体装置の登場が望まれる。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、素子分離領域によって区画された素子形成領域と、前記素子形成領域に配置され、第1直線方向に隣接して配置された複数の導電膜ピラーと、前記複数の導電膜ピラーの上部に設けられた拡散層と、前記拡散層の上方に設けられた第1配線と、前記拡散層と、前記第1配線とを電気的に接続するコンタクトプラグと、前記複数の導電膜ピラーの一方の端部に前記第１直線方向に隣接して配置された絶縁膜ピラーと、前記複数の導電膜ピラーのうち他方の端部に前記第1直線方向に配置された追加ピラーと、を備え、前記複数の導電膜ピラーは、それぞれ、側面にゲート絶縁膜を介してゲート電極が形成されており、前記複数の導電膜ピラーは、互いの前記ゲート電極が接触するように隣接して配置され、前記絶縁膜ピラーは、側面にゲート電極が形成され、前記絶縁膜ピラーと、前記複数の導電膜ピラーの前記一方の端部とは、互いの前記ゲート電極が接触するように隣接して配置されている。
【発明の効果】
【０００７】
ピラートランジスタの形状ばらつきの発生を低減し、特性のばらつきの少ない半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る半導体装置のレイアウトを示す平面図である。
【図２】（ａ）は、図１に示した平面図のＡ−Ａ’線の断面図である。（ｂ）は、図１に示した平面図のＢ−Ｂ’線の断面図である。（ｃ）は、図１に示した半導体装置の回路図である。
【図３】本発明の第２実施形態に係る半導体装置のレイアウトを示す平面図である。
【図４】（ａ）は、図３に示した平面図のＣ−Ｃ’線の断面図である。（ｂ）は、図３に示した平面図のＤ−Ｄ’線の断面図である。（ｃ）は、図３に示した半導体装置の回路図である。
【図５】（ａ）は、図１、および図３に示した半導体装置の第１変形例を示す平面図である。（ｂ）は、図１、および図３に示した半導体装置の第２変形例を示す平面図である。
【図６】（ａ）は、本発明の第３実施形態に係る半導体装置のレイアウトを示す平面図である。（ｂ）は、（ａ）に示した半導体装置の回路図である。
【図７】（ａ）は、図６に示した半導体装置の変形例のレイアウトを示す平面図である。（ｂ）は、（ａ）に示した半導体装置の回路図である。
【図８Ａ】第４実施形態に係る半導体装置のレイアウトの一例を示す平面図である。
【図８Ｂ】図８Ａに示した平面図のＥ−Ｅ’線の断面図である。
【図８Ｃ】図８Ａに示した半導体装置を示す回路図である。
【図９Ａ】図８Ａに示した半導体装置の変形例を示す平面図である。
【図９Ｂ】図９Ａに示した半導体装置を示す回路図である。
【図１０Ａ】本発明の第５実施形態に係る半導体装置のレイアウトを示す平面図である。
【図１０Ｂ】図１０Ａに示した半導体装置のレイアウト設計時の拡散層の配置を示す平面図である。
【図１０Ｃ】図１０Ａに示した半導体装置の、Ｍ１配線のレイアウトを示す平面図である。
【図１０Ｄ】図１０Ａに示した半導体装置の、導電膜ピラー、絶縁膜ピラーのレイアウトを示す平面図である。
【図１０Ｅ】図１０Ａに示した半導体装置を示す回路図である。
【図１１Ａ】本発明に係る絶縁膜ピラーの変形例であるハイブリッドピラーのレイアウトを示す平面図である。
【図１１Ｂ】導電膜ピラーと、ハイブリッドピラーが接触し隣接して形成されていることを示す断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。なお、同様な内容については繰り返しの煩雑を避けるために、適宜説明を省略する。
【００１０】
［１．第１実施形態に係る半導体装置］
まず第１実施形態に係る半導体装置について説明する。図１は、第１実施形態に係る半導体装置のレイアウトの一例を示す平面図である。図２（ａ）は、図１に示した平面図におけるＡ−Ａ’線の断面図である。図２（ｂ）は、図１に示した平面図におけるＢ-Ｂ’線の断面図である。図２（ｃ）は、第１実施形態に係る半導体装置の回路図である。
【００１１】
図１を参照すると、第１実施形態に係る半導体装置は、導電膜ピラー１０２ａ〜１０２ｄと、絶縁膜ピラー１０４と、活性領域１０６と、ゲート配線１０８ａと、電源配線１０８ｂと、ソース／ドレイン配線１０８ｃと、ソース／ドレインコンタクト１１０と、を備えている。
【００１２】
導電膜ピラー１０２ａ〜１０２ｄは、Ｙ方向において同一の直線方向に隣接するように形成されている。また、導電膜ピラー１０２ａは、Ｙ方向において導電膜ピラー１０２ｂが接する側面と対向する他方の側面に絶縁膜ピラー１０４が隣接して配置されている。導電膜ピラー１０２ａ〜１０２ｄは、Ｙ方向と直交するＸ方向において両側面に絶縁膜ピラー１０４が隣接して形成されている。したがって、絶縁膜ピラー１０２ａ〜１０２ｄは、絶縁膜ピラー１０４によって挟まれた領域に形成されている。
【００１３】
次に図２（ａ）、および図２（ｂ）を参照し、第１実施形態に係る半導体装置を構成する各要素について説明する。図２（ａ）、および図２（ｂ）を参照すると、導電膜ピラー１０２ａは、ゲート絶縁膜１１４と、ゲート電極１１６と、上部拡散層１１８と、を有している。絶縁膜ピラー１０４は、側面にゲート電極１１６が形成されている。
【００１４】
まず導電膜ピラー１０２ａ〜１０２ｄ、および絶縁膜ピラー１０４を形成する方法の一例について説明する。導電膜ピラー１０２ａ〜１０２ｄを形成するためには、まずシリコン基板等の半導体基板から、例えばドライエッチングによってピラー部を形成し、そのピラー部を覆うようにゲート絶縁膜１１４を形成する。そして、ピラー部の側面に形成されているゲート絶縁膜１１４上にゲート電極１１６を形成することでトランジスタのチャネル部を形成する。次いでピラー部の先端部にイオンを注入することで上部拡散層１１８を形成する。
【００１５】
次に絶縁膜ピラー１０４を形成する方法について説明する。絶縁膜ピラー１０４は、ＳＴＩ（Shallow Trench Isolation：素子分離領域）をピラー状にエッチングして形成する絶縁膜である。すなわち、導電膜ピラー１０２ａ〜１０２ｄは、ＳＴＩによって挟まれた領域に形成されている。また絶縁膜ピラー１０４の側面は、ゲート電極１１６で覆われている。そのため、導電膜ピラー１０２ａ〜１０２ｄと、絶縁膜ピラー１０４とは、互いのゲート電極を接触させることによって電気的に接続することができる。絶縁膜ピラー１０４は、導電膜ピラー１０２ａ〜１０２ｄと同じ形状であってもよいし、異なる形状であってもよい。また絶縁膜ピラー１０４を複数備えている場合、それぞれの絶縁膜ピラーの形状が異なっていてもよい。絶縁膜ピラーの形状を変えることで、ゲート電極の物理的な接触を制御することができる。
【００１６】
次に図２（ａ）を参照し、図１に示した半導体装置のＸ方向における断面図を説明する。図２（ａ）を参照すると、導電膜ピラー１０２ａと、絶縁膜ピラー１０４とは、ゲート電極１１６が接触するように形成されている。そのため、導電膜ピラー１０２ａと、絶縁膜ピラー１０４とは、Ｘ方向において電気的に接続した構造を有している。これは、導電膜ピラー１０２ｂ〜１０２ｄについても同様である。すなわち、導電膜ピラー１０２ａ〜１０２ｄのそれぞれは、Ｘ方向において両側面に絶縁膜ピラー１０４が接触するように隣接して形成されているため、Ｘ方向におけるピラーのパターンが均一である。
【００１７】
シリコン基板中において、絶縁膜ピラー１０４（ＳＴＩ）によって区画された領域には、活性領域１０６が形成されている。また、導電膜ピラー１０２ａと、シリコン基板、すなわち、活性領域１０６との接触部分には、下部拡散層１２０が形成されている。下部拡散層１２０は、基板がシリコン基板の場合、例えばｎ型不純物であるヒ素をイオン注入することで形成することができる。
【００１８】
ソース／ドレイン配線１０８ｃは、上部拡散層１１８の上方に形成されている。また、ソース／ドレイン配線１０８ｃは、半導体装置のドレイン、およびソースの一方と接続されている。さらに、ソース／ドレイン配線１０８ｃと、上部拡散層１１８とは、導電性のコンタクプラグ１１２を介して電気的に接続されている。すなわち、上部拡散層１１８は、ソース／ドレイン配線１０８ｃ、およびコンタクトプラグ１１２を介して半導体装置のドレイン、およびソースの一方と接続される。すなわち、導電膜ピラー１０２ａは、ピラートランジスタとして機能する。
【００１９】
次に図２（ｂ）を参照し、図１に示した半導体装置のＹ方向における断面図を説明する。図２（ｂ）には、導電膜ピラー１０２ａ〜１０２ｄと、３個の絶縁膜ピラー１０４と、活性領域１０６と、電源配線１０８ｂと、ソース／ドレインコンタクト１１０と、が示されている。
【００２０】
電源配線１０８ｂは、半導体装置に電源を供給する配線である。電源配線１０８ｂは、半導体装置のドレイン、およびソースのうち上部拡散層１１８と接続されていない他方と接続される。また電源配線１０８ｂは、ソース／ドレインコンタクト１１０を介して、シリコン基板、すなわち、活性領域１０６と接続した構造を有している。ソース／ドレインコンタクト１１０と、活性領域１０６との接触部には拡散領域１２０が形成されている。拡散領域１２０は、半導体基板がシリコン基板である場合、例えばボロンをイオン注入することで形成することができる。拡散領域１０６は、ソース／ドレインコンタクト１１０を介して、電源配線１０８ｂと電気的に接続している。電源配線１０８ｂは、ソース／ドレインコンタクト１１０を介して拡散領域１２０に電位を給電する。
【００２１】
導電膜ピラー１０２ａ〜１０２ｄと、３個の絶縁膜ピラーとは、Ｙ方向において、ゲート電極１１６を介して電気的に接続した構造を有している。導電膜ピラー１０２ｂ、および１０２ｃは導電膜ピラー１０２ａと同様にコンタクトプラグ１１２を介してソース／ドレイン配線１０８ｃと接続されているためピラートランジスタとして機能する。すなわち、第１実施形態の半導体装置は、導電膜ピラー１０２ａ〜１０２ｃの３個の導電膜ピラーからなるピラートランジスタである。
【００２２】
一方、導電膜ピラー１０２ｄには、コンタクトプラグ１１２が形成されておらず、導電膜ピラー１０２ｄが有する上部拡散層１１８は、ソース／ドレイン配線１０８ｃとは接続されていない。すなわち、導電膜ピラー１０２ｄは、ピラートランジスタとしては機能しないダミーの導電膜ピラーである。導電膜ピラー１０２ｃに隣接して導電膜ピラー１０２ｄを形成することによって、ピラートランジスタとして機能する導電膜ピラー１０２ａ〜１０２ｃのＹ方向におけるパターンを均一にすることができる。
【００２３】
すなわち、導電膜ピラー１０２ａ〜１０２ｃには、周囲を囲うように絶縁膜ピラー１０４が隣接して形成され、かつ導電膜ピラー１０２ｃにはダミーの導電膜ピラー１０２ｄが隣接して形成されている。したがって導電膜ピラー１０２ａ〜１０２ｃは、Ｘ方向、およびＹ方向において、ピラーのパターンが均一に形成されている。そのため、製造工程において、光近接効果によって発生する導電膜ピラー１０２ａ〜１０２ｃの形状のばらつきを低減することができる。すなわち、半導体装置に個々に発生する特性のばらつきを低減することができる。
【００２４】
また本発明に係る半導体装置は、絶縁膜ピラー１０４のうち、一方の端の絶縁膜ピラー１０４のゲート電極１１６には、ゲートコンタクトプラグ１２２を介して図示しないゲート配線１０８ａと接続されている。ゲート配線１０８ａは、半導体装置の制御信号を供給する配線である。本発明の半導体装置は、ゲート配線１０８ａが供給する制御信号に基づき導通状態を制御する。ゲート配線１０８ａは、図１が示すように、端部に存在する二つの絶縁膜ピラー１０４のゲート電極１１６上に設けられたゲートコンタクトプラグ１２２を介して接続される。
【００２５】
図２（ｃ）は、第１実施形態の半導体装置を簡略的に示した回路図である。第１実施形態の半導体装置が備えるゲート配線１０８ａと、電源配線１０８ｂと、ソース／ドレイン配線１０８ｃとは、それぞれ図２（ｃ）が示すトランジスタ回路のように機能する。
【００２６】
［２．第２実施形態に係る半導体装置］
図３は、本発明の第２実施形態に係る半導体装置のレイアウトを示す平面図である。図４（ａ）は、図３に示した平面図におけるＣ−Ｃ’線の断面図である。図４（ｂ）は、図３に示した平面図におけるＤ−Ｄ’線の断面図である。図４（ｃ）は、第２実施形態に係る半導体装置の回路図である。以下、図３、および図４を適宜参照し、第２実施形態に係る半導体装置について説明する。
【００２７】
図３を参照すると、第２実施形態の半導体装置は、導電膜ピラー１０２ｄが導電膜ピラー１０２ｃから離間して形成されている点、Ｘ方向における絶縁膜ピラー１０４が導電膜ピラー１０２ａ〜１０２ｃから離間して形成されている点において第１実施形態の半導体装置とは異なっている。
【００２８】
図４（ａ）を参照すると、導電膜ピラー１０２ａの両サイドの絶縁膜ピラー１０４が、導電膜ピラー１０２ａから離間して形成されていることが示されている。図４（ｂ）を参照すると、導電膜ピラー１０２ｄが導電膜ピラー１０２ｃから離間して形成されていることが示されている。この時、それぞれの離間距離は、同じであることが好ましい。
【００２９】
第２実施形態の半導体装置は、絶縁膜ピラー１０４を導電膜ピラー１０２ａ〜１０２ｃから離間して形成し、導電膜ピラー１０２ｄを導電膜ピラー１０２ｃから離間して形成することによって、第１実施形態の半導体装置よりもゲート容量を低減することができる。すなわち、第２実施形態の半導体装置は、第１実施形態の半導体装置と比べて高周波動作に有利である。
【００３０】
一方、第２実施形態の半導体装置のピラーの形成パターンは、第１実施形態の半導体装置と比べると不均一である。したがって半導体装置の特性のばらつきの低減という観点では、第２実施携帯の半導体装置は、第１実施形態の半導体装置と比べて、劣っている可能性がある。しかしながら第２の実施形態の半導体装置も、絶縁膜ピラー１０４、および導電膜ピラー１０２ｄは、それぞれ導電膜ピラー１０２ａ〜１０２ｃから離間してはいるが、導電膜ピラー１０２ａ〜１０２ｃを囲うように形成されている。すなわち、第２の実施形態の半導体装置は、関連技術と比べれば特性のばらつきを低減する効果を有している。
【００３１】
図４（ｃ）は、第２実施形態の半導体装置を簡略的に示した回路図である。第２実施形態の半導体装置が備えるゲート配線１０８ａと、電源配線１０８ｂと、ソース／ドレイン配線１０８ｃとは、それぞれ図４（ｃ）が示すトランジスタ回路のように機能する。
【００３２】
［３．第２実施形態に係る半導体装置の変形例］
次に図５を参照して、第２実施形態の変形例の半導体装置について説明する。
【００３３】
図５（ａ）を参照すると、図５（ａ）に示した半導体装置は、第１直線方向に位置する導電膜ピラー１０２ａ〜１０２ｃと、第１直線方向とは異なる第２直線方向に位置する導電膜ピラー１０２ｄ〜１０２ｆと、を備えている。第１直線方向と、第２直線方向とは平行であることが好ましい。図５（ａ）に示した半導体装置は、導電膜ピラー１０２ａ〜１０２ｃと、導電膜ピラー１０２ｄ〜１０２ｆとは、離間して形成されている。
【００３４】
導電膜ピラー１０２ａ〜１０２ｃと、導電膜ピラー１０２ｄ〜１０２ｆとは、第２実施形態の半導体装置と同様に、他の導電膜ピラー、および絶縁膜ピラー１０４によって周囲を囲われた構造を有している。したがって、第１直線方向と、第１直線方向とは異なる第２直線方向とに導電膜ピラーを備える半導体装置であっても、上記のように形成することによって、導電膜ピラー１０２ａ〜１０２ｆの形状のばらつきを低減することができる。すなわち、半導体装置の特性のばらつきを低減することができる。
【００３５】
次に図５（ｂ）を参照する。図５（ｂ）に示した半導体装置は、導電膜ピラー１０２ａ〜１０２ｃと、導電膜ピラー１０２ｄ〜１０２ｆとが、接触するように隣接して形成されている。
【００３６】
図５（ｂ）の半導体装置は、導電膜ピラー１０２ａ〜１０２ｃと、導電膜ピラー１０２ｄ〜１０２ｆとが、接触するように隣接して形成されているため、図５（ａ）の半導体装置に比べて、ピラーのパターンが密である。すなわち、図５（ｂ）の半導体装置は、図５（ａ）の半導体装置に比べて、光近接効果によって発生する導電膜ピラーの形状のばらつきを低減することができる。すなわち、図５（ｂ）の半導体装置は、図５（ａ）に示した半導体装置に比べて、特性のばらつきを低減することができる。ただし、  導電膜ピラー１０２ａ〜１０２ｃと、導電膜ピラー１０２ｄ〜１０２ｆとを離間して形成した図５（ａ）の方が図５（ｂ）の半導体装置よりもゲート容量は小さいため高周波動作に有利である。なお、第１直線方向、および第２直線方向に導電膜ピラーを備えている例について説明したが、これは本発明を限定するものではない。本発明の半導体装置は、さらに複数の直線方向に導電膜ピラーを備えていてもよい。
【００３７】
［４．第３実施形態に係る半導体装置］
次に図６を参照して、第３実施形態に係る半導体装置について説明する。図６（ａ）は、第３実施形態に係る半導体装置のレイアウトを示す平面図である。図６（ｂ）は、第３実施形態に係る半導体装置の回路図である。
【００３８】
図６（ａ）を参照すると、第３実施形態に係る半導体装置は、導電膜ピラー１０２ａ〜１０２ｃのＸ方向に絶縁膜ピラー１０４が形成されておらず、Ｙ方向にのみ絶縁膜ピラー１０４が形成されている。Ｘ方向に絶縁膜ピラー１０４が形成されていない場合であっても、絶縁膜ピラー１０４を導電膜ピラー１０２ａ、および１０２ｃに接触するように隣接して形成することによって、Ｙ方向における導電膜ピラー１０２ａ〜１０２ｃのピラーの形成パターンが均一になる。したがって、導電膜ピラー１０２ａ〜１０２ｃのＹ方向における光近接効果によって発生するそれぞれの導電膜ピラーの形状のばらつきを低減することができる。すなわち、関連技術と比べて特性のばらつきを低減することができる。
【００３９】
図６（ｂ）は、第３実施形態の半導体装置を簡略的に示した回路図である。第３実施形態の半導体装置が備えるゲート配線１０８ａと、電源配線１０８ｂと、ソース／ドレイン配線１０８ｃとは、それぞれ図６（ｂ）に示したトランジスタ回路のように機能する。
【００４０】
［５．第３実施形態に係る半導体装置の変形例］
次に図７を参照して、第３実施形態の半導体装置の変形例について説明する。図７（ａ）は、第３実施形態に係る半導体装置の変形例のレイアウトを示す平面図である。図６（ｂ）は、第３実施形態に係る半導体装置の変形例の回路図である。
【００４１】
第３実施形態の半導体装置の変形例は、第３実施形態の半導体層では、導電膜ピラー１０２ａに接触するように隣接して形成した絶縁膜ピラー１０４を、導電膜ピラー１０２ａから離間して形成している。したがって絶縁膜ピラー１０４を導電膜ピラー１０２ａから離間することによってゲート容量が低減するため、第３実施形態の半導体装置の変形例は、第３実施形態の半導体装置と比べて高周波動作に有利である。
【００４２】
一方、第３実施形態の半導体装置の変形例のピラーの形成パターンは、第３実施形態の半導体装置と比べると不均一である。したがって半導体装置の特性のばらつきの低減という観点では、第３実施携帯の半導体装置の変形例は、第１実施形態の半導体装置と比べて、劣っている可能性がある。しかしながら第３の実施形態の半導体装置の変形例も、絶縁膜ピラー１０４、および導電膜ピラー１０２ｄは、それぞれ導電膜ピラー１０２ａ〜１０２ｃから離間してはいるが、それぞれのピラーがＹ方向においてほぼ隣接して形成されている。すなわち、第２の実施形態の半導体装置は、関連技術と比べれば特性のばらつきを低減する効果を有している。
【００４３】
図７（ｂ）は、第３実施形態の半導体装置の変形例を簡略的に示した回路図である。第３実施形態の半導体装置の変形例が備えるゲート配線１０８ａと、電源配線１０８ｂと、ソース／ドレイン配線１０８ｃとは、それぞれ図７（ｂ）に示したトランジスタ回路のように機能する。
【００４４】
［５．第４実施形態に係る半導体装置］
次に図８Ａ〜図８Ｃを参照して第４実施形態に係る半導体装置を説明する。図８Ａは、第４実施形態に係る半導体装置のレイアウトの一例を示す平面図である。図８Ｂは、図８Ａに示した半導体装置のＥ−Ｅ’線の断面図である。図８Ｃは、第４実施形態の半導体装置の回路図である。
【００４５】
第４実施形態に係る半導体装置は、例えば図８Ａに示したインバータ回路である。図８Ａ、および図８Ｂを参照すると、第４実施形態の半導体装置は、導電膜ピラー１０２ａ〜１０２ｈと、絶縁膜ピラー１０４と、Ｐ型基板２０２と、Ｐウェル２０４と、Ｎウェル２０６と、Ｎ型拡散層２０８と、Ｐ型拡散層２１０と、Ｎ＋拡散層２１２と、Ｐ＋拡散層２１４と、Ｖｄｄ配線２１６と、ＧＮＤ配線２１８と、コンタクト２２０と、を備える。
【００４６】
Ｐ型基板２０２は、例えばシリコンから形成されるシリコン基板である。Ｐウェル２０４は、例えば、Ｐ型不純物であるボロンをＰ型基板２０２に注入することによって形成することができる。Ｎウェル２０６は、例えば、Ｎ型不純物であるリンをＰ型基板２０２に注入することによって形成することができる。
【００４７】
図８Ｂを参照すると、導電膜ピラー１０２ａ〜１０２ｃは、Ｐウェル２０４上に形成されている。また、導電膜ピラー１０２ａ〜１０２ｃと、Ｐウェル２０４との接触部分には、Ｎ型拡散層２０８が形成されている。Ｎ型拡散層２０８は、例えばＰウェル２０４にヒ素をイオン注入することによって形成することができる。したがって導電膜ピラー１０２ａ〜１０２ｃは、Ｎ型半導体として機能する。
【００４８】
導電膜ピラー１０２ｄ〜１０２ｆは、Ｎウェル２０６上に形成されている。また、導電膜ピラー１０２ｄ〜１０２ｆと、Ｎウェル２０６との接触部分にはＰ型拡散層２１０が形成されている。Ｐ型拡散層２１０は、例えばＮウェル２０６にボロンをイオン注入することによってしたがって、導電膜ピラー１０２ｄ〜１０２ｆは、Ｐ型半導体として機能する。
【００４９】
なお、インバータを構成するＰ型半導体、およびＮ型半導体は、それぞれ、３個の導電膜ピラーから形成されている例について説明するが、これは導電膜ピラーの数を限定するものではない。Ｐ型半導体、Ｎ型半導体を構成する導電膜ピラーの個数は、設計に応じて任意に決めることができる。
【００５０】
Ｖｄｄ配線２１６は、インバータに電源を供給する配線である。Ｖｄｄ配線２１６は、２つの導電性のコンタクトであるコンタクト２２０ａ、およびコンタクト２２０ｂを介してＮウェル２０６と接続した構造を有している。Ｎウェル２０６と、コンタクト２２０ａとの接触部分にはＰ＋拡散層２１４が形成されている。またＮウェル２０６と、コンタクト２２０ｂとの接触部分にはＮ＋拡散層２１２が形成されている。Ｖｄｄ配線２１６は、上記の構造を有しているため、インバータに電源を供給することができる。
【００５１】
ＧＮＤ配線２１８は、グランドと接続されている配線である。ＧＮＤ配線２１８は、２つの導電性のコンタクトであるコンタクト２２０ｃ、およびコンタクト２２０ｄを介してＰウェル２０４と接続した構造を有している。Ｐウェル２０４と、コンタクト２２０ｃとの接触部分にはＰ＋拡散層２１４が形成されている。またＰウェル２０４と、コンタクト２２０ｄとの接触部分にはＮ＋拡散層２１２が形成されている。
【００５２】
図８Ａ、および図８Ｂを参照すると、導電膜ピラー１０２ａ〜１０２ｃと、導電膜ピラー１０２ｄ〜１０２ｆとの間には、絶縁膜ピラー１０４が３個形成されている。そのため、導電膜ピラー１０２ａ〜１０２ｆと、絶縁膜ピラー１０４とは、Ｘ方向において連続的に形成されている。また導電膜ピラー１０２ａには、Ｘ方向において、導電膜ピラー１０２ｂが接する側面と対向する側面の面にトランジスタとしては機能しないダミーの導電膜ピラー１０２ｇが導電膜ピラー１０２ａから離間して形成されている。さらに導電膜ピラー１０２ｆには、Ｘ方向において、導電膜ピラー１０２ｅが接する側面と対向する側面にトランジスタとして機能しないダミーの導電膜ピラー１０２ｈが導電膜ピラー１０２ｆから離間して形成されている。すなわち、導電膜ピラー１０２ａ〜１０２ｆのＸ方向における光近接効果によって発生する形状のばらつきを低減することができる。すなわち、関連技術と比べて特性のばらつきを低減することができる。
【００５３】
また絶縁膜ピラー１０４は、Ｙ方向において、導電膜ピラー１０２ａ〜１０２ｆから離間して形成されている。しかしながら、絶縁膜ピラー１０４を導電膜ピラー１０２ａ〜１０２ｆに接触するように隣接して形成してもよい。この場合、Ｙ方向における導電膜ピラー１０２ａ〜１０２ｆの光近接効果によって発生する導電膜ピラーの形状のばらつきを低減することができるため、絶縁膜ピラー１０４を離間して形成した場合と比べて、特性のばらつきを低減することができる。
【００５４】
また導電膜ピラー１０２ｇ、および導電膜ピラー１０２ｈは、それぞれ導電膜ピラー１０２ａ、および導電膜ピラー１０２ｆと接触するように隣接して形成してもよい。このように形成すれば、トランジスタとして機能する導電膜ピラー１０２ａ〜１０２ｆのＸ方向のパターンは均一になるため、さらに形状のばらつきを低減することができる。
【００５５】
図８Ｃは、第４実施形態の半導体装置を簡略的に示した回路図である。第４実施形態の半導体装置が備えるＶｄｄ配線２１６と、ＧＮＤ配線２１８と、ゲート配線１０８ａと、電源配線１０８ｂとは、それぞれ図８Ｃに示したトランジスタ回路のように機能する。
【００５６】
［６．第４実施形態に係る半導体装置の変形例］
図９Ａは、インバータ３０２ａ〜３０２ｃの３個のインバータを並列に接続した構成を示す平面図である。インバータ３０２ａ〜３０２ｃは、それぞれ図８Ａに示した第４実施形態の半導体装置と同様の構造を有している。すなわち、インバータ３０２ａ〜３０２ｃのそれぞれが、特性のばらつきを低減することができるため、３個のインバータ回路から構成される半導体装置であっても、特性のばらつきを低減することができる。なお、図９Ａでは、３個のインバータ回路を含む例を示しているが、これはインバータ回路の個数を限定するものではない。また、図示しないが、第１〜第３実施形態に係る半導体装置を複数含む変形例においても、第４実施形態に係る半導体装置の変形例と同様に、特性のばらつきを低減することができる。
【００５７】
図９Ｂは、第４実施形態の半導体装置の変形例を簡略的に示した回路図である。第４実施形態の半導体装置の変形例が備えるＶｄｄ配線２１６と、ＧＮＤ配線２１８と、ゲート配線１０８ａと、電源配線１０８ｂとは、それぞれ図９Ｂに示したトランジスタ回路のように機能する。
【００５８】
［７．第５実施形態に係る半導体装置］
図１０Ａは、第５実施形態に係る半導体装置の回路図である。図１０Ａは、第５実施形態に係る半導体装置のレイアウトを示す平面図である。図１０Ｂは、第５実施形態に係る半導体装置のレイアウト設計時の拡散層の配置を示す平面図である。図１０Ｃは、図１０Ａに示した平面図のコンタクトプラグ、並びに導電膜ピラーの上層拡散層に接続されるＭ１配線のレイアウトを示す平面図である。図１０Ｄは、図１０Ｂに示した平面図の導電膜ピラー、および絶縁膜ピラーのゲート電極の接続の様子を示す平面図である。図１０Ｅは、第５実施形態に係る半導体装置の回路図である。以下、図１０Ａ〜図１０Ｅを参照しながら、第５実施形態に係る半導体装置について説明する。
【００５９】
図１０Ａは、第５実施形態に係る半導体装置のレイアウトを示す平面図である。第５実施形態に係る半導体装置は、第１〜第４実施形態に係る半導体装置と比べて、導電膜ピラー、および絶縁膜ピラーが複雑に配置されている。図１０Ａに示した例では、３個の導電膜ピラーから構成される導電膜ピラー群を導電膜ピラー群４０２ａ〜４０２ｌの１２個備えている。すなわち、第５実施形態に係る半導体装置は導電膜ピラーを３６個有している。導電膜ピラーは、図１０Ａにおいて斜線ハッチングで示している。図１０Ａにおいて、例えば導電膜ピラー群４０２ａ〜４０２ｆがＰチャネルを有するピラートランジスタであって、導電膜ピラー群４０２ｇ〜４０２ｌがＮチャネルを有するピラートランジスタである。導電膜ピラー群４０２ａ〜４０２ｌを囲うように絶縁膜ピラー１０４が形成されている。絶縁膜ピラーは、図１０Ａにおいて矩形ハッチングで示している。電源や、グランドと接続されるコンタクトは、図１０Ａにおいて×のハッチングで示している。
【００６０】
図１０Ｂを参照すると、Ｎ＋拡散層２１２、およびＰ＋拡散層２１４は、複数の位置に形成されており、第１〜第４実施形態の半導体装置に比べて、複雑な構造を有している。なお、図１０Ｂに示したＮ＋拡散層２１２、およびＰ＋拡散層２１４の配置は、理解を容易にするために半導体装置のレイアウト設計時の配置の一例を示しているため、実際の配置とは異なっている。
【００６１】
図１０Ｃは、コンタクトに接続される電源配線１０８ｂ、導電膜ピラー群４０２ａ〜４０２ｌの上部拡散層に接続されるソース／ドレイン配線１０８ｃの配線のレイアウトである。
【００６２】
図１０Ｄは、導電膜ピラー群４０２ａ〜４０２ｌ、および絶縁膜ピラー１０４のレイアウトを示す平面図である。導電膜ピラー群４０２ａ〜４０２ｌを構成するそれぞれの導電膜ピラーには、Ｙ方向において、絶縁膜ピラー１０４が接触するように隣接して形成されている。また導電膜ピラー群４０２ａ〜４０２ｌを構成するそれぞれの導電膜ピラーには、Ｘ方向において、絶縁膜ピラー１０４が離間して形成されている。そのため、導電膜ピラー群４０２ａ〜４０２ｌは、他の導電膜ピラー群、および絶縁膜ピラー１０４によって周囲を囲われた構造を有している。したがって導電膜ピラーを複数有し、複雑なレイアウトを有する半導体装置であっても、光近接効果によって発生する導電膜ピラーの形状のばらつきを低減することができる。すなわち、半導体装置の特性のばらつきを低減することができる。
【００６３】
また第５実施形態に係る半導体装置は、通常の絶縁膜ピラー１０４とは形状の異なる変形絶縁膜ピラー５０２を備えている。変形絶縁膜ピラー５０２は、例えば絶縁膜ピラー１０４よりもＸ方向に長い絶縁膜ピラーを備えている。絶縁膜ピラー１０４の形状を変形することによって、隣接する導電膜ピラー、および絶縁膜ピラーとの物理的な接触を制御することができる。なお、変形絶縁膜ピラー５０２の形状はこれに限定されない。変形絶縁膜ピラー５０２は、隣接する導電膜ピラー、および絶縁膜ピラーとの物理的な接触を制御するために自由に変形してもよい。
【００６４】
図１０Ｅは、第５実施形態の半導体装置を簡略的に示した回路図である。第５実施形態の半導体装置が備えるＶｄｄ配線２１６と、ＧＮＤ配線２１８と、ゲート配線１０８ａと、電源配線１０８ｂとは、それぞれ図１０Ｅに示した回路のように機能する。
【００６５】
［８．絶縁膜ピラーの変形例］
最後に、図１１を参照して、本発明の第１〜５に係る半導体装置に用いることができる絶縁膜ピラーの変形例について説明する。
【００６６】
図１１Ａは、絶縁膜の変形例であるハイブリッドピラーが形成されたことを示す平面図である。図１１Ｂは、導電膜ピラーにハイブリッドピラーが隣接していることを示す断面図である。
【００６７】
図１１Ａを参照すると、図１１Ａに示した半導体装置は、導電膜ピラー１０２ａ〜１０２ｃと、ハイブリッドピラー６０２と、ハイブリッドピラーコンタクト６０４と、配線６０６と、を備えている。図１１Ａに示した半導体装置は、導電膜ピラー１０２ａと、ハイブリッドピラー６０２が接触し隣接した構造を有している。
【００６８】
ハイブリッドピラー６０２は、ＳＴＩから形成された絶縁膜ピラーとは異なり、半導体基板と、ＳＴＩの両方から形成されたピラーである。すなわち、ハイブリッドピラーは導電膜ピラーと、絶縁膜ピラーの両方の構造を有している。
【００６９】
図１１Ｂは、導電膜ピラー１０２ａと、ハイブリッドピラー６０２が接触し隣接して形成されていることを示す断面図である。図11Ｂを参照すると、ハイブリッドピラー６０２は、ＳＴＩと、半導体基板とから形成されたことが示されている。またハイブリッドピラー６０２は、上方に形成されている配線６０６とハイブリッドピラーコンタクト６０４を介して接続した構造を有している。さらにハイブリッドピラーコンタクト６０４は、下部拡散層と接触した構造も有している。すなわち、ハイブリッドピラー６０２は、導電膜ピラーと、絶縁膜ピラーの両方の性質を有している。このようなハイブリッドピラー６０２は、本発明の第１〜第５実施形態に係る半導体装置に用いることができる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７１】
１０２ａ〜１０２ｈ・・・導電膜ピラー
１０４・・・絶縁膜ピラー
１０６・・・活性領域
１０８ａ・・・ゲート配線
１０８ｂ・・・電源配線
１０８ｃ・・・ソース／ドレイン配線
１１０・・・ソース／ドレインコンタクト
１１２・・・コンタクトプラグ
１１４・・・ゲート絶縁膜
１１６・・・ゲート電極
１１８・・・上部拡散層
１２０・・・下部拡散層
１２２・・・ゲートコンタクトプラグ
２０２・・・Ｐ型基板
２０４・・・Ｐウェル
２０６・・・Ｎウェル
２０８・・・Ｎ型拡散層
２１０・・・Ｐ型拡散層
２１２・・・Ｎ＋拡散層
２１４・・・Ｐ＋拡散層
２１６・・・Ｖｄｄ配線
２１８・・・ＧＮＤ配線
２２０ａ~２２０ｄ・・・コンタクト
３０２ａ〜３０２ｃ・・・インバータ
４０２ａ〜４０２ｌ・・・導電膜ピラー群
５０２・・・変形絶縁膜ピラー
６０２・・・ハイブリッドピラー
６０４・・・ハイブリッドピラーコンタクト
６０６・・・配線
【図１】
2016042539.tif 000003
【図２】
2016042539.tif 000004
【図３】
2016042539.tif 000005
【図４】
2016042539.tif 000006
【図５】
2016042539.tif 000007
【図６】
2016042539.tif 000008
【図７】
2016042539.tif 000009
【図８Ａ】
2016042539.tif 000010
【図８Ｂ】
2016042539.tif 000011
【図８Ｃ】
2016042539.tif 000012
【図９Ａ】
2016042539.tif 000013
【図９Ｂ】
2016042539.tif 000014
【図１０Ａ】
2016042539.tif 000015
【図１０Ｂ】
2016042539.tif 000016
【図１０Ｃ】
2016042539.tif 000017
【図１０Ｄ】
2016042539.tif 000018
【図１０Ｅ】
2016042539.tif 000019
【図１１Ａ】
2016042539.tif 000020
【図１１Ｂ】
2016042539.tif 000021