(57)【要約】【課題】イオン注入により形成される素子分離領域を有する増幅トランジスタのノイズと白キズの発生を抑制することができるようにするものである。【解決手段】増幅トランジスタは、イオン注入により形成される素子分離領域を有する。増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、選択トランジスタのゲート絶縁膜に比べて薄く、増幅トランジスタの素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、チャネル領域絶縁膜に比べて厚い。本開示は、例えば、CMOSイメージセンサ等に適用することができる。【選択図】図４
2016042557.tif 000002
【特許請求の範囲】
【請求項１】
イオン注入により形成される素子分離領域を有する増幅トランジスタと、
トランジスタと
を備え、
前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚い
ように構成された
固体撮像素子。
【請求項２】
前記素子分離領域絶縁膜と前記トランジスタのゲート絶縁膜の膜厚は、同一である
ように構成された
請求項１に記載の固体撮像素子。
【請求項３】
前記素子分離領域絶縁膜と前記トランジスタのゲート絶縁膜の種類は、同一である
ように構成された
請求項１に記載の固体撮像素子。
【請求項４】
前記チャネル領域絶縁膜のＷ方向の幅は、前記増幅トランジスタのチャネル幅に比べて狭い
ように構成された
請求項１に記載の固体撮像素子。
【請求項５】
前記チャネル領域絶縁膜のＷ方向の幅は、前記増幅トランジスタのチャネル幅に比べて広く、前記増幅トランジスタのゲート幅に比べて狭い
ように構成された
請求項１に記載の固体撮像素子。
【請求項６】
前記素子分離領域の一部は、絶縁膜により形成される
ように構成された
請求項１に記載の固体撮像素子。
【請求項７】
前記素子分離領域絶縁膜は、熱酸化により形成される
ように構成された
請求項１に記載の固体撮像素子。
【請求項８】
前記増幅トランジスタは、デプレッション型のトランジスタである
ように構成された
請求項１に記載の固体撮像素子。
【請求項９】
イオン注入により形成される素子分離領域を有する選択トランジスタ、リセットトランジスタ、および転送トランジスタのうちの、前記トランジスタではないトランジスタ
をさらに備え、
前記トランジスタではないトランジスタのチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、素子分離領域絶縁膜は、そのチャネル領域絶縁膜に比べて厚い
ように構成された
請求項１に記載の固体撮像素子。
【請求項１０】
イオン注入により形成される素子分離領域を有する増幅トランジスタと、
トランジスタと
を備え、
前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚い
ように構成された
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および電子機器に関し、特に、イオン注入により形成される素子分離領域を有する増幅トランジスタのノイズと白キズの発生を抑制することができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
CMOSイメージセンサにおいて、画素サイズを微細化する場合、画素トランジスタのサイズを縮小する必要がある。しかしながら、画素トランジスタのサイズを縮小すると、ランダムノイズ（RN）が悪化する。
【０００３】
また、画素サイズを微細化する場合、フォトダイオード（PD）の面積を確保するため、一般的に、イオン注入により素子分離が形成される。しかしながら、この場合、画素トランジスタのゲート電極が素子分離領域上に形成されることにより、白キズ（白点）が増加する。
【０００４】
一方、1/fノイズを抑制する方法としては、増幅トランジスタのゲート酸化膜を薄膜化する方法が考案されている（例えば、特許文献１参照）。しかしながら、素子分離領域上のゲート酸化膜を薄膜化すると暗電流が悪化し、白キズが増加する。
【０００５】
また、LOCOS（Local Oxidation of Silicon）法で素子分離を行う場合に、エンハンスメント型のトランジスタの固定電荷によるソース/ドレイン間のリークを遮断するため、堆積法で素子分離領域と素子領域の一部の上に酸化膜を形成することが考案されている。（例えば、特許文献２参照）
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2008-124395号公報
【特許文献２】特開平2-144968号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、イオン注入により形成される素子分離領域を有する増幅トランジスタのノイズと白キズの発生を抑制することは考えられていなかった。
【０００８】
本開示は、このような状況に鑑みてなされたものであり、イオン注入により形成される素子分離領域を有する増幅トランジスタのノイズと白キズの発生を抑制することができるようにするものである。
【課題を解決するための手段】
【０００９】
本開示の第１の側面の固体撮像素子は、イオン注入により形成される素子分離領域を有する増幅トランジスタと、トランジスタとを備え、前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚いように構成された固体撮像素子である。
【００１０】
本開示の第１の側面においては、イオン注入により形成される素子分離領域を有する増幅トランジスタと、トランジスタとが備えられ、前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚い。
【００１１】
本開示の第２の側面の電子機器は、イオン注入により形成される素子分離領域を有する増幅トランジスタと、トランジスタとを備え、前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚いように構成された電子機器である。
【００１２】
本開示の第２の側面においては、イオン注入により形成される素子分離領域を有する増幅トランジスタと、トランジスタとが備えられ、前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚い。
【発明の効果】
【００１３】
本開示の第１および第２の側面によれば、画像を撮像することができる。また、本開示の一側面によれば、イオン注入により形成される素子分離領域を有する増幅トランジスタのノイズと白キズの発生を抑制することができる。
【００１４】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１】本開示を適用したCMOSイメージセンサの一実施の形態の構成例を示すブロック図である。
【図２】２×２画素の第１の構成例を示す上面図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】図２のＢ−Ｂ´断面図である。
【図５】図２のＣ−Ｃ´断面図である。
【図６】増幅トランジスタのゲート絶縁膜の膜厚とランダムノイズの関係を示すグラフである。
【図７】チャネル領域絶縁膜のＷ方向の幅と白キズの関係を示すグラフである。
【図８】ゲート絶縁膜の膜厚の他の例を示す図２のＡ−Ａ´断面図である。
【図９】ゲート絶縁膜の膜厚の他の例を示す図２のＣ−Ｃ´断面図
【図１０】ゲート絶縁膜の種類の他の例を示す図２のＡ−Ａ´断面図である。
【図１１】ゲート絶縁膜の種類の他の例を示す図２のＢ−Ｂ´断面図である。
【図１２】ゲート絶縁膜の種類の他の例を示す図２のＣ−Ｃ´断面図である。
【図１３】チャネル領域絶縁膜のＷ方向の幅の他の例を示す図２のＢ−Ｂ´断面図である。
【図１４】素子分離領域の他の例を示すＢ−Ｂ´断面図である。
【図１５】２×４画素の第２の構成例を示す上面図である。
【図１６】２×４画素の第３の構成例を示す上面図である。
【図１７】４×４画素の第４の構成例を示す上面図である。
【図１８】２×２画素の第５の構成例を示す上面図である。
【図１９】２×２画素の第６の構成例を示す上面図である。
【図２０】１×２画素の第７の構成例を示す上面図である。
【図２１】選択トランジスタの他の例を示す図２のＡ−Ａ´断面図である。
【図２２】選択トランジスタの他の例を示す図２のＣ−Ｃ´断面図である。
【図２３】本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本開示の前提および本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態：CMOSイメージセンサ（図１乃至図２２）
２．第２実施の形態：撮像装置（図２３）
【００１７】
＜第１実施の形態＞
（CMOSイメージセンサの一実施の形態の構成例）
図１は、本開示を適用したCMOSイメージセンサの一実施の形態の構成例を示すブロック図である。
【００１８】
CMOSイメージセンサ１０は、画素領域１１、画素駆動線１４、垂直信号線１５、垂直駆動部２１、カラム処理部２２、水平駆動部２３、システム制御部２４、信号処理部３１、およびメモリ部３２が、図示せぬシリコン基板等の半導体基板(チップ)に形成されたものである。CMOSイメージセンサ１０は、被写体の画像を撮像し、各画素の画素信号を出力する。
【００１９】
具体的には、画素領域１１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が行列状に２次元配置され、画素領域１１は撮像を行う。また、画素領域１１には、行列状の画素に対して行ごとに画素駆動線１４が形成され、列ごとに垂直信号線１５が形成される。
【００２０】
垂直駆動部２１は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域１１の各画素を行単位等で駆動する。垂直駆動部２１の各行に対応した図示せぬ出力端には、画素駆動線１４の一端が接続されている。垂直駆動部２１の具体的な構成について図示は省略するが、垂直駆動部２１は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
【００２１】
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線１４と接続する出力端から転送パルスと選択パルスを出力する。
【００２２】
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、読み出し系の走査よりもシャッタスピードの時間分だけ先行して、各行の画素駆動線１４と接続する出力端から、転送パルスとリセットパルスを出力する。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
【００２３】
垂直駆動部２１の読み出し走査系によって選択された行の各画素から出力される画素信号は、垂直信号線１５の各々を通してカラム処理部２２に供給される。
【００２４】
カラム処理部２２は、画素領域１１の列ごとに信号処理回路を有する。カラム処理部２２の各信号処理回路は、選択行の各画素から垂直信号線１５を通して出力される画素信号に対して、CDS(Correlated Double Sampling)処理等のノイズ除去処理、A/D（Analog/Digital）変換処理等の信号処理を行う。カラム処理部２２は、信号処理後の画素信号を一時的に保持する。
【００２５】
水平駆動部２３は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２２の信号処理回路を順番に選択する。この水平駆動部２３による選択走査により、カラム処理部２２の各信号処理回路で信号処理された画素信号が順番に信号処理部３１に出力される。
【００２６】
システム制御部２４は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部２１、カラム処理部２２、および水平駆動部２３を制御する。
【００２７】
信号処理部３１は、少なくとも加算処理機能を有する。信号処理部３１は、カラム処理部２２から出力される画素信号に対して加算処理等の種々の信号処理を行う。このとき、信号処理部３１は、必要に応じて、信号処理の途中結果などをメモリ部３２に格納し、必要なタイミングで参照する。信号処理部３１は、信号処理後の画素信号を出力する。
【００２８】
メモリ部３２は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。
【００２９】
（画素の第１の構成例）
図２は、図１の画素領域１１に配置される２（列）×２（行）画素の第１の構成例を示す上面図である。
【００３０】
図２に示すように、２×２画素には、各画素の光電変換素子としてのフォトダイオード（PD）６１−１乃至６１−４、各画素の転送トランジスタ６２−１乃至６２−４、および各画素のフローティングディフュージョン（FD）からなるＦＤ６３が形成される。また、ＰＤ６１−１およびＰＤ６１−２の図中上部には、２×２画素で共有される選択トランジスタ６６と増幅トランジスタ６５が形成され、ＰＤ６１−３およびＰＤ６１−４の図中下部には、２×２画素で共有されるリセットトランジスタ６４が形成される。
【００３１】
なお、以下では、ＰＤ６１−１乃至６１−４を特に区別する必要がない場合、それらをまとめてＰＤ６１という。同様に、転送トランジスタ６２−１乃至６２−４をまとめて転送トランジスタ６２という。
【００３２】
ＰＤ６１は、受光量に応じた電荷を生成し、蓄積する。転送トランジスタ６２は、図１の画素駆動線１４から供給される転送パルスによりオンにされたとき、ＰＤ６１に蓄積された電荷を読み出し、ＦＤ６３に転送する。
【００３３】
ＦＤ６３は、ＰＤ６１から読み出された電荷を保持する。リセットトランジスタ６４は、デプレッション型のトランジスタであり、画素駆動線１４から供給されるリセットパルスによりオンにされたとき、ＦＤ６３に蓄積されている電荷を定電圧源に排出することで、ＦＤ６３の電位をリセットする。
【００３４】
増幅トランジスタ６５は、デプレッション型のトランジスタであり、選択トランジスタ６６と直列に接続される。増幅トランジスタ６５のゲート電極は、ＦＤ６３に接続され、増幅トランジスタ６５は、電源を用いてＦＤ６３の電位に応じた画素信号を選択トランジスタ６６に出力する。選択トランジスタ６６は、デプレッション型のトランジスタであり、画素駆動線１４から供給される選択パルスによりオンにされたとき、増幅トランジスタ６５から出力される画素信号を、垂直信号線１５を介してカラム処理部２２に供給する。
【００３５】
なお、図２の例では、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６が２×２画素で共有されたが、画素ごとに設けられるようにしてもよい。
【００３６】
図３は、図２のＡ−Ａ´断面図であり、図４は、図２のＢ−Ｂ´断面図であり、図５は、図２のＣ−Ｃ´断面図である。
【００３７】
図３に示すように、選択トランジスタ６６のゲート電極６６Ａは、半導体基板８０の上に、ゲート絶縁膜８１を介して形成される。また、増幅トランジスタ６５のゲート電極６５Ａは、半導体基板８０の上に、ゲート絶縁膜８２を介して形成される。ゲート絶縁膜８１およびゲート絶縁膜８２としては、酸化膜、酸窒化膜、high-k膜などを採用することができる。
【００３８】
ゲート電極６６Ａの下部の半導体基板８０の内部には、選択トランジスタ６６のチャネル領域８３が形成され、ゲート電極６５Ａの下部の半導体基板８０の内部には、増幅トランジスタ６５のチャネル領域８４が形成される。
【００３９】
また、半導体基板８０の内部には、チャネル領域８３を挟むように、ソースドレイン領域８５および８６が形成され、選択トランジスタ６６のソースドレイン領域として機能する。半導体基板８０の内部には、また、チャネル領域８４をソースドレイン領域８６と挟むように、ソースドレイン領域８７が形成される。ソースドレイン領域８６とソースドレイン領域８７は、増幅トランジスタ６５のソースドレイン領域として機能する。
【００４０】
図４に示すように、増幅トランジスタ６５は、イオン注入により形成される素子分離領域９１および９２を有する。また、図５に示すように、選択トランジスタ６６は、イオン注入により形成される素子分離領域９３および９４を有する。
【００４１】
図４に示すように、ゲート絶縁膜８２のうちの、チャネル領域８４上の中央のゲート絶縁膜であるチャネル領域絶縁膜８２Ａの膜厚Ｈ２は、選択トランジスタ６６のゲート絶縁膜８１の膜厚Ｈ１に比べて薄い。また、ゲート絶縁膜８２のうちの、チャネル領域８４上の素子分離領域９１および９２との境界と素子分離領域９１および９２上の全部のゲート絶縁膜である素子分離領域絶縁膜８２Ｂの膜厚Ｈ３は、膜厚Ｈ２に比べて厚い。
【００４２】
また、図４に示すように、チャネル領域絶縁膜８２ＡのＷ方向（チャネル幅方向）の幅Ｌ１は、増幅トランジスタ６５のチャネル幅Ｌ０に比べて狭い。
【００４３】
素子分離領域絶縁膜８２Ｂは、例えば、熱酸化により形成される。これにより、素子分離領域絶縁膜８２Ｂが、欠陥準位密度が低い清浄な膜になり、ノイズ源が低減される。
【００４４】
なお、図２乃至図５の例では、増幅トランジスタ６５と選択トランジスタ６６のソースドレイン領域が共有化され、１つのソースドレイン領域８６が形成されたが、共有化されず、別々にソースドレイン領域が形成されるようにしてもよい。
【００４５】
また、上述した説明では、増幅トランジスタ６５以外の画素トランジスタのうちの選択トランジスタ６６についてのみ説明したが、転送トランジスタ６２とリセットトランジスタ６４も、選択トランジスタ６６と同様に構成される。
【００４６】
（ゲート絶縁膜の膜厚とランダムノイズの関係）
図６は、増幅トランジスタのゲート絶縁膜の膜厚とランダムノイズの関係を示すグラフである。
【００４７】
図６において、横軸は、ランダムノイズ量を表し、縦軸は、各ランダムノイズ量の累積度数を表す。また、図６において、点線は、増幅トランジスタ６５における各ランダムノイズ量の累積度数を表し、実線は、ゲート絶縁膜の膜厚が全て膜厚Ｈ３である増幅トランジスタにおける各ランダムノイズ量の累積度数を表す。
【００４８】
図６に示すように、チャネル領域絶縁膜８２Ａの膜厚Ｈ２が膜厚Ｈ３に比べて薄い増幅トランジスタ６５では、ゲート絶縁膜の膜厚が全て膜厚Ｈ３である増幅トランジスタに比べて、ランダムノイズが低減する。
【００４９】
また、図示は省略するが、チャネル領域絶縁膜８２Ａの膜厚Ｈ２が膜厚Ｈ３に比べて薄い増幅トランジスタ６５では、ゲート絶縁膜の膜厚が全て膜厚Ｈ３である増幅トランジスタに比べて、ランダムテレグラフノイズ（RTS）も低減する。
【００５０】
以上のように、増幅トランジスタのゲート絶縁膜の膜厚は、薄い方が、ランダムノイズやランダムテレグラフノイズを低減することができる。
【００５１】
（チャネル領域絶縁膜のＷ方向の幅と白キズの関係）
図７は、チャネル領域絶縁膜のＷ方向の幅と白キズの関係を示すグラフである。
【００５２】
図７において、横軸は、チャネル領域絶縁膜のＷ方向の幅を表し、縦軸は、白キズの発生総数を表す。
【００５３】
図７に示すように、チャネル領域絶縁膜の幅が大きいほど、白キズの発生総数が多くなる。例えば、チャネル領域８４と素子分離領域９１および９２の境界上のゲート絶縁膜の膜厚が、膜厚Ｈ３に比べて薄い膜厚Ｈ２になる場合、即ち、チャネル領域絶縁膜の幅がチャネル幅Ｌ０より広い場合、暗電流が多く発生し、白キズが多く発生する。
【００５４】
以上のように、増幅トランジスタのゲート絶縁膜の膜厚は、薄い方が、ランダムノイズやランダムテレグラフノイズを低減することができるが、チャネル領域８４と素子分離領域９１および９２の境界上のゲート絶縁膜の膜厚が薄いと、白キズが多く発生する。
【００５５】
従って、CMOSイメージセンサ１０は、増幅トランジスタ６５のチャネル領域絶縁膜８２Ａの膜厚Ｈ２を、ゲート酸化膜８１の膜厚Ｈ１に比べて薄くし、素子分離領域絶縁膜８２Ｂの膜厚Ｈ３を、チャネル領域絶縁膜８２Ａの膜厚Ｈ２に比べて厚くする。これにより、増幅トランジスタ６５のランダムノイズやランダムテレグラフノイズと白キズの発生を抑制することができる。
【００５６】
また、CMOSイメージセンサ１０では、素子分離領域９１乃至９４がイオン注入により形成されるので、画素を微細化することができる。
【００５７】
さらに、CMOSイメージセンサ１０では、増幅トランジスタ６５のゲート絶縁膜８２のみを薄くするので、リークを抑制することができる。
【００５８】
即ち、増幅トランジスタ６５のゲート電極６５Ａに印加されるlow電圧は、転送トランジスタ６２、リセットトランジスタ６４、および選択トランジスタ６６のゲート電極に印加されるlow電圧よりも高い。例えば、選択トランジスタ６６とリセットトランジスタ６４のlow電圧は0V以下であるが、増幅トランジスタのlow電圧は0V以上である。
【００５９】
そして、ゲート電極に印加されるlow電圧が低いと、ドレイン側のゲート端でリークが発生し、ノイズが悪化する。また、ゲート絶縁膜の膜厚が薄い場合、ドレイン側のゲート端でリークが発生しやすい。CMOSイメージセンサ１０では、リークが発生しにくい増幅トランジスタ６５のゲート絶縁膜８２のみが薄くされ、リークが発生しやすい転送トランジスタ６２、リセットトランジスタ６４、および選択トランジスタ６６のゲート絶縁膜が薄くされない。従って、リークの発生を抑制することができる。
【００６０】
さらに、チャネル領域絶縁膜８２ＡのＷ方向の幅Ｌ１は、チャネル幅Ｌ０に比べて狭いので、チャネル領域絶縁膜８２Ａを薄膜化する際にエッチングマスクの合わせズレが起こった場合でも、チャネル領域絶縁膜８２Ａが素子分離領域９１および９２の上に配置されず、白キズの発生を抑制することができる。即ち、暗電流のマージンを確保することができる。
【００６１】
（ゲート絶縁膜の膜厚の他の例）
素子分離領域絶縁膜と選択トランジスタ６６のゲート絶縁膜の厚みは、同一であるようにしてもよい。この場合、図２のＡ−Ａ´断面図は、図８に示すようになり、図２のＢ−Ｂ´断面図は、図４と同一であり、図２のＣ−Ｃ´断面図は、図９に示すようになる。即ち、選択トランジスタ６６のゲート絶縁膜１１１の膜厚は、素子分離領域絶縁膜８２Ｂの膜厚Ｈ３になる。
【００６２】
（ゲート絶縁膜の種類の他の例）
素子分離領域絶縁膜と選択トランジスタ６６のゲート絶縁膜の種類は、同一であるようにしてもよい。この場合、図２のＡ−Ａ´断面図は、図１０に示すようになり、図２のＢ−Ｂ´断面図は、図１１に示すようになり、図２のＣ−Ｃ´断面図は、図１２に示すようになる。
【００６３】
即ち、選択トランジスタ６６のゲート絶縁膜１３１と、増幅トランジスタ６５の素子分離領域絶縁膜１３２Ｂの種類は同一である。増幅トランジスタ６５のチャネル領域絶縁膜１３２Ａの種類は、ゲート絶縁膜１３１および素子分離領域絶縁膜１３２Ｂの種類と同一であってもよいし、異なっていてもよい。
【００６４】
また、ここでは、ゲート絶縁膜１３１と素子分離領域絶縁膜１３２Ｂの膜厚は、同一の膜厚Ｈ３であるが、異なっていても良い。ゲート絶縁膜１３１と素子分離領域絶縁膜１３２Ｂの膜厚が同一である場合、ゲート絶縁膜１３１を形成する工程で、素子分離領域絶縁膜１３２Ｂも形成することができ、製造の工程数が削減される。
【００６５】
（チャネル領域絶縁膜のＷ方向の幅の他の例）
チャネル領域絶縁膜のＷ方向の幅は、増幅トランジスタ６５のチャネル幅Ｌ０に比べて広く、ゲート電極６５ＡのＷ方向の幅（ゲート幅）に比べて狭くなるようにしてもよい。この場合、図２のＢ−Ｂ´断面図は、図１３に示すようになる。
【００６６】
即ち、チャネル領域絶縁膜１４１ＡのＷ方向の幅Ｌ３は、増幅トランジスタ６５のチャネル幅Ｌ０に比べて広く、増幅トランジスタのゲート幅Ｌ２に比べて狭い幅Ｌ３である。つまり、チャネル領域絶縁膜１４１Ａは、チャネル領域８４上の全部のゲート絶縁膜と、素子分離領域９１および９２上の一部のゲート絶縁膜であり、素子分離領域絶縁膜１４１Ｂは、素子分離領域９１および９２上の他部のゲート絶縁膜である。
【００６７】
この場合、チャネル領域絶縁膜１４１Ａを薄膜化する際にエッチングマスクの合わせズレが起こった場合でも、チャネル領域８４の上のゲート絶縁膜の膜厚を確実に薄くし、ランダムノイズやランダムテレグラフノイズの発生を抑制することができる。即ち、ランダムノイズやランダムテレグラフノイズのマージンを確保することができる。
【００６８】
なお、この場合、素子分離領域絶縁膜１４１Ｂの膜厚Ｈ３は、選択トランジスタ６６のゲート酸化膜の膜厚と同一であってもよいし、異なっていてもよい。また、素子分離領域絶縁膜１４１Ｂと選択トランジスタ６６のゲート絶縁膜の種類は同一であってもよいし、異なっていてもよい。
【００６９】
（素子分離領域の他の例）
素子分離領域の一部は、絶縁膜により形成されるようにしてもよい。この場合、図２のＢ−Ｂ´断面図は、図１４に示すようになる。即ち、半導体基板８０の内部に形成される素子分離領域１５１の一部が絶縁膜１５１Ａで形成され、素子分離領域１５２の一部が絶縁膜１５２Ａで形成される。
【００７０】
この場合、半導体基板８０と絶縁膜１５１Ａおよび１５２Ａとの界面がノイズ源となる。しかしながら、絶縁膜１５１Ａおよび１５２Ａ上の素子分離領域絶縁膜８２Ｂは厚いため、半導体基板８０と絶縁膜１５１Ａおよび１５２Ａとの界面に高電界がかかることが防止され、ノイズが低減される。
【００７１】
（画素の第２の構成例）
図１５は、図１の画素領域１１に配置される２（列）×４（行）画素の第２の構成例を示す上面図である。
【００７２】
図１５の構成は、主に、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６が、２（列）×４（行）画素で共有される点が、図２の構成と異なる。
【００７３】
具体的には、図１５の２（列）×４（行）画素には、図２で説明した２（列）×２（行）画素のＰＤ６１、転送トランジスタ６２、およびＦＤ６３からなる、２つのＰＤ群１７１−１および１７１−２が形成される。また、ＰＤ群１７１−１とＰＤ群１７１−２の間には、２（列）×４（行）画素で共有される選択トランジスタ６６と増幅トランジスタ６５が形成される。さらに、ＰＤ群１７１−２の図中下部には、リセットトランジスタ６４が形成される。
【００７４】
なお、リセットトランジスタ６４の図中左側には、他の２（列）×４（行）画素のリセットトランジスタまたはダミーのトランジスタが配置されてもよい。
【００７５】
図１５のＡ−Ａ´断面図は、図３のＡ−Ａ´断面図と同一であり、図１５のＢ−Ｂ´断面図は、図４のＢ−Ｂ´断面図と同一であり、図１５のＣ−Ｃ´断面図は、図５のＣ−Ｃ´断面図と同一であるので、説明は省略する。
【００７６】
（画素の第３の構成例）
図１６は、図１の画素領域１１に配置される２（列）×４（行）画素の第３の構成例を示す上面図である。
【００７７】
図１６の構成は、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６が、列方向（縦方向）に位置する点、および、ダミーのトランジスタ１９１が新たに設けられる点が、図１５の構成と異なる。
【００７８】
具体的には、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６は、例えば、ＰＤ群１７１−１および１７１−２の図中左側に配置される。また、増幅トランジスタ６５のソースドレイン領域とダミーのトランジスタ１９１のソースドレイン領域は共有される。
【００７９】
なお、ダミーのトランジスタ１９１の代わりに、他の２（列）×４（行）画素のリセットトランジスタが配置されていてもよい。また、ダミーのトランジスタ１９１は設けられなくてもよい。
【００８０】
図１６のＡ−Ａ´断面図は、図３のＡ−Ａ´断面図と同一であり、図１６のＢ−Ｂ´断面図は、図４のＢ−Ｂ´断面図と同一であり、図１６のＣ−Ｃ´断面図は、図５のＣ−Ｃ´断面図と同一であるので、説明は省略する。
【００８１】
（画素の第４の構成例）
図１７は、図１の画素領域１１に配置される４（列）×４（行）画素の第４の構成例を示す上面図である。
【００８２】
図１７の構成は、リセットトランジスタ６４の行方向（横方向）に隣接してダミーのトランジスタ２０１が設けられる点、水平方向に隣接する２（列）×４（行）画素どうしで、増幅トランジスタ６５のソースドレイン領域、および、ダミーのトランジスタ２０１のソースドレイン領域がそれぞれ共有される点が、図１５の構成と異なる。
【００８３】
具体的には、図１７の２（列）×４（行）画素２１１−１では、図中左側から順に選択トランジスタ６６、増幅トランジスタ６５が配置されるが、２（列）×４（行）画素２１１−１の図中右側に隣接する２（列）×４（行）画素２１１−２では、図中左側から順に、増幅トランジスタ６５、選択トランジスタ６６が配置される。そして、２（列）×４（行）画素２１１−１および２１１−２において、増幅トランジスタ６５のソースドレイン領域が共有される。
【００８４】
また、図１７の２（列）×４（行）画素２１１−１では、図中左側から順にリセットトランジスタ６４、ダミーのトランジスタ２０１が配置されるが、２（列）×４（行）画素２１１−２では、図中左側から順に、ダミーのトランジスタ２０１、リセットトランジスタ６４が配置される。そして、２（列）×４（行）画素２１１−１および２１１−２において、ダミーのトランジスタ２０１のソースドレイン領域が共有される。
【００８５】
なお、ダミーのトランジスタ２０１の代わりに、他の２（列）×４（行）画素のリセットトランジスタが配置されていてもよいし、何も配置されなくてもよい。ダミーのトランジスタ２０１の代わりに何も配置されない場合には、２（列）×４（行）画素２１１−１および２１１−２において、リセットトランジスタ６４のソースドレイン領域が共有される。
【００８６】
図１７のＡ−Ａ´断面図は、図３のＡ−Ａ´断面図と同一であり、図１７のＢ−Ｂ´断面図は、図４のＢ−Ｂ´断面図と同一であり、図１７のＣ−Ｃ´断面図は、図５のＣ−Ｃ´断面図と同一であるので、説明は省略する。
【００８７】
（画素の第５の構成例）
図１８は、図１の画素領域１１に配置される２（列）×２（行）画素の第５の構成例を示す上面図である。
【００８８】
図１８の構成は、増幅トランジスタ６５とリセットトランジスタ６４のソースドレイン領域が共有される点が、図２の構成と異なる。
【００８９】
具体的には、図１８の２（列）×２（行）画素には、ＰＤ６１−３および６１−４の図中下部に、図中左から順に、選択トランジスタ６６、増幅トランジスタ６５、リセットトランジスタ６４が配置される。
【００９０】
図１８のＡ−Ａ´断面図は、図３のＡ−Ａ´断面図と同一であり、図１８のＢ−Ｂ´断面図は、図４のＢ−Ｂ´断面図と同一であり、図１８のＣ−Ｃ´断面図は、図５のＣ−Ｃ´断面図と同一であるので、説明は省略する。
【００９１】
（画素の第６の構成例）
図１９は、図１の画素領域１１に配置される２（列）×２（行）画素の第６の構成例を示す上面図である。
【００９２】
図１９の構成は、リセットトランジスタ６４がＦＤ６３の比較的近くに配置される点が、図１８の構成と異なる。
【００９３】
具体的には、図１９の２（列）×２（行）画素には、ＰＤ６１−１とＰＤ６１−３の間に、図中左から順に、選択トランジスタ６６、増幅トランジスタ６５、リセットトランジスタ６４が配置される。
【００９４】
図１９のＡ−Ａ´断面図は、図３のＡ−Ａ´断面図と同一であり、図１９のＢ−Ｂ´断面図は、図４のＢ−Ｂ´断面図と同一であり、図１９のＣ−Ｃ´断面図は、図５のＣ−Ｃ´断面図と同一であるので、説明は省略する。
【００９５】
（画素の第７の構成例）
図２０は、図１の画素領域１１に配置される１（列）×２（行）画素の第７の構成例を示す上面図である。
【００９６】
図２０の構成は、主に、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６が、１（列）×２（行）画素で共有される点が、図２の構成と異なる。
【００９７】
具体的には、図２０の１（列）×２（行）画素には、ＰＤ６１−２の図中下部に、図中左から順に、選択トランジスタ６６、増幅トランジスタ６５が配置される。また、ＰＤ６１−１とＰＤ６１−２の間に、リセットトランジスタ６４が配置される。
【００９８】
図２０のＡ−Ａ´断面図は、図３のＡ−Ａ´断面図と同一であり、図２０のＢ−Ｂ´断面図は、図４のＢ−Ｂ´断面図と同一であり、図２０のＣ−Ｃ´断面図は、図５のＣ−Ｃ´断面図と同一であるので、説明は省略する。
【００９９】
（選択トランジスタの他の例）
図２１は、選択トランジスタの他の例を示す、図２のＡ−Ａ´断面図であり、図２２は、選択トランジスタの他の例を示す、図２のＣ−Ｃ´断面図である。
【０１００】
なお、図２１および図２２において、図３や図５と同一のものには同一の符号を付してあり、説明は繰り返しになるので、適宜省略する。
【０１０１】
図２１および図２２では、選択トランジスタ６６のゲート絶縁膜２３１が、増幅トランジスタ６５のゲート絶縁膜８２と同様に構成される。
【０１０２】
具体的には、半導体基板８０上の選択トランジスタ６６のゲート電極６６Ａの下部には、ゲート絶縁膜８１の代わりにゲート絶縁膜２３１が形成される。ゲート絶縁膜２３１のうちの、チャネル領域８３上の中央のゲート絶縁膜であるチャネル領域絶縁膜２３１Ａの膜厚Ｈ２は、増幅トランジスタ６５と選択トランジスタ６６以外の画素トランジスタ（転送トランジスタ６２やリセットトランジスタ６４）のゲート絶縁膜の膜厚Ｈ１に比べて薄い。また、ゲート絶縁膜２３１のうちの、チャネル領域８３上の素子分離領域９３および９４との境界と素子分離領域９３および９４上の全部のゲート絶縁膜である素子分離領域絶縁膜２３１Ｂの膜厚Ｈ３は、膜厚Ｈ２に比べて厚い。これにより、選択トランジスタ６６の駆動能力を向上させることができる。
【０１０３】
なお、増幅トランジスタ６５以外の画素トランジスタである、転送トランジスタ６２、リセットトランジスタ６４、および選択トランジスタ６６のうちの２以上のゲート絶縁膜、転送トランジスタ６２のゲート絶縁膜のみ、およびリセットトランジスタ６４のゲート絶縁膜のみが、ゲート絶縁膜８２と同様に構成されるようにすることもできる。即ち、転送トランジスタ６２、リセットトランジスタ６４、および選択トランジスタ６６のうちの一部のゲート絶縁膜を、ゲート絶縁膜８１と同様に構成し、他部のゲート絶縁膜を、ゲート絶縁膜８２と同様に構成されるようにすることができる。
【０１０４】
リセットトランジスタ６４のゲート絶縁膜のみが、ゲート絶縁膜８２と同様に構成された場合、リセットトランジスタ６４の駆動能力が向上する。また、選択トランジスタ６６とリセットトランジスタ６４の両方のゲート絶縁膜が、ゲート絶縁膜８２と同様に構成された場合、選択トランジスタ６６とリセットトランジスタ６４の駆動能力が向上する。
【０１０５】
また、転送トランジスタ６２とリセットトランジスタ６４の両方のゲート絶縁膜が、ゲート絶縁膜８２と同様に構成された場合、転送動作時にＰＤ６１のポテンシャルが変調しやすくなり、電荷転送を容易に行うことができる。
【０１０６】
同様に、転送トランジスタ６２、リセットトランジスタ６４、および選択トランジスタ６６のうちの一部のゲート絶縁膜が、ゲート絶縁膜８２（１３２，１４１）と同様に構成され、他部のゲート絶縁膜が、ゲート絶縁膜１１１（１３１，８１）と同様に構成されるようにすることもできる。
【０１０７】
＜第２実施の形態＞
（撮像装置の一実施の形態の構成例）
図２３は、本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０１０８】
図２３の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
【０１０９】
レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述したCMOSイメージセンサ１０からなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
【０１１０】
ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。
【０１１１】
表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
【０１１２】
記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
【０１１３】
操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
【０１１４】
本技術を適用する電子機器は、画像取込部（光電変換部）にCMOSイメージセンサを用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部にCMOSイメージセンサを用いる複写機などがある。
【０１１５】
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０１１６】
また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１１７】
例えば、画素領域１１の画素の構造が図１５乃至図２０の構造である場合にも、図８および図９に示したように、素子分離領域絶縁膜と選択トランジスタ６６のゲート絶縁膜の厚みが同一であってもよい。また、図１０乃至図１２に示したように、素子分離領域絶縁膜と選択トランジスタ６６のゲート絶縁膜の種類は、同一であるようにしてもよい。
【０１１８】
また、図１３に示したように、チャネル領域絶縁膜のＷ方向の幅は、増幅トランジスタ６５のチャネル幅Ｌ０に比べて広く、ゲート電極６５ＡのＷ方向の幅（ゲート幅）に比べて狭くなるようにしてもよい。また、図１４に示したように、素子分離領域の一部は、絶縁膜により形成されるようにしてもよい。
【０１１９】
なお、本開示は、以下のような構成もとることができる。
【０１２０】
（１）
イオン注入により形成される素子分離領域を有する増幅トランジスタと、
トランジスタと
を備え、
前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚い
ように構成された
固体撮像素子。
（２）
前記素子分離領域絶縁膜と前記トランジスタのゲート絶縁膜の膜厚は、同一である
ように構成された
前記（１）に記載の固体撮像素子。
（３）
前記素子分離領域絶縁膜と前記トランジスタのゲート絶縁膜の種類は、同一である
ように構成された
前記（１）または（２）に記載の固体撮像素子。
（４）
前記チャネル領域絶縁膜のＷ方向の幅は、前記増幅トランジスタのチャネル幅に比べて狭い
ように構成された
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記チャネル領域絶縁膜のＷ方向の幅は、前記増幅トランジスタのチャネル幅に比べて広く、前記増幅トランジスタのゲート幅に比べて狭い
ように構成された
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（６）
前記素子分離領域の一部は、絶縁膜により形成される
ように構成された
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記素子分離領域絶縁膜は、熱酸化により形成される
ように構成された
前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
前記増幅トランジスタは、デプレッション型のトランジスタである
ように構成された
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
イオン注入により形成される素子分離領域を有する選択トランジスタ、リセットトランジスタ、および転送トランジスタのうちの、前記トランジスタではないトランジスタ
をさらに備え、
前記トランジスタではないトランジスタのチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、素子分離領域絶縁膜は、そのチャネル領域絶縁膜に比べて厚い
ように構成された
前記（１）乃至（８）のいずれかに記載の固体撮像素子。
（１０）
イオン注入により形成される素子分離領域を有する増幅トランジスタと、
トランジスタと
を備え、
前記増幅トランジスタのチャネル領域上の少なくとも一部のゲート絶縁膜であるチャネル領域絶縁膜は、前記トランジスタのゲート絶縁膜に比べて薄く、前記増幅トランジスタの前記素子分離領域上の少なくとも一部のゲート絶縁膜である素子分離領域絶縁膜は、前記チャネル領域絶縁膜に比べて厚い
ように構成された
電子機器。
【符号の説明】
【０１２１】
６５  増幅トランジスタ，  ６２−１乃至６２−４  転送トランジスタ，  ６４  リセットトランジスタ，  ６６  選択トランジスタ，  ８１  ゲート絶縁膜，  ８２Ａ  チャネル領域絶縁膜，  ８２Ｂ  素子分離領域絶縁膜，  ８４  チャネル領域，  ９１乃至９４  素子分離領域，  １５１Ａ，１５１Ｂ  絶縁膜，  ２３１Ａ  チャネル領域絶縁膜，  ２３１Ｂ  素子分離領域絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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