(57)【要約】【課題】１００万枚／秒以上の超高速度と、画素当たり数個の入射光子で撮影できる超高感度を備え、連続１００枚撮影できる撮像素子。【解決の手段】各画素に１００個のアナログメモリを備える。画像信号のその場記録により１００万枚／秒以上の撮影速度で１００枚の連続画像を撮影できる。同時に、各画素に１００個の低ビットデジタルメモリとＡＤコンバータを備える。撮影直後に、記録されているアナログ信号を大信号と小信号に分ける。小信号を１００Ｋｓｐｓ以下でデジタル化し、その場記録する。小信号のデジタル化ノイズは１エレクトロンレベルに下げることができる。デジタル化時間は１ｍｓ以下であるから、暗電流ノイズも１エレクトロンレベルになる。大信号は光のショットノイズ以下の離散化レベルでデジタル化する。読み出し時間が短縮され、大信号の暗電流ノイズは光のショットノイズ以下になる。【選択図】図６
2016063530.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ行×Ｎ列（Ｍ≧２、Ｎ≧２）の画素の配列から成り、前記の画素の配列がｍ行×ｎ列（ｍ≧１、ｎ≧１）の格子点上の画素の組の配列からなり、前記の画素の各々が少なくとも１個の光電変換手段と、該光電変換手段から供給されるアナログ信号を記録するＫ個（Ｋ≧３）のアナログメモリ要素からなるメモリＭ１を備え、前記の画素の組の各々が少なくとも１個のＡＤコンバータと、メモリＭ１に保存されているアナログ信号の前記ＡＤコンバータによる変換によって供給されるデジタル信号を記録する少なくともｍ×ｎ×Ｋ個のデジタルメモリから成るメモリＤ１を備える撮像素子。
【請求項２】
請求項１の撮像素子であって、
各画素で生成する画像信号量をＱ、ある一定の画像信号量をＱＴとするとき、Ｑ≦ＱＴの信号を識別する手段と、Ｑ≦ＱＴの信号をデジタル化する手段と、前記のデジタル化された信号を前記のＤ１に記録する手段を備える。
【請求項３】
請求項１の撮像素子であって、
各画素が、前記のアナログメモりＭ１と、Ｋ個（Ｋ≧３）の画像信号を保存するもう一つのアナログメモリＭ２と、Ｑ＞ＱＴであれば、Ｑもしくは（Ｑ−ＱＴ）の画像信号量に相当するアナログ信号をＭ１に、Ｑ≦ＱＴであれば、ＱもしくはＱＴをＭ２に保存する選択的保存手段とを備えることを特徴とする撮像素子。
【請求項４】
請求項１から請求項３までのいずれかの撮像素子であって、裏面照射型であることを特徴とする撮像素子。
【請求項５】
請求項４の撮像素子であって、２枚以上の半導体チップを接合してなる裏面照射接合型であることを特徴とする撮像素子。
【請求項６】
請求項１から請求項５までのいずれかの撮像素子であって、
前記の各画素が備えるアナログメモリＭ１が、少なくとも１本のＣＣＤから成り、前記の１本のＣＣＤは先端と末端が接合したループを成しており、前記ＣＣＤチャンネルの少なくとも１個のゲートの側面に、電荷を前記ＣＣＤチャンネルから排出するための読み出しゲートを備え、かつ前記ＣＣＤチャンネル上に、前記の読み出しゲートを備えるゲートに隣接して３値の電圧で制御されるＣＣＤゲートを備えることを特徴とする撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】  科学技術計測で必要になる、超高速超高感度連続撮影撮像素子に関する。
【背景技術】
【画素単位記録型撮像素子】
【０００２】  高速度撮像素子には大別して２つのタイプがある。一つは通常の高速度撮影に用いられる「並列・部分読み出し型撮像素子」である。他の一つは「画素単位記録型撮像素子」である。
【０００３】  画素単位記録型撮像素子は、各画素単位で１００個以上の画像信号メモリを持ち、全画素で同時に、時々刻々撮影される画像信号を記録する。したがって連続撮影枚数は、各画素の備える画像信号メモリの数に等しく、１００から２００枚程度である。しかし、１０万画素から１００万画素の画素数で、１００万枚／秒以上の撮影速度の超高速撮影をすることができる。
【０００４】  非特許文献１には、世界で初めて１００万枚／秒の撮影速度で１００枚以上の連続画像の撮影を実現した画素単位記録型撮像素子が開示されている。この素子は、各フォトダイオードから画素軸に対して小さい角度で直線的に伸びるＣＣＤを画素単位メモリとしている。したがって画素周辺記録型撮像素子である。
【０００５】  非特許文献２には、画素内に折りたたまれたＣＣＤメモリを備える画素内記録型撮像素子が開示されている。この素子のＣＣＤメモリは、先端と末端が接続されループ型ＣＣＤを形成している。これにより、再現性のある高速現象を複数回撮影し、得られる画像信号を、フレームの順番を保って各画素内で積算することができる。これにより信号強度を撮影回数倍に上げることができ、再現性のある現象であれば、発光強度が弱い被写体でも超高速度撮影ができる。
【０００６】  特許文献１には、ＣＭＯＳ型の画素内記録型撮像素子が開示されている。キャパシタを画素内メモリとしている。
【０００７】  非特許文献４にもＣＭＯＳ型の画素単位記録型撮像素子が開示されている。この素子は素子周辺記録型である。受光面内ではなく、受光面を囲むように画素単位メモリを配置している。このために、各画素列上に多数の信号読み出し線を配置している。したがって、各画素列上の、信号線の本数と等しい数の画素から同時に、画像信号を受光面の周辺に読み出す。信号電荷パケットは、画素内で一旦、電圧に変換され、電流増幅された後、配線を通して画素周辺に送られ、キャパシタからなる画素単位メモリに保存される。
【０００８】  以上に述べたように、これまで実用化された画素単位記録型撮像素子は全てアナログ信号記録型である。
【０００９】  当然、画素単位デジタル記録型撮像素子も作ることができる。この場合は各画素、もしくは隣接する複数の画素に対して１個のＡＤコンバータと、多数のデジタルメモリを備える。
【００１０】  しかし画素単位デジタル信号記録型では、撮影中に個々の画像信号をデジタル化する必要がある。したがってアナログ信号記録型の撮像素子の最高速度の方がはるかに高い。したがって、画素単位で多数のデジタルメモリを備える画素単位デジタル信号記録型超高速度撮像素子が実用化された例はない。
【００１１】  アナログ型にも不利な点がある。画素単位記録型では、撮影後の信号の読み出しに時間がかかるために、その間に発生する暗電流が大きい。これは画素単位記録型撮像素子では撮影後に読み出す画像信号の数が多いからである。例えば各画素が１００個の画素単位メモリを持つ場合には、同じ画素数に対して１００倍の読み出し時間がかかる。
【高感度撮像素子】
【００１２】  撮像素子を高感度化するためには、信号レベルＳの増大と、ノイズレベルＮの低減の２つの方法がある。
【信号レベルの増大のための技術】
【００１３】  撮像素子レベルでの信号レベルの増大のための技術としては通常のアンプによる増幅の方法や、衝突イオン化増倍を用いて信号電荷を増やす方法がある。両者ともに、撮像から信号転送までの様々な段階に挿入することができる。
【００１４】  裏面照射型撮像素子は信号レベルを上げるための効果的な技術である。撮像素子を裏面照射とすることにより、開口率（受光面積／画素面積）を１００％近くに上げることができる。また量子効率（発生信号電荷数／入射光子数）も８０％以上に上げることができる。したがって開口率と量子効率の効果を総合した総合量子効率を８０％程度にすることができる。すなわち１０個の入射光子に対して８個の信号電荷を得ることができる。
【００１５】  裏面照射型にはもう一つの大きな利点がある。裏面照射にすると、表面側の回路には光は入射しないので、表面側に様々の機能を持った別のＩＣチップを接合し、より高機能の撮像素子を提供することができる。このような撮像素子を「裏面照射接合型撮像素子」と呼ぶ。
【ノイズレベルの低減の技術】
【００１６】  撮像素子において人工的に低減可能な主要なノイズ源は、暗電流ノイズと読み出しノイズである。暗電流には結晶欠陥等から生じる電荷の他にリーク電流も含まれる。読み出しノイズには、フローティングディフュージョンや読み出し配線系の容量において蓄積される熱雑音（リセット雑音）、読み出し時やデジタル化に使用するパルス電圧で発生するノイズ、離散化レベルに対応する離散化ノイズ等がある。また光子が波動であると同時に粒子であり、その入射時間がランダムであることに起因するショットノイズがある。このノイズを人工的に低減することはできない。
【００１７】  前記の熱雑音は相関２重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）等によって取り除く。
【００１８】  暗電流を減らすにはプロセスを改善し、結晶欠陥等を減らす必要がある。プロセスの改善は読み出し時の１／ｆノイズの低減に対しても効果的である。
【００１９】  暗電流の低減には撮像素子の冷却が効果的である。しかしカメラに素子の冷却装置を付けるとカメラが大型化し、かつ高価になる。
【００２０】  読み出し速度を上げ、読み出し時間を短縮すると暗電流が下がる。
【００２１】  パルス電圧で発生するノイズは読み出し速度やデジタル化速度を下げることで低くなる。
【００２２】  デジタル化における離散化レベルを上げると離散化ノイズが下がる。しかし離散化レベルが高いと、デジタル化に要する時間が急激に長くなる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】：特開２００７−３２９７２２
【非特許文献】
【００２４】
【非特許文献１】：Ｅｔｏｈ，ｅｔ  ａｌ．，Ａｎ  ｉｍａｇｅ  ｓｅｎｓｏｒ  ｗｈｉｃｈ  ｃａｐｔｕｒｅｓ  １００  ｃｏｎｓｅｃｕｔｉｖｅ  ｆｒａｍｅｓ  ａｔ  １００００００  ｆｐｓ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，５０，１，１４４−１５０，２００３．
【００２５】
【非特許文献２】：Ｅｔｏｈ，ｅｔ  ａｌ．，Ｕｌｔｒａ−ｈｉｇｈ−ｓｐｅｅｄ  ｉｍａｇｅ  ｓｉｇｎａｌ  ａｃｃｕｍｕｌａｔｉｏｎ  ｓｅｎｓｏｒ，Ｓｅｎｓｏｒｓ，１０，４，４１００−４１１３，２０１０．
【００２６】
【非特許文献３】：Ｔｏｃｈｉｇｉ，ｅｔ  ａｌ．，Ａ  ｌｏｂａｌ−ｓｈｕｔｔｅｒ  ＣＭＯＳｉｍａｇｅ  ｓｅｎｓｏｒ  ｗｉｔｈ  ｒｅａｄｏｕｔ  ｓｐｅｅｄ  ｏｆ１  Ｔｐｉｘｅｌ／ｓ  ｂｕｒｓｔ  ａｎｄ  ７８０  Ｍｐｉｘｅｌ／ｓ  ｃｏｎｔｉｎｕｏｕｓ．ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｐｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，４８，３２９−３３８，２０１３．
【発明の概要】
【発明が解決しようとする課題】
【００２７】  照明強度が同じである場合、撮像素子への入射光量は撮影時間に逆比例して少なくなる。本発明が解決しようとする基本的な課題は、超高速度と、冷却することなく、１画素当たり数個の光子の入射で撮影できる非常に高い感度とを兼ね備える撮像素子と、前記撮像素子を備える撮影装置を提供することである。【００２８】  感度を上げることは基本的にはＳＮ比をあげることである。以下では信号レベルＳの増強と、ノイズレベルＮの低減のうち、主としてノイズの低減にかかわる技術的課題について説明する。
【暗電流と読み出しノイズの競合】
【００２９】  本発明の第１の課題は、画素単位記録型撮像素子に良く適合する、暗電流ノイズと読み出しノイズの競合関係を調整し、これらの合成ノイズのレベルを低減することである。
【００３０】  通常の撮像素子の読み出し時のデジタル化速度は２０Ｍｓｐｓ（Ｍｅｇａ  Ｓａｍｐｌｅｓ  Ｐｅｒ  Ｓｅｃｏｎｄ）から８０Ｍｓｐｓ程度である。
【００３１】  したがって、例えば２００Ｋｓｐｓでデジタル化するとき、デジタル化速度は通常の２０Ｍｓｐｓから８０Ｍｓｐｓに比べて、１／１００から１／４００になる。一般的に読み出し速度の低減による読み出しノイズの低減は、読み出し速度の平方根に逆比例する。すなわち、読み出し速度が１／１００から１／４００になると読み出しノイズレベルは１／１０から１／２０となる。
【００３２】  一方、読み出し時間は１００倍から４００倍となり、暗電流ノイズは１００倍から４００倍となる。暗電流ノイズが信号取扱い容量に対して十分小さい場合は、暗電流ノイズの平均値をあとで差し引けば良い。受光面の周辺に完全に斜光された画素を作っておき、この画素の信号を暗電流ノイズの平均値とすればよい。もしくは撮影に先立って、全画素について完全に入射光を遮って撮影したときの信号を暗電流の平均値とすればよい。この場合でも、暗電流のランダム性によるノイズが残る。このノイズレベルは、光のショットノイズと同様に、暗電流の標準偏差程度であり、概ね暗電流の平均値の平方根に比例する。すなわち読み出し時間が１００倍から４００倍になると、暗電流ノイズのレベルは１０倍から２０倍となる。
【００３３】  すなわち暗電流ノイズを減らすために読み出し速度を上げれば読み出しノイズが大きくなり、読み出しノイズを減らすために読み出し速度を下げれば暗電流ノイズが増大する。
【００３４】  天文観測では、この競合関係の回避のために、液体窒素等で撮像素子を十分冷却し、暗電流ノイズを減らして、十分遅い速度で読み出している。
【００３５】  本発明の課題は、画素単位記録型撮像素子に良く適合する技術でこの競合関係を調整し、冷却することなく、合成ノイズレベルを下げることである。
【離散化レベルと暗電流の競合】
【００３６】  離散化レベルと暗電流ノイズも競合関係にある。本発明の第２の課題は、これらの競合関係を調整し、合成ノイズのレベルを低減することである。ただしそのための技術は、画素単位記録型撮像素子の構造に良く適合するものでなければならない。
【００３７】  理想的には離散化レベルは１電子相当にすることが望ましい。実用的にも数電子程度で離散化するのが望ましい。大きい信号も含まれる場合、１から数電子相当でデジタル化すると、非常に長い時間がかかり、暗電流が増える。高速でデジタル化すれば電磁ノイズが増える。この問題を解決するために、信号を大きい信号と小さい信号にわけてデジタル化する方法が良く使われる。
【００３８】  信号電荷の数をＱとする。閾値ＱＴで大きい信号と小さい信号を分画することにする。以後、Ｑ＞ＱＴの信号と、Ｑ≦ＱＴの信号を、それぞれ「大信号」、および「小信号」と呼ぶことにする。
【００３９】  このとき、大信号は、閾値ＱＴに対応する光子のショットノイズ程度、すなわち光子数の平方根のオーダーで離散化すれば良い。例えばＱＴを２５６電子程度とするとき、大信号は１６電子程度で離散化すれば良い。一方小信号は１から数電子相当で離散化する。
【００４０】  ある構造の撮像素子が取り扱える信号強度の最大値をＱｍａｘとする。通常の撮像素子では、Ｑｍａｘは数千から数万電子程度である。例えばＱｍａｘを８１９２電子とする。８１９２は２の１３乗であるから以後の説明をわかり易くする。
【００４１】  小信号を４電子単位として離散化することにする。Ｑｍａｘも４電子で離散化すると１１ビットのデジタル値になる。
【００４２】  一方、Ｑ≦ＱＴの小信号のみ４電子単位で離散化し、大信号は１６電子単位で離散化することにする。Ｑｍａｘを１６電子、ＱＴを４電子で離散化すると、それぞれ９ビット、および６ビットのデジタル値となる。ともに、すべての信号を１１ビットでデジタル化する場合に比べて計算時間はけた違いに小さくなる。
【００４３】  また６ビットの小信号は小さなＡＤＣ（ＡＤコンバータ）でデジタル化できる。
【００４４】  一方、大信号は、暗電流がＱｍａｘよりも十分小さい場合には、長い時間をかけて読み出しても、実質の暗電流ノイズ（近似的に暗電流の平方根程度）はそれほど大きくならない。
【００４５】  このように離散化レベルと暗電流ノイズの競合関係を調整するために、大信号と小信号を分けてデジタル化する技術は良く使われてきた技術である。この技術と画素単位記録型撮像素子の構造を効果的に適合させることも課題である。
【新機能と画素面積】
【００４６】  各画素単位で新しい機能を導入すれば画素サイズが大きくなる。本発明の第３の課題は新機能の導入と画素面積の増大の競合関係を軽減することである。
【課題の解決の手段と効果】
【００４７】  以下、課題の解決の手段の個々について、解決の手段とその効果を対にして記述する。
【００４８】  Ｍ行×Ｎ列（Ｍ≧２、Ｎ≧２）の格子点上に画素を備える撮像素子であって、各画素に対してＫ個（Ｋ≧３）の画像信号を保存するアナログメモリＭ１と、隣接するｍ行×ｎ列（ｍ≧１、ｎ≧１）の格子点上の画素の組に対して、１個のＡＤコンバータと、ｍ×ｎ×Ｋ個のデジタルメモリとを備えることを特徴とする撮像素子により、
画素単位記録型撮像素子の超高速度撮影という機能を維持しつつ、電荷数個という非常に低いノイズレベルを併せ持つ撮像素子を提供する。
【００４９】  例えばｍ＝１、ｎ＝１、すなわち各画素に対して、Ｋ＝１００個のアナログメモリを備える画素単位記録型撮像素子により、１００万枚／秒以上の撮影速度で連続１００枚の画像を撮影できる。撮影直後に、１００個のアナログメモリに保存されている信号電荷を２００Ｋｓｐｓ（２００，０００ｓｐｓ）の非常に遅い速度でデジタル化すると、デジタル化に伴うノイズレベルは通常の撮像素子における読み出しノイズレベルの１／１０から１／２０になる。
【００５０】  一方、１００個のアナログ信号のデジタル化に要する時間は約０．５ミリ秒（＝１００個×（１／２００，０００））である。通常のビデオカメラ用撮像素子では読み出し時間は１／３０秒である。したがって通常のビデオカメラに比べて暗電流は１／６６．６（０．０００５／（１／３０））になる。その標準偏差は約１／８となる。
【００５１】  通常の撮像素子のノイズレベルは多くても１画素当たり数１０電子程度である。２００Ｋｓｐｓで、画素単位アナログメモリから画素単位デジタルメモリに読み出すときのノイズレベルは通常の撮像素子の１／１０以下、暗電流ノイズは１／８程度となる。
【００５２】  すなわち、本発明により、画素単位記録型撮像素子の特徴である超高速撮影という機能を堅持しつつ、暗電流ノイズと読み出しノイズレベルをともに効果的に低減し、ノイズレベルを数電子程度に下げることができる。
【００５３】  以上はｍ＝１、ｎ＝１という最も単純化された場合について説明したが、ｍ＞１またはｎ＞１の複数の画素からなる画素群に対して１個のＡＤコンバータを備えても良い。
【００５４】  また同数（ただしＫ≧３）の、画素単位アナログメモリとデジタルメモリに加えて、追加の画素単位アナログメモリもしくはデジタルメモリを備えても良い。
【００５５】  前期のアナログ画像信号は、電荷、電圧、電流、磁気、分子や結晶の構造変化したものの割合、スピン等、アナログ信号であれば良い。例えばＣＣＤ型では前記アナログ信号を電荷量として保存し、ＣＭＯＳ型ではキャパシタに電圧として保存する。
【００５６】  このような構造の撮像素子を「アナログ・デジタル画素単位記録型撮像素子」と呼ぶことにする。
【００５７】  さらに、各画素で生成する画像信号量をＱ、ある一定の画像信号量をＱＴとするとき、ＱとＱＴの大小を比較し、Ｑ≦ＱＴの信号のみを選択する手段と、選択されたＱ≦ＱＴの信号を先行的にデジタル化する手段とを備える撮像素子により、
画素単位で大信号も含めてデジタル化する場合に比べて、画素単位のＡＤコンバータのサイズと、デジタル撮影後のデジタル化に要する時間を数桁縮小できる。すなわち、画素単位デジタルメモリの導入による暗電流ノイズおよび画素単位デジタルメモリへの読み出しノイズの競合の解消によるノイズの総合的軽減という新機能の導入と、画素面積の低減の間の競合の関係が効果的に緩和され、画素面積の縮小とノイズのさらなる低減が同時に達成される。
【００５８】  さらに、各画素に対してＫ個（Ｋ≧２）の画像信号を保存するアナログメモリＭ１とＭ２を備え、Ｑ＞ＱＴであれば、Ｑもしくは（Ｑ−ＱＴ）の画像信号量に相当するアナログ信号をＭ１に、Ｑ≦ＱＴであれば、ＱもしくはＱＴをＭ２に保存する選択的保存手段とを備えることを特徴とする撮像素子により、
小信号を保存する画素単位メモリＭ２を別途備えることができるので、画素内の回路要素間の関係が明確に分離でき、該撮像素子の設計と操作が容易になる。Ｍ２に保存される信号のサイズはＭ１に保存される信号のサイズに比べて十分小さいので、Ｍ２を導入しても画素面積はそれほど大きくならない。
【００５９】  前記の撮像素子であって、裏面照射接合型であることを特徴とする撮像素子により、
総合量子効率（開口率×量子効率）を８０％程度まで上げて信号レベルを実質的に限界にまで高めることができる、ＡＤコンバータとデジタルメモリを受光回路チップに接合した別のチップ上に作ることにより、新機能の導入による画素面積の増大を最小限にとどめることができる。
【００６０】  さらに、前記の各画素が備えるアナログメモリＭ１が、少なくとも１本のＣＣＤから成り、前記の１本のＣＣＤは先端と末端が接合したループを成しており、前記ＣＣＤチャンネルの少なくとも１個のゲートの側面に、電荷を前記ＣＣＤチャンネルから排出するための読み出しゲートを備え、かつ前記ＣＣＤチャンネル上に、前記の読み出しゲートを備えるゲートに隣接して３値の電圧で制御されるＣＣＤゲートを備えることによって、
前記１本のＣＣＤ上を転送される信号電荷を、外部から指定される限界の電荷数より大きな電荷から成る信号電荷と、前記の限界の電荷数より小さい信号電荷に容易に分離できる。これにより、前記の限界の電荷数より大きい電荷数からなる信号電荷と、小さい電荷数からなる信号電荷を別々に信号処理することができ、信号処理時間の短縮等を効果的に行うことのできる撮像素子を提供する。
【００６１】  前記の撮像素子を備える撮影装置により、
超高感度で超高速撮影を可能にする撮影手段を提供する。
【図面の簡単な説明】
【００６２】図１  撮影装置の構成図
図２  撮像素子の外形
図３  受光回路チップの平面図
図４  受光チップの断面図の概念図
図５  本発明の第１の実施の形態の受光素子の画素構造
図６  ＣＣＤメモリ上の画像信号から、小信号のみを抽出し、大信号はアナログ信号のままＣＣＤメモリに保存するための構造
図７  ＣＣＤメモリ上の画像信号から、小信号のみを抽出し、大信号はアナログ信号のままＣＣＤメモリに保存するための動作
図８  本発明の第３の実施の形態の２×２個の画素の構造
図９  画素内メモリがＣＭＯＳ型の場合の画素周辺記録型の撮像素子の画素の構成図
図１０  第４の実施の形態の小信号用デジタル回路チップ上の画素構造
図１１  同大信号用デジタル回路チップ上の画素構造
図１２から図１６  同ＡＤＣの動作の説明図
図１７  第５の実施の形態のＡＤＣ
図１８  第５の実施の形態の各画素の大信号のアナログメモリ
【発明を実施するための形態】
【００６３】  以下、本発明の実施の形態を図に基づいて説明する。まず本発明の全ての実施の形態に共通の構造について説明する。
【撮影装置】
【００６４】  図１は撮影装置の構成図１００を示す。入射光１０１は光学系、すなわちフィルター１０２、レンズ１０３、絞り１０４およびシャッター１０５を経由して撮像素子１０６に入射する。
【００６５】  撮像素子はカメラ部１０７の先端についている。撮像素子は撮影制御回路１０８と信号読み出し回路１０９で制御される。信号読み出し回路にはデジタル画像信号を一時保存するためのバッファメモリ１１０が接続している。バッファメモリは通信回路１１１、さらに制御コンピュータ内の画像処理装置１１２に接続している。制御コンピュータはこの他に全システムを制御するための制御回路１１３と内部記録装置１１４を内蔵している。また制御コンピュータには外部記録装置１１５、ディスプレイ１１６、コンソール１１７、マウス１１８、および撮影対象現象の生起と同期して撮影を開始および停止するためのトリガー装置１１９、および照明装置１２０が接続されている。
【積層型撮像素子】
【００６６】  図２は撮像素子の外形を示す。
【００６７】  ３枚のＩＣチップが積層し、１個の撮像素子１２１をなしている。受光側のチップを受光回路チップ１２２と呼ぶ。受光回路チップに積層されているチップを駆動回路チップ１２３と呼ぶ。駆動回路チップに積層されているチップをデジタル回路チップ１２４と呼ぶ。すなわちこの撮像素子では、駆動回路チップ１２３とデジタル回路チップ１２４の２枚のチップが信号処理チップ１２５を構成している。
【００６８】  図２の最上層にある受光回路チップは光の入射する裏面側１２６から見ている。裏面側には裏面電圧を供給するための金属配線１２７が配置されている。また裏面の金属配線に電圧を送るためのワイヤボンディングのために、４隅にボンディングパッド１２８を備えている。
【受光回路チップ】
【００６９】  図３は受光回路チップの平面図１２９を示す。
【００７０】  図２で駆動回路チップの表面は上面であるが、受光面回路チップの表面は下面である。
すなわち受光回路チップの表側は、駆動回路チップの表側と向かい合わせて貼りあわせる。
【００７１】  デジタル回路チップは駆動回路チップと同じく、図２では上面が表面である。
【００７２】  図３の中央部に５１２×５１２画素からなる受光面１３０がある。その上下に、電荷収集ゲート以外のゲートの制御回路１３１が乗っている。左右に、後述するように、撮影後画素内にアナログ状態で保存されている大きい信号電荷を、素子周辺でデジタル化し、素子外のバッファメモリ１１０に送るためのＡＤＣと信号送付回路１３２が乗っている。
【００７３】  １画素のサイズは２０μｍ×２０μｍである。したがって受光面は１０．２４ｍ×１０．２４ｍｍである。制御回路等を含むチップサイズは１３ｍｍ×１３ｍｍである。
【００７４】  受光回路チップは裏面照射型である。すなわち裏面で受光し、表面側に受光回路が乗っている。さらにその表面には駆動回路チップと電気的に接合するためのパッドが配置されている。
【００７５】  図４は受光チップ１２２の断面図の概念図１３３を示す。この図では下面が裏面であり、入射光１０１は下面から入射している。生成した光電子（信号電荷）１３４はｐ−ｗｅｌｌ１３５の周りを周って、画素中心１３６にあるｐ−ｗｅｌｌの開いている部分にある電荷収集ゲートの位置１３７に集まり、一旦そこで積算される。積算された信号電荷が元の電荷ベースでの画像信号となる。画像信号は電荷収集ゲートから、ｐ−ｗｅｌｌの中にあるアナログ画像信号記録領域１３８に転送される。
【００７６】  以下に５個の実施の形態を示す。第１の実施の形態から第３の実施の形態まではＣＣＤ型の撮像素子である。第４の実施の形態はＣＭＯＳ型の撮像素子である。これらの実施の形態の説明では主としてメモリ構造について説明している。第４の実施の形態ではＣＭＯＳ型のメモリと、大信号と小信号を分離するためのＡＤコンバータ（ＡＤＣ）の回路の構造と動作を示している。第５の実施の形態では、より精度の高い離散化を行うための別の構造のＡＤＣを示している。これらのＡＤＣはＣＣＤ型およびＣＭＯＳ型メモリの双方に適用可能である。すなわち、メモリ部の構造とＡＤＣの構造の組み合わせで、本発明を実施するために複数の実施の形態があり、それぞれに利点があるので、用途によって組み合わせを選択することができる。
【００７７】  まずＣＣＤ型の実施の形態について概要を説明する。具体的な説明は一連の実施の形態の概要説明の後に説明する。第１の実施の形態から第３の実施の形態の重要部分の基本構造を図５、図６、図８に示す。動作については第１の実施の形態の動作を図７に示す。第２の実施の形態と第３の実施の形態の動作については、第１の実施の形態で動作の説明から、動作の概要の文による説明だけで容易に理解できる。
【００７８】  図５に第１の実施の形態の画素構造を示す。図６にその重要部の拡大図を示す。各画素が１本のＣＣＤ型画像信号メモリを備える。第１の実施の形態では、ＣＣＤ上に記録されている電荷信号を、大信号と小信号に分離し、大信号だけをＣＣＤ上に残す回路を備える。すなわち、撮影直後にＣＣＤ上に電荷として記録されている多数の画像信号をアナログ信号レベルで大信号と小信号に分離する。小信号は分離されると同時にデジタル値に変換され、各画素内に保存される。一方、大信号は電荷のままで、もとのＣＣＤ上に保存されるところに特徴がある。
【００７９】  大信号のデジタル化は画素単位ではなく、通常の読み出し方式で行われる。各画素の小信号が画素単位で一斉にデジタル記録されたのち、大信号はシークエンシャルに受光面外に読み出し、受光面外（素子上の受光面外、もしくは素子外）のＡＤＣでデジタル化され、素子外にデジタル記録される。その後、各画素内にデジタル保存されている小信号が素子外に読み出される。素子外で各画素の、各フレームに対応する大信号と小信号がデジタル加算され、画像信号として記録される。この信号を１連の画像として再構成する。
【００８０】  ＡＤＣの例については第５の実施の形態で詳細に説明するので、第１の実施の形態から第３の実施の形態の説明では割愛している。
【００８１】  第２の実施の形態は、撮影後各画素のＣＣＤ上に記録されている一連のアナログ信号を小信号と大信号に分離しない。そのままの信号を各画素単位で一斉にデジタル化し、デジタル記録する。したがって回路は第１の実施の形態より単純になる。一方、各画素内のＡＤＣおよびデジタルメモリの面積が大きくなる。またデジタル化に要する時間が長くなる。
【００８２】  第３の実施の形態は、各画素が、同一の長さの大小２つのＣＣＤメモリを備える。連続撮影時に画像信号電荷を大信号と小信号に分離し、転送容量が大きいＣＣＤと小さいＣＣＤに別々に記録する。撮影直後に小さいＣＣＤに記録された信号だけを画素単位でデジタル記録する。小信号を記録するためのＣＣＤを追加するために、第１の実施の形態に比べて画素サイズが大きくなる。一方、大信号と小信号の分離のための回路が第１の実施の形態のそれに比べて単純になる。
【００８３】  第４の実施の形態は図９に示すＣＭＯＳ型の画素内メモリを備える。撮影中は一連の画像信号をＣＭＯＳメモリにアナログ記録する。各アナログ信号をデジタル化するとき、大信号と小信号に分離するところに特徴がある。ＡＤ変換回路を図１０と図１１に示す。動作を図１２から図１６に示す。
【００８４】  第４の実施の形態では、最大信号レベルを基準電圧として与える。この電圧値を等分し、大信号の離散化レベルとする。撮影直後に、大信号の離散化レベルを１段とする階段状電圧を素子外部から全画素に一斉に送り、各画素に記録されている画像信号と大小を比較する。この階段状電圧が、各画素で記録されている画像信号を電圧に変換した値よりも大きくなるまでのステップ数をカウントする。これを大信号のデジタル値として各画素内に記録する。
【００８５】  このとき、各画素のデジタル化された大信号のデジタル化誤差の最大値は離散化レベルである。この誤差分を、各画素で小さな離散化レベルでデジタル化し、各画素内に記録する。
【００８６】  以上の動作を各画素のアナログメモリの数だけ繰り返す。
【００８７】  画素内に小信号用のデジタルメモリの他に、大信号用のＡＤＣ（カウンター）とデジタルメモリを備える必要がある。
【００８８】  第４の実施の形態において、アナログ記録部分はＣＣＤメモリであっても良い。
【００８９】  第５の実施の形態のＡＤＣの構造を図１７に示す。第５の実施の形態は第４の実施の形態を改善したものであるので動作については文章のみで説明している。
【００９０】  第５の実施の形態では、外部から階段状でなく、一定勾配（シングルスロープ）でリニアに上昇する電圧を送る。この電圧が、アナログ記録されている画像信号の電圧レベルを超えた瞬間に、外部から送られてきた電圧レベルを大信号としてアナログ記録する。この電圧レベルは画像像信号の電圧レベルに比べて少しオーバーシュートしている。
【００９１】  第５の実施の形態では、この大信号の電圧レベルを基準電圧として、オーバーシュート分のみを小信号としてデジタル化し、各画素内に保存する。以上の動作をフレーム数分続けた後、大信号を受光面外にシークエンシャルに読み出し、素子外にデジタル記録する。その後、各画素内に記録されている小信号のデジタル値を読み出し、素子外で、画素およびフレームごとにデジタル的に大信号の値と小信号の値を乗算する。
【００９２】  本実施の形態では、第４の実施の形態と異なり、記録した大信号を基準にして小信号をＡＤ変換するので、参照電圧が不要になり、配線数を減らせる。また最終的なデジタル値は、大信号と小信号の乗算で得られるので、大きなダイナミックレンジを確保しやすい。
【００９３】  この場合は各画素に、フレーム数に相当する数の大信号を保存するためのメモリを備える必要がある。大信号を一旦キャパシタに保存して再度読み出すと、大きなノイズが加わる。このノイズをキャンセルするために、もとのアナログ信号を十分増幅してデジタル回路に送る。したがってキャパシタに記録される大信号のサイズはもとの信号サイズよりもはるかに大きい。これらのデジタル化前の大信号を記録するアナログメモリをフレーム数分備える必要がある。したがって各画素内に大きな面積のアナログメモリを必要とする。
【００９４】  第５の実施の形態では、フレーム数分の小信号をデジタル化した後、アナログ信号として保存されているフレーム数分の大信号をデジタル化する。一方、第５の実施の形態と同じ方式のデジタル化を１信号ごとに行っても良い。この場合、各画素には、１信号分の大信号を記録するためのキャパシタがあれば良い。ただし、各画素に、大信号と小信号の２種のデジタル信号を記録するデジタルメモリ、もしくはこれらを積算後のデジタル信号を記録するデジタルメモリを、各画素にフレーム数分備える必要がある。面積的な負担はこの場合の方が第５の実施の形態より小さい。しかし第５の実施の形態では小信号のデジタル化を先に行うので、小信号に対する暗電流ノイズの影響が小さい。
【第１の実施の形態】
【００９５】  図５は本発明の第１の実施の形態の受光素子の画素構造１３９を示している。図６は円１４０で囲まれた部分の拡大図を示す。
【００９６】  電荷収集ゲート１４１で集められた信号電荷は画素内のＣＣＤメモリ１４２に保存される。ＣＣＤメモリ１４２は始端と末端が接合したループを形成している。これは後述するように、撮影直後に、小信号のみをデジタル化するためである。
【００９７】  まず動作の概要を説明し、その後、動作の詳細を説明する。
【００９８】  信号電荷ＱがメモリＣＣＤの信号取扱い容量Ｑｍａｘに対して過大な場合がある。この場合、信号電荷がＣＣＤメモリから溢れてブルーミングという現象を起こす。これを防ぐためにブルーミング防止ゲートが設けられている。すなわちＱ＞Ｑｍａｘの場合は、過剰電荷（Ｑ−Ｑｍａｘ）は、ブルーミング防止ゲート１４３を超えて、自動的にアンプ領域１４４内のドレーン１４５に排出される。
【００９９】  電荷収集ゲート１４１に残っている信号電荷はＣＣＤメモリ１４２に転送される。すなわち、Ｑ＞Ｑｍａｘの場合はＱｍａｘが、Ｑ≦Ｑｍａｘの場合はＱがＣＣＤメモリに格納される。これが実際の画像信号となる。
【０１００】  ただし、説明を簡略にするため、以後の説明では、Ｑ＞Ｑｍａｘの場合はＱｍａｘ、Ｑ≦Ｑｍａｘの場合はＱの画像信号を新たにＱで表す。
【０１０１】  図５ではＣＣＤエレメントは一周で１２個であるから、連続１２個の画像信号が格納される。しかし実際のＣＣＤエレメントは１００個以上である。
【０１０２】  撮影中に画素内ＣＣＤメモリに保存された画像信号は、撮影終了直後に大信号と小信号に分離され、小信号のみが読み出しゲート１４６を超えてフローティングディフュージョン１４７に転送され、電圧信号に変換される。電圧信号は電流源トランジスタ１４８とソースフォロアートランジスタ１４９で電流増幅される。電流増幅された電圧信号はコンタクトポイント１５０から、受光回路チップ１２２に接合された駆動回路チップ１２３を、垂直に貫通して、デジタル回路チップ１２４に送付される。その後、リセットゲート１５１に電圧を印加することにより、小信号の信号電荷はフローティングディフュージョン１４７からドレーン１４５に排出される。以上の信号読み出し過程は、撮像素子で使われる一般的な信号読み出し過程である。
【０１０３】  以上の過程を繰り返すことにより、画素内メモリから一連の画像信号の中の全ての小信号（Ｑ≦ＱＴ）、またはＱ＞ＱＴの場合はＱＴが電圧信号に変換され、デジタル回路チップに送付される。大信号は画素内ＣＣＤメモリに保存される。
【０１０４】  デジタル回路チップに送られた小信号の画像信号は、各画素内の６ビットのＡＤＣでデジタル化され、デジタル回路チップ上の画素内デジタルメモリに保存される。ＡＤＣの実施の形態の例については、本発明の第３の実施の形態で示すので、ここでは説明を割愛する。
【０１０５】  小信号をデジタル記録した後、大信号を画素内のフローティングディフュージョンに送り、電圧変換し、ソースフォロアアンプで電流増幅した後、受光回路チップ内に、水平に、張られた読み出し配線１５２を通じて、受光面外のＡＤＣに送り、デジタル変換した後、撮像素子外のバッファメモリに送る。
【０１０６】  大信号をデジタル化するＡＤＣは、各画素内の小信号のデジタル化のためのＡＤＣとは別のＡＤＣである。素子の周辺の受光面外に作られる場合と、素子からはアナログ信号のままで読み出し、素子外に置かれたＡＤＣでデジタル化する場合の２種のの形態がある。このことは通常の撮像素子の場合も同じである。
【０１０７】  以上が動作の概要である。以下に詳細な動作を説明する。
【０１０８】  図６のＣＣＤ部分および図７は、撮影後、画素内ＣＣＤメモリに保存されている画像信号から、小信号のみを抽出し、大信号はアナログ信号のままでＣＣＤメモリに保存するための構造と、動作を示している。
【０１０９】  構造上の特徴は、以下の３点である。
【０１１０】  第１は、ＣＣＤメモリがループになっていることである。
【０１１１】  第２は、通常の４相駆動ＣＣＤで使われる４種の電極（図ではＡ１、Ａ２、Ａ３、Ａ４）とは別に、読み出しゲート１４６に隣接するＡ２ゲート（１５３）に接続して、独立に駆動される３個の電極Ｂ３（１５４）、Ｂ４（１５５）、Ｂ１（１５６）を備えることである。
【０１１２】  第３は、Ｂ３ゲート１５４が低電圧ＶＬ，高電圧ＶＨの他に、中電圧ＶＭを含む、低電圧、中電圧、高電圧（ＶＬ、ＶＭ、ＶＨ）の３値駆動されることである。
【０１１３】  さらに制御上の特徴として、Ｂ３，Ｂ４，Ｂ１ゲートで、Ａ２ゲート１５３から溢れてくる（Ｑ−ＱＴ）を受け入れるための空のＣＣＤメモリ要素（１５７）を用意していることがあげられる。
【０１１４】  撮影中はＢ３、Ｂ４、Ｂ１ゲートは、Ａ３、Ａ４、Ａ１ゲートとして、同じパルスで動作する。
【０１１５】  次に撮影直後に行われる、大信号と小信号の分離の動作について具体的に説明する。
【０１１６】  図７は縦方向にｔ１からｔ１０までの１０個の時間ステップを示している。各時間ステップに対して、電極と、それに加える電圧を黒、白、グレイの長方形の列で示している。それに対応するＣＣＤ転送路の電位をパルス波形で示している。電位はＣＣＤの電位表示で一般に使われるように、下方向が正である。
【０１１７】  黒は低電圧ＶＬをかける電極１５８を、白は高電圧ＶＨをかける電極１５９を、グレイは中間電圧ＶＭをかける電極１６０を示している。
【０１１８】  また以下の説明をわかり易くするために、信号電荷を黒丸１６１、および白丸１６２の組で示している。黒丸は比較的小さい信号を、白丸は比較的大きい信号をシンボル的に表している。実際の信号強度はこれらの和であり、実際には図のように分離できるわけではない。
【０１１９】  小信号と大信号の境界となる閾値信号強度ＱＴは黒丸２個に対応するものとする。すなわち、●＜ＱＴ、●●＝ＱＴ、○＞ＱＴ、○○＞＞ＱＴである。
【０１２０】  ｔ１でＣＣＤエレメント１５７（Ｂ４、Ｂ１）の中の信号電荷パケットは０である。直前のＣＣＤエレメント１６３（Ａ４、Ａ１）に保存されている信号電荷は、小さい信号が２個と大きい信号２個の和からなる。その間の（Ａ２，Ｂ３）は電位バリア１６４を形成している。
【０１２１】  ｔ２ではＢ３の電圧１６０がＶＭになっており、低い電位バリア１６５が形成されている。Ａ１からＡ４までの電極に、順次、通常の４相駆動電圧を与え、Ｂ４、Ｂ１に図７の電圧を与えると、ｔ５において、大きい信号は、Ｂ３電極の電位バリア１６５を超えて、ＣＣＤエレメント１６６に溢れ出る。これが前方に転送されていく。ＱＴに相当する２個の黒丸で表された信号はＡ２電極１６７に残る。このときＢ３電極の電圧ＶＭは、Ａ２電極１５３の下の電位ポケット１６７の電荷容量がＱＴになるように設定されている。後述するように、ＶＭは正確でなくて良い。
【０１２２】  ｔ６でＡ２電極（１５３）に隣接する読み出し電極１４６の電圧を上げると、Ａ２にあった小さい電荷は読み出し電極下の転送路からフローティングディフュージョン１４７に流入する（以上、図６参照）。図７では、これを矢印１６８で示している。この信号は前記の通り、電流増幅された電圧信号としてデジタル回路チップに転送され、デジタル化され、記録される。
【０１２３】  その結果ｔ７では、エレメント（Ａ２、Ｂ３）の位置に再び空のＣＣＤエレメント１６９が生成され、一つ前のＣＣＤエレメントに大きい信号１７０がある場合には、それを受け入れる準備ができている。実際には図７のケースでは前段の信号は、黒丸一つの小さい信号であるから、前記の動作を繰り返せば、小さい信号は読み出し電極１４６からフローテフィングディフュージョン１４７に読み出され、このＣＣＤエレメントは空になり、空になったＣＣＤエレメントが前方に転送されていく。
【０１２４】  後は通常の４相駆動で転送すれば、Ｑ＞ＱＴの信号では（Ｑ−ＱＴ）が、Ｑ≦ＱＴの信号では空信号が前方に転送される。すなわちＱ≦ＱＴの信号は全てデジタル化され、Ｑ＞ＱＴの信号はＱＴだけ小さくなるが、アナログ信号としてＣＣＤメモリ上に保存される。
【０１２５】  前期の操作を「小信号デジタル化」と呼ぶことにする。
【０１２６】  ｔ１０の次のステップはｔ１と同じ状態に戻る。ＣＣＤエレメント数をＫとするとき、１個のエレメントは空になり大信号の受け入れに使われる。したがって小信号デジタル化を（Ｋ−１）回繰り返すことにより、（Ｋ−１）個の（Ｑ−ＱＴ）の信号もしくは０信号と、大信号受け入れのための１個の空信号がＣＣＤ上に残る。本の形態ではＫ＝１０１である。したがって連続１００個の画像信号に対して、撮影直後に前記のプロセスが適用される。
【０１２７】  図７のｔ５からｔ１０では、ＱＴを差し引いた後の大信号１６６の前方には、黒丸で表されるＱＴ以下の小信号成分も含んだ大信号１７１がある。これは小信号デジタル化をまだ１回しか行っていないためである。これらの信号は、これから小信号デジタル化を行う一連の（Ｋ−２）個の信号の末尾の信号である。デジタル化を１回行った後に、同じ操作を（Ｋ−２）回繰り返すことにより、２個の黒丸で表されるＱＴ部分がデジタル化され、最終的に白丸２個もしくは３個で表されている（Ｑ−ＱＴ）のみがＣＣＤメモリ上に残る。
【０１２８】  前記の小信号デジタル化は、その目的であるノイズレベルの効果的低減とＡＤ変換に要する時間や面積の効果的削減に加えて、さらに以下の３点の大きな利点を有する。
【０１２９】  第１に面積負担がほとんどない。大信号と小信号を分離し、小信号は転送して大信号を保存するという高度な動作をするにもかかわらず、そのために新たに必要な構造は実質上ないと言って良い。３つのＢゲートを独立駆動するための配線が３本増えるだけである。
【０１３０】  第２に時間的負担もほとんどない。通常の４相駆動では、信号電荷は８ステップで１ＣＣＤエレメント進む。一方、本発明になる小信号デジタル化プロセスでは１０ステップで１ＣＣＤエレメント進む。差はわずかに２ステップ分である。
【０１３１】  第３にこの動作によって導入される誤差は実質的にない。一般的にこのような中間電圧を使った動作では、中間電圧の指定値からのずれが大きな誤差要因となり、中間電圧の精密な設定が要求されることがある。しかし、本発明になる小信号デジタル化では、ＱＴの値が揺らいでも、小信号と大信号の和は厳密にもとの信号サイズに保たれる。しかる後、それぞれをデジタル化し、その和をとるので、ＱＴの揺らぎに起因する誤差の介入はない。
【０１３２】  概要説明で述べたように、小信号デジタル化の後、ＣＣＤメモリ上に残されている大信号を、読み出しゲートからフローティングディフュージョンに順次読み出し、各画素の信号読み出し回路で電圧変換した後、受光面外に読み出し、撮像素子チップ周辺でデジタル化した後、素子外に読み出して、素子外のバッファメモリに記録する。
【０１３３】  次に、デジタル回路チップ上に、各画素単位でデジタル化されて保存されている小信号を素子外に読み出し、バッファメモリに保存する。次にバッファメモリ上のデジタル化された大信号と小信号を加え、各フレームの各画素の画像信号とする。
【０１３４】  ＣＣＤメモリから大信号（Ｑ−ＱＴ）を読み出すときは、Ｂ３電極の電圧はＶＬに固定し、読み出しゲートの電圧はＶＨに固定する。転送されてきた信号はＢ３ゲートの電位バリアに妨げられて、全て読み出しゲート側に流出する。
【０１３５】  このようにループ状のＣＣＤチャンネルの１ゲートの側面に、電荷をＣＣＤチャンネルから排出するための読み出しゲートを備え、ＣＣＤチャンネル上に、前記の読み出しゲートを備えるゲートに隣接して３値の電圧で制御されるゲートを設けることによって、空ＣＣＤパケットを作ることができ、これを使って大信号と小信号を分離できる。
【０１３６】  この構造と動作を用いて、画素内で積算した画像信号から積算された背景信号を除去することができる。入射光量が微弱で、再現性が強い現象に対しては、多数回の撮影を行い、ループ型のＣＣＤを用いて画素内で画像信号を積算することにより信号強度を上げることができる。一方、このような場合には背景信号も積算される。ある回数積算した後、一定値の信号をＣＣＤメモリから排出することにより、積算回数を増やすことができる。
【０１３７】  この場合はバリアとなるＢ３ゲート１５４の電極の電圧ＶＭを低く設定し、ＱＴを大きくする。
【０１３８】背景信号は時空間的にほぼ一定であるので、事前撮影により、積算回数に対する背景信号の大きさを前もって計測することができる。ＱＴが積算された背景信号よりも小さくなるようにＢ３ゲートの電圧を設定する。これにより、ＱＴ以上の画像信号の変動部分のみをＣＣＤ上に残して、一定のＱＴ（この場合は積算された背景信号）を先行的に排出できる。
【０１３９】  排出したＱＴをデジタル化して記録しておき、後で出力される変動部分の積算値をデジタル化した値を加えても良い。この場合はＢ３ゲートの電圧が少し変わっても、合計値には影響しない。
【０１４０】  詳細な説明は省くが、背景信号の排出の場合は、Ｂ４ゲート１５５とＢ１ゲート１５６は通常のＡゲートと同じ電圧パルスで駆動できる。
【０１４１】  この場合、Ｂ３ゲートの電圧を画素毎に変えられるようにしておき、予備撮影等で前もってフレームナンバー毎に背景信号強度を調べておき、中間値の電位バリアをフレームナンバー毎に変えることにより、効果的に背景信号排出を行うこともできる。
【第２の実施の形態】
【０１４２】  図５、図６の画素構造を備える撮像素子の動作は、上記の動作に限らない。撮影後、Ｂ３ゲートの電圧をＶＬに保って転送すれば、全信号は分離されることなく、そのまま順次フローティングディフュージョンに流入する。その電位変化をデジタル回路チップに送ってデジタル化すれば、小信号と大信号の分離を伴わない基本的な構成のアナログ・デジタル画素単位記録型撮像素子になる。
【第３の実施の形態】
【０１４３】  図８は本発明の第３の実施の形態の２×２個の画素の構造１７２を示している。
【０１４４】  この素子は、各画素の中に２本のＣＣＤメモリを備えている。一つは大信号記録用ＣＣＤメモリ１７３であり、他は小信号記録用ＣＣＤメモリ１７４である。
【０１４５】  電荷収集ゲート１７５に集められた画像信号は小信号用ＣＣＤ１７４の第１エレメント１７６に送られる。第１エレメントの容量ＱＴを超える大信号は、越流ゲート１７７を超えて大信号記録用ＣＣＤ１７３に溢れ出す。Ｑｍａｘより大きい信号は、ブルーミング防止ゲート１４３を超えて、アンプ領域１４４に溢れ出し、ドレーンから素子外に排出される。超高速撮影を必要としない場合は、排出せずに読み出すか、デジタル化して画素単位記録しても良い。
【０１４６】  図８では、５枚分の画像信号が小信号と大信号に分離されて記録されると撮影が終了する。その後小信号が順次デジタル化されデジタル信号として記録される。その後、大信号は通常のＣＭＯＳ撮像素子と同じ方法で受光面外に読み出される。以下の制御手順は第１の実施の形態の場合と同じである。
【０１４７】  また超高速撮影を必要としない場合には、小信号の画素単位記録をせずに、小信号のみを先に通常の方法で読み出しても良い。信号サイズがＱｍａｘに比べて十分小さいので、通常の読み出し方法であっても短時間で読み出すことができ、暗電流の影響を受けやすい小信号の低ノイズ読み出しができる。
【０１４８】  さらに、越流ゲートから溢流した電荷を電圧変換したのち、圧縮して電荷に変え、画素単位で多数のキャパシタメモリまたはＣＣＤメモリに再保存しても良い。この方法は大ダイナミックレンジの超高速撮影に適する。超高速撮影の代表的被写体であるプラズマや爆発等は非常に高いダイナミックレンジでの撮影を要求する。
【第４の実施の形態】
【０１４９】  第４の実施の形態においては接合される各ＩＣチップの構造が、第１から第３の実施の形態のそれとは異なる。図２において、最上段チップは受光回路チップ１２２で、各画素に対して電荷収集ゲートとＫ（＝１００）個の画素単位アナログメモリを備える、中段チップは小信号のデジタル回路チップ１２３である。下段チップは大信号のデジタル回路チップ１２４である。
【０１５０】  図９は本発明の第４の実施の形態の受光回路チップ上の画素の構成図１７８を示している。この素子はＣＭＯＳ型である。
【０１５１】  フォトダイオード１７９で生成された信号電荷は順次メモリ部１８０に保存され、撮影後に各画素に備えられた増幅回路１８１で電流増幅される。
【０１５２】  メモリ部の構造は特許文献１で開示されている構造と同じであり、Ｋ個のメモリエレメント１８２から成る。各メモリエレメントは、Ｋ個のキャパシタメモリ１８３と、２個の選択トランジスタ１８４、１８５を備える。撮影時には記録時選択トランジスタ１８４を順次開いてキャパシタメモリ１８３に信号電荷を順次記録する。
【０１５３】  撮影後、出力時選択トランジスタ１８５を順次開く。増幅回路１８１は、通常のソースフォロア回路である。電流増幅された電圧信号ＶＩＮが信号線１８６を通り、一旦サンプルホールド（１８７）されて、コンタクトポイント１８８から垂直方向に、小信号用デジタル回路チップ１２３に送られる。
【０１５４】  図１０から図１５は第４の実施の形態にかかるＡＤＣの構造と動作の説明図である。
【０１５５】  図１０は小信号用デジタル回路チップ１２３上の１画素の構造１８９を示す。比較器１９０の負相入力端子電圧ＶＸ２００の正負により、ロジック１９２でスイッチング信号を生成し、逐次近似レジスタ（ＳＡＲ）１９１やスイッチＡ，Ｂ、Ｅ（１９５、１９６、１９７）等、およびＦを制御する。
【０１５６】  入力電圧信号ＶＩＮは受光面チップからコンタクトポイント１８８を経由して送られる。大信号と小信号の分離技術は後述する。各小信号について逐次比較が終わると、そのときのデジタル値（Ｄ０、Ｄ−１、・・・、Ｄ−５）がデジタルメモリ領域１９３に送られ保存される。デジタルメモリ領域にはＫ個のデジタルメモリが備えられている（図には記載されていない）。全ての信号のデジタル化が終わると、デジタル化された小信号は読み出し回路１９９から、素子外に読み出される。
【０１５７】  図１１は大信号用デジタル回路チップ上の、各画素内の回路の内容を示す。入力は受光面外のＤＡコンバータ（以後「ＤＡＣ」と書く）のカウントと、小信号用デジタル回路チップ上のロジック回路から送られてくるカウンタの停止信号である。停止信号が送られてくるとカウンタのデジタル値を大信号のデジタル値として保存する。
【０１５８】  以下、動作の詳細について説明する。
【０１５９】  基準電圧をＶＲＥＦとするとき、大信号の離散化レベルをΔＶＤＡＣ＝ＶＲＥＦ／２ｎとする。したがって大信号をｎビットで離散化する。小信号をｍビットでデジタル化する。逐次近似レジスタのコンデンサは、容量Ｃの大容量コンデンサ１９４、および小信号の逐次近似用の容量がＣ／２ｎ、Ｃ／２ｎ＋１、・・・、Ｃ／２ｎ＋（ｍ−１）の小コンデンサ群２０１からなる。本実施の形態では、ｎ＝８、ｍ＝６である。
【０１６０】  図１０は初期状態を示す。比較器の手前のスイッチＥ１９７は短絡しており、ＶＸ＝０である。
【０１６１】  図１２では受光回路チップから信号電圧ＶＩＮが導入される。負電荷（電子）の導入によりＶＸが負となる。このとき、比較器負相入力端子側の配線に保有される電荷をＱＸＳＡＭＰとすると、ＱＸＳＡＭＰ＝−Ｃ×ＶＩＮ−Ｃ×１／２ｎ×（１／２＋１／４＋１／８＋・・・＋１／６４）×ＶＲＥＦ＝−Ｃ×ＶＩＮ−Ｃ×１／２ｎ×６３／６４×ＶＲＥＦ＝−Ｃ×（ＶＩＮ＋ΔＶＤＡＣ×（１−１／２６））＝−Ｃ×（ＶＩＮ＋ΔＶＤＡＣ×（１−１／２ｍ））となる。
【０１６２】  次に、図１３に示すように、スイッチＡ１９５をとスイッチＢ１９６閉じ、受光面外のＤＡＣから、階段関数の電圧ＶＤＡＣを導入する。ＶＤＡＣの１ステップはΔＶＤＡＣ＝ＶＲＥＦ／２ｎ＝ＶＲＥＦ／２５６である。
【０１６３】  ＶＤＡＣを導入しても、比較器負相入力端子側の配線に保有される電荷数は変わらない。しかし比較器負相入力端子の電圧ＶＸが上昇する。このとき比較器負相入力端子側の電荷数ＱＸＣＯＭＰをＶＤＡＣを用いて表すと、ＱＸＣＯＭＰ＝Ｃ×（ＶＸ−ＶＤＡＣ）＋Ｃ×６３／６４×（ＶＸ−ＶＲＥＦ）となる。
【０１６４】  電荷保存則より、ＱＸＳＡＭＰ＝ＱＸＣＯＭＰであるので、これを解くと、ＶＸ＝１／（１＋１／２ｎ×６３／６４）×（ＶＤＡＣ−ＶＩＮ）となる。
【０１６５】  すなわち、ＶＤＡＣ＞ＶＩＮとなった瞬間にＶＸ＞０となり、比較器の出力は、それまでの０から１に変わる。
【０１６６】  このとき近似的にはＶＩＮ＝ＶＤＡＣである。すなわち、比較器の出力が１に変わるまでのＶＤＥＣのステップ数をカウントし、そのカウント値にΔＶＤＡＣ＝ＶＲＥＦ／２ｎを乗じると、ＶＩＮの近似値が求まる。このように、第４の実施の形態では、基準電圧ＶＲＥＦを各ＡＤＣに供給する必要がある。
【０１６７】  このときＶＤＡＣはΔＶＤＡＣ＝ＶＲＥＦ／２ｎの離散化レベルで離散化され、ｎビットのデジタル値で表されている。これによりΔＶＤＡＣの離散化レベルを、小コンデンサ群２０１の組み合わせで、さらにｍビット高い離散化レベルにする。これにより最終的にｎ＋ｍビットのレベルで入力信号がデジタル化される。
【０１６８】  ＶＸ＞０になった瞬間に、ＶＤＡＣの値はＶＩＮから見てオーバーシュートしている。オーバーシュートのレベルは最大でΔＶＤＡＣ＝ＶＲＥＦ／２ｎである。
【０１６９】  小コンデンサ群２０１の組み合わせは、ＶＲＥＦとグラウンドへの接続の組み合わせで決まる。この組み合わせは６個の２値数（Ｄ０，Ｄ−１，．．．，Ｄ−５）に０または１を当てはめることで表される。
【０１７０】  小コンデンサの容量は、大コンデンサ１９４の容量に対して、Ｃ／２ｎ＋１，Ｃ／２ｎ＋２，．．．，Ｃ／２ｎ＋ｍとなるように設定する。このように設定することで、ΔＶＤＡＣ＝ＶＲＥＦ／２ｎがｍビットに離散化される。このときの離散化ノイズレベルはＶＲＥＦ／２ｎ＋ｍとなる。
【０１７１】  このことをわかりやすくするために、２つの極端な場合を比較する。一方は図１４である。この場合は（Ｄ０，Ｄ−１，．．．，Ｄ−５）＝（１，１，．．．，１）に相当する。もう一方の場合は図１５に示すように、６個の小コンデンサが全てグラウンドに接続されている場合である。この場合は（Ｄ０，Ｄ−１，．．．，Ｄ−５）＝（０，０，．．．，０）に相当する。
【０１７２】  この場合の電荷の保存式はＱＸＳＡＭＰ＝−Ｃ×ＶＩＮ−Ｃ×１／２ｎ×６３／６４×ＶＲＥＦ＝ＱＸＣＯＭＰ＝Ｃ×（ＶＸ−ＶＤＡＣ）＋Ｃ×６３／６４×ＶＸとなる。これより、ＶＩＮ＝ＶＤＡＣ−６３／６４×ΔＶＤＡＣ＝ＶＤＡＣ−（１−１／２ｍ）×ΔＶＤＡＣ≒ＶＤＡＣ−ΔＶＤＡＣが得られる。すなわち、（Ｄ０，Ｄ−１，．．．，Ｄ−５）＝（０，０，．．．，０）の条件はＶＤＡＣからΔＶＤＡＣだけ信号が低い状態を示す。正確なＶＩＮは（Ｄ０，Ｄ−１，．．．，Ｄ−５）＝（１，１，．．．，１）の条件と（Ｄ０，Ｄ−１，．．．，Ｄ−５）＝（０，０，．．．，０）の条件の間にあることがわかる。
【０１７３】  次に効率良くＶＩＮをＶＲＥＦを用いて正確に表す（Ｄ０，Ｄ−１，．．．，Ｄ−５）の組を求める方法について説明する。これにより、デジタルレベルがｎビットから（ｎ＋ｍ）ビットに変わり、型離散化レベルがＶＲＥＦ／２ｎからＶＲＥＦ／２ｎ＋ｍに変わる。本実施の形態では１／２５６×ＶＲＥＦから１／（２５６×６４）×ＶＲＥＦに変わる。
【０１７４】  この探索は６回で終わる。まずＳＡＲ  ＬＯＧＩＣ１９２で、６個のバイナリ数値（Ｄ０、Ｄ−１、・・・、Ｄ−５）のうち、最大桁のＤ０を１から０に変える。これにより、図１６で示すように、スイッチＦが切り替わり、小コンデンサ群のコンデンサのうち、最大の容量のコンデンサのみがＶＲＥＦからグラウンドに接続される。（Ｄ０、Ｄ−１、・・・、Ｄ−５）＝（０、１、・・・、１）にすれば、このときのＶＩＮは、大信号の離散化レベルΔＶＤＡＣ＝ＶＲＥＦ／２ｎの１／２だけＶＤＡＣが下がったときの値になる。ＶＸがまだ正であれば、Ｄ−１も０にする。負であればＤ０を１に戻してＤ−１を０にする。
【０１７５】  以下、順次下位の桁について、ＶＸの正負をモニターしながら２分探索を続けると、６ステップ後にはＶＲＥＦ／２ｎのさらに１／６４のＶＲＥＦ／２ｎ＋６＝ＶＲＥＦ／２ｎ＋ｍの分解能でＶＩＮの値をデジタル値として求めることができる。
【０１７６】  本実施の形態では、大信号分のデジタル化が先行する。ＶＤＡＣをステップワイズに変えて全画素に送り、各画素の比較器で出力が１になるまでのカウント数を図２の大信号デジタルメモリチップ１２６に画素単位で保存する。この間のステップ数は２５６である。その後、（Ｄ０、Ｄ−１、・・・、Ｄ−５）を６ステップで求める。
【０１７７】  ＶＤＡＣはＤＡＣで生成しなくても良い。シングルスロープＡＤＣと同じように、一定勾配のランプ信号で連続的に電圧を上げ、一定時間間隔でサンプルホールドすることで階段関数としても良い。
【０１７８】  第４の実施の形態のアナログメモリは図９のＣＭＯＳ型メモリである必要はない。ＣＣＤメモリであっても良い。また、第４の実施の形態の大信号のデジタル化部分、もしくは小信号のデジタル化部分のみを使って、第１の実施の形態または第２の実施の形態の小信号のデジタル化を行うためのＡＤＣとすることができる。
【第５の実施の形態】
【１７９】  図１７、図１８は本発明の第５の実施の形態の説明図である。第５の実施の形態２０２では以下のような特徴を持っている。入力信号はＶＤＡＣのような階段関数でなく、短時間に一定勾配で電が上がるシングルスロープのランプ波形である。小コンデンサー群がＶＲＥＦ端子ではなく、ＶＲＡＭＰ側に接続されている。大信号は３番目のチップ１２６にアナログ信号として保存される。
【１８０】  第５の実施の形態では各画素にフレーム数分の大信号のアナログメモリ２０３を必要とする。図１８に、図９の受光回路チップのアナログメモリと同様ＣＭＯＳキャパシタをメモリを示している。記録、および読み出しの方法は、第４の実施の形態における画像信号記録の場合と同じである。
【１８１】  動作について説明する。基本的な動作は第４の実施の形態と類似している。ただしＶＲＡＭＰを一定勾配で連続的に上げる。ＶＸ＞０、すなわち比較器から１が出力されると、そのときのＶＲＡＭＰをアナログ信号として保存する。そののち、アナログ保存した大信号を基準として、小信号部分をデジタル化し、小信号チップ１２５に画素単位で保存する。チップ１２６に保存されているアナログ信号はその後、通常の撮像素子と同じように、チップ周辺に読み出され、デジタル信号として出力される。小信号のデジタル値は大信号を基準としているので、最終的なデジタル信号値は大信号と小信号のデジタル値の乗算で選られる。
【１８２】  この実施の形態は、第４の実施の形態に比べて以下の長所がある。大信号のデジタル化を後で行うので、小信号のデジタル化が終了するまでの時間がはるかに短い。容量の範囲を小さくできる。また、記録した大信号を基準にして小信号をＡＤ変換しているので、参照電圧が不要となり、配線数も低減できるとともに、大ダイナミックレンジも確保しやすい。
【１８３】  なお、大信号のデジタル値が０になると、最終デジタル値も０となり、小信号のデジタル値が反映されないので、大信号のデジタル値が１ＬＳＢ以上になるように、レベルシフトしておき、最終デジタル値に対してその分を補正する。このレベルシフトは簡易な回路で実現でき、回路面積への負担は実質的にない。
【１８４】  小信号はＶＲＡＭＰがある限度以下の場合のみにデジタル化しても良い。
【１８５】  第５の実施の形態では、大信号をフレーム数だけ保存するための図１８のＣＭＯＳメモリが必要である。その代わりに、大信号のメモリ（キャパシタ）を１個だけ備えて、１信号ごとに小信号と大信号のデジタル化と、その乗算を行い、結果をデジタル記録しても良い。この場合は、小信号のデジタル化を先行的に行わないので、小信号に乗る暗電流ノイズがわずかに大きくなる。また、乗算した結果を保存するための、大ビットのデジタルメモリをフレーム数だけ備える必要がある。
【符号の簡単な説明】
【１８６】１００  撮影装置の構成図
１０１  入射光
１０２  フィルター
１０３  レンズ
１０４  絞り
１０５  シャッター
１０６  撮像素子
１０７  カメラ部
１０８  撮影制御装置
１０９  信号読み出し回路
１１０  バッファメモリ
１１１  通信回路
１１２  制御コンピュータ内の画像処理装置
１１３  全システムを制御するための制御回路
１１４  内部記録装置
１１５  外部記憶装置
１１６  ディスプレイ
１１７  コンソール
１１８  マウス
１１９  トリガー装置
１２０  照明装置
１２１  ３枚のＩＣチップが積層した接合型撮像素子
１２２  受光回路チップ
１２３  駆動回路チップ（第４、第５の実施の形態では小信号のデジタル回路チップ）
１２４  デジタル回路チップ（第４、第５の実施の形態では大信号のデジタルメモリチップ）
１２５  駆動回路チップとデジタル回路チップの２枚のチップからなる信号処理チップ
１２６  受光回路チップの光の入射する裏面側
１２７  裏面電圧を供給するための金属配線
１２８  裏面側には裏面電圧を供給するためのボンディングパッド
１２９  受光回路チップの平面図
１３０  受光回路チップの受光面
１３１  電荷収集ゲート以外のゲートの制御回路
１３２  信号送付回路、大きい信号電荷を、素子周辺でデジタル化するＡＤＣ等
１３３  受光チップ１２１の断面図の概念図
１３４  光電子（信号電荷）
１３５  ｐ−ｗｅｌｌ
１３６  画素中心
１３７  ｐ−ｗｅｌｌの開いている部分にある電荷収集ゲートの位置
１３８  ｐ−ｗｅｌｌの中にあるアナログ画像信号記録領域
１４１  電荷収集ゲート
１４２  画素内のＣＣＤメモリ
１４３  ブルーミング防止ゲート
１４４  アンプ領域
１４５  アンプ領域内のドレーン
１４６  読み出しゲート
１４７  フローティングディフュージョン
１４８  電流源トランジスタ
１４９  ソースフォロアートランジスタ
１５０  コンタクトポイント
１５１  リセットゲート
１５２  受光回路チップ内に水平に張られた読み出し配線
１５３  読み出しゲートに隣接するＡ２ゲート
１５４、１５５、１５６  独立に駆動される３個の電極Ｂ３、Ｂ４、Ｂ１
１５７  空のＣＣＤメモリ要素
１５８  低電圧ＶＬをかける電極（黒で示される）
１５９  高電圧ＶＨをかける電極（白で示される）
１６０  中間電圧ＶＭをかける電極（グレイで示されている）
１６１  小さい信号（黒丸で示されている）
１６２  大きい信号（白丸で示されている）
１６３  空のＣＣＤメモリ要素の直前のＣＣＤエレメント
１６４  空と直前のＣＣＤエレメントの間の電位バリアを形成するＣＣＤエレメント
１６５  電圧ＶＭで形成される低い電位バリア
１６６  小信号をフローティングディフュージョンに排出後に前方に転送される大信号
１６７  大信号を前方に越流させた後に一旦ＣＣＤエレメント上に残る小信号
１６８  小信号のフローティングディフュージョンへの送付（排出）を示す矢印
１６９  小信号の送付後再生する空のＣＣＤエレメント
１７１  まだ小信号のデジタル化を行う前の一連の信号の末尾の信号
１７２  本発明の第３の実施の形態の２×２個の画素の構造
１７３  大信号記録用ＣＣＤメモリ
１７４  小信号記録用ＣＣＤメモリ
１７５  電荷収集ゲート
１７６  小信号用ＣＣＤ
１７７  越流ゲート
１７８  本発明の第４の実施の形態の受光回路チップ上の画素の構成図
１７９  フォトダイオオード
１８０  第４の実施の形態のアナログメモリ部
１８１  増幅回路
１８２  Ｋ個のメモリエレメント
１８３  キャパシタメモリ
１８４  記録時選択トランジスタ
１８５  出力時選択トランジスタ
１８６  信号線
１８７  サンプルホールド
１８８  信号送付配線の接合チップへの信号送付配線のコンタクトポイント
１８９  小信号用逐次近似（ＳＡＲ）型ＡＤＣの構造
１９０  ＡＤＣの比較器
１９１  逐次近似レジスタ
１９２  逐次比較型ＡＤＣのロジック
１９３  デジタルメモリ領域
１９４  容量Ｃの大容量コンデンサ
１９５、１９６、１９７  ＡＤＣ内のスイッチＡ，Ｂ、Ｅ
１９９  読み出し回路
２００  比較器の負相入力端子電圧ＶＸ
２０１  小信号の逐次近似用の小コンデンサ群
２０２  第５の実施の形態のＡＤＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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