(57)【要約】【課題】保護継電器は、外来サージなどにより、ＣＰＵが暴走し誤ってＥＥＰＲＯＭに記憶した整定値を誤ったデータで書き換えてしまうケースがある。この状態では、ＣＰＵリセットなどにより装置を再起動させても、元の状態に戻らず、復旧に時間がかかってしまう。ＣＰＵの暴走等によるＥＥＰＲＯＭへ誤った書き込みを行わないようにすることを目的とする。【解決手段】本発明は、ＣＰＵが暴走した場合でも、ＥＥＰＲＯＭに誤った書き込みを行わないように、ＥＥＰＲＯＭのライトイネーブル信号をユーザーインターフェース部のデータ書込み用ＳＷを押して、データ書込み間だけ接続するようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
ユーザーインターフェース部にデータ書込み用ＳＷを備え、データ書込み用ＳＷを押している間、且つ、前記データ書込み用ＳＷを離してから、一定時間経過するまでＥＥＰＲＯＭのイネーブル信号を接続する手段を備えたＥＥＰＲＯＭ誤書込み防止機能付きディジタル形保護継電器
【請求項２】
上記ＥＥＰＲＯＭのイネーブル信号を接続する手段は、データ書き込みＳＷとオフディレイ回路とで構成されていることを特徴とする請求項１に記載のディジタル形保護継電器
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外来サージなどによりソフトが暴走し、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍａｂｌ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｉ）への誤書き込みを防止する機能を備えたディジタル形保護継電器に関するものである。
【背景技術】
【０００２】
給電の有無にかかわらずデータを保持する不揮発性メモリとして、ディジタル形保護継電器の整定置等を書き込むメモリとしては、ＥＥＰＲＯＭが使われている。ＥＥＰＲＯＭに一旦書き込まれたデータは、ソフトの暴走やプログラムのバグにより、その書き換えがおこなわれないように、誤書き込み防止の提案がなされている。
【０００３】
例えば、特許文献１は、ＥＥＰＲＯＭとの接続部に、配線用ピンを設け、その中の一つをライトプロテクト用のピンとして設けている。このような構成にすることでライトイネーブル信号を、物理的に切り離しが可能にしている。具体的には、ショートピンを接続したときにだけ、ＥＥＰＲＯＭへの書き込みが可能にして、通常は、ＥＥＰＲＯＭの書き込みが行えないようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−３０６０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の特許文献のＥＥＰＲＯＭに書き込むデータは、主にプログラムデータを想定しており、一旦データを書き込んだ後は、基本的に再書きを行わない。このため、実施例では、ライトイネーブル信号の切断の手段をショートピンで行っており、装置使用者が容易に入切できる様な構造にはなっていない。この様な構造では、例えば設定データなど、ユーザー側で更新したいデータをＥＥＰＲＯＭに記憶したい場合、いちいちユーザーがデータ更新時にライトイネーブル信号接続用のショートピンを接続しなくてはならず、操作性が悪いという課題がある。
【０００６】
ディジタル形保護継電器においては、整定値をＥＥＰＲＯＭに記憶している。整定値をＥＥＰＲＯＭに記憶する理由は、電源の入切で整定値がクリアされない様にするためである。整定値は、ユーザーで書き換えるため、一般的に保護継電器のユーザーインターフェース部にはデータ書込み用のスイッチが設けられている。外来サージなどによりＣＰＵが暴走した場合、ＥＥＰＲＯＭのデータを書き換えてしまうことがある。この状態では、リセットなどで再起動しても、暴走前の状態に復帰できない。
【０００７】
本発明の目的は、ＥＥＰＲＯＭへの書込み信号は通常動作時には切り離しておき、整定値の更新を行う場合には、簡単な手段で実施できるようにすることである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、ＥＥＰＲＯＭへのライトイネーブル信号は、常時は切り離されており、ライトイネーブル信号の入切をユーザーインターフェース部に設けている整定値書き込みＳＷに連動させ、前記整定値書き込みボタンを押すタイミングでのみ、ＥＥＰＲＯＭへライトイネーブル信号を接続する機能を設けたことを特徴とする。
【０００９】
さらに、ユーザーがスイッチを押す時間によっては、データ書込み中にライトイネーブル信号が切断される恐れがあるため、オフディレイ回路を設けて、データ書込み中にライトイネーブル信号を切断されないようにする機能を設けたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ライトイネーブル信号の入切をユーザーインターフェース部に設けているデータ書込みＳＷに連動させ、整定値の更新時以外は書込みできないようにしているので、ＣＰＵが暴走した場合でも、誤ってＥＥＰＲＯＭへ、データを書き込むことがない。誤った出力信号をだす可能性を減少させることができる。取り扱いが簡単になるという効果を有する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施例
【図２】図２は、本発明の実施例のタイミングチャート
【発明を実施するための形態】
【実施例】
【００１２】
ＥＥＰＲＯＭ２へのデータ書込み手順は、チップイネーブル信号を“Ｌ”とし、その後ライトイネーブル信号を“Ｌ”とし、ライトイネーブル信号が“Ｌ”→“Ｈ”となるタイミングで、ＥＥＰＲＯＭ２へデータを書き込む。図１、図２、を用いて本発明の第１の実施例を説明する。ＣＰＵ１とＥＥＰＲＯＭ２の間のライトイネーブル信号は、アナログＳＷ３により入切される。（本実施例では、アナログＳＷを用いているが、補助リレーやロジックＩＣで行ってもよい。）アナログＳＷ３は通常はオープンとなっている。ＥＥＰＲＯＭ２側のライトイネーブル信号は、プルアップされ通常は“Ｈ”に固定されていて、書きこみができないようになっている。ユーザーインターフェース部５に設けたデータ書込用ＳＷ６を押すことにより、アナログＳＷ３がクローズとなり、ＣＰＵ１とＥＥＰＲＯＭ２間のライトイネーブル信号が接続される。
【００１３】
アナログＳＷ３をすぐ離した場合、データ書込みが終了していないこともあるので、オフディレイ回路４を設けて、データ書込み時間を補償するようにしている。データ書込み用ＳＷ６を押している間、オフディレイ回路４の入力およびオフディレイ回路４の出力が“Ｈ”となり、ＳＷ６を離した後も、オフディレイ回路４の出力は、オフディレイ時間分、“Ｈ”で保持される。オフディレイ回路４の出力が“Ｈ”となると、アナログＳＷ３はクローズとなり、ライトイネーブル信号が接続されることでＥＥＰＲＯＭ２へのデータ書込みが可能となる。オフディレイ時間後、オフディレイ回路出力が“Ｌ”になると、アナログＳＷはオープンとなり、ライトイネーブル信号が切断され、ＥＥＰＲＯＭ２へのデータ書込みは不可能となる。即ち常時は、ＥＥＰＲＯＭ２へのデータ書込みが不可能な状態であるため、ＣＰＵ１暴走が発生してもＥＥＰＲＯＭ２のデータを書き換えることはない。
【００１４】
上記構成のようにライトイネーブル信号を通常は切断しておき、データ書込用ＳＷを押したときにのみライトイネーブル信号を接続にする様にすれば、例えば、ＣＰＵが暴走して誤ったデータを書き込もうとしても、ＥＥＰＲＯＭには、ＣＰＵからのライトイネーブル信号が切断されていることで、誤ったデータが上書きされることはなく、信頼性の向上につながる。
【産業上の利用可能性】
【００１５】
この発明は、たとえば、ディジタル形保護継電器や監視制御機器などの、不揮発性メモリへの誤書き込みを防止する回路に適応できる。
【符号の説明】
【００１６】
１  ＣＰＵ
２  ＥＥＰＲＯＭ
３  アナログＳＷ
４  オフディレイ回路
５  ユーザーインターフェース部
６  データ書込み用ＳＷ
【図１】
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【図２】
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