(57)【要約】【課題】高精度かつ低消費電力な増幅回路、並びにこの増幅回路を備えたＡＤ変換器、無線通信装置、及びセンサシステムを提供する。【解決手段】一実施形態に係る増幅回路は、サンプリング回路と、量子化器と、ＤＡ変換器と、帰還容量と、を備える。サンプリング回路は、入力電圧をサンプリングするサンプリング容量と、複数のスイッチと、を備える。量子化器は、サンプリング回路の出力電圧を量子化する。ＤＡ変換器は、量子化器の量子化結果に応じたアナログ信号を出力する。帰還容量は、アナログ信号をサンプリング回路の出力電圧に帰還する。【選択図】図１
2016225840.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧をサンプリングするサンプリング容量と、複数のスイッチと、を備えるサンプリング回路と、
前記サンプリング回路の出力電圧を量子化する量子化器と、
前記量子化器の量子化結果に応じたアナログ信号を出力するＤＡ変換器と、
前記アナログ信号を前記サンプリング回路の前記出力電圧に帰還する帰還容量と、
を備える増幅回路。
【請求項２】
前記量子化結果を−Ｋ倍して前記ＤＡ変換器に入力するデジタル演算回路を備える
請求項１に記載の増幅回路。
【請求項３】
前記量子化器は、前記サンプリング回路の出力電圧と、接地電圧と、を比較する第１の比較器と、前記第１の比較器を制御する論理回路と、を備える逐次比較型ＡＤ変換器である
請求項１に記載の増幅回路。
【請求項４】
前記ＤＡ変換器は、容量ＤＡＣ又は抵抗ＤＡＣである
請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項５】
前記帰還容量をリセットするリセットスイッチを備える
請求項１乃至請求項４のいずれか１項に記載の増幅回路。
【請求項６】
前記サンプリング回路と前記帰還容量との間に接続された第１のスイッチと、
前記帰還容量と前記ＤＡ変換器との間に接続された第２のスイッチと、
を備える請求項１乃至請求項５のいずれか１項に記載の増幅回路。
【請求項７】
前記第１のスイッチが、後段に接続されたサンプリング回路のスイッチとして共用される
請求項６に記載の増幅回路。
【請求項８】
前記ＤＡ変換器は、容量素子を備える容量ＤＡＣであり、
前記容量素子が、後段に接続されたサンプリング回路のサンプリング容量として共用される
請求項７に記載の増幅回路。
【請求項９】
前記サンプリング回路の出力電圧を増幅して前記帰還容量に入力する増幅器を備える
請求項１乃至請求項８のいずれか１項に記載の増幅回路。
【請求項１０】
前記増幅器は、前記サンプリング回路の出力電圧と、接地電圧と、を比較する第２の比較器と、前記第２の比較器の出力信号に応じて前記帰還容量に電流を供給する電流源と、を備える請求項９に記載の増幅回路。
【請求項１１】
前記増幅器は、前記サンプリング回路の出力電圧を増幅するオペアンプと、前記オペアンプの出力を停止させる第３のスイッチと、
を備える請求項９に記載の増幅回路。
【請求項１２】
前記第３のスイッチは、前記オペアンプの出力端子と、前記帰還容量と、の間に接続される請求項１１に記載の増幅回路。
【請求項１３】
前記第３のスイッチは、前記オペアンプの電源線上に設けられる
請求項１１に記載の増幅回路。
【請求項１４】
前記第３のスイッチを開閉するためのクロックを生成するパルス生成器を備える
請求項１１乃至請求項１３のいずれか１項に記載の増幅回路。
【請求項１５】
前記増幅器は、前記サンプリング回路の出力電圧を増幅するリングアンプと、前記リングアンプの発振回数を数えるカウンターと、
を備える請求項９に記載の増幅回路。
【請求項１６】
請求項１乃至請求項１５のいずれか１項に記載の増幅回路を備えるＡＤ変換器。
【請求項１７】
請求項１６に記載のＡＤ変換器を備える無線通信装置。
【請求項１８】
請求項１６に記載のＡＤ変換器を備えるセンサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路、ＡＤ変換器、無線通信装置、及びセンサシステムに関する。
【背景技術】
【０００２】
従来、アナログ信号を所定の利得で増幅する増幅回路として、オペアンプを備えたスイッチトキャパシタ回路が知られている。このような増幅回路では、オペアンプの利得が大きいほど、仮想接地電圧が理想値に近くなり、増幅精度が向上する。しかしながら、近年、ＣＭＯＳの微細化が進んでおり、高利得なオペアンプの設計が困難になっている。このため、上記従来の増幅回路では、増幅誤差が大きくなるという問題がある。
【０００３】
また、オペアンプの代わりに、比較器を備えた増幅回路も提案されている。しかしながら、この増幅回路では、比較器の有限遅延に応じた増幅誤差が発生する。そして、増幅誤差を小さくするためには、消費電力を大幅に増やす必要がある、という問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１０／０３２８１１９号明細書
【非特許文献】
【０００５】
【非特許文献１】Soon-Kyun Shin, Yong-Sang You, Seung-Hoon Lee, Kyoung-Ho Moon, Jae-Whui Kim, Lane Brooks, and Hae-Seung Lee, “A Fully-Differential Zero-Crossing-Based 1.2V 10b 26MS/s Pipelined ADC in 65nm CMOS,” IEEE VLSI Circuits Symp., 2008.
【非特許文献２】A. M. A. Ali, et al, “A 16-bit 250-MS/s IF Sampling Pipelined ADC With Background Calibration,” IEEE JSSC, Vol.45, No.12, 2012.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高精度かつ低消費電力な増幅回路、並びにこの増幅回路を備えたＡＤ変換器、無線通信装置、及びセンサシステムを提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る増幅回路は、サンプリング回路と、量子化器と、ＤＡ変換器と、帰還容量と、を備える。サンプリング回路は、入力電圧をサンプリングするサンプリング容量と、複数のスイッチと、を備える。量子化器は、サンプリング回路の出力電圧を量子化する。ＤＡ変換器は、量子化器の量子化結果に応じたアナログ信号を出力する。帰還容量は、アナログ信号をサンプリング回路の出力電圧に帰還する。
【図面の簡単な説明】
【０００８】
【図１】オペアンプを備えた従来の増幅回路の一例を示す図。
【図２】増幅フェイズにおける図１の増幅回路の出力電圧を示すグラフ。
【図３】図１の増幅回路の変形例を示す図。
【図４】増幅フェイズにおける図３の増幅回路の出力電圧を示すグラフ。
【図５】比較器を備えた従来の増幅回路の一例を示す図。
【図６】増幅フェイズにおける図５の増幅回路の出力電圧を示すグラフ。
【図７】第１実施形態に係る増幅回路の一例を示す図。
【図８】図７のサンプリング回路の一例を示す図。
【図９】図７の量子化器の一例を示す図。
【図１０】図７のＤＡ変換器の一例を示す図。
【図１１】図７のＤＡ変換器の他の例を示す図。
【図１２】サンプリングフェイズにおける図７の増幅回路の一例を示す図。
【図１３】増幅フェイズにおける図７の増幅回路の一例を示す図。
【図１４】増幅フェイズにおける図７の増幅回路の出力電圧を示すグラフ。
【図１５】増幅フェイズにおける図７の増幅回路の他の例を示す図。
【図１６】第２実施形態に係る増幅回路の一例を示す図。
【図１７】増幅フェイズにおける図１６の増幅回路の動作を示すフローチャート。
【図１８】増幅フェイズにおける図１６の増幅回路の出力電圧を示すグラフ。
【図１９】図１６の増幅回路の動作を示すタイミングチャート。
【図２０】第３実施形態に係る積分器の一例を示す図。
【図２１】第４実施形態に係る積分器の一例を示す図。
【図２２】図２１の積分器の変形例を示す図。
【図２３】図２１の積分器の変形例を示す図。
【図２４】図２３の積分器のＤＡＣの拡大図。
【図２５】第５実施形態に係る増幅回路の一例を示す図。
【図２６】増幅フェイズにおける図２５の増幅回路の動作を示すフローチャート。
【図２７】増幅フェイズにおける図２５の増幅回路の出力電圧を示すグラフ。
【図２８】第６実施形態に係る増幅回路の一例を示す図。
【図２９】第７実施形態に係る増幅回路の一例を示す図。
【図３０】図２９の増幅回路の動作を示すタイミングチャート。
【図３１】図２９の増幅回路の変形例を示す図。
【図３２】図２９の増幅回路の変形例を示す図。
【図３３】図３２のパルス生成器の一例を示す図。
【図３４】第８実施形態に係る増幅回路の一例を示す図。
【図３５】第９実施形態に係る増幅回路の一例を示す図。
【図３６】増幅フェイズにおける図３５の増幅回路の出力電圧を示すグラフ。
【図３７】図３５の増幅回路の具体例を示す図。
【図３８】図３５の増幅回路の具体例を示す図。
【図３９】図３５の増幅回路の具体例を示す図。
【図４０】第１０実施形態に係るＡＤ変換器の一例を示す図。
【図４１】第１１実施形態に係るＡＤ変換器の一例を示す図。
【図４２】第１２実施形態に係る無線通信装置のハードウェア構成を示す図。
【図４３】図４２の無線通信装置を搭載したノートＰＣを示す斜視図。
【図４４】図４２の無線通信装置を搭載した移動体通信端末を示す斜視図。
【図４５】図４２の無線通信装置を搭載したメモリーカードを示す平面図。
【図４６】第１３実施形態に係るセンサシステムの一例を示す図。
【発明を実施するための形態】
【０００９】
まず、従来の増幅回路について、図１〜図６を参照して説明する。
【００１０】
図１は、オペアンプを備えた従来の増幅回路の一例を示す図である。図１に示すように、この増幅回路は、サンプリング回路と、オペアンプと、帰還容量ＣＦと、リセットスイッチＰ１と、を備える。サンプリング回路は、２つのスイッチＰ１と、スイッチＰ２と、サンプリング容量ＣＳと、を備えるスイッチトキャパシタ回路により構成される。
【００１１】
図１の増幅回路は、サンプリングフェイズにおいて、スイッチＰ１がオンになり、スイッチＰ２がオフになる。これにより、サンプリング容量ＣＳに入力電圧Ｖｉｎがサンプリングされる。
【００１２】
そして、増幅フェイズにおいて、スイッチＰ１がオフになり、スイッチＰ２がオンになる。これにより、サンプリング容量ＣＳに充電された電荷が帰還容量ＣＦに転送される。オペアンプの利得が無限大の場合、仮想接地電圧ＶＸが０（＝Ｖｃｍ）となり、サンプリング容量ＣＳに充電された全ての電荷が帰還容量ＣＦに転送される。このとき、出力電圧Ｖｏｕｔは、以下の式で表される。
【００１３】
【数１】
2016225840.tif 000003
【００１４】
式（１）において、ＣＳはサンプリング容量ＣＳの容量値、ＣＦは帰還容量ＣＦの容量値である。式（１）からわかるように、増幅回路の増幅率は、ＣＳ，ＣＦにより設定できる。
【００１５】
しかしながら、実際のオペアンプの利得は有限であるため、仮想接地電圧ＶＸは０にならない。オペアンプの利得をＡとすると、実際の出力電圧Ｖｏｕｔは、以下の式で表される。
【００１６】
【数２】
2016225840.tif 000004
【００１７】
式（２）からわかるように、出力電圧Ｖｏｕｔには、理想値（Ｖｉｎ×ＣＳ／ＣＦ）に対して、１／（１＋Ａ）倍の誤差が発生する。図２は、図１の増幅回路の増幅フェイズにおける仮想接地電圧ＶＸ及び出力電圧Ｖｏｕｔを示す図である。図２に示すように、仮想接地電圧ＶＸには、有限の利得Ａに伴い、接地電圧Ｖｃｍに対して｜Ｖｏｕｔ／Ａ｜だけ誤差が発生する。
【００１８】
従来は、利得が１００００程度のオペアンプを設計できたため、出力電圧Ｖｏｕｔの誤差は十分に小さかった。しかしながら、ＣＭＯＳの微細化に伴い、オペアンプの利得が１００程度しか得られなくなったため、出力電圧Ｖｏｕｔの誤差が無視できなくなってきた。
【００１９】
そこで、出力電圧Ｖｏｕｔの誤差を小さくするために、図３に示す増幅回路が提案されている。図３の増幅回路は、仮想接地電圧ＶＸをＡＤ変換するＡＤ変換器（ＡＤＣ）と、ＡＤ変換値に応じてオペアンプのパラメータを制御する論理回路と、を更に備える。
【００２０】
この増幅回路では、図４に示すように、仮想接地電圧ＶＸが０に近づくようにオペアンプのパラメータを最適化することで、オペアンプの利得を等価的に大きくし、出力電圧Ｖｏｕｔの誤差を小さくすることができる。しかしながら、ＣＭＯＳの微細化に伴い、ＣＭＯＳを構成するトランジスタデバイスの性能が低下しているため、最適化可能なパラメータの範囲には限度がある。
【００２１】
図５は、比較器（ゼロクロス検知器）を備えた従来の増幅回路の一例を示す図である。図５に示すように、この増幅回路は、サンプリング回路と、比較器と、電流源と、帰還容量ＣＦと、リセットスイッチＰ１と、負荷容量ＣＬと、を備える。サンプリング回路は、２つのスイッチＰ１と、スイッチＰ２と、サンプリング容量ＣＳと、を備えるスイッチトキャパシタ回路により構成される。
【００２２】
図５の増幅回路は、サンプリングフェイズにおいて、スイッチＰ１がオンになり、スイッチＰ２がオフになる。これにより、サンプリング容量ＣＳに入力電圧Ｖｉｎがサンプリングされる。
【００２３】
そして、増幅フェイズにおいて、スイッチＰ１がオフになり、スイッチＰ２がオンになる。これにより、比較器が、仮想接地電圧ＶＸが０になるまで電流源をオンにし、帰還容量ＣＦ及び負荷容量ＣＬを充電させる。
【００２４】
図５の増幅回路では、比較器の遅延時間が０であり、仮想接地電圧ＶＸが０になった瞬間に電流源がオフになる場合、誤差のない理想的な増幅が可能となる。しかしながら、実際の比較器の遅延時間は有限であるため、遅延時間の分だけ帰還容量ＣＦ及び負荷容量ＣＬが余計に充電され、出力電圧Ｖｏｕｔがオーバーシュートする。
【００２５】
図６は、図５の増幅回路の増幅フェイズにおける仮想接地電圧ＶＸ及び出力電圧Ｖｏｕｔを示す図である。図６に示すように、この増幅回路では、遅延時間ＴＤに応じたオーバーシュート電圧ＶＯＳが発生する。ここで、比較器の遅延時間をＴＤとすると、オーバーシュート電圧ＶＯＳは、以下の式で表される。
【００２６】
【数３】
2016225840.tif 000005
【００２７】
式（３）において、ＩＤは電流源が供給する電流値、ＣＳｕｍは直列容量の容量値（ＣＦ×ＣＬ／（ＣＦ＋ＣＬ））である。仮想接地電圧ＶＸは、出力電圧Ｖｏｕｔを帰還容量ＣＦ及び負荷容量ＣＬで分圧した電圧であるから、出力電圧Ｖｏｕｔに発生する誤差は、オーバーシュート電圧ＶＯＳに比例する。したがって、出力電圧Ｖｏｕｔの誤差を小さくするためには、オーバーシュート電圧ＶＯＳを小さくすればよい。
【００２８】
式（３）からわかるように、オーバーシュート電圧ＶＯＳを小さするためには、電流値ＩＤを小さくするか、遅延時間ＴＤを短くするか、容量値ＣＳｕｍを大きくすればよい。しかしながら、電流値ＩＤを小さくすると、帰還容量ＣＦ及び負荷容量ＣＬの充電に時間がかかり、増幅フェイズに要する時間が長くなるという問題がある。また、遅延時間ＴＤを短くしたり、容量値ＣＳｕｍを大きくしたりすると、増幅回路の消費電力が増大するという問題がある。
【００２９】
そこで、ＩＤ、ＴＤ、ＣＳｕｍを変化させずに、出力電圧Ｖｏｕｔの誤差を小さくする方法として、遅延時間ＴＤの分だけ帰還容量ＣＦ及び負荷容量ＣＬから電荷を引き抜く、という方法が提案されている。これは、遅延時間ＴＤの間、帰還容量ＣＦ及び負荷容量ＣＬに電流値−ＩＤの電流を供給することにより可能である。
【００３０】
遅延時間ＴＤ及び電流値−ＩＤが精度よく再現された場合、上記の方法により出力電圧Ｖｏｕｔの誤差を小さくし、増幅精度を向上させることができる。しかしながら、遅延時間ＴＤや電流値−ＩＤを精度よく再現することは一般に困難である。
【００３１】
また、帰還容量ＣＦ及び負荷容量ＣＬから引き抜く電荷量を予測する方法も提案されているが、環境変動に応じた誤差の変化（例えば、温度変化に応じた遅延時間ＴＤの変化）まで予測することは困難である。
【００３２】
以下、本発明の実施形態について図面を参照して説明する。
【００３３】
（第１実施形態）
第１実施形態に係る増幅回路について、図７〜図１５を参照して説明する。本実施形態に係る増幅回路は、入力端子Ｔｉｎから入力電圧Ｖｉｎを入力され、入力電圧Ｖｉｎを所定の増幅率で増幅し、出力端子Ｔｏｕｔから出力電圧Ｖｏｕｔとして出力する。増幅回路は、入力電圧Ｖｉｎをサンプリングするサンプリングフェイズと、サンプリングした入力電圧Ｖｉｎを増幅する増幅フェイズと、の２つの動作フェイズを有する。
【００３４】
図７は、本実施形態に係る増幅回路の一例を示す図である。図７に示すように、この増幅回路は、入力端子Ｔｉｎと、出力端子Ｔｏｕｔと、サンプリング回路１と、量子化器２と、デジタル演算回路３と、ＤＡ変換器（ＤＡＣ）４と、帰還容量ＣＦと、リセットスイッチＳＷＲと、を備える。
【００３５】
サンプリング回路１は、入力端子が増幅回路の入力端子Ｔｉｎに接続され、出力端子がノードＮ１に接続されている。ノードＮ１とは、量子化器２と、帰還容量ＣＦと、の接続点である。すなわち、サンプリング回路１は、入力端子他Ｔｉｎと、量子化器２と、の間に接続される。サンプリング回路１は、入力電圧Ｖｉｎを入力され、出力電圧ＶＸを出力する。
【００３６】
図８は、サンプリング回路１の一例を示す図である。図８のサンプリング回路１は、スイッチＳＷ１〜ＳＷ３と、サンプリング容量ＣＳと、を備えるスイッチトキャパシタ回路である。
【００３７】
スイッチＳＷ１は、一端が入力端子Ｔｉｎに接続され、他端がノードＮ２に接続される。ノードＮ２は、スイッチＳＷ１，ＳＷ２と、サンプリング容量ＣＳと、の接続点である。スイッチＳＷ１の一端が、サンプリング回路１の入力端子となる。
【００３８】
スイッチＳＷ２は、一端がノードＮ２に接続され、他端が接地される。接地電圧は、Ｖｃｍ（＝０）であるものとする。
【００３９】
スイッチＳＷ３は、一端がノードＮ１に接続され、他端が接地される。サンプリング容量ＣＳは、一端がノードＮ２に接続され、他端がノードＮ１に接続される。スイッチＳＷ３と、サンプリング容量ＣＳと、の接続点が、サンプリング回路１の出力端子となる。
【００４０】
図８のサンプリング回路１は、サンプリングフェイズにおいて、スイッチＳＷ１，ＳＷ３がオンになり、スイッチＳＷ２がオフになる。これにより、サンプリング容量ＣＳに入力電圧Ｖｉｎがサンプリングされる。このとき、出力電圧ＶＸは、０である。
【００４１】
また、図８のサンプリング回路１は、増幅フェイズにおいて、スイッチＳＷ１，ＳＷ３がオフになり、スイッチＳＷ２がオンになる。これにより、出力電圧ＶＸは、−Ｖｉｎとなる。
【００４２】
なお、サンプリング回路１は、図８の構成に限られない。サンプリング回路１は、例えば、並列に接続された複数の図８のスイッチトキャパシタ回路により構成されてもよい。また、サンプリング回路１は、帰還容量ＣＦにもサンプリングするフリップアラウンド型のサンプリングを行なってもよい。
【００４３】
量子化器２は、サンプリング回路１と、デジタル演算回路３と、の間に接続される。量子化器２は、サンプリング回路１の出力電圧ＶＸを入力され、入力された出力電圧ＶＸをＮビットに量子化する。量子化器２は、量子化結果として、デジタルコードＤを出力する。デジタルコードＤは、出力電圧ＶＸのレベルに応じたＮビットのデジタル値である。量子化器２の量子化誤差をＥ１とすると、Ｄ＝ＶＸ＋Ｅ１（ＶＸ）となる。量子化器２は、比較器やＡＤＣにより構成される。量子化誤差Ｅ１は、ＶＸの関数となるが、Ｎが十分に大きい場合は、一様分布関数に近似できる。
【００４４】
図９は、量子化器２の一例を示す図である。図９の量子化器２は、Ｎビットのフラッシュ型ＡＤＣであり、並列に接続された２Ｎ個の比較器により構成される。各比較器は、出力電圧ＶＸと、各ビットに対応する基準電圧と、を入力され、比較結果に応じて０又は１を出力する。Ｎが十分に大きい場合、図９の量子化器２の量子化誤差Ｅ１は、＋ＶＬＳＢから−ＶＬＳＢまでに一様分布する。このとき、ＶＬＳＢは、以下の式で表される。
【００４５】
【数４】
2016225840.tif 000006
【００４６】
式（４）において、Ｖｒａｎｇｅは、量子化器２の入力レンジである。量子化器２としてフラッシュ型ＡＤＣを用いた場合、増幅回路の増幅フェイズを短くし、増幅回路を高速化することができる。
【００４７】
なお、量子化器２は、フラッシュ型ＡＤＣに限られず、パイプライン型ＡＤＣであってもよいし、逐次比較型ＡＤＣであってもよいし、デルタシグマ型ＡＤＣであってもよい。
【００４８】
デジタル演算回路３は、量子化器２と、ＤＡＣ４と、の間に接続される。デジタル演算回路３は、量子化器３が出力したデジタルコードＤを入力され、入力されたデジタルコードＤを−Ｋ倍して出力する。すなわち、デジタル演算回路３は、デジタルコード（−Ｋ×Ｄ）を出力する。係数Ｋは、サンプリング容量ＣＳの容量値ＣＳと、帰還容量ＣＦの容量値ＣＦと、に応じて設定される。係数Ｋの設定方法については後述する。
【００４９】
ＤＡＣ４は、入力端子がデジタル演算回路３の出力端子に接続され、出力端子がノードＮ３に接続される。ノードＮ３とは、増幅回路の出力端子Ｔｏｕｔと、帰還容量ＣＦと、の接続点である。すなわち、ＤＡＣ４は、デジタル演算回路３と、出力端子Ｔｏｕｔと、の間に接続される。ＤＡＣ４は、デジタル演算回路３が出力したデジタルコード（−Ｋ×Ｄ）を入力され、入力されたデジタルコードをＤＡ変換したアナログ信号を出力する。
【００５０】
図１０は、ＤＡＣ４の一例を示す図である。図１０のＤＡＣ４は、Ｎビットの容量ＤＡＣ（ＤＣＣ：Digital-Charge Converter）であり、入力されたデジタルコードに応じた電荷を出力する。このＤＡＣ４は、図１０に示すように、デジタルコードの各ビット（Ｄ０，Ｄ１，・・・）を入力される並列に接続されたＮ個のバッファと、各バッファと直列に接続されたＮ個の容量素子（Ｃ，２Ｃ，・・・）と、を備える。図１０のＤＡＣ４が出力する電荷ＱＩＮＪは、以下の式で表される。
【００５１】
【数５】
2016225840.tif 000007
【００５２】
式（５）において、Ｃは最小ビットに対応する容量素子の容量値、ＤｎはデジタルコードＤのｎビット目の値（０又は１）、Ｖｒｅｆはバッファの駆動電圧である。図１０のＤＡＣ４が出力した電荷ＱＩＮＪは、帰還容量ＣＦに充電される。これにより、Ｖｏｕｔ＝ＱＩＮＪ／ＣＦとなる。
【００５３】
なお、ＤＡＣ４として図１０の容量ＤＡＣを使用する場合、バッファとして、スリーステートバッファを使用したり、サンプルフェイズ中に中間コード（例えば、１００・・・や、０１１・・・）を出力させたりすることにより、ＤＡＣ４に正負両方の電荷を出力させることができる。
【００５４】
また、ＤＡＣ４は、容量ＤＡＣに限られず、Ｒ−２Ｒ抵抗ＤＡＣやラダーＤＡＣであってもよい。ただし、ＤＡＣ４として、Ｒ−２Ｒ抵抗ＤＡＣやラダーＤＡＣを使用する場合、出力インピーダンスをハイインピーダンスに変換するために、図１１に示すように、ＤＡＣ４と出力端子Ｔｏｕｔとの間に容量素子を接続するのが好ましい。
【００５５】
帰還容量ＣＦは、サンプリング回路１の出力端子（ノードＮ１）と、出力端子Ｔｏｕｔと、の間に接続される。帰還容量ＣＦは、量子化器２の入力端子と、出力端子Ｔｏｕｔと、の間を接続する帰還回路を形成する。帰還容量ＣＦは、増幅フェイズにおいて、ＤＡＣ４が出力したアナログ信号を、サンプリング回路１の出力電圧ＶＸに帰還する。
【００５６】
リセットスイッチＳＷＲは、一端を出力端子Ｔｏｕｔに接続され、他端を接地される。リセットスイッチＳＷＲは、サンプリングフェイズにおいてオンになり、増幅フェイズにおいてオフになる。リセットスイッチＳＷＲがオンになることにより、帰還容量ＣＦに充電された電荷がリセットされる。
【００５７】
以下、本実施形態に係る増幅回路の動作について、図１２〜図１５を参照して説明する。図１２はサンプリングフェイズにおける増幅回路を示す図である。図１３は増幅フェイズにおける増幅回路を示す図である。図１２及び図１３では、量子化器２、デジタル演算回路３、及びＤＡＣ４が省略されている。また、図１４は、増幅フェイズにおける出力電圧Ｖｏｕｔを示す図である。以下では、増幅回路は、図８のサンプリング回路１と、図１０のＤＡＣ４と、を備えるものとする。
【００５８】
サンプリングフェイズにおいて、図１２に示すように、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオンになり、スイッチＳＷ２がオフになる。これにより、サンプリング容量ＣＳには、入力電圧Ｖｉｎがサンプリングされ、入力電圧Ｖｉｎに応じた電荷ＱＣＳが充電される。電荷ＱＣＳは、以下の式で表される。
【００５９】
【数６】
2016225840.tif 000008
【００６０】
このとき、スイッチＳＷ３がオンになっているため、出力電圧ＶＸは０である（ＶＸ＝０）。また、リセットスイッチＳＷＲがオンになっているため、帰還容量ＣＦはショートされ、電荷ＱＣＦは０となる（ＱＣＦ＝０）。
【００６１】
増幅フェイズになると、図１３に示すように、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオフになり、スイッチＳＷ２がオンになる。増幅フェイズになった直後、サンプリング容量ＣＳには、式（６）で表される電荷ＱＣＳが充電されている。したがって、電荷保存則より、出力電圧ＶＸは、以下のようになる。
【００６２】
【数７】
2016225840.tif 000009
【００６３】
また、このとき、出力端子Ｔｏｕｔは開放端であるため、出力電圧Ｖｏｕｔ１は、出力電圧ＶＸと等しくなる。
【００６４】
【数８】
2016225840.tif 000010
【００６５】
量子化器２は、式（７）で表される出力電圧ＶＸを量子化し、デジタルコードＤを出力する。Ｄ＝ＶＸ−Ｅ１であるから、デジタルコードＤは以下の式で表される。
【００６６】
【数９】
2016225840.tif 000011
【００６７】
デジタル演算回路３は、式（９）で表されるデジタルコードＤを入力されると、−Ｋ倍して出力する。すなわち、デジタル演算回路３は、デジタルコード（−Ｋ×Ｄ）を出力する。ここで、係数Ｋは、出力電圧ＶＸを０に近づけるためのＶｏｕｔの遷移量を示す係数である。係数Ｋは、以下の式で表される。
【００６８】
【数１０】
2016225840.tif 000012
【００６９】
式（１０）のＫ１は、容量値ＣＳ，ＣＦによって決まる帰還係数である。この帰還係数Ｋ１は、容量値ＣＳ，ＣＦによって容易に設計可能である。帰還係数Ｋ１は、一般に、環境ばらつきによって不変であるように設計されるため、固定値である。
【００７０】
また、式（１１）の係数Ｋは、式（１０）の帰還係数Ｋ１を、出力端子Ｔｏｕｔからみた増幅回路の容量値Ｃｏｕｔにより補正した係数である。容量値Ｃｏｕｔは、直列容量の容量値であるから、ＣＳ×ＣＦ／（ＣＳ＋ＣＦ）となる。式（１１）の補正は、ＤＡＣ４が出力した電荷ＱＩＮＪが、サンプリング容量ＣＳ及び帰還容量ＣＦで再分配されるために必要となる。
【００７１】
ＤＡＣ４は、デジタル演算回路３から入力されたデジタルコードに応じた電荷ＱＩＮＪを出力する。電荷ＱＩＮＪは、以下の式で表される。
【００７２】
【数１１】
2016225840.tif 000013
【００７３】
ＤＡＣ４が出力した電荷ＱＩＮＪは、帰還容量ＣＦに充電され、サンプリング容量ＣＳ及び帰還容量ＣＦの間で再分配される。結果として、充電後の出力電圧Ｖｏｕｔ２は、以下の式で表される。
【００７４】
【数１２】
2016225840.tif 000014
【００７５】
式（１３）からわかるように、増幅後の出力電圧Ｖｏｕｔは、入力電圧ＶｉｎをＣＳ／ＣＦ倍に増幅した電圧に、量子化誤差（Ｅ１×（１＋ＣＳ／ＣＦ））が加わった電圧となる。したがって、増幅フェイズにおいて、出力電圧Ｖｏｕｔは、図１４に示すように、Ｖｏｕｔ１からＶｏｕｔ２に遷移する。結果として、入力電圧Ｖｉｎは、式（１３）で表される出力電圧Ｖｏｕｔに増幅される。増幅回路の増幅率は、ＣＳ／ＣＦである。また、このとき、出力電圧ＶＸは、容量分圧により以下のようになる。
【００７６】
【数１３】
2016225840.tif 000015
【００７７】
以上説明した通り、本実施形態に係る増幅回路は、出力電圧ＶＸを量子化し、得られたデジタルコードに応じた電荷ＱＩＮＪを帰還容量ＣＦに充電することにより、出力電圧ＶＸを０に近づける。これにより、出力電圧Ｖｏｕｔを理想値（入力電圧Ｖｉｎを所定の増幅率で増幅した電圧）に近づける。
【００７８】
本実施形態によれば、式（１３）からわかるように、量子化器２による量子化の精度を高める（量子化誤差Ｅ１を小さくする）ことにより、増幅精度を向上させることができる。すなわち、本実施形態に係る増幅回路の増幅精度が、従来の増幅回路とは異なり、オペアンプや比較器の性能に依存しない。したがって、オペアンプや比較器の性能を高めるための大きな消費電力が不要となり、増幅回路を低消費電力化できる。
【００７９】
また、本実施形態に係る増幅回路は、増幅フェイズの度に出力電圧ＶＸを量子化するため、環境変動に影響されずに増幅可能である。したがって、本実施形態によれば、環境変動に応じて増幅精度が変化する従来の増幅回路に比べて、増幅精度を向上させることができる。
【００８０】
なお、以上の説明では、増幅回路は、単相構成であったが、差動構成であってもよい。また、以上では、増幅回路に負荷容量（寄生容量）が存在しない理想的な場合について説明したが、増幅回路には、有限の負荷容量を有してもよい。
【００８１】
そこで、増幅回路が、図１５に示す負荷容量ＣＬを有する場合について説明する。図１５において、負荷容量ＣＬは、出力端子Ｔｏｕｔと接地線との間に接続されている。負荷容量ＣＬの容量値はＣＬであるものとする。
【００８２】
本実施形態に係る増幅回路では、増幅フェイズになると、サンプリング容量ＣＳに充電された電荷ＱＣＳが、ノードＮ１から見た容量ＣＶＸに分配される。負荷容量ＣＬがない場合、ＣＶＸ＝ＣＳとなる。しかしながら、図１５のように負荷容量ＣＬが存在する場合、ＣＶＸは以下のようになる。
【００８３】
【数１４】
2016225840.tif 000016
【００８４】
したがって、図１５の増幅回路では、増幅フェイズの開始時における出力電圧ＶＸは、以下のようになる。
【００８５】
【数１５】
2016225840.tif 000017
【００８６】
式（７）及び式（１６）からわかるように、負荷容量ＣＬの有無によって、出力電圧ＶＸの電圧値が変化する。同様に、出力端子Ｔｏｕｔから見た容量値Ｃｏｕｔも、Ｃｏｕｔ＝ＣＳ×ＣＦ／（ＣＳ＋ＣＦ）＋ＣＬとなり、負荷容量ＣＬの有無によって変化する。
【００８７】
このように、増幅回路に含まれる負荷容量ＣＬに応じて、出力電圧ＶＸや容量値Ｃｏｕｔが変化する。そこで、増幅回路は、キャリブレーション処理により、係数Ｋを較正されるのが好ましい。
【００８８】
（第２実施形態）
第２実施形態に係る増幅回路について、図１６〜図１９を参照して説明する。本実施形態に係る増幅回路は、逐次比較型ＡＤＣ（ＳＡＲ−ＡＤＣ）により、増幅動作を実現する。
【００８９】
図１６は、本実施形態に係る増幅回路の一例を示す図である。図１６に示すように、この増幅回路は、サンプリング回路１と、量子化器２と、ＤＡＣ４と、帰還容量ＣＦと、リセットスイッチＳＷＲと、を備え、第１実施形態に係る増幅回路とは異なり、デジタル演算回路３を備えない。図１６において、サンプリング回路１は、図８のスイッチトキャパシタ回路であるが、これに限られない。
【００９０】
本実施形態において、量子化器２は、ＳＡＲ−ＡＤＣである。量子化器２は、増幅フェイズにおいて、１ビットの量子化を複数サイクル実行して、デジタルコードＤを生成する。図１６に示すように、量子化器２は、比較器２１と、論理回路２２と、を備える。
【００９１】
比較器２１（第１の比較器）は、一方の入力端子をサンプリング回路１の出力端子（ノードＮ１）に接続され、出力電圧ＶＸを入力される。また、比較器２１は、他方の入力端子を接地され、接地電圧Ｖｃｍ（＝０）を入力される。比較器２１は、ＶＸと０とを比較し、比較結果に応じたデジタル値（０又は１）を出力する。比較器２１は、１ビットの量子化器として動作する。
【００９２】
論理回路２２は、比較器２１を制御する制御回路である。論理回路２２は、増幅フェイズにおいて、比較器２１にＶＸと０との比較を複数サイクル実行させ、各サイクルで得られたデジタル値により、デジタルコードＤを生成し、ＤＡＣ４に入力する。すなわち、論理回路２２が比較器２１を制御することにより、ＳＡＲ−ＡＤＣの逐次比較動作が実現される。
【００９３】
次に、本実施形態に係る増幅回路の動作について、図１７〜図１９を参照して説明する。以下では、ＤＡＣ４は、容量ＤＡＣであるものとするが、上述の通り、ＤＡＣ４はこれに限られない。
【００９４】
本実施形態に係る増幅回路のサンプリングフェイズにおける動作は、第１実施形態と同様である。すなわち、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオンになり、スイッチＳＷ２がオフになる。これにより、サンプリング容量ＣＳに、入力電圧Ｖｉｎがサンプリングされ、電荷ＱＣＳが充電される。
【００９５】
増幅フェイズになると、スイッチＳＷ１，ＳＷ３及びリセットスイッチＳＷＲがオフになり、スイッチＳＷ２がオンになる。これにより、出力電圧ＶＸは、入力電圧Ｖｉｎに応じた一定値となる。また、論理回路２２が起動し、Ｎサイクルの逐次比較動作を実行する。
【００９６】
ここで、図１７は、増幅フェイズにおける量子化器２の動作を示すフローチャートである。まず、増幅フェイズが開始し、論理回路２２が起動すると、論理回路２２が比較器２１を起動する（ステップＳ１）。
【００９７】
次に、起動した比較器２１が、ＶＸと０とを比較し、比較結果に応じたデジタル値を出力する（ステップＳ２）。以下では、比較器２１は、ＶＸが０より大きい場合に１を出力し、ＶＸが０より小さい場合に０を出力するものとする。
【００９８】
比較器２１が出力した比較結果（デジタル値）は、論理回路２２に格納される（ステップＳ３）。
【００９９】
論理回路２２は、比較結果を格納すると、比較器２１をリセットする（ステップＳ４）。すなわち、論理回路２２は、比較器２１による比較動作を終了させ、比較器を起動前の状態に戻す。
【０１００】
そして、論理回路２２は、格納された比較結果に基づいて、ＤＡＣ４に入力するデジタルコードＤを更新する（ステップＳ５）。論理回路２２は、ＶＸが０に近づくように、デジタルコードＤを更新する。具体的には、論理回路２２は、比較結果として１を入力された場合、デジタルコードＤが小さくなるように更新し、比較結果として０を入力された場合、デジタルコードＤが大きくなるように更新する。
【０１０１】
その後、論理回路２２は、Ｎサイクルの逐次比較動作が終了したか判定する（ステップＳ６）。Ｎサイクルの逐次比較動作が終了した場合（ステップＳ６のＹＥＳ）、増幅フェイズが終了し、再びサンプリングフェイズが始まる。一方、Ｎサイクルの逐次比較動作が終了していない場合（ステップＳ６のＮＯ）、論理回路２２は、逐次比較動作の次のサイクルを開始し、再び比較器２１を起動させる（ステップＳ１）。
【０１０２】
例えば、図１８に示すように、増幅フェイズの開始時点で、出力電圧ＶＸが０より大きい場合、図１９に示すように、サイクル１（１サイクル目の逐次比較動作）において、比較器２１は、１を出力する。そして、１を入力された論理回路２２は、デジタルコードＤを、小さくなるように更新する。
【０１０３】
図１９に示すように、増幅フェイズの開始時点のデジタルコードＤ（リセット値）が１００・・・の場合、論理回路２２は、１ビット目（ＭＳＢ）に０変更し、２ビット目を１に変更する。これにより、デジタルコードＤが、１００・・・から０１０・・・に更新される。
【０１０４】
デジタルコードＤが更新されると、ＤＡＣ４は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ４は、デジタルコードＤが小さくなるように更新されると、出力電圧Ｖｏｕｔが小さくなるように電荷を出力する。すなわち、帰還容量ＣＦから電荷を引き抜く。
【０１０５】
これにより、図１８に示すように、出力電圧Ｖｏｕｔが小さくなる。これに伴い、出力電圧ＶＸも小さくなる。その後、比較器２１がリセットされ、サイクル１が終了する。
【０１０６】
サイクル１が終了すると、サイクル２（２サイクル目の逐次比較動作）が開始される。図１８に示すように、サイクル１により、ＶＸが０より小さくなったため、サイクル２において、比較器２１は、０を出力する。そして、０を入力された論理回路２２は、デジタルコードＤを、大きくなるように更新する。
【０１０７】
サイクル１において、デジタルコードＤは０１０・・・となったため、論理回路２２は、３ビット目を１に０変更する。これにより、デジタルコードＤが、０１０・・・から０１１・・・に更新される。
【０１０８】
デジタルコードＤが更新されると、ＤＡＣ４は、更新されたデジタルコードＤに応じて電荷を出力する。ＤＡＣ４は、デジタルコードＤが大きくなるように更新されると、出力電圧Ｖｏｕｔが大きくなるように電荷を出力する。すなわち、帰還容量ＣＦに充電する。
【０１０９】
これにより、図１８に示すように、出力電圧Ｖｏｕｔが大きくなる。これに伴い、出力電圧ＶＸも大きくなる。その後、比較器２１がリセットされ、サイクル２が終了する。
【０１１０】
以降、同様のサイクルが、Ｎサイクル目まで繰り返される。図１８に示すように、逐次比較動作を繰り返す毎に、出力電圧ＶＸは、０に近づいていき、量子化誤差Ｅ１が小さくなっている。これに伴い、出力電圧Ｖｏｕｔが理想値に近づき、増幅回路の増幅精度が向上する。
【０１１１】
以上説明した通り、本実施形態に係る増幅回路は、出力電圧ＶＸをＳＡＲ−ＡＤＣにより量子化し、得られたデジタルコードに応じた電荷を帰還容量ＣＦに充電することにより、出力電圧ＶＸを０に近づける。これにより、出力電圧Ｖｏｕｔを理想値（入力電圧Ｖｉｎを所定の増幅率で増幅した電圧）に近づける。
【０１１２】
第１実施形態に係る増幅回路では、増幅精度を向上させるためには、高精度な量子化器２が必要であった。また、増幅回路に含まれる負荷容量ＣＬなどに対応するために、キャリブレーション処理による係数Ｋを較正する必要であった。
【０１１３】
これに対して、本実施形態に係る増幅回路では、比較器２１により量子化器２を形成できるため、量子化器２の構成を単純化できる。また、本実施形態では、ＤＡＣ４に単調性がある場合、ＶＸが自動的に０に収束していくため、キャリブレーション処理が不要である。
【０１１４】
本実施形態に係る増幅回路では、増幅精度を向上させるためには、逐次比較動作のサイクル数Ｎを多くする必要がある。サイクル数Ｎが多いほど、増幅フェイズの時間が長くなる。しかしながら、近年のＣＭＯＳの微細化に伴い、逐次比較動作は高速化しているため、サイクル数Ｎを増やして増幅精度を向上させても、増幅回路の動作速度の低下を抑制することができる。
【０１１５】
なお、以上の説明では、比較器２１の分解能は１ビットであってが、２ビット以上であってもよい。これにより、逐次比較動作のサイクル数を削減し、増幅回路の動作を高速化することができる。
【０１１６】
また、論理回路２２の動作（デジタル値の格納やデジタルコードＤの更新）は、クロック同期で実行されてもよいし、非同期の連続時間で実行されてもよい。
【０１１７】
さらに、逐次比較動作後の残差（出力電圧ＶＸ）を積分し、ノイズシェーピング処理を実行してもよい。これにより、量子化誤差Ｅ１を更に低減し、増幅精度を向上させることができる。
【０１１８】
（第３実施形態）
第３実施形態に係る積分器について、図２０を参照して説明する。本実施形態に係る積分器は、第１実施形態に係る増幅回路を備える。
【０１１９】
図２０は、本実施形態に係る積分器の一例を示す図である。図２０に示すように、この積分器は、スイッチＳＷ４，ＳＷ５を備え、リセットスイッチＳＷＲを備えない。他の構成は、第１実施形態と同様である。
【０１２０】
スイッチＳＷ４（第１のスイッチ）は、サンプリング回路１と、帰還容量ＣＦと、の間に接続される。スイッチＳＷ４は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図２０の例では、スイッチＳＷ４は、サンプリング回路１と、ノードＮ１と、の間に接続されているが、ノードＮ１と、帰還容量ＣＦと、の間に接続されてもよい。
【０１２１】
スイッチＳＷ５（第２のスイッチ）は、ＤＡＣ４と、帰還容量ＣＦと、の間に接続される。スイッチＳＷ５は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図２０の例では、スイッチＳＷ５は、ＤＡＣ４と、ノードＮ３と、の間に接続されているが、ノードＮ３と、帰還容量ＣＦと、の間に接続されてもよい。
【０１２２】
この積分器では、サンプリングフェイズにおいて、スイッチＳＷ４，ＳＷ５がオフになり、帰還容量ＣＦがフロート状態となる。これにより、帰還容量ＣＦに蓄積された電荷が保持されるため、積分動作が可能となる。
【０１２３】
本実施形態によれば、第１実施形態に係る増幅回路を用いて積分器を構成することにより、積分器を低消費電力化することができる。この積分器は、例えば、デルタシグマＡＤＣに適用することができる。
【０１２４】
（第４実施形態）
第４実施形態に係る積分器ついて、図２１〜図２４を参照して説明する。本実施形態に係る積分器は、第２実施形態に係る増幅回路を備える。
【０１２５】
図２１は、本実施形態に係る積分器の一例を示す図である。図２１に示すように、この積分器は、スイッチＳＷ４，ＳＷ５を備え、リセットスイッチＳＷＲを備えない。他の構成は、第２実施形態と同様である。
【０１２６】
スイッチＳＷ４は、サンプリング回路１と、帰還容量ＣＦと、の間に接続される。スイッチＳＷ４は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図２０の例では、スイッチＳＷ４は、サンプリング回路１と、ノードＮ１と、の間に接続されているが、ノードＮ１と、帰還容量ＣＦと、の間に接続されてもよい。
【０１２７】
スイッチＳＷ５は、ＤＡＣ４と、帰還容量ＣＦと、の間に接続される。スイッチＳＷ５は、サンプリングフェイズにおいてオフになり、増幅フェイズにおいてオンになる。図２０の例では、スイッチＳＷ５は、ＤＡＣ４と、ノードＮ３と、の間に接続されているが、ノードＮ３と、帰還容量ＣＦと、の間に接続されてもよい。
【０１２８】
この積分器では、サンプリングフェイズにおいて、スイッチＳＷ４，ＳＷ５がオフになり、帰還容量ＣＦがフロート状態となる。これにより、帰還容量ＣＦに蓄積された電荷が保持され、積分動作が可能となる。
【０１２９】
本実施形態によれば、第２実施形態に係る増幅回路を用いて積分器を構成することにより、積分器を低消費電力化することができる。この積分器は、例えば、デルタシグマＡＤＣに適用することができる。
【０１３０】
なお、本実施形態に係る積分器の後段に、次のステージのためのサンプリング回路１を接続する場合には、図２２に示すように、スイッチＳＷ５を、後段のサンプリング回路１のスイッチとして併用するのが好ましい。このような構成により、スイッチ数を減らし、回路面積を小さくすることができる。これは、第３実施形態に係る積分器の後段にサンプリング回路１を接続する場合も同様である。
【０１３１】
また、ＤＡＣ４が容量ＤＡＣの場合、図２２のＤＡＣ４の容量素子と、後段のサンプリング回路１のサンプリング容量ＣＳと、が併用されてもよい。図２３は、ＤＡＣ４の容量素子と、後段のサンプリング容量ＣＳと、が併用された増幅回路の一例を示す図である。
【０１３２】
図２３の増幅回路の後段のサンプリング容量ＣＳは、サンプリングフェイズにおいて、後段のサンプリング回路１のサンプリング容量として動作し、増幅フェイズにおいて、ＤＡＣ４の容量素子として動作する。このような構成により、容量素子の数を減らし、回路面積を小さくすることができる。これは、第３実施形態に係る積分器の後段にサンプリング回路１を接続する場合も同様である。
【０１３３】
なお、図２３の例では、ＤＡＣ４の容量素子は１つしか示されていないが、実際には、図２４に示すように、複数の容量素子ＣＳ１，ＣＳ２，・・・が並列に接続されている。接続する容量素子の数は、ＤＡＣ４に要求される精度に応じて決定すればよい。
【０１３４】
（第５実施形態）
第５実施形態に係る増幅回路について、図２５〜図２７を参照して説明する。図２５は、本実施形態に係る増幅器の一例を示す図である。図２５に示すように、この増幅回路は、第１実施形態に係る増幅回路に増幅器５を追加したものである。
【０１３５】
増幅器５は、一方の入力端子がノードＮ１に接続され、他方の入力端子が接地され、出力端子がノードＮ３に接続される。すなわち、増幅器５は、サンプリング回路１と、出力端子Ｔｏｕｔと、の間に接続される。増幅器５は、増幅フェイズにおいて、サンプリング回路１の出力電圧ＶＸを所定の利得で増幅して出力する。
【０１３６】
増幅器５として、従来の増幅回路におけるオペアンプや比較器を用いることができる。増幅器５としてオペアンプを用いた場合、オペアンプの有限利得に起因した増幅誤差が発生する。また、増幅器５として比較器を用いた場合、比較器の有限の遅延時間に起因した増幅誤差が発生する。
【０１３７】
次に、この増幅回路の動作について、図２６及び図２７を参照して説明する。この増幅回路のサンプリングフェイズの動作は、第１実施形態と同様である。ここで、図２６は、本実施形態に係る増幅回路の増幅フェイズの動作を示すフローチャートである。
【０１３８】
図２６に示すように、この増幅回路は、増幅フェイズが開始されると、まず、増幅器５が増幅動作を実行する（ステップＳ７）。増幅器５の動作により、図２７に示すように、サンプリング回路１の出力電圧ＶＸが０に近づき、出力電圧Ｖｏｕｔが理想値に近づく。しかしながら、増幅器５による増幅では、上記のような増幅誤差が発生する。サンプリング回路１の出力電圧ＶＸに発生する増幅誤差を誤差電圧Ｖｅｒｒｏｒとすると、出力電圧Ｖｏｕｔには、理想値に対してＶｅｒｒｏｒ×（ＣＳ＋ＣＦ）／ＣＦの増幅誤差が発生する。
【０１３９】
増幅フェイズの開始から所定時間後、増幅器５は動作を終了し、量子化器２が動作を開始する。以降、増幅フェイズのうち、増幅器５の動作期間を第１増幅フェイズ、量子化器２の動作期間を第２増幅フェイズという。
【０１４０】
第２増幅フェイズにおいて、量子化器２は、第１増幅フェイズの終了時の出力電圧ＶＸ、すなわち、誤差電圧Ｖｅｒｒｏｒを量子化する（ステップＳ８）。以降の増幅回路の動作は第１実施形態と同様である。すなわち、デジタル演算回路３が、量子化器２が出力したデジタルコートＤを−Ｋ倍し（ステップＳ９）、ＤＡＣ４が、−Ｋ×Ｄに応じた電荷ＱＩＮＪを出力する（ステップＳ１０）。これにより、出力電圧ＶＸが０に近づき、結果として、出力電圧Ｖｏｕｔが理想値に近づき、増幅精度が向上する。
【０１４１】
以上説明した通り、本実施形態に係る増幅回路は、第１増幅フェイズにおいて、増幅器５で粗い増幅を行った後、第２増幅フェイズにおいて、第１実施形態と同様の方法でサンプリング回路１の出力電圧ＶＸを０に近づける。第１実施形態と同様の方法で増幅精度を向上させるため、低電力かつ高精度な増幅回路を実現できる。
【０１４２】
また、量子化器２に要求される入力レンジを、第１実施形態に比べて大幅に狭くすることができるため、増幅回路の設計を容易にすることができる。
【０１４３】
さらに、誤差電圧Ｖｅｒｒｏｒだけキャンセルすればよいため、第１実施形態に比べて、ＤＡＣ４に要求されるアナログ信号のレベル（ＤＡＣ４が出力する電荷量など）を大幅に低減できる。したがって、増幅回路の設計を容易にすることができる。
【０１４４】
（第６実施形態）
第６実施形態に係る増幅回路について、図２８を参照して説明する。本実施形態に係る増幅回路は、第５実施形態に係る増幅回路を、比較器により実現したものである。図２８は、本実施形態に係る増幅回路の一例を示す図である。図２８に示すように、この増幅回路の増幅器５は、比較器５１と、電流源５２と、を備える。他の構成は、第５実施形態と同様である。
【０１４５】
比較器５１（第２の比較器）は、一方の入力端子がノードＮ１に接続され、他方の入力端子が接地される。比較器５１は、増幅フェイズにおいて、ＶＸと０とを比較し、比較結果に応じたデジタル信号（０又は１）を出力する。
【０１４６】
本実施形態において、比較器５１の出力信号は、量子化器２に入力され、第１増幅フェイズと第２増幅フェイズとの切替えに利用される。増幅器５の増幅動作が終了すると、比較器５１の出力信号は、１から０に変化する。そこで、量子化器２は、比較器５１の出力信号が１から０（又は０から１）に変化すると、動作を開始する。
【０１４７】
電流源５２は、比較器５１の出力信号に応じて定電流を供給する。電流源５２が電流を供給することにより、帰還容量ＣＦが充電され、増幅器５による増幅動作が実現される。
【０１４８】
以上のような構成により、第５実施形態の増幅回路を実現することができる。本実施形態では、増幅器５の動作後、比較器５１の遅延時間ＴＤに応じた誤差電圧Ｖｅｒｒｏｒが発生する。この誤差電圧Ｖｅｒｒｏｒは、誤差電圧Ｖｅｒｒｏｒに応じたアナログ信号をＤＡＣ４が出力することによりキャンセルされる。したがって、入力電圧Ｖｉｎを精度よく増幅することができる。
【０１４９】
（第７実施形態）
第７実施形態に係る増幅回路について、図２９〜図３３を参照して説明する。本実施形態に係る増幅回路は、第５実施形態に係る増幅回路を、オペアンプにより実現したものである。図２９は、本実施形態に係る増幅回路の一例を示す図である。図２９に示すように、この増幅回路の増幅器５は、オペアンプ５３と、スイッチＳＷ６と、を備える。他の構成は、第５実施形態と同様である。
【０１５０】
オペアンプ５３は、反転入力端子がノードＮ１に接続され、非反転入力端子が接地される。オペアンプ５３は、第１増幅フェイズにおいて、ＶＸと０との差を増幅する。オペアンプ５３の動作により、サンプリング容量ＣＳに充電された電荷ＱＣＳが帰還容量ＣＦに転送される。
【０１５１】
スイッチＳＷ６（第３のスイッチ）は、第１増幅フェイズと第２増幅フェイズとを切替えるスイッチである。スイッチＳＷ６は、第１増幅フェイズにおいてオンになり、オペアンプ５３を動作させる。また、スイッチＳＷ６は、第２増幅フェイズ及びサンプリングフェイズにおいてオフになり、オペアンプ５３の出力を停止させる。スイッチＳＷ６の開閉は、第１増幅フェイズ用のクロック２により制御される。図３０の例では、スイッチＳＷ６は、オペアンプ５３の出力端子と、ノードＮ３と、の間に接続されている。
【０１５２】
従来の増幅回路では、サンプリングフェイズと増幅フェイズとを切替えるために、サンプリングフェイズ用のクロックと、増幅フェイズ用のクロックと、の２つのクロックが増幅回路に入力されていた。
【０１５３】
これは、第６実施形態でも同様である。第６実施形態では、サンプリングフェイズ用のクロックがオンの間がサンプリングフェイズであり、増幅フェイズ用のクロックがオンの間が増幅フェイズである。そして、増幅フェイズにおける、第１増幅フェイズと、第２増幅フェイズと、の切替えは、上述の通り、比較器５１の出力信号により行われる。
【０１５４】
これに対して、本実施形態では、図３０に示すように、サンプリングフェイズ用のクロック１と、第１増幅フェイズ用のクロック２と、第２増幅フェイズ用のクロック３と、の３つのクロックが増幅回路に入力される。これは、オペアンプ５３は、比較器５１と異なり、出力信号から動作の終了を判定することが困難なためである。３つのクロックは、遅延同期ループ（ＤＬＬ）などを用いて生成される。
【０１５５】
以上のような構成により、第５実施形態の増幅回路を実現することができる。本実施形態では、増幅器５の動作後、オペアンプ５３の有限利得に応じた誤差電圧Ｖｅｒｒｏｒが発生する。この誤差電圧Ｖｅｒｒｏｒは、誤差電圧Ｖｅｒｒｏｒに応じたアナログ信号をＤＡＣ４が出力することによりキャンセルされる。したがって、入力電圧Ｖｉｎを精度よく増幅することができる。
【０１５６】
図３１は、本実施形態に係る増幅回路の変形例を示す図である。図３１の例では、スイッチＳＷ６は、オペアンプ５３の電源を投入及び切断可能なように、オペアンプ５３の電源線上に設けられている。このような構成により、第２増幅フェイズ及びサンプリングフェイズにおいて、オペアンプ５３の電源を切断し、オペアンプ５３の消費電力を低減することができる。なお、スイッチＳＷ６は、オペアンプ５３の動作を制御可能な任意の箇所に接続すればよいため、例えば、オペアンプ５３と接地線との間に接続されてもよいし、オペアンプ５３を駆動する電流源を開放可能なように接続されてもよい。
【０１５７】
図３２は、本実施形態に係る増幅回路の他の変形例を示す図である。図３２の例では、増幅回路は、パルス生成器６を備える。他の構成は、図２９と同様である。
【０１５８】
パルス生成器６は、増幅フェイズ用のクロックを入力され、入力されたクロックから、第１増幅フェイズ用のクロック２を生成する。パルス生成器６が生成したクロック２がオンの間が第１増幅フェイズとなり、クロック２がオフになってからサンプリングフェイズ用のクロックがオンになるまでの間が第２増幅フェイズとなる。
【０１５９】
図３３は、パルス生成器６の一例を示す図である。図３３のパルス生成器６は、ディレイセルと、アンドゲートと、を備える。ディレイセルは、入力された信号を所定時間遅延させて反転出力する。
【０１６０】
パルス生成器６に入力される増幅フェイズ用クロックは、ディレイセル及びアンドゲートの一方の入力端子にそれぞれ入力される。また、ディレイセルの出力信号は、アンドゲートの他方の入力端子に入力される。これにより、パルス生成器６に増幅フェイズ用クロックが入力されると、アンドゲートの出力端子から、ディレイセルの遅延時間の時間幅を有するクロック２が出力される。
【０１６１】
このように、ディレイセルを用いて第１増幅フェイズ及び第２増幅フェイズの切替えを行うことにより、遅延同期ループなどを用いて複数のクロックを生成した場合に比べて、増幅回路の消費電力を低減することができる。
【０１６２】
（第８実施形態）
第８実施形態に係る増幅回路について、図３４を参照して説明する。本実施形態に係る増幅回路は、第５実施形態に係る増幅回路を、リングアンプにより実現したものである。図３４は、本実施形態に係る増幅回路の一例を示す図である。図３４に示すように、この増幅回路の増幅器５は、リングアンプ５４と、カウンター５５と、を備える。他の構成は、第５実施形態と同様である。
【０１６３】
リングアンプ（リングオシレータ）５４は、ノードＮ１とノードＮ３との間に接続される。リングアンプ５４は、リング状に接続した複数のディレイセルにより構成され、所定の周波数で発振する。
【０１６４】
カウンター５５は、リングアンプ５４の発振回数を数える。カウンター５５は、発信回数が所定値になると、リングアンプ５４の動作を停止させ、量子化器２の動作を開始させる。すなわち、本実施形態において、カウンター５５は、第１増幅フェイズと第２増幅フェイズとを切替える制御回路として機能する。
【０１６５】
以上のような構成により、第５実施形態の増幅回路を実現することができる。本実施形態では、増幅器５の動作後、リングアンプ５４の有限利得に応じた誤差電圧Ｖｅｒｒｏｒが発生する。この誤差電圧Ｖｅｒｒｏｒは、誤差電圧Ｖｅｒｒｏｒに応じたアナログ信号をＤＡＣ４が出力することによりキャンセルされる。したがって、入力電圧Ｖｉｎを精度よく増幅することができる。
【０１６６】
なお、図３４の例では、第１増幅フェイズと第２増幅フェイズとの切替えは、カウンター５５が制御したが、第７実施形態と同様に、クロックにより制御されてもよい。この場合、増幅回路は、カウンター５５を備えなくてもよい。
【０１６７】
また、リングアンプ５４の動作が安定であれば、カウンター５５やクロックを用いずに、第１増幅フェイズが開始してから所定時間後に第２増幅フェイズを開始してもよい。
【０１６８】
（第９実施形態）
第９実施形態に係る増幅回路について、図３５〜図３９を参照して説明する。本実施形態に係る増幅回路は、第５実施形態に係る増幅回路をＳＡＲ−ＡＤＣにより実現したものである。図３５は、本実施形態に係る増幅器の一例を示す図である。図３５に示すように、この増幅回路は、第２実施形態に係る増幅回路に増幅器５を追加したものである。増幅器５は、第５実施形態と同様である。
【０１６９】
この増幅回路の動作について、図３６を参照して説明する。この増幅回路のサンプリングフェイズの動作は、第１実施形態と同様である。また、増幅フェイズは、第５実施形態と同様に、第１増幅フェイズと、第２増幅フェイズと、からなる。
【０１７０】
第１増幅フェイズでは、増幅器５が動作し、出力電圧ＶＸの粗い増幅を行う。これにより、図３６に示すように、出力電圧ＶＸには誤差電圧Ｖｅｒｒｏｒが発生し、出力電圧Ｖｏｕｔには、理想値に対してＶｅｒｒｏｒ×（ＣＳ＋ＣＦ）／ＣＦの増幅誤差が発生する。
【０１７１】
第２増幅フェイズでは、量子化器２（ＳＡＲ−ＡＤＣ）が逐次比較動作を実行する。これにより、出力電圧ＶＸが０に近づき、出力電圧Ｖｏｕｔが理想値に近づき、増幅精度が向上する。
【０１７２】
以上説明した通り、本実施形態に係る増幅回路は、第１増幅フェイズにおいて、増幅器５で粗い増幅を行った後、第２増幅フェイズにおいて、第２実施形態と同様の方法で出力電圧ＶＸを０に近づける。第２実施形態と同様の方法で増幅精度を向上させるため、低電力かつ高精度な増幅回路を実現できる。
【０１７３】
また、量子化器２の比較器２１に要求される入力レンジを、第１実施形態に比べて大幅に狭くすることができるため、増幅回路の設計を容易にすることができる。
【０１７４】
さらに、誤差電圧Ｖｅｒｒｏｒだけキャンセルすればよいため、第２実施形態に比べて、ＤＡＣ４に要求されるアナログ信号のレベル（ＤＡＣ４が出力する電荷量など）を大幅に低減できる。したがって、増幅回路の設計を容易にすることができる。
【０１７５】
なお、本実施形態に係る増幅回路の増幅器５は、図３７に示すように、比較器５１及び電流源５２により形成されてもよい。図３７の増幅回路は、ＳＡＲ−ＡＤＣを用いて構成した第６実施形態に係る増幅回路に相当する。
【０１７６】
また、本実施形態に係る増幅回路の増幅器５は、図３８に示すように、オペアンプ５３及びスイッチＳＷ６により形成されてもよい。図３８の増幅回路は、ＳＡＲ−ＡＤＣを用いて構成した第７実施形態に係る増幅回路に相当する。
【０１７７】
さらに、本実施形態に係る増幅回路の増幅器５は、図３９に示すように、リングアンプ５４及びカウンター５５により形成されてもよい。図３９の増幅回路は、ＳＡＲ−ＡＤＣを用いて構成した第８実施形態に係る増幅回路に相当する。
【０１７８】
（第１０実施形態）
第１０実施形態に係るＡＤＣについて、図４０を参照して説明する。本実施形態に係るＡＤＣは、パイプライン型ＡＤＣであり、上記のいずれかの実施形態に係る増幅回路を備える。
【０１７９】
図４０は、本実施形態に係るパイプライン型ＡＤＣの一例を示す図である。図４０に示すように、このパイプライン型ＡＤＣは、縦続接続された複数のパイプラインステージ（Ｐｉｐｅｌｉｎｅ  Ｓｔａｇｅ）と、各パイプラインステージの出力信号をエンコードし、ＡＤ変換結果であるデジタルコードＡＤＣｏｕｔを出力するエンコーダ（Ｅｎｃｏｄｅｒ）と、を備える。
【０１８０】
各パイプラインステージは、サブＡＤＣ（Ｓｕｂ  ＡＤＣ）と、サブＤＡＣ（Ｓｕｂ  ＤＡＣ）と、残差演算回路（減算器）と、増幅回路と、を備える。
【０１８１】
サブＡＤＣは、パイプラインステージに入力されたアナログ信号をＡＤ変換し、ＡＤ変換結果をエンコーダ及びサブＤＡＣに入力する。サブＤＡＣは、入力されたＡＤ変換結果をＤＡ変換し、アナログ信号を出力する。残差演算回路は、パイプラインステージに入力されたアナログ信号から、サブＤＡＣが出力したアナログ信号を減算し、残差信号を出力する。増幅回路は、残差演算回路が出力した残差信号を増幅し、次のパイプラインステージに入力する。
【０１８２】
本実施形態に係るパイプライン型ＡＤＣは、残差信号を増幅する増幅回路として、上記のいずれかの実施形態に係る増幅回路を備える。このような構成により、パイプライン型ＡＤＣのＡＤ変換精度を向上させると共に、低消費電力化することができる。
【０１８３】
（第１１実施形態）
第１１実施形態に係るＡＤＣついて、図４１を参照して説明する。本実施形態に係るＡＤＣは、デルタシグマ型ＡＤＣであり、上記のいずれかの実施形態に係る増幅回路を備える。
【０１８４】
図４１は、本実施形態に係るデルタシグマ型ＡＤＣの一例を示す図である。図４１に示すように、このデルタシグマ型ＡＤＣは、減算器と、積分器と、量子化器と、デシメーションフィルタと、を備える。
【０１８５】
減算器は、入力されたアナログ信号から、量子化器の出力信号を減算し、差分信号を出力する。積分器は、減算器が出力した差分信号を積分する。量子化器は、積分器による積分値を量子化する。量子化器の出力信号は、入力されたアナログ信号のレベルに応じた密度を有するパルスとなる。デシメーションフィルタは、量子化器の出力信号から、高周波成分を取り除き、ＡＤ変換結果であるデジタルコードＡＤＣｏｕｔを出力する。
【０１８６】
本実施形態に係るデルタシグマ型ＡＤＣは、差分信号を積分する積分器が、上記のいずれかの実施形態に係る増幅回路を備える。このような構成により、デルタシグマ型ＡＤＣのＡＤ変換精度を向上させると共に、低消費電力化することができる。
【０１８７】
なお、上記のいずれの実施形態に係る増幅回路も、第３実施形態及び第４実施形態と同様に、帰還容量ＣＦをフロート状態にするためのスイッチＳＷ４，ＳＷ５を追加することにより、積分器として使用することができる。
【０１８８】
（第１２実施形態）
第１２実施形態に係る無線通信装置について、図４２〜図４５を参照して説明する。本実施形態に係る無線通信装置は、上記のいずれかの実施形態に係る増幅回路を備える。
【０１８９】
図４２は、本実施形態に係る無線通信装置のハードウェア構成を示す図である。このハードウェア構成は一例であり、ハードウェア構成は種々の変更が可能である。
【０１９０】
図４２に示すように、本実施形態に係る無線通信装置は、ベースバンド部１１１と、ＲＦ部１２１と、アンテナと、を備える。
【０１９１】
ベースバンド部１１１は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、ＤＡ変換器１１５，１１６と、ＡＤＣ１１７，１１８とを備える。ＲＦ部１２１とベースバンド部１１１は、まとめて１チップの集積回路（ＩＣ）として構成されてもよいし、別々のチップで構成されてもよい。
【０１９２】
ベースバンド部１１１は、例えば、１チップのベースバンドＬＳＩ又はベースバンドＩＣである。また、ベースバンド部１１１は、図４２に破線で示すように、ＩＣ１３１と、ＩＣ１３２と、の２チップのＩＣを備えてもよい。図４２の例では、ＩＣ１３１は、ＤＡ変換器１１５と，１１６と、ＡＤＣ１１７，１１８と、を備える。ＩＣ１３２は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、を備える。各ＩＣに含まれる構成の分け方は、これに限られない。また、ベースバンド部１１１は、３つ以上のＩＣにより構成されてもよい。
【０１９３】
制御回路１１２は、他の端末（基地局を含む）との通信に関する処理を行う。具体的には、制御回路１１２は、データフレーム、制御フレーム及び管理フレームの３種類のＭＡＣフレームを扱い、ＭＡＣ層において規定される各種の処理を実行する。また、制御回路１１２は、ＭＡＣ層より上位層（例えば、ＴＣＰ／ＩＰやＵＤＰ／ＩＰ、さらにその上層のアプリケーション層など）の処理を実行してもよい。
【０１９４】
送信処理回路１１３は、制御回路１１２からＭＡＣフレームを受け取る。送信処理回路１１３は、ＭＡＣフレームへのプリアンブル及びＰＨＹヘッダの追加や、ＭＡＣフレームの符号化や変調を実行する。これにより、送信処理回路１１３は、ＭＡＣフレームをＰＨＹパケットに変換する。
【０１９５】
ＤＡ変換器１１５，１１６は、送信処理回路１１３が出力したＰＨＹパケットをＤＡ変換する。図４２の例では、ＤＡ変換器は２系統設けられ、並列処理しているが、ＤＡ変換器は１つでもよいし、アンテナの数だけ設けられる構成も可能である。
【０１９６】
ＲＦ部１２１は、例えば、１チップのＲＦアナログＩＣや高周波ＩＣである。ＲＦ部１２１は、ベースバンド部１１１とまとめて１チップに構成されてもよいし、送信回路１２２を備えるＩＣと、受信処理回路を備えるＩＣと、の２チップにより構成されてもよい。ＲＦ部１２１は、送信回路１２２と、受信回路１２３と、を備える。
【０１９７】
送信回路１２２は、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットにアナログ信号処理を行う。送信回路１２２が出力したアナログ信号が、アンテナを介して無線で送信される。送信回路１２２は、送信フィルタ、ミキサ、及びパワーアンプ（ＰＡ）などを備える。
【０１９８】
送信フィルタは、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットの信号から、所望帯域の信号を抽出する。ミキサは、発振装置から供給される一定周波数の信号を利用して、送信フィルタによりフィルタリング後の信号を無線周波数にアップコンバートする。プリアンプは、アップコンバート後の信号を増幅する。増幅後の信号がアンテナに供給され、無線信号が送信される。
【０１９９】
受信回路１２３は、アンテナで受信した信号にアナログ信号処理を行う。受信回路１２３が出力した信号は、ＡＤＣ１１７，１１８に入力される。受信回路１２３は、ＬＮＡ（低雑音増幅器）、ミキサ、及び受信フィルタなどを備える。
【０２００】
ＬＮＡは、アンテナで受信した信号を増幅する。ミキサは、発振装置から供給される一定周波数の信号を利用して、増幅後の信号をベースバンドにダウンコンバートする。受信フィルタは、ダウンコーバート後の信号から所望帯域の信号を抽出する。抽出後の信号は、ＡＤＣ１１７，１１８に入力される。
【０２０１】
ＡＤＣ１１７，１１８は、受信回路１２３からの入力信号をＡＤ変換する。図４２の例では、ＡＤＣは２系統設けられ、並列処理しているが、ＡＤＣは１つであってもよいし、ＡＤＣがアンテナの数だけ設けられる構成でもよい。
【０２０２】
本実施形態において、ＡＤＣ１１７，１１８は、上記のいずれかの実施形態に係る増幅回路を備える。ＡＤＣ１１７，１１８は、例えば、第１０実施形態に係るＡＤＣや、第１１実施形態に係るＡＤＣであってもよい。このような構成により、無線通信装置を低消費電力化することができる。
【０２０３】
受信処理回路１１４は、ＡＤＣ１１７，１１８によりＡＤ変換されたＰＨＹパケットを受け取る。受信処理回路１１４は、ＰＨＹパケットの復調及び復号化や、ＰＨＹパケットからのプリアンブル及びＰＨＹヘッダの除去などを行う。これにより、受信処理回路１１４は、ＰＨＹパケットをＭＡＣフレームに変換する。受信処理回路１１４による処理後のフレームは、制御回路１１２に入力される。
【０２０４】
なお、図４２の例では、ＤＡ変換器１１５，１１６及びＡＤＣ１１７，１１８は、ベースバンド部１１１に配置されていたが、ＲＦ部１２１に配置されるように構成することも可能である。
【０２０５】
図４３及び図４４は、それぞれ上記の無線通信装置を備えた無線通信端末を示す斜視図である。図４３の無線通信端末は、ノートＰＣ１０であり、図４４の無線通信端末は、移動体端末２０である。ノートＰＣ１０及び移動体端末２０は、それぞれ上記の無線通信装置１１，２１を搭載している。
【０２０６】
なお、無線通信装置を搭載する無線通信端末は、ノートＰＣや移動体端末に限られない。無線通信装置は、例えば、ＴＶ、デジタルカメラ、ウェアラブルデバイス、タブレット、スマートフォン、ゲーム装置、ネットワークストレージ装置、モニタ、デジタルオーディオプレーヤ、Ｗｅｂカメラ、ビデオカメラ、プロジェクト、ナビゲーションシステム、外部アダプタ、内部アダプタ、セットトップボックス、ゲートウェイ、プリンタサーバ、モバイルアクセスポイント、ルータ、エンタープライズ／サービスプロバイダアクセスポイント、ポータブル装置、ハンドヘルド装置等にも搭載可能である。
【０２０７】
また、無線通信装置は、メモリーカードにも搭載可能である。図４５は、上記の無線通信装置を搭載したメモリーカード３０を示す平面図である。メモリーカード３０は、無線通信装置３１と、メモリーカード本体３２と、を備える。メモリーカード３０は、外部の装置（無線通信端末や基地局）との無線通信のために、無線通信装置３１を利用する。なお、図４５では、メモリーカード３０内の他の要素（例えばメモリ等）は省略されている。
【０２０８】
（第１３実施形態）
第１３実施形態に係るセンサシステムについて、図４６を参照して説明する。本実施形態に係るセンサシステムは、上記のいずれかの実施形態に係る増幅回路を備える。
【０２０９】
図４６は、本実施形態に係るセンサシステムの一例を示す図である。図４６に示すように、このセンサシステムは、センサと、増幅器と、ＡＤＣと、を備える。センサは、センシングした物理量に応じた電気信号を出力する。センサの種類は、温度センサや加速度センサなど、任意に選択可能である。
【０２１０】
増幅器は、センサが出力した電気信号を増幅する。この増幅器として、上記のいずれかの実施形態に係る増幅回路を利用してもよい。これにより、センサシステムを低消費電力化することができる。
【０２１１】
ＡＤＣは、増幅器が増幅した信号をＡＤ変換する。このＡＤＣとして、例えば、第１０実施形態や第１１実施形態に係るＡＤＣなどの、上記のいずれかの実施形態に係る増幅回路を備えたＡＤＣを利用してもよい。これにより、センサシステムを低消費電力化することができる。
【０２１２】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０２１３】
１：サンプリング回路、２：量子化器、３：デジタル演算回路、４：ＤＡ変換器、５：増幅器、６：パルス生成器、２１：比較器、２２：論理回路、５１：比較器（ゼロクロス検知器）、５２：電流源、５３：オペアンプ、５４：リングアンプ、５５：カウンター、１１１：ベースバンド部、１１２：制御回路、１１３：送信処理回路、１１４：受信処理回路、１１５，１１６：ＤＡ変換器、１１７，１１８：ＡＤ変換器、１２１：ＲＦ部、１２２：送信回路、１２３：受信回路、１３１，１３２：集積回路、２１０：ノードＰＣ、２２０：移動体端末、２３０：メモリーカード、２３２：メモリーカード本体、２１１，２２１，２３１：無線通信装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016225840.tif 000024
【図８】
2016225840.tif 000025
【図９】
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【図１０】
2016225840.tif 000027
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2016225840.tif 000051
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図１８】
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