(57)【要約】【課題】ＡＤ変換誤差を補正する場合において消費電力の増大を抑制する。【解決手段】減算器Δ１，Δ２は、アナログ入力信号（１／２（Ｉｎｐ−Ｉｎｎ）、１／２（Ｉｎｎ−Ｉｎｐ））から参照信号（（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ））を減算し、演算結果（Ｖｉｐ、Ｖｉｎ）を出力する。積分器Σは値Ｖｉｐ，Ｖｉｎを累積加算し、演算結果（Ｖｏｐ、Ｖｏｎ）を出力する。量子化器１４は、積分器Σでの演算結果と基準信号とを比較してデジタル信号を出力する。変換誤差補正部４０はキャパシタを含み、キャパシタの一方の端子は減算器Δ１，Δ２と積分器Σとの間に接続されている。ＡＤ変換誤差が変換誤差検出部３０によって検出され、誤差に応じた電圧がキャパシタの他方の端子に印加される。キャパシタからΔΣ型ＡＤ変換器１０内にデジタルノイズが供給され、ＡＤ変換誤差が補正される。【選択図】図１
2016152441.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号から参照信号を減算する減算器と、
前記減算器での減算結果を累積加算する積分器と、
前記積分器での積分結果と基準信号とを比較してデジタル信号を出力する量子化器と、
を有し、アナログ入力信号をデジタル信号に変換するＡＤ変換器において、
一方の端子が前記減算器と前記積分器との間に接続されたキャパシタと、
アナログ入力信号からデジタル信号への変換の誤差に応じて、前記キャパシタの他方の端子に所定の電圧を印加することにより、前記積分器に入力される前記減算結果を補正する制御部と、
を有することを特徴とするＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器（アナログ−デジタル変換器）に関し、特にＡＤ変換の誤差を補正する技術に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡＤ変換器においては、ＡＤ変換器が持つ特性に起因する変換誤差（例えば量子化誤差）や、ＡＤ変換器に供給される電源電圧の変動に起因する変換誤差等が生じる場合がある。このような変換誤差を低減するために、ＡＤ変換器の誤差を補正する技術が提案されている。
【０００３】
特許文献１には、ＡＤ変換の誤差を検出し、検出された誤差に応じて参照電圧を変更することにより、ＡＤ変換の誤差を補正する技術が記載されている。具体的には、抵抗分圧回路を用いて高電圧及び低電圧の抵抗分配を行うことにより、参照電圧が変更される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，８１２，７４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の抵抗分圧回路は、高電圧側と低電圧側とが抵抗器で接続された回路であるため、定常的に高電圧側から低電圧側に貫通電流が供給され、定常的に電力が消費される。それ故、消費電力が増大するという問題が生じる。これに対処するために、抵抗器の抵抗値を大きくすることが考えられる。そのための方法として、抵抗器のシート抵抗を大きくする、又は、抵抗器の長さを長くする、ことが考えられる。しかし、シート抵抗を大きくすると温度特性や耐圧特性が劣化するという問題が生じ、抵抗器の長さを長くすると回路面積が増大するという問題が生じる。そのため、抵抗器の高抵抗化には限界があり、消費電力の増大を回避することは困難である。
【０００６】
本発明の目的は、ＡＤ変換の誤差を補正する場合において、消費電力の増大を抑制することである。
【課題を解決するための手段】
【０００７】
本発明に係るＡＤ変換器は、アナログ入力信号から参照信号を減算する減算器と、前記減算器での減算結果を累積加算する積分器と、前記積分器での積分結果と基準信号とを比較してデジタル信号を出力する量子化器と、を有し、アナログ入力信号をデジタル信号に変換するＡＤ変換器において、一方の端子が前記減算器と前記積分器との間に接続されたキャパシタと、アナログ入力信号からデジタル信号への変換の誤差に応じて、前記キャパシタの他方の端子に所定の電圧を印加することにより、前記積分器に入力される前記減算結果を補正する制御部と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によると、ＡＤ変換の誤差を補正する場合において、消費電力の増大を抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係るΔΣ型ＡＤ変換器の一例を示すブロック図である。
【図２】第１実施形態に係るΔΣ型ＡＤ変換器の具体的な回路構成を示す図である。
【図３】制御信号生成回路の具体的な回路構成を示す図である。
【図４】変換誤差の補正値の一例を示す図である。
【図５】第２実施形態に係るΔΣ型ＡＤ変換器を示すブロック図である。
【図６】第３実施形態に係るΔΣ型ＡＤ変換器の具体的な回路構成を示す図である。
【図７】第４実施形態に係るΔΣ型ＡＤ変換器の具体的な回路構成を示す図である。
【発明を実施するための形態】
【００１０】
（第１実施形態）
図１には、本発明の第１実施形態に係るΔΣ型ＡＤ変換器の一例が示されている。ΔΣ型ＡＤ変換器１０には、アナログ入力信号（ポジ側アナログ入力電圧Ｉｎｐ及びネガ側アナログ入力電圧Ｉｎｎ）と、参照信号（参照電圧Ｖｒｅｆｐ又は参照電圧Ｖｒｅｆｎ）と、が入力される。参照電圧Ｖｒｅｆｐ，Ｖｆｅｆｎは、参照電圧生成部２０によって生成される。
【００１１】
スイッチ回路１２Ａ，１２Ｂは複数のスイッチによって構成されている。スイッチ回路１２Ａは、１／２（Ｉｎｐ−Ｉｎｎ）を減算器Δ１に出力し、１／２（Ｉｎｎ−Ｉｎｐ）を減算器Δ２に出力する。スイッチ回路１２Ｂは、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）のいずれかを減算器Δ１，Δ２に出力する。もちろん、回路の構成によって、スイッチ回路１２Ａ，１２Ｂの出力を変更してもよい。
【００１２】
減算器Δ１，Δ２は、例えば差動アンプによって構成されており、アナログ入力信号から参照信号を減算する。具体的には、減算器Δ１は、１／２（Ｉｎｐ−Ｉｎｎ）から（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を減算し、その演算結果であるポジ側差分値Ｖｉｐを出力する。同様に、減算器Δ２は、１／２（Ｉｎｎ−Ｉｎｐ）から（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を減算し、その演算結果であるネガ側差分値Ｖｉｎを出力する。後述するように、差分値Ｖｉｐ，Ｖｉｎは、ＡＤ変換の誤差に応じて補正され、補正後の差分値Ｖｉｐ，Ｖｉｎが積分器Σに入力される。
【００１３】
積分器Σは、ポジ側差分値Ｖｉｐを累積加算していき、その演算結果であるポジ側加算値Ｖｏｐを量子化器１４に出力する。同様に、積分器Σは、ネガ側差分値Ｖｉｎを累積加算していき、その演算結果であるネガ側加算値Ｖｏｎを量子化器１４に出力する。
【００１４】
量子化器１４は、積分器Σでの演算結果と基準電圧（例えば２．５Ｖ）とを比較し、その比較結果に応じて「０」又は「１」を示すデジタル信号を出力する。デジタルフィルタ８０は、デシメーション処理とノイズの除去を行う。
【００１５】
上記の処理が１つのクロック期間に実行される。次のクロック期間においては、スイッチ回路１２Ｂは、デジタル信号の値に応じた参照電圧を減算器Δ１，Δ２に出力する。具体的には、スイッチ回路１２Ｂは、デジタル信号の値が「１」の場合、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を減算器Δ１に出力し、（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を減算器Δ２に出力し、デジタル信号の値が「０」の場合に、（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を減算器Δ１に出力し、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を減算器Δ２に出力する。そして、減算、積分及び量子化を繰り返すことにより、デジタル信号列が生成される。この処理は、一般的なΔΣ型ＡＤ変換器による処理と同じである。
【００１６】
図１に示されているΔΣ型ＡＤ変換器１０は１次のΔΣ型ＡＤ変換器である。減算器と積分器との組数を増やすことにより、高次のΔΣ型ＡＤ変換器を実現することができる。
【００１７】
変換誤差検出部３０は、ΔΣ型ＡＤ変換器１０による変換誤差を検出し、その検出結果に応じて、変換誤差を補正するための制御信号を変換誤差補正部４０に出力する。変換誤差の検出方法として、公知の方法を採用することができる。例えば、アナログ入力信号をデジタル信号に変換するに際して、所定の基準アナログ電圧値を所定の分解能で表されるデジタル信号に変換するための変換関数を予め作成しておき、変換誤差検出部３０にその変換関数を記憶させておく。変換誤差検出部３０は、ΔΣ型ＡＤ変換器１０によって生成されたデジタル信号からノイズを除去したデジタルフィルタ８０の出力のデジタル信号と、変換関数から求められるデジタル信号と、を比較することにより、変換誤差を算出する。もちろん、他の手法によって変換誤差が検出されてもよい。
【００１８】
変換誤差補正部４０は、ロジックゲート回路とキャパシタとによって構成されており、検出された変換誤差に応じたデジタルノイズ（補正電圧）をΔΣ型ＡＤ変換器１０に供給する。ロジックゲート回路は、制御信号に応じた信号をキャパシタに出力し、キャパシタは、ロジックゲート回路から出力された信号に応じたデジタルノイズをΔΣ型ＡＤ変換器１０に供給する。検出された変換誤差に応じてキャパシタへの電圧印加の有無が変更され、これにより、キャパシタから供給されるデジタルノイズの値が変更される。図１に示す例では、減算器Δ１，Δ２と積分器Σとを接続する配線に、変換誤差補正部４０が接続されており、その配線にデジタルノイズが供給される。これにより、減算器Δ１，Δ２の演算結果である差分値Ｖｉｐ，Ｖｉｎがデジタルノイズによって補正される。補正後の差分値Ｖｉｐ，Ｖｉｎが積分器Σに入力され、その補正が反映された加算値Ｖｏｐ，Ｖｏｎが生成される。このようにして、変換誤差が補正される。
【００１９】
次に、図２を参照して、第１実施形態に係るΔΣ型ＡＤ変換器の具体的な回路構成について説明する。このΔΣ型ＡＤ変換器１０は２次のΔΣ型ＡＤ変換器であり、スイッチトキャパシタ回路を含むＡＤ変換器である。
【００２０】
スイッチφ１Ａ，φ１Ｂ，φ２はスイッチ回路１２Ａに相当する。ポジ側アナログ入力電圧Ｉｎｐは、スイッチφ１Ａを介して減算器Δ１に入力され、ネガ側アナログ入力電圧Ｉｎｎは、スイッチφ１Ｂを介して減算器Δ２に入力される。
【００２１】
スイッチφ３Ａ，φ３Ｂはスイッチ回路１２Ｂに相当する。スイッチφ３Ａの一端は減算器Δ１に接続されており、スイッチφ３Ａの他端は、図１に示されている参照電圧生成部２０に接続されている。同様に、スイッチφ３Ｂの一端は減算器Δ２に接続されており、スイッチφ３Ｂの他端は、参照電圧生成部２０に接続されている。ΔΣ型ＡＤ変換器１０によって生成されたデジタル信号の値に応じてスイッチφ３Ａ，φ３Ｂが切り替えられ、これにより、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）が、減算器Δ１，Δ２に供給される。
【００２２】
減算器Δ１は、１／２（Ｉｎｐ−Ｉｎｎ）から（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を減算し、その演算結果であるポジ側差分値Ｖｉ１ｐを出力する。ポジ側差分値Ｖｉ１ｐはスイッチφ５Ａを介して第１積分器Σ１に入力される。同様に、減算器Δ２は、１／２（Ｉｎｎ−Ｉｎｐ）から（Ｖｒｅｆｎ−Ｖｒｅｆｐ）又は（Ｖｒｅｆｐ−Ｖｒｅｆｎ）を減算し、その演算結果であるネガ側差分値Ｖｉ１ｎを出力する。ネガ側差分値Ｖｉ１ｎはスイッチφ５Ｂを介して第１積分器Σ１に入力される。
【００２３】
減算器Δ１と第１積分器Σ１とを接続するポジ側配線（上段の配線）には、変換誤差補正部４０ｐが接続されており、変換誤差補正用のデジタルノイズ（補正電圧）がポジ側配線に供給される。これにより、ポジ側差分値Ｖｉ１ｐがデジタルノイズによって補正され、補正後のポジ側差分値Ｖｉ１ｐが第１積分器Σ１に入力される。同様に、減算器Δ２と第１積分器Σ１とを接続するネガ側配線（下段の配線）には、変換誤差補正部４０ｎが接続されており、変換誤差補正用のデジタルノイズがネガ側配線に供給される。これにより、ネガ側差分値Ｖｉ１ｎがデジタルノイズによって補正され、補正後のネガ側差分値Ｖｉ１ｎが第１積分器Σ１に入力される。変換誤差補正部４０ｐ，４０ｎについては後で詳しく説明する。
【００２４】
第１積分器Σ１は、ポジ側差分値Ｖｉ１ｐを累積加算していき、その演算結果であるポジ側加算値Ｖｏ１ｐを出力し、同様に、ネガ側差分値Ｖｉ１ｎを累積加算していき、その演算結果であるネガ側加算値Ｖｏ１ｎを出力する。本実施形態では、変換誤差に応じて差分値Ｖｉ１ｐ，Ｖｉ１ｎが補正され、補正後の差分値Ｖｉ１ｐ，Ｖｉ１ｎが第１積分器Σ１に入力され、その補正が反映された加算値Ｖｏ１ｐ，Ｖｏ１ｎが生成される。加算値Ｖｏ１ｐ，Ｖｏ１ｎは、第２段目の回路に出力される。
【００２５】
第２段目においては、スイッチφ６Ａ，φ６Ｂ，φ７によってスイッチ回路が構成されている。加算値Ｖｏ１ｐはスイッチφ６Ａを介して減算器Δ３に入力され、加算値Ｖｏ１ｎはスイッチφ６Ｂを介して減算器Δ４に入力される。
【００２６】
スイッチφ８Ａの一端は減算器Δ３に接続されており、スイッチφ８Ａの他端は、図１に示されている参照電圧生成部２０に接続されている。同様に、スイッチφ８Ｂの一端は減算器Δ４に接続されており、スイッチφ８Ｂの他端は、参照電圧生成部２０に接続されている。デジタル信号の値に応じてスイッチφ８Ａ，φ８Ｂが切り替えられ、これにより、（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）が、減算器Δ３，Δ４に供給される。
【００２７】
減算器Δ３，Δ４は、例えば差動アンプ又はスイッチトキャパシタ回路によって構成されている。図２に示す例では、一例として、スイッチトキャパシタ回路により構成されている場合が示されている。減算器Δ３は、ポジ側加算値Ｖｏ１ｐから（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を減算し、その演算結果であるポジ側差分値Ｖｉ２ｐを出力する。ポジ側差分値Ｖｉ２ｐはスイッチφ１０Ａを介して第２積分器Σ２に入力される。同様に、減算器Δ４は、ネガ側加算値Ｖｏ１ｎから（Ｖｒｅｆｐ−Ｖｒｅｆｎ）又は（Ｖｒｅｆｎ−Ｖｒｅｆｐ）を減算し、その演算結果であるネガ側差分値Ｖｉ２ｎを出力する。ネガ側差分値Ｖｉ２ｎはスイッチφ１０Ｂを介して第２積分器Σ２に入力される。
【００２８】
第２積分器Σ２は、ポジ側差分値Ｖｉ２ｐを累積加算していき、その演算結果であるポジ側加算値Ｖｏ２ｐを量子化器１４に出力する。同様に、第２積分器Σ２は、ネガ側差分値Ｖｉ２ｎを累積加算していき、その演算結果であるネガ側加算値Ｖｏ２ｎを量子化器１４に出力する。
【００２９】
量子化器１４では、第２積分器Σ２での演算結果と基準電圧（例えば２．５Ｖ）とが比較され、その比較結果に応じて「０」又は「１」を示すデジタル信号が出力される。量子化器１４の後段にはデジタル信号生成回路１６とデジタルフィルタ８０が設けられている。デジタル信号生成回路１６では、量子化器１４の出力のデジタル信号を所望の形のデジタル信号に変更し（例えば、１ｂｉｔ化又はクロックへの同期化）、デジタルフィルタ８０では、量子化ノイズを取り除く処理とデシメーション処理とが実行される。
【００３０】
次に、変換誤差補正部４０ｐ，４０ｎについて説明する。変換誤差補正部４０ｐ，４０ｎは、ロジックゲート回路としてのＮＡＮＤ回路とキャパシタとによって構成されている。
【００３１】
具体的には、変換誤差補正部４０ｐは、ナンド回路ＮＡＮＤ０，ＮＡＮＤ１とキャパシタＣｔｍ０，Ｃｔｍ１とによって構成されている。ナンド回路ＮＡＮＤ０の入力端子には、制御信号ＴＭ０とクロック信号とが入力される。ナンド回路ＮＡＮＤ０の出力端子は、キャパシタＣｔｍ０の一方の端子に接続されている。キャパシタＣｔｍ０の他方の端子は、減算器Δ１と第１積分器Σ１とを接続するポジ側配線に接続されている。制御信号ＴＭ０がＨ信号（Ｈｉｇｈ信号）の場合、ナンド回路ＮＡＮＤ０はクロック信号の反転信号をキャパシタＣｔｍ０に出力する。これにより、キャパシタＣｔｍ０からポジ側配線にデジタルノイズ（補正電圧）が供給される。一方、制御信号ＴＭ０がＬ信号（Ｌｏｗ信号）の場合、キャパシタＣｔｍ０からデジタルノイズは供給されない。同様に、ナンド回路ＮＡＮＤ１の入力端子には、制御信号ＴＭ１とクロック信号とが入力される。ナンド回路ＮＡＮＤ１の出力端子は、キャパシタＣｔｍ１の一方の端子に接続されている。キャパシタＣｔｍ１の他方の端子は、上記のポジ側配線に接続されている。制御信号ＴＭ１がＨ信号の場合、ナンド回路ＮＡＮＤ１はクロック信号の反転信号をキャパシタＣｔｍ１に出力する。これにより、キャパシタＣｔｍ１からポジ側配線にデジタルノイズが供給される。一方、制御信号ＴＭ１がＬ信号の場合、キャパシタＣｔｍ１からデジタルノイズは供給されない。
【００３２】
同様に、変換誤差補正部４０ｎは、ナンド回路ＮＡＮＤ２，ＮＡＮＤ３とキャパシタＣｔｍ２，Ｃｔｍ３とによって構成されている。ナンド回路ＮＡＮＤ２の入力端子には、制御信号ＴＭ２とクロック信号とが入力される。ナンド回路ＮＡＮＤ２の出力端子は、キャパシタＣｔｍ２の一方の端子に接続されている。キャパシタＣｔｍ２の他方の端子は、減算器Δ２と第１積分器Σ１とを接続するネガ側配線に接続されている。制御信号ＴＭ２がＨ信号の場合、ナンド回路ＮＡＮＤ２はクロック信号の反転信号をキャパシタＣｔｍ２に出力する。これにより、キャパシタＣｔｍ２からネガ側配線にデジタルノイズが供給される。一方、制御信号ＴＭ２がＬ信号の場合、キャパシタＣｔｍ２からデジタルノイズは供給されない。同様に、ナンド回路ＮＡＮＤ３の入力端子には、制御信号ＴＭ３とクロック信号とが入力される。ナンド回路ＮＡＮＤ３の出力端子は、キャパシタＣｔｍ３の一方の端子に接続されている。キャパシタＣｔｍ３の他方の端子は、減算器Δ２と第１積分器Σ１とを接続するネガ側配線に接続されている。制御信号ＴＭ３がＨ信号の場合、ナンド回路ＮＡＮＤ３はクロック信号の反転信号をキャパシタＣｔｍ３に出力する。これにより、キャパシタＣｔｍ３からネガ側配線にデジタルノイズが供給される。一方、制御信号ＴＭ３がＬ信号の場合、キャパシタＣｔｍ３からデジタルノイズは供給されない。
【００３３】
ここで、図３を参照して、制御信号ＴＭ０〜ＴＭ３を生成するための制御信号生成部の具体例について説明する。図３に示されている制御信号生成部３２は、変換誤差検出部３０に含まれている回路である。
【００３４】
制御信号生成部３２において、ＮＯＴ回路であるインバータ回路ＩＮＶ０の入力端子には、Ｈ信号又はＬ信号を示す信号ｔ０が入力される。同様に、ＮＯＴ回路であるインバータ回路ＩＮＶ１の入力端子には、Ｈ信号又はＬ信号を示す信号ｔ１が入力される。インバータ回路ＩＮＶ０の出力端子は、ナンド回路ＮＡＮＤ４，ＮＡＮＤ６の入力端子に接続されており、インバータ回路ＩＮＶ１の出力端子は、ナンド回路ＮＡＮＤ４，ＮＡＮＤ５の入力端子に接続されている。
【００３５】
ナンド回路ＮＡＮＤ４の入力端子には、インバータ回路ＩＮＶ０，ＩＮＶ１の出力信号が入力される。ナンド回路ＮＡＮＤ４の出力端子は、ナンド回路ＮＡＮＤ８の入力端子に接続されている。ナンド回路ＮＡＮＤ５の入力端子には、信号ｔ０とインバータ回路ＩＮＶ１の出力信号とが入力される。ナンド回路ＮＡＮＤ５の出力端子は、ナンド回路ＮＡＮＤ８の入力端子とＮＯＴ回路であるインバータ回路ＩＮＶ２の入力端子とに接続されている。ナンド回路ＮＡＮＤ６の入力端子には、インバータ回路ＩＮＶ０の出力信号と信号ｔ１とが入力される。ナンド回路ＮＡＮＤ６の出力端子は、ナンド回路ＮＡＮＤ９の入力端子に接続されている。ナンド回路ＮＡＮＤ７の入力端子には、信号ｔ０，ｔ１が入力される。ナンド回路ＮＡＮＤ７の出力端子は、ナンド回路ＮＡＮＤ９の入力端子とＮＯＴ回路であるインバータ回路ＩＮＶ３の入力端子とに接続されている。また、ナンド回路ＮＡＮＤ４〜ＮＡＮＤ７には、Ｈ信号又はＬ信号を示す補正イネーブル信号（ＣＯＲＲＥＣＴＩＯＮ−ＥＮ）が入力される。補正イネーブル信号がＨ信号を示す場合、変換誤差の補正が実行され、補正イネーブル信号がＬ信号を示す場合、変換誤差の補正は実行されない。
【００３６】
変換誤差検出部３０は制御部を備えており、その制御部は、検出された変換誤差に応じて、Ｈ信号又はＬ信号を示す補正イネーブル信号をナンド回路ＮＡＮＤ４〜ＮＡＮＤ７に出力する。例えば、変換誤差が予め決定された閾値以上の場合、制御部は、Ｈ信号を示す補正イネーブル信号をナンド回路ＮＡＮＤ４〜ＮＡＮＤ７に出力し、変換誤差が閾値未満の場合、Ｌ信号を示す補正イネーブル信号をナンド回路ＮＡＮＤ４〜ＮＡＮＤ７に出力する。また、制御部は、検出された変換誤差の大きさに応じて、Ｈ信号又はＬ信号を示す信号ｔ０，ｔ１を出力する。
【００３７】
補正イネーブル信号及び信号ｔ０，ｔ１の入力に応じて、インバータ回路ＩＮＶ０，ＩＮＶ１、ナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、ナンド回路ＮＡＮＤ８，ＮＡＮＤ９、及び、インバータ回路ＩＮＶ２，ＩＮＶ３にて処理が実行される。その結果、ナンド回路ＮＡＮＤ８から制御信号ＴＭ０が出力され、インバータ回路ＩＮＶ２から制御信号ＴＭ１が出力され、ナンド回路ＮＡＮＤ９から制御信号ＴＭ２が出力され、インバータ回路ＩＮＶ３から制御信号ＴＭ３が出力される。図２に示すように、制御信号ＴＭ０はナンド回路ＮＡＮＤ０に入力され、制御信号ＴＭ１はナンド回路ＮＡＮＤ１に入力される。同様に、制御信号ＴＭ２はナンド回路ＮＡＮＤ２に入力され、制御信号ＴＭ３はナンド回路ＮＡＮＤ３に入力される。
【００３８】
図４には、補正イネーブル信号（ＣＯＲＲＥＣＴＩＯＮ−ＥＮ）、信号ｔ０，ｔ１、制御信号ＴＭ０〜ＴＭ３、及び、変換誤差の補正値（ｍＶ）の対応関係が示されている。
【００３９】
補正イネーブル信号が「Ｌ信号」の場合、制御信号ＴＭ０〜ＴＭ３はいずれも「Ｌ信号」となり、変換誤差は補正されない。つまり、変換誤差の補正値は「０．０ｍＶ」となる。
【００４０】
補正イネーブル信号が「Ｈ信号」の場合、信号ｔ１，ｔ０に応じたデジタルノイズが、変換誤差補正部４０ｐ，４０ｎからΔΣ型ＡＤ変換器１０に供給され、変換誤差の補正が行われる。例えば、信号ｔ０，ｔ１が共に「Ｌ信号」の場合、制御信号ＴＭ０が「Ｈ信号」となり、制御信号ＴＭ１〜ＴＭ３は「Ｌ信号」となる。これにより、キャパシタＣｔｍ０からポジ側配線にデジタルノイズが供給され、ポジ側差分値Ｖｉ１ｐが補正されて変換誤差が補正される。このときの変換誤差の補正値は「＋２．５ｍＶ」となる。
【００４１】
信号ｔ０が「Ｈ信号」で信号ｔ１が「Ｌ信号」の場合、制御信号ＴＭ０，ＴＭ１が「Ｈ信号」となり、制御信号ＴＭ２，ＴＭ３は「Ｌ信号」となる。これにより、キャパシタＣｔｍ０，Ｃｔｍ１からそれぞれポジ側配線にデジタルノイズが供給され、ポジ側差分値Ｖｉ１ｐが補正されて変換誤差が補正される。このときの変換誤差の補正値は「＋５．０ｍＶ」となる。
【００４２】
信号ｔ０が「Ｌ信号」で信号ｔ１が「Ｈ信号」の場合、制御信号ＴＭ２が「Ｈ信号」となり、制御信号ＴＭ０，ＴＭ１，ＴＭ３は「Ｌ信号」となる。これにより、キャパシタＣｔｍ２からネガ側配線にデジタルノイズが供給され、ネガ側差分値Ｖｉ１ｎが補正されて変換誤差が補正される。このときの変換誤差の補正値は「−２．５ｍＶ」となる。
【００４３】
信号ｔ０，ｔ１が共に「Ｈ信号」の場合、制御信号ＴＭ２，ＴＭ３が「Ｈ信号」となり、制御信号ＴＭ０，ＴＭ１が「Ｌ信号」となる。これにより、キャパシタＣｔｍ２，Ｃｔｍ３からそれぞれネガ側配線にデジタルノイズが供給され、ネガ側差分値Ｖｉ１ｎが補正されて変換誤差が補正される。このときの変換誤差の補正値は「−５．０ｍＶ」となる。
【００４４】
なお、図４に示す例では、４ｂｉｔの制御信号ＴＭが用いられているが、８ｂｉｔや１６ｂｉｔの制御信号ＴＭが用いられてもよい。また、変換誤差の変化量が２．５ｍＶであるが、キャパシタＣｔｍ０〜Ｃｔｍ３の静電容量を変更することにより、その変化量を変更することができる。
【００４５】
以上のように、第１実施形態では、ロジックゲート回路（ナンド回路ＮＡＮＤ０〜ＮＡＮＤ３）とキャパシタＣｔｍ０〜Ｃｔｍ３とによってデジタルノイズがΔΣ型ＡＤ変換器１０に供給され、これにより、ＡＤ変換の誤差が補正される。抵抗分圧回路を用いずに済むため、抵抗分圧回路を用いる場合と比べて、より低い消費電力で変換誤差を補正することが可能となる。
【００４６】
（第２実施形態）
次に、図５を参照して第２実施形態について説明する。第２実施形態では、変換誤差検出部３０の代わりにトリミング部５０が用いられる。この場合、ユーザがΔΣ型ＡＤ変換器１０の変換誤差を測定する。トリミング部５０は公知の回路であり、測定された変換誤差に応じたヒューズトリミング処理を行うことにより、制御信号ＴＭ０〜ＴＭ３を生成する。この場合であっても、上述した実施形態と同様に、より低い消費電力で変換誤差を補正することが可能となる。
【００４７】
（第３実施形態）
次に、図６を参照して第３実施形態について説明する。第３実施形態では、上記の変換誤差補正部４０ｐ，４０ｎの代わりに、変換誤差補正部６０ｐ，６０ｎが用いられている。その他の構成は、上述した実施形態に係る構成と変わらない。変換誤差補正部６０ｐは、ポジ側配線にデジタルノイズ（補正電圧）を供給する回路であり、変換誤差補正部６０ｎは、ネガ側配線にデジタルノイズ（補正電圧）を供給する回路である。
【００４８】
変換誤差補正部６０ｐ，６０ｎにおいては、ロジックゲート回路としてＮＡＮＤ回路の代わりにＮＯＲ回路が用いられている。具体的には、変換誤差補正部６０ｐには、ノア回路ＮＯＲ０，ＮＯＲ１が含まれる。ノア回路ＮＯＲ０の入力端子には制御信号ＴＭ０が入力され、ノア回路ＮＯＲ１の入力端子には制御信号ＴＭ１が入力される。同様に、変換誤差補正部６０ｎには、ノア回路ＮＯＲ２，ＮＯＲ３が含まれる。ノア回路ＮＯＲ２の入力端子には制御信号ＴＭ２が入力され、ノア回路ＮＯＲ３の入力端子には制御信号ＴＭ３が入力される。
【００４９】
上記の構成においては、制御信号ＴＭが「Ｌ信号」の場合に、デジタルノイズがΔΣ型ＡＤ変換器１０に供給され、変換誤差が補正される。この場合も、上述した第１実施形態と同様に、より低い消費電力で変換誤差を補正することが可能となる。
【００５０】
なお、変換誤差補正部に用いられるロジックゲート回路は、ＮＡＮＤ回路のみで構成された回路や、ＮＯＲ回路のみで構成された回路に限定されるものではない。例えば、ＮＡＮＤ回路、ＮＯＲ回路及びインバータ回路（ＮＯＴ回路）の中から選択された１つ又は複数の回路を組み合わせることにより、変換誤差補正部に用いられるロジックゲート回路を構成してもよい。
【００５１】
（第４実施形態）
次に、図７を参照して第４実施形態について説明する。上述した第１実施形態では、ΔΣ型ＡＤ変換器１０の第１段目に変換誤差補正部４０ｐ，４０ｎが接続されているが、第４実施形態では、第１段目の代わりに第２段目に変換誤差補正部４０ｐ，４０ｎが接続されている。
【００５２】
具体的には、減算器Δ３と第２積分器Σ２とを接続するポジ側配線に、変換誤差補正部４０ｐが接続されており、変換誤差補正用のデジタルノイズがポジ側配線に供給される。これにより、ポジ側差分値Ｖｉ２ｐがデジタルノイズによって補正され、補正後のポジ側差分値Ｖｉ２ｐが第２積分器Σ２に入力される。同様に、減算器Δ４と第２積分器Σ２とを接続するネガ側配線に、変換誤差補正部４０ｎが接続されており、変換誤差補正用のデジタルノイズがネガ側配線に供給される。これにより、ネガ側差分値Ｖｉ２ｎがデジタルノイズによって補正され、補正後のネガ側差分値Ｖｉ２ｎが第２積分器Σ２に入力される。第４実施形態では、第２積分器Σ２において、その補正が反映された加算値Ｖｏ２ｐ，Ｖｏ２ｎが生成される。これにより、上述した第１実施形態と同様に、より低い消費電力で変換誤差を補正することが可能となる。
【符号の説明】
【００５３】
１０  ΔΣ型ＡＤ変換器、１２Ａ，１２Ｂ  スイッチ回路、１４  量子化器、２０  参照電圧生成部、３０  変換誤差検出部、４０，４０ｐ，４０ｎ，６０ｐ，６０ｎ  変換誤差補正部、５０  トリミング部、８０  デジタルフィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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