(57)【要約】【課題】ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能な半導体リレーを提供する。【解決手段】半導体リレー１０Ａは、第１ＭＯＳＦＥＴ１と第１制御回路２と第２ＭＯＳＦＥＴ３と第２制御回路４と電力発生装置５とを備える。第１制御回路２および第２制御回路４の各々は、電力発生装置５が電力を発生するときに高インピーダンス状態となり、電力発生装置５が電力を消失するときに低インピーダンス状態となる。第１制御回路２の一対の入力端間には、インピーダンス素子２３が接続されている。インピーダンス素子２３は、電力発生装置５が電力を発生するときに第１制御回路２を第２制御回路４よりも遅く高インピーダンス状態とし、電力発生装置５が電力を消失するときに第１制御回路２を第２制御回路４よりも早く低インピーダンス状態とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
エンハンスメント型の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴを制御する第１制御回路と、デプレション型の第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴを制御する第２制御回路と、電力を発生可能な電力発生装置とを備え、
前記第１制御回路の一対の入力端は、前記電力発生装置と電気的に接続され、前記第１制御回路の一対の出力端のうち高電位側の出力端は、前記第１ＭＯＳＦＥＴのゲートと電気的に接続され、前記第１制御回路の一対の出力端のうち低電位側の出力端は、前記第１ＭＯＳＦＥＴのソースと電気的に接続され、
前記第２制御回路の一対の入力端は、前記電力発生装置と電気的に接続され、前記第２制御回路の一対の出力端のうち高電位側の出力端は、前記第２ＭＯＳＦＥＴのソースと電気的に接続され、前記第２制御回路の一対の出力端のうち低電位側の出力端は、前記第２ＭＯＳＦＥＴのゲートと電気的に接続され、
前記第１制御回路および前記第２制御回路の各々は、前記電力発生装置が電力を発生するときに対応する前記一対の入力端間が高インピーダンス状態となり、かつ、前記電力発生装置が電力を消失するときに対応する前記一対の入力端間が低インピーダンス状態となるように構成され、
前記第１制御回路の一対の入力端間には、インピーダンス素子が電気的に接続され、
前記インピーダンス素子は、前記電力発生装置が電力を発生するときに前記第１制御回路を前記第２制御回路よりも遅く高インピーダンス状態とし、かつ、前記電力発生装置が電力を消失するときに前記第１制御回路を前記第２制御回路よりも早く低インピーダンス状態とするように構成されている
ことを特徴とする半導体リレー。
【請求項２】
前記第２制御回路の一対の入力端間には、コンデンサが電気的に接続されている
ことを特徴とする請求項１記載の半導体リレー。
【請求項３】
エンハンスメント型の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴを制御する第１制御回路と、デプレション型の第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴを制御する第２制御回路と、発光素子と、前記発光素子からの光を受光して光起電力を発生する第１受光素子と、前記発光素子からの光を受光して光起電力を発生する第２受光素子とを備え、
前記第１制御回路の一対の入力端のうち高電位側の入力端は、前記第１受光素子の高電位側の接続端と電気的に接続され、前記第１制御回路の一対の入力端のうち低電位側の入力端は、前記第１受光素子の低電位側の接続端と電気的に接続され、
前記第１制御回路の一対の出力端のうち高電位側の出力端は、前記第１ＭＯＳＦＥＴのゲートと電気的に接続され、前記第１制御回路の一対の出力端のうち低電位側の出力端は、前記第１ＭＯＳＦＥＴのソースと電気的に接続され、
前記第２制御回路の一対の入力端のうち高電位側の入力端は、前記第２受光素子の高電位側の接続端と電気的に接続され、前記第２制御回路の一対の入力端のうち低電位側の入力端は、前記第２受光素子の低電位側の接続端と電気的に接続され、
前記第２制御回路の一対の出力端のうち高電位側の出力端は、前記第２ＭＯＳＦＥＴのソースと電気的に接続され、前記第２制御回路の一対の出力端のうち低電位側の出力端は、前記第２ＭＯＳＦＥＴのゲートと電気的に接続され、
前記第１制御回路は、前記第１受光素子が光起電力を発生するときに高インピーダンス状態となり、かつ、前記第１受光素子が光起電力を消失するときに低インピーダンス状態となるように構成され、
前記第２制御回路は、前記第２受光素子が光起電力を発生するときに高インピーダンス状態となり、かつ、前記第２受光素子が光起電力を消失するときに低インピーダンス状態となるように構成され、
前記第２制御回路の一対の入力端間には、コンデンサが電気的に接続され、
前記コンデンサは、前記第２受光素子が光起電力を消失するときに、前記第２制御回路を前記第１制御回路よりも遅く低インピーダンス状態とするように構成され、
前記第２受光素子において前記発光素子からの光を受光する受光面は、前記第１受光素子において前記発光素子からの光を受光する受光面よりも大きく設定されている
ことを特徴とする半導体リレー。
【請求項４】
前記第１制御回路は、デプレション型の第３ＭＯＳＦＥＴと、第１抵抗とを備え、
前記第３ＭＯＳＦＥＴのドレインは、前記第１制御回路の一対の入力端のうち高電位側の入力端と電気的に接続され、かつ、前記第１制御回路の一対の出力端のうち高電位側の出力端と電気的に接続され、
前記第３ＭＯＳＦＥＴのゲートは、前記第１制御回路の一対の入力端のうち低電位側の入力端と電気的に接続され、かつ、前記第１抵抗を介して前記第３ＭＯＳＦＥＴのソースと電気的に接続され、
前記第３ＭＯＳＦＥＴのソースは、前記第１制御回路の一対の出力端のうち低電位側の出力端と電気的に接続され、
前記第２制御回路は、デプレション型の第４ＭＯＳＦＥＴと、第２抵抗とを備え、
前記第４ＭＯＳＦＥＴのドレインは、前記第２制御回路の一対の入力端のうち高電位側の入力端と電気的に接続され、かつ、前記第２制御回路の一対の出力端のうち高電位側の出力端と電気的に接続され、
前記第４ＭＯＳＦＥＴのゲートは、前記第２制御回路の一対の入力端のうち低電位側の入力端と電気的に接続され、かつ、前記第２抵抗を介して前記第４ＭＯＳＦＥＴのソースと電気的に接続され、
前記第４ＭＯＳＦＥＴのソースは、前記第２制御回路の一対の出力端のうち低電位側の出力端と電気的に接続されている
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体リレーに関し、より詳細には、入力端子と出力端子とが電気的に絶縁され、出力端子の前段にスイッチング素子を設けた半導体リレーに関する。
【背景技術】
【０００２】
従来、トランスファ型のリレーが提案されている（特許文献１）。
【０００３】
特許文献１に記載されたトランスファ型のリレーは、常閉側出力部と、常開側出力部と、遅延手段とを備えている。
【０００４】
常閉側出力部は、入力側の発光素子からの光を受ける光起電力素子を備えた第１の制御回路と、デプレション型の常閉出力用ＭＯＳＦＥＴとで構成されている。また、常閉側出力部は、第１の制御回路における光起電力素子の受光時に、第１の制御回路により常閉出力用ＭＯＳＦＥＴがオンからオフに反転するように構成されている。
【０００５】
常開側出力部は、入力側の発光素子からの光を受ける光起電力素子を備えた第２の制御回路と、エンハンスメント型の常開出力用ＭＯＳＦＥＴとで構成されている。また、常開側出力部は、第２の制御回路における光起電力素子の受光時に、第２の制御回路により常開出力用ＭＯＳＦＥＴがオフからオンに反転するように構成されている。
【０００６】
遅延手段は、常開側出力用ＭＯＳＦＥＴのオフからオンに動作するタイミングを、常閉側出力用ＭＯＳＦＥＴのオンからオフに動作するタイミングより遅延させるように構成されている。また、遅延手段は、抵抗要素と、ダイオードとを備えている。
【０００７】
抵抗要素は、第２の制御回路の出力端と、常開出力用ＭＯＳＦＥＴのソースとの間の電路上に、挿入されている。
【０００８】
ダイオードは、抵抗要素に並列接続されている。特許文献１には、ダイオードのアノードが第２の制御回路の出力端と接続され、ダイオードのカソードが常開出力用ＭＯＳＦＥＴのソースと接続されている旨が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−５５８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載されたトランスファ型のリレーでは、上述の遅延手段を備えているので、両出力用ＭＯＳＦＥＴの動作開始時および復帰時において、両出力用ＭＯＳＦＥＴが共にオフとなる期間を得ることができる。すなわち、トランスファ型のリレーでは、ＢＢＭ（Break Before Make）動作が可能となる。
【００１１】
しかしながら、特許文献１に記載されたトランスファ型のリレーでは、抵抗要素とダイオードとの並列回路からなる遅延手段を備えているので、より小型化を図ることが難しい。
【００１２】
本発明の目的は、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能な半導体リレーを提供することである。
【課題を解決するための手段】
【００１３】
本発明の半導体リレーは、エンハンスメント型の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴを制御する第１制御回路と、デプレション型の第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴを制御する第２制御回路と、電力を発生可能な電力発生装置とを備えている。前記第１制御回路の一対の入力端は、前記電力発生装置と電気的に接続されている。前記第１制御回路の一対の出力端のうち高電位側の出力端は、前記第１ＭＯＳＦＥＴのゲートと電気的に接続されている。前記第１制御回路の一対の出力端のうち低電位側の出力端は、前記第１ＭＯＳＦＥＴのソースと電気的に接続されている。前記第２制御回路の一対の入力端は、前記電力発生装置と電気的に接続されている。前記第２制御回路の一対の出力端のうち高電位側の出力端は、前記第２ＭＯＳＦＥＴのソースと電気的に接続されている。前記第２制御回路の一対の出力端のうち低電位側の出力端は、前記第２ＭＯＳＦＥＴのゲートと電気的に接続されている。前記第１制御回路および前記第２制御回路の各々は、前記電力発生装置が電力を発生するときに対応する前記一対の入力端間が高インピーダンス状態となり、かつ、前記電力発生装置が電力を消失するときに対応する前記一対の入力端間が低インピーダンス状態となるように構成されている。前記第１制御回路の一対の入力端間には、インピーダンス素子が電気的に接続されている。前記インピーダンス素子は、前記電力発生装置が電力を発生するときに前記第１制御回路を前記第２制御回路よりも遅く高インピーダンス状態とし、かつ、前記電力発生装置が電力を消失するときに前記第１制御回路を前記第２制御回路よりも早く低インピーダンス状態とするように構成されている。
【００１４】
この半導体リレーにおいて、前記第２制御回路の一対の入力端間には、コンデンサが電気的に接続されていることが好ましい。
【００１５】
本発明の半導体リレーは、エンハンスメント型の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴを制御する第１制御回路と、デプレション型の第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴを制御する第２制御回路とを備えている。また、本発明の半導体リレーは、発光素子と、前記発光素子からの光を受光して光起電力を発生する第１受光素子と、前記発光素子からの光を受光して光起電力を発生する第２受光素子とを備えている。前記第１制御回路の一対の入力端のうち高電位側の入力端は、前記第１受光素子の高電位側の接続端と電気的に接続されている。前記第１制御回路の一対の入力端のうち低電位側の入力端は、前記第１受光素子の低電位側の接続端と電気的に接続されている。前記第１制御回路の一対の出力端のうち高電位側の出力端は、前記第１ＭＯＳＦＥＴのゲートと電気的に接続されている。前記第１制御回路の一対の出力端のうち低電位側の出力端は、前記第１ＭＯＳＦＥＴのソースと電気的に接続されている。前記第２制御回路の一対の入力端のうち高電位側の入力端は、前記第２受光素子の高電位側の接続端と電気的に接続されている。前記第２制御回路の一対の入力端のうち低電位側の入力端は、前記第２受光素子の低電位側の接続端と電気的に接続されている。前記第２制御回路の一対の出力端のうち高電位側の出力端は、前記第２ＭＯＳＦＥＴのソースと電気的に接続されている。前記第２制御回路の一対の出力端のうち低電位側の出力端は、前記第２ＭＯＳＦＥＴのゲートと電気的に接続されている。前記第１制御回路は、前記第１受光素子が光起電力を発生するときに高インピーダンス状態となり、かつ、前記第１受光素子が光起電力を消失するときに低インピーダンス状態となるように構成されている。前記第２制御回路は、前記第２受光素子が光起電力を発生するときに高インピーダンス状態となり、かつ、前記第２受光素子が光起電力を消失するときに低インピーダンス状態となるように構成されている。前記第２制御回路の一対の入力端間には、コンデンサが電気的に接続されている。前記コンデンサは、前記第２受光素子が光起電力を消失するときに、前記第２制御回路を前記第１制御回路よりも遅く低インピーダンス状態とするように構成されている。前記第２受光素子において前記発光素子からの光を受光する受光面は、前記第１受光素子において前記発光素子からの光を受光する受光面よりも大きく設定されている。
【００１６】
この半導体リレーにおいて、前記第１制御回路は、デプレション型の第３ＭＯＳＦＥＴと、第１抵抗とを備え、前記第３ＭＯＳＦＥＴのドレインは、前記第１制御回路の一対の入力端のうち高電位側の入力端と電気的に接続され、かつ、前記第１制御回路の一対の出力端のうち高電位側の出力端と電気的に接続され、前記第３ＭＯＳＦＥＴのゲートは、前記第１制御回路の一対の入力端のうち低電位側の入力端と電気的に接続され、かつ、前記第１抵抗を介して前記第３ＭＯＳＦＥＴのソースと電気的に接続され、前記第３ＭＯＳＦＥＴのソースは、前記第１制御回路の一対の出力端のうち低電位側の出力端と電気的に接続され、前記第２制御回路は、デプレション型の第４ＭＯＳＦＥＴと、第２抵抗とを備え、前記第４ＭＯＳＦＥＴのドレインは、前記第２制御回路の一対の入力端のうち高電位側の入力端と電気的に接続され、かつ、前記第２制御回路の一対の出力端のうち高電位側の出力端と電気的に接続され、前記第４ＭＯＳＦＥＴのゲートは、前記第２制御回路の一対の入力端のうち低電位側の入力端と電気的に接続され、かつ、前記第２抵抗を介して前記第４ＭＯＳＦＥＴのソースと電気的に接続され、前記第４ＭＯＳＦＥＴのソースは、前記第２制御回路の一対の出力端のうち低電位側の出力端と電気的に接続されていることが好ましい。
【発明の効果】
【００１７】
本発明の半導体リレーにおいて、前記インピーダンス素子は、前記電力発生装置が電力を発生するときに、前記第１制御回路を前記第２制御回路よりも遅く高インピーダンス状態とするように構成されている。また、前記インピーダンス素子は、前記電力発生装置が電力を消失するときに、前記第１制御回路を前記第２制御回路よりも早く低インピーダンス状態とするように構成されている。よって、本発明の半導体リレーにおいては、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【００１８】
本発明の半導体リレーにおいて、前記コンデンサは、前記第２受光素子が光起電力を消失するときに、前記第２制御回路を前記第１制御回路よりも遅く低インピーダンス状態とするように構成されている。また、前記第２受光素子において前記発光素子からの光を受光する受光面は、前記第１受光素子において前記発光素子からの光を受光する受光面よりも大きく設定されている。よって、本発明の半導体リレーにおいては、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】実施形態１の半導体リレーの回路図である。
【図２】実施形態１の半導体リレーに関し、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとのタイミングチャート図である。
【図３】実施形態２の半導体リレーの回路図である。
【図４】実施形態３の半導体リレーの回路図である。
【発明を実施するための形態】
【００２０】
（実施形態１）
以下では、実施形態１の半導体リレー１０Ａについて、図１および図２を参照しながら説明する。
【００２１】
半導体リレー１０Ａは、エンハンスメント型の第１ＭＯＳＦＥＴ１と、第１制御回路２と、デプレション型の第２ＭＯＳＦＥＴ３と、第２制御回路４と、電力発生装置５とを備えている。第１ＭＯＳＦＥＴ１および第２ＭＯＳＦＥＴ３の各々は、例えば、ｎチャネルのＭＯＳＦＥＴである。
【００２２】
また、半導体リレー１０Ａは、第１ＭＯＳＦＥＴ１と第２ＭＯＳＦＥＴ３とを、２つずつ備えている。以下では、説明の便宜上、２つの第１ＭＯＳＦＥＴ１のうち一方の第１ＭＯＳＦＥＴ１を「第１ＭＯＳＦＥＴ１Ａ」と称し、他方の第１ＭＯＳＦＥＴ１を「第１ＭＯＳＦＥＴ１Ｂ」と称する。また、以下では、説明の便宜上、２つの第２ＭＯＳＦＥＴ３のうち一方の第２ＭＯＳＦＥＴ３を「第２ＭＯＳＦＥＴ３Ａ」と称し、他方の第２ＭＯＳＦＥＴ３を「第２ＭＯＳＦＥＴ３Ｂ」と称する。なお、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々は、内蔵ダイオードを備えている。また、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々は、内蔵ダイオードを備えている。
【００２３】
また、半導体リレー１０Ａは、一対の入力端子１１ａ，１１ｂと、一対の第１出力端子１２ａ，１２ｂと、一対の第２出力端子１３ａ，１３ｂとを備えている。
【００２４】
第１ＭＯＳＦＥＴ１Ａのドレインは、第１出力端子１２ａと電気的に接続されている。第１ＭＯＳＦＥＴ１Ａのゲートは、第１制御回路２と電気的に接続されている。第１ＭＯＳＦＥＴ１Ａのソースは、第１制御回路２と電気的に接続されている。
【００２５】
第１ＭＯＳＦＥＴ１Ｂのソースは、第１ＭＯＳＦＥＴ１Ａのソースと電気的に接続されている。第１ＭＯＳＦＥＴ１Ｂのゲートは、第１ＭＯＳＦＥＴ１Ａのゲートと電気的に接続されている。第１ＭＯＳＦＥＴ１Ｂのドレインは、第１出力端子１２ｂと電気的に接続されている。
【００２６】
第１制御回路２は、第１ＭＯＳＦＥＴ１Ａおよび第１ＭＯＳＦＥＴ１Ｂを制御するように構成されている。
【００２７】
第１制御回路２は、デプレション型の第３ＭＯＳＦＥＴ６と、抵抗７と、一対の入力端８ａ，８ｂと、一対の出力端９ａ，９ｂとを備えている。第３ＭＯＳＦＥＴ６は、例えば、ｎチャネルのＭＯＳＦＥＴである。
【００２８】
第３ＭＯＳＦＥＴ６のドレインは、一対の入力端８ａ，８ｂのうち高電位側の入力端８ａと電気的に接続されている。また、第３ＭＯＳＦＥＴ６のドレインは、一対の出力端９ａ，９ｂのうち高電位側の出力端９ａと電気的に接続されている。
【００２９】
第３ＭＯＳＦＥＴ６のゲートは、一対の入力端８ａ，８ｂのうち低電位側の入力端８ｂと電気的に接続されている。また、第３ＭＯＳＦＥＴ６のゲートは、抵抗７を介して第３ＭＯＳＦＥＴ６のソースと電気的に接続されている。
【００３０】
第３ＭＯＳＦＥＴ６のソースは、一対の出力端９ａ，９ｂのうち低電位側の出力端９ｂと電気的に接続されている。
【００３１】
一対の入力端８ａ，８ｂは、電力発生装置５と電気的に接続されている。
【００３２】
出力端９ａは、第１ＭＯＳＦＥＴ１Ａのゲートと電気的に接続されている。また、出力端９ａは、第１ＭＯＳＦＥＴ１Ｂのゲートと電気的に接続されている。出力端９ｂは、第１ＭＯＳＦＥＴ１Ａのソースと電気的に接続されている。また、出力端９ｂは、第１ＭＯＳＦＥＴ１Ｂのソースと電気的に接続されている。
【００３３】
第２ＭＯＳＦＥＴ３Ａのドレインは、第２出力端子１３ａと電気的に接続されている。第２ＭＯＳＦＥＴ３Ａのゲートは、第２制御回路４と電気的に接続されている。第２ＭＯＳＦＥＴ３Ａのソースは、第２制御回路４と電気的に接続されている。
【００３４】
第２ＭＯＳＦＥＴ３Ｂのソースは、第２ＭＯＳＦＥＴ３Ａのソースと電気的に接続されている。第２ＭＯＳＦＥＴ３Ｂのゲートは、第２ＭＯＳＦＥＴ３Ａのゲートと電気的に接続されている。第２ＭＯＳＦＥＴ３Ｂのドレインは、第２出力端子１３ｂと電気的に接続されている。
【００３５】
第２制御回路４は、第２ＭＯＳＦＥＴ３Ａおよび第２ＭＯＳＦＥＴ３Ｂを制御するように構成されている。
【００３６】
第２制御回路４は、デプレション型の第４ＭＯＳＦＥＴ１４と、抵抗１５と、一対の入力端１６ａ，１６ｂと、一対の出力端１７ａ，１７ｂとを備えている。第４ＭＯＳＦＥＴ１４は、例えば、ｎチャネルのＭＯＳＦＥＴである。
【００３７】
第４ＭＯＳＦＥＴ１４のドレインは、一対の入力端１６ａ，１６ｂのうち高電位側の入力端１６ａと電気的に接続されている。また、第４ＭＯＳＦＥＴ１４のドレインは、一対の出力端１７ａ，１７ｂのうち高電位側の出力端１７ａと電気的に接続されている。
【００３８】
第４ＭＯＳＦＥＴ１４のゲートは、一対の入力端１６ａ，１６ｂのうち低電位側の入力端１６ｂと電気的に接続されている。また、第４ＭＯＳＦＥＴ１４のゲートは、抵抗１５を介して第４ＭＯＳＦＥＴ１４のソースと電気的に接続されている。
【００３９】
第４ＭＯＳＦＥＴ１４のソースは、一対の出力端１７ａ，１７ｂのうち低電位側の出力端１７ｂと電気的に接続されている。
【００４０】
一対の入力端１６ａ，１６ｂは、電力発生装置５と電気的に接続されている。
【００４１】
出力端１７ａは、第２ＭＯＳＦＥＴ３Ａのソースと電気的に接続されている。また、出力端１７ａは、第２ＭＯＳＦＥＴ３Ｂのソースと電気的に接続されている。出力端１７ｂは、第２ＭＯＳＦＥＴ３Ａのゲートと電気的に接続されている。また、出力端１７ｂは、第２ＭＯＳＦＥＴ１３Ｂのゲートと電気的に接続されている。
【００４２】
電力発生装置５は、電力を発生可能に構成されている。電力発生装置５は、例えば、発光素子１８と、第１受光素子１９と、第２受光素子２０とを備えている。また、電力発生装置５は、第１受光素子１９と第２受光素子２０とを、複数ずつ備えている。半導体リレー１０Ａでは、第１受光素子１９の数と第２受光素子２０の数とが、同じ数に設定されている。また、半導体リレー１０Ａでは、第１受光素子１９の受光面と第２受光素子２０の受光面とが、同じ大きさに設定されている。なお、第１受光素子１９の受光面とは、第１受光素子１９において発光素子１８からの光を受光する面を意味する。また、第２受光素子２０の受光面とは、第２受光素子２０において発光素子１８からの光を受光する面を意味する。
【００４３】
発光素子１８は、例えば、発光ダイオードである。発光素子１８のアノードは、入力端子１１ａと電気的に接続されている。発光素子１８のカソードは、入力端子１１ｂと電気的に接続されている。なお、発光素子１８は、発光ダイオードであるが、これを特に限定するものではない。
【００４４】
複数の第１受光素子１９の各々は、例えば、フォトダイオードである。複数の第１受光素子１９は、例えば、直列接続されている。
【００４５】
直列接続された複数の第１受光素子１９の高電位側（アノード側）の接続端は、入力端８ａと電気的に接続されている。直列接続された複数の第１受光素子１９の低電位側（カソード側）の接続端は、入力端８ｂと電気的に接続されている。なお、以下では、説明の便宜上、直列接続された複数の第１受光素子１９を、「第１フォトダイオードアレイ１９Ａ」と称する。
【００４６】
第１フォトダイオードアレイ１９Ａは、発光素子１８と光結合されている。具体的に説明すると、第１フォトダイオードアレイ１９Ａは、発光素子１８と対向して配置されている。これにより、第１フォトダイオードアレイ１９Ａは、発光素子１８からの光を受光することが可能となる。よって、第１フォトダイオードアレイ１９Ａは、光起電力を発生することが可能となる。要するに、第１受光素子１９は、発光素子１８からの光を受光して光起電力を発生することが可能となる。なお、複数の第１受光素子１９の各々は、フォトダイオードに限らず、例えば、フォトトランジスタなどであってもよい。
【００４７】
複数の第２受光素子２０の各々は、例えば、フォトダイオードである。複数の第２受光素子２０は、例えば、直列接続されている。
【００４８】
直列接続された複数の第２受光素子２０の高電位側（アノード側）の接続端は、入力端１６ａと電気的に接続されている。直列接続された複数の第２受光素子２０の低電位側（カソード側）の接続端は、入力端１６ｂと電気的に接続されている。なお、以下では、説明の便宜上、直列接続された複数の第２受光素子２０を、「第２フォトダイオードアレイ２０Ａ」と称する。
【００４９】
第２フォトダイオードアレイ２０Ａは、発光素子１８と光結合されている。具体的に説明すると、第２フォトダイオードアレイ２０Ａは、発光素子１８と対向して配置されている。これにより、第２フォトダイオードアレイ２０Ａは、発光素子１８からの光を受光することが可能となる。よって、第２フォトダイオードアレイ２０Ａは、光起電力を発生することが可能となる。要するに、第２受光素子２０は、発光素子１８からの光を受光して光起電力を発生することが可能となる。なお、複数の第２受光素子２０の各々は、フォトダイオードに限らず、例えば、フォトトランジスタなどであってもよい。
【００５０】
第１制御回路２は、電力発生装置５が電力を発生するときに、一対の入力端８ａ，８ｂ間が高インピーダンス状態となるように構成されている。また、第１制御回路２は、電力発生装置５が電力を消失するときに、一対の入力端８ａ，８ｂ間が低インピーダンス状態となるように構成されている。半導体リレー１０Ａでは、第１フォトダイオードアレイ１９Ａが光起電力を発生するとき、抵抗７に電流が流れるので、第３ＭＯＳＦＥＴ６が低インピーダンス状態から高インピーダンス状態となる。また、半導体リレー１０Ａでは、第１フォトダイオードアレイ１９Ａが光起電力を消失するとき、抵抗７に電流が流れなくなるので、第３ＭＯＳＦＥＴ６が高インピーダンス状態から低インピーダンス状態となる。
【００５１】
第２制御回路４は、電力発生装置５が電力を発生するときに、一対の入力端１６ａ，１６ｂ間が高インピーダンス状態となるように構成されている。また、第２制御回路４は、電力発生装置５が電力を消失するときに、一対の入力端１６ａ，１６ｂ間が低インピーダンス状態となるように構成されている。半導体リレー１０Ａでは、第２フォトダイオードアレイ２０Ａが光起電力を発生するとき、抵抗１５に電流が流れるので、第４ＭＯＳＦＥＴ１４が低インピーダンス状態から高インピーダンス状態となる。また、半導体リレー１０Ａでは、第２フォトダイオードアレイ２０Ａが光起電力を消失するとき、抵抗１５に電流が流れなくなるので、第４ＭＯＳＦＥＴ１４が高インピーダンス状態から低インピーダンス状態となる。
【００５２】
第１制御回路２の一対の入力端８ａ，８ｂ間には、インピーダンス素子２３が電気的に接続されている。インピーダンス素子２３は、例えば、抵抗２１である。
【００５３】
抵抗２１は、電力発生装置５が電力を発生するときに、第１制御回路２を第２制御回路４よりも遅く高インピーダンス状態とするように構成されている。また、抵抗２１は、電力発生装置５が電力を消失するときに、第１制御回路２を第２制御回路４よりも早く低インピーダンス状態とするように構成されている。具体的に説明すると、抵抗２１の抵抗値は、電力発生装置５が電力を発生するときに第１制御回路２を第２制御回路４よりも遅く高インピーダンス状態とし、かつ、電力発生装置５が電力を消失するときに第１制御回路２を第２制御回路４よりも早く低インピーダンス状態とするように、適宜設定されている。
【００５４】
以下、半導体リレー１０Ａの動作について、図２に基づいて説明する。なお、一対の入力端子１１ａ，１１ｂ間には、発光素子１８を点灯させる点灯装置が電気的に接続されている。半導体リレー１０Ａは、上記点灯装置を構成要素として含まない。
【００５５】
半導体リレー１０Ａでは、発光素子１８が消灯状態から点灯状態になると、第１フォトダイオードアレイ１９Ａおよび第２フォトダイオードアレイ２０Ａの各々が光起電力を発生する。半導体リレー１０Ａでは、電力発生装置５が電力を発生すると、まず、第２制御回路４が低インピーダンス状態から高インピーダンス状態となり、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々がオン状態からオフ状態となる。そして、半導体リレー１０Ａでは、第１制御回路２が第２制御回路４よりも遅れて低インピーダンス状態から高インピーダンス状態となり、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々がオフ状態からオン状態となる。これにより、半導体リレー１０Ａでは、電力発生装置５が電力を発生するとき、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂがオフ状態からオン状態となる前に、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂがオン状態からオフ状態となる。
【００５６】
図２中の縦軸のＩｅは、発光素子１８に流れる電流の大きさを表している。図２中の縦軸のＩａは、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々のドレイン−ソース間電流を表している。図２中の縦軸のＩｂは、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々のドレイン−ソース間電流を表している。図２中の各横軸のｔは、時間を表している。図２中のｔ１は、発光素子１８が消灯状態から点灯状態になる時点を表している。図２中のｔ２は、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々がオン状態からオフ状態となる時点を表している。図２中のｔ３は、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々がオフ状態からオン状態となる時点を表している。図２中のＴ１は、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂと２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂとが、オフ状態である期間（以下、「第１オフ期間」）を表している。
【００５７】
一方、半導体リレー１０Ａでは、発光素子１８が点灯状態から消灯状態になると、第１フォトダイオードアレイ１９Ａおよび第２フォトダイオードアレイ２０Ａの各々が光起電力を消失する。
【００５８】
半導体リレー１０Ａでは、電力発生装置５が電力を消失すると、第１制御回路２および第２制御回路４の各々が高インピーダンス状態から低インピーダンス状態となる。これにより、半導体リレー１０Ａでは、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々のゲート−ソース間の静電容量に蓄積された電荷を、第１制御回路２を介して放電することが可能となる。また、半導体リレー１０Ａでは、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々のゲート−ソース間の静電容量に蓄積された電荷を、第２制御回路４を介して放電することが可能となる。
【００５９】
また、半導体リレー１０Ａでは、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々のゲート−ソース間の静電容量に蓄積された電荷を、抵抗２１と抵抗７との経路で放電することが可能となり、抵抗７に電流が流れる。これにより、半導体リレー１０Ａでは、第３ＭＯＳＦＥＴ６のゲート−ソース間に電圧が印加された状態となり、第３ＭＯＳＦＥＴ６のオン抵抗を小さくすることが可能となる。よって、半導体リレー１０Ａでは、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々のゲート−ソース間の静電容量に蓄積された電荷を、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々のゲート−ソース間の静電容量に蓄積された電荷よりも、早く放電することが可能となる。しかして、半導体リレー１０Ａでは、電力発生装置５が電力を消失するとき、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々がオフ状態からオン状態となる前に、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々がオン状態からオフ状態となる。
【００６０】
図２中のｔ４は、発光素子１８が点灯状態から消灯状態になる時点を表している。図２中のｔ５は、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々がオン状態からオフ状態となる時点を表している。図２中のｔ６は、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々がオフ状態からオン状態となる時点を表している。図２中のＴ２は、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂと２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂとが、オフ状態である期間（以下、「第２オフ期間」）を表している。
【００６１】
したがって、半導体リレー１０Ａでは、ＢＢＭ動作が可能となる。よって、半導体リレー１０Ａでは、特許文献１に記載されたトランスファ型のリレーに比べて、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【００６２】
ところで、第２フォトダイオードアレイ２０Ａにおいて発光素子１８からの光を受光する受光面は、第１フォトダイオードアレイ１９Ａにおいて発光素子１８からの光を受光する受光面よりも大きく設定されていることが好ましい。言い換えれば、第２受光素子２０の受光面は、第１受光素子１９の受光面よりも大きく設定されていることが好ましい。一例を挙げると、第２受光素子２０の受光面は、第２受光素子２０で発生する光起電力が第１受光素子１９で発生する光起電力の２倍の光起電力となるように、第１受光素子１９の受光面よりも大きく設定されていることが好ましい。これにより、半導体リレー１０Ａでは、電力発生装置５が電力を発生するときに、第２制御回路４を第１制御回路２よりも早く高インピーダンス状態にすることが可能となる。よって、半導体リレー１０Ａでは、電力発生装置５が電力を発生するときに、第１オフ期間Ｔ１（図２参照）を、より確実に確保することが可能となる。しかして、半導体リレー１０Ａでは、特許文献１に記載されたトランスファ型のリレーに比べて、より確実にＢＢＭ動作が可能となる。
【００６３】
半導体リレー１０Ａでは、第２受光素子２０の受光面を第１受光素子１９の受光面よりも大きく設定する方法（以下、「設定方法」）として、単に、第２受光素子２０の受光面を第１受光素子１９の受光面よりも大きくしているが、この方法に限らない。設定方法としては、例えば、第１受光素子１９および第２受光素子２０の受光面を同じ大きさにして、第２受光素子２０の受光面の前面側に設けたマスクの開口孔を、第１受光素子１９の受光面の前面側に設けたマスクの開口孔よりも大きくする方法であってもよい。なお、第１受光素子１９の受光面の前面側に設けたマスクの開口孔とは、発光素子１８からの光を第１受光素子１９の受光面へ通すための孔を意味する。また、第２受光素子２０の受光面の前面側に設けたマスクの開口孔とは、発光素子１８からの光を第２受光素子２０の受光面へ通すための孔を意味する。
【００６４】
半導体リレー１０Ａは、第１ＭＯＳＦＥＴ１と第２ＭＯＳＦＥＴ３とを２つずつ備えているが、この数を特に限定するものではなく、例えば、１つずつ備えていてもよい。
【００６５】
また、電力発生装置５は、発光素子１８、第１受光素子１９および第２受光素子２０を備えた構成、いわゆる、光結合方式の構成であるが、この構成に限らない。電力発生装置５は、例えば、容量結合方式の構成、あるいは、磁気結合方式の構成であってもよい。
【００６６】
また、インピーダンス素子２３は、抵抗２１に限らず、例えば、インダクタなどであってもよい。
【００６７】
以上説明した実施形態１の半導体リレー１０Ａは、エンハンスメント型の第１ＭＯＳＦＥＴ１と、第１ＭＯＳＦＥＴ１を制御する第１制御回路２と、デプレション型の第２ＭＯＳＦＥＴ３とを備えている。また、半導体リレー１０Ａは、第２ＭＯＳＦＥＴ３を制御する第２制御回路４と、電力を発生可能な電力発生装置５とを備えている。第１制御回路２の一対の入力端８ａ，８ｂは、電力発生装置５と電気的に接続されている。第１制御回路２の一対の出力端９ａ，９ｂのうち高電位側の出力端９ａは、第１ＭＯＳＦＥＴ１のゲートと電気的に接続されている。第１制御回路２の一対の出力端９ａ，９ｂのうち低電位側の出力端９ｂは、第１ＭＯＳＦＥＴ１のソースと電気的に接続されている。第２制御回路４の一対の入力端１６ａ，１６ｂは、電力発生装置５と電気的に接続されている。第２制御回路４の一対の出力端１７ａ，１７ｂのうち高電位側の出力端１７ａは、第２ＭＯＳＦＥＴ３のソースと電気的に接続されている。第２制御回路４の一対の出力端１７ａ、１７ｂのうち低電位側の出力端１７ｂは、第２ＭＯＳＦＥＴ３のゲートと電気的に接続されている。第１制御回路２は、電力発生装置５が電力を発生するときに、対応する一対の入力端８ａ，８ｂ間が高インピーダンス状態となるように構成されている。また、第１制御回路２は、電力発生装置５が電力を消失するときに、対応する一対の入力端８ａ，８ｂ間が低インピーダンス状態となるように構成されている。第２制御回路４は、電力発生装置５が電力を発生するときに、対応する一対の入力端１６ａ，１６ｂ間が高インピーダンス状態となるように構成されている。また、第２制御回路４は、電力発生装置５が電力を消失するときに、対応する一対の入力端１６ａ，１６ｂ間が低インピーダンス状態となるように構成されている。第１制御回路２の一対の入力端８ａ，８ｂ間には、インピーダンス素子２３が電気的に接続されている。インピーダンス素子２３は、電力発生装置５が電力を発生するときに、第１制御回路２を第２制御回路４よりも遅く高インピーダンス状態とするように構成されている。また、インピーダンス素子２３は、電力発生装置５が電力を消失するときに、第１制御回路２を第２制御回路４よりも早く低インピーダンス状態とするように構成されている。これにより、半導体リレー１０Ａでは、特許文献１に記載されたトランスファ型のリレーに比べて、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【００６８】
第１制御回路２は、上述の様に、デプレション型の第３ＭＯＳＦＥＴ６と、抵抗（第１抵抗）７とを備えていることが好ましい。第３ＭＯＳＦＥＴ６のドレインは、上述の様に、第１制御回路２の一対の入力端８ａ，８ｂのうち高電位側の入力端８ａと電気的に接続され、かつ、第１制御回路２の一対の出力端９ａ，９ｂのうち高電位側の出力端９ａと電気的に接続されていることが好ましい。第３ＭＯＳＦＥＴ６のゲートは、上述の様に、第１制御回路２の一対の入力端８ａ，８ｂのうち低電位側の入力端８ｂと電気的に接続され、かつ、第１抵抗７を介して第３ＭＯＳＦＥＴ６のソースと電気的に接続されていることが好ましい。第３ＭＯＳＦＥＴ６のソースは、上述の様に、第１制御回路２の一対の出力端９ａ，９ｂのうち低電位側の出力端９ｂと電気的に接続されていることが好ましい。第２制御回路４は、上述の様に、デプレション型の第４ＭＯＳＦＥＴ１４と、抵抗（第２抵抗）１５とを備えていることが好ましい。第４ＭＯＳＦＥＴ１４のドレインは、上述の様に、第２制御回路４の一対の入力端１６ａ，１６ｂのうち高電位側の入力端１６ａと電気的に接続されていることが好ましい。また、第４ＭＯＳＦＥＴ１４のドレインは、上述の様に、第２制御回路４の一対の出力端１７ａ，１７ｂのうち高電位側の出力端１７ａと電気的に接続されていることが好ましい。第４ＭＯＳＦＥＴ１４のゲートは、上述の様に、第２制御回路４の一対の入力端１６ａ，１６ｂのうち低電位側の入力端１６ｂと電気的に接続され、かつ、第２抵抗１５を介して第４ＭＯＳＦＥＴ１４のソースと電気的に接続されていることが好ましい。第４ＭＯＳＦＥＴ１４のソースは、上述の様に、第２制御回路４の一対の出力端１７ａ，１７ｂのうち低電位側の出力端１７ｂと電気的に接続されていることが好ましい。これにより、第１制御回路２は、電力発生装置５が電力を発生するときに高インピーダンス状態となり、電力発生装置５が電力を消失するときに低インピーダンス状態となる。また、第２制御回路４は、電力発生装置５が電力を発生するときに高インピーダンス状態となり、電力発生装置５が電力を消失するときに低インピーダンス状態となる。よって、半導体リレー１０Ａでは、特許文献１に記載されたトランスファ型のリレーに比べて、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【００６９】
（実施形態２）
実施形態２の半導体リレー１０Ｂの基本構成は、実施形態１の半導体リレー１０Ａと同じであり、図３に示すように、第２制御回路４の一対の入力端１６ａ，１６ｂ間に、コンデンサ２２が電気的に接続されている点が半導体リレー１０Ａと相違する。なお、半導体リレー１０Ｂでは、半導体リレー１０Ａと同様の構成要素に同一の符号を付して説明を適宜省略する。
【００７０】
コンデンサ２２は、電力発生装置５が電力を消失するときに、電力発生装置５で発生された電力を保持するように構成されている。すなわち、コンデンサ２２は、電力発生装置５が電力を消失するときに、第２制御回路４を第１制御回路２よりも遅く低インピーダンス状態とするように構成されている。半導体リレー１０Ｂでは、第２フォトダイオードアレイ２０Ａが光起電力を消失するとき、コンデンサ２２に予め充電された電圧（以下、「充電電圧」）により抵抗１５に電流が流れる。これにより、半導体リレー１０Ｂでは、第２フォトダイオードアレイ２０Ａが光起電力を消失するとき、第４ＭＯＳＦＥＴ１４が第３ＭＯＳＦＥＴ６よりも遅く低インピーダンス状態となる。よって、半導体リレー１０Ｂでは、第２フォトダイオードアレイ２０Ａが光起電力を消失するときに、第２オフ期間Ｔ２（図２参照）を、より確実に確保することが可能となる。しかして、半導体リレー１０Ｂでは、実施形態１の半導体リレー１０Ａに比べて、より確実にＢＢＭ動作が可能となる。
【００７１】
以上説明した実施形態２の半導体リレー１０Ｂでは、上述の様に、第２制御回路４の一対の入力端１６ａ，１６ｂ間に、コンデンサ２２が電気的に接続されていることが好ましい。これにより、半導体リレー１０Ｂでは、実施形態１の半導体リレー１０Ａに比べて、より確実にＢＢＭ動作が可能となる。
【００７２】
（実施形態３）
実施形態３の半導体リレー１０Ｃの基本構成は、実施形態１の半導体リレー１０Ａと同じであり、図４に示すように、第２制御回路４の一対の入力端１６ａ、１６ｂ間にコンデンサ２２が電気的に接続されている点などが半導体リレー１０Ａと相違する。なお、半導体リレー１０Ｃでは、第１制御回路２の一対の入力端８ａ，８ｂ間に、半導体リレー１０Ａにおけるインピーダンス素子２３が電気的に接続されていない。また、半導体リレー１０Ｃでは、半導体リレー１０Ａと同様の構成要素に同一の符号を付して説明を適宜省略する。
【００７３】
コンデンサ２２は、第２受光素子２０が光起電力を消失するときに、第２制御回路４を第１制御回路２よりも遅く低インピーダンス状態とするように構成されている。半導体リレー１０Ｃでは、第２フォトダイオードアレイ２０Ａが光起電力を消失するとき、コンデンサ２２に予め充電された充電電圧により抵抗１５に電流が流れる。これにより、半導体リレー１０Ｃでは、第２フォトダイオードアレイ２０Ａが光起電力を消失するとき、第４ＭＯＳＦＥＴ１４が第３ＭＯＳＦＥＴ６よりも遅く低インピーダンス状態となる。よって、半導体リレー１０Ｃでは、第１受光素子１９および第２受光素子２０が光起電力を消失するとき、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々がオフ状態からオン状態となる前に、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々がオン状態からオフ状態となる。
【００７４】
第２フォトダイオードアレイ２０Ａの受光面は、第１フォトダイオードアレイ１９Ａの受光面よりも大きく設定されている。言い換えれば、第２受光素子２０の受光面は、第１受光素子１９の受光面よりも大きく設定されている。一例を挙げると、第２受光素子２０の受光面は、第２受光素子２０で発生する光起電力が第１受光素子１９で発生する光起電力の２倍の光起電力となるように、第１受光素子１９の受光面よりも大きく設定されている。なお、図４では、第２受光素子２０の受光面が第１受光素子１９の受光面よりも大きく設定されていることを模式的に示すために、第２受光素子２０の図記号を、第１受光素子１９の図記号よりも大きく表している。また、半導体リレー１０Ｃでは、第２受光素子２０の受光面を第１受光素子１９の受光面よりも大きく設定する設定方法として、単に、第２受光素子２０の受光面を第１受光素子１９の受光面よりも大きくしているが、この方法を特に限定するものではない。
【００７５】
半導体リレー１０Ｃでは、発光素子１８が消灯状態から点灯状態になると、第１フォトダイオードアレイ１９Ａおよび第２フォトダイオードアレイ２０Ａの各々が光起電力を発生する。半導体リレー１０Ｃでは、第２フォトダイオードアレイ２０Ａが第１フォトダイオードアレイ１９Ａよりも大きな光起電力を発生するので、まず、第２制御回路４が低インピーダンス状態から高インピーダンス状態となり、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々がオン状態からオフ状態となる。そして、半導体リレー１０Ｃでは、第１制御回路２が第２制御回路４よりも遅れて低インピーダンス状態から高インピーダンス状態となり、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々がオフ状態からオン状態となる。これにより、半導体リレー１０Ｃでは、第１受光素子１９および第２受光素子２０が光起電力を発生するとき、２つの第１ＭＯＳＦＥＴ１Ａ，１Ｂの各々がオフ状態からオン状態となる前に、２つの第２ＭＯＳＦＥＴ３Ａ，３Ｂの各々がオン状態からオフ状態となる。
【００７６】
したがって、半導体リレー１０Ｃでは、ＢＢＭ動作が可能となる。よって、半導体リレー１０Ｃでは、特許文献１に記載されたトランスファ型のリレーに比べて、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【００７７】
半導体リレー１０Ｃは、第１制御回路２の一対の入力端８ａ，８ｂ間に、半導体リレー１０Ａにおけるインピーダンス素子２３が電気的に接続されていない構成であるが、この構成に限らない。半導体リレー１０Ｃは、第１制御回路２の一対の入力端８ａ，８ｂ間に、インピーダンス素子２３が電気的に接続された構成であってもよい。これにより、半導体リレー１０Ｃでは、第１受光素子１９および第２受光素子２０が光起電力を発生するときに、第１オフ期間Ｔ１（図２参照）を、より確実に確保することが可能となる。また、半導体リレー１０Ｃでは、第１受光素子１９および第２受光素子２０が光起電力を消失するときに、第２オフ期間Ｔ２（図２参照）を、より確実に確保することが可能となる。しかして、半導体リレー１０Ｃでは、より確実にＢＢＭ動作が可能となる。
【００７８】
以上説明した実施形態３の半導体リレー１０Ｃは、エンハンスメント型の第１ＭＯＳＦＥＴ１と、第１ＭＯＳＦＥＴ１を制御する第１制御回路２と、デプレション型の第２ＭＯＳＦＥＴ３とを備えている。また、半導体リレー１０Ｃは、第２ＭＯＳＦＥＴ３を制御する第２制御回路４と、発光素子１８と、発光素子１８からの光を受光して光起電力を発生する第１受光素子１９と、発光素子１８からの光を受光して光起電力を発生する第２受光素子２０とを備えている。第１制御回路２の一対の入力端８ａ，８ｂのうち高電位側の入力端８ａは、第１受光素子１９の高電位側の接続端と電気的に接続されている。第１制御回路２の一対の入力端８ａ，８ｂのうち低電位側の入力端８ｂは、第１受光素子１９の低電位側の接続端と電気的に接続されている。第１制御回路２の一対の出力端９ａ，９ｂのうち高電位側の出力端９ａは、第１ＭＯＳＦＥＴ１のゲートと電気的に接続されている。第１制御回路２の一対の出力端９ａ，９ｂのうち低電位側の出力端９ｂは、第１ＭＯＳＦＥＴ１のソースと電気的に接続されている。第２制御回路４の一対の入力端１６ａ，１６ｂのうち高電位側の入力端１６ａは、第２受光素子２０の高電位側の接続端と電気的に接続されている。第２制御回路４の一対の入力端１６ａ，１６ｂのうち低電位側の入力端１６ｂは、第２受光素子２０の低電位側の接続端と電気的に接続されている。第２制御回路４の一対の出力端１７ａ，１７ｂのうち高電位側の出力端１７ａは、第２ＭＯＳＦＥＴ３のソースと電気的に接続されている。第２制御回路４の一対の出力端１７ａ，１７ｂのうち低電位側の出力端１７ｂは、第２ＭＯＳＦＥＴ３のゲートと電気的に接続されている。第１制御回路２は、第１受光素子１９が光起電力を発生するときに高インピーダンス状態となり、かつ、第１受光素子１９が光起電力を消失するときに低インピーダンス状態となるように構成されている。第２制御回路４は、第２受光素子２０が光起電力を発生するときに高インピーダンス状態となり、かつ、第２受光素子２０が光起電力を消失するときに低インピーダンス状態となるように構成されている。第２制御回路４の一対の入力端間１６ａ，１６ｂには、コンデンサ２２が電気的に接続されている。コンデンサ２２は、第２受光素子２０が光起電力を消失するときに、第２制御回路４を第１制御回路２よりも遅く低インピーダンス状態とするように構成されている。第２受光素子２０において発光素子１８からの光を受光する受光面は、第１受光素子１９において発光素子１８からの光を受光する受光面よりも大きく設定されている。これにより、半導体リレー１０Ｃでは、特許文献１に記載されたトランスファ型のリレーに比べて、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【００７９】
第１制御回路２は、上述の様に、デプレション型の第３ＭＯＳＦＥＴ６と、抵抗（第１抵抗）７とを備えていることが好ましい。第３ＭＯＳＦＥＴ６のドレインは、上述の様に、第１制御回路２の一対の入力端８ａ，８ｂのうち高電位側の入力端８ａと電気的に接続され、かつ、第１制御回路２の一対の出力端９ａ，９ｂのうち高電位側の出力端９ａと電気的に接続されていることが好ましい。第３ＭＯＳＦＥＴ６のゲートは、上述の様に、第１制御回路２の一対の入力端８ａ，８ｂのうち低電位側の入力端８ｂと電気的に接続され、かつ、第１抵抗７を介して第３ＭＯＳＦＥＴ６のソースと電気的に接続されていることが好ましい。第３ＭＯＳＦＥＴ６のソースは、上述の様に、第１制御回路２の一対の出力端９ａ，９ｂのうち低電位側の出力端９ｂと電気的に接続されていることが好ましい。第２制御回路４は、上述の様に、デプレション型の第４ＭＯＳＦＥＴ１４と、抵抗（第２抵抗）１５とを備えていることが好ましい。第４ＭＯＳＦＥＴ１４のドレインは、上述の様に、第２制御回路４の一対の入力端１６ａ，１６ｂのうち高電位側の入力端１６ａと電気的に接続されていることが好ましい。また、第４ＭＯＳＦＥＴ１４のドレインは、上述の様に、第２制御回路４の一対の出力端１７ａ，１７ｂのうち高電位側の出力端１７ａと電気的に接続されていることが好ましい。第４ＭＯＳＦＥＴ１４のゲートは、上述の様に、第２制御回路４の一対の入力端１６ａ，１６ｂのうち低電位側の入力端１６ｂと電気的に接続され、かつ、第２抵抗１５を介して第４ＭＯＳＦＥＴ１４のソースと電気的に接続されていることが好ましい。第４ＭＯＳＦＥＴ１４のソースは、上述の様に、第２制御回路４の一対の出力端１７ａ，１７ｂのうち低電位側の出力端１７ｂと電気的に接続されていることが好ましい。これにより、第１制御回路２は、第１受光素子１９が光起電力を発生するときに高インピーダンス状態となり、第１受光素子１９が光起電力を消失するときに低インピーダンス状態となる。また、第２制御回路４は、第２受光素子２０が光起電力を発生するときに高インピーダンス状態となり、第２受光素子２０が光起電力を消失するときに低インピーダンス状態となる。よって、半導体リレー１０Ｃでは、特許文献１に記載されたトランスファ型のリレーに比べて、ＢＢＭ動作が可能で、かつ、より小型化を図ることが可能となる。
【符号の説明】
【００８０】
１  第１ＭＯＳＦＥＴ
２  第１制御回路
３  第２ＭＯＳＦＥＴ
４  第２制御回路
５  電力発生装置
６  第３ＭＯＳＦＥＴ
７  抵抗（第１抵抗）
８ａ  入力端
８ｂ  入力端
９ａ  出力端
９ｂ  出力端
１０Ａ  半導体リレー
１０Ｂ  半導体リレー
１０Ｃ  半導体リレー
１４  第４ＭＯＳＦＥＴ
１５  抵抗（第２抵抗）
１６ａ  入力端
１６ｂ  入力端
１７ａ  出力端
１７ｂ  出力端
１８  発光素子
１９  第１受光素子
２０  第２受光素子
２２  コンデンサ
２３  インピーダンス素子
【図１】
2016063298.tif 000003
【図２】
2016063298.tif 000004
【図３】
2016063298.tif 000005
【図４】
2016063298.tif 000006