(57)【要約】【課題】同相入力信号が入力された場合に全差動オペアンプの入力変動を抑制することができ、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路を提供すること。【解決手段】第１のサンプリングキャパシタＣｓ１は、正信号が入力される第１の入力端子１１に接続され、第２のサンプリングキャパシタＣｓ２は、負信号が入力される第２の入力端子１２に接続されている。全差動演算器２０は、第１の入力端子１１に接続される反転入力端子（−）と第２の入力端子１２に接続される非反転入力端子（＋）を備え、コモンフィードバックを有する。第３のスイッチＳＷ３は、第１のサンプリングキャパシタＣｓ１の入力側と、第２のサンプリングキャパシタＣｓ２の入力側とを短絡してフローティングとする。【選択図】図４
2016042627.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子に接続される第１のサンプリングキャパシタと、
第２の入力端子に接続される第２のサンプリングキャパシタと、
前記第１のサンプリングキャパシタに接続される反転入力端子と前記第２のサンプリングキャパシタに接続される非反転入力端子をと有し、かつ、コモンフィードバックを有する全差動演算器と、
前記全差動演算器の差動出力と差動入力との間に接続される帰還部と、
前記第１の入力端子と前記第１のサンプリングキャパシタの入力側との間に設けられる第１のスイッチと、
前記第２の入力端子と前記第２のサンプリングキャパシタの入力側との間に設けられる第５のスイッチと、
前記第１のサンプリングキャパシタの出力側と前記全差動演算器の前記反転入力端子との間に設けられた第４のスイッチと、
前記第２のサンプリングキャパシタの出力側と前記全差動演算器の前記非反転入力端子との間に設けられた第８のスイッチと、
前記第１のサンプリングキャパシタの入力側と前記第２のサンプリングキャパシタの入力側とを短絡してフローティングとする第３のスイッチと、
を備えている全差動型スイッチトキャパシタ回路。
【請求項２】
前記第１のサンプリングキャパシタの出力側と、前記第２のサンプリングキャパシタの出力側とを、それぞれ所定電圧に接続する第２及び第６のスイッチを備えている請求項１に記載の全差動型スイッチトキャパシタ回路。
【請求項３】
サンプリング動作時は、前記第１及び第５のスイッチと、前記第２及び第６のスイッチとをＯＮして、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタでサンプリング動作を行い、
転送動作時は、前記第４及び第８のスイッチと前記第３のスイッチとをＯＮして、前記全差動演算器の差動入力へ転送動作を行う請求項２に記載の全差動型スイッチトキャパシタ回路。
【請求項４】
前記帰還部が、第１の積分キャパシタと第２の積分キャパシタである請求項１乃至３のいずれか一項に記載の全差動型スイッチトキャパシタ回路。
【請求項５】
サンプリング動作時は、前記第１及び第５のスイッチと、前記第２及び第６のスイッチとをＯＮして、前記第１のサンプリングキャパシタと前記第２のサンプリングキャパシタでサンプリング動作を行い、
積分動作時は、前記第４及び第８のスイッチと前記第３のスイッチとをＯＮして、前記第１の積分キャパシタと前記第２の積分キャパシタと前記全差動演算器で積分動作を行う請求項４に記載の全差動型スイッチトキャパシタ回路。
【請求項６】
前記全差動演算器は、差動出力の平均電圧がコモン電圧となるコモンフィードバックを有する請求項１乃至５のいずれか一項に記載の全差動型スイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動型スイッチトキャパシタ回路に関し、より詳細には、同相入力信号が入力された場合に全差動演算器の入力変動を抑制することができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
従来から半導体集積回路にてアナログ信号を扱うフィルタ回路においてオペアンプ（演算器）とスイッチとキャパシタとの組み合わせにより実現するスイッチトキャパシタ回路が広く用いられてきた。
この種のスイッチトキャパシタ回路は、スイッチとキャパシタとの組み合わせにより抵抗を実現し、フィルタ回路のカットオフ周波数やゲイン特性をキャパシタの相対値により決定することができる。
【０００３】
半導体集積回路の製造時においてキャパシタの相対値ばらつきが小さいことが知られている。このため抵抗とキャパシタの絶対値でフィルタの特性が決定する通常のＲＣフィルタに比べて、スイッチトキャパシタ回路は高精度のフィルタ回路を集積回路内に実現することができる。
また、スイッチトキャパシタ回路は、製造プロセスの微細化により大規模な高速デジタル回路とのワンチップ化が進んでいる。そのノイズ対策としてアナログ信号を正側と負側の２系統に分けてこれらの差を信号レベルとすることにより、高速デジタルノイズを同相ノイズとしてキャンセルさせることが可能な全差動型スイッチトキャパシタ回路が広く使われている。
【０００４】
この種の全差動型スイッチトキャパシタ回路において、同相入力信号が入力された場合に、全差動演算器（オペアンプ）の入力が変動するという問題がある。そのため、同相入力信号が入力される場合には、オペアンプの入力電圧レンジを広くする必要があり、また、サンプリングキャパシタとオペアンプの差動入力との間に設けるサンプリングスイッチの動作レンジも広くする必要がある。その結果、低電圧での動作が困難になる。
【０００５】
そこで、例えば、特許文献１に記載のものは、同相入力信号の変動の影響を受けないスイッチトキャパシタ回路に関するもので、この特許文献１では、差動入力電圧の中点電圧を定電圧分レベルシフトして、入力基準電圧として出力する同相電圧制御手段をスイッチトキャパシタ回路の前段に設けるものである。
また、例えば、特許文献２に記載のものは、全差動型スイッチトキャパシタ回路に関するもので、入力信号として差動信号を使用する場合であって、その差動入力信号間に振幅誤差又は反転位相誤差が存在する場合でも、全差動出力中に含まれるサンプリングキャパシタ容量値の電圧依存性の１次係数に伴う２次高調波歪みを低減できるようにしたものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１９６８７１号公報
【特許文献２】特開２００８−７９１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の通常の全差動型スイッチトキャパシタ回路では、同相入力信号が入力された場合に、全差動オペアンプの入力が変動してしまう。そのため、低電圧動作を行うことができない。また、電源環境が悪い場合に電圧が一瞬、途低下する瞬低と呼ばれる現象があるが、オペアンプの入力レンジを広くする場合、瞬低に対する耐量が減ってしまうという問題も生じる。
【０００８】
また、上述した特許文献１では、レベルシフトするためオペアンプなどが必要で、チップサイズ・消費電流が増加するという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、同相入力信号が入力された場合に全差動オペアンプの入力変動を抑制する事ができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１の入力端子（１１）に接続される第１のサンプリングキャパシタ（Ｃｓ１）と、第２の入力端子（１２）に接続される第２のサンプリングキャパシタ（Ｃｓ２）と、前記第１のサンプリングキャパシタ（Ｃｓ１）に接続される反転入力端子（−）と前記第２のサンプリングキャパシタ（Ｃｓ２）に接続される非反転入力端子（＋）をと有し、かつ、コモンフィードバックを有する全差動演算器（２０）と、前記全差動演算器（２０）の差動出力と差動入力との間に接続される帰還部（Ｃｉ１，Ｃｉ２）と、前記第１の入力端子（１１）と前記第１のサンプリングキャパシタ（Ｃｓ１）の入力側との間に設けられる第１のスイッチ（ＳＷ１；サンプリングスイッチ）と、前記第２の入力端子（１２）と前記第２のサンプリングキャパシタ（Ｃｓ２）の入力側との間に設けられる第５のスイッチ（ＳＷ５；サンプリングスイッチ）と、前記第１のサンプリングキャパシタ（Ｃｓ１）の出力側と前記全差動演算器（２０）の前記反転入力端子（−）との間に設けられた第４のスイッチ（ＳＷ４；転送スイッチ）と、前記第２のサンプリングキャパシタ（Ｃｓ２）の出力側と前記全差動演算器（２０）の前記非反転入力端子（＋）との間に設けられた第８のスイッチ（ＳＷ８；転送スイッチ）と、前記第１のサンプリングキャパシタ（Ｃｓ１）の入力側と前記第２のサンプリングキャパシタ（Ｃｓ２）の入力側とを短絡してフローティングとする第３のスイッチ（ＳＷ３；短絡スイッチ）と、を備えていることを特徴とする。（実施形態；図４）
【００１０】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のサンプリングキャパシタ（Ｃｓ１）の出力側と、前記第２のサンプリングキャパシタ（Ｃｓ２）の出力側とを、それぞれ所定電圧に接続する第２及び第６のスイッチ（ＳＷ２，ＳＷ６；所定電圧接続スイッチ）を備えていることを特徴とする。
また、請求項３に記載の発明は、請求項２に記載の発明において、サンプリング動作時は、前記第１及び第５のスイッチ（ＳＷ１，ＳＷ５）と、前記第２及び第６のスイッチ（ＳＷ２，ＳＷ６）とをＯＮして、前記第１のサンプリングキャパシタ（Ｃｓ１）と前記第２のサンプリングキャパシタ（Ｃｓ２）でサンプリング動作を行い、転送動作時は、前記第４及び第８のスイッチ（ＳＷ４，ＳＷ８）と前記第３のスイッチ（ＳＷ３）とをＯＮして、前記全差動演算器（２０）の差動入力へ転送動作を行うことを特徴とする。（図５，図６）
【００１１】
また、請求項４に記載の発明は、請求項１乃至３のいずれか一項に記載の発明において、前記帰還部が、第１の積分キャパシタ（Ｃｉ１）と第２の積分キャパシタ（Ｃｉ２）であることを特徴とする。
また、請求項５に記載の発明は、請求項４に記載の発明において、サンプリング動作時は、前記第１及び第５のスイッチ（ＳＷ１，ＳＷ５）と、前記第２及び第６のスイッチ（ＳＷ２，ＳＷ６）とをＯＮして、前記第１のサンプリングキャパシタ（Ｃｓ１）と前記第２のサンプリングキャパシタ（Ｃｓ２）でサンプリング動作を行い、積分動作時は、前記第４及び第８のスイッチ（ＳＷ４，ＳＷ８）と前記第３のスイッチ（ＳＷ３）とをＯＮして、前記第１の積分キャパシタ（Ｃｉ１）と前記第２の積分キャパシタ（Ｃｉ２）と前記全差動演算器（２０）で積分動作を行うことを特徴とする。
また、請求項６に記載の発明は、請求項１乃至５のいずれか一項に記載の発明において、前記全差動演算器（２０）は、差動出力の平均電圧がコモン電圧となるコモンフィードバックを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、同相入力信号が入力された場合に全差動演算器の入力変動を抑制する事ができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】全差動スイッチトキャパシタ型インテグレータ（積分器）を説明するための回路構成図である。
【図２】全差動スイッチトキャパシタ型インテグレータ（正相時；φ１＝Ｈ，φ２＝Ｌ）の動作を説明するための回路構成図である。
【図３】全差動スイッチトキャパシタ型インテグレータ（逆相時；φ１＝Ｌ，φ２＝Ｈ）の動作を説明するための回路構成図である。
【図４】本発明に係る全差動型スイッチトキャパシタ回路を説明するための回路構成図である。
【図５】本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合の動作を説明するための回路構成図である。
【図６】本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合の動作を説明するための回路構成図である。
【発明を実施するための形態】
【００１４】
まず、本発明に係る全差動型スイッチトキャパシタ回路を説明する前に、全差動スイッチトキャパシタ回路の具体例として本発明の前提となる全差動スイッチトキャパシタ型インテグレータ（積分器）について以下に説明する。
図１は、全差動スイッチトキャパシタ型インテグレータ（積分器）を説明するための回路構成図である。図中符号１１は正信号が入力される第１の入力端子、１２は負信号が入力される第２の入力端子、１３はコモン電圧の入力端子、２０は全差動演算器（オペアンプ）、２１は非反転出力端子、２２は反転出力端子を示している。
【００１５】
全差動スイッチトキャパシタ型インテグレータは、反転入力端子（−）及び非反転入力端子（＋）と非反転出力端子（＋）及び反転出力端子（−）を有する全全差動オペアンプ２０と、この全差動オペアンプ２０の反転入力端子と非反転出力端子間に配置される容量値Ｃｉ１なる第１の積分キャパシタと、非反転入力端子と反転出力端子間に配置される容量値Ｃｉ２なる第２積分キャパシタと、正信号のサンプル／ホールド機能を実施するために入力端子１１と全差動オペアンプ２０の反転入力端子との間に配置される容量値Ｃｓ１なる第１サンプリングキャパシタと、４個のスイッチＳＷ１〜ＳＷ４と、負信号のサンプル／ホールド機能を実施するために入力端子１２と全差動オペアンプの非反転入力端子との間に配置される容量値Ｃｓ２なる第２のサンプリングキャパシタと、４個のスイッチＳＷ５〜ＳＷ８とで構成されている。そして、ＳＷ２，ＳＷ３，ＳＷ６，ＳＷ７は、動作コモンＶＣＭ１３に接続されている。
【００１６】
また、全差動オペアンプ２０は、図示しない周知の技術であるコモンモードフィードバック回路を内蔵し、非反転出力と反転出力の平均電圧が動作コモン電圧ＶＣＭになるよう動作する。
以下の説明では、全差動オペアンプ２０に関し、反転入力端子（−）への入力信号をＶＸ，非反転入力端子（＋）への入力信号をＶＹ，正信号が入力される入力端子１１をＶＩＰ，負信号が入力される入力端子１２をＶＩＮ，非反転出力用導体部（＋）からの出力信号をＶＯＰ，反転出力用導体部（−）からの出力信号をＶＯＮと表記する。
【００１７】
次に、全差動スイッチトキャパシタ型インテグレータの動作について説明する。
図２は、全差動スイッチトキャパシタ型インテグレータ（正相時；φ１＝Ｈ，φ２＝Ｌ）の動作を説明するための回路構成図である。つまり、図２は、動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合を示している。
第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＮになり、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＦＦになる。このため、第１のサンプリングキャパシタＣｓ１が、スイッチＳＷ１を介して入力端子１１に、また、スイッチＳＷ２を介して動作コモン電位にそれぞれ接続される。そして、第２のサンプリングキャパシタＣｓ２が、スイッチＳＷ５を介して入力端子１２に、また、スイッチＳＷ６を介して動作コモン電位にそれぞれ接続される。
【００１８】
この結果、入力端子１１からの正信号と入力端子１２からの負信号が第１及び第２サンプリングキャパシタにサンプリングされ、入力端子１１の電位をＶＩＰ、入力端子１２の電位をＶＩＮとすると、第１及び第２サンプリングキャパシタには、次式のような電荷Ｑ１，Ｑ２がそれぞれ蓄積される。
Ｑ１＝ＶＩＰ・Ｃｓ１  ・・・（１）
Ｑ２＝ＶＩＮ・Ｃｓ２  ・・・（２）
【００１９】
下式の差動信号（ＶＩＮｄｉｆｆ）を入力する。
ＶＩＰ＝ＶＩＮｄｉｆｆ／２
ＶＩＮ＝−ＶＩＮｄｉｆｆ／２
全差動オペアンプ２０の入力端子電圧ＶＸ，ＶＹは、電荷転送が行われる前なのでＶＣＭ（初期値）となっている。ＶＯＰ，ＶＯＮもＶＣＭである。
図３は、全差動スイッチトキャパシタ型インテグレータ（逆相時；φ１＝Ｌ，φ２＝Ｈ）の動作を説明するための回路構成図である。つまり、図３は、動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合を示している。
【００２０】
第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＦＦになり、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＮになる。このため、第１のサンプリングキャパシタＣｓ１が、スイッチＳＷ３を介して動作コモン電位に、また、スイッチＳＷ４を介してオペアンプ入力端子ＶＸに接続される。そして、第２のサンプリングキャパシタＣｓ２が、スイッチＳＷ７を介して動作コモン電位に、また、スイッチＳＷ８を介してオペアンプ入力端子ＶＹに接続される。
【００２１】
この結果、各サンプリングキャパシタに蓄積されていた電荷Ｑ１及びＱ２が第１及び第２の積分キャパシタに転送される。
従って、次のような電荷Ｑ１’，Ｑ２’が集められる。
Ｑ１’＝−Ｑ１＝ＶＸ・ＣＳ１＋（ＶＸ−ＶＯＰ）・Ｃｉ１  ・・・（３）
Ｑ２’＝−Ｑ２＝ＶＹ・ＣＳ２＋（ＶＹ−ＶＯＮ）・Ｃｉ２  ・・・（４）
【００２２】
このため、全差動オペアンプ２０における非反転出力端子２１の電位ＶＯＰと、反転出力端子２２の電位ＶＯＮは、以下のようになる。
ＶＯＰ＝Ｑ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＰ・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＮｄｉｆｆ／２・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
・・・（５）
ＶＯＮ＝Ｑ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝ＶＩＮ・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝（−ＶＩＮｄｉｆｆ／２）・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ  ・・・（６）
【００２３】
この結果、全差動出力ＶＯＵＴｄｉｆｆは、次のようになる。
ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝ＶＩＮｄｉｆｆ・Ｃｓ／Ｃｉ＋（Ｃｓ／Ｃｉ＋１）・（ＶＸ−ＶＹ）  ・・・（７）
Ｃｓ＝Ｃｓ１＝Ｃｓ２、Ｃｉ＝Ｃｉ１＝Ｃｉ２とする。
全差動オペアンプ２０では、反転入力端子と非反転出力端子間に配置された第１の積分キャパシタＣｉ１と、非反転入力端子と反転出力端子間に配置された第２の積分キャパシタＣｉ２によりネガティブフィードバックがかかり、全差動オペアンプの入力ＶＸ，ＶＹは、仮想接地状態となる。
ＶＸ＝ＶＹ  ・・・（８）
よって、（７）式は、ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝ＶＩＮｄｉｆｆ・Ｃｓ／Ｃｉとなる。
即ち、全差動出力ＶＯＵＴｄｉｆｆは、全差動入力信号ＶＩＮｄｉｆｆをサンプリングし、積分ゲインＣｓ／Ｃｉで積分した出力となる。
【００２４】
全差動オペアンプの入力端子電圧ＶＸ，ＶＹを求める。
全差動オペアンプは、コモンモードフィードバック回路を内蔵し、非反転出力と反転出力の平均電圧が動作コモン電圧ＶＣＭになるよう動作し、下式で表せる。
（ＶＯＰ＋ＶＯＮ）／２＝０  ・・・（９）
（９）式に（５）及び（６）式を代入する。
（Ｃｓ／Ｃｉ＋１）・（ＶＸ＋ＶＹ）＝０  ・・・（１０）
（８）及び（１０）式より、ＶＸ＝ＶＹ＝０  ・・・（１１）
即ち、全差動型スイッチトキャパシタ回路において、差動入力信号が入力された場合に全差動オペアンプの入力は動作コモン電圧ＶＣＭとなる。
【００２５】
次に、図１に示した全差動スイッチトキャパシタ型インテグレータの入力端子１１，１２に同相信号が入力された場合を検討する。
上述したように、図２には、動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合を示している。第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＮに、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＦＦになる。
【００２６】
この結果、入力端子１１と入力端子１２に入力された同相信号が第１及び第２のサンプリングキャパシタにサンプリングされ、第１及び第２のサンプリングキャパシタには、（１）及び（２）式であらわされる電荷Ｑ１，Ｑ２がそれぞれ蓄積される。
（１）及び（２）に下式の同相信号（ＶＩＣ）を入力する。
ＶＩＰ＝ＶＩＮ＝ＶＩＣ
Ｑ１＝ＶＩＣ・Ｃｓ１  ・・・（１２）
Ｑ２＝ＶＩＣ・Ｃｓ２  ・・・（１３）
全差動オペアンプ２０の入力端子電圧ＶＸ，ＶＹは、電荷転送が行われる前なのでＶＣＭ（初期値）となっている。ＶＯＰ，ＶＯＮもＶＣＭである。
【００２７】
上述したように、図３には、動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合を示している。第１のスイッチＳＷ１と第２のスイッチＳＷ２と第５のスイッチＳＷ５と第６のスイッチＳＷ６がＯＦＦに、第３のスイッチＳＷ３と第４のスイッチＳＷ４と第７のスイッチＳＷ７と第８のスイッチＳＷ８がＯＮになる。
この結果、各サンプリングキャパシタに蓄積されていた電荷Ｑ１及びＱ２が第１の積分及び第２の積分キャパシタに転送される。
【００２８】
従って、（３）及び（４）式であらわされる電荷Ｑ１’，Ｑ２’が集められる。
（３）及び（４），（１２）及び（１３）式より、ＶＯＰとＶＯＮは、以下のようになる。
ＶＯＰ＝Ｑ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＰ・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
＝ＶＩＣ・Ｃｓ１／Ｃｉ１＋（Ｃｓ１／Ｃｉ１＋１）・ＶＸ
・・・（１４）
ＶＯＮ＝Ｑ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝ＶＩＮ・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
＝ＶＩＣ・Ｃｓ２／Ｃｉ２＋（Ｃｓ２／Ｃｉ２＋１）・ＶＹ
・・・（１５）
【００２９】
この結果、全差動出力ＶＯＵＴｄｉｆｆは、次のようになる。
ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝（Ｃｓ／Ｃｉ＋１）・（ＶＸ−ＶＹ）＝０  ・・・（１６）
Ｃｓ＝Ｃｓ１＝Ｃｓ２、Ｃｉ＝Ｃｉ１＝Ｃｉ２とする。
即ち、同相信号が入力された場合、全差動出力ＶＯＵＴｄｉｆｆは０を出力し、積分動作を行わない。
【００３０】
全差動オペアンプの入力端子電圧ＶＸ，ＶＹを求める。
（９）式に（１４）及び（１５）式を代入する。
（Ｃｓ／Ｃｉ＋１）・（ＶＸ＋ＶＹ）＝−２・（ＶＩＣ・Ｃｓ／Ｃｉ）
ＶＸ＝ＶＹ＝−Ｃｓ／（Ｃｓ＋Ｃｉ）・ＶＩＣ  ・・・（１７）
一回のチャージ転送で全差動オペアンプの入力端子は、（１７）式で表される電圧が変化する。チャージ転送が続くと最終的にオペアンプの入力は−ＶＩＣとなる。
即ち、全差動型スイッチトキャパシタ回路において、同相入力信号が入力された場合に全差動オペアンプの入力が変動する。
つまり、同相入力信号が入力される場合には、全差動オペアンプの入力電圧レンジを広くする必要があり、また、ＳＷ４，ＳＷ８の動作レンジも広くする必要がある。結果、低電圧での動低が困難になる。
【００３１】
電源環境が悪い場合に電圧が一瞬、途低下する瞬低と呼ばれる現象がある。オペアンプの入力レンジを広くする場合、瞬低に対する耐量が減ってしまう問題が生じる。
そこで、本発明は、従来技術で問題となるチップサイズ、消費電流の増加をする事なく、かつ、同相入力信号の変動の影響を受けないスイッチトキャパシタ回路を実現するようにしたものである。
【００３２】
以下、図面を参照して本発明の実施形態について説明する。  
図４は、本発明に係る全差動型スイッチトキャパシタ回路を説明するための回路構成図である。なお、図１乃至図４と同じ機能を有する構成要素には同一の符号を付してある。
本実施形態の全差動型スイッチトキャパシタ回路において、第１のサンプリングキャパシタＣｓ１は、正信号が入力される第１の入力端子１１に接続されている。また、第２のサンプリングキャパシタＣｓ２は、負信号が入力される第２の入力端子１２に接続されている。
【００３３】
また、全差動演算器２０は、第１のサンプリングキャパシタＣｓ１に接続される反転入力端子（−）と第２のサンプリングキャパシタＣｓ２に接続される非反転入力端子（＋）を備え、コモンフィードバックを有するものである。また、帰還部Ｃｉ１，Ｃｉ２は、全差動演算器２０の差動出力と差動入力との間に接続されている。
また、第１のスイッチ（サンプリングスイッチ）ＳＷ１は、第１の入力端子１１と第１のサンプリングキャパシタＣｓ１の入力側との間に設けられている。また、第５のスイッチ（サンプリングスイッチ）ＳＷ５は、第２の入力端子１２と第２のサンプリングキャパシタＣｓ２の入力側との間に設けられている。
【００３４】
また、第４のスイッチ（転送スイッチ）ＳＷ４は、第１のサンプリングキャパシタＣｓ１の出力側と全差動演算器２０の反転入力端子（−）との間に設けられている。また、第８のスイッチ（転送スイッチ）ＳＷ８は、第２のサンプリングキャパシタＣｓ２の出力側と全差動演算器２０の非反転入力端子（＋）との間に設けられている。
また、第３のスイッチ（短絡スイッチ）ＳＷ３は、第１のサンプリングキャパシタＣｓ１の入力側と、第２のサンプリングキャパシタＣｓ２の入力側とを短絡してフローティングとするものである。
【００３５】
また、第２及び第６のスイッチ（所定電圧接続スイッチ）ＳＷ２，ＳＷ６は、第１のサンプリングキャパシタＣｓ１の出力側と、第２のサンプリングキャパシタＣｓ２の出力側とを、それぞれ所定電圧に接続するものである。
また、全差動演算器２０は、差動出力の平均電圧がコモン電圧となるコモンフィードバックを有するものである。
【００３６】
以下に、全差動スイッチトキャパシタ回路の具体例として、図４に基づいて全差動スイッチトキャパシタ型インテグレータ（積分器）について説明する。
全差動スイッチトキャパシタ型インテグレータは、反転入力端子（−）及び非反転入力端子（＋）と非反転出力端子（＋）及び反転出力端子（−）を有する全差動演算器２０と、この全差動演算器２０の反転入力端子（−）と非反転出力端子（＋）間に配置される容量値Ｃｉ１なる第１の積分キャパシタと、非反転入力端子（＋）と反転出力端子（−）間に配置される容量値Ｃｉ２なる第２の積分キャパシタと、正信号のサンプル／ホールド機能を実施するために入力端子１１と全差動オペアンプ２０の反転入力端子（−）との間に配置される容量値Ｃｓ１なる第１のサンプリングキャパシタと、４個のスイッチである第１のスイッチＳＷ１〜第４のスイッチＳＷ４と、負信号のサンプル／ホールド機能を実施するために入力端子１２と全差動オペアンプの非反転入力端子（＋）との間に配置される容量値Ｃｓ２なる第２のサンプリングキャパシタと、４個のスイッチである第３のスイッチＳＷ３、第５のスイッチＳＷ５、第６のスイッチＳＷ６、第８のスイッチＳＷ８とで構成されている。
【００３７】
第３のスイッチＳＷ３は、第１のサンプリングキャパシタと第２サンプリングキャパシタ間に配置されている。そして第２のスイッチＳＷ２と第６のスイッチＳＷ６は、動作コモンＶＣＭ１３に接続されている。
また、全差動演算器２０は、図示しない周知の技術であるコモンモードフィードバック回路を内蔵し、非反転出力と反転出力の平均電圧が動作コモン電圧ＶＣＭになるよう動作する。
以下の説明では、全差動演算器２０に関し、反転入力端子（−）への入力信号をＶＸ、非反転入力端子（＋）への入力信号をＶＹ、正信号が入力される入力端子１１をＶＯＰ，負信号が入力される入力端子をＶＯＮ、反転出力用導体部（−）からの出力信号をＶＯＰ、非反転出力用導体部（＋）からの出力信号をＶＯＮと表記する。
【００３８】
次に、全差動スイッチトキャパシタ型インテグレータの動作について説明する。
図５は、本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合の動作を説明するための回路構成図である。スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がＯＮに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＦＦになる。このため、第１のサンプリングキャパシタがスイッチＳＷ１を介して入力端子１１に、また、スイッチＳＷ２を介して動作コモン電位にそれぞれ接続される。そして、第２のサンプリングキャパシタがスイッチＳＷ５を介して入力端子１２に、また、スイッチＳＷ６を介して動作コモン電位にそれぞれ接続される。
【００３９】
つまり、サンプリング動作時は、第１及び第５のスイッチＳＷ１，ＳＷ５と、第２及び第６のスイッチＳＷ２，ＳＷ６とをＯＮして、第１のサンプリングキャパシタＣｓ１と第２のサンプリングキャパシタＣｓ２でサンプリング動作を行う。
この結果、入力端子１１からの正信号と入力端子１２からの負信号が第１及び第２のサンプリングキャパシタにサンプリングされ、入力端子１１の電位をＶＩＰ、入力端子１２の電位をＶＩＮとすると、第１及び第２のサンプリングキャパシタには、（１）及び（２）式のような電荷Ｑ１，Ｑ２がそれぞれ蓄積される。
【００４０】
差動信号（ＶＩＮｄｉｆｆ）を入力する。
ＶＩＰ＝ＶＩＮｄｉｆｆ／２
ＶＩＮ＝−ＶＩＮｄｉｆｆ／２
全差動オペアンプの入力端子電圧ＶＸ，ＶＹは電荷転送が行われる前なのでＶＣＭ（初期値）となっている。
ＶＯＰ，ＶＯＮもＶＣＭである。
【００４１】
図６は、本発明に係る全差動スイッチトキャパシタ型インテグレータの動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合の動作を説明するための回路構成図である。スイッチＳＷ１，ＳＷ２，ＳＷ５、ＳＷ６がＯＦＦに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＮになる。このため、第１のサンプリングキャパシタと第２のサンプリングキャパシタがスイッチＳＷ３を介して接続し、また、スイッチＳＷ４を介して全差動オペアンプの入力端子ＶＸに接続される。そして、第２のサンプリングキャパシタがスイッチＳＷ８を介して全差動オペアンプの入力端子ＶＹに接続される。
【００４２】
つまり、転送動作時は、第４及び第８のスイッチＳＷ４，ＳＷ８と第３のスイッチＳＷ３とをＯＮして、全差動演算器２０の差動入力へ転送動作を行う。
差動信号は、ＶＩＰ＝−ＶＩＮであるのでＣｓ１＝Ｃｓ２の条件で差動信号が入力された場合、正相時において第１のサンプリングキャパシタと第２のサンプリングキャパシタには、同じ値で符号が異なる電荷がサンプリングされる。第１のサンプリングキャパシタの一端は＋Ｑ，他端は−Ｑの電荷が蓄積され、第２のサンプリングキャパシタの一端は−Ｑ，他端は＋Ｑの電荷が蓄積される。
【００４３】
逆相時には、＋Ｑが蓄積された第１のサンプリングキャパシタの一端と−Ｑが蓄積された第２のサンプリングキャパシタの一端が、スイッチＳＷ３を介して接続されると接続した点はＶＣＭ電圧となり、第１のサンプリングキャパシタの他端には−Ｑ，第２のサンプリングキャパシタの他端には＋Ｑがそれぞれ蓄積された状態になる。
この状態は、上述した逆相時に図１の第１のサンプリングキャパシタと第２のサンプリングキャパシタがＳＷ３，ＳＷ７を介してＶＣＭと接続されているのと等価である。
この結果、各サンプリングキャパシタに蓄積されていた電荷Ｑ１及びＱ２が第１及び第２の積分キャパシタに転送される。
【００４４】
従って、（３）及び（４）と同じ電荷Ｑ１’，Ｑ２’が集められ、全差動オペアンプにおける非反転出力端子２１の電位ＶＯＰと、反転出力端子２２の電位ＶＯＮは、（５）及び（６）式になる。
全差動出力ＶＯＵＴｄｉｆｆは、（７）式となり、ＶＯＵＴｄｉｆｆ＝ＶＯＰ−ＶＯＮ＝ＶＩＮｄｉｆｆ・Ｃｓ／Ｃｉとなる。
即ち、全差動出力ＶＯＵＴｄｉｆｆは、図１の構成と同等な全差動入力信号ＶＩＮｄｉｆｆをサンプリングし、積分ゲインＣｓ／Ｃｉで積分した出力となる。
また、全差動オペアンプの入力端子電圧ＶＸ，ＶＹは（１１）式となる。
即ち、全差動型スイッチトキャパシタ回路において、差動入力信号が入力された場合に全差動オペアンプの入力は動作コモン電圧ＶＣＭとなる。
【００４５】
次に、図４に示した全差動スイッチトキャパシタ型インテグレータの入力端子１１，１２に同相信号が入力された場合を検討する。
上述したように、図５には、動作クロックが正相（φ１＝Ｈ，φ２＝Ｌ）の場合が示されている。スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がＯＮに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＦＦになる。
この結果、入力端子１１と入力端子１２に入力された同相信号が第１及び第２のサンプリングキャパシタにサンプリングされ、第１及び第２のサンプリングキャパシタには、  （１）及び（２）式であらわされる電荷Ｑ１，Ｑ２がそれぞれ蓄積される。
【００４６】
（１）及び（２）に、下式の同相信号（ＶＩＣ）を入力すると（１２）及び（１３）式となる。
ＶＩＰ＝ＶＩＮ＝ＶＩＣ
また、全差動オペアンプの入力端子電圧ＶＸ，ＶＹは電荷転送が行われる前なのでＶＣＭとなっている。ＶＯＰ，ＶＯＮもＶＣＭである。
上述したように、図６には、動作クロックが逆相（φ１＝Ｌ，φ２＝Ｈ）の場合が示されている。スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６がＯＦＦに、スイッチＳＷ３，ＳＷ４，ＳＷ８がＯＮになる。
【００４７】
このため、第１のサンプリングキャパシタと第２のサンプリングキャパシタの一端がスイッチＳＷ３を介して接続し、また、第１のサンプリングキャパシタの他端がスイッチＳＷ４を介して全差動オペアンプの入力端子ＶＸに接続される。第２のサンプリングキャパシタの他端がスイッチＳＷ８を介して全差動オペアンプの入力端子ＶＹに接続される。
同相信号は、ＶＩＰ＝ＶＩＮであるのでＣｓ１＝Ｃｓ２の条件で同相信号が入力された場合、正相時に第１のサンプリングキャパシタと第２のサンプリングキャパシタの一端はＶＩＣに接続され、他端はＶＣＭに接続され第１のサンプリングキャパシタと第２のサンプリングキャパシタは同じ電荷が蓄積される。
【００４８】
逆相時には、＋Ｑが蓄積された第１のサンプリングキャパシタの一端と＋Ｑが蓄積された第２のサンプリングキャパシタの一端がスイッチＳＷ３を介して接続される。また、他端はＳＷ４，ＳＷ８を介して正相時ＶＣＭの電位であった、全差動オペアンプの入力端子ＶＸ，ＶＹに接続される。正相時と逆相時にサンプリングキャパシタの入力側の電位が同じであるので、積分キャップへのチャージ転送が行われず、全差動オペアンプの入力端子もＶＣＭ電圧が維持される。
【００４９】
即ち、図２に示した全差動型スイッチトキャパシタ回路においては、同相入力信号が入力された場合に全差動オペアンプの入力が変動しない。
つまり、同相入力信号が入力される場合には、全差動オペアンプの入力電圧レンジを広くする必要はなく、また、ＳＷ４，ＳＷ８の動作レンジも広くする必要がない。結果、低電圧での動低が可能になる。さらに瞬低に対しての耐量も増加する。
複数の入力信号から一つの信号を選択するスイッチを回路の前段に設置すると、同相入力信号レベルを考慮せず時分割で複数の信号を扱うスイッチトキャパシタ回路が簡単に構成できる。
【００５０】
本実施形態では、全差動型スイッチトキャパシタ積分器で説明を行ったが、積分器に限らず、フィルタ回路や増幅器であってもよい。
また、帰還部として、積分キャパシタで説明したが、容量に限らず、抵抗素子又は抵抗素子と容量素子が並列接続されたものを帰還部としてもよい。
また、全差動演算器は、差動出力の平均電圧がコモン電圧となるコモンフィードバックを有するが、コモン電圧と、所定電圧（ＶＣＭ）は同じ電圧であっても、異なる電圧であってもよい。
【００５１】
また、帰還部が、第１の積分キャパシタＣｉ１と第２の積分キャパシタＣｉ２である場合、サンプリング動作時は、第１及び第５のスイッチＳＷ１，ＳＷ５と、第２及び第６のスイッチＳＷ２，ＳＷ６とをＯＮして、第１のサンプリングキャパシタＣｓ１と第２のサンプリングキャパシタＣｓ２でサンプリング動作を行い、積分動作時は、第４及び第８のスイッチＳＷ４，ＳＷ８と第３のスイッチＳＷ３とをＯＮして、第１の積分キャパシタＣｉ１と第２の積分キャパシタＣｉ２と全差動演算器２０で積分動作を行う。
以上のように、本発明によれば、同相入力信号が入力された場合に全差動オペアンプの入力変動を抑制することができ、また、チップサイズ・消費電流の増加も抑制できる全差動型スイッチトキャパシタ回路を実現することができる。
【符号の説明】
【００５２】
１１  第１の入力端子
１２  第２の入力端子
１３  コモン電圧の入力端子
２０  全差動演算器（オペアンプ）
２１  非反転出力端子
２２  反転出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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