(57)【要約】      （修正有）【課題】高出力化を図る発光素子を提供する。【解決手段】発光素子は、半導体基板２０上に形成された島（メサ）Ｍを含み、島には、ｐｎｐｎ構造の半導体層を含む発光サイリスタが形成される。半導体基板２０とｎ型のゲート層２４との間のｐ型のアノード層２２内に電流狭窄層３０が形成される。電流狭窄層３０が接する基板側の第１のアノード層２２Ａのキャリア濃度よりも、電流狭窄層３０が接するｎ型のゲート層２４側の第１のアノード層２２Ｂのキャリア濃度が小さくされる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に形成されたｐｎｐｎ構造を有する島構造の半導体層と、前記ｐｎｐｎ構造のアノード層内に形成されかつ導電領域内にキャリアを狭窄する電流狭窄構造とを含み、
前記アノード層は、前記電流狭窄構造を挟んで、発光領域と反対側の第１のアノード層と当該発光領域側の第２のアノード層とを有し、
前記第１のアノード層の第１不純物濃度よりも前記第２のアノード層の第２の不純物濃度が小さい、発光素子。
【請求項２】
前記アノード層は、前記基板上に形成されたｐ型の半導体層であり、前記第１の半導体領域は、前記電流狭窄構造と前記基板との間の領域であり、前記第２の半導体領域は、前記電流狭窄構造とｎ型のゲート層との間の領域である、請求項１に記載の発光素子。
【請求項３】
前記島構造の半導体層は、Ａｌ組成を含む層を含み、前記電流狭窄構造は、前記半導体層のＡｌ組成よりも高いＡｌ組成を有する層から構成され、前記電流狭窄構造は、前記島構造の少なくとも１つ側面から選択的に酸化された酸化領域と当該酸化領域に接する前記導電領域とを含む、請求項１または２に記載の発光素子。
【請求項４】
前記基板はｐ型の半導体基板であり、前記半導体基板の裏面にアノード電極が形成され、前記島構造の最上層であるカソード層上にカソード電極が形成され、当該カソード電極の中央部には光出射口としての開口が形成される、請求項１ないし３いずれか１つに記載の発光素子。
【請求項５】
請求項１ないし４いずれか１つに記載の発光素子を複数含み、
奇数番目に位置する島構造には、第１の転送信号が印加され、偶数番目に位置する島構造には、第１の転送信号と異なる第２の転送信号が印加され、第１の転送信号および第２の転送信号に応答して発光素子が順次点灯される、発光素子アレイ。
【請求項６】
請求項５に記載の発光素子アレイを用いた光書込みヘッド。
【請求項７】
請求項６に記載の光書込みヘッドを備えた画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置に関する。
【背景技術】
【０００２】
密着型イメージセンサやプリンタなどの書込みヘッドに、面発光素子アレイが利用されている。典型的な面発光素子アレイは、１つの基板上に線形に配列された複数の発光素子を集積して構成される。面発光素子の代表的なものとして、発光ダイオード（ＬＥＤ）、発光サイリスタ、レーザダイオードが知られている。その中で発光サイリスタは、ＧａＡｓやＡｌＧａＡｓなどの化合物半導体層をｐｎｐｎ構造に積層し、ゲートに駆動電流を印加することで、アノード・カソード間に電流を流し発光させるものである。こうした発光サイリスタを基板上に集積し、各発光サイリスタを順次点灯させる自己走査型の発光素子アレイが特許文献１、２に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１−２３８９６２号公報
【特許文献２】特開２０１３−５１２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ｐｎｐｎ構造を有する島構造の半導体層と、このｐｎｐｎ構造アノード層内に形成されかつ導電領域内にキャリアを狭窄する電流狭窄構造とを含み、アノード層は、電流狭窄構造を挟んで発光領域と反対側の第１のアノード層と発光領域側の第２のアノード層とを有する発光素子において、第２のアノード層の不純物濃度を第１のアノード層の不純物濃度と同じとした場合、電流狭窄構造で狭窄した電流が第２のアノード層において島構造の側壁方向に広がることで、非発光再結合が増加するなどし、所望の光量を得られない場合があった。
【０００５】
本発明は、第２のアノード層の不純物濃度を第１のアノード層の不純物濃度と同じにした場合と比較し、狭窄した電流が島構造の側壁方向に広がることを抑制する発光素子、発光素子アレイ、光書込みヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１は、基板上に形成されたｐｎｐｎ構造を有する島構造の半導体層と、前記ｐｎｐｎ構造のアノード層内に形成されかつ導電領域内にキャリアを狭窄する電流狭窄構造とを含み、前記アノード層は、前記電流狭窄構造を挟んで、発光領域と反対側の第１のアノード層と当該発光領域側の第２のアノード層とを有し、前記第１のアノード層の第１不純物濃度よりも前記第２のアノード層の第２の不純物濃度が小さい、発光素子。
請求項２は、前記アノード層は、前記基板上に形成されたｐ型の半導体層であり、前記第１の半導体領域は、前記電流狭窄構造と前記基板との間の領域であり、前記第２の半導体領域は、前記電流狭窄構造とｎ型のゲート層との間の領域である、請求項１に記載の発光素子。
請求項３は、前記島構造の半導体層は、Ａｌ組成を含む層を含み、前記電流狭窄構造は、前記半導体層のＡｌ組成よりも高いＡｌ組成を有する層から構成され、前記電流狭窄構造は、前記島構造の少なくとも１つ側面から選択的に酸化された酸化領域と当該酸化領域に接する前記導電領域とを含む、請求項１または２に記載の発光素子。
請求項４は、前記基板はｐ型の半導体基板であり、前記半導体基板の裏面にアノード電極が形成され、前記島構造の最上層であるカソード層上にカソード電極が形成され、当該カソード電極の中央部には光出射口としての開口が形成される、請求項１ないし３いずれか１つに記載の発光素子。
請求項５は、請求項１ないし４いずれか１つに記載の発光素子を複数含み、奇数番目に位置する島構造には、第１の転送信号が印加され、偶数番目に位置する島構造には、第１の転送信号と異なる第２の転送信号が印加され、第１の転送信号および第２の転送信号に応答して発光素子が順次点灯される、発光素子アレイ。
請求項６は、請求項５に記載の発光素子アレイを用いた光書込みヘッド。
請求項７は、請求項６に記載の光書込みヘッドを備えた画像形成装置。
【発明の効果】
【０００７】
請求項１、２によれば、第２のアノード層の不純物濃度を第１のアノード層の不純物濃度と同じにした場合と比較し、狭窄した電流が島構造の側壁方向に広がることを抑制できる。
請求項３によれば、島構造を酸化することにより電流狭窄構造を形成することができる。
請求項４によれば、カソード電極による光量の低下を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施例に係る自己走査型発光サイリスタアレイの平面図である。
【図２】図１のＡ１−Ａ１線断面図、Ａ２−Ａ２線断面図、Ａ３−Ａ３線断面図である。
【図３】本発明の第１の実施例に係る自己走査型発光サイリスタアレイの等価回路である。
【図４】シフト部サイリスタTnが点弧しているときのゲートの電位分布を示す図である。
【図５】外部から印加される信号の電圧波形を示す図である。
【図６】図６（Ａ）は、第１のアノード層と第２のアノード層のキャリア濃度が等しい場合のキャリアの移動およびその発光領域を模式的に説明する図であり、図６（Ｂ）は、本実施例による第２のアノード層のキャリア濃度を第１のアノード層のキャリア濃度よりも低くした場合のキャリアの移動およびその発光領域を模式的に説明する図である。
【図７】第２のアノード層のキャリア濃度と光量との関係を示す測定データである。
【図８】本実施例の発光サイリスタアレイの製造工程を説明する断面図である。
【図９】本実施例の発光サイリスタアレイの製造工程を説明する断面図である。
【図１０】本発明の第２の実施例に係る発光サイリスタアレイの構成を示す断面図である。
【図１１】本実施例の自己走査型発光素子アレイを適用した光書込みヘッドの構造を示す例である。
【図１２】本実施例の自己走査型発光素子アレイを用いた光書込みヘッドを光プリンタに適用した例である。
【発明を実施するための形態】
【０００９】
多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてＬＥＤプリンタ用のプリントヘッドの光源に利用されている。発光素子としては、例えば発光ダイオード（ＬＥＤ）を１次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのＬＥＤに供給しなければならないため、各ＬＥＤに給電するためのボンディングパッドがＬＥＤと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、１つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。
【００１０】
例えば、Ａ３対応のプリンタの1200dpiプリントヘッドでは、１次元配列されたＬＥＤの数は14,000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤボンド数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。
【００１１】
発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のｎ層をカソードとし、カソード層の直下のｐ層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノード・カソード間に電流が流れない。自己走査型発光素子アレイ（以下、ＳＬＥＤ（Self-scanning Light Emitting Device）と呼ぶ）は、このような性質をもつサイリスタを１次元的にアレイ化し、外部からのクロック（転送信号）により順次オン状態が転送されるように構成したものである。例えば、点灯信号に基づき発光点として機能するサイリスタ（発光部サイリスタ）と、この発光部サイリスタを外部からのクロックに基づき順次点灯対象として指定するサイリスタ（シフト部サイリスタ）を備えることで、画像形成装置におけるプリントヘッドとして利用できるものである。
【００１２】
本発明の実施の形態におけるＳＬＥＤでは、１つ１つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧（自己走査）させることができる。従って、本発明の実施の形態におけるＳＬＥＤにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。本実施の態様では、ｐｎｐｎ構造の発光サイリスタを有するＳＬＥＤを例示する。ｐｎｐｎを構成する半導体層は、ＩＩＩ−Ｖ族化合物半導体によって構成されるが、本実施の形態では、化合物半導体として、一例としてＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓを用いる。なお、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。
【実施例】
【００１４】
図１は、本発明の第１の実施例に係るＳＬＥＤの一部の平面図、図２は、図１に示すＳＬＥＤの１つの島のＡ１−Ａ１線、Ａ２−Ａ２線およびＡ３−Ａ３線断面図、図３は、図１に示すＳＬＥＤの等価回路である。
【００１５】
先ず、図３を参照すると、ここには、ＳＬＥＤ１０の一部として４つの発光素子に関する等価回路が示されている。Ln-1、Ln、Ln+1、Ln+2は発光部サイリスタ、Tn-1、Tn、Tn+1、Tn+2はシフト部サイリスタ、Gn-1、Gn、Gn+1、Gn+2は発光部サイリスタおよびシフト部サイリスタの共通のゲート、RGはゲート負荷抵抗、Dn-2、Dn-1、Dn、Dn+1は結合ダイオード、PTn-1、PTn、PTn+1、PTn+2は結合ダイオードのカソード電極直下に形成される寄生サイリスタ、Φ１は奇数ビット転送ライン、Φ２は偶数ビット転送ライン、ΦＩは発光信号ライン、VGAはゲートラインである。ここで、nは、正の整数である。また、以下の説明において、発光部サイリスタ、シフト部サイリスタ、寄生サイリスタを総称するときは、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiと称する。
【００１６】
ＳＬＥＤの転送機能について、簡単に説明する。今、シフト部サイリスタTnがオン状態にあるとする。このときのシフト部サイリスタTnのゲートGnの電位は、-0.2Ｖ程度まで引き上げられ、結合ダイオードDnの両端には、拡散電位分の約1.5Ｖの電位差が発生する。このため、Gn+1＝Gn−1.5Ｖ＝−1.7Ｖ、Gn+2＝Gn+1−1.5Ｖ＝−3.2Ｖとなる。
【００１７】
シフト部サイリスタTnが点弧しているときの、ゲートの電位分布を図４に示す。また、図５に、ゲートに供給されるゲートラインVGAの電圧波形と、奇数ビット転送ラインΦ１、偶数ビット転送ラインΦ２、および発光信号ラインΦIに供給される周期Ｔの矩形電圧を示す。奇数ビット転送ラインΦ１と偶数ビット転送ラインΦ２がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。
【００１８】
ゲートラインVGAの電圧と、転送ラインΦ１、Φ２、ΦＩに供給される電圧を−3.3Ｖとすると、シフト部サイリスタTn+2のゲート・カソード間には、0.1Ｖ程度しか印加されない。サイリスタをオンさせるためには、少なくともゲート・カソード間に拡散電位以上の電圧が印加され、かつカソード・アノード間に保持電流以上の電流が流される必要がある。このため、シフト部サイリスタTn+2は点弧できない。一方、ゲートGnよりも左側にあるダイオードDn-1には、逆バイアスがかかるので、ゲートDn-1の電位はゲートラインVGAの電圧程度（約−3.3Ｖ）となるため、シフト部サイリスタTn-1はオンすることはできない。こうして、奇数ビット転送ラインΦ１が−3.3Ｖで、シフト部サイリスタTnがオンしている際に、偶数ビット転送ラインΦ２を0Ｖから−3.3Ｖに下げると、隣のシフト部サイリスタTn+1のみが点弧する。その後、奇数ビット転送ラインΦ１を0Ｖに上昇させると、シフト部サイリスタTnはオフされ、シフト部サイリスタTnからTn+1へオン状態が転送される。
【００１９】
シフト部サイリスタTnがオンしているとき、ゲート電位Gnが最も高い電圧に引き上げられている。従って、奇数ビット転送ラインΦ１を0Ｖから-3.3Ｖに下げると、発光部サイリスタLnのみがオンして発光する。すなわち、シフト部サイリスタの列が左から右側へ順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光部サイリスタのみ、外部からの発光信号ラインΦIに入力された0、1データにしたがって、オンするか否かが決まる。これによって、0、1データが発光または非発光の情報に変換される。
【００２０】
図１には、図３に示す４ビットの素子に対応する素子アレイの平面図が示されている。ＳＬＥＤは、ｐ型のＧａＡｓ半導体基板上に、これと格子整合するようにｐｎｐｎ構造の半導体層をエピタキシャル成長することにより形成される。半導体基板上には、半導体層をエッチングすることで、各素子に対応する島すなわちメサが形成される。図１には、図３の回路に対応して、４つの島Sn-1、Sn、Sn+1、Sn+2が形成され、これらの島Sn-1、Sn、Sn+1、Sn+2が線形に配列されている。１つの島には、発光部サイリスタLiと、シフト部サイリスタTiと、結合ダイオードDiとが形成される。また、結合ダイオードDiの直下にはｐｎ層が存在するため、結合ダイオードDiを構成するｐｎ層とともにｐｎｐｎ構造が形成されることにより、ここに寄生サイリスタPTiが形成される。
【００２１】
図２（Ａ）、（Ｂ）、（Ｃ）は、島Sn+1に形成された発光部サイリスタLn+1、シフト部サイリスタTn+1、結合ダイオードDn+1直下の寄生サイリスタPTn+2の断面構造をそれぞれ示している。図２（Ａ）に示すように、所定のキャリア濃度（または不純物濃度）を有するｐ型のＧａＡｓ基板２０上には、所定の膜厚、所定のキャリア濃度を有するｐ型のＡｌＧａＡｓを含むアノード層２２、所定の膜厚、所定のキャリア濃度を有するｎ型のＡｌＧａＡｓからなるゲート層２４、所定の膜厚、所定のキャリア濃度を有するｐ型のＡｌＧａＡｓからなるゲート層２６、および所定の膜厚、所定のキャリア濃度を有するｎ型のＧａＡｓまたはＡｌＧａＡｓからなるカソード層２８Ｌが形成される。島Sn+1、すなわちメサＭは、ｐ型のゲート層２６からアノード層２２の一部もしくは基板２０に至るまで半導体層をエッチングすることことにより矩形状に加工され、島Sn+1の最上層であるカソード層は、発光部サイリスタLn+1、シフト部サイリスタTn+1、寄生サイリスタPTn+2においてそれぞれ個別に分離されている。発光部サイリスタLn+1のカソード層２８Ｌは、島Sn+1の底部側に形成され、このカソード層２８Ｌ上には、これと電気的に接続されるカソード電極３２Ｌが形成される。カソード電極３２Ｌは、例えば枠状に加工され、カソード電極３２Ｌの中央には、光を出射する矩形状の光出射口３４が形成される。なお、本実施例においては、枠状の電極の一例として開口を有する矩形状の電極を示すが、中央に開口を有する枠状であれば他の形状であってもよく、例えば、連続した形状でなく、一部に不連続な部分を有する形状であってもよい。また、基板２０の裏面には、グランド電位を供給する共通のアノード４０が形成され、アノード電極４０が基板２０に電気的に接続される。アノード電極４０は基板２０の裏面全面、または少なくとも後述する非酸化領域（導電領域）３０Ｂの面積を包含する広さの電極として各メサに対応して設けられる。なお、それぞれの島は、基板上にエピタキシャル成長によって形成された半導体層にエッチング等の加工処理を施すことで形成される。
【００２２】
アノード層２２の一部には、電流狭窄層３０が挿入される。つまり、電流狭窄層３０は、第１のアノード層２２Ａと第２のアノード層２２Ｂによって挟まれている。電流狭窄層３０は、一例として、ｐ型のＡｌＡｓ、またはＡｌ組成比が例えば９８％以上のｐ型のＡｌＧａＡｓから構成されるが、サイリスタの動作上障害がなく、また所望の発光光量が確保できるのであればノンドープまたはｎ型の層であってもよい。電流狭窄層３０を構成するＡｌＡｓまたはＡｌＧａＡｓのＡｌ組成は、第１のアノード層２２Ａ、第２のアノード層２２Ｂ、ｎ型のゲート層２４、ｐ型のゲート層２６、カソード層２８のＡｌ組成よりも著しく大きい。こうすることで、メサＭの側面から電流狭窄層３０の一部を酸化したとき、電流狭窄層３０には、選択的に酸化された高抵抗の酸化領域３０Ａと低抵抗の非酸化領域（導電領域）３０Ｂとが形成される。電流狭窄層３０の酸化は、例えば水蒸気酸化アニールを用いて行われる。例えば、図１に示す矩形状のメサＭの全ての側面から電流狭窄層３０が酸化されると、メサＭの側面から一定距離だけ酸化が進行し、メサＭの外形を反映した酸化領域３０Ａと、酸化領域３０Ａによって囲まれた非酸化領域３０Ｂとが形成される。各島において破線で示す線Ｋは、酸化領域３０Ａと非酸化領域３０Ｂとの境界を表している。
【００２３】
上記したように、電流狭窄層３０は、アノード層２２内に挿入され、言い換えれば、電流狭窄層３０と基板２０との間に第１のアノード層２２Ａが介在し、電流狭窄層３０とｎ型のゲート層２４との間に第２のアノード層２２Ｂが介在する。第２のアノード層２２Ｂの膜厚は、一定以下であり、例えば１μｍ以下の膜厚である。また、第２のアノード層２２Ｂのキャリア濃度（または不純物濃度）は、第１のアノード層２２Ａのキャリア濃度（不純物濃度）よりも小さくなるように不純物がドーピングされる。ここで、第２のアノード層２２Ｂの膜厚を１μｍ以下の膜厚とすれば、第１のアノード層２２Ａのキャリア濃度に対し第２のアノード層２２Ｂのキャリア濃度を半分以下の濃度としてもサイリスタ動作上の弊害は生じにくい。なお、ｐ型の不純物としてカーボンがＡｌＧａＡｓに添加され、ｎ型の不純物としてシリコンがＡｌＧａＡｓに添加される。また、基板２０のキャリア濃度は、第１のアノード層２２Ａのキャリア濃度と等しくてもよいし、それよりも大きくてもよい。
【００２４】
発光部サイリスタLnのカソード層２８Ｌの直下には、非酸化領域３０Ｂが重複される。ここでの重複とは、カソード層２８Ｌを基板の真上方向から投影して見たとき、カソード層２８Ｌが非酸化領域３０Ｂと重なり合う関係にあることを意味である。カソード層２８Ｌは、非酸化領域３０Ｂの全部と重複し、かつ酸化領域３０Ａの一部と重複するものであってもよい。また、カソード層２８Ｌと非酸化領域３０Ｂとが重複する面積比は、カソード層２８Ｌと酸化領域３０Ａとが重複する面積比よりも大きくする。酸化領域３０Ａは、電気的に高抵抗領域であり、非酸化領域３０Ｂは低抵抗の導電領域であるため、アノード電極４０から注入された、電子より移動度の低いキャリア（正孔）は、非酸化領域３０Ｂ内に閉じ込められ、高密度な状態でｎ型のゲート層２４に注入される。図２（Ａ）に示すように、メサＭの外周に酸化領域３０Ａを形成することで、キャリアがメサＭの側面の表面準位にトラップされることが抑制され、リーク電流が抑制される。この結果、ゲート層２４、２６における正孔と電子との再結合確率が増加され、発光効率が改善され高出力化が図れる。
【００２５】
シフト部サイリスタTn+1は、図２（Ｂ）に示すように、発光部サイリスタLn+1と半導体層２２、２４、２６を共通にし、最上層のカソード層２８Ｔが発光部サイリスタLn+1のカソード層２８Ｌから分離されている。ここでは、カソード層２８Ｔは、島Sn+1のほぼ中央に矩形状に形成され、カソード層２８Ｔ上には、矩形状のカソード電極３２Ｔが形成される。カソード層２８Ｔの直下には、電流狭窄層３０の非酸化領域３０Ｂが重複され、カソード層２８Ｔの直下には、酸化領域３０Ａが形成されない。カソード層２８Ｔの直下に酸化領域３０Ａが形成されると、アノード・カソード間の抵抗が高くなるため好ましくない。このため、非酸化領域３０Ｂと重複させるようにし、電流狭窄層３０による酸化領域３０Ａの影響がシフト部サイリスタTn+1に生じないようにする。
【００２６】
結合ダイオードDn+1は、島Sn+1の上部に形成される。図２（Ｃ）に示すように、結合ダイオードDn+1は、ゲート層２６とカソード層２８ＰＴとのＰＮ接合によって構成される。また、結合ダイオードDn+1のアノードは、発光部サイリスタLn+1とシフト部サイリスタTn+1に共通のゲートGn+1に接続される。結合ダイオードDn+1の直下には、さらにｎ型のゲート層２４とｐ型のアノード層２２が形成されるため、そこには、ｐｎｐｎ構造の寄生サイリスタPTn+2が形成される。寄生サイリスタPTｎ+2のカソード層２８ＰＴの直下には、酸化領域３０Ａが重複され、その直下において酸化領域３０Ａが完全に重複する。カソード層２８ＰＴの直下に電流経路が生じないようにすることで、寄生サイリスタPTn+2を高抵抗化し、寄生サイリスタPTn+2が容易に点弧できないようにする。
【００２７】
奇数ビットの島Sn、Sn+2のシフト部サイリスタのカソード電極３２Ｔには、奇数ビット転送ラインΦ１が接続され、偶数ビットの島Sn-1、Sn+１のシフト部サイリスタのカソード電極３２Ｔには、偶数ビット転送ラインΦ２が接続される。発光部サイリスタのカソード電極３２Ｌには、発光信号ラインΦＩが接続される。また、基板上には、ゲートラインVGAに接続する島SRが形成される。ゲートラインVGAは、この島SRのｐ型のゲート層２６にコンタクト電極CTを介して電気的に接続され、ゲート負荷抵抗RGは、ｐ型のゲート層２６を利用して形成される。ゲート負荷抵抗RGの出力端は、コンタクトCT1を介して共通のゲート電極に接続されるとともに、隣接する結合ダイオードのカソード電極３２ＰＴに接続される。
【００２８】
発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiの最上層であるｎ型のカソード層は、大きさが異なり、また、電流狭窄層３０が露出しているメサの側面からの距離が異なるため、それぞれのサイリスタの位置によって、電流狭窄層３０の酸化領域３０Ａとの面積比（カソード層と酸化領域との重複する面積比）が異なる。また、寄生サイリスタPTiは、カソード層の直下において大部分が酸化領域３０Ａに重複され、寄生サイリスタPTiがオンするためには、キャリアが酸化領域３０Ａを迂回するような電流経路を通らなければならず、その分、抵抗値が増大する。
【００２９】
これに対して、シフト部サイリスタTiでは、カソード層の直下において大部分が酸化領域３０Ａと重複しないため、電流狭窄層３０を持たない従来構造と変わらず、スイッチング動作上の相違が生じない。また、発光部サイリスタLiは、矩形状の島の３つの側面から酸化されても、カソード層の直下においてその周辺部のみが酸化領域３０Ａに重複され、残りの中央部分が非酸化領域３０Ｂとして残っているので、発光動作上の問題は生じないばかりか、電流狭窄構造によりキャリアが発光部の中央に集中するため、メサ側面の界面準位での非発光再結合が抑制され、発光サイリスタの高出力化が図られる。
【００３０】
さらに、電流狭窄層３０が接するｎ型のゲート層２４側の第２のアノード層２２Ｂのキャリア濃度を、これと反対側の第１のアノード層２２Ａのキャリア濃度よりも小さくすることで、第１のアノード層２２Ａから電流狭窄層３０の非酸化領域３０Ｂを介して第２のアノード層２２Ｂへ通過するキャリアの基板主面と平行な方向への広がりが抑制される。
【００３１】
図６（Ａ）は、第１のアノード層２２Ａと第２のアノード層２２Ｂとのキャリア濃度が等しいときのキャリアの移動とその発光領域を模式的に示し、図６（Ｂ）は、第１のアノード層２２Ａよりも第２のアノード層２２Ｂのキャリア濃度を小さくしたときのキャリアの移動とその発光領域を模式的に示している。
【００３２】
第１のアノード層２２Ａは、アノード電極４０から注入された、電子よりも移動度の遅い正孔の抵抗を小さくするため、キャリア濃度または不純物濃度が高いドープ領域である。図６（Ａ）に示すように、基板２０から供給されたキャリア（正孔）Ｈは、高ドープの低抵抗領域である第１のアノード層２２Ａ内を移動し、電流狭窄層３０の中央の非酸化領域（導電領域）３０Ａに集められる。第２のアノード層２２Ｂは、第１のアノード層２２Ａと同様に高ドープされた低抵抗領域であるため、電流狭窄層３０を通過したキャリアＨは、第２のアノード層２２Ｂにおいて、水平方向（基板の主面と平行な方向）にも広がりながらｎ型のゲート層２４に向けて進行する。その結果、正孔は、横方向に広がった状態で電子と再結合し、発光する。図６（Ａ）の破線で示すＱ１は、正孔と電子が結合した発光部の発光領域を模式的に示しており、発光部の発光領域Ｑ１は、ｎ型のゲート層２４またはｐ型のゲート層２６において、水平方向に広がっている。このように、第２のアノード層２２Ｂにおいて正孔Ｈが水平方向に広がることで、発光領域Ｑ１が水平方向に広がると、メサ頂部の周辺に形成されたカソード電極３２Ｌにより光量の一部が遮蔽されてしまう。また、第２のアノード層２２Ｂ内において水平方向に広がったキャリアの一部がメサ側面の界面にトラップされることで電子との再結合効率が低下される。
【００３３】
一方、本実施例のように第２のアノード層２２Ｂのキャリア濃度を第１のアノード層２２Ａのキャリア濃度よりも低くした場合、第２のアノード層２２Ｂは、第１のアノード層２２Ａよりも高抵抗になる。このため、図６（Ｂ）に示すように、電流狭窄層３０を通過したキャリアＨは、図６（Ａ）のときと比較して、第２のアノード層２２Ｂにおいて水平方向へ広がることが抑制される。その結果、正孔と電子とが再結合する発光部の発光領域Ｑ２がメサ周辺部に広がることが抑制され、それ故、メサ頂部の周辺に形成されたカソード電極３２Ｌによる光量の遮蔽が抑制され、光出力の低下が抑制される。さらに、図６（Ａ）のときと比較して、キャリアＨがメサ側面の界面にトラップされることが抑制されため、電子との再結合効率の低下が抑制され、光量低下が抑制される。
【００３４】
図７は、本実施例の発光サイリスタにおいて、第１のアノード層２２Ａのキャリア濃度を一定とし、第２のアノード層２２Ｂのキャリア濃度を変化させた場合の光量の変化を測定した結果である。縦軸は、受光素子で検知された光量の大きさ（μＡ）、横軸は、第２のアノード層２２Ｂのキャリア濃度である。ここで、第１のアノード層２２Ａおよび基板２０のキャリア濃度は、４０×１０１７で一定とし、第２のアノード層２２Ｂは１μｍ以下の膜厚とし、キャリア濃度を、４０×１０１７、1０×１０１７、及び１．３５×１０１７とした場合の測定結果である。また、同一のキャリア濃度において複数のプロットが存在するのは、ｎ型のゲート層２４の膜厚、キャリア濃度、Ａｌ組成等をそれぞれ変化させた場合の比較データである。この測定結果からも明らかなように、光量は第２のアノード層２２Ｂのキャリア濃度の影響を大きく受け、第２のアノード層２２Ｂのキャリア濃度を第１のアノード層２２Ａのキャリア濃度と等しくした場合と比較して、第２のアノード層２２Ｂのキャリア濃度を第１のアノード層２２Ａのキャリア濃度よりも小さくすると、光量が増加することがわかる。また、１×１０１７よりもキャリア濃度を低くしようとすると、製造上、キャリア濃度の制御が困難となるため、光量とキャリア濃度の制御性の観点から１×１０１７〜２０×１０１７の範囲としてもよく、より限定した範囲として、５×１０１７〜１５×１０１7の範囲としてもよい。
【００３５】
このように本実施例では、発光部サイリスタLi、シフト部サイリスタTi、結合ダイオードDiを含む島内に電流狭窄構造を設けることで、自己走査機能を変化させることなく、結合ダイオード部のカソード直下の寄生サイリスタのカソード電位降下の時定数を増加させることで、自己走査中に寄生サイリスタが点弧しないようにすることができ、同時に、シフト部サイリスタのスイッチング速度を低下させることない。また、第２のアノード層２２Ｂのキャリア濃度を第１のアノード層２２Ａのキャリア濃度よりも低くすることにより、同じキャリア濃度の場合と比較し、電流狭窄構造によって狭窄されたキャリアＨがメサ側面方向に広がることが抑制される。これにより、メサ側面の界面にトラップされにくくなるため、発光に寄与しない非発光再結合が抑制され、光量低下が抑制される。また、発光領域と枠状のカソード電極３２Ｌとがオーバーラップ分が少なくなり、光量低下が抑制される。
【００３６】
次に、電流狭窄層３０の挿入位置について説明する。電流狭窄層３０を挿入する位置としては、カソード層２８Ｌ内、カソード層２８Ｌとｐゲート層２６の境界面、ｐゲート層２６内、ｐゲート層２６とｎゲート層２４の境界面、ｎゲート層２４内、ｎゲート層２４とアノード層２２の境界面、及びアノード層２２内というように様々な位置がある。ここで、電流狭窄層３０を、カソード層２８Ｌ内、またはカソード層２８Ｌとｐゲート層２６の境界面に挿入する場合、サイリスタがターンオンする前にカソード層２８Ｌとゲート電極を有するｐゲート層２６との間を流れるしきい電流が、電流狭窄による抵抗値の増加の影響を受け、ターンオン特性に悪影響を与えることが考えられる。また、電流狭窄層をｎゲート層２４内やｐゲート層２６内、またはｐゲート層２６とｎゲート層２４の境界面に挿入する場合、発光径を小さくする効果は期待できると考えられるが、一方で、酸化により形成された電流狭窄層３０の界面で非発光再結合を誘発し十分な光量が得られないことが考えられる。以上から本実施例においては、ターンオン特性に与える影響及び非発光再結合の影響が小さい、ｎゲート層２４とアノード層２２の境界面、またはアノード層２２内に電流狭窄層３０を挿入し、電流狭窄構造を形成している。なお、実験結果に基づくと、ｎゲート層２４とアノード層２２の境界面に電流狭窄層３０を設けるよりも、アノード層２２内に設けた方が約１．１５倍〜約１．２５倍程度の高い光量を得られる結果となっている。これは、アノード層２２内に電流狭窄層３０をもうけた方が、非発光再結合による発光量の影響が少ないためと考えられる。
【００３７】
次に、本実施例の発光サイリスタアレイの製造方法の概略を図８および図９を参照して説明する。図８および図９に示す断面図は、図１のＡ１−Ａ１線に対応する。先ず、図８（Ａ）に示すように、有機金属気相成長(ＭＯＣＶＤ)法により、ｐ型のＧａＡｓ基板上に、ｐ型のＡｌＧａＡｓからなる第１のアノード層２２Ａ、ｐ型のＡｌＡｓ層３０、ｐ型のＡｌＧａＡｓからなる第２のアノード層２２Ｂ、ｎ型のＡｌＧａＡｓからなるゲート層２４、ｐ型のＡｌＧａＡｓからなるゲート層２６、ｎ型のＡｌＧａＡｓからなるカソード層２８が順次積層される。ここで、第２のアノード層２２Ｂのキャリア濃度が第１のアノード層２２Ａのキャリア濃度よりも小さくなるようにｐ型の不純物、例えばカーボンのドーパント量が調整される。また、ｎ型の不純物として、例えばシリコンが添加される。
【００３８】
次に、フォトリソ工程によりカソード層２８をパターンニングし、発光部サイリスタのカソード層２８Ｌ、シフト部サイリスタのカソード層２８Ｔ、結合ダイオードのカソード層２８ＰＴを形成する。次に、図８（Ｂ）に示すように、カソード層２８Ｌ、２８Ｔ、２８ＰＴ上にそれぞれカソード電極３２Ｌ、３２Ｔ、３２ＰＴが形成される。これらのカソード電極は、例えば、リフトオフプロセスにより形成される。
【００３９】
次に、カソード電極３２Ｌ、３２Ｔ、３２ＰＴおよびカソード層２８Ｌ、２８Ｔ、２８ＰＴを含む領域上にマスクパターンＭＳが形成され、当該マスクパターンＭＳを用いてアノード層２６から基板２０に至るメサＭを形成する。エッチングは、例えば、塩化ホウ素などのエッチャントを用いた異方性ドライエッチングである。次に、マスクパターンＭＳが除去され、基板は、水蒸気酸化アニールにより酸化され、図９（Ｄ）に示すように、メサＭの側面で露出されたＡｌＡｓ層３０が選択酸化され、メサＭの周辺にＡｌ２Ｏ３の酸化領域３０Ａが形成される。その後、基板裏面２０にアノード電極４０が形成される。
【００４０】
次に、本発明の第２の実施例について説明する。図１０（Ａ）は、第２の実施例に係る発光サイリスタアレイの構成を示す断面図である。なお、この断面は、図１のＡ１−Ａ１線に対応する。第２の実施例では、アノード層２２と基板２０との間に、Ａｌ組成を異にするｐ型のＡｌＧａＡｓの対を複数対積層した分布ブラッグ型反射鏡（Distributed Bragg Reflector:以下、ＤＢＲという）１００が挿入される。各層の厚さは、λ／４ｎｒである（λは、発光する光のピーク波長、ｎｒは媒質の屈折率）。発光部で発光した光の一部は、基板方向に進行するが、その光はＤＢＲ１００によって反射され、メサ頂部から出射される。これにより光出力を増加させることができる。
【００４１】
また、ＤＢＲは、基板２０とアノード層２２との間に挿入する態様に限定されない。例えば、アノード層２２の全部または一部をＤＢＲによって構成するようにしてもよい。つまり、第１のアノード層２２ＡをＤＢＲから構成してもよいし、第１および第２のアノード層２２Ａ、２２ＢをＤＢＲから構成してもよい。図１０（Ｂ）は、第１のアノード層２２Ａおよび第２のアノード層２２ＢがそれぞれＤＢＲから構成された例を示している。すなわち、電流狭窄層３０の基板側に第１のＤＢＲ１０２Ａが形成され、電流狭窄層３０のｎ型のゲート層２４側に第２のＤＢＲ１０２Ｂが形成される。第１および第２のＤＢＲ１０２Ａ、１０２Ｂを構成するペア数は、例えば、第１のアノード層１０２Ａ、第２のアノード層１０２Ｂの膜厚および光学的特性に応じて決定される。また、第２のＤＢＲ１０２Ｂのキャリア濃度は、第１のＤＢＲ１０２Ａのキャリア濃度よりも小さくされる。第１および第２のＤＢＲ１０２Ａ、１０２Ｂは、キャリアの導電領域として機能するとともに、発光した光を反射するミラーとして機能する。
【００４２】
上記実施例では、基板として半導体基板を用いて基板の裏面にアノード電極を設ける例を示したが、絶縁基板を用いて、アノード電極とカソード電極の両方を基板に対して光の出射面側に設けてもよい。また、アノードとカソードの位置を入れ替えてもよい。すなわち、基板側から、カソード層、ゲート電極を有するゲート層、及びアノード電極を有するアノード層の順で積層されたｐｎｐｎ積層構造に対して、電流狭窄層３０を設けてもよい。また、ゲート電極は、アノード層とカソード層の間の層であれば、ｐ層、ｎ層のいずれに設けてもよい。また、アノード層、ゲート層、カソード層が順に積層されたｐｎｐｎ積層構造であれば、各層の間や各層内に他の層やｉ層が挿入されていてもよい。例えば、ｎ型のゲート層２４とｐ型のゲート層２６間にｉ層が挿入してもよい。また、上記の実施例では、三端子のサイリスタを一例として示したが、しきい電流またはしきい電圧によって制御されるｐｎｐｎ構造のスイッチ素子（すなわち、サイリスタ）であれば、四端子など、三端子を超える数の端子を備えたものであってもよい。
【００４３】
以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図１１に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板７０上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ７１が、主走査方向に実装され、発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２の光軸上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。
【００４４】
図１１に示す光書込みヘッドを用いた光プリンタを図１２に示す。光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ、複写機などの画像形成装置にも利用することができる。
【００４５】
以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、本実施例に開示した積層構造の発光サイリスタは、自己走査型発光素子アレイ以外の発光素子アレイに適用してもよく、更には、アレイではなく単体の発光素子として、画像形成装置以外の電子機器に適用してもよい。
【符号の説明】
【００４６】
１０：ＳＬＥＤ
２０：半導体基板
２２：ｐ型のアノード層
２４：ｎ型の半導体層（ゲート層）
２６：ｐ型の半導体層（ゲート層）
２８Ｌ、２８Ｔ、２８ＰＴ：カソード層
３０：電流狭窄層
３０Ａ：酸化領域
３０Ｂ：非酸化領域（導電領域）
３２Ｌ、３２Ｔ、３２ＰＴ：カソード電極
３４：光出射口
３６：ゲート電極
４０：アノード電極
５０、５２、５４、５６：側面
６２：溝
Li：発光部サイリスタ
Ti：シフト部サイリスタ
PTi：寄生サイリスタ
Di：結合ダイオード
Ｋ：酸化領域と非酸化領域との境界
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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