(57)【要約】【課題】高品質で厚いエピタキシャル層を備える炭化珪素エピタキシャル基板を提供する。【解決手段】炭化珪素エピタキシャル基板の製造方法は、炭化珪素基板を準備する工程（Ｓ１００）と、炭化珪素基板上に炭化珪素層を形成する工程（Ｓ２０１）と、を備える。この製造方法は、炭化珪素層を形成する工程（Ｓ２０１）において、エピタキシャル層を成長させる工程（Ｓ１）と、当該エピタキシャル層の表面を研磨する工程（Ｓ４）と、を２回以上繰り返す。【選択図】図１
2016063190.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板を準備する工程と、
前記炭化珪素基板上に炭化珪素層を形成する工程と、を備え、
前記炭化珪素層を形成する工程において、
エピタキシャル層を成長させる工程と、
前記エピタキシャル層の表面を研磨する工程と、を２回以上繰り返す、炭化珪素エピタキシャル基板の製造方法。
【請求項２】
前記研磨する工程において、前記表面が化学機械研磨または機械研磨により研磨される、請求項１に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項３】
前記研磨する工程において、前記エピタキシャル層が１μｍ以上研磨される、請求項１または請求項２に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項４】
前記炭化珪素層を形成する工程において、
前記エピタキシャル層にカーボンを導入する工程と、
前記カーボンを拡散させるアニール工程と、をそれぞれ１回以上さらに行う、請求項１〜請求項３のいずれか１項に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項５】
炭化珪素基板を準備する工程と、
前記炭化珪素基板上に炭化珪素層を形成する工程と、を備え、
前記炭化珪素層を形成する工程において、
エピタキシャル層を成長させる工程と、
前記エピタキシャル層にカーボンを導入する工程と、を２回以上繰り返し、
前記カーボンを拡散させるアニール工程を１回以上行う、炭化珪素エピタキシャル基板の製造方法。
【請求項６】
少なくとも最上層となるべき前記エピタキシャル層に対して、前記カーボンを導入する工程が行われる、請求項４または請求項５に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項７】
前記カーボンを導入する工程において、前記カーボンがイオン注入により導入されるか、あるいは前記エピタキシャル層の一部を熱酸化することにより導入される、請求項４〜請求項６のいずれか１項に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項８】
前記アニール工程におけるアニール温度は、１７００℃以上１８００℃以下である、請求項４〜請求項７のいずれか１項に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項９】
前記エピタキシャル層の厚さは、５０μｍ以上１００μｍ以下である、請求項１〜請求項８のいずれか１項に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項１０】
前記炭化珪素層の厚さは、１００μｍ以上である、請求項１〜請求項８のいずれか１項に記載の炭化珪素エピタキシャル基板の製造方法。
【請求項１１】
炭化珪素基板と、前記炭化珪素基板上にエピタキシャル成長させられた炭化珪素層とを備え、
前記炭化珪素層は、Ｚ1/2センターを含み、
前記炭化珪素層の深さ方向において、Ｚ1/2センターの密度の最大値が、前記炭化珪素基板と前記炭化珪素層との界面から離れた位置にある、炭化珪素エピタキシャル基板。
【請求項１２】
前記最大値は、５×１０11ｃｍ-3以下である、請求項１１に記載の炭化珪素エピタキシャル基板。
【請求項１３】
前記炭化珪素層は、ｐ型またはｎ型の不純物をさらに含み、
前記深さ方向において、前記界面から離れた位置に前記不純物の濃度のピークがある、請求項１１または請求項１２に記載の炭化珪素エピタキシャル基板。
【請求項１４】
前記深さ方向において、前記不純物の濃度のピークが複数存在する、請求項１３に記載の炭化珪素エピタキシャル基板。
【請求項１５】
前記深さ方向において、前記不純物の濃度のピーク間隔は、５０μｍ以上１００μｍ以下である、請求項１３または請求項１４に記載の炭化珪素エピタキシャル基板。
【請求項１６】
前記炭化珪素層の厚さは、１００μｍ以上である、請求項１１〜請求項１４のいずれか１項に記載の炭化珪素エピタキシャル基板。
【請求項１７】
請求項１１〜請求項１６のいずれか１項に記載の炭化珪素エピタキシャル基板から得られた、炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板および炭化珪素半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、高い絶縁破壊電界強度を持つことから、シリコン（Ｓｉ）に代わる次世代のパワー半導体装置（「パワーデバイス」ともいう）用材料として注目されている。特にＳｉＣは間接遷移型半導体であり本来的なキャリア寿命が長いため、伝導度変調の効果が半導体装置の性能を左右する高耐圧バイポーラ半導体装置としての期待が大きい〔たとえば特開２００８−５３６６７号公報（特許文献１）、Ｈｉｙｏｓｈｉら（非特許文献１）を参照〕。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−５３６６７号公報
【非特許文献】
【０００４】
【非特許文献１】Ｔ．Ｈｉｙｏｓｈｉ  ｅｔ  ａｌ．，”Ｒｅｄｕｃｔｉｏｎ  ｏｆ  Ｄｅｅｐ  Ｌｅｖｅｌｓ  ａｎｄ  Ｉｍｐｒｏｖｅｍｅｎｔ  ｏｆ  Ｃａｒｒｉｅｒ  Ｌｉｆｅｔｉｍｅ  ｉｎ  ｎ−Ｔｙｐｅ  ４Ｈ−ＳｉＣ  ｂｙ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ”Ａｐｐｌ．  Ｐｈｙｓ．  Ｅｘｐｒｅｓｓ  ２  ０４１１０１（２００９）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣを用いたバイポーラ半導体装置には、Ｓｉでは不可能とされる１０ｋＶ以上の耐電圧を示すことが期待されている。１０ｋＶ以上の超高耐圧バイポーラ半導体装置を実現するためには、厚膜（たとえば１００μｍ以上）で、なおかつ高品質なエピタキシャル層が必要になる。しかし現状、厚膜のＳｉＣエピタキシャル層の成長には次の（ｉ）〜（ｉｉｉ）の課題があり、実用に耐え得る生産手段は未だ確立されていない。
【０００６】
（ｉ）エピタキシャル層が厚くなることは、すなわちその成長時間が長くなることを意味する。エピタキシャル層は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）炉内に設置された基板上に成長させられる。しかし成長時間が長くなると、ＣＶＤ炉の内壁にも結晶原料が堆積し、さらにそうした堆積物が成長中のエピタキシャル層上に落下して、エピタキシャル層内に異物が埋め込まれた状態となったり、あるいはその部分が成長結晶とともに脱落して穴状の表面欠陥（「ダウンフォール」とも呼ばれる）が生じたりする。ダウンフォールは半導体装置にとって致命的な欠陥であり、ＳｉＣエピタキシャル基板の歩留まりに大きく影響する。
【０００７】
（ｉｉ）ＳｉＣには多種のポリタイプが存在するが、４Ｈ形のＳｉＣ結晶（４Ｈ−ＳｉＣ）が半導体装置に最も有用と考えられている。一般にＳｉＣエピタキシャル層の成長では、異種ポリタイプ（目的とするポリタイプ以外のポリタイプ）の混入を抑制するために、わずかなオフ角を設けた基板上において原子レベルのステップからの横方向成長、いわゆるステップフロー成長が行われている。しかしステップフロー成長によって厚いエピタキシャル層を成長させる場合には、成長の速いステップが成長の遅いステップに追いつき、結合して大きな束となる、いわゆるステップバンチングの発生が避けられなくなる。ステップバンチングは、半導体装置において酸化膜の信頼性を低下させる要因となる。
【０００８】
図２７は、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、ステップバンチングが生じたエピタキシャル層１１１上にゲート酸化膜１２６とゲート電極１３２とを形成した場合を示す模式図である。図２７中の方向Ｄは、ステップフロー成長の方向を示している。図２７では、ステップバンチングによって大きな段差ＳＴが生じてしまっている。こうした段差ＳＴでは電界集中が起こり易く、ゲート酸化膜１２６の信頼性を低下させる。また段差ＳＴのテラスＴＥと側壁ＳＷとで、表出する結晶面が異なることから、その上に形成されたゲート酸化膜１２６の膜厚にも差異が生じ、それにより絶縁破壊が助長されることにもなる。一般にゲート酸化膜１２６の厚さは、たとえば５０〜６０ｎｍ程度であり、ステップバンチングによる段差（図２７中のステップ高さＨ）が１０ｎｍを超えると、実用に耐える半導体装置の製造が困難となる。
【０００９】
（ｉｉｉ）さらに厚いエピタキシャル層では、「Ｚ1/2センター」と呼ばれる炭素空孔が関連した点欠陥の存在も問題である。Ｚ1/2センターは、いわゆるライフタイムキラーであり、その密度が高くなるとキャリア寿命が短くなって、十分な伝導度変調を起こすことができず、オン抵抗の低いバイポーラ半導体装置が得られない。ＳｉＣが間接遷移型半導体であるにもかかわらず、キャリア寿命が短いのはＺ1/2センターの影響によるものと考えられている。
【００１０】
特許文献１では、イオン注入によってエピタキシャル層の表層に格子間炭素原子を導入し、加熱によって格子間炭素原子を拡散させ、Ｚ1/2センターと結合させることにより、Ｚ1/2センターを低減している。しかしながら、ＳｉＣへのイオン注入深さ、注入量には限界があり、１００μｍを超えるような厚いエピタキシャル層において、その深層に至るまで格子間炭素原子を拡散させることは困難である。
【００１１】
一方、Ｈｉｙｏｓｈｉら（非特許文献１）は、エピタキシャル層（ＳｉＣ）の表面を熱酸化してＳｉＯ2膜が生成する際、炭素原子（Ｃ）が遊離し、その一部がＳｉＣ中に拡散していること、さらにそれよりＺ1/2センターを低減できることを示している。しかし、たとえば１００μｍ以上のエピタキシャル層に同技術を適用した場合、４８時間以上に及ぶ熱処理が必要となり、生産性の低下を余儀なくされる。
【００１２】
以上の課題に鑑み、高品質で厚いエピタキシャル層を備える炭化珪素エピタキシャル基板を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る炭化珪素エピタキシャル基板の製造方法は、炭化珪素基板を準備する工程と、炭化珪素基板上に炭化珪素層を形成する工程と、を備える。この製造方法は、炭化珪素層を形成する工程において、エピタキシャル層を成長させる工程と、当該エピタキシャル層の表面を研磨する工程と、を２回以上繰り返す。
【００１４】
本発明の他の一態様に係る炭化珪素エピタキシャル基板の製造方法は、炭化珪素基板を準備する工程と、炭化珪素基板上に炭化珪素層を形成する工程と、を備える。この製造方法は、炭化珪素層を形成する工程において、エピタキシャル層を成長させる工程と、当該エピタキシャル層にカーボンを導入する工程と、を２回以上繰り返し、カーボンを拡散させるアニール工程を１回以上行う。
【００１５】
本発明の一態様に係る炭化珪素エピタキシャル基板は、炭化珪素基板と、炭化珪素基板上にエピタキシャル成長させられた炭化珪素層とを備える。炭化珪素層は、Ｚ1/2センターを含む。炭化珪素層の深さ方向において、Ｚ1/2センターの密度の最大値が、炭化珪素基板と炭化珪素層との界面から離れた位置にある。
【発明の効果】
【００１６】
上記によれば、高品質で厚いエピタキシャル層を備える炭化珪素エピタキシャル基板が提供される。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様に係る炭化珪素エピタキシャル基板の製造方法に含まれる第１の製造方法の概略を示すフローチャートである。
【図２】本発明の一態様に係る炭化珪素エピタキシャル基板の製造方法に含まれる第２の製造方法の概略を示すフローチャートである。
【図３】本発明の一態様に係る炭化珪素エピタキシャル基板の製造方法に含まれる第３の製造方法の概略を示すフローチャートである。
【図４】準備工程を図解する模式的な断面図である。
【図５】第１の製造方法の一部を図解する模式的な断面図である。
【図６】第１の製造方法の一部を図解する模式的な断面図である。
【図７】第１の製造方法の一部を図解する模式的な断面図である。
【図８】第１の製造方法の一部を図解する模式的な断面図である。
【図９】第１の製造方法に係る炭化珪素エピタキシャル基板の構成の一例を示す模式的な断面図である。
【図１０】第２の製造方法の一部を図解する模式的な断面図である。
【図１１】第２の製造方法の一部を図解する模式的な断面図である。
【図１２】第２の製造方法の一部を図解する模式的な断面図である。
【図１３】第２の製造方法の一部を図解する模式的な断面図である。
【図１４】第２の製造方法の一部を図解する模式的な断面図である。
【図１５】第２の製造方法の一部を図解する模式的な断面図である。
【図１６】第２の製造方法に係る炭化珪素エピタキシャル基板の構成の一例を示す模式的な断面図である。
【図１７】第３の製造方法の一部を図解する模式的な断面図である。
【図１８】第３の製造方法の一部を図解する模式的な断面図である。
【図１９】第３の製造方法の一部を図解する模式的な断面図である。
【図２０】第３の製造方法の一部を図解する模式的な断面図である。
【図２１】第３の製造方法に係る炭化珪素エピタキシャル基板の構成の一例を示す模式的な断面図である。
【図２２】本発明の一態様に係る炭化珪素エピタキシャル基板の構成の一例を示す模式図である。
【図２３】本発明の一態様に係る炭化珪素エピタキシャル基板の炭化珪素層におけるＺ1/2センターの深さ方向の密度の推移の一例を示すグラフである。
【図２４】本発明の一態様に係る炭化珪素エピタキシャル基板の炭化珪素層における不純物の深さ方向の濃度の推移の一例を示すグラフである。
【図２５】本発明の一態様に係る炭化珪素半導体装置の構成の一例を示す模式的な断面図である。
【図２６】本発明の一態様に係る炭化珪素半導体装置における伝導度変調を図解する模式図である。
【図２７】ステップフローバンチングを図解する模式図である。
【発明を実施するための形態】
【００１８】
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。
【００１９】
本発明の一態様に係る炭化珪素エピタキシャル基板の製造方法は、
〔１〕炭化珪素基板を準備する工程（Ｓ１００）と、炭化珪素基板上に炭化珪素層を形成する工程（Ｓ２０１，Ｓ２０３）と、を備える。炭化珪素層を形成する工程（Ｓ２０１，Ｓ２０３）において、エピタキシャル層を成長させる工程（Ｓ１）と、当該エピタキシャル層の表面を研磨する工程（Ｓ４）と、を２回以上繰り返す。
【００２０】
この製造方法では、ＳｉＣエピタキシャル層を連続して成長させるのではなく、断続的に、数段階に分けて成長させる。すなわち、所定の厚さの第１のエピタキシャル層１１Ａを成長させた後（図５を参照）、一旦成長を中断し、第１のエピタキシャル層１１Ａの表面を研磨して、表面に付着した異物およびダウンフォール等の表面欠陥４を除去し（図６を参照）、さらにその上に第２のエピタキシャル層１１Ｂを成長させる（図７を参照）、この一連の工程（Ｓ２１）を繰り返して厚膜のＳｉＣ層１１を成長させるのである。この方法によれば、厚さが１００μｍ以上のエピタキシャル層であっても、実用に耐え得る品質を維持したまま成長させることができる。
【００２１】
〔２〕上記〔１〕の研磨する工程において、エピタキシャル層の表面が化学機械研磨または機械研磨により研磨されることが好ましい。化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）また機械研磨（Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＭＰ）によれば、ダウンフォールのような大きな表面欠陥も除去することができるからである。
【００２２】
〔３〕上記〔１〕の研磨する工程において、エピタキシャル層が１μｍ以上研磨されることが好ましい。各エピタキシャル層の表面を１μｍ以上研磨することにより、各エピタキシャル層の表面においてステップバンチングを小さくすることができ、ステップバンチングが大きく成長することを抑制することができる。その結果、ＳｉＣ層１１の最表面においてステップバンチングによる段差を１０ｎｍ未満に抑えることができる。
【００２３】
〔４〕上記〔１〕の炭化珪素層を形成する工程（Ｓ２０３）において、エピタキシャル層にカーボンを導入する工程（Ｓ２）と、カーボンを拡散させるアニール工程（Ｓ３）と、をそれぞれ１回以上さらに行うことが好ましい。
【００２４】
上記〔１〕の製造方法において、ＳｉＣ層に含まれる各エピタキシャル層のうち、少なくとも１層にカーボン６を導入し、アニールによって拡散させることにより、ＳｉＣ層に含まれるＺ1/2センター２を低減することができる。ここでカーボンを導入する工程（Ｓ２）は各エピタキシャル層に対して行ってもよいし、最上層（図２１では第３のエピタキシャル層１３Ｃ）だけに対して行ってもよい。またアニール工程（Ｓ３）は、カーボンを導入する度に行ってもよいし、最後に一度にまとめて行ってもよい。
【００２５】
本発明の他の一態様に係る炭化珪素エピタキシャル基板の製造方法は、
〔５〕炭化珪素基板を準備する工程（Ｓ１００）と、炭化珪素基板上に炭化珪素層を形成する工程（Ｓ２０２）と、を備える。炭化珪素層を形成する工程（Ｓ２０２）において、エピタキシャル層を成長させる工程（Ｓ１）と、当該エピタキシャル層にカーボンを導入する工程（Ｓ２）と、を２回以上繰り返し、カーボンを拡散させるアニール工程（Ｓ３）を１回以上行う。
【００２６】
この製造方法でもＳｉＣエピタキシャル層を連続して成長させるのではなく、断続的に、数段階に分けて成長させる。さらにそれらのうち少なくとも２つのエピタキシャル層、好ましくはすべてのエピタキシャル層に、カーボン６を導入し、アニールによって拡散させる。この方法によれば、ＳｉＣ層の表層から深層に亘ってＺ1/2センター２を低減することができる。よって、この方法により得られたＳｉＣエピタキシャル基板は、超高耐圧バイポーラ半導体装置の要求特性に適う。
【００２７】
〔６〕上記〔４〕または〔５〕では、少なくとも最上層となるべきエピタキシャル層に対して、カーボンを導入する工程（Ｓ２）が行われることが好ましい。少なくとも最上層にカーボンを導入することにより、Ｚ1/2センター２を低減することができるからである。さらにより好ましくは、すべてのエピタキシャル層に対してカーボンを導入する工程（Ｓ２）が行われる。Ｚ1/2センター２をいっそう低減することができるからである。
【００２８】
〔７〕上記〔４〕〜〔６〕のカーボンを導入する工程（Ｓ２）において、カーボン６がイオン注入により導入されるか、あるいはエピタキシャル層の一部を熱酸化することにより導入されることが好ましい。イオン注入によれば、エピタキシャル層に、容易にカーボンを導入することができる。またあるいはエピタキシャル層の一部（たとえば表面）を熱酸化してＳｉＯ2を生成することにより、前述したようにＳｉＣからカーボンが遊離し、その結果として、カーボンをエピタキシャル層に導入することができる。
【００２９】
〔８〕上記〔４〕〜〔７〕のアニール工程（Ｓ３）におけるアニール温度は、１７００℃以上１８００℃以下が好ましい。カーボン６をいっそう確実に拡散させることができるからである。
【００３０】
〔９〕上記〔１〕〜〔８〕のエピタキシャル層の厚さは、５０μｍ以上１００μｍ以下が好ましい。こうした間隔でエピタキシャル成長を区切って、研磨あるいはカーボン導入を行うことにより、厚いエピタキシャル層の生産性を向上させることができる。
【００３１】
〔１０〕上記〔１〕〜〔８〕の炭化珪素層の厚さは、１００μｍ以上が好ましい。１００μｍ以上で、かつ表面欠陥および点欠陥が低減されたＳｉＣ層は、超高耐圧バイポーラ半導体装置の要求特性に適うからである。
【００３２】
本発明の一態様に係る炭化珪素エピタキシャル基板は、
〔１１〕炭化珪素基板１０と、炭化珪素基板１０上にエピタキシャル成長させられた炭化珪素層とを備える。炭化珪素層は、Ｚ1/2センター２を含む。炭化珪素層の深さ方向において、Ｚ1/2センター２の密度の最大値Ｐｚが、炭化珪素基板１０と炭化珪素層との界面から離れた位置にある。
【００３３】
このＳｉＣエピタキシャル基板は、たとえば上記〔４〕または〔５〕の製造方法によって得られたものである。そのためＳｉＣ層は、段階的なエピタキシャル成長およびカーボン導入に由来する構成を含んでいる。
【００３４】
図２３はＳｉＣ層（第３のＳｉＣ層１３）の深さ方向におけるＺ1/2センター２の密度の推移を示すグラフである。図２３中、横軸はＳｉＣ層の深さ方向（図２１中、第３のＳｉＣ層１３の表面からＳｉＣ基板１０へと向かう方向）を示しており、縦軸はＺ1/2センター２の密度を示している。図２３中の曲線ＣＬ１は、上記〔１１〕におけるＺ1/2センター２の密度の推移を示し、曲線ＣＬ２は、たとえば特許文献１の方法により得られたＳｉＣ層のＺ1/2センター２の密度の推移を示している。
【００３５】
曲線ＣＬ２では、ＳｉＣ層の表層近傍でＺ1/2センターが低減されているものの、深い位置になる程その密度は増加しており、ＳｉＣ基板とＳｉＣ層との界面において密度が最大となっている。こうしたエピタキシャル層では、十分な伝導度変調が期待できない。これに対して曲線ＣＬ１では、Ｚ1/2センター２の密度の最大値ＰｚがＳｉＣ基板１０とＳｉＣ層（第３のＳｉＣ層１３）との界面から離れた位置にある。これは、最上層（第３のエピタキシャル層１３Ｃ）以外の層（第１のエピタキシャル層１３Ａおよび第２のエピタキシャル層１３Ｂの少なくともいずれか一方）にもカーボン６が導入され、アニールによる拡散が行われたからである。このＳｉＣ層では、中層から深層付近においてもＺ1/2センター２の密度が低いことから、超高耐圧バイポーラ半導体装置に適う伝導度変調の効果が期待できる。
【００３６】
〔１２〕上記〔１１〕の最大値Ｐｚは５×１０11ｃｍ-3以下が好ましい。伝導度変調の効果をさらに大きくできるからである。
【００３７】
〔１３〕上記〔１１〕または〔１２〕の炭化珪素層は、ｐ型またはｎ型の不純物をさらに含み、炭化珪素層の深さ方向において、炭化珪素基板１０と炭化珪素層との界面から離れた位置に当該不純物の濃度のピークＰｄがあることが好ましい。
【００３８】
不純物（ドーパント）の導入を伴うエピタキシャル成長では、成長の初期から成長が安定化するまでの間、不純物の濃度を若干高くせざるを得ない。そのため段階的なエピタキシャル成長を行った場合には、エピタキシャル層の深さ方向に成長を中断したときに対応して不純物のピークが生じることになる。したがって、段階的なエピタキシャル成長が行われていれば、ＳｉＣ基板１０とＳｉＣ層（第３のＳｉＣ層１３）との界面から離れた位置に不純物のピークが少なくとも１つ存在することになる（図２４を参照）。ここでｐ型の不純物とは、たとえばアルミニウム（Ａｌ）等であり、ｎ型の不純物とは、たとえば窒素（Ｎ）等である。
【００３９】
〔１４〕上記〔１３〕の深さ方向において、不純物の濃度のピークが複数存在することが好ましい。
【００４０】
不純物濃度のピーク数は、エピタキシャル成長を多段階としたことに対応する。よって当該ピークが複数存在することは、エピタキシャル成長時に、所定の厚さのエピタキシャル層を成長させた後、一旦成長が中断され、さらにその上にエピタキシャル層を成長させる、一連の工程が繰り返されたことを示している。こうした段階的なエピタキシャル成長であれば、その都度ダウンフォール等の表面欠陥を除去する、あるいはステップバンチングを小さくするための研磨加工を行うこともできる。
【００４１】
〔１５〕上記〔１３〕または〔１４〕の深さ方向において、不純物の濃度のピーク間隔は５０μｍ以上１００μｍ以下が好ましい。
【００４２】
不純物の濃度のピーク間隔が５０μｍ以上１００μｍ以下であるとは、たとえば第３のＳｉＣ層１３が５０μｍ以上１００μｍ以下のエピタキシャル層を複数含んでいることを示している。こうしたＳｉＣ層は、前述のように生産性が高く、なおかつ表層から深層に亘ってＺ1/2センターが低減されたものである。
【００４３】
〔１６〕上記〔１１〕〜〔１４〕において炭化珪素層の厚さは、１００μｍ以上が好ましい。超高耐圧バイポーラ半導体装置に適用できる厚いドリフト層を実現できるからである。
【００４４】
本発明の一態様に係る炭化珪素半導体装置は、
〔１７〕上記〔１１〕〜〔１６〕の炭化珪素エピタキシャル基板から得られた、炭化珪素半導体装置である。この炭化珪素半導体装置は、エピタキシャル層（第３のＳｉＣ層１３）の点欠陥が低減されていることから優れた性能を発揮する。とりわけバイポーラ半導体装置の場合には、ドリフト層（第３のＳｉＣ層１３）の厚さに依存して高い耐電圧を示しつつ、十分な伝導度変調により低いオン抵抗を示すことができる。
【００４５】
[本発明の実施形態の詳細]
以下、本発明の一実施形態（以下「本実施形態」とも記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
【００４６】
〔第１の実施形態：炭化珪素エピタキシャル基板の製造方法〕
第１の実施形態は、ＳｉＣ単結晶基板と、その上にエピタキシャル成長させられたＳｉＣ層とを備えるＳｉＣエピタキシャル基板の製造方法である。かかる製造方法には、以下の第１の製造方法、第２の製造方法および第３の製造方法が包含される。
【００４７】
〔１．第１の製造方法〕
図１は、第１の製造方法の概略を示すフローチャートである。図１を参照して第１の製造方法は、準備工程（Ｓ１００）と、第１のＳｉＣ層形成工程（Ｓ２０１）とを備える。第１の製造方法では、第１のＳｉＣ層形成工程（Ｓ２０１）において、エピタキシャル成長工程（Ｓ１）と、研磨工程（Ｓ４）とを含む一連の工程（Ｓ２１）が２回以上繰り返される。ここで図１では、繰り返し回数を３回とする例を示しているが、その回数は２回以上である限り、特に制限されるものではない。ただし、生産性（スループット）を考慮すると繰り返し回数は好ましくは１０回以下程度あり、より好ましくは５回以下程度である。この繰り返し回数については、後述する第２、第３の製造方法についても同様である。
【００４８】
第１の製造方法は、所定の厚さのエピタキシャル層を成長させた後、その表面を研磨することにより、表面に付着した異物あるいはダウンフォール等の表面欠陥を除去し、さらにステップバンチングによる段差を小さくする。これを繰り返して高品質（表面欠陥フリー、ステップバンチングフリー）でかつ厚いエピタキシャル層（第１のＳｉＣ層１１）を製造するものである。こうして得られた第１のＳｉＣ層１１は、異物混入および表面欠陥が少なく、さらにステップバンチングによる表面荒れも小さいため、バイポーラ、ユニポーラを問わず、あらゆる半導体装置に有用である。以下、各工程について説明する。
【００４９】
〔準備工程（Ｓ１００）〕
図４を参照して準備工程（Ｓ１００）では、主表面ＭＳを有するＳｉＣ基板１０（ウエハ）が準備される。ＳｉＣ基板１０は、たとえば単結晶インゴットをスライスすることにより準備され得る。スライスには、たとえばワイヤーソーが使用される。ＳｉＣのポリタイプは４Ｈ−ＳｉＣが望ましい。絶縁破壊電界強度が高いからである。ＳｉＣ基板１０の面方位（主表面ＭＳの面方位）は、たとえば｛０００１｝面である。さらにＳｉＣ基板１０は、｛０００１｝面から数度のオフ角を有する、すなわち主表面ＭＳが｛０００１｝面から数度傾けられていることが望ましい。ステップフロー成長によりポリタイプの制御を行うためである。ＳｉＣ基板１０のオフ角は、好ましくは１°以上８°以下であり、より好ましくは２°以上７°以下であり、特に好ましくは３°以上５°以下である。オフ方向は、たとえば＜１１−２０＞方向である。
【００５０】
〔第１のＳｉＣ層形成工程（Ｓ２０１）〕
図１を参照して第１のＳｉＣ層形成工程（Ｓ２０１）では、エピタキシャル成長工程（Ｓ１）と、研磨工程（Ｓ４）とを含む一連の工程（Ｓ２１）が２回以上繰り返される。以下図を参照しながら各工程について説明する。
【００５１】
〔エピタキシャル成長工程（Ｓ１）〕
先ず図５を参照して、ＳｉＣ基板１０上に第１のエピタキシャル層１１Ａを成長させる。第１のエピタキシャル層１１Ａは、たとえばＣＶＤ法によって成長させられる。たとえば、原料ガスとしてシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）、キャリアガスとして水素（Ｈ2）を用い、１４００℃〜１７００℃程度の温度下で、ステップフロー成長が行われる。またこのとき窒素（Ｎ）もしくはリン（Ｐ）等の不純物（ドーパント）が導入されることもある。
【００５２】
第１のエピタキシャル層１１Ａの厚さは、目的とする第１のＳｉＣ層１１の厚さにもよるが、たとえば５０μｍ以上１００μｍ以下が好ましい。５０μｍ未満では生産性が低く、１００μｍを超えると異物混入を十分に抑制できない場合もあり得るからである。第１のエピタキシャル層１１Ａの厚さは、より好ましくは６０μｍ以上９０μｍ以下であり、特に好ましくは７０μｍ以上８０μｍ以下である。
【００５３】
〔研磨工程（Ｓ４）〕
図５を参照して、成長後の第１のエピタキシャル層１１Ａには、ダウンフォールをはじめとする表面欠陥４、Ｚ1/2センター２（点欠陥）等が生成され得る。また大きなステップバンチングにより、その表面が荒れていることもあり得る。そこで第１のエピタキシャル層１１Ａの表面を研磨することにより、図６に示すように表面欠陥４を除去し、ステップバンチングによる段差を小さくする。ここで点欠陥の除去については、後述する第２の製造方法において詳しく述べる。
【００５４】
研磨手段には、たとえばＣＭＰまたはＭＰを使用することができる。ＣＭＰには、たとえばコロイダルシリカスラリーを使用することができる。研磨量は、１μｍ以上が好ましい。これにより第１のＳｉＣ層１１の最表面において、ステップバンチングによる段差を１０ｎｍ未満に抑えることができるからである。研磨量は、より好ましくは２μｍ以上であり、特に好ましくは３μｍ以上である。研磨量の上限は特に制限されるものではないが、スループットを考慮すると、たとえば１０μｍ以下である。
【００５５】
次いで図７を参照して、研磨後の第１のエピタキシャル層１１Ａの表面上に、第２のエピタキシャル層１１Ｂが成長させられる（Ｓ１）。研磨後の第１のエピタキシャル層１１Ａの表面では、表面欠陥４が除去され、さらにステップバンチングによる段差が小さくなっていることから、第２のエピタキシャル層１１Ｂもステップフロー成長により安定的に成長させることができる。その後、図８に示すように、第２のエピタキシャル層１１Ｂの表面も研磨される。これにより第２のエピタキシャル層１１Ｂの表面欠陥４が除去され、ステップバンチングによる段差が小さくなる。
【００５６】
第１の製造方法では、エピタキシャル成長工程（Ｓ１）と、研磨工程（Ｓ４）とを含む一連の工程（Ｓ２１）がさらにもう１回繰り返される。すなわち第１の製造方法では、当該一連の工程（Ｓ２１）が合計で３回繰り返される。これにより、図９に示す、第１のエピタキシャル層１１Ａ、第２のエピタキシャル層１１Ｂおよび第３のエピタキシャル層１１Ｃを含む第１のＳｉＣ層１１が形成される。
【００５７】
第１のＳｉＣ層１１の厚さ（各エピタキシャル層の合計厚さ）は、１００μｍ以上が好ましい。半導体装置の耐圧性能に資するためである。またスループットを考慮すると、第１のＳｉＣ層１１の厚さは、たとえば４００μｍ以下である。さらに超高耐圧バイポーラ半導体装置をターゲットとする場合には、第１のＳｉＣ層１１の厚さは、２００μｍ以上３００μｍ以下が好ましい。なお第１のＳｉＣ層１１を構成する各層（第１のエピタキシャル層１１Ａ等）の厚さは、すべて同じであってもよいし、それぞれ異なっていてもよい。
【００５８】
〔２．第２の製造方法〕
図２は、第２の製造方法の概略を示すフローチャートである。図２を参照して第２の製造方法は、準備工程（Ｓ１００）と、第２のＳｉＣ層形成工程（Ｓ２０２）とを備える。第２の製造方法では、第２のＳｉＣ層形成工程（Ｓ２０２）において、エピタキシャル成長工程（Ｓ１）と、カーボン導入工程（Ｓ２）とを含む一連の工程（Ｓ２２）が２回以上繰り返される。さらにカーボンを拡散させるアニール工程（Ｓ３）が少なくとも１回行われる。
【００５９】
第２の製造方法は、第１の製造方法と同じくエピタキシャル層を２回以上に分けて段階的に成長させ、最上層より下に形成されたエピタキシャル層のうち少なくとも１層にカーボン６を導入しアニールを行って、導入されたカーボン６を第２のＳｉＣ層１２中に拡散させるものである。拡散させられたカーボン６はＺ1/2センター２（点欠陥）と結合し、これを消滅させる。
【００６０】
第２の製造方法によれば、たとえば第２のＳｉＣ層１２が１００μｍを超える厚いエピタキシャル層であったとしても、表層のみならず中層から深層にかけても、ライフタイムキラーであるＺ1/2センター２を低減することができる（図１６を参照）。したがって第２の製造方法により得られた第２のＳｉＣ層１２は、キャリア寿命が重要となるバイポーラ半導体装置に適している。以下、各工程について説明するが、第２の製造方法における準備工程（Ｓ１００）およびエピタキシャル成長工程（Ｓ１）は、第１の製造方法において既に説明した内容と同じであるので、重複する部分の説明は省略する。
【００６１】
〔第２のＳｉＣ層形成工程（Ｓ２０２）〕
図２を参照して第２のＳｉＣ層形成工程（Ｓ２０２）では、エピタキシャル成長工程（Ｓ１）と、カーボン導入工程（Ｓ２）と、アニール工程（Ｓ３）とを含む一連の工程（Ｓ２２）が２回以上繰り返される。
【００６２】
ここでアニール工程（Ｓ３）は、カーボンを導入する度に行ってもよいし、最上層が形成された後に一度にまとめて行ってもよい。なぜなら、エピタキシャル層を成長させる際（Ｓ１）の加熱によって、前のエピタキシャル層に導入されたカーボン６をある程度拡散させることができるからである。ただし、カーボン６を導入する度にアニール工程（Ｓ３）を行うことがより好ましい。カーボン６をより確実に拡散させるためである。
【００６３】
また本実施形態では、カーボンを導入する工程（Ｓ２）が２回以上繰り返されるが、少なくとも最上層に対してカーボンを導入する工程が行われることが望ましい。最上層、および最上層の下に形成された少なくとも１層において点欠陥を低減することにより、深さ方向の広い範囲に亘って点欠陥が低減されたＳｉＣ層を形成することができるからである。
【００６４】
〔カーボンを導入する工程（Ｓ２）〕
図１０を参照して、成長後の第１のエピタキシャル層１２Ａにカーボン６が導入される。カーボンの導入手段には、たとえば熱酸化またはイオン注入を用いることができる。熱酸化を行う場合、その条件は、たとえば酸素雰囲気下、１１００℃〜１３００℃（好ましくは１２００℃以上１３００℃以下）で、５分間〜２４時間（好ましくは１時間〜１０時間）程度とすることができる。ＳｉＣの酸化により生じた酸化膜（ＳｉＯ2）はエッチングによって除去してもよい。
【００６５】
イオン注入を行う場合、その条件は、たとえば注入エネルギーを１０ｋｅＶ〜１ＭｅＶ（好ましくは１０ｋｅＶ以上３００ｋｅＶ以下）程度、ドーズ量を１×１０12〜１×１０15ｃｍ-2（好ましくは５×１０12〜５×１０14ｃｍ-2）程度とすることができる。
【００６６】
〔アニール工程（Ｓ３）〕
アニール工程（Ｓ３）では、第１のエピタキシャル層１２Ａに対してアニールが行われる。これにより、カーボン６が第１のエピタキシャル層１２Ａ内に拡散し（図１１を参照）、Ｚ1/2センターと結合して、これを消滅させる（図１２を参照）。アニール温度は、たとえば１４００℃以上１９００℃以下程度であり、好ましくは１５００℃以上１８００℃以下であり、より好ましくは１６００℃以上１８００℃以下、特に好ましくは１７００℃以上１８００℃以下である。アニール時間は、たとえば１時間〜５時間程度であり、好ましくは１０分間〜３時間程度である。
【００６７】
その後、同様にエピタキシャル成長工程（Ｓ１）と、カーボン導入工程（Ｓ２）と、アニール工程（Ｓ３）とを含む一連の工程（Ｓ２２）が繰り返され（図１３〜図１５を参照）、Ｚ1/2センターが低減された第２のエピタキシャル層１２Ｂが形成される。
【００６８】
第２の製造方法では、エピタキシャル成長工程（Ｓ１）と、カーボン導入工程（Ｓ２）と、アニール工程（Ｓ３）とを含む一連の工程（Ｓ２２）がさらにもう１回繰り返される。すなわち第２の製造方法では、当該一連の工程（Ｓ２２）が合計で３回繰り返される。これにより、図１６に示す、第１のエピタキシャル層１２Ａ、第２のエピタキシャル層１２Ｂおよび第３のエピタキシャル層１２Ｃを含む第２のＳｉＣ層１２が形成される。第２のＳｉＣ層１２の厚さならびに各エピタキシャル層の厚さは、前述した第１のＳｉＣ層１１と同様である。
【００６９】
〔３．第３の製造方法〕
第３の製造方法は、前述した第１および第２の製造方法の構成を同時に含むものである。図３は、第３の製造方法の概略を示すフローチャートである。図３を参照して第３の製造方法は、準備工程（Ｓ１００）と、第３のＳｉＣ層形成工程（Ｓ２０３）とを備える。第３の製造方法では、第３のＳｉＣ層形成工程（Ｓ２０３）において、エピタキシャル成長工程（Ｓ１）と、カーボン導入工程（Ｓ２）と、アニール工程（Ｓ３）と、研磨工程（Ｓ４）とを含む一連の工程（Ｓ２３）が２回以上繰り返される。ただし、カーボン導入工程（Ｓ２）とアニール工程（Ｓ３）とは、それぞれ１回以上であればよい。少なくとも１層のエピタキシャル層にカーボンを導入し、アニールによって拡散させることにより、点欠陥を低減できるからである。
【００７０】
また第２の製造方法と同じく、各エピタキシャル層にカーボンを導入する場合、その都度、アニール工程（Ｓ３）を実施してもよいし、最上層が形成された後に、一度にまとめてアニール工程（Ｓ３）を実施してもよい。またこのように、最後に一度にまとめてアニール工程（Ｓ３）を実施する態様を考慮すると、少なくとも最上層にカーボンが導入されていることが望ましい。
【００７１】
第３の製造方法によれば、異物混入および表面欠陥が少なく、ステップバンチングによる段差が小さく、かつ点欠陥が低減された第３のＳｉＣ層１３（図２１参照）が製造される。さらにこの方法によれば、カーボン導入時（熱酸化時あるいはイオン注入時）に生成されたダメージ層を研磨によって除去することもできることから、結晶品質をいっそう高めることができる。第３の製造方法における準備工程（Ｓ１００）、ならびにエピタキシャル成長工程（Ｓ１）〜研磨工程（Ｓ４）は、第１および第２の製造方法において既に説明した内容と同じであるので、重複する部分の説明は省略する。
【００７２】
〔第３のＳｉＣ層形成工程（Ｓ２０３）〕
図３を参照して第３のＳｉＣ層形成工程（Ｓ２０３）では、エピタキシャル成長工程（Ｓ１）と、カーボン導入工程（Ｓ２）と、アニール工程（Ｓ３）と、研磨工程（Ｓ４）とを含む一連の工程（Ｓ２３）が２回以上繰り返される。
【００７３】
先ず図１７を参照してＳｉＣ基板１０上に第１のエピタキシャル層１３Ａが形成される（Ｓ１）。続いて図１７を参照して第１のエピタキシャル層１３Ａにカーボン６が導入される（Ｓ２）。図１８および図１９を参照して導入されたカーボン６はアニールによって拡散させられ、Ｚ1/2センターと結合して、これを消滅させる（Ｓ３）。さらに第３の製造方法では、図２０を参照してアニール後の第１のエピタキシャル層１３Ａの表面を研磨する（Ｓ４）。これにより第１のエピタキシャル層１３Ａにおいて、カーボン導入に伴うダメージ層ならびに表面に付着した異物を除去するとともに、ステップバンチングによる段差を小さくすることができる。
【００７４】
その後、同様に一連の工程（Ｓ２３）を２回繰り返すことにより、図２１に示す第１のエピタキシャル層１３Ａ、第２のエピタキシャル層１３Ｂおよび第３のエピタキシャル層１３Ｃを含む第３のＳｉＣ層１３が形成される。第３のＳｉＣ層１３の厚さならびに各エピタキシャル層の厚さは、前述した第１のＳｉＣ層１１等と同様である。
【００７５】
〔第２の実施形態：炭化珪素エピタキシャル基板〕
第２の実施形態は、ＳｉＣエピタキシャル基板である。図２２は第２の実施形態に係るＳｉＣエピタキシャル基板（ウエハ）の構成の一例を示す模式図である。図２２を参照してＳｉＣエピタキシャル基板１００は、ＳｉＣ基板１０と、ＳｉＣ基板１０上にエピタキシャル成長させられた第３のＳｉＣ層１３とを備えている。ＳｉＣエピタキシャル基板１００の口径は、好ましくは１００ｍｍ以上（たとえば４インチ以上）であり、より好ましくは１５０ｍｍ以上（たとえば６インチ以上）である。
【００７６】
ＳｉＣエピタキシャル基板１００は、典型的には前述した第３の製造方法によって得られたものである。そのため第３のＳｉＣ層１３中には、異物混入に由来する欠陥が少なく、結晶品質が高い。また第３のＳｉＣ層１３の表面はステップバンチングフリーであることから、この上に酸化膜を形成した場合に、当該酸化膜において高い信頼性が期待できる。したがってＳｉＣエピタキシャル基板１００は、ユニポーラ、バイポーラを問わず、あらゆる半導体装置に有用である。
【００７７】
さらに第３のＳｉＣ層１３はＺ1/2センター２を含むものの、その量が表層から深層に亘って低減されている。よって高耐圧バイポーラ半導体装置用として特に好適である。第３のＳｉＣ層１３の厚さは、好ましくは１００μｍ以上４００μｍ以下であり、より好ましくは２００μｍ以上３００μｍ以下である。
【００７８】
第３のＳｉＣ層１３の深さ方向におけるＺ1/2センター２の分布は、たとえばＤＬＴＳ（Ｄｅｅｐ  Ｌｅｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって測定することができる。図２３は、第３のＳｉＣ層１３の深さ方向におけるＺ1/2センター２の密度の推移（曲線ＣＬ１）を示すグラフである。図２３の横軸は第３のＳｉＣ層１３の深さ方向における位置を示し、縦軸は各深さ位置におけるＺ1/2センター２の密度を示している。
【００７９】
図２３の曲線ＣＬ１を参照して、第３のＳｉＣ層１３では、その深さ方向においてＺ1/2センター２の密度の最大値Ｐｚが、ＳｉＣ基板１０と第３のＳｉＣ層１３との界面から離れた位置にある。これは、第３のＳｉＣ層１３を形成する際に、第１のエピタキシャル層１３Ａおよび第２のエピタキシャル層１３Ｂにもカーボン導入工程（Ｓ２）が行われているからである。これに対して、厚いＳｉＣ層の表層のみにカーボン導入が行われている場合には、曲線ＣＬ２に示すように、Ｚ1/2センター２の密度の最大値は、ＳｉＣ基板とＳｉＣ層との界面に現れることになり、その値は最大値Ｐｚよりも大きいものとなる。
【００８０】
最大値Ｐｚは、５×１０11ｃｍ-3以下が好ましい。キャリア寿命をいっそう長くできるからである。最大値Ｐｚは、より好ましくは４×１０11ｃｍ-3以下であり、特に好ましくは３×１０11ｃｍ-3以下である。キャリア寿命の観点から最大値Ｐｚは小さいほど好ましいものではあるが、半導体装置のスイッチング特性も考慮に含めるならば、１×１０10ｃｍ-3以上が好ましい。
【００８１】
また第３のＳｉＣ層１３は、段階的なエピタキシャル成長によって形成されていることから、それに由来する構成も有している。図２４は、第３のＳｉＣ層１３の深さ方向において、ｐ型またはｎ型の不純物（ドーパント）の濃度の推移を示すグラフである。図２４を参照して、第３のＳｉＣ層１３の深さ方向において、ｐ型またはｎ型の不純物（ドーパント）の濃度のピークが複数あり、それらのうちの少なくとも１つは、ＳｉＣ基板１０と第３のＳｉＣ層１３との界面から離れた位置にある。これは、エピタキシャル成長の初期ではドーパントの濃度が若干高くなるからである。これに対して連続的なエピタキシャル成長が行われた場合には、深さ方向における不純物のピークは、通常１つであり、その位置はＳｉＣ基板とＳｉＣ層との界面近傍となる。
【００８２】
ここでｐ型の不純物とは、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）等であり、ｎ型の不純物とは、たとえば窒素（Ｎ）、リン（Ｐ）等である。深さ方向における不純物の濃度の推移は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）法によって測定することができる。
【００８３】
また不純物のピーク間隔は、段階的にエピタキシャル成長を行った際の各エピタキシャル層の厚さに対応している。よって、かかるピーク間隔は、エピタキシャル成長工程（Ｓ１）の説明において述べた各エピタキシャル層の厚さと同じく、好ましくは５０μｍ以上１００μｍ以下であり、より好ましくは６０μｍ以上９０μｍ以下であり、特に好ましくは７０μｍ以上８０μｍ以下である。
【００８４】
〔第３の実施形態：炭化珪素半導体装置〕
第３の実施形態は、第２の実施形態のＳｉＣエピタキシャル基板から得られたＳｉＣ半導体装置である。図２５は第３の実施形態に係るＳｉＣ半導体装置の構成の一例を示す模式的な断面図である。図２５に示すＳｉＣ半導体装置１０００は、プレーナ形ＰｉＮダイオードである。ＳｉＣ半導体装置１０００は、ＳｉＣ基板１０と、その上にエピタキシャル成長させられた第３のＳｉＣ層１３とを備える。第３のＳｉＣ層１３には、段階的に成長させられた第１のエピタキシャル層１３Ａ、第２のエピタキシャル層１３Ｂおよび第３のエピタキシャル層１３Ｃが含まれている。
【００８５】
第３のＳｉＣ層１３はドリフト層として機能する。第３のＳｉＣ層１３内には、ｐ+領域２２およびＪＴＥ領域２４が、たとえばイオン注入により形成されている。ＪＴＥ領域２４はｐ型領域であり、ｐｎ接合端部の電界集中を緩和するためものである。また第３のＳｉＣ層１３上には酸化膜２６およびアノード電極３２が設けられており、ＳｉＣ基板１０の第３のＳｉＣ層１３と接する側とは反対側には、カソード電極３４が設けられている。
【００８６】
図２６は、ＳｉＣ半導体装置１０００（ＰｉＮダイオード）における伝導度変調を図解する模式図である。装置の耐電圧を高めるためには、第３のＳｉＣ層１３（ｎ-領域）の厚さを大きくするとともに、そのドーピング濃度Ｎｄ1を低くする必要がある。Ｎｄ1は、たとえば１×１０14ｃｍ-3程度である。このときｐ+領域２２のドーピング濃度Ｎａは、たとえば１×１０19ｃｍ-3程度であり、ＳｉＣ基板１０（ｎ+領域）のドーピング濃度Ｎｄ2は、たとえば１×１０18ｃｍ-3程度である。
【００８７】
この装置において電流通電が行われると、ｐ+領域２２から正孔（ｈ）が、ＳｉＣ基板１０（ｎ+領域）から電子（ｅ）が、それぞれ第３のＳｉＣ層１３（ｎ-領域）に注入される。このとき注入されたキャリア（正孔および電子）の拡散長が十分長ければ、第３のＳｉＣ層１３の全域に亘り、キャリア密度が本来のドーピング濃度Ｎｄ2を大きく上回って、見かけ上、第３のＳｉＣ層１３の伝導度が高まる。すなわちオン時の抵抗（オン抵抗）が低くなるのである。
【００８８】
しかしここで第３のＳｉＣ層１３内にＺ1/2センターが存在すると、アクセプタ準位とドナー準位との間に、Ｚ1/2センターに由来する欠陥準位が形成されてしまう。この欠陥準位では正孔と電子との再結合が起こり、キャリア寿命ならびに拡散長を短くさせる。そのため第３のＳｉＣ層１３内のＺ1/2センターの密度が高いと、十分な伝導度変調の効果が得られず、オン抵抗が高くなる。
【００８９】
前述のように第３のＳｉＣ層１３は第２の実施形態のＳｉＣエピタキシャル基板から得られたものである。よって第３のＳｉＣ層１３では、その深さ方向全域に亘ってＺ1/2センターの密度が低く、たとえば最大でもその密度は５×１０11ｃｍ-3以下に抑えられている。したがってＳｉＣ半導体装置１０００では、十分な伝導度変調が生起し、低オン抵抗が実現される。さらに第３のＳｉＣ層１３は、１００μｍ以上の厚いエピタキシャル層となり得ることから、非常に高い耐電圧を示すこともできる。
【００９０】
以上、ＰｉＮダイオードを例にとって本実施形態を説明したが、本実施形態はこれに限定されず、たとえばＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ）、サイリスタ等のバイポーラ半導体装置に広く適用され得る。さらに本実施形態は、たとえばＭＯＳＦＥＴ、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）等のユニポーラ半導体装置にも広く適用され得る。
【００９１】
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９２】
２  Ｚ1/2センター
４  表面欠陥
６  カーボン
１０  炭化珪素（ＳｉＣ）基板
１１  第１の炭化珪素（ＳｉＣ）層
１２  第２の炭化珪素（ＳｉＣ）層
１３  第３の炭化珪素（ＳｉＣ）層
１１Ａ，１２Ａ，１３Ａ  第１のエピタキシャル層
１１Ｂ，１２Ｂ，１３Ｂ  第２のエピタキシャル層
１１Ｃ，１２Ｃ，１３Ｃ  第３のエピタキシャル層
２２  Ｐ+領域
２４  ＪＴＥ領域
２６  酸化膜
３２  アノード電極
３４  カソード電極
１００  炭化珪素（ＳｉＣ）エピタキシャル基板
１１１  エピタキシャル層
１２６  ゲート酸化膜
１３２  ゲート電極
１０００  炭化珪素（ＳｉＣ）半導体装置
ＭＳ  主表面
Ｐｚ  最大値
Ｐｄ  ピーク
Ｄ  方向
ＳＴ  段差
ＳＷ  側壁
ＴＥ  テラス
Ｈ  ステップ高さ
【図１】
2016063190.tif 000003
【図２】
2016063190.tif 000004
【図３】
2016063190.tif 000005
【図４】
2016063190.tif 000006
【図５】
2016063190.tif 000007
【図６】
2016063190.tif 000008
【図７】
2016063190.tif 000009
【図８】
2016063190.tif 000010
【図９】
2016063190.tif 000011
【図１０】
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【図１１】
2016063190.tif 000013
【図１２】
2016063190.tif 000014
【図１３】
2016063190.tif 000015
【図１４】
2016063190.tif 000016
【図１５】
2016063190.tif 000017
【図１６】
2016063190.tif 000018
【図１７】
2016063190.tif 000019
【図１８】
2016063190.tif 000020
【図１９】
2016063190.tif 000021
【図２０】
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【図２１】
2016063190.tif 000023
【図２２】
2016063190.tif 000024
【図２３】
2016063190.tif 000025
【図２４】
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【図２５】
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【図２６】
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【図２７】
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