(57)【要約】【課題】ＤＤＳのクロック周波数を切り替えてスプリアス成分の少ない周波数信号を発生させるにあたり、柔軟にクロック周波数を切り替えることが可能な信号発生装置を提供する。【解決手段】クロック信号に基づいて動作するＤＤＳ１２は、周波数設定値に対応する周波数信号を発生させ、ＰＬＬ回路を含むクロック発生部１５は、複数の中から選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに出力する。設定値算出部２１は周波数設定値に基づき、ＤＤＳ１２のディジタル設定値を算出し、スプリアス算出部２２は選択したクロック信号によりＤＤＳ１２を動作させた場合に発生するスプリアス成分の周波数を予め算出する。選択設定部２３は、算出されたスプリアス成分の周波数と、周波数設定値とを比較した結果に基づき、ＤＤＳ１２を動作させるクロック信号のクロック周波数、及び対応するディジタル設定値の選択、設定を行う。【選択図】図１
2016063238.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に基づいて動作し、周波数設定値に対応する周波数信号を発生するＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに出力するためのＰＬＬ回路を含むクロック発生部と、
前記周波数設定値に基づき、前記複数のクロック周波数に対応した前記ＤＤＳのディジタル設定値を算出する設定値算出部と、
前記複数のクロック周波数から選択されるクロック信号により前記ＤＤＳを動作させた場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数を前記クロック周波数毎に予め算出するスプリアス算出部と、
前記スプリアス算出部にて算出されたスプリアス成分の周波数と、前記周波数設定値とを比較した結果に基づき、前記ＤＤＳを動作させるクロック信号のクロック周波数を選択して前記クロック発生部から出力させると共に、当該選択されたクロック周波数に対応するディジタル設定値を前記ＤＤＳに対して出力する選択設定部と、を備えたことを特徴とする信号発生装置。
【請求項２】
前記選択設定部は、複数のクロック周波数の中から、前記スプリアス成分の周波数が、前記周波数設定値を含む予め設定された周波数範囲内に存在しないクロック周波数を選択することを特徴とする請求項１に記載の信号発生装置。
【請求項３】
前記選択設定部は、全てのクロック周波数にて前記周波数範囲内に前記スプリアス成分の周波数が存在する場合には、各クロック周波数から算出された複数のスプリアス成分のうち、前記周波数設定値に最も近いスプリアス成分の周波数と、当該周波数設定値との周波数差の絶対値が最大となるクロック周波数を選択することを特徴とする請求項２に記載の信号発生装置。
【請求項４】
前記スプリアス算出部は、前記設定値算出部より取得したｋビット（ｋは、２以上の自然数）のディジタル設定値をｎ倍（ｎは、２以上の自然数）してｋビットのｎ倍値データを算出し、このｎ倍値データの最上位ビットが「０」の場合は、当該ｎ倍値データをｎ次のスプリアス成分の周波数に対応するディジタル値とし、前記最上位ビットが「１」の場合は、前記ｎ倍値データの各ビットを反転して得た反転データをｎ次のスプリアス成分の周波数に対応するディジタル値とすることを特徴とする請求項１ないし３のいずれか一つに記載の信号発生装置。
【請求項５】
前記ＤＤＳから出力された周波数信号をアナログ信号に変換して出力するディジタル／アナログ変換部を備え、
前記ディジタル／アナログ変換部は、前記クロック発生部から出力されたクロック信号に基づいて動作することを特徴とする請求項１ないし４のいずれか一つに記載の信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＳ（Direct Digital Synthesizer）を用いて周波数信号を発生する技術に関する。
【背景技術】
【０００２】
所望の周波数の周波数信号を発生させる信号発生装置には、クロック信号の入力タイミングに応じて出力された位相データに基づき、波形テーブルから振幅データを読み出してディジタル周波数信号を得るＤＤＳを利用したものがある。  
この信号発生装置においては、ＤＤＳの量子化雑音や、クロック信号とＤＤＳの出力との周波数の関係から生じる周期性誤差、またＤＤＳから出力された周波数信号をディジタル／アナログ変換するディジタル／アナログ変換部（以下、ＤＡＣ（Digital Analog Convertor）という）にて発生する誤差など、種々のスプリアス発生要因が存在する。
【０００３】
例えば文献１には、ＰＬＬ（Phase Locked Loop）回路の位相比較用の基準周波数信号として、ＤＤＳにて発生させた周波数信号を利用するにあたり、複数のクロック信号源（基準クロック源）を設け、基準周波数信号に含まれるスプリアス成分の周波数（スプリアス周波数）が、ＰＬＬ内に設けられているループフィルタの帯域周波数から外れるようにクロック信号源を切り替える周波数シンセサイザが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３３２５３９号公報：請求項４、５、段落０００６〜０００７、００２５、図６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで文献１に記載のＤＤＳにおいては、一方側のクロック信号源のスプリアス周波数をｆｓｐ（Ｐ）＝ｆｃｌ−Ｐ・ｆｒｅｆ、他方側のクロック信号源のスプリアス周波数をｆｓｐ（Ｐ）＝（ｆｃｌ＋Δｆ）−Ｐ・ｆｒｅｆとした計算式に基づき、スプリアス周波数の計算を行っている。但し、上記計算式においてｆｃｌは一方側のクロック信号源の周波数、Δｆは一方側のクロック信号源と他方側のクロック信号源との周波数差、ｆｒｅｆはＰＬＬに供給される基準周波数信号の周波数、Ｐはスプリアス次数である。
【０００６】
しかしながらこの計算式で求められるスプリアス成分は、後述の折り返し雑音（エイリアシング）に起因するスプリアス成分の一部（ｆｃｌ／２を中心とした回転のみ）に過ぎない。このため文献１の段落００２２に記載のように、対象とするスプリアス成分を９次程度にまで制限したとしても、実際には想定よりも多くのスプリアス成分が基準周波数信号の周波数範囲内に散在しているおそれが高い。
【０００７】
この結果、２つのクロック信号源を切り替えるだけでは、スプリアス周波数がループフィルタの帯域周波数を外れるクロック信号源を選択できないケースも発生するおそれがある。一方で、クロック信号源の数をさらに増やして切り替え先の選択肢を増やすことは、装置コストを上昇させる要因となる。
【０００８】
本発明はこのような事情の下になされたものであり、その目的は、ＤＤＳを動作させるクロック周波数を切り替えてスプリアス成分の少ない周波数信号を発生させるにあたり、より柔軟にクロック周波数を切り替えることが可能な信号発生装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る信号発生装置は、クロック信号に基づいて動作し、周波数設定値に対応する周波数信号を発生するＤＤＳと、
予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を前記ＤＤＳに出力するためのＰＬＬ回路を含むクロック発生部と、
前記周波数設定値に基づき、前記複数のクロック周波数に対応した前記ＤＤＳのディジタル設定値を算出する設定値算出部と、
前記複数のクロック周波数から選択されるクロック信号により前記ＤＤＳを動作させた場合に、当該ＤＤＳの使用周波数帯域に含まれるスプリアス成分の周波数を前記クロック周波数毎に予め算出するスプリアス算出部と、
前記スプリアス算出部にて算出されたスプリアス成分の周波数と、前記周波数設定値とを比較した結果に基づき、前記ＤＤＳを動作させるクロック信号のクロック周波数を選択して前記クロック発生部から出力させると共に、当該選択されたクロック周波数に対応するディジタル設定値を前記ＤＤＳに対して出力する選択設定部と、を備えたことを特徴とする。
【００１０】
上述の信号発生装置は、下記の特徴を備えていてもよい。
（ａ）前記選択設定部は、複数のクロック周波数の中から、前記スプリアス成分の周波数が、前記周波数設定値を含む予め設定された周波数範囲内に存在しないクロック周波数を選択すること。前記選択設定部は、全てのクロック周波数にて前記周波数範囲内に前記スプリアス成分の周波数が存在する場合には、各クロック周波数から算出された複数のスプリアス成分のうち、前記周波数設定値に最も近いスプリアス成分の周波数と、当該周波数設定値との周波数差の絶対値が最大となるクロック周波数を選択すること。
（ｂ）前記スプリアス算出部は、前記設定値算出部より取得したｋビット（ｋは、２以上の自然数）のディジタル設定値をｎ倍（ｎは、２以上の自然数）してｋビットのｎ倍値データを算出し、このｎ倍値データの最上位ビットが「０」の場合は、当該ｎ倍値データをｎ次のスプリアス成分の周波数に対応するディジタル値とし、前記最上位ビットが「１」の場合は、前記ｎ倍値データの各ビットを反転して得た反転データをｎ次のスプリアス成分の周波数に対応するディジタル値とすること。
（ｃ）前記ＤＤＳから出力された周波数信号をアナログ信号に変換して出力するディジタル／アナログ変換部を備え、前記ディジタル／アナログ変換部は、前記クロック発生部から出力されたクロック信号に基づいて動作すること。
【発明の効果】
【００１１】
本発明によれば、ＰＬＬ回路を含むクロック発生部より出力されたクロック信号を用いてＤＤＳを作動させ、周波数設定値に対応する周波数信号を発生させるので、複数のクロック周波数からクロック信号のクロック周波数を選択することが可能となっている。そして、これら複数のクロック周波数から選択されるクロック信号によりＤＤＳを作動させた場合に、ＤＤＳの使用周波数帯域に含まれるスプリアス成分を予め算出し、この算出結果と周波数設定値とを比較した結果に基づいてクロック周波数を選択するので、スプリアスの影響の少ない周波数信号をＤＤＳにて発生させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る信号発生装置の全体構成を示すブロック図である。
【図２】前記信号発生装置に設けられているクロック周波数選択部のブロック図である。
【図３】前記クロック周波数選択部に設けられている設定値算出部のブロック図である。
【図４】前記動作クロック周波数選択部に設けられているスプリアス算出部のブロック図である。
【図５】前記スプリアス算出部に設けられている判定部の構成例である。
【図６】高調波に起因するスプリアス成分の発生パターンの説明図である。
【図７】前記スプリアス成分の発生傾向を示す説明図である。
【図８】高調波の発生位置と対応するディジタル値との関係を示す説明図である。
【図９】スプリアス成分の算出手順を示す第１の説明図である。
【図１０】スプリアス成分の算出手順を示す第２の説明図である。
【図１１】クロック周波数選択部に設けられている選択設定部の構成例である。
【図１２】前記選択設定部に設けられている最小値選択部の他の構成例を示すブロック図である。
【図１３】前記スプリアス算出部の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
初めに、図１に基づいて本発明の実施の形態に係る信号発生装置１の全体構成について説明する。  
本実施の形態の信号発生装置１は、周波数設定値Ｆｏｕｔに対応する周波数の周波数信号ｆｃをＤＤＳ１２にて発生させるにあたり、ＤＤＳ１２を作動させるクロック信号のクロック周波数をＰＬＬ１５にて変更することが可能となっている。
【００１４】
図１に示すように信号発生装置１は、クロック信号を供給するＰＬＬ１５と、このＰＬＬ１５から供給されるクロック信号のクロック周波数Ｆｃｌｋの選択を行うと共に、ＤＤＳ１２に対して周波数設定値Ｆｏｕｔ及びクロック周波数に応じたディジタル設定値ＦＤＡＴＡの設定を行うクロック周波数選択部１１と、前記周波数設定値に対応する周波数ｆｃの周波数信号を発生するＤＤＳ１２と、ＤＡＣ（Digital Analog Convertor）１３と、ＢＰＦ（Band Pass Filter）１４と、を備えている。なお、本明細書では周波数の設定値を大文字のＦで表し、この設定値に対応する周波数信号の周波数を小文字のｆで表している。
【００１５】
クロック周波数選択部１１の構成については、図２、図３、図４〜図１２を用いて詳細に説明するので、ここでは説明を省略する。  
ＤＤＳ１２は、ＰＬＬ１５より供給されるクロック信号に同期して出力される位相データに基づき、不図示の波形テーブルから振幅データを読み出して、ディジタルの周波数信号を発生する。ＤＤＳ１２は、不図示の加算器を備え、周波数設定値Ｆｏｕｔから求めたディジタル設定値ＦＤＡＴＡをこの加算器にて累積加算して位相データを得る。加算器のビット数が２０ビット（ｋ＝２０）である場合、ＤＤＳ１２の解像度Ｄは下記（１）式で表され、ディジタル設定値ＦＤＡＴＡは（２）式より求めることができる。  
Ｄ＝Ｆｃｌｋ／（２２０）  …（１）  
ＦＤＡＴＡ＝Ｆｏｕｔ／Ｄ  
＝Ｆｏｕｔ／（Ｆｃｌｋ／（２２０））  …（２）
【００１６】
ＤＡＣ１３は、ＤＤＳ１２にて発生した周波数信号をディジタル信号からアナログ信号に変換する。ＤＡＣ１３はＰＬＬ１５より、ＤＤＳ１２と共通のクロック信号が供給されて動作する。
またＢＰＦ１４は、アナログ信号に変換された周波数信号から不要な周波数成分を除去する一方、周波数ｆｃの周波数信号をろ波して信号発生装置１より出力する。
【００１７】
次いでＤＤＳ１２及びＤＡＣ１３に対してクロック信号を出力するＰＬＬ１５について説明する。ＰＬＬ１５は、外部から供給される基準周波数信号（ｆＲ）に同期したクロック信号を出力する。ＰＬＬ１５は、基準周波数信号及びクロック信号の位相を比較する位相比較器やこれらの信号を所定の分周比で分周する分周器を備えた（いずれも不図示）周波数シンセサイザとして構成されている。本実施の形態においてＰＬＬ１５を含む前記周波数シンセサイザはクロック発生部に相当している。
【００１８】
この分周器の分周比を変更することにより、ＰＬＬ１５は予め用意された複数のクロック周波数の中から、選択されたクロック周波数に応じたクロック信号を出力することができる。本例のＰＬＬ１５は、例えば４０ＭＨｚの基準周波数信号が入力され、この基準周波数信号を各々５逓倍、５．５逓倍、６逓倍、６．５逓倍して、クロック周波数ｆｃｌｋが２００ＭＨｚ、２２０ＭＨｚ、２４０ＭＨｚ、２６０ＭＨｚである４種類のクロック信号を出力することができる。
【００１９】
次に、図２〜図１１を参照しながらクロック周波数選択部１１の構成、その内部で実行されるスプリアス成分の算出法、及び前記算出結果に基づいてクロック信号のクロック周波数を選択する手法について説明する。  
図２は、クロック周波数選択部１１の全体構成を示すブロック図である。クロック周波数選択部１１は設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ｄ）とスプリアス算出部２２（第１のスプリアス算出部２２ａ〜第４の設定値算出部２１ｄ）とが各々直列に接続され（以下、これら設定値算出部２１、スプリアス算出部２２が直列に接続された組を「系統」と呼ぶ）、各系統の出力が選択設定部２３へと入力される構成となっている。設定値算出部２１は所定のクロック周波数でＤＤＳ１２を動作させる場合のディジタル設定値ＦＤＡＴＡを算出し、スプリアス算出部２２は前記クロック周波数でＤＤＳ１２を動作させる場合のスプリアス成分の周波数の算出を行う。
【００２０】
図２に示す本例のクロック周波数選択部１１において、各系統は、２００ＭＨｚ（第１の設定値算出部２１ａ、第１のスプリアス算出部２２ａ）、２２０ＭＨｚ（第２の設定値算出部２１ｂ、第２のスプリアス算出部２２ｂ）、２４０ＭＨｚ（第３の設定値算出部２１ｃ、第３のスプリアス算出部２２ｃ）、２６０ＭＨｚ（第４の設定値算出部２１ｄ、第４のスプリアス算出部２２ｄ）のクロック周波数でＤＤＳ１２を動作させた場合のディジタル設定値ＦＤＡＴＡ、スプリアス成分の周波数の算出を行う。
【００２１】
図３は、設定値算出部２１の構成を示している。（２）式に示したように、ディジタル設定値ＦＤＡＴＡは、周波数設定値ＦｏｕｔをＤＤＳ１２の解像度で除した値に相当する。一方、この演算を回路で行うと回路規模が大きくなり、応答時間も長くなるので、解像度Ｄ（＝Ｆｃｌｋ／（２２０））による除算を以下の（２）’に示す乗算とビットシフトとを組み合わせた演算に置き換えている。  
ＦＤＡＴＡ＝Ｆｏｕｔ・Ａ／（２Ｂ）  （但し、Ａ、Ｂは整数）  …（２）’  
乗算値Ａの値は、例えば適当なビットシフト量Ｂを設定したうえで、Ｄ≒Ａ／（２Ｂ）の関係を解くことにより求めることができる。
【００２２】
本例において各クロック周波数に対応するＡ、Ｂは下記の（表１）のように設定されている。これらＡ、Ｂの値は不図示のメモリに予め記憶されている。  
（表１）
2016063238.tif 000003
【００２３】
図３に示すように設定値算出部２１は、外部から入力された周波数設定値Ｆｏｕｔのディジタル値に対し、乗算値Ａを乗算する乗算器２１１と、乗算器２１１から出力されたデータに対し、ビットシフト量Ｂのビットシフトを行うビットシフト部２１２と、を備えている。このビットシフト部２１２から出力されたデータがディジタル設定値ＦＤＡＴＡに相当し、後段のスプリアス算出部２２や選択設定部２３に入力される。
【００２４】
図４、図５は、設定値算出部２１の後段に設けられているスプリアス算出部２２、及びスプリアス算出部２２内に設けられている判定部３７の構成を示している。当該スプリアス算出部２２の具体的な構成の説明に入る前に、このスプリアス算出部２２を用いてスプリアス成分の周波数を求める手法について図６〜図１０を参照しながら説明する。
【００２５】
図６は、ＤＤＳ１２にて発生させた周波数設定値Ｆｏｕｔに対応する周波数信号（周波数ｆｃ）の高調波に起因するスプリアス成分の発生パターンを示している。周波数ｆｃｌｋのクロック信号によりＤＤＳ１２を動作させるとき、ＤＤＳ１２の使用周波数帯域は０≦ｆｃ≦ｆｃｌｋ／２の範囲となる。この使用周波数帯域内には、周波数信号ｆｃ（基本波）の高調波（２ｆｃ、３ｆｃ、…）の折り返し雑音（エイリアシング）がスプリアス成分として現れる。
【００２６】
例えば、２倍波（２ｆｃ）は、ｆｃｌｋ／２を基準に折り返した周波数ｆｃｌｋ−２ｆｃの位置にスプリアス成分が発生する（図６中に、折り返し前後の周波数の対応関係を一点鎖線で示してある）。また、３倍波（３ｆｃ）は、ｆｃｌｋを基準に折り返して発生した周波数２ｆｃｌｋ−３ｆｃの折り返し成分が、さらにｆｃｌｋ／２を基準に折り返されて周波数−ｆｃｌｋ＋３ｆｃのスプリアス成分として使用周波数帯域内に現れる（図６中に、折り返し前後の周波数の対応関係を二点鎖線で示してある）。
【００２７】
このように、「ｎ・（ｆｃｌｋ／２）（但し、ｎ＝１、２、…）」の高次の折り返し位置における折り返しの影響までも考慮すると、折り返し雑音の影響によるスプリアス成分は、図７中にプロットして示すように例えば数百次の高調波までがスプリアス成分としてＤＤＳ１２の使用周波数帯域内に現れることとなる。  
本実施の形態のスプリアス算出部２２は、以下の手法によりスプリアス成分の周波数を求める。
【００２８】
既述の（２）式でＦＤＡＴＡの値が求められ、周波数信号ｆｃの上限に「ｆｃ≦ｆｃｌｋ／２」の関係があるとき、ＦＤＡＴＡの最大値（ＦＤＡＴＡ（ｍａｘ））は以下の３式で表される。  
ＦＤＡＴＡ（ｍａｘ）＝２２０（Ｆｏｕｔ／Ｆｃｌｋ）
＝２２０（（Ｆｃｌｋ／２）／Ｆｃｌｋ）＝２１９  …（３）
従って、たかだか２１９以下の値であるＦＤＡＴＡを２０ビットのバイナリデータで表示した場合、２０ビット目の値は“０”となる。
【００２９】
そして図８に、周波数ｆ（上段）とこの周波数をバイナリデータで表現したディジタル値Ｆ（下段）との対応関係を示すように、（ｆｃｌｋ／２）＜ｆ≦ｆｃｌｋの周波数範囲は、対応するバイナリデータの２０ビット目の値が“１”となり、ｆｃｌｋ＜ｆ≦（３ｆｃｌｋ／２）の周波数範囲は、この値が“０”となる。そしてｆｃｌｋ／２の周期で、２０ビット目の値が“０”となる周波数範囲と“１”となる周波数範囲とが繰り返されることとなる。
【００３０】
上記の関係をまとめると、下記（４）式の範囲では対応するバイナリデータの２０ビット目の値が“１”となり、（５）式の範囲ではこの値が“０”となる。
｛（２ｍ−１）／２｝・ｆｃｌｋ＜ｎ・ｆｃ≦ｍ・ｆｃｌｋ  …（４）
ｍ・ｆｃｌｋ＜ｎ・ｆｃ≦｛（２ｍ＋１）／２｝・ｆｃｌｋ  …（５）
（但し、（４）式、（５）式において、ｍ＝１，２，３，…、ｎ＝２，３，…）  
以下に説明する図９、図１０においては、（４）式に相当する範囲を灰色で塗って示してある。
【００３１】
いまここで、図８に示した２倍波（２ｆｃ）の折り返し雑音が使用周波数帯域内にスプリアス成分として現れるケースについて図９（ａ）を参照しながら説明する。この２倍波は上述の（４）式においてｍ＝１の範囲に存在する。  
図９（ａ）に示すように２倍波は、バイナリデータで表示した場合（２０ビット目の値は“１”である）、０からの距離（差の絶対値）がＸ２、２２０からの距離がＹ２となる位置に発生する。
【００３２】
そしてｆｃｌｋ／２を基準としてこの２倍波を折り返すと、スプリアス成分ｆＳ２をバイナリデータで表示した値は、０からの距離がＹ２となる。これは、２倍波のバイナリデータの各桁の値を反転した（各桁の値が“０”ならば“１”に入れ替え、“１”ならば“０”に入れ替えた）値に他ならない（以下、「反転処理値」という）。
【００３３】
次に、上述の（４）式においてｍ＝２の範囲に存在する４倍波（４ｆｃ）に起因するスプリアス成分について図９（ｂ）を参照しながら説明する。
図９（ｂ）に示すように４倍波は、バイナリデータで表示した場合（２０ビット目の値は“１”である）、２２０からの距離がＸ４、２２１のからの距離がＹ４となる位置に発生する。この値は、２０ビットデータで表現した場合、２１ビット以上のオーバーフロー分を無視すれば、０からの距離がＸ４、２２０のからの距離がＹ４となる位置に発生していることとなる。
【００３４】
一方、この４倍波は、３ｆｃｌｋ／２、ｆｃｌｋ、ｆｃｌｋ／２を各々基準として（ｉ）→（ｉｉ）→（ｉｉｉ）→ｆＳ４の順に折り返され、使用周波数帯域内にスプリアス成分として現れる。このスプリアス成分ｆＳ４をバイナリデータで表示した値は、０からの距離がＹ４となり、４倍波を２０ビットのバイナリデータで表示した値の反転処理値となる。
【００３５】
以上に説明した内容をまとめると、基本波（ｆｃ）の高調波を２０ビットのバイナリデータで表示した場合の２０ビット目の値が“１”であるとき、当該高調波のスプリアス成分の周波数は、高調波を２０ビットのバイナリデータで表示した値の反転処理値として特定することができる。
【００３６】
次いで、図８に示した３倍波（３ｆｃ）の折り返し雑音が使用周波数帯域内にスプリアス成分として現れるケースについて図１０（ａ）を参照しながら説明する。この３倍波は上述の（５）式のｍ＝１の範囲に存在する。  
図１０（ａ）に示すように３倍波は、バイナリデータで表示した場合（２０ビット目の値は“０”である）、２２０からの距離がＸ３となる位置に発生する。この値は、２０ビットで表現した場合、２１ビット以上のオーバーフロー分を無視すれば、０からの距離がＸ３となる位置に発生していることとなる。
【００３７】
この３倍波は、ｆｃｌｋ、ｆｃｌｋ／２を各々基準として（ｉ）→（ｉｉ）→ｆＳ３の順に折り返され、使用周波数帯域内にスプリアス成分として現れる。このスプリアス成分ｆＳ３をバイナリデータで表示した値は、０からの距離がＸ３となり、３倍波を２０ビットのバイナリデータで表示した値と一致する。
【００３８】
次に、上述の（５）式においてｍ＝２の範囲に存在する６倍波（６ｆｃ）に起因するスプリアス成分について図１０（ｂ）を参照しながら説明する。  
図１０（ｂ）に示すように６倍波は、バイナリデータで表示した場合（２０ビット目の値は“０”である）、２２１からの距離がＸ６となる位置に発生する。この値は、２０ビットで表現した場合、２１ビット以上のオーバーフロー分を無視すれば、０からの距離がＸ６となる位置に発生していることとなる。
【００３９】
一方、この６倍波は、２ｆｃｌｋ、３ｆｃｌｋ／２、ｆｃｌｋ、ｆｃｌｋ／２を各々基準として（ｉ）→（ｉｉ）→（ｉｉｉ）→（ｉｖ）→ｆＳ６の順に折り返され、使用周波数帯域内にスプリアス成分として現れる。このスプリアス成分ｆＳ６をバイナリデータで表示した値は、０からの距離がＸ６となり、６倍波を２０ビットのバイナリデータで表示した値と一致する。
【００４０】
以上に説明した内容をまとめると、基本波（ｆｃ）の高調波を２０ビットのバイナリデータで表示した場合の２０ビット目の値が“０”であるとき、当該高調波のスプリアス成分の周波数は、高調波を２０ビットのバイナリデータで表示した値にて特定することができる。
【００４１】
図４に示すスプリアス算出部２２は、上述の手法によりスプリアス成分の周波数を算出し、算出されたスプリアス成分が、予め設定された周波数範囲内に存在するか否かを判断することが可能な構成となっている。
【００４２】
この点につきスプリアス算出部２２は、加算器３１と遅延回路３２とにより構成される累積加算回路を備え、クロックタイミングに合わせて、遅延回路３２に保持しているデータに設定値算出部２１から取得したディジタル設定値ＦＤＡＴＡを加算して積算し、ＦＤＡＴＡをｎ倍したデータ（２０ビットのｎ倍値データ）を得る。
【００４３】
遅延回路３２にて得られたｎ倍値データは、既述の加算器３１の他、ＭＵＸ（Multiplexer）３５と、ビット反転部３４と、ＭＳＢ（Most Significant Bit）取出部３３とに出力される。ビット反転部３４ではｎ倍値データの反転処理値を得る処理が実行され、その結果はＭＵＸ３５へ出力される。
【００４４】
この結果、ＭＵＸ３５には遅延回路３２から出力されたｎ倍値データと、ビット反転部３４から出力された反転処理値データとが入力される。またＭＳＢ取出部３３の出力はＭＵＸ３５からの出力を選択するための選択制御信号となる。  
即ち、ＭＳＢ取出部３３の出力が“１”の場合は、遅延回路３２から出力されたｎ倍値データの２０ビット目が“１”であることを示している。この場合には、ｎ倍値データを反転処理した反転処理値データがｎ次のスプリアス成分の周波数を表していることとなる。そこで、ＭＵＸ３５は、反転処理値データを後段へ向けて出力する。
【００４５】
これに対してＭＳＢ取出部３３の出力が“０”の場合は、遅延回路３２から出力されたｎ倍値データの２０ビット目が“０”であることを示している。この場合には、ｎ倍値データ自体がｎ次のスプリアス成分の周波数を表していることとなるので、ＭＵＸ３５は、ｎ倍値データを後段へ向けて出力する。  
【００４６】
ＭＵＸ３５の後段に設けられている加算器３６及び判定部３７は、スプリアス成分の周波数を示すＭＵＸ３５の出力が予め設定された周波数範囲内に存在するか否かの判定を行う。  
ＭＵＸ３５から出力されたｎ次のスプリアス成分の周波数を示すデータ（スプリアスデータ）は、加算器３６にてディジタル設定値ＦＤＡＴＡとの差分が取られた後、判定部３７に入力される。
【００４７】
図５に示すように判定部３７は、スプリアスデータとディジタル設定値との差分の絶対値を出力する絶対値算出部４１と、この絶対値と前記周波数範囲に対応するしきい値との差分を取る加算器４２と、加算器４２から出力された差分値の最上位ビットを取り出して、当該差分値の正負判定を行うＭＳＢ取出部４３とを備えている。なお、加算器３６、加算器４２から出力されるデータは符号付きバイナリデータであり、２０ビット目の値は正負の符号を表している。また、絶対値算出部４１にて得られたスプリアスデータとディジタル設定値との差分値は、選択設定部２３に設けられている後述の遅延回路５４へも出力される。
【００４８】
絶対値算出部４１の出力（スプリアスデータとディジタル設定値との差分の絶対値）がしきい値よりも小さい場合には、ＭＳＢ取出部４３の出力が“１”となり、しきい値に対応する周波数範囲内にスプリアス成分が発生することが検出される。一方、ＭＳＢ取出部４３の出力が“０”である場合には当該周波数範囲内におけるスプリアス成分の発生はないことが分かる。
【００４９】
以上に説明したように、本実施の形態のスプリアス算出部２２には、予め設定した周波数範囲内に、スプリアス周波数が含まれているか否かを判定する機能が含まれている。但し、遅延回路３２、ＭＳＢ取出部３３、ビット反転部３４、ＭＵＸ３５を備えていれば、本発明のスプリアス算出部としての機能を備えているといえる。
【００５０】
次に選択設定部２３の構成を説明する。図１１は、既述の設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ｄ）、スプリアス算出部２２（第１のスプリアス算出部２２ａ〜第４のスプリアス算出部２２ｄ）の後段に設けられた選択設定部２３の構成を示している。なお図示の便宜上、図１１においては、第１、第２の系統（第１の設定値算出部２１ａと第１のスプリアス算出部２２ａ、第２の設定値算出部２１ｂと第２のスプリアス算出部２２ｂ）と選択設定部２３との関係のみを示してある。また図１１のスプリアス算出部２２においては、遅延回路３２、ＭＳＢ取出部３３、ビット反転部３４、ＭＵＸ３５をまとめて算出部３０と示してある。
【００５１】
図１１に示すように、選択設定部２３には、判定部３７から出力されたデータを積算するための加算部５１及び遅延回路５２と、遅延回路５２の出力結果を予め設定した定数と比較して、その比較結果に応じたデータを後段の出力部５７に出力するコンパレータ５３と、判定部３７にて得られたスプリアスデータとディジタル設定値との差分値（絶対値）の出力タイミングの調節を行う遅延回路５４と、この遅延回路５４を介して入力された前記差分値を比較して、その中の最小値を選択する最小値選択部５５と、最小値選択部５５から出力された各系統における差分値の最小値を比較して、その中で最大のものを選択し、各系統のディジタル設定値ＦＤＡＴＡと対応付けて後段の出力部５７へ出力する最大値選択部５６と、各系統の設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ｄ）から出力されたディジタル設定値ＦＤＡＴＡ、及びコンパレータ５３や最大値選択部５６から出力されたデータに基づいて、ＰＬＬ１５に対するクロック周波数Ｆｃｌｋの選択、及びＤＤＳ１２に対するディジタル設定値ＦＤＡＴＡの設定を行う出力部５７と、を備えている。
【００５２】
加算部５１及び遅延回路５２は、既述のスプリアス算出部２２（判定部３７）から出力された、予め設定された周波数範囲内にスプリアス成分の周波数が存在するか否かを示す「１、０」の情報（「１」の場合に、当該周波数範囲内にスプリアス成分が存在する）を積算して後段のコンパレータ５３に出力する。コンパレータ５３は、遅延回路５２の出力結果を「１」と比較して、この積算値が「１」より大きい場合には後段の出力部５７に対して「０」を出力し、当該積算値が「１」である場合には「１」を出力する。これら加算部５１、遅延回路５２、コンパレータ５３は、各系統のスプリアス算出部２２（第１のスプリアス算出部２２ａ〜第４のスプリアス算出部２２ａ）に対応して設けられている。
【００５３】
ここで１回目のクロックタイミングにて、スプリアス算出部２２内の遅延回路３２から出力されるｎ倍値データ（ｎ＝１）は、ＤＤＳ１２にて発生させる周波数ｆｃの周波数信号そのもの（基本波）でありスプリアス成分に対応するデータではない。しかしながら、判定部３７はこの基本波を予め設定された周波数範囲内に存在する周波数成分と判定してしまうため、この判定結果の影響を相殺するために前記積算値から「１」を差し引くことにより、基本波以外のスプリアス成分（ｎ≧２）が前記周波数範囲内に存在するか否かの判断を行う。
【００５４】
次いで、最大値選択部５６側の構成について説明する。図５の判定部３７内に設けられた絶対値算出部４１からは、スプリアスデータとディジタル設定値との差分値（絶対値）が選択設定部２３の遅延回路５４に対しても出力される。遅延回路５４は絶対値算出部４１にて算出された２〜ｎ次までのスプリアス成分に対応する前記差分値の出力タイミングを調節して、後段の最小値選択部５５に対して並列に入力する。ｎ次までのスプリアス成分の検出を行う場合、遅延回路５４は例えばｎ−２個の遅延素子を直列に接続して構成され、最前段の遅延素子の入力、及び各遅延素子の出力を分岐させて最小値選択部５５へ入力している。この結果、ｎ回目のクロックタイミングにおいては、最後段の遅延素子から２次のスプリアス成分に対応する差分値が出力され、最前段の遅延素子への入力位置からはｎ次のスプリアス成分に対応する差分値が出力される。  
最小値選択部５５は、ｎ回目のクロックタイミングにて遅延回路５４から出力された各差分値を比較し、その中の最小値を最大値選択部５６へと出力する。
【００５５】
また最小値選択部５５は、図１２に示す他の構成を採用してもよい。本例の最小値選択部５５は、判定部３７と最大値選択部５６との間に、遅延回路５４を設けずに配置される。最小値選択部５５は、判定部３７から出力された前述の差分値（絶対値）をラッチするラッチ回路５５１と、ラッチ回路５５１にラッチされている差分値と、判定部３７から出力された差分値との差分を取る加算器５５２と、加算器５５２から出力された符号付き差分値の最上位ビットを出力するＭＳＢ取出部５５３とを備えている。
【００５６】
ラッチ回路５５１は、ＭＳＢ取出部の出力が「１」、即ち、ラッチ回路５５１にラッチされている差分値の方が、判定部３７から出力されている差分値よりも大きい場合に、判定部３７の現在の出力値を新たにラッチする。この動作を繰り返すことにより、判定部３７から出力されたスプリアスデータとディジタル設定値との差分値のうち、最小の値がラッチ回路５５１にラッチされる。ラッチ５５１回路の出力は、最大値選択部５６に対しても出力され、最大値選択部５６はｎ回目のクロックタイミングにてラッチ回路５５１にラッチされている値を最小値選択部５５にて選択された最小値として用いる。  
以上に説明した遅延回路５４及び最小値選択部５５は、各系統のスプリアス算出部２２（第１のスプリアス算出部２２ａ〜第４のスプリアス算出部２２ａ）に対して設けられている。
【００５７】
最大値選択部５６には、各系統の設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ａ）からディジタル設定値ＦＤＡＴＡが入力され、これらの各ディジタル設定値ＦＤＡＴＡが、各系統を識別する符号と対応付けて不図示のレジスタに記憶される。既述のように各系統はＰＬＬ１５のクロック周波数（２００ＭＨｚ、２２０ＭＨｚ、２４０ＭＨｚ、２６０ＭＨｚの）に対応付けられているので、識別符号はこれらのクロック周波数を表すことにもなる。
【００５８】
また最大値選択部５６に対しては、各系統の判定部３７にて算出されたスプリアスデータとディジタル設定値との差分値（絶対値）のうち、最小の値が最小値選択部５５にて取り出されて入力される。この最小値は、各クロック周波数に対応して発生するスプリアス成分のうち、ＤＤＳ１２にて発生させる周波数ｆｃの周波数信号に最も近いスプリアス成分と、当該周波数ｆｃとの距離を表している。
【００５９】
最大値選択部５６は、各系統から入力された差分値の最小値を比較し、そのなかで最大のものを選択する。このように、周波数ｆｃに最も近いスプリアス成分距離を比較して、その最大値を選択することにより、周波数ｆｃの近傍にスプリアス成分が発生する場であっても、その周波数差が最大となるクロック周波数を選択することができる。  
最大値選択部５６は、周波数差の最小値が最大となった系統のディジタル設定値ＦＤＡＴＡを選択し、選択された系統を識別する符号（クロック周波数Ｆｃｌｋに対応している）と合わせて出力部５７へ出力する。
【００６０】
出力部５７に対しては、各系統の設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ａ）からディジタル設定値ＦＤＡＴＡが入力され、これらの系統のスプリアス算出部２２（第１のスプリアス算出部２２ａ〜第４のスプリアス算出部２２ａ）に対応するコンパレータ５３からは判定部３７の判定結果を示すデータが入力される。また最大値選択部５６からは、既述の周波数差の最小値が最大となった系統のディジタル設定値ＦＤＡＴＡと、クロック周波数Ｆｃｌｋに対応する符号とを組み合わせたデータとが入力される。出力部５７は、各系統の設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ａ）から入力されたディジタル設定値ＦＤＡＴＡを、これらの系統の識別符号と対応付けて不図示のレジスタに記憶させることができる。
【００６１】
出力部５７は、各系統のコンパレータ５３から入力されるデータに基づいて、ＰＬＬ１５のクロック周波数Ｆｃｌｋの選択、及び当該クロック周波数にて、ＤＤＳ１２から周波数設定値Ｆｏｕｔに対応する周波数信号ｆｃを発生させる場合のディジタル設定値ＦＤＡＴＡの設定を行う。  
ここでは説明を簡単にするため、図１１に記載の２系統のコンパレータ５３から入力されるデータを用いてこれらの値（Ｆｃｌｋ、ＦＤＡＴＡ）を選択、設定する手法について説明する。
【００６２】
例えばコンパレータ５３は、第１の系統のコンパレータ５３より出力されたデータと、第２の系統のコンパレータ５３より出力されたデータ（各々「０，１」の１ビットデータである）を（表３）のように並べて、クロック周波数Ｆｃｌｋなどを選択するにあたっての判断基準とする。
（表３）  
2016063238.tif 000004
【００６３】
（表３）の左から２列の数字のうち左側は第１のスプリアス算出部２２ａの判定結果をコンパレータ５３にて処理して出力されたデータであり（「第１の系統」と記してある）、右側は第２のスプリアス算出部２２ｂの判定結果をコンパレータ５３にて処理して出力されたデータである（「第２の系統」と記してある）。また、（表３）の右端の列は各コンパレータ５３の出力データの組み合わせに対応したクロック周波数Ｆｃｌｋの選択法を示している。
【００６４】
各コンパレータ５３にて出力データが「１」である場合は、判定部３７の判定結果の積算値から１を引いた値が「０」であることを示している。これは、予め設定された周波数範囲内に基本波（ｆｃ）以外のスプリアス成分が存在していないことを意味している。
【００６５】
従って（表３）の最上段に示すように、第１の系統側のコンパレータ５３から出力されたデータが「０」である場合は、第２の系統側のコンパレータ５３の出力データに係らず（図３中、「Ｘ」と記してある）、第１の系統に対応付けられているクロック周波数Ｆｃｌｋ（２００ＭＨｚ）をＰＬＬ１５へ出力し、第１の系統側から取得したディジタル設定値ＦＤＡＴＡをＤＤＳ１２へ出力する。
【００６６】
一方、第１の系統側のコンパレータ５３から出力されたデータが「０」である場合は、第１の系統に対応付けられているクロック周波数では、予め設定された周波数範囲内にスプリアス成分が存在することになる。このとき第２の系統側のコンパレータ５３から出力されたデータが「１」であれば（（表３）の中段）、第２の系統に対応付けられているクロック周波数Ｆｃｌｋ（２２０ＭＨｚ）では、前記周波数範囲にスプリアス成分が存在しないので、当該クロック周波数をＰＬＬ１５へ出力し、第２の系統側から取得したディジタル設定値ＦＤＡＴＡをＤＤＳ１２へ出力する。
【００６７】
また、第１、第２の両系統のコンパレータ５３から出力されたデータが「０」である場合は（（表３）の下段）、いずれのクロック周波数Ｆｃｌｋ（２００ＭＨｚ、２２０ＭＨｚ）においても前記周波数範囲内にスプリアス成分が存在する。この場合は、最大値選択部５６の出力をＰＬＬ１５のクロック周波数、及びＤＤＳ１２のディジタル設定値とする。この結果、周波数信号ｆｃに最も近いスプリアス成分の周波数が、当該周波数信号から最も遠くなるクロック周波数が選択されることになる。
【００６８】
既述のように（表３）においては、設定値算出部２１及びスプリアス算出部２２が図１１に示す如く２系統である場合について説明したが、図２に示すように３系統以上（図２の例では４系統）の設定値算出部２１、スプリアス算出部２２が設けられている場合にも同様の手法により、ＰＬＬ１５のクロック周波数Ｆｃｌｋ、及びＤＤＳ１２のディジタル設定値ＦＤＡＴＡを選択設定することができる。
【００６９】
即ち、所定の順番で（例えば第１の系統側から順に）コンパレータ５３の出力が「１」であるか「０」であるかを確認し、「１」である場合には、他の系統のコンパレータ５３の出力に係らず、当該系統に対応する周波数設定値、ディジタル設定値を選択、設定する。そして、全てのコンパレータ５３の出力が「０」であった場合には、最大値選択部５６の出力に基づいてクロック周波数、ディジタル設定値を選択、設定する。
【００７０】
以上に説明した構成を備えた信号発生装置１の作用について説明する。  
今、４８ＭＨｚを示す周波数設定値Ｆｏｕｔが信号発生装置１に入力されたとする。クロック周波数選択部１１においては、各設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ｄ）に設定されている乗算値Ａ、ビットシフト量Ｂを用いてディジタル設定値ＦＤＡＴＡが算出される。
【００７１】
例えば第１の設定値算出部２１ａでは、下記（６）式により、クロック周波数Ｆｃｌｋを２００ＭＨｚとした場合（ＤＤＳ１２の使用周波数帯域：０〜１００ＭＨｚ）のディジタル設定値ＦＤＡＴＡが算出される。  
ＦＤＡＴＡ＝（４．８×１０７）×８７９６１／（２２４）  
＝２５１６５８  …（６）  
従って第１の設定値算出部２１ａからは、「２５１６５８」に対応する２０ビットのバイナリデータ「００１１１１０１０１１１００００１０１０」がディジタル設定値ＦＤＡＴＡとして出力される。
【００７２】
このＦＤＡＴＡが図４に示す第１のスプリアス算出部２２ａに入力され、クロックタイミング毎に積算されてｎ倍値データとしてＭＵＸ３５へと出力され、またビット反転部３４にてｎ倍値データをビット反転処理して得られた反転処理値データがＭＵＸ３５へと出力される。
【００７３】
例えば（表２）には、ＦＤＡＴＡをｎ倍して得られる値、及びその２進数表示（「ｎ・ＦＤＡＴＡ」と表示してある）と、ＭＵＸ３５から出力されるｎ倍値データとの対応関係を１０次まで示してある。また、２０ビット目の値が“１”となったｎ倍値データ（ｎ倍値データの２０ビット目に下線を付してある）の隣には、その反転処理値データを併記してある。さらに、（表２）の最右列にはｎ倍値データ、または反転処理値データに対応するスプリアス周波数ｆＳｎ（ＦＤＡＴＡの行には基本波ｆｃの周波数）を示している。スプリアス周波数ｆＳｎは、ｎ倍値データ、または反転処理値データに対応する数値（１０進数）を（２）式のＦＤＡＴＡとして代入し、Ｆｏｕｔについて解くことにより求められる。
【００７４】
2016063238.tif 000005
【００７５】
（表２）の２次について着目すると、２ＦＤＡＴＡ＝５０３３１６の２進数表示は「１１１１０１０１１１００００１０１００」であり、ｎ倍値データはこの値を２０ビットで表した値が出力される。当該ｎ倍値データから算出したスプリアス周波数ｆＳ２は９６ＭＨｚである（基本波４８ＭＨｚの２倍の高調波に対応している）。
【００７６】
次に５次について着目すると、５ＦＤＡＴＡ＝１２５８５９０の２進数表示は２０ビットを超えているので、２０ビット目までの値である「００１１００１１００１１００１１００１０」がｎ倍値データとして出力される。このｎ倍値データの２０ビット目は“０”であるので、このｎ倍値データがスプリアス周波数に対応する。当該ｎ倍値データから算出したスプリアス周波数ｆＳ５は４０ＭＨｚである。
【００７７】
一方、３次について着目すると、３ＦＤＡＴＡ＝７５４９７４の２進数表示は「１０１１１００００１０１０００１１１１０」であり、この値がそのままｎ倍値データとして出力される。当該ｎ倍値データの２０ビット目は“１”であるので、反転処理値データである「０１０００１１１１０１０１１１００００１」がスプリアス周波数に対応することになる。この反転処理値データから算出したスプリアス周波数ｆＳ３は５６ＭＨｚである。
【００７８】
（表２）によれば、第１のスプリアス算出部２２ａのＭＵＸ３５からは、ＦＤＡＴＡに加え、２、５、６、９、１０次のスプリアス成分を示す値としてｎ倍値データが出力される。一方、３、４、７、８次のスプリアス成分を示す値としては、ＭＵＸ３５からは反転処理値データが出力される。
【００７９】
これらＭＵＸ３５の出力に対して加算器３６、絶対値算出部４１にてＦＤＡＴＡとの差分の絶対値を取り、この絶対値を加算器４２にてしきい値と比較する。例えば基本波の±１０ＭＨｚの範囲を判定基準の周波数範囲とする場合、（２）式にＦｏｕｔ＝１０ＭＨｚを代入して計算した５２４２９（００００１１００１１００１１００１１００）がしきい値となる。
【００８０】
そして加算器４２の出力が負の値の場合は、ｎ次のスプリアス成分の周波数ｆＳｎがＤＤＳ１２にて発生させる周波数信号の周波数ｆｃの近傍にある（予め設定した周波数範囲内にある）と判定されてＭＳＢ取出部４３より“１”が出力される。例えば、（表２）によると、３次、５次のスプリアス成分が４８±１０ＭＨｚの範囲内に現れることが分かる。  
一方、加算器４２の出力が正の値の場合は、ｎ次のスプリアス成分の周波数ｆＳｎが周波数信号ｆｃの近傍にはない（前記周波数範囲の外にある）と判定されてＭＳＢ取出部４３より“０”が出力される。
【００８１】
図１３は、以上に説明したスプリアス算出部２２の動作をまとめたタイムチャートである。図１３中の（ａ）〜（ｇ）は、各々図４、図５の（ａ）〜（ｇ）の位置におけるデータの経時変化を示している。（ａ）には２０ビット目の値が“１”となっている箇所に下線を付し、（ｃ）においては反転処理値データに二重下線を付している。また（ｆ）は２０ビット目の値が“１”となった箇所に下線を付し、周波数信号ｆｃの近傍に発生するスプリアス成分であることを示している。
【００８２】
以上に説明した動作が他の設定値算出部２１、スプリアス算出部２２においても並行して実行された結果、２００ＭＨｚ、２２０ＭＨｚ、２４０ＭＨｚ、２６０ＭＨｚの４種類のクロック周波数でＤＤＳ１２を動作させたときのディジタル設定値ＦＤＡＴＡ、及び周波数設定値Ｆｏｕｔを含む４８±１０ＭＨｚの周波数範囲内にスプリアス成分の周波数が含まれるか否かを示す情報が選択設定部２３へ入力される。
【００８３】
次いで選択設定部２３においては、各系統に対応して設けられたコンパレータ５３にて、判定部３７の判定結果の積算値を定数「１」と比較した結果に基づく情報（１または０）を出力部５７へ出力する。一方、各系統の判定部３７から出力されたスプリアスデータとディジタル設定値との差分値（絶対値）が遅延回路５４にて出力タイミング調整され、最小値選択部５５に入力されて当該差分値の最小値が出力される。
【００８４】
最大値選択部５６は、各系統の最小値選択部５５から取得した差分値の最小値に基づき、当該差分値の最大値を選択し、当該最大値を出力した系統に対応付けられているクロック周波数Ｆｃｌｋ、及びこのクロック周波数に対応するディジタル設定値ＦＤＡＴＡを出力部５７へ出力する。
【００８５】
出力部５７は、（表３）を用いて説明した手法により、例えば第１の系統から順にコンパレータ５３の出力を確認し、その値が「１」である場合には、当該系統に対応する周波数設定値、ディジタル設定値を選択、設定する。そして、全てのコンパレータ５３の出力が「０」であった場合には、最大値選択部５６の出力に基づいてＰＬＬ１５のクロック周波数Ｆｃｌｋ、及びＤＤＳ１２のディジタル設定値ＦＤＡＴＡを選択設定する。  
また、全系統のコンパレータ５３の出力が「０」であった場合には、最大値選択部５６の出力に基づいてクロック周波数、ディジタル設定値を選択設定する。
【００８６】
以上に説明したクロック周波数選択部１１の作用により、図１に示すＰＬＬ１５のクロック周波数Ｆｃｌｋの選択、ＤＤＳ１２のディジタル設定値ＦＤＡＴＡの設定が実行される。この結果、ＰＬＬ１５からクロック周波数ｆｃｌｋのクロック信号が出力されてＤＤＳ１２及びＤＡＣ１３を作動させる。ＤＤＳ１２は、このクロック周波数で作動しながらディジタル設定値に対応したディジタルの周波数信号を発生する。そしてこのディジタルの周波数信号が、ＤＤＳ１２と共通のクロック信号で動作するＤＡＣ１３にてアナログ信号に変換され、ＢＰＦ１４にてろ波されてからアナログの周波数信号ｆｃとして外部へ出力される。ＤＤＳ１２とＤＡＣ１３とを共通のクロック信号で動作させることにより、両機器１２、１３の動作のずれに伴うスプリアスの発生を抑えることができる。
【００８７】
本発明の実施の形態に係る信号発生装置１によれば以下の効果がある。ＰＬＬ１５を含むクロック発生部より出力されたクロック周波数ｆｃｌｋのクロック信号を用いてＤＤＳ１２を作動させ、周波数設定値Ｆｏｕｔに対応する周波数ｆｃの周波数信号を発生させるので、複数のクロック周波数からクロック信号のクロック周波数Ｆｃｌｋを選択することが可能となっている。そして、これら複数のクロック周波数から選択されるクロック信号によりＤＤＳ１２を作動させた場合に、ＤＤＳ１２の使用周波数帯域に含まれるスプリアス成分を予め算出し、この算出結果と周波数設定値とを比較した結果に基づいてクロック周波数を選択するので、スプリアスの影響の少ない周波数信号をＤＤＳ１２にて発生させることが可能となる。
【００８８】
ここで本発明に係る信号発生装置１の回路構成などは、図１〜図５、図１１に示した構成例に限られるものではない。  
例えば図２には、４系統の設定値算出部２１（第１の設定値算出部２１ａ〜第４の設定値算出部２１ｄ）、スプリアス算出部２２（第１のスプリアス算出部２２ａ〜第４の設定値算出部２１ｄ）を備えるクロック周波数選択部１１の例について説明したが、設定値算出部２１、スプリアス算出部２２の系統数は、２系統以上であれば特段の限定はない。また設定値算出部２１の構成についても図３に示した例に限定されるものではなく、例えば除算回路を用いて（２）式の計算を行ってもよい。
【００８９】
また、図８〜図１０を用いて説明したスプリアス成分の算出法は、実施の形態中に例示した２０ビットのディジタルデータに対する適用に限定されるものではなく、ＤＤＳ１２に設けられている加算器のビット数などに応じて変更してよい。例えばｋビット（ｋは、２以上の自然数）のディジタル設定値をｎ倍（ｎは、２以上の自然数）してｋビットのｎ倍値データを算出し、このｎ倍値データの最上位ビットが「０」の場合は、当該ｎ倍値データをｎ次のスプリアス成分の周波数に対応するディジタル値とし、前記最上位ビットが「１」の場合は、前記ｎ倍値データの各ビットを反転して得た反転データをｎ次のスプリアス成分の周波数に対応するディジタル値とすることで、各スプリアス成分の周波数を特定することができる。
【００９０】
さらに図１１に示すクロック周波数選択部１においては、各系統内の設定値算出部２１、スプリアス算出部２２（例えば第１の系統における第１の設定値算出部２１ａ、第１のスプリアス算出部２２ａ）を１組だけ設け、図４に示した加算器３１及び遅延回路３２にてクロックタイミング毎にディジタル設定値ＦＤＡＴＡを積算してスプリアス成分を算出している。また判定部３７における判定結果を加算部５１及び遅延回路５２により積算し、予め設定した周波数範囲内にスプリアス成分が存在するか否かの判定を行っている。これに対して例えば各系統内にｎ次までのスプリアス成分の算出を行う算出部３０や判定部３７をｎ組設け、各組の算出部３０、判定部３７内にてスプリアス周波数の算出や、当該スプリアス周波数が前記周波数範囲内にあるか否かの判定を行った後、これらの判定結果を統合（例えば積算）して、前記周波数範囲内にスプリアス周波数が存在するクロック周波数であるか否かの判断結果を出力部５７に出力する構成としてもよい。
【００９１】
このほか、図１１の選択設定部２３では、全てのクロック周波数において、予め設定した周波数範囲内にスプリアス成分が存在すると判定された場合には、最小値選択部５５、最大値選択部５６を用い、ＤＤＳ１２にて発生させる周波数ｆｃの周波数信号に最も近いスプリアス周波数と、周波数信号ｆｃの周波数との差が最大となるクロック周波数を選択する構成となっている。ここで、当該構成を採用することは必須の要件ではなく、例えば全てのクロック周波数において、前記周波数範囲内にスプリアス成分が存在すると判定された場合には、エラーを発報して周波数設定値Ｆｏｕｔの変更を促す構成としてもよい。
【符号の説明】
【００９２】
１          信号発生装置
１１        クロック周波数選択部
１２        ＤＤＳ
１５        ＰＬＬ
２１、２１ａ〜２１ｄ
設定値算出部
２２、２２ａ〜２２ｄ
スプリアス算出部
２３        選択設定部
３７        判定部
５５        最小値選択部
５６        最大値選択部
【図１】
2016063238.tif 000006
【図２】
2016063238.tif 000007
【図３】
2016063238.tif 000008
【図４】
2016063238.tif 000009
【図５】
2016063238.tif 000010
【図６】
2016063238.tif 000011
【図８】
2016063238.tif 000012
【図１１】
2016063238.tif 000013
【図１２】
2016063238.tif 000014
【図１３】
2016063238.tif 000015
【図７】
2016063238.tif 000016
【図９】
2016063238.tif 000017
【図１０】
2016063238.tif 000018