(57)【要約】【課題】ゲート電極下部に設けられた電極を、所望の電位に接続可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、ゲート電極と、第３絶縁層と、第２電極と、第３電極と、第４電極と、を有する。第１電極は、第１絶縁層を介して第１半導体領域内に設けられている。ゲート電極は、第２絶縁層を介して第１電極上に設けられている。第２電極は、第３半導体領域と電気的に接続されている。第３電極は、第２電極と離間して設けられている。第３電極は、ゲート電極と電気的に接続されている。第４電極は、第１電極と電気的に接続されている。第４電極は、第２電極および第３電極と離間して設けられている。【選択図】図１
2016152357.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域上に選択的に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域上に選択的に設けられた、第１導電形の第３半導体領域と、
第１絶縁層を介して前記第１半導体領域内に設けられた第１電極と、
第２絶縁層を介して前記第１電極上に設けられたゲート電極と、
前記ゲート電極と前記第１半導体領域の間、前記ゲート電極と前記第２半導体領域の間、および前記ゲート電極と前記第３半導体領域の間に設けられた第３絶縁層と、
前記第３半導体領域と電気的に接続された第２電極と、
前記第２電極と離間して設けられ、前記ゲート電極と電気的に接続された第３電極と、
前記第１電極と電気的に接続され、前記第２電極および前記第３電極と離間して設けられた第４電極と、
を備えた半導体装置。
【請求項２】
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域は、主面を有する半導体基板中に設けられた領域であり、
前記第２電極、前記第３電極、および前記第４電極は、前記主面上に設けられた請求項１記載の半導体装置。
【請求項３】
前記第１電極および前記ゲート電極は、前記主面に対して平行な第１方向に延びており、
前記第１電極および前記ゲート電極は、前記主面に対して平行であり、かつ前記第１方向に対して直交する第２方向において、複数設けられ、
前記複数のゲート電極は、前記第３電極と電気的に接続され、
前記複数の第１電極は、前記第４電極と電気的に接続された請求項２記載の半導体装置。
【請求項４】
前記第３電極は、前記第１方向に延びる第２部分を含み、
前記第４電極は、前記第１方向に延びる第２部分を含み、
前記第２電極の少なくとも一部は、前記主面に対して直交する第３方向から見た場合に、前記第３電極の第２部分と、前記第４電極の第２部分と、の間に設けられた請求項３記載の半導体装置。
【請求項５】
前記第２電極は、前記第２方向に突出した第１部分と第２部分、および前記第２方向と反対の第４方向に突出した第３部分と第４部分を含み、
前記第３電極は、前記主面に対して直交する第３方向から見た場合に、前記第２電極の前記第１部分と前記第２部分の間に設けられた第１部分を含み、
前記第４電極は、前記第３方向から見た場合に、前記第２電極の前記第３部分と前記第４部分の間に設けられた第１部分を含む請求項４記載の半導体装置。
【請求項６】
前記第３電極は、
前記第２方向に延び、前記第３電極の前記第２部分の前記第１方向における一端に接続された第３部分と、
前記第２方向に延び、前記第３電極の前記第２部分の前記第１方向における他端に接続された第４部分と、
を含み、
前記第２電極の少なくとも一部は、前記第３方向から見た場合に、前記第３電極の前記第３部分と前記第４部分との間に設けられた請求項５記載の半導体装置。
【請求項７】
前記第４電極は、
前記第２方向に延び、前記第４電極の前記第２部分の前記第１方向における一端に接続された第３部分と、
前記第２方向に延び、前記第４電極の前記第２部分の前記第１方向における他端に接続された第４部分と、
を含み、
前記第２電極の少なくとも一部は、前記第３方向から見た場合に、前記第４電極の前記第３部分と前記第４部分との間に設けられた請求項６記載の半導体装置。
【請求項８】
前記第３電極の前記第３部分の少なくとも一部は、前記第３方向から見た場合に、前記第２電極と前記第４電極の間に設けられた請求項７記載の半導体装置。
【請求項９】
前記複数のゲート電極および前記第３電極と電気的に接続された第１引き出し電極をさらに備え、
前記第１引き出し電極は、前記第１方向に延びる第１部分を含み、
前記第３電極の前記第２部分の少なくとも一部は、前記第３方向から見た場合に、前記第１引き出し電極の前記第２部分の少なくとも一部と重なっている請求項７または８に記載の半導体装置。
【請求項１０】
前記複数の第１電極および前記第４電極と電気的に接続された第２引き出し電極をさらに備え、
前記第２引き出し電極は、前記第１方向に延びる第１部分を含み、
前記第４電極の前記第２部分の少なくとも一部は、前記第３方向から見た場合に、前記第２引き出し電極の前記第１部分の少なくとも一部と重なっている請求項９記載の半導体装置。
【請求項１１】
前記第１引き出し電極の前記第１部分の少なくとも一部は、前記第３方向から見た場合に、前記第２引き出し電極の前記第１部分の少なくとも一部と重なっている請求項１０記載の半導体装置。
【請求項１２】
前記第２電極は、前記第１方向において複数設けられ、
前記第３電極の第２部分と、前記第４電極の第２部分と、の間には、前記複数の第２電極が設けられた請求項４記載の半導体装置。
【請求項１３】
前記第３電極は、前記第２方向に延びる第３部分を含み、
前記第４電極は、前記第２方向に延びる第３部分を含み、
前記複数の第２電極の少なくとも一つは、前記第３電極の第３部分と、前記第４電極の第３部分と、の間に設けられた請求項１２記載の半導体装置。
【請求項１４】
請求項１〜１３のいずれか１つに記載の半導体装置と、
前記半導体装置を封止する封止部材と、
前記第１半導体領域と電気的に接続された第５電極と、
前記第５電極に接続された第１端子と、
前記第２電極に接続された第２端子と、
前記第３電極に接続された第３端子と、
前記第４電極に接続された第４端子と、
を備えた半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体パッケージに関する。
【背景技術】
【０００２】
電力制御などのために、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）や絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下ＩＧＢＴという）などの半導体装置が用いられる。
ＭＯＳＦＥＴやＩＧＢＴにおいて、ゲート電極下部に、フィールドプレート電極などの他の電極を設ける場合がある。半導体装置の特性は、当該他の電極の電位に応じて、変化する。
このような半導体装置において、当該他の電極の電位は、半導体装置の使用態様に応じて設定されることが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−８４９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ゲート電極下部に設けられた電極を、所望の電位に接続可能とする半導体装置および半導体パッケージを提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第１電極と、ゲート電極と、第３絶縁層と、第２電極と、第３電極と、第４電極と、を有する。
第２半導体領域は、第１半導体領域上に選択的に設けられている。
第３半導体領域は、第２半導体領域上に選択的に設けられている。
第１電極は、第１絶縁層を介して第１半導体領域内に設けられている。
ゲート電極は、第２絶縁層を介して第１電極上に設けられている。
第３絶縁層は、ゲート電極と第１半導体領域の間、ゲート電極と第２半導体領域の間、およびゲート電極と第３半導体領域の間に設けられている。
第２電極は、第３半導体領域と電気的に接続されている。
第３電極は、第２電極と離間して設けられている。第３電極は、ゲート電極と電気的に接続されている。
第４電極は、第１電極と電気的に接続されている。第４電極は、第２電極および第３電極と離間して設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す模式平面図。
【図２】第１実施形態に係る半導体装置の一部を表す模式平面図。
【図３】第１実施形態に係る半導体装置の一部を表す、図１のＡ−Ａ´模式断面図。
【図４】第１実施形態に係る半導体装置の一部を表す、図１のＢ−Ｂ´模式断面図。
【図５】第１実施形態に係る半導体装置の一部を表す、図１のＣ−Ｃ´模式断面図。
【図６】第１実施形態に係る半導体装置の一部を表す、図１のＤ−Ｄ´模式断面図。
【図７】パッケージされた第１実施形態に係る半導体装置を表す模式図。
【図８】第１実施形態に係る半導体装置の製造工程を表す模式工程断面図。
【図９】第１実施形態に係る半導体装置の製造工程を表す模式工程断面図。
【図１０】第１実施形態に係る半導体装置の製造工程を表す模式工程断面図。
【図１１】第１実施形態に係る半導体装置の製造工程を表す模式工程断面図。
【図１２】第１実施形態に係る半導体装置の製造工程を表す模式工程断面図。
【図１３】第１実施形態に係る半導体装置の製造工程を表す模式工程断面図。
【図１４】第１実施形態に係る半導体装置の製造工程を表す模式工程断面図。
【図１５】第２実施形態に係る半導体装置の一部を表す模式平面図。
【図１６】第２実施形態に係る半導体装置の一部を表す、図１５のＡ−Ａ´模式断面図。
【図１７】第３実施形態に係る半導体装置の一部を表す模式平面図。
【図１８】第３実施形態に係る半導体装置の一部を表す、図１７のＡ−Ａ´模式断面図。
【図１９】第４実施形態に係る半導体装置の一部を表す模式平面図。
【図２０】第４実施形態に係る半導体装置の一部を表す、図１９のＡ−Ａ´模式断面図。
【図２１】第５実施形態に係る半導体装置の一部を表す模式断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
各図面中の矢印Ｘ、Ｙ、Ｚは互いに直交する三方向を表しており、例えば、矢印Ｘが表す方向（Ｘ方向）、矢印Ｙが表す方向（Ｙ方向）は半導体基板の主面に平行な方向であり、矢印Ｚが表す方向（Ｚ方向）は半導体基板の主面に垂直な方向を表している。
なお、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置１００は、ｎ形（第１導電形）のドレイン領域１０（第４半導体領域）と、ｎ形半導体領域１２（第１半導体領域）と、ｐ形（第２導電形）のベース領域２０（第２半導体領域）と、ｎ形ソース領域２２（第３半導体領域）と、埋め込み電極１４（第１電極）と、ゲート電極２４と、絶縁層１６（第１絶縁層）と、絶縁層１８（第２絶縁層）と、絶縁層２６（第３絶縁層）と、ドレイン電極３０（第５電極）と、ソース電極パッド３２（第２電極）と、ゲート電極パッド３８（第３電極）と、電極パッド３６（第４電極）と、引き出し電極４２（第１引き出し電極）と、引き出し電極４０（第２引き出し電極）と、を有する。
【０００９】
図１および図２は、第１実施形態に係る半導体装置１００の一部を表す平面図である。
図３は、第１実施形態に係る半導体装置１００の一部を表す、図１のＡ−Ａ´模式断面図である。
図４は、第１実施形態に係る半導体装置１００の一部を表す、図１のＢ−Ｂ´模式断面図である。
図５は、第１実施形態に係る半導体装置１００の一部を表す、図１のＣ−Ｃ´模式断面図である。
図６は、第１実施形態に係る半導体装置１００の一部を表す、図１のＤ−Ｄ´模式断面図である。
図１において、各絶縁層は省略されている。図１において、複数設けられたゲート電極２４のうちの一部を、破線で表している。
図２において、引き出し電極４０および引き出し電極４２の構成を説明するために、電極パッド３６、ゲート電極パッド３８、および各絶縁層などは省略されている。
【００１０】
図１に表すように、半導体基板１（以下、単に基板１という）の第１主面（表面）上には、ソース電極パッド３２、電極パッド３６、およびゲート電極パッド３８が設けられている。ソース電極パッド３２、電極パッド３６、およびゲート電極パッド３８は、互いに離間して設けられている。
基板１中であって、ソース電極パッド３２の下方には、ゲート電極２４が複数設けられている。ゲート電極２４は、Ｙ方向（第１方向）に延びている。また、ゲート電極２４は、Ｘ方向（第２方向）において、複数設けられている。
【００１１】
電極パッド３６は、Ｙ方向に延びる部分３６ａ（第２部分）を含む。また、電極パッド３６は、Ｘ方向に延びる部分３６ｂ（第３部分）と部分３６ｃ（第４部分）を含む。部分３６ｂは、部分３６ａのＹ方向の一端に接して設けられている。部分３６ｃは、部分３６ａのＹ方向の他端に接して設けられている。
【００１２】
ゲート電極パッド３８は、Ｙ方向に延びる部分３８ａ（第２部分）を含む。また、ゲート電極パッド３８は、Ｘ方向に延びる部分３８ｂ（第３部分）と部分３８ｃ（第４部分）を含む。部分３８ｂは、部分３８ａのＹ方向の一端に接して設けられている。部分３８ｃは、部分３８ａのＹ方向の他端に接して設けられている。
【００１３】
部分３６ａおよび部分３８ａの延びている方向は、例えば、ゲート電極２４が延びている方向と同じである。
部分３６ｂとソース電極パッド３２の間の距離は、部分３８ｂとソース電極パッド３２の間の距離よりも大きい。
【００１４】
電極パッド３６は、Ｘ方向と反対の方向（以下、−Ｘ方向という）に突出した部分３６ｄ（第１部分）を含み、部分３６ｄは、部分３６ａに接続されている。ゲート電極パッド３８は、Ｘ方向に突出した部分３８ｄ（第１部分）を含み、部分３８ｄは、部分３８ａに接続されている。部分３８ｄと部分３６ｄは、ソース電極パッド３２を介して対面している。
【００１５】
ソース電極パッド３２は、電極パッド３６側に設けられ、Ｘ方向に突出している部分３２ａ（第１部分）および３２ｂ（第２部分）を含む。また、ソース電極パッド３２は、ゲート電極パッド３８側に設けられ、−Ｘ方向（第４方向）に突出している部分３２ｃ（第３部分）および３２ｄ（第４部分）を含む。
【００１６】
電極パッド３６の部分３６ｄの少なくとも一部は、平面視した際、Ｙ方向において、ソース電極パッド３２の部分３２ａと３２ｂの間に設けられている。
【００１７】
ゲート電極パッド３８の部分３８ｄの少なくとも一部は、平面視した際、Ｙ方向において、ソース電極パッド３２の部分３２ｃと３２ｄの間に設けられている。
なお、平面視とは、例えば、半導体装置１００をＺ方向（第３方向）から見た場合を意味する。
【００１８】
ソース電極パッド３２の少なくとも一部は、平面視した際、Ｙ方向において、部分３６ｂと部分３６ｃの間に設けられている。また、ソース電極パッド３２の少なくとも一部は、平面視した際、Ｙ方向において、部分３８ｂと部分３８ｃの間に設けられている。
【００１９】
ゲート電極パッド３８の部分３８ｂの一部は、平面視した際、Ｙ方向において、電極パッド３６の部分３６ｂと、ソース電極パッド３２と、の間に設けられている。同様に、ゲート電極パッド３８の部分３８ｃの一部は、平面視した際、Ｙ方向において、電極パッド３６の部分３６ｃと、ソース電極パッド３２と、の間に設けられている。
【００２０】
図２に表すように、引き出し電極４０は、Ｙ方向に延びる部分４０ａを含む。また、引き出し電極４０は、Ｘ方向に延びる部分４０ｂと部分４０ｃを含む。部分４０ｂは、部分４０ａのＹ方向の一端に接して設けられている。部分４０ｃは、部分４０ａのＹ方向の他端に接して設けられている。
【００２１】
引き出し電極４２は、Ｙ方向に延びる部分４２ａを含む。また、引き出し電極４２は、Ｘ方向に延びる部分４２ｂと部分４２ｃを含む。部分４２ｂは、部分４２ａのＹ方向の一端に接して設けられている。部分４２ｃは、部分４２ａのＹ方向の他端に接して設けられている。
部分４２ｂの一部は、平面視した際、部分４０ｂの一部と重なっている。また、部分４２ｃの一部は、平面視した際、部分４０ｃの一部と重なっている。
【００２２】
ソース電極パッド３２の少なくとも一部は、平面視した際、部分４０ｂと部分４０ｃの間に設けられている。また、ソース電極パッド３２の少なくとも一部は、平面視した際、部分４２ｂと部分４２ｃの間に設けられている。
【００２３】
ここで、図３を用いて、図１のＡ−Ａ´断面について説明する。
ドレイン電極３０は、基板１の第１主面と反対側の面である第２主面（裏面）上に設けられている。
ｎ形ドレイン領域１０は、基板１の裏面側に設けられており、ドレイン電極３０と電気的に接続されている。
ｎ形半導体領域１２は、ｎ形ドレイン領域１０上に設けられている。ｎ形半導体領域１２は、ｎ形ドレイン領域１０を介して、ドレイン電極３０と電気的に接続されている。ｎ形半導体領域１２のｎ形キャリア密度は、ｎ形ドレイン領域１０のｎ形キャリア密度よりも低い。
【００２４】
ｐ形ベース領域２０は、基板１の表面側において、ｎ形半導体領域１２上に選択的に設けられている。
ｎ形ソース領域２２は、基板１の表面側において、ｐ形ベース領域２０上に選択的に設けられている。ｎ形ソース領域２２のｎ形キャリア密度は、ｎ形半導体領域１２のｎ形キャリア密度よりも高い。また、ｎ形ソース領域２２のｎ形キャリア密度は、ｐ形ベース領域２０のｐ形キャリア密度よりも高い。
【００２５】
埋め込み電極１４は、絶縁層１６を介して、ｎ形半導体領域１２と対面している。すなわち、絶縁層１６は、ｎ形半導体領域１２と埋め込み電極１４の間に設けられている。
ゲート電極２４は、絶縁層２６を介して、ｎ形半導体領域１２、ｐ形ベース領域２０、およびｎ形ソース領域２２と対面している。すなわち、絶縁層２６は、ｎ形半導体領域１２とゲート電極２４の間、ｐ形ベース領域２０とゲート電極２４の間、およびｎ形ソース領域２２とゲート電極２４の間に設けられている。
また、ゲート電極２４は、絶縁層１８を介して、埋め込み電極２４の上方に設けられている。すなわち、絶縁層１８は、埋め込み電極１４とゲート電極２４の間に設けられている。
【００２６】
絶縁層１８と絶縁層２６は、共通の絶縁層であってもよい。すなわち、この場合、１つの絶縁層中に含まれる領域であって、ゲート電極２４とｎ形半導体領域１２の間、ゲート電極２４とｐ形ベース領域２０の間、およびゲート電極２４とｐ形ベース領域２０の間、に位置する領域が、絶縁層２６に相当する。そして、１つの絶縁層中に含まれる領域であって、ゲート電極２４と埋め込み埋め込み電極１４の間に位置する領域が、絶縁層１８に相当する。
【００２７】
埋め込み電極１４は、ゲート電極２４と同様に、Ｙ方向に延びている。また、埋め込み電極１４は、Ｘ方向において、複数設けられている。
ｐ形ベース領域２０上およびｎ形ソース領域２２上には、ソース電極パッド３２が設けられている。ｎ形ソース領域２２は、ソース電極パッド３２と電気的に接続されている。
ゲート電極２４とソース電極パッド３２の間には、絶縁層２８が設けられている。
【００２８】
ドレイン電極３０に、ソース電極パッド３２の電位に対して、正の電位を印加し、ゲート電極２４に閾値以上の電圧を加えることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域２０のゲート絶縁層２６近傍の領域にチャネル（反転層）が形成される。
一方で、ゲート電極２４に印加されている電圧を、閾値電圧未満にすることで、ｐ形ベース領域２０に形成されていたチャネルが消滅し、ＭＯＳＦＥＴがオフ状態となる。
【００２９】
次に、図４を用いて、図１のＢ−Ｂ´断面について説明する。
埋め込み電極１４は、接続部４４を介して、引き出し電極４０の部分４０ｂまたは４０ｃに接続されている。接続部４４は、引き出し電極４０と埋め込み電極１４の間に設けられた、Ｚ方向に延びる導電層である。
【００３０】
ゲート電極２４は、接続部４６を介して、引き出し電極４２の部分４２ｂまたは４２ｃに接続されている。接続部４６は、ゲート電極２４と引き出し電極４２との間に設けられた、Ｚ方向に延びる導電層である。
【００３１】
引き出し電極４０は、電極パッド３６の部分３６ｂおよび３６ｃに接続されている。引き出し電極４０は、引き出し電極４０と電極パッド３６の間に設けられた絶縁層を貫通する接続部３５を介して、電極パッド３６に接続されている。
【００３２】
引き出し電極４０は、Ｙ方向から見た際に、埋め込み電極１４の一部と電極パッド３６の間に位置している。すなわち、引き出し電極４０の少なくとも一部は、埋め込み電極１４の一部と、Ｚ方向において重なっている。引き出し電極４０の少なくとも一部は、電極パッド３６の一部と、Ｚ方向において重なっている。
【００３３】
埋め込み電極１４は、引き出し電極４０および接続部３５を介さずに、接続部４４によって、電極パッド３６に接続されていてもよい。
【００３４】
引き出し電極４２は、ゲート電極パッド３８の部分３８ｂおよび３８ｃに接続されている。引き出し電極４２は、引き出し電極４２とゲート電極パッド３８の間に設けられた絶縁層を貫通する接続部３７を介して、ゲート電極パッド３８に接続されている。
【００３５】
引き出し電極４２は、Ｙ方向から見た際に、ゲート電極２４とゲート電極パッド３８の間に位置している。すなわち、引き出し電極４２の少なくとも一部は、ゲート電極２４の一部と、Ｚ方向において重なっている。引き出し電極４２の少なくとも一部は、ゲート電極パッド３８の一部と、Ｚ方向において重なっている。
ゲート電極２４は、引き出し電極４２および接続部３７を介さずに、接続部４６によって、ゲート電極パッド３８に接続されていてもよい。
【００３６】
引き出し電極４０と基板１の表面との間には、絶縁層３９が設けられている。引き出し電極４０と引き出し電極４２の間には、絶縁層４１が設けられている。引き出し電極４０の少なくとも一部は、引き出し電極４２の少なくとも一部と、Ｚ方向において重なっている。
【００３７】
引き出し電極４０の少なくとも一部と引き出し電極４２の少なくとも一部は、Ｙ方向において、ソース電極パッド３２と重なっている。
【００３８】
図５に表すように、一部の埋め込み電極１４および一部のゲート電極２４は、電極パッド３６の部分３６ｄの下方に設けられている。
引き出し電極４０の部分４０ａは、接続部３５を介して、電極パッド３６の部分３６ａに接続されている。
【００３９】
図６に表すように、一部の埋め込み電極１４および一部のゲート電極２４は、ゲート電極パッド３８の部分３８ｄの下方に設けられている。
引き出し電極４２の部分４２ａは、接続部３７を介して、ゲート電極パッド３８の部分３８ａに接続されている。
【００４０】
ここで、上述した各構成に用いることができる材料について説明する。
基板１には、シリコンなどの半導体、シリコンカーバイド（ＳｉＣ）もしくは窒化ガリウム（ＧａＮ）などの化合物半導体、または、ダイヤモンドなどのワイドバンドギャップ半導体などが用いられる。
各半導体領域は、例えば、上述した材料から構成される基板１に形成された不純物領域である。ｐ形の不純物として、例えば、ボロンが用いられる。ｎ形の不純物として、例えば、リンまたはヒ素が用いられる。
埋め込み電極１４およびゲート電極２４には、例えば、ポリシリコンが用いられる。ポリシリコンには、ｎ形またはｐ形の不純物が添加されていてもよい。
電極、配線、および接続部には、例えば、銅、アルミニウム、銀、金、バナジウム、ニッケル、またはスズなどの導電材料が用いられる。
各絶縁層には、例えば、酸化シリコン、窒化シリコン、または酸窒化シリコンが用いられる。
【００４１】
図７は、パッケージされた、第１実施形態に係る半導体装置を表す模式図である。
半導体パッケージ１５０は、半導体装置１００をパッケージしたものである。半導体パッケージ１５０は、半導体装置１００と、フレーム５１と、封止部材５３と、端子５５、５７、５９、および６１と、を備える。
【００４２】
フレーム５１は、基板１を載置するためのものである。また、フレーム５１は、半導体装置１００のドレイン電極３０と電気的に接続されている。
封止部材５３は、フレーム５１上に設けられた半導体装置１００を封止している。封止部材５３の材料として、例えば、樹脂を用いることが可能である。
【００４３】
端子５５は、フレーム５１と接続されている。すなわち、端子５５は、ドレイン電極３０と電気的に接続されている。
端子５７は、ソース電極パッド３２と接続されている。
端子５９は、電極パッド３６と接続されている。
端子６１は、ゲート電極パッド３８と接続されている。
【００４４】
次に、本実施形態に係る半導体装置１００の製造方法の一例について説明する。
図８〜図１４は、本実施形態に係る半導体装置１００の製造工程を表す模式工程断面図である。
図８〜図１４の各図において、左側の図は、図１のＢ−Ｂ´断面に相当する位置における様子を表し、右側の図は、図１のＡ−Ａ´断面に相当する位置における様子を表している。
【００４５】
まず、ｎ形の半導体基板１０ａを用意する。基板１０ａは、例えば、Ｓｉを主成分とする基板である。続いて、基板１０ａの上にｎ形不純物を添加しながらＳｉをエピタキシャル成長させることでｎ形半導体領域１２ａを形成する。続いて、ｎ形半導体領域１２ａにトレンチＴを形成する。
【００４６】
トレンチＴの形成は、ＩＢＥ（Ｉｏｎ  Ｂｅａｍ  Ｅｔｃｈｉｎｇ）法やＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などを用いて行われる。そして、図８（ａ）に表すように、基板１の表面およびトレンチＴの内壁に絶縁層８０を形成する。絶縁層８０は、例えば、酸化シリコンである。
この工程により、絶縁層１６および絶縁層３９が形成される。
【００４７】
次に、図８（ｂ）に表すように、絶縁層８０上に、導電層８２を形成する。導電層８２により、トレンチＴは埋め込まれる。導電層８２は、例えば、多結晶シリコン層である。
【００４８】
次に、基板１の表面のうち、トレンチＴが形成された領域以外の領域に、マスク８４を形成する。マスク８４は、図９（ａ）に表すように、トレンチＴの外縁からトレンチＴ内側に向けて突出していてもよい。
【００４９】
続いて、図９（ａ）に表すように、マスク８４を用いて、例えばウェットエッチング法により、導電層８２のうちトレンチＴ内に形成された部分の一部を除去する。導電層８２の除去は、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法を用いて行われてもよい。この工程により、絶縁層８０上に、導電層８２ａが形成される。
この工程により、埋め込み電極１４、接続部４４、および引き出し電極４０が形成される。
【００５０】
次に、マスク８４を除去し、図９（ｂ）に表すように、導電層８２ａ上に、絶縁層８６を形成する。絶縁層８６は、例えば、酸化シリコンである。
この工程により、絶縁層１８および絶縁層４１が形成される。
【００５１】
次に、図１０（ａ）に表すように、絶縁層８６上に導電層８８を形成する。導電層８８により、トレンチＴは埋め込まれる。導電層８８は、例えば、多結晶シリコン層である。
【００５２】
次に、トレンチＴの外縁部分を覆うマスク９０を形成する。マスク９０は、トレンチＴの側壁上に設けられた、絶縁層８０のうちＺ方向に延びる部分と、Ｚ方向において重なっている。また、マスク９０は、導電層８２ａのうちＺ方向に延びる部分、および絶縁層８６のうちＺ方向に延びる部分と、Ｚ方向において重なっている。
【００５３】
続いて、図１０（ｂ）に表すように、マスク９０を用いて、例えばウェットエッチング法により、導電層８８の一部を除去する。この工程により、絶縁層８６上に、導電層８８ａが形成される。
この工程により、ゲート電極２４、接続部４６、および引き出し電極４２が形成される。
【００５４】
次に、マスク９０を除去し、図１１（ａ）に表すように、導電層８８ａ上に、絶縁層９２を形成する。絶縁層９２は、例えば、酸化シリコンである。
【００５５】
次に、ｎ形半導体領域１２ａの表面部分にｐ形不純物をイオン注入することで、図１１（ｂ）に表すように、ｐ形ベース領域２０を形成する。ｎ形半導体領域１２ａのうちｐ形ベース領域２０が形成された領域以外の領域が、図３〜図６に表すｎ形半導体領域１２に対応する。
【００５６】
次に、絶縁層９２の一部を覆うマスク９１を形成する。マスク９１を用いてｐ形ベース領域２０の表面に選択的にｐ形不純物をイオン注入することで、図１２（ａ）に表すように、ｎ形ソース領域２２を形成する。
【００５７】
次に、図１２（ｂ）に表すように、絶縁層９２上に、保護膜としての絶縁層９４を形成する。絶縁層９２と絶縁層９４とで、図４に表す絶縁層２８が形成される。絶縁層９４は、例えば、酸化シリコンである。
【００５８】
次に、図１３（ａ）に表すように、絶縁層８６の一部、絶縁層９２の一部、および絶縁層９４の一部を、例えば、ＲＩＥ法により除去する。この工程により、導電層８２ａの一部、導電層８８ａの一部、ｐ形ベース領域２０、およびｎ形ソース領域２２が露出する。
【００５９】
次に、図１３（ｂ）に表すように、導電層９６を形成する。導電層９６は、ｐ形ベース領域２０、ｎ形ソース領域２２、導電層８２ａの一部、および導電層８８ａの一部、と接するように、形成される。導電層９６は、例えば、金属を含む層である。
【００６０】
次に、図１４（ａ）に表すように、導電層９６の一部を、例えばＲＩＥ法により除去する。この工程により、ソース電極パッド３２、電極パッド３６、およびゲート電極パッド３８が形成される。
【００６１】
次に、基板１０ａの裏面を研磨することで、ｎ形ドレイン領域１０を形成する。続いて、ｎ形ドレイン領域１０上に金属層を形成することで、ドレイン電極３０を形成する。以上の工程により、図１４（ｂ）に表す半導体装置１００が得られる。
【００６２】
上述した各層の形成には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いることが可能である。
【００６３】
絶縁層８０は、基板１の表面およびトレンチＴの内壁を酸化することで形成されてもよい。絶縁層８６は、導電層８２ａの表面を酸化することで形成されてもよい。絶縁層９２は、導電層８８ａの表面を酸化することで形成されてもよい。
【００６４】
次に、本実施形態の作用および効果について説明する。
本実施形態に係る半導体装置は、埋め込み電極１４を備え、かつ埋め込み電極１４が、ソース電極パッド３２およびゲート電極パッド３８から分離された電極パッド３６に接続されている。この構成によれば、電極パッド３６を所望の電位に接続することで、埋め込み電極１４の電位を設定することが可能となる。
【００６５】
ここで、埋め込み電極１４の電位と半導体装置１００の特性の関係について、詳細に説明する。
まず、埋め込み電極１４がゲート電極２４と電気的に接続されている場合について説明する。
この場合、ゲート電極２４に閾値以上の電圧が加わると、埋め込み電極１４にも同様の電圧が加わる。埋め込み電極１４に電圧が加わると、ｎ形半導体領域１２のうち、絶縁層１６近傍における電子の密度が高くなる。その結果、ｎ形半導体領域１２を通過する電子に対する抵抗が小さくなり、半導体装置１００のオン抵抗が低減される。
すなわち、埋め込み電極１４がゲート電極２４と電気的に接続されている場合、オン抵抗に起因する消費電力を低減することができる。
【００６６】
次に、埋め込み電極１４がゲート電極２４と電気的に接続されておらず、他の電位、例えばソース電極パッド３２、に接続されている場合について説明する。
この場合、埋め込み電極１４がゲート電極２４と接続されている場合に比べて、ゲート・ドレイン間容量が低下する。このため、埋め込み電極１４がゲート電極２４と電気的に接続されている場合に比べて、オン抵抗が増加する。しかし、ゲート・ドレイン間容量の低下により、スイッチング損失が低減される。
すなわち、埋め込み電極１４がゲート電極２４と接続されていない場合は、埋め込み電極１４がゲート電極２４と接続されている場合に比べて、スイッチング損失に起因する消費電力を低減することができる。
【００６７】
上述したように、埋め込み電極１４の電位に応じて、半導体装置の特性の改善が得られる。しかし、一方で、例えば、埋め込み電極１４がゲート電極２４と接続されている半導体装置１００に対して、頻繁にスイッチのオンおよびオフを繰り返す場合、スイッチング損失の増加による消費電力の増加が、オン抵抗の低減による消費電力の低減を上回ってしまう。
あるいは、埋め込み電極１４がゲート電極２４と接続されていない半導体装置１００に対するスイッチングの頻度が低い場合、オン抵抗の増加による消費電力の増加がスイッチング損失の低下による消費電力の低減を上回ってしまう。
【００６８】
従って、埋め込み電極１４の電位は、半導体装置１００の使用態様に応じて設定されることが望ましい。
【００６９】
本実施形態によれば、埋め込み電極１４が、引き出し電極４０を介して、ソース電極パッド３２およびゲート電極パッド３８から分離された電極パッド３６に接続されている。このため、埋め込み電極１４を、半導体装置１００の使用態様に応じて、適切な電位に接続することが可能である。
【００７０】
また、引き出し電極４０が部分４０ｂを含み、電極パッド３６が部分３６ｂを含み、部分３６ｂと部分４０ｂを接続することで、引き出し電極４０と電極パッド３６の接触面積を増加させることができる。同様に、引き出し電極４０が部分４０ｃを含み、電極パッド３６が部分３６ｃを含み、部分３６ｃと部分４０ｃを接続することで、引き出し電極４０と電極パッド３６の接触面積を増加させることができる。
【００７１】
引き出し電極４０と電極パッド３６の接触面積を増加させることで、引き出し電極４０と電極パッド３６の間の抵抗を低減することが可能となる。引き出し電極４０と電極パッド３６の間の抵抗が低減されると、例えば、埋め込み電極１４をゲート電極２４と接続した場合に、ＭＯＳＦＥＴをオンまたはオフする際のスイッチング速度を向上させることが可能となる。
【００７２】
また、引き出し電極４２が部分４２ｂを含み、ゲート電極パッド３８が部分３８ｂを含み、部分３８ｂと部分４２ｂを接続することで、引き出し電極４２とゲート電極パッド３８の接触面積を増加させることができる。同様に、引き出し電極４２が部分４２ｃを含み、ゲート電極パッド３８が部分３８ｃを含み、部分３８ｃと部分４２ｃを接続することで、引き出し電極４２とゲート電極パッド３８の接触面積を増加させることができる。
【００７３】
引き出し電極４２とゲート電極パッド３８の接触面積を増加させることで、引き出し電極４２とゲート電極パッド３８の間の抵抗を低減することが可能となる。引き出し電極４２とゲート電極パッド３８の間の抵抗が低減されると、ＭＯＳＦＥＴをオンまたはオフする際のスイッチング速度を向上させることが可能となる。
【００７４】
また、電極パッド３６が、突出した部分３６ｄを含むことで、電極パッド３６と端子５９とを金属配線で接続する際に、電極パッド３６と金属配線との接触面積を大きくすることができる。このため、電極パッド３６と端子５９との間の抵抗を低減することが可能となる。
【００７５】
また、部分３６ｂとソース電極パッド３２との間の距離が、部分３８ｂとソース電極パッド３２との間の距離よりも大きいことで、電極パッド３６と埋め込み電極１４を接続することが容易となる。
【００７６】
これは以下の理由による。
電極パッド３６に接続された埋め込み電極１４は、ゲート電極パッド３８に接続されたゲート電極２４の下方に位置している。部分３６ｂとソース電極パッド３２との間の距離が、部分３８ｂとソース電極パッド３２との間の距離よりも小さい場合、埋め込み電極１４と電極パッド３６を接続するためには、引き出し電極４２を貫通する接続部を形成するか、あるいは引き出し電極４２を避けて配線を形成しなければならない。
【００７７】
このため、配線構造が複雑となり、半導体装置の作製も困難となってしまう。部分３６ｂとソース電極パッド３２との間の距離が、部分３８ｂとソース電極パッド３２との間の距離よりも大きいことで、電極パッド３６と埋め込み電極１４の接続を、より簡易な配線構造で実現することが可能である。
【００７８】
さらに、半導体装置１００を含む半導体パッケージ１５０において、ドレイン電極３０、ソース電極パッド３２、電極パッド３６、およびゲート電極パッド３８が、それぞれ異なる端子に接続されていることで、半導体装置１００と他の回路を接続する際に、電極パッド３６に接続された端子を、所望の電位の端子と接続することが容易となる。
【００７９】
（第２実施形態）
図１５は、第２実施形態に係る半導体装置２００の一部を表す模式平面図である。
図１６は、第２実施形態に係る半導体装置２００の一部を表す、図１５のＡ−Ａ´模式断面図である。
図１５において、各絶縁層は省略されている。
【００８０】
本実施形態に係る半導体装置２００は、主に、ｎ形ピラー１３ｎとｐ形ピラー１３ｐとから構成されるスーパージャンクション構造を備える点で、半導体装置１００と異なる。
【００８１】
ｎ形ピラー１３ｎは、Ｙ方向に延びている。ｎ形ピラー１３ｎは、ｎ形半導体領域１２上に選択的に設けられている。ｎ形ピラー１３ｎは、Ｘ方向において、複数設けられている。
ｎ形ピラー１３ｎのｎ形キャリア密度は、例えば、ｎ形半導体領域１２のｎ形キャリア密度と等しいか、それ以上である。
【００８２】
ｐ形ピラー１３ｐは、Ｙ方向に延びている。ｐ形ピラー１３ｐは、ｎ形半導体領域１２上に選択的に設けられている。ｐ形ピラー１３ｐは、Ｙ方向において、複数設けられている。
ｐ形ピラー１３ｐのｐ形キャリア密度は、例えば、ｎ形ピラー１３ｎのｎ形キャリア密度と等しい。
ｐ形ピラー１３ｐのｐ形キャリア密度は、例えば、ｎ形半導体領域１２のｎ形キャリア密度と等しいか、それ以上である。
【００８３】
ｎ形ピラー１３ｎとｐ形ピラー１３ｐは、Ｙ方向において交互に設けられている。換言すると、ｐ形ピラー１３ｐは、隣り合うｎ形ピラー１３ｎの間に設けられている。ｎ形ピラー１３ｎは、隣り合うｐ形ピラー１３ｐの間に設けられている。
【００８４】
図１５に表すように、ｎ形ピラー１３ｎの一部およびｐ形ピラー１３ｐの一部は、平面視した際、電極パッド３６の部分３６ｂおよび３６ｃと重なっている。また、ｎ形ピラー１３ｎの一部およびｐ形ピラー１３ｐの一部は、平面視した際、ゲート電極パッド３８の部分３８ｂおよび３８ｃと重なっている。
ｎ形ピラー１３ｎおよびｐ形ピラー１３ｐが延びている方向は、例えば、部分３６ａおよび部分３８ａが延びている方向と同じである。
【００８５】
本実施形態においても、第１実施形態と同様に、ソース電極パッド３２およびゲート電極パッド３８から分離された電極パッド３６を備えるため、埋め込み電極１４を、半導体装置２００の使用態様に応じて、適切な電位に接続可能である。
【００８６】
さらに、本実施形態によれば、ｎ形ピラー１３ｎとｐ形ピラー１３ｐとから構成されるスーパージャンクション構造を備えるため、第１実施形態に係る半導体装置に比べて、耐圧を向上させることが可能となる。
【００８７】
（第３実施形態）
図１７は、第３実施形態に係る半導体装置３００の一部を表す模式平面図である。
図１８は、第３実施形態に係る半導体装置３００の一部を表す、図１７のＡ−Ａ´模式断面図である。
図１７において、各絶縁層は省略されている。
【００８８】
本実施形態に係る半導体装置３００は、半導体装置１００と比較して、主に、電極パッド３６およびゲート電極パッド３８の形状が異なる。
半導体装置１００では、電極パッド３６は、部分３６ａ〜ｄを含み、ゲート電極パッド３８は、部分３８ａ〜ｄを含んでいた。これに対して、半導体装置３００では、電極パッド３６は、ソース電極の部分３２ａと部分３２ｂの間に設けられた部分３６ｄを含み、ゲート電極パッド３８は、部分３２ｃと部分３２ｄの間に設けられた部分３８ｄを含む。
【００８９】
図１８に表すように、Ａ−Ａ´断面において、引き出し電極４０は、電極パッド３６と接続されておらず、引き出し電極４２は、ゲート電極パッド３８と接続されていない。半導体装置３００のうち、電極パッド３６が設けられた部分の構造は、図５に表す構造と同様である。また、半導体装置３００のうち、ゲート電極パッド３８が設けられた部分の構造は、図６に表す構造と同様である。
【００９０】
本実施形態においても、第１実施形態と同様に、埋め込み電極１４を、半導体装置３００の使用態様に応じて、適切な電位に接続可能である。
【００９１】
（第４実施形態）
図１９は、第４実施形態に係る半導体装置４００の一部を表す模式平面図である。
図２０は、第４実施形態に係る半導体装置４００の一部を表す、図１９のＡ−Ａ´模式断面図である。
図１９において、各絶縁層は省略されている。図１９において、複数設けられたゲート電極２４のうちの一部を、破線で表している。
【００９２】
半導体装置４００は、例えば図１９に表すように、複数のソース電極パッド３２を有する。一例として、複数のソース電極パッド３２は、平面視した際、電極パッド３６とゲート電極パッド３８の間に設けられている。
【００９３】
電極パッド３６は、Ｙ方向に延びる部分３６ａと、Ｘ方向に延びる部分３６ｂと、を含む。ゲート電極パッド３８は、Ｙ方向に延びる部分３８ａと、Ｘ方向に延びる部分３８ｂと、を含む。
【００９４】
部分３６ａおよび部分３８ａは、例えば、ゲート電極２４と平行に延びている。部分３８ｂは、複数のゲート電極２４とＺ方向において重なっている。
【００９５】
一例として、平面視した際、Ｘ方向において、部分３６ａと部分３８ａとの間には、複数のソース電極パッド３２が設けられている。Ｘ方向における部分３６ａと部分３８ａとの間には、１つのソース電極パッド３２のみが設けられていてもよい。複数のソース電極パッド３２のうちの少なくとも一つは、例えば、平面視した際、Ｙ方向において、部分３６ｂと部分３８ｂの間に設けられている。
【００９６】
図２０に表すように、埋め込み電極１４は、電極パッド３６の部分３６ｂに、接続部３５を介して接続されている。ゲート電極２４は、ゲート電極パッド３８の部分３８ｂに、接続部３７を介して接続されている。接続部３５と３７の間には、ゲート電極２４とソース電極パッド３２との間に設けられた絶縁層２８の少なくとも一部が設けられている。
【００９７】
本実施形態においても、第１実施形態と同様に、埋め込み電極１４を、半導体装置４００の使用態様に応じて、適切な電位に接続可能である。
【００９８】
（第５実施形態）
図２１は、第５実施形態に係る半導体装置５００の一部を表す模式断面図である。
なお、図２１において、第１実施形態と同様の構成を採用可能な要素については、図３と同じ符号を付し、その詳細な説明は適宜省略する。
【００９９】
第５実施形態に係る半導体装置５００は、例えば、ＩＧＢＴを含む。
半導体装置５００は、半導体装置１００におけるｎ形ドレイン領域１０に代えて、ｎ形バッファ領域７２およびｐ形コレクタ領域７４を備える。また、半導体装置５００は、ｎ形エミッタ領域２２、コレクタ電極３０、およびエミッタ電極パッド３２を備える。
【０１００】
ｎ形バッファ領域７２のｎ形キャリア密度は、ｎ形半導体領域１２のｎ形キャリア密度よりも高い。ｐ形コレクタ領域７４のｐ形キャリア密度は、ｎ形半導体領域１２のｎ形キャリア密度よりも高い。ｐ形コレクタ領域７４のｐ形キャリア密度は、例えば、ｎ形バッファ領域７２のｎ形キャリア密度と等しい。
ｎ形バッファ領域７２は、ｐ形コレクタ領域７４上に設けられている。ｐ形コレクタ領域７４は、コレクタ電極３０と電気的に接続されている。また、ｎ形エミッタ領域２２は、エミッタ電極パッド３２と電気的に接続されている。
【０１０１】
本実施形態においても、第１実施形態と同様に、埋め込み電極１４を、半導体装置５００の使用態様に応じて、適切な電位に接続可能である。
【０１０２】
本発明に係る実施形態の説明において、「キャリア密度」を用いて説明した。キャリア密度とは、半導体に含まれる不純物の内、活性化される不純物の密度を示している。キャリア密度は、活性化される不純物濃度と同意とみなし、上記実施形態の説明におけるキャリア密度は不純物濃度と置き換えても良い。また、キャリア密度は、キャリア濃度に置き換えても良い。キャリア密度は、例えば、走査型静電容量顕微鏡（ＳＣＭ）によって定性的に分析可能である。不純物濃度は、例えば、二次イオン質量分析法（ＳＩＭＳ）によって定量的に分析可能である。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【０１０４】
１…半導体基板  １０…ｎ形ドレイン領域  １２…ｎ形半導体領域  １３ｎ…ｎ形ピラー  １３ｐ…ｐ形ピラー  １４…埋め込み電極  ２０…ｐ形ベース領域  ２２…ｎ形ソース領域  ２４…ゲート電極  ３０…ドレイン電極  ３２…ソース電極パッド  ３６…電極パッド  ３８…ゲート電極パッド  ４０、４２…引き出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2016152357.tif 000021
【図２０】
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【図２１】
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