(57)【要約】【課題】表示画像のコントラストの均一化を向上させることができる液晶表示装置を提供する。【解決手段】画素回路１１は、マトリックス状に配列され、入射した光が液晶ＬＣに印加される電位差に応じて変調される画素部と、画素信号の画素信号電圧を印加して液晶を駆動する駆動部とを備える。入力部は、水平走査回路１２、垂直走査回路１３及び入力回路１４で構成され、基準電圧を生成する基準電圧供給回路６１を備え、前フレームの画素信号が第１保持容量部Ｃ１から第２保持容量部Ｃ２に転送された後、次フレームの画素信号が第１保持容量部Ｃ１に入力されるまでの垂直ブランキング期間内に、基準電圧供給回路６１で生成された基準電圧を第１トランジスタＴｒ１を介してすべての画素回路１１の第１保持容量部Ｃ１に供給する。【選択図】図１
2016177034.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配列された複数の画素回路と、
前記画素回路に画素信号または基準電圧を選択的に供給する入力部と、
を有し、
前記画素回路は、
画素電極と共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、入射した光が前記液晶にて前記電位差に応じて変調される画素部と、
選択的に画素信号を入力する第１トランジスタと、前記第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部と、前記第１保持容量部に保持された画素信号を転送する第２トランジスタと、前記第２トランジスタを介して転送された画素信号を保持する第２保持容量部とを備え、前記複数の画素回路のすべての前記第１保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第２保持容量部に一括して転送し、前記第２保持容量部に保持された画素信号に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、
を備え、
前記入力部は、基準電圧を生成する基準電圧供給回路を備え、前フレームの画素信号が前記第１保持容量部から前記第２保持容量部に転送された後、次フレームの画素信号が前記第１保持容量部に入力されるまでの垂直ブランキング期間内に、前記基準電圧供給回路で生成された基準電圧を前記第１トランジスタを介してすべての前記画素回路の前記第１保持容量部に供給し、
前記第１保持容量部は、前記入力部により基準電圧が供給された後、前記垂直ブランキング期間が終了して次フレームの画素信号が入力されるまでの間基準電圧を保持する
ことを特徴とする液晶表示装置。
【請求項２】
前記入力部は、すべての前記画素回路を、画素信号が前記画素回路に書き込める書き込み状態にし、基準電圧を一括してすべての前記画素回路に供給し、基準電圧をすべての前記画素回路の前記第１保持容量部に一括して書き込む
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記基準電圧は、液晶ＬＣを白色表示する際の駆動電圧と黒色表示する際の駆動電圧との中間の中間電圧に設定される
ことを特徴とする請求項１または２に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素回路の液晶に一括して画素信号を供給して液晶を駆動する反射型の液晶表示装置に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す特許文献１に記載されたものが知られている。特許文献１には、シリコン基板上にマトリックス状に配置された複数の画素回路を備えた反射型の液晶表示装置が記載されている。画素回路は、画素信号が第２のトランジスタを介して第２のコンデンサに書き込まれて保持され、保持された画素信号は第１のトランジスタを介して第１のコンデンサに転送されて保持される。第１のコンデンサに保持された画素信号は、液晶表示素子の反射電極に印加され、液晶表示素子が駆動される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１３３１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来の液晶表示装置において、第１のコンデンサが画素信号を保持する一方の電極端子と第２のコンデンサが画素信号を保持する一方の電極端子との間には、寄生容量が形成されていた。これにより、第１のコンデンサが画素信号を保持する一方の電極端子と第２のコンデンサが画素信号を保持する一方の電極端子とは、この寄生容量により容量結合されていた。
【０００５】
この寄生容量の容量値が第１のコンデンサの容量値に対して無視できないほどの値になると、寄生容量による電圧のクロストークが生じる。すなわち、第２のコンデンサに保持された画素信号に応じた電圧が寄生容量を介して第１のコンデンサの一方の電極端子にクロストークする。
【０００６】
クロストークが生じると、第１のコンデンサに保持された画素信号に応じた電圧が変動する。画素信号に応じた電圧が変動すると、液晶表示された画像のコントラストが不均一になる。すなわち、従来の液晶表示装置は、液晶表示された画像の上下方向に対してコントラストが傾斜状に変化するといった不具合を招いていた。
【０００７】
本発明の目的は、寄生容量によるクロストークに起因する表示画像におけるコントラストの変化を抑制し、表示画像のコントラストの均一化を向上させることができる液晶表示装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明は、マトリックス状に配列された複数の画素回路と、前記画素回路に画素信号または基準電圧を選択的に供給する入力部と、を有し、前記画素回路は、画素電極と共通電極とによって挟まれた液晶を備え、前記液晶は前記画素電極に印加される電圧と前記共通電極に印加される電圧との電位差に応じて駆動され、入射した光が前記液晶にて前記電位差に応じて変調される画素部と、選択的に画素信号を入力する第１トランジスタと、前記第１トランジスタを介して選択的に入力された画素信号を保持する第１保持容量部と、前記第１保持容量部に保持された画素信号を転送する第２トランジスタと、前記第２トランジスタを介して転送された画素信号を保持する第２保持容量部とを備え、前記複数の画素回路のすべての前記第１保持容量部に保持された画素信号を、前記複数の画素回路のすべての前記第２保持容量部に一括して転送し、前記第２保持容量部に保持された画素信号に応じた電圧を前記画素電極に印加して前記液晶を駆動する駆動部と、を備え、前記入力部は、基準電圧を生成する基準電圧供給回路を備え、前フレームの画素信号が前記第１保持容量部から前記第２保持容量部に転送された後、次フレームの画素信号が前記第１保持容量部に入力されるまでの垂直ブランキング期間内に、前記基準電圧供給回路で生成された基準電圧を前記第１トランジスタを介してすべての前記画素回路の前記第１保持容量部に供給し、前記第１保持容量部は、前記入力部により基準電圧が供給された後、前記垂直ブランキング期間が終了して次フレームの画素信号が入力されるまでの間基準電圧を保持することを特徴とする液晶表示装置を提供する。
【発明の効果】
【０００９】
本発明の液晶表示装置によれば、表示画像のコントラストの均一化を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る液晶表示装置の構成を示す構成図である。
【図２】本発明の第１実施形態に係る液晶表示装置の水平走査回路の構成を示す構成図である。
【図３】本発明の第１実施形態に係る液晶表示装置の水平走査回路に係る諸信号の変化を示すタイミングチャートである。
【図４】本発明の第１実施形態に係る液晶表示装置の垂直走査回路の構成を示す構成図である。
【図５】本発明の第１実施形態に係る液晶表示装置の垂直走査回路に係る諸信号の変化を示すタイミングチャートである。
【図６】本発明の第１実施形態に係る液晶表示装置の入力回路の構成を示す構成図である。
【図７】液晶の駆動電圧と透過率との特性の一例を示す図である。
【図８】液晶に印加される電圧と液晶の駆動態様とを模式的に示す図である。
【図９】本発明の第１実施形態に係る液晶表示装置の液晶表示画面における代表的な画素の配置を示す模式図である。
【図１０】従来の液晶表示装置の諸信号の変化を示すタイミングチャートである。
【図１１】本発明の第１実施形態に係る液晶表示装置の諸信号の変化を示すタイミングチャートである。
【図１２】本発明の第１実施形態に係る液晶表示装置における、液晶表示画面上の代表的な画素の位置と液晶駆動実効電圧との関係を示す模式図である。
【図１３】本発明の第２実施形態に係る液晶表示装置の水平走査回路の構成を示す構成図である。
【図１４】本発明の第２実施形態に係る液晶表示装置の水平走査回路に係る諸信号の変化を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１２】
（第１実施形態）
図１を参照して、本発明の第１実施形態に係る液晶表示装置の回路構成を説明する。図１において、液晶表示装置１は、画素回路１１、水平走査回路１２、垂直走査回路１３及び入力回路１４を備えている。
【００１３】
画素回路１１は、ｍ本の列データ線Ｄ（Ｄ１〜Ｄｍ）とｎ本の行走査線Ｇ（Ｇ１〜Ｇｎ）との各交差部にマトリクス状に複数（ｍ×ｎ個）配列されている。複数の画素回路１１は、すべて同一に構成されている。したがって、ここでは、列データ線Ｄ１と行走査線Ｇ１との交差部に配置された画素回路１１を代表して、画素回路１１の構成を説明する。
【００１４】
画素回路１１は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第１保持容量部Ｃ１、第２保持容量部Ｃ２、及び液晶ＬＣを備えている。
【００１５】
第１トランジスタＴｒ１は、スイッチングトランジスタであり、例えばＮチャネルのＭＯＳ型の電界効果トランジスタで構成されている。第１トランジスタＴｒ１は、ゲート端子が行走査線Ｇ１に接続され、ドレイン端子が列データ線Ｄ１に接続されている。第１トランジスタＴｒ１は、行走査線Ｇ１に与えられる行選択信号に応じて導通制御され、列データ線Ｄ１に与えられる画素信号を選択的に画素回路１１に入力する。
【００１６】
第２トランジスタＴｒ２は、転送トランジスタであり、例えばＮチャネルのＭＯＳ型の電界効果トランジスタで構成されている。第２トランジスタＴｒ２は、ゲート端子がトリガ信号線ＴＳに接続され、ドレイン端子が第１トランジスタＴｒ１のソース端子に接続されている。第２トランジスタＴｒ２は、トリガ信号線ＴＳに与えられるトリガ信号（Ｔｒｇ）に応じて導通制御される。第２トランジスタＴｒ２は、第１保持容量部Ｃ１に保持された画素信号を第２保持容量部Ｃ２に転送する。
【００１７】
第１保持容量部Ｃ１は、例えば金属からなる第１電極部１４ａ及び第２電極部１４ｂで誘電体（図示せず）を挟んだ、所謂ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造で構成されている。第１保持容量部Ｃ１は、第１電極部１４ａが第１トランジスタＴｒ１のソース端子及び第２トランジスタＴｒ２のドレイン端子に接続され、第２電極部１４ｂが基準電位共通端子Ｃｏｍに接続されている。基準電位共通端子Ｃｏｍには、予め設定された基準電位Ｖｃｏｍ、例えば接地電位が与えられる。第１保持容量部Ｃ１は、第１トランジスタＴｒ１を介して選択的に入力された画素信号を保持する。
【００１８】
第２保持容量部Ｃ２は、例えば金属からなる第１電極部１５ａ及び第２電極部１５ｂで誘電体（図示せず）を挟んだ、所謂ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造で構成されている。第２保持容量部Ｃ２は、第１電極部１５ａが第２トランジスタＴｒ２のソース端子に接続され、第２電極部１５ｂが基準電位共通端子Ｃｏｍに接続されている。第２保持容量部Ｃ２は、第２トランジスタＴｒ２を介して第１保持容量部Ｃ１から転送された画素信号を保持する。
【００１９】
液晶ＬＣは、光反射性を有する画素電極１６ａと、画素電極１６ａに離間して対向配置された共通電極１６ｂとの間に充填封止されて構成されている。画素電極１６ａは、第２トランジスタＴｒ２のソース端子及び第２保持容量部Ｃ２の第１電極部１５ａに接続されている。共通電極１６ｂは、共通電極端子ＣＥに接続されている。共通電極端子ＣＥには、画素電極１６ａに与えられる画素信号に応じた電圧に応じて予め設定された共通電極電圧Ｖｃｅが与えられる。
【００２０】
液晶ＬＣは画素電極１６ａに与えられる画素信号に応じた電圧と、共通電極１６ｂに与えられる共通電極電圧Ｖｃｅとの電位差に応じて駆動される。
【００２１】
上述のように、画素回路１１は、画素電極１６ａと共通電極１６ｂに挟まれた液晶ＬＣを備えた画素部と、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第１保持容量部Ｃ１、及び第２保持容量部を備えた駆動部とを備えている。
【００２２】
画素部では、液晶ＬＣは画素電極１６ａに印加される電圧と共通電極１６ｂに印加される電圧との電位差に応じて駆動され、入射した光が液晶ＬＣにて電位差に応じて変調され。
【００２３】
水平走査回路１２には、列データ線Ｄ（Ｄ１〜Ｄｍ）が接続されている。水平走査回路１２は、水平同期信号（Ｈｓｔ）、水平走査用のクロック信号（Ｈｃｋ）、入力回路１４から出力される出力信号及び一括選択信号を入力する。
【００２４】
水平走査回路１２は、水平同期信号、水平走査用のクロック信号に基づいて、入力回路１４から出力される出力信号のうち、画素信号を列データ線Ｄ１〜Ｄｍに順次、１水平走査期間単位で出力する。
【００２５】
水平走査回路１２は、入力回路１４から出力される出力信号のうち、後述する基準電圧を入力する。水平走査回路１２は、一括選択信号に基づいて、垂直ブランキング期間の間に基準電圧を一括してすべての列データ線Ｄ１〜Ｄｍに出力する。したがって、水平走査回路１２は、垂直ブランキング期間内に基準電圧を一括してすべての画素回路１１に出力する。
【００２６】
垂直走査回路１３には、行走査線Ｇ１〜Ｇｎが接続されている。垂直走査回路１３は、垂直同期信号（Ｖｓｔ）、垂直走査用のクロック信号（Ｖｃｋ）を入力する。垂直走査回路１３は、垂直同期信号、垂直走査用のクロック信号に基づいて、例えば行走査線Ｇ１から行走査線Ｇｎに順次行選択信号を１水平走査期間単位で供給する。
【００２７】
垂直走査回路１３は、水平走査回路１２に入力されるのと同じ一括選択信号を入力する。垂直走査回路１３は、一括選択信号に基づいて、行走査線Ｇ１〜Ｇｎを一括して選択する。
【００２８】
入力回路１４は、画素信号及び入力選択信号を入力する。入力回路１４は、入力選択信号に基づいて、画素信号または基準電圧を選択する、入力回路１４は、選択した画素信号または基準電圧を水平走査回路１２に出力する。
【００２９】
入力回路１４は、画素信号と入力選択信号とを入力する。入力回路１４は、入力選択信号に基づいて、画素信号または基準電圧を択一的に選択する。入力回路１４は、入力選択信号が例えばロウレベルで画素信号を選択し、入力選択信号が例えばハイレベルで基準電圧を選択する。入力回路１４は、選択した画素信号または基準電圧を水平走査回路１２に出力する。入力回路１４は、基準電圧を内部で生成する。
【００３０】
水平走査回路１２、垂直走査回路１３及び入力回路１４は、画素回路１１に画素信号または基準電圧を選択的に供給する入力部を構成する。
【００３１】
したがって、入力部は、前フレームの画素信号が第１保持容量部Ｃ１から第２保持容量部Ｃ２に転送された後、垂直ブランキング期間内に、基準電圧を第１トランジスタＴｒ１を介してすべての画素回路１１の第１保持容量部Ｃ１に供給する。
【００３２】
図２は水平走査回路１２の一構成を示す構成図である。
【００３３】
図２において、水平走査回路１２は、シフトレジスタ回路２１、オアゲート回路２２、バッファ回路２３及びスイッチ回路２４を備えている。
【００３４】
シフトレジスタ回路２１は、水平同期信号（Ｈｓｔ）及び水平走査用のクロック信号（Ｈｃｋ）を入力する。シフトレジスタ回路２１の出力は、列データ線Ｄ１〜Ｄｍに対応して設けられている。
【００３５】
シフトレジスタ回路２１は、水平同期信号が入力されると、水平走査用のクロック信号のシフト動作を開始し、水平走査用のクロック信号を順次シフトする。シフトレジスタ回路２１は、シフトした水平走査用のクロック信号を順次オアゲート回路２２の一方の入力端子に出力する。
【００３６】
オアゲート回路２２は、列データ線Ｄ１〜Ｄｍに対応して設けられている。オアゲート回路２２は、一方の入力端子にシフトレジスタ回路２１から出力された水平走査用のクロック信号を入力し、他方の入力端子に一括選択信号を入力する。
【００３７】
オアゲート回路２２は、一括選択信号がロウレベルのときには、水平走査用のクロック信号をバッファ回路２３に出力する。一方、オアゲート回路２２は、一括選択信号がハイレベルのときには、水平走査用のクロック信号にかかわらずハイレベルの信号をバッファ回路２３に出力する。
【００３８】
バッファ回路２３は、列データ線Ｄ１〜Ｄｍに対応して設けられている。バッファ回路２３は、オアゲート回路２２から出力された出力信号を入力する。バッファ回路２３は、入力したオアゲート回路２２の出力信号を正転及び反転して、スイッチング信号を生成する。
【００３９】
すなわち、バッファ回路２３は、オアゲート回路２２から出力された出力信号がハイレベルのときには、正転の出力端子からハイレベルのスイッチング信号を出力し、反転の出力端子からロウレベルのスイッチング信号を出力する。一方、バッファ回路２３は、オアゲート回路２２から出力された出力信号がロウレベルのときには、正転の出力端子からロウレベルのスイッチング信号を出力し、反転の出力端子からハイレベルのスイッチング信号を出力する。
【００４０】
バッファ回路２３は、生成したスイッチング信号をスイッチ回路２４に与える。
【００４１】
スイッチ回路２４は、列データ線Ｄ１〜Ｄｍに対応して設けられている。スイッチ回路２４は、入力回路１４から与えられる画素信号または基準電圧を入力する。スイッチ回路２４は、バッファ回路２３から与えられたスイッチング信号に基づいて、オン状態またはオフ状態にスイッチングされる。
【００４２】
スイッチ回路２４は、ここでは正転の出力端子からハイレベルのスイッチング信号が出力され、反転の出力端子からロウレベルのスイッチング信号が出力されたときにオン状態となるものとする。一方、スイッチ回路２４は、正転の出力端子からロウレベルのスイッチング信号が出力され、反転の出力端子からハイレベルのスイッチング信号が出力されたときにオフ状態となるものとする。
【００４３】
スイッチ回路２４は、オン状態になると、入力された画素信号または基準電圧を対応する列データ線Ｄ１〜Ｄｍに与える。
【００４４】
スイッチ回路２４は、例えばＰチャネルのＦＥＴとＮチャネルのＦＥＴとで構成されたトランスファゲートで構成することができる。この構成では、ＰチャネルのＦＥＴにロウレベルのスイッチング信号が与えられ、ＮチャネルのＦＥＴにハイレベルのスイッチング信号が与えられることにより、スイッチ回路２４はオン状態に制御される。一方、ＰチャネルのＦＥＴにハイレベルのスイッチング信号が与えられ、ＮチャネルのＦＥＴにロウレベルのスイッチング信号が与えられることにより、スイッチ回路２４はオフ状態に制御される。
【００４５】
水平走査回路１２は、上記構成において、シフトレジスタ回路２１によってシフトされたクロック信号に基づいて画素信号をサンプリングする。水平走査回路１２は、サンプリングした画素信号を対応する列データ線Ｄ１〜Ｄｍに順次出力し、列データ線Ｄ１〜Ｄｍを介して画素回路１１に画素信号を供給する。
【００４６】
一方、水平走査回路１２は、一括選択信号がハイレベルとなり、一括選択信号が基準信号を一括してすべての画素回路１１に書き込むことを指示した場合には、基準電圧をすべての列データ線Ｄ１〜Ｄｍに一括して出力する。これにより、水平走査回路１２は、基準電圧を列データ線Ｄ１〜Ｄｍを介してすべての画素回路１１に一括して供給する。
【００４７】
図３は図２に示す水平走査回路１２の動作を示すタイミングチャートである。
【００４８】
図３において、垂直ブランキング期間の前後の垂直走査期間では、後述する正極性と負極性による交流駆動で液晶ＬＣが駆動され、画像を構成するフレーム単位で画像が液晶表示される。
【００４９】
一方、垂直ブランキング期間内に、入力選択信号がハイレベルからロウレベルに移行すると基準電圧が入力回路１４から出力され、一括選択信号がロウレベルからハイレベルに移行すると、基準電圧が一括してすべての画素回路１１に供給される。
【００５０】
なお、上記基準電圧を画素回路１１に供給する動作は、１垂直ブランキング期間内であれば、いずれの時間であってもよい。  
【００５１】
図４は垂直走査回路１３の一構成を示す構成図である。
【００５２】
図４において、垂直走査回路１３は、シフトレジスタ回路４１、ＯＲゲート回路４２、レベルシフト回路４３を備えている。
【００５３】
シフトレジスタ回路４１は、垂直同期信号（Ｖｓｔ）及び垂直走査用のクロック信号（Ｖｃｋ）を入力する。シフトレジスタ回路４１の出力は、行走査線Ｇ１〜Ｇｎに対応して設けられている。
【００５４】
シフトレジスタ回路４１は、垂直同期信号が入力されると、垂直走査用のクロック信号のシフト動作を開始し、垂直走査用のクロック信号を順次シフトする。シフトレジスタ回路４１は、シフトした垂直走査用のクロック信号を順次オアゲート回路４２の一方の入力端子に出力する。
【００５５】
オアゲート回路４２は、列データ線Ｄ１〜Ｄｍに対応して設けられている。オアゲート回路４２は、一方の入力端子にシフトレジスタ回路４１から出力された垂直走査用のクロック信号を入力し、他方の入力端子に一括選択信号を入力する。
【００５６】
オアゲート回路４２は、一括選択信号がロウレベルのときには、垂直走査用のクロック信号をバッファ回路２３に出力する。一方、オアゲート回路４２は、一括選択信号がハイレベルのときには、水平走査用のクロック信号にかかわらずハイレベルの信号をレベルシフト回路４３に出力する。
【００５７】
レベルシフト回路４３は、列データ線Ｄ１〜Ｄｍに対応して設けられている。レベルシフト回路４３は、オアゲート回路４２から出力される垂直走査用のクロック信号またはハイレベルの信号を入力する。レベルシフト回路４３は、入力されたクロック信号またはハイレベルの信号の信号電圧を、第１トランジスタＴｒ１のスイッチングが可能となるゲート電圧レベルまで昇圧する。レベルシフト回路４３は、昇圧したクロック信号またはハイレベルの信号を行選択信号として対応する行走査線Ｇ１〜Ｇｎに与える。
【００５８】
図５は図４に示す垂直走査回路１３の動作を示すタイミングチャートである。
【００５９】
図５において、垂直ブランキング期間の前後の垂直走査期間では、後述する正極性と負極性による交流駆動で液晶ＬＣが駆動され、画像を構成するフレーム単位で画像が液晶表示される。すなわち、垂直走査期間では、ハイレベルの行選択信号が行走査線Ｇ１〜Ｇｎに順次出力され、行走査線Ｇ１〜Ｇｎは順次ハイレベルとなり垂直走査が行われる。その後、トリガ信号（Ｔｒｇ）がロウレベルからハイレベルに移行すると、すべての画素回路１１の液晶ＬＣに画素信号に基づいた駆動電圧が印加されて、液晶ＬＣが駆動される。
【００６０】
一方、垂直ブランキング期間内に、入力選択信号がハイレベルからロウレベルに移行すると基準電圧が入力回路１４から出力され、一括選択信号がロウレベルからハイレベルに移行すると、基準電圧が一括してすべての画素回路１１に供給される。
【００６１】
図６は入力回路１４の一構成を示す構成図である。
【００６２】
図６において、入力回路１４は、基準電圧供給回路６１、バッファ回路６２，６４及び選択回路６３を備えている。
【００６３】
基準電圧供給回路６１は、各画素回路１１に供給される基準電圧を生成する。基準電圧供給回路６１は、生成した基準電圧を選択回路６３に与える。
【００６４】
ここで、基準電圧は、液晶ＬＣを駆動して液晶ＬＣを白色表示する際の駆動電圧と、液晶ＬＣを黒色表示する際の駆動電圧との間の任意の電圧に設定される。以下の説明では、基準電圧は、例えば液晶ＬＣを白色表示する際の駆動電圧と黒色表示する際の駆動電圧との概ね中間の中間電圧とする。すなわち、基準電圧は、画素信号のハイレベルの信号電圧とロウレベルの信号電圧との概ね中間の中間電圧とする。
【００６５】
バッファ回路６２は、入力選択信号を入力し、入力した入力選択信号を正転及び反転して選択信号を生成する。
【００６６】
すなわち、バッファ回路６２は、入力選択信号がハイレベルのときには、正転の出力端子からハイレベルの選択信号を出力し、反転の出力端子からロウレベルの選択信号を出力する。一方、バッファ回路６２は、入力選択信号がロウレベルのときには、正転の出力端子からロウレベルの選択信号を出力し、反転の出力端子からハイレベルの選択信号を出力する。
【００６７】
バッファ回路６２は、生成した選択信号を選択回路６３に与える。
【００６８】
選択回路６３は、基準電圧供給回路６１から与えられた基準電圧、画素信号、及びバッファ回路６２から与えられた選択信号を入力する。選択回路６３は、選択信号に基づいて、入力した画素信号または基準電圧を択一的に選択する。
【００６９】
選択回路６３は、ここでは正転の出力端子からハイレベルの選択信号が出力され、反転の出力端子からロウレベルの選択信号が出力されたときに画素信号を選択する。一方、選択回路６３は、正転の出力端子からロウレベルの選択信号が出力され、反転の出力端子からハイレベルの選択信号が出力されたときに基準電圧を選択する。選択回路６３は、択一的に選択した画素信号または基準電圧をバッファ回路６４に与える。
【００７０】
選択回路６３は、例えばＰチャネルのＦＥＴとＮチャネルのＦＥＴとで構成されたトランスファゲートを２つ備えて構成することができる。この構成では、一方のトランスファゲートにより基準電圧が選択制御され、他方のトランスファゲートにより画素信号が選択制御される。
【００７１】
バッファ回路６４は、選択回路６３から与えられた画素信号または基準電圧を水平走査回路１２に出力する。
【００７２】
次に、上記構成の液晶表示装置１おいて、基準電圧を画素回路１１に供給して書き込む動作を除いて、画素回路１１に画素信号を書き込んで液晶ＬＣを駆動する基本的な動作について説明する。
【００７３】
なお、画素回路１１に基準電圧を書き込む動作については、画素回路１１に基準電圧を書き込むといった本発明の技術的特徴を採用していない従来技術と対比させて後述する。
【００７４】
水平走査回路１２から各列データ線Ｄ１〜Ｄｍに対応した各画素信号が、１水平走査期間の間、各列データ線Ｄ１〜Ｄｍに出力される。一方、第１トランジスタＴｒ１を導通状態にする選択信号が垂直走査回路１３から行走査線Ｇ、例えば行走査線Ｇ１に１水平走査期間の間出力される。これにより、ゲート端子が行走査線Ｇ１に接続されたｍ個の第１トランジスタＴｒ１は導通状態となる。
【００７５】
各列データ線Ｄ１〜Ｄｍに出力された各画素信号は、各列データ線Ｄ１〜Ｄｍに対応して接続された第１トランジスタＴｒ１を介して第１保持容量部Ｃ１に与えられて書き込まれる。この後、第１トランジスタＴｒ１を非導通状態にする選択信号が垂直走査回路１３から行走査線Ｇ１に出力される。これにより、ゲート端子が行走査線Ｇ１に接続されたｍ個の第１トランジスタＴｒ１は非導通状態となる。
【００７６】
第１保持容量部Ｃ１に書き込まれた画素信号は、次の垂直走査期間に新たな画素信号が与えられるまでの非選択期間中、第１保持容量部Ｃ１に保持される。なお、すべての画素回路１１の第１保持容量部Ｃ１に画素信号が書き込まれて保持される動作が終了するまでは、第２トランジスタＴｒ２は非導通状態にある。
【００７７】
このような画素信号の書き込み動作は、すべての行走査線Ｇに対して実行され、１フレーム分の画素信号がｍ×ｎ個のすべての画素回路１１の第１保持容量部Ｃ１に順次書き込まれて保持される。
【００７８】
１フレーム分の画素信号の書き込み動作が終了すると、第２トランジスタＴｒ２を導通状態とするトリガ信号がすべての画素回路１１の第２トランジスタＴｒ２のゲート端子に一括して共通に与えられる。これにより、すべての画素回路１１の第２トランジスタＴｒ２は、同時に導通状態となる。すべての画素回路１１において、第１保持容量部Ｃ１に保持された画素信号は、第２トランジスタＴｒ２を介して第２保持容量部Ｃ２に一斉に転送されるとともに画素信号に対応した電圧として画素電極１６ａに印加される。第２保持容量部Ｃ２に転送された画素信号は、第２保持容量部Ｃ２に保持される。
【００７９】
すべての画素回路１１の各画素電極１６ａに画素信号に対応した電圧が印加された後、第２トランジスタＴｒ２を非導通状態とするトリガ信号が第２トランジスタＴｒ２のゲート端子に与えられ、第２トランジスタＴｒ２は非導通状態となる。この後、上述したようにして、次フレームの画素信号の書き込み動作が開始される。
【００８０】
次フレームの画素信号の書き込み動作が行われている間、第２トランジスタＴｒ２は非導通状態を維持している。これにより、第２保持容量部Ｃ２に転送された画素信号は、第２保持容量部Ｃ２に保持されると共に、画素信号に対応した電圧として画素電極１６ａに印加された状態を保持する。
【００８１】
第２保持容量部Ｃ２に保持されている画素信号は、画素信号電圧が画素電極１６ａに印加される。画素電極１６ａに印加された画素信号に応じた電圧と、共通電極１６ｂに印加された共通電極電圧Ｖｃｅとの電位差に応じて液晶ＬＣが駆動され、各画素回路１１に書き込まれた画素信号に応じた表示が行われる。
【００８２】
反射型液晶表示装置に好適な液晶表示モードとしては、電界効果複屈折モードがある。電界効果複屈折モードでは、液晶の誘電異方性と初期配向によってノーマリーブラック型あるいはノーマリーホワイト型の特性を得ることができる。第１実施形態では、図７を参照して、ノーマリーブラック型について説明する。
【００８３】
図７は本実施形態で用いられる液晶ＬＣの液晶駆動電圧−透過率特性の一例を示す図である。図７において、横軸は液晶ＬＣの画素電極１６ａに印加される電圧であり、縦軸は表示画像のモノクロ（白黒）の表示色を示しており、電圧Ｖ１は、表示画像の黒色（出力光強度Ｐｂ）に対応し、電圧Ｖ２は表示画像の白色（出力光強度Ｐｗ）に対応している。
【００８４】
液晶表示装置１において、通常液晶は表示画像の焼き付きや液晶材料の劣化を防止する観点から、正極性の電圧印加と負極性の電圧印加とを交互に設定した交流電圧で駆動することが好ましい。ここで、正極性とは、画素電極１６ａに印加する電圧が共通電極電圧
Ｖｃｅよりも高い場合であり、負極性とは、画素電極１６ａに印加する電圧が共通電極電圧Ｖｃｅよりも低い場合である。
【００８５】
画素信号を１つのトランジスタを介して１つの保持容量部に取り込んで保持するような構成の画素回路では、すべての画素回路の液晶に同時に画素信号を供給することができない。これにより、液晶ＬＣの共通電極１６ｂに印加する共通電極電圧Ｖｃｅを変化させず、黒を表示するときには、共通電極電圧Ｖｃｅ＋電圧Ｖ１となる電圧と、共通電極電圧
Ｖｃｅ−電圧Ｖ１となる電圧とが交互に画素電極１６ａに印加される。一方、白を表示するときには、共通電極電圧Ｖｃｅ＋電圧Ｖ２となる電圧と、共通電極電圧Ｖｃｅ−電圧Ｖ２となる電圧とが交互に画素電極１６ａに印加される。ここで、電圧Ｖ１，Ｖ２は図２に示す電圧である。このような駆動態様では、液晶ＬＣの画素電極１６ａに印加される電圧の振幅は、最大で２×Ｖ２となる。
【００８６】
これに対して、第１実施形態では、液晶表示装置１は、図８に示すようにして液晶ＬＣに電圧を印加して駆動している。図８は第１実施形態で用いられる液晶ＬＣに印加される電圧と、液晶ＬＣの駆動態様を模式的に示したものである。
【００８７】
図８に示すように、正極性で黒色表示する際に画素電極１６ａに印加する電圧Ｖａと、負極性で白色表示する際に画素電極１６ａに印加する電圧Ｖａとは略等しいレベルとなる。また、正極性で白色表示する際に画素電極１６ａに印加する電圧Ｖｂと、負極性で黒色表示する際に画素電極１６ａに印加する電圧Ｖｂとは略等しいレベルとなる。このように、画素電極１６ａには、正負各極性の電圧範囲およびレベルを振幅方向でオーバラップさせた形態の電圧が供給される。
【００８８】
正極性において黒色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖａに対して電圧Ｖ１だけ低い電圧の共通電極電圧Ｖｃｅが印加される。また、負極性において黒色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖｂに対して電圧Ｖ１だけ高い電圧の共通電極電圧Ｖｃｅが印加される。すなわち、共通電極電圧Ｖｃｅは、正極性では電圧Ｖａ−電圧Ｖ１となり、負極性では電圧Ｖｂ＋電圧Ｖ１となる。
【００８９】
一方、正極性において白色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖｂに対して電圧Ｖ２だけ低い電圧の共通電極電圧Ｖｃｅが印加される。また、負極性において白色表示する際に、共通電極１６ｂには、画素電極１６ａに印加される電圧Ｖａに対して電圧Ｖ２だけ低い電圧の共通電極電圧Ｖｃｅが印加される。すなわち、共通電極電圧Ｖｃｅは、正極性では電圧Ｖｂ−電圧Ｖ２となり、負極性では電圧Ｖａ＋電圧Ｖ２となる。
【００９０】
このように、正負の極性において黒色表示もしくは白色表示をする場合には、図３に示すように、画素電極１６ａに印加される電圧の振幅は電圧Ｖａ−電圧Ｖｂ、すなわち電圧Ｖ２−電圧Ｖ１となる。これにより、画素電極１６ａに印加すべき印加電圧は、共通電極電圧Ｖｃｅを変化させない場合に比べて、小振幅にすることが可能となる。この結果、液晶表示装置１は、第１トランジスタＴｒ１、第２トランジスタＴｒ２や第１保持容量部Ｃ１、第２保持容量部Ｃ２の必要耐圧を低減させることが可能となり、素子の高密度化を実現することができる。
【００９１】
次に、第１実施形態と、第１実施形態の技術的特徴である、垂直ブランキング期間内に基準電圧を画素回路１１に供給して書き込むといった構成を採用していない従来技術とを対比させて、第１実施形態の液晶表示装置１の動作及び効果について説明する。
【００９２】
まず、発明が解決しようとする課題の欄で触れた従来技術が招く不具合について説明する。
【００９３】
ここで、図９に示す液晶表示装置１の液晶表示画面９１において、マトリックス状に配列された複数の画素回路１１で構成された各画素のうち、画素ａを図９の矢印９２で示す垂直走査方向に対して走査の起点側に位置する画素の代表とする。画素ｂを垂直走査方向に対して走査の略中間に位置する画素の代表とする。画素ｃを垂直走査方向に対して走査の終点側に位置する画素の代表とする。
【００９４】
図１０は上述の第１実施形態の技術的特徴が採用されていない場合の画素ａ、画素ｂ、画素ｃに係わる諸信号の模式的な信号波形を示すタイミングチャートである。なお、図１０に示すタイミングチャートにおいて諸信号は、各画素ａ，ｂ，ｃに白色が表示される際の電圧変化を示している。また、図１０に示すタイミングチャートにおいて諸信号は、図８に示したように液晶ＬＣの両電極に印加される電圧の極性が１フレーム期間毎に交互に反転して液晶ＬＣを交流駆動する際の電圧変化を示している。
【００９５】
図１０及び後述する図１１において、画素信号Ｄａ，Ｄｂ，Ｄｃは、水平走査回路１２から列データ線Ｄ１〜Ｄｍを介して各画素ａ，ｂ，ｃに対応した画素回路１１に書き込まれて、第１保持容量部Ｃ１の第１電極部１４ａに保持される信号を表す。画素信号電圧Ｖａ，Ｖｂ，Ｖｃは、第２保持容量部Ｃ２の第１電極部１５ａに保持される画素信号の信号レベルに応じた電圧を表す。
【００９６】
図１０において、各画素ａ，ｂ，ｃを構成する各画素回路１１には、行選択信号が１垂直走査期間内に順次供給され、かつ行選択信号に同期して画素信号が供給される。
【００９７】
すなわち、画素ａの画素回路１１は、時刻ｔ１で行選択信号Ｇａが第１トランジスタＴｒ１のゲート端子に供給され、ハイレベルの画素信号Ｄａが供給される。これにより、画素ａの画素回路１１は、時刻ｔ１で第１トランジスタＴｒ１を介して画素信号Ｄａが書き込まれる。書き込まれた画素信号Ｄａの画素信号電圧は、第１保持容量部Ｃ１の第１電極部１４ａに保持される。
【００９８】
画素ｂの画素回路１１は、時刻ｔ２で行選択信号Ｇｂが第１トランジスタＴｒ１のゲート端子に供給され、ハイレベルの画素信号Ｄｂが供給される。これにより、画素ｂの画素回路１１は、時刻ｔ２で第１トランジスタＴｒ１を介して画素信号Ｄｂが書き込まれる。書き込まれた画素信号Ｄｂの画素信号電圧は、第１保持容量部Ｃ１の第１電極部１４ａに保持される。
【００９９】
画素ｃの画素回路１１は、時刻ｔ３で行選択信号Ｇｃが第１トランジスタＴｒ１のゲート端子に供給され、ハイレベルの画素信号Ｄｃが供給される。これにより、画素ｃの画素回路１１は、時刻ｔ３で第１トランジスタＴｒ１を介して画素信号Ｄｃが書き込まれる。書き込まれた画素信号Ｄｃの画素信号電圧は、第１保持容量部Ｃ１の第１電極部１４ａに保持される。
【０１００】
その後時刻ｔ４でトリガ信号（Ｔｒｇ）が各画素ａ，ｂ，ｃの画素回路１１に同時に供給されると、各画素信号Ｄａ、Ｄｂ、Ｄｃは第２保持容量部Ｃ２の第１電極部１５ａに転送されて保持される。これにより、各画素ａ，ｂ，ｃの各画素回路１１の画素信号が更新される。すなわち、各画素ａ，ｂ，ｃの各画素回路１１のロウレベルの画素信号がハイレベルの画素信号に反転して更新される。
【０１０１】
ここで、発明が解決しようとする課題の欄で説明したように、寄生容量が第１保持容量部Ｃ１の第１電極部１４ａと第２保持容量部Ｃ２の第１電極部１５ａとの間に形成されている場合を想定する。
【０１０２】
寄生容量が形成されていると、第１保持容量部Ｃ１の第１電極部１４ａと第２保持容量部Ｃ２の第１電極部１５ａとは、寄生容量結合される。これにより、画素信号が第１保持容量部Ｃ１の第１電極部１４ａに書き込まれた時に、第１保持容量部Ｃ１の第１電極部１４ａの電圧変化が第２保持容量部Ｃ２の第１電極部１５ａにクロストークする。電圧のクロストークが生じると、それまで第２保持容量部Ｃ２の第１電極部１５ａに保持されていた画素信号の画素信号電圧が変化する。
【０１０３】
画素信号電圧の変化が生じている期間は、画素信号を画素回路１１に書き込むタイミングによって異なる。
【０１０４】
図１０のタイミングチャートにおいて、画素ａの画素回路１１では、時刻ｔ１で画素信号Ｄａが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Ｖａが変化して所定の電圧△Ｖ１ｃだけ上昇する。この後、トリガ信号（Ｔｒｇ）が時刻ｔ４で供給されると、画素信号電圧Ｖａは、画素ａの画素回路１１に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素ａの画素回路１１では、時刻ｔ１から時刻ｔ４までの期間保持している画素信号電圧Ｖａが変化する。
【０１０５】
画素ｂの画素回路１１では、時刻ｔ２で画素信号Ｄｂが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Ｖｂが変化して所定の電圧△Ｖ１ｃだけ上昇する。この後、トリガ信号（Ｔｒｇ）が時刻ｔ４で供給されると、画素信号電圧Ｖｂは、画素ｂの画素回路１１に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素ｂの画素回路１１では、時刻ｔ２から時刻ｔ４までの期間保持している画素信号電圧Ｖｂが変化する。
【０１０６】
画素ｃの画素回路１１では、時刻ｔ３で画素信号Ｄｃが書き込まれると、上記寄生容量結合によりそれまで保持されていたロウレベルの画素信号電圧Ｖｃが変化して所定の電圧△Ｖ１ｃだけ上昇する。この後、トリガ信号（Ｔｒｇ）が時刻ｔ４で供給されると、画素信号電圧Ｖｃは、画素ｃの画素回路１１に書き込まれた画素信号のハイレベルの画素信号電圧となる。したがって、画素ｃの画素回路１１では、時刻ｔ３から時刻ｔ４までの期間保持している画素信号電圧Ｖｃが変化する。
【０１０７】
このように、画素信号電圧の変化が生じている期間は、画素ａの画素回路１１が最も長く、次いで画素ｂの画素回路１１、画素ｃの画素回路１１の順で短くなる。
【０１０８】
１垂直走査期間で各画素ａ，ｂ，ｃで画素信号の画素信号電圧の変化が生じている期間が異なると、各画素ａ，ｂ，ｃの輝度が変化している期間も異なる。すなわち、各画素ａ，ｂ，ｃの輝度が低下している期間は、画素ａが最も長くなり、次いで画素ｂ、画素ｃの順で短くなる。
【０１０９】
これにより、液晶表示画面９１の上方に向かうほど表示画像の輝度が低下している期間が長く、液晶表示画面９１の下方に向かうほど表示画像の輝度が低下している期間が短くなる。この結果、液晶表示画面９１に表示される画像は、表示画面の上部のコントラストが一番低い状態でコントラストが表示画面の上部から下部に向かって傾斜状に変化するといった不具合が生じる。
【０１１０】
これに対して、第１実施形態の液晶表示装置１は、画素回路１１に基準電圧を書き込む構成を採用することにより、画素ａ、画素ｂ、画素ｃに係わる諸信号の模式的な信号波形は、図１１のタイミングチャートに示すようになる。
【０１１１】
なお、図１１に示すタイミングチャートは、図１０に示すタイミングチャートと同様に、液晶ＬＣを交流駆動して液晶表示画面９１の全面に白色表示する動作のタイミングチャートである。
【０１１２】
まず、液晶表示画面９１に液晶表示される画像を構成する前フレームにおいて、トリガ信号が時刻ｔ＝０ですべての画素回路１１に与えられる。これにより、それまで画素ａの画素回路１１の第１保持容量部Ｃ１に保持されていたロウレベルの画素信号Ｄａは第２保持容量部Ｃ２に転送されて保持される。この結果、画素信号電圧Ｖａは画素信号Ｄａのロウレベルとなる。
【０１１３】
同様に、それまで画素ｂの画素回路１１の第１保持容量部Ｃ１に保持されていたロウレベルの画素信号Ｄｂは第２保持容量部Ｃ２に転送されて保持される。この結果、画素信号電圧Ｖｂは画素信号Ｄｂのロウレベルとなる。
【０１１４】
また、それまで画素ｃの画素回路１１の第１保持容量部Ｃ１に保持されていたロウレベルの画素信号Ｄｃは第２保持容量部Ｃ２に転送されて保持される。この結果、画素信号電圧Ｖｃは画素信号Ｄｃのロウレベルとなる。
【０１１５】
このような状態において、前フレームに続く次フレームにおいて、画素信号の書き込み動作が開始される時刻ｔ２に先だって、時刻ｔ１ですべての行走査線Ｇ１〜Ｇｎに与えられるすべての行選択信号がハイレベルとなる。すなわち、前フレームと次フレームの間の垂直ブランキング期間内にすべての行選択信号がハイレベルとなり、画素ａ，ｂ，ｃの画素回路１１に対応した行選択信号Ｇａ，Ｇｂ，Ｇｃがハイレベルとなる。
【０１１６】
これにより、すべての画素回路１１の第１トランジスタＴｒ１が非導通状態から導通状態に移行する。この結果、基準電圧は、入力回路１４から水平走査回路１２、列データ線Ｄ１〜Ｄｍ及び導通状態の第１トランジスタＴｒ１を介してすべての画素回路１１の第１保持容量部Ｃ１に供給されて書き込まれる。
【０１１７】
これにより、すべての画素回路１１の画素信号は、それまでのロウレベルから基準電圧（Ｖｒ）の分だけ上昇する。例えば画素信号のロウレベルが接地電位の０Ｖとすると、画素信号の信号電圧は０Ｖから基準電圧（Ｖｒ）となる。すなわち、画素ａ，ｂ，ｃの画素回路１１における画素信号Ｄａ，Ｄｂ，Ｄｃの信号電圧は基準電圧（Ｖｒ）となる。
【０１１８】
前フレームと次フレームとの間の垂直ブランキング期間内に第１保持容量部Ｃ１に書き込まれた基準電圧は、次フレームの画素信号が画素回路１１に書き込まれるまでの間第１保持容量部Ｃ１に保持される。
【０１１９】
基準電圧が第１保持容量部Ｃ１に書き込まれると、上記寄生容量結合によりそれまで第１保持容量部Ｃ１に保持されていたロウレベルの画素信号電圧が変化して所定の電圧
△Ｖｒｃだけ上昇する。これは、すべての画素回路１１で共通であり、画素ａ，ｂ，ｃの画素回路１１で共通である。すなわち、画素信号電圧Ｖａ，Ｖｂ，Ｖｃは、上記所定の電圧△Ｖｒｃだけ上昇する。この所定の電圧△Ｖｒｃは、画素信号Ｄａ，Ｄｂ，Ｄｃが上昇した電圧、すなわち基準電圧に概ね比例する。
【０１２０】
各画素ａ，ｂ，ｃの画素回路１１がこのような状態において、次フレームにおける画素信号の書き込み動作が時刻ｔ２から開始される。
【０１２１】
画素ａの画素回路１１では、時刻ｔ２でハイレベルの画素信号Ｄａが書き込まれ、ハイレベルの画素信号Ｄａが第１保持容量部Ｃ１に保持される。このときに、第１保持容量部Ｃ１に保持されていた画素信号Ｄａの信号電圧は、基準電圧（Ｖｒ）と画素信号Ｄａのハイレベルの信号電圧との差分電圧（Ｖ２）だけ上昇する。
【０１２２】
画素ａの画素回路１１にハイレベルの画素信号Ｄａが書き込まれると、画素信号電圧Ｖａは、上記寄生容量結合によりさらに所定の電圧△Ｖ２ｃだけ上昇する。この所定の電圧△Ｖ２ｃは、上記差分電圧（Ｖ２）に概ね比例する。
【０１２３】
画素ｂの画素回路１１では、時刻ｔ３でハイレベルの画素信号Ｄｂが書き込まれ、ハイレベルの画素信号Ｄｂが第１保持容量部Ｃ１に保持される。このときに、第１保持容量部Ｃ１に保持されていた画素信号Ｄｂの信号電圧は、基準電圧（Ｖｒ）と画素信号Ｄｂのハイレベルの信号電圧との差分電圧（Ｖ２）だけ上昇する。
【０１２４】
画素ｂの画素回路１１にハイレベルの画素信号Ｄｂが書き込まれると、画素信号電圧Ｖｂ、上記寄生容量結合によりさらに所定の電圧△Ｖ２ｃだけ上昇する。
【０１２５】
画素ｃの画素回路１１では、時刻ｔ４でハイレベルの画素信号Ｄｃが書き込まれ、ハイレベルの画素信号Ｄｃが第１保持容量部Ｃ１に保持される。このときに、第１保持容量部Ｃ１に保持されていた画素信号Ｄｃの信号電圧は、基準電圧（Ｖｒ）と画素信号Ｄｃのハイレベルの信号電圧との差分電圧（Ｖ２）だけ上昇する。
【０１２６】
画素ｃの画素回路１１にハイレベルの画素信号Ｄｃが書き込まれると、画素信号電圧Ｖｃは、上記寄生容量結合によりさらに所定の電圧△Ｖ２ｃだけ上昇する。
【０１２７】
すなわち、画素ａ，ｂ，ｃの画素回路１１に画素信号Ｄａ，Ｄｂ，Ｄｃが書き込まれると、画素信号電圧Ｖａ，Ｖｂ，Ｖｃは、以下のように変化する。すなわち、画素信号電圧Ｖａ，Ｖｂ，Ｖｃは、前フレームで書き込まれた画素信号Ｄａ，Ｄｂ、Ｄｃのロウレベルの電圧から上記所定の電圧△Ｖｒｃだけ上昇した電圧を基点にして、所定の電圧△Ｖ２ｃだけ上昇する。
【０１２８】
この後、トリガ信号が時刻ｔ５で供給されると、画素信号電圧Ｖａ、Ｖｂ，Ｖｃは、画素ａ，ｂ，ｃの画素回路１１に書き込まれた画素信号Ｄａ，Ｄｂ、Ｄｃのハイレベルの画素信号電圧となる。
【０１２９】
上述のように、画素信号Ｄａ、Ｄｂ、Ｄｃが画素ａ，ｂ，ｃの画素回路１１に書き込まれる前に、基準電圧が予め画素回路１１に書き込まれる。これにより、画素信号Ｄａ，Ｄｂ，Ｄｃが書き込まれれたときの画素信号Ｄａ，Ｄｂ，Ｄｃの信号電圧の変化は、上記差分電圧（Ｖ２）となる。
【０１３０】
これに対して、図１０のタイミングチャートに示す従来では、画素信号Ｄａ，Ｄｂ，Ｄｃが書き込まれれたときの画素信号Ｄａ，Ｄｂ，Ｄｃの信号電圧の変化は、画素信号Ｄａ，Ｄｂ，Ｄｃのロウレベルとハイレベルの信号電圧の差分電圧（Ｖ１）となる。
【０１３１】
例えば基準電圧を上述のように中間電圧に設定した場合には、第１実施形態の差分電圧（Ｖ２）は、従来の差分電圧（Ｖ１）に比べて概ね１／２程度となる。また、画素信号Ｄａ，Ｄｂ，Ｄｃを書き込んだ際の上記寄生容量による画素信号電圧Ｖａ，Ｖｂ，Ｖｃの変化は、上記差分電圧に概ね比例する。
【０１３２】
したがって、第１実施形態において画素信号Ｄａ，Ｄｂ，Ｄｃを書き込んだ際に画素信号電圧Ｖａ，Ｖｂ，Ｖｃが上昇する所定の電圧△Ｖ２ｃは、従来における所定の電圧△Ｖ１ｃに比べて概ね１／２となる。すなわち、第１保持容量部Ｃ１の第１電極部１４ａと第２保持容量部Ｃ２の第１電極部１５ａとの間のクロストーク電圧は、第１実施形態では従来に比べて１／２となる。これにより、第１実施形態おいて、画素信号Ｄａ，Ｄｂ，Ｄｃの書き込み前後の画素信号電圧Ｖａ，Ｖｂ，Ｖｃの電圧変化は、従来に比べて１／２に低減される。
【０１３３】
なお、液晶表示画面９１の全面を黒色表示した場合は、信号電圧レベルの高低が逆転するだけなので、液晶表示画面９１の全面を白色表示した上記と同様の結果を得ることができる。
【０１３４】
図１２は画素ａ，ｂ，ｃと液晶駆動実効電圧との関係を示す図である。
【０１３５】
図１２において、液晶表示画面９１の全面を白色表示した場合及び液晶表示画面９１の全面を黒色表示した場合に、第１実施形態（図１２に実線で示す）における画素ａ，ｂ，ｃにおける液晶駆動実効電圧の変化の度合いは、従来（図１２に破線で示す）に比べて緩やかとなる。図１２からわかるように、第１実施形態においては、液晶表示画面９１に表示された画像のコントラストの傾斜の度合いは、従来に比べて緩やかになるといった効果を得ることができる。
【０１３６】
したがって、第１実施形態の液晶表示装置１は、寄生容量によるクロストークに起因する表示画像におけるコントラストの変化を抑制し、表示画像のコントラストの均一化を向上することができる。この結果、第１実施形態の液晶表示装置１は、高品位な液晶表示を提供することができる。
【０１３７】
（第２実施形態）
図１３を参照して、本発明の第２実施形態に係る液晶表示装置の構成を説明する。
【０１３８】
第２実施形態において、第１実施形態と主に異なる点は、第１実施形態の水平走査回路１２に代えて新たな水平走査回路１３０を設けたことである。なお、第２実施形態において、水平走査回路１３０の動作を除く他の動作については、第１実施形態と同様であるので、その説明は省略する。
【０１３９】
したがって、ここでは、主に新たに設けた水平走査回路１３０について説明する。
【０１４０】
図１３において、水平走査回路１３０は、シフトレジスタ回路１３１、ラッチ回路１３２、階調カウンタ１３３、コンパレータ１３４及びＲＳ型のＦ／Ｆ（フリップフロップ）回路１３５を備えている。また、水平走査回路１３０は、第１実施形態の水平走査回路１２が備えた、オアゲート回路２２、バッファ回路２３及びスイッチ回路２４を備えている。
【０１４１】
シフトレジスタ回路１３１は、列データ線Ｄ１〜Ｄｍの本数に対応したｍ個の画素信号を順次シフトする。ここで、１つの画素信号は、ｋビットのデジタル信号で構成されている。シフトレジスタ回路１３１は、ｍ個の画素信号のシフトが終了すると、画素信号をラッチ回路１３２に出力する。
【０１４２】
ラッチ回路１３２は、一括選択信号に基づいて、シフトレジスタ回路１３１から出力されたｍ個の画素信号を入力してラッチする。ラッチ回路１３２は、一括選択信号がハイレベルのときに、シフトレジスタ回路１３１から出力されたｍ個の画素信号を入力してラッチする。ラッチ回路１３２は、ラッチしたｍ個の画素信号を、列データ線Ｄ１〜Ｄｍに対応して設けられた各コンパレータ１３４の一方の入力端子に出力する。
【０１４３】
階調カウンタ１３３は、階調クロック信号（Ｃ−ＣＫ）とリセット信号（Ｃ−ＲＴ）を入力する。階調カウンタ１３３は、階調クロック信号をカウントし、複数の階調値が水平走査期間内で最小値から最大値まで順次変化する基準階調データ（階調値）を水平走査期間毎に生成する。階調カウンタ１３３は、生成した基準階調データを各コンパレータ１３４の他方の入力端子に出力する。
【０１４４】
コンパレータ１３４は、ラッチ回路１３２から出力された画素信号と階調カウンタ１３３から出力された基準階調データとを比較し、両者が一致したタイミングで一致パルス信号を生成する。コンパレータ１３４は、生成した一致パルス信号を、列データ線Ｄ１〜Ｄｍに対応して設けられた各Ｆ／Ｆ回路１３５のＲ端子に出力する。
【０１４５】
Ｆ／Ｆ回路１３５は、クロック信号（ＣＭ−ＣＫ）が順次入力され、入力されたクロック信号に同期してＱ端子から出力信号を出力する。Ｆ／Ｆ回路１３５は、コンパレータ１３４から出力された一致パルス信号をＲ端子に入力し、Ｆ／Ｆセット信号（ＦＦ−ＳＴ）信号をＳ端子に入力する。
【０１４６】
Ｆ／Ｆ回路１３５は、Ｆ／Ｆセット信号に基づいて水平走査期間の周期でセット動作を行い、一致パルス信号の入力によりリセット動作を行う。Ｆ／Ｆ回路１３５は、リセット動作により出力されるハイレベルの出力信号をＱ端子からオアゲート回路２２の一方の入力端子に出力する。
【０１４７】
オアゲート回路２２は、列データ線Ｄ１〜Ｄｍに対応して設けられている。オアゲート回路２２は、一方の入力端子にＦ／Ｆ回路１３５から出力された出力信号を入力し、他方の入力端子に一括選択信号を入力する。
【０１４８】
オアゲート回路２２は、一括選択信号がロウレベルのときには、Ｆ／Ｆ回路１３５の出力信号をバッファ回路２３に出力する。一方、オアゲート回路２２は、一括選択信号がハイレベルのときには、Ｆ／Ｆ回路１３５の出力信号にかかわらずハイレベルの信号をバッファ回路２３に出力する。
【０１４９】
バッファ回路２３は、列データ線Ｄ１〜Ｄｍに対応して設けられている。バッファ回路２３は、オアゲート回路２２から出力された出力信号を入力する。
【０１５０】
バッファ回路２３は、入力したオアゲート回路２２の出力信号を正転及び反転して、スイッチング信号を生成する。
【０１５１】
すなわち、バッファ回路２３は、オアゲート回路２２から出力された出力信号がハイレベルのときには、正転の出力端子からハイレベルのスイッチング信号を出力し、反転の出力端子からロウレベルのスイッチング信号を出力する。一方、バッファ回路２３は、オアゲート回路２２から出力された出力信号がロウレベルのときには、正転の出力端子からロウレベルのスイッチング信号を出力し、反転の出力端子からハイレベルのスイッチング信号を出力する。
【０１５２】
バッファ回路２３は、生成したスイッチング信号をスイッチ回路２４に与える。
【０１５３】
スイッチ回路２４は、列データ線Ｄ１〜Ｄｍに対応して設けられている。スイッチ回路２４は、バッファ回路２３から与えられたスイッチング信号に基づいて、オン状態またはオフ状態にスイッチングされる。
【０１５４】
スイッチ回路２４は、ここでは正転の出力端子からハイレベルのスイッチング信号が出力され、反転の出力端子からロウレベルのスイッチング信号が出力されたときにオン状態となるものとする。一方、スイッチ回路２４は、正転の出力端子からロウレベルのスイッチング信号が出力され、反転の出力端子からハイレベルのスイッチング信号が出力されたときにオフ状態となるものとする。
【０１５５】
スイッチ回路２４は、入力回路１４から与えられる基準電圧または基準ランプ信号を入力する。入力回路１４は、第２実施形態では画素信号に代えて基準ランプ信号を入力し、入力選択信号に基づいて、基準電圧または基準ランプ信号を択一的に選択し、選択した基準電圧または基準ランプ信号をスイッチ回路２４に与える。
【０１５６】
ここで、基準ランプ信号とは、水平走査期間の周期で画像の黒レベルから白レベルにレベルが上昇または減少する方向に変化する周期的な掃引信号である。
【０１５７】
スイッチ回路２４は、オン状態になると、入力された基準ランプ信号または基準電圧を対応する列データ線Ｄ１〜Ｄｍに与える。
【０１５８】
上記構成の水平走査回路１３０は、デジタル信号の画素信号を画像の階調値を示す基準階調データに変換し、変換で得られた階調値に基づいて基準ランプ信号をサンプリングすることにより、第１実施形態と同様のアナログ信号の画素信号を得ている。
【０１５９】
図１４は図１３に示す水平走査回路１３０の動作を示すタイミングチャートである。
【０１６０】
図１４において、垂直ブランキング期間の前後の垂直走査期間では、正極性と負極性による交流駆動で液晶ＬＣが駆動され、画像を構成するフレーム単位で画像が液晶表示される。
【０１６１】
一方、垂直ブランキング期間内に、入力選択信号がハイレベルからロウレベルに移行すると基準電圧が入力回路１４から出力され、一括選択信号がロウレベルからハイレベルに移行すると、基準電圧が一括してすべての画素回路１１に供給される。
【０１６２】
なお、上記基準電圧が画素回路１１に供給される動作は、１垂直ブランキング期間内であれば、いずれの時間であってもよい。  
【０１６３】
したがって、第２実施形態においては、第１実施形態と同様に基準電圧をすべての画素回路１１に書き込むことが可能となるので、第１実施形態と同様の効果を得ることができる。
【符号の説明】
【０１６４】
１  液晶表示装置
１１  画素回路
１２，１３０  水平走査回路
１３  垂直走査回路
１４  入力回路
６１  基準電圧供給回路
Ｃ１  第１保持容量部
Ｃ２  第２保持容量部
ＬＣ  液晶
Ｔｒ１，Ｔｒ２  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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