(57)【要約】【課題】  稼働中の情報処理装置にプログラムをダウンロードし、ダウンロード完了後は情報処理装置に接続された制御装置による再移動を制御する情報処理装置を提供する。【解決手段】  実施形態の情報処理装置はプログラムが記憶されるプログラム記憶部と、制御装置及び外部機器から送信される情報が一時記憶される伝送データ領域、前記制御装置から送信される更新用プログラムが記憶されるプログラム領域、及びこれらのデータの状態を表す制御データ領域を有する伝送用メモリと、当該情報処理装置の再起動時に前記プログラム記憶部に展開されるプログラムを記憶する不揮発性メモリと、電源制御回路と、前記プログラム領域に記憶されている前記更新用プログラムを前記不揮発性メモリに転送するとともに、前記制御データ領域に前記更新用プログラムが転送済みであることを表すデータを記憶し、再起動を実行させる制御部とを具備している。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御装置と外部機器との間に接続され、前記制御装置から受信した第１の情報を前記外部機器に送信するとともに、前記外部機器から受信した第２の情報を前記制御装置に送信する情報処理装置であって、
当該情報処理装置が実行するプログラムが記憶されるプログラム記憶部と、
前記制御装置から前記外部機器に送信される第１の情報及び前記外部機器から前記制御装置に送信される第２の情報が一時記憶される伝送データ領域、前記制御装置から送信される更新用プログラムが記憶されるプログラム領域、及びこれら前記伝送データ領域及び前記プログラム領域のデータの状態を表す制御データ領域を有する伝送用メモリと、
当該情報処理装置の再起動時に前記プログラム記憶部に展開されるプログラムを記憶する不揮発性メモリと、
当該情報処理装置の再起動を実行する電源制御回路と、
前記制御装置から前記プログラム領域に更新用プログラムを受信して、前記制御データ領域に前記更新用プログラムの受信を表すデータが記憶されているとき、前記プログラム領域に記憶されている前記更新用プログラムを前記不揮発性メモリに転送するとともに、前記制御データ領域に前記更新用プログラムが転送済みであることを表すデータを記憶し、前記制御データ領域に再起動を表すデータが記憶されているとき前記電源制御回路に再起動を実行させる制御部と、
を有する情報処理装置。
【請求項２】
前記制御データ領域には、前記情報処理装置の再起動の後に、前記情報処理装置が正常に再起動したことを示すデータを書き込む、再起動正常完了ビット領域を更に有し、
前記制御部は情報処理装置が正常に再起動したことを、前記制御データ領域を介して制御装置に通知する、
請求項１に記載の情報処理装置。
【請求項３】
前記不揮発性メモリは、
前記プログラム領域からの前記更新用プログラムを格納するプログラム転送領域と、
前記プログラム転送領域から転送され、前記情報処理装置の再起動時に前記プログラム記憶部に展開されるプログラムを格納するプログラム領域と、
を具備し、
前記制御部は前記更新用プログラムを前記プログラム記憶部へ展開する際に異常があったときに、前記プログラム転送領域に格納されている前記更新用プログラムを再度前記プログラム領域へ転送する、
請求項１または請求項２のいずれか１項に記載の情報処理装置。
【請求項４】
前記外部機器に動作を指示するとともに、そのプログラムの書き換えが可能である集積回路と、
集積回路に係る更新用プログラムが記憶される集積回路用不揮発性メモリと、
を更に有し、
前記制御部は前記制御データ領域内に前記集積回路に係る更新用プログラムの受信を表すデータが記憶されていると判定したとき、前記プログラム領域に記憶されている前記集積回路に係る更新用プログラムを前記集積回路用不揮発性メモリに転送し、
前記集積回路は前記情報処理装置が再起動した後に、前記集積回路用不揮発性メモリから前記集積回路に係る更新用プログラムを読み取り、更新する、
請求項１乃至請求項３のいずれか１項に記載の情報処理装置。
【請求項５】
前記外部機器に動作を指示するとともに、そのプログラムの書き換えが可能である集積回路を更に有し、
前記制御部は前記制御データ領域内に集積回路に係る更新用プログラムの受信を表すデータが記憶されていると判定したとき、前記集積回路に係る更新用プログラムを前記不揮発性メモリに転送すると共に、
前記情報処理装置が再起動した後に、前記集積回路に前記不揮発性メモリの読み取りを許可する許可信号を送信し、
前記集積回路は前記許可信号を受信した後に、前記不揮発性メモリから前記集積回路に係る更新用プログラムを読み取り、更新し、更新が完了したことを示す信号を前記制御部に出力する、
請求項１乃至請求項３のいずれか１項に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、情報処理装置に関する。
【背景技術】
【０００２】
プラントシステムなどのシステムに用いられる情報処理装置の制御用プログラムなどを更新する場合、情報処理装置の標準インターフェースとパーソナルコンピュータ（以下、ＰＣと称す）とをケーブル等で接続し、ＰＣから情報処理装置に更新用プログラムをダウンロードをしている。しかし、システムの稼働中には更新用プログラムを情報処理装置にダウンロードすることができず、手動で制御する必要がある。このため、プログラムの更新作業期間を短縮することができないという課題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−５９６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、情報処理装置がシステムの稼働中に更新用プログラムをダウンロードし、ダウンロード完了後は情報処理装置の再起動の制御をし、制御装置に再起動完了の信号を送信することで、プログラムの更新作業期間を短縮可能な情報処理装置を提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、実施形態の情報処理装置は、当該情報処理装置が実行するプログラムが記憶されるプログラム記憶部と、前記制御装置から前記外部機器に送信される第１の情報及び前記外部機器から前記制御装置に送信される第２の情報が一時記憶される伝送データ領域、前記制御装置から送信される更新用プログラムが記憶されるプログラム領域、及びこれら前記伝送データ領域及び前記プログラム領域のデータの状態を表す制御データ領域を有する伝送用メモリと、当該情報処理装置の再起動時に前記プログラム記憶部に展開されるプログラムを記憶する不揮発性メモリと、当該情報処理装置の再起動を実行する電源制御回路と、前記制御装置から前記プログラム領域に更新用プログラムを受信して、前記制御データ領域に前記更新用プログラムの受信を表すデータが記憶されているとき、前記プログラム領域に記憶されている前記更新用プログラムを前記不揮発性メモリに転送するとともに、前記制御データ領域に前記更新用プログラムが転送済みであることを表すデータを記憶し、前記制御データ領域に再起動を表すデータが記憶されているとき前記電源制御回路に再起動を実行させる制御部とを具備している。
【図面の簡単な説明】
【０００６】
【図１】本発明の第１の実施形態である情報処理装置の構成図。
【図２】第１の実施形態の伝送用メモリ内の制御データ領域のビット構成。
【図３】第１の実施形態におけるフラッシュメモリ内の領域の構成。
【図４】第１の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図５】第２の実施形態の伝送用メモリ内の制御データ領域のビット構成。
【図６】第２の実施形態におけるフラッシュメモリの構成。
【図７】第２の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図８】第３の実施形態におけるフラッシュメモリの構成。
【図９】第３の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図１０】第４の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図１１】本発明の第５の実施形態である情報処理装置の構成図。
【図１２】第５の実施形態におけるフラッシュメモリの構成。
【図１３】第５の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図１４】第５の実施形態の変形例の伝送用メモリ内の制御データ領域のビット構成。
【図１５】第６の実施形態におけるフラッシュメモリの構成。
【図１６】第６の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図１７】第６の実施形態の変形例の伝送用メモリ内の制御データ領域のビット構成。
【図１８】第７の実施形態におけるフラッシュメモリの構成。
【図１９】第７の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図２０】第８の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図２１】本発明の第９の実施形態である情報処理装置の構成図。
【図２２】第９の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図２３】第１０の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図２４】第１１の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【図２５】第１２の実施形態の情報処理装置のプログラム更新処理の動作を示すフローチャート。
【発明を実施するための形態】
【０００７】
以下、情報処理装置の実施形態を図面に基づき説明する。
【０００８】
（第１の実施形態）
図１は第１の実施形態の情報処理装置１１の構成図である。情報処理装置１１は制御部（以下、ＣＰＵ２０と称す）と、電源制御回路２４と、伝送用チップ２２とを有し、さらに伝送用のメモリである、伝送用メモリ２３と、不揮発性メモリのフラッシュメモリ２１と、動作用メモリ２５とを有する。電源制御回路２４とは情報処理装置１１を再起動する際、ＣＰＵ２０が搭載されている基板の電源を制御する回路である。
【０００９】
動作用メモリ２５とフラッシュメモリ２１と伝送用チップ２２とはＣＰＵバス２８を介してＣＰＵ２０と電気的に接続されている。情報処理装置１１は伝送用チップ２２において、制御装置１０と伝送ケーブルなどにより電気的に接続されている。
【００１０】
制御装置１０は制御用コントローラ等である。伝送用チップ２２は制御装置１０からの制御信号を外部機器１２に伝送し、また外部機器１２からの情報を制御装置１０へ伝送する回路である。
【００１１】
情報処理装置１１は伝送用チップ２２において、外部機器１２と伝送ケーブルなどにより電気的に接続されている。外部機器１２とは例えば、計測機器等であり、情報処理装置１１は外部機器１２の入出力制御等を行っている。
【００１２】
伝送用メモリ２３は伝送用メモリ２３は伝送用チップ２２と電気的に接続されている。伝送用メモリ２３は制御装置１０から外部機器１２に送信される情報及び外部機器１２から制御装置１０に送信される情報が一時記憶される伝送データ領域３２と、制御装置１０から送信される更新用プログラムが記憶されるプログラム領域３４と、プログラム領域３４のデータの状態を表す制御データ領域３３とを設けている。
【００１３】
フラッシュメモリ２１はプログラム領域３４からＣＰＵ２０に係る更新プログラムを格納する不揮発性メモリである。
【００１４】
電源制御回路２４は情報処理装置１１の電源を制御する回路であり、ＣＰＵ２０は電源制御回路２４を制御することで、情報処理装置１１の再起動を行う。
【００１５】
動作用メモリ２５は情報処理装置１１が実行するプログラムが記憶されるプログラム記憶部である。情報処理装置１１の再起動後にＣＰＵ２０がフラッシュメモリ２１に格納されているプログラムを展開するプログラム記憶部である。
【００１６】
図２は本実施形態における伝送用メモリ２３内の制御データ領域３３のビット構成の図である。制御データ領域３３は制御装置１０からＣＰＵ２０に係る更新プログラムが送信されたことを示すプログラム送信ビット４１と、ＣＰＵ２０がＣＰＵ２０に係る更新用プログラムをフラッシュメモリ２１へ転送して書き込み完了したことを示すプログラム転送完了ビット４２と、制御装置１０からの再起動信号を受信したことを示す再起動指令ビット４３とを設けている。
【００１７】
プログラム送信ビット４１、プログラム転送完了ビット４２、および再起動指令ビット４３の初期値はＬ（Ｌｏｗ、以下Ｌと称す）である。ＣＰＵ２０は外部機器１２に対してデータの入出力制御を実施するために、伝送データ領域３２、制御データ領域３３を定期的に確認する。プログラム領域３４の確認については、定期的に確認しても良いが、制御装置１０からのプログラムのダウンロードは非定期的であるため、定期的に確認をしなくても良い。
【００１８】
図３は本実施形態におけるフラッシュメモリ２１内の領域の構成の図である。フラッシュメモリ２１は伝送用メモリ２３から転送されたＣＰＵ２０に係る更新用プログラムを格納するプログラム領域５１を設けている。
【００１９】
図４は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図４（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ１）である。ＣＰＵ２０のプログラムの更新をする場合、伝送用チップ２２が制御装置１０からＣＰＵ２０に係る更新用プログラムを受信し、取得する（ステップＳ０１０）。伝送用チップ２２が伝送用メモリ２３のプログラム領域３４に、制御装置１０より取得した、ＣＰＵ２０に係る更新用プログラムを格納する（ステップＳ０２０）。伝送用チップ２２は制御装置１０より当該更新用プログラムを取得すると、制御データ領域３３のプログラム送信ビット４１にＨ（Ｈｉｇｈ、以下Ｈと称す）を入力して保持し（ステップＳ０３０）、ＣＰＵ２０に対して割り込み信号２６を出力する。ＣＰＵ２０は伝送用チップ２２から割り込み信号２６を受信すると、伝送用メモリ２３の制御データ領域３３のプログラム送信ビット４１を確認する（ステップＳ０４０）。
【００２０】
プログラム送信ビット４１がＨの場合は（ステップＳ０５０のＹＥＳ）、ＣＰＵ２０が伝送用メモリ２３のプログラム領域３４からＣＰＵ２０に係る更新用プログラムを読み取り（ステップＳ０６０）、フラッシュメモリ２１のプログラム領域５１にＣＰＵ２０に係る更新用プログラムを格納する（ステップＳ０７０）。ＣＰＵ２０は当該更新用プログラムの格納が完了すると、プログラム送信ビット４１をＬとし、プログラム転送完了ビット４２をＨとする（ステップＳ０８０）。
【００２１】
ステップＳ０８０の後、制御装置１０は情報処理装置１１へ再起動指令を出力する。ＣＰＵ２０は制御装置１０より再起動指令を受信している場合（ステップＳ０９０のＹＥＳ）、情報処理装置１１のプログラム更新処理を行う（サブルーチンＳＲ１）。受信していない場合は（ステップＳ０９０のＮＯ）再度判定を行う。
【００２２】
サブルーチンＳＲ１では、先ず、ＣＰＵ２０は再起動指令を受信すると制御データ領域３３の再起動指令ビット４３をＨとする（ステップＳ１００）。その後、ＣＰＵ２０は電源制御回路２４に対してリセット信号２７を出力する（ステップＳ１１０）。リセット信号２７は情報処理装置１１を再起動するために電源制御回路２４に電源制御を行わせる信号である。
【００２３】
電源制御回路２４は情報処理装置１１の電源回路をリセットし（ステップＳ１２０）、情報処理装置１１の再起動処理を実行する（ステップＳ１３０）。情報処理装置１１が再起動されると、ＣＰＵ２０はフラッシュメモリ２１のプログラム領域５１からＣＰＵ２０に係る更新用プログラムを動作用メモリ２５に転送して書き込み（ステップＳ１４０）、制御処理を行い、更新を完了する。
【００２４】
ここで、ステップＳ０５０においてプログラム送信ビット４１がＬの場合は（ステップＳ０５０のＮＯ）、ＣＰＵ２０のプログラムの更新処理を終了する。この場合、制御装置１０によるＣＰＵ２０に係る更新用プログラムの取得に失敗した場合等がある。
【００２５】
以上より本実施形態の情報処理装置１１はＣＰＵ２０に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。
【００２６】
なお、本実施形態において、プログラム送信ビット４１、プログラム転送完了ビット４２、および再起動指令ビット４３の初期値をＬとし、図４のフローチャートのステップＳ０３０においてプログラム送信ビット４１にＨを入力して保持し、ステップＳ０８０においてプログラム送信ビット４１をＬとした後プログラム転送完了ビット４２をＨとし、ステップＳ１００において再起動指令ビット４３をＨとしたが、ＬとＨについては逆にしても良い。
【００２７】
（第２の実施形態）
本発明の第２の実施形態において情報処理装置１１の構成は図１と同様である。図５は本実施形態の伝送用メモリ２３内の制御データ領域３３のビット構成の図である。第１の実施形態から更に、再起動が正常に完了したことを制御装置１０に伝えるためのビット領域として再起動正常完了ビット領域（以下、再起動正常完了ビット４４と称す）を設けている。再起動正常完了ビット４４の初期値はＬである。
【００２８】
図６は本実施形態におけるフラッシュメモリ２１の構成の図である。第１の実施形態から更に、ＣＰＵ２０に係る更新用プログラムが正常ダウンロードされたことを示す、プログラムダウンロード正常確認領域５３を設けている。プログラムダウンロード正常確認領域５３の初期値はＬである。
【００２９】
図７は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図７（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ２）である。本実施形態のフローチャートは、第１の実施形態の、伝送用チップ２２が制御装置１０からＣＰＵ２０に係る更新用プログラムを受信し取得するステップＳ０１０から、ＣＰＵ２０が制御装置１０より再起動指令を受信しているか判定をするステップＳ０９０までは、第１の実施形態と同じ処理であるので説明を省略する。
【００３０】
以下、情報処理装置１１のプログラム更新処理を行うサブルーチンＳＲ２以降の動作を説明する。サブルーチンＳＲ２において、先ず、ＣＰＵ２０は再起動指令を受信すると制御データ領域３３の再起動指令ビット４３をＨとする（ステップＳ１００）。ＣＰＵ２０は再起動指令ビット４３がＨとなると、フラッシュメモリ２１のプログラムダウンロード正常確認領域５３にＨを書き込む（ステップＳ１０１）。その後、ＣＰＵ２０は電源制御回路２４に対してリセット信号２７を出力する（ステップＳ１１０）。電源制御回路２４は情報処理装置１１の電源回路をリセットし（ステップＳ１２０）、情報処理装置１１の再起動処理を実行する（ステップＳ１３０）。情報処理装置１１が再起動されると、ＣＰＵ２０はフラッシュメモリ２１のプログラム領域５１からＣＰＵ２０に係る更新用プログラムを動作用メモリ２５に転送して書き込み（ステップＳ１４０）、起動する。ＣＰＵ２０は起動後に、フラッシュメモリ２１のプログラムダウンロード正常確認領域５３を読み取る（ステップＳ１５０）。
【００３１】
プログラムダウンロード正常確認領域５３にＨが保持されていた場合（ステップＳ１６０のＹＥＳ）、ＣＰＵ２０は伝送用メモリ２３の制御データ領域３３の再起動正常完了ビット４４をＨにする（ステップＳ１７０）。
【００３２】
情報処理装置１１は制御装置１０に再起動が完了したことを通知する。制御装置１０は再起動正常完了ビット４４がＨであることを確認し、プログラムの正常取得と、正常起動を確認することができる。
【００３３】
ここで、ステップＳ１６０においてプログラムダウンロード正常確認領域５３がＬの場合は（ステップＳ１６０のＮＯ）、処理を終了する。この場合は、更新用プログラムのダウンロードの異常等がある。ダウンロードの異常とは、制御装置１０と情報処理装置１１のケーブルが抜けることによる異常、制御装置１０または情報処理装置１１がフリーズしたことによる異常、情報処理装置１１の伝送用チップ２２の不調による一次的な伝送異常場合等がある。
【００３４】
以上より本実施形態の情報処理装置１１はＣＰＵ２０に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。また、制御装置１０が再起動正常完了ビット４４を確認することで、ＣＰＵ２０に係る更新用プログラムが正常にダウンロードされていることを確認することができる。
【００３５】
（第３の実施形態）
本発明の第３の実施形態において、情報処理装置１１の構成は図１と同様である。図８は本実施形態におけるフラッシュメモリ２１の構成の図である。第２の実施形態から更に、ＣＰＵ２０に係る更新用プログラムを伝送用メモリ２３のプログラム領域３４から書き込み、フラッシュメモリ２１のプログラム領域５１へ転送する、プログラム転送領域５２を設けている。
【００３６】
図９は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図９（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ１）である。本実施形態のフローチャートは、第１の実施形態の、伝送用チップ２２が制御装置１０からＣＰＵ２０に係る更新用プログラムを受信し取得するステップＳ０１０から、ＣＰＵ２０が伝送用メモリ２３のプログラム領域３４からＣＰＵ２０に係る更新用プログラムを読み込むステップＳ０６０までは、第１の実施形態と同じ処理であるので説明を省略する。以下、ステップＳ０７１以降の動作を説明する。
【００３７】
ＣＰＵ２０は読み込んだＣＰＵ２０に係る更新用プログラムをフラッシュメモリ２１のプログラム転送領域５２に格納（ステップＳ０７１）する。その後、ＣＰＵ２０はプログラム転送領域５２のＣＰＵ２０に係る更新用プログラムをプログラム領域５１に書き込む（ステップＳ０７２）。ＣＰＵ２０はＣＰＵ２０に係る更新用プログラムの格納が完了すると、プログラム送信ビット４１をＬとし、プログラム転送完了ビット４２をＨとする（ステップＳ０８０）。ステップＳ０８０の後、制御装置１０は情報処理装置１１へ再起動指令を出力する。ＣＰＵ２０は制御装置１０より再起動指令を受信している場合（ステップＳ０９０のＹＥＳ）、情報処理装置１１のプログラム更新処理を行う（サブルーチンＳＲ１）。受信していない場合は（ステップＳ０９０のＮＯ）再度判定を行う。
【００３８】
その後のサブルーチンＳＲ１は第１の実施形態のフローチャートのサブルーチンＳＲ１と同様である（図４参照）。このため、詳細な説明は省略する。
【００３９】
本実施形態は第１の実施形態のＣＰＵ２０に係る更新用プログラムを伝送用メモリ２３のプログラム領域３４からフラッシュメモリ２１のプログラム領域５１に書き込むステップ（図４のステップＳ０７０）を、ＣＰＵ２０に係る更新用プログラムを伝送用メモリ２３のプログラム領域３４からフラッシュメモリ２１のプログラム転送領域５２に書き込んだ後に、プログラム領域５１に書き込むステップ（図９のステップＳ０７１、Ｓ０７２）にしたものである。フラッシュメモリ２１は不揮発性の記憶媒体であるため、格納されているＣＰＵ２０に係る更新用プログラムは情報処理装置１１の再起動により消去されない。これより、ＣＰＵ２０は当該更新用プログラムを動作用メモリ２５へ展開する際に異常があったときに、制御装置１０から再度ＣＰＵ２０に係る更新用プログラムを取得せずに、フラッシュメモリ２１内のプログラム転送領域５２に格納されているＣＰＵ２０に係る更新用プログラムを読み込み、プログラム領域５１転送することが可能である。
【００４０】
以上より本実施形態の情報処理装置１１はＣＰＵ２０に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。また、ＣＰＵ２０に係る更新用プログラムの展開の異常について、再度制御装置１０から取得せずにフラッシュメモリ２１内のプログラム転送領域５２を使用することで、プログラムの更新作業期間を短縮することができる。
【００４１】
（第４の実施形態）
本発明の第４の実施形態において、情報処理装置１１の構成は図１と同様である。本実施形態は上記第２の実施形態の制御装置１０による再起動正常完了ビット４４の確認により、ＣＰＵ２０に係る更新用プログラムが正常にダウンロードされていることを確認する機能と、上記第３の実施形態のフラッシュメモリ２１のプログラム転送領域５２による、ダウンロードの異常時におけるＣＰＵ２０に係る更新用プログラムの利用の機能を備えたものである。このため、本実施形態の伝送用メモリ２３の制御データ領域３３の構成は図５と同様である。また、本実施形態のフラッシュメモリ２１の構成は図８と同様である。
【００４２】
図１０は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図１０（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ２）である。
【００４３】
本実施形態のフローチャートは、第３の実施形態の、伝送用チップ２２が制御装置１０からＣＰＵ２０に係る更新用プログラムを受信し取得するステップＳ０１０から、ＣＰＵ２０が制御装置１０より再起動指令を受信しているか判定をするステップＳ０９０までは同じ処理である。
【００４４】
また、その後のサブルーチンＳＲ２は第２の実施形態のフローチャートのサブルーチンＳＲ２と同様である（図７参照）。
【００４５】
サブルーチンＳＲ２の後、プログラムダウンロード正常確認領域５３にＨが保持されていた場合（ステップＳ１６０のＹＥＳ）、ＣＰＵ２０は伝送用メモリ２３の制御データ領域３３の再起動正常完了ビット４４をＨにする（ステップＳ１７０）。
【００４６】
情報処理装置１１は制御装置１０に再起動が完了したことを通知する。制御装置１０は再起動正常完了ビット４４がＨであることを確認し、プログラムの正常取得と、正常起動を確認することができる。
【００４７】
ここで、ステップＳ１６０においてプログラムダウンロード正常確認領域５３がＬの場合は（ステップＳ１６０のＮＯ）、再度ＣＰＵ２０はプログラム転送領域５２のＣＰＵ２０に係る更新用プログラムをプログラム領域５１に書き込む（ステップＳ０７２）。フラッシュメモリ２１は不揮発性のメモリであり、情報処理装置１１の再起動によるフラッシュメモリ２１内のデータの消去がない。これより、ＣＰＵ２０は当該更新用プログラムを動作用メモリ２５へ展開する際に異常があったときに、制御装置１０から再度ＣＰＵ２０に係る更新用プログラムを取得せずに、フラッシュメモリ２１内のプログラム転送領域５２に格納されているＣＰＵ２０に係る更新用プログラムを読み込み、プログラム領域５１転送することが可能である。
【００４８】
以上より本実施形態の情報処理装置１１はＣＰＵ２０に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。また、制御装置１０が再起動正常完了ビット４４を確認することで、ＣＰＵ２０に係る更新用プログラムが正常にダウンロードされていることを確認することができる。更に、ＣＰＵ２０に係る更新用プログラムの展開の異常が起きた場合は、再度制御装置１０から取得せずにフラッシュメモリ２１内のプログラム転送領域５２を使用することで、プログラムの更新作業期間を短縮することができる。
【００４９】
（第５の実施形態）
図１１は第５の実施形態の情報処理装置１１の構成図である。本実施形態の情報処理装置１１は第１の実施形態から更に、外部機器１２に動作を指示するとともに、プログラムの書き換えが可能である集積回路（Field Programmable Gate Array、以下ＦＰＧＡ７１と称す）と集積回路用不揮発性メモリ（以下、フラッシュメモリ７２と称す）とを有している。ＣＰＵ２０とフラッシュメモリ７２はＣＰＵバス２８を介して電気的に接続されており、ＦＰＧＡ７１とフラッシュメモリ７２は電気的に接続されている。本実施形態はＦＰＧＡ７１のプログラムの更新が必要な場合に、更新用のプログラム（ＦＰＧＡ７１に係る更新用プログラム）を制御装置１０からダウンロードし、更新をする。
【００５０】
図１２は本実施形態におけるフラッシュメモリ７２内の領域の構成図である。フラッシュメモリ７２は伝送用メモリ２３から転送されたＦＰＧＡ７１に係る更新用プログラムを格納する集積回路用プログラム領域（以下、プログラム領域６１と称す）を設けている。
【００５１】
図１３は本実施形態に係る情報処理装置１１のプログラム更新処理の動作を示すフローチャートの図である。図１３（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ３）である。ＦＰＧＡ７１のプログラムの更新処理をする場合、伝送用チップ２２が制御装置１０からＦＰＧＡ７１に係る更新用プログラムを受信し、取得する（ステップＳ２１０）。伝送用チップ２２が伝送用メモリ２３のプログラム領域３４に、制御装置１０より取得した、ＦＰＧＡ７１に係る更新用プログラムを格納する（ステップＳ２２０）。伝送用チップ２２は制御装置１０よりＦＰＧＡ７１に係る更新用プログラムを取得すると、制御データ領域３３のプログラム送信ビット４１にＨを入力して保持し（ステップＳ２３０）、ＣＰＵ２０に対して割り込み信号２６を出力する。ＣＰＵ２０は伝送用チップ２２から割り込み信号２６を受信すると、伝送用メモリ２３の制御データ領域３３のプログラム送信ビット４１を確認する（ステップＳ２４０）。プログラム送信ビット４１がＨの場合は（ステップＳ２５０のＹＥＳ）、ＣＰＵ２０が伝送用メモリ２３のプログラム領域３４からＦＰＧＡ７１に係る更新用プログラムを読み取り（ステップＳ２６０）、フラッシュメモリ７２のプログラム領域６１にＦＰＧＡ７１に係る更新用プログラムを書き込む（ステップＳ２７０）。ＣＰＵ２０はＦＰＧＡ７１に係る更新用プログラムの格納が完了すると、プログラム送信ビット４１をＬとし、プログラム転送完了ビット４２をＨとする（ステップＳ２８０）。ステップＳ２８０の後、制御装置１０は情報処理装置１１へ再起動指令を出力する。ＣＰＵ２０は制御装置１０より再起動指令を受信している場合（ステップＳ２９０のＹＥＳ）、情報処理装置１１のプログラム更新処理を行う（サブルーチンＳＲ３）。受信していない場合は（ステップＳ２９０のＮＯ）再度判定を行う。
【００５２】
サブルーチンＳＲ３では、先ず、ＣＰＵ２０は再起動指令を受信すると制御データ領域３３の再起動指令ビット４３をＨとする（ステップＳ３００）。その後、ＣＰＵ２０は電源制御回路２４に対してリセット信号２７を出力する（ステップＳ３１０）。
【００５３】
電源制御回路２４は情報処理装置１１の電源回路をリセットし（ステップＳ３２０）、情報処理装置１１の再起動処理を実行する（ステップＳ３３０）。情報処理装置１１が再起動されると、ＣＰＵ２０はフラッシュメモリ７２のプログラム領域６１からＦＰＧＡ７１に係る更新用プログラムを動作用メモリ２５に転送して書き込み（ステップＳ３４０）、制御処理を行い、更新を完了する。
【００５４】
ここで、ステップＳ２５０においてプログラム送信ビット４１がＬの場合は（ステップＳ２５０のＮＯ）、ＦＰＧＡ７１のプログラムの更新の処理を終了する。この場合、制御装置１０によるＦＰＧＡ７１に係る更新用プログラムの取得に失敗した場合等がある。
【００５５】
（第５の実施形態の変形例）
また、本実施形態はＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。図１４は本実施形態の変形例における、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合の伝送用メモリ２３内の制御データ領域３３のビット構成の例である。制御データ領域３３はプログラム送信ビット４１、プログラム転送完了ビット４２と、再起動指令ビット４３の他に、更に制御装置１０からＦＰＧＡ７１に係る更新用プログラムが送信されたことを示すプログラム送信ビット４５とＣＰＵ２０がＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ７２へ転送して書き込み完了したことを示すプログラム転送完了ビット４６を設けている。各ビット領域の初期値はＬである。
【００５６】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図４の第１の実施形態のフローチャートと図１３のフローチャートを組み合わせたものとなる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。
【００５７】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３をアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【００５８】
以上より本実施形態及びその変形例の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。
【００５９】
（第６の実施形態）
本発明の第６の実施形態において情報処理装置１１の構成は図１１と同様である。本実施形態は第５の実施形態に第２の実施形態の制御装置１０によるダウンロードの正常完了を確認する機能を追加したものである。本実施形態の伝送用メモリ２３の制御データ領域３３の構成は図５と同様である。図１５は本実施形態におけるフラッシュメモリ７２の構成の図である。第５の実施形態から更に、ＦＰＧＡ７１に係る更新用プログラムが正常ダウンロードされたことを示す、集積回路用プログラムダウンロード正常確認領域（以下、プログラムダウンロード正常確認領域６３と称す）を設けている。プログラムダウンロード正常確認領域６３の初期値はＬである。
【００６０】
図１６は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図１６（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ４）である。本実施形態のフローチャートは、第５の実施形態の、伝送用チップ２２が制御装置１０からＦＰＧＡ７１に係る更新用プログラムを受信し取得するステップＳ２１０から、ＣＰＵ２０が制御装置１０より再起動指令を受信しているか判定をするステップＳ２９０までは、第５の実施形態と同じ処理であるので説明を省略する。
【００６１】
以下、情報処理装置１１のプログラム更新処理を行うサブルーチンＳＲ４以降の動作を説明する。
【００６２】
サブルーチンＳＲ４で先ず、制御装置１０から再起動指令が出されるとＣＰＵ２０は制御データ領域３３の再起動指令ビット４３をＨとする（ステップＳ３００）。ＣＰＵ２０は再起動指令ビット４３がＨとなると、フラッシュメモリ７２のプログラムダウンロード正常確認領域６３にＨを書き込む（ステップＳ３０１）。その後、ＣＰＵ２０は電源制御回路２４に対してリセット信号２７を出力する（ステップＳ３１０）。電源制御回路２４は情報処理装置１１の電源回路をリセットし（ステップＳ３２０）、情報処理装置１１の再起動処理を実行する（ステップＳ３３０）。情報処理装置１１が再起動されると、ＣＰＵ２０はフラッシュメモリ７２のプログラム領域６１からＦＰＧＡ７１に係る更新用プログラムを動作用メモリ２５に転送して書き込み（ステップＳ３４０）、起動する。ＣＰＵ２０は起動後に、フラッシュメモリ７２のプログラムダウンロード正常確認領域６３を読み取る（ステップＳ３５０）。
【００６３】
プログラムダウンロード正常確認領域６３にＨが保持されていた場合（ステップＳ３６０のＹＥＳ）、ＣＰＵ２０は伝送用メモリ２３の制御データ領域３３の再起動正常完了ビット４４をＨにする（ステップＳ３７０）。
【００６４】
情報処理装置１１は制御装置１０に再起動が完了したことを通知する。制御装置１０は再起動正常完了ビット４４がＨであることを確認し、プログラムの正常取得と、正常起動を確認することができる。
【００６５】
ここで、ステップＳ３６０においてプログラムダウンロード正常確認領域６３がＬの場合は（ステップＳ３６０のＮＯ）、処理を終了する。この場合は、ＦＰＧＡ７１に係る更新用プログラムのダウンロードの異常等がある。
【００６６】
（第６の実施形態の変形例）
また、本実施形態は第５の実施形態と同様にＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。図１７は本実施形態の変形例において、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合の伝送用メモリ２３内の制御データ領域３３のビット構成の例である。制御データ領域３３はプログラム送信ビット４１、プログラム転送完了ビット４２と、再起動指令ビット４３、再起動正常完了ビット４４の他に、更に制御装置１０からＦＰＧＡ７１に係る更新用プログラムが送信されたことを示すプログラム送信ビット４５とＣＰＵ２０がＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ７２へ転送して書き込み完了したことを示すプログラム転送完了ビット４６を設けている。各ビット領域の初期値はＬである。
【００６７】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図７の第２の実施形態のフローチャートと図１６のフローチャートを組み合わせたものとなる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。
【００６８】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３をアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【００６９】
以上より本実施形態およびその変形例の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。また、制御装置１０が再起動正常完了ビット４４を確認することで、ＦＰＧＡ７１に係る更新用プログラムが正常にダウンロードされていることを確認することができる。
【００７０】
（第７の実施形態）
本発明の第７の実施形態において、情報処理装置１１の構成は図１１と同様である。本実施形態は第３の実施形態および第５の実施形態と同様に、フラッシュメモリ２１およびフラッシュメモリ７２内における領域間のプログラムの転送機能を追加したものである。図１８は本実施形態におけるフラッシュメモリ７２の構成の図である。第６の実施形態から更に、ＣＰＵ２０に係る更新用プログラムを伝送用メモリ２３のプログラム領域３４から書き込み、フラッシュメモリ７２のプログラム領域６１へ転送する、集積回路用プログラム転送領域（以下、プログラム転送領域６２と称す）を設けている。
【００７１】
図１９は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図１９（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ３）である。本実施形態のフローチャートは、第５の実施形態の、伝送用チップ２２が制御装置１０からＣＰＵ２０に係る更新用プログラムを受信し取得するステップＳ２１０から、ＣＰＵ２０が伝送用メモリ２３のプログラム領域３４からＣＰＵ２０に係る更新用プログラムを読み込むステップＳ２６０までは、第５の実施形態と同じ処理であるので説明を省略する。以下、ステップＳ２７１以降の動作を説明する。
【００７２】
ＣＰＵ２０は読み込んだＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ７２のプログラム転送領域６２に格納（ステップＳ２７１）する。その後、ＣＰＵ２０はプログラム転送領域６２のＦＰＧＡ７１に係る更新用プログラムをプログラム領域６１に書き込む（ステップＳ２７２）。ＣＰＵ２０はＦＰＧＡ７１に係る更新用プログラムの格納が完了すると、プログラム送信ビット４１をＬとし、プログラム転送完了ビット４２をＨとする（ステップＳ２８０）。ステップＳ２８０の後、制御装置１０は情報処理装置１１へ再起動指令を出力する。ＣＰＵ２０は制御装置１０より再起動指令を受信している場合（ステップＳ２９０のＹＥＳ）、情報処理装置１１のプログラム更新処理を行う（サブルーチンＳＲ３）。受信していない場合は（ステップＳ２９０のＮＯ）再度判定を行う。
【００７３】
その後のサブルーチンＳＲ３は第５の実施形態のフローチャートのサブルーチンＳＲ３と同様である（図１３参照）。このため、詳細な説明は省略する。
【００７４】
本実施形態は第５の実施形態のＦＰＧＡ７１に係る更新用プログラムを伝送用メモリ２３のプログラム領域３４からフラッシュメモリ７２のプログラム領域６１に書き込むステップ（図１３のステップＳ２６０、Ｓ２７０）を、ＦＰＧＡ７１に係る更新用プログラムを伝送用メモリ２３のプログラム領域３４からフラッシュメモリ７２のプログラム転送領域６２に書き込んだ後に、プログラム領域６１に書き込むステップ（図１９のステップＳ２６０、Ｓ２７１、Ｓ２７２）にしたものである。フラッシュメモリ７２は不揮発性の記憶媒体であるため、格納されているＦＰＧＡ７１に係る更新用プログラムは情報処理装置１１の再起動により消去されない。これより、ＣＰＵ２０はＦＰＧＡ７１に係る更新用プログラムを動作用メモリ２５へ展開する際に異常があったときに、制御装置１０から再度ＦＰＧＡ７１に係る更新用プログラムを取得せずに、フラッシュメモリ７２内のプログラム転送領域６２に格納されているＦＰＧＡ７１に係る更新用プログラムを読み込み、プログラム領域６１に転送することが可能である。
【００７５】
（第７の実施形態の変形例）
また、本実施形態は第５の実施形態と同様にＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。
【００７６】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図９の第３の実施形態のフローチャートと図１９のフローチャートを組み合わせたものとなる。伝送用メモリ２３内の制御データ領域３３のビット構成は図１４と同様となる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。
【００７７】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３をアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【００７８】
以上より本実施形態の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。また、ＦＰＧＡ７１に係る更新用プログラムの展開の異常が起きた場合は、再度制御装置１０から取得せずにフラッシュメモリ７２内のプログラム転送領域６２を使用することで、プログラムの更新作業期間を短縮することができる。
【００７９】
（第８の実施形態）
本発明の第８の実施形態において、情報処理装置１１の構成は図１１と同様である。本実施形態は第５の実施形態に上記第６の実施形態の制御装置１０による、再起動正常完了ビット４４の確認により、ＦＰＧＡ７１に係る更新用プログラムが正常にダウンロードされていることを確認する機能と、上記第７の実施形態のフラッシュメモリ７２のプログラム転送領域６２による、ダウンロードの異常時におけるＦＰＧＡ７１に係る更新用プログラムの利用の機能を備えたものである。本実施形態の伝送用メモリ２３の制御データ領域３３の構成は図５と同様である。また、本実施形態のフラッシュメモリ７２の構成は図１８と同様である。
【００８０】
図２０は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図２０（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ４）である。
【００８１】
本実施形態のフローチャートは、第７の実施形態の、伝送用チップ２２が制御装置１０からＦＰＧＡ７１に係る更新用プログラムを受信し取得するステップＳ２１０から、ＣＰＵ２０が制御装置１０より再起動指令を受信しているか判定をするステップＳ２９０までは同じ処理である。
【００８２】
また、その後のサブルーチンＳＲ４は第６の実施形態のフローチャートのサブルーチンＳＲ４と同様である（図１６参照）。
【００８３】
サブルーチンＳＲ４の後、プログラムダウンロード正常確認領域６３にＨが保持されていた場合（ステップＳ３６０のＹＥＳ）、ＣＰＵ２０は伝送用メモリ２３の制御データ領域３３の再起動正常完了ビット４４をＨにする（ステップＳ３７０）。
【００８４】
情報処理装置１１は制御装置１０に再起動が完了したことを通知する。制御装置１０は再起動正常完了ビット４４がＨであることを確認し、プログラムの正常取得と、正常起動を確認することができる。
【００８５】
ここで、ステップＳ３６０においてプログラムダウンロード正常確認領域６３がＬの場合は（ステップＳ３６０のＮＯ）、再度ＣＰＵ２０はプログラム転送領域６２のＦＰＧＡ７１に係る更新用プログラムをプログラム領域６１に書き込む（ステップＳ２７２）。フラッシュメモリ７２は不揮発性のメモリであり、情報処理装置１１の再起動によるフラッシュメモリ７２内のデータの消去がない。これより、ＣＰＵ２０はＦＰＧＡ７１に係る更新用プログラムを動作用メモリ２５へ展開する際に異常があったときに、制御装置１０から再度ＣＰＵ２０に係る更新用プログラムを取得せずに、フラッシュメモリ７２内のプログラム転送領域６２に格納されているＣＰＵ２０に係る更新用プログラムを読み込み、プログラム領域６１転送することが可能である。
【００８６】
（第８の実施形態の変形例）
また、本実施形態は第５の実施形態と同様にＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。
【００８７】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図１０の第４の実施形態のフローチャートと図２０のフローチャートを組み合わせたものとなる。伝送用メモリ２３内の制御データ領域３３のビット構成は図１７と同様となる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。
【００８８】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３をアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【００８９】
以上により本実施形態及びその変形例の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。また、制御装置１０が再起動正常完了ビット４４を確認することで、ＦＰＧＡ７１に係る更新用プログラムが正常にダウンロードされていることを確認することができる。更に、ＦＰＧＡ７１に係る更新用プログラムの展開の異常が起きた場合は、再度制御装置１０から取得せずにフラッシュメモリ７２内のプログラム転送領域６２を使用することで、プログラムの更新作業期間を短縮することができる。
【００９０】
（第９の実施形態）
図２１は第９の実施形態の情報処理装置１１の構成図である。本実施形態は第１の実施形態の情報処理装置１１にＦＰＧＡ７１を有し、ＣＰＵ２０とＣＰＵバス２８を介して電気的に接続されている。
【００９１】
本実施形態はＦＰＧＡ７１のプログラムの更新が必要な場合に、更新用のプログラム（ＦＰＧＡ７１に係る更新用プログラム）を制御装置１０から受信し、更新する。また、本実施形態の伝送用メモリ２３の制御データ領域３３の構成は図２と同様であり、フラッシュメモリ２１の構成図は図３と同様である。第５の実施形態ではＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ７２に格納したが、本実施形態ではフラッシュメモリ２１に格納する。
【００９２】
図２２は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図２２（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ５）である。
【００９３】
図２２（ａ）において、本実施形態と第５の実施形態との差異はＣＰＵ２０が伝送用メモリ２３のプログラム領域３４に格納されているＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ２１のプログラム領域５１に書き込み、格納する点である（ステップＳ２７３および図１３（ａ）のステップＳ２７０参照）。即ち第５の実施形態においてフラッシュメモリ７２に格納されたＦＰＧＡ７１に係る更新用プログラムは、本実施形態ではフラッシュメモリ２１に格納する。
【００９４】
その後情報処理装置１１は、ＣＰＵ２０がプログラム送信ビット４１にＬを書き込み、プログラム転送完了ビット４２にＨを書き込んだ後（ステップＳ２８０）、制御装置１０から再起動指令を受けているか判定をする（ステップＳ２９０）。なお、本実施形態において、伝送用チップ２２が制御装置１０からＦＰＧＡ７１に係る更新用プログラムを受信し、取得する処理（ステップＳ２１０）から、ＣＰＵ２０が伝送用メモリ２３のプログラム領域３４からＦＰＧＡ７１に係る更新用プログラムを読み取る処理（ステップＳ２６０）は第５の実施形態と同様のため、説明を省略する。
【００９５】
また、情報処理装置１１のプログラム更新処理（サブルーチンＳＲ５）において、第５の実施形態との差異は情報処理装置１１の再起動を実行（ステップＳ３３０）の後のＦＰＧＡ７１によるコンフィグレーション処理である。コンフィグレーションとはＦＰＧＡ７１に係る更新用プログラムをＦＰＧＡ７１に書き込むことである。情報処理装置１１が再起動されると、ＣＰＵ２０はフラッシュメモリ２１のプログラム領域５１からＦＰＧＡ７１に係る更新用プログラムを動作用メモリ２５に転送して書き込む（ステップＳ３４１）。ＣＰＵ２０が起動を完了すると、ＦＰＧＡ７１にフラッシュメモリ２１からの読み取みを許可する、読み取り許可信号７３を出力する（ステップＳ３５２）。読み取り許可信号７３を受信したＦＰＧＡ７１がフラッシュメモリ２１のプログラム領域５１から、ＦＰＧＡ７１に係る更新用プログラムを読み取り、コンフィグレーションを実施する（ステップＳ３５３）。コンフィグレーションが完了すると、ＦＰＧＡ７１がＣＰＵ２０にコンフィグレーションが完了したことを示す、コンフィグレーション完了信号７４を送信する（ステップＳ３５４）。ＣＰＵ２０がコンフィグレーション完了信号７４を受信すると、制御動作を行い（ステップＳ３５５）情報処理装置１１のプログラム更新処理を終了する。
【００９６】
（第９の実施形態の変形例）
また、本実施形態はＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。この場合の伝送用メモリ２３内の制御データ領域３３のビット構成は図１４と同様である。
【００９７】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図４の第１の実施形態のフローチャートと図２２のフローチャートを組み合わせたものとなる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。フラッシュメモリ２１のプログラム領域５１には、ＣＰＵ２０とＦＰＧＡ７１とのそれぞれに係る更新用プログラムがアドレスにより管理される。
【００９８】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３および、フラッシュメモリ２１のプログラム領域５１はアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【００９９】
以上より本実施形態及びその変形例の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。
【０１００】
（第１０の実施形態）
本発明の第１０の実施形態において情報処理装置１１の構成は図２１と同様である。本実施形態は第９の実施形態に第２の実施形態、第６の実施形態と同様の制御装置１０によるダウンロードの正常完了を確認する機能を追加したものである。
【０１０１】
本実施形態はＦＰＧＡ７１のプログラムの更新が必要な場合に、更新用のプログラム（ＦＰＧＡ７１に係る更新用プログラム）を制御装置１０から受信し、更新する。また、本実施形態の伝送用メモリ２３の制御データ領域３３の構成は図５と同様であり、フラッシュメモリ２１の構成図は図６と同様である。第６の実施形態ではＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ７２に格納したが、本実施形態ではフラッシュメモリ２１に格納する。
【０１０２】
図２３は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図２３（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ６）である。
【０１０３】
図２３（ａ）において、本実施形態と第６の実施形態との差異はＣＰＵ２０が伝送用メモリ２３のプログラム領域３４に格納されているＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ２１のプログラム領域５１に書き込み、格納する点である（ステップＳ２７３および図１６（ａ）のステップＳ２７０参照）。即ち第６の実施形態においてフラッシュメモリ７２に格納されたＦＰＧＡ７１に係る更新用プログラムは、本実施形態ではフラッシュメモリ２１に格納する。更に、ＦＰＧＡ７１に係る更新用プログラムの正常ダウンロードの確認において、第６の実施形態はフラッシュメモリ７２のプログラムダウンロード正常確認領域６３を読み取るのに対して、本実施形態はフラッシュメモリ２１のプログラムダウンロード正常確認領域５３を読み取る点に差異がある。（ステップＳ３６１および図１６（ａ）のステップＳ３６０参照）。
【０１０４】
なお、本実施形態において、伝送用チップ２２が制御装置１０からＦＰＧＡ７１に係る更新用プログラムを受信し、取得する処理（ステップＳ２１０）から、ＣＰＵ２０が伝送用メモリ２３のプログラム領域３４からＦＰＧＡ７１に係る更新用プログラムを読み取る処理（ステップＳ２６０）まで、およびＣＰＵ２０がプログラム送信ビット４１にＬを書き込み、プログラム転送完了ビット４２にＨを書き込んだ後（ステップＳ２８０）、制御装置１０から再起動指令を受けているか判定をする（ステップＳ２９０）処理は第６の実施形態と同様のため、説明を省略する。
【０１０５】
また、情報処理装置１１のプログラム更新処理（サブルーチンＳＲ６）において、第６の実施形態との差異は、ＣＰＵ２０がフラッシュメモリ２１のプログラム領域５１およびプログラムダウンロード正常確認領域５３へのデータの書き込みと読み込み処理（ステップＳ３０３、Ｓ３４１、Ｓ３５１と図１６のステップＳ３０１、Ｓ３４０、Ｓ３５０参照）、および情報処理装置１１の再起動を実行（ステップＳ３３０）の後のＦＰＧＡ７１によるコンフィグレーション処理である。コンフィグレーションに係る処理（ステップＳ３５２からステップＳ３５５）は第９の実施形態と同様である。
【０１０６】
即ち上記差異点は第６の実施形態のフラッシュメモリ７２のへのデータ処理を、本実施形態ではフラッシュメモリ２１にし、ＦＰＧＡ７１によるコンフィグレーション処理を追加したものとなる。
【０１０７】
（第１０の実施形態の変形例）
また、本実施形態はＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。この場合の伝送用メモリ２３内の制御データ領域３３のビット構成は図１７と同様である。
【０１０８】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図７の第２の実施形態のフローチャートと図２３のフローチャートを組み合わせたものとなる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。フラッシュメモリ２１のプログラム領域５１にはＣＰＵ２０とＦＰＧＡ７１とのそれぞれに係る更新用プログラムが、プログラムダウンロード正常確認領域５３にはそれぞれの更新用プログラムに係るデータがアドレスにより管理される。
【０１０９】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３および、フラッシュメモリ２１のプログラム領域５１とプログラムダウンロード正常確認領域５３とはアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【０１１０】
以上より本実施形態及びその変形例の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。
【０１１１】
（第１１の実施形態）
本発明の第１１の実施形態において情報処理装置１１の構成は図２１と同様である。本実施形態は第９の実施形態に第３の実施形態、第７の実施形態と同様に、フラッシュメモリ２１内における領域間のプログラムの転送機能を追加したものである。
【０１１２】
本実施形態はＦＰＧＡ７１のプログラムの更新が必要な場合に、更新用のプログラム（ＦＰＧＡ７１に係る更新用プログラム）を制御装置１０から受信し、更新する。また、本実施形態の伝送用メモリ２３の制御データ領域３３の構成は図２と同様であり、フラッシュメモリ２１の構成図は図８と同様である。第７の実施形態ではＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ７２に格納したが、本実施形態ではフラッシュメモリ２１に格納する。
【０１１３】
図２４は本実施形態の情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図２３（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ５）である。
【０１１４】
図２４（ａ）において、本実施形態と第７の実施形態との差異はＣＰＵ２０が伝送用メモリ２３のプログラム領域３４に格納されているＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ２１のプログラム転送領域５２に書き込み、その後、プログラム領域５１に書き込み、格納する点である（ステップＳ２７４、Ｓ２７５、図１９（ａ）のステップＳ２７１、Ｓ２７２参照）。即ち第７の実施形態においてフラッシュメモリ７２に格納されたＦＰＧＡ７１に係る更新用プログラムは、本実施形態ではフラッシュメモリ２１に格納される。
【０１１５】
なお、情報処理装置１１のプログラム更新処理（サブルーチンＳＲ５）は、第９の実施形態と同様のため（図２４（ｂ）および図２２（ｂ）参照）、説明を省略する。
【０１１６】
本実施形態は第７の実施形態のフラッシュメモリ７２のプログラム転送領域６２およびプログラム領域６１への書き込みを、フラッシュメモリ２１のプログラム転送領域５２およびプログラム領域５１とし、ＦＰＧＡ７１によるコンフィグレーション処理を追加したものとなる。
【０１１７】
（第１１の実施形態の変形例）
また、本実施形態はＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。この場合の伝送用メモリ２３内の制御データ領域３３のビット構成は図１４と同様である。
【０１１８】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図９の第３の実施形態のフローチャートと図２４のフローチャートを組み合わせたものとなる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。フラッシュメモリ２１のプログラム領域５１およびプログラム転送領域５２にはＣＰＵ２０とＦＰＧＡ７１とのそれぞれに係る更新用プログラムが、プログラムダウンロード正常確認領域５３にはそれぞれの更新用プログラムに係るデータがアドレスにより管理される。
【０１１９】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３および、フラッシュメモリ２１のプログラム領域５１とプログラム転送領域５２とプログラムダウンロード正常確認領域５３とはアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【０１２０】
以上より本実施形態及びその変形例の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。
【０１２１】
（第１２の実施形態）
本発明の第１２の実施形態において情報処理装置１１の構成は図２１と同様である。実施形態は第９の実施形態に上記第１０の実施形態の制御装置１０による、再起動正常完了ビット４４の確認により、ＦＰＧＡ７１に係る更新用プログラムが正常にダウンロードされていることを確認する機能と、上記第１１の実施形態のフラッシュメモリ２１のプログラム転送領域５２による、ダウンロードの異常時におけるＦＰＧＡ７１に係る更新用プログラムの利用の機能を備えたものである。
【０１２２】
本実施形態はＦＰＧＡ７１のプログラムの更新が必要な場合に、更新用のプログラム（ＦＰＧＡ７１に係る更新用プログラム）を制御装置１０からダウンロードし、更新する。また、本実施形態の伝送用メモリ２３の制御データ領域３３の構成は図５と同様であり、フラッシュメモリ２１の構成図は図８と同様である。第７の実施形態ではＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ７２に格納したが、本実施形態ではフラッシュメモリ２１に格納する。
【０１２３】
図２５は本実施形態に係る情報処理装置１１のプログラム更新処理の動作を示すフローチャートである。図２５（ａ）は情報処理装置１１のプログラム更新処理の全体のフローチャートであり、（ｂ）は情報処理装置１１のプログラム更新処理についてのサブルーチン（ＳＲ６）である。
【０１２４】
図２５（ａ）において、本実施形態と第８の実施形態との差異はＣＰＵ２０が伝送用メモリ２３のプログラム領域３４に格納されているＦＰＧＡ７１に係る更新用プログラムをフラッシュメモリ２１のプログラム転送領域５２に書き込み、その後、プログラム領域５１に書き込み、格納する点である（ステップＳ２７４、Ｓ２７５、図２０（ａ）のステップＳ２７１、Ｓ２７２参照）。即ち第８の実施形態においてフラッシュメモリ７２に格納されたＦＰＧＡ７１に係る更新用プログラムは、本実施形態ではフラッシュメモリ２１に格納する。更にフラッシュメモリ２１のプログラムダウンロード正常確認領域５３を読み込む点である。（ステップＳ３６１と図２０（ａ）のステップＳ３６０参照）
なお、情報処理装置１１のプログラム更新処理（サブルーチンＳＲ６）は、第１０の実施形態と同様のため（図２５（ｂ）および図２３（ｂ）参照）、説明を省略する。
【０１２５】
本実施形態は第８の実施形態のフラッシュメモリ７２のプログラム転送領域６２およびプログラム領域６１への書き込みを、フラッシュメモリ２１のプログラム転送領域５２およびプログラム領域５１としている。また、第８の実施形態のフラッシュメモリ７２のプログラムダウンロード正常確認領域６３へのデータの書き込み、読み込みをフラッシュメモリ２１のプログラムダウンロード正常確認領域５３へとしている。更に、ＦＰＧＡ７１によるコンフィグレーション処理を追加したものとなる。
【０１２６】
（第１２の実施形態の変形例）
また、本実施形態はＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことも可能である。この場合の伝送用メモリ２３内の制御データ領域３３のビット構成は図１７と同様である。
【０１２７】
ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行う場合、図１０の第４の実施形態のフローチャートと図２５のフローチャートを組み合わせたものとなる。この場合、ステップＳ２１０において、伝送用チップ２２は制御装置１０からＣＰＵ２０に係る更新用プログラムとＦＰＧＡ７１に係る更新用プログラムを受信し、取得する。ステップＳ２２０において、プログラム領域３４への各種プログラムの格納はアドレスにより管理する。プログラム送信ビットおよびプログラム転送完了ビットについてはＣＰＵ２０に係る更新用プログラムの処理にはプログラム送信ビット４１とプログラム転送完了ビット４２を使用し、ＦＰＧＡ７１に係る更新用プログラムの処理についてはプログラム送信ビット４５とプログラム転送完了ビット４６を使用する。フラッシュメモリ２１のプログラム領域５１およびプログラム転送領域５２にはＣＰＵ２０とＦＰＧＡ７１とのそれぞれに係る更新用プログラムが、プログラムダウンロード正常確認領域５３にはそれぞれの更新用プログラムに係るデータがアドレスにより管理される。
【０１２８】
即ち伝送用メモリ２３のプログラム領域３４と制御データ領域３３および、フラッシュメモリ２１のプログラム領域５１とプログラム転送領域５２とプログラムダウンロード正常確認領域５３とはアドレスによる管理をすることで、ＣＰＵ２０とＦＰＧＡ７１とのプログラムの更新を同時に行うことが可能となる。
【０１２９】
以上より本実施形態及びその変形例の情報処理装置１１はＦＰＧＡ７１に係る更新用プログラムについて、制御装置１０から情報処理装置１１にプログラムをダウンロードし、情報処理装置１１の再起動を制御することで、手動による再起動処理をせずに、手動による再起動処理をせずに、プログラムの更新作業期間を短縮することができる。
【０１３０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３１】
１０‥‥制御装置、
１１‥‥情報処理装置、
１２‥‥外部機器、
２０‥‥制御部（ＣＰＵ）、
２１‥‥フラッシュメモリ、
２２‥‥伝送用チップ、
２３‥‥伝送用メモリ、
２４‥‥電源制御回路、
２５‥‥動作用メモリ、
２６‥‥割り込み信号、
２７‥‥リセット信号、
２８‥‥ＣＰＵバス、
３２‥‥伝送データ領域、
３３‥‥制御データ領域、
３４‥‥プログラム領域、
４１‥‥プログラム送信ビット、
４２‥‥プログラム転送完了ビット、
４３‥‥再起動指令ビット、
４４‥‥再起動正常完了ビット、
４５‥‥プログラム送信ビット、
４６‥‥プログラム転送完了ビット、
５１‥‥プログラム領域、
５２‥‥プログラム転送領域、
５３‥‥プログラムダウンロード正常確認領域、
６１‥‥プログラム領域、
６２‥‥プログラム転送領域、
６３‥‥プログラムダウンロード正常確認領域、
７１‥‥集積回路（ＦＰＧＡ）、
７２‥‥フラッシュメモリ、
７３‥‥読み取り許可信号、
７４‥‥コンフィグレーション完了信号。 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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