(57)【要約】【課題】外部接続端子に接続されたドレインを有するオープンドレインタイプの出力トランジスターを内蔵した半導体集積回路装置において、回路面積を従来よりも増加させることなく静電気ストレス耐性を向上させる。【解決手段】この半導体集積回路装置は、半導体基板と、半導体基板に設けられた静電気保護用のＧＧＮＭＯＳ（ゲート接地ＮチャネルＭＯＳトランジスター）と、半導体基板に設けられた外部回路駆動用の複数のトランジスターと、ＧＧＮＭＯＳのドレインに第１の配線抵抗を介して電気的に接続されると共に、複数のトランジスターのドレインに第１の配線抵抗よりも大きい抵抗値を有する第２の配線抵抗を介して電気的に接続された外部接続端子と、複数のトランジスターのドレインに電気的に接続され、同一の配線層において外部接続端子に接続されていない補強配線とを含む。【選択図】図１
2016195198.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた静電気保護用のＧＧＮＭＯＳ（ゲート接地ＮチャネルＭＯＳトランジスター）と、
前記半導体基板に設けられた外部回路駆動用の複数のトランジスターと、
前記ＧＧＮＭＯＳのドレインに第１の配線抵抗を介して電気的に接続されると共に、前記複数のトランジスターのドレインに第１の配線抵抗よりも大きい抵抗値を有する第２の配線抵抗を介して電気的に接続された外部接続端子と、
前記複数のトランジスターのドレインに電気的に接続され、同一の配線層において前記外部接続端子に接続されていない補強配線と、
を備える半導体集積回路装置。
【請求項２】
半導体基板と、
前記半導体基板に設けられた静電気保護用のＧＧＮＭＯＳ（ゲート接地ＮチャネルＭＯＳトランジスター）と、
前記半導体基板に設けられた外部回路駆動用の複数のトランジスターと、
第１の層間絶縁膜上に設けられ、（ｉ）第１の層間絶縁膜に形成された少なくとも１つの開口を通して、対向する前記ＧＧＮＭＯＳのドレインに電気的に接続された第１の領域と、（ii）第１の層間絶縁膜に形成された複数の開口を通して、対向する前記複数のトランジスターのドレインに電気的に接続された第２の領域と、（iii）第１の領域から第２の領域の方向と反対の方向に延在する第３の領域とを含むドレイン配線と、
少なくとも第２の層間絶縁膜上に設けられ、第２の層間絶縁膜に形成された少なくとも１つの開口を通して、対向する前記ドレイン配線の第３の領域に電気的に接続された外部接続端子と、
第２の層間絶縁膜上に前記外部接続端子から分離して設けられ、第２の層間絶縁膜に形成された複数の開口を通して、対向する前記ドレイン配線の第２の領域に電気的に接続された補強配線と、
を備える半導体集積回路装置。
【請求項３】
前記補強配線が、同一の配線層において前記外部接続端子に接続されていない、請求項２記載の半導体集積回路装置。
【請求項４】
前記補強配線が、前記ドレイン配線よりも厚い、請求項２又は３記載の半導体集積回路装置。
【請求項５】
前記複数のトランジスターのドレインと前記補強配線との間の配線抵抗の抵抗値が略等しい、請求項１〜４のいずれか１項記載の半導体集積回路装置。
【請求項６】
前記補強配線が、前記外部接続端子と前記ＧＧＮＭＯＳとの間に設けられていない、請求項１〜５のいずれか１項記載の半導体集積回路装置。
【請求項７】
前記ＧＧＮＭＯＳ及び前記複数のトランジスターの各々が、前記半導体基板上にゲート絶縁膜を介して設けられたリング形状のゲート電極を有し、前記リング形状のゲート電極を各々が含む複数のリングゲートセルがアレイ状に配列されている、請求項１〜６のいずれか１項記載の半導体集積回路装置。
【請求項８】
請求項１〜７のいずれか１項記載の半導体集積回路装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部回路を駆動するためにオープンドレインタイプの出力トランジスターを内蔵した半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置を用いた電子機器等に関する。
【背景技術】
【０００２】
例えば、プリンターのサーマルヘッドを駆動するために、外部接続端子に接続されたドレインを有するオープンドレインタイプの出力トランジスターを内蔵した半導体集積回路装置が用いられている。そのような半導体集積回路装置において、人体や搬送機器に帯電した静電気が外部接続端子に放電されることによる出力トランジスターの破壊を防止するために、静電気保護素子を設けることが行われている。
【０００３】
静電気保護素子としては、例えば、ＧＧＮＭＯＳ（Ｇｒｏｕｎｄｅｄ  Ｇａｔｅ  ＮＭＯＳ：ゲート接地ＮチャネルＭＯＳトランジスター）が用いられる。ＧＧＮＭＯＳは、ＧＣＤ（Ｇａｔｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｉｏｄｅ：ゲートコントロールドダイオード）、あるいは、オフトランジスターとも呼ばれる。
【０００４】
ＧＧＮＭＯＳは、通常のＮチャネルＭＯＳトランジスターと同様に、Ｐ型の半導体基板又はＰウェル内に形成されたＮ型の不純物拡散領域であるドレインと、半導体基板上にゲート絶縁膜を介して設けられたゲート電極とを有している。また、ＧＧＮＭＯＳは、通常のＮチャネルＭＯＳトランジスターのソースに相当するＮ型の不純物拡散領域を有している。
【０００５】
外部接続端子に接続されたドレインを有するＮチャネルＭＯＳトランジスターを静電気の放電から保護するためにＧＧＮＭＯＳを設ける場合には、例えば、ＧＧＮＭＯＳのドレインが、出力トランジスターのドレインと共に外部接続端子に電気的に接続され、ＧＧＮＭＯＳのゲート及びソースが、低電位側の電源端子に電気的に接続される。
【０００６】
静電気の放電によって外部接続端子に高電位が印加されると、ＧＧＮＭＯＳがブレークダウンして、ＧＧＮＭＯＳに大きな電流が流れる。それにより、外部接続端子に印加された正の電荷がＧＧＮＭＯＳを介して低電位側の電源端子に放出されるので、出力トランジスターに過大な電圧が印加されることがなく、出力トランジスターの破壊を防止することができる。
【０００７】
関連する技術として、特許文献１には、静電気放電（ＥＳＤ）耐性を向上させることができる静電気保護素子が開示されている。この静電気保護素子は、半導体基板と、半導体基板上に互いに平行に配置されたゲート電極を有し、入出力パッドに印加された静電気を接地に逃がす複数個の電界効果トランジスターと、複数個の電界効果トランジスターの周囲に設けられたガードリング用ウェルと、半導体基板上に形成された層間絶縁膜と、層間絶縁膜上に形成された接地配線層と、ウェルと接地配線層とを接続する複数個の導電層とを有する。
【０００８】
また、ガードリング用ウェルは、ゲート電極に対して平行に延びる第１の領域と、ゲート電極に対して垂直に延びる第２の領域とを有し、導電層は、第１の領域よりも第２の領域において密に設けられている。特許文献１によれば、ガードリング用ウェルに接続されたコンタクトの密度の相違により、複数個の電界効果トランジスターが破壊に至ることなくブレークダウン状態に移行するので、十分なＥＳＤ耐性が得られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−２８９７８６号公報（段落０００６−０００７、００１１、図１、図２）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１には、入出力パッドに印加された静電気を接地に逃がす複数個の電界効果トランジスターが開示されているが、入出力パッドに接続されたドレインを有するオープンドレインタイプの出力トランジスターは開示されていない。そのような出力トランジスターが存在する場合には、入出力パッドに静電気が印加された際に、サージ電流が出力トランジスターにも流れて、出力トランジスターが破壊される現象が起こり易い。静電気保護用のトランジスター又はＧＧＮＭＯＳの数を増やすことによって静電気ストレス耐性を向上させることも可能であるが、その場合には、回路面積が増加してしまうという問題がある。
【００１１】
そこで、上記の点に鑑み、本発明の第１の目的は、外部接続端子に接続されたドレインを有するオープンドレインタイプの出力トランジスターを内蔵した半導体集積回路装置において、回路面積を従来よりも増加させることなく静電気ストレス耐性を向上させることである。また、本発明の第２の目的は、そのような半導体集積回路装置を用いた電子機器を提供することである。
【課題を解決するための手段】
【００１２】
以上の課題の少なくとも一部を解決するために、本発明の第１の観点に係る半導体集積回路装置は、半導体基板と、半導体基板に設けられた静電気保護用のＧＧＮＭＯＳ（ゲート接地ＮチャネルＭＯＳトランジスター）と、半導体基板に設けられた外部回路駆動用の複数のトランジスターと、ＧＧＮＭＯＳのドレインに第１の配線抵抗を介して電気的に接続されると共に、複数のトランジスターのドレインに第１の配線抵抗よりも大きい抵抗値を有する第２の配線抵抗を介して電気的に接続された外部接続端子と、複数のトランジスターのドレインに電気的に接続され、同一の配線層において外部接続端子に接続されていない補強配線とを備える。
【００１３】
また、本発明の第２の観点に係る半導体集積回路装置は、半導体基板と、半導体基板に設けられた静電気保護用のＧＧＮＭＯＳ（ゲート接地ＮチャネルＭＯＳトランジスター）と、半導体基板に設けられた外部回路駆動用の複数のトランジスターと、第１の層間絶縁膜上に設けられ、（ｉ）第１の層間絶縁膜に形成された少なくとも１つの開口を通して、対向するＧＧＮＭＯＳのドレインに電気的に接続された第１の領域と、（ii）第１の層間絶縁膜に形成された複数の開口を通して、対向する複数のトランジスターのドレインに電気的に接続された第２の領域と、（iii）第１の領域から第２の領域の方向と反対の方向に延在する第３の領域とを含むドレイン配線と、少なくとも第２の層間絶縁膜上に設けられ、第２の層間絶縁膜に形成された少なくとも１つの開口を通して、対向するドレイン配線の第３の領域に電気的に接続された外部接続端子と、第２の層間絶縁膜上に外部接続端子から分離して設けられ、第２の層間絶縁膜に形成された複数の開口を通して、対向するドレイン配線の第２の領域に電気的に接続された補強配線とを備える。
【００１４】
本発明の第１又は第２の観点によれば、外部接続端子と外部回路駆動用の複数のトランジスターのドレインとの間の配線抵抗の抵抗値が、外部接続端子と静電気保護用のＧＧＮＭＯＳのドレインとの間の配線抵抗の抵抗値よりも大きいので、静電気の放電によって外部接続端子に高電位が印加された場合に、複数のトランジスターよりもＧＧＮＭＯＳにサージ電流が流れ易くなり、回路面積を従来よりも増加させることなく静電気ストレス耐性を向上させることができる。
【００１５】
また、補強配線によって、外部回路駆動用の複数のトランジスターのドレイン間の配線抵抗の抵抗値が低減されるので、それらのトランジスターの放電動作が均一化されて静電気ストレス耐性を向上させることができる。一方、外部接続端子と補強配線との間にスペースが生じるので、静電気保護用のＧＧＮＭＯＳのドレインと外部回路駆動用の複数のトランジスターのドレインとの間には、一定の抵抗値が確保される。
【００１６】
本発明の第２の観点に係る半導体集積回路装置において、補強配線が、同一の配線層において外部接続端子に接続されていないことが望ましい。それにより、外部回路駆動用の複数のトランジスターにサージ電流が流れ難くすることができる。また、補強配線が、ドレイン配線よりも厚くても良い。その場合には、補強配線の抵抗値を低下させて、外部回路駆動用の複数のトランジスターの動作をさらに均一化することができる。
【００１７】
以上において、外部回路駆動用の複数のトランジスターのドレインと補強配線との間の配線抵抗の抵抗値が略等しくても良い。その場合には、外部回路駆動用の複数のトランジスターの動作をさらに均一化することができる。また、補強配線が、外部接続端子と静電気保護用のＧＧＮＭＯＳとの間に設けられていないことが望ましい。それにより、外部接続端子とＧＧＮＭＯＳのドレインとの間に一定の抵抗値が確保されて、配線等の容量と共にローパスフィルターを構成するので、静電気の放電によるパルス的な電圧を鈍らせて、ＧＧＮＭＯＳの破壊を防止することができる。
【００１８】
さらに、ＧＧＮＭＯＳ及び複数のトランジスターの各々が、半導体基板上にゲート絶縁膜を介して設けられたリング形状のゲート電極を有し、リング形状のゲート電極を各々が含む複数のリングゲートセルがアレイ状に配列されていても良い。それにより、セルの動作領域を大きくして電流供給能力を高めると共に、セル内における電流の均一性を高めることができる。
【００１９】
本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。本発明の１つの観点によれば、電子機器の製造工程等において、静電気の放電によって半導体集積回路装置の外部接続端子に高電位が印加されても、半導体集積回路装置の内部回路が破壊され難くなる。従って、各種の電子機器において、静電気の放電による半導体集積回路装置の破壊を防止することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る半導体集積回路装置の一部の構成を示す回路図。
【図２】本発明の一実施形態に係る半導体集積回路装置の一部を示す断面図。
【図３】本発明の一実施形態に係る半導体集積回路装置のレイアウトを示す平面図。
【図４】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００２１】
以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。
＜半導体集積回路装置＞
図１は、本発明の一実施形態に係る半導体集積回路装置の一部の構成を示す等価回路図である。また、図２は、本発明の一実施形態に係る半導体集積回路装置の一部を示す断面図である。
【００２２】
以下においては、一例として、プリンターのサーマルヘッドを駆動する半導体集積回路装置について説明する。この半導体集積回路装置は、サーマルヘッドの複数の発熱体を駆動するための複数の駆動回路を内蔵しているが、図１及び図２には、１つの駆動回路のみが示されている。
【００２３】
図１及び図２に示すように、半導体集積回路装置は、例えば、Ｐ型の半導体基板１０と、半導体基板１０に設けられたＧＧＮＭＯＳ（ゲート接地ＮチャネルＭＯＳトランジスター）と、複数のトランジスターと、電源端子（パッド）Ｐ１及びＰ２と、外部接続端子Ｐ３と、電源配線ＬＤ及びＬＳと、ドレイン配線ＬＡと、補強配線ＬＢとを含んでいる。
【００２４】
ここで、ＧＧＮＭＯＳは、静電気保護用の素子であり、複数のトランジスターよりも外部接続端子Ｐ３に近い位置に配置される。ＮチャネルＭＯＳトランジスターＱＮ１〜ＱＮ３は、外部回路駆動用のオープンドレインタイプの出力トランジスターである。ＮチャネルＭＯＳトランジスターＱＮ４及びＰチャネルＭＯＳトランジスターＱＰ４は、出力トランジスターＱＮ１〜ＱＮ３を駆動するインバーターを構成している。
【００２５】
図１及び図２には、外部接続端子Ｐ３に接続された１つのＧＧＮＭＯＳ及び１組の出力トランジスターＱＮ１〜ＱＮ３が示されているが、後で説明するように、複数のＧＧＮＭＯＳ及び複数組の出力トランジスターＱＮ１〜ＱＮ３を１つの外部接続端子Ｐ３に接続するようにしても良い。
【００２６】
図２に示すように、静電気保護用のＧＧＮＭＯＳは、Ｐ型の半導体基板１０又はＰウェル内に形成されたＮ型の不純物拡散領域であるドレイン１１及びソース１５と、半導体基板１０上にゲート絶縁膜１２を介して設けられたゲート電極１３とを有している。また、出力トランジスターＱＮ１〜ＱＮ３の各々は、Ｐ型の半導体基板１０又はＰウェル内に形成されたＮ型の不純物拡散領域であるドレイン１４及びソース１５と、半導体基板１０上にゲート絶縁膜１６を介して設けられたゲート電極１７とを有している。
【００２７】
図１に示す電源端子Ｐ１は、高電位側の電源電位ＶＤＤが外部から供給される端子であり、電源配線ＬＤに接続されている。また、電源端子Ｐ２は、低電位側の電源電位ＶＳＳ（例えば、接地電位０Ｖ）が外部から供給される端子であり、電源配線ＬＳに接続されている。電源配線ＬＳは、ＧＧＮＭＯＳのソース、及び、出力トランジスターＱＮ１〜ＱＮ３のソースに電気的に接続されている。図１及び図２に示す外部接続端子Ｐ３は、サーマルヘッドの発熱体に電流を供給するための端子であり、静電気保護用のＧＧＮＭＯＳのドレイン１１、及び、出力トランジスターＱＮ１〜ＱＮ３のドレイン１４に電気的に接続されている。
【００２８】
インバーターを構成するトランジスターＱＰ４のソースは、電源配線ＬＤに接続され、トランジスターＱＰ４のゲートは、インバーターの入力端子ＩＮに接続されている。また、インバーターを構成するトランジスターＱＮ４のドレインは、トランジスターＱＰ４のドレインに接続され、トランジスターＱＮ４のソースは、電源配線ＬＳに接続され、トランジスターＱＮ４のゲートは、インバーターの入力端子ＩＮに接続されている。インバーターは、入力端子ＩＮに印加される信号を反転して、反転された信号を出力トランジスターＱＮ１〜ＱＮ３のゲートに印加する。
【００２９】
出力トランジスターＱＮ１〜ＱＮ３は、ゲートに印加される信号がハイレベルに活性化されたときにオンして、外部接続端子Ｐ３に接続されるサーマルヘッドの発熱体に電流を流す。一方、出力トランジスターＱＮ１〜ＱＮ３は、ゲートに印加される信号がローレベルに非活性化されたときにオフして、外部接続端子Ｐ３に接続されたドレインをオープン状態（ハイ・インピーダンス状態）にする。
【００３０】
プリンターの製造工程等において、静電気の放電によって外部接続端子Ｐ３に高電位が印加される一方、電源端子Ｐ２が接地されている場合には、サージ電流が、外部接続端子Ｐ３から静電気保護用のＧＧＮＭＯＳを介して電源端子Ｐ２に向けて流れる。その際に、サージ電流が出力トランジスターＱＮ１〜ＱＮ３にも流れて、出力トランジスターＱＮ１〜ＱＮ３が破壊される現象が起こり易い。
【００３１】
そこで、本実施形態においては、外部接続端子Ｐ３が、静電気保護用のＧＧＮＭＯＳのドレイン１１に第１の配線抵抗を介して電気的に接続されると共に、出力トランジスターＱＮ１〜ＱＮ３のドレイン１４に第１の配線抵抗よりも大きい抵抗値を有する第２の配線抵抗を介して電気的に接続されている。それにより、静電気の放電によって外部接続端子Ｐ３に高電位が印加された場合に、出力トランジスターＱＮ１〜ＱＮ３よりも静電気保護用のＧＧＮＭＯＳにサージ電流が流れ易くなり、回路面積を従来よりも増加させることなく静電気ストレス耐性を向上させることができる。
【００３２】
また、補強配線ＬＢが、出力トランジスターＱＮ１〜ＱＮ３のドレイン１４に電気的に接続されている。それにより、複数の出力トランジスターＱＮ１〜ＱＮ３のドレイン１４間の配線抵抗の抵抗値が低減されるので、出力トランジスターＱＮ１〜ＱＮ３の放電動作が均一化されて静電気ストレス耐性を向上させることができる。一方、外部接続端子Ｐ３と補強配線ＬＢとの間にスペースが生じるので、静電気保護用のＧＧＮＭＯＳのドレイン１１と出力トランジスターＱＮ１〜ＱＮ３のドレイン１４との間には、一定の抵抗値が確保される。
【００３３】
＜半導体集積回路装置の配線構造＞
図２に示すように、ＧＧＮＭＯＳ及び複数のトランジスター等が形成された半導体基板１０上に第１の層間絶縁膜２１が設けられ、さらに、第１の層間絶縁膜２１上に第１の配線層２２が設けられている。第１の配線層２２は、ドレイン配線ＬＡ及び電源配線ＬＳ（図３参照）を含んでいる。
【００３４】
ドレイン配線ＬＡは、第１の層間絶縁膜２１に形成された少なくとも１つの開口（ビアホール又はスルーホール）を通して、対向するＧＧＮＭＯＳのドレイン１１に電気的に接続された第１の領域Ａ１と、第１の層間絶縁膜２１に形成された複数の開口を通して、対向する出力トランジスターＱＮ１〜ＱＮ３のドレイン１４に電気的に接続された第２の領域Ａ２と、第１の領域Ａ１から第２の領域Ａ２の方向と反対の方向に延在する第３の領域Ａ３とを含んでいる。
【００３５】
また、第１の配線層２２上に第２の層間絶縁膜３１が設けられ、さらに、第２の層間絶縁膜３１上に第２の配線層３２が設けられている。第２の配線層３２は、外部接続端子Ｐ３と、補強配線ＬＢとを含んでいる。図２には、２層配線を有する半導体集積回路装置が示されているが、本実施形態は、３層以上の配線を有する半導体集積回路装置に適用することもできる。その場合には、第２の配線層３２よりも上層の配線層が、外部接続端子Ｐ３又は補強配線ＬＢを構成しても良い。
【００３６】
外部接続端子Ｐ３は、少なくとも第２の層間絶縁膜３１上に設けられ、第２の層間絶縁膜３１に形成された少なくとも１つの開口を通して、対向するドレイン配線ＬＡの第３の領域Ａ３に電気的に接続されている。また、補強配線ＬＢは、第２の層間絶縁膜３１上に外部接続端子Ｐ３から分離して設けられ、第２の層間絶縁膜３１に形成された複数の開口を通して、対向するドレイン配線ＬＡの第２の領域Ａ２に電気的に接続されている。
【００３７】
外部接続端子Ｐ３と各素子のドレインとの間のインピーダンスは、主にドレイン配線ＬＡの抵抗成分によって決定される。図１には、外部接続端子Ｐ３とＧＧＮＭＯＳのドレインとの間の配線抵抗がＲＡとして表されており、ＧＧＮＭＯＳのドレインと補強配線ＬＢとの間の配線抵抗がＲＢとして表されている。
【００３８】
また、出力トランジスターＱＮ１のドレインと補強配線ＬＢとの間の配線抵抗がＲ１ａ及びＲ１ｂとして表されており、出力トランジスターＱＮ２のドレインと補強配線ＬＢとの間の配線抵抗がＲ２ａ及びＲ２ｂとして表されており、出力トランジスターＱＮ３のドレインと補強配線ＬＢとの間の配線抵抗がＲ３ａ及びＲ３ｂとして表されている。
【００３９】
ここで、配線抵抗Ｒ１ａと配線抵抗Ｒ１ｂとが並列接続された抵抗値をＲ１とし、配線抵抗Ｒ２ａと配線抵抗Ｒ２ｂとが並列接続された抵抗値をＲ２とし、配線抵抗Ｒ３ａと配線抵抗Ｒ３ｂとが並列接続された抵抗値をＲ３とする。例えば、配線抵抗Ｒ１ａと配線抵抗Ｒ１ｂとが並列接続された抵抗値Ｒ１は、Ｒ１＝Ｒ１ａ・Ｒ１ｂ／（Ｒ１ａ＋Ｒ１ｂ）で表される。
【００４０】
その場合に、外部接続端子Ｐ３と出力トランジスターＱＮ１のドレインとの間の配線抵抗の抵抗値は、（ＲＡ＋ＲＢ＋Ｒ１）として表され、外部接続端子Ｐ３とＧＧＮＭＯＳのドレインとの間の配線抵抗の抵抗値ＲＡよりも大きくなる。同様に、外部接続端子Ｐ３と出力トランジスターＱＮ２のドレインとの間の配線抵抗の抵抗値、及び、外部接続端子Ｐ３と出力トランジスターＱＮ３のドレインとの間の配線抵抗の抵抗値も、外部接続端子Ｐ３とＧＧＮＭＯＳのドレインとの間の配線抵抗の抵抗値ＲＡよりも大きくなる。
【００４１】
図２においては、補強配線ＬＢが、同一の配線層において外部接続端子Ｐ３に接続されていない。それにより、出力トランジスターＱＮ１〜ＱＮ３にサージ電流が流れ難くすることができる。また、補強配線ＬＢが、ドレイン配線ＬＡよりも厚くなっている。それにより、補強配線ＬＢの抵抗値を低下させて、出力トランジスターＱＮ１〜ＱＮ３の動作をさらに均一化することができる。さらに、複数の出力トランジスターＱＮ１〜ＱＮ３のドレイン１４と補強配線ＬＢとの間の配線抵抗の抵抗値が略等しくても良い。その場合には、出力トランジスターＱＮ１〜ＱＮ３の動作をさらに均一化することができる。
【００４２】
図２に示すように、補強配線ＬＢは、外部接続端子Ｐ３と静電気保護用のＧＧＮＭＯＳとの間に設けられていない。それにより、外部接続端子Ｐ３とＧＧＮＭＯＳのドレイン１１との間に一定の抵抗値が確保されて、配線等の容量と共にローパスフィルターを構成するので、静電気の放電によるパルス的な電圧を鈍らせて、ＧＧＮＭＯＳの破壊を防止することができる。
【００４３】
＜半導体集積回路装置のレイアウト＞
図３は、本発明の一実施形態に係る半導体集積回路装置の一部のレイアウトを示す平面図である。図３には、１つの外部接続端子Ｐ３に接続された複数のＧＧＮＭＯＳ及び複数組の出力トランジスターＱＮ１〜ＱＮ３が示されている。
【００４４】
図３に示すように、複数のＧＧＮＭＯＳの各々は、Ｐ型の半導体基板１０上にゲート絶縁膜を介して設けられたリング形状のゲート電極１３を有している。半導体基板１０において、リング形状のゲート電極１３の内側の領域には、ＧＧＮＭＯＳのドレイン１１となるＮ型の不純物拡散領域が形成されている。また、リング形状のゲート電極１３の外側の領域には、ＧＧＮＭＯＳのソース１５となるＮ型の不純物拡散領域が形成されている。
【００４５】
複数組の出力トランジスターＱＮ１〜ＱＮ３の各々は、Ｐ型の半導体基板１０上にゲート絶縁膜を介して設けられたリング形状のゲート電極１７を有している。半導体基板１０において、リング形状のゲート電極１７の内側の領域には、出力トランジスターＱＮ１〜ＱＮ３のドレイン１４となるＮ型の不純物拡散領域が形成されている。また、リング形状のゲート電極１７の外側の領域には、出力トランジスターＱＮ１〜ＱＮ３のソース１５となるＮ型の不純物拡散領域が形成されている。
【００４６】
第１の配線層において、ドレイン配線ＬＡが、第１の層間絶縁膜に形成された複数の開口を通して、静電気保護用のＧＧＮＭＯＳのドレイン１１、及び、出力トランジスターＱＮ１〜ＱＮ３のドレイン１４に電気的に接続されている。また、電源配線ＬＳが、第１の層間絶縁膜に形成された複数の開口を通して、ＧＧＮＭＯＳ及び出力トランジスターＱＮ１〜ＱＮ３のソース１５に電気的に接続されている。第２の配線層において、補強配線ＬＢが、第２の層間絶縁膜に形成された複数の開口を通して、ドレイン配線ＬＡに電気的に接続されている。
【００４７】
ここで、ＧＧＮＭＯＳのリング形状のゲート電極１３又は出力トランジスターＱＮ１〜ＱＮ３のリング形状のゲート電極１７を各々が含む複数のリングゲートセルが、３行×４列のアレイ状に配列されている。それにより、セルの動作領域を大きくして電流供給能力を高めると共に、セル内における電流の均一性を高めることができる。
【００４８】
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について、図４を参照しながら説明する。
図４は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。電子機器１００は、例えば、プリンターであり、本発明の一実施形態に係る半導体集積回路装置１１０と、ＣＰＵ（中央演算装置）１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、サーマルヘッド１８０と、印字媒体搬送部１９０とを含んでも良い。なお、図４に示す構成要素の一部を省略又は変更しても良いし、あるいは、図４に示す構成要素に他の構成要素を付加しても良い。
【００４９】
図４に示すプリンターにおいては、印字媒体として、例えば、紙管に巻かれて回転可能な供給軸に装着された感熱紙が用いられる。印字媒体搬送部１９０において、例えば、ステッピングモーターがベルトを介してプラテンローラーを駆動することによって、感熱紙が搬送される。サーマルヘッド１８０が、印字媒体搬送部１９０によって搬送された感熱紙に印字を行う。
【００５０】
サーマルヘッド１８０は、１ラインに配列された複数の発熱体を含んでいる。それらの発熱体は、等価的に抵抗に相当する。半導体集積回路装置１１０は、サーマルヘッドの複数の発熱体を駆動するための複数の駆動回路を含んでおり、ＣＰＵ１２０の制御の下で、サーマルヘッド１８０の発熱体に電流を供給する。
【００５１】
例えば、発熱体の一端に電源電位ＶＤＤが供給され、各々の発熱体の他端が、半導体集積回路装置１１０の外部接続端子Ｐ３（図１）に電気的に接続される。半導体集積回路装置１１０の出力トランジスターＱＮ１〜ＱＮ３（図１）がオンすると、発熱体に電流が流れ、発熱体が発熱して感熱紙に印字を行う。
【００５２】
ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って各種の制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じてサーマルヘッド１８０及び印字媒体搬送部１９０を制御したり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の情報を表示させるための表示信号を生成したりする。
【００５３】
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、又は、操作部１３０を用いて入力されたデータ等を一時的に記憶する。
【００５４】
通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。従って、図４に示すプリンターは、外部のホストコンピューター等から供給される印字データに基づいて印字動作を行うことができる。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される表示信号に基づいて各種の情報を表示する。
【００５５】
本実施形態によれば、電子機器１００の製造工程等において、静電気の放電によって半導体集積回路装置１１０の外部接続端子に高電位が印加されても、半導体集積回路装置１１０の内部回路が破壊され難くなる。従って、各種の電子機器１００において、静電気の放電による半導体集積回路装置１１０の破壊を防止することができる。
【００５６】
上記の実施形態においては、プリンター、又は、プリンターのサーマルヘッドを駆動する半導体集積回路装置について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【００５７】
１０…半導体基板、１１、１４…ドレイン、１２、１６…ゲート絶縁膜、１３、１７…ゲート電極、１５…ソース、２１…第１の層間絶縁膜、２２…第１の配線層、３１…第２の層間絶縁膜、３２…第２の配線層、１００…電子機器、１１０…半導体集積回路装置、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…サーマルヘッド、１９０…印字媒体搬送部、ＧＧＮＭＯＳ…ゲート接地ＮチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ４…ＮチャネルＭＯＳトランジスター、ＱＰ４…ＰチャネルＭＯＳトランジスター、Ｐ１、Ｐ２…電源端子、Ｐ３…外部接続端子、ＬＤ、ＬＳ…電源配線、ＬＡ…ドレイン配線、ＬＢ…補強配線、ＲＡ、ＲＢ、Ｒ１ａ〜Ｒ３ｂ…配線抵抗
【図１】
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【図２】
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【図３】
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【図４】
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