(57)【要約】【課題】メモリにアクセスする際に発生するノイズを低減する。【解決手段】本開示のメモリ制御回路は、複数のバンクを有するメモリにおける、第１のＡＣＴコマンドの発行から第１のＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対するＰＲＥコマンドの発行までの期間をｔＡＴＰ、ＰＲＥコマンドの発行からＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する第２のＡＣＴコマンドの発行までの期間をｔＰＴＡとしたとき、（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行うメモリ制御部を備える。【選択図】図１
2016218720.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンクを有するメモリにおける、第１のＡＣＴコマンドの発行から前記第１のＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対するＰＲＥコマンドの発行までの期間をｔＡＴＰ、
前記ＰＲＥコマンドの発行から前記ＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する第２のＡＣＴコマンドの発行までの期間をｔＰＴＡとしたとき、
（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行うメモリ制御部
を備えるメモリ制御回路。
【請求項２】
前記メモリ制御部は、
前記第１のＡＣＴコマンドの発行時に、あらかじめ決められた前記ｔＡＴＰの値に基づいて前記ＰＲＥコマンドの発行可能時刻を決定し、
前記ＰＲＥコマンドの発行時に、あらかじめ決められた前記ｔＰＴＡの値に基づいて前記第２のＡＣＴコマンドの発行可能時刻を決定する
請求項１に記載のメモリ制御回路。
【請求項３】
複数のバンクを有するメモリにおける、第１のＡＣＴコマンドの発行から前記第１のＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対するＰＲＥコマンドの発行までの期間をｔＡＴＰ、
前記ＰＲＥコマンドの発行から前記ＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する第２のＡＣＴコマンドの発行までの期間をｔＰＴＡとしたとき、
（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行う
メモリ制御方法。
【請求項４】
前記第１のＡＣＴコマンドの発行時に、あらかじめ決められた前記ｔＡＴＰの値に基づいて前記ＰＲＥコマンドの発行可能時刻を決定し、
前記ＰＲＥコマンドの発行時に、あらかじめ決められた前記ｔＰＴＡの値に基づいて前記第２のＡＣＴコマンドの発行可能時刻を決定する
請求項３に記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＤＲＡＭ（Dynamic Random Access Memory）に好適なメモリ制御回路およびメモリ制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭを搭載する電子機器では、ＤＲＡＭが発生するノイズが電子機器の性能に影響を与える場合がある。このようなノイズの影響の低減について、様々な技術が開示されている。例えば、特許文献１には、複数のＤＲＡＭメモリ部を有し、各ＤＲＡＭメモリ部において、リフレッシュ動作のタイミングをずらす半導体記憶装置が開示されている。この半導体記憶装置では、リフレッシュ動作のタイミングをずらすことにより、リフレッシュ動作に起因する電源ノイズの抑制を図るようになっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２８７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記したように、ＤＲＡＭがノイズ源となり、近接する電気回路が受ける電磁ノイズの影響が問題になる場合がある。一例を上げるとセンサモジュールである。センサは検出精度が高いことが求められる。センサが出力するデータが大容量化することでＤＲＡＭと近接する用途が今後拡大することが予想される。ＤＲＡＭのノイズ削減の手法としては、シールド挿入などのアナログ的な施策の他、特許文献１に記載のようなリフレッシュ動作のタイミングをずらす手法などがある。さらに、ＤＲＡＭがノイズ源とならないように、かつＤＲＡＭを使う目的であるデータ転送帯域を損なわないようなコマンド発行の制御を行う必要性があり得る。
【０００５】
本開示の目的は、メモリにアクセスする際に発生するノイズを低減することができるようにしたメモリ制御回路およびメモリ制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
本開示によるメモリ制御回路は、複数のバンクを有するメモリにおける、第１のＡＣＴコマンドの発行から第１のＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対するＰＲＥコマンドの発行までの期間をｔＡＴＰ、ＰＲＥコマンドの発行からＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する第２のＡＣＴコマンドの発行までの期間をｔＰＴＡとしたとき、（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行うメモリ制御部を備えたものである。
【０００７】
本開示によるメモリ制御方法は、複数のバンクを有するメモリにおける、第１のＡＣＴコマンドの発行から第１のＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対するＰＲＥコマンドの発行までの期間をｔＡＴＰ、ＰＲＥコマンドの発行からＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する第２のＡＣＴコマンドの発行までの期間をｔＰＴＡとしたとき、（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行うものである。
【０００８】
本開示によるメモリ制御回路またはメモリ制御方法では、ＡＣＴコマンドおよびＰＲＥコマンドの発行のタイミングが適切に制御される。
【発明の効果】
【０００９】
本開示のメモリ制御回路またはメモリ制御方法によれば、ＡＣＴコマンドおよびＰＲＥコマンドの発行のタイミングを適切に制御するようにしたので、ＡＣＴコマンドおよびＰＲＥコマンドの発行周期の変動を抑制することができる。これにより、メモリにアクセスする際に発生するノイズを低減することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態に係るメモリ制御回路を含むメモリバスシステムの一構成例を示すブロック図である。
【図２】制御コマンドの発行タイミングの一例を示すタイミング図である。
【図３】コマンド発行の制御動作の一例を示す流れ図である。
【図４】制御コマンドの発行タイミングの変形例を示すタイミング図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．メモリ制御回路を含むメモリバスシステム
１．１  構成（図１）
１．２  動作（図２、図３）
１．３  変形例（図４）
１．４  効果
２．その他の実施の形態
【００１２】
＜１．メモリ制御回路を含むメモリバスシステム＞
［１．１  構成］
図１は、本開示の一実施の形態に係るメモリ制御回路を含むメモリバスシステムの一構成例を示している。
【００１３】
メモリバスシステム１は、１以上のバスマスターと、メモリ制御部３０と、ＤＤＲ−ＰＨＹ（physical interface）４０とを備えている。バスマスターは例えば、複数のＲＥＡＤマスター１１，１２と、複数のＷＲＩＴＥマスター２１，２２とで構成される。メモリ制御部３０は、アービター３１と、メモリコントローラ３２と、タイマ３３とを有している。
【００１４】
図１では、メモリ５０が、２つのＤＲＡＭ５１，５２で構成されている例を示しているが、ＤＲＡＭの数はこの例には限定されない。ＤＲＡＭ５１，５２はそれぞれ、複数のバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３を有している。
【００１５】
また、メモリ５０は、バンクグループ機能を持つメモリ、例えばＤＤＲ（Double Data Rate）４またはＬＰＤＤＲ４（Low Power DDR4）規格のメモリであってもよい。この場合、例えばＤＲＡＭ５１のバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３を第１のバンクグループＢＧ０、ＤＲＡＭ５２のバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３を第２のバンクグループＢＧ１などとグループ分けしてもよい、
【００１６】
ＲＥＡＤマスター１１，１２はそれぞれ、メモリ５０に対するＲＥＡＤ（読み出し）要求を行うものである。ＲＥＡＤマスター１１，１２はそれぞれ、メモリ制御部３０およびＤＤＲ−ＰＨＹ４０を介して、メモリ５０に対する読み出しアドレスを供給するようになっている。また、ＲＥＡＤマスター１１，１２はそれぞれ、メモリ５０から読み出された読み出しデータを、ＤＤＲ−ＰＨＹ４０およびメモリ制御部３０を介して受け取るようになっている。なお、図１では、ＲＥＡＤマスターが２つで構成されている例を示しているが、ＲＥＡＤマスターの数はこの例には限定されない。
【００１７】
ＷＲＩＴＥマスター２１，２２はそれぞれ、メモリ５０に対するＷＲＩＴＥ（書き込み）要求を行うものである。ＷＲＩＴＥマスター２１，２２はそれぞれ、メモリ制御部３０およびＤＤＲ−ＰＨＹ４０を介して、メモリ５０に対する書き込み（ＷＲＩＴＥ）アドレスを供給するようになっている。また、ＷＲＩＴＥマスター２１，２２はそれぞれ、メモリ制御部３０およびＤＤＲ−ＰＨＹ４０を介して、メモリ５０に対する書き込みデータをメモリ制御部３０に供給するようになっている。なお、図１では、ＷＲＩＴＥマスターが２つで構成されている例を示しているが、ＷＲＩＴＥマスターの数はこの例には限定されない。
【００１８】
メモリ制御部３０は、ＲＥＡＤマスター１１，１２およびＷＲＩＴＥマスター２１，２２からの要求に応じて、制御コマンドを生成し、ＤＤＲ−ＰＨＹ４０を介して、制御コマンドをメモリ５０に供給するものである。なお、制御コマンドとしては、ＲＥＡＤコマンド、ＷＲＩＴＥコマンド、ＡＣＴコマンド、およびＰＲＥコマンドなどがある。
【００１９】
アービター３１は、ＲＥＡＤマスター１１，１２およびＷＲＩＴＥマスター２１，２２からの要求を調停し、要求の順序を決定するものである。アービター３１に対する要求の入出力は、一般にメモリ５０へのアクセスを行うプロトコル、例えばＡＨＢ（Advanced High-performance Bus）、ＡＸＩ（Advanced eXtensible Interface）、またはＯＣＰ（Open Core Protocol）などで規定される。
【００２０】
メモリコントローラ３２は、アービター３１からの指示に基づいてメモリ５０の動作を制御するものである。メモリコントローラ３２は、アービター３１からの出力をＤＲＡＭアクセスプロトコルに変換し、制御コマンドを生成するようになっている。
【００２１】
ＤＤＲ−ＰＨＹ４０は、メモリコントローラ３２とメモリ５０の各ＤＲＡＭ５１，５２との間を接続する物理層のインタフェースである。ＤＤＲ−ＰＨＹ４０は図示しないＩ／Ｏ端子を介して各ＤＲＡＭ５１，５２に接続されてもよい。
【００２２】
［１．２  動作］
以下、図２および図３を参照して、本実施の形態に係るメモリバスシステム１によるメモリ５０に対する制御動作の具体例を説明する。図２は、制御コマンドの発行タイミングの一例を示している。図３は、コマンド発行の制御動作の一例を示している。
【００２３】
メモリコントローラ３２がＤＲＡＭ５１，５２へのＷＲＩＴＥもしくはＲＥＡＤアクセスをする際には、必ずＡＣＴコマンドおよびＰＲＥコマンドを発行する必要がある。ＡＣＴコマンドおよびＰＲＥコマンドを発行する際にＤＲＡＭ５１，５２の内部に流れる電流が起電力となり、発生する電磁ノイズがノイズ源となり、ＤＲＡＭ５１，５２に近接する電気回路に影響を及ぼす可能性がある。
【００２４】
ここで、ＤＲＡＭ５１，５２における、あるバンクに対するＡＣＴコマンドの発行から、そのＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する最短のＰＲＥコマンドの発行までの期間をｔＡＴＰと呼ぶこととする。また、あるバンクに対するＰＲＥコマンドの発行から、そのＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する最短のＡＣＴコマンドの発行までの期間をｔＰＴＡと呼ぶこととする。なお、図２では、異なるバンク間におけるＡＣＴコマンドとＰＲＥコマンドとにより、ｔＡＴＰおよびｔＰＴＡが規定されている例を示している。
【００２５】
本実施の形態では、メモリコントローラ３２は、（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行う。ｔＡＴＰ，ｔＰＴＡはＤＲＡＭ規格に定められた制約はないが、本実施の形態では、ｔＡＴＰ，ｔＰＴＡが１以上のある値になるようにＡＣＴコマンドもしくはＰＲＥコマンドを発行することで、ＡＣＴコマンドの発行周期およびＰＲＥコマンドの発行周期をなるべく変動しないように制御する。これにより、ノイズ量を削減する。容易にわかるが、この新たな制約を導入したあとは異バンク間のＡＣＴ−ＡＣＴ最短間隔、異バンク間のＰＲＥ−ＰＲＥ最短間隔は（ｔＡＴＰ＋ｔＰＴＡ）となる。ｔＡＴＰ＝ｔＰＴＡである必要はない。
【００２６】
ＡＣＴコマンドからＡＣＴコマンドまでの期間は、一般には同バンク間であればｔＲＣ，異バンク間であればｔＲＲＤ，バンクグループが２つ以上あるメモリの場合はｔＲＲＤＬ，ｔＲＲＤＳなどで規定されることが知られている。ＰＲＥコマンドからＰＲＥコマンドまでの期間は一般には特に規定はないが、ＬＰＤＤＲ４の場合はｔＰＰＤが定められている。コマンド発行のタイミングを、ＡＣＴコマンドからＡＣＴコマンドまでの期間、およびＰＲＥコマンドからＰＲＥコマンドまでの期間で制御すると、下記に述べるコマンド衝突の際に柔軟な対応ができない。
【００２７】
一般的にメモリコントローラ３２は、あるコマンドの発行時刻が確定した後、その発行時刻を起点としてコマンド間隔の制約を満たす必要がある次のコマンドが発行可能になるまでの時間をカウントする。ＤＲＡＭ５１，５２を使用する目的である広帯域なデータ転送帯域を獲得するためには、ＤＲＡＭ仕様に規定された最短の間隔でコマンドの発行をすることが必要であるが、ＤＲＡＭ５１，５２のコマンド間隔仕様によっては、あるいは過去に発行したコマンドの発行時刻によっては、異バンク間でコマンド発行要求が衝突することが想定される。
【００２８】
ＤＲＡＭ規格では１クロックで受理できるＡＣＴコマンド、ＷＲＩＴＥコマンドまたはＲＥＡＤコマンドは１つまでであるので、異バンク間でどのコマンドを優先するか選択し、決定するアルゴリズムが必要である。ＷＲＩＴＥコマンドやＲＥＡＤコマンドはあらかじめデータ列と同じ順序にＦＩＦＯ（First In, First Out）方式などにより整列しておくことが一般的であり、衝突を回避するため優先度を付ける必要があるのは、ＡＣＴコマンドとＷＲＩＴＥコマンド、ＡＣＴコマンドとＲＥＡＤコマンド、ＰＲＥコマンドとＷＲＩＴＥコマンド、およびＰＲＥコマンドとＲＥＡＤコマンドである。一番簡単なアルゴリズムはＷＲＩＴＥコマンドまたはＲＥＡＤコマンドを必ず優先するという手法である。この場合、衝突したＡＣＴコマンドまたはＰＲＥコマンドは１クロック遅れて発行する。同バンクであればＡＣＴコマンドからＰＲＥコマンドまでの期間はｔＲＡＳ，ＰＲＥコマンドからＡＣＴコマンドまでの期間はｔＲＰで定義される。衝突により遅れて発行したコマンドは、次に発行するコマンドまでの制約により次のコマンドも遅れる場合がある。
【００２９】
次に、図３を参照して、メモリコントローラ３２によるにコマンド発行の制御動作を説明する。なお、図３では、複数のバンクＢａｎｋ０，Ｂａｎｋ１，Ｂａｎｋ２，Ｂａｎｋ３に対するコマンド発行の制御動作を同時に示している。
【００３０】
メモリコントローラ３２は１つ以上のコマンド発行要求を受け付けたとき（ステップＳ１）、過去に発行が確定したコマンドに応じて決定されるＤＲＡＭステータスに応じて、要求されたコマンドが発行可能な状態（ステート）であるか否かを判定する（ステップＳ２）。発行できないステートである場合（ステップＳ２：Ｎ）は、メモリコントローラ３２は、発行可能になるまで、一定時間待つ（ステップＳ３）。コマンドが発行可能なＤＲＡＭステートのとき（ステップＳ２：Ｙ）、メモリコントローラ３２は、発行予定のコマンド種別とバンクに応じたカウントダウンタイマ値をタイマ３３から選択する（ステップＳ４）。これにより、メモリコントローラ３２は、要求されたコマンドを発行可能な時刻であるか否かを判定する（ステップＳ５）。例えば、メモリコントローラ３２は、カウントダウンタイマ値が、ある固定値より小さい場合にはコマンド発行可能時刻であると判定する。発行可能な時刻ではない場合（ステップＳ５：Ｎ）、メモリコントローラ３２は、発行可能になるまで、一定時間待つ（ステップＳ３）。発行可能な時刻になった場合（ステップＳ５：Ｙ）は、メモリコントローラ３２は、コマンドの衝突判定を行う（ステップＳ６）。
【００３１】
メモリコントローラ３２は、コマンド発行要求を複数受けることができる場合、コマンドの衝突判定を行う。判定の結果、発行が確定したコマンドに応じて、ＤＲＡＭステータスとカウントダウンタイマ値を更新する（ステップＳ７）。
【００３２】
本実施の形態では、上述したように、メモリコントローラ３２は、（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行う。この場合、メモリコントローラ３２は、ＡＣＴコマンドの発行時に、あらかじめ決められたｔＡＴＰの初期値に基づいて、他のバンクのＰＲＥコマンド発行可能時刻を決定する。また、ＰＲＥコマンドの発行時には、あらかじめ決められたｔＰＴＡの初期値に基づいて、他のバンクのＡＣＴコマンドの発行可能時刻を決定する。
【００３３】
ここで、リニアアドレスをＤＲＡＭメモリマップに割り当て、バンクインターリーブアクセスを行う場合を想定する。１バンクあたりのデータ転送量がＤＲＡＭコマンドＮ個分に相当するとき、１バンクあたりのＷＲＩＴＥコマンドまたはＲＥＡＤコマンドの発行に要する時間はｔＣＣＤ＊Ｎである。バンクの遷移を伴うので、１バンクあたりＡＣＴコマンドとＰＲＥコマンドとを１回ずつ発行する必要がある。このため、ｔＣＣＤ＊Ｎ＝ｔＡＴＰ＋ｔＰＴＡとなるようにｔＡＴＰとｔＰＴＡを取ればすべてのバンクに対するＡＣＴコマンドの発行とＰＲＥコマンドの発行とを等間隔に行うことができる。
【００３４】
［１．３  変形例］
なお、以上の説明では、図２に示したように、ｔＡＴＰおよびｔＰＴＡが、異なるバンク間におけるＡＣＴコマンドとＰＲＥコマンドとにより規定されている場合を例にしたが、同一のバンクに対するＡＣＴコマンドとＰＲＥコマンドとによりｔＡＴＰおよびｔＰＴＡが規定される場合もあり得る。すなわち、ＡＣＴコマンドの発行から、そのＡＣＴコマンドが発行されたバンクと同一のバンクに対するＰＲＥコマンドの発行までの期間によって、ｔＡＴＰが規定される場合があり得る。また、ＰＲＥコマンドの発行から、そのＰＲＥコマンドが発行されたバンクと同一のバンクに対するＡＣＴコマンドの発行までの期間によって、ｔＰＴＡが規定される場合があり得る。
【００３５】
図４の（Ａ）〜（Ｅ）に、同一のバンクに対するＡＣＴコマンドとＰＲＥコマンドとによりｔＡＴＰおよびｔＰＴＡが規定される場合を含むコマンド発行例を簡略化して示す。図４では、最上段に示したように、ＡＣＴコマンドとＰＲＥコマンドとが同一バンクまたは異バンク間で等間隔に発行される場合を例にしている。図４の（Ａ）〜（Ｅ）において、同一バンクでｔＡＴＰまたはｔＰＴＡが規定される期間は”＝”と記す。例えば、図４の（Ａ）の例では、同一バンクにおけるＡＣＴコマンドとＰＲＥコマンドとによりｔＡＴＰが規定され、異バンク間におけるＰＲＥコマンドとＡＣＴコマンドとによりｔＰＴＡが規定されている。また、例えば、図４の（Ｅ）の例では、同一バンクにおけるＡＣＴコマンドとＰＲＥコマンドとによりｔＡＴＰが規定される場合と、異バンク間におけるＡＣＴコマンドとＰＲＥコマンドとによりｔＡＴＰが規定される場合とが混在している。
【００３６】
なお、当然、同一バンクの場合、ｔＡＴＰはｔＲＡＳ以上，ｔＰＴＡはｔＲＰ以上の値を取る必要がある。
【００３７】
［１．４  効果］
以上のように、本実施の形態によれば、ＡＣＴコマンドおよびＰＲＥコマンドの発行のタイミングを適切に制御するようにしたので、ＡＣＴコマンドおよびＰＲＥコマンドの発行周期の変動を抑制することができる。これにより、メモリ５０にアクセスする際に発生するノイズを低減することができる。
【００３８】
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
【００３９】
＜２．その他の実施の形態＞
本開示による技術は、上記実施の形態の説明に限定されず種々の変形実施が可能である。
【００４０】
例えば、本技術は以下のような構成を取ることができる。
（１）
複数のバンクを有するメモリにおける、第１のＡＣＴコマンドの発行から前記第１のＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対するＰＲＥコマンドの発行までの期間をｔＡＴＰ、
前記ＰＲＥコマンドの発行から前記ＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する第２のＡＣＴコマンドの発行までの期間をｔＰＴＡとしたとき、
（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行うメモリ制御部
を備えるメモリ制御回路。
（２）
前記メモリ制御部は、
前記第１のＡＣＴコマンドの発行時に、あらかじめ決められた前記ｔＡＴＰの値に基づいて前記ＰＲＥコマンドの発行可能時刻を決定し、
前記ＰＲＥコマンドの発行時に、あらかじめ決められた前記ｔＰＴＡの値に基づいて前記第２のＡＣＴコマンドの発行可能時刻を決定する
上記（１）に記載のメモリ制御回路。
（３）
複数のバンクを有するメモリにおける、第１のＡＣＴコマンドの発行から前記第１のＡＣＴコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対するＰＲＥコマンドの発行までの期間をｔＡＴＰ、
前記ＰＲＥコマンドの発行から前記ＰＲＥコマンドが発行されたバンクと同一のバンクまたは異なるバンクに対する第２のＡＣＴコマンドの発行までの期間をｔＰＴＡとしたとき、
（ｔＡＴＰ＋ｔＰＴＡ）が一定となるようにコマンド発行のタイミングの制御を行う
メモリ制御方法。
（４）
上記（３）に記載のメモリ制御方法。
【符号の説明】
【００４１】
１…メモリバスシステム、１１，１２…ＲＥＡＤマスター、２１，２２…ＷＲＩＴＥマスター、３０…メモリ制御部、３１…アービター、３２…メモリコントローラ、３３…タイマ、４０…ＤＤＲ−ＰＨＹ、５０…メモリ、５１，５２…ＤＲＡＭ。
【図１】
2016218720.tif 000003
【図２】
2016218720.tif 000004
【図３】
2016218720.tif 000005
【図４】
2016218720.tif 000006