(57)【要約】      （修正有）【課題】メモリに情報を伝送する貫通電極にかかるストレスが偏らないようにして、メモリデバイスの寿命を長期化する装置、方法を提供する。【解決手段】物理的に積層されるメモリを備える集積回路１００において、メモリ１０１、１０２、１０３に情報を伝送する貫通電極１０４、１０５、１０６にかかるストレス情報を取得する取得手段１０７と、取得手段で取得したストレス情報を記憶する記憶手段１０８と、記憶手段から取得したストレス情報に基づいてメモリアクセス先の変更を指示する指示手段１０９と、指示手段に指示されると、入出力装置から入力されるアドレス情報を変換する変換手段１１０と、変換手段により変換されたアドレス情報を伝送するシステムバス１１４と、システムバスから取得した変換されたアドレス情報に基づいてメモリのアクセスを行う制御手段１１１、１１２、１１３と、を有する。【選択図】図１
2016099667.tif 000002
【特許請求の範囲】
【請求項１】
物理的に積層されるメモリを備える集積回路において、
メモリに情報を伝送する貫通電極にかかるストレス情報を取得する取得手段と、
前記取得手段で取得したストレス情報を記憶する記憶手段と、
前記記憶手段から取得したストレス情報に基づいてメモリアクセス先の変更を指示する指示手段と、
前記指示手段に指示されると、入出力装置から入力されるアドレス情報を変換する変換手段と、
前記変換手段により変換されたアドレス情報を伝送するシステムバスと、
前記システムバスから取得した前記変換されたアドレス情報に基づいてメモリのアクセスを行う制御手段と、
を有する集積回路。
【請求項２】
物理的に積層されるメモリを備える集積回路において、
メモリに情報を伝送する貫通電極にかかるストレス情報を取得する取得手段と、
前記取得手段で取得したストレス情報を記憶する記憶手段と、
前記記憶手段から取得したストレス情報に基づいてメモリアクセス先の変更を指示する指示手段と、
前記指示手段に指示されると、システムバスから入力されるアドレス情報を変換する変換手段と、
前記システムバスに対してアドレス情報を出力する入出力装置と、
前記変換手段から取得した前記変換されたアドレス情報に基づいてメモリのアクセスを行う制御手段と、
と、
を有する集積回路。
【請求項３】
前記制御手段は、
メモリにアクセスする際に電気信号を送受する信号送受手段の駆動能力を制御することを特徴とする請求項１または２記載の集積回路。
【請求項４】
前記取得手段は、
任意の期間でメモリのアクセス状態を示す信号からアクセス頻度の情報を算出する一つまたは複数のカウント手段と、
前記カウント手段によって得られたアクセス頻度の情報を基にメモリにかかるストレス情報を算出する一つまたは複数の演算手段と、
を有する請求項１または２記載の集積回路。
【請求項５】
前記取得手段は、
前記信号送受手段の駆動能力を検知する一つまたは複数の検知手段と、
前記検知手段から得た情報を基にメモリにかかるストレス情報を算出する一つまたは複数のストレス情報演算手段と、
を有する請求項３記載の集積回路。
【請求項６】
前記指示手段は、
メモリにかかるストレス情報が閾値を超えているか判定してアドレスの変換を行う事を特徴とする請求項１または２記載の集積回路。
【請求項７】
前記指示手段は、
複数のメモリにかかるストレス情報の差分の情報から偏りがないかを判定してアドレスの変換を行う事を特徴とする請求項１または２記載の集積回路。
【請求項８】
前記変換手段は、
アドレス変換を指示する信号に基づきアドレス情報をシフトさせる事を特徴とする請求項１または２記載の集積回路。
【請求項９】
前記変換手段は、
アドレス変換を指示する信号に基づきアドレス情報を書き換える事を特徴とする請求項１または２記載の集積回路。
【請求項１０】
物理的に積層されるメモリを備える集積回路の制御方法であって、
メモリに情報を伝送する貫通電極にかかるストレス情報を取得する取得工程と、
前記取得工程で取得したストレス情報を記憶手段に記憶する工程と、
前記記憶手段から取得したストレス情報に基づいてメモリアクセス先の変更を指示する指示工程と、
前記指示工程で指示されると、入出力装置から入力されるアドレス情報を変換する変換工程と、
前記変換工程で変換されたアドレス情報を伝送するシステムバスと、
前記システムバスから取得した前記変換されたアドレス情報に基づいてメモリのアクセスを行う制御工程と、を有する集積回路の制御方法。
【請求項１１】
物理的に積層されるメモリを備える集積回路の制御方法であって、
メモリに情報を伝送する貫通電極にかかるストレス情報を取得する取得工程と、
前記取得工程で取得したストレス情報を記憶手段に記憶する工程と、
前記記憶手段から取得したストレス情報に基づいてメモリアクセス先の変更を指示する指示工程と、
前記指示工程に指示されると、システムバスから入力されるアドレス情報を変換する変換工程と、
前記システムバスに対してアドレス情報を出力する入出力装置と、
前記変換工程で前記変換されたアドレス情報に基づいてメモリのアクセスを行う制御工程と、
を有する集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩ上にメモリを多段に積層した際のメモリアクセス手法に関する。
【背景技術】
【０００２】
半導体製造技術の進歩による素子の微細化に伴い、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）に搭載されるトランジスタ数が飛躍的に増大してきている。
【０００３】
情報処理装置を構成するＬＳＩとメモリの開発では、情報処理装置の多機能実現のために、複数の機能が盛り込まれ情報量が多くなることから、メモリアクセスの広帯域化が要求されてきている。一方、低コスト化のため、既存の開発資源を効率的に利用することが必須となってきている。また、ＬＳＩのパッケージング技術では、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）技術等を用いることで、複数のデバイスを積層構造（３Ｄ実装）して高集積化が行われている。
【０００４】
例えば、複数の機能を盛り込んだＬＳＩとＬＳＩが用いるメモリデバイスを、上記３Ｄ実装技術を用いてＬＳＩの上層にメモリデバイスを積層する形で高密度に集積されたチップが開発されている。
【０００５】
前記のようにメモリデバイスを多数積層することでメモリ容量の増加を図り、ＬＳＩに垂直方向に３Ｄ実装することで、プリント基板の面積を削減することが出来る。更に、高密度に集積された３Ｄ実装では、デバイスを貫通した配線が可能な貫通電極の利用で、チップ間の信号配線の短配線化によるタイミングも改善することが出来る。
【０００６】
尚、従来のプリント基板の配線は１００ｕｍ程度の配線幅であるのに対し、貫通電極の径は数ｕｍ〜１０ｕｍ程度となっており、配線を細くする事で実装効率を向上させている。
【０００７】
しかしながら、３Ｄ実装により多層に積層された構成の場合、メモリデバイスでの負荷が増大するため波形がなまり、信号が劣化する。また、積層されたメモリデバイスを安定的に動作させるためには、駆動能力の高いＩＯバッファが必要となり、消費電力の増大を招いてしまう。
【０００８】
そこで、特許文献１では、複数のＤＲＡＭチップがＬＳＩ上に積層されたメモリシステムをチップセットと共にマザーボードに実装するシステムにおいて、インターポーザＳｉ部の配線をプリント基板上にリファレンスプレーンを設ける。
【０００９】
このように、インピーダンス整合を容易に実現する事で波形品質を確保し、ＬＳＩからＤＲＡＭまでの距離が短く終端抵抗を設ける必要がなく、終端抵抗分の電力消費を削減できる技術が提案されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１９１１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した特許文献１では、貫通電極を用いた積層メモリのシステムのデータ伝送を実現する技術が提案されているが、メモリへのアクセス頻度に応じて配線経路にかかる電気的ストレスについては何ら言及されていない。
【００１２】
電気的ストレスがかかる事で、一般に、Ｅｌｅｃｔｒｏ  Ｍｉｇｒａｔｉｏｎ（エレクトロマイグレーション）という電子の移動が起因して配線の劣化が生じ、デバイスの故障につながる事が知られている。
【００１３】
尚、電気的ストレスは、電流密度に依存して劣化具合が進行するため、メモリへのアクセス頻度が高いほど電気的ストレスは大きくなり、配線の断面積が小さくなるほど電気的ストレスは大きくなる。
【００１４】
貫通電極を用いた実装では、上述したように配線幅が従来のプリント基板の１０分の１以下になっており、各メモリに接続される貫通電極に対してメモリアクセス時にかかる電気的ストレスは大きくなってしまう。また、メモリを積層した実装形態では、システム構成によってメモリへのアクセス頻度が偏るリスクがある。
【００１５】
本発明は、上記の課題に鑑みてなされたものである。すなわち、貫通電極を用いた積層メモリへのアクセスに関して、メモリに対する電気的ストレスが偏らないようにする半導体集積回路を提供することを目的とする。また、その方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る集積回路は以下の構成を備える。即ち、物理的に積層されるメモリを備える集積回路において、メモリに情報を伝送する貫通電極にかかるストレス情報を取得するストレス取得手段と、前記取得手段で取得したストレス情報を記憶する記憶手段と、前記記憶手段からストレス情報を取得してメモリアクセス先の変換を指示する指示手段と、前記指示手段によって入出力装置から入力されるアドレス情報を変換する変換手段と、前記変換手段により変換されたアドレス情報を伝送するシステムバスと、前記システムバスから取得した前記変換されたアドレス情報に基づいてメモリのアクセスを行う制御手段。
【発明の効果】
【００１７】
メモリの電気的ストレスに応じてメモリのアクセス先を入れ替える事で、電気的ストレスが偏らないようにし、メモリデバイスの寿命を長期化する。
【図面の簡単な説明】
【００１８】
【図１】基本構成図（代表図）
【図２】メモリコントローラのアドレス変換例
【図３】アドレスマップの構成例
【図４】実施形態１のストレス情報取得部の構成例
【図５】実施形態１のアドレス変換指示部の構成例
【図６】実施形態１のアドレス変換指示部のフローチャート
【図７】実施形態１のアドレス変換部の構成例
【図８】実施形態２のストレス情報取得部の構成例
【図９】実施形態２のアドレス変換指示部の構成例
【図１０】実施形態２のアドレス変換指示部のフローチャート
【図１１】実施形態２のアドレス変換部の構成例
【図１２】実施形態３の構成図
【図１３】メモリを積層した半導体集積回路の実装形態
【発明を実施するための形態】
【００１９】
一般の貫通電極を用いた積層メモリの実装形態の一例を図１３に記す。
【００２０】
まずプリント基板（１３０１）上に半田ボール（１３０２）を有したパッケージサブストレイト（１３０３）が実装される。このパッケージサブストレイト（１３０３）はワイヤーボンド（１３０４）を介して半導体集積回路（１００）に接続される。半導体集積回路（１００）はチップバンプ（１３０５）を用いて物理的に積層されるメモリダイ（１３０８）と接続される。各メモリダイ（１３０８）はシリコン貫通電極（１３０６）とマイクロバンプ（１３０７）を使用して各々のメモリダイ（１３０８）を接続している。
【００２１】
図１３の例では個々のメモリダイ（１３０８）はマイクロバンプ（１３０５）を介して接続する形態を示しているが、マイクロバンプ（１３０５）を無くし、シリコン貫通電極（１３０６）で直接接続するなど他の方法も可能である。ここで、シリコン貫通電極（１３０６）は微細な構成要素である。
【００２２】
そのため、従来のメモリとの接続に用いられたワイヤーボンドやプリント基板上の配線などの構成要素と比較してその断面積が極めて小さいため、電気的ストレスの掛り方によってはその耐久性が問題となる。
【００２３】
上述のようなシリコン貫通電極（１３０６）を用いた実装形態をとった場合に、積層されるメモリの一部にアクセスが集中して電気的ストレスが偏らないための実施形態について、図を参照しながら実施形態を説明する。
【００２４】
［実施形態１］
＜構成と処理＞
第一の実施形態として、メモリアクセスにかかるストレス状態を取得する事で、各入出力装置がアクセスするメモリのアドレスを変更し、貫通電極により積層されるメモリにかかる電気的ストレスを均す方法を以下に図を用いて説明する。
【００２５】
図１は、第一の実施形態に関わる半導体集積回路（１００）の構成を説明するための図であり、基本的な構成を示したものである。半導体集積回路（１００）は、貫通電極１〜３（１０４，１０５，１０６）を適用したメモリ１〜３（１０１，１０２，１０３）とメモリコントローラ１〜３（１１１，１１２，１１３）とＩＯ１〜６（１１９、１２０，１２１、１２２，１２３，１２４）を有する。また、半導体集積回路（１００）は、ストレス情報取得部（１０７）と、記憶部（１０８）と、アドレス変換指示部（１０９）と、アドレス変換部（１１０）と、入出力装置（１１５、１１６，１１７）と、ＣＰＵ（１１８）を有する。
【００２６】
メモリ１〜３（１０１，１０２，１０３）は、メモリコントローラ１〜３（１１２、１１３、１１４）との間で制御信号に基づきデータの送受を行う。
【００２７】
尚、メモリ１〜３（１０１，１０２，１０３）は内部で不図示の貫通電極によりメモリが積層されている事とする。
【００２８】
また、メモリ１〜３（１０１，１０２，１０３）とメモリコントローラ（１１２、１１３、１１４）との間には、シリコン貫通電極（１０４，１０５，１０６）とＩＯ１〜６（１１９、１２０，１２１、１２２，１２３，１２４）が配置される。尚、図１３に記すチップバンプ（１３０５）およびマイクロバンプ（１３０７）は、本実施形態では図１のシリコン貫通電極（１０４，１０５，１０６）の一部として取り扱うものとする。
【００２９】
貫通電極１〜３（１０４，１０５，１０６）はメモリ１〜３（１０１，１０２，１０３）とＩＯ１〜６（１１９，１２０，１２１）との間を接続するもので、データおよび制御信号の伝送を行う。ＩＯ１〜６（１１９〜１２４）はメモリコントローラ１〜３（１１２，１１３，１１４）から入力される駆動能力情報に応じて駆動能力を変更し、メモリ１〜３（１０１，１０２，１０３）との電気信号の信号送受を行う。
【００３０】
メモリコントローラ１〜３（１１１，１１２，１１３）は、システムバス（１１４）経由でデータおよびアドレスの情報を入力として受け、アドレス情報に基づいたメモリ１〜３（１０１，１０２，１０３）へデータおよび制御信号を出力する。また、メモリコントローラ１〜３（１１１，１１２，１１３）は、メモリへのアクセス状態を示すメモリアクセス情報と、ＩＯ１〜６（１１９、１２０，１２１、１２２，１２３，１２４）の駆動能力を示す駆動能力情報を出力する。
【００３１】
メモリアクセス情報には、例えば、メモリへのアクセスが発生したという事を示す電気信号や、データ信号の各ビットの立ち上がりと立ち下がりの情報が含まれている。
【００３２】
ストレス情報取得部（１０７）は、メモリアクセス情報と駆動能力情報を入力として受ける事で各メモリのストレス情報を取得し、取得したストレス情報を記憶部（１０８）へ出力する。
【００３３】
記憶部（１０８）は、入力されたストレス情報をメモリ毎のストレス情報として記憶する。尚、記憶部（１０８）は不揮発性のメモリで実現する事が可能である。
【００３４】
アドレス変換指示部（１０９）は、記憶部（１０８）に記憶されるメモリ毎のストレス情報を入力とし、メモリアクセス先を変更すべきか否かを判定し、判定結果をアドレス変換信号として出力する。
【００３５】
アドレス変換部（１１０）は、アドレス変換信号と入出力装置１〜３（１１５、１１６，１１７）から送られるアドレス信号およびデータ信号が入力される。また、アドレス変換部（１１０）は、入出力装置１〜３（１１５，１１６，１１７）がアクセスするメモリ１〜３（１０１，１０２，１０３）のアドレス信号およびデータ信号を出力する。
【００３６】
尚、本説明では、メモリコントローラ１〜３（１０１．１０２．１０３）および入出力装置１〜３（１１５，１１６，１１７）を記したが、この個数に限定するものではない。
【００３７】
図２は、メモリコントローラ１〜３（１１１，１１２，１１３）が行うアドレス情報と制御信号の変換例を示す。
【００３８】
入力されるアドレス情報は３２ビット構成となっており、この各ビットがメモリへアクセスする際に出力される制御信号に変換される。アドレス情報の０〜９ビット目は、アクセスするメモリ１〜３（１０１，１０２，１０３）のＣｏｌｕｍｎアドレス信号に変換される。アドレス情報の１０〜２５ビット目は、アクセスするメモリ１〜３（１０１，１０２，１０３）のＲｏｗアドレス信号に変換される。アドレス情報の２６〜２８ビット目は、アクセスするメモリ１〜３（１０１，１０２，１０３）のバンクアドレス信号に変換される。アドレス情報の２９〜３２ビット目は、アクセスするメモリ１〜３（１０１，１０２，１０３）のチップセレクト信号に変換される。このため、アドレス情報の２９〜３２ビット目に基づき、メモリコントローラ１〜３（１１１，１１２，１１３）は、アクセスするメモリ１〜３（１０１，１０２，１０３）を判断する事が可能となっている。
【００３９】
また、メモリコントローラ１〜３（１１１，１１２，１１３）は、ＩＯ１〜６（１１９，１２０，１２１，１２２，１２３，１２４）へ、アクセス先のメモリに応じた駆動能力情報を出力する。例えば、メモリが複数段積層されていた場合、メモリコントローラは、アドレス情報の２９〜３２ビット目から、アクセス先のメモリが何段目に積層されているかを判定する。アクセス先のメモリが何段目に積層されているかによって、メモリへのアクセスのために必要なＩＯ１〜６の駆動能力は変わってくるため、段数に応じた駆動能力を算出して、それを駆動能力情報として出力する。
【００４０】
図３では、アドレス情報の変換を行う前後のアドレスマップの変化を例示した図である。
【００４１】
図３（ａ）は、初期設定のアドレスマップを示している。ここで、図２で示したようにアドレス情報の２９〜３２ビット目がメモリのアクセス先を示しているため、アドレス情報の２９〜３２ビット目を変換する事でメモリのアクセス先を変更する事ができる。
【００４２】
具体的には、２９〜３２ビット目の値が「０００１」の箇所を「００１０」と変換し、「００１０」の箇所を「０００１」と変換する事で、メモリ１とメモリ３のアドレスマップを入れ替える事が可能となる。上記アドレス変換後のアドレスマップを、図３（ｂ）のように記す。
【００４３】
図４ではストレス情報取得部（１０７）の内部の構成例を示す。図４（ａ）では、メモリのアクセス回数に基づくカウンタを用いた実現手段を示す。カウント値からメモリのアクセス頻度の情報を得る。内部にインターバルタイマ（４０１）とカウンタ１（４０２）とストレス情報演算部（４０３）を設ける。インターバルタイマ（４０１）は、任意の期間でイネーブル信号を出力する機構を持つ。このイネーブル信号がＯＮとなっている間、カウンタ１（４０２）はメモリアクセス情報に基づいて、メモリへのアクセス回数を加算し続ける。
【００４４】
ストレス情報演算部（４０３）では、前述したカウント値に対して、メモリコントローラ１（１１１）から出力されるＩＯ１〜６（１１９〜１２４）の駆動能力を示した駆動能力情報に基づいてストレス情報を算出する。ここで、駆動能力情報とは、メモリコントローラ１（１１１）がＩＯ１（１１９）、ＩＯ２（１２０）に設定するＩＯの駆動能力を示した情報であり、駆動能力の違いに応じてカウント値に係数掛けを行う。
【００４５】
また、ストレス情報演算部（４０３）は不図示のリセット信号をトリガとして、記憶部（１０８）に記憶されるストレス情報を取得してもよい。記憶部（１０８）から取得したストレス情報は、リセット前に記憶部に蓄積されたストレス情報であり、ストレス情報演算部（４０３）がリセット後にストレス情報を算出する際のオフセットとして使用する。ストレス情報演算部（４０３）は、上記処理により取得した結果をストレス情報として出力する。
【００４６】
図４（ｂ）では、メモリのデータのトグル数に基づくカウンタを用いた実現手段を示す。
尚、図４（ａ）と同機能の箇所については説明を割愛する。
【００４７】
メモリコントローラ１（１１１）から出力されるメモリアクセス情報を二つのフリップフロップ（４０４、４０５）と排他的論理和（４０６）の回路を用いる事で、メモリアクセス情報に変化があったかどうかを判定する。この判定結果を基にカウンタ１（４０２）はメモリアクセス情報に基づいて、メモリへのアクセス回数を加算し続ける。以降は図４（ａ）と同様である。尚、ここでのメモリアクセス情報は複数存在してもよく、その際、ストレス情報取得部（１０７）はメモリアクセス情報毎に複数実装されていてもよい。
【００４８】
図４（ｃ）では、電流の検知による実現手段を示す。尚、図４（ａ）と同機能の箇所については説明を割愛する。
【００４９】
電流検知部（４０７）はＩＯ１（１１９）で消費する電流量を検知する機能を持ち、検知した電流値をストレス情報取得部（１０７）へ出力する。ストレス情報取得部（１０７）内部にある電流基準値比較部（４０８）では、受け取った電流値が基準値を超えているかを判定し、その判定結果をカウンタ１（４０２）へ出力する。上記基準値とは、電流値に対する閾値を示しており、任意の値を電流基準値比較部（４０８）に予め記憶させておく。
【００５０】
電流検知部（４０７）はＩＯ１（１１９）からの電流量を検出し、その値を電流基準値比較部（４０８）へ出力する。電流基準値比較部（４０８）は劣化を引き起こすであろう電流量の値を閾値として保持しており、検出した電流量が閾値以上ならイネーブル信号を出力する。このイネーブル信号がＯＮとなっている間、カウンタ１（４０２）は判定結果に基づきメモリアクセス情報に基づいて、メモリへのアクセス回数を加算し続ける。以降は図４（ａ）と同様である。
【００５１】
尚、図４（ｃ）の構成は半導体集積回路（１００）に電流検知部（４０７）を加えた構成となっているが、電流検知部（４０７）は電流計など容易な構成で実現できるため、半導体集積回路（１００）には図示しない。
【００５２】
また、図４（ａ）〜（ｃ）では、メモリコントローラ１（１１１）のみについて記載したが、メモリコントローラ２（１１２），メモリコントローラ３（１１３）についても同様の構成を取る事が可能である。実装数についても、一つ乃至は複数であってもよい。
【００５３】
図５は、アドレス変換指示部（１０９）の構成例を示した図である。アドレス変換指示部（１１０）はストレス閾値比較部（５０１）から構成される。ストレス閾値比較部（５０１）はストレス情報とリセット要求を示すＲＳＴを入力とし、この情報に基づきアドレス変換を指示するアドレス変換信号を出力する。尚、ストレス閾値比較部（５０１）は、ストレス閾値を保持している。ストレス閾値は、任意の値であり、たとえば、故障が起こりやすくなるメモリへのアクセス回数を事前に予測または計測し、その値を用いてもよい。上記構成に限らず、例えば、ストレス閾値は記憶部（１０８）に保持されており、そこからストレス閾値を読み出す構成でもよい。
【００５４】
図６は、アドレス変換指示部（１０９）が、ストレス情報に基づいてアドレス変換信号を出力する動作例を示した図である。まずステップＳ６０１では、ストレス閾値比較部（５０１）に対して、リセット要求を示すＲＳＴでソフトリセットが投入され、リセット動作に入る。ステップＳ６０２では、リセット動作に入った際、ストレス閾値比較部（５０１）は記憶部（１０８）に格納されているストレス情報を読み出す。ステップＳ６０３では、読み出したストレス情報が予め保持するストレス閾値を超えているかを判断する。ステップＳ６０４では、ストレス情報がストレス閾値を超えているため、アドレス変換部（１１０）に対してアドレス変換の指示を行うアドレス変換信号を出力する。ステップＳ６０５では、ストレス情報がストレス閾値を超えていないため、アドレス変換部（１１０）に対してアドレス変換の指示を行わないアドレス変換信号を出力する。上記手順により、アドレス変換指示部（１０９）はストレス情報に基づきアドレス変換信号を出力する。
【００５５】
図７は、アドレス変換部（１１０）の構成例を示した図である。アドレス変換部（１１０）は、シフト回路であるシフタ１（７０１）により構成される。シフタ１（７０１）は、アドレス変換信号に基づき、アドレス変換部（１１０）に入力されるアドレス情報Ａｄｄｒ１のうち、上位４ビットの値をシフトさせ、シフト後のアドレス情報Ａｄｄｒ１’を出力する。尚、シフト数については、１ビット乃至複数ビットでも構わない。また、本実施形態ではシフタ１（７０１）によるアドレス変換部（１１０）の構成例を示したが、複数のシフト回路で構成されていてもよい。
【００５６】
以上のように、第一の実施形態によると、貫通電極を用いて実装されたメモリにかかる電気的ストレスに応じてメモリのアクセス先を入れ替える事で、メモリにかかる電気的ストレスを均し、システム全体のメモリの寿命を長期化する事が可能となる。
【００５７】
［実施形態２］
第二の実施形態は、第一の実施形態の半導体集積回路である図１と同様の全体構成をとり、ストレス状態が基準値を超えた場合ではなく、ストレス状態がメモリ間で偏りを生じた場合についての実施形態となる。
【００５８】
図８は、第二の実施形態の半導体集積回路（１００）におけるストレス情報取得部（１０７）の構成例を示すものである。図８では、図１のストレス情報取得部（１０７）は、インターバルタイマ（４０１）とカウンタ１〜３（４０２，８０１，８０２）とストレス情報演算部（８０４）で構成される。
【００５９】
インターバルタイマ（４０１）は、任意の期間でイネーブル信号を出力する機構を持つ。カウンタ１〜３（４０２，８０１，８０２）は、メモリコントローラ１〜３（１１１，１１２，１１３）から出力されるメモリアクセス情報と、インターバルタイマ（８０３）から出力されるイネーブル信号を入力とする。このイネーブル信号がＯＮとなっている間、カウンタ１〜３（４０２，８０１，８０２）は、メモリアクセス情報に基づいて、メモリへのアクセス回数を加算し続ける。
【００６０】
ストレス情報演算部（８０４）は、上記加算値に加え、メモリコントローラ１〜３（１１１，１１２，１１３）から出力されるＩＯ１〜６（１１９，１２０，１２１，１２２，１２３，１２４）の駆動能力情報に基づいてストレス情報を算出する。ここで、駆動能力情報とは、メモリコントローラ１〜３（１１１、１１２，１１３）がＩＯ１〜６（１１９，１２０，１２１，１２２，１２３，１２４）に設定するＩＯの駆動能力を示した情報であり、駆動能力の違いに応じてカウント値に係数掛けを行う。
【００６１】
また、ストレス情報演算部（８０４）は不図示のリセット信号をトリガとして、記憶部（１０８）に記憶されるストレス情報を取得してもよい。
【００６２】
記憶部（１０８）から取得したストレス情報は、リセット前に記憶部に蓄積されたストレス情報であり、ストレス情報演算部（８０４）がリセット後にストレス情報を算出する際のオフセットとして使用する。
【００６３】
ストレス情報演算部（８０４）は、上記処理により取得した結果をストレス情報として出力する。
【００６４】
尚、本実施形態は、上記構成に限定するものではなく、例えば、実施形態１で示すトグル数に基づくカウンタによる実現手段や電流計を用いた実現手段でも構わない。
【００６５】
図９は、第二の実施形態の半導体集積回路（１００）におけるアドレス変換部（１１０）の構成例を示すものである。図９では、図１のアドレス変換部（１１０）は、ストレス比較部（９０１）とアドレス変換算出部（９０２）から構成される。
【００６６】
ストレス比較部（９０１）は、メモリ１〜３（１０１，１０２，１０３）に関するストレス情報とリセット要求を示すＲＳＴを入力とし、第一のメモリアドレス情報および第二のメモリアドレス情報を出力する。尚、ストレス比較部（９０１）は、各メモリ間のストレス情報の差に対する許容値を示すストレス差の閾値を保持している。
【００６７】
ストレス差の閾値は、任意の値であり、たとえば、メモリのアクセスの偏りによって故障が起こりやすくなる回数を事前に予測または計測し、その値を用いてもよい。上記構成に限らず、例えば、ストレス差の閾値は記憶部（１０８）に保持されており、そこからストレス差の閾値を読み出す構成でもよい。
【００６８】
また、ストレス比較部（９０１）は、各メモリの初期アドレス情報を保持している。
【００６９】
各メモリの初期アドレス情報は、アドレス変換部（１１０）で変換されていない初期のメモリのアドレス情報を示す。
【００７０】
アドレス変換算出部（９０２）は、第一のメモリアドレス情報および第二のメモリアドレス情報を入力とし、この情報に基づきアドレス変換を指示するアドレス変換信号を出力する。
【００７１】
図１０では、本発明の第二の実施形態の半導体集積回路（１００）におけるアドレス変換指示部（１０９）が、ストレス情報に基づいてアドレス変換信号を出力する動作例を示した図である。
【００７２】
まずステップＳ１００１では、ストレス比較部（９０１）に対して、リセット要求を示すＲＳＴによってソフトリセットが投入され、リセット動作に入る。
【００７３】
ステップＳ１００２では、リセット動作に入った際、ストレス比較部（９０１）は記憶部（１０８）に格納されているメモリ１〜３に関わるストレス情報を読み出す。
【００７４】
ステップＳ１００３では、メモリ１〜３に関わるストレス情報を用いて、最もストレスがかかっているメモリのストレス情報の値と最もストレスがかかっていないメモリのストレス情報の値を抽出する。
【００７５】
ステップＳ１００４では、抽出したストレス情報の最大値と最小値の差分を算出する。
【００７６】
ステップＳ１００５では、ステップＳ１００４で算出したストレス情報の差分が、ストレス差の閾値を超えているかを判断する。
【００７７】
ステップＳ１００６では、ストレス情報の差分がストレス差の閾値を超えているため、ストレス比較部（９０１）から第一のメモリアドレス情報と第二のメモリアドレス情報を出力する。尚、第一のメモリアドレス情報は、最もストレスがかかっているメモリのアドレス情報を示し、第二のメモリアドレス情報は、最もストレスがかかっていないメモリのアドレス情報を示す。
【００７８】
ステップＳ１００７では、アドレス変換算出部（９０２）が第一および第二のメモリのアドレス情報を基にメモリのアドレス入れ替えの指示を示すアドレス変換信号を出力する。尚、アドレス変換信号は、第一および第二のメモリのアドレス情報のうち、アクセス先のメモリを示す上位４ビットの値を各々抽出した信号とする。
【００７９】
ステップＳ１００８では、ストレス情報の差分がストレスの閾値を超えないため、ストレス比較部（９０１）から第一および第二のメモリアドレス情報は出力しない。アドレス変換算出部（９０２）は以前のアドレスマップを維持するようアドレス変換信号を出さない。
【００８０】
図１１では、第二の実施形態の半導体集積回路（１００）におけるアドレス変換部（１１０）の構成例を示すものである。
【００８１】
アドレス変換部（１１０）は、アドレス書換部１〜３（１１０１，１１０２，１１０３）により構成される。
【００８２】
アドレス書換部１〜３（１１０１，１１０２，１１０３）には、アドレス変換信号とアドレス情報Ａｄｄｒ１、２，３の各々上位４ビットの値が入力される。
【００８３】
尚、アドレス変換信号には、例えば、二つのメモリアドレスの各上位４ビットの情報が含まれる。
【００８４】
アドレス書換部１〜３（１１０１，１１０２，１１０３）では、アドレス変換信号が示す情報を基に、Ａｄｄｒ１〜３をＡｄｄｒ’１〜３に書き換える。
【００８５】
例えば、アドレス変換信号が「００１０」および「０００１」を示す場合、Ａｄｄｒ１〜３の上位４ビットにこの値が入力されると、Ａｄｄｒ１〜３の値を入れ替える処理を行う。
【００８６】
以上のように、第二の実施形態によると、電気的ストレスが最大のメモリと最小のメモリのアクセスを入れ替える事で、偏った電気的ストレスを解消し、局所的にメモリの寿命が短くなる事を回避する事が可能となる。
【００８７】
［実施形態３］
第三の実施形態は、第一および第二の実施形態の半導体集積回路である図１に対して、アドレス変換部（１１０）の接続を変更した実施形態となる。
【００８８】
図１２は、第一の実施形態に関わる半導体集積回路（１２００）の構成を説明するための図であり、基本的な構成を示したものである。
【００８９】
具体的には、アドレス変換部（１１０）が、メモリコントローラ１〜３（１１１，１１２，１１３）とシステムバス（１１４）とアドレス変換指示部（１０９）に接続された構成となる。また、入出力装置１〜３（１１５，１１６，１１７）およびＣＰＵ（１１８）は、システムバス１１４と接続された構成となる。
【００９０】
以上、第三の実施形態を取る事で、第一の実施形態および第二の実施形態の構成だけでなく、アドレス変換部を柔軟に実装する事ができる。
【符号の説明】
【００９１】
１００  半導体集積回路
１０１  メモリ１
１０２  メモリ２
１０３  メモリ３
１０４  貫通電極１
１０５  貫通電極２
１０６  貫通電極３
１０７  ストレス情報取得部
１０８  記憶部
１０９  アドレス変換指示部
１１０  アドレス変換部
１１１  メモリコントローラ１
１１２  メモリコントローラ２
１１３  メモリコントローラ３
１１４  システムバス
１１５  入力装置１
１１６  入力装置２
１１７  入力装置３
１１８  ＣＰＵ
１１９  ＩＯ１
１２０  ＩＯ２
１２１  ＩＯ３
１２２  ＩＯ４
１２３  ＩＯ５
１２４  ＩＯ６
４０１  インターバルタイマ
４０２  カウンタ１
４０３  ストレス情報演算部
４０４  フリップフロップ
４０５  フリップフロップ
４０６  排他的論理和演算部
４０７  メモリインターフェース部１
４０８  電流検知部
４０９  電流基準値比較部
５０１  ストレス閾値比較部
７０１  シフタ１
８０１  カウンタ２
８０２  カウンタ３
８０３  インターバルタイマ
８０４  ストレス情報演算部
９０１  ストレス比較部
９０２  アドレス変換算出部
１１０１  アドレス書換部１
１１０２  アドレス書換部２
１１０３  アドレス書換部３
１２００  半導体集積回路
１３０１  プリント基板
１３０２  半田ボール
１３０３  パッケージサブストレイト
１３０４  ワイヤーボンド
１３０５  チップバンプ
１３０６  シリコン貫通電極
１３０７  マイクロバンプ
１３０８  メモリダイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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