(57)【要約】【課題】炭化珪素半導体装置の面積を拡大することなく、ゲート電極の抵抗を低下させた炭化珪素半導体装置を提供する。【解決手段】第１導電型の炭化珪素からなる基板１と、基板１の上面に形成された第１導電型のドリフト層２ａと、ドリフト層２ａの上面に形成された第２導電型のベース領域３と、ベース領域３の上面に形成された第１導電型のソース領域４と、ベース領域３及びソース領域４を貫通したトレンチ５の側面及び下面に形成されたゲート絶縁膜６と、トレンチ５内にゲート絶縁膜６を介して埋め込まれ、上面がソース領域４の上面より上方に位置するゲート電極７と、ソース領域４の上面に形成されたソース電極９とを備え、ゲート電極７は、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上であることを特徴とする。【選択図】      図１
2016207671.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板と、
前記基板の上面に形成された第１導電型のドリフト層と、
前記ドリフト層の上面に形成された第２導電型のベース領域と、
前記ベース領域の上面に形成された第１導電型のソース領域と、
前記ベース領域及び前記ソース領域を貫通したトレンチの側面及び下面に形成されたゲート絶縁膜と、
前記トレンチ内に前記ゲート絶縁膜を介して埋め込まれ、上面が前記ソース領域の上面より上方に位置するゲート電極と、
前記ソース領域の上面に形成されたソース電極と、
を備え、
前記ゲート電極は、前記ソース領域に挟まれた位置における第１の幅が、前記ソース領域の上面より上方における第２の幅以上であること
を特徴とする炭化珪素半導体装置。
【請求項２】
前記ゲート電極は、前記第１の幅が前記第２の幅と同じであることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ゲート電極は、前記第２の幅が上方へ向かって連続的に狭くなっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記ゲート電極は、ポリシリコンを主材料とすることを特徴とする請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記ゲート電極は、
ポリシリコンを主材料とする第１の層と、
前記第１の層の上方に位置し、金属を含む第２の層と、
を備え、
前記第２の層の下面は、前記ソース領域の下面以上の高さに位置することを特徴とする請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記第２の層の下面は、前記ソース領域の上面以上の高さに位置することを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記第２の層は、金属を主材料とする金属層と、前記第１の層と前記金属層との間に位置し、前記金属層の金属原子が前記第１の層へ拡散することを抑制するバリア層とを有することを特徴とする請求項５又は請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記ドリフト層は、前記ゲート電極の下面より下方に、第２導電型の保護層をさらに備えることを特徴とする請求項１から請求項７のいずれか１項に記載の炭化珪素半導体装置。
【請求項９】
第１導電型の炭化珪素からなる基板の上面に、第１導電型のドリフト層を形成する工程と、
前記ドリフト層の上面に、第２導電型のベース領域を形成する工程と、
前記ベース領域の上面に、第１導電型のソース領域を形成する工程と、
前記ソース領域の上面にマスクを形成し、前記マスクに開口を形成する工程と、
前記開口に沿って、前記ベース領域及び前記ソース領域を貫通するトレンチを形成する工程と、
前記トレンチの側面及び下面にゲート絶縁膜を形成する工程と、
前記トレンチ及び前記開口内にゲート電極を形成する工程と、
前記ソース領域の上面にソース電極を形成する工程と、
を備えた炭化珪素半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程は、
前記トレンチ及び前記開口内にポリシリコンを埋め込む工程と、
前記ポリシリコンの上面に金属層を形成する工程と、
を有することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス機器において、モータ等の負荷への電力供給を制御する半導体装置の一つに、縦方向に電流が流れる縦型半導体装置がある。縦型半導体装置には、半導体層内にトレンチを形成し、ゲート電極がトレンチ内に埋め込まれて形成され、チャネルが半導体装置の垂直方向に形成されるトレンチ型半導体装置がある（例えば、特許文献１）。トレンチ型半導体装置は、チャネルが半導体装置の水平方向に形成されたプレーナ型半導体装置に比べて、平面上のチャネル面積を縮小することができるので、単位面積あたりの素子密度を高くすることができる。
【０００３】
また、高耐圧及び低損失を実現できる半導体装置の基材として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）等のワイドバンドギャップ半導体が注目されている。ワイドバンドギャップ半導体を基材に用いた半導体装置は、珪素（Ｓｉ）を基材に用いた半導体装置に比べて、スイッチング動作を速く行うことができる。このスイッチング動作の速さは、ゲート電極の抵抗に影響される。半導体装置は、スイッチング動作を速くすることが要求されているため、ゲート電極の抵抗は低いことが望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２２９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のトレンチ型半導体装置のゲート電極は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりトレンチ内に導電性材料を埋め込み、エッチバック法により余分に成膜された部分をエッチングすることによって形成される。そのため、従来のトレンチ型半導体装置のゲート電極は、トレンチ内にのみ埋め込まれる。
【０００６】
トレンチ型半導体装置のゲート電極の抵抗を低くするための手段として、半導体層内に形成するトレンチの幅を広くしてゲート電極の幅を広くすることが考えられる。ゲート電極の幅を広くすると、ゲート電極の断面積が広くなるので、ゲート電極の抵抗を低くすることができる。しかしながら、トレンチの幅を広くしてゲート電極の断面積を広くすると、トレンチの幅を広くした分、半導体装置の面積が拡大してしまう。また、トレンチの幅を広くしすぎると、ＣＶＤ法により導電性材料をトレンチ内に埋め込む際に、トレンチ内にゲート電極を完全に埋め込むことが困難であるという問題がある。
【０００７】
本発明は、以上のような問題を解決するためになされたものであり、炭化珪素半導体装置の面積を拡大することなく、ゲート電極の抵抗を低下させた炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかる炭化珪素半導体装置は、第１導電型の炭化珪素からなる基板と、基板の上面に形成された第１導電型のドリフト層と、ドリフト層の上面に形成された第２導電型のベース領域と、ベース領域の上面に形成された第１導電型のソース領域と、ベース領域及びソース領域を貫通したトレンチの側面及び下面に形成されたゲート絶縁膜と、トレンチ内にゲート絶縁膜を介して埋め込まれ、上面がソース領域の上面より上方に位置するゲート電極と、ソース領域の上面に形成されたソース電極とを備え、ゲート電極は、ソース領域に挟まれた位置における第１の幅が、ソース領域の上面より上方における第２の幅以上であることを特徴とする。
【発明の効果】
【０００９】
本発明にかかる炭化珪素半導体装置のゲート電極は、上面がソース領域の上面より上方に位置し、ソース領域に挟まれた位置における第１の幅が、ソース領域の上面より上方における第２の幅以上になっている。すなわち、ゲート電極の第２の幅は、第１の幅以下である。本発明の実施の形態１にかかる炭化珪素半導体装置は、ゲート電極の断面積を上方に拡大しているので、炭化珪素半導体装置の面積を拡大せずに、ゲート電極の抵抗を低下することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる炭化珪素半導体装置の構成の概略を示す上面図の一部であり、ゲート電極の形成位置を説明するための図である。
【図３】本発明の実施の形態１にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ１からステップＳ６までを説明する図である。
【図４】本発明の実施の形態１にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ７からステップＳ１２までを説明する図である。
【図５】本発明の実施の形態１にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ１３を説明する図である。
【図６】本発明の実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。
【図７】本発明の実施の形態２にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ２１からステップＳ２３までを説明する図である。
【図８】本発明の実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。
【図９】本発明の実施の形態３にかかる炭化珪素半導体装置の製造方法を説明する図であり、ステップＳ３１からステップＳ３３までを説明する図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。図１は、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。本発明の実施の形態１では、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を炭化珪素半導体装置の一例として説明する。
【００１２】
まず、図１の本発明の実施の形態１にかかる炭化珪素半導体装置１００について説明する。図１の炭化珪素半導体装置１００は、第１導電型の基板１と、基板１の一方の面上に形成された第１導電型のドリフト層２ａとを備える。以下、本発明の実施の形態１では、第１導電型はｎ型として説明するが、ｐ型であってもよい。また、本発明の実施の形態１では、基板１のドリフト層２ａが形成される側を上として説明する。すなわち、基板１のドリフト層２ａが形成された面は、基板１の上面である。
【００１３】
炭化珪素半導体装置１００は、ドリフト層２ａの上面に形成された第２導電型のベース領域３と、ベース領域３の上面に形成されたｎ型のソース領域４とをさらに備える。以下、本発明の実施の形態１では、第２導電型はｐ型として説明するが、第１導電型がｐ型の場合は第２導電型はｎ型となる。炭化珪素半導体装置１００は、ベース領域３及びソース領域４を貫通したトレンチ５の側面及び下面に形成されたゲート絶縁膜６と、トレンチ５内にゲート絶縁膜６を介して埋め込まれ、上面がソース領域４の上面の上方に形成されたゲート電極７と、ソース領域４の上面に形成されたソース電極９とを備える。
【００１４】
炭化珪素半導体装置１００は、基板１の下面にドレイン電極１１と、ゲート電極７の下面より下方にｐ型の保護層１０と、ソース電極９の下面にベース領域３よりも不純物濃度が高いｐ型の高濃度ベース領域３ａと、ゲート電極７とソース電極９との間に層間絶縁膜８とを備える。保護層１０は、炭化珪素半導体装置１００をオフした時に、ドリフト層２ａの空乏化を促進して、ゲート電極７の下面のゲート絶縁膜６への電界集中を緩和し、ゲート絶縁膜６の破壊を防止する。
【００１５】
図１においてゲート電極７は、トレンチ５内に形成され一点鎖線で囲まれた部分をトレンチ内ゲート電極７ａとし、トレンチ５より上方に形成され破線で囲まれた部分をトレンチ外ゲート電極７ｂとする。すなわち、トレンチ内ゲート電極７ａの上面はソース領域４の上面と同じ高さに位置し、トレンチ外ゲート電極７ｂの下面はソース領域４の上面と同じ高さに位置する。そして、ゲート電極７は、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上である。すなわち、第２の幅Ｂは第１の幅Ａと同じ幅又は第１の幅Ａより狭い。第１の幅Ａはトレンチ内ゲート電極７ａの幅を示し、第２の幅Ｂはトレンチ外ゲート電極７ｂの幅を示している。図１中の点線で囲まれたＸ部については後述する。
【００１６】
図２は、本発明の実施の形態１にかかる炭化珪素半導体装置の構成の概略を示す上面図の一部であり、ゲート電極７の形成位置を説明するための図である。図２は、層間絶縁膜８及びソース電極９を除いた構成を示し、ソース領域４及び高濃度ベース領域３ａの上面に相当する箇所を示すことで、ゲート電極７が格子状にレイアウトされていることを示す。すなわち、トレンチ５も格子状にレイアウトされていることを示す。トレンチ５間の距離は、図２に示すように距離Ｃとして示される。
【００１７】
次に、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する。本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法は、ステップＳ１からステップＳ１５の工程を備える。図３は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ１からステップＳ６までを説明する図である。図３（ａ）は、ステップＳ１からステップＳ４までを説明し、図３（ｂ）はステップＳ５を説明し、図３（ｃ）はステップＳ６を説明する製造途中の炭化珪素半導体装置を示す。
【００１８】
まず、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法では、４Ｈのポリタイプを有するｎ型の炭化珪素基板である基板１を用意する。ステップＳ１において、基板１の一方の面上に、ＣＶＤ法により、ｎ型のエピタキシャル層を形成する。エピタキシャル層は、１×１０１５ｃｍ−３から１×１０１７ｃｍ−３程度の範囲の不純物濃度を有し、５μｍから５０μｍ程度の範囲の厚さである。
【００１９】
次に、ステップＳ２において、エピタキシャル層の上面に接する表層に、ｐ型の不純物であるアルミニウム（Ａｌ）のイオンを注入し、ベース領域３を形成する。Ａｌのイオン注入の深さは、エピタキシャル層の厚さを超えない範囲であり、０．５μｍから３μｍ程度の範囲である。注入するＡｌの不純物濃度は、エピタキシャル層のｎ型の不純物濃度より高い。そして、エピタキシャル層のうち、Ａｌイオンが注入されなかった部分であり、Ａｌイオンの注入深さよりも深い部分が、ドリフト層２ａとなる。
【００２０】
なお、ステップＳ２で形成するベース領域３は、基板１の上面に形成したｎ型のエピタキシャル層をドリフト層２ａとして、ドリフト層２ａの上面にさらにエピタキシャル成長によってｐ型のエピタキシャル層を形成してベース領域３としてもよい。この場合も、ベース領域３の不純物濃度及び厚さは、イオン注入によって形成する場合と同等とする。本発明の実施の形態１では、基板１のドリフト層２ａが形成される側を上としているので、ステップＳ１及びステップＳ２によって、ｎ型の基板１の上面にドリフト層２ａが形成され、ドリフト層２ａの上面にベース領域３が形成される。
【００２１】
次に、ステップＳ３において、ベース領域３の上面に接する表層に、ｎ型の不純物である窒素（Ｎ）のイオンを注入し、ソース領域４を形成する。Ｎイオンの注入の深さは、ベース領域３の厚さより浅くする。注入するＮの不純物濃度は、ベース領域３のｐ型の不純物濃度よりも高くし、１×１０１８ｃｍ−３から１×１０２１ｃｍ−３程度の範囲とする。以上より、図３（ａ）に示す製造途中の炭化珪素半導体装置が得られる。
【００２２】
次に、ステップＳ４において、ベース領域３及びソース領域４の一部に、Ａｌイオンを注入することにより、高濃度ベース領域３ａを形成する。Ａｌイオンの注入の深さは、ベース領域３と同じく、エピタキシャル層の厚さを超えない範囲で、０．５μｍから３μｍ程度の範囲とする。高濃度ベース領域３ａの不純物濃度は、５×１０１７ｃｍ−３から１×１０２１ｃｍ−３程度の範囲とする。以上より、図３（ａ）に示す製造途中の炭化珪素半導体装置が得られる。
【００２３】
次に、ステップＳ５において、ソース領域４及び高濃度ベース領域３ａの上面に、熱ＣＶＤ法により第１のシリコン酸化膜（ＳｉＯ２膜）を形成する。第１のシリコン酸化膜の厚さは、１μｍから２μｍ程度の範囲とする。そして、第１のシリコン酸化膜の上面に、レジスト材からなるエッチングマスクを形成し、エッチングマスクを用いて反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）処理により、第１のシリコン酸化膜をパターンニングし、開口を形成する。以上より、ソース領域４及び高濃度ベース領域３ａの上面に、マスク１２が形成され、図３（ｂ）に示す製造途中の炭化珪素半導体装置が得られる。
【００２４】
次に、ステップＳ６において、マスク１２を用いてＲＩＥ処理することにより、ソース領域４及びベース領域３を貫通するトレンチ５を形成する。これにより、図３（ｃ）に示す製造途中の炭化珪素半導体装置が得られる。図３（ｃ）において点線で示された部分は、ステップＳ６におけるＲＩＥ処理前のマスク１２の形状を示している。トレンチ５を形成するために行うＲＩＥ処理の後には、エッチングの選択比に応じてマスク１２の膜厚が減少することを示している。エッチング後のマスク１２の厚さ（残膜厚）が、少なくとも１μｍ以上となるようにステップＳ５でマスク１２は形成される。
【００２５】
図４は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ７からステップＳ１２までを説明する図である。図４（ａ）は、ステップＳ７からステップＳ９までを説明し、図４（ｂ）はステップＳ１０を説明し、図４（ｃ）はステップＳ１１を説明し、図４（ｄ）はステップＳ１２を説明する製造途中の炭化珪素半導体装置が示されている。
【００２６】
ステップＳ７において、ドリフト層２ａにイオン注入することにより、ｐ型の保護層１０を形成する。イオン注入は、マスク１２を用いて、ドリフト層２ａのうちトレンチ５の下面より下方に行う。保護層１０の厚さは、０．１μｍから１．０μｍ程度の範囲である。注入するＡｌの濃度はドリフト層２ａのｎ型不純物濃度よりも高く、１×１０１７ｃｍ−３から１×１０２１ｃｍ−３程度の範囲とする。
【００２７】
次に、ステップＳ８において、熱処理装置を用いて、ステップＳ７までの工程で注入したＡｌ及びＮのイオンを活性化させるアニール処理を行う。このアニール処理は、ランプアニールやレーザーアニール等の高速熱処理であり、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃から１９００℃程度の範囲の温度、１０秒から１０分程度の範囲の時間の条件で行う。
【００２８】
次に、ステップＳ９において、トレンチ５の側面及び下面に熱ＣＶＤ法を用いて、第２のシリコン酸化膜を形成し、ゲート絶縁膜６とする。このとき、ゲート絶縁膜６はマスク１２の上面及び開口の側面にも形成される。第２のシリコン酸化膜からなるゲート絶縁膜６は、熱酸化によりトレンチ５の側面及び下面を酸化して形成してもよい。以上により、図４（ａ）に示す製造途中の炭化珪素半導体装置が得られる。
【００２９】
次に、ステップＳ１０において、減圧ＣＶＤ法により、側面及び下面にゲート絶縁膜６が形成されたトレンチ５内、及びマスク１２の開口内にポリシリコンを堆積する。このとき、マスク１２の上面にもポリシリコンは堆積される。トレンチ５内に堆積され一点鎖線で囲まれた部分をトレンチ内ポリシリコン１７ａ、マスク１２の開口内に堆積され破線で囲まれた部分をトレンチ外ポリシリコン１７ｂとする。トレンチ内ポリシリコン１７ａとトレンチ外ポリシリコン１７ｂは、連続して堆積されている。以上により、図４（ｂ）に示す製造途中の炭化珪素半導体装置が得られる。
【００３０】
次に、ステップＳ１１において、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングし、トレンチ内ポリシリコン１７ａとトレンチ外ポリシリコン１７ｂのみにする。これにより、トレンチ５内及びマスク１２の開口内に形成されたゲート電極７が形成される。トレンチ内ポリシリコン１７ａがトレンチ内ゲート電極７ａとなり、トレンチ内ポリシリコン１７ｂがトレンチ内ゲート電極７ｂとなる。ゲート電極７のうち、トレンチ５内に形成された部分をトレンチ内ゲート電極７ａとなり、トレンチ５より上方に形成された部分をトレンチ外ゲート電極７ｂとなる。以上により、図４（ｃ）に示す製造途中の炭化珪素半導体装置が得られる。
【００３１】
次に、ステップＳ１２において、フッ酸を用いたウェットエッチングによりマスク１２を除去する。以上により、図４（ｄ）に示す製造途中の炭化珪素半導体装置が得られる。本発明の実施の形態１では、フッ酸を用いたウェットエッチングを示したが、プラズマエッチングによりマスク１２を除去することも可能である。いずれの方法を用いた場合においても、ゲート絶縁膜６がトレンチ５内に残るように、マスク１２のエッチング時間を設定する。エッチング時間が短く、ソース領域４及び高濃度ベース領域３ａの上面にマスク１２が残存しても問題ない。
【００３２】
図５は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ１３を説明する製造途中の炭化珪素半導体装置が示されている。
【００３３】
次に、ステップＳ１３において、減圧ＣＶＤ法により、製造途中の炭化珪素半導体装置の上面全体に層間絶縁膜８の材料を形成し、ゲート電極７を覆う。そして、層間絶縁膜８の材料をパターニングすることで、ソース領域４及び高濃度ベース領域３ａに達するコンタクトホール１３を形成する。以上により、図５に示す製造途中の炭化珪素半導体装置が得られる。
【００３４】
次に、ステップＳ１４において、層間絶縁膜８の上面及びコンタクトホール１３内に、Ａｌ合金等の電極材料を堆積することで、ソース電極９を形成する。すなわち、ソース領域４及び高濃度ベース領域３ａの上面にソース電極９が形成される。
【００３５】
次に、ステップＳ１５において、基板１の下面にＮｉ合金等の電極材料を堆積してドレイン電極１１を形成する。以上により、図１に示す炭化珪素半導体装置１００を得ることができる。
【００３６】
次に、本発明の実施の形態１にかかる炭化珪素半導体装置１００の動作を簡単に説明する。ゲート電極７にしきい値電圧以上の正電圧が印加されると、ゲート電極７とゲート絶縁膜６を介して対向するベース領域３の側面に、反転チャネル層が形成される。この反転チャネル層は、ソース領域４からドリフト層２ａへとキャリアとしての電子が流れる経路となる。反転チャネル層を通ってソース領域４からドリフト層２ａへ流れ込んだ電子は、ドレイン電極１１の正電圧により生じた電界に従い、基板１を通過してドレイン電極１１に到達する。その結果、炭化珪素半導体装置１００は、ドレイン電極１１からソース電極９へと電流を流すことができるようになる。この状態が、炭化珪素半導体装置１００のオン状態である。
【００３７】
一方、ゲート電極７にしきい値電圧よりも低い電圧が印加されているときは、ベース領域３に反転チャネル層が形成されない。そのため、ドレイン電極１１とソース電極９との間には電流が流れない。この状態が、炭化珪素半導体装置１００がオフ状態である。
【００３８】
従来の炭化珪素半導体装置のゲート電極は、ＣＶＤ法によりトレンチ内にポリシリコンを埋め込み、エッチバック法により余分に成膜された部分をエッチングすることによって形成される。そのため、従来の炭化珪素半導体装置のゲート電極は、トレンチ内のみに埋め込まれている。
【００３９】
本発明の実施の形態１にかかる炭化珪素半導体装置１００は、従来の炭化珪素半導体装置に比べて、炭化珪素半導体装置の面積を拡大することなく、ゲート電極７の抵抗を低下させている。本発明にかかる炭化珪素半導体装置１００のゲート電極７は、上面がソース領域４の上面より上方に位置し、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上になっている。すなわち、ゲート電極７の第２の幅Ｂは、第１の幅Ａ以下である。ゲート電極７は、上方に断面積を拡大しているので、炭化珪素半導体装置の面積を拡大せずに、ゲート電極の抵抗を低下させることができている。
【００４０】
ここで例えば、炭化珪素半導体装置のゲート電極７の断面積を広くするために、ゲート電極７の上面をソース領域４の上面より上方に位置させ、第２の幅Ｂを第１の幅Ａより大きくした場合を考える。このとき、ゲート電極７はソース領域４の上にも形成されることとなる。ソース領域４及び高濃度ベース領域３ａの上面は、ソース電極９を接続するため、隣り合うトレンチ５間の距離Ｃ（図２に図示）をある程度確保する必要がある。そのため、第２の幅Ｂが第１の幅Ａよりも大きい場合、第１の幅Ａと第２の幅Ｂの差分、炭化珪素半導体装置の面積を拡大しなければならない。
【００４１】
一方、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、ゲート電極７の上面をソース領域４の上面より上方に位置させることによりゲート電極７の断面積を広くして、ゲート電極７の抵抗を低くすることができ、第２の幅Ｂを第１の幅Ａ以下とすることで、隣り合うトレンチ５間の距離Ｃを変えずに、すなわち炭化珪素半導体装置の面積を拡大させずに、ゲート電極７の低抵抗化を実現することができる。
【００４２】
また、炭化珪素半導体装置のゲート電極７の断面積を広くするために、第２の幅Ｂを第１の幅Ａより大きくした場合、ゲート電極７はソース領域４の上にも形成されるため、ゲート絶縁膜６を介してトレンチ５の上方の角（図１のＸ部）を覆うようにゲート電極７は形成されることとなる。このとき、トレンチの上方の角のゲート絶縁膜６にはゲート・ソース間の電位差により電界が印加されるが、トレンチの上方の角はその形状上、電界が集中するために、ゲート絶縁膜６が破壊されやすくなる。したがって、第２の幅Ｂを第１の幅Ａより大きくすると、炭化珪素半導体装置の面積が拡大するだけでなく、炭化珪素半導体装置の信頼性が低下するという問題もある。
【００４３】
一般的に、ＳｉＣを基材とする半導体層（ドリフト層２ａ、ベース領域３、ソース領域４）に接するように形成されたゲート絶縁膜６の信頼性は、Ｓｉを基材とする半導体層に形成されたゲート絶縁膜６よりも低いため、ゲート絶縁膜６は破壊されやすい状況にある。そのため、少しの電界集中でもゲート絶縁膜６の信頼性は大幅に低下するので、トレンチ５の上方の角を覆うようにゲート電極７を形成する場合に比べて電界が集中することを抑制し、ゲート絶縁膜６の信頼性を保つ必要がある。
【００４４】
次に例えば、炭化珪素半導体装置のゲート電極７の断面積を広くするために、トレンチ５をドリフト層２ａの下面に向かって深く形成し、ゲート電極７の下面を従来の炭化珪半導体装置に比べて下方に位置させることを考える。ゲート電極７がドレイン電極１１に近付くため、トレンチ５の下面のゲート絶縁膜６に印加される電界が高くなる。トレンチ５の下面のゲート絶縁膜６に印加される電界が高くなると、ゲート絶縁膜６は破壊されやすくなる。
【００４５】
一方、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、ゲート電極７の上面を従来の炭化珪素半導体装置に比べて上方に位置させることで、ゲート電極７の断面積を広くしている。ゲート電極７の下面の位置はそのままで、トレンチ５の下面のゲート絶縁膜６に印加される電界を高くすることなく、ゲート電極７の抵抗を低くすることができる。
【００４６】
以上より、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、ゲート電極７の上面をソース領域４の上面より上方に位置させ、ソース領域４に挟まれた位置における第１の幅Ａを、ソース領域４の上面より上方における第２の幅Ｂ以上とすることで、炭化珪素半導体装置の面積を拡大することなく、ゲート電極の抵抗を低下させている。
【００４７】
また、炭化珪素半導体装置のオンとオフの状態を切り替えるスイッチング動作の速さは、ゲート電極７の電圧の立ち上がり立ち下がりの速さに依存する。ここで炭化珪素半導体装置のスイッチング動作は、ゲート電極７の抵抗とゲート電極７に付随する浮遊容量との積が小さいほど速い。すなわち、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、炭化珪素半導体装置の面積を拡大することなく、ゲート電極の抵抗を低下させているので、従来の炭化珪素半導体装置よりもスイッチング動作を速くすることができている。
【００４８】
本発明の実施の形態１では、ゲート電極７の第２の幅Ｂは第１の幅Ａ以下であるとしたが、第１の幅Ａと第２の幅Ｂの関係は、第１の幅Ａと第２の幅Ｂが同じであることが好ましい。ここで、±０．０８μｍの差は、同じに含まれるものとする。第１のシリコン酸化膜に開口を形成する工程における第１のシリコン酸化膜のエッチングのされ方と、トレンチ５を形成する工程におけるソース領域４及びベース領域３の材料のエッチングのされ方とに違いがあるためである。第１の幅Ａと第２の幅Ｂが同じであれば、炭化珪素半導体装置の面積を拡大することなく、ゲート電極７の断面積を最大限広くすることができる。すなわち、炭化珪素半導体装置の面積を拡大することなく、ゲート電極７の抵抗を最も低くすることができる。
【００４９】
ステップＳ５においてマスク１２を１μｍから２μｍ程度の範囲で形成しているので、ゲート電極７のうちトレンチ外ゲート電極７ｂは、１μｍから２μｍ程度の範囲の厚さを有する。ステップＳ６におけるエッチング後のマスク１２は、厚さが減る場合があるが、ステップＳ６におけるエッチング後のマスク１２の厚さが少なくとも１μｍ以上となるようにマスク１２は形成される。したがって、トレンチ外ゲート電極７ｂは、少なくとも１μｍ以上の厚さを有し、３０ｎｍから９０ｎｍ程度の範囲の厚さで形成されるゲート絶縁膜６よりも厚い。ゲート電極７の上面は、ソース領域４の上面より少なくとも１μｍ程度上方に位置する。
【００５０】
本発明の実施の形態１のステップＳ１１では、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングしたが、トレンチ５の上部にさらにエッチングマスクを形成し、トレンチ内ポリシリコン１７ａとトレンチ外ポリシリコン１７ｂのみが残るようにパターンニングしてもよい。このとき、トレンチ外ポリシリコン１７ｂは、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングした場合よりも、マスク１２の上面に堆積されたポリシリコンの厚さ分、上方に延長される。したがって、パターンニングを行った場合は、エッチバック法を用いた場合よりも、ゲート電極７の断面積を上方にさらに拡大しているので、ゲート電極７の抵抗をより低くすることができる。
【００５１】
さらに、パターンニングを行った場合は、マスク１２の上面に堆積されたポリシリコンだけでなく、トレンチ外ポリシリコン１７ｂの上部も少しサイドエッチングされてしまう。そのため、トレンチ外ゲート電極７ｂの第２の幅Ｂは、上方へ向かって連続的に狭くなることになり、層間絶縁膜８及びソース電極９のカバレッジ性を良くすることができる。また、マスク１２の上面に堆積されたポリシリコンをエッチングするためのマスクの幅を、マスク１２の開口の幅以下とすることでも、トレンチ外ポリシリコン１７ｂのうちマスク１２の上面以上の高さに位置するポリシリコンの幅を、必ずマスク１２の開口内に堆積されたポリシリコンの幅以下とすることができる。
【００５２】
また、本発明の実施の形態１では、ステップＳ１２においてマスク１２を除去したが、除去しなくてもよい。除去しない場合、ゲート電極７の上面を覆うように第３のシリコン酸化膜を形成し、コンタクトホール１３を形成するパターンニングを行い、パターンニングを行ったマスク１２と第３のシリコン酸化膜を合わせて層間絶縁膜８とする。層間絶縁膜８の平坦性が、ステップＳ１２においてマスク１２を除去してから層間絶縁膜８を形成した場合よりも向上するので、ソース電極９のカバレッジ性が向上する。
【００５３】
また、本発明の実施の形態１では、図２に示すように、ゲート電極７を格子状に形成し、格子点に相当する位置にもゲート電極７を形成している。したがって、本発明の実施の形態１にかかる炭化珪素半導体装置１００は、格子点に相当する位置にゲート電極７を形成しない場合よりも、単位面積あたりのゲート幅を大きくすることができているので、ゲート電極の抵抗を低くすることができている。しかしながら本発明の実施の形態１では、ゲート電極７を上から見てくし型状に形成してもよい。
【００５４】
本発明の実施の形態１では、ワイドバンドギャップ半導体の１つであるＳｉＣを用いて形成した炭化珪素半導体装置について説明した。しかしながら本発明の実施の形態１は、例えば窒化ガリウム、ダイヤモンド等他のワイドバンドギャップ半導体を用いた半導体装置に対して応用することも可能である。
【００５５】
実施の形態２．
本発明の実施の形態２では、本発明の実施の形態１と相違する部分について説明し、同一又は対応する部分についての説明は省略する。本発明の実施の形態２にかかる炭化珪素半導体装置１００は、ゲート電極７が上部に金属シリサイド層１５ｂを備えている点が本発明の実施の形態１と異なる。
【００５６】
図６は、本発明の実施の形態２にかかる炭化珪素半導体装置１００の構成を示す断面図である。本発明の実施の形態２にかかる炭化珪素半導体装置１００は、ゲート電極７が、ポリシリコンを主材料とする第１の層１５ａと、第１の層１５ａの上方に位置し、金属を含む第２の層としての金属シリサイド層１５ｂとを備えている。ゲート電極７は、上面がソース領域４の上面より上方に位置し、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上である。
【００５７】
金属シリサイド層１５ｂの下面は、ソース領域４の下面以上の高さに位置する。好ましくは、金属シリサイド層１５ｂの下面は、ソース領域４の上面より上方の高さに位置することである。他の構成は本発明の実施の形態１と同じであり、説明を省略する。
【００５８】
次に、本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法を説明する。本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のステップＳ１１とステップＳ１２との間に、後述するステップＳ２１からステップＳ２３を備えている。その他の工程は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法と同じであるため、説明は省略する。
【００５９】
図７は、本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ２１からステップＳ２３までを説明する図である。図７（ａ）は、ステップＳ２１を説明し、図７（ｂ）はステップＳ２２を説明し、図７（ｃ）はステップＳ２３を説明する製造途中の炭化珪素半導体装置を示す。
【００６０】
本発明の実施の形態２にかかる炭化珪素半導体装置１００の製造方法では、ステップＳ１１の次に、ステップＳ２１において、トレンチ外ポリシリコン１７ｂの上面及びマスク１２の上面上のゲート絶縁膜６の上面に、金属膜１４を形成する。金属膜１４は、トレンチ外ポリシリコン１７ｂと反応することで金属シリサイド化する材料を使用する。本発明の実施の形態２では、コバルト（Ｃｏ）をスパッタリング法により７０ｎｍ堆積させた。金属膜１４は、シリサイド化する金属であればよく、Ｃｏの他にタングステン（Ｗ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐｔ）等でもよい。以上により、図７（ａ）に示す製造途中の炭化珪素半導体装置を得ることができる。
【００６１】
次に、ステップＳ２２において、熱処理により金属膜１４とトレンチ外ポリシリコン１７ｂとを反応させる。これにより、トレンチ外ポリシリコン１７ｂの上部に金属シリサイド層１５ｂが形成される。以上により、図７（ｂ）に示す製造途中の炭化珪素半導体装置を得ることができる。シリサイド化反応が生じるのは、金属膜１４とトレンチ外ポリシリコン１７ｂとが接している部分に限定され、マスク１２の上面上のゲート絶縁膜６の上面に形成された金属膜１４は熱処理を加えてシリサイド化しない。図７（ｂ）においては、金属膜１４のうち熱処理を加えてもシリサイド化しなかった部分を金属膜１４ａとして示した。
【００６２】
本発明の実施の形態２では、７２５℃で１２０秒間のランプアニールによりニ珪化コバルト（ＣｏＳｉ２）からなる金属シリサイド層１５ｂを形成した。ここで形成される金属シリサイド層１５ｂの厚さは２５０ｎｍであり、金属シリサイド層１５ｂの下面は、ソース領域４の上面以上の高さに位置する。
【００６３】
次に、ステップＳ２３において、金属膜１４ａをウェットエッチングにより除去する。以上により、図７（ｃ）に示す製造途中の炭化珪素半導体装置を得ることができる。本発明の実施の形態２では、トレンチ外ポリシリコン１７ｂのシリサイド化しなかった部分と、トレンチ内ポリシリコン１７ａとが第１の層１５ａとなり、金属シリサイド層１５ｂが第２の層となる。本発明の実施の形態２では、濃硫酸と濃硝酸とを体積比３：１で混合した混酸を使用して金属膜１４ａをウェットエッチングした。金属シリサイド層１５ｂ及びマスク１２の上面上のゲート絶縁膜６は、混酸とは反応しないため、ステップＳ２３の工程終了後も残る。ステップＳ２３以降は、本発明の実施の形態１のスッテプＳ１２以降と同様の工程を行う。
【００６４】
本発明の実施の形態２にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００と同様に、ゲート電極７の上面をソース領域４の上面より上方に位置させ、ソース領域４に挟まれた位置における第１の幅Ａを、ソース領域４の上面より上方における第２の幅Ｂ以上としているので、本発明の実施の形態１と同様の効果を得ることができる。
【００６５】
また、本発明の実施の形態２にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００よりもさらにゲート電極７の抵抗を低くできる。ゲート電極７は、金属シリサイド層１５ｂを備えているので、ゲート電極７の一部に電気伝導率の高い金属が含まれているからである。
【００６６】
ここで、金属シリサイド層１５ｂの下面がソース領域４の下面より低い高さに位置する場合を考える。このとき、ベース領域３の反転チャネル層が形成される箇所は、金属シリサイド層１５ｂとゲート絶縁膜６を介して対向することになる。ベース領域３の反転チャネル層が形成される高さに、ポリシリコンを主材料とする第１の層１５ａではなく金属シリサイド層１５ｂが形成されると、第１の層１５ａが形成されていた場合よりも、炭化珪素半導体装置のしきい値電圧が高くなる。ベース領域３を形成しているＳｉＣと、金属シリサイド層１５ｂを形成しているＳｉと金属の化合物（本発明の実施の形態２ではＣｏＳｉ２）との仕事関数の差が大きいためである。
【００６７】
そのため、本発明の実施の形態２では、金属シリサイド層１５ｂの下面をソース領域４の下面以上の高さに位置させている。さらに好ましくは、金属シリサイド層１５ｂの下面は、ソース領域４の上面より上方に位置することである。ドリフト層２ａ、ベース領域３、ソース領域４等を形成するときの製造上の誤差により、炭化珪素半導体装置１００内でソース領域４の下面の位置にばらつきが生じる。そのため、ベース領域３の反転チャネル層が形成される高さに、金属シリサイド層１５ｂを確実に形成しないために、金属シリサイド層１５ｂの下面は、ソース領域４の上面より上方に位置させることが好ましい。
【００６８】
また、金属シリサイド層１５ｂの下面をソース領域４の上面より上方に位置させれば、金属シリサイド層１５ｂに含まれる金属原子がゲート絶縁膜６に拡散して、ゲート絶縁膜６が破壊するのを防ぐことができる。一般的に、ＳｉＣを基材とする半導体層に形成されたゲート絶縁膜６の信頼性は、Ｓｉを基材とする半導体層に形成されたゲート絶縁膜６よりも低いため、ゲート絶縁膜６は破壊されやすい状況にある。そのため、少しの金属原子の拡散でもゲート絶縁膜６は破壊されてしまうので、金属シリサイド層１５ｂの下面をソース領域４の上面以上の高さに位置させることが好ましい。
【００６９】
実施の形態３．
本発明の実施の形態３では、本発明の実施の形態１と相違する部分について説明し、同一又は対応する部分についての説明は省略する。本発明の実施の形態３にかかる炭化珪素半導体装置１００は、ゲート電極７が上部に金属層１６ａを備えている点が本発明の実施の形態１と異なる。
【００７０】
図８は、本発明の実施の形態３にかかる炭化珪素半導体装置１００の構成を示す断面図である。本発明の実施の形態２にかかる炭化珪素半導体装置１００は、ゲート電極７が、ポリシリコンを主材料とする第１の層１５ａと、第１の層１５ａの上方に位置し、金属を含む第２の層とを備えている。ゲート電極７は、上面がソース領域４の上面より上方に位置し、ソース領域４に挟まれた位置における第１の幅Ａが、ソース領域４の上面より上方における第２の幅Ｂ以上である。
【００７１】
第２の層は、バリア層１６ａと金属層１６ｂとを有する。第２の層１８ｂの下面は、ソース領域４の下面以上の高さに位置する。バリア層１６ａは金属層１６ｂと第１の層１８ａとの間に形成されるので、バリア層１６ａの下面が、ソース領域４の下面以上の高さに位置する。好ましくは、バリア層１６ａの下面が、ソース領域４の上面より上方に位置することである。他の構成は本発明の実施の形態１と同じであり、説明を省略する。
【００７２】
次に、本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法を説明する。本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法のステップＳ１１とステップＳ１２との間に、後述するステップＳ３１からステップＳ３３を備え、ステップＳ１１におけるエッチング時間が本発明の実施の形態１よりも長い。その他の工程は、本発明の実施の形態１にかかる炭化珪素半導体装置１００の製造方法と同じであるため、説明は省略する。
【００７３】
図９は、本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法を説明する図であり、本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法のうち、ステップＳ３１及びステップＳ３２までを説明する図である。図９（ａ）は、ステップＳ１１の終了後を説明し、図９（ｂ）はステップＳ３１を説明し、図９（ｃ）はステップＳ３２を説明する製造途中の炭化珪素半導体装置を示す。
【００７４】
本発明の実施の形態３にかかる炭化珪素半導体装置１００の製造方法では、ステップＳ１１において、エッチバック法によりマスク１２の上面に堆積されたポリシリコンをエッチングする際に、マスク１２の上面に堆積されたポリシリコンが除去されて以降もエッチングを所定時間継続する。これにより、トレンチ外ポリシリコン１７ｂの上部がマスク１２の開口内に落ち込んだ状態にすることができる。また、このとき、トレンチ外ポリシリコン１７ｂの上面がソース領域４の上面より上方に位置するようにする。
【００７５】
以上により、図９（ａ）に示す製造途中の炭化珪素半導体装置を得ることができる。本発明の実施の形態３では、誘導結合型のＲＩＥ法により、トレンチ外ポリシリコン１７ｂの上面がソース領域４の上面よりも５００ｎｍ上方に位置するところまで、エッチングを実施した。
【００７６】
次に、ステップＳ３１において、第１の層１５ａの上面及びマスク１２の上面上のゲート絶縁膜６の上面に、バリア層１６ａの材料及び金属層１６ｂの材料を形成する。金属層１６ｂの材料は、トレンチ外ポリシリコン１７ｂに接する箇所がないよう、トレンチ外ポリシリコン１７ｂと金属層１６ｂとの反応のバリアとなるバリア層１６ａの材料を形成した後に形成する。本発明の実施の形態３では、スパッタリング法により、バリア層１８の材料としてタングステンナイトライド（ＷＮ）を２ｎｍ、金属層１６ｂの材料としてタングステン（Ｗ）を３００ｎｍ形成した。以上により、図９（ｂ）に示す製造途中の炭化珪素半導体装置を得ることができる。
【００７７】
金属層１６ｂの材料としては、他の金属を選択することが可能であるが、ステップＳ１３において層間絶縁膜８を形成する温度で変質せず、かつ層間絶縁膜８のウェットエッチングに耐性のある材料から選択する必要がある。層間絶縁膜８をＣＶＤ法で形成するために、金属層１６ｂの材料はＷ、Ｍｏ、Ｔａ、Ｔｉ等が適切であり、バリア層１６ａの材料はＷ、Ｍｏ、Ｔａ、Ｔｉの窒化物を使用することが望ましい。
【００７８】
次に、ステップＳ３２において、金属層１６ｂの材料をエッチバック法によりエッチングし、マスク１２の上面上のゲート絶縁膜６の上面に形成されたバリア層１６ａの材料及び金属層１６ｂの材料を除去する。以上により、図９（ｃ）に示す製造途中の炭化珪素半導体装置を得ることができる。本発明の実施の形態３では、上部がマスク１２の開口内に落ち込んだトレンチ外ポリシリコン１７ｂと、トレンチ内ポリシリコン１７ａとが第１の層１５ａとなる。ステップＳ２３以降は、本発明の実施の形態１のスッテプＳ１２以降と同様の工程を行う。
【００７９】
本発明の実施の形態３にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００と同様に、ゲート電極７の上面をソース領域４の上面より上方に位置させ、ソース領域４に挟まれた位置における第１の幅Ａを、ソース領域４の上面より上方における第２の幅Ｂ以上としているので、本発明の実施の形態１と同様の効果を得ることができる。
【００８０】
また、本発明の実施の形態３にかかる炭化珪素半導体装置１００は、本発明の実施の形態１にかかる炭化珪素半導体装置１００よりもさらにゲート電極の抵抗を低くできる。ゲート電極７は、金属層１６ｂを備えているので、ゲート電極７の一部に電気伝導率の高い金属が含まれているからである。また、本発明の実施の形態３にかかる炭化珪素半導体装置１００は、本発明の実施の形態２にかかる炭化珪素半導体装置１００よりもさらにゲート電極の抵抗を低くできる。本発明の実施の形態３にかかる炭化珪素半導体装置１００のゲート電極７に含まれる電気伝導率の高い金属の割合は、本発明の実施の形態２にかかる炭化珪素半導体装置１００のゲート電極７よりも高いからである。
【００８１】
ここで、バリア層１６ａの下面がソース領域４の下面より低い高さに位置する場合を考える。このとき、ベース領域３の反転チャネル層が形成される箇所と、バリア層１６ａ及び金属層１６ｂがゲート絶縁膜６を介して対向することになる。ベース領域３の反転チャネル層が形成される高さに、ゲート絶縁膜６を介してポリシリコンを主材料とする第１の層１５ａではなくバリア層１６ａ及び金属層１６ｂが形成されると、第１の層１５ａが形成されていた場合よりも、炭化珪素半導体装置のしきい値電圧が高くなる。ベース領域３を形成しているＳｉＣと、バリア層１６ａ及び金属層１６ｂを形成している金属（本発明の実施の形態３ではＷ）との仕事関数の差が大きいためである。
【００８２】
そのため、本発明の実施の形態３では、バリア層１６ａの下面をソース領域４の下面以上の高さに位置させている。さらに好ましくは、バリア層１６ａの下面は、ソース領域４の上面より上方に位置することである。ドリフト層２ａ、ベース領域３、ソース領域４等を形成するときの製造上の誤差により、炭化珪素半導体装置１００内でソース領域４の下面の位置にばらつきが生じる。そのため、ベース領域３の反転チャネル層が形成される高さに、ゲート絶縁膜６を介してバリア層１６ａ及び金属層１６ｂを確実に形成しないために、バリア層１６ａの下面は、ソース領域４の上面より上方に位置させることが好ましい。
【００８３】
また、バリア層１６ａの下面をソース領域４の上面より上方に位置させれば、バリア層１６ａ及び金属層１６ｂに含まれる金属原子がゲート絶縁膜６に拡散して、ゲート絶縁膜６を破壊するのを防ぐことができる。一般的に、ＳｉＣを基材とする半導体層に形成されたゲート絶縁膜の信頼性は、Ｓｉを基材とする半導体層に形成されたゲート絶縁膜よりも低いため、ゲート絶縁膜６は破壊されやすい状況にある。そのため、少しの金属原子の拡散でもゲート絶縁膜６は破壊されてしまうので、バリア層１６ａの下面をソース領域４の上面以上の高さに位置させることが好ましい。
【００８４】
なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせること、各実施の形態を適宜、変形、省略することが可能である。各実施の形態において例示された各構成要素の寸法、材質、形状、それらの相対配置などは、本発明が適用される装置の構成や各種条件により適宜変更されるものであり、本発明はそれらの例示に限定されるものではない。また、各図における各構成要素の寸法は、実際の寸法と異なる場合がある。
【符号の説明】
【００８５】
１  基板、２ａ  ドリフト層、３  ベース領域、３ａ  高濃度ベース領域、４  ソース領域、５  トレンチ、６  ゲート絶縁膜、７  ゲート電極、７ａ  トレンチ内ゲート電極、７ｂ  トレンチ外ゲート電極、８  層間絶縁膜、９  ソース電極、１０  保護層、１１  ドレイン電極、１２  マスク、１４，１４ａ  金属膜、１５ａ  第１の層、１５ｂ  金属シリサイド層、１６ａ  バリア層、１６ｂ  金属層、１７ａ  トレンチ内ポリシリコン、１７ｂ  トレンチ外ポリシリコン、１００  炭化珪素半導体装置。
【図１】
2016207671.tif 000003
【図２】
2016207671.tif 000004
【図３】
2016207671.tif 000005
【図４】
2016207671.tif 000006
【図５】
2016207671.tif 000007
【図６】
2016207671.tif 000008
【図７】
2016207671.tif 000009
【図８】
2016207671.tif 000010
【図９】
2016207671.tif 000011