(57)【要約】      （修正有）【課題】ゲート電極上の保護膜に起因する寄生容量を低減可能な半導体装置の提供。【解決手段】ＭＩＭキャパシタを有する第１領域Ｒ１と、電界効果トランジスタを有する第２領域Ｒ２と、を有する半導体装置であって、半導体積層体１０１と、第１領域Ｒ１に設けられた下部電極１２１と、第１領域Ｒ１に設けられた絶縁膜１２２と、第２領域Ｒ２に設けられたソース電極１０７と、ドレイン電極１０５と、ゲート電極１０６と、第２領域内のソース電極１０７、ドレイン電極１０５又はゲート電極１０６が設けられていない部分に設けられた第１保護膜１０２と、絶縁膜の表面上に設けられた第２保護膜１１２と、下部電極の上方に設けられた上部電極１２３と、上部電極１２３の表面上に設けられた第３保護膜１４１と、を備える。ゲート電極上１０６の第２保護膜１１２の膜厚と第３保護膜１４１の膜厚との和は、絶縁膜１２２と第２保護膜１１２の膜厚との和よりも小さい。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＭＩＭキャパシタを有する第１領域と、前記第１領域に隣接し電界効果トランジスタを有する第２領域と、を有する半導体装置であって、
基板上に半導体が積層された半導体積層体と、
前記第１領域の前記半導体積層体の一部の上面上に設けられた下部電極と、
前記第１領域の前記下部電極の表面上に設けられた絶縁膜と、
前記第２領域の前記半導体積層体上に設けられたソース電極と、
前記第２領域の前記半導体積層体上に設けられたドレイン電極と、
前記第２領域の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記第１領域内の前記半導体積層体の上面の前記下部電極が設けられていない少なくとも一部の領域、及び前記第２領域内の前記ソース電極、前記ドレイン電極又は前記ゲート電極が設けられていない部分に設けられた第１保護膜と、
前記絶縁膜の表面上、前記第１保護膜の上面上、前記ソース電極の表面上、前記ゲート電極の表面上及び前記ドレイン電極の表面上に設けられた第２保護膜と、
前記下部電極の上方の前記第２保護膜の上面上に設けられた上部電極と、
前記上部電極の表面上及び前記第２保護膜の表面上に設けられた第３保護膜と、
を備え、
前記半導体の前記第２領域には、電子供給層及びチャネル層を含み、
前記ゲート電極上の前記第２保護膜の膜厚と前記第３保護膜の膜厚との和は、前記下部電極及び前記上部電極との間の、前記絶縁膜の膜厚と前記第２保護膜の膜厚との和よりも小さい半導体装置。
【請求項２】
前記基板上の前記第１領域と前記第２領域との間に設けられた分離領域をさらに備えた請求項１記載の半導体装置。
【請求項３】
前記分離領域は、イオンの注入により形成された請求項２記載の半導体装置。
【請求項４】
前記基板と前記半導体との間に設けられたバッファ層をさらに備えた請求項１記載の半導体装置。
【請求項５】
前記第１保護膜、前記第２保護膜又は前記第３保護膜のうち少なくとも一つは、シリコン窒化物を含む請求項１記載の半導体装置。
【請求項６】
前記絶縁膜の膜厚と前記第２保護膜の膜厚との合計の膜厚は、２０００オングストローム以下である請求項１記載の半導体装置。
【請求項７】
前記第２保護膜の膜厚と前記第３保護膜の膜厚との合計の膜厚は、５００オングストローム以下である請求項１記載の半導体装置。
【請求項８】
前記下部電極は、前記第１領域の前記半導体積層体の上面の内、前記第１保護膜に覆われていない領域の上に設けられた請求項１記載の半導体装置。
【請求項９】
前記第１保護膜は、前記第１領域の前記半導体積層体の表面を覆い、前記下部電極は前記第１保護膜上に設けられた請求項１記載の半導体装置。
【請求項１０】
ＭＩＭキャパシタを有する第１領域と、前記第１領域に隣接し電界効果トランジスタを有する第２領域と、を有する半導体装置であって、
基板上に半導体が積層された半導体積層体と、
前記第１領域の前記半導体積層体の上方に設けられた下部電極と、
前記第１領域の前記下部電極の表面上に設けられた絶縁膜と、
前記第２領域の前記半導体積層体上に設けられたソース電極と、
前記第２領域の前記半導体積層体上に設けられたドレイン電極と、
前記第２領域の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、
前記第１領域内の前記半導体積層体の上面の少なくとも一部の領域、及び前記第２領域内の前記ソース電極、前記ドレイン電極又は前記ゲート電極が設けられていない部分に設けられた第１保護膜と、
前記下部電極の上方の前記絶縁膜の上面上に設けられた上部電極と、
前記上部電極の表面上、前記絶縁膜の表面上、前記第１保護膜の上面上、前記ソース電極の表面上、前記ゲート電極の表面上及び前記ドレイン電極の表面上に設けられた第２保護膜と、
を備え、
前記半導体の前記第２領域には、少なくとも電子供給層及びチャネル層を含み、
前記ゲート電極上の前記第２保護膜の膜厚は、前記下部電極及び前記上部電極との間の前記絶縁膜の膜厚よりも小さい半導体装置。
【請求項１１】
前記下部電極は、前記第１領域の前記半導体積層体の上面の内、前記第１保護膜に覆われていない領域の上に設けられた請求項１０記載の半導体装置。
【請求項１２】
前記第１保護膜は、前記第１領域の前記半導体積層体の表面を覆い、前記下部電極は前記第１保護膜上に設けられた請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＨＥＭＴ(High Electron Mobility Transistor)やＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)を含むＦＥＴ及びＭＩＭ（Metal Insulator Metal）キャパシタを有するＭＭＩＣ増幅器を用いることにより、レーダー装置やマイクロ波通信機器を小型化することができる。
ＭＩＭキャパシタとＨＥＭＴとを同一基板上に形成したＭＭＩＣ増幅器等の半導体装置においては、ＭＩＭキャパシタの絶縁膜を所望の膜厚とすると共に、ＨＥＭＴのゲート保護膜を薄くし、寄生容量を低減することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１２９６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ゲート電極上の保護膜に起因する寄生容量を低減可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、ＭＩＭキャパシタを有する第１領域と、前記第１領域に隣接し電界効果トランジスタを有する第２領域と、を有する半導体装置であって、基板上に半導体が積層された半導体積層体と、前記第１領域の前記半導体積層体の一部の上面上に設けられた下部電極と、前記第１領域の前記下部電極の表面上に設けられた絶縁膜と、前記第２領域の前記半導体積層体上に設けられたソース電極と、前記第２領域の前記半導体積層体上に設けられたドレイン電極と、前記第２領域の前記ソース電極と前記ドレイン電極との間に設けられたゲート電極と、前記第１領域内の前記半導体積層体の上面の前記下部電極が設けられていない少なくとも一部の領域、及び前記第２領域内の前記ソース電極、前記ドレイン電極又は前記ゲート電極が設けられていない部分に設けられた第１保護膜と、前記絶縁膜の表面上、前記第１保護膜の上面上、前記ソース電極の表面上、前記ゲート電極の表面上及び前記ドレイン電極の表面上に設けられた第２保護膜と、前記下部電極の上方の前記第２保護膜の上面上に設けられた上部電極と、前記上部電極の表面上及び前記第２保護膜の表面上に設けられた第３保護膜と、を備えた半導体装置が提供される。前記半導体の前記第２領域には、電子供給層及びチャネル層を含み、前記ゲート電極上の前記第２保護膜の膜厚と前記第３保護膜の膜厚との和は、前記下部電極及び前記上部電極との間の、前記絶縁膜の膜厚と前記第２保護膜の膜厚との和よりも小さい。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の平面図である。
【図２】（а）は、図１のА―А線に沿った模式断面図である。（ｂ）は、ゲート電極近傍の寄生容量を説明する回路図である。
【図３】（а）は、第１の実施形態に係る半導体装置の製造方法の内、半導体積層体の形成までを説明する模式断面図である。（ｂ）は、第１の実施形態に係る半導体装置の製造方法の内、分離領域の形成を説明する模式断面図である。（ｃ）は、第１の実施形態に係る半導体装置の製造方法の内、絶縁膜の形成を説明する模式断面図である。（ｄ）は、第１の実施形態に係る半導体装置の製造方法の内、第１保護膜の形成を説明する模式断面図である。
【図４】（а）は、第１の実施形態に係る半導体装置の製造方法の内、オーミック電極の形成を説明する模式断面図である。（ｂ）は、第１の実施形態に係る半導体装置の製造方法の内、ゲート電極の形成を説明する模式断面図である。（ｃ）は、第１の実施形態に係る半導体装置の製造方法の内、下部電極及びパッド電極の形成を説明する模式断面図である。
【図５】（а）は、第１の実施形態に係る半導体装置の製造方法の内、絶縁膜の形成を説明する模式断面図である。（ｂ）は、第１の実施形態に係る半導体装置の製造方法の内、絶縁膜の形成を説明する模式断面図である。（ｃ）は、第１の実施形態に係る半導体装置の製造方法の内、第２保護膜の形成を説明する模式断面図である。
【図６】（а）は、第１の実施形態に係る半導体装置の製造方法の内、上部電極の形成を説明する模式断面図である。（ｂ）は、第１の実施形態に係る半導体装置の製造方法の内、第３保護膜の形成を説明する模式断面図である。
【図７】比較例に係る半導体装置を説明する模式断面図である。
【図８】第２の実施形態に係る半導体装置を説明する断面図である。
【図９】（а）は、第２の実施形態に係る半導体装置の製造方法の内、上部電極の形成を説明する模式断面図である。（ｂ）は、第２の実施形態に係る半導体装置の製造方法の内、第２保護膜の形成を説明する模式断面図である。
【図１０】第３の実施形態に係る半導体装置を説明する断面図である。
【図１１】第３の実施形態に係る半導体装置の製造方法の内、第１保護膜の形成を説明する模式断面図である。
【図１２】第４の実施形態に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
図１は、本実施形態に係る半導体装置の平面図である。
本実施形態に係る半導体装置は、同一基板上にＭＩＭキャパシタ及びＨＥＭＴを形成している。
【０００８】
先ず、本実施形態に係る半導体装置１００の構成について説明する。
図１に示すように、本実施形態に係る半導体装置１００は、基板１０１上に設けれたＨＥＭＴ１１０を有する。ＨＥＭＴ１１０は、フィンガー形状のソース電極１０７と、フィンガー形状のドレイン電極１０５と、ソース電極１０７とドレイン電極１０５との間のゲート電極１０６と、を有する。さらに、半導体装置１００は、基板１０１上に設けられたＭＩＭキャパシタ１０４を有する。ＭＩＭキャパシタ１０４とＨＥＭＴ１１０との間には、分離領域１０３が設けられている。
【０００９】
図２（а）は、図１のА―А線に沿った模式断面図である。
図２に示すように、本実施形態に係る半導体装置１００は、ＭＩＭキャパシタ領域Ｒ１と、ＨＥＭＴ１１０の一部であるＨＥＭＴ領域Ｒ２と、を有する。
【００１０】
半導体装置１００の最下層には、ＭＩＭキャパシタ領域Ｒ１及びＨＥＭＴ領域Ｒ２の全面に渡って半導体積層体１０１が設けられている。半導体積層体１０１は、基板１０１а、バッファ層１０１ｅ、チャネル層１０１ｂ及び電子供給層１０１ｃがこの順に積層されて形成されている。
バッファ層１０１ｅは、例えば、窒化ガリウム（ＧａＮ）を含む半導体である。チャネル層１０１ｂは、例えば、窒化ガリウムを含む半導体である。電子供給層１０１ｃは、例えば、チャネル層１０１ｂとヘテロ接合を構成し、例えば、Ａｌ０．２Ｇａ０．８Ｎを含む半導体である。
【００１１】
電子供給層１０１ｃからチャネル層１０１ｂへ移動した電子は、チャネル層１０１ｂ上に２次元電子ガス層（２ＤＥＧ：two-dimensional electron gas）１０１ｄを形成し、高移動度かつ高密度の電子ガスとなる。
ＭＩＭキャパシタ領域Ｒ１とＨＥＭＴ領域Ｒ２周辺のバッファ層１０１ｅ、チャネル層１０１ｂ及び電子供給層１０１ｃは、イオン注入などにより高抵抗化された分離領域１０３が設けられている。これにより、ＨＥＭＴ領域Ｒ２において、電子供給層１０１ｃからチャネル層１０１ｂへ移動した電子が、ＭＩＭキャパシタなどの他の回路要素に漏れることを抑制することができる。
【００１２】
ＭＩＭキャパシタ領域Ｒ１内においては、半導体積層体１０１の一部の上面上に下部電極１２１が設けられている。下部電極１２１の表面上及び半導体積層体１０１の一部の上面上に絶縁膜１２２が設けられている。
【００１３】
ＨＥＭＴ領域Ｒ２内においては、半導体積層体１０１上にＭＩＭキャパシタ領域Ｒ１側から順に、ソース電極１０７、ゲート電極１０６及びドレイン電極１０５が設けられている。
【００１４】
ＭＩＭキャパシタ領域Ｒ１の絶縁膜１２２の表面上、下部電極１２１が設けられていない少なくとも一部の半導体積層体１０１上、及びＨＥＭＴ領域Ｒ２内の半導体積層体１０１上のソース電極１０７、ドレイン電極１０５又はゲート電極１０６が設けられていない部分に第１保護膜１０２が設けられている。
【００１５】
ＭＩＭキャパシタ領域Ｒ１及びＨＥＭＴ領域Ｒ２の全面、つまり絶縁膜１２２の表面上、第１保護膜１０２の上面上、ソース電極１０７の表面上、ゲート電極１０６の表面上及びドレイン電極１０５の表面上に第２保護膜１１２が設けられている。
【００１６】
下部電極１２１の上方の第２保護膜１１２の上面上に上部電極１２３が設けられている。上部電極１２３の表面上及び第２保護膜１１２の表面上に第３保護膜１４１が設けられている。
【００１７】
ソース電極１０７の一部は、境界面１３１を介して第１保護膜１０２と隣接している。ソース電極１０７は、半導体積層体１０１上に設けられたオーミック電極１１８及びその上に設けられたパッド電極１１９とから形成されている。パッド電極１１９のソース電極１０７からドレイン電極１０５へ向かう方向の長さは、オーミック電極１１８のソース電極１０７からドレイン電極１０５へ向かう方向の長さよりも小さく、紙面に垂直な方向から見て凸型をしている。パッド電極１１９は、ソース電極１０７への配線抵抗値を低くするために設けられている。
【００１８】
ゲート電極１０６は、半導体積層体１０１上に設けられたゲート電極下部１０８及びその上に設けられたゲート電極上部１０９とから形成されている。ゲート電極上部１０９のソース電極１０７からドレイン電極１０５へ向かう方向の長さは、ゲート電極下部１０８のソース電極１０７からドレイン電極１０５へ向かう方向の長さよりも大きく、紙面に垂直な方向から見て略Ｔ字型をしている。ゲート電極上部１０９は、ゲート電極下部１０８への配線抵抗値を低くするために設けられている。
【００１９】
ドレイン電極１０５は、半導体積層体１０１上に設けられたオーミック電極１２８及びその上に設けられたパッド電極１２９とから形成されている。パッド電極１２９のソース電極１０７からドレイン電極１０５へ向かう方向の長さは、オーミック電極１２８のソース電極１０７からドレイン電極１０５へ向かう方向の長さよりも小さく、紙面に垂直な方向から見て凸型をしている。パッド電極１２９は、ドレイン電極１０５への配線抵抗値を低くするために設けられている。
下部電極１２１、上部電極１２３、分離領域１０３、ソース電極１０７、ゲート電極１０６及びドレイン電極１０５は、紙面に垂直な方向に延びている。
【００２０】
ソース電極１０７の膜厚は、ドレイン電極１０５の膜厚と同程度である。ゲート電極１０６の膜厚は、ソース電極１０７の膜厚よりも薄い。
第１保護膜１０２の膜厚ｔ１０２は、例えば、２００〜５００Åである。
オーミック電極１１８の膜厚は、オーミック電極１２８の膜厚と同程度であり、第１保護膜１０２の膜厚よりも厚い。
ゲート電極１０６上の第２保護膜１１２の膜厚ｔ１０５と第３保護膜１４１の膜厚ｔ１０４との合計の膜厚は、例えば、５００Åである。
下部電極１２１と上部電極１２３に挟まれた絶縁膜１２２の膜厚ｔ１０１と第２保護膜１１２の膜厚ｔ１０３との合計の膜厚は、ゲート電極１０６上の第２保護膜１１２の膜厚ｔ１０５と第３保護膜１４１の膜厚ｔ１０４との合計の膜厚よりも厚く、例えば、２０００Åである。
なお、本実施形態に係る半導体装置１００においては、ＭＩＭキャパシタ１０４が１個設けられている例を示したが、これには限定されない。
【００２１】
次に、本実施形態に係る半導体装置１００の製造方法について説明する。
図３（а）は、本実施形態に係る半導体装置の製造方法の内、基板１０１の形成までを説明する模式断面図である。
先ず、基板１０１а上に、バッファ層１０１ｅ、チャネル層１０１ｂ及び電子供給層１０１ｃをＭＯＣＶＤ（Metal  Organic  Chemical  Vapor  Deposition)法やＭＢＥ(EMolecular Beam Epitaxy)法などを用いて、この順番に積層し形成する。
【００２２】
図３（ｂ）は、本実施形態に係る半導体装置の製造方法の内、分離領域１０３の形成を説明する模式断面図である。
バッファ層１０１ｅ、チャネル層１０１ｂ及び電子供給層１０１ｃが窒化ガリウムを含む半導体で形成されている場合には、例えば、アルゴン（Аｒ）イオンなどを所望の部分に注入して分離領域１０３を形成する。
【００２３】
なお、分離領域１０３は、リソグラフィにより除去する範囲を特定し、エッチングを施すことにより半導体積層体１０１の一部を選択的に除去した後、除去した部分に、例えば、シリコン窒化物（ＳｉＮ）などの絶縁材料を埋め込んで形成してもよい。
【００２４】
図３（ｃ）は、本実施形態に係る半導体装置の製造方法の内、絶縁膜１５２の形成を説明する模式断面図である。
半導体積層体１０１及び分離領域１０３上に、例えば、シリコン窒化物（ＳｉＮ）を堆積して絶縁膜１５２を形成する。絶縁膜１５２の膜厚ｔ１０２は、例えば、２００Å〜５００Åである。
【００２５】
図３（ｄ）は、本実施形態に係る半導体装置の製造方法の内、開口部１６１、１６２、１６３及び１６４の形成を説明する模式断面図である。
絶縁膜１５２において、リソグラフィにより除去する範囲を特定し、エッチングを施すことにより絶縁膜１５２を選択的に除去する。残部を第１保護膜１０２とする。ＭＩＭキャパシタ領域Ｒ１内の除去された部分を開口部１６４とする。ＨＥＭＴ領域Ｒ２内の除去された部分をＭＩＭキャパシタ領域Ｒ１側から順番に開口部１６１、１６２、１６３とする。
【００２６】
図４（а）は、本実施形態に係る半導体装置の製造方法の内、オーミック電極１１８及び１２８の形成を説明する模式断面図である。
半導体積層体１０１上の開口部１６１内に、例えば、アルミニウム（Аｌ）、チタン（Ｔｉ）、プラチナ（Ｐｔ）、金（Аｕ）をこの順番で蒸着してオーミック電極１１８を形成する。同時に、開口部１６３内に、例えば、アルミニウム、チタン、プラチナ、金をこの順番で蒸着してオーミック電極１２８が形成される。その後、約６００℃から約７００℃でアニール処理を行う。
【００２７】
図４（ｂ）は、本実施形態に係る半導体装置の製造方法の内、ゲート電極１０６の形成を説明する模式断面図である。
半導体積層体１０１上の開口部１６２内に、例えば、ニッケル（Ｎｉ）、金（Аｕ）を蒸着してゲート電極下部１０８及びゲート電極上部１０９からなるゲート電極１０６を形成する。
【００２８】
図４（ｃ）は、本実施形態に係る半導体装置の製造方法の内、下部電極１２１、パッド電極１１９及びパッド電極１２９の形成を説明する模式断面図である。
ＭＩＭキャパシタ領域Ｒ２の半導体積層体１０１の一部の上面上に金属を蒸着して下部電極１２１を形成する。同時に、オーミック電極１１８、１２８の一部の上面上に金属を蒸着してパッド電極１１９、１２９を形成し、オーミック電極１１８、１２８とパッド電極１１９、１２９からなるソース電極１０７とドレイン電極１０５を形成する。
【００２９】
図５（а）は、本実施形態に係る半導体装置の製造方法の内、絶縁膜１７２の形成を説明する模式断面図である。
ウエハ全面、つまりＭＩＭキャパシタ領域Ｒ１及びＨＥＭＴ領域Ｒ２の全表面上に、例えば、シリコン窒化物を堆積して絶縁膜１７２を形成する。絶縁膜１７２のエッチング溶液に対するエッチングレートは、第１保護膜１０２のエッチング溶液に対するエッチングレートよりも高くする。また、下部電極１２１上の絶縁膜１７２の膜厚ｔ１０１は、厚く形成する。
【００３０】
図５（ｂ）は、本実施形態に係る半導体装置の製造方法の内、絶縁膜１２２の形成を説明する模式断面図である。
絶縁膜１７２において、リソグラフィにより除去する範囲を特定し、エッチングを施してＨＥＭＴ領域Ｒ２内の絶縁膜１７２を除去する。このとき、絶縁膜１７２のエッチングレートは、既にアニール処理された第１保護膜１０２のエッチングレートの約３０倍である。従って、ＨＥＭＴ領域Ｒ２内の絶縁膜１７２は除去され、第１保護膜１０２は除去されずに残る。絶縁膜１７２が除去されずに残った部分を絶縁膜１２２とする。
【００３１】
図５（ｃ）は、本実施形態に係る半導体装置の製造方法の内、第２保護膜１１２の形成を説明する模式断面図である。
ウエハ全面、つまりＭＩＭキャパシタ領域Ｒ１及びＨＥＭＴ領域Ｒ２の全表面上に、例えば、シリコン窒化物を堆積して第２保護膜１１２を形成する。このとき、ゲート電極１０６上の第２保護膜１１２により発生する寄生容量の影響を小さくするため、第２保護膜１１２は薄く形成する。
【００３２】
図６（а）は、本実施形態に係る半導体装置の製造方法の内、上部電極１２３の形成を説明する模式断面図である。
下部電極１２１の上方の第２保護膜１１２上に金属を蒸着して上部電極１２３を形成する。
【００３３】
図６（ｂ）は、本実施形態に係る半導体装置の製造方法の内、第３保護膜１４１の形成を説明する模式断面図である。
ＭＩＭキャパシタ領域Ｒ１及びＨＥＭＴ領域Ｒ２の全表面上に、例えば、シリコン窒化物を堆積して第３保護膜１４１を形成する。このとき、ゲート電極１０６上方の第３保護膜１４１により発生する寄生容量の影響を小さくするため、第３保護膜１４１は薄く形成する。ゲート電極１０６上の第２保護膜１１２の膜厚ｔ１０５と第３保護膜１４１の膜厚ｔ１０４の合計の膜厚は、例えば、５００Åである。
【００３４】
次に、本実施形態に係る半導体装置１００の動作について説明する。
図２（а）に示すように、ＭＩＭキャパシタ領域Ｒ１においては、下部電極１２１及び上部電極１２３と、それらの間に挟まれた絶縁膜１２２及び第２保護膜１１２により、コンデンサＣ１１が形成されている。絶縁膜１２２の膜厚ｔ１０１と第２保護膜１１２の膜厚ｔ１０３の合計の膜厚を大きくすると、コンデンサＣ１１の耐圧Ｖ１１は高くなり、単位面積当たりの容量値は低くなる。膜厚と電極面積により容量を所望の値に合わせる。
【００３５】
第２保護膜１１２は、同程度の膜厚のままＨＥＭＴ領域Ｒ２まで延びているので、膜厚ｔ１０２を一定とし、膜厚ｔ１０１を変化させて所望の耐圧を得た方がよい。
【００３６】
ＨＥＭＴ領域Ｒ２においては、ゲート電極１０６上の第２保護膜１１２及び第３保護膜１４１により寄生容量Ｃ１２が発生する。図２（ｂ）に示すように、寄生容量Ｃ１２は、ゲートＧ・ドレインＤ間容量Ｃｇｄ、ゲートＧ・ソースＳ間容量Ｃｇｓ及びドレインＤ・ソースＳ間容量Ｃｄｓを含む。寄生容量Ｃ１２の容量値は、第２保護膜１１２の膜厚ｔ１０５と、第３保護膜１４１の膜厚ｔ１０４との合計の膜厚により変化する。この合計の膜厚を厚く形成すると寄生容量Ｃ１２が大きくなり、半導体装置１００の利得や効率が低下する。
【００３７】
そこで、本実施形態に係る半導体装置１００においては、絶縁膜１２２の膜厚ｔ１０１と第２保護膜１１２の膜厚ｔ１０３の合計の膜厚を、所望の耐圧が得られる膜厚以上の膜厚で形成する。これを満たす膜厚ｔ１０１と膜厚ｔ１０３の合計の膜厚は、例えば、２０００Åであり、このときの耐圧は、約１００Ｖである。
また、膜厚ｔ１０４と膜厚ｔ１０５の合計の膜厚を薄く形成し、寄生容量Ｃ１２による高周波特性の低下を抑制する。例えば、膜厚ｔ１０４を、膜厚ｔ１０１よりも薄く形成する。膜厚ｔ１０４と膜厚ｔ１０５の合計の膜厚は、例えば、５００Åである。
【００３８】
次に、本実施形態に係る半導体装置の効果について説明する。
本実施形態に係る半導体装置１００においては、膜厚ｔ１０１及び膜厚ｔ１０３の合計の膜厚を、所望の耐圧が得られる膜厚以上の膜厚で形成している。膜厚ｔ１０４と膜厚ｔ１０５の合計の膜厚を薄く形成している。
【００３９】
これにより、ＨＥＭＴ領域Ｒ２においては、ゲート電極１０６上の第２保護膜１２２及び第３保護膜１４１に起因する寄生容量Ｃ１２を低減可能な半導体装置を提供することができる。例えば、寄生容量Ｃ１２が２０％低下すると、半導体装置１００の利得は１ｄＢ増加する。また、ＭＩＭキャパシタ領域Ｒ１においては、所望の耐圧を確保することができる。
また、本実施形態に係る半導体装置３００の製造方法においては、図３（ｃ）に示すように、半導体積層体１０１の表面を絶縁膜１５２で覆うことにより、保護することができる。
【００４０】
なお、本実施形態に係る半導体装置１００においては、ＨＥＭＴが設けられている例を示したが、これには限定されず、ＨＥＭＴ以外の電界効果トランジスタでもよい。
【００４１】
（第１の実施形態の比較例）
図７は、本比較例に係る半導体装置を説明する模式断面図である。
図７に示すように、本比較例に係る半導体装置２００は、前述の第１の実施形態と比べて、絶縁膜２１１がＨＥＭＴ領域Ｒ２まで延びている点が異なっている。これにより、下部電極２２１上の絶縁膜２１１の膜厚ｔ２０２と、ゲート電極２０６上の絶縁膜２１１の膜厚ｔ２０３及び第２保護膜２１２の膜厚ｔ２０５の合計の膜厚が同程度の膜厚となっている。
【００４２】
ＭＩＭキャパシタ領域Ｒ１における絶縁膜２１１の膜厚ｔ２０２を、所望の耐圧が得られる程の膜厚で形成した場合には、ＨＥＭＴ領域Ｒ２におけるゲート電極２０６上の絶縁膜２１１の膜厚ｔ２０３もｔ２０２と同程度の膜厚となり、これにより発生した寄生容量Ｃ２２による影響が大きくなる。一方、寄生容量Ｃ２２による影響を小さくするため、膜厚ｔ２０３を薄く形成した場合には、ＨＥＭＴ領域Ｒ２において、所望の耐圧を得ることが難しくなる。
【００４３】
すなわち、本比較例に係る半導体装置２００においては、ＭＩＭキャパシタ領域Ｒ１において所望の耐圧を確保し、ＨＥＭＴ領域Ｒ２においてゲート電極上の保護膜に起因する寄生容量を低減することは難しい。
【００４４】
（第２の実施形態）
図８は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置３００は、前述の第１の実施形態に係る半導体装置１００と比較して、下記（а）から（ｃ）の点が異なっている。
（а）ＭＩＭキャパシタ領域Ｒ１において、絶縁膜３２２上に上部電極３２３が設けられている。
（ｂ）上部電極３２３を覆うように第２保護膜３１２が設けられている。
（ｃ）上記（ｂ）のため、図１に示す第３保護膜１４１に相当する保護膜が設けられていない。
本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４５】
次に、本実施形態に係る半導体装置３００の製造方法について説明する。
絶縁膜３２２の形成（図５（ｂ）参照）までは、前述の第１の実施形態に係る半導体装置の製造方法と同様である。ただし、下部電極３２１上の絶縁膜３２２の膜厚ｔ３０１は、例えば、２０００Åである。
【００４６】
図９（а）は、本実施形態に係る半導体装置の製造方法の内、上部電極３２３の形成を説明する模式断面図である。
下部電極３２１の絶縁膜３２２上に金属を蒸着して上部電極３２３を形成する。
【００４７】
図９（ｂ）は、本実施形態に係る半導体装置の製造方法の内、第２保護膜３１２の形成を説明する模式断面図である。
ウエハ全面、つまりＭＩＭキャパシタ領域Ｒ１及びＨＥＭＴ領域Ｒ２の全表面上に、例えば、シリコン窒化物を堆積して第２保護膜３１２を形成する。このとき、ゲート電極３０６上の第２保護膜３１２により発生する寄生容量の影響を小さくするため、第２保護膜３１２は薄く形成する。ゲート電極３０６上の第２保護膜３１２の膜厚ｔ３０５の膜厚は、例えば、５００Åである。
本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００４８】
次に、本実施形態に係る半導体装置３００の動作について説明する。
図８に示すように、ＭＩＭキャパシタ領域Ｒ１においては、下部電極３２１及び上部電極３２３と、それらの間に挟まれた絶縁膜３２２により、コンデンサＣ３１が形成されている。絶縁膜３２２の膜厚ｔ３０１を大きくすると、コンデンサＣ３１の耐圧Ｖ３１は高くなり、単位面積当たりの容量値は低くなる。膜厚と電極面積により容量を所望の値に合わせる。
【００４９】
ＨＥＭＴ領域Ｒ２においては、ゲート電極３０６上の第２保護膜３１２により寄生容量Ｃ３２が発生する。寄生容量Ｃ３２の容量値は、第２保護膜３１２の膜厚ｔ３０５により変化する。膜厚ｔ３０５を厚く形成すると寄生容量Ｃ３２が大きくなり、半導体装置３００の利得や効率が低下する。
【００５０】
そこで、本実施形態に係る半導体装置３００においては、絶縁膜３２２の膜厚ｔ３０１を、所望の耐圧が得られる膜厚以上の膜厚で形成する。これを満たす膜厚ｔ３０１は、例えば、２０００Åであり、このときの耐圧は、約１００Ｖである。
【００５１】
また、膜厚ｔ３０５を薄く形成し、寄生容量Ｃ３２による高周波特性の低下を抑制する。例えば、膜厚ｔ３０５を、膜厚ｔ３０１よりも薄く形成する。膜厚ｔ３０５は、例えば、５００Åである。
本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【００５２】
次に、本実施形態に係る半導体装置３００の効果について説明する。
本実施形態に係る半導体装置３００は、前述の第１の実施形態に係る半導体装置１００と比較して、図１に示す第３保護膜１４１が必要とされない。これにより、第３保護膜を形成する工程を削減できる。また、ゲート電極３０６上の保護膜の膜厚をより薄く形成し、寄生容量をより低減することができる。
本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００５３】
（第３の実施形態）
図１０は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置４００は、前述の第１の実施形態に係る半導体装置１００と比較して、ＭＩＭキャパシタ領域Ｒ１内において、半導体積層体４０１と下部電極４２１との間、及び、半導体積層体４０１と絶縁膜４２２との間にも、第１保護膜４０２が設けられている点が異なっている。
本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５４】
次に、本実施形態に係る半導体装置４００の製造方法について説明する。
絶縁膜１５２の形成（図３（ｃ）参照）までは、前述の第１の実施形態に係る半導体装置の製造方法と同様である。
【００５５】
図１１は、本実施形態に係る半導体装置の製造方法の内、第１保護膜４０２の形成を説明する模式断面図である。
絶縁膜１５２において、リソグラフィにより除去する範囲を特定し、エッチングを施すことにより絶縁膜１５２を選択的に除去し、残部を第１保護膜４０２とする。このとき、ＭＩＭキャパシタ領域Ｒ１の半導体積層体４０１上の絶縁膜は除去せずに残し第１保護膜４０２とする。
【００５６】
オーミック電極の形成から第３保護膜の形成までは、前述の第１の実施形態と同様である。本実施形態における上記以外の製造方法及び動作は、前述の第１の実施形態と同様である。
【００５７】
次に、本実施形態に係る半導体装置４００の効果について説明する。
本実施形態に係わる半導体装置４００の製造方法においては、図１１に示すように、ＭＭキャパシタ領域Ｒ１の半導体積層体４０１を第１保護膜絶縁膜４０２で覆うことにより、保護することができる。
本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５８】
（第４の実施形態）
図１２は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置５００は、前述の第２の実施形態に係る半導体装置３００（図８参照）と比較して、ＭＩＭキャパシタ領域Ｒ１内において、半導体積層体５０１と下部電極５２１との間、及び、半導体積層体５０１と絶縁膜５２２との間にも、第１保護膜５０２が設けられている点が異なっている。
本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
【００５９】
次に、本実施形態に係る半導体装置５００の製造方法について説明する。
本実施形態に係る半導体装置５００の製造方法は、前述の第２の実施形態に係る半導体装置の製造方法と比較して、図３（ｃ）に示す絶縁膜１５２を選択的に除去し残部を第１保護膜５０２とする工程において、ＭＩＭキャパシタ領域Ｒ１の半導体積層体５０１上の絶縁膜は除去せずに残し第１保護膜５０２とする点が異なっている。
本実施形態における上記以外の製造方法及び動作は、前述の第２の実施形態と同様である。
【００６０】
次に、本実施形態に係る半導体装置５００の効果について説明する。
本実施形態に係わる半導体装置４００の製造方法の第１保護膜５０２を形成する工程においては、ＭＩＭキャパシタ領域Ｒ１の半導体積層体５０１を第１保護膜絶縁膜５０２で覆うことにより、保護することができる。
本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００６１】
以上説明した実施形態によれば、ゲート電極上の保護膜に起因する寄生容量を低減可能な半導体装置を提供することができる。
【００６２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００６３】
１００、２００、３００、４００、５００  半導体装置、１０１、２０１、３０１、４０１、５０１  半導体積層体、１０１а、３０１а、４０１а、５０１а  基板、１０１ｂ、３０１ｂ、４０１ｂ、５０１ｂ  チャネル層、１０１ｃ、３０１ｃ、４０１ｃ、５０１ｃ  電子供給層、１０１ｄ、３０１ｄ、４０１ｄ、５０１ｄ  ２次元電子ガス層、１０１ｅ、３０１ｅ、４０１ｅ、５０１ｅ  バッファ層、１０２、２０２、３０２、４０２、５０２  第１保護膜、１０３、３０３、４０３、５０３  分離領域、１６１、１６２、１６３、１６４  開口部、１０５、２０５、３０５、４０５、５０５  ドレイン電極、１０６、２０６、３０６、４０６、５０６  ゲート電極、１０７、２０７、３０７、４０７、５０７  ソース電極、１０８、２０８、３０８、４０８、５０８  ゲート電極下部、１０９、２０９、３０９、４０９、５０９  ゲート電極上部、１１８、３１８、４１８、５１８、１２８、３２８、４２８、５２８  オーミック電極、１１９、３１９、４１９、５１９、１２９、３２９、４２９、５２９  パッド電極、１１２、２１２、３１２、４１２、５１２  第２保護膜、１４１、３４１、４４１  第３保護膜、１２１、２２１、３２１、４２１、５２１  下部電極、１２２、２２１、３２２、４２２、５２２、１５２、３５２、１７２、３７２  絶縁膜、１２３、２２３、３２３、４２３、５２３  上部電極、１３１、２３１、３３１、４３１、５３１  境界面、１３２、２３２、３３２、４３２、５３２  端面、１３３、２３３、３３３、４３３、５３３  端面、１０４  ＭＩＭキャパシタ、Ｒ１  ＭＩＭキャパシタ領域、Ｒ２  ＨＥＭＴ領域、Ｃ１１、Ｃ２１、Ｃ３１、Ｃ５１  コンデンサ、Ｃ１２、Ｃ２２、Ｃ３２、Ｃ５２  寄生容量、Ｃｇｄ  ゲート・ドレイン間容量、Ｃｇｓ  ゲート・ソース間容量、Ｃｄｓ  ドレイン・ソース間容量、Ｇ  ゲート、Ｄ  ドレイン、Ｓ  ソース、ｔ１０１、ｔ１０２、ｔ１０３、ｔ１０４、ｔ１０５、ｔ２０２、ｔ２０３、ｔ２０５、ｔ３０１、ｔ３０５、ｔ４０１、ｔ４０３、ｔ５０１、ｔ５０５  膜厚、Ｖ１１、Ｖ３１  耐圧
【図１】
2016195196.tif 000003
【図２】
2016195196.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016195196.tif 000009
【図８】
2016195196.tif 000010
【図９】
2016195196.tif 000011
【図１０】
2016195196.tif 000012
【図１１】
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【図１２】
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