(57)【要約】【課題】耐圧特性を確保しつつ、短絡耐量を向上でき、素子の信頼性を向上できる窒化物半導体装置を提供する。【解決手段】窒化物半導体装置は、チャネル層(１０３)と障壁層(１０４)と超格子層(１０２)とを含む窒化物半導体層(１００)と、窒化物半導体層(１００)上に配置されたソース電極(１０７)およびドレイン電極(１０９)と、ソース電極(１０７)とドレイン電極(１０９)との間かつ窒化物半導体層(１００)上に形成された絶縁膜(１０５)と、ソース電極(１０７)とドレイン電極(１０９)との間かつ窒化物半導体層(１００)上に形成されたゲート電極(１０８)とを有するトランジスタ素子部を備える。トランジスタ素子部は、負荷短絡時のパワー密度が所定の値以下になるように構成され、超格子層(１０２)は、ソース電極(１０７)とドレイン電極(１０９)との間の耐圧が所定の電圧以上になるように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャネル層と障壁層と超格子層とを含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上に、または、上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成された絶縁膜と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と
を有するトランジスタ素子部を備え、
上記トランジスタ素子部は、負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が所定のパワー密度以下になるように構成され、
上記超格子層は、上記ソース電極と上記ドレイン電極との間の耐圧が所定の電圧以上になるように構成されていることを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
上記超格子層を構成する層の数が２０以上かつ８０以下であることを特徴とする窒化物半導体装置。
【請求項３】
請求項１に記載の窒化物半導体装置において、
上記超格子層の層厚が０．３μｍ以上かつ１．５μｍ以下であることを特徴とする窒化物半導体装置。
【請求項４】
請求項１に記載の窒化物半導体装置において、
上記超格子層は、ＡｌＧａＮを含み、
上記超格子層の層厚と上記超格子層の平均Ａｌ組成比率との積が５μｍ％以上かつ３０μｍ％以下であることを特徴とする窒化物半導体装置。
【請求項５】
請求項１から４までのいずれか一つに記載の窒化物半導体装置において、
上記ドレイン電極および上記ソース電極が配置された上記窒化物半導体層上に、層間絶縁膜を介して形成された放熱部を備えることを特徴とする窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体装置に関し、詳しくは、窒化物半導体層上にソース電極とドレイン電極およびゲート電極が形成された窒化物半導体装置に関する。
【背景技術】
【０００２】
従来の窒化物半導体装置としては、図１０に示すように、チャネル層と障壁層を含むヘテロ構造を有するＧaＮ系電界効果トランジスタがあり、トランジスタ素子表面に絶縁膜を有する電界効果トランジスタに関し、障壁層表面に絶縁膜を堆積することにより、表面準位の数を減らして、ヘテロ界面における分極効果を増大し、２次元電子ガス濃度が高くなり、高い出力を得ることができるというものである(例えば、特開２０１３-２２９４９３公報(特許文献)参照)。
【０００３】
なお、図１０において、６０１はＳi基板、６０２はバッファ層、６０３はチャネル層としてのアンドープＧaＮ層、６０４は障壁層としてのアンドープＡlＧaＮ層、６０５は絶縁膜、６０６は２次元電子ガス(２ＤＥＧ)、６０７はソース電極、６０８はゲート電極、６０９はドレイン電極である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３-２２９４９３公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記従来の窒化物半導体装置では、素子に高電圧が印加された状態で、大電流が流れた(短絡した)場合、電圧×電流のエネルギーがかかることにより素子が一気に発熱し、素子の劣化や破壊を起こしてしまうという問題がある。
【０００６】
例えば、ノーマリオンのＧaＮ系ＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)において、ゲート電極に−１０Ｖを印加し続けているオフ状態において、ソース電極に０Ｖを印加すると共にドレイン電極に４００Ｖを印加した際に、何らかの要因によりソース電極・ドレイン電極間で短絡して数Ａ〜数百Ａの大電流が素子に流れた場合、その瞬間に数ｋＷ〜数百ｋＷのエネルギーが素子にかかることで一気に発熱を起こし、素子が破壊してしまう。
【０００７】
一般的に、インバータ回路等、使用環境によっては、負荷や電源の異常変動によりトランジスタ素子が短絡状態となることがあり、保護回路が働くまでの時間の間は、短絡状態でもトランジスタが壊れないことが求められている。Ｓiデバイスでは、従来、高電圧(例えば４００Ｖ)が印加された状態で大電流が流れた(短絡した)場合、１０μｓｅｃ以上、デバイスが壊れないことが求められたが、デバイス性能向上に伴うチップ面積の縮小により、単位面積当たりの発熱量が大きくなり、１０μｓｅｃ以上の短絡時間を確保することが困難になってきている。
【０００８】
特にＧａＮは、その材料物性の優位性から、Ｓiデバイスと比較して大幅な高耐圧／低抵抗化が期待され、そのチップ面積縮小に伴い、短絡時間の増大が大きな課題となっており、短絡時の発熱抑制、発熱分散が重要となる。
【０００９】
そこで、本発明の課題は、耐圧特性を確保しつつ、短絡時に発生するエネルギーを低減することにより、素子の発熱量を低減して、短絡耐量を向上でき、素子の信頼性を向上できる窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するため、本発明の窒化物半導体装置は、
チャネル層と障壁層と超格子層とを含むヘテロ構造を有する窒化物半導体層と、
上記窒化物半導体層上に、または、上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成された絶縁膜と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と
を有するトランジスタ素子部を備え、
上記トランジスタ素子部は、負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が所定のパワー密度以下になるように構成され、
上記超格子層は、上記ソース電極と上記ドレイン電極との間の耐圧が所定の電圧以上になるように構成されていることを特徴としている。
【００１１】
また、一実施形態の窒化物半導体装置では、
上記障壁層の層厚が３０ｎｍ以下である。
【００１２】
また、一実施形態の窒化物半導体装置では、
上記超格子層を構成する層の数が２０以上かつ８０以下である。
【００１３】
また、一実施形態の窒化物半導体装置では、
上記超格子層の層厚が０．３μｍ以上かつ１．５μｍ以下である。
【００１４】
また、一実施形態の窒化物半導体装置では、
上記超格子層は、ＡｌＧａＮを含み、
上記超格子層の層厚と上記超格子層の平均Ａｌ組成比率との積が５μｍ％以上かつ３０μｍ％以下である。
【００１５】
また、一実施形態の窒化物半導体装置では、
ドレイン電圧が４００Ｖ時に上記負荷短絡時の破壊時間が１マイクロ秒以上で、かつ、上記負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が８５０ｋＷ／ｃｍ２以下である。
【００１６】
また、一実施形態の窒化物半導体装置では、
上記ドレイン電極および上記ソース電極が配置された上記窒化物半導体層上に、層間絶縁膜を介して形成された放熱部を備える。
【発明の効果】
【００１７】
以上より明らかなように、本発明によれば、負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が所定のパワー密度以下になるように、トランジスタ素子部を構成し、ソース電極とドレイン電極との間の耐圧が所定の電圧以上になるように、超格子層を構成することによって、耐圧特性を確保しつつ、短絡時に素子にかかるエネルギーを低減することで、素子の発熱量を低減して、短絡耐量を向上でき、素子の信頼性を向上できる。
【図面の簡単な説明】
【００１８】
【図１】図１は本発明の第１実施形態の窒化物半導体装置の一例としてのＧaＮ系ＨＦＥＴの断面図である。
【図２】図２はノーマリオン型のＧaＮ系ＨＦＥＴの代表的なＩ−Ｖカーブの模式図である。
【図３】図３はノーマリオン型のＧaＮ系ＨＦＥＴの負荷短絡時のドレイン電流の経時変化を示す模式図である。
【図４】図４は上記第１実施形態のＧaＮ系ＨＦＥＴにおいて、短絡時のドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積に対して、短絡時間(破壊時間)ｔｐをプロットした図である。
【図５】図５は上記第１実施形態のＧaＮ系ＨＦＥＴにおいて、負荷短絡時にドレイン端で発熱した場合の熱伝導を説明する図である。
【図６】図６は上記第２実施形態に示されるＧaＮ系ＨＦＥＴにおいて、短絡時のドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積に対する短絡時間(破壊時間)ｔｐをプロットした図である。
【図７】図７は本発明の第２実施形態の窒化物半導体装置の一例としてのＧaＮ系ＨＦＥＴの平面図である。
【図８】図８は本発明の第３実施形態の窒化物半導体装置の一例としてのＧaＮ系ＨＦＥＴの平面図である。
【図９】図９は本発明の第４実施形態の窒化物半導体装置の一例としてのＧaＮ系ＨＦＥＴの平面図である。
【図１０】図１０は従来のＧaＮ系ＨＦＥＴの断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明を図示の実施形態により詳細に説明する。なお、各図は本発明を理解する為の簡略図であり、形状や膜厚など実際のデバイスと必ずしも一致しない。また、実施形態にて説明の為に記述されている材料や膜厚などの数値に関しては、あくまで一例である。
【００２０】
（第１実施形態）
図１は本発明の第１実施形態の窒化物半導体装置の一例としてのノーマリーオンタイプのＧaＮ系ＨＦＥＴの断面図を示している。
【００２１】
この第１実施形態のＧaＮ系ＨＦＥＴは、図１に示すように、Ｓi基板１０１上に形成された例えば超格子層の一例としてのバッファ層１０２と、バッファ層１０２上に形成されたチャネル層の一例としてのアンドープＧaＮ層１０３と、アンドープＧaＮ層１０３上に形成された障壁層の一例としてのアンドープＡlＧaＮ層１０４を備える。上記バッファ層１０２とアンドープＧaＮ層１０３とアンドープＡlＧaＮ層１０４で窒化物半導体層１００を構成している。
【００２２】
上記バッファ層１０２は、例えばＡlＧaＮとＡlＮを成長させた積層体を１周期として、この積層体を複数周期にわたって積層した構造を有しており、層の数が２０以上かつ８０以下である。また、バッファ層１０２の層厚は例えば１μｍであるが、０.３μｍ〜５μｍの範囲内で設計に応じた好適な値にすることが可能である。
【００２３】
また、アンドープＧaＮ層１０３は例えば２μｍの厚みとするが、０.５μｍ〜５μｍの範囲内で設計に応じた好適な値にすることが可能である。
【００２４】
また、アンドープＡlＧaＮ層１０４は、設計に応じた好適な値にすることが可能であるが、ＡlＧaＮ層１０４の膜厚が薄い程、閾値電圧が浅くなるため、飽和電流を低減することが可能であり、３０ｎｍ以下が好ましい。
【００２５】
次に、上記アンドープＡlＧaＮ層１０４上に、例えばプラズマＣＶＤ法を用いて形成されたシリコン窒化膜等の第１絶縁膜１０５ａおよびその第１絶縁膜上１０５ａ上に形成されたシリコン窒化膜等の第２絶縁膜１０５ｂを備える。この第１絶縁膜上と第２絶縁膜１０５ｂで絶縁膜１０５を構成している。
【００２６】
また、ソース電極１０７は、ソースオーミック電極１０７ａおよびソース金属配線１０７ｂから構成されている。同様にドレイン電極１０９は、ドレインオーミック電極１０９ａおよびドレイン金属配線１０９ｂから構成されている。このソースオーミック電極１０７ａとドレインオーミック電極１０９ａは、Ｔi／Ａl／ＴiＮ等から形成されている。
【００２７】
また、互いに間隔をあけて配置されたソース電極１０７とドレイン電極１０９は、第１絶縁膜１０５ａと、第２絶縁膜１０５ｂと、第２絶縁膜１０５ｂ上に形成された第３絶縁膜１１１と、第３絶縁膜１１１上に形成された層間絶縁膜１１２と、アンドープＡlＧaＮ層１０４とを貫通し、２次元電子ガス(２ＤＥＧ)１０６に到達するように形成されている。そして、ドレイン電極１０９上とソース電極１０７上に、パッシベーション膜１１３および層間絶縁膜１１４が順に形成されている。
【００２８】
また、ゲート電極１０８は、ソース電極１０７とドレイン電極１０９との間かつアンドープＡlＧaＮ層１０４上にゲート絶縁膜１１０を介して形成されている。このゲート電極１０８は、Ｎi／Ａu等から形成されている。
【００２９】
ゲート電極１０８は、アンドープＡlＧaＮ層１０４上に形成された絶縁膜１０５の上に形成されたＭＩＳＨ(Metal Insulator Semiconductor Heterostructure)になっている。ゲート電極１０８は、窒化物半導体層１００の障壁層の一例としてのアンドープＡlＧaＮ層１０４上に、ゲート絶縁膜１１０を介して接合する基部１０８ａと、その基部１０８ａの上部からドレイン電極１０９側に向かって延在するゲートフィールドプレート部１０８ｂとを有する。
【００３０】
なお、上記アンドープＧaＮ層１０３とアンドープＡlＧaＮ層１０４との界面に２次元電子ガス(２ＤＥＧ)１０６が発生する。
【００３１】
上記窒化物半導体層１００と絶縁膜１０５とソース電極１０７とゲート電極１０８とドレイン電極１０９と第３絶縁膜１１１と層間絶縁膜１１２でトランジスタ素子部を構成している。
【００３２】
バッファ層１０２を構成する層の数を２０以上かつ８０以下にすることによって、ソース電極１０７とドレイン電極１０９との間の耐圧（耐電圧）を８００Ｖ以上にすることができる。
【００３３】
図２はノーマリオン型のＧaＮ系ＨＦＥＴの代表的なＩ−Ｖカーブの模式図を示しており、図２において、Ｉｄｍａｘはドレイン電極を流れる飽和電流である。
【００３４】
ここで、飽和電流Ｉｄｍａｘとは、図１に示す第１実施形態のＧaＮ系ＨＦＥＴにおいて、ドレイン電極１０９への印加電圧Ｖd(約１０Ｖ以上)に対して、ゲート電極１０８への印加電圧Ｖg＝０Ｖ、ソース電極１０７への印加電圧Ｖｓ＝０Ｖ、基板電位＝０Ｖとしたときに、ドレイン電極１０９に流れる電流を示す。
【００３５】
図２に示すように、負荷短絡時、トランジスタの動作点は、トランジスタ素子がオフしている点Ａから、高電圧を維持したまま、大電流が流れる点Ｂに移行する。このとき、電圧×電流のパワーがかかることにより素子が一気に発熱し、素子の劣化や破壊を起こしてしまう。
【００３６】
次に、図３に負荷短絡時に素子に流れる電流波形の経時変化を示す。図３において、横軸は時間[任意目盛]、縦軸はドレイン電流Ｉ[任意目盛]を表わす。
【００３７】
負荷短絡時、素子に大電流が流れ、電圧×電流のエネルギーに伴う発熱により、ドレイン電流Ｉが減少し、ある一定時間ｔｐで素子が破壊する。
【００３８】
このとき、発熱に伴う温度上昇をΔＴｊ［℃］、素子の過渡熱抵抗をＺｔｈ［℃／Ｗ］、短絡時のエネルギーをＰｄ［Ｗ］とすると、次の式(１)を満たす。
【００３９】
ΔＴｊ＝Ｚｔｈ×Ｐｄ  ………  式(１)
【００４０】
素子が破壊する時間をｔｐ［ｓｅｃ］とすると、マイクロ秒オーダーの十分短い時間では、過渡熱抵抗Ｚｔｈは、ｔｐの１／２乗にほぼ比例するため、比例定数をＫとすると、上記式(１)は以下の式(２)に変形できる。
【００４１】
ΔＴｊ≒Ｋ・(ｔｐ)０.５・Ｐｄ  ………  式(２)
【００４２】
また、比例定数Ｋは、素子面積Ｓ［ｃｍ２］と比例定数Ｍを用いて、
Ｋ＝(Ｍ／Ｓ)
で表わされる。
【００４３】
短絡時のドレイン電流をＩｄ［Ａ］、ドレイン電圧をＶｄ［Ｖ］とすると、上記式(２)は、以下の通りとなる。
【００４４】
ΔＴｊ≒(Ｍ／Ｓ)・(ｔｐ)０.５・Ｐｄ
＝Ｍ・(ｔｐ)０.５・(Ｉｄ／Ｓ)・Ｖｄ
＝Ｍ・(ｔｐ)０.５・(Ｉｄ／Ｓ)・Ｖｄ  ………  式(３)
【００４５】
なお、通常、ソース・ドレイン間のピッチをＬｓｄ［ｃｍ］、ゲート幅をＷ［ｃｍ］とした場合、素子面積Ｓは、
Ｓ＝Ｌｓｄ×Ｗ  ［ｃｍ２］
で表わされる。
【００４６】
上記式(３)より、短絡時間(破壊時間)ｔｐは、以下の式(４)のように示される。
【００４７】
ｔｐ＝(ΔＴｊ／Ｍ)２×((Ｉｄ／Ｓ)×Ｖｄ)−２  ………  式(４)
【００４８】
短絡時、素子に大電流が流れ、電圧×電流のエネルギーに伴う発熱により素子が破壊する場合、ある一定の臨界温度ΔＴｃで破壊するものとすると、ΔＴｊ＝ΔＴｃ(一定)となり、式(４)は、
ｔｐ＝(ΔＴｃ／Ｍ)２×((Ｉｄ／Ｓ)×Ｖｄ)−２  ………  式(５)
となり、短絡時間(破壊時間)ｔｐは、短絡時のドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積のほぼ−２乗に比例する。
【００４９】
一方、第１実施形態に示されるＧaＮ系ＨＦＥＴにおいて、所定の条件での実験により、短絡時のドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積に対して、短絡時間(破壊時間)ｔｐをプロットすると、図４に示すグラフとなる。図４において、縦軸は短絡時間(破壊時間)ｔｐ[μｓｅｃ]を表し、横軸はドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積であるパワー密度(Ｉｄ／Ｓ×Ｖｄ)[ｋＷ／ｃｍ２]を表している。
【００５０】
ここで、(Ｉｄ／Ｓ×Ｖｄ)を変数ｙ、ｔｐを変数ｘとすると、ｘとｙの関係は、
ｙ＝７.７０×１０５ｘ−２.１６
の近似式で表される。
【００５１】
図４のとおり、短絡時間(破壊時間)ｔｐは、ほぼ−２乗に比例することがわかった。これは、トランジスタ素子がある一定の臨界温度で短絡破壊していることを示している。つまり、上記式(５)が成立することを示しており、短絡時間(破壊時間)ｔｐを改善するためには、パワー密度((Ｉｄ／Ｓ)×Ｖｄ)を低減することが１つの手段として非常に有効であることがわかる。
【００５２】
したがって、上記ＧaＮ系ＨＦＥＴにおいて、例えばドレイン電圧４００Ｖ時の短絡時間(破壊時間)の目標値を１μｓｅｃ(マイクロ秒)以上とした場合、負荷短絡時のドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積(パワー密度)の範囲は、５００ｋＷ／ｃｍ２以下にすると良く、短絡時のドレイン電流密度(Ｉｄ／Ｓ)で表現すると、５×１０５／Ｖｄ［Ａ／ｃｍ２］以下にすることが望ましい。
【００５３】
また、ゲート長Ｌｇについては、図１に示すゲート電極１０８の基部１０８ａの幅で定義されるが、ゲート長Ｌｇが大きい程、飽和電流を低減できるため、短絡耐量の改善のためには、Ｌｇ≧１μｍの範囲で、オン抵抗とのトレードオフ関係を考慮し、できる限り大きく設定されることが望ましい。
【００５４】
以上のとおり、短絡時間(破壊時間)ｔｐを増大させるためには、短絡時の発熱を抑制させること、つまり、短絡時のドレイン電流(飽和電流)を低減させることが非常に重要となる。
【００５５】
また、上記第１実施形態では、Ｓi基板１０１を用いたＧaＮ系ＨＦＥＴについて説明したが、Ｓi基板に限らず、サファイヤ基板やＳiＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧaＮ基板にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。
【００５６】
また、適宜、バッファ層を基板と各層間に形成してもよい。
【００５７】
また、上記アンドープＧaＮ層１０３とアンドープＡlＧaＮ層１０４との間に層厚１ｎｍ程度のＡlＮ層をヘテロ改善層として形成してもよい。
【００５８】
また、上記アンドープＡlＧaＮ層１０４上にＧaＮキャップ層を形成してもよい。
【００５９】
例えば、負荷短絡時、図５に示すドレイン端の領域Ａで発熱した場合、矢印で示すように基板側と上部側に向かって熱伝導するが、数マイクロ秒〜数十マイクロ秒では、熱伝導が数μｍ〜数十μｍであるため、特に熱伝導率の悪い超格子層のバッファ層１０２がある場合は、基板側の放熱が制限されるため、熱が籠り、発熱による破壊が顕著となる。
【００６０】
１０マイクロ秒後の温度上昇について、単位面積当たりのパワー密度が１２５［ｋＷ／ｃｍ２］で熱シミュレーションを実施したところ、バッファ層１０２の層の数が、例えば１６０（ＡｌＧａＮ層、ＡｌＮ層をそれぞれ１層として、ＡｌＧａＮ/ＡｌＮは合計２でカウント）であって、バッファ層１０２の全層厚が２．５μｍの場合では４３０℃である一方、バッファ層１０２の層の数が８０の場合、３５０℃（超格子がない場合は２５０℃）まで低減できることがわかった。
【００６１】
したがって、この第１実施形態によれば、バッファ層１０２の層の数が１６０である場合と比較して、上記式(５)のＭ値は３５０／４３０＝０.８１に低減でき、
ｔｐ＝(ΔＴｃ／Ｍ)２×((Ｉｄ／Ｓ)×Ｖｄ)−２  ………  式(５)
より、電流密度(Ｉｄ／Ｓ)、ドレイン電圧Ｖｄ、臨界温度ΔＴｃが同じ条件であれば、短絡時間(破壊時間)ｔｐは(１／Ｍ)２に比例するため、短絡時間(破壊時間)は(１／０.８１)２＝１．５２倍と大幅に改善することが可能となる。
【００６２】
したがって、短絡時のドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積(パワー密度)に対する短絡時間(破壊時間)ｔｐをプロットすると、図６に示すとおりとなり、例えばドレイン電圧４００Ｖ時の短絡時間(破壊時間)の目標値を１μｓｅｃ(マイクロ秒)以上とした場合、短絡時のドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積(パワー密度)の範囲は、８５０ｋＷ／ｃｍ２以下にするとよい。また、短絡時のドレイン電流密度(Ｉｄ／Ｓ)で表現すると、８.５×１０５／Ｖｄ［Ａ／ｃｍ２］以下が望ましい。
【００６３】
図６において、縦軸は短絡時間(破壊時間)ｔｐ[μｓｅｃ]を表し、横軸はドレイン電流密度(Ｉｄ／Ｓ)とドレイン電圧Ｖｄとの積であるパワー密度(Ｉｄ／Ｓ×Ｖｄ)[ｋＷ／ｃｍ２]を表している。
【００６４】
ここで、(Ｉｄ／Ｓ×Ｖｄ)を変数ｙ、ｔｐを変数ｘとすると、ｘとｙの関係は、
ｙ＝２.３１−６ｘ−２.１６
の近似式で表される。
【００６５】
（第２実施形態）
図７は本発明の第２実施形態の窒化物半導体装置の一例としてのＧaＮ系ＨＦＥＴの平面図である。この第２実施形態のＧaＮ系ＨＦＥＴは、超格子層であるバッファ層の層厚を除いて第１実施形態のＧaＮ系ＨＦＥＴと同一の構成をしている。図７において、２０１はＳi基板、２０２はバッファ層、２０３はアンドープＧaＮ層、２０４はアンドープＡlＧaＮ層、２０５ａは第１絶縁膜、２０５ｂは第２絶縁膜、２０６は２次元電子ガス(２ＤＥＧ)、２０７はソース電極、２０７ａはソースオーミック電極、２０７ｂはソース金属配線、２０８はゲート電極、２０９はドレイン電極、２０９ａはドレインオーミック電極、２０９ｂはドレイン金属配線、２１０はゲート絶縁膜、２１１は第３絶縁膜、２１２は層間絶縁膜、２１３はパッシベーション膜、２１４は層間絶縁膜である。
【００６６】
第１絶縁膜２０５ａと第２絶縁膜２０５ｂで絶縁膜２０５を構成している。
【００６７】
また、バッファ層２０２とアンドープＧaＮ層２０３とアンドープＧaＮ層２０３とアンドープＡlＧaＮ層２０４とで窒化物半導体層２００を構成している。バッファ層２０２の層厚は、０.３μｍ〜１．５μｍの範囲である。
【００６８】
窒化物半導体層２００と絶縁膜２０５とソース電極２０７とゲート電極２０８とドレイン電極２０９とゲート絶縁膜２１０と第３絶縁膜２１１と層間絶縁膜２１２でトランジスタ素子部を構成している。
【００６９】
この第２実施形態は、バッファ層２０２の層厚が０．３μｍ〜１．５μｍであることを特徴とする。
【００７０】
バッファ層２０２の層厚を０．３μｍ〜１．５μｍにすることによって、ソース電極２０７とドレイン電極２０９との間の耐圧電圧を７６０Ｖ以上にすることができる。
【００７１】
１０マイクロ秒後の温度上昇について、単位面積当たりのパワー密度が１２５［ｋＷ／ｃｍ２］で熱シミュレーションを実施したところ、バッファ層２０２の層の数が、例えば１６０（ＡｌＧａＮ層、ＡｌＮ層をそれぞれ１層として、ＡｌＧａＮ/ＡｌＮは合計２でカウント）であって、バッファ層２０２の層厚が２．５μｍの場合では４３０℃である一方、バッファ層２０２の層厚が１．５μｍの場合、３３０℃（超格子がない場合は２５０℃）まで低減できることがわかった。
【００７２】
したがって、この第２実施形態によれば、バッファ層２０２の層厚が２．５μｍである場合と比較して、上記式(５)のＭ値は３３０／４３０＝０.７７に低減でき、
ｔｐ＝(ΔＴｃ／Ｍ)２×((Ｉｄ／Ｓ)×Ｖｄ)−２  ………  式(５)
より、電流密度(Ｉｄ／Ｓ)、ドレイン電圧Ｖｄ、臨界温度ΔＴｃが同じ条件であれば、短絡時間(破壊時間)ｔｐは(１／Ｍ)２に比例するため、短絡時間(破壊時間)は(１／０.７７)２＝１．６９倍と大幅に改善することが可能となる。
【００７３】
（第３実施形態）
図８は本発明の第３実施形態の窒化物半導体装置の一例としてのＧaＮ系ＨＦＥＴの平面図である。この第３実施形態のＧaＮ系ＨＦＥＴは、超格子層であるバッファ層の構成を除いて第１実施形態のＧaＮ系ＨＦＥＴと同一の構成をしている。図８において、３０１はＳi基板、３０２はバッファ層、３０３はアンドープＧaＮ層、３０４はアンドープＡlＧaＮ層、３０５ａは第１絶縁膜、３０５ｂは第２絶縁膜、３０６は２次元電子ガス(２ＤＥＧ)、３０７はソース電極、３０７ａはソースオーミック電極、３０７ｂはソース金属配線、３０８はゲート電極、３０９はドレイン電極、３０９ａはドレインオーミック電極、３０９ｂはドレイン金属配線、３１０はゲート絶縁膜、３１１は第３絶縁膜、３１２は層間絶縁膜、３１３はパッシベーション膜、３１４は層間絶縁膜である。
【００７４】
第１絶縁膜３０５ａと第２絶縁膜３０５ｂで絶縁膜３０５を構成している。
【００７５】
また、バッファ層３０２とアンドープＧaＮ層３０３とアンドープＧaＮ層３０３とアンドープＡlＧaＮ層３０４とで窒化物半導体層３００を構成している。
【００７６】
窒化物半導体層３００と絶縁膜３０５とソース電極３０７とゲート電極３０８とドレイン電極３０９とゲート絶縁膜３１０と第３絶縁膜３１１と層間絶縁膜３１２でトランジスタ素子部を構成している。
【００７７】
この第３実施形態は、バッファ層３０２の層厚とバッファ層３０２の平均Ａｌ組成比率との積が５μｍ％以上かつ３０μｍ％以下であることを特徴とする。
【００７８】
バッファ層３０２の層厚とバッファ層３０２の平均Ａｌ組成比率との積を５μｍ％以上かつ３０μｍ％以下にすることによって、ソース電極３０７とドレイン電極３０９との間の耐圧電圧を７８０Ｖ以上にすることができる。
【００７９】
１０マイクロ秒後の温度上昇について、単位面積当たりのパワー密度が１２５［ｋＷ／ｃｍ２］で熱シミュレーションを実施したところ、バッファ層３０２の層の数が、例えば１６０（ＡｌＧａＮ層、ＡｌＮ層をそれぞれ１層として、ＡｌＧａＮ/ＡｌＮは合計２でカウント）であって、バッファ層３０２の層厚が２．５μｍの場合では４３０℃である一方、バッファ層３０２の層厚とバッファ層３０２の平均Ａｌ組成比率との積が３０μｍ％である場合、２９０℃（超格子がない場合は２５０℃）まで低減できることがわかった。
【００８０】
したがって、この第３実施形態によれば、バッファ層３０２の層厚が２．５μｍである場合と比較して、上記式(５)のＭ値は２９０／４３０＝０.６７に低減でき、
ｔｐ＝(ΔＴｃ／Ｍ)２×((Ｉｄ／Ｓ)×Ｖｄ)−２  ………  式(５)
より、電流密度(Ｉｄ／Ｓ)、ドレイン電圧Ｖｄ、臨界温度ΔＴｃが同じ条件であれば、短絡時間(破壊時間)ｔｐは(１／Ｍ)２に比例するため、短絡時間(破壊時間)は(１／０.６７)２＝２．２３倍と大幅に改善することが可能となる。
【００８１】
（第４実施形態）
図９は本発明の第４実施形態の窒化物半導体装置の一例としてのＧaＮ系ＨＦＥＴの平面図である。この第４実施形態のＧaＮ系ＨＦＥＴは、放熱部を除いて第１実施形態のＧaＮ系ＨＦＥＴと同一の構成をしている。図７において、４０１はＳi基板、４０２はバッファ層、４０３はアンドープＧaＮ層、４０４はアンドープＡlＧaＮ層、４０５ａは第１絶縁膜、４０５ｂは第２絶縁膜、４０６は２次元電子ガス(２ＤＥＧ)、４０７はソース電極、４０７ａはソースオーミック電極、４０７ｂはソース金属配線、４０８はゲート電極、４０９はドレイン電極、４０９ａはドレインオーミック電極、４０９ｂはドレイン金属配線、４１０はゲート絶縁膜、４１１は第３絶縁膜、４１２は層間絶縁膜、４１３はパッシベーション膜、４１４は層間絶縁膜である。
【００８２】
第１絶縁膜４０５ａと第２絶縁膜４０５ｂで絶縁膜４０５を構成している。
【００８３】
また、バッファ層４０２とアンドープＧaＮ層４０３とアンドープＧaＮ層４０３とアンドープＡlＧaＮ層４０４とで窒化物半導体層４００を構成している。
【００８４】
窒化物半導体層４００と絶縁膜４０５とソース電極４０７とゲート電極４０８とドレイン電極４０９とゲート絶縁膜４１０と第３絶縁膜４１１と層間絶縁膜４１２でトランジスタ素子部を構成している。
【００８５】
この第４実施形態は、図７に示すように、窒化物半導体層４００の上面に、ドレイン電極４０９およびソース電極４０７を備え、層間絶縁膜４１４またはスルーホール(図示せず)を介して、さらに上面に金属配線４１５を備えることを特徴とする。金属配線４１５は、放熱部の一例である。
【００８６】
これにより、負荷短絡時ドレイン端部で発生した熱が、層間絶縁膜４１４またはスルーホール(図示せず)を介して金属配線４１５に放熱されるため、負荷短絡時の放熱性が向上し、上記式(５)のＭ値が低減することができ、短絡時間(破壊時間)ｔｐを向上することができる。
【００８７】
この効果は、上記第１〜第３実施形態のいずれに適用しても変わらないことは自明である。
【００８８】
以上、この発明によれば、短絡時に発生するエネルギーの低減、あるいは短絡破壊時の臨界温度の向上および放熱性の改善により、短絡時間(破壊時間)を大幅に改善することが可能となる。
【００８９】
また、上記第１〜第４実施形態では、窒化物半導体層１００,２００,３００,４００を、ＧaＮ層やＡlＧaＮ層で構成したが、ＡlxＩnｙＧa1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧaＮ系半導体層を含むものでもよい。すなわち、窒化物半導体層１００,２００,３００,４００は、ＡlＧaＮ、ＧaＮ、ＩnＧaＮ等を含むものとしてもよい。また、上記第１〜第４実施形態では、ノーマリーオンタイプのＨＦＥＴについて説明したが、ノーマリオフタイプでも同様の効果が得られる。
【００９０】
また、上記第１〜第４実施形態では、絶縁膜１０５,２０５,３０５,４０５の材料としてシリコン酸化膜を用いたが、シリコン窒化膜、ポリイミドやＳＯＧ(Spin On Glass;スピン・オン・グラス)またはＢＰＳＧ(Boron Phosphorus Ｓilicon Glass;ホウ素・リン・シリケート・ガラス)などの絶縁材料を用いてもよい。また、例えばシリコン酸化膜とシリコン窒化膜からなる多層膜構造としてもよい。
【００９１】
また、上記第１〜第４実施形態では、負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が所定のパワー密度以下になるように、トランジスタ素子部を構成したが、この所定のパワー密度は、窒化物半導体装置のトランジスタ素子部の構成、ドレイン電圧、短絡時間(破壊時間)の目標値などに応じて適宜設定すればよい。
【００９２】
この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第４実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１〜第４実施形態で記載した内容を適宜組み合わせたものを、この発明の一実施形態としてもよい。
【００９３】
本発明および実施形態を纏めると、次のようになる。
【００９４】
本発明の窒化物半導体装置は、
チャネル層１０３,２０３,３０３,４０３と障壁層１０４,２０４,３０４,４０４と超格子層１０２,２０２,３０２,４０２とを含むヘテロ構造を有する窒化物半導体層１００,２００,３００,４００と、
上記窒化物半導体層１００,２００,３００,４００上に、または、上記窒化物半導体層１００,２００,３００,４００内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極１０７,２０７,３０７,４０７およびドレイン電極１０９,２０９,３０９,４０９と、
上記ソース電極１０７,２０７,３０７,４０７と上記ドレイン電極１０９,２０９,３０９,４０９との間かつ上記窒化物半導体層１００,２００,３００,４００上に形成された絶縁膜１０５,２０５,３０５,４０５と、
上記ソース電極１０７,２０７,３０７,４０７と上記ドレイン電極１０９,２０９,３０９,４０９との間かつ上記窒化物半導体層１００,２００,３００,４００上に形成されたゲート電極１０８,２０８,３０８,４０８と
を有するトランジスタ素子部を備え、
上記トランジスタ素子部は、負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が所定のパワー密度以下になるように構成され、
上記超格子層１０２,２０２,３０２,４０２は、上記ソース電極１０７,２０７,３０７,４０７と上記ドレイン電極１０９,２０９,３０９,４０９との間の耐圧が所定の電圧以上になるように構成されていることを特徴とする。
【００９５】
本発明の窒化物半導体装置によれば、負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が所定のパワー密度以下になるように、トランジスタ素子部を構成し、ソース電極とドレイン電極との間の耐圧が所定の電圧以上になるように、超格子層を構成する。このため、ソース電極１０７,２０７,３０７,４０７とドレイン電極１０９,２０９,３０９,４０９との間の耐圧特性を確保しつつ、短絡時にトランジスタ素子部にかかるエネルギーを低減することで、素子の発熱量を低減して、短絡耐量を向上でき、素子の信頼性を向上できる。
【００９６】
また、一実施形態の窒化物半導体装置では、
上記障壁層１０４,２０４,３０４の層厚が３０ｎｍ以下である。
【００９７】
上記実施形態によれば、障壁層１０４,２０４,３０４の層厚を３０ｎｍ以下にすることによって、閾値電圧が低くなり、飽和電流を低減できるので、短絡時に発生するエネルギーを低減できる。
【００９８】
また、一実施形態の窒化物半導体装置では、
上記超格子層１０２,２０２,３０２,４０２を構成する層の数が２０以上かつ８０以下である。
【００９９】
上記実施形態によれば、超格子層１０２,２０２,３０２,４０２を構成する層の数を２０以上かつ８０以下にすることによって、ソース電極１０７,２０７,３０７,４０７とドレイン電極１０９,２０９,３０９,４０９との間の耐圧電圧を８００Ｖ以上にしつつ、短絡時間(破壊時間)を改善できる。
【０１００】
また、一実施形態の窒化物半導体装置では、
上記超格子層１０２,２０２,３０２,４０２の層厚が０．３μｍ以上かつ１．５μｍ以下である。
【０１０１】
上記実施形態によれば、超格子層１０２,２０２,３０２,４０２の層厚をが０．３μｍ以上かつ１．５μｍ以下にすることによって、ソース電極１０７,２０７,３０７,４０７とドレイン電極１０９,２０９,３０９,４０９との間の耐圧電圧を７６０Ｖ以上にしつつ、短絡時間(破壊時間)を改善できる。
【０１０２】
また、一実施形態の窒化物半導体装置では、
上記超格子層１０２,２０２,３０２,４０２は、ＡｌＧａＮを含み、
上記超格子層１０２,２０２,３０２,４０２の層厚と上記超格子層１０２,２０２,３０２,４０２の平均Ａｌ組成比率との積が５μｍ％以上かつ３０μｍ％以下である。
【０１０３】
上記実施形態によれば、超格子層１０２,２０２,３０２,４０２の層厚と超格子層１０２,２０２,３０２,４０２の平均Ａｌ組成比率との積を５μｍ％以上かつ３０μｍ％以下にすることによって、ソース電極１０７,２０７,３０７,４０７とドレイン電極１０９,２０９,３０９,４０９との間の耐圧電圧を７８０Ｖ以上にしつつ、短絡時間(破壊時間)を改善できる。
【０１０４】
また、一実施形態の窒化物半導体装置では、
上記窒化物半導体層１３００中に超格子層が存在せず、かつ、ドレイン電圧が４００Ｖ時に負荷短絡時の破壊時間が１マイクロ秒以上であり、かつ、上記負荷短絡時のドレイン電流密度とドレイン電圧との積であるパワー密度が８５０ｋＷ／ｃｍ２以下である。
【０１０５】
また、一実施形態の窒化物半導体装置では、
上記ドレイン電極４０９および上記ソース電極４０７が配置された上記窒化物半導体層４００上に、層間絶縁膜４１４を介して形成された放熱部４１５を備える。
【０１０６】
上記実施形態によれば、負荷短絡時ドレイン端部で発生した熱が、放熱部４１５に放熱されることによって、負荷短絡時の放熱性が向上するので、短絡時間(破壊時間)を改善できる。
【符号の説明】
【０１０７】
１００,２００,３００,４００  窒化物半導体層
１０１,２０１,３０１,４０１  Ｓi基板
１０２,２０２,３０２,４０２  バッファ層
１０３,２０３,３０３,４０３  アンドープＧaＮ層
１０４,２０４,３０４,４０４  アンドープＡlＧaＮ層
１０５,２０５,３０５,４０５  絶縁膜
１０６,２０６,３０６,４０６  ２次元電子ガス
１０７,２０７,３０７,４０７  ソース電極
１０８,２０８,３０８,４０８  ゲート電極
１０９,２０９,３０９,４０９  ドレイン電極
１０８ａ,２０８ａ,３０９ａ,４０９ａ  基部
１０８ｂ,２０８ｂ,３０９ｂ,４０９ｂ  ゲートフィールドプレート部
１１０,２１０,３１０,４１０  ゲート絶縁膜
１０５ａ,２０５ａ,３０５a,４０５a  第１絶縁膜
１０５ｂ,２０５ｂ,３０５ｂ,４０５ｂ  第２絶縁膜
１１１,２１１,３１１,４１１  第３絶縁膜
１１２,２１２,３１２,４１２  層間絶縁膜
１１３,２１３,３１３,４１３  パシベーション膜
１１４,２１４,３１４,４１４,５１４  層間絶縁膜
４１５  金属配線
【図１】
2016207934.tif 000003
【図２】
2016207934.tif 000004
【図３】
2016207934.tif 000005
【図４】
2016207934.tif 000006
【図５】
2016207934.tif 000007
【図６】
2016207934.tif 000008
【図７】
2016207934.tif 000009
【図８】
2016207934.tif 000010
【図９】
2016207934.tif 000011
【図１０】
2016207934.tif 000012