(57)【要約】【課題】ＳｉＣ半導体素子の意図しないターンオンを防止することのできる半導体装置を提供する。【解決手段】半導体装置は、ＳｉＣ半導体よりなり、おもて面にソース電極及びゲート電極を有する半導体チップと、半導体チップのおもて面に設けられ、ソース電極とゲート電極との間を電気的に接続するキャパシタチップを備えている。【選択図】図５
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【特許請求の範囲】
【請求項１】
ＳｉＣ半導体よりなり、おもて面にソース電極及びゲート電極を有する半導体チップと、
前記半導体チップのおもて面に設けられ、前記ソース電極と前記ゲート電極との間を電気的に接続するキャパシタチップと、
を備えた半導体装置。
【請求項２】
前記半導体チップのおもて面において、前記ソース電極と前記ゲート電極との間に配置された絶縁性樹脂をさらに備え、
前記絶縁性樹脂の上に前記キャパシタチップが配置された請求項１記載の半導体装置。
【請求項３】
前記半導体チップのおもて面に対向して設けられたプリント基板と、
前記半導体チップのソース電極と、前記プリント基板との間を電気的に接続する第１導電ポストと、
前記半導体チップのゲート電極と、前記プリント基板との間を電気的に接続する第２導電ポストと、
を更に備えた請求項１記載の半導体装置。
【請求項４】
ＳｉＣ半導体よりなる半導体チップのおもて面にあるソース電極とゲート電極との間に、絶縁性樹脂を配置する工程と、
前記半導体チップのおもて面に配置された前記絶縁性樹脂の上にキャパシタチップを配置して、前記キャパシタチップで前記ソース電極と前記ゲート電極との間を電気的に接続する工程と、
を有する半導体装置の製造方法。
【請求項５】
プリント基板と、前記プリント基板のスルーホールに挿入された複数の導電ポストとで構成される組立体を用意する工程と、
前記組立体の前記導電ポストの少なくとも一つに、キャパシタチップを仮止めする工程と、
ＳｉＣ半導体よりなる半導体チップのおもて面にあるソース電極及びゲート電極に、複数の前記導電ポストの端部を接続すると同時に、前記キャパシタチップで前記ソース電極と前記ゲート電極との間を電気的に接続する工程と、
を有する半導体装置の製造方法。
【請求項６】
複数の前記導電ポストが、前記ソース電極に接続される第１導電ポストと、前記ゲート電極に接続される第２導電ポストで構成され、
前記第１導電ポストと前記第２導電ポストで前記キャパシタチップを挟み込むことで、前記キャパシタチップを仮止めする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にパワー半導体チップを備えるパワー半導体モジュール及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体モジュールの一例として、スイッチング素子とそれに逆並列に接続された還流ダイオードとを一つのアームとして、上アーム及び下アームにより構成されたブリッジ回路に用いられるパワー半導体モジュールがある。このようなブリッジ回路において、スイッチング素子が例えばＭＯＳＦＥＴである場合に、一方のアームのＭＯＳＦＥＴが高速にターンオンし、そのドレイン−ソース間が高い電圧変化率（ｄＶ／ｄｔ）で変化すると、他方のアームのＭＯＳＦＥＴのゲート−ソース間の寄生容量に変位電流が生じ、ゲート−ソース間電圧が増加する。このゲート−ソース間電圧がゲート閾値電圧を超えると、他方のアームのＭＯＳＦＥＴが意図せずターンオンする。そして、上下アームに貫通電流が流れて短絡状態となり、ＭＯＳＦＥＴの破壊や短寿命化や信頼性の低下を招くおそれがある。意図しないターンオンは、特にスイッチングスピードが速いユニポーラデバイス、例えはＭＯＳＦＥＴ等で生じ易い。
【０００３】
意図しないターンオンを抑制するために、ゲート駆動回路のゲート抵抗を大きくし、インピーダンスを低減させてゲート・ソース間の電圧上昇を抑えることが行われている。しかしながら、ゲート抵抗を増大させると、また、スイッチングスピードに制約を生じる。
意図しないターンオンを防止する別の手法として、ＩＧＢＴのゲート−エミッタ間にキャパシタを接続し、ノイズの発生又はゲート−エミッタ間電圧の変動を抑制した半導体装置がある（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１４５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された半導体装置は、一つの実施形態ではＩＧＢＴのゲート電極層の上に絶縁膜を設け、その上を覆うようにエミッタ電極層を延在させて設けている。これによりゲート電極層と絶縁膜とエミッタ電極層の延在部とからなるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタを形成している。このＭＩＭ型のキャパシタは、半導体素子を製造する過程でゲート電極、その上に絶縁膜、その上を覆うようにエミッタ電極を順次に形成することにより得られる。また、別の実施形態では、ＩＧＢＴが搭載される積層基板とは別のベース基板にコンデンサを搭載している。
【０００６】
しかしながら、ベース基板にコンデンサを搭載するのでは、積層基板と別のベース基板との間の配線のインダクタンスが大きいために、コンデンサの効果が得られにくくなるため、誤ったターンオンを防止できない場合がある。また、ＭＩＭ型のキャパシタを形成する工程は、半導体素子がＳｉＣ半導体よりなる場合は、所定容量を有し得る絶縁膜を高品質で形成するのが難しい。また、ＳｉＣの結晶品質が従来から格段に改善された現在でも、依然としてその工程が結晶品質の悪化を招くおそれがあり、ひいてはＳｉＣ半導体素子の特性劣化又は歩留り低下の要因になる。さらに、ＳｉＣ半導体素子の製造プロセスは、特に半導体素子がＭＯＳ構造である場合において、マスク枚数が多いなどで既に煩雑であるため、上述したＭＩＭ型のキャパシタを、フォトマスクを用いて誘電膜の選択的な堆積で形成することを容易ではない。
【０００７】
本発明は、上記の問題を有利に解決するものであり、ＳｉＣ半導体素子の特性劣化や配線部材との干渉を回避し、意図しないターンオンを抑制することのできる半導体装置及びその有利な製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面は、ＳｉＣ半導体よりなり、おもて面にソース電極及びゲート電極を有する半導体チップと、前記半導体チップのおもて面に設けられ、前記ソース電極と前記ゲート電極との間を電気的に接続するキャパシタチップと、を備えた半導体装置である。
本発明の別の一側面は、ＳｉＣ半導体よりなる半導体チップのおもて面にあるソース電極とゲート電極との間に絶縁性樹脂を配置する工程と、前記半導体チップのおもて面に配置された前記絶縁性樹脂の上にキャパシタチップを配置して、前記キャパシタチップで前記ソース電極と前記ゲート電極との間を電気的に接続する工程と、を有する半導体装置の製造方法である。
本発明のさらに別の一側面は、プリント基板と、前記プリント基板のスルーホールに挿入された複数の導電ポストとで構成される組立体を用意する工程と、前記組立体の前記導電ポストの少なくとも一つに、キャパシタチップを仮止めする工程と、ＳｉＣ半導体よりなる半導体チップのおもて面にあるソース電極及びゲート電極に、複数の前記導電ポストの端部を接続すると同時に、前記キャパシタチップで前記ソース電極と前記ゲート電極との間を電気的に接続する工程と、を有する半導体装置の製造方法である。
【発明の効果】
【０００９】
本発明の半導体装置によれば、ＳｉＣ半導体素子の特性劣化や配線部材との干渉を回避しつつ、意図しないターンオンを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態のパワー半導体モジュールの模式的な断面図である。
【図２】図１のＩＩ−ＩＩ線における平面図である。
【図３】図１のＩＩＩ−ＩＩＩ線における平面図である。
【図４】半導体チップの平面図である。
【図５】半導体チップ及びその近傍の断面図である。
【図６】パワー半導体モジュールの回路図である。
【図７】ゲート抵抗Ｒｇと内蔵コンデンサ容量Ｃｇｓとの関係を示すグラフである。
【図８】変形例の半導体チップ及びその近傍の断面図である。
【図９】変形例の半導体チップの平面図である。
【図１０】変形例の半導体チップの平面図である。
【図１１】ゲート抵抗とスイッチング損失との関係を示すグラフである。
【図１２】スイッチング周波数とトータル損失との関係を示すグラフである。
【図１３】本発明の一実施形態の製造方法の説明図である。
【図１４】本発明の別の実施形態の製造方法の説明図である。
【図１５】本発明のさらに別の実施形態の製造方法の説明図である。
【図１６】本発明のさらに別の実施形態の製造方法の説明図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置の実施形態について、図面を参照しつつ具体的に説明する。なお、本出願の記載に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、はんだや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。
【００１２】
（実施形態１）
図１は、本発明の実施形態１のパワー半導体モジュール１０の模式的な断面図である。図２は、図１のパワー半導体モジュール１０のＩＩ−ＩＩの位置における平面図である。図１は、図２におけるＩ−Ｉ断面図に相当する。図３は、図１のパワー半導体モジュール１０のＩＩＩ−ＩＩＩの位置における平面図である。パワー半導体モジュール１０は、上アーム及び下アームを含む２ｉｎ１モジュールの例であり、図１〜図３では、この２ｉｎ１モジュールの片アームを示している。
【００１３】
図１〜図３に示すように、パワー半導体モジュール１０は、半導体チップ１２及びコンデンサチップ１６を備えている。パワー半導体モジュール１０は、さらに、積層基板１１、半導体チップ１３、プリント基板１４、第１導電ポスト１５Ａ、第２導電ポスト１５Ｃ及び絶縁性樹脂１７を備えている。
積層基板１１は、絶縁板１１ａと、絶縁板１１ａの主面（図では上面）に設けられた回路板１１ｂと、絶縁板１１ａの裏面（図では下面）に設けられた金属板１１ｃとで構成されている。
【００１４】
図２に図１のＩＩ−ＩＩ線の位置における平面図を示す。図１は、図２のＩ−Ｉ線で切断した断面図に相当する。図２において回路板１１ｂは、絶縁板１１ａの主面上に選択的に形成されていて、第１領域１１ｂ１、第２領域１１ｂ２、第３領域１１ｂ３及び第４領域１１ｂ４を含んでいる。
回路板１１ｂの第１領域１１ｂ１には、半導体チップ１２及び半導体チップ１３が並べて設けられている。また第１領域１１ｂ１の隅部に、外部端子であるドレイン端子１９Ａが設けられている。
【００１５】
図１及び図２において、スイッチング素子である半導体チップ１２は縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の例である。また、半導体チップ１３は半導体チップ１２と逆並列に接続されるダイオードの例である
半導体チップ１２のおもて面には、出力用電極であるソース電極１２ａ、及び制御電極であるゲート電極１２ｂが備えられている。このソース電極１２ａとゲート電極１２ｂとの間を電気的に接続するコンデンサチップ１６が、半導体チップ１２のおもて面に設けられている。このコンデンサチップ１６については、後で詳述する。
また、半導体チップ１２の裏面には、入力用電極であるドレイン電極（図示せず）が備えられている。このドレイン電極と回路板１１ｂの第１領域１１ｂ１とが、導電性の接合材であるはんだ２０により電気的かつ機械的に接続されている。
【００１６】
また、半導体チップ１３のおもて面にはアノード電極１３ａが、裏面にはカソード電極（図示せず）が備えられている。このカソード電極と回路板１１ｂの第１領域１１ｂ１とが、はんだ２０により電気的かつ機械的に接続されている。
【００１７】
回路板１１ｂの第１領域１１ｂ１とドレイン端子１９Ａとは、はんだ等の導電性接合材、超音波接合又は溶接などにより電気的かつ機械的に接続されている。
回路板１１ｂの第２領域１１ｂ２及び第４領域１１ｂ４には、外部端子であるソース端子１９Ｂが、第３領域１１ｂ３には、外部端子であるゲート端子１９Ｃが、それぞれ導電性接合材、超音波接合又は溶接などによって電気的かつ機械的に接続されている。
【００１８】
プリント基板１４は、図１に示すように半導体チップ１２のおもて面、半導体チップ１３のおもて面、及び積層基板１１の回路板１１ｂに対向して設けられている。プリント基板１４は、絶縁層１４ａと、この絶縁層１４ａの少なくとも一方の面に配置された金属層１４ｂとを有している。
図３に図１のＩＩＩ−ＩＩＩ線の位置における平面図を示す。図３において金属層１４ｂは、絶縁層１４ａの一方の面上に選択的に形成されていて、第１領域１４ｂ１及び第２領域１４ｂ２を含んでいる。
金属層１４ｂの第１領域１４ｂ１には、ソース端子１９Ｂが電気的かつ機械的に接続されている。
【００１９】
金属層１４ｂの第１領域１４ｂ１は、半導体チップ１２のソース電極１２ａ及び半導体チップ１３のアノード電極と、ソース端子１９Ｂとを電気的に接続するための領域である。金属層１４ｂの第２領域１４ｂ２は、半導体チップ１２のゲート電極１２ｂと、回路板１１ｂの第３領域１１ｂ３とを電気的に接続するための領域である。
【００２０】
プリント基板１４の金属層１４ｂと、半導体チップ１２のおもて面電極、半導体チップ１３のおもて面電極、又は積層基板１１の回路板１１ｂとの間には、複数の導電ポスト１５Ａ〜１５Ｄが設けられている。本明細書では、導電ポスト１５Ａ〜１５Ｄの総称として、導電ポスト１５と呼称する。導電ポスト１５は、その一方が半導体チップ１２のおもて面電極、半導体チップ１３のおもて面電極又は積層基板１１の回路板１１ｂに、はんだ２０により電気的かつ機械的に接続されている。そして、導電ポスト１５の他方は、プリント基板１４の絶縁層１４ａを貫いて、プリント基板１４の金属層１４ｂに、はんだやロウ付け、又はカシメにより電気的かつ機械的に接続されている。
【００２１】
第１導電ポスト１５Ａは、金属層１４ｂの第１領域１４ｂ１と、半導体チップ１２のソース電極とを電気的に接続している。導電ポスト１５Ｂは、金属層１４ｂの第１領域１４ｂ１と、半導体チップ１３のアノード電極とを電気的に接続している。第２導電ポスト１５Ｃは、金属層１４ｂの第２領域１４ｂ２と、半導体チップ１２のゲート電極とを電気的に接続している。導電ポスト１５Ｄは、金属層１４ｂの第２領域１４ｂ２と、積層基板１１の回路板１１ｂの第３領域１１ｂ３とを電気的に接続している。
【００２２】
上述の構成により、半導体チップ１２のソース電極と、半導体チップ１３のアノード電極と、ソース端子１９Ｂとが電気的に接続されている。また、半導体チップ１２のゲート電極と、ゲート端子１９Ｃとが電気的に接続されている。
【００２３】
導電ポスト１５及びプリント基板１４は、半導体チップ１２又は１３のおもて面に配置された電極と、外部端子（ソース端子１９Ｂやゲート端子１９Ｃ）とを電気的に接続する配線部材の機能を有している。なお、配線部材は、導電ポスト１５とプリント基板１４との組み合わせに限定されず、例えば、ボンディングワイヤを用いることができる。もっとも、導電ポスト１５を用いた配線部材は、ボンディングワイヤに比べて、半導体チップ１２の狭いゲート電極にコンデンサチップを接合するのが容易である。
【００２４】
図４に半導体チップ１２の平面図を示し、図５に、図４の半導体チップ１２及びその近傍の断面図を示す。半導体チップ１２のおもて面には、ソース電極１２ａとゲート電極１２ｂとが配置されている。ソース電極１２ａには、２本の第１導電ポスト１５Ａの一方がはんだ２０により接合されている。また、ゲート電極１２ｂには、１本の第２導電ポスト１５Ｃの一方がはんだ２０により接合されている。そして、コンデンサチップ１６の端子の一方がソース電極１２ａに、はんだ２０により電気的かつ機械的に接続され、端子の他方がゲート電極１２ｂに、はんだ２０により電気的かつ機械的に接続されている。
【００２５】
半導体チップ１２面内の電流ばらつきを抑制するために、コンデンサチップ１６は、ソース電極１２ａの長手方向中心とゲート電極１２ｂの長手方向中心とを繋ぐように配置される。また、２個の第１導電ポスト１５Ａにおける電流のアンバランスを抑制するために、２本の第１導電ポスト１５Ａは、コンデンサチップ１６から等距離で対称な位置に配置される。第１導電ポスト１５Ａは、２本の例に限定されず、１本であってもよいし、また３本又はそれ以上であってもよい。
【００２６】
コンデンサチップ１６は、ソース電極１２ａとゲート電極１２ｂとを電気的に接続するキャパシタとして機能する。なお、コンデンサチップ１６のはんだ接合の前に、半導体チップ１２のおもて面のソース電極１２ａとゲート電極１２ｂとの間には、例えばポリイミド樹脂を塗布することにより、絶縁性樹脂１７を配置している。絶縁性樹脂１７は、コンデンサチップ１６と半導体チップ１２のおもて面との間に形成され、コンデンサチップ１６の側面に接触する。また、コンデンサチップ１６の２つの端子間の側面全体には、はんだとの濡れ性を低下させるコーティング処理がなされている。これらにより、コンデンサチップ１６を接合するソース電極１２ａ側のはんだ２０と、ゲート電極１２ｂ側のはんだ２０とが互いに接触して、電極同士が短絡することを効果的に防止できる。なお、絶縁性樹脂１７を配置しなくても、はんだ量を適切に調整することにより、ソース電極１２ａ側のはんだ２０と、ゲート電極１２ｂ側のはんだ２０とが互いに接触して短絡することを防止することもできる。
【００２７】
上アーム及び下アームを備える本実施形態のパワー半導体モジュール１０の回路図を図６に示す。図１及び図２は、図６に示すＡ領域の構造を示している。図６を用いて、スイッチング素子が意図せずターンオンする現象を説明する。スイッチング素子である半導体チップ１２がターンオフした際に、ターンオフ時のスイッチングｄｖ／ｄｔにより、ゲート電流がゲートインダクタンスＬｇを介して振動する。この電流の振動でゲート電圧が閾値以上になると、半導体チップ１２に意図しないターンオンが生じる。また、上アームの半導体チップ１２が高速にターンオンし、そのドレイン電圧が高い電圧変化率（ｄＶ／ｄｔ）で変化すると、下アームの半導体チップ１３（ダイオードチップ）が逆回復し、下アームの半導体チップ１２のゲート電圧が急激に上昇する。このゲート電圧は、上述の電圧上昇率（ｄＶ／ｄｔ）と下アームの半導体チップ１２の帰還容量を乗算した値である。下アームの半導体チップ１２のゲート電圧が閾値を超えると、この下アームの半導体チップ１２に意図しないターンオンが発生する。
【００２８】
本実施形態のパワー半導体モジュール１０は、電流バイパス効果を有するコンデンサチップ１６をソース電極１２ａとゲート電極１２ｂとの間に接続している。これにより、電流の振動又は高い電圧変化率によるゲート電圧の変動を抑制して意図しないターンオンを抑制することができる。また、ゲート抵抗を高めることなく意図しないターンオンを抑制することができるので、ゲート抵抗を低くすることができ、半導体チップ１２のスイッチング速度を高めることができる。このことは、スイッチング速度が速いＳｉＣよりなるＭＯＳＦＥＴにおいて特にメリットが大きい。
【００２９】
また、コンデンサチップ１６の端子の一方をソース電極１２ａに、他方をゲート電極１２ｂに電気的かつ機械的に接続することにより、コンデンサチップとゲート電極１２ｂとの間の配線距離をほぼゼロとすることができる。したがって、ゲート配線のインダクタンスＬｇを極力小さくすることができ、意図しないターンオンを一層防止することができる。また、ゲート配線のインダクタンスＬｇが小さいほど、内蔵コンデンサ容量Ｃｇｓを小さくしても意図しないターンオンを防止することができるので、小型で小さな容量のコンデンサチップ１６で意図しないターンオンを防止することができる。このコンデンサチップ１６の小型化は、半導体チップ１２上へのコンデンサチップ１６の実装を容易にする。
【００３０】
図７に示すグラフは、意図しないターンオンを防止し得るゲート抵抗Ｒｇと内蔵コンデンサ容量Ｃｇｓとの関係を示すグラフである。図７においては、比較例としてパワー半導体モジュールのその他の箇所にコンデンサチップを設けた場合を示す。本発明例のゲート配線のインダクタンスＬｇは２．５１ｎＨ、比較例のゲート配線のインダクタンスＬｇは５．１２ｎＨであった。図７から分かるように、本発明例は、比較例よりも低ゲート抵抗、低コンデンサ容量で意図しないターンオンを防止することができた。
【００３１】
コンデンサチップ１６は、２００℃程度の耐熱温度を有していれば、半導体チップ１２が動作時に発熱しても影響を受けることはない。
【００３２】
本実施の形態のコンデンサチップ１６は、例えば、長さ１ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍのサイズで、容量が２．２ｎＦのものを用いる。また、ＳｉＣよりなる半導体チップ１２は、例えば、おもて面が一辺３．０ｍｍ程度の正方形である。このサイズの半導体チップ１２において、ソース電極１２ａ及びゲート電極１２ｂのサイズの一例は、ソース電極１２ａは長辺が２．５ｍｍ、短辺が１．５ｍｍの長方形であり、ゲート電極１２ｂは一辺が０．６４ｍｍの正方形である。また、第１導電ポスト１５Ａ及び第２導電ポスト１５Ｃの直径の一例は０．４５ｍｍであり、長さの一例は０．８ｍｍである。図４及び図５は、上記のコンデンサチップ１６及び半導体チップ１２を、本発明に適用した場合について図示している。
【００３３】
これらの図に示すように、コンデンサチップ１６は、上記サイズのＳｉＣよりなる半導体チップ１２のおもて面上で、第１導電ポスト１５Ａ、第２導電ポスト１５Ｃ及びプリント基板１４と干渉することなく配置することができる。そして、コンデンサチップ１６の端子の一方をソース電極１２ａに、他方をゲート電極１２ｂにそれぞれ接合することができる。
【００３４】
半導体チップ１２のおもて面内でゲート電極１２ｂが占める面積は相対的に小さい。この小さなゲート電極１２ｂに、第２導電ポスト１５Ｃばかりでなくコンデンサチップ１６の端子の一方を接合する必要がある。このゲート電極１２ｂにコンデンサチップ１６の端子の一方を容易に接合するための工夫をすることは好ましい。
【００３５】
例えば、はんだ２０のペーストが塗布されたゲート電極１２ｂに先にコンデンサチップ１６の一端を接合し、その後に第２導電ポスト１５Ｃを接合することは好ましい。また、接合前にコンデンサチップ１６を第２導電ポスト１５Ｃに固着させて仮止めしておき、コンデンサチップ１６を第２導電ポスト１５Ｃと同時に接合することも好ましい。また、接合前にコンデンサチップ１６を第１導電ポスト１５Ａと第２導電ポスト１５Ｃとで挟持し、この挟持された状態でコンデンサチップ１６を第２導電ポスト１５Ｃと同時に接合することも好ましい。
【００３６】
また、変形例として図８に示すように、第２導電ポスト１５Ｃにおけるゲート電極１２ｂに接合する側の先端の直径を、プリント基板１４に接続する側の直径よりも小さくした、先細り形状とすることは好ましい。また、第２導電ポスト１５Ｃは、先細り形状とする代わりに、プリント基板１４に接続する端部からゲート電極１２ｂに接続する端部までにわたって、小さな径とすることも好ましい。なお、第２導電ポスト１５Ｃには主電流は流れず、外部からのゲート信号が伝わるだけなので、先細り形状や全体を小さな径にしても、電気的特性には影響はない。
【００３７】
また、別の変形例として図９に示すように、ゲート電極１２ｂの平面形状を、ソース電極１２ａに向けて延びる方向の一辺が長い長方形にして面積を拡大したりすることもできる。また、ＳｉＣよりなる半導体チップ１２のチップ面積を一辺３ｍｍより大きくすれば、ゲート電極の面積も現状よりも相対的に大きくすることができる。この場合、コンデンサチップ１６の一端をゲート電極１２ｂに接合するのが容易となる。
【００３８】
先に述べたように、配線部材は、プリント基板１４と導電ポスト１５との組み合わせに限定されず、例えば、ボンディングワイヤを用いることができる。配線部材がボンディングワイヤである場合は、図４に示したゲート電極１２ｂにコンデンサチップ１６の一端を接合した後に、当該ゲート電極１２ｂにボンディングワイヤ装置にワイヤボンディングをするのは難しい。そこで、図１０に示すように、配線部材がボンディングワイヤ１８である場合は、ゲート電極１２ｂの平面形状を、ソース電極１２ａに向けて延びる方向の一辺よりもそれに直交する一辺が長い長方形にして、ボンディンワイヤとコンデンサチップ１６が干渉しないようにすることが好ましい。
【００３９】
一方、図９又は図１０に示したように、ゲート電極１２ｂの面積を図４よりも拡大した場合は、半導体チップ１２の活性面積が減少するためにオン抵抗が増大する。そこで、コンデンサチップ１６を接合したことによるスイッチング損失の減少量と、活性面積減少によるオン抵抗の増大についての比較を行った。
例えば、一辺３ｍｍのＳｉＣ半導体チップ１２のゲート電極１２ｂを、一辺０．６４ｍｍ、面積０．４ｍｍ２から拡大して面積０．８ｍｍ２へ２倍にした場合、当該半導体チップの活性面積は５．６７ｍｍ２から５．２６ｍｍ２へ減少し、オン抵抗は約７％増加する。
【００４０】
図１１にゲート抵抗とスイッチング損失との関係をグラフで示す。ここで示すように、一辺３ｍｍのＳｉＣ半導体チップ１２のおもて面のソース電極１２ａとゲート電極１２ｂとにコンデンサチップ１６を接合すると、コンデンサチップ１６を接合しない場合に比べてスイッチング損失を約５０％低減させることができる。
【００４１】
これらのデータから、トータル損失を推計した結果を図１２に示す。図１２から、トータル損失は、スイッチング周波数２０ｋＨｚでは約５％減少し、周波数１００ｋＨｚでは２５％減少することが分かる。
このように、ある程度ゲート電極１２ｂの面積を拡大させたとしても、本実施の形態で示したコンデンサチップ１６を接合したことによる効果の方が大きいため、特にスイッチング周波数が高い領域において、トータル損失を低減させることができる。ＳｉＣ半導体チップは、Ｓｉ半導体チップに比べて高周波でスイッチングすることができるので、本実施の形態の効果が大きい。
【００４２】
次に、図１に示すパワー半導体モジュール１０における、コンデンサチップ１６以外の部材をより具体的に説明する。
積層基板１１は、その絶縁板１１ａが、例えば窒化アルミニウムや窒化珪素、酸化アルミニウム等の絶縁性セラミックスよりなる。絶縁性セラミックスは、絶縁性樹脂に比べて熱伝導性が高いことから本実施形態のパワー半導体モジュールに用いて有利である。回路板１１ｂ及び金属板１１ｃは、例えば銅やアルミニウムなどの導電性の金属よりなる。積層基板１１は、例えばＤＣＢ（Ｄｉｒｅｃｔ  Ｃｏｐｐｅｒ  Ｂｏｎｄｉｎｇ）基板やＡＭＢ（Ａｃｔｉｖｅ  Ｍｅｔａｌ  Ｂｌａｚｉｎｇ）基板等を用いることができる。
【００４３】
半導体チップ１２は、本実施形態ではおもて面にソース電極及びゲート電極を有し，裏面にドレイン電極を有している縦型のパワーＭＯＳＦＥＴの例である。半導体チップ１２は縦型のものに限られず、半導体チップ１２のおもて面にのみ複数種類の電極が配置された横型の半導体チップであってもよい。
【００４４】
半導体チップ１２は、パワーＭＯＳＦＥＴに限られず、他のスイッチング素子、例えばＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）とすることができる。半導体チップ１２がＩＧＢＴの場合では、裏面の電極はコレクタ電極であり、おもて面の電極はエミッタ電極及びゲート電極である。半導体チップ１２がＩＧＢＴである場合、コンデンサチップ１６は、エミッタ電極とゲート電極とを接続してＩＧＢＴのおもて面に設けられる。
すなわち、本出願の明細書及び特許請求の範囲において、「ドレイン電極」とは半導体チップ１２の陽極側の電極の総称であり、「ソース電極」とは半導体チップ１２の陰極側の電極の総称である。
【００４５】
半導体チップ１２は、炭化ケイ素（ＳｉＣ）半導体よりなるものである。ＳｉＣからなる半導体チップ（例えばＳｉＣ−ＭＯＳＦＥＴ、ＳｉＣ−ＩＧＢＴ）は、シリコンからなる半導体チップに比べて高耐圧で、かつ高周波でのスイッチングが可能であるため、特に有効である。さらに、本実施形態を適用すれば、特許文献１に記載の技術を用いなくても、効率よくスイッチング損失が低減できるとともに、複雑な製造プロセスも不要となるため、製造コストも低減することができる。
【００４６】
配線部材は、プリント基板１４と導電ポスト１５との組み合わせよりなることにより、半導体チップ１２の発熱の繰り返しによる熱サイクルに対する信頼性が高いパワー半導体モジュール１０とすることができる。また、配線部材にボンディングワイヤを用いた場合に比べてパワー半導体モジュール１０を薄型化できる。また、本実施形態においては、導電ポスト１５は、半導体チップ１２のおもて面の電極の面積が小さくても確実に接続できるため、特に有効である。また、リードに比べて半導体チップ１２に加わる応力が小さいので信頼性が高く、接合材の厚さを薄くできるので電気伝導、熱伝導に有利である。もっとも、配線部材はプリント基板１４と導電ポスト１５との組み合わせに限定されず、ボンディングワイヤ１８でもよい。
【００４７】
プリント基板１４は、絶縁層１４ａの面のうち積層基板１１より遠い側に金属層１４ｂの第１領域１４ｂ１及び第２領域１４ｂ２が配置されている。もっとも、図１及び図３に示した例に限られず、第１領域１４ｂ１と第２領域１４ｂ２をそれぞれ絶縁層１４ａの両面に配置することもできる。
【００４８】
プリント基板１４の金属層１４ｂや導電ポスト１５は、導電性のよい金属、例えば銅やアルミよりなる。また、プリント基板１４の金属層１４ｂや導電ポスト１５は、必要に応じてＮｉなどのめっきを表面に施すことができる。プリント基板１４は、絶縁層１４ａがガラスエポキシ材などからなるリジッド基板でもよく、また、絶縁層１４ａがポリイミド材などからなるフレキシブル基板でもよい。
【００４９】
導電ポスト１５は、円柱形状、直方体形状等の形状とすることができるが特に限定されない。導電ポスト１５の底面の大きさは、半導体チップ１２及び半導体チップ１３のおもて面の電極よりも小さい。更に、一つの半導体チップ１２又は半導体チップ１３に対する導電ポスト１５の設置数は任意であり、一つのおもて面電極に複数個の導電ポスト１５を接合することも可能である。
【００５０】
プリント基板１４と導電ポスト１５とは、パワー半導体モジュール１０の組み立てに当たって、あらかじめ一体化した組立体とすることができる。一体化された組立体の配線部材を用いることにより、ボンディングワイヤ１８に比べてパワー半導体モジュール１０の製造工程を簡素化することができる。
【００５１】
パワー半導体モジュール１０の各部材である積層基板１１、半導体チップ１２、１３、プリント基板１４、導電ポスト１５は、図示しない絶縁性の熱硬化性樹脂よりなる封止材により封止されている。また、外部端子（ドレイン端子１９Ａ、ソース端子１９Ｂ、ゲート端子１９Ｃ）は、封止材から突出するように配置される。
【００５２】
次に、パワー半導体モジュール１０の一実施形態の製造方法について説明する。
まず、半導体チップ１２のおもて面電極であるソース電極１２ａとゲート電極１２ｂとの間に、絶縁性樹脂１７を配置する工程を行う。この工程は、具体的には図１３に示すように、ソース電極１２ａとゲート電極１２ｂとの間に、ポリイミド樹脂である絶縁性樹脂１７を塗布することである。
次に、コンデンサチップ１６を絶縁性樹脂１７の上に配置し、コンデンサチップ１６の端子の一方をソース電極１２ａに、他方をゲート電極１２ｂに、はんだで接合する。この際、導電ポスト１５と半導体チップ１２のおもて面電極の間も、同時にはんだで接合してもよい。この工程により、図５で示した構成を実現することができる。
塗布された絶縁性樹脂１７はコンデンサチップ１６の側面に付着し、コンデンサチップ１６の一端と他端がはんだにより導通することを防止する。絶縁性樹脂１７はポリイミド樹脂に限られず、例えばエポキシ樹脂等を用いることもできる。もっとも、耐熱性が高いポリイミド樹脂を用いることは好ましい。
【００５３】
次に、パワー半導体モジュール１０の別の実施形態の製造方法について説明する。
まず、プリント基板１４のスルーホールに複数の導電ポスト１５を挿入して、プリント基板１４と複数の導電ポスト１５とが一体化した組立体を用意する。
次に、図１４に示すように、組立体の中の第２導電ポスト１５Ｃに、コンデンサチップ１６を樹脂接着剤２１等で仮止めする。
次に、この仮止め状態を維持したままで、複数の導電ポスト１５及びコンデンサチップ１６を、半導体チップ１２に位置合わせして当接させる。そして、コンデンサチップ１６及び第２導電ポスト１５Ｃを同時にゲート電極１２ｂにはんだで接合し、さらにコンデンサチップ１６及び第１導電ポスト１５Ａを同時にソース電極１２ａにはんだで接合する。コンデンサチップ１６及び第２導電ポスト１５Ｃを同時接合することにより、小面積のゲート電極１２ｂに第２導電ポスト１５Ｃばかりでなくコンデンサチップ１６の端子を容易に接合できる。また、導電ポスト１５の位置を基準に、コンデンサチップ１６の位置合わせを同時に行うことができることから、コンデンサチップ１６独自の位置合わせが不要となり、製造コストを低減できる。なお、この実施形態においても、図１４に示すように、半導体チップ１２のおもて面電極であるソース電極１２ａとゲート電極１２ｂとの間に、絶縁性樹脂１７を配置することが好ましい。
【００５４】
次に、パワー半導体モジュール１０のさらに別の実施形態の製造方法について説明する。
まず、プリント基板１４のスルーホールに複数の導電ポスト１５を挿入して、プリント基板１４と複数の導電ポスト１５とが一体化した組立体を用意する。
次に、図１５及び図１６に示すように、組立体の中の第１導電ポスト１５Ａと第２導電ポスト１５Ｃとの間に、コンデンサチップ１６を挟み込むことで仮止めする。
次に、この仮止め状態を維持したままで、複数の導電ポスト１５及びコンデンサチップ１６を、半導体チップ１２に位置合わせして当接させる。そして、コンデンサチップ１６及び第２導電ポスト１５Ｃを同時にゲート電極１２ｂにはんだで接合し、さらにコンデンサチップ１６及び第１導電ポスト１５Ａを同時にソース電極１２ａにはんだで接合する。コンデンサチップ１６を第１導電ポスト１５Ａと第２導電ポスト１５Ｃで挟み込むことにより、樹脂接着剤２１が不要になるため、製造コストを低減することができる。さらに、導電ポスト１５の位置を基準に、コンデンサチップ１６の位置合わせを同時に行うことができることから、コンデンサチップ１６独自の位置合わせが不要となり、製造コストを低減できる。なお、この実施形態においても、図１５及び図１６に示すように、半導体チップ１２のおもて面電極であるソース電極１２ａとゲート電極１２ｂとの間に、絶縁性樹脂１７を配置することが好ましい。
【００５５】
以上、本発明の半導体装置を図面及び実施形態を用いて具体的に説明したが、本発明の半導体装置は、実施形態及び図面の記載に限定されるものではなく、本発明の趣旨を逸脱しない範囲で幾多の変形が可能である。
【符号の説明】
【００５６】
１０  パワー半導体モジュール
１１  積層基板
１２，１３  半導体チップ
１２ａ  ソース電極
１２ｂ  ゲート電極
１４  プリント基板
１５  導電ポスト
１５Ａ  第１導電ポスト
１５Ｃ  第２導電ポスト
１６  コンデンサチップ
１７  絶縁性樹脂
１８  ボンディングワイヤ
１９Ａ  ドレイン端子
１９Ｂ  ソース端子
１９Ｃ  ゲート端子
２０  はんだ
２１  樹脂接着剤
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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