(57)【要約】【課題】オフセット電圧のばらつきを小さくすることができる差動増幅回路を提供する。【解決手段】差動増幅回路１０は、第１負荷素子Ｔ１、第２負荷素子Ｔ２、第１駆動トランジスタＴ３及び第２駆動トランジスタＴ４を備えている。第１駆動トランジスタＴ３、第２駆動トランジスタＴ４は、いずれも、ソース領域４６Ｓ、ドレイン領域４６Ｄ、チャネル形成領域４２及びゲート電極４８を含んで構成されている。チャネル形成領域４２は、ソース領域４６Ｓの周囲を囲んで形成され、かつ、チャネル幅Ｗｃ２方向に終端が無い形状とされている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電源端子に接続された第１電極及び第１ノードに接続された第２電極を有する第１負荷素子と、
前記第１電源端子に接続された第３電極及び第２ノードに接続された第４電極を有する第２負荷素子と、
前記第１ノードに接続された第１主電極領域、前記第１電源端子に印加される電圧よりも低い電圧が印加される第２電源端子に接続された第２主電極領域、第１信号が入力される第１制御電極、及び前記第１主電極領域と前記第２主電極領域との間に前記第１主電極領域又は前記第２主電極領域の周囲を囲んで形成され、かつ、幅方向に終端が無い第１電流経路を有する第１駆動トランジスタと、
前記第２ノードに接続された第３主電極領域、前記第２電源端子に接続された第４主電極領域、前記第１信号に対して極性が異なる第２信号が入力される第２制御電極、及び前記第３主電極領域と前記第４主電極領域との間に前記第３主電極領域又は前記第４主電極領域の周囲を囲んで形成され、かつ、幅方向に終端が無い第２電流経路を有する第２駆動トランジスタと、
前記第１ノード及び前記第２ノードの少なくとも一方に接続された出力端子と、
を備えた差動増幅回路。
【請求項２】
前記第１駆動トランジスタ及び前記第２駆動トランジスタは基板主面に設けられ、
前記第１主電極領域は前記第１主電極領域又は前記第２主電極領域の周囲を囲む円環状に形成されると共に、前記第２主電極領域は前記第３主電極領域又は前記第４主電極領域の周囲を囲む円環状に形成されている
請求項１に記載の差動増幅回路。
【請求項３】
前記第１負荷素子及び前記第２負荷素子は前記基板主面に設けられ、
前記第１負荷素子及び前記第２負荷素子の平面形状が矩形状とされている
請求項２に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。
【背景技術】
【０００２】
特許文献１には、差動増幅回路が開示されている。差動増幅回路は、一対の負荷素子と、一対の駆動素子とを含んで構成されている。差動増幅回路では、正極入力信号及び負極入力信号の２つの微小な入力信号が入力されると、入力信号の差分が一定係数により増幅されて出力信号として出力される。
【０００３】
駆動素子は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタによって構成されている。ＭＯＳトランジスタは、チャネル形成領域と、チャネル形成領域のチャネル長方向の両側に各々形成されたソース領域及びドレイン領域と、チャネル形成領域上のゲート酸化膜と、ゲート酸化膜上のゲート電極とを含んで構成されている。ＭＯＳトランジスタの周囲はフィールド酸化膜及びチャネルストッパ領域によって囲まれ、他の素子に対してＭＯＳトランジスタは電気的に絶縁分離されている。
【０００４】
ＭＯＳトランジスタのチャネル形成領域は、ゲート電極に入力される入力信号に応じて、ソース領域とドレイン領域との間に電流（キャリア）が流れる電流経路である。ところで、ＭＯＳトランジスタのゲート電極のゲート長方向端部は、配線に接続するため、又は半導体製造技術においてチャネル形成領域のチャネル幅方向端部に対するアライメントずれを見込んで、チャネル形成領域上からフィールド酸化膜上へ引出されている。本来、このゲート電極のゲート長方向端部において、ゲート電極に入力信号が供給されてもフィールド酸化膜下の基板（又はウエル領域）主面にはチャネルが形成されない。すなわち、リーク電流は流れない。
【０００５】
しかしながら、半導体製造技術における基板やチャネルストッパ領域の不純物密度のばらつき、フィールド酸化膜の膜厚のばらつき等によって、ゲート電極のゲート幅方向端部において、フィールド酸化膜下にチャネルが形成される場合がある。チャネルが形成されると、チャネル形成領域の実効的なチャネル幅、つまり電流経路幅にばらつきが生じ、微小な入力信号を取扱う差動増幅回路ではオフセット電圧にばらつきが生じるので、改善の余地があった。  
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−３５５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記事実を考慮し、オフセット電圧のばらつきを小さくすることができる差動増幅回路を得ることが目的である。
【課題を解決するための手段】
【０００８】
請求項１に記載された発明に係る差動増幅回路は、第１電源端子に接続された第１電極及び第１ノードに接続された第２電極を有する第１負荷素子と、第１電源端子に接続された第３電極及び第２ノードに接続された第４電極を有する第２負荷素子と、第１ノードに接続された第１主電極領域、第１電源端子に印加される電圧よりも低い電圧が印加される第２電源端子に接続された第２主電極領域、第１信号が入力される第１制御電極、及び第１主電極領域と第２主電極領域との間に第１主電極領域又は第２主電極領域の周囲を囲んで形成され、かつ、幅方向に終端が無い第１電流経路を有する第１駆動トランジスタと、第２ノードに接続された第３主電極領域、第２電源端子に接続された第４主電極領域、第１信号に対して極性が異なる第２信号が入力される第２制御電極、及び第３主電極領域と第４主電極領域との間に第３主電極領域又は第４主電極領域の周囲を囲んで形成され、かつ、幅方向に終端が無い第２電流経路を有する第２駆動トランジスタと、第１ノード及び第２ノードの少なくとも一方に接続された出力端子と、を備えている。
【０００９】
請求項１に係る差動増幅回路は、第１負荷素子、第２負荷素子、第１駆動トランジスタ及び第２駆動トランジスタを備える。第１負荷素子の第１電極及び第２負荷素子の第３電極は第１電源端子に接続される。第１負荷素子の第２電極は第１ノードに接続され、第２負荷素子の第４電極は第２ノードに接続される。第１ノード及び第２ノードの少なくとも一方は出力端子に接続される。第１駆動トランジスタは第１主電極領域、第２主電極領域及び第１制御電極を有する。第１主電極領域は第１ノードに接続され、第２主電極領域は第２電源端子に接続され、第１制御電極には第１信号が入力される。第１主電極領域と第２主電極領域との間には第１電流経路が設けられる。第２電源端子には第１電源端子に印加される電圧よりも低い電圧が印加される。第２駆動トランジスタは第３主電極領域、第４主電極領域及び第２制御電極を有する。第２主電極領域は第２ノードに接続され、第４主電極領域は第２電源端子に接続され、第２制御電極には第１信号に対して極性が異なる第２信号が入力される。第３主電極領域と第４主電極領域との間には第２電流経路が設けられる。
【００１０】
ここで、第１駆動トランジスタは、第１主電極領域又は第２主電極領域の周囲を囲んで形成され、かつ、幅方向に終端が無い第１電流経路とされる。同様に、第２駆動トランジスタは、第３主電極領域又は第４主電極領域の周囲を囲んで形成され、かつ、幅方向に終端が無い第２電流経路とされる。このため、第１電流経路の幅方向端部、第２電流経路の幅方向端部のそれぞれにおいて構造や形状のばらつきが無くなるので、第１電流経路幅と第２電流経路幅との実効的なばらつきが無くなる。これにより、第１制御電極に入力される第１信号に応じて第１電流経路に流れる電流、第２制御電極に入力される第２信号に応じて第２電流経路に流れる電流のそれぞれのばらつきを小さくすることができる。
【００１１】
請求項２に記載された発明に係る差動増幅回路では、請求項１に係る差動増幅回路において、第１駆動トランジスタ及び第２駆動トランジスタは基板主面に設けられ、第１主電極領域は第１主電極領域又は第２主電極領域の周囲を囲む円環状に形成されると共に、第２主電極領域は第３主電極領域又は第４主電極領域の周囲を囲む円環状に形成されている。
【００１２】
請求項２に係る差動増幅回路によれば、第１電流経路が円環状とされているので、第１電流経路の幅方向の全域において第１電流経路長を一定にすることができ、かつ、第１電流経路の電流集中箇所を無くすことができる。同様に、第２電流経路が円環状とされているので、第２電流経路の幅方向の全域において第２電流経路長を一定にすることができ、かつ、第２電流経路の電流集中箇所を無くすことができる。
【００１３】
請求項３に記載された発明に係る差動増幅回路では、請求項２に係る差動増幅回路において、第１負荷素子及び第２負荷素子は基板主面に設けられ、第１負荷素子及び第２負荷素子の平面形状が矩形状とされている。
【００１４】
請求項３に係る差動増幅回路によれば、第１負荷素子及び第２負荷素子の平面形状が矩形状とされる。これにより、第１駆動トランジスタと第２駆動トランジスタとの間の分離スペースに比べて、第１負荷素子と第２負荷素子との間の分離スペースを小さくすることができる。このため、第１負荷素子と第２負荷素子との間の分離スペースが小さくされた分、基板主面において差動増幅回路の集積度を向上させることができる。
【発明の効果】
【００１５】
本発明に係る差動増幅回路は、オフセット電圧のばらつきを小さくすることができるという優れた効果を有する。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施の形態に係る差動増幅回路の回路図である。
【図２】図１に示される差動増幅回路の模式的な平面図である。
【図３】図２のＡ−Ａ線で切った差動増幅回路の断面図である。
【図４】本発明の第２実施の形態に係る差動増幅回路の回路図である。
【図５】本発明の第３実施の形態に係る差動増幅回路の回路図である。
【発明を実施するための形態】
【００１７】
［第１実施の形態］
以下、図１〜図３を用いて、本発明の第１実施の形態に係る差動増幅回路を説明する。
（差動増幅回路の回路構成）
図１に示されるように、差動増幅回路１０は、一対の第１負荷素子及び第２負荷素子と、一対の第１駆動素子及び第２駆動素子とを含んで構成されている。本実施の形態において、第１負荷素子は第１負荷トランジスタＴ１によって構成され、第２負荷素子は第２負荷トランジスタＴ２によって構成されている。また、第１駆動素子は第１駆動トランジスタＴ３によって構成され、第２駆動素子は第２駆動トランジスタＴ４によって構成されている。
【００１８】
詳しく説明すると、第１負荷トランジスタＴ１、第２負荷トランジスタＴ２は、いずれも、ｐチャネル絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）によって構成されている。第１負荷トランジスタＴ１の一方の主電極領域（又は第１電極）としてのソース領域は第１電源端子Ｖ１に接続されている。第１負荷トランジスタＴ１の制御電極としてのゲート電極は、第２負荷トランジスタＴ２の制御電極としてのゲート電極に接続されると共に、第１負荷トランジスタＴ１の他方の主電極領域（又は第２電極）としてのドレイン領域に接続されている。このドレイン領域は第１ノードＮに接続されている。一方、第２負荷トランジスタＴ２の一方の主電極領域（又は第３電極）としてのソース領域は第１電源端子Ｖ１に接続されている。第２負荷トランジスタＴ２の他方の主電極領域（又は第４電極）としてのドレイン領域は第２ノードＮ２に接続されている。第２ノードＮ２は出力端子Ｖoutに接続されている。
【００１９】
第１駆動トランジスタＴ３、第２駆動トランジスタＴ４は、いずれも、ｎチャネルＩＧＦＥＴによって構成されている。従って、本実施の形態に係る差動増幅回路１０は相補型構造である。第１駆動トランジスタＴ３の第１主電極領域としてのドレイン領域は第１ノードＮ１に接続されている。第１駆動トランジスタＴ３の第２主電極領域としてのソース領域は、電流源１２を介して第２電源端子Ｖ２に接続されている。第２電源端子Ｖ２は第１電源端子Ｖ１に印加される電圧よりも低い電圧が印加される。第１駆動トランジスタＴ３の制御電極としてのゲート電極は正極入力信号端子Ｖin+に接続されている。一方、第２駆動トランジスタＴ４の第３主電極領域としてのドレイン領域は第２ノードＮ２に接続されている。第２駆動トランジスタＴ４の第４主電極領域としてのソース領域は、電流源１２を介して第２電源端子Ｖ２に接続されている。第２駆動トランジスタＴ４の制御電極としてのゲート電極は負極入力信号端子Ｖin-に接続されている。
【００２０】
差動増幅回路１０では、第１電源端子Ｖ１、第２電源端子Ｖ２にそれぞれ電圧が印加された状態において、第１駆動トランジスタＴ３のゲート電極に入力信号（Ｖin+）が入力され、第２駆動トランジスタＴ４のゲート電極に入力信号（Ｖin-）が入力される。この入力信号の差分が一定係数により増幅される。増幅信号は出力信号として出力端子Ｖoutへ出力される。
【００２１】
（差動増幅回路の装置構成）
図３に示されるように、差動増幅回路１０は基板２０を主体として構成されている。基板２０としては半導体基板が使用されている。ここで、半導体基板は第１導電型であるｐ型のシリコン（Ｓｉ）基板によって形成されている。
【００２２】
図２及び図３に示されるように、第１負荷トランジスタＴ１及び第２負荷トランジスタＴ２の配置領域において、基板２０の主面部には第１導電型とは反対の第２導電型であるｎ型のウエル領域２２が設けられている。また、第１駆動トランジスタＴ３及び第２駆動トランジスタＴ４の配置領域において、基板２０の主面部にはｐ型のウエル領域２４が設けられている。ここで、基板２０は、ウエル領域２２及びウエル領域２４を有するツインウエル構造とされているが、例えばウエル領域２４だけを有するシングルウエル構造とされてもよい。
【００２３】
ウエル領域２２の主面には、素子分離絶縁膜２６によって周囲が囲まれ、他の素子に対して絶縁分離された第１負荷トランジスタＴ１が設けられている。同様に、ウエル領域２２の主面における第１負荷トランジスタＴ１と離間された領域には、素子分離絶縁膜２６によって周囲が囲まれた第２負荷トランジスタＴ２が設けられている。素子分離絶縁膜２６として、ここでは、基板２０の主面の選択的酸化によって形成されたシリコン酸化膜（フィールド酸化膜）が使用されている。素子分離絶縁膜２６下において、ウエル領域２２の主面部には、ウエル領域２２よりも不純物密度が高いｎ型のチャネルストッパ領域２８が設けられている。
【００２４】
ウエル領域２４の主面には、素子分離絶縁膜２６によって周囲が囲まれ、他の素子に対して絶縁分離された第１駆動トランジスタＴ３が設けられている。同様に、ウエル領域２４の主面における第１駆動トランジスタＴ３と離間された領域には、素子分離絶縁膜２６によって周囲が囲まれた第２駆動トランジスタＴ４が設けられている。素子分離絶縁膜２６下において、ウエル領域２４の主面部には、ウエル領域２４よりも不純物密度が高いｐ型のチャネルストッパ領域３０が設けられている。
【００２５】
第１負荷トランジスタＴ１、第２負荷トランジスタＴ２は、いずれも、電流経路としてのチャネル形成領域３２と、ゲート絶縁膜としての絶縁膜３４と、ゲート電極３８と、一対のソース領域３６Ｓ及びドレイン領域３６Ｄとを含んで構成されている。そして、図２に示されるように、第１負荷トランジスタＴ１の平面形状と第２負荷トランジスタＴ２の平面形状とが同一矩形形状とされている。図３には第１負荷トランジスタＴ１の断面形状が示され、第２負荷トランジスタＴ２の断面形状を省略したが、第２負荷トランジスタＴ２の断面形状は第１負荷トランジスタＴ１の断面形状と同一とされている。
【００２６】
詳しく説明すると、チャネル形成領域３２はウエル領域２２の主面部に設けられている。通常、適正な不純物が注入されてチャネル形成領域３２の閾値電圧が調整されている。図２に示されるように、チャネル形成領域３２のチャネル長（電流経路長）Ｌｃ１はチャネル幅（電流経路幅）Ｗｃ１よりも短く、チャネル形成領域３２の平面形状は矩形状とされている。勿論、チャネル形成領域３２は、ウエル領域２２の主面から深さ方向に厚みを有しているので、実行的なチャネル形成領域３２の立体形状は直方体とされている。
【００２７】
絶縁膜３４は少なくともチャネル形成領域３２上に設けられ、ここでは単層のシリコン酸化膜によって形成されている。なお、絶縁膜３４は、シリコン酸化膜に限定されるものではなく、単層のシリコン窒化膜、シリコン酸化膜とシリコン窒化膜とを組合せた複合膜、又はシリコンオキシナイトライド膜によって形成してもよい。ゲート電極３８は、絶縁膜３４上に形成され、多結晶シリコン膜、シリサイド膜若しくは高融点金属膜の単層膜、又はこれらを組合せた複合膜によって形成されている。ここで、図２に示されるように、ゲート長Ｌｇ１はチャネル幅Ｗｃ１と同一方向であり、ゲート幅Ｗｇ１はチャネル長Ｌｃ１と同一方向である。
【００２８】
ソース領域３６Ｓは、ゲート電極３８のゲート幅Ｗｇ１方向一端側において、素子分離絶縁膜２６によって周囲が囲まれたウエル領域２２の主面部に設けられている。同様に、ドレイン領域３６Ｄは、ゲート電極３８のゲート幅Ｗｇ１方向他端側において、素子分離絶縁膜２６によって周囲が囲まれたウエル領域２２の主面部に設けられている。ソース領域３６Ｓ、ドレイン領域３６Ｄは、いずれも、ウエル領域２２の不純物密度よりも高い不純物密度を有するｐ型の半導体領域によって形成されている。また、ソース領域３６Ｓ及びドレイン領域３６Ｄの平面形状は矩形状とされ、これにより第１負荷トランジスタＴ１、第２負荷トランジスタＴ２の平面形状はいずれも矩形状とされている。特に構造は限定されないが、ソース領域３６Ｓ、ドレイン領域３６Ｄは、いずれも、チャネル形成領域３２側が低い不純物密度によって形成されたＬＤＤ（Lightly Doped Drain）構造とされている。このため、ゲート電極３８のゲート幅Ｗｇ方向両端部にはサイドウォールスペーサ４０が設けられている。
【００２９】
第１駆動トランジスタＴ３、第２駆動トランジスタＴ４は、いずれも、電流経路としてのチャネル形成領域４２と、ゲート絶縁膜としての絶縁膜４４と、ゲート電極４８と、一対のソース領域４６Ｓ及びドレイン領域４６Ｄとを含んで構成されている。そして、図２に示されるように、第１駆動トランジスタＴ３の平面形状と第２駆動トランジスタＴ３の平面形状とは後述するように同一形状とされている。図３には第１駆動トランジスタＴ３の断面形状が示され、第２駆動トランジスタＴ４の断面形状を省略したが、第２駆動トランジスタＴ４の断面形状は第１駆動トランジスタＴ３の断面形状と同一とされている。
【００３０】
詳しく説明すると、チャネル形成領域４２はウエル領域２４の主面部に設けられている。チャネル形成領域３２と同様に、通常、適正な不純物が注入されてチャネル形成領域４２の閾値電圧が調整されている。図２に示されるように、チャネル形成領域４２のチャネル長（電流経路長）Ｌｃ２はチャネル幅（電流経路幅）Ｗｃ２よりも短い。そして、チャネル形成領域４２の平面形状は、ソース領域４６Ｓの側面周囲を囲んで形成されているので、チャネル幅Ｗｃ２方向（電流経路幅方向）に終端が無い円環状とされている。つまり、チャネル形成領域４２は、チャネル長Ｌｃ２を一定として、チャネル幅Ｗｃ２方向に端部を持たない連続的に延在する帯状に形成され、チャネル長Ｌｃ２や形状が局所的に変化しない円形状に形成されている。勿論、チャネル形成領域４２は、ウエル領域２４の主面から深さ方向に厚みを有しているので、実行的なチャネル形成領域４２の立体形状は厚みのある円環状とされている。なお、チャネル形成領域４２は、円形状に限らず、チャネル長Ｌｃ２が一定で電流集中箇所が発生し難い楕円形状、長円形状に形成してもよい。
【００３１】
絶縁膜４４は絶縁膜３４と同一材料によって形成され、ゲート電極４８はゲート電極３８と同一材料によって形成されている。ここで、ゲート電極４８は、チャネル形成領域４２上に絶縁膜４４を介して形成され、チャネル形成領域４２の平面形状と略同一の円環状とされている。ここで、図２に示されるように、ゲート電極４８のゲート長Ｌｇ２はチャネル幅Ｗｃ２と同一方向であり、ゲート幅Ｗｇ２はチャネル長Ｌｃ２と同一方向である。
【００３２】
ソース領域４６Ｓは、ゲート電極４８のゲート幅Ｗｇ２方向一端側において、チャネル形成領域４２によって外周囲が囲まれたウエル領域２４の主面部に設けられている。表現を代えれば、ソース領域４６Ｓを中心としてこのソース領域４６Ｓの外周囲に沿ってチャネル形成領域４２が設けられている。ドレイン領域４６Ｄは、ゲート電極４８のゲート幅Ｗｇ方向他端側において、チャネル形成領域４２の外周囲に沿って設けられると共に、素子分離絶縁膜２６によって外周囲が囲まれたウエル領域２４の主面部に設けられている。ソース領域４６Ｓ、ドレイン領域４６Ｄは、いずれも、ウエル領域２４の不純物密度よりも高い不純物密度を有するｎ型の半導体領域によって形成されている。ソース領域４６Ｓの平面形状はここでは円形状とされ、ドレイン領域３６Ｄの平面形状はチャネル形成領域４２よりも一回り大きい円環状とされている。ソース領域４６Ｓ、ドレイン領域４６Ｄは、いずれも、ＬＤＤ構造とされている。ゲート電極４８のゲート幅Ｗｇ２方向両端部にはサイドウォールスペーサ５０が設けられている。
【００３３】
図３に示されるように、第１負荷トランジスタＴ１、第２負荷トランジスタＴ２、第１駆動トランジスタＴ３及び第２駆動トランジスタＴ４上には層間絶縁膜５２が設けられている。層間絶縁膜５２としては例えばシリコン酸化膜が使用されている。層間絶縁膜５２上には配線５６が設けられている。配線５６としては例えばアルミニウム合金膜が使用されている。配線５６のうち、配線５６Ａの一端は層間絶縁膜５２に形成された接続孔５４を通して第１負荷トランジスタＴ１のソース領域３６Ｓに接続され、他端は図２に示される第１電源端子Ｖ１に接続されている。配線５６のうち、配線５６Ｂの一端は接続孔５４を通して第１負荷トランジスタＴ１のドレイン領域３６Ｄに接続され、他端は接続孔５４を通して第１駆動トランジスタＴ３のドレイン領域４６Ｄに接続されている。配線５６Ｂは図１に示される第１ノードＮ１に相当する。配線５６のうち、配線５６Ｃの一端は接続孔５４を通して第１駆動トランジスタＴ３のソース領域４６Ｓに接続され、他端は図２に示される第２電源端子Ｖ２に接続されている。
【００３４】
また、図２に示されるように、第１負荷トランジスタＴ１のゲート電極３８と第２負荷トランジスタＴ２のゲート電極３８とは同一ゲート長Ｌｇ１方向に配置されると共に一体に形成されている。素子分離絶縁膜２６上においてゲート電極３８間には接続部３８Ｃが設けられ、接続部３８Ｃには配線５６の配線５６Ｄが接続されている。さらに、第１駆動トランジスタＴ３のゲート電極４８は素子分離絶縁膜２６上まで引出されて接続部５０Ｃ１に一体に形成されている。接続部５０Ｃ１は配線５６の配線５６Ｅを通して正極入力信号端子Ｖin+に接続されている。同様に、第２駆動トランジスタＴ４のゲート電極４８は素子分離絶縁膜２６上まで引出されて接続部５０Ｃ２に一体に形成されている。接続部５０Ｃ２は配線５６の配線５６Ｆを通して負極入力信号端子Ｖin-に接続されている。これらの説明以外の第２負荷トランジスタＴ２、第２駆動トランジスタＴ４及び出力端子Ｖoutは、同様に、配線５６によって接続されている。また、第２負荷トランジスタＴ２のドレイン領域３６Ｄと第２駆動トランジスタＴ４のドレイン領域４６Ｄとを接続する配線５６（符号省略）は第２ノードＮ２に相当する。
【００３５】
（本実施の形態の作用及び効果）
本実施の形態に係る差動増幅回路１０は、図１及び図２に示されるように、第１負荷トランジスタＴ１、第２負荷トランジスタＴ２、第１駆動トランジスタＴ３及び第２駆動トランジスタＴ４を備える。図２及び図３に示されるように、第１駆動トランジスタＴ３、第２駆動トランジスタＴ４は、いずれも、ソース領域４６Ｓ、ドレイン領域４６Ｄ、ゲート電極４８を有し、ソース領域４６Ｓとドレイン領域４６Ｄとの間にチャネル形成領域４２が設けられる。
【００３６】
ここで、第１駆動トランジスタＴ３及び第２駆動トランジスタＴ４では、図２及び図３に示されるように、ソース領域４６Ｓの周囲を囲んで形成され、かつ、チャネル幅Ｗｃ２方向に終端が無いチャネル形成領域（電流経路）４２とされている。詳しく説明すると、チャネル形成領域４２のチャネル幅Ｗｃ２方向の端部が無くなるので、この端部において、例えば半導体製造技術における構造や形状のばらつきが無くなる。ばらつきには、チャネル形成領域４２の不純物密度のばらつき、絶縁膜４４の膜厚のばらつき、素子分離絶縁膜４６の膜厚や形状（例えばバーズビーク形状）のばらつき、チャネルストッパ領域３０の不純物密度のばらつき等がある。これらのばらつきが無くなることによって、チャネル形成領域４２のチャネル幅Ｗｃ２の実効的なばらつきが無くなるので、ゲート電極４８に入力される入力信号（Ｖin+）又は入力信号（Ｖin-）に応じてチャネル形成領域４２に流れる電流のばらつきを小さくすることができる。
【００３７】
このように、本実施の形態に係る差動増幅回路１０によれば、第１駆動トランジスタＴ３のチャネル形成領域４２に流れる電流、第２駆動トランジスタＴ２のチャネル形成領域４２に流れる電流のそれぞれのばらつきを小さくすることができるので、オフセット電圧のばらつきを小さくすることができる。
【００３８】
また、本実施の形態に係る差動増幅回路１０では、図２及び図３に示されるように、第１駆動トランジスタＴ３、第２駆動トランジスタＴ４のソース領域４６Ｓの外周囲に沿ってチャネル形成領域４２が設けられる。そして、チャネル形成領域４２の外周囲に沿ってドレイン領域４６Ｄが設けられる。このため、チャネル幅Ｗｃ２方向に終端が無いチャネル形成領域４２を簡易に形成することができる。
【００３９】
さらに、本実施の形態に係る差動増幅回路１０では、図２に示されるように、第１駆動トランジスタＴ３、第２駆動トランジスタＴ４のそれぞれのチャネル形成領域４２が円環状とされる。このため、チャネル形成領域４２のチャネル幅Ｗｃ２方向の全域において、チャネル長Ｌｃ２を一定にすることができ、かつ急激な形状変化が無いのでチャネル形成領域４２の電流集中箇所を無くすことができる。
【００４０】
また、本実施の形態に係る差動増幅回路１０では、図２に示されるように、第１負荷トランジスタＴ１、第２負荷トランジスタＴ２のそれぞれの平面形状が矩形状とされる。平面形状が円環状とされた第１駆動トランジスタＴ３と第２駆動トランジスタＴ４との間の分離スペースに比べて、第１負荷トランジスタＴ１と第２負荷トランジスタＴ２との間の絶縁分離スペースを小さくすることができる。補足すると、矩形状とされた第１負荷トランジスタＴ１と第２負荷トランジスタＴ２との双方の対向する側面の全域は、例えば半導体製造技術における最小分離スペース（最小加工寸法）で絶縁分離することができる。これに対して、円環状とされた第１駆動トランジスタＴ３と第２駆動トランジスタＴ４との双方の対向する側面の一点のみ最小分離スペースで絶縁分離することができるが、側面の一点から遠ざかるに従い絶縁分離スペースが曲線に沿って拡がる。このため、矩形状とされた第１負荷トランジスタＴ１及び第２負荷トランジスタＴ２は、無駄な分離スペースを必要とせずに基板２０の主面に効率良く配置することができるので、差動増幅回路１０の集積度を向上させることができる。
【００４１】
さらに、本実施の形態に係る差動増幅回路１０では、図２に示されるように、第１駆動トランジスタＴ３、第２駆動トランジスタＴ４のそれぞれのゲート電極４８が素子分離絶縁膜２６上に引出された接続部５０Ｃ１、接続部５０Ｃ２のそれぞれを介して配線５６に接続されている。例えばアロイスパイク現象が発生しても、第１駆動トランジスタＴ３及び第２駆動トランジスタＴ４の電気的特性に影響が無いので、差動増幅回路１０の寿命を長くすることができる。
【００４２】
［第２実施の形態］
図４を用いて、本発明の第２実施の形態に係る差動増幅回路１０を説明する。なお、本実施の形態並びに第３実施の形態の説明において、第１実施の形態に係る差動増幅回路１０の構成要素と同一の構成要素には同一符号を付け、同一符号が付けられた構成要素の説明は重複するので省略する。
【００４３】
（差動増幅回路の回路構成）
図４に示されるように、本実施の形態に係る差動増幅回路１０では、第１負荷トランジスタＴ１のゲート電極及び第１駆動トランジスタＴ３のゲート電極が第２ノードＮ２を介して負極入力信号端子Ｖin-に接続されている。負極入力信号端子Ｖin-は出力端子Ｖout２としても使用される。一方、第２負荷トランジスタＴ２のゲート電極及び第２駆動トランジスタＴ４のゲート電極が第１ノードＮ１を介して正極入力信号端子Ｖin+に接続されている。正極入力信号端子Ｖin+は出力端子Ｖout１としても使用される。
【００４４】
本実施の形態に係る差動増幅回路１０は上記回路構成とされているが、第１駆動トランジスタＴ３、第２駆動トランジスタＴ４のそれぞれは第１実施の形態に係る差動増幅回路１０の第１駆動トランジスタＴ３、第２駆動トランジスタＴ４のそれぞれと同一構造とされている。すなわち、前述の図２及び図３に示されるように、第１駆動トランジスタＴ３、第２駆動トランジスタＴ４のそれぞれは、ソース領域４６Ｓの周囲を囲んで形成され、かつ、チャネル幅Ｗｃ２方向に終端が無いチャネル形成領域４２を備えている。
【００４５】
本実施の形態に係る差動増幅回路１０では、第１実施の形態に係る差動増幅回路１０により得られる作用効果と同様の作用効果を得ることができる。
【００４６】
［第３実施の形態］
図５を用いて、本発明の第３実施の形態に係る差動増幅回路１０を説明する。
【００４７】
（差動増幅回路の回路構成）
図５に示されるように、本実施の形態に係る差動増幅回路１０では、第２実施の形態に係る差動増幅回路１０の第１負荷トランジスタＴ１に代えて、第１負荷素子としての第１抵抗素子Ｒ１が設けられている。また、第２負荷トランジスタＴ２に代えて、第２負荷素子としての第２抵抗素子Ｒ２が設けられている。それ以外の構成は第２実施の形態に係る差動増幅回路１０の構成と同一である。
【００４８】
本実施の形態に係る差動増幅回路１０では、第１実施の形態に係る差動増幅回路１０により得られる作用効果と同様の作用効果を得ることができる。
【００４９】
［上記実施の形態の補足説明］
本発明は、上記実施の形態に限定されるものではなく、要旨を逸脱しない範囲において例えば以下の通り変形可能である。例えば、本発明は、上記差動増幅回路１０の第１駆動トランジスタＴ３、第２駆動トランジスタＴ４のそれぞれのドレイン領域４６Ｄを中心として、ドレイン領域４６Ｄの外周囲を囲むチャネル形成領域４２を設けてもよい。また、本発明は、差動増幅回路１０の第１負荷素子及び第２負荷素子として、バイポーラトランジスタを使用することができる。さらに、本発明は、差動増幅回路１０の第１駆動素子及び第２駆動素子として、バイポーラトランジスタ、特にラテラルバイポーラトランジスタを使用することができる。ラテラルバイポーラトランジスタは、第１主電極領域としてのコレクタ領域と、第２主電極領域としてのエミッタ領域と、電流経路としてのベース領域と、制御電極としてのベース電極とを含んで構成される。
【符号の説明】
【００５０】
１０  差動増幅回路
２０  基板
２６  素子分離絶縁膜
２８、３０  チャネルストッパ領域
３２、４２  チャネル形成領域（電流経路）
３６Ｓ  ソース領域（第１電極又は第３電極）
３６Ｄ  ドレイン領域（第２電極又は第４電極）
４６Ｓ  ソース領域（第２主電極領域又は第４主電極領域）
４６Ｄ  ドレイン領域（第１主電極領域又は第３主電極領域）
３８、４８  ゲート電極（制御電極）
Ｖ１  第１電源端子
Ｖ２  第２電源端子
Ｖin+、Ｖin-  入力端子
Ｖout、Ｖout１、Ｖout２  出力端子
Ｔ１  第１負荷トランジスタ（第１負荷素子）
Ｔ２  第２負荷トランジスタ（第２負荷素子）
Ｔ３  第１駆動トランジスタ
Ｔ４  第２駆動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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