(57)【要約】【課題】並列トランジスタに関して、ゲート電極の断線や特性のばらつきを回避する。【解決手段】本発明による半導体装置の製造方法は、活性領域内に配置される複数の半導体ピラー用パターンＭ１、そのうちの半導体ピラー用パターンＭ１Ａとｘ方向に間隔Ｗ１を空けて対向する給電ピラー用パターンＭＳ１、並びに、給電ピラー用パターンＭＳ１を挟んでｙ方向に対向するように配置されるダミーピラー用パターンＭＤ１，ＭＤ２を含むマスクパターンを単一のリソグラフィにより形成する工程と、このマスクパターンをマスクとして活性領域及び素子分離領域をエッチングすることにより、複数の半導体ピラー、給電ピラー、並びに、第１及び第２のダミーピラーを形成する工程とを備え、ダミーピラー用パターンＭＤ１，ＭＤ２のそれぞれは、給電ピラー用パターンＭＳ１とｙ方向に間隔Ｗ２を空けて対向し、間隔Ｗ２は、間隔Ｗ１より広い。【選択図】図２
2016207709.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に素子分離領域を埋め込むことによって活性領域を区画する工程と、
互いに直交する第１及び第２の方向に沿ってマトリクス状に整列し、かつ、それぞれ前記活性領域内に配置される複数の半導体ピラー用パターン、前記複数の半導体ピラー用パターンのうち前記第１の方向の一端に位置する第１の半導体ピラー用パターンと前記第１の方向に第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記活性領域に跨る位置に配置される給電ピラー用パターン、並びに、前記給電ピラー用パターンを挟んで前記第２の方向に対向するように前記素子分離領域内に配置される第１及び第２のダミーピラー用パターンを含むマスクパターンを単一のリソグラフィにより形成する工程と、
前記マスクパターンをマスクとして前記活性領域及び前記素子分離領域をエッチングすることにより、複数の半導体ピラー、給電ピラー、並びに、第１及び第２のダミーピラーを形成する工程とを備え、
前記第１及び第２のダミーピラー用パターンのそれぞれは、前記給電ピラー用パターンと前記第２の方向に第２の間隔を空けて対向し、
前記第２の間隔は、前記第１の間隔より広い
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記複数の半導体ピラー用パターンは、それぞれの前記第１の方向の幅が互いに等しく、かつ、それぞれの前記第２の方向の幅が互いに等しくなるように形成され、
前記複数の半導体ピラー用パターンは、前記第１の方向及び前記第２の方向のそれぞれに等間隔で配置される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数の半導体ピラー用パターンの前記第１及び第２の方向それぞれの配置間隔は、前記第１の間隔に等しい
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２のダミーピラー用パターンはそれぞれ、前記複数の半導体ピラー用パターンのそれぞれと前記第１の方向の幅及び前記第２の方向の幅が等しくなるように形成され、
前記第２の間隔は、前記第１の間隔の１．５倍以下である
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記複数の半導体ピラー用パターンは、前記第１の半導体ピラー用パターンと前記第２の方向の一方側に隣接する第２の半導体ピラー用パターンと、前記第１の半導体ピラー用パターンと前記第２の方向の他方側に隣接する第３の半導体ピラー用パターンとを含む
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１のダミーピラー用パターンの前記第１の方向の前記複数の半導体ピラー用パターン側の端点と、前記第２の半導体ピラー用パターンの前記第１の方向の前記第１のダミーピラー用パターン側の端点との間の前記第１の方向の距離は前記第２の間隔に等しい
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２のダミーピラー用パターンの前記第１の方向の前記複数の半導体ピラー用パターン側の端点と、前記第３の半導体ピラー用パターンの前記第１の方向の前記第２のダミーピラー用パターン側の端点との間の前記第１の方向の距離は前記第２の間隔に等しい
ことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記複数の半導体ピラー用パターンは、それぞれ前記第１の方向に整列する複数の前記半導体ピラー用パターンからなる第１乃至第３の半導体ピラー用パターン群を含み、
前記第１乃至第３の半導体ピラー用パターンはそれぞれ、前記第１乃至第３の半導体ピラー用パターン群の前記第１の方向の一端に位置する
ことを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記給電ピラー用パターンの前記第２の方向の中心軸と、前記第１の半導体ピラー用パターン群の前記第２の方向の中心軸とは、前記第１の方向に延在する１本の直線上に位置する
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１のダミーピラー用パターンの前記第２の方向の中心軸と、前記第２の半導体ピラー用パターン群の前記第２の方向の中心軸とは、前記第１の方向に延在する１本の直線上に位置しない
ことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第２のダミーピラー用パターンの前記第２の方向の中心軸と、前記第３の半導体ピラー用パターン群の前記第２の方向の中心軸とは、前記第１の方向に延在する１本の直線上に位置しない
ことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記複数の半導体ピラー用パターン、前記給電ピラー用パターン、並びに、前記第１及び第２のダミーピラー用パターンは、周辺マスクパターンに囲まれてなるピラー形成領域内に形成される
ことを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記ピラー形成領域は、
前記第１の方向に対向する第１及び第２の辺と前記第２の方向に対向する第３及び第４の辺とによって構成され、かつ、前記素子分離領域内に配置される矩形領域である第１のピラー形成領域と、
前記第１の方向に対向する第５及び第６の辺と前記第２の方向に対向する第７及び第８の辺とによって構成され、かつ、前記活性領域内に配置される矩形領域である第２のピラー形成領域とによって構成され、
前記第２の辺は、前記第５の辺の一部を構成する
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１のダミーピラー用パターンは、前記第２の方向に前記第２の間隔を空けて前記第３の辺と隣接し、
前記第２のダミーピラー用パターンは、前記第２の方向に前記第２の間隔を空けて前記第４の辺と隣接する
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記給電ピラー用パターンは、前記第１の方向に前記第２の間隔を空けて前記第１の辺と隣接する
ことを特徴とする請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記複数の半導体ピラー用パターンのうち前記第１の方向の他端に位置するものは、前記第１の方向に前記第２の間隔を空けて前記第６の辺と隣接する
ことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記複数の半導体ピラー、前記給電ピラー、並びに、前記第１及び第２のダミーピラーを形成する工程の後、前記活性領域のうち前記エッチングによってリセスされた部分に下部拡散層を形成する工程と、
前記下部拡散層を覆う下部絶縁膜を形成する工程と、
前記複数の半導体ピラーの側面及び前記給電ピラーの側面のうち前記半導体基板によって構成されている部分にゲート絶縁膜を形成する工程と
をさらに備えることを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記ゲート絶縁膜を形成した後、横方向の膜厚が前記第１の間隔の１／２以上かつ前記第２の間隔の１／２未満となるように全面にゲート電極材料を形成し、さらに、該ゲート電極材料をエッチバックすることにより、前記複数の半導体ピラー、前記給電ピラー、並びに、前記第１及び第２のダミーピラーそれぞれの側面にサイドウォール形状のゲート電極を形成する工程
をさらに備えることを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
互いに直交する第１及び第２の方向に沿ってマトリクス状に整列し、かつ、半導体基板の表面に埋め込まれた素子分離領域によって区画される第１の活性領域内に配置される複数の第１の半導体ピラーと、
前記複数の第１の半導体ピラーのうち前記第１の方向の一端に位置する第１Ａの半導体ピラーと前記第１の方向に第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記第１の活性領域に跨る位置に配置される第１の給電ピラーと、
前記第１の給電ピラーを挟んで前記第２の方向に対向するように前記素子分離領域内に配置される第１及び第２のダミーピラーとを備え、
前記第１及び第２のダミーピラーのそれぞれは、前記給電ピラーと前記第２の方向に第２の間隔を空けて対向し、
前記第２の間隔は、前記第１の間隔より広い
ことを特徴とする半導体装置。
【請求項２０】
前記第２の間隔は、前記第１の間隔の１．５倍以下である
ことを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記複数の第１の半導体ピラーは、前記第１Ａの半導体ピラーと前記第２の方向の一方側に隣接する第１Ｂの半導体ピラーと、前記第１Ａの半導体ピラーと前記第２の方向の他方側に隣接する第１Ｃの半導体ピラーとを含み、
前記第１のダミーピラーの前記第１の方向の前記複数の第１の半導体ピラー側の端点と、前記第１Ｂの半導体ピラーの前記第１の方向の前記第１のダミーピラー側の端点との間の前記第１の方向の距離は前記第２の間隔に等しく、
前記第２のダミーピラーの前記第１の方向の前記複数の第１の半導体ピラー側の端点と、前記第１Ｃの半導体ピラーの前記第１の方向の前記第２のダミーピラー側の端点との間の前記第１の方向の距離は前記第２の間隔に等しい
ことを特徴とする請求項１９又は２０に記載の半導体装置。
【請求項２２】
前記複数の第１の半導体ピラーそれぞれの上部に形成された複数の上部拡散層と、
前記第１の活性領域内に位置する前記半導体基板の表面のうち前記複数の第１の半導体ピラー及び前記給電ピラーが形成されていない部分に形成された下部拡散層と、
前記複数の第１の半導体ピラーの側面及び前記給電ピラーの側面のうち前記半導体基板によって構成されている部分に形成されたゲート絶縁膜と、
前記複数の第１の半導体ピラー、前記給電ピラー、並びに、前記第１及び第２のダミーピラーそれぞれの側面にサイドウォール形状で形成されたゲート電極と
を備えることを特徴とする請求項１９乃至２１に記載の半導体装置。
【請求項２３】
互いに直交する第３及び第４の方向に沿ってマトリクス状に整列し、かつ、前記素子分離領域によって区画される第２の活性領域内に配置される複数の第２の半導体ピラーと、
前記複数の第２の半導体ピラーのうち前記第３の方向の他端に位置する第２Ａの半導体ピラーと前記第３の方向に前記第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記第２の活性領域に跨る位置に配置される第２の給電ピラーと、
前記第２の給電ピラーを挟んで前記第４の方向に対向するように前記素子分離領域内に配置される第３及び第４のダミーピラーと、
前記複数の第１の半導体ピラーのうち前記第１の方向の他端に位置する第１Ｄの半導体ピラーと前記第１の方向に前記第１の間隔を空けて対向するとともに、前記複数の第２の半導体ピラーのうち前記第３の方向の一端に位置する第２Ｄの半導体ピラーと前記第３の方向に前記第１の間隔を空けて対向し、かつ、前記素子分離領域並びに前記第１及び第２の活性領域に跨る位置に配置される接続ピラーと、
前記接続ピラーを挟んで前記第２の方向に対向するように前記素子分離領域内に配置される第５及び第６のダミーピラーと、
前記接続ピラーを挟んで前記第４の方向に対向するように前記素子分離領域内に配置される第７及び第８のダミーピラーとを備え、
前記第５及び第６のダミーピラーのそれぞれは、前記接続ピラーと前記第２の方向に前記第２の間隔を空けて対向し、
前記第７及び第８のダミーピラーのそれぞれは、前記接続ピラーと前記第４の方向に前記第２の間隔を空けて対向し、
前記複数の第１の半導体ピラーは、前記第１Ｄの半導体ピラーと前記第２の方向の一方側に隣接する第１Ｅの半導体ピラーと、前記第１Ｄの半導体ピラーと前記第２の方向の他方側に隣接する第１Ｆの半導体ピラーとを含み、
前記複数の第２の半導体ピラーは、前記第２Ｄの半導体ピラーと前記第４の方向の一方側に隣接する第２Ｅの半導体ピラーと、前記第２Ｄの半導体ピラーと前記第４の方向の他方側に隣接する第２Ｆの半導体ピラーとを含み、
前記第５のダミーピラーの前記第１の方向の前記複数の第１の半導体ピラー側の端点と、前記第１Ｅの半導体ピラーの前記第１の方向の前記第５のダミーピラー側の端点との間の前記第１の方向の距離は前記第２の間隔に等しく、
前記第６のダミーピラーの前記第１の方向の前記複数の第１の半導体ピラー側の端点と、前記第１Ｆの半導体ピラーの前記第１の方向の前記第６のダミーピラー側の端点との間の前記第１の方向の距離は前記第２の間隔に等しく、
前記第７のダミーピラーの前記第３の方向の前記複数の第２の半導体ピラー側の端点と、前記第２Ｅの半導体ピラーの前記第３の方向の前記第７のダミーピラー側の端点との間の前記第３の方向の距離は前記第２の間隔に等しく、
前記第８のダミーピラーの前記第１の方向の前記複数の第２の半導体ピラー側の端点と、前記第２Ｆの半導体ピラーの前記第１の方向の前記第８のダミーピラー側の端点との間の前記第３の方向の距離は前記第２の間隔に等しい
ことを特徴とする請求項１９乃至２２に記載の半導体装置。
【請求項２４】
互いに直交する第３及び第４の方向に沿ってマトリクス状に整列し、かつ、前記素子分離領域によって区画される第２の活性領域内に配置される複数の第２の半導体ピラーと、
前記複数の第２の半導体ピラーのうち前記第３の方向の他端に位置する第２Ａの半導体ピラーと前記第３の方向に前記第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記第２の活性領域に跨る位置に配置される第２の給電ピラーと、
前記第２の給電ピラーを挟んで前記第４の方向に対向するように前記素子分離領域内に配置される第３及び第４のダミーピラーと、
前記複数の第１の半導体ピラーのうち前記第１の方向の他端に位置する第１Ｄの半導体ピラーと前記第１の方向に前記第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記第１の活性領域に跨る位置に配置される第１の接続ピラーと、
前記複数の第２の半導体ピラーのうち前記第３の方向の一端に位置する第２Ｄの半導体ピラーと前記第３の方向に前記第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記第２の活性領域に跨る位置に配置される第２の接続ピラーと、
前記第１の接続ピラーと前記第２の接続ピラーの間に、前記第１及び第２の接続ピラーも含めて前記第１の間隔で一列に並べて配置される１以上の第３の接続ピラーと、
前記接続ピラーを挟んで前記第２の方向に対向するように前記素子分離領域内に配置される第５及び第６のダミーピラーと、
前記接続ピラーを挟んで前記第４の方向に対向するように前記素子分離領域内に配置される第７及び第８のダミーピラーとを備え、
前記第５及び第６のダミーピラーのそれぞれは、前記第１の接続ピラーと前記第２の方向に前記第２の間隔を空けて対向し、
前記第７及び第８のダミーピラーのそれぞれは、前記第２の接続ピラーと前記第４の方向に前記第２の間隔を空けて対向し、
前記複数の第１の半導体ピラーは、前記第１Ｄの半導体ピラーと前記第２の方向の一方側に隣接する第１Ｅの半導体ピラーと、前記第１Ｄの半導体ピラーと前記第２の方向の他方側に隣接する第１Ｆの半導体ピラーとを含み、
前記複数の第２の半導体ピラーは、前記第２Ｄの半導体ピラーと前記第４の方向の一方側に隣接する第２Ｅの半導体ピラーと、前記第２Ｄの半導体ピラーと前記第４の方向の他方側に隣接する第２Ｆの半導体ピラーとを含み、
前記第５のダミーピラーの前記第１の方向の前記複数の第１の半導体ピラー側の端点と、前記第１Ｅの半導体ピラーの前記第１の方向の前記第５のダミーピラー側の端点との間の前記第１の方向の距離は前記第２の間隔に等しく、
前記第６のダミーピラーの前記第１の方向の前記複数の第１の半導体ピラー側の端点と、前記第１Ｆの半導体ピラーの前記第１の方向の前記第６のダミーピラー側の端点との間の前記第１の方向の距離は前記第２の間隔に等しく、
前記第７のダミーピラーの前記第３の方向の前記複数の第２の半導体ピラー側の端点と、前記第２Ｅの半導体ピラーの前記第３の方向の前記第７のダミーピラー側の端点との間の前記第３の方向の距離は前記第２の間隔に等しく、
前記第８のダミーピラーの前記第１の方向の前記複数の第２の半導体ピラー側の端点と、前記第２Ｆの半導体ピラーの前記第１の方向の前記第８のダミーピラー側の端点との間の前記第３の方向の距離は前記第２の間隔に等しい
ことを特徴とする請求項１９乃至２２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、規則的に配置した複数の縦型トランジスタによって構成される並列トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置においては、微細化の要求に対応するため、チャネルが半導体基板の表面と平行に設けられる２次元プレーナ型トランジスタに代えて、チャネルが半導体基板の表面と垂直に設けられる３次元縦型トランジスタ（以下、単に「縦型トランジスタ」と称する）が提案されている。
【０００３】
縦型トランジスタは、例えば、半導体基板の表面から突き出すように立設された半導体ピラーと、半導体ピラーの側面を覆うゲート絶縁膜と、ゲート絶縁膜を介して半導体ピラーの側面を覆うゲート電極と、半導体ピラーの上部に配置され、縦型トランジスタのソース／ドレインの一方となる上部拡散層と、半導体ピラーの下部の周囲に配置され、縦型トランジスタのソース／ドレインの他方となる下部拡散層とによって構成される。
【０００４】
ゲート電極及び上部拡散層はそれぞれ、縦方向に延在するコンタクトプラグにより、縦型トランジスタの上方に配置された配線等と接続される。したがって、もし仮にゲート電極が半導体ピラーの側面にのみ形成されているとすると、極めて近接する位置に２つのコンテクトプラグを配置することになり、実質的に形成困難となるため、通常、半導体ピラーと隣接する位置に給電ピラーを配置してその側面にまでゲート電極を延在させ、ゲート電極と接続するコンタクトプラグについては、この延在させた部分でゲート電極と接続するようにしている。
【０００５】
このような縦型トランジスタに関して、大電流の供給が必要となる回路を縦型トランジスタによって実現するための技術として、複数の縦型トランジスタを並列に配置し、これら複数の縦型トランジスタを全体として１つのトランジスタとして機能させる技術が知られている。以下、こうして実現される大電流対応のトランジスタを「並列トランジスタ」と称する。並列トランジスタを構成する複数の縦型トランジスタは、隣接する縦型トランジスタのゲート電極が互いに接触し、全体として１つのゲート電極が構成されることとなる程度に近接して配置される。上述した給電ピラーは並列トランジスタにおいても必要であり、並列トランジスタの給電ピラーは、いずれか１つの縦型トランジスタと隣接する位置に配置される。
【０００６】
特許文献１，２には、並列トランジスタの例が開示されている。また、特許文献３には、複数の縦型トランジスタを周期的に配置する場合において、ストレス起因の特性ばらつきが生じることを回避するため、端部に位置するものを装置の動作に寄与しないダミートランジスタとして取り扱うことが開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−１０２１３６号公報
【特許文献２】特開２０１３−１５３１３３号公報
【特許文献３】特開２００５−０１９７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、並列トランジスタを構成する半導体ピラー及び給電ピラーの形成は、次のようにして行われる。すなわち、まず初めに、半導体基板の表面に、ハードマスク膜及びホトレジスト膜を順次成膜する。次に、半導体ピラー及び給電ピラーのパターンを有する露光マスクを用いるリソグラフィによって、ホトレジスト膜及びハードマスク膜に順次、半導体ピラー及び給電ピラーのパターンを転写する。最後に、ハードマスク膜をマスクとするドライエッチングによって半導体基板をパターニングすることにより、半導体ピラー及び給電ピラーが形成される。
【０００９】
しかしながら、特許文献２に記載されるような、マトリクス状に並んだ半導体ピラー群によって構成される四角形の一辺の中ほどに隣接して給電ピラーが配置される構造の並列トランジスタでは、上記の工程によって実際に半導体ピラー及び給電ピラーを形成すると、給電ピラーの隣に位置する半導体ピラーに断面積の縮小という不具合が発生する。これは、リソグラフィの際、給電ピラーの存在によって透過光の周期性が損なわれ、ホトレジスト膜に形成されるパターンが小さくなってしまうためであると考えられる。このように特定の半導体ピラーの断面積が小さくなってしまうことは、ゲート電極の断線や、並列トランジスタの特性にばらつきが発生する原因となるので、改善が必要とされている。
【課題を解決するための手段】
【００１０】
本発明による半導体装置の製造方法は、半導体基板の表面に素子分離領域を埋め込むことによって活性領域を区画する工程と、互いに直交する第１及び第２の方向に沿ってマトリクス状に整列し、かつ、それぞれ前記活性領域内に配置される複数の半導体ピラー用パターン、前記複数の半導体ピラー用パターンのうち前記第１の方向の一端に位置する第１の半導体ピラー用パターンと前記第１の方向に第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記活性領域に跨る位置に配置される給電ピラー用パターン、並びに、前記給電ピラー用パターンを挟んで前記第２の方向に対向するように前記素子分離領域内に配置される第１及び第２のダミーピラー用パターンを含むマスクパターンを単一のリソグラフィにより形成する工程と、前記マスクパターンをマスクとして前記活性領域及び前記素子分離領域をエッチングすることにより、複数の半導体ピラー、給電ピラー、並びに、第１及び第２のダミーピラーを形成する工程とを備え、前記第１及び第２のダミーピラー用パターンのそれぞれは、前記給電ピラー用パターンと前記第２の方向に第２の間隔を空けて対向し、前記第２の間隔は、前記第１の間隔より広いことを特徴とする。
【００１１】
本発明による半導体装置は、互いに直交する第１及び第２の方向に沿ってマトリクス状に整列し、かつ、半導体基板の表面に埋め込まれた素子分離領域によって区画される第１の活性領域内に配置される複数の第１の半導体ピラーと、前記複数の第１の半導体ピラーのうち前記第１の方向の一端に位置する第１Ａの半導体ピラーと前記第１の方向に第１の間隔を空けて対向し、かつ、前記素子分離領域及び前記第１の活性領域に跨る位置に配置される第１の給電ピラーと、前記第１の給電ピラーを挟んで前記第２の方向に対向するように前記素子分離領域内に配置される第１及び第２のダミーピラーとを備え、前記第１及び第２のダミーピラーのそれぞれは、前記給電ピラーと前記第２の方向に第２の間隔を空けて対向し、前記第２の間隔は、前記第１の間隔より広いことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、露光マスクに、給電ピラー用パターンに対応する第１及び第２のダミーピラー用パターンを設けることが可能になる。したがって、給電ピラー用パターンと対向する第１の半導体ピラー用パターンに関しても透過光の周期性を確保することができるので、ゲート電極の断線や、並列トランジスタの特性のばらつきを回避することが可能になる。
【００１３】
また、第２の間隔を第１の間隔より広くしたので、第１及び第２のダミーピラーの側面に形成されるゲート電極が複数の半導体ピラー及び給電ピラーの側面に形成されるゲート電極と接触し、その結果としてゲート電極の寄生容量が増加してしまうことを防止できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態による露光マスク３０の平面図である。
【図２】本発明の第１の実施の形態によるハードマスク膜４の平面図である。
【図３】（ａ）は、本発明の第１の実施の形態による半導体装置１の製造工程における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図４】（ａ）は、本発明の第１の実施の形態による半導体装置１の製造工程（図３に続く工程）における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図５】本発明の第１の実施の形態による半導体装置１の製造工程（図４に続く工程）における半導体装置１の断面図である。
【図６】本発明の第１の実施の形態による半導体装置１の製造工程（図５に続く工程）における半導体装置１の断面図である。
【図７】本発明の第１の実施の形態による半導体装置１の製造工程（図６に続く工程）における半導体装置１の断面図である。
【図８】（ａ）は、本発明の第１の実施の形態による半導体装置１の平面構成を示す図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図９】（ａ）は、本発明の第２の実施の形態による露光マスク３０の平面図であり、（ｂ）は、本発明の第２の実施の形態による半導体装置１の平面構成を示す図であり、（ｃ）は、（ｂ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１０】（ａ）は、本発明の第３の実施の形態による露光マスク３０の平面図であり、（ｂ）は、本発明の第３の実施の形態による半導体装置１の平面構成を示す図であり、（ｃ）は、（ｂ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１１】本発明の背景技術による露光マスク３０ａの平面図である。
【図１２】本発明の背景技術によるハードマスク膜４ａの平面図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
まず、本発明の第１の実施の形態による半導体装置１及びその製造方法について、図１〜図８を参照しながら説明する。以下では、まず初めに本実施の形態による半導体装置１の製造方法で用いる露光マスク３０及びハードマスク膜４について図１及び図２を参照しながら説明し、その後、本実施の形態による半導体装置１の製造方法の全体及び完成形としての半導体装置１の構成について、図３〜図８を参照しながら説明する。
【００１７】
ハードマスク膜４は、非晶質カーボン膜、シリコン窒化膜などからなる積層ハードマスク膜をパターニングすることによって形成されるもので、図２に示すように、ピラー形成領域ＰＡ１，ＰＡ２（第１及び第２のピラー形成領域）により構成されるピラー形成領域ＰＡと、ピラー形成領域ＰＡを囲むように配置される周辺マスクパターンＣとを有して構成される。
【００１８】
ピラー形成領域ＰＡ１は、後述する素子分離領域３（図３参照）の一部に対応する矩形領域であり、ｘ方向（第１の方向）に対向する第１及び第２の辺ｅ１，ｅ２と、ｘ方向と直交するｙ方向（第２の方向）に対向する第３及び第４の辺ｅ３，ｅ４とによって構成される。第１及び第２の辺ｅ１，ｅ２の長さは互いに同じであり、第３及び第４の辺ｅ３，ｅ４の長さも互いに同じである。また、ピラー形成領域ＰＡ２は、後述する活性領域ｋ（図３参照）に対応する矩形領域であり、ｘ方向に対向する第５及び第６の辺ｅ５、Ｅ６と、ｙ方向に対向する第７及び第８の辺ｅ７，ｅ８とによって構成される。第５及び第６の辺ｅ５，ｅ６の長さは互いに同じであり、第７及び第８の辺ｅ７，ｅ８の長さも互いに同じである。第５及び第６の辺ｅ５，ｅ６は、第１及び第２の辺ｅ１，ｅ２よりも長く形成される。第２の辺ｅ２は第５の辺ｅ５の一部を構成しており、したがって、ピラー形成領域ＰＡ１，ＰＡ２は、第２及び第５の辺ｅ２，ｅ５で一体化している。
【００１９】
ピラー形成領域ＰＡ２の内部には、ｘ，ｙ方向に沿ってマトリクス状に整列するように、それぞれ略円形である複数の半導体ピラー用パターンＭ１が配置される。図１には１２個の半導体ピラー用パターンＭ１が配置される例を示しており、それぞれを区別するため、符号Ｍ１の後ろにＡ〜Ｌのサフィックスを付している。このような表記法は、後述する他の構成についても同様である。半導体ピラー用パターンＭ１の個数は１２個でなければならないわけではなく、１２個より少なくてもよいし、１２個より多くてもよい。各半導体ピラー用パターンＭ１は、ｘ，ｙ方向の幅及び配置間隔がいずれもＷ１（第１の間隔）となるように形成・配置される。
【００２０】
マトリクス状に配置される複数の半導体ピラー用パターンＭ１のｘ方向の一端には、半導体ピラー用パターンＭ１Ａ〜Ｍ１Ｃが配置される。これら半導体ピラー用パターンＭ１Ａ〜Ｍ１Ｃは、半導体ピラー用パターンＭ１Ｂ（第２の半導体ピラー用パターン）が半導体ピラー用パターンＭ１Ａ（第１の半導体ピラー用パターン）のｙ方向の一方側にＷ１の間隔を空けて隣接し、半導体ピラー用パターンＭ１Ｃ（第３の半導体ピラー用パターン）が半導体ピラー用パターンＭ１Ａのｙ方向の他方側にＷ１の間隔を空けて隣接するように配置される。
【００２１】
ｘ方向において、半導体ピラー用パターンＭ１Ａの第６の辺ｅ６側には、半導体ピラー用パターンＭ１Ｇ，Ｍ１Ｊ，Ｍ１Ｄがこの順で配置される。これら半導体ピラー用パターンＭ１Ａ，Ｍ１Ｇ，Ｍ１Ｊ，Ｍ１Ｄは、半導体ピラー用パターン群Ｇ１（第１の半導体ピラー用パターン群）を構成する。したがって、半導体ピラー用パターンＭ１Ａは、半導体ピラー用パターン群Ｇ１のｘ方向の一端に位置している。また、同様に、半導体ピラー用パターンＭ１Ｂのｘ方向に整列して、半導体ピラー用パターンＭ１Ｈ，Ｍ１Ｋ，Ｍ１Ｅがこの順で配置される。これら半導体ピラー用パターンＭ１Ｂ，Ｍ１Ｈ，Ｍ１Ｋ，Ｍ１Ｅは、半導体ピラー用パターン群Ｇ２（第２の半導体ピラー用パターン群）を構成する。したがって、半導体ピラー用パターンＭ１Ｂは、半導体ピラー用パターン群Ｇ２のｘ方向の一端に位置している。さらに、半導体ピラー用パターンＭ１Ｃに隣接して、半導体ピラー用パターンＭ１Ｉ，Ｍ１Ｌ，Ｍ１Ｆがこの順で配置される。これら半導体ピラー用パターンＭ１Ｃ，Ｍ１Ｉ，Ｍ１Ｌ，Ｍ１Ｆは、半導体ピラー用パターン群Ｇ３（第３の半導体ピラー用パターン群）を構成する。したがって、半導体ピラー用パターンＭ１Ｃは、半導体ピラー用パターン群Ｇ３のｘ方向の一端に位置している。
【００２２】
上記構成から、マトリクス状に配置される複数の半導体ピラー用パターンＭ１のｘ方向の他端には、図２にも示すように、半導体ピラー用パターンＭ１Ｄ〜Ｍ１Ｆが配置されることになる。ハードマスク膜４は、半導体ピラー用パターンＭ１Ｄ〜Ｍ１Ｆのそれぞれと第６の辺ｅ６との間の距離がＷ２（第２の間隔）となるように形成される。Ｗ２はＷ１より大きい値（Ｗ２＞Ｗ１）であり、Ｗ１の１．５倍以下（Ｗ２≦１．５Ｗ１）とすることが好ましい。
【００２３】
ピラー形成領域ＰＡの内部にはさらに、給電ピラー用パターンＭＳ１と、２つのダミーピラー用パターンＭＤ１，ＭＤ２（第１及び第２のダミーピラー用パターン）とが配置される。
【００２４】
給電ピラー用パターンＭＳ１は、半導体ピラー用パターンＭ１Ａとｘ方向にＷ１の間隔を空けて対向し、かつ、ピラー形成領域ＰＡ１，ＰＡ２の境界線（第２及び第５の辺ｅ２，ｅ５）を跨ぐ位置に配置される角丸長方形のパターンである。給電ピラー用パターンＭＳ１は、ｘ，ｙ方向の幅がそれぞれＷ３，Ｗ１となるように形成される。なお、Ｗ３はＷ１の２倍の値（Ｗ３＝２Ｗ１）とすることが好ましい。給電ピラー用パターンＭＳ１のｙ方向の中心軸と、半導体ピラー用パターン群Ｇ１のｙ方向の中心軸とは、図２に示したｘ方向に延在する１本の直線Ａ１上に位置している。
【００２５】
給電ピラー用パターンＭＳ１は、ｙ方向の一端を構成する端部Ｓ１１、ｙ方向の他端を構成する端部Ｓ１２、ｘ方向の一端を構成する端部Ｓ１３、ｘ方向の他端を構成する端部Ｓ１４を有して構成される。端部Ｓ１４には、ｘ方向に隣接する半導体ピラー用パターンＭ１Ａが対向している。端部Ｓ１３は第１の辺ｅ１とｘ方向に対向しており、ハードマスク膜４は、端部Ｓ１３と第１の辺ｅ１との間の距離がＷ２となるように形成される。
【００２６】
ダミーピラー用パターンＭＤ１，ＭＤ２は、給電ピラー用パターンＭＳ１を挟んでｙ方向に対向するように、ピラー形成領域ＰＡ１内に配置される略円形のパターンである。ダミーピラー用パターンＭＤ１，ＭＤ２は、平面的な形状及びサイズが半導体ピラー用パターンＭ１と同一となるように形成される。
【００２７】
ハードマスク膜４は、ダミーピラー用パターンＭＤ１，ＭＤ２のそれぞれと給電ピラー用パターンＭＳ１との間のｙ方向の距離がＷ２となり、かつ、ダミーピラー用パターンＭＤ１がｙ方向にＷ２の間隔を空けて第３の辺ｅ３と隣接し、ダミーピラー用パターンＭＤ２がｙ方向にＷ２の間隔を空けて第４の辺ｅ４と隣接するように形成される。また、ハードマスク膜４は、ダミーピラー用パターンＭＤ１のｘ方向の他端側の端点（複数の半導体ピラー用パターンＭ１側の端点）と、半導体ピラー用パターンＭ１Ｂのｘ方向の一端側の端点（ダミーピラー用パターンＭＤ１側の端点）との間のｘ方向の距離、及び、ダミーピラー用パターンＭＤ２のｘ方向の他端側の端点（複数の半導体ピラー用パターンＭ１側の端点）と、半導体ピラー用パターンＭ１Ｃのｘ方向の一端側の端点（ダミーピラー用パターンＭＤ２側の端点）との間のｘ方向の距離がともにＷ２となり、かつ、半導体ピラー用パターン群Ｇ２のｙ方向の中心軸を構成する直線Ａ２と、ダミーピラー用パターンＭＤ１のｙ方向の中心軸を構成する直線Ａ４とが１本の直線上に位置せず、半導体ピラー用パターン群Ｇ３のｙ方向の中心軸を構成する直線Ａ３と、ダミーピラー用パターンＭＤ２のｙ方向の中心軸を構成する直線Ａ５とが１本の直線上に位置しないように形成される。
【００２８】
ハードマスク膜４を以上のように形成することの結果として、ダミーピラー用パターンＭＤ１，ＭＤ２の中心は、半導体ピラー用パターンＭ１Ａの中心から見て、直線Ａ１に対してそれぞれ４５°及び−４５°の方向に位置することになる。
【００２９】
以上がハードマスク膜４の構成である。次に、ハードマスク膜４を形成するために用いる露光マスク３０について、図１を参照しながら説明する。
【００３０】
露光マスク３０は、露光の際に光を通過させる透光部３１と、透光部３１を囲むように配置される遮光部３２とを有して構成される。遮光部３２は、露光の際に光を遮る役割を果たす。透光部３１は、図２に示したピラー形成領域ＰＡに対応するもので、ピラー形成領域ＰＡ１に対応する第１の透光部３１ａと、ピラー形成領域ＰＡ２に対応する第２の透光部３１ｂとによって構成される。遮光部３２は、図２に示した周辺マスクパターンＣに対応する。
【００３１】
第２の透光部３１ｂの内部には、図２に示した複数の半導体ピラー用パターンＭ１のそれぞれに対応する複数の半導体ピラー用パターンＬ１（半導体ピラー用パターンＬ１Ａ〜Ｌ１Ｌ）が配置される。また、第１の透光部３１ａと第２の透光部３１ｂとの境界の近傍には、図２に示した給電ピラー用パターンＭＳ１及びダミーピラー用パターンＭＤ１，ＭＤ２にそれぞれ対応する給電ピラー用パターンＬＳ１及びダミーピラー用パターンＬＤ１，ＬＤ２が配置される。これらの各パターンの形状及び配置は、対応するハードマスク膜４内のパターンが上述した形状及び配置を有するように設定される。露光マスク上の各パターンはいずれも、矩形に形成される。このような矩形のパターンを用いているにもかかわらず、各半導体ピラー用パターンＭ１及びダミーピラー用パターンＭＤ１，ＭＤ２の平面形状が略円形となり、給電ピラー用パターンＭＳ１の平面形状が角丸長方形となるのは、露光マスク３０上の矩形パターンをハードマスク膜４に転写する際、光近接効果により、その角が削れてしまうからである。
【００３２】
以上、露光マスク３０の構成について説明した。次に、本実施の形態による半導体装置１の製造方法について、図３〜図８を参照しながら説明する。以下では、ｐ型のシリコン単結晶基板である半導体基板２の表面に１つの並列トランジスタＰＴｒ（図８（ａ）参照）を形成する例について説明するが、本発明による半導体装置の製造方法は、他の種類の半導体基板を用いる例や、１つの半導体基板２の表面に複数の並列トランジスタを形成する例にも適用可能である。
【００３３】
まず初めに、半導体基板２の表面に素子分離領域３を埋め込むことによって、図３に示すように、半導体基板２の表面に活性領域ｋを区画する。素子分離領域３の埋め込みは、具体的には、半導体基板２の表面にトレンチを形成し、その内部にシリコン酸化膜を埋め込むことによって行えばよい。活性領域ｋの平面形状は、図３（ａ）に示すように、ｘ方向に対向する２辺ｋａ，ｋｂと、ｙ方向に対向する２辺ｋｃ，ｋｄとからなる矩形とする。ただし、辺ｋａ〜ｋｄの長さは、それぞれ上述した第５〜第８の辺ｅ５〜Ｅ８と同じ長さとする。また、活性領域ｋは、半導体基板２からなる上面ｋｕ１を有する。
【００３４】
次に、図２に示したハードマスク膜４の材料膜を全面に成膜した後、その上面にホトレジスト膜（図示せず）を成膜する。そして、図１に示した露光マスク３０を用いてリソグラフィを行うことにより、ホトレジスト膜に露光マスク３０のパターンを転写する。このとき、第２の透光部３１ｂと活性領域ｋの中心及び傾きが一致するように、露光マスク３０の位置合わせを行う。その後、露光マスク３０のパターンを転写したホトレジスト膜をマスクとしてハードマスク膜４の材料膜をエッチングすることにより、図４に示すように、図２に示したハードマスク膜４を形成する。こうして形成したハードマスク膜４のピラー形成領域ＰＡ２は、上から見て活性領域ｋとちょうど重なる位置に配置される。また、ハードマスク膜４のピラー形成領域ＰＡ１は、素子分離領域３上に配置される。
【００３５】
ここで、比較例として、図１に示した露光マスク３０からダミーピラー用パターンＭＤ１，ＭＤ２を取り除いて上記の工程を行った場合の例を説明する。
【００３６】
図１１は、本発明の背景技術による露光マスク３０ａを示す図であり、図１２は、この露光マスク３０ａを用いて形成したハードマスク膜４ａを示す図である。図１１に示すように、露光マスク３０ａは、ダミーピラー用パターンＬＤ１，ＬＤ２を有せず、その分、第１の透光部３１ａの面積が小さくなっている点で、図１に示した露光マスク３０と相違する。なお、露光マスク３０ａにおける、第１の透光部３１ａのｙ方向に対応する２辺のそれぞれと、給電ピラー用パターンＬＳ１との間のｙ方向の距離は、露光マスク３０における、ダミーピラー用パターンＬＤ１，ＬＤ２のそれぞれと、給電ピラー用パターンＬＳ１との間のｙ方向の距離（Ｗ２）に等しい。
【００３７】
露光マスク３０ａを用いて形成したハードマスク膜４ａでは、図２と図１２を比較すると理解されるように、半導体ピラー用パターンＭ１Ａの面積が小さくなっている。これは、給電ピラー用パターンＬＳ１の存在によって透過光の周期性が損なわれ、ホトレジスト膜に形成されるパターンが小さくなってしまうためであると考えられる。本実施の形態によれば、露光マスク３０ａにダミーピラー用パターンＬＤ１，ＬＤ２を設けたことにより、給電ピラー用パターンＬＳ１と対向する半導体ピラー用パターンＭ１Ａに関しても、透過光の周期性が確保される。その結果、図４に示すように、半導体ピラー用パターンＭ１Ａの面積は他の半導体ピラー用パターンＭ１と同程度となっている。
【００３８】
半導体装置１の製造方法の説明に戻る。図４に示すハードマスク膜４の形成が完了した後、このハードマスク膜４をマスクとするドライエッチングにより、活性領域ｋを構成する半導体基板２と、素子分離領域３を構成するシリコン酸化膜とを同じエッチング速度でエッチングする。これにより、図５に示すように、それぞれ半導体基板２からなる複数の半導体ピラーＰ１と、シリコン酸化膜からなる給電ピラーＳ１ａ及び半導体基板２からなる給電ピラーＳ１ｂが合体してなる給電ピラーＳ１と、それぞれシリコン酸化膜からなる２つのダミーピラーＤ１，Ｄ２（図５には図示していない。後述する図８（ａ）を参照）と、これらのピラーを囲むように配置される周辺ピラーＣａとが形成される。複数の半導体ピラーＰ１として具体的には、それぞれ半導体ピラー用パターンＭ１Ａ〜Ｍ１Ｌに対応する１２個の半導体ピラーＰ１Ａ〜Ｐ１Ｌ（図８（ａ）参照）が形成される。このエッチングにより、活性領域ｋの上面ｋｕ１のうち上記各ピラーが形成される部分以外の部分はリセスされ、上面ｋｕ１に比べて深い位置に新たな上面ｋｕ２が形成される。エッチングが終了した後には、半導体基板２の露出面を保護するため、図示しないカバー絶縁膜を形成する。
【００３９】
次に、全面にヒ素などのｎ型不純物をイオン注入する。これにより、図６に示すように、上面ｋｕ２（活性領域ｋのうちエッチングによってリセスされた部分）の近傍に下部拡散層１０が形成される。その後、例えばシリコン酸化膜を成膜してエッチングを行うことにより、下部拡散層１０を覆う下部絶縁膜１１を形成する。なお、下部絶縁膜１１を先に形成してから、イオン注入による下部拡散層１０の形成を行うこととしてもよい。
【００４０】
続いて、複数の半導体ピラーＰ１及び給電ピラーＳ１ｂそれぞれの側面から上述したカバー絶縁膜を除去することにより、これらのピラーの側面にシリコンを露出させる。そして、露出させたシリコン側面に、熱酸化法を用いてシリコン酸化膜からなるゲート絶縁膜１２を形成する。さらに、不純物含有多結晶シリコン膜や窒化チタン膜などからなるゲート電極材料１３を全面に成膜する。
【００４１】
ここで、ゲート電極材料１３の成膜は、横方向の膜厚がＷ１の１／２以上、Ｗ２の１／２未満となるように行う。これにより、Ｗ１の幅を有する凹部（例えば、図６に示した給電ピラーＳ１と半導体ピラーＰ１Ａの間）はゲート電極材料１３で埋設される一方、Ｗ２の幅を有する凹部（例えば、図６に示した給電ピラーＳ１と周辺ピラーＣａの間）はゲート電極材料１３で埋設されず、Ｗ２より狭い幅を有する凹部が残存することになる。
【００４２】
ゲート電極材料１３の膜厚について、具体的な値を例示する。Ｗ１より大きくＷ１の１．５倍以下であるＷ２の範囲は、例えばＷ１が２０ｎｍである場合、２０ｎｍ超かつ３０ｎｍ以下（２０ｎｍ＜Ｗ２≦３０ｎｍ）となる。したがって、この場合のＷ２は、例えば２８ｎｍに設定することができる。そしてＷ１が２０ｎｍでありかつＷ２が２８ｎｍであれば、ゲート電極材料１３の成膜は、横方向の膜厚が１０ｎｍ以上１４ｎｍ未満となるように行えばよい。より好適には、横方向の膜厚が１２ｎｍとなるように行うことが好ましい。
【００４３】
次に、ドライエッチング法を用いて、上面が半導体ピラー用パターンＭ１の側面に位置する程度まで、ゲート電極材料１３の全面エッチバックを行う。これにより、Ｗ２の幅を有する凹部（例えば、図６に示した給電ピラーＳ１と周辺ピラーＣａの間）では、その中央でゲート電極材料１３が分離されることになる。一方、Ｗ１の幅を有する凹部（例えば、図６に示した給電ピラーＳ１と半導体ピラーＰ１Ａの間）では、ゲート電極材料１３で埋設された状態が維持される。
【００４４】
ここまでの工程により、各半導体ピラーＰ１の側面にはサイドウォール状のゲート電極材料１３が残存し、それによって、各半導体ピラーＰ１の側面を覆うゲート電極１３ａが形成される。同様に、給電ピラーＳ１の側面にもサイドウォール状のゲート電極材料１３が残存し、それによって、給電ピラーＳ１の側面を覆うゲート電極１３ｂが形成される。各半導体ピラーＰ１の側面周囲に形成されたゲート電極１３ａは、隣接する半導体ピラーＰ１間で互いに連結される。また、半導体ピラーＰ１Ａの側面周囲に形成されたゲート電極１３ａは、ゲート電極１３ｂと連結される。これらの連結を通じて、活性領域ｋ内に形成されるすべてのゲート電極１３ａとゲート電極１３ｂとが一体化し、それによって、活性領域ｋ内に形成される並列トランジスタＰＴｒ（図８（ａ）参照）のゲート電極が構成される。
【００４５】
一方、ゲート電極材料１３は、周辺ピラーＣａの側面及びダミーピラーＤ１，Ｄ２それぞれの側面にも残存する。こうして残存したゲート電極材料１３は、図５に示した工程の段階で周辺ピラーＣａ及びダミーピラーＤ１，Ｄ２のそれぞれと各半導体ピラーＰ１及び給電ピラーＳ１のそれぞれとの間に幅Ｗ２の空間を空けていたことから、ゲート電極１３ａ，１３ｂとは接触しない。したがって、活性領域ｋ内に形成される並列トランジスタＰＴｒのゲート電極の一部とはならない。仮に、周辺ピラーＣａの側面及びダミーピラーＤ１，Ｄ２それぞれの側面に残存するゲート電極材料１３がゲート電極１３ａ，１３ｂに接触し、並列トランジスタＰＴｒのゲート電極の一部を構成するものとすると、ゲート電極の長さが過剰になり、ゲート電極の寄生容量が増加して半導体装置１の動作遅延をもたらす原因となるが、本実施の形態による半導体装置１では、上記のように、周辺ピラーＣａの側面及びダミーピラーＤ１，Ｄ２それぞれの側面に残存するゲート電極材料１３は並列トランジスタＰＴｒのゲート電極の一部を構成しないので、このような寄生容量の増加並びに動作遅延が回避される。
【００４６】
次に、活性領域ｋ及び素子分離領域３内に生じている凹部を埋設するようにシリコン酸化膜を成膜し、ハードマスク膜４が露出するまで表面を平坦化する。これにより、図７に示すように、活性領域ｋ及び素子分離領域３内に生じている凹部を埋設する層間絶縁膜１５が形成される。次に、各半導体ピラー用パターンＭ１を露出させる一方、給電ピラー用パターンＭＳ１、ダミーピラー用パターンＭＤ１，ＭＤ２、及び周辺マスクパターンＣを露出させないマスク膜（図示せず）を形成し、そのマスク膜を用いてシリコン窒化膜を選択的に除去することにより、各半導体ピラーＰ１の上面を露出させる。そして、各半導体ピラーＰ１の上方に形成されたホールの側面にシリコン窒化膜からなるサイドウォール状の絶縁膜１６を形成した後、イオン注入法によってヒ素などのｎ型不純物を各半導体ピラーＰ１の上面に導入することにより、各半導体ピラーＰ１の上部に上部拡散層１４を形成する。さらに露出している半導体基板２を種とする選択エピタキシャル成長法により、各半導体ピラーＰ１の上面にシリコンプラグ１７を形成する。その後さらに、イオン注入法によって、各シリコンプラグ１７の中にｎ型不純物を導入する。
【００４７】
次に、全面を覆う層間絶縁膜２０（図８（ｂ）参照）を形成した後、図８（ａ）（ｂ）に示すように、シリコンプラグ１７ごとに設けられ、対応するシリコンプラグ１７の上面を露出させる複数の半導体ピラー用コンタクトホール２１ｈと、ゲート電極１３ｂの一部分（例えば周辺ピラーＣａに近い部分）の上面を露出させる給電ゲート電極用コンタクトホール２２ｈと、それぞれ下部拡散層１０の一部を露出させる複数の下部拡散層コンタクトホール２３ｈとを形成する。そして、これらコンタクトホール２１ｈ〜２３ｈのそれぞれに導体を埋設することにより、シリコンプラグ１７ごとに設けられ、底面で対応するシリコンプラグ１７の上面と接触する複数の半導体ピラー上部拡散層給電プラグ２１と、ゲート電極１３ｂの一部分（例えば周辺ピラーＣａに近い部分）の上面と接触する給電ゲート電極コンタクトプラグ２２と、それぞれ下部拡散層１０の一部と接触する複数の下部拡散層給電用プラグ２３とを形成する。
【００４８】
続いて、上記各プラグ２１〜２３の上面に接続する金属膜を全面に形成した後、これをパターニングすることにより、各半導体ピラー上部拡散層給電プラグ２１に共通に接続する半導体ピラー上部配線２５、給電ゲート電極コンタクトプラグ２２に接続するゲート電極給電配線２６、各下部拡散層給電用プラグ２３に共通に接続する下部拡散層給電配線２７を形成する。これにより、各半導体ピラーＰ１には、下部拡散層１０をソース／ドレインの一方とし、対応する上部拡散層１４をソース／ドレインの他方とし、ゲート電極１３ａ，１３ｂをゲート電極とする縦型トランジスタが形成される。各縦型トランジスタのチャネル領域は、対応する半導体ピラーＰ１内に形成される。こうして形成される１２個の縦型トランジスタは、ゲート電極１３ａ及び下部拡散層１０を共有し、さらに、上部拡散層１４も半導体ピラー上部配線２５によって互いに接続されていることから、１つの並列トランジスタＰＴｒを構成する。
【００４９】
最後に、半導体装置１の構成について、図８（ａ）を参照しながらまとめて説明する。
【００５０】
半導体装置１を構成する半導体基板２の表面には、並列トランジスタＰＴｒを形成するための領域として、ｘ方向に並んで配置されたピラー形成領域ＰＡ１，ＰＡ２からなるピラー形成領域ＰＡが配置される。ピラー形成領域ＰＡの周囲は、周辺ピラーＣａによって区画される。また、半導体基板２には、表面に埋め込まれた素子分離領域３によって、矩形の活性領域ｋ（第１の活性領域）が形成される。ピラー形成領域ＰＡ２は活性領域ｋ上に配置される領域であり、その平面形状及び平面的な配置は活性領域ｋのものと一致する。一方、ピラー形成領域ＰＡ１は、ｙ方向に対向する２辺のうちの一方をピラー形成領域ＰＡ２と共有する矩形の領域であり、素子分離領域３上に配置される。
【００５１】
並列トランジスタＰＴｒは、互いに直交するｘ方向（第１の方向）及びｙ方向（第２の方向）に沿ってマトリクス状に整列し、かつ、活性領域ｋ内に配置される複数の半導体ピラーＰ１（第１の半導体ピラー）と、複数の半導体ピラーＰ１のうちｘ方向の一端に位置する半導体ピラーＰ１Ａ（第１Ａの半導体ピラー）とｘ方向に上述した間隔Ｗ１（図示せず）を空けて対向し、かつ、素子分離領域３及び活性領域ｋに跨る位置（ピラー形成領域ＰＡ１とピラー形成領域ＰＡ２の境界近傍）に配置される給電ピラーＳ１（第１の給電ピラー）と、給電ピラーＳ１を挟んでｙ方向に対向するように素子分離領域３内に配置されるダミーピラーＤ１，Ｄ２（第１及び第２のダミーピラー）とを有して構成される。給電ピラーＳ１のうち素子分離領域３内に配置される部分はシリコン酸化膜からなる給電ピラーＳ１ａを構成し、活性領域ｋ内に配置される部分は半導体基板２からなる給電ピラーＳ１ｂを構成する。また、ダミーピラーＤ１，Ｄ２のそれぞれは、給電ピラーＳ１とｙ方向に間隔Ｗ２（＞Ｗ１）を空けて対向する。
【００５２】
複数の半導体ピラーＰ１は、半導体ピラーＰ１Ａとｙ方向の一方側に隣接する半導体ピラーＰ１Ｂ（第１Ｂの半導体ピラー）と、半導体ピラーＰ１Ａとｙ方向の他方側に隣接する半導体ピラーＰ１Ｃ（第１Ｃの半導体ピラー）とを含んで構成される。ダミーピラーＤ１のｘ方向の複数の半導体ピラーＰ１側の端点と、半導体ピラーＰ１Ｂのｘ方向のダミーピラーＤ１側の端点との間のｘ方向の距離、ダミーピラーＤ２のｘ方向の複数の半導体ピラーＰ１側の端点と、半導体ピラーＰ１Ｃのｘ方向のダミーピラーＤ２側の端点との間のｘ方向の距離は、ともにＷ２に等しくなっている。
【００５３】
各半導体ピラーＰ１の側面にはサイドウォール状のゲート電極１３ａが配置され、給電ピラーＳ１の側面にはサイドウォール状のゲート電極１３ｂが配置される。これらゲート電極１３ａ，１３ｂは、横方向の膜厚がＷ１の１／２以上、Ｗ２の１／２未満となるようにゲート電極材料１３を成膜し、エッチバックを行うことによって形成されており、したがって、ゲート電極１３ａ，１３ｂは一体化しており、１つのゲート電極を構成する。一方、各ダミーピラーＤ１，Ｄ２の側面及び周辺ピラーＣａの側面に残存するゲート電極材料１３はゲート電極１３ａ，１３ｂと接触せず、したがって、並列トランジスタＰＴｒのゲート電極を構成しない。
【００５４】
各半導体ピラーＰ１の上部には上部拡散層１４及びシリコンプラグ１７が配置され、シリコンプラグ１７の上面は、半導体ピラー上部拡散層給電プラグ２１を通じて上層の半導体ピラー上部配線２５に接続される。半導体ピラー上部配線２５は、複数の半導体ピラーＰ１それぞれに対応する複数のシリコンプラグ１７の上面に共通に接続される。また、活性領域ｋ内に位置する半導体基板２の表面のうち半導体ピラーＰ１及び給電ピラーＳ１が形成されていない部分には下部拡散層１０が形成され、下部拡散層１０の上面は、複数の下部拡散層給電用プラグ２３によって、上層の下部拡散層給電配線２７に接続される。さらに、ゲート電極１３ｂの一部分（例えば周辺ピラーＣａに近い部分）の上面は、給電ゲート電極コンタクトプラグ２２によって、上層のゲート電極給電配線２６に接続される。
【００５５】
以上説明したように、本実施の形態による半導体装置１及びその製造方法によれば、露光マスク３０に、給電ピラー用パターンＬＳ１に対応するダミーピラー用パターンＬＤ１，ＬＤ２を配置することが可能になる。したがって、給電ピラー用パターンＬＳ１と対向する半導体ピラー用パターンＬ１Ａに関しても透過光の周期性を確保できるので、各半導体ピラーＰ１の断面積を揃えることが可能になる。その結果、ゲート電極１３ａ，１３ｂからなるゲート電極の断線や、並列トランジスタＰＴｒの特性のばらつきを回避することが可能になる。
【００５６】
また、Ｗ２をＷ１より広くしたので、ダミーピラーＤ１，Ｄ２及び周辺ピラーＣａの側面に残存するゲート電極材料１３が並列トランジスタＰＴｒのゲート電極を構成するゲート電極１３ａ，１３ｂと接触し、その結果として並列トランジスタＰＴｒのゲート電極の寄生容量が増加してしまうことが防止される。
【００５７】
次に、本発明の第２の実施の形態による半導体装置１及びその製造方法について、図９を参照しながら説明する。本実施の形態による半導体装置１は、図９（ｂ）に示すように、２つの並列トランジスタＰＴｒａ，ＰＴｒｂを備えており、これらのゲート電極が接続ピラーＥの側面に形成されたゲート電極１３ｅを通じて互いに接続された構成を有している。並列トランジスタＰＴｒａ，ＰＴｒｂ個々の構成は第１の実施の形態で説明した並列トランジスタＰＴｒのものとほぼ同様であるが、接続ピラーＥに関する点で、並列トランジスタＰＴｒと相違している。以下、相違点を中心に詳しく説明する。
【００５８】
半導体装置１を構成する半導体基板２の表面には、図９（ｂ）に示すように、並列トランジスタＰＴｒａ，ＰＴｒｂを形成するための領域として、一列に並んで配置された５つのピラー形成領域ＰＡ１，ＰＡ２，ＰＡ５，ＰＡ４，ＰＡ３からなるピラー形成領域が配置される。このピラー形成領域の周囲は、周辺ピラーＣａによって区画される。また、半導体基板２には、表面に埋め込まれた素子分離領域３によって、ともに矩形である活性領域ｋ１，ｋ２（第１及び第２の活性領域）が形成される。ピラー形成領域ＰＡ２は活性領域ｋ１上に配置される領域であり、その平面形状及び平面的な配置は活性領域ｋ１のものと一致する。また、ピラー形成領域ＰＡ４は活性領域ｋ２上に配置される領域であり、その平面形状及び平面的な配置は活性領域ｋ２のものと一致する。一方、ピラー形成領域ＰＡ１は、ｙ方向に対向する２辺のうちの一方（ピラー形成領域ＰＡ４から見て遠い側の辺）をピラー形成領域ＰＡ２と共有する矩形の領域であり、素子分離領域３上に配置される。また、ピラー形成領域ＰＡ３は、ｙ方向に対向する２辺のうちの一方（ピラー形成領域ＰＡ２から見て遠い側の辺）をピラー形成領域ＰＡ４と共有する矩形の領域であり、素子分離領域３上に配置される。ピラー形成領域ＰＡ５は、ｙ方向に対向する２辺のうちの一方をピラー形成領域ＰＡ２と共有し、かつ、ｙ方向に対向する２辺のうちの他方をピラー形成領域ＰＡ４と共有する矩形の領域であり、素子分離領域３上に配置される。
【００５９】
並列トランジスタＰＴｒａは、互いに直交するｘ方向（第１の方向）及びｙ方向（第２の方向）に沿ってマトリクス状に整列し、かつ、活性領域ｋ１内に配置される複数の半導体ピラーＰ１（第１の半導体ピラー）と、複数の半導体ピラーＰ１のうちｘ方向の一端に位置する半導体ピラーＰ１Ａ（第１Ａの半導体ピラー）とｘ方向に上述した間隔Ｗ１（図示せず）を空けて対向し、かつ、素子分離領域３及び活性領域ｋ１に跨る位置（ピラー形成領域ＰＡ１とピラー形成領域ＰＡ２の境界近傍）に配置される給電ピラーＳ１（第１の給電ピラー）と、給電ピラーＳ１を挟んでｙ方向に対向するように素子分離領域３内に配置されるダミーピラーＤ１，Ｄ２（第１及び第２のダミーピラー）とを有して構成される。給電ピラーＳ１のうち素子分離領域３内に配置される部分はシリコン酸化膜からなる給電ピラーＳ１ａを構成し、活性領域ｋ１内に配置される部分は半導体基板２からなる給電ピラーＳ１ｂを構成する。以上の構成は、第１の実施の形態で説明した並列トランジスタＰＴｒのものと同様である。各ピラーのサイズ、個数、配置、及び、各ピラーと周辺ピラーＣａの間の距離も、並列トランジスタＰＴｒのものと同様となっている。
【００６０】
また、並列トランジスタＰＴｒｂは、互いに直交するｘ方向（第３の方向）及びｙ方向（第４の方向）に沿ってマトリクス状に整列し、かつ、活性領域ｋ２内に配置される複数の半導体ピラーＰ２（第２の半導体ピラー）と、複数の半導体ピラーＰ２のうちｘ方向の他端に位置する半導体ピラーＰ２Ａ（第２Ａの半導体ピラー）とｘ方向に上述した間隔Ｗ１（図示せず）を空けて対向し、かつ、素子分離領域３及び活性領域ｋ２に跨る位置（ピラー形成領域ＰＡ３とピラー形成領域ＰＡ４の境界近傍）に配置される給電ピラーＳ２（第２Ａの給電ピラー）と、給電ピラーＳ２を挟んでｙ方向に対向するように素子分離領域３内に配置されるダミーピラーＤ３，Ｄ４（第３及び第４のダミーピラー）とを有して構成される。給電ピラーＳ２のうち素子分離領域３内に配置される部分はシリコン酸化膜からなる給電ピラーを構成し、活性領域ｋ２内に配置される部分は半導体基板２からなる給電ピラーを構成する。以上の並列トランジスタＰＴｒｂの構成は、ｙ軸を対称軸として並列トランジスタＰＴｒａの構成を反転させたものとなっている。
【００６１】
並列トランジスタＰＴｒａ，ＰＴｒｂの間には、接続ピラーＥが配置される。接続ピラーＥは、複数の半導体ピラーＰ１のうちｘ方向の他端に位置する半導体ピラーＰ１Ｄ（第１Ｄの半導体ピラー）とｘ方向に間隔Ｗ１を空けて対向するとともに、複数の半導体ピラーＰ２のうちｘ方向の一端に位置する半導体ピラーＰ２Ｄ（第２Ｄの半導体ピラー）とｘ方向に間隔Ｗ１を空けて対向し、かつ、素子分離領域３及び活性領域ｋ１，ｋ２に跨る位置（ピラー形成領域ＰＡ２，ＰＡ５，ＰＡ４に跨る位置）に配置される。接続ピラーＥのｘ方向の幅は、半導体ピラーＰ１Ｄと半導体ピラーＰ２Ｄの間の距離に応じて決定される。接続ピラーＥのｙ方向の幅は、給電ピラーＳ１，Ｓ２と同様、Ｗ１である。
【００６２】
並列トランジスタＰＴｒａには、ダミーピラーＤ５，Ｄ６（第５及び第６のダミーピラー）が設けられる。ダミーピラーＤ５，Ｄ６は、接続ピラーＥを挟んでｙ方向に対向するように素子分離領域３内に配置されており、それぞれ、接続ピラーＥとｙ方向に上述した間隔Ｗ２を空けて対向している。同様に、並列トランジスタＰＴｒｂには、ダミーピラーＤ７，Ｄ８（第７及び第８のダミーピラー）が設けられる。ダミーピラーＤ７，Ｄ８も、接続ピラーＥを挟んでｙ方向に対向するように素子分離領域３内に配置されており、それぞれ、接続ピラーＥとｙ方向に上述した間隔Ｗ２を空けて対向している。ダミーピラーＤ５〜Ｄ８のそれぞれと周辺ピラーＣａとの間の距離は、Ｗ２に設定される。
【００６３】
複数の半導体ピラーＰ１には、半導体ピラーＰ１Ｄとｙ方向の一方側に隣接する半導体ピラーＰ１Ｅ（第１Ｅの半導体ピラー）と、半導体ピラーＰ１Ｄとｙ方向の他方側に隣接する半導体ピラーＰ１Ｆ（第１Ｆの半導体ピラー）とが含まれる。そして、ダミーピラーＤ５のｘ方向の複数の半導体ピラーＰ１側の端点と、半導体ピラーＰ１Ｅのｘ方向のダミーピラーＤ５側の端点との間のｘ方向の距離、及び、ダミーピラーＤ６のｘ方向の複数の半導体ピラーＰ１側の端点と、半導体ピラーＰ１Ｆのｘ方向のダミーピラーＤ６側の端点との間のｘ方向の距離は、いずれもＷ２に設定される。
【００６４】
同様に、複数の半導体ピラーＰ２には、半導体ピラーＰ２Ｄとｙ方向の一方側に隣接する半導体ピラーＰ２Ｅ（第２Ｅの半導体ピラー）と、半導体ピラーＰ２Ｄとｙ方向の他方側に隣接する半導体ピラーＰ２Ｆ（第１Ｆの半導体ピラー）とが含まれる。そして、ダミーピラーＤ７のｘ方向の複数の半導体ピラーＰ２側の端点と、半導体ピラーＰ２Ｅのｘ方向のダミーピラーＤ７側の端点との間のｘ方向の距離、及び、ダミーピラーＤ８のｘ方向の複数の半導体ピラーＰ２側の端点と、半導体ピラーＰ２Ｆのｘ方向のダミーピラーＤ８側の端点との間のｘ方向の距離は、いずれもＷ２に設定される。
【００６５】
各半導体ピラーＰ１の側面にはサイドウォール状のゲート電極１３ａが配置され、給電ピラーＳ１の側面にはサイドウォール状のゲート電極１３ｂが配置される。同様に、各半導体ピラーＰ２の側面にはサイドウォール状のゲート電極１３ｃが配置され、給電ピラーＳ２の側面にはサイドウォール状のゲート電極１３ｄが配置される。また、接続ピラーＥの側面には、サイドウォール状のゲート電極１３ｅが配置される。これらゲート電極１３ａ〜１３ｅは、第１の実施の形態と同様、横方向の膜厚がＷ１の１／２以上、Ｗ２の１／２未満となるようにゲート電極材料１３を成膜し、エッチバックを行うことによって形成される。
【００６６】
ここで、上述したように、給電ピラーＳ１と半導体ピラーＰ１Ａとの間の距離、半導体ピラーＰ１の配置間隔、接続ピラーＥと半導体ピラーＰ１Ｄ，Ｐ２Ｄそれぞれとの間の距離、半導体ピラーＰ２の配置間隔、給電ピラーＳ２と半導体ピラーＰ２Ａとの間の距離はいずれもＷ１である。したがって、ゲート電極１３ａ〜１３ｅは一体化しており、一体化したゲート電極１３ａ〜１３ｅにより、並列トランジスタＰＴｒａ，ＰＴｒｂに共通な１つのゲート電極が構成される。また、周辺ピラーＣａ及びダミーピラーＤ１〜Ｄ８のそれぞれと各半導体ピラーＰ１，Ｐ２、給電ピラーＳ１，Ｓ２、及び接続ピラーＥのそれぞれとの間には、幅Ｗ２以上の空間が設けられる。したがって、各ダミーピラーＤ１〜Ｄ８の側面及び周辺ピラーＣａの側面に残存するゲート電極材料１３はゲート電極１３ａ〜１３ｅと接触せず、したがって、並列トランジスタＰＴｒａ，ＰＴｒｂのゲート電極を構成しない。
【００６７】
各半導体ピラーＰ１の上部には、並列トランジスタＰＴｒと同様の上部拡散層１４及びシリコンプラグ１７が配置され、シリコンプラグ１７の上面は、半導体ピラー上部拡散層給電プラグ２１ａを通じて上層の半導体ピラー上部配線２５ａに接続される。半導体ピラー上部配線２５ａは、複数の半導体ピラーＰ１それぞれに対応する複数のシリコンプラグ１７の上面に共通に接続される。また、活性領域ｋ１内に位置する半導体基板２の表面のうち半導体ピラーＰ１、給電ピラーＳ１、及び接続ピラーＥが形成されていない部分には下部拡散層１０が形成され、下部拡散層１０の上面は、複数の下部拡散層給電用プラグ２３ａによって、上層の下部拡散層給電配線２７ａに接続される。さらに、ゲート電極１３ｂの一部分（例えば周辺ピラーＣａに近い部分）の上面は、給電ゲート電極コンタクトプラグ２２ａによって、上層のゲート電極給電配線２６ａに接続される。
【００６８】
同様に、各半導体ピラーＰ２の上部には、並列トランジスタＰＴｒと同様の上部拡散層１４及びシリコンプラグ１７が配置され、シリコンプラグ１７の上面は、半導体ピラー上部拡散層給電プラグ２１ｂを通じて上層の半導体ピラー上部配線２５ｂに接続される。半導体ピラー上部配線２５ｂは、複数の半導体ピラーＰ２それぞれに対応する複数のシリコンプラグ１７の上面に共通に接続される。また、活性領域ｋ２内に位置する半導体基板２の表面のうち半導体ピラーＰ２、給電ピラーＳ２、及び接続ピラーＥが形成されていない部分には下部拡散層１０が形成され、下部拡散層１０の上面は、複数の下部拡散層給電用プラグ２３ｂによって、上層の下部拡散層給電配線２７ｂに接続される。さらに、ゲート電極１３ｄの一部分（例えば周辺ピラーＣａに近い部分）の上面は、給電ゲート電極コンタクトプラグ２２ｂによって、上層のゲート電極給電配線２６ｂに接続される。
【００６９】
以上が、本実施の形態による半導体装置１の構成である。次に、この構成を形成するために用いる露光マスク３０について、図９（ａ）を参照しながら説明する。
【００７０】
本実施の形態による露光マスク３０は、第１の実施の形態で説明した露光マスク３０と同様、露光の際に光を通過させる透光部３１と、透光部３１を囲むように配置される遮光部３２とを有して構成される。ただし、本実施の形態による透光部３１は、第１の実施の形態で説明した第１及び第２の透光部３１ａ，３１ｂに加え、第３〜第５の透光部３１ｃ〜３１ｅも含んで構成される。
【００７１】
第４の透光部３１ｄは、図９（ｂ）に示したピラー形成領域ＰＡ４に対応するもので、その内部には、複数の半導体ピラーＰ２のそれぞれに対応する複数の半導体ピラー用パターンＬ２が配置される。また、第３の透光部３１ｃは、図９（ｂ）に示したピラー形成領域ＰＡ３に対応するもので、第３の透光部３１ｃと第４の透光部３１ｄとの境界の近傍には、給電ピラーＳ２及びダミーピラーＤ３，Ｄ４のそれぞれに対応する給電ピラー用パターンＬＳ２及びダミーピラー用パターンＬＤ１，ＬＤ２が配置される。第５の透光部３１ｅは、図９（ｂ）に示したピラー形成領域ＰＡ５に対応するもので、その内部には、接続ピラーＥ及びダミーピラーＤ５〜Ｄ８のそれぞれに対応する接続ピラー用パターンＬＥ及びダミーピラー用パターンＬＤ５〜ＬＤ８が配置される。なお、接続ピラー用パターンＬＥは、第２の透光部３１ｂ及び第４の透光部３１ｄそれぞれの内側にも若干はみ出して設けられる。
【００７２】
以上の露光マスク３０をリソグラフィの際に用いつつ、図４及び図５を参照して説明したものと同様の工程を行うことにより、図９（ｂ）（ｃ）に示した各ピラーが形成される。各ピラーが形成された後には、第１の実施の形態と同様の工程を進めることにより、本実施の形態による半導体装置１が完成する。
【００７３】
以上説明したように、本実施の形態による半導体装置１及びその製造方法によれば、露光マスク３０に、給電ピラー用パターンＬＳ１，ＬＳ２及び接続ピラー用パターンＬＥのそれぞれに対応するダミーピラー用パターンＬＤ１〜ＬＤ８を設けることが可能になる。仮にこれらを露光マスク３０に設けないとすると、給電ピラーＳ１，Ｓ２及び接続ピラーＥの存在によって透過光の周期性が損なわれるため、第１の実施の形態における半導体ピラーＰ１Ａと同様、半導体ピラーＰ１Ａ，Ｐ１Ｄ，Ｐ２Ａ，Ｐ２Ｄの断面積が他の半導体ピラーＰ１，Ｐ２のそれに比べて小さくなってしまう。しかし、本実施の形態による半導体装置１及びその製造方法によれば、露光マスク３０にダミーピラー用パターンＬＤ１〜ＬＤ８を設けることができるので、このような半導体ピラーＰ１Ａ，Ｐ１Ｄ，Ｐ２Ａ，Ｐ２Ｄの断面積の縮小を回避し、各半導体ピラーＰ１，Ｐ２の断面積を揃えることができる。したがって、ゲート電極１３ａ〜１３ｅからなるゲート電極の断線や、並列トランジスタＰＴｒａ，ＰＴｒｂの特性のばらつきを回避することが可能になる。
【００７４】
また、本実施の形態による半導体装置１及びその製造方法によれば、第１の実施の形態と同様、ダミーピラーＤ１〜Ｄ８の側面に残存するゲート電極材料１３が複数の半導体ピラーＰ１，Ｐ２、給電ピラーＳ１，Ｓ２、及び接続ピラーＥの側面に形成されるゲート電極１３ａ〜１３ｅと接触し、その結果として並列トランジスタＰＴｒａ，ＰＴｒｂのゲート電極の寄生容量が増加してしまうことが防止される。
【００７５】
次に、本発明の第３の実施の形態による半導体装置１及びその製造方法について、図１０を参照しながら説明する。本実施の形態による半導体装置１は、第２の実施の形態で説明した接続ピラーＥに相当する部分が、並置された複数の接続ピラー（後述する接続ピラーＥ１，Ｅ２及び１以上の接続ピラーＥ３）によって構成される点で第２の実施の形態による半導体装置１と異なり、その他の点では第２の実施の形態による半導体装置１と同様である。以下、第２の実施の形態による半導体装置１との相違点を中心に詳しく説明する。
【００７６】
本実施の形態による半導体装置１は、第２の実施の形態で説明した接続ピラーＥに代えて、図１０（ｂ）に示すように、接続ピラーＥ１，Ｅ２及び１以上の接続ピラーＥ３を有して構成される。
【００７７】
接続ピラーＥ１は、半導体ピラーＰ１Ｄとｘ方向に間隔Ｗ１を空けて対向し、かつ、素子分離領域３及び活性領域ｋ１に跨る位置に配置される。また、接続ピラーＥ２は、半導体ピラーＰ２Ｄとｘ方向に間隔Ｗ１を空けて対向し、かつ、素子分離領域３及び活性領域ｋ２に跨る位置に配置される。１以上の接続ピラーＥ３は、接続ピラーＥ１と接続ピラーＥ２の間に、接続ピラーＥ１，Ｅ２も含めて間隔Ｗ１で一列に並べて配置される。図１０には３個の接続ピラーＥ３を配置する例を示しているが、これは一例であり、実際に配置する接続ピラーＥ３の個数は、接続ピラーＥ１と接続ピラーＥ２の間の距離に応じて決定される。また、接続ピラーＥ１〜Ｅ３はそれぞれ、ｘ，ｙ方向の幅がいずれもＷ１となるように形成される。
【００７８】
接続ピラーＥ１〜Ｅ３それぞれの側面には、サイドウォール状のゲート電極１３ｅが配置される。このゲート電極１３ｅの形成は、第２の実施の形態によるゲート電極１３ｅの形成と同じ方法によって行われる。
【００７９】
ここで、上述したように、接続ピラーＥ１と半導体ピラーＰ１Ｄとの間の距離、接続ピラーＥ２と半導体ピラーＰ２Ｄとの間の距離、接続ピラーＥ１〜Ｅ３の配置間隔は、いずれもＷ１である。したがって、第２の実施の形態と同様、ゲート電極１３ａ〜１３ｅにより、並列トランジスタＰＴｒａ，ＰＴｒｂに共通な１つのゲート電極が構成される。また、周辺ピラーＣａ及びダミーピラーＤ１〜Ｄ８のそれぞれと各半導体ピラーＰ１，Ｐ２、給電ピラーＳ１，Ｓ２、及び接続ピラーＥ１〜Ｅ３のそれぞれとの間には、幅Ｗ２以上の空間が設けられる。したがって、各ダミーピラーＤ１〜Ｄ８の側面及び周辺ピラーＣａの側面に残存するゲート電極材料１３はゲート電極１３ａ〜１３ｅと接触せず、したがって、並列トランジスタＰＴｒａ，ＰＴｒｂのゲート電極を構成しない。
【００８０】
以上が、本実施の形態による半導体装置１の構成である。次に、この構成を形成するために用いる露光マスク３０について、図１０（ａ）を参照しながら説明する。
【００８１】
本実施の形態による露光マスク３０は、図１０（ａ）に示すように、接続ピラー用パターンＬＥに代えて接続ピラー用パターンＬＥ１〜ＬＥ３が配置される点で、第２の実施の形態による露光マスク３０と相違する。接続ピラー用パターンＬＥ１〜ＬＥ３は、それぞれ接続ピラーＥ１〜Ｅ３に対応するパターンである。接続ピラー用パターンＬＥ３の個数は、接続ピラーＥ３の個数と同一となる。
【００８２】
図１０（ａ）に示した露光マスク３０をリソグラフィの際に用いつつ、図４及び図５を参照して説明したものと同様の工程を行うことにより、図１０（ｂ）（ｃ）に示した各ピラーが形成される。各ピラーが形成された後には、第１の実施の形態と同様の工程を進めることにより、本実施の形態による半導体装置１が完成する。
【００８３】
以上説明したように、本実施の形態による半導体装置１及びその製造方法によっても、露光マスク３０に、給電ピラー用パターンＬＳ１，ＬＳ２及び接続ピラー用パターンＬＥ１，ＬＥ２のそれぞれに対応するダミーピラー用パターンＬＤ１〜ＬＤ８を設けることが可能になる。したがって、第２の実施の形態と同様、半導体ピラーＰ１Ａ，Ｐ１Ｄ，Ｐ２Ａ，Ｐ２Ｄの断面積の縮小を回避し、各半導体ピラーＰ１，Ｐ２の断面積を揃えることができる。したがって、ゲート電極１３ａ〜１３ｅからなるゲート電極の断線や、並列トランジスタＰＴｒａ，ＰＴｒｂの特性のばらつきを回避することが可能になる。
【００８４】
また、本実施の形態による半導体装置１及びその製造方法によれば、第１及び第２の実施の形態と同様、ダミーピラーＤ１〜Ｄ８の側面に形成されるゲート電極材料１３が複数の半導体ピラーＰ１，Ｐ２、給電ピラーＳ１，Ｓ２、及び接続ピラーＥ１〜Ｅ３の側面に形成されるゲート電極１３ａ〜１３ｅと接触し、その結果として並列トランジスタＰＴｒａ，ＰＴｒｂのゲート電極の寄生容量が増加してしまうことが防止される。
【００８５】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８６】
例えば、上記第２及び第３の実施の形態では、複数の半導体ピラーＰ２の配列方向（第３及び第４の方向）を並列トランジスタＰＴｒａと同じｘ方向及びｙ方向とした。しかし、第３及び第４の方向は互いに直交する２方向であればよく、ｘ方向及びｙ方向でなくともよい。この場合であっても、ピラー形成領域ＰＡ５及び接続ピラーＥの形状（又は接続ピラーＥ３の配置）を適宜調整することにより、上記第２及び第３の実施の形態と同様、ゲート電極が接続ピラーＥ（又は接続ピラーＥ１〜Ｅ３）によって互いに接続された２つの並列トランジスタを形成することが可能になる。
【符号の説明】
【００８７】
１                    半導体装置
２                    半導体基板
３                    素子分離領域
４                    ハードマスク膜
１０                  下部拡散層
１１                  下部絶縁膜
１２                  ゲート絶縁膜
１３                  ゲート電極材料
１３ａ〜１３ｅ        ゲート電極
１４                  上部拡散層
１５                  層間絶縁膜
１６                  絶縁膜
１７                  シリコンプラグ
２０                  層間絶縁膜
２１，２１ａ，２１ｂ  半導体ピラー上部拡散層給電プラグ
２１ｈ                半導体ピラー用コンタクトホール
２２，２２ａ，２２ｂ  給電ゲート電極コンタクトプラグ
２２ｈ                給電ゲート電極用コンタクトホール
２３，２３ａ，２３ｂ  下部拡散層給電用プラグ
２３ｈ                下部拡散層コンタクトホール
２５，２５ａ，２５ｂ  半導体ピラー上部配線
２６，２６ａ，２６ｂ  ゲート電極給電配線
２７，２７ａ，２７ｂ  下部拡散層給電配線
３０                  露光マスク
３１，３１ａ〜３１ｅ  透光部
３２                  遮光部
Ｃ                    周辺マスクパターン
Ｃａ                  周辺ピラー
Ｄ１〜Ｄ８            ダミーピラー
ｅ１〜ｅ４            ピラー形成領域ＰＡ１の辺
ｅ５〜ｅ８            ピラー形成領域ＰＡ２の辺
Ｅ，Ｅ１〜Ｅ３        接続ピラー
Ｇ１〜Ｇ３            半導体ピラー用パターン群
Ｌ１，Ｌ１Ａ〜Ｌ１Ｌ  半導体ピラー用パターン
Ｌ２                  半導体ピラー用パターン
ＬＤ１〜ＬＤ８        ダミーピラー用パターン
ＬＥ，ＬＥ１〜ＬＥ３  接続ピラー用パターン
ＬＳ１，ＬＳ２        給電ピラー用パターン
Ｍ１，Ｍ１Ａ〜Ｍ１Ｌ  半導体ピラー用パターン
ＭＤ１，ＭＤ２        ダミーピラー用パターン
ＭＳ１，ＭＳ２        給電ピラー用パターン
Ｐ１，Ｐ２，Ｐ１Ａ〜Ｐ１Ｌ，Ｐ２Ａ，Ｐ２Ｄ，Ｐ２Ｅ，Ｐ２Ｆ  半導体ピラー
ＰＡ，ＰＡ１〜ＰＡ５  ピラー形成領域
ＰＴｒ，ＰＴｒａ，ＰＴｒｂ  並列トランジスタ
Ｓ１，Ｓ１ａ，Ｓ１ｂ，Ｓ２  給電ピラー
Ｓ１１〜Ｓ１４        給電ピラー用パターンＭＳ１の端部
ｋ，ｋ１，ｋ２        活性領域
ｋａ〜ｋｄ            活性領域ｋの辺
ｋｕ１，ｋｕ２        活性領域ｋの上面
【図１】
2016207709.tif 000003
【図２】
2016207709.tif 000004
【図３】
2016207709.tif 000005
【図４】
2016207709.tif 000006
【図５】
2016207709.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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