(57)【要約】【課題】一画素あたりのトランジスタ数を低減した回路を用いた表示装置の駆動方法を提供する。【解決手段】複数の画素の各々に対し、駆動トランジスタのソース・ドレインの一方にローレベルの電位を与えた状態で保持容量の第１端に初期化信号を与え、保持容量を放電し、駆動トランジスタのソース・ドレインの一方に接続された第１電源の電位をローレベルに維持した状態で、保持容量の第１端に映像信号を与え、駆動トランジスタを介した充電によって駆動トランジスタの閾値電圧に応じた電圧を取得し、保持容量の第１端に初期化信号を与えた状態で保持容量の第２端の電位を駆動トランジスタのゲートに与え、駆動トランジスタのソース・ドレインの一方にハイレベルの電位を与えて駆動トランジスタを介して、第１電源から供給される駆動電流を発光素子に流して発光することを含む表示装置の駆動方法である。【選択図】図１
2016128868.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、少なくとも駆動トランジスタ、前記駆動トランジスタのゲート電位を保持する保持容量及び発光素子を含む複数の画素の各々に対し、
初期化期間において、前記駆動トランジスタのソース・ドレインの一方に接続された第１電源にローレベルの電位を与えた状態で前記保持容量の第１端に初期化信号を与え、前記保持容量を放電し、
オフセットキャンセル及び書き込み期間において、前記駆動トランジスタのソース・ドレインの一方に接続された前記第１電源の電位をローレベルに維持した状態で、前記保持容量の前記第１端に映像信号を与え、前記駆動トランジスタを介した充電によって前記駆動トランジスタの閾値電圧に応じた電圧を取得し、
発光期間において、前記保持容量の前記第１端に前記初期化信号を与えた状態で前記保持容量の第２端の電位を前記駆動トランジスタのゲートに与え、前記駆動トランジスタのソース・ドレインの一方に接続された前記第１電源にハイレベルの電位を与えて前記駆動トランジスタを介して、前記第１電源から供給される駆動電流を前記発光素子に流して発光することを含む
表示装置の駆動方法。
【請求項２】
前記オフセットキャンセル及び書き込み期間において、前記駆動トランジスタをダイオード接続することを特徴とする
請求項１に記載の表示装置の駆動方法。
【請求項３】
前記オフセットキャンセル及び書き込み期間は、前記初期化期間の後に設けられることを特徴とする
請求項１に記載の表示装置の駆動方法。
【請求項４】
前記発光期間は、前記オフセットキャンセル及び書き込み期間の後に設けられることを特徴とする
請求項１に記載の表示装置の駆動方法。
【請求項５】
第ｋ行（ｋは整数）の前記初期化期間と前記オフセットキャンセル及び書き込み期間において、前記第ｋ行の前記第１電源にはローレベルの電位が与えられ、第ｋ行以外の行の前記第１電源にはハイレベルの電位が与えられることを特徴とする
請求項１乃至請求項４のいずれか一に記載の表示装置の駆動方法。
【請求項６】
複数行に渡って前記駆動トランジスタのソース・ドレインの一方に接続された前記第１電源に共通の電源電位を与えることを特徴とする
請求項１乃至請求項４のいずれか一に記載の表示装置の駆動方法。
【請求項７】
前記複数行の前記初期化期間と前記オフセットキャンセル及び書き込み期間において、前記複数行の前記第１電源にはローレベルの電位が与えられ、前記複数行以外の行の前記第１電源にはハイレベルの電位が与えられることを特徴とする
請求項６に記載の表示装置の駆動方法。
【請求項８】
前記初期化信号は、複数行に共通して与えられ、前記映像信号は、前記複数行に対し順次与えられることを特徴とする
請求項６に記載の表示装置の駆動方法。
【請求項９】
全行に渡って前記駆動トランジスタのソース・ドレインの一方に接続された前記第１電源に共通の電源電位を与えることを特徴とする
請求項１乃至請求項４のいずれか一に記載の表示装置の駆動方法。
【請求項１０】
第ｋ行（ｋは整数）の前記初期化期間と前記オフセットキャンセル及び書き込み期間において、全行に渡って前記第１電源にはローレベルの電位が与えられることを特徴とする
請求項９に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動方法に関する。特に、画素に設けられる発光素子を電流駆動する表示装置の駆動方法に関する。
【背景技術】
【０００２】
有機エレクトロルミネッセンス（以下、有機ＥＬと呼ぶ。）表示装置は、各画素に発光素子が設けられ、個別に発光を制御することで画像を表示する。発光素子は、一方をアノード電極、他方をカソード電極として区別される一対の電極間に有機ＥＬ材料を含む層（以下、「発光層」ともいう）を挟んだ構造を有している。有機ＥＬ表示装置は、一方の電極が画素ごとに個別画素電極として設けられ、他方の電極は複数の画素に跨がって共通の電位が印加される共通画素電極として設けられている。有機ＥＬ表示装置は、この共通画素電極の電位に対し、個別画素電極の電位を画素ごとに印加することで、画素の発光を制御している。
【０００３】
表示装置の各画素に設けられた発光素子には駆動トランジスタが接続されている。これらの複数の駆動トランジスタが閾値電圧のばらつきを有すると、表記装置の輝度に反映され、表示不良が生じる場合がある。このような駆動トランジスタの閾値電圧のばらつきによる表示不良を補うために、例えば特許文献１及び特許文献２では、駆動トランジスタの閾値補償を行う表示装置及びその駆動方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７６１６１７７号明細書
【特許文献２】米国特許第８１１１２１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、これらの従来技術においては、駆動トランジスタの閾値電圧を補償するために一画素に対して５個又は６個のトランジスタが要求される。表示装置の更なる高精細化のためには更に一画素あたりのトランジスタ数を低減した回路及びその駆動方法が要求される。
【０００６】
本発明は、一画素あたりのトランジスタ数を低減した回路を用いた表示装置の駆動方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００７】
本発明による表示装置の駆動方法の一態様は、行列状に配置され、少なくとも駆動トランジスタ、駆動トランジスタのゲート電位を保持する保持容量及び発光素子を含む複数の画素の各々に対し、初期化期間において、駆動トランジスタのソース・ドレインの一方にローレベルの電位を与えた状態で保持容量の第１端に初期化信号を与え、保持容量を放電し、オフセットキャンセル及び書き込み期間において、駆動トランジスタのソース・ドレインの一方に接続された第１電源の電位をローレベルに維持した状態で、保持容量の第１端に映像信号を与え、駆動トランジスタを介した充電によって駆動トランジスタの閾値電圧に応じた電圧を取得し、発光期間において、保持容量の第１端に初期化信号を与えた状態で保持容量の第２端の電位を駆動トランジスタのゲートに与え、駆動トランジスタのソース・ドレインの一方にハイレベルの電位を与えて駆動トランジスタを介して、第１電源から供給される駆動電流を発光素子に流して発光することを含む。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係る表示装置の回路構成を説明する図である。
【図２】本発明の一実施形態に係る画素回路の回路図である。
【図３】本発明の一実施形態に係る画素回路の概略構成を示す図である。
【図４】本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。
【図５】本発明の一実施形態に係る画素回路の概略構成を示す図である。
【図６】本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。
【図７】本発明の一実施形態に係る画素回路の概略構成を示す図である。
【図８】本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。
【図９】本発明の一実施形態に係る画素回路の概略構成を示す図である。
【図１０】本発明の一実施形態に係る表示装置の駆動方法を説明するタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１０】
＜第１実施形態＞
図１、図２、図３及び図４を用いて本実施形態に係る表示装置１００及びその駆動方法について説明する。図１は、本実施形態に係る表示装置１００の回路構成を説明する図である。本実施形態に係る表示装置１００は、表示領域１０２に行列状に配置された複数の画素回路１０４、信号線駆動回路１０６、走査線駆動回路１０８が設けられている。
【００１１】
走査線駆動回路１０８からは、第１の走査信号線ＩＧ１〜ＩＧｎと、第２の走査信号線ＳＧ１〜ＳＧｎに信号が出力される。第１の走査信号線ＩＧ１〜ＩＧｎ及び第２の走査信号線ＳＧ１〜ＳＧｎは、表示領域１０２において各行に設けられる配線である。また、これらの信号線に対応して第１の電源線ＶＤＤ１〜ＶＤＤｎが設けられている。ここで、符号「ｎ」は整数であり、表示領域１０２に設けられる各々の信号線の本数に対応するものとする。
【００１２】
信号線駆動回路１０６は、映像信号線Ｖｓｉｇ１〜Ｖｓｉｇｍに映像信号を出力し、初期化信号線Ｖｒｅｆ１〜Ｖｒｅｆｍに初期化信号を出力する。映像信号線Ｖｓｉｇ１〜Ｖｓｉｇｍ及び初期化信号線Ｖｒｅｆ１〜Ｖｒｅｆｍが表示領域１０２において、各列に対応して配設されている。ここで、符号「ｍ」は整数であり、表示領域１０２に設けられる各々の信号線の本数に対応するものとするものとする。
【００１３】
図１において第１の電源線ＶＤＤに与えられる電位は行毎に分離されているが、これに限らず全行又は複数行に跨って共通化されてもよい。また、図１において初期化信号線Ｖｒｅｆ及び映像信号線Ｖｓｉｇはそれぞれ異なる信号線に分離して配置されているが、同一の信号線にこれらを共通化し、これらの信号を切り替えて供給してもよい。
【００１４】
図２は、本発明に係る画素回路１０４の回路図である。画素回路１０４は、少なくとも駆動トランジスタＤＲＴ、発光素子１１２、保持容量Ｃｓを含む。駆動トランジスタＤＲＴと発光素子１１２は直列に接続されており、駆動トランジスタＤＲＴ側には第１の電源線ＶＤＤが接続され、発光素子１１２側には第２の電源線ＶＳＳが接続されている。駆動トランジスタＤＲＴのゲートには保持容量Ｃｓの一端が接続されている。また、保持容量Ｃｓの一端はスイッチＳＷ１を介して駆動トランジスタＤＲＴ及び発光素子１１２の間に接続されている。保持容量Ｃｓの他端には選択回路１１０の出力側が接続されている。
【００１５】
図２では、駆動トランジスタＤＲＴとして、ｐチャネル型トランジスタを用いる場合を例示している
【００１６】
選択回路１１０は、スイッチＳＷ２及びスイッチＳＷ３が設けられている。スイッチＳＷ２及びスイッチＳＷ３は排他的なスイッチを構成している。スイッチＳＷ２及びスイッチＳＷ３は、第１の走査信号線ＩＧの信号電位によって一方がオンとなると他方はオフとなる。選択回路１１０は、このようなスイッチＳＷ２及びスイッチＳＷ３で構成されることにより、第１の走査信号線ＩＧの信号電位によって映像信号線Ｖｓｉｇ及び初期化信号線Ｖｒｅｆの入力に対して常に一方の信号を出力する。
【００１７】
スイッチＳＷ１は、第２の走査信号線ＳＧによってオンとオフを切り替えられることができる。スイッチＳＷ１としては、例えばｎチャネル型トランジスタを用いることができる。ｎチャネル型トランジスタの場合は第２の走査信号線ＳＧの電位としてハイレベルの電位を当該トランジスタのゲートに供給してオン状態とし、又はローレベルの電位を供給してオフ状態とすることができる。また、スイッチＳＷ１としてｐチャネル型トランジスタを用いてもよく、この場合は、ｎチャネル型トランジスタを用いる場合に対して反対の電位を供給することによってオン状態とオフ状態を切り替えることができる。
【００１８】
スイッチＳＷ２及びスイッチＳＷ３は、一方がｎチャネル型トランジスタ、他方がｐチャネル型トランジスタを適用することができる。例えば、スイッチＳＷ２をｎチャネル型トランジスタで構成し、スイッチＳＷ３をｐチャネル型トランジスタで構成することができる。この場合、第１の走査信号線ＩＧには、ｎチャネル型トランジスタをオンにし、ｐチャネル型トランジスタをオフにするハイレベルの電位を有する信号と、ｎチャネル型トランジスタをオフにし、ｐチャネル型トランジスタをオンにするローレベルの電位を有する信号が与えられることが好ましい。第１の走査信号線ＩＧに、このようなハイレベルの電位を有する信号とローレベルの電位を有する信号が与えられることにより、選択回路１１０は上述のように排他的な動作をすることができる。
【００１９】
図３は、本実施形態に係る画素回路１０４の概略構成を示す図である。本実施形態において用いる選択回路１１０は、前述のスイッチに関して、スイッチＳＷ２として例えば第１導電型のトランジスタを用い、スイッチＳＷ３として第１導電型とは逆の第２導電型のトランジスタを用いることができる。そして、両者のゲートに第１の走査信号線ＩＧの電位を供給する構成とする。これによって、第１の走査信号線ＩＧの電位がハイレベルのときに映像信号線Ｖｓｉｇの電位Ｖｓが選択回路１１０の出力電位となり、ローレベルのときに初期化信号線Ｖｒｅｆの電位Ｖｒが出力電位となる。
【００２０】
スイッチＳＷ１としては、本実施形態においてはｎチャネル型トランジスタを用いる。
【００２１】
本実施形態に係る表示装置１００は、初期化期間、オフセットキャンセル及び書き込み期間、そして発光期間の３つの期間を含んで駆動される。
【００２２】
初期化期間において、保持容量Ｃｓに蓄えられていた前フレームの映像信号を初期化する。初期化期間が開始されると、第１の電源線ＶＤＤの電位をローレベル（ＶＤＤ＿Ｌ）、トランジスタＴ１がオンとなるように第２の走査信号線ＳＧの電位をハイレベル、そしてトランジスタＴ２がオン、トランジスタＳＳＴがオフとなるように第１の走査信号線ＩＧの電位をローレベルとする。これにより、選択回路１１０が初期化信号線Ｖｒｅｆの電位Ｖｒを出力し、保持容量Ｃｓの第１端には初期化信号線Ｖｒｅｆの電位Ｖｒが供給され、他方の第２端は発光素子１１２のアノード側に接続される。また、駆動トランジスタＤＲＴのゲートとドレインが短絡され、駆動トランジスタＤＲＴはダイオード接続された状態となる。初期化期間における動作によって、前フレームにおいて保持容量Ｃｓに蓄えられていた電荷は放電される。この時、当該電荷は発光素子１１２を介して第２の電源線ＶＳＳへ放電される。放電によって保持容量Ｃｓから前フレームで書き込まれた映像信号が初期化される。具体的には、保持容量Ｃｓの第２端の電位は、前フレームの映像信号を含まない第２の電源線ＶＳＳの電位に発光素子の閾値電圧分の電位Ｖｅｍを加えた電位に収束する。
【００２３】
初期化期間が終了すると、オフセットキャンセル及び書き込み期間に入る。この期間において、トランジスタＴ２がオフ、トランジスタＳＳＴがオンとなるように第１の走査信号線ＩＧの電位をハイレベルに切り替える。これにより、選択回路１１０の出力が映像信号線Ｖｓｉｇの電位Ｖｓとなり、保持容量Ｃｓの第１端に映像信号線Ｖｓｉｇの電位Ｖｓが供給される。オフセットキャンセル及び書き込み期間が開始されるとともに、保持容量Ｃｓは、ダイオード接続された駆動トランジスタＤＲＴを介して充電される。充電によって保持容量Ｃｓの第２端の電位は、駆動トランジスタＤＲＴの閾値電圧Ｖｔｈに応じた電位に収束する。具体的には、保持容量Ｃｓの第２端の電位はＶＤＤ＿Ｌ−Ｖｔｈに収束する。その結果、保持容量Ｃｓの両端の電位差は、Ｖｓ−ＶＤＤ＿Ｌ＋Ｖｔｈとなる。
【００２４】
オフセットキャンセル及び書き込み期間が終了すると、発光期間に入る。この期間において、第１の電源線ＶＤＤの電位をハイレベル（ＶＤＤ＿Ｈ）、トランジスタＴ１がオフになるように第２の走査信号線ＳＧの電位をローレベル、トランジスタＴ２がオン、トランジスタＳＳＴがオフとなるように第１の走査信号線ＩＧの電位をローレベルに切り替える。これにより、駆動トランジスタＤＲＴのゲートに供給される電位は、Ｖｒ−Ｖｓ＋ＶＤＤ＿Ｌ−Ｖｔｈに遷移する。この電位が駆動トランジスタＤＲＴのゲートに印加されると、駆動トランジスタＤＲＴの飽和領域における電流値は（ＶＤＤ＿Ｈ−Ｖｒ＋Ｖｓ−ＶＤＤ＿Ｌ）の２乗に比例するために、駆動トランジスタＤＲＴの閾値電圧依存を排除した駆動電流を生成することができる。この電流が発光素子１１２に流れることによって発光する。
【００２５】
発光期間において、発光素子１１２に流れる電流値は駆動トランジスタＤＲＴの閾値電圧に依存しないため、各画素に含まれる駆動トランジスタＤＲＴの閾値電圧ばらつきによる表示不良を排除することができる。
【００２６】
図４を参照し、本実施形態に係る表示装置１００の駆動方法について詳細に説明する。図４は、第ｋ行から第ｋ＋２行の３行の駆動について例示して説明したタイミングチャートである。図４においては、第１の電源線ＶＤＤの電位が全行に跨って共通化している場合を示している。
【００２７】
時刻ｔ１から時刻ｔ２は第ｋ行の初期化期間である。全行に跨って共通化された第１の電源電線ＶＤＤの電位はローレベル（ＶＤＤ＿Ｌ）となる。第ｋ行に関して第２の走査信号線ＳＧの電位がハイレベルとなりトランジスタＴ１がオン、そして、第１の走査信号線ＩＧの電位がローレベルを維持するため保持容量Ｃｓの選択回路１１０側である第１端には初期化信号線Ｖｒｅｆの電位Ｖｒが与えられる。これによって第ｋ行の保持容量Ｃｓに蓄えられていた前フレームの映像信号は初期化される。具体的には、第ｋ行の保持容量Ｃｓの第２端の電位は、前フレームの映像信号を含まない第２の電源線ＶＳＳの電位に発光素子の閾値電圧分の電位Ｖｅｍを加えた電位に収束する。
【００２８】
時刻ｔ２から時刻ｔ３は第ｋ行のオフセットキャンセル及び書き込み期間である。第ｋ行の初期化期間が終了すると、第１の走査信号線ＩＧの電位がハイレベルとなり、第ｋ行の保持容量Ｃｓには映像信号線Ｖｓｉｇの電位Ｖｓが与えられる。これによって第ｋ行の保持容量Ｃｓの第１端の電位は映像信号線Ｖｓｉｇの電位Ｖｓとなるとともに充電され、第２端の電位はＶＤＤ＿Ｌ−Ｖｔｈに収束する。Ｖｔｈは、駆動トランジスタＤＲＴの閾値電圧である。
【００２９】
時刻ｔ１から時刻ｔ３の第ｋ行の初期化期間とオフセットキャンセル及び書き込み期間を通して、第ｋ＋１行及び第ｋ＋２行は非発光状態である。これは、第１の電源線ＶＤＤの電位が全行に跨って共通化されているために、ある一つの行が初期化期間又はオフセットキャンセル及び書き込み期間であれば、他の行についても第１の電源線ＶＤＤの電位がローレベルを保持されていることによる。
【００３０】
時刻ｔ３から時刻ｔ４は発光期間である。第ｋ行のオフセットキャンセル及び書き込期間が終了すると発光期間に入る。この期間において、第１の電源線ＶＤＤの電位をハイレベル（ＶＤＤ＿Ｈ）、トランジスタＴ１がオフになるように第２の走査信号線ＳＧの電位をローレベル、トランジスタＴ２がオン、トランジスタＳＳＴがオフとなるように第１の走査信号線ＩＧの電位をローレベルに切り替える。これにより、駆動トランジスタＤＲＴのゲートに供給される電位は、Ｖｒ−Ｖｓ＋ＶＤＤ＿Ｌ−Ｖｔｈに遷移する。この電位が駆動トランジスタＤＲＴのゲートに印加されると、駆動トランジスタＤＲＴの飽和領域における電流値は（ＶＤＤ＿Ｈ−Ｖｒ＋Ｖｓ−ＶＤＤ＿Ｌ）の２乗に比例するために、駆動トランジスタＤＲＴの閾値電圧依存を排除した駆動電流を生成することができる。この電流が発光素子１１２に流れることによって発光する。
【００３１】
ここで、第１の電源線ＶＤＤが全行に共通しているために、全行の駆動トランジスタＤＲＴのソースがハイレベルの電位となり、全行が発光する。ただし、書き込みを終えた第ｋ行を除く第ｋ＋１行及び第ｋ＋２行には前フレームの映像信号が書き込まれた状態であるため、前フレームの映像信号に基づいた発光をする。
【００３２】
本実施形態においては、全行の書き込み後に、全行を一括して発光するのではなく、各行について書き込みを行った後に、全行に共通した発光期間を設けている。
【００３３】
時刻ｔ４から時刻ｔ５は第ｋ＋１行の初期化期間である。第ｋ行の発光期間が終了すると、第ｋ＋１行の初期化期間に入る。これ以降は同様の動作となるため説明は省略する。
【００３４】
本実施形態のように第１の電源線ＶＤＤの電位が全行に跨って共通化されている場合、又は複数行に跨って共通化されている場合は、行毎の初期化期間又はオフセットキャンセル期間においては、全行、又は複数行に渡って第１の電源線ＶＤＤにローレベルの電位が与えられて非発光となる。
【００３５】
ただし、第１の電源線ＶＤＤを行毎に分離して配置し、それぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル及び書き込み期間中の行の第１の電源線ＶＤＤのみローレベルの電位を与えて非発光とし、それ以外の行の第１の電源線ＶＤＤはハイレベルの電位を維持して発光期間とすることができる。
【００３６】
＜第２実施形態＞
図５及び図６を用いて本実施形態に係る表示装置１００及びその駆動方法について説明する。本実施形態においても、第１実施形態と同様に第１の電源線ＶＤＤの電位を全行に跨って共通化する。図５は、本実施形態に係る画素回路１０４の概略構成を示す図である。本実施形態は第１実施形態と比較すると、初期化信号線Ｖｒｅｆ及び映像信号線Ｖｓｉｇは同一の信号線に共通化されている点で異なる。第１実施形態においては、各画素内に配置された選択回路１１０によって初期化信号線Ｖｒｅｆ及び映像信号線Ｖｓｉｇの切り替えを行っていたが、本実施形態においては、信号線駆動回路１０６によってそれらが切り替えられる。これによって画素回路１０４中の選択回路１１０を省略することができ、トランジスタ等のスイッチング素子の数を低減させることができる。本実施形態においては、一画素あたりのトランジスタ数は２個に低減できる。これにより、表示装置の高精細化に繋がる。
【００３７】
図６は、本実施形態による表示装置１００の駆動方法を説明するタイミングチャートである。初期化信号線Ｖｒｅｆと映像信号線Ｖｓｉｇを一本の信号線ＳＬによって与える点で第１実施形態と異なる。これ以外の動作に関しては第１実施形態と同様であるために詳細な説明は省略する。
【００３８】
尚、第１実施形態で示した理由により、行毎の初期化期間又はオフセットキャンセル及び書き込み期間においては、全行、又は複数行に渡って第１の電源線ＶＤＤにローレベルの電位が与えられて非発光となる。
【００３９】
また、第１実施形態において説明したように、電源電位をそれぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル及び書き込み期間中の行の第１の電源線ＶＤＤのみローレベルの電位を与えて非発光とし、それ以外の行の第１の電源線ＶＤＤはハイレベルの電位を維持して発光期間とすることができる。
【００４０】
＜第３実施形態＞
図７及び図８を用いて、本実施形態に係る表示装置１００の駆動方法について説明する。図７は、本実施形態に係る表示装置１００の画素回路１０４を説明する図である。本実施形態においても、第１の電源線ＶＤＤの電位は全行に跨って共通化される構成となっている。
【００４１】
図７からわかるように、隣接する第ｋ行及び第ｋ＋１行の２行に関して、それぞれの保持容量Ｃｓ１及び保持容量Ｃｓ２の第１端が共通化されている。このような構成にすることによって、隣接する２行に関して一括で初期化をすることができる。更に、一画素あたりのトランジスタ数は３個に削減できる。
【００４２】
図８は、本実施形態に係る表示装置１００の駆動方法を説明するタイミングチャートである。本実施形態においても、第１実施形態と同様に電源電位が全行に跨って共通化されている。
【００４３】
時刻ｔ１から時刻ｔ２は、第ｋ行及び第ｋ＋１行に共通した初期化期間である。初期化期間が開始されると、全行の第１の電源線ＶＤＤの電位をローレベル（ＶＤＤ＿Ｌ）に切り替える。そして、トランジスタＴ１１及びトランジスタＴ１２がオンとなるように走査信号線ＳＧ１及び走査信号線ＳＧ２の電位をハイレベルに切り替え、保持容量Ｃｓ１及び保持容量Ｃｓ２の共通する一端に初期化信号線Ｖｒｅｆの電位Ｖｒが供給されるように第１の走査信号線ＩＧの電位をローレベルとする。これによって第ｋ行の保持容量Ｃｓ１及び第ｋ＋１行の保持容量Ｃｓ２に蓄えられていた前フレームの映像信号は初期化される。具体的には、第ｋ行の保持容量Ｃｓ１の第２端の電位及び第ｋ＋１行の保持容量Ｃｓ２の第２端の電位は、ともに前フレームの映像信号を含まない第２の電源線ＶＳＳの電位に発光素子の閾値電圧分の電位Ｖｅｍを加えた電位に収束する。
【００４４】
時刻ｔ２から時刻ｔ３は、第ｋ行のオフセットキャンセル及び書き込み期間である。初期化期間が終了すると、第ｋ行についてのオフセットキャンセル及び書き込み期間に入る。この時、第ｋ行のトランジスタＴ１１がオン、第ｋ＋１行のトランジスタＴ１２がオフとなるように走査信号線ＳＧ１の電位をハイレベル、走査信号線ＳＧ２の電位をローレベルとする。これにより、第ｋ行の保持容量Ｃｓ１のみが駆動トランジスタＤＲＴ１を介して充電され、映像信号線Ｖｓｉｇの電位Ｖｓが書き込まれる。保持容量Ｃｓ２は、トランジスタＴ１１がオフのために駆動トランジスタＤＲＴ２を介した充電は行われない。この期間において、ｋ＋１行は非発光状態である。
【００４５】
時刻ｔ３から時刻ｔ４は、第ｋ＋１行のオフセットキャンセル及び書き込み期間である。第ｋ行のオフセットキャンセル及び書き込み期間が終了すると、第ｋ＋１行のオフセットキャンセル及び書き込み期間に入る。この時、トランジスタＴ１１がオフ、トランジスタＴ１２がオンとなるように、走査信号線ＳＧ１の電位をローレベル、走査信号線ＳＧ２の電位をハイレベルに切り替える。これにより、第ｋ＋１行の保持容量Ｃｓ２のみが駆動トランジスタＤＲＴ２を介して充電され、映像信号線Ｖｓｉｇの電位Ｖｓが書き込まれる。他方の保持容量Ｃｓ１は、トランジスタＴ１１がオフのために駆動トランジスタＤＲＴ１を介した充電は行われず、既に書き込まれた画素データは保持される。この期間において、第ｋ行は非発光状態である。
【００４６】
時刻ｔ４から時刻ｔ５は発光期間である。第ｋ行及び第ｋ＋１行の２行についてのオフセットキャンセル及び書き込み期間が終了すると、当該２行の一括した発光期間に入る。本実施形態においては、この時点において当該２行について第１の電源線ＶＤＤの電位をハイレベルに切り替えることによって当該２行が発光する。
【００４７】
ここで、第１の電源線ＶＤＤの電位は全行に跨って共通化されているために、第ｋ行及び第ｋ＋１以外の全ての行についても発光状態となる。
【００４８】
本実施形態においては、隣接する２行について初期化信号及び映像信号の入力を共通化しているが、これに限られない。連続する複数行から成る行ブロックについて初期化信号及び映像信号の入力を共通化してもよい。
【００４９】
本実施形態のように第１の電源線ＶＤＤの電位が全行に跨って共通化されている場合、又は複数行に跨って共通化されている場合は、図８のタイミングチャートに示すように、行ブロック毎の初期化期間又はオフセットキャンセル期間においては、全行、又は複数行に渡って第１の電源線ＶＤＤにローレベルの電位が与えられて非発光となる。
【００５０】
ただし、第１実施形態において説明したように、電源電位をそれぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル及び書き込み期間中の行を含む行ブロックの第１の電源線ＶＤＤのみローレベルの電位を与えて非発光とし、それ以外の行の第１の電源線ＶＤＤはハイレベルの電位を維持して発光期間とすることができる。
【００５１】
＜第４実施形態＞
図９に、本実施形態に係る画素回路１０４を示す。本実施形態に係る画素回路１０４は、第１実施形態に係る画素回路１０４に比較して第１の電源線ＶＤＤの電位の入力機構が異なっている。本実施形態においては、駆動トランジスタＤＲＴのソース・ドレインの一方に、トランジスタＴ３を介して第１の電源線ＶＤＤの電位としてＶＤＤ１が供給され、トランジスタＴＹを介して第１の電源線ＶＤＤの電位としてＶＤＤ２が供給される構成となっている。本実施形態においてトランジスタＴ３及びトランジスタＴＹはｎ型トランジスタであり、それぞれＲＧ１及びＲＧ２によって制御される。トランジスタＴ３は画素回路１０４内に配置され、トランジスタＴＹは走査線駆動回路１０８内に配置されてもよい。このような構成とすることで電源線が格子状の配列となり、表示装置の輝度の一様性の向上に繋がり、表示装置の大型化が進むほどこの効果が顕著になる。
【００５２】
図１０は、本実施形態による表示装置１００の駆動方法を説明するタイミングチャートである。図４に示した第１実施形態のタイミングチャートに比較して、ＲＧ１及びＲＧ２によって第１の電源線ＶＤＤの電位の入力が制御されている点が異なっている。画素の動作に関しては第１実施形態と同様であるために詳細な説明は省略する。
【００５３】
本実施形態においても、第１実施形態と同様に、全行の電源電位が共通化されている。各行の初期化期間、オフセットキャンセル及び書き込み期間において全行の電源電位がローレベルとなるようにトランジスタＴ３がオフとなり、トランジスタＴＹがオンとなる。これらの期間において、第１実施形態と同様に全行が非発光状態となる。そして、発光期間において電源電位がハイレベルとなるようにトランジスタＴ３がオンとなり、トランジスタＴＹがオフとなる。この期間においては全行が発光状態となる。
【００５４】
本実施形態のように第１の電源線ＶＤＤの電位が全行に跨って共通化されている場合、又は複数行に跨って共通化されている場合は、行毎の初期化期間又はオフセットキャンセル期間においては、全行、又は複数行に渡って第１の電源線ＶＤＤにローレベルの電位が与えられて非発光となる。
【００５５】
ただし、第１実施形態において既述のように、電源電位をそれぞれの行でハイレベルとローレベルの切り替えを制御する構成とすれば、初期化期間又はオフセットキャンセル期間中の行の第１の電源線ＶＤＤのみローレベルを与えて非発光とし、それ以外の行の第１の電源線ＶＤＤはハイレベルの電位を維持して発光期間とすることができる。
【符号の説明】
【００５６】
１００：表示装置
１０２：表示領域
１０４：画素回路
１０６：信号線駆動回路
１０８：走査線駆動回路
１１０：選択回路
１１２：発光素子
Ｃｓ、Ｃｓ１、Ｃｓ２：保持容量
ＤＲＴ、ＤＲＴ１、ＤＲＴ２：駆動トランジスタ
Ｔ１、Ｔ２、Ｔ３、Ｔ１１、Ｔ１２：トランジスタ
ＩＧ：第１の走査信号線
ＳＧ：第２の走査信号線
Ｖｒｅｆ：初期化信号線
Ｖｓｉｇ：映像信号線
ＶＤＤ：第１の電源線
ＶＳＳ：第２の電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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