(57)【要約】【課題】突入電流や地絡電流などの急峻な電流上昇を抑制可能な出力回路を提供する。【解決手段】出力トランジスタ１０２は、ドレインに出力ライン２０６を介して負荷が接続されるＰチャネルＭＯＳＦＥＴである。第１抵抗Ｒ１は、入力ライン２０４と出力トランジスタ１０２のソースの間に設けられる。第１トランジスタＭ１は、入力ライン２０４と出力トランジスタ１０２のゲートの間に設けられ、そのゲートに出力トランジスタ１０２と第１抵抗Ｒ１の接続ノードＮ１の電圧ＶＮ１が入力されたＰチャネルＭＯＳＦＥＴである。【選択図】図２
2016218639.tif 000002
【特許請求の範囲】
【請求項１】
ドレインに出力ラインを介して負荷が接続されるＰチャネルＭＯＳＦＥＴである出力トランジスタと、
入力ラインと前記出力トランジスタのソースの間に設けられた第１抵抗と、
前記入力ラインと前記出力トランジスタのゲートの間に設けられ、そのゲートに前記出力トランジスタと前記第１抵抗の接続ノードの電圧が入力されたＰチャネルＭＯＳＦＥＴである第１トランジスタと、
を備えることを特徴とする出力回路。
【請求項２】
前記入力ラインと前記出力トランジスタのゲートの間に、前記第１トランジスタと直列に設けられた第２抵抗をさらに備えることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記第１抵抗は、配線抵抗で構成されることを特徴とする請求項１または２に記載の出力回路。
【請求項４】
前記入力ラインと前記出力トランジスタのゲートの間に、前記第１トランジスタと直列に設けられる第２トランジスタをさらに備えることを特徴とする請求項１から３のいずれかに記載の出力回路。
【請求項５】
前記出力トランジスタに流れる電流が第１しきい値電流を超えるとアサートされる過電流検出信号を生成する過電流検出回路と、
前記過電流検出信号がアサートされると、前記出力トランジスタのゲート電圧を上昇させる過電流抑制回路と、
をさらに備えることを特徴とする請求項１から３のいずれかに記載の出力回路。
【請求項６】
前記入力ラインと前記出力トランジスタのゲートの間に、前記第１トランジスタと直列に設けられ、前記過電流検出信号がアサートされるとオン状態となる第２トランジスタをさらに備えることを特徴とする請求項５に記載の出力回路。
【請求項７】
前記出力トランジスタに流れる電流が第１しきい値電流を超えるとアサートされる過電流検出信号を生成する過電流検出回路と、
前記入力ラインと前記出力トランジスタのゲートの間に、前記第１トランジスタと直列に設けられ、前記過電流検出信号がアサートされるとオン状態となる第２トランジスタと、
をさらに備えることを特徴とする請求項１から３のいずれかに記載の出力回路。
【請求項８】
前記第１しきい値電流は、前記第１トランジスタがターンオンし始める第２しきい値電流より小さいことを特徴とする請求項６または７に記載の出力回路。
【請求項９】
前記第１しきい値電流は、前記第１トランジスタがターンオンし始める第２しきい値電流より大きいことを特徴とする請求項５に記載の出力回路。
【請求項１０】
前記過電流検出回路は、
前記出力トランジスタとゲート、ソースが共通に接続される第３トランジスタと、
前記第３トランジスタのドレインと接地ラインの間に設けられる第３抵抗と、
前記第３抵抗の電圧降下を、前記第１しきい値電流に対応する第１しきい値電圧と比較し、前記過電流検出信号を生成するコンパレータと、
を含むことを特徴とする請求項５から９のいずれかに記載の出力回路。
【請求項１１】
前記第１しきい値電圧は、所定電圧であることを特徴とする請求項１０に記載の出力回路。
【請求項１２】
前記第１しきい値電圧は、前記出力ラインの電圧に応じた電圧であることを特徴とする請求項１０に記載の出力回路。
【請求項１３】
前記過電流抑制回路は、
前記過電流検出信号がゲート／ベースに入力され、ソース／エミッタが接地される第４トランジスタと、
前記第４トランジスタに流れる電流を折り返して前記出力トランジスタのゲートに供給するカレントミラー回路と、
を含むことを特徴とする請求項５または６に記載の出力回路。
【請求項１４】
前記過電流抑制回路は、前記カレントミラー回路と前記第４トランジスタの間に設けられた第４抵抗をさらに含むことを特徴とする請求項１３に記載の出力回路。
【請求項１５】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１４のいずれかに記載の出力回路。
【請求項１６】
請求項１から１５のいずれかに記載の出力回路と、
前記出力回路の前記出力ラインの電圧に応じたフィードバック電圧が基準電圧に近づくように、前記出力回路の前記出力トランジスタのゲート電圧を調節するエラーアンプと、
を備えることを特徴とするリニアレギュレータ。
【請求項１７】
請求項１から１５のいずれかに記載の出力回路を備えることを特徴とするオーディオアンプ。
【請求項１８】
請求項１から１５のいずれかに記載の出力回路を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関し、特にその過電流保護技術に関する。
【背景技術】
【０００２】
負荷に大電流を供給する出力回路には、パワートランジスタである出力トランジスタに流れる電流（出力電流）を監視し、出力電流がしきい値を超えると、出力トランジスタをオフして、あるいはゲートソース間電圧を低下させてチャネルの抵抗を増加させ、電流を制限する過電流保護機能が設けられる。
【０００３】
図１は、本発明者が検討した過電流保護機能を備える出力回路１００ｒの回路図である。出力回路１００ｒは、出力トランジスタ１０２に加えて、過電流検出回路１１０ｒ、過電流抑制回路１２０ｒを備える。出力トランジスタ１０２のゲート電圧ＶＧは主たる制御回路２０２によって制御される。
【０００４】
過電流検出回路１１０は、出力トランジスタ１０２に流れる出力電流ＩＯＵＴを、所定のしきい値電流ＩＴＨ１と比較し、ＩＯＵＴ＞ＩＴＨ１の過電流状態を検出すると、過電流検出信号Ｓ１をアサートする。たとえば過電流検出回路１１０は、出力トランジスタ１０２とゲート、ソースが共通に接続されるトランジスタ１１２を含む。トランジスタ１１２には、出力電流ＩＯＵＴの電流に比例した検出電流ＩＳが流れる。センス抵抗ＲＳは、検出電流ＩＳの経路上に設けられ、出力電流ＩＯＵＴに比例した電圧降下（検出電圧）ＶＳを発生する。コンパレータ１１４は、検出電圧ＶＳをしきい値電流ＩＴＨ１に対応するしきい値電圧ＶＴＨ１と比較し、ＶＳ＞ＶＴＨ１となると、言い換えればＩＯＵＴ＞ＩＴＨ１となると、ハイレベルの過電流検出信号Ｓ１を出力する。
【０００５】
過電流抑制回路１２０ｒは、過電流検出信号Ｓ１がアサートされると、出力トランジスタ１０２のゲートに電流を供給してゲート電圧ＶＧをプルアップし、出力トランジスタ１０２のチャネルの抵抗を増大させる。過電流抑制回路１２０は、過電流検出信号Ｓ１がアサートされるとオンとなるスイッチ１２２と、スイッチ１２２がオンすると、出力トランジスタ１０２のゲートをプルアップするカレントミラー回路１２４と、を備える。
【０００６】
図１の出力回路１００ｒによれば、ＩＯＵＴ＞ＩＴＨ１の過電流状態において、出力トランジスタ１０２のゲート電圧ＶＧを上昇させ、そのチャネルの抵抗を高めて、出力電流ＩＯＵＴを抑制できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−３１５８５２号公報
【特許文献２】特開２００２−３０４２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者は、図１の出力回路１００ｒについて検討した結果、以下の課題を認識するに至った。コンパレータ１１４は有限の応答速度を有し、従ってある検出遅延が生ずる。また過電流抑制回路１２０が、過電流検出信号Ｓ１のアサートを検知してから、出力トランジスタ１０２のゲート電圧ＶＧが上昇するまでにも遅延が生ずる。
【０００９】
ここで、回路の起動直後には、出力トランジスタ１０２から突入電流が流れる場合がある。あるいは、ＯＵＴ端子がショート（たとえば地絡）すると、出力電流ＩＯＵＴが増大する。これらの状況では、出力電流ＩＯＵＴは急峻に変化することから、図１の過電流検出回路１１０および過電流抑制回路１２０による過電流保護では、その応答遅れにより、過電流が流れてしまうという問題がある。
【００１０】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、突入電流や地絡電流などの急峻な電流上昇を抑制可能な出力回路の提供にある。
【課題を解決するための手段】
【００１１】
本発明のある態様は、出力回路に関する。出力回路は、ドレインに出力ラインを介して負荷が接続されるＰチャネルＭＯＳＦＥＴである出力トランジスタと、入力ラインと出力トランジスタのソースの間に設けられた第１抵抗と、入力ラインと出力トランジスタのゲートの間に設けられ、そのゲートに出力トランジスタと第１抵抗の接続ノードの電圧が入力されたＰチャネルＭＯＳＦＥＴである第１トランジスタと、を備える。
【００１２】
出力トランジスタに流れる出力電流が増大すると、第１抵抗の電圧降下が増大し、これにより第１トランジスタのチャネルの抵抗が減少する。その結果、出力トランジスタのゲート電圧が上昇し、ゲートソース間電圧が小さくなってチャネルの抵抗が増大し、出力電流が抑制される。つまり第１トランジスタが、過電流の検出機能と過電流の抑制機能を併せ持つため、それらの機能が個別の回路に割り当てられる回路に比べて応答性を高めることができ、突入電流などの急峻な電流上昇を抑制できる。
また、第１抵抗の抵抗値がばらつきにより増大すると、それにより出力電流が小さくなるが、このとき第１抵抗の電圧降下が減少するため、保護の程度（電流抑制量）が弱まる。反対に第１抵抗の抵抗値がばらつきにより減少すると、それにより出力電流が大きくなるが、第１抵抗の電圧降下が増大するため、保護の程度が強くなる。したがって第１抵抗の抵抗値の変動に対して、高い安定度（ロバスト性）を実現できる。
【００１３】
ある態様において出力回路は、入力ラインと出力トランジスタのゲートの間に、第１トランジスタと直列に設けられた第２抵抗をさらに備えてもよい。
第２抵抗の抵抗値に応じて、電流の抑制量を調節できる。
【００１４】
ある態様において第１抵抗は、配線抵抗で構成されてもよい。
上述のように第１抵抗のばらつきに対する安定性が高いため、配線抵抗を用いることができ、微小抵抗の形成が可能となる。
【００１５】
ある態様の出力回路は、入力ラインと前記出力トランジスタのゲートの間に、第１トランジスタと直列に設けられる第２トランジスタをさらに備えてもよい。
この場合、第２トランジスタのオン／オフに応じて、第１トランジスタによる過電流の抑制を、有効化／無効化できる。
【００１６】
ある態様において出力回路は、出力トランジスタに流れる電流が第１しきい値電流を超えるとアサートされる過電流検出信号を生成する過電流検出回路と、過電流検出信号がアサートされると、出力トランジスタのゲート電圧を上昇させる過電流抑制回路と、をさらに備えてもよい。
第１トランジスタによる過電流の抑制が不十分な場合には、過電流検出回路、過電流抑制回路を追加することで、確実な保護が実現できる。
【００１７】
ある態様において出力回路は、入力ラインと出力トランジスタのゲートの間に、第１トランジスタと直列に設けられ、過電流検出信号がアサートされるとオン状態となる第２トランジスタをさらに備えてもよい。
これにより、通常の過電流保護を過電流抑制回路により行いつつ、突入電流や出力ラインのショート（特に地絡）時において出力電流が第１しきい値電流を超える状態では第２トランジスタによる抑制を行うことができる。
【００１８】
ある態様において出力回路は、出力トランジスタに流れる電流が第１しきい値電流を超えるとアサートされる過電流検出信号を生成する過電流検出回路と、入力ラインと出力トランジスタのゲートの間に、第１トランジスタと直列に設けられ、過電流検出信号がアサートされるとオン状態となる第２トランジスタと、をさらに備えてもよい。
これにより、第１トランジスタによる抑制を、出力電流が第１しきい値電流より高い領域に制限することができる。
【００１９】
第１しきい値電流は、第１トランジスタがターンオンし始める第２しきい値電流より小さくてもよい。これにより、通常の過電流状態を過電流抑制回路により抑制し、それより急峻かつ大電流を第１トランジスタにより抑制することができる。
【００２０】
第１しきい値電流は、第１トランジスタがターンオンし始める第２しきい値電流より大きくてもよい。
【００２１】
過電流検出回路は、出力トランジスタとゲート、ソースが共通に接続される第３トランジスタと、第３トランジスタのドレインと接地ラインの間に設けられる第３抵抗と、第３抵抗の電圧降下を、第１しきい値電流に対応する第１しきい値電圧と比較し、過電流検出信号を生成するコンパレータと、を含んでもよい。
【００２２】
ある態様において第１しきい値電圧は、所定電圧であってもよい。第１しきい値電圧は、入力ラインの電圧を分圧して生成されてもよい。
【００２３】
ある態様において第１しきい値電圧は、出力ラインの出力電圧に応じた電圧であってもよい。第１しきい値電圧は、出力電圧を分圧して生成されてもよい。これにより、フの字特性や垂下特性、逆Ｌ字特性を実現できる。
【００２４】
過電流抑制回路は、過電流検出信号がゲート／ベースに入力され、ソース／エミッタが接地される第４トランジスタと、第４トランジスタに流れる電流を折り返して出力トランジスタのゲートに供給するカレントミラー回路と、を含んでもよい。
【００２５】
過電流抑制回路は、カレントミラー回路と第４トランジスタの間に設けられた第４抵抗をさらに含んでもよい。
第４抵抗の抵抗値に応じて、過電流抑制回路による電流の抑制量を調節できる。
【００２６】
出力回路はひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２７】
本発明の別の態様は、リニアレギュレータに関する。リニアレギュレータは、上述のいずれかの出力回路と、出力回路の出力ラインの電圧に応じたフィードバック電圧が基準電圧に近づくように、出力回路の出力トランジスタのゲート電圧を調節するエラーアンプと、を備えてもよい。
【００２８】
本発明の別の態様は、オーディオアンプ回路に関する。このオーディオアンプ回路は、上述のいずれかの出力回路を備えてもよい。
【００２９】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３０】
本発明のある態様によれば、突入電流や地絡電流などの急峻な電流上昇を抑制できる。
【図面の簡単な説明】
【００３１】
【図１】本発明者が検討した過電流保護機能を備える出力回路の回路図である。
【図２】第１の実施の形態に係る出力回路を備える半導体装置の回路図である。
【図３】図２の半導体装置の起動時の動作波形図である。
【図４】比較技術に係る半導体装置の回路図である。
【図５】第２の実施の形態に係る出力回路を備える半導体装置の回路図である。
【図６】半導体装置を備えるリニアレギュレータの回路図である。
【図７】半導体装置を備えるオーディオ出力回路の回路図である。
【発明を実施するための形態】
【００３２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００３４】
（第１の実施の形態）
図２は、第１の実施の形態に係る出力回路１００を備える半導体装置２００の回路図である。半導体装置２００は、半導体基板に一体集積化された機能ＩＣである。入力端子（ＩＮ）には、外部から直流電圧ＶＩＮが供給される。半導体装置２００は、生成した出力電圧ＶＯＵＴを、出力端子（ＯＵＴ）に接続される負荷（不図示）に供給する。
【００３５】
半導体装置２００は、出力回路１００および制御回路２０２を備える。出力回路１００の出力トランジスタ１０２は、入力ライン２０４および出力ライン２０６の間に設けられる。制御回路２０２は、所望の出力電圧ＶＯＵＴが得られるように、出力トランジスタ１０２のゲート電圧ＶＧを制御する。
【００３６】
出力回路１００は、出力トランジスタ１０２に加えて、第１抵抗Ｒ１、第１トランジスタＭ１および第２抵抗Ｒ２を備える。出力トランジスタ１０２はＰチャネルＭＯＳＦＥＴであり、そのドレインには、出力ライン２０６を介して負荷（不図示）が接続される。第１抵抗Ｒ１は、入力ライン２０４と出力トランジスタ１０２のソースの間に設けられる。第１抵抗Ｒ１の抵抗値をｒと記す。第１トランジスタＭ１はＰチャネルＭＯＳＦＥＴであり、入力ライン２０４と出力トランジスタ１０２のゲートの間に設けられる。第１トランジスタＭ１のゲートには、出力トランジスタ１０２と第１抵抗Ｒ１の接続ノードＮ１の電圧ＶＮ１が入力される。
【００３７】
第２抵抗Ｒ２は、入力ライン２０４と出力トランジスタ１０２のゲートの間に、第１トランジスタＭ１と直列に設けられる。
【００３８】
以上が出力回路１００を備える半導体装置２００の構成である。続いてその動作を説明する。
【００３９】
図３は、図２の半導体装置２００の起動時の動作波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【００４０】
図３には過電流の抑制を行わないときの動作が破線で示され、突入電流の抑制動作が実線で示される。初めに破線を参照して、突入電流の発生を説明する。
【００４１】
ＯＵＴ端子には、大容量のキャパシタが接続される。時刻ｔ０に、ＩＮ端子に入力電圧ＶＩＮが供給され、半導体装置２００が起動し、ＯＵＴ端子の出力電圧ＶＯＵＴが所望の電圧レベルとなるように、ゲート電圧ＶＧが制御される。起動直後、ＯＵＴ端子に接続されるキャパシタの電荷はゼロであり、キャパシタを充電するために大電流の出力電流ＩＯＵＴが流れる。これが突入電流である。
【００４２】
続いて、実線を参照し、突入電流の抑制動作を説明する。
時刻ｔ０に半導体装置２００が起動し、出力電流ＩＯＵＴが急峻に増大する。出力電流ＩＯＵＴが増大すると、第１抵抗Ｒ１の電圧降下ｒ×ＩＯＵＴが大きくなり、したがって第１トランジスタＭ１のゲートソース間電圧ＶＧＳ１が増大する。第１抵抗Ｒ１の電圧降下ｒ×ＩＯＵＴが、第１トランジスタＭ１のゲートソース間しきい値電圧ＶＧＳ（ＴＨ）を超えると、第１トランジスタＭ１がターンオンし、さらに出力電流ＩＯＵＴが増加すると、チャネルの抵抗値が低下していく。
【００４３】
つまり半導体装置２００における過電流保護のしきい値電流ＩＴＨ２は、以下の式（１）で与えられる。
ＩＴＨ２＝ＶＧＳ（ＴＨ）／ｒ      …（１）
【００４４】
チャネルの抵抗値の減少にともない、第２抵抗Ｒ２および第１トランジスタＭ１を介して、出力トランジスタ１０２のゲートに電流が供給され、ゲート電圧ＶＧが一点鎖線のそれよりも高くなる。その結果、出力トランジスタ１０２のゲートソース間電圧ＶＧＳが小さくなり、出力電流ＩＯＵＴの上昇が抑制される。
【００４５】
通常動作状態において、ＯＵＴ端子が地絡した場合にも、同様の動作により過電流が防止される。
【００４６】
以上が半導体装置２００の動作である。出力回路１００では、第１トランジスタＭ１が、過電流の検出機能と過電流の抑制機能を併せ持つため、それらの機能が個別の回路に割り当てられる図１の回路に比べて応答性を高めることができ、起動時の突入電流や出力ショート時の地絡電流など、急峻な電流上昇を抑制できる。
【００４７】
また、第１抵抗Ｒ１の抵抗値ｒがばらつきにより増大すると、それにより出力電流ＩＯＵＴが小さくなるが、このとき第１抵抗Ｒ１の電圧降下ｒ×ＩＯＵＴが減少するため、第１トランジスタＭ１のチャネルの抵抗が大きくなり、ゲート電圧ＶＧの上昇幅が小さなくなり保護の程度（電流抑制量）が弱まる。反対に第１抵抗Ｒ１の抵抗値ｒがばらつきにより減少すると、それにより出力電流ＩＯＵＴが大きくなるが、第１抵抗Ｒ１の電圧降下ｒ×ＩＯＵＴが増大するため、第１トランジスタＭ１のチャネルの抵抗が小さくなり、ゲート電圧ＶＧの上昇幅が大きくなり、保護の程度が強くなる。したがって第１抵抗Ｒ１の抵抗値ｒのばらつき、変動に対して、安定度（ロバスト性）が高くなっている。
【００４８】
第１抵抗Ｒ１の抵抗値ｒのばらつきに対するロバスト性については、図４の比較技術との対比によって明確となる。図４は、比較技術に係る半導体装置２００ｓの回路図である。図４は、比較技術に係る過電流検出回路１１０ｓを備える半導体装置２００ｓの回路図である。過電流検出回路１１０ｓは、抵抗Ｒ１１、電流源ＣＳ１、コンパレータ１１４を備える。電流源ＣＳ１は定電流ＩＣ１を生成し、抵抗Ｒ１１に電圧降下Ｒ×ＩＣ１を発生させる。Ｒは抵抗Ｒ１１の抵抗値である。コンパレータ１１４は、抵抗Ｒ１１と電流源ＣＳ１の接続ノードＮ２の電圧ＶＮ２を、接続ノードＮ１の電圧ＶＮ１と比較し、ＶＮ１＜ＶＮ２のとき過電流検出信号Ｓ１をアサートする。
接続ノードＮ１、Ｎ２それぞれの電圧ＶＮ１、ＶＮ２は、式（２）、（３）で与えられる。
ＶＮ１＝ＶＩＮ−ＩＯＵＴ×ｒ    …（２）
ＶＮ２＝ＶＩＮ−ＩＣ１×Ｒ    …（３）
したがって式（４）のしきい値電流ＩＴＨ１を基準として、過電流抑制回路１２０による過電流抑制が行われる。
ＩＴＨ１＝ＩＣ１×Ｒ／ｒ  …（４）
【００４９】
この比較技術において、第１抵抗Ｒ１の抵抗値がばらつくと、過電流抑制回路１２０による保護の程度は一定のまま、しきい値電流ＩＴＨ１が変動し、したがって、第１抵抗Ｒ１の抵抗値ｒのばらつきや変動が回路動作に大きく影響を及ぼす。これに対して実施の形態に係る出力回路１００では、第１抵抗Ｒ１の抵抗値に応じて、式（１）のしきい値電流ＩＴＨ２が変動するが、それにともなって過電流抑制の程度も変化するため、ロバスト性を高めることができている。
【００５０】
上述のように、第１抵抗Ｒ１のばらつきに対するロバスト性が高いため、第１抵抗Ｒ１を、配線抵抗で構成することができる。配線抵抗は、アルミ配線、銅配線、ボンディングワイヤ、ビアホール（スルーホール）などを利用して形成できる。第１抵抗Ｒ１は、出力電流ＩＯＵＴとの積により熱損失を発生させるところ、配線抵抗とすることで第１抵抗Ｒ１の抵抗値を数百ｍΩ〜数Ωと微小値にすることができ、回路の損失を低減できる。
【００５１】
入力ライン２０４と出力トランジスタ１０２のゲートの間に、第１トランジスタＭ１と直列に設けられた第２抵抗Ｒ２を設けることで、その抵抗値に応じて、電流の抑制量を調節できる。すなわち第２抵抗Ｒ２の抵抗値を高くすれば、過電流状態において、第２抵抗Ｒ２および第１トランジスタＭ１を介して出力トランジスタ１０２のゲートに供給される電流量を減らすことができ、したがって抑制効果は小さくなる。反対に第２抵抗Ｒ２の抵抗値を低くすれば、過電流状態において、第２抵抗Ｒ２および第１トランジスタＭ１を介して出力トランジスタ１０２のゲートに供給される電流量を増やすことができ、したがって抑制効果を高めることができる。
【００５２】
（第２の実施の形態）
図５は、第２の実施の形態に係る出力回路１００ａを備える半導体装置２００ａの回路図である。半導体装置２００ａは、出力トランジスタ１０２、図示しない制御回路に加えて、過電流検出抑制回路１３０、過電流検出回路１１０、過電流抑制回路１２０を備える。
【００５３】
過電流検出抑制回路１３０は、第１抵抗Ｒ１、第１トランジスタＭ１、第２抵抗Ｒ２を含む。その構成、動作は、第１の実施の形態で説明した通りである。過電流検出抑制回路１３０は、第１トランジスタＭ１と直列に設けられた第２トランジスタＭ２をさらに含む。第２トランジスタＭ２は、過電流検出抑制回路１３０のオン（イネーブル）、オフ（ディセーブル）を切り替えるために設けられる。第２トランジスタＭ２がオフの状態では、接続ノードＮ１の電圧ＶＮ１にかかわらず、過電流検出抑制回路１３０による抑制動作は発生しない。
【００５４】
過電流検出回路１１０は、出力トランジスタ１０２に流れる出力電流ＩＯＵＴが第１しきい値電流ＩＴＨ１を超えると、過電流検出信号Ｓ１をアサート（たとえばハイレベル）する。過電流抑制回路１２０は、過電流検出信号Ｓ１がアサートされると、出力トランジスタ１０２のゲート電圧ＶＧを上昇させる。
【００５５】
過電流検出回路１１０における第１しきい値電流ＩＴＨ１は、第１トランジスタＭ１がターンオンし始める第２しきい値電流ＩＴＨ２より小さく設定される。
【００５６】
第１トランジスタＭ１による過電流の抑制が不十分な場合に、過電流検出回路１１０、過電流抑制回路１２０を追加することで、確実な保護が実現できる。特に、図２の出力回路１００においては、第１抵抗Ｒ１の抵抗値ｒが、出力トランジスタ１０２の１／ｇｍ（ｇｍはトランスコンダクタンス）と出力負荷抵抗ＲＬＯＡＤの合成抵抗値より小さい場合に、電流抑制の効果が薄れる。このような図５の構成は、アプリケーションに好適である。
【００５７】
第２トランジスタＭ２のゲートには、過電流検出信号Ｓ１の反転信号を入力してもよい。これにより、過電流検出信号Ｓ１がアサートされる状態において、第２トランジスタＭ２がオンとなり、過電流検出抑制回路１３０による抑制動作が有効となる。
【００５８】
つまり通常の過電流保護を過電流抑制回路１２０により行いつつ、突入電流や出力ラインのショート（特に地絡）時において出力電流ＩＯＵＴが第１しきい値電流ＩＴＨ１より大きな第２しきい値電流ＩＴＨ２を超える状態では第１トランジスタＭ１による抑制を行うことができる。
【００５９】
過電流検出回路１１０は、第３トランジスタＭ３、第３抵抗Ｒ３、コンパレータ１１４および抵抗Ｒ２１、Ｒ２２を含む。第３トランジスタＭ３は出力トランジスタ１０２と同型のＰチャネルＭＯＳＦＥＴであり、出力トランジスタ１０２とゲート、ソースが共通に接続される。第３抵抗Ｒ３は、第３トランジスタＭ３のドレインと接地ライン２０８の間に設けられる。
【００６０】
コンパレータ１１４は、第３抵抗Ｒ３の電圧降下を、第１しきい値電流ＩＴＨ１に対応する第１しきい値電圧ＶＴＨ１と比較し、過電流検出信号Ｓ１を生成する。抵抗Ｒ２１、Ｒ２２は、入力ライン２０４の電圧ＶＩＮを分圧し、しきい値電圧ＶＴＨ１を生成する。
【００６１】
過電流抑制回路１２０は、第４トランジスタＭ４、第４抵抗Ｒ４、カレントミラー回路１２４を含む。
【００６２】
第４トランジスタＭ４はＮチャネルＭＯＳＦＥＴ（あるいはＮＰＮ型バイポーラトランジスタ）であり、過電流検出信号Ｓ１がゲート／ベースに入力され、ソース／エミッタが接地される。カレントミラー回路１２４は、第４トランジスタＭ４に流れる電流を折り返して出力トランジスタ１０２のゲートに供給する。第４抵抗Ｒ４は、過電流抑制回路１２０の入力と第４トランジスタＭ４の間に設けられる。
【００６３】
過電流検出信号Ｓ１がアサートされると、第４トランジスタＭ４がオンする。カレントミラー回路１２４はこのときに第４抵抗Ｒ４および第４トランジスタＭ４に流れる電流に比例した電流を、出力トランジスタ１０２のゲートに供給し、出力トランジスタ１０２のゲート電圧ＶＧをプルアップする。プルアップ量は、第４抵抗Ｒ４の抵抗値に応じて設定することができる。
【００６４】
続いて、半導体装置２００の用途を説明する。
１．  リニアレギュレータ
図６は、半導体装置２００ｂを備えるリニアレギュレータ３００の回路図である。ＯＵＴ端子には出力キャパシタＣ３１が接続される。リニアレギュレータの出力電圧ＶＯＵＴは、抵抗Ｒ３１，Ｒ３２によって分圧され、フィードバック（ＦＢ）端子に入力される。制御回路２０２ｂは、エラーアンプ２１０を含む。エラーアンプ２１０は、基準電圧ＶＲＥＦと出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを受け、それらの誤差がゼロに近づくように、出力トランジスタ１０２のゲート電圧ＶＧを調節する。
【００６５】
なお、出力回路１００の構成は、図２と同様である。あるいは図５の出力回路１００ａと組み合わせてもよい。図６のリニアレギュレータ３００によれば、起動時の出力キャパシタＣ３１への突入電流を抑制し、および／または、ＯＵＴ端子の地絡時の過電流を抑制できる。
【００６６】
２．  オーディオアンプ回路
図７は、半導体装置２００ｃを備えるオーディオ出力回路の回路図である。半導体装置２００ｃは、オーディオアンプ回路であり、外付けのフィルタ４０２およびスピーカやヘッドホンなどの電気音響変換素子４０４とともにオーディオ出力回路４００を形成する。出力回路１００ｃは、オーディオアンプ回路のプッシュプル形式の出力段である。出力回路１００ｃは、図２の出力回路１００あるいは図５の出力回路１００ａに加えて、ローサイド側の出力トランジスタ１０４を備える。制御回路２０２は、アナログオーディオ信号Ｓ２を受け、ＯＵＴ端子に、アナログオーディオ信号Ｓ２に応じた電圧ＶＯＵＴが発生するように、出力トランジスタ１０２および１０４それぞれのゲート電圧ＶＧＨ、ＶＧＬを制御する。オーディオアンプ回路は、Ａ級やＡＢ級のリニアアンプであってもよいし、Ｄ級アンプ（スイッチングアンプ）であってもよい。
【００６７】
図７のオーディオアンプ回路２００ｃによれば、起動時のフィルタのキャパシタＣ４１への突入電流を抑制し、および／または、ＯＵＴ端子の地絡時の過電流を抑制できる。
【００６８】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６９】
（第１変形例）
図５のように、過電流検出抑制回路１３０と過電流検出回路１１０を併用する構成において、第１しきい値電流ＩＴＨ１は、第１トランジスタＭ１がターンオンし始める第２しきい値電流ＩＴＨ２より大きくてもよい。この場合、第２トランジスタＭ２は省略してもよい。
【００７０】
（第２変形例）
図５において、第１しきい値電圧ＶＴＨ１は、出力ライン２０６の電圧ＶＯＵＴに応じた可変電圧としてよく、たとえば出力電圧ＶＯＵＴを分圧して生成してもよい。これにより、フの字特性や垂下特性の過電流保護を実現できる。
【００７１】
（第３変形例）
半導体装置２００の用途は、リニアレギュレータやオーディオアンプには限定されない。たとえば半導体装置２００は、モータドライバや、スイッチングレギュレータの制御回路など、パワートランジスタを出力段に有するさまざまな用途に適用可能である。
【００７２】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７３】
１００…出力回路、１０２，１０４…出力トランジスタ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、１１０…過電流検出回路、１１２…トランジスタ、１１４…コンパレータ、ＲＳ…センス抵抗、１２０…過電流抑制回路、１２２…スイッチ、１２４…カレントミラー回路、１３０…過電流検出抑制回路、Ｓ１…過電流検出信号、２００…半導体装置、２０２…制御回路、２０４…入力ライン、２０６…出力ライン、２０８…接地ライン、２１０…エラーアンプ、３００…リニアレギュレータ、４００…オーディオ出力回路、４０２…フィルタ、４０４…電気音響変換素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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