(57)【要約】【課題】トランジスタ構造とダイオード構造とが同一の半導体基板に形成された逆導通性パワーデバイスを駆動するときに、損失を改善できるようにした駆動制御装置を提供する。【解決手段】電流検出部２５は、半導体素子１Ｂの通電電流に応じて検出される検出値についてタイミングを互いにずらして第１検出値及び第２検出値とする。勾配算出部２６は、電流検出部２５により取得される第１検出値及び第２検出値の差を算出し勾配を算出する。閾値生成部２７は、勾配算出部２６の算出結果の低下に応じて極性判定用のしきい値を検出値の時間変化方向に向けて変化させるように生成する。そして、極性判定部２８は、閾値生成部２７による生成しきい値と検出値とを比較し極性判定し、駆動部２９は、極性判定部２８の極性判定結果に応じて半導体素子１Ｂにゲート駆動電圧を遮断／印加する。【選択図】図１
2016067092.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ構造とダイオード構造とが同一の半導体基板に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極とされ制御端子を備えた逆導通性パワーデバイスを駆動制御し負荷に通電制御する駆動部（２９、２９Ａ，２９Ｂ）と、
前記逆導通性パワーデバイスの通電電流または前記負荷の電流に応じて検出される検出値について互いに異なるタイミングで第１検出値及び第２検出値として取得する取得部（２５）と、
前記取得部により取得される第１検出値及び第２検出値の差を算出し勾配を算出する勾配算出部（２６）と、
前記勾配算出部の算出結果の低下に応じて、極性判定用のしきい値を、不感帯を狭める方向に変化させるように生成する閾値生成部（２７）と、
前記閾値生成部による生成しきい値と前記検出値とを比較し極性判定する極性判定部（２８）と、を備え、
前記駆動部は、前記極性判定部の極性判定結果に応じて前記逆導電性パワーデバイスの制御端子にゲート駆動電圧を遮断／印加することを特徴とする駆動制御装置。
【請求項２】
前記取得部は、
前記検出値を第１タイミングでサンプリングする第１サンプルホールド部（４０）と、前記第１サンプルホールド部の出力を前記第１タイミングよりも後の第２タイミングでサンプリングして前記第２検出値とする第２サンプルホールド部（４１）と、を備え、
前記第１サンプルホールド部は、前記第１タイミングよりも後の第３タイミングで前記検出値をサンプリングして前記第１検出値とすることを特徴とする請求項１記載の駆動制御装置。
【請求項３】
前記取得部は、
前記検出値を第１タイミングでサンプリングして前記第１検出値とする第１サンプルホールド部（４０）と、前記検出値を前記第１タイミングとは異なる第２タイミングでサンプリングして前記第２検出値とする第２サンプルホールド部（４１）と、を備えることを特徴とする請求項１記載の駆動制御装置。
【請求項４】
オン指令信号を受け付けてから１制御期間中の間、前記勾配算出部により算出される勾配の最大値を保持する最大値保持部（３４）を備えることを特徴とする請求項１〜３の何れか１項に記載の駆動制御装置。
【請求項５】
前記最大値保持部は、オフ指令信号を受け付けると保持された最大値をリセットすることを特徴とする請求項４記載の駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型のトランジスタ構造とダイオード構造とが形成された半導体素子の駆動制御装置に関する。
【背景技術】
【０００２】
絶縁ゲート型のトランジスタ素子とダイオード素子とが同一の半導体基板に形成され、トランジスタ素子の通電電極（例えばコレクタ、エミッタ）とダイオード素子の通電電極（例えばカソード、アノード）とが共通の電極とされた半導体素子がある。この半導体素子は、ダイオード素子に電流が流れている状態でゲート駆動電圧が印加されると、チャネルが形成されてホールの注入が抑制されるので、導通損失が増大するという特性を有している。
【０００３】
そこで、オン指令信号が与えられている期間、トランジスタ素子のセンス素子に流れる電流としきい値とを比較してダイオード素子に電流が流れているか否かを判定し、電流が流れているときにはゲート駆動電圧を遮断し、流れていないときにはゲート駆動電圧を印加する駆動制御を実行することが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１１８６４２号公報
【特許文献２】特開２００９−１７０６７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
駆動電圧の遮断制御は、ダイオード素子に電流が流れているときに行うことが望ましい。しかし、トランジスタ素子及びダイオード素子が同一の半導体基板に形成されているときには、ダイオード素子の順方向に電流が流れているか正確に極性判定することは困難性を要する。これは、例えばフィードバック制御を行うときのフィードバック回路の遅延誤差、フィードバック検出誤差、半導体素子構造のばらつきに起因した精度誤差などが存在するためである。
【０００６】
このような場合、極性判定に用いるしきい値についてマージンを見込んで設定すると良いが、しきい値にマージンを大きく見込んでしまうと、ダイオード構造の順方向に電流が流れているにもかかわらず駆動電圧を遮断できない不感帯が増加してしまう。特に、パワーデバイスに流れる電流変化（ｄｉ／ｄｔ）は電源電圧又は負荷等に応じて変化し、従来、電源電圧又は負荷等の変動に応じて電流変化が最も大きくなる場合に対応した不感帯を設定しており、極性判定用のしきい値を一定値としている。
【０００７】
本発明の目的は、トランジスタ構造とダイオード構造とが同一の半導体基板に形成された逆導通性パワーデバイスを駆動するときに、損失を低減できるようにした駆動制御装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載した駆動制御装置は、ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成され、トランジスタ構造の通電電極とダイオード構造の通電電極とが共通の電極とされた逆導通性パワーデバイスの駆動制御を行い負荷に通電制御する駆動部を備える。
【０００９】
取得部は、逆導通性パワーデバイスの通電電流または負荷の電流に応じて検出される検出値についてタイミングを互いにずらして第１検出値及び第２検出値として取得する。勾配算出部は、取得部により取得される第１検出値及び第２検出値の差を算出し勾配を算出し、閾値生成部は、勾配算出部の算出結果の低下に応じて、極性判定用のしきい値を不感帯が狭くなる方向に変化させるように生成する。
【００１０】
そして、極性判定部は、閾値生成部による生成しきい値と検出値とを比較し極性判定し、駆動部は、極性判定部の極性判定結果に応じて逆導通性パワーデバイスの制御端子に駆動電圧を遮断／印加する。このため、閾値生成部は、検出値の勾配が低下すれば極性判定用のしきい値を不感帯が狭くなる方向に変化させながら生成できる。この結果、駆動部が、極性判定部の極性判定結果に応じて逆導通性パワーデバイスの制御端子に駆動電圧を遮断／印加すれば、例えば通常の駆動電圧を印加するまでの時間を遅らせることができ、駆動電圧を遮断する時間範囲を広げることができる。したがって、従来のように電源電圧又は負荷の変動に応じて電流変化が最も大きくなる場合に対応した不感帯を設定する必要がなくなり、不感帯領域を実質的に狭くすることができ損失を低減できる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態における駆動制御装置を概略的に示す電気的構成図
【図２】半導体素子の内部構成を概略的に示す等価回路図
【図３】半導体素子の内部構造を模式的に示す構造断面図
【図４】ダイオード構造のＶ−Ｉ特性と導通損失の説明図
【図５】一周期内におけるダイオード電流とＩＧＢＴ電流の関係を示す説明図
【図６】駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート
【図７】負荷の構成例を示す回路構成図
【図８】第２実施形態における駆動制御装置を概略的に示す電気的構成図
【図９】駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート（その１）
【図１０】駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート（その２）
【図１１】第３実施形態における駆動制御装置を概略的に示す電気的構成図
【図１２】駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート（その１）
【図１３】駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート（その２）
【図１４】第４実施形態における駆動制御装置を概略的に示す電気的構成図
【図１５】第５実施形態における駆動制御装置を概略的に示す電気的構成図
【図１６】駆動信号とセンス電圧と駆動電圧との関係を概略的に示すタイミングチャート
【発明を実施するための形態】
【００１２】
以下の説明では、各実施形態で説明した構成と同一又は類似機能を備えた構成について、同一符号又は類似符号を付して必要に応じて説明を省略する。
（第１実施形態）
以下、本発明の第１実施形態について図１〜図７を参照しながら説明する。図１に示す駆動制御システムは、モータ等の誘導性負荷を駆動するものであり電力変換装置などとして用いられる。半導体素子１Ａ、１Ｂは、それぞれ、逆導通性パワーデバイスとして構成され、これらの半導体素子１Ａ、１Ｂは高電位側の直流電源線２と低電位側の直流電源線３との間に出力端子Ｎｔを挟んで直列に配されたハーフブリッジ回路４を構成している。
【００１３】
半導体素子１Ａ、１Ｂは互いに同一構造を有しており、例えば絶縁ゲート型のトランジスタ構造５とダイオード構造６とが同一の半導体基板に形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。トランジスタ構造５の通電電極（コレクタ、エミッタ）とダイオード構造６の通電電極（カソード、アノード）は共通の電極とされている。
【００１４】
このメイン素子に加え、半導体基板には、図２に示すようにメイン素子に流れる電流に比例した微小な電流を流すトランジスタ構造５ｓとダイオード構造６ｓとからなるセンス素子が形成されている。図１ではメイン素子とセンス素子を簡易的に表している。半導体素子１Ａ、１Ｂのセンス端子Ｓ１、Ｓ２間には、それぞれセンス抵抗７Ａ、７Ｂが接続されている。
【００１５】
半導体素子１Ａ、１Ｂの一例として、図３に縦型構造のＲＣ−ＩＧＢＴを示す。本実施形態のＲＣ−ＩＧＢＴは、トランジスタ構造５とダイオード構造６とが同一の半導体基板８に設けられている。半導体基板８は、ｎ−型のシリコン基板により構成されている。
【００１６】
半導体基板８の上面側表層部には、ｐ型のベース層９が形成されている。ベース層９には、ベース層９を貫通して半導体基板８に達する深さを持つ複数のトレンチが形成されている。トレンチ内にはポリシリコンが埋め込まれており、これによりトレンチ構造を持つゲート電極１０が形成されている。各ゲート電極１０には、共通のゲート配線１１を通してゲート駆動電圧が入力される。ゲート電極１０は、ベース層９の表層部に沿う一方向に等間隔でストライプ状に設けられている。これにより、ベース層９は、上記一方向に沿って互いに電気的に分離した複数の第１領域１２と複数の第２領域１３とに区画される。これら第１領域１２と第２領域１３は交互に配設されており、第２領域１３の幅は第１領域１２の幅よりも広くなっている。
【００１７】
第１領域１２の表層部には、ゲート電極１０に隣接してｎ＋型のエミッタ領域１４が形成されている。第１領域１２の上にはエミッタ電極１５が形成されている。エミッタ電極１５は、第１領域１２のベース層９とエミッタ領域１４とに接続されている。第１領域１２は、トランジスタ構造５のチャネル領域として動作するとともに、ダイオード構造６のアノード領域として動作する。すなわち、第１領域１２に対するエミッタ電極１５は、トランジスタ構造５のエミッタ電極およびダイオード構造６のアノード電極となる。
【００１８】
コレクタ領域１６（後述）の上方に設けられた第２領域１３ａは、何れの電極にも接続されていない。カソード領域１７（後述）の上方に設けられた第２領域１３ｂは、エミッタ電極１５と接続されている。これにより、第２領域１３のうちカソード領域１７の上方に設けられた第２領域１３ｂだけが、ダイオード構造６のアノード領域として動作する。すなわち、エミッタ電極１５は、第２領域１３ｂにおいてダイオード素子６のアノード電極となる。
【００１９】
半導体基板８の下面側表層部には、第２領域１３ａが形成される範囲（破線の左側）に対応してｐ＋型のコレクタ領域１６が形成され、第２領域１３ｂが形成される範囲（破線の右側）に対応してｎ＋型のカソード領域１７が形成されている。コレクタ領域１６とカソード領域１７は、コレクタ電極１８と接続されている。すなわち、ダイオード構造６のカソード電極は、トランジスタ構造５のコレクタ電極１８と共通になっている。半導体基板８とコレクタ領域１６およびカソード領域１７との間には、ｎ型のフィールドストップ層１９が形成されている。
【００２０】
図１に示す駆動制御システムにおいて、マイクロコンピュータ（マイコン）２１は、ハーフブリッジ回路４のハイサイドとローサイドの駆動信号ＦＨ、ＦＬを生成するＰＷＭ信号生成部２２を備えている。駆動信号ＦＨ、ＦＬは、ともにアクティブレベルが「Ｈ」となるが、ハイサイドとローサイドのアクティブレベル間に両サイド共にノンアクティブレベル（Ｌレベル：オフ指令レベル）となる一定幅のデッドタイムを有している。駆動信号ＦＨ、ＦＬは、それぞれフォトカプラ２３Ａ、２３Ｂを介して駆動ＩＣ２４Ａ、２４Ｂに入力される。
【００２１】
駆動ＩＣ２４Ａ、２４Ｂは、それぞれ、取得部としての電流検出部２５、勾配算出部２６、閾値生成部２７、極性判定部２８、及び、駆動部２９を備える。これらの駆動ＩＣ２４Ａ、２４Ｂはほぼ同一構成であり、異なるところは、ローサイド側の駆動ＩＣ２４Ｂがグランド３の電位を基準として動作するのに対し、ハイサイド側の駆動ＩＣ２４Ａが負荷の接続ノードＮｔの電位を基準として動作するところである。このため、以下では、駆動ＩＣ２４Ｂの構成及び結線関係を説明し、駆動ＩＣ２４Ａの構成及び結線関係については説明を省略する。
【００２２】
駆動ＩＣ２４Ｂ内の電流検出部２５は、センス抵抗７Ｂに流れる電流値を互いに異なるタイミングＴ１、Ｔ２において第１検出値Ｉ１及び第２検出値Ｉ２として取得する取得部として動作する。勾配算出部２６は、電流検出部２５による第１検出値Ｉ１及び第２検出値Ｉ２の差を算出し勾配を算出する。閾値生成部２７は、勾配算出部２６の算出結果の低下に応じて極性判定用のしきい値を第１検出値Ｉ１及び第２検出値Ｉ２の時間変化方向に向けて変化させるように生成する。極性判定部２８は、この閾値生成部２７による生成しきい値と検出値とを比較し、ダイオード構造６に電流が流れているか否かについて極性判定する。駆動部２９は、この極性判定部２８の極性判定結果に応じて半導体素子１ＢのゲートＧに駆動電圧を遮断又は印加する。駆動制御装置３０Ｂは駆動ＩＣ２４Ｂとセンス抵抗７Ｂを接続して構成されている。なお、駆動ＩＣ２４Ａの構成は駆動ＩＣ２４Ｂと同一であるためその説明を省略するが、駆動制御装置３０Ａは駆動ＩＣ２４Ａとセンス抵抗７Ａを接続して構成される。
【００２３】
次に、主としてローサイド側の駆動制御装置２４Ｂの作用について説明する。なお、ローサイド側の駆動制御装置３０Ｂの作用説明をするが、ハイサイド側の駆動制御装置３０Ａの作用もほぼ同様となる。半導体素子１Ａ、１Ｂは、ダイオード構造６に電流が流れている状態で通常のゲート駆動電圧ＶGH、ＶGLが印加されると、第１領域１２にチャネルが形成されてホールの注入が抑制される。このため、図４（ａ）に示すように、順方向電流が流れているダイオード構造６の順方向電圧ＶｆがΔＶｆだけ高くなり、ダイオード構造６の導通損失（Ｖｆ×Ｉｆ）が増大する。そこで、通常ダイオード構造６に電流が流れているか否かを推定し、ダイオード構造６に電流が流れていると推定したときには、通常のゲート駆動電圧ＶGH、ＶGLを遮断するという所謂Ｖｆ制御と称される制御を行うと良い。
【００２４】
図５には、例えば半導体素子１Ｂの正弦波通電の一周期期間中の通電電流を概略的に示す。この図５に示す正の向きの電流は、エミッタ電極１５からコレクタ電極１８に向けてダイオード構造６に流れる電流量を示している。
【００２５】
図５中に示す期間では、前半の半周期の「ダイオード電流」期間中には、ダイオード構造６から概ね出力端子Ｎｔを通じて負荷の向きに電流が流れることになり、図５中の後半の半周期の「ＩＧＢＴ電流」期間中には、駆動信号ＦＬがアクティブレベル「Ｈ」となるときにトランジスタ構造５を通じて電流が流れる。これらの半導体素子１Ｂに流れる電流は、この一周期の期間中を通して、負荷の通電電流の変化が妨げられるように正弦波パルス状に変化する。
【００２６】
前述したＶｆ制御は、駆動信号ＦＬがアクティブレベル「Ｈ」となる期間中にダイオード構造６に電流が流れているか否かを高精度に判定して行うと良い。理想的には、ダイオード構造６に流れる電流が０Ａを超えていれば、半導体素子１Ｂに印加する通常の駆動電圧ＶGLを遮断した電圧を半導体素子１ＢのゲートＧに出力し、それ以外のときに通常の駆動電圧を半導体素子１ＢのゲートＧに出力すると良い。
【００２７】
図５中の半導体素子１Ｂの電流を参照して説明すれば、正弦波パルス状に変化する一周期の電流変化のうち、ダイオード構造６に流れる電流の絶対値が所定電流より大きい段階のときには、駆動電圧ＶGLを遮断するＶｆ制御を行うことは容易である。また、トランジスタ構造５の電流の絶対値が所定電流より大きい段階のときにも、通常の駆動電圧ＶGLを出力制御することは容易となる。
【００２８】
これらの期間中における半導体素子１Ｂ中の電流変化は、正弦波パルス状に変化する一周期変化のうちで振幅が大きく変化する期間であるため、半導体素子１Ｂの中のダイオード構造６に電流が主に流れているか否かを判断することが容易であるためである。通常のＶｆ制御では、センス抵抗７Ｂに流れる電流値を極性判定用のしきい値と比較することにより、通常のゲート駆動電圧ＶGLの印加／遮断を設定している。
【００２９】
従来、電流検出及びこの検出結果に基づいてフィードバック制御するためのフィードバック遅延時間などの要因から、制御遅延時間を考慮したマージンを設けなければならない。この極性判定用のしきい値は、センス抵抗７Ｂに流れる電流の変化度の最大値を想定し、この最大値に依存した静的な一定値に設定することが多い。このとき、図５中の一周期の変化のうちで、例えば電源電圧を低く制御するとき、負荷のインダクタンスが大きいとき、などの条件のときに、例えば電流の変化量が小さい場合には、ダイオード素子６に電流が流れていることが保証できるため所謂Ｖｆ制御を行うことが望まれる。しかし、前記したように、極性判定用のしきい値が電流の変化度の最大値に依存した静的な一定値に設定されていると、所謂Ｖｆ制御を行わず、そのまま通常のゲート駆動電圧ＶGLを半導体素子１ＢのゲートＧに出力してしまう場合もある。この結果、導通損失の増大を招いてしまう。
【００３０】
通常のゲート駆動電圧ＶGLを半導体素子１ＢのゲートＧに出力してしまうと、図４（ｂ）にＶｃｅ-Ｉｃ特性を示すように、通常のゲート駆動電圧ＶGLを印加したときの導通損失特性が悪化する（図４（ｂ）に示す制御不感帯領域Ｒ０の実線特性Ｐ０参照）。この制御不感帯領域Ｒ０では、第１領域１２にチャネルが形成されることで、ホール注入が抑制され、導通損失が悪化してしまう。
【００３１】
そこで、本実施形態では、このようなことを考慮し、特に入力される駆動信号ＦＬが「Ｈ」となる期間中には、勾配算出部２６が半導体素子１Ｂのダイオード構造６に流れる電流変化の勾配を算出し、閾値生成部２７がこの算出された勾配に応じて極性判定用のしきい値を生成し、極性判定部２８がこのしきい値を用いて極性判定し、駆動部２９がこの極性判定結果に応じて半導体素子１Ｂを駆動することで導通損失の低減を図る。駆動部２９が、このようにして極性判定結果に応じて半導体素子１Ｂを駆動すると、例えば、電源電圧が負荷に応じて低くなってしまうとき、負荷のインダクタンスが大きいとき、には、ダイオード構造６に流れる電流の勾配ｄｉ／ｄｔが比較的低くなり、この動作領域においては制御不感帯領域Ｒを狭くでき導通損失を改善できるようになる（図４（ｂ）に示す制御不感帯領域Ｒの実線特性Ｐ参照）。
【００３２】
以下、図６を参照して詳細動作を説明する。図６に記載した期間Ｔ０〜Ｔ８は、図５中の効果が生じるある期間中の制御処理、及び、各ノードの信号波形の変化を拡大して示す。図６に示す相電流は、例えば自動車用モータなどに流れる負荷の電流を示しており、この図６に示す期間中においては、駆動信号ＦＬがアクティブレベル「Ｈ」であるときに下がり続けることになり、デッドタイム期間Ｔ１を経て、駆動信号ＦＨがアクティブレベル「Ｈ」になると、駆動部２９が半導体素子１Ａにオン駆動電圧を印加し、ハイサイドの半導体素子１Ａを通じて電源から負荷に電流が供給されるため相電流は上昇する。また、ハイサイドの半導体素子１Ａがオフになると、相電流は下がり続ける。なお、この図６中において、期間Ｔ５は、インバータの出力がないという所謂ゼロベクトル区間の相電流を示すもので、この場合、負荷が例えば３相モータ２００（例えば図７参照）であった場合には、例えばローサイド側の半導体素子１Ｂがすべてオン制御されており、ハイサイド側の半導体素子１Ａがすべてオフ制御されている間の期間、または、その逆（ローサイドが全てオフ、ハイサイドが全てオン）となる期間を示している。
【００３３】
この図６に示すように、ローサイド側では半導体素子１Ｂのダイオード構造６に電流が大きく流れている期間中、センス電圧ＶSLがしきい値電圧ＶｔＡ以上であると判定したときには、例えば駆動信号ＦＬがアクティブレベル「Ｈ」であったとしても、通常のゲート駆動電圧ＶGLを遮断しオフ駆動電圧となる０Ｖを出力する（図６のＴ０）。
【００３４】
この間、電流検出部２５は、第１タイミングにおいてセンス電圧ＶSLによる第１検出値Ｉ１を取得し、第１タイミングより遅い第２タイミングにおいてセンス電圧ＶSLによる第２検出値Ｉ２を取得する。そして、勾配算出部２６は、これらの第１検出値Ｉ１と第２検出値Ｉ２の減算値を算出する。これにより、図６に示す勾配ｄｉ／ｄｔを算出でき、この勾配ｄｉ／ｄｔは、センス電圧ＶSLの低下度、ひいてはダイオード構造６に流れる電流の低下度に依存する値となる。したがって、図６に示すように期間Ｔ０→期間Ｔ３〜Ｔ４→期間Ｔ６〜Ｔ８の時間経過に伴い、この低下度が少なくなると、勾配ｄｉ／ｄｔも低くなる。例えば、図６の期間Ｔ０及びＴ１中の値をｄＩＡ、期間Ｔ３及びＴ４中の値をｄＩＢ、期間Ｔ６及びＴ７中の値をｄＩＣとすれば、ｄＩＡ＞ｄＩＢ＞ｄＩＣの関係がある。
【００３５】
閾値生成部２７は、勾配算出部２６の算出勾配ｄｉ／ｄｔにより極性判定用のしきい値を生成し、極性判定部２８に出力する。図６のセンス電圧ＶSLの変化には、この勾配ｄｉ／ｄｔの値ｄＩＡ（期間Ｔ０及びＴ１）、ｄＩＢ（期間Ｔ３及びＴ４）、ｄＩＣ（期間Ｔ６〜Ｔ８）に対応する極性判定用のしきい値ＶｔＡ、ＶｔＢ、ＶｔＣも破線により示している。
【００３６】
極性判定部２８は、このしきい値ＶｔＡ、ＶｔＢ、ＶｔＣとセンス電圧ＶSLとを比較し、センス電圧ＶSLがこれらのしきい値に達して下回るまで、通常の駆動電圧ＶGLを遮断し、駆動信号ＦＬがアクティブレベル「Ｈ」である最中にセンス電圧ＶSLがこれらのしきい値ＶｔＣを下回るときに通常の駆動電圧ＶGLを出力する（図６の期間Ｔ７）。
【００３７】
前述したように、従来、フィードバック制御するためのフィードバック遅延時間などを要するため、ある程度の制御遅延時間を考慮したマージンを設けなければならない。このため、従来の極性判定用のしきい値は、センス抵抗７Ｂに流れる電流の変化度の最大値を想定し、この最大値に依存した静的な一定値（図６中に示すセンス電圧ＶSLのしきい値Ｖｔ参照）に設定していた。この結果、例えば電流の変化勾配が低い動作モードにおいては、ダイオード構造６に電流が流れているにも関わらず、通常のゲート駆動電圧ＶGLを出力してしまう虞があった（図６のタイミングｔ４ａ〜Ｔ６の期間Ｔａの破線参照）。
【００３８】
しかし、本実施形態の構成を採用すると、センス電圧ＶSLのしきい値ＶｔＡ、ＶｔＢ、ＶｔＣが徐々に低くなるため、これに伴い、極性判定用の閾値電圧も徐々に低くなり、ゲート駆動電圧ＶGLを出力するタイミングを遅くすることができる。この結果、従来に比較して、期間Ｔａのゲート駆動電圧ＶGLの遮断を継続することができ、導通損失を低減できる。なお、低トルク運転時には電源電圧を小さくして動作させるが、このような場合、電流勾配ｄｉ／ｄｔの小変化が継続しやすくなり、極性判定用のしきい値を低く設定できる。このような場合に最も効果が上がる。
【００３９】
本実施形態によれば、電源電圧が低くなるとき、及び／又は、負荷インダクタンスが大きいときには、検出値Ｉ１、Ｉ２の勾配ｄｉ／ｄｔが低下するため、閾値生成部２７は極性判定用のしきい値ＶｔＡ、ＶｔＢ、ＶｔＣを順次低下させて生成することができる。これにより、センス電圧ＶSLによる検出値が、極性判定用のしきい値ＶｔＡ、ＶｔＢ、ＶｔＣに達するまでの時間を遅らせることができる。このため、駆動部２９が、極性判定部２８の極性判定結果に応じて半導体素子１Ｂの制御端子に駆動電圧を遮断／印加すれば、通常の駆動電圧を印加するまでの時間を遅らせることができ、駆動電圧ＶGLを遮断する時間範囲を広げることができる。勾配ｄｉ／ｄｔを逐次検出することで適度な閾値を設定できるため、導通損失を低減できる。
【００４０】
（第２実施形態）
図８〜図１０は第２実施形態を示す。図８はローサイド側の駆動制御装置１３０の構成例を示している。なお、ハイサイド側の駆動制御装置の構成もローサイド側の駆動制御装置１３０の構成と同様であるため、ハイサイド側の駆動制御装置の構成の図示を省略している。なお、第２実施形態において説明する構成は、第１実施形態で説明した機能的構成要素の具体例を示すものであり、機能的に対応する構成要素には、同一符号を付して説明を行う。
【００４１】
本実施形態の構成を示す図８において、駆動ＩＣ１２４は制御回路３１を備えており、制御回路３１は、前述実施形態で説明した閾値生成部２７としての機能を備えている。電流検出部２５は、複数のサンプルホールド部４０、４１を備える。これらのサンプルホールド部４０、４１は、制御回路３１が出力するタイミング制御信号に応じて、センス抵抗７Ｂのセンス電圧ＶSLをサンプルホールドする。このとき、これらのサンプルホールド部４０、４１は、制御回路３１により出力されるタイミング信号が互いに異なるタイミングであるため、複数の異なるタイミングにおいてそれぞれサンプルホールドする。
【００４２】
これらのサンプルホールド部４０、４１の後段には減算回路４２が接続されている。減算回路４２は、前述実施形態で説明した勾配算出部２６として構成されるものであり、複数のサンプルホールド部４０、４１の出力結果の差を算出し、制御回路３１に出力する。制御回路３１は、例えば遅延回路などを用いた制御ロジック回路により構成され、減算回路４２の出力結果に応じた極性判定用のしきい値を算出する。そして、制御回路３１は、この極性判定用のしきい値の指令信号を極性判定部２８に出力する。極性判定部２８は、可変電圧生成部４３、コンパレータ４４及びラッチ回路４５を備える。可変電圧生成部４３は、制御回路３１から入力される極性判定用のしきい値の指令信号に応じて、その可変電圧生成部４３の出力電圧を変化させる。
【００４３】
この可変電圧生成部４３の出力電圧は、コンパレータ４４の反転入力端子に入力されている。このコンパレータ４４は、この可変電圧生成部４３の出力電圧とセンス電圧ＶSLとを比較し、この比較結果をラッチ回路４５に出力する。ラッチ回路４５は、コンパレータ４４の２値出力を保持する。ラッチ回路４５の２値保持値は駆動部２９に入力され、駆動部２９は、このラッチ回路４５の２値保持値に応じて駆動する。
【００４４】
駆動部２９は、マイコン２１から入力される駆動信号ＦＬに応じた通常のゲート駆動電圧ＶGLを出力するが、ラッチ回路４５の２値保持値に応じて通常のゲート駆動電圧ＶGLをそのまま出力したり又は遮断したりする。例えば、ラッチ回路４５の出力が「Ｈ」であるときには、所謂Ｖｆ制御を実施せず、ラッチ回路４５の出力が「Ｌ」であるときには所謂Ｖｆ制御を実施する。
【００４５】
図９、図１０はタイミングチャートを概略的に示す。図９は電流勾配が大きい／小さい場合の特性をそれぞれ示し、図１０は、従来例に比較して、駆動電圧ＶGLの遮断による導通損失低減効果が存在する期間Ｔｂについて示している。
【００４６】
図９、図１０に示すように、複数のサンプルホールド部４０、４１は、その動作状態が、サンプル対象となるセンス電圧ＶSLをサンプリングするためのサンプリング期間（図９、図１０のＳａｍｐｌｅ期間）と、このサンプリング電圧を保持して出力する出力期間（図９、図１０のＯｕｔ期間）とに分かれている。したがって、その動作状態が出力期間（Ｏｕｔ期間）である最中に検出値が出力される。
【００４７】
制御回路３１は、複数のサンプルホールド部４０、４１が共に出力期間（Ｏｕｔ期間）となる間の所定タイミングを閾値変更タイミングとする（図９のタイミングｔａ１、ｔｂ１、ｔｃ１、ｔｄ１参照）。そして、コンパレータ４４は、その閾値変更タイミングｔａ１、ｔｂ１、ｔｃ１、ｔｄ１の直後のタイミングを極性判定タイミングとする（図９のタイミングｔａ２、ｔｂ２、ｔｃ２、ｔｄ２）。そして、駆動部２９は、極性判定タイミングｔａ２、ｔｂ２、ｔｃ２、ｔｄ２において、ラッチ回路４５の２値保持値を参照し極性判定結果として駆動電圧ＶSLの遮断／印加を決定できる。
【００４８】
図９の左欄に示すように、電流勾配（絶対値）が大きい場合には、勾配ｄｉ／ｄｔは比較的高い絶対値となる勾配値ｄｉ１として検出されるため、制御回路３１は、閾値変更タイミングにおいて勾配値ｄｉ１に応じた極性判定用のしきい値Ｖｔ１を可変電圧生成部４３の出力電圧として設定する（図９のｔａ１、ｔｂ１参照）。すると、コンパレータ４４は、この可変電圧生成部４３の出力電圧をセンス電圧ＶSLと比較し、この比較結果を極性判定結果としてラッチ回路４５に格納する。そして、駆動部２９は、ラッチ回路４５の２値保持値を参照し、極性判定結果として駆動電圧ＶSLの遮断／印加を判定する。
【００４９】
他方、図９の右欄に示すように、電流勾配（絶対値）が比較的小さい場合には、勾配ｄｉ／ｄｔは比較的低い絶対値となる勾配値ｄｉ２（＜ｄｉ１）により検出されるため、制御回路３１は、閾値変更タイミングにおいて勾配値ｄｉ２に応じた極性判定用のしきい値Ｖｔ２を可変電圧生成部４３の出力電圧として設定する（図９のｔｃ１、ｔｄ１参照）。すると、コンパレータ４４は、この可変電圧生成部４３の出力電圧をセンス電圧ＶSLと比較し、この比較結果を極性判定結果としてラッチ回路４５に格納する。そして、駆動部２９は、この直後の極性判定タイミングにおいて、ラッチ回路４５の２値保持値を参照し、極性判定結果として駆動電圧ＶSLの遮断／印加を判定する。
【００５０】
コンパレータ４４が極性判定結果として「Ｌ」をラッチ回路４５に格納する場合には、駆動部２９はこのラッチ回路４５の出力「Ｌ」に応じて、通常の駆動電圧ＶSLを遮断し０Ｖを出力する。逆に、コンパレータ４４が極性判定結果として「Ｈ」をラッチ回路４５に格納する場合には、駆動部２９はこのラッチ回路４５の出力「Ｈ」に応じて通常の駆動電圧ＶSLをそのまま印加するように出力する。
【００５１】
図１０には、センス電圧ＶSLの変化を極性判定用のしきい値と共に示している。この図１０に示すように、センス電圧ＶSLがなだらかに変化した場合においても、制御回路３１は、閾値変更タイミングにおいて、可変電圧生成部４３の出力電圧を、しきい値ＶｔＡ、ＶｔＢ、ＶｔＣ（勾配ｄｉ／ｄｔ相当）として動的に変更できる。このような場合、勾配ｄｉ／ｄｔの値ｄＩＡ、ｄＩＢ、ｄＩＣ、ｄＩＤは、時間経過に応じて動的に変化する。図１０に一例を示す期間Ｔｂでは時間経過に応じて勾配ｄｉ／ｄｔの値は徐々に低下し、通常の駆動電圧ＶGLを遮断する時間を遅くすることができ、導通損失を低減できる（図６に対応して示す期間Ｔａ参照）。
【００５２】
本実施形態によれば、サンプルホールド部４０、４１が互いに異なる期間中にサンプリングした検出値をホールドし、これにより、勾配ｄｉ／ｄｔに応じた極性判定用のしきい値ＶｔＡ、ＶｔＢ、ＶｔＣを設定している。本実施形態においても、前述実施形態とほぼ同様の作用効果を奏する。
【００５３】
（第３実施形態）
図１１〜図１３は第３実施形態を示す。図１１はローサイド側の駆動制御装置２３０、駆動ＩＣ２２４の構成例を示している。なお、ハイサイド側の駆動制御装置の構成もローサイド側の駆動制御装置２３０の構成と同様であるため、ハイサイド側の駆動制御装置の構成の図示を省略している。
【００５４】
第２実施形態では、サンプルホールド部４１にセンス電圧ＶSLが入力されているのに対し、本実施形態を示す図１１の構成では、サンプルホールド部４１の入力がサンプルホールド部４０の出力であるところが異なっている。これ以外の構成は、第２実施形態と同様であるため、対応する構成要素には同一の符号を付して説明を省略する。
【００５５】
図１２、図１３にタイミングチャートを示す。サンプルホールド部４０、４１は、センス電圧ＶSLをサンプルするためのサンプリング処理期間（Ｓａｍｐｌｅ期間Ｔｙ０、Ｔｙ、Ｔｚ等参照）が互いに異なる。図１２に示すように、サンプルホールド部４１は、サンプルホールド部４０が出力する出力Ｏｕｔについて期間Ｔｙ中のタイミングでサンプリングし、この値をホールドして出力し続ける（期間Ｔｚ以降参照）。サンプルホールド部４０は、期間Ｔｚ中のタイミングで別のセンス電圧ＶSLの値をサンプリングし、その後、この値をホールドして出力し続ける（期間Ｔｚ２以降参照）。
【００５６】
図１２の左欄に示すように、電流勾配（絶対値）が大きい場合には、勾配ｄｉ／ｄｔは比較的高い絶対値となる勾配値ｄｉ３により検出されるため、制御回路３１は、閾値変更タイミングにおいて勾配値ｄｉ３に応じた極性判定用のしきい値Ｖｔ３を可変電圧生成部４３の出力電圧として設定する（図１２のｔａ１、ｔｂ１、ｔｃ１参照）。すると、コンパレータ４４は、この可変電圧生成部４３の出力電圧をセンス電圧ＶSLと比較し、この比較結果を極性判定結果としてラッチ回路４５に格納し、駆動部２９は、この直後の極性判定タイミングにおいて、ラッチ回路４５の２値保持値を参照し、極性判定結果として駆動電圧ＶSLの遮断／印加を判定する。
【００５７】
他方、図１２の右欄に示すように、電流勾配（絶対値）が比較的小さい場合には、勾配ｄｉ／ｄｔは比較的低い絶対値となる勾配値ｄｉ４（＜ｄｉ３）により検出されるため、制御回路３１は、閾値変更タイミングにおいて勾配値ｄｉ４に応じた極性判定用のしきい値Ｖｔ４を可変電圧生成部４３の出力電圧として設定する（図１２のｔｄ１、ｔｅ１、ｔｆ１参照）。すると、コンパレータ４４は、この可変電圧生成部４３の出力電圧をセンス電圧ＶSLと比較し、この比較結果を極性判定結果としてラッチ回路４５に格納する。そして、駆動部２９は、この直後の極性判定タイミングにおいて、ラッチ回路４５の２値保持値を参照し、極性判定結果として駆動電圧ＶSLの遮断／印加を判定する。
【００５８】
コンパレータ４４が極性判定結果として「Ｌ」をラッチ回路４５に格納する場合には、駆動部２９はこのラッチ回路４５の出力「Ｌ」に応じて通常の駆動電圧ＶSLを遮断して０Ｖを出力する。逆に、コンパレータ４４が極性判定結果として「Ｈ」をラッチ回路４５に格納する場合には、駆動部２９はこのラッチ回路４５の出力「Ｈ」に応じて通常の駆動電圧ＶSLをそのまま印加するように出力する。
【００５９】
サンプルホールド部４０、４１は、互いに異なるタイミングでサンプルしたセンス電圧ＶSLを出力する出力期間（Ｏｕｔ期間）として同一期間を含む。したがって、制御回路３１が、この出力期間が同一期間となる期間中の所定タイミングを閾値変更タイミングとすれば、サンプリングタイミングをわずかにずらした検出値の差を算出でき、前述実施形態とほぼ同様の極性判定結果を得ることができる。
【００６０】
図１３にはセンス電圧ＶSLの変化を極性判定用のしきい値と共に示している。この図１３に示すように、センス電圧ＶSLがなだらかに変化した場合においても、制御回路３１は、閾値変更タイミングにおいて、可変電圧生成部４３の出力電圧を、しきい値ＶｔＡ、ＶｔＢ、ＶｔＣ（勾配ｄｉ／ｄｔ相当）に徐々に低く変更できる。このような場合、勾配ｄｉ／ｄｔの値ｄＩＡ、ｄＩＢ、ｄＩＣ、ｄＩＤは、時間経過に応じて動的に変化する。この図１３に一例を示す期間Ｔｂでは時間経過に応じて勾配ｄｉ／ｄｔの値は徐々に低下し、通常の駆動電圧ＶGLを遮断する時間を遅くすることができ、導通損失を低減できる（図６に対応して示す期間Ｔａ参照）。
【００６１】
本実施形態によれば、サンプルホールド部４１が、サンプルホールド部４０により期間Ｔｙ０中のタイミングで予めサンプリングした検出値を再度サンプリングして（期間Ｔｙ）この検出値をホールドし、サンプルホールド部４０は、期間Ｔｙ０よりも後の期間Ｔｚ中のタイミングでサンプリングしてこの検出値をホールドし、これにより、勾配ｄｉ／ｄｔに応じた極性判定用のしきい値ＶｔＡ、ＶｔＢ、ＶｔＣ、ＶｔＤを設定している。本実施形態においても、前述実施形態とほぼ同様の作用効果を奏する。
【００６２】
（第４実施形態）
図１４は第４実施形態の説明図を示す。図１４は図１に替わる駆動制御装置の構成例を示している。第４実施形態では、負荷の電流を前述とは他の電流検出手段（例えばホールセンサ）を用いて検出し、この検出値に応じて制御する形態を示す。
【００６３】
図１４に構成例を示すように、負荷の通電ノードＮｔにはホールセンサ４３２が設けられている。このホールセンサ４３２は、第１〜第３の実施形態に示したセンス抵抗７Ａ、７Ｂを使用して電流検出する構成に替えて設けられる。したがって、本実施形態の半導体素子１Ａ、１Ｂに替わる半導体素子１０１Ａ、１０１Ｂ内のトランジスタ構造５には、センス用のトランジスタ構造５ｓが備えられていない。
【００６４】
本実施形態においては、駆動制御装置としての制御回路４２１を備える。この制御回路４２１は、ＰＷＭ信号生成部２２により生成されたＰＷＭ信号を入力し、駆動信号ＦＨ、ＦＬを生成して出力する駆動信号生成部２９ｚを備える。駆動信号生成部２９ｚは、フォトカプラ２３Ａ、２３Ｂを通じて駆動部２９Ａ、２９Ｂに駆動信号ＦＨ、ＦＬを出力し、駆動部２９Ａ、２９Ｂは、例えばゲート駆動バッファ３３により構成され、駆動信号ＦＨ、ＦＬに応じたゲート駆動電圧ＶGH、ＶGLをそれぞれ半導体素子１０１Ａ、１０１Ｂに出力して当該半導体素子１０１Ａ、１０１Ｂを駆動する。このように、負荷の電流をホールセンサ４３２により検出した場合であっても前述実施形態とほぼ同様の効果が得られる。
【００６５】
（第５実施形態）
図１５及び図１６は第５実施形態の説明図を示す。図１５はローサイド側の駆動制御装置４３０、駆動ＩＣ４２４の構成例を示している。なお、ハイサイド側の駆動制御装置の構成もローサイド側の駆動制御装置４３０の構成と同様であるため、ハイサイド側の駆動制御装置の構成の図示を省略している。
【００６６】
第５実施形態では、最大値保持部３４を備える形態を示す。前述実施形態に示したように、図６中において、期間Ｔ５はハイサイド又はローサイドの半導体素子１Ａ又は１Ｂが全てオンしてインバータの出力無しという所謂ゼロベクトル区間を示しているが、この区間では相電流変化が原則的に生じない。このゼロベクトル区間は、駆動ＩＣ４２４に駆動信号ＦＬのアクティブレベル「Ｈ」が入力されているにも関わらず、相電流が変化しないため、前述実施形態の勾配算出部２６が勾配を算出したとしても、勾配ｄｉ／ｄｔはほぼ０となり、この結果、極性判定用のしきい値も大きく変化する。そこで、本実施形態では、駆動ＩＣ４２４の勾配算出部２６の後段に最大値保持部３４を備えている。
【００６７】
この最大値保持部３４は、駆動信号ＦＬがアクティブレベル「Ｈ」となるオン指令信号を受け付けてから１制御期間中の間、勾配算出部２６により算出される勾配の最大値を保持するピークホールド回路により構成される。この場合、図１６に示すように、時間経過に応じてゼロベクトルとなる期間Ｔ５に入ったとしても、その直前の期間Ｔ４における勾配算出部２６の算出勾配ｄｉ／ｄｔを保持でき、期間Ｔ４中に設定された極性判定用のしきい値を保持できる。これにより、期間Ｔ５の所謂ゼロベクトルとなる間も適切な極性判定用のしきい値を設定できる。その後の期間Ｔ６において、勾配算出部２６の算出勾配ｄｉ／ｄｔが再度算出されたとしても、算出された勾配算出ｄｉ／ｄｔが再度上昇していなければ、最大値保持部３４は勾配算出部２６の算出勾配ｄｉ／ｄｔを保持する。
【００６８】
また、駆動信号ＦＬがノンアクティブレベル「Ｌ」となるオフ指令信号が与えられると、最大値保持部３４は保持していた最大値をリセットする。これにより、保持されていた極性判定用のしきい値の最大値を解除でき、適切な制御を実現できる。なお、図１６には参考までに勾配算出部２６の算出勾配ｄｉ／ｄｔの値を示す。
【００６９】
（他の実施形態）
前述の実施形態では、電流検出部２５に、半導体素子１Ａ、１Ｂにセンス素子を形成した上でセンス抵抗７Ａ、７Ｂを接続して構成した。これに替えて、半導体素子１Ａ、１Ｂと直列にシャント抵抗を設けてもよい。電流検出部２５は、少なくともダイオード素子６に流れる電流を検出できればよい。
【００７０】
ＲＣ−ＩＧＢＴは、トレンチゲート型に限らずプレーナゲート型などであってもよい。半導体素子１Ａ、１Ｂは、ＭＯＳトランジスタとＭＯＳの寄生ダイオードであってもよい。ＭＯＳトランジスタも、トレンチゲート型に限らずプレーナゲート型、ＳＪ型などであってもよい。逆導通性パワーデバイスを駆動する場合に適用できる。
【符号の説明】
【００７１】
図面中、１Ａ、１Ｂ、１０１Ａ、１０１Ｂは半導体素子（逆導電性パワーデバイス）、２５は電流検出部（取得部）、２６は勾配算出部、２７は閾値生成部、２８は極性判定部、２９は駆動部、２９ｚは駆動信号生成部、３１は制御回路、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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