(57)【要約】【課題】集積回路装置の電源経路に生じるインダクタンス及びキャパシタンスによる共振を抑圧することができ、ＩＣ上の雑音を低減する。【解決手段】パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続してなる集積回路装置において、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続する。その集積回路装置を搭載して第１及び第２の外部リード端子間にデカップリングコンデンサを接続してなる電子回路装置において、第３及び第４の外部リード端子間にコンデンサ及びダンピング抵抗を直列に接続することで集積回路装置の電源経路に生じる共振を抑圧する。【選択図】図１
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【特許請求の範囲】
【請求項１】
パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続してなる集積回路装置であって、
前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続してなる集積回路装置。
【請求項２】
パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続し、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続してなる集積回路装置を搭載する基板上で、前記第１及び第２の外部リード端子間にデカップリングコンデンサを接続してなる電子回路装置であって、
前記第３及び第４の外部リード端子間にコンデンサ及びダンピング抵抗の直列回路による共振抑圧回路を接続してなる電子回路装置。
【請求項３】
パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続し、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続してなる集積回路装置を搭載する基板上で、前記第１及び第２の外部リード端子間にデカップリングコンデンサを接続してなる電子回路装置であって、
前記第３の外部リード端子と前記基板の電源ラインとの間にコンデンサ及びダンピング抵抗の直列回路による第１の共振抑圧回路を接続し、前記第４の外部リード端子と前記基板の基準電位ラインとの間にコンデンサ及びダンピング抵抗の直列回路による第２の共振抑圧回路を接続してなる電子回路装置。
【請求項４】
パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続し、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続してなる集積回路装置を搭載する基板上で、前記第１及び第２の外部リード端子間にデカップリングコンデンサを接続してなる電子回路装置であって、
前記第３の外部リード端子と前記基板の電源ラインとの間にダンピング抵抗による第１の共振抑圧回路を接続し、前記第４の外部リード端子と前記基板の基準電位ラインとの間にダンピング抵抗による第２の共振抑圧回路を接続してなる電子回路装置。
【請求項５】
パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続し、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続してなる集積回路装置を搭載する基板上で、前記第１及び第２の外部リード端子間にデカップリングコンデンサを接続してなる電子回路装置に用いられ、
前記第３及び第４の外部リード端子間にコンデンサ及びダンピング抵抗の直列回路を接続して前記集積回路装置及び前記基板の電源経路に生じるインダクタンスとキャパシタンスによる共振を抑圧する電子回路装置の共振抑圧方法。
【請求項６】
パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続し、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続してなる集積回路装置を搭載する基板上で、前記第１及び第２の外部リード端子間にデカップリングコンデンサを接続してなる電子回路装置に用いられ、
前記第３の外部リード端子と前記基板の電源ラインとの間にコンデンサ及びダンピング抵抗の直列回路を接続し、前記第４の外部リード端子と前記基板の基準電位ラインとの間にコンデンサ及びダンピング抵抗の直列回路を接続して前記集積回路装置及び前記基板の電源経路に生じるインダクタンスとキャパシタンスによる共振を抑圧する電子回路装置の共振抑圧方法。
【請求項７】
パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子に接続し、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子に接続してなる集積回路装置を搭載する基板上で、前記第１及び第２の外部リード端子間にデカップリングコンデンサを接続してなる電子回路装置に用いられ、
前記第３の外部リード端子と前記基板の電源ラインとの間にダンピング抵抗を接続し、前記第４の外部リード端子と前記基板の基準電位ラインとの間にダンピング抵抗を接続して前記集積回路装置及び前記基板の電源経路に生じるインダクタンスとキャパシタンスによる共振を抑圧する電子回路装置の共振抑圧方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、集積回路装置とその電源経路に生じる共振を抑圧する電子回路装置及び共振抑圧方法に関する。
【背景技術】
【０００２】
電子デバイスの集積回路装置は、外部からの電源供給によって動作するが、その電源経路は外部リード端子、パッケージ内の配線ライン、ボンディングワイヤを通じてＩＣチップに接続される。この際、電源経路にインダクタンスが生じる共に、ＩＣチップにオンチップパスコン（バイパスコンデンサの略）相当のキャパシタンス（意図しない寄生キャパシタンス成分と意図して挿入されたキャパシタンス成分の両方）が存在する。このため、集積回路装置を搭載する電子回路装置では、必要に応じて電子回路基板の電源経路にパスコンが挿入される。
【０００３】
しかしながら、上記のような従来の手法における共振抑圧方法では、必ずしも十分な効果が得られず、特定の周波数で共振が発生し、強烈なＥＭ（電磁界ノイズ）放射源となるばかりでなく、ＩＣ自身も誤動作させるおそれがある。また、基板のキャパシタンス（パスコン）や配線ライン（インダクタンス）の基本回路に対して直並列にダンピング抵抗を挿入するため、目的とする雑音低減効果そのものが大幅に低下する問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１３−５４１３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上述べたように、従来の集積回路装置を搭載する電子回路装置では、集積回路装置の電源経路に生じるインダクタンス及びキャパシタンスによる共振を十分に抑圧できず、ＥＭ放射源となったり、誤動作の原因となったりするおそれがあった。また、目的とする雑音低減効果そのものが大幅に低下する問題もあった。
【０００６】
本実施形態は上記課題に鑑みなされたもので、電源経路に生じるインダクタンス及びキャパシタンスによる共振を抑圧可能とする集積回路装置と、この集積回路装置の電源経路に生じるインダクタンス及びキャパシタンスによる共振を抑圧することができ、ＩＣ上の雑音を低減する効果を高めることのできる電子回路装置と共振抑圧方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、実施形態に係る集積回路装置は、パッケージの内部で集積回路チップの電源入力端子とリターン端子との間にデカップリングコンデンサを接続し、前記電源入力端子及びリターン端子をそれぞれ第１、第２の外部リード端子（Ｔ１，Ｔ２）に接続し、前記集積回路チップの電源入力端子とリターン端子からそれぞれ補助信号ラインを引き出してそれぞれ第３、第４の外部リード端子（Ｔ５，Ｔ６）に接続してなり、その集積回路装置を搭載して第１及び第２の外部リード端子（Ｔ１，Ｔ２）間にデカップリングコンデンサを接続してなる電子回路装置において、第３及び第４の外部リード端子（Ｔ５，Ｔ６）間にコンデンサ及びダンピング抵抗を直列に接続することで集積回路装置の電源経路に生じる共振を抑圧する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る集積回路装置搭載の電子回路装置の電源経路の等化回路を示す回路図。
【図２】第１の実施形態において、共振が抑圧された様子を例示する波形図。
【図３】第２の実施形態に係る集積回路装置搭載の電子回路装置の電源経路の等化回路を示す回路図。
【図４】第２の実施形態において、共振が抑圧された様子を例示する波形図。
【図５】第３の実施形態に係る集積回路装置搭載の電子回路装置の電源経路の等化回路を示す回路図。
【図６】第３の実施形態において、共振が抑圧された様子を例示する波形図。
【図７】第１乃至第３の実施形態が適用される集積回路装置搭載の電子回路装置の電源経路の等化回路を示す回路図。
【図８】図７に示す電子回路装置において、共振が発生する様子を例示する波形図。
【発明を実施するための形態】
【０００９】
以下、実施形態について、図面を参照して説明する。  
図７は実施形態が適用される集積回路装置（ＩＣ）を搭載した電子回路装置の電源経路の構成を示す等化回路図、図８はその電子回路装置に形成される並列共振回路の共振特性を示す波形図である。図７において、１１は、ＩＣチップを定電流源でモデル化したＩ１と、このＩＣチップＩ１の電源入力端子ＶＣＰ及びリターン端子ＶＣＭ間に並列接続されるオンチップパスコン（寄生キャパシタンスを含むデカップリング・コンデンサ）Ｃ１（50pF）とをパッケージに組み込んだＩＣの簡易モデル（以下、ＩＣ）である。ＩＣチップＩ１の電源入力端子ＶＣＰ及びリターン端子ＶＣＭはそれぞれパッケージから外部に引き出される一対の外部リード端子Ｔ１，Ｔ２に接続される。１２は、ＩＣ１１と、このＩＣ１１に対する外部リード端子Ｔ１，Ｔ２に並列に接続されるパスコン（デカップリング・コンデンサ）Ｃ２（0.1μF）が搭載される基板である。基板１２には、外部リード端子Ｔ１，Ｔ２をそれぞれ電源入力端子Ｔ３、リターン端子Ｔ４に接続する配線パターンが形成される。１３は基板１２の電源入力端子Ｔ３及びリターン端子Ｔ４に接続される電源回路（直流給電インピーダンスＲ１（0.1Ω）と交流インピーダンスＬ７（50nH）の２要素からなるモデル）であり、基板１２の電源入力端子Ｔ３及びリターン端子Ｔ４に接続される電源供給端子ＶＰＰとリターン端子ＶＰＭとの間にはパスコンＣ３（100μF）が接続される。
【００１０】
ここで、上記ＩＣ１１の端子ＶＣＰ−Ｔ１間、ＶＣＭ−Ｔ２間にはそれぞれボンディングワイヤ及びリード配線によるインダクタンスＬ１（5nH），Ｌ２（5nH）が発生する。また、上記基板１２のパスコンＣ２の形成ライン、端子Ｔ１−Ｔ３間、Ｔ２−Ｔ４間にはそれぞれ配線によるインダクタンスＬ４（10nH），Ｌ５（10nH）が発生する。また、上記電源回路１３のパスコンＣ３の形成ライン、給電回路として電源交流モデルとインピーダンス形成ラインにはそれぞれ配線によるインダクタンスを合わせたＬ７（50nH）が発生する。インダクタンスＬ３はパスコンＣ２、インダクタンスＬ６はパスコンＣ３の配線及びパスコン本体自身が持つ寄生インダクタンスである。
【００１１】
上記のように、ＩＣ１１、基板１２には、電源経路の配線に伴ってインダクタンスＬ１〜Ｌ３が発生する。これらのインダクタンスＬ１〜Ｌ３がパスコンＣ１，Ｃ２によるキャパシタンスと共にチップＩ１から見て並列共振回路（Ｃ１−Ｌ１−Ｃ２−Ｌ３−Ｌ２を一巡する回路）を形成するため、図８に示すように、特定周波数（例では共振周波数215MHz）で共振してしまう。この一巡する共振ループが雑音源として最も強力かつ危険な存在である。
【００１２】
以下、上記ＩＣ−基板間に形成される並列共振回路の並列共振を抑圧するための実施形態に係る構成及び方法について説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る集積回路装置の構成を示す回路図である。但し、図１において、図７と同一部分には同一符号を付して示す。
【００１４】
第１の実施形態では、ＩＣチップＩ１の電源入力端子ＶＣＰとリターン端子ＶＣＭからそれぞれ補助信号ライン（それぞれインダクタンスＬ８，Ｌ９を生じる）を引き出して新たに設けられた外部リード端子Ｔ５，Ｔ６に接続し、基板１２において、外部リード端子Ｔ５，Ｔ６の間に、上記ＩＣ−基板間に形成される並列共振回路の共振周波数（例では215MHz）と同じ直列共振となるコンデンサＣ４（＝55pF）と共振電力を吸収するダンピング抵抗Ｒ２（＝12〜17Ω（12〜12×√2））を直列に接続して共振抑圧回路２１を形成する。
【００１５】
図２に第１の実施形態における共振抑圧回路２１の効果として、ダンピング抵抗Ｒ２＝17Ωを付加した場合にＩＣ−基板間の並列共振が抑圧される様子を示す。
【００１６】
図２を参照して明らかなように、本実施形態は、ＩＣチップＩ１の電源入力端子ＶＣＰとリターン端子ＶＣＭから補助信号ラインを引き出して外部リード端子Ｔ５，Ｔ６に接続し、その外部リード端子Ｔ５，Ｔ６間にコンデンサＣ４及びダンピング抵抗Ｒ２の直列共振による共振抑圧回路２１を形成しているので、チップ及びパッケージの共振を抑圧することができ、ＩＣ上の雑音を効果的に低減することができる。
【００１７】
尚、コンデンサＣ４及びダンピング抵抗Ｒ２の値は上記の数値に限定されるものではなく、これ以外でも効果はある。
【００１８】
（第２の実施形態）
図３は、第２の実施形態に係る集積回路装置の構成を示す回路図である。但し、図３において、図１及び図７と同一部分には同一符号を付して示す。
【００１９】
第２の実施形態では、ＩＣチップＩ１の電源入力端子ＶＣＰとリターン端子ＶＣＭからそれぞれ補助信号ライン（それぞれインダクタンスＬ１０，Ｌ１１を生じる）を引き出して新たに設けられた外部リード端子Ｔ５，Ｔ６に接続し、基板１２において、引き出した一方のラインの外部リード端子Ｔ５に上記ＩＣ−基板間に形成される並列共振回路の共振周波数（例では215MHz）と同じ直列共振となるコンデンサＣ５＝110pF、共振電力を吸収するダンピング抵抗Ｒ３＝6.0〜8.5Ω（8.5/√2〜8.5）を直列に接続した第１の共振抑圧回路２２を介して基板１２の電源ラインＶＢＰに接続する。また、引き出した他方のラインの外部リード端子Ｔ６に上記ＩＣ−基板間に形成される並列共振回路の共振周波数（例では215MHz）と同じ直列共振となるコンデンサＣ６＝110pF、共振電力を吸収するダンピング抵抗Ｒ４＝6.0〜8.5Ω（8.5/√2〜8.5）を直列に接続した第２の共振抑圧回路２３を介して基板１２の基準電位ライン（ＧＮＤ）に接続する。
【００２０】
図４に第２の実施形態における第１及び第２の共振抑圧回路２２，２３の効果として、ダンピング抵抗Ｒ３，Ｒ４＝8.5Ωを付加した場合にＩＣ−基板間の並列共振が抑圧される様子を示す。
【００２１】
図４を参照して明らかなように、本実施形態は、ＩＣチップＩ１の電源入力端子ＶＣＰとリターン端子ＶＣＭからそれぞれ補助信号ラインを引き出して外部リード端子Ｔ５，Ｔ６と接続し、各外部リード端子Ｔ５，Ｔ６にそれぞれコンデンサＣ５及びダンピング抵抗Ｒ３の直列共振による第１の共振抑圧回路２２、コンデンサＣ６及びダンピング抵抗Ｒ４の直列共振による第２の共振抑圧回路２３を介して基板１２の電源ラインＶＭＰ，基準電位ラインに接続しているので、ＩＣ及び基板間の並列共振を抑圧することができ、ＩＣ上の雑音を効果的に低減することができる。
【００２２】
尚、コンデンサＣ５，Ｃ６及びダンピング抵抗Ｒ３，Ｒ４の値は上記の数値に限定されるものではなく、これ以外でも効果はある。
【００２３】
（第３の実施形態）
図５は、第３の実施形態に係る集積回路装置の構成を示す回路図である。但し、図５において、図１、図３、図７と同一部分には同一符号を付して示す。
【００２４】
第３の実施形態では、ＩＣチップＩ１の電源入力端子ＶＣＰとリターン端子ＶＣＭからそれぞれ補助信号ライン（それぞれインダクタンスＬ１２，Ｌ１３を生じる）を引き出して新たに設けられた外部リード端子Ｔ５，Ｔ６に接続し、基板１２において、引き出した一方のラインの外部リード端子Ｔ５に上記ＩＣ−基板間に形成される並列共振回路の共振周波数（例では215MHz）を制動するダンピング抵抗Ｒ５＝12Ωによる第１の共振抑圧回路２４を介して基板１２の電源ラインＶＢＰに接続する。また、引き出した他方のラインの外部リード端子Ｔ６に上記ＩＣ−基板間に形成される並列共振回路の共振周波数（例では215MHz）を制動するダンピング抵抗Ｒ６＝12Ωによる第２の共振抑圧回路２５を介して基板１２の基準電位ライン（ＧＮＤ）に接続する。
【００２５】
図６に第３の実施形態における第１及び第２の共振抑圧回路２４，２５の効果として、ダンピング抵抗Ｒ５，Ｒ６＝12Ωを付加した場合にＩＣ−基板間の並列共振が抑圧される様子を示す。
【００２６】
図６を参照して明らかなように、本実施形態は、ＩＣチップＩ１の電源入力端子ＶＣＰとリターン端子ＶＣＭからそれぞれ補助信号ラインを引き出して外部リード端子Ｔ５，Ｔ６と接続し、各外部リード端子Ｔ５，Ｔ６にそれぞれダンピング抵抗Ｒ５による第１の共振抑圧回路２２、ダンピング抵抗Ｒ６による第２の共振抑圧回路２３を介して基板１２の電源ラインＶＭＰ、基準電位ラインに接続しているので、ＩＣ及び基板間の並列共振を抑圧することができ、ＩＣ上の雑音を効果的に低減することができる。
【００２７】
尚、ダンピング抵抗Ｒ５，Ｒ６の値は上記の数値に限定されるものではなく、これ以外でも効果はある。
【００２８】
その他、本実施形態は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００２９】
１１…ＩＣ（ＩＣチップ及びパッケージの簡易モデル）、１２…基板（等価接続回路モデル）、１３…電源回路（直流＋交流等価回路モデル）、２１，２２，２３，２４，２５…共振抑圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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