(57)【要約】 【課題】３次元にトランジスタを積層した場合に配線容量を低減することのできる半導体集積回路を提供する。【解決手段】本実施形態による半導体集積回路は、ｎチャネルトランジスタとｐチャネルトランジスタとを有するＣＭＯＳインバータを備え、前記ｎチャネルトランジスタおよび前記ｐチャネルトランジスタのうちの一方のトランジスタの上に他方のトランジスタが設けられている。【選択図】図８
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【特許請求の範囲】
【請求項１】
ｎチャネルトランジスタとｐチャネルトランジスタとを有するＣＭＯＳインバータを備え、
前記ｎチャネルトランジスタおよび前記ｐチャネルトランジスタのうちの一方のトランジスタの上に他方のトランジスタが設けられた半導体集積回路。
【請求項２】
前記一方のトランジスタと前記他方のトランジスタとの間に設けられた、前記ＣＭＯＳインバータを駆動する電源配線を更に備えた請求項１記載の半導体集積回路。
【請求項３】
前記電源配線と前記他方のトランジスタとの間に設けられた前記他方のトランジスタのバックゲートを更に備えた請求項２記載の半導体集積回路。
【請求項４】
前記他方のトランジスタを駆動する電源配線が前記他方のトランジスタの上に設けられている請求項１記載の半導体集積回路。
【請求項５】
前記ＣＭＯＳインバータが複数個接続されたインバータチェーンを有する請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
前記ＣＭＯＳインバータを構成する前記ｎチャネルトランジスタおよび前記ｐチャネルトランジスタのそれぞれのゲートが、ビアコンタクトを介して接続される請求項１乃至５のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
チップ内でのゲート密度の向上により、メタル配線のピッチおよびゲートのピッチの両方は縮小傾向にある。このため、ＣＭＯＳ回路の性能の最適化には、トランジスタ自体の性能に加え、配線寄生容量を考慮したレイアウト設計が重要になっている。
【０００３】
トランジスタ周りの寄生容量を考慮した素子構造が提案されている。この素子構造においては、ゲートのピッチを短くしてトランジスタを集積化する場合には、ゲートの高さおよびこのトランジスタに接続するプラグの高さがトランジスタのゲート周りの寄生容量の低減に重要な因子となることが知られている。すなわち、ゲート容量を低減するにはゲートの高さを低く設計することが重要となる。ただし、従来では、配線レイアウトまでは考慮しておらず、３次元にトランジスタを積層した場合に生じる配線寄生容量については、考慮されていない。
【０００４】
また、回路ブロックレベルで分割して折りたたむレイアウト方法が知られている。このレイアウト方法では、配線長の短縮を目的にしており、容量カップリングに関しては考慮されていない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２４３９９３号公報
【非特許文献】
【０００６】
【非特許文献１】Jie Deng, et al., VLSI-TSA, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、３次元にトランジスタを積層した場合に配線容量を低減することのできる半導体集積回路を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体集積回路は、ｎチャネルトランジスタとｐチャネルトランジスタとを有するＣＭＯＳインバータを備え、前記ｎチャネルトランジスタおよび前記ｐチャネルトランジスタのうちの一方のトランジスタの上に他方のトランジスタが設けられている。
【図面の簡単な説明】
【０００９】
【図１】一実施形態による半導体集積回路に含まれるインバータチェーンを示す回路図。
【図２】図１に示すインバータチェーンのレイアウトを示す図。
【図３】一実施形態の半導体集積回路に含まれるインバータチェーンのｎＦＥＴのレイアウトを示す図。
【図４】図３に示す切断線Ａ−Ａで切断したｎＦＥＴの断面図。
【図５】一実施形態の半導体集積回路に含まれるインバータチェーンのｐＦＥＴのレイアウトを示す図。
【図６】図５に示す切断線Ｂ−Ｂで切断したｐＦＥＴの断面図。
【図７】トランジスタと電源配線との配置に関する組み合わせ例を示す図。
【図８】トランジスタと電源配線との配置に関する第１乃至第３組み合わせを示す断面図。
【図９】トランジスタと電源配線との配置に関する第４乃至第６組み合わせを示す断面図。
【図１０】ゲートへの配線容量と第１乃至第６組み合わせとの関係を示す図。
【発明を実施するための形態】
【００１０】
（実施形態）
一実施形態による半導体集積回路について図１乃至図  を参照して説明する。この実施形態の半導体集積回路は、インバータチェーンを有している。このインバータチェーンは、図１に示すように例えば４段に縦続接続されたＣＭＯＳインバータを有している。各ＣＭＯＳインバータのｐＭＯＳＦＥＴ（以下、ｐＦＥＴとも云う）のソースは駆動電源ＶＤＤに接続されるとともにｎＭＯＳＦＥＴ（以下、ｎＦＥＴとも云う）のソースは接地電源ＧＮＤに接続される。第１段目のＣＭＯＳインバータにおけるｐＦＥＴおよびｎＦＥＴのゲートに入力信号Ｉｎｐｕｔを受け、第４段目のＣＭＯＳインバータにおけるｐＦＥＴおよびｎＦＥＴのドレインから出力信号Ｏｕｔｐｕｔが出力される。通常、このインバータチェーンは図２に示すように、同一の階層に形成される。なお、各ｐＦＥＴの後述するバックゲート（ｐＧＰ）３８にはバックゲート電圧Ｖｂｇｐが印加され、各ｎＦＥＴの後述するバックゲート（ｎＧＰ）１８にはバックゲート電圧Ｖｂｇｎが印加される。
【００１１】
これに対して、本実施形態のインバータチェーンは、インバータチェーンを構成するｎＦＥＴは第１階層に形成され、ｐＦＥＴは第１階層よりも上の階層に形成される。
【００１２】
（ｎＦＥＴ）
本実施形態による、２段に縦続接続されたＣＭＯＳインバータのｎＦＥＴ１０１、１０２のレイアウトを図３に示し、図３に示す切断線Ａ−Ａで切断した断面を図４に示す。これらのｎＦＥＴ１０１，１０２は、半導体領域１６に設けられる。この半導体領域１６は、絶縁膜１７上に設けられ、この絶縁膜１７は、メタルからなるバックゲート１８上に設けられる。バックゲート１８は、絶縁膜１９上に設けられる。
【００１３】
各ｎＦＥＴ１０ｉ（ｉ＝１，２）は、半導体領域１６に設けられたソース１２ａおよびドレイン１２ｂと、ソース１２ａとドレイン１２ｂとの間のチャネルとなる半導体領域１６上に設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられたゲート１４と、を備えている。なお、図４に示すように、ゲート１４の側部には絶縁体からなるゲート側壁１５が設けられている。また、１段目のｎＦＥＴ１０１と２段目のｎＦＥＴ１０２との間の半導体領域１６には素子分離領域１１が設けられている。
【００１４】
１段目のｎＦＥＴ１０１においては、ゲート１４が入力線２０に接続され、ソース１２ａがコンタクト２２ａ、ソース配線２３ａを介して接地電源配線（ＧＮＤ配線）２４に接続され、ドレイン１２ｂがコンタクト２２ｂおよびドレイン配線２３ｂを介して配線２６に接続される。
【００１５】
２段目のｎＦＥＴ１０２においては、ゲート１４が配線２６に接続され、ソース１２ａがコンタクト２２ａおよびソース配線２３ａを介して接地電源配線（ＧＮＤ配線）２４に接続され、ドレイン１２ｂがコンタクト２２ｂおよびドレイン配線２３ｂを介して出力線２８に接続される。すなわち、１段目のｎＦＥＴ１０１のドレイン１２ｂは、コンタクト２２ｂ、ドレイン配線２３ｂ、配線２６を介して２段目のｎＦＥＴ１０２のゲート１４に接続される。なお、図３においては、各ｎＦＥＴのソース１２ａ、ドレイン１２ｂ、およびゲート１４が形成された領域を除いてバックゲート１８が露出しているように表示してあるが、これは、バックゲート１８を明示的に表示するためであり、実際は、図４に示すように、露出しているバックゲート１８上には、絶縁膜１７および半導体領域１６が設けられている。
【００１６】
（ｐＦＥＴ）
ＣＭＯＳインバータのｎＦＥＴ１０１、１０２が設けられた階層よりも上の階層に設けられるｐＦＥＴ３０１、３０２のレイアウトを図５に示し、図５に示す切断線Ｂ−Ｂで切断した断面を図６に示す。これらのｐＦＥＴ３０１，３０２は、半導体領域３６に設けられる。この半導体領域３６は、絶縁膜３７上に設けられ、この絶縁膜３７は、メタルからなるバックゲート３８上に設けられる。バックゲート３８は、絶縁膜３９上に設けられる。
【００１７】
各ｐＦＥＴ３０ｉ（ｉ＝１，２）は、半導体領域３６に設けられたソース３２ａおよびドレイン３２ｂと、ソース３２ａとドレイン３２ｂとの間のチャネルとなる半導体領域３６上に設けられたゲート絶縁膜３３と、ゲート絶縁膜３３上に設けられたゲート３４と、を備えている。なお、図６に示すように、ゲート３４の側部には絶縁体からなるゲート側壁３５が設けられている。また、１段目のｐＦＥＴ３０１と２段目のｐＦＥＴ３０２との間の半導体領域３６には素子分離領域３１が設けられている。
【００１８】
１段目のｐＦＥＴ３０１においては、ゲート３４が入力線４０に接続され、ソース３２ａがコンタクト４２ａおよびソース配線４３ａを介して駆動電源配線（ＶＤＤ配線）４４に接続され、ドレイン３２ｂがコンタクト４２ｂおよびドレイン配線４３ｂを介して配線４６に接続される。
【００１９】
２段目のｐＦＥＴ３０２においては、ゲート３４が配線４６に接続され、ソース３２ａがコンタクト４２ａおよびソース配線４３ａを介して駆動電源配線（ＶＤＤ配線）４４に接続され、ドレイン３２ｂがコンタクト４２ｂおよびドレイン配線４３ｂを介して出力線４８に接続される。すなわち、１段目のｐＦＥＴ３０１のドレイン３２ｂは、コンタクト４２ｂ、ドレイン配線４３ｂ、配線４６を介して２段目のｐＦＥＴ３０２のゲート３４に接続される。なお、図５においては、各ｐＦＥＴのソース３２ａ、ドレイン３２ｂ、およびゲート３４が形成された領域を除いてバックゲート３８が露出しているように表示してあるが、これは、バックゲート３８を明示的に表示するためであり、実際は、図６に示すように、露出しているバックゲート３８上には、絶縁膜３７および半導体領域３６が設けられている。
【００２０】
ｐＦＥＴ３０１、３０２はそれぞれｎＦＥＴ１０１、１０２の直上に設けられる。入力線４０、配線４６はそれぞれ、入力線２０、配線２６に設けられたビアコンタクト２１、２７を介して入力線２０、配線２６に接続される。また、出力線２８と出力線４８は共通に接続される。
【００２１】
上記説明では、インバータチェーンはＣＭＯＳインバータが２段に縦続接続されていたが、ＣＭＯＳインバータを３段以上縦続接続してもよい。また、ＣＭＯＳインバータが１個であってもよい。
【００２２】
上述したように、本実施形態においては、ＣＭＯＳインバータチェーンのｎＦＥＴは第１階層に設けられ、ｐＦＥＴは第１階層より上の階層に設けられる。このように構成された場合において、ＶＤＤ配線およびＧＮＤ配線のレイアウトに着目して、寄生容量が小さくなるレイアウトをシミュレーションにより求めた。このシミュレーションの対象となる、ＦＥＴ（アクティブ領域）およびＶＤＤ配線ならびにＧＮＤ配線が設けられる階層の組み合わせを図７に示す。この図７からわかるように、６通りの組み合わせが存在する。これらの６通りの組み合わせのうち第１乃至第３の組み合わせの断面を図８に示し、第４乃至第６の組み合わせの断面を図９に示す。
【００２３】
第１の組み合わせ（Ｎｏ．１）は、ｎＦＥＴおよびＧＮＤ配線が第１階層に設けられ、ｐＦＥＴおよびＶＤＤ配線が第２階層に設けられた場合である。すなわち、インバータチェーンは全体として第１および第２階層から構成される。
【００２４】
第２の組み合わせ（Ｎｏ．２）は、ｎＦＥＴおよびＧＮＤ配線が第１階層に設けられ、ｐＦＥＴが第２階層に設けられ、ＶＤＤ配線が第３階層に設けられた場合である。すなわち、インバータチェーンは全体として第１、第２および第３階層から構成される。
【００２５】
第３の組み合わせ（Ｎｏ．３）は、ｎＦＥＴおよびＧＮＤ配線が第１階層に設けられ、ｐＦＥＴが第３階層に設けられ、ＶＤＤ配線が第２階層に設けられた場合である。すなわち、インバータチェーンは全体として第１、第２および第３階層から構成される。
【００２６】
第４の組み合わせ（Ｎｏ．４）は、ｎＦＥＴおよびＧＮＤ配線が第１階層に設けられ、ｐＦＥＴが第３階層に設けられ、ＶＤＤ配線が第３階層に設けられた場合である。すなわち、インバータチェーンは全体として第１、第２および第３階層から構成される。
【００２７】
第５の組み合わせ（Ｎｏ．５）は、ｎＦＥＴおよびＧＮＤ配線が第１階層に設けられ、ｐＦＥＴが第４階層に設けられ、ＶＤＤ配線が第２階層に設けられた場合である。すなわち、インバータチェーンは全体として第１、第２、第３および第４階層から構成される。この場合、第３階層には、ＣＭＯＳインバータチェーン以外の素子が形成される。例えば、ＣＭＯＳインバータチェーンが論理回路に含まれる場合、第３階層には論理回路を駆動する周辺回路が形成される。
【００２８】
第６の組み合わせ（Ｎｏ．６）は、ｎＦＥＴが第１階層に設けられ、ＧＮＤ配線が第２階層に設けられ、ｐＦＥＴが第４階層に設けられ、ＶＤＤ配線が第３階層に設けられた場合である。すなわち、インバータチェーンは全体として第１、第２、第３および第４階層から構成される。なお、シミュレーションに用いた各階層の高さは２４７ｎｍであった。これは、図４に示すように、絶縁膜１９の厚さが２０ｎｍ、バックゲート１８の厚さが３０ｎｍ、絶縁膜１７の厚さが２０ｎｍ、半導体領域１６の厚さが１０ｎｍ、ゲート絶縁膜１３の厚さが２ｎｍ、ゲート１４の高さが７５ｎｍ、ゲート配線２０の高さが９０ｎｍであり、これらの合計が２４７ｎｍとなる。
【００２９】
図１０に、シミュレーション結果を示す。横軸は第１乃至第６の組み合わせを示し、縦軸はｎＦＥＴおよびｐＦＥＴのゲートへの配線（ＶＤＤ配線またはＧＮＤ配線）の合計容量を示す。
【００３０】
第１の組み合わせ（Ｎｏ．１）は、全体の構成が一番コンパクトであるが、ｎＦＥＴおよびｐＦＥＴのゲートと配線との間の容量は第３乃至第６の組み合わせに比べて小さくはない。
【００３１】
第２の組み合わせ（Ｎｏ．２）は、第１の組み合わせの構成において、ＶＤＤ配線を第３階層に設けた構成を有している。このため、ｐＦＥＴのゲートの上層にＶＤＤ配線が位置することになり、ゲートと配線との間のカップリングが強く、ゲートと配線との間の容量が増加する。
【００３２】
第３の組み合わせ（Ｎｏ．３）は、ｎＦＥＴが第１階層に設けられかつｐＦＥＴが第３階層に設けられているので、ｎＦＥＴのゲートとｐＦＥＴのバックゲートとの間に１階層が存在することにより、ｎＦＥＴのゲートとｐＦＥＴのバックゲートとの間のカップリングが小さくなる。また、ＶＤＤ配線とｐＦＥＴのゲートとの間にｐＦＥＴのメタルからなるバックゲートが設けられているので、バックゲートによりシールドされ、ゲートと配線との間の容量は小さくなる。
【００３３】
第４の組み合わせ（Ｎｏ．４）は、ＶＤＤ配線は、ｐＦＥＴのソース電極の上に設けられている。このため、第３の組み合わせと異なり、バックゲートによるシールド効果がなく、第３の組み合わせよりもゲートとＶＤＤ配線との間の容量は大きくなる。
【００３４】
第５および第６の組み合わせ（Ｎｏ．５、６）は、ｎＦＥＴが設けられた第１階層と、ｐＦＥＴが設けられた第４階層との間の階層にＶＤＤ配線を設けるか（第５の組み合わせ）、ＶＤＤ配線およびＧＮＤ配線を設けている（第６の組み合わせ）。しかし、いずれの組み合わせもゲートとバックゲートとのカップリングは第３の組み合わせに比べて変化しないことを示している。すなわち、ゲートとバックゲートとのカップリングを抑制するためには、第３または第４の組み合わせの場合のように、ｎＦＥＴが設けられる階層とｐＦＥＴが設けられる階層との間に一階層を設ければ、十分であること示している。
【００３５】
以上のことから、ウェルレベルで積層するＣＭＯＳインバータを例として考える場合、ＶＤＤ配線がバックゲートにシールドされるようにｎＦＥＴとｐＦＥＴとの間にＶＤＤ配線を挟むように構成することが好ましい（第３乃至第６の組み合わせ）。また、上下層どうしのｎＦＥＴとｐＦＥＴとのカップリングを避けるために、すくなくとも１層空けることが好ましい。
【００３６】
なお、上記説明では、ｎＦＥＴが設けられた階層よりも上の階層にｐＦＥＴを設けたが、ｐＦＥＴが設けられた階層よりも上の階層にｎＦＥＴを設けてもよい。
【００３７】
以上説明したように、本実施形態の半導体集積回路によれば、３次元にトランジスタを積層した場合に配線容量を低減することができる。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３９】
１０１、１０２  ｎＦＥＴ
１１  素子分離領域
１２ａ  ソース
１２ｂ  ドレイン
１３  ゲート絶縁膜
１４  ゲート
１５  ゲート側壁
１６  半導体領域
１７  絶縁膜
１８  バックゲート
１９  絶縁膜
２０  入力線
２１  ビアコンタクト  
２２ａ、２２ｂ  コンタクト
２３ａ  ソース配線
２３ｂ  ドレイン配線
２４  接地配線（ＧＮＤ配線）
２６  配線
２７  ビアコンタクト
２８  出力線
３０１、３０２  ｐＦＥＴ
３１  素子分離領域
３２ａ  ソース
３２ｂ  ドレイン
３３  ゲート絶縁膜
３４  ゲート
３５  ゲート側壁
３６  半導体領域
３７  絶縁膜
３８  バックゲート
３９  絶縁膜
４０  入力線
４２ａ、４２ｂ  コンタクト
４３ａ  ソース配線
４３ｂ  ドレイン配線
４４  駆動電源線（ＶＤＤ配線）
４６  配線
４８  出力線
【図１】
2016195212.tif 000003
【図２】
2016195212.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2016195212.tif 000008
【図７】
2016195212.tif 000009
【図８】
2016195212.tif 000010
【図９】
2016195212.tif 000011
【図１０】
2016195212.tif 000012