(57)【要約】【課題】電源の電位が変動した場合でも、誤動作の発生を抑える。【解決手段】信号取込スイッチ回路ＳＷ１は、少なくとも直列接続された第１Ｐ型トランジスタＴｒ１０、第２Ｐ型トランジスタＴｒ１１、第１Ｎ型トランジスタＴｒ１３、及び第２Ｎ型トランジスタＴｒ１４を含む。トランジスタＴｒ１０のソース又はドレインは高電位側電源ノードに、トランジスタＴｒ１３のソース又はドレインは低電位側電源ノードに接続され、トランジスタＴｒ１１とトランジスタＴｒ１２のゲートは信号線２００から信号を取り込むノードに、トランジスタＴｒ１１とトランジスタＴｒ１２の直列接続部は次段の回路の入力に接続され、トランジスタＴｒ１０のゲートとトランジスタＴｒ１３のゲートは、トランジスタＴｒ１０とトランジスタＴｒ１３のオン状態又はオフ状態を制御する信号を取り込むノードに接続されている。【選択図】図９
2016177112.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の画素を備える表示部と、走査線駆動回路と、データ線駆動回路とを備え、複数の画素に対して信号の出力を行って前記表示部における画像の表示を行う画像表示装置であって、
信号線と、
前記信号線からの信号を取り込み、次段の回路に出力する信号取込スイッチ回路と、を含み、
前記信号取込スイッチ回路は、
少なくとも第１Ｐ型トランジスタ、第２Ｐ型トランジスタ、第１Ｎ型トランジスタ、及び第２Ｎ型トランジスタを含み、
前記第１Ｐ型トランジスタと前記第２Ｐ型トランジスタ、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタ、前記第１Ｎ型トランジスタと前記第２Ｎ型トランジスタはそれぞれ直列接続され、
前記第１Ｐ型トランジスタのソースまたはドレインは高電位側電源ノードに接続され、
前記第２Ｎ型トランジスタのソースまたはドレインは低電位側電源ノードに接続され、
前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートは前記信号線から前記信号を取り込むノードに接続され、
前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタの直列接続部は前記次段の回路の入力ノードに接続され、
前記第１Ｐ型トランジスタのゲートと前記第２Ｎ型トランジスタのゲートは、前記第１Ｐ型トランジスタと前記第２Ｎ型トランジスタのオン状態またはオフ状態を制御する信号を取り込むノードに接続されている、
画像表示装置
【請求項２】
前記信号取込スイッチ回路は、
第３Ｐ型トランジスタ、第４Ｐ型トランジスタ、第３Ｎ型トランジスタ、及び第４Ｎ型トランジスタを含み、
前記第３Ｐ型トランジスタと前記第４Ｐ型トランジスタ、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタ、前記第３Ｎ型トランジスタと前記第４Ｎ型トランジスタはそれぞれ直列接続され、
前記第３Ｐ型トランジスタのソースまたはドレインは高電位側電源ノードに接続され、
前記第４Ｎ型トランジスタのソースまたはドレインは低電位側電源ノードに接続され、
前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタのゲートは前記信号線から前記信号を取り込むノードに接続され、
前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタの直列接続部は、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートに接続され、
前記第３Ｐ型トランジスタのゲートと前記第４Ｎ型トランジスタのゲートは、前記第３Ｐ型トランジスタと前記第４Ｎ型トランジスタのオン状態またはオフ状態を制御する信号を取り込むノードに接続されている、
請求項１に記載の画像表示装置。
【請求項３】
前記データ線駆動回路は、一走査線に対応する複数の画素にデータ線を介してデータ信号の書き込みを行う回路であって、
前記信号取込スイッチ回路とラッチ回路とを備え、映像信号を、各列に対応したサンプリング信号によりラッチし、各列の画素に書き込む前記データ信号として出力する第１ラッチ部と、
所定のパルス信号を転送し、各列に対応した前記サンプリング信号を出力するシフトレジスタと、
前記第１ラッチ部から出力される前記データ信号を、ラッチパルス信号により一斉にラッチし、各列の前記データ線に供給する第２ラッチ部と、を含み、
前記信号取込スイッチ回路の前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートは、前記信号線から前記映像信号を取り込むノードに接続され、
前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタの直列接続部は、前記次段の回路としての前記第１ラッチ部のラッチ回路の入力ノードに接続され、
前記第１Ｐ型トランジスタのゲートと前記第２Ｎ型トランジスタのゲートは、前記第１Ｐ型トランジスタと前記第２Ｎ型トランジスタのオン状態またはオフ状態を制御する前記信号としての前記サンプリング信号を取り込むノードに接続されている、
請求項２に記載の画像表示装置。
【請求項４】
前記信号取込スイッチ回路は、
第３Ｐ型トランジスタ、第４Ｐ型トランジスタ、第３Ｎ型トランジスタ、及び第４Ｎ型トランジスタを含み、
前記第３Ｐ型トランジスタと前記第４Ｐ型トランジスタ、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタ、前記第３Ｎ型トランジスタと前記第４Ｎ型トランジスタはそれぞれ直列接続され、
前記第３Ｐ型トランジスタのソースまたはドレインは高電位側電源ノードに接続され、
前記第４Ｎ型トランジスタのソースまたはドレインは低電位側電源ノードに接続され、
前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタのゲートは、前記信号線から前記映像信号を取り込むノードに接続され、
前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタの直列接続部は、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートに接続され、
前記第３Ｐ型トランジスタのゲートと前記第４Ｎ型トランジスタのゲートは、前記第３Ｐ型トランジスタと前記第４Ｎ型トランジスタのオン状態またはオフ状態を制御する信号としての前記サンプリング信号を取り込むノードに接続されている、
請求項３に記載の画像表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の画像表示装置を含み、
前記画素は、一対の基板間に電気泳動粒子を含む電気泳動素子を狭持して前記画像を表示可能な画素であり、一方の前記基板と前記電気泳動素子との間に前記画素に対応して画素電極を含み、他方の前記基板と前記電気泳動素子との間に複数の前記画素電極と対向する共通電極を含む、
電気泳動表示装置。
【請求項６】
請求項５に記載の電気泳動表示装置を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置、電気泳動表示装置、及び電子機器に関する。
【背景技術】
【０００２】
マトリクス状に配列された機能素子を備え、かかる機能素子を順次選択して所定の機能を発揮させるマトリクス装置は、種々のデバイスに用いられている。例えば、電気泳動表示装置、液晶表示装置、ＥＬ表示装置などの画像表示装置や、指紋センサ等の構成要素である静電容量検出装置などの種々のデバイスに用いられている。
【０００３】
マトリクス装置には、機能素子に配線を介して接続された駆動回路が備えられている。例えば、画像表示装置では、機能素子である画素に選択信号を入力する走査線駆動回路と、画素に画像信号を入力するデータ線駆動回路とが備えられている。さらに、データ線駆動回路においても用途に応じて複数の方式（点順次方式、線順次方式、ブロック順次方式等）が採用されている。
【０００４】
線順次方式のデータ線駆動回路を備えたマトリクス装置は、表示部の各行に配置された走査線を線順次に選択し、各行の走査線が選択されるタイミングで、シフトレジスタから供給されるサンプリング信号に基づいて第１ラッチ回路により順次データ信号をラッチする。さらに、当該行の全画素のデータ信号をラッチし終わったタイミングでラッチパルスを供給して、第２ラッチ回路により当該行の全画素のデータ信号を一斉にラッチし、データバッファ回路を介して当該行の全画素に一斉にデータ信号を書き込む（例えば、引用文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１１９４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、線順次方式のデータ線駆動回路を備えたマトリクスでは、ラッチパルスにより第２ラッチ回路を構成するすべてのラッチ回路が一斉に動作し、すべてのデータ線に対して一斉に画像信号が出力される。このとき、データバッファ回路において瞬間的に大電流が流れるために電源の電位が変動し、回路が誤動作する。
【０００７】
誤動作し易い回路としては、データ信号を取り込んで第１ラッチ回路に出力するスイッチ回路が挙げられる。当該スイッチ回路は、制御線の信号に応じてオン状態となってデータを取り込み、その後は制御線の信号に応じてオフ状態となる。当該スイッチ回路は、一度データを取り込んだ後は、一水平期間内において再びオン状態になることはない。しかし、上述した大電流が発生すると、電源電位の変動の影響を受けて、前記制御線の信号の電位も変動するため、スイッチ回路は一度データを取り込んだ後であるにも拘わらず、再びオン状態になる場合がある。その結果、スイッチ回路から誤ったデータ信号が第１ラッチ回路に出力されてしまい、誤動作となる。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、電源の電位が変動した場合でも、誤動作を抑える画像表示装置、電気泳動表示装置、及び電子機器を提供することを解決課題の一つとする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の一態様に係る画像表示装置は、マトリックス状に配置された複数の画素を備える表示部と、走査線駆動回路と、データ線駆動回路とを備え、複数の画素に対して信号の出力を行って前記表示部における画像の表示を行う画像表示装置であって、信号線と、前記信号線からの信号を取り込み、次段の回路に出力するスイッチ回路と、を含み、前記スイッチ回路は、少なくとも第１Ｐ型トランジスタ、第２Ｐ型トランジスタ、第１Ｎ型トランジスタ、及び第２Ｎ型トランジスタを含み、前記第１Ｐ型トランジスタと前記第２Ｐ型トランジスタ、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタ、前記第１Ｎ型トランジスタと前記第２Ｎ型トランジスタはそれぞれ直列接続され、前記第１Ｐ型トランジスタのソースまたはドレインは高電位側電源ノードに接続され、前記第２Ｎ型トランジスタのソースまたはドレインは低電位側電源ノードに接続され、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートは前記信号線から前記信号を取り込むノードに接続され、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタの直列接続部は前記次段の回路の入力ノードに接続され、前記第１Ｐ型トランジスタのゲートと前記第２Ｎ型トランジスタのゲートは、前記第１Ｐ型トランジスタと前記第２Ｎ型トランジスタのオン状態またはオフ状態を制御する信号を取り込むノードに接続されている。
【００１０】
この態様によれば、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオン状態とする信号が入力されると、第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタのソースまたはドレインの電位は、第１Ｐ型トランジスタに接続された高電位側電源の電位と等しくなる。また、第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタのソースまたはドレインの電位は、第２Ｎ型トランジスタに接続された低電位側電源の電位と等しくなる。したがって、直列接続された第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに信号線から低電位の信号が入力されると、第２Ｐ型トランジスタがオン状態となり、前記次段の回路には高電位の信号が供給される。また、直列接続された第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに信号線から高電位の信号が入力されると、第１Ｎ型トランジスタがオン状態となり、前記次段の回路には低電位の信号が供給される。
【００１１】
一方、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオフ状態とする信号が入力されると、第１Ｐ型トランジスタ、及び第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタは高電位側電源から切り離される。また、第２Ｎ型トランジスタ、及び第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタは低電位側電源から切り離される。したがって、信号線からの信号は、前記次段の回路には供給されない。この状態で電源の電位が変動し、その影響により、第２Ｎ型トランジスタをオフ状態とする信号の電位が低電位側から高電位側に変動したとしても、第２Ｎ型トランジスタのソースまたはドレインに接続されている低電位側電源の電位も同様に変動するため、結局、第２Ｎ型トランジスタが誤ってオン状態となることはない。したがって、信号線からの信号が、スイッチ回路から前記次段の回路に誤動作により出力されることがない。なお、この態様において、「画像表示装置」は、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置、電気泳動表示装置、エレクトロクロミック表示装置等を含む概念である。
【００１２】
本発明の他の態様に係る画像表示装置は、前記スイッチ回路は、第３Ｐ型トランジスタ、第４Ｐ型トランジスタ、第３Ｎ型トランジスタ、及び第４Ｎ型トランジスタを含み、前記第３Ｐ型トランジスタと前記第４Ｐ型トランジスタ、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタ、前記第３Ｎ型トランジスタと前記第４Ｎ型トランジスタはそれぞれ直列接続され、前記第３Ｐ型トランジスタのソースまたはドレインは高電位側電源ノードに接続され、前記第４Ｎ型トランジスタのソースまたはドレインは低電位側電源ノードに接続され、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタのゲートは前記信号線から前記信号を取り込むノードに接続され、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタの直列接続部は、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートに接続され、前記第３Ｐ型トランジスタのゲートと前記第４Ｎ型トランジスタのゲートは、前記第３Ｐ型トランジスタと前記第４Ｎ型トランジスタのオン状態またはオフ状態を制御する信号を取り込むノードに接続されている。
【００１３】
前記他の態様によれば、第３Ｐ型トランジスタのゲートと第４Ｎ型トランジスタのゲートに、第３Ｐ型トランジスタと第４Ｎ型トランジスタをオン状態とする信号が入力されると、第３Ｐ型トランジスタに直列接続された第４Ｐ型トランジスタのソースまたはドレインの電位は、第３Ｐ型トランジスタに接続された高電位側電源の電位と等しくなる。また、第４Ｎ型トランジスタに直列接続された第３Ｎ型トランジスタのソースまたはドレインの電位は、第４Ｎ型トランジスタに接続された低電位側電源の電位と等しくなる。同様に、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオン状態とする信号が入力されると、第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタのソースまたはドレインの電位は、第１Ｐ型トランジスタに接続された高電位側電源の電位と等しくなる。また、第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタのソースまたはドレインの電位は、第２Ｎ型トランジスタに接続された低電位側電源の電位と等しくなる。
【００１４】
したがって、直列接続された第４Ｐ型トランジスタと第３Ｎ型トランジスタのゲートに信号線から低電位の信号が入力されると、第４Ｐ型トランジスタがオン状態となり、第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに高電位の信号が供給される。その結果、第１Ｎ型トランジスタがオン状態となり、前記次段の回路には低電位の信号が供給される。また、直列接続された第４Ｐ型トランジスタと第３Ｎ型トランジスタのゲートに信号線から高電位の信号が入力されると、第３Ｎ型トランジスタがオン状態となり、第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに低電位の信号が供給される。その結果、第２Ｐ型トランジスタがオン状態となり、前記次段の回路には高電位の信号が供給される。
【００１５】
一方、第３Ｐ型トランジスタのゲートと第４Ｎ型トランジスタのゲートに、第３Ｐ型トランジスタと第４Ｎ型トランジスタをオフ状態とする信号が入力されると、第３Ｐ型トランジスタ、及び第３Ｐ型トランジスタに直列接続された第４Ｐ型トランジスタは高電位側電源から切り離される。また、第４Ｎ型トランジスタ、及び第４Ｎ型トランジスタに直列接続された第３Ｎ型トランジスタは低電位側電源から切り離される。したがって、信号線からの信号は、第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートには供給されず、前記次段の回路にも供給されない。この状態で電源の電位が変動し、その影響により、第４Ｎ型トランジスタをオフ状態とする信号の電位が低電位側から高電位側に変動したとしても、第４Ｎ型トランジスタのソースまたはドレインに接続されている低電位側電源の電位も同様に変動するため、結局、第４Ｎ型トランジスタが誤ってオン状態となることはない。
【００１６】
同様に、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオフ状態とする信号が入力されると、第１Ｐ型トランジスタ、及び第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタは高電位側電源から切り離される。また、第２Ｎ型トランジスタ、及び第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタは低電位側電源から切り離される。したがって、信号線からの信号は、前記次段の回路には供給されない。この状態で電源の電位が変動し、その影響により、第２Ｎ型トランジスタをオフ状態とする信号の電位が低電位側から高電位側に変動したとしても、第２Ｎ型トランジスタのソースまたはドレインに接続されている低電位側電源の電位も同様に変動するため、結局、第２Ｎ型トランジスタが誤ってオン状態となることはない。
【００１７】
したがって、信号線からの信号が、第４Ｐ型トランジスタ及び第３Ｎ型トランジスタ、並びに、第２Ｐ型トランジスタ及び第１Ｎ型トランジスタを介して、前記次段の回路に誤動作により出力されることがない。
【００１８】
本発明の他の態様に係る画像表示装置は、前記データ線駆動回路は、一走査線に対応する複数の画素にデータ線を介してデータ信号の書き込みを行う回路であって、前記一走査線に対応する各列の画素に書き込む前記データ信号を、各列に対応したサンプリング信号によりラッチする第１ラッチ回路と、所定のパルス信号を転送し、各列に対応した前記サンプリング信号を出力するシフトレジスタと、前記第１ラッチ回路にラッチされた各列の画素に書き込む前記データ信号を、ラッチパルス信号により一斉にラッチし、各列の前記データ線に供給する第２ラッチ回路と、を含み、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートは、前記信号線としての前記データ線から前記データ信号を取り込むノードに接続され、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタの直列接続部は、前記次段の回路としての前記第１ラッチ回路の入力ノードに接続され、前記第１Ｐ型トランジスタのゲートと前記第２Ｎ型トランジスタのゲートは、前記第１Ｐ型トランジスタと前記第２Ｎ型トランジスタのオン状態またはオフ状態を制御する前記信号としての前記サンプリング信号を取り込むノードに接続されている。
【００１９】
前記他の態様によれば、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオン状態とするサンプリング信号が入力されると、第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタのソースまたはドレインの電位は、第１Ｐ型トランジスタに接続された高電位側電源の電位と等しくなる。また、第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタのソースまたはドレインの電位は、第２Ｎ型トランジスタに接続された低電位側電源の電位と等しくなる。したがって、直列接続された第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに信号線としてのデータ線から低電位のデータ信号が入力されると、第２Ｐ型トランジスタがオン状態となり、前記次段の回路には高電位のデータ信号が供給される。また、直列接続された第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに信号線としてのデータ線から高電位のデータ信号が入力されると、第１Ｎ型トランジスタがオン状態となり、前記次段の回路には低電位の信号が供給される。
【００２０】
一方、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオフ状態とするサンプリング信号が入力されると、第１Ｐ型トランジスタ、及び第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタは高電位側電源から切り離される。また、第２Ｎ型トランジスタ、及び第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタは低電位側電源から切り離される。したがって、信号線としてのデータ線からのデータ信号は、前記次段の回路には供給されない。この状態で電源の電位が変動し、その影響により、第２Ｎ型トランジスタをオフ状態とするサンプリング信号の電位が低電位側から高電位側に変動したとしても、第２Ｎ型トランジスタのソースまたはドレインに接続されている低電位側電源の電位も同様に変動するため、結局、第２Ｎ型トランジスタが誤ってオン状態となることはない。したがって、信号線としてのデータ線からのデータ信号が、スイッチ回路から前記次段の回路に誤動作により出力されることがない。
【００２１】
本発明の他の態様に係る画像表示装置は、前記スイッチ回路は、第３Ｐ型トランジスタ、第４Ｐ型トランジスタ、第３Ｎ型トランジスタ、及び第４Ｎ型トランジスタを含み、前記第３Ｐ型トランジスタと前記第４Ｐ型トランジスタ、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタ、前記第３Ｎ型トランジスタと前記第４Ｎ型トランジスタはそれぞれ直列接続され、前記第３Ｐ型トランジスタのソースまたはドレインは高電位側電源ノードに接続され、前記第４Ｎ型トランジスタのソースまたはドレインは低電位側電源ノードに接続され、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタのゲートは、前記信号線としての前記データ線から前記データ信号を取り込むノードに接続され、前記第４Ｐ型トランジスタと前記第３Ｎ型トランジスタの直列接続部は、前記第２Ｐ型トランジスタと前記第１Ｎ型トランジスタのゲートに接続され、前記第３Ｐ型トランジスタのゲートと前記第４Ｎ型トランジスタのゲートは、前記第３Ｐ型トランジスタと前記第４Ｎ型トランジスタのオン状態またはオフ状態を制御する信号としての前記サンプリング信号を取り込むノードに接続されている。
【００２２】
前記他の態様によれば、第３Ｐ型トランジスタのゲートと第４Ｎ型トランジスタのゲートに、第３Ｐ型トランジスタと第４Ｎ型トランジスタをオン状態とするサンプリング信号が入力されると、第３Ｐ型トランジスタに直列接続された第４Ｐ型トランジスタのソースまたはドレインの電位は、第３Ｐ型トランジスタに接続された高電位側電源の電位と等しくなる。また、第４Ｎ型トランジスタに直列接続された第３Ｎ型トランジスタのソースまたはドレインの電位は、第４Ｎ型トランジスタに接続された低電位側電源の電位と等しくなる。同様に、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオン状態とするサンプリング信号が入力されると、第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタのソースまたはドレインの電位は、第１Ｐ型トランジスタに接続された高電位側電源の電位と等しくなる。また、第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタのソースまたはドレインの電位は、第２Ｎ型トランジスタに接続された低電位側電源の電位と等しくなる。
【００２３】
したがって、直列接続された第４Ｐ型トランジスタと第３Ｎ型トランジスタのゲートに信号線としてのデータ線から低電位のデータ信号が入力されると、第４Ｐ型トランジスタがオン状態となり、第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに高電位のデータ信号が供給される。その結果、第１Ｎ型トランジスタがオン状態となり、前記次段の回路には低電位のデータ信号が供給される。また、直列接続された第４Ｐ型トランジスタと第３Ｎ型トランジスタのゲートに信号線としてのデータ線から高電位のデータ信号が入力されると、第３Ｎ型トランジスタがオン状態となり、第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートに低電位のデータ信号が供給される。その結果、第２Ｐ型トランジスタがオン状態となり、前記次段の回路には高電位の信号が供給される。
【００２４】
一方、第３Ｐ型トランジスタのゲートと第４Ｎ型トランジスタのゲートに、第３Ｐ型トランジスタと第４Ｎ型トランジスタをオフ状態とするサンプリング信号が入力されると、第３Ｐ型トランジスタ、及び第３Ｐ型トランジスタに直列接続された第４Ｐ型トランジスタは高電位側電源から切り離される。また、第４Ｎ型トランジスタ、及び第４Ｎ型トランジスタに直列接続された第３Ｎ型トランジスタは低電位側電源から切り離される。したがって、信号線としてのデータ線からのデータ信号は、第２Ｐ型トランジスタと第１Ｎ型トランジスタのゲートには供給されず、前記次段の回路にも供給されない。この状態で電源の電位が変動し、その影響により、第４Ｎ型トランジスタをオフ状態とするサンプリング信号の電位が低電位側から高電位側に変動したとしても、第４Ｎ型トランジスタのソースまたはドレインに接続されている低電位側電源の電位も同様に変動するため、結局、第４Ｎ型トランジスタが誤ってオン状態となることはない。
【００２５】
同様に、第１Ｐ型トランジスタのゲートと第２Ｎ型トランジスタのゲートに、第１Ｐ型トランジスタと第２Ｎ型トランジスタをオフ状態とするサンプリング信号が入力されると、第１Ｐ型トランジスタ、及び第１Ｐ型トランジスタに直列接続された第２Ｐ型トランジスタは高電位側電源から切り離される。また、第２Ｎ型トランジスタ、及び第２Ｎ型トランジスタに直列接続された第１Ｎ型トランジスタは低電位側電源から切り離される。したがって、信号線としてのデータ線からのデータ信号は、前記次段の回路には供給されない。この状態で電源の電位が変動し、その影響により、第２Ｎ型トランジスタをオフ状態とするサンプリング信号の電位が低電位側から高電位側に変動したとしても、第２Ｎ型トランジスタのソースまたはドレインに接続されている低電位側電源の電位も同様に変動するため、結局、第２Ｎ型トランジスタが誤ってオン状態となることはない。
【００２６】
したがって、信号線としてのデータ線からのデータ信号が、第４Ｐ型トランジスタ及び第３Ｎ型トランジスタ、並びに、第２Ｐ型トランジスタ及び第１Ｎ型トランジスタを介して、前記次段の回路に誤動作により出力されることがない。
【００２７】
以上の課題を解決するため、本発明の一態様に係る電気泳動表示装置は、上述した態様の画像表示装置のいずれか一つを含み、前記画素は、一対の基板間に電気泳動粒子を含む電気泳動素子を狭持して前記画像を表示可能な画素であり、一方の前記基板と前記電気泳動素子との間に前記画素に対応して画素電極を含み、他方の前記基板と前記電気泳動素子との間に複数の前記画素電極と対向する共通電極を含む。
【００２８】
前記一態様に係る電気泳動表示装置によれば、電源の電位が変動しても、その影響によりスイッチ回路が誤動作することがなく、電気泳動による良好な画像表示が行われる。なお、「電気泳動表示装置」は、白色及び黒色の表示、あるいはその他の色の組み合わせの表示が可能な電気泳動表示装置を含む概念である。
【００２９】
以上の課題を解決するため、本発明の一態様に係る電子機器は、上述した一態様に係る電気泳動表示装置を含む。そのような電子機器は、電源の電位が変動しても、その影響によりスイッチ回路が誤動作することがなく、良好な画像表示が行われる。なお、「電子機器」は、タブレット、電子ブック、スマートフォン等を含む概念である。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態に係る電気泳動表示装置の主要構成を示すブロック図。
【図２】画素回路の構成例を示す図。
【図３】表示部の断面図。
【図４】マイクロカプセルの構成図。
【図５】マイクロカプセルの動作を説明した図。
【図６】マイクロカプセルの動作を説明した図。
【図７】データ線駆動回路の一構成例を示すブロック図。
【図８】データ線駆動回路の一構成例を示す回路図。
【図９】信号取込スイッチ回路の一構成例を示す回路図。
【図１０】ドライバ回路の一構成例を示す回路図。
【図１１】スイッチ回路の制御線との接続点等の波形を示す波形図。
【図１２】第２実施形態に係る信号取込スイッチ回路の一構成例を示す回路図。
【図１３】電子機器（腕時計）の平面図。
【図１４】電子機器（電子ペーパー）の斜視図。
【図１５】比較例に係る信号取込スイッチ回路の一構成例を示す回路図。
【図１６】比較例に係る信号取込スイッチ回路の制御線との接続点等の波形を示す波形図。
【発明を実施するための形態】
【００３１】
＜第１実施形態＞
以下、本発明の第１実施形態について説明する。
図１は、本発明の第１実施形態に係る画像表示装置の一例としての電気泳動表示装置１００の主要構成を示す図である。同図に示すように、電気泳動表示装置１００は、電気泳動パネル１０と、制御回路２０と、を備える。
【００３２】
電気泳動パネル１０は、複数の画素回路Ｐが配列された表示部３０と、各画素回路Ｐを駆動する駆動部４０と、を備える。駆動部４０は、走査線駆動回路４２と、データ線駆動回路４４とを備える。
制御回路２０は、上位装置から供給される映像信号や同期信号などに基づいて、電気泳動パネル１０の各部を統括的に制御する。
【００３３】
表示部３０には、Ｘ方向に延在するｍ本の走査線３２と、Ｙ方向に延在して走査線３２に交差するｎ本のデータ線３４とが形成される（ｍ，ｎは自然数）。複数の画素回路Ｐは、走査線３２とデータ線３４との交差に配置されて縦ｍ行×横ｎ列の行列状に配列される。
図２は、画素回路Ｐの構成例を示す図である。図２においては、第ｉ行（１≦ｉ≦ｍ）の第ｊ列目（１≦ｊ≦ｎ）に位置する１個の画素回路（画素）Ｐのみを図示している。同図に示すように、画素回路Ｐは、電気泳動素子５０と、選択スイッチＴsと、メモリ回路２５と、スイッチ回路３５とを含む。
【００３４】
選択スイッチＴsは、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）で構成されている。選択スイッチＴsのゲート部には走査線３２、ソース側にはデータ線３４、ドレイン側にはメモリ回路２５がそれぞれ接続されている。選択スイッチＴsは、走査線駆動回路４２から走査線３２を介して走査信号が入力される期間中、データ線３４とメモリ回路２５とを接続させることによって、データ線駆動回路４４からデータ線３４を介して入力されるデータ信号をメモリ回路２５に入力させるために用いられる。
【００３５】
メモリ回路２５は、ラッチ回路であり、２つのＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）２５ｐ１、２５ｐ２、及び２つのＮ−ＭＯＳ２５ｎ１、２５ｎ２によって構成されている。Ｐ−ＭＯＳ２５ｐ１、２５ｐ２のソース側に第１の電源線１３が接続され、Ｎ−ＭＯＳ２５ｎ１、２５ｎ２のソース側には第２の電源線１４が接続されている。したがって、Ｐ−ＭＯＳ２５ｐ１及びＰ−ＭＯＳ２５ｐ２のソース側が、メモリ回路２５の高電位電源端子であり、Ｎ−ＭＯＳ２５ｎ１及びＮ−ＭＯＳｎ２のソース側がメモリ回路２５の低電位電源端子である。
【００３６】
また、画素電極スイッチ回路３５は、第１のトランスファーゲート３６と第２のトランスファーゲート３７とを備えている。第１のトランスファーゲート３６は、Ｐ−ＭＯＳ３６ｐとＮ−ＭＯＳ３６ｎとを備えている。第２のトランスファーゲート３７は、Ｐ−ＭＯＳ３７ｐとＮ−ＭＯＳ３７ｎとを備えている。
第１のトランスファーゲート３６のソース側は、第１の枝電源線６３と接続され、第２のトランスファーゲート３７のソース側は、第２の枝電源線６４と接続されている。トランスファーゲート３６、３７のドレイン側は、画素電極５１に接続されている。
【００３７】
メモリ回路２５は、選択スイッチＴsのドレイン側と接続された入力端子と、スイッチ回路３５と接続された第１の出力端子及び第２の出力端子とを備えている。
メモリ回路２５のＰ−ＭＯＳ２５ｐ１のゲート部及びＮ−ＭＯＳ２５ｎ１のゲート部は、メモリ回路２５の入力端子として機能する。入力端子は、選択スイッチＴsのドレイン側と接続されるとともに、メモリ回路２５の第１の出力端子（Ｐ−ＭＯＳ２５ｐ２のドレイン側及びＮ−ＭＯＳ２５ｎ２のドレイン側）と接続されている。
さらに、第１の出力端子Ｎ２は、第１のトランスファーゲート３６のＰ−ＭＯＳ３６ｐのゲート部、及び第２のトランスファーゲート３７のＮ−ＭＯＳ３７ｎのゲート部に接続されている。
【００３８】
メモリ回路２５のＰ−ＭＯＳ２５ｐ２のゲート部及びＮ−ＭＯＳ２５ｎ２のゲート部は、メモリ回路２５の第２の出力端子Ｎ３として機能する。
第２の出力端子Ｎ３は、Ｐ−ＭＯＳ２５ｐ１のドレイン側及びＮ−ＭＯＳ２５ｎ１のドレイン側と接続されるとともに、第１のトランスファーゲート３６のＮ−ＭＯＳ３６ｎのゲート部、及び第２のトランスファーゲート３７のＰ−ＭＯＳ３７ｐのゲート部に接続されている。
【００３９】
メモリ回路２５は、選択スイッチＴsから送られたデータ信号を保持するとともに、画素電極スイッチ回路３５にデータ信号を入力するために用いられる。
画素電極スイッチ回路３５は、メモリ回路２５から入力されたデータ信号に基づいて、第１及び第２の枝電源線６３、６４の何れかを択一的に選択し、画素電極５１と接続させるセレクタとして機能する。このとき、第１及び第２のトランスファーゲート３６、３７は、データ信号のレベルに応じて一方のみが動作する。
【００４０】
具体的には、データ信号としてメモリ回路２５の入力端子にハイレベル（Ｈ）が入力されると、第１の出力端子からハイレベル（Ｈ）が出力されるので、第１の出力端子に接続されたトランジスタのうち、Ｎ−ＭＯＳ３７ｎが動作し、また第２の出力端子と接続されたＰ−ＭＯＳ３７ｐが動作してトランスファーゲート３７が駆動される。したがって、第１の枝電源線６３と画素電極５１とが電気的に接続される。
一方、データ信号としてメモリ回路２５の入力端子にローレベル（Ｌ）が入力されると、第１の出力端子からはローレベル（Ｌ）が出力されるので、第１の出力端子に接続されたトランジスタのうち、Ｐ−ＭＯＳ３６ｐが動作し、また第２の出力端子Ｎ３と接続されたＮ−ＭＯＳ３６ｎが動作してトランスファーゲート３６が駆動される。したがって、第２の枝電源線６４と画素電極５１とが電気的に接続される。
そして、動作した方のトランスファーゲートを介して、第１の枝電源線６３又は第２の枝電源線６４が画素電極５１と導通し、画素電極５１に電位が入力される。
また、メモリ回路２５は、以上のように選択スイッチＴsを介して入力されるデータ信号を電位として保持することができ、一定期間ごとのリフレッシュ操作を行わなくても画素電極スイッチ回路３５の状態を保持することができる。したがって、メモリ回路２５の機能によって画素電極５１の電位を保持することができる。また、異なる信号を出力する複数の出力端子を設けることができるため、画素電極スイッチ回路３５の構成に合わせた適切な制御が可能である。
【００４１】
電気泳動素子５０は、図３に示すように、向かい合う画素電極５１及び共通電極５２と、画素電極５１と共通電極５２との間に配置された複数のマイクロカプセル５３とを含む。本実施形態では、共通電極５２側が観察側の電極である。なお、共通電極は、画素電極５１に対向する電極であるため対向電極とも称されるが、本実施形態では共通電極として説明する。
表示素子の一例としての電気泳動素子５０は、複数のマイクロカプセル５３により構成されている。電気泳動素子５０は、接着剤層３１を用いて素子基板２８と対向基板２９の間で固定されている。すなわち、電気泳動素子５０と両基板２８、２９との間に接着剤層３１が形成されている。
なお、素子基板２８側の接着剤層３１は画素電極５１面と接着するために必用なものであるが、対向基板２９側の接着剤層３１については必須ではない。これは、あらかじめ、対向基板２９に対して、共通電極５２と複数のマイクロカプセル５３と対向基板２９側の接着剤層３１とを、一貫した製造工程で造り込んだあと、電気泳動シートとして取り扱う場合においては、接着剤層３１として必用となるのは、素子基板２８側の接着剤層３１のみとなる場合が想定されるからである。
【００４２】
素子基板２８は、例えばガラスやプラスティックなどからなる基板である。素子基板２８上に画素電極５１が形成され、画素電極５１はそれぞれの画素回路Ｐごとに矩形に形成されている。図示は省略しているが、各画素電極５１の間の領域や画素電極５１の下面（素子基板２８側の層）には、図１、２で示した走査線３２、データ線３４、第１の枝電源線６３、第２の枝電源線６４、電源線１３、１４、選択スイッチＴs、メモリ回路２５、画素電極スイッチ回路３５などが形成されている。
【００４３】
対向基板２９は、画像を表示する側となるため、例えば、ガラス等の透光性を有する基板とされる。対向基板２９上に形成された共通電極５２には、透光性と導電性とを備えた材質が用いられ、例えばＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等が用いられる。
なお、電気泳動素子５０は、あらかじめ対向基板２９側に形成され、接着剤層３１までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３１側には、保護用の剥離紙が貼り付けられている。
製造工程においては、別途製造された、画素電極５１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３０を形成している。このため、一般的な構成では、接着剤層３１は画素電極５１側のみに存在することになる。
【００４４】
図４は、マイクロカプセル５３の構成図である。マイクロカプセル５３は、例えば５０μｍ程度の粒径を有すると共にポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂によって形成されている。このマイクロカプセル５３は、共通電極５２と上述の画素電極５１との間に挟持されており、一つの画素内に複数のマイクロカプセル５３が縦横に配列された構成になっている。マイクロカプセル５３の周囲を埋めるように、当該マイクロカプセル５３を固定するバインダ（図示は省略）が設けられている。
マイクロカプセル５３は球状体であり、その内部には、電気泳動粒子を分散させるための溶媒である分散媒５４と、電気泳動粒子として複数の白色粒子（電気泳動粒子）５５と、複数の黒色粒子（電気泳動粒子）５６との帯電粒子が封入されている。本実施形態では、白色粒子はマイナスに帯電しており、黒色粒子はプラスに帯電している。なお、本発明はこのような態様に限定される訳ではなく、白色粒子をマイナスに帯電し、黒色粒子をプラスに帯電してもよい。
【００４５】
分散媒５４は、白色粒子５５と黒色粒子５６とをマイクロカプセル５３内に分散させる液体である。
分散媒５４としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを挙げることができる。
【００４６】
白色粒子５５は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。
黒色粒子５６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。
このため、白色粒子５５及び黒色粒子５６は、分散媒５４中で画素電極５１と共通電極５２との間の電位差によって発生する電場中を移動することができる。
【００４７】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
【００４８】
白色粒子５５及び黒色粒子５６は溶媒中のイオンによって覆われており、これらの粒子の表面にはイオン層５７が形成されている。帯電している白色粒子５５及び黒色粒子５６とイオン層５７との間には、電気二重層が形成されている。一般的に、白色粒子５５や黒色粒子５６などの帯電粒子は、１０ｋＨｚ以上の周波数の電界を印加しても、電界にほとんど反応せず、ほとんど移動しないことが知られている。帯電粒子の周りのイオンは、帯電粒子に比べて粒子径がはるかに小さいので、電界の周波数が１０ｋＨｚ以上の電界を印加すると電界に応じて移動することが知られている。
【００４９】
図５及び図６はマイクロカプセル５３の動作を説明した図である。ここでは、イオン層５７が形成されない理想的な場合を例に挙げて説明する。
画素電極５１と共通電極５２との関係において、画素電極５１が低電位、共通電極５２が高電位の場合は、プラスに帯電した白色粒子５５がクーロン力によってマイクロカプセル５３内で画素電極５１に引き寄せられる。一方、マイナスに帯電した黒色粒子５６はクーロン力によってマイクロカプセル５３内で共通電極５２に引き寄せられる。これにより、マイクロカプセル５３内の表示面側（共通電極５２側）には黒色粒子５６が集まることになり、観察側である共通電極５２側からこの画素回路Ｐを見ると、黒色粒子５６の色である「黒色」が認識される。
他方、画素電極５１と共通電極５２との関係において、画素電極５１が高電位、共通電極５２が低電位の場合は、マイナスに帯電した黒色粒子５６がクーロン力によってマイクロカプセル５３内で画素電極５１に引き寄せられる。一方、プラスに帯電した白色粒子５５はクーロン力によってマイクロカプセル５３内で共通電極５２に引き寄せられる。これにより、マイクロカプセル５３の表示面側（共通電極５２側）には白色粒子５５が集まることになり、観察側である共通電極５２側からこの画素回路Ｐを見ると、白色粒子５５の色である「白色」が認識される。
このように、画素電極５１と共通電極５２との間の電圧を、表示したい階調（明るさ）に応じた値に設定して、電気泳動粒子を移動させることで、所望の階調表示を得ることができる。
【００５０】
なお、画素電極５１と共通電極５２との間への電圧の印加を停止すると、クーロン力が作用しなくなるので、電気泳動粒子は溶媒の粘性抵抗によって停止する。電気泳動粒子は、溶媒の粘性抵抗により所定の位置に長時間停留することができるので、所定の電圧が印加されたときの表示状態を、当該所定の電圧の印加が停止された後でも維持し得る性質（記憶性）を有する。
【００５１】
説明を図１に戻す。走査線駆動回路４２は、走査信号ＧW[１]〜ＧW[ｍ]を各走査線３２に出力する。ここでは、第ｉ行の走査線３２に出力される走査信号をＧW[ｉ]と表記する。走査線駆動回路４２が、走査信号ＧW[ｉ]を所定期間だけアクティブレベル（ハイレベル）に設定することにより、第ｉ行に属するｎ個の画素回路Ｐの選択スイッチＴsが一斉にオン状態に変化する。走査信号ＧW[ｉ]のハイレベルへの移行は第ｉ行の走査線３２の選択を意味する。また、走査線駆動回路４２は、通常は走査線３２を一つずつ選択してハイレベルの電圧を印加するが、必要に応じて全ての走査線３２を同時に選択してハイレベルの電圧を印加する機能を有している。さらに、走査線駆動回路４２は、特定の走査線３２のみを順次選択してハイレベルの電圧を印加する機能を有している。
【００５２】
データ線駆動回路４４は、走査線駆動回路４２が選択した１行分（ｎ個）の画素回路Ｐに対応するデータ信号Ｖｘ[１]〜Ｖｘ[ｎ]を生成して各データ線３４に出力する。ここでは、第ｊ列目のデータ線３４に出力されるデータ信号をＶｘ[ｊ]と表記する。
ここで、第ｉ行の第ｊ列目に位置する画素回路Ｐに対してデータ信号Ｖｘが供給される場合を想定する。この場合、データ線駆動回路４４は、走査線駆動回路４２が第ｉ行の走査線３２を選択するタイミングに同期して、当該画素回路Ｐに対して指定された階調（「指定階調」）に応じた大きさの電圧信号をデータ信号Ｖｘ[ｊ]として第ｊ列目のデータ線３４に出力する。また、データ線駆動回路４４は、必要に応じて全てのデータ線３４をハイインピーダンスにする機能も有している。
【００５３】
当該データ信号Ｖｘ[ｊ]は、オン状態の選択スイッチＴs（図２参照）を介して、当該画素回路Ｐの画素電極５１に供給される（書き込まれる）。これにより、当該画素回路Ｐの電気泳動素子５０の両端間の電圧（画素電極５１と共通電極５２との間の電圧）が、当該画素回路Ｐの指定階調に応じた値に設定される。
このように、駆動部４０は、第ｉ行の走査線３２を選択すると共に、第ｉ行の第ｊ列目に位置する画素回路Ｐの指定階調に応じた大きさのデータ信号Ｖｘ[ｊ]を第ｊ列目のデータ線３４に出力する。この動作を、当該画素回路Ｐに対するデータ信号Ｖｘ[ｊ]の書込動作と称する。
【００５４】
図７は、データ線駆動回路４４の一構成例を示す図である。同図に示すように、データ線駆動回路４４は、シフトレジスタ４４−１と、第１ラッチ部４４−２と、第２ラッチ部４４−３と、パルス生成回路４４−４とを備える。
シフトレジスタ４４−１は、出力段にｎ個のＮＡＮＤゲートを備えており、制御回路２０から供給されたクロック信号ＣＬＫに従って、スタートパルスＳＰをシフトして、第１列のデータ線３４に対応する１段目から、第ｎ列のデータ線３４に対応するｎ段目まで、順次、サンプリング信号ｓ１〜ｓｎを出力する。
第１ラッチ部４４−２は、サンプリング信号ｓ１〜ｓｎが入力された段から順次、当該サンプリング信号ｓ１〜ｓｎに対応する期間、信号線２００から映像信号ＶＩＤＥＯを取り込み、第２ラッチ部４４−３へ出力する。なお、映像信号ＶＩＤＥＯは、制御回路２０から信号線２００により第１ラッチ部４４−２へ供給される。
【００５５】
第２ラッチ部４４−３は、ラッチパルスＬＡＴがアクティブになるタイミングで、第１ラッチ部４４−２の各段から供給された映像信号ＶＩＤＥＯ（データ信号Ｖｘ［１］〜Ｖｘ［ｎ］）を保持し、一行分のデータ信号Ｖｘ［１］〜Ｖｘ［ｎ］を、第１列から第ｎ列のデータ線３４に供給する。
詳細には、制御回路２０による制御で、第２ラッチ部４４−３の１段目からｎ段目（１行分）の映像信号ＶＩＤＥＯの取り込みが完了すると、ラッチパルスＬＡＴが第２ラッチ部４４−３に入力され、第１列から第ｎ列のデータ線３４に、データ信号Ｖｘ［１］〜Ｖｘ［ｎ］が出力される。
【００５６】
パルス生成回路４４−４は、シフトレジスタ４４−１の最終段であるｎ段目の後に３段のシフトレジスタを追加し、その出力の論理和を取ってラッチパルスＬＡＴとして出力する。これによりラッチパルスＬＡＴをクロック信号ＣＬＫの２周期分まで拡大する。
【００５７】
以下、データ線駆動回路４４の構成及び動作について詳しく説明する。
図８に示すように、シフトレジスタ４４−１は、複数の単位回路Ｕ０〜Ｕｎ＋３と、複数のＮＡＮＤゲートＧＴ２と、複数のインバータＩＮＶ４とを備える。初段の単位回路Ｕ０はスタートパルスＳＰをラッチする機能を有し、２段目の単位回路Ｕ１からｎ段目の単位回路Ｕｎはサンプリング信号ｓ１〜ｓｎを生成する機能を有している。また、ｎ＋１段目からｎ＋３段目の単位回路Ｕｎ＋１〜Ｕｎ＋３は、ラッチパルスＬＡＴを生成するパルス生成回路４４−４の一部として機能する。各単位回路は、クロックドインバータＩＮＶ１及びＩＮＶ２と、インバータＩＮＶ３と、ＮＯＲゲートＧＴ１とを備えている。
【００５８】
クロックドインバータＩＮＶ１及びＩＮＶ２は、クロック信号ＣＬＫに基づいて動作する。この例において、単位回路Ｕ０のクロックドインバータＩＮＶ１及び単位回路Ｕ１のクロックドインバータＩＮＶ２は、クロック信号ＣＬＫがＨレベルの場合にインバータとして動作し、クロック信号ＣＬＫがＬレベルの場合には出力端子をハイインピーダンス状態にする。一方、単位回路Ｕ０のクロックドインバータＩＮＶ２及び単位回路Ｕ１のクロックドインバータＩＮＶ１は、インバータＩＮＶ３を介してクロック信号ＣＬＫがＬレベルの場合にインバータとして動作し、クロック信号ＣＬＫがＨレベルの場合には出力端子をハイインピーダンス状態にする。
【００５９】
ＮＯＲゲートＧＴ１は、一方の入力端子にリセット信号ＲＳＴが接続され、他方の入力端子にクロックドインバータＩＮＶ１及びクロックドインバータＩＮＶ２の出力端子が接続される。また、ＮＯＲゲートＧＴ１の出力端子は、次段のＮＡＮＤゲートＧＴ２の入力端子に接続されると共に、同じ段のクロックドインバータＩＮＶ２と次段のクロックドインバータＩＮＶ１の入力端子に接続される。したがって、同じ段においては、ＮＯＲゲートＧＴ１とクロックドインバータＩＮＶ２とでラッチ回路が形成されている。
【００６０】
このように各単位回路は、クロックドインバータＩＮＶ２とＮＯＲゲートＧＴ１で構成されるラッチ回路と、このラッチ回路にスタートパルスＳＰの論理レベルを書き込むクロックドインバータＩＮＶ１から構成される。そして、クロックドインバータＩＮＶ１及びＩＮＶ２のアクティブ・非アクティブを排他的に制御することによって、ある単位回路では、ラッチ回路への書き込みを禁止し論理レベルをホールドする状態で動作させ、これに隣接する単位回路ではラッチ回路への書き込みを許容する状態で動作させ、これらの状態をクロック信号ＣＬＫの１／２周期で切り替える。
【００６１】
ＮＡＮＤゲートＧＴ２とインバータＩＮＶ４は、２段目の単位回路Ｕ１からｎ段目の単位回路Ｕｎに対応してそれぞれｎ個設けられている。ＮＡＮＤゲートＧＴ２の入力端子は、対応する単位回路におけるＮＯＲゲートＧＴ１の出力端子と、一つ前の段の単位回路におけるＮＯＲゲートＧＴ１の出力端子とが接続される。各ＮＡＮＤゲートＧＴ２の出力端子は、各インバータＩＮＶ４の入力端子に接続され、各インバータＩＮＶ４の出力端子は、第１ラッチ回路４４−２の各トランジスタＴｒ１のゲート端子に接続される。このように構成することで、ｎ個のインバータＩＮＶ４からサンプリング信号ＳＲ１〜ＳＲｎが出力される。
【００６２】
第１ラッチ部４４−２は、ｎ個の単位回路Ｐ１〜Ｐｎを備える。各単位回路は、信号取込スイッチ回路ＳＷ１と、インバータＩＮＶ５及びインバータＩＮＶ６から成るラッチ回路とを備えている。信号取込スイッチ回路ＳＷ１は、シフトレジスタ４４−１の各インバータＩＮＶ４の出力端子と接続され、信号取込スイッチ回路ＳＷ１は映像信号ＶＩＤＥＯの供給線としての信号線２００と接続される。また、信号取込スイッチ回路ＳＷ１はラッチ回路におけるインバータＩＮＶ５の入力端子に接続される。インバータＩＮＶ５の出力端子はインバータＩＮＶ６の入力端子に接続され、インバータＩＮＶ６の出力端子はインバータＩＮＶ５の入力端子に接続される。このように構成することにより、インバータＩＮＶ５とインバータＩＮＶ６はラッチ回路を形成する。第１ラッチ部４４−２においては、サンプリング信号ＳＲ１〜ＳＲｎが入力された段から順次、信号取込スイッチ回路ＳＷ１がオン状態となり、当該サンプリング信号ｓ１〜ｓｎに対応する期間、映像信号ＶＩＤＥＯがラッチ回路によりラッチされ、各列の画素に書き込むデータ信号として出力する。各インバータＩＮＶ５の出力端子は、第２ラッチ部４４−３の各トランジスタＴｒ２のソース端子に接続され、各列の画素に書き込むデータ信号が第２ラッチ部４４−３に供給される。
【００６３】
第２ラッチ部４４−３は、ｎ個の単位回路Ｒ１〜Ｒｎを備える。各単位回路は、信号取込スイッチ回路としてのトランジスタＴｒ２と、インバータＩＮＶ７及びインバータＩＮＶ８から成るラッチ回路とを備えている。各トランジスタＴｒ２のゲート端子はラッチパルスＬＡＴの供給線と接続され、各トランジスタＴｒ２のソース端子は第１ラッチ回路４４−２の各インバータＩＮＶ５の出力端子と接続される。また、各トランジスタＴｒ２のドレイン端子はインバータＩＮＶ７の入力端子に接続される。インバータＩＮＶ７の出力端子はインバータＩＮＶ８の入力端子に接続され、インバータＩＮＶ８の出力端子はインバータＩＮＶ７の入力端子に接続される。このように構成することにより、インバータＩＮＶ７とインバータＩＮＶ８はラッチ回路を形成する。
【００６４】
１段目からｎ段目（１行分）のデータ信号が第１ラッチ部４４−２から出力されパルス生成回路４４−４から出力されるラッチパルスＬＡＴがアクティブになるタイミングで各トランジスタＴｒ２がオン状態になると、第１ラッチ部４４−２の各インバータＩＮＶ５から供給されたデータ信号を取り込み、各インバータＩＮＶ７から、第１列から第ｎ列のデータ線３４に、データ信号Ｖｘ［１］〜Ｖｘ［ｎ］が供給される。
【００６５】
パルス生成回路４４−４は、シフトレジスタ４４−１の第ｎ＋１段〜第ｎ＋３段の単位回路Ｕｎ＋１〜単位回路Ｕｎ＋３と、ＯＲゲートＧＴ３とを備える。単位回路Ｕｎ＋１〜単位回路Ｕｎ＋３は、シフトレジスタ４４−１の第ｎ段目の単位回路Ｕｎから出力される出力信号ＳＲｎを、クロック信号ＣＬＫの１／２周期ごとにシフトさせて出力する。そして、ＯＲゲートＧＴ３は、単位回路Ｕｎ＋１〜単位回路Ｕｎ＋３の出力信号のいずれかがＨレベルである期間中、ＨレベルのラッチパルスＬＡＴを出力する。したがって、クロック信号ＣＬＫの２周期分の幅のラッチパルスＬＡＴが得られる。
【００６６】
次に、本実施形態における信号取込スイッチ回路ＳＷ１の詳細について図９ないし図１１を参照して説明する。
図９は信号取込スイッチ回路ＳＷ１の回路図である。図９に示すように、信号取込スイッチ回路ＳＷ１は、第１Ｐ型トランジスタＴｒ１０、第２Ｐ型トランジスタＴｒ１１、第１Ｎ型トランジスタＴｒ１２、第２Ｎ型トランジスタＴｒ１３、第３Ｐ型トランジスタＴｒ１４、第４Ｐ型トランジスタＴｒ１５、第３Ｎ型トランジスタＴｒ１６、及び第４Ｎ型トランジスタＴｒ１７の８個のトランジスタを含む。また、インバータとして、Ｐ型トランジスタＴｒ１８及びＮ型トランジスタＴｒ１９を含む。
【００６７】
第１Ｐ型トランジスタＴｒ１０と第２Ｐ型トランジスタＴｒ１１、第２Ｐ型トランジスタＴｒ１１と第１Ｎ型トランジスタＴｒ１２、第１Ｎ型トランジスタＴｒ１２と第２Ｎ型トランジスタＴｒ１３は、それぞれ直列接続されている。
【００６８】
第１Ｐ型トランジスタＴｒ１０のソースまたはドレインは高電位側電源ＶＤＤのノードＮ１に接続されている。第２Ｎ型トランジスタＴｒ１３のソースまたはドレインは低電位側電源ＶＳＳＸのノードＮ３に接続されている。第２Ｐ型トランジスタＴｒ１１と第１Ｎ型トランジスタＴｒ１２の直列接続部Ｎ２は次段の回路としてのラッチ回路におけるインバータＩＮＶ５の入力ノードＮ８に接続されている。第２Ｎ型トランジスタＴｒ１３のゲートは、第２Ｎ型トランジスタＴｒ１３のオン状態またはオフ状態を制御する信号としてのサンプリング信号を取り込むノードＮ６に接続されている。また、第１Ｐ型トランジスタＴｒ１０のゲートは、第１Ｐ型トランジスタＴｒ１０のオン状態またはオフ状態を制御する信号としてのサンプリング信号を取り込むノードＮ５に接続されている。なお、ノードＮ５から取り込むサンプリング信号は、Ｐ型トランジスタＴｒ１８とＮ型トランジスタＴｒ１９から成るインバータにより、ノードＮ６から取り込むサンプリング信号を反転させた信号となっている。
【００６９】
第３Ｐ型トランジスタＴｒ１４と第４Ｐ型トランジスタＴｒ１５、第４Ｐ型トランジスタＴｒ１５と第３Ｎ型トランジスタＴｒ１６、第３Ｎ型トランジスタＴｒ１６と第４Ｎ型トランジスタＴｒ１７は、それぞれ直列接続されている。
【００７０】
第３Ｐ型トランジスタＴｒ１４のソースまたはドレインは、高電位側電源ＶＤＤのノードＮ１に接続されている。第４Ｎ型トランジスタＴｒ１７のソースまたはドレインは低電位側電源ＶＳＳＸのノードＮ３に接続されている。第４Ｐ型トランジスタＴｒ１５と第３Ｎ型トランジスタＴｒ１６の直列接続部Ｎ４は、第２Ｐ型トランジスタＴｒ１１と第１Ｎ型トランジスタＴｒ１２のゲートに接続されている。第３Ｐ型トランジスタＴｒ１４のゲートは、第３Ｐ型トランジスタＴｒ１４のオン状態またはオフ状態を制御する信号としてのサンプリング信号を取り込むノードＮ５に接続されている。第４Ｎ型トランジスタＴｒ１７のゲートは、第４Ｎ型トランジスタＴｒ１７のオン状態またはオフ状態を制御する信号としてのサンプリング信号を取り込むノードＮ６に接続されている。第４Ｐ型トランジスタＴｒ１５と第３Ｎ型トランジスタＴｒ１６のゲートは、信号線２００から映像信号ＶＩＤＥＯを取り込むノードＮ７に接続されている。
【００７１】
以上のような本実施形態の信号取込スイッチ回路ＳＷ１において、第４Ｎ型トランジスタＴｒ１７をオン状態とするサンプリング信号が入力されると、第４Ｎ型トランジスタＴｒ１７に直列接続された第３Ｎ型トランジスタＴｒ１６のソースまたはドレインの電位は、第４Ｎ型トランジスタＴｒ１７に接続された低電位側電源ＶＳＳＸの電位と等しくなる。
【００７２】
また、前記サンプリング信号は、インバータのトランジスタＴｒ１８，Ｔｒ１９を介して反転され、第３Ｐ型トランジスタＴｒ１４のゲートに第３Ｐ型トランジスタＴｒ１４をオン状態とする信号として入力される。その結果、第３Ｐ型トランジスタＴｒ１４に直列接続された第４Ｐ型トランジスタＴｒ１５のソースまたはドレインの電位は、第３Ｐ型トランジスタＴｒ１４に接続された高電位側電源ＶＤＤの電位と等しくなる。
【００７３】
同様に、第２Ｎ型トランジスタＴｒ１３のゲートに第２Ｎ型トランジスタＴｒ１３をオン状態とするサンプリング信号が入力されると、第２Ｎ型トランジスタＴｒ１３に直列接続された第１Ｎ型トランジスタＴｒ１２のソースまたはドレインの電位は、第２Ｎ型トランジスタＴｒ１３に接続された低電位側電源の電位ＶＳＳＸと等しくなる。
【００７４】
また、第１Ｐ型トランジスタＴｒ１０のゲートに、インバータのトランジスタＴｒ１８，Ｔｒ１９を介して第１Ｐ型トランジスタＴｒ１０をオン状態とするサンプリング信号が入力されると、第１Ｐ型トランジスタＴｒ１０に直列接続された第２Ｐ型トランジスタＴｒ１１のソースまたはドレインの電位は、第１Ｐ型トランジスタＴｒ１０に接続された高電位側電源ＶＤＤの電位と等しくなる。
【００７５】
したがって、直列接続された第４Ｐ型トランジスタＴｒ１５と第３Ｎ型トランジスタＴｒ１６のゲートに信号線２００から映像信号ＶＩＤＥＯとして低電位の信号（ローレベル（Ｌ）の信号）が入力されると、第４Ｐ型トランジスタＴｒ１５がオン状態となり、第２Ｐ型トランジスタＴｒ１１と第１Ｎ型トランジスタＴｒ１２のゲートに高電位の信号（ハイレベル（Ｈ）の信号）が供給される。その結果、第１Ｎ型トランジスタＴｒ１２がオン状態となり、次段の回路としてのラッチ回路のインバータＩＮＶ５にはローレベル（Ｌ）の信号が供給される。
【００７６】
また、直列接続された第４Ｐ型トランジスタＴｒ１５と第３Ｎ型トランジスタＴｒ１６のゲートに信号線２００からハイレベル（Ｈ）の映像信号ＶＩＤＥＯが入力されると、第３Ｎ型トランジスタＴｒ１６がオン状態となり、第２Ｐ型トランジスタＴｒ１１と第１Ｎ型トランジスタＴｒ１２のゲートにローレベル（Ｌ）の信号が供給される。その結果、第２Ｐ型トランジスタＴｒ１２がオン状態となり、次段の回路としてのラッチ回路のインバータＩＮＶ５にはハイレベル（Ｈ）の信号が供給される。
【００７７】
第４Ｎ型トランジスタＴｒ１７のゲートに、第４Ｎ型トランジスタＴｒ１７をオフ状態とするサンプリング信号が入力されると、第４Ｎ型トランジスタＴｒ１７、及び第４Ｎ型トランジスタＴｒ１７に直列接続された第３Ｎ型トランジスタＴｒ１６は低電位側電源ＶＳＳＸから切り離される。
【００７８】
また、第３Ｐ型トランジスタＴｒ１４のゲートに、インバータのトランジスタＴｒ１８，Ｔｒ１９を介して第３Ｐ型トランジスタＴｒ１４をオフ状態とするサンプリング信号が入力されると、第３Ｐ型トランジスタＴｒ１４、及び第３Ｐ型トランジスタＴｒ１４に直列接続された第４Ｐ型トランジスタＴｒ１５は高電位側電源ＶＤＤから切り離される。
【００７９】
したがって、信号線２００からの映像信号ＶＩＤＥＯは、第２Ｐ型トランジスタＴｒ１１と第１Ｎ型トランジスタＴｒ１２のゲートには供給されず、次段の回路としてのラッチ回路のインバータＩＮＶ５にも供給されない。
【００８０】
同様に、第２Ｎ型トランジスタＴｒ１３のゲートに、第２Ｎ型トランジスタをオフ状態とする信号が入力されると、第２Ｎ型トランジスタＴｒ１３、及び第２Ｎ型トランジスタＴｒ１３に直列接続された第１Ｎ型トランジスタＴｒ１２は低電位側電源ＶＳＳＸから切り離される。
【００８１】
また、第１Ｐ型トランジスタＴｒ１０のゲートに、インバータのトランジスタＴｒ１８，Ｔｒ１９を介して第１Ｐ型トランジスタＴｒ１０をオフ状態とするサンプリング信号が入力されると、第１Ｐ型トランジスタＴｒ１０、及び第１Ｐ型トランジスタＴｒ１０に直列接続された第２Ｐ型トランジスタＴｒ１１は高電位側電源ＶＤＤから切り離される。
【００８２】
ここで、図１０を参照しつつ、データ線駆動回路４４の電源線の電位の変動について説明する。低温ポリシリコンのＴＦＴ基板では、ガラス基板上にデータ線駆動回路４４を形成できる。形成したデータ線駆動回路４４には、外部から電源及び映像信号ＶＩＤＥＯ等の信号が供給される。データ線駆動回路４４においては、第１ラッチ部４４−２から第２ラッチ部４４−３へのデータ転送時に図１０に矢印で示すように大きな電流が流れる。外部に接地された電源との間に、コネクタ等の抵抗Ｒがある場合には、前記大きな電流によってガラス基板上の電源線２０１，２０２における電源電位が変動する。
【００８３】
上述したように、第１Ｎ型トランジスタＴｒ１２及び第３Ｎ型トランジスタＴｒ１６は低電位側電源ＶＳＳＸから切り離され、第２Ｐ型トランジスタＴｒ１１及び第４Ｐ型トランジスタＴｒ１５が高電位側電源ＶＤＤから切り離された状態で、電源電位が変動した場合を考える。電源電位の変動の影響により、第４Ｎ型トランジスタＴｒ１７をオフ状態とするサンプリング信号の電位が低電位側（ローレベル（Ｌ））から高電位側（ハイレベル（Ｈ））に変動したとしても、第４Ｎ型トランジスタＴｒ１７のソースまたはドレインに接続されている低電位側電源ＶＳＳＸの電位も同様に変動する。したがって、結局、第４Ｎ型トランジスタＴｒ１７が誤ってオン状態となることはない。
【００８４】
同様に、電源電位の変動の影響により、第２Ｎ型トランジスタＴｒ１３をオフ状態とするサンプリング信号の電位が低電位側（ローレベル（Ｌ））から高電位側（ハイレベル（Ｈ））に変動したとしても、第２Ｎ型トランジスタＴｒ１３のソースまたはドレインに接続されている低電位側電源ＶＳＳＸの電位も同様に変動するため、結局、第２Ｎ型トランジスタＴｒ１３が誤ってオン状態となることはない。
【００８５】
図１１に、電源電位が変動した場合の第４Ｐ型トランジスタＴｒ１５及び第３Ｎ型トランジスタＴｒ１６の直列接続部Ｎ４等の波形を示す。図１１に示すように、第４Ｎ型トランジスタＴｒ１７のゲートが接続されたノードＮ６は、電源電位の変動の影響を受けて一時的に０Ｖから１．５Ｖに変動する。しかし、上述したように、第４Ｐ型トランジスタＴｒ１５及び第３Ｎ型トランジスタＴｒ１６は電源から切り離されているため、第４Ｐ型トランジスタＴｒ１５及び第３Ｎ型トランジスタＴｒ１６の直列接続部Ｎ４の電子は４．１Ｖ程度までしか変動しない。また、第３Ｐ型トランジスタＴｒ１４のゲートに接続されたノードＮ５も４．２Ｖ程度までしか変動しない。したがって、ラッチ回路の入力ノードＮ８の電位は、５Ｖ程度を維持しており、誤った信号がラッチ回路に入力されることがない。
【００８６】
以上のように、本実施形態によれば、電源の電位が変動したとしても、誤った値の映像信号ＶＩＤＥＯが、第４Ｐ型トランジスタＴｒ１５及び第３Ｎ型トランジスタＴｒ１６、並びに、第２Ｐ型トランジスタＴｒ１１及び第１Ｎ型トランジスタＴｒ１２を介して、次段の回路のラッチ回路に出力されることがない。
【００８７】
（比較例）
図１５及び図１６を参照しつつ比較例について説明する。図１５は比較例における第１ラッチ部の回路図である。図１５に示すように、比較例の第１ラッチ部は、信号取込スイッチ回路としてトランスファーゲートＴＧ１を備え、ラッチ回路としてインバータＩＮＶ５及びインバータＩＮＶ６を備えている。
【００８８】
この比較例において、トランスファーゲートＴＧ１のＮ型トランジスタのゲートにローレベル（Ｌ）のサンプリング信号が入力され、トランスファーゲートＴＧ１のＰ型トランジスタのゲートにハイレベル（Ｈ）のサンプリング信号が入力されているとする。つまり、インバータＩＮＶ５及びインバータＩＮＶ６のラッチ回路によりラッチが完了した状態であるとする。このような状態で電源電位が変動すると、トランスファーゲートＴＧ１のＮ型トランジスタのゲートに接続されたノードＮ６は、図１６に示すように、一時的に０Ｖから１．５Ｖ程度まで変動する。その結果、トランスファーゲートＴＧ１のＮ型トランジスタがオン状態になってしまい、信号線２００のローレベルの映像信号ＶＩＤＥＯが、ラッチ回路のインバータＩＮＶ５の入力ノードＮ８に出力され、本来はハイレベルであるべきラッチ回路のインバータＩＮＶ５の入力ノードＮ８の電位が、図１６に示すように５Ｖ程度から１．２Ｖ程度まで変動してしまう。その結果、ラッチ回路の出力ノードＮ９の電位は、本来の０Ｖから５Ｖに変動し、誤った映像信号ＶＩＤＥＯが第１ラッチ部から出力されてしまう。このように、比較例の第１ラッチ部は、信号取込スイッチ回路としてトランスファーゲートＴＧ１が電源と切り離された構造とはなっていないために、電源電位の変動により誤動作を起こしてしまう。
【００８９】
以上のような比較例との比較からも明らかなように、本実施形態によれば、インバータＩＮＶ５及びインバータＩＮＶ６のラッチ回路によりラッチが完了した状態においては、信号取込スイッチ回路の第４Ｐ型トランジスタＴｒ１５及び第３Ｎ型トランジスタＴｒ１６、並びに、第２Ｐ型トランジスタＴｒ１１及び第１Ｎ型トランジスタＴｒ１２が電源と切り離されているので、電源の電位が変動したとしても、誤った値の映像信号ＶＩＤＥＯが、次段の回路のラッチ回路に出力されることがない。
【００９０】
＜第２実施形態＞
次に、本発明の第２実施形態について図１２を参照しつつ説明する。第２実施形態の第１ラッチ部は、信号取込スイッチ回路ＳＷ１が、第１Ｐ型トランジスタＴｒ１０、第２Ｐ型トランジスタＴｒ１１、第１Ｎ型トランジスタＴｒ１２、第２Ｎ型トランジスタＴｒ１３から構成されている。
【００９１】
このように、信号取込スイッチ回路ＳＷ１は、第３Ｐ型トランジスタＴｒ１４、第４Ｐ型トランジスタＴｒ１５、第３Ｎ型トランジスタＴｒ１６、第４Ｎ型トランジスタＴｒ１７を設けなくても構成することができる。
なお、本実施形態の場合には、信号線２００からの映像信号ＶＩＤＥＯの論理が反転するために、第１ラッチ部以降の回路においてインバータを用いて映像信号ＶＩＤＥＯの論理を再び反転さればよい。
【００９２】
＜変形例＞
以下、上述した各実施形態の変形例について説明する。説明の重複を避けるため、上述した一実施形態との相違点を説明し、共通の構成などに係る説明は省略する。
【００９３】
（変形例１）
上述した実施形態においては、第１ラッチ部に本発明の信号取込スイッチ回路ＳＷ１を適用した例について説明したが、本発明はこのような態様に限定されるものではない。本発明の信号取込スイッチ回路ＳＷ１は、所定の信号を伝達する回路部分に広く適用可能である。
【００９４】
（応用例）
本発明を応用した電子機器を以下に例示する。図１３及び図１４には、以上に例示した電気泳動表示装置１００を採用した電子機器の外観が図示されている。
図１３は電子機器の１つである電子時計１０００の正面図である。電子時計１０００は、例えば腕時計であり、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備える。時計ケース１００２の正面には、電気泳動表示装置１００の電気泳動パネル１０である表示部１００４が設けられ、時刻表示１００５を行っている。時計ケース１００２の側面には、２つの操作ボタン１０１１と１０１２とが設けられ、入力部として機能する。
【００９５】
また、図１４は電子機器の１つである電子ペーパー１１００の斜視図である。電子ペーパー１１００は可撓性を有し、電気泳動表示装置１００の電気泳動パネル１０である表示領域１１０１と、本体１１０２とを備えている。
【００９６】
第１〜第２実施形態の電気泳動表示装置１００は、これらの具体例を含む、様々な電子機器に適用できる。そして、そのような電子機器は、電源の電位の変動があっても誤動作を起こさないので、電子機器としての信頼性を高めることができる。
【００９７】
（その他）
前記の実施形態においては、電気泳動表示装置は、黒粒子および白粒子による白黒二粒子系の電気泳動が行われるものに限られず、青白等の一粒子系の電気泳動を行っても良く、また、白黒以外の組み合わせでも構わない。
【００９８】
そして、電気泳動表示装置に限らず、ソース線を有する表示手段に前記の駆動方法が適用されてもよい。例えば、液晶ディスプレイ（ＬＣＤ）、ＥＣＤ（Electrochromic Display＝エレクトロクロミックディスプレイ）等である。
また、電子機器の例としても、有機ＥＬ表示装置あるいは液晶表示装置を用いた情報端末、携帯電話機や時計（腕時計），携帯型の音響再生装置，電子手帳，タッチパネル搭載型の表示装置、タブレット、電子ブック、スマートフォン等、各種の電子機器に本発明の電気光学装置を採用することが可能である。
【００９９】
さらに、前記の適用例の電子時計は、腕時計に限らず、置き時計、掛け時計、懐中時計などの時計機能を有する機器に広く適用できる。
【０１００】
これらの例示に限らず、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１０１】
１０…電気泳動パネル、１３…電源線、１４…電源線、２０…制御回路、２５…メモリ回路、２８…素子基板、２９…対向基板、３０…表示部、３１…接着剤層、３２…走査線、３４…データ線、３５…スイッチ回路、３５…画素電極スイッチ回路、３６…トランスファーゲート、３７…トランスファーゲート、４０…駆動部、４２…走査線駆動回路、４４…データ線駆動回路、４４−１…シフトレジスタ、４４−２…第１ラッチ部、４４−３…第２ラッチ部、４４−４…パルス生成回路、５０…電気泳動素子、５１…画素電極、５２…共通電極、５３…マイクロカプセル、５４…分散媒、５５…白色粒子、５６…黒色粒子、５７…イオン層、６３…枝電源線、６４…枝電源線、１００…電気泳動表示装置、２００…信号線、２０１，２０２…電源線、ＩＮＶ４…インバータ、ＩＮＶ５…インバータ、ＩＮＶ６…インバータ、Ｎ１…高電位側電源のノード、Ｎ２…直列接続部、Ｎ３…低電位側電源のノード、Ｎ４…直列接続部、Ｎ５…サンプリング信号を取り込むノード、Ｎ６…サンプリング信号を取り込むノード、Ｎ７…映像信号ＶＩＤＥＯを取り込むノード、Ｎ８…ラッチ回路の入力ノード、Ｎ９…ラッチ回路の出力ノード、Ｔｒ１０…第１Ｐ型トランジスタ、Ｔｒ１１…第２Ｐ型トランジスタ、Ｔｒ１２…第１Ｎ型トランジスタ、Ｔｒ１３…第２Ｎ型トランジスタ、Ｔｒ１４…第３Ｐ型トランジスタ、Ｔｒ１５…第４Ｐ型トランジスタ、Ｔｒ１６…第３Ｎ型トランジスタ、Ｔｒ１７…第４Ｎ型トランジスタ、Ｔｒ１８…Ｐ型トランジスタ、Ｔｒ１９…Ｎ型トランジスタ。
【図１】
2016177112.tif 000003
【図２】
2016177112.tif 000004
【図３】
2016177112.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2016177112.tif 000014
【図１３】
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【図１４】
2016177112.tif 000016
【図１５】
2016177112.tif 000017
【図１６】
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