(57)【要約】【課題】大画面または高精細の表示装置であっても、正常な輝度で画像を表示することができる表示装置を提供する。【解決手段】表示装置１は、発光素子１０と、容量素子１２と、駆動トランジスタ１６ａと、スイッチトランジスタ１６ｂとを有する複数の画素４が行列状に配置された画素領域２と、走査線８と、信号線９と、複数の画素４のそれぞれにおいて、発光素子１０のソースノードと信号線との間に発生する寄生容量１８とを備え、隣接する行の画素４において異なる階調の画像４が表示される場合に、ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）で示される、第１行目と第２行目における画素４の駆動トランジスタ１６ａのゲート−ソース間電圧との差は、１階調の電圧値より小さい。【選択図】図２
2016099505.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、容量素子と、駆動トランジスタと、スイッチトランジスタとを有する複数の画素が行列状に配置された画素領域と、
前記スイッチトランジスタのオンオフ動作を制御する制御信号を前記スイッチトランジスタに供給する走査線と、
前記発光素子を所望の輝度で発光させるための画像信号を前記画素に供給する信号線と、
前記複数の画素のそれぞれにおいて、前記発光素子のソースノードと前記信号線との間に発生する寄生容量とを備え、
第０行目の前記画素が接続された前記信号線と同一の前記信号線に接続され、前記第０行目の前記画素に供給される画像信号と異なる画像信号が供給される第１行目の前記画素と、前記第１行目の前記画素が接続された前記信号線と同一の前記信号線に接続され、前記第１行目の前記画素に供給された画像信号と同一の画像信号が供給される第２行目の前記画素において、
前記第０行目の前記画素に供給される画像信号と前記第１行目の前記画素に供給される画像信号との差をΔＶｄａｔａ、前記容量素子の容量をＣｓ、前記寄生容量をＣａｄ、前記発光素子の容量をＣｏｌｅｄとすると、
ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
で示される、前記第１行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧と前記第２行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧との差は、１階調の電圧値より小さい
表示装置。
【請求項２】
前記第１行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧と前記第２行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧との差は、５ｍＶより小さい
請求項１に記載の表示装置。
【請求項３】
前記発光素子のアノード側電極と前記信号線とは、前記画素を平面視したときに重複しないように配置されている
請求項１または２に記載の表示装置。
【請求項４】
前記アノード側電極と前記信号線との間に導電層を有する
請求項１〜３のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、有機エレクトロルミネッセンス（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ。以下、ＥＬ、またはＯＬＥＤと呼ぶことがある。）素子を有する表示装置に関する。
【背景技術】
【０００２】
近年、表示装置として、有機エレクトロルミネッセンス素子を用いた有機ＥＬ表示装置が注目されている。有機ＥＬ素子は、ガラス基板上に、アノード側導電層と、発光層を含む有機層と、カソード側導電層とを有する構成である。
【０００３】
有機ＥＬ表示装置は、近年大画面化および高精細化が求められている。大画面の有機ＥＬ素子では、走査線の時定数が大きく、高精細の有機ＥＬ素子では、書き込み時間が短く設定されるため、設定された書き込み用の電圧よりも小さい電圧が画素に印加され、所望の輝度で表示がされない場合がある。
【０００４】
そこで、走査線の時定数が大きく、書き込み時間が短いパネルにおいては、当該画素へ画像信号を書き込むよりも前にあらかじめ走査線をオン状態、すなわち、走査線にハイレベルの信号電圧を印加して画素への取り込み経路を確保した状態で、画像信号に応じた電圧（Ｄａｔａ電圧）が入力される技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２０１３／０２１４１７号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、信号線と有機ＥＬ素子のアノードノードとの間に寄生容量が存在すると、走査線がオン状態の際のＤａｔａ電圧の変動の有無により、画素に書き込まれる電圧が異なる。例えば、黒画面の中央に白のウィンドウパターンを表示する場合、ウィンドウパターンの第０行目すなわちウィンドウパターンの表示を開始する第１行目より１行前の行では黒表示に対応するＤａｔａ電圧が印加され、第１行目以降では白表示に対応するＤａｔａ電圧が印加される。この場合、第１行目では、黒表示に対応するＤａｔａ電圧から白表示に対応するＤａｔａ電圧にＤａｔａ電圧の値が変動する。このとき、ウィンドウパターンの第１行目は正常な輝度で表示がされず、ウィンドウパターンの第１行目と第２行目以降とで輝度が異なるという問題が発生する。
【０００７】
本発明は、上記問題点に鑑み、大画面または高精細の表示装置であっても、正常な輝度で画像を表示することができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の一形態にかかる表示装置は、発光素子と、容量素子と、駆動トランジスタと、スイッチトランジスタとを有する複数の画素が行列状に配置された画素領域と、前記スイッチトランジスタのオンオフ動作を制御する制御信号を前記スイッチトランジスタに供給する走査線と、前記発光素子を所望の輝度で発光させるための画像信号を前記画素に供給する信号線と、前記複数の画素のそれぞれにおいて、前記発光素子のソースノードと前記信号線との間に発生する寄生容量とを備え、第０行目の前記画素が接続された前記信号線と同一の前記信号線に接続され、前記第０行目の前記画素に供給される画像信号と異なる画像信号が供給される第１行目の前記画素と、前記第１行目の前記画素が接続された前記信号線と同一の前記信号線に接続され、前記第１行目の前記画素に供給された画像信号と同一の画像信号が供給される第２行目の前記画素において、前記第０行目の前記画素に供給される画像信号と前記第１行目の前記画素に供給される画像信号との差をΔＶｄａｔａ、前記容量素子の容量をＣｓ、前記寄生容量をＣａｄ、前記発光素子の容量をＣｏｌｅｄとすると、ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）で示される、前記第１行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧と前記第２行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧との差は、１階調の電圧値より小さい。
【発明の効果】
【０００９】
本開示にかかる有機ＥＬ表示装置によれば、大画面または高精細の表示装置であっても、正常な輝度で画像を表示することができる表示装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態１にかかる表示装置の構成を示す概略図である。
【図２】図２は、実施の形態１にかかる画素の構成の一例を示す回路図である。
【図３】図３は、実施の形態１にかかる発光素子のアノードと信号線との配置関係を示す上面図である。
【図４】図４は、図３のＣＣ’線における断面図である。
【図５】図５は、画素回路の動作を示すタイミングチャートである。
【図６】図６は、Ｄａｔａ電圧の書き込み前の画素回路の動作を示すための回路図である。
【図７Ａ】図７Ａは、第１行目の画素回路の動作を示すタイミングチャートである。
【図７Ｂ】図７Ｂは、第１行目の画素回路の動作を示すための回路図である。
【図７Ｃ】図７Ｃは、第１行目の画素回路の動作を示すための回路図である。
【図７Ｄ】図７Ｄは、第１行目の画素回路に存在する容量の接続関係を示す等価回路図である。
【図８Ａ】図８Ａは、第２行目の画素回路の動作を示すタイミングチャートである。
【図８Ｂ】図８Ｂは、第２行目の画素回路の動作を示すための回路図である。
【図８Ｃ】図８Ｃは、第２行目の画素回路の動作を示すための回路図である。
【図８Ｄ】図８Ｄは、第２行目の画素回路に存在する容量の接続関係を示す等価回路図である。
【図９】図９は、実施の形態１にかかる発光素子のアノードと信号線との配置関係と寄生容量の大きさとの関係を示す図である。
【図１０】図１０は、実施の形態２にかかる発光素子のアノードと信号線との配置関係を示す断面図である。
【図１１】図１１は、実施の形態にかかる表示装置を備えたテレビシステムの外観図である。
【発明を実施するための形態】
【００１１】
上述のような問題を解決するために、本開示の一態様に係る表示装置は、発光素子と、容量素子と、駆動トランジスタと、スイッチトランジスタとを有する複数の画素が行列状に配置された画素領域と、前記スイッチトランジスタのオンオフ動作を制御する制御信号を前記スイッチトランジスタに供給する走査線と、前記発光素子を所望の輝度で発光させるための画像信号を前記画素に供給する信号線と、前記複数の画素のそれぞれにおいて、前記発光素子のソースノードと前記信号線との間に発生する寄生容量とを備え、第０行目の前記画素が接続された前記信号線と同一の前記信号線に接続され、前記第０行目の前記画素に供給される画像信号と異なる画像信号が供給される第１行目の前記画素と、前記第１行目の前記画素が接続された前記信号線と同一の前記信号線に接続され、前記第１行目の前記画素に供給された画像信号と同一の画像信号が供給される第２行目の前記画素において、前記第０行目の前記画素に供給される画像信号と前記第１行目の前記画素に供給される画像信号との差をΔＶｄａｔａ、前記容量素子の容量をＣｓ、前記寄生容量をＣａｄ、前記発光素子の容量をＣｏｌｅｄとすると、ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）で示される、前記第１行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧と前記第２行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧との差は、１階調の電圧値より小さい。
【００１２】
この構成によれば、ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値を１階調の電圧値よりも小さくすることにより、隣接する行の画素において異なる階調の画像が表示される場合であっても、正常な輝度で画像を表示することができる。
【００１３】
また、前記第１行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧と前記第２行目における前記画素の前記駆動トランジスタのゲート−ソース間電圧との差は、５ｍＶより小さくてもよい。
【００１４】
この構成によれば、１０２４階調で画像が表示される表示装置において信号線に印加される電圧が０Ｖから５Ｖの範囲で変化する場合に、１階調の輝度変化に応じた電圧より小さい電圧値の変化にすることができる。よって、１０２４階調で画像が表示される表示装置について、隣接する行の画素において異なる階調の画像が表示される場合であっても、正常な輝度で画像を表示することができる。
【００１５】
また、前記発光素子のアノード側電極と前記信号線とは、前記画素を平面視したときに重複しないように配置されていてもよい。
【００１６】
この構成によれば、平面視したときに信号線とアノード側電極とが重複しない配置とすることにより、寄生容量の容量Ｃａｄの大きさを小さくすることができる。これにより、ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値を小さくすることができるので、隣接する行の画素において異なる階調の画像が表示される場合であっても、正常な輝度で画像を表示することができる。
【００１７】
また、前記アノード側電極と前記信号線との間に導電層を有してもよい。
【００１８】
この構成によれば、アノード側電極と信号線との間に導電層を配置することにより、信号線に印加されるＤａｔａ電圧が変化してもアノード側電極に影響することがない。したがって、隣接する行の画素において異なる階調の画像が表示される場合であっても、正常な輝度で画像を表示することができる。
【００１９】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図は、必ずしも各寸法または各寸法比等を厳密に図示したものではない。
【００２０】
（実施の形態１）
［１．表示装置の構成］
図１は、本実施の形態にかかる表示装置１の構成を示す概略図である。
【００２１】
図１に示すように、表示装置１は、表示領域２と、走査線駆動回路６と、信号線駆動回路７とを備えている。表示領域２は、行列状に配置された複数の画素４を有している。
【００２２】
画素４は、走査線８を介して走査線駆動回路６に電気的に接続され、信号線９を介して信号線駆動回路７に電気的に接続されている。画素４の構成については、後に詳述する。
【００２３】
信号線駆動回路７は、画素４に、信号線９を介して表示画像に応じた画像信号Ｄａｔａを出力する。走査線駆動回路６は、画素４、走査線８を介して走査信号Ｓｃａｎを出力する。走査信号Ｓｃａｎにより、画素４には、画像信号Ｄａｔａが転送される。これにより、画素４は、画像信号Ｄａｔａに応じた画像を表示することができる。
【００２４】
［２．画素の構成］
次に、本実施の形態に係る画素４の構成について説明する。図２は、本実施の形態にかかる画素の構成の一例を示す回路図である。
【００２５】
画素４は、図２に示すように、発光素子１０と、容量素子１２と、駆動トランジスタ１６ａと、トランジスタ１６ｂ〜１６ｅとを備えている。発光素子１０は、例えば有機ＥＬ素子である。駆動トランジスタ１６ａとトランジスタ１６ｂ〜１６ｅとは、ｎ型トランジスタである。なお、トランジスタ１６ｂは、本発明におけるスイッチトランジスタに相当する。また、画素４の構成は、図２に示した構成に限らず、他の構成であってもよい。
【００２６】
画素４では、走査線８から走査信号Ｓｃａｎが供給されると、信号線９からの画像信号に応じた電荷が容量素子１２に蓄積される。そして、容量素子１２に蓄積された電荷に応じた電圧が駆動トランジスタ１６ａのゲート−ソース間に印加されることにより、画像信号に応じた電流が発光素子１０に流れ、発光素子１０は、画像信号に応じた輝度で発光する。
【００２７】
なお、駆動トランジスタは、画像に応じた電圧がゲート−ソース間に印加されることにより、画像に応じた電流を発光素子１０へ供給するトランジスタである。その他のトランジスタは、画像によらない電圧がゲート−ソース間に印加されることにより導通または非導通の動作を行うトランジスタである。駆動トランジスタ１６ａとトランジスタ１６ｂ〜１６ｅとは、アモルファスシリコンまたはポリシリコンで構成されてもよい。
【００２８】
表示装置１では、基板上に信号線９と画素４とが配置されている。画素４における発光素子１０は、有機ＥＬ素子であり、ＴＦＴ回路が形成された基板上に層間絶縁層を介してアノード側電極１０ａと、正孔注入層、正孔輸送層および発光層と、有機機能層と、カソード側導電層とが順次積層された構成をしている。基板と、層間絶縁層と、ＴＦＴ回路とは、表示装置１が備える複数の画素４に共通して形成されている。
【００２９】
ここで、発光素子１０のアノード側電極１０ａと信号線９との配置関係について説明する。図３は、本実施の形態にかかる発光素子１０のアノード側電極１０ａと信号線９との配置関係を示す上面図である。図４は、図３のＣＣ’線における断面図である。なお、図３および図４では、発光素子１０のアノード側電極１０ａと信号線９以外の構成については図示を省略している。
【００３０】
表示装置１は、図４における上側を表示面とする、いわゆるトップエミッション型の構造を有する表示装置である。
【００３１】
図３および図４に示すように、発光素子１０のアノード側電極１０ａと信号線９とは、画素４を平面視したときにアノード側電極１０ａと信号線９とが重ならない位置にそれぞれ配置されている。また、図４に示すように、アノード側電極１０ａと信号線９とは異なる層に配置されている。
【００３２】
この構成により、図２に示したように、アノード側電極１０ａと信号線９との間には、寄生容量１８が発生する。アノード側電極１０ａと信号線９の配置関係と寄生容量１８の大きさとの関係については、後に詳述する。
【００３３】
［３．有機ＥＬ表示装置の動作］
次に、本実施の形態に係る有機ＥＬ表示装置の動作について説明する。図５は、画素回路の動作を示すタイミングチャートである。
【００３４】
画素４では、走査線８から走査信号Ｓｃａｎが供給されたときに、信号線９から画像信号Ｄａｔａに応じた電圧であるＤａｔａ電圧が駆動トランジスタ１６ａのゲート−ソース間に印加される。これにより、画像信号Ｄａｔａに応じた電流が発光素子１０に流れ、発光素子１０は、画像信号Ｄａｔａに応じた輝度で発光する。
【００３５】
より詳細には、画素４には、参照電源線ＶＲＥＦと、ＥＬアノード電源線ＶＴＦＴと、ＥＬカソード電源線Ｖｃａｔと、初期化電源線ＶＩＮＩと、参照電圧制御線Ｒｅｆと、初期化制御線Ｉｎｉと、イネーブル線Ｅｎａｂｌｅとが配線されている。ＥＬアノード電源線ＶＴＦＴには、発光素子１０に画像信号に応じた画素電流を供給するアノード電圧発生回路（図示せず）が接続されている。ＥＬカソード電源線Ｖｃａｔには、発光素子１０に印加するカソード電圧を発生するカソード電圧発生回路（図示せず）が接続されている。なお、ＥＬカソード電源線Ｖｃａｔは、カソード電圧発生回路に接続される代わりに、アノード電圧発生回路のＧＮＤに接地されてもよい。初期化電源線ＶＩＮＩは、容量素子１２を初期化するときの初期化電圧ＶＩＮＩを発生するＶＩＮＩ電圧発生回路（図示せず）に接続されている。
【００３６】
走査信号Ｓｃａｎが供給される走査線８、参照電圧制御線Ｒｅｆ、初期化制御線Ｉｎｉ、イネーブル線Ｅｎａｂｌｅには、図５に示すように、所定のタイミングで、それぞれ電圧レベルがＨＩＧＨまたはＬＯＷの信号が供給される。画素４において、駆動トランジスタ１６ａと、トランジスタ１６ｂ〜１６ｅは全てｎ型トランジスタであるため、ＨＩＧＨの信号がゲートに供給されるとオン状態となり、ＬＯＷの信号がゲートに供給されると非導通状態（オフ状態）となる。
【００３７】
なお、図５において、ゲート１、ゲート２、ゲート３およびゲート４は、それぞれトランジスタ１６ｂ、１６ｃ、１６ｄおよび１６ｄのゲートを示している。また、Ｔｒ１６ｂ、Ｔｒ１６ｃ、Ｔｒ１６ｄおよびＴｒ１６ｄは、それぞれトランジスタ１６ｂ、トランジスタ１６ｃ、トランジスタ１６ｄおよびトランジスタ１６ｄを示している。
【００３８】
図５において、時刻ｔ１から時刻ｔ８までの期間は、画素４が発光しない非発光期間であり、時刻ｔ８以降は画素４が発光する発光期間である。
【００３９】
時刻ｔ１から時刻ｔ２までの期間は、容量素子１２に蓄積された電荷をリセットする期間である。初期化電圧ＶＩＮＩの電圧レベルをＬＯＷからＨＩＧＨに変化させること（立ち上がり）によりリセット期間を開始する。
【００４０】
時刻ｔ２から時刻ｔ３までの期間は、駆動トランジスタ１６ａを初期化する初期化期間である。参照電圧制御線Ｒｅｆの電圧レベルをＨＩＧＨのままにし、初期化電圧ＶＩＮＩの電圧レベルをＨＩＧＨからＬＯＷに変化させることにより初期化期間を開始する。なお、初期化期間とは、駆動トランジスタ１６ａの閾値電圧補償を行うためにドレイン電流を流すのに必要な電圧を駆動トランジスタ１６ａのゲート電極およびソース電極間に印加する期間である。
【００４１】
時刻ｔ３から時刻ｔ４までの期間は、駆動トランジスタ１６ａの閾値電圧Ｖｔｈを補償する閾値補償期間であり、この期間に駆動トランジスタ１６ａの閾値電圧が補償される。
【００４２】
時刻ｔ４から時刻ｔ５までの期間は、トランジスタ１６ｃとトランジスタ１６ｄとを同時に非導通状態にすることで、信号線９を介して供給された画像信号Ｄａｔａに応じたＤａｔａ電圧と参照電源線ＶＲＥＦの参照電圧Ｖｒｅｆとが同時に節点Ａに印加されるのを防止する期間である。
【００４３】
時刻ｔ５から時刻ｔ７までの期間は、信号線９から表示階調に応じた画像信号電圧（データ信号電圧）を画素４の回路にトランジスタ１６ｂを介して取り込み、容量素子１２に画像信号電圧を書き込む書込期間である。時刻ｔ５において、トランジスタ１６ｂが導通状態（オン状態）となり、時刻ｔ６において画像信号Ｄａｔａが電圧Ｖ１から電圧Ｖ２になり、画像信号Ｄａｔａが電圧Ｖ２の状態を維持している時刻ｔ７においてトランジスタ１６ｂが非導通状態となる。これにより、容量素子１２に画像信号Ｄａｔａに応じた電荷が蓄積され、書き込みが行われる。
【００４４】
時刻ｔ７から時刻ｔ８までの期間は、トランジスタ１６ｂを確実に非導通状態にさせるための期間である。
【００４５】
時刻ｔ８以降の期間は、発光素子１０を発光させる発光期間である。トランジスタ１６ｄを導通状態にさせることで、容量素子１２に蓄えられた電圧（データ信号電圧）に応じて駆動トランジスタ１６ａを通じて発光素子１０に電流が供給される。これにより、発光素子１０は発光する。
【００４６】
ここで、隣接する行で異なる階調が表示される場合、すなわち、隣接する行で異なる画像信号Ｄａｔａが表示される場合の画素回路の動作について説明する。例えば、黒画面の中央に白のウィンドウパターンを表示する場合、ウィンドウパターンの第０行目すなわちウィンドウパターンの表示を開始する第１行目より１行前の行では黒表示に対応する画像信号Ｄａｔａが印加され、ウィンドウパターンの第１行目以降では白表示に対応する画像信号Ｄａｔａが印加される。また、ウィンドウパターンに限らず、表示画面に所望の画像を表示する場合、表示画面の第０行目すなわち垂直ブランキング期間の最終行では垂直ブランキング期間に出力される画像信号Ｖｄａｔａが印加され、表示画面の第１行目以降では表示しようとする所望の画像に対応する画像信号Ｄａｔａが印加される。このように、第０行目と第１行目とでは、容量素子１２には異なる画像信号Ｄａｔａが書き込まれる。
【００４７】
はじめに、第１行目に画像信号Ｄａｔａが書き込まれるときの動作について説明する。
【００４８】
図６は、画像信号Ｄａｔａの書き込み前の画素回路の動作を示すための回路図である。図７Ａは、第１行目の画素回路の動作を示すタイミングチャートである。図７Ｂおよび図７Ｃは、第１行目の画素回路の動作を示すための回路図である。図７Ｄは、第１行目の画素回路に存在する容量の接続関係を示す等価回路図である。
【００４９】
なお、図７Ａでは、トランジスタ１６ｂの動作タイミングおよび画像信号Ｄａｔａが印加されるタイミングのみ示しており、図７Ａの（ａ）はトランジスタ１６ｂの動作タイミング、図７Ａの（ｂ）は画像信号Ｄａｔａが印加されるタイミングを示している。
【００５０】
ここで、第０行目に表示される画像信号Ｄａｔａに応じた電圧をＶｄ０、第１行目に表示される画像信号Ｄａｔａに応じた電圧をＶｄ１とする。また、容量素子１２の容量をＣｓ、寄生容量１８の容量をＣａｄ、発光素子１０の容量をＣｏｌｅｄとする。
【００５１】
画像信号Ｄａｔａの書き込み前の画素４では、図６に示すように、参照電源線ＶＲＥＦの参照電圧をＶｒｅｆ、駆動トランジスタ１６ａの閾値電圧をＶｔｈとすると、画素４の節点Ａにおける電圧はＶｒｅｆ、節点Ｂにおける電圧はＶｒｅｆ−Ｖｔｈで示される。
【００５２】
第１行目の画素４において、第１行目に表示される画像信号Ｄａｔａの書き込み動作は、図７Ａに示す時刻ｔ１１から時刻ｔ１４までおよび時刻ｔ１７以降は、図５に示した画素回路の動作の時刻ｔ１から時刻ｔ４までおよび時刻ｔ７以降の動作と同様である。
【００５３】
図７Ａにおいて、時刻ｔ１５から時刻ｔ１７までの期間は、信号線９から表示階調に応じた画像信号電圧（データ信号電圧）を画素４の回路にトランジスタ１６ｂを介して取り込み、容量素子１２に画像信号電圧を書き込む書込期間である。
【００５４】
時刻ｔ１５において、トランジスタ１６ｂに供給される信号はＬＯＷからＨＩＧＨになり、トランジスタ１６ｂが導通状態となる。これにより、図７Ｂに示すように、画素４における節点Ａにかかる電圧はＶｄ０となる。また、画素４における節点Ｂにかかる電圧は、
（Ｖｒｅｆ−Ｖｔｈ）＋（Ｖｄ０−Ｖｒｅｆ）×Ｃｓ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
となる。
【００５５】
そして、時刻ｔ１６においてＤａｔａ電圧がＶｄ０からＶｄ１に変化すると、図７Ｃに示すように、画素４における節点Ａにかかる電圧はＶｄ１となる。すなわち、駆動トランジスタ１６ａのゲート−ソース間に印加される電圧が、Ｖｄ０からＶｄ１に変化する。
【００５６】
このとき、駆動トランジスタ１６ａのソースにかかる電圧は、容量素子１２の容量Ｃｓと発光素子１０の容量量Ｃｏｌｅｄの容量結合により変化する。このときの駆動トランジスタ１６ａのソースにかかる電圧の変化量は、寄生容量１８の容量Ｃａｄの大きさにより異なる。この場合の容量素子１２の容量Ｃｓ、寄生容量１８の容量Ｃａｄ、発光素子１０の容量Ｃｏｌｅｄの接続関係は、図７Ｄに示す等価回路で表すことができる。すなわち、容量素子１２の容量Ｃｓと寄生容量１８の容量Ｃａｄとは並列関係となり、さらに発光素子１０の容量Ｃｏｌｅｄが直列に接続される回路構成で示される。
【００５７】
この回路構成により、画素４における節点Ｂにかかる電圧は、
（Ｖｒｅｆ−Ｖｔｈ）＋（Ｖｄ０−Ｖｒｅｆ）×Ｃｓ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）＋（Ｖｄ１−Ｖｄ０）×（Ｃｓ＋Ｃａｄ）／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
＝（Ｖｒｅｆ−Ｖｔｈ）＋（Ｖｄ１−Ｖｒｅｆ）×Ｃｓ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）＋（Ｖｄ１−Ｖｄ０）×Ｃｐ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
と表される。
【００５８】
時刻ｔ１６から時刻ｔ１７の間では、容量素子１２にはＤａｔａ電圧Ｖｄ１に応じた電荷が蓄積され、書き込みが行われる。このとき、第１行目における画素４の駆動トランジスタ１６ａのゲート−ソース間電圧、すなわち、第１行目における画素４の節点Ａと節点Ｂとの電圧差Ｖｇｓ１は、
Ｖｇｓ１＝（Ｖｄ１−Ｖｒｅｆ）×（Ｃｏｌｅｄ＋Ｃａｄ）／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）−（Ｖｄ１−Ｖｄ０）×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
で表される。
【００５９】
さらに、Ｄａｔａ電圧がＶｄ１の状態を維持している時刻ｔ１７においてトランジスタ１６ｂに供給される信号はＨＩＧＨからＬＯＷになり、トランジスタ１６ｂが非導通状態となる。時刻ｔ１７以降は、容量素子１２ではＤａｔａ電圧Ｖｄ１に応じた電荷が保持される。
【００６０】
次に、第２行目に画像信号Ｄａｔａが書き込まれるときの動作について説明する。
【００６１】
図８Ａは、第２行目の画素回路の動作を示すタイミングチャートである。図８Ｂおよび図８Ｃは、第２行目の画素回路の動作を示すための回路図である。図８Ｄは、第２行目の画素回路に存在する容量の接続関係を示す等価回路図である。
【００６２】
なお、図８Ａでは、トランジスタ１６ｂの動作タイミングおよび画像信号Ｄａｔａが印加されるタイミングのみ示しており、図８Ａの（ａ）はトランジスタ１６ｂの動作タイミング、図８Ａの（ｂ）は画像信号Ｄａｔａが印加されるタイミングを示している。
【００６３】
ここで、第１行目に表示される画像信号Ｄａｔａに応じたＤａｔａ電圧は上述のようにＶｄ１であり、第２行目に表示される画像信号Ｄａｔａに応じたＤａｔａ電圧もＶｄ１である。
【００６４】
画像信号Ｄａｔａの書き込み前の画素４では、図６に示すように、参照電源線ＶＲＥＦの参照電圧をＶｒｅｆ、駆動トランジスタ１６ａの閾値電圧をＶｔｈとすると、画素４の節点Ａにおける電圧はＶｒｅｆ、節点Ｂにおける電圧はＶｒｅｆ−Ｖｔｈで示される。
【００６５】
第２行目の画素４において、第２行目に表示される画像信号Ｄａｔａの書き込み動作は、図８Ａに示す時刻ｔ２１から時刻ｔ２４までおよび時刻ｔ２７以降は、図５に示した画素回路の動作の時刻ｔ１から時刻ｔ４までおよび時刻ｔ７以降の動作と同様である。また、図８Ａにおける時刻ｔ２５は、図７Ａにおける時刻ｔ１６に対応している。すなわち、Ｄａｔａ電圧がＶｄ０からＶｄ１に変化するタイミングは、同一である。
【００６６】
図８Ｃにおいて、時刻ｔ２５から時刻ｔ２７までの期間は、信号線９から表示階調に応じた画像信号電圧（データ信号電圧）を画素４の回路にトランジスタ１６ｂを介して取り込み、容量素子１２に画像信号電圧を書き込む書込期間である。
【００６７】
時刻ｔ２５において、トランジスタ１６ｂに供給される信号はＬＯＷからＨＩＧＨになり、トランジスタ１６ｂが導通状態となる。図８Ｂに示すように、Ｄａｔａ電圧は、時刻ｔ２５においてＶｄ０からＶｄ１に変化するので、画素４における節点Ａにかかる電圧はＶｄ１となる。また、画素４における節点Ｂにかかる電圧は、
（Ｖｒｅｆ−Ｖｔｈ）＋（Ｖｄ１−Ｖｒｅｆ）×Ｃｓ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
となる。
【００６８】
また、時刻ｔ２５においてＤａｔａ電圧がＶｄ０からＶｄ１に変化し、時刻ｔ２６においてもＤａｔａ電圧はＶｄ１が維持されるので、時刻ｔ２６では、図８Ｃに示すように、画素４における節点Ａにかかる電圧はＶｄ１が維持される。すなわち、駆動トランジスタ１６ａのゲート−ソース間に印加される電圧として、Ｖｄ１が維持される。
【００６９】
このとき、駆動トランジスタ１６ａのソースにかかる電圧は、寄生容量１８により変動が抑制される。この場合の容量素子１２の容量Ｃｓ、寄生容量１８の容量Ｃａｄ、発光素子１０の容量Ｃｏｌｅｄの接続関係は、図８Ｄに示す等価回路で表すことができる。すなわち、発光素子１０の容量Ｃｏｌｅｄと寄生容量１８の容量Ｃａｄとは並列関係となり、さらに容量素子１２の容量Ｃｓが直列に接続される回路構成で示される。
【００７０】
したがって、画素４における節点Ｂにかかる電圧は、
（Ｖｒｅｆ−Ｖｔｈ）＋（Ｖｄ１−Ｖｒｅｆ）×Ｃｓ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
が維持される。
【００７１】
時刻ｔ２６から時刻ｔ２７の間では、容量素子１２にはＤａｔａ電圧Ｖｄ１に応じた電荷が蓄積され、書き込みが行われる。このとき、第２行目における画素４の駆動トランジスタ１６ａのゲート−ソース間電圧、すなわち、第２行目における画素４の節点Ａと節点Ｂとの電圧差Ｖｇｓ２は、
Ｖｇｓ２＝（Ｖｄ１−Ｖｒｅｆ）×（Ｃｏｌｅｄ＋Ｃａｄ）／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
で表される。
【００７２】
よって、第１行目における画素４の駆動トランジスタ１６ａのゲート−ソース間電圧と第２行目における画素４の駆動トランジスタ１６ａのゲート−ソース間電圧との差Ｖｇｓ１−Ｖｇｓ２は、
Ｖｇｓ１−Ｖｇｓ２＝（Ｖｄ１−Ｖｄ０）×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
で表される。
【００７３】
さらに、Ｄａｔａ電圧がＶｄ１の状態を維持している時刻ｔ２７においてトランジスタ１６ｂに供給される信号はＨＩＧＨからＬＯＷになり、トランジスタ１６ｂが非導通状態となる。時刻ｔ２７以降は、容量素子１２ではＤａｔａ電圧Ｖｄ１に応じた電荷が保持される。
【００７４】
第０行目の画素４に供給されるＤａｔａ電圧Ｖｄ０と第１行目の画素４に供給されるＤａｔａ電圧Ｖｄ１との差をΔＶｄａｔａ（＝Ｖｄ１−Ｖｄ０）とすると、第１行目における画素４の駆動トランジスタ１６ａのゲート−ソース間電圧と第２行目における画素４の駆動トランジスタ１６ａのゲート−ソース間電圧との差Ｖｇｓ１−Ｖｇｓ２は、
Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）
で表される。
【００７５】
すなわち、第１行目の画素４の表示は、第２行目の画素４の表示に対して、Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値の誤差を有していることとなる。よって、Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値を１階調の電圧値よりも小さくすることにより、第０行目と第１行目すなわち隣接する行の画素４で異なる階調の画像が表示される場合であっても、第１行目の画素４において正常な輝度で画像を表示することができる。
【００７６】
Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値は、電圧値を所定の範囲の値に調整することにより設定してもよい。例えば、１０２４階調の表示装置において駆動トランジスタ１６ａのゲート−ソース間電圧の振幅が０Ｖから５Ｖの範囲で変化する場合、駆動トランジスタ１６ａのゲート−ソース間電圧の振幅が５ｍＶ程度変化することにより、階調が１階調変化することとなる。したがって、Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値は、例えば５ｍＶより小さい値としてもよい。具体的には、Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値が、５ｍＶより小さい値となるように、信号線駆動回路７によって、Ｄａｔａ電圧の値Ｖｄ１およびＶｄ０を調整する。
【００７７】
また、Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値は、アノード側電極１０ａと信号線９の配置関係により１階調より小さい電圧値となるようにしてもよい。図９は、発光素子１０のアノード側電極１０ａと信号線９との配置関係と寄生容量１８の容量Ｃａｄとの関係を示す図であり、（ａ）は発光素子１０のアノード側電極１０ａと信号線９との配置関係を示す断面図、（ｂ）はアノード側電極１０ａの位置に対して信号線９の位置を移動させたときの寄生容量１８の容量Ｃａｄの変化を示している。
【００７８】
図９の（ａ）に示すように、平面視したときに信号線９の位置がアノード側電極１０ａの位置と重複しない場合には、図９の（ｂ）に示すように、寄生容量１８の容量Ｃａｄの値は一定であり、信号線９がアノード側電極１０ａと重複するにしたがって、寄生容量１８の容量Ｃａｄの値は大きくなる。
【００７９】
したがって、寄生容量１８の容量Ｃａｄの大きさを小さくするためには、平面視したときに信号線９とアノード側電極１０ａとが重複しない配置とすることが好ましい。寄生容量１８の容量Ｃａｄの値を小さくすることにより、Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値を小さくすることができる。
【００８０】
［４．効果］
以上、本実施の形態に係る表示装置によると、第０行目の画素４が接続された信号線９と同一の信号線９に接続され第０行目の画素４に供給される画像信号と異なる画像信号が供給される第１行目の画素４と、第１行目の画素４が接続された信号線９と同一の信号線９に接続され第１行目の画素４に供給された画像信号と同一の画像信号が供給される第２行目の画素４において、第１行目の画素４の表示は、第２行目の画素４の表示に対してＶｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値の誤差を有している。そして、Ｖｇｓ１−Ｖｇｓ２＝ΔＶｄａｔａ×Ｃａｄ／（Ｃｓ＋Ｃａｄ＋Ｃｏｌｅｄ）の値を１階調の電圧値よりも小さくすることにより、第０行目と第１行目すなわち隣接する行の画素４において異なる階調の画像が表示される場合であっても、第１行目の画素４において正常な輝度で画像を表示することができる。
【００８１】
なお、画素４の構成は、上述した構成に限らず、他の構成であってもよい。例えば、駆動トランジスタ１６ａおよびトランジスタ１６ｂ〜１６ｅは、ｎ型トランジスタに限らずｐ型トランジスタであってもよい。また、駆動トランジスタ１６ａおよびトランジスタ１６ｂ〜１６ｅの導通、非導通のタイミングは、トランジスタ１６ｂの導通のタイミングが画像信号Ｄａｔａの供給タイミングより早いのであれば、どのようなタイミングであってもよい。
【００８２】
（実施の形態２）
次に、実施の形態２について説明する。図１０は、実施の形態２にかかる有機ＥＬ素子のアノードと信号線との配置関係を示す断面図である。
【００８３】
本実施の形態に係る表示装置が実施の形態１に係る表示装置１と異なる点は、表示装置が、発光素子１０のアノード側電極１０ａと信号線９との間に導電層３０を有する点である。
【００８４】
図１０に示すように、発光素子１０において、発光素子１０のアノード側電極１０ａと信号線９との配置関係は、図３および図４に示した発光素子１０のアノード側電極１０ａと信号線９との配置関係と同様、画素４を平面視したときにアノード側電極１０ａと信号線９とが重ならない位置にそれぞれ配置されている。また、図１０に示すように、アノード側電極１０ａと信号線９とは異なる層に配置されている。そして、信号線９が配置された層とアノード側電極１０ａが配置された層との間には、導電層３０が形成されている。
【００８５】
導電層３０は、例えば、銅などの金属で構成される層であるアノード側電極１０ａと信号線９との間に導電層３０を配置することにより、信号線９に印加されるＤａｔａ電圧が変化してもアノード側電極１０ａに影響することがないので、アノード側電極１０ａと信号線９との間の寄生容量を考慮する必要はない。
【００８６】
したがって、第０行目と第１行目すなわち隣接する行の画素４において異なる階調の画像が表示される場合であっても、第１行目の画素４において正常な輝度で画像を表示することができる。
【００８７】
なお、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【００８８】
例えば、例えば、駆動トランジスタ１６ａおよびトランジスタ１６ｂ〜１６ｅは、ｎ型トランジスタに限らずｐ型トランジスタであってもよい。
【００８９】
また、駆動トランジスタ１６ａおよびトランジスタ１６ｂ〜１６ｅの導通、非導通のタイミングは、トランジスタ１６ｂの導通のタイミングが画像信号Ｄａｔａの供給タイミングより早いのであれば、どのようなタイミングであってもよい。
【００９０】
また、本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。例えば、図１１に示すような、本発明にかかる発光素子を備えた薄型フラットテレビシステム１００も本発明に含まれる。
【産業上の利用可能性】
【００９１】
本発明にかかる表示装置は、特に、大画面および高解像度が要望される薄型テレビおよびパーソナルコンピュータのディスプレイなどの技術分野に有用である。
【符号の説明】
【００９２】
１  表示装置
２  表示領域
４  画素
６  走査線駆動回路
７  信号線駆動回路
８  走査線
９  信号線
１０  発光素子
１０ａ  アノード側電極
１２  容量素子
１６ａ  駆動トランジスタ
１６ｂ  トランジスタ（スイッチトランジスタ）
１６ｃ、１６ｄ、１６ｅ  トランジスタ
１８  寄生容量
３０  導電層
Ｄａｔａ  画像信号
Ｓｃａｎ  走査信号
【図１】
2016099505.tif 000003
【図２】
2016099505.tif 000004
【図３】
2016099505.tif 000005
【図４】
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【図５】
2016099505.tif 000007
【図６】
2016099505.tif 000008
【図７Ａ】
2016099505.tif 000009
【図７Ｂ】
2016099505.tif 000010
【図７Ｃ】
2016099505.tif 000011
【図７Ｄ】
2016099505.tif 000012
【図８Ａ】
2016099505.tif 000013
【図８Ｂ】
2016099505.tif 000014
【図８Ｃ】
2016099505.tif 000015
【図８Ｄ】
2016099505.tif 000016
【図９】
2016099505.tif 000017
【図１０】
2016099505.tif 000018
【図１１】
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