(57)【要約】【課題】増幅回路の入力オフセットと駆動素子の閾値ばらつきΔＶＴを同時に補正する。【解決手段】表示装置１は、発光素子１６及び駆動素子１１を含む画素回路１０と；Ｖｉに応じたＶｏを生成する増幅回路２０と；Ｖｒｅｆを生成する基準電圧生成回路３０と；駆動素子１１にＩｒｅｆを流してΔＶＴが含まれたＶｆｂを生成する帰還電圧生成回路４０と；画素回路１０と増幅回路２０との間に敷設されたデータ線ＤＬと；画素回路１０と帰還電圧生成回路４０との間に敷設されたフィードバック線ＦＢＬと；第１フェイズではＶｒｅｆをＶｉとし、第２フェイズではＶａをＶｉとする入力切替回路５０と；増幅回路２０とデータ線ＤＬとの間を導通／遮断する出力切替回路６０と；第１フェイズでは増幅回路２０の出力端とＶｆｂ印加端との間にキャパシタ７１を接続し、第２フェイズでは増幅回路２０の入出力端間にキャパシタ７１を接続するキャパシタ駆動回路７０を有する。【選択図】図１
2016109956.tif 000002
【特許請求の範囲】
【請求項１】
発光素子及び駆動素子を含む画素回路と；
入力電圧に応じた出力電圧を生成する増幅回路と；
所定の基準電圧を生成する基準電圧生成回路と；
前記駆動素子に所定の基準電流を流すことにより前記駆動素子の閾値ばらつきが含まれた帰還電圧を生成する帰還電圧生成回路と；
前記画素回路と前記増幅回路との間に敷設されたデータ線と；
前記画素回路と前記帰還電圧生成回路との間に敷設されたフィードバック線と；
第１フェイズでは前記基準電圧を前記入力電圧として選択出力し、第２フェイズでは輝度制御電圧を前記入力電圧として選択出力する入力切替回路と；
前記第１フェイズでは前記増幅回路と前記データ線との間を遮断し、前記第２フェイズでは前記増幅回路と前記データ線との間を導通する出力切替回路と；
前記第１フェイズではキャパシタの第１端を前記帰還電圧の印加端に接続して第２端を前記増幅回路の出力端に接続し、前記第２フェイズでは前記第１端を前記増幅回路の出力端に接続して前記第２端を前記増幅回路の入力端に接続するキャパシタ駆動回路と；
を有することを特徴とする表示装置。
【請求項２】
前記帰還電圧生成回路は、
前記基準電流を生成する定電流源と；
前記第１フェイズでは前記データ線と前記フィードバック線との間を導通し、前記第２フェイズでは前記データ線と前記フィードバック線との間を遮断するフィードバックループ形成部と；
を含み、
前記フィードバック線に現れる電圧を前記帰還電圧として出力することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記画素回路は、
第１端が前記データ線に接続されて第２端が前記駆動素子の制御端に接続された第１スイッチ素子と、
第１端が前記駆動素子の電流出力端に接続されて第２端が前記フィードバック線に接続された第２スイッチ素子と、
第１端が前記駆動素子の電流出力端に接続されて第２端が前記発光素子に接続された第３スイッチ素子と、
をさらに含むことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記基準電圧生成回路は、並列接続された複数のダミー駆動素子に各々定電流を流して前記基準電圧を生成することを特徴とする請求項１〜請求項３のいずれか一項に記載の表示装置。
【請求項５】
前記複数のダミー駆動素子は、それぞれ、画素回路アレイの外周縁を取り囲む複数のダミー画素回路に含まれていることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記キャパシタ駆動回路は、前記第２フェイズへの移行前に前記キャパシタを一旦フローティング状態とし、前記入力切替回路は、前記キャパシタがフローティング状態とされている間に前記輝度制御電圧を前記入力電圧として選択出力することを特徴とする請求項１〜請求項５のいずれか一項に記載の表示装置。
【請求項７】
デジタルの輝度制御信号からアナログの前記輝度制御電圧を生成するデジタル／アナログ変換回路をさらに有することを特徴とする請求項１〜請求項６のいずれか一項に記載の表示装置。
【請求項８】
前記入力切替回路は、前記輝度制御信号のデータ値が切り替えられるタイミングで前記輝度制御電圧の選択出力を禁止することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記発光素子は、有機ＥＬ［electro-luminescence］素子であることを特徴とする請求項１〜請求項８のいずれか一項に記載の表示装置。
【請求項１０】
請求項１〜請求項９のいずれか一項に記載の表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ［electro-luminescence］素子などの発光素子は、自身に流れる駆動電流に比例した輝度で発光する。電圧プログラム法を採用した電流駆動型の表示装置は、増幅回路（いわゆる電圧プログラムアンプ）を用いて駆動素子（駆動トランジスタ）のゲート電圧制御を行うことにより、発光素子の駆動電流（延いては発光素子の輝度）を調整する。
【０００３】
このような表示装置の表示品位を高めるためには、発光素子と駆動素子を含む画素回路の発光レベル（発光素子の輝度）を任意かつ正確に制御することが求められる。言い換えると、マトリクス状に配列された画素回路の発光レベルをいかに均質に制御するかが重要となる。表示部の全面を任意の輝度に制御することができれば、基本的にあらゆる任意の入力表示データに対して高い表示品位が得られる。
【０００４】
一方、表示装置の表示品位を悪化させる要因（均質な制御を妨げる要因）としては、増幅回路の入力オフセット（複数の電圧プログラムアンプ間における出力電圧ばらつき）や駆動素子の閾値ばらつきなどがある。
【０００５】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００８／１０８０２４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、増幅回路の入力オフセットは、増幅回路の回路的工夫で抑え込むか、或いは、補正回路を用いて予めキャンセルされていた。しかしながら、増幅回路の入力オフセットを高精度に抑制するためには、増幅回路の規模増大や、ばらつき補正に伴う検査や調整の複雑化（作業時間の延長や作業の困難化など）を招くというトレードオフが存在した。
【０００８】
また、駆動素子の閾値ばらつきは、画素回路毎に補正回路を設けて特別なシーケンスを踏むことによりキャンセルされていた。しかしながら、このような手法では、画素回路の規模が増大するので、画素回路の高集積化（延いては表示部の高精細化）を阻害するというトレードオフが存在した。
【０００９】
本明細書中に開示されている発明は、本願の発明者により見出された上記の問題点に鑑み、回路規模の増大などを招かずに増幅回路の入力オフセットと駆動素子の閾値ばらつきを同時に補正することのできる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本明細書中に開示されている表示装置は、発光素子及び駆動素子を含む画素回路と；入力電圧に応じた出力電圧を生成する増幅回路と；所定の基準電圧を生成する基準電圧生成回路と；前記駆動素子に所定の基準電流を流すことにより前記駆動素子の閾値ばらつきが含まれた帰還電圧を生成する帰還電圧生成回路と；前記画素回路と前記増幅回路との間に敷設されたデータ線と；前記画素回路と前記帰還電圧生成回路との間に敷設されたフィードバック線と；第１フェイズでは前記基準電圧を前記入力電圧として選択出力し、第２フェイズでは輝度制御電圧を前記入力電圧として選択出力する入力切替回路と；前記第１フェイズでは前記増幅回路と前記データ線との間を遮断し、前記第２フェイズでは前記増幅回路と前記データ線との間を導通する出力切替回路と；前記第１フェイズではキャパシタの第１端を前記帰還電圧の印加端に接続して第２端を前記増幅回路の出力端に接続し、前記第２フェイズでは前記第１端を前記増幅回路の出力端に接続して前記第２端を前記増幅回路の入力端に接続するキャパシタ駆動回路を有する構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る表示装置において、前記帰還電圧生成回路は、前記基準電流を生成する定電流源と；前記第１フェイズでは前記データ線と前記フィードバック線との間を導通し、前記第２フェイズでは前記データ線と前記フィードバック線との間を遮断するフィードバックループ形成部と；を含み、前記フィードバック線に現れる電圧を前記帰還電圧として出力する構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る表示装置において、前記画素回路は、第１端が前記データ線に接続されて第２端が前記駆動素子の制御端に接続された第１スイッチ素子と、第１端が前記駆動素子の電流出力端に接続されて第２端が前記フィードバック線に接続された第２スイッチ素子と、第１端が前記駆動素子の電流出力端に接続されて第２端が前記発光素子に接続された第３スイッチ素子と、をさらに含む構成（第３の構成）にするとよい。
【００１３】
また、上記第１〜第３いずれかの構成から成る表示装置において、前記基準電圧生成回路は、並列接続された複数のダミー駆動素子に各々定電流を流して前記基準電圧を生成する構成（第４の構成）にするとよい。
【００１４】
また、上記第４の構成から成る表示装置において、前記複数のダミー駆動素子は、それぞれ、画素回路アレイの外周縁を取り囲む複数のダミー画素回路に含まれている構成（第５の構成）にするとよい。
【００１５】
また、上記第１〜第５いずれかの構成から成る表示装置において、前記キャパシタ駆動回路は、前記第２フェイズへの移行前に前記キャパシタを一旦フローティング状態とし、前記入力切替回路は、前記キャパシタがフローティング状態とされている間に前記輝度制御電圧を前記入力電圧として選択出力する構成（第６の構成）にするとよい。
【００１６】
また、上記第１〜第６いずれかの構成から成る表示装置は、デジタルの輝度制御信号からアナログの前記輝度制御電圧を生成するデジタル／アナログ変換回路をさらに有する構成（第７の構成）にするとよい。
【００１７】
また、上記第７の構成から成る表示装置において、前記入力切替回路は、前記輝度制御信号のデータ値が切り替えられるタイミングで前記輝度制御電圧の選択出力を禁止する構成（第８の構成）にするとよい。
【００１８】
また、上記第１〜第８いずれかの構成から成る表示装置において、前記発光素子は、有機ＥＬ素子である構成（第９の構成）にするとよい。
【００１９】
また、本明細書中に開示されている電子機器は、上記第１〜第９いずれかの構成から成る表示装置を有する構成（第１０の構成）とされている。
【発明の効果】
【００２０】
本明細書中に開示されている表示装置によれば、回路規模の増大などを招かずに増幅回路の入力オフセットと駆動素子の閾値ばらつきを同時に補正することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】表示装置１の要部構成例を示す回路図
【図２】基準電圧生成回路３０の第１構成例を示す回路図
【図３】基準電圧生成回路３０の第２構成例を示す回路図
【図４】基準電圧生成回路３０の一形成例を示す模式図
【図５】帰還電圧生成回路４０の一変形例を示す回路図
【図６】充電フェイズのスイッチ状態を示す回路図
【図７】補正書込フェイズのスイッチ状態を示す回路図
【図８】事前書込フェイズのスイッチ状態を示す回路図
【図９】点灯フェイズのスイッチ状態を示す回路図
【図１０】表示装置１の全体構成例を示すブロック図
【図１１】表示シーケンスの一例を示すタイミングチャート
【図１２】第１ピリオドＰＲＤ１での詳細動作を示すタイミングチャート
【図１３】第１ピリオドＰＲＤ１での出力挙動を示す電圧波形図
【図１４】駆動電流Ｉｄｒｖのばらつき解消効果を示す電流波形図
【図１５】表示装置１の第１適用例（電子ビューファインダーＸ）を示す外観図
【図１６】表示装置１の第２適用例（ヘッドマウントディスプレイＹ）を示す外観図
【発明を実施するための形態】
【００２２】
＜表示装置（要部構成）＞
図１は、表示装置１の要部構成例を示す回路図である。本構成例の表示装置１（いわゆる有機ＥＬディスプレイ）は、その要部を形成するための回路要素として、画素回路１０と、増幅回路２０と、基準電圧生成回路３０と、帰還電圧生成回路４０と、入力切替回路５０と、出力切替回路６０と、キャパシタ駆動回路７０と、デジタル／アナログ変換回路８０と、データ線ＤＬと、フィードバック線ＦＢＬと、を有する。
【００２３】
画素回路１０は、ＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］１１〜１４と、キャパシタ１５と、有機ＥＬ素子１６と、を含む。
【００２４】
ＰＭＯＳＦＥＴ１１は、ゲート電圧Ｖｇに応じた駆動電流Ｉｄｒｖを生成する駆動素子（駆動トランジスタ）である。ＰＭＯＳＦＥＴのソースは、電源電圧Ｖｄｄの印加端に接続されている。ＰＭＯＳＦＥＴ１１のドレインは、ＰＭＯＳＦＥＴ１３及び１４の各ソースに接続されている。駆動電流Ｉｄｒｖは、ゲート電圧Ｖｇが高いほど小さくなり、ゲート電圧Ｖｇが低いほど大きくなる。
【００２５】
ＰＭＯＳＦＥＴ１２は、ソースがデータ線ＤＬに接続されてドレインがＰＭＯＳＦＥＴ１１のゲートに接続された第１スイッチ素子（画素選択トランジスタ）として機能する。ＰＭＯＳＦＥＴ１２は、ゲートに入力される制御信号ＳＷＧがローレベルであるときにオンし、制御信号ＳＷＧがハイレベルであるときにオフする。
【００２６】
ＰＭＯＳＦＥＴ１３は、ソースがＰＭＯＳＦＥＴ１１のドレインに接続されてドレインがフィードバック線ＦＢＬに接続された第２スイッチ素子として機能する。ＰＭＯＳＦＥＴ１３は、ゲートに入力される制御信号ＳＷＨがローレベルであるときにオンし、制御信号ＳＷＨがハイレベルであるときにオフする。
【００２７】
ＰＭＯＳＦＥＴ１４は、ソースがＰＭＯＳＦＥＴ１１のドレインに接続されてドレインが有機ＥＬ素子１６のアノードに接続された第３スイッチ素子として機能する。ＰＭＯＳＦＥＴ１４は、ゲートに入力される制御信号ＳＷＩがローレベルであるときにオンし、制御信号ＳＷＩがハイレベルであるときにオフする。
【００２８】
キャパシタ１５は、ＰＭＯＳＦＥＴ１１のゲート・ソース間に接続されたゲートキャパシタである。キャパシタ１５としては、ＭＯＳキャパシタなどを用いればよい。
【００２９】
有機ＥＬ素子１６は、駆動電流Ｉｄｒｖの電流値にほぼ比例した輝度で発光する電流駆動型発光素子の一つである。有機ＥＬ素子１６のアノードは、ＰＭＯＳＦＥＴ１４のドレインに接続されている。有機ＥＬ素子１６のカソードは、コモン電圧Ｖｃｏｍの印加端に接続されている。有機ＥＬ素子１６の輝度は、駆動電流Ｉｄｒｖが小さいほど低くなり、駆動電流Ｉｄｒｖが大きいほど高くなる。
【００３０】
増幅回路２０は、非反転入力端（＋）に印加される入力電圧Ｖｉに応じた出力電圧Ｖｏを生成するバッファアンプであり、非反転入力端（＋）と反転入力端（−）とがイマジナリーショートするように、出力電圧Ｖｏの負帰還制御を行う。なお、増幅回路２０の反転入力端（−）と出力端との間には、キャパシタ駆動回路７０を介した負帰還制御ループが形成されている。
【００３１】
基準電圧生成回路３０は、所定の基準電圧Ｖｒｅｆを生成する。基準電圧生成回路３０は、制御信号ＳＷＣに応じて基準電圧Ｖｒｅｆの生成可否が制御される。基準電圧生成回路３０の構成及び動作については、後ほど詳細に説明する。
【００３２】
帰還電圧生成回路４０は、定電流源４１とアナログスイッチ４２及び４３を含み、ＰＭＯＳＦＥＴ１１に所定の基準電流Ｉｒｅｆを流すことによりＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴが含まれた帰還電圧Ｖｆｂ（＝Ｖｄｄ−（Ｖｇｓ＋ΔＶＴ））を生成する。
【００３３】
定電流源４１は、帰還電圧Ｖｆｂの印加端と接地端との間に接続されており、基準電流Ｉｒｅｆを生成する。アナログスイッチ４２は、帰還電圧Ｖｆｂの印加端とデータ線ＤＬとの間に接続されており、制御信号ＳＷＦに応じてオン／オフされる。一方、アナログスイッチ４３は、帰還電圧Ｖｆｂの印加端とフィードバック線ＦＢＬとの間に接続されており、制御信号ＳＷＦに応じてオン／オフされる。アナログスイッチ４２及び４３は、制御信号ＳＷＦがハイレベルであるときにオンし、制御信号ＳＷＦがローレベルであるときにオフする。これらのアナログスイッチ４２及び４３は、データ線ＤＬとフィードバック線ＦＢＬとの間を導通／遮断するフィードバックループ形成部として機能する。
【００３４】
入力切替回路５０は、アナログスイッチ５１及び５２を含み、輝度制御電圧Ｖａと基準電圧Ｖｒｅｆのいずれか一方を入力電圧Ｖｉとして選択出力する。アナログスイッチ５１は、輝度制御電圧Ｖａの印加端と増幅回路２０の非反転入力端（＋）との間に接続されており、制御信号ＳＷＡに応じてオン／オフされる。一方、アナログスイッチ５２は、基準電圧Ｖｒｅｆの印加端と増幅回路２０の非反転入力端（＋）との間に接続されており、制御信号ＳＷＢに応じてオン／オフされる。なお、アナログスイッチ５１及び５２は、それぞれ、制御信号ＳＷＡ及びＳＷＢがハイレベルであるときにオンし、制御信号ＳＷＡ及びＳＷＢがローレベルであるときにオフする。
【００３５】
出力切替回路６０は、増幅回路２０の出力端とデータ線ＤＬとの間に接続されており、制御信号ＳＷＥに応じてオン／オフされるアナログスイッチである。なお、出力切替回路６０は、制御信号ＳＷＥがハイレベルであるときにオンし、制御信号ＳＷＥがローレベルであるときにオフする。
【００３６】
キャパシタ駆動回路７０は、キャパシタ７１とアナログスイッチ７２〜７５を含み、増幅回路２０に対するキャパシタ７１の接続状態を切り替える。アナログスイッチ７２は、増幅回路２０の反転入力端（−）と出力端との間に接続されており、制御信号ＳＷＤに応じてオン／オフされる。アナログスイッチ７３は、キャパシタ７１の第１端と増幅回路２０の出力端との間に接続されており、制御信号ＳＷＪに応じてオン／オフされる。アナログスイッチ７４は、キャパシタ７１の第２端と増幅回路２０の反転入力端（−）との間に接続されており、制御信号ＳＷＫに応じてオン／オフされる。アナログスイッチ７５は、キャパシタ７１の第１端と帰還電圧Ｖｆｂの印加端との間に接続されており、制御信号ＳＷＬに応じてオン／オフされる。なお、アナログスイッチ７２〜７５は、それぞれ、制御信号ＳＷＤ、ＳＷＪ、ＳＷＫ、及び、ＳＷＬがハイレベルであるときにオンし、制御信号ＳＷＤ、ＳＷＪ、ＳＷＫ、及び、ＳＷＬがローレベルであるときにオフする。
【００３７】
デジタル／アナログ変換回路８０は、デジタルの輝度制御信号Ｓｄからアナログの輝度制御電圧Ｖａを生成する。
【００３８】
データ線ＤＬは、画素回路１０と増幅回路２０との間に敷設されたメタル配線であり、ＰＭＯＳＦＥＴ１１のゲートに出力電圧Ｖｏを伝達するための信号経路として機能する。
【００３９】
フィードバック線ＦＢＬは、画素回路１０と帰還電圧生成回路４０との間に敷設されたメタル配線であり、ＰＭＯＳＦＥＴ１１のドレインに基準電流Ｉｒｅｆを流すための電流経路として機能する。
【００４０】
＜基準電圧生成回路＞
図２は、基準電圧生成回路３０の第１構成例を示す回路図である。なお、（ａ）欄には基準電圧生成回路３０の構成が描写されており、（ｂ）欄には充電フェイズＣＨＧ（図６を参照、詳細は後述）における画素回路１０と帰還電圧生成回路４０の一部分（帰還電圧Ｖｆｂを生成するための帰還ループ）が描写されている。
【００４１】
（ａ）欄で示すように、本構成例の基準電圧生成回路３０は、ＰＭＯＳＦＥＴａ＊（ただし＊＝１〜ｎ、以下も同様）と、ＰＭＯＳＦＥＴｂ＊と、アナログスイッチｃ＊と、定電流源ｄ＊と、を含む。なお、並列数ｎは１０〜数百程度とすればよい。
【００４２】
ＰＭＯＳＦＥＴａ＊は、画素回路１０のＰＭＯＳＦＥＴ１１に対応する。ＰＭＯＳＦＥＴａ＊のソースは、いずれも電源電圧Ｖｄｄの印加端に接続されている。ＰＭＯＳＦＥＴａ＊のゲートは、いずれも基準電圧Ｖｒｅｆの出力端に接続されている。
【００４３】
ＰＭＯＳＦＥＴｂ＊は、画素回路１０のＰＭＯＳＦＥＴ１３に対応する。ＰＭＯＳＦＥＴｂ＊のソースは、それぞれＰＭＯＳＦＥＴａ＊のドレインに接続されている。ＰＭＯＳＦＥＴｂ＊のゲートは、いずれも接地端に接続されている。従って、ＰＭＯＳＦＥＴｂ＊は、常に導通状態とされている。
【００４４】
アナログスイッチｃ＊は、帰還電圧生成回路４０のアナログスイッチ４３に対応する。アナログスイッチｃ＊は、それぞれＰＭＯＳＦＥＴｂ＊のドレインと基準電圧Ｖｒｅｆの出力端との間に接続されており、制御信号ＳＷＣに応じてオン／オフされる。アナログスイッチｃ＊は、制御信号ＳＷＣがハイレベルであるときにオンし、制御信号ＳＷＣがローレベルであるときにオフする。
【００４５】
定電流源ｄ＊は、帰還電圧生成回路４０の定電流源４１に対応する。定電流源ｄ＊は、それぞれ基準電圧Ｖｒｅｆの出力端と接地端との間に接続されており、それぞれ定電流Ｉｒｅｆを生成する。
【００４６】
なお、互いに対応するＰＭＯＳＦＥＴ１３及びＰＭＯＳＦＥＴｂ＊、並びに、アナログスイッチ４３及びアナログスイッチｃ＊のオン抵抗値は、いずれも十分小さい値に設計される。また、いずれの素子もＶｇｓ＞＞ＶＴの領域で使用されることから、オン抵抗値のばらつき自体も小さい。また、定電流源４１と定電流源ｄ＊についても、互いの特性を十分にマッチングさせることが可能である。
【００４７】
（ａ）欄と（ｂ）欄を比較すれば分かるように、基準電圧生成回路３０は、（ｂ）欄の帰還ループを複数用意し、各帰還ループを基準電圧Ｖｒｅｆの出力端に対して並列に接続した構成とされている。
【００４８】
（ｂ）欄の帰還ループで生成される帰還電圧Ｖｆｂは、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴが含まれた電圧値（Ｖｆｂ＝Ｖｄｄ−（Ｖｇｓ＋ΔＶＴ））となる。
【００４９】
一方、（ａ）欄の基準電圧生成回路３０においても、ＰＭＯＳＦＥＴａ＊を個別に見ると、各々異なる閾値ばらつきΔＶＴ＊を持っている。ただし、ｎ個のＰＭＯＳＦＥＴａ＊を基準電圧Ｖｒｅｆの出力端に対して並列に接続すれば、基準電圧Ｖｒｅｆに含まれる閾値ばらつきΔＶＴ＊を平均化することができる。一般に、閾値ばらつきΔＶＴ＊は、０を基準に正規分布している。従って、ＰＭＯＳＦＥＴａ＊の並列数ｎを増やすことにより、閾値ばらつきΔＶＴ＊の平均値を０に近付けることができる。
【００５０】
上記したように、第１構成例の基準電圧生成回路３０であれば、ｎ個のＰＭＯＳＦＥＴａ＊に各々定電流Ｉｒｅｆを流すことにより、各々の閾値ばらつきΔＶＴ＊をキャンセルした基準電圧Ｖｒｅｆ（＝Ｖｄｄ−Ｖｇｓ）を生成することが可能となる。このような基準電圧Ｖｒｅｆを用意しておけば、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分処理（詳細は後述）により、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴを抽出することができる。なお、基準電圧生成回路３０の出力段には、バッファアンプを設けてもよい。
【００５１】
図３は、基準電圧生成回路３０の第２構成例を示す回路図である。なお、先の図２と同様、（ａ）欄には基準電圧生成回路３０の構成が描写されており、（ｂ）欄には充電フェイズＣＨＧ（図６を参照、詳細は後述）における画素回路１０と帰還電圧生成回路４０の一部分（帰還電圧Ｖｆｂを生成するための帰還ループ）が描写されている。
【００５２】
（ｂ）欄の画素回路１０には、先の図２と異なり、電源電圧Ｖｄｄの印加端とＰＭＯＳＦＥＴ１１のソースとの間に、ダイオード接続されたＰＭＯＳＦＥＴ１７が追加されている。画素回路１０に上記変形が加えられた場合には、基準電圧生成回路３０においても、電源電圧Ｖｄｄの印加端とＰＭＯＳＦＥＴａ＊のソースとの間に、それぞれ、ダイオード接続されたＰＭＯＳＦＥＴｅ＊を追加する必要がある。
【００５３】
このとき、Ｖｆｂ＝Ｖｄｄ−（２Ｖｇｓ＋ΔＶＴ１１＋ΔＶＴ１７）となり、Ｖｒｅｆ＝Ｖｄｄ−２Ｖｇｓとなる。従って、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分処理により、（ΔＶＴ１１＋ΔＶＴ１７）が抽出される。なお、ＰＭＯＳＦＥＴ１１及び１７については、各々の閾値ばらつきが必ずしも一致しない。そこで、上式では、ＰＭＯＳＦＥＴ１７の閾値ばらつきをΔＶＴ１１と表記し、ＰＭＯＳＦＥＴ１７の閾値ばらつきをΔＶ１７と表記することにより、それぞれを明確に区別している。
【００５４】
図４は、基準電圧生成回路３０の一形成例を示す模式図である。本図で示すように、表示装置１の画素回路アレイ１０Ａは、必要画素数（カラーＸＧＡでは、有効画素数：横１０２４×縦７６８×３色）の画素回路１０（白抜きの画素を参照）をマトリクス状に並べて構成される。一方、表示装置１は、画素回路アレイ１０Ａの外周縁（図中の太線枠を参照）を取り囲むように形成された複数のダミー画素回路１０Ｂ（薄いハッチングが施された画素を参照）を有する。
【００５５】
ダミー画素回路１０Ｂは、画素回路１０の疎密差を軽減するために設けられたものであり、画像表示には用いられない。ただし、ダミー画素回路１０Ｂの回路パターン自体は、画素回路１０のそれと何ら変わるところがない。従って、基準電圧生成回路３０を形成する際には、ＰＭＯＳＦＥＴａ＊やＰＭＯＳＦＥＴｂ＊（ないしはＰＭＯＳＦＥＴｅ＊）として、ダミー画素回路１０Ｂの一部（濃いハッチングが施された画素を参照）を流用することが望ましい。
【００５６】
このような流用を行うことにより、回路規模を不必要に増大することなく、基準電圧生成回路３０を実装することが可能となる。なお、図４で示すように、ダミー画素回路１０Ｂが複数行設けられている場合には、できるだけ画素回路アレイ１０Ａ近傍のダミー画素回路１０Ｂを流用することが望ましい。
【００５７】
＜帰還電圧生成回路（変形例）＞
図５は、帰還電圧生成回路４０の一変形例を示す回路図である。本変形例の帰還電圧生成回路４０は、図１に描写された構成要素４１〜４３に加えて、アナログスイッチ４４をさらに含む。アナログスイッチ４４は、電源電圧Ｖｄｄの印加端とフィードバック線ＦＢＬとの間に接続されており、反転制御信号ＳＷＦＢ（制御信号ＳＷＦの論理反転信号）に応じてオン／オフされる。アナログスイッチ４４は、反転制御信号ＳＷＦＢがハイレベルであるときにオンし、反転制御信号ＳＷＦＢがローレベルであるときにオフする。
【００５８】
本変形例の帰還電圧生成回路４０によれば、アナログスイッチ４２及び４３のオフ時にアナログスイッチ４４がオンし、電源電圧Ｖｄｄの印加端とフィードバック線ＦＢＬとの間が導通される。従って、補正書込フェイズＡＤＪや事前書込フェイズＷＲ（図７ないし図８を参照、詳細は後述）にフィードバック線ＦＢＬの電位を固定しておくことができるので、フィードバック線ＦＢＬに付随する寄生容量の影響を受けずに済む。特に、補正書込フェイズＡＤＪが短いときには、本変形例を採用することが望ましい。
【００５９】
＜スイッチ切替制御＞
表示装置１は、制御信号ＳＷＡ〜ＳＷＬを用いてスイッチ状態を適宜切り替えることにより、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴと増幅回路２０の入力オフセットΔＶｏｆｓを同時に補正し、所望の駆動電流Ｉｄｒｖを発光素子１６に供給する。以下では、表示装置１のスイッチ状態を４つのフェイズに場合分けして詳述する。
【００６０】
図６は、充電フェイズＣＨＧ（第１フェイズに相当）のスイッチ状態を示す回路図である。本図では、先出の図１をベースとしつつ、各スイッチのオン／オフ状態を示すための○印と×印が付されている。○印が付されたスイッチはオン状態となっており、×印が付されたスイッチはオフ状態となっている。
【００６１】
より具体的に述べると、充電フェイズＣＨＧでは、ＰＭＯＳＦＥＴ１２及び１３、アナログスイッチ４２及び４３、アナログスイッチ５２、アナログスイッチ７２、アナログスイッチ７４及び７５、並びに、アナログスイッチｃ＊がオン状態となり、ＰＭＯＳＦＥＴ１４、アナログスイッチ５１、出力切替回路６０、及び、アナログスイッチ７３がオフ状態となる。
【００６２】
すなわち、画素回路１０は、ＰＭＯＳＦＥＴ１１のゲートをデータ線ＤＬに接続し、ＰＭＯＳＦＥＴ１１のドレインをフィードバック線ＦＢＬに接続する状態となる。基準電圧生成回路３０は、基準電圧Ｖｒｅｆを出力する状態となる。帰還電圧生成回路４０は、フィードバック線ＦＢＬに基準電流Ｉｒｅｆを流すと共にデータ線ＤＬとフィードバック線ＦＢＬとの間を導通する状態となる。入力切替回路５０は、基準電圧Ｖｒｅｆを入力電圧Ｖｉとして選択出力する状態となる。出力切替回路６０は、増幅回路２０の出力端とデータ線ＤＬとの間を遮断する状態となる。キャパシタ駆動回路７０は、増幅回路２０の反転入力端（−）と出力端との間をショートすると共に、キャパシタ７１の第１端を帰還電圧Ｖｆｂの印加端に接続し、キャパシタ７１の第２端を増幅回路２０の出力端に接続する状態となる。
【００６３】
この充電フェイズＣＨＧにおいて、増幅回路２０の非反転入力端（＋）には、入力電圧Ｖｉとして基準電圧Ｖｒｅｆ（＝Ｖｄｄ−Ｖｇｓ）が印加される。従って、バッファアンプとして機能する増幅回路２０は、基準電圧Ｖｒｅｆに入力オフセットΔＶｏｆｓが上乗せされた出力電圧Ｖｏ（＝Ｖｄｄ−Ｖｇｓ＋ΔＶｏｆｓ）を出力する。
【００６４】
一方、帰還電圧生成回路４０は、フィードバック線ＦＢＬに現れる電圧を帰還電圧Ｖｆｂ（＝Ｖｄｄ−（Ｖｇｓ＋ΔＶＴ））として出力する。
【００６５】
従って、キャパシタ７１の両端間には、帰還電圧Ｖｆｂと出力電圧Ｖｏとの差分に相当する充電電圧Ｖｃ（＝ΔＶＴ＋ΔＶｏｆｓ）が蓄えられる。この充電電圧Ｖｃは、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴと増幅回路２０の入力オフセットΔＶｏｆｓとを足し合わせた電圧値となる。これは、キャンセルすべき補正量に他ならない。
【００６６】
なお、先出の図２や図３でも示したように、基準電圧生成回路３０は、帰還電圧Ｖｆｂを生成するための帰還ループと等価の回路構成から成る。従って、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分処理（上記したキャパシタ７１の充電処理）により、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴを抽出することができる。
【００６７】
ここで、閾値ばらつきΔＶＴの抽出誤差要因としては、（１）アナログスイッチ４２のオン抵抗、（２）ＰＭＯＳＦＥＴ１２のオン抵抗、（３）フィードバック線ＦＢＬの寄生抵抗、及び、（４）データ線ＤＬの寄生抵抗の４つが考えられる。
【００６８】
ただし、上記の要因（１）、（２）、（４）は、いずれもＤＣ的な電流パスに設けられた素子ではないので、その影響は小さいと考えられる。また、要因（３）についても、帰還電圧Ｖｆｂの出力ノードを増幅回路２０の近傍に設けることにより、その影響を抑制することが可能である。
【００６９】
なお、上記の帰還ループを形成するに際して、ＰＭＯＳＦＥＴ１１のドレインとゲートを直接的にショートすることも考えられる。しかしながら、フィードバック線ＦＢＬを介して帰還ループを形成する構成であれば、要因（３）及び（４）を相殺することができるので、帰還電圧Ｖｆｂに対する影響を低減することが可能となる。
【００７０】
また、基準電圧生成回路３０としては、電源電圧Ｖｄｄやジャンクション温度Ｔｊに依存しない一定の基準電圧Ｖｒｅｆを生成するバンドギャップ電圧源などを用いることも可能である。ただし、その場合には、キャパシタ７１の充電電圧Ｖｃにキャンセルすべき補正量（ΔＶＴ＋ΔＶｏｆｓ）以外の電圧成分（＝Ｖｒｅｆ−Ｖｄｄ＋Ｖｄｓ）が含まれることになる。ただし、上記の電圧成分は基本的に既知の固定値であるので、輝度制御電圧Ｖａから予め差し引くなどして対処することが可能である。
【００７１】
図７は、補正書込フェイズＡＤＪ（第２フェイズに相当）のスイッチ状態を示す回路図である。本図においても、先の図１をベースとしつつ、各スイッチのオン／オフ状態を示すための○印と×印が付されている。○印が付されたスイッチはオン状態となっており、×印が付されたスイッチはオフ状態となっている。なお、以下の説明では、便宜上、フェイズ間の移行に際して、各スイッチが完全に同時に切り替わるものと仮定する。
【００７２】
より具体的に述べると、補正書込フェイズＡＤＪでは、ＰＭＯＳＦＥＴ１２及び１３、アナログスイッチ５１、アナログスイッチ７３及び７４、並びに、出力切替回路６０がオン状態となり、ＰＭＯＳＦＥＴ１４、アナログスイッチ４２及び４３、アナログスイッチ５２、アナログスイッチ７２及び７５、並びにアナログスイッチｃ＊がオフ状態となる。
【００７３】
すなわち、画素回路１０は、ＰＭＯＳＦＥＴ１１のゲートをデータ線ＤＬに接続し、ＰＭＯＳＦＥＴ１１のドレインをフィードバック線ＦＢＬに接続する状態となる。基準電圧生成回路３０は、基準電圧Ｖｒｅｆの出力を停止する状態となる。帰還電圧生成回路４０は、フィードバック線ＦＢＬに対する基準電流Ｉｒｅｆの供給を停止すると共に、データ線ＤＬとフィードバック線ＦＢＬとの間を遮断する状態となる。入力切替回路５０は、輝度制御電圧Ｖａを入力電圧Ｖｉとして選択出力する状態となる。出力切替回路６０は、増幅回路２０の出力端とデータ線ＤＬとの間を導通する状態となる。キャパシタ駆動回路７０は、キャパシタ７１の第１端を増幅回路２０の出力端に接続し、キャパシタ７１の第２端を増幅回路２０の反転入力端（−）に接続する状態となる。
【００７４】
充電フェイズＣＨＧ（図６）から補正書込フェイズＡＤＪ（図７）に切り替わると、増幅回路２０の非反転入力端（＋）には、入力電圧Ｖｉとして輝度制御電圧Ｖａが印加される。ここで、増幅回路２０は入力オフセットΔＶｏｆｓを持っている。従って、非反転入力端（＋）に対してイマジナリーショートされる反転入力端（−）の電圧は、輝度制御電圧Ｖａに入力オフセットΔＶｏｆｓが上乗せされた反転入力電圧Ｖｉ’（＝Ｖａ＋ΔＶｏｆｓ）で安定となる。
【００７５】
一方、キャパシタ７１の両端間には、先の充電フェイズＣＨＧで充電電圧Ｖｃ（＝ΔＶＴ＋ΔＶｏｆｓ）が蓄えられている。従って、増幅回路２０の出力端には、反転入力電圧Ｖｉ’から充電電圧Ｖｃを差し引いた出力電圧Ｖｏ（＝Ｖａ−ΔＶＴ）が現れる。この時点で、増幅回路２０の入力オフセットΔＶｏｆｓがキャンセルされていることが分かる。
【００７６】
また、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴをキャンセルするためには、ＰＭＯＳＦＥＴ１１のゲート電圧Ｖｇとして、輝度制御電圧Ｖａから閾値ばらつきΔＶＴを差し引いた電圧（＝Ｖａ−ΔＶＴ）を与えてやる必要がある。補正書込フェイズＡＤＪで生成される出力電圧Ｖｏは、正に上記の電圧値（＝Ｖａ−ΔＶＴ）となっていることから、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴについてもキャンセルされていることが分かる。
【００７７】
このように、制御信号ＳＷＡ〜ＳＷＬを用いてスイッチ状態を適宜切り替えることにより、ＰＭＯＳＦＥＴ１１の閾値ばらつきΔＶＴと増幅回路２０の入力オフセットΔＶｏｆｓを同時に補正する構成であれば、画素回路１０や増幅回路２０の規模増大を招くことがないので、画素回路１０の高集積化（延いては表示装置１の高精細化）や、表示装置１のコストダウンなどを実現することが可能となる。
【００７８】
図８は、事前書込フェイズＷＲ（第３フェイズに相当）のスイッチ状態を示す回路図である。本図においても、先の図１をベースとしつつ、各スイッチのオン／オフ状態を示すための○印と×印が付されている。○印が付されたスイッチはオン状態となっており、×印が付されたスイッチはオフ状態となっている。
【００７９】
より具体的に述べると、事前書込フェイズＷＲでは、ＰＭＯＳＦＥＴ１２及び１３、アナログスイッチ５１、アナログスイッチ７２、並びに、出力切替回路６０がオン状態となり、ＰＭＯＳＦＥＴ１４、アナログスイッチ４２及び４３、アナログスイッチ５２、アナログスイッチ７３〜７５、並びに、アナログスイッチｃ＊がオフ状態となる。
【００８０】
すなわち、画素回路１０は、ＰＭＯＳＦＥＴ１１のゲートをデータ線ＤＬに接続し、ＰＭＯＳＦＥＴ１１のドレインをフィードバック線ＦＢＬに接続する状態となる。基準電圧生成回路３０は、基準電圧Ｖｒｅｆの出力を停止する状態となる。帰還電圧生成回路４０は、フィードバック線ＦＢＬに対する基準電流Ｉｒｅｆの供給を停止すると共に、データ線ＤＬとフィードバック線ＦＢＬとの間を遮断する状態となる。入力切替回路５０は、輝度制御電圧Ｖａを入力電圧Ｖｉとして選択出力する状態となる。出力切替回路６０は、増幅回路２０の出力端とデータ線ＤＬとの間を導通する状態となる。キャパシタ駆動回路７０は、増幅回路２０の反転入力端（−）と出力端との間をショートすると共に、キャパシタ７１の両端をいずれもハイインピーダンスとした状態となる。
【００８１】
事前書込フェイズＷＲ（図８）は、補正書込フェイズＡＤＪ（図７）への移行直前に設けられるものである。事前書込フェイズＷＲにおいて、キャパシタ駆動回路７０は、キャパシタ７１を一旦フローティング状態とする。また、入力切替回路５０は、キャパシタ７１がフローティング状態とされている間に、輝度制御電圧Ｖａを入力電圧Ｖｉとして選択出力する。従って、バッファアンプとして機能する増幅回路２０は、輝度制御電圧Ｖａに入力オフセットΔＶｏｆｓが上乗せされた出力電圧Ｖｏ（＝Ｖａ＋ΔＶｏｆｓ）を出力する。この出力電圧Ｖｏにより、画素回路１０のキャパシタ１５がプリチャージされる。
【００８２】
このように、事前書込フェイズＷＲ（図８）で画素回路１０に予めデータを書き込んでから、補正書込フェイズＡＤＪ（図７）へ移行することにより、補正動作をより安定して実施することが可能となる。
【００８３】
図９は、点灯フェイズＬＩＴ（第４フェイズに相当）のスイッチ状態を示す回路図である。本図においても、先の図１をベースとしつつ、各スイッチのオン／オフ状態を示すための○印と×印が付されている。○印が付されたスイッチはオン状態となっており、×印が付されたスイッチはオフ状態となっている。
【００８４】
具体的に述べると、点灯フェイズＬＩＴでは、ＰＭＯＳＦＥＴ１４、アナログスイッチ５１、並びに、アナログスイッチ７２及び７５がオン状態となり、ＰＭＯＳＦＥＴ１２及び１３、アナログスイッチ４２及び４３、アナログスイッチ５２、出力切替回路６０、アナログスイッチ７３及び７４、並びに、アナログスイッチｃ＊がオフ状態となる。
【００８５】
すなわち、画素回路１０は、ＰＭＯＳＦＥＴ１１のゲートをデータ線ＤＬから遮断し、ＰＭＯＳＦＥＴ１１のドレインを有機ＥＬ素子１６のアノードに接続する状態となる。基準電圧生成回路３０は、基準電圧Ｖｒｅｆの出力を停止する状態となる。帰還電圧生成回路４０は、フィードバック線ＦＢＬに対する基準電流Ｉｒｅｆの供給を停止すると共に、データ線ＤＬとフィードバック線ＦＢＬとの間を遮断する状態となる。入力切替回路５０は、輝度制御電圧Ｖａを入力電圧Ｖｉとして選択出力する状態となる。出力切替回路６０は、増幅回路２０の出力端とデータ線ＤＬとの間を遮断する状態となる。キャパシタ駆動回路７０は、増幅回路２０の反転入力端（−）と出力端との間をショートすると共に、キャパシタ７１を増幅回路２０から切り離し、かつ、キャパシタ７１の第１端を定電流源４１に接続する状態となる。
【００８６】
点灯フェイズＬＩＴ（図９）では、ＰＭＯＳＦＥＴ１１から有機ＥＬ素子１６に駆動電流Ｉｄｒｖが供給される。有機ＥＬ素子１６は、駆動電流Ｉｄｒｖの電流値にほぼ比例した輝度で発光する。キャパシタ７１は、次回の充電フェイズ（図６）までに放電される。
【００８７】
＜表示装置（全体構成）＞
図１０は、表示装置１の全体構成例を示すブロック図であり、ゲートドライバ回路９０と、ソースドライバ回路１００と、回路ブロックＡ〜Ｄと、を有する。なお、回路ブロックＡ〜Ｄは、先出の要部構成（図１）を含む。そこで、説明済みの構成要素については、図１と同一の符号を付すことにより、重複した説明を割愛する。
【００８８】
ゲートドライバ回路９０は、ＮＡ本（例えばＮＡ＝７８４（＝７６８＋１６））の制御信号ＳＷＧ（垂直走査信号／画素選択信号に相当）を生成して、ｘ軸方向（水平方向）に敷設されたＮＡ本のゲート制御線に各々出力する。
【００８９】
ソースドライバ回路１００は、ＮＤ本（例えばＮＤ＝９９）の輝度制御信号Ｓｄ（映像信号に相当）を生成して、ｙ軸方向（垂直方向）に敷設されたＮＤ本のソース制御線に各々出力する。
【００９０】
回路ブロックＤは、ソース制御線毎に設けられた回路要素群である。表示装置１では、ＮＤ個の回路ブロックＤがｘ軸方向に沿って並べられている。回路ブロックＤは、それぞれ、回路ブロックＢ及びＣと、増幅回路２０と、入力切替回路５０と、アナログスイッチ７２と、デジタル／アナログ変換回路８０と、を含む。なお、基準電圧生成回路３０は、回路ブロックＤから別個独立して設けられており、各々の回路ブロックＤには、共通の基準電圧Ｖｒｅｆが供給されている。
【００９１】
回路ブロックＣは、先述の定電流源４１、キャパシタ７１、及び、アナログスイッチ７３〜７５をそれぞれＮＣ個（例えばＮＣ＝８）ずつ含む回路要素群である。すなわち、増幅回路２０の負帰還ループには、ＮＣ組の定電流源４１とキャパシタ駆動回路７０（アナログスイッチ７２を除く）が並列に接続されている。
【００９２】
回路ブロックＢは、１列分のデータ線ＤＬ及びフィードバック線ＦＢＬ毎に設けられた回路要素群である。回路ブロックＤの内部では、ｘ軸方向に沿ってＮＢ列分（例えばＮＢ＝４×ＮＣ＝３２）の回路ブロックＢが並べられている。回路ブロックＢは、それぞれ、回路ブロックＡと、アナログスイッチ４２及び４３と、出力切替回路６０と、を含む。なお、出力切替回路６０は、単一の増幅回路２０をＮＢ列の回路ブロックＢによって共用するための時分割制御スイッチとして機能する。
【００９３】
ＮＢ列の回路ブロックＢは、ＮＣ列（＝ＮＢ／４列）ずつ、第１〜第４グループに分割されている。各グループの第ｋ列目（全体としては、第ｋ列目、第（ＮＣ＋ｋ）列目、第（２×ＮＣ＋ｋ）列目、及び、第（３×ＮＣ＋ｋ）列目）に当たるフィードバック線ＦＢＬは、それぞれ、第ｋ系統の定電流源４１（ｋ）及びアナログスイッチ７５（ｋ）に接続されている（ただしｋ＝１、２、３、…、ＮＣ）。一方、各列の回路ブロックＢに引き込まれているＮＢ本のデータ線ＤＬは、いずれも増幅回路２０の出力端に接続されている。
【００９４】
なお、図示の便宜上、本図では明示されていないが、各グループには、各々に対応した制御信号ＳＷＦ（１）〜ＳＷＦ（４）が入力されている。従って、例えば、制御信号ＳＷＦ（１）がハイレベルに立ち上げられると、第１グループに属する８本のフィードバック線ＦＢＬ（１）〜（８）全てが回路ブロックＣに導通される状態となる。
【００９５】
回路ブロックＡは、先の画素回路１０に相当する回路要素群である。回路ブロックＢの内部では、ｙ軸方向に沿ってＮＡ行分の回路ブロックＡが並べられている。各行の回路ブロックＡは、ｙ軸方向に沿って敷設されたデータ線ＤＬ及びフィードバック線ＦＢＬに対して各々共通に接続されている。また、各行の回路ブロックＡには、ゲートドライバ回路９０から各行毎の各行毎の制御信号ＳＷＧが入力されている。
【００９６】
上記の構成を採用することにより、表示装置１では、最小限の増幅回路２０を用いて、必要画素数（カラーＸＧＡでは、有効画素数：横１０２４×縦７６８×３色）の画素回路１０を駆動することが可能となる。
【００９７】
ただし、ＮＢ＝１とし、各列毎に増幅回路２０を用意しても構わない。その場合には、回路ブロックＢのグループ分けが不要となるので、回路ブロックＣの定電流源４１、キャパシタ７１、及び、アナログスイッチ７３〜７５も１組（ＮＣ＝１）で足りる。
【００９８】
また、先述の補正動作に供される回路ブロックＣは、画素回路１０（回路ブロックＡ）から独立に設けられている。従って、画素回路１０の高集積化（延いては表示装置１の高精細化）を実現する上で非常に有利である。
【００９９】
＜表示シーケンス＞
図１１は、表示シーケンスの一例（１行分）を示すタイミングチャートであり、上から順に、制御信号ＳＷＡ〜ＳＷＬが描写されている。なお、本図では、ＮＢ＝３２であり、ＮＣ＝８であるものとして説明を行う。
【０１００】
制御信号ＳＷＥ（１）〜ＳＷＥ（８）は、時分割で順次ハイレベルに立ち上がる論理信号であるが、本図では、図示の便宜上、制御信号ＳＷＥ（１−８）として、同軸上に重ねて描写されている。なお、制御信号ＳＷＥ（１−８）の信号波形に付された連番「１」〜「８」は、それぞれ、制御信号ＳＷＥ（１）〜ＳＷＥ（８）の立上がりタイミングを示している。制御信号ＳＷＥ（９−１６）、制御信号ＳＷＥ（１７−２４）、制御信号ＳＷＥ（２５−３２）、制御信号ＳＷＦ（１−４）、制御信号ＳＷＪ（１−８）、及び、制御信号ＳＷＫ（１−８）についても上記と同様である。各制御信号の実波形については、後出の図１２を参照することにより、容易に理解することができる。
【０１０１】
制御期間Ｔ１（時刻ｔ１１〜ｔ１９）は、１行分の回路ブロックＡ（画素回路１０）に対して補正済みのデータを書き込むための期間に相当する。すなわち、表示装置１では、制御期間Ｔ１内に合計３２列分の回路ブロックＢが順次駆動制御されていく。
【０１０２】
先にも述べたように、回路ブロックＤに属する３２列の回路ブロックＢは、８列ずつの４グループ（第１〜第４グループ）に分割されている。そのため、制御期間Ｔ１も各グループ毎に対応した４ピリオド（第１ピリオドＰＲＤ１（時刻ｔ１１〜ｔ１３）、第２ピリオドＰＲＤ２（時刻ｔ１３〜ｔ１５）、第３ピリオドＰＲＤ３（時刻ｔ１５〜ｔ１７）、及び、第４ピリオドＰＲＤ４（時刻ｔ１７〜ｔ１９））に分割されている。
【０１０３】
各ピリオドＰＲＤ１〜ＰＲＤ４は、それぞれ、充電フェイズＣＨＧと書込フェイズＷＲ＆ＡＤＪに分割して理解することができる。第１ピリオドＰＲＤ１の充電フェイズＣＨＧ（時刻ｔ１１〜ｔ１２）では、第１列目〜第８列目の回路ブロックＡを駆動対象として、各々の閾値ばらつきΔＶＴ（１）〜ΔＶＴ（８）をキャンセルするための補正量が一斉に取得される。一方、第１ピリオドＰＲＤ１の書込フェイズＷＲ＆ＡＤＪ（時刻ｔ１２〜ｔ１３）では、上記と同じく第１列目〜第８列目の回路ブロックＡを駆動対象として、先述の事前書込フェイズＷＲと補正書込フェイズＡＤＪが各列毎に合計８回繰り返される。
【０１０４】
第２ピリオドＰＲＤ２、第３ピリオドＰＲＤ３、及び、第４ピリオドＰＲＤ４においても、駆動対象となる回路ブロックＡを順次切り替えながら、充電フェイズＣＨＧと書込フェイズＷＲ＆ＡＤＪが繰り返される。
【０１０５】
その結果、制御期間Ｔ１が経過した時点で、１行分の回路ブロックＡ全てに補正済みのデータが書き込まれた状態となる。従って、時刻ｔ１９以降、表示装置１は点灯フェイズＬＩＴに移行して、有機ＥＬ素子１６の発光を開始する。なお、２行目以降についても、上記と同様の制御を繰り返せばよいので、重複した説明は割愛する。
【０１０６】
図１２は、第１ピリオドＰＲＤ１（時刻ｔ１１〜ｔ１３）での詳細動作を示すタイミングチャートであり、上から順に、制御信号ＳＷＡ〜ＳＷＤ、制御信号ＳＷＥ（１）〜ＳＷＥ（８）、制御信号ＳＷＦ（１）、制御信号ＳＷＪ（１）〜ＳＷＪ（８）、制御信号ＳＷＫ（１）〜ＳＷＫ（８）、制御信号ＳＷＬ、出力電圧Ｖｏ、及び、第１列目〜第８列目に当たるデータ線ＤＬ（１）〜ＤＬ（８）の印加電圧が描写されている。
【０１０７】
充電フェイズＣＨＧ（時刻ｔ１１〜ｔ１２）では、基本的に先出の図６で示したスイッチ状態となる。なお、第１ピリオドＰＲＤ１の充電フェイズＣＨＧでは、制御信号ＳＷＦ（１）がハイレベルに立ち上げられる。従って、第１列目〜第８列目のフィードバック線ＦＢＬが全て回路ブロックＣに接続される状態となる。その結果、各列の閾値ばらつきΔＶＴ（１）〜ΔＶＴ（８）をキャンセルするための補正量が一斉に取得される。
【０１０８】
充電フェイズＣＨＧの終了後、第１列目の事前書込フェイズＷＲ（時刻ｔ１２〜ｔａ）では、基本的に先出の図８で示したスイッチ状態となる。その際、制御信号ＳＷＥ（１）のみがハイレベルとされ、制御信号ＳＷＥ（２）〜ＳＷＥ（８）はローレベルとされる。その結果、第１列目の回路ブロックＡに対してプリチャージが行われる。
【０１０９】
第１列目の事前書込フェイズＷＲの終了後、第１列目の補正書込フェイズＡＤＪ（時刻ｔａ〜ｔｂ）では、基本的に先出の図７で示したスイッチ状態となる。その際、制御信号ＳＷＪ（１）と制御信号ＳＷＫ（１）のみがハイレベルとされて、制御信号ＳＷＪ（２）〜ＳＷＪ（８）及び制御信号ＳＷＫ（２）〜ＳＷＫ（８）はローレベルとされる。その結果、第１列目の回路ブロックＡに対して補正済みのデータが書き込まれる。補正済みデータの書込後、データ線ＤＬ（１）の電圧は、データ線ＤＬ（１）に付随する寄生容量によって保持される。
【０１１０】
その後も、第２列目〜第８列目の事前書込フェイズＷＲと補正書込フェイズＡＤＪが順次繰り返される。その際、入力切替回路５０は、輝度制御信号Ｓｄのデータ値が切り替えられるタイミングで輝度制御電圧Ｖａの選択出力を一時的に禁止する。すなわち、制御信号ＳＷＡは、輝度制御信号Ｓｄのデータ値が切り替えられるタイミングで一時的にローレベルとされる。このような制御を行うことにより、意図しない出力電圧Ｖｏをデータ線ＤＬに印加してしまうことがなくなる。
【０１１１】
なお、充電フェイズＣＨＧにおける出力電圧Ｖｏは、書込フェイズＷＲ＆ＡＤＪにおける出力電圧Ｖｏの最低値よりも低い電圧値に設定されている。従って、第１列目の事前書込フェイズＷＲ（時刻ｔ１２〜ｔａ）は、出力電圧Ｖｏのセトリング時間（目標値に落ち着くまでの所要時間）が長くなることに鑑み、第２列目以降の事前書込フェイズＷＲ（時刻ｔｂ〜ｔｃ、時刻ｔｄ〜ｔｅ、時刻ｔｆ〜ｔｇ、時刻ｔｈ〜ｔｉ、時刻ｔｊ〜ｔｋ、時刻ｔｌ〜ｔｍ、及び、時刻ｔｎ〜ｔｏ）と比べて長めに設定されている。
【０１１２】
図１３は、第１ピリオドＰＲＤ１での出力挙動を示す電圧波形図であり、データ線ＤＬ（１）〜ＤＬ（８）の印加電圧が同軸上に重ねて描写されている。
【０１１３】
充電フェイズＣＨＧには、各列毎の閾値ばらつきΔＶＴ（ｍ）を含んだ帰還電圧Ｖｆｂ（ｍ）がフィードバック線ＦＢＬ（ｍ）に現れる（ただし、ｍ＝１〜８、以下も同様）。なお、充電フェイズＣＨＧでは、各列毎のデータ線ＤＬ（ｍ）とフィードバック線ＦＢＬ（ｍ）が接続されている。従って、データ線ＤＬ（ｍ）の電圧は、帰還電圧Ｖｆｂ（＝Ｖｄｄ−（Ｖｇｓ＋ΔＶＴ（ｍ））となる。その結果、充電フェイズＣＨＧのデータ線ＤＬ（ｍ）には、領域αで示すように、閾値ばらつきΔＶＴ（ｍ）に応じた電位差が生じる。なお、増幅回路２０の入力オフセットΔＶｏｆｓは、出力電圧Ｖｏに含まれている。
【０１１４】
一方、事前書込フェイズＷＲと補正書込フェイズＡＤＪを経て、補正済みデータが書き込まれたデータ線ＤＬ（ｍ）の電圧は、増幅回路２０の入力オフセットがキャンセルされた電圧値（＝Ｖａ（ｍ）−ΔＶＴ（ｍ））となっている。本図の例では、各列毎の輝度制御電圧Ｖａ（ｍ）が一定値とされている。従って、データ線ＤＬ（ｍ）には、領域βで示すように、閾値ばらつきΔＶＴ（ｍ）に応じた電位差が生じている。
【０１１５】
＜作用・効果＞
図１４は、駆動電流Ｉｄｒｖのばらつき解消効果を示す電流波形図である。（ａ）欄には補正ありの挙動が示されており、（ｂ）欄には補正なしの挙動が示されている。補正なしでは、±２０ｃｄ／ｍ2程度の輝度差が確認され、かつ、輝度ばらつきが大きいために画面の均質性は低い。一方、補正ありでは、輝度の平均値及びばらつき共に問題のない範囲に収まっている。
【０１１６】
＜電子機器への適用＞
上記で説明した表示装置１は、例えば、電子ビューファインダーＸ（図１５）やヘッドマウントディスプレイＹ（図１６）の映像表示手段（有機ＥＬマイクロディスプレイ）として好適に用いることができる。また、表示装置１は、マイクロディスプレイとしての活用に限らず、各種ディスプレイの高精細化や歩留まり向上にも寄与し得る。
【０１１７】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１１８】
本明細書中に開示されている表示装置は、例えば、電子ビューファインダーやヘッドマウントディスプレイに利用することが可能である。
【符号の説明】
【０１１９】
１    表示装置
１０    画素回路
１０Ａ    画素回路アレイ
１０Ｂ    ダミー画素回路
１１    ＰＭＯＳＦＥＴ（駆動素子）
１２    ＰＭＯＳＦＥＴ（第１スイッチ素子）
１３    ＰＭＯＳＦＥＴ（第２スイッチ素子）
１４    ＰＭＯＳＦＥＴ（第３スイッチ素子）
１５    キャパシタ
１６    有機ＥＬ素子（発光素子）
１７    ＰＭＯＳＦＥＴ
２０    増幅回路
３０    基準電圧生成回路
４０    帰還電圧生成回路
４１    定電流源
４２〜４４    アナログスイッチ
５０    入力切替回路
５１、５２    アナログスイッチ
６０    出力切替回路（アナログスイッチ）
７０    キャパシタ駆動回路
７１    キャパシタ
７２〜７５    アナログスイッチ
８０    デジタル／アナログ変換回路
９０    ゲートドライバ回路
１００    ソースドライバ回路
ＤＬ    データ線
ＦＢＬ    フィードバック線
ａ＊    ＰＭＯＳＦＥＴ（ダミー駆動素子）
ｂ＊    ＰＭＯＳＦＥＴ
ｃ＊    アナログスイッチ
ｄ＊    定電流源
ｅ＊    ＰＭＯＳＦＥＴ
Ａ〜Ｄ    回路ブロック
Ｘ    電子ビューファインダー
Ｙ    ヘッドマウントディスプレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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