(57)【要約】【課題】画素の高開口率化および高精細化と共に、高信頼性および低消費電力化を実現可能な表示装置を提供する。【解決手段】表示装置は、各画素の画素回路が、信号電圧をサンプリングする第１トランジスタと、その信号電圧の大きさに応じて発光素子に流れる第１電流を制御する第２トランジスタと、信号電圧を保持する保持容量と、第１端および第２端の２端子間の電圧に応じて、第１端から第２端に向けて流れる第２電流が制御される非線形素子とを有する。発光素子は、第２トランジスタのソースまたはドレインと非線形素子の第１端とに電気的に接続された第１電極と、共通電位線に電気的に接続された第２電極とを含む。駆動回路は、非発光期間において、非線形素子の第２端への印加電圧を制御することにより、非線形素子を第２電流が流れるオン状態に駆動して発光素子の第１電極の電位を初期化する。【選択図】図２
2016109772.tif 000002
【特許請求の範囲】
【請求項１】
各々が発光素子と画素回路とを含む複数の画素と、
前記複数の画素のそれぞれに電気的に接続された走査線、信号線および電源線と、
前記複数の画素を、前記走査線、前記信号線および前記電源線を介して駆動する駆動回路と
を備え、
前記画素回路は、
前記走査線への印加電圧に応じて、前記信号線に印加される信号電圧をサンプリングする第１トランジスタと、
前記信号電圧の大きさに応じて前記発光素子に流れる第１電流を制御する第２トランジスタと、
前記信号電圧を保持する保持容量と、
第１端および第２端の２端子間の電圧に応じて、前記第１端から前記第２端に向けて流れる第２電流が制御される非線形素子と
を有し、
前記発光素子は、前記第２トランジスタのソースまたはドレインと前記非線形素子の第１端とに電気的に接続された第１電極と、共通電位線に電気的に接続された第２電極とを含み、
前記駆動回路は、非発光期間において、前記非線形素子の前記第２端への印加電圧を制御することにより、前記非線形素子を前記第２電流が流れるオン状態に駆動して前記発光素子の前記第１電極の電位を初期化する
表示装置。
【請求項２】
前記非線形素子の前記第２端に電圧を印加するためのリセット制御線を更に備え、
前記非線形素子は、ダイオード接続された第３トランジスタを含み、
前記第３トランジスタのゲートが自己のソースまたはドレインと電気的に接続されて前記第１端を構成すると共に、前記ソースおよびドレインのうちの未接続の端子が前記第２端を構成して前記リセット制御線に電気的に接続されている
請求項１に記載の表示装置。
【請求項３】
前記駆動回路は、前記リセット制御線に交流電圧を印加する
請求項２に記載の表示装置。
【請求項４】
前記駆動回路は、非発光期間において、前記信号線に基準電圧が印加され、かつ前記第１トランジスタにオン電圧が印加されている期間に、前記非線形素子を前記オン状態に駆動するための第１電圧を、前記リセット制御線に印加する
請求項３に記載の表示装置。
【請求項５】
前記非線形素子の第１端はアノードであり、第２端はカソードである
請求項２に記載の表示装置。
【請求項６】
前記第３トランジスタの第１端と前記第２トランジスタのソースまたはドレインとは、前記発光素子の前記第１電極に接続されると共に、下層に形成された半導体層に１つのコンタクトホールを介して層間接続されている
請求項２に記載の表示装置。
【請求項７】
前記発光素子の前記第１電極は、前記第１トランジスタ、前記第２トランジスタ、前記保持容量および前記非線形素子よりも上層に絶縁膜を介して形成されている
請求項１に記載の表示装置。
【請求項８】
互いに直交する第１方向および第２方向に沿って複数の画素が配置され、
前記第１方向に沿って前記走査線と前記リセット制御線とが交互に複数配置され、
前記第２方向に沿って前記信号線と前記電源線とが交互に複数配置され、
前記走査線、前記信号線、前記電源線および前記リセット制御線により囲まれる画素開口領域の全域にわたって前記第１電極が形成されている
請求項７に記載の表示装置。
【請求項９】
前記複数の画素が２次元配置され、
前記電源線は、前記画素の一の配列方向に沿って延在すると共に、隣り合う２つの画素列同士の間で共有されている
請求項１に記載の表示装置。
【請求項１０】
前記複数の画素が２次元配置され、
前記リセット制御線は、前記画素の一の配列方向に沿って延在すると共に、隣り合う２つの画素列同士の間で共有されている
請求項１に記載の表示装置。
【請求項１１】
前記複数の画素は、互いに直交する第１方向および第２方向に沿って配置され、
前記第１方向に沿った画素列毎に前記走査線が配置され、
前記第２方向に沿った画素列毎に前記信号線が配置され、
前記電源線は、前記第２方向に沿った複数の画素列のうちの隣り合う２つの画素列同士の間で共有され、
前記リセット制御線は、前記第１方向に沿った複数の画素列のうちの隣り合う２つの画素列同士の間で共有されている
請求項１に記載の表示装置。
【請求項１２】
前記駆動回路は、前記第１電極を初期化したのち、前記第２トランジスタの閾値電圧補正を行う
請求項１に記載の表示装置。
【請求項１３】
前記駆動回路は、前記第２トランジスタの前記閾値電圧補正ののち、移動度補正を行う
請求項１２に記載の表示装置。
【請求項１４】
各々が発光素子と画素回路とを含む複数の画素と、
前記複数の画素のそれぞれに電気的に接続された走査線、信号線および電源線と、
前記複数の画素を、前記走査線、前記信号線および前記電源線を介して駆動する駆動回路と
を備え、
前記画素回路は、
前記走査線への印加電圧に応じて、前記信号線に印加される信号電圧をサンプリングする第１トランジスタと、
前記信号電圧の大きさに応じて前記発光素子に流れる第１電流を制御する第２トランジスタと、
前記信号電圧を保持する保持容量と、
第１端および第２端の２端子間の電圧に応じて、前記第１端から前記第２端に向けて流れる第２電流が制御される非線形素子と
を有し、
前記発光素子は、前記第２トランジスタのソースまたはドレインと前記非線形素子の第１端とに電気的に接続された第１電極と、共通電位線に電気的に接続された第２電極とを含み、
前記駆動回路は、非発光期間において、前記非線形素子の前記第２端への印加電圧を制御することにより、前記非線形素子を前記第２電流が流れるオン状態に駆動して前記発光素子の前記第１電極の電位を初期化する
表示装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、アクティブマトリクス方式により駆動される表示装置およびそれを備えた電子機器に関する。
【背景技術】
【０００２】
近年、映像表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ(electro luminescence)素子を用いた表示装置が開発され、商品化が進められている。有機ＥＬ素子は、液晶素子などと異なり自発光素子である。そのため、有機ＥＬ素子を用いた表示装置（有機ＥＬ表示装置）では、光源（バックライト）が不要なので、光源を必要とする液晶表示装置と比べて、軽量化、薄型化、高輝度化を実現することができる。
【０００３】
有機ＥＬ表示装置では、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とがあるが、アクティブマトリクス方式では、画素ごとに有機ＥＬ素子と画素回路とが設けられ、有機ＥＬ素子に流れる電流が、画素回路内のトランジスタ等によって制御される。
【０００４】
具体的には、１水平期間（１Ｈ）ごとに各走査線が順次走査されると共に、映像信号に対応する信号電圧がサンプリングされ、サンプリングされた信号電圧に応じて有機ＥＬ素子が駆動される。画素回路は、走査線への印加電圧に応じて信号電圧をサンプリングする書き込みトランジスタと、サンプリングされた信号電圧に応じて有機ＥＬ素子を駆動する駆動トランジスタと、信号電圧を保持する（信号電圧が書き込まれる）保持容量とを含んで構成されている。また、有機ＥＬ表示装置では、駆動トランジスタの閾値電圧Ｖthや移動度μが画素ごとに異なる場合には、有機ＥＬ素子の発光輝度がばらつき、画面の一様性（ユニフォーミティ）が損なわれる。そこで、閾値電圧Ｖthや移動度μのばらつきに起因する発光輝度のばらつきを低減する補正動作が、１Ｈ周期の線順次走査に併せて行われる。
【０００５】
このような画素回路では、例えば閾値電圧補正の準備段階において、アノードの電位をリセット（初期化）する駆動がなされ、そのためのスイッチング素子としてトランジスタが配置される（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２２５３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１に記載の画素回路を用いて発光素子を駆動する場合、走査線、信号線および電源線の他に、アノードリセット用のトランジスタを駆動するための制御線が配置されることから、画素の高精細化に際し、画素開口率の低下が懸念される。また、信頼性が高く、低消費電力化を図ることが可能な画素回路の実現が望まれている。
【０００８】
本開示はかかる問題点に鑑みてなされたものであり、その目的は、画素の高開口率化および高精細化と共に、高信頼性および低消費電力化を実現可能な表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本開示の表示装置は、各々が発光素子と画素回路とを含む複数の画素と、複数の画素のそれぞれに電気的に接続された走査線、信号線および電源線と、複数の画素を、走査線、信号線および電源線を介して駆動する駆動回路とを備えたものである。画素回路は、走査線への印加電圧に応じて、信号線に印加される信号電圧をサンプリングする第１トランジスタと、その信号電圧の大きさに応じて発光素子に流れる第１電流を制御する第２トランジスタと、信号電圧を保持する保持容量と、第１端および第２端の２端子間の電圧に応じて、第１端から第２端に向けて流れる第２電流が制御される非線形素子とを有する。発光素子は、第２トランジスタのソースまたはドレインと非線形素子の第１端とに電気的に接続された第１電極と、共通電位線に電気的に接続された第２電極とを含む。駆動回路は、非発光期間において、非線形素子の第２端への印加電圧を制御することにより、非線形素子を第２電流が流れるオン状態に駆動して発光素子の第１電極の電位を初期化する。
【００１０】
本開示の電子機器は、上記本開示の表示装置を備えたものである。
【００１１】
本開示の表示装置および電子機器では、画素回路が、信号電圧をサンプリングする第１トランジスタと、発光素子に流れる第１電流を制御する第２トランジスタと、信号電圧を保持する保持容量とに加え、第１端および第２端の２端子間の電圧により、第１端から第２端に向けて流れる第２電流が制御される非線形素子を有する。発光素子の第１電極は、第２トランジスタのソースまたはドレインと非線形素子の第１端とに電気的に接続されている。非発光期間において、非線形素子の第２端への印加電圧が制御されることで、非線形素子に第２電流が流れ、発光素子の第１電極の電位が初期化される。２端子構成の非線形素子を用いて上記のような初期化動作がなされることで、３端子構成のトランジスタを用いる場合に比べ、制御線の本数が削減される。
【発明の効果】
【００１２】
本開示の表示装置および電子機器によれば、非発光期間において、非線形素子の第１端が、発光素子の第１電極に電気的に接続され、第２端への印加電圧が制御されることで、第１端から第２端に向けて第２電流が流れ、第１電極の電位を初期化することができる。この際、２端子構成の非線形素子を用いることで、３端子構成のトランジスタを用いる場合に比べ、制御線の本数を削減することができる。省スペース化により、画素の高開口率化および高精細化を実現可能となる。また、ＮＢＴＳ耐性が高く、電圧振幅の比較的小さな画素回路を設計することが可能となることから、高信頼性および低消費電力化を実現することができる。
【００１３】
尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
【図面の簡単な説明】
【００１４】
【図１】本開示の一実施の形態に係る表示装置の概略構成図である。
【図２】各画素の回路構成の一例を表す図である。
【図３】図２に示した画素の要部構成を有機ＥＬ素子１３のアノードと共に表す平面図である。
【図４Ａ】図３のＡ−Ａ’線における断面図である。
【図４Ｂ】図３のＢ−Ｂ’線における断面図である。
【図４Ｃ】図３のＣ−Ｃ’線における断面図である。
【図５Ａ】トランジスタの製造方法の一例を説明するための断面図である。
【図５Ｂ】図５Ａに続く工程を説明するための断面図である。
【図５Ｃ】図５Ｂに続く工程を説明するための断面図である。
【図５Ｄ】図５Ｃに続く工程を説明するための断面図である。
【図５Ｅ】図５Ｄに続く工程を説明するための断面図である。
【図５Ｆ】図５Ｅに続く工程を説明するための断面図である。
【図６】比較例１に係る画素の回路構成を表す図である。
【図７】図６に示した画素回路の要部構成を有機ＥＬ素子１３のアノードと共に表す平面図である。
【図８Ａ】図７のＡＡ−ＡＡ’線における断面図である。
【図８Ｂ】図３のＢＢ−ＢＢ’線における断面図である。
【図９】図７に示した画素回路と各種制御線とを複数配置した場合の構成を表す平面図である。
【図１０】図９に示した画素回路を用いた線順次駆動を説明するための波形図であり、走査線（ＷＳＬ）、第１のリセット制御線（ＡＺＬ）、第２のリセット制御線（ＳＳＬ）および信号線（ＤＴＬ）への印加電圧波形と、ゲート電位（Ｖｇ）およびソース電位（Ｖｓ）の経時変化との一例を示す。
【図１１】図１０に示した駆動動作を１画素について示した波形図である。
【図１２】図３に示した画素回路と、走査線、信号線、電源線および制御線とを複数配置した場合の構成を表す平面図である。
【図１３】図１２に示した画素回路を用いた線順次駆動を説明するための波形図であり、走査線（ＷＳＬ）、制御線（ＡＺＬ）および信号線（ＤＴＬ）への印加電圧波形と、ゲート電位（Ｖｇ）およびソース電位（Ｖｓ）の経時変化との一例を示す。
【図１４】図１３に示した駆動動作を１画素について示した波形図である。
【図１５】図１４における非発光期間の動作について説明するための回路図である。
【図１６】図１４における発光期間の動作について説明するための回路図である。
【図１７】比較例２に係る画素の回路構成を表す図である。
【図１８】図１７に示した画素回路を用いた駆動動作を説明するための波形図であり、走査線（ＷＳＬ）および信号線（ＤＴＬ）の電位と、ゲート電位（Ｖｇ）およびソース電位（Ｖｓ）の経時変化とを示す。
【図１９】図１７に示した画素回路を用いた駆動動作（非発光期間）を説明するための回路図である。
【図２０】図１７に示した画素回路を用いた駆動動作（発光期間）を説明するための回路図である。
【図２１】図１７に示した画素回路を用いた場合の作用について説明するための模式図である。
【図２２】図３に示した画素回路を用いた場合の作用について説明するための模式図である。
【図２３】変形例１に係る画素回路の要部構成を有機ＥＬ素子１３のアノードと共に表す平面図である。
【図２４】図２３のＩＡ−ＩＡ’線における断面図である。
【図２５】図２３に示した画素回路を説明するための回路図である。
【図２６】図２３に示した画素回路を説明するための断面模式図である。
【図２７】図２３に示した画素回路と、走査線、信号線、電源線および制御線とを複数配置した場合の構成を表す平面図である。
【図２８】変形例２に係る画素回路の要部構成を有機ＥＬ素子１３のアノードと共に表す平面図である。
【図２９Ａ】図２７のIIＡ−IIＡ’線における断面図である。
【図２９Ｂ】図２７のＩＢ−ＩＢ’線における断面図である。
【図３０】変形例３に係る画素回路と、走査線、信号線、電源線および制御線との配置例を表す平面図である。
【図３１】変形例４に係る画素回路と、走査線、信号線、電源線および制御線との配置例を表す平面図である。
【図３２】図３１に示した画素回路を用いた線順次駆動を説明するための波形図であり、走査線（ＷＳＬ）、制御線（ＡＺＬ）および信号線（ＤＴＬ）への印加電圧波形と、ゲート電位（Ｖｇ）およびソース電位（Ｖｓ）の経時変化との一例を示す。
【図３３】変形例５に係る線順次駆動動作を説明するための波形図であり、走査線（ＷＳＬ）および信号線（ＤＴＬ）の電位と、ゲート電位（Ｖｇ）およびソース電位（Ｖｓ）の経時変化とを示す。
【図３４】図３３の駆動動作を１画素について示した波形図である。
【図３５】変形例５の他の例に係る線順次駆動動作を説明するための波形図であり、走査線（ＷＳＬ）および信号線（ＤＴＬ）の電位と、ゲート電位（Ｖｇ）およびソース電位（Ｖｓ）の経時変化とを示す。
【図３６】上記実施の形態の発光装置の適用例１の外観を表す斜視図である。
【図３７Ａ】適用例２の表側から見た外観を表す斜視図である。
【図３７Ｂ】適用例２の裏側から見た外観を表す斜視図である。
【図３８】適用例３の裏側から見た外観を表す斜視図である。
【図３９】適用例４の外観を表す斜視図である。
【図４０Ａ】適用例５の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。
【図４０Ｂ】適用例５の開いた状態の正面図およびその側面図である。
【発明を実施するための形態】
【００１５】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（アノードリセット用のスイッチング素子としてダイオード接続されたトランジスタを用いた画素回路を含む表示装置の例）
２．変形例１（ダイオード接続されたトランジスタの第１端と半導体層とのコンタクト部と、駆動トランジスタのソースと半導体層とのコンタクト部とを共通化した場合の例）
３．変形例２（有機ＥＬ素子の電極部（アノード）を、画素回路とは別層に設けた場合の例）
４．変形例３（電源線を隣接する画素列間において共有とした場合の例）
５．変形例４（電源線を隣接する画素列間において共有とし、リセット制御線を隣接する画素行間において共有とした場合の例）
６．変形例５（走査線パルスの他の例）
７．適用例（電子機器の例）
【００１６】
＜実施の形態＞
[構成]
図１は、本開示の一実施の形態に係る表示装置１の概略構成を表したものである。この表示装置１は、表示パネル１０と、外部から入力された映像信号２０Ａおよび同期信号２０Ｂに基づいて表示パネル１０を駆動する駆動回路２０とを備えている。駆動回路２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、電源回路２５および制御線駆動回路２６を有している。
【００１７】
（表示パネル１０）
表示パネル１０は、表示領域１０Ａ内に複数の画素１１が２次元配置されたものである。この表示パネル１０は、駆動回路２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号２０Ａに基づく画像を表示するものである。
【００１８】
図２は、画素１１の回路構成の一例を表したものである。各画素１１は、例えば、画素回路１２と、有機ＥＬ素子１３（発光素子）とを有している。有機ＥＬ素子１３は、例えば、アノードとして機能する第１電極（後述の第１電極３１Ａ）と、発光層を含む有機層と、カソードとして機能する第２電極とが順に積層された構成を有している。有機ＥＬ素子１３は、素子容量を有している。画素回路１２は、有機ＥＬ素子１３の発光および消光を制御するものであり、例えば、書込トランジスタＴｒ１と、駆動トランジスタＴｒ２と、保持容量Ｃｓと、ダイオード型素子部１４（２端子構成の非線形素子）を含んで構成されている。尚、ダイオード型素子部１４は、後述するようにダイオード接続されたトランジスタを含む素子部分を示す。本明細書では、そのような素子部分を「ダイオード型素子部」と称する。
【００１９】
書込トランジスタＴｒ１は、駆動トランジスタＴｒ２のゲートに対する、映像信号に対応した信号電圧の印加を制御するものである。具体的には、書込トランジスタＴｒ１は、走査線ＷＳＬへの印加電圧に応じて信号線ＤＴＬの電圧（信号電圧）をサンプリングするとともに、その信号電圧を駆動トランジスタＴｒ２のゲートに書き込むものである。駆動トランジスタＴｒ２は、有機ＥＬ素子１３を駆動するものであり、有機ＥＬ素子１３に直列に接続されている。駆動トランジスタＴｒ２は、書込トランジスタＴｒ１によってサンプリングされた信号電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御するものである。保持容量Ｃｓは、駆動トランジスタＴｒ２のゲートおよびソース間に所定の電圧を保持するものである。なお、画素回路１２は、上述の３Ｔｒ１Ｃの回路に対して各種容量やトランジスタを付加した回路構成となっていてもよいし、上述の３Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。
【００２０】
ダイオード型素子部１４は、例えば後述の閾値電圧（Ｖth）の補正準備として、有機ＥＬ素子１３の第１電極（アノード）の電位を初期化（リセット）する（以下、アノードリセットという）ためのスイッチング素子である。ダイオード型素子部１４は、電流端として第１端Ｅ１と第２端Ｅ２とを含み、これらの２端子間の電圧に応じて（２端子間の電圧制御により）、第１端Ｅ１から第２端Ｅ２に向かって流れる電流が制御される非線形素子を含む部分である。即ち、本実施の形態では、第１端Ｅ１がアノード、第２端がカソードとして機能する。このダイオード型素子部１４が、本開示の「非線形素子」の一具体例に相当する。本実施の形態では、ダイオード素子部１４は、ダイオード接続された３端子型のトランジスタＴｒ３を含んで構成されている。具体的には、トランジスタＴｒ３のゲートと、ソースまたはドレイン（例えばドレイン）とが電気的に接続されると共に、第１端Ｅ１を構成する。トランジスタＴｒ３のソースおよびドレインのうちゲートに未接続の端子（例えばソース）が第２端Ｅ２を構成する。第１端Ｅ１は、有機ＥＬ素子１３のアノードに接続され、第２端Ｅ２は制御線ＡＺＬに接続されている。
【００２１】
駆動トランジスタＴｒ２、書込トランジスタＴｒ１およびトランジスタＴｒ３は、例えば、ｎチャネルＭＯＳ型の薄膜トランジスタ（ＴＦＴ（Thin Film Transistor））により形成されている。なお、これらのトランジスタは、ｐチャネルＭＯＳ型のＴＦＴにより形成されていてもよい。これらのトランジスタがエンハンスメント型であるものとして、以下の説明がなされているが、これらのトランジスタが、デプレッション型であってもよい。また、これらのトランジスタは、シングルゲート型であってもよいし、デュアルゲート型であってもよい。
【００２２】
表示パネル１０には、画素１１の行方向（第１方向）に沿って延在する複数の走査線ＷＳＬと、列方向（第２方向）に沿って延在する複数の信号線ＤＴＬと、行方向に沿って延在する複数の電源線ＤＳＬとが設けられている。これらの走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬは、各画素１１に電気的に接続されている。本実施の形態では、これらの制御線に加え、表示パネル１０において、行方向に沿って延在する複数の制御線ＡＺＬ（リセット制御線）が設けられている。走査線ＷＳＬは、各画素１１を行ごとに選択する選択パルスを各画素１１に供給するものである。信号線ＤＴＬは、映像信号に応じた信号電位Ｖsigおよび基準電位Ｖofsを、各画素１１へ供給するためのものである。電源線ＤＳＬは、各画素１１に、電力として固定電位Ｖccを各画素１１に供給するものである。制御線ＡＺＬは、アノードリセットのために用いられるものであり、ダイオード型素子部１４の第２端Ｅ２に接続されて、ダイオード型素子部１４のオン状態およびオフ状態を切り替えるための制御パルス（交流電圧）を各画素１１に供給するものである。尚、有機ＥＬ素子１３の第２電極（カソード）は、共通電位線（カソード線）に接続されている。この共通電位線は、有機ＥＬ素子１３のカソード電位を規定するものであり、カソード電位Ｖcathを各画素１１に供給するものである。
【００２３】
各信号線ＤＴＬと各走査線ＷＳＬとの交差点近傍に、画素１１が設けられている。各信号線ＤＴＬは、後述の信号線駆動回路２３の出力端（図示せず）と、書込トランジスタＴｒ１のソースまたはドレインとに接続されている。各走査線ＷＳＬは、後述の走査線駆動回路２４の出力端（図示せず）と、書込トランジスタＴｒ１のゲートに接続されている。各電源線ＤＳＬは、固定の電圧を出力する電源の出力端（図示せず）と、駆動トランジスタＴｒ２のソースまたはドレインに接続されている。
【００２４】
書込トランジスタＴｒ１のゲートは、走査線ＷＳＬに接続されている。書込トランジスタＴｒ１のソースまたはドレイン（例えばドレイン）が信号線ＤＴＬに接続されている。書込トランジスタＴｒ１のソースおよびドレインのうち信号線ＤＴＬに未接続の端子（例えばソース）が駆動トランジスタＴｒ２のゲートに接続されている。駆動トランジスタＴｒ２のソースまたはドレイン（例えばドレイン）が電源線ＤＳＬに接続されている。
【００２５】
駆動トランジスタＴｒ２のソースおよびドレインのうち電源線ＤＳＬに未接続の端子（例えばソース）が有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ２のゲートに接続されている。保持容量Ｃｓの他端が駆動トランジスタＴｒ２の例えばソース（図２では有機ＥＬ素子１３側の端子）に接続されている。つまり、保持容量Ｃｓは、駆動トランジスタＴｒ２のゲート−ソース間に挿入されている。ダイオード型素子部１４の第１端Ｅ１（例えばトランジスタＴｒ３のゲートおよびドレイン）は、有機ＥＬ素子１３のアノードに接続されている。ダイオード型素子部１４の第２端Ｅ２（例えばトランジスタＴｒ３のソース）は、制御線ＡＺＬに接続されている。
【００２６】
図３は、画素回路１２の要部構成を有機ＥＬ素子１３のアノード（第１電極３１）と共に表す平面図である。図４Ａは図３のＡ−Ａ’線における断面構成を、図４Ｂは、図３のＢ−Ｂ’線における断面構成を、図４Ｃは、図３のＣ−Ｃ’線における断面構成を、それぞれ表したものである。尚、図３では、絶縁膜の記載を省略しており、電極や配線などの導電膜部分のみを図示している。図４Ａ〜４Ｃに示したように、基板３２上の選択的な領域、ここでは、書込トランジスタＴｒ１と、駆動トランジスタＴｒ２とダイオード型素子部１４と、保持容量Ｃｓとのそれぞれに相当する部分に、半導体層３３がパターン形成されている。この半導体層３３は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）などを含む酸化物半導体により構成されており、厚みは例えば３０ｎｍ程度である。
【００２７】
ダイオード型素子部１４は、図３および図４Ａに示したように、半導体層３３上に、ゲート絶縁膜３４を介して、トランジスタＴｒ３のゲート電極３７Ｇを有している。ゲート電極３７Ｇの一部と半導体層３３の一部とを覆うように絶縁膜３５が形成され、その上に層間絶縁膜３６が形成されている。トランジスタＴｒ３のソース電極３７Ｓおよびドレイン電極３７Ｄは、コンタクト部Ｃ１１，Ｃ１２を介して、半導体層３３に層間接続されている。ゲート電極３７Ｇとドレイン電極３７Ｄとが電気的に接続され、ソース電極３７Ｓが、制御線ＡＺＬに接続されている。
【００２８】
ゲート絶縁膜３４は、例えば酸化シリコン（ＳｉＯ２）により構成され、厚みは例えば３００ｎｍ程度である。ゲート電極３７Ｇ（およびゲート電極３７Ｇと同層に形成される他の電極層）は、例えばＴｉ／Ａｌ／ＭｏＮの積層膜から構成され、厚みは例えば５０／３００／５０ｎｍ程度である。絶縁膜３５は、例えば酸化アルミニウム（Ａｌ２Ｏ３）により構成され、厚みは例えば５ｎｍ程度である。層間絶縁膜３６は、例えば感光性樹脂などにより構成されている。ソース電極３７Ｓおよびドレイン電極３７Ｄ（およびソース電極３７Ｓ等と同層に形成される他の電極層）は、Ｍｏ／Ａｌ／ＭｏＮの積層膜から構成され、厚みは例えば５０／３００／５０ｎｍ程度である。
【００２９】
駆動トランジスタＴｒ２は、図３および図４Ａに示したように、半導体層３３上に、ゲート絶縁膜３４を介して、ゲート電極３８Ｇを有している。駆動トランジスタＴｒ２のソース電極は、ダイオード型素子部１４のドレイン電極３７Ｄによって構成されている。即ち、ドレイン電極３７Ｄが駆動トランジスタＴｒ２のソース電極を兼ねている（トランジスタＴｒ３のドレインが駆動トランジスタＴｒ２のソースと電気的に接続されている）。このドレイン電極３７Ｄ（駆動トランジスタＴｒ２のソース）は、コンタクト部Ｃ１３を介して、半導体層３３と層間接続されている。駆動トランジスタＴｒ２のドレイン電極３８Ｄは、電源線ＤＳＬに接続されている（電源線ＤＳＬがドレイン電極３８Ｄを兼ねている）。ドレイン電極３８Ｄは、コンタクト部Ｃ１４を介して、半導体層３３に層間接続されている。ゲート電極３８Ｇと半導体層３３の一部とを覆うように絶縁膜３５が形成され、その上に層間絶縁膜３６が形成されている。
【００３０】
保持容量Ｃｓは、図３および図４Ｂに示したように、半導体層３３上に、ゲート絶縁膜３４を介して電極層３８ａを有している。電極層３８ａを覆うように絶縁膜３５が形成され、その上に層間絶縁膜３６が形成されている。この保持容量Ｃｓは、例えば書込トランジスタＴｒ１、駆動トランジスタＴｒ２およびダイオード型素子部１４と非重畳の領域の全域にわたって形成されている。また、本実施の形態では、この保持容量Ｃｓ上に、層間絶縁膜３６を介して、有機ＥＬ素子１３のアノード（第１電極３１）が形成されている。
【００３１】
第１電極３１は、例えば信号線ＤＴＬおよび電源線ＤＳＬと同層に形成され、ドレイン電極３７Ｄと電気的に接続されている。平面視的には、例えば保持容量Ｃｓと略同一の領域に形成されており、即ち、書込トランジスタＴｒ１、駆動トランジスタＴｒ２およびダイオード型素子部１４と非重畳の領域の全域にわたって形成されている。
【００３２】
書込トランジスタＴｒ１は、図３および図４Ｃに示したように、半導体層３３上に、ゲート絶縁膜３４を介して、ゲート電極３９Ｇを有している。ゲート電極３９Ｇは、走査線ＷＳＬに接続されている（走査線ＷＳＬがゲート電極３９Ｇを兼ねている）。ゲート電極３９Ｇと半導体層３３の一部とを覆うように絶縁膜３５が形成され、その上に層間絶縁膜３６が形成されている。書込トランジスタＴｒ１のドレイン電極３９Ｄは、コンタクト部Ｃ１５を介して、半導体層３３と層間接続されている。このドレイン電極３９Ｄは、信号線ＤＴＬに接続されている（信号線ＤＴＬがドレイン電極３９Ｄを兼ねている）。ソース電極３９Ｓは、コンタクト部Ｃ１６を介して半導体層３３と層間接続されると共に、コンタクト部Ｃ１７を介して配線層３８ｂと層間接続されている。ソース電極３９Ｓは、その配線層３８ｂを介して、保持容量Ｃｓの電極層３８ａと駆動トランジスタＴｒ１のゲート電極３８Ｇとに電気的に接続されている。
【００３３】
図５Ａ〜図５Ｆに、上記の駆動トランジスタＴｒ２、書込トランジスタＴｒ１およびトランジスタＴｒ３等を構成する薄膜トランジスタの形成方法の一例について模式的に示す。尚、ここでは、書込トランジスタＴｒ１を例に挙げて説明する。
【００３４】
まず、図５Ａに示したように、絶縁性の基板３２の上に、上述した材料などよりなる半導体層３３を、例えばスパッタ法により成膜したのち、例えばフォトリソグラフィ法により所望の形状にパターニングする。続いて、図５Ｂに示したように、上述した材料などよりなるゲート絶縁膜３４を例えばＣＶＤ（Chemical Vapor Deposition）法により成膜したのち、Ｔｉ／Ａｌ／ＭｏＮの積層膜よりなる金属膜３９（ゲート電極３９Ｇ）を例えばスパッタ法により成膜する。続いて、図５Ｃに示したように、金属膜３９とゲート絶縁膜３４とをパターニングする。具体的には、例えばフォトリソグラフィ法を用い、例えばＣＦ４およびＯ２を含むガスを用いたドライエッチングにより、例えば金属膜３９の上層のＴｉをエッチングした後、リン酸、酢酸および硝酸を含むエッチャントを用いたウェットエッチングにより、Ａｌ／ＭｏＮの２層をエッチングする。続いて、例えばＣＦ４およびＯ２を含むガス、あるいはＳＦ６およびＯ２を含むガスを用いたドライエッチングにより、ゲート絶縁膜３４をパターニングする。続いて、図５Ｄに示したように、例えば５ｎｍ程度の厚みでアルミニウム膜を成膜したのち、熱酸化処理（例えば３００℃で１時間）を行うことにより、上述した材料などよりなる絶縁膜３５を形成する。この際、酸化物半導体よりなる半導体層３３では、上記アルミニウム膜によって酸素が引き抜かれ、低抵抗化する。続いて、図５Ｅに示したように、感光性を有する層間絶縁膜３６を成膜し、半導体層３３上に開口部（コンタクトホールＨ１）を形成する。その後、コンタクトホールＨ１内の絶縁膜３５を例えばドライエッチングまたはウェットエッチングにより取り除く。続いて、図５Ｆに示したように、例えばスパッタ法により、例えばＭｏ／Ａｌ／ＭｏＮの積層膜から構成される金属膜を成膜したのち、例えばフォトリソグラフィ法を用いて、例えばウェットエッチングにより、ソース電極３９Ｓおよびドレイン電極３９Ｄを所望の形状にパターニングする。このようにしてＴＦＴの素子構造を形成することができる。また、ダイオード型素子部１４については、層間絶縁膜３６におけるコンタクトホールＨ１の形状や位置などを適宜変更することにより、容易に形成することができる。また、各工程において、アニールなどの熱処理を必要に応じて行うようにしてもよい。
【００３５】
（駆動回路２０）
次に、駆動回路２０について説明する。駆動回路２０は、上述したように、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、電源回路２５および制御線駆動回路２６を有している。タイミング生成回路２１は、駆動回路２０内の各回路が連動して動作するように制御する。タイミング生成回路２１は、例えば、外部から入力された同期信号２０Ｂに応じて（同期して）、上述した各回路に対して制御信号２１Ａを出力する。
【００３６】
映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号２０Ａに対して所定の補正を行い、それにより得られた映像信号２２Ａを信号線駆動回路２３に出力するものである。所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００３７】
信号線駆動回路２３は、例えば、制御信号２１Ａの入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号２２Ａに対応するアナログの信号電位Ｖsigを、各信号線ＤＴＬに印加するものである。信号線駆動回路２３は、例えば、２種類の電位（Ｖofs、Ｖsig）を出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電位（Ｖofs、Ｖsig）を供給する。信号電位Ｖsigは、映像信号２０Ａに対応する電圧値となっている。基準電位Ｖofsは、映像信号２０Ａとは無関係の一定値をとる。信号電位Ｖsigの最小値は基準電位Ｖofsよりも低い値となっており、信号電位Ｖsigの最大値は基準電位Ｖofsよりも高い値となっている。
【００３８】
走査線駆動回路２４は、各走査線ＷＳＬに選択パルスを１画素行ごとに順次（線順次で）、出力する。走査線駆動回路２４は、例えば、制御信号２１Ａの入力に応じて、複数の走査線ＷＳＬを所定のシーケンスで選択することにより、アノードリセット、Ｖth補正、信号電位Ｖsigの書き込み、移動度（μ）補正および発光動作を所望の順番で実行させる。
【００３９】
アノードリセットとは、有機ＥＬ素子１３のアノード（第１電極）の電位（駆動トランジスタＴｒ２のソース電位Ｖｓ）を初期化する（例えば、アノード電位を−５Ｖ程度に下げる）ことを指している。この動作の目的は、第１に、閾値電圧Ｖth＜［電位Ｖofs（駆動トランジスタＴｒ２のゲート電位Ｖｇ）−アノード電位（駆動トランジスタＴｒ２のソース電位Ｖｓ）］とするためである。逆に、この電圧条件を満たさない場合、駆動トランジスタＴｒ２がオン状態とならず、逆バイアスとなり、Ｖth補正が困難となる。また第２に、有機ＥＬ素子が発光しないレベルまでアノード電位を下げる（消光させる）ためである。有機ＥＬ素子が発光する電圧（例えばアノード電位が１０Ｖ程度、Ｖcathがグランド電位）の状態であっても、上記の電圧条件を満たし得るが、有機ＥＬ素子が発光した状態なので、ちらつきが生じることがある。よって、有機ＥＬ素子が発光しない状態で、Ｖth補正を行うために、例えばアノード電位を−５Ｖ程度まで下げ、電位Ｖofsを１Ｖ程に設定する。この場合、Ｖth＝Ｖgs＜１−（−５）Ｖ＝６Ｖとなる。Ｖthが６Ｖ以下であれば、Ｖth補正は可能である。
【００４０】
Ｖth補正とは、駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖgsを駆動トランジスタＴｒ２の閾値電圧Ｖthに近づける補正動作を指している。信号電位Ｖsigの書き込み（信号書き込み）とは、駆動トランジスタＴｒ２のゲートに対して、信号電位Ｖsigを、書込トランジスタＴｒ１を介して書き込む動作を指している。μ補正とは、駆動トランジスタＴｒ２のゲート−ソース間に保持される電圧（ゲート−ソース間電圧Ｖgs）を、駆動トランジスタＴｒ２の移動度μの大きさに応じて補正する動作を指している。信号書き込みと、μ補正とは、互いに別個のタイミングで行われることもある。本実施の形態では、走査線駆動回路２４が、１つの選択パルスを、走査線ＷＳＬへ出力することによって、信号書き込みと、μ補正とを同時に（もしくは間髪空けずに連続して）行う。
【００４１】
走査線駆動回路２４は、例えば、２種類の電位（Ｖon，Ｖoff）を出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電位（Ｖon，Ｖoff）を供給し、書込トランジスタＴｒ１のオンオフ制御を行う。電位Ｖonは、書込トランジスタＴｒ１の閾値電圧よりも高い値となっており、後述の「初期化期間」や、「Ｖth補正期間」、「信号書込・μ補正期間」などに走査線駆動回路２４から出力される電位の波高値である。電位Ｖoffは、書込トランジスタＴｒ１の閾値電圧よりも低い値となっている。
【００４２】
電源回路２５は、各電源線ＤＳＬに対して、定電位を出力するものである。電源回路２５は、１フレーム期間において、各電源線ＤＳＬに定電位（固定電位Ｖcc）を出力し続ける。ここで、固定電位Ｖccは、映像信号２０Ａとは無関係の一定値である。固定電位Ｖccは、有機ＥＬ素子１３の閾値電圧Ｖelと、有機ＥＬ素子１３のカソード電位Ｖcathとを足し合わせた電位（Ｖel＋Ｖcath）以上の値である。
【００４３】
制御線駆動回路２６は、アノードリセットのための制御パルスを画素行ごとに順次、出力する。つまり、制御線駆動回路２６は、アノードリセットのための制御パルス（交流電圧）を、複数の制御線ＡＺＬに対して順次、出力する。この制御線駆動回路２６は、例えば、２種類の電位（Ｖa(H),Ｖa(L)）を出力可能となっている。具体的には、制御線駆動回路２６は、駆動対象の画素１１へ、制御線ＡＺＬを介して２種類の電位（Ｖa(H),Ｖa(L)）を供給し、ダイオード型素子部１４のオンオフ制御を行う。ここで、電位Ｖa(L)は、ダイオード型素子部１４をオン状態（第１端Ｅ１から第２端Ｅ２に向けて電流が流れる状態）に制御可能な電圧値である。電位Ｖa(H)は、ダイオード型素子部１４をオフ状態（第１端Ｅ１から第２端Ｅ２に向けて電流が流れない状態）に制御可能な電圧値である。
【００４４】
[作用、効果]
次に、本実施の形態の表示装置１の動作（非発光時（消光時）および発光時の動作）について説明する。本実施の形態では、有機ＥＬ素子１３のＩ−Ｖ特性が経時変化しても、その影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、有機ＥＬ素子１３のＩ−Ｖ特性の変動に対する補償動作を組み込んでいる。さらに、本実施の形態では、駆動トランジスタＴｒ２の閾値電圧や移動度が経時変化しても、それらの影響を受けることなく、有機ＥＬ素子１３の発光輝度を一定に保つようにするために、上記閾値電圧や上記移動度の変動に対する補正動作を組み込んでいる。
【００４５】
まず、本実施の形態の動作説明に先立ち、本実施の形態の比較例の画素回路とその駆動例について説明する。図６は、比較例１に係る画素の回路構成を表す図である。比較例１の画素回路は、書込トランジスタＴｒ１と、駆動トランジスタＴｒ２と、保持容量Ｃｓと、アノードリセット用のリセットトランジスタＴｒ４とを含んで構成されている。この比較例１においても、書込トランジスタＴｒ１のゲートは、走査線ＷＳＬに接続され、例えばドレインが信号線ＤＴＬに、例えばソースが駆動トランジスタＴｒ２のゲートに接続されている。駆動トランジスタＴｒ２の例えばドレインが電源線ＤＳＬに、例えばソースが有機ＥＬ素子１３のアノードに接続されている。保持容量Ｃｓの一端が駆動トランジスタＴｒ２のゲートに、他端が駆動トランジスタＴｒ２の例えばソースに接続されている。リセットトランジスタＴｒ４のゲートは、制御線ＡＺＬに、例えばソースは電源線ＳＳＬに接続され、固定電位Ｖiniに保持されている。また、リセットトランジスタＴｒ４のドレインは、駆動トランジスタＴｒ２のソースおよび有機ＥＬ素子１３のアノードに接続されている。
【００４６】
図７は、比較例１の画素の要部構成を有機ＥＬ素子１３のアノードと共に表す平面図である。図８Ａは図７のＡＡ−ＡＡ’線における断面構成を、図８Ｂは、図７のＢＢ−ＢＢ’線における断面構成を、それぞれ表したものである。尚、図７のＣ−Ｃ’線における断面構成は、図４Ｃに示したものと同様である。図７、図８Ａおよび図８Ｂに示したように、基板１０２上の選択的な領域、ここでは、書込トランジスタＴｒ１と、駆動トランジスタＴｒ２とリセットトランジスタＴｒ４と、保持容量Ｃｓとのそれぞれに相当する部分に、半導体層１０３がパターン形成されている。
【００４７】
リセットトランジスタＴｒ４は、図７および図８Ａに示したように、半導体層１０３上に、ゲート絶縁膜１０４を介して、ゲート電極１０８を有している。ゲート電極１０８と半導体層１０３の一部とを覆うように絶縁膜１０５が形成され、その上に層間絶縁膜１０６が形成されている。リセットトランジスタＴｒ４のソース電極１０７は、電源線ＳＳＬに接続されている（電源線ＳＳＬがドレイン電極１０７を兼ねている）。ドレイン電極１０９は、駆動トランジスタＴｒ２のソース電極を兼ねている（リセットトランジスタＴｒ４のドレインが駆動トランジスタＴｒ２のソースと電気的に接続されている）。
【００４８】
駆動トランジスタＴｒ２は、図７および図８Ａに示したように、半導体層１０３上に、ゲート絶縁膜１０４を介して、ゲート電極１１０を有している。駆動トランジスタＴｒ２のソース電極は、リセットトランジスタＴｒ４のドレイン電極１０９によって構成されている。ドレイン電極１１１は、電源線ＤＳＬに接続されている（電源線ＤＳＬがドレイン電極１１１を兼ねている）。ゲート電極１１０と半導体層１０３の一部とを覆うように絶縁膜１０５が形成され、その上に層間絶縁膜１０６が形成されている。
【００４９】
保持容量Ｃｓは、図７および図８Ｂに示したように、半導体層１０３上に、ゲート絶縁膜１０４を介して電極層１１２を有している。電極層１１２を覆うように絶縁膜１０５が形成され、その上に層間絶縁膜１０６が形成されている。この保持容量Ｃｓ上に、層間絶縁膜１０６を介して、有機ＥＬ素子１３のアノード（第１電極１０１）が形成されている。第１電極１０１は、例えば信号線ＤＴＬおよび電源線ＤＳＬと同層に形成されている
【００５０】
書込トランジスタＴｒ１のゲートは、走査線ＷＳＬに接続され、ドレインは信号線ＤＴＬに接続されている。書込トランジスタＴｒ１のソースは、保持容量Ｃｓの電極層３８ａと駆動トランジスタＴｒ２のゲートとに電気的に接続されている。
【００５１】
この比較例１の画素回路では、リセットトランジスタＴｒ４として３端子構成のトランジスタを用いて、アノードリセットを行うように構成されている。このため、リセットトランジスタＴｒ４のオンオフ制御のために、電源線ＳＳＬと制御線ＡＺＬとが配置される。例えば、図９に示したように、複数の画素行のそれぞれに沿って、走査線ＷＳＬ（ｋ）と制御線ＡＺＬ（ｋ）（ｋは整数）とが設けられている。また、複数の画素列のそれぞれに沿って、信号線ＤＴＬ（ｍ）（ｍは整数）と、電源線ＤＳＬおよび電源線ＳＳＬとが設けられている。このような比較例１の駆動動作について以下に述べる。
【００５２】
図１０は、比較例１に係る画素回路を用いた線順次駆動を説明するための波形図であり、走査線ＷＳＬ、制御線ＡＺＬ、電源線ＳＳＬおよび信号線ＤＴＬへの印加電圧波形と、ゲート電位Ｖｇおよびソース電位Ｖｓの経時変化との一例を示す。図１１には、１画素についての波形図を示す。
【００５３】
図１１に示したように、（ｎ−１）フレームの発光期間が終了した後の非発光期間において、アノードリセット（時刻ｔ１２〜ｔ１４）、Ｖth補正（時刻ｔ１４〜ｔ１５）、信号書き込みおよびμ補正（時刻ｔ１５〜ｔ１６）などを行う。具体的には、走査線ＷＳＬの電位がＶoff１、信号線ＤＴＬの電位がＶofsとなっている間に、走査線ＷＳＬの電位がＶoff１からＶon１に切り替えられる（時刻ｔ１２）。この後、走査線ＷＳＬの電位がＶon１、信号線ＤＴＬの電位がＶofsとなっている間に、制御線ＡＺＬへの電位がＶoff２からＶon２に切り替えられる（時刻ｔ１３）。すると、駆動トランジスタＴｒ２のゲート電位Ｖｇは電位Ｖofsに初期化され、ソース電位Ｖｓは、電位Ｖiniに初期化される（時刻ｔ１４）。この後、信号線ＤＴＬの電位がＶofsとなっている間にＶth補正が行われる（時刻ｔ１４〜ｔ１５）。具体的には、駆動トランジスタＴｒ２の閾値電圧Ｖthに相当する電圧を保持容量Ｃｓに書き込む。すると、ゲート−ソース間電圧ＶgsがＶthに等しくなり、Ｖth補正が完了する。この後、時刻ｔ１５〜ｔ１６において、信号書き込みと共にμ補正を行う。このような画素毎の駆動動作が、図１０に示したように１フレーム期間に線順次でなされることにより、映像表示がなされる。
【００５４】
上記比較例１のように、リセットトランジスタＴｒ４と、このリセットトランジスタＴｒ４を制御するための制御線ＡＺＬおよび電源線ＳＳＬとを設け、上記のような駆動を行うことで、Ｖth補正準備としてアノードリセットを行うことができる。
【００５５】
ところが、この比較例１の画素回路では、リセットトランジスタＴｒ４が３端子構成であり、このリセットトランジスタＴｒ４を制御するための制御線として、制御線ＡＺＬと電源線ＳＳＬとが配置される。このため、図９に示したように、例えば、列方向に沿って、信号線ＤＴＬおよび電源線ＤＳＬに加え、電源線ＳＳＬを配置するスペースを要する。このため、高精細化および高開口率化を阻害する要因となる。
【００５６】
これに対し、本実施の形態では、アノードリセット用のスイッチング素子として、ダイオード型素子部１４を用いている。ダイオード型素子部１４は、２端子構成であり、その第１端Ｅ１（例えばトランジスタＴｒ３のゲートおよびドレイン）は、有機ＥＬ素子１３のアノードに接続され、第２端Ｅ２（例えばトランジスタＴｒ３のソース）は、制御線ＡＺＬに接続されている。
【００５７】
図１２に本実施の形態の画素回路１２および各種制御線の配置例を示す。このように、本実施の形態では、複数の画素行（第１方向に沿った画素列）のそれぞれに沿って、走査線ＷＳＬ（ｋ）と制御線ＡＺＬ（ｋ）（ｋは整数）とが設けられている。これらの複数の走査線ＷＳＬと複数の制御線ＡＺＬとは、交互に配置されている。また、複数の画素列（第２方向に沿った画素列）のそれぞれに沿って、信号線ＤＴＬ（ｍ）（ｍは整数）と、電源線ＤＳＬとが設けられている。これらの複数の信号線ＤＴＬと複数の電源線ＤＳＬとは、交互に配置されている。このように、本実施の形態の画素回路１２では、上記比較例１の電源線ＳＳＬに相当する制御線を設ける必要がない。このため、制御線の本数を削減すると共に、有機ＥＬ素子１３のアノード（第１電極３１）の面積を広く確保することができ、高精細化および高開口率化に有利となる。以下に、このような画素回路１２を用いた駆動動作について述べる。
【００５８】
図１３は、本実施の形態の画素回路１２を用いた線順次駆動を説明するための波形図であり、走査線ＷＳＬ、制御線ＡＺＬおよび信号線ＤＴＬへの印加電圧波形と、ゲート電位Ｖｇおよびソース電位Ｖｓの経時変化との一例を示す。図１４には、１画素についての波形図を示す。
【００５９】
図１４に示したように、（ｎ−１）フレームの発光期間が終了した時刻ｔ２以降の非発光期間において、駆動回路２０は、アノードリセット（時刻ｔ２〜ｔ４）、Ｖth補正（時刻ｔ４〜ｔ５）、信号書き込みおよびμ補正（時刻ｔ５〜ｔ６）などを行う。
【００６０】
具体的には、走査線駆動回路２４が、制御信号２１Ａに応じて、走査線ＷＳＬの電位がＶoff、信号線ＤＴＬの電位がＶofsとなっている間に、走査線ＷＳＬへの印加電圧（出力電圧）をＶoffからＶonに上げる（時刻ｔ２）。この後、制御線駆動回路２６が、制御信号２１Ａに応じて、走査線ＷＳＬの電位がＶon、信号線ＤＴＬの電位がＶofsとなっている間に、制御線ＡＺＬへの印加電圧をＶa(H)からＶa(L)に下げる（時刻ｔ３）。すると、図１５に模式的に示したように、駆動トランジスタＴｒ２のゲート電位ＶｇがＶofsとなり、駆動トランジスタＴｒ２がオフとなる。この状態で、制御線ＡＺＬの電位ＶiniがＶa(L)（例えば−５Ｖ（＜Ｖｓ））となることで、ダイオード型素子部１４に順バイアスが印加され、ダイオード型素子部１４がオン状態となる。これにより、ダイオード型素子部１４の第１端Ｅ１から第２端Ｅ２に向けて電流Ｉdiode（第２電流）が流れ、電位Ｖa(L)（例えば−５Ｖ）が、有機ＥＬ素子１３のアノード（駆動トランジスタＴｒ２のソース）に書き込まれる。このようにして、駆動トランジスタＴｒ２のゲート電位Ｖｇが電位Ｖofsに初期化され、アノードの電位（ソース電位Ｖｓ）が、電位Ｖa(L)に初期化される（時刻ｔ４）。
【００６１】
この後、制御線駆動回路２６が、制御信号２１Ａに応じて、走査線ＷＳＬの電位がＶon、信号線ＤＴＬの電位がＶofsとなっている間に、制御線ＡＺＬへの印加電圧をＶa(L)からＶa(H)に上げる（時刻ｔ４）。すると、駆動トランジスタＴｒ２の閾値電圧Ｖthに相当する電圧が保持容量Ｃｓに書き込まれ、ゲート−ソース間電圧ＶgsがＶthに等しくなる。つまり、Ｖth補正がなされる（時刻ｔ４〜ｔ５）。
【００６２】
続いて、信号線駆動回路２３が、制御信号２１Ａおよび映像信号２２Ａに応じて、走査線ＷＳＬの電位がＶonとなっている間に、信号線ＤＴＬへの印加電圧をＶofsからＶsigに変える（時刻ｔ５）。この後、走査線駆動回路２４が、制御信号２１Ａに応じて、走査線ＷＳＬの電位がＶon、信号線ＤＴＬの電位がＶsigとなっている間に、走査線ＷＳＬへの印加電圧をＶonからＶoffに下げる（時刻ｔ６）。これにより、信号書き込みと共にμ補正が行われる（時刻ｔ５〜ｔ６）。これにより、図１６に模式的に示したように、駆動トランジスタＴｒ２のゲート電位Ｖｇが映像信号２２Ａに応じた電位（例えば０Ｖ〜＋１８Ｖ）となり、駆動トランジスタＴｒ２がオンとなる。すると、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄｓが流れ、ソース電位Ｖｓが上昇する。その結果、有機ＥＬ素子１３に駆動電流Ｉｄ（第１電流）が流れ、有機ＥＬ素子１３が所望の輝度で発光する。このとき、制御線ＡＺＬの電位ＶiniはＶa(H)（例えば２４．５Ｖ（＞Ｖｓ））となっているため、ダイオード型素子部１４には逆バイアスが印加され、ダイオード型素子部１４はオフ状態となる（ダイオード型素子部１４には電流Ｉdiodeが流れない）。その後（時刻ｔ６〜）は、ｎフレームの発光期間となる。尚、時刻ｔ５〜ｔ８が、１水平期間Ｈに相当する。このような画素毎の駆動動作が、図１３に示したように１フレーム期間に線順次でなされることにより、映像表示がなされる。
【００６３】
上記のように、本実施の形態では、画素回路１２が、書込トランジスタＴｒ１と、駆動トランジスタＴｒ１と、保持容量Ｃｓとに加え、２端子間の電圧制御により端子間を流れる電流が変化する（オン、オフのスイッチングがなされる）ダイオード型素子部１４を有する。非発光期間において、ダイオード型素子部１４の第２端Ｅ２への印加電圧が制御されることで、ダイオード型素子部１４において電流が流れ、第１端Ｅ１に接続された有機ＥＬ素子１３の第１電極３１の電位が初期化される。２端子構成のダイオード型素子部１４を用いてアノードリセットがなされることで、３端子構成のトランジスタ（比較例１のリセットトランジスタＴｒ４）を用いる場合に比べ、制御線の本数が削減することができる。省スペース化により、画素の高開口率化および高精細化を実現可能となる。
【００６４】
また、図２に示した画素回路１２では、ダイオード素子部１４の第１端Ｅ１がアノード、第２端Ｅ２がカソードとして機能し、この第２端Ｅ２が制御線ＡＺＬ（電位Ｖini）に接続されている。これにより、次のような画素回路を用いる場合よりも、書込トランジスタＴｒ１のＮＢＴＳ（負バイアス温度ストレス）耐性においてメリットがある。
【００６５】
図１７に、本実施の形態の比較例２として、アノードリセット用のトランジスタ（トランジスタＴｒ５）を有する画素回路の例を示す。この比較例２の画素回路では、本実施の形態と同様、トランジスタＴｒ５がダイオード接続されており、２端子構成となっている。また、トランジスタＴｒ５のゲートとソースまたはドレインが電気的に接続されて第１端Ｅ１を構成し、有機ＥＬ素子のアノードに接続されている。第２端Ｅ２は、トランジスタＴｒ５のソースから構成され、カソードとして機能する。但し、比較例２では、本実施の形態と異なり、カソードとなる第２端Ｅ２が、駆動トランジスタＴｒ２のゲートと、書込トランジスタＴｒ１のソースまたはドレインに接続されている。
【００６６】
図１８に比較例２の画素回路を用いた駆動動作の一例を示す。また、図１９には非発光期間における初期化期間Ｔ２１の画素の動作例を、図２０には発光期間の画素の動作例をそれぞれ示す。図１８および図１９に示したように、比較例２の画素回路では、初期化期間Ｔ２１において、ソース電位Ｖｓを深い負の電位（−ｘＶ）としてアノードリセットを行うために、第１端Ｅ１と第２端Ｅ２との間に順バイアスが印加されるが、その際に書込トランジスタＴｒ１を介して第２端Ｅ２に電圧が印加される。また、信号線ＤＴＬには、深い負の電位（−ｘＶ）が印加されなければならない。
【００６７】
また、図１８および図２０に示したように、発光期間においては、信号線ＤＴＬの電位が負電位（−ｘＶ）となった場合にも、書込トランジスタＴｒ１が確実にオフとなるようなオフ電位Ｖglを設定する必要がある。このため、図２１に模式的に示したように、Ｖglは（−ｘ−ｙ）に設定される。このため、書込トランジスタＴｒ１のドレイン−ソース間電圧Ｖds（＝ｚ＋ｘ）と、ゲート−ドレイン間電圧Ｖgd（＝ｚ＋ｘ＋ｙ）とが高くなる。つまり、走査線ＷＳＬへの制御パルス、および信号電圧Ｖsigの振幅が大きくなる。この結果、発光時には、書込トランジスタＴｒ１に対して、高いＮＢＴＳ耐性が要求される。また、振幅が大きくなることで、電力増加につながる。
【００６８】
これに対し、本実施の形態では、アノードリセットの際、ダイオード型素子部１４への電圧印加は、第２端Ｅ２に接続された制御線ＡＺＬを介してなされる。即ち、書込トランジスタＴｒ１を介して、信号線ＤＴＬから深い負の電位（−ｘＶ）が供給されることはない。本実施の形態では、信号電圧Ｖsigの電源は、電源の作り易さ、コスト面などを考慮して電圧値を設定することができる。例えば、正および負の両極性の電圧を出力する電源では、コスト高になることから、正および負のうちの一方の極性（例えば正極性）の電圧（例えば０〜８Ｖなど）により設定し、低コスト化を図ることができる。このため、書込トランジスタＴｒ１のオフ電位Ｖglは（−ｙ）となる。この結果、図２２に模式的に示したように、書込トランジスタＴｒ１のドレイン−ソース間電圧Ｖds（＝ｚ）と、ゲート−ドレイン間電圧Ｖgd（＝ｚ＋ｙ）とが、比較例２に比べ低くなる。つまり、走査線ＷＳＬへの制御パルス、および信号電圧Ｖsigの振幅が小さくなり、信頼性向上および電力削減につながる。
【００６９】
次に、上記実施の形態の表示装置の変形例について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
【００７０】
＜変形例１＞
図２３は、変形例１に係る画素回路の要部構成を有機ＥＬ素子１３のアノードと共に表す平面図である。図２４は、図２３のＩＡ−ＩＡ’線における断面構成を表したものである。尚、図２３のＢ−Ｂ’線およびＣ−Ｃ’線における断面構成は、上記実施の形態の図４Ｂおよび図４Ｃに示したものと同様である。本変形例の画素の等価回路は、上記実施の形態の画素１１の等価回路（図２）と同様であり、アノードリセット用のスイッチング素子として、第１端Ｅ１および第２端Ｅ２をもつダイオード型素子部１４を有している。また、本変形例の画素回路が用いられる表示装置の全体構成についても上述した表示装置１と同様である。但し、本変形例では、図２５に示したように、画素回路１２におけるトランジスタＴｒ３と駆動トランジスタＴｒ２とを含む部分Ａ１における接続部分の素子構造が上記実施の形態と異なっている。本変形例では、画素回路１２におけるダイオード型素子部１４におけるコンタクト部（コンタクト部Ｃ１２に相当）と、駆動トランジスタＴｒ２におけるコンタクト部（コンタクト部Ｃ１３に相当）とが共通化された構成となっている。
【００７１】
具体的には、図２６に示したように、ダイオード型素子部１４のドレイン電極３７Ｄと半導体層３３とのコンタクト部（コンタクト部Ｃ１２）と、駆動トランジスタＴｒ２のソース電極（ドレイン電極３７Ｄ）と半導体層３３とのコンタクト部（コンタクト部Ｃ１３）とが、一体化された構成となっている。ダイオード型素子部１４のドレイン電極３７Ｄと、駆動トランジスタＴｒ２のソース電極とは、１つのコンタクト部（コンタクト部Ｃ１８）を介して半導体層３３と電気的に接続されている（コンタクト部Ｃ１８を共有している）。尚、ダイオード型素子部１４のソース電極３７Ｓは、上記実施の形態と同様、制御線ＡＺＬに接続されると共に、コンタクト部Ｃ１１を介して半導体層３３に層間接続されている。また、駆動トランジスタＴｒ２のドレイン電極３８Ｄは、電源線ＤＳＬに接続されると共に、コンタクト部Ｃ１４を介して半導体層３３に層間接続されている。また、その他の構成要素（ゲート電極３７Ｇ，３８Ｇ、ゲート絶縁膜３４、絶縁膜３５、層間絶縁膜３６など）についても上記実施の形態と同様である。
【００７２】
図２７は、本変形例の画素回路および各種制御線の配置例を表す平面図である。本変形例においても、上記実施の形態と同様、複数の画素行のそれぞれに沿って、走査線ＷＳＬ（ｋ）と制御線ＡＺＬ（ｋ）（ｋは整数）とが設けられている。また、複数の画素列（第２方向に沿った画素列）のそれぞれに沿って、信号線ＤＴＬ（ｍ）（ｍは整数）と、電源線ＤＳＬとが設けられている。本変形例においても、上記比較例１に比べ、制御線の本数を削減することができる。また、この制御線の削減と、コンタクト部分の共通化とにより、有機ＥＬ素子１３のアノード（第１電極３１）の面積をより広く確保することができ、上記実施の形態と同様、高精細化および高開口率化に有利となる。
【００７３】
＜変形例２＞
図２８は、変形例２に係る画素回路の要部構成を有機ＥＬ素子１３のアノードと共に表す平面図である。図２９Ａは、図２８のIIＡ−IIＡ’線における断面構成を、図２９Ｂは、図２８のＩＢ−ＩＢ’線における断面構成を表したものである。尚、図２８のＣ−Ｃ’線における断面構成は、上記実施の形態の図４Ｃに示したものと同様である。本変形例の画素の等価回路は、上記実施の形態の画素１１の等価回路（図２）と同様であり、アノードリセット用のスイッチング素子として、第１端Ｅ１および第２端Ｅ２をもつダイオード型素子部１４を有している。また、本変形例の画素回路が用いられる表示装置の全体構成についても上述した表示装置１と同様である。但し、本変形例では、有機ＥＬ素子１３のアノード（第１電極３１Ａ）が、ダイオード型素子部１４、書込トランジスタＴｒ１、駆動トランジスタＴｒ２および保持容量Ｃｓよりも上層に（別層に）設けられている。
【００７４】
具体的には、図２９Ａおよび図２９Ｂに示したように、ダイオード型素子部１４、保持容量Ｃｓ、制御線ＡＺＬ、信号線ＤＴＬおよび電源線ＤＳＬ等の更に上に層間絶縁膜４０を介して、第１電極３１Ａが設けられている。このように、有機ＥＬ素子１３の第１電極３１Ａを、画素回路１２とは別層に設けることで、図２８に示したように、第１電極３１Ａの面積を、上記実施の形態よりも広く確保することができる。例えば、行方向に沿って走査線ＷＳＬと制御線ＡＺＬとが交互に複数配置され、列方向に沿って信号線ＤＴＬと電源線ＤＳＬとが交互に複数配置された構成において、走査線ＷＳＬ、信号線ＤＴＬ、電源線ＤＳＬおよび制御線ＡＺＬにより囲まれる画素開口領域の全域にわたって第１電極３１Ａを形成することができる。尚、第１電極３１Ａは、コンタクト部Ｃ１９を介して、配線部３７Ｃに層間接続されている。配線部３７Ｃは、トランジスタＴｒ３のドレイン電極３７Ｄの一部を延長して形成された部分である。よって、上記実施の形態と同等の効果を得ることができると共に、より高開口率化に有利となる。
【００７５】
＜変形例３＞
図３０は、変形例３に係る画素回路および各種制御線の配置例を表す平面図である。尚、本変形例の画素の等価回路は、上記実施の形態の画素１１の等価回路（図２）と同様であり、アノードリセット用のスイッチング素子として、第１端Ｅ１および第２端Ｅ２をもつダイオード型素子部１４を有している。また、本変形例の画素回路が用いられる表示装置の全体構成についても上述した表示装置１と同様である。上記実施の形態では、信号線ＤＴＬと電源線ＤＳＬとを画素列毎に交互に配置したが、本変形例では、電源線ＤＳＬが隣り合う画素列同士の間で共有されている。
【００７６】
具体的には、上記実施の形態と同様、走査線ＷＳＬ（ｋ）および制御線ＡＺＬ（ｋ）（ｋは整数）は、複数の画素行のそれぞれに沿って交互に設けられ、信号線ＤＴＬ（ｍ）（ｍは整数）は、複数の画素列のそれぞれに沿って設けられている。但し、電源線ＤＳＬは、隣り合う２つの画素列同士の間に１つ設けられている。このため、画素回路の平面レイアウトは、隣り合う画素列同士の間で、反転したようなレイアウトとするとよい。例えば、画素回路１２Ａ（上記実施の形態で説明した画素回路１２の平面レイアウトに相当）と画素回路１２Ｂとを電源線ＤＳＬを挟んで配置するとよい。画素回路１２Ａ，１２Ｂは、電源線ＤＳＬを軸として線対称である。このような電源線ＤＳＬを用いた駆動動作は、上記実施の形態において説明したものと同様である。
【００７７】
本変形例のように、各画素に共通電位を与える電源線ＤＳＬを、隣り合う画素列同士の間で共有させるようにしてもよい。この場合であっても、上記実施の形態と同様、制御線の本数を削減すると共に、有機ＥＬ素子１３のアノード（第１電極３１）の面積を広く確保することができ、上記実施の形態と同等の効果を得ることができる。また、電源線ＤＳＬの本数を削減することができ、高精細化および高開口率化により有利となる。
【００７８】
＜変形例４＞
図３１は、変形例４に係る画素回路および各種制御線の配置例を表す平面図である。尚、本変形例の画素の等価回路は、上記実施の形態の画素１１の等価回路（図２）と同様であり、アノードリセット用のスイッチング素子として、第１端Ｅ１および第２端Ｅ２をもつダイオード型素子部１４を有している。また、本変形例の画素回路が用いられる表示装置の全体構成についても上述した表示装置１と同様である。上記実施の形態では、制御線ＡＺＬを画素行毎に配置したが、本変形例では、制御線ＡＺＬが隣り合う画素行同士の間で共有されている。また、上記変形例３と同様、電源線ＤＳＬについても隣り合う画素列同士の間で共有されている。
【００７９】
具体的には、上記実施の形態と同様、走査線ＷＳＬ（ｋ）（ｋは整数）は、複数の画素行のそれぞれに沿って設けられ、信号線ＤＴＬ（ｍ）（ｍは整数）は、複数の画素列のそれぞれに沿って設けられている。但し、制御線ＡＺＬは、隣り合う２つの画素行同士の間に１つ設けられている。また、電源線ＤＳＬは、上記変形例１と同様、隣り合う２つの画素列同士の間に１つ設けられている。このため、画素回路の平面レイアウトは、隣り合う画素列同士の間および画素行同士の間において、それぞれ反転したようなレイアウトとするとよい。例えば、画素回路１２Ａ（上記実施の形態で説明した画素回路１２の平面レイアウトに相当）と画素回路１２Ｂとを電源線ＤＳＬを挟んで配置すると共に、画素回路１２Ｃと画素回路１２Ｄとを制御線ＡＺＬ（ｐ）（ｐは整数）を挟んで配置するとよい。画素回路１２Ａ，１２Ｃと、画素回路１２Ｂ，１２Ｄとは、電源線ＤＳＬを軸として線対称であり、画素回路１２Ａ，１２Ｂと、画素回路１２Ｃ，１２Ｄとは、制御線ＡＺＬ（ｐ）を軸として線対称である。
【００８０】
このような電源線ＤＳＬおよび制御線ＡＺＬを用いた線順次駆動動作の一例を、図３２に示す。本変形例では、制御線ＡＺＬが、２画素行間で共有となっているため、線順次の走査本数を半減させることができる。制御線ＡＺＬ(p)は、例えば上記実施の形態の制御線ＡＺＬ(k-1)と制御線ＡＺＬ(k)とを１本化したものとなっている。
【００８１】
本変形例のように、制御線ＡＺＬを隣り合う画素行同士の間で共有させるようにしてもよい。この場合であっても、上記実施の形態と同様、制御線の本数を削減すると共に、有機ＥＬ素子１３のアノード（第１電極３１）の面積を広く確保することができ、上記実施の形態と同等の効果を得ることができる。また、制御線ＡＺＬの本数を削減することができ、高精細化および高開口率化により有利となる。尚、この例では、電源線ＷＳＬおよび制御線ＡＺＬの両方を２つの画素行あるいは画素列同士の間で共有させる構成について説明したが、制御線ＡＺＬのみを画素行間で共有とし、電源線ＤＳＬについては画素列毎に設けてもよい。
【００８２】
＜変形例５＞
図３３は、変形例５に係る線順次駆動動作を表す波形図であり、走査線ＷＳＬ、制御線ＡＺＬおよび信号線ＤＴＬへの印加電圧波形と、ゲート電位Ｖｇおよびソース電位Ｖｓの経時変化との一例を示す。図３４には、１画素についての波形図を示す。尚、本変形例の駆動動作は、上記実施の形態の画素１１を含む表示装置１に適用可能である。上記実施の形態では、非発光期間において時刻ｔ２〜ｔ６の全期間にわたってオン電位Ｖonを印加したが、走査線ＷＳＬへ印加される制御パルスは他の波形であってもよい。
【００８３】
例えば、図３３および図３４に示したように、アノードリセット後（時刻ｔ４以降）のＶth補正期間（ｔ４〜ｔ５）の間に、走査線ＷＳＬへの出力をオン電位Ｖonからオフ電位Ｖoffに切り替える（時刻ｔ９）。その後、Ｖth補正の終了時に、再び、走査線ＷＳＬへの出力をオフ電位Ｖoffからオン電位Ｖonに切り替える（時刻ｔ５）。また、この駆動動作は、上記変形例４のように制御線ＡＺＬを画素行間で共有とした場合にも適用できる。図３５に、その駆動動作の一例を示す。
【００８４】
＜適用例＞
以下、上記実施の形態およびその変形例（以下、「上記実施の形態等」と称する。）で説明した表示装置１の適用例について説明する。上記実施の形態の表示装置１は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなど、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００８５】
図３６は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記実施の形態等の表示装置１により構成されている。
【００８６】
図３７Ａおよび図３７Ｂは、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、その表示部４２０は、上記実施の形態等の表示装置１により構成されている。
【００８７】
図３８は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、その表示部５３０は、上記実施の形態等の表示装置１により構成されている。
【００８８】
図３９は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有しており、その表示部６４０は、上記実施の形態等の表示装置１により構成されている。
【００８９】
図４０Ａおよび図４０Ｂは、携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等の表示装置１により構成されている。
【００９０】
以上、実施の形態および適用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、アクティブマトリクス駆動のための画素回路１２の構成は、上記各実施の形態で説明したものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、画素回路１２の変更に応じて、上述した信号線駆動回路２３や、走査線駆動回路２４、電源回路２５、制御線駆動回路２６などの他に、必要な駆動回路を追加してもよい。
【００９１】
また、上記実施の形態等では、信号線駆動回路２３、走査線駆動回路２４、電源回路２５、制御線駆動回路２６の駆動をタイミング生成回路２１および映像信号処理回路２２が制御していたが、他の回路がこれらの駆動を制御するようにしてもよい。また、信号線駆動回路２３、走査線駆動回路２４、電源回路２５、制御線駆動回路２６の制御は、ハードウェア（回路）で行われていてもよいし、ソフトウェア（プログラム）で行われていてもよい。
【００９２】
更に、上記実施の形態等では、本開示の非線形素子として、ダイオード接続されたトランジスタＴｒ３を例に挙げたが、第１端と第２端との２端子間の電圧制御により流れる電流が制御される素子構造を有するものであれば、本開示の非線形素子は、他の構成であってもよいし、更に他の素子を含んでいてもよい。
【００９３】
また、例えば、本開示は以下のような構成を取ることができる。
（１）
各々が発光素子と画素回路とを含む複数の画素と、
前記複数の画素のそれぞれに電気的に接続された走査線、信号線および電源線と、
前記複数の画素を、前記走査線、前記信号線および前記電源線を介して駆動する駆動回路と
を備え、
前記画素回路は、
前記走査線への印加電圧に応じて、前記信号線に印加される信号電圧をサンプリングする第１トランジスタと、
前記信号電圧の大きさに応じて前記発光素子に流れる第１電流を制御する第２トランジスタと、
前記信号電圧を保持する保持容量と、
第１端および第２端の２端子間の電圧に応じて、前記第１端から前記第２端に向けて流れる第２電流が制御される非線形素子と
を有し、
前記発光素子は、前記第２トランジスタのソースまたはドレインと前記非線形素子の第１端とに電気的に接続された第１電極と、共通電位線に電気的に接続された第２電極とを含み、
前記駆動回路は、非発光期間において、前記非線形素子の前記第２端への印加電圧を制御することにより、前記非線形素子を前記第２電流が流れるオン状態に駆動して前記発光素子の前記第１電極の電位を初期化する
表示装置。
（２）
前記非線形素子の前記第２端に電圧を印加するためのリセット制御線を更に備え、
前記非線形素子は、ダイオード接続された第３トランジスタを含み、
前記第３トランジスタのゲートが自己のソースまたはドレインと電気的に接続されて前記第１端を構成すると共に、前記ソースおよびドレインのうちの未接続の端子が前記第２端を構成して前記リセット制御線に電気的に接続されている
上記（１）に記載の表示装置。
（３）
前記駆動回路は、前記リセット制御線に交流電圧を印加する
上記（２）に記載の表示装置。
（４）
前記駆動回路は、非発光期間において、前記信号線に基準電圧が印加され、かつ前記第１トランジスタにオン電圧が印加されている期間に、前記非線形素子を前記オン状態に駆動するための第１電圧を、前記リセット制御線に印加する
上記（３）に記載の表示装置。
（５）
前記非線形素子の第１端はアノードであり、第２端はカソードである
上記（２）〜（４）のいずれかに記載の表示装置。
（６）
前記第３トランジスタの第１端と前記第２トランジスタのソースまたはドレインとは、前記発光素子の前記第１電極に接続されると共に、下層に形成された半導体層に１つのコンタクトホールを介して層間接続されている
上記（２）〜（５）のいずれかに記載の表示装置。
（７）
前記発光素子の前記第１電極は、前記第１トランジスタ、前記第２トランジスタ、前記保持容量および前記非線形素子よりも上層に絶縁膜を介して形成されている
上記（１）〜（６）のいずれかに記載の表示装置。
（８）
互いに直交する第１方向および第２方向に沿って複数の画素が配置され、
前記第１方向に沿って前記走査線と前記リセット制御線とが交互に複数配置され、
前記第２方向に沿って前記信号線と前記電源線とが交互に複数配置され、
前記走査線、前記信号線、前記電源線および前記リセット制御線により囲まれる画素開口領域の全域にわたって前記第１電極が形成されている
上記（７）に記載の表示装置。
（９）
前記複数の画素が２次元配置され、
前記電源線は、前記画素の一の配列方向に沿って延在すると共に、隣り合う２つの画素列同士の間で共有されている
上記（１）〜（８）のいずれかに記載の表示装置。
（１０）
前記複数の画素が２次元配置され、
前記リセット制御線は、前記画素の一の配列方向に沿って延在すると共に、隣り合う２つの画素列同士の間で共有されている
上記（１）〜（９）のいずれかに記載の表示装置。
（１１）
前記複数の画素は、互いに直交する第１方向および第２方向に沿って配置され、
前記第１方向に沿った画素列毎に前記走査線が配置され、
前記第２方向に沿った画素列毎に前記信号線が配置され、
前記電源線は、前記第２方向に沿った複数の画素列のうちの隣り合う２つの画素列同士の間で共有され、
前記リセット制御線は、前記第１方向に沿った複数の画素列のうちの隣り合う２つの画素列同士の間で共有されている
上記（１）〜（１０）のいずれかに記載の表示装置。
（１２）
前記駆動回路は、前記第１電極を初期化したのち、前記第２トランジスタの閾値電圧補正を行う
上記（１）〜（１１）のいずれかに記載の表示装置。
（１３）
前記駆動回路は、前記第２トランジスタの前記閾値電圧補正ののち、移動度補正を行う
上記（１２）に記載の表示装置。
（１４）
各々が発光素子と画素回路とを含む複数の画素と、
前記複数の画素のそれぞれに電気的に接続された走査線、信号線および電源線と、
前記複数の画素を、前記走査線、前記信号線および前記電源線を介して駆動する駆動回路と
を備え、
前記画素回路は、
前記走査線への印加電圧に応じて、前記信号線に印加される信号電圧をサンプリングする第１トランジスタと、
前記信号電圧の大きさに応じて前記発光素子に流れる第１電流を制御する第２トランジスタと、
前記信号電圧を保持する保持容量と、
第１端および第２端の２端子間の電圧に応じて、前記第１端から前記第２端に向けて流れる第２電流が制御される非線形素子と
を有し、
前記発光素子は、前記第２トランジスタのソースまたはドレインと前記非線形素子の第１端とに電気的に接続された第１電極と、共通電位線に電気的に接続された第２電極とを含み、
前記駆動回路は、非発光期間において、前記非線形素子の前記第２端への印加電圧を制御することにより、前記非線形素子を前記第２電流が流れるオン状態に駆動して前記発光素子の前記第１電極の電位を初期化する
表示装置を備えた電子機器。
【符号の説明】
【００９４】
１…表示装置、１０…表示パネル、１０Ａ…表示領域、１１…画素、１２…画素回路、１３…有機ＥＬ素子、１４…ダイオード型素子部、２０…駆動回路、２０Ａ…映像信号、２０Ｂ…同期信号、２１…タイミング生成回路、２１Ａ…制御信号、２２…映像信号処理回路、２２Ａ…映像信号、２３…信号線駆動回路、２４…走査線駆動回路、２５…電源回路、２６…制御線駆動回路、３００…映像表示画面部、３１０…フロントパネル、３２０…フィルターガラス、４１０…発光部、４２０，５３０，６４０…表示部、４３０…メニュースイッチ、４４０…シャッターボタン、５１０…本体、５２０…キーボード、６１０…本体部、６２０…レンズ、６３０…スタート／ストップスイッチ、７１０…上側筐体、７２０…下側筐体、７３０…連結部、７４０…ディスプレイ、７５０…サブディスプレイ、７６０…ピクチャーライト、７７０…カメラ、ＡＺＬ…制御線、Ｃｓ…保持容量、ＤＴＬ…信号線、ＤＳＬ，ＳＳＬ…電源線、Ｃ１１〜Ｃ１８…コンタクト部、Ｉds，Ｉｄ，Ｉdiode…電流、Ｔｒ１…書込トランジスタ、Ｔｒ２…駆動トランジスタ、Ｔｒ３…トランジスタ、Ｖa(H)，Ｖa(L)…電位、Ｖcc…固定電位、Ｖofs…基準電位、Ｖｇ…ゲート電位、Ｖgs…ゲート−ソース間電圧、Ｖoff…オフ電位、Ｖon…オン電位、Ｖsig…信号電位、Ｖｓ…ソース電位、Ｖｔｈ…閾値電圧、ＷＳＬ…走査線。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７Ａ】
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【図３７Ｂ】
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【図３８】
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【図３９】
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【図４０Ａ】
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【図４０Ｂ】
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