(57)【要約】【課題】対象物に流れる電流の変化を電圧の変化に変換する際に、高い分解能で検出すること。【解決手段】負荷抵抗Ｒｏに流れる電流の変動範囲Ｉｏ＿ｍｉｎ〜Ｉｏ＿ｍａｘの範囲内の電流Ｉｉｓを所定の変換効率で電圧に変換するオペアンプＯＰ、ゲイン抵抗Ｒｇ、基準電圧Ｖｒｅｆと、負荷抵抗Ｒｏに流れる電流の変動範囲Ｉｏ＿ｍｉｎ〜Ｉｏ＿ｍａｘの範囲外の電流Ｉｂを発生させて負荷Ｒｏに流入させる抵抗Ｒｂ、定電圧源Ｖｂと、オペアンプＯＰにより変換された電圧が変動範囲Ｉｏ＿ｍｉｎ〜Ｉｏ＿ｍａｘの範囲内に対応する所定の入力範囲０〜ＡＶｃｃで入力されて負荷抵抗Ｒｏに流れる電流を検出するＣＰＵと、を備える。【選択図】図１
2016218252.tif 000002
【特許請求の範囲】
【請求項１】
電源から負荷に流れる電流を検出する電流検出回路であって、
前記負荷に流れる電流の変動範囲の範囲内の電流を電圧に変換する変換手段と、
前記負荷に流れる電流の変動範囲の範囲外の電流を発生させて前記負荷に流入させる発生手段と、
前記変換手段により変換された電圧が前記変動範囲の範囲内に対応する所定の入力範囲で入力されて前記負荷に流れる電流を検出する制御手段と、
を備えることを特徴とする電流検出回路。
【請求項２】
前記変換手段は、オペアンプと、前記オペアンプの反転入力端子と出力端子の間に接続された第一の抵抗と、前記オペアンプの非反転入力端子に接続された基準電圧と、を有し、
前記発生手段は、定電圧源と、一端が前記定電圧源に接続され他端が前記オペアンプの反転入力端子に接続された第二の抵抗と、を有することを特徴とする請求項１に記載の電流検出回路。
【請求項３】
前記制御手段には電源電圧が供給され、前記所定の入力範囲が０から前記電源電圧の電圧値までの範囲となるように、前記第一の抵抗の値と、前記第二の抵抗の値と、前記基準電圧の値と、前記定電圧源の値とが設定されていることを特徴とする請求項２に記載の電流検出回路。
【請求項４】
前記電流の変動範囲の最小値をＩｏ＿ｍｉｎ、前記電流の変動範囲の範囲外の電流をＩｂ、前記オペアンプの変換効率をＧｉとすると、
前記Ｉｂと前記Ｇｉは、以下の式、
2016218252.tif 000030
を満たすように設定されていることを特徴とする請求項３に記載の電流検出回路。
【請求項５】
前記電源電圧の電圧値をＡＶｃｃ、前記電流の変動範囲の最大値をＩｏ＿ｍａｘ、前記第一の抵抗の抵抗値をＲｇ、前記第二の抵抗の抵抗値をＲｂ、前記基準電圧をＶｒｅｆとすると、
前記所定の入力範囲は、０から前記ＡＶｃｃであり、以下の関係、
2016218252.tif 000031
が成り立つことを特徴とする請求項４に記載の電流検出回路。
【請求項６】
感光体と、
前記感光体を帯電する帯電手段と、
前記帯電手段により帯電された前記感光体上に静電潜像を形成する露光手段と、
前記露光手段により前記感光体上に形成された前記静電潜像を現像してトナー像を形成する現像手段と、
前記現像手段により形成されたトナー像を像担持体に転写する転写手段と、
前記負荷に流れる電流の変動範囲の範囲内の電流を電圧に変換する変換手段と、前記負荷に流れる電流の変動範囲の範囲外の電流を発生させて前記負荷に流入させる発生手段と、前記変換手段により変換された電圧が前記変動範囲の範囲内に対応する所定の入力範囲で入力されて前記負荷に流れる電流を検出する制御手段と、を有し、電源から前記負荷に流れる電流を検出する電流検出回路と、
を備える画像形成装置。
【請求項７】
前記変換手段は、オペアンプと、前記オペアンプの反転入力端子と出力端子の間に接続された第一の抵抗と、前記オペアンプの非反転入力端子に接続された基準電圧と、を有し、
前記発生手段は、定電圧源と、一端が前記定電圧源に接続され他端が前記オペアンプの反転入力端子に接続された第二の抵抗と、を有することを特徴とする請求項６に記載の画像形成装置。
【請求項８】
前記制御手段には電源電圧が供給され、前記所定の入力範囲が０から前記電源電圧の電圧値までの範囲となるように、前記第一の抵抗の値と、前記第二の抵抗の値と、前記基準電圧の値と、前記定電圧源の値とが設定されていることを特徴とする請求項７に記載の画像形成装置。
【請求項９】
前記電流の変動範囲の最小値をＩｏ＿ｍｉｎ、前記電流の変動範囲の範囲外の電流をＩｂ、前記オペアンプの変換効率をＧｉとすると、
前記Ｉｂと前記Ｇｉは、以下の式、
2016218252.tif 000032
を満たすように設定されていることを特徴とする請求項８に記載の画像形成装置。
【請求項１０】
前記電源電圧の電圧値をＡＶｃｃ、前記電流の変動範囲の最大値をＩｏ＿ｍａｘ、前記第一の抵抗の抵抗値をＲｇ、前記第二の抵抗の抵抗値をＲｂ、前記基準電圧をＶｒｅｆとすると、
前記所定の入力範囲は、０から前記ＡＶｃｃであり、以下の関係、
2016218252.tif 000033
が成り立つことを特徴とする請求項９に記載の画像形成装置。
【請求項１１】
前記電源は、正の直流電圧を前記負荷に印加する電源であり、
前記電源の正端子は前記負荷の一端に接続され、前記電源の負端子は前記オペアンプの非反転入力端子に接続されることを特徴とする請求項７乃至１０のいずれか１項に記載の画像形成装置。
【請求項１２】
前記電源は、負の直流電圧を前記負荷に印加する電源であり、
前記電源の負端子は前記負荷の一端に接続され、前記負荷の他端は前記オペアンプの非反転入力端子に接続されることを特徴とする請求項７乃至１０のいずれか１項に記載の画像形成装置。
【請求項１３】
前記負荷は、前記感光体と前記帯電手段であり、
前記電流検出回路により前記感光体と前記帯電手段に流れる電流を検出した結果に基づいて、前記感光体の膜厚が求められることを特徴とする請求項１２に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流検出回路及び画像形成装置に関し、特に、高圧電源を備える電子写真方式の画像形成装置に関する。
【背景技術】
【０００２】
従来、図７（ａ）に示すような直流高電圧Ｖｄｃを生成する電源装置（以下、高圧電源という）がある（例えば、特許文献１参照）。トランスＴ１の二次側に生成された直流高電圧Ｖｄｃは、負荷抵抗Ｒｏに供給され、負荷抵抗Ｒｏには図７（ａ）に破線で示す電流Ｉｏが流れる。負荷抵抗Ｒｏに流れる電流Ｉｏを検出するために、図８（ａ）に示すような電流検出回路Ｉｓｎｓを高圧電源に接続する場合がある。図８（ａ）の回路図は、高圧電源を、電圧Ｖｄｃを生成する定電圧源（以下、定電圧源Ｖｄｃという）に置き換えて図８（ｂ）のように表すことができる。ＣＰＵは、アナログ電圧であるオペアンプＯＰの出力電圧Ｖｉｓをデジタル値に変換するための入力端子であるＡ／Ｄ端子を有している。この場合、負荷抵抗Ｒｏの変動範囲Ｒｏ＿ｍｉｎ〜Ｒｏ＿ｍａｘに対応する電流Ｉｏ＿ｍａｘ〜Ｉｏ＿ｍｉｎと、ＣＰＵのＡ／Ｄ端子に入力されるオペアンプＯＰの出力電圧Ｖｉｓの関係は、図７（ｂ）に示すようになる。尚、図７、図８の詳細な説明は後述する。
【０００３】
一方、ＣＰＵのＡ／Ｄ端子には、０〜ＡＶｃｃまでのアナログ電圧を入力することが可能であり、ＣＰＵは０〜ＡＶｃｃまでの入力範囲のアナログ電圧を、有限の分解能でデジタル変換する。例えば、８ビットのＡ／Ｄ変換ならば、分解能は２５６階調となる。従って、負荷抵抗Ｒｏの変動を高い分解能で検出するために、出力電圧Ｖｉｓの最大値Ｖｉｓ＿ｍａｘが概ねＡＶｃｃと等しくなるように、基準電圧Ｖｒｅｆ及びゲイン抵抗Ｒｇを設定することが一般的である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−０１８２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、オペアンプＯＰの出力電圧Ｖｉｓの最大値が概ねＡＶｃｃと等しくなるように基準抵抗Ｖｒｅｆ及びゲイン抵抗Ｒｇを設定した場合でも、次のような課題が生じる。即ち、負荷抵抗Ｒｏの変動を検出するために有効なＡ／Ｄ端子の入力電圧の範囲は、Ｖｉｓ＿ｍｉｎ〜ＡＶｃｃ（≒Ｖｉｓ＿ｍａｘ）となり、Ａ／Ｄ端子の全体の入力範囲０〜ＡＶｃｃのごく一部となる（図７（ｂ）の〔１〕）。これは、負荷抵抗Ｒｏの変動を検出するための分解能が低下することを意味する。
【０００６】
本発明は、このような状況のもとでなされたものであり、対象物に流れる電流の変化を電圧の変化に変換する際に、高い分解能で検出することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明は、以下の構成を備える。
【０００８】
（１）電源から負荷に流れる電流を検出する電流検出回路であって、前記負荷に流れる電流の変動範囲の範囲内の電流を電圧に変換する変換手段と、前記負荷に流れる電流の変動範囲の範囲外の電流を発生させて前記負荷に流入させる発生手段と、前記変換手段により変換された電圧が前記変動範囲の範囲内に対応する所定の入力範囲で入力されて前記負荷に流れる電流を検出する制御手段と、を備えることを特徴とする電流検出回路。
【発明の効果】
【０００９】
本発明によれば、対象物に流れる電流の変化を電圧の変化に変換する際に、高い分解能で検出することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１の電流検出回路の構成を示す図
【図２】実施例１の電流Ｉｏと出力電圧Ｖｉｓの関係を示すグラフ、電流検出回路の動作を説明する図
【図３】実施例２の高圧電源の構成を示す図、高圧電源と電流検出回路の構成を示す図
【図４】実施例２の電流Ｉｏと出力電圧Ｖｉｓの関係を示すグラフ、電流検出回路の動作を説明する図
【図５】実施例３の画像形成装置の要部の構成を示す図、感光膜厚と帯電電流の関係を示すグラフ
【図６】実施例３の電流検出回路の動作を説明する図、電流Ｉｏと出力電圧Ｖｉｓの関係を示すグラフ
【図７】従来例の高圧電源の構成を示す図、電流Ｉｏと出力電圧Ｖｉｓの関係を示すグラフ
【図８】従来例の高圧電源と電流検出回路の構成を示す図
【発明を実施するための形態】
【００１１】
［電源回路］
以下に説明する実施例との比較のために、従来の電源装置を説明する。図７（ａ）は、従来の高圧電源、例えばスイッチング電源を示す図である。高圧電源は、直流高電圧Ｖｄｃを生成し、負荷抵抗Ｒｏに破線で示す電流Ｉｏを供給する。尚、電流Ｉｏは、ダイオードＤｓ１、ダイオードＤｓ２、負荷抵抗Ｒｏの経路で流れる。パルス発生器ＯＳＣから電界効果トランジスタ（以下、ＦＥＴ）１のゲート端子に、所定のデューティの周波数のパルス電圧が供給される。ＦＥＴ１はパルス発生器ＯＳＣからゲート端子に入力されたパルス電圧によって駆動されスイッチング動作が開始される。ＦＥＴ１のドレイン端子はトランスＴ１の一次巻線Ｎｐ１の一端に接続されている。一方、一次巻線Ｎｐ１の他端は、直流の入力電圧Ｖｉｎに接続されている。従って、ＦＥＴ１のスイッチング動作により、トランスＴ１の二次巻線Ｎｓの両端に、パルス電圧ＰＬＳが誘起される。
【００１２】
一般に、トランスＴ１の二次巻線Ｎｓの巻数は、一次巻線Ｎｐ１の巻数より多い巻数に構成されている。トランスＴ１の一次巻線Ｎｐ１と二次巻線Ｎｓの巻数比（Ｎｓ／Ｎｐ１）は、数十〜数百程度である。よって、トランスＴ１の二次巻線Ｎｓに誘起されるパルス電圧ＰＬＳの振幅（この振幅は電圧である）は、入力電圧Ｖｉｎよりも大きい電圧となる。即ち、トランスＴ１の一次側の電圧が、トランスＴ１によって昇圧される。パルス電圧ＰＬＳは、コンデンサＣｓ１、Ｃｓ２、ダイオードＤｓ１、Ｄｓ２から構成される整流回路によって整流、平滑され、概ね一定の直流高電圧Ｖｄｃとなる。
【００１３】
ここで、コンデンサＣｓ１は、一端がトランスＴ１の二次巻線Ｎｓの一端に接続され、他端がダイオードＤｓ１のカソードとダイオードＤｓ２のアノードに接続されている。ダイオードＤｓ１はカソードがコンデンサＣｓ１とダイオードＤｓ２のアノードに接続され、アノードがトランスＴ１の二次巻線Ｎｓの他端に接続されている。ダイオードＤｓ２は、アノードがコンデンサＣｓ１とダイオードＤｓ１のカソードに接続され、カソードがコンデンサＣｓ２に接続されている。コンデンサＣｓ２は、一端がダイオードＤｓ２のカソードに接続され、他端が接地されている（以下、ＧＮＤに接続されている、という）。トランスＴ１の二次側に生成された直流高電圧Ｖｄｃは、負荷抵抗Ｒｏに供給され、負荷抵抗Ｒｏには電流Ｉｏが流れる。負荷抵抗Ｒｏの抵抗値は、Ｒｏ＿ｍｉｎからＲｏ＿ｍａｘの変動範囲を有する。トランスＴ１の巻線Ｎｐ２は、一端が入力電圧Ｖｉｎに接続され、他端がダイオードＤｐのカソードに接続されている。ダイオードＤｐのアノードは、ＧＮＤに接続されている。トランスＴ１の巻線Ｎｐ２、ダイオードＤｐは、ＦＥＴ１がオンしたときに一次巻線Ｎｐ１に流れた電流のうち、一次側から二次側へのエネルギー変換に寄与しなかった電流を、ＦＥＴ１がオフした際に電源Ｖｉｎに返す機能を有する。
【００１４】
次に、電流検出回路を説明する。電流検出回路は、図７（ａ）の高圧電源から負荷抵抗Ｒｏに供給される電流Ｉｏを検出する回路である。図８（ａ）に示すように、図７（ａ）の高圧電源に、電流検出回路Ｉｓｎｓを接続する。即ち、電流検出回路Ｉｓｎｓは、図７（ａ）でＧＮＤに接続されていたダイオードＤｓ１のアノードに接続される。説明を簡便にするため、図８（ｂ）に示す通り、図７（ａ）の高圧電源を定電圧源Ｖｄｃに置き換えて、以降説明する。定電圧源Ｖｄｃの負端子は、オペアンプＯＰの反転入力端子Ｖ−に接続される。尚、オペアンプＯＰには電源電圧Ｖｏｐが供給されている。オペアンプＯＰの非反転入力端子Ｖ＋は、基準電圧Ｖｒｅｆに接続される。このとき、基準電圧Ｖｒｅｆを定電圧源Ｖｄｃよりも充分小さい電圧とすることで、負荷抵抗Ｒｏに印加される電圧は、定電圧源Ｖｄｃと概ね等しい電圧となり、電流検出回路Ｉｓｎｓを接続した影響をほぼ無視できる。
【００１５】
オペアンプＯＰの出力端子は、第一の抵抗であるゲイン抵抗Ｒｇを介して、オペアンプＯＰの反転入力端子Ｖ−に接続される。このように接続された構成において、電流Ｉｏは、図８（ｂ）の破線で示す通り、Ｖｉｓ→Ｒｇ→Ｖ−→Ｖｄｃ→Ｒｏ→ＧＮＤの経路で流れる。このとき、オペアンプＯＰは、反転入力端子Ｖ−と非反転入力端子Ｖ＋が概ね同じ電圧になるように、オペアンプＯＰの出力電圧Ｖｉｓを増減させる。
【００１６】
従って、オペアンプＯＰの出力電圧Ｖｉｓは、概ね次の式（１）で表される。
2016218252.tif 000003
即ち、オペアンプＯＰの出力電圧Ｖｉｓは、図７（ｂ）に示すように電流Ｉｏの一次関数となる。図７（ｂ）の横軸は電流Ｉｏを示し、縦軸はオペアンプＯＰの出力電圧Ｖｉｓを示す。図８（ｂ）に示すように、オペアンプＯＰの出力電圧Ｖｉｓは、論理演算素子ＣＰＵ（以下、単にＣＰＵ）のアナログ／デジタル変換入力端子（以下、単にＡ／Ｄ端子とする）に接続される。
【００１７】
ＣＰＵには、Ａ／Ｄ変換を行うために必要な電源電圧ＡＶｃｃ（以下、単に電圧ＡＶｃｃという）が供給され、ＡＧＮＤ端子はＧＮＤに接続されている。従って、ＣＰＵは、Ａ／Ｄ端子に供給されたアナログ電圧である出力電圧Ｖｉｓを、電圧ＡＶｃｃを最大値としてデジタル値に変換する。ＣＰＵは、このデジタル変換によって得られた値から、式（１）を逆算することによって、電流Ｉｏの電流値を検出することができる。
【００１８】
負荷抵抗Ｒｏの抵抗値は、Ｒｏ＿ｍｉｎからＲｏ＿ｍａｘの変動範囲を有する。変動する負荷抵抗Ｒｏの抵抗値を検出するために、電流検出回路Ｉｓｎｓにより、電流Ｉｏの電流値を検出する場合がある。図７（ｂ）に示すように、負荷抵抗Ｒｏの変動範囲をＲｏ＿ｍｉｎ〜Ｒｏ＿ｍａｘとすると、負荷抵抗Ｒｏの変動範囲に対応する電流Ｉｏの変動範囲はＩｏ＿ｍａｘ〜Ｉｏ＿ｍｉｎとなる。電流Ｉｏの変動範囲に対応する出力電圧Ｖｉｓの変動範囲はＶｉｓ＿ｍａｘ〜Ｖｉｓ＿ｍｉｎとなる。一方、ＣＰＵのＡ／Ｄ端子には、０〜ＡＶｃｃまでのアナログ電圧を入力することが可能であり、Ａ／Ｄ端子の入力電圧範囲は０〜ＡＶｃｃとなる。ＣＰＵは、０〜ＡＶｃｃまでの入力範囲のアナログ電圧を、有限の分解能でデジタル変換する。例えば、８ビットのＡ／Ｄ変換ならば、分解能は２５６階調となる。従って、負荷抵抗Ｒｏの変動を高い分解能で検出するために、出力電圧Ｖｉｓの最大値Ｖｉｓ＿ｍａｘが概ね電圧値ＡＶｃｃと等しくなるように、基準電圧Ｖｒｅｆ及びゲイン抵抗Ｒｇを設定することが一般的である。尚、図７（ｂ）に示す電流Ｉｏと出力電圧Ｖｉｓの一次関数において、基準電圧Ｖｒｅｆは切片であり、ゲイン抵抗Ｒｇは傾きとなる。
【００１９】
しかし、出力電圧Ｖｉｓの最大値が概ねＡＶｃｃと等しくなるように基準抵抗Ｖｒｅｆ及びゲイン抵抗Ｒｇを設定した場合でも、次のような課題が生じる。即ち、負荷抵抗Ｒｏの変動を検出するために有効なＡ／Ｄ変換の入力範囲が、図７（ｂ）中〔１〕で表すＶｉｓ＿ｍｉｎ〜ＡＶｃｃ（≒Ｖｉｓ＿ｍａｘ）となる。図７（ｂ）中〔２〕で示す全体のＡ／Ｄ変換の範囲０〜ＡＶｃｃからすれば、〔１〕の範囲は全体のごく一部となる。図７（ｂ）中〔２〕で示す全体のＡ／Ｄ変換の範囲から、〔１〕で示す有効なＡ／Ｄ変換の入力範囲を除いた範囲〔３〕は、ダイナミックレンジが低下した分に相当し、負荷抵抗Ｒｏの変動を検出するための分解能が低下することを意味している。
【実施例１】
【００２０】
［電流検出回路］
図１に実施例１の電流検出回路を示す。図８で説明した構成と同様の構成には、同一の符号を付し説明を省略する。本実施例の特徴は、定電圧源Ｖｂ、第二の抵抗であるバイアス用の抵抗Ｒｂを接続している点である。抵抗Ｒｂの一端に定電圧源Ｖｂが接続され、抵抗Ｒｂの他端にオペアンプＯＰの反転入力端子Ｖ−が接続されている。本実施例では、定電圧源Ｖｂから定電圧源Ｖｄｃ（図７（ａ）の電源回路）及び負荷抵抗Ｒｏに電流Ｉｂを流入させる。定電圧源Ｖｄｃは、正の直流電圧を負荷抵抗Ｒｏに印加する電源であり、定電圧源Ｖｄｃの正端子は負荷抵抗Ｒｏの一端に接続され、定電圧源Ｖｄｃの負端子はオペアンプＯＰの反転入力端子Ｖ−に接続される。負荷抵抗Ｒｏに流入させる電流Ｉｂは、次の式（Ａ）を満たすように設定される。
2016218252.tif 000004
【００２１】
図２（ａ）は、電流ＩｏとオペアンプＯＰの出力電圧Ｖｉｓの関係を示すグラフであり、横軸は電流Ｉｏを、縦軸は出力電圧Ｖｉｓを、それぞれ示す。図２（ａ）は、負荷抵抗Ｒｏの変動範囲Ｒｏ＿ｍｉｎ〜Ｒｏ＿ｍａｘに対する、ＣＰＵのＡ／Ｄ端子に入力される出力電圧Ｖｉｓの範囲を示す図でもある。図２（ａ）において、負荷抵抗Ｒｏの変動範囲Ｒｏ＿ｍｉｎ〜Ｒｏ＿ｍａｘに対応する電流Ｉｏの変動範囲は、Ｉｏ＿ｍａｘ〜Ｉｏ＿ｍｉｎである。また、図２（ａ）において、電流Ｉｂは、式（Ａ）を満たすように設定されるため、図２（ａ）の矢印αの範囲となる。
【００２２】
電流Ｉｏの変動範囲Ｉｏ＿ｍａｘ〜Ｉｏ＿ｍｉｎに対応するオペアンプＯＰの出力電圧Ｖｉｓの変動範囲は、Ｖｉｓ＿ｍａｘ〜Ｖｉｓ＿ｍｉｎである。本実施例では、オペアンプＯＰの出力電圧Ｖｉｓの変動範囲Ｖｉｓ＿ｍａｘ〜Ｖｉｓ＿ｍｉｎに対応するＣＰＵのＡ／Ｄ端子の入力範囲が、ＡＶｃｃ〜０までの範囲となっている。このため、オペアンプＯＰの電流−電圧変換のゲインをＧｉ倍とすると、変換後の電圧がＡＶｃｃを超えないように、次の式（Ｂ）を満たすようにゲインＧｉが設定される。
2016218252.tif 000005
図２（ａ）において、ゲインＧｉはグラフの傾きに相当し、ゲインＧｉに相当する傾きは、式（Ａ）から、図２（ａ）の直線βの傾きよりも緩やかになる。
【００２３】
ＣＰＵは０〜ＡＶｃｃの入力範囲のアナログ電圧を有限の分解能でデジタル変換する。例えば、８ビットのＡ／Ｄ変換ならば、分解能は２５６階調となる。本実施例では、負荷抵抗Ｒｏの変動範囲に対応するオペアンプＯＰの出力電圧Ｖｉｓの変動範囲Ｖｉｓ＿ｍｉｎ〜Ｖｉｓ＿ｍａｘ（図２（ａ）中〔１〕）が、ＣＰＵのＡ／Ｄ端子の入力範囲（図２（ａ）中〔２〕）に略等しくなる（〔１〕≒〔２〕）。このため、有限の分解能の大部分を負荷抵抗Ｒｏの変動を検出するために用いることができる。
【００２４】
このように、変換手段であるオペアンプＯＰ、ゲイン抵抗Ｒｇ、基準電圧Ｖｒｅｆは、負荷の変動範囲Ｒｏ＿ｍａｘ〜Ｒｏ＿ｍｉｎに対応する負荷に流れる電流の変動範囲Ｉｏ＿ｍｉｎ〜Ｉｏ＿ｍａｘの範囲内の電流Ｉｉｓを所定の変換効率で電圧に変換する。発生手段である抵抗Ｒｂ、定電圧源Ｖｂは、負荷に流れる電流の変動範囲Ｉｏ＿ｍｉｎ〜Ｉｏ＿ｍａｘの範囲外（Ｉｂ≦Ｉｏ＿ｍｉｎ）の電流Ｉｂを発生させて、負荷に流入させる。制御手段であるＣＰＵは、オペアンプＯＰから出力される電圧の範囲Ｖｉｓ＿ｍｉｎ〜Ｖｉｓ＿ｍａｘの範囲内の電圧が、所定の入力範囲０〜ＡＶｃｃで入力されて、負荷に流れる電流を検出する。
【００２５】
［分解能が低下しない理由］
図２（ｂ）を用いて、図２（ａ）のグラフを説明する。尚、図２（ｂ）において図１と同じ構成には同じ符号を付している。負荷抵抗Ｒｏに流れる電流Ｉｏは、オペアンプＯＰが出力する実線で示す電流Ｉｉｓと、定電圧源Ｖｂから流入する破線で示す電流Ｉｂの概ね和となり、次の式（２）で表せる。
2016218252.tif 000006
【００２６】
電流Ｉｉｓは、図２（ｂ）に示す通り、Ｖｉｓ→Ｒｇ→Ｖ−→Ｖｄｃ→Ｒｏ→ＧＮＤの経路で流れる。このとき、オペアンプＯＰは、反転入力端子Ｖ−と非反転入力端子Ｖ＋が概ね同じ電圧になるように、オペアンプＯＰの出力電圧Ｖｉｓを増減させる。従って、出力電圧Ｖｉｓは概ね次の式（３）で表される。
2016218252.tif 000007
【００２７】
式（３）をＩｉｓについて解くと、概ね次の式（４）で表される。
2016218252.tif 000008
【００２８】
一方、電流Ｉｂは、図２（ｂ）に示す通り、Ｖｂ→Ｖ−→Ｖｄｃ→Ｒｏ→ＧＮＤの経路で流れる。このとき、オペアンプＯＰの反転入力端子Ｖ−と非反転入力端子Ｖ＋が概ね同じ電圧であるから、電流Ｉｂは概ね次の式（５）で表される。
2016218252.tif 000009
式（２）に式（４）、式（５）を代入し、オペアンプＯＰの出力電圧Ｖｉｓについて解くと、次の式（６）が導かれる。
2016218252.tif 000010
即ち、オペアンプＯＰの出力電圧Ｖｉｓは、図２（ａ）に示すように電流Ｉｏの一次関数となる。
【００２９】
ここで、本実施例では、電流Ｉｏと出力電圧Ｖｉｓの関係を表す一次関数において、図２（ａ）に示すように、切片（Ｉｏ＝０のときのＶｉｓ）が「Ｖｒｅｆ−（Ｖｂ−Ｖｒｅｆ）・（Ｒｇ／Ｒｂ）」となり、傾きはゲイン抵抗Ｒｇとなる。オペアンプＯＰから出力される電流Ｉｏが「Ｉｏ≒Ｉｏ＿ｍａｘ」のとき、出力電圧Ｖｉｓが「Ｖｉｓ≒ＡＶｃｃ」、電流Ｉｏが「Ｉｏ≒Ｉｏ＿ｍｉｎ」のとき、出力電圧Ｖｉｓが「Ｖｉｓ≒０」となるように、次の各値を設定する。即ち、ゲイン抵抗Ｒｇ、バイアス用の抵抗Ｒｂ、基準電圧Ｖｒｅｆ、定電圧源Ｖｂを設定する。これにより、図２（ａ）に示すように、電流検出回路Ｉｓｎｓにおいて、負荷抵抗Ｒｏの変動を検出するための分解能を高くすることができる。
【００３０】
ゲイン抵抗Ｒｇ、バイアス用の抵抗Ｒｂ、基準電圧Ｖｒｅｆ、定電圧源Ｖｂが設定されると、「Ｖｉｓ≒ＡＶｃｃ」、「Ｉｏ≒Ｉｏ＿ｍａｘ」のとき、次の式が導かれる。
2016218252.tif 000011
また、「Ｖｉｓ≒０」、「Ｉｏ≒Ｉｏ＿ｍｉｎ」のとき、次の式が導かれる。
2016218252.tif 000012
【００３１】
このように、本実施例では、例えば、測定したい電流検出範囲が６０μＡから１００μＡである場合、負荷に流れる電流が３０μＡであるとき、３０μＡの電流は、電流Ｉｂとしてバイアス用の抵抗Ｒｂにすべてが流れることとなる。このため、オペアンプＯＰの出力電圧Ｖｉｓは０Ｖとなる。このように、本実施例では、負荷に流れる電流を電圧に変換して検出する電流検出回路において、負荷に流れる電流のうち、検出対象の範囲を外れる電流（Ｉｂ≦Ｉｏ＿ｍｉｎ）は、バイアス用の抵抗Ｒｂに流す構成である。これにより、検出対象の範囲を外れる電流は、電流検出回路Ｉｓｎｓの検知結果に反映させないようにする。そして、負荷に流れる電流のうち、検出対象の範囲内の電流（Ｉｏ＿ｍｉｎ〜Ｉｏ＿ｍａｘ）は、ゲイン抵抗Ｒｇによって、電流−電圧変換比率を極力大きく設定する。これにより、本実施例によれば、対象物に流れる電流の変化を電圧の変化に変換する際に、高い分解能で検出することができる。
【実施例２】
【００３２】
実施例２では、負の直流高電圧を出力する高圧電源に、本発明を適用した例を説明する。図３（ａ）は負の直流高電圧を出力する高圧電源を示す図であり、図７（ａ）で説明した構成と同じ構成には同じ符号を付し、説明を省略する。本実施例の高圧電源は、トランスＴ１の二次側のダイオードＤｓ１、Ｄｓ２の向きが、図７（ａ）の回路図とは逆向きに接続されている。即ち、ダイオードＤｓ１はアノードがコンデンサＣｓ１とダイオードＤｓ２のカソードに接続され、カソードがＧＮＤに接続されている。ダイオードＤｓ２は、カソードがコンデンサＣｓ１とダイオードＤｓ１のアノードに接続され、アノードがコンデンサＣｓ２に接続されている。
【００３３】
［電流検出回路］
次に、図３（ｃ）を用いて本実施例の電流検出回路を説明する。本実施例の電流検出回路は、図３（ａ）の負の直流高電圧を出力する高圧電源から負荷抵抗Ｒｏに供給される電流Ｉｏを検出する。定電圧源Ｖｄｃは、負の直流電圧を負荷抵抗Ｒｏに印加する電源であり、定電圧源Ｖｄｃの負端子は負荷抵抗Ｒｏの一端に接続され、負荷抵抗Ｒｏの他端はオペアンプＯＰの非反転入力端子に接続される。尚、本実施例の高圧電源は負の直流高電圧Ｖｄｃを生成し、接続された負荷抵抗Ｒｏには図７（ａ）の場合とは逆の向きの破線で示す電流Ｉｏが流れる。
【００３４】
図３（ｂ）に示すように、図３（ａ）の高圧電源に、電流検出回路Ｉｓｎｓを接続する。即ち、本実施例の電流検出回路Ｉｓｎｓは、負荷抵抗Ｒｏに接続される。説明を簡便にするため、図３（ｃ）に示す通り、図３（ｂ）の高圧電源を定電圧源Ｖｄｃに置き換えて、これ以降説明する。尚、図１、図３（ａ）等で説明した構成と同じ構成には同じ符号を付し、説明を省略する。
【００３５】
図４（ａ）は、負荷抵抗Ｒｏの変動範囲Ｒｏ＿ｍｉｎ〜Ｒｏ＿ｍａｘに対する、ＣＰＵのＡ／Ｄ端子の入力電圧範囲を示す。図４（ａ）において、負荷抵抗Ｒｏの変動範囲Ｒｏ＿ｍｉｎ〜Ｒｏ＿ｍａｘに対応する電流Ｉｏの変動範囲は、Ｉｏ＿ｍａｘ〜Ｉｏ＿ｍｉｎである。また、電流Ｉｏの変動範囲Ｉｏ＿ｍａｘ〜Ｉｏ＿ｍｉｎに対応する出力電圧Ｖｉｓの変動範囲（図中〔１〕）はＶｉｓ＿ｍａｘ〜Ｖｉｓ＿ｍｉｎである。更に、出力電圧Ｖｉｓの変動範囲Ｖｉｓ＿ｍａｘ〜Ｖｉｓ＿ｍｉｎに対応するＣＰＵのＡ／Ｄ端子の入力範囲（図中〔２〕）はＡＶｃｃ〜０までの範囲であり、ＣＰＵは入力範囲のアナログ電圧を有限の分解能でデジタル変換する。例えば、８ビットのＡ／Ｄ変換ならば、分解能は２５６階調となる。この有限の分解能の大部分を負荷抵抗Ｒｏの変動を検出するために用いることができる（〔２〕≒〔１〕）。
【００３６】
［分解能が低下しない理由］
図４（ｂ）を用いて、図４（ａ）を説明する。負荷抵抗Ｒｏに流れる電流Ｉｏは、オペアンプＯＰが出力する実線で示す電流Ｉｉｓと、定電圧源Ｖｂから流入する破線で示す電流Ｉｂの概ね和となり、次の式（７）で表される。
2016218252.tif 000013
電流Ｉｉｓは、図４（ｂ）に示す通り、Ｖｉｓ→Ｒｇ→Ｖ−→Ｒｏ→Ｖｄｃ→ＧＮＤの経路で流れる。このとき、オペアンプＯＰは、反転入力端子Ｖ−と非反転入力端子Ｖ＋が概ね同じ電圧になるように、出力電圧Ｖｉｓを増減させる。従って、出力電圧Ｖｉｓは概ね次の式（８）で表される。
2016218252.tif 000014
式（８）を電流Ｉｉｓについて解くと、概ね次の式（９）で表される。
2016218252.tif 000015
【００３７】
電流Ｉｂは、図４（ｂ）に示す通り、Ｖｂ→Ｖ−→Ｒｏ→Ｖｄｃ→ＧＮＤの経路で流れる。このとき、オペアンプＯＰの反転入力端子Ｖ−と非反転入力端子Ｖ＋が概ね同じ電圧であるから、電流Ｉｂは概ね次の式（１０）で表される。
2016218252.tif 000016
式（７）に式（９）、式（１０）を代入し、出力電圧Ｖｉｓについて解くと、次の式（１１）が導かれる。
2016218252.tif 000017
即ち、ＣＰＵのＡ／Ｄ端子に入力されるオペアンプＯＰの出力電圧Ｖｉｓは、図４（ａ）に示すように電流Ｉｏの一次関数となる。
【００３８】
ここで、本実施例では、電流Ｉｏと出力電圧Ｖｉｓの関係を表す一次関数において、図４（ａ）に示すように、切片（Ｉｏ＝０のときのＶｉｓ）が「Ｖｒｅｆ−（Ｖｂ−Ｖｒｅｆ）・（Ｒｇ／Ｒｂ）」となり、傾きはゲイン抵抗Ｒｇとなる。オペアンプＯＰから出力される電流Ｉｏが「Ｉｏ≒Ｉｏ＿ｍａｘ」のとき、出力電圧Ｖｉｓが「Ｖｉｓ≒ＡＶｃｃ」、電流Ｉｏが「Ｉｏ≒Ｉｏ＿ｍｉｎ」のとき、出力電圧Ｖｉｓ≒０」となるように、次の各値を設定する。即ち、ゲイン抵抗Ｒｇ、バイアス用の抵抗Ｒｂ、基準電圧Ｖｒｅｆ、定電圧源Ｖｂを設定する。これにより、図４（ａ）に示すように、負の高圧電源であっても、負荷抵抗Ｒｏの変動を検出するための分解能を高くすることができる。
【００３９】
ゲイン抵抗Ｒｇ、バイアス用の抵抗Ｒｂ、基準電圧Ｖｒｅｆ、定電圧源Ｖｂが設定されると、「Ｖｉｓ≒ＡＶｃｃ」、「Ｉｏ≒Ｉｏ＿ｍａｘ」のとき、次の式が導かれる。
2016218252.tif 000018
また、「Ｖｉｓ≒０」、「Ｉｏ≒Ｉｏ＿ｍｉｎ」のとき、次の式が導かれる。
2016218252.tif 000019
【００４０】
以上、本実施例によれば、対象物に流れる電流の変化を電圧の変化に変換する際に、高い分解能で検出することができる。
【実施例３】
【００４１】
実施例３では、レーザプリンタなどの電子写真方式の画像形成装置に搭載される高圧電源、特に、感光ドラム表面を所定の電位に帯電させるための帯電電圧を生成する高圧電源に、実施例１、２の高圧電源を適用した例を説明する。
【００４２】
［画像形成装置］
図５（ａ）は、画像形成装置の動作を説明するための画像形成装置の要部を示す断面図である。感光体である感光ドラム１０１表面には、感光膜が一様な厚さで形成されている。この感光膜を所定の電位に帯電させるため、帯電手段である帯電高圧電源１０２、及び帯電ローラ１０３が設けられている。帯電高圧電源１０２の出力電圧は、一般にマイナス千Ｖからマイナス千数百Ｖ程度である。感光膜を所定の電位に帯電された感光ドラム１０１表面に、露光手段であるレーザ光１０４が照射されることで、感光ドラム１０１の表面に静電潜像が形成される。感光ドラム１０１上（感光体上）に形成された静電潜像は、現像手段である現像ローラ１０５、及び現像高圧電源１０６によって、不図示のトナーが選択的に吸着され、トナー像に現像される。現像ローラ１０５によって現像されたトナー像は、破線枠で示す転写部１０７において、感光ドラム１０１上から像担持体である記録媒体１０８へと転写される。尚、感光ドラム１０１から中間転写ベルトにトナー像を転写して、その後、中間転写ベルトから記録媒体１０８へトナー像を転写する構成の画像形成装置であってもよく、その場合は、中間転写ベルトが像担持体に相当する。
【００４３】
トナー像を記録媒体１０８に転写するため、転写手段である転写ローラ１０９、及び転写高圧電源１１０が設けられている。トナー像が転写された記録媒体１０８は、加圧ローラ１１３、セラミックヒータ１１１、定着フィルム１１４からなる定着装置に搬送される。記録媒体１０８は、加圧ローラ１１３と定着フィルム１１４により形成されている破線枠で示すニップ部１１２において未定着のトナー像が定着され、機外に排出される。
【００４４】
感光ドラム１０１表面に形成されている感光膜の厚さは、画像形成によって得られるトナー像の品質に影響することが知られている。一般に、感光ドラム１０１の感光膜は、画像形成装置の稼働時間の経過とともに薄くなる。帯電高圧電源１０２の出力電圧、レーザ光１０４の光量、現像高圧電源１０６の出力電圧、転写高圧電源１１０の出力電圧等、いわゆる画像形成条件を一定とした場合、感光ドラム１０１の感光膜が薄くなるに従って、トナー像の濃度も薄くなる。このため、感光ドラム１０１の感光膜の厚さを検出し、画像形成条件を感光膜の厚さに応じて変更し、トナー像の品質を一定に保つ制御が有用である。そして、感光ドラム１０１の感光膜の厚さを検出するために、例えば帯電高圧電源１０２に電流検出回路を設けることが有用である。この場合、感光ドラム１０１と帯電ローラ１０３が実施例１、２の負荷抵抗Ｒｏに相当する。
【００４５】
［感光膜の厚さと帯電電流の関係］
図５（ｂ）に、帯電高圧電源１０２の出力電圧を一定とした場合の、感光ドラム１０１の感光膜の厚さ（以下、感光膜厚という）［μｍ］と帯電電流［μＡ］の関係の一例を示す。画像形成装置の使用を開始した初期の段階では、感光膜厚は２０［μｍ］であり、そのときに流れる帯電電流は４０［μＡ］である。一方、画像形成装置の稼働時間が長くなった状態（長時間経過）では、感光膜厚は１５［μｍ］、そのときに流れる帯電電流は５５［μＡ］に増加する。初期の段階から長時間が経過するまでの、電流を検出する対象となる区間における感光膜厚と帯電電流の変化は、図５（ｂ）に太い実線で示すように、ほぼ直線的に変化する。また、電流検出回路の検出対象の範囲は４０〜５５［μＡ］となっており、帯電電流の範囲４０〜５５［μＡ］の上側の範囲（図中〔４〕）に片寄っていることが特徴である。
【００４６】
［電流検出方法］
図６（ａ）は、帯電電流を検出する際の回路図である。図４（ｂ）等で説明した構成と同じ構成には同じ符号を付し、説明を省略する。電流検出回路Ｉｓｎｓは、負の高電圧を出力する帯電高圧電源１０２に接続されるため、実施例２のように負荷抵抗Ｒｏに相当する帯電ローラ１０３及び感光ドラム１０１に接続される。電流検出回路Ｉｓｎｓは、帯電高圧電源１０２（出力電圧Ｖｐｒとする）から、感光ドラム１０１及び帯電ローラ１０３に流れる帯電電流Ｉｐｒを検出する。図６（ｂ）は、横軸に帯電電流Ｉｐｒ、縦軸にＣＰＵのＡ／Ｄ端子に入力されるオペアンプＯＰの出力電圧Ｖｉｓを示す。図６（ｂ）は、電流Ｉｐｒの変動範囲Ｉｐｒ＿ｍａｘ（５５［μＡ］）〜Ｉｐｒ＿ｍｉｎ（４０［μＡ］）に対する、ＣＰＵのＡ／Ｄ端子の入力範囲を示す。
【００４７】
図６（ｂ）において、電流Ｉｐｒの変動範囲Ｉｐｒ＿ｍａｘ〜Ｉｐｒ＿ｍｉｎに対応する出力電圧Ｖｉｓの変動範囲（図中〔１〕）はＶｉｓ＿ｍａｘ〜Ｖｉｓ＿ｍｉｎである。また、出力電圧Ｖｉｓの変動範囲Ｖｉｓ＿ｍａｘ〜Ｖｉｓ＿ｍｉｎに対応するＣＰＵのＡ／Ｄ端子の入力範囲（図中〔２〕）はＡＶｃｃ〜０までの範囲であり、ＣＰＵは入力範囲のアナログ電圧を有限の分解能でデジタル変換する。例えば、８ビットのＡ／Ｄ変換ならば、分解能は２５６階調となる。この有限の分解能の大部分を、感光ドラム１０１の感光膜厚の変動を検出するために用いることができる（〔２〕≒〔１〕）。
【００４８】
図６（ａ）を用いて、図６（ｂ）を説明する。電流Ｉｐｒは、オペアンプＯＰが出力する実線で示す電流Ｉｉｓと、破線で示すＶｂから流入する電流Ｉｂの概ね和となり、次の式（１２）で表される。
2016218252.tif 000020
電流Ｉｉｓは、図６（ａ）に示す通り、Ｖｉｓ→Ｒｇ→Ｖ−→感光ドラム１０１→帯電ローラ１０３→Ｖｐｒ→ＧＮＤの経路で流れる。このとき、オペアンプＯＰは、反転入力端子Ｖ−と非反転入力端子Ｖ＋が概ね同じ電圧になるように、出力電圧Ｖｉｓを増減させる。
【００４９】
従って、出力電圧Ｖｉｓは概ね次の式（１３）で表される。
2016218252.tif 000021
式（１３）を電流Ｉｉｓについて解くと、概ね次の式（１４）で表される。
2016218252.tif 000022
電流Ｉｂは、図６（ａ）に示す通り、Ｖｂ→Ｖ−→感光ドラム１０１→帯電ローラ１０３→Ｖｐｒ→ＧＮＤの経路で流れる。このとき、オペアンプＯＰの反転入力端子Ｖ−と非反転入力端子Ｖ＋が概ね同じ電圧であるから、電流Ｉｂは概ね次の式（１５）で表される。
2016218252.tif 000023
【００５０】
式（１２）に式（１４）、式（１５）を代入し、出力電圧Ｖｉｓについて解くと、次の式（１６）が導かれる。
2016218252.tif 000024
即ち、ＣＰＵのＡ／Ｄ端子に入力されるオペアンプＯＰの出力電圧Ｖｉｓは、図６（ｂ）に示すように電流Ｉｐｒの一次関数となる。
【００５１】
ここで、本実施例では、電流Ｉｐｒと出力電圧Ｖｉｓの関係を表す一次関数において、図６（ｂ）に示すように、切片（Ｉｐｒ＝０のときのＶｉｓ）が「Ｖｒｅｆ−（Ｖｂ−Ｖｒｅｆ）・（Ｒｇ／Ｒｂ）」となり、傾きはゲイン抵抗Ｒｇとなる。オペアンプＯＰから出力される電流Ｉｐｒが「Ｉｐｒ≒Ｉｐｒ＿ｍａｘ」のとき、出力電圧Ｖｉｓが「Ｖｉｓ≒ＡＶｃｃ」、電流Ｉｐｒが「Ｉｐｒ≒Ｉｐｒ＿ｍｉｎ」のとき、出力電圧Ｖｉｓが「Ｖｉｓ≒０」となるように、次の各値を設定する。即ち、ゲイン抵抗Ｒｇ、バイアス用の抵抗Ｒｂ、基準電圧Ｖｒｅｆ、定電圧源Ｖｂを設定する。これにより、図６（ｂ）に示すように、感光ドラム１０１の感光膜厚の変動を検出するための分解能を高くすることができる。
【００５２】
ゲイン抵抗Ｒｇ、バイアス用の抵抗Ｒｂ、基準電圧Ｖｒｅｆ、定電圧源Ｖｂが設定されると、「Ｖｉｓ≒ＡＶｃｃ」、「Ｉｐｒ≒Ｉｐｒ＿ｍａｘ」のとき、次の式が導かれる。
2016218252.tif 000025
また、「Ｖｉｓ≒０」、「Ｉｐｒ≒Ｉｐｒ＿ｍｉｎ」のとき、次の式が導かれる。
2016218252.tif 000026
【００５３】
本実施例では、上述したように、Ｉｐｒ＿ｍａｘ＝５５［μＡ］、Ｉｐｒ＿ｍｉｎ＝４０［μＡ］である。また、Ｖｒｅｆ＝１．０［Ｖ］、Ｖｂ＝３．０［Ｖ］、ＡＶｃｃ＝３．０［Ｖ］で使用した場合、式（１６）に次の値を代入する。まず、電流Ｉｐｒが変動範囲の最大値のときの値Ｉｐｒ≒Ｉｐｒ＿ｍａｘ＝５５［μＡ］、Ｖｉｓ≒ＡＶｃｃ＝３．０［Ｖ］を式（１６）に代入し、次の式（１７）とする。
2016218252.tif 000027
また、電流Ｉｐｒの変動範囲の最小値のときの値Ｉｐｒ≒Ｉｐｒ＿ｍｉｎ＝４０［μＡ］、Ｖｉｓ≒０［Ｖ］］を式（１６）に代入し、次の式（１８）とする。
2016218252.tif 000028
【００５４】
以上の式（１７）、式（１８）を連立させて解くと、バイアス用の抵抗Ｒｂ、ゲイン抵抗Ｒｇは、次の式（１９）、式（２０）のような値となる。
2016218252.tif 000029
即ち、バイアス用の抵抗Ｒｂ、ゲイン抵抗Ｒｇを、式（１９）のように４４．４［ｋΩ］、式（２０）のように２００［ｋΩ］とする。このような設定とした場合に、電流検出回路Ｉｓｎｓにおいて、感光ドラム１０１の感光膜厚の変動を検出するための分解能を高くすることができる。
【００５５】
尚、本実施例では、感光膜厚を求めるために、帯電電流を検出しているが、例えば、現像ローラ１０５に流れる電流を実施例２の電流検出回路により検出することで求めてもよい。また、転写ローラ１０９に流れる電流を実施例１の電流検出回路により検出することで、感光膜厚を求めてもよい。更に、電流検出回路を用いる目的は、他の目的であってもよい。また、定電圧源として用いる電源装置は、上述した電源に限定されない。
【００５６】
以上、本実施例によれば、対象物に流れる電流の変化を電圧の変化に変換する際に、高い分解能で検出することができる。
【符号の説明】
【００５７】
ＣＰＵ      論理演算素子
ＯＰ        オペアンプ
Ｒｂ        抵抗
Ｒｇ        ゲイン抵抗
Ｒｏ        負荷抵抗
Ｖｒｅｆ    基準電圧
【図１】
2016218252.tif 000034
【図２】
2016218252.tif 000035
【図３】
2016218252.tif 000036
【図４】
2016218252.tif 000037
【図５】
2016218252.tif 000038
【図６】
2016218252.tif 000039
【図７】
2016218252.tif 000040
【図８】
2016218252.tif 000041