(57)【要約】      （修正有）【課題】容易に製造することができるフローティングゲート型メモリキャパシタ素子及びその製造方法を提供する。【解決手段】フローティングゲート型メモリキャパシタ素子１００では、フローティングゲート電極１４が連続又は不連続のシリコン粒子層で構成されている。フローティングゲート型メモリキャパシタ素子１００は、シリコン粒子及び分散媒を含有するシリコン粒子分散体を絶縁層１３に塗布して、シリコン粒子分散体膜を形成すること、そしてシリコン粒子分散体膜を乾燥して、シリコン粒子層であるフローティングゲート電極１４を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
フローティングゲート電極が、連続又は不連続のシリコン粒子層、又は絶縁体中に分散しているシリコン粒子で構成されている、フローティングゲート型メモリキャパシタ素子。
【請求項２】
前記シリコン粒子層を構成しているシリコン粒子が、ドーパント元素によりドーピングされている、請求項１に記載のメモリキャパシタ素子。
【請求項３】
前記ドーパント元素が、リン又はホウ素である、請求項２に記載のメモリキャパシタ素子。
【請求項４】
前記シリコン粒子の平均一次粒子径が、１０ｎｍ〜１００ｎｍである、請求項１〜３のいずれか一項に記載のメモリキャパシタ素子。
【請求項５】
半導体層として有機半導体層を有する、請求項１〜４のいずれか一項に記載のメモリキャパシタ素子。
【請求項６】
前記シリコン粒子層の膜厚が２００ｎｍ以下である、請求項１〜５のいずれか一項に記載のメモリキャパシタ素子。
【請求項７】
シリコン粒子及び分散媒を含有するシリコン粒子分散体を絶縁層に塗布して、シリコン粒子分散体膜を形成すること、そして
前記シリコン粒子分散体膜を乾燥して、シリコン粒子層であるフローティングゲート電極を得ること、
を含む、フローティングゲート型メモリキャパシタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲート型メモリキャパシタ素子、及びその製造方法に関する。
【背景技術】
【０００２】
フローティングゲート型メモリキャパシタ素子では、フローティングゲート電極として、微細メタルドット、半導体ドット等の高密度ナノ結晶が必要とされている。これらのナノ結晶の作製のためには、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学蒸着）法を含む気相法、液相法等の成膜技術方法が検討されている。
【０００３】
特許文献１には、フローティングゲート電極としてのシリコン又はゲルマニウムのドットと、第２の絶縁層としての高誘電体膜を使用した不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置におけるメモリセルでは、シリコン半導体基板表面に形成されたソース及びドレイン間のチャネル領域上に、第１の絶縁層としての厚さ２．０〜１０．０ｎｍのシリコン酸化膜が形成されている。また、シリコン酸化膜上には、フローティングゲート電極としてのシリコンからなるドットが離散して形成されている。さらにシリコン酸化膜及びドットを覆う第２の絶縁層として、酸化シリコンよりも誘電率が高くかつ生成熱が大きい酸化物である高誘電体膜が形成され、厚み差は８．０〜５０．０ｎｍである。そして、このメモリセルでは、第２の絶縁層上に形成されたシリコンを含むコントロールゲートを有している。
【０００４】
このメモリセルは、第２の絶縁層を、酸化シリコンよりも誘電率が高くかつ生成熱が大きい酸化物により形成することで、ドットとコントロールゲート間の容量が高くなるため、ドットとチャネルとの間のシリコン酸化膜にかかる電圧を高くできるとされている。また、それによれば、書き込み及び消去速度を低くさせずに、印加電圧を低下させることができ、また絶縁層１であるシリコン酸化膜の厚さを厚くしても、従来と同程度の電圧で、書き込み及び消去動作を行うことができるため、フローティングゲート電極であるドットからの電子の漏れを防止することも可能であるとされている。
【０００５】
なお、特許文献２及び３では、ケイ素又はゲルマニウムのような半導体の粒子、特に高濃度にドープされている半導体の粒子の製造方法、及びそのような半導体の粒子を用いる半導体層又は基材上のドーピング方法について開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２５１９９０号公報
【特許文献２】国際公開第２０１２／０７７７９７号
【特許文献３】国際公開第２０１３／１４７２０２号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
導体ドット等の高密度ナノ結晶をフローティングゲート電極として用いる特許文献１に記載の不揮発性半導体記憶装置においては、フローティングゲート電極としての多数のドットをシリコンで形成するために、ＣＶＤ装置を使用し、内部の温度を６００〜７００℃とした反応室内に、モノシランガス又はジクロルシランガスを窒素キャリアとともに導入している。このようなフローティングゲート電極としての多数のドットを形成するためには、複雑かつ時間がかかり、さらに高温処理を行わなければならないため、製造プロセスや基材に制限がある。
【０００８】
これに対して本発明は、これらの問題を伴わずに製造することができるフローティングゲート型メモリキャパシタ素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
本件発明者等は鋭意検討の結果、下記の本発明に想達した。
【００１０】
〈１〉フローティングゲート電極が、連続又は不連続のシリコン粒子層、又は絶縁体中に分散しているシリコン粒子で構成されている、フローティングゲート型メモリキャパシタ素子。
〈２〉上記シリコン粒子層を構成しているシリコン粒子が、ドーパント元素によりドーピングされている、上記〈１〉項に記載のメモリキャパシタ素子。
〈３〉上記ドーパント元素が、リン又はホウ素である、上記〈２〉項に記載のメモリキャパシタ素子。
〈４〉上記シリコン粒子の平均一次粒子径が、１０ｎｍ〜１００ｎｍである、上記〈１〉〜〈３〉項のいずれか一項に記載のメモリキャパシタ素子。
〈５〉半導体層として有機半導体層を有する、上記〈１〉〜〈４〉項のいずれか一項に記載のメモリキャパシタ素子。
〈６〉上記シリコン粒子層の膜厚が２００ｎｍ以下である、上記〈１〉〜〈５〉項のいずれか一項に記載のメモリキャパシタ素子。
〈７〉シリコン粒子及び分散媒を含有するシリコン粒子分散体を絶縁層に塗布して、シリコン粒子分散体膜を形成すること、そして
上記シリコン粒子分散体膜を乾燥して、シリコン粒子層であるフローティングゲート電極を得ること、
を含む、フローティングゲート型メモリキャパシタ素子の製造方法。
【発明の効果】
【００１１】
本発明のフローティングゲート型メモリキャパシタ素子は、ＣＶＤ等でフローティングゲート電極を形成していた従来のフローティングゲート型メモリキャパシタ素子と比較して、容易な方法で形成できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の半導体素子の１つの態様を示す図である。
【図２】図２は、本発明の半導体素子の他の態様を示す図である。
【図３】図３は、実施例１で得たＤＮＴＴ層、ポリスチレン（ＰＳ）、及びシリコンナノ粒子（Ｓｉ  ＮＰｓ）層の積層体の側面断面写真である。
【図４】図４は、実施例１で得た半導体素子のドレイン電流ＩＤ−ゲート電圧ＶＧ（トランスファー）特性を示す図である。
【図５】図５は、比較例で得た半導体素子のドレイン電流ＩＤ−ゲート電圧ＶＧ（トランスファー）特性を示す図である。
【発明を実施するための形態】
【００１３】
《半導体素子》
本発明のフローティングゲート型メモリキャパシタ素子は、フローティングゲート電極が連続又は不連続のシリコン粒子層で構成されている。
【００１４】
ここで、本発明における「フローティングゲート電極」は、絶縁層に挟まれていることによって他の部分に電気的に接続されていない電極であり、かつコントロールゲート電極ゲートを用いて高い電圧を印加することによって、電荷キャリアを注入されることができるものである。
【００１５】
ここで、このフローティングゲート型メモリキャパシタ素子は例えば、下記の構成を有することができる：
ソース領域、ドレイン領域、並びにソース領域とドレイン領域の間のチャンネルを有する半導体基材又は層、
ソース領域及びドレイン領域にそれぞれ接しているソース電極及びドレイン電極、
チャンネルに電圧を印加してソース電極とドレイン電極との間の電荷キャリアの移動を制御するフローティングゲート電極、
フローティングゲート電極に電圧を印加するコントロールゲート電極、
チャンネルとフローティングゲート電極の間の第１の絶縁層、並びに
フローティングゲート電極とコントロールゲート電極の間の第２の絶縁層。
【００１６】
より具体的には例えば、本発明のフローティングゲート型メモリキャパシタ素子は、１つの態様において、図１に示すように、基材（１０）上に、コントロールゲート電極（１２）、第２の絶縁層（１３）、フローティングゲート電極（１４）、第１の絶縁層（１５）、半導体層（１６）、そしてソース電極及びドレイン電極（１７ａ及び１７ｂ）をこの順で有することができる。
【００１７】
また例えば、本発明のフローティングゲート型メモリキャパシタ素子は、他の１つの態様において、図２に示すように、基材（２０）上に、ソース電極及びドレイン電極（２７ａ及び２７ｂ）、半導体層（２６）、第１の絶縁層（２５）、フローティングゲート電極（２４）、第２の絶縁層（２３）、及びコントロールゲート電極（１２）をこの順で有することができる。
【００１８】
《シリコン粒子層》
本発明のフローティングゲート型メモリキャパシタ素子では、フローティングゲート電極が、連続又は不連続のシリコン粒子層、又は絶縁体中に分散しているシリコン粒子で構成されている。
【００１９】
フローティングゲート電極が、連続又は不連続のシリコン粒子層で構成されている場合、このシリコン粒子層は、フローティングゲート電極として機能させることができる範囲で任意の厚さを有することができ、例えばその膜厚は、２００ｎｍ以下、又は１５０ｎｍ以下であってよい。また、この膜厚は例えば、１０ｎｍ以上、５０ｎｍ以上、８０ｎｍ以上、又は１００ｎｍ以上にすることができる。
【００２０】
また、このシリコン粒子層が不連続であること、例えばドット状であることは、フローティングゲート電極であるドットからの電荷キャリアの漏れを防止するために好ましいことがある。また、このシリコン粒子層を構成するシリコン粒子は、互いに少なくとも部分的に焼結されていても、焼結されていなくてもよい。
【００２１】
フローティングゲート電極が、絶縁体層中に分散しているシリコン粒子で構成されている場合、絶縁体層は、ポリマー等の有機絶縁層であってよい。また、シリコン粒子は、フローティングゲート電極として機能させることができる範囲でこの絶縁層中に分散させることができる。例えば、シリコン粒子は、この絶縁層中に３重量％以下、２重量％以下、又は１重量％以下の量で分散させることができる。また、この割合は、０．１重量％以上、０．３重量％以上、又は０．５重量％以上であってよい。
【００２２】
シリコン粒子層を構成するシリコン粒子は、シリコンからなる粒子であれば、本発明の目的及び効果を損なわない限り制限されるものではない。このようなシリコン粒子としては、特許文献２及び３で示すようなレーザー熱分解法、特に炭酸ガス（ＣＯ２）レーザーを用いたレーザー熱分解法によって得られたシリコン粒子を挙げることができる。
【００２３】
シリコン粒子は、粒径が比較的小さいことが、均一なシリコン粒子層を形成するために好ましいことがある。例えば、シリコン粒子の平均一次粒子径は、１ｎｍ以上、３ｎｍ以上、５ｎｍ以上、１０ｎｍ以上、又は２０ｎｍ以上であってよい。また、シリコン粒子の平均一次粒子径は、１００ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、又は１０ｎｍ以下であってよい。
【００２４】
ここで、本発明においては、シリコン粒子の平均一次粒子径は、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）、透過型電子顕微鏡（ＴＥＭ）等による観察によって、撮影した画像を元に直接に投影面積円相当径を計測し、集合数１００以上からなる粒子群を解析することで、数平均一次粒子径として求めることができる。
【００２５】
シリコン粒子としては、針状、球形、円柱状、角柱状、多角形等の任意の形状のシリコン粒子を用いること、特にアスペクト比が小さいシリコン粒子、例えばアスペクト比が３．０以下、２．０以下、１．５以下、又は１．２以下である粒子を用いることができる。特にシリコン粒子としては、略球形の粒子、例えばレーザー熱分解法、特に炭酸ガス（ＣＯ２）レーザーを用いたレーザー熱分解法によって得られた略球形のシリコン粒子を用いることができる。
【００２６】
シリコン粒子が、ドーパント元素によりドーピングされている場合、シリコン粒子をドープしているドーパントは、ｐ型又はｎ型ドーパントのいずれであってもよく、例えばホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、チタン（Ｔｉ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、又はそれらの組み合わせからなる群より選択することができる。また、シリコン粒子をドープしているドーパントは特に、リン又はホウ素であってよい。
【００２７】
シリコン粒子がドープされている程度は、シリコン粒子層をフローティングゲート電極として機能させることができる範囲で任意に決定することができる。具体的には例えば、シリコン粒子は、ドーパントを、１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２０ａｔｏｍｓ／ｃｍ３以上、又は１×１０２１ａｔｏｍｓ／ｃｍ３以上の濃度で含むことができる。また、このドーパント濃度は例えば、１×１０２２ａｔｏｍｓ／ｃｍ３以下、又は５×１０２１ａｔｏｍｓ／ｃｍ３以下であってよい。
【００２８】
ここで、ドーパントがホウ素の場合、シリコン粒子のドーパント濃度は、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ−Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって測定することができる。具体的には例えば、シリコン粒子分散体を石英ビーカに入れ、ホットプレート上で加熱し、溶媒を揮発させ、得られたシリコン粒子を秤量し、その後、フッ化水素酸及び硝酸で溶解して溶解液とし、この溶解液の一部について揮発防止剤を添加し、濃縮して測定溶液とし、この測定溶液についてＩＣＰ−ＭＳを行うことができる。ＩＣＰ−ＭＳ装置としては例えば、Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社の７５００型を用いることができる。
【００２９】
また、ドーパントがリンの場合、シリコン粒子のドーパント濃度は、誘導結合プラズマ発光分光分析法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ａｔｏｍｉｃ  Ｅｍｉｓｓｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって測定することができる。具体的には例えば、シリコン粒子分散体を石英ビーカに入れ、ホットプレート上で加熱し、溶媒を揮発させ、得られたシリコン粒子を秤量し、その後、フッ化水素酸及び硝酸で溶解して溶解液とし、この溶解液の一部を希釈して測定溶液とし、この測定溶液についてＩＣＰ−ＡＥＳを行うことができる。ＩＣＰ−ＡＥＳ装置としては例えば、日立ハイテク社のＰＳ７８００を用いることができる。なお、ドーパントがリンであり、かつ比較的低濃度（例えば１×１０２０ａｔｏｍｓ／ｃｍ３未満）の場合、Ｐ−Ｍｏ錯体抽出−フレームレス原子吸光光度法によってドーパントの濃度を測定することが、精度に関して好ましいことがある。
【００３０】
《半導体層》
本発明に関して、半導体層は、シリコン層のような無機半導体層であっても、有機半導体層であってもよい。
【００３１】
有機半導体層を構成する有機半導体としては、低分子系の有機半導体、例えばテトラセンやペンタセン等のアセン類、オリゴチオフェン誘導体、フタロシアニン類、ペリレン誘導体、ルブレンを挙げることができる。また、有機半導体としては、高分子系の有機半導体、例えばポリチオフェン（ポリ−３−ヘキシルチオフェン等）、ポリアセチレン、ポリフルオレン、ポリフェニレンビニレン、ポリピロール、ポリアニリンを挙げることができる。また、半導体層は、塗布法で形成されるものであることが、製造を容易にするために好ましい。
【００３２】
また、有機半導体層を構成する有機半導体としては、国際公開ＷＯ２０１４／０２７６８５で示されるような半導体溶液を用いて得られる有機半導体、すなわち有機溶媒、並びに有機溶媒に溶解しているポリマー及び有機半導体前駆体との組合せを含有する有機半導体溶液を用いて得られる有機半導体を挙げることができる。このような有機半導体では、絶縁性であるポリマーと有機半導体とが層状に相分離していることによって、有機半導体層と絶縁体層とを一度に形成できる点で好ましいことがある。
【００３３】
《絶縁体層》
本発明のフローティングゲート型メモリキャパシタ素子で用いられる絶縁体層は、無機絶縁体層であっても、有機絶縁体層であってもよい。絶縁体層は、塗布法で形成されるものであることが、製造を容易にするために好ましい。
【００３４】
《半導体素子の製造方法》
フローティングゲート型メモリキャパシタ素子を製造する本発明の方法は、下記の工程を含む：
シリコン粒子及び分散媒を含有するシリコン粒子分散体を絶縁層に塗布して、シリコン粒子分散体膜を形成すること、そして
シリコン粒子分散体膜を乾燥して、シリコン粒子層であるフローティングゲート電極を得ること。
【００３５】
また、この本発明の方法は更に、下記の層を形成する工程を含むことができる：
ソース領域、ドレイン領域、並びにソース領域とドレイン領域の間のチャンネルを有する半導体基材又は層、
ソース領域及びドレイン領域にそれぞれ接しているソース電極及びドレイン電極、
チャンネルに電圧を印加してソース電極及びドレイン電極との間の電荷キャリアの移動を制御するフローティングゲート電極、
フローティングゲート電極に電圧を印加するコントロールゲート電極、
チャンネルとフローティングゲート電極の間の第１の絶縁層、並びに
フローティングゲート電極とコントロールゲート電極の間の第２の絶縁層。
【００３６】
より具体的には例えば、この本発明の方法は、１つの態様において、図１に示すように、基材（１０）上に、コントロールゲート電極（１２）、第２の絶縁層（１３）、フローティングゲート電極（１４）、第１の絶縁層（１５）、半導体層（１６）、そしてソース電極及びドレイン電極（１７ａ及び１７ｂ）をこの順で積層することを含むことができる。
【００３７】
また例えば、この本発明の方法は、他の１つの態様において、図２に示すように、基材（２０）上に、ソース電極及びドレイン電極（２７ａ及び２７ｂ）、半導体層（２６）、第１の絶縁層（２５）、フローティングゲート電極（２４）、第２の絶縁層（２３）、及びコントロールゲート電極（１２）をこの順で積層することを含むことができる。
【００３８】
〈塗布工程〉
本発明の方法では、シリコン粒子及び分散媒を含有するシリコン粒子分散体を絶縁層に塗布して、シリコン粒子分散体膜を形成する。
【００３９】
ここで、このシリコン粒子分散体に含有されているシリコン粒子としては、本発明の半導体素子に関して説明したシリコン粒子を用いることができる。
【００４０】
また、シリコン粒子分散体に含有されている分散媒は、シリコン粒子を分散させることができる任意の分散媒であってよい。
【００４１】
具体的にはこの分散媒は、非水系分散媒、例えばアルコール系分散媒、アルカン系分散媒、アルケン系分散媒、アルキン系分散媒、ケトン系分散媒、エーテル系分散媒、エステル系分散媒、芳香族化合物系分散媒、又は含窒素環化合物系分散媒、特にイソプロピルアルコール（ＩＰＡ）、Ｎ−メチル−２−ピロリドン（ＮＭＰ）等であってよい。また、アルコール系分散媒としては、エチレングリコールのようなグリコール（２価アルコール）を用いることもできる。なお、分散媒は、本発明で用いるシリコン粒子の酸化を抑制するために、脱水分散媒であることが好ましい。これらの分散媒は、１種のみを用いても、２種以上を混合して用いてもよい。
【００４２】
シリコン粒子分散体の塗布は、スプレー法、スピンコート法、ディップコート法、ロールコート法等の任意の方法を用いることができる。スピンコート法を用いて塗布を行うことが、均一な層厚を得るために有益なことがある。また、インクジェット印刷やスクリーン印刷のような印刷法を用いて塗布を行うことが、特定の領域に分散体を塗布し、かつ製造工程を短くするために特に有益なことがある。
【００４３】
〈乾燥工程〉
本発明の方法では、シリコン粒子分散体膜を乾燥して、シリコン粒子層であるフローティングゲート電極を得る。
【００４４】
この乾燥は、分散体の塗布工程で達成すること、すなわち例えばスピンコート法による分散体の塗布に伴って達成することができる。
【００４５】
また、シリコン粒子分散体の塗布工程と別個の乾燥工程を行う場合には、乾燥工程は、シリコン粒子分散体膜から分散媒を実質的に除去できる方法であれば特に限定されず、例えばシリコン粒子分散体膜を有する基材を、ホットプレート上に配置して行うこと、電気炉等の加熱雰囲気に配置して行うことができる。
【００４６】
分散体の塗布工程と別個の乾燥工程を行う場合の乾燥温度は例えば、基材、金属電極層、半導体層等を劣化等させないように選択することができ、例えば５０℃以上、７０℃以上、９０℃以上であって、１００℃以下、１５０℃以下、２００℃以下、又は２５０℃以下であるように選択できる。
【実施例】
【００４７】
以下の実施例では、シリコン粒子を用いてフローティングゲート電極を形成し、このフローティングゲート電極を有するフローティングゲート型メモリキャパシタ素子のキャリア移動度及び閾値電圧を測定した。
【００４８】
《実施例１》
〈フローティングゲート電極の形成〉
ドーピングされていないシリコンナノインクを、分散媒としてのイソプロピルアルコール（ＩＰＡ）中に分散させて、固形分濃度５ｗｔ％のシリコン粒子分散体を得た。
【００４９】
基材としてのシリコンウエハ（３００ｎｍの熱酸化膜付き）上に、このシリコン粒子分散体を、４０００ｒｐｍで２０秒間にわたってスピンコートで塗布し、１１０℃で５分間にわたってホットプレートで乾燥して分散媒を除去することによって、フローティングゲート電極としてのシリコン粒子層を形成した。このシリコン粒子層の膜厚は１３２ｎｍであった。
【００５０】
〈有機半導体膜及び絶縁膜の形成〉
有機半導体としてＤＮＴＴ（ｄｉｎａｐｈｔｈｏ［２，３−ｂ：２’，３’−ｆ’］ｔｈｉｅｎｏ［３，２−ｂ］ｔｈｉｏｐｈｏｎｅ、イオン化ポテンシャル５．４ｅＶ）の可溶性前駆体であるＤＮＴＴ前駆体（５，１４−Ｎ−ｐｈｅｎｙｌｍａｌｅｉｍｉｄｅ  ＤＮＴＴ）とポリスチレン（Ｓｉｇｍａ−Ａｌｄｒｉｃｈ社、平均分子量（Ｍｗ）：約２８０，０００）とを２：１の割合で、クロロホルムに１質量％溶解させて半導体溶液を得た（国際公開ＷＯ２０１４／０２７６８５を参照）。
【００５１】
この有機半導体溶液を、上記により形成したシリコン粒子層上に、２０００ｒｐｍで２０秒間にわたってスピンコートによって塗布した。２１０℃で１０分間にわたって焼成を行うことで、ＤＮＴＴ前駆体をＤＮＴＴへ熱変換させて、有機半導体膜を形成した。ここで、この有機半導体膜では、図３で示すように、約５０ｎｍの厚さのシリコンナノ粒子（Ｓｉ  ＮＰｓ）層上において、ＤＮＴＴ層とポリスチレン（ＰＳ）層とが相分離しており、具体的には約１５０ｎｍの厚さのＤＮＴＴ層の下側に、絶縁層としての約１００ｎｍの厚さのポリスチレン層が形成されていた。
【００５２】
〈電極形成〉
ソース／ドレイン電極としての金電極（厚さ５３ｎｍ）を、蒸着法によって有機半導体膜上に形成した。光電子分光装置（ＲＩＫＥＮ  ＫＥＩＫＩ  ＡＣ−２）によれば、金電極の仕事関数は４．９３ｅＶであった。
【００５３】
〈有機半導体メモリキャパシタの評価〉
上記のように作製した半導体素子に対して、ソース／ドレイン間の電圧ＶＤＳを−５Ｖに固定し、ゲート電圧ＶＧをオン状態で−３０Ｖ、オフ状態を３０Ｖとし、かつ１Ｖ間隔で走査した。具体的には、３０Ｖから−３０Ｖにかけて順方向に走査した後、３０Ｖから−３０Ｖにかけて逆方向に走査して、ドレイン電流ＩＤ−ゲート電圧ＶＧ（トランスファー）特性を測定した。それによれば、図４で示すように、下向きの矢印で示す順方向の伝達特性間と、上向きの矢印で示す逆方向の伝達特性との間に、大きなヒステリシスを生じるメモリ特性を示すことが確認された。
【００５４】
《実施例２》
実施例１で評価したドーピングされていないシリコン粒子の代わりに、リンでドープされているシリコン粒子を含有しているシリコンナノインクを用いたことを除いて、実施例１と同様にして、フローティングゲート型メモリキャパシタ素子を得た。
【００５５】
得られたフローティングゲート型メモリキャパシタ素子について、実施例１と同様にして評価した。それによれば、順方向と逆方向の伝達特性間にヒステリシスを生じるメモリ特性を示すことが確認された。
【００５６】
《実施例３》
実施例１で評価したドーピングされていないシリコン粒子の代わりに、リンでドープされているシリコン粒子とドーピングされていないシリコン粒子の組合せを用いたことを除いて、実施例１と同様にして、半導体素子を得た。
【００５７】
得られたフローティングゲート型メモリキャパシタ素子について、実施例１と同様にして評価した。それによれば、順方向と逆方向の伝達特性間にヒステリシスを生じるメモリ特性を示すことが確認された。
【００５８】
《比較例》
フローティングゲート電極としてのシリコン粒子層を形成しなかったことを除いて、実施例１と同様にして、半導体素子を得た。
【００５９】
得られた半導体素子について、実施例１と同様にして評価した。それによれば、図５で示すように、フローティングゲート電極としてのシリコン粒子層を有していないこの比較例の半導体素子では、下向きの矢印で示す順方向の伝達特性間と、上向きの矢印で示す逆方向の伝達特性との間に、実質的にヒステリシスを生じず、すなわちメモリ特性を示さなかった。
【符号の説明】
【００６０】
１０、２０    基材
１２、２２    コントロールゲート電極
１３、２３    第２の絶縁層
１４、２４    フローティングゲート電極
１５、２５    第１の絶縁層
１６、２６    半導体層
１７ａ、２７ａ    ソース電極
１７ｂ、２７ｂ    ドレイン電極
１００、２００    本発明のフローティングゲート型メモリキャパシタ素子
【図１】
2016189410.tif 000003
【図２】
2016189410.tif 000004
【図４】
2016189410.tif 000005
【図５】
2016189410.tif 000006
【図３】
2016189410.tif 000007