(57)【要約】【課題】元のモデルでの動作結果と等価な動作結果が得られるような部分モデルについての検査が可能なモデル検査装置を提供することである。【解決手段】１つのモデルから部分ブロックダイヤグラムを表す部分モデル情報を生成する部分モデル情報生成手段（Ｓ１３〜Ｓ１７）を有し、該部分モデル情報生成手段は、操作部での操作に従って、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを特定する検査対象外ブロック特定手段（Ｓ１５）と、前記ブロックダイヤグラムから削除するブロック削除手段（Ｓ１６）と、特定されたブロックに対応する処理が実行されるべき条件以外の条件に対して検査を行うことを表す制御処理に対応したブロックを前記部分ブロックダイヤグラムに含めさせる制御ブロック追加手段（Ｓ１７）とを有する構成となる。【選択図】図３
2016177666.tif 000002
【特許請求の範囲】
【請求項１】
処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査装置であって、
検査対象となるモデルを表したブロックダイヤグラムを表すモデル情報を取得するモデル情報取得手段と、
該モデル情報取得手段にて取得された前記モデル情報を処理して、前記モデルの実際に検査を行う部分を表した部分ブロックダイヤグラムを表す部分モデル情報を生成する部分モデル情報生成手段とを有し、
該部分モデル情報生成手段は、
操作部での操作に従って、前記モデル情報取得手段にて取得された前記モデル情報にて表されるブロックダイヤグラムにおいて、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを特定する検査対象外ブロック特定手段と、
該検査対象外ブロック特定手段にて特定されたブロックを前記ブロックダイヤグラムから削除するブロック削除手段と、
前記複数の条件のうち、前記検査対象外ブロック特定手段にて特定されたブロックに対応する処理が実行されるべき条件以外の条件に対して検査を行うことを表す制御処理に対応したブロックを前記部分ブロックダイヤグラムに含めさせる制御ブロック追加手段とを有するモデル検査装置。
【請求項２】
処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査方法であって、
検査対象となるモデルを表したブロックダイヤグラムを表すモデル情報を取得するモデル情報取得ステップと、
該モデル情報取得ステップにて取得された前記モデル情報を処理して、前記モデルの実際に検査を行う部分を表した部分ブロックダイヤグラムを表す部分モデル情報を生成する部分モデル情報生成ステップとを有し、
該部分モデル情報生成ステップは、
操作部での操作に従って、前記モデル情報取得手段にて取得された前記モデル情報にて表されるブロックダイヤグラムにおいて、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを特定する検査対象外ブロック特定ステップと、
該検査対象外ブロック特定手段にて特定されたブロックを前記ブロックダイヤグラムから削除するブロック削除ステップと、
前記複数の条件のうち、前記検査対象外ブロック特定手段にて特定されたブロックに対応する処理が実行されるべき条件以外の条件に対して検査を行うことを表す制御処理に対応したブロックを前記部分ブロックダイヤグラムに含めさせる制御ブロック追加ステップとを有するモデル検査方法。
【請求項３】
処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査装置での処理をコンピュータに行わせるプログラムであって、
検査対象となるモデルを表したブロックダイヤグラムを表すモデル情報を取得するモデル情報取得ステップと、
該モデル情報取得ステップにて取得された前記モデル情報を処理して、前記モデルの実際に検査を行う部分を表した部分ブロックダイヤグラムを表す部分モデル情報を生成する部分モデル情報生成ステップとを前記コンピュータに行わせ、
該部分モデル情報生成ステップにおいて、
操作部での操作に従って、前記モデル情報取得手段にて取得された前記モデル情報にて表されるブロックダイヤグラムにおいて、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを特定する検査対象外ブロック特定ステップと、
該検査対象外ブロック特定手段にて特定されたブロックを前記ブロックダイヤグラムから削除するブロック削除ステップと、
前記複数の条件のうち、前記検査対象外ブロック特定手段にて特定されたブロックに対応する処理が実行されるべき条件以外の条件に対して検査を行うことを表す制御処理に対応したブロックを前記部分ブロックダイヤグラムに含めさせる制御ブロック追加ステップとを前記コンピュータに行わせるプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査装置、モデル検査方法、及び前記モデル検査装置での処理をコンピュータに行わせるプログラムである。
【背景技術】
【０００２】
従来、特許文献１に記載されるブロックダイヤグラム・モデリングのための装置が知られている。この装置は、コンピュータで構成され、グラフィカル・ユーザー・インタフェース（GUI）上で、オペレータによる操作に従って、信号処理システムのモデルを表すブロックダイヤグラムが作成される。このブロックダイヤグラムは、入力信号に対して変換処理等の各種処理を施して出力信号を得る処理機能要素（ソフトウエアまたはハードウエア）に対応したブロックと、信号伝達経路に対応してブロック相互間の入出力を連結する線とを含む。このような装置によれば、信号処理システムの設計を効率的に行うことができ、また、信号の条件や、各ブロックに対して対応する変換処理等についてのパラメータを与えることにより、モデルに疑似的な動作を行わせて、該モデルが表し得る信号処理システムの動作シミュレーションを行うことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００６−５２３９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンピュータ上において、前述したようなブロックダイヤグラムにて表されるモデルが設計通りに動作するか否かを検査することができる。この場合、入力の数や内部状態の数が多くなると、指数関数的に増加してしまい、実用的な時間内で検査を終えることができない、という問題がある。
【０００５】
そこで、ブロックダイヤグラムで表されるモデル全体を検査するのではなく、部分的にブロック及び線を削除して、部分的なブロックダイヤグラムで表される部分モデルの動作について検査することが考えられる。
【０００６】
例えば、図１Ａに示すように、入力ポートの処理機能要素に対応した４つのブロックＩｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ４、２つの入力In1、In2及び１つの出力Out1を有し、所定処理機能のサブシステムに対応したブロックSub1、Sub2、Sub3、判定処理機能要素に対応したブロックＲＯ、スイッチ処理機能要素に対応したブロックＳｗ、及び２つの出力ポートの処理機能要素に対応したブロックＯｕｔ１、Ｏｕｔ２と、それらブロック相互を連結する線とを含むブロックダイヤグラムで表されるモデルにおいて、例えば、ブロックＩｎ１、Ｉｎ２（入力ポート）に入力する信号に対するサブシステムＳｕｂ１の動作を検査する場合、図１Ａに示す前記ブロックダイヤグラムを、例えば、図１Ｂに示すように、ブロックＩｎ１、Ｉｎ２（入力ポート）、サブシステムブロックＳｕｂ１及びブロックＯｕｔ１と、それらブロックを連結する線とを含む部分ブロックダイヤグラムに変換し、その部分ブロックダイヤグラムで表される部分モデルの動作について検査することが考えられる。
【０００７】
しかし、図１Ａに示す元のモデルにおいて、ブロックＩｎ２（入力ポート）に入力する信号値が負値の場合、ブロックＲＯ（判定処理機能要素）での判定結果に基づいたブロックＳｗ（スイッチ処理機能要素）の動作によって、サブシステムブロックＳｕｂ１の衆力はブロックＯｕｔ１（出力ポート）に達しないにも関わらず、図１Ｂに示す部分モデルでは、そのような場合であっても、サブシステムブロックＳｕｂ１の出力がブロックＯｕｔ１に達してしまう。即ち、図１Ｂに示す部分ブロックダイヤグラムで表される部分モデルでの動作結果は、図１Ａに示す元のブロックダイヤグラムで表されるモデルでの動作結果と等価なものにならない。
【０００８】
本発明はこのような事情に鑑みてなされたもので、元のモデルでの動作結果と等価な動作結果が得られるような部分モデルについての検査が可能なモデル検査装置を提供するものである。
【課題を解決するための手段】
【０００９】
本発明に係るモデル検査装置は、処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査装置であって、検査対象となるモデルを表したブロックダイヤグラムを表すモデル情報を取得するモデル情報取得手段と、該モデル情報取得手段にて取得された前記モデル情報を処理して、前記モデルの実際に検査を行う部分を表した部分ブロックダイヤグラムを表す部分モデル情報を生成する部分モデル情報生成手段とを有し、該部分モデル情報生成手段は、操作部での操作に従って、前記モデル情報取得手段にて取得された前記モデル情報にて表されるブロックダイヤグラムにおいて、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを特定する検査対象外ブロック特定手段と、該検査対象外ブロック特定手段にて特定されたブロックを前記ブロックダイヤグラムから削除するブロック削除手段と、前記複数の条件のうち、前記検査対象外ブロック特定手段にて特定されたブロックに対応する処理が実行されるべき条件以外の条件に対して検査を行うことを表す制御処理に対応したブロックを前記部分ブロックダイヤグラムに含めさせる制御ブロック追加手段とを有する構成となる。
【００１０】
また、本発明に係るモデル検査方法は、処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査方法であって、検査対象となるモデルを表したブロックダイヤグラムを表すモデル情報を取得するモデル情報取得ステップと、該モデル情報取得ステップにて取得された前記モデル情報を処理して、前記モデルの実際に検査を行う部分を表した部分ブロックダイヤグラムを表す部分モデル情報を生成する部分モデル情報生成ステップとを有し、該部分モデル情報生成ステップは、操作部での操作に従って、前記モデル情報取得手段にて取得された前記モデル情報にて表されるブロックダイヤグラムにおいて、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを特定する検査対象外ブロック特定ステップと、該検査対象外ブロック特定手段にて特定されたブロックを前記ブロックダイヤグラムから削除するブロック削除ステップと、前記複数の条件のうち、前記検査対象外ブロック特定手段にて特定されたブロックに対応する処理が実行されるべき条件以外の条件に対して検査を行うことを表す制御処理に対応したブロックを前記部分ブロックダイヤグラムに含めさせる制御ブロック追加ステップとを有する構成となる。
【００１１】
更に、本発明に係るプログラムは、処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査装置での処理をコンピュータに行わせるプログラムであって、検査対象となるモデルを表したブロックダイヤグラムを表すモデル情報を取得するモデル情報取得ステップと、該モデル情報取得ステップにて取得された前記モデル情報を処理して、前記モデルの実際に検査を行う部分を表した部分ブロックダイヤグラムを表す部分モデル情報を生成する部分モデル情報生成ステップとを前記コンピュータに行わせ、該部分モデル情報生成ステップにおいて、操作部での操作に従って、前記モデル情報取得手段にて取得された前記モデル情報にて表されるブロックダイヤグラムにおいて、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを特定する検査対象外ブロック特定ステップと、該検査対象外ブロック特定手段にて特定されたブロックを前記ブロックダイヤグラムから削除するブロック削除ステップと、前記複数の条件のうち、前記検査対象外ブロック特定手段にて特定されたブロックに対応する処理が実行されるべき条件以外の条件に対して検査を行うことを表す制御処理に対応したブロックを前記部分ブロックダイヤグラムに含めさせる制御ブロック追加ステップとを前記コンピュータに行わせる構成となる。
【発明の効果】
【００１２】
本発明に係るモデル検査装置、モデル検査方法及びプログラムによれば、元のモデルでの動作結果と等価な動作結果が得られるような部分モデルについての検査が可能となる。
【図面の簡単な説明】
【００１３】
【図１Ａ】あるモデルを表すブロックダイヤグラムの一例を示す図である。
【図１Ｂ】図１に示すブロックダイヤグラムから生成された部分ブロックダイヤグラムの一例を示す図である。
【図２】本発明の実施の形態に係るモデル検査装置が構成されるコンピュータ（ＰＣ）のハードウエア構成を示すブロック図である。
【図３】検査対象のモデルを表すブロックダイヤグラムから生成された部分ブロックダイヤグラムにて表される部分モデルの動作検査の処理手順を示すフローチャートである。
【図４】図１Ａに示すブロックダイヤグラムから一部分が削除された状態のブロックダイヤグラムを示す図である。
【図５】図４に示すブロックダイヤグラムから生成された実際の検査対象となる部分モデルを表す部分ブロックダイヤグラムを示す図である。
【図６】あるモデルを表すブロックダイヤグラムの他の一例を示す図である。
【図７】図６に示すブロックダイヤグラムから生成された実際の検査対象となる部分モデルを表す部分ブロックダイヤグラムを示す図である。
【図８Ａ】あるモデルを表すブロックダイヤグラムの他の一例を示す図である。
【図８Ｂ】図８Ａに示すブロックダイヤグラムにおけるサブシステムブロックの構成を表す具体的なブロックダイヤグラムを示す図である。
【図９Ａ】図８Ａに示すブロックダイヤグラムから生成された実際の検査対象となる部分モデルを表す部分ブロックダイヤグラムである。
【図９Ｂ】図９Ａに示すブロックダイヤグラムにおける削除すべきブロックを含むサブシステムブロックの構成を表す具体的なブロックダイヤグラムを示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。
【００１５】
本発明の実施の一形態に係るモデル検査装置が構成されるコンピュータ（ＰＣ）は、図２に示すように構成される。
図２において、このコンピュータ（ブロックダイヤグラム管理装置）は、例えば、パーソナルコンピュータ（ＰＣ）であって、プログラムに従って種々の処理を実行する処理ユニット（ＣＰＵ）１０１を有している。処理ユニット１０１には、バス１０７を介してメモリ１０２、ハードディスク装置等の外部記憶装置１０３、マウス、キーボード等の操作部１０５及び表示部１０６が接続されている。処理ユニット１０１は、利用者による操作部１０５での操作に基づいた操作信号に応じて外部記憶装置１０３からモデル検査に係るプログラムを読み出し、そのプログラムに従って処理を実行する。その処理の実行により生成される各種情報が表示部１０６に表示される。
【００１６】
ところで、例えば、信号処理システム（ソフトウエアまたはハードウエア）を設計する際に、当該コンピュータあるいは他のコンピュータにおいて所定のアプリケーション（例えば、マスワークス社製の「Simulink（登録商標）」）により、その信号処理システムのモデルを表し、処理機能要素に対応したブロックと信号伝達路に対応してブロック相互を連結する線とを含むブロックダイヤグラムが作成される。その作成されたブロックダイヤグラムを表すモデル情報が予め外部記憶装置１０３に格納されている。
【００１７】
処理ユニット１０１は、図３に示す手順に従って、検査対象のモデルを表すブロックダイヤグラムから生成された部分ブロックダイヤグラムにて表される部分モデルの動作検査を行う。
【００１８】
図３において、処理ユニット１０１は、検査対象となるモデルを表したブロックダイヤグラムを表すモデル情報を外部記憶装置１０３から読み出して、メモリ１０２に格納する（Ｓ１１：モデル情報取得手段）。例えば、図１Ａに示すブロックダイヤグラムを表すモデル情報がメモリ１０２に格納（取得）される。前記モデル情報を取得すると、処理ユニット１０１は、操作部１０５の操作に基づいて、取得したモデル情報にて表されるブロックダイヤグラムから検査すべき出力ポートを指定する（Ｓ１２）。そして、処理ユニット１０１は、取得したブロックダイヤグラム（図１Ａ参照）から検査すべき出力ポートに影響しない部分を削除する（Ｓ１３）。
【００１９】
例えば、図１Ａに示すブロックダイヤグラムにおいて、出力ポートＯｕｔ１が検査すべき出力ポートとして指定された場合、その出力ポートＯｕｔ１に影響しない部分、具体的には、入力ポートＩｎ４、サブシステムブロックＳｕｂ３、出力ポートＯｕｔ２及びそれらを連結する線が削除され、図４に示すような加工ブロックダイヤグラムが生成される。
【００２０】
上記のような加工ブロックダイヤグラムが生成されると、処理ユニット１０１は、その加工ブロックダイヤグラム（図４参照）を表す加工モデル情報に基づいて表示部１０６に前記加工ブロックダイヤグラムを表示させる（Ｓ１４）。この表示部１０６に表示される加工ブロックダイヤグラムを見る利用者の操作部１０５で操作に基づいて、処理ユニット１０１は、複数の条件のそれぞれのもとで実行すべき処理に対応した複数のブロックのうち、検査対象外の条件のもとで実行すべき処理に対応したブロックを検査対象外ブロックとして特定する（Ｓ１５：検査対象外ブロック特定手段）。例えば、図４に示す加工ブロックダイヤグラムの場合、スイッチブロックＳｗの２つの入力のうち、例えば、サブシステムブロックＳｕｂ１が接続される入力が指定されると、他方の入力に接続されるサブシステムブロックＳｕｂ２及びそのサブシステムブロックＳｕｂ２に線にて連結される入力ポートＩｎ３が検査対象外ブロックとして特定される。
【００２１】
その後、処理ユニット１０１は、特定された検査対象外ブロックを加工ブロックダイヤグラムから削除し、必要に応じてダミーブロックを追加する（Ｓ１６：ブロック削除手段）。例えば、図４に示す加工ブロックダイヤグラムの場合、図５に示すように、スイッチブロックＳｗの前記削除されたサブシステムブロックＳｕｂ２が接続されていた入力にダミーブロックＤｍが接続される。処理ユニット１０１は、更に、図５に示すように、判定処理機能要素に対応したブロックＲＯの出力に、接続されるように当該出力が「正（true）」の場合にモデルの検査を行う制御要素に対応したＡｓｓｕｍｅブロック（制御ブロック）を追加する（Ｓ１７：制御ブロック追加手段）。
【００２２】
このようにして、取得された検査対象となるモデルを表すブロックダイヤグラムから実際の検査がなされるべき部分ブロックダイヤグラムが生成される（部分モデル情報生成手段）。例えば、図１Ａに示すブロックダイヤグラムから、図５に示す部分ブロックダイヤグラムが生成される。そして、処理ユニット１０１は、部分ブロックダイヤグラムで表される部分モデルの動作検査を行う（Ｓ１８）。例えば、図５に示す部分ブロックダイヤグラムで表される部分ブロックの動作検査では、判定処理機能要素に対応したブロックＲＯが、「正（true）」であると判定した場合に、動作検査がなされる。即ち、入力ポートＩｎ２の信号値が正値の場合、動作検査がなされる。一方、ブロックＲＯが「否（false）」であると判定した場合、即ち、入力ポートＩｎ２の信号値が負値の場合、スイッチブロックＳｗがダミーブロックＤｍ側に切り替わったとしても、動作検査が行われない。従って、前記部分モデルにおいて、入力ポートＩｎ１、Ｉｎ２の信号値に対する、出力ポートＯｕｔ１の信号値についての検査結果（Ｓ１９）が、元のモデル（図１Ａ参照）での検査結果と等価なものとして得ることができる。
【００２３】
検査対象のモデルとして、例えば、図６に示すようなブロックダイヤグラムが表すモデルが取得された場合（Ｓ１１）、マルチスイッチブロックＭＳｗの入力３、４が指定されると、検査対象外ブロックとして、サブシステムブロックＳｕｂ１、Ｓｕｂ２、入力ポートＩｎ２、Ｉｎ３が特定され（Ｓ１５）。そして、それら検査対象外ブロックが削除されるとともに、マルチスイッチブロックＭＳｗの入力１、２にダミーブロックＤｍ１、Ｄｍ２が連結され（Ｓ１６）、更に、マルチスイッチブロックＭＳｗの条件入力にＡｓｓｕｍｅブロックＡｓｍが連結される（Ｓ１７）。このＡｓｓｕｍｅブロックＡｓｍは、マルチスイッチブロックＭＳｗにおいて入力３、４が選択されたときに、検査を行うことを表す。
【００２４】
このようにして取得された検査対象となるモデルを表すブロックダイヤグラム（図６参照）から実際の検査がなされるべき部分ブロックダイヤグラム（図７参照）が生成され、その部分ブロックダイヤグラムが表す部分モデルについての検査が行われる（Ｓ１８）。この場合、図７に示す部分モデル（部分ブロックダイヤグラム）において、入力ポートＩｎ１、Ｉｎ４の信号値に対する、出力ポートＯｕｔ１の信号値についての検査結果（Ｓ１９）が、元のモデル（図６参照）での検査結果と等価なものとして得ることができる。
【００２５】
更に、検査対象モデルとして、例えば、図８Ａに示すようなブロックダイヤグラムが表すモデルが取得された場合（Ｓ１１）、サブシステムブロックＳｕｂ１が指定さると、検査対象外ブロックとして、サブシステムブロックＳｕｂ２、Ｓｕｂ３、入力ポートＩｎ４が特定される（Ｓ１５）。そして、検査対象外ブロックである入力ポートＩｎ４が削除されるとともに、サブシステムブロックＳｕｂ２、Ｓｕｂ３への入力経路が削除される（Ｓ１６）。更に、図８Ｂのように構成される各サブシステムブロックＳｕｂ２、Ｓｕｂ３は、図９Ｂに示すように、出力とアクションポート以外が削除され、出力にダミーブロックが接続される（Ｓ１６）と共に、相互に接続される「否（false）」の定数ブロックと「正（true）」のときに検査を行うことを示すＡｓｓｕｍｅブロックとが追加される（Ｓ１７）。これにより、各サブシステムブロックＳｕｂ２、Ｓｕｂ３については検査が行われることがなくなる。
【００２６】
このようにして取得された検査対象となるモデルを表すブロックダイヤグラム（図８Ａ、図８Ｂ参照）から実際の検査がなされるべき部分ブロックダイヤグラム（図９Ａ、図９Ｂ参照）が生成され、その部分ブロックダイヤグラムが表す部分モデルについての検査が行われる（Ｓ１８）。この場合、図９Ａに示す部分モデル（部分ブロックダイヤグラム）において、入力ポートＩｎ１、Ｉｎ２、Ｉｎ３の信号値に対する、出力ポートＯｕｔ１の信号値についての検査結果（Ｓ１９）が、元のモデル（図６参照）での検査結果と等価なものとして得ることができる。
【００２７】
上述したようなモデル検査装置によれば、検査対象外のブロックを削除するとともに、Ａｓｓｕｍｅブロックを追加することにより、元のモデルでの動作結果と等価な動作結果が得られるような部分モデルについての検査が可能となる。
【産業上の利用可能性】
【００２８】
本発明に係るモデル検査装置は、検査対象外のブロックを削除するとともに、Ａｓｓｕｍｅブロックを追加することにより、元のモデルでの動作結果と等価な動作結果が得られるような部分モデルについての検査が可能となるという効果を有し、処理機能要素に対応したブロックと信号伝達路に対応してブロックを相互に連結する線とを含むブロックダイヤグラムで表されるモデルの動作を検査するモデル検査装置として有用である。
【符号の説明】
【００２９】
１０１  処理ユニット（ＣＰＵ）
１０２  メモリ
１０３  外部記憶装置（ＨＤＤ）
１０５  操作部
１０６  表示部
１０７  バス
【図１Ａ】
2016177666.tif 000003
【図１Ｂ】
2016177666.tif 000004
【図２】
2016177666.tif 000005
【図３】
2016177666.tif 000006
【図４】
2016177666.tif 000007
【図５】
2016177666.tif 000008
【図６】
2016177666.tif 000009
【図７】
2016177666.tif 000010
【図８Ａ】
2016177666.tif 000011
【図８Ｂ】
2016177666.tif 000012
【図９Ａ】
2016177666.tif 000013
【図９Ｂ】
2016177666.tif 000014