(57)【要約】 【課題】高精度・低コストでの平坦化を可能にする半導体装置の製造方法を提供する。【解決手段】実施の一形態による半導体装置の製造方法は、基板上にそれぞれ第１膜が表層に設けられた複数の凸部を離間して形成する工程と、前記凸部間の凹部を埋め込みつつ前記凸部を覆うよう前記第１膜と異なる第２膜を形成する工程と、前記凹部上の前記第２膜の頂面が前記凸部上の前記第２膜の頂面よりも高くなるように処理する工程と、前記凹凸部上の前記第２膜を研磨して前記第１膜を露出させる工程と、を持つ。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上にそれぞれ第１膜が表層に設けられた複数の凸部を離間して形成する工程と、
前記凸部間の凹部を埋め込みつつ前記凸部を覆うよう前記第１膜と異なる第２膜を形成する工程と、
前記凹部上の前記第２膜の頂面が前記凸部上の前記第２膜の頂面よりも高くなるように処理する工程と、
前記凹凸部上の前記第２膜を研磨して前記第１膜を露出させる工程と、
を備える半導体装置の製造方法。
【請求項２】
前記凹部上の前記第２膜の頂面が前記凸部上の前記第２膜の頂面よりも高くなるように処理する工程は、
前記凹部上の前記第２膜を第３膜で覆いつつ、前記凸部上の前記第２膜の表面を露出する工程と、
前記露出した第２膜を研磨除去する工程と、
前記第２膜の研磨除去後に、前記凹部上で前記第２膜を覆う前記第３膜を除去する工程と、
を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記露出した第２膜を研磨除去する工程は、界面活性剤を含有するスラリを用いて前記第２膜を研磨する工程を備えることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第３膜はＳｉＮ膜を含み、前記界面活性剤はポリカルボン酸アンモニウム塩を含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２膜はＳｉＯ２膜を含むことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；以下、単に「ＣＭＰ」という）技術は、半導体装置の製造プロセスにおいて使用される平坦化技術であり、面内均一性や平坦性等の加工精度の向上が要求される他、スループット上昇やコスト低減等の生産性向上も要求される。
【０００３】
近年、大容量化・低消費電力化のため、より一層の微細化のみならず新構造の導入が進められており、その結果、平坦化すべき面積と段差が増大し、平坦化が困難になることに加え、研磨対象である層の膜厚増加により、研磨時間が伸びて生産性が低下するという問題が生じている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８６０５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、高精度・低コストでの平坦化を可能にする半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施の一形態による半導体装置の製造方法は、基板上にそれぞれ第１膜が表層に設けられた複数の凸部を離間して形成する工程と、前記凸部間の凹部を埋め込みつつ前記凸部を覆うよう前記第１膜と異なる第２膜を形成する工程と、前記凹部上の前記第２膜の頂面が前記凸部上の前記第２膜の頂面よりも高くなるように処理する工程と、前記凹凸部上の前記第２膜を研磨して前記第１膜を露出させる工程と、を持つ。
【図面の簡単な説明】
【０００７】
【図１】実施の一形態による半導体装置の製造方法を説明するための略示断面図の一例。
【図２】実施の一形態による半導体装置の製造方法を説明するための略示断面図の一例。
【図３】実施の一形態による半導体装置の製造方法を説明するための略示断面図の一例。
【図４】実施の一形態による半導体装置の製造方法を説明するための略示断面図の一例。
【図５】実施の一形態による半導体装置の製造方法を説明するための略示断面図の一例。
【図６】実施の一形態による半導体装置の製造方法を説明するための略示断面図の一例。
【発明を実施するための形態】
【０００８】
以下、実施の形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。また、添付の図面は、それぞれ発明の説明とその理解を促すためのものであり、各図における形状や寸法、比などは実際の装置と異なる個所がある点に留意されたい。
【０００９】
本願明細書において、「積層」は、互いに接して重ねられる場合の他、間に他の層が介挿されて重ねられる場合をも含む。また、「上に設けられる」とは、直接接して設けられる場合の他、間に他の層が介挿されて設けられる場合をも含む。さらに、説明中の上下等の方向を示す用語は、後述する基板の被加工面側を上とした場合の相対的な方向を指し示す。そのため、重力加速度方向を基準とした現実の方向と異なる場合がある。
【００１０】
図１乃至図６は、実施の一形態による半導体装置の製造方法を説明するための略示断面図の例である。本実施形態では、半導体メモリの製造プロセスにおいて、メモリセルが設けられた基板上に成膜された層間絶縁膜を平坦化する方法を例として取り挙げる。しかしながら、半導体メモリに限ることなく、高速ロジックＬＳＩ、システムＬＳＩ、メモリ・ロジック混載ＬＳＩなどの半導体装置全般の製造に適用可能である。
【００１１】
まず、基板のセル領域にメモリセルとなる積層体ＭＣ（図１参照）とＣＭＰ第１ストッパ膜１０（図１参照）とを形成する。
【００１２】
より具体的には、基板Ｓ（図１参照）上に、例えば窒化シリコン（ＳｉＮ）／酸化シリコン（ＳｉＯ２）またはポリシリコン（Ｐｏｌｙ−Ｓｉ）／酸化シリコン（ＳｉＯ２）の各膜を順次に成膜し、さらに、最上層の酸化シリコン（ＳｉＯ２）上に窒化シリコン（ＳｉＮ）膜１０（図１参照）を成膜した後、フォトレジストを用いたパターニングによりこれらの積層膜を選択的に除去することにより、領域ＡＲ１（図１参照）に積層体ＭＣ（図１参照）およびＣＭＰ第１ストッパ膜１０を含む凸部ＰＰ（図１参照）を形成する。これにより、領域ＡＲ１間および周辺領域ＡＲ２（図１参照）に凹部ＤＰ（図１参照）が形成される。ここでの凹部ＤＰは、階段形状または単純な凹形状を有する。
【００１３】
本実施形態では、凸部ＰＰおよび凹部ＤＰのスペースは２〜４ｍｍであり、凹部の段差は、３μｍ以上であり、高段差・大面積のパターンである。本実施形態において、第１ＣＭＰストッパ膜１０は例えば第１膜に対応する。
【００１４】
続いて、図１に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や塗布を用い、凹部ＤＰを埋め込んで凸部ＰＰをも覆うように全面に層間絶縁膜として約４μｍの酸化シリコン（ＳｉＯ２）膜２０を成膜する。本実施形態において、酸化シリコン（ＳｉＯ２）は例えば第１材料に対応し、酸化シリコン（ＳｉＯ２）膜２０は例えば第２膜に対応する。
【００１５】
次に、図２に示すように、酸化シリコン（ＳｉＯ２）膜２０の上に、酸化シリコン（ＳｉＯ２）膜２０よりも研磨レートが低い窒化シリコン（ＳｉＮ）膜を、例えば約１０ｎｍの膜厚で成膜することにより、第２ＣＭＰストッパ膜３０を形成する。本実施形態において、窒化シリコン（ＳｉＮ）は例えば第２材料に対応し、第２ＣＭＰストッパ膜３０は例えば第３膜に対応する。
【００１６】
その後、図３に示すように、ＣＭＰにより凸部ＰＰ上の第２ＣＭＰストッパ膜３０を選択的に除去する。これにより、凹部ＤＰ上の酸化シリコン（ＳｉＯ２）膜２０が第２ＣＭＰストッパ膜３０で覆われたままで凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０が露出する。スラリとしては例えば酸化セリウムスラリ５１を使用すればよい。図３に示す研磨において、酸化セリウムスラリ５１の使用により、酸化シリコン（ＳｉＯ２）膜２０は４５０ｎｍ／分で研磨され、第２ＣＭＰストッパ膜３０は１００ｎｍ／分で研磨される。酸化セリウムスラリ５１は、本実施形態において、例えば第１研磨剤に対応する。
【００１７】
その後、図４に示すように、ＣＭＰにより、凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０を選択的に除去することにより平坦化し、凹部ＤＰ上の第２ＣＭＰストッパ膜３０で停止する。このとき、スラリとして、たとえば、酸化セリウムに界面活性剤（たとえば、ポリカルボン酸アンモニウム塩）を添加したスラリ５３を用いる。
【００１８】
界面活性剤は、第２ＣＭＰストッパ膜３０に選択的に吸着するので、酸化シリコン（ＳｉＯ２）膜２０の研磨レートが４００ｎｍ／分である一方、第２ＣＭＰストッパ膜３０の研磨レートは５ｎｍ／分となる。これにより、凹部ＤＰ上の残余の第２ＣＭＰストッパ膜３０を保護しつつ、凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０を選択的に研磨することができる。
【００１９】
図４に示すＣＭＰでは、オーバーポリッシュにより、凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０はディッシング形状を有するように膜厚が減少する。すなわち、第２ＣＭＰストッパ膜３０の周縁からの距離に応じて酸化シリコン（ＳｉＯ２）膜２０の膜厚が薄くなる。
【００２０】
このとき、ＣＭＰ第１ストッパ膜１０の頂面（基板Ｓ側とは逆の面）同士を結ぶ仮想面をＶＳとすると、凹部ＤＰ上の第２ＣＭＰストッパ膜３０の最下面（最も基板Ｓに近い面）と仮想面ＶＳとの距離（すなわち、仮想面ＶＳからの第２ＣＭＰストッパ膜３０最下面までの高さ）ｈ２は、凸部ＰＰ上の、ディッシング形状を有する酸化シリコン（ＳｉＯ２）膜２０の最も薄い部分の厚さｈ１よりも大きい。すなわち、ｈ２とｈ１との間には以下の関係が成り立つ：
ｈ２＞ｈ１                                                      …式（１）。
【００２１】
図４に示す工程において、スラリ５３は、例えば第２研磨剤に対応する。
【００２２】
次いで、図５に示すように、ＣＭＰにより、凹部ＤＰ上の第２ＣＭＰストッパ膜３０を除去する。このとき、スラリは、界面活性剤を含むスラリ５３から、界面活性剤を含まないスラリ、例えば酸化セリウムスラリ５１に変更される。これにより、凹部ＤＰ上の酸化シリコン（ＳｉＯ２）膜２０の頂面は、凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０の頂面よりも高くなる。
【００２３】
続いて、スラリを酸化セリウムスラリ５１から界面活性剤を含むスラリ５３へ変更した上で、図６に示すように、ＣＭＰにより、ＣＭＰ第１ストッパ膜１０が露出するまで酸化シリコン（ＳｉＯ２）膜２０を除去する。図４に示す工程と同様、界面活性剤は、ＣＭＰ第１ストッパ膜１０に選択的に吸着するので、凹部ＤＰ上の酸化シリコン（ＳｉＯ２）膜２０が研磨される他、凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０が選択的に研磨され、ＣＭＰ第１ストッパ膜１０は保護される。
【００２４】
前述した通り、凹部ＤＰ上の酸化シリコン（ＳｉＯ２）膜２０の膜厚は凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０の膜厚よりも大きいので（式（１）参照）、図６のＣＭＰ工程においてオーバーポリッシュがあっても凹部ＤＰの酸化シリコン（ＳｉＯ２）膜２０でディッシングが発生する可能性は低い。これにより、平坦性が向上する。本実施形態では、例えば平坦性を５０ｎｍ以下に抑制することができる。
【００２５】
図２に示したような第２ＣＭＰストッパ膜３０を使用することなく、例えば界面活性剤を添加した酸化セリアスラリを用いて酸化シリコン（ＳｉＯ２）膜２０の平坦化を行うこと自体は可能である。
【００２６】
しかしながら、酸化シリコン（ＳｉＯ２）膜２０が大面積のセル上に成膜されている場合は、ＣＭＰ第１ストッパ膜１０が露出するまで除去するためには長時間のオーバーポリッシュが必要になる。その場合は、凹部ＤＰにおいてディッシングが発生・進行し、例えば約Ｉμｍにまで平坦性が劣化する可能性が高い。
【００２７】
これに対して、上述した少なくとも一つの実施形態の半導体装置の製造方法によれば、凹部ＤＰ上の酸化シリコン（ＳｉＯ２）膜２０の頂面が凸部ＰＰ上の酸化シリコン（ＳｉＯ２）膜２０の頂面よりも高くなるように（式（１）参照）、酸化シリコン（ＳｉＯ２）膜２０上に第２ＣＭＰストッパ膜３０を成膜し、その後に第２ＣＭＰストッパ膜３０と酸化シリコン（ＳｉＯ２）膜２０とを順次に除去するので、凹部ＤＰでディッシングを発生させることなく高い精度で酸化シリコン（ＳｉＯ２）膜２０の平坦化を実現することができる。
【００２８】
また、以上述べた少なくとも一つの実施形態の半導体装置の製造方法によれば、中途にフォトレジストを用いたエッチングを用いることなくＣＭＰだけで平坦化を実現することができるので、その分だけ工程数が少なくなり、低コストでの平坦化が可能になる
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
【００２９】
例えば第２ＣＭＰストッパ膜３０として窒化シリコン（ＳｉＮ）膜を用いたが、これに限ることなく、例えばシリコン（Ｓｉ）膜、炭化ケイ素（ＳｉＣ）膜、炭素添加シリコン酸化（ＳｉＯＣ）膜、シリコン酸窒化（ＳｉＯＮ）膜、シリコン炭窒化（ＳｉＣＮ）膜などを用いることができる。また、タングステン（Ｗ）やその窒化物や炭化物などを用いてもよい。
【００３０】
また、上述した実施形態では、スラリとして酸化セリウムスラリを用いる場合を取り挙げて説明したが、これに限ることなく、例えばシリカスラリやアルミナスラリを用いてもよい。
【００３１】
これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３２】
１０…ＣＭＰ第１ストッパ膜、２０…酸化シリコン（ＳｉＯ２）膜、３０…第２ＣＭＰストッパ膜、５１…酸化セリウムスラリ、５３…酸化セリウムに界面活性剤を添加したスラリ、ＭＣ…メモリセル、ＤＰ…凹部、ＰＰ…凸部、Ｓ…基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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