(57)【要約】【課題】不良解析時間の短縮を図る。【解決手段】一実施の形態における半導体集積回路装置は、メモリセルアレイ１０のワード線ＷＬに接続されるＭＯＳＦＥＴｍ１と、このＭＯＳＦＥＴｍ１に接続されるＯＲ論理ゲートｇ１と、を有する。ＯＲ論理ゲートｇ１は、第１入力端子に低消費電力モード制御信号ｎ２が入力され、第２入力端子に解析用制御信号ｎ３が入力され、出力端子がＭＯＳＦＥＴｍ１のゲートに接続されている。前記半導体集積回路装置は、解析用制御信号ｎ３がＨレベルの時に、解析状態となる。【選択図】図４
2016207236.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルおよび複数のワード線を含むメモリセルアレイと、
前記複数のワード線に接続される複数のトランジスタと、
前記複数のトランジスタに接続される論理回路と、
を有し、
前記論理回路は、第１入力端子に制御信号が入力され、第２入力端子に解析用制御信号が入力され、出力端子が前記トランジスタのゲートに接続されている、半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記論理回路は、前記第１入力端子、前記第２入力端子および前記出力端子を有する論理和回路であり、
前記論理和回路は、前記第１入力端子に前記制御信号が入力され、前記第２入力端子に前記解析用制御信号が入力され、前記出力端子が前記トランジスタのゲートに接続されている、半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記解析用制御信号が第１電圧レベルの時に、解析状態となる、半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記解析状態では、前記解析用制御信号の印加によって電流が流れるワード線について、物理現象の発生状態を観察することにより、不良を起こしているワード線の位置が特定される、半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記解析用制御信号が前記第１電圧レベルとは異なる第２電圧レベルで、前記制御信号が前記第１電圧レベルの時に、低消費電力モードとなる、半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記解析用制御信号が前記第２電圧レベルで、前記制御信号が前記第２電圧レベルの時に、通常動作モードとなる、半導体集積回路装置。
【請求項７】
請求項２記載の半導体集積回路装置において、
前記解析用制御信号は、専用の入出力パッドを通して印加される、半導体集積回路装置。
【請求項８】
請求項２記載の半導体集積回路装置において、
前記解析用制御信号は、前記半導体集積回路装置の内部の機能設定レジスタから印加される、半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記機能設定レジスタは、前記半導体集積回路装置に設けられているＣＰＵから設定される、半導体集積回路装置。
【請求項１０】
複数のメモリセルおよび複数のワード線を含むメモリセルアレイと、
前記複数のワード線に接続される、複数の第１トランジスタおよび複数の第２トランジスタと、
を有し、
前記第１トランジスタは、ゲートに制御信号が入力され、ソースが接地電圧に接続され、ドレインが前記ワード線に接続され、
前記第２トランジスタは、ゲートに解析用制御信号が入力され、ソースが電源電圧に接続され、ドレインが前記ワード線に接続されている、半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記第１トランジスタは、ＮチャネルＭＯＳＦＥＴであり、
前記第２トランジスタは、ＰチャネルＭＯＳＦＥＴである、半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記解析用制御信号が第１電圧レベルで、前記制御信号が前記第１電圧レベルの時に、解析状態となる、半導体集積回路装置。
【請求項１３】
請求項１２記載の半導体集積回路装置において、
前記解析状態では、前記解析用制御信号の印加によって電流が流れるワード線について、物理現象の発生状態を観察することにより、不良を起こしているワード線の位置が特定される、半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記解析用制御信号が前記第１電圧レベルとは異なる第２電圧レベルで、前記制御信号が前記第２電圧レベルの時に、低消費電力モードとなる、半導体集積回路装置。
【請求項１５】
複数のメモリセルおよび複数のワード線を含むメモリセルアレイを有する半導体集積回路装置の解析方法であって、
前記メモリセルアレイの各ワード線に電流を流し、物理現象の発生状態を観察することにより、不良を起こしているワード線の位置を特定する工程を有する、半導体集積回路装置の解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその解析方法に関し、特に、メモリの不良ワード線の特定を容易にする技術に関する。
【背景技術】
【０００２】
半導体集積回路装置の一例として、マイクロコンピュータ（以下、マイコンとも称する）がある。マイコンには、ＣＰＵ（Central Processing Unit）や、ＲＡＭ（Random Access Memory）などのメモリ、各種電圧を発生する電圧発生回路などが搭載されている。例えば、マイコンに関する技術として、特許文献１がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８７６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したマイコンには、チップ上にＲＡＭが搭載されている、いわゆるマイコンのオンチップＲＡＭがある。このマイコンのオンチップＲＡＭにおいて、ワード線の不良は論理アドレスと実体配線の配列との一致を確認することから始まる。しかし、ダミー配線、多段デコード、マルチアドレスのため、論理アドレスと実体配線の配列とは必ずしも一致しているとは限らない。加えて、古い製品ではフロアプランや、レイアウト上の配線ネット情報の不備や亡失が上記確認を困難にしている。
【０００５】
そのような場合、ＦＩＢ（Focused Ion Beam）で良品のワード線を切断加工して論理評価を行い、想定した論理アドレスでフェイルすることで位置確認を行う。しかし、この方法では、ＦＩＢ加工とテスター評価との工数の増分が約１日に及ぶことや、推定が外れた場合は繰り返しが発生し、さらに工数増大を招く危惧を有する。反対に、不良品自体を観察して不良箇所を確認できれば、解析所要時間の短縮を図ることが期待できる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態における半導体集積回路装置は、複数のメモリセルおよび複数のワード線を含むメモリセルアレイと、前記複数のワード線に接続される複数のトランジスタと、前記複数のトランジスタに接続される論理回路と、を有する。前記論理回路は、第１入力端子に制御信号が入力され、第２入力端子に解析用制御信号が入力され、出力端子が前記トランジスタのゲートに接続されている。
【０００８】
一実施の形態における別の半導体集積回路装置は、複数のメモリセルおよび複数のワード線を含むメモリセルアレイと、前記複数のワード線に接続される、複数の第１トランジスタおよび複数の第２トランジスタと、を有する。前記第１トランジスタは、ゲートに制御信号が入力され、ソースが接地電圧に接続され、ドレインが前記ワード線に接続されている。前記第２トランジスタは、ゲートに解析用制御信号が入力され、ソースが電源電圧に接続され、ドレインが前記ワード線に接続されている。
【０００９】
一実施の形態における半導体集積回路装置の解析方法は、メモリセルアレイの各ワード線に電流を流し、物理現象の発生状態を観察することにより、不良を起こしているワード線の位置を特定する工程を有する。
【発明の効果】
【００１０】
一実施の形態によれば、不良解析時間の短縮を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に対する比較技術において、低消費電力モードにおけるＲＡＭの動作を説明するための図である。
【図２】本発明の実施の形態に対する比較技術において、メモリのワード線に関する不良を説明するための図であり、（ａ）はワード線とメモリセルとの関係を示す図、（ｂ）はワード線の切断による不良位置の確認方法を示す図である。
【図３】本発明の実施の形態１におけるマイコンにおいて、ＲＡＭおよび制御信号配線を含むチップ全体の構成を説明するための図である。
【図４】本発明の実施の形態１におけるマイコンにおいて、ワード線浮き防止トランジスタのＭＯＳＦＥＴのゲート制御信号の接続を説明するための図である。
【図５】本発明の実施の形態１におけるマイコンにおいて、低消費電力モード制御信号と解析用制御信号との組み合わせによるメモリの状態を説明するための図である。
【図６】本発明の実施の形態１におけるマイコンにおいて、故障解析方法の手順を説明するためのフローチャートである。
【図７】本発明の実施の形態に対する比較技術において、低消費電力モードの制御機能だけに対応した回路とそのレイアウトを示す図である。
【図８】本発明の実施の形態１におけるマイコンにおいて、低消費電力モードの制御機能に解析用制御信号による制御機能を追加した回路とそのレイアウトを示す図である。
【図９】本発明の実施の形態２におけるマイコンにおいて、ＲＡＭおよび制御信号配線を含むチップ全体の構成を説明するための図である。
【図１０】本発明の実施の形態３におけるマイコンにおいて、ワード線にワード線浮き防止トランジスタのＭＯＳＦＥＴと解析評価用のＭＯＳＦＥＴとを接続した構成を説明するための図である。
【図１１】本発明の実施の形態４におけるマイコンにおいて、複数のＲＡＭおよび制御信号配線を含むチップ全体の構成（複数のメモリに対してワード線浮き防止トランジスタのゲート制御信号を別個に送る構成）を説明するための図である。
【図１２】本発明の実施の形態４におけるマイコンにおいて、複数のＲＡＭおよび制御信号配線を含むチップ全体の別の構成（複数のメモリに対してワード線浮き防止トランジスタのゲート制御信号を共通化した構成）を説明するための図である。
【図１３】本発明の実施の形態５におけるマイコンにおいて、Ｉ／Ｏ機能切り替え機能により解析用制御信号と別個の論理とを切り替えて使用する例のチップ全体の構成を説明するための図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
［実施の形態の概要］
まず、実施の形態の概要について説明する。本実施の形態の概要では、一例として、括弧内に実施の形態の対応する構成要素および符号等を付して説明する。
【００１７】
一実施の形態における半導体集積回路装置は、複数のメモリセルおよび複数のワード線を含むメモリセルアレイ（メモリセルアレイ１０）と、前記複数のワード線に接続される複数のトランジスタ（ＭＯＳＦＥＴｍ１）と、前記複数のトランジスタに接続される論理回路（ＯＲ論理ゲートｇ１）と、を有する。前記論理回路は、第１入力端子に制御信号（低消費電力モード制御信号ｎ２）が入力され、第２入力端子に解析用制御信号（解析用制御信号ｎ３）が入力され、出力端子が前記トランジスタのゲートに接続されている。
【００１８】
一実施の形態における別の半導体集積回路装置は、複数のメモリセルおよび複数のワード線を含むメモリセルアレイ（メモリセルアレイ１０）と、前記複数のワード線に接続される、複数の第１トランジスタ（ＭＯＳＦＥＴｍ１）および複数の第２トランジスタ（ＭＯＳＦＥＴｍ２）と、を有する。前記第１トランジスタは、ゲートに制御信号（低消費電力モード制御信号ｎ２）が入力され、ソースが接地電圧に接続され、ドレインが前記ワード線に接続されている。前記第２トランジスタは、ゲートに解析用制御信号（解析用制御信号ｎ３）が入力され、ソースが電源電圧に接続され、ドレインが前記ワード線に接続されている。
【００１９】
一実施の形態における半導体集積回路装置の解析方法は、メモリセルアレイの各ワード線に電流を流し、物理現象の発生状態を観察することにより、不良を起こしているワード線の位置を特定する工程（Ｓ４）を有する。
【００２０】
以下、上述した実施の形態の概要に基づいた各実施の形態を図面に基づいて詳細に説明する。なお、各実施の形態を説明するための全図において、同一の部材には原則として同一の符号または関連する符号を付し、その繰り返しの説明は省略する。
【００２１】
また、以下においては、実施の形態の特徴を分かり易くするために、実施の形態に対する比較技術と比較して説明する。
【００２２】
［実施の形態に対する比較技術］
本実施の形態に対する比較技術について、図１〜図２を用いて説明する。図１は、本実施の形態に対する比較技術において、低消費電力モードにおけるＲＡＭの動作を説明するための図である。図１は、前述した特許文献１における図２に相当する図である。図２は、メモリのワード線に関する不良を説明するための図であり、（ａ）はワード線とメモリセルとの関係を示す図、（ｂ）はワード線の切断による不良位置の確認方法を示す図である。
【００２３】
図１は、半導体集積回路装置の一例としてのマイコンにおいて、チップ上にＲＡＭが搭載されている、いわゆるマイコンのオンチップＲＡＭを示すものである。図１では、オンチップＲＡＭとして、ＳＲＡＭを例に示している。図１に示すように、ＲＡＭは、内部電源電圧ＳＶＤＤによって駆動されるメモリセルアレイ１０と、内部電源電圧ＶＤＤによって駆動されるメモリ周辺回路２０とを含む。
【００２４】
メモリセルアレイ１０は、行列状に配置される複数のメモリセルＭＣと、メモリセルＭＣルの各行に対応して設けられる複数のワード線ＷＬと、メモリセルＭＣの各列に対応して設けられる複数のデータ線対ＤＬ，／ＤＬとを含む。図１では、模式的に１つのメモリセルＭＣと、これに接続される１本のワード線ＷＬおよび１対のデータ線ＤＬ，／ＤＬとが図示されている。
【００２５】
ＲＡＭのメモリセルＭＣは、記憶ノードＮＤ１と記憶ノードＮＤ２との間に接続された２個のインバータ１４，１５と、記憶ノードＮＤ１とデータ線ＤＬとの間に接続されたＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１２と、記憶ノードＮＤ２とデータ線／ＤＬとの間に接続されたＮチャネルＭＯＳＦＥＴ１３とを含む。インバータ１４，１５は、記憶ノードＮＤ１，ＮＤ２のデータを保持するラッチ回路として機能する。
【００２６】
記憶ノードＮＤ１，ＮＤ２に保持されたデータを書き換えるには、書き込みデータに応じて、データ線ＤＬ，／ＤＬの一方をＨレベルにし、他方をＬレベルにする。この状態で、ワード線ＷＬがＨレベルに活性化されると、ＭＯＳＦＥＴ１２，１３が導通状態になるので、データ線ＤＬ，／ＤＬの電圧に応じて、記憶ノードＮＤ１，ＮＤ２の電圧が変更される。
【００２７】
図１に示すメモリ周辺回路２０は、アドレス信号に応じてメモリセルＭＣを選択するデコーダ、および選択されたメモリセルＭＣのデータ読み出し／書き込みを行うための回路などを有する。図１に示すように、メモリ周辺回路２０は、各ワード線ＷＬに対応して設けられたワード線ドライバＷＤを含む。このワード線ドライバＷＤは、内部電源電圧ＶＤＤで駆動され、選択されたメモリセルＭＣに対応するワード線ＷＬをＨレベルに活性化する。
【００２８】
図１に示すＲＡＭは、さらに、各ワード線ＷＬと接地電圧ＶＳＳとの間に接続されたＮチャネルＭＯＳＦＥＴ１１と、ワード線ドライバＷＤに内部電源電圧ＶＤＤを供給するための電源線に設けられたＰチャネルＭＯＳＦＥＴ２１とを含む。
【００２９】
ＭＯＳＦＥＴ１１は、マイコンの低消費電力モード時に、制御回路からのＨレベルの制御信号ＷＬＰＤをゲート電極に受けると導通状態になる。この結果、ワード線ＷＬの電圧は接地電圧ＶＳＳになる。このように、ＭＯＳＦＥＴ１１は、低消費電力モード時にワード線ＷＬをＬレベルに固定するためのスイッチとして機能する。この結果、ノイズなどによるワード線ＷＬの電圧の変動が抑制され、メモリセルＭＣへの誤書き込みが防止される。
【００３０】
ＭＯＳＦＥＴ２１は、動作モードの切り替え時に、ワード線ドライバＷＤに供給される内部電源電圧ＶＤＤを予め遮断しておくためのスイッチである。動作モードの切り替え時に、内部電源電圧ＶＤＤの立ち上がり／立ち下がりに伴ってノイズが発生すると、発生したノイズがワード線ドライバＷＤからワード線ＷＬを流れることになるため、これがＭＯＳＦＥＴ２１を設けることで防止される。
【００３１】
図１に示すＲＡＭは、さらに、ＭＯＳＦＥＴ２１のゲート電極を駆動するためのドライバとして、内部電源電圧ＶＤＤによって駆動されるインバータ２２と、内部電源電圧ＳＶＤＤによって駆動されるインバータ２３とを含む。低消費電力モード時に、制御信号ＷＬＰＤがＨレベルになると、ＭＯＳＦＥＴ２２Ｂおよび２３Ａが導通状態になる。この場合、インバータ２２を駆動している内部電源電圧ＶＤＤの供給が停止されても、ＭＯＳＦＥＴ２２Ｂおよび２３Ａの導通状態は維持されるので、インバータ２３の出力電圧もＨレベル状態が続く。したがって、内部電源電圧ＶＤＤの供給停止にかかわらず、低消費電力モードの間、ＭＯＳＦＥＴ２１を非導通状態にすることができる。
【００３２】
以上説明したＲＡＭでは、メモリセルＭＣのワード線ＷＬと接地電圧ＶＳＳとの間を接続するＭＯＳＦＥＴ１１を設け、低消費電力モードへの切り替え時に、このＭＯＳＦＥＴ１１を導通させてワード線ＷＬを接地電圧ＶＳＳに固定する。これにより、メモリセルＭＣのＭＯＳＦＥＴ１２，１３が非導通状態となり、データ線ＤＬ，／ＤＬとメモリセルＭＣとが分離されることで、動作モード切り替え時のノイズに起因するメモリセルＭＣへの誤書き込みを防止することができる。ＭＯＳＦＥＴ１１は、ワード線ＷＬを接地電圧ＶＳＳに固定してフローティング状態を防止していることから、ここでは「ワード線浮き防止トランジスタ」とも称する。
【００３３】
以上のように、「ワード線浮き防止トランジスタ」とも称するＭＯＳＦＥＴ１１は、ユーザーモードでの使用のために付加された素子であり、不良解析時には機能していない。
【００３４】
一方、メモリのワード線に関わる不良では、まず論理不良アドレス情報から、不良ワード線の位置を特定する必要がある。ＦＢＭ（Fail Bit Map）から実体上の座標を求めるＥＤＡ（Electronic Design Automation）ツールのサポートが無いメモリでは、ＦＩＢ（Focused Ion Beam）加工によりワード線を切断した良品サンプルの不良状態と比較しながら位置確認を行っている。
【００３５】
図２（ａ）において、ワード線ドライバＷＤの出力に接続したワード線ＷＬの電位変化を利用して、メモリセルＭＣを選択することで、メモリの書き込み／読み出し操作を実行する。ここで、図２（ｂ）に示す位置でワード線ＷＬをＦＩＢ加工で切断すると、メモリセルＭＣの選択が不可能となり、該当ワード線ＷＬに対応する番地の書き込み／読み出し操作で不良が発生することになる。
【００３６】
このことを利用して、テスターの評価結果から導かれた不良番地に対応するワード線を良品サンプルにおいて切断加工し、故意に不良化して、不良品と不良番地を比較することで、切断加工したワード線が不良現象に対応するか否かの判定が可能となる。
【００３７】
しかし、ＦＩＢ加工によるワード線配置確認は、加工に伴う資材、時間と評価の工数を要するうえ、メモリのレイアウトの配線構造によっては、ワード線上に切断に適した場所が存在しない場合があり得る。
【００３８】
これに対し、図１に示す「ワード線浮き防止トランジスタ」とも称するＭＯＳＦＥＴ１１は、ワード線と接地電圧とをショートする素子であることから、適切な制御を加えてワード線に電流を流すことで不良箇所に固有の反応を期待できる。ところが、ＭＯＳＦＥＴ１１は、前述した特許文献１ではユーザーモードでの使用を目的に付加された素子であり、不良解析に利用することができない。
【００３９】
そこで、本実施の形態では、図１に示す「ワード線浮き防止トランジスタ」とも称するＭＯＳＦＥＴ１１を、ユーザーモードでの使用に加えて、不良解析にも利用するものである。以下において、本実施の形態を詳細に説明する。
【００４０】
［実施の形態１］
本実施の形態１における半導体集積回路装置およびその解析方法について、図３〜図８を用いて説明する。
【００４１】
＜マイコンのオンチップＲＡＭ＞
まず、本実施の形態１における半導体集積回路装置の一例としてのマイコンにおいて、マイコンのオンチップＲＡＭについて説明する。図３は、本実施の形態１におけるマイコンにおいて、ＲＡＭおよび制御信号配線を含むチップ全体の構成を説明するための図である。図４は、ワード線浮き防止トランジスタのＭＯＳＦＥＴのゲート制御信号の接続を説明するための図である。図５は、低消費電力モード制御信号と解析用制御信号との組み合わせによるメモリの状態を説明するための図である。図６は、故障解析方法の手順を説明するためのフローチャートである。
【００４２】
図３において、ＲＡＭ内のｍ１は図１における「ワード線浮き防止トランジスタ」とも称するＭＯＳＦＥＴ１１に相当する。また、ｎ１はＭＯＳＦＥＴｍ１のゲート電極に接続するＭＯＳＦＥＴ制御線を、ｎ２は低消費電力モード制御信号（ＷＬＰＤ）を、ｎ３は解析用制御信号を、ｇ１はＯＲ論理ゲートを、それぞれ示す。
【００４３】
図３に示すチップでは、チップ上に、ＭＯＳＦＥＴｍ１を含むＲＡＭ１と、ＯＲ論理ゲートｇ１とが搭載されている。さらに、チップ上の外周部には、外部入出力用の入出力パッドＩ／Ｏが設けられている。また、チップ上には、ＭＯＳＦＥＴｍ１のゲート電極とＯＲ論理ゲートｇ１の出力とを接続するＭＯＳＦＥＴ制御線ｎ１と、ＯＲ論理ゲートｇ１の一方の入力に接続される低消費電力モード制御信号ｎ２の制御線と、ＯＲ論理ゲートｇ１の他方の入力に接続される解析用制御信号ｎ３の制御線とが設けられている。解析用制御信号ｎ３の制御線は、一端がＯＲ論理ゲートｇ１の他方の入力に接続され、他端が専用の入出力パッドＩ／Ｏに接続されている。低消費電力モード制御信号ｎ２の制御線は、一端がＯＲ論理ゲートｇ１の一方の入力に接続され、他端がチップ上の図示しない制御回路に接続されている。
【００４４】
図４は、図３におけるＲＡＭ１を中心とした詳細を示すものである。図３のＭＯＳＦＥＴｍ１は図４のＭＯＳＦＥＴｍ１に、図３の低消費電力モード制御信号ｎ２は図４の低消費電力モード制御信号ｎ２に、図３の解析用制御信号ｎ３は図４の解析用制御信号ｎ３に、図３のＯＲ論理ゲートｇ１は図４のＯＲ論理ゲートｇ１に、それぞれ対応する。
【００４５】
図４では、図１を用いて説明した、メモリセルアレイ１０と、メモリ周辺回路２０とを図示している。メモリセルアレイ１０は、模式的に１つのメモリセルＭＣと、これに接続される１本のワード線ＷＬおよび１対のデータ線ＤＬ，／ＤＬとを図示している。メモリ周辺回路２０は、各ワード線ＷＬに対応して設けられたワード線ドライバＷＤを図示している。
【００４６】
図４では、メモリセルアレイ１０として、１つのメモリセルＭＣと、１本のワード線ＷＬおよび１対のデータ線ＤＬ，／ＤＬとを図示しているが、本実施の形態では、行列状に配置される複数のメモリセルＭＣと、メモリセルＭＣの各行に対応して設けられる複数のワード線ＷＬと、メモリセルＭＣの各列に対応して設けられる複数のデータ線対ＤＬ，／ＤＬとを含むものである。
【００４７】
また、図４では、メモリ周辺回路２０として、１つのワード線ドライバＷＤを図示しているが、本実施の形態では、複数のワード線ＷＬに対応して設けられた複数のワード線ドライバＷＤを含むものである。さらに、本実施の形態では、メモリ周辺回路２０として、アドレス信号に応じてメモリセルＭＣを選択するデコーダ、および選択されたメモリセルＭＣのデータ読み出し／書き込みを行うための回路なども有するものである。
【００４８】
図４において、ワード線ドライバＷＤと、ワード線ドライバＷＤが駆動するワード線ＷＬと、ワード線ＷＬの遠端に接続するＭＯＳＦＥＴｍ１（ワード線浮き防止トランジスタ）とは、本実施の形態に対する比較技術の構成に変更を加えずに利用する。ＭＯＳＦＥＴｍ１は、ワード線ＷＬと接地電圧との間に接続されており、ドレイン電極がワード線ＷＬに、ソース電極が接地電圧にそれぞれ接続されている。
【００４９】
本実施の形態では、ＭＯＳＦＥＴｍ１のゲート電極と、低消費電力モード制御信号ｎ２との間にＯＲ論理ゲートｇ１を挿入して、解析用制御信号ｎ３による制御を可能としている。ＯＲ論理ゲートｇ１は、論理回路の一例であり、第１入力端子に低消費電力モード制御信号ｎ２が入力され、第２入力端子に解析用制御信号ｎ３が入力され、出力端子がＭＯＳＦＥＴｍ１のゲート電極に接続されている。低消費電力モード制御信号ｎ２と解析用制御信号ｎ３との組み合わせと、メモリ（ＲＡＭ１）の状態との関係は図５に示す通りである。
【００５０】
例えば、ＯＲ論理ゲートｇ１は、解析用制御信号ｎ３がＬレベルのときには、低消費電力モード制御信号ｎ２のバッファとして動作するので、比較技術における低消費電力モードの遷移時におけるメモリ内容の破壊防止機能を実現する。この低消費電力モードでは、低消費電力モード制御信号ｎ２がＨレベル、解析用制御信号ｎ３がＬレベルであり、ＭＯＳＦＥＴｍ１のゲート電極はＨレベルの電位となる。この低消費電力モードでは、データ保持に必要な一部の回路を除いて、回路への電源の供給が停止される。
【００５１】
また、専用入出力パッドＩ／Ｏを通じてＨレベルを印加すると、解析用制御信号ｎ３がＨレベルになる。すると、低消費電力モード制御信号ｎ２の状態（Ｌレベル、Ｈレベル）に関わらずＭＯＳＦＥＴｍ１のゲート電極にＨレベルの電位が伝わり、ＭＯＳＦＥＴｍ１がＯＮ状態となるので、ワード線ＷＬがアクセス状態でＨレベルに駆動されたとき、ワード線ＷＬを経てワード線ドライバＷＤからＭＯＳＦＥＴｍ１に電流Ｉが流れる。これにより、メモリの状態は、解析状態となる。この解析状態では、電流が流れるワード線ＷＬについて、物理現象の発生状態を観察することにより、不良を起こしているワード線ＷＬの位置が特定される。
【００５２】
また、メモリの状態が通常動作モードでは、低消費電力モード制御信号ｎ２および解析用制御信号ｎ３が共にＬレベルであり、ＭＯＳＦＥＴｍ１のゲート電極はＬレベルの電位となる。この通常動作モードでは、メモリセルＭＣに対するデータの読み出し／書き込みによる動作が行われる。
【００５３】
本実施の形態において、故障解析方法は、例えば図６に示すような手順で実施される。故障した製品に対しては、まずパッケージの外観検査を行い（Ｓ１）、続いて論理動作と電気特性を評価して故障モードを分類する（Ｓ２）。次に、故障モードに応じてパッケージ内部の解析や（Ｓ３）、チップ内部の故障箇所の特定、チップ物理解析を行った後（Ｓ４、Ｓ５）、故障した箇所を観察する。最後に、総合的な判断から故障メカニズムを確定し（Ｓ６）、対策を樹立する（Ｓ７）。これにより、故障解析が完了する。この一連の故障解析方法において、解析用制御信号ｎ３による本実施の形態における解析方法は、例えばチップ内部の故障箇所を特定する工程（Ｓ４）で行われる。
【００５４】
本実施の形態における解析方法では、ＭＯＳＦＥＴｍ１のゲート電極と、低消費電力モード制御信号ｎ２の制御線との間にＯＲ論理ゲートｇ１が挿入された構成において、解析用制御信号ｎ３による制御を行う。解析用制御信号ｎ３がＨレベルになると、低消費電力モードでないときにも、ＭＯＳＦＥＴｍ１をＯＮ状態（導通状態）にすることができる。その結果、メモリアクセス動作時に、アクセス対象番地に対応するワード線ドライバＷＤがＨレベルの出力状態となった際に、ワード線ＷＬを経てワード線ドライバＷＤからＭＯＳＦＥＴｍ１に電流Ｉが流れる。
【００５５】
ＭＯＳＦＥＴｍ１に電流Ｉが流れる状態で、物理現象の発生状態を観察する。例えば、光子エミッションやＯＢＩＲＣＨ（Optical Beam Induced Resistance Change）反応の観察を行えば、ワード線ＷＬを経てワード線ドライバＷＤからＭＯＳＦＥＴｍ１にわたる範囲に特異反応を得ることができる。
【００５６】
光子エミッションの観察は、電流リークに伴って発生する極微弱な光を検出し、その位置と強度を二次元的な像として捉えることで故障箇所を特定する技術である。ＯＢＩＲＣＨ反応の観察は、レーザ照射時の発熱による電気抵抗の変化が故障箇所で異なることを利用して故障箇所を特定する技術である。このような物理現象の発生状態を観察する技術には、その他に、レーザ照射時の光励起による起電流を利用するＯＢＩＣ（Optical Beam Induced Current）解析技術や、チップ表面のリークによる発熱箇所を特定する発熱解析技術などがある。
【００５７】
ここで、特定のワード線ＷＬに配線工程の不良が存在する場合を考える。配線工程の不良としては、配線や配線間スルーホールの形成不良による断線ないしは高抵抗化と、配線間のショートとが考え得る。前者は、ＭＯＳＦＥＴｍ１に流れる電流減少のため、光子エミッションやＯＢＩＲＣＨ反応の強度が低下する。後者では、アクセス中のワード線と隣接ワード線との間は異電位であるため、ショートによる電位低下が生じ、ＭＯＳＦＥＴｍ１のドレイン−ソース間の電位低下と電流減少が起こるため、光子エミッションやＯＢＩＲＣＨ反応の強度が低下する。
【００５８】
以上のように、本実施の形態においては、正常なワード線と不良を生じているワード線との間には光子エミッションやＯＢＩＲＣＨ反応の強度の差異が生じることから、不良品を用いて不良ワード線の位置を確認することが可能となる。そのため、従来行っていた、良品サンプルを加工して検証する際の資材と工数との削減効果が得られる。
【００５９】
本実施の形態は、外部設定で解析用制御信号ｎ３を印加することから、論理テスターを用いて光子エミッションやＯＢＩＲＣＨ反応の観察を行う際にテストパターンの変更が不要となる。すなわち、論理テストでメモリの不良を検出したテストパターンをそのまま用いて不良解析が可能となるので、新たに解析専用のテストパターンを作成する必要がなく、不良解析ＴＡＴ（Turn Around Time）の短縮につながる。
【００６０】
＜レイアウト＞
次に、本実施の形態に伴うレイアウトの追加変更の様子を、図７および図８を用いて説明する。レイアウトの追加変更は、図４におけるＯＲ論理ゲートｇ１の追加に伴って生じる。
【００６１】
図７は、低消費電力モードの制御機能だけに対応した比較技術の回路とそのレイアウトを示す。比較技術の回路では、インバータＧ１を含む。インバータＧ１は、低消費電力モード制御信号ｎ２を入力として、この低消費電力モード制御信号ｎ２の論理反転信号（ＭＯＳＦＥＴ制御線ｎ１の信号、これを論理反転信号ｎ１とも称する）を生成して、各ＲＡＭに分配する構成となっている。
【００６２】
これに対して、低消費電力モードの制御機能に解析用制御信号ｎ３による制御機能を追加した本実施の形態の回路とそのレイアウトを図８に示す。本実施の形態の回路は、低消費電力モード制御信号ｎ２を入力とするインバータＧ３と、インバータＧ３からの出力と解析用制御信号ｎ３とを入力とするＮＯＲゲートＧ２と、ＮＯＲゲートＧ２からの出力を入力とするインバータＧ１とを含む。低消費電力モード制御信号ｎ２と解析用制御信号ｎ３とは、ＮＯＲゲートＧ２とインバータＧ１により構成したＯＲ論理を通して、論理反転信号ｎ１として出力される。
【００６３】
低消費電力モード制御信号ｎ２を受けるインバータＧ３は論理極性の整合目的で挿入したゲートであり、これによって図７の場合と同様、図８においても低消費電力モード制御信号ｎ２と論理反転信号ｎ１との論理の間で反転関係が維持される。したがって、図７における低消費電力モード制御信号ｎ２と論理反転信号ｎ１とが同一論理で、インバータＧ１が論理反転信号ｎ１を駆動するためのバッファ機能のみのゲートである場合は、図８においてもインバータＧ３は不要となる。
【００６４】
ＮＯＲゲートＧ２、インバータＧ３の追加によるレイアウト上での所要面積の増大は、２入力と１入力の基本セル各１個分程度であり、かつ、本実施の形態の図８に示すレイアウトでは比較技術の図７に示すレイアウトにおける論理ゲート領域の未使用部分に収まっている。
【００６５】
＜実施の形態１の効果＞
以上説明した本実施の形態１における半導体集積回路装置およびその解析方法によれば、不良解析時間の短縮を図ることができる。すなわち、ワード線ＷＬと接地電圧との間を接続するＭＯＳＦＥＴｍ１を、不良解析時にＯＮ状態とし、駆動したワード線ＷＬの電流の反応を観察して不良箇所を特定する用途に使用することができる。これにより、不良箇所を確認できれば、解析所要時間を短縮することができる。また、このＭＯＳＦＥＴｍ１を、低消費電力モード時にＯＮ状態とし、低消費電力モード遷移時のワード線浮き防止トランジスタとしての動作とすることで、メモリ内容の破壊を防ぐ用途に使用することができる。より詳細には、以下の通りである。
【００６６】
（１）マイコンは、メモリセルアレイ１０のワード線ＷＬに接続されるＭＯＳＦＥＴｍ１と、このＭＯＳＦＥＴｍ１に接続されるＯＲ論理ゲートｇ１と、を有する。ＯＲ論理ゲートｇ１は、第１入力端子に低消費電力モード制御信号ｎ２が入力され、第２入力端子に解析用制御信号ｎ３が入力され、出力端子がＭＯＳＦＥＴｍ１のゲートに接続されている。これにより、不良箇所を特定する用途とメモリ内容の破壊を防ぐ用途とに使用することができる。また、不良箇所を特定する用途では、不良解析時間の短縮を図ることができる。
【００６７】
（２）マイコンは、解析用制御信号ｎ３がＨレベルの時に、解析状態となる。この解析状態では、解析用制御信号ｎ３の印加によって電流が流れるワード線ＷＬについて、物理現象の発生状態を観察することにより、不良を起こしているワード線ＷＬの位置を特定することができる。
【００６８】
（３）マイコンは、解析用制御信号ｎ３がＬレベルで、低消費電力モード制御信号ｎ２がＨレベルの時に、低消費電力モードとなる。この低消費電力モードでは、データ保持に必要な一部の回路を除いて、回路への電源の供給が停止されるので、消費電力を低減することができる。
【００６９】
（４）マイコンは、解析用制御信号ｎ３がＬレベルで、低消費電力モード制御信号ｎ２がＬレベルの時に、通常動作モードとなる。この通常動作モードでは、メモリセルＭＣに対するデータの読み出し／書き込みによる通常動作を行うことができる。
【００７０】
（５）解析用制御信号ｎ３は、専用の入出力パッドＩ／Ｏを通して印加することができる。
【００７１】
（６）チップ内部の故障箇所を特定する工程（Ｓ４）では、メモリセルアレイ１０の各ワード線ＷＬに電流を流し、物理現象の発生状態を観察することにより、不良を起こしているワード線ＷＬの位置を特定することができる。
【００７２】
［実施の形態２］
本実施の形態２における半導体集積回路装置およびその解析方法について、図９を用いて説明する。本実施の形態２においては、前記実施の形態１と異なる点を主に説明する。図９は、本実施の形態２におけるマイコンにおいて、ＲＡＭおよび制御信号配線を含むチップ全体の構成を説明するための図である。
【００７３】
図９に示すチップでは、チップ上に、ＭＯＳＦＥＴｍ１（ワード線浮き防止トランジスタ）を含むＲＡＭ１と、ＯＲ論理ゲートｇ１と、機能設定レジスタｒ１と、ＣＰＵとが搭載されている。さらに、チップ上には、ＭＯＳＦＥＴｍ１のゲート電極とＯＲ論理ゲートｇ１の出力とを接続するＭＯＳＦＥＴ制御線ｎ１と、ＯＲ論理ゲートｇ１の一方の入力に接続される低消費電力モード制御信号ｎ２の制御線と、ＯＲ論理ゲートｇ１の他方の入力と機能設定レジスタｒ１とを接続する解析用制御信号ｎ３の制御線とが設けられている。また、機能設定レジスタｒ１とＣＰＵとの間は、内部バスｎ４により接続されている。
【００７４】
本実施の形態２においては、チップ上に設けた機能設定レジスタｒ１の対応するビットの出力が解析用制御信号ｎ３の制御線に接続され、ＯＲ論理ゲートｇ１を経て、ＭＯＳＦＥＴｍ１のＯＮ／ＯＦＦが制御される構成となっている。
【００７５】
本実施の形態２における解析方法では、不良解析の開始時に、ＣＰＵを用いて、機能設定レジスタｒ１に設定値を書き込む。このときの設定値は、解析用制御信号ｎ３を有効として、ＭＯＳＦＥＴｍ１をＯＮ状態にできる論理値とする。その結果、解析用制御信号ｎ３がＨレベルとなり、ＯＲ論理ゲートｇ１を通過してＭＯＳＦＥＴ制御線ｎ１にＨレベルが伝わり、ＭＯＳＦＥＴｍ１がＯＮ状態となる。
【００７６】
機能設定レジスタｒ１は、テストモードにおいて使用する既存の状態設定用のビットと兼用が可能である。
【００７７】
以上説明した本実施の形態２における半導体集積回路装置およびその解析方法によれば、前記実施の形態１と同様の効果を得ることができる。また、本実施の形態２によれば、チップ上に機能設定レジスタｒ１が搭載されていることで、前記実施の形態１と異なる効果として、解析用制御信号ｎ３は、機能設定レジスタｒ１から印加することができる。また、機能設定レジスタｒ１は、マイコンに設けられているＣＰＵから設定することができる。
【００７８】
さらに、本実施の形態２によれば、解析用テストパターン内で機能設定レジスタｒ１の操作を要するが、入出力パッドＩ／Ｏを解析用制御信号ｎ３が占有することがないことから、評価基板や論理テスターの制御プログラムのピン対応テーブルなどの変更が不要となり、既存の解析評価用ハードウェアを変更なしで利用できる。加えて、少ピン製品への本実施の形態２における技術の適用も容易となる。
【００７９】
［実施の形態３］
本実施の形態３における半導体集積回路装置およびその解析方法について、図１０を用いて説明する。本実施の形態３においては、前記実施の形態１と異なる点を主に説明する。図１０は、本実施の形態３におけるマイコンにおいて、ワード線にワード線浮き防止トランジスタのＭＯＳＦＥＴと解析評価用のＭＯＳＦＥＴとを接続した構成を説明するための図である。
【００８０】
図１０に示すＲＡＭ１では、ＮチャネルＭＯＳＦＥＴｍ１（ワード線浮き防止トランジスタ）と、解析評価用のＰチャネルＭＯＳＦＥＴｍ２とを含む。解析評価用のＰチャネルＭＯＳＦＥＴｍ２は、ＮチャネルＭＯＳＦＥＴｍ１と同様に、ワード線ドライバＷＤに対して、ワード線ＷＬの遠端に接続されている。ＰチャネルＭＯＳＦＥＴｍ２は、電源電圧とワード線ＷＬとの間に接続されており、ソース電極が電源電圧に、ドレイン電極がワード線ＷＬにそれぞれ接続されている。解析用制御信号ｎ３の制御線は、低消費電力モード制御信号ｎ２の制御線とは別個にＰチャネルＭＯＳＦＥＴｍ２のゲート電極に接続されている。
【００８１】
ＮチャネルＭＯＳＦＥＴｍ１は、前記実施の形態１と同様に、比較技術に変更を加えずに利用する。ＮチャネルＭＯＳＦＥＴｍ１は、ワード線ＷＬと接地電圧との間に接続されており、ドレイン電極がワード線ＷＬに、ソース電極が接地電圧にそれぞれ接続されている。低消費電力モード制御信号ｎ２の制御線は、ＮチャネルＭＯＳＦＥＴｍ１のゲート電極に接続されている。
【００８２】
本実施の形態３における解析方法では、不良解析時は、低消費電力モードでないことから、低消費電力モード制御信号ｎ２はＬレベルであり、ＮチャネルＭＯＳＦＥＴｍ１はＯＦＦ状態である。この時、解析用制御信号ｎ３をＬレベルに変化させると、解析評価用のＰチャネルＭＯＳＦＥＴｍ２がＯＮ状態となり、アクセス動作を行っていないワード線ＷＬを通してワード線ドライバＷＤに電流Ｉが流れる。これにより、電流経路のＭＯＳＦＥＴや配線に、光子エミッションやＯＢＩＲＣＨ反応が得られる。
【００８３】
例えば、ワード線ＷＬに断線や高抵抗不良がある場合、ワード線ドライバＷＤに電流Ｉが流れず、光子エミッションやＯＢＩＲＣＨ反応が得られないことから、不良ワード線の特定が可能となる。
【００８４】
また、低消費電力モードでは、低消費電力モード制御信号ｎ２はＨレベルであり、ＮチャネルＭＯＳＦＥＴｍ１はＯＮ状態となる。この時、解析用制御信号ｎ３はＨレベルであり、ＰチャネルＭＯＳＦＥＴｍ２はＯＦＦ状態である。
【００８５】
以上説明した本実施の形態３における半導体集積回路装置およびその解析方法によれば、前記実施の形態１でのＯＲ論理ゲートｇ１の代わりに、解析評価用のＰチャネルＭＯＳＦＥＴｍ２をワード線ＷＬに接続して制御することで、前記実施の形態１と同様の効果を得ることができる。より詳細には、以下の通りである。
【００８６】
（１）マイコンは、メモリセルアレイ１０のワード線ＷＬに接続されるＮチャネルＭＯＳＦＥＴｍ１およびＰチャネルＭＯＳＦＥＴｍ２を有する。ＮチャネルＭＯＳＦＥＴｍ１は、ゲートに低消費電力モード制御信号ｎ２が入力され、ソースが接地電圧に接続され、ドレインがワード線ＷＬに接続されている。ＰチャネルＭＯＳＦＥＴｍ２は、ゲートに解析用制御信号ｎ３が入力され、ソースが電源電圧に接続され、ドレインがワード線ＷＬに接続されている。これにより、不良箇所を特定する用途とメモリ内容の破壊を防ぐ用途とに使用することができる。また、不良箇所を特定する用途では、不良解析時間の短縮を図ることができる。
【００８７】
（２）マイコンは、解析用制御信号ｎ３がＬレベルで、低消費電力モード制御信号ｎ２がＬレベルの時に、解析状態となる。この解析状態では、解析用制御信号ｎ３の印加によって電流が流れるワード線ＷＬについて、物理現象の発生状態を観察することにより、不良を起こしているワード線ＷＬの位置を特定することができる。
【００８８】
（３）マイコンは、解析用制御信号ｎ３がＨレベルで、低消費電力モード制御信号ｎ２がＨレベルの時に、低消費電力モードとなる。この低消費電力モードでは、データ保持に必要な一部の回路を除いて、回路への電源の供給が停止されるので、消費電力を低減することができる。
【００８９】
［実施の形態４］
本実施の形態４における半導体集積回路装置およびその解析方法について、図１１および図１２を用いて説明する。本実施の形態４においては、前記実施の形態１と異なる点を主に説明する。図１１および図１２は、本実施の形態４におけるマイコンにおいて、複数のＲＡＭおよび制御信号配線を含むチップ全体の構成を説明するための図であり、図１１は複数のメモリに対してワード線浮き防止トランジスタのゲート制御信号を別個に送る構成、図１２は複数のメモリに対してワード線浮き防止トランジスタのゲート制御信号を共通化した構成を示す。図１１および図１２に示す構成は、前記実施の形態１の構成の変形例である。
【００９０】
図１１に示すチップでは、チップ上に、ＭＯＳＦＥＴｍ１ａ，ｍ１ｂ（ワード線浮き防止トランジスタ）を含む複数（図１１では２個の例）のＲＡＭ１，２と、各ＲＡＭ１，２に対応するＯＲ論理ゲートｇ１ａ，ｇ１ｂとが搭載されている。さらに、チップ上には、ＭＯＳＦＥＴｍ１ａ，ｍ１ｂのゲート電極とＯＲ論理ゲートｇ１ａ，ｇ１ｂの出力とを接続するＭＯＳＦＥＴ制御線ｎ１ａ，ｎ１ｂと、ＯＲ論理ゲートｇ１ａ，ｇ１ｂの一方の入力に接続される低消費電力モード制御信号ｎ２の制御線と、ＯＲ論理ゲートｇ１ａ，ｇ１ｂの他方の入力に接続される解析用制御信号ｎ３の制御線とが設けられている。
【００９１】
図１１に示す構成においては、ＲＡＭ１，２が複数ある場合に、ＲＡＭ１，２毎にＭＯＳＦＥＴｍ１ａ，ｍ１ｂのゲート制御信号が分離されている。低消費電力モード制御信号ｎ２と解析用制御信号ｎ３とは、ＲＡＭ１，２毎のＯＲ論理ゲートｇ１ａ，ｇ１ｂに入力され、ＯＲ論理ゲートｇ１ａ，ｇ１ｂを通して、ＭＯＳＦＥＴｍ１ａ，ｍ１ｂを制御するＭＯＳＦＥＴ制御線ｎ１ａ，ｎ１ｂの制御信号が生成される。この構成における解析方法では、前記実施の形態１と同様に、解析用制御信号ｎ３による制御を行うことができる。
【００９２】
図１２に示すチップでは、チップ上に、ＭＯＳＦＥＴｍ１ａ，ｍ１ｂ（ワード線浮き防止トランジスタ）を含む複数（図１２では２個の例）のＲＡＭ１，２と、各ＲＡＭ１，２に共通のＯＲ論理ゲートｇ１とが搭載されている。さらに、チップ上には、ＭＯＳＦＥＴｍ１ａ，ｍ１ｂのゲート電極とＯＲ論理ゲートｇ１の出力とを接続するＭＯＳＦＥＴ制御線ｎ１と、ＯＲ論理ゲートｇ１の一方の入力に接続される低消費電力モード制御信号ｎ２の制御線と、ＯＲ論理ゲートｇ１の他方の入力に接続される解析用制御信号ｎ３の制御線とが設けられている。
【００９３】
図１２に示す構成においては、ＲＡＭ１，２が複数ある場合に、複数のＲＡＭ１，２で共通にＭＯＳＦＥＴｍ１ａ，ｍ１ｂのゲート制御信号が用いられている。低消費電力モード制御信号ｎ２と解析用制御信号ｎ３とは、各ＲＡＭ１，２に共通のＯＲ論理ゲートｇ１に入力され、ＯＲ論理ゲートｇ１を通して、ＭＯＳＦＥＴｍ１ａ，ｍ１ｂを制御するＭＯＳＦＥＴ制御線ｎ１の制御信号が生成される。この構成における解析方法では、前記実施の形態１と同様に、解析用制御信号ｎ３による制御を行うことができる。
【００９４】
以上説明した本実施の形態４における半導体集積回路装置およびその解析方法によれば、チップ上にＭＯＳＦＥＴｍ１ａ，ｍ１ｂを含む複数のＲＡＭ１，２が搭載されている構成においても、前記実施の形態１と同様の効果を得ることができる。
【００９５】
［実施の形態５］
本実施の形態５における半導体集積回路装置およびその解析方法について、図１３を用いて説明する。本実施の形態５においては、前記実施の形態１と異なる点を主に説明する。図１３は、本実施の形態５におけるマイコンにおいて、Ｉ／Ｏ機能切り替え機能により解析用制御信号と別個の論理とを切り替えて使用する例のチップ全体の構成を説明するための図である。図１３に示す構成は、前記実施の形態１の構成の変形例である。
【００９６】
図１３に示すチップでは、チップ上に、ＭＯＳＦＥＴｍ１（ワード線浮き防止トランジスタ）を含むＲＡＭ１と、ＯＲ論理ゲートｇ１と、Ｉ／Ｏ機能切り替え論理回路ｂ１と、機能ブロックｂ２とが搭載されている。さらに、チップ上には、ＭＯＳＦＥＴｍ１のゲート電極とＯＲ論理ゲートｇ１の出力とを接続するＭＯＳＦＥＴ制御線ｎ１と、ＯＲ論理ゲートｇ１の一方の入力に接続される低消費電力モード制御信号ｎ２の制御線と、ＯＲ論理ゲートｇ１の他方の入力とＩ／Ｏ機能切り替え論理回路ｂ１とを接続する解析用制御信号ｎ３の制御線と、Ｉ／Ｏ機能切り替え論理回路ｂ１と機能ブロックｂ２とを接続する配線ｎ４とが設けられている。また、Ｉ／Ｏ機能切り替え論理回路ｂ１の入力は共通入出力パッドＩ／Ｏに接続されている。
【００９７】
図１３に示す構成においては、一般的なマイコンのＩ／Ｏ機能切り替えと同様の機能を有するＩ／Ｏ機能切り替え論理回路ｂ１を用いて、解析用制御信号ｎ３を専用入出力パッドではなくＲＡＭ評価時にのみ共通入出力パッドＩ／Ｏに接続する配線ｎ４を有している。Ｉ／Ｏ機能切り替え論理回路ｂ１は、解析用制御信号ｎ３と、別個の機能ブロックｂ２に接続する配線ｎ４とを切り替えて共通入出力パッドＩ／Ｏに接続する。この切り替えは、Ｉ／Ｏ機能切り替え論理回路ｂ１内の制御論理の設定により行われる。
【００９８】
図１３に示す構成における解析方法では、Ｉ／Ｏ機能切り替え論理回路ｂ１が、ＲＡＭ評価時に、解析用制御信号ｎ３に切り替えて共通入出力パッドＩ／Ｏに接続することで、前記実施の形態１と同様に、解析用制御信号ｎ３による制御を行うことができる。
【００９９】
以上説明した本実施の形態５における半導体集積回路装置およびその解析方法によれば、Ｉ／Ｏ機能切り替え論理回路ｂ１により解析用制御信号ｎ３と別個の機能ブロックｂ２に接続する配線ｎ４とを切り替えて共通入出力パッドＩ／Ｏに接続する構成においても、前記実施の形態１と同様の効果を得ることができる。また、図１３に示す構成では、ユーザーの使用可能なピン数に及ぼす影響を回避することが可能となる。
【０１００】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０１】
例えば、前記実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【０１０２】
ｍ１，ｍ１ａ，ｍ１ｂ  ＭＯＳＦＥＴ
ｇ１，ｇ１ａ，ｇ１ｂ  ＯＲ論理ゲート
ｎ１，ｎ１ａ，ｎ１ｂ  ＭＯＳＦＥＴ制御線
ｎ２  低消費電力モード制御信号
ｎ３  解析用制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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