(57)【要約】【課題】寄生インダクタンスの抑制効果が高いパワーモジュールを得る。【解決手段】パワーモジュール（１）は、電源から電流（Ｉ１）が入力される電源ライン（１２）と電力（Ｉ１）を負荷へ出力する出力ライン（１４）とがパワー素子（２１Ａ）によりフリップチップ接続され、出力ライン（１４）と負荷からの電流（Ｉ２）を接地点へ出力するグランドライン（１３）とがパワー素子（２１Ｂ）によりフリップチップ接続される。【選択図】図１
2016207783.tif 000002
【特許請求の範囲】
【請求項１】
電源と接続され、当該電源から電流が入力される電源ラインと、
負荷と接続され、上記電源ラインに入力された上記電流を上記負荷へ出力する第１の出力ラインと、
上記電源ラインと略平行であり、接地点と接続され、上記負荷からの電流を上記接地点へ出力する第１のグランドラインと、
上記電源ライン及び上記第１の出力ラインとフリップチップ接続されている第１の半導体素子と、
上記第１の出力ライン及び上記第１のグランドラインとフリップチップ接続されている第２の半導体素子とを備えていることを特徴とするパワーモジュール。
【請求項２】
上記電源ラインと、上記第１の出力ラインと、上記第１のグランドラインとが表面に配されている絶縁部と、
上記第１のグランドラインと接続され、上記絶縁部の裏面に配された導体部とを備えていることを特徴とする請求項１に記載のパワーモジュール。
【請求項３】
上記導体部と接続するように上記絶縁部の表面に配されている第２のグランドラインと、
一方の電極が上記電源ラインと接続され、他方の電極が上記第２のグランドラインと接続されているバイパスコンデンサとを備えていることを特徴とする請求項２に記載のパワーモジュール。
【請求項４】
上記負荷と接続され、当該負荷からの電流を上記第１のグランドラインへ出力するための第２の出力ラインと、
上記電源ライン及び上記第２の出力ラインとフリップチップ接続されている第３の半導体素子と、
上記第２の出力ライン及び上記第１のグランドラインとフリップチップ接続されている第４の半導体素子とを備えていることを特徴とする請求項１に記載のパワーモジュール。
【請求項５】
上記負荷と接続され、当該負荷からの電流を上記第１のグランドラインへ出力するための第３の出力ラインと、
上記電源ライン及び上記第３の出力ラインとフリップチップ接続されている第５の半導体素子と、
上記第３の出力ライン及び上記第１のグランドラインとフリップチップ接続されている第６の半導体素子とを備えていることを特徴とする請求項４に記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワーモジュールに関する。
【背景技術】
【０００２】
従来から、電力を制御するための半導体モジュールであるパワーモジュールが開発されている。図１３の（ａ）は従来のパワーモジュール１０１の構造を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュール１０１の断面図である。
【０００３】
図１３に示すように、パワーモジュール１０１は、絶縁性材料からなる基板１１１表面に、回路パターンである、電源ライン１１２、出力ライン１１４、グランドライン１１３及びゲートライン１１５が互いに離間して配されている。電源ライン１１２、出力ライン１１４及びグランドライン１１３はこの順に並んで配されている。ゲートライン１１５は、電源ライン１１２と出力ライン１１４との間、及び出力ライン１１４とグランドライン１１３との間に、それぞれ島状に配されている。電源ライン１１２は、出力ライン１１４側へ突出する突出部を有し、当該突出部上にパワー素子１２１Ａが配されている。出力ライン１１４は、グランドライン１１３側へ突出する突出部を有し、当該突出部上にパワー素子１２１Ｂが配されている。
【０００４】
パワー素子１２１Ａ・１２１Ｂは縦型構造であり、素子の裏面にドレイン端子が配され、表面にソース端子及びゲート端子が配されている。パワー素子１２１Ａは、ドレイン端子は電源ライン１１２と直接接続されており、ソース端子と出力ライン１１４、及びゲート端子とゲートライン１１５は、それぞれ、ワイヤー１２２により接続されている。パワー素子１２１Ｂは、ドレイン端子は出力ライン１１４と直接接続されており、ソース端子とグランドライン１１３、及びゲート端子とゲートライン１１５は、それぞれ、ワイヤー１２２により接続されている。
【０００５】
図１３では、パワーモジュール１０１が組み込まれたハーフブリッジ型の回路により、降圧ＤＣ-ＤＣ変換動作を行う場合を想定している。図１３において、電流Ｉ１０１・Ｉ１０２は、電源から電力が供給されている場合の電流経路を表し、電流Ｉ１０３は、負荷からの電流が還流している場合の電流経路を表している。
【０００６】
パワーモジュール１０１の一方の端部側（紙面下側）に配された電源から電源ライン１１２へ供給された電流Ｉ１０１は、電源ライン１１２からパワー素子１２１Ａ、ワイヤー１２２、及び出力ライン１１４を通り、パワーモジュール１０１の他方の端部側（紙面上側）に配された負荷へ出力される。電流Ｉ１０２は、他方の端部からグランドライン１１３へ供給され、他方の端部へ出力される。電流Ｉ１０３は、グランドライン１１３の他方の端部からグランドライン１１３、ワイヤー１２２、パワー素子１２１Ｂ、及び出力ライン１１４を通り、出力ライン１１４の他方の端部へ出力される。
【０００７】
通常、パワーモジュールは配線に流れる電流が大きいため、電流による磁界の影響、すなわち、配線間に発生する寄生インダクタンスによる影響が問題となる。
【０００８】
図１４の（ａ）は他の従来のパワーモジュール１０１Ａの構造を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュール１０１Ａの断面図である。
【０００９】
図１４に示すように、パワーモジュール１０１Ａは、絶縁性材料からなる基板１３１表面に、回路パターンである、電源ライン１１２Ａ、出力ライン１１４Ａ、グランドライン１１３Ａ及びゲートライン１１５Ａが互いに離間して配されている。電源ライン１１２Ａ、出力ライン１１４Ａ及びグランドライン１１３Ａはこの順に並んで配されている。ゲートライン１１５Ａは、電源ライン１１２Ａと出力ライン１１４Ａとの間、及び出力ライン１１４Ａとグランドライン１１３Ａとの間に、それぞれ島状に配されている。電源ライン１１２Ａは、出力ライン１１４側へ突出する突出部を有し、当該突出部上にパワー素子１２１Ａが配されている。グランドライン１１３Ａは幅広部を有し、当該幅広部上にパワー素子１２１Ｂが配されている。パワー素子１２１Ａは、裏面のドレイン端子は電源ライン１１２と直接接続されており、表面のソース端子とグランドライン１１３Ａ、及び表面のゲート端子とゲートライン１１５は、それぞれ、ワイヤー１２２により接続されている。パワー素子１２１Ｂは、裏面のドレイン端子はグランドライン１１３Ａと直接接続されており、表面のソース端子と出力ライン１１４Ａ、及び表面のゲート端子とゲートライン１１５Ａは、それぞれ、ワイヤー１２２により接続されている。
【００１０】
また、基板１３１における出力ライン１１４Ａ形成領域内にコンタクトホール１３１ａが設けられており、コンタクトホール１３１ａ内に接続電極１３３が配されている。そして、基板１３１の裏面であって、基板１３１を介して電源ライン１１２Ａ及び出力ライン１１４Ａそれぞれの裏面を覆って、導体部１３２が配されている。導体部１３２は、接続電極１３３によって、出力ライン１１４Ａと接続されている。
【００１１】
図１４の構成によると、グランドライン１１３Ａを基板１３１中央部近傍に配し、パワー素子１２１Ａに接続されているワイヤー１２２と、パワー素子１２１Ｂに接続されているワイヤー１２２とが交差するように配している。基板１３１裏面に配された導体部１３２はグランドとして機能する。
【００１２】
図１４の（ｂ）に示すように、パワーモジュール１０１Ａを断面構造でみると、電流は、電源ライン１１２Ａから、ハイサイド側のパワー素子１２１Ａ、ワイヤー１２２、グランドライン１１３Ａ、ローサイド側のパワー素子１２１Ｂ、ワイヤー１２２、出力ライン１１４Ａ、接続電極１３３及び導体部１３２へと順に流れる。電源から出力され、電源ライン１１２Ａ及びパワー素子１２１Ａと接続されたワイヤー１２２を通る電流と、グランドへ流れる、パワー素子１２１Ｂと接続されたワイヤー１２２及び導体部１３２を流れる電流とは向きが逆であるため、磁界がキャンセルされる。これにより、ハイサイド側のパワー素子１２１Ａ近傍の寄生インダクタンスの発生が抑制される。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Fang Luo et. al.，"Design Considerations for GaN HEMT Multichip Half-bridge Module for High-Frequency Power Converters"，２０１４年３月１６日発行
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図１３及び図１４に示したパワーモジュール１０１・１０１Ａは、パワー素子１２１Ａ・１２１Ｂのソース電極を、ワイヤー１２２を用いて他の配線と接続する、いわゆるワイヤーボンドと呼ばれる技術を用いている。このため、各配線（電源ライン１１２・１１２Ａ、出力ライン１１４・１１４Ａ、及びグランドライン１１３・１１３Ａ）の延伸部より外側にパワー素子１２１Ａ・１２１Ｂを形成する領域（上記突出部、上記幅広部）を設ける必要がある。このため、図１３の矢印Ｚ１・Ｚ２、図１４の矢印Ｚ３・Ｚ４に示すように配線の延伸部間の距離が広くなる。図１３の（ａ）に示すように、電源から電力が供給された場合、電源ライン１１２の領域Ｅ１０１を流れる電流Ｉ１０１と、グランドライン１１３の領域Ｅ１０２を流れる電流１０２とは、大きさが同じで向きが逆である。このため、領域Ｅ１０１を流れる電流Ｉ１０１と、領域Ｅ１０２を流れる電流Ｉ１０２とにより、寄生インダクタンスの発生が多少抑制されるものの、領域Ｅ１０１と、領域Ｅ１０２との距離が離れているため、その寄生インダクタンスの抑制効果を得るには十分ではなかった。
【００１５】
出力ライン１１４の領域Ｅ１０３と、グランドライン１１３の領域Ｅ１０４についても同様で、領域Ｅ１０３を流れる電流Ｉ１０１及び電流Ｉ１０３と、領域Ｅ１０４を流れる電流Ｉ１０２及びＩ１０３とは、大きさが同じ向きが逆である。しかし、領域Ｅ１０３と、領域Ｅ１０４との距離が離れているため寄生インダクタンスの抑制効果を得るには十分ではなかった。
【００１６】
図１４の（ａ）に示すように、パワーモジュール１０１Ａにおいても、平面視したときは、同様に、各配線の延伸部間の距離（矢印Ｚ３・Ｚ４で示す距離）は離れているため、各配線間の寄生インダクタンスを抑制する効果を十分に得ることはできない。
【００１７】
また、図１４の（ｂ）に示すように、パワーモジュール１０１Ａの断面を見た場合、電源ライン１１２Ａ及びパワー素子１２１Ａと接続されたワイヤー１２２を流れる電流と、パワー素子１２１Ｂと接続されたワイヤー１２２及び導体部１３２を流れる電流とは、大きさが同じで向きが異なるため、寄生インダクタンスを抑制することはできる。
【００１８】
しかし、パワーモジュール１０１Ａは、いわゆるワイヤーボンドと呼ばれる構造であり、例えば、直径０．３ｍｍのアルミ線をワイヤー１２２に使用した場合、ループ高さとよばれる、パワー素子１２１Ａ・１２１Ｂの表面から、ワイヤー１２２の最高点までの距離は１ｍｍ程度になる。このため、パワーモジュール１０１Ａによると、電流が分布する範囲がパワー素子１２１Ａ・１２１Ｂの表面から１ｍｍ程度まで存在し、電流による磁界キャンセルの効果が弱い。このように、パワーモジュール１０１Ａによると、断面構造においても、配線間の寄生インダクタンスを抑制する効果を得るには十分ではなかった。
【００１９】
本発明は、上記の問題点を解決するためになされたもので、その目的は、配線間の寄生インダクタンスの抑制効果が高いパワーモジュールを提供することである。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明の一態様に係るパワーモジュールは、電源と接続され当該電源から電流が入力される電源ラインと、負荷と接続され上記電源ラインに供給された上記電力を上記負荷へ出力する第１の出力ラインと、上記電源ラインと略平行であり、接地点と接続され、上記負荷からの電流を上記接地点へ出力する第１のグランドラインと、上記電源ライン及び上記第１の出力ラインとフリップチップ接続されている第１の半導体素子と、上記第１の出力ライン及び上記第１のグランドラインとフリップチップ接続されている第２の半導体素子とを備えていることを特徴とする。
【発明の効果】
【００２１】
本発明の一態様によれば、配線間の寄生インダクタンスの抑制効果が高いパワーモジュールを提供することができるという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】（ａ）は、実施形態１に係るパワーモジュールの構成を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュールの構成を表す断面図である。
【図２】実施形態１のパワーモジュールの動作の様子を表す図である。
【図３】実施形態２のパワーモジュールの構成を表す平面図である。
【図４】実施形態３のパワーモジュールの構成を表す平面図である。
【図５】実施形態３のパワーモジュールの動作の様子を表す図である。
【図６】実施形態４のパワーモジュールの構成を表す平面図である。
【図７】実施形態４のパワーモジュールの動作の様子を表す図である。
【図８】（ａ）は、実施形態５のパワーモジュールの構成を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュールの構成を表す断面図である。
【図９】実施形態５のパワーモジュールの動作を説明する様子を表す図である。
【図１０】（ａ）は、実施形態６のパワーモジュールの構成を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュールの構成を表す断面図である。
【図１１】実施形態６のパワーモジュールの動作を説明する様子を表す図である。
【図１２】実施形態７のパワーモジュールの構成を表す断面図である。
【図１３】（ａ）は従来のパワーモジュールの構造を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュールの断面図である。
【図１４】他の従来のパワーモジュールの構造を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュールの断面図である。
【図１５】実施形態３のパワーモジュールを外部回路と接続している様子を概略的に表す図である。
【図１６】実施形態４のパワーモジュールを外部回路と接続している様子を概略的に表す図である。
【図１７】実施形態５のパワーモジュールを外部回路と接続している様子を概略的に表す図である。
【図１８】実施形態６のパワーモジュールを外部回路と接続している様子を概略的に表す図である。
【発明を実施するための形態】
【００２３】
〔実施形態１〕
以下、本発明の実施の形態について、詳細に説明する。図１の（ａ）は、本実施形態に係るパワーモジュール１の構成を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュール１の構成を表す断面図である。
【００２４】
図１に示すように、パワーモジュール１は、基板１１と、回路パターンである、電源ライン１２、出力ライン１４、グランドライン１３及びゲートライン１５と、複数のパワー素子２１とを備えている。
【００２５】
基板１１は絶縁材料からなる。基板１１としては、セラミック基板、ＦＲ‐４等の有機基板、金属コア基板、ガラス基板などを用いることができる。基板１１としては、絶縁材料からなり、表面に回路パターンを形成できるものであればよい。
【００２６】
電源ライン１２、出力ライン１４、グランドライン１３及びゲートライン１５は、基板１１の表面に、互いに離間して配されている。電源ライン１２、出力ライン１４及びグランドライン１３はこの順に並び、それぞれの延伸方向が略平行となるように配されている。
【００２７】
電源ライン１２は、一方の端部（図１の（ａ）における紙面下側の端部）側に配された＋電源から出力された電流を流すものである。電源ライン１２は、出力ライン１４側へ突出する突出部１２ａを有し、この突出部１２ａ上に、パワー素子２１の一部の端子が配されている。
【００２８】
出力ライン１４は、パワー素子２１を介して電源ライン１２から流入した電流を、他方の端部側（図１の（ａ）における紙面上側の端部側）へ流したり、グランドライン１３及びパワー素子２１を介して負荷から還流してきた電流を、他方の端子側へ流したりする配線である。
【００２９】
出力ライン１４は、一方の側部（電源ライン１２と近い側の側部）に設けられた電源ライン１２側へ突出する突出部１４ａ１と、他方の側部（グランドライン１３と近い側の側部）に設けられたグランドライン１３側へ突出する突出部１４ａ２とを有する。突出部１４ａには、パワー素子２１の一部の端子が配され、突出部１４ｂには、別のパワー素子２１の一部の端子が配されている。
【００３０】
グランドライン１３は、一方の端部（図１の（ａ）における紙面下側の端部）側に配された−電源やグランド（接地点）などへ電流を流すものである。グランドライン１３は、出力ライン１４側へ突出する突出部１３ａを有し、この突出部１３ａ上に、パワー素子２１の一部の端子が配されている。
【００３１】
ゲートライン１５は、電源ライン１２と出力ライン１４との間、及び出力ライン１４とグランドライン１３との間に、それぞれ島状に配されている。ゲートライン１５の延伸方向は、電源ライン１２、出力ライン１４及びグランドライン１３それぞれの延伸方向と略平行である。ゲートライン１５は、一方の端部に、延伸部より幅が広い幅広部１５ａを有する。幅広部１５ａにはパワー素子２１の一部の端子が配される。
【００３２】
複数のパワー素子２１として、本実施形態では、ハイサイド側のパワー素子２１Ａと、ローサイド側のパワー素子２１Ｂとを有する。パワー素子２１Ａ・２１Ｂはカスコード接続されている。パワー素子２１Ａ・２１Ｂは、それぞれ、半導体チップ２２と、第１ドレインソース端子２３と、第２のドレインソース端子２４と、ゲート端子２５とを備えている。
【００３３】
半導体チップ２２は、第１の主面２２ａと、第２の主面２２ｂとを備えている。半導体チップ２２の第１の主面２２ａに、第１ドレインソース端子２３と、第２のドレインソース端子２４と、ゲート端子２５とが、所定の間隔をもって配されている。このように、パワー素子２１Ａ・２１Ｂは、フリップチップにより基板へ実装が可能な構造となっている。半導体チップ２２は、例えば、III属窒化物半導体からなる。
【００３４】
パワー素子２１Ａ・２１Ｂは、ゲート端子２５への信号入力により、導通（ＯＮ）と非導通（ＯＦＦ）との切り替えが可能である。パワー素子２１Ａ・２１Ｂの一方は、デプレッション型の半導体素子であり、他方は、エンハンスメント型の半導体素子である。
【００３５】
第１ドレインソース端子２３と、第２のドレインソース端子２４とは、絶縁に必要な距離を確保しつつ、できるだけ近づけて配されていることが好ましい。これにより、第１ドレインソース端子２３と、第２のドレインソース端子２４との間において絶縁に必要な間隔を確保しつつ、パワー素子２１が実装される配線間の距離をできるだけ近づけることができるためである。
【００３６】
図１に示す矢印Ａのように、パワー素子２１Ａ・２１Ｂは、第１の主面２２ａが基板１１上の回路パターンと対向するように、フリップチップ搭載されている。
【００３７】
パワー素子２１Ａのうち、第１のドレインソース端子２３は出力ライン１４の突出部１４ａ１と接触し、第２のドレインソース端子２４は電源ライン１２の突出部１２ａと接触し、ゲート端子２５はゲートライン１５の幅広部１５ａと接触している。パワー素子２１Ｂのうち、第１のドレインソース端子２３はグランドライン１３の突出部１３ａと接触し、第２のドレインソース端子２４は出力ライン１４の突出部１４ａ２と接触し、ゲート端子２５はゲートライン１５の幅広部１５ａと接触している。パワー素子２１Ａの第１のドレインソース端子２３と、パワー素子２１Ｂの第２のドレインソース端子２４とが、出力ライン１４を介して接続されることで、パワー素子２１Ａとパワー素子２１Ｂとは直列接続されている。パワー素子２１Ａ・２１Ｂにより、パワーモジュール１はハーフブリッジ回路を構成している。
【００３８】
パワー素子２１Ａ・２１Ｂそれぞれの第１のドレインソース端子２３、第２のドレインソース端子２４、及びゲート端子２５と、各回路パターンとの接続は、半田、導電性接着剤、異方性導電シート等を用いて接続することができる。特に、低温焼結型導電性ペーストは、硬化後に再溶融しないので、パワーモジュール１を別基板に半田付等で搭載する際に有利である。
【００３９】
パワー素子２１Ａ・２１Ｂそれぞれの第１のドレインソース端子２３と、第２のドレインソース端子２４との端子間は、パワー素子２１Ａ・２１Ｂが非導通状態の時、電源電圧そのものが印加される場合があるので、絶縁のための距離が必要である。
【００４０】
パワー素子２１Ａ・２１Ｂをパワーモジュール１に搭載した場合は、アンダーフィル材などで、第１のドレインソース端子２３と、第２のドレインソース端子２４との端子間が充填されるため、第１のドレインソース端子２３と第２のドレインソース端子２４との端子間の距離は、充填する材料の絶縁耐圧（通常は数ｋＶ/ｍｍ以上）を目安に設計するとよい。しかし、チップのテストは乾燥空気中で行われるのが一般的であるので、テスト中に放電等の不具合が起こらないよう、第１のドレインソース端子２３と、第２のドレインソース端子２４との端子間は２ｋＶ/ｍｍ程度の絶縁耐圧を有するように設定することが望ましい。例えば、パワー素子２１Ａ・２１Ｂが６００Ｖの耐圧性を有する場合、第１のドレインソース端子２３と、第２のドレインソース端子２４との端子間は０．３ｍｍ以上の距離を保つように設定する。この距離は、半導体チップ２２のサイズ（通常、数ｍｍ以上）に比べ、小さい値であるので、磁界をキャンセルする電流対が近づき、磁界キャンセルによる寄生インダクタンス抑制が得られる。
【００４１】
図２は、パワーモジュール１の動作の様子を表す図である。図２では、パワーモジュール１において、電源ライン１２の一方の端部側（図２の紙面下側）に電源のプラス端子が接続され、グランドライン１３の一方の端部側（図２の紙面下側）に電源のマイナス端子又はグランド（接地点）が接続され、電源ライン１２、出力ライン１４及びグランドライン１３の他方の端部側（図２の紙面上側）に負荷が接続されているものとする。また、パワーモジュール１を、パワーモジュール１が組み込まれたハーフブリッジ型の回路により、降圧ＤＣ-ＤＣ変換動作を行う場合を想定している。なお、他の回路トポロジーでも、効果の考え方は同じである。
【００４２】
図２において、ハイサイド側のパワー素子２１Ａを導通させ、ローサイド側のパワー素子２１Ｂを非導通とした場合における、電源から負荷へ供給される電流を電流Ｉ１、グランドへのリターン電流を電流Ｉ２としている。また、図２において、ハイサイド側のパワー素子２１Ａを非導通とし、ローサイド側のパワー素子２１Ｂを導通させた場合における、負荷からのリターン電流であって負荷に還流している電流を電流Ｉ３としている。
【００４３】
ハイサイド側のパワー素子２１が導通し、ローサイド側のパワー素子２１Ｂが非導通のとき、電流Ｉ１は、電源から電源ライン１２の一方の端部（図２の紙面下側端部）へ供給されると、パワー素子２１Ａの第２のドレインソース端子２４及び第１のドレインソース端子２３を通り、出力ライン１４へ供給され、出力ライン１４の他方の端部（図２の紙面上側端部）へ出力され、これにより、負荷へ電流Ｉ１が供給される。
【００４４】
また、負荷からグランドライン１３の他方の端部（図２の紙面上側端部）へ供給された電流Ｉ２は、パワー素子２１Ｂが非導通であるため、そのままグランドライン１３に沿って流れ、グランドライン１３の一方の端部（図２の下側端部）からグランドライン１３と接続されているマイナス電源又はグランド（接地点）へ供給される。
【００４５】
電源ライン１２の一方の端部近傍である領域Ｅ１を流れる電流Ｉ１と、グランドライン１３の一方の端部近傍である領域Ｅ２を流れる電流Ｉ２とは、向きが逆で電流量が同じになるので、領域Ｅ１を流れる電流Ｉ１が作る磁界と、領域Ｅ２を流れる電流Ｉ２が作る磁界とは相殺され、領域Ｅ１を流れる電流Ｉ１と、領域Ｅ２を流れる電流Ｉ２との相互インダクタンスによって、それぞれの電流Ｉ１・Ｉ２による自己インダクタンスの影響がなくなり、電流Ｉ１・Ｉ２による寄生インダクタンスを小さく抑えることができる。そして、領域Ｅ１及び領域Ｅ２の距離が近い程、磁界同士をキャンセルさせる効果が高くなる。
【００４６】
そこで、パワーモジュール１では、電源ライン１２と出力ライン１４との間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ａと、出力ライン１４とグランドライン１３との間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｂとは、フリップチップにより実装されている。
【００４７】
このため、図１３及び図１４に示した従来のパワーモジュール１０１・１０１Ａのような、配線間の導通及び非導通を切り替えるパワー素子がワイヤーボンディングにより実装されている場合と比べて、図２の、矢印Ｂ１に示す電源ライン１２と出力ライン１４とのそれぞれの延伸部分の距離、及び、矢印Ｂ２に示す出力ライン１４とグランドライン１３とのそれぞれの延伸部分の距離を短くすることができる。
【００４８】
このように、パワーモジュール１によると、矢印Ｂ１・Ｂ２で示す配線間（電源ライン１２と出力ライン１４との間、及び出力ライン１４とグランドライン１３との間）の距離を、従来と比べて小さくすることができるため、領域Ｅ１を流れる電流Ｉ１と、領域Ｅ２を流れる電流Ｉ２との相互インダクタンスによって、それぞれの電流Ｉ１・Ｉ２による自己インダクタンスの影響をより抑えることができるため、電流Ｉ１・Ｉ２による寄生インダクタンスの抑制効果が高い。
【００４９】
そして、パワー素子２１Ａ・２１Ｂをフリップチップ実装することで、パワー素子２１Ａ・２１Ｂそれぞれにおいて、ソース端子又はドレイン端子である第１のドレインソース端子２３及び第２のドレインソース端子２４を、パワー素子２１Ａ・２１Ｂを配する領域内に配することができ配線間の距離を近づけることができるため、効果的に電流Ｉ１・Ｉ２に起因する寄生インダクタンスを抑制することができる。
【００５０】
また、ハイサイド側のパワー素子２１Ａを非導通とし、ローサイド側のパワー素子２１Ｂを導通させたとき、電流Ｉ３は、負荷からグランドライン１３の他方の端部へ供給され、パワー素子２１Ｂの第１のドレインソース端子２３及び第２のドレインソース端子２４を通り、出力ライン１４へ供給され、出力ライン１４の他方の端部へ出力され、これにより、負荷へ電流Ｉ３が還流していく。
【００５１】
ローサイド側のパワー素子２１Ｂが導通しているときは、ハイサイド側のパワー素子２１Ａは非導通であるため、領域Ｅ１及び領域Ｅ２には電流が流れないため、領域Ｅ１及び領域Ｅ２における寄生インダクタンスは、電流Ｉ３には何ら影響しない。
【００５２】
出力ライン１４の他方の端部近傍である領域Ｅ３を流れる電流Ｉ３と、グランドライン１３の他方の端部近傍である領域Ｅ４を流れる電流Ｉ３とは、向きが逆で電流量が同じになるので、領域Ｅ３を流れる電流Ｉ３が作る磁界と、領域Ｅ４を流れる電流Ｉ３が作る磁界とは相殺され、領域Ｅ３を流れる電流Ｉ３と、領域Ｅ４を流れる電流Ｉ３との相互インダクタンスによって、それぞれの電流Ｉ３による自己インダクタンスの影響がなくなり、それぞれの領域Ｅ３・Ｅ４における電流Ｉ３に起因する寄生インダクタンスを小さく抑えることができる。そして、領域Ｅ３及び領域Ｅ４の距離が近い程、磁界同士をキャンセルさせる効果が高くなる。
【００５３】
そこで、パワーモジュール１では、出力ライン１４とグランドライン１３との間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｂは、フリップチップにより実装されている。
【００５４】
このため、配線間の導通及び非導通を切り替えるパワー素子がワイヤーボンディングにより実装されている場合と比べて、図２の、矢印Ｂ２に示す出力ライン１４とグランドライン１３との延伸部分の距離を短くすることができる。
【００５５】
このように、パワーモジュール１によると、矢印Ｂ２で示す配線間（出力ライン１４とグランドライン１３との間）の距離を、従来と比べて小さくすることができるため、領域Ｅ３を流れる電流Ｉ３と、領域Ｅ４を流れる電流Ｉ３との相互インダクタンスによって、それぞれの電流Ｉ３による自己インダクタンスの影響をより抑えることができるため、領域Ｅ３及び領域Ｅ４における電流Ｉ３に起因する寄生インダクタンスの抑制効果が高い。
【００５６】
このように、パワーモジュール１は、電源と接続され当該電源から電流Ｉ１が入力される電源ラインと、負荷と接続され電源ライン１２に供給された電流Ｉ１を負荷へ出力する出力ライン１４と、電源ライン１２と略平行であり、接地点（グランド）と接続され上記負荷からの電流Ｉ２を上記接地点へ出力するグランドライン１３と、電源ライン１２及び出力ライン１４とフリップチップ接続されているパワー素子２１Ａと、出力ライン１４及びグランドライン１３とフリップチップ接続されているパワー素子２１Ｂとを備えている。
【００５７】
これにより、グランドライン１３は、電源ライン１２と略平行であるため、電源から電源ライン１２へ入力された電流Ｉ１の向きと、グランドライン１３からグランドへ出力される電流Ｉ２の向きとは略反対となる。このため、電源ライン１２を流れる電流Ｉ１と、グランドライン１３を流れる電流Ｉ２とにより磁界がキャンセルされるため、寄生インダクタンスを低減することができる。
【００５８】
そして、パワー素子２１Ａは、電源ライン１２及び出力ライン１４とフリップチップ接続されているため、ワイヤーボンディングの方法により接続される場合と比べて、電源ライン１２と出力ライン１４との距離を小さくすることができる。さらに、パワー素子２１Ｂは、出力ライン１４及びグランドライン１３とフリップチップ接続されているため、ワイヤーボンディングの方法により接続されている場合と比べて、出力ライン１４とグランドライン１３との距離を小さくすることができる。この結果、電源ライン１２と、グランドライン１３との距離を小さくすることができるため、それぞれを流れる電流Ｉ１・Ｉ２によって、より多くの磁界がキャンセルされることになり、寄生インダクタンスを低減する効果が高い。このように、上記構成によると、配線間の寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【００５９】
また、パワーモジュール１は、電源ライン１２及び出力ライン１４とパワー素子２１Ａとの間と、出力ライン１４及びグランドライン１３とパワー素子２１Ｂとの間とはそれぞれ、予め定められた絶縁破壊強度を超える絶縁材料で満たされていてもよい。上記構成により、強度が高いパワーモジュール１を得ることができる。
【００６０】
また、パワーモジュール１においては、パワー素子２１Ａ・２１Ｂは、一方がエンハンスメント型の半導体素子であり、他方がエンハンスメント型もしくはデプレッション型の半導体素子を直列接続したものである。エンハンスメント型同士のパワー素子２１Ａ・２１Ｂでパワーモジュール１を組むことが多いが、パワーモジュール１が非動作時の出力インピーダンスを低く抑えたい場合は、エンハンスメント型とデプレッション型のパワー素子２１Ａ・２１Ｂを組み合わせてもよい。そして、パワーモジュール１においては、パワー素子２１Ａ・２１Ｂは、電流の流れる向きが略同一である。このように、パワーモジュール１を構成している。
【００６１】
〔実施形態２〕
本発明の他の実施形態について、図３に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態１にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００６２】
図３は、実施形態２に係るパワーモジュール１Ａの構成を表す平面図である。パワーモジュール１Ａは、基板１１と、回路パターンである、電源ライン１２Ａ、出力ライン１４Ａ、グランドライン１３Ａ及びゲートライン１５Ａと、複数のパワー素子２１とを備えている。
【００６３】
電源ライン１２Ａ、出力ライン１４Ａ、グランドライン１３Ａ及びゲートライン１５Ａは、基板１１の表面に、互いに離間して配されている。電源ライン１２Ａと出力ライン１４Ａとは直線状になるように互いに離間して配されている。電源ライン１２Ａ及び出力ライン１４Ａと、グランドライン１３Ａとは、それぞれの延伸方向が略平行となるように配されている。
【００６４】
出力ライン１４Ａはグランドライン１３Ａ側へ突出する突出部１４Ａａを有し、グランドライン１３Ａは出力ライン１４Ａ側へ突出する突出部１３Ａａを有する。
【００６５】
電源ライン１２Ａは、一方の端部（図３における紙面下側の端部）は電源と接続され、逆側の他方の端部は、出力ライン１４Ａと隣接しつつ離間している。出力ライン１４Ａの一方の端部（図３における紙面下側の端部）は電源ラインの他方の端部と隣接しつつ離間しており、他方の端部（図３における紙面上側の端部）は負荷と接続される。グランドライン１３Ａの一方の端部（図３における紙面下側の端部）は−電源又はグランド（接地点）と接続され、他方の端部（図３における紙面上側の端部）は負荷と接続される。
【００６６】
ゲートライン１５Ａは、出力ライン１４Ａ及び電源ライン１２Ａの一方の側部（グランドライン１３Ａから遠い側の側部）側と、出力ライン１４Ａとグランドライン１３Ａとの間に、それぞれ島状に配されている。ゲートライン１５Ａのそれぞれの幅広部１５Ａａは、電源ライン１２Ａの他方の端部及び出力ライン１４Ａの一方の端部近傍と、出力ライン１４Ａの突出部１４Ａａ及びグランドライン１３Ａの突出部１３Ａａ近傍とに配されている。
【００６７】
複数のパワー素子２１として、ハイサイド側のパワー素子２１Ａと、ローサイド側のパワー素子２１Ｂとを有する。パワー素子２１Ａ・２１Ｂは回路パターンにフリップチップ実装されている。パワー素子２１Ａ・２１Ｂはカスコード接続されている。
【００６８】
パワー素子２１Ａのうち、第１のドレインソース端子２３は出力ライン１４の一方の端部と接触し、第２のドレインソース端子２４は電源ライン１２の他方の端部と接触し、ゲート端子２５はゲートライン１５Ａの幅広部１５Ａａと接触している。パワー素子２１Ｂのうち、第１のドレインソース端子２３はグランドライン１３Ａの突出部１３Ａａと接触し、第２のドレインソース端子２４は出力ライン１４Ａの突出部１４Ａａと接触し、ゲート端子２５はゲートライン１５Ａの幅広部１５Ａａと接触している。
【００６９】
パワー素子２１Ａの第１のドレインソース端子２３と、パワー素子２１Ｂの第２のドレインソース端子２４とが、出力ライン１４Ａを介して接続されることで、パワー素子２１Ａとパワー素子２１Ｂとは直列接続されている。パワー素子２１Ａ・２１Ｂは、パワーモジュール１Ａにおいてハーフブリッジ回路を構成している。
【００７０】
図３において、ハイサイド側のパワー素子２１Ａを導通させ、ローサイド側のパワー素子２１Ｂを非導通とした場合における、電源から負荷へ供給される電流を電流ＩＡ１、グランドへのリターン電流を電流ＩＡ２としている。また、図３において、ハイサイド側のパワー素子２１Ａを非導通とし、ローサイド側のパワー素子２１Ｂを導通させた場合における、負荷からのリターン電流であって負荷に還流している電流を電流ＩＡ３としている。
【００７１】
ハイサイド側のパワー素子２１が導通し、ローサイド側のパワー素子２１Ｂが非導通のとき、電流ＩＡ１は、電源から電源ライン１２の一方の端部（図３の紙面下側端部）へ供給されると、パワー素子２１Ａの第２のドレインソース端子２４及び第１のドレインソース端子２３を通り、出力ライン１４へ供給され、出力ライン１４の他方の端部（図２の紙面上側端部）へ出力され、これにより、負荷へ電流ＩＡ１が供給される。
【００７２】
また、負荷からグランドライン１３の他方の端部（図３の紙面上側端部）へ供給された電流ＩＡ２は、パワー素子２１Ｂが非導通であるため、そのままグランドライン１３Ａに沿って流れ、グランドライン１３Ａの一方の端部（図３の下側端部）からグランドライン１３Ａと接続されているマイナス電源又はグランド（接地点）へ供給される。
【００７３】
パワーモジュール１Ａでは、電源ライン１２Ａと出力ライン１４Ａとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ａと、出力ライン１４Ａとグランドライン１３Ａとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｂとは、フリップチップにより実装されている。
【００７４】
このため、パワー素子がワイヤーボンディングにより実装されている場合と比べて、図３の、矢印Ｃに示す電源ライン１２Ａ及び出力ライン１４Ａと、グランドライン１３Ａとのそれぞれの延伸部分の距離を短くすることができる。
【００７５】
これにより、領域ＥＡ１を流れる電流ＩＡ１と、領域ＥＡ２を流れる電流ＩＡ２との相互インダクタンスによって、それぞれの電流ＩＡ１・ＩＡ２による自己インダクタンスの影響をより抑えることができるため、領域ＥＡ１・ＥＡ２それぞれの電流ＩＡ１・ＩＡ２に起因する寄生インダクタンスの抑制効果が高い。
【００７６】
また、ハイサイド側のパワー素子２１Ａを非導通とし、ローサイド側のパワー素子２１Ｂを導通させたとき、電流ＩＡ３は、負荷からグランドライン１３Ａの他方の端部へ供給され、パワー素子２１Ｂの第１のドレインソース端子２３及び第２のドレインソース端子２４を通り、出力ライン１４Ａへ供給され、出力ライン１４の他方の端部へ出力され、これにより、負荷へ電流ＩＡ３が還流していく。なお、ローサイド側のパワー素子２１Ｂが導通しているときは、ハイサイド側のパワー素子２１Ａは非導通であるため、領域ＥＡ１及び領域ＥＡ２には電流が流れない。
【００７７】
パワーモジュール１Ｂでは、出力ライン１４Ａとグランドライン１３Ａとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｂは、フリップチップにより実装されている。
【００７８】
このため、配線間の導通及び非導通を切り替えるパワー素子がワイヤーボンディングにより実装されている場合と比べて、図３の、矢印Ｃに示す出力ライン１４Ａとグランドライン１３Ａとの延伸部分の距離を短くすることができる。これにより、領域ＥＡ３を流れる電流ＩＡ３と、領域ＥＡ４を流れる電流ＩＡ３との相互インダクタンスによって、それぞれの電流Ｉ３による自己インダクタンスの影響を抑える効果が高く、領域ＥＡ３及び領域ＥＡ４における電流ＩＡ３に起因する寄生インダクタンスの抑制効果が高い。
【００７９】
さらに、パワーモジュール１Ａは、図１及び図２に示したパワーモジュール１とは異なり、負荷へ信号を出力する出力ライン１４Ａを、電源ライン１２Ａとグランドライン１３Ａとの間ではなく、電源ライン１２Ａより、還流電流である電流ＩＡ３のうち異なる向きの電流ＩＡ３が流れ、互いの距離が近づく領域ＥＡ３及び領域ＥＡ４側へ配したことで、領域ＥＡ１と領域ＥＡ２との距離をさらに近づけている。
【００８０】
このように、図３に示すパワーモジュール１Ａは、ハーフブリッジ、ＤＣＤＣコンバータの場合の、最も効果的な配置である。領域ＥＡ１・ＥＡ２を接近させること、領域ＥＡ３・ＥＡ４を接近させることの両立ができる。この配置を取るのに好都合なチップは、モジュール基板で必要な電源パターン幅とパワー素子の電極幅が近いものである。
【００８１】
このように、パワーモジュール１Ａにおいては、電源ライン１２Ａと、出力ライン１４Ａとは、略直線状に配されており、パワー素子２１Ａは、互いに隣接する電源ライン１２Ａの端部と、出力ライン１４Ａの端部とにフリップチップ接続されていている。上記構成によると、電源ライン１２と、グランドライン１３Ａとの距離を、さらに小さくすることができるため、さらに、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【００８２】
〔実施形態３〕
本発明の実施形態３について、図４、図５及び図１５に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態１及び２にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【００８３】
図４は、実施形態３に係るパワーモジュール１Ｂの構成を表す平面図である。図１５は、実施形態３のパワーモジュール１Ｂを外部回路と接続している様子を概略的に表す図である。パワーモジュール１Ｂでは単相インバータ回路を想定している。パワーモジュール１Ｂは、外部回路である電源６１、必要に応じて付加されるコンデンサ６２、及び、負荷であるトランス６３の一次コイル６３ａと接続される。トランス６３は、一次コイル６３ａと対となる２次コイル６３ｂがさらに外部回路と接続されることでインバータ回路を構成する。パワーモジュール１Ｂは左右対称形状であるため、上下に接続する回路が逆の場合もあり得る。
【００８４】
なお、図１５では、パワーモジュール１Ｂ外の配線は、実線又は破線により簡略して記載している。また、図１５に示すパワーモジュール１Ｂと外部回路との接続関係は一例であり、図１５に示す構成に限定されるものではない。
【００８５】
パワーモジュール１Ｂは、基板１１と、回路パターンである、電源ライン１２Ｂ、第１の出力ライン１４Ｂ、グランドライン１３Ｂ、ゲートライン１５Ｂ及び第２の出力ライン１６Ｂと、複数のパワー素子２１とを備えている。パワーモジュール１Ｂは、複数のパワー素子２１として、４個のパワー素子２１Ａ〜２１Ｄを備えている。
【００８６】
パワーモジュール１Ｂは、４個のパワー素子２１Ａ〜２１Ｄにより、フルブリッジ回路を構成している。
【００８７】
電源ライン１２Ｂ、第１の出力ライン１４Ｂ、グランドライン１３Ｂ、ゲートライン１５Ｂ及び第２の出力ライン１６Ｂは、基板１１の表面に、互いに離間して配されている。
【００８８】
第１の出力ライン１４Ｂと、第２の出力ライン１６Ｂとは直線状になるように互いに離間して配されている。電源ライン１２Ｂと、第１の出力ライン１４Ｂ及び第２の出力ライン１６Ｂと、グランドライン１３Ｂとは、それぞれの延伸方向が略平行となるように、この順に並んで配されている。
【００８９】
電源ライン１２Ｂは、第１の出力ライン１４Ｂ側へ突出する突出部１２Ｂａ１と、第２の出力ライン１６Ｂ側へ突出する突出部１２Ｂａ２とを有する。電源ライン１２Ｂは、一方の端部（図４及び図１５における紙面下側の端部）は電源６１のプラス端子と接続され、他方の端部（図４及び図１５における紙面上側の端部）は負荷と接続される。当該負荷の一例として、電源ライン１２Ｂの他方の端部は、コンデンサ６２の一方の電極と接続される。
【００９０】
第１の出力ライン１４Ｂの一方の端部（図４及び図１５における紙面下側の端部）は、第２の出力ライン１６Ｂの他方の端部と隣接しつつ離間しており、他方の端部（図４及び図１５における紙面上側の端部）は負荷と接続されている。当該負荷の一例として、第１の出力ライン１４Ｂの一方の端部は、トランス６３の一次コイル６３ａの一方の端部と接続される。なお、このトランス６３は、例えば、インバータ回路等を構成していてもよい。
【００９１】
第１の出力ライン１４Ｂは電源ライン１２Ｂの突出部１２Ｂａ１側へ突出する突出部１４Ｂａ１と、グランドライン１３Ｂ側へ突出する突出部１４Ｂａ２とを有する。
【００９２】
第２の出力ライン１６Ｂの一方の端部（図４及び図１５における紙面下側の端部）は、負荷と接続されており、他方の端部（図４及び図１５における紙面上側の端部）は、第１の出力ライン１４Ｂの一方の端部と隣接しつつ離間している。当該負荷の一例として、第２の出力ライン１６Ｂの一方の端部は、トランス６３の一次コイル６３ａの他方の端部と接続される。
【００９３】
第２の出力ライン１６Ｂは電源ライン１２Ｂの突出部１２Ｂａ２側へ突出する突出部１６Ｂａ１と、グランドライン１３Ｂ側へ突出する突出部１６Ｂａ２とを有する。
【００９４】
グランドライン１３Ｂの一方の端部（図４及び図１５における紙面下側の端部）は、グランド（接地点）である電源６１のグランド端子と接続され、他方の端部（図４及び図１５における紙面上側の端部）は負荷と接続される。当該負荷の一例として、グランドライン１３Ｂの他方の端部は、コンデンサ６２の他方の電極と接続されている。
【００９５】
グランドライン１３Ｂは、第１の出力ライン１４Ｂの突出部１４Ｂａ２側へ突出する突出部１３Ｂａ１と、第２の出力ライン１６Ｂの突出部１６Ｂａ２側へ突出する突出部１３Ｂａ２とを有する。
【００９６】
ゲートライン１５Ｂは、電源ライン１２Ｂと第１の出力ライン１４Ｂとの間と、第１の出力ライン１４Ｂとグランドライン１３Ｂとの間と、電源ライン１２Ｂと第２の出力ライン１６Ｂとの間と、第２の出力ライン１６Ｂとグランドライン１３Ｂとの間に、それぞれ島状に配されている。
【００９７】
ゲートライン１５Ｂのぞれぞれの幅広部１５Ｂａは、電源ライン１２Ｂの突出部１２Ｂａ１及び第１の出力ライン１４Ｂの突出部１４Ｂａ１近傍と、第１の出力ライン１４Ｂの突出部１４Ｂａ２及びグランドライン１３Ｂの突出部１３Ｂａ１近傍と、電源ライン１２Ｂの突出部１２Ｂａ２及び第２の出力ライン１６Ｂの突出部１６Ｂａ１近傍と、第２の出力ライン１６Ｂの突出部１６Ｂａ２及びグランドライン１３Ｂの突出部１３Ｂａ２近傍との４カ所に配されている。
【００９８】
パワー素子２１Ａ〜２１Ｄは、回路パターンにフリップチップ実装されている。
【００９９】
パワー素子２１Ａ・２１Ｃはハイサイド側のパワー素子であり、パワー素子２１Ｂ・２１Ｄはローサイド側のパワー素子である。なお、パワー素子２１Ｃ・２１Ｄそれぞれの構造は、パワー素子２１Ａ・Ｂと同様である。
【０１００】
パワー素子２１Ａのうち、第１のドレインソース端子２３は第１の出力ライン１４Ｂの突出部１４Ｂａ１と接触し、第２のドレインソース端子２４は電源ライン１２Ｂの突出部１２Ｂａ１と接触し、ゲート端子２５はゲートライン１５Ｂの幅広部１５Ｂａと接触している。パワー素子２１Ｂのうち、第１のドレインソース端子２３はグランドライン１３Ｂの突出部１３Ｂａ１と接触し、第２のドレインソース端子２４は第１の出力ライン１４Ｂの突出部１４Ｂａ２と接触し、ゲート端子２５はゲートライン１５Ｂの幅広部１５Ｂａと接触している。
【０１０１】
パワー素子２１Ｃのうち、第１のドレインソース端子２３は電源ライン１２Ｂの突出部１２Ｂａ２と接触し、第２のドレインソース端子２４は第２の出力ライン１６Ｂの突出部１６Ｂａ１と接触し、ゲート端子２５はゲートライン１５Ｂの幅広部１５Ｂａと接触している。パワー素子２１Ｄのうち、第１のドレインソース端子２３は第２の出力ライン１６Ｂの突出部１６Ｂａ２と接触し、第２のドレインソース端子２４はグランドライン１３Ｂの突出部１３Ｂａ２と接触し、ゲート端子２５はゲートライン１５Ｂの幅広部１５Ｂａと接触している。
【０１０２】
パワー素子２１Ａの第１のドレインソース端子２３と、パワー素子２１Ｂの第２のドレインソース端子２４とが、第１の出力ライン１４Ｂを介して接続されることで、パワー素子２１Ａとパワー素子２１Ｂとは直列接続されている。パワー素子２１Ｃの第２のドレインソース端子２４と、パワー素子２１Ｄの第１のドレインソース端子２３とが、第２の出力ライン１６Ｂを介して接続されることで、パワー素子２１Ｃとパワー素子２１Ｄとは直列接続されている。パワー素子２１Ａ・２１Ｂと、パワー素子２１Ｃ・２１Ｄとは並列に接続されている。
【０１０３】
図５は、パワーモジュール１Ｂの動作の様子を表す図である。図５において、電源から電力が供給されている場合であって、電源６１から負荷（図１５に示すトランス６３）へ供給される電流を電流ＩＢ１、グランドへのリターン電流を電流ＩＢ２としている。また、ローサイド側のパワー素子２１Ｂ・２１Ｄを導通させ、ハイサイド側のパワー素子２１Ａ・２１Ｃを非導通とした場合における負荷（図１５に示すトランス６３）からのリターン電流であって、負荷に還流している電流を電流ＩＢ３としている。
【０１０４】
ハイサイド側のパワー素子２１Ａ及びローサイド側のパワー素子２１Ｄが導通し、ハイサイド側のパワー素子２１Ｃ及びローサイド側のパワー素子２１Ｂが非導通のとき、電流ＩＢ１は、電源から電源ライン１２Ｂの一方の端部（図５の紙面下側端部）へ供給されると、パワー素子２１Ａの第２のドレインソース端子２４及び第１のドレインソース端子２３を通り、第１の出力ライン１４Ｂへ供給され、第１の出力ライン１４Ｂの他方の端部（図５の紙面上側端部）へ出力され、これにより、負荷（図１５に示すトランス６３）へ電流ＩＢ１が供給される。
【０１０５】
また、負荷から第２の出力端子１６Ｃの一方の端部（図５の紙面下側端部）へ供給された電流ＩＢ２は、パワー素子２１Ｃが非導通であるため、パワー素子２１Ｄの第１のドレインソース端子２３及び第２のドレインソース端子２４を通り、グランドライン１３Ｂへ供給され、グランドライン１３Ｂの一方の端部（図５の紙面下側端部）からグランドライン１３Ｂと接続されているグランド（接地点）へ供給される。
【０１０６】
パワーモジュール１Ｂでは、電源ライン１２Ｂと第１の出力ライン１４Ｂとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ａと、電源ライン１２Ｂと第２の出力ライン１６Ｂとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｃと、第２の出力ライン１６Ｂとグランドライン１３Ｂとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｄとは、フリップチップにより実装されている。
【０１０７】
このため、パワー素子がワイヤーボンディングにより実装されている場合と比べて、図５の、矢印Ｄ１に示す電源ライン１２Ｂ及び第１の出力ライン１４Ｂの延伸部分の距離と、矢印Ｄ３に示す電源ライン１２Ｂ及び第２の出力ライン１６Ｂの延伸部分の距離と、矢印Ｄ４に示す第２の出力ライン１６Ｂとグランドライン１３Ｂとの延伸部分の距離とを短くすることができる。
【０１０８】
これにより、電源ライン１２Ｂのうち一方の端部近傍の領域ＥＢ１を流れる電流ＩＢ１と、グランドライン１３Ｂのうち一方の端部近傍の領域ＥＢ２を流れる電流ＩＢ２との相互インダクタンスによって、それぞれの電流ＩＢ１・ＩＢ２による自己インダクタンスの影響をより抑えることができるため、領域ＥＢ１・ＥＢ２それぞれの電流ＩＢ１・ＩＢ２に起因する寄生インダクタンスの抑制効果が高い。
【０１０９】
なお、第１の出力ライン１４Ｂにおける他方の端部近傍の領域ＥＢ３や、電源ライン１２Ｂのうちパワー素子２１Ａ及びパワー素子２１Ｃが配されている近傍の領域ＥＢ５などは、電流ＩＢ１と向きが逆で同じ電流量である電流が流れることで磁界をキャンセルすることができる対となる領域が存在しない。このため、領域ＥＢ３及び領域ＥＢ５の寄生インダクタンスを抑制することはできないものの、電流ＩＢ１は負荷に流れる電流であり、通常は負荷の大きなインダクタンスが流れる経路に直列に組み込まれているため、パワーモジュール１Ｂとして領域ＥＢ３・ＥＢ５の寄生インダクタンスの影響はわずかであるため問題ない。
【０１１０】
また、ハイサイド側のパワー素子２１Ａ・２１Ｃを非導通とし、ローサイド側のパワー素子２１Ｂ・２１Ｄを導通させたとき、電流ＩＢ３は、負荷から第２の出力ライン１６Ｂの他方の端部へ供給され、パワー素子２１Ｄの第１のドレインソース端子２３及び第２のドレインソース端子２４を通り、グランドライン１３Ｂへ供給され、パワー素子２１Ｂの第１のドレインソース端子２３及び第２のドレインソース端子２４を通り、第１の出力ライン１４Ｂへ供給され、出力ライン１４Ａの他方の端部へ出力され、これにより、負荷へ電流ＩＢ３が還流していく。なお、ローサイド側のパワー素子２１Ｂ・２１Ｄが導通しているときは、ハイサイド側のパワー素子２１Ａ・２１Ｃは非導通であるため、領域ＥＢ１及び領域ＥＢ２には電流が流れない。
【０１１１】
パワーモジュール１Ｂでは、第１の出力ライン１４Ｂとグランドライン１３Ｂとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｂと、第２の出力ライン１６Ｂとグランドライン１３Ｂとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｄとは、フリップチップにより実装されている。
【０１１２】
このため、配線間の導通及び非導通を切り替えるパワー素子がワイヤーボンディングにより実装されている場合と比べて、図５の、矢印Ｄ２に示す第１の出力ライン１４Ｂとグランドライン１３Ｂとの延伸部の距離と、矢印Ｄ４に示す第２の出力ライン１６Ｂとグランドライン１３Ｂとの延伸部分の距離とを短くすることができる。
【０１１３】
なお、グランドライン１３Ｂのうちパワー素子２１Ｂ及びパワー素子２１Ｄが配されている近傍の領域ＥＢ４など、電流ＩＢ３と向きが逆で同じ電流量である電流が流れることで磁界をキャンセルすることができる対となる領域が存在しない。このため、領域ＥＢ４の寄生インダクタンスを抑制することはできないものの、電流ＩＢ３は負荷に流れる電流であり、通常は負荷の大きなインダクタンスが流れる経路に直列に組み込まれているため、パワーモジュール１Ｂとして領域ＥＢ４の寄生インダクタンスの影響はわずかであるため問題ない。
【０１１４】
このように、パワーモジュール１Ｂによると、上記負荷と接続され、当該負荷からの電流をグランドライン１３Ｂへ出力するための第２の出力ライン１６Ｂと、電源ライン１２Ｂ及び第２の出力ライン１６Ｂとフリップチップ接続されているパワー素子２１Ｃと、第２の出力ライン１６Ｂ及びグランドライン１３Ｂとフリップチップ接続されているパワー素子２１Ｄとを備えている。上記構成により、フルブリッジ回路を構成しつつ、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０１１５】
なお、パワーモジュールにおける回路設計は、向きによる制約を少なくし汎用性を高めるため、できるだけ対称形状となるように配線等を設計する。しかし、各配線の両端子を必ず外部の配線と接続する必要はなく、各配線のうち余った端部は、回路動作上、使用されなくてもよい。
【０１１６】
例えば、図１５において、電源ライン１２Ｂ及びグランドライン１３Ｂの他方の端部（図１５の紙面上側端部）はコンデンサ６２と接続されているものとして説明したが、電源ライン１２Ｂ及びグランドライン１３Ｂの他方の端部は外部回路と接続されていなくてもよい。また、パワーモジュール１Ｂの向きを逆にして使用する場合は、電源ライン１２Ｂ及びグランドライン１３Ｂの他方の端部がそれぞれ電源６１と接続され、電源ライン１２Ｂ及びグランドライン１３Ｂの一方の端部がコンデンサ６２と接続されるか、または、未接続の端部となる。
【０１１７】
〔実施形態４〕
本発明の実施形態４について、図６、図７及び図１６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態１〜３にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１１８】
図６は、実施形態４に係るパワーモジュール１Ｃの構成を表す平面図である。図１６は、実施形態４のパワーモジュール１Ｃを外部回路と接続している様子を概略的に表す図である。パワーモジュール１Ｃは、外部回路である電源６１、負荷であるコンデンサ６２、及び、負荷である３相モータ６４の各コイル６４ａ・６４ｂ・６４ｃと接続されている。３相モータ６４の各コイル６４ａ・６４ｂ・６４ｃは、それぞれの一方の端部同士が接続されている（いわゆるＹ接続）タイプを例としている。パワーモジュール１Ｃは符号の表記方向に対して上下対称形状であるため、上下に接続する回路が逆の場合もあり得る。
【０１１９】
なお、図１６では、パワーモジュール１Ｃ外の配線は、実線又は破線により簡略して記載している。また、図１６に示すパワーモジュール１Ｃと外部回路との接続関係は一例であり、図１６に示す構成に限定されるものではない。
【０１２０】
パワーモジュール１Ｃは、基板１１と、回路パターンである、電源ライン１２Ｃ、第１の出力ライン１４Ｃ、グランドライン１３Ｃ、ゲートライン１５Ｃ、第２の出力ライン１６Ｃ及び第３の出力ライン１７Ｃと、複数のパワー素子２１とを備えている。パワーモジュール１Ｃは、複数のパワー素子２１として、６個のパワー素子２１Ａ〜２１Ｆを備えている。
【０１２１】
パワーモジュール１Ｃは、６個のパワー素子２１Ａ〜２１Ｆにより、３相インバータ回路を構成している。
【０１２２】
電源ライン１２Ｃ、第１の出力ライン１４Ｃ、グランドライン１３Ｃ、ゲートライン１５Ｃ、第２の出力ライン１６Ｃ及び第３の出力ライン１７Ｃは、基板１１の表面に、互いに離間して配されている。
【０１２３】
第１の出力ライン１４Ｃと、第２の出力ライン１６Ｃと、第３の出力ライン１７Ｃとは直線状になるように互いに離間して配されている。電源ライン１２Ｃと、第１の出力ライン１４Ｃ、第２の出力ライン１６Ｃ及び第３の出力ライン１７Ｃと、グランドライン１３Ｃとは、それぞれの延伸方向が略平行となるように、この順に並んで配されている。
【０１２４】
電源ライン１２Ｃは、第１の出力ライン１４Ｃ側へ突出する突出部１２Ｃａ１と、第２の出力ライン１６Ｃ側へ突出する突出部１２Ｃａ２と、第３の出力ライン１７Ｃ側へ突出する突出部１２Ｃａ３とを有する。電源ライン１２Ｃは、一方の端部（図６及び図１６における紙面下側の端部）は電源６１のプラス端子と接続され、他方の端部（図６及び図１６における紙面上側の端部）は負荷と接続される。当該負荷の一例として、電源ライン１２Ｂの他方の端部は、コンデンサ６２の一方の電極と接続される。
【０１２５】
第１の出力ライン１４Ｃの一方の端部（図６及び図１６における紙面下側の端部）は、第２の出力ライン１６Ｃの他方の端部と隣接しつつ離間しており、他方の端部（図６及び図１６における紙面上側の端部）は基板１１の他方の端部（図６及び図１６における紙面上側の端部）より内側に配されている。第１の出力ライン１４Ｃは負荷と接続される。当該負荷の一例として、第１の出力ライン１４Ｃは、３相モータ６４が備えるコイル６４ａの他方の端部と接続される。
【０１２６】
第１の出力ライン１４Ｃは、電源ライン１２Ｃの突出部１２Ｃａ１側へ突出する突出部１４Ｃａ１と、グランドライン１３Ｃ側へ突出する突出部１４Ｃａ２とを有する。
【０１２７】
第２の出力ライン１６Ｃの一方の端部（図６及び図１６における紙面下側の端部）は、第３の出力ライン１７Ｃの他方の端部と隣接しつつ離間しており、他方の端部（図６及び図１６における紙面上側の端部）は第１の出力ライン１４Ｃの一方の端部と隣接しつつ離間している。第２の出力ライン１６Ｃは負荷と接続される。当該負荷の一例として、第２の出力ライン１６Ｃは、３相モータ６４が備えるコイル６４ｂの他方の端部と接続される。
【０１２８】
第２の出力ライン１６Ｃは電源ライン１２Ｂの突出部１２Ｃａ２側へ突出する突出部１６Ｃａ１と、グランドライン１３Ｃ側へ突出する突出部１６Ｃａ２とを有する。
【０１２９】
第３の出力ライン１７Ｃの一方の端部（図６及び図１６における紙面下側の端部）は、基板１１の一方の端部（図６及び図１６における紙面下側の端部）より内側に配されており、他の端部（図６及び図１６における紙面上側の端部）は第２の出力ライン１６Ｃの一方の端部と隣接しつつ離間している。第３の出力ライン１７Ｃは負荷と接続される。当該負荷の一例として、第３の出力ライン１７Ｃは、３相モータ６４が備えるコイル６４ｃの他方の端部と接続される。
【０１３０】
第３の出力ライン１７Ｃは電源ライン１２Ｂの突出部１２Ｃａ３側へ突出する突出部１７Ｃａ１と、グランドライン１３Ｃ側へ突出する突出部１７Ｃａ２とを有する。
【０１３１】
グランドライン１３Ｃの一方の端部（図６及び図１６における紙面下側の端部）は、グランド（接地点）である電源６１のグランド端子と接続されており、他方の端部（図６及び図１６における紙面上側の端部）は負荷と接続される。当該負荷の一例として、グランドライン１３Ｃの他方の端部は、コンデンサ６２の他方の電極と接続される。
【０１３２】
グランドライン１３Ｃは、第１の出力ライン１４Ｃの突出部１４Ｃａ２側へ突出する突出部１３Ｃａ１と、第２の出力ライン１６Ｃの突出部１６Ｃａ２側へ突出する突出部１３Ｃａ２と、第３の出力ライン１７Ｃの突出部１７Ｃａ２側へ突出する突出部１３Ｃａ３とを有する。
【０１３３】
ゲートライン１５Ｃは、電源ライン１２Ｃと第１の出力ライン１４Ｃとの間と、第１の出力ライン１４Ｃとグランドライン１３Ｃとの間と、電源ライン１２Ｃと第２の出力ライン１６Ｃとの間と、第２の出力ライン１６Ｃとグランドライン１３Ｃとの間と、電源ライン１２Ｃと第３の出力ライン１７Ｃとの間と、第３の出力ライン１７Ｃとグランドライン１３Ｃとの間とに、それぞれ島状に配されている。
【０１３４】
ゲートライン１５Ｃのぞれぞれの幅広部１５Ｃａは、電源ライン１２Ｃの突出部１２Ｃａ１及び第１の出力ライン１４Ｃの突出部１４Ｃａ１近傍と、第１の出力ライン１４Ｃの突出部１４Ｃａ２及びグランドライン１３Ｃの突出部１３Ｃａ１近傍と、電源ライン１２Ｃの突出部１２Ｃａ２及び第２の出力ライン１６Ｃの突出部１６Ｃａ１近傍と、第２の出力ライン１６Ｃの突出部１６Ｃａ２及びグランドライン１３Ｃの突出部１３Ｃａ２近傍と、電源ライン１２Ｃの突出部１２Ｃａ３及び第３の出力ライン１７Ｃの突出部１７Ｃａ１近傍と、第３の出力ライン１７Ｃの突出部１７Ｃａ２及びグランドライン１３Ｃの突出部１３Ｃａ３近傍との６カ所に配されている。
【０１３５】
パワー素子２１Ａ〜２１Ｆは、回路パターンにフリップチップ実装されている。パワー素子２１Ａ〜２１Ｆはエンハンスメントタイプのトランジスタである。
【０１３６】
パワー素子２１Ａ・２１Ｃ・２１Ｅはハイサイド側のパワー素子であり、パワー素子２１Ｂ・２１Ｄ・２１Ｆはローサイド側のパワー素子である。なお、パワー素子２１Ｅ・２１Ｆそれぞれの構造は、パワー素子２１Ａ・２１Ｂや、パワー素子２１Ｃ・２１Ｄと同様である。
【０１３７】
パワー素子２１Ａのうち、第１のドレインソース端子２３は第１の出力ライン１４Ｃの突出部１４Ｃａ１と接触し、第２のドレインソース端子２４は電源ライン１２Ｃの突出部１２Ｃａ１と接触し、ゲート端子２５はゲートライン１５Ｃの幅広部１５Ｃａと接触している。パワー素子２１Ｂのうち、第１のドレインソース端子２３はグランドライン１３Ｃの突出部１３Ｃａ１と接触し、第２のドレインソース端子２４は第１の出力ライン１４Ｃの突出部１４Ｃａ２と接触し、ゲート端子２５はゲートライン１５Ｃの幅広部１５Ｃａと接触している。
【０１３８】
パワー素子２１Ｃのうち、第１のドレインソース端子２３は第２の出力ライン１６Ｃの突出部１６Ｃａ１と接触し、第２のドレインソース端子２４は電源ライン１２Ｃの突出部１２Ｃａ２と接触し、ゲート端子２５はゲートライン１５Ｃの幅広部１５Ｃａと接触している。パワー素子２１Ｄのうち、第１のドレインソース端子２３はグランドライン１３Ｃの突出部１３Ｃａ２と接触し、第２のドレインソース端子２４は第２の出力ライン１６Ｃの突出部１６Ｃａ２と接触し、ゲート端子２５はゲートライン１５Ｃの幅広部１５Ｃａと接触している。
【０１３９】
パワー素子２１Ｅのうち、第１のドレインソース端子２３は第３の出力ライン１７Ｃの突出部１７Ｃａ１と接触し、第２のドレインソース端子２４は電源ライン１２Ｃの突出部１２Ｃａ３と接触し、ゲート端子２５はゲートライン１５Ｃの幅広部１５Ｃａと接触している。パワー素子２１Ｆのうち、第１のドレインソース端子２３はグランドライン１３Ｃの突出部１３Ｃａ３と接触し、第２のドレインソース端子２４は第３の出力ライン１７Ｃの突出部１７Ｃａ２と接触し、ゲート端子２５はゲートライン１５Ｃの幅広部１５Ｃａと接触している。
【０１４０】
パワー素子２１Ａの第１のドレインソース端子２３と、パワー素子２１Ｂの第２のドレインソース端子２４とが、第１の出力ライン１４Ｃを介して接続されることで、パワー素子２１Ａとパワー素子２１Ｂとは直列接続されている。パワー素子２１Ｃの第１のドレインソース端子２３と、パワー素子２１Ｄの第２のドレインソース端子２４とが、第２の出力ライン１６Ｃを介して接続されることで、パワー素子２１Ｃとパワー素子２１Ｄとは直列接続されている。パワー素子２１Ｅの第１のドレインソース端子２３と、パワー素子２１Ｆの第２のドレインソース端子２４とが、第３の出力ライン１７Ｃを介して接続されることで、パワー素子２１Ｅとパワー素子２１Ｆとは直列接続されている。パワー素子２１Ａ・２１Ｂと、パワー素子２１Ｃ・２１Ｄと、パワー素子２１Ｅ・２１Ｆとは並列に接続されている。
【０１４１】
図７は、パワーモジュール１Ｃの動作の様子を表す図である。電源６１のプラス端子は電源ライン１２Ｃの一方の端部に接続され、グランドはグランドライン１３Ｃの一方の端部に接続され、第１の出力ライン１４Ｃ、第２の出力ライン１６Ｃ及び第３の出力ライン１７Ｃのそれぞれは負荷（図１６に示す３相モータ）と接続されている。
【０１４２】
電源から電力が供給されている場合であって、電源６１から負荷（図１６に示す３相モータ）へ供給される電流を電流ＩＣ１、グランドへのリターン電流を電流ＩＣ２としている。また、ローサイド側のパワー素子２１Ｂ・２１Ｄを導通させ、ハイサイド側のパワー素子２１Ａ・２１Ｃを非導通とした場合における負荷からのリターン電流であって、負荷（図１６に示す３相モータ）に還流している電流を電流ＩＣ３としている。
【０１４３】
ハイサイド側のパワー素子２１Ａ及びローサイド側のパワー素子２１Ｄが導通し、ハイサイド側のパワー素子２１Ｃ・２１Ｅ及びローサイド側のパワー素子２１Ｂ・２１Ｆが非導通のとき、電流ＩＣ１は、電源から電源ライン１２Ｃの一方の端部（図７の紙面下側端部）へ供給されると、パワー素子２１Ａの第２のドレインソース端子２４及び第１のドレインソース端子２３を通り、第１の出力ライン１４Ｃへ供給され、これにより、負荷へ電流ＩＣ１が供給される。
【０１４４】
また、負荷から第２の出力端子１６Ｃへ供給された電流ＩＣ２は、パワー素子２１Ｃが非導通であるため、パワー素子２１Ｄの第２のドレインソース端子２４及び第１のドレインソース端子２３を通り、グランドライン１３Ｃへ供給され、グランドライン１３Ｃの一方の端部（図７の紙面下側端部）からグランドライン１３Ｃと接続されているグランド（接地点）へ供給される。
【０１４５】
パワーモジュール１Ｃでは、電源ライン１２Ｃと第１の出力ライン１４Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ａと、電源ライン１２Ｃと第２の出力ライン１６Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｃと、電源ライン１２Ｃと第３の出力ライン１７Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｄとは、フリップチップにより実装されている。
【０１４６】
このため、パワー素子がワイヤーボンディングにより実装されている場合と比べて、図７の、矢印Ｅ１に示す、電源ライン１２Ｃと、第１の出力ライン１４Ｃ、第２の出力ライン１６Ｃ、及び第３の出力ライン１７Ｃとのそれぞれの延伸部分の距離を短くすることができる。
【０１４７】
また、グランドライン１３Ｃと第１の出力ライン１４Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｂと、グランドライン１３Ｃと第２の出力ライン１６Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｄと、グランドライン１３Ｃと第３の出力ライン１７Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｆとは、フリップチップにより実装されている。
【０１４８】
このため、パワー素子がワイヤーボンディングにより実装されている場合と比べて、図７の、矢印Ｅ２に示す、グランドライン１３Ｃと、第１の出力ライン１４Ｃ、第２の出力ライン１６Ｃ、及び第３の出力ライン１７Ｃとのそれぞれの延伸部分の距離を短くすることができる。
【０１４９】
これにより、電源ライン１２Ｃのうち一方の端部近傍の領域ＥＣ１を流れる電流ＩＣ１と、グランドライン１３Ｃのうち一方の端部近傍の領域ＥＣ２を流れる電流ＩＣ２との相互インダクタンスによって、それぞれの電流ＩＣ１・ＩＣ２による自己インダクタンスの影響をより抑えることができるため、領域ＥＣ１・ＥＣ２それぞれの電流ＩＣ１・ＩＣ２に起因する寄生インダクタンスの抑制効果が高い。
【０１５０】
なお、第１の出力ライン１４Ｃにおける領域ＥＣ３や、電源ライン１２Ｃのうちパワー素子２１Ａ及びパワー素子２１Ｃが配されている近傍の領域ＥＣ５などは、電流ＩＣ１と向きが逆で同じ電流量である電流が流れることで磁界をキャンセルすることができる対となる領域が存在しない。このため、領域ＥＣ３及び領域ＥＣ５の寄生インダクタンスを抑制することはできないものの、電流ＩＣ１は負荷に流れる電流であり、通常は負荷の大きなインダクタンスが流れる経路に直列に組み込まれているため、パワーモジュール１Ｃとして領域ＥＣ３・ＥＣ５の寄生インダクタンスの影響はわずかであるため問題ない。
【０１５１】
また、ハイサイド側のパワー素子２１Ａ・２１Ｃ・２１Ｅ及びローサイド側のパワー素子２１Ｆを非導通とし、ローサイド側のパワー素子２１Ｂ・２１Ｄを導通させたとき、電流ＩＣ３は、負荷から第２の出力ライン１６Ｂへ供給され、パワー素子２１Ｄの第２のドレインソース端子２４及び第１のドレインソース端子２３を通り、グランドライン１３Ｃへ供給され、パワー素子２１Ｂの第２のドレインソース端子２４及び第１のドレインソース端子２３を通り、第１の出力ライン１４Ｃへ供給され、これにより、負荷へ電流ＩＣ３が還流していく。なお、ローサイド側のパワー素子２１Ｂ・２１Ｄが導通しているときは、ハイサイド側のパワー素子２１Ａ・２１Ｃ・２１Ｅ及びローサイド側のパワー素子２１Ｆは非導通であるため、領域ＥＣ１及び領域ＥＣ２には電流が流れない。
【０１５２】
パワーモジュール１Ｃでは、第１の出力ライン１４Ｃとグランドライン１３Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｂと、第２の出力ライン１６Ｃとグランドライン１３Ｃとの間の導通及び非導通を切り替える半導体素子であるパワー素子２１Ｄとは、フリップチップにより実装されている。
【０１５３】
このため、配線間の導通及び非導通を切り替えるパワー素子がワイヤーボンディングにより実装されている場合と比べて、図７の矢印Ｅ２に示す、第１の出力ライン１４Ｃとグランドライン１３Ｃとの延伸部の距離、及び第２の出力ライン１６Ｃとグランドライン１３Ｃとの延伸部分の距離を短くすることができる。
【０１５４】
なお、グランドライン１３Ｃのうちパワー素子２１Ｂ及びパワー素子２１Ｄが配されている近傍の領域ＥＣ４など、電流ＩＣ３と向きが逆で同じ電流量である電流が流れることで磁界をキャンセルすることができる対となる領域が存在しない。このため、領域ＥＣ４の寄生インダクタンスを抑制することはできないものの、電流ＩＣ３は負荷に流れる電流であり、通常は負荷の大きなインダクタンスが流れる経路に直列に組み込まれているため、パワーモジュール１Ｃとして領域ＥＣ４の寄生インダクタンスの影響はわずかであるため問題ない。
【０１５５】
このように、パワーモジュール１Ｃによると、上記負荷と接続される第３の出力ライン１７Ｃと、電源ライン１４Ｃ及び第３の出力ライン１７Ｃとフリップチップ接続されているパワー素子２１Ｅと、第３の出力ライン１７Ｃ及びグランドライン１３Ｃとフリップチップ接続されているパワー素子２１Ｆとを備えている。上記構成により、３相インバータ回路を構成しつつ、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０１５６】
なお、パワーモジュール１Ｃは、向きによる制約を少なくし汎用性を高めるため、できるだけ対称形状となるように配線等を設計している。図１５において、電源ライン１２Ｃ及びグランドライン１３Ｃの他方の端部（図１６の紙面上側端部）はコンデンサ６２と接続されるものとして説明したが、電源ライン１２Ｃ及びグランドライン１３Ｃの他方の端部は外部回路と接続されなくてもよい。また、パワーモジュール１Ｃの向きを逆にして使用する場合は、電源ライン１２Ｃ及びグランドライン１３Ｃの他方の端部がそれぞれ電源６１と接続され、電源ライン１２Ｃ及びグランドライン１３Ｃの一方の端部がコンデンサ６２と接続されるか、または、未接続の端部となる。
【０１５７】
〔実施形態５〕
本発明の実施形態５について、図８、図９及び図１７に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態１〜４にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１５８】
図８の（ａ）は、実施形態５に係るパワーモジュール１Ｄの構成を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュール１Ｄの構成を表す断面図である。図１７は、実施形態５のパワーモジュール１Ｄを外部回路と接続している様子を概略的に表す図である。
【０１５９】
図１７では、パワーモジュール１Ｄは、紙面下側で電源と接続され、紙面上側が出力となる降圧型ＤＣＤＣコンバータ回路を構成する場合の一例と示している。なお、パワーモジュール１Ｄは表記の方向に対して上下対称形状であるため、上下に接続する回路が逆の場合もあり得る。
【０１６０】
パワーモジュール１Ｄは、外部回路である電源６１、必要に応じて付加するコンデンサ６２、及び、負荷である平滑チョークコイル６５と接続されている。なお、図１７では、パワーモジュール１Ｄ外の配線は、実線又は破線により簡略して記載している。また、図１７に示すパワーモジュール１Ｄと外部回路との接続関係は一例であり、図１７に示す構成に限定されるものではない。
【０１６１】
パワーモジュール１Ｄは、基板（絶縁部）３１と、回路パターンである、電源ライン１２Ｄ、出力ライン１４Ｄ、第１のグランドライン１３Ｄ、ゲートライン１５Ｄ及び第２のグランドライン１８Ｄと、複数のパワー素子２１と、バイパスコンデンサ４１と、導体部３２とを備えている。パワーモジュール１Ｄは、複数のパワー素子２１として、２個のパワー素子２１Ａ・２１Ｂを備えている。
【０１６２】
パワーモジュール１Ｄは、２個のパワー素子２１Ａ・２１Ｂ及びバイパスコンデンサ４１によりハーフブリッジ回路を構成している。
【０１６３】
電源ライン１２Ｄ、出力ライン１４Ｄ、第１のグランドライン１３Ｄ、ゲートライン１５Ｄ、及び第２のグランドライン１８は、基板３１の表面に、互いに離間して配されている。導体部３２は基板３１の裏面に配されている。
【０１６４】
第２のグランドライン１８Ｄ、電源ライン１２Ｄ、出力ライン１４Ｄ、第１のグランドライン１３Ｄ及びゲートライン１５Ｄは、基板１１の表面に、互いに離間して配されている。第２のグランドライン１８Ｄ、電源ライン１２Ｄ、出力ライン１４Ｄ、第１のグランドライン１３Ｄはこの順に並び、それぞれの延伸方向が略平行となるように配されている。
【０１６５】
基板３１は基板１１と同様に絶縁材料からなる。基板３１には、第１のグランドライン１３Ｄの下方と、第２のグランドライン１８Ｄの下方とに、それぞれ複数のコンタクトホール３１ａが設けられている。コンタクトホール３１ａにそれぞれ導電材料が配されることで、接続電極３３・３８が構成されている。
【０１６６】
接続電極３３は第１のグランドライン１３Ｄと導体部３２とを接続している。接続電極３８接続電極３８接続電極３８は第２のグランドライン１８Ｄと導体部３２とを接続している。
【０１６７】
第２のグランドライン１８Ｄの一方の端部（図８の（ａ）及び図１７における紙面下側の端部）はグランド（接地点）である電源６１のグランド端子と接続され、他方の端部（図８の（ａ）及び図１７における紙面上側の端部）は負荷と接続される。当該負荷の一例として、第２のグランドライン１８Ｄの他方の端部は、コンデンサ６２の一方の電極と接続されている。
【０１６８】
電源ライン１２Ｄは、一方の端部（図８の（ａ）及び図１７における紙面下側の端部）は電源６１のプラス端子と接続され、逆側の他方の端部（図８の（ａ）及び図１７における紙面上側の端部）は、負荷と接続される。当該負荷の一例として、電源ライン１２Ｄの他方の端部は、コンデンサ６２の他方の電極と接続されている。電源ライン１２Ｄは、出力ライン１４Ｄ側へ突出する突出部１２Ｄａを有する。
【０１６９】
出力ライン１４Ｄの一方の端部（図８の（ａ）及び図１７における紙面下側の端部）は未接続であり、他方の端部（図８の（ａ）及び図１７における紙面上側の端部）は負荷と接続される。当該負荷の一例として、出力ライン１４Ｄの他方の端部は平滑チョークコイル６５の一方の端部と接続される。なお、平滑チョークコイル６５の他方の端部は出力先となる他の負荷と接続される。出力ライン１４Ｄは電源ライン１２Ｄの突出部１２Ｄａ側へ突出する突出部１４Ｄａ１と、第１のグランドライン１３Ｄ側へ突出する突出部１４Ｄａ２とを有する。
【０１７０】
第１のグランドライン１３Ｄの一方の端部（図８の（ａ）及び図１７における紙面下側の端部）はグランド（接地点）と接続され、他方の端部（図８の（ａ）及び図１７における紙面上側の端部）は負荷と接続される。第１のグランドライン１３Ｄは出力ライン１４Ｄの突出部１４Ｄａ２側へ突出する突出部１３Ｄａを有する。
【０１７１】
ゲートライン１５Ｄは、出力ライン１４Ｄ及び電源ライン１２Ｄの間と、出力ライン１４Ｄ及び第１のグランドライン１３Ｄの間とに、それぞれ島状に配されている。ゲートライン１５Ｄのそれぞれの幅広部１５Ｄａは、電源ライン１２Ｄの突出部１２Ｄａ及び出力ライン１４Ｄの突出部１４Ｄａ１近傍と、出力ライン１４Ｄの突出部１４Ｄａ２及び第１のグランドライン１３Ｄの突出部１３Ｄａ近傍とに配されている。
【０１７２】
パワー素子２１Ａはハイサイド側のパワー素子であり、パワー素子２１Ｂはローサイド側のパワー素子である。パワー素子２１Ａ・２１Ｂは回路パターンにフリップチップ実装されている。パワー素子２１Ａ・２１Ｂはカスコード接続されている。
【０１７３】
パワー素子２１Ａのうち、第１のドレインソース端子２３は出力ライン１４Ｄの突出部１４Ｄａ１と接触し、第２のドレインソース端子２４は電源ライン１２Ｄの突出部１２Ｄａと接触し、ゲート端子２５はゲートライン１５Ｄの幅広部１５Ｄａと接触している。パワー素子２１Ｂのうち、第１のドレインソース端子２３は第１のグランドライン１３Ｄの突出部１３Ｄａと接触し、第２のドレインソース端子２４は出力ライン１４Ｄの突出部１４Ｄａと接触し、ゲート端子２５はゲートライン１５Ｄの幅広部１５Ｄａと接触している。
【０１７４】
バイパスコンデンサ４１のうち、第１の電極４３は電源ライン１２Ｄと接続され、第２の電極４４は第２のグランドライン１８Ｄと接続されている。バイパスコンデンサ４１は、半田４６により電源ライン１２Ｄ及び第２のグランドライン１８Ｄと接続されている。
【０１７５】
バイパスコンデンサ４１の第１の電極４３とパワー素子２１Ａの第２のドレインソース端子２４とが電源ライン１２Ｄを介して接続され、パワー素子２１Ａの第１のドレインソース端子２３とパワー素子２１Ｂの第２のドレインソース端子２４とが出力ライン１４Ａを介して接続されることで、バイパスコンデンサ４１とパワー素子２１Ａとパワー素子２１Ｂとが直列接続されている。
【０１７６】
図９はパワーモジュール１Ｄの動作を説明する様子を表す図である。図９を用いて、パワーモジュール１Ｄの断面における電流の流れについて説明する。
【０１７７】
図９に示すように、ハーフブリッジ回路を構成するカスコード接続されたパワー素子２１Ａ・２１Ｂにおける電流が流れる方向は、パワーモジュール１Ｄの断面において略同一である。
【０１７８】
バイパスコンデンサ４１に蓄積された電流ＩＤは、バイパスコンデンサ４１の第１の電極４３から電源ライン１２Ｄ、パワー素子２１Ａ、出力ライン１４Ｄ、パワー素子２１Ｂ、第１のグランドライン１３Ｄを順に通り、接続電極３３へ出力される。そして電流ＩＤは、接続電極３３から導体部３２へ出力され、導体部３２内を、接続電極３３と接続されている端部近傍から、接続電極３８と接続されている端部近傍へと通り、接続電極３８へと出力される。そして、電流ＩＤは、接続電極３８から第２のグランドライン１８Ｄを通り、バイパスコンデンサ４１の第２の電極４４からバイパスコンデンサ４１へ出力される。
【０１７９】
このように、パワーモジュール１Ｄによると、基板３１の表面に配された、回路パターンである、第２のグランドライン１８Ｄから、電源ライン１２Ｄ、出力ライン１４Ｄ、及び第１のグランドライン１３Ｄへ流れる電流ＩＤの向きと、基板３１の裏面に配された導体部３２内を接続電極３３と接続された端部近傍から接続電極３８と接続された端部近傍へ流れる電流ＩＤの向きとは、逆であるため、磁界がキャンセルし、基板３１表面の回路パターンと導体部３２とのそれぞれにおける寄生インダクタンスを小さくすることができる。
【０１８０】
なお、接続電極３３・３８は、基板３１表面の回路パターンやバイパスコンデンサ４１、パワー素子２１Ａ・２１Ｂより外側に配されているため、電流ＩＤは大回りをすることになるが、基板３１の表裏における磁界キャンセルの効果により、この電流ＩＤが大回りすることによる寄生インダクタンスへの影響はない。
【０１８１】
また、接続電極３３・３８を回路パターンや、各素子（バイパスコンデンサ４１、パワー素子２１Ａ・２１Ｂ）より外側に配することで、接続電極３３・３８を配することによる回路パターンの設計上の影響はなく、設計自由が低下することを防止することができる。
【０１８２】
パワー素子２１Ａは電源ライン１２Ｄ及び出力ライン１４Ｄとフリップチップ接続されているため、ワイヤーボンド接続される場合と比べて、電源ライン１２Ｄと出力ライン１４Ｄとの間隔を小さくすることができる。また、パワー素子２１Ｂは出力ライン１４Ｄ及び第１のグランドライン１３Ｄとフリップチップ接続されている。このため、ワイヤーボンド接続される場合と比べて、出力ライン１４Ｄと第１のグランドライン１３Ｄとの距離を小さくすることができる。
【０１８３】
さらに、ワイヤーボンド接続される場合と比べて、パワー素子２１Ａ・２１Ｂを流れる電流ＩＤと、導体部３２を流れる電流ＩＤとの距離を小さくすることができるため、基板３１表面側と裏面側とでの磁界キャンセルの効果が高い。これにより、ワイヤーボンド接続される場合と比べて、より寄生インダクタンスの抑制効果が高い。
【０１８４】
このように、パワーモジュール１Ｄは、電源ライン１２Ｄと、出力ライン１４Ｄと、第１のグランドライン１３Ｄとが表面に配されている基板３１と、第１のグランドライン１３Ｄと接続され、基板３１の裏面に配された導体部３２とを備えている。上記構成によると、基板３１の表面に配された、電源ライン１２Ｄ、出力ライン１４Ｄ及び第１のグランドライン１３Ｄを流れる電流ＩＤと、基板３１の裏面に配された導体部３２を流れる電流ＩＤとは向きが逆であるため、それぞれを流れる電流ＩＤによって、磁界がキャンセルされる。これにより、寄生インダクタンスを低減する効果が高い。加えて、パワー素子２１Ａ、及びパワー素子２１Ｂはフリップチップ接続されているため、ワイヤーボンド接続されている場合と比べて、それぞれの基板３１表面からの高さが低い。このため、パワー素子２１Ａ及びパワー素子２１Ｂを流れる電流ＩＤと、基板３１裏面の導体部３２を流れる電流ＩＤとによりなされる磁界キャンセルの効果も大きい。これにより、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０１８５】
なお、パワーモジュール１Ｄは、向きによる制約を少なくし汎用性を高めるため、できるだけ対称形状となるように配線等を設計している。図１７において、第２のグランドライン１８Ｄ及び電源ライン１２Ｄの他方の端部（図１７の紙面上側端部）はコンデンサ６２と接続されるものとして説明したが、第２のグランドライン１８Ｄ及び電源ライン１２Ｄの他方の端部は外部回路と接続されなくてもよい。また、パワーモジュール１Ｄの向きを逆にして使用する場合は、第１のグランドライン１３Ｄ及び出力ライン１４Ｄの他方の端部がそれぞれ電源６１と接続され、第２のグランドライン１８Ｄ及び電源ライン１２Ｄの一方の端部がコンデンサ６２と接続されるか、または、未接続の端部となる。
【０１８６】
〔実施形態６〕
本発明の実施形態６について、図１０、図１１及び図１８に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態１〜５にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１８７】
図１０の（ａ）は、実施形態６に係るパワーモジュール１Ｅの構成を表す平面図であり、（ｂ）は（ａ）に示すパワーモジュール１Ｅの構成を表す断面図である。図１８は、実施形態６のパワーモジュール１Ｅを外部回路と接続している様子を概略的に表す図である。
【０１８８】
図１８では、パワーモジュール１Ｅは、紙面下側で電源と接続され、紙面上側が出力となる降圧型ＤＣＤＣコンバータ回路を構成する場合の一例と示している。なお、パワーモジュール１Ｅは表記の方向に対して上下対称形状であるため、上下に接続する回路が逆の場合もあり得る。
【０１８９】
パワーモジュール１Ｅは、外部回路である電源６１、必要に応じて付加されるコンデンサ６２、及び、負荷である平滑チョークコイル６５と接続されている。なお、図１８では、パワーモジュール１Ｅ外の配線は、実線又は破線により簡略して記載している。また、図１８に示すパワーモジュール１Ｅと外部回路との接続関係は一例であり、図１８に示す構成に限定されるものではない。
パワーモジュール１Ｅは、基板３１と、回路パターンである、電源ライン１２Ｅ、出力ライン１４Ｅ、第１のグランドライン１３Ｅ、ゲートライン１５Ｅ１〜Ｅ４、第２のグランドライン１８Ｅ、第１の接続ライン１９Ｅ１及び第２の接続ライン１９Ｅ２と、複数のパワー素子２１と、バイパスコンデンサ４１と、導体部３２とを備えている。パワーモジュール１Ｅは、複数のパワー素子２１として、４個のパワー素子２１Ａ〜２１Ｄを備えている。
【０１９０】
パワーモジュール１Ｅは、４個のパワー素子２１Ａ〜２１Ｄ及びバイパスコンデンサ４１によりハーフブリッジ回路を構成している。
【０１９１】
電源ライン１２Ｅ、出力ライン１４Ｅ、第１のグランドライン１３Ｅ、ゲートライン１５Ｅ１〜Ｅ４、第２のグランドライン１８Ｅ、第１の接続ライン１９Ｅ１及び第２の接続ライン１９Ｅ２は、基板３１の表面に配されている。導体部３２は基板３１の裏面に配されている。電源ライン１２Ｅ、出力ライン１４Ｅ、第１のグランドライン１３Ｅ、ゲートライン１５Ｅ１・１５Ｅ２、第２のグランドライン１８Ｅ、第１の接続ライン１９Ｅ１及び第２の接続ライン１９Ｅ２は、互いに離間して配されている。ゲートライン１５Ｅ３と第１のグランドライン１３Ｅとは接続されており、ゲートライン１５Ｅ４と出力ライン１４Ｅとは接続されている。
【０１９２】
第２のグランドライン１８Ｅ、電源ライン１２Ｅ、第２の接続ライン１９Ｅ２、出力ライン１４Ｅ、第１の接続ライン１９Ｅ１及び第１のグランドライン１３Ｅはこの順に並んで配されている。このうち、第２のグランドライン１８Ｅ、電源ライン１２Ｅ、出力ライン１４Ｅ及び第１のグランドライン１３Ｅは、それぞれの延伸方向が略平行となるように配されている。
【０１９３】
基板３１には、第１のグランドライン１３Ｅの下方と、第２のグランドライン１８Ｅの下方とに、それぞれ複数のコンタクトホール３１ａが設けられている。コンタクトホール３１ａにそれぞれ導電材料が配されることで、接続電極３３・３８が構成されている。
【０１９４】
接続電極３３は第１のグランドライン１３Ｅと導体部３２とを接続している。接続電極３８接続電極３８接続電極３８は第２のグランドライン１８Ｅと導体部３２とを接続している。
【０１９５】
第２のグランドライン１８Ｅの一方の端部（図１０の（ａ）及び図１８における紙面下側の端部）はグランド（接地点）である電源６１のグランド端子と接続され、他方の端部（図１０の（ａ）及び図１８における紙面上側の端部）は負荷と接続される。当該負荷の一例として、第２のグランドライン１８Ｅの他方の端部は、コンデンサ６２の一方の電極と接続されている。
【０１９６】
電源ライン１２Ｅは、一方の端部（図１０の（ａ）及び図１８における紙面下側の端部）は電源６１のプラス端子と接続され、逆側の他方の端部（図１０の（ａ）及び図１８における紙面上側の端部）は、負荷と接続される。当該負荷の一例として、電源ライン１２Ｅの他方の端部は、コンデンサ６２の他方の電極と接続されている。電源ライン１２Ｅは、出力ライン１４Ｅ側へ突出する突出部１２Ｅａを有する。
【０１９７】
出力ライン１４Ｅの一方の端部（図１０の（ａ）及び図１８における紙面下側の端部）は未接続であり、他方の端部（図１０の（ａ）及び図１８における紙面上側の端部）は負荷と接続される。当該負荷の一例として、出力ライン１４Ｅの他方の端部は平滑チョークコイル６５の一方の端部と接続される。なお、平滑チョークコイル６５の他方の端部は出力先となる他の負荷と接続される。出力ライン１４Ｅは電源ライン１２Ｅの突出部１２Ｅａ側へ突出する突出部１４Ｅａ１と、第１のグランドライン１３Ｅ側へ突出する突出部１４Ｅａ２とを有する。
【０１９８】
第１のグランドライン１３Ｅの一方の端部（図１０の（ａ）及び図１８における紙面下側の端部）はグランド（接地点）と接続され、他方の端部（図１０の（ａ）及び図１８における紙面上側の端部）は負荷と接続される。第１のグランドライン１３Ｅは出力ライン１４Ｅの突出部１４Ｅａ２側へ突出する突出部１３Ｅａを有する。
【０１９９】
第１の接続ライン１９Ｅ１は、第１のグランドライン１３Ｅと出力ライン１４Ｅとの間に島状に配され、それぞれと直交する方向に延伸している。第１の接続ライン１９Ｅ１の一方の端部（図１０の（ａ）における紙面左側の端部）は第１のグランドライン１３Ｅの突出部１３Ｅａと隣接しつつ離間している。第１の接続ライン１９Ｅ１の他方の端部（図１０の（ａ）における紙面右側の端部）は出力ライン１４Ｅの突出部１４Ｅａ２と隣接しつつ離間している。
【０２００】
第２の接続ライン１９Ｅ２は、出力ライン１４Ｅと電源ライン１２Ｅとの間に島状に配され、それぞれと直交する方向に延伸している。第２の接続ライン１９Ｅ２の一方の端部（図１０の（ａ）及び図１８における紙面左側の端部）は出力ライン１４Ｅの突出部１４Ｅａ１と隣接しつつ離間している。第２の接続ライン１９Ｅ２の他方の端部（図１０の（ａ）及び図１８における紙面右側の端部）は電源ライン１２Ｅの突出部１２Ｅａと隣接しつつ離間している。
【０２０１】
ゲートライン１５Ｅ１は、第１のグランドライン１３Ｅと出力ライン１４Ｅとの間に、島状に配されている。ゲートライン１５Ｅ１の延伸部１５Ｅ１ａ１は第１のグランドライン１３Ｅ近傍であって、第１のグランドライン１３Ｅと略平行に延伸している。ゲートライン１５Ｅ１の幅広部１５Ｅ１ａ２は、第１のグランドライン１３Ｅの突出部１３Ｅａ及び第１の接続ライン１９Ｅ１の一方の端部近傍に配されている。
【０２０２】
ゲートライン１５Ｅ２は、出力ライン１４Ｅと電源ライン１２Ｅとの間に、島状に配されている。ゲートライン１５Ｅ２の延伸部１５Ｅ２ａ１は出力ライン１４Ｅ近傍であって、出力ライン１４Ｅと略平行に延伸している。ゲートライン１５Ｅ２の幅広部１５Ｅ２ａ２は、出力ライン１４Ｅの突出部１４Ｅａ１及び第２の接続ライン１９Ｅ２の一方の端部近傍に配されている。
【０２０３】
ゲートライン１５Ｅ３は、第１の接続ライン１９Ｅ１を介してゲートライン１５Ｅ１と逆側に配されている。ゲートライン１５Ｅ３は、第１のグランドライン１３Ｅと出力ライン１４Ｅとの間に配されている。ゲートライン１５Ｅ３の延伸部１５Ｅ３ａ１は第１の接続ライン１９Ｅ１近傍であって、第１の接続ライン１９Ｅ１と略平行に延伸している。ゲートライン１５Ｅ３の延伸部１５Ｅ３ａ１は、一方の端部が第１のグランドライン１３Ｅと接続されており、他方の端部に幅広部１５Ｅ３ａ２が配されている。ゲートライン１５Ｅ３の幅広部１５Ｅ３ａ２は第１の接続ライン１９Ｅ１の他方の端部近傍及び出力ライン１４Ｅの突出部１４Ｅａ２近傍に配されている。
【０２０４】
ゲートライン１５Ｅ４は、第２の接続ライン１９Ｅ２を介してゲートライン１５Ｅ２と逆側に配されている。ゲートライン１５Ｅ４は、出力ライン１４Ｅと電源ライン１２Ｅとの間に配されている。ゲートライン１５Ｅ４の延伸部１５Ｅ４ａ１は第２の接続ライン１９Ｅ２近傍であって、第２の接続ライン１９Ｅ２と略平行に延伸している。ゲートライン１５Ｅ４の延伸部１５Ｅ４ａ１は、一方の端部が出力ライン１４Ｅと接続されており、他方の端部に幅広部１５Ｅ４ａ２が配されている。ゲートライン１５Ｅ４の幅広部１５Ｅ４ａ２は第２の接続ライン１９Ｅ２の他方の端部近傍及び電源ライン１２Ｅの突出部１２Ｅａ近傍に配されている。
【０２０５】
パワー素子２１Ａ・２１Ｃと、パワー素子２１Ｂ・２１Ｄとは、平面視において、１８０度回転させた向きに配されている。パワー素子２１Ａ〜２１Ｄは回路パターンにフリップチップ実装されている。パワー素子２１Ａとパワー素子２１Ｂとはカスコード接続され、パワー素子２１Ｃとパワー素子２１Ｄとはカスコード接続されている。
【０２０６】
パワー素子２１Ａのうち、第１のドレインソース端子２３は電源ライン１２Ｅの突出部１２Ｅａと接触し、第２のドレインソース端子２４は第２の接続ライン１９Ｅ２の他方の端部と接触し、ゲート端子２５はゲートライン１５Ｅ４の幅広部１５Ｅ４ａ２と接触している。パワー素子２１Ｂのうち、第１のドレインソース端子２３は出力ライン１４Ｅの突出部１４Ｅａ１と接触し、第２のドレインソース端子２４は第２の接続ライン１９Ｅ２の一方の端部と接触し、ゲート端子２５はゲートライン１５Ｅ２の幅広部１５Ｅ２ａ２と接触している。
【０２０７】
パワー素子２１Ｃのうち、第１のドレインソース端子２３は出力ライン１４Ｅの突出部１４Ｅａ２と接触し、第２のドレインソース端子２４は第１の接続ライン１９Ｅ１の他方の端部と接触し、ゲート端子２５はゲートライン１５Ｅ３の幅広部１５Ｅ３ａ２と接触している。パワー素子２１Ｄのうち、第１のドレインソース端子２３は第１のグランドライン１３Ｅの突出部１３Ｅａと接触し、第２のドレインソース端子２４は第１の接続ライン１９Ｅ１の一方の端部と接触し、ゲート端子２５はゲートライン１５Ｅ１の幅広部１５Ｅ１ａ２と接触している。
【０２０８】
バイパスコンデンサ４１のうち、第１の電極４３は電源ライン１２Ｅと接続され、第２の電極４４は第２のグランドライン１８Ｅと接続されている。バイパスコンデンサ４１は、半田４６により電源ライン１２Ｅ及び第２のグランドライン１８Ｅと接続されている。
【０２０９】
バイパスコンデンサ４１の第１の電極４３とパワー素子２１Ａの第１のドレインソース端子２３とが電源ライン１２Ｅを介して接続され、パワー素子２１Ａの第２のドレインソース端子２４とパワー素子２１Ｂの第２のドレインソース端子２４とが第２の接続ライン１９Ｅ２を介して接続され、パワー素子２１Ｂの第１のドレインソース端子２３とパワー素子２１Ｃの第１のドレインソース端子２３とが出力ライン１４Ｅを介して接続され、パワー素子２１Ｅの第２のドレインソース端子２４とパワー素子２１Ｃの第２のドレインソース端子２４とが第２の接続ライン１９Ｅ２を介して接続されることで、バイパスコンデンサ４１とパワー素子２１Ａ〜２１Ｄが直列接続されている。
【０２１０】
図１１はパワーモジュール１Ｅの動作を説明する様子を表す図である。図１１を用いて、パワーモジュール１Ｅの断面における電流の流れについて説明する。
【０２１１】
図１１に示すように、ハーフブリッジ回路を構成する２組のカスコード接続されたパワー素子２１Ａ〜２１Ｄにおける電流が流れる方向は、パワーモジュール１Ｅの断面において略同一である。
【０２１２】
バイパスコンデンサ４１に蓄積された電流ＩＥは、バイパスコンデンサ４１の第１の電極４３から電源ライン１２Ｅ、パワー素子２１Ａ、第２の接続ライン１９Ｅ２、パワー素子２１Ｂ、出力ライン１４Ｅ、パワー素子２１Ｃ、第１の接続ライン１９Ｅ１、パワー素子２１Ｄ及び第１のグランドライン１３Ｅを順に通り、接続電極３３へ出力される。そして電流ＩＥは、接続電極３３から導体部３２へ出力され、導体部３２内を、接続電極３３と接続されている端部近傍から、接続電極３８と接続されている端部近傍へと通り、接続電極３８へと出力される。そして、電流ＩＥは、接続電極３８から第２のグランドライン１８Ｅを通り、バイパスコンデンサ４１の第２の電極４４からバイパスコンデンサ４１へ出力される。
【０２１３】
このように、パワーモジュール１Ｅによると、基板３１の表面に配された、回路パターンである、第２のグランドライン１８Ｅから、電源ライン１２Ｅ、第２の接続ライン１９Ｅ２、出力ライン１４Ｅ、第１の接続ライン１９Ｅ１及び第１のグランドライン１３Ｅへ流れる電流ＩＥの向きと、基板３１の裏面に配された導体部３２内を接続電極３３と接続された端部近傍から接続電極３８と接続された端部近傍へ流れる電流ＩＥの向きとは、逆であるため、磁界がキャンセルし、基板３１表面の回路パターンと導体部３２とのそれぞれにおける寄生インダクタンスを小さくすることができる。
【０２１４】
なお、接続電極３３・３８は、基板３１表面の回路パターンやバイパスコンデンサ４１、パワー素子２１Ａ〜２１Ｅより外側に配されているため、電流ＩＥは大回りをすることになるが、基板３１の表裏における磁界キャンセルの効果により、この電流ＩＥが大回りすることによる寄生インダクタンスへの影響はない。
【０２１５】
また、接続電極３３・３８を回路パターンや、各素子（バイパスコンデンサ４１、パワー素子２１Ａ〜２１Ｄ）より外側に配することで、接続電極３３・３８を配することによる回路パターンの設計上の影響はなく、設計自由が低下することを防止することができる。
【０２１６】
パワー素子２１Ａは電源ライン１２Ｅ及び第２の接続ライン１９Ｅ２とフリップチップ接続され、パワー素子２１Ｂは第２の接続ライン１９Ｅ２及び出力ライン１４Ｅとフリップチップ接続され、パワー素子２１Ｃは出力ライン１４Ｅ及び第１の接続ライン１９Ｅ１とフリップチップ接続され、パワー素子２１Ｄは第１の接続ライン１９Ｅ１及び第１のグランドライン１３Ｅとフリップチップ接続されている。このため各パワー素子が回路パターンとワイヤーボンド接続される場合と比べて、電源ライン１２Ｅと第２の接続ライン１９Ｅ２との間隔、第２の接続ライン１９Ｅ２と出力ライン１４Ｅとの間隔、出力ライン１４Ｅと第１の接続ライン１９Ｅ１との間隔、及び第１の接続ライン１９Ｅ１と第１のグランドライン１３Ｅとの間隔を小さくすることができる。
【０２１７】
さらに、ワイヤーボンド接続される場合と比べて、パワー素子２１Ａ〜２１Ｄを流れる電流ＩＥと、導体部３２を流れる電流ＩＥとの距離を小さくすることができるため、基板３１表面側と裏面側とでの磁界キャンセルの効果が高い。これにより、ワイヤーボンド接続される場合と比べて、より寄生インダクタンスの抑制効果が高い。
【０２１８】
このように、パワーモジュール１Ｅは、導体部３２と接続するように基板３１の表面に配されている第２のグランドライン１８Ｅと、第１の電極４３が電源ライン１２Ｅと接続され、第２の電極４４が第２のグランドライン１８Ｅと接続されているバイパスコンデンサ４１とを備えている。上記構成により、バイパスコンデンサ４１がモジュール内に配されたパワーモジュールを得ることができる。
【０２１９】
なお、パワーモジュール１Ｅは、向きによる制約を少なくし汎用性を高めるため、できるだけ対称形状となるように配線等を設計している。図１８において、第２のグランドライン１８Ｅ及び電源ライン１２Ｅの他方の端部（図１８の紙面上側端部）はコンデンサ６２と接続されるものとして説明したが、第２のグランドライン１８Ｅ及び電源ライン１２Ｅの他方の端部は外部回路と接続されなくてもよい。また、パワーモジュール１Ｅの向きを逆にして使用する場合は、第１のグランドライン１３Ｅ及び出力ライン１４Ｅの他方の端部がそれぞれ電源６１と接続され、第２のグランドライン１８Ｅ及び電源ライン１２Ｅの一方の端部がコンデンサ６２と接続されるか、または、未接続の端部となる。
【０２２０】
〔実施形態７〕
本発明の実施形態７について、図１２に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、前記実施形態１〜６にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０２２１】
図１２は、実施形態７に係るパワーモジュール１Ｆの構成を表す断面図である。パワーモジュール１Ｆは、図１０に示したパワーモジュール１Ｅを、いわゆるメタルコア基板に適用した構成である。
【０２２２】
パワーモジュール１Ｆは、絶縁層５１と、回路パターンである、電源ライン１２Ｆ、出力ライン１４Ｆ、第１のグランドライン１３Ｆ、４個のゲートライン（不図示）、第２のグランドライン１８Ｆ、第１の接続ライン１９Ｆ１及び第２の接続ライン１９Ｆ２と、複数のパワー素子２１と、バイパスコンデンサ４１と、導体部５２とを備えている。パワーモジュール１Ｆは、複数のパワー素子２１として、４個のパワー素子２１Ａ〜２１Ｄを備えている。
【０２２３】
電源ライン１２Ｆ、出力ライン１４Ｆ、４個のゲートライン（不図示）、第１の接続ライン１９Ｆ１及び第２の接続ライン１９Ｆ２は、それぞれ、図１０に示した、電源ライン１２Ｅ、出力ライン１４Ｅ、ゲートライン１５Ｅ１〜Ｅ４、第１の接続ライン１９Ｅ１及び第２の接続ライン１９Ｅ２と同様である。パワーモジュール１Ｆにおいて、バイパスコンデンサ４１及びパワー素子２１Ａ〜２１Ｄそれぞれの各回路パターンへの接続関係は、パワーモジュール１Ｅ（図１０参照）と同様である。
【０２２４】
絶縁層５１の表面に回路パターンが配されており、裏面に導体部５２が配されている。絶縁層５１は、表面の回路パターンと裏面の導体部５２とを絶縁するものである。絶縁層５１には、基板３１（図１０参照）とは異なりコンタクトホールは設けられていない。
【０２２５】
導体部５２は、金属材料からなり、メタルコア基板においてコアとなる部分である。導体部５２は導体部３２（図１０参照）より厚い。導体部５２は絶縁層５１より面積が大きい。
【０２２６】
第１のグランドライン１３Ｆは、絶縁層５１縁部を覆っている。第１のグランドライン１３Ｆは、表面から側面にかけて絶縁層５１の縁部を覆い、導体部５２の表面と接触している。第２のグランドライン１８Ｆは、絶縁層５１縁部を覆っている。第２のグランドライン１８Ｆは、表面から側面にかけて絶縁層５１の縁部を覆い、導体部５２の表面と接触している。第１のグランドライン１３Ｆのうち導体部５２の側面を覆う部分は、接続電極３３と同様に、回路パターンと導体部５２とを電気的に接続する機能を果たす。第２のグランドライン１８Ｆのうち導体部５２の側面を覆う部分は、接続電極３８接続電極３８接続電極３８と同様に、回路パターンと導体部５２とを電気的に接続する機能を果たす。
【０２２７】
パワーモジュール１Ｆによると、メタルコア基板において、パワーモジュール１Ｅと同様に、絶縁層５１の表面に配された回路パターンを流れる電流と、絶縁層５１の裏面に配された導体部５２を流れる電流とは、大きさが同じで向きが逆であるため、磁界キャンセルの効果により、回路パターンと導体部５２との寄生インダクタンスを小さくすることができる。
【０２２８】
また、パワーモジュール１Ｆによると、パワー素子２１Ａ〜２１Ｄはフリップチップ接続されているため、各パワー素子が回路パターンとワイヤーボンド接続される場合と比べて、電源ライン１２Ｆと第２の接続ライン１９Ｆ２との間隔、第２の接続ライン１９Ｆ２と出力ライン１４Ｆとの間隔、出力ライン１４Ｆと第１の接続ライン１９Ｆ１との間隔、及び第１の接続ライン１９Ｆ１と第１のグランドライン１３Ｆとの間隔を小さくすることができる。
【０２２９】
さらに、ワイヤーボンド接続される場合と比べて、パワー素子２１Ａ〜２１Ｄを流れる電流と、導体部５２を流れる電流との距離を小さくすることができるため、絶縁層５１表面側と裏面側とでの磁界キャンセルの効果が高い。これにより、ワイヤーボンド接続される場合と比べて、より寄生インダクタンスの抑制効果が高い。
【０２３０】
〔まとめ〕
本発明の態様１に係るパワーモジュール１は、電源と接続され当該電源から電流Ｉ１が入力される電源ライン１２と、負荷と接続され上記電源ライン１２に供給された上記電流Ｉ１を上記負荷へ出力する第１の出力ライン（出力ライン１４）と、上記電源ライン１２と略平行であり、接地点と接続され上記負荷からの電流Ｉ２を上記接地点へ出力する第１のグランドライン（グランドライン１３）と、上記電源ライン１２及び上記第１の出力ライン（出力ライン１４）とフリップチップ接続されている第１の半導体素子（パワー素子２１Ａ）と、上記第１の出力ライン（出力ライン１４）及び上記第１のグランドライン（グランドライン１３）とフリップチップ接続されている第２の半導体素子（パワー素子２１Ｂ）とを備えていることを特徴とするパワーモジュール。
【０２３１】
上記構成によると、上記第１のグランドライン（グランドライン１３）は、上記電源ライン１２と略平行であるため、上記電源から電源ライン１２へ入力された電流Ｉ１の向きと、上記第１のグランドライン（グランドライン１３）から上記グランドへ出力される電流Ｉ２の向きとは略反対となる。このため、上記電源ライン１２を流れる電流Ｉ１と、第１のグランドライン（グランドライン１３）を流れる電流Ｉ２とにより磁界がキャンセルされるため、寄生インダクタンスを低減することができる。
【０２３２】
そして、上記第１の半導体素子（パワー素子２１Ａ）は、上記電源ライン１２及び上記出力ライン１４とフリップチップ接続されているため、ワイヤーボンディングの方法により接続される場合と比べて、上記電源ライン１２と上記第１の出力ライン（出力ライン１４）との距離を小さくすることができる。さらに、第２の半導体素子（パワー素子２１Ｂ）は、上記第１の出力ライン（出力ライン１４）及び上記第１のグランドライン（グランドライン１３）とフリップチップ接続されているため、ワイヤーボンディングの方法により接続されている場合と比べて、上記第１の出力ライン（出力ライン１４）と上記第１のグランドライン（グランドライン１３）との距離を小さくすることができる。この結果、上記電源ライン１２と、上記第１のグランドライン（グランドライン１３）との距離を小さくすることができるため、それぞれを流れる電流Ｉ１・Ｉ２によって、より多くの磁界がキャンセルされるため、寄生インダクタンスを低減する効果が高い。このように、上記構成によると、配線間の寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０２３３】
本発明の態様２に係るパワーモジュール１Ｄは、上記態様１において、上記電源ライン１２Ｄと、上記第１の出力ライン（出力ライン１４Ｄ）と、上記第１のグランドライン１３Ｄとが表面に配されている絶縁部（基板３１）と、上記第１のグランドライン１３Ｄと接続され、上記絶縁部（基板３１）の裏面に配された導体部３２とを備えていてもよい。上記構成によると、上記絶縁部の表面に配された、上記電源ライン１２Ｄ、上記第１の出力ライン（出力ライン１４Ｄ）及び上記第１のグランドライン１３Ｄを流れる電流ＩＤと、上記絶縁部の裏面に配された導体部３２を流れる電流ＩＤとは向きが逆であるため、それぞれを流れる電流ＩＤによって、磁界がキャンセルされる。これにより、寄生インダクタンスを低減する効果が高い。加えて、第１の半導体素子（パワー素子２１Ａ）、及び第２の半導体素子（パワー素子２１Ｂ）はフリップチップ接続されているため、ワイヤーボンド接続されている場合と比べて、それぞれの絶縁部表面からの高さが低い。このため、第１の半導体素子（パワー素子２１Ａ）及び第２の半導体素子（パワー素子２１Ｂ）を流れる電流ＩＤと、絶縁部（基板３１）裏面の導体部３２を流れる電流ＩＤとによりなされる磁界キャンセルの効果も大きい。これにより、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０２３４】
本発明の態様３に係るパワーモジュール１Ｅは、上記態様２において、上記導体部３２と接続するように上記絶縁部（基板３１）の表面に配されている第２のグランドライン１８Ｅと、一方の電極（第１の電極４３）が上記電源ライン１２Ｅと接続され、他方の電極（第２の電極４４）が上記第２のグランドライン１８Ｅと接続されているバイパスコンデンサ４１とを備えていてもよい。
【０２３５】
上記構成により、バイパスコンデンサ４１がモジュール内に配されたパワーモジュールを得ることができる。
【０２３６】
本発明の態様４に係るパワーモジュール１Ｂは、上記態様１において、上記負荷と接続され、当該負荷からの電流を上記第１のグランドライン（グランドライン１３Ｂ）へ出力するための第２の出力ライン１６Ｂと、上記電源ライン１２Ｂ及び上記第２の出力ライン１６Ｂとフリップチップ接続されている第３の半導体素子（パワー素子２１Ｃ）と、上記第２の出力ライン１６Ｂ及び上記第１のグランドライン（グランドライン１３Ｂ）とフリップチップ接続されている第４の半導体素子（パワー素子２１Ｄ）とを備えていてもよい。上記構成により、フルブリッジ回路を構成しつつ、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０２３７】
本発明の態様５に係るパワーモジュール１Ｃは、上記態様４において、上記負荷と接続される第３の出力ライン１７Ｃと、上記電源ライン及び上記第３の出力ラインとフリップチップ接続されている第５の半導体素子（パワー素子２１Ｅ）と、上記第３の出力ライン１７Ｃ及び上記第１のグランドライン（グランドライン１３Ｃ）とフリップチップ接続されている第６の半導体素子（パワー素子２１Ｆ）とを備えていることが好ましい。
【０２３８】
上記構成により、３相インバータ回路を構成しつつ、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０２３９】
本発明の態様６に係るパワーモジュール１Ａは、上記態様１において、上記電源ライン１２Ａと、上記第１の出力ライン（出力ライン１４Ａ）とは、略直線状に配されており、上記第１の半導体素子（パワー素子２１Ａ）は、互いに隣接する上記電源ライン１２Ａの端部と、上記第１の出力ライン（出力ライン１４Ａ）の端部とにフリップチップ接続されていてもよい。上記構成によると、上記電源ライン１２と、上記第１のグランドライン（グランドライン１３Ａ）との距離を、さらに小さくすることができるため、さらに、寄生インダクタンスの抑制効果が高いパワーモジュールを得ることができる。
【０２４０】
本発明の態様７に係るパワーモジュール１は、上記態様１〜６において、上記第１及び第２の半導体素子（パワー素子２１）は、半導体チップ２２と、当該半導体チップ２２の一方の主面２２ａに配されたゲート端子２５、第１のドレインソース端子２３、及び第２のドレインソース端子２４端子とを備え、上記半導体チップ２２は、III属窒化物半導体からなってもよい。上記構成によりパワーモジュールを得ることができる。
【０２４１】
本発明の態様８に係るパワーモジュール１は、上記態様１〜７において、上記電源ライン及び上記第１の出力ラインと上記第１の半導体素子との間と、上記第１の出力ライン及び上記第１のグランドラインと上記第２の半導体素子との間とはそれぞれ、予め定められた絶縁破壊強度を超える絶縁材料で満たされていてもよい。上記構成により、強度が高いパワーモジュールを得ることができる。
【０２４２】
本発明の態様９に係るパワーモジュール１は、上記態様１〜８において、上記第１及び第２の半導体素子（パワー素子２１Ａ・２１Ｂ）は、一方がデプレッション型の半導体素子であり、他方がエンハンスメント型の半導体素子を直列接続したものであってもよい。
【０２４３】
本発明の態様１０に係るパワーモジュール１は、上記態様１〜９において、上記第１及び第２の半導体素子（パワー素子２１Ａ・２１Ｂ）は、電流の流れる向きが略同一であってもよい。
【０２４４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【産業上の利用可能性】
【０２４５】
本発明は、パワーモジュールに利用することができる。
【符号の説明】
【０２４６】
１・１Ａ〜１Ｆ  パワーモジュール
１１・３１  基板（絶縁部）
１２・１２Ａ〜１２Ｆ  電源ライン
１３・１３Ａ〜１３Ｂ  グランドライン（第１のグランドライン）
１４・１４Ａ〜１４Ｆ  出力ライン
１５・１５Ａ〜１５Ｆ  ゲートライン
１６Ｂ・１６Ｃ  第２の出力ライン
１７Ｃ  第３の出力ライン
１８・１８Ｄ〜１８Ｆ  第２のグランドライン
１９Ｅ１  第１の接続ライン
１９Ｅ２  第２の接続ライン
１９Ｆ１  第１の接続ライン
１９Ｆ２  第２の接続ライン
２１・  パワー素子（半導体素子）
２１Ａ・２１Ｃ・２１Ｅ  パワー素子（第１の半導体素子）
２１Ｂ・２１Ｄ・２１Ｆ  パワー素子（第２の半導体素子）
２２  半導体チップ
２２ａ  第１の主面
２３  第１のドレインソース端子
２４  第２のドレインソース
２５  ゲート端子
３２  導体部
３３・３８  接続電極
４１  バイパスコンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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