(57)【要約】【課題】基本セルの電源線間の距離を短くして省スペース化を図り、且つ機能セル間の絶縁分離を半導体装置を提供することにある。【解決手段】電源線２−３間にＰ型拡散領域４、Ｎ型拡散領域５を形成する。基本セル７は、パッド部６ａを有するゲート電極６を共通に形成してＰ型拡散領域４にＰＭＯＳ、Ｎ型拡散領域５にＮＭＯＳを配置している。複数個の基本セル７により機能セル８を形成する。機能セル８が隣接する境界部分に、基本セル７を用いてアイソレーションセル９ａ〜９ｃなどを配置して絶縁分離する。また、アイソレーションセル９ａ〜９ｃでは、ＰＭＯＳあるいはＮＭＯＳのソース／ドレインを電源線２あるいは３に接続して電源安定用のコンデンサを配置している。【選択図】図１
2016189396.tif 000002
【特許請求の範囲】
【請求項１】
第１電源線（２）および第２電源線（３）と、
前記第１および第２電源線の間に設けられたＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）の第１拡散領域（４）およびＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）の第２拡散領域（５）と、
前記第１および第２の電源線と直交する方向で、前記第１拡散領域および前記第２拡散領域の両者に跨るように形成されたゲート電極（６）と、
前記ゲート電極、当該ゲート電極が形成された部分の前記第１および第２拡散領域のＰＭＯＳおよびＮＭＯＳにより単位セル（７）を形成し、
複数個の前記単位セルが前記第１および第２の電源線との間で配線パターンにより接続されて構成される機能セル（８）を複数個備え、
前記複数個の機能セルは、隣接する境界部分に、前記単位セルのゲート電極を前記第１電源線に接続した第１アイソレーションセル（７ａ、９ｂ）および前記単位セルのゲート電極を前記第２電源線に接続した第２アイソレーションセル（７ｂ、９ｃ）の少なくとも一つが配置されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１アイソレーションセル（９ａ）は、前記第２拡散領域（５）に形成されたソースおよびドレインが前記第２電源線（３）に接続された構成とされていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２アイソレーションセル（９ｃ）は、前記第１拡散領域（４）に形成されたソースおよびドレインが前記第１電源線（２）に接続された構成とされていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１アイソレーションセル（９ｂ）は、前記第２拡散領域（５）のソースおよびドレイン部分に、前記第２電源線の直下まで伸ばした延伸部（５ａ）が形成され、前記延伸部と前記第２電源線とを電気的に接続した構成とされていることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第２アイソレーションセル（９ｃ）は、前記第１拡散領域（４）のソースおよびドレイン部分に、前記第１電源線（２）の直下まで伸ばした延伸部（４ａ）が形成され、前記延伸部と前記第１電源線とを電気的に接続した構成とされていることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか一項に記載の半導体装置において、
前記ゲート電極（６）は、前記第１拡散領域と第２拡散領域との間にコンタクト形成領域（６ａ）を備えたことを特徴とする半導体装置。
【請求項７】
請求項１から６のいずれか一項に記載の半導体装置において、
前記複数個の機能セルおよびこれらの境界部分に配置される第１および第２アイソレーションセルからなる回路領域はゲートアレイ形成領域（ＧＡ）として設けられ、
前記ゲートアレイ形成領域に隣接して前記第１電源線および第２電源線の間の領域にスタンダードセルからなる回路領域（ＳＴＤ）が設けられていることと特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置としてのＣＭＯＳゲートアレイにおいて、例えば４個のトランジスタをセルユニットとしたものがある。しかし、これらの各セルユニットは物理的なアイソレーション領域を別途設けることにより絶縁分離する必要があるため全体の面積が大きくなる。
【０００３】
また、セルユニットを構成するＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴを分離する構成では、各トランジスタに対応してゲート電極のコンタクトを設けるため、ＰＭＯＳとＮＭＯＳとで２個もしくは４個のコンタクトパッドを設ける必要がある。このため、電源線間の距離がその分必要になって小型化が難しい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０３４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的は、Ｐチャンネル型およびＮチャンネル型ＭＯＳＦＥＴからなる単位セルを設ける構成において、電源線間の距離を短くして省スペース化を図りながら、機能セル間の絶縁分離を行える半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の半導体装置は、第１電源線および第２電源線と、前記第１および第２電源線の間に設けられたＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）の第１拡散領域およびＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）の第２拡散領域形成と、前記第１および第２の電源線と直交する方向で、前記第１拡散領域および前記第２拡散領域の両者に跨るように形成されたゲート電極と、前記ゲート電極、当該ゲート電極が形成された部分の前記第１および第２拡散領域のＰＭＯＳおよびＮＭＯＳにより単位セルを形成し、複数個の前記単位セルが前記第１および第２の電源線との間で配線パターンにより接続されて構成される機能セルを複数個備え、前記複数個の機能セルは、隣接する境界部分に、前記単位セルのゲート電極を前記第１電源線に接続した第１アイソレーションセルおよび前記単位セルのゲート電極を前記第２電源線に接続した第２アイソレーションセルの少なくとも一つが配置される。
【０００７】
上記構成を採用しているので、ゲート電極が第１拡散領域と第２拡散領域に跨るように形成されるので、１個のコンタクトで共通に接続でき、コンタクト形成用のスペースを１個分にすることができ、第１および第２電源線間の距離を短くできるので、省スペース化が図れる。
【０００８】
また、単位セルを任意個数だけ配線により接続して機能セルを形成した場合に、機能セル間のアイソレーションを境界部分に単位セルからなる第１アイソレーションセルおよび第２アイソレーションセルの少なくとも一つを配置することで絶縁を図ることができる。これにより、機能セルを構成する単位セルの個数によって無駄なスペースが発生することがなくなり、省スペース化をはかりながら、設計の自由度を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態を示すレイアウト図
【図２】アイソレーションセルの回路図（その１）
【図３】アイソレーションセルの回路図（その２）
【図４】アイソレーションセルの回路図（その３）
【図５】アイソレーションセルの回路図（その４）
【図６】アイソレーションセルのコンデンサ形成の場合の等価回路図（その１）
【図７】アイソレーションセルのコンデンサ形成の場合の等価回路図（その２）
【図８】設計手順を示す図
【図９】機能セルとアイソレーションセルの配置例を示す図
【図１０】スタンダードセルを配置した場合の（ａ）本実施形態のレイアウト図、（ｂ）従来相当のレイアウト図
【図１１】第２実施形態を示すレイアウト図で、（ａ）本実施形態のもの、（ｂ）第１実施形態の構成のもの、（ｃ）比較のために示した従来相当のものに本実施形態を適用したもの、（ｄ）比較のために示した従来相当のもの
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、本発明の第１実施形態について、図１〜図１０を参照して説明する。
図１は、半導体装置としてのＣＭＯＳゲートアレイの平面レイアウトを示している。図１において、シリコン基板などの半導体基板１の上面に所定幅の正負の電源線２、３が配置されている。電源線２、３は、第１電源線、第２電源線に対応するもので、アルミニウムなどの金属膜により形成されている。
【００１１】
半導体基板１には、電源線２−３の間の、正の電源線２側にＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）形成用のＰ型拡散領域（第１拡散領域）４が電源線２に沿うように設けられ、電源線３側にＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）形成用のＮ型拡散領域（第２拡散領域）５が電源線３に沿うように設けられる。Ｐ型拡散領域４とＮ型拡散領域５とは所定間隔を存して設けられ、それぞれにＰ型不純物、Ｎ型不純物が導入されている。
【００１２】
Ｐ型拡散領域４およびＮ型拡散領域５の両者の上部に跨るようにゲート電極６が設けられている。ゲート電極６は、例えば多結晶シリコン膜により形成され、Ｐ型拡散領域４とＮ型拡散領域５との間隙部分に共通のコンタクト用のパッド６ａが設けられている。Ｐ型拡散領域４およびＮ型拡散領域５のそれぞれは、ゲート電極６の両側に位置する部分がソース／ドレインとされる。
【００１３】
なお、Ｐ型拡散領域４およびＮ型拡散領域５のうち、ゲート電極６が配置された部分の下部には不純物が導入されておらず、チャンネル領域として利用される。ゲート電極６およびＰ型拡散領域４のソース／ドレインによりＰＭＯＳが構成され、ゲート電極６およびＮ型拡散領域５のソース／ドレイン領域によりＮＭＯＳが構成されている。各ＰＭＯＳおよびＮＭＯＳは、隣接する基本セル７との間で、ソース／ドレイン領域を共通にした構成とされている。
【００１４】
ゲート電極６により共通に接続されたＰＭＯＳおよびＮＭＯＳにより、ＣＭＯＳの基本セル７が構成されている。基本セル７は、１個もしくは複数個を用いてソース／ドレインおよびゲート電極６を電源線２、３などに配線パターンで接続することにより機能セル８を構成している。機能セル８は、例えば３個の基本セル７を用いて形成されている。機能セル８は、例えばインバータ回路やＮＡＮＤ（またはＡＮＤ）回路あるいはＮＯＲ（またはＯＲ）回路などの論理回路素子として形成されるものである。
【００１５】
この場合、Ｐ型拡散領域４とＮ型拡散領域５との配置間隔は、上記したようにゲート電極６の共通のコンタクト用のパッド６ａを１個配置するスペースで設定している。また、電源線２とＰ型拡散領域４との間、および電源線３とＮ型拡散領域５との間は、必要最小限の間隔が設定されており、コンタクト用のパッドなどの配置スペースは設けていない。
【００１６】
上記した機能セル８は、隣接するもの同士と電気的に絶縁をするための構成を備えていない。このため。機能セル８間の境界領域は、基本セル７により形成される絶縁分離用のアイソレーションセル９ａ〜９ｄのいずれかが配置される。これにより、機能セル８が必要とする基本セル７の個数に依存することなく、アイソレーションセル９ａ〜９ｄを配置することで電気的な絶縁を確保することができる。
【００１７】
アイソレーションセル９ａ〜９ｄには、例えば、図１に示すものでは、基本セル７を２個用いるアイソレーションセル９ａ、基本セル７を１個用いるアイソレーションセル９ｂ、９ｃなどがある。基本セル７を２個用いるアイソレーションセル９ａについては、後述するように、基本的なアイソレーション機能を備えたものとしてアイソレーションセル９ｄがある（図２参照）。なお、アイソレーションセル９ｂは第１アイソレーションセルに相当し、アイソレーションセル９ｃは第２アイソレーションセルに相当し、アイソレーションセル９ａ、９ｄは第１および第２アイソレーションセルを組み合わせた構成に相当している。
【００１８】
アイソレーションセル９ａは、図１中、左側の基本セル７ａのゲート電極６のパッド６ａが電源線２に配線パターン１０ａで接続される。また、右側の基本セル７ｂのＰＭＯＳのＰ型拡散領域４のソース／ドレインが配線パターン１０ｂにより配線パターン１０ａに接続される。また、右側の基本セル７ｂのゲート電極６のパッド６ａが電源線３に配線パターン１１ａで接続される。左側の基本セル７ａのＮＭＯＳのＮ型拡散領域５のソース／ドレインが配線パターン１１ｂにより配線パターン１１ａに接続される。なお、配線パターン１０ｂ、１１ｂは、それぞれ配線パターン１０ａ、１１ａに接続する配置以外に、電源線２、３に直接接続する配線パターンとして形成することもできる。
【００１９】
これにより、基本セル７ａのＰＭＯＳが常時オフ状態に保持されることで、隣接する機能セル８の間のＰＭＯＳについて絶縁状態を保持することができる。また、基本セル７ｂのＮＭＯＳが常時オフ状態に保持されることで、隣接する機能セル８の間のＮＭＯＳについて絶縁状態を保持することができる。
【００２０】
また、基本セル７ａのＮＭＯＳはソース／ドレインが電源線３に接続され、ゲート電極６が電源線２に接続されていることで、ＮＭＯＳのゲート部分が有するゲート容量Ｃｇｎがグランドと電源ＶＤＤとの間に接続された状態となる。基本セル７ｂのＰＭＯＳはソース／ドレインが電源線２に接続され、ゲート電極６が電源線３に接続されていることで、ＰＭＯＳのゲート部分が有するゲート容量Ｃｇｐがグランドと電源ＶＤＤとの間に接続された状態となる。これにより、ゲート容量Ｃｇｐ、Ｃｇｎを用いたコンデンサを電源安定用のコンデンサとして機能させることができる。
【００２１】
次に、図２から図５を参照してアイソレーションセル９ａ〜９ｄの電気的な構成について説明する。図２は、アイソレーションセルの基本構成を示すアイソレーションセル９ｄの電気的構成を示している。このアイソレーションセル９ｄは、アイソレーションセル９ａと類似する構成を有する。
【００２２】
アイソレーションセル９ｄは、２個の基本セル７ａ、７ｂを用いてた構成としている。これにより、アイソレーションセル９ｄは、両側に配置された機能セル８間の電気的な絶縁を形成している。アイソレーションセル９ｄは、左側の基本セル７ａのゲート電極６を配線パターン１０ａにより電圧ＶＤＤの電源線２に接続し、右側の基本セル７ｂのゲート電極６を配線パターン１１ａによりグランドの電源線３に接続している。
【００２３】
これにより、基本セル７ａのＰＭＯＳはゲート電極６が電源線２に接続されることから、ＰＭＯＳは常時オフ状態に保持され、この両側に位置するＰＭＯＳ間を電気的に分離している。このとき、基本セル７ａのＮＭＯＳはゲート電極６が電源線２に接続されることから、常時オン状態となっている。また、基本セル７ｂのＮＭＯＳはゲート電極６が電源線３に接続されることから、ＮＭＯＳは常時オフ状態に保持され、この両側に位置するＮＭＯＳ間を電気的に分離している。
【００２４】
したがって、基本セル７ａのＮＭＯＳがオン状態にあっても、隣接するＮＭＯＳを電気的に分離することができる。同様に、基本セル７ｂのＰＭＯＳは常時オン状態となるが、基本セル７ａのＰＭＯＳにより絶縁されているので、全体として絶縁状態が保持されている。したがって、２個の基本セル７ａ、７ｂを組み合わせることで、ＰＭＯＳ間、ＮＭＯＳ間の双方を電気的に絶縁することができている。
【００２５】
図３は、図１で示したアイソレーションセル９ａの電気的構成を示している。アイソレーションセル９ａは、図２の構成に加えて、電源安定用のコンデンサを付加した構成である。これにより、電源安定用のコンデンサを別途配置するスペースを省略したり少なくすることができるようにしている。
【００２６】
基本セル７ａは、ＮＭＯＳのソース／ドレインがともに配線パターン１０ｂにより電源線３に接続されている。これにより、基本セル７ａのＮＭＯＳは、ゲート容量Ｃｇｎのコンデンサとして機能し、隣接する基本セル７ｂおよび他の基本セル７のＮＭＯＳのソース／ドレインを容量Ｃｇｎのコンデンサを介して電源ＶＤＤに接続した構成となる。
【００２７】
同様に、基本セル７ｂは、ＰＭＯＳのソース／ドレインがともに配線パターン１１ｂにより電源線２に接続されている。これにより、基本セル７ｂのＰＭＯＳは、ゲート容量Ｃｇｐのコンデンサとして機能し、隣接する基本セル７ａおよび他の基本セル７のＰＭＯＳのソース／ドレインを容量Ｃｇｐのコンデンサを介してグランドに接続した構成となる。
【００２８】
ＣＭＯＳゲートアレイなどの半導体集積回路では、微細化が進んで回路が大規模化すると、電源ノイズが無視できなくなり、要所要所に電源安定化のコンデンサを配置するが、このアイソレーションセル９ａのように、電源安定化のコンデンサを内蔵したものでは、絶縁分離の機能を果たしながら、電源安定化の機能も果たすことができる。
【００２９】
図４および図５は、それぞれ図１で示した基本セル７を１個用いたアイソレーションセル９ｂ、９ｃの電気的構成を示している。図４に示したアイソレーションセル９ｂは、図３で示した基本セル７ａと同様に、ゲート電極６を配線パターン１２により電源線２に接続し、ＮＭＯＳのソース／ドレイン領域をそれぞれ配線パターン１３により電源線３に接続した構成である。
【００３０】
これにより、図６（ａ）に示すように、ＮＭＯＳのソース／ドレイン領域を共通にしてグランドに接続したこととなる。これによって、ＮＭＯＳのソース／ドレイン領域は、グランドに接続されるとともに、図６（ｂ）に示すように、ＮＭＯＳのゲート容量Ｃｇｎを介して電源ＶＤＤに接続された構成となる。この結果、ＮＭＯＳのゲート容量Ｃｇｎを電源安定用のコンデンサとして用いることができる。
【００３１】
また、図５に示したアイソレーションセル９ｃは、図３で示した基本セル７ｂと同様に、ゲート電極６を配線パターン１４により電源線３に接続し、ＰＭＯＳのソース／ドレイン領域をそれぞれ配線パターン１５により電源線２に接続した構成である。
【００３２】
これにより、図７（ａ）に示すように、ＰＭＯＳのソース／ドレイン領域を共通にして電源ＶＤＤに接続したこととなる。これによって、ＰＭＯＳのソース／ドレイン領域は、電源ＶＤＤに接続されるとともに、図７（ｂ）に示すように、ＰＭＯＳのゲート容量Ｃｇｐを介してグランドに接続された構成となる。この結果、ＰＭＯＳのゲート容量Ｃｇｐを電源安定用のコンデンサとして用いることができる。
【００３３】
次に、上記したＣＭＯＳゲートアレイにおけるアイソレーションセル９ａ〜９ｄを、回路のレイアウト中に具体的に配置する場合の設計手順について図８を参照して簡単に説明する。なお、実際の設計においては、必要な機能を設けた回路を元にして、コンピュータのプログラムにより設計の手順が進行されるようになっている。
【００３４】
ＣＭＯＳゲートアレイは、アルミニウムなどの配線パターンを形成する前の状態まで形成されたウエハが準備されていて、これを利用して配線パターンを設けることで所望の回路を形成するものである。まず、基本セル７がマトリクス状に配置されたウエハに対して、必要な回路のレイアウト設計を行う（Ａ１）。次に、回路毎に必要な回路セルつまり機能セル８を配置していく（Ａ２）。
【００３５】
回路セルに対応する機能セル８を配置する際に、隣接する機能セル８との間で絶縁分離に適したアイソレーションセル９ａ〜９ｄを選択する（Ａ３）。これは、例えば回路セルとしての機能セル８の動作や機能によって境界部分に位置する基本セル７のソース／ドレイン領域のそれぞれが電源線２、３に接続されるか否かによって適切なアイソレーションセル９ａ〜９ｄが選択される。続いて、選択されたアイソレーションセル９ａ〜９ｄを隣接する機能セル８間にレイアウトする（Ａ４）。この後、配線パターンのレイアウトを配置する（Ａ５）。このようにして、適切なアイソレーションセル９ａ〜９ｄが選択配置されることで、機能セル（回路セル）８間の絶縁分離が形成される。
【００３６】
上記したアイソレーションセル９ａ〜９ｄの選択については、例えば、図９に示すように、配置される回路セルである機能セル８の種類や配置方向などによって決められる。また、場合によっては、アイソレーションセル９ａ〜９ｄを設ける必要がない場合もある。例えば、図９（ａ）に示すように、隣接する機能セル８ａ、８ｂとして、それぞれインバータ回路ＩＮＶ１、ＩＮＶ２が設けられる場合に、出力端子側が離れる方向に設ける構成では、共通となるソース／ドレインがそれぞれ電源線２、３に接続されるので、アイソレーションセル９を設ける必要がない。
【００３７】
一方、図９（ｂ）に示すように、隣接する機能セル８ａ、８ｂとして、それぞれＮＡＮＤ回路、ＮＯＲ回路が設けられる場合に、アイソレーションセル９ｂを配置するケースを示している。機能セル８ａのＮＡＮＤ回路は出力端子側が境界部分に配置され、機能セル８ｂのＮＯＲ回路は入力端子側が境界部分に配置されているので、いずれも共通となるＮＭＯＳのソース／ドレイン領域が電源線３に接続されている。これにより、ＮＭＯＳのソース／ドレインを電源線３に接続するアイソレーションセル９ｂを配置することが適切である。ＰＭＯＳについては、アイソレーションセル９ｂのＰＭＯＳが常時オフに設定されることで絶縁状態を保持している。
【００３８】
また、図９（ｃ）に示すように、上記と逆に、隣接する機能セル８ａ、８ｂとして、それぞれＮＯＲ回路、ＮＡＮＤ回路が設けられる場合に、アイソレーションセル９ｃを配置するケースを示している。機能セル８ａのＮＯＲ回路は出力端子側が境界部分に配置され、機能セル８ｂのＮＡＮＤ回路は入力端子側が境界部分に配置されているので、いずれも共通となるＰＭＯＳのソース／ドレイン領域が電源線２に接続されている。これにより、ＰＭＯＳのソース／ドレインを電源線２に接続するアイソレーションセル９ｃを配置することが適切である。ＮＭＯＳについては、アイソレーションセル９ｃのＮＭＯＳが常時オフに設定されることで絶縁状態を保持している。
【００３９】
次に、図９（ｄ）に示すように、図９（ｂ）と同様であるが機能セル８ａのＮＡＮＤ回路の配置方向が逆の場合に、アイソレーションセル９ａ（またはアイソレーションセル９ｄ）の配置を入れ替えたアイソレーションセル９ａａを配置するケースを示している。機能セル８ａのＮＡＮＤ回路は出力端子側が境界部分と反対側に向けて配置され、機能セル８ｂのＮＯＲ回路は入力端子側が境界部分に配置されている。
【００４０】
この場合、機能セル８ａのＮＡＮＤ回路の入力端子側のＰＭＯＳはソース／ドレイン領域が電源線２に接続されるのでアイソレーションセル９ａの基本セル７ｂを配置することが適している。また、機能セル８ｂのＮＯＲ回路の入力端子側のＮＭＯＳはソース／ドレイン領域が電源線３に接続されるので、アイソレーションセル９ａの基本セル７ａを配置することが適している。したがって、アイソレーションセル９ａの基本セル７ａ、７ｂの配置を入れ替えたアイソレーションセル９ａａを配置することが適している。
【００４１】
また、上記構成を用いることで、機能セル８ａのＮＭＯＳについては、アイソレーションセル９ａａの基本セル７ｂのＮＭＯＳが常時オフに設定されることで絶縁状態を保持している。機能セル８ｂのＰＭＯＳについては、アイソレーションセル９ａａの基本セル７ａのＰＭＯＳが常時オフに設定されることで絶縁状態を保持している。
【００４２】
次に、上記のように構成するＣＭＯＳゲートアレイで、省スペース化が図れたことによる効果について、図１０を参照して説明する。すなわち、ＣＭＯＳゲートアレイのチップにおいては、チップに配線パターンを後から形成して回路を形成するゲートアレイ部ＧＡと、予め決まった機能を達成するために既に形成されているスタンダードセル部ＳＴＤがある。
【００４３】
スタンダードセル部ＳＴＤは、詳細は図示していないが、予め決められた回路機能を達成するためのＣＭＯＳ回路の構成として、配線パターンやレイアウトを最適設計することでコンパクトに形成されている。これにより、スタンダードセル部ＳＴＤは、電源線２−３間のパターン配置も配線パターンがコンパクトに設けられており、電源線２−３間の距離を最短に近い状態でレイアウトされている。このようにして形成されるスタンダードセル部ＳＴＤに対して、上記説明したゲートアレイ部ＧＡも、前述のように、電源線２−３間の距離Ｌを最短に近い状態でコンパクトに構成されている。
【００４４】
この結果、図１０（ａ）に示すように、機能セル８やアイソレーションセル９ａ〜９ｄなどを用いたゲートアレイ部ＧＡの高さ寸法Ｌとほぼ同等の高さ寸法Ｌのスタンダードセル部ＳＴＤと並べて配置することで無駄なくコンパクトに隣接配置を実現できる。また、これによって、ゲートアレイ部ＧＡのレイアウトに関する制約が少なくなり、レイアウト設計の自由度を向上させることができる。図１０（ｂ）は比較のために、従来相当の高さ寸法ＬＬを有するゲートアレイ部ＧＡＣを示している。この場合には、スタンダードセル部ＳＴＤとの段差が生じているため、隣接配置するとセルが配置できない無駄なスペースＳが発生してしまう。
【００４５】
このような第１実施形態によれば、基本セル７を構成するＰＭＯＳおよびＮＭＯＳのゲート電極６を共通に設け、コンタクト用のパッド部６ａを１個設けることで、電源線２−３間の寸法を小さくして省スペース化を図ることができる。
【００４６】
また、省スペース化を図ったゲートアレイ部ＧＡを設けることで、スタンダードセル部ＳＴＤとの整合性が高まり、隣接配置する場合でも無駄なスペースを発生するのを抑制でき、設計の自由度を向上させることができる。
【００４７】
さらに、ＰＭＯＳとＮＭＯＳのゲート電極６を共通に接続した上記構成を採用する場合でも、機能セル８間の絶縁分離を、基本セル７を１個もしくは複数個用いて構成するアイソレーションセル９ａ〜９ｄを設けることで、簡単且つ自由にレイアウトを構成することができる。この場合に、アイソレーションセル９ａ、９ｄのように、基本セル７を２個用いる場合でも、その占有面積が増える分は全体に対して少ないので、基本セル７の高さ寸法を短くできていることの効果の方が大きい。
【００４８】
また、アイソレーションセル９ａ〜９ｃのように、ペアとなるＰＭＯＳおよびＮＭＯＳのうち、絶縁分離に寄与しない側のＰＭＯＳあるいはＮＭＯＳのソース／ドレイン領域を電源線２または３に接続することで、ＰＭＯＳあるいはＮＭＯＳのゲート容量Ｃｇｐ、Ｃｇｎを利用した電源安定用のコンデンサを設けた構成とすることができる。回路構成に必要な電源安定用のコンデンサを別途に設けるためのスペースも削減することができるようになる。
【００４９】
アイソレーションセル９ａ〜９ｄは、機能セル８の種類や配置方向によって適切なものを選んで配置することができ、これによって、必要最小限の基本セル７を用いてコンパクトに絶縁分離を行うことができる。
【００５０】
なお、上記実施形態において、アイソレーションセル９ｄは、基本セル７ａ、７ｂを入れ替えた配置とすることで、アイソレーションセル９ａａと同様の構成とすることもできる。
また、アイソレーションセル９ｂ、９ｃは、ゲート容量を利用したコンデンサを設けない構成すなわち、アイソレーションセル９ｄの基本セル７ａ、７ｂを独立した状態でアイソレーションセルとして使用することもできる。
【００５１】
（第２実施形態）
図１１は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、配線パターンの配置数を減らす構造を提供することで、配線パターンを形成する部分の段差の発生を解消することができるようにしたものである。
【００５２】
まず、図１１（ｂ）は、第１実施形態における構成に対応している。機能セル８およびアイソレーションセル９ｃにおいては、ＰＭＯＳあるいはＮＭＯＳのソース／ドレイン領域を電源線２あるいは３に接続する部分では、配線パターン１５、１６、１７などを用いて両者の間を電気的に接続している。機能セル８は、ＮＡＮＤ回路を構成しているもので、ＰＭＯＳとＮＭＯＳとの間を接続する配線パターン１８やゲート電極８を電源線３に接続する配線パターン１９も設けている。
【００５３】
これに対して、本実施形態では、図１１（ａ）に示すように、各基本セル７に対応したＰ型拡散領域４の電源線２側に面した部分の一部を電源線２の下部中央付近まで突出させた拡散部４ａを設けている。同じく、各基本セル７に対応したＮ型拡散領域５の電源線３側に面した部分の一部を電源線３の下部中央付近まで突出させた拡散部５ａを設けている。なお、これら拡散部４ａ、５ａは、Ｐ型拡散領域４あるいはＮ型拡散領域５を形成する際に、これらに対応する部分を有するパターンに形成することで、一括して形成することができる。
【００５４】
これら拡散部４ａ、５ａは、ＰＭＯＳあるいはＮＭＯＳのソース／ドレインを電源線２あるいは３に接続するために、予め形成しているものである。しかし、このままの状態では、拡散部４ａ、５ａは、絶縁膜を介して上層部の電源線２あるいは３が形成されているので、電気的には絶縁された状態に設けられている。
【００５５】
このように構成した状態で、拡散部４ａ、５ａと電源線２あるいは３と電気低に接続する場合には、ここに電源線２、３および絶縁膜を開口するコンタクトホールを形成して配線用の金属パターン２０ａ〜２０ｄなどを形成することで両者の間の導通を図ることができる。なお、電源線２あるいは３を形成する前に絶縁膜の開口によるコンタクトホールを形成可能である場合には、これによって、電源線２、３の形成時点で同時に電気的接続を形成することができる。
【００５６】
したがって、ＰＭＯＳあるいはＮＭＯＳのソース／ドレインを電源線２あるいは３に接続する場合には、配線パターンを用いる必要がなく、コンタクトを形成するだけの簡単なパターニング処理で形成することができる。また、配線パターンを省略できることで、アルミニウムなどの金属による配線の段差が発生するのを解消できる。
【００５７】
図１１（ｃ）、（ｄ）は、比較のために示した従来相当の構成である。図１１（ｄ）は、図１１（ｂ）に示す第１実施形態の構成に対応する従来相当の構成である。前述したように、この構成では、電源線１０２、１０３間にＰ型拡散領域１０４、Ｎ型拡散領域１０５を設けている。ゲート電極１０６、１０７は、それぞれＰＭＯＳ用としてＰ型拡散領域１０４に設けられるとともに、ＮＭＯＳ用としてＮ型拡散領域１０５に設けられる。
【００５８】
ゲート電極１０６、１０７は、それぞれ両端部にコンタクト用のパッドが形成されており、電源線１０２、Ｐ型拡散領域１０４、Ｎ型拡散領域１０５、電源線１０３のそれぞれの間には、パッド形成用のスペースを設けている。このため、図１１（ｄ）に示す機能セル１０８の高さ寸法Ｈａは、同等の機能を有する図１１（ｂ）に示す機能セル８の高さ寸法Ｈに比べて、大きくなっている。
【００５９】
そして、従来相当の構成にこの第２実施形態の構成を採用する場合には、本実施形態の場合に比べて、逆にセル幅を広くせざるを得ないので、省スペース化の点でデメリットを有する。すなわち、図１１（ｃ）に示すように、Ｐ型拡散領域１０４あるいはＮ型拡散領域１０５に電源線１０２あるいは１０３に突出する拡散部１０４ａあるいは１０５ａを形成している。この場合、拡散部１０４ａ、１０５ａを形成するには、ゲート電極１０６、１０７のパッド部分の隙間に形成する必要があるため、配置間隔を広げる必要がある。したがって、機能セル１０８の幅寸法Ｄａは、本実施形態における機能セル８の幅寸法Ｄに対して広くなっており、省スペース化についても悪化してしまう。
【００６０】
上記実施形態によれば、Ｐ型拡散領域４に拡散部４ａを形成したり、あるいはＮ型拡散領域５に拡散部５ａを形成することで、配線パターンの形成時点で、必要な部分に電源線２または３と接続するコンタクトホールを形成するだけの簡単な構成で電気的に接続をすることができる。この結果、電気的な接続を必要とする部分に配線パターン１５〜１７などを設ける必要がなくなり、配線パターンの引き回しがなくなることで、配線パターンの占有面積を少なくすることもできる。
【００６１】
また、この結果、配線パターンを形成していたことによる段差の発生を解消でき、これによって、この部分を他の配線パターンの形成に用いる場合にアルミ配線の段切れなどの不具合を抑制して信頼性を向上することができるとともに、配線パターンの配置について設計の自由度を向上させることができる。
【００６２】
（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００６３】
基本セル７を構成するゲート電極６は、パッド部６ａをＰ型拡散領域４とＮ型拡散領域５との間に配置するようにしたが、これに代えて、電源線２とＰ型拡散領域４との間、あるいはＮ型拡散領域５と電源線３との間のいずれか一方に配置することもできる。あるいは、ゲート電極６のパッド部６ａは、Ｐ型拡散領域４とＮ型拡散領域５との間に設けることに代えて、電源線２とＰ型拡散領域４との間、およびＮ型拡散領域５と電源線３との間に設けても良いし、３箇所すべてに設けても良い。
【符号の説明】
【００６４】
図面中、２は電源線（第１電源線）、３は電源線（第２電源線）、４はＰ型拡散領域（第１拡散領域）、５はＮ型拡散領域（第２拡散領域）、６はゲート電極、６ａはパッド部、７は基本セル、８は機能セル、９ａはアイソレーションセル、９ｂはアイソレーションセル（第１アイソレーションセル）、９ｃはアイソレーションセル（第２アイソレーションセル）、１０ａ、１０ｂ、１１ａ、１１ｂ、１２から１９は配線パターンである。
【図１】
2016189396.tif 000003
【図２】
2016189396.tif 000004
【図３】
2016189396.tif 000005
【図４】
2016189396.tif 000006
【図５】
2016189396.tif 000007
【図６】
2016189396.tif 000008
【図７】
2016189396.tif 000009
【図８】
2016189396.tif 000010
【図９】
2016189396.tif 000011
【図１０】
2016189396.tif 000012
【図１１】
2016189396.tif 000013