(57)【要約】【課題】高い耐圧と充分に大きなオン電流をもち、高速動作が可能なパワー半導体装置を得る。【解決手段】溝２４の底部には、図示の範囲外でソース電極２９と接続されたトレンチソース電極）３１も設けられている。この半導体装置１０においては、柱状ｐ型層１１が、溝２４の直下に設けられており、隣接する溝２４の間には設けられていない。柱状ｐ型層１１は、溝２４が形成された領域の中に形成される。また、溝２４の底面における厚い酸化膜２６には開口部（底面酸化膜開口部２６Ａ）が形成されており、底面酸化膜開口部２６Ａを介してトレンチソース電極３１と柱状ｐ型層１１とが接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型をもつ第１の半導体層を具備する半導体基板において、当該半導体基板における前記第１の半導体層よりも上に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の上側から下側に向かって形成された溝と、当該溝の内部に形成されたゲート電極と、前記溝の内部の前記ゲート電極よりも底部側に配され前記ゲート電極と絶縁されたシールド電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記第２の半導体層の上に形成された第１の主電極と前記第１の半導体層に接続された第２の主電極との間を流れる電流が制御される構造を具備する半導体装置であって、
前記溝の直下において、前記第２の導電型をもち前記シールド電極と接触する柱状半導体層が局所的に形成されたことを特徴とする半導体装置。
【請求項２】
前記シールド電極は前記第１の主電極と接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極及び前記シールド電極と前記溝の内面との間には酸化膜が形成され、
前記柱状半導体層は、前記溝の底部に形成された前記酸化膜を貫通する開口部を介して前記シールド電極と接続されたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
平面視において、前記柱状半導体層は前記溝が形成された領域の内部に局所的に形成されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【請求項５】
複数の前記溝が間隔をおいて前記半導体基板に形成され、
平面視において、隣接する２つの前記溝の間には前記柱状半導体層が形成されないことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
【請求項６】
前記第１の主電極がソース電極、前記第２の主電極がドレイン電極とされたパワーＭＯＳＦＥＴであることを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
【０００３】
図５は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）１００の構成の一例を示す断面図である。図５において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ドリフト層となるｎ−層８２、ｐ−層８３が順次形成されている。半導体基板８０の表面側には、ｐ−層８３を貫通する溝（セル領域溝：トレンチ）８４が形成されている。溝８４は、図５における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝８４の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８４を埋め込むように形成されている。ゲート電極８７は、通常は高濃度にドーピングされた多結晶シリコンで形成される。
【０００４】
また、半導体基板８０の表面側においては、溝８４の両側に、ソース領域となるｎ＋層８５が形成されている。半導体基板８０の表面には、ソース電極（第１の主電極）８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極９０（第２の主電極）が形成されている。一方、半導体基板８０の表面側においては層間絶縁層８８が溝８４を覆うように形成されているため、ソース電極８９は、ｎ＋層８５とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図５に示された範囲外の表面側において、例えば溝８４の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、 図５に示された範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８４毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８４の側面におけるｐ−層８３でチャネルが形成され、ｎ−層８２とｎ＋層８５の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極８９とドレイン電極９０との間の電流のスイッチング制御をすることができる。各溝８４毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
【０００５】
なお、図はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同様の構造を適用することができる。この場合、例えば、図５におけるｎ＋層８１をコレクタ層となるｐ＋層とし、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置換した構造とすればよい。
【０００６】
こうしたパワーＭＯＳＦＥＴにおいては、オフ時（ＭＯＳＦＥＴがオフとされるようにゲート電圧が設定された場合）のソース電極８９・ドレイン電極９０間の耐圧が高いことが要求される。図５の構造では、こうした状態において、ｐ−層８３とｎ−層８２、あるいは内部にゲート電極８７が設けられた溝８４とｎ−層８２との間で空乏層が形成される。この空乏層は、主にｐ−層８３とｎ−層８２との界面に沿って広がり、空乏層中の電界は主に上下方向となる。ここで、この空乏層の幅が狭くなった箇所においては局所的に電界が高くなるため、耐圧を高くするためには、空乏層が広く一様に形成されることが要求される。このためには、ドリフト層として機能するｎ−層８２のドナー濃度（キャリア濃度）を低くすることが有効である。しかしながら、この場合には、オン時においてｎ−層８２を電流が流れる際の抵抗が高くなるため、ＭＯＳＦＥＴのオン時におけるソース電極８９・ドレイン電極９０間に流れる電流（オン電流）を大きくすることができなくなった。すなわち、耐圧とオン電流とはトレードオフの関係にあった。
【０００７】
特許文献１に記載されるように、この問題を解消するために、スーパージャンクション（ＳＪ）構造が提案されている。ＳＪ構造は、プレーナゲート型、トレンチゲート型のいずれにおいても有効であり、図６は、ＳＪ構造をトレンチゲート型のパワーＭＯＳＦＥＴに適用した半導体装置１０１の構造を図５に対応させて示す図である。ここでは、隣接する溝２４間におけるｎ−層８２中に、上側のｐ−層８３と連結された柱状ｐ型層９１が形成されている。柱状ｐ型層９１が形成されない図５の構造においては、内部の電界が上下方向となるように空乏層が主に水平方向に広がる。これに対し、柱状ｐ型層９１が形成された図６の構造においては、空乏層は柱状ｐ型層９１とｎ−層８２の界面にも形成されるため、空乏層は水平方向だけでなく上下方向にも広がり、図５の構造に対して、空乏層はより広い範囲に一様に形成される。これによって、空乏層の内部で局所的に電界が高くなることが抑制され、より高い耐圧を得ることができる。あるいは、この構造を用いることによって、ｎ−層８２のドナー濃度を高めても高い耐圧が得られるため、高い耐圧と大きなオン電流とを両立させることができる。
【０００８】
一方、こうしたパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓを小さくする必要がある。図５、６の構造においては、帰還容量Ｃｒｓｓはゲート電極８７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電極８９間の容量と帰還容量Ｃｒｓｓとの和となる。図５、６の構造においては、溝８４の底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極９０間の容量Ｃｒｓｓを小さくすることが困難である。特許文献２には、この点を考慮して、ゲート電極・ドレイン電極間の容量と、ゲート電極・ソース電極間の容量を共に低減した構造のパワーＭＯＳＦＥＴが記載されている。
【０００９】
図７は、この構造を具備する半導体装置１０２の構造を、単一の溝８４周辺について示す断面図である。図５の構造においては、単一の溝８４内が酸化膜８６を介してゲート電極８７で一様に埋め込まれていたのに対し、図７の構造においては、ゲート電極８７は、溝８４の左右両側においてのみ薄く左右で分離され、かつ溝８４の上側においてのみ形成されている。溝８４内において、左右のゲート電極８７の間には、トレンチソース電極（シールド電極）９２が埋め込まれて設けられている。トレンチソース電極９２は、ゲート電極８７と同様に、高濃度にドーピングされた多結晶シリコンで構成されるため、ゲート電極８７と同様の形成方法によって溝８４内に形成される。トレンチソース電極９２は、図示の範囲外でソース電極８９と接続されるため、その電位はソース電位に維持される。このため、トレンチソース電極９２はシールドとして機能する。この構造では、ゲート電極８７と下側のｎ−層８２との間の酸化膜８６は厚くされるために、ゲート電極８７・ドレイン電極９０間の容量を低減することができる。
【００１０】
一方、この構造においては、ソース電極８９と接続されたトレンチソース電極９２とその両側のゲート電極８７との間でゲート電極８７・ソース電極８９間の容量が発生する。しかしながら、特許文献２に記載されるように、この構造においては、高濃度にドーピングされた多結晶シリコン（トレンチソース電極９２側）における熱酸化の際の酸化速度が、半導体基板８０を構成するｐ−層８３やｎ−層８２（溝８４の内面側）の酸化速度よりも大幅に高いことを利用して、ゲート電極８７と溝８４の内面との間の酸化膜８６を薄くしつつ、トレンチソース電極９２とゲート電極８７の間の酸化膜８６を充分厚くすることができる。このため、ゲート電極８７・ソース電極８９間の容量も小さく保つことができる。
【００１１】
この構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、この構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８４の側面とゲート電極８７の間の酸化膜８６が薄くされるため、図５、６の構造の半導体装置と同様に、良好なスイッチング特性を得ることができる。
【００１２】
また、図７の構造においても、図６の構造と同様にｎ−層８２中に柱状ｐ型層９１を設けることができる。これによって、上記の半導体装置１０２のオフ時の耐圧を高めることもできる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−１８４９８５号公報
【特許文献２】特開２０１３−０６９８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
図６の構造においては、平面視において、電流経路となるドリフト層（ｎ−層８２）の占める面積は、柱状ｐ型層９１を形成することによって大きく減少する。このため、少なくともｎ−層８２のドナー濃度を同等とした場合においては、オン電流は、柱状ｐ型層９１を具備しない図５、７の構造と比べて減少した。このため、大きなオン電流を得るという効果は、実際には、図６の構造では不充分であった。
【００１５】
このため、高い耐圧と充分に大きなオン電流をもち、高速動作が可能なパワー半導体装置を得ることは困難であった。
【００１６】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ第１の半導体層を具備する半導体基板において、当該半導体基板における前記第１の半導体層よりも上に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の上側から下側に向かって形成された溝と、当該溝の内部に形成されたゲート電極と、前記溝の内部の前記ゲート電極よりも底部側に配され前記ゲート電極と絶縁されたシールド電極と、が設けられ、前記ゲート電極に印加された電圧によって、前記第２の半導体層の上に形成された第１の主電極と前記第１の半導体層に接続された第２の主電極との間を流れる電流が制御される構造を具備する半導体装置であって、前記溝の直下において、前記第２の導電型をもち前記シールド電極と接触する柱状半導体層が局所的に形成されたことを特徴とする。
本発明の半導体装置において、前記シールド電極は前記第１の主電極と接続されたことを特徴とする。
本発明の半導体装置において、前記ゲート電極及び前記シールド電極と前記溝の内面との間には酸化膜が形成され、前記柱状半導体層は、前記溝の底部に形成された前記酸化膜を貫通する開口部を介して前記シールド電極と接続されたことを特徴とする。
本発明の半導体装置は、平面視において、前記柱状半導体層は前記溝が形成された領域の内部に局所的に形成されたことを特徴とする。
本発明の半導体装置は、複数の前記溝が間隔をおいて前記半導体基板に形成され、平面視において、隣接する２つの前記溝の間には前記柱状半導体層が形成されないことを特徴とする。
本発明の半導体装置は、前記第１の主電極がソース電極、前記第２の主電極がドレイン電極とされたパワーＭＯＳＦＥＴであることを特徴とする。
【発明の効果】
【００１８】
本発明は以上のように構成されているので、高い耐圧と充分に大きなオン電流をもち、高速動作が可能なパワー半導体装置を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態となる半導体装置の構造を示す断面図である。
【図２】従来の半導体装置のオン時における電流経路を模式的に示す図である。
【図３】本発明の実施の形態に係る半導体装置のオン時における電流経路を模式的に示す図である。
【図４】本発明の実施の形態となる半導体装置の変形例の構造を示す断面図である。
【図５】従来のトレンチゲート型の半導体装置の第１の例の構造を示す断面図である。
【図６】従来のトレンチゲート型の半導体装置の第２の例の構造を示す断面図である。
【図７】従来のトレンチゲート型の半導体装置の第３の例の構造を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電極に印加された電圧（ゲート電圧）によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。ソース電極・ドレイン電極間に流れる電流は、溝の側壁に形成されたチャネルと、ドレイン電極側に形成され、ドリフト領域となるｎ−層を介して流れる。また、前記の半導体装置１０２と同様に、ゲート電極・ドレイン電極間の容量Ｃｒｓｓを小さくして高速動作を可能とするために、溝の底面側にはトレンチソース電極（シールド電極）が設けられる。
【００２１】
図１は、この半導体装置（パワーＭＯＳＦＥＴ）１０の構造を示す断面図であり、図６に対応する。この半導体装置１０においても、図５あるいは図６の半導体装置と同様に、ドレイン層となるｎ＋層２１の上にドリフト層となるｎ−層２２が形成された半導体基板２０、ｎ−層２２の表面側に形成されたｐ−層２３、ｐ−層２３中に局所的に形成されたｎ＋層２５が設けられている。また、溝２４も図６の構造と同様に設けられ、溝２４の中には、酸化膜２６、ゲート電極２７が設けられている。また、層間絶縁層２８、ソース電極２９、ドレイン電極３０も同様に設けられることも同様である。
【００２２】
また、図７の半導体装置１０２と同様に、溝２４の底部には、図示の範囲外でソース電極２９と接続されたトレンチソース電極（シールド電極）３１も設けられている。トレンチソース電極３１を囲む酸化膜２６の膜厚は、ゲート電極２７と溝２４の内面との間の酸化膜２６の膜厚よりも大きく設定される。
【００２３】
この半導体装置１０においては、柱状ｐ型層（柱状半導体層）１１が、溝２４の直下に設けられており、隣接する溝２４の間には設けられていない。また、柱状ｐ型層１１の幅は、溝２４の幅よりも小さくされるため、平面視において、柱状ｐ型層１１は、溝２４が形成された領域の中に形成される。このため、柱状ｐ型層１１は、トレンチソース電極３１の直下に位置する。また、溝２４の底面における厚い酸化膜２６には開口部（底面酸化膜開口部２６Ａ）が形成されており、底面酸化膜開口部２６Ａを介してトレンチソース電極３１と柱状ｐ型層１１とが接続される。なお、底面酸化膜開口部２６Ａは、柱状ｐ型層１１に隣接するｎ−層２２とトレンチソース電極３１とが接することがないように形成される。
【００２４】
また、溝２４は図１における紙面垂直方向に延伸し、柱状ｐ型層１１も溝２４と同様にその下側において延伸する。トレンチソース電極３１と柱状ｐ型層１１とを接続する底面酸化膜開口部２６Ａは、柱状ｐ型層１１や溝２４と同様に溝２４の延伸方向（図１における紙面垂直方向）に延伸する形状とすることができる。ただし、柱状ｐ型層１１の電位をソース電極２９（トレンチソース電極３１）と同電位で一様とすることができる限りにおいて、この延伸方向に沿った複数箇所において、底面酸化膜開口部２６Ａを離散的に設けることもできる。
【００２５】
このため、図１の構造において、柱状ｐ型層１１はｐ−層２３、ソース電極２９と同電位となるため、図６の柱状ｐ型層９１と同様に機能する。すなわち、この半導体装置（パワーＭＯＳＦＥＴ）１１のオフ時において柱状ｐ型層１１の周囲に空乏層が広く形成され、半導体基板２０中で空乏層が一様に広がることによって局所的な電界集中が抑制され、高い耐圧を得ることができる。
【００２６】
ただし、この半導体装置１０においては、オン時においてソース電極２９・ドレイン電極３０間に流れる電流（オン電流）がより大きくなる、あるいは、オン抵抗がより小さくなる。この点について以下に説明する。
【００２７】
まず、参考として、図６に示された従来のＳＪ構造を具備する半導体装置１０１におけるオン時のソース電極８９・ドレイン電極９０間を上下方向に流れる電流経路を模式的に図２に示す。この電流経路は、ＭＯＳＦＥＴにおけるチャネルであるＸ０と、ドリフト層となるｎ−層８２中を流れる経路であるＹ０の直列接続となる。なお、ここでは、電子の流れが示されているため、電流の向きは実際には矢印と逆向きとなる。
【００２８】
ここで、電流経路Ｘ０は、実際には溝８４の側面に形成される。一方、電流経路Ｙ０は、電流経路Ｘ０の直下の部分を含むｎ−層８２中のドリフト経路である。電流経路Ｙ０は、溝８４が設けられた側（図２における溝８４の左側の電流経路Ｙ０においては右側、図２における溝８４の右側の電流経路Ｙ０においては左側）では、溝８４の存在によって制限される。また、電流経路Ｙ０は、溝８４が設けられた側と反対側（図２における溝８４の左側の電流経路Ｙ０においては左側、図２における溝８４の右側の電流経路Ｙ０においては右側）では、柱状ｐ型層９１の存在によって制限される。すなわち、図６の構造においては、柱状ｐ型層９１と溝８４とが、電流の障害となる。
【００２９】
一方、上記の半導体装置１０におけるオン時の電流経路を図２に対応させて図３に示す。ここでも、図２と同様に、この電流経路は、ＭＯＳＦＥＴにおけるチャネルであるＸ１と、ドリフト層であるｎ−層２２中を流れるＹ１とが直列に接続されて構成される。ここで、ＭＯＳＦＥＴのチャネルである電流経路Ｘ１については、図２における電流経路Ｘ０と変わるところがない。
【００３０】
一方、ドリフト領域となるｎ−層２２中の電流経路Ｙ１の状況は、図２における電流経路Ｙ０の状況とは異なる。まず、電流経路Ｙ１が、溝２４が設けられた側（図３における溝２４の左側の電流経路Ｙ１においては右側、図３における溝２４の右側の電流経路Ｙ１においては左側）では、溝２４の存在によって制限される点については、図２の場合と同様である。しかしながら、溝２４が設けられた側と反対側（図３における溝２４の左側の電流経路Ｙ１においては左側、図３における溝２４の右側の電流経路Ｙ１においては右側）においては、電流経路Ｙ１の障害となる層は存在しない。
【００３１】
ここで、電流の障害となる柱状ｐ型層１１は溝２４の直下に存在するものの、柱状ｐ型層１１が形成された領域は、柱状ｐ型層１１の有無に関わらず溝２４の存在によって電流経路Ｙ１が制限される領域である。このため、溝２４の直下において柱状ｐ型層１１が形成されているか否かに関わらず、溝２４の直下には電流は流れにくくなっており、図２の場合と比べて、図３における柱状ｐ型層１１は、ｎ−層２２を上下方向に流れる電流の抵抗を増大させる要因とはならない。すなわち、図３の構造においては、電流経路Ｙ１に対する抵抗成分は、溝２４から離れた側においては図２の構造よりも小さくなり、溝２４がある側では図２の構造と同等である。このため、図３の構造における電流経路Ｙ１に対する電気抵抗は、図２の構造よりも小さくなる。
【００３２】
このため、上記の半導体装置１０においては、オン抵抗が前記の半導体装置１０１と比べて低減される。一方、オフ時の空乏層形成に対する柱状ｐ型層１１の作用は同様であるため、これによってオフ時の耐圧を高めることができる。あるいは、更に耐圧を高めるためにｎ−層２２のドナー濃度を低下させても大きなオン電流が得られる。このため、高い耐圧と大きなオン電流とを両立することができる。
【００３３】
なお、図２において柱状ｐ型層１１が電流経路Ｙ１に対する障害となることを充分に抑制するために、柱状ｐ型層１１の幅を溝２４の幅よりも小さくし、柱状ｐ型層１１を平面視において溝２４内に形成することが好ましい。特許文献１等に記載の方法と同様に、例えば溝２４の形成前にｎ−層２２に局所的にアクセプタのイオン注入を行うことによって、柱状ｐ型層１１を形成することができる。この工程は、ｐ−層２３、ｎ＋層２５を形成するためのイオン注入の前後で行うことができる。柱状ｐ型層１１を形成するためのイオン注入時のエネルギーは、ｐ−層２３を形成する場合のイオン注入のエネルギーよりも高くする、あるいは、アクセプタ種をｐ−層２３を形成する場合と変えることによって、図１に示される形状で柱状ｐ型層１１を形成することができる。ただし、溝２４を形成した後でイオン注入によって柱状ｐ型層１１を形成してもよい。
【００３４】
また、上記の例ではトレンチソース電極３１はソース電極２９と、あるいはトレンチソース電極３１を介して柱状ｐ型層１１がソース電極２９と電気的に接続されるものとしたが、トレンチソース電極及び柱状ｐ型層をフローティング、すなわち、これらをソース電極、ドレイン電極、ゲート電極のいずれとも電気的に接続しない構成としても、オフ時において空乏層を一様に広げることができる。一方で、オン電流に対する柱状ｐ型層の影響は同様である。このため、上記の構成は、柱状ｐ型層をフローティングとした場合においても有効である。
【００３５】
また、柱状ｐ型層１１のアクセプタ濃度は、柱状ｐ型層１１と接するｎ−層２２、ｎ＋層２１との間に形成される空乏層の幅が充分大きく、電界集中が発生しないように設定される。この際、柱状ｐ型層１１のアクセプタ濃度は、上下方向において一様である必要はなく、一様に空乏層を形成させるために、上下方向における一方の側で濃度が高くなるような分布とすることもできる。
【００３６】
こうした柱状ｐ型層を、図１の構造以外の半導体装置においても設けることができる。図４は、図１の半導体装置１０の変形例となる半導体装置４０の構造を示す断面図である。この半導体装置４０における単一の溝２４内においては、トレンチソース電極４１は溝２４の下部にのみ局所的に設けられており、単一のゲート電極２７がトレンチソース電極４１の上側に設けられている。このため、図１の構成と同様に、トレンチソース電極４１はゲート電極２７・ドレイン電極３０間の容量低減に寄与する。一方、柱状ｐ型層１１が図１の構造と同様に設けられ、柱状ｐ型層１１がトレンチソース電極４１と底面酸化膜開口部２６Ａを介して接続されることも同様である。このため、前記の半導体装置１０と同様に、この半導体装置４０のオフ時の耐圧を高めることもできる。
【００３７】
この半導体装置４０においても、溝２４中のトレンチソース電極４１を底面酸化膜開口部２６Ａを介してその直下の柱状ｐ型層１１と接続することができる。これによって、前記の半導体装置１０と同様に、高い耐圧と大きなオン電流とを両立することができる。
【００３８】
なお、上記の構成は、ｎチャネル型のパワーＭＯＳＦＥＴであったが、導電型（ｐ型、ｎ型）を全てにおいて逆転させ、ｐチャネル型の素子を同様に得ることができる。すなわち、上記のｎ−層２２を第１の導電型をもつ第１の半導体層とし、上記のｐ−層２３、柱状ｐ型層１１を、第１の導電型と逆の第２の導電型をもつ第２の半導体層とした場合において、上記と同様の構造を形成することができ、同様の効果を奏することは明らかである。また、同様の構成をトレンチゲート型のＩＧＢＴに適用できることも明らかである。
【符号の説明】
【００３９】
１０、４０、１００、１０１、１０２  半導体装置（パワーＭＯＳＦＥＴ）
１１、９１  柱状ｐ型層（柱状半導体層）
２０、８０  半導体基板
２１、２５、８１、８５  ｎ＋層
２２、８２  ｎ−層
２３、８３  ｐ−層
２４、８４  溝
２６、８６  酸化膜
２６Ａ  底面酸化膜開口部（開口部）
２７、８７  ゲート電極
２８、８８  層間絶縁層
２９、８９  ソース電極（第１の主電極）
３０、９０  ドレイン電極（第２の主電極）
３１、９２  トレンチソース電極（シールド電極）
【図１】
2016189367.tif 000003
【図２】
2016189367.tif 000004
【図３】
2016189367.tif 000005
【図４】
2016189367.tif 000006
【図５】
2016189367.tif 000007
【図６】
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【図７】
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