(57)【要約】【課題】電源ラインのＦＥＴのオン直後の突入電流を原因とする、負荷に供給する電圧の一時的な低下を抑制して、負荷を正常に動作させる。【解決手段】電源７４と負荷７６を接続する電源ライン７５に挿入されたＦＥＴ７７と、ＦＥＴ７７のオフからオンへの切替えで電源７４から電源ライン７５を通じて負荷７６へと電流が流れるときに、負荷７６に供給する電圧Ｖ１が予め定められた値に立上るまでにおける電圧低下を検出する電圧低下検出部７８と、ＦＥＴ７７のゲートに接続されたゲート回路７９と、電圧低下検出部７８により上記電圧低下が検出されると、次回のＦＥＴ７７のオフからオンへの切替えのときに、ゲート回路７９を通じてＦＥＴ７７のゲート電圧を制御し、電圧Ｖ１が予め定められた値に立上るまでの立上り時間を長くする制御部７２と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
負荷に対する電源の接続制御を行う電源制御装置であって、
前記電源と前記負荷を接続する電源ラインに挿入された電界効果トランジスタと、
前記電界効果トランジスタのオフからオンへの切替えで前記電源から前記電源ラインを通じて前記負荷に電流が流れるときに、前記負荷に供給する電圧が予め定められた値に立上るまでの間に発生する電圧低下を検出する電圧低下検出部と、
前記電界効果トランジスタのゲートに接続されたゲート回路と、
前記電圧低下検出部により前記電圧低下が検出された場合は、次回の前記電界効果トランジスタのオフからオンへの切替えのときに、前記ゲート回路を通じて該電界効果トランジスタのゲート電圧を、当該オンへの切替え直後は、複数のオン信号及びオフ信号を示すパルスを有するものとして、前記負荷に供給する電圧が前記予め定められた値に立上るまでの立上り時間を長くする電源制御部と、を備える電源制御装置。
【請求項２】
前記電源制御部は、前記立上り時間を、予め定められた規定時間以下の範囲で設定する請求項１に記載の電源制御装置。
【請求項３】
前記電源制御部は、前記立上り時間を前記規定時間の上限に設定しても、前記電圧低下検出部により電圧低下が検出される場合には、エラー発生の旨を報知する請求項２に記載の電源制御装置。
【請求項４】
記録媒体に対して画像形成を行う画像形成部を備え、
前記画像形成部を負荷として、請求項１乃至請求項３のいずれかに記載の電源制御装置が前記画像形成部に対する電源の接続制御を行う画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばプリンターやＭＦＰ（Multifunction Printer）等の画像形成装置に適用される電源制御装置、及びこれを備えた画像形成装置に関し、特に、負荷に対する電源の接続制御の技術に関する。
【背景技術】
【０００２】
画像形成装置においては、感光体の表面を均一に帯電させ、感光体表面を露光して、静電潜像を感光体表面に形成し、トナーにより感光体表面の静電潜像を現像して、感光体表面にトナー像を形成し、トナー像を感光体表面から記録紙に転写し、記録紙上のトナー像を熱圧着により定着させる。
【０００３】
このような画像形成装置では、帯電装置、現像装置、転写装置、定着装置、これらを制御する制御装置等の様々な負荷に対してそれぞれの電圧を出力する複数の電源が設けられている。
【０００４】
例えば、特許文献１では、帯電装置、現像装置、転写装置別に、それぞれの電圧を出力する複数の変圧部（電源）が設けられている。また、ここでは、変圧部の出力電圧を調節するために２つの電界効果トランジスタ（ＦＥＴ；Field effect transistor）が用いられている。すなわち、クロック信号を出力する前段のＦＥＴのゲートと接地間の抵抗値を変更して、クロック信号のパルス幅を変更し、このクロック信号を、トランスの１次側に接続された後段のＦＥＴのゲートに印加して、変圧部の出力電圧を調節している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２３９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、画像形成装置には、各電源と各負荷を接続するそれぞれの電源ライン別にＦＥＴを挿入しておき、各電源ラインのＦＥＴを適宜オンにして、各負荷に対するそれぞれの電源の接続制御を行う構成のものがある。
【０００７】
しかしながら、電源ラインのＦＥＴがオンになった直後は、電源から電源ラインを通じて負荷へと大きな突入電流が流れる場合があるため、負荷に供給する電圧は、目標値まで立上る途中で一時的に低下することがある。この現象は、負荷の容量のバラツキやＦＥＴのオン直後の特性のバラツキなどが原因となって発生する。
【０００８】
そして、そのような電源の出力電圧の立上り途中での該出力電圧の一時的な低下が生じると、負荷の動作が正常に開始されず、負荷の動作に異常をもたらすことがあった。
【０００９】
一方、特許文献１では、変圧部の出力電圧を調節するために２つのＦＥＴを用いているが、上記のような電源ラインのＦＥＴのオン直後の突入電流を原因とする不具合の記載がなく、この不具合を解決してもいない。
【００１０】
本発明は、上記の事情に鑑みなされたものであり、電源ラインのＦＥＴのオン直後における突入電流を原因とする、負荷に供給する電圧の一時的な低下を抑制して、負荷を正常に動作させることを可能にすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一局面にかかる電源制御装置は、負荷に対する電源の接続制御を行う電源制御装置であって、
前記電源と前記負荷を接続する電源ラインに挿入された電界効果トランジスタと、
前記電界効果トランジスタのオフからオンへの切替えで前記電源から前記電源ラインを通じて前記負荷に電流が流れるときに、前記負荷に供給する電圧が予め定められた値に立上るまでの間に発生する電圧低下を検出する電圧低下検出部と、
前記電界効果トランジスタのゲートに接続されたゲート回路と、
前記電圧低下検出部により前記電圧低下が検出された場合は、次回の前記電界効果トランジスタのオフからオンへの切替えのときに、前記ゲート回路を通じて該電界効果トランジスタのゲート電圧を、当該オンへの切替え直後は、複数のオン信号及びオフ信号を示すパルスを有するものとして、前記負荷に供給する電圧が前記予め定められた値に立上るまでの立上り時間を長くする電源制御部と、を備えるものである。
【発明の効果】
【００１２】
上記の本発明の一局面にかかる画像形成装置の電源制御装置によれば、電源ラインのＦＥＴのオン直後における突入電流を原因とする、負荷に供給する電圧の一時的な低下を抑制して、負荷を正常に動作させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る画像形成装置の構造を示す正面断面図である。
【図２】画像形成装置の主要内部構成を示す機能ブロック図である。
【図３】画像形成装置の電源装置の構成を概略的に示すブロック図である。
【図４】（ａ）はＦＥＴのゲートに加えられる従来の電圧波形を示す図であり、（ｂ）、（ｃ）はＦＥＴを通じて出力される電圧（負荷に供給する電圧）の波形を示す図である。
【図５】電源装置における１つのＦＥＴに係る構成を抽出して示すブロック図である。
【図６】（ａ）は電源装置のゲート回路に加えられる制御信号の波形を示す図であり、（ｂ）はＦＥＴのゲートに加えられるゲート信号の波形を示す図であり、（ｃ）は負荷に供給する電圧の波形を示す図である。
【図７】（ａ）は電源装置のゲート回路に加えられる制御信号の他の波形を示す図であり、（ｂ）はＦＥＴのゲートに加えられるゲート信号の他の波形を示す図であり、（ｃ）は負荷に供給する電圧の波形を示す図である。
【図８】（ａ）は電源装置のゲート回路に加えられる制御信号の別の波形を示す図であり、（ｂ）はＦＥＴのゲートに加えられるゲート信号の別の波形を示す図であり、（ｃ）は負荷に供給する電圧を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態に係る画像形成装置について図面を参照して説明する。図１は、本発明の一実施形態に係る画像形成装置の構造を示す正面断面図である。
【００１５】
本発明の一実施形態に係る画像形成装置１は、例えば、コピー機能、プリンター機能、スキャナー機能、及びファクシミリ機能のような複数の機能を兼ね備えた複合機である。画像形成装置１は、装置本体１１に、画像読取装置２、操作部４７、表示部４７３，定着部１３、給紙部１４、及び画像形成部１２０等を備えて構成されている。
【００１６】
画像読取装置２は、ＡＤＦ（Automatic document feeder：自動原稿送り装置）２０及び読取部３０等を備えて構成されている。画像形成部１２０の画像形成ユニット１２Ｍ、１２Ｃ、１２Ｙ、及び１２Ｂｋは、感光体ドラム１２２と、感光体ドラム１２２の表面を均一に帯電させる帯電装置と、感光体ドラム１２２の表面を露光して、その表面に静電潜像を形成する露光装置（ＬＳＵ;Laser scanning units）１２３と、感光体ドラム１２２の表面の静電潜像をトナー像に現像する現像装置と、１次転写ローラー１２６とをそれぞれ備えている。
【００１７】
中間転写ベルト１２５は、それぞれの感光体ドラム１２２の周面に当接した状態で駆動ローラー１２５Ａによって駆動されて無端走行する。この中間転写ベルト１２５上に転写される各色成分のトナー像は、転写タイミングを調整して中間転写ベルト１２５上で重ね合わされ、カラーのトナー像となる。２次転写ローラー２１０は、中間転写ベルト１２５の表面に形成されたカラーのトナー像を、中間転写ベルト１２５との間のニップ部Ｎにおいて、給紙部１４から搬送路１９０を通じて搬送されてきた記録紙Ｐに２次転写させる。この後、定着部１３が、記録紙Ｐ上のトナー像を熱圧着により記録紙Ｐに定着させ、この記録紙Ｐが排出トレイ１５１に排出される。
【００１８】
次に、画像形成装置１の制御に係る構成について説明する。図２は、画像形成装置１の主要内部構成を示す機能ブロック図である。図２おいて、画像形成装置１は、主制御部６１、画像読取装置２、定着部１３、給紙部１４、画像形成部１２０、操作部４７、画像メモリー６２、ＨＤＤ６３、ファクシミリ通信部６４、ネットワークインターフェイス部６６、及び電源装置７１等を備えて構成される。尚、図１を用いて説明した構成要素と同じものには同じ符号を付している。
【００１９】
主制御部６１は、ＣＰＵ(Central Processing Unit)、ＲＡＭ、ＲＯＭ及び専用のハードウェア回路等から構成されており、画像形成装置１の全体を制御する。
【００２０】
電源装置７１は、電源制御部７２、主電源７３、及び複数の副電源７４等を備えており、各副電源７４からそれぞれの電源ライン７５を通じて画像形成装置１の各負荷へと電力を供給する。
【００２１】
次に、電源装置７１について説明する。図３は、電源装置７１の構成を概略的に示すブロック図である。図３において、電源制御部７２は、ＣＰＵ、ＲＡＭ、ＲＯＭ及び専用のハードウェア回路等から構成されており、電源装置７１の全体を制御する。主電源７３は、例えばＡＣ−ＤＣコンバーターであり、商用電源の交流電圧を一定の直流電圧に変換して、この一定の直流電圧を各副電源７４に出力する。各副電源７４は、例えばＤＣ−ＤＣコンバーターであり、上記一定の直流電圧を、画像形成装置１の各負荷の予め定められた値（定格値）の直流電圧に変換し、これらの予め定められた値の直流電圧を、各電源ライン７５を通じて画像形成装置１のそれぞれの負荷７６に出力する。これにより、各負荷７６が動作する。
【００２２】
各負荷７６は、主制御部６１、画像読取装置２、定着部１３、給紙部１４、画像形成部１２０、操作部４７、画像メモリー６２、ＨＤＤ６３、ファクシミリ通信部６４、及びネットワークインターフェイス部６６等の構成要素である。例えば、主制御部６１においては、ＣＰＵ、ＲＡＭ、ＲＯＭ等が負荷７６であり、画像形成部１２０においては、帯電装置、現像装置、帯電装置等が負荷７６である。これらの負荷７６別にそれぞれの副電源７４が設けられ、負荷７６の予め定められた値の直流電圧が副電源７４から電源ライン７５を通じて該負荷７６へと出力されて、この負荷７６が動作する。勿論、複数の負荷７６の間で予め定められた値が共通する場合は、その予め定められた値の直流電圧を出力する副電源７４を、該各負荷７６により共用しても構わない。
【００２３】
一方、各電源ライン７５には、それぞれに電界効果トランジスタ（ＦＥＴ；Field effect transistor）７７が挿入されている。これらのＦＥＴ７７は、各副電源７４の電源スイッチの機能を果す。ＦＥＴ７７がオンのときには電源ライン７５が導通し、副電源７４の出力電圧が負荷７６に加えられて、負荷７６が動作し、またＦＥＴ７７がオフのときには電源ライン７５が遮断され、負荷７６が停止する。
【００２４】
電源制御部７２は、各ＦＥＴ７７別に、ＦＥＴ７７をオンにし、電源ライン７５を導通させて、負荷７６を動作させる。また、幾つかの負荷７６の組み合わせによっては、それらの負荷７６の動作を予め定められた順番で開始させるというシーケンス制御を行う。このために、電源制御部７２は、それらの負荷７６に接続されている各電源ライン７５のＦＥＴ７７を所定の順番でオンにして、各電源ライン７５を逐次導通させて、各負荷７６の動作をその順番で開始させる。
【００２５】
ここで、従来は、図４（ａ）に示すようなパルス状に立上る電圧ＶｇをＦＥＴ７７のゲートに加えて、ＦＥＴ７７をオンにしていた。この場合、ＦＥＴ７７がオフからオンへと瞬時に切替わり、電源ライン７５も遮断状態から導通状態へと瞬時に切替わる。そして、この切替わりに際しては、図４（ｂ）に示すように、副電源７４からＦＥＴ７７を通して負荷７６に供給する電圧Ｖ１（以下、負荷７６に供給する電圧Ｖ１、又は、単に電圧Ｖ１という）は、予め定められた値Ｖｋに立上るまでに立上り時間を要する。このとき、負荷７６に供給する電圧Ｖ１が予め定められた値Ｖｋへと滑らかに立上ると、負荷７６が正常に動作する。
【００２６】
しかしながら、このときに負荷７６に大きな突入電流が流れると、図４（ｃ）に示すように立上り時間ｔの間に、負荷７６に供給する電圧Ｖ１が一時的に低下することがある。この現象は、負荷７６の容量のバラツキやＦＥＴ７７のオン直後の特性のバラツキなどが原因となって発生する。そして、このように負荷７６に供給する電圧Ｖ１の一時的な低下が生じると、負荷７６の動作が正常に開始されず、負荷７６の動作に異常をもたらすことがあった。
【００２７】
そこで、本実施形態の電源装置７１では、負荷７６に突入電流が流れるときに、立上り時間ｔにおける電圧Ｖ１の低下を検出し、この電圧低下を検出すると、次回にＦＥＴ７７をオフからオンに切り替えるときに、ＦＥＴ７７のゲートに加えられるゲート信号を、当該オンへの切替え直後は、複数のオン信号及びオフ信号を有するパルスを有するように制御して、負荷７６に供給する電圧の立上り時間ｔを長くしている。これにより、副電源７４から負荷７６へと流れる突入電流を原因とする電圧Ｖ１の一時的な低下が抑制され、負荷７６を正常に動作させることができる。
【００２８】
次に、上記負荷７６に供給する電圧の立上り時間ｔを制御するための構成について説明する。図５は、１つのＦＥＴ７７に係る構成を抽出して示すブロック図である。尚、図３に示す複数のＦＥＴ７７についても、同様な構成とすることができる。
【００２９】
図５に示すように本実施形態では、電圧低下検出部７８と、ゲート回路７９とが設けられている。電圧低下検出部７８は、ＦＥＴ７７と負荷７６との間で電源ライン７５に接続されている。この電圧低下検出部７８は、電源制御部７２が制御信号Ｋｇを出力してＦＥＴ７７をオフからオンに切替えたタイミングに同期して起動され、負荷７６に供給する電圧Ｖ１をサンプリングして電源制御部７２に出力する。電圧低下検出部７８は、例えば、このサンプリングの度に電圧Ｖ１をＡ／Ｄ変換して、電圧Ｖ１のレベルを示す電圧データを電源制御部７２に出力する。電源制御部７２は、制御信号Ｋｇを出力してＦＥＴ７７をオフからオンに切替えた時、この時点から、予め定められている一定期間(上記立上り時間ｔよりも長い時間を設定する)、電圧低下検出部７８から電圧Ｖ１のレベルを示す電圧データを取得する。
【００３０】
ゲート回路７９は、ＦＥＴ７７のゲートＧに接続されている。このゲート回路７９は、ＦＥＴ７７のゲートＧとアースの間に挿入されたコンデンサＣと、ゲートＧとコンデンサＣの間に接続された抵抗Ｒとからなる時定数回路である。ゲート回路７９は、電源制御部７２から制御信号Ｋｇとしての電圧が抵抗Ｒを通じて加わると、この制御信号Ｋｇとしての電圧値に応じたゲート信号ＳｇをＦＥＴ７７のゲートＧに加える。
【００３１】
このような構成において、電源制御部７２は、ＦＥＴ７７をオフからオンに切替えるべく、図６（ａ）に示すように立上る制御信号Ｋｇをゲート回路７９に出力する。このとき、ゲート回路７９の時定数に応じて、ゲート信号Ｓｇの立上がりが制御信号Ｋｇの立上りよりは遅れるものの、図６（ｂ）に示すようにゲート信号Ｓｇが速やかに立上る。このゲート信号ＳｇがＦＥＴ７７のゲートＧに加えられると、ＦＥＴ７７がオフからオンへと速やかに切替わって、電源ライン７５が導通し、副電源７４から負荷７６に電流が流れる。
【００３２】
また、電源制御部７２は、制御信号Ｋｇを出力した時点より上記一定期間、起動信号Ｓ１(図５)を電圧低下検出部７８に出力する。これに応答して電圧低下検出部７８は、上記電圧Ｖ１のサンプリングを開始し、サンプリングの度に、電圧Ｖ１のレベルを示す電圧データを電源制御部７２に出力する。電源制御部７２は、電圧低下検出部７８からの電圧データに基づき電圧Ｖ１を監視しつつ、起動信号Ｓ１の出力時点から電圧Ｖ１が予め定められた値Ｖｋに立上るまでの間に、電圧Ｖ１が一時的に低下したか否かを判定する。
【００３３】
例えば、電源制御部７２は、電圧Ｖ１が予め定められた値Ｖｋに立上るまでの間に一時的な低下(図４(ｃ))を示していないと判定すると、次回のＦＥＴ７７のオフからオンへの切替えのときにも図６（ａ）に示すように立上る制御信号Ｋｇを出力して、前回と同様に、図６（ｂ）に示すようにゲート信号ＳｇをＦＥＴ７７のゲートＧに加える。すなわち、図６（ｃ）に示すように、立上り時間ｔの間に電圧Ｖ１が一時的に低下していなければ、負荷７６の動作が正常に開始されるため、前回と同様の制御信号Ｋｇを再び出力する。
【００３４】
また、電源制御部７２は、電圧Ｖ１が予め定められた値Ｖｋに立上るまでの立上り時間ｔの間に電圧Ｖ１が上記一時的な低下を示したと判定すると、次回のＦＥＴ７７のオフからオンへの切替えのときに図７（ａ）に示すような制御信号Ｋｇを出力して、ゲート回路７９に加える。この制御信号Ｋｇは、複数のパルス信号Ｓ２と、これらのパルス信号に引き続くハイレベル信号からなる信号Ｓ３とを有する信号である。パルス信号Ｓ２は、複数のオン信号（すなわち、ハイレベル電圧を示す波形）と、複数のオフ信号（すなわち、ローレヘベル電圧を示す波形）を有する。
【００３５】
この制御信号Ｋｇが複数のパルス信号Ｓ２を含むため、図７（ｂ）に示すようにゲート信号Ｓｇの立上りが図６（ｂ）のゲート信号Ｓｇよりも遅れる。この立上りの遅れたゲート信号ＳｇがＦＥＴ７７のゲートＧに加えられると、ＦＥＴ７７のオフからオンへの切替わりが遅くなり、図７（ｃ）に示すように出力電圧Ｖｏの立上り時間ｔが長くなる。このため、電圧Ｖ１が予め定められた値Ｖｋに立上るまでにおける突入電流による電圧Ｖ１の一時的な低下を抑制でき、負荷７６を正常に動作させることが可能になる。
【００３６】
このときにも、電源制御部７２から電圧低下検出部７８へと起動信号Ｓ１が出力され、電圧低下検出部７８から電源制御部７２へと電圧Ｖ１のレベルを示す電圧データが出力され、この電圧データに基づき、電源制御部７２により、電圧Ｖ１が予め定められた値Ｖｋに立上るまでに一時的に低下したことを示すか否かが判定される。
【００３７】
そして、電源制御部７２により、電圧Ｖ１が予め定められた値Ｖｋに立上るまでに一時的に低下していないと判定されると、次回以降のＦＥＴ７７のオフからオンへの切替えのときに、前回と同様に、図７（ａ）に示すような制御信号Ｋｇが出力されて、図７（ｂ）に示すようなゲート信号ＳｇがＦＥＴ７７のゲートＧに加えられる。すなわち、図７（ｃ）に示すように立上り時間ｔの間に電圧Ｖ１が一時的に低下していなければ、負荷７６の動作が正常に開始されるため、前回と同様に、図７（ａ）の制御信号Ｋｇが再び出力される。
【００３８】
また、図７（ａ）の制御信号Ｋｇを出力しても、電源制御部７２により、立上り時間ｔの間に電圧Ｖ１が一時的に低下したと判定された場合は、電源制御部７２は、次回のＦＥＴ７７のオフからオンへの切替えのときに、図８（ａ）に示すような制御信号Ｋｇをゲート回路７９に加える。この制御信号Ｋｇは、複数のパルス信号Ｓ２´と、これらのパルス信号にハイレベル信号Ｓ３とを合成した信号である。これらのパルス信号Ｓ２´は、図７（ａ）の制御信号Ｋｇのパルス信号Ｓ２と比較して、電圧がハイレベルの時間が短く、ローレベルの時間が長く設定されている。
【００３９】
このような制御信号Ｋｇがゲート回路７９に加えられると、図８（ｂ）に示すようにゲート信号Ｓｇの立上りが図７（ｂ）のゲート信号Ｓｇよりも遅れる。この立上りのより遅れたゲート信号ＳｇがＦＥＴ７７のゲートＧに加えられると、ＦＥＴ７７のオフからオンへの切替わりがより遅くなり、図８（ｃ）に示すように電圧Ｖ１の立上り時間ｔがより長くなる。このため、突入電流による電圧Ｖ１の一時的な低下がより抑制される。
【００４０】
このときにも、電源制御部７２から電圧低下検出部７８へと起動信号が出力され、電圧低下検出部７８から電源制御部７２へと電圧Ｖ１のレベルを示す電圧データが出力され、この電圧データに基づき、立上り時間ｔの間に電圧Ｖ１が一時的に低下したか否か判定される。
【００４１】
そして、立上り時間ｔの間に電圧Ｖ１が一時的に低下していないと判定されると、次回以降のＦＥＴ７７のオフからオンへの切替えのときに、前回と同様に、図８（ａ）に示すような制御信号Ｋｇが出力されて、図８（ｂ）に示すようなゲート信号ＳｇがＦＥＴ７７のゲートＧに加えられる。
【００４２】
また、このようにしても、立上り時間ｔの間に電圧Ｖ１が一時的に低下したと判定された場合は、次回のＦＥＴ７７のオフからオンへの切替えのときに、電源制御部７２により、更に電圧のハイレベルの時間を短く、ローレベルの時間を長く設定した制御信号Ｋｇがゲート回路７９に加えられる。これにより、ゲート信号Ｓｇの立上りが更に遅くされて、ＦＥＴ７７のオフからオンへの切替わりが更に遅くされ、電圧Ｖ１の立上り時間ｔが更に長くなる。このため、電圧Ｖ１が予め定められた値Ｖｋに立上るまでにおける上記突入電流による電圧Ｖ１の一時的な低下がより一層抑制される。
【００４３】
以降同様に、立上り時間ｔの間に電圧Ｖ１が一時的に低下したと判定されると、次回のＦＥＴ７７のオフからオンへの切替えのときに、電源制御部７２により、更に上記ハイレベルの時間が短く、上記ローレベルの時間が長く設定された制御信号Ｋｇが用いられる。これにより、ゲート信号Ｓｇの立上りが更に遅れ、ＦＥＴ７７のオフからオンへの切替わりが遅くなり、電圧Ｖ１の立上り時間ｔが長くされて、上記突入電流による電圧Ｖ１の一時的な低下がより一層抑制され、負荷７６を正常に動作させることができる。
＜変形例＞
この変形例では、上記実施形態と同様に、立上り時間ｔにおける電圧Ｖ１の一時的な低下を判定する度に、次回のＦＥＴ７７のオフからオンへの切替えのときにゲート信号Ｓｇの立上りを遅らせて、電圧Ｖ１の立上り時間ｔを長くするが、立上り時間ｔを規定時間までに制限する。
【００４４】
これは、負荷７６の種類によっては、電圧Ｖ１の立上り時間ｔが長時間になると、負荷７６の誤動作を招くためである。例えば、負荷７６の一例としてのＣＰＵ等の規格においては、正常動作確保のために、電圧Ｖ１の立上り時間ｔが予め定められた時間以下に制限されていることがあり、立上り時間ｔが当該予め定められた時間を超えた場合は、その動作が保証されない。
【００４５】
このため、この変形例では、上記実施形態で示したように制御信号Ｋｇを変更する場合でも、制御信号Ｋｇでの上記立上り時間ｔが規定時間内となる範囲でのみ制御信号Ｋｇを変更する。
【００４６】
例えば、電源制御部７２は、上記のようにして、段階的に制御信号Ｋｇを変更することで、電圧Ｖ１が予め定められた値Ｖｋまで立ち上がる時間ｔを上記規定時間まで長くしても、上記電圧Ｖ１の一時的な低下がなくならない場合には、これ以上、制御信号Ｋｇを変更して立ち上がる時間ｔを長くする処理を行うことなく、エラー報知を行わせる。例えば、電源制御部７２は、表示部４７３の表示画面等に、エラーの発生とその内容を表示して、エラーの発生を報知する。
【００４７】
尚、本発明は上記実施の形態の構成に限られず種々の変形が可能である。例えば、上記実施形態では、本発明に係る画像形成装置の一実施形態としてカラー複合機を用いて説明しているが、これは一例に過ぎず、他の電子機器、例えば、プリンター、コピー機、ファクシミリ装置等の他の画像形成装置でもよい。
【００４８】
更に、上記実施形態では、図１乃至図８を用いて上記実施形態により示した構成及び処理は、本発明の一実施形態に過ぎず、本発明を当該構成及び処理に限定する趣旨ではない。
【符号の説明】
【００４９】
１  画像形成装置
６１  主制御部
７１  電源装置
７２  電源制御部
７３  主電源
７４  副電源
７５  電源ライン
７６  負荷
７７  電界効果トランジスタ（ＦＥＴ；Field effect transistor）
７８  電圧低下検出部
７９  ゲート回路
１２０  画像形成部
【図１】
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【図２】
2016218582.tif 000004
【図３】
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【図４】
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【図５】
2016218582.tif 000007
【図６】
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【図７】
2016218582.tif 000009
【図８】
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