(57)【特許請求の範囲】
【請求項１】
記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子、
を備えた強誘電体記憶装置であって、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、
前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、
その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えるよう構成したこと、
を特徴とする強誘電体記憶装置。
【請求項２】
請求項１の強誘電体記憶装置において、
前記強誘電体記憶素子を有し、当該強誘電体記憶素子に対する情報の書込みおよび読み出し機能を備えた情報記憶部、
所定の入力ゲート制御信号に基づいて、書込みのために入力された情報を反転せずにまたは反転して情報記憶部に送る入力ゲート部、
所定の出力ゲート制御信号に基づいて、情報記憶部から読み出された情報を反転せずにまたは反転して出力する出力ゲート部、
前記切換え信号に基づいて、情報記憶部を構成する強誘電体記憶素子の分極状態を反転させる分極反転制御部、
前記切換え信号に基づいて、前記入力ゲート制御信号および出力ゲート制御信号を生成することにより、前記入出力非反転状態と入出力反転状態とを切換えるゲート制御部、
を設けたことを特徴とするもの。
【請求項３】
記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子、
を備えた強誘電体記憶装置において、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すよう構成したこと、
を特徴とする強誘電体記憶装置。
【請求項４】
請求項１ないし請求項３のいずれかの強誘電体記憶装置において、
前記切換え信号を、所定タイミングで自動的に生成するよう構成したこと、
を特徴とするもの。
【請求項５】
請求項１ないし請求項４のいずれかの強誘電体記憶装置において、
前記強誘電体記憶素子は、記憶すべき情報に対応した分極状態を保持し得る強誘電体コンデンサと、強誘電体コンデンサに対し直列に電気的に接続される負荷用コンデンサとを備え、直列に電気的に接続された強誘電体コンデンサおよび負荷用コンデンサに対し所定の電圧を印加したとき強誘電体コンデンサに発生する電圧に基づいて記憶された情報を読み出すよう構成したこと、
を特徴とするもの。
【請求項６】
記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えること、
を特徴とする強誘電体記憶装置の制御装置。
【請求項７】
記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、
所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すこと、
を特徴とする強誘電体記憶装置の制御装置。
【請求項８】
記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、
前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えさせること、
を特徴とする記憶媒体。
【請求項９】
記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、
前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、強誘電体記憶素子の分極状態を反転前の状態に戻させること、
を特徴とする記憶媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体記憶装置に関し、特に、強誘電体記憶装置の長寿命化に関する。
【０００２】
【従来の技術】
不揮発性の半導体メモリとして、強誘電体コンデンサを用いた強誘電体メモリが知られている。図１２に、従来の強誘電体メモリの回路構成の一部を示す。従来の強誘電体メモリは、強誘電体コンデンサ４と負荷用コンデンサ６とを備えている。図１３に、強誘電体コンデンサ４に関する電圧（図１２に示すプレートラインＰＬを基準電位とした場合のビットラインＢＬの電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線（電圧・電荷特性）を示す。
【０００３】
図１３において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１（記憶データ”Ｈ”に対応）とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２（記憶データ”Ｌ”に対応）とする。強誘電体コンデンサ４がいずれの分極状態にあるかを調べることにより、強誘電体コンデンサ４の記憶データを読み出すことができる。
【０００４】
強誘電体コンデンサ４がいずれの分極状態にあるかを調べるには、図１２に示す負荷用コンデンサ６を放電させた後、ビットラインＢＬをフローティング状態とし、その後、プレートラインＰＬに読出用電圧Ｖpを与え、このとき強誘電体コンデンサ４の両端に生ずる電圧Ｖfを測定する。
【０００５】
図１３に示す図式解法によれば、負荷用コンデンサ６の静電容量を直線Ｌ１の傾きで表わした場合、強誘電体コンデンサ４が第１の分極状態Ｐ１であれば、強誘電体コンデンサ４の両端に生ずる電圧ＶfはＶ１となり、第２の分極状態Ｐ２であれば、電圧ＶfはＶ２となる。したがって、基準電圧Ｖrefを図１３のように設定しておけば、読出時における誘電体コンデンサ４の両端に生ずる電圧Ｖfと基準電圧Ｖrefとを比較することにより、強誘電体コンデンサ４がいずれの分極状態にあるかを調べることができる。
【０００６】
このようにして強誘電体コンデンサ４の分極状態を調べることにより、分極状態に対応する記憶データを読み出すことができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点があった。強誘電体には、同一の分極状態が長時間保持されると履歴曲線（電圧・電荷特性）に歪を生ずるという性質（「くせ付け」、または「インプリント効果」という）がある。
【０００８】
このため、同一の記憶データを記憶させたまま長時間経過すると、強誘電体メモリを構成する強誘電体コンデンサ４に、くせ付けが生ずる。くせ付けが生ずると、上述の強誘電体コンデンサ４の両端に生ずる電圧Ｖfの値が変る。とくに、くせ付けが生じたときの記憶データと反対の記憶データを書込んだ場合に、該反対の記憶データを正確に読み出すことができなくなる。すなわち、時間の経過とともに、記憶装置としての機能が低下し、使用できなくなるおそれがある。
【０００９】
この発明はこのような問題を解決し、寿命の長い強誘電体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の強誘電体記憶装置は、記憶すべき情報を強誘電体の分極状態に対応させ、分極状態を保持することで当該情報を保持する強誘電体記憶素子、を備えた強誘電体記憶装置において、所定の切換え信号に基づいて、前記情報と分極状態との対応関係を変更するよう構成したことを特徴とする。
【００１１】
この発明の強誘電体記憶装置は、記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得るよう前記強誘電体記憶素子を構成し、前記切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えるよう構成したことを特徴とする。
【００１２】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子を有し、当該強誘電体記憶素子に対する情報の書込みおよび読み出し機能を備えた情報記憶部、所定の入力ゲート制御信号に基づいて、書込みのために入力された情報を反転せずにまたは反転して情報記憶部に送る入力ゲート部、所定の出力ゲート制御信号に基づいて、情報記憶部から読み出された情報を反転せずにまたは反転して出力する出力ゲート部、前記切換え信号に基づいて、情報記憶部を構成する強誘電体記憶素子の分極状態を反転させる分極反転制御部、前記切換え信号に基づいて、前記入力ゲート制御信号および出力ゲート制御信号を生成することにより、前記入出力非反転状態と入出力反転状態とを切換えるゲート制御部、を設けたことを特徴とする。
【００１３】
この発明の強誘電体記憶装置は、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を変更するとともに、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、変更後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なうよう構成したことを特徴とする。
【００１４】
この発明の強誘電体記憶装置は、記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子、を備えた強誘電体記憶装置において、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すよう構成したこと、を特徴とする。
【００１５】
この発明の強誘電体記憶装置は、前記切換え信号を、所定タイミングで自動的に生成するよう構成したこと、を特徴とする。
【００１６】
この発明の強誘電体記憶装置は、前記強誘電体記憶素子は、記憶すべき情報に対応した分極状態を保持し得る強誘電体コンデンサと、強誘電体コンデンサに対し直列に電気的に接続される負荷用コンデンサとを備え、直列に電気的に接続された強誘電体コンデンサおよび負荷用コンデンサに対し所定の電圧を印加したとき強誘電体コンデンサに発生する電圧に基づいて記憶された情報を読み出すよう構成したこと、を特徴とする。
【００１７】
この発明の強誘電体記憶装置の制御装置は、記憶すべき情報を強誘電体の分極状態に対応させ、分極状態を保持することで当該情報を保持する強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、所定の切換え信号に基づいて、前記情報と分極状態との対応関係を変更すること、を特徴とする。
【００１８】
この発明の強誘電体記憶装置の制御装置は、記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えること、を特徴とする。
【００１９】
この発明の強誘電体記憶装置の制御装置は、記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するための制御装置であって、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すこと、を特徴とする。
【００２０】
この発明の記憶媒体は、記憶すべき情報を強誘電体の分極状態に対応させ、分極状態を保持することで当該情報を保持する強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号に基づいて、前記情報と分極状態との対応関係を変更させること、を特徴とする。
【００２１】
この発明の記憶媒体は、記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する入出力非反転状態と入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する入出力反転状態とを切換えさせること、を特徴とする。
【００２２】
この発明の記憶媒体は、記憶すべき２種類の情報に対応した、第１の分極状態または分極の極性が第１の分極状態と異なる第２の分極状態、を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を制御するためのコンピュータが実行可能なプログラム、を記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、コンピュータに、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転させ、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なわせ、その後、強誘電体記憶素子の分極状態を反転前の状態に戻させること、を特徴とする。
【００２３】
【発明の効果】
この発明の強誘電体記憶装置、ならびに強誘電体記憶装置の制御装置は、所定の切換え信号に基づいて、情報と分極状態との対応関係を変更するよう構成したことを特徴とする。
【００２４】
したがって、強誘電体記憶素子に保持された情報の内容を維持したまま、強誘電体の分極状態を、適宜、変更することができる。このため、強誘電体記憶素子に保持されている情報の内容が長期間変らない場合であっても、強誘電体記憶素子にくせ付けが生ずることはない。すなわち、半永久的に、情報の読み書きを行なうことができる。
【００２５】
この発明の強誘電体記憶装置は、記憶すべき２種類の情報に対応した第１の分極状態または第２の分極状態を保持し得るよう強誘電体記憶素子を構成し、切換え信号に基づいて、強誘電体記憶素子の分極状態を反転するとともに、入出力非反転状態と入出力反転状態とを切換えるよう構成したことを特徴とする。
【００２６】
したがって、２種類の情報を取扱う強誘電体記憶装置において、強誘電体記憶素子に保持された情報の内容を維持したまま、強誘電体の分極状態を、適宜、変更することができる。
【００２７】
また、強誘電体の分極状態の変更に合せて入出力の状態を切換えることができる。したがって、情報と分極状態との対応関係の変更を意識することなく、情報の書込み、読み出しを行なうことができる。
【００２８】
この発明の強誘電体記憶装置は、入力ゲート部および出力ゲート部を備えるとともに、切換え信号に基づいて情報記憶部を構成する強誘電体記憶素子の分極状態を反転させる分極反転制御部と、切換え信号に基づいて入力ゲート部および出力ゲート部を制御することで入出力非反転状態と入出力反転状態とを切換えるゲート制御部を設けたことを特徴とする。
【００２９】
したがって、切換え信号に基づいて分極反転制御部を機能させることにより、強誘電体記憶素子の分極状態を反転させることができる。また、切換え信号に基づいてゲート制御部を機能させることにより、入力ゲート部および出力ゲート部を制御することで、入出力非反転状態と入出力反転状態とを切換えることができる。すなわち、簡単な構成で、情報と分極状態との対応関係を変更することができる。
【００３０】
この発明の強誘電体記憶装置は、切換え信号に基づいて、強誘電体記憶素子の分極状態を変更するとともに、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、変更後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行なうよう構成したことを特徴とする。
【００３１】
変更後の分極方向を維持しつつ読出動作または書込動作を繰り返すことで、単に変更した分極状態を保持している場合に比し、変更後の分極方向に大きい電圧を印加することができる。したがって、くせ付けの回復をより効果的に行なうことができる。
【００３２】
この発明の強誘電体記憶装置、および強誘電体記憶装置の制御装置は、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すよう構成したことを特徴とする。
【００３３】
反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を繰り返すことで、変更後の分極方向に大きい電圧を印加することができる。したがって、くせ付けの回復を効果的に行なうことができる。このため、該動作の繰り返しのみで、ある程度、くせ付けの回復を行なうことができる。したがって、その後、強誘電体記憶素子の分極状態を反転前の状態に戻すことで、入出力の切換え等を行なうことなく、より簡単な構成によりくせ付けを防止することができる。
【００３４】
この発明の強誘電体記憶装置は、切換え信号を、所定タイミングで自動的に生成するよう構成したことを特徴とする。したがって、特に意識することなく自動的に、強誘電体記憶素子のくせ付けを防止することができる。
【００３５】
この発明の強誘電体記憶装置は、所定の切換え信号に基づいて、強誘電体記憶素子の分極状態を反転し、前記強誘電体記憶素子に接続された波形検出部からの測定値に基づいてヒステリシス波形を検出し、当該検出されたヒステリシス波形と正常なヒステリシス波形を比較した結果、ヒステリシス波形が正常化するまで、反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を所定回数行ない、その後、入出力非反転状態と入出力反転状態とを切換えるよう構成したことを特徴とする。
【００３６】
反転後の分極方向を維持しつつ強誘電体記憶素子に対する読出動作または書込動作を繰り返すことで、変更後の分極方向に大きい電圧を印加することができる。したがって、くせ付けの回復を効果的に行なうことができる。さらに、反転後の分極方向を維持しつつ、入出力非反転状態と入出力反転状態とを切換える。したがって、強誘電体記憶素子に記憶される情報をみかけ上変化させることなく、くせ付けの回復を行なうことができる。
【００３７】
この発明の記憶媒体は、コンピュータが実行可能なプログラムを記憶したコンピュータ可読の記憶媒体であって、前記プログラムは、この発明の強誘電体記憶装置をコンピュータを用いて制御することを特徴とする。したがって、コンピュータを用いることにより、より容易に、強誘電体記憶素子のくせ付けを防止することができる。
【００３８】
【発明の実施の形態】
図１に、この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ１０の構成を示す。強誘電体メモリ１０は、情報記憶部３０、入力ゲート部３２、出力ゲート部３４、分極反転制御部３６、ゲート制御部３８、切換え信号生成部４０を備えている。
【００３９】
情報記憶部３０は、複数の強誘電体記憶素子を有し、これらの強誘電体記憶素子に対する情報の書込みおよび読み出し機能を備えている。
【００４０】
入力ゲート部３２は、後述する入力ゲート制御信号に基づいて、書込みのために入力された情報を反転せずにまたは反転して情報記憶部３０に送る。出力ゲート部３４は、後述する出力ゲート制御信号に基づいて、情報記憶部３０から読み出された情報を反転せずにまたは反転して出力する。
【００４１】
切換え信号生成部４０は、切換え信号を所定タイミングで自動的に生成する。分極反転制御部３６は、切換え信号に基づいて、情報記憶部３０を構成する強誘電体記憶素子の分極状態を反転させる。分極反転制御部３６は、強誘電体記憶素子の分極状態を反転させたあと、さらに、反転後の分極方向を維持しつつ強誘電体記憶素子に対する書込動作を所定回数行なう。
【００４２】
ゲート制御部３８は、その後、前記入力ゲート制御信号および出力ゲート制御信号を生成することにより、入出力非反転状態と入出力反転状態とを切換える。すなわち、上述の強誘電体記憶素子の分極状態を反転させる前の状態が入出力非反転状態であれば入出力反転状態に切換え、強誘電体記憶素子の分極状態を反転させる前の状態が入出力反転状態であれば入出力非反転状態に切換える。
【００４３】
なお、入出力非反転状態とは、入力された情報を反転せずに強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転せずに出力する状態をいい、入出力反転状態とは、入力された情報を反転して強誘電体記憶素子に書込むとともに強誘電体記憶素子から読み出した情報を反転して出力する状態をいう。
【００４４】
図２に、図１に示す強誘電体メモリ１０の機能の一部をハードウェアロジックにより実現した場合の構成を表わす。強誘電体メモリ１０は、電源投入検知部５０、制御部５２、アドレスコントローラ５４、入力ゲート５６、出力ゲート５８、ＦＲＡＭセクション６０を備えている。
【００４５】
ＦＲＡＭセクション６０は、複数の強誘電体記憶素子であるメモリセルＭ１１（後述、図３参照）、...を行列配置した構成を有している。ＦＲＡＭセクション６０は、さらに、メモリセルＭ１１、...のアドレスを指定するアドレスラッチ６２、メモリセルＭ１１、...に対する読み書きを制御する読み書き制御部６４、メモリセルＭ１１、...を構成する強誘電体コンデンサＣ１１、...のヒステリシス波形を検出する波形検出部６６、メモリセルＭ１１、...に書込むべきデータを一時保持する書込ラッチ６８、メモリセルＭ１１、...から読み出したデータを一時保持する読出ラッチ７０を備えている。
【００４６】
図２の電源投入検知部５０は、図１の切換え信号生成部４０に該当する。制御部５２は、分極反転制御部３６およびゲート制御部３８に該当する。アドレスコントローラ５４およびＦＲＡＭセクション６０は、情報記憶部３０に該当する。入力ゲート５６は、入力ゲート部３２に該当する。出力ゲート５８は、出力ゲート部３４に該当する。
【００４７】
図３に、メモリセルＭ１１近傍の拡大回路図を示す。メモリセルＭ１１は、強誘電体コンデンサＣ１１と選択用トランジスタＴＲ１１とを備えている。強誘電体コンデンサＣ１１の一端は、選択用トランジスタＴＲ１１、ビットライン／ＢＬ１を介して、負荷用コンデンサＣbと直列に電気的に接続される。この実施形態では、負荷用コンデンサＣbは、ビットライン／ＢＬ１とグランドとの寄生容量として与えられた常誘電体コンデンサである。強誘電体コンデンサＣ１１の他端は、プレートラインＰＬ１に接続されている。
【００４８】
選択用トランジスタＴＲ１１のゲートは、ワードラインＷＬ１に接続されている。ビットライン／ＢＬ１には、センスアンプＡＭＰ１の一端が接続されており、センスアンプＡＭＰ１の他端はビットラインＢＬ１に接続されている。
【００４９】
プレートラインＰＬ１、ビットライン／ＢＬ１には、波形検出部６６が接続される。波形検出部６６は、後述するように、制御部５２の指示により強誘電体コンデンサＣ１１の履歴曲線（ヒステリシス波形）を検出し、検出結果を制御部５２に渡す。
【００５０】
波形検出部６６は、一般的なソーヤタワー回路で構成されており、交流電圧
ｖ＝Ｖｐ・ｓｉｎ（ωｔ）
を印加したときのＸ点およびＹ点の電位を測定することにより、強誘電体コンデンサＣ１１に印加される交流電圧ｖと、強誘電体コンデンサＣ１１の呈する分極電荷Ｑとの関係（履歴曲線）を知ることができる。なお、Ｖｐは、後述する読出し用電圧である。
【００５１】
図７に、強誘電体コンデンサＣ１１がくせ付け生じていない場合における、強誘電体コンデンサＣ１１に関する電圧（図３に示すビットライン／ＢＬ１を基準電位とした場合のプレートラインＰＬ１の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。なお、図７において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１（第１の記憶データである記憶データ”Ｈ”に対応）とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２（第２の記憶データである記憶データ”Ｌ”に対応）とする。
【００５２】
図４Ａに、入力ゲート５６の構成の一例を示す。図４Ｂに、出力ゲート５８の構成の一例を示す。
【００５３】
つぎに、図５に示すフローチャートおよび図２に基づいて、メモリセルＭ１１、...に対するくせ付け防止動作を説明する。図２に示す電源投入検出部５０は、強誘電体メモリ１０の電源（図示せず）が投入されたことを検出すると、切換え信号であるメモリスタートアップ信号を生成する。
【００５４】
制御部５２は、メモリスタートアップ信号を監視しており（ステップＳ２）、該信号を検出すると、アドレスコントローラ５４に開始アドレス（たとえば、”００００”）をセットする（ステップＳ４）。アドレスコントローラ５４にセットされたアドレスは、ＦＲＡＭセクション６０のアドレスラッチ６２に保持される。
【００５５】
つぎに制御部５２は、ＦＲＡＭセクション６０の読み書き制御部６４に読出信号を送り、アドレスラッチ６２に保持されたアドレスで指定されたメモリセル（図３のＭ１１とする）に記憶されているデータを読み出す。読み出されたデータは、ＦＲＡＭセクション６０の読出ラッチ７０に保持される（ステップＳ６）。
【００５６】
読出信号に基づいて行なわれるメモリセルＭ１１からのデータの読み出し手順を、図６に示すタイミングチャートを用いて説明する。まず、図３に示すビットライン／ＢＬ１を”Ｌ”とすることにより、負荷用コンデンサＣｂを放電させ（図６（ａ）参照）、その後、ビットライン／ＢＬ１をフローティング状態にする（図６（ｂ）参照）。
【００５７】
つぎに、ワードラインＷＬ１を”Ｈ”とすることにより、選択トランジスタＴＲ１１をＯＮ状態とし（図６（ｃ）参照）、その後、プレートラインＰＬ１を”Ｈ”にする（図６（ｄ）参照）。
【００５８】
プレートラインＰＬ１を”Ｈ”にすることにより、直列に電気的に接続された強誘電体コンデンサＣ１１および負荷用コンデンサＣｂの両端に、読出し用電圧Ｖｐが印加されることになる。これにより、図７に示すように、強誘電体コンデンサＣ１１の両端には、読出し用電圧Ｖｐに基づく分圧Ｖ１またはＶ２が生ずる。
【００５９】
図式解法によれば、分圧Ｖ１は第１の分極状態Ｐ１における強誘電体コンデンサＣ１１の示す電圧であり、分圧Ｖ２は第２の分極状態Ｐ２における強誘電体コンデンサＣ１１の示す電圧である。したがって、グランドＧを基準としたビットライン／ＢＬ１の電位は、メモリセルＭ１１のデータが”Ｈ”であれば、図６（ｅ）に示す値となり、メモリセルＭ１１のデータが”Ｌ”であれば、図６（ｅ’）に示す値となる。
【００６０】
つぎに、センスアンプＡＭＰ１を動作させる（図６（ｆ）参照）。センスアンプＡＭＰ１は、ビットラインＢＬ１を介して与えられる基準電圧Ｖref（しきい値電圧、図７参照）と強誘電体コンデンサＣ１１の分圧（Ｖ１またはＶ２）とを比較する。実際には、グランドＧを基準としたときの、ビットラインＢＬ１の電位（基準電圧Ｖref）と、ビットライン／ＢＬ１の電位（図７に示す”Ｖｐ−Ｖ１”または”Ｖｐ−Ｖ２”）とを比較する。
【００６１】
ビットラインＢＬ１の電位に比べ、ビットライン／ＢＬ１の電位が高ければ
（図７に示すＶ１の場合）、記憶データは”Ｈ”であると判定し、ビットライン／ＢＬ１の電位を”Ｈ”にする（図６（ｇ）参照）。逆に、ビットラインＢＬ１の電位に比べ、ビットライン／ＢＬ１の電位が低ければ（図７に示すＶ２の場合）、記憶データは”Ｌ”であると判定し、ビットライン／ＢＬ１の電位を”Ｌ”にする（図６（ｇ’）参照）。なお、基準電圧Ｖrefの値は、分圧Ｖ１と分圧Ｖ２の中間の値となるように設定している。
【００６２】
つぎに、プレートラインＰＬ１を”Ｌ”にする（図６（ｈ）参照）。いま、記憶データが”Ｈ”であるとすると、プレートラインＰＬ１を”Ｌ”にすることにより、プレートラインＰＬ１と、”Ｈ”に維持されたビットライン／ＢＬ１との間には電位差が生ずることとなる。この電位差が、図７に示す第１の再書込電圧Ｖrw1であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第１の再書込電圧Ｖrw1を印加され、図７に示す分極状態Ｐ６となる。
【００６３】
一方、記憶データが”Ｌ”であるとすると、ビットライン／ＢＬ１の電位を”Ｌ”にする（図６（ｇ’）参照）ことにより、ビットライン／ＢＬ１と、”Ｈ”に維持されたプレートラインＰＬ１との間に電位差が生ずることとなる。この電位差が、図７に示す第２の再書込電圧Ｖrw2（読出用電圧Ｖpに等しい）であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第２の再書込電圧Ｖrw2を印加され、図７に示す分極状態Ｐ７となる。この後、プレートラインＰＬ１を”Ｌ”にする（図６（ｈ）参照）ことにより、強誘電体コンデンサＣ１１の両端にかかる電圧を強制的に０Ｖとする。これにより強誘電体コンデンサＣ１１は、図７における第２の分極状態Ｐ２に戻る。
【００６４】
つぎに、ワードラインＷＬ１を”Ｌ”に落とす（図６（ｉ）参照）ことにより、選択トランジスタＴＲ１１をＯＦＦとし、強誘電体コンデンサＣ１１をフローティング状態とする。
【００６５】
つぎに、読出ラッチ７０（図２参照）のゲート（図示せず）を制御する出力線Ｂ１（図示せず）を立ち上げる（図６（ｊ）参照）ことにより、ビットライン／ＢＬ１の電位”Ｈ”（図６（ｋ）参照）または”Ｌ”（図６（ｋ’）参照）を、読出ラッチ７０に取込む（図６（ｌ）または（ｌ’）参照）。
【００６６】
その後、センスアンプＡＭＰ１をＯＦＦにする（図６（ｍ）参照）ことにより、再びビットライン／ＢＬ１をフローティング状態とする（図６（ｎ）または（ｎ’）参照）。最後に、出力線Ｂ１を”Ｌ”に戻し、読出処理を終了する。
【００６７】
このようにして、図２に示す制御部５２は、メモリセルＭ１１に記憶されているデータを読み出すとともに、読み出したデータを、ＦＲＡＭセクション６０の読出ラッチ７０に保持する。
【００６８】
つぎに制御部５２は、入力ゲート制御信号を”０”にすることにより、図２に示す入力ゲート５６を反転状態とする。これにより、前ステップで読出ラッチ７０に保持されていたデータは、入力ゲート５６で反転され、ＦＲＡＭセクション６０の書込みラッチ６８に保持される（ステップＳ８）。
【００６９】
つぎに、制御部５２は、読み書き制御部６４に書込み信号を送り、書込みラッチ６８に保持された反転データを、アドレスラッチ６２に保持されたアドレスで指定されたメモリセルＭ１１に書込む（ステップＳ１０）。つまり、メモリセルＭ１１に記憶されているデータを反転して、同じメモリセルＭ１１に書込むことになる。
【００７０】
メモリセルＭ１１にデータを書込むには、図３に示すワードラインＷＬ１を”Ｈ”とすることにより、選択トランジスタＴＲ１１をＯＮ状態とする。反転データとして”Ｌ”を書込む場合、ビットライン／ＢＬ１を”Ｌ”とするとともに、プレートラインＰＬ１を”Ｈ”にする。このとき、強誘電体コンデンサＣ１１は、図７における分極状態Ｐ１から、Ｐ７を経て分極状態Ｐ２に至る。
【００７１】
逆に、反転データとして”Ｈ”を書込む場合、ビットライン／ＢＬ１を”Ｈ”とするとともに、プレートラインＰＬ１を”Ｌ”にする。このとき、強誘電体コンデンサＣ１１は、図７における分極状態Ｐ２から、Ｐ６を経て分極状態Ｐ１に至る。
【００７２】
つぎに制御部５２は、メモリセルＭ１１を構成する強誘電体コンデンサＣ１１のヒステリシス波形が正常化されたか否かをチェックする（ステップＳ１２）。このステップにおいて、制御部５２は、まず、図３に示す波形検出部６６に波形検出指示信号を送る。波形検出部６６は波形検出指示信号を受けると、交流電源６６ａを作動させ、グランドＧとプレートラインＰＬ１との間に、交流電圧
ｖ＝Ｖｐ・ｓｉｎ（ωｔ）
を印加する。波形検出部６６は、このときのＸ点およびＹ点の電位を測定して、制御部５２に送る。制御部６６はこれらの測定値に基づいて、強誘電体コンデンサＣ１１に印加される交流電圧ｖと、強誘電体コンデンサＣ１１の呈する分極電荷Ｑとの関係（ヒステリシス波形）を知る。
【００７３】
制御部５２は、ヒステリシス波形が正常になっていれば（図７に近い状態であれば）次ステップに進み、ヒステリシス波形がまだ正常になっていなければ（たとえば、図８に近い状態であれば）、正常になるまでステップＳ１０を繰り返す（ステップＳ１２）。
【００７４】
図８は、記憶データが”Ｈ”の状態（図７の分極状態Ｐ１）で長時間放置された場合のヒステリシス波形である。くせ付け（インプリント効果）により、図７のＰ１、Ｐ２は、それぞれ、図８のＰ１１、Ｐ１２に移行する。
【００７５】
この状態で読出を行なうと、上述のように、記憶データ”Ｈ”を読み出すことは可能（図７の場合同様、図８においても、記憶データ”Ｈ”を示す電圧Ｖ１は基準電圧Ｖrefよりも左にある）であるが、読み出したデータを反転したデータ”Ｌ”を書込んだ場合、これを読み出すことはできない（図７に示すように、記憶データ”Ｌ”を示す電圧Ｖ２は基準電圧Ｖrefよりも右になければならないが、図８の場合には、電圧Ｖ２は基準電圧Ｖrefよりも左にある）という不都合が生ずる。
【００７６】
この場合、上述のように反転データの書込み（ステップＳ１０参照）を繰り返すことにより、強誘電体コンデンサＣ１１の両端には、ビットライン／ＢＬ１側を負とする（プレートラインＰＬ１側を正とする）電圧Ｖｐ（Ｖrw2）が繰り返し印加される。これにより、徐々にくせ付けが解消される。
【００７７】
くせ付けが解消されてヒステリシス波形が正常になったと判断した場合、制御部５２は、アドレスコントローラ５４の示すアドレスが終了アドレス（たとえば、”ＦＦＦＦ”であるか否かをチェックする（ステップＳ１４）。アドレスコントローラ５４の示すアドレスが終了アドレスでなければ、アドレスコントローラ５４の示すアドレスをインクリメントする。たとえば、アドレスが”００００”であれば、”０００１”とする。その後、制御をステップＳ６に戻し、ステップＳ６〜Ｓ１４を繰り返す。これにより、全てのメモリセルＭ１１、...（アドレス”００００”〜”ＦＦＦＦ”に対応）のくせ付けを解消することができる。
【００７８】
制御部５２は、つぎに、入力ゲート制御信号および出力ゲート制御信号をともに”０”にすることにより、入力ゲート５６および出力ゲート５８を反転状態とする（図４参照）。これにより、全てのメモリセルＭ１１、...の記憶データが反転しているにもかかわらず、操作者は、これを意識することなく、書込み、読み出しを行なうことができる。
【００７９】
たとえば、メモリセルＭ１１の記憶データを読み出す場合、メモリセルＭ１１の記憶データが本来”Ｈ”であったとすると、反転書込み（ステップＳ１０参照）により、書込まれたデータは”Ｌ”になっている。このデータを読み出すと、読出データは”Ｌ”となるが、図２に示す出力ゲート５８で反転されて、出力データは”Ｈ”となる。すなわち、出力データには、本来の記憶データ”Ｈ”が表われることとなる。メモリセルＭ１１の記憶データが本来”Ｌ”であった場合も同様である。
【００８０】
つぎに、メモリセルＭ１１に、あらたにデータ”Ｌ”を記憶させたい場合、図２に示す入力データを”Ｌ”とすればよい。この場合、書込みデータは、入力ゲート５６で反転されて”Ｈ”になる。したがって、メモリセルＭ１１にはデータ”Ｈ”が書込まれる。このデータを読み出すと、読出データは”Ｈ”となるが、出力ゲート５８で反転されて、出力データは”Ｌ”となる。すなわち、入力データが”Ｌ”であれば、出力データも”Ｌ”となる。同様に、入力データが”Ｈ”であれば、出力データも”Ｈ”となる。
【００８１】
最後に、制御部５２は、各種カウンタ（図示せず）のリセットなど、終了処理を行なった（ステップＳ２０）後、制御をステップＳ２に戻す。すなわち、上述の一連の処理は、メモリスタートアップ信号を検出するごとに（この実施形態では、電源が投入されるごとに）行なわれる。
【００８２】
このように構成すると、たとえば、メモリセルＭ１１の記憶データが本来”Ｈ”であった場合、メモリセルＭ１１に実際に書込まれたデータは”Ｈ”から、メモリスタートアップ信号を検出するごとに”Ｌ”、”Ｈ”、”Ｌ”、・・・と変化する。したがって、メモリスタートアップ信号を検出するごとにメモリセルＭ１１の分極状態を、図７に示すＰ１から、Ｐ２、Ｐ１、Ｐ２、・・・と変化させることができる。このため、メモリセルＭ１１にくせ付けが生ずることはない。
【００８３】
一方、メモリセルＭ１１に実際に書込まれているデータの反転にあわせ、入力ゲート５６および出力ゲート５８も、”非反転”状態から、”反転”、”非反転”、”反転”、・・・と変化する。このため、上述のように、メモリセルＭ１１に実際に書込まれているデータが、電源の投入ごとに変化しているにもかかわらず、操作者は、これを意識することなく、書込み、読み出しを行なうことができる。
【００８４】
なお、上述の実施形態においては、電源投入検知部５０を設けることにより、電源の投入を検出して切換え信号（メモリスタートアップ信号）を生成するよう構成したが、切換え信号の生成は電源の投入時に限定されるものではない。たとえば、メモリへの所定アクセス回数ごとに切換え信号を生成するようにしてもよいし、タイマーを設けて所定時間経過ごとに切換え信号を生成するようにしてもよい。また、外部プログラムの割込みにより切換え信号を生成するようにしてもよい。さらに、自動ではなく、手動で切換え信号を生成するようにしてもよい。また、これらを組合せて切換え信号を生成するよう構成することもできる。
【００８５】
また、上述の実施形態においては、ヒステリシス波形が正常化した時点で、反転データの書込み動作を終了するよう構成したが（ステップＳ１０、Ｓ１２）、ヒステリシス波形が正常化した後も、さらに反転データの書込み動作を所定回数繰り返すよう構成することもできる。たとえば、ヒステリシス波形の正常化に要した書込み動作の繰り返し回数をカウントしておき、ヒステリシス波形が正常化した後、当該繰り返し回数と同程度の回数分さらに書込み動作を繰り返すよう構成することができる。また、ヒステリシス波形の正常化後、一定回数だけ書込み動作を繰り返すよう構成することもできる。
【００８６】
また、上述の実施形態においては、ヒステリシス波形が正常化するまで反転データの書込み動作を繰り返すよう構成したが、ヒステリシス波形が正常化したかを検出することなく、反転データの書込み動作を、予め定められた回数だけ繰り返すよう構成することもできる。
【００８７】
また、上述の実施形態においては、反転データの書込み動作を繰り返すことによりヒステリシス波形を正常化するよう構成したが、反転データをいったん書込み、その後、書込んだ反転データの読出動作を繰り返すことによりヒステリシス波形を正常化するよう構成することもできる。また、反転データの書込み動作の繰り返しおよび反転データの読出動作の繰り返しを組合せることもできる。
【００８８】
また、反転データの書込み動作の繰り返しまたは反転データの読出動作の繰り返しを行なわないよう構成することもできる。この場合には、反転データをいったん書込み、その後、放置することになる。反転データを書込んだ時点でヒステリシス波形の正常化が不十分であったとしても、反転状態で放置することにより、時間の経過とともにヒステリシス波形の正常化が徐々に進行するからである。
【００８９】
また、上述の実施形態においては、書込まれているデータを反転した後、入力ゲートおよび出力ゲートを反転するよう構成したが、書込まれているデータを反転してヒステリシス波形を正常化した後、当該データを再度反転して元に戻すよう構成することもできる。この場合には、入力ゲートおよび出力ゲートを反転する必要がない。
【００９０】
なお、上述の実施形態においては、強誘電体メモリ１０に分極反転制御部３６およびゲート制御部３８を内蔵した場合（図１参照）を例に説明したが、強誘電体メモリの外部に、分極反転制御部３６およびゲート制御部３８を設けることもできる。図９に、このような場合における強誘電体メモリ（強誘電体記憶装置）１１０および制御器（制御装置）１００の構成を示す。
【００９１】
強誘電体メモリ１１０は、情報記憶部３０、入力ゲート部３２、出力ゲート部３４、切換え信号生成部４０を備えている。制御器１００は、分極反転制御部３６、ゲート制御部３８を備えている。情報記憶部３０、入力ゲート部３２、出力ゲート部３４、切換え信号生成部４０、分極反転制御部３６、ゲート制御部３８の機能は、図１に示す実施形態の場合と、ほぼ同様である。
【００９２】
図１０に、図９に示す強誘電体メモリ１１０および制御器１００の機能の一部をハードウェアロジックにより実現した場合の構成を示す。強誘電体メモリ１１０は、電源投入検知部５０、アドレスコントローラ５４、入力ゲート５６、出力ゲート５８、ＦＲＡＭセクション６０を備えている。
【００９３】
図１０に示す強誘電体メモリ１１０の電源投入検知部５０は、図９の切換え信号生成部４０に該当する。アドレスコントローラ５４およびＦＲＡＭセクション６０は、情報記憶部３０に該当する。入力ゲート５６は、入力ゲート部３２に対応する。出力ゲート５８は、出力ゲート部３４に該当する。
【００９４】
一方、図１０に示す制御器１００は、図９の分極反転制御部３６およびゲート制御部３８に該当する。したがって、図１０に示す実施形態における制御器１００は、前述の図２に示す実施形態における制御部５２と同様の機能を有することになる。
【００９５】
なお、図１０に示す実施形態においては、制御装置として、図９の分極反転制御部３６およびゲート制御部３８の機能を有する制御器１００を用いたが、制御装置はこれに限定されるものではない。たとえば、制御装置として、分極反転制御部３６およびゲート制御部３８の機能の他、入力ゲート部３２、出力ゲート部３４、切換え信号生成部４０等の各機能をも有する制御器（図示せず）を用いることもできる。
【００９６】
なお、上述の各実施形態においては、強誘電体メモリ１０の各機能、または、強誘電体メモリ１１０および制御器１００の各機能をハードウェアロジックにより実現した場合を例に説明したが、当該各機能の一部を、コンピュータを用いて実現することもできる。
【００９７】
図１０に示す制御器１００の機能を、コンピュータを用いて実現した場合のハードウェア構成の一例を、図１１に示す。
【００９８】
図１１において、制御器１００は、ＲＯＭソケット１０２に装着されたＲＯＭ（記憶媒体）１０８を備えている。ＲＯＭ１０８には、図５のフローチャートに示される処理手順と同様のプログラムが記憶されている。メモリ１０４には、ＲＯＭ１０８に記憶されたプログラムがロードされる。ＣＰＵ１０６は、メモリ１０４にロードされたプログラムを実行する。
【００９９】
ＣＰＵ１０６と強誘電体メモリ１１０との間で、バス１０１を介して、メモリスタートアップ信号、入力ゲート制御信号、出力ゲート信号等（図１０参照）がやり取りされる。
【０１００】
なお、この実施形態においては、図１１に示すように、記憶媒体としてＲＯＭソケット１０２に装着されたＲＯＭ１０８を用いた場合を例に説明したが、コンピュータとしていわゆるワンチップマイクロコンピュータを用いる場合には、当該ワンチップマイクロコンピュータのＲＯＭ部（図示せず）を、上記記憶媒体として用いることができる。
【０１０１】
このように、コンピュータは、ＲＯＭに記憶されたプログラムにしたがい、各機能を実現する。なお、図示しないが、コンピュータにハードディスクを設け、ハードディスクに記憶されたプログラムにしたがって、各機能を実現するようにしてもよい。この場合、プログラムは、たとえば、ＦＤＤ（フレキシブルディスクドライブ）を介して、プログラムが記憶されたフレキシブルディスクから読み出されてハードディスクにインストールされる。
【０１０２】
なお、フレキシブルディスク以外に、ＣＤ−ＲＯＭ、ＩＣカード等のプログラムを記憶したコンピュータ可読の記憶媒体から、ハードディスクにインストールさせるようにしてもよい。さらに、通信回線を用いてダウンロードするようにしてもよい。
【０１０３】
また、プログラムをフレキシブルディスクからハードディスクにインストールさせることにより、フレキシブルディスクに記憶させたプログラムを間接的にコンピュータに実行させるよう構成する以外に、たとえば、フレキシブルディスクに記憶させたプログラムをＦＤＤから直接的に実行するようにしてもよい。
【０１０４】
なお、コンピュータによって、実行可能なプログラムとしては、そのままインストールするだけで直接実行可能なものはもちろん、一旦他の形態等に変換が必要なもの（例えば、データ圧縮されているものを、解凍する等）、さらには、他のモジュール部分と組合わせて実行可能なものも含む。
【０１０５】
なお、この実施形態においては、図１０に示す制御器１００の機能を、コンピュータを用いて実現した場合を例に説明したが、図２に示す制御部５２の機能を、コンピュータを用いて実現する場合も、ほぼ同様である。
【０１０６】
また、上述の実施形態においては、いわゆる「１トランジスタ・１キャパシタ」型の強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、「２トランジスタ・２キャパシタ」型の強誘電体記憶素子を備えた強誘電体記憶装置や、ＭＦＭＩＳ−ＦＥＴ（Metal-Ferroelectric-Metal-Isolater-Silicon-FET）などの「１トランジスタ」型の強誘電体記憶素子を備えた強誘電体記憶装置などにも適用することができる。
【０１０７】
また、上述の実施形態においては、”Ｈ”、”Ｌ”２種類の情報に対応した２種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置を例に説明したが、この発明は、これに限定されるものではない。たとえば、”Ｈ”、”Ｍ”、”Ｌ”３種類の情報に対応した３種類の分極状態を保持し得る強誘電体記憶素子を備えた強誘電体記憶装置に適用することもできる。この場合には、強誘電体記憶素子に書込まれた情報が、たとえば”Ｈ”であるとすると、切換え信号が生成されるごとに、この情報を”Ｍ”、”Ｌ”、”Ｈ”、”Ｍ”、”Ｌ”、・・・と、書換えるよう構成すればよい。
【図面の簡単な説明】
【図１】この発明の一実施形態による強誘電体記憶装置である強誘電体メモリ１０の構成を示す図面である。
【図２】図１に示す強誘電体メモリ１０の機能の一部をハードウェアロジックにより実現した場合の構成を表わす図面である。
【図３】図２に示す強誘電体メモリ１０の回路構成のうち、メモリセルＭ１１近傍を拡大した図面である。
【図４】図４Ａは、入力ゲート５６の構成の一例を示す図面である。図４Ｂは、出力ゲート５８の構成の一例を示す図面である。
【図５】メモリセルＭ１１、...に対するくせ付け防止動作を説明するためのフローチャートである。
【図６】強誘電体メモリ１０における記憶データの読出手順を説明するためのタイミングチャートである。
【図７】強誘電体メモリ１０に用いられる強誘電体コンデンサの動作状態を説明するための図面である。
【図８】くせ付けの生じた強誘電体コンデンサの動作状態を説明するための図面である。
【図９】この発明の他の実施形態による強誘電体メモリ１１０および制御器１００の構成を示す図面である。
【図１０】図９に示す強誘電体メモリ１１０および制御器１００の機能の一部をハードウェアロジックにより実現した場合の構成を表わす図面である。
【図１１】図１０に示す制御器１００の機能を、コンピュータを用いて実現した場合のハードウェア構成の一例を示す図面である。
【図１２】従来の強誘電体メモリの回路構成の一部を示す図面である。
【図１３】従来の強誘電体メモリに用いられる強誘電体コンデンサの動作状態を説明するための図面である。
【符号の説明】
３０・・・・・・・・情報記憶部
３２・・・・・・・・入力ゲート部
３４・・・・・・・・出力ゲート部
３６・・・・・・・・分極反転制御部
３８・・・・・・・・ゲート制御部
４０・・・・・・・・切換え信号生成部
【図１】
0003919312.tif 000002
【図２】
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【図３】
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【図４】
0003919312.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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