(57)【要約】【課題】金属汚染による半導体素子の特性劣化を抑制することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】実施形態に係る半導体装置は、半導体基板と、エピタキシャル層と、ゲッタリング層と、半導体素子とを備える。エピタキシャル層は、半導体基板上に設けられる。ゲッタリング層は、エピタキシャル層内に設けられ、タングステンおよびモリブデンのうち、少なくともいずれか一方を含む。半導体素子は、エピタキシャル層内でゲッタリング層よりも上層に設けられる。【選択図】図３
2016171177.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられるエピタキシャル層と、
前記エピタキシャル層内に設けられ、タングステンおよびモリブデンのうち、少なくともいずれか一方を含むゲッタリング層と、
前記エピタキシャル層内で前記ゲッタリング層よりも上層に設けられる半導体素子と
を備えることを特徴とする半導体装置。
【請求項２】
前記エピタキシャル層は、
前記ゲッタリング層が設けられる第１エピタキシャル層と、
前記第１エピタキシャル層上に積層され、前記半導体素子が設けられる第２エピタキシャル層と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲッタリング層は、
前記第１エピタキシャル層における前記第２エピタキシャル層側の表層に設けられる
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体素子は、
入射光を受光量に応じた信号電荷へ光電変換して蓄積する光電変換素子である
ことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
半導体基板上に第１エピタキシャル層を形成する工程と、
前記第１エピタキシャル層へ、タングステンおよびモリブデンのうち、少なくともいずれか一方をイオン注入し、アニール処理を行うことによって前記第１エピタキシャル層にゲッタリング層を形成する工程と、
前記第１エピタキシャル層上に第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層に半導体素子を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体基板に炭素をイオン注入してアニール処理を行うことにより、半導体基板に重金属を捕捉するゲッタリング層を形成し、その後、半導体基板上にエピタキシャル層を形成し、エピタキシャル層に半導体素子を形成して製造される半導体装置がある。
【０００３】
かかる半導体装置によれば、エピタキシャル層に混入した金属汚染の原因となる重金属をゲッタリング層によって捕捉することができるので、エピタキシャル層の金属汚染による半導体素子の特性劣化を抑制することができる。
【０００４】
しかしながら、かかる半導体装置は、ゲッタリング層形成後の熱処理によって、炭素がエピタキシャル層における半導体素子の形成領域にまで拡散し、半導体素子の形成領域に結晶欠陥を生じさせることがある。半導体素子の形成領域に生じた結晶欠陥は、ゲッタリングサイトとなって重金属を捕捉してしまい、半導体素子に二次的な金属汚染を引き起こし、半導体素子の特性を劣化させる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２１６９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、金属汚染による半導体素子の特性劣化を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、半導体基板と、エピタキシャル層と、ゲッタリング層と、半導体素子とを備える。エピタキシャル層は、前記半導体基板上に設けられる。ゲッタリング層は、前記エピタキシャル層内に設けられ、タングステンおよびモリブデンのうち、少なくともいずれか一方を含む。半導体素子は、前記エピタキシャル層内で前記ゲッタリング層よりも上層に設けられる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図。
【図２】図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図。
【図３】図３は、実施形態に係る画素アレイの断面を示す説明図。
【図４】図４は、実施形態に係る画素アレイ中のゲッタリングサイト濃度の分布を示す説明図。
【図５】図５は、実施形態に係る画素アレイの製造工程を示す説明図。
【図６】図６は、実施形態に係る画素アレイの製造工程を示す説明図。
【図７】図７は、実施形態に係る画素アレイの製造工程を示す説明図。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。以下では、実施形態に係る半導体装置が固体撮像装置である場合を例に挙げて説明するが、これは一例である。
【００１０】
実施形態に係る半導体装置は、半導体基板上にエピタキシャル層を備え、エピタキシャル層に半導体素子を備えるものであれば、例えば、ＤＲＡＭ（Dynamic  Random  Access  Memory）など、他の半導体装置であってもよい。
【００１１】
図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１２】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。
【００１３】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。
【００１４】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１５】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。
【００１６】
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１７】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の受光面側に配線層が形成される所謂表面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。
【００１８】
イメージセンサ２０は、アナログ回路中心に構成される周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
【００１９】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。
【００２０】
各光電変換素子の受光面側には、それぞれ、青色光などの短波長域の光を選択的に透過するカラーフィルタ、緑色光などの中波長域の光を選択的に透過するカラーフィルタ、および赤色光などの長波長域の光を選択的に透過するカラーフィルタが設けられる。また、各カラーフィルタ上には、入射光を各光電変換素子へ集光するマイクロレンズが設けられる。
【００２１】
各光電変換素子は、半導体基板上に形成されたシリコンのエピタキシャル層に設けられる。かかる光電変換素子は、例えば、第１導電型であるＰ型の半導体領域と第２導電型であるＮ型の半導体領域とのＰＮ接合によって形成されるフォトダイオードであり、入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する半導体素子である。
【００２２】
光電変換素子に蓄積された信号電荷は、光電変換素子毎に設けられる転送ゲートへ所定の電圧が印加された場合に、電荷転送領域を通ってフローティングディフュージョンへ転送されて保持される。
【００２３】
タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８に接続されており、これら垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８の動作のタイミング制御を行う。
【００２４】
垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２５】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２６】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２７】
信号処理回路２１は、デジタル回路中心に構成され、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行い、信号処理後の画素信号を画像信号として後段処理部１２へ出力する処理部である。かかる信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。
【００２８】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２９】
ここで、画素アレイ２３は、光電変換素子が形成されるエピタキシャル層に金属汚染物質である重金属が混入することがある。エピタキシャル層に混入した重金属は、光電変換素子を形成する際に、シリコンの再結晶化を阻害してしまい、光電変換素子の形成領域に結晶欠陥を生じさせる。
【００３０】
かかる欠陥結晶は、ゲッタリングサイトとなり、光電変換素子の形成領域内で重金属を捕捉してしまう。そして、重金属は、内部に自由電子が存在する。この自由電子は、光電変換素子が光電変換して生じる電子ではないため、光電変換素子に蓄積されると、暗画像が撮像された場合に、撮像画像中に白キズとして現れて、画質劣化の原因となる。
【００３１】
このため、エピタキシャル層を形成する前の半導体基板へ、炭素をイオン注入してアニール処理を行うことによって、半導体基板中にゲッタリング層を形成し、ゲッタリング層中のゲッタリングサイトによって、後に混入する重金属を捕捉する技術がある。
【００３２】
しかしながら、半導体基板中にイオン注入された炭素は、ゲッタリング層形成後の熱処理によって、エピタキシャル層における光電変換素子の形成領域にまで拡散し、光電変換素子の形成領域に結晶欠陥を生じさせることがある。
【００３３】
光電変換素子の形成領域に生じた結晶欠陥は、ゲッタリングサイトとなって重金属を捕捉してしまい、光電変換素子に二次的な金属汚染を引き起こし、結果的に、前述した白キズの原因となる。
【００３４】
そこで、画素アレイ２３は、タングステンおよびモリブデンのうち、少なくともいずれか一方を含むゲッタリング層を備える。タングステンおよびモリブデンは、炭素よりもシリコン内での拡散係数が小さく、ゲッタリング層形成後の熱処理によって、光電変換素子の形成領域へ拡散することがない。したがって、画素アレイ２３は、二次的な金属汚染を防止することによって、光電変換素子の白キズ低減特性の劣化を抑制することができる。
【００３５】
以下、図３を参照して、かかる画素アレイ２３の構造について説明する。図３は、実施形態に係る画素アレイ２３の断面を示す説明図である。図３に示すように、画素アレイ２３は、半導体基板３１と、半導体基板３１上に順次積層される第１エピタキシャル層３２、第２エピタキシャル層３３、多層配線層３４、カラーフィルタＲ，Ｇ，Ｂ、およびマイクロレンズＬとを備える。
【００３６】
半導体基板３１は、例えば、ボロンなどのＰ型の不純物がドープされたＰ型のシリコン基板である。かかるＰ型のシリコン基板は、Ｎ型のシリコン基板に比べて、金属汚染の原因となる重金属を捕捉するゲッタリング特性に優れている。
【００３７】
第１エピタキシャル層３２は、半導体基板３１上にシリコンがエピタキシャル成長され、例えば、リンなどのＮ型の不純物がドープされたＮ型の半導体層である。かかる第１エピタキシャル層３２は、表層に金属汚染の原因となる重金属を捕捉するゲッタリングサイト３５が形成されたゲッタリング層３６を備える。
【００３８】
ゲッタリングサイト３５は、第１エピタキシャル層３２に、例えば、タングステンおよびモリブデンのうち、いずれか一方をイオン注入してアニール処理を行うことによって形成される。
【００３９】
第２エピタキシャル層３３は、第１エピタキシャル層３２上に、シリコンがエピタキシャル成長された半導体層である。かかる第２エピタキシャル層３３は、平面視行列状に配置される複数の光電変換素子ＰＤを備える。また、各光電変換素子ＰＤの間には、ＤＴＩ（Deep  Trench  Isolation）４０が設けられる。
【００４０】
なお、ここでは、光電変換素子ＰＤ間がＤＴＩ４０によって素子分離される場合を例に挙げたが、ＤＴＩ４０以外の構成によって素子分離を行ってもよい。例えば、第２エピタキシャル層３３における光電変換素子ＰＤ間の領域へＰ型の不純物をイオン注入し、活性化アニール処理を行うことによって、第２エピタキシャル層３３の表面から第１エピタキシャル層３２にまで達する画素分離Ｐ型領域を形成してもよい。
【００４１】
光電変換素子ＰＤは、第２エピタキシャル層３３内のＰ型のウェル３７内部に設けられるＮ型の半導体領域３８とＰ型の半導体領域３９とのＰＮ接合によって形成されるフォトダイオードである。
【００４２】
多層配線層３４は、第２エピタキシャル層３３上に設けられ、例えば、酸化シリコンなどの絶縁材料によって形成される層間絶縁膜４１と、層間絶縁膜４１の内部に設けられる多層配線４２とを備える。多層配線４２は、例えば、銅などの金属によって形成され、多層配線層３４内で光電変換素子ＰＤの受光面と上下に重ならない位置（ここでは、ＤＴＩ４０上）に設けられる。
【００４３】
カラーフィルタＲは、可視光のうち赤色光を選択的に透過させる。カーフィルタＧは、可視光のうち緑色光を選択的に透過させる。カラーフィルタＢは、可視光のうち青色光を選択的に透過させる。マイクロレンズＬは、入射光を対応する各光電変換素子ＰＤへ集光する平凸レンズである。
【００４４】
このように、画素アレイ２３は、タングステンおよびモリブデンのうち、いずれか一方を含むゲッタリング層３６を備える。そして、タングステンおよびモリブデンは、炭素よりもシリコン内での拡散係数が小さく、ゲッタリング層３６を形成した後に、例えば、光電変換素子ＰＤを形成する工程に含まれる熱処理を行っても、光電変換素子ＰＤの形成領域へ拡散することがない。
【００４５】
ここで、図４を参照し、本実施形態に係る画素アレイ２３、および比較例としてゲッタリング層の形成に炭素を使った場合の画素アレイ（以下、「比較例の画素アレイ」と記載する）におけるゲッタリングサイト濃度の分布を比較した比較結果について説明する。なお、比較例の画素アレイは、半導体基板に炭素を含むゲッタリング層を備える。
【００４６】
図４は、本実施形態に係る画素アレイ２３中のゲッタリングサイト濃度の分布を示す説明図である。なお、図４の横軸は、ゲッタリングサイト濃度を示しており、縦軸は、画素アレイの深さ位置を示している。
【００４７】
図４における実線のグラフは、本実施形態の画素アレイ２３におけるゲッタリングサイト濃度の分布を示している。また、図４における点線のグラフは、加熱処理前の比較例の画素アレイにおけるゲッタリングサイト濃度の分布を示している。また、図４における一点鎖線のグラフは、加熱処理後の比較例の画素アレイにおけるゲッタリングサイト濃度の分布を示している。
【００４８】
図４に点線のグラフで示すように、加熱処理前の比較例の画素アレイでは、半導体基板の表層におけるゲッタリングサイト濃度が他の部分に比べ局所的に高くなっている。しかしながら、図４に一点鎖線で示すように、比較例の画素アレイは、加熱処理が行われると、炭素がシリコン中を熱拡散するため、光電変換素子が形成される第２エピタキシャル層までゲッタリングサイト濃度が上昇している。
【００４９】
このため、比較例の画素アレイでは、第２エピタキシャル層にできたゲッタリングサイトが重金属を捕捉してしまい、二次的な金属汚染が発生して、光電変換素子の白キズ低減特性が劣化する。
【００５０】
これに対して、本実施形態の画素アレイ２３は、図４に実線のグラフで示すように、第１エピタキシャル層３２におけるゲッタリングサイト濃度が他の部分に比べ局所的に高く、他の部分へのゲッタリングサイトの熱拡散は見受けられない。
【００５１】
したがって、画素アレイ２３は、光電変換素子ＰＤが形成される第２エピタキシャル層３３の二次的な金属汚染を防止することによって、光電変換素子ＰＤの白キズ低減特性の劣化を抑制することができる。
【００５２】
また、図３および図４に示すように、本実施形態の画素アレイ２３は、第１エピタキシャル層３２の表層、つまり、光電変換素子ＰＤが設けられる第２エピタキシャル層３３の直下に、ゲッタリング層３６を備える。
【００５３】
これにより、本実施形態の画素アレイ２３は、半導体基板にゲッタリング層が設けられる比較例の画素アレイよりも、光電変換素子ＰＤに近い位置でゲッタリング層３６に重金属を捕捉させることができる。したがって、画素アレイ２３は、半導体基板にゲッタリング層が設けられる比較例の画素アレイに比べて、第２エピタキシャル層３３からより多くの重金属を除去することにより、光電変換素子ＰＤの白キズ低減特性を向上させることができる。
【００５４】
次に、図５〜図７を参照し、画素アレイ２３の製造方法について説明する。図５〜図７は、実施形態に係る画素アレイ２３の製造工程を示す説明図である。画素アレイ２３を製造する場合には、図５の（ａ）に示すように、例えば、ボロンなどのＰ型の不純物がドープされた半導体基板３１を用意する。
【００５５】
そして、半導体基板３１上に、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によって、第１エピタキシャル層３２を成長させる。このとき、ＣＶＤ装置へ、例えば、リンなどのＮ型の不純物を供給しつつ、シリコンをエピタキシャル成長させることによって、Ｎ型の第１エピタキシャル層３２を形成する。
【００５６】
続いて、図５の（ｂ）に矢印で示すように、第１エピタキシャル層３２の表層へタングステンまたはモリブデンをイオン注入してゲッタリングサイト３５を形成することにより、第１エピタキシャル層３２の表層に、ゲッタリング層３６を形成する。
【００５７】
その後、図５の（ｂ）に示す構造体に対して、１０００℃以上の高温で長時間のＢＭＤ（Bulk  Micro  Defect）アニール処理を行うことにより、図５の（ｃ）に示すように、ゲッタリングサイト３５を熱拡散させてゲッタリング層３６を成長させる。
【００５８】
このとき、光電変換素子ＰＤが形成される第２エピタキシャル層３３は、まだ形成されていないので、当然ながら、ゲッタリングサイト３５となるタングステンまたはモリブデンが第２エピタキシャル層３３に拡散することはない。
【００５９】
また、ＢＭＤアニール処理では、半導体基板３１に含まれるＰ型の不純物が第１エピタキシャル層３２へ熱拡散することがあるが、かかるＰ型の不純物についても、第２エピタキシャル層３３へ拡散することがない。したがって、光電変換素子ＰＤの特性に関わる第２エピタキシャル層３３内の不純物濃度のプロファイルにも悪影響が及ばない。
【００６０】
その後、図５の（ｃ）に示す構造体に対して、さらに、９００℃程度の温度で長時間のＤＲ（Damage  Recovery）アニール処理を行う。このＤＲアニール処理では、ＢＭＤアニール処理ほどの高温にはならないので、半導体基板３１中のＰ型の不純物が熱拡散することはない。また、以後の工程においても、ＢＭＤアニール処理ほどの高温の熱処理は行わないので、半導体基板３１中のＰ型の不純物が熱拡散することはない。
【００６１】
続いて、図６の（ａ）に示すように、第１エピタキシャル層３２上に、例えば、ＣＶＤによって、第２エピタキシャル層３３を成長させる。このとき、ＣＶＤ装置へ、例えば、リンなどのＮ型の不純物またはボロンなどのＰ型の不純物を供給しつつ、シリコンをエピタキシャル成長させることによって、Ｎ型またはＰ型の第２エピタキシャル層３３を形成する。
【００６２】
その後、図６の（ｂ）に示すように、後に形成する各光電変換素子ＰＤの形成領域間に、ＤＴＩ４０を形成する。具体的には、第２エピタキシャル層３３におけるＤＴＩ４０の形成位置に、第２エピタキシャル層３３の表裏を貫通するトレンチを形成し、トレンチに、例えば、酸化シリコンを埋め込むことによって、ＤＴＩ４０を形成する。
【００６３】
なお、ＤＴＩ４０に換えて、前述した画素分離Ｐ型領域を形成してもよい。画素分離Ｐ型領域を形成する場合には、まず、第２エピタキシャル層３３の形成後、第２エピタキシャル層３３の表面にレジストを形成し、フォトリソグラフィー技術でレジストをパターニングすることによって、画素分離Ｐ型領域の形成位置上のレジストを除去する。
【００６４】
続いて、レジストをマスクにして、第２エピタキシャル層３３へＰ型の不純物をイオン注入し、活性化アニール処理を行うことによって、第２エピタキシャル層３３の表面から第１エピタキシャル層３２にまで達する画素分離Ｐ型領域を形成する。
【００６５】
続いて、第２エピタキシャル層３３におけるＤＴＩ４０以外の領域へ、例えば、ボロンなどのＰ型の不純物をイオン注入し、アニール処理を行うことによって、図６の（ｃ）に示すように、ＤＴＩ４０によって囲まれた領域内にＰ型のウェル３７を形成する。
【００６６】
その後、図７の（ａ）に示すように、Ｐ型のウェル３７内に、光電変換素子ＰＤを形成する。具体的には、Ｐ型のウェル３７の内部へ、例えば、リンなどのＮ型の不純物をイオン注入し、さらに、Ｐ型のウェル３７の表層へ、例えば、ボロンなどのＰ型の不純物をイオン注入してアニール処理を行う。
【００６７】
これにより、Ｐ型のウェル３７内に、Ｎ型の半導体領域３８と、Ｐ型の半導体領域３９とが形成され、Ｎ型の半導体領域３８と、Ｐ型の半導体領域３９とのＰＮ接合が形成されて光電変換素子ＰＤとなる。
【００６８】
こうして、ゲッタリング層３６の直上に、複数の光電変換素子ＰＤが形成されるが、ゲッタリング層３６内のゲッタリングサイト３５であるタングステンまたはモリブデンは、拡散係数が小さいため、第２エピタキシャル層３３へ混入することはない。
【００６９】
続いて、図７の（ｂ）に示すように、第２エピタキシャル層３３上に、ダマシン法によって、多層配線層３４を形成する。具体的には、第２エピタキシャル層３３で、例えば、酸化シリコン層を形成する工程と、酸化シリコン層に多層配線４２用の溝を形成する工程と、溝に例えば銅などの金属を埋めて多層配線４２を形成する工程とを順次繰り返す。これにより、層間絶縁膜４１中に多層配線４２が設けられた多層配線層３４が形成される。
【００７０】
その後、図７の（ｃ）に示すように、多層配線層３４上に、カラーフィルタＲ，Ｇ，Ｂを形成する。最後に、カラーフィルタＲ，Ｇ，Ｂ上に、マイクロレンズＬを形成することによって、図３に示す画素アレイ２３が完成する。
【００７１】
上述したように、実施形態に係る半導体装置は、半導体基板上に、エピタキシャル層を備え、エピタキシャル層内に、タングステンおよびモリブデンのうち、少なくともいずれか一方を含むゲッタリング層と、ゲッタリング層よりも上層に半導体素子とを備える。
【００７２】
そして、タングステンおよびモリブデンは、半導体内部での拡散係数が小さいため、エピタキシャル層内の半導体素子の形成領域へ拡散することがない。したがって、実施形態に係る半導体装置によれば、金属汚染による半導体素子の特性劣化を抑制することができる。
【００７３】
なお、上述した実施形態では、半導体基板３１がＰ型のシリコン基板である場合を例に挙げたが、半導体基板は、Ｎ型のシリコン基板であってもよい。かかる場合、第１エピタキシャル層および第２エピタキシャル層を一度に形成してもよい。
【００７４】
具体的には、Ｎ型のシリコン基板上に、第１エピタキシャル層３２と第２エピタキシャル層３３とを積層したものと同じ厚さのエピタキシャル層を１層形成し、エピタキシャル層を形成した後に、光電変換素子の形成領域よりも深い位置に、ゲッタリング層を形成する。その後、エピタキシャル層内でゲッタリング層よりも上層に、ＤＴＩ、Ｐ型のウェル、光電変換素子、カラーフィルタ、およびマイクロレンズを順次形成して、画素アレイを製造する。
【００７５】
半導体基板３１がＮ型のシリコン基板の場合、製造工程中の熱処理によって、半導体基板３１からＮ型の不純物が拡散することがある。しかし、Ｎ型の不純物が光電変換素子ＰＤの形成領域まで拡散しても、光電変換素子ＰＤの形成領域は、後にＰ型のウェル３７が形成され、導電型がＰ型に変化するので、Ｎ型の不純物が光電変換素子ＰＤの特性に影響を与えることはない。
【００７６】
また、半導体基板３１がＮ型のシリコン基板であっても、ゲッタリング層３６に含まれるタングステンやモリブデンは、拡散係数が小さいので、光電変換素子ＰＤの形成領域まで拡散することはなく、二次的な金属汚染が発生することはない。
【００７７】
また、上述した実施形態では、半導体素子が光電変換素子ＰＤである場合について説明したが、半導体素子は、ＤＲＡＭであってもよい。ＤＲＡＭは、例えば、半導体基板上のエピタキシャル層内に設けられるキャパシタを備える。そして、ＤＲＡＭは、キャパシタに電荷がチャージされているか否かによって、１ビットの情報を記憶する。
【００７８】
かかるＤＲＡＭは、キャパシタの形成領域が金属汚染されていると、キャパシタにチャージされた電荷が金属汚染物質である重金属を介してリークし、情報を記憶できなくなることがある。
【００７９】
そこで、エピタキシャル層内のＤＲＡＭのキャパシタが形成される領域よりも深い位置に、本実施形態のゲッタリング層３６を設けることにより、キャパシタの形成領域に金属汚染が発生することを防止することができる。これにより、ＤＲＡＭの情報記憶特性の劣化を防止することができる。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２８  ラインメモリ、  ３１  半導体基板、  ３２  第１エピタキシャル層、  ３３  第２エピタキシャル層、  ３４  多層配線層、  ３５  ゲッタリングサイト、  ３６  ゲッタリング層、  ３７  Ｐ型のウェル、  ３８  Ｎ型の半導体領域、  ３９  Ｐ型の半導体領域、  ４１  層間絶縁膜、  ４２  多層配線、  Ｒ，Ｇ，Ｂ  カラーフィルタ、  Ｌ  マイクロレンズ、  ＰＤ  光電変換素子
【図１】
2016171177.tif 000003
【図２】
2016171177.tif 000004
【図３】
2016171177.tif 000005
【図４】
2016171177.tif 000006
【図５】
2016171177.tif 000007
【図６】
2016171177.tif 000008
【図７】
2016171177.tif 000009