(57)【特許請求の範囲】
【請求項１】
外部より入力された外部アナログ入力電圧をＡ／Ｄ変換して外部ディジタル出力電圧を外部に出力するＡ／Ｄ変換回路であって、
第１の期間に第１の電圧間隔で選択された第１の数の参照電圧を出力し、第２の期間にＡ／Ｄ変換制御信号に基づき前記第１の電圧間隔より小さい第２の電圧間隔で選択された第２の数の参照電圧を供給する参照電圧供給部と、
前記第１の期間に前記第１の数の参照電圧をＡ／Ｄ変換して上位部分ディジタル出力電圧を出力するとともに、Ａ／Ｄ変換結果に関連した前記Ａ／Ｄ変換制御信号を出力し、前記第２の期間に前記第２の数の参照電圧をＡ／Ｄ変換して下位部分ディジタル出力電圧を出力するサブＡ／Ｄ変換器と、
前記上位部分ディジタル電圧と前記下位部分ディジタル信号とを合成して前記外部ディジタル出力電圧を出力するディジタル出力電圧出力部とを備え、
前記サブＡ／Ｄ変換器は
前記アナログ入力電圧と複数の参照電圧とを受け、前記アナログ入力電圧と前記複数の参照電圧とをそれぞれ増幅する第１の増幅部と、
前記第１の増幅部で増幅された前記アナログ入力電圧と前記複数の参照電圧とを受け、前記複数の参照電圧に基づき前記アナログ入力電圧を変換して複数の変換電圧を出力する入力電圧変換部と、
前記複数の変換電圧それぞれと固定値との比較結果に基づき、第１のビット数の部分ディジタル出力電圧を出力する下位ビット群データ出力部と、
前記アナログ入力電圧と前記複数の参照電圧から抜粋された所定数の参照電圧とを受け、前記アナログ入力電圧と前記所定数の参照電圧とをそれぞれ増幅する第２の増幅部と、
前記第２の増幅部で増幅された前記アナログ入力電圧と前記所定数の参照電圧それぞれとの比較結果に基づき、第２のビット数の部分ディジタル出力電圧を出力する上位ビット群データ出力部とを備え、前記第２のビット数の部分ディジタル出力電圧を上位ビット群とし、前記第１のビット数の部分ディジタル出力電圧を下位ビット群とした電圧が前記ディジタル出力電圧であり、
前記第１及び第２の増幅部はそれぞれ制御信号に基づき増幅率が可変設定されることを特徴とし、
前記サブＡ／Ｄ変換器は、
前記第１の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第１の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第１及び第２の増幅部の増幅率が第１の増幅率に設定され、前記ディジタル出力電圧を前記上位部分ディジタル出力電圧として出力し、
前記第２の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第２の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第１及び第２の増幅部の増幅率が前記第１の増幅率よりも大きい第２の増幅率に設定され、前記ディジタル出力電圧を前記下位部分ディジタル出力電圧として出力する、
Ａ／Ｄ変換回路。
【請求項２】
前記サブＡ／Ｄ変換器の前記入力電圧変換部は、
前記アナログ入力電圧を前記複数の参照電圧に基づき変換して、所定の変換数の基準変換電圧を出力する基準変換電圧出力部と、
前記所定の変換数の基準変換電圧間の電圧を補間して、一の基準変換電圧に対し所定倍数の中間電圧を生成して前記複数の変換電圧を出力する中間電圧生成部とを備える、
請求項１記載のＡ／Ｄ変換回路。
【請求項３】
前記サブＡ／Ｄ変換器の前記第１の増幅部は複数の第１の差動増幅器を含み、前記複数の第１の差動増幅器はそれぞれ前記アナログ入力電圧及び前記複数の参照電圧のうち一の電圧を第１の差動入力電圧として第１の入力端に受け、固定電圧を第２の入力端に受け、第１あるいは第２の出力端から前記第１の差動入力電圧を増幅した電圧を出力し、
前記サブＡ／Ｄ変換器の前記第２の増幅部は複数の第２の差動増幅器を含み、前記複数の第２の差動増幅器はそれぞれ前記アナログ入力電圧及び前記所定数の参照電圧のうち一の電圧を第２の差動入力電圧として第１の入力端に受け、固定電圧を第２の入力端に受け、第１あるいは第２の出力端から前記第２の差動入力電圧を増幅した電圧を出力し、
前記複数の第１及び第２の差動増幅器はそれぞれ、
一端が第１の電源に接続され、他端が前記第１の出力端となり、前記第１の電源から前記第１の出力端に向けて第１の負荷電流を供給する第１の抵抗成分と、
一端が第１の電源に接続され、他端が前記第２の出力端となり、前記第１の電源から前記第２の出力端に向けて第２の負荷電流を供給する第２の抵抗成分と、
一方電極が前記第１の出力端に接続され、制御電極が前記第１の入力端となる第１の出力制御トランジスタと、
一方電極が前記第２の出力端に接続され、制御電極が前記第２の入力端となる第２の出力制御トランジスタと、
一端が前記第１及び第２の出力制御トランジスタの他方電極に接続され、他端が前記第２の電源に接続され、前記第２の電源に向けて定電流を供給する定電流供給部と、
前記制御信号に基づき導通状態が変化することにより、増幅率が異なる複数種の回路構成を実現するスイッチ部とを備える、
請求項１あるいは請求項２記載のＡ／Ｄ変換回路。
【請求項４】
前記スイッチ部は、前記制御信号によって導通状態が制御され、その導通状態によって前記第１及び第２の抵抗成分を共に異なる抵抗値に設定する抵抗値選択スイッチを含む、
請求項３記載のＡ／Ｄ変換回路。
【請求項５】
前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた第１及び第２の部分抵抗成分を含み、
前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた第３及び第４の部分抵抗成分を含み、
前記抵抗値選択スイッチは前記第１，第２の部分抵抗成分間のノードと、前記第３，第４の部分抵抗成分間のノードとの間に介挿され、前記制御信号に基づきオン，オフ状態となるスイッチを含む、
請求項４記載のＡ／Ｄ変換回路。
【請求項６】
前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた第１及び第２の部分抵抗成分を含み、
前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた第３及び第４の部分抵抗成分を含み、
前記抵抗値選択スイッチは前記第２の部分抵抗成分に対応して設けられる第１の部分スイッチと、前記第４の部分抵抗成分に対応して設けられる第２の部分スイッチとを含み、前記第１及び第２の部分スイッチは前記制御信号に基づき同時にオン，オフ状態となり、それぞれ前記第２及び第４の部分抵抗成分の抵抗値をオン状態とオフ状態とで異なる値に設定する
請求項４記載のＡ／Ｄ変換回路。
【請求項７】
前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた第１及び第２の部分抵抗成分を含み、
前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた第３及び第４の部分抵抗成分を含み、
前記抵抗値選択スイッチは前記第１及び第３の部分抵抗成分に対して共通に設けられる第１及び第２の部分スイッチとを含み、前記制御信号に基づき第１及び第２の部分スイッチの一方がオン状態、他方がオフ状態となり、前記第１の部分スイッチのオン状態時と前記第２の部分スイッチのオン状態とで前記第１及び第３の部分抵抗成分の抵抗値を異なる値に設定する、
請求項４記載のＡ／Ｄ変換回路。
【請求項８】
前記サブＡ／Ｄ変換器は、前記第１及び第２の出力制御トランジスタの他方電極間に介挿されたトランジスタ接続抵抗成分をさらに備え、
前記スイッチ部は、制御信号によって導通状態が制御され、前記トランジスタ接続抵抗成分をその導通状態によって異なる値に設定するスイッチを含む、
請求項３記載のＡ／Ｄ変換回路。
【請求項９】
前記トランジスタ接続抵抗成分及び前記スイッチ部は一体形成され、
前記トランジスタ接続抵抗成分及び前記スイッチ部は、一方電極が前記第１の出力制御トランジスタの他方電極に接続され、他方電極が前記第２の出力制御トランジスタの他方電極に接続され、制御電極に前記制御信号を受け、前記制御信号に基づきオン抵抗値が異なる値に設定されるトランジスタ接続抵抗用トランジスタを含む、
請求項８記載のＡ／Ｄ変換回路。
【請求項１０】
前記トランジスタ接続抵抗成分は、互いに異なる抵抗値を有する第１及び第２の部分トランジスタ接続抵抗成分を含み、
前記スイッチ部は、各々がオン／オフにより前記第１及び第２の部分トランジスタ接続抵抗成分の有効／無効を指示する第１及び第２の部分スイッチを含み、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項８記載のＡ／Ｄ変換回路。
【請求項１１】
前記スイッチ部は、制御信号によって導通状態が制御され、前記定電流供給部が供給する前記定電流の電流量をその導通状態によって異なる値に設定する定電流選択スイッチを含む、
請求項３記載のＡ／Ｄ変換回路。
【請求項１２】
前記定電流供給部は、選択時に第１の電流量で前記定電流を供給する第１の部分定電流供給部と、選択時に前記第１の電流量と異なる第２の電流量で前記定電流を供給する第２の部分定電流供給部とを含み、
前記スイッチ部は、各々がオン／オフにより前記第１及び第２の部分定電流供給部の選択／非選択をそれぞれ決定する第１及び第２の部分スイッチを含み、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項１１記載のＡ／Ｄ変換回路。
【請求項１３】
前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた共通部分抵抗成分及び第１の部分抵抗成分を含み、
前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた前記共通抵抗成分及び第２の部分抵抗成分を含み、前記共通部分抵抗成分の抵抗値は前記第１及び第２の部分抵抗成分の抵抗値より大きく設定され、
前記定電流供給部は、第１の電流量で前記第２の電源に向けて電流を供給する第１の部分定電流供給部と、第２の電流量で前記第２の電源に向けて電流を供給する第２の部分定電流供給部とを含み、前記第１の部分定電流供給部の一端は前記第１及び第２の出力制御トランジスタの他方電極に直接接続され、
前記スイッチ部は、前記第１及び第２の出力制御トランジスタの他方電極と前記第２の部分定電流供給部の一端との間に設けられた第１の部分スイッチと、前記共通部分抵抗成分と前記第１及び第２の部分抵抗成分との間のノードと前記第２の部分定電流供給部の一端との間に設けられた第２の部分スイッチとを有し、前記第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項１１記載のＡ／Ｄ変換回路。
【請求項１４】
前記スイッチ部は、前記定電流供給部に対応して設けられる第１及び第２の部分スイッチを含み、前記第１の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第１の電流量に決定し、前記第２の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第２の電流量に決定し、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項１１記載のＡ／Ｄ変換回路。
【請求項１５】
前記サブＡ／Ｄ変換器は、
前記第１の出力制御トランジスタに並列に接続される第１の補助トランジスタと、
前記第２の出力制御トランジスタに並列に接続される第２の補助トランジスタとをさらに備え、
前記スイッチ部は、前記第１及び第２の補助トランジスタの制御電極と前記第１及び第２の入力端とのそれぞれの接続／非接続をオン／オフで制御する第１の部分スイッチと、前記第１及び第２の補助トランジスタの制御電極と固定制御電圧とのそれぞれの接続／非接続をオン／オフで制御する第２の部分スイッチとを含み、前記固定制御電圧は印加時に前記第１及び第２の補助トランジスタそれぞれをオフ状態とする電圧を含み、前記第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項３記載のＡ／Ｄ変換回路。
【請求項１６】
前記サブＡ／Ｄ変換器は、
一方電極が前記第１の出力端に接続され、制御電極が前記第１の入力端に接続される第１の補助トランジスタと、
一方電極が前記第２の出力端に接続され、制御電極が前記第２の入力端に接続される第２の補助トランジスタと、
一端が前記第１の補助トランジスタの他方電極に接続され、他端が前記第１の出力制御トランジスタの他方電極に接続される第１の並列接続抵抗成分と、
一端が前記第２の補助トランジスタの他方電極に接続され、他端が前記第２の出力制御トランジスタの他方電極に接続される第２の並列接続抵抗成分とさらに備え、
前記スイッチ部は、前記第１及び第２の並列接続抵抗成分に対して共通に設けられる第１及び第２の部分スイッチを含み、前記第１の部分スイッチのオン状態時に前記第１及び第２の並列接続抵抗成分の抵抗値を第１の抵抗値に決定し、前記第２の部分スイッチのオン状態時に前記第１及び第２の並列接続抵抗成分の抵抗値を第２の抵抗値に決定し、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる、
請求項３記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログ信号からディジタル信号への変換（以下、「Ａ／Ｄ変換」と称する）するＡ／Ｄ変換器をサブＡ／Ｄ変換器として用いたＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】
アナログ信号をディジタル信号に変換する変換器（以下、「Ａ／Ｄ変換器」と称する）において、サブレンジング型Ａ／Ｄ変換器は、上位と下位の２段階に分けてＡ／Ｄ変換を行うものである。以下では、まず他のアーキテクチャのＡ／Ｄ変換器について説明し、サブレンジング型アーキテクチャと他のアーキテクチャとの違いを述べて、サブレンジング型アーキテクチャの利点と問題点を説明する。
【０００３】
まず、基本的なアーキテクチャのＡ／Ｄ変換器としてフラッシュ型Ａ／Ｄ変換器を挙げる。図２０はフラッシュ型Ａ／Ｄ変換器の概略を示す説明図である。同図に示すように、参照電圧発生回路６１から供給される参照電圧Ｖref１〜ＶrefＮとアナログ入力電圧Ｖinとを分解能１０ビットのＡ／Ｄ変換器（ＡＤＣ）６２が受け、Ａ／Ｄ変換器６２はアナログ入力電圧Ｖinと参照電圧Ｖref１〜ＶrefＮとの比較結果に基づき、１０ビットのディジタル出力電圧Ｄoutを出力する。
【０００４】
図２１は分解能が１０ビットのＡ／Ｄ変換器６２の内部構成を示すブロック図である。同図に示すように、Ａ／Ｄ変換器６２はコンパレータ群６４、プリエンコーダ６５及びエンコーダ６６から構成される。なお、図２１のＡ／Ｄ変換器６２の動作説明用に分解能が３ビットの構成のブロック図を図２２に示す。
【０００５】
参照電圧Ｖref１〜Ｖref１０２３からなる参照電圧群６３は参照電圧発生回路（図２１では図示せず）から発生する。分解能が３ビットの場合、図２２に示すように、参照電圧発生回路５９は上位電圧ＶＲＴと下位電圧ＶＲＢとの間に直列に設けられた８個の抵抗Ｒ５９による抵抗分割によって参照電圧Ｖref１〜Ｖref７を発生する。
【０００６】
コンパレータ群６４は１０２３個のコンパレータＣＭＰ１〜ＣＭＰ１０２３からなり、参照電圧Ｖref１〜Ｖref１０２３からなる参照電圧群６３とアナログ入力電圧Ｖinとを受ける。この際、コンパレータＣＭＰｉ（ｉ＝１〜１０２３）はアナログ入力電圧Ｖinと参照電圧Ｖrefｉとを受け、その比較結果をプリエンコーダ６５に出力する。分解能が３ビットの場合、図２２に示すように、アナログ入力電圧Ｖinに基づくコンパレータＣＭＰ１〜ＣＭＰ７の比較結果は表１に示すようになる。
【０００７】
【表１】
0003920443.tif 000002
【０００８】
プリエンコーダ６５は、コンパレータ群６４の比較結果をプリエンコードしてプリエンコード信号をエンコーダ６６に出力する。分解能が３ビットの場合、図２２に示すように、８ビットのプリエンコード信号ＰＥ０〜ＰＥ７を出力する。このとき、コンパレータＣＭＰ１〜ＣＭＰ７の比較結果に基づくプリエンコード信号ＰＥ０〜ＰＥ７は表１に示すようになる。
【０００９】
図２３は分解能が３ビットの場合のプリエンコーダ６５の内部構成を示す回路図である。同図に示すように、インバータＧ２１〜Ｇ２７はコンパレータＣＭＰ１〜ＣＭＰ７の比較結果ＲＣＭＰ１〜ＲＣＭＰ７を受ける。
【００１０】
ＡＮＤゲートＧ１０は一方入力に電源ＶDDが接続され、他方入力に比較結果ＲＣＭＰ１を受ける。ＡＮＤゲートＧ１１〜Ｇ１６はそれぞれ一方入力にインバータＧ２１〜Ｇ２６の出力信号を受け、他方入力に比較結果ＲＣＭＰ２〜ＲＣＭＰ７を受ける。そして、ＡＮＤゲートＧ１７は一方入力にインバータＧ２７の出力信号を受け、他方入力が電源ＶDDに接続される。これらＡＮＤゲートＧ１０〜Ｇ１７の出力がプリエンコード信号ＰＥ０〜ＰＥ７となる。
【００１１】
図２１に戻って、エンコーダ６６はプリエンコード信号をエンコードして１０ビットのディジタル出力電圧Ｄoutが出力する。分解能が３ビットの場合、図２２に示すように、３ビットのディジタル出力電圧Ｄoutを出力する。このとき、プリエンコード信号ＰＥ０〜ＰＥ７に基づくディジタル出力電圧Ｄoutは表１に示すようになる。
【００１２】
このように、フラッシュ型Ａ／Ｄ変換器は（２の分解能乗−１）個（分解能をｉビットとすると、２i−１個（図２０及び図２１例の１０ビットでは１０２３個）の参照電圧を用いて、アナログ入力の電圧レベルを検出し、レベルに応じたディジタルコードを出力する。
【００１３】
分解能が１０ビットフラッシュ型Ａ／Ｄ変換器では、図２１に示したようにアナログ入力Ｖinと各参照電圧Ｖrefｉ（ｉ＝１，２，…，１０２３）との電圧レベルの大小比較を行うコンパレータが１０２３個必要となる。したがって、レイアウト面積や消費電力が大きくなるという欠点がある。フラッシュ型アーキテクチャでは、表２に示したように、分解能が大きくなるにつれてコンパレータの個数が（２の分解能乗−１）の割合で増加するため、高分解能のＡ／Ｄ変換器には適さない。
【００１４】
【表２】
0003920443.tif 000003
【００１５】
別のアーキテクチャの例として、フォールディング型Ａ／Ｄ変換器が挙げられる。
【００１６】
図２４は、分解能が４ビットのフォールディング型Ａ／Ｄ変換器の基本構成を示すブロック図である。同図において、参照電圧発生回路２１０は上位電圧ＶＲＴと下位電圧ＶＲＢとの間に設けられた１６個の抵抗Ｒ２１０によって抵抗分割された１５個の電圧のうち下位８ビットを参照電圧Ｖref０〜Ｖref７としてコンパレータ群１７４に出力する。
【００１７】
フォールディング回路８２はアナログ入力電圧Ｖinに対し、参照電圧Ｖref０に基づく図２５の実線Ｌ１に示すような出力特性のアナログ演算処理を行って、変換電圧ＥＶinをコンパレータ群１７４に出力する。
【００１８】
コンパレータ群１７４の各コンパレータＣＭＰＤｉ（ｉ＝０〜７）は参照電圧Ｖrefｉと変換電圧ＥＶinとを比較して比較結果を出力する。プリエンコンーダ１７５は、コンパレータ群１７４の比較結果に基づき図２２のプリエンコーダ６５と同様な処理を行ってプリエンコード信号ＰＥ０〜ＰＥ７を出力する。
【００１９】
エンコーダ１７６はプリエンコード信号ＰＥ０〜ＰＥ７をエンコードしてのディジタル出力電圧Ｄoutの下位３ビットを出力する。
【００２０】
コンパレータ群１８４のコンパレータＣＭＰＤ１はアナログ入力電圧Ｖinと参照電圧Ｖrr１（＝Ｖref０）とを比較して比較結果を出力する。プリエンコンーダ１８５は、コンパレータ群１８４の比較結果に基づき図２２のプリエンコーダ６５と同様な処理を行ってプリエンコード信号を出力する。
【００２１】
エラー補正回路１８７はエンコーダ１７６からの制御信号に基づきプリエンコード信号のエラー補正して補正済みプリエンコード信号を出力する。エンコーダ１８６は補正済みプリエンコード信号をエンコードしてのディジタル出力電圧Ｄoutの上位１ビットを出力する。
【００２２】
フラッシュ型Ａ／Ｄ変換器は、アナログ入力電圧Ｖinの全レンジ（図２５のレンジＡ＋レンジＢ）に対して複数の参照電圧Ｖrefを用いたコンパレータ群による大小比較を行う必要があるため、４ビットの分解能を持たせるには、前述したようにコンパレータ群のコンパレータ数は２4−１＝１５個必要とする。
【００２３】
これに対して、フォールディング型Ａ／Ｄ変換器は、図２５に示したように、アナログ入力電圧ＶinがレンジＡの範囲内であってもレンジＢの範囲内であっても、変換電圧ＥＶinはレンジＣ（＝レンジＡ＝レンジＢ）の範囲内でしか変化しない。
【００２４】
このため、コンパレータ群１７４はレンジＣに対するコンパレータを設ければよいため、図２４に示すように、コンパレータ数は８個で済む。
【００２５】
ただし、アナログ入力電圧ＶinがレンジＡ内にあるか、レンジＢ内にあるかを判定する必要があるための、第２のコンパレータ群１８４が必要となり、コンパレータ群１８４用のコンパレータＣＭＰＤ１がさらに１個必要となる。その結果、フォールディング型のコンパレータ総数は９個となる。
【００２６】
例えば、アナログ入力電圧Ｖinが図２４に示した参照電圧発生回路２１０のノードＸ，ノードＹにおける電圧ＶrefＸ、電圧ＶrefＹに対して、ＶrefＹ≦Ｖin＜ＶrefＸの場合は、コンパレータ群１８４のコンパレータＣＭＰＤ１の出力が“Ｈ”となり、エンコーダ１８６から出力されるディジタル出力電圧Ｄoutの上位１ビットは“１”となる。
【００２７】
同時に、フォールディング回路８２では、アナログ演算処理された結果、図２５のレンジＤの範囲、すなわち、Ｖref２≦ＥＶin＜Ｖref１となる変換電圧ＥＶinを出力するため、コンパレータ群１７４のコンパレータＣＭＰ０及びＣＭＰ１の出力が“Ｌ”となり、コンパレータＣＭＰ２〜ＣＭＰ７の出力が“Ｈ”となる。
【００２８】
そして、プリエンコンーダ１７５は、コンパレータ群１７４の比較結果に基づき、ＰＥ２＝“Ｈ”、ＰＥ０，ＰＥ１，ＰＥ３〜ＰＥ７＝“Ｌ”となるプリエンコード信号を出力する。したがって、エンコーダ１７６より出力されるディジタル出力電圧Ｄoutの下位３ビットは“１１０”となり、先の上位１ビットと併せて“１１１０”のディジタル出力電圧Ｄoutを出力する。
【００２９】
なお、コンパレータ群１７４のコンパレータＣＭＰＤ０の比較結果はエラー補正に用いられる。すなわち、エラー補正回路１８７はエンコーダ１７６から得られるコンパレータＣＭＰＤ０の比較結果と、プリエンコーダ１８５から得られるプリエンコード信号（コンパレータ群１８４のコンパレータＣＭＰＤ１の比較結果）とを比較して、両者が一致しない場合にコンパレータＣＭＰＤ０の比較結果を優先して補正済みプリエンコード信号として出力することによりプリエンコンーダ１８５より得られるプリエンコード信号のエラーを補正する。
【００３０】
このように、フォールディング型Ａ／Ｄ変換器はフラッシュ型Ａ／Ｄ変換器に比べて、速度の劣化はなく回路規模（コンパレータ数）を削減することができるという利点を奏する。
【００３１】
ただし、上記した基本的なフォールディング型Ａ／Ｄ変換器では、高速動作時の精度、性能が劣化するという問題があった。すなわち、動作の高速化に従って、図２５に示したフォールディング回路８２の入出力特性の精度が劣化し、アナログ入力電圧Ｖinに対する変換電圧ＥＶinの変化が破線で示す曲線Ｌ２のようになり、レンジＣの上端及び下端に近づくほどＬ１に対して大きくずれてしまう。
【００３２】
フォールディング回路８２の入出力特性が劣化する原因は、フォールディング回路８２自身が持つ寄生容量及び寄生抵抗等の寄生素子が高周波の信号を通さないフィルタとして機能することにより、アナログ入力電圧Ｖinの急峻な変化を滑らかにしてしまうことにある。
【００３３】
この対策として、近年用いられている方法は、フォールディング回路８２の回路構成を換え、図２６に示すように、参照電圧発生回路２１１の上位電圧ＶＲＴより高い電圧ＶＲＴｄと、下位電圧ＶＲＢより低い電圧ＶＲＢｄをさらに与える。そして、参照電圧発生回路２１１は、上位電圧ＶＲＴと下位電圧ＶＲＢとの間に設けられた１６個の抵抗Ｒ２１０によって抵抗分割された１５個の電圧を参照電圧Ｖref０〜Ｖref１４として出力する。
【００３４】
さらに、参照電圧発生回路２１１は、上位電圧ＶＲＴを参照電圧ＶrefＡ１、電圧ＶＲＴｄと上位電圧との間に設けられた４個の抵抗Ｒ２１０によって抵抗分割された３個の電圧を参照電圧ＶrefＡ２〜ＶrefＡ４として出力し、電圧ＶＲＴｄを参照電圧ＶrefＡ５として出力する。
【００３５】
さらに、参照電圧発生回路２１１は、下位電圧ＶＲＢを参照電圧Ｖref１５とし、下位電圧ＶＲＢと電圧ＶＲＢｄとの間に設けられた３個の抵抗Ｒ２１０によって抵抗分割された２個の電圧を参照電圧ＶrefＢ１，ＶrefＢ２として出力し、電圧ＶＲＢｄを参照電圧ＶrefＢ３として出力する。
【００３６】
フォールディングアンプ群１７２は、２４個の参照電圧ＶrefＢ１〜Ｂ３，参照電圧Ｖref０〜１５、参照電圧ＶrefＡ１〜Ａ５に基づき、アナログ入力電圧Ｖinに対して、図２７に示すような入出力特性のアナログ演算処理を行って、８個の変換電圧ＦＶin０〜ＦＶin７を出力する。
【００３７】
例えば、変換電圧ＦＶin７を生成する場合、図２８に示すように、参照電圧Ｖref１５（＝ＶＲＢ）及びアナログ入力電圧Ｖinをそれぞれ第１及び第２入力として差動増幅する第１のフォールディングアンプＦＡ１１、アナログ入力電圧Ｖin及び参照電圧Ｖref７をそれぞれ第１及び第２入力として差動増幅する第２のフォールディングアンプＦＡ１２及び参照電圧ＶrefＡ１（＝ＶＲＴ）及びアナログ入力電圧Ｖinをそれぞれ第１及び第２の入力として差動増幅するフォールディングアンプＦＡ１３を備え、第１〜第３のフォールディングアンプＦＡ１１〜ＦＡ１３の合成出力として変換電圧ＦＶin７を得る。他の変換電圧ＦＶin０〜ＦＶin６も同様に３個のフォールディングアンプによる合成出力として得ることができる。
【００３８】
コンパレータ群１７４のコンパレータＣＭＰＤ０〜ＣＭＰＤ７は変換電圧ＦＶin０〜ＦＶin７それぞれと０Ｖとを比較して、その比較結果をプリエンコンーダ１７５に出力する。他の構成は図２４で示したフォールディング型Ａ／Ｄ変換器の基本構成と同様である。
【００３９】
図２６で示した構成は、コンパレータ群１７４のコンパレータＣＭＰＤ０〜ＣＭＰＤ７によって変換電圧ＦＶin０〜ＦＶin７が０Ｖより大きいか否かの大小判断することにより比較結果を得ているため、変換電圧ＦＶin０〜ＦＶin７の上端及び下端での精度劣化の影響がなくなるため、高速動作時も性能が劣化しない。
【００４０】
ただし、図２６で示した構成では、フォールディングアンプ群１７２におけるフォールディングアンプ数が増加する。前述したように、１個のコンパレータ（変換電圧ＦＶin）対して、図２７に示したレンジＡ、レンジＢ及びエラー補正用の冗長レンジＥ，Ｆを含めて３つのフォールディングアンプが必要となる。
【００４１】
したがって、フォールディングアンプの総数Ｎは、「コンパレータ群１８４の上位ビット用のコンパレータＣＭＰＤの数Ｊ」に２を加えて、「コンパレータ群７４の下位ビット用のコンパレータＣＰＭＤの数Ｍ」だけ乗算した個数となる。すなわち、Ｎ＝（Ｊ＋２）・Ｍとなる。例えば、図２６の構成では、Ｊ＝１，Ｍ＝８のため、（１＋２）×８＝２４となり、２４個のフォールディングアンプが必要となる。
【００４２】
１単位のフォールディングアンプの回路規模は、差動増幅器を基本構成としており、フラッシュ型Ａ／Ｄ変換器における１単位のコンパレータの回路規模に比べて小さいため、図２６の構成における２４個のフォールディングアンプと９個のコンパレータとによる回路規模は、フラッシュ型Ａ／Ｄ変換器の１５個のコンパレータによる回路規模と同等、あるいはそれ以下にすることも可能である。しかしながら、回路規模を大幅に削減することはできない。
【００４３】
上記欠点を覆う手段であるインタポレーション手法を用いて構成したのがフォールディング＆インタポレーション型Ａ／Ｄ変換器である。
【００４４】
図２９はフォールディング＆インタポレーション型Ａ／Ｄ変換器の基本構成を示すブロック図である。同図に示すように、参照電圧発生回路２１１の上位電圧ＶＲＴより高い電圧ＶＲＴｄと、下位電圧ＶＲＢより低い電圧ＶＲＢｄをさらに与える。そして、参照電圧発生回路２１１は、電圧ＶＲＴｄと下位電圧ＶＲＢとの間に設けられた２０個の抵抗Ｒ２１０によって抵抗分割された２０個の電圧のうち、４個間隔で６つの参照電圧ＶrefＡ５（＝ＶＲＴｄ），ＶrefＡ１（＝ＶＲＴ），Ｖref３，Ｖref７、Ｖref１１及びＶref１５（＝ＶＲＢ）を出力する。
【００４５】
フォールディングアンプ群７２は、６個の参照電圧ＶrefＡ５，ＶrefＡ１，Ｖref３、Ｖref７、Ｖref１１及びＶref１５に基づき、アナログ入力電圧Ｖinに対して、図３０に示すような入出力特性のアナログ演算処理を行って、基準変換電圧となる変換電圧ＧＶin３、ＧＶin７及び反転変換電圧バーＧＶin７を出力する。
【００４６】
例えば、変換電圧ＧＶin７を生成する場合、図３１に示すように、参照電圧Ｖref１５（＝ＶＲＢ）及びアナログ入力電圧Ｖinをそれぞれ第１及び第２入力として差動増幅する第１のフォールディングアンプＦＡ２１、アナログ入力電圧Ｖin及び参照電圧Ｖref７をそれぞれ第１及び第２入力として差動増幅する第２のフォールディングアンプＦＡ２２及び参照電圧ＶrefＡ１（＝ＶＲＴ）及びアナログ入力電圧Ｖinをそれぞれ第１及び第２の入力として差動増幅するフォールディングアンプＦＡ２３を備え、第１〜第３のフォールディングアンプＦＡ２１〜ＦＡ２３の第１出力の合成信号として変換電圧ＧＶin７を得る。
【００４７】
変換電圧ＧＶin７と反転変換電圧バーＧＶin７とは互いに相補関係にあり、フォールディングアンプが差動増幅器の回路構成を有するため、第１〜第３のフォールディングアンプＦＡ２１〜ＦＡ２３それぞれの第１出力の合成信号から変換電圧ＧＶin７を得ることができれば、図３１に示すように、変換電圧ＧＶin７と同時にそれぞれ第２出力の合成信号から反転変換電圧バーＧＶin７を得ることができる。
【００４８】
インタポレーション回路７３は基準変換電圧となる変換電圧ＧＶin３，ＧＶin７及び反転変換電圧バーＧＶin７に基づくインタポレーション処理を行ってインタポレーション変換電圧ＨＶin０〜ＨＶin７をコンパレータ群７４に出力する。
【００４９】
図３２はインタポレーション回路７３の内部構成を示す回路図である。同図に示すように、インタポレーション回路７３は直列に接続された８個の抵抗Ｒ７０〜Ｒ７７から構成されている。抵抗Ｒ７０の一端（抵抗Ｒ７０〜Ｒ７７それぞれの図３２における上部を一端、下部を他端とする）に反転変換電圧バーＧＶin７を受け、抵抗Ｒ７３，Ｒ７４間に変換電圧ＧＶin３を受け、抵抗Ｒ７７の他端に変換電圧ＧＶin７を受ける。
【００５０】
そして、抵抗Ｒ７０〜Ｒ７７それぞれの他端から得られる電圧がインタポレーション変換電圧ＨＶin０〜ＨＶin７となる。図３３はインタポレーション変換電圧ＨＶin０〜ＨＶin７の波形を示すグラフである。図３３において破線で示すインタポレーション変換電圧ＨＶin０，ＨＶin１，ＨＶin２，ＨＶin４，ＨＶin５，ＨＶin６がインタポレーション回路７３によって補間生成された信号となる。
【００５１】
このように、インタポレーション回路７３は反転変換電圧バーＧＶin７，変換電圧ＧＶin３間及び変換電圧ＧＶin３，ＧＶin７間の電位差を４つに分圧して中間の信号を追加生成するため、４倍インタポレーション機能を有する。
【００５２】
コンパレータ群７４のコンパレータＣＭＰＤ０〜ＣＭＰＤ７はインタポレーション変換電圧ＨＶin０〜ＨＶin７それぞれと０Ｖとを比較して、その比較結果をプリエンコンーダ７５に出力する。
【００５３】
プリエンコンーダ７５は、コンパレータ群７４の比較結果に基づき図２２のプリエンコーダ６５と同様な処理を行ってプリエンコード信号ＰＥ０〜ＰＥ７を出力する。
【００５４】
エンコーダ７６はプリエンコード信号ＰＥ０〜ＰＥ７をエンコードしてのディジタル出力電圧Ｄoutの下位３ビットを出力する。
【００５５】
コンパレータ群８４のコンパレータＣＭＰＤ１はアナログ入力電圧Ｖinと参照電圧Ｖrr１（＝Ｖref７）とを比較して比較結果を出力する。プリエンコンーダ８５は、コンパレータ群８４の比較結果に基づき図２２のプリエンコーダ６５と同様な処理を行ってプリエンコード信号を出力する。
【００５６】
エラー補正回路８７はエンコーダ７６からの制御信号に基づきプリエンコード信号のエラー補正して補正済みプリエンコード信号を出力する。エンコーダ８６は補正済みプリエンコード信号をエンコードしてディジタル出力電圧Ｄoutの上位１ビットを出力する。
【００５７】
したがって、フォールディングアンプの総数Ｎは、「コンパレータ群８４の上位ビット用のコンパレータＣＭＰＤの数Ｊ」に２を加えて、「コンパレータ群７４の下位ビット用のコンパレータＣＰＭＤの数Ｍ」を乗算し、「インタポレーション倍数Ｐ」で除算した個数となる。すなわち、Ｎ＝（Ｊ＋２）・Ｍ／Ｐとなる。例えば、図２９の構成では、Ｊ＝１，Ｍ＝８、Ｐ＝４のため、（１＋２）×８／４＝６となり、６個のフォールディングアンプが必要となる。
【００５８】
１単位のフォールディングアンプの回路規模は、フラッシュ型Ａ／Ｄ変換器における１単位のコンパレータの回路規模に比べて小さいため、図２９の構成における６個のフォールディングアンプと９個のコンパレータとによる回路規模は、フラッシュ型Ａ／Ｄ変換器の１５個のコンパレータによる回路規模よりも大幅削減されることになる。
【００５９】
図３４は図２９で示した構成を一般化したフォールディング＆インタポレーション型Ａ／Ｄ変換器の構成を示すブロック図である。
【００６０】
同図に示すように、参照電圧発生回路１１０から発生される参照電圧群１１１はＮ（≧２）個の参照電圧Ｖref１〜ＶrefＮからなり、参照電圧Ｖref１〜ＶrefＮがフォールディングアンプ群７２に出力され、参照電圧Ｖref１〜ＶrefＮのうちＪ（＜Ｎ）個の電圧が参照電圧Ｖrr１〜ＶrrＪとしてコンパレータ群８４に出力される。
【００６１】
ブロックＢ１におけるフォールディングアンプ群７２、インタポレーション回路７３、コンパレータ群７４、プリエンコンーダ７５及びエンコーダ７６は、それぞれ図２９で同一符号を付した構成部と同様な処理を行う。
【００６２】
ブロックＢ２におけるコンパレータ群８４、プリエンコンーダ８５、エンコーダ８６及びエラー補正回路８７もそれぞれ、図２９で同一符号を付した構成部と同様な処理を行う。
【００６３】
図３５はフォールディング＆インタポレーション型Ａ／Ｄ変換器の他の構成を示すブロック図である。同図に示すように、参照電圧群１１１の参照電圧Ｖref１〜ＶrefＮ及びアナログ入力電圧Ｖinがプリアンプ群７１で増幅された後にフォールディングアンプ群７２に出力され、参照電圧Ｖref１〜ＶrefＮから抜粋されたＪ（＜Ｎ）個の電圧である参照電圧Ｖrr１〜ＶrrＪとアナログ入力電圧Ｖinとがプリアンプ群８１で増幅された後にコンパレータ群８４に出力される。
【００６４】
ブロックＢ３におけるフォールディングアンプ群７２、インタポレーション回路７３、コンパレータ群７４、プリエンコンーダ７５及びエンコーダ７６は、それぞれ図２９で同一符号を付した構成部と同様な処理を行う。
【００６５】
ブロックＢ４におけるコンパレータ群８４、プリエンコンーダ８５、エンコーダ８６及びエラー補正回路８７もそれぞれ、図２９で同一符号を付した構成部と同様な処理を行う。
【００６６】
このように、フォールディング＆インタポレーション型Ａ／Ｄ変換器は、２つのブロックＢ１，Ｂ２（Ｂ３，Ｂ４）に回路分割してＡ／Ｄ変換を行う。ブロックＢ２（Ｂ４）の回路によって粗いＡ／Ｄ変換を行いディジタルコードの上位ビットを決定し、ブロックＢ１（Ｂ３）の回路を用いて細かいＡ／Ｄ変換を行いディジタルコードの下位ビットを決定する。
【００６７】
フォールディング＆インタポレーション型アーキテクチャでは、前述したように、フォールディングアンプやプリアンプを増設する必要があるものの、フラッシュ型Ａ／Ｄ変換器に比べてコンパレータ数を大きく削減することができる。ただし、上位ビットと下位ビットの配分の組み合わせは何通りもあり、その配分によってブロックＢ１及びＢ２の回路それぞれのコンパレータ数Ｊ，Ｍは、表３に示したように変化する。なお、表３は分解能が１０ビットの場合のＪ，Ｋ及びＮを示している。
【００６８】
【表３】
0003920443.tif 000004
【００６９】
さらに、図３４及び図３５に示したインタポレーション回路７３の構成によってフォールディングアンプ数（＝プリアンプ数）Ｎが、表３に示したように変化する。その関係式はＪ≧１の場合、｛Ｎ＝（Ｊ＋２）＊Ｍ／Ｐ｝となる。
【００７０】
インタポレーション回路７３は、図３６に示したように、抵抗Ｒｉ０，Ｒｉ１，Ｒｉ２，Ｒｉ３（ｉ＝０，１，２，３，…）によって、フォールディングアンプ群７２より供給される入力信号Ｖｉから４倍の数の出力信号Ｖｉ０、Ｖｉ１、Ｖｉ２、Ｖｉ３を生成する構成になっている場合、最もコンパレータ総数が少なくなる組み合わせは、Ｊ＝３１、Ｍ＝３２の時であり、コンパレータの総数は６３個になる。
【００７１】
また、この場合、フォールディングアンプ群中のアンプ数Ｎ＝２６４であり、図３５に示したプリアンプ群７１，８１のプリアンプの総数はＪ＋Ｎ＝２９５となる。したがって、コンパレータ数と各アンプ数とを加算してアンプに準ずる要素回路数（以下、「要素回路数」と略記する場合あり）を算出すると、図３４に示したＡ／Ｄ変換器の例では３２７個、図３５に示したＡ／Ｄ変換器の例では６２２個となる。フラッシュ型Ａ／Ｄ変換器に比べて、フォールディング＆インタポレーション型アーキテクチャではコンパレータ数が大幅に削減され、要素回路数では１／２〜１／３になる。また、フォールディングアンプ及びプリアンプは、コンパレータに比べて小さな面積でレイアウトが可能であり、消費電力も小さいため、実際のフォールディング＆インタポレーション型Ａ／Ｄ変換器の面積及び消費電力はフラッシュ型Ａ／Ｄ変換器に比べて１／４〜１／５程度に削減可能である。
【００７２】
次にサブレンジング型Ａ／Ｄ変換器について述べる。図３７は分解能１０ビットのサブレンジング型Ａ／Ｄ変換器の全体構成を示すブロック図である。参照電圧発生回路９１は１０２３個の参照電圧群を出力する。
【００７３】
サブＡ／Ｄ変換器９２は、１０２３個の参照電圧のうち所定間隔で抜粋された上位参照電圧Ｖrc１〜Ｖrc３１とアナログ入力電圧Ｖinとの比較結果（５ビット）を選択回路９３及び遅延回路９５に出力する。
【００７４】
選択回路９３はサブＡ／Ｄ変換器９２の比較結果に基づき、１０２３個の参照電圧のうち比較範囲となる｛２(5+a)｝個の下位参照電圧を参照電圧Ｖrf１〜Ｖrf｛２(5+a)−１｝として出力する。
【００７５】
サブＡ／Ｄ変換器９４は、下位参照電圧Ｖrf１〜Ｖrf｛２(5+a)−１｝とアナログ入力電圧Ｖinとの比較結果｛（５＋ａ）ビット｝をエラー補正回路９６に出力する。
【００７６】
エラー補正回路９６は遅延回路９５を介して得たサブＡ／Ｄ変換器９２の比較結果とサブＡ／Ｄ変換器９４の比較結果とに基づき、ａビットのエラー補正を行って１０ビットのディジタル出力電圧Ｄoutを出力する。
【００７７】
図３８はサブＡ／Ｄ変換器９２の内部構成を示すブロック図である。同図に示すように、サブＡ／Ｄ変換器９２はコンパレータ群９８、プリエンコーダ９９及びエンコーダ１００から構成される。
【００７８】
コンパレータ群９８は、コンパレータＣＭＰ１〜ＣＭＰ３１から構成され、参照電圧群９７中の上位参照電圧Ｖrc１〜Ｖrc３１それぞれとアナログ入力電圧Ｖinとを比較して比較結果をプリエンコーダ９９に出力する。この際、コンパレータＣＭＰｉ（ｉ＝１〜３１）は上位参照電圧Ｖrcｉとアナログ入力電圧Ｖinとを比較して比較結果を出力する。
【００７９】
プリエンコーダ９９は、コンパレータ群９８から得られる３１ビットの比較結果に基づきプリエンコード信号をエンコーダ１００に出力し、エンコーダ１００はプリエンコード信号に基づき上位５ビットの部分ディジタル出力電圧ｄoutを出力する。
【００８０】
なお、サブＡ／Ｄ変換器９４もサブＡ／Ｄ変換器９２と同様な構成をしており、参照電圧群９７が下位参照電圧Ｖrf１〜Ｖrf｛２(5+a)−１｝となる点、コンパレータ群９８がコンパレータＣＭＰ１〜ＣＭＰ｛２(5+a)−１｝から構成される点が異なるだけである。
【００８１】
このように、サブＡ／Ｄ変換器９４からは下位５ビット及びエラー補正用のａビットの冗長ビットが出力される。この冗長ビットは、２つのサブＡ／Ｄ変換器９２，９４の変換特性の違いによって発生するエラーを補正するものである。
【００８２】
上記構成のサブレンジング型Ａ／Ｄ変換器は、サンプリング期間、上位比較期間、及び下位比較期間の順での各々の期間における、サンプリング動作、上位比較動作、及び下位比較動作を実行することにより、１回のＡ／Ｄ変換処理が行われる。
【００８３】
サンプリング期間中、サブレンジング型Ａ／Ｄ変換器は、アナログ入力電圧Ｖinを取り込み、サンプリング期間の最後に取り込んだアナログ入力電圧Ｖinの値を保持する。
【００８４】
次に、上位比較期間では、サブＡ／Ｄ変換器９２により、保持したアナログ入力電圧Ｖinと上位参照電圧Ｖrcｉ（ｉ＝１、２、…、３１）との電圧レベルの比較を行い、その比較結果を出力する。比較結果は、アナログ入力電圧Ｖinの上位５ビット分のディジタルコードであり、遅延回路９５に出力される。
【００８５】
次の下位比較期間では、サブＡ／Ｄ変換器９４により、保持したアナログ入力電圧Ｖinと下位参照電圧Ｖrfｊ（ｊ＝１、２、…、｛２(5+a)−１｝）との電圧レベルの比較を行い、その比較結果を出力する。この比較結果は、下位５ビット分にエラー補正用のａビットの冗長ビットを含んでいる。
【００８６】
エラー補正回路９６は、サブＡ／Ｄ変換器９４の比較結果のａビットの冗長ビットの信号を用いて、遅延回路９５より得られる上位５ビット分のディジタルコードのエラー補正を行い、その結果と下位５ビット分のディジタルコードを同じタイミングで出力する。この出力がディジタル出力電圧Ｄout（１０ビットのディジタルコード）となる。
【００８７】
各々のサブＡ／Ｄ変換器９２，９４は、図３８に示すように、フラッシュ型Ａ／Ｄ変換器と同等の回路で構成できる。ただし、コンパレータ数は、表２に示したように、５ビットのサブＡ／Ｄ変換器９２では３１個であり、（５＋ａ）ビットのサブＡ／Ｄ変換器９４では、例えばａ＝１の場合、６３個となる。したがって、コンパレータ数の総数は９４個となり、フラッシュ型Ａ／Ｄ変換器に比べて格段に面積と消費電力を削減できる。
【００８８】
あるいは、図３７に示したＡ／Ｄ変換器の各々のサブＡ／Ｄ変換器９２，９４の回路構成として、図３９、図４０に示したフォールディング＆インタポレーション型Ａ／Ｄ変換器と同等の回路構成をとることも可能である。なお、図３９の構成における各構成部１１２〜１１６及び１２４〜１２７は、図３４の各構成部７２〜７６及び８４〜８７と同一であり、図４０の構成における各構成部１１２〜１１６、１２１及び１２４〜１２７は、図３５の各構成部７１〜７６、８１及び８４〜８７と同一である。
【００８９】
図３９で示した回路構成でインタポレーション回路１１３が４倍インタポレーションを実行する場合、５ビットのサブＡ／Ｄ変換器９２の最少コンパレータ数（ｊ＋Ｍ）及びフォールディングアンプ数Ｎは、表４に示したように、１１個及び１０個となる。一方、ａ＝１の時の（５＋ａ）ビットのサブＡ／Ｄ変換器９４の最少コンパレータ数（Ｊ＋Ｍ）及びフォールディングアンプ数Ｎは、表４に示すように、１５個及び１８個となる。
【００９０】
【表４】
0003920443.tif 000005
【００９１】
なお、サブレンジング型Ａ／Ｄ変換器のサブＡ／Ｄ変換器９２，９４をフォールディング＆インタポレーション型で構成した場合の分解能に対する最少コンパレータ数（Ｊ＋Ｍ）及びフォールディングアンプ数Ｎを以下の表５に示す。
【００９２】
【表５】
0003920443.tif 000006
【００９３】
また、図４０の回路構成の場合、サブＡ／Ｄ変換器９２とサブＡ／Ｄ変換器９４とでプリアンプ数はそれぞれ１３個と２５個となる。したがって、図３７の構成で冗長ビット数ａ＝１のサブレンジング型Ａ／Ｄ変換器において、図３９の回路構成のサブＡ／Ｄ変換器９２，９４を用いた場合の要素回路の総数（コンパレータ，フォールディングアンプの最少数）は５４個となり、図４０の回路構成のサブＡ／Ｄ変換器９２，９４を用いた場合の要素回路の総数（コンパレータ，プリアンプ、フォールディングアンプの最少数）は９２個となる。
【００９４】
【発明が解決しようとする課題】
このようにサブレンジングアーキテクチャとフォールディング＆インタポレーションアーキテクチャを組み合わせると大幅にコンパレータ数が削減でき、Ａ／Ｄ変換器の小面積化と低消費電力化が図れる。
【００９５】
ただし、上記のような組合せアーキテクチャを用いる場合、各サブＡ／Ｄ変換器９２，９４のフォールディングアンプ群及びインタポレーション回路におけるアナログ信号処理の際に最適な電圧振幅を得るために、各サブＡ／Ｄ変換器のフォールディングアンプのゲインあるいはプリアンプのゲインとフォールディングアンプのゲイン（以下、「前処理ゲイン」と称する場合あり）を乗算した値を調整する必要がある。
【００９６】
すなわち、前処理ゲインが大きすぎると、フォールディングアンプの出力が最大値あるいは最小値に振り切れてしまうため、フォールディングアンプ群７２（１１２）の後段にあるインタポレーション回路７３（１１３）による補間処理による中間レベルのアナログ値（インタポレーション変換電圧ＨＶin）を得ることができない。インタポレーション変換電圧ＨＶinは重要な情報であるため、インタポレーション回路以後の回路でアナログ信号処理が正しく行えないという問題点がある。
【００９７】
一方、前処理ゲインが小さすぎるとアナログ信号が十分に増幅されず、フォールディングアンプ群より後段のプリエンコンーダ、コンパレータ群は、微少なアナログ値による信号処理を行うため精度が劣化し、正しくＡ／Ｄ変換が行えないという問題点がある。
【００９８】
上位５ビットのサブＡ／Ｄ変換器９２で用いる上位参照電圧Ｖrcｉ（ｉ＝１，２，…，ｆ）の電圧レンジは、下位（５＋ａ）ビットのサブＡ／Ｄ変換器９４で用いる下位参照電圧Ｖrfｊ（ｊ＝１，２，…，｛２(5+a)−１｝）の電圧レンジの２(5-a)倍になっているため、サブＡ／Ｄ変換器９４の前処理ゲインの値は、Ａ／Ｄ変換器９２の２(5-a)倍になっている必要がある。したがって、図３７において、サブＡ／Ｄ変換器９２の前処理ゲインをＡとすると、サブＡ／Ｄ変換器９４の前処理ゲインＢは、Ｂ＝Ａ×２(5-a)となる。
【００９９】
サブレンジングアーキテクチャとフラッシュアーキテクチャを組み合わせた図３７のＡ／Ｄ変換器から、さらに面積と消費電力を削減した例として、ユニファイドサブレンジング型Ａ／Ｄ変換器が挙げられる。
【０１００】
図４１は分解能１０ビットのユニファイドサブレンジング型Ａ／Ｄ変換器の全体構成を示すブロック図である。参照電圧発生回路１０１は１０２３個の参照電圧を出力する。
【０１０１】
サブＡ／Ｄ変換器１０２は上位比較期間に、１０２３個の参照電圧から所定間隔毎に抜粋された上位参照電圧Ｖrc１〜Ｖrc｛２(5+a)−１｝それぞれとアナログ入力電圧Ｖinとを比較し、その上位比較結果｛（５＋ａ）ビット｝を選択回路１０３及びバス切換スイッチ１０４に出力する。
【０１０２】
選択回路１０３は上位比較期間におけるサブＡ／Ｄ変換器１０２の上位比較結果に基づき、１０２３個の参照電圧のうち下位参照電圧Ｖrf１〜Ｖrf｛２(5+a)−１｝をサブＡ／Ｄ変換器１０２に出力する。
【０１０３】
サブＡ／Ｄ変換器１０２は、下位比較期間に参照電圧Ｖrf１〜Ｖrf｛２(5+a)−１｝とアナログ入力電圧Ｖinとの下位比較結果｛（５＋ａ）ビット｝をバス切換スイッチ１０４に出力する。
【０１０４】
バス切換スイッチ１０４は上位比較期間においてサブＡ／Ｄ変換器１０２の上位比較結果を遅延回路５に出力し、下位比較期間においてサブＡ／Ｄ変換器１０２の下位比較結果をエラー補正回路６に出力する。
【０１０５】
エラー補正回路１０６は、バス切換スイッチ１０４及び遅延回路１０５を介して得たサブＡ／Ｄ変換器１０２の上位比較結果とバス切換スイッチ１０４を介して得たサブＡ／Ｄ変換器１０２の下位比較結果とに基づき、ａビットのエラー補正を行って１０ビットのディジタル出力電圧Ｄoutを出力する。
【０１０６】
ユニファイドサブレンジング型Ａ／Ｄ変換器では、分解能（５＋ａ）ビットのサブＡ／Ｄ変換器１０２を繰り返し用いて、上位５ビット及び下位５ビットのＡ／Ｄ変換を行う。ａビットはエラー補正用の冗長ビットである。
【０１０７】
以下、図４１で示したユニファイドサブレンジング型Ａ／Ｄ変換器の動作を説明する。基本的な動作は、図３７に示したサブレンジング型Ａ／Ｄ変換器と同じである。サンプリング期間、上位比較期間及び下位比較期間の各々の期間において、サンプリング動作、上位比較動作、及び下位比較動作を行うことにより１回のＡ／Ｄ変換処理が行われる。
【０１０８】
サンプリング期間中、Ａ／Ｄ変換器ではアナログ入力電圧Ｖinを取り込み、サンプリング期間の最後に取り込んだアナログ信号の値を保持する。
【０１０９】
次に、上位比較期間では、サブＡ／Ｄ変換器１０２により、保持したアナログ信号と上位参照電圧Ｖrcｉ（ｉ＝１，２，…，｛２(5+a)−１｝）それぞれとの電圧レベルの比較を行い比較結果を出力する。このとき、バス切り替えスイッチ１０４はサブＡ／Ｄ変換器１０２の出力を遅延回路１０５に接続する。この比較結果は、上位５ビット分にａビットの冗長ビットが含まれたディジタルコードであるが、冗長ビットは無視されて上位５ビット分のディジタルコードとして遅延回路１０５に伝播する。
【０１１０】
次の下位比較期間では、保持したアナログ信号と下位参照電圧Ｖrfｊ（ｊ＝１、２、…、２(5+a)−１）との電圧レベルの比較を行い、比較結果を出力する。このとき、バス切り替えスイッチ１０４は、サブＡ／Ｄ変換器１０２の出力を直接エラー補正回路６に接続する。この比較結果は、下位５ビット分にエラー補正用のａビットの冗長ビットを含んだ下位比較結果となる。
【０１１１】
エラー補正回路１０６は、バス切換スイッチ１０４から直接得られる下位比較結果のａビットの冗長ビットの信号を用いて、遅延回路１０５を伝播して得られる５ビットの上位比較結果のエラー補正を行い、エラー補正を行った上位５ビットと下位比較結果の下位５ビット分のディジタルコードを同じタイミングでディジタル出力電圧Ｄoutとして出力する。ディジタル出力電圧Ｄoutが１０ビットのディジタルコードとなる。
【０１１２】
上記の動作を可能にするためには、例えば論文（Shiro Hosotani et al. "An 8-bit 20-MS/s CMOS A/D Converter with 50-m W Power Consumption"）のＦｉｇ．２に記されているようなコンパレータの回路構成の工夫（３入力チョッパ型でサブＡ／Ｄ変換器を構成）が必要であるが、ユニファイドサブレンジング型アーキテクチャを用いると要素回路数が６３個となり、図３８の構成のサブＡ／Ｄ変換器を用いて図３７のサブレンジング型Ａ／Ｄ変換器を構成したに比べてほぼ１／２に削減できる。
【０１１３】
また、冗長ビット数ａを１以下の値にすれば、図３９あるいは図４０の構成のサブＡ／Ｄ変換器を用いて図３７のサブレンジング型Ａ／Ｄ変換器を構成した、サブレンジングアーキテクチャとフォールディング＆インタポレーションアーキテクチャの組み合わせによるＡ／Ｄ変換器よりも要素回路数を削減することが可能である。この点が、ユニファイドサブレンジング型Ａ／Ｄ変換器の利点である。
【０１１４】
以上が従来のサブレンジング型Ａ／Ｄ変換器及び他の形式のＡ／Ｄ変換器に関する説明である。
【０１１５】
次に従来のＡ／Ｄ変換器の問題点について述べる。従来のＡ／Ｄ変換器は、単体で用いられることが多く、たとえシステムＬＳＩにオンチップされる場合でも１つのＡ／Ｄ変換器に限られることが多かった。
【０１１６】
しかしながら、最近では、例えばＴＶ信号処理用システムＬＳＩでは、Ｒ、Ｇ、Ｂの３つの信号それぞれに対してＡ／Ｄ変換器が必要となり、その場合、図４２に示すように同一のシステムＬＳＩのチップ７０内に少なくとも３つのＡ／Ｄ変換器７７〜７９を最低限設ける必要がある。なお、図４２において、Ａ／Ｄ変換器７７〜７９は入力端子６７〜６９を介してＲ，Ｇ，Ｂ信号を取り込み、Ａ／Ｄ変換してディジタル演算処理回路８０に出力し、ディジタル演算処理回路８０は所定のディジタル演算処理を行う。
【０１１７】
このように複数のＡ／Ｄ変換器が１つのシステムＬＳＩのチップ上に混在される事例が増えており、Ａ／Ｄ変換器に対してより小面積、より低消費電力が求められている。
【０１１８】
一方、従来のアーキテクチャのＡ／Ｄ変換器では、前述の要素回路数の削減によって単体で用いる場合における小面積化及び低消費電力化が実現されているにすぎないため、システムＬＳＩ上に複数個をオンチップする際しては、占有面積が大きく、消費電力も大きいという問題点は解消されていない。
【０１１９】
この問題点を解決するには、Ａ／Ｄ変換器の要素回路数をさらに削減することが必要である。そのためには、図４１に示したユニファイドサブレンジング型Ａ／Ｄ変換器のサブＡ／Ｄ変換器を図３９や図４０に示したようなフォールディング＆インタポレーションアーキテクチャを適用することが有効である。
【０１２０】
しかしながら、前述のとおり、ユニファイドサブレンジングアーキテクチャでは、Ａ／Ｄ変換を上位と下位の２段階に分けて同一のサブＡ／Ｄ変換器を用いて行い、各々のＡ／Ｄ変換時に用いられる参照電圧の電圧レンジが異なる。サブＡ／Ｄ変換器に従来の回路構成のフォールディング＆インタポレーションアーキテクチャを適用すると、上位と下位各々のＡ／Ｄ変換時にフォールディングアンプ群及びインタポレーション回路でアナログ信号処理する際に上位Ａ／Ｄ変換時と下位Ａ／Ｄ変換時とで最適な電圧振幅が得ることはできず実用レベルに達していない。
【０１２１】
すなわち、フォールディングアンプのゲインあるいはプリアンプのゲインとフォールディングアンプのゲインの乗算値である前処理ゲインを上位Ａ／Ｄ変換時の参照電圧レンジに最適な値に設定すると、下位Ａ／Ｄ変換時にはゲインが不足して微少なアナログ値を用いた信号処理が行われるので精度が劣化してしまい、Ａ／Ｄ変換が正しく行われない。逆に、前処理ゲインを下位Ａ／Ｄ変換時の参照電圧レンジに最適な値に設定すると、上位Ａ／Ｄ変換時にはゲインが大きすぎてアナログ信号の振幅が最大値あるいは最小値に振り切れてしまって中間レベルのアナログ値が得られずＡ／Ｄ変換が正しく行われない。
【０１２２】
本発明は上記問題点を解決するためになされたもので、ユニファイドサブレンジング型Ａ／Ｄ変換器のサブＡ／Ｄ変換器にフォールディング＆インタポレーションアーキテクチャの適用を実用レベルで実現することにより、このサブＡ／Ｄ変換器の要素回路数をさらに削減して、従来よりも小面積、低消費電力のサブＡ／Ｄ変換器を有するＡ／Ｄ変換回路を実現することを目的としたものである。
【０１２３】
【課題を解決するための手段】
この発明にかかるかかる請求項１記載のＡ／Ｄ変換回路は、外部より入力された外部アナログ入力電圧をＡ／Ｄ変換して外部ディジタル出力電圧を外部に出力する回路であって、第１の期間に第１の電圧間隔で選択された第１の数の参照電圧を出力し、第２の期間にＡ／Ｄ変換制御信号に基づき前記第１の電圧間隔より小さい第２の電圧間隔で選択された第２の数の参照電圧を供給する参照電圧供給部と、前記第１の期間に前記第１の数の参照電圧をＡ／Ｄ変換して上位部分ディジタル出力電圧を出力するとともに、Ａ／Ｄ変換結果に関連した前記Ａ／Ｄ変換制御信号を出力し、前記第２の期間に前記第２の数の参照電圧をＡ／Ｄ変換して下位部分ディジタル出力電圧を出力するサブＡ／Ｄ変換器と、前記上位部分ディジタル電圧と前記下位部分ディジタル信号とを合成して前記外部ディジタル出力電圧を出力するディジタル出力電圧出力部とを備え、前記サブＡ／Ｄ変換器は、アナログ入力電圧をＡ／Ｄ変換してディジタル出力電圧を出力する装置であり、前記アナログ入力電圧と複数の参照電圧とを受け、前記アナログ入力電圧と前記複数の参照電圧とをそれぞれ増幅する第１の増幅部と、前記第１の増幅部で増幅された前記アナログ入力電圧と前記複数の参照電圧とを受け、前記複数の参照電圧に基づき前記アナログ入力電圧を変換して複数の変換電圧を出力する入力電圧変換部と、前記複数の変換電圧それぞれと固定値との比較結果に基づき、第１のビット数の部分ディジタル出力電圧を出力する下位ビット群データ出力部と、前記アナログ入力電圧と前記複数の参照電圧から抜粋された所定数の参照電圧とを受け、前記アナログ入力電圧と前記所定数の参照電圧とをそれぞれ増幅する第２の増幅部と、前記第２の増幅部で増幅された前記アナログ入力電圧と前記所定数の参照電圧それぞれとの比較結果に基づき、第２のビット数の部分ディジタル出力電圧を出力する上位ビット群データ出力部とを備え、前記第２のビット数の部分ディジタル出力電圧を上位ビット群とし、前記第１のビット数の部分ディジタル出力電圧を下位ビット群とした電圧が前記ディジタル出力電圧であり、前記第１及び第２の増幅部はそれぞれ制御信号に基づき増幅率が可変設定されており、前記第１の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第１の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第１及び第２の増幅部の増幅率が第１の増幅率に設定され、前記ディジタル出力電圧を前記上位部分ディジタル出力電圧として出力し、前記第２の期間において、前記外部アナログ入力電圧を前記アナログ入力電圧とし、前記第２の数の参照電圧を前記複数の参照電圧として受けるともに、前記制御信号に基づき前記第１及び第２の増幅部の増幅率が前記第１の増幅率よりも大きい第２の増幅率に設定され、前記ディジタル出力電圧を前記下位部分ディジタル出力電圧として出力している。
【０１２４】
また、請求項２記載のＡ／Ｄ変換回路において、前記サブＡ／Ｄ変換器の前記入力電圧変換部は、前記アナログ入力電圧を前記複数の参照電圧に基づき変換して、所定の変換数の基準変換電圧を出力する基準変換電圧出力部と、前記所定の変換数の基準変換電圧間の電圧を補間して、一の基準変換電圧に対し所定倍数の中間電圧を生成して前記複数の変換電圧を出力する中間電圧生成部とを備えている。
【０１２５】
また、請求項３記載のＡ／Ｄ変換回路において、前記サブＡ／Ｄ変換器の前記第１の増幅部は複数の第１の差動増幅器を含み、前記複数の第１の差動増幅器はそれぞれ前記アナログ入力電圧及び前記複数の参照電圧のうち一の電圧を第１の差動入力電圧として第１の入力端に受け、固定電圧を第２の入力端に受け、第１あるいは第２の出力端から前記第１の差動入力電圧を増幅した電圧を出力し、前記サブＡ／Ｄ変換器の前記第２の増幅部は複数の第２の差動増幅器を含み、前記複数の第２の差動増幅器はそれぞれ前記アナログ入力電圧及び前記所定数の参照電圧のうち一の電圧を第２の差動入力電圧として第１の入力端に受け、固定電圧を第２の入力端に受け、第１あるいは第２の出力端から前記第２の差動入力電圧を増幅した電圧を出力し、前記複数の第１及び第２の差動増幅器はそれぞれ、一端が第１の電源に接続され、他端が前記第１の出力端となり、前記第１の電源から前記第１の出力端に向けて第１の負荷電流を供給する第１の抵抗成分と、一端が第１の電源に接続され、他端が前記第２の出力端となり、前記第１の電源から前記第２の出力端に向けて第２の負荷電流を供給する第２の抵抗成分と、一方電極が前記第１の出力端に接続され、制御電極が前記第１の入力端となる第１の出力制御トランジスタと、一方電極が前記第２の出力端に接続され、制御電極が前記第２の入力端となる第２の出力制御トランジスタと、一端が前記第１及び第２の出力制御トランジスタの他方電極に接続され、他端が前記第２の電源に接続され、前記第２の電源に向けて定電流を供給する定電流供給部と、前記制御信号に基づき導通状態が変化することにより、増幅率が異なる複数種の回路構成を実現するスイッチ部とを備えている。
【０１２６】
また、請求項４記載のＡ／Ｄ変換回路において、前記スイッチ部は、前記制御信号によって導通状態が制御され、その導通状態によって前記第１及び第２の抵抗成分を共に異なる抵抗値に設定する抵抗値選択スイッチを含んでいる。
【０１２７】
また、請求項５記載のＡ／Ｄ変換回路において、前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた第１及び第２の部分抵抗成分を含み、前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた第３及び第４の部分抵抗成分を含み、前記抵抗値選択スイッチは前記第１，第２の部分抵抗成分間のノードと、前記第３，第４の部分抵抗成分間のノードとの間に介挿され、前記制御信号に基づきオン，オフ状態となるスイッチを含んでいる。
【０１２８】
また、請求項６記載のＡ／Ｄ変換回路において、前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた第１及び第２の部分抵抗成分を含み、前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた第３及び第４の部分抵抗成分を含み、前記抵抗値選択スイッチは前記第２の部分抵抗成分に対応して設けられる第１の部分スイッチと、前記第４の部分抵抗成分に対応して設けられる第２の部分スイッチとを含み、前記第１及び第２の部分スイッチは前記制御信号に基づき同時にオン，オフ状態となり、それぞれ前記第２及び第４の部分抵抗成分の抵抗値をオン状態とオフ状態とで異なる値に設定している。
【０１２９】
また、請求項７記載のＡ／Ｄ変換回路において、前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた第１及び第２の部分抵抗成分を含み、前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた第３及び第４の部分抵抗成分を含み、前記抵抗値選択スイッチは前記第１及び第３の部分抵抗成分に対して共通に設けられる第１及び第２の部分スイッチとを含み、前記制御信号に基づき第１及び第２の部分スイッチの一方がオン状態、他方がオフ状態となり、前記第１の部分スイッチのオン状態時と前記第２の部分スイッチのオン状態とで前記第１及び第３の部分抵抗成分の抵抗値を異なる値に設定している。
【０１３０】
また、請求項８記載のＡ／Ｄ変換回路において、前記サブＡ／Ｄ変換器は、前記第１及び第２の出力制御トランジスタの他方電極間に介挿されたトランジスタ接続抵抗成分をさらに備え、前記スイッチ部は、制御信号によって導通状態が制御され、前記トランジスタ接続抵抗成分をその導通状態によって異なる値に設定するスイッチを含んでいる。
【０１３１】
また、請求項９記載のＡ／Ｄ変換回路において、前記トランジスタ接続抵抗成分及び前記スイッチ部は一体形成され、前記トランジスタ接続抵抗成分及び前記スイッチ部は、一方電極が前記第１の出力制御トランジスタの他方電極に接続され、他方電極が前記第２の出力制御トランジスタの他方電極に接続され、制御電極に前記制御信号を受け、前記制御信号に基づきオン抵抗値が異なる値に設定されるトランジスタ接続抵抗用トランジスタを含んでいる。
【０１３２】
また、請求項１０記載のＡ／Ｄ変換回路において、前記トランジスタ接続抵抗成分は、互いに異なる抵抗値を有する第１及び第２の部分トランジスタ接続抵抗成分を含み、前記スイッチ部は、各々がオン／オフにより前記第１及び第２の部分トランジスタ接続抵抗成分の有効／無効を指示する第１及び第２の部分スイッチを含み、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０１３３】
また、請求項１１記載のＡ／Ｄ変換回路において、前記スイッチ部は、制御信号によって導通状態が制御され、前記定電流供給部が供給する前記定電流の電流量をその導通状態によって異なる値に設定する定電流選択スイッチを含んでいる。
【０１３４】
また、請求項１２記載のＡ／Ｄ変換回路において、前記定電流供給部は、選択時に第１の電流量で前記定電流を供給する第１の部分定電流供給部と、選択時に前記第１の電流量と異なる第２の電流量で前記定電流を供給する第２の部分定電流供給部とを含み、前記スイッチ部は、各々がオン／オフにより前記第１及び第２の部分定電流供給部の選択／非選択をそれぞれ決定する第１及び第２の部分スイッチを含み、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０１３５】
また、請求項１３記載のＡ／Ｄ変換回路において、前記第１の抵抗成分は、前記第１の電源から前記第１の出力端にかけて直列に設けられた共通部分抵抗成分及び第１の部分抵抗成分を含み、前記第２の抵抗成分は、前記第１の電源から前記第２の出力端にかけて直列に設けられた前記共通抵抗成分及び第２の部分抵抗成分を含み、前記共通部分抵抗成分の抵抗値は前記第１及び第２の部分抵抗成分の抵抗値より大きく設定され、前記定電流供給部は、第１の電流量で前記第２の電源に向けて電流を供給する第１の部分定電流供給部と、第２の電流量で前記第２の電源に向けて電流を供給する第２の部分定電流供給部とを含み、前記第１の部分定電流供給部の一端は前記第１及び第２の出力制御トランジスタの他方電極に直接接続され、前記スイッチ部は、前記第１及び第２の出力制御トランジスタの他方電極と前記第２の部分定電流供給部の一端との間に設けられた第１の部分スイッチと、前記共通部分抵抗成分と前記第１及び第２の部分抵抗成分との間のノードと前記第２の部分定電流供給部の一端との間に設けられた第２の部分スイッチとを有し、前記第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０１３６】
また、請求項１４記載のＡ／Ｄ変換回路において、前記スイッチ部は、前記定電流供給部に対応して設けられる第１及び第２の部分スイッチを含み、前記第１の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第１の電流量に決定し、前記第２の部分スイッチのオン状態時に前記定電流供給部の前記定電流の電流量を第２の電流量に決定し、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０１３７】
また、請求項１５記載のＡ／Ｄ変換回路において、前記サブＡ／Ｄ変換器は、前記第１の出力制御トランジスタに並列に接続される第１の補助トランジスタと、前記第２の出力制御トランジスタに並列に接続される第２の補助トランジスタとをさらに備え、前記スイッチ部は、前記第１及び第２の補助トランジスタの制御電極と前記第１及び第２の入力端とのそれぞれの接続／非接続をオン／オフで制御する第１の部分スイッチと、前記第１及び第２の補助トランジスタの制御電極と固定制御電圧とのそれぞれの接続／非接続をオン／オフで制御する第２の部分スイッチとを含み、前記固定制御電圧は印加時に前記第１及び第２の補助トランジスタそれぞれをオフ状態とする電圧を含み、前記第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０１３８】
また、請求項１６記載のＡ／Ｄ変換回路において、前記サブＡ／Ｄ変換器は、一方電極が前記第１の出力端に接続され、制御電極が前記第１の入力端に接続される第１の補助トランジスタと、一方電極が前記第２の出力端に接続され、制御電極が前記第２の入力端に接続される第２の補助トランジスタと、一端が前記第１の補助トランジスタの他方電極に接続され、他端が前記第１の出力制御トランジスタの他方電極に接続される第１の並列接続抵抗成分と、一端が前記第２の補助トランジスタの他方電極に接続され、他端が前記第２の出力制御トランジスタの他方電極に接続される第２の並列接続抵抗成分とさらに備え、前記スイッチ部は、前記第１及び第２の並列接続抵抗成分に対して共通に設けられる第１及び第２の部分スイッチを含み、前記第１の部分スイッチのオン状態時に前記第１及び第２の並列接続抵抗成分の抵抗値を第１の抵抗値に決定し、前記第２の部分スイッチのオン状態時に前記第１及び第２の並列接続抵抗成分の抵抗値を第２の抵抗値に決定し、第１及び第２の部分スイッチは前記制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０１４０】
【発明の実施の形態】
＜＜実施の形態１＞＞
＜全体構成＞
図１はこの発明の実施の形態１である、分解能ビットのユニファイドサブレンジング型Ａ／Ｄ変換回路の全体構成を示すブロック図である。同図に示すように、参照電圧発生回路１は１０２３個の参照電圧Ｖref１〜Ｖref１０２３を出力する。
【０１４１】
サブＡ／Ｄ変換器２はフォールディング＆インタポレーション型アーキテクチャで構成されており、上位比較期間に１０２３個の参照電圧Ｖref１〜Ｖref１０２３から所定間隔で抜粋された上位参照電圧Ｖrc１〜Ｖrc｛２(5+a)−１｝とそれぞれとアナログ入力電圧Ｖinとを比較し、その比較結果｛（５＋ａ）ビット｝を選択回路３及びバス切換スイッチ４に出力する。このとき、クロック制御信号Φcnt（反転クロック制御信号バーΦcnt）によってサブＡ／Ｄ変換器２内のゲイン可変プリアンプ群の増幅率は低く抑えられる。
【０１４２】
選択回路３は上位比較期間におけるサブＡ／Ｄ変換器２の比較結果に関連した（Ａ／Ｄ変換）制御信号ＣＣ基づき、参照電圧Ｖref１〜Ｖref１０２３から連続する｛２(5+a)−１｝個の参照電圧を選択し、下位参照電圧Ｖrf１〜Ｖrf｛２(5+a)−１｝としてサブＡ／Ｄ変換器２に出力する。
【０１４３】
サブＡ／Ｄ変換器２は、下位比較期間に下位参照電圧Ｖrf１〜Ｖrf｛２(5+a)−１｝それぞれとアナログ入力電圧Ｖinとを比較し、その比較結果｛（５＋ａ）ビット｝をバス切換スイッチ４に出力する。このとき、クロック制御信号Φcnt（反転クロック制御信号バーΦcnt）によってサブＡ／Ｄ変換器２内のゲイン可変プリアンプ群の増幅率は比較的高く設定される。
【０１４４】
バス切換スイッチ４は、クロック制御信号Φcntに基づき、上位比較期間においてサブＡ／Ｄ変換器２の比較結果を遅延回路５に出力し、下位比較期間においてサブＡ／Ｄ変換器２の比較結果をエラー補正回路６に出力する。
【０１４５】
エラー補正回路６はバス切換スイッチ４及び遅延回路５を介して得たサブＡ／Ｄ変換器２の上位比較結果とバス切換スイッチ４のみを介して得たサブＡ／Ｄ変換器２の下位比較結果とに基づき、ａビットのエラー補正を行って１０ビットのディジタル出力電圧Ｄoutを出力する。
【０１４６】
実施の形態１のユニファイドサブレンジング型Ａ／Ｄ変換回路では、分解能（５＋ａ）ビットのサブＡ／Ｄ変換器２を繰り返し用いて、上位５ビット及び下位５ビットのＡ／Ｄ変換を行う。ａビットはエラー補正用の冗長ビットである。
【０１４７】
＜サブＡ／Ｄ変換器の内部構成＞
図２は、図１のサブＡ／Ｄ変換器２の内部構成を示すブロック図である。同図に示すように、参照電圧群１０より、Ｎ（≧２）個の参照電圧Ｖref１〜ＶrefＮとアナログ入力電圧Ｖinとをゲイン可変プリアンプ群１１が受け、参照電圧Ｖref１〜ＶrefＮから抜粋されたＪ（＜Ｎ）個の参照電圧Ｖrr１〜ＶrrＪとアナログ入力電圧Ｖinとをゲイン可変プリアンプ群２１が受ける。
【０１４８】
ゲイン可変プリアンプ群１１は参照電圧Ｖref１〜ＶrefＮとアナログ入力電圧Ｖinとをそれぞれ増幅してフォールディングアンプ群１２に出力する。同様に、ゲイン可変プリアンプ群２１は参照電圧Ｖrr１〜ＶrrＪとアナログ入力電圧Ｖinとを増幅してコンパレータ群２４に出力する。
【０１４９】
ゲイン可変プリアンプ群１１及びゲイン可変プリアンプ群２１を構成する各プリアンプは後に詳述するが、クロック制御信号Φcnt（反転クロック制御信号バーΦcnt）に基づき、上位比較期間と下位比較期間とで増幅率が異なる値に設定される。
【０１５０】
フォールディングアンプ群１２は、参照電圧Ｖref１〜ＶrefＮに基づき、アナログ入力電圧Ｖinに対して、図２９で示したフォールディングアンプ群７２と同様な入出力特性のアナログ演算処理を行って得られる基準変換電圧群をインタポレーション回路１３に出力する。
【０１５１】
インタポレーション回路１３は基準変換電圧群に基づき、図２９で示したインタポレーション回路７３と同様なＰ倍のインタポレーション処理を行って複数のインタポレーション変換電圧をコンパレータ群１４に出力する。
【０１５２】
コンパレータ群１４のコンパレータＣＭＰＤ１〜ＣＭＰＤＭは複数のインタポレーション変換電圧それぞれと固定値（０Ｖ等）とを比較して、その比較結果をプリエンコンーダ１５に出力する。
【０１５３】
プリエンコンーダ１５は、コンパレータ群１４の比較結果に基づき図２２のプリエンコーダ６５と同様な処理を行ってプリエンコード信号を出力する。
【０１５４】
エンコーダ１６はプリエンコードをエンコードしてディジタル出力電圧Ｄoutの下位ビット群を出力する。
【０１５５】
コンパレータ群２４のコンパレータＣＭＰＤ１〜ＣＭＰＤＪは参照電圧Ｖrr１〜ＶrrＪそれぞれとアナログ入力電圧Ｖinとを比較して比較結果を出力する。プリエンコンーダ２５は、コンパレータ群２４の比較結果に基づき図２２のプリエンコーダ６５と同様な処理を行ってプリエンコード信号を出力する。
【０１５６】
エラー補正回路２７はエンコーダ１６からの制御信号に基づきプリエンコード信号のエラー補正して補正済みエンコード信号を出力する。エンコーダ２６は補正済みプリエンコード信号をエンコードしてのディジタル出力電圧Ｄoutの上位ビット群を出力する。
【０１５７】
エンコーダ１６より得られる下位ビット群とエンコーダ２６より得られる上位ビット群とにより（５＋ａ）ビットのディジタル出力電圧Ｄoutが出力される。なお、プリエンコンーダ１５から出力されるプリエンコード信号とエラー補正回路２７から出力される補正済みエンコード信号が制御信号ＣＣとなる。
【０１５８】
＜動作＞
以下、図１及び図２で示した実施の形態１のＡ／Ｄ変換回路の動作を図３を参照して説明する。図３で示すサンプリング期間ＳＡ、上位比較期間ＣＣ及び下位比較期間ＦＣの各々の期間において、サンプリング動作、上位比較動作、及び下位比較動作を行うことにより１回のＡ／Ｄ変換処理が行われる。
【０１５９】
サンプリング期間ＳＡ中、実施の形態１のＡ／Ｄ変換回路は、アナログ入力電圧Ｖinを取り込み、サンプリング期間ＳＡの最後に取り込んだアナログ信号の値を保持する。
【０１６０】
次に、上位比較期間ＣＣでは、サブＡ／Ｄ変換器２により、保持したアナログ信号と上位参照電圧Ｖrcｉ（ｉ＝１，２，…，｛２(5+a)−１｝）との電圧レベルの比較を行い比較結果を出力する。上位比較期間ＣＣ中におけるゲイン可変プリアンプ群１１及び２１のゲインはクロック制御信号Φcnt（反転クロック制御信号バーΦcnt）によって図３に示すように低く抑えられる。
【０１６１】
このとき、バス切り替えスイッチ４はサブＡ／Ｄ変換器２の出力を遅延回路５に接続する。この比較結果は、上位５ビット分にａビットの冗長ビットが含まれたディジタルコードであるが、冗長ビットは無視されて上位５ビット分のディジタルコードが遅延回路５を伝播する。
【０１６２】
次の下位比較期間ＦＣでは、サブＡ／Ｄ変換器２により、保持したアナログ信号と下位参照電圧Ｖrfｊ（ｊ＝１、２、…、２(5+a)−１）との電圧レベルの比較を行い、比較結果を出力する。下位比較期間ＦＣ中におけるゲイン可変プリアンプ群１１及び１２のゲインはクロック制御信号Φcntによって図３に示すように高く設定される。
【０１６３】
このとき、バス切り替えスイッチ４は、サブＡ／Ｄ変換器２の出力を直接エラー補正回路６に接続する。この比較結果は、下位５ビット分にエラー補正用のａビットの冗長ビットを含んだ下位比較結果となる。
【０１６４】
エラー補正回路６は、バス切換スイッチ４から直接得られる下位比較結果のａビットの冗長ビットの信号を用いて、遅延回路５を伝播して得られる５ビットの上位比較結果のエラー補正を行い、エラー補正を行った上位５ビットと下位比較結果の下位５ビット分のディジタルコードを同じタイミングでディジタル出力電圧Ｄoutとして出力する。ディジタル出力電圧Ｄoutが１０ビットのディジタルコードとなる。
【０１６５】
＜効果＞
実施の形態１のＡ／Ｄ変換回路では、例えばａ＝１の時、要素回路数が最少になる組み合わせは、表４及び表５から、コンパレータ数は１５個、ゲイン可変プリアンプ数は２５個、フォールディングアンプ数は１８個の時となり、差動増幅器相当要素回路数の総計は５８個となる。
【０１６６】
図１のサブＡ／Ｄ変換器２を図３８の回路構成で実現した従来構成のユニファイドサブレンジング型Ａ／Ｄ変換器で構成した場合、コンパレータ数は６３個であり、同アーキテクチャにおいてサブＡ／Ｄ変換器の分解能（５＋ａ）のａを１以下の数値にした場合は６３個以下となる。このため、単純に要素回路数で比較すると実施の形態１のＡ／Ｄ変換器は従来のユニファイドサブレンジング型Ａ／Ｄ変換器との間で大きな差は生じない。しかしながら、実質的には下記に示すように大きな違いがある。
【０１６７】
従来のユニファイドサブレンジング型Ａ／Ｄ変換器における図３８のコンパレータ群９８におけるコンパレータＣＭＰｉ（ｉ＝１，２，…３１）は、図４に示すように、３単位の差動増幅器（アンプ３１，３２及びラッチ３３）から構成される。なぜならば、２入力の電位差に基づき“Ｈ”あるいは“Ｌ”を出力するラッチ３３が正確に比較動作が行えるに十分レベルにすべく、ラッチ３３の前段に２段のアンプ３１，３２を設ける必要があった。
【０１６８】
一方、図２で示した回路構成でサブＡ／Ｄ変換器２を実現した実施の形態１の場合、図５に示すように、ゲイン可変プリアンプ群１１（２１）内におけるゲイン可変プリアンプ３４は１単位の差動増幅器によって構成され、フォールディングアンプ群１２内におけるフォールディングアンプ３５も１単位の差動増幅器によって構成される。
【０１６９】
また、コンパレータ群１４（１５）内におけるコンパレータＣＭＰＤｉ（ｉ＝１〜Ｍ（Ｊ））は図６に示すように１単位の差動増幅器（ラッチ３６）によって構成されるか、図７に示すように２単位の差動増幅器（アンプ３７，ラッチ３８）によって構成するだけで十分とある。なぜならば、前段にゲイン可変プリアンプ群１１及びフォールディングアンプ群１２あるいはゲイン可変プリアンプ群２１が存在するため、コンパレータＣＭＰＤｉに入力する前段階で既にアナログ入力電圧Ｖinあるいは参照電圧Ｖrefが増幅されているからである。
【０１７０】
すなわち、１単位のゲイン可変プリアンプ群１１、フォールディングアンプ群１２及びコンパレータ群１４の組合せは、差動増幅器３つ分あるいは４つ分の回路構成となる。
【０１７１】
このように、１単位のゲイン可変プリアンプ群１１、フォールディングアンプ群１２及びコンパレータ群１４の組合せは、１単位のコンパレータ群９８に比べて同等あるいは差動増幅器１つ追加した回路構成で実現可能である。
【０１７２】
したがって、実質的なレイアウト上の面積及び消費電力で比較すると、実施の形態１のＡ／Ｄ変換回路の要素回路の規模は、従来のユニファイドサブレンジング型Ａ／Ｄ変換回路のコンパレータの規模に換算して、およそ１５〜２０個分に相当することになる。
【０１７３】
その結果、実施の形態１のＡ／Ｄ変換回路は、サブＡ／Ｄ変換器２の面積及び消費電力を従来のアーキテクチャのユニファイド型Ａ／Ｄ変換回路よりも大幅に低減することが可能になる。
【０１７４】
この際、上位比較期間ＣＣと下位比較期間ＦＣとでゲイン可変プリアンプ群１１及びゲイン可変プリアンプ群２１の各プリアンプの増幅率を変えることにより、各比較期間ＦＣ，ＣＣにおけるゲイン可変プリアンプのゲインを適切に調整することができる。
【０１７５】
＜＜実施の形態２＞＞
実施の形態２は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図８は実施の形態２の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０１７６】
同図に示すように、抵抗成分となるＰＭＯＳトランジスタＭ１及びＭ２のソースは共に電源ＶDDに接続され、ゲートにバイアス電圧ＶBias_pを共通に受ける。バイアス電圧ＶBias_pはＰＭＯＳトランジスタＭ１及びＭ２によって常時オン状態になるように設定される。
【０１７７】
そして、ＰＭＯＳトランジスタＭ１のドレインは抵抗４１（抵抗値Ｒ）を介してＮＭＯＳトランジスタＭ３のドレインに接続され、ＰＭＯＳトランジスタＭ２のドレインは抵抗４２（抵抗値Ｒ）を介してＮＭＯＳトランジスタＭ４のドレインに接続される。
【０１７８】
また、ＰＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ２のドレインとの間にスイッチＳＷ１が設けられ、スイッチＳＷ１はクロック制御信号Φcntを受け、クロック制御信号Φcntの“Ｌ”／“Ｈ”に基づきオン／オフする。
【０１７９】
出力制御トランジスタとなるＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とは互いに差動対を構成し、ＮＭＯＳトランジスタＭ３はゲートに入力電圧ＩＮ１を受け、ソースがＮＭＯＳトランジスタＭ５のドレインに接続される。一方、ＮＭＯＳトランジスタＭ４はゲートに入力電圧ＩＮ２を受け、ソースがＮＭＯＳトランジスタＭ６のドレインに接続される。また、ＮＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４のソース間同士が短絡される。
【０１８０】
定電流供給部となるＮＭＯＳトランジスタＭ５及びＭ６はゲートにバイアス電圧ＶBias_nを共通に受け、ソースは共に接地される。バイアス電圧ＶBias_nはＮＭＯＳトランジスタＭ５及びＭ６が常時オン状態になるように設定される。なお、ＰＭＯＳトランジスタＭ１及びＭ２とは同一トランジスタサイズで形成され、ＮＭＯＳトランジスタＭ３及びＭ４は同一トランジスタサイズで形成される。
【０１８１】
このような構成の１単位のゲイン可変プリアンプは、入力電圧ＩＮ１と入力電圧ＩＮ２との電位差を増幅して、ＮＭＯＳトランジスタＭ３及びＭ４のドレインより、互いに相補的な出力電圧ＯＵＴ１及び出力電圧ＯＵＴ２を出力する。
【０１８２】
例えば、実施の形態２のゲイン可変プリアンプがゲイン可変プリアンプ群１１内に用いられる場合、アナログ入力電圧Ｖin及び参照電圧Ｖref１〜ＶrefＮのうち一の電圧を入力電圧ＩＮ１として第１の入力端（ＮＭＯＳトランジスタＭ３のゲート）に受け、固定電圧を入力電圧ＩＮ２として第２の入力端（ＮＭＯＳトランジスタＭ４のゲート）に受け、第１あるいは第２の出力端（ＮＭＯＳトランジスタＭ３あるいはＭ４のドレイン）から出力電圧ＯＵＴ１あるいはＯＵＴ２を出力する。
【０１８３】
また、実施の形態２のゲイン可変プリアンプがゲイン可変プリアンプ群２１内に用いられる場合、アナログ入力電圧Ｖin及び参照電圧Ｖrr１〜ＶrrＪ１のうち一の電圧を入力電圧ＩＮ１として第１の入力端（ＮＭＯＳトランジスタＭ３のゲート）に受け、固定電圧を入力電圧ＩＮ２として第２の入力端（ＮＭＯＳトランジスタＭ４のゲート）に受け、第１あるいは第２の出力端（ＮＭＯＳトランジスタＭ３あるいはＭ４のドレイン）から出力電圧ＯＵＴ１あるいはＯＵＴ２を出力する。
【０１８４】
この際、図３のタイミング図に示したように、上位比較期間ＣＣにおいては、クロック制御信号Φcntが”Ｌ”となって、スイッチＳＷ１がオン状態となる。それによって、実施の形態２のゲイン可変プリアンプのゲインは、トランジスタＭ３、あるいはＭ４の相互コンダクタンスｇｍと、トランジスタＭ３あるいはＭ４のドレイン−ソース間抵抗値ｒと抵抗４１あるいは抵抗４２の抵抗値Ｒの並列接続による抵抗成分との積で表される。
【０１８５】
すなわち、上位比較期間ＣＣ期間における実施の形態２のゲイン可変プリアンプのゲインＧ１Ｃは、次の式１（式２）で決定する。
【０１８６】
【数１】
0003920443.tif 000007
【０１８７】
【数２】
0003920443.tif 000008
【０１８８】
一方、下位比較期間ＦＣにおいては、クロック制御信号Φcntが”Ｈ”となって、スイッチＳＷ１がオフ状態となる。それによって、実施の形態２のゲイン可変プリアンプのゲインは、「トランジスタＭ３、あるいはＭ４のドレイン−ソース間抵抗（抵抗値値ｒ）」と「抵抗４１、あるいは抵抗４２（抵抗値Ｒ）とトランジスタＭ１、あるいはＭ２のドレイン−ソース間抵抗（抵抗値ｒ′）との直列合成抵抗」との並列接続による抵抗成分とトランジスタＭ３、あるいはＭ４の相互コンダクタンスｇｍとの積で表される。
【０１８９】
すなわち、下位比較期間ＦＣ期間における実施の形態２のゲイン可変プリアンプのゲインＧ１Ｆは、次の式３（式４）で決定する。
【０１９０】
【数３】
0003920443.tif 000009
【０１９１】
【数４】
0003920443.tif 000010
【０１９２】
近似的には、上位比較期間ＣＣのゲインＧ１Ｃはｇｍ・Ｒ、下位比較期間ＦＣのゲインＧ１Ｆはｇｍ・（Ｒ＋ｒ′）となり、ＰＭＯＳトランジスタＭ１及びＭ２の抵抗値ｒ′の値を調整することによって、上位比較期間ＣＣと下位比較期間ＦＣにおけるゲイン可変プリアンプのゲインを適切に調整することができる。
【０１９３】
また、実施の形態２のゲイン可変プリアンプを有するゲイン可変プリアンプ群１１及び２１それぞれの後段の回路（フォールディングアンプ群１２，インタポレーション回路１３，コンパレータ群１４，２４）もアナログ信号処理を行う回路である。
【０１９４】
したがって、各比較期間において、ゲイン可変プリアンプの２つの入力電圧ＩＮ１と入力電圧ＩＮ２とが同じレベルの時の出力電圧ＯＵＴ１及びＯＵＴ２の電圧レベル（以下、「コモンモード出力電圧」と称する）が同一であることが望ましい。実施の形態２におけるゲイン可変プリアンプのコモンモード出力電圧Ｃcmnは、下記の式５で表される。ただし、Ｖddは電源電圧であり、ＶdpはトランジスタＭ１あるいはＭ２のドレイン−ソース間電圧、Ｖdrは抵抗４１、あるいは４２の両端間の電圧である。
【０１９５】
【数５】
0003920443.tif 000011
【０１９６】
ゲイン可変プリアンプの２つの入力が同じ（ＩＮ１＝ＩＮ２）時には、トランジスタＭ１、及びＭ２、抵抗４１、及び４２を流れる電流が等しく、ＮＭＯＳトランジスタＭ５及びＭ６が供給する定電流の定電流量は上位比較期間ＣＣ及び下位比較期間ＦＣで変化しない。したがって、Ｖdp及びＶdrの値は上位比較期間ＣＣと下位比較期間ＦＣの両比較期間において各々等しいため、出力電圧ＯＵＴ１及び出力電圧ＯＵＴ２のコモンモード出力電圧を同一に設定することができる。
【０１９７】
実施の形態２のゲイン可変プリアンプの持つ機能、すなわち上位比較期間ＣＣと下位比較期間ＦＣとにおけるゲインを可変にするためには、図９及び図１０に示したようなアンプ組合せ回路でも実現可能である。
【０１９８】
図９に示した回路構成は、各々が入力電圧ＩＮ１及び入力電圧ＩＮ２を入力信号として受ける２つのアンプＡ１とアンプＡ２とから構成され、アンプＡ１のゲインを式１のＧ１Ｃと同じ値に設定し、アンプＡ２のゲインを式３のＧ１Ｆと同じ値に設定する。
【０１９９】
そして、セレクタＳＬ１によって、上位比較期間ＣＣには、アンプＡ１の出力を出力電圧ＯＵＴ１及び出力電圧ＯＵＴ２として後段の回路に出力し、下位比較期間ＦＣには、アンプＡ２の出力を出力電圧ＯＵＴ１及び出力電圧ＯＵＴ２として後段の回路に出力する。
【０２００】
もう一つの手法として、図１０に示した回路構成が考えられる。同図に示すように、入力電圧ＩＮ１及び入力電圧ＩＮ２を受けるアンプＡ３とアンプＡ３の２出力を２入力に受けるアンプＡ４とから構成され、アンプＡ３のゲインを式１のＧ１Ｃと同じ値に設定し、アンプＡ４のゲインを式３Ｇ１Ｆを式１のＧ１Ｃで乗算したＧ１Ｆ／Ｇ１Ｃに設定する。
【０２０１】
そして、セレクタＳＬ２によって、上位比較期間ＣＣには、アンプＡ３の出力を出力電圧ＯＵＴ１及び出力電圧ＯＵＴ２として後段の回路に出力し、下位比較期間ＦＣには、アンプＡ４の出力を出力電圧ＯＵＴ１及び出力電圧ＯＵＴ２として後段の回路に出力する。
【０２０２】
ただし、図９及び図１０に示した構成は、２単位の差動増幅器を必要とする回路構成となるため、要素回路数が増加してしまうという問題点がある。
【０２０３】
また、各期間において、コモンモード出力電圧を等しくするためには、回路設計上、各アンプのトランジスタのサイズの最適化の際に、自由度を低減させてしまうという問題点がある。加えて、コモンモード出力電圧調整のために、別途、調整用回路を増設する必要が生じると、その分要素回路数が増加してしまうという問題点もある。
【０２０４】
このように、図９及び図１０で示したようなアンプ組合せ回路構成では、少なくとも２単位の差動増幅器が必要なため要素回路数が増加する、コモンモード出力電圧調整のための回路設計上の自由度が低下する、コモンモード出力電圧調整用回路の増設により要素回路数が増加する等の問題点を有している。
【０２０５】
一方、実施の形態２のゲイン可変プリアンプでは、１単位の差動増幅器でゲインの調整が可能であるため要素回路数を削減でき、ゲインを変化させてもコモンモード出力は同一であるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能となるとともに、回路設計上の自由度を低下させることもない。
【０２０６】
＜＜実施の形態３＞＞
実施の形態３は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１１は実施の形態３の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２０７】
同図に示すように、ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ４のソースとの間にＮＭＯＳトランジスタＱＳＷが介挿され、ＮＭＯＳトランジスタＱＳＷのゲートに制御電圧Ｖcntが印加される。なお、他の構成（Ｍ１〜Ｍ６）は図８で示した実施の形態２と同様である。
【０２０８】
このような構成の実施の形態３のゲイン可変プリアンプは、ＮＭＯＳトランジスタＱＳＷのオン，オフによってゲインを調整する。ＮＭＯＳトランジスタＱＳＷのオン抵抗値ｒｓとし、図１１の回路をＡＣ等価回路として表した場合の回路方程式を説くことにより、実施の形態３のゲイン可変プリアンプのゲインＧ２は、下記の式６で決定する。
【０２０９】
【数６】
0003920443.tif 000012
【０２１０】
したがって、図３のタイミング図に示した上位比較期間ＣＣと下位比較期間ＦＣにおいて、制御電圧Ｖcntの値を調整することによって、ＮＭＯＳトランジスタＱＳＷの抵抗値ｒｓを変化させ、各比較期間におけるゲイン可変プリアンプのゲインを適切に調整することができる。
【０２１１】
また、実施の形態３のゲイン可変プリアンプのコモンモード出力電圧Ｃcmn′は、下記の式７で決定し、ＮＭＯＳトランジスタＭ５及びＭ６が供給する定電流の定電流量は上位比較期間ＣＣ及び下位比較期間ＦＣで変化しないため、コモンモード出力電圧Ｃcmn′は、各比較期間で等しい値をとる。
【０２１２】
【数７】
0003920443.tif 000013
【０２１３】
このような構成の実施の形態３のゲイン可変プリアンプは、実施の形態２のゲイン可変プリアンプと同様、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【０２１４】
＜＜実施の形態４＞＞
実施の形態４は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１２は実施の形態４の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２１５】
同図に示すように、ＮＭＯＳトランジスタＭ３のソースとＮＭＯＳトランジスタＭ４のソースとの間に、抵抗４３、スイッチＳＷ２及び抵抗４４と抵抗４５、スイッチＳＷ３及び抵抗４６とを並列に接続している。
【０２１６】
抵抗４３及び抵抗４４の抵抗値はｒｓ′であり、抵抗４５及び抵抗４６の抵抗値はｒｓ′′である。また、スイッチＳＷ２はクロック制御信号Φcntの“Ｌ”／“Ｈ”でオン／オフし、スイッチＳＷ３は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”でオン／オフする。なお、他の構成（Ｍ１〜Ｍ６）は図８で示した実施の形態２と同様である。
【０２１７】
このような構成の実施の形態４のゲイン可変プリアンプは、スイッチＳＷ２及びＳＷ３のオン，オフによってゲインを調整する。図３のタイミング図に示した上位比較期間ＣＣにおいて、クロック制御信号ΦcntによってスイッチＳＷ２がオン状態になり、反転クロック制御信号バーΦcntによってスイッチＳＷ３がオフ状態になる。そして、下位比較期間ＦＣにおいて、スイッチＳＷ３がオン状態になり、スイッチＳＷ２がオフ状態になる。
【０２１８】
したがって、実施の形態４のゲイン可変プリアンプの上位比較期間ＣＣにおけるゲインＧ３Ｃは下記の式８で決定する。
【０２１９】
【数８】
0003920443.tif 000014
【０２２０】
一方、実施の形態４のゲイン可変プリアンプの下位比較期間ＦＣにおけるゲインＧ３Ｆは下記の式９で決定する。
【０２２１】
【数９】
0003920443.tif 000015
【０２２２】
したがって、実施の形態４のゲイン可変プリアンプは、抵抗４３及び４４の抵抗値ｒｓ′、及び抵抗４５及び４６の抵抗値ｒｓ′′を調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【０２２３】
また、実施の形態４のゲイン可変プリアンプのコモンモード出力電圧Ｃcmn′は、実施の形態３の式７と同等であり、各比較期間で等しい。
【０２２４】
このような構成の実施の形態４のゲイン可変プリアンプは、実施の形態２及び実施の形態３のゲイン可変プリアンプと同様、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【０２２５】
＜＜実施の形態５＞＞
実施の形態５は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１３は実施の形態５の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２２６】
同図に示すように、ＮＭＯＳトランジスタＭ３のソースはスイッチＳＷ４を介して第１の定電流供給部であるＮＭＯＳトランジスタＭ７のドレインに接続され、ＮＭＯＳトランジスタＭ４のソースはスイッチＳＷ５を介して第２の定電流供給部であるＮＭＯＳトランジスタＭ８のドレインに接続される。
【０２２７】
ＮＭＯＳトランジスタＭ７はゲートにバイアス電圧ＶBias_cを受け、ソースは接地される。ＮＭＯＳトランジスタＭ８はゲートにバイアス電圧ＶBias_fを受け、ソースは接地される。
【０２２８】
また、スイッチＳＷ４はクロック制御信号Φcntの“Ｌ”／“Ｈ”でオン／オフし、スイッチＳＷ５は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”でオン／オフする。なお、他の構成（Ｍ１〜Ｍ４）は図８で示した実施の形態２と同様である。
【０２２９】
このような構成の実施の形態５のゲイン可変プリアンプは、スイッチＳＷ４及びＳＷ５のオン，オフによってゲインを調整する。図３のタイミング図に示した上位比較期間ＣＣにおいて、クロック制御信号ΦcntによってスイッチＳＷ４がオン状態になり、反転クロック制御信号バーΦcntによってスイッチＳＷ５がオフ状態になる。そして、下位比較期間ＦＣにおいて、スイッチＳＷ５がオン状態になり、スイッチＳＷ４がオフ状態になる。
【０２３０】
したがって、実施の形態５のゲイン可変プリアンプのゲインＧ４は下記の式１０で決定する。
【０２３１】
【数１０】
0003920443.tif 000016
【０２３２】
しかしながら、ＮＭＯＳトランジスタＭ３及びＭ４の相互コンダクタンスｇｍは、トランジスタＭ７を流れる電流Ｉc、あるいはトランジスタＭ８を流れる電流Ｉfによって変化する。すなわち、実施の形態５のゲイン可変プリアンプ上位比較期間ＣＣにおける相互コンダクタンスｇｍｃは、下記の式１１で決定する。なお、βは、トランジスタＭ７あるいはＭ８のゲート電極の形状で決まるパラメータである。正確には｛β＝Ｃox・μ0・（Ｗ／Ｌ）（Ｃox：ゲート容量、μ0：キャリア移動度、Ｗ：ゲート幅、Ｌ：ゲート長）｝で決定する。
【０２３３】
【数１１】
0003920443.tif 000017
【０２３４】
一方、実施の形態５のゲイン可変プリアンプの下位比較期間ＦＣにおける相互コンダクタンスｇｍｆは下記の式１２で決定する。
【０２３５】
【数１２】
0003920443.tif 000018
【０２３６】
したがって、実施の形態５のゲイン可変プリアンプは、ＮＭＯＳトランジスタＭ７及びＭ８それぞれのバイアス電圧ＶBias_c及びバイアス電圧ＶBias_fを調整することにより、各比較期間で同アンプのゲインを電流Ｉc及びＩfによって最適値に調整できる。
【０２３７】
このような構成の実施の形態５のゲイン可変プリアンプは、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減できるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるという効果を奏する。
【０２３８】
＜＜実施の形態６＞＞
実施の形態６は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１４は実施の形態６の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２３９】
同図に示すように、ＰＭＯＳトランジスタＭ１，ＮＭＯＳトランジスタＭ３間にＰＭＯＳトランジスタＭ９が介挿され、ＰＭＯＳトランジスタＭ２，ＮＭＯＳトランジスタＭ４間にＰＭＯＳトランジスタＭ１０が介挿される。
【０２４０】
ＰＭＯＳトランジスタＭ９のソースはスイッチＳＷ６を介してインバータ（反転増幅器）５２の入力に接続され、ゲートはスイッチＳＷ８を介してインバータ５２の出力に接続される共にスイッチＳＷ１０を介してバイアス電圧ＶBias_p2を受ける。
【０２４１】
一方、ＰＭＯＳトランジスタＭ１０のソースはスイッチＳＷ７を介してインバータ（反転増幅器）５３の入力に接続され、ゲートはスイッチＳＷ９を介してインバータ５３の出力に接続される共にスイッチＳＷ１１を介してバイアス電圧ＶBias_p2を受ける。なお。バイアス電圧ＶBias_p2は印加時にＰＭＯＳトランジスタＭ９及びＭ１０がオンするレベルに設定される。
【０２４２】
なお、トランジスタＭ９あるいはＭ１０の相互コンダクタンスｇｍ′、ドレイン−ソース間抵抗値ｒ′′、インバータ５２及び５３のゲインをＧＡとする。
【０２４３】
スイッチＳＷ１０及びＳＷ１１はクロック制御信号Φcntの“Ｌ”／“Ｈ”でそれぞれオン／オフし、スイッチＳＷ６〜ＳＷ９は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”でそれぞれオン／オフする。なお、他の構成（Ｍ１〜Ｍ６）は図８で示した実施の形態２と同様である。
【０２４４】
このような構成の実施の形態６のゲイン可変プリアンプは、スイッチＳＷ６〜ＳＷ１１のオン，オフによってゲインを調整する。図３のタイミング図に示した上位比較期間ＣＣにおいて、クロック制御信号ΦcntによってスイッチＳＷ１０及びＳＷ１１がオン状態になり、反転クロック制御信号バーΦcntによってスイッチＳＷ６〜ＳＷ９がオフ状態になる。そして、下位比較期間ＦＣにおいて、スイッチＳＷ１０及びＳＷ１１がオフ状態になり、スイッチＳＷ６〜ＳＷ９がオン状態になる。
【０２４５】
したがって、実施の形態６のゲイン可変プリアンプの上位比較期間ＣＣにおけるゲインＧ５Ｃは下記の式１３で決定する。
【０２４６】
【数１３】
0003920443.tif 000019
【０２４７】
一方、実施の形態６のゲイン可変プリアンプの下位比較期間ＦＣにおけるゲインＧ５Ｆは下記の式１４（式１５）で決定する。
【０２４８】
【数１４】
0003920443.tif 000020
【０２４９】
【数１５】
0003920443.tif 000021
【０２５０】
したがって、実施の形態６のゲイン可変プリアンプは、バイアス電圧ＶBias_p2並びにインバータ５２及び５３のゲインＧＡを調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【０２５１】
また、実施の形態６のゲイン可変プリアンプのコモンモード出力電圧Ｃcmn′は、実施の形態３の式７と同等であり、各比較期間で等しい。
【０２５２】
このような構成の実施の形態６のゲイン可変プリアンプは、実施の形態２〜実施の形態４のゲイン可変プリアンプと同様、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【０２５３】
＜＜実施の形態７＞＞
実施の形態７は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１５は実施の形態７の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２５４】
同図に示すように、電源ＶDDに抵抗４７（抵抗値Ｒ７）の一端が接続され、抵抗４７の他端が抵抗４８（抵抗値Ｒ８９）及び抵抗４９（抵抗値Ｒ８９）の一端に接続される。抵抗４８の他端はＮＭＯＳトランジスタＭ３のドレインに接続され、抵抗４９の他端はＮＭＯＳトランジスタＭ４のドレインに接続される。
【０２５５】
ＮＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とは互いに差動対を構成し、ＮＭＯＳトランジスタＭ３はゲートに入力電圧ＩＮ１を受け、ソースがＮＭＯＳトランジスタＭ７のドレインに接続される。一方、ＮＭＯＳトランジスタＭ４はゲートに入力電圧ＩＮ２を受け、ソースがスイッチＳＷ１２を介してＮＭＯＳトランジスタＭ８のドレインに接続される。また、ＮＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ４のソース間同士が短絡される。
【０２５６】
ＮＭＯＳトランジスタＭ７はゲートにバイアス電圧ＶBias_cを受け、ソースは接地される。ＮＭＯＳトランジスタＭ８はゲートにバイアス電圧ＶBias_fを受け、ソースは接地される。さらに、抵抗４７の他端とＮＭＯＳトランジスタＭ８のドレインとがスイッチＳＷ１３を介して接続される。
【０２５７】
また、スイッチＳＷ１２は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”でオン／オフし、スイッチＳＷ１３はクロック制御信号Φcntの“Ｌ”／“Ｈ”でオン／オフする。
【０２５８】
このような構成の実施の形態７のゲイン可変プリアンプは、入力電圧ＩＮ１と入力電圧ＩＮ２との電位差を増幅して、ＮＭＯＳトランジスタＭ３及びＭ４のドレインより出力電圧ＯＵＴ１及び出力電圧ＯＵＴ２を出力する。
【０２５９】
この際、スイッチＳＷ１２及びＳＷ１３のオン，オフによってゲインを調整する。図３のタイミング図に示した上位比較期間ＣＣにおいて、クロック制御信号ΦcntによってスイッチＳＷ１３がオン状態になり、反転クロック制御信号バーΦcntによってスイッチＳＷ１２がオフ状態になる。そして、下位比較期間ＦＣにおいて、スイッチＳＷ１２がオン状態になり、スイッチＳＷ１３がオフ状態になる。
【０２６０】
したがって、実施の形態７のゲイン可変プリアンプのゲインＧ６は下記の式１６で決定する。
【０２６１】
【数１６】
0003920443.tif 000022
【０２６２】
しかしながら、ＮＭＯＳトランジスタＭ３及びＭ４の相互コンダクタンスｇｍは、トランジスタＭ７を流れる電流Ｉc、あるいはトランジスタＭ８を流れる電流Ｉfの組合せによって変化する。すなわち、実施の形態７のゲイン可変プリアンプ上位比較期間ＣＣにおける相互コンダクタンスｇｍｃは、実施の形態５で示した式１１と同じ下記の式１７で決定する。
【０２６３】
【数１７】
0003920443.tif 000023
【０２６４】
一方、実施の形態７のゲイン可変プリアンプの下位比較期間ＦＣにおける相互コンダクタンスｇｍｆ′は下記の式１８で決定する。
【０２６５】
【数１８】
0003920443.tif 000024
【０２６６】
したがって、実施の形態７のゲイン可変プリアンプは、ＮＭＯＳトランジスタＭ７及びバイアス電圧ＶBias_c及びバイアス電圧ＶBias_fを調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【０２６７】
また、実施の形態７のゲイン可変プリアンプにおけるコモンモード出力電圧Ｃcmn２は、下記の式１９で決定する。ただし、Ｖddは電源電圧であり、Ｉは上位比較期間ＣＣにおいてはＩc／２となり、下位比較期間ＦＣにおいては（Ｉc＋Ｉf）／２となる。
【０２６８】
【数１９】
0003920443.tif 000025
【０２６９】
したがって、抵抗４７の抵抗値Ｒ７を抵抗４８及び４９の抵抗値Ｒ８９に比べて大きくとることにより、各比較期間でのコモンモード出力電圧Ｃcmn２の変化を低減できる。また、コモンモード出力電圧Ｃcmn２の変化の低減用に用いた構成要素は抵抗４７とスイッチＳＷ13とだけである。
【０２７０】
このような構成の実施の形態７のゲイン可変プリアンプは、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力はほぼ同一レベルに抑えることができるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【０２７１】
＜＜実施の形態８＞＞
実施の形態８は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１６は実施の形態８の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２７２】
同図に示すように、定電流供給部の一つであるＮＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ３のソースに接続され、ソースが接地される。定電流供給部の他の一つであるＮＭＯＳトランジスタＭ１２のドレインがＮＭＯＳトランジスタＭ４のソースに接続され、ソースが接地される。
【０２７３】
そして、ＮＭＯＳトランジスタＭ１１及びＭ１２のゲートがスイッチＳＷ１４を介してバイアス電圧ＶBias_cを受けるともに、スイッチＳＷ１５を介してバイアス電圧ＶBias_fを受ける。なお、ＮＭＯＳトランジスタＭ１１及びＭ１２のトランジスタサイズは同一である。
【０２７４】
また、スイッチＳＷ１４はクロック制御信号Φcntの“Ｌ”／“Ｈ”でオン／オフし、スイッチＳＷ１５は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”でオン／オフする。なお、他の構成（Ｍ１〜Ｍ４）は図８で示した実施の形態２と同様である。
【０２７５】
このような構成の実施の形態８のゲイン可変プリアンプは、スイッチＳＷ１４及びＳＷ１５のオン，オフによってゲインを調整する。図３のタイミング図に示した上位比較期間ＣＣにおいて、クロック制御信号ΦcntによってスイッチＳＷ１４がオン状態になり、反転クロック制御信号バーΦcntによってスイッチＳＷ１５がオフ状態になる。そして、下位比較期間ＦＣにおいて、スイッチＳＷ１５がオン状態になり、スイッチＳＷ１４がオフ状態になる。
【０２７６】
したがって、実施の形態８のゲイン可変プリアンプのゲインＧ７は下記の式２０で決定する。
【０２７７】
【数２０】
0003920443.tif 000026
【０２７８】
ＮＭＯＳトランジスタＭ３及びＭ４の相互コンダクタンスｇｍは、トランジスタＭ１１及びＭ１２それぞれに流れる電流Ｉによって変化する。実施の形態８のゲイン可変プリアンプの相互コンダクタンスｇｍは、下記の式２１で決定する。なお、βは、前述したようにトランジスタＭ１１あるいはＭ１２のゲート電極の形状で決まるパラメータである。
【０２７９】
【数２１】
0003920443.tif 000027
【０２８０】
この際、バイアス電圧ＶBias_c印加時のＮＭＯＳトランジスタＭ１１及びＭ１２それぞれを流れる電流ＩはＩcとなり、バイアス電圧ＶBias_f印加時のＮＭＯＳトランジスタＭ１１及びＭ１２それぞれを流れる電流ＩはＩfとなる。
【０２８１】
したがって、実施の形態８のゲイン可変プリアンプは、ＮＭＯＳトランジスタＭ１１及びＭ１２のバイアス電圧ＶBias_c及びバイアス電圧ＶBias_fを調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【０２８２】
このような構成の実施の形態８のゲイン可変プリアンプは、実施の形態５と同様、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減できるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるという効果を奏する。
【０２８３】
＜＜実施の形態９＞＞
実施の形態９は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１７は実施の形態９の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２８４】
同図に示すように、電源ＶDDとＮＭＯＳトランジスタＭ３のドレインとの間にＰＭＯＳトランジスタＭ１３及びＭ１５が直列に接続され、電源ＶDDとＮＭＯＳトランジスタＭ４のドレインとの間にＰＭＯＳトランジスタＭ１４及びＭ１６が直列に接続される。
【０２８５】
ＰＭＯＳトランジスタＭ１３及びＭ１４のゲートはスイッチＳＷ１６を介してバイアス電圧ＶBias_pcを受けるともにスイッチＳＷ１７を介してバイアス電圧ＶBias_pfを受ける。また、ＰＭＯＳトランジスタＭ１５及びＭ１６のゲートはバイアス電圧ＶBias_p2を共通に受ける。なお、ＰＭＯＳトランジスタＭ１３及びＭ１４のトランジスタサイズは同一であり、ＰＭＯＳトランジスタＭ１５及びＭ１６のトランジスタサイズは同一である。
【０２８６】
また、スイッチＳＷ１６はクロック制御信号Φcntの“Ｌ”／“Ｈ”でオン／オフし、スイッチＳＷ１７は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”でオン／オフする。なお、他の構成（Ｍ３〜Ｍ６）は図８で示した実施の形態２と同様である。
【０２８７】
このような構成の実施の形態９のゲイン可変プリアンプは、スイッチＳＷ１６及びＳＷ１７のオン，オフによってゲインを調整する。図３のタイミング図に示した上位比較期間ＣＣにおいて、クロック制御信号ΦcntによってスイッチＳＷ１６がオン状態になり、反転クロック制御信号バーΦcntによってスイッチＳＷ１７がオフ状態になる。そして、下位比較期間ＦＣにおいて、スイッチＳＷ１７がオン状態になり、スイッチＳＷ１６がオフ状態になる。
【０２８８】
したがって、トランジスタＭ１３あるいはＭ１４のドレイン−ソース間抵抗値ｒ′、トランジスタＭ１５あるいはＭ１６の相互コンダクタンスｇｍ′、ドレイン−ソース間抵抗値ｒ′′とし、図１７の回路をＡＣ等価回路で表した場合の回路方程式を解くことにより、実施の形態９のゲイン可変プリアンプのゲインＧ８は下記の式２２で決定する。
【０２８９】
【数２２】
0003920443.tif 000028
【０２９０】
したがって、上位比較期間ＣＣ及び下位比較期間ＦＣそれぞれにおいて、バイアス電圧ＶBias_pc及びバイアス電圧ＶBias_pfによってＮＭＯＳトランジスタＭ１３及びＭ１４の抵抗値ｒ′を調整することにより、各比較期間で同アンプのゲインを最適値に調整できる。
【０２９１】
また、実施の形態９のゲイン可変プリアンプのコモンモード出力電圧Ｃcmn3は、バイアス電圧ＶBias_nによって決まるトランジスタＭ５あるいはＭ６を流れる電流Ｉによって、下記の式２３で決定する。
【０２９２】
【数２３】
0003920443.tif 000029
【０２９３】
したがって、トランジスタＭ１５及びＭ１６のドレイン−ソース間抵抗値ｒ′′をトランジスタＭ１３あるいはＭ１４のドレイン−ソース間抵抗値ｒ′に比べて大きくとることにより、各比較期間での抵抗値ｒ′の変化によるコモンモード出力電圧Ｃcmn3への影響を低減できる。式２３から判るように、実施の形態９のゲイン可変プリアンプでは、抵抗値ｒ′の変化が小さくても、ゲインＧ８に及ぼす影響は、（１＋ｇｍ′・ｒ′′）倍されるので十分に各比較期間に最適なゲインが確保可能である。
【０２９４】
このような構成の実施の形態９のゲイン可変プリアンプは、実施の形態７と同様、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力はほぼ同一レベルに抑えることができるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【０２９５】
＜＜実施の形態１０＞＞
実施の形態１０は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１８は実施の形態１０の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０２９６】
同図に示すように、抵抗５０及び５１（共に抵抗値Ｒ）の一端は電源ＶDDに接続され、抵抗５０の他端はＮＭＯＳトランジスタＭ２３のドレインに接続され、抵抗５１の他端はＮＭＯＳトランジスタＭ２４のドレインに接続される。
【０２９７】
出力制御トランジスタであるＮＭＯＳトランジスタＭ２３とＮＭＯＳトランジスタＭ２４とは差動対を構成し、ＮＭＯＳトランジスタＭ２３はゲートに入力電圧ＩＮ１を受け、ソースがＮＭＯＳトランジスタＭ２５のドレインに接続される。一方、ＮＭＯＳトランジスタＭ２４はゲートに入力電圧ＩＮ２を受け、ソースがＮＭＯＳトランジスタＭ２６のドレインに接続される。また、ＮＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のソース間同士が短絡される。
【０２９８】
ＮＭＯＳトランジスタＭ２３に並列にトランジスタ群３９が接続される。トランジスタ群３９はＮＭＯＳトランジスタＱ１〜Ｑｋ（ｋ≧１）からなり、トランジスタ群３９のＮＭＯＳトランジスタＱ１〜Ｑｋのゲートは共通にスイッチＳＷ１８を介して入力電圧ＩＮ１を受けるとともに、スイッチＳＷ１９を介してバイアス電圧ＶBias_n2を受ける。
【０２９９】
ＮＭＯＳトランジスタＭ２４に並列にトランジスタ群４０が接続される。トランジスタ群４０は、トランジスタ群３９と同様にＮＭＯＳトランジスタＱ１〜Ｑｋからなり、トランジスタ群４０のＮＭＯＳトランジスタＱ１〜Ｑｋのゲートは共通にスイッチＳＷ２０を介して入力電圧ＩＮ２を受けるとともに、スイッチＳＷ２１を介してバイアス電圧ＶBias_n2を受ける。
【０３００】
なお、バイアス電圧ＶBias_n2は、印加時にトランジスタ群３９及び４０それぞれのＮＭＯＳトランジスタＱ１〜Ｑｋがオフ状態となるように設定される。
【０３０１】
定電流供給部であるＮＭＯＳトランジスタＭ２５及びＭ２６はゲートにバイアス電圧ＶBias_nを共通に受け、ソースは共に接地される。なお、ＮＭＯＳトランジスタＭ２３及びＭ２４は同一サイズで形成される。なお、バイアス電圧ＶBias_nはトランジスタＭ２５及びＭ２６が常時オン状態となるように設定される。
【０３０２】
また、スイッチＳＷ１９及びＳＷ２１はクロック制御信号Φcntの“Ｌ”／“Ｈ”に基づきオン／オフし、スイッチＳＷ１８及びＳＷ２０は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”に基づきオン／オフする。
【０３０３】
このような構成の実施の形態１０のゲイン可変プリアンプは、上位比較期間ＣＣにスイッチＳＷ１９及びＳＷ２０がオンし、スイッチＳＷ１８及びＳＷ２０がオフするため、ＮＭＯＳトランジスタＭ２３及びＭ２４の相互コンダクタンスをｇｍ、ドレイン−ソース間抵抗値ｒとすると、ゲインＧ９Ｃは下記の式２４で決定する。
【０３０４】
【数２４】
0003920443.tif 000030
【０３０５】
一方、実施の形態１０のゲイン可変プリアンプは、下位比較期間ＦＣにスイッチＳＷ１８及びＳＷ２０がオンし、スイッチＳＷ１９及びＳＷ２１がオフするため、トランジスタ群３９及び４０のＮＭＯＳトランジスタＱ１〜Ｑｋによる合成相互コンダクタンスをｇｍ′′′，合成ドレイン−ソース間抵抗値をｒ′′′とすると、下記の式２５で決定する。
【０３０６】
【数２５】
0003920443.tif 000031
【０３０７】
したがって、図３のタイミング図に示した上位比較期間ＣＣと下位比較期間ＦＣにおいて、ＮＭＯＳトランジスタＭ２３及びＭ２４の相互コンダクタンスｇｍと、トランジスタ群３９及び４０の合成相互コンダクタンスｇｍ′′′の値を調整することによって、各比較期間におけるゲイン可変プリアンプのゲインを適切に調整することができる。
【０３０８】
また、実施の形態１０のゲイン可変プリアンプのコモンモード出力電圧Ｃcmn4は、下記の式２６で決定し、ＮＭＯＳトランジスタＭ２５及びＭ２６が供給する定電流の定電流量Ｉは上位比較期間ＣＣ及び下位比較期間ＦＣで変化しないため、コモンモード出力電圧Ｃcmn4は、各比較期間で等しい値をとる。
【０３０９】
【数２６】
0003920443.tif 000032
【０３１０】
このような構成の実施の形態１０のゲイン可変プリアンプは、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【０３１１】
＜＜実施の形態１１＞＞
実施の形態１１は実施の形態１のＡ／Ｄ変換器のゲイン可変プリアンプ群１１（２１）に用いられる１単位のゲイン可変プリアンプを対象としている。図１９は実施の形態１１の１単位のゲイン可変プリアンプの構成を示す回路図である。
【０３１２】
同図に示すように、ＮＭＯＳトランジスタＭ２３に対応してトランジスタ群５４が設けられる。トランジスタ群５４はＮＭＯＳトランジスタＱ１〜Ｑｍ（ｍ≧２）からなり、トランジスタ群５４を構成するＮＭＯＳトランジスタＱ１〜Ｑｍのゲートは共通に入力電圧ＩＮ１を受け、ドレインは共通にＮＭＯＳトランジスタＭ２３のドレインに接続され、ソースは共通にＮＭＯＳトランジスタＭ２７のドレインに接続される。
【０３１３】
ＮＭＯＳトランジスタＭ２４に対応してトランジスタ群５５が設けられる。トランジスタ群５５はトランジスタ群５４と同様にＮＭＯＳトランジスタＱ１〜Ｑｍからなり、トランジスタ群５５のＮＭＯＳトランジスタＱ１〜Ｑｍのゲートは共通に入力電圧ＩＮ２を受け、ドレインは共通にＮＭＯＳトランジスタＭ２４に接続され、ソースは共通にＮＭＯＳトランジスタＭ２８のドレインに接続される。
【０３１４】
ＮＭＯＳトランジスタＭ２７及びＭ２８はゲートは共通にスイッチＳＷ２２を介してバイアス電圧ＶBias_n2cを受けるとともに、スイッチＳＷ２３を介してバイアス電圧ＶBias_n2fを受け、ソースは共通にＮＭＯＳトランジスタＭ２５及びＭ２６のドレインに接続される。
【０３１５】
また、スイッチＳＷ２２はクロック制御信号Φcntの“Ｌ”／“Ｈ”に基づきオン／オフし、スイッチＳＷ２３は反転クロック制御信号バーΦcntの“Ｌ”／“Ｈ”に基づきオン／オフする。なお、他の構成は図１８で示した実施の形態１０と同様である。
【０３１６】
このような構成の実施の形態１１のゲイン可変プリアンプは、上位比較期間ＣＣにスイッチＳＷ２２がオンし、スイッチＳＷ２３がオフするため、ＮＭＯＳトランジスタＭ２３及びＭ２４の相互コンダクタンスをｇｍ、ドレイン−ソース間抵抗値ｒ、トランジスタ群５４及び５５のＮＭＯＳトランジスタＱ１〜Ｑｍによる合成相互コンダクタンスをｇｍ′′′、合成ドレイン−ソース間抵抗値をｒ′′′、ＮＭＯＳトランジスタＭ２７及びＭ２８のドレイン−ソース間抵抗値をｒ′とし、図１８の回路をＡＣ等価回路で表した場合の回路方程式を解くことにより、ゲインＧ１１は下記の式２７（式２８，式２９）で決定する。
【０３１７】
【数２７】
0003920443.tif 000033
【０３１８】
【数２８】
0003920443.tif 000034
【０３１９】
【数２９】
0003920443.tif 000035
【０３２０】
したがって、図３のタイミング図に示した上位比較期間ＣＣと下位比較期間ＦＣにおいて、バイアス電圧ＶBias_n2c及びバイアス電圧ＶBias_n2fの値を調整することによって、各比較期間におけるゲイン可変プリアンプのゲインを抵抗値ｒ′によって適切に調整することができる。
【０３２１】
また、実施の形態１１のゲイン可変プリアンプのコモンモード出力電圧Ｃcmn4も、前述した式２６で決定しＮＭＯＳトランジスタＭ２５及びＭ２６が供給する定電流の定電流量Ｉは上位比較期間ＣＣ及び下位比較期間ＦＣで変化しないため、コモンモード出力電圧Ｃcmn4は、各比較期間で等しい値をとる。
【０３２２】
このような構成の実施の形態１９のゲイン可変プリアンプは、１単位の差動増幅器でゲインの調整が可能であるため要素回路数が削減でき、ゲインを変化させてもコモンモード出力は同一であるため、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化が可能になるともに、回路設計上の自由度を低下させないという効果を奏する。
【０３２３】
【発明の効果】
以上説明したように、この発明における請求項１記載のＡ／Ｄ変換回路において、サブＡ／Ｄ変換器は、第１の期間において、第１の数の参照電圧を複数の参照電圧として受けるともに、制御信号に基づき第１及び第２の増幅部の増幅率が第１の増幅率に設定され、第２の期間において、第２の数の参照電圧を複数の参照電圧として受けるともに、制御信号に第１及び第２の増幅部の増幅率が第１の増幅率よりも大きい第２の増幅率に設定される。
したがって、第１及び第２の増幅部は、比較的粗い第１の電圧間隔で選択された第１の数の参照電圧を入力する第１の期間（上位ビット比較期間）は比較的低い第１の増幅率で増幅動作を行い、比較的細かい第２の電圧間隔で選択された第２の数の参照電圧を入力する第２の期間（下位ビット比較期間）は比較的高い第２の増幅率で増幅動作を行うことができるため、第１及び第２の期間それぞれに適した増幅率で増幅動作を行うことにより精度のよいＡ／Ｄ変換処理が行える。
また、下位ビット群Ａ／Ｄ変換用に第１の増幅部、入力電圧変換部及び下位ビット群データ出力部を用い、上位ビット群Ａ／Ｄ変換用に第２の増幅部及び上位ビット群データ出力部を用いることにより、アナログ入力電圧を一括してＡ／Ｄ変換する構成に比べて２つの電圧の比較動作を行う比較器の個数を大幅に減少することができ、回路構成の簡略化及び低消費電力化を図ることができる。
加えて、１回のＡ／Ｄ変換処理にサブＡ／Ｄ変換器を第１の期間と第２の期間とで２度利用する構成にすることにより、さらなる回路構成の簡略化を図ることができる。
さらに、サブＡ／Ｄ変換器は、アナログ入力電圧、複数の参照電圧（所定数の参照電圧を含む）を増幅する第１及び第２の増幅部はそれぞれ制御信号に基づき増幅率が可変設定されるため、Ａ／Ｄ変換対象のレンジに応じて最適な増幅率に設定することができ、精度のよいＡ／Ｄ変換処理が行える。
【０３２４】
また、サブＡ／Ｄ変換器において、下位ビット群Ａ／Ｄ変換用に第１の増幅部、入力電圧変換部及び下位ビット群データ出力部を用い、上位ビット群Ａ／Ｄ変換用に第２の増幅部及び上位ビット群データ出力部を用いることにより、アナログ入力電圧を一括してＡ／Ｄ変換する構成に比べて２つの電圧の比較動作を行う比較器の個数を大幅に減少することができ、回路構成の簡略化及び低消費電力化を図ることができる。
【０３２５】
請求項２記載のＡ／Ｄ変換回路のサブＡ／Ｄ変換器の入力電圧変換部は、アナログ入力電圧を複数の参照電圧に基づき変換して、所定の変換数の基準変換電圧を出力する基準変換電圧出力部と、所定の変換数の基準変換電圧間の電圧を補間して、一の基準変換電圧に対し所定倍数の中間電圧を生成して複数の変換電圧を出力する中間電圧生成部とを備えている。
【０３２６】
したがって、基準変換電圧出力部から出力される基準変換電圧の所定の変換数は、中間電圧生成部が無い場合に比べて１／（所定倍数）で済ますことができるため、基準変換電圧出力部の回路構成を簡略化することにより、サブＡ／Ｄ変換器全体の回路構成の大幅な簡略化を図ることができる。
【０３２７】
請求項３記載のＡ／Ｄ変換回路におけるサブＡ／Ｄ変換器の第１及び第２の増幅部はそれぞれ複数の第１及び第２の増幅器を有し、複数の第１及び第２の増幅器はそれぞれ、制御信号に基づき導通状態が変化することにより、増幅率が異なる複数種の回路構成を実現するスイッチ部を備えている。
【０３２８】
したがって、制御信号をスイッチ部に付与することにより、複数の第１及び第２の増幅器の増幅率を所望の増幅率に設定することができる。
【０３２９】
請求項４記載のＡ／Ｄ変換回路における抵抗値選択スイッチ部は、その導通状態によって第１及び第２の抵抗成分を共に異なる抵抗値に設定するため、抵抗値選択スイッチの導通状態によって第１及び第２の抵抗成分の抵抗値を共に変化させることにより、複数の第１及び第２の差動増幅器それぞれの増幅率を変化させることができる。
【０３３０】
また、制御信号によって定電流供給部が供給する定電流の電流量は変化しないため、第１及び第２の入力端に付与される電圧が同一の場合における第１及び第２の出力端の電圧を同一に設定することができる。
【０３３１】
請求項５記載のＡ／Ｄ変換回路における抵抗値選択スイッチ部は、第１，第２の部分抵抗成分間のノードと、第３，第４の部分抵抗成分間のノードとの間に介挿され、制御信号に基づきオン，オフ状態となる。
【０３３２】
したがって、抵抗値選択スイッチ部がオン状態の時、第１の抵抗成分の抵抗値は第２の部分抵抗成分の抵抗値、第２の抵抗成分の抵抗値は第４の部分抵抗値の抵抗値となり、オフ状態の時、第１の抵抗成分の抵抗値は第１及び第２の部分抵抗成分の抵抗値の和、第２の抵抗成分の抵抗値は第３及び第４の部分抵抗値の抵抗値の和となるため、オン状態時とオフ状態時とで第１及び第２の抵抗成分の抵抗値を変化させることができる。
【０３３３】
請求項６記載のＡ／Ｄ変換回路における第１及び第２の部分スイッチは、制御信号に基づき同時にオン，オフ状態となり、第１及び第２の抵抗成分にそれぞれ含まれる第２及び第４の部分抵抗成分の抵抗値をオン状態とオフ状態とで異なる値に設定することにより、オン状態時とオフ状態時とで第１及び第２の抵抗成分の抵抗値を変化させることができる。
【０３３４】
請求項７記載のＡ／Ｄ変換回路における第１及び第２の部分スイッチは、第１及び第２の抵抗成分それぞれに含まれる第１及び第３の部分抵抗成分に対して共通に設けられ、制御信号に基づき第１及び第２の部分スイッチの一方がオン状態、他方がオフ状態となり、第１の部分スイッチのオン状態時と第２の部分スイッチのオン状態とで第１及び第３の部分抵抗成分の抵抗値を異なる値に設定することにより、第１の部分スイッチがオン状態の時と第２の部分スイッチがオン状態時とで第１及び第２の抵抗成分の抵抗値を変化させることができる。
【０３３５】
請求項８記載のＡ／Ｄ変換回路におけるスイッチ部は、制御信号によって導通状態が制御され、第１及び第２の出力制御トランジスタの制御電極間に介挿されるトランジスタ接続抵抗成分をその導通状態によって異なる値に設定するため、スイッチ部の導通状態によって第１及び第２の出力制御トランジスタの他方電極側の抵抗値を変化させることにより、複数の第１及び第２の差動増幅器それぞれの増幅率を変化させることができる。
【０３３６】
また、制御信号によって定電流供給部が供給する定電流の電流量は変化しないため、第１及び第２の入力端に付与される電圧が同一の場合における第１及び第２の出力端の電圧を同一に設定することができる。
【０３３７】
請求項９記載のＡ／Ｄ変換回路におけるトランジスタ接続抵抗用トランジスタは、一方電極が第１の出力制御トランジスタの他方電極に接続され、他方電極が第２の出力制御トランジスタの他方電極に接続されされ、制御電極に制御信号を受け、制御信号に基づきオン抵抗値が異なる値に設定されるため、制御信号に基づき第１及び第２の出力制御トランジスタの他方電極側の抵抗値を変化させることができる。
【０３３８】
請求項１０記載のＡ／Ｄ変換回路における第１及び第２の部分スイッチは互いに異なる抵抗値を有する第１及び第２の部分トランジスタ接続抵抗成分それぞれの有効／無効をオン／オフによって指示し、第１及び第２の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となるため、第１及び第２の部分スイッチのオン，オフ状態によって、第１及び第２の出力制御トランジスタの他方電極側の抵抗値を第１あるいは第２の部分トランジスタ接続抵抗成分の抵抗値に変化させることができる。
【０３３９】
請求項１１記載のＡ／Ｄ変換回路における定電流選択スイッチは、制御信号によって導通状態が制御され、定電流供給部が供給する定電流の電流量をその導通状態によって異なる値に設定することにより、複数の第１及び第２の差動増幅器それぞれの増幅率を変化させることができる。
【０３４０】
請求項１２記載のＡ／Ｄ変換回路における第１及び第２のスイッチ部は第１及び第２の電流量で定電流を供給する第１及び第２の部分定電流供給部それぞれの選択／非選択をオン／オフによって決定し、制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０３４１】
したがって、第１及び第２の部分スイッチのオン，オフ状態によって、定電流供給部が供給する定電流の電流量を第１あるいは第２の電流量に変化させることができる。
【０３４２】
請求項１３記載のＡ／Ｄ変換回路のスイッチ部は、第１及び第２の出力制御トランジスタの他方電極と第２の部分定電流供給部の一端との間に設けられた第１の部分スイッチと、共通部分抵抗成分と第１及び第２の部分抵抗成分との間のノードと第２の部分定電流供給部の一端との間に設けられた第２の部分スイッチとを有し、第１及び第２の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０３４３】
したがって、第１の部分スイッチのオン，オフ状態によって、定電流供給部が供給する定電流の電流量を第１の電流量あるいは第１及び第２の電流量の和に変化させることができる。
【０３４４】
また、第１及び第２の部分スイッチのうち一方は必ずオン状態となるため、第１及び第２の部分抵抗成分より抵抗値が大きい共通部分抵抗成分を流れる電流量は制御信号に関係なく第１及び第２の電流量の和で一定となるため、第１及び第２の入力端に付与される電圧が同一の場合における第１及び第２の出力端の電圧をほぼ同一に設定することができる。
【０３４５】
請求項１４記載のＡ／Ｄ変換回路における第１の部分スイッチのオン状態時に定電流供給部の定電流の電流量を第１の電流量に決定し、第２の部分スイッチのオン状態時に定電流供給部の定電流の電流量を第２の電流量に決定し、第１及び第２の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０３４６】
したがって、第１及び第２の部分スイッチのオン，オフ状態によって、定電流供給部が供給する定電流の電流量を第１あるいは第２の電流量に変化させることができる。
【０３４７】
請求項１５記載のＡ／Ｄ変換回路のサブＡ／Ｄ変換器は、は第１及び第２の出力制御トランジスタにそれぞれ並列に接続される第１及び第２の補助トランジスタをさらに備え、第１及び第２の補助トランジスタの制御電極と第１及び第２の入力端とのそれぞれの接続／非接続をオン／オフで制御する第１の部分スイッチと、第１及び第２の補助トランジスタの制御電極と固定制御電圧とのそれぞれの接続／非接続をオン／オフで制御する第２の部分スイッチとを有し、固定制御電圧は印加時に第１及び第２の補助トランジスタそれぞれをオフ状態とする電圧を含み、第１及び第２の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０３４８】
したがって、第１及び第２の部分スイッチのオン，オフ状態によって、第１及び第２の入力端を制御電極に受けるトランジスタの構成を、第１及び第２の出力制御トランジスタのみの構成あるいは第１及び第２の出力制御トランジスタに第１及び第２の補助トランジスタを加えた構成に変化させることにより、複数の第１及び第２の差動増幅器の増幅率を変化させることができる。
【０３４９】
請求項１６記載のＡ／Ｄ変換回路のサブＡ／Ｄ変換器は、各々の一方電極が第１及び第２の出力端に接続され、各々の制御電極が第１及び第２の入力端に接続される第１及び第２の補助トランジスタと、各々の一端が第１及び第２の補助トランジスタの他方電極に接続され、各々の他端が第１及び第２の出力制御トランジスタの他方電極に接続される第１及び第２の並列接続抵抗成分とをさらに備え、第１及び第２の並列接続抵抗成分に対して共通に設けられる第１及び第２の部分スイッチを有し、第１の部分スイッチのオン状態時に第１及び第２の並列接続抵抗成分の抵抗値を第１の抵抗値に決定し、第２の部分スイッチのオン状態時に第１及び第２の並列接続抵抗成分の抵抗値を第２の抵抗値に決定し、第１及び第２の部分スイッチは制御信号に基づき一方がオン状態、他方がオフ状態となる。
【０３５０】
したがって、第１及び第２の部分スイッチのオン，オフ状態によって、第１及び第２の並列接続抵抗成分の抵抗値を変化させることにより、複数の第１及び第２の差動増幅器の増幅率を変化させることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１であるＡ／Ｄ変換器の構成を示すブロック図である。
【図２】  図１のサブＡ／Ｄ変換器の内部構成を示すブロック図である。
【図３】  実施の形態１のＡ／Ｄ変換器の動作を示すタイミング図である。
【図４】  フラッシュ型Ａ／Ｄ変換器における１単位のコンパレータの構成を示す説明図である。
【図５】  実施の形態１のＡ／Ｄ変換器における１単位のプリアンプ及びフォールディングアンプの構成を示す説明図である。
【図６】  実施の形態１のＡ／Ｄ変換器における１単位のコンパレータ（その１）の構成を示す説明図である。
【図７】  実施の形態１のＡ／Ｄ変換器における１単位のコンパレータ（その２）の構成を示す説明図である。
【図８】  実施の形態２のプリアンプの構成を示す回路図である。
【図９】  実施の形態２の効果説明用の回路図である。
【図１０】  実施の形態２の効果説明用の回路図である。
【図１１】  実施の形態３のプリアンプの構成を示す回路図である。
【図１２】  実施の形態４のプリアンプの構成を示す回路図である。
【図１３】  実施の形態５のプリアンプの構成を示す回路図である。
【図１４】  実施の形態６のプリアンプの構成を示す回路図である。
【図１５】  実施の形態７のプリアンプの構成を示す回路図である。
【図１６】  実施の形態８のプリアンプの構成を示す回路図である。
【図１７】  実施の形態９のプリアンプの構成を示す回路図である。
【図１８】  実施の形態１０のプリアンプの構成を示す回路図である。
【図１９】  実施の形態１１のプリアンプの構成を示す回路図である。
【図２０】  従来のフラッシュ型Ａ／Ｄ変換器の構成を示すブロック図である。
【図２１】  図２０のＡ／Ｄ変換器において分解能が１０ビットの内部構成を示すブロック図である。
【図２２】  図２０のＡ／Ｄ変換器において分解能が３ビットの内部構成を示すブロック図である。
【図２３】  図２２のプリエンコーダの内部構成を示す回路図である。
【図２４】  基本的のフォールディング型Ａ／Ｄ変換器の内部構成を示すブロック図である。
【図２５】  図２４におけるフォールディング回路の動作を示すグラフである。
【図２６】  改良型フォールディング型Ａ／Ｄ変換器の内部構成を示すブロック図である。
【図２７】  図２６におけるフォールディングアンプ群の動作を示すグラフである。
【図２８】  図２６におけるフォールディングアンプ群の一部構成を示す回路図である。
【図２９】  フォールディング＆インタポレーション型Ａ／Ｄ変換器の内部構成を示すブロック図である。
【図３０】  図２９におけるフォールディングアンプ群の動作を示すグラフである。
【図３１】  図２９におけるフォールディングアンプ群の一部構成を示す回路図である。
【図３２】  図２９のインタポレーション回路の内部構成を示す回路図である。
【図３３】  図２９のインタポレーション回路の動作を示すグラフである。
【図３４】  フォールディング＆インタポレーション型Ａ／Ｄ変換器の内部構成を示すブロック図である。
【図３５】  プリアンプ付フォールディング＆インタポレーション型Ａ／Ｄ変換器の内部構成を示すブロック図である。
【図３６】  図３４及び図３５のインタポレーション回路の内部構成を示す回路図である。
【図３７】  サブレンジ型型Ａ／Ｄ変換器の全体構成を示すブロック図である。
【図３８】  図３７のサブＡ／Ｄ変換器の内部構成を示すブロック図である。
【図３９】  図３７のサブＡ／Ｄ変換器にフォールディング＆インタポレーション型Ａ／Ｄ変換器を用いた場合の構成を示すブロック図である。
【図４０】  図３７のサブＡ／Ｄ変換器にプリアンプ付フォールディング＆インタポレーション型Ａ／Ｄ変換器を用いた場合の構成を示すブロック図である。
【図４１】  ユニファイド型Ａ／Ｄ変換器の全体構成を示すブロック図である。
【図４２】  システムＬＳＩの内部構成例を示す説明図である。
【符号の説明】
２  サブＡ／Ｄ変換器、１１，２１  ゲイン可変プリアンプ群、１２  フォールディングアンプ群、１３  インタポレーション回路、１４，２４  コンパレータ群、１５  プリエンコンーダ、１６，２６  エンコーダ、２７  エラー補正回路、３９，４０，５４，５５  トランジスタ群、４１〜５１  抵抗、Ｍ１，Ｍ２，Ｍ１３〜Ｍ１６  ＰＭＯＳトランジスタ、Ｍ３〜Ｍ８，Ｍ１１，Ｍ１２，Ｍ２３〜Ｍ２８，ＱＳＷ  ＮＭＯＳトランジスタ、ＳＷ１〜ＳＷ２３  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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