(57)【特許請求の範囲】
【請求項１】
クロック信号に応じて第１のノードを第１の論理レベルにする第１のトランジスタと、
入力信号に応じて前記第１のノードを前記第１の論理レベルとは異なる第２の論理レベルにする入力回路と、
前記第１のノードが前記第１の論理レベルとなるときに第２のノードを前記第１の論理レベルになるようにする第２のトランジスタと、
前記第１のノードと前記第２のノードとの間に接続され、前記第１のノードが前記第１の論理レベルであるときに抵抗値が大きくなり、前記第２の論理レベルであるときに抵抗値が小さくなる第１の抵抗素子と、
前記第２のノードを入力とし、出力ノードを前記第１の論理レベルにするか否かを制御する第１の駆動トランジスタと、
前記第１のノードと同一の論理レベルの信号を入力とし、前記出力ノードを前記第２の論理レベルにするか否かを制御する第２の駆動トランジスタと
を備えた半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第２のトランジスタは、
前記クロック信号に応じて前記第２のノードを前記第１の論理レベルにする
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記第１のノードの論理レベルを反転して出力するインバータを更に備え、
前記第２のトランジスタは、
前記インバータの出力信号を入力とし、前記第１のノードが前記第１の論理レベルであるときに前記第２のノードを前記第１の論理レベルにする
ことを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路において、
前記出力ノードを入力とし、前記出力ノードが前記第２の論理レベルであるときに前記第２のノードを前記第１の論理レベルにする第３のトランジスタを更に備えた
ことを特徴とする半導体集積回路。
【請求項５】
請求項１に記載の半導体集積回路において、
前記出力ノードを入力とし、前記出力ノードが前記第２の論理レベルであるときに前記第１のノードを前記第１の論理レベルにする第３のトランジスタを更に備えた
ことを特徴とする半導体集積回路。
【請求項６】
請求項１に記載の半導体集積回路において、
前記第１のノードの論理レベルを反転して出力するインバータと、
前記インバータの出力信号を入力とし、前記第１のノードが前記第１の論理レベルであるときにその論理レベルを維持するように動作する第３のトランジスタとを更に備えた
ことを特徴とする半導体集積回路。
【請求項７】
請求項１に記載の半導体集積回路において、
前記第１のノードを入力とし、出力ノードを前記第１の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備える
ことを特徴とする半導体集積回路。
【請求項８】
請求項１に記載の半導体集積回路において、
前記第１の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである
ことを特徴とする半導体集積回路。
【請求項９】
請求項１に記載の半導体集積回路において、
前記第１のノードの論理レベルを反転して出力するインバータと、
前記インバータの出力信号を入力とし、前記第１のノードが前記第２の論理レベルであるときに第３のノードを前記第２の論理レベルになるようにする第３のトランジスタと、
前記第１のノードと前記第３のノードとの間に接続され、前記第１のノードが前記第１の論理レベルであるときに抵抗値が小さくなり、前記第２の論理レベルであるときに抵抗値が大きくなる第２の抵抗素子とを更に備え、
前記第２の駆動トランジスタは、前記第３のノードを入力とする
ことを特徴とする半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路において、
前記第１のノードを入力とし、出力ノードを前記第２の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備える
ことを特徴とする半導体集積回路。
【請求項１１】
請求項９に記載の半導体集積回路において、
前記第２の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１に記載の半導体集積回路において、
前記クロック信号を入力とし、前記入力回路と直列に接続され、前記クロック信号が前記第１の論理レベルであるときに導通する第３のトランジスタを更に備える
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１に記載の半導体集積回路を複数備え、
前記複数の半導体集積回路の前記第１及び第２の駆動トランジスタは、１つの論理回路を構成している
ことを特徴とする半導体集積回路。
【請求項１４】
入力ノードが第１の論理レベルであるときに第１のノードを前記第１の論理レベルになるようにする第１のトランジスタと、
前記入力ノードと前記第１のノードとの間に接続され、前記入力ノードが前記第１の論理レベルであるときに抵抗値が大きくなり、前記第１の論理レベルとは異なる第２の論理レベルであるときに抵抗値が小さくなる第１の抵抗素子と、
前記第１のノードを入力とし、出力ノードを前記第１の論理レベルにするか否かを制御する第１の駆動トランジスタと、
前記入力ノードと同一の論理レベルの信号を入力とし、前記出力ノードを前記第２の論理レベルにするか否かを制御する第２の駆動トランジスタと
を備えた半導体集積回路。
【請求項１５】
請求項１４に記載の半導体集積回路において、
前記入力ノードの論理レベルを反転して出力するインバータを更に備え、
前記第１のトランジスタは、
前記インバータの出力信号を入力とし、前記入力ノードが前記第１の論理レベルであるときに前記第１のノードを前記第１の論理レベルにする
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１４に記載の半導体集積回路において、
前記入力ノードを入力とし、前記出力ノードを前記第１の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備える
ことを特徴とする半導体集積回路。
【請求項１７】
請求項１４に記載の半導体集積回路において、
前記第１の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１４に記載の半導体集積回路において、
前記入力ノードの論理レベルを反転して出力するインバータと、
前記インバータの出力信号を入力とし、前記入力ノードが前記第２の論理レベルであるときに第２のノードを前記第２の論理レベルになるようにする第２のトランジスタと、
前記入力ノードと前記第２のノードとの間に接続され、前記入力ノードが前記第１の論理レベルであるときに抵抗値が小さくなり、前記第２の論理レベルであるときに抵抗値が大きくなる第２の抵抗素子とを更に備え、
前記第２の駆動トランジスタは、前記第２のノードを入力とする
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１８に記載の半導体集積回路において、
前記入力ノードを入力とし、前記出力ノードを前記第２の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備える
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１８に記載の半導体集積回路において、
前記第２の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである
ことを特徴とする半導体集積回路。
【請求項２１】
請求項１４に記載の半導体集積回路を複数備え、
前記複数の半導体集積回路の前記第１及び第２の駆動トランジスタは、１つの論理回路を構成している
ことを特徴とする半導体集積回路。
【請求項２２】
請求項１〜２１のいずれかに記載の半導体集積回路において、
前記第１の電位は高論理レベルであり、前記第２の電位は低論理レベルであることを特徴とする半導体集積回路。
【請求項２３】
請求項１〜２１のいずれかに記載の半導体集積回路において、
前記第１の電位は低論理レベルであり、前記第２の電位は高論理レベルであることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、論理回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路においては、プロセスを微細化して、動作の高速化、省面積化、低消費電力化等が実現されてきている。プロセスを微細化し、トランジスタのゲート長が短くなると、トランジスタがオンの状態のときに流れるトランジスタの単位ゲート幅当たりのドレイン電流量が増加するというメリットがある。一方、トランジスタがオフの状態のときに流れるドレイン−ソース間のリーク電流（以下では、サブスレッショルド電流と称する）が増加してしまうという問題がある。微細化に伴うこのサブスレッショルド電流の増加率は、トランジスタがオンの状態のときに流れるドレイン電流量の増加率よりも大きい。
【０００３】
図１１は、従来のダイナミック型の半導体集積回路の例を示す回路図である。図１１の回路は、ＰＭＯＳトランジスタ２１０１，２１０２と、入力回路２１２０と、出力回路２１３０とを備えている。入力回路２１２０は、ＮＭＯＳトランジスタ２１２１，２１２２を備え、出力回路２１３０は、ＰＭＯＳトランジスタ２１３１と、ＮＭＯＳトランジスタ２１３２とを備えている。図１１の回路は、入力信号ＶＩ１及びＶＩ２の論理和を求めて出力する回路である。
【０００４】
クロック信号ＣＬＫが“Ｌ”（低論理レベル）の期間はプリチャージ期間である。この期間において、ＰＭＯＳトランジスタ２１０１がオンになって、ノードＮ２１１をプリチャージする。入力信号ＶＩ１，ＶＩ２は、“Ｌ”の状態を続ける。
【０００５】
クロック信号ＣＬＫが“Ｈ”（高論理レベル）の期間は評価期間である。この期間において、入力信号ＶＩ１及びＶＩ２はアクティブになる。入力信号ＶＩ１及びＶＩ２のうちのいずれかが“Ｈ”になると、ノードＮ２１１はディスチャージされ、出力信号Ｖ２１は“Ｈ”になる。入力信号ＶＩ１及びＶＩ２がともに“Ｌ”であれば、ノードＮ２１１はディスチャージされず、出力信号Ｖ２１は“Ｌ”である。このとき、ＰＭＯＳトランジスタ２１０１がオンであって、ノードＮ２１１の電位を“Ｈ”に保持する。
【０００６】
図１２は、従来のスタティック型の半導体集積回路の例を示す回路図である。図１２の回路は、インバータが２段直列に接続されたバッファ回路として動作する。図１２の回路は、ＰＭＯＳトランジスタ２２３１と、ＮＭＯＳトランジスタ２２３２とを有するインバータと、ＰＭＯＳトランジスタ２２８１と、ＮＭＯＳトランジスタ２２８２とを有するインバータとを備えている。
【０００７】
【発明が解決しようとする課題】
図１４のような構成のダイナミック回路において、トランジスタがオフのときに流れるサブスレッショルド電流が、トランジスタがオンのときに流れるドレイン電流に比べて無視できないようになった場合について説明する。
【０００８】
評価期間において、入力信号ＶＩ１，ＶＩ２がともに“Ｌ”であるとしても、ＮＭＯＳトランジスタ２１２１，２１２２にはサブスレッショルド電流が流れる。このとき、電源からＰＭＯＳトランジスタ２１０２と、ＮＭＯＳトランジスタ２１２１又は２１２２とを通って、接地線に電流が流れる。このとき、ノードＮ２１１の電位は、電源電位ＶＤＤよりも電圧Ｖｄだけ低い値となる。
【０００９】
ここで、電圧ＶｄがＰＭＯＳトランジスタ２１３１のスレッショルド電圧Ｖｔ（トランジスタがオフの状態からオンの状態に切り替わる時の、そのゲート−ソース間の電圧）よりも小さければ、ＰＭＯＳトランジスタ２１３１はオフ、ＮＭＯＳトランジスタ２１３２がオンとなり、出力信号Ｖ２１は“Ｌ”になる。このときの出力信号Ｖ２１の電位は、接地電位ＶＳＳよりも高い値となる。ＰＭＯＳトランジスタ２１３１の抵抗値をＲ２１３１、ＮＭＯＳトランジスタ２１３２の抵抗値をｒ２１３２すると、出力信号Ｖ２１の電位の接地電位ＶＳＳからのシフトＶｄｏは、ＶＤＤ＊ｒ２１３２／（Ｒ２１３１＋ｒ２１３２）となる。
【００１０】
また、電圧ＶｄがＰＭＯＳトランジスタ２１３１のスレッショルド電圧Ｖｔよりも大きければ、このトランジスタがオンになってしまう。ＰＭＯＳトランジスタ２１３１と、ＮＭＯＳトランジスタ２１３２とがともにオンになるので、出力が不定になる他、これらのトランジスタに大きな貫通電流が流れてしまう。
【００１１】
プリチャージ期間においても、ＮＭＯＳトランジスタ２１２１，２１２２にサブスレッショルド電流が流れると、ノードＮ２１１の電位は電源電位ＶＤＤよりも小さくなるので、同様のことが生じ得る。
【００１２】
サブスレッショルド電流は、トランジスタのゲート−ソース間の電圧Ｖｇｓに対して指数関数的に増加するという性質があるので、ＰＭＯＳトランジスタ２１３１のゲート−ソース間電圧Ｖｇｓが電圧Ｖｄである場合には、このトランジスタにはＶｇｓ＝０のときに比べて大きな電流が流れることになり、出力信号Ｖ２１の電位のシフトＶｄｏが大きな値となってしまう。
【００１３】
このように、サブスレッショルド電流を無視できない場合には、出力信号Ｖ２１の電位のシフト、すなわち、出力されるＤＣノイズが無視できない程大きなものとなる。特に、入力信号に含まれていたＤＣノイズよりも出力信号に含まれるＤＣノイズの方が大きい場合には、ＤＣノイズが増幅されたことになる。
【００１４】
このような現象については、文献Atila Alvandpour et. al. 2001 Symposium on VLSI Circuits Digest of Technical Papers 3-4, "A conditional Keeper Technique for Sub-0.13μ Wide Dynamic Gates"に記述されている。
【００１５】
入力信号に含まれるＤＣノイズを増幅して出力してしまうような回路を複数直列に接続すると、ＤＣノイズがだんだん大きくなって、ついには回路が誤動作してしまう。また、回路がＤＣノイズを増幅しないような場合であっても、電圧Ｖｄや出力信号Ｖ２１の電位のシフトＶｄｏが大きな値となると、電源と接地線との間に流れるリーク電流が指数関数的に大きくなるので、トランジスタがオフであるときの消費電力が大きくなってしまうという問題点があった。
【００１６】
図１５のような構成のスタティック回路においても、トランジスタがオフのときに流れるサブスレッショルド電流が、トランジスタがオンのときに流れるドレイン電流に比べて無視できないようになった場合には、同様の問題がある。
【００１７】
すなわち、ＰＭＯＳトランジスタ２２３１にサブスレッショルド電流が流れるので、入力信号ＶＩが“Ｈ”であっても、ノードＮ２２１の電位は接地電位ＶＳＳよりも高くなる。このため、出力信号Ｖ２２の電位は電源電位ＶＤＤよりも低い値となる。すなわち、出力信号Ｖ２２にはＤＣノイズが含まれる。入力信号に含まれていたＤＣノイズよりも出力信号に含まれるＤＣノイズの方が大きい場合には、ＤＣノイズが増幅されたことになる。やはり、入力信号に含まれるＤＣノイズを増幅して出力してしまうような回路を複数直列に接続すると、回路が誤動作してしまう。
【００１８】
本発明は、ＤＣノイズの少ない信号を出力する半導体集積回路を提供することを課題とする。
【００１９】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、半導体集積回路として、クロック信号に応じて第１のノードを第１の論理レベルにする第１のトランジスタと、入力信号に応じて前記第１のノードを前記第１の論理レベルとは異なる第２の論理レベルにする入力回路と、前記第１のノードが前記第１の論理レベルとなるときに第２のノードを前記第１の論理レベルになるようにする第２のトランジスタと、前記第１のノードと前記第２のノードとの間に接続され、前記第１のノードが前記第１の論理レベルであるときに抵抗値が大きくなり、前記第２の論理レベルであるときに抵抗値が小さくなる第１の抵抗素子と、前記第２のノードを入力とし、出力ノードを前記第１の論理レベルにするか否かを制御する第１の駆動トランジスタと、前記第１のノードと同一の論理レベルの信号を入力とし、前記出力ノードを前記第２の論理レベルにするか否かを制御する第２の駆動トランジスタとを備えるものである。
【００２０】
請求項１の発明によると、第１の抵抗素子を備えているので、第１の駆動トランジスタがオフとなるときに、このトランジスタのゲート−ソース間電圧の絶対値を小さくすることができる。このため、クロックに同期して動作するダイナミック回路において、第１の駆動トランジスタのサブスレッショルド電流を削減することができるので、出力信号に含まれるＤＣノイズを小さくすることができる。
【００２１】
また、請求項２の発明では、請求項１に記載の半導体集積回路において、前記第２のトランジスタは、前記クロック信号に応じて前記第２のノードを前記第１の論理レベルにするものである。
【００２２】
また、請求項３の発明は、請求項１に記載の半導体集積回路において、前記第１のノードの論理レベルを反転して出力するインバータを更に備え、前記第２のトランジスタは、前記インバータの出力信号を入力とし、前記第１のノードが前記第１の論理レベルであるときに前記第２のノードを前記第１の論理レベルにするものである。
【００２３】
また、請求項４の発明は、請求項１に記載の半導体集積回路において、前記出力ノードを入力とし、前記出力ノードが前記第２の論理レベルであるときに前記第２のノードを前記第１の論理レベルにする第３のトランジスタを更に備えたものである。
【００２４】
また、請求項５の発明は、請求項１に記載の半導体集積回路において、前記出力ノードを入力とし、前記出力ノードが前記第２の論理レベルであるときに前記第１のノードを前記第１の論理レベルにする第３のトランジスタを更に備えたものである。
【００２５】
また、請求項６の発明は、請求項１に記載の半導体集積回路において、前記第１のノードの論理レベルを反転して出力するインバータと、前記インバータの出力信号を入力とし、前記第１のノードが前記第１の論理レベルであるときにその論理レベルを維持するように動作する第３のトランジスタとを更に備えたものである。
【００２６】
また、請求項７の発明は、請求項１に記載の半導体集積回路において、前記第１のノードを入力とし、出力ノードを前記第１の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備えるものである。
【００２７】
また、請求項８の発明では、請求項１に記載の半導体集積回路において、前記第１の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである。
【００２８】
また、請求項９の発明は、請求項１に記載の半導体集積回路において、前記第１のノードの論理レベルを反転して出力するインバータと、前記インバータの出力信号を入力とし、前記第１のノードが前記第２の論理レベルであるときに第３のノードを前記第２の論理レベルになるようにする第３のトランジスタと、前記第１のノードと前記第３のノードとの間に接続され、前記第１のノードが前記第１の論理レベルであるときに抵抗値が小さくなり、前記第２の論理レベルであるときに抵抗値が大きくなる第２の抵抗素子とを更に備え、前記第２の駆動トランジスタは、前記第３のノードを入力とするものである。
【００２９】
請求項９の発明によると、第２の抵抗素子を備えているので、第２の駆動トランジスタがオフとなるときに、このトランジスタのゲート−ソース間電圧の絶対値を小さくすることができる。このため、第２の駆動トランジスタのサブスレッショルド電流を削減することができるので、出力信号に含まれるＤＣノイズを小さくすることができる。
【００３０】
また、請求項１０の発明は、請求項９に記載の半導体集積回路において、前記第１のノードを入力とし、出力ノードを前記第２の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備えるものである。
【００３１】
また、請求項１１の発明では、請求項９に記載の半導体集積回路において、前記第２の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである。
【００３２】
また、請求項１２の発明は、請求項１に記載の半導体集積回路において、前記クロック信号を入力とし、前記入力回路と直列に接続され、前記クロック信号が前記第１の論理レベルであるときに導通する第３のトランジスタを更に備えるものである。
【００３３】
また、請求項１３の発明は、請求項１に記載の半導体集積回路を複数備え、前記複数の半導体集積回路の前記第１及び第２の駆動トランジスタは、１つの論理回路を構成しているものである。
【００３４】
また、請求項１４の発明は、半導体集積回路として、入力ノードが第１の論理レベルであるときに第１のノードを前記第１の論理レベルになるようにする第１のトランジスタと、前記入力ノードと前記第１のノードとの間に接続され、前記入力ノードが前記第１の論理レベルであるときに抵抗値が大きくなり、前記第１の論理レベルとは異なる第２の論理レベルであるときに抵抗値が小さくなる第１の抵抗素子と、前記第１のノードを入力とし、出力ノードを前記第１の論理レベルにするか否かを制御する第１の駆動トランジスタと、前記入力ノードと同一の論理レベルの信号を入力とし、前記出力ノードを前記第２の論理レベルにするか否かを制御する第２の駆動トランジスタとを備えるものである。
【００３５】
請求項１４の発明によると、第１の抵抗素子を備えているので、第１の駆動トランジスタがオフとなるときに、このトランジスタのゲート−ソース間電圧の絶対値を小さくすることができる。このため、第１の駆動トランジスタのサブスレッショルド電流を削減することができるので、出力信号に含まれるＤＣノイズを小さくすることができる。
【００３６】
また、請求項１５の発明は、請求項１４に記載の半導体集積回路において、前記入力ノードの論理レベルを反転して出力するインバータを更に備え、前記第１のトランジスタは、前記インバータの出力信号を入力とし、前記入力ノードが前記第１の論理レベルであるときに前記第１のノードを前記第１の論理レベルにするものである。
【００３７】
また、請求項１６の発明は、請求項１４に記載の半導体集積回路において、前記入力ノードを入力とし、前記出力ノードを前記第１の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備えるものである。
【００３８】
また、請求項１７の発明では、請求項１４に記載の半導体集積回路において、前記第１の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである。
【００３９】
また、請求項１８の発明は、請求項１４に記載の半導体集積回路において、前記入力ノードの論理レベルを反転して出力するインバータと、前記インバータの出力信号を入力とし、前記入力ノードが前記第２の論理レベルであるときに第２のノードを前記第２の論理レベルになるようにする第２のトランジスタと、前記入力ノードと前記第２のノードとの間に接続され、前記入力ノードが前記第１の論理レベルであるときに抵抗値が小さくなり、前記第２の論理レベルであるときに抵抗値が大きくなる第２の抵抗素子とを更に備え、前記第２の駆動トランジスタは、前記第２のノードを入力とするものである。
【００４０】
また、請求項１９の発明は、請求項１８に記載の半導体集積回路において、前記入力ノードを入力とし、前記出力ノードを前記第２の論理レベルにするか否かを制御する第３の駆動トランジスタを更に備えるものである。
【００４１】
また、請求項２０の発明では、請求項１８に記載の半導体集積回路において、前記第２の抵抗素子は、ゲートとドレインとの間が接続されたトランジスタである。
【００４２】
また、請求項２１の発明では、請求項１４に記載の半導体集積回路を複数備え、前記複数の半導体集積回路の前記第１及び第２の駆動トランジスタは、１つの論理回路を構成しているものである。
【００４３】
また、請求項２２の発明は、請求項１〜２１のいずれかに記載の半導体集積回路において、前記第１の電位は高論理レベルであり、前記第２の電位は低論理レベルであることを特徴とする。
【００４４】
また、請求項２３の発明は、請求項１〜２１のいずれかに記載の半導体集積回路において、前記第１の電位は低論理レベルであり、前記第２の電位は高論理レベルであることを特徴とする。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体集積回路の回路図である。図１の半導体集積回路は、ＰＭＯＳトランジスタ（ｐ形ＭＯＳＦＥＴ（metal oxide semiconductor field-effect transistor））１０１，１０２，１０５，１０７，１１５と、入力回路１２０と、出力回路１３０とを備えている。入力回路１２０は、ＮＭＯＳトランジスタ（ｎ形ＭＯＳＦＥＴ）１２１，１２２を備えている。出力回路１３０は、ＰＭＯＳトランジスタ１３１と、ＮＭＯＳトランジスタ１３２とを備えている。ＰＭＯＳトランジスタ１０１，１０７は、それぞれ第１及び第２のトランジスタとして動作する。ＰＭＯＳトランジスタ１３１、及びＮＭＯＳトランジスタ１３２は、それぞれ第１及び第２の駆動トランジスタとして動作する。
【００４７】
ＰＭＯＳトランジスタ１０１のソースには電源電位ＶＤＤが与えられ、ゲートにはクロック信号ＣＬＫが与えられている。ＰＭＯＳトランジスタ１０１のドレインは、第１のノードＮ１１である。ＰＭＯＳトランジスタ１０１は、クロック信号ＣＬＫが低論理レベル（以下では、“Ｌ”と表記する）のときにオンになり、第１のノードＮ１１を電源電位ＶＤＤ近傍の電位にプリチャージする。プリチャージされると、ノードＮ１１の電位は高論理レベル（以下では、“Ｈ”と表記する）になる。ここでは、高論理レベルが第１の論理レベル、低論理レベルが第２の論理レベルであるとしている。
【００４８】
ＮＭＯＳトランジスタ１２１のソースには接地電位ＶＳＳが与えられ、ゲートには入力信号ＶＩ１が与えられている。ＮＭＯＳトランジスタ１２２のソースには接地電位ＶＳＳが与えられ、ゲートには入力信号ＶＩ２が与えられている。ＮＭＯＳトランジスタ１２１，１２２のドレインは、第１のノードＮ１１に接続されている。入力信号ＶＩ１，ＶＩ２は、クロック信号ＣＬＫが“Ｈ”のときにのみアクティブ状態になり、クロック信号ＣＬＫが“Ｌ”のときは“Ｌ”に固定される信号である。ＮＭＯＳトランジスタ１２１，１２２は、それぞれ、入力信号ＶＩ１，ＶＩ２が“Ｈ”の時に、第１のノードＮ１１を接地電位ＶＳＳ近傍の電位（すなわち、“Ｌ”）にディスチャージする。すなわち、入力回路１２０は、ＯＲ回路として動作する。
【００４９】
ＰＭＯＳトランジスタ１０２は、駆動能力(飽和電流量)が小さいＰＭＯＳトランジスタであって、そのゲートには図１の回路の出力信号Ｖ１、ソースには電源電位ＶＤＤが与えられている。ＰＭＯＳトランジスタ１０２のドレインは、ノードＮ１１に接続されている。ＰＭＯＳトランジスタ１０２は、出力信号Ｖ１が“Ｌ”の時に、ノードＮ１１を電源電位ＶＤＤ近傍の電位（すなわち、“Ｈ”）にプリチャージする。
【００５０】
ＰＭＯＳトランジスタ１０２は、ＮＭＯＳトランジスタ１２１，１２２がともにオフであるときに、ノードＮ１１を電源電位ＶＤＤの近傍の電位に維持する。一方、ＮＭＯＳトランジスタ１２１，１２２のうちの少なくとも一つがオンになった時に、ノードＮ１１を接地電位ＶＳＳ近傍の電位に所望の時間内にディスチャージできるようにするため、ＰＭＯＳトランジスタ１０２の駆動能力は、ＮＭＯＳトランジスタ１２１，１２２の駆動能力の１／１０程度以下に調整してある。
【００５１】
ＰＭＯＳトランジスタ１０７のソースには電源電位ＶＤＤが与えられ、ゲートにはクロック信号ＣＬＫが与えられている。ＰＭＯＳトランジスタ１０７のドレインは、第２のノードＮ１２となっている。ＰＭＯＳトランジスタ１０７は、クロック信号ＣＬＫが“Ｌ”の時に、ノードＮ１２を電源電位ＶＤＤ近傍の電位にプリチャージする。第１及び第２のノードＮ１１，Ｎ１２は、プリチャージラインとも呼ばれる。
【００５２】
ＰＭＯＳトランジスタ１０５のゲートとドレインとは、ノードＮ１１に接続され、ソースは、ＰＭＯＳトランジスタ１０７のドレイン、すなわち、ノードＮ１２に接続されている。ノードＮ１１が接地電位ＶＳＳ近傍の電位のときは、ＰＭＯＳトランジスタ１０５は、オンとなり、ソースとドレインとの間が導通する。ソースとドレインとの間の抵抗が小さくなるので、ノードＮ１２へノードＮ１１の電位が伝えられる。このとき、ノードＮ１２の電位は、ノードＮ１１の電位よりも電圧Ｖｔｐ１程度高くなる。ここで、電圧Ｖｔｐ１は、ＰＭＯＳトランジスタ１０５のスレッショルド電圧である。ノードＮ１１が電源電位ＶＤＤ近傍の電位のときは、ＰＭＯＳトランジスタ１０５は、オフとなり、ソースとドレインとの間が非導通となる。つまり、ソースとドレインとの間の抵抗が大きくなる。このように、ＰＭＯＳトランジスタ１０５は、第１のノードＮ１１と第２のノードＮ１２との間に接続された抵抗素子として動作する。
【００５３】
ＰＭＯＳトランジスタ１１５は、駆動能力(飽和電流量)が小さいＰＭＯＳトランジスタであって、そのゲートには出力信号Ｖ１、ソースには電源電位ＶＤＤが与えられている。ＰＭＯＳトランジスタ１１５のドレインは、ノードＮ１２に接続されている。ＰＭＯＳトランジスタ１１５は、出力信号Ｖ１が“Ｌ”の時に、ノードＮ１２を電源電位ＶＤＤ近傍の電位にプリチャージする。
【００５４】
ＰＭＯＳトランジスタ１１５は、ＰＭＯＳトランジスタ１０５が非導通であるときに、第２のノードＮ１２を電源電位ＶＤＤの近傍の電位に維持する。一方、ＮＭＯＳトランジスタ１２１，１２２のうちの少なくとも一方と、ＰＭＯＳトランジスタ１０５とが同時にオンになった時に、ノードＮ１２を接地電位ＶＳＳ近傍の電位に、所望の時間内にディスチャージできるようにするため、ＰＭＯＳトランジスタ１１５の駆動能力は、ＮＭＯＳトランジスタ１２１，１２２及びＰＭＯＳトランジスタ１０５の駆動能力の１／１０程度以下に調整してある。
【００５５】
ＰＭＯＳトランジスタ１３１のソースには電源電位ＶＤＤが与えられ、ゲートにはノードが接続されている。ＰＭＯＳトランジスタ１３１のドレインにはＮＭＯＳトランジスタ１３２のドレインが接続されている。ＰＭＯＳトランジスタ１３１のドレインは、出力ノードとなっていて、出力信号Ｖ１を出力している。ノードＮ１２が接地電位ＶＳＳ近傍の電位の時に、ＰＭＯＳトランジスタ１３１は、ソースとドレインとの間が導通し、出力信号Ｖ１を“Ｈ”にする。
【００５６】
ＮＭＯＳトランジスタ１３２のソースには接地電位ＶＳＳが与えられ、ゲートにはＰＭＯＳトランジスタ１０１のドレイン、すなわち、ノードＮ１１が接続されている。ノードＮ１１が電源電位ＶＤＤ近傍の電位の時に、ＮＭＯＳトランジスタ１３２は、ソースとドレインとの間が導通し、出力信号Ｖ１を“Ｌ”にする。
【００５７】
以下、図１の半導体集積回路の動作について説明する。図１の半導体集積回路は、ダイナミック回路の一種であって、クロック信号ＣＬＫが“Ｌ”である期間はプリチャージ期間、“Ｈ”である期間は評価期間と呼ばれる。図１の半導体集積回路は、評価期間においてアクティブになる入力信号ＶＩ１，ＶＩ２の論理和を、出力信号Ｖ１として出力する。
【００５８】
まず、プリチャージ期間における図１の半導体集積回路の動作を詳細に説明する。プリチャージ期間においては、クロック信号ＣＬＫが“Ｌ”であるので、ＰＭＯＳトランジスタ１０１がオンになる。この期間において、入力信号ＶＩ１，ＶＩ２は、“Ｌ”に固定されるので、ＮＭＯＳトランジスタ１２１，１２２はオフになる。すると、ノードＮ１１は電源電位ＶＤＤ近傍の電位にプリチャージされるので、ＰＭＯＳトランジスタ１０５はオフになる。プリチャージ期間においては、ＰＭＯＳトランジスタ１０７もオンになるので、ノードＮ１２は電源電位ＶＤＤ近傍の電位にプリチャージされる。
【００５９】
ノードＮ１１とノードＮ１２とが共に電源電位ＶＤＤ近傍の電位となるので、ＰＭＯＳトランジスタ１３１はオフ、ＮＭＯＳトランジスタ１３２はオンとなる。したがって、出力信号Ｖ１は“Ｌ”となる。このとき、ＰＭＯＳトランジスタ１０２，１１５もオンとなる。
【００６０】
しかしながら、ＮＭＯＳトランジスタ１２１，１２２及びＰＭＯＳトランジスタ１０５がオフとなっているにもかかわらず、これらのトランジスタのソース−ドレイン間にはサブスレッショルド電流が流れる。このとき流れる電流には、ＰＭＯＳトランジスタ１０１，１０２からＮＭＯＳトランジスタ１２１，１２２へ流れる電流と、ＰＭＯＳトランジスタ１０７，１１５からＰＭＯＳトランジスタ１０５を経由してＮＭＯＳトランジスタ１２１，１２２へ流れる電流とがある。このため、プリチャージ期間におけるノードＮ１１，Ｎ１２のそれぞれの電位ＶＰ１１，ＶＰ１２は、いずれも電源電位ＶＤＤよりも小さい値となる。
【００６１】
このとき、ノードＮ１２の電位ＶＰ１２は、ノードＮ１１の電位ＶＰ１１よりも、（ＶＤＤ−ＶＰ１１）＊Ｒ１０５／（ＲＰ＋Ｒ１０５）だけ高くなる。ＰＭＯＳトランジスタ１０７及び１１５は、図１のようにソース同士、及びドレイン同士が接続されている。抵抗値ＲＰは、このようにＰＭＯＳトランジスタ１０７及び１１５が並列に接続された回路の抵抗値であって、これらのトランジスタがともにオンとなっている時の値である。すなわち、ＰＭＯＳトランジスタ１０７，１１５のそれぞれのオン時のソース−ドレイン間抵抗値をｒ１０７，ｒ１１５とすると、ＲＰ＝ｒ１０７＊ｒ１１５／（ｒ１０７＋ｒ１１５）である。抵抗値Ｒ１０５は、ＮＭＯＳトランジスタ１０５がオフである時における、そのソース−ドレイン間の抵抗値である。
【００６２】
抵抗値Ｒ１０５を、抵抗値ＲＰよりも大きな抵抗値になるようにすることは容易にできるので、ＰＭＯＳトランジスタ１３１のゲートの電位を、このゲートを直接ノードＮ１１に接続する場合よりも、電源電位ＶＤＤに近い電位にすることができる。したがって、ＰＭＯＳトランジスタ１３１のサブスレッショルド電流を削減することができる。
【００６３】
一般に、ＰＭＯＳトランジスタのオフ時のサブスレッショルド電流は、ソース−ゲート間電圧Ｖｇｓに対して指数関数的に変化する。すなわち、ドレイン−ソース間電流Ｉｄｓ＝Ｉｓａ＊ＥＸＰ（Ｖｇｓ／ｎ＊Ｕｒ）＊（１−ＥＸＰ（−Ｖｇｓ／Ｕｒ））であるので、ゲート電位を電源電位ＶＤＤにわずかでも近づければ、効果的にサブスレッショルド電流を削減できる（Ｕｒ＝ｋＴ／ｑ，ｎ＝（１＋Ｃｄ／Ｃｏｘ），ｋ：ボルツマン定数，Ｔ：絶対温度，ｑ：電子の電荷，Ｃｄ：空乏層容量，Ｃｏｘ：ゲート容量）。
【００６４】
言い換えると、ＰＭＯＳトランジスタ１３１のゲートを直接ノードＮ１１に接続する場合に比べて、ＰＭＯＳトランジスタ１３１のオフ時のソース−ドレイン間の抵抗値Ｒ１３１を高くすることができる。ＮＭＯＳトランジスタ１３２のオン時のソース−ドレイン間の抵抗値をｒ１３２とすると、出力信号Ｖ１の電位はＶＤＤ＊ｒ１３２／（Ｒ１３１＋ｒ１３２）であるので、図１の回路によると、出力信号Ｖ１の電位をより接地電位ＶＳＳに近づけることができる。すなわち、出力信号Ｖ１におけるＤＣノイズを少なくすることができる。
【００６５】
次に、評価期間における図１の半導体集積回路の動作を詳細に説明する。評価期間においては、クロック信号ＣＬＫが“Ｈ”であるので、ＰＭＯＳトランジスタ１０１，１０７がオフになる。プリチャージ期間において出力信号Ｖ１は“Ｌ”であったので、ＰＭＯＳトランジスタ１０２，１１５はオンであり、ノードＮ１１はＰＭＯＳトランジスタ１０２によって弱くプリチャージされ、ノードＮ１２はＰＭＯＳトランジスタ１１５によって弱くプリチャージされている。
【００６６】
評価期間においては、入力信号ＶＩ１，ＶＩ２がアクティブ状態になる。入力信号ＶＩ１，ＶＩ２がともに“Ｌ”である場合には、ＮＭＯＳトランジスタ１２１，１２２はいずれもオフである。ノードＮ１１は、ＰＭＯＳトランジスタ１０２によって弱くプリチャージされているので、電源電位ＶＤＤ近傍の電位を保つ。ノードＮ１１の電位が高いので、ＰＭＯＳトランジスタ１０５はオフとなる。ノードＮ１２は、ＰＭＯＳトランジスタ１１５によって弱くプリチャージされているので、電源電位ＶＤＤ近傍の電位を保つ。
【００６７】
ノードＮ１１，Ｎ１２がいずれも電源電位ＶＤＤ近傍の電位であるので、ＰＭＯＳトランジスタ１３１はオフ、ＮＭＯＳトランジスタ１３２はオンとなり、出力信号Ｖ１は“Ｌ”となる。したがって、ＰＭＯＳ１０２，１１５はいずれもオンのままである。
【００６８】
しかし、ＮＭＯＳトランジスタ１２１，１２２がオフであるにもかかわらず、これらのトランジスタのドレイン−ソース間にはサブスレッショルド電流が流れる。また、ＰＭＯＳトランジスタ１０１，１０７，１０５がオフであるにもかかわらず、これらのトランジスタのソース−ドレイン間にはサブスレッショルド電流が流れる。
【００６９】
このとき流れる電流には、ＰＭＯＳトランジスタ１０１，１０２からＮＭＯＳトランジスタ１２１，１２２へ流れる電流と、ＰＭＯＳトランジスタ１０７，１１５からＮＭＯＳトランジスタ１０５を経由してＮＭＯＳトランジスタ１２１，１２２へ流れる電流とがある。このため、ノードＮ１１，Ｎ１２のそれぞれの電位ＶＥ１１，ＶＥ１２は、いずれも電源電位ＶＤＤよりも小さい値となる。
【００７０】
このとき、ノードＮ１２の電位ＶＥ１２は、ノードＮ１１の電位ＶＥ１１よりも、（ＶＤＤ−ＶＥ１１）＊Ｒ１０５／（ＲＥ１＋Ｒ１０５）だけ高くなる。ここで、抵抗値ＲＥ１は、図１のようにＰＭＯＳトランジスタ１０７及び１１５が並列に接続された回路の抵抗値であって、ＰＭＯＳトランジスタ１１５のみがオンになっている時の値である。すなわち、ＰＭＯＳトランジスタ１０７のオフ時の抵抗値をＲ１０７とすると、ＲＥ１＝Ｒ１０７＊ｒ１１５／（Ｒ１０７＋ｒ１１５）である。
【００７１】
抵抗値Ｒ１０５を、抵抗値ＲＥ１よりも大きな抵抗値にすることは容易にできるので、ＰＭＯＳトランジスタ１３１のゲートの電位を、このゲートを直接ノードＮ１１に接続する場合よりも、電源電位ＶＤＤに近い電位にすることができる。したがって、ＰＭＯＳトランジスタ１３１のサブスレッショルド電流を削減することができる。
【００７２】
言い換えると、ＰＭＯＳトランジスタ１３１のゲートを直接ノードＮ１１に接続する場合に比べて、ＰＭＯＳトランジスタ１３１のオフ時のソース−ドレイン間の抵抗値Ｒ１３１を高くすることができる。したがって、図１の回路によると、出力信号Ｖ１の電位をより接地電位ＶＳＳに近づけることができる。すなわち、出力信号Ｖ１におけるＤＣノイズを少なくすることができる。
【００７３】
評価期間において入力信号ＶＩ１，ＶＩ２がともに“Ｈ”になった場合には、ＮＭＯＳトランジスタ１２１，１２２はいずれもオンとなる。ＰＭＯＳトランジスタ１０２はオンであるが、電流を流す能力が小さいので、ノードＮ１１は、ＮＭＯＳトランジスタ１２１，１２２によって接地電位ＶＳＳ近傍の電位にディスチャージされる。ノードＮ１１の電位が接地電位ＶＳＳ近傍の低い電位になるので、ＰＭＯＳトランジスタ１０５はオンとなる。ＰＭＯＳトランジスタ１１５はオンであるが、電流を流す能力が小さいので、ノードＮ１２はディスチャージされる。ノードＮ１２の電位は、ノードＮ１１の電位よりもＰＭＯＳトランジスタ１０５のスレッショルド電圧Ｖｔｐ１程度高い電位になる。
【００７４】
ノードＮ１１，Ｎ１２の電位はいずれも“Ｌ”であるので、ＰＭＯＳトランジスタ１３１がオン、ＮＭＯＳトランジスタ１３２がオフとなり、出力信号Ｖ１は“Ｈ”になる。このため、ＰＭＯＳトランジスタ１０２，１１５がオフになり、ノードＮ１１，Ｎ１２の電位が更に下がって定常状態になる。ＰＭＯＳトランジスタ１３１のゲートの電位がやや高いので、このトランジスタの駆動能力は小さくなるが、特に大きな問題ではない。
【００７５】
入力信号ＶＩ１，ＶＩ２がともに“Ｈ”になった場合について説明したが、入力信号ＶＩ１，ＶＩ２のうちのいずれか一方のみが“Ｈ”になった場合についてもほぼ同様であるので、その場合の説明は省略する。
【００７６】
以上のように、図１の半導体集積回路は、クロック信号ＣＬＫが“Ｌ”である期間がプリチャージ期間であり、“Ｈ”である期間が評価期間であるダイナミック回路の一種であって、評価期間においてアクティブになる入力信号ＶＩ１，ＶＩ２の論理和を出力信号Ｖ１として出力する。
【００７７】
出力ノードを“Ｈ”に駆動するＰＭＯＳトランジスタ１３１のゲートは、ノードＮ１１ではなく、ノードＮ１２に接続されている。ノードＮ１１とノードＮ１２との間にはＰＭＯＳトランジスタ１０５が接続され、ＰＭＯＳトランジスタ１０５は、ノードＮ１１が電源電位ＶＤＤ近傍の電位、すなわち、高論理レベル“Ｈ”であるときにオフになる（ソース−ドレイン間が高抵抗になる）。入力信号ＶＩ１及びＶＩ２が“Ｌ”であるときにこれらの信号にＤＣノイズが重畳すると、ＮＭＯＳトランジスタ１２１又は１２２がオンになって、ノードＮ１１の電位が下がる。このような場合であっても、ノードＮ１２の電位をノードＮ１１の電位よりも高くすることができるので、ＰＭＯＳトランジスタ１３１はオフの状態を保つことができる。
【００７８】
このように、図１の回路によると、出力信号Ｖ１が“Ｌ”となる場合に、オフになるＰＭＯＳトランジスタ１３１のサブスレッショルド電流を削減することができるので、出力信号に重畳するＤＣノイズ、すなわち、所定の論理レベルに対する出力信号のシフトを小さくすることができる。また、入力される信号にＤＣノイズが含まれている場合においても、ＤＣノイズの少ない信号を出力することができる。したがって、従来のダイナミック回路よりも出力回路におけるリーク電流が少なく、ＤＣノイズに強い半導体集積回路を提供することができる。特に、論理回路を複数段直列に接続するような場合に、図１の半導体集積回路によると、ＤＣノイズの影響を受けて誤動作することが起こりにくくなる。
【００７９】
また、図１の回路によると、クロック信号が停止しているときであっても、出力回路のリーク電流を減らすことができるので、待機時における消費電力を抑えることもできる。
【００８０】
なお、抵抗素子として、ゲート及びドレインをノードＮ１１に接続し、ソースをノードＮ１２に接続したＰＭＯＳトランジスタ１０５を用いた場合について説明した。同様に、ノードＮ１１の電位が電源電位ＶＤＤ近傍の電位、すなわち、“Ｈ”である時に高抵抗状態となり、このノードの電位が接地電位ＶＳＳ近傍の電位、すなわち、“Ｌ”である時に低抵抗状態になるような素子であれば、ＰＭＯＳトランジスタ１０５に代えて他の素子を用いてもよい。
【００８１】
また、ノードＮ１１，Ｎ１２をそれぞれプリチャージするＰＭＯＳトランジスタ１０２及び１１５のうちのいずれか一方、又は両方を備えないようにしてもよい。
【００８２】
（第２の実施形態）
図２は、本発明の第２の実施形態に係る半導体集積回路の回路図である。図２の半導体集積回路は、図１の半導体集積回路において、インバータ２４０を更に備え、ＰＭＯＳトランジスタ１１５を備えないようにしたものである。図２において、ＰＭＯＳトランジスタ２０１，２０２，２０５，２０７，２３１は、それぞれ図１のＰＭＯＳトランジスタ１０１，１０２，１０５，１０７，１３１と同様のものである。入力回路２２０及びＮＭＯＳトランジスタ２３２は、それぞれ図１の入力回路１２０及びＮＭＯＳトランジスタ１３２と同様のものである。また、第１及び第２のノードＮ２１，Ｎ２２は、それぞれ図１のノードＮ１１，Ｎ１２に対応している。ＰＭＯＳトランジスタ２０５は、抵抗素子として動作する。
【００８３】
インバータ２４０は、ＰＭＯＳトランジスタ２４１と、ＮＭＯＳトランジスタ２４２とを備えている。ＰＭＯＳトランジスタ２４１のソースは電源電位ＶＤＤに、ドレインはＮＭＯＳトランジスタ２４２のドレインに、ゲートはノードＮ２１に接続されている。ＮＭＯＳトランジスタ２４２のソースは接地電位ＶＳＳに、ゲートはノードＮ２１に接続されている。ＰＭＯＳトランジスタ２４１のドレインは、インバータ２４０の出力ノードとなっている。ＰＭＯＳトランジスタ２０７のゲートには、クロック信号ＣＬＫは入力されず、インバータ２４０の出力信号が入力されている。
【００８４】
次に、プリチャージ期間における図２の半導体集積回路の動作を説明する。プリチャージ期間においては、クロック信号ＣＬＫが“Ｌ”であるので、ＰＭＯＳトランジスタ２０１がオンになる。この期間において、入力信号ＶＩ１，ＶＩ２は、“Ｌ”に固定されるので、ＮＭＯＳトランジスタ２２１，２２２はオフになる。すると、ノードＮ２１は電源電位ＶＤＤ近傍の電位（すなわち、“Ｈ”）にプリチャージされるので、ＰＭＯＳトランジスタ２０５はオフになる。
【００８５】
ノードＮ２１が“Ｈ”のとき、インバータ２４０の出力信号は“Ｌ”であるので、ＰＭＯＳトランジスタ２０７はオンになり、ノードＮ２２を電源電位ＶＤＤ近傍の電位にプリチャージする。
【００８６】
ノードＮ２１とノードＮ２２とが共に電源電位ＶＤＤ近傍の電位となるので、出力信号Ｖ２は“Ｌ”となる。このとき、ＰＭＯＳトランジスタ２０２もオンとなる。このとき流れるサブスレッショルド電流には、ＰＭＯＳトランジスタ２０１，２０２からＮＭＯＳトランジスタ２２１，２２２へ流れる電流と、ＰＭＯＳトランジスタ２０７からＰＭＯＳトランジスタ２０５を経由してＮＭＯＳトランジスタ２２１，２２２へ流れる電流とがある。このため、プリチャージ期間におけるノードＮ２１，Ｎ２２のそれぞれの電位ＶＰ２１，ＶＰ２２は、いずれも電源電位ＶＤＤよりも小さい値となる。
【００８７】
このとき、ノードＮ２２の電位ＶＰ２２は、ノードＮ２１の電位ＶＰ２１よりも、（ＶＤＤ−ＶＰ２１）＊Ｒ２０５／（ｒ２０７＋Ｒ２０５）だけ高くなる。ここで、抵抗値ｒ２０７は、ＰＭＯＳトランジスタ２０７がオンであるときのそのソース−ドレイン間の抵抗値であり、抵抗値Ｒ２０５は、ＮＭＯＳトランジスタ２０５がオフであるときのそのソース−ドレイン間の抵抗値である。
【００８８】
抵抗値Ｒ２０５を、抵抗値ｒ２０７よりも大きな抵抗値になるようにすることは容易にできるので、ＰＭＯＳトランジスタ２３１のゲートの電位を、このゲートを直接ノードＮ２１に接続する場合よりも、電源電位ＶＤＤに近い電位にすることができる。したがって、ＰＭＯＳトランジスタ２３１のサブスレッショルド電流を削減することができ、このトランジスタのソース−ドレイン間の抵抗値を大きくすることができるので、出力信号Ｖ２の電位をより接地電位ＶＳＳに近づけることができる。すなわち、図２の回路によると、出力信号Ｖ２におけるＤＣノイズを少なくすることができる。
【００８９】
次に、評価期間における図２の半導体集積回路の動作を説明する。評価期間においては、クロック信号ＣＬＫが“Ｈ”であるので、ＰＭＯＳトランジスタ２０１がオフになる。プリチャージ期間において出力信号Ｖ２は“Ｌ”であったので、ＰＭＯＳトランジスタ１０２はオンであり、ノードＮ１１はＰＭＯＳトランジスタ１０２によって弱くプリチャージされている。
【００９０】
評価期間においては、入力信号ＶＩ１，ＶＩ２がアクティブ状態になる。入力信号ＶＩ１，ＶＩ２がともに“Ｌ”である場合には、ＮＭＯＳトランジスタ２２１，２２２はいずれもオフである。ノードＮ２１は、ＰＭＯＳトランジスタ２０２によって弱くプリチャージされているので、電源電位ＶＤＤ近傍の電位を保つ。ノードＮ２１の電位が高いので、ＰＭＯＳトランジスタ２０５はオフとなる。ノードＮ２２は、ＰＭＯＳトランジスタ２０７によってプリチャージされているので、電源電位ＶＤＤ近傍の電位を保つ。
【００９１】
ノード２１，Ｎ２２がいずれも電源電位ＶＤＤ近傍の電位であるので、ＰＭＯＳトランジスタ２３１はオフ、ＮＭＯＳトランジスタ２３２はオンとなり、出力信号Ｖ２は“Ｌ”となる。したがって、ＰＭＯＳ２０２はオンのままである。このとき流れるサブスレッショルド電流には、ＰＭＯＳトランジスタ２０１，２０２からＮＭＯＳトランジスタ２２１，２２２へ流れる電流と、ＰＭＯＳトランジスタ２０７からＮＭＯＳトランジスタ２０５を経由してＮＭＯＳトランジスタ２２１，２２２へ流れる電流とがある。このため、ノードＮ２１，Ｎ２２のそれぞれの電位ＶＰ１１，ＶＰ１２は、いずれも電源電位ＶＤＤよりも小さい値となる。
【００９２】
このとき、ノードＮ２１，Ｎ２２の電位は、プリチャージ期間におけるそれぞれの電位ＶＰ２１，ＶＰ２２と同様である。したがって、図２の回路によると、出力信号Ｖ２におけるＤＣノイズを少なくすることができる。
【００９３】
評価期間において入力信号ＶＩ１，ＶＩ２がともに“Ｈ”になった場合には、ＮＭＯＳトランジスタ２２１，２２２はいずれもオンとなる。ＰＭＯＳトランジスタ２０２はオンであるが、電流を流す能力が小さいので、ノードＮ２１は、ＮＭＯＳトランジスタ２２１，２２２によって接地電位ＶＳＳ近傍の電位（すなわち、“Ｌ”）にディスチャージされる。ノードＮ２１の電位が接地電位ＶＳＳ近傍の低い電位になるので、ＰＭＯＳトランジスタ２０５はオンとなる。ノードＮ２１が“Ｌ”のとき、ＰＭＯＳトランジスタ２０７はオフになるので、、ノードＮ２２はディスチャージされる。そして、ノードＮ２２の電位は、ノードＮ２１の電位よりもＰＭＯＳトランジスタ２０５のスレッショルド電圧Ｖｔｐ２程度高い電位になる。
【００９４】
ノードＮ２１，Ｎ２２の電位はいずれも“Ｌ”であるので、ＰＭＯＳトランジスタ２３１がオン、ＮＭＯＳトランジスタ２３２がオフとなり、出力信号Ｖ２は“Ｈ”になる。このため、ＰＭＯＳトランジスタ２０２がオフになり、ノードＮ１１の電位が更に下がって定常状態になる。ＰＭＯＳトランジスタ２３１のゲートの電位がやや高いので、このトランジスタの駆動能力は小さくなるが、特に大きな問題ではない。
【００９５】
入力信号ＶＩ１，ＶＩ２がともに“Ｈ”になった場合について説明したが、入力信号ＶＩ１，ＶＩ２のうちのいずれか一方のみが“Ｈ”になった場合についてもほぼ同様であるので、その場合の説明は省略する。
【００９６】
このように、図２の回路によると、出力信号Ｖ２を“Ｌ”とする場合に、オフになるＰＭＯＳトランジスタ２３１のサブスレッショルド電流を削減することができるので、出力信号に重畳するＤＣノイズを削減することができる。したがって、従来のダイナミック回路よりも出力回路におけるリーク電流が少なく、ＤＣノイズに強い半導体集積回路を提供することができる。
【００９７】
なお、ノードＮ２１をプリチャージするＰＭＯＳトランジスタ２０２を備えないようにしてもよい。
【００９８】
（第３の実施形態）
図３は、本発明の第３の実施形態に係る半導体集積回路の回路図である。図３の半導体集積回路は、図１の半導体集積回路において、ＮＭＯＳトランジスタ３０６，３０８と、インバータ３４０とを更に備えたものである。図３において、ＰＭＯＳトランジスタ３０１，３０２，３０５，３０７，３３１は、それぞれ図１のＰＭＯＳトランジスタ１０１，１０２，１０５，１０７，１３１と同様のものである。入力回路３２０及びＮＭＯＳトランジスタ３３２は、それぞれ図１の入力回路１２０及びＮＭＯＳトランジスタ１３２と同様のものである。また、第１及び第２のノードＮ３１，Ｎ３２は、それぞれ図１のノードＮ１１，Ｎ１２に対応している。ＰＭＯＳトランジスタ３０５及びＮＭＯＳトランジスタ３０６は、抵抗素子として動作する。
【００９９】
インバータ３４０は、ＰＭＯＳトランジスタ３４１と、ＮＭＯＳトランジスタ３４２とを備えており、図２のインバータ２４０と同様のものである。ＰＭＯＳトランジスタ３４１のゲートはノードＮ３１に接続され、ドレインはインバータ３４０の出力ノードとなっている。
【０１００】
ＮＭＯＳトランジスタ３０８のソースには接地電位ＶＳＳが与えられ、ゲートにはインバータ３４０の出力信号が入力されている。ＮＭＯＳトランジスタ３０８のドレインは、第３のノードＮ３３となっている。ＮＭＯＳトランジスタ３０８は、ノードＮ３１が“Ｌ”の時に、ノードＮ３３を接地電位ＶＳＳ近傍の電位にディスチャージする。
【０１０１】
ＮＭＯＳトランジスタ３０６のゲートとドレインとは、ノードＮ３１に接続され、ソースは、ＮＭＯＳトランジスタ３０８のドレイン、すなわち、ノードＮ３３に接続されている。ノードＮ３１が電源電位ＶＤＤ近傍の電位のときは、ＮＭＯＳトランジスタ３０６は、オンとなり、ソースとドレインとの間が導通する。ソースとドレインとの間の抵抗が小さくなるので、ノードＮ３３へノードＮ３１の電位が伝えられる。このとき、ノードＮ３３の電位は、ノードＮ３１の電位よりも電圧Ｖｔｎ３程度低くなる。ここで、電圧Ｖｔｎ３は、ＮＭＯＳトランジスタ３０６のスレッショルド電圧である。ノードＮ３１が接地電位ＶＳＳ近傍の電位のときは、ＮＭＯＳトランジスタ３０６は、オフとなり、ソースとドレインとの間が非導通となる。つまり、ソースとドレインとの間の抵抗が大きくなる。このように、ＮＭＯＳトランジスタ３０６は、第１のノードＮ３１と第３のノードＮ３３との間に接続された抵抗素子として動作する。
【０１０２】
次に、図３の半導体集積回路の動作を、図１の半導体集積回路と異なる点を中心に説明する。プリチャージ期間においては、ノードＮ３１，Ｎ３２は、図１のノードＮ１１，Ｎ１２と同様に、いずれも電源電位ＶＤＤ近傍の電位にプリチャージされる。すると、インバータ３４０の出力信号は“Ｌ”になるので、ＮＭＯＳトランジスタ３０８はオフになる。ノードＮ３３の電位が低いとすると、ＮＭＯＳトランジスタ３０６はオンになり、ノードＮ３３はノードＮ３１よりも電圧Ｖｔｎ３程度低い電位にプリチャージされる。
【０１０３】
評価期間において、入力信号ＶＩ１，ＶＩ２がともに“Ｌ”である場合には、ＮＭＯＳトランジスタ３０８，３２１，３２２、ＰＭＯＳトランジスタ３０１，３０５，３０７はオフとなる。これらのトランジスタのソース−ドレイン間にはサブスレッショルド電流が流れるが、図１の場合とほぼ同様に、ノードＮ３１，Ｎ３２は、プリチャージされた状態を維持する。ノードＮ３３も、ノードＮ３１よりも電圧Ｖｔｎ３程度低い電位を維持する。
【０１０４】
評価期間において、入力信号ＶＩ１，ＶＩ２がともに“Ｈ”になった場合には、図１の場合と同様に、ノードＮ３１は、接地電位ＶＳＳ近傍の電位に、ノードＮ３２は、ノードＮ３１よりもＰＭＯＳトランジスタ３０５のスレッショルド電圧Ｖｔｐ３程度高い電位にディスチャージされる。ノードＮ３１が“Ｌ”になるので、ＮＭＯＳトランジスタ３０６がオフになる。また、インバータ３４０の出力信号は“Ｈ”になり、ＮＭＯＳトランジスタ３０８がオンになるので、ノードＮ３３はディスチャージされて接地電位ＶＳＳ程度の電位になる。
【０１０５】
このとき、ＰＭＯＳトランジスタ３０１，３０２，３０７，３１５、ＮＭＯＳトランジスタ３０６はオフとなるが、これらのトランジスタのソース−ドレイン間にはサブスレッショルド電流が流れる。このため、ノードＮ３１は接地電位ＶＳＳよりも高い電位になる。電流がＮＭＯＳトランジスタ３０６，３０８を流れるので、ノードＮ３３の電位は、ノードＮ３１の電位ＶＮ３１よりも、ＶＮ３１＊ｒ３０８／（ｒ３０８＋Ｒ３０６）だけ低くなる。ここで、Ｒ３０６は、ＮＭＯＳトランジスタ３０６がオフであるときのソース−ドレイン間の抵抗値、ｒ３０８は、ＮＭＯＳトランジスタ３０８であるときのソース−ドレイン間の抵抗値である。
【０１０６】
ＮＭＯＳトランジスタ３０６がオフであるときの抵抗値Ｒ３０６を、抵抗値ｒ３０８よりも大きな抵抗値になるようにすることは容易にできるので、ＮＭＯＳトランジスタ３３２のゲートの電位を、このゲートを直接ノードＮ３１に接続する場合よりも、接地電位ＶＳＳに近い電位にすることができる。したがって、ＮＭＯＳトランジスタ３３２のサブスレッショルド電流を削減することができ、このトランジスタのソース−ドレイン間の抵抗値を大きくすることができるので、出力信号Ｖ３の電位をより電源電位ＶＤＤに近づけることができる。すなわち、図３の回路によると、出力信号Ｖ３におけるＤＣノイズを少なくすることができる。
【０１０７】
また、入力信号ＶＩ１，ＶＩ２のうちの少なくとも一方が“Ｈ”であるときに、ＤＣノイズが重畳してその入力信号の電位が下がり、ノードＮ３１の電位が上がっても、ノードＮ３３の電位をノードＮ３１の電位よりも低くすることができるので、ＮＭＯＳトランジスタ３３２はオフの状態を保つことができる。
【０１０８】
このように、図３の回路によると、出力信号Ｖ３が“Ｈ”となる場合に、オフになるＮＭＯＳトランジスタ３３２のサブスレッショルド電流を削減することができるので、出力信号に重畳するＤＣノイズ、すなわち、所定の論理レベルに対する出力信号のシフトを小さくすることができる。また、入力される信号にＤＣノイズが含まれている場合においても、ＤＣノイズの少ない信号を出力することができる。したがって、従来のダイナミック回路よりも出力回路におけるリーク電流が少なく、ＤＣノイズに強い半導体集積回路を提供することができる。
【０１０９】
なお、抵抗素子として、ゲート及びドレインをノードＮ３１に接続し、ソースをノードＮ３３に接続したＮＭＯＳトランジスタ３０６を用いた場合について説明した。同様に、ノードＮ３１の電位が電源電位ＶＤＤ近傍の電位、すなわち、“Ｈ”である時に低抵抗状態となり、このノードの電位が接地電位ＶＳＳ近傍の電位、すなわち、“Ｌ”である時に高抵抗状態になるような素子を、ＮＭＯＳトランジスタ３０６に代えて用いてもよい。
【０１１０】
また、ノードＮ３２に接続されたトランジスタを図２の回路と同様のものにしてもよい。すなわち、図３において、ＰＭＯＳトランジスタ３０７のゲートに、クロック信号ＣＬＫに代えてインバータ３４０の出力信号を与え、ＰＭＯＳトランジスタ３１５を備えないようにしてもよい。
【０１１１】
（第４の実施形態）
図４は、本発明の第４の実施形態に係る半導体集積回路の回路図である。図４の半導体集積回路は、図１の半導体集積回路において、ＰＭＯＳトランジスタ４１３を更に備えたものである。図４において、ＰＭＯＳトランジスタ４０１，４０２，４０５，４０７，４１５，４３１は、それぞれ図１のＰＭＯＳトランジスタ１０１，１０２，１０５，１０７，１１５，１３１と同様のものである。入力回路４２０及びＮＭＯＳトランジスタ４３２は、それぞれ図１の入力回路１２０及びＮＭＯＳトランジスタ１３２と同様のものである。また、第１及び第２のノードＮ４１，Ｎ４２は、それぞれ図１のノードＮ１１，Ｎ１２に対応している。ＰＭＯＳトランジスタ４０５は、抵抗素子として動作する。ＰＭＯＳトランジスタ４１３は、第３の駆動トランジスタとして動作する。
【０１１２】
ＰＭＯＳトランジスタ４１３のソースには電源電位ＶＤＤが与えられ、ドレインは図４の回路の出力ノードであるＰＭＯＳトランジスタ４３１のドレインに接続され、ゲートはノードＮ４１に接続されている。ＰＭＯＳトランジスタ４１３は、ノードＮ４１が接地電位ＶＳＳ近傍の電位（すなわち、“Ｌ”）であるときに、図４の回路の出力信号Ｖ４を“Ｈ”に駆動する。
【０１１３】
次に、評価期間において、入力信号ＶＩ１及びＶＩ２のうちの少なくとも一方が“Ｈ”になった場合における図４の半導体集積回路の動作を説明する。この場合には、図１の場合と同様に、ノードＮ４１は接地電位ＶＳＳ近傍の電位に、ノードＮ４２は、ノードＮ４１よりもＰＭＯＳトランジスタ４０５のスレッショルド電圧Ｖｔｐ４程度高い電位にディスチャージされる。
【０１１４】
ノードＮ４２がＰＭＯＳトランジスタ４０５によってディスチャージされるのには時間を要する。また、ＰＭＯＳトランジスタ４１３のゲート電位は接地電位ＶＳＳ近傍の電位まで下がるが、ＰＭＯＳトランジスタ４３１のゲート電位は、それよりもＰＭＯＳトランジスタ４０５のスレッショルド電圧Ｖｔｐ４程度高い電位までしか下がらない。このため、ノードＮ４１が接地電位ＶＳＳ近傍の電位にディスチャージされると、まず最初にＰＭＯＳトランジスタ４１３がオンになって図４の回路の出力ノードを“Ｈ”に駆動し、その後、ＰＭＯＳトランジスタ４３１がオンになり、出力ノードを“Ｈ”に駆動する。つまり、図４の回路のようにＰＭＯＳトランジスタ４１３を備えることにより、出力信号Ｖ４が“Ｈ”に変化する際の動作が速くなり、評価期間が開始されてから出力信号が変化するまでの遅延時間を削減することができる。
【０１１５】
また、図４の回路によると、図１の回路と同様に、ＰＭＯＳトランジスタ４３１のサブスレッショルド電流を小さくすることができる。更に、ＰＭＯＳトランジスタ４１３，４３１が並列に接続されているので、これらのトランジスタの駆動能力の和を、ＰＭＯＳトランジスタ４１３を備えない場合の駆動トランジスタ（図１のＰＭＯＳトランジスタ１３１等）と同程度にすることができる。例えば、ＰＭＯＳトランジスタ４１３，４３１の大きさを、いずれも図１のＰＭＯＳトランジスタ１３１の１／２にすることができる。したがって、出力ノードを“Ｈ”に駆動する駆動トランジスタであるＰＭＯＳトランジスタ４１３，４３１に流れるリーク電流の和を、従来よりも少なくすることができる。
【０１１６】
（第５の実施形態）
図５は、本発明の第５の実施形態に係る半導体集積回路の回路図である。図５の半導体集積回路は、図３の半導体集積回路において、ＰＭＯＳトランジスタ５１３と、ＮＭＯＳトランジスタ５１４とを更に備え、ＰＭＯＳトランジスタ３１５を備えないようにしたものである。図５において、ＰＭＯＳトランジスタ５０１，５０２，５０５，５０７，５３１は、それぞれ図３のＰＭＯＳトランジスタ３０１，３０２，３０５，３０７，３３１と同様のものである。入力回路５２０、インバータ５４０、及びＮＭＯＳトランジスタ５０６，５０８，５３２は、それぞれ図３の入力回路３２０、インバータ３４０、及びＮＭＯＳトランジスタ３０６，３０８，３３２と同様のものである。また、第１、第２及び第３のノードＮ５１，Ｎ５２，及びＮ５３は、それぞれ図３のノードＮ３１，Ｎ３２，及びＮ３３に対応している。ＰＭＯＳトランジスタ５０５及びＮＭＯＳトランジスタ５０６は、抵抗素子として動作する。
【０１１７】
また、ＰＭＯＳトランジスタ５０７のゲートには、クロック信号ＣＬＫではなく、インバータ５４０の出力信号が与えられている。ＰＭＯＳトランジスタ５１３の動作等は、図４のＰＭＯＳトランジスタ４１３と同様であるので、その説明を省略する。
【０１１８】
ＮＭＯＳトランジスタ５１４のソースには接地電位ＶＳＳが与えられ、ドレインは図５の回路の出力ノードであるＰＭＯＳトランジスタ５３１のドレインに接続され、ゲートはノードＮ５１に接続されている。ＮＭＯＳトランジスタ５１４は、ノードＮ５１が電源電位ＶＤＤ近傍の電位（すなわち、“Ｈ”）であるときに、図５の回路の出力信号Ｖ５を“Ｌ”に駆動する。
【０１１９】
次に、プリチャージ期間における図５の半導体集積回路の動作を説明する。この場合には、図３の場合と同様に、ノードＮ５１は、電源電位ＶＤＤ近傍の電位に、ノードＮ５３は、ノードＮ５１よりもＮＭＯＳトランジスタ５０６のスレッショルド電圧Ｖｔｎ５程度低い電位にプリチャージされる。
【０１２０】
ノードＮ５３がＮＭＯＳトランジスタ５０６によってプリチャージされるのには時間を要する。また、ＮＭＯＳトランジスタ５１４のゲート電位は電源電位ＶＤＤ近傍の電位まで上がるが、ＮＭＯＳトランジスタ５３２のゲート電位は、それよりもＮＭＯＳトランジスタ５０６のスレッショルド電圧Ｖｔｎ５程度低い電位までしか上がらない。このため、ノードＮ５１が電源電位ＶＤＤ近傍の電位にプリチャージされると、まず最初にＮＭＯＳトランジスタ５１４がオンになって図５の回路の出力ノードを“Ｌ”に駆動し、その後、ＮＭＯＳトランジスタ５３２がオンになり、出力ノードを“Ｌ”に駆動する。つまり、図５の回路のようにＮＭＯＳトランジスタ５１４を備えることにより、出力信号Ｖ５が“Ｌ”に変化する際の動作が速くなる。
【０１２１】
（第６の実施形態）
図６は、本発明の第６の実施形態に係る半導体集積回路の回路図である。図６の半導体集積回路は、図１の半導体集積回路において、入力回路と直列に接続されたＮＭＯＳトランジスタ６１７を更に備えたものである。図６において、ＰＭＯＳトランジスタ６０１，６０２，６０５，６０７，６１５，６３１は、それぞれ図１のＰＭＯＳトランジスタ１０１，１０２，１０５，１０７，１１５，１３１と同様のものである。入力回路６２０及びＮＭＯＳトランジスタ６３２は、それぞれ図１の入力回路１２０及びＮＭＯＳトランジスタ１３２と同様のものである。また、第１及び第２のノードＮ６１，Ｎ６２は、それぞれ図１のノードＮ１１，Ｎ１２に対応している。ＰＭＯＳトランジスタ６０５は、抵抗素子として動作する。
【０１２２】
ＮＭＯＳトランジスタ６１７のドレインには、ＮＭＯＳトランジスタ６２１，６２２のソースが接続されている。ＮＭＯＳトランジスタ６１７のソースには接地電位ＶＳＳが与えられ、ゲートにはクロック信号ＣＬＫが入力されている。ＮＭＯＳトランジスタ６１７は、クロック信号ＣＬＫが“Ｈ”である期間、すなわち、評価期間においてのみ、ソース−ドレイン間が導通する。
【０１２３】
図１〜図５の半導体集積回路においては、入力信号ＶＩ１，ＶＩ２は、クロック信号ＣＬＫが“Ｈ”のときにのみアクティブになり、クロック信号ＣＬＫが“Ｌ”のときは“Ｌ”に固定されるという条件を満たす信号である必要があった。ところが、図６の半導体集積回路によると、ＮＭＯＳトランジスタ６１７を備えているので、ノードＮ６１は、クロック信号ＣＬＫが“Ｈ”である期間においてのみ、ディスチャージされ得る。したがって、入力信号ＶＩ１，ＶＩ２は、クロック信号ＣＬＫが“Ｌ”のときは“Ｌ”に固定されるという条件を満たす信号である必要がなくなり、入力信号ＶＩ１，ＶＩ２に対する条件を減らすことができる。
【０１２４】
（第７の実施形態）
図７は、本発明の第７の実施形態に係る半導体集積回路の回路図である。図７の半導体集積回路は、図１の半導体集積回路において、インバータ７４０を更に備え、出力回路１３０を備えないようにした回路を２つ（これらの回路をそれぞれ第１及び第２のダイナミック回路と称する）と、出力回路７３０とを備えたものである。
【０１２５】
図７において、ＰＭＯＳトランジスタ７０１，７０２，７０５，７０７，７１５は、それぞれ図１のＰＭＯＳトランジスタ１０１，１０２，１０５，１０７，１１５と同様のものである。入力回路７２０は、図１の入力回路１２０と同様のものである。第１及び第２のノードＮ７１，Ｎ７２は、それぞれ図１のノードＮ１１，Ｎ１２に対応している。
【０１２６】
また、ＰＭＯＳトランジスタ７５１，７５２，７５５，７５７，７６５、入力回路７７０、及びインバータ７９０は、それぞれＰＭＯＳトランジスタ７０１，７０２，７０５，７０７，７１５、入力回路７２０、及びインバータ７４０と同様のものである。第３及び第４のノードＮ７６，Ｎ７７は、それぞれ図１のノードＮ１１，Ｎ１２に対応している。ＰＭＯＳトランジスタ７０５，７５５は、抵抗素子として動作する。
【０１２７】
インバータ７４０，７９０の入力には、それぞれノードＮ７１，Ｎ７６が接続されている。図１の回路とは異なり、ＰＭＯＳトランジスタ７０２，７１５のゲートには、インバータ７４０の出力信号が入力されている。ＰＭＯＳトランジスタ７５２，７６５のゲートには、インバータ７９０の出力信号が入力されている。
【０１２８】
ノードＮ７１が“Ｈ”であるときに、インバータ７４０の出力信号は“Ｌ”になるので、ＰＭＯＳトランジスタ７０２はオンになる。つまりこのとき、ＰＭＯＳトランジスタ７０２は、ノードＮ７１の論理レベル“Ｈ”を維持するように動作する。同様に、ノードＮ７６が“Ｈ”であるときに、ＰＭＯＳトランジスタ７５２は、ノードＮ７６の論理レベルを維持するように動作する。
【０１２９】
入力回路７２０は、ＮＭＯＳトランジスタ７２１，７２２を備え、入力回路７７０は、ＮＭＯＳトランジスタ７７１，７７２を備えている。ＮＭＯＳトランジスタ７２１，７２２のゲートには、それぞれ入力信号ＶＩ１，ＶＩ２が入力されている。ＮＭＯＳトランジスタ７７１，７７２のゲートには、それぞれ入力信号ＶＩ３，ＶＩ４が入力されている。
【０１３０】
出力回路７３０は、ＰＭＯＳトランジスタ７３１，７８１と、ＮＭＯＳトランジスタ７３２，７８２とを備えている。第１のダイナミック回路の出力であるノードＮ７１，Ｎ７２は、それぞれＮＭＯＳトランジスタ７３２、ＰＭＯＳトランジスタ７３１のゲートに接続されている。第２のダイナミック回路の出力であるノードＮ７６，Ｎ７７は、それぞれＮＭＯＳトランジスタ７８２、ＰＭＯＳトランジスタ７８１のゲートに接続されている。ＰＭＯＳトランジスタ７８１のソースは電源に、ドレインはＰＭＯＳトランジスタ７３１のソースに接続されている。ＰＭＯＳトランジスタ７３１のドレインは、ＮＭＯＳトランジスタ７３２，７８２のドレインに接続されている。ＮＭＯＳトランジスタ７３２，７８２のソースは接地されている。ＰＭＯＳトランジスタ７３１のドレインは、図７の半導体集積回路の出力ノードとなっている。このように、ＰＭＯＳトランジスタ７３１，７８１と、ＮＭＯＳトランジスタ７３２，７８２とは、１つの論理回路を構成している。
【０１３１】
ノードＮ７１とＮ７２との論理レベルは等しく、ノードＮ７６とＮ７７との論理レベルは等しいので、出力回路７３０は、第１のダイナミック回路の出力と第２のダイナミック回路の出力との間のＮＯＲ演算の結果を求めて出力していると言える。第１のダイナミック回路は、入力信号ＶＩ１とＶＩ２との間のＮＯＲ演算の結果を出力し、第２のダイナミック回路は、入力信号ＶＩ３とＶＩ４との間のＮＯＲ演算の結果を出力する。すなわち、入力信号ＶＩ１，ＶＩ２，ＶＩ３，ＶＩ４の論理値をそれぞれＡ，Ｂ，Ｃ，Ｄで表すと、図７の半導体集積回路は、（Ａ  ＮＯＲ  Ｂ）ＮＯＲ（Ｃ  ＮＯＲ  Ｄ）＝（Ａ  ＯＲ  Ｂ）ＡＮＤ（Ｃ  ＯＲ  Ｄ）を求めて出力する。
【０１３２】
第１及び第２のダイナミック回路の動作は、図１の半導体集積回路の場合と同様である。すなわち、ノードＮ７１が“Ｈ”であるときに、ＰＭＯＳトランジスタ７３１のゲートの電位をノードＮ７１よりも高くすることができる。また、ノードＮ７６が“Ｈ”であるときに、ＰＭＯＳトランジスタ７８１のゲートの電位をノードＮ７６よりも高くすることができる。このため、出力信号Ｖ７を“Ｌ”とするべきときに、出力信号Ｖ７を、ＰＭＯＳトランジスタ７０５又は７５５を備えない場合よりも接地電位ＶＳＳに近づけることができる。
【０１３３】
このように、図７の回路によると、出力信号Ｖ７が“Ｌ”となる場合に、オフになるＰＭＯＳトランジスタ７３１，７８１のサブスレッショルド電流を削減することができるので、出力信号に重畳するＤＣノイズ、すなわち、所定の論理レベルに対する出力信号のシフトを小さくすることができる。したがって、図７のように複雑な出力回路を有する半導体集積回路においても、出力回路におけるリーク電流が少なく、ＤＣノイズに強い半導体集積回路を提供することができる。
【０１３４】
なお、出力回路７３０がＮＯＲ回路である場合について説明したが、出力回路は、ＮＡＮＤ回路等の他の論理回路や、複数の論理回路を組み合わせた回路であってもよい。
【０１３５】
（第８の実施形態）
図８は、本発明の第８の実施形態に係る半導体集積回路の回路図である。図８の半導体集積回路は、図３の半導体集積回路において、ＰＭＯＳトランジスタ３０１，３０２，３１５と、入力回路３２０とを備えないようにした回路に相当する。この回路は、クロック信号を用いないスタティック回路であって、入力信号ＶＩの論理レベルを反転して出力するインバータとして動作する。
【０１３６】
より具体的には、図８の半導体集積回路は、ＰＭＯＳトランジスタ８０５，８０７と、ＮＭＯＳトランジスタ８０６，８０８と、出力回路８３０と、インバータ８４０とを備えている。出力回路８３０は、ＰＭＯＳトランジスタ８３１と、ＮＭＯＳトランジスタ８３２とを備え、インバータ８４０は、ＰＭＯＳトランジスタ８４１と、ＮＭＯＳトランジスタ８４２とを備えている。
【０１３７】
図８におけるＰＭＯＳトランジスタ８０５，８０７，８３１，８４１は、それぞれ図３におけるＰＭＯＳトランジスタ３０５，３０７，３３１，３４１と同様のものである。ＮＭＯＳトランジスタ８０６，８０８，８３２，８４２は、それぞれＮＭＯＳトランジスタ３０６，３０８，３３２，３４２と同様のものである。図８においては、ＰＭＯＳトランジスタ８０５のゲート及びドレイン等は、入力信号ＶＩが直接入力される入力ノードとなっている。第１及び第２のノードＮ８２，Ｎ８３は、それぞれ図３におけるノードＮ３２，Ｎ３３に対応している。ＰＭＯＳトランジスタ８０５及びＮＭＯＳトランジスタ８０６は、抵抗素子として動作する。ＰＭＯＳトランジスタ８０７及びＮＭＯＳトランジスタ８０８は、それぞれ第１及び第２のトランジスタとして動作する。ＰＭＯＳトランジスタ８３１及びＮＭＯＳトランジスタ８３２は、それぞれ第１及び第２の駆動トランジスタとして動作する。
【０１３８】
次に、図８の半導体集積回路の動作について説明する。入力信号ＶＩが“Ｌ”である場合には、入力ノードの電位は接地電位ＶＳＳの近傍の電位になっている。ＰＭＯＳトランジスタ８０５がオンになり、ノードＮ８２の電荷が入力ノードに流れ出すので、ノードＮ８２の電位は、入力ノードの電位よりもＰＭＯＳトランジスタ８０５のスレッショルド電圧Ｖｔｐ８程度高い電位となる。一方、ＮＭＯＳトランジスタ８０６はオフとなる。また、インバータ８４０の出力ノードは“Ｈ”となるので、ＰＭＯＳトランジスタ８０７はオフ、ＮＭＯＳトランジスタ８０８はオンとなる。このため、ノードＮ８３はＮＭＯＳトランジスタ８０８によってディスチャージされて、接地電位ＶＳＳ近傍の電位となる。
【０１３９】
ノードＮ８２，Ｎ８３の論理レベルはいずれも“Ｌ”であるので、ＰＭＯＳトランジスタ８３１はオン、ＮＭＯＳトランジスタ８３２はオフとなり、出力信号Ｖ８は“Ｈ”となる。ＰＭＯＳトランジスタ８３１のゲートの電位は、入力ノードの電位よりもＰＭＯＳトランジスタ８０５のスレッショルド電圧Ｖｔｐ８程度高いので、ゲート電位が接地電位ＶＳＳ近傍の電位のときよりも、ＰＭＯＳトランジスタ８３１の駆動能力は小さくなる。
【０１４０】
ここで、入力ノードが、ＮＭＯＳトランジスタ回路（図示せず）を介して接地され、ＰＭＯＳトランジスタ回路（図示せず）を介して電源に接続されているとする。入力信号ＶＩが“Ｌ”であるときには、このＮＭＯＳトランジスタ回路はオンとなっており、このＰＭＯＳトランジスタ回路はオフとなっている。図８の回路の入力ノードと接地線との間におけるこのＮＭＯＳトランジスタ回路の抵抗値をｒｎ８、入力ノードと電源との間におけるこのＰＭＯＳトランジスタ回路の抵抗値をＲｐ８とし、接地電位ＶＳＳ＝０とすると、入力ノードの電位ＶＩＮＬ＝ＶＤＤ＊ｒｎ８／（Ｒｐ８＋ｒｎ８）となる。
【０１４１】
このとき、入力ノードからＮＭＯＳトランジスタ８０６，８０８を経由して接地線に電流が流れる。ＮＭＯＳトランジスタ８０６のオフ時のソース−ドレイン間の抵抗値Ｒ８０６、ＮＭＯＳトランジスタ８０８のオン時のソース−ドレイン間の抵抗値ｒ８０８を用いて、ノードＮ８３の電位は、ＶＩＮＬ＊（ｒ８０８／（Ｒ８０６＋ｒ８０８））と表される。この電位は、入力ノードの電位ＶＩＮＬよりも、ＶＩＮＬ＊（Ｒ８０６／（Ｒ８０６＋ｒ８０８））だけ低い。
【０１４２】
抵抗値Ｒ８０６は、抵抗値ｒ８０８よりも大きな抵抗値にすることができるので、ＮＭＯＳトランジスタ８３２のゲートを直接入力ノードに接続する場合よりも、このトランジスタのゲートの電位を接地電位ＶＳＳに近い電位にすることができる。このため、ＮＭＯＳトランジスタ８３２のサブスレッショルド電流を削減することができる。すると、ＮＭＯＳトランジスタ８３２のソース−ドレイン間の抵抗が大きくなるので、出力信号Ｖ８の電位をより電源電位ＶＤＤに近い電位にすることができる。すなわち、ＤＣノイズの少ない出力を実現することができる。
【０１４３】
次に、入力信号ＶＩが“Ｈ”である場合の動作について説明する。入力ノードの電位は電源電位ＶＤＤの近傍の電位になっている。ＮＭＯＳトランジスタ８０６がオンになり、入力ノードからノードＮ８３に電荷が流入するので、ノードＮ８３の電位は、入力ノードの電位よりもＮＭＯＳトランジスタ８０６のスレッショルド電圧Ｖｔｎ８程度低い電位となる。一方、ＰＭＯＳトランジスタ８０５はオフとなる。また、インバータ８４０の出力ノードは“Ｌ”となるので、ＰＭＯＳトランジスタ８０７はオン、ＮＭＯＳトランジスタ８０８はオフとなる。このため、ノードＮ８２はＰＭＯＳトランジスタ８０７によってチャージされて、電源電位ＶＤＤ近傍の電位となる。
【０１４４】
ノードＮ８２，Ｎ８３の論理レベルはいずれも“Ｈ”であるので、ＰＭＯＳトランジスタ８３１はオフ、ＮＭＯＳトランジスタ８３２はオンとなり、出力信号Ｖ８は“Ｌ”となる。ＮＭＯＳトランジスタ８３２のゲートの電位は、入力ノードの電位よりもＮＭＯＳトランジスタ８０６のスレッショルド電圧Ｖｔｎ８程度低いので、ゲート電位が電源電位ＶＤＤ近傍の電位のときよりも、駆動能力が小さくなる。
【０１４５】
入力信号ＶＩが“Ｌ”である場合と同様に、入力ノードが、ＮＭＯＳトランジスタ回路を介して接地され、ＰＭＯＳトランジスタ回路を介して電源に接続されているとする。入力信号ＶＩが“Ｈ”であるときには、このＮＭＯＳトランジスタ回路はオフとなっており、このＰＭＯＳトランジスタ回路はオンとなっている。図８の回路の入力ノードと接地線との間におけるこのＮＭＯＳトランジスタ回路の抵抗値をＲｎ８、入力ノードと電源との間におけるこのＰＭＯＳトランジスタ回路の抵抗値をｒｐ８とし、接地電位ＶＳＳ＝０とすると、入力ノードの電位ＶＩＮＨ＝ＶＤＤ＊Ｒｎ８／（ｒｐ８＋Ｒｎ８）となる。
【０１４６】
このとき、電源からＰＭＯＳトランジスタ８０７，８０５を経由して入力ノードに電流が流れる。ＰＭＯＳトランジスタ８０５のオフ時のソース−ドレイン間の抵抗値Ｒ８０５、ＰＭＯＳトランジスタ８０７のオン時のソース−ドレイン間の抵抗値ｒ８０７を用いると、ノードＮ８２の電位は、入力ノードの電位ＶＩＮＨよりも、（ＶＤＤ−ＶＩＮＨ）＊（Ｒ８０５／（Ｒ８０５＋ｒ８０７））だけ高い。
【０１４７】
抵抗値Ｒ８０５は、抵抗値ｒ８０７よりも大きな抵抗値にすることができるので、ＰＭＯＳトランジスタ８３１のゲートを直接入力ノードに接続する場合よりも、このトランジスタのゲートの電位を電源電位ＶＤＤに近い電位にすることができる。このため、ＰＭＯＳトランジスタ８３１のサブスレッショルド電流を削減することができる。すると、ＰＭＯＳトランジスタ８３１のソース−ドレイン間の抵抗が大きくなるので、出力信号Ｖ８の電位をより接地電位ＶＳＳに近い電位にすることができる。すなわち、ＤＣノイズの少ない出力を実現することができる。
【０１４８】
また、入力信号ＶＩが“Ｈ”であるときに、ＤＣノイズが重畳して入力信号ＶＩの電位が下がっても、ノードＮ８２の電位を入力ノードの電位よりも高くすることができるので、ＰＭＯＳトランジスタ８３１はオフの状態を保つことができる。また、入力信号ＶＩが“Ｌ”であるときに、ＤＣノイズが重畳して入力信号ＶＩの電位が上がっても、ノードＮ８３の電位を入力ノードの電位よりも低くすることができるので、ＮＭＯＳトランジスタ８３２はオフの状態を保つことができる。
【０１４９】
このように、図８の回路によると、出力信号Ｖ８が“Ｌ”となる場合にオフになるＰＭＯＳトランジスタ８３１、及び出力信号Ｖ８が“Ｈ”となる場合にオフになるＮＭＯＳトランジスタ８３２のサブスレッショルド電流を削減することができるので、出力信号に重畳するＤＣノイズ、すなわち、所定の論理レベルに対する出力信号のシフトを小さくすることができる。また、入力される信号にＤＣノイズが含まれている場合においても、ＤＣノイズの少ない信号を出力することができる。したがって、従来のダイナミック回路よりも出力回路におけるリーク電流が少なく、ＤＣノイズに強い半導体集積回路を提供することができる。
【０１５０】
なお、図８において、ＮＭＯＳトランジスタ８０６及び８０８を備えず、ＮＭＯＳトランジスタ８３２のゲートが入力ノードに接続されるようにしてもよい。この場合は、ＰＭＯＳ８３１のサブスレッショルド電流を削減することができる。
【０１５１】
また、図８において、ＰＭＯＳトランジスタ８０５及び８０７を備えず、ＰＭＯＳトランジスタ８３１のゲートが入力ノードに接続されるようにしてもよい。この場合は、ＮＭＯＳ８３２のサブスレッショルド電流を削減することができる。
【０１５２】
また、抵抗素子として、ゲート及びドレインを入力ノードに接続し、ソースをノードＮ８２に接続したＰＭＯＳトランジスタ８０５を用いた場合について説明した。同様に、入力ノードの電位が電源電位ＶＤＤ近傍の電位、すなわち、“Ｈ”である時に高抵抗状態となり、このノードの電位が接地電位ＶＳＳ近傍の電位、すなわち、“Ｌ”である時に低抵抗状態になるような素子を、ＰＭＯＳトランジスタ８０５に代えて用いてもよい。
【０１５３】
また、抵抗素子として、ゲート及びドレインを入力ノードに接続し、ソースをノードＮ８３に接続したＮＭＯＳトランジスタ８０６を用いた場合について説明した。同様に、入力ノードの電位が電源電位ＶＤＤ近傍の電位、すなわち、“Ｈ”である時に低抵抗状態となり、このノードの電位が接地電位ＶＳＳ近傍の電位、すなわち、“Ｌ”である時に高抵抗状態になるような素子を、ＮＭＯＳトランジスタ８０６に代えて用いてもよい。
【０１５４】
（第９の実施形態）
図８の半導体集積回路は、出力を“Ｈ”にする際には、ノードＮ８２をディスチャージするが、ＰＭＯＳ８０５を経由してディスチャージするので、従来の回路に比べて遅延時間が大きくなってしまう。また、ＰＭＯＳトランジスタ８３１のゲートの電位が接地電位ＶＳＳよりもＰＭＯＳトランジスタ８０５のスレッショルド電圧Ｖｔｐ８程度高い電位までしか下がらないので、ゲートの電位が接地電位ＶＳＳ近傍の電位まで下がる場合に比べて、ＰＭＯＳトランジスタ８３１の駆動能力が小さくなってしまう。
【０１５５】
同様に、図８の半導体集積回路は、出力を“Ｌ”にする際には、ノードＮ８３をチャージするが、ＮＭＯＳ８０６を経由してチャージするので、従来の回路に比べて遅延時間が大きくなってしまう。また、ＮＭＯＳトランジスタ８３２のゲートの電位が接地電位ＶＳＳよりもＮＭＯＳトランジスタ８０６のスレッショルド電圧Ｖｔｎ８程度低い電位までしか上がらないので、ゲートの電位が電源電位ＶＤＤ近傍の電位まで上がる場合に比べて、ＮＭＯＳトランジスタ８３２の駆動能力が小さくなってしまう。
【０１５６】
本実施形態では、このような点を改善した半導体集積回路について説明する。図９は、本発明の第９の実施形態に係る半導体集積回路の回路図である。図９の半導体集積回路は、図８の半導体集積回路において、ＰＭＯＳトランジスタ９１３と、ＮＭＯＳトランジスタ９１４とを更に備えたものである。
【０１５７】
図９において、ＰＭＯＳトランジスタ９０５，９０７，９３１は、それぞれ図８のＰＭＯＳトランジスタ８０５，８０７，８３１と同様のものである。ＮＭＯＳトランジスタ９０６，９０８，９３２及びインバータ９４０は、それぞれ図８のＮＭＯＳトランジスタ８０６，８０８，８３２及びインバータ８４０と同様のものである。また、第１及び第２のノードＮ９２，Ｎ９３は、それぞれ図８のノードＮ８２，Ｎ８３に対応している。ＰＭＯＳトランジスタ９０５及びＮＭＯＳトランジスタ９０６は、抵抗素子として動作する。
【０１５８】
ＰＭＯＳトランジスタ９１３のソースには電源電位ＶＤＤが与えられ、ドレインは図９の回路の出力ノードであるＰＭＯＳトランジスタ９３１のドレインに接続され、ゲートは入力ノードに接続されている。ＰＭＯＳトランジスタ９１３は、入力ノードが接地電位ＶＳＳ近傍の電位（すなわち、“Ｌ”）であるときに、図９の回路の出力信号Ｖ９を“Ｈ”に駆動する。
【０１５９】
ＮＭＯＳトランジスタ９１４のソースには接地電位ＶＳＳが与えられ、ドレインは図９の回路の出力ノードであるＰＭＯＳトランジスタ９３１のドレインに接続され、ゲートは入力ノードに接続されている。ＮＭＯＳトランジスタ９１４は、入力ノードが電源電位ＶＤＤ近傍の電位（すなわち、“Ｈ”）であるときに、図９の回路の出力信号Ｖ９を“Ｌ”に駆動する。
【０１６０】
次に、図９の半導体集積回路の動作を説明する。入力信号ＶＩが“Ｌ”である場合には、入力ノードの電位は接地電位ＶＳＳの近傍の電位になっている。図８の場合と同様に、ノードＮ９２は、入力ノードよりもＰＭＯＳトランジスタ９０５のスレッショルド電圧Ｖｔｐ９程度高い電位にディスチャージされる。
【０１６１】
ノードＮ９２がＰＭＯＳトランジスタ９０５によってディスチャージされるのには時間を要する。また、ＰＭＯＳトランジスタ９１３のゲート電位は接地電位ＶＳＳ近傍の電位まで下がるが、ＰＭＯＳトランジスタ９３１のゲート電位は、それよりもＰＭＯＳトランジスタ９０５のスレッショルド電圧Ｖｔｐ９程度高い電位までしか下がらない。このため、入力ノードが接地電位ＶＳＳ近傍の電位にディスチャージされると、まず最初にＰＭＯＳトランジスタ９１３がオンになって図９の回路の出力ノードを“Ｈ”に駆動し、その後、ＰＭＯＳトランジスタ９３１がオンになり、出力ノードを“Ｈ”に駆動する。つまり、図９の回路のようにＰＭＯＳトランジスタ９１３を備えることにより、出力信号Ｖ９が“Ｈ”に変化する際の動作が速くなり、評価期間が開始されてから出力信号が変化するまでの遅延時間を削減することができる。
【０１６２】
入力信号ＶＩが“Ｈ”である場合には、入力ノードの電位は電源電位ＶＤＤの近傍の電位になっている。ノードＮ９３は、入力ノードよりもＮＭＯＳトランジスタ９０６のスレッショルド電圧Ｖｔｎ９程度低い電位にチャージされる。
【０１６３】
ノードＮ９３がＮＭＯＳトランジスタ９０６によってチャージされるのには時間を要する。また、ＮＭＯＳトランジスタ９１４のゲート電位は電源電位ＶＤＤ近傍の電位まで上がるが、ＮＭＯＳトランジスタ９３２のゲート電位は、それよりもＮＭＯＳトランジスタ９０６のスレッショルド電圧Ｖｔｎ９程度低い電位までしか上がらない。このため、入力ノードが電源電位ＶＤＤ近傍の電位にチャージされると、まず最初にＮＭＯＳトランジスタ９１４がオンになって図９の回路の出力ノードを“Ｌ”に駆動し、その後、ＮＭＯＳトランジスタ９３２がオンになり、出力ノードを“Ｌ”に駆動する。つまり、図９の回路のようにＮＭＯＳトランジスタ９１４を備えることにより、出力信号Ｖ９が“Ｌ”に変化する際の動作が速くなり、評価期間が開始されてから出力信号が変化するまでの遅延時間を削減することができる。
【０１６４】
なお、インバータ９４０を備えず、ＰＭＯＳトランジスタ９０７及びＮＭＯＳトランジスタ９０８のゲートに出力信号Ｖ９を与えるようにしてもよい。
【０１６５】
（第１０の実施形態）
図１０は、本発明の第１０の実施形態に係る半導体集積回路の回路図である。図１０の半導体集積回路は、図８の半導体集積回路において、出力回路８３０を備えないようにした回路を２つ（これらの回路をそれぞれ第１及び第２のスタティック回路と称する）と、出力回路１０３０とを備えたものである。
【０１６６】
図１０において、ＰＭＯＳトランジスタ１００５，１００７，１０３１は、それぞれ図８のＰＭＯＳトランジスタ８０５，８０７，８３１と同様のものである。ＮＭＯＳトランジスタ１００６，１００８，１０３２は、それぞれ図８のＮＭＯＳトランジスタ８０６，８０８，８３２と同様のものである。また、第１及び第２のノードＮ１０２，Ｎ１０３は、それぞれ図８のノードＮ８２，Ｎ８３に対応している。第３及び第４のノードＮ１０７，Ｎ１０８は、それぞれ図８のノードＮ８２，Ｎ８３に対応している。
【０１６７】
ＰＭＯＳトランジスタ１０５５，１０５７，１０８１、及びインバータ７９０は、それぞれＰＭＯＳトランジスタ８０５，８０７，８３１、及びインバータ８４０と同様のものである。ＮＭＯＳトランジスタ１０５６，１０５８，１０８２は、それぞれ図８のＮＭＯＳトランジスタ８０６，８０８，８３２と同様のものである。ＰＭＯＳトランジスタ１００５，１００６，１０５５，１０５６は、抵抗素子として動作する。
【０１６８】
出力回路１０３０は、ＰＭＯＳトランジスタ１０３１，１０８１と、ＮＭＯＳトランジスタ１０３２，１０８２とを備えている。第１のスタティック回路の出力であるノードＮ１０２，Ｎ１０３は、それぞれＰＭＯＳトランジスタ１０３１、ＮＭＯＳトランジスタ１０３２のゲートに接続されている。第２のスタティック回路の出力であるノードＮ１０７，Ｎ１０８は、それぞれＰＭＯＳトランジスタ１０８１、ＮＭＯＳトランジスタ１０８２のゲートに接続されている。ＰＭＯＳトランジスタ１０３１，１０８１のソースは電源に、ドレインはＮＭＯＳトランジスタ１０３２のドレインに接続されている。ＮＭＯＳトランジスタ１０３２のソースは、ＮＭＯＳトランジスタ１０８２のドレインに接続されている。ＮＭＯＳトランジスタ１０８２のソースは接地されている。ＰＭＯＳトランジスタ１０３１，１０８１のドレインは、図１０の半導体集積回路の出力ノードとなっている。このように、ＰＭＯＳトランジスタ１０３１，１０８１と、ＮＭＯＳトランジスタ１０３２，１０８２とは、１つの論理回路を構成している。
【０１６９】
第１及び第２のスタティック回路には、それぞれ入力信号ＶＩ１，ＶＩ２が入力されている。ノードＮ１０２とＮ１０３との論理レベルは等しく、ノードＮ１０７とＮ１０８との論理レベルは等しいので、出力回路１０３０は、第１のスタティック回路の出力と第２のスタティック回路の出力との間のＮＡＮＤ演算の結果を求めて出力していると言える。第１及び第２のスタティック回路は、いずれも入力された信号と同じ論理レベルの信号を出力するので、図１０の半導体集積回路は、入力信号ＶＩ１，ＶＩ２間のＮＡＮＤ演算の結果を出力する。
【０１７０】
第１及び第２のスタティック回路の動作は、図８の半導体集積回路の場合と同様である。すなわち、入力信号ＶＩ１が“Ｈ”であるときに、ＰＭＯＳトランジスタ１０３１のゲートの電位を、入力信号ＶＩ１の電位よりも高く、電源電位ＶＤＤに近い電位にすることができる。また、入力信号ＶＩ２が“Ｈ”であるときに、ＰＭＯＳトランジスタ１０８１のゲートの電位を入力信号ＶＩ２の電位よりも高くすることができる。このため、出力信号Ｖ１０を“Ｌ”とするべきときに、出力信号Ｖ１０を、ＰＭＯＳトランジスタ１００５又は１０５５を備えない場合よりも接地電位ＶＳＳに近づけることができる。
【０１７１】
同様に、入力信号ＶＩ１が“Ｌ”であるときに、ＮＭＯＳトランジスタ１０３２のゲートの電位を、入力信号ＶＩ１の電位よりも低く、接地電位ＶＤＤに近い電位にすることができる。また、入力信号ＶＩ２が“Ｌ”であるときに、ＮＭＯＳトランジスタ１０８２のゲートの電位を入力信号ＶＩ２の電位よりも低くすることができる。このため、出力信号Ｖ１０を“Ｈ”とするべきときに、出力信号Ｖ１０を、ＰＭＯＳトランジスタ１００５又は１０５５を備えない場合よりも電源電位ＶＤＤに近づけることができる。
【０１７２】
このように、図１０の回路によると、出力信号Ｖ１０が“Ｌ”となる場合に、オフになるＰＭＯＳトランジスタ１０３１，１０８１のサブスレッショルド電流を削減することができるので、出力信号に重畳するＤＣノイズ、すなわち、所定の論理レベルに対する出力信号のシフトを小さくすることができる。したがって、図１０のように複雑な出力回路を有する半導体集積回路においても、出力回路におけるリーク電流が少なく、ＤＣノイズに強い半導体集積回路を提供することができる。
【０１７３】
なお、出力回路１０３０がＮＡＮＤ回路である場合について説明したが、出力回路は、ＮＯＲ回路等の他の論理回路や、複数の論理回路を組み合わせた回路であってもよい。
【０１７４】
また、以上の実施形態において、全てのトランジスタの導電型及び信号の論理を逆にしてもよい。すなわち、図１〜図１０において、全てのＰＭＯＳトランジスタをＮＭＯＳトランジスタに、全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更し、電源電位ＶＤＤと接地電位ＶＳＳとを入れ換え、全ての信号の論理を逆転した構成にしてもよい。このときには、低論理レベルが第１の論理レベル、高論理レベルが第２の論理レベルであるとする。
【０１７５】
また、ＭＯＳトランジスタに代えて、これ以外のトランジスタ等のデバイスを用いてもよい。
【０１７６】
また、第１の抵抗素子としてＰＭＯＳトランジスタ、第２の抵抗素子としてＮＭＯＳトランジスタを用いる場合について説明したが、これには限らない。すなわち、２つの端子間の電位差が大きいときには端子間が低抵抗になり、小さいときには端子間が高抵抗になるような素子であれば、これらの抵抗素子として用いてもよい。
【０１７７】
また、第１〜第７の実施形態において、入力回路が並列に接続された２つのＮＭＯＳトランジスタを備え、２つの入力信号ＶＩ１，ＶＩ２の論理和に従って第１のノードの電位が変化する場合について説明したが、入力回路の構成はこれ以外の論理演算を実現するものであってもよい。すなわち、入力信号の数が２より多くてもよいし、複数の入力信号の論理積や、異なる論理積の間の論理和等に従って第１のノードの電位が変化するようにしてもよい。
【０１７８】
【発明の効果】
以上のように、本発明によると、入力される信号にＤＣノイズが含まれている場合においても、ＤＣノイズの少ない信号を出力する半導体集積回路を得ることができる。したがって、回路を複数直列に接続しても、ＤＣノイズが増幅されて大きくなることがなく、回路が誤動作しないようにすることができる。
【０１７９】
また、ダイナミック回路において、入力されるクロック信号が停止しているときにも出力回路のリーク電流を減らすことができるので、待機時における回路全体の消費電力を抑えることもできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の回路図である。
【図２】本発明の第２の実施形態に係る半導体集積回路の回路図である。
【図３】本発明の第３の実施形態に係る半導体集積回路の回路図である。
【図４】本発明の第４の実施形態に係る半導体集積回路の回路図である。
【図５】本発明の第５の実施形態に係る半導体集積回路の回路図である。
【図６】本発明の第６の実施形態に係る半導体集積回路の回路図である。
【図７】本発明の第７の実施形態に係る半導体集積回路の回路図である。
【図８】本発明の第８の実施形態に係る半導体集積回路の回路図である。
【図９】本発明の第９の実施形態に係る半導体集積回路の回路図である。
【図１０】本発明の第１０の実施形態に係る半導体集積回路の回路図である。
【図１１】従来のダイナミック型の半導体集積回路の例を示す回路図である。
【図１２】従来のスタティック型の半導体集積回路の例を示す回路図である。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１，７０１，７５１  ＰＭＯＳトランジスタ（第１のトランジスタ）
１０２，２０２，３０２，４０２，５０２，６０２，７０２，７５２  ＰＭＯＳトランジスタ（第３のトランジスタ）
１０５，２０５，３０５，４０５，５０５，６０５，７０５，７５５，８０５，９０５，１００５，１０５５  ＰＭＯＳトランジスタ（第１の抵抗素子）
３０６，５０６，８０６，９０６，１００６，１０５６  ＮＭＯＳトランジスタ（第２の抵抗素子）
１０７，２０７，３０７，４０７，５０７，６０７，７０７，７５７  ＰＭＯＳトランジスタ（第２のトランジスタ）
１１５，３１５，４１５，６１５，７１５，７６５  ＰＭＯＳトランジスタ（第３のトランジスタ）
１２０，２２０，３２０，４２０，５２０，６２０，７２０，７７０  入力回路１３１，２３１，３３１，４３１，５３１，６３１，７３１，７８１，８３１，９３１，１０３１，１０８１  ＰＭＯＳトランジスタ（第１の駆動トランジスタ）
１３２，２３２，３３２，４３２，５３２，６３２，７３２，７８２，８３２，９３２，１０３２，１０８２  ＮＭＯＳトランジスタ（第２の駆動トランジスタ）
２４０，３４０，５４０，７４０，７９０，８４０，９４０，１０４０，１０９０  インバータ
３０８，５０８  ＮＭＯＳトランジスタ（第３のトランジスタ）
４１３，５１３，９１３  ＰＭＯＳトランジスタ（第３の駆動トランジスタ）
５１４，９１４  ＮＭＯＳトランジスタ（第３の駆動トランジスタ）
６１７  ＮＭＯＳトランジスタ（第３のトランジスタ）
８０７，９０７，１００７，１０５７  ＰＭＯＳトランジスタ（第１のトランジスタ）
８０８，９０８，１００８，１０５８  ＮＭＯＳトランジスタ（第２のトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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