(57)【特許請求の範囲】
【請求項１】
スイッチング・トランジスタ、好ましくは絶縁ゲート・バイポーラ・トランジスタとしての電力半導体素子と、並列接続に適したゲート制御部と、ターン・オン（Ｒｏｎ）及びターン・オフ（Ｒｏｆｆ）用の別個に設けられたゲート抵抗器と、短絡保護動作を実現するために各電力スイッチング素子に対し個別に設けられた補助エミッタ抵抗器（ＲＥ）とを備え、駆動回路の接地端子が、前記補助エミッタ抵抗器の共通接続点に接続されている回路装置において、
前記ゲート抵抗器（Ｒｏｎ）に直列に、カソードが該ゲート抵抗器（Ｒｏｎ）に接続されたダイオードを接続し、前記抵抗器（ＲＥ）に対して並列にそれぞれ１つのクランピング・ダイオードを、そのカソードがエミッタ側になるように接続し、各ゲートにカソードがゲート電源側となるようにドレイン用ダイオードを接続したことを特徴とする回路装置。
【請求項２】
前記ゲート抵抗（Ｒｏｎ）が比較的低オームに且つ前記ゲート抵抗（Ｒｏｆｆ）がそれに対して比較的高オームに設計されていることを特徴とする、請求項１に記載の回路装置。
【請求項３】
前記ダイオードが、低い微分内部抵抗と低い阻止層容量を有する高速エピタキシャル・ダイオードであることを特徴とする、請求項１に記載の回路装置。
【請求項４】
前記抵抗器（ＲＥ）に並列に接続されているクランピング・ダイオードがショットキーダイオードであることを特徴とする、請求項１に回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、請求項１の謂わゆる上位概念部分に記載の構成を有する電力等級の回路装置に関する。この種の回路については、諸文献から種々な構成のものが知られている。電力等級の回路装置の出力密度の高揚並びに益々進展するハイブリッドもしくは混成構造は、寄生的因子による影響を減衰または軽減或るいはに排除し、それにより回路の信頼性を高めるために益々精緻になる課題解決を齎らし且つ要請している。特に、短絡耐性を高めるための改良された回路構成を実現しようとする試みに多大な努力が払われている。
【０００２】
【従来の技術】
ＤＥ ４１ ０５ １５５には、電力等級の整流回路装置の転流回路の最適化が提案されている。この公報に開示されている発明は、対応の転流回路の切換可能な構成要素が半導体スイッチング素子に極く近接して配設されていることを特徴としている。この構成によれば、少なくとも寄生インダクタンスが低減する。寄生インダクタンスを最小にすることにより、スイッチング過程での過電圧が減少し、それにより、回路装置の改善された装荷性を実現できる。
【０００３】
ＤＥ ４２ ４０ ５０１には、電流供給導体のインダクタンスを減少するために、正及び負の電流供給導体を分割した電力半導体回路装置が提案されている。直流路における回路構成の特定の対称性について敷衍している。回路装置における出力密度の利得は、パッケージ密度、即ち、実装密度が増加するに伴い、益々大きな度合いで、総ての回路素子の制御による影響を受けるようになる。
【０００４】
高い実装密度を有する回路装置、特に高いスイッチング速度及び大きな値のｄｉ／ｄｔ（電流変化率）を有するパワースイッチ（高速パワースイッチ）において、主電流配線及び制御配線が緻密に積層されている場合には、駆動時にそれぞれ個々の出力ラインを構成する主電流配線の磁場が、直ぐ近傍に位置する個々の制御回路に影響を与える。この場合、既に、ＥＰ ０ ４２７ １４３ Ｂ１に記述されているように、反作用及び相互作用の影響が現れる。なお、上記文献には、変成器作用を伴う結合の物理的プロセスについての記述はない。関連の先行特許願Ｐ１９５ ３８ ３２８．１−３２は、制御回路と主電流回路の磁気減結合により、電力スイッチにおいて変成器作用を伴わずに、電力半導体素子の反作用のない制御を可能にすることを課題にしている。この課題は、上記特許願に記載の発明によれば、制御回路に対する電気配線の幾何学的配置を正確に規定することにより解決されている。
【０００５】
特許願ＤＥ ４４ １０ ９７８ Ａ１には、絶縁ゲート・バイポーラ・トランジスタ（以下、ＩＧＢＴと略称する）の短絡耐性を改善するための方法及び回路が記述されている。この公報に記述されている発明は、該ＩＧＢＴを流れる短絡電流が減少するように、短絡状態中、ＩＧＢＴのゲート電極に印加される電圧を減少するための金属酸化物半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴと略称する）が設けられている。この回路装置においてゲート電圧耐性を実現するために挿入されたツェナーダイオードが、ＭＯＳＦＥＴとＩＧＢＴのゲート電極との間の電圧を制限している。エアーランゲン大学の電気駆動技術に関する講座担当教授であるＰ．ナーゲンガスト（Ｐ．Nagengast）の研究レポート「Weiterentwicklung und Erprobung einer zweistufigen Austeuerschaltung fur ＩＧＢＴ（ＩＧＢＴの２段制御回路の開発及び試験）」（１９９２年１１月１２日）から、構成要素費用を低減して動作するこのような短絡保護駆動回路が知られている。
【０００６】
独国特許願公報ＤＥ ４３ ２０ ０２１ Ａ１及び米国特許第４,７１９,５３１号明細書から、回路装置における個々のスイッチのＵCE−監視（コレクタ−エミッタ電圧の監視）に関する２つの回路装置が知られている。この回路装置では、制限されてはいるものの短絡保護を実現することができるが、並列接続されたパワースイッチに対する短絡監視もしくは保護には適していない。即ち、ＵCE−監視の温度依存性が原因で、遮断時もしくはターン・オフ時の過電圧が望ましくない程に大きくなるからである。
【０００７】
１９９５年１１月１３日にフライブルグで開催された第２４回半導体電力素子会議（24. Kolloquiums fur Halbleiter-Leistungsbauelemente）において、Ｓ.コンラード（Ｓ．Konrad）が「Schutzkonzept fur spannungsgesteuerte Leistungshalbleiter（電圧制御電力半導体に対する保護技術）」を提唱している。この技術によれば、ＭＯＳＦＥＴを組み込むことにより、ＩＧＢＴスイッチのゲート−エミッタ電圧が所定の値に制限される。
【０００８】
【発明が解決しようとする課題及び課題を解決するための手段】
本発明の課題は、短絡耐性を達成するために、ゲート電圧制限を考慮しつつ並列接続された半ブリッジ（ブリッジ回路の左右の半分の部分）に用いられているスイッチング素子の簡略なゲート制御を提供することにある。この課題は、冒頭に述べた型式のブリッジ回路において、請求項１の謂わゆる特徴部分に記載の構成により解決される。なお、請求項２乃至請求項４には本発明の好適な実施の形態が記述してある。
【０００９】
一般に、各回路装置は、制御回路と主電流回路とから構成されている。これら２種類の電流回路は、スイッチ（以下の説明において、該スイッチは、例としてＩＧＢＴまたはＭＯＳＦＥＴから構成されていることを前提とする）の箇所に空間的に緻密に実装されている。この緻密実装箇所の空間的形態が、高い実装密度の場合に、回路装置全体の電力耐性もしくは電力容量に対し重要な意味を有する。その理由は、主電流回路による制御回路の影響を最小限にしなければならないからである。それに伴う問題を解決しようとするのが本発明の課題である。
【００１０】
最近の高電力スイッチング・トランジスタにおいては、制御に要する電力は、対応の主電流回路において切換される電力と比較し極めて小さい値であり、スイッチング周波数はスイッチング速度と同様に新製品毎に増加する趨勢にある。
【００１１】
以下、例として選択した回路装置の一部分と関連し、図１乃至図８を参照し本発明によるゲート制御を詳細に説明する。
【００１２】
【発明の実施の形態】
図１は、ゲート制御のための制限素子を備えていない従来技術による個々のスイッチ素子から構成された回路装置の一部分を示す回路図である。絶縁ゲート・バイポーラ・トランジスタ（以下、ＩＧＢＴと称する）Ｔ1及びＴ2を備えた慣用の半ブリッジ回路が示してある。また、該半ブリッジに関連する駆動回路のうち、上辺制御部の終段Ｔ3／Ｔ4並びに下辺制御部の終段Ｔ5／Ｔ6だけが関連の出力回路と共に示してある。なお、図示を明瞭にするために、現在の技術レベルにおいては、ＩＧＢＴスイッチング素子の構造内部に集積化して形成されている謂わゆるミラー容量Ｃ1及びＣ2は、外部コンデンサとして図示してある。
【００１３】
ＩＧＢＴ Ｔ1及びＴ2がターン・オンすると、それぞれの各ゲートには、各駆動段の上辺金属酸化物半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴと略称する）Ｔ3並びにＴ5を介し且つゲート抵抗器Ｒ1並びにＲ2を介して駆動回路の駆動電源の＋１５Ｖが印加され、他方、直列接続されたＭＯＳＦＥＴ Ｔ4並びにＴ6は阻止される。
【００１４】
ＩＧＢＴ Ｔ1並びにＴ2のターン・オフ時には、ＭＯＳＦＥＴ Ｔ3及びＴ5が不導通になり、それに対応して、直列接続されているＭＯＳＦＥＴ Ｔ4及びＴ6並びに抵抗器Ｒ1及びＲ3並びにＲ2及びＲ4を介して、ゲートは−８Ｖの電位になる（即ち、−８Ｖの電位まで放電する）。ここで、上記ターン・オン及びターン・オフは、各ＭＯＳ制御スイッチにおけると同様に、ゲート−エミッタ容量の充電及び放電により実現され、その場合、コレクタとエミッタとの間における電圧極性が変化するために、ＩＧＢＴ Ｔ1及びＴ2のミラー容量もしくはコンデンサＣ1及びＣ2の荷電状態を切り換えなければならない。
【００１５】
ここで導通しているＩＧＢＴの電流回路に短絡が生ずると、当該ＩＧＢＴが、この電流回路における実質的な限流素子となる。この短絡電流の振幅は、最終段増幅率並びに短絡発生時点で生ずるＩＧＢＴのゲート−エミッタ電圧によって決定される。増加する短絡電流に起因して、ＩＧＢＴ Ｔ1及びＴ2のコレクタ−エミッタ区間に現れる大きな正の電圧変化ｄＵCE／ｄｔで、ミラー容量Ｃ1及びＣ2の荷電状態が反転される。
【００１６】
しかしながら、ＩＧＢＴ Ｔ1及びＴ2のゲート−エミッタ電圧は、該ゲートが抵抗器Ｒ1及びＲ2により駆動段に対して減結合されているので、ミラー容量Ｃ1及びＣ2による荷電状態切換え電流パルスに起因して増加し、その結果として、短絡電流は、それ以後増加しない。これにより、短絡電流パルスが発生するが、その振幅は、＋１５Ｖの駆動電圧によって予め定められるゲート−エミッタ間電圧を相当大きく上回り得る。
【００１７】
このようにしてスイッチ素子ＩＧＢＴの故障が生じる得る危険性は、ゲート−エミッタ容量とミラー容量との間の比もしくは関係が適切でなければない程大きくなる。従来技術においては、例えば、既述の研究レポート「Weiterentwicklung bei IGBT」に記述されているように、ゲート電圧を制限するために抑制ダイオードが挿入されている。
【００１８】
この公知の回路においては、抑制ダイオードの温度依存性及び公差が好ましからざる影響を及ぼす。最新世代のＩＧＢＴスイッチング回路においては、この種の回路構成では最早や充分な短絡耐性を達成することはできない。
【００１９】
図２のａは、３個の電力スイッチング素子が並列に接続されている図１に類似の上辺制御部の一部分を示す回路図である。この回路図から明らかなように、主エミッタ並びに補助エミッタは並列接続されている。補助エミッタの並列回路を省略して、１つの補助エミッタ端子だけを設けた場合には、特に短絡事故時に、電力スイッチング素子に振動が発生し得る。その場合、制御回路を介して、ゲートを各モジュール毎に関連のエミッタに相関することが最早や不可能になる。これに対し、補助エミッタの並列接続により、上記の相関に関する問題を回避することができる。
【００２０】
この場合、補助エミッタ−主エミッタ回路を経る電流が発生し得る。この電流の振幅を制限するために、好ましくは、それぞれ０.５オームの補助エミッタ抵抗器（Ｒｅ）が挿入される。この回路におけるターン・オン動作時の基準電圧は平均エミッタ電圧である。これら抵抗器を流れる電流により、再びゲート電圧の影響が現れ得ることは言うまでもない。この問題は、特に、モジュールの電流負荷が非対称の場合に生ずる。
【００２１】
ここに例示したように、転流過程中、２つのモジュールが電流を遮断し、１つのモジュールのみが電流を導通している場合には、図２のａ及びｂに示すような状況が生ずる。なお、図２のａの左側の部分にはターン・オフ過程中の３つのモジュール電流が示してある。この図から明らかなように、電流１のｄｉ／ｄｔ（変化率）は本質的に小さく、電流２及び３は既に零になっている。この場合、中間の曲線で示すような状況が現れる。即ち、中間回路の負端子に対するインダクタンスは、電流２及び３に対して最早や作用しない。その理由は、この場合、大きな電流が流れていないからである。従って、これら電流は等価回路において無視することができる。しかしながら、インダクタンス１は作用し続ける。
【００２２】
通常、ゲート制御回路の外部に存在するインダクタンスが、補助エミッタ−抵抗回路形態によるが、この時点で、急激に、この例ではその値の２／３で作用し始める。これにより、最も低速のＩＧＢＴのエミッタ相互結合度が更に増強され、ＩＧＢＴスイッチング・トランジスタは更に低速になる。この効果は、原理的に、並列接続の半ブリッジ内の各モジュールにおいて現れ得る。
【００２３】
このような効果の本質的な低減は、ターン・オフ相中、補助エミッタ−抵抗からなるオーム分圧器が作用しないようにすることにより可能である。最も単純には、これは，補助エミッタ−抵抗回路に並列にダイオードを挿入することにより達成される。この場合、中間回路側における残留インダクタンスの電圧は、遮断もしくはターン・オフ過程中、正となることを考慮する必要がある。従って、上記ダイオードが有効になるためには、そのカソードを図２のｂに示すように、ＩＧＢＴのエミッタと接続しなければならない。このようにすれば、ゲート−制御回路外部のインダクタンスの大きな影響が除去される。この構成により総ての可能な電流対称性を実現するためには、これらダイオードを各ＩＧＢＴ毎に設けなければならない。ダイオードとしては、ショットキーダイオードを使用するのが有利である。と言うのは、このショットキーダイオードの導通電圧が、低いからである。
【００２４】
図３は、トランジスタを用いた同様の回路装置の一部分を示す簡略回路図である。即ち、同図には、既に１９９３年、既述の研究レポートで公表されている従来技術による第２のゲート電圧制限方式を示す図である。短絡時に、ミラー容量の作用に起因し、素子Ｔ1のゲート−エミッタ電圧が、駆動段の駆動電圧＋１０ＶにｐｎｐトランジスタＴ7のベース−エミッタ区間の電圧を加えた値である目標値を越えると、トランジスタＴ7が導通に切換わってミラー容量の転極電流パルス（みらー容量の極性が反転する際に生ずる電流パルス）を引き取る。このようにして、トランジスタＴ1のゲート−エミッタ電圧が制限される。
【００２５】
上記方式は、ＩＧＢＴの並列接続回路においては採用することができない。と言うのは、駆動電圧が電圧基準として一義的に各個々のＩＧＢＴのエミッタに対し相関することができず、総てのエミッタ電位の平均値に関連するものであるからである。したがって、並列接続のＩＧＢＴの場合には、別の解決方法を見い出さなければならない。
【００２６】
図４は、並列接続を伴わない半ブリッジに対してショットキーダイオード（Ｄ３）を用いたゲート電圧制限方式の例を示す回路略図である。即ち、図４には、ＩＧＢＴスイッチ毎に１つのみの付加的な回路素子が設けられた制限回路が示してある。この例において、オン状態で短絡が生ずると、高速ダイオードＤ3が抵抗器Ｒ1を橋絡し、対応のミラー容量の転極電流パルスを、ＭＯＳＦＥＴ Ｔ3内に一体的に形成されている逆並列ダイオードを介して駆動段の電源へと排出（ドレイン）する。
【００２７】
この回路の有効性は、駆動終段とＩＧＢＴのゲート及びエミッタ端子との間の接続導体の寄生インダクタンスにより悪影響を受けない点にある。しなしながら、必ずしも総ての回路装置の構成例に現れる欠点ではないが、直列に接続されたダイオードＤ3及びトランジスタＴ3と一体的に形成されているダイオードが制限ダイオードとして作用するという問題がある。
【００２８】
図５は従来技術として、ＩＧＢＴ Ｔ1のゲート−エミッタ端子の直ぐ近傍に１個の付加したショットキーダイオードＤ3とコンデンサＣ3を用いてゲート−エミッタ電圧制限回路を構成した例を示す。この例においても、上辺制御部の駆動段の回路出力部分が簡略図で示してある。
【００２９】
コンデンサＣ3は、抵抗器Ｒ5（典型的には約１０オームの値を有する）を介して＋１５Ｖの駆動段の電源電圧に充電される。充分なゲート−エミッタ電圧制限は、コンデンサの容量Ｃ3が関連のＩＧＢＴのゲート−エミッタ容量よりも大きい場合に達成される。即ち、コンデンサＣ3は、短絡発生時に、感知し得る電圧上昇を伴うことなく、ミラー容量により転極電流パルスを吸収することができる。
【００３０】
図６は、図５に類似の並列接続された半ブリッジのためのゲート制御回路を示す。しかしながら、この回路は並列接続にはそれ程好適ではない。その理由は、特に、電流分布が非対称である場合に、エミッタ・インダクタンスが、容量と協作用して、振動の形態で交流成分を惹起し得るからである。
【００３１】
図７は、基準ダイオードを備えた回路装置の別の例を、やはり上辺制御部の部分だけに関して示す回路図である。ｐｎｐトランジスタＴ7と組み合わせて温度安定化電圧基準ダイオードＤ7を挿入することにより、図３に示した従来技術に類似の回路形態を実現することが可能である。しかしながら、この種の回路形態では、ＩＧＢＴ Ｔ1のオフ状態において、ｐｎｐトランジスタＴ7のベース・エミッタ区間を約８Ｖで不導通にしなければならないことが問題点として挙げられる。この問題は、駆動段の負の電源電圧を−８Ｖから−５Ｖに減少することにより、殆どの実際の適用例において制限事項とならない程に軽減することができる。
【００３２】
図８は、先に図２乃至図７に略示した補助エミッタ−抵抗及びショットキーダイオードを用いる回路部分に類似の回路部分を示す。本発明のこの実施の形態の回路装置は、所与の回路技術的に条件付けられる公差及び温度変動において、満足な短絡耐性を有し、満足な動作態様を保証し、図３乃至図５及び図７に示した回路例とは対照的に複数のＩＧＢＴスイッチ素子の並列駆動に適するようにすると言う課題の解決に向けられている。異なった駆動条件における並列接続されたモジュールでの実際の測定において、ターン・オン制御に際しゲート回路における対策手段のみならず補助エミッタ接続における対策が必要であることが判明した。これら対策は図８に総合して示してある。なお、補助エミッタ回路における本発明による回路構成の根拠は、既に図２ａ及び図２ｂを参照して説明した通りである。
【００３３】
それぞれ、ＤＣＢ（直接銅結合）セラミックもしくはモジュールにおいて電流ループが同じでない場合には、寄生インダクタンスがＤＣＢセラミック毎に異なる。その結果として、特に短絡時に異なった高い電流が現れる。最小のインダクタンスを有するＤＣＢセラミックもしくはモジュールには最大の短絡電流が現れる。この短絡電流はエミッタ電圧に影響を与える。それにより、該エミッタ電圧もモジュール毎に異なってくる。ショットキーダイオードを用いない場合には、平均エミッタ電圧が駆動段に対し基準電圧として用いられる。これにより、所与の１つのＤＣＢセラミックもしくはモジュールが過度に高い或るいは過度に低いゲート電圧を受けることが起こり得る。
【００３４】
ゲート電圧における差は、エミッタ電圧における差に依存し、非常に大きな値を取り得る。しかしながら、過度に高いゲート電圧は回避すべきである。その理由は、ゲート電圧が非常に高い場合には、過度に高い短絡電流が流れ得るからである。また、低いゲート電圧では、短絡電流制限は小さい値で行われる。図８に示したエピタキシャル／ショットキーダイオードは、どのモジュールにおいても、ゲート電圧が、２つのダイオード閾値の和として＋１５Ｖに約０.５乃至１Ｖを加えた値を越えることがないように作用する。
【００３５】
並列接続されたモジュールにおける測定で、ゲート電位に関し無視し得ない相互作用の可能性があることが判明した。このゲート電位間の相互作用は、寄生エミッタ・インダクタンスにより条件付けられるが、特に電流分布が不均等である場合には、エミッタ電圧が不均等になる。そして、これは、ＩＧＢＴの内部ゲート−エミッタ容量を介してゲート電位に反映する。この場合、特に短絡時に、ゲート端子間に非常に望ましくない振動が惹起し得る。ゲート端子間の抵抗は、これら端子間における相互作用プロセスを可能な限り低減もしくは回避するために、可能な限り高オームにしなければならない。このことは、本発明により、下記の手段もしくは対策により達成される。
１．  各ＩＧＢＴモジュールに固有のゲート抵抗器を設ける。
２．  ＩＧＢＴのターン・オン時のゲート抵抗ＲonとＩＧＢＴのターン・オフ時のゲート抵抗Ｒoffを相い異ならせる。実際の測定の結果として、ＩＧＢＴのターン・オフ時のゲート抵抗Ｒoffは、ＩＧＢＴのターン・オン時のゲート抵抗Ｒonよりも著しく高オームに設計できることが判明した。
３．  ＩＧＢＴのターン・オン用の低オームのゲート抵抗Ｒonに直列に接続されたダイオードにより、上記抵抗を介してのゲート端子間における相互作用を阻止する。ゲート回路におけるダイオードとしては、寄生容量が小さい高速エピタキシャル・ダイオードを使用するのが有利である。
４．  ＩＧＢＴの内部容量の反作用に起因して駆動段の電源電圧よりも高いゲート電圧上昇が生じないようにするために、各モジュール毎に電源電圧に対し付加的にドレイン・ダイオードを設ける。過度に高いゲート電圧は、短絡の場合に過度に高い短絡電流を齎らし、それにより、回路装置の破壊に至り得る。
５．  高オームのＲoff抵抗と直列に減結合ダイオードを設ける必要はない。
６．  各スイッチング相中、常に、ゲート接点には所定の確定された電圧を印加する必要がある。
【００３６】
特に、複数個のＩＧＢＴの並列接続回路における制限回路としては図８に示した回路構成が抜きん出て適している。
【図面の簡単な説明】
【図１】ゲート制御のための制限素子を備えていない従来技術による個々のスイッチ素子から構成された回路装置の一部分を示す回路図である。
【図２】ａは３個の並列接続された電力スイッチ素子を備えた回路装置における図１に示したのと類似のブリッジ上辺制御部の一部分を示す回路図であり、ｂ及びｃは、非対称に制御される半ブリッジの動作挙動を説明する詳細図である。
【図３】トランジスタを具備する類似の回路構成の一部分を略示する回路図である。
【図４】並列接続を伴わずに、１つの半ブリッジに対し１個のショットキーダイオードを用いてゲート電圧制限を行う回路構成を略示する回路図である。
【図５】ショットキーダイオード及びコンデンサを用いてゲート電圧制限を行う構成例を示す回路図である。
【図６】図５に類似の並列接続された半ブリッジ用のゲート制御を示す回路略図である。
【図７】基準ダイオードを備えた別の回路装置を示す回路略図である。
【図８】補助エミッタ抵抗及びショットキーダイオードを備えた回路部分を示す回路図である。
【符号の説明】
Ｃ1、Ｃ2    ミラー容量
Ｄ３    ショットキーダイオード
Ｒ1、Ｒ2、Ｒ3、Ｒ4    ゲート抵抗
Ｔ1、Ｔ2    ＩＧＢＴ
Ｔ3、Ｔ4、Ｔ5    ＭＯＳＦＥＴ
Ｔ7    ｐｎｐトランジスタ
【図１】
0003868066.tif 000002
【図２】
0003868066.tif 000003
【図３】
0003868066.tif 000004
【図４】
0003868066.tif 000005
【図５】
0003868066.tif 000006
【図６】
0003868066.tif 000007
【図７】
0003868066.tif 000008
【図８】
0003868066.tif 000009