(57)【要約】      （修正有）【課題】欠陥発生が抑制された半導体装置を提供する。【解決手段】半導体装置１００は、基板１０と、基板１０の上に設けられた第１窒化物半導体層３１、３２と、第１窒化物半導体層３１、３２上に設けられた第２窒化物半導体層３３と、第２窒化物半導体層３３上に設けられた第３窒化物半導体層３４と、第３窒化物半導体層３４上に設けられた電極５０、５１と、第１窒化物半導体層３１、３２と第２窒化物半導体層３３との間に設けられ、電極５０、５１の下に設けられた絶縁層４０と、を備える。【選択図】図１
2016171265.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられた第１窒化物半導体層と、
前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、
前記第２窒化物半導体層上に設けられた第３窒化物半導体層と、
前記第３窒化物半導体層上に設けられた電極と、
前記第１窒化物半導体層と前記第２窒化物半導体層との間に設けられ、前記電極の下に設けられた絶縁層と、
を備えた半導体装置。
【請求項２】
前記電極は、前記第３窒化物半導体層の上に設けられた第１電極と第２電極と第３電極とを有し、
前記第１電極は、前記基板から前記第３窒化物半導体層に向かう第１方向に交差する第２方向に延在する第１電極部と、前記第１方向および前記第２方向に交差する第３方向に延在する第２電極部とを有し、前記第１電極部は、前記第２電極部に電気的に接続され、前記第２電極部は、前記第３窒化物半導体層に電気的に接続され、
前記第２電極は、前記第２方向に延在する第３電極部と、前記第３方向に延在する第４電極部とを有し、前記第３電極部は、前記第４電極部に電気的に接続され、前記第４電極部は、前記第３窒化物半導体層に電気的に接続され、前記第４電極部は、前記第２電極部に並び、
前記第３電極は、前記第２方向に延在する第５電極部と、前記第３方向に延在する第６電極部とを有し、前記第５電極部は、前記第６電極部に電気的に接続され、前記第６電極部は、前記第２電極部と前記第４電極部との間に設けられ、
前記絶縁層は、前記第１電極部、前記第３電極部、および前記第５電極部の少なくともいずれかの下に設けられている請求項１記載の半導体装置。
【請求項３】
前記絶縁層は、前記第１電極部と前記第４電極部との間の領域および前記第３電極部と前記第２電極部との間の領域の少なくともいずれかにおいて設けられている請求項２記載の半導体装置。
【請求項４】
前記絶縁層は、前記第２電極部下および前記第４電極部下の少なくともいずれかにおいて設けられている請求項２または３に記載の半導体装置。
【請求項５】
前記絶縁層は、前記第２電極部、前記第４電極部、および前記第６電極部が配置されている素子領域を囲む終端領域に設けられている請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
基板上に第１窒化物半導体層を形成する工程と、
前記第１窒化物半導体層上に、絶縁層を選択的に形成する工程と、
前記第１窒化物半導体層上および前記絶縁層上に、第２窒化物半導体層を形成する工程と、
前記第２窒化物半導体層上に第３窒化物半導体層を形成する工程と、
前記絶縁層の上側の前記第３窒化物半導体層上に電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項７】
前記電極は、前記第３窒化物半導体層の上に形成された第１電極と第２電極と第３電極とを有し、
前記第１電極は、前記基板から前記第３窒化物半導体層に向かう第１方向に交差する第２方向に延在する第１電極部と、前記第１方向および前記第２方向に交差する第３方向に延在する第２電極部とを有し、前記第１電極部は、前記第２電極部に電気的に接続され、前記第２電極部は、前記第３窒化物半導体層に電気的に接続され、
前記第２電極は、前記第２方向に延在する第３電極部と、前記第３方向に延在する第４電極部とを有し、前記第３電極部は、前記第４電極部に電気的に接続され、前記第４電極部は、前記第３窒化物半導体層に電気的に接続され、前記第４電極部は、前記第２電極部の横に設けられ、
前記第３電極は、前記第２方向に延在する第５電極部と、前記第３方向に延在する第６電極部とを有し、前記第５電極部は、前記第６電極部に電気的に接続され、前記第６電極部は、前記第２電極部と前記第４電極部との間に設けられ、
前記絶縁層の上側に、前記第１電極部、前記第３電極部、および前記第５電極部の少なくともいずれかを形成する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層を、前記第１電極部と前記第４電極部との間の領域および前記第３電極部と前記第２電極部との間の領域の少なくともいずれかに形成する請求項７記載の半導体装置の製造方法。
【請求項９】
前記絶縁層を、前記第２電極部下および前記第４電極部下の少なくともいずれかに形成する請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁層を前記第２電極部、前記第４電極部、および前記第６電極部が配置されている素子領域を囲む終端領域に形成する請求項７〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
半導体装置の基板となる第１領域と、前記第１領域外の第２領域と、を有するウェーハ基板上に第１窒化物半導体層を形成する工程と、
前記第２領域の前記ウェーハ基板上に、前記第１窒化物半導体層を介して絶縁層を形成する工程と、
前記第１窒化物半導体層上および前記絶縁層上に、第２窒化物半導体層を形成する工程と、
前記第２窒化物半導体層上に第３窒化物半導体層を形成する工程と、
前記絶縁層と、前記絶縁層上に形成された前記第２窒化物半導体層および前記第３窒化物半導体層と、を選択的に除去する工程と、
を備えた半導体装置の製造方法。
【請求項１２】
前記第２領域は、前記ウェーハ基板の外端に連なっている請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（High Electron Mobility Transistor）等の半導体装置において、基板の上に成長させた窒化物半導体層を半導体層として用いるものがある。
【０００３】
しかし、窒化物半導体層を基板上に成長させると、それらの熱膨張係数の差、格子定数の不整合によって、残留応力（例えば、引張歪）が窒化物半導体層に印加される。このような残留応力を持った窒化物半導体層には、欠陥が発生する場合がある。欠陥が存在すると、ＨＥＭＴをオフ状態に制御してもリーク電流が発生するなどの不具合が生ずる場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−０６３８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、欠陥発生が抑制された半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、基板と、前記基板の上に設けられた第１窒化物半導体層と、前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、前記第２窒化物半導体層上に設けられた第３窒化物半導体層と、前記第３窒化物半導体層上に設けられた電極と、前記第１窒化物半導体層と前記第２窒化物半導体層との間に設けられ、前記電極の下に設けられた絶縁層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。
【図２】図２は、第１実施形態に係る半導体装置の要部を表す模式的平面図である。
【図３】図３（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的斜視図である。
【図４】図４（ａ）〜図４（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図５】図５（ａ）〜図５（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図６】図６（ａ）〜図６（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図７】図７（ａ）〜図７（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図８】図８（ａ）〜図８（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図９】図９（ａ）〜図９（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図１０】図１０（ａ）〜図１０（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図１１】図１１（ａ）〜図１１（ｂ）は、第１実施形態の効果を説明する模式的断面図である。
【図１２】図１２（ａ）〜図１２（ｂ）は、第１実施形態の効果を説明する模式的断面図である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第２実施形態に係る半導体装置の要部の製造過程を表す模式的斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。  
図２は、第１実施形態に係る半導体装置の要部を表す模式的平面図である。
【００１０】
図１（ａ）は、図２のＡ１−Ａ２線に沿った位置での断面が表され、図１（ｂ）は、図２のＢ１−Ｂ２線に沿った位置での断面が表されている。
【００１１】
また、以下に例示する図には、３次元座標を導入する。ここで、Ｘ軸、Ｙ軸、およびＺ軸は、それぞれ交差している。例えば、Ｘ軸、Ｙ軸、およびＺ軸は、それぞれ直交している。
【００１２】
第１実施形態に係る半導体装置１００として、一例として、ＨＥＭＴ（High Electron Mobility Transistor）の一例が表されている。以下に図示される電極、配線等の配置は実施可能な限り変更することは可能である。
【００１３】
半導体装置１００は、例えば、基板１０と、第１窒化物半導体層（以下、第１バッファ層３１および第２バッファ層３２）と、第２窒化物半導体層（以下、例えば、キャリア走行層３３）と、第３窒化物半導体層（以下、例えば、障壁層３４）と、電極（以下、例えば、第１電極５０、第２電極５１、および第３電極５２）と、ゲート絶縁膜５３と、絶縁層４０と、保護層６０と、層間絶縁層６１と、を備える。実施形態の図では、基板１０から障壁層３４に向かう方向を第１方向（Ｚ方向）、第１方向に交差する方向を第２方向（Ｙ方向）および第３方向（Ｘ方向）としている。Ｙ方向とＸ方向とは互いに交差している。
【００１４】
基板１０は、例えば、シリコン（Ｓｉ）を含む。基板１０は、シリコン基板に限らず、サファイア基板、ダイアモンド基板、シリコン炭化物基板、カーボン基板、窒化物半導体基板、ボロン窒化物基板、またはゲルマニウム基板等であってもよい。本実施形態では、一例として、基板１０としてシリコン基板を例示する。基板１０がシリコンの場合、その上面１０ｕは、例えば、（１１１）面である。
【００１５】
第１バッファ層３１は、基板１０上に設けられている。第１バッファ層３１は、窒化アルミニウムを含む。第２バッファ層３２は、第１バッファ層３１上に設けられている。第２バッファ層３２は、窒化アルミニウムガリウムを含む。
【００１６】
キャリア走行層３３は、第２バッファ層３２上に設けられている。キャリア走行層３３は、ノンドープの窒化ガリウム（）、またはノンドープの窒化アルミニウムガリウム（ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１））を含む。また、キャリア走行層３３は、ＧａｘＩｎ１−ｘＮｙＡｓ１−ｙ（０≦ｘ≦１、０≦ｙ≦１）、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）、およびＢｘＩｎ１−ｘＮ（０≦ｘ≦１）のいずれかを含んでもよい。
【００１７】
障壁層３４は、キャリア走行層３３上に設けられている。障壁層３４は、ノンドープもしくはｎ形の窒化アルミニウムガリウム（ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））を含む。また、障壁層３４は、ＧａｘＩｎ１−ｘＮｙＡｓ１−ｙ（０≦ｘ≦１、０≦ｙ≦１）、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１）、およびＢｘＩｎ１−ｘＮ（０≦ｘ≦１）のいずれかを含んでもよい。
【００１８】
キャリア走行層３３内のキャリア走行層３３と障壁層３４の界面付近には二次元電子（２ＤＥＧ）が発生している。本実施形態では、第１バッファ層３１、第２バッファ層３２、キャリア走行層３３、および障壁層３４を、積層体３０とする。
【００１９】
第１電極５０は、第１電極部（以下、例えば、ソース配線５０ｉ）、第２電極部（以下、例えば、ソース電極５０ｓ）、コンタクト電極５０ｃ、フィールドプレート電極５０ｆ、およびソースパッド電極５０ｐを有する。第１電極５０は、障壁層３４上に設けられている。
【００２０】
ソース電極５０ｓは、障壁層３４上に設けられている。ソース電極５０ｓは、複数、設けられている。ソース電極５０ｓは、障壁層３４に電気的に接続されている。ソース電極５０ｓは、障壁層３４とオーミック接触をしている。ソース電極５０ｓは、コンタクト電極５０ｃを介してフィールドプレート電極５０ｆに接続されている。フィールドプレート電極５０ｆは、ソース配線５０ｉに接続されている。フィールドプレート電極５０ｆおよびソース配線５０ｉは、例えば、層間絶縁層６１上に設けられている。
【００２１】
ソース配線５０ｉは、例えば、Ｙ方向に延在している。ソース配線５０ｉは、フィールドプレート電極５０ｆ、コンタクト電極５０ｃを介して、ソース電極５０ｓに電気的に接続されている。ソースパッド電極５０ｐは、ソース配線５０ｉに接続されている。
【００２２】
第２電極５１は、第１電極５０とＹ方向に並ぶ部分を有する。例えば、第２電極５１は、第３電極部（以下、例えば、ドレイン配線５１ｉａ）と、第４電極部（以下、例えば、ドレイン電極５１ｄ）と、ドレイン配線５１ｉｂと、コンタクト電極５１ｃと、ドレインパッド電極５１ｐと、を有する。第２電極５１は、障壁層３４上に設けられている。
【００２３】
ドレイン電極５１ｄは、障壁層３４上に設けられている。ドレイン電極５１ｄは、複数、設けられている。ドレイン電極５１ｄは、障壁層３４に電気的に接続されている。ドレイン電極５１ｄは、障壁層３４とオーミック接触をしている。ドレイン電極５１ｄは、Ｙ方向において、ソース電極５０ｓの横に設けられている。
【００２４】
ドレイン配線５１ｉａは、例えば、層間絶縁層６１上に設けられている。ドレイン配線５１ｉａは、Ｙ方向に延在している。ドレイン配線５１ｉａは、ドレイン配線５１ｉｂ、コンタクト電極５１ｃを介して、ドレイン電極５１ｄに電気的に接続されている。ドレインパッド電極５１ｐは、ドレイン配線５１ｉａに接続されている。
【００２５】
ソース電極５０ｓおよびドレイン電極５１ｄは、ソース配線５０ｉとドレイン配線５１ｉａとの間に設けられている。ソース電極５０ｓおよびドレイン電極５１ｄは、障壁層３４上においてＸ方向に延在している。
【００２６】
ゲート絶縁膜５３は、障壁層３４上に設けられている。ゲート絶縁膜５３は、シリコン窒化物（Ｓｉ３Ｎ４）、酸化珪素膜（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）のいずれかを含む。
【００２７】
第３電極５２は、第１電極５０と第２電極５１との間に設けられた部分を有する。例えば、第３電極５２は、第５電極部（以下、例えば、ゲート配線５２ｉ）と、第６電極部（以下、例えば、ゲート電極５２ｇ）と、コンタクト電極５２ｃａ、５２ｃｂと、フィールドプレート電極５２ｆと、ゲートパッド電極５２ｐと、を有する。第３電極５２は、ゲート絶縁膜５３を介して障壁層３４上に設けられている。
【００２８】
ゲート電極５２ｇは、ゲート絶縁膜５３を介して、障壁層３４上に設けられている。ゲート電極５２ｇは、Ｙ方向において、ソース電極５０ｓとドレイン電極５１ｄとの間に設けられている。フィールドプレート電極５２ｆは、保護層６０上に設けられている。ゲート配線５２ｉは、フィールドプレート電極５２ｆ、コンタクト電極５２ｃａを介して、ゲート電極５２ｇに電気的に接続されている。ゲートパッド電極５２ｐは、コンタクト電極５２ｃｂを介して、ゲート配線５２ｉに電気的に接続されている。
【００２９】
ソース電極５０ｓ、ドレイン電極５１ｄ、およびゲート電極５２ｇの数は、図示される数に限られない。
【００３０】
絶縁層４０は、第２バッファ層３２とキャリア走行層３３との間に選択的に設けられている。絶縁層４０は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）、アルミナ（ＡｌｘＯｙ）、ジルコニア（ＺｒＯｘ）、レジストの少なくともいずれかを含む。
【００３１】
例えば、図１（ａ）に表すように、絶縁層４０は、ソース電極５０ｓ下およびドレイン電極５１ｄ下の少なくともいずれかに設けられている。
【００３２】
また、半導体装置１００において、ソース電極５０ｓ、ドレイン電極５１ｄ、およびゲート電極５２ｇが配置されている領域を素子領域１００ａとする。Ｚ方向から見て、素子領域１００ａを囲む領域を終端領域１００ｔとする。絶縁層４０は、終端領域１００ｔに設けられている。
【００３３】
例えば、絶縁層４０は、ソース配線５０ｉ、ドレイン配線５１ｉａ、およびゲート配線５２ｉの少なくともいずれかの下に設けられている。あるいは、絶縁層４０は、ソース配線５０ｉとドレイン電極５１ｄとの間の領域１００ｓおよびドレイン配線５１ｉａとソース電極５０ｓとの間の領域１００ｄの少なくともいずれかに設けられている。
【００３４】
保護層６０は、ゲート絶縁膜５３上に設けられている。保護層６０は、例えば、シリコン窒化物を含む。層間絶縁層６１は、保護層６０上に設けられている。層間絶縁層６１は、例えば、シリコン酸化物（ＳｉＯｘ）を含む。
【００３５】
半導体装置１００の製造過程について説明する。  
図３（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的斜視図である。
【００３６】
例えば、図３（ａ）に表すウェーハ状の基板１０Ｗは、半導体装置１００の基板１０になる第１領域（以下、例えば、チップ領域１０ｓ）と、チップ領域１０ｓ外の第２領域（以下、例えば、未使用領域１０ｎ）と、を有する。基板１０Ｗは、一例として、シリコンウェーハであり、上面１０ｕにおいて例えば、（１１１）面が露出している。
【００３７】
未使用領域１０ｎは、例えば、ダイシング領域１０ＤＬと、基板１０にもダイシング領域１０ＤＬにもならない周辺領域１０ｒと、を有する。周辺領域１０ｒは、基板１０Ｗの外端１０ｅに連なっている。
【００３８】
次に、図３（ｂ）に表すように、ウェーハ状の基板１０Ｗの上面１０ｕに、第１バッファ層３１、第２バッファ層３２をこの順に形成する。
【００３９】
次に、図３（ｃ）に表すように、ダイシング領域１０ＤＬにおける基板１０Ｗ上に、バッファ層３１、３２を介して絶縁層４０を選択的に形成する。例えば、絶縁層４０を第２バッファ層３２全面に形成した後に、例えば、ＰＥＰ（Photo Engraving Process）およびＲＩＥ（Reactive Ion Etching）を用い、絶縁層４０が第２バッファ層３２上に選択的に形成される。以下、層、電極等の選択的な形成では、この全面成膜、ＰＥＰ、およびＲＩＥが利用される。これにより、絶縁層４０は、例えば、格子状に形成される。
【００４０】
ここで、図３（ｃ）の右に、第２バッファ層３２の上面３２ｕの拡大図を示す。絶縁層４０は、例えば、基板１０Ｗが劈開し易い面に沿った線１０ｃに非平行に延在している。例えば、線１０ｃと絶縁層４０が延在する方向とのなす角度θは、５°以上に設定される。角度θは、９０°に設定してもよい。
【００４１】
この後、第１実施形態では、第２バッファ層３２上および絶縁層４０上に、キャリア走行層３３が形成され、キャリア走行層３３上に障壁層３４が形成される。
【００４２】
また、第１実施形態では、ダイシング領域１０ＤＬに絶縁層４０を形成するのと同時に、チップ領域１０ｓにも絶縁層４０をパターニングする。以下に、チップ領域１０ｓにおける製造過程について説明する。
【００４３】
図４（ａ）〜図１０（ｂ）は、第１実施形態のチップ領域に係る半導体装置の要部の製造過程を表す模式的断面図である。
【００４４】
図４（ａ）〜図１０（ｂ）のうち、各図（ａ）は、上述したＡ１−Ａ２線における断面に対応し、各図（ｂ）は、上述したＢ１−Ｂ２線における断面に対応している。
【００４５】
例えば、図４（ａ）および図４（ｂ）に表すように、基板１０上に、第１バッファ層３１、第２バッファ層３２をこの順に形成する。
【００４６】
次に、図５（ａ）および図５（ｂ）に表すように、第２バッファ層３２上に、絶縁層４０を選択的に形成する。
【００４７】
絶縁層４０は、素子領域１００ａにおいて、ソース電極５０ｓおよびドレイン電極５１ｄが形成される領域に形成される（図５（ａ））。また、素子領域１００ａを囲む終端領域１００ｔにも形成される（図５（ｂ））。
【００４８】
次に、図６（ａ）および図６（ｂ）に表すように、第２バッファ層３２上および絶縁層４０上に、キャリア走行層３３を形成する。キャリア走行層３３上には障壁層３４を形成する。キャリア走行層３３およびキャリア走行層３３は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）で形成される。さらに、障壁層３４上にゲート絶縁膜５３を形成する。
【００４９】
次に、図７（ａ）および図７（ｂ）に表すように、素子領域１００ａにおいて、ゲート絶縁膜５３上に、ゲート電極５２ｇを選択的に形成する。さらに、ゲート絶縁膜５３上およびゲート電極５２ｇ上に保護層６０を形成する。
【００５０】
次に、図８（ａ）および図８（ｂ）に表すように、素子領域１００ａにおいて、保護層６０にＰＥＰおよびＲＩＥを用いてトレンチ５０ｔ、トレンチ５２ｔ、およびトレンチ５１ｔを形成する。さらに、トレンチ５０ｔ内でソース電極５０ｓ、トレンチ５２ｔ内にコンタクト電極５２ｃａ、およびトレンチ５１ｔ内にドレイン電極５１ｄを形成する。
【００５１】
次に、図９（ａ）および図９（ｂ）に表すように、素子領域１００ａにおいて、保護層６０上にフィールドプレート電極５２ｆを形成する。フィールドプレート電極５２ｆは、コンタクト電極５２ｃａに電気的に接続される。さらに、終端領域１００ｔにおいて、保護層６０上にゲート配線５２ｉを形成する。ゲート配線５２ｉは、フィールドプレート電極５２ｆに電気的に接続される。
【００５２】
次に、図１０（ａ）および図１０（ｂ）に表すように、保護層６０上、フィールドプレート電極５２ｆ上、およびゲート配線５２ｉ上に層間絶縁層６１を形成する。
【００５３】
この後は、図１（ａ）、（ｂ）および図２に表すように、層間絶縁層６１内にコンタクト電極５０ｃを形成する。コンタクト電極５０ｃは、ソース電極５０ｓに電気的に接続される。さらに、層間絶縁層６１上には、コンタクト電極５０ｃに電気的に接続されるフィールドプレート電極５０ｆと、フィールドプレート電極５０ｆに電気的に接続されるソース配線５０ｉ、ソースパッド電極５０ｐと、を形成する。また、層間絶縁層６１上には、ドレイン電極５１ｄに電気的に接続されるドレイン配線５１ｉａ、５１ｉｂ、ドレインパッド電極５１ｐを形成する。また、層間絶縁層６１上には、ゲート配線５２ｉと電気的に接続されるゲートパッド電極５２ｐを形成する。
【００５４】
第１実施形態の効果について説明する。  
図１１（ａ）〜図１１（ｂ）は、第１実施形態の効果を説明する模式的断面図である。
【００５５】
第１実施形態では、第２バッファ層３２上に予め絶縁層４０をパターニングし、第２バッファ層３２上に、ＰＬＥＧ（Parallel Lateral Epitaxial over Growth)法またはＥＬＯ（Epitaxial Lateral Overgrowth）法によって、キャリア走行層３３および障壁層３４を形成する。
【００５６】
図１１（ａ）〜図１１（ｂ）には、第２バッファ層３２上に形成される窒化物半導体層（ＧａＮ層）の経時変化が表されている。ここで、図１１（ａ）に表す第２バッファ層３２上に選択的に形成した絶縁層４０の間隔は、例えば、１０μｍ前後または１０μｍ以下であるとする。この間隔は、例えば、ＨＥＭＴのソース電極５０ｓとドレイン電極５１ｄとの間の間隔の程度になっている。
【００５７】
この場合、窒化物半導体層は、成膜初期の段階Ｓ１では、絶縁層４０から露出された第２バッファ層３２上に選択的に形成される。ここで、成膜初期の段階Ｓ１では、絶縁層４０上には、窒化物半導体層は形成されない。次の段階Ｓ２になると、窒化物半導体層が絶縁層４０の上面４０ｕにまで到達する。
【００５８】
ここで、絶縁層４０の間隔が１０μｍ前後または１０μｍ以下の場合、次の段階Ｓ３になると、窒化物半導体層が成長する方向は、横方向が優先になる。ここで、横方向とは、第２バッファ層３２の上面３２ｕに対して平行な方向のほか、図中の矢印で示す斜めに進む方向も含む。
【００５９】
また、窒化物半導体層内には、結晶成長時の熱膨張ストレス、引張歪、残留応力等によって欠陥が発生する場合がある。しかし、段階Ｓ３以降では、結晶成長が横方向に進むので、窒化物半導体層内に含まれる欠陥３０ｄ自体も、横方向に伝導していく。
【００６０】
図１１（ｂ）に表すように、段階Ｓ４になると、絶縁層４０の両側から成長する窒化物半導体層が互いに接し合う。つまり、欠陥３０ｄは、絶縁層４０の両側から成長した窒化物半導体層が接合し合う部分、すなわち、絶縁層４０上に集中する。また、この窒化物半導体層が接合し合う部分には、窒化物半導体層内の引張歪、残留応力も集中する。次の段階Ｓ５では、段落Ｓ４で繋がった窒化物半導体層上に窒化物半導体層に形成される。
【００６１】
図１２（ａ）〜図１２（ｂ）は、第１実施形態の効果を説明する模式的断面図である。
【００６２】
図１２（ａ）には、ソース電極５０ｓとドレイン電極５１ｄとの間の電流経路が模式的に「３０Ｉ」で表されている。
【００６３】
図１２（ａ）に表すように、半導体装置１００の終端領域１００ｔにおいては、絶縁層４０上のキャリア走行層３３および障壁層３４に、欠陥３０ｄが集中する。つまり、ソース電極５０ｓとドレイン電極５１ｄとの間のキャリア走行層３３および障壁層３４においては、欠陥発生が抑制されている。
【００６４】
仮に、ゲート電極５２ｇ下のキャリア走行層３３または障壁層３４に欠陥３０ｄが存在すると、ゲート電極５２ｇによって半導体装置１００をオフ状態に制御しても、ソース・ドレイン間で、例えば、リーク電流が発生する可能性がある。
【００６５】
これに対し、半導体装置１００では、ソース電極５０ｓとドレイン電極５１ｄとの間の電流経路３０Ｉと、その付近では、欠陥発生が抑制されている。従って、例えば、リーク電流は発生し難い。
【００６６】
一方、図１２（ｂ）に表すように、終端領域１００ｔにおいても、絶縁層４０が設けられている。従って、素子領域１００ａ外の終端領域１００ｔにも、欠陥３０ｄおよび応力を集中させることができる。
【００６７】
また、図３（ｃ）に表すように、絶縁層４０は、基板１０Ｗが劈開し易い線１０ｃに非平行にパターニングされる。従って、絶縁層４０上で窒化物半導体層内に応力が集中し、この窒化物半導体層内で割れ、欠けが生じても、基板１０Ｗは、線１０ｃに沿って劈開し難くなっている。例えば、基板１０の上に形成されるＧａＮの主面が（０,０,０,１）面の場合、Ｒ面（１,−１,０,０）、Ｍ面（１,０,−１,０）、Ａ面（１,１,−２,０）のいずれかが線１０ｃに対して平行になると、ＧａＮ結晶が劈開した際、基板１０Ｗも劈開してしまう。第１実施形態では、絶縁層４０を線１０ｃに非平行にパターニングすることにより、基板１０の劈開を抑制している。
【００６８】
（第２実施形態）  
図１３（ａ）〜図１３（ｃ）は、第２実施形態に係る半導体装置の要部の製造過程を表す模式的斜視図である。
【００６９】
例えば、図１３（ａ）に表すように、第２バッファ層３２上に、絶縁層４０を形成する。絶縁層４０は、例えば、シリコン酸化物を含む。ここで、絶縁層４０は、ダイシング領域１０ＤＬと、周辺領域１０ｒとに形成される。また、絶縁層４０は、ダイシング領域１０ＤＬには設けず、周辺領域１０ｒのみに設けてもよい。
【００７０】
次に、図１３（ｂ）に表すように、第２バッファ層３２上に、絶縁層４０を介して、キャリア走行層３３、障壁層３４を、この順に形成する。
【００７１】
次に、図１３（ｃ）に表すように、酸溶液を用いたリフトオフによって、絶縁層４０と、絶縁層４０上に形成されたキャリア走行層３３および障壁層３４を、選択的に除去する。これにより、チップ領域１０ｓに、選択的に、キャリア走行層３３および障壁層３４が残存する。つまり、第２実施形態によれば、結晶状態が良質な窒化物半導体層が形成された基板を得ることができる。
【００７２】
仮に、絶縁層４０を設けず、基板１０Ｗ上に、第１バッファ層３１、第２バッファ層３２、キャリア走行層３３、および障壁層３４を、この順に積層した場合は、基板１０Ｗと窒化物半導体層との熱膨張係数の差、または基板１０Ｗと窒化物半導体層との格子不整合によって、窒化物半導体層に、例えば、引張歪が印加される。
【００７３】
基板１０Ｗが大口径になるほど、窒化物半導体層においては、基板の周囲での歪量が増大する。これにより、基板が反る場合がある。基板が反ると、窒化物半導体層の全域に応力が印加される。これにより、窒化物半導体層の全域に欠陥３０ｄが発生する。これは、窒化物半導体層の割れ、欠けの要因になる。
【００７４】
これに対し、第２実施形態では、絶縁層４０上の窒化物半導体層に欠陥３０ｄを集中させ、絶縁層４０上の窒化物半導体層を絶縁層４０とともに除去している。従って、欠陥発生が抑制された窒化物半導体層が基板１０Ｗ上に形成されることになる。このような基板を用いて、窒化物半導体装置を形成すれば、その製造歩留まりが向上する。
【００７５】
なお、基板１０Ｗ上に形成する絶縁層４０のパターン形状は、格子状、島状に限らず、ドット状、鎖線状、十字状であってもよい。
【００７６】
上記の実施形態では、「ＡはＢの上に設けられている」と表現された場合の「の上に」とは、ＡがＢに接触して、ＡがＢの上に設けられている場合の他に、ＡがＢに接触せず、ＡがＢの上方に設けられている場合との意味で用いられる場合がある。また、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【００７７】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７９】
なお、本明細書において「窒化物半導体」とは、総括的に、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【００８０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１０  基板、  １０ＤＬ  ダイシング領域、  １０Ｗ  基板、  １０ｃ  線、  １０ｅ  外端、  １０ｎ  未使用領域、  １０ｒ  周辺領域、  １０ｓ  チップ領域、  １０ｕ、３２ｕ、４０ｕ  上面、  ３０  積層体、  ３０ｄ  欠陥、  ３０Ｉ  電流経路、  ３１、３２  第１窒化物半導体層、  ３３  第２窒化物半導体層、  ３４  第３窒化物半導体層、  ４０  絶縁層、  ５０  第１電極、  ５０ｃ、５１ｃ  コンタクト電極、  ５０ｆ、５２ｆ  フィールドプレート電極、  ５０ｉ  第１電極部、  ５０ｐ  ソースパッド電極、  ５０ｓ  第２電極部、  ５０ｔ、５１ｔ、５２ｔ  トレンチ、  ５１  第２電極、  ５１ｄ  第４電極部、  ５１ｉａ  第３電極部、  ５１ｉｂ  ドレイン配線、  ５１ｐ  ドレインパッド電極、  ５２  第３電極、  ５２ｃａ、５２ｃｂ  コンタクト電極、  ５２ｇ  第６電極部、  ５２ｉ  第５電極部、  ５２ｐ  ゲートパッド電極、  ５３  ゲート絶縁膜、  ６０  保護層、  ６１  層間絶縁層、  １００  半導体装置、  １００ａ  素子領域、  １００ｔ  終端領域、  １００ｄ、１００ｓ  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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