(57)【要約】【課題】一つの実施形態は、ダイナミックレンジの広い画像を撮像できる固体撮像装置を提供することを目的とする。【解決手段】一つの実施形態によれば、第１の半導体チップと第２の半導体チップとを有する固体撮像装置が提供される。第１の半導体チップには、画素群が複数配されている。画素群は、複数の画素を含む。第２の半導体チップは、第１の半導体チップが積層されている。第２の半導体チップは、画素制御ブロックが複数配されている。画素制御ブロックは、Ａ／Ｄ変換回路を含む。Ａ／Ｄ変換回路は、画素群の出力に電気的に接続されている。【選択図】図５
2016171455.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を含む画素群が複数配された第１の半導体チップと、
前記第１の半導体チップが積層され、前記画素群の出力に電気的に接続されたＡ／Ｄ変換回路を含む画素制御ブロックが複数配された第２の半導体チップと、
を備えた固体撮像装置。
【請求項２】
前記画素制御ブロックは、前記画素群の出力と前記Ａ／Ｄ変換回路との間に電気的に接続されたゲインアンプをさらに含む
請求項１に記載の固体撮像装置。
【請求項３】
前記画素制御ブロックは、前記Ａ／Ｄ変換回路の出力に接続され前記画素群の各画素の電荷蓄積期間を制御する制御回路をさらに含む
請求項１に記載の固体撮像装置。
【請求項４】
前記第２の半導体チップは、複数の画素制御ブロックを含む画素制御ブロック群が複数配され、
前記固体撮像装置は、
前記第１の半導体チップ及び前記第２の半導体チップが積層され、前記画素制御ブロック群の出力に接続され前記画素制御ブロック群を介して前記画素群の各画素の電荷蓄積期間を制御する制御回路を含むロジックブロックが複数配された第３の半導体チップをさらに備えた
請求項１に記載の固体撮像装置。
【請求項５】
前記画素制御ブロックは、前記画素群の出力と前記Ａ／Ｄ変換回路との間に電気的に接続されたゲインアンプをさらに含み、
前記制御回路は、前記ゲインアンプのゲインを制御する
請求項３又は４に記載の固体撮像装置。
【請求項６】
前記画素群は、画素増幅回路を有し、
前記制御回路は、前記画素増幅回路のゲインを制御する
請求項３から５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記複数の画素のそれぞれは、
光電変換部と、
前記光電変換部の電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部の電荷に応じた信号を出力する画素増幅回路と、
を有する
請求項１から５のいずれか１項に記載の固体撮像装置。
【請求項８】
前記電荷蓄積部は、
電荷保持部と、
前記光電変換部の電荷を前記電荷保持部へ転送する転送部と、
前記電荷保持部の電荷をリセットするリセット部と、
を有し、
前記画素増幅回路は、
電荷電圧変換部と、
一端が前記電荷保持部に容量的に結合され、他端が前記電荷電圧変換部に電気的に接続されたフローティングゲートと、
前記電荷電圧変換部の電圧に応じた信号を出力する出力部と、
を有する
請求項７に記載の固体撮像装置。
【請求項９】
前記画素増幅回路は、
容量素子と、
前記容量素子の一端を前記フローティングゲートに接続するスイッチと、
をさらに有する
請求項８に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳセンサを始めとする固体撮像装置は、デジタルスチルカメラやビデオムービー、また監視カメラ等多様な用途で使われている。デジタルカメラ、ビデオムービー、監視カメラ等の応用においては、次のような撮像特性が要求される。すなわち、暗い被写体を撮像しているときに高いＳ／Ｎで撮像できること、さらには十分に明るい被写体を撮像する際にも画像の出力分解能を持つ事である。このように、暗い被写体を撮像している際のＳ／Ｎが良好であり、なおかつ明るい被写体を撮像することができると、いわゆるダイナミックレンジの広い画像を撮像することができ、人間の眼で見たのと同様な自然な再現を実現することができるという利点がある。ところが、撮像光学系サイズの縮小の要求が強く、一方で高い解像度に対する要求も同時に高まっており、画素サイズが縮小される傾向にあるため、上述のような広いダイナミックレンジを持つ画像を得ることが困難になってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４２７７２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、ダイナミックレンジの広い画像を撮像できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１の半導体チップと第２の半導体チップとを有する固体撮像装置が提供される。第１の半導体チップには、画素群が複数配されている。画素群は、複数の画素を含む。第２の半導体チップは、第１の半導体チップが積層されている。第２の半導体チップは、画素制御ブロックが複数配されている。画素制御ブロックは、Ａ／Ｄ変換回路を含む。Ａ／Ｄ変換回路は、画素群の出力に電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す断面図。
【図２】実施形態にかかる固体撮像装置を適用した撮像システムの構成を示すブロック図。
【図３】実施形態にかかる固体撮像装置の構成を示す回路図。
【図４】実施形態にかかる固体撮像装置の積層構成を示す断面図。
【図５】実施形態にかかる固体撮像装置の積層構成を示す分解斜視図。
【図６】実施形態における固体撮像装置の構成を示すブロック図。
【図７】実施形態におけるサブフレーム蓄積期間を示す図。
【図８】実施形態における画素及び画素制御ブロックの構成を示す図。
【図９】実施形態における画素の構成を示す回路図。
【図１０】実施形態における画素の動作を示す波形図。
【図１１】実施形態における画素制御ブロックの動作を示す図。
【図１２】実施形態における画素制御ブロックの動作を示す図。
【図１３】実施形態における画素制御ブロックの動作を示す図。
【図１４】実施形態における画素制御ブロックの動作を示す図。
【図１５】実施形態の変形例にかかる固体撮像装置の積層構成を示す分解斜視図。
【図１６】実施形態の他の変形例における共有化された複数の画素の構成を示す回路図。
【図１７】実施形態の他の変形例における共有化された複数の画素の動作を示す波形図。
【図１８】実施形態の他の変形例にかかる固体撮像装置の積層構成を示す断面図。
【図１９】実施形態の他の変形例にかかる固体撮像装置の積層構成を示す分解斜視図。
【図２０】実施形態の他の変形例における固体撮像装置の構成を示すブロック図。
【図２１】実施形態の他の変形例における画素、画素制御ブロック、及びロジックブロックの構成を示す図。
【図２２】実施形態の他の変形例にかかる固体撮像装置の積層構成を示す分解斜視図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる固体撮像装置について説明する。固体撮像装置は、例えば、図１及び図２に示す撮像システムに適用される。図１及び図２は、撮像システムの概略構成を示す図である。図１では、光軸をＯＰで示している。
【０００９】
撮像システム１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム１は、図２に示すように、撮像部２及び後段処理部３を備える。撮像部２は、例えば、カメラモジュールである。撮像部２は、撮像光学系４及び固体撮像装置５を有する。後段処理部３は、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）６、記憶部７、及び表示部８を有する。
【００１０】
撮像光学系４は、撮影レンズ４７、ハーフミラー４３、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。
【００１１】
固体撮像装置５は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４３及びメカシャッタ４６経由で固体撮像装置５の撮像面へ導き、固体撮像装置５の撮像面（撮像領域ＩＲ）に被写体の像を形成する。固体撮像装置５は、被写体像に応じた画像信号を生成する。
【００１２】
固体撮像装置５は、図３に示すように、イメージセンサ１０及び信号処理回路１１を有する。図３は、固体撮像装置の回路構成を示す図である。イメージセンサ１０は、例えば、ＣＭＯＳイメージセンサであってもよいし、その他の増幅型固体撮像素子であってもよい。イメージセンサ１０は、画素配列１２及び周辺回路１３を有する。周辺回路１３は、画素配列１２における画素を選択し、選択された画素から信号を読み出す。周辺回路１３は、読み出された信号を信号処理回路１１へ転送する。
【００１３】
固体撮像装置５では、例えば動画を撮像する場合、再生画像の画質を改善することが望まれる。例えば、固体撮像装置５は、デジタルスチルカメラやビデオムービー、また監視カメラ等多様な用途で使われている。デジタルカメラ、ビデオムービー、監視カメラ等の応用においては、次のような撮像特性が要求される。
【００１４】
すなわち、暗い被写体を撮像しているときに高いＳ／Ｎで撮像できること、さらには十分に明るい被写体を撮像する際にも画像の出力分解能を持つ事である。このように、暗い被写体を撮像している際のＳ／Ｎが良好であり、なおかつ明るい被写体を撮像することができると、いわゆるダイナミックレンジが広い画像を撮像することができ、人間の眼で見たのと同様な自然な再現を実現することができるという利点がある。ところが、チップサイズの縮小の要求が強く、一方で多画素化に対する要求も同時に高まっており、画素サイズが縮小される傾向にあるため、上述のような広いダイナミックレンジを持つ画像を得ることが困難になってきている。
【００１５】
そこで、本実施形態では、画素配列１２を複数の画素群に分割し、基板接合を用いたチップ積層化により各画素群の下に電極の接合点を配置できるようにし、画素群ごとに電荷蓄積期間及び／又は信号のゲインを制御することで、チップサイズの縮小化と高ダイナミックレンジ化とを両立させる。
【００１６】
具体的には、図４及び図５に示すように、固体撮像装置５は、半導体チップＣＨ１、半導体チップＣＨ２、及び半導体チップＣＨｓｐを有する。図４は、固体撮像装置５の積層構成を示す断面図である。図５は、固体撮像装置５の積層構成を示す分解斜視図である。
【００１７】
半導体チップＣＨ２には、半導体チップＣＨ１が積層されている。半導体チップＣＨ１及び半導体チップＣＨ２は、図４に示すように、基板接合で接合されている。半導体チップＣＨ１及び半導体チップＣＨ２は、互いに表面側が接合され、互いの電極ＥＬ同士を接合（例えば、Ｃｕ−Ｃｕ接合）させることができる。半導体チップＣＨ１及び半導体チップＣＨ２は、それぞれ、表面側に多層配線構造が形成されており、最上の配線層上に表面が露出された電極ＥＬを有する。
【００１８】
半導体チップＣＨ１には、図３に示す固体撮像装置５内の構成のうち画素配列１２が配される。すなわち、半導体チップＣＨ１には、固体撮像装置５内の他の構成（周辺回路１３、信号処理回路１１）が配されていないので、多画素化した場合でも画素サイズの縮小を抑制しながらチップサイズを容易に縮小化できる。言い換えると、各画素Ｐの画素配列サイズを確保しながらチップサイズを容易に縮小化できる。
【００１９】
例えば、半導体チップＣＨ１には、図５に示すように、複数の画素群ＰＧ（１，１）〜ＰＧ（ｐ，ｑ）が配されている。複数の画素群ＰＧ（１，１）〜ＰＧ（ｐ，ｑ）は、画素配列１２内において、行方向及び列方向に配列され、例えばｐ行ｑ列を構成する。ｐ，ｑは、それぞれ２以上の整数である。各画素群ＰＧ（１，１）は、複数の画素Ｐ（１，１）〜Ｐ（ｍ，ｎ）を有する。複数の画素Ｐ（１，１）〜Ｐ（ｍ，ｎ）は、画素群ＰＧ内において、行方向及び列方向に配列され、例えばｍ行ｎ列を構成する。ｍ，ｎは、それぞれ２以上の整数であり、図５ではｍ＝４，ｎ＝３である場合が例示されている。なお、図示しないが、各画素Ｐは、裏面照射型の画素構成を有する（図４参照）。
【００２０】
半導体チップＣＨ２には、図３に示す固体撮像装置５内の構成のうち周辺回路１３が配される。例えば、半導体チップＣＨ２には、複数の画素制御ブロックＰＢＫ（１，１）〜ＰＢＫ（ｐ，ｑ）が配されている。複数の画素制御ブロックＰＢＫ（１，１）〜ＰＢＫ（ｐ，ｑ）は、複数の画素群ＰＧ（１，１）〜ＰＧ（ｐ，ｑ）に対応している。複数の画素制御ブロックＰＢＫ（１，１）〜ＰＢＫ（ｐ，ｑ）は、周辺回路１３内において、行方向及び列方向に配列され、例えばｐ行ｑ列を構成する。ｐ，ｑは、それぞれ２以上の整数である。
【００２１】
半導体チップＣＨｓｐには、図３に示す固体撮像装置５内の構成のうち信号処理回路１１が配される。例えば、半導体チップＣＨｓｐには、図５に示すように、ロジック回路１１ａ、フレームメモリー１１ｂ、及びＩ／Ｏ回路１１ｃが配されている。ロジック回路１１ａは、各画素制御ブロックＰＢＫに制御信号を供給し、フレームメモリー１１ｂは、制御信号に応じて各画素制御ブロックＰＢＫから転送されたデータ（１フレーム画像のデータ）を保持する。
【００２２】
この構成では、図６に示すように、各画素Ｐに対する制御と各画素Ｐからの信号の読み出しとの並列度を向上させることができる。図６は、固体撮像装置の構成を示すブロック図である。すなわち、画素制御ブロックＰＢＫは、対応する画素群ＰＧ内の複数の画素Ｐのうち選択された画素Ｐから順次に信号を読み出すことができるとともに、画素群ＰＧ内の複数の画素Ｐをそれぞれ制御できる。また、複数の画素制御ブロックＰＢＫによる制御動作は、互いに並行して行うことができる。
【００２３】
これにより、画素制御ブロックＰＢＫにおいて画素Ｐから読み出された信号に応じて画素Ｐの電荷蓄積期間及び／又は画素Ｐの信号のゲインをフィードバック制御するために要する期間を容易に短縮できる。例えば、図７（ａ）に示す１フレーム画像を得るために設けられた１フレーム蓄積期間Ｔｆを、図７（ｂ）に示すように、Ｎ分割（Ｎは２以上の整数）してサブフレーム蓄積期間（Ｔｆ）／Ｎとする。そして、画素制御ブロックＰＢＫは、サブフレーム期間（Ｔｆ）／Ｎの単位で画素群ＰＧ内の各画素Ｐの制御動作を行うことができ、１フレームのデータをＮ枚のサブフレームのデータに分割して読み出すことができる。図７（ａ）は、１フレーム蓄積期間を示す図であり、図７（ｂ）は、サブフレーム蓄積期間を示す図である。
【００２４】
例えば、画素Ｐ及び画素制御ブロックＰＢＫは、図８に示すように構成される。図８は、画素Ｐ及び画素制御ブロックＰＢＫの構成を示す図である。
【００２５】
画素Ｐは、光電変換部５０、電荷蓄積部６０、及び画素増幅回路７０を有する。光電変換部５０は、光に応じた電荷を発生させる。電荷蓄積部６０は、光電変換部５０で発生した電荷を蓄積する。画素増幅回路７０は、電荷蓄積部６０に蓄積された電荷に応じた電圧を生成するとともに増幅し、増幅された電圧に応じた信号を出力する。
【００２６】
なお、画素群ＰＧにおける各画素Ｐの出力端子は共通化可能であり、各画素Ｐは、共通化された出力端子（図示せず）、半導体チップＣＨ１の電極ＥＬ、半導体チップＣＨ２の電極ＥＬ（図４参照）経由で画素制御ブロックＰＢＫの入力端子に接続することができる。また、画素群ＰＧにおける各画素Ｐの制御端子は共通化可能であり、各画素Ｐは、共通化された制御端子（図示せず）、半導体チップＣＨ１の電極ＥＬ、半導体チップＣＨ２の電極ＥＬ（図４参照）経由で画素制御ブロックＰＢＫの制御信号の供給端子に接続することができる。
【００２７】
画素Ｐは、蓄積された信号（電荷）を非破壊の状態に保ったまま信号を出力することができるように（非破壊読み出し構造で）構成されている。すなわち、電荷蓄積部６０に蓄積された電荷に応じた電圧を画素増幅回路７０が生成する際に、電荷蓄積部６０は、電荷を蓄積し続けることができる。電荷蓄積部６０は、画素制御ブロックＰＢＫから電荷の蓄積を解除するように制御信号１で指示されるまで、電荷蓄積動作を継続できる。
【００２８】
例えば、画素Ｐは、図９に示すように、光電変換部５０、電荷蓄積部６０、及び画素増幅回路７０を有する。図９は、画素Ｐの構成を示す回路図である。光電変換部５０は、フォトダイオードＰＤを含む。
【００２９】
電荷蓄積部６０は、電荷保持部６１、転送部６２、及びリセット部６３を有する。電荷保持部６１は、ストレージダイオードＳＤを含む。
【００３０】
リセット部６３は、電荷保持部６１の電荷をリセットする。リセット部６３は、例えば、リセットトランジスタＭ２を含み、画素制御ブロックＰＢＫからフィードバック線１４１（図８参照）及びリセット制御線６５経由でアクティブレベル（例えば、Ｈレベル）の制御信号φＲｅｓｅｔ２（制御信号１）をゲートで受けた際にオンすることで電荷保持部６１の電荷をリセットする。これにより、電荷蓄積部６０の電荷蓄積動作を完了させることができる。例えば、図１０に示す場合、タイミングｔ３に、φＲｅｓｅｔ２（制御信号１）がＬ→Ｈになることで、電荷蓄積部６０の電荷蓄積動作を完了させることができる。図１０は、画素Ｐの動作を示す波形図である。例えば、サブフレームの信号蓄積期間の終了時点でφＲｅｓｅｔ２がＬ→Ｈになることで、電荷蓄積部６０の電荷蓄積動作を完了させることができる。
【００３１】
リセット部６３は、画素制御ブロックＰＢＫからフィードバック線１４１（図８参照）及びリセット制御線６５経由でノンアクティブレベル（例えば、Ｌレベル）の制御信号φＲｅｓｅｔ２（制御信号１）をゲートで受けた際にオフすることで電荷保持部６１の電荷のリセットを解除する。これにより、電荷蓄積部６０の電荷蓄積動作を開始させることができる。例えば、図１０に示す場合、タイミングｔ４に、φＲｅｓｅｔ２（制御信号１）がＨ→Ｌになることで、電荷蓄積部６０の電荷蓄積動作を開始させることができる。例えば、サブフレームの信号蓄積期間の開始時点でφＲｅｓｅｔ２がＨ→Ｌになることで、電荷蓄積部６０の電荷蓄積動作を開始させることができる。
【００３２】
なお、図１０の制御信号φＲｅｓｅｔ２（制御信号１）について破線で示すように、制御信号φＲｅｓｅｔ２（制御信号１）がＬレベルに維持された場合、電荷保持部６１のリセットが行われず、電荷蓄積部６０の電荷蓄積動作が継続される。
【００３３】
転送部６２は、光電変換部５０の電荷を電荷保持部６１へ転送する。転送部６２は、電荷保持部６１のリセットが行われていない期間に、光電変換部５０の電荷を電荷保持部６１へ転送する。転送部６２は、例えば、転送トランジスタＭ１を含み、画素制御ブロックＰＢＫからフィードバック線１４７（図８参照）及び転送制御線６６経由でアクティブレベルの制御信号φＲｅａｄ（制御信号３）をゲートで受けた際にオンすることで、フォトダイオードＰＤの電荷をストレージダイオードＳＤへ転送する。転送部６２は、ノンアクティブレベルの制御信号φＲｅａｄをゲートで受けた際にオフすることで、フォトダイオードＰＤとストレージダイオードＳＤとを互いに電気的に遮断する。例えば、図１０に示す場合、タイミングｔ１に、φＲｅａｄ（制御信号３）がＬ→Ｈになることで、光電変換部５０の電荷を電荷保持部６１へ転送させることができ、タイミングｔ２に、φＲｅａｄ（制御信号３）がＨ→Ｌになることで、光電変換部５０の電荷を電荷保持部６１への転送を完了させることができる。例えば、サブフレームの信号蓄積期間の終了直前の時点で光電変換部５０の電荷を電荷保持部６１への転送を行い完了させることができる。
【００３４】
画素増幅回路７０は、図９に示すように、電荷電圧変換部７１、伝達部７７、出力部７２、選択部７３、及びリセット部７４を有する。
【００３５】
伝達部７７は、電荷保持部６１に保持された電荷に応じた電荷を電荷電圧変換部７１へ伝達する。伝達部７７は、フローティングゲートＦＧを含む。フローティングゲートＦＧは、一端が電荷保持部６１に容量的に結合され、他端が電荷電圧変換部７１に電気的に接続されている。電荷電圧変換部７１は、伝達された電荷を電圧に変換する。電荷電圧変換部７１は、フローティングディフュージョンＦＤを含む。フローティングディフュージョンＦＤは、その寄生容量を用いて電圧を保持できる。出力部７２は、電荷電圧変換部７１の電圧に応じた信号を信号線ＳＬへ出力する。出力部７２は、増幅トランジスタＭ３を含み、信号線ＳＬに接続された電流源（図示せず）とともにソースフォロワ動作を行うことでゲートで受けたフローティングディフュージョンＦＤの電圧に応じた信号をソース側の信号線ＳＬへ出力する。すなわち、信号は電荷保持部６１から伝達部７７へ容量的に伝達され、伝達部７７から電荷電圧変換部７１へ伝達されるので、出力部７２から信号が信号線ＳＬへ出力される間に電荷保持部６１に保持された信号（電荷）を非破壊の状態に維持できる。また、電荷保持部６１は、電荷電圧変換部７１に比べて出力部７２（増幅トランジスタＭ３）からＤＣ的に隔てられているので、出力部７２の動作に伴うノイズの影響を受けにくい。これにより、信号線ＳＬへ出力される信号のＳ／Ｎ比を向上できる。
【００３６】
選択部７３は、画素Ｐを選択状態又は非選択状態にする。選択部７３は、例えば選択トランジスタＭ４を含み、画素制御ブロックＰＢＫからフィードバック線（図示せず）及び選択制御線７６経由でアクティブレベル（例えば、Ｈレベル）の制御信号φＡｄｄｒｅｓｓ１をゲートに受けた際にオンすることで画素Ｐを選択状態にし、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＡｄｄｒｅｓｓ１をゲートに受けた際にオフすることで画素Ｐを非選択状態にする。リセット部７４は、電荷電圧変換部７１をリセットする。リセット部７４は、例えば、リセットトランジスタＭ５を含み、画素制御ブロックＰＢＫからフィードバック線（図示せず）及びリセット制御線７８経由でアクティブレベル（例えば、Ｈレベル）の制御信号φＲｅｓｅｔ１をゲートに受けた際にオンすることで電荷電圧変換部７１をリセットし、ノンアクティブレベル（例えば、Ｌレベル）の制御信号φＲｅｓｅｔ１をゲートに受けた際にオフすることで電荷電圧変換部７１のリセットを解除する。
【００３７】
また、画素増幅回路７０は、そのゲインを制御可能に構成されている。画素増幅回路７０は、画素制御ブロックＰＢＫから定常状態のゲインを維持するように制御信号２で指示されている間、ゲインが第１のゲインに制御されている。画素増幅回路７０は、画素制御ブロックＰＢＫからゲインを定常状態より下げるように制御信号２で指示されている間、ゲインが第２のゲインに制御されている。第２のゲインは、第１のゲインより低いゲインである。
【００３８】
画素増幅回路７０は、図９に示すように、ゲイン調整部７５をさらに有する。ゲイン調整部７５は、伝達部７７（フローティングゲートＦＧ）のゲインを調整する。ゲイン調整部７５は、スイッチ７５１及び容量素子７５２を有する。スイッチ７５１は、容量素子７５２の一端をフローティングゲートＦＧに接続する。スイッチ７５１は、オンすることで、容量素子７５２の一端をフローティングゲートＦＧに接続し、フローティングゲートＦＧの負荷容量を大きくしてフローティングゲートＦＧのゲインを下げる。スイッチ７５１は、オフすることで、容量素子７５２の一端をフローティングゲートＦＧから電気的に遮断し、フローティングゲートＦＧの負荷容量を小さくしてフローティングゲートＦＧのゲインを上げる。
【００３９】
スイッチ７５１は、例えば、トランジスタＭ６を含み、画素制御ブロックＰＢＫからフィードバック線１４３（図８参照）及びゲイン制御線７９経由でノンアクティブレベル（例えば、Ｌレベル）の制御信号φＧａｉｎ（制御信号２）をゲートに受けた際にオフすることで、フローティングゲートＦＧのゲインを上げる。これにより、画素増幅回路７０のゲインが第１のゲインに制御される。
【００４０】
スイッチ７５１は、例えば、画素制御ブロックＰＢＫからフィードバック線１４３（図８参照）及びゲイン制御線７９経由でアクティブレベル（例えば、Ｈレベル）の制御信号φＧａｉｎ（制御信号２）をゲートに受けた際にオンすることで、フローティングゲートＦＧのゲインを下げる。これにより、画素増幅回路７０のゲインが第２のゲインに制御される。
【００４１】
画素Ｐの動作についてより詳細に説明する。図１０は、画素Ｐの動作駆動ミングの一例を示している。図１０に示した動作タイミングでは、ストレージダイオードＳＤに受光部（フォトダイオードＰＤ）から信号電子が読み出される前に、リセットトランジスタＭ５（φＲｅｓｅｔ１）をオン状態とすることでフローティングディフュージョンＦＤの電位を基準電位に設定し、その後リセットトランジスタＭ５（φＲｅｓｅｔ１）を再びオフ状態とする。その後、フローティングディフュージョンＦＤから増幅トランジスタＭ３を介して基準信号レベルを読みだす。その後、転送トランジスタＭ１（φＲｅａｄ）がオン状態となることで、フォトダイオードＰＤの電荷をストレージダイオードＳＤに転送する。ストレージダイオードＳＤに信号電荷が蓄積された状態での信号出力が画素増幅回路７０を介して読み出される。後段の回路において読み出された信号と基準信号レベルの差分を取ることで、増幅トランジスタＭ３の出力オフセット雑音、フローティングディフュージョンＦＤで発生するｋＴＣ雑音を除去する。信号の読出しが終了した後には、制御回路１４０（図８）において信号レベルの検定が行われ、その結果、画素Ｐでの信号蓄積を終了し信号電荷を排出すると判断した場合には、リセットトランジスタＭ２がオン状態となるよう制御信号１（φＲｅｓｅｔ２）が印加され、ストレージダイオードＳＤに蓄積されていた信号電荷が排出される。その際、転送トランジスタＭ１には、オフ状態となるよう制御信号３（φＲｅａｄ）が印加される。制御回路１４０における信号検定により、画素Ｐでの信号蓄積を継続すると判断した場合には、リセットトランジスタＭ２がオフ状態となるような制御信号１（φＲｅｓｅｔ２）が印加され、ストレージダイオードＳＤに蓄積されていた信号電荷はそのままストレージダイオードＳＤに保持され、信号電荷を破壊することなくストレージダイオードＳＤでの信号蓄積が継続される。
【００４２】
また、信号蓄積を継続すると判断した場合には、次のような動作としてもよい。すなわち、制御回路１４０（図８）において信号レベルの検定を行い、またその結果画素Ｐでの信号蓄積を継続すると判断した場合には、リセットトランジスタＭ２がオフ状態となるような制御信号１（φＲｅｓｅｔ２）が印加されるところまでは前述の動作と同じであるが、その後にストレージダイオードＳＤに蓄積されている信号電荷をフォトダイオードＰＤに転送し、フォトダイオードＰＤで信号蓄積を継続してもよい。ｔ３からｔ４までの期間には転送トランジスタＭ１（φＲｅａｄ）にはＯＮ状態となるようＨ電位が印加される（図１０に示すφＲｅａｄの点線波形）。このようにすることでストレージダイオードＳＤに蓄積された信号電荷はフォトダイオードＰＤに転送され、転送トランジスタＭ１がＯＦＦ状態になった後には、フォトダイオードＰＤで信号蓄積が継続される。
【００４３】
図８に戻って、画素制御ブロックＰＢＫは、ゲインアンプ１１０、Ａ／Ｄ変換回路（ＡＤＣ）１２０、画素ブロックメモリー１３０、及び制御回路１４０を有する。ゲインアンプ１１０は、信号線１１１を介して画素制御ブロックＰＢＫの入力端子に接続され、信号線１１２を介してＡＤＣ１２０の入力に接続されている。ＡＤＣ１２０は、信号線１１２を介してゲインアンプ１１０の出力に接続され、信号線１２１を介して画素ブロックメモリー１３０に接続されている。すなわち、ＡＤＣ１２０は、画素群ＰＧの出力端子に電気的に接続されている。ゲインアンプ１１０は、画素群ＰＧの出力端子とＡＤＣ１２０との間に電気的に接続されている。画素ブロックメモリー１３０は、信号線１２１を介してＡＤＣ１２０の出力に接続され、信号線１３１を介して制御回路１４０の入力に接続されている。画素ブロックメモリー１３０は、ＡＤＣ１２０から出力された信号（デジタル信号）の値を、サブフレーム蓄積期間ごとに格納する。
【００４４】
制御回路１４０は、信号線１３１を介して画素ブロックメモリー１３０に接続されている。制御回路１４０は、フィードバック線１４１を介して画素群ＰＧの各画素Ｐの電荷蓄積部６０に接続されている。制御回路１４０は、フィードバック線１４１を介して画素Ｐの電荷蓄積部６０に制御信号１（φＲｅｓｅｔ２）を供給する。制御回路１４０は、フィードバック線１４３を介して画素群ＰＧの各画素Ｐの画素増幅回路７０に接続されている。制御回路１４０は、フィードバック線１４３を介して画素Ｐの画素増幅回路７０に制御信号２（φＧａｉｎ）を供給する。制御回路１４０は、フィードバック線１４７を介して画素群ＰＧの各画素Ｐの電荷蓄積部６０に接続されている。制御回路１４０は、フィードバック線１４７を介して画素Ｐの電荷蓄積部６０に制御信号３（φＲｅａｄ）を供給する。制御回路１４０は、フィードバック線１４４を介してゲインアンプ１１０に接続されている。制御回路１４０は、フィードバック線１４２を介してＡＤＣ１２０に接続されている。制御回路１４０は、制御線１４５を介してロジック回路１１ａに接続されている。制御回路１４０は、制御線１４５を介してロジック回路１１ａから制御信号を受ける。制御回路１４０は、データ線１４６を介してフレームメモリー１１ｂに接続されている。制御回路１４０は、データ線１４６を介してデータをフレームメモリー１１ｂへ出力する。
【００４５】
制御回路１４０は、比較器１４０ａ及びロジック回路１４０ｂを有する。比較器１４０ａは、画素ブロックメモリー１３０に格納されたサブフレーム蓄積期間ごとの信号の値を互いに比較するように構成されている。あるいは、比較器１４０ａは、画素ブロックメモリー１３０に格納されたサブフレーム蓄積期間ごとの信号の値をレファレンス値と比較するように構成されていてもよい。ロジック回路１４０ｂは、比較器１４０ａの比較結果に応じて、制御信号１、制御信号２、及び制御信号３を生成する。
【００４６】
例えば、図１１に示すように、制御回路１４０は、被写体の動き検出判断を行い、画素Ｐの電荷蓄積動作を適応制御することができる。図１１は、画素制御ブロックＰＢＫの動作を示す図である。制御回路１４０は、１フレーム蓄積期間内のサブフレーム数Ｎに応じて、ｂｉｔ階調を適正な階調に調整するように、ＡＤＣ１２０を制御する。また、画素制御ブロックＰＢＫは、画素Ｐから信号を非破壊状態で読み出す。制御回路１４０は、注目するサブフレーム蓄積期間の信号値とそれ以前のサブフレーム蓄積期間の信号値とを比較することで、被写体の動きを検出する。制御回路１４０は、画素制御ブロック毎の信号代表値（例えばｍｅｄｉａｎ値）を注目するサブフレーム蓄積期間とそれ以前のサブフレーム蓄積期間とのそれぞれについて求める。制御回路１４０は、両者の差分が所定の範囲内に収まれば被写体が静止していると判断し、両者の差分が所定の範囲外になれば被写体が動いていると判断する。被写体の動き検出判断は、固体撮像装置５における複数の画素制御ブロックの間で互いに並行して行われる。
【００４７】
動きが検出された画素制御ブロックＰＢＫの制御回路１４０は、電荷の蓄積を解除するように制御信号１で指示し、各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる。また、制御回路１４０は、動きが止まるまで各サブフレーム蓄積期間の信号のそれぞれを別々にフレームメモリー１１ｂに格納させる。これにより、画像全体における動きが検出された領域について１フレーム蓄積期間より短いサブフレーム蓄積期間で電荷蓄積動作が繰り返し行われるようにすることができ、動きが検出された領域について撮像の時間解像度を向上できる。すなわち、信号蓄積時間が短くｍｏｔｉｏｎ  ｂｌｕｒの無いｓｕｂ−ｆｒａｍｅデータを順次出力することができる。
【００４８】
動きが検出されない画素制御ブロックＰＢＫの制御回路１４０は、電荷の蓄積を継続するように制御信号１で指示し、各画素Ｐの電荷蓄積部６０の電荷蓄積動作を継続させる。制御回路１４０は、動きが検出されるまでは各サブフレーム蓄積期間の信号をフレームメモリー１１ｂ上で上書きさせる。ただし、制御回路１４０は、いずれかの画素Ｐの信号が飽和した場合、電荷の蓄積を解除するように制御信号１で指示し、各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる。これにより、被写体の動き検出判断の検出精度を高くすることができる。
【００４９】
あるいは、例えば、図１２に示すように、制御回路１４０は、信号読み出しのダイナミックレンジ制約判断を行い、画素Ｐの電荷蓄積動作を適応制御することができる。図１２は、画素制御ブロックＰＢＫの動作を示す図である。図１２では、サブフレーム数Ｎ＝８である場合について例示されている。フレーム蓄積期間Ｔｆの開始から（Ｔｆ）／８が経過したタイミングで、制御回路１４０は、信号値とレファレンス値とを比較する。レファレンス値は、ＡＤＣ１２０の最大入力レンジに応じたレファレンス値である。
【００５０】
制御回路１４０は、信号値がレファレンス値以上である場合（例えばケース１の場合）、信号読み出しのダイナミックレンジに余裕がないと判断し、電荷の蓄積を解除するように制御信号１で指示し、各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる。
【００５１】
制御回路１４０は、信号値がレファレンス値未満である場合（例えばケース２，３の場合）、信号読み出しのダイナミックレンジに余裕があると判断し、電荷の蓄積を継続するように制御信号１で指示し、各画素Ｐの電荷蓄積部６０の電荷蓄積動作を継続させる。これにより、光電変換部５０、電荷蓄積部６０、及び信号線ＳＬ（図８参照）のいずれかのダイナミックレンジによる制約を受けることなく、電荷蓄積期間を長くできるので、画素信号のＳ／Ｎを改善できる。また、信号読み出しのダイナミックレンジ制約判断を行って画素Ｐの電荷蓄積動作の制御を画素制御ブロックＰＢＫ毎に適応的に行うので、画面で等しく電荷蓄積期間の制御を行う場合と比べて、各画素制御ブロックＰＢＫ毎に適正な電荷蓄積期間を設定できる。すなわち、低照度被写体を撮像する画素では電荷蓄積期間を長くできるので、再生画像での低照度被写体のＳ／Ｎを向上する。この結果、広ダイナミックレンジ化と高Ｓ／Ｎ化とを同時に実現させることができる。
【００５２】
なお、この場合、制御回路１４０は、どの程度余裕があるのかを見積もってもよい。制御回路１４０は、信号値をサブフレーム数Ｎ倍（この場合、８倍）した値とレファレンス値とを比較する。制御回路１４０は、信号値をＮ倍した値がレファレンス値未満である場合、１フレーム蓄積期間に渡って信号読み出しのダイナミックレンジに余裕があると判断し、最終のサブフレーム蓄積期間まで信号読み出しを停止しても良い。また、レファレンス値としてＡＤＣ１２０の最大入力レンジの１／Ｋ（Ｋは２以上の整数）の値とした場合、Ｋフレーム蓄積期間に渡って信号読み出しを停止し、Ｋフレーム蓄積期間の終了時に信号を読みだす動作としても良い。
【００５３】
このとき、制御回路１４０は、読出すサブフレーム回数によって、画素制御ブロックＰＢＫ毎にＡＤＣ１２０のビット階調を変えてもよい。例えば、サブフレーム読出し回数が多く、ＡＤＣ１２０の入力レンジに対して信号量が少ない場合にはビット階調を下げてもよい。
【００５４】
あるいは、例えば、図１３に示すように、制御回路１４０は、信号読み出しのダイナミックレンジ制約判断を行い、画素Ｐの画素増幅回路７０のゲインとゲインアンプ１１０のゲインとを適応制御することができる。図１３は、画素制御ブロックＰＢＫの動作を示す図である。
【００５５】
制御回路１４０は、サブフレーム蓄積期間の出力信号をレファレンス値と比較する。制御回路１４０は、比較結果に応じて、１フレーム蓄積期間の終了時に信号がＡＤＣ１２０の最大入力レンジ（図１２参照）より大きくなると判断した場合、制御信号１により各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる（図８参照）とともに、制御信号１により画素増幅回路７０のゲインを第１のゲインから第２のゲインに下げることと、ゲインアンプ１１０の電圧増幅ゲインを下げることとの少なくとも一方を行う。
【００５６】
例えば、図１４に実線で示すケース４のように、１フレーム蓄積期間Ｔｆの１／４の期間で信号レベルがＡＤＣ１２０の最大入力レンジに達する場合、制御信号１により各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる（図８参照）とともに、信号のゲインが現在のゲインの１／３になるように、制御信号１により画素増幅回路７０のゲインを第１のゲインから第２のゲインに下げることと、ゲインアンプ１１０の電圧増幅ゲインを下げることとの少なくとも一方を行う。図１４は、画素制御ブロックＰＢＫの動作を示す図である。これにより、図１４に一点鎖線で示すケース４’のように、１フレーム蓄積期間に終了時にＡＤＣ１２０の最大入力レンジに達するようにすることができる。そして、次の１フレーム蓄積期間の開始時に、制御信号１により各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる（図８参照）とともに、信号のゲインが現在のゲインの１／４になるように、制御信号１により画素増幅回路７０のゲインを第１のゲインから第２のゲインに下げることと、ゲインアンプ１１０の電圧増幅ゲインを下げることとの少なくとも一方を行う。これにより、次の１フレーム蓄積期間では、図１４に実線で示すケース６のように、１フレーム蓄積期間に終了時にＡＤＣ１２０の最大入力レンジに達するようにすることができる。
【００５７】
例えば、図１４に実線で示すケース５のように、１フレーム蓄積期間Ｔｆの１／２の期間で信号レベルがＡＤＣ１２０の最大入力レンジに達する場合、制御信号１により各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる（図８参照）とともに、信号のゲインを維持する。これにより、図１４に一点鎖線で示すケース５’のように、１フレーム蓄積期間に終了時にＡＤＣ１２０の最大入力レンジに達するようにすることができる。そして、次の１フレーム蓄積期間の開始時に、制御信号１により各画素Ｐの電荷蓄積部６０の電荷蓄積動作を完了させる（図８参照）とともに、信号のゲインが現在のゲインの１／２になるように、制御信号１により画素増幅回路７０のゲインを第１のゲインから第２のゲインに下げることと、ゲインアンプ１１０の電圧増幅ゲインを下げることとの少なくとも一方を行う。これにより、次の１フレーム蓄積期間では、図１４に実線で示すケース６のように、１フレーム蓄積期間に終了時にＡＤＣ１２０の最大入力レンジに達するようにすることができる。
【００５８】
これにより、光電変換部５０、電荷蓄積部６０、及び信号線ＳＬ（図８参照）のいずれかのダイナミックレンジによる制約を受けることなく画素Ｐに電荷蓄積動作を行わせることができ、画素Ｐで光電変換により得た信号電荷のほぼ全てを利用することができる。この結果、ダイナミックレンジの広い信号を得ることができる。また、信号読み出しのダイナミックレンジ制約判断の動作を画素制御ブロック毎に適応的に行うので、画面で等しく蓄積時間の制御を行う場合と比べて、各画素制御ブロック毎に最適の蓄積時間を設定することができる。これにより、広ダイナミックレンジ化と高Ｓ／Ｎ化とを両方を同時に実現させることができる。
【００５９】
なお、上記の画素／画素制御ブロックの制御は、適宜組み合わせて行うことができる。これにより、被写体が静止している場合には、信号蓄積時間を最大限に長くすることができ、その一方で被写体が動いた場合には、信号蓄積時間を短くすることができるので、ｍｏｔｉｏｎ  ｂｌｕｒの無い解像度の高い画像を得ることができる。また、画素制御ブロック毎或いは画素毎に画素、アナログ回路のダイナミックレンジを最大限まで有効に利用した上で、暗時ノイズが低くでき高いＳ／Ｎを実現することができる。また、一つのフレームの信号を複数のＳｕｂ−ｆｒａｍｅに分割して読出し、後段のメモリーで合成して１画面を再構成する場合には、ＡＤＣ１２０のｂｉｔ精度を低減することができる。画素での信号蓄積時間を長くし、尚且つｓｕｂ−ｆｒａｍｅ読出しによるサンプリングも行わない場合にはＡＤＣ１２０の動作を停止することができるので、消費電力を低減することができる。
【００６０】
以上のように、実施形態では、固体撮像装置５において、画素配列１２を複数の画素群ＰＧに分割し、基板接合を用いたチップ積層化により各画素群ＰＧの下に電極の接合点を配置できるようにし、画素群ＰＧごとに電荷蓄積期間及び／又は信号のゲインを制御する。半導体チップＣＨ１には、画素配列１２が配されているが、固体撮像装置５内の他の構成（周辺回路１３、信号処理回路１１）が配されていないので、多画素化した場合でも画素サイズの縮小を抑制しながらチップサイズを容易に縮小化できる。言い換えると、各画素Ｐの画素配列サイズを確保しながらチップサイズを容易に縮小化できる。また、基板接合を用いたチップ積層化により、半導体チップＣＨ１における画素Ｐと半導体チップＣＨ２における画素制御ブロックＰＢＫとの間で、各画素Ｐに対する制御と各画素Ｐからの信号の読み出しとの並列度を向上させることができる。これにより、１フレーム蓄積期間をＮ分割したサブフレーム蓄積期間の単位で画素の電荷蓄積期間及び／又は画素の信号のゲインを適応制御できるので、信号のダイナミックレンジを容易に拡大できる。したがって、チップサイズの縮小化と高ダイナミックレンジ化とを両立させることができる。
【００６１】
また、１フレーム蓄積期間をＮ分割したサブフレーム蓄積期間の単位で画素の電荷蓄積期間及び／又は画素の信号のゲインを適応制御できるので、Ｓ／Ｎ比を向上でき、動体撮像時の動体歪みを低減する高品質の画像を提供することができる。
【００６２】
また、実施形態では、各画素Ｐの画素増幅回路７０において、フローティングゲートＦＧは、一端が電荷保持部６１に容量的に結合され、他端が電荷電圧変換部７１に電気的に接続されている。これにより、信号を電荷保持部６１からフローティングゲートＦＧへ容量的に伝達でき、フローティングゲートＦＧから電荷電圧変換部７１へ伝達できるので、出力部７２から信号が信号線ＳＬへ出力される間に電荷保持部６１に保持された信号（電荷）を非破壊の状態に維持できる。また、各画素Ｐがこのような非破壊読み出し構造を有するので、各画素Ｐに電荷（信号）を保持させた状態を維持しながらサブフレーム蓄積期間の単位での画素の電荷蓄積期間及び／又は画素の信号のゲインの適用制御を行うことができる。
【００６３】
なお、各画素制御ブロックＰＢＫにおける画素ブロックメモリー１３０（図８参照）でフレームメモリー１１ｂを代用してもよい。この場合、図１５に示すように、半導体チップＣＨｓｐ’においてフレームメモリー１１ｂが省略されていてもよい。図１５は、固体撮像装置５の積層構成を示す分解斜視図である。
【００６４】
あるいは、図１６に示すように、複数の画素Ｐ−ｉ〜Ｐ−（ｉ＋３）で制御信号１、制御信号２、制御信号３を共有するように構成されていてもよい。図１６は、共有化された複数の画素Ｐ−ｉ〜Ｐ−（ｉ＋３）の構成を示す回路図である。複数の画素Ｐ−ｉ〜Ｐ−（ｉ＋３）では、画素増幅回路７０における伝達部７７−ｉ〜７７−（ｉ＋３）以外の構成が共有化されている。これにより、ゲイン調整部７５には、複数の画素Ｐ−ｉ〜Ｐ−（ｉ＋３）に共通の制御信号２が供給される。制御信号１、制御信号３は、図１７に示すように、選択信号φＳｅｌｅｃｔｉ〜φＳｅｌｅｃｔｉ＋３が択一的にアクティブレベルになることによりトランジスタＭ１１，Ｍ２１，Ｍ３１，Ｍ４１から選択された１つのトランジスタとトランジスタＭ１３，Ｍ２３，Ｍ３３，Ｍ４３から選択された１つのトランジスタとトランジスタＭ１２，Ｍ２２，Ｍ３２，Ｍ４２から選択された１つのトランジスタとがオンすることで、電荷蓄積部６０ａ−ｉ〜６０ａ−（ｉ＋３）のいずれかに選択的に供給される。
【００６５】
その際、制御回路１４０における信号検定により画素Ｐでの信号蓄積を終了し信号電荷を排出すると判断した場合には、リセットトランジスタＭ２がオン状態となるよう制御信号１（φＲｅｓｅｔ２）が印加され、ストレージダイオードＳＤに蓄積されていた信号電荷が排出される。その際、転送トランジスタＭ１には、オフ状態となるよう制御信号３（φＲｅａｄ）が印加される。制御回路１４０における信号検定により、画素Ｐでの信号蓄積を継続すると判断した場合には、リセットトランジスタＭ２がオフ状態となるような制御信号１（φＲｅｓｅｔ２）が印加され、ストレージダイオードＳＤに蓄積されていた信号電荷はそのままストレージダイオードＳＤに保持され、信号電荷を破壊することなくストレージダイオードＳＤでの信号蓄積が継続される。
【００６６】
また、信号蓄積を継続すると判断した場合には、次のような動作としてもよい。すなわち、制御回路１４０（図８）において信号レベルの検定を行い、またその結果画素Ｐでの信号蓄積を継続すると判断した場合には、リセットトランジスタＭ２がオフ状態となるような制御信号１（φＲｅｓｅｔ２）が印加されるところまでは前述の動作と同じであるが、その後にストレージダイオードＳＤに蓄積されている信号電荷をフォトダイオードＰＤに転送し、フォトダイオードＰＤで信号蓄積を継続してもよい。ｔ３からｔ４までの期間には転送トランジスタＭ１（φＲｅａｄ）にはＯＮ状態となるようＨ電位が印加される（図１７に示すφＲｅａｄの点線波形）。このようにすることでストレージダイオードＳＤに蓄積された信号電荷はフォトダイオードＰＤに転送され、転送トランジスタがＯＦＦ状態になった後には、フォトダイオードＰＤで信号蓄積が継続される。
【００６７】
また、伝達部７７−ｉ〜７７−（ｉ＋３）は、画素制御ブロックＰＢＫからの選択信号φＳｅｌｅｃｔｉ〜φＳｅｌｅｃｔｉ＋３が択一的にアクティブレベルになることにより、電荷蓄積部６０ａ−ｉ〜６０ａ−（ｉ＋３）のいずれかの信号に応じた電荷が電荷電圧変換部７１へ転送されるようになっている。選択信号φＳｅｌｅｃｔｉ〜φＳｅｌｅｃｔｉ＋３は、画素制御ブロックＰＢＫから供給されても良いし、或いはセンサーチップ上に駆動回路を設け、そこから供給しても良い。図１７は、共有化された複数の画素Ｐ−ｉ〜Ｐ−（ｉ＋３）の動作を示す波形図である。
【００６８】
このように、複数の画素Ｐ−ｉ〜Ｐ−（ｉ＋３）で制御信号１、制御信号２、制御信号３を共有するので、複数の画素Ｐ−ｉ〜Ｐ−（ｉ＋３）と画素制御ブロックＰＢＫとの間で制御信号１、制御信号２、制御信号３のために設ける電極ＥＬ（図４参照）の個数を減らせる。これにより、半導体チップＣＨ１，ＣＨ２の面積の縮小がより容易になる。複数のフォトダイオードＰＤで増幅トランジスタＭ３を共有する構成は、本変形例で示した４つのフォトダイオードＰＤで増幅トランジスタＭ３を共有する構成に限る事はなく、例えば、２個のフォトダイオードＰＤで増幅トランジスタＭ３を共有する構成、或いは８個のフォトダイオードＰＤで増幅トランジスタＭ３を共有する構成も可能である。
【００６９】
あるいは、図１８に示すように、半導体チップＣＨ１及び半導体チップＣＨ２に加えて半導体チップＣＨ３をさらに積層させて固体撮像装置５を構成してもよい。図１８は、固体撮像装置５の積層構成を示す断面図である。この場合、半導体チップＣＨ１及び半導体チップＣＨ２は基板接合で電極ピッチを容易に短くできるが、半導体チップＣＨ２及び半導体チップＣＨ３はバンプ接合なので基板接合より電極ピッチを長くする必要がある。そのため、図１９〜図２１に示すように、半導体チップＣＨ２における画素制御ブロックの配列を複数の画素制御ブロック群ＰＢＫＧに分割するとともに、画素制御ブロックＰＢＫにおける制御回路１４０（図８参照）を画素制御ブロック群ＰＢＫＧで共通化した制御回路１４０ａを含むロジックブロックＬＢＫを設け、ロジックブロックＬＢＫを半導体チップＣＨ３に配する。これにより、画素Ｐと画素制御ブロックＰＢＫとロジックブロックＬＢＫとの間で、各画素Ｐに対する制御と各画素Ｐからの信号の読み出しとの並列度をさらに向上させることができる。図１９は、固体撮像装置５の積層構成を示す分解斜視図である。図２０は、固体撮像装置５の構成を示すブロック図である。図２１は、画素Ｐ、画素制御ブロックＰＢＫ、及びロジックブロックＬＢＫの構成を示す図である。
【００７０】
このとき、各画素制御ブロックＰＢＫにおける画素ブロックメモリー１３０（図２１参照）でフレームメモリー１１ｂを代用してもよい。この場合、図２２に示すように、半導体チップＣＨｓｐ’においてフレームメモリー１１ｂが省略されていてもよい。図２２は、固体撮像装置５の積層構成を示す分解斜視図である。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
５  固体撮像装置、  ＣＨ１，ＣＨ２，ＣＨ３，ＣＨｓｐ  半導体チップ。
【図１】
2016171455.tif 000003
【図２】
2016171455.tif 000004
【図３】
2016171455.tif 000005
【図４】
2016171455.tif 000006
【図５】
2016171455.tif 000007
【図６】
2016171455.tif 000008
【図７】
2016171455.tif 000009
【図８】
2016171455.tif 000010
【図９】
2016171455.tif 000011
【図１０】
2016171455.tif 000012
【図１１】
2016171455.tif 000013
【図１２】
2016171455.tif 000014
【図１３】
2016171455.tif 000015
【図１４】
2016171455.tif 000016
【図１５】
2016171455.tif 000017
【図１６】
2016171455.tif 000018
【図１７】
2016171455.tif 000019
【図１８】
2016171455.tif 000020
【図１９】
2016171455.tif 000021
【図２０】
2016171455.tif 000022
【図２１】
2016171455.tif 000023
【図２２】
2016171455.tif 000024