(57)【特許請求の範囲】
【請求項１】
入力クロック信号を分周率を可変とする分周手段（３６，３８）で分周して生成された基準クロックの位相と、前記入力クロック信号を前記分周手段で分周し複数の単位遅延素子よりなるダミー遅延手段及びダミー回路を通して遅延させたダミークロックの位相が一致するよう前記ダミー遅延手段の遅延量を制御するＤＬＬ回路を有する半導体集積回路装置において、
前記ＤＬＬ回路は前記単位遅延素子と同じ回路構成を有し、前記単位遅延素子と同じ遅延時間を有する単位遅延素子よりなるリングオシレータと、該リングオシレータの出力が入力され、前記入力クロック信号で制御されるカウンタ手段と、
前記カウンタ手段のカウント数に応じて前記分周手段の分周率を設定する分周率設定手段を有し、
前記分周率を可変とする分周手段は、前記入力クロック信号を互いに異なる分周率で分周する第１分周器（３６）及び第２分周器（３８）を備え、前記分周率設定手段が前記第１分周器及び第２分周器の出力信号のいずれかを選択することで分周率を変更することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、ＤＬＬ（Ｄｅｌａｙｅｄ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を有する半導体集積回路装置に関する。
近年、半導体集積回路装置は高速化及び高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を所定の回路へ供給することが必要になってきている。具体的には、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を使用して外部クロック信号に位相同期した信号を複数の出力バッファ回路に対して供給するようになっている。ＤＬＬ回路が高い周波数に対応するためには、精度の高いディジタルＤＬＬ回路が必要となる。
【０００２】
【従来の技術】
図１は従来のＤＬＬ回路の一例のブロック図を示す。同図中、クロック入力パッド１５０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路１５２を通しリアルクロックとして遅延回路１５４及び分周器１５６に供給される。分周器１５６は上記の外部クロック信号を例えば分周率２／８で分周して、外部クロック信号の２周期分ハイレベルＨで、６周期分ローレベルＬのダミークロックＺと、これを反転した外部クロック信号の２周期分ローレベルＬで、６周期分ハイレベルＨの基準クロックＸとを生成する。
【０００３】
上記の基準クロックＸは位相比較器１５８に供給され、ダミークロックＺはダミー遅延回路１６０及びダミー回路１６２を通って遅延された後、位相比較器１５８に供給される。ダミー回路１６２は入力回路１５２及び出力回路１６８と同一の回路である。位相比較器１５８は、ダミー回路１６２よりの遅延されたダミークロックＺと基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路１６４に供給する。遅延制御回路１６４は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路１６０の遅延量を制御する。これによって、遅延されたダミークロックＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックＺが基準クロックＸに対して外部クロック信号のｋ周期（ここではｋ＝２）分遅延するようにダミー遅延回路１６０の遅延量が可変制御される。
【０００４】
ところで、リアルクロックを供給される遅延回路１５４はダミー遅延回路１６０と同一構成であり、遅延制御回路１６４によってダミー遅延回路１６０と同一遅延量となるように制御されており、遅延回路１５４で遅延されたリアルクロックが出力回路１６８に供給される。出力回路１６８はリアルクロックに同期してデータバス上のデータをバッファリングしてデータ出力パッド１７０から出力する。
【０００５】
ここで、ダミー回路１６２は入力回路１５２及び出力回路１６８と同一の回路であるため、遅延されたダミークロックＺが基準クロックＸに対して外部クロック信号のｋ周期分遅延した状態では、データ出力パッド１７０から出力されるデータは、クロック入力パッド１５０に入力される外部クロック信号に同期している。
【０００６】
【発明が解決しようとする課題】
図１の従来回路では、分周率が固定の分周器１５６を用いている。外部クロック信号の周波数の可変範囲が小さい場合には、図１の構成でも問題なく動作する。しかし、外部クロック信号が広範囲の周波数領域で変化する場合には、外部クロック信号の周波数が高周波数となったとき、アンダーフローが発生する。アンダーフローとは、遅延回路１５４，１６０それぞれによる遅延を最小に設定しているにも拘わらず、遅延制御回路１６４が更に遅延量を低下させようと制御する信号を発生している状態であり、位相比較器１５８の生成する位相差信号が０とならず、オンロックすることができない。
【０００７】
そこで、分周器１５６の分周率を大きく設定して基準クロックＸの立ち上がりを先に延ばすことが考えられる。しかし、その状態で、外部クロック信号の周波数が低周波数となったときもカバーするためには、基準クロックＸの立ち上がりを先に延ばした分だけ遅延回路１５４，１６０それぞれの段数を多くしなければならず、回路を構成するチップ面積の増大が避けられない。また、リアルクロックが通過する遅延回路１５４の段数が多くなり、電源電圧の変動で遅延回路の各段の遅延時間の微小変動が段数分だけ加算される電源ノイズの影響を受けやすくなるという問題があった。
【０００８】
本発明は、上記の点に鑑みてなされたものであり、外部クロック信号の周波数が高周波数であるときのアンダーフロー、及び低周波数であるときのオーバーフローの発生を防止でき、かつ、チップ面積の増大がなく電源ノイズの影響を受けにくい半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、入力クロック信号を分周率を可変とする分周手段（３６，３８）で分周して生成された基準クロックの位相と、前記入力クロック信号を前記分周手段で分周し複数の単位遅延素子よりなるダミー遅延手段及びダミー回路を通して遅延させたダミークロックの位相が一致するよう前記ダミー遅延手段の遅延量を制御するＤＬＬ回路を有する半導体集積回路装置において、
前記ＤＬＬ回路は前記単位遅延素子と同じ回路構成を有し、前記単位遅延素子と同じ遅延時間を有する単位遅延素子よりなるリングオシレータと、該リングオシレータの出力が入力され、前記入力クロック信号で制御されるカウンタ手段と、
前記カウンタ手段のカウント数に応じて前記分周手段の分周率を設定する分周率設定手段を有し、
前記分周率を可変とする分周手段は、前記入力クロック信号を互いに異なる分周率で分周する第１分周器（３６）及び第２分周器（３８）を備え、前記分周率設定手段が前記第１分周器及び第２分周器の出力信号のいずれかを選択することで分周率を変更する。
【００１０】
このように、分周手段の分周率を入力クロック信号の周波数に応じて可変することによって基準クロックの遅延量を可変でき、基準クロックの遅延量を大きくしてアンダーフローの発生を防止でき、基準クロックの遅延量を大きくしてオーバーフローの発生を防止できる。
【００１７】
また、入力クロック信号を互いに異なる分周率の第１分周器及び第２分周器で分周した信号のいずれかを選択するため、入力クロック信号の周波数が変化してもアンダーフロー及びオーバーフローの発生を防止できる。
【００１８】
【発明の実施の形態】
図２は、本発明のＤＬＬ回路の第１実施例のブロック図を示す。同図中、クロック入力パッド１０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路２０を通し１／２分周器３０及び選択回路３２に供給される。１／２分周器３０は、外部クロック信号を１／２分周して、互いに位相が正確に１８０度ずれた分周クロック（０°）と反転分周クロック（１８０°）とを生成して選択回路３２に供給する。
【００１９】
選択回路３２は図３に示す構成であり、入力回路２０の出力信号を供給されるトランスファーゲート５５と、１／２分周器３０からの分周クロックを供給されるトランスファーゲート５６と、１／２分周器３０からの反転分周クロックを供給されるトランスファーゲート５７と、モード信号ＤＬを反転してモード信号ＤＬと共にトランスファーゲート５５〜５７に供給するインバータ５８とより構成されている。
【００２０】
なお、モード信号ＤＬはデータレイテンシー３の状態でハイレベルＨとなる信号であり、モードレジスタ３４から供給される。なお、データレイテンシーとは、出力回路５０における動作速度（動作モード）を表しており、外部クロック信号の周波数が高いほど値が大きくなる。選択回路３２はモード信号ＤＬがハイレベルＨのとき（外部クロック信号の周波数は最も低い）、トランスファーゲート５５がオンでトランスファーゲート５６，５７がオフとなり、トランスファーゲート５５を通った入力回路２０の出力する外部クロック信号が選択回路３２の端子３２Ａから出力され０度ＤＬＬブロック３５に供給される。また、端子３２Ｂからは信号が出力されない。
【００２１】
一方、モード信号ＤＬがローレベルＬのときトランスファーゲート５６，５７がオンでトランスファーゲート５５がオフとなり、トランスファーゲート５６，５７それぞれを通った分周クロック，反転分周クロックが選択回路３２の端子３２Ａ，３２Ｂそれぞれから出力され０度ＤＬＬブロック３５に供給される。
選択回路３２の端子３２Ａより出力される信号（ＤＬ＝Ｌのとき分周クロック、ＤＬ＝Ｈのとき外部クロック信号）は、図２に示す０度ＤＬＬブロック３５の分周器３６，３８及び遅延回路４２に供給され、選択回路３２の端子３２Ｂより出力される信号（ＤＬ＝Ｌのとき反転分周クロック、ＤＬ＝Ｈのとき無信号）は遅延回路４１に供給される。
【００２２】
分周器３６は上記の分周クロックまたは外部クロック信号を例えば分周率１／４で分周して、供給されているクロック信号の１周期分ハイレベルＨで、３周期分ローレベルＬのダミークロックＺと、これを反転した１周期分ローレベルＬで、３周期分ハイレベルＨの基準クロックＸとを生成して、選択回路４０に供給する。
【００２３】
また、分周器３８は上記の分周クロックまたは外部クロック信号を例えば分周率２／４で分周して、供給されているクロック信号の２周期分ハイレベルＨで、２周期分ローレベルＬのダミークロックＺと、これを反転した２周期分ローレベルＬで、２周期分ハイレベルＨの基準クロックＸとを生成して、選択回路４０に供給する。
【００２４】
選択回路４０は、モードレジスタ３４から供給されるモード信号ＬＦ（データレイテンシー６の状態でハイレベルＨとなる信号）がハイレベルＨのとき、分周器３６の出力するダミークロックＺ及び基準クロックＸを選択し、モード信号ＨＦ（データレイテンシー１０，１２の状態でハイレベルＨとなる信号）がハイレベルＨのとき、分周器３８の出力するダミークロックＺ及び基準クロックＸを選択する。ここで選択した基準クロックＸは位相比較器４４に供給され、選択したダミークロックＺはダミー遅延回路４５及びダミー回路４６を通って遅延された後、位相比較器４４に供給される。
【００２５】
ダミー回路４６は入力回路２０及び１／２分周器３０及び出力回路５０と同一の回路で、同一の遅延量を有している。位相比較器４４は、ダミー回路４６よりの遅延されたダミークロックｄＺと位相比較器４４よりの基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路４７に供給する。遅延制御回路４７は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路４５の遅延量を制御する。これによって、遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックｄＺが基準クロックＸに対して外部クロック信号のｋ周期分（ここではｋ＝２）遅延するようにダミー遅延回路４５の遅延量が可変制御される。
【００２６】
ところで、反転分周クロックを供給される遅延回路４１と、分周クロックを供給される遅延回路４２はダミー遅延回路４５と同一構成であり、遅延制御回路４７によってダミー遅延回路４５と同一遅延量となるように制御されており、遅延回路４２から３６０度遅延された分周クロック（０度クロック）がリアルクロックとして出力回路５０に供給され、遅延回路４１から１８０度遅延された分周クロック（１８０度クロック）が反転リアルクロックとして出力回路５０に供給される。出力回路５０は上記リアルクロック及び反転リアルクロックそれぞれに同期してデータバス上のデータをバッファリングして、データ出力パッド５２から出力する。即ち、出力回路５０から出力されるデータは、クロック入力パッド１０に与えられる外部からの入力クロック信号に同期している。
【００２７】
ここで、モード信号ＬＦがハイレベルＨのとき（データレイテンシー６）、及びモード信号ＨＦがハイレベルＨのとき（データレイテンシー１０，１２）には、０度ＤＬＬブロック３５で分周クロック（０度クロック）と１８０度遅延された分周クロック（１８０度クロック）とを生成しているのは、データレイテンシー６，１０，１２の外部クロック信号が高周波数の状態では、出力回路５０に読み出しデータを供給するＤＲＡＭが０度クロック，１８０度クロックそれぞれに同期してデータを読み出すことによって見かけ上アクセス速度が２倍となる高速アクセスを行うためである。
【００２８】
また、モード信号ＤＬがハイレベルＨのとき（データレイテンシー３）、選択回路３２は１／２分周していない外部クロック信号を端子３２Ａから出力して０度ＤＬＬブロック３５の遅延回路４１に供給し、端子３２Ｂから０度ＤＬＬブロック３５の遅延回路４２に信号を出力していないのは、データレイテンシー３の外部クロック信号が最も低い周波数の状態では、出力回路５０に読み出しデータを供給するＤＲＡＭは１８０度クロックに同期するだけで充分にアクセスが可能であるためである。
【００２９】
このように、入力クロック信号の周波数に応じて入力クロック信号または１／２分周手段で１／２分周されたクロック信号のいずれかを選択して分周器３６，３８に供給するため、入力クロック信号の周波数が更に広範囲に変化してもアンダーフロー及びオーバーフローの発生を防止できる。
図４は、図２に示す１／２分周器３０の一構成例を示す回路図であり、図５は１／２分周器３０の各ノードの信号波形を示す図である。図４に示すように、１／２分周器３０はＮＡＮＤゲート６１〜６８及びインバータ６９よりなる。信号ＩＮ（入力回路１０よりの外部クロック信号）は第１ゲ−ト部のＮＡＮＤゲート６１，６２に供給されると共に、インバータ６９で反転されて第２ゲ−ト部のＮＡＮＤゲート６５，６６に供給される。
【００３０】
ＮＡＮＤゲート６１，６２それぞれにはスレーブラッチ部のＮＡＮＤゲート６８．６７それぞれの出力が供給され、ＮＡＮＤゲート６１，６２それぞれの出力はマスタラッチ部のＮＡＮＤゲート６３，６４に供給される。ＮＡＮＤゲート６３，６４それぞれにはＮＡＮＤゲート６４，６３それぞれの出力が供給され、ＮＡＮＤゲート６３，６４それぞれの出力相補信号はＮＡＮＤゲート６５，６６に供給される。ＮＡＮＤゲート６７，６８それぞれにはＮＡＮＤゲート６５，６６それぞれの出力が供給され、ＮＡＮＤゲート６７，６８それぞれの出力相補信号はＮＡＮＤゲート６８，６７に供給される。
【００３１】
ＮＡＮＤゲート６１〜６８それぞれの出力端子がノードｎｏ２〜ｎｏ９に対応している。ノードｎｏ５を信号を分周クロックとして取り出すと、ノードｎｏ４では分周クロックに対して位相が１８０度ずれた反転分周クロックが取り出される。この分周クロックを図２の遅延回路４２及び分周器４３に供給し、反転分周クロックを遅延回路４１に供給する。
【００３２】
このように、入力クロック信号でスレーブラッチ部の出力相補信号をゲーティングしてマスタラッチ部でラッチし、入力クロック信号の反転信号でマスタラッチ部の出力相補信号をゲーティングしてスレーブラッチ部でラッチし、マスタラッチ部の出力相補信号を出力するため、第１，第２分周クロック信号の位相を正確に１８０度ずらすことができる。
【００３３】
図６は、図２に示す分周器３６，３８及び選択回路４０の一構成例を示す回路図である。図６に示すように、分周器３６は図４と同一構成の１／２分周器３０１，３０２をインバータ３０３を介して従属接続した構成である。端子３０５から入来するクロックはモード信号ＨＬがハイレベルＨのときＮＡＮＤゲート３０６，インバータ３０７を通して１／２分周器３０１に供給される。そして、１／２分周器３０２のノードｎｏ２から取り出される信号が選択回路４０のＮＡＮＤゲート３２０に供給されると共に、インバータ３０８で反転されて選択回路４０のＮＡＮＤゲート３２２に供給される。なお、インバータ３０８を設けず、ノードｎｏ３から取り出される信号をＮＡＮＤゲート３２１に供給しても良い。
【００３４】
分周器３８は図４と同一構成の１／２分周器３１１，３１２をインバータ３１３を介して従属接続した構成である。端子３０５から入来するクロックはモード信号ＨＦがハイレベルＨのときＮＡＮＤゲート３１６，インバータ３１７を通して１／２分周器３１１に供給される。そして、１／２分周器３１２のノードｎｏ４から取り出される信号が選択回路４０のＮＡＮＤゲート３２１に供給されると共に、インバータ３１８で反転されて選択回路４０のＮＡＮＤゲート３２３に供給される。なお、インバータ３１８を設けずノードｎｏ５から取り出される信号をＮＡＮＤゲート３２３に供給しても良い。
【００３５】
選択回路４０では、モード信号ＬＦがハイレベルＨのときＮＡＮＤゲート３２０，３２２それぞれの出力信号が選択されてＮＡＮＤゲート３２４，３２５から基準クロックＸ，ダミークロックＺとして出力される。また、モード信号ＨＦがハイレベルＨのときＮＡＮＤゲート３２１，３２３それぞれの出力信号が選択されてＮＡＮＤゲート３２４，３２５から基準クロックＸ，ダミークロックＺとして出力される。
【００３６】
これによって、モード信号ＬＦがハイレベルＨのときは、端子３０５に入力される図７（ａ）に示すクロック信号に対して、図７（ｂ）に示すダミークロックＺと、図７（ｃ）に示す基準クロックＸが出力され、ダミー遅延回路４５及びダミー回路４６を通って遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように遅延制御回路４７によって制御が行われる。また、モード信号ＨＦがハイレベルＨのときは、端子３０５に入力される図８（ａ）に示すクロック信号に対して、図８（ｂ）に示すダミークロックＺと、図８（ｃ）に示す基準クロックＸが出力され、ダミー遅延回路４５及びダミー回路４６を通って遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように遅延制御回路４７によって制御が行われる。
【００３７】
ところで、端子３０５に入力される図９（ａ）に示すクロック信号が高周波数帯域である場合、ダミークロックＺ，基準クロックＸが、図９（ｂ），（ｃ）に実線で示すようになり、ダミー遅延回路４５の遅延量を最小となるように制御しても、ダミー遅延回路４５及びダミー回路４６で遅延された図９（ｄ）に示すダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりより遅れるアンダーフローが発生するが、本発明では分周率を大きくして、図９（ｂ），（ｃ）に波線で示すようにしているため、ダミー遅延回路４５の遅延量を制御することによって、図９（ｄ）に示すダミークロックｄＺの立ち上がりを基準クロックＸ（波線）の立ち上がりと一致させることが出来る。
【００３８】
また、端子３０５に入力される図１１（ａ）に示すクロック信号が低周波数帯域である場合、ダミークロックＺ，基準クロックＸが、図１１（ｂ），（ｃ）に示すようになり、ダミー遅延回路４５の遅延量を最大となるように制御しても、ダミー遅延回路４５及びダミー回路４６で遅延された図１１（ｄ）に示すダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりより遅れるアンダーフローが発生するが、本発明では分周率を小さくして、図１０（ａ）に示すクロック信号から図１０（ｂ），（ｃ）に示すダミークロックＺ，基準クロックＸを得ているため、ダミー遅延回路４５の遅延量を制御することによって、図１０（ｄ）に示すダミークロックｄＺの立ち上がりを基準クロックＸ（波線）の立ち上がりと一致させることが出来る。
【００３９】
このように、入力クロック信号の周波数が高周波数であるとき分周率を大きくすることによって、入力クロック信号の周波数が高周波数であるときのアンダーフロー、及び入力クロック信号の周波数が低周波数であるときのオーバーフローの発生を防止でき、遅延回路の段数を多くする必要がないため、チップ面積の増大がなく電源ノイズの影響を受けにくくすることができる。
【００４０】
なお、図６に示す分周期３６，３８を用いる代わりに図１２に示すように、分周期３６だけを用いて１／４分周と２／４分周を行っても良い。図１２では、端子３０５から入来するクロックを直接１／２分周器３０１に供給する。そして、１／２分周器３０２のノードｎｏ２から取り出した信号を選択回路４０のＮＡＮＤゲート３２０に供給すると共に、インバータ３０８で反転して選択回路４０のＮＡＮＤゲート３２２に供給する。更に、１／２分周器３０２のノードｎｏ４から取り出した信号を選択回路４０のＮＡＮＤゲート３２１に供給すると共に、インバータ３１８で反転して選択回路４０のＮＡＮＤゲート３２３に供給する。
【００４１】
この構成では、１／２分周器３０２のノードｎｏ２に接続されたＮＡＮＤゲート３２０とバランスを取るため、１／２分周器３０２のノードｎｏ３にＮＡＮＤゲート３２０と同一構成のダミーのＮＡＮＤゲート（出力端子は開放）の入力端子を接続し、同様に、１／２分周器３０２のノードｎｏ４に接続されたＮＡＮＤゲート３２１とバランスを取るため、１／２分周器３０２のノードｎｏ５にＮＡＮＤゲート３２１と同一構成のダミーのＮＡＮＤゲート（出力端子は開放）の入力端子を接続しても良い。
【００４２】
図１３は、同一構成の遅延回路４１，４２及びダミー遅延回路４５の一構成例を説明するための図である。同図（ａ）は１ビット分の遅延回路（単位遅延回路）の構成を示し、同図（ｂ）はこの単位遅延回路の動作を示すタイミング図であり、同図（ｃ）は単位遅延回路を複数段接続した場合の構成と動作を示す。
図１３（ａ）に示すように、単位遅延回路は２個のＮＡＮＤゲート４０１と４０２、及びインバータ４０３からなる。単位遅延回路の動作を図１３（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、ハイレベルＨの時に単位遅延回路が動作する。図１３（ｂ）は、イネーブル信号φＥがハイレベルＨになって信号のアクセスが可能になった状態を示している。なお、図１３（ｂ）において、ＩＮは単位遅延回路への入力信号を示し、またφＮは複数段接続された遅延回路のうち隣接する右側の単位遅延回路からの信号を示し、ＯＵＴは単位遅延回路の出力信号を示し、４ａ−１及び４ａ−２は図１３（ａ）において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する単位遅延回路の信号φＮに対応する。
【００４３】
信号φＮがローレベルＬの時には出力信号ＯＵＴは常にローレベルＬになる。また、信号φＮがハイレベルＨで信号φＥがあローレベルの時には、出力信号ＯＵＴはハイレベルになる。信号φＮがハイレベルで信号φＥがハイレベルの時には、入力信号ＩＮがローレベルＬであれば出力信号ＯＵＴはハイレベルＨになり、ＩＮがハイレベルであればローレベルＬになる。
【００４４】
図１３（ａ）の回路によれば、イネーブル信号φＥがハイレベルＨの状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥがローレベルＬの状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。
図１３（ｃ）は、図１３（ａ）に示す単位遅延回路を複数段カスケード接続した例であり、実際の遅延回路３３、ダミー遅延回路３４に相当する。図１３（ｃ）では３段のみ示されているが、実際には所望の遅延量が得られるように多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎にφＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号は遅延制御回路３２で制御される。
【００４５】
図１３（ｃ）では、中央の単位遅延回路が活性化されており、イネーブル信号φＥ−２がハイレベルＨになっている。この場合、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、左側の単位遅延回路と右側の単位遅延回路のイネーブル信号φＥ−１及びφＥ−３はローレベルであるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１及び４０１−３で止められてしまう。
【００４６】
一方、活性化されている中央の単位遅延回路のイネーブル信号φＥ−２はハイレベルＨであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の単位遅延回路の出力信号ＯＵＴはハイレベルＨであるから、入力信号ＩＮなＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとしてローレベルＬの信号が伝播されることになる。上記のように、右側の出力信号ＯＵＴ、すなわちイネーブル信号φＮがローレベルＬの時には、出力信号ＯＵＴは常にローレベルＬになるので、このローレベルＬの信号が左側の単位遅延回路のＮＡＮＤゲート及びインバータに順次伝達され、最終的な出力信号として取り出される。
【００４７】
このように、活性化された単位遅延回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥをハイレベルＨにするかにより、遅延量を制御することができる。１ビット分の遅延量（単位遅延量）はＮＡＮＤゲートとインバータの合計の信号伝播時間で決定され、この時間がＤＬＬ回路の遅延単位時間になり、そして、全体の遅延時間は単位遅延量に通過する段数を乗じた量になる。
【００４８】
図１４は、図２に示す遅延制御回路４７の一構成を示す回路図である。遅延制御回路４７は、上記と同じ単位遅延回路を有する単位遅延制御回路４３０−２を遅延回路４１，４２、ダミー遅延回路４５の単位遅延回路の段数分だけ接続した構成になっており、各段の出力が遅延回路の格段のイネーブル信号φＥになる。
単位遅延制御回路４３０−２はＮＡＮＤゲート４３２−２とインバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２及びＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは前段の単位遅延制御回路のノード５ａ−２に接続され、トランジスタ４３９−２のゲートは後段の単位遅延制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥ及びφＳＯと、カウントダウンする時のリセット信号φＲＥ及びφＲＯが１ビットおきに接続されている。
【００４９】
図１４に示されるように、中央の単位遅延制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また単位遅延制御回路４３０−２の前段及び後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥ及びリセット信号φＲＥが供給されている。またＮＯＲゲート４３１−２には、左側（前段）の回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲは単位遅延制御回路をリセットする信号で、電源投入後に一時的にローレベルＬになり、その後はハイレベルＨに固定される。
【００５０】
図１５は、図１４に示す遅延制御回路４７の動作を説明するためのタイミング図である。
図１５に示すように、まずリセット信号φＲが一時的にローレベルＬになり、ノード５ａ−１、５ａ−３、５ａ−５がハイレベルＨ、また５ａ−２、５ａ−４、５ａ−６がローレベルＬにセットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返す。
【００５１】
セット信号φＳＥがローレベルＬからハイレベルＨになると、ノード５ａ−１は接地されてローレベルＬになり、またノード５ａ−２はハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのを受けて、出力信号（イネーブル信号）φＥ−１はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥがローレベルＬに戻ったとしても、イネーブル信号φＥ−１はローレベルＬのままである。そして、ノード５ａ−１がローレベルＬに変化したことを受けて、イネーブル信号（出力信号）φＥ−２がローレベルＬからハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのでトランジスタ４３８−２はオン状態になり、セット信号φＳＯがローレベルＬからハイレベルＨになると、ノード５ａ−３は設置されてローレベルＬに、またノード５ａ−４はハイレベルＨに変化する。更に、ノード５ａ−４がハイレベルＨに変化したのを受けて、イネーブル信号φＥ−２はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯがローレベルＬに戻ったとしても、イネーブル信号φＥ−２はローレベルＬのままである。
【００５２】
そして、ノード５ａ−３がローレベルＬに変化したことを受けて、イネーブル信号φＥ−３がローレベルＬからハイレベルＨに変化する。図８では、セット信号φＳＥ及びφＳＯが１パルスずつ出ているだけであるが、単位遅延制御回路が何段にも接続されており、セット信号φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返せば、出力信号（イネーブル信号）φＥがハイレベルＨになる段の位置が順次右側にシフトする。従って、位相比較回路３１の比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥ及びφＳＯのパルスを入力すればよい。
【００５３】
カウントアップ信号（セット信号）φＳＥ及びφＳＯと、カウントダウン信号（リセット信号）φＲＥ及びφＲＯとが出力されない状態、すなわちローレベルＬである状態が維持されれば、イネーブル信号φＥはハイレベルＨなる段の位置は固定される。従って、位相比較回路３１の比較結果により遅延量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【００５４】
カウントダウンする時には、リセット信号φＲＥ及びφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥがハイレベルＨになる段の位置が順次左側にシフトする。
以上説明したように、図１４に示した遅延制御回路４７では、パルスを入力することにより、イネーブル信号φＥがハイレベルＨになる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図１３（ｃ）に示した遅延回路を制御すれば遅延量を１単位ずつ（単位遅延時間毎に）制御することができる。
【００５５】
次に、図２に示す位相比較器４４の構成を説明する。位相比較器４４は図１６に示す位相比較部と、図１８に示す増幅回路部とからなる。始めに、図１６に示す位相比較部について、図１７を参照して説明する。
図１７において、参照符号φｏｕｔ及びφｅｘｔは、この位相比較回路で比較する出力信号（Ｓ０）と外部クロック信号（Ｓ３）を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φａ〜φｅは図１８に示す増幅回路部に接続される出力信号を示している。
【００５６】
図１６に示すように、位相比較器４４の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１及び４２２、その状態をラッチするラッチ回路４２５及び４２６、ラッチ回路の活性化信号を生成する回路４２４、外部クロック信号φｅｘｔを単位遅延量だけ遅延させる遅延回路４２３、及び信号φｏｕｔを単位遅延量だけ遅延させる遅延回路４３０とを備えて構成される。フリップフロップ回路４２１は−ｔｄの範囲、フリップフロップ回路４２２は＋ｔｄの範囲の位相比較を行っている。
【００５７】
図１７（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて進んでいる場合、すなわち信号φｏｕｔが信号φｅｘｔより先にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔと信号φｅｘｔが共にローレベルＬの時には、フリップフロップ回路４２１及び４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全てハイレベルＨになっている。
【００５８】
信号φｏｕｔがローレベルＬからハイレベルＨに変化すると、ノード６ａ−４がハイレベルＨからローレベルＬに変化し、ノード６ａ−０が１遅延分（ｔｄ）遅れてローレベルＬからハイレベルＨになることで、ノード６ａ−２がハイレベルＨからローレベルＬに変化する。その後、信号φｅｘｔがローレベルＬからハイレベルＨになり、また１遅延分遅れてノード６ａ−１がローレベルＬからハイレベルＨになるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２はローレベルＬ、ノード６ａ−３はハイレベルＨ、ノード６ａ−４はローレベル、そしてノード６ａ−５はハイレベルを維持する。
【００５９】
一方、信号φｅｘｔがローレベルからハイレベルＨに変化したのに応じて、回路４２４の出力信号φａはローレベルＬからハイレベルＨに変化し、ノード６ａ−６には一時的にハイレベルＨになるパルスが印加される。このノード６ａ−６はラッチ回路４２５及び４２６のＮＡＮＤゲートの入力となっているので、このＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１及び４２２の両端の電位状態をラッチ回路４２５及び４２６に取り込むことになる。最終的には、出力信号φｂがハイレベルＨ、出力信号φｃがローレベルＬ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルＬになる。
【００６０】
次に、図１７（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じ（±ｔｄ内）で、信号φｏｕｔが信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に信号φｏｕｔがローレベルＬからハイレベルＨに変化した時、まず信号φｅｘｔがローレベルＬからハイレベルＨになることによってフリップフロップ４２１のノード６ａ−３がローレベルＬからハイレベルＨに変化する。フリップフロップ４２２では、ノード６ａ−１がローレベルＬのままなので、逆にノード６ａ−４がハイレベルＨからローレベルＬに変化する。その後、ノード６ａ−１がハイレベルＨからローレベルＬに変化するが、フリップフロップ４２２の状態は既に決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的にハイレベルＨになるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂがローレベル、出力信号φｃがハイレベルＨ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルになる。
【００６１】
図１７（ｃ）は、比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて遅れており、φｏｕｔがφｅｘｔより後にローレベルＬからハイレベルＨになる場合を示している。この場合には、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５がハイレベルＨからローレベルＬに変化する。そして、最終的には、φｂがローレベル、φｃがハイレベルＨ、φｄがローレベルＬ、φｅがハイレベルＨになる。
【００６２】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前にハイレベルＨになったか、ほぼ同時であったか、あるいは遅れてハイレベルＨになったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ及びφｅの値としてラッチしておき、その値に基づいて遅延制御回路４７をカウントアップするか、カウントダウンするかを決めることができる。
【００６３】
次に、図１８を参照して、位相比較器４４の増幅回路部の一構成例を説明する。なお、図１９は図１８に示すＪＫフリップフロップの動作を説明するためのタイミング図である。
図１８に示すように、位相規格回路３１の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲート及びインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図１６の位相比較部からの出力信号φａが入力され、信号φａがローレベルＬであるかハイレベルＨであるかに応じてノード７ａ−９及び７ａ−１１の電位が交互にローレベルＬとハイレベルＨを繰り返す仕組みになっている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂ及びφｄの信号を受けて増幅して出力する。
【００６４】
まず、ＪＫフリップフロップ４２７の動作を図１９のタイミング図を参照して説明する。時間Ｔ１で、信号φａがハイレベルＨからローレベルＬに変化すると、ノード７ａ−１及び７ａ−１０がローレベルＬからハイレベルＨに変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５、７ａ−６、及び７ａ−７が変化するが、信号φａがローレベルＬであるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみがローレベルＬからハイレベルＨになる。次に、時間Ｔ２になって、φａがローレベルＬからハイレベルＨに変化すると、時間Ｔ１での動きと逆にノード７ａ−８はハイレベルＨからローレベルＬに、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９はローレベルＬからハイレベルＨに変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９及び７ａ−１１が交互にハイレベルＨとローレベルＬを繰り返す動きをする。
【００６５】
図２０は、上記増幅回路部のカウントアップ時の動作を示すタイミング図（カウントアップ時）であり、図２１は増幅回路部のカウント維持時の動作を示すタイミング図であり、図２２は増幅回路部のカウントダウン時の動作を示すタイミング図である。これらの図を参照して、図１８に示す増幅部４２８の動作を説明する。
【００６６】
図２０は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがハイレベルＨ、信号φｃがローレベルＬ、信号φｄがハイレベルＨ、信号φｅがローレベルＬである。結局、ノード７ａ−１２がハイレベルＨになり、ノード７ａ−１３がローレベルＬに固定され、セット信号φＳＯ及びφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯ及びφＲＥは７ａ−１３がローレベルＬのため変化しない。
【００６７】
図２１は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベル、信号φｄがハイレベル、信号φｅがローレベルである。結局、ノード７ａ−１２及び７ａ−１３がローレベルＬに固定され、リセット信号φＳＥ及びφＳＯはＪＫフリップフロップの出力が増幅部に影響することなく、信号φＳＯ、φＳＥ、φＲＯ及びφＲＥはローレベルＬに固定されたままになる。
【００６８】
図２２は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れてローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベルＨ、信号φｄがローレベルＬ、信号φｅがハイレベルＨである。結局、ノード７ａ−１２がローレベルＬに固定され、ノード７ａ−１３がハイレベルＨに固定され、リセット信号φＲＯ及びφＲＥはＪＫフリップフロップ４２７の状態に応じて変化するが、セット信号φＳＯ及びφＳＥはノード７ａ−１３がローレベルＬのために変化しない。
【００６９】
また、図１８には、信号φｂ及びφｅからリセット信号を生成する論理回路４３１が図示されている。φｏｕｔがφｅｘｔに対し±ｔｄの範囲を越えている場合にはリセット信号はＨにあり、その範囲内であればリセット信号はＬである。図２３は、本発明に係る半導体集積回路装置（ＤＬＬ）が適用される一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成を示す図であり、図２４は図２３のＳＤＲＡＭの動作を説明するためのタイミングチャートである。
【００７０】
本発明が適用される半導体集積回路装置の一例としてのＳＤＲＡＭは、例えばパイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。
図２３に示されるように、ＳＤＲＡＭは汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【００７１】
アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａ及び１０７ｂの初期値として使用される。
クロックバッファ１０１は、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロック信号ＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬ回路を適用して正確な遅延制御（位相制御）を行ったクロック信号を発生させるためのものである。
【００７２】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３及びデータ出力バッファ（出力回路）５１を備え、ＤＲＡＭコア１０８ａ及び１０８ｂから読み出された信号は、データ出力バッファ５１により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータばパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、クロック配線４１は、出力タイミング制御回路１２２から各データ出力バッファ５１までの配線に対応している。
【００７３】
上記ＳＤＲＡＭの読み取り動作を図２４を参照して説明する。
まず、外部クロック信号ＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取り込み、又は出力データを出力するように動作する。
【００７４】
ＳＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されるとＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【００７５】
更に、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファで更に増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭと全く同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル専属して出力されることになる。これにより、データ転送速度は外部クロック信号ＣＬＫの周期になる。
【００７６】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれも外部クロック信号ＣＬＫの立ち上がり時点を基準にして定義される。図２４において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。
図２５は、図２３のＳＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。
【００７７】
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
クロックバッファ１０１は図２３を参照して説明したように、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック信号）がパイプ−１及びパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５０（データ出力バッファ）に供給されるようになっている。
【００７８】
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチもクロックバッファ１０１（内部クロック発生回路１２１）で生成された内部クロック信号により制御される。
図２５に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５０）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図２５では省略されている。
【００７９】
そして、各パイプ内の回路も、クロックサイクル時間内で完全に動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並列に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
【００８０】
図２６は、本発明に係る半導体集積回路装置における出力回路（データ出力バッファ）５０の一構成例を説明するための図である。図２５及び図２６に示されるように、図２６におけるＤａｔａ１及びＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１及びＤａｔａ２は、出力データがハイレベルＨの場合には共にローレベルＬであり、出力データがローレベルＬの場合には共にハイレベルＨである。なお、出力データがハイレベルＨでもローレベルＬでもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１がハイレベルＨに、Ｄａｔａ２がローレベルになるように変換される。Ｄａｔａ３及びＤａｔａ４も、Ｄａｔａ１及びＤａｔａ２と同様に、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１及びＤａｔａ２は、出力データがハイレベルＨの場合には共にローレベルＬであり、出力データがローレベルＬの場合には共にハイレベルＨである。
【００８１】
信号φ０は、出力タイミング制御回路１２２（図２中の遅延回路４２）の出力信号（リアルクロック）に対応するもので、出力回路のイネーブル信号として機能するものである。
クロック信号φ０が立ち上がってハイレベルＨになると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド５２（ＤＱ０〜ＤＱ７）に現われる。例えば、データ出力パッド５２にハイレベルＨを出力する場合を想定すると、クロック信号φ０がローレベルＬからハイレベルＨに変化し、ノード８ａ−１ＡがローレベルＬに、ノード８ａ−２ＡがハイレベルＨになって、トランスファゲートがオンしてＤａｔａ１及びＤａｔａ２がノード８ａ−３及び８ａ−６に伝達される。その結果、ノード８ａ−５がローレベルＬに、ノード８ａ−８がハイレベルＨになると、出力用のＰチャネルトランジスタ８１はオンとなり、またＮチャネルトランジスタ８２はオフとなって、データ出力パッド５２にはハイレベルＨの出力が現われることになる。また、クロック信号φ０がローレベルＬになると、トランスファゲートはオフして、それまでの出力状態が保持される。
【００８２】
信号φ１８は、出力タイミング制御回路１２２（図２中の遅延回路４１）の出力信号（反転リアルクロック）に対応するもので、出力回路のイネーブル信号として機能するものであり、クロック信号φ０に対して位相が１８０度異なっている。
クロック信号φ１８が立ち上がってハイレベルＨになると、Ｄａｔａ３とＤａｔａ４の情報がデータ出力パッド５２（ＤＱ０〜ＤＱ７）に現われる。例えば、データ出力パッド５２にハイレベルＨを出力する場合を想定すると、クロック信号φ１８がローレベルＬからハイレベルＨに変化し、ノード８ａ−１ＢがローレベルＬに、ノード８ａ−２ＢがハイレベルＨになって、トランスファゲートがオンしてＤａｔａ３及びＤａｔａ４がノード８ａ−３及び８ａ−６に伝達される。その結果、ノード８ａ−５がローレベルＬに、ノード８ａ−８がハイレベルＨになると、出力用のＰチャネルトランジスタ８１はオンとなり、またＮチャネルトランジスタ８２はオフとなって、データ出力パッド５２にはハイレベルＨの出力が現われることになる。また、クロック信号φ１８がローレベルＬになると、トランスファゲートはオフして、それまでの出力状態が保持される。
【００８３】
つまり、クロック信号φ０の立ち上がり時にＤａｔａ１とＤａｔａ２の情報がラッチされてデータ出力パッド５２から出力され、次に、クロック信号φ１８の立ち上がり時にＤａｔａ３とＤａｔａ４の情報がラッチされてデータ出力パッド５２から出力され、これを交互に繰り返す。
図２７は、本発明の半導体集積回路装置の第２実施例のブロック図を示す。この実施例は図２の第１実施例から１／２分周器３０及び選択回路３２と、０度ＤＬＬブロック３５内の遅延回路４１を削除し、さらに、モードレジスタ３４，ダミー回路４６それぞれの代わりに分周率設定部５３，ダミー回路４６Ａが設けられており、図２７において図２と同一部分には同一符号を付す。
【００８４】
図２７中、クロック入力パッド１０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路２０を通して、０度ＤＬＬブロック３５の分周器３６，３８及び遅延回路４２に供給される。
分周器３６は上記の外部クロック信号を例えば分周率１／４で分周して、供給されているクロック信号の１周期分ハイレベルＨで、３周期分ローレベルＬのダミークロックＺと、これを反転した１周期分ローレベルＬで、３周期分ハイレベルＨの基準クロックＸとを生成して、選択回路４０に供給する。
【００８５】
また、分周器３８は上記の外部クロック信号を例えば分周率２／４で分周して、供給されているクロック信号の２周期分ハイレベルＨで、２周期分ローレベルＬのダミークロックＺと、これを反転した２周期分ローレベルＬで、２周期分ハイレベルＨの基準クロックＸとを生成して、選択回路４０に供給する。
選択回路４０は、分周率設定部５３から供給される分周率設定信号が低分周率を指示するとき、分周器３６の出力するダミークロックＺ及び基準クロックＸを選択し、分周率設定信号が高分周率を指示するとき、分周器３８の出力するダミークロックＺ及び基準クロックＸを選択する。ここで選択した基準クロックＸは位相比較器４４に供給され、選択したダミークロックＺはダミー遅延回路４５及びダミー回路４６Ａを通って遅延された後、位相比較器４４に供給される。
【００８６】
ダミー回路４６Ａは入力回路２０と同一の回路で、同一の遅延量を有している。位相比較器４４は、ダミー回路４６Ａよりの遅延されたダミークロックｄＺと位相比較器４４よりの基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路４７に供給する。遅延制御回路４７は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路４５の遅延量を制御する。これによって、遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックｄＺが基準クロックＸに対して外部クロック信号のｋ周期分遅延するようにダミー遅延回路４５の遅延量が可変制御される。
【００８７】
ところで、外部クロックを供給される遅延回路４２はダミー遅延回路４５と同一構成であり、遅延制御回路４７によってダミー遅延回路４５と同一遅延量となるように制御されており、遅延回路４２から３６０度遅延されたクロック（０度クロック）がリアルクロックとして出力回路５０に供給される。出力回路５０は上記リアルクロックに同期してデータバス上のデータをバッファリングして、データ出力パッド５２から出力する。即ち、出力回路５０から出力されるデータは、クロック入力パッド１０に与えられる外部からの入力クロック信号に同期している。
【００８８】
この実施例でも、分周率を入力クロック信号の周波数に応じて可変することによって基準クロックの遅延量を可変でき、基準クロックの遅延量を大きくしてアンダーフローの発生を防止でき、基準クロックの遅延量を大きくしてオーバーフローの発生を防止できる。
分周率設定部５３としては、使用時にユーザが設定するモードレジスタ３４のをはじめ、ウエハ試験においてレーザで焼き切って造り分けを行うヒューズ、またはウエハプロセスでマスタスライスにて造り分けを行うマスクオプション、または組立工程で造り分けを行うボンディングオプション等の分周率設定信号記憶手段を用いる方法の他に、電源印加後にクロック周期を自動的に検出して自動設定を行うクロック周期自動検出回路等の分周率設定信号生成手段を用いて分周率設定信号を設定し出力する方法がある。
【００８９】
ここで、分周率設定部５３としてのクロック周期自動検出回路について説明する。図２８（ａ）はクロック周期自動検出回路の一構成例を説明するための図、図２８（ｂ）は遅延ユニットの一構成例を説明するための図、図２８（ｃ）は発振信号の説明図である。図２９は図２８に示すクロック周期自動検出回路５３０の動作を説明するためのタイミング図である。
【００９０】
図２８において、パワーオンリセット信号ＲＥＳＥＴは、図２９に示すように装置電源ＶＤＤが立ち上がったのち装置のセットアップ時に所定期間ハイレベルＨとなる信号であり、クロック周期自動検出回路５３０内の１ショットクロック発生器５３２及びバイナリカウンタ５４１に供給される。また、外部クロックＣＬＫ（Ｎ１）は、パワーオンリセット信号ＲＥＳＥＴの立ち上がり後、外部から供給される周期の検出対象であり、１／２分周器５３１に供給される。
【００９１】
１／２分周器５３１は外部クロックＣＬＫ（Ｎ１）を１／２分周し、分周されたクロック（Ｎ２）は１ショットクロック発生器５３２に供給される。１ショットクロック発生器５３２はリセットされたのちクロック（Ｎ２）の２パルス目を抽出して、外部クロックＣＬＫ（Ｎ１）の１周期のハイレベルＨの期間を持つ１ショットクロック（Ｎ３）を発生し、この１ショットクロック（Ｎ３）はインバータ５３３を通してＮＡＮＤゲート５３４に供給される。
【００９２】
ＮＡＮＤゲート５３４は、ＮＡＮＤゲート５３９の出力信号を供給されており、ＮＡＮＤゲート５３９は、ＮＡＮＤゲート５３４の出力信号を供給されている。また、ＮＡＮＤゲート５３９の出力信号は遅延ユニット５３５に供給されている。遅延ユニット５３５〜５３８は縦続接続され、遅延ユニット５３８の出力はＮＡＮＤゲート５３９に供給されている。ＮＡＮＤゲート５３９及び遅延ユニット５３５〜５３８は、１ショットクロック（Ｎ３）のハイレベルＨ時にリングオシレータを構成する。
【００９３】
各遅延ユニット５３５〜５３８は、図２８（ｂ）に示すようにＮＡＮＤゲート５３５ａとインバータ５３５ｂから構成されており、ＮＡＮＤゲート５３９の２段分の遅延を持つ。従って、上記リングオシレータの出力する発振信号の１周期τは遅延ユニットの９段分の遅延時間に相当する。ＮＡＮＤゲート５３９出力信号はインバータ５４０を通し発振信号（Ｎ４）としてバイナリカウンタ５４１に供給される。バイナリカウンタ５４１は、上記発振信号をカウントして例えば４ビットの計数値を分周率設定信号発生部５４２に供給する。
【００９４】
分周率設定信号発生部５４２は、例えば計数値が７を超えて４ビットの計数値の最上位ビットが１であるときは外部クロックＣＬＫ（Ｎ１）の周波数が低いとして、低分周率を指示する分周率設定信号を発生し、一方、計数値が７以下で４ビットの計数値の最上位ビットが０であるときは外部クロックＣＬＫ（Ｎ１）の周波数が高いとして、高分周率を指示する分周率設定信号を発生し、この分周率設定信号を出力する。
【００９５】
このように、入力クロック信号の周波数を検出して分周率設定信号を生成するため、使用時に入力クロック信号の周波数が変化しても、分周手段の分周率を最適な値に設定することができる。
図３０は１ショットクロック発生器の一構成例を説明するための図、図３１は図３０に示す１ショットクロック発生器５３２の動作を説明するためのタイミング図である。
【００９６】
図３０において、パワーオンリセット信号ＲＥＳＥＴはトランジスタ５３２−１に供給され１段目のラッチ回路５３２−２がセットされる。ラッチ回路５３２−２の出力する信号（Ｎ３１）は図３１に示すように立ち上がり、これによってＮＡＮＤゲート５３２−３はクロック（Ｎ２）の１パルス目を反転した信号（Ｎ３２）を出力する。立ち上がり検出回路５３２−４はこの信号（Ｎ３２）の立ち上がりを検出して所定幅の負極性のパルス（Ｎ３４）を生成する。このパルス（Ｎ３４）は、トランジスタ５３２−５に供給され１段目のラッチ回路５３２−２がリセットされると共に、インバータで反転されてトランジスタ５３２−６に供給され２段目のラッチ回路５３２−７がセットされる。
【００９７】
ラッチ回路５３２−７の出力する信号（Ｎ３７）は図３１に示すように立ち上がり、これによって、ＮＡＮＤゲート５３２−８はクロック（Ｎ２）の２パルス目を反転した信号（Ｎ３８）を出力する。立ち上がり検出回路５３２−９はこの信号（Ｎ３８）の立ち上がりを検出して所定幅の負極性のパルス（Ｎ３９）を生成する。このパルス（Ｎ３９）は、トランジスタ５３２−１０に供給され２段目のラッチ回路５３２−７がリセットされる。これと共に、インバータ５３２−１１で反転され、クロック（Ｎ２）の２パルス目を抽出した１ショットクロック（Ｎ３）が生成されて出力される。このように、クロック（Ｎ２）の２パルス目を抽出しているのは、外部クロックの安定等を考慮してのことである。
【００９８】
図３２は、本発明の半導体集積回路装置の第３実施例のブロック図を示す。この実施例は図２の第１実施例から分周器３８及び選択回路４０を削除し、さらに、モードレジスタ３４の代わりに分周率設定部５３が設けられており、図３２において図２と同一部分には同一符号を付す。
図３２中、クロック入力パッド１０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路２０を通し１／２分周器３０及び選択回路３２に供給される。１／２分周器３０は、外部クロック信号を１／２分周して、互いに位相が正確に１８０度ずれた分周クロック（０°）と反転分周クロック（１８０°）とを生成して選択回路３２に供給する。
【００９９】
選択回路３２は図３に示す構成であり、入力回路２０の出力信号を供給されるトランスファーゲート５５と、１／２分周器３０からの分周クロックを供給されるトランスファーゲート５６と、１／２分周器３０からの反転分周クロックを供給されるトランスファーゲート５７と、分周率設定部５３から供給される分周率設定信号を反転して分周率設定信号と共にトランスファーゲート５５〜５７に供給するインバータ５８とより構成されている。
【０１００】
なお、この場合は分周率設定信号は外部クロック信号の周波数が低く、低分周率を指示するときハイレベルＨとなる信号である。選択回路３２は分周率設定信号がハイレベルＨのとき、トランスファーゲート５５がオンでトランスファーゲート５６，５７がオフとなり、トランスファーゲート５５を通った入力回路２０の出力する外部クロック信号が選択回路３２の端子３２Ａから出力されて０度ＤＬＬブロック３５に供給される。また、このとき端子３２Ｂからは信号が出力されない。
【０１０１】
一方、分周率設定信号がローレベルＬのときトランスファーゲート５６，５７がオンでトランスファーゲート５５がオフとなり、トランスファーゲート５６，５７それぞれを通った分周クロック，反転分周クロックが選択回路３２の端子３２Ａ，３２Ｂそれぞれから出力され０度ＤＬＬブロック３５に供給される。
選択回路３２の端子３２Ａより出力される信号は、０度ＤＬＬブロック３５の分周器３６及び遅延回路４２に供給され、選択回路３２の端子３２Ｂより出力される信号（ＤＬ＝Ｌのとき反転分周クロック、ＤＬ＝Ｈのとき無信号）は遅延回路４１に供給される。
【０１０２】
分周器３６は上記の分周クロックまたは外部クロック信号を例えば分周率１／４で分周して、供給されているクロック信号の１周期分ハイレベルＨで、３周期分ローレベルＬのダミークロックＺと、これを反転した１周期分ローレベルＬで、３周期分ハイレベルＨの基準クロックＸとを生成して、基準クロックＸは位相比較器４４に供給され、ダミークロックＺはダミー遅延回路４５及びダミー回路４６を通って遅延された後、位相比較器４４に供給される。
【０１０３】
ダミー回路４６は入力回路２０及び１／２分周器３０及び出力回路５０と同一の回路で、同一の遅延量を有している。位相比較器４４は、ダミー回路４６よりの遅延されたダミークロックｄＺと位相比較器４４よりの基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路４７に供給する。遅延制御回路４７は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路４５の遅延量を制御する。これによって、遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックｄＺが基準クロックＸに対して外部クロック信号のｋ周期分遅延するようにダミー遅延回路４５の遅延量が可変制御される。
【０１０４】
ところで、反転分周クロックを供給される遅延回路４１と、分周クロックを供給される遅延回路４２はダミー遅延回路４５と同一構成であり、遅延制御回路４７によってダミー遅延回路４５と同一遅延量となるように制御されており、遅延回路４２から３６０度遅延された分周クロック（０度クロック）がリアルクロックとして出力回路５０に供給され、遅延回路４１から１８０度遅延された分周クロック（１８０度クロック）が反転リアルクロックとして出力回路５０に供給される。出力回路５０は上記リアルクロック及び反転リアルクロックそれぞれに同期してデータバス上のデータをバッファリングして、データ出力パッド５２から出力する。即ち、出力回路５０から出力されるデータは、クロック入力パッド１０に与えられる外部からの入力クロック信号に同期している。
【０１０５】
また、分周率設定信号がハイレベルＨのとき、選択回路３２は１／２分周していない外部クロック信号を端子３２Ａから出力して０度ＤＬＬブロック３５の遅延回路４１に供給し、端子３２Ｂから０度ＤＬＬブロック３５の遅延回路４２に信号を出力していないのは、外部クロック信号が低い周波数の状態では、出力回路５０に読み出しデータを供給するＤＲＡＭは１８０度クロックに同期するだけで充分にアクセスが可能であるためである。
【０１０６】
この実施例でも、入力クロック信号の周波数に応じて入力クロック信号または１／２分周手段で１／２分周されたクロック信号のいずれかを選択して分周しているため、入力クロック信号の周波数が変化してもアンダーフロー及びオーバーフローの発生を防止できる。
図３３は、本発明の半導体集積回路装置の第４実施例のブロック図を示す。この実施例は図２７の実施例における分周器３６，３８及び選択回路４０の代わりに可変分周器７０を設けられており、図３３において図２７と同一部分には同一符号を付す。
【０１０７】
図３３中、クロック入力パッド１０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路２０を通して、０度ＤＬＬブロック３５の可変分周器７０に供給される。
可変分周器７０は上記の外部クロック信号を分周するが、分周率設定部５３から供給される分周率設定信号に応じて、その分周率を例えば２／４，３／６，４／８と可変する。分周率２／４では供給されているクロック信号の２周期分ハイレベルＨで、２周期分ローレベルＬのダミークロックＺと、これを反転した基準クロックＸとを生成する。分周率３／６では供給されているクロック信号の３周期分ハイレベルＨで、３周期分ローレベルＬのダミークロックＺと、これを反転した基準クロックＸとを生成する。分周率４／８では供給されているクロック信号の４周期分ハイレベルＨで、４周期分ローレベルＬのダミークロックＺと、これを反転した基準クロックＸとを生成する。ここで生成された基準クロックＸは位相比較器４４に供給され、ダミークロックＺはダミー遅延回路４５及びダミー回路４６Ａを通って遅延された後、位相比較器４４に供給される。
【０１０８】
ダミー回路４６Ａは入力回路２０と同一の回路で、同一の遅延量を有している。位相比較器４４は、ダミー回路４６Ａよりの遅延されたダミークロックｄＺと位相比較器４４よりの基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路４７に供給する。遅延制御回路４７は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路４５の遅延量を制御する。これによって、遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックｄＺが基準クロックＸに対して外部クロック信号のｋ周期分遅延するようにダミー遅延回路４５の遅延量が可変制御される。
【０１０９】
ところで、外部クロックを供給される遅延回路４２はダミー遅延回路４５と同一構成であり、遅延制御回路４７によってダミー遅延回路４５と同一遅延量となるように制御されており、遅延回路４２から３６０度遅延されたクロック（０度クロック）がリアルクロックとして出力回路５０に供給される。出力回路５０は上記リアルクロックに同期してデータバス上のデータをバッファリングして、データ出力パッド５２から出力する。即ち、出力回路５０から出力されるデータは、クロック入力パッド１０に与えられる外部からの入力クロック信号に同期している。
【０１１０】
この実施例でも、可変分周器７０の分周率を入力クロック信号の周波数に応じて可変することによって基準クロックの遅延量を可変でき、基準クロックの遅延量を大きくしてアンダーフローの発生を防止でき、基準クロックの遅延量を大きくしてオーバーフローの発生を防止できる。また、分周率設定信号に応じて分周率を可変する可変分周器７０を用いることにより、複数の分周器と選択回路を持つ場合に比べて回路規模を小さくすることができる。
【０１１１】
図３４は、図３３に示す可変分周器７０の一構成例を示す回路図である。図３４に示すように、可変分周器７０は図４と略同一構成の１／２分周器７０１，７０２，７０３を従属接続し、さらに、リセットループを形成するＮＡＮＤゲート７０４とダミーのＮＡＮＤゲート７０５を付加した構成である。１／２分周器７０１，７０２，７０３それぞれは、プリセット時の出力値を規定するため一部に３入力ＮＡＮＤゲートを使用している点で図４の構成と異なっている。
【０１１２】
端子７０６から入来するプリセット信号がローレベルＬのとき１／２分周器７０１，７０２，７０３それぞれのＮＡＮＤゲートの出力レベルは、Ｈ，Ｌ，Ｘ（不定）で図示するようになっており、プリセット信号がハイレベルＨになったのち、端子７０７から入来するクロックｃｌｋｚの分周動作を開始する。
ＮＡＮＤゲート７０４は、端子７１０から供給される分周率設定信号ｔｄｖ６ｚがハイレベルＨのときに、１／２分周器７０２のノードＮ７０２−３出力と、１／２分周器７０３のノードＮ７０３−３出力とのＮＡＮＤ演算結果を１／２分周器７０２のＮＡＮＤ７０２−４にループバックすることにより、クロックｃｌｋｚの７周期毎に１／２分周器７０２をリセットして、クロックｃｌｋｚの３／６分周を実現している。
【０１１３】
１／２分周器７０１はクロックｃｌｋｚを１／２分周してクロックｃｌｋ２ｚ，ｃｌｋ２ｘを出力し、さらに１／２分周器７０２はこれを１／２分周してノードＮ７０２−１，Ｎ７０２−２から２／４分周クロックｃｌｋ４ｚ，ｃｌｋ４ｘを出力し、これがセレクタ７１２を構成するトランスミッションゲート７１４，７１５に供給される。分周率設定信号ｔｄｖ６ｚがローレベルＬのとき、１／２分周器７０３は２／４分周クロックｃｌｋ４ｚ，ｃｌｋ４ｘを１／２分周してノードＮ７０３−１，Ｎ７０３−２から４／８分周クロックｃｌｋ８ｚ，ｃｌｋ８ｘを出力し、これがセレクタ７１２を構成するトランスミッションゲート７１３，７１６に供給される。図３５は分周率設定信号ｔｄｖ６ｚがローレベルＬのときの動作を説明するためのタイミング図である。
【０１１４】
これに対し、分周率設定信号ｔｄｖ６ｚがハイレベルＨのときは、ＮＡＮＤゲート７０４によってクロックｃｌｋｚの７周期毎に１／２分周器７０２がリセットされ、クロックｃｌｋ８ｚ，ｃｌｋ８ｘはクロックｃｌｋｚを３／６分周したものとなる。図３６は分周率設定信号ｔｄｖ６ｚがハイレベルＨのときの動作を説明するためのタイミング図である。
【０１１５】
セレクタ７１２には端子７１８から分周率設定信号ｔｄｖ４ｚが供給されている。分周率設定信号ｔｄｖ４ｚがハイレベルＨのときはトランスミッションゲート７１４，７１５が選択されてクロックｃｌｋ４ｚ，ｃｌｋ４ｘが端子７１９，７２０から出力される。また、分周率設定信号ｔｄｖ４ｚがローレベルＬのときはトランスミッションゲート７１３，７１６が選択されてクロックｃｌｋ８ｚ，ｃｌｋ８ｘ（３／６分周クロックまたは４／８分周クロック）が端子７１９，７２０から出力される。なお、端子７１９の出力クロックがダミークロックＺとして使用され、端子７２０の出力クロックが基準クロックＸとして使用される。
【０１１６】
図３７は、本発明の半導体集積回路装置の第５実施例のブロック図を示す。この実施例は図２の第１実施例の分周器３６，３８及び選択回路４０の代わりに可変分周器７０を設け、モードレジスタ３４の代わりに分周率設定部５３が用いられており、図３７において図２，図３３と同一部分には同一符号を付す。
図３７中、クロック入力パッド１０を介して外部から入力される外部クロック信号は、バッファとして機能する入力回路２０を通し１／２分周器３０及び選択回路３２に供給される。１／２分周器３０は、外部クロック信号を１／２分周して、互いに位相が正確に１８０度ずれた分周クロック（０°）と反転分周クロック（１８０°）とを生成して選択回路３２に供給する。
【０１１７】
選択回路３２は図３に示す構成であり、入力回路２０の出力信号を供給されるトランスファーゲート５５と、１／２分周器３０からの分周クロックを供給されるトランスファーゲート５６と、１／２分周器３０からの反転分周クロックを供給されるトランスファーゲート５７と、分周率設定部５３から供給される分周率設定信号を反転して分周率設定信号と共にトランスファーゲート５５〜５７に供給するインバータ５８とより構成されている。
【０１１８】
なお、この場合は分周率設定信号は外部クロック信号の周波数が低く、低分周率を指示するときハイレベルＨとなる信号である。選択回路３２は分周率設定信号がハイレベルＨのとき、トランスファーゲート５５がオンでトランスファーゲート５６，５７がオフとなり、トランスファーゲート５５を通った入力回路２０の出力する外部クロック信号が選択回路３２の端子３２Ａから出力されて０度ＤＬＬブロック３５に供給される。また、このとき端子３２Ｂからは信号が出力されない。
【０１１９】
一方、分周率設定信号がローレベルＬのときトランスファーゲート５６，５７がオンでトランスファーゲート５５がオフとなり、トランスファーゲート５６，５７それぞれを通った分周クロック，反転分周クロックが選択回路３２の端子３２Ａ，３２Ｂそれぞれから出力され０度ＤＬＬブロック３５に供給される。
選択回路３２の端子３２Ａより出力される信号は、０度ＤＬＬブロック３５の分周器３６及び遅延回路４２に供給され、選択回路３２の端子３２Ｂより出力される信号（ＤＬ＝Ｌのとき反転分周クロック、ＤＬ＝Ｈのとき無信号）は遅延回路４１に供給される。
【０１２０】
可変分周器７０は上記の外部クロック信号を分周するが、分周率設定部５３から供給される分周率設定信号に応じて、その分周率を例えば２／４，３／６，４／８と可変する。分周率２／４では供給されているクロック信号の２周期分ハイレベルＨで、２周期分ローレベルＬのダミークロックＺと、これを反転した基準クロックＸとを生成する。分周率３／６では供給されているクロック信号の３周期分ハイレベルＨで、３周期分ローレベルＬのダミークロックＺと、これを反転した基準クロックＸとを生成する。分周率４／８では供給されているクロック信号の４周期分ハイレベルＨで、４周期分ローレベルＬのダミークロックＺと、これを反転した基準クロックＸとを生成する。ここで生成された基準クロックＸは位相比較器４４に供給され、ダミークロックＺはダミー遅延回路４５及びダミー回路４６を通って遅延された後、位相比較器４４に供給される。
【０１２１】
ダミー回路４６は入力回路２０及び１／２分周器３０及び出力回路５０と同一の回路で、同一の遅延量を有している。位相比較器４４は、ダミー回路４６よりの遅延されたダミークロックｄＺと位相比較器４４よりの基準クロックＸとの位相比較を行って位相差信号を生成し遅延制御回路４７に供給する。遅延制御回路４７は上記位相差信号に基づいて位相差がなくなる方向にダミー遅延回路４５の遅延量を制御する。これによって、遅延されたダミークロックｄＺの立ち上がりが基準クロックＸの立ち上がりと一致するように、つまり、遅延されたダミークロックｄＺが基準クロックＸに対して外部クロック信号のｋ周期分遅延するようにダミー遅延回路４５の遅延量が可変制御される。
【０１２２】
ところで、反転分周クロックを供給される遅延回路４１と、分周クロックを供給される遅延回路４２はダミー遅延回路４５と同一構成であり、遅延制御回路４７によってダミー遅延回路４５と同一遅延量となるように制御されており、遅延回路４２から３６０度遅延された分周クロック（０度クロック）がリアルクロックとして出力回路５０に供給され、遅延回路４１から１８０度遅延された分周クロック（１８０度クロック）が反転リアルクロックとして出力回路５０に供給される。出力回路５０は上記リアルクロック及び反転リアルクロックそれぞれに同期してデータバス上のデータをバッファリングして、データ出力パッド５２から出力する。即ち、出力回路５０から出力されるデータは、クロック入力パッド１０に与えられる外部からの入力クロック信号に同期している。
【０１２３】
また、分周率設定信号がハイレベルＨのとき、選択回路３２は１／２分周していない外部クロック信号を端子３２Ａから出力して０度ＤＬＬブロック３５の遅延回路４１に供給し、端子３２Ｂから０度ＤＬＬブロック３５の遅延回路４２に信号を出力していないのは、外部クロック信号が低い周波数の状態では、出力回路５０に読み出しデータを供給するＤＲＡＭは１８０度クロックに同期するだけで充分にアクセスが可能であるためである。
【０１２４】
この実施例でも、可変分周器７０の分周率を入力クロック信号の周波数に応じて可変することによって基準クロックの遅延量を可変でき、基準クロックの遅延量を大きくしてアンダーフローの発生を防止でき、基準クロックの遅延量を大きくしてオーバーフローの発生を防止でき、入力クロック信号の周波数に応じて入力クロック信号または１／２分周手段で１／２分周されたクロック信号のいずれかを選択して可変分周器７０に供給するため、入力クロック信号の周波数が更に広範囲に変化してもアンダーフロー及びオーバーフローの発生を防止できる。
【０１２５】
なお、ダミー遅延回路４７が第１可変遅延手段に対応し、遅延回路４２が第２可変遅延手段に対応し、分周器３６，３８及び選択回路４０または可変分周器７０が分周手段に対応し、分周率設定部５３が分周率設定信号記憶手段及び分周率設定信号生成手段に対応し、さらに、クロック周期自動検出回路５３０が分周率設定信号生成手段に対応し、１／２分周器３０が１／２分周手段に対応し、選択回路３２が選択手段に対応する。
【０１２６】
本発明は上記実施例に限定されることはなく、種々の変形例が可能である。例えば、遅延回路を構成する遅延素子として機能する論理素子はＮＡＮＤゲートやインバータに限定されず、ＮＯＲやＥＯＲ等の論理素子を用いて構成することができる。
以上の説明では、本発明の半導体集積回路装置をＳＤＲＡＭとして説明したが、本発明はＳＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路装置であれば、どのようなものにも適用可能である。
【０１２７】
【発明の効果】
上述の如く、請求項１に記載の発明は、分周手段の分周率を前記入力クロック信号の周波数に応じて可変する。
このように、分周手段の分周率を入力クロック信号の周波数に応じて可変することによって基準クロックの遅延量を可変でき、基準クロックの遅延量を大きくしてアンダーフローの発生を防止でき、基準クロックの遅延量を大きくしてオーバーフローの発生を防止できる。
【０１３３】
また、入力クロック信号を互いに異なる分周率の第１分周器及び第２分周器で分周した信号のいずれかを選択するため、入力クロック信号の周波数が変化してもアンダーフロー及びオーバーフローの発生を防止できる。
【図面の簡単な説明】
【図１】従来のＤＬＬ回路の一例のブロック図である。
【図２】本発明の半導体集積回路装置の第１実施例のブロック図である。
【図３】図２の半導体集積回路装置における選択回路の例を示す回路図である。
【図４】図２の半導体集積回路装置における１／２分周器の例を示す回路図である。
【図５】図４の１／２分周器の各ノードの信号波形を示す図である。
【図６】図２の半導体集積回路装置における分周器３６，３８及び選択回路４０の一構成例を示す回路図である。
【図７】図２の分周器３６の入出力信号波形を示す図である。
【図８】図２の分周器３８の入出力信号波形を示す図である。
【図９】本発明の半導体集積回路装置における分周回路の選択を説明するための波形図である。
【図１０】本発明の半導体集積回路装置における分周回路の選択を説明するための波形図である。
【図１１】本発明の半導体集積回路装置における分周回路の選択を説明するための波形図である。
【図１２】図２の半導体集積回路装置における分周器３６，３８及び選択回路４０の他の構成例を示す回路図である。
【図１３】本発明の半導体集積回路装置における遅延回路の一構成例を説明するための図である。
【図１４】本発明の半導体集積回路装置における遅延制御回路４７の一構成例を説明するための図である。
【図１５】図１４の遅延制御回路の動作を説明するためのタイミング図である。
【図１６】本発明の半導体集積回路装置における位相比較器４４の位相比較部の一構成例を説明するための図である。
【図１７】図１６の位相比較部の動作を説明するためのタイミング図である。
【図１８】本発明の半導体集積回路装置における位相比較器４４の増幅回路部の一構成例を説明するための図である。
【図１９】図１８の増幅回路部におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図２０】図１８の増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図２１】図１８の増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。
【図２２】図１８の増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図２３】本発明に係る半導体集積回路装置が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。
【図２４】図２３のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【図２５】図２３のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。
【図２６】本発明に係る半導体集積回路装置における出力回路（データ出力バッファ）の一構成例を説明するための図である。
【図２７】本発明の半導体集積回路装置の第２実施例のブロック図である。
【図２８】分周率設定部としてのクロック周期自動検出回路の一構成例を説明するための図である。
【図２９】図２８に示すクロック周期自動検出回路の動作を説明するためのタイミング図である。
【図３０】図２８のショットクロック発生器の一構成例を説明するための図である。
【図３１】図３０に示す１ショットクロック発生器の動作を説明するためのタイミング図である。
【図３２】本発明の半導体集積回路装置の第３実施例のブロック図である。
【図３３】本発明の半導体集積回路装置の第４実施例のブロック図である。
【図３４】図３３に示す可変分周器の一構成例を示す回路図である。
【図３５】分周率設定信号ｔｄｖ６ｚがローレベルＬのときの動作を説明するためのタイミング図である。
【図３６】分周率設定信号ｔｄｖ６ｚがハイレベルＨのときの動作を説明するためのタイミング図である。
【図３７】本発明の半導体集積回路装置の第５実施例のブロック図である。
【符号の説明】
１０  クロック入力パッド
２０  入力回路
３０  １／２分周器
３２，４０  選択回路
３６，３８  分周器
３５  ０度ＤＬＬブロック
４１，４２  遅延回路
４３  分周器
４４  位相比較器
４５  ダミー遅延回路
４６  ダミー回路
４７  遅延制御回路
５０  出力回路
５２  データ出力パッド
５３  分周率設定部
５５〜５７  トランスファーゲート
５８  インバータ
６１〜６８  ＮＡＮＤゲート
６９  インバータ
７０  可変分周器
５３０  クロック周期自動検出回路
【図１】
0003993717.tif 000002
【図２】
0003993717.tif 000003
【図３】
0003993717.tif 000004
【図４】
0003993717.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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