(57)【要約】【課題】ＯＰＥＮモードを活用することによる低消費電力化と、周波数の安定化とを両立することのできる無線通信装置を提供する。【解決手段】実施形態の無線通信装置は、ＰＬＬロック状態を検出する第一の検出器と、デジタル制御発振器の出力信号の周波数が目標値から外れる推定時間を計時する第一のタイマと、デジタル入出力部への信号入力を停止又は再開させる切替制御部と、上記第一の検出器がＰＬＬロック状態を検出すると、デジタル増幅器に対し上記デジタル制御発振器に出力するデジタル制御データの固定指示信号を出力し、前記デジタル入出力部への信号入力を前記切替制御部で停止させ上記第一のタイマが上記推定時間を計時し終えると、停止させた信号入力を前記切替制御部で再開させ、上記デジタル増幅器に上記デジタル制御データの固定解除指示信号を出力する、制御部と、を備える。【選択図】図２
2016171533.tif 000002
【特許請求の範囲】
【請求項１】
制御データに基づいて出力信号の周波数を調節するデジタル制御発振器と、
前記デジタル制御発振器の前記出力信号を帰還してなる帰還信号を第一の位相データに変換して出力する位相デジタル変換器と、
周波数設定データを積分して第二の位相データを出力する積分器と、
前記第二の位相データから前記第一の位相データを減算した位相誤差データを生成する減算器と、
前記位相誤差データをフィルタリングし、基本制御データを出力するデジタルローパスフィルタと、
前記基本制御データから制御データを生成し、前記制御データを前記デジタル制御発振器に対して透過的に出力し、前記制御データの固定を指示する固定指示信号が入力された場合は前記固定の指示を解除する解除指示信号が入力されるまで前記制御データを値を変えずに出力する、デジタル増幅器と、
前記デジタル制御発振器の前記出力信号の周波数が周波数設定データの示す目標値となるＰＬＬロック状態を前記帰還信号に基づいて検出する第一の検出器と、
前記デジタル制御発振器の前記出力信号の周波数が前記目標値又は前記目標値の近傍から外れる直前までの推定時間を計時する第一のタイマと、
前記周波数設定データ又は前記デジタル制御発振器の前記帰還信号が伝送する伝送経路上の、前記デジタル増幅器の前段までの少なくとも一つのデジタル入出力部への信号入力を停止又は再開させる切替制御部と、
前記第一の検出器が前記ＰＬＬロック状態を検出すると、前記デジタル増幅器に対して前記固定指示信号を出力して更に前記デジタル入出力部への信号入力を前記切替制御部で停止させるＰＬＬループＯＰＥＮ制御を行い、前記第一のタイマが前記推定時間を計時し終えると、停止させた前記信号入力を前記切替制御部で再開させて更に前記デジタル増幅器に対して前記解除指示信号を出力するＰＬＬループＯＮ制御を行う、制御部と、
を有する無線通信装置。
【請求項２】
前記帰還信号の示す周波数の、前記周波数設定データの示す設定周波数からの変化量を算出し、前記デジタル制御発振器の前記出力信号の周波数が前記目標値又は前記目標値の近傍から外れるタイミングを検出する第二の検出器を、前記第一のタイマに置き換えて有し、
前記制御部は、前記第一の検出器が前記ＰＬＬロック状態を検出すると、前記デジタル増幅器に対して前記固定指示信号を出力して更に前記積分器、前記減算器、又は前記デジタルローパスフィルタの内の少なくとも一つへの信号入力を前記切替制御部で停止させるＰＬＬループＯＰＥＮ制御を行い、前記第二の検出器が前記目標値又は前記目標値の近傍から周波数が外れるタイミングを検出すると、停止させた前記信号入力を前記切替制御部で再開させて更に前記デジタル増幅器に対して前記解除指示信号を出力するＰＬＬループＯＮ制御を行う、
請求項１に記載の無線通信装置。
【請求項３】
前記デジタル制御発振器の前記出力信号の周波数が前記目標値又は前記目標値の近傍から外れるまでの間に前記第二の検出器を間欠動作させる切替時間を計時する第二のタイマを、更に有し、
前記制御部は、更に、前記第一の検出器が前記ＰＬＬロック状態を検出すると、前記デジタル制御発振器の前記出力信号の周波数が前記目標値又は前記目標値の近傍から外れるまでの間、前記第二のタイマが計時する前記切替時間に基づき前記切替制御部における前記第二の検出器の前記信号入力の停止及び再開を交互に繰り返すＰＬＬループＯＰＥＮ制御を行う、
請求項２に記載の無線通信装置。
【請求項４】
前記ＰＬＬロック状態、及び前記デジタル制御発振器の前記出力信号において位相ずれが生じるタイミングを、前記減算器の減算後の位相誤差データに基づいて検出する、前記第一の検出器としての位相比較器と、
前記ＰＬＬループＯＮ制御の開始のタイミングを検出する検出器を、前記第一の検出器としての位相比較器及び前記第二の検出器の内から選択する選択部と、
を更に有し、
前記制御部は、前記切替制御部における前記信号入力の停止及び再開の制御対象を、前記選択部の選択に応じて切り替える、
請求項２又は３に記載の無線通信装置。
【請求項５】
前記デジタルローパスフィルタの係数を設定する係数設定部を、更に有し、
前記係数設定部は、前記デジタル増幅器に対して前記解除指示信号が出力される前に、前記デジタルローパスフィルタの係数にカットオフ周波数の低い値を示す係数を設定する、
請求項１乃至４の内の何れか一つに記載の無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、無線通信装置に関する。
【背景技術】
【０００２】
ＢＬＥ（Bluetooth  Low  Energy）と呼ばれるBluetooth（登録商標）の拡張仕様に適合させるためのＰＬＬ（Phase-Locked  Loop）回路の開発が進められている。ＢＬＥは極低電力で通信を行う仕様であり、消費電力の低減化が求められる。この要求に応じるため、ＰＬＬループを開くＯＰＥＮモードの積極的な活用が期待されている。とりわけ、内部回路を全てデジタル回路で構成するＡＤＰＬＬ（All  Digital  Phase-Locked  Loop）にあっては、周波数変調を行うＢＬＥとの親和性がアナログのＰＬＬ回路よりも高い。今後、ＡＤＰＬＬの更なる発展が注目される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３１６８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＤＰＬＬをＰＬＬループを開いたまま動作させると、ＡＤＰＬＬからの出力が安定せず発振周波数が徐々にふらつくことになる。ＢＬＥの次期規格「ＬＥ  Ｄａｔａ  Ｌｅｎｇｔｈ  Ｅｘｔｅｎｓｉｏｎ」では、現行の規格と異なりパケット長が数ミリ秒と長くなる。そのため、発信周波数のふらつきが、周波数偏差の規格を満たさなくする要因となる可能性があり、無視できなくなる。
本発明が解決しようとする課題は、ＯＰＥＮモードを活用することによる低消費電力化と、周波数の安定化とを両立することのできる無線通信装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の無線通信装置は、デジタル制御発振器と、位相デジタル変換器と、積分器と、減算器と、デジタルローパスフィルタと、デジタル増幅器と、第一の検出器と、第一のタイマと、切替制限部と、制御部を備える。
上記デジタル制御発振器は、制御データに基づいて出力信号の周波数を調節する。
上記位相デジタル変換器は、上記デジタル制御発振器の上記出力信号を帰還してなる帰還信号を第一の位相データに変換して出力する。
上記積分器は、周波数設定データを積分して第二の位相データを出力する。
上記減算器は、上記第二の位相データから上記第一の位相データを減算した位相誤差データを生成する。
上記デジタルローパスフィルタは、上記位相誤差データをフィルタリングし、基本制御データを出力する。
上記デジタル増幅器は、上記デジタルローパスフィルタから出力される基本制御データから制御データを生成し、該制御データを上記デジタル制御発振器に対して透過的に出力し、上記制御データの固定を指示する固定指示信号が入力された場合は該固定の指示を解除する解除指示信号が入力されるまで上記制御データを値を変えずに出力する。
上記第一の検出器は、上記デジタル制御発振器の上記出力信号の周波数が周波数設定データの示す目標値となるＰＬＬロック状態を上記帰還信号に基づいて検出する。
上記第一のタイマは、上記デジタル制御発振器の上記出力信号の周波数が上記目標値又は上記目標値の近傍から外れる直前までの推定時間を計時する。
上記切替制御部は、上記周波数設定データ又は上記デジタル制御発振器の上記帰還信号が伝送する伝送経路上の、上記デジタル増幅器の前段までの少なくとも一つのデジタル入出力部への信号入力を停止又は再開させる。
上記制御部は、上記第一の検出器が上記ＰＬＬロック状態を検出すると、上記デジタル増幅器に対して上記固定指示信号を出力して更に上記デジタル入出力部への信号入力を上記切替制御部で停止させるＰＬＬループＯＰＥＮ制御を行い、上記第一のタイマが上記推定時間を計時し終えると、停止させた上記信号入力を上記切替制御部で再開させて更に上記デジタル増幅器に対して上記解除指示信号を出力するＰＬＬループＯＮ制御を行う。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施形態の無線通信装置のブロック図の一例である。
【図２】図２は、実施形態のＡＤＰＬＬのブロック図の一例である。
【図３】図３は、実施形態のデジタルローパスフィルタにおける通過周波数帯域を示す図の一例である。
【図４】図４は、実施形態の送信時の制御部の動作フロー図の一例である。
【図５】図５は、実施形態のＰＬＬループ復帰時のＤＣＯの出力信号の周波数変化を示す図の一例である。
【図６】図６は、変形例１のＡＤＰＬＬのブロック図の一例である。
【図７】図７は、変形例１の制御部の送信時の動作フロー図の一例である。
【図８】図８は、変形例２のＡＤＰＬＬのブロック図の一例である。
【図９】図９は、変形例２の検出器等の電源制御のタイミングチャートを示す図の一例である。
【図１０】図１０は、変形例２の制御部の送信時の動作フロー図の一例である。
【図１１】図１１は、変形例３のＡＤＰＬＬのブロック図の一例である。
【図１２】図１２は、変形例３の制御部の送信時の動作フロー図の一例である。
【発明を実施するための形態】
【０００７】
（実施形態）
以下に添付図面を参照し、実施形態にかかる無線通信装置について説明する。
図１は、実施形態の無線通信装置のブロック図の一例である。
【０００８】
図１に示すように、無線通信装置１は、送信処理部として、ＡＤＰＬＬ（All  Digital  Phase-Locked  Loop）１００、変調部１０１、パワーアンプ１０２、アンテナ１０３、制御部１０４などを備える。無線通信装置１は、その他、図示を省略しているが受信処理部などを備え、データの送受信を行う。
ＡＤＰＬＬ１００は、出力信号の周波数を出力信号の帰還信号に基づいて調節するＰＬＬ回路である。ＡＤＰＬＬ回路１００は出力信号の周波数の調節をオールデジタルで行う。
【０００９】
変調部１０１は、ＤＳＰ（Digital  Signal  Pocessor）などのデータ処理部（不図示）から入力したベースバンド信号（変調データ）をＡＤＰＬＬ１００に入力し、ＡＤＰＬＬ１００の出力信号を例えばＧＦＳＫ（Gaussian  filtered  Frequency  Shift  Keying）などの変調方式で変調させる。
【００１０】
パワーアンプ１０２は、ＡＤＰＬＬ１００から出力する信号を電力増幅する増幅器である。
アンテナ１０３は、パワーアンプ１０２で電力増幅した信号を放射するアンテナである。
【００１１】
制御部１０４は、ＰＬＬループの間欠動作に係る制御などを行う制御回路である。
【００１２】
図２は、実施形態のＡＤＰＬＬ１００のブロック図の一例である。
ＡＤＰＬＬ１００は、ＤＣＯ２０、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、デジタル増幅器２５、及び位相比較器２６を有する。ＡＤＰＬＬ１００の各部はデジタル回路からなるものである。各部は、水晶発振器（不図示）に基づく参照信号により動作する。
【００１３】
ＤＣＯ２０はデジタル制御により出力信号の発振周波数を調節するデジタル制御発振器である。ＤＣＯ２０は、アレイ状に並べられた多数のＭＯＳバラクタ（バリキャップや可変容量ダイオードなど）を有し、それぞれに対する「０」又は「１」の制御電圧の印加により静電容量がデジタル的に変化して周波数が変化する。ＤＣＯ２０は、図２に示すようにデジタル増幅器２５からＯＴＷ（Oscillator  Tuning  Word）の信号ｄ２を入力し、ＭＯＳバラクタの静電容量を制御して信号ｄ１を出力する。なお、ＯＴＷの信号ｄ２は、複数ビットからなる「０」又は「１」を示すデジタル制御データであるものとする。
【００１４】
位相デジタル変換器２１は、ＤＣＯ２０から出力された信号ｄ１を帰還し、その信号（帰還信号ｄ３）を位相情報（デジタル位相データ）ｄ４、ｄ５に変換する回路である。この回路は、カウンタ２００とＴＤＣ（Time-to-Digital  Converter）２０１により構成される。
【００１５】
カウンタ２００は、帰還信号ｄ３の周波数を累積積算し、その積算結果である位相情報をタイミング信号に基づいて減算器２３に出力する。ＴＤＣ２０１は参照信号と帰還信号ｄ３の２入力の位相の差分をより高い分解能で抽出し、帰還信号ｄ３の１周期分以下の誤差を示す位相情報を生成する。ＴＤＣ２０１は参照信号に基づいてその位相情報を減算器２３に出力する。
【００１６】
アキュムレータ２２は、設定周波数を示すＦＣＷを積分してデジタルの位相情報を生成する積分器である。アキュムレータ２２は、ＦＣＷが入力されると、それを積分し、位相情報（デジタル位相データ）を生成する。アキュムレータ２２は、タイミング信号に基づいてその位相情報を減算器２３に出力する。
【００１７】
減算器２３は、位相誤差情報を取り出すための減算器である。減算器２３の加算入力端子には、アキュムレータ２２からの位相情報ｄ６を入力する。減算器２３の減算入力端子には、カウンタ２００からの位相情報ｄ４を整数部、ＴＤＣ２０１からの１周期以下の位相情報ｄ５を小数部とする、それらの差分を入力する。減算器２３は、加算入力端子に入力された位相情報ｄ６から減算入力端子に入力された位相情報（ｄ４、ｄ５）を減算して位相誤差情報（デジタル位相誤差データ）ｄ７を生成する。
【００１８】
デジタルローパスフィルタ２４は、減算器２３から出力された位相誤差情報ｄ７の高周波成分を所定のフィルタ係数でフィルタリングする処理を施し、ＤＣＯ２０に対する制御値（デジタル基本制御データ）ｄ８を出力する。また、デジタルローパスフィルタ２４は、制御部１０４によるＰＬＬループの間欠動作制御の下において、そのフィルタ係数を動的に変化させてフィルタリングする処理を施し、ＤＣＯ２０に対する制御値ｄ８を出力する。
【００１９】
ここで、フィルタ係数の決め方について、図３を用いて説明する。
図３は、実施形態のデジタルローパスフィルタ２４におけるカットオフ周波数別の通過周波数帯域を示すグラフを概略的に示した図の一例である。
【００２０】
グラフＧ１は、横軸に周波数をとり、縦軸に通過率をとったときの、周波数に対する通過率の変化を示す折れ線グラフｇ１、ｇ２を示している。
折れ線グラフｇ１は、カットオフ周波数をωｃ１とした場合の周波数に対する通過率の変化を示している。
折れ線グラフｇ２は、カットオフ周波数をωｃ２とした場合の周波数に対する通過率の変化を示している。
ここで、ωｃ２＜ωｃ１の関係をとるものとする。
【００２１】
カットオフ周波数ωｃ１は、ＰＬＬループを閉じたままの通常動作時にデジタルローパスフィルタ２４に適用するカットオフ周波数を示している。
図３に示すように、折れ線グラフｇ２においては、折れ線グラフｇ１において通過する、より高い周波数帯（カットオフ周波数ωｃ１を含む）が減衰され、その周波数帯の通過率が低下する。
【００２２】
この関係に従い、ＰＬＬループを開いた後のＰＬＬループを再び閉じるタイミング（ＰＬＬループの復帰時）にデジタルローパスフィルタ２４のカットオフ周波数としてカットオフ周波数ωｃ２を適用する。これにより、通常動作時にカットオフ周波数ωｃ１の設定で動作するデジタルローパスフィルタ２４の高い周波数帯の信号を、ＰＬＬループの復帰時に、デジタルローパスフィルタ２４の設定を変えることにより抑止する。
【００２３】
これは、ＰＬＬループの復帰時に高い周波数帯の通過が原因でＤＣＯ２０の出力周波数に現れる急峻な周波数変動を抑止する有効な手段となる。特に、ＢＬＥの規格「ＬＥ  Ｄａｔａ  Ｌｅｎｇｔｈ  Ｅｘｔｅｎｓｉｏｎ」では、周波数偏差の規格を満たすため、ＰＬＬループの復帰時にＤＣＯ２０の出力周波数に現れる急峻な周波数変動を抑止することが望まれる。ＰＬＬループの復帰時に高い周波数帯の通過を抑止することにより、ＢＬＥの規格「ＬＥ  Ｄａｔａ  Ｌｅｎｇｔｈ  Ｅｘｔｅｎｓｉｏｎ」において周波数偏差の規格を満たすことが可能になる。なお、このケースにおいて、ωｃ２の値は周波数偏差の規格を満たす値とし、その内の上限値とすることが望ましい。
【００２４】
以上から、ＰＬＬループの復帰時に、デジタルローパスフィルタ２４のカットオフ周波数にカットオフ周波数ωｃ２を適用する。そして、ＰＬＬループがロックしてから、そのカットオフ周波数を通常動作のカットオフ周波数ωｃ１に戻し、通過帯域を拡大する。
【００２５】
以上のカットオフ周波数の適用例に従い、ＰＬＬループの復帰時にはカットオフ周波数ωｃ２に対応する係数をデジタルローパスフィルタ２４の係数に設定する。通常動作時はその係数をカットオフ周波数ωｃ１に対応する係数に戻す。なお、通常動作時の係数ωｃ１へ戻す方法は、ωｃ２からωｃ１へ一度に戻しても良いし、ωｃ２からωｃ１へ段階的に又は連続的に戻しても良い。係数の設定は、例えばカットオフ周波数から前以って求めたωｃ１や、ωｃ２や、その間をとる値を制御部１０４に格納し、制御部１０４がＡＤＰＬＬ１００の動作時にデジタルローパスフィルタ２４に選択的に設定するようにして行う。また、その都度、所定のアルゴリズムで制御部１０４に算出させ、算出結果の値をデジタルローパスフィルタ２４に設定するようにしても良い。
【００２６】
ここで、図２のブロック図の説明に戻る。
デジタル増幅器２５は、デジタルローパスフィルタ２４の出力値（制御値ｄ８）を所定の倍率で増幅してＤＣＯ２０のゲインを補正し、生成された制御コード（ＯＴＷ）をＤＣＯ２０に出力する回路である。
【００２７】
更に、デジタル増幅器２５は、所定の指示信号があるとＤＣＯ２０に出力する制御コード（ＯＴＷ）を固定／固定解除する保持部２５０を備えている。制御部１０４は、ＰＬＬループの間欠動作制御において、ＰＬＬループがロックするとＰＬＬループを開くことを指示する指示信号（固定を指示する信号）をデジタル増幅器２５に出力する。デジタル増幅器２５は、その入力により、その時の制御コード（ＯＴＷ）の状態を一時的に保持し、ＤＣＯ２０に対する出力値をその制御コード（ＯＴＷ）に固定する。また、制御部１０４はＰＬＬループの復帰時に復帰を示す指示信号（固定の指示を解除する信号）をデジタル増幅器２５に出力する。デジタル増幅器２５は、その入力により、それまでの保持状態を解除し、デジタルローパスフィルタ２４の出力値から得られる制御コード（ＯＴＷ）を透過的に出力する。
【００２８】
デジタル増幅器２５の保持部２５０は、例えば、並列に出力される制御コード（ＯＴＷ）のビット数分のラッチ回路（一例としてゲーテッドＤ型ラッチ回路）などにより構成される。
【００２９】
ゲーテッドＤ型ラッチ回路の場合、制御部１０４が出力する、ＰＬＬループの間欠動作の切替用の指示信号を、ゲーテッドＤ型ラッチ回路のイネーブル入力端子に入力させる。また、ゲーテッドＤ型ラッチ回路のＤ端子に制御コード（ＯＴＷ）を示す「１」又は「０」のビット信号を入力させ、Ｑ端子から「１」又は「０」のビット信号を出力させる。この構成において、ＰＬＬループのロック状態のときは、制御部１０４によりイネーブル入力端子にＯＮを示す指示信号を入力させる。すると、Ｑ端子の出力は、イネーブル入力端子がＯＮに切り替わるときに出力されている「１」又は「０」のビット信号に固定される。その後も、Ｄ端子の入力状態に寄らず、上記ビット信号に固定され、固定されたビット信号に基づく制御コード（ＯＴＷ）がＤＣＯ２０に出力されることになる。
【００３０】
なお、ＰＬＬループのロック状態における、制御部１０４によるイネーブル入力端子に対する指示信号の入力は、デジタルローパスフィルタ２４などへの電力供給の停止前に行うものとする。
【００３１】
また、ＰＬＬループの復帰時は、制御部１０４によりイネーブル入力端子にＯＦＦを示す指示信号を入力させる。この場合、Ｑ端子からは、Ｄ端子に入力される制御コード（ＯＴＷ）を示す「１」又は「０」のビット信号が透過的に出力される。従って、ＰＬＬループのロック時に固定されていたＱ端子の出力信号の固定が解除されることになる。
【００３２】
なお、ＰＬＬループの復帰時における、制御部１０４によるイネーブル入力端子に対する指示信号の入力は、デジタルローパスフィルタ２４などへの電力供給を再開後に行うものとする。  
【００３３】
位相比較器（第一の検出器）２６は、減算器２３から出力される位相誤差情報ｄ７を入力し、位相誤差が０若しくはその近傍の許容範囲に相当する値を示す場合にＰＬＬループのロック状態を示す信号ｄ０を制御部１０４に出力する。
【００３４】
制御部１０４は、ＰＬＬループの間欠動作を制御するための、第一のタイマＣ１や、判定部Ｃ２や、電源オン／オフ制御部Ｃ３や、係数設定部Ｃ４などを備える。
【００３５】
第一のタイマＣ１は、ＰＬＬループの所定の復帰時間を計時する。ＰＬＬループの所定の復帰時間として、例えばＤＣＯ２０の出力信号の発振周波数が所定の変化量Δｆ（図５参照）から外れる直前までの時間を予め計測することにより求めた推定時間を設定する。
【００３６】
判定部Ｃ２は、位相比較器２６からの出力をモニタし、位相比較器２６から信号ｄ０が出力された場合にＰＬＬループのロック状態と判定する。また、判定部Ｃ２は、第一のタイマＣ１の計時時間をモニタし、第一のタイマＣ１がＰＬＬループの所定の復帰時間を計時したことを判定する。
【００３７】
電源オン／オフ制御部（切替制御部）Ｃ３は、制御信号ｅ１を出力し、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、及び位相比較器２６の電源をオン／オフするＦＥＴ（Field  Effect  Transistor）等の電子スイッチを、切替制御する。電源オン／オフ制御部は、電子スイッチの切替制御により上記各部の電源をオン／オフし、各部のデジタル入出力部への信号入力を停止／再開させる。
なお、上記切替制御部として、電源オン／オフ制御部以外の手段を適用しても良い。例えば、上記各部がデジタル動作しないように信号（例えばデータ及びクロックなど）の伝送を遮断／復帰する手段を設けても良い。その場合にも上記各部のデジタル入出力部への信号入力を停止／再開させることができる。以下では、切替制御部として電源オン／オフ制御部を適用した例を示す。
【００３８】
係数設定部Ｃ４は、デジタルローパスフィルタ２４の係数を動的に設定する。
制御部１０４は、その他、図１に示す変調部やデータ処理部（不図示）などと制御信号などにより接続されている。
【００３９】
次に、送信時の制御部１０４の動作フローについて説明する。
図４は、実施形態の送信時の制御部１０４の動作フロー図の一例である。
制御部１０４は、先ず、送信開始か否かを検出する（Ｓ１）。ＤＳＰなどのデータ処理部に送信データが無く、送信開始の指示がない場合、制御部１０４はステップＳ１の処理を繰り返す（ステップＳ１：Ｎｏ判定）。
【００４０】
データ処理部に送信データが有り、送信開始の指示があると、制御部１０４はステップＳ１で送信開始の指示を検出し（Ｙｅｓ判定）、ＡＤＰＬＬ１００を起動する（Ｓ２）。この起動において、制御部１０４は、ＡＤＰＬＬ１００のデジタルローパスフィルタ２４の係数の設定などの初期設定を行う。係数には、ＰＬＬループを閉じる通常動作時のもの（カットオフ周波数ωｃ１に対応する係数）を設定する。その後、ＡＤＰＬＬ１００は、ＤＣＯ２０の出力信号の発振周波数をＦＣＷの設定周波数（目標値）に調節するためにＰＬＬループのロック制御（ＰＬＬループＯＮ制御）を行う。
【００４１】
ステップＳ２の起動後、制御部１０４は、ＤＣＯ２０の出力信号の発振周波数がＦＣＷの設定周波数に一致したか否かを判定する（Ｓ３）。この判定で、制御部１０４は位相比較器２６の出力をモニタし、位相比較器２６からの信号ｄ０の出力を検出しない場合（ステップＳ３：Ｎｏ判定）、信号ｄ０を検出するまでステップＳ３の判定を繰り返す。
【００４２】
ここで、位相比較器２６から信号ｄ３の出力を検出したとする（ステップＳ３：Ｙｅｓ判定）。すると、制御部１０４は、ＰＬＬループを開く制御（ＰＬＬループＯＰＥＮ制御）を行う（Ｓ４）。
【００４３】
ステップＳ４で、制御部１０４は先ず、デジタル増幅器２５に対しＰＬＬループを開くことを示す指示信号ｅ２を出力する。これにより、デジタル増幅器２５からＤＣＯ２０へ出力する制御コード（ＯＴＷ）を一定値に固定する。
続いて、制御部１０４は制御信号ｅ１を出力し、電子スイッチをオフ側に切り替える。これにより、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、及び位相比較器２６の電力供給を停止する。
【００４４】
更に、制御部１０４はタイマを起動し、ＰＬＬループの復帰時間の計時を０から開始する。
更に、制御部１０４は、変調部１０１へ送信データの変調開始を指示する。これにより、変調部１０１からＡＤＰＬＬ１００へ変調データが入力し、ＡＤＰＬＬ１００の出力信号が変調データによって変調される。その後、ＡＤＰＬＬ１００の出力信号（データが繁畳された信号）はＰＡ１０２で電力増幅され、アンテナ１０３から放射される。
【００４５】
ステップＳ４の処理後、制御部１０４は、送信データの送信が終了したか否かを判定する（Ｓ５）。
【００４６】
全ての送信データの送信を終え、ステップＳ５の判定で送信終了と判定した場合（Ｙｅｓ判定）、制御部１０４は本処理を終了する。つまり、ＡＤＰＬＬ１００を停止する。
【００４７】
ステップＳ５の判定で送信途中と判定した場合（Ｎｏ判定）、制御部１０４はステップＳ４で起動したタイマの出力値が所定の復帰時間に達したか否かを判定する（Ｓ６）。
【００４８】
ステップＳ６の判定でタイマの出力値が復帰時間未満である場合（Ｎｏ判定）、制御部１０４はステップＳ５の判定を再び行う。その後、制御部１０４はステップＳ５とステップＳ６の判定処理を、何れか一方がＹｅｓ判定になるまで繰り返す。
【００４９】
ここで、ステップＳ６の判定において、制御部１０４がタイマの出力値が所定の復帰時間に達したと判定したとする（Ｙｅｓ判定）。
【００５０】
すると、制御部１０４はタイマを停止し、更にＰＬＬループを閉じる制御を行う（Ｓ７）。この制御において、制御部１０４は制御信号ｅ１を出力し、電子スイッチをオン側に切り替える。これにより、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、及び位相比較器２６の電力供給を再開させる。更に、制御部１０４は、デジタルローパスフィルタ２４に対し、カットオフ周波数ωｃ２に対応する係数を設定する。そして、制御部１０４はデジタル増幅器２５に対しＰＬＬループを閉じる（復帰させる）ことを示す指示信号ｅ２を出力する。これにより制御部１０４は、ステップＳ４においてデジタル増幅器２５に対して行った制御コード（ＯＴＷ）の固定を解除する。
【００５１】
次に、制御部１０４はステップＳ５と同様に送信終了か否かの判定を行う（Ｓ８）。
ステップＳ８の判定で送信終了と判定した場合（Ｙｅｓ判定）、制御部１０４は本処理を終了する。
【００５２】
ステップＳ８の判定で送信途中と判定した場合（Ｎｏ判定）、制御部１０４はＤＣＯ２０の出力信号の発振周波数がＦＣＷの設定周波数に一致したか否かを判定する（Ｓ９）。この判定は、ステップＳ３と同様、位相比較器２６の出力からの信号ｄ０の検出により行う。設定周波数に不一致と判定した場合（Ｎｏ判定）、ステップＳ８の判定を再び行う。その後も、制御部１０４はステップＳ８とステップＳ９の何れか一方がＹｅｓ判定になるまで、ステップＳ８〜ステップ９の処理を繰り返す。
【００５３】
ステップＳ９の判定で設定周波数に一致と判定した場合（Ｙｅｓ判定）、制御部１０４はＰＬＬループを開く制御を行う（Ｓ１０）。
【００５４】
ステップＳ１０において、制御部１０４は先ず、デジタル増幅器２５に対しＰＬＬループを開くことを示す指示信号ｅ２を出力する。これにより、デジタル増幅器２５からＤＣＯ２０へ出力する制御コード（ＯＴＷ）を一定値に固定する。
続いて、制御部１０４は制御信号ｅ１を出力し、電子スイッチをオフ側に切り替える。これにより、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、及び位相比較器２６の電力供給を停止する。
更に、制御部１０４はタイマを起動し、ＰＬＬループの復帰時間の計時を０から開始する。
【００５５】
ステップＳ１０の後、制御部１０４はステップＳ５からの制御を同様に行う。
その後、送信データの送信が全て完了し、制御部１０４がステップＳ５又はステップＳ８において送信終了と判定すると（Ｙｅｓ判定）、制御部１０４は本処理を終了する。
【００５６】
以上に示す制御部１０４の制御により、発振周波数がＦＣＷの設定周波数に一致する（ロックする）とＰＬＬループが開き、タイマが所定の復帰時間を計時すると、ＰＬＬループが閉じることになる。このＰＬＬの間欠動作は送信終了まで繰り返される。また、制御部１０４はステップＳ７のＰＬＬループを閉じる制御においてデジタルローパスフィルタ２４のカットオフ周波数を通常動作時よりも低い値に設定する。これにより、ＰＬＬループを閉じた直後のＤＣＯ２０の出力信号に、周波数変化が緩やかな信号が現れることになる。
【００５７】
図５は、実施形態のＰＬＬループ復帰時のＤＣＯ２０の出力信号の周波数変化を示したグラフの一例である。
【００５８】
グラフＧ２は、横軸に経過時間をとり、縦軸に周波数をとっている。そして、そこにＰＬＬループの間欠動作時の周波数変化をプロットした折れ線グラフｇ３を示している。
縦軸において、ｆ０はＦＣＷの設定周波数を示す。−Δｆ〜＋Δｆの周波数帯は、ＰＬＬループを開いている期間において設定周波数ｆ０からの周波数の変動が許容される範囲を示す。
横軸において、Ｔ１、Ｔ３はＰＬＬループを開いている期間を示す。Ｔ２は、ＰＬＬループを閉じている期間（ロックするまでの期間）を示す。Ｔ１とＴ２の境目がＰＬＬループの復帰のタイミングとなる。
【００５９】
なお、制御部１０４に設定する復帰時間は、ＰＬＬループを閉じてからＤＣＯ２０の出力信号の発振周波数が−Δｆ〜＋Δｆの周波数帯の外にはずれるまでの時間を予め計測する。そして、発振周波数が−Δｆ〜＋Δｆの周波数帯に止まる時間を復帰時間として設定する。図５において、Ｔ１やＴ３が復帰時間に相当する。
【００６０】
ここで、図５に折れ線グラフｇ３として示す周波数変動の軌跡について説明する。
ＰＬＬループを開いた時点（ｔ１）のＤＣＯ２０の出力信号の発振周波数は設定周波数ｆ０となる。その後、徐々に様々な軌跡で周波数が低下又は上昇する。本例では、徐々に低下し、ＰＬＬループの復帰直前に−Δｆ近くまで当該発振周波数が低下する様子を示している。
【００６１】
ＰＬＬループの復帰時点（ｔ２）からは、当該発振周波数が設定周波数ｆ０に再調整され、本例では緩やかに当該発振周波数が設定周波数ｆ０に向けて戻される様子が示される。
【００６２】
その後、当該発振周波数が設定周波数ｆ０になるとＰＬＬループが再び開き、次の復帰時間Ｔ３（復帰時間はＴ１に同じ）が経過するまで当該発振周波数は−Δｆ〜＋Δｆの周波数帯を変動する。
【００６３】
このように、折れ線グラフｇ３は、ＰＬＬループの復帰時点（ｔ２）において緩やかな変化を示す。これは、ＰＬＬループの復帰時に通常のカットオフ周波数ωｃ１よりも低いカットオフ周波数ωｃ２に対応する係数をデジタルローパスフィルタ２４に設定したことによるものである。
【００６４】
（変形例１）
第１の実施形態では、ＰＬＬループを開いた後のＰＬＬループを復帰させる（閉じる）タイミングをタイマで決定する無線通信装置の態様を示した。
変形例１では、ＤＣＯ２０の出力信号の発振周波数の変化量により復帰のタイミングを決定する無線通信装置の態様を示す。
【００６５】
なお、以下では第１の実施形態においてした説明と同様の説明は、概略にとどめる、又は説明を適宜省略する。以下では、第１の実施形態と異なる部分を主に説明するものとする。
【００６６】
図６は、変形例１のＡＤＰＬＬのブロック図の一例である。
変形例１のＡＤＰＬＬ３００は、第１の実施形態に係るＡＤＰＬＬ１００（図２参照）に対し、第二の検出器（微分器３０と、周波数比較器３１）を更に備える。
【００６７】
微分器３０は、位相情報を時間微分して周波数情報に変換する回路である。微分器３０は位相デジタル変換器２１の出力を入力し、その位相情報を周波数情報に変換し、変換後の周波数情報ｄ９を周波数比較器３１に出力する。
【００６８】
周波数比較器３１は、設定周波数からの周波数情報の変化（誤差）を監視して、ＰＬＬループの復帰タイミングを検出する検出回路である。周波数比較器３１は、微分器３０から出力された周波数情報ｄ９と、設定周波数を示すＦＣＷとを入力する。周波数比較器３１は入力したＦＣＷと周波数情報ｄ９の誤差量を計算し、その誤差量を予め設定された所定値（閾値）と比較する。そして、周波数比較器３１は、当該誤差量が上記閾値を超えた場合に、ＰＬＬループの復帰タイミングを示すトリガ信号ｄ１０を制御部３０４に出力する。なお、上記閾値には最大Δｆ（図５参照）までの値を設定するものとする。ここでは一例として、上記閾値に最大のΔｆの値を設定する。
【００６９】
制御部３０４は第一のタイマＣ１を省いた構成をとる。
制御部３０４は、ＰＬＬループの復帰のタイミングを、タイマの代わりに周波数比較器３１から出力されるトリガ信号ｄ１０の入力により検出する。制御部３０４は、周波数比較器３１からトリガ信号ｄ１０が出力されると、それをトリガにＡＤＰＬＬ３００のＰＬＬループを復帰させる（閉じる）制御を行う。
【００７０】
次に、制御部３０４の送信時の動作について説明する。
図７は、変形例１の制御部３０４の送信時の動作フロー図の一例である。
図７に示す制御部３０４の処理は、第１の実施形態の制御部１０４の処理（図４参照）と一部が重複したものである。ここでは、重複する処理に対し、図３と同一のステップ番号を付し、その部分の説明を適宜省略する。
【００７１】
先ず、ステップＳ１からステップＳ３は、第１の実施形態の制御部１０４の処理と同様である。概略すると、ステップＳ１からステップＳ３において、ＡＤＰＬＬ３００が起動し、ＰＬＬループのロック制御（ＰＬＬループＯＮ制御）を行う。制御部３０４は、位相比較器２６の出力をモニタし、ＤＣＯ２０の発振周波数をＦＣＷの設定周波数に一致させる判定処理を行う。
【００７２】
ここで、制御部３０４がステップＳ３において発振周波数がＦＣＷの設定周波数に一致したと判定したとする（Ｙｅｓ判定）。すると、制御部３０４は、ＰＬＬループを開く制御（ＰＬＬループＯＰＥＮ制御）を行う（Ｓ４−１）。
【００７３】
ステップＳ４−１において、制御部３０４は、先ずデジタル増幅器２５に対しＰＬＬループを開くことを示す指示信号ｅ２を出力する。これにより、デジタル増幅器２５からＤＣＯ２０へ出力する制御コード（ＯＴＷ）を一定値に固定する。
続いて、制御部３０４は制御信号ｅ１を出力し、電子スイッチをオフ側に切り替える。これにより、ＡＤＰＬＬ３００において起動中のＤＣＯ２０、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、デジタル増幅器２５、位相比較器２６などの内、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、及び位相比較器２６の電力供給を停止させる。
【００７４】
更に、制御部３０４は微分器３０及び周波数比較器３１を起動する。これにより制御部３０４は、ＤＣＯ２０の発振周波数の変化量（誤差量）が閾値を超えるタイミングを、周波数比較器３１が出力するトリガ信号ｄ１０により検出する。具体的に、微分器３０及び周波数比較器３１が起動すると、位相デジタル変換器２１から出力される位相情報が微分器３０に入力され、微分器３０が位相情報を周波数情報に変換する。周波数比較器３１は、その周波数情報とＦＣＷとを入力し、ＦＣＷに対する周波数情報の変化量（誤差量）を算出する。更に、周波数比較器３１は、その誤差量と予め設定された閾値とを比較し、誤差量が閾値を超えた場合に制御部３０４にトリガ信号ｄ１０を出力する。
【００７５】
更に、制御部３０４は、ステップＳ４−１において変調部１０１（図１参照）へ送信データの変調開始を指示する。
【００７６】
ステップＳ４−１の後は、第１の実施形態の制御部１０４の処理と同様、送信終了か否かの判定を行う（Ｓ５）。
【００７７】
制御部３０４は、周波数比較器３１が出力するトリガ信号ｄ１０を、ステップＳ５のＮｏ判定後のステップＳ６−１の判定処理において検出する。ステップＳ６−１の判定処理で制御部３０４は周波数比較器３１からトリガ信号ｄ１０の入力があったか否かを判定する。
【００７８】
制御部３０４は、ステップＳ６−１で入力があったと判定すると（Ｙｅｓ判定）、ＰＬＬループを閉じる制御を行う（Ｓ７−１）。
【００７９】
この制御において、制御部３０４は制御信号ｅ１を出力し、電子スイッチをオン側に切り替える。これにより、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、位相比較器２６の電力供給を再開させる。更に、制御部３０４は、デジタルローパスフィルタ２４に対し、カットオフ周波数ωｃ２に対応する係数を設定する。制御部３０４がデジタル増幅器２５に対しＰＬＬループを閉じることを示す指示信号ｅ２を出力する。これにより、ステップＳ４−１においてデジタル増幅器２５に対して行った制御コード（ＯＴＷ）の固定を解除する。
【００８０】
一方、ステップＳ６−１の判定で入力が無いと判定した場合は（Ｎｏ判定）、制御部３０４はステップＳ５の処理に戻る。
【００８１】
ステップＳ７−１の処理後のステップＳ８〜ステップＳ１０の処理については、第１の実施形態の制御部１０４の処理（図４参照）で述べた通りである。概略すると、制御部３０４はＰＬＬループを閉じた後、位相比較器２６の出力をモニタし、発振周波数がＦＣＷの設定周波数に戻ったか否かを判定する。発振周波数がＦＣＷの設定周波数に戻った場合、制御部３０４はＰＬＬループを再び開く制御を行う。
【００８２】
以上に示す制御により、制御部３０４はＰＬＬループのロック制御中、位相比較器２６の出力をモニタし、ＰＬＬループのＯＰＥＮ制御中は、周波数比較器３１の出力をモニタする。そして制御部３０４は、位相比較器２６の出力信号に基づきＤＣＯ２０の出力信号の発振周波数とＦＣＷの設定周波数との一致を検出するとＰＬＬループを開く。また、周波数比較器３１の出力信号に基づきＤＣＯ２０の出力信号の発振周波数がＦＣＷの設定周波数から所定量（例えばΔｆ）変化したことを検出すると、ＰＬＬループを閉じる。このＰＬＬの間欠動作が送信終了まで繰り返されることになる。
【００８３】
また、ＰＬＬループを閉じた直後のＤＣＯ２０の出力信号には、図５に示すような周波数変化の緩やかな信号が現れることになる。
【００８４】
変形例１では、制御部３０４の判定部Ｃ２で位相比較器２６の出力をモニタし、図７に示すステップＳ３及びステップＳ９の、発振周波数が設定周波数に一致したか否かの判定処理を行った。しかし、当該判定処理の態様はこの限りではない。ステップＳ３及びステップＳ９の判定処理に周波数比較器３１を利用しても良い。この場合、微分器３０及び周波数比較器３１は、ＡＤＰＬＬ３００の起動時に立ち上げておくものとする。
【００８５】
例えば、周波数比較器３１がステップＳ６−１で行う、周波数の誤差量と閾値との比較とは別に、周波数比較器３１にその誤差量と値Ｘ（Ｘ＝０又はそれに相当する値）との比較を行わせる。更に、周波数検出器３１に、上記誤差量が値Ｘに一致する場合に、ＰＬＬループを開くタイミングを示すトリガ信号を制御部３０４に出力させる。制御部３０４の判定部Ｃ２には周波数比較器３１の出力をモニタさせる。これにより、ＰＬＬループを開くタイミングを示すトリガ信号を周波数比較器３１が出力すると、その信号を制御部３０４が検出し、ステップＳ４−１、ステップＳ１０のＰＬＬループを開く制御を行う。
【００８６】
（変形例２）
変形例１では、周波数の変化量を検出する検出器（微分器３０（図６参照）、周波数比較器３１（図６参照））を起動し、周波数の変化量からＰＬＬループの復帰タイミングを検出する無線通信装置の態様を示した。
【００８７】
変形例２では、上記検出器をタイマで動作させる無線通信装置の態様を示す。
なお、ここでは、周波数比較器３１として、周波数の変化を示す誤差量と値Ｘ（Ｘ＝０又はそれに相当する値）との比較を行い、その誤差量が値Ｘに一致する場合に、ＰＬＬループを開くトリガ信号を制御部３０４（図６参照）に出力する構成のものを適用する。
【００８８】
図８は、変形例２のＡＤＰＬＬのブロック図の一例である。
変形例２のＡＤＰＬＬ４００は、変形例１のＡＤＰＬＬ３００（図６参照）に対し、第二のタイマ４０を更に備えたものである。第二のタイマ４０は、カウンタ等により構成され、検出器等（すなわち位相デジタル変換器２１、微分器３０、及び周波数比較器４１）を起動又は停止する間欠動作のための切替時間を計時する。第二のタイマ４０は、所定時間の経過毎に、タイミングを示す信号ｄ１２を制御部４０４に出力する。
【００８９】
更に、ＡＤＰＬＬ４００は、変形例１のＡＤＰＬＬ３００において位相比較器３６を除く構成をとる。その代わりとして周波数比較器３１に検出部を備えている。
【００９０】
図８に示す周波数比較器４１は、変形例２の周波数比較器３１に更に、ＤＣＯ２０の出力信号の発振周波数がＦＣＷの設定周波数に一致するタイミングを検出する検出部４１０を備える。具体的に、検出部４１０は、周波数比較器４１が算出した、ＦＣＷの設定周波数と周波数情報ｄ９との誤差量を比較する。そして、検出部４１０は、当該誤差量が値Ｘ（Ｘ＝０又はそれに相当する値）になると、制御部４０４に対しＰＬＬループを開くタイミングを示すトリガ信号ｄ１１を出力する。
【００９１】
制御部４０４は、周波数比較器４１の出力をモニタし、ＰＬＬループを開くタイミングを、周波数比較器４１から出力されるトリガ信号ｄ１１の入力により検出する。この入力をトリガに、制御部４０４はＡＤＰＬＬ４００のＰＬＬループを開く制御（ＰＬＬのＯＰＥＮ制御）を行う。
【００９２】
制御部４０４は、ＰＬＬループの復帰のタイミングについては、変形例１と同様に周波数比較器４１から出力されるトリガ信号ｄ１０の入力により検出する。この入力をトリガに、制御部４０４はＡＤＰＬＬ４００のＰＬＬループを復帰させる制御（ＰＬＬループのＯＮ制御）を行う。
【００９３】
更に、制御部４０４は、ＰＬＬループを開いている間第二のタイマ４０を起動し、第二のタイマ４０の出力をモニタして所定時間の経過を検出する。これにより、制御部４０４はＰＬＬループを開いている間、ＤＣＯ２０の発振周波数の変化をモニタするための検出器等（すなわち位相デジタル変換器２１、微分器３０、及び周波数比較器４１）の電源を所定時間の経過毎にオン／オフ制御する。具体的に、ＦＥＴ等の電子スイッチを制御して検出器等の電源のオン／オフを切替制御する。
【００９４】
図９は、変形例２の検出器等の電源のオン／オフ制御のタイミングチャートを示す図の一例である。
図９のタイミングチャートＭ１は、制御部４０４によるＰＬＬの間欠動作のタイミングを示している。
図９のタイミングチャートＭ２は、制御部４０４による検出器等の電源切替のタイミングを示している。この切替のタイミングは第二のタイマ４０から所定時間間隔で出力される信号ｄ１２に基づいている。
【００９５】
タイミングチャートＭ１において、Ｈｉｇｈｔレベルの状態がＰＬＬループを閉じている状態（ＰＬＬループのＯＮ状態）を示し、Ｌｏｗレベルの状態がＰＬＬループを開いているときの状態（ＰＬＬループのＯＰＥＮ状態）を示す。  
【００９６】
タイミングチャートＭ２においては、Ｈｉｇｈｔレベルの状態が検出器等の電源のＯＮ状態を示し、Ｌｏｗレベルの状態が検出器等の電源のＯＦＦ状態を示す。  
【００９７】
図９に示すように、制御部４０４はＰＬＬループＯＮ状態において検出器等の電源をＯＮにする制御を行う。一方、ＰＬＬループＯＰＥＮ状態においては検出器等の電源をＯＮとＯＦＦとを交互に繰り返す制御を行う。
【００９８】
本例において制御部４０４は、ＰＬＬループのＯＮ状態からＯＰＥＮ状態に切り替えると、先ず検出器等の電源をＯＦＦに切り替える。更に、制御部４０４は第二のタイマ４０を起動し、第二のタイマ４０の出力をモニタする。第二のタイマ４０が所定時間ｍの経過を示す信号ｄ１２を出力すると、制御部４０４は検出器等の電源をＯＮに切替制御する。その後も制御部４０４は第二のタイマ４０の出力をモニタし、第二のタイマ４０が所定時間ｍの経過を示す信号を出力すると、検出器等の電源をＯＦＦに切替制御する。この交互の切替動作は、制御部４０４がＰＬＬループのＯＰＥＮ状態からＯＮ状態に復帰を行うまで繰り返す。制御部４０４はＰＬＬループをＯＮ状態に復帰した後は、検出器等の電源をＯＮに制御する。
【００９９】
なお、切替制御の時間間隔（所定時間ｍ）は、適宜決めて良い。また、検出器等の電源をＯＮにする期間と、ＯＦＦにする期間は同一でなく異ならせても良い。
【０１００】
次に、制御部４０４の送信時の動作について説明する。
図１０は、変形例２の制御部４０４の送信時の動作フロー図の一例である。
図１０に示す制御部４０４の処理は、変形例１の制御部３０４の処理（図７参照）と一部が重複したものである。ここでは、重複する処理に対し、図７と同一のステップ番号を付し、その部分の説明を適宜省略する。
【０１０１】
さて、ステップＳ１及びステップＳ２において、制御部４０４は変形例１の制御部３０４と同様の処理を行う。概略すると、ステップＳ１及びステップＳ２において、制御部４０４は送信開始を検出し、ＡＤＰＬＬ４００を起動する。これによりＡＤＰＬＬ４００は、ＰＬＬループのロック制御（ＰＬＬループＯＮ制御）を開始する。なお、変形例２ではＡＤＰＬＬ４００の起動により、ＤＣＯ２０、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、微分器３０、及び周波数比較器４１が起動するものとする。
【０１０２】
次に、制御部４０４は、ＤＣＯ２０の出力信号の発振周波数がＦＣＷの設定周波数に一致したか否かを判定する（Ｓ３−２）。この判定は、制御部４０４が周波数比較器４１の出力をモニタすることにより行う。周波数比較器４１からトリガ信号ｄ１１が出力された場合に、制御部４０４は発振周波数がＦＣＷの設定周波数に一致したと判定し（Ｙｅｓ判定）、次のステップＳ４−２に進む。周波数比較器４１からトリガ信号ｄ１１が出力されない場合には、制御部４０４はトリガ信号ｄ１１が出力されるまで待機する。
【０１０３】
ステップＳ３−２でＹｅｓ判定の場合、制御部４０４はＰＬＬループを開く制御（ＰＬＬループのＯＰＥＮ制御）を行う（Ｓ４−２）。
【０１０４】
ステップＳ４−２において、先ず、制御部４０４はデジタル増幅器２５に対しＰＬＬループを開くことを示す指示信号ｅ２を出力する。これにより、デジタル増幅器２５からＤＣＯ２０へ出力する制御コード（ＯＴＷ）を一定値に固定する。
続いて、制御部４０４は制御信号ｅ１、ｅ３を出力し、電子スイッチをオフ側に切り替える制御を行う。これにより、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、微分器３０、及び周波数比較器４１の電力供給を停止する。
【０１０５】
更に、制御部４０４は、第二のタイマ４０を起動し、第二のタイマ４０の出力をモニタする。
このように、本例では、ＰＬＬループを開いた直後に検出器等を停止し、制御部４０４に第二のタイマ４０の出力値をモニタさせる。
更に、制御部４０４は、ステップＳ４−２において変調部１０１へ送信データの変調開始を指示する。
【０１０６】
ステップＳ４−２に続き、制御部４０４は変形例１の制御部３０４の処理（図７参照）と同様の、送信終了か否かの判定を行う（Ｓ５）。
【０１０７】
ステップＳ５がＮｏ判定の場合、制御部４０４は、第二のタイマ４０から信号ｄ１２が出力されたか否かを判定する（Ｓ６−２）。信号ｄ１２が出力されていない場合（Ｎｏ判定）、制御部４０４はステップＳ５の判定処理に戻り、処理を繰り返す。
【０１０８】
第二のタイマ４０から信号ｄ１２が出力されると（ステップＳ６−２：Ｙｅｓ判定）、続いて制御部４０４は検出器等の起動／停止切替を行う（Ｓ６−３）。ここでは、制御部４０４は検出器等（位相デジタル変換器２１、微分器３０、及び周波数比較器４１）の電子スイッチをオフからオンに切り替える制御を行う。これにより、検出器等の電力供給を再開する。
【０１０９】
続いて、制御部４０４は、検出器等の起動により周波数比較器４１から出力されるトリガ信号ｄ１０をモニタし、ＤＣＯ２０の発振周波数の変化量が閾値を超えたか否かを判定する（Ｓ６−４）。
【０１１０】
具体的に、位相デジタル変換器２１、微分器３０、及び周波数比較器４１が起動すると、位相デジタル変換器２１から出力される位相情報が微分器３０に入力され、微分器３０が位相情報を周波数情報に変換する。周波数比較器４１は、その周波数情報とＦＣＷとを入力し、ＦＣＷに対する周波数情報の変化量（誤差量）を算出する。更に、周波数比較器４１は、その誤差量と予め設定された閾値（例えばΔｆなど）とを比較し、誤差量が閾値を超えたか否かを判定する。そして、周波数比較器４１は、誤差量が閾値を超えた場合に制御部４０４に対しトリガ信号ｄ１０を出力する。制御部４０４は、周波数比較器４１の出力をモニタし、トリガ信号ｄ１０が出力された場合にＤＣＯ２０の出力信号の発振周波数の変化量が閾値を超えたものと判定する（ステップＳ６−４：Ｙｅｓ判定）。
【０１１１】
ステップＳ６−４でＮｏ判定の場合、制御部４０４は、ステップＳ５からの処理を繰り返す。ここで、ステップＳ５に続くステップＳ６−２において再び第二のタイマ４０から信号ｄ１２が出力されたとする（ステップＳ６−２：Ｙｅｓ判定）。すると、続くステップＳ６−３において、今回は、制御部４０４は検出器等の電子スイッチをオンからオフに切り替える制御を行う。これにより、検出器等の電力供給を停止する。
【０１１２】
続くステップＳ６−４の判定では、周波数比較器４１が停止しており、制御部４０４はトリガ信号ｄ１０の出力を検出しないので、Ｎｏ判定となる。これにより、制御部４０４は、ステップＳ５の処理からの処理を再度繰り返す。
【０１１３】
検出器等の起動中、制御部４０４が周波数比較器４１からのトリガ信号ｄ１０を検出すると、ステップＳ６−４でＹｅｓ判定となる。
【０１１４】
ステップＳ６−４がＹｅｓ判定の場合、制御部４０４はＰＬＬループを閉じる制御を行う（Ｓ７−２）。この制御において、制御部４０４は制御信号ｅ１を出力し、電子スイッチをオン側に切り替える。これにより、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４の電力供給を再開させる。更に、制御部４０４は、デジタルローパスフィルタ２４に対し、カットオフ周波数ωｃ２に対応する係数を設定する。更に、制御部４０４はデジタル増幅器２５に対しＰＬＬループを閉じることを示す指示信号ｅ２を出力する。これにより、ステップＳ４−２においてデジタル増幅器２５に対して行った制御コード（ＯＴＷ）の固定を解除する。更に、制御部４０４は、第二のタイマ４０を停止する。
【０１１５】
その後、制御部４０４は送信終了か否かの判定処理を行う（Ｓ８）。
【０１１６】
ステップＳ８でＮｏ判定の場合、続いて制御部４０４はＤＣＯ２０の出力信号の発振周波数がＦＣＷの設定周波数に戻ったか否かを判定する（Ｓ９−２）。この判定は、ステップＳ３−２と同様、制御部４０４が周波数比較器４１のトリガ信号ｄ１１の出力をモニタすることにより行う。トリガ信号ｄ１１を検出しない場合（Ｎｏ判定）、ステップＳ８の判定を再び行う。その後も、制御部４０４はステップＳ８とステップＳ９−２の何れか一方がＹｅｓ判定になるまで、ステップＳ８〜ステップＳ９−２を繰り返す。
【０１１７】
ステップＳ９−２において、制御部４０４は、トリガ信号ｄ１１を検出すると（Ｙｅｓ判定）、ＰＬＬループを再び開く制御を行う（Ｓ１０）。
【０１１８】
ステップＳ１０において、先ず、制御部４０４はデジタル増幅器２５に対しＰＬＬループを開くことを示す指示信号ｅ２を出力する。これにより、デジタル増幅器２５からＤＣＯ２０へ出力する制御コード（ＯＴＷ）を一定値に固定する。
【０１１９】
続いて、制御部４０４は制御信号ｅ１、ｅ３を出力し、電子スイッチをオフ側に切り替える制御を行う。これにより、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、微分器３０、及び周波数比較器４１の電力供給を停止する。
【０１２０】
更に、制御部４０４は、第二のタイマ４０を起動し、第二のタイマ４０の出力をモニタする。
【０１２１】
ＰＬＬループを開いた後は、制御部４０４はステップＳ５からの処理を同様に繰り返す。
これ以上の説明は、繰り返しの説明となるため省略する。
【０１２２】
以上に示す制御部４０４の制御により、発振周波数がＦＣＷの設定周波数に一致するとＰＬＬループが開き、ＤＣＯ２０の発振周波数の変化量がＦＣＷの設定周波数から所定量（例えばΔｆ）変化すると、ＰＬＬループが閉じることになる。このＰＬＬの間欠動作が送信終了まで繰り返されることになる。
【０１２３】
また、ＰＬＬループを閉じた直後のＤＣＯ２０の出力信号には、図５に示すような、周波数変化の緩やかな信号が現れることになる。
【０１２４】
また、ＰＬＬループを開いている間、制御部４０４は第二のタイマ４０で所定時間間隔のタイミングを監視する。そして、制御部４０４は、所定時間間隔を検出すると、そのタイミングで検出器等（位相デジタル変換器２１、微分器３０、及び周波数比較器４１）の電源をオンからオフ又はオフからオンに交互に切替制御する。これにより、ＰＬＬループを開いている間、検出器等を間欠的に動作させ、検出器等の消費電力も抑えている。
【０１２５】
（変形例３）
変形例１では、周波数の変化量を検出する検出器等（位相デジタル変換器２１、微分器３０、及び周波数比較器４１）を起動し、周波数の変化量からＰＬＬループの復帰のタイミングを検出する無線通信装置の態様を示した。
変形例３では、周波数の変化量を検出する検出器と、位相の変化量を検出する検出器とを備え、それらを選択的に使用し、ＰＬＬループの復帰のタイミングを検出する無線通信装置の態様を示す。
【０１２６】
図１１は、変形例３のＡＤＰＬＬのブロック図の一例である。
変形例３のＡＤＰＬＬ５００は、変形例１のＡＤＰＬＬ３００（図６参照）において、位相比較器２６を位相比較器５０に変更し、選択部５１を更に備えたものである。
【０１２７】
位相比較器５０は、位相比較器２６に、ＰＬＬループを開いた後の位相の変化量を検出する検出部５０−１を更に備えたものである。検出部５０−１は、減算器２３が出力する位相誤差情報ｄ７を入力し、位相誤差情報ｄ７が所定の閾値を超えた場合に、ＤＣＯ２０の出力信号において位相ずれが生じたものとして制御部５０４に対しトリガ信号ｄ１３を出力する。本例では、ＰＬＬループを開いた直後の位相誤差情報ｄ７は値Ｙ（Ｙ＝０又はそれに相当する値）であるので、上記閾値に値Ｙを設定する。
【０１２８】
選択部５１は、周波数変位の検出器（第二の検出器）又は位相変位の検出器（第一の検出器としての位相比較器５０）の何れを使ってＰＬＬループの復帰のタイミング（ＰＬＬループＯＮ制御の開始のタイミング）を検出するのかをユーザが制御部５０４に対し選択的に指定する手段である。選択部５１は例えばトグルスイッチやディップスイッチなどのスイッチにより構成される。ユーザがスイッチを「周波数変位」側に切り替えることにより、制御部５０４は後述する電源制御を行い、ＰＬＬループの復帰のタイミングを周波数比較器３１から出力されるトリガ信号ｄ１０により検出する。また、ユーザがスイッチを「位相変位」側に切り替えると、制御部５０４は後述する電源制御を行い、ＰＬＬループの復帰のタイミングを位相比較器５０から出力されるトリガ信号ｄ１３により検出する。
【０１２９】
制御部５０４は、変形例１の制御部３０４と略同等の構成を備える。主な違いは、選択部５１の切り替えに応じ、ＰＬＬループの復帰タイミングを示す信号をモニタする対象を位相比較器５０又は周波数比較器３１の何れか一方に切り替えることである。
【０１３０】
以上の構成により、制御部５０４は、ＰＬＬループの復帰のタイミングを、選択部５１により指定された「周波数変位」又は「位相変位」に応じた出力信号のモニタにより検出する。
【０１３１】
ＡＤＰＬＬ５００の電源のＯＮ／ＯＦＦ制御は次の通りとする。
「周波数変位」を選択した場合、ＰＬＬループを閉じている間は、周波数の変化量を検出する検出器（微分器３０、周波数比較器３１）の電源をＯＦＦにする。ＰＬＬループを開いている間は、上記検出器の電源をＯＮにし、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、及び位相比較器５０の電源をＯＦＦにする。
【０１３２】
「位相変位」を選択した場合、周波数の変化量を検出する検出器（微分器３０、周波数比較器３１）の電源を常時ＯＦＦにする。ＰＬＬループを開いている間は、更にデジタルローパスフィルタ２４の電源をＯＦＦにする。
【０１３３】
次に制御部５０４の送信時の動作について説明する。
「周波数変位」を選択した場合の制御部５０４の送信時の動作フローは、変形例１の制御部３０４の処理（図７参照）と同様に説明できるため、ここでの説明は省略する。
「位相変位」を選択した場合の制御部５０４の送信時の動作フローを次に示す。
【０１３４】
図１２は、変形例３の、位相変位を選択した場合の制御部５０４の送信時の動作フロー図の一例である。
図１２に示す処理は、図７に示す処理と一部重複している。重複する処理には図７と同一のステップ番号を付している。
図１２に示す処理の内、図７に示す処理と相違する部分は、主に、ステップＳ４−６、ステップＳ６−６、ステップＳ７―６、ステップＳ１０−６の処理である。
以下では、重複する説明を省略し、相違する部分を順に説明する。
【０１３５】
ステップＳ４−６において、制御部５０４は、ＰＬＬループを開く制御（ＰＬＬループＯＰＥＮ制御）を行う。
【０１３６】
ステップＳ４−６において、先ず、制御部５０４はデジタル増幅器２５に対しＰＬＬループを開くことを示す指示信号ｅ２を出力する。これにより、デジタル増幅器２５からＤＣＯ２０へ出力する制御コード（ＯＴＷ）を固定する。
続いて、制御部５０４は制御信号ｅ１を出力し、電子スイッチをオフ側に切り替える。これにより、ＡＤＰＬＬ５００において起動中のＤＣＯ２０、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、デジタル増幅器２５、及び位相比較器５０の内、デジタルローパスフィルタ２４の電力供給を停止させる。
その後、制御部５０４は、位相比較器５０の出力をモニタし、ＤＣＯ２０の出力信号の位相差が閾値（Ｙ）を超えるタイミングを、位相比較器５０から出力されるトリガ信号ｄ１３により検出する。
【０１３７】
その他、ステップＳ４−６において、制御部５０４は変調部１０１へ送信データの変調開始の指示を行う。
【０１３８】
ステップＳ６−６において、制御部５０４は、位相比較器５０の出力をモニタし、トリガ信号ｄ１３が出力されたか否かを判定する。トリガ信号ｄ１３が出力された場合にＹｅｓ判定とする。
【０１３９】
ステップＳ７−６において、制御部５０４は、ＰＬＬループを閉じる制御を行う。
この制御において、制御部５０４は制御信号ｅ１を出力し、電子スイッチをオン側に切り替える。これにより、デジタルローパスフィルタ２４の電力供給を再開させる。更に、制御部５０４は、デジタルローパスフィルタ２４に対し、カットオフ周波数ωｃ２に対応する係数を設定する。更に、制御部５０４は、デジタル増幅器２５に対しＰＬＬループを閉じることを示す指示信号ｅ２を出力する。これにより、ステップＳ４−６においてデジタル増幅器２５に対して行った制御コード（ＯＴＷ）の固定を解除する。
【０１４０】
ステップＳ１０―６において、制御部５０４は、ＰＬＬループを開く制御（ＰＬＬループＯＰＥＮ制御）を行う。
【０１４１】
ステップＳ１０−６において、先ず、制御部５０４はデジタル増幅器２５に対しＰＬＬループを開くことを示す指示信号ｅ２を出力する。これにより、デジタル増幅器２５からＤＣＯ２０へ出力する制御コード（ＯＴＷ）を固定する。
続いて、制御部５０４は制御信号ｅ１を出力し、電子スイッチをオフ側に切り替える。これにより、ＡＤＰＬＬ５００において起動中のＤＣＯ２０、位相デジタル変換器２１、アキュムレータ２２、減算器２３、デジタルローパスフィルタ２４、デジタル増幅器２５、及び位相比較器５０の内、デジタルローパスフィルタ２４の電力供給を停止させる。
その後、制御部５０４は、位相比較器５０の出力をモニタし、ＤＣＯ２０の出力信号の位相差が閾値（Ｙ）を超えるタイミングを、位相比較器５０から出力されるトリガ信号ｄ１３により検出する。
【０１４２】
以上より、「周波数変位」を使用した制御では、ＤＣＯ２０の出力信号とＦＣＷの位相誤差が０若しくはその近傍の許容範囲になるとＰＬＬがＯＰＥＮモードで動作し、ＤＣＯ２０の出力信号の発振周波数の変化量がＦＣＷの設定周波数から所定量（例えばΔｆ）変化すると、ＰＬＬループが復帰することになる。このＰＬＬループの間欠動作が送信終了まで繰り返されることになる。また、ＰＬＬループを復帰した直後のＤＣＯ２０の出力信号には、図５に示すような、周波数変化の緩やかな信号が現れることになる。
【０１４３】
一方、「位相変位」を使用した制御では、ＤＣＯ２０の出力信号とＦＣＷの位相誤差が０若しくはその近傍の許容範囲になるとＰＬＬがＯＰＥＮモードで動作し、上記位相誤差が０若しくはその近傍の許容範囲から外れると、ＰＬＬループが復帰することになる。このＰＬＬループの間欠動作が送信終了まで繰り返されることになる。また、ＰＬＬループを復帰した直後のＤＣＯ２０の出力信号には、図５に示すような、周波数変化の緩やかな信号が現れることになる。
【０１４４】
ユーザは、位相を一致させるまでの精度が求められるものには上記の「位相変位」を選択する。この場合、ＰＬＬループがＯＰＥＮモードで動作している間、デジタルローパスフィルタ２４の電源をＯＦＦするため、消費電力を抑止できる。
【０１４５】
また、ユーザは、位相を一致させるまでの精度が求められないものには、上記の「周波数変位」を選択する。この場合、ＰＬＬループがＯＰＥＮモードで動作している間、アキュムレータ２２、減算器２３、及びデジタルローパスフィルタ２４などの電源をＯＦＦにすることになるため、消費電力を大幅に抑止できる。また、ＰＬＬループの復帰までの時間を「位相変位」よりも長くとれることになるため、その間の消費電力効果は更に高まることになる。
【０１４６】
変形例３の「周波数変位」の制御では、位相比較器５０を用いて周波数ロックを検出し、その後ＰＬＬをＯＰＥＮモードで動作させた。しかし、これに限らず、変形例２に示すように微分器と周波数比較器を用いて、周波数ロックを検出しても良い。この場合、位相比較器５０を常時停止させることができる。
【０１４７】
また、変形例３に示す構成に変形例２に示す第二のタイマ４０を組み合わせ、ＰＬＬのＯＰＥＮモードでの動作中に、微分器３０や周波数比較器３１などを間欠的に動作させても良い。この場合、ＰＬＬのＯＰＥＮモードでの動作中の、微分器３０や周波数比較器３１などの電力消費を抑止できる。
以上により、実施形態及び各変形例の無線通信装置では、ＯＰＥＮモードを活用することによる低消費電力化と、周波数の安定化とを両立させることが可能になる。
【０１４８】
以上の実施形態及び各変形例において、係る無線通装置の構成について説明したが、これらの実施形態及び各変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態及び各変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４９】
１      無線通信装置
２０    ＤＣＯ
２１    位相デジタル変換器
２２    アキュムレータ
２３    減算器
２４    デジタルローパスフィルタ
２５    デジタル増幅器
２６    位相比較器
１００  ＡＤＰＬＬ
１０１  変調部  
１０２  パワーアンプ
１０３  アンテナ
１０４  制御部  
２００  カウンタ
２０１  ＴＤＣ
２５０  保持部
Ｃ１    第一のタイマ
Ｃ２    判定部
Ｃ３    電源オン／オフ制御部
Ｃ４    係数設定部
【図１】
2016171533.tif 000003
【図２】
2016171533.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2016171533.tif 000008
【図７】
2016171533.tif 000009
【図８】
2016171533.tif 000010
【図９】
2016171533.tif 000011
【図１０】
2016171533.tif 000012
【図１１】
2016171533.tif 000013
【図１２】
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