(57)【特許請求の範囲】
【請求項１】
トライステートインバータの入力端子に単相のシフトクロック信号を印加し、
前記トライステートインバータの電源側およびグランド側のトランジスタのゲート端子にシフトパルスを印加し、
前記トライステートインバータの出力端子を、第１のインバータ回路の出力端子および第２のインバータ回路の入力端子および第３のインバータ回路の入力端子に接続し、
第１のインバータ回路の入力端子と第２のインバータ回路の出力端子を接続して１段のステージを構成し、
前記トライステートインバータの出力端子と次のステージのトライステートインバータの電源側およびグランド側のトランジスタのゲート端子を接続することにより複数のステージをカスケード接続した
シフトレジスタ回路。
【請求項２】
トライステートインバータは、電源側のトランジスタはｐチャンネルで、グランド側のトランジスタはｎチャンネルである
請求項１記載のシフトレジスタ回路。
【請求項３】
１つのステージおきに、第３のインバータ回路の出力部に第４のインバータ回路の入力部を接続した
請求項１記載のシフトレジスタ回路。
【請求項４】
１つのステージおきに、第３のインバータ回路の出力部に第４のインバータ回路の入力部を接続し、
第４のインバータ回路が接続されない第３のインバータ回路の出力部にはトランスファゲート回路の入力部を接続した
請求項１記載のシフトレジスタ回路。
【請求項５】
隣り合うステージの出力信号をＮＡＮＤ回路に印加した
請求項３または請求項４記載のシフトレジスタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置またはその他のマトリクス型表示装置の駆動回路、イメージセンサ駆動回路などに用いるシフトレジスタ回路に関するものである。
【０００２】
【従来の技術】
従来のシフトレジスタ回路としては、例えばＳＩＤ（Ｓｏｃｉｅｔｙ  ｆｏｒＩｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ）９５ＤＩＧＥＳＴ  ｐｐ．３１５−３１８に示されている。
【０００３】
図６はこの従来のシフトレジスタ回路を示すもので、３０１はトライステートインバータ、３０２はインバータ、ＣＰはシフトクロック信号、Ｄｉｎはシフトスタートパルス、ｏｕｔ１１〜ｏｕｔｎ１はトライステートインバータ３０１の出力信号、Ｑ１〜Ｑｎはインバータ３０２の出力信号である。図７は各部の信号波形を示す。
【０００４】
従来のシフトレジスタ回路において、まずタイミングａにおいて第１のステージのトライステートインバータ３０１に入力されるシフトスタートパルスＤｉｎ＝ｖｃｃかつシフトクロックＣＰ＝ｖｃｃとなり、トライステートインバータ３０１のｎチャンネルトランジスタがオンする。そのためトライステートインバータ３０１の出力ｏｕｔ１１＝ｖｓｓとなる。
【０００５】
次にタイミングｂにおいては、シフトクロックＣＰ＝ｖｓｓとなり、第１のステージのトライステートインバータ３０１の出力ｏｕｔ１１はフローティングとなるため、インバータ３０２および第２のステージのトライステートインバータ３０１の入力容量などにより電圧は保持される。
【０００６】
よって第２のステージのトライステートインバータ３０１の入力＝ｖｓｓとなり、第２のステージのトライステートインバータ３０１のｐチャンネルトランジスタがオンする。そのため、トライステートインバータ３０１の出力ｏｕｔ２１＝ｖｃｃとなる。
【０００７】
タイミングｃにおいては、第２のステージのトライステートインバータ３０１の出力ｏｕｔ２１はフローティングとなるため、インバータ３０２および第３のステージのトライステートインバータ３０１の入力容量などにより電圧は保持される。タイミングｄ以降も同様の動作を順次繰り返し、シフトパルスが出力される。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような構成では、トライステートインバータ３０１の出力がフローティングとなった状態における電圧保持は、インバータ３０２の入力容量および次のステージのトライステートインバータの入力容量に依存するため、トランジスタのリーク電流などによる電圧変動Δｖｄが生じる。
【０００９】
特に、低温ポリシリコンなどのように、オフ特性の良くないデバイスにより構成した場合や、周波数の比較的低い垂直駆動回路として使用した場合には、オフリークによる電圧変動の影響を大きく受けるため、正常動作のマージンが小さくなるという課題を有していた。
【００１０】
本発明は、電圧保持特性が向上し、トランジスタの特性や動作周波数による影響が小さく、動作マージンの大きいシフトレジスタ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明のシフトレジスタ回路は、トライステートインバータ回路を用い、シフトクロック信号に応じて順次出力信号を発生するシフトレジスタ回路において、出力部にインバータを用いたラッチ回路を接続したことを特徴とする。
【００１２】
かかる構成により、トランステートインバータの出力がフローティングとなっても十分電荷を保持できるようになって、電圧保持特性が向上し、トランジスタ特性の良好でないデバイスを用いた場合であっても動作が可能となり、また動作周波数が低い場合にも安定して動作することが可能となり、動作マージンの広いシフトレジスタ回路を実現できる。
【００１４】
【発明の実施の形態】
請求項１記載のシフトレジスタ回路は、トライステートインバータの入力端子に単相のシフトクロック信号を印加し、前記トライステートインバータの電源側およびグランド側のトランジスタのゲート端子にシフトパルスを印加し、前記トライステートインバータの出力端子を、第１のインバータ回路の出力端子および第２のインバータ回路の入力端子および第３のインバータ回路の入力端子に接続し、第１のインバータ回路の入力端子と第２のインバータ回路の出力端子を接続して１段のステージを構成し、前記トライステートインバータの出力端子と次のステージのトライステートインバータの電源側およびグランド側のトランジスタのゲート端子を接続することにより複数のステージをカスケード接続したものである。
【００１６】
請求項２記載のシフトレジスタ回路は、前記トライステートインバータにおいて、電源側のトランジスタはｐチャンネルで、グランド側のトランジスタはｎチャンネルであることを特徴とするものである。
【００１７】
請求項３記載のシフトレジスタ回路は、１つのステージおきに、第３のインバータ回路の出力部に第４のインバータ回路の入力部を接続することを特徴とするものである。
【００１８】
請求項４記載のシフトレジスタ回路は、１つのステージおきに、第３のインバータ回路の出力部に第４のインバータ回路の入力部を接続し、第４のインバータ回路が接続されない第３のインバータ回路の出力部にはトランスファゲート回路の入力部を接続したことを特徴とするものである。
【００１９】
請求項５記載のシフトレジスタ回路は、隣り合うステージの出力信号をＮＡＮＤ回路に印加したことを特徴とするものである。
以下、本発明の実施の形態を図面を用いて説明する。
【００２０】
（実施の形態１）
図１は（実施の形態１）のシフトレジスタ回路を示す。
１０１はトライステートインバータでありその入力端子には単相のシフトクロック信号CPが入力され、電源側にｐチャンネルトランジスタが、グランド側にｎチャンネルトランジスタが接続されている。ここで、第１のステージにおいては電源側およびグランド側のトランジスタのゲート端子にはシフトスタートパルスＤｉｎが入力される。
【００２１】
１０２は第１のインバータ、１０３は第２のインバータで、第１のインバータ１０２の入力端子には第２のインバータ１０３の出力端子が接続され、第１のインバータ１０２の出力端子および第２のインバータ１０３の入力端子は、トライステートインバータ１０１の出力端子に接続されている。
【００２２】
１０４は第３のインバータで、その入力端子はトライステートインバータ１０１の出力端子に接続されている。１０５は第４のインバータで、その入力端子は第３のインバータ１０４の出力端子に接続されている。
【００２３】
以上の構成を１つのステージとし、トライステートインバータ１０１の出力端子と、次ステージのトライステートインバータ１０１における電源側およびグランド側のトランジスタのゲート端子を接続することにより、複数のステージをカスケード接続している。ここで、偶数ステージには第４のインバータ１０５を接続しない。
【００２４】
図２はシフトクロック信号ＣＰ、シフトスタートパルスＤｉｎ、トライステートインバータ１０１の出力信号ｏｕｔ１１〜ｏｕｔｎ１、およびステート出力信号Ｑ１〜Ｑｎを示したものである。
【００２５】
以上のように構成されたシフトレジスタ回路において、以下その動作を説明する。
ここで、図２に示すシフトクロック信号ＣＰおよびシフトスタートパルスＤｉｎを、図１に示すシフトレジスタ回路に印加した場合、まずタイミングａにおいて第１のステージのトライステートインバータ１０１に入力されるシフトスタートパルスＤｉｎ＝ｖｃｃかつシフトクロック信号ＣＰ＝ｖｃｃとなり、トライステートインバータ１０１のｎチャンネルトランジスタがオンする。
【００２６】
そのためトライステートインバータ１０１の出力ｏｕｔ１１＝ｖｓｓとなる。次にタイミングｂにおいては、シフトクロック信号ＣＰ＝ｖｓｓとなり、第１のステージのトライステートインバータ１０１の出力ｏｕｔ１１はフローティングとなるため、インバータ１０２および第２のステージのトライステートインバータ１０１の入力容量および、インバータ１０２、インバータ１０３より構成されるラッチ回路によりｏｕｔ１１＝ｖｓｓに保持される。
【００２７】
よって、第２のステージのトライステートインバータ１０１の入力＝ｖｓｓとなり、第２のステージのトライステートインバータ１０１のｐチャンネルトランジスタがオンする。そのため、トライステートインバータ１０１の出力ｏｕｔ２１＝ｖｃｃとなる。
【００２８】
次に、タイミングｃにおいては、第１のステージのトライステートインバータ１０１の出力ｏｕｔ１１＝ｖｓｓを保持し続け、第２のステージのトライステートインバータ１０１の出力ｏｕｔ２１はフローティングとなるためインバータ１０２と、第３のステージのトライステートインバータ１０１の入力容量および、インバータ１０２、インバータ１０３より構成されるラッチ回路により電圧は保持される。また、第３のステージのトライステートインバータの入力ｏｕｔ２１＝ｖｃｃとなるため、第３のステージのトライステートインバータ１０１のｎチャンネルトランジスタがオンする。
【００２９】
そのため、第３のステージのトライステートインバータ１０１の出力ｏｕｔ３１＝ｖｓｓとなる。タイミングｄにおいては、シフトスタートパルスＤｉｎ＝ｖｓｓかつシフトクロック信号ＣＰ＝ｖｓｓとなるため、第１のステージのトライステートインバータ１０１の出力ｏｕｔ１１＝ｖｃｃとなる。
【００３０】
また、第２のステージのトライステートインバータ１０１の出力はフローティングの状態であるため、前のタイミングの状態すなわちｏｕｔ２１＝ｖｃｃを保持する。
【００３１】
また、第３のステージのトライステートインバータ１０１の出力はフローティングとなるため、インバータ１０２および第４のステージのトライステートインバータ１０１の入力容量および、インバータ１０２、インバータ１０３より構成されるラッチ回路によりｏｕｔ３１＝ｖｓｓに保持される。
【００３２】
タイミングｅ以降も同様にして、順次パルスが第３のインバータ１０４に出力される。更に、奇数のステージにおいては、第３のインバータ１０４の出力端子に第４のインバータ１０５の入力端子が接続されているため、最終的な出力Ｑ１、Ｑ２・・・Ｑｎの位相は同一となる。
【００３３】
このように、トライステートインバータを用い、シフトクロック信号に応じて順次出力信号を発生するシフトレジスタ回路において、トライステートインバータの出力部にインバータを用いたラッチ回路を設けることにより、トランジスタの特性や動作周波数への依存性を小さくし、動作マージンの大きいシフトレジスタ回路を実現することができる。
【００３４】
（実施の形態２）
図３は（実施の形態２）を示す。
（実施の形態２）が（実施の形態１）と異なる点は、トライステートインバータ１０１の入力端子にはシフトスタートパルスＤｉｎが入力され、出力は第２のステージのトライステートインバータ１０１の入力端子に入力されること、および、電源側とグランド側のトランジスタのゲート端子にはシフトクロック信号ＣＰが入力されることである。（実施の形態２）より得られる効果は、（実施の形態１）と同一である。
【００３５】
（実施の形態３）
図４は（実施の形態３）を示す。
図４が図１と異なっている点は、偶数ステージにおいて、第３のインバータ１０４の出力部に、トランスファゲート１０６の入力部が接続されていることである。
【００３６】
（実施の形態３）が（実施の形態１）と異なっている点は、偶数ステージにおいて、第３のインバータ１０４の出力部にトランスファゲート１０６の入力部を接続することで、隣り合うステージ毎のタイミングの関係を一定に保つことが容易となる。
【００３７】
（実施の形態４）
図５は（実施の形態４）を示す。
１０７はＮＡＮＤ回路、１０８は第５のインバータである。また、ｏｕｔ１５〜ｏｕｔ（ｎ−１）５は、各ステージにおけるＮＡＮＤ回路１０７の出力信号で、Ｓ１〜Ｓｎ−１は最終的な出力信号である。
【００３８】
（実施の形態４）が（実施の形態２）と異なっている点は、隣り合うステージの出力信号Ｑ１とＱ２、Ｑ２とＱ３、・・・Ｑｎ−１とＱｎをそれぞれＮＡＮＤ回路１０７に入力することである。
【００３９】
それにより、最終的な出力信号Ｓ１〜Ｓｎ−１のパルス幅は図２に示すように１クロック幅となるため、例えば映像信号を１水平期間毎に反転している液晶表示装置における垂直走査回路などへの応用が容易となる。
【００４０】
なお、（実施の形態１）において、第４のインバータ１０５を奇数のステージに接続しているが、偶数のステージに接続しても同等の効果を得ることができる。またその際、（実施の形態３）におけるトランスファゲート１０６の接続位置を奇数とする。
【００４１】
【発明の効果】
以上のように本発明によれば、単相クロックを用いるため消費電力が小さく、またラッチ回路の存在により動作マージンが大きくなるため、トランジスタの特性が悪い場合や、動作周波数が低い場合においても安定して動作することができ、その実用的効果は大きい。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）のシフトレジスタの回路図
【図２】同実施の形態の動作波形図
【図３】本発明の（実施の形態２）のシフトレジスタの回路図
【図４】本発明の（実施の形態３）のシフトレジスタの回路図
【図５】本発明の（実施の形態４）のシフトレジスタの回路図
【図６】従来のシフトレジスタの回路図
【図７】従来の動作波形図
【符号の説明】
１０１    トライステートインバータ
１０２    第１のインバータ
１０３    第２のインバータ
１０４    第３のインバータ
１０５    第４のインバータ
１０６    トランスファゲート
１０７    ＮＡＮＤ回路
１０８    第５のインバータ
ＣＰ      シフトクロック信号
Ｄｉｎ    シフトスタートパルス
ｏｕｔ１１〜ｏｕｔｎ１    トライステートインバータ出力信号
Ｑ１〜Ｑｎ    ステージ出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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