(57)【特許請求の範囲】
【請求項１】
入力信号をｄ（ただし、−６≦ｄ≦−１）デシベル倍した出力信号を演算するデシベルレベル調整装置であって、
前記入力信号を指示された方向に指示されたビット数だけシフトする、互いに並列に配置された４個のシフト手段と、
前記ｄの値をデシベル制御値として入力し、ｄ＝−１の場合、右方向に１ビット、２ビット、３ビット、６ビットシフトする各制御信号、ｄ＝−２の場合、右方向に１ビット、２ビット、５ビット、６ビットシフトする各制御信号、ｄ＝−３の場合、右方向に１ビット、３ビット、４ビット、６ビットシフトする各制御信号、ｄ＝−４の場合、右方向に１ビット、３ビットシフトし、他はシフトしない各制御信号、ｄ＝−５の場合、右方向に１ビット、４ビットし、他はシフトしない各制御信号、ｄ＝−６の場合は右方向に１ビットシフトし、他はシフトしない各制御信号を生成し、各シフト手段に出力するシフト量制御回路と、
前記各シフト手段の出力を加算する加算手段を有するデシベルレベル調整装置。
【請求項２】
前記加算手段の出力を指示された方向に指示されたビット数だけシフトするシフト手段をさらに有し、
前記シフト量制御回路は該シフト手段のシフト方向およびシフトビット数を示す制御信号を生成し、出力する、請求項１記載の装置。
【請求項３】
前記シフト手段がバレルシフト回路である、請求項１または２記載の装置。
【請求項４】
入力信号をｄデシベル倍した出力信号を演算するデシベルレベル調整装置であって、
前記入力信号を演算に必要なビット数シフトした信号を予め作成する、互いに並列に配置された複数の信号線と、
前記複数の信号線の出力またはオール"０"を選択する１個以上のスイッチと、
前記ｄの値をデシベル制御値として入力し、該デシベル制御値に応じて前記スイッチを切換えるスイッチ制御回路と、
前記スイッチの出力と前記スイッチを経ない前記信号線の出力を加算する加算回路を有するデシベルレベル調整装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号をデシベル倍した出力信号を演算するデシベルレベル調整装置に関する。
【０００２】
【従来の技術】
電子工学系で、素子や回路の性能を表す各種特性（信号の利得、Ｓ／Ｎ、雑雑音指数、アイソレーション、音響信号のレベルなど）の単位にｄＢ（デシベル）が用いられている。この単位は、電圧（Ｖ）、電流（Ａ）、抵抗値（Ω）、電力（Ｗ）などの電気的な単位と異なり、電圧と電圧、電流と電流、電力と電力などの比を対数で現わしたものとなっている。ｄＢの表す値は、真値（真数値）の対数をとっているため、大きな数値は圧縮し、小さな数値は伸長しているのと等価となる。そのため、少ない桁数の数値（ｄＢ）で非常に大きな数値（真値）も、小さな数値で、表現することが可能である。これら、ｄＢ表示で電気的特性を表すことは、電子回路上の信号を取り扱う上でいろいろと便利な点が多い。
【０００３】
特に、無線、有線の通信機器のアナログで使用される信号レベルをｄＢでデジタル的に制御することや、音響機器の音量制御、娯楽機器（ゲーム等の効果音）等に使用される信号においてもｄＢで制御されていることが多々ある。
【０００４】
入力信号（データ）をＤ、乗数（減衰方向）をデシベル乗数Ｍとして、小数点以下６ビットとして動作する乗算器において、デシベル乗数Ｍを
Ｍ＝０．Ａ１Ａ２Ａ３Ａ４Ａ５Ａ６（Ａ１〜Ａ６は１または０）
と表現すると、１０進数表現では
ｍ＝Ａ１／２＋Ａ２／４＋Ａ３／８＋Ａ４／１６＋Ａ５／３２＋Ａ６／６４
となる。
【０００５】
実際の乗算は、Ｄ×Ｍの各ビットとなるので、回路は図５のような構成となる。入力データはＡ１ビットの値と乗算器３１１で乗算される。その結果と、ビットシフト回路３０１により１ビット左シフトされた入力データＤとＡ２ビットの値とを乗算器３１２で乗算した値を加算器３２１で加算する。ビットシフト回路３０２により入力データＤをさらに１ビット左シフトした値とＡ３ビットの値を乗算器３１３で乗算し、その結果と加算回路３２１による加算結果を加算回路３２２で加算する。以下、同様の演算を、１ビットシフト回路３０３、乗算器３１４、加算回路３２３と、１ビットシフト回路３０４、乗算器３１５、加算回路３２４と、１ビットシフト回路３０５、乗算器３１６、加算回路３２５で行う。
【０００６】
もう１つの従来技術である、シフト加算方式の乗算器を図６に示す。入力データはシフトレジスタ４０１によってビットシフトされ、クロックに同期して出力され、乗数回路４０２の出力とＡＮＤ回路４０３で論理積をとる。そして、その結果をＤ型フリップフロップ４０５の内容と加算回路４０４で加算することで、乗算演算を行っている。この場合は、加算演算を行うのに、過去のシフトした（Ｄフリップフロップ４０５に蓄えた）加算演算結果に対して、次のシフトしたデータの加算を行っているので加算回路が一つとなっている。
【０００７】
【発明が解決しようとする課題】
１つ目の従来技術では、ｎビットシフトされた入力データＤとＭの各ビットとの乗算結果を加算して、演算結果を求めていることになる。この構成では、５個の加算回路と、入力データＤを１ビットずつシフトする処理を行なうビットシフト回路が５個必要となっている。このため、演算時間が長くなったり、回路構成が複雑になり、回路規模が大きくなる。
【０００８】
もう１つの従来技術である従来の一般的なシフト加算方式の乗算回路は、構成は簡単であるが、シフトレジスタを使用しているため、外部からクロックを供給する必要があり、出力結果が得られるまでの処理時間に乗数の桁数分のブロックが必要になるという問題があった。
【０００９】
本発明の目的は、構成が簡単で回路規模も大きくなく、処理時間も短く、かつ、演算範囲をダイナミックに指定できるデシベルレベル調整装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、無線機器等で信号の振幅を調整させる回路において、信号の振幅のレベルをディジタル的に調整する処理を行う箇所に用いるデシベルレベル調整装置であって、デシベル制御値に従って、入力された信号に対してデシベルを単位としてレベル調整演算をすることを特徴とする。
【００１１】
一般的な乗算回路を用いた従来のデシベル演算回路に対し、本発明のデシベルレベル調整装置は、入力するデシベル制御値によって、入力信号の振幅レベルのビット幅を拡張した信号を複数作り、その生成された信号を加算することで、目的の信号レベルを作り出す構成としている。
【００１２】
したがって、本デシベルレベル調整装置は、デシベル制御値（ｄＢ）を入力することにより、振幅調整を行いたい信号を簡単に任意のレベル出力に変換できる。また、演算回数が減らせることから、高速に出力結果を得ることが可能となる。
【００１３】
乗算の原理をビット列で考えると、元の数字を１ビット右シフトするごとに、１／（２のｎ乗）倍、１ビット左シフトすると２のｎ乗倍されるので、これらの組み合わせを足しあわせれば、任意のレベルを作ることができることは、周知の事実である。そこで、本発明では、これらの規則と、ｄＢという単位に着目して、容易にデシベル演算が可能な装置を提供する。
【００１４】
例えば、１ｄＢは、入力信号の約１．１２２０２倍なので、０ビットシフト＋３ビット右シフトの加算結果で表される。以下、（２）は、２進数による表記であることを示す。つまり、１ｄＢ≒１．１２２０２（真値）＝１．００１０００（２）＝１．０＋０．１２５となる。
【００１５】
２ｄＢは、入力信号の約１．２５８９３倍なので、０ビット右シフト＋２ビット右シフト＋６ビット右シフトの加算した結果で表すことができる。
【００１６】
同様に、２ｄＢ≒１．２５８９３（真値）＝１．０１０００１＝１．０＋０．２５＋０．０１５６３となる。３、４、５ｄＢの場合も同様に求めることができる。さらに、−１ｄＢ、−２ｄＢ…も同様に計算することが可能である。
例えば、−１の場合は、入力信号の約０．８９１２５倍なので、１ビット右シフト＋２ビット右シフト＋３ビット右シフト＋６ビット右シフトの加算結果で表される。
【００１７】
つまり、−１ｄＢ≒０．８９１２５（真値）＝０．５＋０．２５＋０．１２５＋０．０１５６３となる。
【００１８】
これらの関係から１ｄＢ単位の制御値とし、−１８ｄＢ〜＋１７ｄＢまでを示したものが、表２となる。
【００１９】
また、本発明は、入力データをシフトする手段が並列に同時処理を行う。さらに、入力データをシフトする手段は、シフトレジスタを用いるような構成ではないので、高速な演算が可能となる。そのうえ、加算回路も１処理単位で演算を済ますことが可能となるので、処理時間がかからない。
【００２０】
現実には、演算にかかる時間は、演算精度にもよるが、例えば、０〜５ｄＢ演算グループのビットシフトする量を６段までとすれば、加算回路は最大３つで済み、１段目の加算回路は並列に加算演算が可能なので、時間にして２回の加算演算（ゲート演算のみ）で済ませることが可能なので、高速である。
【００２１】
また、本発明は、入力信号のレベルを並列にシフトし、それらの加算演算結果の出力にシフト回路を追加することにより、任意の広範囲な出力を待ることも可能である。
【００２２】
また本発明は、シフト回路が、入力データの配線の配置とＳＷ（バレルシフト）のみでアクティブ素子を多用しないので、容易な構成にすることができるため、消費電力も少なく、回路面積も主要配線の面積のみで済ませられる。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００２４】
（第１の実施形態）
図１を参照すると、本発明の第１の実施形態のデシベルレベル調整装置は、シフト回路１１１〜１１４と加算回路１２１〜１２３とシフト量制御回路１３０と信号入力端子１４１とデシベル制御値入力端子１４２と出力端子１４３で構成されている。
【００２５】
信号入力端子１４１からは信号が入力される。デシベル制御値入力端子１４２からは制御範囲が−１から−６（ｄＢ）で１ｄＢステップのデシベル制御値が入力される場合としている。シフト量制御回路１３０は入力されたデシベル制御値に応じて各シフト回路１１１〜１１４のシフト量を示す信号を発生する。シフト回路１１１〜１１４は信号入力端子１４１から入力された信号をシフト量制御回路１３０から出力されたシフト量だけビットシフトし、ビット桁合わせの処理（ビット幅の拡張）をして出力する。加算回路１２１はシフト回路１１１と１１２の加算値を加算する。加算回路１２２はシフト回路１１３と１１４の加算値を加算する。加算回路１２３は加算回路１２１と１２２の加算値を加算し、結果を出力端子１４３に出力する。
【００２６】
次に、本実施形態の動作を説明する。
【００２７】
まず、シフト量制御回路１３０の処理について説明する。表１は、あるデシベル制御値によって所望の出力信号を求めるに当たり、ある入力信号における信号値のビット幅をどのくらいシフトすればよいのかが示されている。また、各々のシフトした信号線のどの組み合わせを加算演算すればよいかがすぐにわかる表となっている（“１”となっている場所）。
【００２８】
【表１】
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デシベル制御値入力端子１４２に入力されるデシベル制御値が“−２”の場合を説明をする。
【００２９】
シフト量制御回路１３０は、デシベル制御値が“−２”の場合、シフト回路１１１へは、入力信号の信号値を１ビット右シフトさせる制御信号を生成し、出力する。同時にシフト回路１１２へは２ビット右シフト、シフト回路１１３へは５ビット右シフト、シフト回路１１４へは６ビット右シフトさせるための制御信号を生成し、出力をする。シフト量制御回路１３０は、順序回路（ゲートロジック等）の組み合わせで、デシベル制御値から容易にシフト量制御信号を発生させることができる。または、メモリを用いる構成でもよい。この場合は、アドレスにデシベル制御値を割り当てたり、メモリの出力をシフト量制御信号として利用してもよい。
【００３０】
次に、各シフト回路１１１〜１１４では、シフト量制御回路１２１から供給されたシフト制御量に従って、信号入力端子１４１から入力された信号のビット幅の値をシフトする。デシベル制御値が“−２”なので、シフト回路１１１は入力信号の１／２の値を生成し、他のシフト回路１１２〜１１４は、それぞれ、１／４、１／３２、１／６４の値を生成し、ビット幅の拡張を行う。
【００３１】
シフト回路１１１〜１１４は、本実施形態ではシフト量制御信号によって入力信号値をビットシフトさせるバレルシフト回路が用いられる。バレルシフト回路は当業者によく知られており、その詳細な構成の説明は省略する。一般にｍ×ｎビットの積は（ｍ＋ｎ）ビット幅になることが知られており、加算演算を行う前にビット幅の拡張をしておかなければならない。この場合、入力信号を２進数で表現すると、入力信号が負の数ならば２の補数表現として取り扱うことが一般的である。２の補数は２進で表すと“１”あるいは“０”の桁数を、“１”ならば“０”にし、“０”ならば“１”にして、“１”を減算することで得られる。また、その数の最上位ビットは符号とみなして、最上位ビットが“０”ならば正の数、“１”ならば負の数として表す。
【００３２】
シフト回路１１１〜１１４は、拡張前の最上位桁の“１”あるいは“０”をそのまま使い、正の数では“０”を、負の数では“１”を付加し、ビットの演算を行う前に（ｍ×ｎ）ビット幅になるようにビット幅を拡張し、ＬＳＢ側では、“０”を挿入する動作をするシフト回路である。
【００３３】
そして、並列に動作している各シフト回路１１１〜１１４の出力は加算回路１２０に入力される。加算回路１２０の内部では、加算回路１２１，１２２に各シフト回路１１１〜１１４の出力が入力されるので、すぐに加算処理される。また、その演算結果が加算回路１２３に入力されて、順次加算演算を行い、結果が出力端子１４３へ出力される。このとき、不要なビット幅となっていればＬＳＢ側を切り捨て、ビット幅をそろえて出力する。
【００３４】
すなわち、信号入力端子１４１から入力された信号の値に対してデシベル制御値が“−２”の場合、
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となり、デシベル値に対応した演算結果が出力される。
【００３５】
また、表１のデシベル制御値において、−４，−５，−６ｄＢのような、シフト回路を４つ使用しない場合は、不要なシフト回路の出力としてオール  “０”が出力されるようにシフト量を制御するか、シフト回路をリセットするようにさせて演算をすれば、適切な演算結果が得られる。
【００３６】
このように、本実施形態では、乗数を小数点以下６ビットまで（乗算するデシベル値を２進数で表現した場合）としたときのデシベル演算をする場合と、シフト回路が並列に処理を行い、さらに、通常の乗算器を使用する場合に比べて、加算回路を３個で済ますことができる。したがって、回路構成の簡易化が可能となる。また、シフトレジスタ型の乗算器を使用した場合、本実施形態では、ゲートの遅延時間（実質、加算回路の処理時間、キャリ上げの時間）のみで済むので、リアルタイムに出力結果を得ることが可能である。
【００３７】
さらには、本実施形態では、表１のｄＢ誤差からもわかるように、誤差が０．０数ｄＢの誤差に押さえられている。
【００３８】
しかも、シフト量制御回路１３０のデシベル制御値を制御信号とし、任意のシフト量制御信号を生成させれば、デシベル演算のみならず、任意の演算を行うこともできる。
【００３９】
例えば、入力信号レベルに対し、出力信号レベルをルート２分の１するためには、入力信号の１、３、４、６ビットシフトの組み合わせを、ルート３分の１の場合においては、入力信号の１、４、６ビットシフトの組み合わせを少ない加算回路の数で構成し、高速演算をさせることができるという使い方も可能である。
【００４０】
（第２の実施形態）
図２を参照すると、本発明の第２の実施形態のデシベルレベル調整装置は、図１の第１の実施形態において、加算回路１２０と出力端子１４３の間にシフト回路１１５を付加し、シフト回路１１５のシフト量を制御できるように、シフト量制御回路１３０の代りにシフト量制御回路１３１を備えたものである。
【００４１】
これは、入力信号の調整できるレベル範囲を広げる作用をもつ。例えばデシベル制御値の範囲を表２に示す、＋１７〜−１８ｄＢとした場合で説明をする。
【００４２】
【表２】
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デシベルは対数の関数であり、さらに、データのビットシフトの関係から、ｄＢと真値には規則性があることが分かる。表２の場合、−１〜−６ｄＢの取りうる各シフト量が−７〜−１２ｄＢ、−１３〜−１８ｄＢの範囲で同じパターンで繰り返されており、そのパターンが全体的に右にビットシフトされたものであることが分かる。これらを利用すれば、容易にデシベル制御範囲を拡張することができる。また、正側も同様に、０〜５ｄＢ、６〜１１ｄＢ、１２〜１７ｄＢの範囲の各シフト量は、−１〜−６ｄＢと同じシフト量のパターンで、左ビットシフトされたものである。
【００４３】
このように、このシフト回路１１５を付加し、加算回路１２３の出力をビットシフト制御することで、広範囲なレベル制御を行える。
【００４４】
さらに、第２の実施形態の変形として、本構成で−１〜−６ｄＢのパターンのなかで、必ず１ビット右シフトを行うことがわかるので、シフト回路１１１を削除し、入力信号のビット幅の拡張をしたものをあらかじめ生成しておき、この信号を加算回路１２１に直接接続することもできる。この場合、シフト回路１１２，１１３，１１４にシフト量を１づつ減らした動作をさせ、出力結果の１ビット左シフトさせるなどの制御を行っても同様な効果が得られる。この場合、シフト回路を一つ減らすことが可能となる。
【００４５】
（第３の実施形態）
上記第１、第２の実施形態では、シフト量を制御できるバレルシフト等を用いたシフト回路を用いた場合を示したが、シフト回路を用いずに、配線のみでも同様な効果を得ることができる。
【００４６】
このための構成を第３の実施形態として図３に示す。第１の実施形態が外部からシフト量を制御できるシフト回路を用いていたのに対し、本実施形態では、配線の組み合わせのみで入力信号から、演算に必要なビット幅に拡張した信号を作り出している。例えば、図３において入力端子１４１より入力された信号をもとに拡張される信号線２２２は、図４（Ａ）の構成をとる。この図４（Ａ）の例では、ＭＳＢ側のａ区間の“ＳＳ”は２ビットのサイン符号であり、ＬＳＢ側のｃ区間の“００００”は演算をする上でのビット幅を揃えるためのパッドである。つまりビット幅の拡張を行っている。ｂ区間が入力されるデータのビット幅となっている。このビット幅の拡張は、単純に図４（Ｂ）のように配線するのみで実現される。配線２２１、２２３〜２２６についても同様である。
【００４７】
さらに、加算回路の個数を減らすために、任意のビット拡張された６つの信号から目的の信号レベルに変換するために必要なもののみを選択できるようにスイッチ２３１〜２３３を設けている。
【００４８】
この例でも、第１の実施形態の場合と同じように、表１に示すデシベル制御値を−１〜−６ｄＢとした場合を示している。スイッチ制御回路２５０は、目的のシフト量だけビットシフトし拡張された入力信号を各々の加算回路２３５，２３６に入力するためのスイッチ２３１〜２３３を制御するスイッチ制御信号を生成する。例えば、入力端子１４１から入力された信号の振幅レベルを−３ｄＢ倍にデシベル演算をして結果を出力端子１４３に出力したい場合には、この結果は１ビットシフト＋３ビットシフト＋４ビットシフト＋６ビットシフトの値を加算した値なので、スイッチ制御回路２５０は、スイッチ２３１の入力側を接点２側に接続し、スイッチ２３２の入力側を接点１側、スイッチ２３３の入力側を接点１側に接続するようなスイッチ制御信号を出力すればよい。
【００４９】
接点、デシベル制御値入力端子１４２から入力されるデシベル制御値の値を−５ｄＢとした場合の動作は、入力信号に対し、１ビットシフト＋４ビットシフトのみなので、スイッチ制御回路２５０は、スイッチ２３１を接点２側に接続し、スイッチ２３２を接点３側、スイッチ２３３を接点２側に接続するように、スイッチ制御信号をスイッチ制御回路２５０によって出力させればよい。この時、加算回路２３６にオール“０”発生回路２３４で発生されたオール“０”の値が入力されるので、その出力には、オール“０”が出力され、加算回路２３７に入力されるので、目的の演算が行え、出力端子１４３より結果を出力することができる。  スイッチ制御回路２５０は、デシベル制御値から、任意のスイッチ制御信号を発生できればよいので、論理回路（ゲートロジックの組み合わせ）やメモリを使用したもの、セレクタなどで構成されるような一般的なもので構成されていればよい。
【００５０】
本実施形態の加算回路２３７と出力端子１４３の間にバレルシフト回路のようなものを挿入し、デシベル制御値によって、加算回路２３７から出力される出力信号をシフトさせる制御を行えば、広範囲なレベル調整も行うことも可能である。
【００５１】
なお、以上の実施形態の説明では、デシベル制御ステップを１ｄＢとしているが、シフト量のビット数や、制御信号として適切な信号を作り出す構成ならば、０．５ｄＢ、１．５ｄＢ、２ｄＢ等の制御も行える。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、構成が簡単で、回路規模が大きくならず、処理速度も遅くなく、かつ範囲をダイナミックに演算指定できるデシベルレベル調整装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のデシベルレベル調整装置の構成図である。
【図２】本発明の第２の実施形態のデシベルレベル調整装置の構成図である。
【図３】本発明の第３の実施形態のデシベルレベル調整装置の構成図である。
【図４】図３における配線２２２の説明図である。
【図５】乗算器の従来例の構成図である。
【図６】シフト加算方式の乗算器の構成図である。
【符号の説明】
１１１〜１１５    シフト回路
１２０〜１２３    加算回路
１３０，１３１    シフト量制御回路
１４１    信号入力端子
１４２    デシベル制御値入力端子
１４３    出力端子
２２１〜２２６    配線
２３１〜２３３    スイッチ
２３４    オール“０”発生回路
２３５〜２３７，２４０    加算回路
２５０    スイッチ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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