(57)【特許請求の範囲】
【請求項１】
半導体装置で使用するための露光工程のフォーカシングエラーを減らす方法において、
各々が１つ、又はそれより多い層を含む複数の半導体集積回路チップのウェーハを提供する段階と、
半導体集積回路チップが形成されない前記ウェーハの周辺領域とオーム接触された導電膜を前記ウェーハに形成する段階と、
前記露光工程以前にキャパシタンスゲージトラッキング装置を用いて、前記ウェーハのトポロジーを測定する段階とを含み、
その結果、前記ウェーハの実質的なトポロジーは、前記導電膜下部の構造及び物質によるエラーなしに前記キャパシタンスゲージトラッキング装置によって正確に測定されることを特徴とする方法。
【請求項２】
前記導電膜は、ＴｉＮ物質、金属物質、そして導電性を有するフォトレジストのうち１つで構成されることを特徴とする方法。
【請求項３】
前記導電膜は、ＡＲＣ膜で機能することを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、より詳しくは半導体装置の露光工程以前のフォーカシングエラー（ｆｏｃｕｓｓｉｎｇ  ｅｒｒｏｒ）を減らすための方法に関するものである。
【０００２】
【従来の技術】
一般のスキャナシステム（ｓｃａｎｎｅｒ  ｓｙｓｔｅｍ）の走査（ｓｃａｎ）のうち、焦点及び斜め制御（ｆｏｃｕｓｓｉｎｇ  ａｎｄ  ｔｉｌｔｉｎｇ  ｃｏｎｔｒｏｌ）は、多様な構造物が形成されるウェーハ表面に対して信頼性のある露光をするために必要である。このような焦点及び斜めを制御するシステムのうち、１つは、露光工程が行われる前にウェーハ表面とキャパシタンスゲージ（図１参照）との間のキャパシタンスをトラッキング（ｔｒａｃｋｉｎｇ）するキャパシタンスゲージトラッキングシステム（Ｃａｐａｃｉｔａｎｃｅ  Ｇａｕｇｅ  Ｔｒａｃｋｉｎｇ  Ｓｙｓｔｅｍ；以下ＣＧＴＳと称する）である。もう１つのシステムは、この分野によく知られた光学マルチ−ポイントフォーカシングシステム（ｏｐｔｉｃａｌ  ｍｕｌｔｉ−ｐｏｉｎｔ  ｆｏｃｕｓｓｉｎｇ  ｓｙｓｔｅｍ）がある。
【０００３】
半導体メモリ装置、特にＣＯＢ（ｃａｐａｃｉｔｏｒ  ｏｖｅｒ  ｂｉｔ  ｌｉｎｅ）構造を有するダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＤＲＡＭ）の場合において、集積度が増加されることによってメモリセルが形成されるセルアレー領域と周辺回路が形成される周辺領域の段差は、徐々に増加されている。その理由は、デザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）の減少によってメモリセルが形成される領域も減少されて狭い領域に形成されるメモリセルの動作に必要な十分なキャパシタンスを確保するためメモリセルのキャパシタがウェーハに対して垂直方向に大きくなるためである。
【０００４】
ウェーハ表面とキャパシタンスゲージとの間のキャパシタンスをトラッキングするキャパシタンスゲージトラッキングシステムが図１に概略的に図示されている。図１を参照すると、ウェーハステージ（ｗａｆｅｒ  ｓｔａｇｅ）１０上にはウェーハ１２が位置される。キャパシタンスゲージ１４を有するキャパシタンスゲージトラッキングシステム１６は、接地されたウェーハ１２を、又はキャパシタンスゲージ１４をＸ−Ｙ方向に移動させることによってウェーハ１２表面とキャパシタンスゲージ１４との間のキャパシタンスゲージ１４との間のキャパシタンスを測定するようになる。図１のトラッキング結果、周辺領域とセルアレー領域に対する等価回路モデルが図２（Ａ）及び図２（Ｂ）に、各々概略的に図示されている。
【０００５】
図２（Ａ）及び図２（Ｂ）から、参照記号Ｒは、シリコンウェーハの等価抵抗値を示し、参照記号Ｃ＿ｏｘｉｄｅは、周辺領域に存在する酸化膜のキャパシタンスを示す。参照記号Ｒｐは、ポリシリコンの等価抵抗値を示し、参照記号Ｃ＿ａｉｒは、シリコンウェーハ１２とキャパシタンスゲージ１４との間の空気のキャパシタンスを示す。そして参照符号２０は、図１のキャパシタンスゲージトラッキング装置１６から供給される定電流源（ｃｏｎｓｔａｎｔ  ｃｕｒｒｅｎｔｓｏｕｒｃｅ）を示す。周辺領域に対するキャパシタンスＣ＿ｐｅｒｉ及びセルアレー領域に対するキャパシタンスＣ＿ａｒｒａｙは、次のようである。
【０００６】
【数１】
0003895500.tif 000002
【０００７】
【数２】
0003895500.tif 000003
【０００８】
空気の誘電率（ｐｅｒｍｉｔｉｖｉｔｙ）は、１であり、酸化膜の誘電率は、４である。式３によってキャパシタンスを計算すると、空気のキャパシタンスＣ＿ａｉｒは、Ａ／１００であり、酸化膜のキャパシタンスＣ＿ｏｘｉｄｅは、４Ａである。
【０００９】
【数３】
0003895500.tif 000004
【００１０】
ここで、記号Ａは面積を示し、記号ｄは導電体の間の距離を示す。
【００１１】
もし、周辺領域が大略１μｍの厚さを有する酸化膜で満たされたら、周辺領域のキャパシタンスＣ＿ｐｅｒｉは、式１によって４Ａ／４０１になる。同一なキャパシタンスを有して空気で満たされている場合に換算する場合、大略４μｍの段差があることに測定される。しかし実際には０．３μｍ程度の段差だけが存在するようになる。それ故ポリシリコンだけが存在する領域で測定されたキャパシタンス値が酸化膜だけが存在する領域で測定されたそれと違うため、ＣＧＴＳを利用して測定されたウェーハ１２表面上のキャパシタンス値は、実際のそれと違う値に測定されることができる。その結果、露光工程が行われるとき、デフォーカシング（ｄｅｆｏｃｕｓｓｉｎｇ）が発生されることができる。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は、半導体装置の露光工程のフォーカシングエラーを減らすための方法を提供することである。
【００１３】
【課題を解決するための手段】
上述のような本発明の１特徴によると、半導体装置で使用するための露光工程のフォーカシングエラーを減らす方法において、各々が１つ、又はそれより多い層を含む複数の半導体集積回路チップのウェーハを提供する段階と、半導体集積回路チップが形成されないウェーハの周辺領域とオーム接触（ｏｈｍｉｃ−ｃｏｎｔａｃｔ）された導電膜をウェーハに形成する段階と、露光工程以前にキャパシタンスゲージトラッキング装置を用いて、ウェーハのトポロジーを測定する段階とを含み、その結果、ウェーハの実質的なトポロジーは、導電膜下部の構造及び物質によるエラーなしにキャパシタンスゲージトラッキング装置によって正確に測定される。
【００１４】
この望ましい実施形態において、導電膜は、ＴｉＮ物質、金属物質、そして導電性を有するフォトレジストのうち１つで構成されることを特徴とする。
【００１５】
この望ましい実施形態において、導電膜は、ＡＲＣ（ａｎｔｉ−ｒｅｆｌｅｃｔｉｏｎ  ｃｏａｔｉｎｇ）膜で機能することを特徴とする。
【００１６】
このような方法によって露光工程が行われる以前にウェーハ表面段差がウェーハ表面上に形成される構造及び構成物質に関係なしに正確に測定されることができる。
【００１７】
【発明の実施の形態】
半導体装置の露光工程のフォーカシングエラーを減らすための本発明の新たな方法によると、図３を参照すると、露光工程が行われる前にウェーハ１０２とオーム接触された導電膜１２２がウェーハ１０２全面に形成される。キャパシタンスゲージ１０４を含むキャパシタンスゲージトラッキングシステム１０６を用いてウェーハ１０２表面とキャパシタンスゲージ１０４との間には、単に空気に対するキャパシタンスだけが存在する。従って、ウェーハ１０２上に形成された集積回路の構造及び構成物質に関係なしにウェーハ１０２表面の実質的なトポロジーが正確に測定されることができる。結果的に露光工程が行われるとき、デフォーカシングエラーが発生されないため信頼性のある露光工程が行われることができる。
【００１８】
再び、図３を参照すると、キャパシタンスゲージトラッキングシステムによって測定されるウェーハ１０２がウェーハステージ１００上に位置される。ウェーハ１０２は、直接接地されたり、ウェーハステージ１００を通して接地される。図面には図示されなかったが、ウェーハ１０２には複数の半導体チップ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｃｈｉｐｓ）が形成されていることは、この分野の通常的な知識を持っている者に自明である。図示の便宜上、１つの半導体チップに対する垂直断面図だけが図示された。ウェーハは、メモリセルが形成されるセルアレー領域と周辺回路が形成される周辺領域で分離される。もしメモリセルがＣＯＢ構造からなるダイナミックランダムアクセスメモリで構成され、集積度が６４Ｍ、又はそれ以上の集積度を有すると、周辺領域とセルアレー領域との間には必然的に高い段差が発生される。その結果、ウェーハ１０２表面のトポロジーが正確にトラッキングされないため、前述されたようにデフォーカシングが発生される。本発明は、これを改善するためキャパシタンスゲージトラッキングシステム１０６を用いてウェーハ１０２表面とキャパシタンスゲージ１０４との間のキャパシタンスを測定する以前に図３に図示されたようなウェーハ１０２とオーム接触された導電膜１２２が形成される。
【００１９】
以後、導電膜１２２を形成する段階が詳細に説明される。
１）導電膜１２２と連結されるウェーハ１０２の周辺領域（半導体チップが形成されない領域）を露出させるため、図面には図示しなかったが半導体チップを覆うフォトレジストパターンが形成される。
２）フォトレジストパターンをマスクとして使用してウェーハ１０２の周辺領域のウェーハ表面が露出されるようにエッチング工程が行われる。
３）フォトレジストパターンをマスクとして使用して周辺領域の露出されたウェーハ表面がよく知られたイオン注入工程によってオーム接触のためドーピングされる。
４）フォトレジストパターンを除去した後、図３に図示されたように、ウェーハ１０２とオーム接触された導電膜１２２がウェーハ１０２全面に形成される。
【００２０】
このような一連の製造工程が行われた後、ウェーハ表面とキャパシタンスゲージとの間のキャパシタンス値が測定される。ここで、導電膜は、ＡＲＣとして機能する。導電膜の代わりに半導体膜が使用されることができ、本実施形態でＴｉＮで形成される。付け加えて、理想的な物質として導電性を有するフォトレジストが使用されることができる。
【００２１】
本発明による周辺領域及びセルアレー領域にキャパシタンス等価回路モデルが図４に図示されている。従来とは違って、本発明の場合、ウェーハ１０２とオーム接触された導電膜１２２によって導電膜１２２下部の構造及び構成物質に関係なしにキャパシタンスゲージ１０４とウェーハ１０２との間には、図４に図示されたように、空気に対するキャパシタンスだけが存在するようになる。その結果、ウェーハ１０２表面の実質的なトポロジーが正確に測定されることができる。
【００２２】
【発明の効果】
ウェーハ上に形成された集積回路の構造及びその構成物質に関係なしにウェーハ表面の実質的なトポロジーが正確に測定されることができる。結果的に露光工程が行われるとき、デフォーカシングエラーが発生されないため信頼性のある露光工程が行われることができる。
【図面の簡単な説明】
【図１】  従来技術によるウェーハ表面とキャパシタンスゲージとの間のキャパシタンスをトラッキングするキャパシタンスゲージトラッキングシステムの概略図である。
【図２】  （Ａ），（Ｂ）は、それぞれ図１に図示された周辺領域とセルアレー領域に対する等価回路モデルを示す図である。
【図３】  本発明の望ましい実施形態によるウェーハ表面とキャパシタンスゲージとの間のキャパシタンスをトラッキングするキャパシタンスゲージトラッキングシステムの概略図である。
【図４】  図３に図示された周辺領域とセルアレー領域に対する等価回路モデルを示す図である。
【符号の説明】
１０，１００  ウェーハステージ
１２，１０２  ウェーハ
１４，１０４  キャパシタンスゲージ
１６，１０６  トラッキングシステム
１２２  導電膜
【図１】
0003895500.tif 000005
【図２】
0003895500.tif 000006
【図３】
0003895500.tif 000007
【図４】
0003895500.tif 000008