(57)【特許請求の範囲】
【請求項１】
所定間隔で連続的に入力される複数のデジタルデータを、それぞれ所定期間保持する複数のデータ保持部と、
前記複数のデータ保持部のそれぞれに保持されたデジタルデータに対応する所定の階段関数を、それぞれの前記デジタルデータの入力タイミングに同期させて発生する複数の階段関数発生部、
複数の前記階段関数発生部のそれぞれによって発生した前記階段関数の値を加算する加算部と、
前記加算部による加算処理によって得られたデジタルデータに対応する階段状のアナログ電圧を生成する階段電圧波形発生部と、
前記階段電圧波形発生部によって生成されたアナログ電圧を複数回のアナログ積分を行う積分処理部と、を備え、
前記複数のデータ保持部は、連続的に入力される前記データを巡回的に保持し、
前記階段関数発生部は、ＭおよびＮがそれぞれ２以上の整数、標本位置をｔとしたときに、ｔ＝±Ｍでゼロに収束し、ｔ＝０で１の値を、ｔ＝±１…±Ｍの時ゼロの値を有するＮ次の区分多項式で構成されている標本化関数を、Ｎ回微分することにより定義される階段関数を発生し、
前記積分処理部は、前記階段状のアナログ電圧をＮ回積分することを特徴とするデジタル−アナログ変換器。
【請求項２】
請求項１において、
前記階段関数は、正領域と負領域の面積が等しく設定されていることを特徴とするデジタル−アナログ変換器。
【請求項３】
請求項１または２において、
前記階段関数は、等間隔に配置された５つの前記デジタルデータに対応した所定範囲において、−１、＋３、＋５、−７、−７、＋５、＋３、−１の重み付けがなされた同じ幅の８つの区分領域からなっていることを特徴とするデジタル−アナログ変換器。
【請求項４】
請求項３において、
前記階段関数は、前記重み付けのそれぞれを、ビットシフトによる−２、＋２、＋４、−８、−８、＋４、＋２、−２倍の乗算処理を行った結果に対して前記デジタルデータ自身を加算することによって実現することを特徴とするデジタル−アナログ変換器。
【請求項５】
請求項１〜４のいずれかにおいて、
前記アナログ積分が行われる回数は２回であり、複数の前記デジタルデータに対応した電圧をなめらかにつなぐ連続したアナログ信号を発生させることを特徴とするデジタル−アナログ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、離散的なデジタルデータを連続的なアナログ信号に変換するデジタル−アナログ変換器に関する。なお、本明細書においては、関数の値が局所的な領域で０以外の有限の値を有し、それ以外の領域で０となる場合を「有限台」と称して説明を行うものとする。
【０００２】
【従来の技術】
最近のデジタルオーディオ装置、例えばＣＤ（コンパクトディスク）プレーヤ等においては、離散的な音楽データ（デジタルデータ）から連続的なアナログの音声信号を得るためにオーバーサンプリング技術を適用したＤ／Ａ（デジタル−アナログ）変換器が用いられている。このようなＤ／Ａ変換器は、入力されるデジタルデータの間を補間して擬似的にサンプリング周波数を上げるために一般にはデジタルフィルタが用いられており、各補間値をサンプルホールド回路によって保持して階段状の信号波形を生成した後にこれをローパスフィルタに通すことによって滑らかなアナログの音声信号を出力している。
【０００３】
ところで、Ｄ／Ａ変換器に含まれるデジタルフィルタによるデータ補間は、一般にはｓｉｎｃ関数と称される標本化関数を用いて行われる。図１３は、ｓｉｎｃ関数の説明図である。ｓｉｎｃ関数は、ディラックのデルタ関数を逆フーリエ変換したときに現れるものであり、標本化周波数をｆとしたときにｓｉｎ（πｆｔ）／（πｆｔ）で定義される。このｓｉｎｃ関数は、ｔ＝０の標本点のみで１になり、他の全ての標本点では０となる。
【０００４】
従来は、このｓｉｎｃ関数の波形データをＦＩＲ（finite impulse response ）フィルタのタップ計数に設定したデジタルフィルタを用いることにより、オーバーサンプリングを行っている。
【０００５】
【発明が解決しようとする課題】
ところで、デジタルフィルタによって離散的な音声データ間の補間演算を行うオーバーサンプリング技術を用いると、減衰特性がなだらかなローパスフィルタを用いることができるため、ローパスフィルタによる位相特性を直線位相特性に近づけるとともに標本化折返し雑音を低減することが可能になる。このような効果は擬似的なサンプリング周波数を上げれば上げるほど顕著になるが、サンプリング周波数を上げるとそれだけデジタルフィルタやサンプルホールド回路の処理速度も高速化されるため、高速化に適した高価な部品を使用する必要があり、部品コストの上昇を招く。また、画像データのように本来のサンプリング周波数自体が高い場合（例えば数ＭＨｚ）には、これをオーバーサンプリングするには数十ＭＨｚから数百ＭＨｚで動作可能な部品を用いてデジタルフィルタやサンプルホールド回路を構成する必要があり、その実現が容易ではなかった。
【０００６】
また、オーバーサンプリング技術を用いた場合であっても、最終的には階段状の信号波形をローパスフィルタに通して滑らかなアナログ信号を生成しているため、ローパスフィルタを用いている限り厳密な意味での直線位相特性を持たせることができなかった。また、上述したｓｉｎｃ関数は、±∞で０に収束する関数であるため、正確な補間値を求めようとすると、全てのデジタルデータの値を考慮する必要があるが、実際は回路規模等の都合から、考慮するデジタルデータの範囲を限定してデジタルフィルタのタップ係数の数が設定されており、得られる補間値には打ち切り誤差が含まれていた。
【０００７】
このように、オーバーサンプリング技術を適用した従来のＤ／Ａ変換器は、擬似的にサンプリング周波数を上げるために高速な部品が必要であって、コスト高を招いたり、あるいは実現が容易ではかった。また、ローパスフィルタを通すため位相特性の劣化があり、しかもｓｉｎｃ関数を適用したデジタルフィルタを用いているため打ち切り誤差が含まれ、これらに対応した出力波形の歪みが生じていた。
【０００８】
本発明は、このような点に鑑みて創作されたものであり、その目的は、部品の動作速度を上げることなく歪みの少ない出力波形を得ることができるデジタル−アナログ変換器を提供することにある。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、本発明のデジタル−アナログ変換器は、入力されたデジタルデータのそれぞれに対応する値を有する所定の階段関数を発生させてこれらを加算し、階段状のアナログ電圧に変換した後に複数回のアナログ積分を行うことによって、順に入力される各デジタルデータに対応する電圧をなめらかにつなぐ連続したアナログ信号を発生する。このように、順に入力される複数のデジタルデータに対応する所定の階段関数を複数のデジタルデータのそれぞれについて発生させて各階段関数の値を加算し、その後この加算結果をアナログ電圧に変換して積分することにより連続的に変化するアナログ信号が得られるため、最終的なアナログ信号を得るためにローパスフィルタを用いる必要がなく、扱う信号の周波数によって位相特性が異なるために群遅延特性が悪化するといったことがなく、歪みの少ない出力波形を得ることができる。また、オーバーサンプリングを行っていた従来の手法に比べると、部品の動作速度を上げる必要がないため、高価な部品を使用する必要がなく、部品コストの低減が可能になる。
【００１０】
特に、上述した階段関数は、区分多項式によって構成された所定の標本化関数について、各区分多項式を複数回微分することにより得られる波形を用いることが好ましい。すなわち、反対にこの階段関数を複数回積分することにより、所定の標本化関数に対応した波形を得ることができるため、標本化関数による畳み込み演算を、階段関数を合成することによって等価的に実現することが可能になり、処理内容を単純化することができるため、デジタルデータをアナログ信号に変換するために必要な処理量の低減が可能になる。
【００１１】
また、上述した標本化関数は、全域が１回だけ微分可能であって有限台の値を有することが好ましい。自然界に存在する各種の信号は、滑らかに変化しているため微分可能性が必要であると考えられるが、その微分可能回数は必ずしも無限回である必要はなく、むしろ１回だけ微分可能であれば充分に自然現象を近似できると考えられる。このように、有限回微分可能であって有限台な標本化関数を用いることにより数々の利点があるが、従来はこのような条件を満たす標本化関数が存在しないと考えられていた。ところが、本発明者の研究によって、上述した条件を満たす関数が見いだされた。
【００１２】
具体的には、上述した標本化関数は、標本位置ｔが−２から＋２までの間で０以外の値を有する有限台の関数であり、−２≦ｔ＜−３／２については（−ｔ2 −４ｔ−４）／４で、−３／２≦ｔ＜−１については（３ｔ2 ＋８ｔ＋５）／４で、−１≦ｔ＜−１／２については（５ｔ2 ＋１２ｔ＋７）／４で、−１／２≦ｔ＜１／２については（−７ｔ2 ＋４）／４で、１／２≦ｔ＜１については（５ｔ2 −１２ｔ＋７）／４で、１≦ｔ＜３／２については（３ｔ2 −８ｔ＋５）／４で、３／２≦ｔ≦２については（−ｔ2 ＋４ｔ−４）／４で定義されるものを用いることができる。あるいは、このような標本化関数に対応する階段関数波形としては、等間隔に配置された５つのデジタルデータに対応した所定範囲において、−１、＋３、＋５、−７、−７、＋５、＋３、−１の重み付けがなされた同じ幅の８つの区分領域からなっているものを用いることができる。また、この重み付け処理は、ビットシフトによる−２、＋２、＋４、−８、−８、＋４、＋２、−２倍の乗算処理を行った結果に対してデジタルデータ自身を加算することによって実現することが好ましい。ビットシフトによって乗算処理が行われるため、処理の簡略化、高速化が可能になる。
【００１３】
このように、全域で１回だけ微分可能な標本化関数を用いることにより、複数の階段関数を加算した後に積分処理する回数を減らすことができ、処理量を低減することが可能になる。また、有限台の値を有する標本化関数を用いることにより、この有限台の区間に対応したデジタルデータのみを処理の対象とすればよいため、さらに処理量を低減することができ、しかも有限個のデジタルデータを対象に処理を行った場合の打ち切り誤差の発生を防止することができる。
【００１４】
【発明の実施の形態】
以下、本発明を適用した一実施形態のＤ／Ａ変換器について、図面を参照しながら詳細に説明する。図１は、本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数の説明図である。図１に示す標本化関数Ｈ（ｔ）は、微分可能性に着目した有限台の関数であり、例えば全域において１回だけ微分可能であって、横軸に沿った標本位置ｔが−２から＋２の間にあるときに０以外の有限な値を有する有限台の関数である。また、Ｈ（ｔ）は標本化関数であるため、ｔ＝０の標本位置のみで１になり、ｔ＝±１，±２の標本位置において０になるという特徴を有する。
【００１５】
上述した各種の条件（標本化関数、１回だけ微分可能、有限台）を満たす関数Ｈ（ｔ）が存在することが本発明者の研究により確かめられている。具体的には、このような標本化関数Ｈ（ｔ）は、３階Ｂスプライン関数をＦ（ｔ）としたときに、
Ｈ（ｔ）＝−Ｆ（ｔ＋１／２）／４＋Ｆ（ｔ）−Ｆ（ｔ−１／２）／４…（１）
で定義することができる。ここで、３階Ｂスプライン関数Ｆ（ｔ）は、
（４ｔ2 ＋１２ｔ＋９）／４        ；−３／２≦ｔ＜−１／２
−２ｔ2 ＋３／２                  ；−１／２≦ｔ＜１／２
（４ｔ2 −１２ｔ＋９）／４        ；１／２≦ｔ＜３／２    …（２）
で表される。
【００１６】
上述した標本化関数Ｈ（ｔ）は、二次の区分多項式であり、３階Ｂスプライン関数Ｆ（ｔ）を用いているため、全域で１回だけの微分可能性が保証される有限台の関数となっている。また、ｔ＝±１，±２の標本位置において０となる。
【００１７】
上述した（２）式を（１）式に代入して、標本化関数Ｈ（ｔ）を区分多項式の形で求めると、
（−ｔ2 −４ｔ−４）／４          ；−２≦ｔ＜−３／２
（３ｔ2 ＋８ｔ＋５）／４          ；−３／２≦ｔ＜−１
（５ｔ2 ＋１２ｔ＋７）／４        ；−１≦ｔ＜−１／２
（−７ｔ2 ＋４）／４              ；−１／２≦ｔ＜１／２
（５ｔ2 −１２ｔ＋７）／４        ；１／２≦ｔ＜１
（３ｔ2 −８ｔ＋５）／４          ；１≦ｔ＜３／２
（−ｔ2 ＋４ｔ−４）／４          ；３／２≦ｔ≦２        …（３）
と表すことができる。
【００１８】
このように、上述した関数Ｈ（ｔ）は、標本化関数であって、全域において１回だけ微分可能であり、しかも標本位置ｔ＝±２において０に収束する有限台の関数である。したがって、この標本化関数Ｈ（ｔ）を用いて各標本値に基づく重ね合わせを行うことにより、標本値間の値を１回だけ微分可能な関数を用いて補間することができる。
【００１９】
図２は、標本値とその間の補間値との関係を示す図である。一般に、与えられた各標本値のそれぞれについて補間位置における標本化関数の値を求め、これを用いて畳み込み演算を行うことにより、各標本値の間の中間位置に対応する補間値ｙを求めることができる。
【００２０】
従来から用いられているｓｉｎｃ関数はｔ＝±∞の標本位置で０に収束する関数であるため、補間値ｙを正確に求めようとすると、ｔ＝±∞までの各標本値に対応して補間位置でのｓｉｎｃ関数の値を計算し、これを用いて畳み込み演算を行う必要があった。ところが、本実施形態で用いる標本化関数Ｈ（ｔ）は、ｔ＝±２の標本位置で０に収束するため、補間位置を挟んで前後２個ずつの標本値を考慮すればよく、演算量を大幅に削減することができる。しかも、それ以外の標本値については、本来考慮すべきであるが演算量や精度等を考慮して無視しているというわけではなく、理論的に考慮する必要がないため、打ち切り誤差は発生しない。
【００２１】
図３は、図１に示す標本化関数を用いたデータ補間の説明図である。例えば、図３（Ａ）に示す標本位置ｔ１における標本値Ｙ（ｔ１）について具体的に説明する。補間位置ｔ０と標本位置ｔ１との距離は、隣接する２つの標本位置間の距離を正規化して１とすると、１＋ａとなる。したがって、標本位置ｔ１に標本化関数Ｈ（ｔ）の中心位置を合わせたときの補間位置ｔ０における標本化関数の値はＨ（１＋ａ）となる。実際には、標本値Ｙ（ｔ１）に一致するように標本化関数Ｈ（ｔ）の中心位置のピーク高さを合わせるため、上述したＨ（１＋ａ）をＹ（ｔ１）倍した値Ｈ（１＋ａ）・Ｙ（ｔ１）が求めたい値となる。
【００２２】
同様にして、図３（Ｂ）〜（Ｄ）に示すように、他の３つの標本値に対応して、補間位置ｔ０における各演算結果Ｈ（ａ）・Ｙ（ｔ２）、Ｈ（１−ａ）・Ｙ（ｔ３）、Ｈ（２−ａ）・Ｙ（ｔ４）が得られる。このようにして得られた４つの演算結果Ｈ（１＋ａ）・Ｙ（ｔ１）、Ｈ（ａ）・Ｙ（ｔ２）、Ｈ（１−ａ）・Ｙ（ｔ３）、Ｈ（２−ａ）・Ｙ（ｔ４）を加算して畳み込み演算を行うことにより、補間位置ｔ０における補間値ｙが求められる。
【００２３】
ところで、上述したように、原理的には各標本値に対応させて標本化関数Ｈ（ｔ）の値を計算して畳み込み演算を行うことにより各標本値の間の中間位置に対応する補間値を求めることができるが、図１に示した標本化関数は全域で１回だけ微分可能な二次の区分多項式であり、この特徴を利用して、等価的な他の処理手順によって補間値を求めることができる。
【００２４】
図４は、図１に示した標本化関数を１回微分した波形を示す図である。図１に示した標本化関数Ｈ（ｔ）は、全域で１回微分可能な二次の区分多項式であるため、これを１回微分することにより、図４に示すような連続的な折れ線状の波形からなる折れ線関数を得ることができる。
【００２５】
また、図５は図４に示した折れ線関数をさらに微分した波形を示す図である。但し、折れ線波形には複数の角点が含まれており、全域で微分することはできないため、隣接する２つの角点に挟まれた直線部分について微分を行うものとする。図４に示す折れ線波形を微分することにより、図５に示すような階段状の波形からなる階段関数を得ることができる。
【００２６】
このように、本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数は、全域を１回微分して折れ線関数が得られ、この折れ線関数の各直線部分をさらに微分することにより階段関数が得られる。したがって、反対に図５に示した階段関数を発生させ、これを２回積分することにより、図１に示した標本化関数Ｈ（ｔ）を得ることができる。
【００２７】
なお、図５に示した階段関数は正領域と負領域とが等しい面積を有しており、これらを合計した値が０となる特徴を有している。換言すれば、このような特徴を有する階段関数を複数回積分することにより、図１に示したような全域における微分可能性が保証された有限台の標本化関数を得ることができる。
【００２８】
ところで、図３に示した畳み込み演算による補間値の算出では、標本化関数Ｈ（ｔ）の値に各標本値を乗算したが、図５に示した階段関数を２回積分して標本化関数Ｈ（ｔ）を求める場合には、この積分処理によって得られた標本化関数の値に各標本値を乗算する場合の他に、等価的には、積分処理前の階段関数を発生させる際に、各標本値が乗算された階段関数を発生させ、この階段関数を用いて畳み込み演算を行った結果に対して２回の積分処理を行って補間値を求めることができる。本実施形態のＤ／Ａ変換器は、このようにして補間値を求めており、次にその詳細を説明する。
【００２９】
図６は、本実施形態のＤ／Ａ変換器の構成を示す図である。同図に示すＤ／Ａ変換器は、４つのデータ保持部１０−１、１０−２、１０−３、１０−４、４つの階段関数発生部１１−１、１１−２、１１−３、１１−４、加算部１２、Ｄ／Ａ変換器１４、２つの積分処理部１６、１８、タイミング制御部２０を含んで構成されている。
【００３０】
各データ保持部１０−１〜１０−４は、所定の時間間隔で順次入力される離散的なデジタルデータを巡回的に選択して取り込み、次の取り込みタイミングが到来するまでその値を保持する。例えば、最初に入力されるデジタルデータがデータ保持部１０−１に保持され、２番目に入力されるデジタルデータがデータ保持部１０−２に保持される。また、３番目、４番目に入力される各デジタルデータがデータ保持部１０−３、１０−４に保持される。各データ保持部１０−１〜１０−４におけるデータの保持動作が一巡すると、次に入力される５番目のデジタルデータは、一番早くデータを保持したデータ保持部１０−１に取り込まれて保持される。このようにして、順に入力される各デジタルデータがデータ保持部１０−１等によって巡回的に保持される。
【００３１】
各階段関数発生部１１−１〜１１−４は、対応するデータ保持部１０−１〜１０−４によるデジタルデータの保持タイミングに同期して、それぞれの保持データの値に比例した振幅（波高値）を有する階段関数を発生する。階段関数そのものは図５に示した形状を有しており、この階段関数の値が、データ保持部１０−１〜１０−４のそれぞれに保持されたデジタルデータの値に比例している。図５に示した階段関数の具体的な値は、上述した（３）式の各区分多項式を２回微分することにより得ることができ、以下のようになる。
【００３２】
−１      ；−２≦ｔ＜−３／２
３        ；−３／２≦ｔ＜−１
５        ；−１≦ｔ＜−１／２
−７      ；−１／２≦０
−７      ；０≦ｔ＜１／２
５        ；１／２≦ｔ＜１
３        ；１≦ｔ＜３／２
−１      ；３／２≦ｔ≦２
加算部１２は、４つの階段関数発生部１１−１〜１１−４から出力されるそれぞれの階段関数の値をデジタル的に加算する。Ｄ／Ａ変換器１４は、加算部１２から入力される階段状のデジタルデータに対応するアナログ電圧を発生する。このＤ／Ａ変換器１０では、入力されるデジタルデータの値に比例した一定のアナログ電圧を発生するため、入力されるデジタルデータに対応して階段状に電圧レベルが変化する出力電圧が得られる。
【００３３】
縦続接続された２つの積分処理部１６、１８は、Ｄ／Ａ変換器１４の出力端に現れる階段状に変化する出力電圧に対して２回の積分処理を行う。前段の積分処理部１６からは直線状（一次関数的）に変化する出力電圧が得られ、後段の積分処理部１８からは二次関数的に変化する出力電圧が得られる。このようにして、複数のデジタルデータが一定間隔で入力されると、後段の積分処理部１８からは、各デジタルデータに対応する電圧の間を１回だけ微分可能な滑らかな曲線で結んだ連続的なアナログ信号が得られる。
【００３４】
ところで、上述した階段関数発生部１１−１から出力される階段関数の値は、データ保持部１０−１に保持されたデジタルデータの値に比例しているため、この階段関数の値に対応する電圧値に対して２つの積分処理部１６、１８によって積分処理を２回繰り返すことにより、後段の積分処理部１８からは、図１に示した階段関数と入力されるデジタルデータとを乗算した結果に対応する電圧波形の信号が出力される。また、加算部１２によって、各階段関数発生部１１−１〜１１−４から出力される階段関数の値を加算するということは、後段の積分処理部１８から出力される信号に着目すると、図１に示した階段関数を用いて畳み込み演算を行うことに他ならない。
【００３５】
したがって、本実施形態のＤ／Ａ変換器にデジタルデータが一定の時間間隔で入力される場合を考えると、この入力間隔に対応させて各階段関数発生部１１−１〜１１−４による階段関数波形の発生開始タイミングをずらし、それぞれにおいて発生した階段関数の加算を行い、その結果をアナログ電圧に変換した後に２回の積分処理を行うことにより、一定間隔で入力されるデジタルデータに対応した電圧間を滑らかに結ぶアナログ信号が得られる。
【００３６】
図７は、本実施形態のＤ／Ａ変換器の動作タイミングを示す図である。図７（Ａ）に示すように一定の時間間隔でデジタルデータＤ1 、Ｄ2 、Ｄ3 、…が入力されると、各データ保持部１０−１〜１０−４は、これらのデジタルデータＤ1 、Ｄ2 、Ｄ3 、…を巡回的に保持する。具体的には、データ保持部１０−１は、１番目に入力されるデジタルデータＤ1 を取り込んで、入力されるデジタルデータが一巡するまで（５番目のデジタルデータＤ5 が入力されるまで）保持する（図７（Ｂ））。また、この１番目のデジタルデータＤ1 の保持タイミングに合わせて、階段関数発生部１１−１は、このデジタルデータＤ1 に比例した値を有する階段関数を発生する（図７（Ｃ））。
【００３７】
同様に、データ保持部１０−２は、２番目に入力されるデジタルデータＤ2 を取り込んで、入力されるデジタルデータが一巡するまで（６番目のデジタルデータＤ6 が入力されるまで）保持する（図７（Ｄ））。また、この２番目のデジタルデータＤ2 の保持タイミングに合わせて、階段関数発生部１１−２は、このデジタルデータＤ2 に比例した値を有する階段関数を発生する（図７（Ｅ））。
【００３８】
データ保持部１０−３は、３番目に入力される入力データＤ3 を取り込んで、入力されるデジタルデータが一巡するまで（７番目のデジタルデータＤ7 が入力されるまで）保持する（図７（Ｆ））。また、この３番目のデジタルデータＤ3 の保持タイミングに合わせて、階段関数発生部１１−３は、このデジタルデータＤ3 に比例した値を有する階段関数を発生する（図７（Ｇ））。
【００３９】
データ保持部１０−４は、４番目に入力されるデジタルデータＤ4 を取り込んで、入力されるデジタルデータが一巡するまで（８番目のデジタルデータＤ8 が入力されるまで）保持する（図７（Ｈ））。また、この４番目のデジタルデータＤ4 の保持タイミングに合わせて、階段関数発生部１１−４は、このデジタルデータＤ4 に比例した値を有する階段関数を発生する（図７（Ｉ））。
【００４０】
加算部１２は、このようにして４つの階段関数発生部１１−１〜１１−４のそれぞれから出力される各階段関数の値を加算する。ところで、図５に示したように、各階段関数発生部１１−１〜１１−４によって発生する階段関数は、図１に示した標本化関数の有限台の範囲である標本位置ｔ＝−２〜＋２の領域を０．５毎に分割した８つの区分領域を有する有限台の関数である。例えば、標本位置ｔ＝−２から＋２に向かって順に第１区分領域、第２区分領域、…第８区分領域とする。
【００４１】
まず加算部１２は、階段関数発生部１１−１から出力される第７区分領域に対応する値（３Ｄ1 ）と、階段関数発生部１１−２から出力される第５区分領域に対応する値（−７Ｄ2 ）と、階段関数発生部１１−３から出力される第３区分領域に対応する値（５Ｄ3 ）と、階段関数発生部１１−４から出力される第１区分領域に対応する値（−Ｄ4 ）とを加算して、加算結果（３Ｄ1 −７Ｄ2 ＋５Ｄ3 −Ｄ4 ）を出力する。
【００４２】
次に、加算部１２は、階段関数発生部１１−１から出力される第８区分領域に対応する値（−Ｄ1 ）と、階段関数発生部１１−２から出力される第６区分領域に対応する値（５Ｄ2 ）と、階段関数発生部１１−３から出力される第４区分領域に対応する値（−７Ｄ3 ）と、階段関数発生部１１−４から出力される第２区分領域に対応する値（３Ｄ4 ）とを加算して、加算結果（−Ｄ1 ＋５Ｄ2 −７Ｄ3 ＋３Ｄ4 ）を出力する。
【００４３】
このようにして加算部１２から順に階段状の加算結果が出力されると、Ｄ／Ａ変換器１４は、この加算結果（デジタルデータ）に基づいてアナログ電圧を発生する。このＤ／Ａ変換器１４では、入力されるデジタルデータの値に比例した一定のアナログ電圧が発生されるため、入力されるデジタルデータに対応して階段状に電圧レベルが変化する出力波形が得られる（図７（Ｊ））。
【００４４】
Ｄ／Ａ変換部１４から階段状の電圧レベルを有する波形が出力されると、前段の積分処理部１６は、この波形を積分して折れ線状の波形を出力し（図７（Ｋ））、後段の積分処理部１８は、この折れ線状の波形をさらに積分して、デジタルデータＤ2 とＤ3 のそれぞれに対応した電圧値の間を１回だけ微分可能な滑らかな曲線で結ぶ出力電圧を発生する（図７（Ｌ））。
【００４５】
このように、本実施形態のＤ／Ａ変換器は、入力されるデジタルデータを保持するタイミングに合わせて階段関数を発生させ、この階段関数を４つのデジタルデータについて加算した後にこの加算結果に対応したアナログ電圧を発生させ、さらにその後に２回の積分処理を行うことにより、各デジタルデータに対応した電圧を滑らかにつなぐ連続したアナログ信号を発生することができる。
【００４６】
特に、入力される各デジタルデータに対応させて、それぞれが異なる開始タイミングで４つの階段関数を発生させ、この加算結果に対応するアナログ電圧を発生させた後に２回の積分処理を行うことにより、連続的なアナログ信号が得られるため、従来のようにサンプルホールド回路やローパスフィルタが不要であって直線位相特性が悪化することもなく、良好な群遅延特性を実現することができる。また、標本位置ｔが±２において０に収束する有限台の標本化関数Ｈ（ｔ）を用いているため、デジタルデータ間の補間処理を行うために前後４つのデジタルデータのみを用いればよく、補間演算を行うために必要な処理量を少なくすることができる。さらに、従来のようにオーバーサンプリング処理を行っていないため、入力されるデジタルデータの時間間隔に応じて決まる所定の動作速度を確保するだけでよく、特に高速な信号処理を行う必要もないため、高価な部品を用いる必要もない。
【００４７】
図８は、図６に示したＤ／Ａ変換器の詳細構成を示す図である。図８に示すように、各データ保持部１０−１〜１０−４はＤ型フロップフロップ（Ｄ−ＦＦ）によって構成されており、バッファ２２を介して入力されるデータに対して、取り込みタイミングを入力データの１周期分ずつ順番にずらしていくことにより、入力データＤ1 、Ｄ2 、Ｄ3 、…を巡回的に保持する。例えば、８ビットのデジタルデータが入力されるものとすると、各データ保持部１０−１〜１０−４に保持された８ビットのデータは、それぞれに対応する階段関数発生部１１−１〜１１−４に入力される。
【００４８】
図９は、階段関数発生部１１−１〜１１−４の詳細な構成を示す図である。なお、４つの階段関数発生部１１−１〜１１−４は同じ構成を有しており、以下では、代表して階段関数発生部１１−１の詳細について説明する。
【００４９】
図９に示すように、階段関数発生部１１−１は、反転出力を有する２つのトライステートバッファ１００、１０２と、非反転出力を有する２つのトライステートバッファ１０４、１０６と、この階段関数発生部１１−１に入力されるデータとトライステートバッファ１００〜１０６のいずれかを介して出力されるデータとを加算する加算器（ＡＤＤ）１０８とを含んで構成されている。
【００５０】
ところで、図５に示した階段関数は、横軸を上方向に＋１シフトすると図１０に示す階段関数に変形される。この変形後の階段関数のそれぞれの値は、２のべき乗の値になっているため、各値を乗数として入力データに対する乗算を行う場合には、単純なビットシフト操作によって乗算を実行することができる。その後、上方向に＋１シフトした横軸を元に戻す処理（乗算結果に入力データを加算する処理）を行って、各階段関数発生部の出力値とすればよい。
【００５１】
具体的には、トライステートバッファ１００は、入力データに対して１ビット分シフトするとともに、そのシフトされたデータの各ビットを反転して出力すると同時に、加算器１０８のキャリー入力に１を加えることによって、（−２）倍の乗算が行われる。図１０の「Ｓ１」で示すタイミングで、トライステートバッファ１００から乗算結果に対応するデータを出力することにより、階段関数の第１および第８の区分領域に対応するデータが得られる。
【００５２】
同様に、トライステートバッファ１０２は、入力データを１ビット分シフトすることにより、２倍の乗算を行う。図１０の「Ｓ２」で示すタイミングで、トライステートバッファ１０２から乗算結果に対応するデータを出力することにより、階段関数の第２および第７の区分領域に対応するデータが得られる。
【００５３】
トライステートバッファ１０４は、入力データを２ビット分シフトすることにより、４倍の乗算を行う。図１０の「Ｓ３」で示すタイミングで、トライステートバッファ１０４から乗算結果に対応するデータを出力することにより、階段関数の第３および第６の区分領域に対応するデータが得られる。
【００５４】
トライステートバッファ１０６は、入力データを３ビットシフトするとともに各ビットを反転し、加算器１０８のキャリー入力に１を加えることにより、（−８）倍の乗算を行う。図１０の「Ｓ４」で示すタイミングで、トライステートバッファ１００から乗算結果に対応するデータを出力することにより、階段関数の第４および第５の区分領域に対応するデータが得られる。
【００５５】
加算器１０８は、トライステートバッファ１００〜１０６のいずれかから選択的に出力される正あるいは負のデータと、階段関数発生部１１−１に入力されるデータとを加算する。そして、加算器１０８によって得られるデータが階段関数１１−１から出力される。
【００５６】
なお、加算器１０８では、ビットシフトされた結果を反転したトライステートバッファ１００、１０２の出力データが入力されるか、あるいはビットシフトのみがなされたトライステートバッファ１０４、１０６の出力データが入力されるかによって、処理手順の詳細が異なる。すなわち、ビットシフトがされていないデータを用いて加算を行う場合には、単純に２つのデータの加算処理が行われる。また、ビット反転が行われたデータを用いて加算を行う場合には、２つのデータを加算した後に最下位ビットｂ０に‘１’を加算する。加算器１０８に入力されたデータがいずれの種類に属するかは、最上位ビットが‘１’であるか否かを調べればよい。
【００５７】
図８に示す加算器１２は、２つの入力端子を有する３つの加算器（ＡＤＤ）１２０、１２２、１２４によって構成されている。これら３つの加算器１２０、１２２、１２４によって、４つの階段関数発生部１１−１〜１１−４から出力されるそれぞれのデータが加算される。この加算結果がＤ／Ａ変換器（ＤＡＣ）１４に入力されて階段状の電圧波形に変換され、縦続接続された２つの積分処理部１６、１８のうちの前段の積分処理部１６に印加される。
【００５８】
また、図８に示すように、前段の積分処理部１６は、２つの演算増幅器１４０、１４１、２つのキャパシタ１４２、１４３、２つの抵抗１４４、１４５およびスイッチ１４６を含んで構成されている。一方の演算増幅器１４０とキャパシタ１４２および抵抗１４４によって積分回路が構成されており、抵抗１４４を介して演算増幅器１４０の反転入力端子に印加されるＤ／Ａ変換器１４の出力電圧に対して所定の積分動作が行われる。また、後段の積分処理部１８は、２つの演算増幅器１５０、１５１、２つのキャパシタ１５２、１５３、２つの抵抗１５４、１５５およびスイッチ１５６を含んで構成されている。一方の演算増幅器１５０とキャパシタ１５２および抵抗１５４によって積分回路が構成されており、抵抗１５４を介して演算増幅器１５０の反転入力端子に印加される前段の積分処理部１６の出力電圧に対して所定の積分動作が行われる。
【００５９】
ところで、本実施形態のＤ／Ａ変換器は、例えばテレビジョン受信機のＲＧＢ信号や輝度信号等の映像信号を得る回路として用いる用途に適している。具体的には、テレビジョン受信機用のＤ／Ａ変換器は、図８に構成を示した回路をＲ、Ｇ、Ｂデータのそれぞれに対応させて３組備えており、１画面に対応するフレームを構成する各走査線毎に所定の時間間隔でそれぞれが８ビットのＲ、Ｇ、Ｂデータが入力されて、それぞれのデータを補間する連続的なＲ、Ｇ、Ｂアナログ電圧を生成する。
【００６０】
実際の積分回路では、出力電圧のドリフトが生じるため、この影響を取り除く回路を有することが好ましい。本実施形態では、前段の積分処理部１６に含まれる演算増幅器１４１とキャパシタ１４３および抵抗１４５によって平均値を０レベルに保持する回路が構成されており、演算増幅器１４０等によって構成される積分回路の出力の平均値が常に０Ｖとなるように演算増幅器１４０の非反転入力端子の電圧レベルが調整される。
【００６１】
後段の積分処理部１８に含まれる演算増幅器１５２とキャパシタ１５３および抵抗１５５によって平均レベル保持回路が構成されており、演算増幅器１５０等によって構成される積分回路の出力の平均値が、演算増幅器１５１の非反転入力端子に印加される電圧レベルと同じになるように、演算増幅器１５０の非反転入力端子の電圧レベルが調整される。なお、演算増幅器１５１の非反転入力端子に印加される電圧レベルは、入力データそのものをアナログ電圧に変換してその平均レベルを求めたものが用いられ、この電圧レベルを求めるために、順次入力される入力データを保持するＤ型フリップフロップによって構成されるデータ保持部１８０と、この保持されたデジタルデータに対応するアナログ電圧を発生するＤ／Ａ変換器１８２と、Ｄ／Ａ変換器１８２の出力電圧を積分する積分回路１８４とが備わっている。
【００６２】
また、１フレーム毎に２つの積分処理部１６、１８に含まれる各積分回路の積分キャパシタに蓄積される電荷をリセットするために、スイッチ１４６、１５６が設けられており、垂直ブランキング信号がＤ型フリップフロップによって構成される同期化回路１８６によって同期化されて、垂直ブランキング期間に２つのスイッチ１４６、１５６がオン状態になる。このとき、演算増幅器１４０に接続されたキャパシタ１４２と演算増幅器１５０に接続されたキャパシタ１５２のそれぞれが放電され、それぞれの積分回路がリセットされる。
【００６３】
図１１は、タイミング制御部２０の詳細な構成を示す図である。同図に示すように、タイミング制御部２０は、３ビットカウンタ１６０と、非反転出力を有する３つの排他的論理和回路１６１〜１６３と、反転出力を有する２つの排他的論理和回路１６４、１６５と、非反転出力を有する３つの論理積回路１６６〜１７０と、反転出力を有する３つの論理和回路１７１〜１７３とを含んで構成されている。
【００６４】
また、図１２は、図１１に示したタイミング制御部２０の動作タイミングを示す図である。図１２において示したＣＬＫ、ｂ０〜ｂ２、ｃ１〜ｃ５、ｄ１〜ｄ８のそれぞれの波形は、図１１においてそれぞれの符号を付した箇所に現れる波形を示している。図１１および図１２に示すように、３ビットカウンタ１６０は、入力されるクロック信号ＣＬＫに同期したカウント動作を行っており、このクロック信号が立ち上がる毎にカウントアップされ、３ビット出力ｂ０、ｂ１、ｂ２が更新される。
【００６５】
上述したタイミング制御部２０を用いて各階段関数発生部１１−１〜１１−４に含まれる３つのスイッチのオンオフ状態を切り替えることにより、図７（Ｃ）、（Ｅ）、（Ｇ）、（Ｉ）に示した各階段関数を発生させることができる。具体的には、階段関数発生部１１−１によって図７（Ｃ）に示した階段関数を発生させるために、この階段関数発生部１１−１内の４つのトライステートバッファ１００〜１０６のオンオフ状態を、図１１に示した論理和回路１７１の出力（ｄ３）、論理積回路１６９の出力（ｄ７）、論理積回路１６７の出力（ｄ２）、論理積回路１６６の出力（ｄ１）の論理状態によってそれぞれ切り替える。
【００６６】
同様に、階段関数発生部１１−２によって図７（Ｅ）に示した階段関数を発生させるために、この階段関数発生部１１−２内の４つのトライステートバッファ１００〜１０６のオンオフ状態を、図１１に示した論理和回路１７３の出力（ｄ６）、論理積回路１７０の出力（ｄ８）、論理和回路１７２の出力（ｄ５）、論理積回路１６８の出力（ｄ４）の論理状態によってそれぞれ切り替える。階段関数発生部１１−３によって図７（Ｇ）に示した階段関数波形を発生させるために、この階段関数発生部１１−３内の４つのトライステートバッファ１００〜１０６のオンオフ状態を、図１１に示した論理積回路１６９の出力（ｄ７）、論理和回路１７１の出力（ｄ３）、論理積回路１６６の出力（ｄ１）、論理積回路１６７の出力（ｄ２）の論理状態によってそれぞれ切り替える。階段関数発生部１１−４によって図７（Ｉ）に示した階段関数を発生させるために、この階段関数発生部１１−４内の４つのトライステートバッファ１００〜１０６のオンオフ状態を、図１１に示した論理積回路１７０の出力（ｄ８）、論理和回路１７３の出力（ｄ６）、論理積回路１６８の出力（ｄ４）、論理和回路１７２の出力（ｄ５）の論理状態によってそれぞれ切り替える。
【００６７】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、標本化関数を全域で１回だけ微分可能な有限台の関数としたが、微分可能回数を２回以上に設定してもよい。また、図１に示すように、本実施形態の標本化関数は、ｔ＝±２で０に収束するようにしたが、ｔ＝±３以上で０に収束するようにしてもよい。例えば、ｔ＝±３で０に収束するようにした場合には、図６に示したＤ／Ａ変換器に含まれるデータ保持部や階段関数発生部のそれぞれの数を６とし、６個のデジタルデータを対象に補間処理を行ってこれらのデジタルデータをなめらかにつなぐアナログ電圧を発生すればよい。
【００６８】
また、必ずしも有限台の標本化関数を用いて補間処理を行う場合に限らず、−∞〜＋∞の範囲で値を有する有限回微分可能な標本化関数を用い、有限の標本位置に対応する複数個のデジタルデータのみを補間処理の対象とするようにしてもよい。例えば、このような標本化関数が二次の区分多項式で定義されているものとすると、各区分多項式を２回微分することにより所定の階段関数波形を得ることができるため、この階段関数波形を用いて電圧の合成を行った結果に対して２回の積分処理を行うことにより、デジタルデータに対応した電圧をなめらかにつなぐアナログ信号を得ることができる。
【００６９】
また、上述した実施形態では、Ｄ／Ａ変換器の用途の一例としてテレビジョン受像器に使用する場合を説明したが、それ以外の用途、例えばコンパクトディスク等に記録されたデジタルのオーディオデータをアナログのオーディオ音声に変換する場合などに本発明のＤ／Ａ変換器を用いることができる。
【００７０】
【発明の効果】
上述したように、本発明によれば、順に入力される複数のデジタルデータのそれぞれに対応する所定の階段関数を発生させてこれらを加算し、その後この加算結果をアナログ電圧に変換して積分することにより連続的に変化するアナログ電圧が得られるため、最終的なアナログ信号を得るためにローパスフィルタを用いる必要がなく、扱う信号の周波数によって位相特性が異なるために群遅延特性が悪化するといったことがなく、歪みの少ない出力波形を得ることができる。また、オーバーサンプリングを行っていた従来の手法に比べると、部品の動作速度を上げる必要がないため、高価な部品を使用する必要がなく、部品コストの低減が可能になる。
【図面の簡単な説明】
【図１】本実施形態のＤ／Ａ変換器における補間演算に用いられる標本化関数の説明図である。
【図２】標本値とその間の補間値との関係を示す図である。
【図３】図１に示す標本化関数を用いたデータ補間の説明図である。
【図４】図１に示した標本化関数を１回微分した波形を示す図である。
【図５】図４に示した折れ線関数をさらに微分した波形を示す図である。
【図６】本実施形態のＤ／Ａ変換器の構成を示す図である。
【図７】本実施形態のＤ／Ａ変換器の動作タイミングを示す図である。
【図８】図６に示したＤ／Ａ変換器の詳細構成を示す図である。
【図９】階段関数発生部の詳細構成を示す図である。
【図１０】変形後の階段関数と階段関数発生部内の各トライステートバッファのオンオフ切替タイミングとの関係を示す図である。
【図１１】タイミング制御部の詳細な構成を示す図である。
【図１２】図１１に示したタイミング制御部の動作タイミングを示す図である。
【図１３】ｓｉｎｃ関数の説明図である。
【符号の説明】
１０−１、１０−２、１０−３、１０−４  データ保持部
１１−１、１１−２、１１−３、１１−４  階段関数発生部
１２  加算器
１４  Ｄ／Ａ（デジタル−アナログ）変換器
１６、１８  積分処理部
２０  タイミング制御部
【図１】
0003992849.tif 000002
【図２】
0003992849.tif 000003
【図３】
0003992849.tif 000004
【図４】
0003992849.tif 000005
【図５】
0003992849.tif 000006
【図６】
0003992849.tif 000007
【図７】
0003992849.tif 000008
【図８】
0003992849.tif 000009
【図９】
0003992849.tif 000010
【図１０】
0003992849.tif 000011
【図１１】
0003992849.tif 000012
【図１２】
0003992849.tif 000013
【図１３】
0003992849.tif 000014