(57)【要約】 【課題】低消費電力で、ラッチアップのような不具合を起こすことがなく、低価格で実現可能なゲート駆動回路を提供する。【解決手段】ゲート駆動回路内のゲート制御回路は、第１出力ノードがハイ電位からロー電位に下がる前に、第２出力ノードをハイ電位からロー電位に下げ、第２出力ノードがロー電位からハイ電位に上がる前に、第１出力ノードをロー電位からハイ電位に上げる第１タイミング制御部と、第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、他方がオフからオンに変化する前に一方をオンからオフに変化させる第２タイミング制御部と、第２ＰＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、一方がオンからオフに変化した後に他方をオフからオンに変化させる第３タイミング制御部と、を有する。【選択図】図１
2016171720.tif 000002
【特許請求の範囲】
【請求項１】
第１基準電圧ノードと第１出力ノードとの間に接続される第１ＰＭＯＳトランジスタと、
前記第１出力ノードと、前記第１基準電圧ノードより電圧レベルが低い第２基準電圧ノードと、の間に接続される第１ＮＭＯＳトランジスタと、
前記第１基準電圧ノードと第２出力ノードとの間に接続される第２ＰＭＯＳトランジスタと、
前記第２出力ノードと前記第２基準電圧ノードとの間に接続される第２ＮＭＯＳトランジスタと、
入力信号に基づいて、前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタの各ゲート信号を生成するゲート制御回路と、を備え、
前記ゲート制御回路は、
前記第１出力ノードがハイ電位からロー電位に下がる前に、前記第２出力ノードをハイ電位からロー電位に下げ、前記第２出力ノードがロー電位からハイ電位に上がる前に、前記第１出力ノードをロー電位からハイ電位に上げる第１タイミング制御部と、
前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、前記他方がオフからオンに変化する前に前記一方をオンからオフに変化させる第２タイミング制御部と、
前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、前記一方がオンからオフに変化した後に前記他方をオフからオンに変化させる第３タイミング制御部と、を有するゲート駆動回路。
【請求項２】
前記第１タイミング制御部は、前記入力信号を第１の時間遅延させる第１遅延回路を有し、
前記第２タイミング制御部および前記第３タイミング制御部は、前記第１の時間を用いて、前記第１出力ノードおよび前記第２出力ノードの電位が変化するタイミングをずらす請求項１に記載のゲート駆動回路。
【請求項３】
前記第２タイミング制御部は、
前記第１ＰＭＯＳトランジスタのゲート信号の立ち上がりタイミングから第２の時間遅れて、前記第１ＮＭＯＳトランジスタのゲート信号を立ち上げる第２遅延回路と、
前記第１ＮＭＯＳトランジスタのゲート信号の立ち下がりタイミングから第３の時間遅れて、前記第１ＰＭＯＳトランジスタのゲート信号を立ち下げる第３遅延回路と、を有し、
前記第３タイミング制御部は、
前記第２ＰＭＯＳトランジスタのゲート信号の立ち上がりタイミングから第４の時間遅れて、前記第２ＮＭＯＳトランジスタのゲート信号を立ち上げる第４遅延回路と、
前記第２ＮＭＯＳトランジスタのゲート信号の立ち下がりタイミングから第５の時間遅れて、前記第２ＰＭＯＳトランジスタのゲート信号を立ち下げる第５遅延回路と、を有する請求項１または２に記載のゲート駆動回路。
【請求項４】
前記第１出力ノードの電圧により制御される第３トランジスタと、前記第２出力ノードの電圧により制御される第４トランジスタと、によって制御される第５トランジスタの出力電流が過電流状態か否かを検出する過電流検出回路を備え、
前記ゲート制御回路は、前記過電流状態であることが検出されると、前記第１出力ノードをハイ電位かつ前記第２出力ノードをロー電位に設定する請求項１乃至３のいずれかに記載のゲート駆動回路。
【請求項５】
前記第５トランジスタのゲートと前記第２基準電圧ノードとの間に直列接続されたインピーダンス素子および第６トランジスタを備え、
前記ゲート制御回路は、前記過電流状態であることが検出されると、前記第６トランジスタをオンする請求項４に記載のゲート駆動回路。
【請求項６】
前記第５トランジスタのゲート電圧が第１電圧以下になったか否かを検出する第１電圧検出回路を備え、
前記ゲート制御回路は、前記過電流状態であることが検出された状態で、前記第１電圧検出回路にて前記第１電圧以下になったことが検出されると、前記第２出力ノードをロー電位からハイ電位に変化させる請求項４または５に記載のゲート駆動回路。
【請求項７】
前記第５トランジスタのゲート電圧が前記第１電圧より低い第２電圧になったか否かを検出する第２電圧検出回路と、
前記ゲート制御回路は、前記過電流状態であることが検出された状態で、前記第２電圧検出回路にて前記第２電圧以下になったことが検出されると、前記第５トランジスタのゲート電圧をロー電圧まで引き下げる第７トランジスタと、を備える請求項６に記載のゲート駆動回路。
【請求項８】
前記ゲート制御回路は、いったん前記過電流状態になると、第１信号または第２信号が所定論理になるまで、前記第１出力ノードのハイ電位と前記第２出力ノードのロー電位とを保持し、前記第１信号または第２信号が前記所定論理になると、前記入力信号の論理に応じて、前記第１出力ノードおよび前記第２出力ノードの電位を変化させるリスタート回路を備える請求項４乃至７のいずれかに記載のゲート駆動回路。
【請求項９】
第１基準電圧ノードと第１出力ノードとの間に接続される第１ＰＭＯＳトランジスタと、
前記第１出力ノードと、前記第１基準電圧ノードより電圧レベルが低い第２基準電圧ノードと、の間に接続される第１ＮＭＯＳトランジスタと、
前記第１基準電圧ノードと第２出力ノードとの間に接続される第２ＰＭＯＳトランジスタと、
前記第２出力ノードと前記第２基準電圧ノードとの間に接続される第２ＮＭＯＳトランジスタと、を備え、
前記第１出力ノードの電位は、ハイ電位からロー電位に第１変化し、前記第２出力ノードの電位は、前記第１変化の前にハイ電位からロー電位に変化し、前記第２出力ノードの電位はロー電位からハイ電位に第２変化し、前記第１出力ノードの電位は、前記第２変化の前にロー電位からハイ電位に変化し、
前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方がオンからオフに変化し、前記他方がオフからオンに変化する前に前記一方がオンからオフに変化し、
前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方がオンからオフに変化し、前記一方がオンからオフに変化した後に前記他方がオフからオンに変化するゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート駆動回路に関する。
【背景技術】
【０００２】
ＩＧＢＴなどの高電流をスイッチするパワー半導体素子は、１０Ｖ以上の高電圧をゲートに印加する必要がある。よって、パワー半導体素子のゲートは、高耐圧のハイサイド側ＭＯＳトランジスタとローサイド側ＭＯＳトランジスタとで駆動されることが多い。ハイサイド側ＭＯＳトランジスタとローサイド側ＭＯＳトランジスタは、電源電圧ノードと接地ノードとの間に直列接続される。このため、両トランジスタが同タイミングでオンしてしまうと、電源電圧ノードと接地ノード間に貫通電流が流れてしまい、電力の損失になる。よって、ハイサイド側ＭＯＳトランジスタとローサイド側ＭＯＳトランジスタが同時にオンしないような制御が必要となる。
【０００３】
また、ハイサイド側ＭＯＳトランジスタとローサイド側ＭＯＳトランジスタのそれぞれを制御するゲート駆動回路の内部でも、貫通電流が流れないような制御が必要となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０１２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、貫通電流が流れないように制御するゲート駆動回路を提供するものである。
【課題を解決するための手段】
【０００６】
本実施形態によれば、第１基準電圧ノードと第１出力ノードとの間に接続される第１ＰＭＯＳトランジスタと、
前記第１出力ノードと、前記第１基準電圧ノードより電圧レベルが低い第２基準電圧ノードと、の間に接続される第１ＮＭＯＳトランジスタと、
前記第１基準電圧ノードと第２出力ノードとの間に接続される第２ＰＭＯＳトランジスタと、
前記第２出力ノードと前記第２基準電圧ノードとの間に接続される第２ＮＭＯＳトランジスタと、
入力信号に基づいて、前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタの各ゲート信号を生成するゲート制御回路と、を備え、
前記ゲート制御回路は、
前記第１出力ノードがハイ電位からロー電位に下がる前に、前記第２出力ノードをハイ電位からロー電位に下げ、前記第２出力ノードがロー電位からハイ電位に上がる前に、前記第１出力ノードをロー電位からハイ電位に上げる第１タイミング制御部と、
前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、前記他方がオフからオンに変化する前に前記一方をオンからオフに変化させる第２タイミング制御部と、
前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、前記一方がオンからオフに変化した後に前記他方をオフからオンに変化させる第３タイミング制御部と、を有するゲート駆動回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態によるゲート駆動回路１のブロック図。
【図２】第１〜第３タイミング制御部３〜５の内部構成の一例を示す回路図。
【図３】第１の実施形態によるゲート駆動回路１の信号波形図。
【図４】第２の実施形態による第１〜第３タイミング制御部３〜５の内部構成を示す回路図。
【図５】第２の実施形態によるゲート駆動回路１の信号波形図。
【図６】第３の実施形態による第１タイミング制御部３の内部構成を示す回路図。
【図７】第４の実施形態によるゲート制御回路２のブロック図。
【図８】過電流検出回路３１の内部構成を示す回路図。
【図９】ソフトターンオフ回路３２およびミラークランプ回路３３の内部構成の一例を示す回路図。
【図１０】リスタート回路３４と第１〜第３タイミング制御部３〜５との内部構成の一例を示す回路図。
【図１１】第３タイミング制御部５との内部構成の一例を示す回路図
【図１２】第４の実施形態によるゲート駆動回路の信号波形図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、ゲート駆動回路内の特徴的な構成および動作を中心に説明するが、ゲート駆動回路には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
【０００９】
（第１の実施形態）
図１は第１の実施形態によるゲート駆動回路１のブロック図である。図１のゲート駆動回路１は、ハイサイド側ＰＭＯＳトランジスタ（第３トランジスタ）Ｑ１を駆動する第１ＰＭＯＳトランジスタＱ２および第１ＮＭＯＳトランジスタＱ３と、ローサイド側ＮＭＯＳトランジスタ（第４トランジスタ）Ｑ４を駆動する第２ＰＭＯＳトランジスタＱ５および第２ＮＭＯＳトランジスタＱ６と、これらトランジスタＱ２、Ｑ３、Ｑ５およびＱ６の各ゲート信号を生成するゲート制御回路２とを備えている。
【００１０】
ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４は、通常はゲート駆動回路１のＩＣに外付けされる。ただし、ゲート駆動回路１のＩＣ内に、ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４を内蔵してもよい。
【００１１】
ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４は、ＩＧＢＴ等のパワー半導体素子（第５トランジスタ）Ｑ７を駆動するために用いられる。このパワー半導体素子Ｑ７も、ゲート駆動回路１のＩＣに外付けされる。
【００１２】
ハイサイド側ＰＭＯＳトランジスタＱ１は、電源電圧ＶＣＣＨノードとパワー半導体素子Ｑ７のゲートとの間に接続されている。また、ローサイド側ＮＭＯＳトランジスタＱ４は、接地ノードとパワー半導体素子Ｑ７のゲートとの間に接続されている。図１では、ハイサイド側ＰＭＯＳトランジスタＱ１のドレインとパワー半導体素子Ｑ７のゲートとの間に抵抗素子Ｒ１を接続し、同様に、ローサイド側ＮＭＯＳトランジスタＱ４のドレインとパワー半導体素子Ｑ７のゲートとの間に抵抗素子Ｒ２を接続しているが、これら抵抗素子Ｒ１，Ｒ２は省略してもよい。
【００１３】
ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４は、例えばＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタである。これらトランジスタは、ゲート耐圧が例えば６Ｖ以下で、ドレイン−ソース間耐圧が例えば４０Ｖである。
【００１４】
第１ＰＭＯＳトランジスタＱ２は、電源電圧ＶＣＣＨノードとハイサイド側ＰＭＯＳトランジスタＱ１のゲートとの間に接続されている。第１ＮＭＯＳトランジスタＱ３は、ハイサイド側ＰＭＯＳトランジスタＱ１のゲートと接地ノードとの間に接続されている。
【００１５】
同様に、第２ＰＭＯＳトランジスタＱ５は、電源電圧ＶＣＣＨノードとローサイド側ＮＭＯＳトランジスタＱ４のゲートとの間に接続されている。第２ＮＭＯＳトランジスタＱ６は、ローサイド側ＮＭＯＳトランジスタＱ４のゲートと接地ノードとの間に接続されている。
【００１６】
図１では、第１ＰＭＯＳトランジスタＱ２および第１ＮＭＯＳトランジスタＱ３の各ドレインとハイサイド側ＰＭＯＳトランジスタＱ１のゲートとの間に抵抗素子Ｒ３，Ｒ４を接続し、第２ＰＭＯＳトランジスタＱ５および第２ＮＭＯＳトランジスタＱ６の各ドレインとローサイド側ＮＭＯＳトランジスタＱ４のゲートとの間に抵抗素子Ｒ５，Ｒ６を接続しているが、これら抵抗素子Ｒ３〜Ｒ６は省略してもよい。
【００１７】
ゲート制御回路２は、ゲート駆動回路１の入力信号ＰＷＭに同期して、第１ＰＭＯＳトランジスタＱ２、第１ＮＭＯＳトランジスタＱ３、第２ＰＭＯＳトランジスタＱ５および第２ＮＭＯＳトランジスタＱ６の各ゲート電圧を制御する信号を生成する。入力信号ＰＷＭは、パルス幅変調されたＰＷＭ（Pluse Width Modulation）信号である。これらトランジスタのオンまたはオフにより、ハイサイド側ＰＭＯＳトランジスタＱ１およびローサイド側ＮＭＯＳトランジスタＱ４もオンまたはオフし、これにより、入力信号ＰＷＭに同期した電圧信号VIGBT_GATEがハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ２の各ドレイン側から出力されて、パワー半導体素子Ｑ７のゲートIGBT_GATEに入力される。
【００１８】
図１に示すように、ゲート制御回路２は、第１タイミング制御部３と、第２タイミング制御部４と、第３タイミング制御部５とを有する。
【００１９】
第１タイミング制御部３は、ハイサイド側ＰＭＯＳトランジスタＱ１のゲートがハイ電位からロー電位に下がる前に、ローサイド側ＮＭＯＳトランジスタＱ４のゲートをハイ電位からロー電位に下げ、ローサイド側ＮＭＯＳトランジスタＱ４のゲートがロー電位からハイ電位に上がる前に、ハイサイド側ＰＭＯＳトランジスタＱ１のゲートをロー電位からハイ電位に上げるタイミング制御を行う。
【００２０】
第２タイミング制御部４は、第１ＰＭＯＳトランジスタＱ２および第１ＮＭＯＳトランジスタＱ３のうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、他方がオフからオンに変化する前に一方をオンからオフに変化させるタイミング制御を行う。
【００２１】
第３タイミング制御部５は、第２ＰＭＯＳトランジスタＱ５および第２ＮＭＯＳトランジスタＱ６のうち一方がオフからオンに変化する前に他方をオンからオフに変化させ、一方がオンからオフに変化した後に他方をオフからオンに変化させるタイミング制御を行う。
【００２２】
図２は第１〜第３タイミング制御部３〜５の内部構成の一例を示す回路図である。第１タイミング制御部３は、インバータＩＶ１〜ＩＶ４と、第１遅延回路６とを有する。インバータＩＶ１，ＩＶ２は縦続接続されている。インバータＩＶ１は入力信号ＰＷＭを反転出力し、インバータＩＶ２は入力信号ＰＷＭと同論理の信号を出力する。インバータＩＶ２の出力信号は第３タイミング制御部５に入力される。インバータＩＶ３は、インバータＩＶ１の出力信号を反転出力して、第１遅延回路６に入力する。
【００２３】
第１遅延回路６は、インバータＩＶ３の出力信号を第１の時間td_master遅延させて出力する。第１の時間td_masterの時間長さは、任意に調整可能としてもよいし、予め定めた固定時間だけ遅延させてもよい。インバータＩＶ４は、第１遅延回路６の出力信号を反転出力する。
【００２４】
後述するように、ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４のオンタイミングは、第１遅延回路６により遅延される第１の時間td_masterだけずらされる。これにより、電源電圧ＶＣＣＨノードから、ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４を通って、接地ノードまで貫通電流が流れなくなる。第２タイミング制御部４および第３タイミング制御部５は、第１の時間td_masterを用いて、ハイサイド側ＰＭＯＳトランジスタＱ１のゲート電圧とローサイド側ＰＭＯＳトランジスタＱ４のゲート電圧とが変化するタイミングをずらす。
【００２５】
第２タイミング制御部４は、第２遅延回路７と、第３遅延回路８と、第１ＮＭＯＳゲート制御回路９と、第１ＰＭＯＳゲート制御回路１０とを有する。
【００２６】
第２遅延回路７は、第１ＰＭＯＳトランジスタＱ２のゲート信号の立ち上がりタイミングから第２の時間ｔｄ１遅延させた後に、第１ＮＭＯＳトランジスタＱ３のゲート信号を立ち上げるタイミング制御を行う。
【００２７】
第２遅延回路７は、第２遅延回路７への入力信号の立ち下がりタイミングを第２の時間ｔｄ１遅延させて、反転出力する。第２遅延回路７への入力信号の立ち上がりタイミングは変化させずに反転出力する。
【００２８】
第３遅延回路８と、その後段側のＮＡＮＤゲートＧ１およびインバータＩＶ５とは、第１ＮＭＯＳトランジスタＱ３のゲート信号の立ち下がりタイミングから第３の時間ｔｄ２遅延させた後に、第１ＰＭＯＳトランジスタＱ２のゲート信号を立ち下げるタイミング制御を行う。
【００２９】
第３遅延回路８も、第３遅延回路８への入力信号の立ち下がりタイミングを第３の時間遅延させて、反転出力する。第３遅延回路８への入力信号の立ち上がりタイミングは変化させずに反転出力する。
【００３０】
第１ＮＭＯＳゲート制御回路９は、ＮＡＮＤゲートＧ２と、インバータＩＶ６，ＩＶ７と、ＯＲゲートＧ３とを有する。第１ＮＭＯＳゲート制御回路９は、第１ＮＭＯＳトランジスタＱ３のゲート電圧を制御する。第１ＮＭＯＳゲート制御回路９内のインバータＩＶ７の出力信号が第１ＮＭＯＳトランジスタＱ３のゲート電圧となる。
【００３１】
第２ＰＭＯＳゲート制御回路２は、レベルアップ回路１１と、レベルダウン回路１２と、ＮＯＲ回路Ｇ４と、インバータＩＶ８とを有する。第１ＰＭＯＳゲート制御回路１０は、第１ＰＭＯＳトランジスタＱ２のゲート電圧を制御する。第１ＰＭＯＳゲート制御回路１０内のインバータＩＶ８の出力信号が第１ＰＭＯＳトランジスタＱ２のゲート電圧となる。
【００３２】
第３タイミング制御部５は、第４遅延回路１３と、第２ＮＭＯＳゲート制御回路１４と、第５遅延回路１５と、第２ＰＭＯＳゲート制御回路１６とを有する。
【００３３】
第４遅延回路１３は、入力信号ＰＷＭと同論理の信号、具体的にはインバータＩＶ２の出力信号を第４の時間ＤＴ１遅延させる。
【００３４】
第２ＮＭＯＳゲート制御回路１４は、ＮＡＮＤゲートＧ５と、インバータＩＶ９とを有する。ＮＡＮＤゲートＧ５は、第４遅延回路１３の入出力信号を論理積反転した信号を出力する。インバータＩＶ９は、ＮＡＮＤゲートの出力信号を反転出力して、第２ＮＭＯＳトランジスタＱ６のゲートに供給する。
【００３５】
第５遅延回路１５は、レベルアップ回路１１の出力信号を第５の時間ＤＴ２遅延させる。第２ＰＭＯＳゲート制御回路１６は、ＡＮＤゲートＧ６と、インバータＩＶ１０とを有する。ＡＮＤゲートＧ６は、第５遅延回路１５の入出力信号の論理積信号を出力する。インバータＩＶ１０は、ＡＮＤゲートＧ６の出力信号を反転出力して、第２ＰＭＯＳトランジスタＱ５のゲートに供給する。
【００３６】
図３は第１の実施形態によるゲート駆動回路１の信号波形図である。図３以降の信号波形図では、各信号経路の電位を「ロー」または「ハイ」として説明し、電位を表す縦軸方向の信号振幅を同じにしているが、実際には各信号の電圧振幅はそれぞれ異なっている。
【００３７】
まず、時刻ｔ１で入力信号ＰＷＭの電圧VPWMがローからハイになると、図２に示す第１遅延回路６の出力は、時刻ｔ１から第１の時間td_master後に、ハイからローになる。これにより、ＮＡＮＤゲートＧ１の出力はハイ、その後段のインバータＩＶ５の出力はローになり、第１ＰＭＯＳゲート制御回路１０の出力であるインバータＩＶ８の出力ＶＧＰ１はローからハイになる（時刻ｔ２）。
【００３８】
また、インバータＩＶ５の出力がローになると、第５遅延回路１５の入力がローになる。よって、ＡＮＤゲートＧ６の出力はロー、インバータＩＶ１０の出力ＶＧＰ２はハイになる（時刻ｔ２）。
【００３９】
また、入力信号ＰＷＭがローからハイになると、第１タイミング制御部３内のインバータＩＶ２の出力がハイになり、第４遅延回路１３の出力は、時刻ｔ１から第４の時間ＤＴ１遅れてハイになる。これにより、第４遅延回路１３の後段側のＮＡＮＤゲートＧ５はローになり、第２ＮＭＯＳトランジスタＱ６のゲートはハイになる。よって、第２ＮＭＯＳトランジスタＱ６はオンする（時刻ｔ３）。
【００４０】
一方、第１ＰＭＯＳトランジスタＱ２と第２ＰＭＯＳトランジスタＱ５のゲート電位ＶＧＰ１，ＶＧＰ２のいずれかがハイになると、ＮＯＲゲートＧ４のローになり、第２遅延回路７の入力もローになる。第２遅延回路７の出力は、その入力がハイからローに変化してから第２の時間ｔｄ１遅れてハイになる。これにより、ＮＡＮＤゲートＧ２の出力はロー、その後段のインバータＩＶ７の出力ＶＧＮ１はハイになり、第１ＮＭＯＳトランジスタＱ３はオンする（時刻ｔ４）。
【００４１】
以上をまとめると、第１ＰＭＯＳトランジスタＱ２と第２ＰＭＯＳトランジスタＱ５のゲート電位ＶＧＰ１、ＶＧＰ２は、時刻ｔ１からほぼ第１の時間td_master遅れてハイになる。また、第２ＮＭＯＳトランジスタＱ６のゲート電位ＶＧＮ２は、時刻ｔ１から第４の時間ＤＴ１遅れてハイになる。第４の時間ＤＴ１は、第１の時間td_masterよりも長いため、第２ＮＭＯＳトランジスタＱ６は、第１ＰＭＯＳトランジスタＱ２と第２ＰＭＯＳトランジスタＱ５がオフした後にオンする。さらに、第１ＮＭＯＳトランジスタＱ３は、第１ＰＭＯＳトランジスタＱ２がオフした時刻から、第２の時間ｔｄ１遅れてオンする。
【００４２】
その後、時刻ｔ２で入力信号ＰＷＭがハイからローに変化すると（時刻ｔ５）、第１タイミング制御部３内のインバータＩＶ２の出力がハイからローに変化する。よって、ＮＡＮＤゲートＧ５がハイになり、その後段側のインバータＩＶ９の出力電位ＶＧＮ２はローになる。これにより、第２ＮＭＯＳトランジスタＱ６はオフする（時刻ｔ５）。
【００４３】
また、時刻ｔ２から第１の時間td_masterの経過後に第１遅延回路６の出力がハイになる。よって、インバータＩＶ６の出力がロー、その後段側のＮＡＮＤゲートＧ２の出力がハイ、その後段側のインバータＩＶ７の出力電位ＶＧＮ１がローになる。これにより、第１ＮＭＯＳトランジスタＱ３はオフする（時刻ｔ６）。
【００４４】
また、インバータＩＶ７の出力電位ＶＧＮ１がローになると、ＯＲゲートＧ３の出力である第３遅延回路８の入力がローになる。第３遅延回路８は、その入力がローになってから、第３の時間ｔｄ２だけ遅れてハイになる。よって、その後段のＮＡＮＤゲートＧ１の出力はロー、その後段のインバータＩＶ５の出力はハイ、その後段のレベルアップ回路１１の出力はハイ、その後段のインバータＩＶ８の出力電位ＶＧＰ１はローになる。これにより、第１ＰＭＯＳトランジスタＱ２はオンする（時刻ｔ７）。
【００４５】
また、レベルアップ回路１１の出力がハイになると、第５遅延回路１５の入力もハイになる。第５遅延回路１５の出力は、その入力がハイになってから第５の時間ＤＴ２だけ遅れてハイになり、その後段のＡＮＤゲートＧ６もハイになり、その後段のインバータＩＶ１０もローになる。これにより、第２ＰＭＯＳトランジスタＱ５はオンする（時刻ｔ８）。
【００４６】
以上をまとめると、入力信号ＰＷＭが時刻ｔ５でハイからローになると、すぐに第２ＮＭＯＳトランジスタＱ６がオフになり、時刻ｔ５から第１の時間td_master遅れて第１ＮＭＯＳトランジスタＱ３がオフする。続いて、第１ＮＭＯＳトランジスタＱ３がオフしてから第３の時間ｔｄ２遅れて第１ＰＭＯＳトランジスタＱ２がオフし、第１ＰＭＯＳトランジスタＱ２がオフしてから第５の時間ＤＴ２遅れて第２ＰＭＯＳトランジスタＱ５がオフする。
【００４７】
このように、第１の実施形態では、入力信号ＰＷＭがローからハイになるときは、第１遅延回路６、第２遅延回路７および第４遅延回路１３を用いて、トランジスタＱ２，Ｑ３，Ｑ５，Ｑ６のゲート電圧をずらして変化させ、入力信号ＰＷＭがハイからローになるときは、第１遅延回路６、第３遅延回路８および第５遅延回路１５を用いて、トランジスタＱ２，Ｑ３，Ｑ５，Ｑ６のゲート電圧をずらして変化させる。これにより、ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４とを貫通する電流と、第１ＰＭＯＳトランジスタＱ２と第１ＮＭＯＳトランジスタＱ３を貫通する電流と、第２ＰＭＯＳトランジスタＱ５と第２ＮＭＯＳトランジスタＱ６が同時にオンしなくなり、第２ＰＭＯＳトランジスタＱ５と第２ＮＭＯＳトランジスタＱ６を貫通する電流とが、いずれも生じなくなる。
【００４８】
また、本実施形態のゲート駆動回路１は、ゲート耐圧の小さい低価格のハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４を駆動することで、これらトランジスタＱ１，Ｑ４にて駆動されるパワー半導体素子Ｑ７のゲートIGBT_GATEをフルスイングさせることができる。これにより、パワー半導体素子Ｑ７の駆動効率の向上が図れる。
【００４９】
（第２の実施形態）
第２の実施形態は、第１の実施形態よりもゲート制御回路２の回路構成を簡略化したものである。
【００５０】
第２の実施形態によるゲート制御回路２は、図２と同様に、第１タイミング制御部３と、第２タイミング制御部４と、第３タイミング制御部５とを有する。このうち、第１タイミング制御部３と第３タイミング制御部５の回路構成が第１の実施形態と大きく異なっている。
【００５１】
図４は第２の実施形態による第１〜第３タイミング制御部３〜５の内部構成を示す回路図である。図４の第１タイミング制御部３は、第１遅延回路６と、ＡＮＤゲートＧ１１と、インバータＩＶ１１とを有する。
【００５２】
第１遅延回路６は、入力信号ＰＷＭを第１の時間ＤＴ遅延させる。ＡＮＤゲートＧ１１は、第１遅延回路６の入出力信号の論理積信号を出力する。インバータＩＶ１１は、ＡＮＤゲートＧ１１の出力を反転出力する。
【００５３】
図４の第２タイミング制御部４は、図１の第２タイミング制御部４とほぼ同じ回路で構成されている。また、図４の第３タイミング制御部５は、第２タイミング制御部４とほぼ同じ回路で構成されている。より具体的には、第３タイミング制御部５は、第２タイミング制御部４内の第２遅延回路７に対応する第４遅延回路２１と、第３遅延回路８に対応する第５遅延回路２２と、第２ＮＭＯＳゲート制御回路１４と、第２ＰＭＯＳゲート制御回路１６とを有する。第２ＮＭＯＳゲート制御回路１４は、ＮＡＮＤゲートＧ１３，Ｇ１４と、インバータＩＶ１４，ＩＶ１７，ＩＶ１８とを有する。第２ＰＭＯＳゲート制御回路１６は、レベルアップ回路２３と、レベルダウン回路２４と、インバータＩＶ１５，ＩＶ１６とを有する。第２および第３タイミング制御部４，５内の第２および第４遅延回路２１は、入力がハイからローになると、同じ時間（第２および第４の時間）ｔｄ１遅れてハイになる。また、第３および第５遅延回路８，２２は、入力がハイからローになると、同じ時間（第３および第５の時間）ｔｄ２遅れてハイになる。
【００５４】
図５は第２の実施形態によるゲート駆動回路１の信号波形図である。まず、時刻ｔ１で入力信号ＰＷＭがローからハイになると、第３タイミング制御部５内のＯＲゲートＧ１２の出力がロー、その後段側のインバータＩＶ１２の出力がローになる。よって、その後段側のＮＡＮＤゲートＧ１３の出力がハイ、その後段側のインバータＩＶ１４の出力がローになり、続いてレベルアップ回路２３の出力がロー、インバータＩＶ１５の出力電位ＶＧＰ２がハイになり、第２ＰＭＯＳトランジスタＱ５がオフする。
【００５５】
インバータＩＶ１５の出力がハイになると、インバータＩＶ１６の出力がロー、レベルダウン回路２４の出力である第４遅延回路２１の入力がローになる。第４遅延回路２１の出力は、その入力がローになってから第４の時間ｔｄ１遅れてハイになる。よって、ＮＡＮＤゲートＧ１４の出力はローになり、その後段側のインバータＩＶ１７の出力電位ＶＧＮ２はハイになる。これにより、第２ＮＭＯＳトランジスタＱ６はオンする（時刻ｔ２）。
【００５６】
第１遅延回路６の出力は、入力信号ＰＷＭがローからハイに変化してから第１の時間ＤＴ遅れてハイになり、同様に、ＡＮＤゲートＧ１１も入力信号ＰＷＭがローからハイに変化してから第１の時間遅れてハイになり、その後段側のインバータＩＶ１１の出力はローになる。よって、図２の第２タイミング制御部４と同様に、第１ＰＭＯＳトランジスタＱ２のゲート電位ＶＧＰ１はハイになり、第１ＰＭＯＳトランジスタＱ２はオフする（時刻ｔ３）。その後、図３の第２タイミング制御部４と同様に、第１ＰＭＯＳトランジスタＱ２がオフしてから第２の時間ｔｄ１遅れて第２ＰＭＯＳトランジスタＱ５がオフする（時刻ｔ４）。
【００５７】
その後、時刻ｔ５で入力信号ＰＷＭがハイからローになると、ＡＮＤゲートＧ１１の出力がロー、その後段側のインバータＩＶ１１の出力がハイになる。よって、インバータＩＶ６の出力がロー、その後段側のＮＡＮＤゲートＧ２の出力がハイになり、その後段側のインバータＩＶ７の出力電位ＶＧＮ１がローになる。よって、第１ＮＭＯＳトランジスタＱ３はオフする（時刻ｔ５）。
【００５８】
インバータＩＶ７の出力がローになると、第３遅延回路８の出力は、第３の時間ｔｄ２遅れてハイになる。よって、図２の第２タイミング制御部４と同様に、第１ＰＭＯＳトランジスタＱ２のゲート電位ＶＧＰ１はローになり、第１ＰＭＯＳトランジスタＱ２はオンする（時刻ｔ６）。
【００５９】
また、時刻ｔ２で入力信号ＰＷＭがハイからローになると、第１遅延回路６の出力は、第１の時間ＤＴ遅れてローになる。よって、ＯＲゲートＧ１２の出力はロー、その後段側のインバータＩＶ１３の出力はハイ、その後段側のインバータＩＶ１８の出力はローになる。よって、ＮＡＮＤゲートＧ１４の出力はハイ、その後段側のインバータＩＶ１７の出力電位ＶＧＮ２はローになる。よって、第２ＮＭＯＳトランジスタＱ６はオフする（時刻ｔ７）。
【００６０】
インバータＩＶ１７の出力電位ＶＧＮ２がローになると、第５遅延回路２２の出力は、第５の時間ｔｄ２遅れてハイになる。よって、ＮＡＮＤゲートＧ１３の出力はロー、その後段側のインバータＩＶ１４の出力はハイ、その後段側のレベルアップ回路２３の出力はハイ、その後段側のインバータＩＶ１５の出力電位ＶＧＰ２はローになる。これにより、第２ＰＭＯＳトランジスタＱ５はオンする（時刻ｔ８）。
【００６１】
このように、第２の実施形態では、第１遅延回路６により、ハイサイド側ＰＭＯＳトランジスタＱ１とローサイド側ＮＭＯＳトランジスタＱ４とが同時にオンしないようにゲート電圧を制御する。また、第２〜第５遅延回路７，８，２１，２２により、第１ＰＭＯＳトランジスタＱ２と第１ＮＭＯＳトランジスタＱ３が同時にオンしないようにゲート電圧を制御し、同様に、第２ＰＭＯＳトランジスタＱ５と第２ＮＭＯＳトランジスタＱ６が同時にオンしないようにゲート電圧を制御する。
【００６２】
第２の実施形態は、第１の実施形態よりも簡易な回路で構成されていながら、第１の実施形態と同様に貫通電流を抑制できる。
【００６３】
（第３の実施形態）
第３の実施形態は、第１タイミング制御部３の内部構成だけが第２の実施形態と相違している。
【００６４】
図６は第３の実施形態による第１タイミング制御部３の内部構成を示す回路図である。図６の第１タイミング制御部３は、図４の回路構成に加えて、論理決定部２５を有する。論理決定部２５は、論理選択信号ＳＥＬに基づいて、入力信号ＰＷＭと、ゲート駆動回路１により駆動されるパワー半導体素子Ｑ７のゲート信号VIGBT_GATEとの信号論理を同じにするか、逆にするかを決定する。例えば、論理選択信号ＳＥＬがハイであれば、入力信号ＰＷＭとパワー半導体素子Ｑ７のゲート信号VIGBT_GATEとの信号論理を同じにし、論理選択信号はローであれば、入力信号ＰＷＭとパワー半導体素子Ｑ７のゲート信号VIGBT_GATEとの信号論理を逆にする。
【００６５】
論理選択信号ＳＥＬをローにした場合、例えば、図７に示したハイサイド側トランジスタＱ１をＮ型にして、ローサイド側トランジスタＱ４をＰ型にし、それに伴って、ソフトターンオフ回路３２とミラークランプ回路３３の出力論理も逆にする必要がある。これにより、第３の実施形態によれば、論理選択信号ＳＥＬの論理を切り替えるだけで、入力信号ＰＷＭを反転させた論理でパワー半導体素子Ｑ７を駆動することができる。
【００６６】
なお、論理決定部２５は、図２に示した第１タイミング制御部３に追加してもよいし、また、後述する第４の実施形態の第１タイミング制御部３に追加してもよい。
【００６７】
（第４の実施形態）
第４の実施形態は、第２の実施形態によるゲート制御回路２に、過電流検出機能と、ソフトターンオフ機能と、ミラークランプ機能と、リスタート機能とを追加したものである。
【００６８】
図７は第４の実施形態によるゲート制御回路２のブロック図である。図７のゲート制御回路２は、第１タイミング制御部３、第２タイミング制御部４および第３タイミング制御部５の他に、過電流検出回路３１と、ソフトターンオフ回路３２と、ミラークランプ回路３３と、リスタート回路３４とを有する。
【００６９】
図８は過電流検出回路３１の内部構成を示す回路図である。図８の過電流検出回路３１は、第１比較器３５と、第８遅延回路３６と、ＮＡＮＤゲートＧ２１と、インバータＩＶ２１、ＩＶ２２と、ＯＲゲートＧ２２，Ｇ２３と、第２比較器３７と、ＡＮＤゲートＧ２４と、Ｓ／Ｒフリップフロップ３８と、を有する。
【００７０】
第１比較器３５には過電流検出信号ＶＳＥＮが入力される。この過電流検出信号は、例えばパワー半導体素子Ｑ７のエミッタ電圧である。パワー半導体素子Ｑ７のエミッタ電流が過電流状態になると、エミッタ電圧は高くなる。よって、このエミッタ電圧を過電流検出信号として過電流検出回路３１に帰還させることで、過電流状態か否かを検出することができる。
【００７１】
第１比較器３５は、過電流検出信号の電圧レベルが例えば０．７５Ｖより高ければ、５Ｖを出力し、０．７５Ｖ以下であれば、０Ｖを出力する。第８遅延回路３６は、第１比較器３５の出力信号を第８の遅延時間（例えば１μ秒）遅らせて出力する。
【００７２】
ＮＡＮＤゲートＧ２１は、第１比較器３５の出力信号と第８遅延回路３６の出力信号との論理積反転信号を出力し、インバータＩＶ２１はＮＡＮＤゲートＧ２１の出力の反転信号を出力し、この信号はＯＲゲートＧ２２を介してＳ／Ｒフリップフロップ３８のセット端子に入力される。また、ＯＲゲートＧ２２は、パワーオンリセット信号ＰＯＲと、後述するリスタート回路３４内のインバータ４２の出力信号との論理和信号を出力し、この信号はＳ／Ｒフリップフロップ３８のリセット端子に入力される。
【００７３】
第２比較器３７は、パワー半導体素子Ｑ７のゲート電圧VIGBT_GATEが３．５Ｖ未満なら５Ｖを出力し、３．５Ｖ以上なら０Ｖを出力する。なお、第２比較器３７で比較する２．５Ｖの電圧値は一例であり、２〜３．５Ｖの範囲内の任意の電圧でよい。
【００７４】
ＡＮＤゲートＧ２４は、Ｓ／Ｒフリップフロップ３８のＱ出力信号と第２比較器３７の出力信号との論理積信号を過電流エラー信号2dan_err_Hとして出力し、インバータＩＶ２２はその反転信号2dan_err_Lを出力する。
【００７５】
このように、図８の過電流検出回路３１は、パワー半導体素子Ｑ７のエミッタ電圧をモニタ過電流状態か否かを判断し、過電流状態になると、過電流信号ＶSC_Hをハイ電位にする。また、その後、パワー半導体素子Ｑ７のゲート電圧が３．５Ｖ以上である間は信号2dan_err_Hをハイ電位にし、ゲート電圧が３．５Ｖ未満になると、信号2dan_err_Hをロー電位にする。
【００７６】
図９はソフトターンオフ回路３２およびミラークランプ回路３３の内部構成の一例を示す回路図である。図９のソフトターンオフ回路３２は、インバータＩＶ３１と、パワー半導体素子Ｑ７のゲートIGBT_GATEと接地ノードとの間に直列接続される抵抗素子Ｒ１１と、ＮＭＯＳトランジスタＱ１１とを有する。
【００７７】
ミラークランプ回路３３は、インバータＩＶ３２と、第９遅延回路３９と、ＮＡＮＤゲートＧ３１と、インバータＩＶ３３と、第３比較器４０と、ＮＡＮＤゲートＧ３２と、インバータＩＶ３４と、ＮＭＯＳトランジスタＱ１２とを有する。
【００７８】
インバータＩＶ３１には、図８の過電流検出回路３１内のＳ／Ｒフリップフロップ３８の／Ｑ出力信号が入力される。この／Ｑ出力信号は、過電流検出時にローになる。よって、インバータＩＶ３１の出力はハイになり、ＮＭＯＳトランジスタＱ１１はオンし、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEは、抵抗素子Ｒ１１とＮＭＯＳトランジスタＱ１１の容量とで決まる時定数により、ゆっくりと低下する。このように、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEをゆっくりと下げる理由は、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEを急激に下げると、パワー半導体素子Ｑ７がラッチアップを起こすおそれがあるためである。
【００７９】
一方、ミラークランプ回路３３内のインバータＩＶ３２には、第２ＰＭＯＳトランジスタＱ５のゲート電圧ＶＧＮ２（インバータＩＶ１６の出力信号）が入力される。第９遅延回路３９は、インバータＩＶ３２の出力信号を第８の時間遅延させる。ＮＡＮＤゲートＧ３１は、インバータＩＶ３２の出力信号と第９遅延回路３９の出力信号との論理積反転信号を出力する。インバータＩＶ３３は、ＮＡＮＤゲートＧ３１の出力信号を反転出力する。
【００８０】
第３比較器４０は、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEが２．５Ｖ未満であれば５Ｖを出力し、２．５Ｖ以上であれば０Ｖを出力する。インバータＩＶ３４は、ＮＡＮＤゲートＧ３２の出力信号を反転出力してＮＭＯＳトランジスタＱ１２のゲートに入力する。なお、第３比較器４０で比較する２．５Ｖの電圧値は一例であり、２〜３．５Ｖの範囲内の任意の電圧でよい。
【００８１】
ＮＭＯＳトランジスタＱ１２のドレインはパワー半導体素子Ｑ７のゲートIGBT_GATEに接続され、ソースは接地ノードに接続されている。ＮＭＯＳトランジスタＱ１２は、パワー半導体素子Ｑ７のゲート電圧VIGBT_GATEが２．５Ｖ未満になるとオンし、パワー半導体素子Ｑ７のゲート電圧VIGBT_GATEを急峻に接地電位まで落とす。
【００８２】
このように、過電流時に、まずはソフトターンオフ回路３２が動作して、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEをゆっくりと下げ、ゲート電圧が２．５Ｖ未満になると、ミラークランプ回路３３が動作して、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEを急峻に下げる動作を行う。
【００８３】
このような動作を行う理由は、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEが２．５Ｖまで下がった場合は、ラッチアップを起こすおそれはないため、ゲート電圧を迅速に下げてオフに要する時間を短縮するためである。
【００８４】
図１０および図１１は第４の実施形態によるリスタート回路３４と第１〜第３タイミング制御部３〜５との内部構成の一例を示す回路図である。図１０に示すリスタート回路３４は、オアゲートＧ３３と、Ｓ／Ｒフリップフロップ４１と、インバータＩＶ３５とを有する。
【００８５】
オアゲートＧ３３は、パワーオンリセット信号ＰＯＲとリスタート信号ＲＥＳＴＡＲＴとの論理和信号を出力する。Ｓ／Ｒフリップフロップ４１は、過電流状態のときにセットされ、また、オアゲートＧ３３の出力信号がハイのときにリセットされる。
【００８６】
図１０に示す第１タイミング制御部３は、図４の第１タイミング制御部３の二入力のＡＮＤゲートＧ１１を、三入力のＡＮＤゲートＧ４０に置換したものである。このＡＮＤゲートＧ４０は、入力信号ＰＷＭと同論理の信号と、入力信号ＰＷＭを第１遅延回路６により第１の時間遅延させた信号と、図１０のリスタート回路３４内のＳ／Ｒフリップフロップ４１の出力信号との論理積信号を出力する。
【００８７】
図１０に示す第２タイミング制御部４は、図４の第２タイミング制御部４の回路構成に加えて、インバータＩＶ４１と、ＮＡＮＤゲートＧ４１と、ＯＲゲートＧ４２とを有する。インバータＩＶ４１の出力は、過電流時にローになる。ＮＡＮＤゲートＧ４１は、ＡＮＤゲートＧ４１の出力とインバータＩＶ４１の出力との論理積反転信号を出力する。ＮＡＮＤゲートＧ４１の出力は、ＮＡＮＤゲートＧ１とインバータＩＶ６に入力される。ＯＲゲートＧ４２は、図９に示すミラークランプ回路３３内のＮＭＯＳトランジスタのゲート信号CL_GATEとレベルダウン回路１２の出力信号との論理和信号を出力する。ＯＲゲートＧ４２の出力信号は、第２遅延回路７に入力される。
【００８８】
図１０および図１１に示す第３タイミング制御部５の内部構成を示す回路図である。図１０および図１１の第３タイミング制御部５は、図４の第３タイミング制御部５の回路構成に、ＯＲゲートＧ４３，Ｇ４５と、インバータＩＶ４２，ＩＶ４３と、ＡＮＤゲートＧ４４と、図４の二入力のＮＡＮＤゲートＧ１４の代わりに三入力のＮＡＮＤゲートＧ４６とを設けたものである。
【００８９】
ＯＲゲートＧ４５は、インバータＩＶ１４の出力信号と図８の過電流検出回路３１内の信号2dan_err_Hとの論理和信号を出力する。ＮＡＮＤゲートＧ４６は、第４遅延回路２１の出力信号と、インバータＩＶ１８の出力信号と、図８の過電流検出回路３１内の信号2dan_err_Lとの論理積反転信号を出力する。
【００９０】
図１２は第４の実施形態によるゲート駆動回路の信号波形図である。時刻ｔ１１〜ｔ１２の間に、パワー半導体素子Ｑ７のコレクタ電流Ｉｘは徐々に上昇する。時刻ｔ１２でコレクタ電流Ｉｘはいったん０になるが、時刻ｔ１３〜ｔ１４の間は、時刻ｔ１２のコレクタ電流Ｉｘを起点として徐々にコレクタ電流Ｉｘが上昇する。同様に、時刻ｔ１５以降も、時刻ｔ１４のコレクタ電流Ｉｘを起点として徐々にコレクタ電流Ｉｘが上昇する。ところが、時刻ｔ１６になると、過電流検出回路３１が過電流状態になったことを検出し、過電流検出回路３１内のＳ／Ｒフリップフロップ３８のＱ出力信号ＶSC_Hはハイになる。これにより、オン状態だったハイサイド側ＰＭＯＳトランジスタＱ１のゲート電圧はハイになり、ハイサイド側ＰＭＯＳトランジスタＱ１はオフする。なお、過電流検出時には、ローサイド側ＮＭＯＳトランジスタＱ４はオフ状態であるため、そのままオフ状態を保持する。
【００９１】
また、ソフトターンオフ回路３２内のＮＭＯＳトランジスタＱ１１のゲート電圧はローになる。よって、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEは、ソフトターンオフ回路３２により、徐々に低下する（時刻ｔ１６〜ｔ１７）。
【００９２】
パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEが３．５Ｖ未満になると、過電流検出回路３１内の出力信号2dan_err_Hがローに、出力信号2dan_err_Lがハイになる。これにより、第１ＰＭＯＳトランジスタＱ２のゲート電圧がローになり、第１ＰＭＯＳトランジスタＱ２はオンする。よって、ローサイド側ＮＭＯＳトランジスタＱ４がオンし、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEを下げる力が増強する。その後、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEが２．５Ｖ未満になると、ミラークランプ回路３３内のＮＭＯＳトランジスタＱ１２がオンし、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEは急峻に接地電位まで下がる（時刻ｔ１８）。
【００９３】
その後、時刻ｔ２０で再び入力信号ＰＷＭがハイになっても、図８の過電流検出回路３１内のＳ／Ｒフリップフロップ３８と図１４のリスタート回路３４内のＳ／Ｒフリップフロップ４１はセット状態を維持する。よって、パワー半導体素子Ｑ７のオン駆動は行われない。
【００９４】
その後、時刻ｔ２２でリスタート信号がハイになると、図１０のリスタート回路３４内のＳ／Ｒフリップフロップ４１がリセット状態になり、このＳ／Ｒフリップフロップ４１のＱ出力はローに、／Ｑ出力はハイになる。よって、インバータＩＶ３５の出力はローになる。このとき、入力信号ＰＷＭがローであれば、ＯＲ回路Ｇ４３の出力はローになり、その後段側のインバータＩＶ４２の出力はハイになる。よって、図８の過電流検出回路３１内のＯＲゲートＧ２２の出力はハイになり、Ｓ／Ｒフリップフロップ３８はリセット状態になり、過電流検出信号ＳＣ＿Ｈがローになり、過電流状態がリセットされる。
【００９５】
これにより、その後、入力信号ＰＷＭがハイになった時点（時刻ｔ２３）で、パワー半導体素子Ｑ７をオン駆動する動作が行われる。ただし、時刻ｔ２３の直後の時刻ｔ２４で過電流が検出されると、時刻ｔ１６〜ｔ１９と同様に、ソフトターンオフ回路３２によって、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEは徐々に下げられ（時刻ｔ２４〜ｔ２５）、その後、ミラークランプ回路３３によりゲート電圧は急峻に下げられる（時刻ｔ２５〜ｔ２６）。
【００９６】
このように、第４の実施形態によるゲート駆動回路は、パワー半導体素子Ｑ７のコレクタ電流Ｉｘが過電流状態になると、パワー半導体素子Ｑ７のゲート電圧VIGBT-GATEを徐々に下げて、ゲート電圧がラッチアップを起こさない電圧レベルまで下がると、急峻にゲート電圧を下げる。これにより、ラッチアップを防止しつつオフ時間の短縮化を図ることができる。また、過電流状態が検出されると、いったんパワー半導体素子Ｑ７のオン駆動を停止し、その後、リスタート信号がハイになると、パワー半導体素子Ｑ７のオン駆動を開始するようにしたため、パワー半導体素子Ｑ７を安全に駆動できる。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１  ゲート駆動回路、２  ゲート制御回路、３  第１タイミング制御部、４  第２タイミング制御部、５  第３タイミング制御部、６  第１遅延回路、７  第２遅延回路、８  第３遅延回路、９  第１ＮＭＯＳゲート制御回路、１０  第１ＰＭＯＳゲート制御回路、１１  レベルアップ回路、１２  レベルダウン回路、１３、２１  第４遅延回路、１４、２２  第２ＮＭＯＳゲート制御回路、１５  第５遅延回路、１６  第２ＰＭＯＳゲート制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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