(57)【要約】【課題】IV特性上のキンクノイズと耐圧制限を抑制し、同時にキャリア閉込を向上することで高速動作を実現できる電界効果トランジスタを提供する。【解決手段】チャネル領域は、基板側から順に、InPからなる第１チャネル層、InPに格子整合するInGaAsと比べてIn組成が同じ又は多いInyGa(1-y)Asからなる第２チャネル層、第２チャネル層よりIn組成が多いInxGa(1-x)Asからなる第３チャネル層を有し（ただし、1≧x＞y≧0）、第２チャネル層と前記第３チャネル層の間の伝導帯バンドオフセットが0.1eV以下（例えば、〜０．０９eV）である。【選択図】図２
2016219726.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された化合物半導体からなるチャネル領域と、
前記基板の上に形成された化合物半導体からなるキャリア供給層を含むバリア層と、
前記チャネル領域に接続して形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極の間に形成されたゲート電極とを備え、
前記チャネル領域は、前記基板側から順に、InPからなる第１チャネル層、InPに格子整合するInGaAsと比べてIn組成が同じ又は多いInyGa(1-y)Asからなる第２チャネル層、前記第２チャネル層よりIn組成が多いInxGa(1-x)Asからなる第３チャネル層を有し（ただし、1≧x＞y≧0）、前記第２チャネル層と前記第３チャネル層の間の伝導帯バンドオフセットが0.1eV以下である
ことを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル領域は、4層以上のチャネル層を有し、前記基板から最も遠いチャネル層とこのチャネル層の隣りのチャネル層の間の伝導帯バンドオフセットが0.1eV以下である
ことを特徴とする請求項１記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、IV特性上のキンクノイズと耐圧制限を抑制し、同時にキャリア閉込を向上することで高速動作を実現できる電界効果トランジスタに関する。
【背景技術】
【０００２】
InGaAsをチャネル材料として用いるHEMT構造においては、移動度とキャリア密度を向上するために、In組成の高いInGaAs或いはInAsをチャネル材料として使用してきたが、バンドギャップが狭いために、ドレイン電圧の印加と共にチャネル内の電界強度が強くなると、衝突イオン化によってIV特性上に顕著なキンク（電流の増大）が生じる。また、チャネル材料のIn組成を上げるに従ってHEMTの耐圧が低下するという現象がみられる（非特許文献１−４）。
【０００３】
上記の課題を解決するために異なる材料を組み合わせてチャネル層を構成する複合チャネルHEMT構造が用いられてきた。図６に示すようにチャネル領域は、バリア層（キャリア供給層を含む）と基板上に形成されたバッファ層の間に位置し、バッファ層側から、バンドギャップの広いサブチャネル層、サブチャネル層よりバンドギャップが狭いメインチャネル層を順に積層した複合構造をもって形成される。例えばサブチャネル層としてInPを用い、メインチャネル層としてInPに格子整合するInGaAsが用いられてきた。通常のHEMTの動作条件ではソース電極・ゲート電極間の電界強度は弱いため、ゲート電極直下の領域のうちソース電極側ではキャリアはメインチャネル層内に二次元電子ガスとして分布する。一方でドレイン印加電圧を増大させるにつれてゲート電極・ドレイン電極間の電界強度は非常に強くなるため、ゲート電極直下からドレイン電極側の領域では、キャリアはサブチャネル層に分布することになる（図６）。このようなチャネル構造とすることで、ドレイン印加電圧が低い状態では、キャリアはメインチャネル層であるInGaAsに閉じ込められ、かつInGaAsの高い移動度を活用することによってgmの増大や高周波特性の改善を実現する。ドレイン電圧が高い状態では、キャリアの分布をバンドギャップの大きいサブチャネルへ移動させることで、ドレインコンダクタンスの抑制や高耐圧化を実現してきた。
【０００４】
高出力化のためにドレイン電圧を更に印加した場合、チャネル領域内の電界強度が一層強くなることで、実効的にサブチャネル層がメインチャネル層に対するキャリア供給層として機能することになり、ゲート電極直下からドレイン電極側の領域ではメインチャネル層とサブチャネル層の双方にキャリアの分布密度ピークを持つ（非特許文献５）。その結果、並行伝導が生じる、つまり、チャネル電界強度が一定以上に強くなるとサブチャネル層内のみに分布することが期待されていたはずのキャリアはメインチャネル層にも分布するようになる。その結果、キャリア分布が空間的にキャリア供給層に近づくことになり、ゲートリーク電流が増大する。そしてバンドギャップの狭いメインチャネル層をキャリアが伝導することから、衝突イオン化によってIV特性上にキンクが生じるとともに、オン耐圧が制限される。オフ状態においてもドレイン印加電圧の増加とともに、キャリアの分布は同様に変化することから、ゲートリークが顕著になり、HEMTのオフ耐圧は制限される（非特許文献６、７）。また、並行伝導が生じると、２つの伝導経路のうち、移動度の遅い経路を通るキャリアによってHEMTの動作速度が制限されてしまい、高周波性能が劣化してしまう。従来の複合チャネル構造では以上に述べたような課題があった。
【０００５】
さらに従来技術においては、もう一つの課題がある。この課題について、メインチャネル層には、InPに格子整合するInGaAsを用い、サブチャネル層には、InPを用いた複合チャネル構造（非特許文献７）を例に説明する。このような複合チャネル構造では、厳密には先に説明したとおりのキャリア分布とならない。すなわち、印加ドレイン電圧を徐々に増加させたとき、すべての電子がサブチャネル層に遷移するわけではなく、メインチャネル層に残留する電子が無視できない程度に存在する（図７）。その結果、耐圧の劣化が生じてしまう。これはInGaAs層とInP層の伝導帯バンドオフセットが大きいため、ドレイン電圧を高くしてもエネルギー運動量が不十分な電子がこのバンドオフセットを超えることができず、メインチャネル層であるInGaAs層に閉じ込められたままになることが原因である。このように、従来の複合チャネル構造には一定の耐圧向上効果はあるものの、ここに示した理由によって、実際にはメインチャネル層にキャリアが残留し、その結果、HEMTの耐圧が制限される。
【０００６】
以上、従来技術ではバンドギャップ値の異なるメインチャネル層とサブチャネル層を積層した構造を用いることで高耐圧化を図ってきたが、図７に示すようにドレイン電圧の印加に伴って、キャリアがメインチャネル層とサブチャネル層の双方に分布してしまうことを原因として、耐圧に制限が生ずるという課題と、並行伝導によるHEMTの動作速度低下という課題がある。更には、メインチャネル層とサブチャネル層の間の伝導帯バンドオフセットが大きい構造であるが故に、ドレイン電圧が印加されても、効果的にキャリアがメインチャネル層からサブチャネル層へ遷移することが阻害されてしまうことによって、耐圧の向上が制限されるという課題があった。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】C. Heedt, et al., “Drastic reduction of gate leakage in InAlAs/InGaAs HEMT’s using a pseudomorphic InAlAs hole barrier layer,” IEEE Trans. Electron Devices, 41(10):1685-1690, Oct. 1994,
【非特許文献２】M. Somerville, et al., “A new dynamic model for the kink effect in InAlAs/InGaAs HEMTs,” IEDM Tech. Dig., 1998,
【非特許文献３】G.-G. Zhou, et al., “High output conductance of InAIAs/InGaAs/InP MODFET due to weak impact ionization in the InGaAs channel,” IEDM Tech. Dig., 24(3):247-250, 1991,
【非特許文献４】G.-G. Zhou, et al., “I-V kink in InAlAs/InGaAs MODFETs due to weak impact ionization process in the InGaAs channel,” Proceedings of 6th International Conference on Indium Phosphide and Related Materials (IPRM), pages 435-438, March 1994,
【非特許文献５】N. Maeda, et al., “Dependence on channel potential structures of I-V characteristics in InAlAs/InGaAs pseudomorphic high electron mobility transistors,” J. Appl. Phys. Vol. 81, No. 3, February 1997,
【非特許文献６】M. Somerville and J. Alamo, “A model for tunneling-limited breakdown in high power HEMTs,” IEDM Tech. Dig., 1996.
【非特許文献７】T. Enoki et al., “Design and Characteristics of InGaAs/InP Composite-Channel HFET’ s,” IEEE Trans. Electron Devices, 42(8):1413-1418, Aug. 1995,
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、IV特性上のキンクノイズと耐圧制限を抑制し、同時にキャリア閉込を向上することで高速動作を実現できる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の電界効果トランジスタは、基板の上に形成された化合物半導体からなるチャネル領域と、前記基板の上に形成された化合物半導体からなるキャリア供給層を含むバリア層と、前記チャネル領域に接続して形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極の間に形成されたゲート電極とを備え、前記チャネル領域は、前記基板側から順に、InPからなる第１チャネル層、InPに格子整合するInGaAsと比べてIn組成が同じ又は多いInyGa(1-y)Asからなる第２チャネル層、前記第２チャネル層よりIn組成が多いInxGa(1-x)Asからなる第３チャネル層を有し（ただし、1≧x＞y≧0）、前記第２チャネル層と前記第３チャネル層の間の伝導帯バンドオフセットが0.1eV以下であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、IV特性上のキンクノイズと耐圧制限を抑制し、同時にキャリア閉込を向上することで高速動作を実現できる電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態に係わる電界効果トランジスタのチャネル構造を示す図である。
【図２】実施例１のチャネルバンド図である。
【図３】実施例２のチャネルバンド図である。
【図４】実施例３のチャネルバンド図である。
【図５】本実施の形態に係わる電界効果トランジスタのIV特性を示す図である。
【図６】従来のHEMTのチャネル構造を示す図である。
【図７】InGaAs/ InP複合チャネルバンド図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態に係わる電界効果トランジスタ、すなわち、半導体ヘテロ接合構造を有する高電子移動度トランジスタ(High Electron Mobility Transistor：HEMT) について、図面を参照して説明する。
【００１３】
図１に示すように、この電界効果トランジスタにおいて、基板１０１の上にバッファ層１０８、チャネル領域１０２、スペーサ層１０４、バリア層１０３、ストッパ層１０９、キャップ層１１０が順に積層される。バリア層１０３は、キャリア供給層１３１を含む。
【００１４】
電界効果トランジスタは、格子整合HEMT構造、疑似格子整合HEMT構造またはメタモルフィックHEMT構造を有する。格子整合HEMT構造、疑似格子整合HEMT構造の場合、基板１０１には、例えばInPを用いる。メタモルフィックHEMT構造の場合、基板１０１には、例えばGaAsを用いる。
【００１５】
ストッパ層１０９とキャップ層１１０に形成された溝（リセス）１７１において、バリア層１０３の上にゲート電極１０７が形成される。ゲート電極１０７の一方側にソース電極１０５、他方側にドレイン電極１０６が配置される。ソース電極１０５、ドレイン電極１０６は、それぞれキャップ層１１０、ストッパ層１０９、バリア層１０３、スペーサ層１０４、チャネル領域１０２を貫通し、バッファ層１０８に達する。
【００１６】
チャネル領域１０２は、基板１０１側から順に、第１チャネル層１２１、第２チャネル層１２２、第３チャネル層１２３を積層したものである。
【００１７】
第１チャネル層は、InPからなる層である。
【００１８】
第２チャネル層は、第１チャネル層のInPに格子整合するInGaAsと比べてIn組成が同じ又は多いInyGa(1-y)Asからなる層である。
【００１９】
第３チャネル層は、第２チャネル層よりIn組成が多いInxGa(1-x)Asからなる層である。
【００２０】
すなわち、1≧x＞y≧0である。
【００２１】
予め第２チャネル層と第３チャネル層のIn組成が調整され、第２チャネル層と第３チャネル層の伝導帯バンドオフセットは0.1eV以下となっている。
【００２２】
予め第１チャネル層と第２チャネル層のIn組成が調整され、第１チャネル層と第２チャネル層の伝導帯バンドオフセットは、第２チャネル層と第３チャネル層の伝導帯バンドオフセットより大きくなっている。
【００２３】
つまり、チャネル領域１０２内では、バンドギャップが基板１０１側からバッファ層１０８側（ゲート電極側）に向かって大きくなっている。
【００２４】
バリア層１０３、バッファ層１０８は、チャネル領域１０２の材料よりもバンドギャップが大きい材料、例えばInAlAsなどからなる。
【００２５】
なお、チャネル領域１０２は、３層に限らず、4層以上としてもよい。この場合、基板１０１から最も遠いチャネル層とこのチャネル層の隣りのチャネル層の間の伝導帯バンドオフセットを0.1eV以下とすればよい。
【００２６】
例えば、第１チャネル層、第２チャネル層、第３チャネル層および第４チャネル層を設けた場合、第４チャネル層（基板１０１から最も遠いチャネル層）と第３チャネル層（第４チャネル層の隣のチャネル層）の間の伝導帯バンドオフセットを0.1eV以下とすればよい。
【００２７】
例えば、第１チャネル層、第２チャネル層、第３チャネル層、第４チャネル層および第５チャネル層を設けた場合、第５チャネル層（基板１０１から最も遠いチャネル層）と第４チャネル層（第５チャネル層の隣のチャネル層）の間の伝導帯バンドオフセットを0.1eV以下とすればよい。
【００２８】
このように、チャネル領域１０２内の層数を増やした場合、HEMTとしての性能がチャネル領域１０２の厚さに依存することから、各チャネル層を薄くするのが好ましい。各層を薄くした場合、電子の閉じ込め効果（高速化に必要な要素）とトレードオフとなるため、実際にはHEMTの高速性と耐圧のバランスを考慮して、チャネル領域１０２の構造設計を行うことになる。
【００２９】
本実施の形態の電界効果トランジスタでは、バンドギャップが異なる複数（例えば３層）のチャネル層を、基板１０１側からバンドギャップの大きい順に積層することで、チャネル領域１０２内において、バンドギャップを階段状に変化させる。
【００３０】
つまり、２つのチャネル層のバンドギャップの中間程度のバンドギャップを持つ材料からなるチャネル層を２つのチャネル層の間に挿入する。これにより、隣り合うチャネル層間のバンドギャップを低くすることができる。
【００３１】
従来のInGaAs/InPのチャネル構造に比べると、第２チャネル層（InyGa(1-y)As）と第３チャネル層（InxGa(1-x)As）の間の伝導帯バンドオフセットが充分に小さい（0.1eV以下）ので、チャネル領域１０２における電界強度の増大に伴って、エネルギー運動量が不十分なキャリアでも、この伝導帯バンドオフセットを越えることができる。よって、ゲート電極側の第３チャネル層内のキャリアは、第２チャネル層に移動できるようになる。また、第２チャネル層への移動により、電子が高いエネルギー運動量を取得することで、更に高い電界強度下で、第２チャネル層と第１チャネル層の間の伝導帯バンドオフセットを超えることができる。よって、キャリアは、基板側の第１チャネル層へスムーズに移動できる（図２〜図４）。
【００３２】
このようなチャネル領域１０２の構造により、ドレイン電圧の印加にともなうキャリア分布の設計通りの制御が可能になり、チャネル領域１０２の電界強度の増大にともなって、キャリアをゲート電極側の第３チャネル層から、基板側の第１チャネル層へとスムーズに移動させることができる（図２〜図４）。
【００３３】
特に、高いドレイン電圧を印加した状態では、第１チャネル層にキャリア分布が集中する点に大きな特徴がある。このようなキャリア分布のふるまいは、チャネル領域１０２を構成する層のバンドギャップを単純に順に大きくすれば得られるといった定性的な概念に基づくものではない。すなわち、バリア層１０３に近い側の２つのチャネル層の伝導帯バンドオフセットを上記のように適宜調整することで初めて得られるものである。これにより、高いドレイン電圧を印加した状態でのゲートリーク電流の増大と、衝突イオン化の発現を抑制し、従来の複合チャネル構造のＨＥＭＴよりも耐圧を高くできる。更に、本構造ではキャリア閉じ込めを強くする効果が得られることから、キャリアの移動度をさらに向上させ、ひいてはHEMTの動作速度（高周波性能）を耐圧特性と同時に向上させることができる。
【実施例１】
【００３４】
図２に示すように、本構造を有するHEMTは、例えばゲート電極側から順に、第１チャネル層(InP）、第１チャネル層のInPに格子整合するInGaAsと比べてIn組成が同じ又は多い第２チャネル層（In0.53Ga0.47As）、第２チャネル層よりIn組成が多い第３チャネル層（In0.8Ga0.2As）を積層した構造を有する。
【００３５】
第１チャネル層と第２チャネル層の間の伝導帯バンドオフセットは、例えば、約0.23eVである。第２チャネル層と第３チャネル層の間の伝導帯バンドオフセットは、例えば、約0.9eVである。
【００３６】
従来の格子整合InGaAs/InPのチャネル構造と比べると、動作速度とオン・オフ耐圧を向上させることができ、高周波性能と耐圧特性のバランス/トレードオフを従来技術以上に向上させることができる。
【実施例２】
【００３７】
図３に示すように、例えば、第２チャネル層には、実施例１のIn0.53Ga0.47Asでなく、In0.7Ga0.3Asを用いる。
【００３８】
第１チャネル層と第２チャネル層の間の伝導帯バンドオフセットは、例えば、約0.29eVである。第２チャネル層と第３チャネル層の間の伝導帯バンドオフセットは、例えば、約0.04eVである。
【００３９】
このように、実施例１と比較して、In組成の高いInGaAsを第２チャネル層に使用することで、実施例1の場合よりも電子移動度が高くなり、高周波性能を向上することができる。
【実施例３】
【００４０】
図４に示すように、HEMTにおいて、例えば、第２チャネル層にIn0.8Ga0.2As、第３チャネル層にInAsを用いる。
【００４１】
第１チャネル層と第２チャネル層の間の伝導帯バンドオフセットは、例えば、約0.32eVである。第２チャネル層と第３チャネル層の間の伝導帯バンドオフセットは、例えば、約0.06eVである。
【００４２】
このように、それぞれチャネル層で実施例２に比較してIn組成の高い材料を使用することで、実施例2の場合よりもさらに電子移動度が高くなり、高周波性能を向上することができる。
【００４３】
実施例２，３の場合、第２チャネル層、第３チャネル層の材料として、In組成が実施例１と比較して高いものを用いる。このため高周波性能の向上が期待できるが、耐圧特性は実施例１と比較して低下する。つまり、高周波特性と耐圧の向上については、その要求に応じて、チャネルの材料を選択することで、特性の最適化を図ることができる。
【００４４】
ゲート電極の長さを60nm、ゲート電極とチャネル領域の距離を9nmとして、本実施の形態のHEMTを試作した結果、図５に示すように、オフ/オン耐圧は4.0〜4.8Vとなり、良好な高耐圧特性が得られた。ＶＧは、ゲート電極に印加する電圧である。また、図示しないが、fT/fMAXは、305〜650 GHzとなり、良好な高周波特性も得られた。
【００４５】
一般に広く知られている、高耐圧化に適応しないチャネル構造では、同等の高周波特性を実現することはできても、オフ/オン耐圧は、1.0〜1.5V程度あることから、本実施の形態の構造の効果は顕著であるといえる。
【符号の説明】
【００４６】
１０１  基板
１０２  チャネル領域
１０３  バリア層
１０４  スペーサ層
１０５  ソース電極
１０６  ドレイン電極
１０７  ゲート電極
１０８  バッファ層
１０９  ストッパ層
１１０  キャップ層
１２１  第１チャネル層
１２２  第２チャネル層
１２３  第３チャネル層
１３１  キャリア供給層
１７１  溝（リセス）
【図１】
2016219726.tif 000003
【図２】
2016219726.tif 000004
【図３】
2016219726.tif 000005
【図４】
2016219726.tif 000006
【図５】
2016219726.tif 000007
【図６】
2016219726.tif 000008
【図７】
2016219726.tif 000009
【手続補正書】
【提出日】平成28年8月8日(2016.8.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上に形成された化合物半導体からなるチャネル領域と、
前記基板の上に形成された化合物半導体からなるキャリア供給層を含むバリア層と、
前記チャネル領域に接続して形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極の間に形成されたゲート電極とを備え、
前記チャネル領域は、前記基板側から順に、InPからなる第１チャネル層、InPに格子整合するInGaAsと比べてIn組成が同じ又は多いInyGa(1-y)Asからなる第２チャネル層、前記第２チャネル層よりIn組成が多いInxGa(1-x)Asからなる第３チャネル層を有し（ただし、1≧x＞y≧0）、前記第２チャネル層と前記第３チャネル層の間の伝導帯バンドオフセットが0.1eV以下であり、前記第１チャネル層と前記第２チャネル層の間の伝導体バンドオフセットが0.23eV以上である
ことを特徴とする電界効果トランジスタ。
【請求項２】
前記チャネル領域は、4層以上のチャネル層を有し、前記基板から最も遠いチャネル層とこのチャネル層の隣りのチャネル層の間の伝導帯バンドオフセットが0.1eV以下である
ことを特徴とする請求項１記載の電界効果トランジスタ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記課題を解決するために、本発明の電界効果トランジスタは、基板の上に形成された化合物半導体からなるチャネル領域と、前記基板の上に形成された化合物半導体からなるキャリア供給層を含むバリア層と、前記チャネル領域に接続して形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極の間に形成されたゲート電極とを備え、前記チャネル領域は、前記基板側から順に、InPからなる第１チャネル層、InPに格子整合するInGaAsと比べてIn組成が同じ又は多いInyGa(1-y)Asからなる第２チャネル層、前記第２チャネル層よりIn組成が多いInxGa(1-x)Asからなる第３チャネル層を有し（ただし、1≧x＞y≧0）、前記第２チャネル層と前記第３チャネル層の間の伝導帯バンドオフセットが0.1eV以下であり、前記第１チャネル層と前記第２チャネル層の間の伝導体バンドオフセットが0.23eV以上であることを特徴とする。