(57)【特許請求の範囲】
【請求項１】
符号分割多重方式の基地局から送信される、複数の元データに対してそれぞれ割り当てられた複数のトランスポートチャネルの信号を生成するための所定の符号化処理を行う信号処理回路であって、
複数の元データとその元データを符号化処理するのに必要な複数の処理パラメータとを含む処理用情報を取得する主制御部と、
前記主制御部によって取得された処理用情報を、トランスポートチャネルごとの元データおよびその元データを処理するのに必要な処理パラメータの組で、その符号化処理の順に格納する記憶部と、
前記主制御部と並行して動作し、前記記憶部に格納された処理用情報を格納された順に読み出して符号化処理を行うことにより、元データに対して割り当てられたトランスポートチャネルの信号を生成する処理部と、
を備える基地局用信号処理回路。
【請求項２】
前記記憶部は、主制御部および処理部の双方による並行したアクセスの可能なデュアルポートＲＡＭを含むことを特徴とする請求項１に記載の基地局用信号処理回路。
【請求項３】
前記記憶部は、並列に複数接続された記憶装置を含み、
前記トランスポートチャネルごとの元データおよびその元データを処理するのに必要な処理パラメータの組は、処理部から同じ接続状態で取得可能な記憶装置に記憶されることを特徴とする請求項１または２に記載の基地局用信号処理回路。
【請求項４】
請求項１乃至３のいずれかに記載の信号処理回路を含み、その信号処理回路の出力から生成された送信信号を、移動機に向けて送信する基地局装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動通信システムの基地局装置に関し、特に、基地局からの送信信号を生成するための所定の信号処理を行う信号処理回路において、より迅速な信号処理を可能にする技術に関する。
【０００２】
【従来の技術】
移動通信システムの基地局装置は、管轄するエリア（セルまたはセクタ）内に存在する移動機に向けて下り信号を送信する。ここで、図５を参照して、下り信号を生成するための従来の信号処理回路について説明する。
【０００３】
図５に示す信号処理回路４０は、ＣＤＭＡ（Code Division Multiple Access；符号分割多重）方式の移動通信システムの基地局装置に設けられる符号化処理回路の一例である。この回路４０の出力に基づいて下り信号が生成される。
【０００４】
信号処理回路４０では、複数の元データ（例えば音声、ＦＡＸ、画像等の各サービス用のデータや制御用データ等）から、それらに対してそれぞれ割り当てられたトランスポートチャネル（以下TrCHと記す）の信号が生成され、複数のトランスポートチャネルの信号が合成されてコード化コンポジットトランスポートチャネル（以下CCTrCHと記す）の信号が生成される。なお、本明細書および図面では、TrCHの信号を生成する処理をTrCH処理と記し、またCCTrCHの信号を生成する処理をCCTrCH処理と記す。TrCH処理には、図５に示すように、例えば、ＣＲＣ（Cyclic Redundancy Check）コードの付加、誤り訂正符号化、レートマッチング、インタリーブ、フレームセグメント等の処理が含まれ、またCCTrCH処理には、例えば、TrCHの信号の合成、インタリーブ等の処理が含まれる。
【０００５】
信号処理回路４０は、この回路４０における処理を司る制御部（例えばＣＰＵ）４２、各処理で用いられる処理パラメータの格納されるパラメータレジスタ４４、ｎ個のTrCH処理回路２４（２４−１，２４−２，・・・，２４−ｎ）、およびCCTrCH処理回路２６を備える。各データはそれぞれ対応するTrCH処理回路２４で処理され、複数（図５の場合ｎ個）のTrCH処理回路２４からの出力がCCTrCH処理回路２６で合成（時間的に多重化）される。これらTrCH処理回路２４およびCCTrCH処理回路２６における処理は、制御部４２によって制御される。制御部４２は、これらの処理を一つずつ順次実行する。より具体的には、制御部４２は、まず各TrCH処理回路２４における処理を一つずつ順次実行し、CCTrCH処理回路２６での合成の元となるTrCHの信号が全て生成された後に、CCTrCH処理回路２６での処理を実行する。このとき制御部４２は、各処理回路２４，２６での処理について、それぞれの処理が完了するまで待機し、それが終了した後に、次の処理回路２４，２６での処理を実行する。
【０００６】
【発明が解決しようとする課題】
上記従来の信号処理回路では、制御部は、各処理回路での処理を待機する間は、他の処理を行うことができず、その分、信号処理装置（および基地局装置）における信号の処理時間が増大していた。移動通信システムの利用者数は今後益々増大する傾向にあり、またサービス拡充のため情報伝送量の増大が望まれることからも、信号処理に要する時間はなるべく短いのが望ましい。
【０００７】
【課題を解決するための手段】
本発明にかかる基地局用信号処理回路は、符号分割多重方式の基地局から送信される、複数の元データに対してそれぞれ割り当てられた複数のトランスポートチャネルの信号を生成するための所定の符号化処理を行う信号処理回路であって、複数の元データとその元データを符号化処理するのに必要な複数の処理パラメータとを含む処理用情報を取得する主制御部と、前記主制御部によって取得された処理用情報を、トランスポートチャネルごとの元データおよびその元データを処理するのに必要な処理パラメータの組で、その符号化処理の順に格納する記憶部と、前記主制御部と並行して動作し、前記記憶部に格納された処理用情報を格納された順に読み出して符号化処理を行うことにより、元データに対して割り当てられたトランスポートチャネルの信号を生成する処理部と、を備える。このような構成によれば、主制御部は、処理部が信号処理を行う間、その処理を待つことなく、他の処理を行うことができる。この分、信号処理回路における処理時間が短くなる。
【０００８】
また本発明では、前記記憶部は、主制御部および処理部の双方による並行したアクセスの可能なデュアルポートＲＡＭを含むのが望ましい。こうすれば、例えば主制御部がデュアルポートＲＡＭに情報を書き込む間に、処理部は既にデュアルポートＲＡＭに書き込まれた他の情報を取得して処理を行うことができる。すなわち、並行したアクセスが可能となる分、信号処理回路における処理時間が短くなる。
【０００９】
また本発明では、前記記憶部は、並列に複数接続された記憶装置を含み、前記トランスポートチャネルごとの元データおよびその元データを処理するのに必要な処理パラメータの組は、処理部から同じ接続状態で取得可能な記憶装置に記憶されるのが好適である。記憶部の少なくとも一部を並列に複数接続された記憶装置によって構成する場合には、同じ処理にかかる処理用情報（すなわち元データおよびその元データに対応する処理パラメータ）は同じ記憶装置に記憶した方が、処理部と記憶装置との接続を切り替えずに済む分、信号処理回路における処理時間が短くなる。
【００１０】
また本発明では、前記処理用情報は、前記処理部における信号処理の順に記憶部に格納されるのが好適である。このように、記憶部に、信号処理に必要な情報がその順に順次格納されるので、処理部は、その順にしたがって処理に必要な情報を取得し、より円滑に信号処理を行うことができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。図１は、本発明の実施形態にかかる信号処理回路１０の全体構成を示すブロック図、図２は、信号処理回路１０の記憶部１２に記憶される処理用情報の一例を示す図、また図３は、信号処理回路１０の処理部１６における信号処理のフローチャートである。
【００１２】
本実施形態にかかる信号処理回路１０は、ＣＤＭＡ移動通信方式の基地局装置に、下り信号（送信信号）を生成する回路の一部として組み込まれており、元データ（例えば音声、ＦＡＸ、画像等の各サービス用のデータや制御用データ等）に、上記したTrCH処理およびCCTrCH処理を施すものである。この回路１０で生成された信号が、さらにスペクトラム拡散処理を行う拡散処理部、およびスクランブル処理を行うスクランブル処理部（いずれも図示せず）等を経て、移動機向けの下り信号になる。なお、ここで一例として示される信号処理回路１０は、複数のCCTrCHの信号を生成することができる。CCTrCHの信号は、一つの通話チャネルにつき一つ生成されるから、この信号処理回路１０は、複数の通話チャネル用の信号を生成可能な回路と言うことができる。
【００１３】
信号処理回路１０は、信号処理回路１０の制御を司る主制御部（例えばＣＰＵ等）１４、信号処理（この場合TrCH処理およびCCTrCH処理）を行う処理部１６、および処理部１６での処理に用いる処理用情報を格納する記憶部１２、を備える。
【００１４】
主制御部１４は、基地局の上位ネットワークから受け取った信号に含まれる元データを取得するとともに、この信号処理回路１０で処理する複数の元データのそれぞれに応じて、元データの処理に用いる処理パラメータを、図示しない記憶部（例えばメモリ）から取得する。処理パラメータは、より具体的には、TrCH処理およびCCTrCH処理内の各処理（例えばレートマッチング、インタリーブ等）において用いられるパラメータであって、例えば元データの種類、サイズあるいは処理方式等に応じて設定されるパラメータである。なお、主制御部１４は、他の記憶部１２および処理部１６の組にも接続されており、それらに対しても上記と同様に、処理部１６で処理するための処理用情報を送信する。
【００１５】
主制御部１４は、取得した元データおよびその元データの処理に必要な処理パラメータを、処理用情報として、記憶部１２に格納する。このとき、主制御部１４は、処理用情報を、処理部１６での処理順にしたがって格納する。例えば、本実施形態では、TrCH処理後にCCTrCH処理が行われ、さらにTrCH処理はTrCH１（トランスポートチャネル１），TrCH２，・・・，TrCHｎの順に、またCCTrCH処理はCCTrCH１（コード化コンポジットトランスポートチャネル１），CCTrCH２の順に行われる。このため主制御部１４は、図２に示すように、まずはTrCH処理用の元データおよび処理パラメータの組をその処理順（TrCH１，TrCH２，・・・，TrCH５）に書き込み、次いでCCTrCH処理用の処理パラメータをその処理順（CCTrCH１，CCTrCH２）に書き込む。
【００１６】
記憶部１２は、例えば、主制御部１４および処理部１６の双方から並行してアクセス可能なデュアルポートＲＡＭとして構成される。このため、主制御部１４が記憶部１２に処理用情報を書き込む間にも、処理部１６は既に書き込まれた処理用情報を読み出して、これを処理に用いることができる。この際、処理用情報は処理の早い順に格納されているから、処理部１６は、早い段階から処理用情報を取得して信号処理に順次使用することができる。
【００１７】
処理部１６は、記憶部１２に格納された処理用情報を取得して処理部１６に各部に送信する記憶部アクセス回路１８、TrCH処理回路２４、CCTrCH処理回路２６、TrCH処理用パラメータレジスタ２０、CCTrCH処理用パラメータレジスタ２２、およびTrCH処理回路２４の処理結果を蓄積しておく中間記憶部（例えばデュアルポートＲＡＭ等）２８、を備える。この処理部１６は、主制御部１４と並列に動作可能であり、その動作を司るために処理制御部２３を備える。記憶部アクセス回路１８、TrCH処理用パラメータレジスタ２０、およびCCTrCH処理用パラメータレジスタ２２は、この処理制御部２３に含まれる。
【００１８】
図３を参照して、この処理部１６の動作について説明する。ここでは、図２に示した処理用情報について信号処理を行う場合、すなわち、五つのTrCH（TrCH１〜TrCH５）の信号の生成、および二つのCCTrCHの信号の生成を行う場合の例について説明する。なお、CCTrCH１の信号は三つのTrCH（TrCH１〜TrCH３）の信号から、またCCTrCH２の信号は二つのTrCH（TrCH４，TrCH５）の信号から、それぞれ生成される。
【００１９】
処理部１６では、まず、TrCHの信号が生成され（工程Ｓ１０〜工程Ｓ１８）、次いでCCTrCHの信号が生成される（工程Ｓ２２〜工程Ｓ３２）。TrCHの信号の生成については、工程Ｓ１０から工程Ｓ１８が全チャネル（ここで示す例ではTrCH１〜TrCH５の５チャンネル）分終了するまで繰り返し行われ、またCCTrCHの信号の生成については、工程Ｓ２２から工程Ｓ３０が全チャネル（ここで示す例ではCCTrCH１およびCCTrCH２の２チャンネル）分終了するまで繰り返し行われる。
【００２０】
ここで、第ｎ番目（ｎ＝１〜５）のトランスポートチャネル（TrCHｎ）の信号の生成（工程Ｓ１０〜工程Ｓ１８）について説明する。記憶部アクセス回路１８は、まずTrCHｎの処理パラメータを記憶部１２から読み出し（工程Ｓ１０）、これをTrCH処理用パラメータレジスタ２０に設定する（工程Ｓ１２）。また記憶部アクセス回路１８は、記憶部１２からTrCHｎの元データを読み出し、これをTrCH処理回路２４に送信しておく（工程Ｓ１４）。TrCH処理回路２４は、取得したTrCHｎの元データを、工程Ｓ１２によって設定されたTrCHｎの処理パラメータによってTrCH処理する（工程Ｓ１６）。このTrCH処理は、上記従来の信号処理回路４０での処理と同様の処理であり、例えば、ＣＲＣコードの付加、誤り訂正符号化、レートマッチング、インタリーブ、フレームセグメント等の処理を含む。TrCH処理された結果は、各チャネルに対するTrCH処理が終わるたびに、中間記憶部（例えばＲＡＭ）に書き込まれる（工程Ｓ１８）。
【００２１】
全TrCHに対する処理が終了していない場合には次のTrCHに対する処理工程（工程Ｓ１０〜工程Ｓ１８）が行われ、全TrCHに対する処理が終了した場合にはCCTrCH処理（工程Ｓ２２〜工程Ｓ３２）が行われる（工程Ｓ２０）。
【００２２】
ところで、デュアルポートＲＡＭ（記憶部１２）に処理用情報が格納されている場合、第ｎ番目のTrCH処理（工程Ｓ１０〜工程Ｓ１８）は、そのチャネルの処理用情報（すなわち、TrCHｎの処理パラメータおよびTrCHｎの元データ）の格納が完了した時点から可能となる。より具体的には、例えば、処理部１６における第１番目のトランスポートチャネルの信号処理は、TrCH１の処理用情報が格納された時点から可能となる。また、その後のトランスポートチャネルの処理に対しても、そのチャネルの順に処理用情報が格納されるので、処理部１６は、処理用情報を処理順に順次取得することができる。
【００２３】
次に、第ｍ番目（ｍ＝１，２）のトランスポートチャネル（CCTrCHｍ）の信号の生成（工程Ｓ２２〜工程Ｓ３０）について説明する。記憶部アクセス回路１８は、まずCCTrCHｍの処理パラメータを記憶部１２から読み出し（工程Ｓ２２）、これをCCTrCH処理用パラメータレジスタ２２に設定する（工程Ｓ２４）。またCCTrCH処理回路２６は、中間記憶部２８からCCTrCHｍの元データ（すなわち、CCTrCHｍの元となるTrCHの信号データ［TrCHｍ］）を読み出しておく（工程Ｓ２６）。CCTrCH処理回路２６は、取得したCCTrCHｍの元データ（TrCHｍ）を、工程Ｓ２４によって設定されたCCTrCHｍの処理パラメータによってCCTrCH処理する（工程Ｓ２８）。このCCTrCH処理は、上記従来の信号処理回路４０での処理と同様の処理であり、例えば、TrCHの信号の合成、インタリーブ等の処理を含む。CCTrCH処理された結果は、各チャネルに対するCCTrCH処理が終わるたびに出力される（工程Ｓ３０）。
【００２４】
全CCTrCHに対する処理が終了していない場合には次のCCTrCHに対する処理（工程Ｓ２２〜工程Ｓ３０）が行われ、全CCTrCHに対する処理が終了した場合には処理用情報に対する信号処理が終了する（工程Ｓ３２）。
【００２５】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態には限定されない。例えば、一つの処理部１６に対応して設けられる記憶部１２を、並列に複数接続された記憶装置（例えばＲＡＭ等）を含むように構成してもよい。図４にその一例を示す。記憶部１２は、並列に接続された二つのＲＡＭ（１２ａ，１２ｂ）を備え、さらに、主制御部１４と二つのＲＡＭ（１２ａ，１２ｂ）のうちいずれか一方とを選択的に接続するスイッチ３０ａと、記憶部アクセス回路１８（処理部１６）と二つのＲＡＭ（１２ａ，１２ｂ）のうちいずれか一方とを選択的に接続するスイッチ３０ｂと、を備える。このような構成によれば、例えば、主制御部１４がTrCH２の情報をＲＡＭ１２ｂに書き込んでいる間に、処理部１６がＲＡＭ１２ａに既に書き込まれたTrCH１の処理用情報を取得することが可能となる。なお、このとき、スイッチ３０ａによって主制御部１４とＲＡＭ１２ｂ［すなわち処理部１６の接続されないＲＡＭ］とが接続され、またスイッチ３０ｂによって処理部１６とＲＡＭ１２ａ［すなわち主制御部１４の接続されないＲＡＭ］とが接続される。また、この場合、同じ処理にかかる処理用情報（例えば同じTrCHに対する元データおよび処理パラメータ）は、同じ記憶装置（すなわちＲＡＭ１２ａまたは１２ｂ）に格納するのが望ましい。こうすることで、処理部１６は、同じ処理にかかる処理用情報を、接続状態を切り替えることなく、より迅速に取得することができる。なお、スイッチ（３０ａ，３０ｂ）は、例えば主制御部１４によって制御される。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、基地局装置の信号処理装置における信号処理に要する時間を短縮することができる。
【図面の簡単な説明】
【図１】  本発明の実施形態にかかる信号処理回路の構成を示すブロック図である。
【図２】  本発明の実施形態にかかる信号処理回路の記憶部に格納される処理用情報の一例を示す図である。
【図３】  本発明の実施形態にかかる信号処理回路の処理部における信号処理のフローチャートである。
【図４】  本発明の実施形態にかかる信号処理回路の記憶部の構成の一例を示す図である。
【図５】  従来の信号処理回路の構成を示すブロック図である。
【符号の説明】
１０  信号処理回路、１２  記憶部、１４  主制御部、１６  処理部、１８  記憶部アクセス回路、２０  TrCH処理用パラメータレジスタ、２２  CCTrCH処理用パラメータレジスタ、２３  処理制御部、２４  TrCH処理回路、２６  CCTrCH処理回路、２８  中間記憶部、３０ａ，３０ｂ  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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