(57)【特許請求の範囲】
【請求項１】
インバータ回路、第１のスイッチ回路及び第２のスイッチ回路を備える第１〜ｎのデコーダと、
第１〜ｎの前記デコーダをメモリセルアレイに接続する第１〜ｎのデコード線及び１本の冗長デコード線からなるデコード線群と、
直列に接続された複数のヒューズからなるヒューズ列と、
該ヒューズ列に信号を与えるドライバと、
該ヒューズ列の電位をラッチする終端回路と
を含む冗長回路を具えた半導体記憶装置において、
前記ヒューズ列を２以上に分割してあり、分割されたヒューズ列部分それぞれの一端にドライバが接続され、及び他端に終端回路が接続されてあり、
第１〜ｎの前記デコーダの第１のスイッチ回路は、それぞれ第１〜ｎの前記デコード線に接続され、
第１〜ｎ−１の前記デコーダの第２のスイッチ回路は、それぞれ第２〜ｎの前記デコード線に接続され、
第ｎの前記デコーダの第２のスイッチ回路は、前記冗長デコード線に接続され、
第１〜ｎの前記デコーダのインバータ回路は、隣接する前記ヒューズの間、又は、前記ヒューズと前記終端回路の間に接続され、
ヒューズが切断された箇所よりドライバ側のデコーダでは、第１のスイッチ回路に接続されているデコード線が選択され、一方、ヒューズが切断された箇所より終端回路側のデコーダでは、第２のスイッチ回路に接続されているデコード線が選択される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、冗長回路に特徴を有した半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置内の欠陥メモリセルを救済する技術として、半導体記憶装置に予備のメモリセルを予め設けておいて、欠陥メモリセルをこの予備のメモリセルに置き換える技術がある。そのための回路は冗長回路と称されている。
【０００３】
冗長回路を具えた半導体記憶装置の従来例として、例えば、国際公開公報ＷＯ９３／０５５１２に開示された装置があった。
【０００４】
【発明が解決しようとする課題】
図３は、該国際公開公報の特にＦｉｇ．１０に開示されている半導体記憶装置の、特に冗長回路の部分に着目したブロック図である。
【０００５】
この半導体記憶装置は、第１の冗長回路１１ａと第２の冗長回路１１ｂとを含む。もちろん、３以上の場合があっても良い。各冗長回路１１ａおよび１１ｂは、同様の構成となっている。冗長回路１１ａを例にとり、この冗長回路の構成を説明する。
【０００６】
この冗長回路１１ａは、第１〜ｎ（ｎは２以上の整数であり、ここでは、ｎを８としている。）のデコーダＤＥＣ１１〜ＤＥＣ１８と、デコード線群ＹＤと、ヒューズ列Ｆと、ドライバＤＲＶと、終端回路ＴＥＲＭとを具える。
【０００７】
デコード線群ＹＤは、第１〜ｎのデコード線ＹＤ１１〜ＹＤ１８と、冗長デコード線ＹＤＲ１とで構成されている。このデコード線群ＹＤは、デコーダＤＥＣ１１〜ＤＥＣ１８と、図示しないメモリセルアレイとの間を接続している。特に、冗長デコード線ＹＤＲ１は、メモリセルアレイ内の予備メモリセル（図示せず）に接続されている。
【０００８】
ヒューズ列Ｆは、直列に接続された複数のヒューズＦ１１〜Ｆ１８で構成されている。ヒューズ列Ｆの多数のヒューズうちの任意の１つのヒューズを切断すると、デコード線群ＹＤの各デコード線ＹＤ１１〜ＹＤＲ１８と、複数のデコーダＤＥＣ１１〜ＤＥＣ１８との接続関係を、変更できる（詳細は後述する。）。
【０００９】
また、ドライバＤＲＶは、ヒューズ列Ｆの一端と、信号線ＹＦとの間に接続されている。外部からこの信号線ＹＦを介して供給される信号に応じて、このドライバＤＲＶは、ヒューズ列に信号（詳細は後述する）を与える。
【００１０】
また、終端回路ＴＥＲＭは、ヒューズ列Ｆの他端（ドライバＤＲＶ側とは反対端）に接続されている。この終端回路ＴＥＲＭは、ヒューズ列Ｆの電位をラッチする（詳細は後述する）。
【００１１】
次に、冗長回路１１ａの具体的な回路構成を説明する。図４は、図３中の、ドライバＤＲＶと、ヒューズ列Ｆと、終端回路ＴＥＲＭと、１つのデコーダＤＥＣ１１とからなる部分の具体的な回路例を示した図である。
【００１２】
ドライバＤＲＶは例えばインバータ回路で構成されている。このドライバＤＲＶには、信号線ＹＦから後に説明するように信号が供給される。
【００１３】
ヒューズ列Ｆの各ヒューズＦ１１〜Ｆ１８それぞれは、例えば、シリコンで構成されている。
【００１４】
終端回路ＴＥＲＭは、例えばインバータ回路ＩＮＶ１と、スイッチ回路ＳＷ１とで構成されている。
【００１５】
スイッチ回路ＳＷ１は、この場合、並列に接続された２個のＰＭＯＳトランジスタＴｒ１、Ｔｒ２で構成されている。
【００１６】
インバータ回路ＩＮＶ１の入力端子は、ヒューズ列Ｆの末端に接続され、出力端子はトランジスタＴｒ１のゲート電極に接続されている。
【００１７】
スイッチ回路ＳＷ１の一端はヒューズ列Ｆの末端に接続され、多端は電源Ｖｃｃに接続されている。
【００１８】
トランジスタＴｒ２のゲート電極は信号線ＹＦに接続されている。
【００１９】
また、デコーダＤＥＣ１１は、例えば、２入力のナンド回路ＮＡＮＤと、インバータ回路ＩＮＶ２およびＩＮＶ３と、第１のスイッチ回路ＳＷ２及び第２のスイッチ回路ＳＷ３とで構成されている。
【００２０】
ナンド回路ＮＡＮＤの一方の入力端子は、プリデコーダ（図示せず）に接続されている第１のアドレス線群ＰＡ０１の、１つのアドレス線に、接続されている。また、このナンド回路ＮＡＮＤの他方の入力端子は、プリデコーダ（図示せず）に接続されている第２のアドレス線群ＰＡ２３の、１つのアドレス線に、接続されている。
【００２１】
インバータ回路ＩＮＶ２の入力端子は、冗長ヒューズＦ中の、隣接するヒューズとヒューズとの間に当たる部分に、接続されている。
【００２２】
インバータ回路ＩＮＶ３の入力端子は、インバータ回路ＩＮＶ２の出力端子に接続されている。
【００２３】
第１のスイッチ回路ＳＷ２は、この場合、並列に接続されたＮＭＯＳトランジスタＴｒ３とＰＭＯＳトランジスタＴｒ４とで構成されている。
【００２４】
第２のスイッチ回路ＳＷ３は、この場合、並列に接続されたＰＭＯＳトランジスタＴｒ５とＮＭＯＳトランジスタＴｒ６とで構成されている。
【００２５】
第１のスイッチ回路ＳＷ２及び第２のスイッチ回路ＳＷ３は、直列に接続されている。そして、両スイッチの接続点に、ナンド回路ＮＡＮＤの出力端子が接続されている。
【００２６】
インバータ回路ＩＮＶ２の出力端子は、第１のスイッチ回路ＳＷ２のＴｒ３及び第２のスイッチ回路ＳＷ３のＴｒ５のゲート電極にそれぞれ接続されている。
【００２７】
インバータ回路ＩＮＶ３の出力端子は、第１のスイッチ回路ＳＷ２のＴｒ４及び第２のスイッチ回路ＳＷ３のＴｒ６のゲート電極にそれぞれ接続されている。
【００２８】
次に、この冗長回路１１ａの動作について説明する。
【００２９】
デコーダが活性になる前は、信号線ＹＦの電圧レベルはＬとなっている。そのため、ドライバＤＲＶの出力端子の電圧レベルはＨとなるので、ヒューズ列Ｆの電圧レベルはＨである。デコーダを活性にする時に、信号線ＹＦの電圧レベルをＨに変化させる。すると、ヒューズ列Ｆを切断していなければ、ヒューズ列の電圧レベルはＬとなる。すると、デコーダＤＥＣ１１のインバータ回路ＩＮＶ２の出力端子の電圧レベルはＨになるので、第１のスイッチ回路ＳＷ２のＴｒ３，４はオン状態になり、第２のスイッチ回路ＳＷ３のＴｒ５，６はオフ状態になる。そのため、ＤＥＣ１１では、デコード線ＹＤｉと、ナンド回路ＮＡＮＤの出力端子とが接続状態になる。すなわち、デコード線ＹＤｉが選択される。
【００３０】
一方、ヒューズ列Ｆ内のいずれかのヒューズが切断されている場合は、信号線ＹＦの電圧レベルがＬからＨに変化しても、ヒューズの切断個所より終端回路ＴＲＥＭ側では電圧レベルはＨにラッチされたままとなる。なぜなら、信号線ＹＦの電圧レベルがＬからＨに変化すると、スイッチ回路ＳＷ１のＴｒ２はオフするがＴｒ１はオフしないからである。すなわち、ヒューズが切られた状態では、信号線ＹＦの電圧レベルをＨにしても、ヒューズの切断箇所より終端回路ＴＥＲＭ側のヒューズ列の電圧レベルはＨのままである。そのため、インバータ回路ＩＮＶ１の出力端子の電圧レベルはＬのままであるので、スイッチ回路ＳＷ１のＴｒ１はオン状態のままとなる。
【００３１】
そのため、ヒューズの切断箇所より終端回路側のヒューズ列に接続されているデコーダの、インバータ回路ＩＮＶ２の出力端子の電圧レベルは、Ｌになる。すると、第１のスイッチ回路ＳＷ２のＴｒ３，４はオフ状態になり、第２のスイッチ回路ＳＷ３のＴｒ５，６はオン状態になる。そのため、デコーダではデコード線ＹＤｊと、ナンド回路ＮＡＮＤの出力端子とが接続状態になる。すなわち、ヒューズが切断された箇所より終端回路ＴＥＲＭ側でヒューズ列に接続されているデコーダでは、デコード線ＹＤｉではなく、デコード線ＹＤｊが選択されることになる。従って、ヒューズが切断された箇所以降のデコーダには、ヒューズを切断しなかった場合に比べて１つずつずれたデコード線が接続される。
【００３２】
例えば、図３の例で冗長回路１１ａのヒューズ列のどの部分も切断されていない場合は、デコード線としてＹＤ１１〜ＹＤ１８が選択される。もし、デコード線ＹＤ１１に接続されているメモリセルに欠陥があった場合、ヒューズＦ１１を切断する。すると、デコード線ＹＤ１２〜ＹＤＲ１が選択されるようになる。そのため、デコード線ＹＤ１１に接続されているメモリセルを使用せずに済むようになる。
【００３３】
しかしながら、上述した半導体装置では、１つの冗長回路のヒューズ列Ｆは複数のヒューズが単に直列に接続された構造である。また、各ヒューズは典型的にはシリコンで構成されている。これらのことから、ヒューズ列Ｆの電気抵抗が無視できなくなる場合があり、その結果、信号遅延が生じて、メモリＬＳＩの高速動作の妨げとなる。
【００３４】
冗長回路のヒューズ列に起因する信号遅延を従来より低減できる半導体記憶装置の実現が望まれる。
【００３５】
【課題を解決するための手段】
そこで、この発明によれば、インバータ回路、第１のスイッチ回路及び第２のスイッチ回路を備える第１〜ｎのデコーダと、第１〜ｎのデコーダをメモリセルアレイに接続する第１〜ｎのデコード線及び１本の冗長デコード線からなるデコード線群と、直列に接続された複数のヒューズからなるヒューズ列と、該ヒューズ列に信号を与えるドライバと、該ヒューズ列の電位をラッチする終端回路とを含む冗長回路を具えた半導体記憶装置において、ヒューズ列を２以上に分割してあり、分割されたヒューズ列部分それぞれの一端にドライバが接続され、及び他端に終端回路が接続されてあり、第１〜ｎのデコーダの第１のスイッチ回路は、それぞれ第１〜ｎのデコード線に接続され、第１〜ｎ−１のデコーダの第２のスイッチ回路は、それぞれ第２〜ｎのデコード線に接続され、第ｎのデコーダの第２のスイッチ回路は、冗長デコード線に接続され、第１〜ｎのデコーダのインバータ回路は、隣接するヒューズの間、又は、ヒューズと終端回路の間に接続され、ヒューズが切断された箇所よりドライバ側のデコーダでは、第１のスイッチ回路に接続されているデコード線が選択され、一方、ヒューズが切断された箇所より終端回路側のデコーダでは、第２のスイッチ回路に接続されているデコード線が選択されることを特徴とする。
【００３６】
この発明の半導体記憶装置によれば、ヒューズ列を分割したので、分割された部分は元の長さより短くなる。また、分割された各部分それぞれにドライバ及び終端回路を設けてあるので、冗長動作は行える。従って、ヒューズ列に起因する信号遅延が従来に比べて少ない半導体記憶装置が実現される。
【００３７】
【発明の実施の形態】
以下、図面を参照してこの発明の半導体記憶装置の実施の形態について説明する。なお、説明に用いる各図はこの発明を理解することが出来る程度に各構成成分を概略的に示してあるにすぎない。また、各図において同様な構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００３８】
１．第１の実施の形態
先ず、本発明を、図３および図４を参照して説明した従来の半導体記憶装置に適用する例を説明する。
【００３９】
図１は、その説明図であり、第１の実施の形態の半導体記憶装置の主に冗長回路の部分に着目したブロック図である。
【００４０】
この第１の実施の形態の半導体記憶装置では、各冗長回路１１ａ，１１ｂそれぞれの、ヒューズ列Ｆを２分割してある。そして、ヒューズ列Ｆの、第１の部分Ｆａおよび第２の部分Ｆｂそれぞれには、ドライバＤＲＶと終端回路ＴＥＲＭとを設けてある。
【００４１】
すなわち、ヒューズ列Ｆの、第１の部分Ｆａの一端に、ドライバＤＲＶを接続してあり、他端に、終端回路ＴＥＲＭを接続してある。ヒューズ列Ｆの、第２の部分Ｆｂの一端に、ドライバＤＲＶを接続してあり、他端に、終端回路ＴＥＲＭを接続してある。
【００４２】
各ドライバＤＲＶ、各終端回路ＴＥＲＭそれぞれは、図４を用いて説明した回路で構成することができる。これについては既に詳細に説明したので、その説明を省略する。
【００４３】
また、これら具体的な回路と、ヒューズ列Ｆの第１の部分Ｆａまたは第２の部分Ｆｂとの接続は、図４を用いて説明したように行う。これについても、既に詳細に説明したので、その説明を省略する。
【００４４】
この半導体記憶装置での、ヒューズを切断しない場合、及びヒューズを切断した場合の冗長回路の動作は、図３および図４を参照して既に説明した通りである。ただし、ヒューズを切断する場合の切断方法が、従来とは異なる。その点について以下に説明する。
【００４５】
デコード線ＹＤ１５〜ＹＤ１８のいずれかのデコード線に接続されているメモリセルに欠陥があった場合は、従来と同様な原理でヒューズＦ１５〜ヒューズＦ１８の中の適正なヒューズを切断して、デコード線を置き換える。
【００４６】
しかし、デコード線ＹＤ１１〜ＹＤ１４、すなわち、ヒューズ列Ｆの、第１の部分Ｆａに関連するデコード線ＹＤ１１〜ＹＤ１４のいずれかのデコード線に接続されているメモリセルに欠陥があった場合は、従来と同様な原理でヒューズＦ１１〜ヒューズＦ１４の中の適正なヒューズを切断すると共に、さらに、ヒューズＦ１５も切断する。
【００４７】
なぜなら、ヒューズＦ１１〜ヒューズＦ１４の中の適正なヒューズを切断すると、デコード線が１つづつずれる。従って、ヒューズＦ１５を切断しないと、デコード線ＹＤ１５は重複して使用されることになる。ところが、ヒューズＦ１５も切断しておけば、デコード線ＹＤ１５〜ＹＤ１８が使用されていたのが、ＹＤ１６〜ＹＤＲ１に置き換えられるので、上記重複使用が回避できる。
【００４８】
この第１の実施の形態によれば、ヒューズ列Ｆを分割した分、各ヒューズ列Ｆａ、Ｆｂが短くなる。そのため、ヒューズ中を伝わる信号の遅延時間が軽減される。従って信号線ＹＦの電圧レベルをＬからＨに変化させた後から、アドレスプリデコード信号（図１ではＰＡ０１やＰＡ２３）を活性化させてデコード信号を出力するまでの時間を、高速化できる。
【００４９】
２．第２の実施の形態
図１を用いて説明した半導体記憶装置では、冗長回路を２つ含むので、冗長の自由度は２である。従って、２個所のデコード線を置換することができる。しかし、プロセスの改良などで欠陥の発生が低減されると、デコード線を冗長デコード線に置き換える頻度は少なくなる。そのような場合は、冗長の自由度を減らすことが可能である。例えば、図１では２つに分けていた冗長回路１１ａ，１１ｂを統合することができる。換言すれば、冗長デコード線は１本であって、本来のデコード線数を増やした冗長回路、すなわち規模の大きな冗長回路を構成することができる。
【００５０】
図２は、その一例を示した図である。すなわち、図１に示した回路に、この第２の実施の形態の思想を適用した例を示した図である。こうすると、図１に示していた冗長デコード線ＹＤＲ１およびこれに接続されている予備メモリセル（冗長メモリセル）を削除することが出来るため、チップ面積を小さくでき、また、ウエハ１枚から取れるチップの数を増やすことができる。ただし、このような場合は、従来構造のままだと、ヒューズ列は図１の例の２倍になり、ヒューズ列に起因する信号遅延は一層問題になる。
【００５１】
このようなとき、ヒューズ列Ｆを２以上に分割しておき、これら分割した部分それぞれにドライバＤＲＶおよび終端回路ＴＥＲＭを設けるという本願の思想は有効である。
【００５２】
この発明は上述の各実施の形態に何ら限定されるものではなく、多くの変形又は変更を行うことができる。
【００５３】
例えば、上述においては、ヒューズ列Ｆを２分割する例を説明したが、ヒューズ列を３以上に分割し、各分割部分それぞれの一端にドライバを、また、他端に終端回路を設けるようにしても勿論良い。
【００５４】
また、上述においては、ドライバＤＲＶ、デコーダＤＥＣ１１〜２８、終端回路ＴＥＲＭそれぞれの具体的な回路を、図４を参照して説明したものとした。しかし、ドライバＤＲＶ、デコーダＤＥＣ１１〜２８、終端回路ＴＥＲＭそれぞれは、図４の例に限られず、任意好適なものに変更することができる。例えば、図４を用いて説明した回路中のＤＥＣ１１において、ナンド回路ＮＡＮＤの代わりにＮＯＲ回路を用いても良い。ただし、そうする場合は、プリデコーダＰＡ０１、ＰＡ２３の論理を逆にする。
【００５５】
また、この発明は、行デコーダ、列デコーダいずれにも適用することができる。
【００５６】
【発明の効果】
上述した説明から明らかなように、この発明の半導体記憶装置によれば、複数のデコーダと、これらデコーダをメモリセルアレイに接続する複数のデコード線及び１本の冗長デコード線からなるデコード線群と、直列に接続された複数のヒューズからなり任意の１つのヒューズを切断することで前記デコード線群と前記複数のデコーダとの接続関係を変更するヒューズ列と、該ヒューズ列に信号を与えるドライバと、該ヒューズ列の電位をラッチする終端回路とを含む冗長回路を具える。そして、前記ヒューズ列を２以上に分割してあり、分割されたヒューズ列部分それぞれに、ドライバおよび終端回路を設けてある。
【００５７】
そのため、ヒューズ列の、分割してある各部分の電気抵抗は、分割前のヒューズ列より低くなる。また、分割された各部分それぞれにドライバ及び終端回路を設けてあるので、冗長動作は行える。従って、ヒューズ列に起因する信号遅延が従来に比べて少ない半導体記憶装置が実現される。
【図面の簡単な説明】
【図１】第１の実施の形態の半導体記憶装置を説明するため、該装置の要部をブロック図により示した図である。
【図２】第２の実施の形態の半導体記憶装置を説明するため、該装置の要部をブロック図により示した図である。
【図３】従来技術、課題および本発明を説明する図であり、従来の半導体記憶装置の要部をブロック図により示した図である。
【図４】ドライバ、終端回路、デコーダそれぞれの具体的な回路構成を説明するための図である。
【符号の説明】
１１ａ、１１ｂ：冗長回路
ＤＥＣ１１〜ＤＥＣ２８：デコーダ
ＹＤ：デコード線群
ＹＤ１１〜ＹＤ１８、ＹＤ２１〜ＹＤ２８：デコード線
ＹＤＲ１、ＹＤＲ２：冗長デコード線
Ｆ：ヒューズ列
Ｆａ：ヒューズ列の第１の部分
Ｆｂ：ヒューズ列の第２の部分
Ｆ１１〜Ｆ２８：ヒューズ
ＤＲＶ：ドライバ
ＴＥＲＭ：終端回路
【図１】
0003868091.tif 000002
【図２】
0003868091.tif 000003
【図３】
0003868091.tif 000004
【図４】
0003868091.tif 000005