(57)【特許請求の範囲】
【請求項１】
バンクフラグを構成する複数の１ビットのうち１つだけを“１”とする書き込みバンクフラグ及び読み出しバンクフラグをシフト制御し、前記書き込みバンクフラグ及び読み出しバンクフラグにより、少なくとも三以上のメモリバンクから構成されるメモリの異なるメモリバンクをそれぞれ選択して、書き込み動作と読み出し動作を非同期に行うメモリバンク制御方法であって、
読み出し動作を行う場合において、
前記書き込みバンクフラグを構成する二以上の１ビットが“１”を示す場合、または前記書き込みバンクフラグを構成する全ての１ビットが“０”を示す場合には、前記読み出しバンクフラグをシフト制御してから読み出しを行い、一方、前記書き込みバンクフラグを構成する複数の１ビットのうち１つだけが“１”を示す場合には、シフト制御後の読み出しバンクフラグと現在の書き込みバンクフラグとを比較し、一致すれば、シフト制御前の読み出しバンクフラグの値を用いて読み出しを行い、一致しなければ、当該シフト制御後の読み出しバンクフラグの値を用いて読み出しを行うことを特徴とするメモリバンク制御方法。
【請求項２】
バンクフラグを構成する複数の１ビットのうち１つだけを“１”とする書き込みバンクフラグ及び読み出しバンクフラグをシフト制御し、前記書き込みバンクフラグ及び読み出しバンクフラグにより、少なくとも三以上のメモリバンクから構成されるメモリの異なるメモリバンクをそれぞれ選択して、書き込み動作と読み出し動作を非同期に行うメモリバンク制御方法であって、
書き込み動作を行う場合において、
前記読み出しバンクフラグを構成する二以上の１ビットが“１”を示す場合、または前記読み出しバンクフラグを構成する全ての１ビットが“０”を示す場合には、前記書き込みバンクフラグをシフト制御してから書き込みを行い、一方、前記読み出しバンクフラグを構成する複数の１ビットのうち１つだけが“１”を示す場合には、シフト制御後の書き込みバンクフラグと現在の読み出しバンクフラグとを比較し、一致すれば、シフト制御前の書き込みバンクフラグの値を用いて書き込みを行い、一致しなければ、当該シフト制御後の書き込みバンクフラグの値を用いて書き込みを行うことを特徴とするメモリバンク制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリバンク制御装置およびメモリバンク制御方法に関し、特に、画像・音声信号処理に用いられるＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）バッファシステムにおけるメモリバンク制御装置およびメモリバンク制御方法に関する。
【０００２】
【従来の技術】
従来のＦＩＦＯバッファシステムにおけるメモリバンク制御装置およびメモリバンク制御方法を図９、図１０、図１１を参照して説明する。
図９は従来のＦＩＦＯバッファシステムにおけるメモリバンク制御装置のブロック電気回路図である。Ｍ０（１３）〜Ｍ３（１６）は、ＦＩＦＯ形式でデータが入出力される記憶領域である。
図１０は従来のＦＩＦＯバッファシステムにおけるメモリバンク制御装置に使用されるバンクアドレスカウンタの動作を示す図である。
【０００３】
従来のＦＩＦＯバッファシステムにおけるメモリバンク制御装置においては、記憶領域のフラグを構成するカウンタとして、２進数で表されるすべての値で構成されるカウンタを使用していた。図１０はフラグが２ビットで構成される場合のカウンタであるが、この場合、００（ｂ）、０１（ｂ）、１０（ｂ）、１１（ｂ）の４通りのフラグで構成されていた（以下、（ｂ）はその値が２進数であることを示す）。
図１１は書き込み許可信号発生器の動作を示すフローチャートである。読み出しフィールドアドレスが０１（ｂ）、書き込みフィールドアドレスが１０（ｂ）の場合について、図１１のフローに従い書き込み許可信号発生器の動作を説明する。この状態でフィールド書き込みが終了する（Ｓ２１）と書き込みフィールドアドレスに１が加算（Ｓ２２）されて１１（ｂ）になり、その値と読み出しフィールドアドレスとを比較する。読み出しフィールドアドレスを参照した時、それが過渡状態（図１０）にあり読み出しフィールドアドレスとして１１（ｂ）が参照されると、読み出しフィールドアドレスと書き込みフィールドアドレスが同じと判断され、書き込みフィールドアドレスに２が加算されて０１（ｂ）になる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述した従来のＦＩＦＯバッファシステムにおけるメモリバンク制御方法においては、２進数で表されるすべての値で構成されるカウンタを使用していた。そのため過渡状態のカウンタ値も、正常時のカウンタ値と同様に別のメモリバンクを示していた。その結果、過渡状態時のカウンタ値が参照された場合に誤動作する可能性があるという問題があった。具体的には、フィールドメモリは２フィールド分書き込みが行われないのでデータが更新されず、読み出しを行った場合に画像が不連続、乱れるという現象が起こってしまう。
さらに、読み出し、書き込みのタイミングによっては読み出しアドレスが書き込みアドレスを追い越してしまう、あるいはその逆の現象が生じ、その結果画像が不連続、乱れるという現象が起こってしまうという問題もあった。
【０００５】
本発明は、このような従来の技術における問題に鑑みてなされたものであって、メモリの読み出しと書き込みが非同期式であり、メモリの読み出しと書き込みが同時に行われてもアドレスの追い越しを起こさないメモリバンク制御方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決する本発明のメモリバンク制御方法は、バンクフラグを構成する複数の１ビットのうち１つだけを“１”とする書き込みバンクフラグ及び読み出しバンクフラグをシフト制御し、前記書き込みバンクフラグ及び読み出しバンクフラグにより、少なくとも三以上のメモリバンクから構成されるメモリの異なるメモリバンクをそれぞれ選択して、書き込み動作と読み出し動作を非同期に行うメモリバンク制御方法であって、
読み出し動作を行う場合において、
前記書き込みバンクフラグを構成する二以上の１ビットが“１”を示す場合、または前記書き込みバンクフラグを構成する全ての１ビットが“０”を示す場合には、前記読み出しバンクフラグをシフト制御してから読み出しを行い、一方、前記書き込みバンクフラグを構成する複数の１ビットのうち１つだけが“１”を示す場合には、シフト制御後の読み出しバンクフラグと現在の書き込みバンクフラグとを比較し、一致すれば、シフト制御前の読み出しバンクフラグの値を用いて読み出しを行い、一致しなければ、当該シフト制御後の読み出しバンクフラグの値を用いて読み出しを行うことを特徴とする。
また、本発明のメモリバンク制御方法は、バンクフラグを構成する複数の１ビットのうち１つだけを“１”とする書き込みバンクフラグ及び読み出しバンクフラグをシフト制御し、前記書き込みバンクフラグ及び読み出しバンクフラグにより、少なくとも三以上のメモリバンクから構成されるメモリの異なるメモリバンクをそれぞれ選択して、書き込み動作と読み出し動作を非同期に行うメモリバンク制御方法であって、
書き込み動作を行う場合において、
前記読み出しバンクフラグを構成する二以上の１ビットが“１”を示す場合、または前記読み出しバンクフラグを構成する全ての１ビットが“０”を示す場合には、前記書き込みバンクフラグをシフト制御してから書き込みを行い、一方、前記読み出しバンクフラグを構成する複数の１ビットのうち１つだけが“１”を示す場合には、シフト制御後の書き込みバンクフラグと現在の読み出しバンクフラグとを比較し、一致すれば、シフト制御前の書き込みバンクフラグの値を用いて書き込みを行い、一致しなければ、当該シフト制御後の書き込みバンクフラグの値を用いて書き込みを行うことを特徴とする。
【０００７】
このような本出願第１、２の発明のメモリバンク制御方法によれば、２進数で表され、前記バンクフラグを構成する複数のフラグ（以下、複数ビット）のうち、二以上の１ビットが“１”を示す状態及び全ての１ビットが“０”を示す状態並びに前記書き込みバンクフラグの複数ビットと前記読み出しバンクフラグの複数ビットとが同一値の状態となることを防止することができる。
したがって、読み出し動作と書き込み動作とが非同期に行われるメモリ制御装置において、読み出しと書き込みが同時に行われてもアドレスの追い越しを防止することができる。
また、リングカウンタにより、内部でデータを巡回させて計数動作を行うことができ、Ｎ個のフリップフロップを用いたシフトレジスタによりＮ進のカウンタを構成することができる。
また、例えば、前記書き込みバンクフラグ及び前記読み出しバンクフラグのうち、何れか一方のバンクフラグを構成する二以上のフラグの１ビットが“１”を示す際に、そのバンクフラグを異常値として検出する。異常値として検出されたバンクフラグは、存在しない値として処理され、リングカウンタのシフト制御が行われる。
したがって、双方のバンクフラグの重複を防止することが可能になる。さらに、読み出しと書き込みが非同期式であり、読み出しと書き込みが同時に行われてもアドレスの追い越しを容易に防止することができる。
【００１４】
このような本出願第５、６の発明のメモリバンク制御装置によれば、２進数で表され、前記バンクフラグを構成する複数のフラグ（以下、複数ビット）のうち、二以上の１ビットが“１”を示す状態及び全ての１ビットが“０”を示す状態並びに前記書き込みバンクフラグの複数ビットと前記読み出しバンクフラグの複数ビットとが同一値の状態となることを防止することができる。
したがって、読み出し動作と書き込み動作とが非同期に行われるメモリ制御装置において、読み出しと書き込みが同時に行われてもアドレスの追い越しを防止することができる。
また、リングカウンタにより、内部でデータを巡回させて計数動作を行うことができ、Ｎ個のフリップフロップを用いたシフトレジスタによりＮ進のカウンタを構成することができる。
また、データの書き込み及びデータの読み出しの際の各々の動作を示すバンクフラグを設けていることから、双方のバンクフラグの重複を防止することができる。
また、例えば、前記書き込みバンクフラグ及び前記読み出しバンクフラグのうち、何れか一方のバンクフラグを構成する二以上のフラグの１ビットが“１”を示す際に、そのバンクフラグを異常値として検出する。異常値として検出されたバンクフラグは、存在しない値として処理され、リングカウンタのシフト制御が行われる。
したがって、双方のバンクフラグの重複を防止することが可能になる。さらに、読み出しと書き込みが非同期式であり、読み出しと書き込みが同時に行われてもアドレスの追い越しを容易に防止することができる。
また、前記書き込みバンクフラグ及び前記読み出しバンクフラグのうち、何れか一方のバンクフラグを構成する複数ビットの全てが“０”を示す際に、そのバンクフラグを異常値として検出する。
したがって、双方のバンクフラグの重複を防止することが可能になる。さらに、読み出しと書き込みが非同期式であり、読み出しと書き込みが同時に行われてもアドレスの追い越しを容易に防止することができる。
【００２３】
【発明の実施の形態】
次に、本発明のメモリバンク制御方法及びメモリバンク制御装置の実施の形態について図面を参照して説明する。
図１を参照すると、本発明の実施の形態におけるフラグを用いたメモリバンク制御ブロックが示されている。図１において、メモリ１は３つのメモリバンク１０１、１０２、１０３から構成されＦＩＦＯ形式でデータを入出力する。
読み出しバンクフラグ４は、現在読み出しを行っているメモリバンクを表すフラグである。
書き込みバンクフラグ５は、現在書き込みを行っているメモリバンクを表すフラグである。
図２を参照すると、読み出しバンクフラグ４と書き込みバンクフラグ５とをシフト制御するカウンタが示されている。図２に示される様に、読み出しバンクフラグ４と書き込みバンクフラグ５をシフト制御するカウンタは、リングカウンタになっている。このリングカウンタはメモリバンクを構成する複数のフラグ（以下、複数ビット）の１ビットのみを“１”とするように設定されている。すなわち、メモリバンクの複数のビットが“１”を示す状態及び全てのビットが“０”を示す状態並びに前記読み出しバンクフラグ４と前記書き込みバンクフラグ５とが同一値を示す状態は存在しない。そのため、このような状態、すなわち、過渡状態にあるバンクフラグは異常であると判断することが可能になる。
【００２４】
読み出し制御部２は、メモリ１の読み出しメモリバンクを図８の真理値表に従って進行させる。読み出し制御部２には、読み出しリセットと書き込みバンクフラグ５が入力され、読み出しバンクフラグ４と入出力接続される。
書き込み制御部３は、メモリ１の書き込みメモリバンクを図７の真理値表に従って進行させる。書き込み制御部３には、書き込みリセットと読み出しバンクフラグ４が入力され、書き込みバンクフラグ５と入出力接続される。
また、前記読み出し制御部２及び書き込み制御部３は、異常値検出部に相当する。
読み出しアドレスカウンタ６には、読み出し信号、読み出しリセット、読み出しバンクフラグ４が入力され、また、読み出しアドレスがメモリ１のメモリバンク１０１、メモリバンク１０２、メモリバンク１０３に出力される。
書き込みアドレスカウンタ７には、書き込み信号、書き込みリセット、書き込みバンクフラグ５が入力され、また、書き込みアドレスがメモリ１のメモリバンク１０１、メモリバンク１０２、メモリバンク１０３に出力される。
書き込みバンクセレクタ１１１には、書き込みバンクフラグ５と書き込み信号が入力される。
読み出しバンクセレクタ１１２には、読み出しバンクフラグ４と読み出し信号が入力される。
【００２５】
次に、読み出し制御部２および書き込み制御部３の構成を図３と図４により詳細に説明する。
書き込み制御部３は図３のように構成される。
図３に示される様に、フラグ左シフタ２０１には書き込みバンクフラグ５（Ｎ）（Ｎは自然数）が入力され、フラグデコーダ２０５に接続される。
一致検出器２０２には、左シフト後の書き込みバンクフラグ５と読み出しバンクフラグ４が入力され、出力はＡＮＤゲートに接続される。
読み出しバンクフラグ判別器２０３には、読み出しバンクフラグ４が入力され、判別結果がＡＮＤゲートに出力される。
フラグデコーダ２０５はセレクタに接続され、書き込みバンクフラグ５（Ｎ＋１）を出力する。
タイミング調整器２０４は書き込みリセットに接続され、書き込み更新タイミング信号が出力される。
【００２６】
同様に、読み出し制御部２は図４のように構成される。
図４に示される様に、フラグ左シフタ３０１には読み出しバンクフラグ４（Ｎ）が入力され、フラグデコーダ３０５に接続される。
一致検出器３０２には、左シフト後の読み出しバンクフラグ４と書き込みバンクフラグ５が入力され、出力はＡＮＤゲートに接続される。
書き込みバンクフラグ判別器３０３には、書き込みバンクフラグ５が入力され、判別結果がＡＮＤゲートに出力される。
フラグデコーダ３０５はセレクタに接続され、読み出しバンクフラグ４（Ｎ＋１）を出力する。
タイミング調整器３０４は読み出しリセットに接続され、読み出し更新タイミング信号が出力される。
【００２７】
次に図１を参照して、本発明の実施の形態における読み出しアドレスカウンタ６および書き込みアドレスカウンタ７の動作を説明する。
読み出しアドレスカウンタ６は、読み出しバンクフラグ４で指定されたメモリバンクへの読み出しアクセスの際にそのアドレスを示す。読み出しアドレスカウンタ６に読み出しリセットが入力されると、読み出しアドレスカウンタ６は読み出しバンクフラグ４で指定されたメモリバンクの先頭アドレスをセットする。そして、読み出し信号が入力されるとアドレス値をカウントアップしていく。ただし、各メモリバンクの最終アドレスを越えることはないように、読み出しリセットが入力される。
同様に、書き込みアドレスカウンタ７は、書き込みバンクフラグ５で指定されたメモリバンクへの書き込みアクセスの際にそのアドレスを示す。書き込みアドレスカウンタ７に書き込みリセットが入力されると、書き込みアドレスカウンタ７は書き込みバンクフラグ５で指定されたメモリバンクの先頭アドレスをセットする。そして、書き込み信号が入力されるとアドレス値をカウントアップしていく。ただし、各メモリバンクの最終アドレスを越えることはないように、書き込みリセットが入力される。
読み出しバンクセレクタ１１２は各メモリバンクに共通に入力されている入力データ、読み出しアドレスをいずれかのメモリバンクのみで有効とする為に、読み出し信号を読み出しバンクフラグ４によって振り分けている。
同様に、書き込みバンクセレクタ１１１は各メモリバンクに共通に入力されている入力データ、書き込みアドレスをいずれかのメモリバンクのみで有効とする為に、書き込み信号を書き込みバンクフラグ５によって振り分けている。
【００２８】
次に図３、図４を参照して、本発明の実施の形態における読み出し制御部２および書き込み制御部３の動作を説明する。
まず、図３に示される様に、フラグ左シフタ２０１に入力される書き込みバンクフラグ５（Ｎ）は現在の書き込みメモリバンクを表しており、フラグデコーダ２０５から出力される書き込みバンクフラグ５（Ｎ＋１）は、次に書き込むメモリバンクを表す。
一致検出器２０２は、左シフト後の書き込みバンクフラグ５と読み出しバンクフラグ４が一致すれば値１’ｂ１を、それ以外は１’ｂ０を出力する。
読み出しバンクフラグ判別器２０３は、読み出しバンクフラグ４が００１（ｂ）、０１０（ｂ）、１００（ｂ）のいずれかである場合に１’ｂ１を、それ以外は１’ｂ０を出力する。
タイミング調整器２０４は、書き込みリセット信号を入力とし、書き込みバンクフラグ５（Ｎ＋１）を書き込むタイミングを表す信号を生成する。
【００２９】
図４に示される読み出し制御部２の動作についても、図３に示される書き込み制御部３の動作と同様に行われる。すなわち、図４において、フラグ左シフタ３０１に入力される読み出しバンクフラグ４（Ｎ）は現在の読み出しメモリバンクを表しており、フラグデコーダ３０５から出力される読み出しバンクフラグ４（Ｎ＋１）は、次に読み出すメモリバンクを表す。
一致検出器３０２は、左シフト後の読み出しバンクフラグ４と書き込みバンクフラグ５が一致すれば値１’ｂ１を、それ以外は１’ｂ０を出力する。
書き込みバンクフラグ判別器３０３は、書き込みバンクフラグ５が００１（ｂ）、０１０（ｂ）、１００（ｂ）のいずれかである場合に１’ｂ１を、それ以外は１’ｂ０を出力する。
タイミング調整器３０４は、読み出しリセット信号を入力とし、読み出しバンクフラグ４（Ｎ＋１）を読み出すタイミングを表す信号を生成する。
【００３０】
次に本発明の実施の形態におけるフラグを用いたメモリバンク制御ブロックの動作を図５、図６に示されるフローチャートを使用して説明する。
書き込み動作を行う場合、図５に示される様に、システムリセットが与えられると書き込みバンクフラグ５は００１（ｂ）に初期化され（Ｓ１）、書き込みリセットが入力されるまで、入力データをメモリ１のメモリバンク１０１に書き込む（Ｓ２）。
書き込みリセットが与えられる（Ｓ３）と、書き込みバンクフラグ５を図２のように左シフトする（Ｓ４）。
ここで読み出しバンクフラグ４の値を読み出し（Ｓ５）、読み出しバンクフラグ４＝左シフト後の書き込みバンクフラグ５なら（Ｓ６）、書き込みバンクフラグ５を右シフトする（Ｓ７）。しかし、読み出しバンクフラグ４が規定値以外であったり、読み出しバンクフラグ４≠左シフト後の書き込みバンクフラグ５なら、その書き込みバンクフラグ５をデコード（Ｓ８）し、書き込みを許可、実行（Ｓ９）する。ここで規定値とは、メモリバンクを示す値００１（ｂ）、０１０（ｂ）及び１００（ｂ）を指す。
【００３１】
以上のフローを、書き込みリセットが与えられた場合について図１、図７を用いて説明する。
例として、読み出しバンクフラグ４が０１０（ｂ）の場合を考える。
まず、書き込みバンクフラグ５が００１（ｂ）のときに書き込みリセット信号が１になると、書き込みメモリバンクをメモリバンク１０１からメモリバンク１０２に進めたいところである。しかし、読み出しメモリバンクがメモリバンク１０２であるので、書き込みメモリバンクがメモリバンク１０２に進行すると、読み出しメモリバンクと書き込みメモリバンクとが同一になる。その結果、書き込みアドレスが読み出しアドレスを追い越す可能性がある。それを解決する為に書き込みメモリバンクは進行させずに、もう一度同じメモリバンクを書き込むように制御する。つまり書き込みバンクフラグ５は００１（ｂ）の状態を保持する。
また、書き込みバンクフラグ５が１００（ｂ）のときに書き込みリセット信号が１になると、書き込みメモリバンクはメモリバンク１０３からメモリバンク１０１に進む。この場合には、書き込みメモリバンクは読み出しメモリバンクと重ならないので書き込みメモリバンクを進めることが出来る。
さらに、書き込みバンクフラグ５が０１０（ｂ）のときに書き込みリセット信号が１になる場合を考える。これは、本来ならば起こり得ない組み合わせであるが、誤動作等の場合を考慮している。この場合は読み出しメモリバンクと書き込みメモリバンクが同一なので、書き込みメモリバンクをメモリバンク１０２からメモリバンク１０３に進めることで、同一メモリバンクへのアクセスを防ぐことが出来る。
読み出しバンクフラグ４が００１（ｂ）、１００（ｂ）の場合についても、上述の３つのパターンと同様に考えることが出来る。
【００３２】
しかし、読み出しバンクフラグ４が００１（ｂ）、０１０（ｂ）、１００（ｂ）以外の場合は、読み出しバンクフラグ４が過渡状態であると判断し、書き込みメモリバンクを進める。それにより読み出しメモリバンクが書き込みメモリバンクに重複することを防ぐ。
読み出しバンクフラグ４が規定値以外とは、読み出しバンクフラグ４が過渡状態にあることを想定している。つまり書き込みリセットと読み出しリセットが同時に行われていることを意味する。これは、読み出しメモリバンクと書き込みメモリバンクとの両方を次のメモリバンクに進めようとしていることになる。したがって、読み出しバンクフラグ４が規定値以外なら、書き込みバンクフラグ５をデコードし書き込みを許可、実行する。
以上、書き込みリセットが与えられた場合のフローを説明したが、図８に示される読み出しリセットが与えられた場合のフローについても、書き込みリセットが与えられた場合のフローと同様に行われる。
上述した実施の形態においては、メモリ１は３つのメモリバンクから構成されるが、本発明はこれに限定されるものではない。メモリ１を構成するメモリバンクは記憶領域として３以上存在すれば、どのような形式であっても構わない。例えばメモリ１を３つで構成してもよく、また、１つのメモリ１を３領域に分割してもよい。
【００３３】
【発明の効果】
以上説明したように、本発明のメモリバンク制御方法及びメモリバンク制御装置においては、以下に記載するような効果を奏する。
読み出しバンクフラグと書き込みバンクフラグとが、過渡状態を含め、いかなる組み合わせの場合も包含している真理値表を用いているので、それぞれのバンクフラグが過渡状態であってもそれを考慮した動作をすることができる。またメモリへの読み出しアクセスと書き込みアクセスとが非同期式の場合において、読み出しおよび書き込みのメモリバンク切換えが全く同時に行われる場合でも正確に動作することが可能となる。したがって、読み出しアドレスが書き込みアドレスを追い越すことを防止することができると共に、書き込みアドレスが読み出しアドレスを追い越すことを防止することができる。その結果、画像の途切れ及び画像の乱れを防止することができ、品質を保つことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるフラグを用いたメモリバンク制御ブロックを示す図である。
【図２】本発明の実施の形態におけるバンクフラグの動作を示す図である。
【図３】本発明の実施の形態における書き込み制御部の構成を示す図である。
【図４】本発明の実施の形態における読み出し制御部の構成を示す図である。
【図５】本発明の実施の形態におけるメモリバンク書き込み制御部の動作を示すフローチャートである。
【図６】本発明の実施の形態におけるメモリバンク読み出し制御部の動作を示すフローチャートである。
【図７】本発明の実施の形態におけるバンクフラグ書き込み時の動作を示す真理値表である。
【図８】本発明の実施の形態におけるバンクフラグ読み出し時の動作を示す真理値表である。
【図９】従来の技術におけるメモリバンク制御装置のブロック電気回路図である。
【図１０】従来の技術におけるバンクアドレスカウンタの動作を示す図である。
【図１１】従来の技術における書き込み許可信号発生器の動作を示すフローチャートである。
【符号の説明】
１  メモリ
２  読み出し制御部
３  書き込み制御部
４  読み出しバンクフラグ
５  書き込みバンクフラグ
６  読み出しアドレスカウンタ
７  書き込みアドレスカウンタ
１０１、１０２、１０３  メモリバンク
１１１  書き込みバンクセレクタ
１１２  読み出しバンクセレクタ
２０１、３０１  フラグ左シフタ
２０２、３０２  一致検出器
２０３  読み出しバンクフラグ判別器
２０４、３０４  タイミング調整器
３０３  書き込みバンクフラグ判別器
２０５、３０５  フラグデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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