(57)【要約】【課題】埋め込み拡散層と電気的に接続する拡散層の横方向の拡がりを抑制した半導体装置を提供する。【解決手段】本発明の一態様は、Ｐ型シリコン基板１１と、前記シリコン基板に位置するＮ型埋め込み拡散層１４と、前記埋め込み拡散層上に位置するエピタキシャル層１５と、前記エピタキシャル層に位置し、前記埋め込み拡散層と前記エピタキシャル層の表面を電気的に接続するＮ型拡散層３０と、を含み、前記Ｎ型拡散層は、第１の領域拡散層２１ａと、前記第１の領域拡散層より深い位置で且つ前記第１の領域拡散層より不純物濃度が高い第２の領域拡散層２２ａを有する半導体装置である。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に位置する第２導電型の埋め込み拡散層と、
前記埋め込み拡散層上に位置するエピタキシャル層と、
前記エピタキシャル層に位置し、前記埋め込み拡散層と前記エピタキシャル層の表面を電気的に接続する第２導電型拡散層と、を含み、
前記第２導電型拡散層は、第１の領域拡散層と、前記第１の領域拡散層より深い位置で且つ前記第１の領域拡散層より不純物濃度が高い第２の領域拡散層を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２導電型拡散層の前記第２の領域拡散層は、前記エピタキシャル層に１．５ＭｅＶ以上の加速電圧で第２導電型不純物を少なくとも１回イオン注入することで形成されることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記第２の領域拡散層は、前記エピタキシャル層の表面から１μｍより深い領域に位置し、
前記第２の領域拡散層の深さ方向の厚さは２μｍ以上であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記エピタキシャル層に素子領域が形成され、前記第２導電型拡散層は前記素子領域を囲うように配置されていることを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板に第２導電型の埋め込み拡散層を形成する工程（ａ）と、
前記埋め込み拡散層上にエピタキシャル層を形成する工程（ｂ）と、
前記エピタキシャル層に少なくとも２回のイオン注入を行う工程（ｃ）と、
前記エピタキシャル層及び前記半導体基板に熱処理を行うことで、前記エピタキシャル層に位置し、前記埋め込み拡散層に接続された第２導電型拡散層を形成する工程（ｄ）と、を含み、
前記第２導電型拡散層は、第１の領域拡散層と、前記第１の領域拡散層より深い位置で且つ前記第１の領域拡散層より不純物濃度が高い第２の領域拡散層を有し、
前記少なくとも２回のイオン注入は、前記第１の領域拡散層へのイオン注入と、前記第２の領域拡散層へのイオン注入を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記第２の領域拡散層へのイオン注入の加速電圧は１．５ＭｅＶ超であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５または６において、
前記第１の領域拡散層へのイオン注入の加速電圧は１．５ＭｅＶ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置は、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）などの高電圧、大電流を守備領域とする装置である。この半導体装置は、埋め込み拡散層がエピタキシャル成長したシリコン層の下部に埋め込まれた構造（いわゆる埋め込みエピタキシャル構造）と、シリコン層表面と埋め込み拡散層（Nburried）を接続する拡散層（Nplug）によってシリコン層に形成された素子の側壁側を囲った構造を有する。埋め込み拡散層を接続する拡散層は、埋め込み拡散層と同じ導電型の不純物拡散層である。埋め込み拡散層の上方に形成される素子は、ＬＤＭＯＳや低電圧系デバイス（例えばトランジスターやBipolorトランジスター）等である。
【０００３】
図３は、従来の半導体装置の製造方法を説明するための断面図である。
まず、Ｐ型シリコン基板１０１に不純物イオンを注入し、熱処理することでＮ型埋め込み拡散層１０２，１０３を形成する。次いで、シリコン基板１０１上に厚さ５μｍのエピタキシャル成長によりシリコン層１０４を形成する。
【０００４】
次いで、シリコン層１０４にＮ型不純物イオンを注入し、高温で長時間の熱処理を行うことで、Ｎ型不純物イオンをＮ型埋め込み拡散層１０２，１０３まで熱拡散させたNplug拡散層１０５，１０６，１０７，１０８をシリコン層１０４に形成する。Nplug拡散層１０５，１０６及びNplug拡散層１０７，１０８それぞれによって囲まれたシリコン層１０４が素子領域となる。
【０００５】
次いで、シリコン層１０４にＬＯＣＯＳ酸化膜１０９，１１０，１１１，１１２，１１３，１１４，１１５，１１６を形成する。次いで、ＬＯＣＯＳ酸化膜１０９，１１０、ＬＯＣＯＳ酸化膜１１１，１１２、ＬＯＣＯＳ酸化膜１１３，１１４及びＬＯＣＯＳ酸化膜１１５，１１６それぞれの相互間のシリコン層１０４の表面に拡散層１１７，１１８，１１９，１２０を形成する。また、シリコン層１０４の素子領域の表面に、第１のトランジスター１３１のゲート電極１２１、ソース領域及びドレイン領域それぞれの拡散層１２３，１２４、並びに第２のトランジスター１３２のゲート電極１２２、ソース領域及びドレイン領域それぞれの拡散層１２５，１２６，１２７を形成する。
【０００６】
第１のトランジスター１３１は、Ｎ型埋め込み拡散層１０２の上に位置し、且つNplug拡散層１０５，１０６によって側壁側が囲まれている。第２のトランジスター１３２は、Ｎ型埋め込み拡散層１０３の上に位置し、且つNplug拡散層１０７，１０８によって側壁側が囲まれている。これに類似する技術が特許文献１に開示されている。
【０００７】
上記従来の半導体装置の製造方法では、Nplug拡散層１０５，１０６，１０７，１０８をＮ型埋め込み拡散層１０２，１０３に接続するために、Nplug拡散層１０５，１０６，１０７，１０８をＮ型埋め込み拡散層１０２，１０３の深さまで熱拡散させる必要がある。Ｎ型埋め込み拡散層１０２，１０３の深さが５μｍであれば、５μｍの深さ分だけ熱拡散させることになるが、この時、不純物イオンはシリコン層１０４の深さ方向ｄに拡散すると同時に横方向ｃにも拡散する。そのため、深さ方向ｄと横方向ｃに同じ距離だけ不純物が拡散されるとすると、深さ方向ｄに不純物イオンが５μｍ拡散されると横方向ｃには左右合わせて不純物イオンが１０μｍ拡散される。その結果、Nplug拡散層１０５，１０６，１０７，１０８は、横方向ｃに幅広い層となってしまう。
【０００８】
一方、第１及び第２のトランジスター１３１，１３２等の素子をNplug拡散層１０５，１０６，１０７，１０８内またはその近辺に配置すると、トランジスターの特性が変化してしまう。そのため、Nplug拡散層１０５，１０６，１０７，１０８の不純物イオンが横方向ｃに拡散した少なくとも１０μｍの領域には素子を配置することができない。従って、素子とNplug拡散層１０６との距離ａは大きくなる。
【０００９】
また、Nplug拡散層１０５，１０６で囲まれた領域とNplug拡散層１０７，１０８で囲まれた領域は、それぞれ異なる電位を許容するため、隣接するNplug拡散層１０６とNplug拡散層１０７との距離ｂが小さくなると、リーク電流が発生してしまう。その場合、消費電力が大きくなったり、リーク電流量が極端に多くなると高電位側のNplug拡散層で囲まれた領域の電位が保持できなくなる不具合が生じる。従って、Nplug拡散層１０６とNplug拡散層１０７との距離ｂは大きくなる。
【００１０】
以上説明したように、Nplug拡散層の横方向の拡がりが大きいことは、素子の高集積化を阻害する要因となり、チップサイズの増大につながる。その結果、コストの高いチップとなってしまうという問題が生じる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１８０４７２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の幾つかの態様は、埋め込み拡散層と電気的に接続する拡散層の横方向の拡がりを抑制した半導体装置及びその製造方法に関連している。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１導電型の半導体基板と、前記半導体基板に位置する第２導電型の埋め込み拡散層と、前記埋め込み拡散層上に位置するエピタキシャル層と、前記エピタキシャル層に位置し、前記埋め込み拡散層と前記エピタキシャル層の表面を電気的に接続する第２導電型拡散層と、を含み、前記第２導電型拡散層は、第１の領域拡散層と、前記第１の領域拡散層より深い位置で且つ前記第１の領域拡散層より不純物濃度が高い第２の領域拡散層を有することを特徴とする半導体装置である。
【００１４】
上記本発明の一態様によれば、エピタキシャル層における第２導電型拡散層は、第１の領域拡散層と、前記第１の領域拡散層より深い位置で且つ前記第１の領域拡散層より不純物濃度が高い第２の領域拡散層を有する。このため、第１の領域拡散層の横方向の拡がりを抑制でき、その結果、素子の特性に影響を与える基板表面の第２導電型拡散層の横方向の拡がりを抑制できる。
【００１５】
また、本発明の一態様は、上記本発明の一態様において、前記第２導電型拡散層の前記第２の領域拡散層は、前記エピタキシャル層に１．５ＭｅＶ以上の加速電圧で第２導電型不純物を少なくとも１回イオン注入することで形成されることを特徴とする半導体装置である。これにより、第２の領域拡散層の横方向の拡がりを抑制できる。
【００１６】
また、本発明の一態様は、上記本発明の一態様において、前記第２の領域拡散層は、前記エピタキシャル層の表面から１μｍより深い領域に位置し、前記第２の領域拡散層の深さ方向の厚さは２μｍ以上であることを特徴とする半導体装置である。
【００１７】
また、本発明の一態様は、上記本発明の一態様において、前記エピタキシャル層に素子領域が形成され、前記第２導電型拡散層は前記素子領域を囲うように配置されていることを特徴とする半導体装置である。これにより、素子領域を囲う第２導電型拡散層の横方向の拡がりを抑制できる。
【００１８】
本発明の一態様は、第１導電型の半導体基板に第２導電型の埋め込み拡散層を形成する工程（ａ）と、前記埋め込み拡散層上にエピタキシャル層を形成する工程（ｂ）と、前記エピタキシャル層に少なくとも２回のイオン注入を行う工程（ｃ）と、前記エピタキシャル層及び前記半導体基板に熱処理を行うことで、前記エピタキシャル層に位置し、前記埋め込み拡散層に接続された第２導電型拡散層を形成する工程（ｄ）と、を含み、前記第２導電型拡散層は、第１の領域拡散層と、前記第１の領域拡散層より深い位置で且つ前記第１の領域拡散層より不純物濃度が高い第２の領域拡散層を有し、前記少なくとも２回のイオン注入は、前記第１の領域拡散層へのイオン注入と、前記第２の領域拡散層へのイオン注入を有することを特徴とする半導体装置の製造方法である。
【００１９】
上記本発明の一態様によれば、エピタキシャル層における第２導電型拡散層は、第１の領域拡散層と、前記第１の領域拡散層より深い位置で且つ前記第１の領域拡散層より不純物濃度が高い第２の領域拡散層を有する。このため、第２の領域拡散層の横方向の拡がりを抑制でき、その結果、第２導電型拡散層の横方向の拡がりを抑制できる。
【００２０】
また、本発明の一態様は、上記本発明の一態様において、前記第２の領域拡散層へのイオン注入の加速電圧は１．５ＭｅＶ超であることを特徴とする半導体装置の製造方法である。
【００２１】
また、本発明の一態様は、上記本発明の一態様において、前記第１の領域拡散層へのイオン注入の加速電圧は１．５ＭｅＶ以下であることを特徴とする半導体装置の製造方法である。
【図面の簡単な説明】
【００２２】
【図１】（Ａ）〜（Ｄ）は本発明の一態様に係る半導体装置の製造方法を説明するための断面図。
【図２】（Ａ）〜（Ｃ）は本発明の一態様に係る半導体装置の製造方法を説明するための断面図。
【図３】従来の半導体装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
図１及び図２は、本発明の一態様に係る半導体装置の製造方法を説明するための断面図である。
【００２５】
まず、図１（Ａ）に示すように、Ｐ型シリコン基板１１に厚さ４００ｎｍ〜５００ｎｍの酸化シリコン膜１２を形成する。次いで、この酸化シリコン膜１２上にフォトリソグラフィ技術によりレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてエッチングすることで酸化シリコン膜１２に開口部１２ａを形成する。次いで、レジストパターンを剥離する。
【００２６】
次いで、開口部１２ａによって露出したＰ型シリコン基板１１の表面に不純物イオンを透過させる透過膜としての酸化シリコン膜（図示せず）を成膜する。次いで、酸化シリコン膜１２をマスクとしてＰ型シリコン基板１１にＳｂ、Ａｓ等のＮ型不純物イオン１３を注入する。
【００２７】
次に、図１（Ｂ）に示すように、Ｐ型シリコン基板１１の表面を熱処理することで、Ｐ型シリコン基板１１の表面に厚さ３００ｎｍ程度の酸化シリコン膜（図示せず）を形成するとともにＮ型不純物イオン１３を熱拡散させてＮ型埋め込み拡散層１４を形成する。次いで、ウェットエッチングにより酸化シリコン膜１２をＰ型シリコン基板１１の全面から剥離する。これにより、Ｎ型埋め込み拡散層１４の端部のＰ型シリコン基板１１の表面に段差が生じるが、この段差は図１（Ｃ）以降では図示しない。
【００２８】
この後、図１（Ｃ）に示すように、Ｐ型シリコン基板１１上にエピタキシャル成長により厚さ１６が３μｍ以上６μｍ以下のシリコン層（エピタキシャル層ともいう）１５を形成する。なお、本実施の形態では、Ｐ−型にドープされたシリコン層１５を用いるが、Ｎ−型にドープされたシリコン層１５を用いることも可能である。
【００２９】
次に、図１（Ｄ）に示すように、シリコン層１５の表面に不純物イオンを透過させる透過膜としての酸化シリコン膜（図示せず）を成膜する。次いで、シリコン層１５上にフォトリソグラフィ技術によりレジストパターン１７を形成する。次いで、このレジストパターン１７をマスクとしてシリコン層１５の第１の領域２１、第２の領域２２及び表面領域２３それぞれにＮ型不純物イオン２０を注入する。なお、第１の領域２１、第２の領域２２及び表面領域２３それぞれにイオン注入する順序は、特に限定されず、種々の順序を用いることができるが、例えば第２の領域２２、第１の領域２１、表面領域２３の深い順にイオン注入してもよい。
【００３０】
第２の領域２２の位置は第１の領域２１の位置より深い。表面領域２３は、第１の領域２１及び第２の領域２２それぞれより浅い表面側に位置する。第１の領域２１、第２の領域２２及び表面領域２３それぞれのイオン注入条件は下記のとおりである。但し、第１の領域２１へのイオン注入の加速電圧は１．５ＭｅＶ以下であればよく、第２の領域２２へのイオン注入の加速電圧は１．５ＭｅＶ超であればよい。
【００３１】
＜第１の領域２１のイオン注入条件＞
不純物イオン：  Ｐｈｏｓ（リン）
加速電圧：  １〜１．５ＭｅＶ
ドーズ量：  ５×１０１２〜２×１０１３ａｔｏｍｓ／ｃｍ２
【００３２】
＜第２の領域２２のイオン注入条件＞
不純物イオン：  Ｐｈｏｓ（リン）
加速電圧：  ２．５〜３ＭｅＶ
ドーズ量：  ２×１０１３〜１×１０１４ａｔｏｍｓ／ｃｍ２
【００３３】
＜表面領域２３のイオン注入条件＞
不純物イオン：  Ｐｈｏｓ（リン）
加速電圧：  １５０〜５００KeV
ドーズ量：  ５×１０１２〜２×１０１３ａｔｏｍｓ／ｃｍ２
【００３４】
この後、図２（Ａ）に示すように、レジストパターン１７を剥離する。次いで、シリコン層１５に熱処理を行うことで、第１の領域２１、第２の領域２２及び表面領域２３それぞれに注入された不純物イオンを熱拡散させる。この際の熱処理の条件は、例えば１１００℃〜１１５０℃の温度で１時間〜５時間程度である。このようにしてシリコン層１５に位置し、Ｎ型埋め込み拡散層１４とシリコン層１５の表面を電気的に接続するＮ型拡散層（Nplug）３０が形成される。そして、シリコン層１５には素子領域３１が形成され、Ｎ型拡散層３０は記素子領域３１を囲うように形成される。
【００３５】
このＮ型拡散層３０は表面領域拡散層２３ａ、第１の領域拡散層２１ａ及び第２の領域拡散層２２ａを有し、これらの拡散層２３ａ，２１ａ，２２ａは互いに電気的に接続される。なお、拡散層２３ａはあってもなくてもよい。第２の領域拡散層２２ａは第１の領域拡散層２１ａより深い位置に形成され、第２の領域拡散層２２ａは第１の領域拡散層２１ａより不純物濃度が高い。第２の領域拡散層２２ａは、シリコン層１５の表面から１μｍより深い領域に位置するとよく、第２の領域拡散層２２ａの深さ方向の厚さは２μｍ以上であるとよい。
【００３６】
Ｎ型拡散層３０を形成するための不純物イオンの注入において、高エネルギーで第２の領域２２に不純物イオンを注入することで予め深い位置に不純物イオンを注入する。そのため、その後に不純物イオンを熱拡散させる距離を減らすことができる。また、第１の領域２１への低濃度の不純物イオンの注入と第２の領域２２への高濃度の不純物イオンの注入を分けること、つまり多段階の加速電圧での注入を行うことで、従来技術のような高温で長時間の熱処理をしなくても、Ｎ型拡散層３０がＮ型埋め込み拡散層１４とシリコン層１５の表面との電気的接続を容易にとることができる。これにより、Ｎ型拡散層３０の横方向の不純物拡散距離を縮小し、Ｎ型拡散層３０の横方向への拡がりを抑制することができる。
【００３７】
なお、本実施の形態では、第２の領域２２へのイオン注入を１回のイオン注入で行っているが、第２の領域２２へ１．５ＭｅＶ超の加速電圧で２回以上のイオン注入を行ってもよい。また、本実施の形態では、第１の領域２１へのイオン注入を１回のイオン注入で行っているが、第１の領域２１へ１．５ＭｅＶ以下の加速電圧で２回以上のイオン注入を行ってもよい。
【００３８】
上記のＮ型拡散層３０を形成した後に、図２（Ｂ）に示すように、シリコン層１５の表面にＬＯＣＯＳ酸化膜等の素子分離領域２４，２５，２６，２７，２８を形成する。次いで、シリコン層１５の表面上に不純物イオンを透過させる透過膜としての酸化シリコン膜（図示せず）を成膜する。次いで、フォトリソグラフィ技術及びイオン注入技術を用い、レジストパターン（図示せず）をマスクとしてシリコン層１５にＰ型不純物イオン及びＮ型不純物イオンを注入し、シリコン層１５に熱処理を行う。これにより、シリコン層１５の素子領域３１にはＰ型ウェル３２及びＮ型ウェル３３を形成する。次いで、前記酸化シリコン膜を剥離する。
【００３９】
次に、図２（Ｃ）に示すように、Ｐ型ウェル３２及びＮ型ウェル３３のシリコン層１５にゲート絶縁膜（図示せず）を形成し、このゲート絶縁膜上にゲート電極を形成３４，３５する。次いで、ゲート電極３４、フォトレジスト（図示せず）及びＬＯＣＯＳ酸化膜２４，２５，２６，２７，２８をマスクとしてＰ型ウェル３２及び表面領域拡散層２３ａにＮ型不純物イオンを注入し、ゲート電極３５、フォトレジスト（図示せず）及びＬＯＣＯＳ酸化膜２６，２７をマスクとしてＮ型ウェル３３にＰ型不純物イオンを注入し、シリコン層１５に熱処理を行う。これにより、Ｐ型ウェル３２にソース領域及びドレイン領域の拡散層３６，３７を形成し、Ｎ型ウェル３３にソース領域及びドレイン領域の拡散層３８，３９を形成し、表面領域拡散層２３ａに高濃度拡散層４０を形成する。
【００４０】
この後、ゲート電極３４，３５を含む全面上に層間絶縁膜（図示せず）及び配線（図示せず）を形成する。
【００４１】
本実施の形態によれば、シリコン層１５における第１の領域２１より深い第２の領域２２に高加速電圧及び高ドーズ量で不純物イオンを注入する。このため、不純物イオンの深さ方向への熱拡散による拡散距離を短くできるとともに、不純物イオンの横方向への拡散距離も短くできる。従って、第２の領域拡散層２２ａの横方向の拡がりを抑制でき、その結果、Ｎ型拡散層３０の横方向の拡がりを抑制できる。そのため、設計時にＮ型拡散層３０に割かれる面積を小さくでき、それによりチップサイズを縮小でき、低コストなチップを実現できる。
【００４２】
なお、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含む。
【符号の説明】
【００４３】
１１…Ｐ型シリコン基板、１２…酸化シリコン膜、１２ａ…開口部、１３…Ｎ型不純物イオン、１４…Ｎ型埋め込み拡散層、１５…シリコン層（エピタキシャル層ともいう）、１６…シリコン層の厚さ、１７…レジストパターン、２０…Ｎ型不純物イオン、２１…第１の領域、２１ａ…第１の領域拡散層、２２…第２の領域、２２ａ…第２の領域拡散層、２３…表面領域、２３ａ…表面領域拡散層、２４，２５，２６，２７，２８…素子分離領域、３０…Ｎ型拡散層、３１…素子領域、３２…Ｐ型ウェル、３３…Ｎ型ウェル、３４，３５…ゲート電極、３６，３７，３８，３９…ソース領域及びドレイン領域の拡散層、４０…高濃度拡散層。
【図１】
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【図２】
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【図３】
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