(57)【特許請求の範囲】
【請求項１】
ロジック回路に接続された接続ラインあるいはロジックエレメントに接続された接続ラインのいずれかの接続ラインに接続されＯＮすることにより前記ロジック回路に接続された接続ラインあるいは前記ロジックエレメントに接続された接続ラインを他の同様な接続ラインと接続するスイッチトランジスタと、書込まれた“１”，“０”の情報により前記スイッチトランジスタをＯＮまたはＯＦＦにする不揮発性メモリセルと、この不揮発性メモリセルに接続された前記複数の受光素子とを有し、前記複数の受光素子のすくなくとも１つが前記不揮発性メモリセルに“１”、“０”の情報を書込むラインに接続され、この少なくとも１つの受光素子から得られる受光電流により前記スイッチトランジスタのＯＮ／ＯＦＦが設定されて前記接続ラインに関係する回路の正常な動作を阻害することによりＩＣが開封されたときに内部情報を保護する内部情報保護回路付きＩＣ。
【請求項２】
前記不揮発性メモリセルは、フラッシュメモリセルであり、前記ＩＣがフィールドプログラマブルゲートアレイである請求項２項記載の内部情報保護回路付きＩＣ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、内部情報保護回路付きＩＣに関し、詳しくは、ＩＣカードやプログラムがロードされたメモリを有するロジックＩＣ、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）などにおいて、ＩＣの開封に対して高いセキュリティで内部情報を保護することができるような内部情報保護回路を備えたＩＣに関する。
【０００２】
【従来の技術】
ＩＣ内部の情報を盗用から保護する技術には種々のものがある。第三者がメモリの内容を不正に解読しようとすることに対して阻止する技術としては、ＩＣカード等において各種の方法が試みられている。その１つに、特別なコードの一致検出を行うことで不正なデータの読出を阻止するものがある。また、内部データの暗号化もその１つである。しかし、このようなデータの情報処理による防止策を講じても、ＩＣのケースを剥いてＩＣを開封し、そのチップを露出させてベアチップを電子ビームでスキャンする電子ビームテスタによれば、ＩＣのロジックは解析可能である。また、ＣＰＵとメモリといようにＩＣカードなどでは複数のチップがある場合が多く、あるいはこれらがチップが最近ではシステムＩＣとして１個にＩＣ化されたいる場合もあり、この種の回路構成においては、メモリＩＣがバス接続されて制御ＩＣと接続されているので、チップ間の信号の授受あるいはバスの信号を検出により、メモリに記憶された情報が解析されてしまう。
【０００３】
このような電子ビームによるＩＣのロジック解析やＩＣチップ間の信号の授受、バス上に現れる信号による、プログラムやデータ、あるいはデザインの情報の盗用を防止するために、例えば、特開平５−６８７２７号に記載されているように、内部の電子回路を取り巻くように、電磁エネルギーを分布させたコイルを設けるものがある。これによりＩＣケースが開封されないようにし、ケースが剥ぎ取られた場合には、コイルにより検出された信号によってＩＣ内部のデータを破壊することで内部情報を保護する。
あるいは、特開平７−２００４１４号に記載されるように、電源ラインを実装基板面全体に這わせることでＩＣチップを基板から剥がそうとしたときに、電源ラインを切断し、このことでＳＲＡＭ等に記憶された情報を消去するような方法も提案されている。
一方、出願人は、ＩＣの開封を検出するフォトダイオード等の光開封センサをＩＣチップとともにＩＣカードに封入してＩＣが開封された場合に回路の機能の一部あるいは全部の正常な動作状態を阻止するようにし、あるいは、メモリのデータを読出禁止にするようにした回路を設けた発明を提案し、特願平９−１２８３０４号，発明の名称「ＩＣカードおよびＩＣカードモジュール」として出願している。
【０００４】
【発明が解決しようとする課題】
しかし、前記のような開封防止回路、開封防止機構等によるＩＣの内部情報保護では、同じＩＣを複数個入手して、その保護方式が研究され、解析されてしまえば、この保護回路や機構が動作しないような状態で次のＩＣが解析される可能性が高い。したがって、内部情報盗用に対するセキュリティは決して十分なものとは言えない。
この発明の目的は、このような従来技術の問題点を解決するものであって、ＩＣの開封に対して高いセキュリティで内部情報を保護することができる内部情報保護回路付きＩＣにを提供することにある。
【０００５】
【課題を解決するための手段】
このような目的を達成するこの発明の内部情報保護回路付きＩＣの特徴は、ロジック回路に接続された接続ラインあるいはロジックエレメントに接続された接続ラインのいずれかの接続ラインに接続されＯＮすることによりロジック回路に接続された接続ラインあるいはロジックエレメントに接続された接続ラインを他の同様な接続ラインと接続するスイッチトランジスタと、書込まれた“１”，“０”の情報によりスイッチトランジスタをＯＮまたはＯＦＦにする不揮発性メモリセルと、この不揮発性メモリセルに接続された複数の受光素子とを有し、複数の受光素子のすくなくとも１つが不揮発性メモリセルに“１”、“０”の情報を書込むラインに接続され、この少なくとも１つの受光素子から得られる受光電流によりスイッチトランジスタのＯＮ／ＯＦＦが設定されて接続ラインに関係する回路の正常な動作を阻害することによりＩＣが開封されたときに内部情報を保護するものである。
【０００６】
【発明の実施の形態】
このように、受光素子を分散して複数配置することで、開封状態では、受光素子の作用でロジック回路やロジックエレメントが正常に動作しないようにする。これにより、特に、電子ビームテスタ等による内部ロジックの解析はできなくなる。しかも、ＩＣ上では、集積化された受光素子と他のトランジスタとの判別がし難いので、受光素子部分を選択的に遮蔽することは難しく、そこを避けてのビームスキャンが困難である。
【０００７】
開封後にＩＣ全体を遮蔽する状態にした場合には、受光素子からの電流が発生しなくなるけれども、受光素子にメモリセルを結合する回路を採用することで開封状態を記憶することができる。特に、接続ラインにスイッチトランジスタを設けて受光素子により不揮発性メモリセルにデータを書込み、これによりスイッチトランジスタをＯＮあるいはＯＦＦにするような構成にすればよい。
受光素子の電流を不揮発性メモリセルの書込み電流として受光状態を記憶してしまえば、受光素子が一度でも受光すれば、その状態が記憶され、これによりロジック回路を接続するラインあるいはロジックエレメントを接続するラインが遮断され、導通されあるいは接地ラインに接続されるので、ロジック回路等は正常に動作しなくなる。これによりロジックの周辺のメモリも読出しができなくなる。
その結果、ＩＣの開封に対して高いセキュリティで内部情報を保護することができる。
【０００８】
【実施例】
図１は、この発明の内部情報保護回路付きＩＣをＦＰＧＡに適用した一実施例のＦＰＧＡの説明図、図２は、ＦＰＧＡのタイルの配線接続関係の説明図、図３は、タイルにおけるフォトトランジスタとロジックエレメントの接続状態の説明図である。
ＦＰＧＡ１０は、フラッシュ型のＥＥＰＲＯＭ（フラッシュメモリ）のＦＰＧＡであって、マトリックス状に配列されたタイルと呼ばれる大きさの領域１（以下タイル）に、基本論理要素形成領域と、これら基本論理要素の内部配線と、タイルを相互に配線するマトリックス状に配列されたマトリックス配線と、それぞれの配線接続をするフラッシュメモリのスイッチセルとを有していてる。フラッシュメモリのスイッチセルは、スイッチトランジスタとＥＥＰＲＯＭのメモリセルとで構成され、各配線の交点にスイッチトランジスタを配置して、このスイッチをこれに対応して形成されたメモリセルにデータを書込むことでＯＮ／ＯＦＦし、このことで、選択的に配線接続を成立させる。それによりデバイスが組込まれる。
【０００９】
１１は、フォトトランジスタであって、タイル１に混ざって、タイル１個あるいは複数個のタイル分の受光面が並列に接続されて分散して複数個設けられている。なお、大きな受光電流を得る関係で複数の並列接続したタイル分の領域を使用する方がよい。
前記のタイルを相互に配線するマトリックス配線は、フォトトランジスタ１１の受光面の上部に配線され、受光面の一部を占有している。これにより外見上は、他のタイルと区別し難くなる。もちろん、マトリックス配線は、フォトトランジスタ１１の受光面の下部に配線されていてもよい。
１２は外部端子へ接続されるバッドである。なお、この図では、タイルのデバイスとパッド１２等の配線および外部端子との配線は省略してある。
フォトトランジスタ１１としのタイルの部分は、ＩＣとして外部から目視して他のトランジスタと見分けることは通常は不可能である。したがって、どれに配置されているかは分かり難い。特に、タイル１の大きさか、これの複数個に対応してタイルと同じ状態で設けられている場合には見分け難い。
【００１０】
タイル１におけるスイッチセルとしてのフラッシュメモリセルとマトリックス配線の接続をするスイッチトランジスタとの関係は、図２に示すように、１つのスイッチＭＯＳＦＥＴトランジスタＴrに対して１つのフラッシュメモリセルＭCが割り当てられ、その“１”，“０”の記憶に対応する出力をトランジスタＴrがゲートに受けて、メモリセルに“０”が記憶されたときにトランジスタがＯＮすることによりこのスイッチトランジスタＴrが接続された縦配線と横配線のラインを接続する。なお、図中、６，７は、それぞれロジックエレメントであり、ロジックエレメント６，７は、タイル内接続配線マトリックス２における配線により接続される基本論理ゲート領域５の論理要素の１つである。なお、３は、タイル外配線マトリックス３であって、他のタイルに形成されたデバイス等との接続を行う。４は、スイッチセル領域であって、このスイッチセル領域４にプログラム可能な不揮発性メモリとしてフラッシュメモリＭcが配置されている。
なお、説明の都合上、ここでの、タイル内接続配線マトリックス２，タイル外配線マトリックス３は、多数ある配線のうちのそれぞれ１本を示しているに過ぎない。
【００１１】
図３は、図２に示すタイルのうちフォトトランジスタ１１が接続されたタイルを示す。なお、フォトトランジスタ１１の接続は、説明の都合上、タイル内に配置を移してフォトトランジスタ１１ａ〜１１ｄとしているが、実際上は、タイル外配線マトリックス３で受光素子の配置された図１に示すフォトトランジスタ１１の集積位置まで配線は伸びて接続されている。なお、フォトトランジスタは、複数のものがパラレルに接続されていてもよく、この場合もフォトトランジスタ１１ａ〜１１ｄの１個のトランジスタとして説明する。
フォトトランジスタ１１ａは、このタイル内接続配線マトリックス２の選択されたトランジスタＴrのゲートとグランドＧＮＤ間に設けられている。フォトトランジスタ１１ｂは、タイル内配線マトリックス２においてスイッチ回路としてのトランジスタＴrをＯＮ／ＯＦＦするフラッシュメモリセルにおけるフローティングゲート型スイッチトランジスタ８のビット線とグランドＧＮＤ間に接続され、スイッチトランジスタ８のビット線を接地する。さらに、フォトトランジスタ１１ｃは、ＭＯＳＦＥＴトランジスタ８ａのゲートに接続されている。ＭＯＳＦＥＴトランジスタ８ａは、タイル内配線マトリックス２のライン２ａを接地するためのスイッチ回路である。そこで、フォトトランジスタ１１ｃが所定量以上の光を受光したときには、トランジスタ８ａがＯＮになりライン２ａが接地され
る。
【００１２】
一方、フォトトランジスタ１１ｄは、タイル外配線マトリックス３においてスイッチ回路としてのトランジスタＴrをＯＮ／ＯＦＦするフラッシュメモリセルにおけるフローティングゲート型スイッチトランジスタ９のゲートに接続され、これに受光電流を流し込み、フラッシュメモリセルＭcに書込み電流を送出するものである。
なお、それぞれのフォトトランジスタ１１ａ，１１ｂ，１１ｃ，１１ｄは、図１のフォトトランジスタ１１のいずれかに対応している。
ところで、フラッシュメモリのセル自体は、データが書込まれたときに“０”となり、データが書込まれない状態が“１”であって、接続側にプログラムされた状態ではメモリセルが“０”である。
【００１３】
このような形でフォトトランジスタが挿入され、接続されていることにより、ＩＣが開封されたときには、外部光を受光したフォトトランジスタ１１ａからの電流により、タイル内配線マトリックス２のトランジスタＴｒのゲートが接地され、これがＯＦＦすることで、まず、タイル内接続配線マトリックス２により接続されているロジックエレメント６とロジックエレメント７とは接続されなくなる。さらに、外部光を受光したフォトトランジスタ１１ｂから流れる電流によりスイッチトランジスタ８のドレインが接地されてフラッシュメモリセルＭcの記憶データが“１”にされ、消去される。これによってもタイル内配線マトリックス２のトランジスタＴｒがＯＦＦ状態にされる。しかも、ライン２ａは、フォトトランジスタ１１ｃの電流がトランジスタ８ａのゲートに流入することによりこのトランジスタ８ａがＯＮになって接地される。これらによりロジックエレメント６とロジックエレメント７で構成されるデバイスは機能しなくなる。
【００１４】
一方、タイル外配線マトリックス３では、フォトトランジスタ１１ｄの電流がフラッシュメモリに流入することによりフラッシュメモリに“１”が書込まれて、タイル外配線マトリックス３が接続状態となり、本来接続されないロジックデバイスにタイル１のロジックデバイスが接続される。
なお、このような受光素子を接続する接続ラインは、本来ロジックが接続されないような接続ラインを選択して行われる方がよい。そうでない場合には、フォトトランジスタ１１ｃが接続されたフラッシュメモリにあらかじめ“１”が書込まれている場合もある。しかし、フォトトランジスタ１１ｃを多数設けることでフラッシュメモリの書込みが“０”から“１”になるものは必ず存在するので、必ずしも、特別な接続ラインに受光素子を接続することが必要条件となる訳ではない。
【００１５】
その結果、フォトトランジスタ１１ａ〜１１ｄを有するロジック領域は、機能しなくなる。特に、フォトトランジスタのうちフラッシュメモリに接続されているものは、メモリの書込み情報が変化する。これが記憶されることで、ロジックエレメントの接続状態が変わり、たとえ、暗室状態にしてもロジックは元には戻らない。なお、暗室において、電子ビームテスターにより電子ビームでスキャンされたときにもフォトトランジスタ１１ａ〜１１ｄは、同様な作用をする。
このように元に戻さないような接続にする場合には、先のライン２ａに接続されているＭＯＳトランジスタ８ａを記憶機能を持つフローティングゲートのトランジスタとするとよい。
このようなフォトトランジスタ１１ａ〜１１ｄは、図１に示されるように、分散して配置され、ＩＣとして外部から目視しても他のトランジスタとフォトトランジスタとを見分けることはできないので、開封の都度、フォトトランジスタ部分だけを塞ぐことは不可能に近い。また、最初からＩＣを暗室状態で開封することは非常に困難である。
このようなことからＦＰＧＡに書き込まれた情報、フラッシュメモリセルに書き込まれた情報のセキュリティを向上させることができる。
【００１６】
ところで、ＩＣカードなどでは、メモリとして前記のＥＥＰＲＯＭが用いられることが多いので、フォトトランジスタ１１とフラッシュメモリセル（一括消去型ＥＥＰＲＯＭ）とについて同様な回路構成を用いることができる。また、メモリも、そのデータ読出部分には、レジスタやゲート回路などのロジック回路が必ず設けられているので、その接続ラインについてフォトトランジスタ１１ａ，１１ｂのような回路配置を付加することで内部情報の保護ができる。
これにより前記と同様なセキュリティの確保が可能になる。したがって、この発明は、ＦＰＧＡに限定されるものではない。また、スイッチセルにフラッシュメモリではなく、ＦｅＲＡＭ、ＥＥＰＲＯＭ等の不揮発性メモリを使用したＦＰＧＡに使用できるほか、ＳＲＡＭを用いるＦＰＧＡもあるが、これらＦＰＧＡについても適用できることはもちろんである。
【００１７】
【発明の効果】
以上説明してきたように、この発明にあっては、受光素子を分散して複数配置することで、開封状態では、受光素子の作用でロジック回路やロジックエレメントが正常に動作しないようにしているので、特に、電子ビームテスタ等による内部ロジックの解析はできなくなる。開封後にＩＣ全体を遮蔽する状態にした場合には、受光素子からの電流が発生しなくなるけれども、受光素子にメモリセルを結合する回路を採用することで開封状態を記憶することができる。
その結果、ＩＣの開封に対して高いセキュリティで内部情報を保護することができる。
【図面の簡単な説明】
【図１】図１は、この発明の内部情報保護回路付きＩＣをＦＰＧＡ（フィールドプログラマブルゲートアレイ）に適用した一実施例のＦＰＧＡの説明図である。
【図２】図２は、ＦＰＧＡのタイルとフォトトランジスタの接続関係の説明図である。
【図３】図３は、フォトトランジスタとロジックエレメントの接続状態の説明図説明図である。
【符号の説明】
１…タイル、２…タイル内接続配線マトリックス、
３…タイル外配線マトリックス、４…メモリセル領域、
５…基本論理ゲート領域、６，７…ロジックエレメント、
１０…ＦＰＧＡ（プログラマブルゲートアレイ）、
１１，１１ａ，１１ｂ，１１ｃ…フォトトランジスタ、
１２…バッド。
【図１】
0003920973.tif 000002
【図２】
0003920973.tif 000003
【図３】
0003920973.tif 000004