(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に、メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を形成する工程、および
（ｂ）少なくとも、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を形成して、メモリセルがマトリクス状に配列されたメモリセルアレイを形成する工程を含み、
前記周辺回路部は、前記メモリセルアレイの外側の領域において形成され、かつ、該メモリセルアレイと異なる層に形成され、
前記工程（ｂ）は、前記第１信号電極を形成する工程（ｂ−１）、
前記第１信号電極に沿ってライン状の前記強誘電体層を形成する工程（ｂ−２）、および
前記第２信号電極を形成する工程（ｂ−３）、を含み、
前記工程（ｂ−１）は、
基体の表面上に、前記第１信号電極を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程、および
前記第１信号電極を形成するための材料を付与し、前記第１の領域に前記第１信号電極を選択的に形成する工程、を含み、
前記第１の領域では、前記基体の表面を露出させ、
前記第２の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成する、強誘電体メモリ装置の製造方法。
【請求項２】
（ａ）半導体基板上に、メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を形成する工程、および
（ｂ）少なくとも、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を形成して、メモリセルがマトリクス状に配列されたメモリセルアレイを形成する工程を含み、
前記周辺回路部は、前記メモリセルアレイの外側の領域において形成され、かつ、該メモリセルアレイと異なる層に形成され、
前記工程（ｂ）は、前記第１信号電極を形成する工程（ｂ−１）、
前記第１信号電極に沿ってライン状の前記強誘電体層を形成する工程（ｂ−２）、
前記第２信号電極を形成する工程（ｂ−３）、および
前記工程（ｂ−３）の後、前記強誘電体層をパターニングして、前記第１信号電極と前記第２信号電極との交差領域のみにブロック状に前記強誘電体層を残す工程（ｂ−４）を含み、
前記工程（ｂ−１）は、
基体の表面上に、前記第１信号電極を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程、および
前記第１信号電極を形成するための材料を付与し、前記第１の領域に前記第１信号電極を選択的に形成する工程、を含み、
前記第１の領域では、前記基体の表面を露出させ、
前記第２の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成する、強誘電体メモリ装置の製造方法。
【請求項３】
請求項２において、
前記工程（ｂ−３）および前記工程（ｂ−４）において、前記強誘電体層および前記第２信号電極は、同一マスクを用いたエッチングによってパターニングされる、強誘電体メモリ装置の製造方法。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記工程（ｂ−２）は、非晶質状態または微結晶状態の強誘電体層を形成する工程、および、該非晶質状態または微結晶状態の強誘電体層を熱処理して、前記強誘電体層を形成する工程を含む、強誘電体メモリ装置の製造方法。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記基体の前記第２の領域が覆われるように、前記第１信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設けられる、強誘電体メモリ装置の製造方法。
【請求項６】
請求項５において、
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなる、強誘電体メモリ装置の製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、
前記工程（ｂ−１）の後に、前記第１信号電極間に絶縁層を形成する工程（ｂ−５）を含み、
前記絶縁層の上面と前記第１信号電極の上面とは、面一である、強誘電体メモリ装置の製造方法。
【請求項８】
請求項７において、
前記工程（ｂ−５）は、溶液塗布法を用いて、絶縁層を形成し、該絶縁層を平坦化する工程である、強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置の製造方法に関し、特に、セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型の強誘電体メモリ装置の製造方法に関する。
【０００２】
【背景技術】
セルトランジスタを有せず、強誘電体キャパシタのみを用いた単純マトリクス型のメモリセルアレイは、非常に簡単な構造を有し、高い集積度を得ることができることから、その開発が期待されている。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、所望のメモリセルアレイを有する強誘電体メモリ装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明の強誘電体メモリ装置は、
メモリセルがマトリクス状に配列され、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を含むメモリセルアレイと、
前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部と、を含み、
前記メモリセルアレイと前記周辺回路部とは、異なる層に配置され、
前記周辺回路部は、前記メモリセルアレイの外側の領域に形成されている。
【０００５】
本発明においては、周辺回路部は、メモリセルアレイの外側の領域に形成されている。このため、メモリセルアレイの下の半導体基板は、平坦である。その結果、その半導体基板の上に、平坦な層間絶縁層を容易に形成することができる。したがって、平坦な層間絶縁層の上に、確実にメモリセルアレイを形成することができ、所望のパターンを有するメモリセルアレイを容易に形成することができる。
【０００６】
本発明においては、強誘電体層は、次の３つの態様のいずれかをとることができる。
【０００７】
（１）強誘電体層は、第１信号電極に沿ってライン状に配置されている態様である。具体的には、前記強誘電体層は、前記第１信号電極上に選択的に配置されている態様である。この態様の場合、強誘電体層が第１信号電極に沿ってライン状に形成されているため、第２信号電極の浮遊容量を小さくすることができる。
【０００８】
基体上に前記メモリセルが配置され、前記基体の露出面が覆われるように、前記第１信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設けられていることができる。
【０００９】
また、前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなることができる。
【００１０】
前記基体上に、該基体の表面と異なる表面特性を有する表面修飾層が形成されていることができる。
【００１１】
前記表面修飾層は、前記メモリセルが形成されない領域に配置され、該表面修飾層の表面が前記メモリセルを構成する材料に対して前記基体の表面より低い親和性を有することができる。または、前記表面修飾層は、前記メモリセルが形成される領域に配置され、該表面修飾層の表面が前記メモリセルを構成する材料に対して前記基体の表面より高い親和性を有することができる。
【００１２】
（２）強誘電体層は、第２信号電極に沿ってライン状に配置されている態様である。具体的には、前記強誘電体層は、前記第２信号電極上に選択的に配置されている態様である。この態様の場合、強誘電体層が第２信号電極に沿ってライン状に形成されているため、第１信号電極の浮遊容量を小さくすることができる。
【００１３】
基体上に前記メモリセルが配置され、前記基体および前記第１信号電極の露出面が覆われるように、前記強誘電体層および前記第２信号電極からなる積層体の相互間に、誘電体層が設けられていることができる。
【００１４】
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなることができる。
【００１５】
（３）前記強誘電体層は、前記第１信号電極と前記第２信号電極との交差領域のみに配置されている態様である。この態様の場合、強誘電体層が最小の領域で形成されているため、さらに信号電極の浮遊容量を小さくすることができる。
【００１６】
基体上に前記メモリセルが配置され、前記基体の露出面の一部が覆われるように、前記第１信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設けられていることができる。
【００１７】
前記基体上において、さらに前記基体および前記第１信号電極の露出面が誘電体層によって覆われていることができる。
【００１８】
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなることができる。
【００１９】
前記基体上に、該基体の表面と異なる表面特性を有する表面修飾層が形成されたことができる。
【００２０】
前記表面修飾層は、前記メモリセルが形成されない領域に配置され、該表面修飾層の表面が前記メモリセルを構成する材料に対して前記基体の表面より低い親和性を有することができる。または、前記表面修飾層は、前記メモリセルが形成される領域に配置され、該表面修飾層の表面が前記メモリセルを構成する材料に対して前記基体の表面より高い親和性を有することができる。
【００２１】
また、本発明の強誘電体メモリ装置は、次の構成をとることができる。
【００２２】
（Ａ）前記強誘電体メモリ装置は、絶縁性基体を有し、
前記メモリセルアレイは、前記絶縁性基体の溝内に設けられた前記第１信号電極と、前記強誘電体層と、前記第２信号電極とを含み、
前記第１信号電極が形成された前記絶縁性基体の上に、前記強誘電体層および前記第２信号電極が積層されていることができる。
【００２３】
ここで、絶縁性基板とは、少なくとも前記第１信号電極が形成される表面部分が絶縁性を有する基板を意味し、導電性材料による基板の表面部のみに絶縁性を持たせたものでもよい（以下において同じ）。
【００２４】
（Ｂ）前記メモリセルアレイは、絶縁性基体を有し、
絶縁性基体に所定パターンで形成された凹部および凸部を有し、
前記凹部の底面および前記凸部の上面に、それぞれ前記第１信号電極が配置され、
前記第１信号電極が形成された絶縁性基体上に、前記強誘電体層および前記第２信号電極が積層されていることができる。
【００２５】
（Ｃ）請求項１〜２０のいずれかに記載の強誘電体メモリ装置を単位ブロックとして、該単位ブロックを複数所定パターンで配列していることができる。
【００２６】
（Ｄ）複数組のメモリセルアレイを有し、
前記複数組のメモリセルアレイは、積層されて形成されていることができる。
【００２７】
（Ｅ）前記第１信号電極間に、絶縁層が設けられ、
前記第１信号電極の上面と、前記絶縁層の上面とは、面一であることができる。
【００２８】
（強誘電体メモリ装置の製造方法）
強誘電体メモリ装置の製造方法は、
（ａ）半導体基板上に、メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための周辺回路部を形成する工程、および
（ｂ）少なくとも、第１信号電極と、該第１信号電極と交差する方向に配列された第２信号電極と、少なくとも前記第１信号電極と前記第２信号電極との交差領域に配置された強誘電体層と、を形成して、メモリセルがマトリクス状に配列されたメモリセルアレイを形成する工程を含み、
前記周辺回路部は、前記メモリセルアレイの外側の領域において形成される。
【００２９】
具体的には、前記工程（ｂ）は、前記第１信号電極を形成する工程（ｂ−１）、
前記強誘電体層を形成する工程（ｂ−２）、および
前記第２信号電極を形成する工程（ｂ−３）、を含むことができる。
【００３０】
前記工程（ｂ−２）は、非晶質状態または微結晶状態の強誘電体層を形成する工程、および、該非晶質状態または微結晶状態の強誘電体層を熱処理して、前記強誘電体層を形成する工程を含むことができる。これによれば、選択成長により強誘電体層を形成する場合において、他の形成方法に比べて低温で、強誘電体層の選択成長を行うことができる。
【００３１】
前記工程（ｂ−２）は、次の３つの態様のうちいずれかの態様をとることができる。
【００３２】
（１）第１の態様として、前記工程（ｂ−２）は、前記第１信号電極に沿ってライン状の強誘電体層を形成する工程である。
【００３３】
この態様の場合、基体上に、前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程、および
前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程、を含むことができる。
【００３４】
また、前記基体の表面に、前記第１および第２の領域を形成することができる。
【００３５】
また、前記第１の領域では、前記基体の表面を露出させ、
前記第２の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成することができる。
【００３６】
または、前記第２の領域では、前記基体の表面を露出させ、
前記第１の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第２の領域での露出面より高い表面特性を有する表面修飾層を形成することができる。
【００３７】
また、前記基体の露出面が覆われるように、前記第１信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設けられることができる。
【００３８】
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなることができる。
【００３９】
（２）第２の態様として、前記第１信号電極と交差する方向に、前記強誘電体層および前記第２信号電極が形成され、
前記強誘電体層は、前記第２信号電極に沿ってライン状に形成される態様である。
【００４０】
この態様の場合、前記強誘電体層および前記第２信号電極は、同一マスクを用いたエッチングによってパターニングされることができる。
【００４１】
前記基体および前記第１信号電極の露出面が覆われるように、前記強誘電体層および前記第２信号電極からなる積層体の相互間に、誘電体層が設けられることができる。
【００４２】
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなることができる。
【００４３】
（３）第３の態様として、前記工程（ｂ−３）の後、前記強誘電体層をパターニングして、前記第１信号電極と前記第２信号電極との交差領域のみにブロック状に前記強誘電体層を残す工程（ｂ−４）を含む。
【００４４】
この態様の場合、前記基体上に、前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が優先的に堆積される表面特性を有する第１の領域と、前記第１の領域に比較して前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料が堆積され難い表面特性を有する第２の領域と、を形成する工程、および
前記第１信号電極および前記強誘電体層の少なくとも一方を形成するための材料を付与し、前記第１の領域に該部材を選択的に形成する工程、を含むことができる。
【００４５】
前記基体の表面に、前記第１および第２の領域を形成することができる。
【００４６】
前記第１の領域では、前記基体の表面を露出させ、
前記第２の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第１の領域での露出面より低い表面特性を有する表面修飾層を形成することができる。
【００４７】
または、前記第２の領域では、前記基体の表面を露出させ、
前記第１の領域では、前記第１信号電極および前記強誘電体層の材料に対する親和性が、前記基体の第２の領域での露出面より高い表面特性を有する表面修飾層を形成する、強誘電体メモリ装置の製造方法。
【００４８】
前記強誘電体層および前記第２信号電極は、同一マスクを用いたエッチングによってパターニングされることができる。
【００４９】
前記基体の露出面が覆われるように、前記第１信号電極および前記強誘電体層からなる積層体の相互間に、誘電体層が設けられることができる。
【００５０】
前記基体および前記第１信号電極の露出面が覆われるように、さらに、前記強誘電体層および前記第２信号電極からなる積層体の相互間に、誘電体層が設けられることができる。
【００５１】
前記誘電体層は、前記強誘電体層より小さい誘電率を有する材料からなることができる。
【００５２】
本発明の強誘電体メモリ装置の製造方法は、さらに、次の工程を含むことができる。
【００５３】
前記工程（ｂ−１）の後に、前記第１信号電極間に絶縁層を工程（ｂ−５）を含み、
前記絶縁層の上面と前記第１信号電極の上面とは、面一であることができる。
【００５４】
工程（ｂ−５）を含むことにより、平坦な面の上に、強誘電体層を形成することができる。このため、所望のパターンを有する強誘電体層を形成するのが容易となる。
【００５５】
具体的には、前記工程（ｂ−５）は、溶液塗布法を用いて、絶縁層を形成し、該絶縁層を平坦化する工程である。
【００５６】
（混載装置）
本発明の混載装置は、
請求項１〜２３のいずれかに記載の強誘電体メモリ装置と、
フラッシュメモリ、プロセッサ、アナログ回路およびＳＲＡＭの群から選択される少なくとも１種とが混載されている。
【００５７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
【００５８】
［第１の実施の形態］
（デバイス）
図１は、第１の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図であり、図２は、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【００５９】
本実施の形態の強誘電体メモリ装置１０００は、メモリセルアレイ１００と、周辺回路部２００とを有する。そして、メモリセルアレイ１００と周辺回路部２００とは、異なる層に形成されている。周辺回路部２００は、メモリセルアレイ１００の外側の領域において形成されている。具体的には、周辺回路部の形成領域Ａ２００は、メモリセルアレイの形成領域Ａ１００の外側の領域において設けられている。この例では、下層に周辺回路部２００が、上層にメモリセルアレイ１００が形成されている。周辺回路部２００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００６０】
メモリセルアレイ１００は、行選択のための第１信号電極（ワード線）１２と、列選択のための第２信号電極（ビット線）１６とが直交するように配列されている。なお、信号電極は、上記の逆でもよく、第１信号電極がビット線、第２信号電極がワード線でもよい。
【００６１】
そして、図２に示すように、第１信号電極１２と第２信号電極１６との間には強誘電体層１４が配置されている。従って、第１信号電極１２と第２信号電極１６との交差領域において、それぞれ強誘電体キャパシタからなるメモリセルが構成されている。強誘電体層１４は、隣り合うメモリセルにおける強誘電体層１４が相互に連続するように形成されている。具体的には、強誘電体層１４は、メモリセルアレイの形成領域Ａ１００において連続的に形成されている。
【００６２】
そして、第１信号電極１２、強誘電体層１４および第２信号電極１６を覆うように、絶縁層からなる第１保護層３６が形成されている。さらに、第２配線層４０を覆うように第１保護層３６上に絶縁性の第２保護層３８が形成されている。
【００６３】
周辺回路部２００は、図１に示すように、前記メモリセルに対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、第１信号電極１２を選択的に制御するための第１駆動回路５０と、第２信号電極３４を選択的に制御するための第２駆動回路５２と、センスアンプなどの信号検出回路（図示せず）とを含む。
【００６４】
また、周辺回路部２００は、図２に示すように、半導体基板１１０上に形成されたＭＯＳトランジスタ１１２を含む。ＭＯＳトランジスタ１１２は、ゲート絶縁層１１２ａ，ゲート電極１１２ｂおよびソース／ドレイン領域１１２ｃを有する。各ＭＯＳトランジスタ１１２は素子分離領域１１４によって分離されている。ＭＯＳトランジスタ１１２が形成された半導体基板１１０上には、第１層間絶縁層１０が形成されている。そして、周辺回路部２００とメモリセルアレイ１００とは、第１配線層４０によって電気的に接続されている。
【００６５】
次に、本実施の形態の強誘電体メモリ装置１０００における書き込み，読み出し動作の一例について述べる。
【００６６】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ0」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００６７】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ0」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００６８】
以上の構成の強誘電体メモリ装置によれば、メモリセルアレイ１００の下には、周辺回路部が形成されていない。このため、第１層間絶縁層１０の下の基体は平坦であるため、第１層間絶縁層１０の堆積時の膜厚を一定にし易い。第１層間絶縁層１０の堆積時の膜厚が一定であるほど、第１層間絶縁層１０の平坦化が容易となる。その結果、所定のパターンを有するメモリセルアレイ１００を容易に形成することができる。
【００６９】
（デバイスの製造方法）
次に、上述した強誘電体メモリ装置の製造方法の一例について述べる。図３および図４は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。
【００７０】
図３に示すように、公知のＬＳＩプロセスを用いて、周辺回路２００を形成する。具体的には、半導体基板１１０上にＭＯＳトランジスタ１１２を形成する。例えば、半導体基板１１０上の所定領域にトレンチ分離法，ＬＯＣＯＳ法などを用いて素子分離領域１１４を形成し、ついでゲート絶縁層１１２ａおよびゲート電極１１２ｂを形成し、その後、半導体基板１１０に不純物をドープすることでソース／ドレイン領域１１２ｃを形成する。このようにして駆動回路５０，５２および信号検出回路５４などの各種回路を含む周辺回路部２００が形成される。ついで、第１層間絶縁層１０を形成する。
【００７１】
さらに、周辺回路部２００の第１層間絶縁層１０上に、第１信号電極１２を形成する。第１信号電極１２の材質としては、たとえばＩｒ，ＩｒＯx，Ｐｔ，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。第１信号電極１２の形成方法としては、スパッタリング、蒸着、などの方法を挙げることができる。第１信号電極１２は、単一の層あるいは複数の層が積層された構造を有することができる。
【００７２】
次に、第１信号電極１２をエッチングして、第１信号電極１２をパターニングする。第１信号電極１２のエッチング方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどの方法を挙げることができる。
【００７３】
次に、第１信号電極１２が形成された第１層間絶縁層１０上に、強誘電体層１４を形成する。強誘電体層１４の材質としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができる。強誘電体層１４の成形方法としては、たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、レーザアブレーション法を挙げることができる。
【００７４】
次に、強誘電体層１４をエッチングして、強誘電体層１４をパターニングする。強誘電体層１４のパターニングは、強誘電体層１４がメモリセルアレイの形成領域Ａ１００にのみ残るように行われる。
【００７５】
次に、強誘電体層１４の上に、第２信号電極１６を形成する。第２信号電極１６の材質および形成方法は、第１信号電極１２と同様のものを適用することができる。次に、第２信号電極１６をエッチングして、第２信号電極１６をパターニングをする。第２信号電極１６のエッチング法は、第１信号電極１２と同様のものを適用することができる。
【００７６】
次に、第２信号電極１６が形成された強誘電体層１４上に、絶縁層からなる第１保護層３６が形成され、さらに第１保護層３６の所定領域にコンタクトホールが形成され、その後、所定パターンの第１配線層４０が形成される。第１配線層４０は、周辺回路部１００とメモリセルアレイ２００とを電気的に接続している。さらに最上層に、絶縁層からなる第２保護層３８を形成する。このようにして、強誘電体メモリ装置１０００が形成される。
【００７７】
［第２の実施の形態］
図５は、メモリセルアレイの一部を拡大して示す平面図であり、図６は、図５のＢ−Ｂ線に沿った断面図である。平面図において、（  ）内の数字は最上層の下の層を示す。本実施の形態において、第１の実施の形態のメモリセルアレイと実質的に同じ機能を有する部材には同一の符号を付して説明する。
【００７８】
第２の実施の形態に係る強誘電体メモリ装置は、強誘電体層１４が第２の信号電極１６に沿ってライン状に形成されている点で、第１の実施の形態と異なる。強誘電体層１４をライン状に形成することで、第１信号電極１２の浮遊容量を小さくすることができる。また、このようなライン状の強誘電体層１４は、後述するように、第２の信号電極１６のパターニングに用いられるマスクを用いてパターニングして形成することができる。
【００７９】
また、強誘電体層１４と第２信号電極１６とからなる積層体の相互には、基体１０および第１信号電極１２の露出面を覆うように、誘電体層１８が形成されている。この誘電体層１８は、強誘電体層１４に比べて小さい誘電率を有することが望ましい。このように強誘電体層１４および第２信号電極１６からなる積層体の相互間に、強誘電体層１４より誘電率の小さい誘電体層１８を介在させることにより、第２信号電極１６の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置１０００における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【００８０】
次に、上述した第６の変形例の製造方法の一例について述べる。図７および図８は、強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。
【００８１】
（１）第１信号電極の形成工程
まず、図７に示すように、基体（たとえば層間絶縁層）１０上に、所定パターンで配列する第１信号電極（下電極）１２を形成する。第１信号電極１２の形成方法は、例えば、基体１０上に第１信号電極１２を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
【００８２】
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。例えば、強誘電体層１４を構成する材料としてＰＺＴを用いる場合には、第１信号電極１２を構成する電極材料として、白金、イリジウムおよびその化合物等を用いることができる。第１信号電極１２の材質としては、たとえばＩｒ，ＩｒＯx，Ｐｔ，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯxを挙げることができる。また、第１信号電極１２は、単層または複数の層を積層したものを用いることができる。
【００８３】
電極材料の成膜方法としては、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。パターニング方法としては、リソグラフィ技術を利用することができる。成膜された電極材料を選択的に除去する方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどのエッチング方法を用いることができる。
【００８４】
電極材料の形成方法としては、上記エッチングによるパターニングを用いずに、第３の実施の形態で述べる表面修飾層を用いた方法（第３の実施の形態における（デバイスの製造方法）の欄の工程（１）、（２）参照）を用いることもできる。
【００８５】
（２）強誘電体層の成膜工程
図７に示すように、所定パターンの第１信号電極１２が形成された基体１０上に、強誘電体からなる連続層１４０（以下、これを「強誘電体層１４０」という）を全面的に形成する。強誘電体層１４０の成形方法としては、たとえば、ゾルゲル材料やＭＯＤ（Metal Organic Decomposition）材料を用いたスピンコート法やディッピング法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、レーザアブレーション法を挙げることができる。
【００８６】
強誘電体層の材質としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。このような強誘電体としては、たとえばＰＺＴ（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）を挙げることができ、さらに、これらの材料にニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体としては、具体的には、チタン酸鉛（ＰｂＴｉＯ3）、ジルコン酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ジルコン酸鉛（ＰｂＺｒＯ3）、チタン酸鉛ランタン（（Ｐｂ，Ｌａ），ＴｉＯ3）、ジルコン酸チタン酸鉛ランタン（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3）またはマグネシウムニオブ酸ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）（Ｍｇ，Ｎｂ）Ｏ3）等を使用することができる。
【００８７】
上述した強誘電体の材料としては、例えばＰＺＴの場合、ＰｂについてはＰｂ（Ｃ2Ｈ5）4、（Ｃ2Ｈ5）3ＰｂＯＣＨ2Ｃ（ＣＨ3）3、Ｐｂ（Ｃ11Ｈ19Ｏ2）2等を、Ｚｒについては、Ｚｒ（ｎ−ＯＣ4Ｈ9）4、Ｚｒ（ｔ−ＯＣ4Ｈ9）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4、Ｚｒ（Ｃ11Ｈ19Ｏ2）4等を、ＴｉについてはＴｉ（ｉ−Ｃ3Ｈ7）4等を用いることができ、ＳＢＴの場合、ＳｒについてはＳｒ（Ｃ11Ｈ10Ｏ2）2等を、ＢｉについてはＢｉ（Ｃ6Ｈ5）3等を、ＴａについてはＴａ（ＯＣ2Ｈ5）5等を用いることができる。
【００８８】
（３）第２信号電極の形成工程
図７に示すように、強誘電体層１４０上に、所定パターンの第２信号電極（上部電極）１６を形成する。その形成方法は、例えば、強誘電体層１４０上に第２信号電極１６を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。具体的には、成膜された電極材料層上に所定パターンのレジスト層３０を形成し、このレジスト層３０をマスクとして電極材料層を選択的にエッチングすることで、第２信号電極１６が形成される。
【００８９】
第２信号電極１６の材料、成膜方法、リソグラフィーを用いたパターニング方法については、前述した工程（１）の第１信号電極１２の形成工程と同様であるので、記載を省略する。
【００９０】
（４）強誘電体層のパターニング工程
図７および図８に示すように、レジスト層３０をマスクとして、さらに強誘電体層１４０を選択的に除去して強誘電体層１４をパターニングする。成膜された強誘電体材料を選択的に除去する方法としては、ＲＩＥ、スパッタエッチング、プラズマエッチングなどのエッチング方法を用いることができる。その後、レジスト層３０を公知の方法、例えば溶解あるいはアッシングによって除去する。
【００９１】
（５）誘電体層の形成工程
図６に示すように、強誘電体層１４と第２信号電極１６とからなる積層体の相互間に、誘電体層１８を形成する。誘電体層１８の形成方法としては、ＣＶＤ、特にＭＯＣＶＤなどの気相法、あるいはスピンコート法やディップ法等の液相を用いた方法を用いることができる。
【００９２】
誘電体層１８は、前述したように、強誘電体キャパシタを構成する強誘電体層１４より小さな誘電率を有する誘電体材料を用いることが好ましい。たとえば、強誘電体層としてＰＺＴ材料を用いた場合には、誘電体層１８の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイミドなどの有機材料を用いることができ、強誘電体層１４としてＳＢＴを用いた場合には、誘電体層１８の材料として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドなどの有機材料を用いることができる。
【００９３】
以上の工程によって、メモリセルアレイ２００Ｂが形成される。この製造方法によれば、強誘電体キャパシタ２０を構成する強誘電体層１４は、第２信号電極１６のパターニングで用いたレジスト層３０をマスクとして連続的にパターニングされるので、工程数を少なくできる。さらにこの場合、各層を別々のマスクでパターニングする場合に比べて、１つのマスクの合わせ余裕が不要となるので、メモリセルアレイの高集積化も可能となる。
【００９４】
［第３の実施の形態］
図９は、第３の実施の形態に係る強誘電体キャパシタを有するメモリセルアレイの要部を模式的に示す平面図であり、図１０は、図９のＣ−Ｃ線に沿った断面図である。
【００９５】
第３の実施の形態において、第１の実施の形態のメモリセルアレイと実質的に同じ機能を有する部材には同一の符号を付して説明する。
【００９６】
本実施の形態は、強誘電体キャパシタを構成する強誘電体層が第１信号電極（下電極）上にライン状に積層されて形成されている点で、第１の実施の形態と異なる。
【００９７】
本実施の形態に係るメモリセルアレイ２００Ｃは、絶縁性の基体（たとえば層間絶縁層）１０上に、第１信号電極１２、強誘電体キャパシタを構成する第１強誘電体層１４および第２信号電極１６が積層されている。そして、第１信号電極１２，強誘電体層１４および第２信号電極１６によって強誘電体キャパシタ２０が構成される。すなわち、第１信号電極１２と第２信号電極１６との交差領域において、それぞれ強誘電体キャパシタ２０からなるメモリセルが構成されている。
【００９８】
第１信号電極１２および第２信号電極１６は、図９に示すように、Ｘ方向およびＹ方向にそれぞれ所定のピッチで配列されている。
【００９９】
強誘電体層１４は、第１信号電極１２上に選択的に形成されている。また、基体１０上において、第１信号電極１２の相互間には、後に詳述する表面修飾層２２が配置されている。この表面修飾層２２上には誘電体層１８が形成されている。この誘電体層１８は、強誘電体層１４に比べて小さい誘電率を有することが望ましい。このように第１信号電極１２および強誘電体層１４からなる積層体の相互間に、強誘電体層１４より誘電率の小さい誘電体層１８を介在させることにより、第２信号電極１６の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【０１００】
（デバイスの製造方法）
図１１〜図１４は、第３の実施の形態に係るメモリセルアレイ２００Ｃの製造工程を模式的に示す断面図である。
【０１０１】
（１）表面修飾層の形成
まず、基体１０の表面特性に選択性を付与する工程を行う。ここで、基体１０の表面特性に選択性を付与するとは、基体１０の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。
【０１０２】
本実施の形態において、図１１に示すように、具体的には、基体１０の表面に、強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第１の領域２４と、第１の領域２４よりも強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性の小さい第２の領域２６と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基体との密着性における選択性により、第１の領域２４には、強誘電体キャパシタが選択的に形成される。
【０１０３】
すなわち、後続の工程で、強誘電体キャパシタの第１信号電極１２および強誘電体層１４の少なくとも一つを、例えば化学的気相成長法（ＣＶＤ法）、物理的気相成長法または液相法を適用して、第１の領域２４に選択的な堆積プロセスで形成することができる。この場合であって、例えば基体１０の表面が、強誘電体キャパシタを構成する部材を形成するための材料が堆積され易い性質を有する場合には、第１の領域２４では表面を露出させ、第２の領域２６では上記材料が堆積されにくい表面修飾層２２を形成し、強誘電体キャパシタを構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
【０１０４】
本実施の形態では、基体１０の表面の全面に表面修飾層を形成してから、図１１に示すように、第１の領域２４で表面修飾層を除去して、第２の領域２６に表面修飾層２２を残す。詳しくは、次の工程を行う。
【０１０５】
表面修飾層２２は、ＣＶＤ等の気相成長法によって形成してもよいし、スピンコート法やディップ法等の液相を用いた方法によって形成してもよく、その場合には液体または溶媒に溶かした物質を使用する。このような物質としては、例えば、シランカップリング剤（有機ケイ素化合物）やチオール化合物を使用することができる。
【０１０６】
ここで、チオール化合物とは、メルカプト基（−ＳＨ）を持つ有機化合物（Ｒ1−ＳＨ；Ｒ1はアルキル基等の置換可能な炭化水素基）の総称をいう。このようなチオール化合物を、例えば、ジクロロメタン、トリクロロメタン等の有機溶剤に溶かして０．１〜１０ｍＭ程度の溶液とする。
【０１０７】
また、シランカップリング剤とは、Ｒ2nＳｉＸ4-n（ｎは自然数、Ｒ2は水素、アルキル基等の置換可能な炭化水素基）で表される化合物であり、Ｘは−ＯＲ3、−ＣＯＯＨ、−ＯＯＣＲ3、−ＮＨ3-nＲ3ｎ、−ＯＣＮ、ハロゲン等である（Ｒ3はアルキル基等の置換可能な炭化水素基）。これらシランカップリング剤およびチオール化合物の中で、特にＲ1やＲ3がＣnＦ2n+1ＣmＨ2m（ｎ、ｍは自然数）であるようなフッ素原子を有する化合物は、表面自由エネルギーが高くなり他材料との親和性が小さくなるため、好適に用いられる。
【０１０８】
または、メルカプト基や−ＣＯＯＨ基を有する化合物による上述した方法で得られる膜を用いることもできる。以上の材料による膜は、適切な方法により単分子膜やその累積膜の形で用いることができる。
【０１０９】
本実施の形態では、図１１に示すように、第１の領域２４では、表面修飾層が形成されない。表面修飾層２２として例えばシランカップリング剤を使用した場合、光を当てることで、基体１０との界面で、分子の結合が切れて除去される場合がある。このような光によるパターニングには、リソグラフィで行われるマスク露光を適用することができる。あるいは、マスクを使用せずに、レーザ、電子線またはイオンビームなどによって直接的にパターニングしてもよい。
【０１１０】
なお、表面修飾層２２自体を他の基体上に形成し、これを転写することにより第２の領域２６に表面修飾層２２を選択的に形成し、成膜と同時にパターニングすることもできる。
【０１１１】
こうして、図１１に示すように、第１の領域２４と、表面修飾層２２で被覆された状態となっている第２の領域２６との間で、表面状態が異なるようにして、後続の工程における強誘電体キャパシタを構成する部材を形成するための材料との親和性に差を生じさせることができる。特に、表面修飾層２２が、フッ素分子を有するなどの理由で、撥水性を有していれば、例えば強誘電体キャパシタを構成する部材の材料を液相にて提供する場合に、第１の領域２４に選択的に当該材料を付与することができる。また、表面修飾層２２の材料によっては、これが存在しない第１の領域２４では、上層の部材を形成するための材料との親和性で気相法による成膜がされるようにすることができる。このように、第１の領域２４と第２の領域２６の表面の性質に選択性を付与し、後続の工程で、強誘電体メモリ装置の強誘電体キャパシタの部材（本実施の形態では第１信号電極１２および強誘電体層１４）を形成することができる。
【０１１２】
（２）第１信号電極の形成工程
図１２に示すように、強誘電体キャパシタの下部電極となる第１信号電極１２を、第１の領域２４に対応して形成する。例えば、基体１０の表面の全体に対して、気相法による成膜工程を行う。こうすることで、選択堆積プロセスが行われる。すなわち、第１の領域２４では成膜がされ、第２の領域２６では成膜がされにくいので、第１の領域２４のみに第１信号電極１２が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することが好ましい。第２の領域２６では、全く成膜されないことが好ましいが、第１の領域２４での成膜よりも、成膜スピードにおいて２桁以上遅ければよい。
【０１１３】
また、第１信号電極１２の形成には、その材料の溶液を液相の状態で第１の領域２４に選択的に供給する方法、またはその材料の溶液を超音波等によりミスト化して第１の領域２４に選択的に供給するミストデポジション法を採用することもできる。
【０１１４】
第１信号電極１２を構成する材料としては、第１の実施の形態で述べたと同様に、例えば白金、イリジウム等を用いることができる。基体１０上に第１の領域２４と、前述したような材料を含む表面修飾層２２（第２の領域２６）とを形成し、表面特性の選択性を形成した場合、白金については、例えば（Ｃ5Ｈ7Ｏ2）2Ｐｔ、（Ｃ5ＨＦＯ2）2Ｐｔ、（Ｃ3Ｈ5）（Ｃ5Ｈ5）Ｐｔを電極を形成するための材料として、イリジウムについては、例えば（Ｃ3Ｈ5）3Ｉｒを電極を形成するための材料として用いて、選択的に堆積させることができる。
【０１１５】
（３）強誘電体層の形成工程
図１３に示すように、第１信号電極１２上に強誘電体層１４を形成する。詳しくは、基体１０の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第１信号電極１２上では成膜がされ、第２の領域２６では成膜がされにくいので、第１信号電極１２上のみに強誘電体層１４が形成される。ここで、気相法としてＣＶＤ、特にＭＯＣＶＤを適用することができる。
【０１１６】
また、強誘電体層１４の形成には、その材料の溶液を液相の状態で第２の領域２６以外の領域に形成された第１信号電極１２上にインクジェット法等で選択的に供給する方法、またはその材料の溶液を超音波等によりミスト化して第２の領域２６以外の部分に選択的に供給するミストデポジション法を採用することもできる。
【０１１７】
強誘電体層１４としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。例えば、ＳＢＴ系材料、ＰＺＴ系材料の他、ニオブや酸化ニッケル、酸化マグネシウム等の金属酸化物を添加したもの等が適用できる。強誘電体の具体例としては、第２の実施の形態で述べたものと同様のものを例示できる。さらに、強誘電体の材料の具体例としては、第２の実施の形態で述べたものと同様のものを例示できる。
【０１１８】
また、強誘電体層１４は、次のようにして形成することもできる。強誘電体前駆層を形成し、強誘電体前駆層を熱処理することにより、強誘電体層を形成することもできる。強誘電体前駆層としては、非晶質状態または微結晶状態のＳＢＴ膜、非晶質状態または微結晶状態のＰＺＴ膜を挙げることができる。強誘電体前駆層の形成方法としては、塗布法，スパッタ法，ＣＶＤ法，レーザーアブレーション法などを挙げることができる。熱処理の温度は、膜質により異なるが、非晶質状態のＳＢＴ膜の場合たとえば６００〜７００℃、好ましくは６００〜６５０℃であり、非晶質状態のＰＺＴ膜の場合たとえば４００〜５００℃、好ましくは４００〜４５０℃である。この強誘電体層の形成方法によれば、他の形成方法に比べて形成温度を低くして、強誘電体層を形成することができる。このため、他の形成法に比べて、強誘電体の構成物質が、基体１０から剥離してしまうのを確実に防止することができる。
【０１１９】
（４）誘電体層の形成工程
図１４に示すように、第２の領域２６上に、すなわち、第１の領域２４に形成された、第１信号電極１２と強誘電体層１４とからなる積層体の相互間の領域に、誘電体層１８を形成する。誘電体層１８の形成方法としては、ＣＶＤ、特にＭＯＣＶＤなどの気相法、あるいはスピンコート法やディップ法等の液相を用いた方法を用いることができる。誘電体層１８は、たとえばＣＭＰ（Chemical Mechanical Polishing）法などによって、強誘電体層１４と同一レベルの表面を有するように平坦化されることが好ましい。このように誘電体層１８を平坦化することにより、第２信号電極１６の形成が容易かつ正確に行われる。
【０１２０】
誘電体層１８は、強誘電体キャパシタを構成する強誘電体層１４より小さな誘電率を有する誘電体材料を用いることが好ましい。たとえば、強誘電体層としてＰＺＴ材料を用いた場合には、誘電体層１８の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイミドなどの有機材料を用いることができ、強誘電体層１４としてＳＢＴを用いた場合には、誘電体層１８の材料として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドなどの有機材料を用いることができる。
【０１２１】
（５）第２信号電極の形成工程
図１０に示すように、強誘電体層１４および誘電体層１８上に所定パターンの第２信号電極（上部電極）１６を形成する。その形成方法は、例えば、強誘電体層１４および誘電体層１８上に第２信号電極１６を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
【０１２２】
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。例えば、強誘電体層１４を構成する材料としてＰＺＴを用いる場合には、第２の実施の形態と同様に、第２信号電極１６を構成する電極材料として、白金、イリジウムおよびその化合物等を用いることができる。第２信号電極１６は、単層または複数の層を積層したものを用いることができる。
【０１２３】
電極材料の成膜方法としては、第１の実施の形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用できる。パターニング方法としては、リソグラフィ技術を利用することができる。
【０１２４】
さらに、必要に応じて、強誘電体層１４、誘電体層１８および第２信号電極１６の表面に絶縁性の保護層を全体的に形成する。このようにして、本実施の形態に係るメモリセルアレイ２００Ｃを形成することができる。
【０１２５】
本実施の形態の製造方法によれば、第１の領域２４には強誘電体キャパシタを構成する少なくとも一部材を選択的に形成することができ、第２の領域２６にはこれが形成されにくい。こうして、エッチングを行うことなく、第１信号電極（下電極）および強誘電体層の少なくとも１つ（本実施の形態では第１信号電極１２および強誘電体層１４）を形成することができる。この方法によれば、第１信号電極のパターニングとしてスパッタエッチングを用いた場合のように、エッチングにより生ずる二次生成物に起因する再付着物の問題を回避することができる。
【０１２６】
本実施の形態の製造方法においては、図１３に示す工程の後に、第２の領域２６上で、表面修飾層２２を除去してもよい。この工程は、第１信号電極１２および強誘電体層１４の成膜工程が完了してから行う。例えば、表面修飾層のパターニング工程で説明した方法で、表面修飾層２２を除去することができる。表面修飾層２２を除去するときに、その上に付着した物質も除去することが好ましい。例えば、表面修飾層２２上に、第１信号電極１２または強誘電体層１４の材料が付着したときに、これらを除去してもよい。なお、表面修飾層２２を除去する工程は、本発明の必須要件ではなく、表面修飾層２２を残してもよい。
【０１２７】
また、第１信号電極１２の側面に強誘電体層１４が形成されている場合には、これらを除去することが好ましい。除去工程では、例えば、ドライエッチングを適用することができる。
【０１２８】
上記実施の形態では、表面修飾層２２を第２の領域２６に形成し、第１の領域２４および第２の領域２６の表面のそれぞれを、続いて形成される強誘電体キャパシタの少なくとも一部材（第１信号電極および強誘電体層の少なくとも一方）を形成するための材料の堆積性、すなわち堆積され易さが異なるような表面特性にした。その変形例として、表面修飾層２２を第１の領域２４に形成し、強誘電体キャパシタの少なくとも一部材を形成するための材料を表面修飾層２２の表面に対して優先的に堆積されるように液相または気相の組成に調製して、第１の領域２４に選択的に強誘電体キャパシタを形成してもよい。
【０１２９】
また、例えば第２の領域２６の表面に前述したような表面修飾層の薄い層を選択的に形成し、第１の領域２４および第２の領域２６を含む全面に強誘電体キャパシタの少なくとも一部材を形成するための材料を気相または液相で供給し、全面に当該部材の材料の層を形成し、ポリッシングや化学的な手法で表面修飾膜の薄い層上の当該部材の材料層のみを選択的に除去し、第１の領域２４上に選択的に当該部材の材料層を得ることもできる。
【０１３０】
その他、第１の領域２４および第２の領域２６の表面のそれぞれには、特に明確に層を設けず、選択的に表面処理を行い、第１の領域２４上に強誘電体キャパシタの少なくとも一部材を形成するための材料が優先的に堆積されるようにしてもよい。
【０１３１】
本実施の形態で特徴とする、表面修飾層を用いた第１信号電極（下電極）および強誘電体層の形成については、本願出願人による特許協力条約に基づく国際出願（出願番号ＰＣＴ／ＪＰ００／０３５９０）に記載されている。
【０１３２】
本実施の形態に係る強誘電体メモリ装置の製造方法は、次の変形が可能である。
【０１３３】
表面修飾層を利用せず、下部電極および強誘電体層を順次堆積し、強誘電体層および下部電極を同一マスクで連続的にパターニングすることもできる。
【０１３４】
［第４の実施の形態］
図１５は、本実施の形態に係る強誘電体キャパシタを有するメモリセルアレイの要部を模式的に示す平面図であり、図１６は、図１５のＤ−Ｄ線に沿った断面図であり、図１７は、図１５のＥ１−Ｅ１線に沿った断面図であり、図１８は、図１５のＥ２−Ｅ２線に沿った断面図である。
【０１３５】
本実施の形態において、第１の実施の形態のメモリセルアレイと実質的に同じ機能を有する部材には同一の符号を付して説明する。
【０１３６】
本実施の形態は、強誘電体キャパシタを構成する強誘電体層１４が第１信号電極１２と第２信号電極１６との交差領域にのみ形成されている点で、第１および第２の実施の形態と異なる。
【０１３７】
本実施の形態に係るメモリセルアレイ２００Ｄは、絶縁性の基体１０上に、第１信号電極１２、強誘電体キャパシタを構成する強誘電体層１４および第２信号電極１６が積層されている。そして、第１信号電極１２，強誘電体層１４および第２信号電極１６によって強誘電体キャパシタ２０が構成される。すなわち、第１信号電極１２と第２信号電極１６との交差領域において、それぞれ強誘電体キャパシタ２０からなるメモリセルが構成されている。第１信号電極１２および第２信号電極１６は、図１５に示すように、Ｘ方向およびＹ方向にそれぞれ所定のピッチで配列されている。
【０１３８】
強誘電体層１４は、第１信号電極１２および第２信号電極１６の交差領域にのみ選択的に形成されている。図１６に示すように、第２信号電極１６に沿ってみると、基体１０上において、第１信号電極１２上に強誘電体層１４および第２信号電極１６が積層され、さらに、第１信号電極１２の相互間には表面修飾層２２が配置され、この表面修飾層２２上には誘電体層１８が形成されている。また、図１７に示すように、第１信号電極１２に沿ってみると、第１信号電極１２の所定位置において、強誘電体層１４と第２信号電極１６とが積層されている。そして、強誘電体層１４および第２信号電極１６の積層体の相互間には何もない状態である。図１７に示すように、第１信号電極１２上に沿ってみると、第１信号電極１２の所定位置において、強誘電体層１４と第２信号電極１６とが積層されている。図１８に示すように、Ｘ方向であって第１信号電極１２が形成されていない部分についてみると、表面修飾層２２上の所定位置において、誘電体層１８０と第２信号電極１６とが積層されている。そして、強誘電体層１４および第２信号電極１６の積層体の相互間、ならびに誘電体層１８０および第２信号電極１６の積層体の相互間には、必要に応じて誘電体層を形成することができる。
【０１３９】
誘電体層１８０ならびに必要に応じて形成される上記誘電体層は、強誘電体層１４に比べて小さい誘電率を有することが望ましい。このように第１信号電極１２および強誘電体層１４からなる積層体の相互間、あるいは強誘電体層１４および第２信号電極１６からなる積層体の相互間に、強誘電体層１４より誘電率の小さい誘電体層を介在させることにより、第１信号電極１２および第２信号電極１６の浮遊容量を小さくすることができる。その結果、強誘電体メモリ装置における書き込みおよび読み出しの動作をより高速に行うことが可能となる。
【０１４０】
また、本実施の形態では、強誘電体キャパシタ２０を構成する強誘電体層１４は、第１信号電極１２と第２信号電極１６との交差領域にのみ形成されている。このような構造によれば、第１信号電極１２および第２信号電極１６双方の浮遊容量を小さくすることができる点で有利である。
【０１４１】
（デバイスの製造方法）
図１９〜図２６は、本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す断面図である。
【０１４２】
（１）表面修飾層の形成
まず、基体１０の表面特性に選択性を付与する工程を行う。ここで、基体１０の表面特性に選択性を付与するとは、基体１０の表面の、当該表面に堆積させるための材料に対してぬれ性等の表面特性の異なる領域を形成することである。この点については第２の実施の形態で詳細に説明したので、簡単に説明する。
【０１４３】
本実施の形態において、図２０に示すように、具体的には、基体１０の表面に、強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性を有する第１の領域２４と、第１の領域２４よりも強誘電体キャパシタを構成する部材を形成するための材料、特に電極を形成するための材料に対して親和性の小さい第２の領域２６と、を形成する。そして、後続の工程で、この表面特性の差を利用し、各領域間での材料の堆積速度や基体との密着性における選択性により、第１の領域２４には、強誘電体キャパシタが選択的に形成される。
【０１４４】
すなわち、例えば基体１０の表面が、強誘電体キャパシタを構成する部材を形成するための材料が堆積され易い性質を有する場合には、第１の領域２４では表面を露出させ、第２の領域２６では上記材料が堆積されにくい表面修飾層２２を形成し、強誘電体キャパシタを構成する部材を形成するための材料の堆積に対する選択性を付与することができる。
【０１４５】
本実施の形態では、基体１０の表面の全面に表面修飾層を形成してから、図２０に示すように、第１の領域２４で表面修飾層を除去して、第２の領域２６に表面修飾層２２を残す。表面修飾層２２の形成方法については、第２の実施の形態で述べた方法と同様の方法を採用できる。
【０１４６】
（２）第１信号電極の形成工程
図２１に示すように、強誘電体キャパシタの下部電極となる第１信号電極１２を、第１の領域２４に対応して形成する。第１信号電極１２の形成方法および電極材料については、第２の実施の形態で述べた方法および材料と同様のものを採用できる。
【０１４７】
（３）強誘電体層の形成工程
図２２に示すように、第１信号電極１２上に強誘電体層１４０を形成する。詳しくは、基体１０の表面の全体に対して、例えば気相法による成膜工程を行う。こうすることで、第１信号電極１２上では成膜がされ、第２の領域２６では成膜がされにくいので、第１信号電極１２上のみに強誘電体層１４０が形成される。強誘電体層１４０の成膜方法としては、第２の実施の形態で述べたと同様の方法を採用できる。
【０１４８】
強誘電体層１４としては、強誘電性を示してキャパシタ絶縁層として使用できれば、その組成は任意のものを適用することができる。例えば、ＳＢＴ系材料、ＰＺＴ系材料の他、ニオブやニッケル、マグネシウム等の金属を添加したもの等が適用できる。強誘電体の具体例としては、第１の実施の形態で述べたものと同様のものを例示できる。さらに、強誘電体の材料の具体例としては、第１の実施の形態で述べたものと同様のものを例示できる。
【０１４９】
（４）誘電体層の形成工程
図１９および図２３に示すように、第２の領域２６上に、すなわち、第１の領域２４に形成された、第１信号電極１２と強誘電体層１４とからなる積層体の相互間の領域に、誘電体層１８０を形成する。図２３は、図１９のＥ３−Ｅ３線に沿った断面図である。
【０１５０】
誘電体層１８０の形成方法としては、第１の実施の形態で述べたと同様の方法を採用できる。さらに、誘電体層１８０は、たとえばＣＭＰ法などによって、強誘電体層１４０と同一レベルの表面を有するように平坦化されることが好ましい。このように誘電体層１８０を平坦化することにより、第２信号電極１６の形成が容易かつ正確に行われる。
【０１５１】
誘電体層１８０は、強誘電体キャパシタを構成する強誘電体層１４より小さな誘電率を有する誘電体材料を用いることが好ましい。たとえば、強誘電体層としてＰＺＴ材料を用いた場合には、誘電体層１８０の材料としては、たとえばＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＭｇＯなどの無機材料あるいはポリイミドなどの有機材料を用いることができ、強誘電体層１４としてＳＢＴを用いた場合には、誘電体層１８０の材料として、ＳｉＯ2，Ｔａ2Ｏ5，ＳｒＴｉＯ3，ＳｒＴａ2Ｏ6，ＳｒＳｎＯ3などの無機材料あるいはポリイミドなどの有機材料を用いることができる。
【０１５２】
以上の工程（１）〜（４）によって、第１の領域２４に第１信号電極１２および強誘電体層１４０が積層され、第２の領域２６に表面修飾層２２および誘電体層１８０が積層される。
【０１５３】
（５）第２信号電極の形成工程
図２４〜図２６に示すように、強誘電体層１４０および誘電体層１８０上に所定パターンの第２信号電極（上部電極）１６を形成する。その形成方法は、例えば、強誘電体層１４０および誘電体層１８０上に、第２信号電極１６を形成するための電極材料を成膜し、成膜された電極材料をパターニングする。
【０１５４】
電極材料は、強誘電体キャパシタの一部となるための機能を有するものであれば特に限定されるものではない。強誘電体層１４０を構成する材料としては、第２の実施の形態で述べたと同様なものを採用できる。また、電極材料の成膜方法としては、第１の実施の形態と同様に、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用でき、パターニング方法としては、リソグラフィ技術を利用することができる。
【０１５５】
例えば、第２の実施の形態と同様に、図示しないレジスト層を第２信号電極１６のための電極材料層上に形成し、これをマスクとしてエッチングを行うことで、第２信号電極１６をパターニングできる。
【０１５６】
（６）強誘電体層のパターニング工程
図１７および図１８に示すように、図示しないレジスト層をマスクとして、さらに強誘電体層１４０を選択的に除去して強誘電体層１４をパターニングする。成膜された強誘電体材料を選択的に除去する方法としては、第２の実施の形態と同様に、ＲＩＥ、スパッタエッチング、プラズマエッチングなどのエッチング方法を用いることができる。その後、レジスト層を公知の方法、例えば溶解あるいはアッシングによって除去する。
【０１５７】
（７）誘電体層の形成工程
さらに、必要に応じて、強誘電体層１４と第２信号電極１６とからなる積層体の相互間、ならびに表面修飾層２２と第２信号電極１６とからなる積層体の相互間に、図示しない誘電体層を形成する。誘電体層の形成方法としては、工程（４）の誘電体層１８０と同様の方法を用いることができる。
【０１５８】
以上の工程によって、メモリセルアレイ２００Ｄが形成される。この製造方法によれば、第２の実施の形態および第３の実施の形態での利点を有する。すなわち、エッチングを行うことなく、第１信号電極（下電極）および強誘電体層の少なくとも１つ（本実施の形態では第１信号電極１２および強誘電体層１４）を形成することができる。したがって、第１信号電極のパターニングとしてスパッタエッチングを用いた場合のように、エッチングにより生ずる二次生成物に起因する再付着物の問題を回避することができる。また、第２信号電極１６のパターニングで用いたレジスト層をマスクとして連続的にパターニングされるので、工程数を少なくできる。さらにこの場合、各層を別々のマスクでパターニングする場合に比べて、１つのマスクの合わせ余裕が不要となるので、メモリセルアレイの高集積化も可能となる。
【０１５９】
以上、強誘電体キャパシタの存在しない領域に誘電体層１８または１８０を形成する例を示してきたが、もちろん、本発明は、誘電体層１８または１８０を設けない構成にも適用できる。
【０１６０】
上記の実施の形態に係る強誘電体メモリ装置は、次のようにして形成してもよい。
【０１６１】
基体の上に、下部電極をＣＶＤ法などにより形成し、その下部電極をパターニングする。次に、下部電極を含む基体の上に、強誘電体層を形成し、その強誘電体層をパターニングする。次に、強誘電体層を含む基体の上に、上部電極を形成し、上部電極をパターニングする。
【０１６２】
［メモリセルアレイの変形例］
次に、メモリセルアレイの変形例について、図２７〜図３１を参照しながら説明する。
【０１６３】
（１）第１の変形例
図２７は、メモリセルアレイ１００Ｅの要部を示す断面図である。このメモリセルアレイ１００Ｅは、絶縁性基板４００と、この絶縁性基板４００に形成された溝内に設けられた第１信号電極１２と、強誘電体層１４と、第２信号電極１６とを有する。この例において特徴的なことは、第１信号電極１２がいわゆるダマシン法によって形成されていることである。たとえば、第１信号電極１２は、酸化シリコン層からなる絶縁性基板４００に所定パターンの溝を形成した後、この溝内にたとえば白金などの金属をメッキによって充填し、その後ＣＭＰ法によって金属層を研磨し平坦化することにより形成される。
【０１６４】
このようにダマシン法によって第１信号電極を形成することにより、絶縁性基板４００上に段差のない状態で強誘電体層１４を形成できるので、強誘電体層１４が容易に形成できる。また、第１信号配線１２の高さを大きくすることによりその抵抗を小さくできるので、高速の書き込み，読み出しが可能となる。
【０１６５】
（２）第２の変形例
図２８は、メモリセルアレイ１００Ｆの要部を模式的に示す断面図である。この例では、絶縁性基板４００に所定パターンの凹部４１０と凸部４２０とが形成されている。そして、凹部４１０の底面および凸部４２０の上面に、それぞれ第１信号電極１２ａおよび１２ｂが形成されている。これらの第１信号電極１２ａ，１２ｂが形成された絶縁性基板４００上には強誘電体層１４が形成され、さらに強誘電体層１４上には所定パターンの第２信号電極１６が形成されている。この構造のメモリセルアレイ１００Ｆにおいては、強誘電体キャパシタが上下方向に離れた状態で交互に形成されていることから、平面的に見て隣接する第１信号電極１２ａと第１信号電極１２ｂとの間にスペースをとる必要がない。そのため、メモリセルを極めて高い集積度で配置することができる。
【０１６６】
（３）第３の変形例
図２９は、本実施の形態に係る強誘電体メモリ装置を模式的に示す平面図である。この強誘電体メモリ装置４０００は、例えば第１の実施の形態に係る強誘電体メモリ装置１０００を単位ブロック１０００Ａとし、これを複数個配列した点に特徴を有する。このように強誘電体メモリ装置を分割した状態で配置することにより、信号電極の配線長を適正なものにすることができ、その結果高速の書き込み，読み出しが可能となる。単位ブロックとしては、第１の実施の形態のメモリ装置と同様の構成を有する単位ブロック１０００Ａの代わりに、第２の実施の形態に係るメモリ装置２０００，３０００を単位ブロック２０００Ａ，３０００Ａとすることもできる。
【０１６７】
（４）第４の変形例
上記実施の形態においては、メモリセルアレイは、１層のみである。しかし、これに限定されず、図３０に示すように、２層以上であってもよい。すなわち、複数のメモリセルアレイ１００ａ，１００ｂが、層間絶縁層などの保護層を介して積層されていてもよい。
【０１６８】
（５）第５の変形例
図３１に示すように、第１信号電極１２間に、上面が第１信号電極１２の上面と面一の絶縁層４０を形成することができる。この場合、強誘電体層を平坦な面上に形成することができるため、強誘電体層のパターニングの精度を向上させることができる。
【０１６９】
この絶縁層の形成方法としては、溶液塗布法を挙げることができる。また、選択成長法を利用して絶縁層を形成することもできる。具体的な選択成長の方法は、第３および第４の実施の形態で述べた方法を適用することができる。
【０１７０】
また、絶縁層を先に形成して、絶縁層間に金属層を充填して、第１信号電極を形成してもよい。金属層の充填は、溶液塗布法を挙げることができる。使用される溶液は、たとえば３ｎｍ（３０Å）の金属微粉末が分散された溶液を挙げることができる。
【０１７１】
［エンベデット半導体装置への適用例］
図３２は、上記実施の形態の強誘電体メモリ装置が適用された、エンベデット装置のレイアウトを示す模式図である。この例では、エンベデット装置２０００は、フラッシュメモリ９０と、プロセッサ９４と、アナログ回路９６とがＳＯＧ（Sea of Gate）に混載されている。また、ＳＲＡＭが混載されていてもよい。
【０１７２】
本発明は、上記の実施の形態に限定されず、本発明の要旨を超えない範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリ装置を模式的に示す平面図である。
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【図３】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図４】強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図５】メモリセルアレイの一部を拡大して示す平面図である。
【図６】図５のＢ−Ｂ線に沿った断面図である。
【図７】強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。
【図８】強誘電体メモリ装置１０００の製造工程を模式的に示す断面図である。
【図９】第３の実施の形態に係る強誘電体キャパシタを有するメモリセルアレイの要部を模式的に示す平面図である。
【図１０】図９のＣ−Ｃ線に沿った断面図である。
【図１１】第３の実施の形態に係るメモリセルアレイ２００Ｃの製造工程を模式的に示す断面図である。
【図１２】第３の実施の形態に係るメモリセルアレイ２００Ｃの製造工程を模式的に示す断面図である。
【図１３】第３の実施の形態に係るメモリセルアレイ２００Ｃの製造工程を模式的に示す断面図である。
【図１４】第３の実施の形態に係るメモリセルアレイ２００Ｃの製造工程を模式的に示す断面図である。
【図１５】本実施の形態に係る強誘電体キャパシタを有するメモリセルアレイの要部を模式的に示す平面図である。
【図１６】図１５のＤ−Ｄ線に沿った断面図である。
【図１７】図１５のＥ１−Ｅ１線に沿った断面図である。
【図１８】図１５のＥ２−Ｅ２線に沿った断面図である。
【図１９】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２０】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２１】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２２】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２３】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２４】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２５】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２６】本実施の形態に係るメモリセルアレイ２００Ｄの製造工程を模式的に示す図である。
【図２７】メモリセルアレイの変形例を模式的に示す断面図である。
【図２８】メモリセルアレイの変形例を模式的に示す断面図である。
【図２９】メモリセルアレイの変形例を模式的に示す断面図である。
【図３０】メモリセルアレイの変形例を模式的に示す断面図である。
【図３１】メモリセルアレイの変形例を模式的に示す断面図である。
【図３２】本発明の強誘電体メモリ装置を適用したエンベデット装置の一例を模式的に示す平面図である。
【符号の説明】
１０      第１層間絶縁層
１２      第１信号電極
１４      強誘電体層
１６      第２信号電極
１８      誘電体層
３６      第１保護層
３８      第２保護層
５０      第１駆動回路
５２      第２駆動回路
１００    メモリセルアレイ
１１０    半導体基板
１１２    ＭＯＳトランジスタ
１１２ａ  ゲート絶縁層
１１２ｂ  ゲート電極
１１２ｃ  ソース／ドレイン領域
１１４    素子分離領域
２００    周辺回路部
１０００  強誘電体メモリ装置
【図１】
0003940883.tif 000002
【図２】
0003940883.tif 000003
【図３】
0003940883.tif 000004
【図４】
0003940883.tif 000005
【図５】
0003940883.tif 000006
【図６】
0003940883.tif 000007
【図７】
0003940883.tif 000008
【図８】
0003940883.tif 000009
【図９】
0003940883.tif 000010
【図１０】
0003940883.tif 000011
【図１１】
0003940883.tif 000012
【図１２】
0003940883.tif 000013
【図１３】
0003940883.tif 000014
【図１４】
0003940883.tif 000015
【図１５】
0003940883.tif 000016
【図１６】
0003940883.tif 000017
【図１７】
0003940883.tif 000018
【図１８】
0003940883.tif 000019
【図１９】
0003940883.tif 000020
【図２０】
0003940883.tif 000021
【図２１】
0003940883.tif 000022
【図２２】
0003940883.tif 000023
【図２３】
0003940883.tif 000024
【図２４】
0003940883.tif 000025
【図２５】
0003940883.tif 000026
【図２６】
0003940883.tif 000027
【図２７】
0003940883.tif 000028
【図２８】
0003940883.tif 000029
【図２９】
0003940883.tif 000030
【図３０】
0003940883.tif 000031
【図３１】
0003940883.tif 000032
【図３２】
0003940883.tif 000033