(57)【特許請求の範囲】
【請求項１】
プログラマブル論理デバイスであって、
複数の信号パスであって、該複数の信号パスの各々が複数の論理領域ロウに亘り、該複数の信号パスの各々が複数のラインを含む、複数の信号パスと、
該複数の信号パスの第１のラインを該複数の信号パスの第２のラインに結合するノーマルモードステッチ回路と、
該複数の信号パスの該第１のラインのテールを該複数の信号パスの該第２のラインに結合する冗長モードステッチ回路と
を含み、
該ノーマルモードステッチ回路は、該複数の信号パスのステッチマルチプレクサおよびステッチドライバを含み、該冗長モードステッチ回路は、該複数の信号パスの冗長モードステッチマルチプレクサおよび冗長モードステッチドライバを含む、プログラマブル論理デバイス。
【請求項２】
少なくとも１つのノーマルモード接続を含む第１の組の接続であって、該第１の組の接続が前記複数の信号パスの前記第１のラインを結合して論理領域ロウを駆動する、第１の組の接続と、
少なくとも１つの冗長モード専用接続を含む第２の組の冗長モード専用接続であって、該第２の組の接続が該複数の信号パスの該第１のラインの前記テールを結合して他の論理領域ロウを駆動し、該第２の組の接続が該第１の組の接続に対して冗長である、第２の組の冗長モード専用接続と
をさらに含む、請求項１に記載のプログラマブル論理デバイス。
【請求項３】
それぞれの論理領域ロウを結合して前記複数の信号パスを駆動する少なくとも１つのノーマルモード接続を含む第１の組の接続と、
少なくとも１つの冗長モード接続を含む第２の組の接続であって、該第２の組の接続が他の論理領域ロウを結合して該複数の信号パスを駆動し、該第２の組の接続が該第１の組の接続について冗長である、第２の組の接続と
をさらに含む、請求項１に記載のプログラマブル論理デバイス。
【請求項４】
前記第２の組の接続の全ての接続が冗長モード専用接続である、請求項３に記載のプログラマブル論理デバイス。
【請求項５】
前記複数の信号パスは、第１の信号パスであり、
該第１の信号パスの前記冗長モードステッチマルチプレクサは、また、第２の信号パスのステッチマルチプレクサでもある、
請求項１に記載のプログラマブル論理デバイス。
【請求項６】
前記プログラマブル論理デバイスの冗長モードが、ロウシフト方向を有し、
前記複数の信号パスのうちのいくつかが、該ロウシフト方向に対して下流にあり、
該複数の信号パスのうちの他のいくつかが、該ロウシフト方向と逆の上流にある、
請求項１に記載のプログラマブル論理デバイス。
【請求項７】
前記ノーマルモードステッチ回路が、前記複数の信号パスのステッチマルチプレクサおよびステッチドライバを含み、前記冗長モードステッチ回路が、該複数の信号パスの冗長モードステッチマルチプレクサおよび冗長モードステッチドライバを含み、
第１のロウにおいて、上流信号パスのステッチドライバおよび下流信号パスの冗長ステッチドライバが、第１のマルチプレクサの出力に結合され、該第１のマルチプレクサが、該上流信号パスのステッチマルチプレクサおよび該下流信号パスの冗長ステッチマルチプレクサであり、
第２のロウにおいて、該下流信号パスのステッチドライバおよび該上流信号パスの冗長ステッチドライバが、第２のマルチプレクサの出力に結合され、該第２のマルチプレクサが、該下流信号パスのステッチマルチプレクサおよび該上流信号パスの冗長ステッチマルチプレクサである、
請求項６に記載のプログラマブル論理デバイス。
【請求項８】
前記第１のロウが前記第２のロウに隣接する、請求項７に記載のプログラマブル論理デバイス。
【請求項９】
ノーマルモードステッチ回路が、前記複数の信号パスのステッチマルチプレクサおよびステッチドライバを含み、前記冗長モードステッチ回路が、該複数の信号パスの冗長モードステッチマルチプレクサおよび冗長モードステッチドライバを含む、請求項３に記載のプログラマブル論理デバイス。
【請求項１０】
前記複数の信号パスが第１の信号パスであり、
該第１の信号パスの前記冗長ステッチマルチプレクサは、第２の信号パスのステッチマルチプレクサでもある、
請求項９に記載のプログラマブル論理デバイス。
【請求項１１】
前記第２の組の接続の前記冗長モード接続のうちの少なくともいくつかが、前記第１の信号パスの前記冗長ステッチマルチプレクサを介して前記第２の信号パスを駆動するように結合されたノーマルモード接続でもある、請求項１０に記載のプログラマブル論理デバイス。
【請求項１２】
プログラマブル論理デバイス内にルーティングおよびロウ冗長性を提供する方法であって、
複数の論理領域のロウに亘る信号パスを提供するステップであって、該複数の信号パスが少なくとも１つの修復可能領域内で複数のラインに分かれる、ステップと、
該複数のラインのうちの第１のラインを、該複数のラインのうちの第２のラインに結合して、該信号パスのノーマルモードルーティングを提供するステップと、
該複数のラインのうちの該第１のラインのテールを、該複数のラインのうちの第２のラインに結合して、該信号パスの冗長モードルーティングを提供するステップと
を含む方法。
【請求項１３】
前記修復可能領域内の前記ロウの少なくとも所定のロウの、第１のロウからロウへの接続を提供するステップをさらに含み、
該第１の接続が信号パスを結合して、該ロウの少なくとも所定のロウ内の論理リソースを駆動し、
該ロウのうちの少なくとも所定のロウの、該第１のロウからロウへの接続のパターンは、１つのロウ内の該第１の接続のうちの少なくともいくつかが、別のロウ内の該第１の接続のうちの少なくともいくつかについて冗長となるように、オーバーラップを有する、請求項１２に記載の方法。
【請求項１４】
前記修復可能領域内の前記ロウの少なくとも所定のロウの、第１のロウからロウへの接続を提供するステップをさらに含み、
該第１の接続が該ロウの少なくとも所定のロウ内の論理リソースを結合して、信号パスを駆動し、
該ロウのうちの少なくとも所定のロウの、該第１のロウからロウへの接続のパターンは、１つのロウ内の該第１の接続のうちの少なくともいくつかが、別のロウ内の該第１の接続のうちの少なくともいくつかについて冗長となるように、オーバーラップを有する、
請求項１２に記載の方法。
【請求項１５】
プログラマブル論理デバイスであって、
複数のラインであって、該複数のラインの各々が複数の論理領域ロウに亘る、複数のラインと、
少なくとも１つのノーマルモード接続を含む第１の組の接続であって、該第１の組の接続が該複数のラインを結合して論理領域ロウを駆動する、第１の組の接続と、
少なくとも１つの冗長モード専用接続を含む第２の組の接続であって、該第２の組の接続が信号パスの第１のラインのテールを結合して他の論理領域ロウを駆動し、該第２の組の接続が該第１の組の接続について冗長である、第２の組の接続と、
該第１のライン上の第１の位置から該複数のラインのうちの第２のラインへと該複数のラインのうちの第１のラインを結合してノーマルモード信号パスを提供する、ノーマルモードステッチ回路と、
該第１のライン上の第２の位置から該第２のラインへと該第１のラインを結合して、ノーマルモード信号パスについて冗長である信号パスを提供する、冗長モードステッチ回路と
を含む、プログラマブル論理デバイス。
【請求項１６】
前記複数のラインが第３のラインをさらに含み、前記プログラマブル論理デバイスが、
前記第１のライン上の第３の位置から第３のラインへと該第１のラインを結合して、さらなるノーマルモード信号パスを提供する、さらなるノーマルモードステッチ回路と、
該第１のライン上の第４の位置から該第３のラインへと該第１のラインを結合して、さらなるノーマルモード信号パスについて冗長なさらなる信号パスを提供する、さらなる冗長モードステッチ回路と
をさらに含む、請求項１５に記載のプログラマブル論理デバイス。
【請求項１７】
前記第１のライン上の前記第１および第３の位置が同じであり、該第１のライン上の前記第２および第４の位置が同じである、請求項１６に記載のプログラマブル論理デバイス。
【請求項１８】
プログラマブル論理デバイスであって、
修復可能領域内で分かれた垂直ラインを含む相互接続手段と、
該垂直ラインを互いに接続するためのステッチ手段と、
論理領域と、
該相互接続手段を該論理領域に結合する手段と
を含み、
該相互接続手段を該論理領域に結合する手段が、該相互接続手段から論理領域に信号を運ぶ第１の結合手段と、該論理領域から該相互接続手段信号を運ぶ第２の結合手段とを含み、ロウからロウへと部分的に重なっている該第１の結合手段のパターンは、１つのロウ内の少なくともいくつかの接続が、別のロウ内の少なくともいくつかの接続について冗長性を提供するようになっている、プログラマブル論理デバイス。
【請求項１９】
プログラマブル論理デバイスであって、
複数の信号パスのうちの第１の信号パスであって、該複数の信号パスの各々が複数の論理領域ロウに亘り、複数のラインを含み、該第１の信号パスが、第１のラインおよび第２のラインを含む複数のラインを含む、第１の信号パスと、
該第１のラインを該第２のラインに結合する第１のステッチ回路と、
該第１のラインのテールを該第２のラインに結合する第１の冗長ステッチ回路と、
該第１のラインを第１の論理領域ロウのルーティングリソースに結合する第１の組の接続と、
該第１のラインの該テールを第２の論理領域ロウのルーティングリソースに結合する第２の組の接続と、
複数の論理領域ロウに亘る第２の信号パスであって、該第２の信号パスが、第３のラインおよび第４のラインを含む複数のラインを含む、第２の信号パスと、
該第３のラインを該第４のラインに結合する第２のステッチ回路であって、該第２のステッチ回路の少なくとも一部分が、該第１の冗長ステッチ回路の少なくとも一部分を含む、第２のステッチ回路と、
該第３のラインの該テールを該第４のラインに結合する第２の冗長ステッチ回路と、
該第３のラインを該第２の論理領域ロウのルーティングリソースに結合する第３の組の接続と、
該第３のラインのテールを該第３の論理領域ロウのルーティングリソースに結合する第４の組の接続と
を含み、
該第２の組の接続のパターンおよび該第１の組の接続のパターンは、該第２の組の接続が、該第１の組の該接続のうちの少なくともいくつかについて冗長になるようにオーバーラップを有し、
該第４の組の接続のパターンおよび該第３の組の接続のパターンは、該第４の組の接続が、該第３の組の該接続のうちの少なくともいくつかについて冗長になるようにオーバーラップを有する、
プログラマブル論理デバイス。
【請求項２０】
複数の論理領域ロウに亘る第３の信号パスであって、該第３の信号パスが、第５のラインおよび第６のラインを含む複数のラインを含む、第３の信号パスと、
該第５のラインを該第６のラインに結合する第３のステッチ回路であって、該第３のステッチ回路の少なくとも一部分が前記第２の冗長ステッチ回路の少なくとも一部分を含む、第３のステッチ回路と
をさらに含む、請求項１９に記載のプログラマブル論理デバイス。
【請求項２１】
前記第１のステッチ回路が、第１のドライバに結合された第１のマルチプレクサを含み、該第１のマルチプレクサの入力が前記第１のラインに結合され、該第１のドライバの出力が前記第２のラインに結合され、
前記第１の冗長ステッチ回路が、第１の冗長ドライバに結合された第１の冗長マルチプレクサを含み、該第１の冗長マルチプレクサの入力が該第１のラインの前記テールに結合され、該第１の冗長ドライバの出力が該第２のラインに結合され、
前記第２のステッチ回路が、第２のドライバに結合された第２のマルチプレクサを含み、該第２のマルチプレクサの入力が前記第３のラインに結合され、該第２のドライバの出力が前記第４のラインに結合され、該第２のマルチプレクサが該第１の冗長マルチプレクサであり、
前記第２の冗長ステッチ回路が、第２の冗長ドライバに結合された第２の冗長マルチプレクサを含み、該第２の冗長マルチプレクサの入力が該第３のラインの前記テールに結合され、該第２の冗長ドライバの出力が該第４のラインに結合され、
前記第３のステッチ回路が、第３のドライバに結合された第３のマルチプレクサを含み、該第３のマルチプレクサの入力が前記第５のラインに結合され、該第３のドライバの出力が前記第６のラインに結合され、該第３のマルチプレクサが該第２の冗長マルチプレクサである、
請求項２０に記載のプログラマブル論理デバイス。
【請求項２２】
前記第１の論理領域ロウのルーティングリソースを前記第１のステッチ回路に結合する第５の組の接続と、
前記第２の論理領域ロウのルーティングリソースを前記第１の冗長ステッチ回路に結合する第６の組の接続と、
該第２の論理領域ロウのルーティングリソースを前記第２のステッチ回路に結合する第７の組の接続と、
前記第３の論理領域ロウのルーティングリソースを前記第２の冗長ステッチ回路に結合する第８の組の接続と、
該第６の組の該接続の少なくともいくつかが該第５の組の該接続のうちの少なくともいくつかについて冗長であるようなオーバーラップを有する、該第６の組の接続のパターンおよび該第５の組の接続のパターンと、
該第８の組の該接続の少なくともいくつかが該第７の組の該接続のうちの少なくともいくつかについて冗長であるようなオーバーラップを有する、該第８の組の接続のパターンおよび該第７の組の接続のパターンと
をさらに含む、請求項２０に記載のプログラマブル論理デバイス。
【請求項２３】
前記第１の組の接続によって結合された前記ルーティングリソースおよび前記第２の組の接続によって結合された前記ルーティングリソースが結合されて、前記第１の信号パスからの信号によって駆動され、
前記第３の組の接続によって結合された前記ルーティングリソースおよび前記第４の組の接続によって結合された前記ルーティングリソースが結合されて、前記第２の信号パスからの信号によって駆動され、
前記第５の組の接続によって結合された前記ルーティングリソースおよび前記第６の組の接続によって結合された前記ルーティングリソースが結合されて、該第１または第２の信号パスへの信号を駆動し、
前記第７の組の接続によって結合された前記ルーティングリソースおよび前記第８の組の接続によって結合された前記ルーティングリソースが結合されて、該第２または第３の信号パスへの信号を駆動する、
請求項２２に記載のプログラマブル論理デバイス。
【請求項２４】
前記第６の組の接続の前記パターンと前記第５の組の接続の前記パターンとのオーバーラップは、該第６の組の接続のいくつかが、該第５の組の接続のいくつかについて冗長となるように部分的であり、
前記第８の組の接続の前記パターンと前記第７の組の接続の前記パターンとのオーバーラップは、該第８の組の接続のいくつかが、該第７の組の接続のいくつかについて冗長となるように部分的である、
請求項２３に記載のプログラマブル論理デバイス。
【請求項２５】
前記第１のロウが前記第２のロウに隣接し、該第２のロウが前記第３のロウに隣接する、請求項１９に記載のプログラマブル論理デバイス。
【請求項２６】
複数のトラックバンドルのうちのトラックバンドルであって、該トラックバンドルが複数のトラックを含み、該トラックバンドル内の各トラックが複数のワイヤを含み、該トラックバンドル内の各トラックが複数の論理領域ロウに亘る、トラックバンドルと、
該トラックバンドル内の該トラックのうちのいくつかの中の第１のワイヤを、該トラックバンドル内の該複数のトラックのうちの別のいくつかの中の第２のワイヤを結合して、ノーマルモード信号パスを提供する、ステッチ回路と、
該トラックバンドル内の該複数のトラックのうちの該いくつかの中の該第１のワイヤのテールを、該トラックバンドル内の該複数のトラックのうちの該別のいくつかの中の該第２のワイヤに結合して、該ノーマルモード信号パスに対応する冗長モード信号パスを提供する、冗長ステッチ回路と
を備えた、プログラマブル論理デバイス。
【請求項２７】
前記ステッチ回路が、前記プログラマブル論理デバイスのノーマルモード動作中に、ノーマル信号パスに沿ってステッチングをイネーブルにするように、そして該プログラマブル論理デバイスの冗長モード動作中に、該ノーマル信号パスに沿ってステッチングをイネーブルにしないようにプログラム可能であり、
前記冗長ステッチ回路が、該プログラマブル論理デバイスの該ノーマルモード動作中に、冗長信号パスに沿ってステッチングをイネーブルにしないように、そして該プログラマブル論理デバイスの該冗長モード動作中に、該冗長信号パスに沿ってステッチングをイネーブルにするようにプログラム可能である、請求項２６に記載のプログラマブル論理デバイス。
【請求項２８】
前記第１のワイヤと前記ステッチ回路との間に挟まれたノーマルモード接続と、
前記テールと該ステッチ回路との間に挟まれた冗長モード接続と
をさらに備え、
該ノーマルモード接続が、前記プログラマブル論理デバイスのノーマルモード動作中に該ステッチ回路への前記ノーマルモード信号パスを活性化させるようにプログラム可能であり、
該冗長モード接続が、該プログラマブル論理デバイスの冗長モード動作中に前記冗長ステッチ回路への前記冗長モード信号パスを活性化させるようにプログラム可能である、請求項２６に記載のプログラマブル論理デバイス。
【請求項２９】
前記トラックバンドル内の前記トラックの数が、前記ノーマルモード信号パスの数よりも少なくとも１だけ大きい、請求項２６に記載のプログラマブル論理デバイス。
【請求項３０】
前記トラックバンドル内の少なくともいくつかのトラックを前記複数の論理領域ロウのルーティングリソースに結合する、該複数の論理領域ロウ内の接続をさらに備え、
該複数の論理領域ロウの修復可能領域内の１つの論理領域ロウから別の論理領域ロウにかけて、該接続のパターンがオーバーラップしており、該トラックバンドルを１つの論理領域ロウのルーティングリソースに結合する少なくともいくつかの接続が、該トラックバンドルを別の論理領域ロウのルーティングリソースに結合する少なくともいくつかの接続に対して冗長であるようになっている、請求項２６に記載のプログラマブル論理デバイス。
【請求項３１】
前記トラックバンドル内の少なくともいくつかのトラックを、前記接続を介して、前記複数の論理領域ロウの前記ルーティングリソースに結合する、該複数の論理領域ロウ内に設けられたスタブをさらに備えた、請求項３０に記載のプログラマブル論理デバイス。
【請求項３２】
前記スタブの少なくともいくつかがさらに、前記トラックバンドル内の少なくともいくつかのトラックを前記ステッチ回路に結合し、該スタブの少なくとも他のいくつかがさらに、該トラックバンドル内の少なくともいくつかのトラックを前記冗長ステッチ回路に結合する、請求項３１に記載のプログラマブル論理デバイス。
【請求項３３】
前記複数の論理領域ロウ内の前記スタブの数が、前記ノーマルモード信号パスの数よりも少なくとも１だけ大きい、請求項３２に記載のプログラマブル論理デバイス。
【請求項３４】
前記複数の論理領域ロウ内の前記スタブの数が、前記ノーマルモード信号パスの数よりも少なくとも２だけ大きい、請求項３３に記載のプログラマブル論理デバイス。
【請求項３５】
前記複数の論理領域ロウ内の前記スタブの数が、少なくとも前記トラックバンドル内の前記トラックの数に等しい、請求項３２に記載のプログラマブル論理デバイス。
【請求項３６】
前記複数の論理領域ロウ内の前記スタブの数が、前記トラックバンドル内の前記トラックの数より少なくとも１だけ大きい、請求項３２に記載のプログラマブル論理デバイス。
【請求項３７】
前記接続が、ノーマル接続と冗長接続とを含み、１ロウ内の冗長接続が別のロウ内のノーマル接続に対して冗長である、請求項３０に記載のプログラマブル論理デバイス。
【請求項３８】
１ロウ内の前記冗長モード接続および少なくともいくつかのノーマルモード接続が、別のロウ内の前記ノーマルモード接続に対して冗長である、請求項２８に記載のプログラマブル論理デバイス。
【請求項３９】
前記接続が、前記トラックバンドルからの信号で前記複数の論理領域ロウの前記ルーティングリソースを駆動するように結合された接続と、該複数の論理領域ロウの該ルーティングリソースからの信号で該トラックバンドルを駆動するように結合された接続とを含む、請求項２６に記載のプログラマブル論理デバイス。
【請求項４０】
前記トラックバンドルを駆動するように結合された接続が、前記ステッチ回路を介して前記複数の論理領域ロウの前記ルーティングリソースを結合する、請求項３９に記載のプログラマブル論理デバイス。
【請求項４１】
前記トラックバンドルを駆動するように結合された接続が、前記ノーマル接続と前記冗長接続とを含み、１ロウ内の該冗長接続および該ノーマル接続のうちの少なくともいくつかが、別のロウ内の該ノーマル接続に対して冗長である、請求項３７に記載のプログラマブル論理デバイス。
【請求項４２】
前記ステッチ回路がプログラマブルステッチドライバを含み、前記冗長ステッチ回路が冗長プログラマブルステッチドライバを含み、前記プログラマブル論理デバイスが、
該プログラマブルステッチドライバに結合されて、該プログラマブルステッチドライバを選択的にイネーブルにするか、イネーブルにしない、第１の構成エレメントと、
該冗長プログラマブルステッチドライバに結合されて、該冗長プログラマブルステッチドライバを選択的にイネーブルにするか、イネーブルにしない、第２の構成エレメントと
を備え、
ノーマルドライバがイネーブルであり冗長ドライバがイネーブルでないときに、ノーマル信号パスが、該ステッチ回路によって１つのワイヤから別のワイヤにステッチングされた複数のワイヤによって提供され、
該ノーマルドライバがイネーブルでなく該冗長ドライバがイネーブルであるときに、冗長信号パスが、該冗長ステッチ回路によって１つのワイヤのテールから別のワイヤにステッチングされた複数のワイヤテールおよびワイヤによって提供される、請求項２６に記載のプログラマブル論理デバイス。
【請求項４３】
前記複数のワイヤ上に提供された信号パスの数ならびに前記トラックバンドルの該複数のワイヤおよび前記複数のワイヤテール上に提供された冗長信号パスの数が、該トラックバンドル内の前記トラックの数より１だけ小さい、請求項４２に記載のプログラマブル論理デバイス。
【請求項４４】
前記複数の論理領域ロウ内で１以上の予備ロウが規定され、
前記トラックバンドル内の前記複数のトラックのうちの少なくとも１つの中の前記複数のワイヤのうちの第１のワイヤが、少なくとも１つの予備ロウと交差して、ノーマルモード動作中の信号を、該少なくとも１つの予備ロウの各々の各側にある少なくとも１つのロウにルーティングし、
該トラックバンドル内の該複数のトラックのうちの少なくとも別の１つの中の該複数のワイヤのうちの第２のワイヤが、該第１のワイヤが交差するよりも少ない数の予備ロウと交差し、
該第１のワイヤが、該第２のワイヤよりも長い物理長を有しており、該第１のワイヤの論理長が該第２のワイヤの論理長に等しい、請求項２６に記載のプログラマブル論理デバイス。
【請求項４５】
前記第１のワイヤが１つの予備ロウに交差し、前記第２のワイヤが予備ロウに交差せず、該第１のワイヤの物理長が該第２のワイヤの物理長よりも１だけ長い、請求項４４に記載のプログラマブル論理デバイス。
【請求項４６】
前記複数の論理領域ロウ内で１以上の予備ロウが規定され、
前記トラックバンドル内の前記複数のトラックのうちの少なくとも１つの中の前記複数のワイヤのうちの第１のワイヤが、少なくとも１つの予備ロウと交差して、ノーマルモード動作中の信号を、該少なくとも１つの予備ロウの両側にある少なくとも１つのロウにルーティングし、
該トラックバンドル内の該複数のトラックのうちの少なくとも１つの中の該複数のワイヤのうちの第２のワイヤが、該第１のワイヤが交差するよりも少ない数の予備ロウと交差し、
該第１のワイヤが、該第２のワイヤと等しい物理長を有しており、該第１のワイヤの論理長が該第２のワイヤの論理長よりも短い、請求項２６に記載のプログラマブル論理デバイス。
【請求項４７】
ロウ内に設けられた複数の論理領域と、
マルチプレクサと
を備え、
該マルチプレクサの第１の入力が、第１のロウの第１の論理領域に結合され、
該マルチプレクサの第２の入力が、第２のロウの第２の論理領域に結合され、
該マルチプレクサの出力が、第３のロウの第３の論理領域に結合され、
該マルチプレクサが、該第２のロウがプログラマブル論理デバイスによって用いられないモードで、該第１の入力を選択するようにプログラムされ得る、プログラマブル論理デバイス。
【請求項４８】
前記第１のロウが前記第２のロウに隣接している、請求項４７に記載のプログラマブル論理デバイス。
【請求項４９】
前記第３のロウが前記第２のロウに隣接している、請求項４８に記載のプログラマブル論理デバイス。
【請求項５０】
前記プログラマブル論理デバイスの冗長モードが、ロウシフト方向を有し、
前記複数の論理領域のうちの論理領域が、該ロウシフト方向における下流方向に、１つの論理領域から別の論理領域に信号を提供する、請求項４７に記載のプログラマブル論理デバイス。
【請求項５１】
前記プログラマブル論理デバイスの冗長モードが、ロウシフト方向を有し、
前記複数の論理領域のうちの論理領域が、該ロウシフト方向と反対の上流方向に、１つの論理領域から別の論理領域に信号を提供する、請求項４７に記載のプログラマブル論理デバイス。
【請求項５２】
前記プログラマブル論理デバイスの冗長モードが、ロウシフト方向を有し、
前記複数の論理領域が、第１の複数の論理領域と、第２の複数の論理領域とを含み、
該第１の複数の論理領域の論理領域が、該ロウシフト方向における下流方向に、１つの論理領域から別の論理領域に信号を提供し、
該第２の複数の論理領域の論理領域が、該ロウシフト方向と反対の上流方向に、１つの論理領域から別の論理領域に信号を提供する、請求項４７に記載のプログラマブル論理デバイス。
【請求項５３】
論理領域間に専用のルーティングおよび冗長ルーティングを提供する方法であって、
複数のロウを横切って、１つの論理領域を別の論理領域に結合する第１の接続を提供するステップと、
複数のロウを横切って、１つの論理領域を別の論理領域に結合する第２の接続を提供するステップと
を備え、
該第１の接続が、第１の論理領域を第２の論理領域に結合し、
該第２の接続が、該第１の論理領域を第３の論理領域に結合し、
該第２の論理領域が予備ロウでありノーマルモードが有効である場合に、該第２の接続が該第２の論理領域を迂回するために用いられ得るか、該第２の論理領域が不良ロウであり冗長モードが有効である場合に、該第２の接続が該第２の論理領域を迂回するために用いられ得る、方法。
【請求項５４】
請求項１に記載のプログラマブル論理デバイスを備えた電子システム。
【請求項５５】
請求項１５に記載のプログラマブル論理デバイスを備えた電子システム。
【請求項５６】
請求項１９に記載のプログラマブル論理デバイスを備えた電子システム。
【請求項５７】
請求項２６に記載のプログラマブル論理デバイスを備えた電子システム。
【請求項５８】
プログラマブル論理デバイス内にルーティングおよびロウ冗長性を提供する方法であって、
複数の論理領域のロウに亘る信号パスを提供するステップであって、該信号パスが少なくとも１つの修復可能領域内で複数のラインに分かれる、ステップと、
修復可能領域のロウの底部に予備ロウを提供するステップと、
ノーマル動作モードにおいて該予備ロウに依存することなく該プログラマブル論理デバイスを利用するように結合された回路を提供するステップと、
該予備ロウを利用し、冗長動作モードの間に該修復可能領域内の不良ロウを回避するように結合された回路を提供するステップと、
ノーマルモードにおいて、第１のライン上の第１の位置から該複数のラインの第２のラインへと該複数のラインの第１のラインを結合し、そして第１のライン上の第２の位置から第３のラインへと第１のラインを結合するステップと、
冗長モードにおいて、該第１のライン上の第３の位置から該第２のラインへと該第１のラインを結合し、そして該第１のライン上の第４の位置から該第２のラインへと該第１のラインを結合するステップと
を含む方法。
【請求項５９】
プログラマブル論理デバイスであって、
論理領域のロウ内およびカラム内に提供される複数の論理領域と、
複数の水平チャネルであって、該複数の水平チャネルの各々が論理領域の複数の該カラムに亘る、複数の水平チャネルと、
複数の垂直チャネルであって、該複数の垂直チャネルの各々が論理領域の複数の該ロウに亘る、複数の垂直チャネルと
を含み、
第１のロウにおいて、垂直チャネルが、第１のノーマルモード接続によって、第１のカラムの論理領域および第２のカラムの論理領域に結合され；
水平チャネルが、第２のノーマルモード接続によって、該第１のロウの論理領域に結合され；
第２のロウにおいて、垂直チャネルが、該第１のノーマルモード接続に対して冗長な第１の冗長モード接続によって、該第１のカラムの論理領域および該第２のカラムの論理領域に結合され；そして
水平チャネルが、該第２のノーマルモード接続について冗長な第２の冗長モード接続によって、該第２のロウの論理領域に結合されている、
プログラマブル論理デバイス。
【請求項６０】
前記冗長モード接続のうちの少なくともいくつかがまた、ノーマルモード接続である、請求項５９に記載のプログラマブル論理デバイス。
【請求項６１】
ロウからロウへの接続のパターンが、部分的なオーバーラップを有し、その結果、前記冗長モード接続のいくらかがまた、ノーマルモード接続であり、そして該冗長モード接続のうちのいくらかが、冗長モードのみの接続である、請求項５９に記載のプログラマブル論理デバイス。
【請求項６２】
プログラマブル論理デバイスであって、
複数のトラックバンドルのうちのトラックバンドルであって、該トラックバンドルは、複数のトラックを備え、該トラックバンドルにおける各トラックバンドルは、複数のワイヤ、および複数の論理領域ロウに亘るトラックバンドルにおける各トラックを含む、トラックバンドルと、
１つのトラックのワイヤを別のトラックのワイヤに結合して、ノーマルモード信号パスを提供する、ノーマルモードステッチ回路と、
１つのトラックにおけるワイヤのテールを別のトラックにおけるワイヤに結合して、冗長モード信号パスを提供する、冗長モードステッチ回路と、
を備える、プログラマブル論理デバイス。
【請求項６３】
前記ノーマルモードステッチ回路の少なくともいくらかが、前記冗長モードステッチ回路の少なくともいくらかを含む、請求項６２に記載のプログラマブル論理デバイス。
【請求項６４】
信号パスが、上流信号パスおよび下流信号パスを含み、
上流信号パスのノーマルモードステッチ回路が、下流信号パスの冗長モードステッチ回路の少なくとも一部分を含み、そして下流信号パスのノーマルモードステッチ回路が、上流信号パスの冗長モードステッチ回路の少なくとも一部分を含む、請求項６２に記載のプログラマブル論理デバイス。
【請求項６５】
ステッチ回路が、ステッチマルチプレクサおよびステッチデバイスを備え、上流信号パスのノーマルモードステッチドライバが、下流信号パスの冗長モードステッチドライバであり、そして下流信号パスのノーマルモードステッチドライバが、上流信号パスの冗長モードステッチドライバである、請求項６４に記載のプログラマブル論理デバイス。
【請求項６６】
前記第２の結合手段のパターンが、ロウからロウへの重なりを部分的に意味し、その結果、１つのロウにおける少なくともいくらかの接続が、別のロウにおける少なくともいくらかの接続のための冗長性を提供する、請求項１８に記載のプログラマブル論理デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長回路を有するプログラマブル論理回路に関する。
【０００２】
【従来の技術】
プログラマブル論理回路（“ＰＬＤ”）（これは、しばしばＰＡＬ、ＰＬＡ、ＦＰＬＡ、ＥＰＬＤ、ＥＥＰＬＤ、ＬＣＡ、またはＦＰＧＡとも呼ばれる）は、固定集積回路の利点にカスタム集積回路の柔軟性を提供する周知の集積回路である。このようなデバイスは当該分野で周知であり、通常、ユーザの特定の要求を満たすように電気的にプログラムされ得る少なくとも一部分を有する「既製の」デバイスを提供する。特定用途向け集積回路（“ＡＳＩＣ”）は、伝統的には固定集積回路である。しかし、プログラマブルである部分（単数または複数）を有するＡＳＩＣを提供することは可能である。従って、集積回路デバイスがＡＳＩＣおよびＰＬＤの両方の品質を有することが可能である。本明細書中で用いられる用語ＰＬＤは、上記のようなデバイスを必然的に排除しないように十分に広いと考えられる。
【０００３】
あらゆる集積回路と同様に、プログラマブル論理回路は、製造上の欠陥に影響を受けやすい。歩留まりを向上させるために、プログラマブル論理回路に予備回路または冗長回路が設けられ得る。修復可能な領域において、不良のロウ（予備ロウを含む）の下にある各ロウは、その各ロウの上にあるロウに接続パターンを複製するために使用され得るプログラマブル接続を有する（例えば、特許文献１および特許文献２参照。）。
【０００４】
プログラマブル論理回路は、通常論理アレイブロック（ＬＡＢ）（これは、順番に論理要素を含む）のような論理領域から構成される。信号パスを形成する垂直方向および水平方向の導体にわたって論理領域へ、および論理領域から信号のルーティングがなされる。例えば、パスゲート、マルチプレクサ（複数）（“ｍｕｘｅｓ”）、およびドライバを含む特定の回路を用いて結合し、そして信号を水平方向または垂直方向のワイヤ上に駆動する。あるいは、水平方向または垂直方向のワイヤから信号を受信し、それらを論理領域に駆動する。水平方向のワイヤ、垂直方向のワイヤ、および論理領域の間で接続を形成する回路は、プログラマブルであってもよい。プログラマブル接続の１つの例は、ランダムアクセスメモリビット回路に結合されたパスゲートである。このパスゲートは、垂直方向のワイヤを論理領域の入力マルチプレクサにプログラマブルに接続している。パスゲートは、メモリビットのデータに依存して開いたり閉じたりする。しかし、これは正に１つの例に過ぎない。いくつかの例は、スタティックランダムアクセスメモリまたはダイナミックランダムアクセスメモリに基づいた接続、電気的に消去可能なリードオンリーメモリ、フラッシュ、ヒューズ、およびアンチヒューズプログラマブル接続を含み得る。プログラマブル接続はまた、デバイスの作製中にマスクプログラミングを介して実行され得る。マスクプログラミングは、既に列挙したいくつかのフィールドプログラマブルオプションに対して欠点を有し得る。その一方で、マスクプログラミングは、ある高容量の用途には有益であり得る。
【０００５】
水平方向のワイヤは、特定の論理領域ロウ内に通常存在する、または特定の論理領域ロウに関連する信号パスを形成し得る。従って、ロウベースの冗長スキームにおいて、予備ロウが使用される場合、水平方向のワイヤおよび予備ロウの上にあるロウの論理領域への、およびロウの論理領域からの関連した接続が、予備ロウの水平方向のワイヤおよび論理領域への、および論理領域からの関連した接続で置き換えられる。垂直方向のワイヤは、通常数個のロウにかかり、あるいはデバイス上のすべてのロウにかかっていてもよい。冗長性を有する以前のＰＬＤは、デバイスの全部または半分にかかる垂直方向のワイヤを有していた。垂直方向のワイヤの長さよりも長くない修復可能な領域は、その修復可能な領域内の各ロウにおいて同じ垂直方向のワイヤへ、および垂直方向のワイヤからの接続に頼る。
【０００６】
【特許文献１】
米国特許第６，２０１，４０４号明細書
【０００７】
【特許文献２】
米国特許第６，３４４，７５５号明細書
【０００８】
【発明が解決しようとする課題】
柔軟性のルーティング、そして特定の因子に対して最適化することについて、デバイスの大部分にわたる水平方向および垂直方向のワイヤに頼らないルーティングアーキテクチャを提供することは、ある状況においては有益であり得る。特に、ルーティングアーキテクチャを提供し、それにより例えば垂直方向の信号パスが信号パスそれ自身よりもかなり短い複数のいくつかのワイヤから構成されることが望ましくあり得る。このようなアーキテクチャのある局面が、２００２年１月２５日に出願された“Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ａｓｙｍｍｅｔｒｉｃ  Ｒｏｕｔｉｎｇ  Ｌｉｎｅｓ”というタイトルの同時係属出願（シリアル番号１０／０５７，２３２）に記載されており、この出願は本願と共通の譲渡証書をもとにしている。セグメント化されたルーティングアークテクチャにおいて、垂直方向の信号パスは、デバイスの上下のいくつかの場所で、２つ以上のロウの間で複数のワイヤに割り込まれ得る。さらに、たとえ特定の信号パスが２つの特定のロウの間で複数のワイヤに割り込まれないとしても、セグメント化されたルーティングアーキテクチャはまた互い違いに配列されると（すなわち、隣接する垂直方向の信号パスは、同じ垂直方向の位置ではなく異なる位置で開始および停止するワイヤを有する）、いくつかの異なる信号パスに触れられたロウを横切り、任意の所与のロウについて、垂直方向の信号パスの少なくとも１つは、当該ロウと隣接するロウとの間に複数のロウを含むようである。このようなルーティングアーキテクチャは、冗長性の実行に対する特定の説明の要求を示した。例えば、このようなアーキテクチャに適応させるために、修復可能領域内で開始および停止する垂直方向のワイヤを有する修復可能領域を提供する必要性がある。冗長性に適応する回路をも有する互い違いに配列されセグメント化されたルーティングアークテクチャをＰＬＤに提供する必要性がある。
【０００９】
互い違いに配列されセグメント化されたＩＯルーティングアーキテクチャは、入力／出力（“ＩＯ”）バス上で信号をルーティングするために有用であり得る。ＰＬＤのサイドにおいて、論理領域のロウの終端でのＩＯは、水平方向のＩＯ（“ＨＩＯ”）と呼ばれ得る。ＩＯ回路（ＨＩＯ回路を含む）は、ユニットにおいて組織化され得、しばしばブロックと呼ばれ得る（これらのユニットは、しばしば他の名称（例えば、セル、セグメント、領域、または正に“ＩＯ”）で呼ばれ得る）。ＨＩＯバスの垂直方向の信号パスは、ＩＯブロックのいくつかのロウにかかり得る。ＩＯバス上でルーティングされた信号は、しばしば高いファンアウト信号であり、これは、例えば同じ信号がいくつかの異なるＩＯに送達されることを意味する。互い違いに配列されセグメント化されたルーティング構造に適応し、そしてＩＯ信号の特定の必要性にも適応し得るＩＯバスの冗長性スキームに対する必要性がある。
【００１０】
いくつかの状況において、特定のロウまたはカラムの論理領域を直接リンクすることだけを行うルーティングスキームを提供することは有用である。このようなＬＡＢ間専用ルーティングスキームは、ＰＬＤのより一般的なルーティングアーキテクチャとは独立して、かつそれらに加えて存在し得る。例えば、米国特許第５，２６０，６１１号を参照のこと。これらのＬＡＢ間ルーティングスキームにより、ＬＡＢのグループが、例えば特定のタイプの機能を実行するためのより大きな機能ブロックを提供するためにリンクされることが可能となる。キャリーチェーン（ｃａｒｒｙ  ｃｈａｉｎ）は、このような専用のブロックによって有用に実行される機能の１つのタイプであるが、しかし専用のＬＡＢ間ルーティングは他のルーティング目的に有用であり得る。ロウベースの冗長性スキームのうち複数のロウにかかる垂直方向のＬＡＢ間ルーティングアーキテクチャについての冗長性を実行する必要性がある。
【００１１】
【課題を解決するための手段】
本発明によるプログラマブル論理回路は、複数の信号パスであって、該複数の信号パスの各々が複数の論理領域ロウに亘り、該複数の信号パスの各々が複数のラインを含む、複数の信号パスと、該複数の信号パスの第１のラインを該複数の信号パスの第２のラインに結合するノーマルモードステッチ回路と、該複数の信号パスの該第１のラインのテールを該複数の信号パスの該第２のラインに結合する冗長モードステッチ回路とを含み、これにより上記目的を達成する。
【００１２】
少なくとも１つのノーマルモード接続を含む第１の組の接続であって、該第１の組の接続が該複数の信号パスの該第１のラインを結合して論理領域ロウを駆動する、第１の組の接続と、少なくとも１つの冗長モード専用接続を含む第２の組の接続であって、該第２の組の接続が該複数の信号パスの該第１のラインの前記テールを結合して他の論理領域ロウを駆動し、該第２の組の接続が該第１の組の接続について冗長である、第２の組の接続とをさらに含んでもよい。
【００１３】
それぞれの論理領域ロウを結合して前記複数の信号パスを駆動する少なくとも１つのノーマルモード接続を含む第１の組の接続と、少なくとも１つの冗長モード接続を含む第２の組の接続であって、該第２の組の接続が他の論理領域ロウを結合して該複数の信号パスを駆動し、該第２の組の接続が該第１の組の接続について冗長である、第２の組の接続とをさらに含んでもよい。
【００１４】
前記第２の組の接続内の全ての接続が冗長モード専用接続であってもよい。
【００１５】
前記ノーマルモードステッチ回路は、前記複数の信号パスのステッチマルチプレクサおよびステッチドライバを含み、前記冗長モードステッチ回路は、該複数の信号パスの冗長モードステッチマルチプレクサおよび冗長モードステッチドライバを含んでもよい。
【００１６】
前記複数の信号パスは、第１の信号パスであり、該第１の信号パスの前記冗長モードステッチマルチプレクサは、また、第２の信号パスのステッチマルチプレクサでもあってもよい。
【００１７】
前記プログラマブル論理回路の冗長モードが、ロウシフト方向を有し、前記複数の信号パスのうちのいくつかが、該ロウシフト方向に対して下流にあり、該複数の信号パスのうちの他のいくつかが、該ロウシフト方向と逆の上流にあってもよい。
【００１８】
前記ノーマルモードステッチ回路が、前記複数の信号パスのステッチマルチプレクサおよびステッチドライバを含み、前記冗長モードステッチ回路が、該複数の信号パスの冗長モードステッチマルチプレクサおよび冗長モードステッチドライバを含み、第１のロウにおいて、上流信号パスのステッチドライバおよび下流信号パスの冗長ステッチドライバが、第１のマルチプレクサの出力に結合され、該第１のマルチプレクサが、該上流信号パスのステッチマルチプレクサおよび該下流信号パスの冗長ステッチマルチプレクサであり、第２のロウにおいて、該下流信号パスのステッチドライバおよび該上流信号パスの冗長ステッチドライバが、第２のマルチプレクサの出力に結合され、該第２のマルチプレクサが、該下流信号パスのステッチマルチプレクサおよび該上流信号パスの冗長ステッチマルチプレクサであってもよい。
【００１９】
前記第１のロウが前記第２のロウに隣接してもよい。
【００２０】
ノーマルモードステッチ回路が、前記複数の信号パスのステッチマルチプレクサおよびステッチドライバを含み、前記冗長モードステッチ回路が、該複数の信号パスの冗長モードステッチマルチプレクサおよび冗長モードステッチドライバを含んでもよい。
【００２１】
前記複数の信号パスが第１の信号パスであり、該第１の信号パスの前記冗長ステッチマルチプレクサは、第２の信号パスのステッチマルチプレクサでもあってもよい。
【００２２】
前記第２の組の接続の前記冗長モード接続のうちの少なくともいくつかが、前記第１の信号パスの前記冗長ステッチマルチプレクサを介して前記第２の信号パスを駆動するように結合されたノーマルモード接続でもあってもよい。
【００２３】
本発明によるプログラマブル論理回路内にルーティングおよびロウ冗長性を提供する方法は、複数の論理領域のロウに亘る信号パスを提供するステップであって、該信号パスが少なくとも１つの修復可能領域内で複数のラインに分かれる、ステップと、修復可能領域のロウの底部に予備ロウを提供するステップと、ノーマル動作モードにおいて該予備ロウに依存することなく該プログラマブル論理回路を利用するように結合された回路を提供するステップと、該予備ロウを利用し、冗長動作モードにおいて該修復可能領域内の不良を回避するように結合された回路を提供するステップと、ステッチングが、該冗長動作モードにおいて該不良ロウの下の該修復可能領域の少なくとも一部分内においてシフトされるように、冗長ステッチ回路を介して該複数のラインのうちの第１のラインを該複数のラインのうちの第２のラインに結合する該複数のラインのうちの該第１のラインのテール部分を提供するステップとを含み、これにより上記目的を達成する。
【００２４】
前記修復可能領域内の前記ロウの少なくとも所定のロウの、第１のロウからロウへの接続を提供するステップをさらに含み、該第１の接続が信号パスを結合して、該ロウの少なくとも所定のロウ内の論理リソースを駆動し、前記ロウのうちの少なくとも所定のロウの、該第１のロウからロウへの接続のパターンは、１つのロウ内の該第１の接続のうちの少なくともいくつかが、別のロウ内の該第１の接続のうちの少なくともいくつかについて冗長となるように、オーバーラップを有してもよい。
【００２５】
前記修復可能領域内の前記ロウの少なくとも所定のロウの、第１のロウからロウへの接続を提供するステップをさらに含み、該第１の接続が該ロウの少なくとも所定のロウ内の論理リソースを結合して、信号パスを駆動し、該ロウのうちの少なくとも所定のロウの、該第１のロウからロウへの接続のパターンは、１つのロウ内の該第１の接続のうちの少なくともいくつかが、別のロウ内の該第１の接続のうちの少なくともいくつかについて冗長となるように、オーバーラップを有してもよい。
【００２６】
本発明によるプログラマブル論理回路は、修復可能領域内で分かれた垂直ラインを含む相互接続手段と、論理領域と、該相互接続手段を該論理領域に結合する手段と、ノーマルモードにおいて、該相互接続手段の垂直ライン間の切り換えを行う第１の手段と、冗長モードにおいて、該相互接続手段の垂直ライン間の切り換えを行う第２の手段とを含み、これにより上記目的を達成する。
【００２７】
前記相互接続手段を前記論理領域に結合する手段が、該相互接続手段から論理領域を駆動する第１の結合手段と、該論理領域から相互接続手段を駆動する第２の結合手段とを含み、ロウからロウへの結合を行う該第１および第２の手段のパターンは、１つのロウ内の少なくともいくつかの接続が、別のロウ内の少なくともいくつかの接続について冗長性を提供するようになっていてもよい。
【００２８】
本発明によるプログラマブル論理回路は、複数のラインであって、該複数のラインの各々が複数の論理領域ロウに亘る、複数のラインと、少なくとも１つのノーマルモード接続を含む第１の組の接続であって、該第１の組の接続が該複数のラインを結合して論理領域ロウを駆動する、第１の組の接続と、少なくとも１つの冗長モード専用接続を含む第２の組の接続であって、該第２の組の接続が信号パスの第１のラインのテールを結合して他の論理領域ロウを駆動し、該第２の組の接続が該第１の組の接続について冗長である、第２の組の接続とを含み、これにより上記目的を達成する。
【００２９】
前記複数のラインが第１のラインおよび第２のラインを含み、前記プログラマブル論理回路が、該第１のライン上の第１の位置から該第２のラインへと該第１のラインを結合してノーマルモード信号パスを提供する、ノーマルモードステッチ回路と、該第１のライン上の第２の位置から該第２のラインへと該第１のラインを結合して、ノーマルモード信号パスについて冗長である信号パスを提供する、冗長モードステッチ回路とをさらに含んでもよい。
【００３０】
前記複数のラインが第３のラインをさらに含み、前記プログラマブル論理回路が、前記第１のライン上の第３の位置から第３のラインへと該第１のラインを結合して、さらなるノーマルモード信号パスを提供する、さらなるノーマルモードステッチ回路と、第４の位置から該第３のラインへと該第１のラインを結合して、さらなるノーマルモード信号パスについて冗長なさらなる信号パスを提供する、さらなる冗長モードステッチ回路とをさらに含んでもよい。
【００３１】
前記第１のライン上の前記第１および第３の位置が同じであり、該第１のライン上の前記第２および第４の位置が同じであってもよい。
【００３２】
本発明によるプログラマブル論理回路は、複数のラインであって、該複数のラインの各々が複数の論理領域ロウに亘り、該複数のラインが第１のラインおよび第２のラインを含む、複数のラインと、論理領域ロウを結合して該第１のラインを駆動する少なくとも１つのノーマルモード接続を含む第１の組の接続と、少なくとも１つの冗長モード接続を含む第２の組の接続であって、該第２の組の接続が他の論理領域ロウを結合して該第２のラインを駆動し、該第２の組の接続が該第１の組の接続について冗長である、第２の組の接続とを含み、これにより上記目的を達成する。
【００３３】
前記第１のライン上の第１の位置から前記第２のラインへと該第１のラインを結合して、ノーマルモード信号パスを提供するノーマルモードステッチ回路と、該第１のライン上の第２の位置から該第２のラインへと該第１のラインを結合して、該ノーマルモード信号パスについて冗長である信号パスを提供する冗長モードステッチ回路とをさらに含んでもよい。
【００３４】
前記複数のラインが第３のラインをさらに含み、前記プログラマブル論理回路が、前記第１のライン上の第３の位置から第３のラインへと該第１のラインを結合して、さらなるノーマルモード信号パスを提供する、さらなるノーマルモードステッチ回路と、該第１のライン上の第４の位置から該第３のラインへと該第１のラインを結合して、該さらなるノーマルモード信号パスについて冗長なさらなる信号パスを提供する、さらなる冗長モードステッチ回路とをさらに含んでもよい。
【００３５】
前記第１のライン上の前記第１および第３の位置が同じであり、該第１のライン上の前記第２および第４の位置が同じであってもよい。
【００３６】
本発明によるプログラム可能論理内にルーティングおよびロウ冗長性を提供する方法は、論理領域の複数のロウに亘る信号パスを提供するステップであって、該信号パスが少なくとも１つの修復可能領域内で複数のラインに分かれる、ステップと、修復可能領域のロウの底部に予備ロウを提供するステップと、ノーマル動作モードにおいて該予備ロウに依存することなく該プログラマブル論理回路を利用するように結合された回路を提供するステップと、該予備ロウを利用し、冗長動作モードの間に該修復可能領域内の不良を回避するように結合された回路を提供するステップと、該修復可能領域内の該ロウの少なくとも所定のロウの、第１のロウからロウへの接続を提供するステップとを含み、該第１の接続が信号パスを結合して、該ロウの少なくとも所定のロウ内の論理リソースを駆動し、該ロウのうちの少なくとも所定のロウの、該第１のロウからロウへの接続のパターンは、１つのロウ内の該第１の接続のうちの少なくともいくつかが、別のロウ内の該第１の接続のうちの少なくともいくつかについて冗長となるように、オーバーラップを有し、これにより上記目的を達成する。
【００３７】
前記修復可能領域内の前記ロウの少なくとも所定のロウの、第２のロウからロウへの接続を提供するステップをさらに含み、該第２の接続が該ロウの少なくとも所定のロウ内の論理リソースを結合して、信号パスを駆動し、該ロウのうちの少なくとも所定のロウの、該第２のロウからロウへの接続のパターンは、１つのロウ内の前記第１の接続のうちの少なくともいくつかが、別のロウ内の該第１の接続のうちの少なくともいくつかについて冗長となるように、オーバーラップを有してもよい。
【００３８】
本発明によるプログラム可能論理内にルーティングおよびロウ冗長性を提供する方法は、論理領域の複数のロウに亘る信号パスを提供するステップであって、該信号パスが少なくとも１つの修復可能領域内で複数のラインに分かれる、ステップと、修復可能領域のロウの底部に予備ロウを提供するステップと、ノーマル動作モードにおいて該予備ロウに依存することなく該プログラマブル論理回路を利用するように結合された回路を提供するステップと、該予備ロウを利用し、冗長動作モードの間に該修復可能領域内の不良を回避するように結合された回路を提供するステップと、ノーマルモードにおいて、第１のライン上の第１の位置から該複数のラインの第２のラインへと該複数のラインの第１のラインを結合するステップと、冗長モードにおいて、該第１のライン上の第２の位置から該第２のラインへと該第１のラインを結合するステップとを含も、これにより上記目的を達成する。
【００３９】
前記第１のラインを第３のラインに結合するステップをさらに含んでもよい。
【００４０】
ノーマルモードにおいて、前記第１のラインが、該第１のライン上の第３の位置から前記第３のラインに結合され、冗長モードにおいて、該第１のラインが、該第１のライン上の第４の位置から前記第３のラインに結合されてもよい。
【００４１】
前記第１のライン上の前記第１および第３の位置が同じであり、該第１のライン上の前記第２および第４の位置が同じであってもよい。
【００４２】
本発明によるプログラマブル論理回路は、修復可能領域内で分かれた垂直ラインを含む相互接続手段と、論理領域と、該相互接続手段を該論理領域に結合する手段とを含み、該相互接続手段を該論理領域に結合する手段が、該相互接続手段から論理領域を駆動する第１の結合手段と、該論理領域から該相互接続手段を駆動する第２の結合手段とを含み、ロウからロウへの結合を行う該第１および第２の手段のパターンは、１つのロウ内の少なくともいくつかの接続が、別のロウ内の少なくともいくつかの接続について冗長性を提供するようになっており、これにより上記目的を達成する。
【００４３】
本発明によるプログラマブル論理回路は、複数の信号パスのうちの第１の信号パスであって、該複数の信号パスの各々が複数の論理領域ロウに亘り、複数のラインを含み、該第１の信号パスが、第１のラインおよび第２のラインを含む複数のラインを含む、第１の信号パスと、該第１のラインを該第２のラインに結合する第１のステッチ回路と、該第１のラインのテールを該第２のラインに結合する第１の冗長ステッチ回路と、該第１のラインを第１の論理領域ロウのルーティングリソースに結合する第１の組の接続と、該第１のラインの該テールを第２の論理領域ロウのルーティングリソースに結合する第２の組の接続と、複数の論理領域ロウに亘る第２の信号パスであって、該第２の信号パスが、第３のラインおよび第４のラインを含む複数のラインを含む、第２の信号パスと、該第３のラインを該第４のラインに結合する第２のステッチ回路であって、該第２のステッチ回路の少なくとも一部分が、該第１の冗長ステッチ回路の少なくとも一部分を含む、第２のステッチ回路と、該第３のラインのテールを該第４のラインに結合する第２の冗長ステッチ回路と、該第３のラインを該第２の論理領域ロウのルーティングリソースに結合する第３の組の接続と、該第３のラインのテールを該第３の論理領域ロウのルーティングリソースに結合する第４の組の接続とを含み、該第２の組の接続のパターンおよび該第１の組の接続のパターンは、該第２の組の接続が、該第１の組の該接続のうちの少なくともいくつかについて冗長になるようにオーバーラップを有し、該第４の組の接続のパターンおよび該第３の組の接続のパターンは、該第４の組の接続が、該第３の組の該接続のうちの少なくともいくつかについて冗長になるようにオーバーラップを有し、これにより上記目的を達成する。
【００４４】
複数の論理領域ロウに亘る第３の信号パスであって、該第３の信号パスが、第５のラインおよび第６のラインを含む複数のラインを含む、第３の信号パスと、該第５のラインを該第６のラインに結合する第３のステッチ回路であって、該第３のステッチ回路の少なくとも一部分が前記第２の冗長ステッチ回路の少なくとも一部分を含む、第３のステッチ回路とをさらに含んでもよい。
【００４５】
前記第１のステッチ回路が、第１のドライバに結合された第１のマルチプレクサを含み、該第１のマルチプレクサの入力が前記第１のラインに結合され、該第１のドライバの出力が前記第２のラインに結合され、前記第１の冗長ステッチ回路が、第１の冗長ドライバに結合された第１の冗長マルチプレクサを含み、該第１の冗長マルチプレクサの入力が該第１のラインの前記テールに結合され、該第１の冗長ドライバの出力が該第２のラインに結合され、前記第２のステッチ回路が、第２のドライバに結合された第２のマルチプレクサを含み、該第２のマルチプレクサの入力が前記第３のラインに結合され、該第２のドライバの出力が前記第４のラインに結合され、該第２のマルチプレクサが該第１の冗長マルチプレクサであり、前記第２の冗長ステッチ回路が、第２の冗長ドライバに結合された第２の冗長マルチプレクサを含み、該第２の冗長マルチプレクサの入力が該第３のラインの前記テールに結合され、該第２の冗長ドライバの出力が該第４のラインに結合され、前記第３のステッチ回路が、第３のドライバに結合された第３のマルチプレクサを含み、該第３のマルチプレクサの入力が前記第５のラインに結合され、該第３のドライバの出力が前記第６のラインに結合され、該第３のマルチプレクサが該第２の冗長マルチプレクサであってもよい。
【００４６】
前記第１の論理領域ロウのルーティングリソースを前記第１のステッチ回路に結合する第５の組の接続と、前記第２の論理領域ロウのルーティングリソースを前記第１の冗長ステッチ回路に結合する第６の組の接続と、該第２の論理領域ロウのルーティングリソースを前記第２のステッチ回路に結合する第７の組の接続と、前記第３の論理領域ロウのルーティングリソースを前記第２の冗長ステッチ回路に結合する第８の組の接続と、該第６の組の該接続の少なくともいくつかが該第５の組の該接続のうちの少なくともいくつかについて冗長であるようなオーバーラップを有する、該第６の組の接続のパターンおよび該第５の組の接続のパターンと、該第８の組の該接続の少なくともいくつかが該第７の組の該接続のうちの少なくともいくつかについて冗長であるようなオーバーラップを有する、該第８の組の接続のパターンおよび該第７の組の接続のパターンとをさらに含んでもよい。
【００４７】
前記第１の組の接続によって結合された前記ルーティングリソースおよび前記第２の組の接続によって結合された前記ルーティングリソースが結合されて、前記第１の信号パスからの信号によって駆動され、前記第３の組の接続によって結合された前記ルーティングリソースおよび前記第４の組の接続によって結合された前記ルーティングリソースが結合されて、前記第２の信号パスからの信号によって駆動され、前記第５の組の接続によって結合された前記ルーティングリソースおよび前記第６の組の接続によって結合された前記ルーティングリソースが結合されて、該第１または第２の信号パスへの信号を駆動し、前記第７の組の接続によって結合された前記ルーティングリソースおよび前記第８の組の接続によって結合された前記ルーティングリソースが結合されて、該第２または第３の信号パスへの信号を駆動してもよい。
【００４８】
前記第６の組の接続の前記パターンと前記第５の組の接続の前記パターンとのオーバーラップは、該第６の組の接続のいくつかが、該第５の組の接続のいくつかについて冗長となるように部分的であり、前記第８の組の接続の前記パターンと前記第７の組の接続の前記パターンとのオーバーラップは、該第８の組の接続のいくつかが、該第７の組の接続のいくつかについて冗長となるように部分的であってもよい。
【００４９】
前記第１のロウが前記第２のロウに隣接し、該第２のロウが前記第３のロウに隣接してもよい。
【００５０】
本発明によるプログラマブル論理回路は、１つの信号パスのルーティングライン間のステッチを行うノーマルモード手段と、別の信号パスのルーティングライン間のステッチを行う冗長モード手段とを含み、該ノーマルモード手段の一部分が、該冗長モード手段の一部分でもあり、これにより上記目的を達成する。
【００５１】
本発明によるプログラマブル論理回路は、論理領域のロウ内に提供される複数の論理領域と、論理領域の該ロウ内に提供される複数の水平チャネルと、複数の垂直チャネルであって、該複数の垂直チャネルの各々が論理領域の複数の該ロウに亘る、複数の垂直チャネルとを含み、第１のロウの論理領域が、ノーマルモード接続の組によって、該第１のロウの第１の垂直チャネル、第２の垂直チャネル、および第１の水平チャネルに結合され、冗長モード接続の組がノーマルモード接続の該組について冗長となるように、第２のロウ内の論理領域が、冗長モード接続の該組によって、該第２のロウの、該第１の垂直チャネル、該第２の垂直チャネル、および第１の水平チャネルに結合され、これにより上記目的を達成する。
【００５２】
冗長モード接続の群内の少なくともいくつかの接続が、ノーマルモード接続でもあってもよい。
【００５３】
前記第１のロウが前記第２のロウに隣接してもよい。
【００５４】
本発明によるプログラマブル論理回路は、論理領域に結合された、３面ルーティング手段と、論理領域に結合された、３面冗長ルーティング手段とを含み、これにより上記目的を達成する。
【００５５】
本発明による集積回路は、ロウおよびカラム状に配列された論理リソースのアレイと、該論理リソースのうちの少なくともいくつかの論理リソースを互いに結合する相互接続であって、該相互接続が、該集積回路の修復可能領域内で分かれた相互接続を含む、相互接続と、適切に機能しない論理の一部分が置換可能である、１つ以上の修復可能領域を提供する冗長論理リソースおよび冗長相互接続とを含み、これにより上記目的を達成する。
【００５６】
ロウの論理リソースまたは相互接続が適切に機能しない場合、該ロウが不良ロウになり、ロウ内の冗長リソースおよび予備ロウから不良ロウへの相互接続が、ロウのシフティングを調整して、該不良ロウを置換して、該予備ロウを利用してもよい。
【００５７】
ノーマル動作において相互接続ラインを結合するために使用されるノーマル切り換えリソースが、冗長動作において他の相互接続ラインを結合するために用いられる冗長切り換えリソースと共有されてもよい。
【００５８】
前記冗長相互接続が、該相互接続ラインの物理長を延ばす該相互接続ラインのテールを含み、それにより、該相互接続ラインの論理長が、ノーマルから冗長動作への変化を行わなくてもよい。
【００５９】
任意の数の予備ロウを用いて、任意の数の修復可能領域を規定してもよい。
【００６０】
前記相互接続が、３つの側部の上の前記論理リソースに結合されて、信号が該論理リソースに入力され且つ信号が該論理リソースから出力されることを可能にしてもよい。
【００６１】
本発明による集積回路にルーティングおよび冗長性を提供する方法は、該集積回路の少なくともいくつかの論理リソースを互いに結合する相互接続であって、該集積回路の修復可能領域内で分かれた相互接続ラインを含む相互接続を提供するステップと、１以上の修復可能領域を提供する冗長論理リソースおよび冗長相互接続を提供するステップと、いずれかの論理が適切に機能していないかどうかを判定するステップと、該冗長論理リソースおよび冗長相互接続を用いて適切に機能していない論理を取り換えるするステップとを包含し、これにより上記目的を達成する。
【００６２】
ロウの論理リソースまたは相互接続が適切に機能しておらず該ロウが不良ロウとなっている場合に、前記冗長論理リソースおよび冗長相互接続を用いるステップが、該不良ロウから予備ロウまで１ロウ毎に、ロウのプログラミングを該不良ロウから１ロウ分予備ロウ方向にシフトさせ、ノーマルモードにおける場合と同数のロウが冗長モードで提供されるようにするステップと、各ロウ内において冗長であるリソースを、別のロウ内のリソース用に用いるステップとを包含してもよい。
【００６３】
前記冗長論理リソースおよび冗長相互接続を用いるステップが、前記不良ロウから予備ロウまで１ロウ毎に、第１の相互接続ラインのテールを用いて該第１の相互接続ラインと第２の相互接続ラインとの間の接続を、１ロウから別のロウにシフトするステップをさらに包含してもよい。
【００６４】
前記相互接続ラインは、ノーマルモードロウの回路を置換する任意の数の予備ロウが、必要な冗長回路を提供することによって限界まで規定され得、該限界が、前記集積回路上のリソースアレイ内のノーマルモードロウの数に等しくなるように配置されていてもよい。
【００６５】
本発明によるプログラマブル論理回路は、複数のトラックバンドルのうちのトラックバンドルであって、該トラックバンドルが複数のトラックを含み、該トラックバンドル内の各トラックが複数のワイヤを含み、該トラックバンドル内の各トラックが複数の論理領域ロウに亘る、トラックバンドルと、該トラックバンドル内の該トラックのうちのいくつかの中の第１のワイヤを、該トラックバンドル内の該複数のトラックのうちの別のいくつかの中の第２のワイヤを結合して、ノーマルモード信号パスを提供する、ステッチ回路と、該トラックバンドル内の該複数のトラックのうちの該いくつかの中の該第１のワイヤのテールを、該トラックバンドル内の該複数のトラックのうちの該別のいくつかの中の該第２のワイヤに結合して、該ノーマルモード信号パスに対応する冗長モード信号パスを提供する、冗長ステッチ回路とを備え、これにより上記目的を達成する。
【００６６】
前記ステッチ回路が、前記プログラマブル論理回路のノーマルモード動作中に、ノーマル信号パスに沿ってステッチングをイネーブルにするように、そして該プログラマブル論理回路の冗長モード動作中に、該ノーマル信号パスに沿ってステッチングをイネーブルにしないようにプログラム可能であり、前記冗長ステッチ回路が、該プログラマブル論理回路の該ノーマルモード動作中に、冗長信号パスに沿ってステッチングをイネーブルにしないように、そして該プログラマブル論理回路の該冗長モード動作中に、該冗長信号パスに沿ってステッチングをイネーブルにするようにプログラム可能であってもよい。
【００６７】
前記第１のワイヤと前記ステッチ回路との間に挟まれたノーマルモード接続と、前記テールと該ステッチ回路との間に挟まれた冗長モード接続とをさらに備え、該ノーマルモード接続が、前記プログラマブル論理回路のノーマルモード動作中に該ステッチ回路への前記ノーマルモード信号パスを活性化させるようにプログラム可能であり、該冗長モード接続が、該プログラマブル論理回路の冗長モード動作中に前記冗長ステッチ回路への前記冗長モード信号パスを活性化させるようにプログラム可能であってもよい。
【００６８】
前記トラックバンドル内の前記トラックの数が、前記ノーマルモード信号パスの数よりも少なくとも１だけ大きくてもよい。
【００６９】
前記トラックバンドル内の少なくともいくつかのトラックを前記複数の論理領域ロウのルーティングリソースに結合する、該複数の論理領域ロウ内の接続をさらに備え、該複数の論理領域ロウの修復可能領域内の１つの論理領域ロウから別の論理領域ロウにかけて、該接続のパターンがオーバーラップしており、該トラックバンドルを１つの論理領域ロウのルーティングリソースに結合する少なくともいくつかの接続が、該トラックバンドルを別の論理領域ロウのルーティングリソースに結合する少なくともいくつかの接続に対して冗長であるようになっていてもよい。
【００７０】
前記トラックバンドル内の少なくともいくつかのトラックを、前記接続を介して、前記複数の論理領域ロウの前記ルーティングリソースに結合する、該複数の論理領域ロウ内に設けられたスタブをさらに備えてもよい。
【００７１】
前記スタブの少なくともいくつかがさらに、前記トラックバンドル内の少なくともいくつかのトラックを前記ステッチ回路に結合し、該スタブの少なくとも他のいくつかがさらに、該トラックバンドル内の少なくともいくつかのトラックを前記冗長ステッチ回路に結合してもよい。
【００７２】
前記複数の論理領域ロウ内の前記スタブの数が、前記ノーマルモード信号パスの数よりも少なくとも１だけ大きくてもよい。
【００７３】
前記複数の論理領域ロウ内の前記スタブの数が、前記ノーマルモード信号パスの数よりも少なくとも２だけ大きくてもよい。
【００７４】
前記複数の論理領域ロウ内の前記スタブの数が、少なくとも前記トラックバンドル内の前記トラックの数に等しくてもよい。
【００７５】
前記複数の論理領域ロウ内の前記スタブの数が、前記トラックバンドル内の前記トラックの数より少なくとも１だけ大きくてもよい。
【００７６】
前記接続が、ノーマル接続と冗長接続とを含み、１ロウ内の冗長接続が別のロウ内のノーマル接続に対して冗長であってもよい。
【００７７】
１ロウ内の前記冗長モード接続および少なくともいくつかのノーマルモード接続が、別のロウ内の前記ノーマルモード接続に対して冗長であってもよい。
【００７８】
前記接続が、前記トラックバンドルからの信号で前記複数の論理領域ロウの前記ルーティングリソースを駆動するように結合された接続と、該複数の論理領域ロウの該ルーティングリソースからの信号で該トラックバンドルを駆動するように結合された接続とを含んでもよい。
【００７９】
前記トラックバンドルを駆動するように結合された接続が、前記ステッチ回路を介して前記複数の論理領域ロウの前記ルーティングリソースを結合してもよい。
【００８０】
前記トラックバンドルを駆動するように結合された接続が、前記ノーマル接続と前記冗長接続とを含み、１ロウ内の該冗長接続および該ノーマル接続のうちの少なくともいくつかが、別のロウ内の該ノーマル接続に対して冗長であってもよい。
【００８１】
前記ステッチ回路がプログラマブルステッチドライバを含み、前記冗長ステッチ回路が冗長プログラマブルステッチドライバを含み、前記プログラマブル論理回路が、該プログラマブルステッチドライバに結合されて、該プログラマブルステッチドライバを選択的にイネーブルにするか、イネーブルにしない、第１の構成エレメントと、該冗長プログラマブルステッチドライバに結合されて、該冗長プログラマブルステッチドライバを選択的にイネーブルにするか、イネーブルにしない、第２の構成エレメントとを備え、ノーマルドライバがイネーブルであり冗長ドライバがイネーブルでないときに、ノーマル信号パスが、該ステッチ回路によって１つのワイヤから別のワイヤにステッチングされた複数のワイヤによって提供され、該ノーマルドライバがイネーブルでなく該冗長ドライバがイネーブルであるときに、冗長信号パスが、該冗長ステッチ回路によって１つのワイヤのテールから別のワイヤにステッチングされた複数のワイヤテールおよびワイヤによって提供されてもよい。
【００８２】
前記複数のワイヤ上に提供された信号パスの数ならびに前記トラックバンドルの該複数のワイヤおよび前記複数のワイヤテール上に提供された冗長信号パスの数が、該トラックバンドル内の前記トラックの数より１だけ小さくてもよい。
【００８３】
前記複数の論理領域ロウ内で１以上の予備ロウが規定され、前記トラックバンドル内の前記複数のトラックのうちの少なくとも１つの中の前記複数のワイヤのうちの第１のワイヤが、少なくとも１つの予備ロウと交差して、ノーマルモード動作中の信号を、該少なくとも１つの予備ロウの各々の各側にある少なくとも１つのロウにルーティングし、該トラックバンドル内の該複数のトラックのうちの少なくとも別の１つの中の該複数のワイヤのうちの第２のワイヤが、該第１のワイヤが交差するよりも少ない数の予備ロウと交差し、該第１のワイヤが、該第２のワイヤよりも長い物理長を有しており、該第１のワイヤの論理長が該第２のワイヤの論理長に等しくてもよい。
【００８４】
前記第１のワイヤが１つの予備ロウに交差し、前記第２のワイヤが予備ロウに交差せず、該第１のワイヤの物理長が該第２のワイヤの物理長よりも１だけ長くてもよい。
【００８５】
前記複数の論理領域ロウ内で１以上の予備ロウが規定され、前記トラックバンドル内の前記複数のトラックのうちの少なくとも１つの中の前記複数のワイヤのうちの第１のワイヤが、少なくとも１つの予備ロウと交差して、ノーマルモード動作中の信号を、該少なくとも１つの予備ロウの両側にある少なくとも１つのロウにルーティングし、該トラックバンドル内の該複数のトラックのうちの少なくとも１つの中の該複数のワイヤのうちの第２のワイヤが、該第１のワイヤが交差するよりも少ない数の予備ロウと交差し、該第１のワイヤが、該第２のワイヤと等しい物理長を有しており、該第１のワイヤの論理長が該第２のワイヤの論理長よりも短くてもよい。
【００８６】
本発明によるプログラマブル論理回路にルーティングおよび冗長性を提供する方法は、予備ロウを含む複数の論理領域ロウを提供するステップと、少なくとも第１のラインと第２のラインとを含む複数のルーティングラインを提供するステップであって、該第１のラインが少なくとも１つの予備ロウと交差して、ノーマルモード動作における信号を、該少なくとも１つの予備ロウの各々の各側にある少なくとも１つのロウにルーティングするようにし、該第２のラインが、該第１のラインが交差するよりも少ない数の予備ロウに交差する、ステップと、該第１のラインの物理長が該第２のラインの物理長よりも長いことを証明して、該第１のラインの論理長が該第２の論理長に等しくなるようにするステップとを包含し、これにより上記目的を達成する。
【００８７】
前記第１のラインが１つの予備ロウと交差し、前記第２のロウが予備ロウと交差せず、該第１のラインの物理長が該第２のラインの物理長よりも１だけ長くてもよい。
【００８８】
本発明によるプログラマブル論理回路は、ノーマルモード信号パスと冗長モード信号パスとを提供する手段であって、該冗長モード信号パスが該ノーマルモード信号パスの一部を含む、手段と、該ノーマルモード信号パスと該冗長モード信号パスとのいずれかを選択する手段とを備え、これにより上記目的を達成する。
【００８９】
本発明によるＩＯ回路は、ＩＯバス信号パスであって、該ＩＯバス信号パスの各々が複数のＩＯロウに亘り、ＩＯバス信号パスの各々がテールを有する複数のバスラインを含む、ＩＯバス信号パスと、該複数のＩＯロウに対応し、該ＩＯバス信号パスのうちの少なくともある信号パスから信号を受け取るように結合されている、ＩＯ入力エレメント群と、該複数のＩＯロウに対応し、該ＩＯバス信号パスのうちの少なくともある信号パスに信号を提供するように結合されている、ＩＯ出力エレメント群とを備え、該ＩＯバス信号パスの第１のバスラインが、少なくともあるＩＯ入力エレメントおよびＩＯ出力エレメントを介して、同一のＩＯバス信号パスの第２のバスラインにステッチングされており、該少なくともあるＩＯ入力エレメントおよびＩＯ出力エレメントが、第１のロウに対応しており、該第１のバスラインのテールが、少なくともあるＩＯ入力エレメントおよびＩＯ出力エレメントを介して、該第２のバスラインにステッチングされており、該少なくともあるＩＯ入力エレメントおよびＩＯ出力エレメントが、第２のロウに対応しており、これにより上記目的を達成する。
【００９０】
前記複数のＩＯロウに対応し、前記ＩＯバス信号パスのうちの少なくともある信号パスを該複数のＩＯロウ内の前記ＩＯ入力エレメントのうちの少なくともあるＩＯ入力エレメントに結合する第１の接続をさらに備え、ウの修復可能領域内で、１つのロウに対応する少なくともいくつかの該第１の接続が、別のロウに対応する少なくともいくつかの該第１の接続に対して冗長性を提供してもよい。
【００９１】
前記複数のＩＯロウに対応し、前記ＩＯバス信号パスのうちの少なくともある信号パスを該複数のＩＯロウ内の前記ＩＯ出力エレメントのうちの少なくともあるＩＯ出力エレメントに結合する第２の接続をさらに備え、ロウの修復可能領域内で、１つのロウに対応する少なくともいくつかの該第２の接続が、別のロウに対応する少なくともいくつかの該第２の接続に対して冗長性を提供してもよい。
【００９２】
少なくともある信号パスを、前記ＩＯ入力エレメント群のうちの前記複数のＩＯロウに対応する、少なくともあるＩＯ入力エレメントに結合する、接続のセットをさらに備え、該ＩＯ入力エレメントの各群内の前記ＩＯ入力エレメントの数が、信号パスの数よりも少なくとも２つだけ大きく、該ＩＯ入力エレメントが、該ＩＯエレメントの群内に位置を有し、少なくとも２ｍ個のロウに亘って、信号パスを該ＩＯ入力エレメントに結合するｍ個のロウ毎のｍ−１番目のロウにおいて、該信号パスが同一の位置を有するＩＯ入力エレメントに結合され、ｍは該信号パスを提供するＩＯバスラインの論理長であってもよい。
【００９３】
前記ＩＯバス信号パスの前記複数のバスラインがトラック上に提供され、前記第１のバスラインが第１のトラック上に提供され、前記第２のバスラインが第２のトラック上に提供され、該トラックの数が該ＩＯバス信号パスの数よりも少なくとも１だけ大きくてもよい。
【００９４】
前記ＩＯバス信号パスの前記複数のバスラインがトラック上に提供され、前記第１のバスラインが第１のトラック上に提供され、前記第２のバスラインが第２のトラック上に提供され、該トラックの数が該ＩＯバス信号パスの数よりも少なくとも２だけ大きくてもよい。
【００９５】
上記ＩＯ回路を備えたプログラマブル論理回路により、上記目的を達成する。
【００９６】
本発明による集積回路のＨＩＯ部内にルーティングおよび冗長性を提供する方法は、スタッガ状の、分かれたパターンの複数のＨＩＯバスラインを提供するステップと、ＩＯロウに対応するＩＯ入力バッファ群を提供するステップと、該複数のＨＩＯバスライン間で信号を切り換えるように結合された回路を提供するステップと、該複数のＨＩＯバスライン間で信号を切り換えるように結合された冗長回路を提供するステップとを包含し、これにより上記目的を達成する。
【００９７】
複数のバスラインが信号パスという形態で互いに結合されており、前記ＩＯバッファ群内のＩＯバッファが位置を有しており、信号パスが、ロウ毎に、ステッチングロウの後のロウ以外のすべてのロウにおいて同一の位置を有するＩＯバッファによって従われてもよい。
【００９８】
本発明によるＩＯ回路は、ＩＯ信号をＩＯロウに、および該ＩＯロウから、ルーティングする手段と、ＩＯ信号を該ＩＯロウに、および該ＩＯロウから、ルーティングする冗長手段とを備え、これにより上記目的を達成する。
【００９９】
本発明によるプログラマブル論理回路は、ロウ内に設けられた複数の論理領域と、マルチプレクサとを備え、該マルチプレクサの第１の入力が、第１のロウの第１の論理領域に結合され、該マルチプレクサの第２の入力が、第２のロウの第２の論理領域に結合され、該マルチプレクサの出力が、第３のロウの第３の論理領域に結合され、該マルチプレクサが、該第２のロウがプログラマブル論理回路によって用いられないモードで、該第１の入力を選択するようにプログラムされ得、これにより上記目的を達成する。
【０１００】
前記第１のロウが前記第２のロウに隣接していてもよい。
【０１０１】
前記第３のロウが前記第２のロウに隣接していてもよい。
【０１０２】
前記プログラマブル論理回路の冗長モードが、ロウシフト方向を有し、前記複数の論理領域のうちの論理領域が、該ロウシフト方向における下流方向に、１つの論理領域から別の論理領域に信号を提供してもよい。
【０１０３】
前記プログラマブル論理回路の冗長モードが、ロウシフト方向を有し、前記複数の論理領域のうちの論理領域が、該ロウシフト方向と反対の上流方向に、１つの論理領域から別の論理領域に信号を提供してもよい。
【０１０４】
前記プログラマブル論理回路の冗長モードが、ロウシフト方向を有し、前記複数の論理領域が、第１の複数の論理領域と、第２の複数の論理領域とを含み、該第１の複数の論理領域の論理領域が、該ロウシフト方向における下流方向に、１つの論理領域から別の論理領域に信号を提供し、該第２の複数の論理領域の論理領域が、該ロウシフト方向と反対の上流方向に、１つの論理領域から別の論理領域に信号を提供してもよい。
【０１０５】
本発明による論理領域間に専用のルーティングおよび冗長ルーティングを提供する方法は、複数のロウを横切って、１つの論理領域を別の論理領域に結合する第１の接続を提供するステップと、複数のロウを横切って、１つの論理領域を別の論理領域に結合する第２の接続を提供するステップとを備え、該第１の接続が、第１の論理領域を第２の論理領域に結合し、該第２の接続が、該第１の論理領域を第３の論理領域に結合し、該第２の論理領域が予備ロウでありノーマルモードが有効である場合に、該第２の接続が該第２の論理領域を迂回するために用いられ得るか、該第２の論理領域が不良ロウであり冗長モードが有効である場合に、該第２の接続が該第２の論理領域を迂回するために用いられ得、これにより上記目的を達成する。
【０１０６】
本発明によるプログラマブル論理回路は、論理領域間の専用ルーティング手段と、該論理領域間の冗長専用ルーティング手段とを備え、これにより上記目的を達成する。
【０１０７】
本発明によるプログラマブル論理回路は、ルーティング手段と、冗長ルーティング手段とを備え、これにより上記目的を達成する。
【０１０８】
上記プログラマブル論理回路を備えた電子システムにより、上記目的を達成する。
【０１０９】
上記集積回路を備えた電子システムにより、上記目的を達成する。
【０１１０】
ある実施形態では、本発明は、論理領域ロウと複数の論理領域ロウにかかる信号パスとの間の接続のための冗長回路を含むプログラマブル論理回路を提供する。各信号パスは、それぞれ複数のラインを含んでいる。ある実施形態では、冗長回路は論理領域ロウとそれぞれの複数の論理領域ロウにかかる各ラインとの間の接続のために提供される。ここで、各ラインは、予備ロウの上にある規定された修復可能領域に含まれるロウよりもより少ないロウにかかっている。ある実施形態では、ノーマル回路および冗長ステッチ回路は、それぞれ複数のラインを含む信号パスにわたるルーティングおよび冗長ルーティングを提供する。ある特定の実施形態では、第１の信号パスのステッチマルチプレクサが第２の信号パスによる冗長ルーティングに使用され、ステッチマルチプレクサを介して第２の信号パスを駆動するための１つの論理領域ロウのためのノーマルモード接続は、ステッチマルチプレクサを介して第１の信号パスを駆動するための冗長モード接続とオーバーラップし得る。ある実施形態では、複数のラインを有する上流信号パスおよび下流信号パスの双方が、同じトラックバンドルまたは異なるトラックバンドルのいずれかの上で冗長性を提供される。ある特定の実施形態では、物理ラインのトラックおよび関連のステッチ回路、ならびに冗長ステッチ回路は、一方のトラックからあるロウの別のトラックにステッチし得る信号パスを提供する。ある実施形態では、スタブはラインと論理領域ロウのルーティングリソースとの間、およびラインとステッチ回路との間に経路を設ける。ある実施形態では、本発明は、ＩＯバス信号パスの冗長性を提供する。ここで、信号パスは、それぞれ複数のラインを含む。ある実施形態では、たとえＩＯバス信号パスが信号パスの長さにわたって異なる物理ライン上に提供されたとしても、大部分のロウにおいて同じＩＯバッファにわたって特定のＩＯバス信号パスに従うように、ＩＯ回路が設けられる。ある実施形態では、異なるロウの論理領域の間の専用のルーティングが、ノーマルモードおよび冗長モードで必要な場合にロウのバイパスを達成するために回路に設けられる。
【０１１１】
【発明の実施の形態】
以下の説明は、当業者が本発明を為し、そして使用することが可能となるように提示される。そして、以下の説明は、特定の用途の状況およびそれらの要求において提供される。開示される実施形態に対する種々の変更は当業者に容易に明らかとなり、そして本明細書中で規定される一般的な原理は、本発明の意図および範囲から逸脱することなく他の実施形態および用途に適用することが可能である。従って、本発明は、示される実施形態（これらは、単に本発明の原理および特徴を示すいくつかの特定の実施形態を説明するに過ぎない）に限定されることを意図しない。
【０１１２】
図１ａは、プログラマブル論理回路のＰＬＤセクション１０を示す。ＰＬＤセクション１０は、論理アレイブロック（ＬＡＢ）Ｃ１−１、Ｃ２−１、Ｃ３−１、Ｃ１−２、Ｃ２−２、Ｃ３−２、Ｃ１−３、Ｃ２−３、およびＣ３−３を含む論理領域を含む。セクション１０の各ＬＡＢは、論理要素（ＬＥ）１１０を有する。いくつかのＬＥ１１０がＬＡＢＣ１−１について個々に示されるが、他のＬＡＢについては示されていない。示される各ＬＡＢは、論理領域ロウの一部である。ＰＬＤセクション１０は、３つの論理領域ロウ（Ｒ１、Ｒ２、およびＲ３）の部分を含む。ＰＬＤセクション１０の各論理領域ロウはロウのＬＡＢを含み、かつ導体の水平方向のチャンネルをさらに含む。例えば、論理領域ロウの例示された部分Ｒ１は、ＬＡＢ（Ｃ１−１、Ｃ２−１、およびＣ３−１）を含む。論理領域ロウＲ１は、水平方向のワイヤの２つの例示されたトラックを含む水平方向のチャンネルＡＨをさらに含む。第１のトラックは水平方向のワイヤ（「Ｈ−ライン」）であるＨ１ａおよびＨ１ｂを含み、第２のトラックはＨ−ラインであるＨ２ａおよびＨ２ｂを含む。論理領域ロウの水平方向のチャンネルは、通常いくつかのさらなる水平方向のトラック（これは、ワイヤの「バンドル」においてグループ化され得る）を含む。しかし、ＰＬＤセクション１０の論理領域ロウにおける水平方向のチャンネルは、不必要な詳細のために図面が複雑になり過ぎないように２つのトラックのみが示される。ＰＬＤセクション１０の各論理領域ロウは、各ＬＡＢのＬＥに接続するためのルーティングリソース、または水平方向のチャンネルに接続するためのルーティングリソースをさらに含む。例えば、論理領域ロウＲ１の示された部分は、ＬＡＢ  Ｃ２−１のＬＥへのルーティングについて選択され得る信号を受信するためのＬＡＢ入力マルチプレクサ（“ＬＩＭ”）１３１、１３２、１３３、および１３４を含むルーティングリソースを示す（ＬＩＭとＬＥとの間でマルチプレクサする（ｍｕｘｉｎｇ）さらなるレイヤは示されていない）。さらなるＬＩＭ１３１および１３２がまた、ＬＡＢ  Ｃ３−１のＬＥへのルーティングについて示される。示された他のルーティングリソースは、それぞれＨ−ラインＨ１ｂおよびＨ２ａ上への駆動について選択され得る信号を受信するためのドライバ入力マルチプレクサ（“ＤＩＭ”）１４１および１４２を含む。
【０１１３】
ＰＬＤセクション１０はまた、垂直方向のチャンネル（「Ｖ−チャンネル」）Ａｖ、Ｂｖ、およびＣｖを含む。各チャンネルは、複数のワイヤのトラックを含む。例えば、示されるように、垂直方向のチャンネルＡｖは、垂直方向のワイヤ（「Ｖ−ライン」）Ｖ１ａおよびＶ１ｂを含む第１のトラックと、Ｖ−ラインＶ２ａおよびＶ２ｂを含む第２のトラックと、Ｖ−ラインＶ３ａを含む第３のトラックとを含む。ＰＬＤにおける垂直方向のチャンネルは、通常多くのさらなるＶ−ラインのトラックを含む。「バンドル」は４つのトラック（または異なる数のトラック）を含み得るが、「チャンネル」は通常いくつかのバンドルを含む。垂直方向のチャンネルＢｖおよびＣｖは、不必要な詳細のために図面が複雑になり過ぎないように４つのトラックの単一のバンドルのみがそれぞれ示される。
【０１１４】
示されるように、ＰＬＤセクション１０のＶ−チャンネルは、３サイド化したルーティングをサポートする態様で、示されたＬＡＢに結合する。言い換えると、ＰＬＤセクション１０のＬＡＢはＨ−チャンネルに結合され、そしてＶ−チャンネルにも結合される。ＰＬＤセクション１０の少なくともいくつかのＶ−ラインは、同じ論理領域ロウの２つの異なるＬＡＢに結合する。例えば、Ｖ−ラインＶ９ａはＬＡＢ  Ｃ３−１のＬＩＭ１３１および１３２に結合され、そしてＶ−ラインＶ９ａはＬＡＢ  Ｃ２−１のＬＩＭ１３３および１３４にも結合される。３サイド化されたルーティングアーキテクチャが、２００２年５月５日に出願された“Ｒｏｕｔｉｎｇ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ａ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ”というタイトルの同時係属出願（シリアル番号 ）により詳細に記載され、この出願は本願と共通の譲渡証書をもとにしている。そしてこの出願は本明細書中で参考として援用される。本発明の１つの局面は、下記のような３サイドのルーティングアークテクチャに適合する冗長性を提供する。
【０１１５】
ＰＬＤセクション１０のルーティングアーキテクチャは、互い違いに配列されセグメント化されたルーティングアークテクチャである。このセグメント化されたルーティングアークテクチャの局面は、それぞれ垂直方向のチャンネルおよび水平方向のチャンネルに示される複数のＶ−ラインおよびＨ−ラインによって示される。この互い違いに配列されたルーティングアークテクチャの局面は、同じチャンネルの２つの異なるトラック上のワイヤが、同じ相対的な位置で停止および開始する必要がないという事実によって示される。例えば、Ｖ−ラインＶ１ａはＲ１とＲ２との間で終結し、Ｖ−ラインＶ２ａはロウＲ２とＲ３との間で終結する。
【０１１６】
示されるＶ−ラインおよびＨ−ラインは、示される論理ソースのアレイ（例えば、論理領域、ならびに論理要素へのおよび論理要素からの関連したルーティング）を結合する相互接続を形成する。
【０１１７】
ステッチ回路がＶ−チャンネルＢｖおよびＣｖについて示されるが、Ｖ−チャンネルＡｖのＶ−ラインについては別々に示されていない。ステッチ回路は、Ｈ−チャンネルＡＨ、ＢＨ、およびＣＨのＨ−ラインについても示されていない。
【０１１８】
ＶチャンネルＢＶおよびＣＶにおいて、ステッチ回路は、マルチプレクサ１６０と、ドライバ１２０とを含む。冗長ステッチ回路は、説明するように、マルチプレクサ１６０と、冗長ドライバ１２１とを含む。ＶラインＶ５ａは、示されるように、マルチプレクサ１６０およびドライバ１２０によってＶラインＶ５ｂにステッチ（ｓｔｉｔｃｈｅｄ）される。ＶラインＶ５ａは、また、テールＶ５ａ−ｔを含む。テールＶ５ａ−ｔは、図示されるように、異なるマルチプレクサ１６０および冗長ドライバ１２１を介してＶラインＶ５ｂにステッチされる。テールＶ４ａ−ｔ（ロウＲ１の上で終端するＶラインに関連し、別に示さない）は、示されるように、マルチプレクサ１６０および冗長ドライバ１２１によってＶラインＶ４ｂにステッチされる。ＶラインＶ６ａは、示されるように、マルチプレクサ１６０およびドライバ１２０によってＶラインＶ６ｂにステッチされる。テールＶ８ａ−ｔ（ロウＲ１の上で終端するＶラインに関連し、別に示さない）は、示されるように、マルチプレクサ１６０および冗長ドライバ１２１によってＶラインＶ８ｂにステッチされる。ＶラインＶ９ａは、示されるように、マルチプレクサ１６０およびドライバ１２０によってＶラインＶ９ｂにステッチされる。ＶラインＶ９ａは、また、テールＶ９ａ−ｔを含む。テールＶ９ａ−ｔは、図示されるように、マルチプレクサ１６０および冗長ドライバ１２１によってＶラインＶ９ｂにステッチされる。ＶラインＶ１０ａは、図示されるように、マルチプレクサ１６０およびドライバ１２０を介してＶラインＶ１０ｂにステッチされる。
【０１１９】
図示されるように、接続１０１および接続１０２は、特定の論理領域ロウのルーティングリソースにＶラインを結合する。図面および説明を過度に複雑にすることなく、これらの接続を図示および説明するために、論理領域ロウＲ１のＬＡＢ  Ｃ２−１およびＣ３−１ならびに論理領域ロウＲ２のＬＡＢ  Ｃ２−２およびＣ３−２における選択されたルーティングリソースへの選択された接続の詳細のみを示す。これらの接続は、論理領域ロウＲ２にルーティング回路を提供する観点から説明される。冗長性が関与すべきであり、ロウ２がロウ３に置換するようにロウデータが下方にシフトされる場合、論理領域ロウＲ２は論理領域ロウＲ１に対する冗長回路として機能し得る。メモリ素子１０５は、ＰＬＤセクション１０の各ロウをプログラミングするためにデータを保持する。ノーマルモードおよび冗長モードにおける特定のロウに関連するデータの実際のシフトを、図２および図３に関してさらに詳細に説明する。
【０１２０】
図１ａの説明を続けて、ロウＲ−１から始める。ＶラインＶ５ａは、信号をＨラインＨ１ｂにルーティングするために、コネクタ１０１によって、ドライバ入力マルチプレクサ（ＤＩＭ）１４１（および関連するドライバ）に結合される。ＶラインＶ５ａは、また、接続１０１によって、ＬＡＢ入力マルチプレクサ（ＬＩＭ）１３１およびＬＩＭ１３２（および関連するドライバ）を介してＬＡＢ  Ｃ２−１のＬＥルーティングに結合される。ロウＲ１を続けると、ＶラインＶ６ａは、接続１０１によって、それぞれ、ＤＩＭ１４１、１４２（および関連するドライバ）に、結合される。ＶラインＶ６ａは、また、接続１０１によって、ＬＩＭ１３１（および関連するドライバ）を介してＬＡＢ  Ｃ２−１のＬＥルーティングに、結合される。ＶラインＶ７ａは、接続１０１によって、ＤＩＭ１４２（および関連するドライバ）に結合される。ＶラインＶ７ａは、また、接続１０１によって、ＬＩＭ１３１（および関連するドライバ）を介してＬＡＢ  Ｃ２−１のＬＥルーティングに、結合される。ＶラインＶ９ａは、接続１０１によって、ＬＩＭ１３３、１３４（および関連するドライバ）を介してＬＡＢ  Ｃ２−１のＬＥルーティング、および、ＬＩＭ１３１、１３２（および関連するドライバ）を介してＬＡＢ  Ｃ３−１のＬＥルーティングの両方に、結合される。ＶラインＶ１０ａは、ＬＩＭ１３１（および関連するドライバ）を介してＬＡＢ  Ｃ３−１のＬＥルーティングの両方に、結合される。
【０１２１】
ロウＲ２における図示された接続を説明する前に、「ノーマルモード」接続１０１と「冗長モード」１０２との間の関係をここで説明する。接続１０１は、欠陥ロウが存在しないという仮定で特定のロウにルーティングオプションを提供するという意味で「ノーマルモード」接続である。接続１０２は、例えば、冗長モードに関与すると仮定する第２のロウにルーティングオプションを提供し、その第２の論理領域ロウは、例えば、第１の論理領域ロウにおいて利用可能なルーティングオプションを提供する必要があるという意味で「冗長モード」接続である。ある例において、第２のロウの「ノーマルモード」接続は、その第２のロウの同じルーティングリソースにノーマルモード接続によって提供されたオプションを提供する場合、第１のロウの冗長接続を提供し得る。したがって、接続は、ある例において、ノーマルモード接続および冗長モード接続の両方として提供され得る。これらの原理を、ここで、ロウＲ１について図示され、既に説明された接続１０１に対して、ロウＲ２において図示された接続１０１、１０２について説明する。
【０１２２】
ロウＲ２において、ＶラインＶ５ｂは、接続１０１によって、ＨラインＨ３ｂにルーティングするために、ＤＩＭ１４１（および関連するドライバ）に結合される。テールＶ５ａ−ｔは、接続１０２によって、ＨラインＨ３ｂにルーティングするために、ＤＩＭ１４１（および関連するドライバ）に結合される。テールＶ５ａ−ｔは、また、接続１０２によって、それぞれ、ＬＩＭ１３１、１３２（および関連するドライバ）を介して、ＬＡＢ  Ｃ２−２のＬＥへのルーティングに結合される。冗長性に関与する場合、ロウＲ２は、ロウＲ２に置換され、それにより、テールＶ５ａ−ｔと論理領域ロウＲ２のルーティングリソースとの間の接続は、ＶラインＶ５ａとロウＲ１のルーティングリソースとの間の接続の複製である。例えば、テールＶ５ａ−ｔをＬＡＢ  Ｃ２−２のＤＩＭ１４１、ＬＩＭ１３１およびＬＩＭ１３２のそれぞれに結合することをここで説明する接続１０２は、ＶラインＶ５ａをＬＡＢ  Ｃ２−１のＤＩＭ１４１、ＬＩＭ１３１およびＬＩＭ１３２のそれぞれに結合することを上述した接続１０１についての冗長性を提供する。
【０１２３】
ロウＲ２を続けると、ＶラインＶ６ａは、接続１０２によって、ＨラインＨ３ｂにルーティングするためにＤＩＭ１４１に結合される。ＶラインＶ６ａは、また、接続１０１によって、ＨラインＨ４ａにルーティングするために、ＤＩＭ１４２（および関連するドライバ）に結合される。ＶラインＶ６ａは、接続１０２によって、ＬＩＭ１３１（および関連するドライバ）を介してＬＡＢ  Ｃ２−２のＬＥルーティングに結合され、接続１０１によって、ＬＩＭ１３２（および関連するドライバ）を介してＬＡＢ  Ｃ２−２のＬＥルーティングに結合される。ＶラインＶ６ａを論理領域ロウＲ１のルーティングリソースに結合する全ての接続１０１は、ＶラインＶ６ａを論理領域ロウＲ２のルーティングリソースに結合する接続１０１および１０２によって複製されることに留意されたい。ある例において、ロウＲ２の接続１０１は、ロウＲ１の対応する接続１０１に対する冗長性を提供するが、別の例において、ロウＲ２の接続１０２は、ロウＲ１の接続１０１に対する冗長性を提供することにさらに留意されたい。例えば、ＶラインＶ６をＬＡＢ  Ｃ２−２のＤＩＭ１４２に結合するロウ２の接続１０１は、ノーマルモード接続として存在するが、しかしながら、それは、また、ＶラインＶ６ａをＬＡＢ  Ｃ２−１のＤＩＭ１４２に結合するロウＲ１の接続１０１を複製する場合、冗長モード接続を提供し得る。しかしながら、ロウＲ２のＶラインＶ６ａと、ＬＡＢ  Ｃ２−２のＬＩＭ１３１との間を結合する場合、ノーマルモード接続１０１は、ＶラインＶ６ａをＬＩＭ１３１に結合する、ロウＲ１のノーマルモード接続１０１を複製するために存在せず、したがって、示されるように、ロウＲ２において、ＶラインＶ６ａをロウＲ２  ＬＡＢ  Ｃ２−２のＬＩＭ１３１に結合する冗長モードのみの接続１０２が提供される。
【０１２４】
ロウＲ２を続けると、ＶラインＶ７ａは、接続１０１によって、ＨラインＨ３ｂおよびＨ４ａにそれぞれルーティングするために、ＤＩＭ１４１、ＤＩＭ１４２（および関連するドライバ）に結合される。ＶラインＶ７ａは、また、示されるように、接続１０１によって、ＬＩＭ１３１（および関連するドライバ）を介してＬＥルーティングに結合される。ＶラインＶ７ａとルーティングリソースとの間のロウＲ−１に存在する接続は、また、Ｒ２における対応する形態において提供される。特に、ＶラインＶ７ａをロウＲ１のＨラインＨ２ａにルーティングするためにＤＩＭ１４２に結合する接続１０１は、ＶラインＶ７ａをＨラインＨ４ａにルーティングするためにＤＩＭ１４２（および関連するドライバ）に結合する接続１０１によってロウＲ２において複製される。同様に、ＶラインＶ−７ａをロウＲ１のＬＩＭ１３１を介してＬＡＢ  Ｃ２−１のＬＥルーティングに結合する接続１０１は、ＬＩＭ１３１（および関連するドライバ）を介してＬＡＢＣ２−２のＬＥルーティングに結合する接続１０１によって、ロウ２において整合する。ＶラインＶ−７ａをロウ１のＬＩＭ１３２を介してＬＡＢ  Ｃ２−１のＬＥルーティングに結合する接続１０２は、その接続がノーマルモード動作に関与しないが、冗長モードのみに関与するので（その接続は、先のロウの接続に対する冗長性を提供し、先のロウおよび接続は別に示さない）、ロウＲ２において複製される必要が必ずしもないことに留意されたい。ここで図示されている実施形態において、ロウＲ２の接続は、ロウＲ１の冗長モードのみの接続１０２に対してではなく、ロウＲ１のノーマルモード接続１０１に対する冗長性を提供する必要がある。
【０１２５】
ロウＲ２を続けると、ＶラインＶ９ａのテールＶ９ａ−ｔは、図示されるように、接続１０２によって、ＬＩＭ１３３、ＬＩＭ１３４（および関連するドライバ）を介してＬＡＢ  Ｃ２−２のＬＥルーティングに結合される。テールＶ９ａ−ｔは、また、接続１０２によって、ＬＩＭ１３１およびＬＩＭ１３２をそれぞれ介してＬＡＢ  Ｃ３−２のＬＥルーティングに結合される。ロウＲ２のＬＡＢＣ２−２のＬＩＭ１３３、１３４およびＬＡＢ  Ｃ３−２のＬＩＭ１３１、１３２を介するこれらの接続は、ＬＡＢ  Ｃ２−１のＬＩＭ１３１、１３２およびＬＡＢ  Ｃ３−１のＬＩＭ１３３、１３４をそれぞれ介してＶラインＶ９ａに結合するロウＲ１の接続に対する冗長性を提供する。
【０１２６】
ロウＲ２を続けると、ＶラインＶ１０ａは、示されるように、接続１０１によって、ＬＩＭ１３１（および関連するドライバ）を介してＬＡＢ  Ｃ３−２のＬＥルーティングに結合され、ＬＩＭ１３４（および関連するドライバ）を介してＬＡＢ  Ｃ２−２のＬＥルーティングに結合される。ロウ２のこれらの「ノーマルモード」接続は、ＬＡＢ  Ｃ３−１のＬＩＭ１３１およびＬＡＢ  Ｃ２−１のＬＩＭ１３４をそれぞれ介してＶラインＶ１０ａに結合するロウＲ１の接続に対する冗長性を提供する。ＶチャンネルＣＶと、ロウＲ１のＬＡＢ  Ｃ２−１およびＣ３−１との両方との間の接続、および、ロウＲ１のＬＡＢ  Ｃ２−２およびＣ３−２の両方をＶチャンネルＣＶに結合するロウＲ２のこれらの接続に対する冗長性を提供する接続を設けることを図示する本実施形態の局面は、３−側面ルーティングアーキテクチャの局面を支援する冗長性のある例を提供する。
【０１２７】
図１ｂは、図１ａのＰＬＤセクション１０のさらなる接続およびルーティングを図示し、３−側面ルーティングアーキテクチャのさらなる局面を支援する冗長性の例のさらなる局面を強調する。図１ｂは、論理領域ロウＲ１およびＲ２のそれぞれのＬＡＢ  Ｃ２−１およびＣ２−２を示す。図１ｂは、また、図１ａおよびそれに伴う文章において先に図示および説明された、垂直チャンネルＢＶ、ＣＶおよび水平チャンネルＢＨ、ＣＨの一部を示す。図１ｂに図示されるように、水平チャンネルＢＨ、ＣＨは、それぞれ、ＶラインＨ１−５ｂおよびＨ３−５ｂをさらに含む。図１ｂは、各ロウの２つの垂直チャンネルおよび１つの水平チャンネルに、および、２つの垂直チャンネルおよび１つの水平チャンネルからのＬＥルーティングを含む３側面ルーティングアーキテクチャの局面を示し、本発明のある局面が３側面ルーティングアーキテクチャの状況内で冗長性をどのように支援するかの一例を示す。論理領域ロウＲ１およびＲ２、ＬＡＢ  Ｃ２−１、Ｃ２−２は、それぞれ、ＬＥ出力１８１、１８２、１８３、１８４をさらに含む。
【０１２８】
図１ａおよびそれに伴う文書において図示および説明されたＰＬＤセクション１０の一部について説明したように、（図１ａに伴う文書にまだ説明されていない範囲の）図１ｂのさらなる接続およびルーティング回路を、冗長性が関与し、ロウＲ２がロウＲ３を置換するようにロウデータが下方にシフトされる場合に、論理領域ロウＲ１に対する冗長性回路として機能し得る論理領域ロウＲ２にルーティング回路を提供する観点から説明する。論理領域ロウＲ１から始めると、示されるように、ＬＡＢＣ２−１のＬＥ出力１８１および１８２は、それぞれ、それぞれの接続１０１によって、ＤＩＭ１９１（および関連するドライバ）、および、ステッチマルチプレクサ１６０およびステッチドライバ１２０を介してＶラインＶ５ｂに結合される。ＬＡＢ  Ｃ２−１のＬＥ出力１８３は、示されるように、接続１０１によって、ＤＩＭ１４１（および関連するドライバ）を介してＨラインＨ１ｂへのルーティングに結合される。ＬＡＢ  Ｃ２−１のＬＥ出力１８４は、示されるように、接続１０２によって、ＤＩＭ１４２（および関連するドライバ）を介してＨラインＨ２ａへのルーティングに結合される。ＬＥ出力１８３および１８４は、それぞれ、示されるように、それぞれの接続１０１によって、ＤＩＭ１９１（および関連するドライバ）、および、ステッチマルチプレクサ１６０およびステッチドライバ１２０を介して、ＶラインＶ９ｂに結合される。また、ロウＲ１において、ＨラインＨ１−５ｂおよびＨ２ａは、それぞれ、それぞれの接続１０１によって、ＬＩＭ１３１およびＬＩＭ１３２（および関連するトランジスタ）をそれぞれ介して、ＬＡＢ  Ｃ２−１のＬＥルーティングに結合される。
【０１２９】
ロウＲ２に対して、ＬＡＢ  Ｃ２−２のＬＥ出力１８１、１８２は、示されるように、それぞれ接続１０１および接続１０２によって、ＤＩＭ１９１（および関連するドライバ）、および、ステッチマルチプレクサ１６０、冗長ステッチドライバ１２１を介してＶラインＶ５ｂに結合される。ＬＡＢ  Ｃ２−２のＬＥ出力１８３は、示されるように、接続１０１によって、ＤＩＭ１４２（および関連するドライバ）を介して、ＨラインＨ３ｂへのルーティングに結合される。ＬＡＢ  Ｃ２−２のＬＥ出力１８４は、示されるように、接続１０２によって、ＤＩＭ１４２（および関連するドライバ）を介して、ＨラインＨ４ａへのルーティングに結合される。ＬＥ出力１８３および１８４は、示されるように、それぞれ、接続１０２および接続１０１によって、ＤＩＭ１９１（および関連するドライバ）、および、ステッチマルチプレクサ１６０、冗長ステッチドライバ１２１を介して、ＶラインＶ９ｂに結合される。また、ロウＲ２において、ＨラインＨ３−５ｂおよびＨ４ａは、それぞれ接続１０１および接続１０２によって、ＬＩＭ１３１および１３２（ならびに、関連するドライバ）をそれぞれ介してＬＡＢ  Ｃ２−２のＬＥルーティングに結合される。
【０１３０】
ロウＲ１のＬＡＢ  Ｃ２−１のそれぞれのチャンネルとルーティングリソースとの間の、「ノーマルモード」接続１０１を介する結合は、また、ロウＲ２の対応する結合として、ノーマルモード接続１０１または冗長モード接続１０２のいずれかを介して、存在するので、冗長性に関与する場合、ロウＲ２は、ロウＲ１の置換として使用され得る。
【０１３１】
図２は、コンフィギュレーションデータをシフトするために使用されるレジスタ部２０を図示し、これは、予備ロウ内に冗長回路を有するＰＬＤをプログラミングする。レジスタ部２０は、シフトレジスタセグメント２１を含み、各シフトレジスタセグメント２１は、プログラミングされるロウに対応している。ロウｎ、ｎ＋１、ｎ＋２、ｎ＋３、ｎ＋４、ｎ＋５にそれぞれ対応するシフトレジスタセグメント２１が示されている。データは、示されるように、ステアリングマルチプレクサ２２への接続によってシフトレジスタセグメント２１間にルーティングされる。ステアリングマルチプレクサ２２は、特定のシフトレジスタセグメントがコンフィギュレーションデータストリームからのデータを受け取るかどうかを判定するために、イネーブル入力２２−ｓにおいてステアリングデータを受け取る。図示されるように、データパスは、イネーブル入力２２−ｓにおいて受け取られたステアリングデータに基づいて、ボールドライン２５上のシフトレジスタセグメント２１間を規定する。イネーブル入力２２−ｓは、特定のシフトレジスタセグメント２１に出力するために、２つのマルチプレクサ入力のいずれかにおいて、または、２つのマルチプレクサ入力のいずれでもなく、データを選択するように、各マルチプレクサ２２に命令する。図２において、不良なロウは、予備ロウｎ＋４の上のロウによって規定される修復可能領域に存在しない。したがって、コンフィギュレーションデータは、予備ロウｎ＋４の上の各ロウｎ、ｎ＋１、ｎ＋２、ｎ＋３に対応するシフトレジスタセグメント２１の各々にライン２５にそって向けられる。しかしながら、ここで、修復が必要とされるので、予備ロウｎ＋４に対応するセグメント２１のちょうど上に示されるマルチプレクサ２２の入力２２−ｓにおけるステアリングデータは、そのセグメント２１を回避するように、そのマルチプレクサ２２に向けられる。置換されるロウがないので、図２に示される特定の具体例において、予備ロウｎ＋４においてプログラマブル接続を活性化する必要がなく、したがって、レジストセグメント２１に対応するそのロウは、コンフィギュレーションデータのストリームから回避され得る。
【０１３２】
図３は、不良ロウを回避し、予備ロウを使用するように再構成された図２に図示される同じレジスタ部２０を図示する。特に、図２に示された、ロウｎ＋１は不良ロウである。不良ロウｎ＋１に対応するセグメント２１のちょうど上に示されるマルチプレクサ２２の入力２２−ｓにおけるステアリングデータは、そのセグメント２１を回避するようにそのマルチプレクサ２２に向けられ、それにより、不良ロウに提供されるコンフィギュレーションデータはない。代わりに、ロウ置換が不良ロウｎ＋１の下から予備ロウｎ＋５までで始まる。特に、さもなけれればロウｎ＋１に向けられているコンフィギュレーションデータのストリームからのデータは、ロウｎ＋２にシフトされる。さらに、予備ロウｎ＋４に対応するセグメント２１のちょうど上のマルチプレクサ２２は、そのイネーブル入力２２において提供されたデータによって、予備ロウに対応するセグメント２１にデータを向けるように指示する。この態様において、コンフィギュレーションデータストリームがシフトを停止し、予備ロウｎ＋４のセグメント２１は、さもなければロウｎ＋３のセグメント２１にあるコンフィギュレーションデータを有し、ロウｎ＋３はさもなければｎ＋２のセグメント２１にあるコンフィギュレーションデータを有し、ロウｎ＋２はさもなければｎ＋１のセグメント２１にあるコンフィギュレーションデータを有し、ロウｎ＋１は不良ロウであると判定されない。もしあるのであれば、修復領域内のどのロウが不良であるかを判定するデータが、ヒューズレジスタ（ヒューズレジスタは別個に示されない）などの別のレジスタに保持され、そのヒューズレジスタはマルチプレクサ２２の入力２２−ｓにステアリングデータを提供する。
【０１３３】
図４は、冗長回路を有するルーティングアーキテクチャ４０を図示し、論理領域カラムにおいて、３つの論理領域ロウ（ロウｘ、ｘ＋１、ｘ＋２）のプログラマブルルーティングを図示する。図示された各ロウは、そのロウ内の論理アレイブロック（ＬＡＢ）の１つと関連するロウの一部を示している（ＬＡＢを別に示さない）。メモリ素子４０５は、図示された各ロウに対するプログラミングデータを保持する。垂直信号パス４１、４２、４３、４４を含む４つの垂直信号パスは、それぞれが図示された３つのすべてのロウにわたっているように図示されている。垂直信号パス４１はライン４１ａを含み、垂直信号パス４２はライン４２ａ、テール４２ａ−ｔ、ライン４２ｂを含み、垂直信号パス４３はライン４３ａ、テール４３ａ−ｔ、ライン４３ｂを含み、垂直信号パス４４はライン４４ａ、テール４４ａ−ｔ、ライン４４ｂを含む。複数のラインを有するように図示された信号パスに対して、各信号パスのラインは、ステッチ回路または冗長ステッチ回路によってともにステッチされる。ライン４２ａは、ステッチマルチプレクサ４１０およびステッチドライバ４６１を含むステッチ回路によってライン４２ｂにステッチされる。テール４２ａ−ｔは、冗長マルチプレクサ４１１および冗長ステッチドライバ４６２によってライン４２ｂにステッチされる。ライン４３ａは、ステッチマルチプレクサ４１０およびステッチドライバ４６１を含むステッチ回路によってライン４３ｂにステッチされる。テール４３ａ−ｔは、冗長マルチプレクサ４１１および冗長ステッチドライバ４６２によってライン４３ｂにステッチされる。ライン４４ａは、ステッチマルチプレクサ４１０およびステッチドライバ４６１を含むステッチ回路によってライン４４ｂにステッチされる。
【０１３４】
各ロウに対して一般的な形態のルーティングリソースが示される。各ロウは、Ｈライン４１１、４１２、４１３、４１４、ＬＥ入力４２１、４２２、４２３、４２４、ＨラインＤＩＭ４４１、４４２、４４３、４４４およびＬＥ出力４３１、４３２、４３３、４３４を含む論理領域ルーティングリソースを含む。異なるルーティングリソースのそれぞれは、図面を簡略化し、ロウ毎に接続と冗長接続のパターンをよりよく図示することができるように水平線によって表されている。
【０１３５】
ルーティングリソース、および、ルーティングリソースを特定の垂直線に結合する関連する接続４０１、４０２は、メモリセル４０５内のデータに基づいてプログラムされ得る、フィールドプログラマブル接続の特定の組み合わせを含む。例えば、各ルーティングリソースに対する接続４０１および接続４０２は、パスゲートとして実装される。表された各ＬＥ入力（４２１、４２２、４２３、４２４）は、特定のＬＡＢ入力マルチプレクサ（ＬＩＭ））である。信号が個々のＬＥに実際に到達する前に、さらなるレベルの多重化が、ＬＥ入力マルチプレクサ（ＬＥＩＭ）（ＬＥＩＭは別に示されない）の形態のＬＩＭの後ろで生じる。表された各ＨラインＤＩＭ（４４１、４４２、４４３、４４４）は、Ｈライン自身に接続された特定のドライバ入力マルチプレクサである。ＨラインＤＩＭの１つによって駆動されるＨラインは、Ｈライン４１１、４１２、４１３および４１４の１つであってもよく、異なるＨラインであってもよい（異なるＨラインは別に示さない）。ＬＥ出力４３１、４３２、４３３、４３４は、図示されるように、ステッチマルチプレクサ４１０または冗長ステッチマルチプレクサ４１１を介してＶラインを駆動するように接続されたラインを駆動するために、接続１００または１０１によって、ＤＩＭに結合される（ＤＩＭは別に示さない）。図示された実施形態において使用されたフィールドプログラマブル接続のこれらのタイプ（すなわち、マルチプレクサおよびパスゲート）は、Ｖラインを特定の論理領域ロウのリソースに結合するために使用され得る接続のタイプの単なる具体例である。例えば、代替の実施形態において、特例のロウのリソースへの接続は、フィールド再プログラマブルであるか、ハードワイヤードであるか、ヒューズプログラマブルであるか、または、トライステートまたは他のドライバ回路を含んでも、含まなくてもよい、間接的または直接的な他のタイプの接続の様々な組み合わせを表し得る。
【０１３６】
図示されるように、接続４０１および／または４０２の２つのタイプの群が示される。接続４０１および４０２の群４４０は、Ｖ−ラインから論理領域ロウのルーティングリソースに信号を駆動するように接続される。接続４０１および４０２の群４５０は、論理領域ロウのルーティングリソースから特定のＶ−ラインに信号を駆動するように接続される。ロウ間では、特定のロウにおける接続４０１および／または４０２のパターンは、前のロウにおける同様な接続４０１に対して冗長性を提供する。ここで、各ロウが図示され（すなわち、ロウｘ、ロウｘ＋１、およびロウｘ＋２）、これらのロウは、修復可能領域内の予備のロウの上にあるロウである。冗長モードが関与する場合、ロウｘ＋２は、ロウｘ＋１に置き換えられ、ロウｘ＋１はロウｘに置き換えられる。これを以下により詳細に説明する。
【０１３７】
信号パス４１から開始して、ロウｘにおいて、Ｖ−ライン４１ａは、接続４０１によってＬＥ入力４２１および４２２に結合される。あるいは、ロウｘにおいて、Ｖ−ライン４１ａは、接続４０１によってＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４２に結合される。
【０１３８】
ロウｘ＋１において、Ｖ−ライン４１ａは、接続４０１によってＬＥ入力４２１に結合され、接続４０２によってＬＥ入力４２２に結合され、そして接続４０１によってＬＥ入力４２３に結合される。接続４０１によるＬＥ入力４２１への結合および接続４０２によるＬＥ入力４２２への結合は、冗長性が、ロウｘにおいて接続４０１による信号パス４１のＬＥ入力４２１および４２２への結合のためにロウｘ＋１において提供されることを可能にすることに留意されたい。あるいは、ロウｘ＋１において、信号パス４１が、接続４０１によってＨ−ラインＤＩＭ４４１に結合され、接続４０２によってＨ−ラインＤＩＭ４４２に接続され、そして接続４０１によってＨ−ラインＤＩＭ４４３に接続される。Ｈ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４２への結合は、ロウｘにおいて接続４０１によってＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４２への結合に対して冗長性を提供する。
【０１３９】
ロウｘ＋２では、Ｖ−ライン４１ａは、接続４０１によってＬＥ入力４２１に接続され、接続４０２によってＬＥ入力４２３に接続され、そして接続４０１によってＬＥ入力４２４に接続される。ロウｘ＋２において、接続４０１による信号パス４１のＬＥ入力４２１への結合および接続４０２によるＬＥ入力４２３への結合は、冗長が、ロウｘ＋１において接続４０１による信号パス４１のＬＥ入力４２１および４２３への結合のためにロウｘ＋２において提供されることを可能にすることに留意されたい。あるいは、ロウｘ＋２において、信号パス４１は、接続４０１によってＨ−ラインＤＩＭ４４１に接続され、接続４０２によってＨ−ラインＤＩＭ４４３に接続され、そして接続４０１によってＨ−ラインＤＩＭ４４４に接続される。ロウｘ＋２において、接続４０１による信号パスのＨ−ラインＤＩＭ４４１への結合および接続４０２による信号パス４１のＨ−ラインＤＩＭ４４３への結合は、冗長性が、ロウｘ＋１において接続４０１によるＨ−ラインＤＩＭ４４１および４４３への結合によって提供されることを可能にする。
【０１４０】
ここで、信号パス４２を参照して、ロウｘにおいて、信号パス４２のライン４２ａは、接続４０１によってＬＥ入力４２２および４２３に接続され、接続４０２ｂによってＬＥ入力４２４に接続される。あるいは、ロウｘにおいて、ライン４２ａは、接続４０１によってＨ−ラインＤＩＭ４４２およびＨ−ラインＤＩＭ４４３に接続され、接続４０２によってＨ−ラインＤＩＭ４４４に接続される。上述したように、ライン４２ａはマルチプレクサ４１０およびドライバ４６１を介してライン４２ｂにスティッチされる。さらにロウｘにおいて、Ｈライン４１１およびＨライン４１４は、接続４０１によって結合され、図示されるようにステッチングマルチプレクサ４１０およびステッチングドライバ４６１を介して信号を信号パス４２に供給する。ＬＥ出力４３２および４３３は接続４０１によって結合され、図示されるようにステッチングマルチプレクサ４１０およびステッチングドライバ４６１を介して信号を信号パス４２に供給する。
【０１４１】
信号パス４２を続けると、ロウｘ＋１において、信号パス４２のライン４２ｂは、接続４０１によりＬＥ入力４２２およびＬＥ入力４２３に結合される。信号ライン４２ａのテール４２ａ−ｔは、接続４０２によってＬＥ入力４２２およびＬＥ入力４２３に結合される。上述のように、テール４２ａ−ｔは、示されるように冗長ステッチングマルチプレクサ４２０および冗長ステッチングドライバ４６２を介してライン４２ｂにスティッチングされる。冗長性が関与する場合、ロウｘとロウｘ＋１との間のステッチングドライバ４１０がトライステートされ、冗長ステッチングドライバ４６２がイネーブルされる。ロウｘ＋１において、テール４２ａ−ｔをＬＥ入力４２２およびＬＥ入力４２３、ならびにテール４２ａ−ｔをＨ−ラインＤＩＭ４４２およびＨ−ラインＤＩＭ４４３に結合させる接続４０２は、ロウｘにおいて、接続４０１によるライン４２ａのＬＥ入力４２２およびＬＥ入力４２３への結合、ならびに接続４０１によるライン４２ａのＨ−ラインＤＩＭ４４２およびＨ−ラインＤＩＭ４４３への結合に対して冗長性を提供する。さらに、ロウｘ＋１において、Ｈライン４１１およびＨライン４１４は、接続４０２によって結合され、冗長ステッチングマルチプレクサ４１１および冗長ステッチングドライバ４６２を介して信号を信号パス４２に供給する。ロウｘ＋１におけるこれらの結合は、ロウｘにおける信号パス４２を、接続４０１によってＨライン４１１およびＨライン４１４に結合するために冗長性を可能にする。あるいは、ロウｘ＋１において、ＬＥ出力４３２および４３３は、接続４０２によって結合され、示されるように冗長ステッチングマルチプレクサ４１１および冗長ステッチングドライバ４６２を介して信号を信号パス４２に供給する。ロウｘ＋１におけるこれらの結合は、ロウｘにおいて、接続４０１によるＬＥ出力４３２およびＬＥ出力４３３の信号パス４２への結合に対して冗長性を可能にする。
【０１４２】
信号パス４２の説明をさらに続けると、ロウｘ＋２において、ライン４２ｂは、接続４０１によってＬＥ入力４２２に結合され、接続４０２によってＬＥ入力４２３に結合され、そして接続４０１によってＬＥ入力４２４に結合される。ロウｘ＋２において、接続４０２による信号パス４２のＬＥ入力４２３への結合および接続４０１による信号パス４２のＬＥ入力４２４への結合は、冗長性が、ロウｘ＋１において接続４０１によって信号パス４２のＬＥ入力４２３およびＬＥ入力４２４への結合のためにロウｘ＋２において提供されることを可能にすることに留意されたい。あるいは、ロウｘ＋２において、信号パス４２は、接続４０１によってＨ−ラインＤＩＭ４４２に結合され、接続４０２によってＨ−ラインＤＩＭ４４３に結合され、そして接続４０１によってＨ−ラインＤＩＭ４４４に結合される。ロウｘ＋２において、信号パス４２の接続４０２および４０１によるＨ−ラインＤＩＭ４４３およびＨ−ラインＤＩＭ４４４への結合は、冗長が、ロウｘ＋１において接続４０１によるＨ−ラインＤＩＭ４４３およびＨ−ラインＤＩＭ４４４への結合に対して提供されることを可能にする。
【０１４３】
ここで、信号パス４３を参照して、ロウｘでは、信号パス４３のライン４３ａは、接続４０１によってＬＥ出力４２１に結合され、接続４０２によってＬＥ出力４２３に結合され、接続４０１によってＬＥ出力４２４に結合される。あるいは、ロウｘでは、ライン４３ａが接続４０１によってＨ−ラインＤＩＭ４４１に結合され、接続４０２によってＨ−ラインＤＩＭ４４３に結合され、そして接続４０１によってＨ−ラインＤＩＭ４４４に結合される。
【０１４４】
信号パス４３の説明を続けると、ロウｘ＋１において、信号パス４３のライン４３ａは、接続４０１によってＬＥ入力４２１および４２２に結合され、そして接続４０２によってＬＥ入力４２４に結合される。ロウｘ＋２において接続４０１による信号パス４３のＬＥ入力４２１への結合および接続４０２による信号パス４３のＬＥ入力４２４への結合は、冗長性が、ロウｘ＋１において接続４０１による信号パス４３のＬＥ入力４２１およびＬＥ入力４２４への結合に対してロウｘ＋２において提供されることを可能にすることに留意されたい。また、ロウｘ＋１において、ライン４３ａは、接続４０１によってＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４２に結合され、接続４０２によってＨ−ラインＤＩＭ４４４に結合される。ロウｘ＋２において、接続４０１による信号パス４３のＨ−ラインＤＩＭ４４１への結合および接続４０２による信号パス４３のＨ−ラインＤＩＭ４４４への結合は、冗長性が、ロウｘ＋１において接続４０１による信号パス４３のＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４４への結合に対してロウｘ＋２において提供されることを可能にすることに留意されたい。
【０１４５】
さらに、ロウｘ＋１において、Ｈライン４１３およびＨライン４１４は、接続４０１によって結合され、示されるようにステッチングマルチプレクサ４１０およびステッチングドライバ４６１を介して信号を信号パス４３に供給する。ＬＥ出力４３２および４３４は、接続４０１によって結合され、示されるようにステッチングマルチプレクサ４１０およびステッチングドライバ４６１を介して信号を信号パス４３に供給する。
【０１４６】
信号パス４３の説明を続けると、ロウｘ＋２において、信号パス４３のライン４３ｂは、接続４０１によってＬＥ入力４２１およびＬＥ入力４２２に結合される。ライン４３ａのテール４３ａ−ｔは、接続４０２によってＬＥ入力４２１およびＬＥ入力４２２に結合される。上述したように、テール４３ａ−ｔは、示されるように冗長ステッチングマルチプレクサ４１１および冗長ステッチングドライバ４６２を介してライン４３ｂにスティッチングされる。冗長性が関与する場合、ロウｘ＋１とロウｘ＋２との間のステッチングドライバ４６１がトライステートされ、信号パス４３上の冗長ステッチングドライバ４６２がイネーブルされる。ロウｘ＋２において、テール４３ａ−ｔとＬＥ入力４２１およびＬＥ入力４２２とを結合させ、テール４３ａ−ｔとＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４２を結合させる接続４０２は、ロウｘ＋１において接続４０１によるライン４３ａのＬＥ入力４２１およびＬＥ入力４２２への結合および接続４０１によるライン４３ａのＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４２への結合に対して冗長性を提供する。さらに、ロウｘ＋２では、Ｈライン４１３およびＨライン４１４が接続４０２によって結合され、示されるように冗長ステッチングマルチプレクサ４１１および冗長ステッチングドライバ４６２を介して信号を信号パス４３に供給する。ロウｘ＋２におけるこれらの結合は、ロウｘ＋１において、接続４０１によるＨライン４１３およびＨライン４１４の信号パス４３への結合に対する冗長性を可能にする。
【０１４７】
ここで信号パス４４を参照すると、ロウｘにおいて、ライン４４ａは、接続４０１によってＬＥ入力４２１に結合され、接続４０２によってＬＥ入力４２２に結合され、そして接続４０１によってＬＥ入力４２３に結合される。あるいは、ロウｘにおいて、Ｖ−ライン４４ａは、接続４０１によってＨ−ラインＤＩＭ４４１に結合され、接続４０２によってＨ−ラインＤＩＭ４４２に結合され、そして接続４４０によってＨ−ラインＤＩＭ４４３に結合される。
【０１４８】
ロウｘ＋１において、Ｖ−ライン４４ａは、接続４０１によってＬＥ入力４２１に結合され、接続４０２によってＬＥ入力４２３に結合され、そして接続４０１によってＬＥ入力４２４に結合される。接続４０１によるＬＥ入力４２１の結合および接続４０２によるＬＥ入力４２３の結合は、冗長性がロウｘにおける信号パス４４のＬＥ入力４２１およびＬＥ入力４２３への結合に対してロウｘ＋１において提供されることを可能にすることに留意されたい。また、ロウｘ＋１において信号パス４４は、接続４０１によってＨ−ラインＤＩＭ４４１に結合され、接続４０２によってＨ−ラインＤＩＭ４４３に結合され、そして接続４０１によってＨ−ラインＤＩＭ４４４に結合される。ロウｘ＋１において、接続４０１による信号パス４４のＨ−ラインＤＩＭ４４１への結合および接続４０２による信号パス４４のＨ−ラインＤＩＭ４４３への結合は、ロウｘにおいて、接続４０１による信号パス４４のＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４３への結合に対して冗長性を提供する。
【０１４９】
ロウｘ＋２では、Ｖ−ライン４４ａは、接続４０１によってＬＥ入力４２１に結合され、接続４０１によってＬＥ入力４２２に結合され、そして接続４０２によってＬＥ入力４２４に結合される。ロウｘ＋２では、接続４０１による信号パス４４のＬＥ入力４２１への結合および接続４０２による信号パス４４のＬＥ入力４２４への結合は、ロウｘ＋１における接続４０１による信号パス４４のＬＥ入力４２１およびＬＥ入力４２４への結合に対してロウｘ＋２において冗長性が提供されることを可能にすることに留意されたい。また、ロウｘ＋２において、信号パス４４は、接続４０１によってＨ−ラインＤＩＭ４４１に結合され、接続４０１によってＨ−ラインＤＩＭ４４２に結合され、そして接続４０２によってＨ−ラインＤＩＭ４４４に結合される。ロウｘ＋２において、接続４０１による信号パス４４のＨ−ラインＤＩＭ４４１への結合および接続４０２による信号パス４４のＨ−ラインＤＩＭ４４４の結合は、ロウｘ＋１において、接続４０１による信号パス４４のＨ−ラインＤＩＭ４４１およびＨ−ラインＤＩＭ４４４への結合に対して冗長性が提供されることを可能にする。さらに、ロウｘ＋２において、Ｈライン４１１およびＨライン４１３は、接続４０１によって結合され、示されるようにステッチングマルチプレクサ４１０およびドライバ４６１を介して信号パス４４に信号を供給する。さらに、ロウｘ＋２において、ＬＥ出力４３２および４３３は、接続４０１によって結合され、示されるようにステッチングマルチプレクサ４１０およびドライバ４６１を介して信号パス４４に信号を供給する。既に上述したように、示されるようにライン４４ａは、ライン４４ｂにスティッチングされる。テール４４ａ−ｔは、次のロウ（次のロウは図示せず）に冗長パスを提供する。
【０１５０】
図示されたアークテクチャ４０の信号パス４１−４４は、信号が冗長モードの実施のためのロウシフト方向と同じ方向で駆動されることを意味する「ダウンスストリーム」である。冗長性が関与する場合、図示された各ロウに対するデータは、シフトダウンし、その結果、ロウｘはロウｘ＋１に置換され、ロウｘ＋１はロウｘ＋２に置換される。換言すれば、アーキテクチャ４０に対するロウシフト方向は、ロウｘからロウｘ＋１、ロウｘ＋２にページをダウンする。同様に、ステッチングマルチプレクサ４１０およびドライバ４２０、ならびに冗長ステッチングマルチプレクサは、ロウｘからロウｘ＋１、ロウｘ＋２に信号を各垂直信号パスに下方向に駆動するように結合される。信号パス４１−４４は、垂直チャネル内のワイヤのバンドル上に設けられる。アップストリームバンドル上およびアップストリームパスおよびダウンストリームパスを組み合わせるバンドル上に冗長性を提供するためのアーキテクチャは、以後の図面および添付の文書（図７、図１１〜図１３および添付文書を参照）に図示され、記載される。
【０１５１】
図５は、論理領域カラムにおける３つの論理領域ロウ（ロウｙ、ロウｙ＋１、ロウｙ＋２）におけるプログラム可能なルーティングを示す冗長回路を有するルーティングアーキテクチャ６０を示す。図示された各ロウは、このロウ（個別に分離して図示しない）における論理アレイブロック（ＬＡＢ）の１つに関連するロウの一部を示す（ＬＡＢ）。垂直信号パス６１、６２、６３、および６４を含む４つの垂直信号パス（各垂直信号パスは、全３つの図示されたロウにわたる）が図示される。垂直信号ライン６１はライン６１ａを含み、垂直信号パス６２はライン６２ａ、テール６２ａ−ｔ、およびライン６２ｂを含み、垂直信号パス６３はライン６３ａ、テール６３ａ−ｔ、ライン６３ｂを含み、垂直信号パス６４はライン６４ａ、テール６４ａ−ｔ、ライン６４ｂを含む。複数のラインを有する図示されたこれらの信号パスに対して、各信号パスのラインは、ステッチング回路または冗長スティッチング回路によって共にスティッチングされる。ライン６２ａはステッチングマルチプレクサ６１０および冗長ステッチングドライバ６６１を含むスティッチング回路によってライン６２ｂにスティッチングされる。テール６２ａ−ｔは、ステッチングマルチプレクサ６１０および冗長ステッチングドライバ６６２によってライン６２ｂにスティッチングされる。ライン６３ａはステッチングマルチプレクサ６１０および冗長ステッチングドライバ６６２を含むスティッチング回路によってライン６３ｂにスティッチングされる。テール６３ａ−ｔは、ステッチングマルチプレクサ６１０および冗長ステッチングドライバ６６２によってライン６３ｂにスティッチングされる。ライン６４ａはステッチングマルチプレクサ６１０およびステッチングドライバ６６１を含むスティッチング回路によってライン６４ｂにスティッチングされる。
【０１５２】
図５の実施形態の１局面では、１つの信号パスの「ノーマルモード」ステッチングマルチプレクサは、また別の信号パスの「冗長モード」ステッチングマルチプレクサである。例えば、テール６２ａ−ｔ（冗長性において使用される）は、スティッチング回路のスティッチングライン６３ａ〜ライン６３ｂの一部である同じステッチングマルチプレクサ６１０を介してライン６２ｂにスティッチングされる。
【０１５３】
図４のアーキテクチャ４０の図示および説明した場合のように、図５に図示されたアーキテクチャ６０では、ルーティングリソースが各ロウに対して一般の形態で示される。各ロウは、Ｈ−ライン６１１、６１２、６１３、６１４と、ＬＥ入力６２１、６２２、６２３、６２４と、Ｈ−ラインＤＩＭ６４１、６４２、６４３、および６４４と、ＬＥ出力６３１、６３２、６３３、および６３４とを含む論理領域ルーティングリソースを含む。各別個のルーティングリソースは、図面を簡略化し、接続パターンおよびロウ間の接続および冗長接続のパターンの良好な図示を可能にするために水平ラインによって示される。
【０１５４】
示されるように、接続６０１および／または６０２の２つのタイプの群が図示される。接続６０１および６０２の群６４０は、Ｖ−ラインから論理領域ロウのルーティングリソースに信号を供給するように結合される。接続６０１および６０２の群６５０は、論理領域ロウのルーティングリソースから特定のＶ−ラインに信号を供給するように結合される。ロウ間において、特定のロウにおける接続６０１および／または６０２のパターンは、前のロウにおける同様な接続６０１に対する冗長性を提供する。図示された各ロウ（すなわち、ロウｙ、ロウｙ＋１、ロウｙ＋２）は、修復可能な領域内で予備ロウの上にあるロウである。冗長モードが関与する場合、ロウｙ＋２はロウｙ＋１に置換され、ロウｙ＋１はロウｙに置換される。これは以下でより詳細に説明される。
【０１５５】
信号パス６１から開始して、ロウｙにおいて、Ｖ−ライン６１ａは、接続６０１によってＬＥ入力６２１およびＬＥ入力６２２に結合される。あるいは、ロウｙにおいて、Ｖ−ライン６１ａは、接続６０１によってＨ−ラインＤＩＭ６４１およびＨ−ラインＤＩＭ６４２に結合される。
【０１５６】
ロウｙ＋１において、Ｖ−ライン６１ａは、接続６０１によってＬＥ入力６２１に結合され、接続６０２によってＬＥ入力６２２に結合され、そして接続６０１によってＬＥ入力６２３に結合される。ロウｙ＋１において、接続６０１によるＬＥ入力６２１への結合および接続６０２によるＬＥ入力６２２への結合は、冗長性が、ロウｙにおいて、接続６０１により信号パス６１のＬＥ入力６２１および６２２への結合に対してロウｙ＋１において提供されることを可能にする。あるいは、ロウｙ＋１において、信号パス６１は、接続６０１によってＨ−ラインＤＩＭ６４１に結合され、接続６０２によってＨ−ラインＤＩＭ６４２に結合され、そして接続６０１によってＨ−ラインＤＩＭ６４３に結合される。ロウｙ＋１において、信号パス６１のＨ−ラインＤＩＭ６４１およびＨ−ラインＤＩＭ６４２への結合は、ロウｙにおいて接続６０１によるＨ−ラインＤＩＭ６４１およびＨ−ラインＤＩＭ６４２への結合に対する冗長性を提供する。
【０１５７】
ロウｙ＋２において、Ｖ−ライン６１ａは、接続６０１によってＬＥ入力６２１に結合され、接続６０２によってＬＥ入力６２３に結合され、そして接続６０１によってＬＥ入力６２４に結合される。ロウｙ＋２において、接続６０１による信号パス６１のＬＥ入力６２１への結合および接続６０２による信号パス６１のＬＥ入力６２３への結合は、冗長性が、ロウｙ＋１において、接続６０１による信号パス６１のＬＥ入力６２１への結合およびＬＥ入力６２２への結合に対して提供されることを可能にする。あるいは、ロウｙ＋２において、信号パス６１は、接続６０１によってＨ−ラインＤＩＭ６４１に結合され、接続６０２によってＨ−ラインＤＩＭ６４３に結合され、そして接続６０１によってＨ−ラインＤＩＭ６４４に結合される。ロウｙ＋２において、接続６０１および６０２における信号パス６１のＨ−ラインＤＩＭ６４１およびＨ−ライン６４３への結合は、ロウｙ＋１において接続６０１による信号パス６１のＨ−ラインＤＩＭ６４１およびＨ−ラインＤＩＭ６４３への結合に対する冗長性をロウｙ＋２において提供されることを可能にする。
【０１５８】
ここで、信号パス６２を参照すると、ロウｙにおいて、信号パス６２のライン６２ａは、接続６０１によってＬＥ入力６２２およびＬＥ入力６２３に結合され、接続６０２によってＬＥ入力６２４に結合される。また、ロウｙにおいて、ライン６２ａは、接続６０１によってＨ−ラインＤＩＭ６４２およびＨ−ラインＤＩＭ６４３に結合され、接続６０２によってＨ−ラインＤＩＭ６４４に結合される。以前に説明したように、ライン６２ａは、ステッチングマルチプレクサ６１０およびステッチングドライバ６６１を介してライン６２ｂにスティッチングされる。さらにロウｙにおいて、ＨラインＤＩＭ６１１およびＨライン６１２は、接続６０１によって結合され、Ｈライン６１３は接続６０２によって結合されて、図示されるようにステッチングマルチプレクサ６１０およびステッチングドライバ６６１を介して信号を信号パス６２に供給する。ＬＥ出力６３１およびＬＥ出力６３３は、接続６０１によって結合され、ＬＥ出力６３４は、接続６０２によって結合されて、図示されるようにステッチングマルチプレクサ６１０およびステッチングドライバ６６１を介して信号を信号パス６２に供給する。
【０１５９】
信号パス６２の説明を続けると、ロウｙ＋１において、信号パス６２のライン６２ｂは、接続６０１によってＬＥ入力６２３およびＬＥ入力６２４に結合される。ライン６２ａのテール６２ａ−ｔは、接続６０２によってＬＥ入力６２２およびＬＥ入力６２３に結合され、接続６０２によってＨ−ラインＤＩＭ６４２およびＨ−ラインＤＩＭ６４３に結合される。上述したように、図示のようにテール６２ａ−ｔは、冗長ステッチングマルチプレクサ６１０および冗長ステッチングドライバ６６２を介してライン６２ｂにスティッチされる。冗長が関与する場合、ロウｙとロウｙ＋１との間のステッチングドライバ６６１はトライステートされ、ロウｙ＋１とロウｙ＋２との間の冗長ステッチングドライバ６６２がイネーブルされる。ロウｙ＋１において、テール６２ａ−ｔをＬＥ入力６２２およびＬＥ入力６２３に結合し、テール６２ａ−ｔをＨ−ラインＤＩＭ６４２およびＨ−ラインＤＩＭ６４３に結合する接続６０２は、ロウｙにおいて接続６０１によるＶ−ライン６２ａのＬＥ入力６２２およびＬＥ入力６２３への結合および接続６０１によるＶ−ライン６２ａのＨ−ラインＤＩＭ６４２およびＨ−ラインＤＩＭ６４３への結合に対して冗長性を提供する。信号パス６２に関連するロウｙに対する、ロウｙ＋１におけるさらなる冗長接続は、信号パス６３を説明する意味で以後説明される。
【０１６０】
信号パス６２の説明を続けると、ロウｙ＋２において、ライン６２ｂは、接続６０１によってＬＥ入力６２２に結合され、接続６０２によってＬＥ入力６２３に結合され、接続６０１によってＬＥ入力６２４に結合され、接続６０１によってＨ−ラインＤＩＭ６４２に結合され、接続６０２によってＨラインＤＩＭ６４３に結合され、そして接続６０２によってＨ−ラインＤＩＭ６４４に結合される。接続６０２によるＬＥ入力６２３へのライン６２ｂの結合、接続６０２によるＬＥ入力６２４へのライン６２ｂの結合、接続６０２によるＨ−ラインＤＩＭ６４３へのライン６２ｂの結合、接続６０１によるＨ−ラインＤＩＭ６４４へのライン６２ｂの結合は、ロウｙ＋１において、接続６０１によるライン６２ｂのＬＥ入力６２３およびＬＥ入力６２４への結合およびＨ−ラインＤＩＭ６４３およびＨ−ラインＤＩＭ６４４への結合は、ロウｙ＋２において冗長性を提供する。
【０１６１】
ここで、信号パス６３に結合され、ロウｙにおいて、ライン６３ａは、接続６０１によってＬＥ入力６２１に結合され、接続６０２によってＬＥ入力６２３に結合され、接続６０１によってＬＥ入力６２４に結合され、接続６０１によってＨ−ラインＤＩＭ６４１に結合され、接続６０１によってＨ−ラインＤＩＭ６４４に結合される。
【０１６２】
信号パス６３の説明を続けると、ロウｙ＋１において、ライン６３ａは、接続６０１によってＬＥ入力６２１およびＬＥ入力６２２に結合され、接続６０２によってＬＥ入力６２４に結合され、接続６０１によってＨ−ラインＤＩＭ６４１およびＨ−ラインＤＩＭ６４２に結合され、そして接続６０２によってＨ−ラインＤＩＭ６４４に結合される。全ロウｙ＋１において、接続６０１によるＬＥ入力６２１へのライン６３ａの結合、接続６０２によるＬＥ入力６２４へのライン６３ａの結合、接続６０１によるＨ−ラインＤＩＭ６４１へのライン６３ａの結合、接続６０２によるＨ−ラインＤＩＭ６４４へのライン６３ａの結合は、ロウｙにおいて、ライン６３ａのＬＥ入力６２１およびＬＥ入力６２４への結合、ならびに、ライン６３ａのＨ−ラインＤＩＭ６４１およびＨ−ラインＤＩＭ６４４への結合に対して冗長性を提供する。
【０１６３】
ロウｙ＋１とロウｙ＋２との間のステッチングマルチプレクサ６１０と、信号パス６３を駆動するステッチングドライバ６６１および駆動信号パス６２を駆動する冗長ステッチングドライバ６６２の両方との結合は、ロウｙ＋１において、ルーティングリソースから信号パス６３にノーマルモードで信号を提供するために結合されたいくつかの例示の接続６０１が、またロウｙにおいて信号パス６２に信号を供給するように結合された所定の接続に対して冗長接続を提供することを可能にする。ここで、これはさらに詳細に説明される。
【０１６４】
図示されるように、ロウｙ＋１において、Ｈライン６１１および６１３は、ステッチマルチプレクサ６１０およびステッチドライバ６６１を介して、接続６０１により「ノーマルモード」動作を信号パス６３に提供するように結合される。図示されるように、接続６０１によるＨライン６１１の結合はまた、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して「冗長モード」結合を信号パス６２に提供する；この結合は、ロウｙの接続６０１による信号パス６２に対するＨライン６１１の結合にロウｙ＋１の冗長性を提供する。図示されるように、ロウｙ＋１においても、Ｈライン６１２は、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して冗長モード動作の信号を信号パス６２に提供するように接続６０２により結合される。この結合は、ロウｙの接続６０１によって信号パス６２に対するＨライン６１２の結合にロウＹ＋１の冗長性を提供する。図示されるように、ロウｙ＋１においても、ＬＥ出力６３１および６３２は、ステッチマルチプレクサ６１０およびステッチドライバ６６１を介して、信号パス６３に「ノーマルモード」動作の信号を提供するように接続６０１により結合される。図示されるように、接続６０１によるＬＥ出力６３１の結合はまた、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して、「冗長モード」結合を信号パス６２に提供する；この結合は、ロウｙの接続６０１による信号パス６２に対するＬＥ出力６３１の結合にロウｙ＋１の冗長性を提供する。図示されるように、ロウｙ＋１においても、ＬＥ出力６３３は、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して、接続６０２によって信号パス６２に冗長モード動作の信号を提供するように結合される。この結合は、ロウｙの接続６０１により信号パス６２に対するＬＥ出力６３３の結合にロウｙ＋１の冗長性を提供する。
【０１６５】
信号パス６３に続いて、ロウｙ＋２において、ライン６３ｂは、接続６０１により、ＬＥ入力６２１および６２２ならびにＨラインＤＩＭ６４１および６４２に結合される。
【０１６６】
ここで、信号パス６４を参照すると、ロウｙにおいて、信号パス６３のライン６４ａは、接続６０１によりＬＥ入力６２１に結合され、接続６０２によりＬＥ入力６２２に結合され、接続６０１によりＬＥ入力６２３に結合される。ロウｙにおいても、ライン６３ａは、接続６０１によりＨラインＤＩＭ６４１に結合され、接続６０２によりＨラインＤＩＭ６４２に結合され、接続６０１によりＨラインＤＩＭ６４３に結合される。
【０１６７】
信号パス６４に続いて、ロウｙ＋１において、Ｖライン６４ａは、ＬＥ入力６２１に結合され、接続６０２によりＬＥ入力６２３に結合され、接続６０１によりＬＥ入力６２４に結合される。ＬＥ入力６２１に対する接続６０１による結合およびＬＥ入力６２３に対する接続６０２による結合により、冗長性がロウｙの接続６０１によるＬＥ入力６２１および６２３に対する信号パス６４の結合にロウｙ＋１内にて提供され得ることに留意する。また、ロウｙ＋１において、信号パス６４は、接続６０１によってＨラインＤＩＭ６４１に結合され、接続６０２によってＨラインＤＩＭ６４３に結合され、接続６０１によってＨラインＤＩＭ６４４に結合される。ロウｙ＋１の接続６０１によるＨラインＤＩＭ６４１に対する信号パス６４の結合および接続６０２によるＨラインＤＩＭ６４３に対する信号パス６４の結合は、ロウｙのＨラインＤＩＭ６４１および６４３に対する接続６０１による信号パス６４の結合に、冗長性を提供する。
【０１６８】
信号パス６４に続いて、ロウｙ＋２において、Ｖライン６４ａは、接続６０１によってＬＥ入力６２１に結合され、接続６０１によってＬＥ入力６２２に結合され、接続６０２によってＬＥ入力６２４に結合される。ロウｙ＋２のＬＥ入力６２１に対する接続６０１による結合およびＬＥ入力６２４に対する接続６０２による結合により、冗長性がロウｙの接続６０１によるＬＥ入力６２１および６２４に対する信号パス６４の結合にロウｙ＋１内にて提供され得ることに留意する。また、ロウｙ＋２において、信号パス６４は、接続６０１によってＨラインＤＩＭ６４１および６４２に結合され、接続６０２によってＨラインＤＩＭ６４２に結合される。ロウｙ＋２の接続６０１によるＨラインＤＩＭ６４１に対する信号パス６４の結合および接続６０２によるＨラインＤＩＭ６４４に対する信号パス６４の結合は、ロウｙ＋１のＨラインＤＩＭ６４１および６４４に対する接続６０１による信号パス６４の結合に、冗長性を提供する。
【０１６９】
図示されるように、信号パス６４に続いて、ロウｙ＋２において、Ｈライン６１１および６１４は、ステッチマルチプレクサ６１０およびステッチドライバ６６１を介して、接続６０１により「ノーマルモード」動作を信号パス６４に提供するように結合される。図示されるように、接続６０１によるＨライン６１１の結合はまた、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して「冗長モード」結合を信号パス６３に提供する；この結合は、ロウｙ＋１の接続６０１による信号パス６３に対するＨライン６１１の結合にロウｙ＋２の冗長性を提供する。図示されるように、ロウｙ＋２においても、Ｈライン６１３は、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して冗長モード動作の信号を信号パス６３に提供するように接続６０２により結合される。この結合は、ロウｙ＋１の接続６０１によって信号パス６３に対するＨライン６１３の結合にロウｙ＋２の冗長性を提供する。図示されるように、ロウｙ＋２においても、ＬＥ出力６３１および６３４は、ステッチマルチプレクサ６１０およびステッチドライバ６６１を介して、信号パス６４に「ノーマルモード」動作の信号を提供するように接続６０１により結合される。図示されるように、接続６０１によるＬＥ出力６３１の結合はまた、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して、「冗長モード」結合を信号パス６３に提供する；この結合は、ロウｙ＋１の接続６０１による信号パス６２に対するＬＥ出力６３１の結合にロウｙ＋２の冗長性を提供する。図示されるように、ロウｙ＋２においても、ＬＥ出力６３２は、ステッチマルチプレクサ６１０および冗長ドライバ６６２を介して、信号パス６３に冗長モード動作の信号を提供するように結合される。この結合は、ロウｙ＋１の接続６０１による信号パス６３に対するＬＥ出力６３２の結合にロウｙ＋２の冗長性を提供する。
【０１７０】
図４および図５の例示的な実施形態は、一方から他方へのＶラインステッチを示す。別の実施形態において、特定のＶラインは、複数のＶラインにステッチし得る。例示的な実施形態はまた、冗長モードのテールの前の最低のロウから、または、冗長モードのテールからＶラインステッチを示す。しかし、別の実施形態において、特定のＶラインは、Ｖライン上の別の位置から他の位置（例えば、Ｖラインの中間部）にステッチし得る。冗長性の透視図（ｐｅｒｓｐｅｃｔｉｖｅ）から、別のＶラインへの接続は、特定の論理領域のルーティングリソース等の他のルーティングリソースへの接続と類似しているように見える。次いで、本明細書中で用いられる単語「ステッチ」は、Ｖライン間のスイッチ接続（すなわち、一方のＶラインを他方のＶラインに結合する接続）について記載する利便性の高いラベルを提供することを意味しているに過ぎず、この用語は、このような接続が他の実施形態で生じ得る方法を限定することを意味しない。別の実施形態において、特定のＶラインが任意の他のＶラインにステッチせず、駆動しないことも可能である。そのような様々な代替物において、テールは、通常ノードで用いられていない冗長モードのＶラインの部分を超えて、ルーティングおよび接続を提供するようにまだ用いられ得る。これらの様々な代替物は、物理的な実施に関する例示的な実施形態に対する代替物として（図８〜１０およびその添付されているテキストを参照）関連し、図４および図５に示されているより一般的な模式図に対する代替物として関連する。
【０１７１】
図６Ａは、ステッチドライバ７２０（図５の実施形態のドライバ６６１に匹敵する）および冗長ステッチドライバ７２１（図５の実施形態のドライバ６２１に匹敵する）がイネーブルにされるか、またはオフ状態にされるかどうかを決定するように用いられる論理７０の実施例を示す。図示されるように、ステッチドライバ７２０および冗長ステッチドライバ７２１は、ステッチマルチプレクサ７１０（図５の実施形態のステッチマルチプレクサ６１０に匹敵する）の出力から信号を受信するように結合される。論理７０は、ＢＡＤ信号生成器７１、ＳＨＩＦＴ信号生成器７２、ＡＮＤゲート７４、およびインバータ７５を含む。第１のインバータ７５は、図示されるように、ＢＡＤ信号を受信し、反転出力をＡＮＤゲート７４の第１の入力に提供するように結合される。第２のインバータ７５およびＡＮＤゲート７４の第２の入力は、図示されるように、ＳＨＩＦＴ信号を受信するように結合される。第２のインバータ７５は、図示されるように、ステッチドライバ７２０のイネーブル入力７２０ＥＮに反転出力を提供するように結合される。ＡＮＤゲート７４は、図示されるように、冗長ステッチドライバ７２１のイネーブル入力７２１ＥＮにＡＮＤゲート７４の出力を提供するように結合される。
【０１７２】
ｈｉｇｈ「１」がイネーブル入力７２０ＥＮまたは７２１ＥＮに提供される場合、個々のドライバ７２０または冗長ドライバ７２１は、オン状態にされる。ｌｏｗ「０」がイネーブル入力７２０ＥＮまたは７２１ＥＮに提供される場合、個々のドライバ７２０または冗長ドライバ７２１は、トライステートをとる。
【０１７３】
ＢＡＤ信号生成器７１およびＳＨＩＦＴ信号生成器７２は、ｈｉｇｈ値またはｌｏｗ値のいずれかを維持する構成要素として実施される。したがって、これらの構成要素は、論理７０の残りの要素を介して個別のドライバ７２０および冗長ドライバ７２１にそれぞれ結合される。当業者は、論理７０が個別のドライバおよび冗長ドライバを選択的にイネーブルにするか、またはイネーブルにしないように利用され得る論理の一例に過ぎないと認識する。さらに、当業者は、別の実施形態において、構成要素が、中間的な論理回路部を用いることなく、個別のステッチドライバおよび冗長ステッチドライバに結合され得ることを認識する。そのような実施形態において、構成データは、ロウが予備ロウであるかどうか、予備ロウの下位にあるかどうか、ＢＡＤロウであるかどうか、または、ＢＡＤロウと予備ロウの間にあるかどうかを説明するために必要である。
【０１７４】
図６Ｂ、６Ｃおよび６Ｄは、信号生成器７１および７２によって個別に提供されたＢＡＤ信号およびＳＨＩＦＴ信号の値を示す表である。「ＧＯＯＤ」ロウ（すなわち、欠陥物として規定されていないロウ）の、完全な部分内で、図６Ｂに示されるように、ステッチドライバ７２０は、オン状態にされ、冗長ドライバ７２１はトライステートにされる。これは、図示されるように、ｌｏｗの「ＳＨＩＦＴ」信号および「ＢＡＤ」信号を提供することによって達成される。完全な部分において、冗長性は、関与しておらず、予備ロウは、ステッチドライバ７２０および冗長ステッチドライバ７２１がトライステートをとることにより、回避される。これは、ｈｉｇｈのＳＨＩＦＴ信号およびＢＡＤ信号を提供することによって達成される（ＳＨＩＦＴがｌｏｗである場合、冗長ドライバ７２１は、ＢＡＤもｌｏｗであろうとなかろうと、トライステートをとる）。トライステートをとるステッチドライバ７２０および冗長ステッチドライバ６６２を備える予備ロウにおいて、ＶラインＸＺ上に提供された任意の信号がロウのステッチ回路部を介してパスされないが、そのような信号は、テールＸＺｔにより、次のロウに提供される。
【０１７５】
図６Ｃは、各修復可能領域のＢＡＤロウを示す。第１の修復可能領域は、ロウｒ３の上方に存在する。第２の修復可能領域は、ロウｒ６の上方に存在する。両方の修復可能領域において、不良ロウが存在し、このような冗長性が少なくとも両方の領域の部分に関与する。図６Ｃにおいて、ロウｒ２およびｒ４は、ＢＡＤである。ロウｒ１が良いロウである。ロウｒ１がロウｒ３の上方に規定されている修復可能領域にＢＡＤロウｒ２の上方であるので、冗長性のロウシフトがロウｒ１に関与する必要がない。したがって、ＧＯＯＤロウｒ１において、ステッチドライバ７２０は、イネーブルになり、冗長ステッチドライバ７２１は、ｌｏｗＳＨＩＦＴ信号およびＢＡＤ信号を提供することによってトライステートをとる。ロウｒ２は、回避される必要のあるＢＡＤロウであり、ロウｒ２の、このようなステッチドライバ７２０および冗長ステッチドライバ７２１の両方は、ｈｉｇｈのＳＨＩＦＴ信号およびｌｏｗのＢＡＤ信号を提供することによってトライステートをとる。ＳＰＡＲＥロウｒ３は、ロウｒ２の代用であるように利用され、ロウｒ３において、冗長ステッチドライバ７２１は、イネーブルにされ、ステッチドライバ７２０は、ｈｉｇｈのＳＨＩＦＴ信号およびｌｏｗのＢＡＤ信号を提供することによって、トライステートをとる。ロウｒ４は、不良であり、ロウｒ２に示される同じように回避される。ロウｒ５は良好である。ロウｒ５は、ＢＡＤロウｒ４の下方にあり、冗長性に関与するＧＯＯＤロウｒ５は、トライステートをとるステッチドライバ７２０を有するＢＡＤロウｒ４と取り代わり、これは、ｈｉｇｈのＳＨＩＦＴ信号およびｌｏｗのＢＡＤ信号を提供することによって達成される。ＳＰＡＲＥロウｒ６は、ロウｒ５と取り代わり、ステッチドライバ７２０は、トライステートをとり、冗長ステッチドライバ７２１は、イネーブルにされる。
【０１７６】
図６Ｄは、修復可能領域の全体でなく、一部のみにて、不良のロウを示す。図６Ｃに示されるように、２つの修復可能領域（ロウｒ３の上方の第１の領域およびロウｒ６の上方の第２の領域）が規定される。図６Ｃに示されるように、ロウｒ２が不良である。ロウｒ１、ｒ２およびｒ３は、ＳＨＩＦＴシグナリングおよびＢＡＤシグナリングに関して、図６Ｃと図６Ｄとにおいて、同様の処理が為される。しかし、ロウｒ６の上方およびロウｒ３の下方の修復可能領域において、ＢＡＤロウは存在しない。したがって、ロウｒ４、ｒ５、およびｒ６は、欠損なしの部分を規定した、ＳＨＩＦＴシグナリングおよびＢＡＤシグナリングに関して、図６Ｄと図６Ｂとにおいて、同様の処理が為される。
【０１７７】
図７は、冗長回路にルーティングアーキテクチャ部分８０の信号パスを提供する上流ワイヤおよび関連する回路を示す。ワイヤおよび関連する回路は、ロウシフト方向に対して駆動されるアーキテクチャ部分８０の信号パスを提供する。図７は、３つの論理領域ロウ（論理領域カラム内のｗ、ｗ＋１、およびｗ＋２）にプログラム可能ルーティングを示す。信号がページの上に駆動されるが、冗長モードが関与する場合、ロウシフト方向は、ページ下になる。図示された各ロウは、そのロウ（ＬＡＢは特に図示されていない）の論理アレイブロック（ＬＡＢ）に関連するロウの部分を示す。
【０１７８】
４つの垂直な信号パスは、それぞれが３つ全ての図示されたロウにわたっており、垂直な信号パス８１、８２、８３および８４を含んで示され、各信号パスは、複数の垂直なラインを含む。垂直な信号パス８１は、ライン８１ｂおよびテール８１ａ〜８１ｔを含む；垂直な信号パス８２は、ライン８２ａ、テール８２ａ〜８２ｔ、およびライン８２ｂを含む；垂直な信号パス８３は、ライン８３ａ、テール８３ａ〜８３ｔ、およびライン８２ｂを含む；垂直な信号パス８４は、ライン８４ａおよびライン８４ｂを含む。図示される複数のラインを有するこれらの信号パスは、各信号パスのラインがステッチ回路または冗長ステッチ回路により共にステッチされる。ステッチ接続は、ラインが信号を上流に駆動する、アーキテクチャ部分８０の底部から上部までが説明される。ライン８１ｂは、図示されるように、マルチプレクサ８１０および冗長ドライバ８２１（ロウｗとロウｗ＋１との間のマルチプレクサおよびドライバ）によってテール８１ａ〜８１ｔにステッチされる。ライン８２ｂは、図示されるように、ステッチマルチプレクサ８１０およびステッチドライバ８２０を含むステッチ回路によってライン８２ａにステッチされる。ライン８２ｂはまた、図示されるように、マルチプレクサ８１０および冗長ステッチドライバ８２１（ロウｗ＋１とロウｗ＋２との間のマルチプレクサおよびドライバ）によってテール８２ａ〜８２ｔにステッチされる。ライン８３ｂはまた、図示されるように、ステッチマルチプレクサ８１０およびステッチドライバ８２０（ロウｗ＋１とロウｗ＋２との間のマルチプレクサおよびドライバ）を含むステッチ回路によってライン８３ａにステッチされる。ライン８３ｂはまた、図示されるように、マルチプレクサ８１０および冗長ステッチドライバ８２１（ロウｗ＋２のマルチプレクサおよび冗長ドライバ）を含むステッチ回路によってテール８３ａ〜８３ｔにステッチされる。ライン８４ｂはまた、図示されるように、ステッチマルチプレクサ８１０およびステッチドライバ８２０（底部またはロウｗ＋２のマルチプレクサおよびドライバ）によってライン８４ａにステッチされる。
【０１７９】
図５の実施形態の議論された局面と同様に、図７の実施形態の１局面は、１信号パスの「ノーマルモード」ステッチマルチプレクサはまた、別の信号パスの「冗長モード」ステッチマルチプレクサである。例えば、ロウｗ＋１とｗ＋２との間に示されたステッチ回路を参照して、テール８２ａ〜８２ｔ（冗長状態にて利用される）は、ノーマルモードドライバ８２０を介してライン８３ｂをライン８３ａに結合するように用いられる同じステッチマルチプレクサ８１０を通じ、冗長ドライバ８２１を介して、ライン８２ｂから信号を受信するようにステッチされる。
【０１８０】
図４のアーキテクチャ４０と、図５のアーキテクチャ６０とを示し、説明する場合には、ルーティングリソースは、アーキテクチャ８０が示されている図７において、各ロウに対して、一般的な形式で示される。各ロウは、Ｈライン８１１、８１２、８１３、８１４、ＬＥ入力８２１、８２２、８２３、８２４、ＨラインＤＩＭ８４１、８４２、８４３、および８４４、およびＬＥ出力８３１、８３２、８３３、８３４（ロウｗに対してのみ個別に示された番号）を含む論理領域ルーティングリソースを含む。各離散ルーティングリソースは、図面を単純化し、ロウからロウまでの接続のパターンのより良い例示および冗長な接続を可能にするように水平ラインによって表される。
【０１８１】
図示されるように、接続８０１および／または８０２の２つのグループが、示される。接続８０１および／または８０２のグループ８４０は、論理領域ロウのルーティングリソースにＶラインから信号を提供するように結合される。接続８０１および８０２のグループ８５０は、論理領域ロウのルーティングリソースから特定のＶラインに信号を提供するように結合される。ロウからロウまでの、特定のロウの接続８０１および／または８０２のパターンは、前のロウの同様の接続８０１に冗長性を提供する。例示されたロウそれぞれ、すなわち、ロウｗ、ｗ＋１およびｗ＋２は、修復可能領域内に予備ロウの上方のロウである。冗長モードが関与している場合、ロウｗ＋２は、ロウｗ＋１と取り代わり、ロウｗ＋１は、ロウｗと取り代わる。これは、ここで、より詳細に説明される。
【０１８２】
Ｖライン８１ｂは、ロウｗ内の信号パス８１で始まり、ＬＥ入力８２１および８２２に、接続８０１によって結合される。ロウｗにおいても、Ｖライン８１ｂは、ＨラインＤＩＭ８４１および８４２に、接続８０１によって結合される。
【０１８３】
ロウｗ＋１において、Ｖライン８１ｂは、接続８０１により、ＬＥ入力８２１に結合され、接続８０２により、ＬＥ入力８２２に結合され、接続８０１により、ＬＥ入力８２３に結合される。ロウｗ＋１の、ＬＥ入力８２１に対する接続８０１による結合およびＬＥ入力８２２に対する接続８０２による結合により、冗長性は、ロウｗ＋１において、ロウｗの接続８０１によるＬＥ入力８２１および８２２に対する信号パス８１の結合に提供され得る。ロウｗ＋１においても、信号パス８１は、接続８０１によってＨラインＤＩＭ８４１に結合され、接続８０２によってＨラインＤＩＭ８４２に結合され、接続８０１によってＨラインＤＩＭ８４３に結合される。ロウｗ＋１の、ＨラインＤＩＭ８４１（接続８０１）および８４２（接続８０２）に対する信号パス８１の結合は、ロウｗの、ＨラインＤＩＭ８４１および８４２に対する接続８０１による結合に冗長性を提供する。
【０１８４】
ロウｗ＋２において、Ｖライン８１ｂは、接続８０１によってＬＥ入力８２１に結合され、接続８０２によってＬＥ入力８２３に結合され、接続８０１によってＬＥ入力８２４に結合される。ロウｗ＋２の、ＬＥ入力８２１に対する信号パス８１の、接続８０１による結合およびＬＥ入力８２３に対する信号パス８１の、接続８０２による結合により、冗長性は、ロウｗ＋１において、ロウｗ＋１の接続８０１によるＬＥ入力８２１および８２３に対する信号パス８１の結合に提供され得る。ロウｗ＋２において、信号パス８１は、接続８０１によってＨラインＤＩＭ８４１に結合され、接続８０２によってＨラインＤＩＭ８４３に結合され、接続８０１によってＬＥ入力８４４に結合される。ロウｗ＋２の、ＨラインＤＩＭ８４１に対する接続８０１による信号パス８１の結合およびＨラインＤＩＭ８４３に対する接続８０２による信号パス８１の結合により、冗長性は、ロウｗ＋２において、ロウｗ＋１の接続８０１によるＨラインＤＩＭ８４１および８４３に対する信号パス８１の結合に提供され得る。
【０１８５】
信号パス８２を参照すると、ロウｗにおいて、信号パス８２のライン８２ａは、接続８０１によってＬＥ入力８２２および８２３に結合され、接続８０２によってＬＥ入力８２４に結合される。ロウｗにおいても、ライン８２ａは、接続８０１によってＨラインＤＩＭ８４２および８４３に結合され、接続８０２によってＨラインＤＩＭ８４４に結合される。上述したように、ライン８２ｂは、図示されるように、ステッチマルチプレクサ８１０およびステッチドライバ８２０を介して、ライン８２ａにステッチされる。さらに、ロウｗにおいて、Ｈライン８１１および８１２は、接続８０１によって結合され、Ｈライン８１３は、接続８０２により結合され、これにより、図示されるように、ステッチマルチプレクサ８１０およびステッチドライバ８２０を介して、信号を信号パス８２（ライン８２ａで駆動する）に提供する。ＬＥ出力８３１および８３３は、接続８０１によって接続され、ＬＥ出力８３４は、接続８０２に結合され、これにより、図示されるように、ステッチマルチプレクサ８１０およびステッチドライバ８２０を介して、信号パス８２（ライン８２ａで駆動する）に信号を提供する。
【０１８６】
ロウｗ＋１の、信号パス８２に続いて、信号パス８２のライン８２ｂは、接続８０１によってＬＥ入力８２３および８２４に結合される。ライン８２ａのテール８２ａ〜８２ｔは、接続８０２により、ＬＥ入力８２２および８２３に結合され、ＨラインＤＩＭ８３２および８３３に結合される。上述したように、ライン８２ｂは、図示されるように、ステッチマルチプレクサ８１０および冗長ステッチドライバ８２１を介して、テール８２ａ〜８２ｔにステッチする。冗長性が関与する場合、ロウｗとロウｗ＋１との間のステッチドライバ８２０は、トリアステートをとり、ロウｗ＋１とロウｗ＋２との間の冗長ステッチドライバ８２１は、イネーブルとされる。次いで、ライン８２ａは、ノーマルモード動作のロウｗの底部からではなく、テール８２ａ〜８２ｔを介するロウｗ＋１の底部から、冗長状態に駆動される。ロウｗ＋１の、テール８２ａ〜８２ｔをＬＥ入力８２２および８２３ならびにＨラインＤＩＭ８４２および８４３に結合する接続８０２は、ロウｗの、ＬＥ入力８２２および８２３に対する接続８０１によるＶライン８２ａの結合およびＨラインＤＩＭ８４２および８４３に対する接続８０１によるＶライン８２ａの結合に冗長性を提供する。次に、信号パス８２に関連するロウｗに対する、ロウｗ＋１のさらなる冗長接続は、信号パス８３を説明するコンテキスト内にて説明される。
【０１８７】
ロウｗ＋２の、信号パス８２に続いて、信号パス８２のライン８２ｂは、接続８０１によってＬＥ入力８２２に結合され、接続８０２によってＬＥ入力８２３に結合され、接続８０１によってＨラインＤＩＭ８４２に結合され、接続８０２によってＨラインＤＩＭ８４３に結合され、接続８０１によってＨラインＤＩＭ８４４に結合される。接続８０２によってＬＥ入力８２３に結合され、接続８０１によってＬＥ入力８２４に結合され、接続８０２によってＨラインＤＩＭ８４３に結合され、接続８０１によってＨラインＤＩＭ８４４に結合されるライン８２ｂの結合は、ロウｗ＋２において、ロウｗ＋１の、ＬＥ入力８２３および８２４およびＨラインＤＩＭ８４３および８４４に対する接続８０１によるライン８２ｂの結合に、ロウｗ＋２において冗長性を提供する。
【０１８８】
ここで、信号パス８３を振り返ると、ロウｗにおいて、ライン８３ａは、接続８０１によってＬＥ入力８２１に結合され、接続８０２によってＬＥ入力８２３に結合され、接続８０１によってＬＥ入力８２４に結合され、接続８０１によってＨラインＤＩＭ８４１に結合され、接続８０２によってＨラインＤＩＭ８４３に結合され、接続８０１によってＨラインＤＩＭ８４４に結合される。
【０１８９】
信号パス８３を続けて、ロウｗ＋１において、ライン８３ａは、接続８０１によりＬＥ入力８２１および８２２に結合され、接続８０２によりＬＥ入力８２４に結合され、接続８０１によりＨラインＤＩＭ８４１および８４２に結合され、接続８０２によりＨラインＤＩＭ８４４に結合される。ライン８３ａの、接続８０１によるＬＥ入力８２１への結合、接続８０２によるＬＥ入力８２４への結合、接続８０１によるＨラインＤＩＭ８４１への結合、接続８０２によるＨラインＤＩＭ８４４への結合、ロウｗ＋１におけるすべての結合は、ロウｗにおけるＬＥ入力８２１および８２４、ならびにＨラインＤＩＭ８４１および８４４の結合へのライン８３ａの結合に冗長を提供する。
【０１９０】
ロウｗ＋１とｗ＋２との間のステッチマルチプレクサ（ｓｔｉｔｃｈｉｎｇ  ｍｕｘ）８１０を、信号パス８３を駆動するためのステッチドライバ８２０および信号パス８２を駆動するための冗長ステッチドライバ８２１の両方に結合する。これは、ルーティングリソースから、ロウｗ＋１における信号パス８３へ、ノーマルモードの信号を提供するために結合される、図示された接続８０１のいくつかが、ロウｗにおける信号パス８２に信号を提供するように結合された特定の接続に対して、冗長接続も提供することを可能にする。これは、次に、さらに詳細に説明される。
【０１９１】
ロウｗ＋１において、Ｈライン８１１および８１３は、接続８０１により結合され、示されるように、ステッチマルチプレクサ８１０およびステッチドライバ８２０を介して、ノーマル動作モードにおける信号を信号パス８３に提供する（ライン８３ａ上で動いている（ｄｒｉｖｉｎｇ  ｏｎｔｏ））。接続８０１によるＨライン８１１の結合は、冗長モードも提供する。この冗長モードは、示されるように、ステッチマルチプレクサ８１０、およびテール８２ａ−ｔを通じてライン８２ａ上で動く冗長ドライバ８２１を介する信号パス８２の冗長モード結合も提供する。この結合は、ロウｗにおける接続８０１による、信号パス８２へのＨライン８１１の結合に、ロウｗ＋１における冗長を提供する。さらに、ロウｗ＋１において、Ｈライン８１２は、接続８０２により結合され、示されるように、冗長動作モードにおける信号を、ステッチマルチプレクサ８１０および冗長ドライバ８２１を介して、テール８２ａ−ｔを通じてライン８２ａ上で動く信号パス８２に提供する。この結合は、ロウｗ＋１における冗長を、ロウｗにおける接続８０１による信号パス８２へのＨライン８１２の結合に提供する。さらにロウｗ＋１において、ＬＥ出力８３１および８３２は、接続８０１により結合され、示されるように、ノーマル動作モードにおける信号を、ステッチマルチプレクサ８１０およびステッチドライバ８２０を介して、ライン８３ａ上で動く信号パス８３に提供する。接続８０１によるＬＥ出力８３１の結合は、さらに、示されるように、ステッチマルチプレクサ８１０および冗長ドライバ８２１を介して、テール８２ａ〜ｔを通じてライン８２ａ上で動く信号パス８２に冗長モード結合を提供する。この結合は、ロウｗ＋１における冗長を、ロウｗにおける接続８０１による信号パス８２へのＬＥ出力８３１の結合に提供する。さらに、ロウｗ＋１において、ＬＥ出力８３３は、接続８０２により結合され、示されるように、冗長動作モードにおける信号を、ステッチマルチプレクサ８１０および冗長ドライバ８２１を介して信号パス８２に提供する。この結合は、ロウｗ＋１における冗長を、ロウｗにおける接続８０１による、信号パス８２へのＬＥ出力８３３の結合に提供する。
【０１９２】
信号パス８３を続けて、ロウｗ＋２において、ライン８３ｂは、接続８０１により、ＬＥ入力８２１および８２２に、ならびにＨラインＤＩＭ８４１および８４２に結合される。これらの結合は、ロウｗ＋１における接続８０１による結合と同様の結合に冗長を提供する。
【０１９３】
ここで、信号パス８４を参照して、ロウｗにおいて、信号パス８４のライン８４ａは、接続８０１によりＬＥ入力８２１に、接続８０２によりＬＥ入力８２２に、および接続８０１によりＬＥ入力８２３に結合される。さらに、ロウｗにおいて、ライン８３ａは、接続８０１によりＨラインＤＩＭ８４１に、接続８０２によりＨラインＤＩＭ８４２、および接続８０１によりＨラインＤＩＭ８４３に結合される。
【０１９４】
信号パス８４を続けて、ロウｗ＋１において、Ｖライン８４ａは、接続８０１によりＬＥ入力８２１に、接続８０２によりＬＥ入力８２３に、および接続８０１によりＬＥ入力８２４に結合される。接続８０１によるＬＥ入力８２１への結合、および接続８０２によるＬＥ入力８２３への結合は、冗長がロウｗ＋１において、ロウｗにおける接続８０１によりＬＥ入力８２１および８２３への信号パス８４の結合に提供されることを可能にすることに留意されたい。さらに、ロウｗ＋１において、信号パス８４は、接続８０１によるＨラインＤＩＭ８４１に、接続８０２によるＨラインＤＩＭ８４３に、および接続８０１によるＨラインＤＩＭ８４４に結合される。ロウｗ＋１における接続８０１によるＨラインＤＩＭ８４１への信号パス８４、および接続８０２によるＨラインＤＩＭ８４３への信号パス８４の結合は、ロウｗにおける接続８０１によるＨラインＤＩＭ８４１および８４３への信号パス８４の結合に冗長を提供する。
【０１９５】
信号パス８４を続けて、ロウｗ＋２において、Ｖライン８４ａは、接続８０１によりＬＥ入力８２１に、接続８０１によりＬＥ入力８２２に、および接続８０２によりＬＥ入力８２４に結合される。ロウｗ＋２における接続８０１によるＬＥ入力８２１への信号パス８４、および接続８０２によるＬＥ入力８２４への信号パス８４の結合は、ロウｗ＋１における接続８０１によるＬＥ入力８２１および８２４への信号パス８４の結合に冗長が提供されることを可能にすることに留意されたい。さらに、ロウｗ＋２において、信号パス８４は、接続８０１によりＨラインＤＩＭ８４１および８４２に、ならびに接続８０２によりＨラインＤＩＭ８４４に結合される。接続８０１によるＨラインＤＩＭ８４１への、およびロウｗ＋２における接続８０２によるＨラインＤＩＭ８４４への信号パス８４の結合は、ロウｗ＋１における接続８０１によるＨラインＤＩＭ８４１および８４４への信号パス８４の結合に冗長が提供されることを可能にする。
【０１９６】
信号パス８４を続けて、ロウｗ＋２において、Ｈライン８１１および８１４は、示されるように、ノーマル動作モードにおける信号を、ステッチマルチプレクサ８１０およびステッチドライバ８２０を介する、ライン８４ａ上で動く信号パス８４に提供する。接続８０１によるＨライン８１１の結合は、さらに、示されるように、ステッチマルチプレクサ８１０および冗長ドライバ８２１を介して、テール８３ａ〜ｔを通じてライン８３ａ上で動く信号パス８３に冗長モード結合を提供する。この結合は、ロウｗ＋２における冗長を、ロウｗ＋１における接続８０１による信号パス８３へのＨライン８１１の結合に提供する。さらに、ロウｗ＋２において、Ｈライン８１３は、接続８０２により結合され、示されるように、冗長動作モードにおける信号を、ステッチマルチプレクサ８１０および冗長ドライバ８２１を介して、テール８３ａ〜ｔを通じてライン８３ａ上で動く信号パス８３に提供する。この結合は、ロウｗ＋２における冗長を、ロウｗ＋１における接続８０１による、信号パス８３へのＨライン８１３の結合に提供する。さらに、ロウｗ＋２において、ＬＥ出力８３１および８３４は、接続８０１により結合され、示されるように、ノーマル動作モードにおける信号を、ステッチマルチプレクサ８１０およびステッチドライバ８２０を介して、ライン８４ａ上で動く信号パス８４に提供する。接続８０１によるＬＥ出力８３１の結合は、さらに、示されるように、ステッチマルチプレクサ８１０および冗長ドライバ８２１を介して、テール８３ａ〜ｔを通じてライン８３ａ上で動く信号パス８３に冗長モード結合を提供する。この結合は、ロウｗ＋２における冗長を、ロウｗ＋１における接続８０１による信号パス８３へのＬＥ出力８３１の結合に提供する。さらに、ロウｗ＋２において、ＬＥ出力８３２は、接続８０２により結合され、示されるように、冗長動作モードにおける信号を、ステッチマルチプレクサ８１０および冗長ドライバ８２１を介して信号パス８３に提供する。この結合は、ロウｗ＋２における冗長を、ロウｗ＋１における接続８０１による信号パス８３へのＬＥ出力８３２の結合に提供する。
【０１９７】
図８〜図１０は、ＰＬＤにおいて複数のロウを含む部分７００を図示する。部分７００は、ＬＡＢの１２個のロウ、ＬＡＢ１〜ＬＡＢ１２を含む。
【０１９８】
デバイスの製作において、拡散プロセスの必要条件の範囲内で、一般に最も効率的であるのは、いくぶん近接した位置にドライバを提供することである。従って、図８に示されるように、部分７００は、ドライバ７５１および７５２の垂直のカラム７８０にステッチドライバ７５１および冗長ステッチドライバ７５２を提供する。
【０１９９】
図８をさらに参照して、部分７００は、垂直トラック１、２、３、４および５をさらに含む。各トラックは、複数の個別ワイヤまたはＶラインを含む。示されるように、図８の上から下まで、トラック１は、Ｖラインテール１ａ〜ｔ、Ｖライン１ｂおよびテール１ｂ〜ｔ、ならびにＶライン１ｃおよびテール１ｃ〜ｔを含む。トラック２は、Ｖライン２ａおよびテール２ａ〜ｔ、Ｖライン２ｂおよびテール２ｂおよびテール２ｂ〜ｔならびにＶライン２ｃを含む。トラック３は、Ｖライン３ａおよびテール３ａ〜ｔ、Ｖライン３ｂおよびテール３ｂ〜ｔならびにＶライン３ｃを含む。トラック４は、Ｖライン４ａおよびテール４ａ〜ｔ、Ｖライン４ｂおよびテール４ｂ〜ｔならびにＶライン４ｃを含む。トラック５は、Ｖライン５ａおよびテール５ａ〜ｔ、Ｖライン５ｂおよびテール５ｂ〜ｔならびにＶライン５ｃを含む。
【０２００】
図示された実施形態において、各テールは、その関連するＶラインと同じワイヤの１部分であり、単に、ノーマル動作モード中に用いられないワイヤの部分（例えば、テール３ａ〜ｔは、Ｖライン３ａを提供する同じワイヤの１部分）である。しかしながら、代替的実施形態において、このようなテールは、本発明の他の局面の趣旨および範囲から必ずしも逸脱することなく、関連するＶライン（例えば、Ｖラインワイヤに結合されるワイヤ）を提供するワイヤとは異なるワイヤ上に提供され得る。
【０２０１】
部分７００は、水平のスタブＨ−１、Ｈ−２、Ｈ−３、Ｈ−４、Ｈ−５およびＨ−６をさらに含む。接続７３１および７３２は、示されるように、Ｖラインを水平スタブに結合し、示されるように、ドライバ出力を水平スタブに結合する。
【０２０２】
部分７００は、接続７０１および７０２の群７１０、７２０および７４０をさらに含む。群７１０は、Ｈライン（ＨラインＤＩＭ、関連するドライバ、およびＨラインは、個別には示されない）を駆動するための、ＤＩＭへの接続７０１および７０２を含み、群７２０は、ＤＩＭおよびドライバ７５１または７５２を介してＶライン間をステッチする（ｓｔｉｔｃｈ）ための接続７０１および７０２を含み、群７４０は、ＬＥへルーティングするためのＬＩＭへの接続７０１および７０２を含む（ＬＩＭおよびＬＥは、個別には図示されない）。群７２０を参照して、群７２０が接続７０１および接続７０２の両方を有する、これらのロウに関して、これらの接続は、それぞれのスタブから接続し、同じＶラインＤＩＭ（ＶラインＤＩＭの残部は、個別には図示されず）の異なった入力を提供し、そのＶラインＤＩＭの出力は、ドライバ７５１および冗長ドライバ７５２の両方に接続する。これは、図５のマルチプレクサ６１０に関して図示および説明された原理と同様であり、この中で、図５に示されるこれらのロウに関して、マルチプレクサ６１０は１つの信号パスのノーマル動作モード、および別の信号パスの冗長モード部分の両方から入力を受け取る。マルチプレクサをインプリメントする１つの方法は、一般的な出力に結合されるパスゲートのコレクションとしてのインプリメントであり、および構成エレメントにおけるデータに基づいてオンまたはオフになるようにプログラマブルである（出力が１つのマルチプレクサの場合、１つのパスゲートのみが任意の所与の時間に「オン」であるようにプログラミングされる。この図示された例において、ドライバ７５１および７５２に接続された他のパスゲートは、個別に図示されない）ことに留意されたい。
【０２０３】
図８〜図１０に示されるように、ノーマルモード接続７０１および冗長モード接続７０２のパターンは、一般に、ロウ間の接続７０１に冗長を提供する。例えば、図８に示されるように、ロウＬＡＢ２およびＬＡＢ３におけるＬＩＭ群７４０における接続のパターンを考察する。ロウＬＡＢ２において、接続７０１は、示されるように、接続７３１を介してロウＬＡＢ２のスタブＨ−５、Ｈ−３、Ｈ−２およびＨ−１それぞれによりＶライン１ｂ、３ａ、４ａおよび５ａに結合されるＬＩＭ接続を提供する。ロウＬＡＢ３において、接続７０１および接続７０２は、ＬＩＭ接続（群７４０）を提供し、このＬＩＭ接続は、ロウＬＡＢ２におけるＬＩＭへの接続７０１の冗長になり得る。特に、ロウＬＡＢ３において、接続７０１および接続７０２は、示されるように、接続７３１および接続７３２を介して、ロウＬＡＢ３のスタブＨ−５、Ｈ−３、Ｈ−２およびＨ−１それぞれにより、Ｖライン１ｂ（接続７０１）、テール３ａ〜ｔ（接続７０２）、Ｖライン４ａ（接続７０１）およびＶライン５ａ（接続７０１）に結合される冗長ＬＩＭ接続を提供する。これらのロウＬＡＢ３  ＬＩＭ接続は、冗長モードで用いられ得、上述のロウＬＡＢ２  ＬＩＭを置換する。
【０２０４】
同様に、図８に示されるように、ロウＬＡＢ２およびロウＬＡＢ３におけるＤＩＭ群７１０における接続のパターンを考察する。ロウＬＡＢ２において、接続７０１は、示されるように、接続７３１を介して、ロウＬＡＢ２のスタブＨ−２によるＶライン４ａに結合されるＤＩＭ接続を提供する。ロウＬＡＢ３において、接続７０２は、ＤＩＭ接続（群７１０）を提供し、ＤＩＭ接続は、ロウＬＡＢ２におけるＤＩＭに接続７０１の冗長になり得る。特に、ロウＬＡＢ３において、接続７０２は、示されるように、接続７３１を介して、ロウＬＡＢ３のスタブＨ−２により、Ｖライン４ａに結合される冗長ＤＩＭ接続を提供する。このロウＬＡＢ３  ＤＩＭ接続は、冗長モードで用いられ得、上述のように、ロウＬＡＢ２  ＤＩＭ接続を置換する。
【０２０５】
１つのロウにおける接続を別のロウにおける接続と置換するパターンについての２つの変形は以下の通りである。予備ロウＬＡＢ６において、冗長モード接続７０２および７３２のみが存在する。なぜなら、ロウＬＡＢ６は、ノーマル動作モード中は利用されないからである。さらに、ロウＬＡＢ７において、予備ロウＬＡＢ６の下方に冗長専用モード接続７０２および７３２は存在しない。なぜなら、ロウＬＡＢ７は、予備ロウＬＡＢ６を置換するために用いられないからである。ロウＬＡＢ６は、ノーマル動作モードで用いられないので、その種々の接続は、冗長動作モードのためにロウＬＡＢ７において複製される必要がない。
【０２０６】
Ｖラインは、各トラックにおけるそれぞれのテールと一緒に、ＬＡＢロウにわたって測定される（用いられるか否かを問わない）実際の長さ、および特定のモードで実際に用いられるＬＡＢロウにおいて測定される論理長さを有する。本明細書中で用いられる実際の長さは、最初にラインが存在するロウを含まない、Ｖラインが到達するロウの数のことである。例えば、Ｖライン１ｃおよびテール１ｃ〜ｔは、一緒に、実際の長さ５を有する（ロウＬＡＢ８、ＬＡＢ９、ＬＡＢ１０、ＬＡＢ１１およびＬＡＢ１２を数に入れる）。対照的に、Ｖライン２ｂおよびテール２ｂ〜ｔは、共に、ＬＡＢロウの実際の長さ６を有する（ＬＡＢ３、ＬＡＢ４、ＬＡＢ５、ＬＡＢ６、ＬＡＢ７およびＬＡＢ８を数に入れる）。対照的に、論理長さは、特定のモードで動作するための、デバイス上の構成およびルーティングの目的のために考慮されるラインの長さである。論理長さは、ラインが最初に駆動されるロウの後の第１のロウから開始され、ラインにわたるアクティブロウを数えることにより測定される（すなわち、ノーマルモードで、ラインのテールに接触するだけの予備ロウおよびロウは数えず、冗長モードで、ラインの必要とされる部分に接触する予備ロウ（単数または複数）を数えるが、不良のロウは数えない）。
【０２０７】
図８〜図１０に示される実施形態の１局面において、予備ロウ（例えば、予備ロウＬＡＢ６）と交差しないテールを有するＶラインに関しては、実際の長さは５であり、予備ロウと交差するテールを有するＶラインに関しては、実際の長さが６である。この局面は、テールを含むすべてのＶラインの論理長さが、特定の動作モードで、長さ４で不変であることを可能にする。例えば、上述のように、テール１ｃ〜ｔを有するＶライン１ｃは、実際の長さ５、およびノーマル動作モードで論理長さ４を有する。ノーマル動作モードにおいて、ＶラインテールＶｃ〜ｔは利用されず、従って、その中にテールが拡張されるロウは、論理長さで数えられない。従って、４つの論理長さは、ロウＬＡＢ８、ＬＡＢ９、ＬＡＢ１０およびＬＡＢ１１を含む。テール２ｂ〜ｔをともなうＶライン２ｂは、６の実際の長さを有し、ノーマル動作モードで、論理長さ４を有する。ノーマル動作モードで、テールＶ２ｂ〜ｔは利用されず、従って、論理長さについて数えられない。さらに、予備ロウは利用されず、従って、さらに、論理長さで数えられない。ノーマル動作モードの論理長さ４は、ロウＬＡＢ３、ＬＡＢ４、ＬＡＢ５およびＬＡＢ７を含む。
【０２０８】
冗長モードが使用されると、ラインの論理長さは、図１０に図示および議論され、テキストをともなう。しかしながら、一般に、図示された実施形態の、この局面のもとで、予備ロウの範囲と交差しないコンダクタの実際の長さは、所望の論理長さよりも論理単位１だけ大きく、他方、予備ロウの範囲と交差するコンダクタの実際の長さは、所望の論理長さよりも、論理単位２だけ大きい。物理長さは、冗長回路の周波数および配向ならびに他の要因に基づいて、ラインの論理長さを一致させるために必要なだけ拡張され得る。さらに、図８は、論理長さ４を有するラインの状況における例を図示するが、予備ロウが交差するか否かを問わず一致する、より長いかまたはより短い論理長さを有するラインが提供され得、長さ４のラインに関して図示および説明されたライン等の原理を利用する。
【０２０９】
Ｖラインテールを有する予備ロウと交差するだけのＶラインを参照して、テールをともなうＶラインの実際の長さは、５または６であり得（すなわち、所望の論理長さよりも１大きいか、または２大きい）、図８の実施形態の、この局面と依然として合致する。例えば、図示されるように、Ｖライン１ｂは、予備ロウＬＡＢ６の中に達しないが、Ｖライン１ｂのテール１ｂ〜ｔは、予備ロウＬＡＢ６の中に達する。示されるように、テール１ｂ〜ｔをともなうＶライン１ｂの実際の長さは６である。しかしながら、ロウＬＡＢ７の中に達するテール１ｂ〜ｔの部分は必要ではない。なぜなら、まさに冗長動作モードで利用されないからである。
【０２１０】
代替的実施形態において、実際の長さが全部同じであるＶラインが提供され得る。このような実施形態は、状況に依存して、予備ロウの前のロウにおいて限定されたステッチ機能を計算することを必要とし得る。このような実施形態は、さらに、いくつかのＶラインが予備ロウと交差し、他のＶラインが予備ロウと交差しない場合、異なった論理長さを有する同様のＶラインに関して計算することを必要とする。ルーティングアルゴリズムを設計するために、図示された実施形態の局面において提供されたもののようなレイアウトを提供することは、特定の状況において有用であり得る。この実施形態のもとで、論理長さは、予備ロウと交差するか否かを問わずワイヤにわたって不変である。
【０２１１】
図９は、ノーマル動作モードにロウＬＡＢ６における予備ロウ、ならびに４つの信号パス７６、７７、７８および７９にルーティングを提供するように構成される図８の部分７００を示す。示されるように、５つの物理トラックは、４つの信号パスにルーティングを提供するために用いられる。これは、各トラックの部分が、冗長動作モードで用いられるように確保されることを可能にする。示されるように、各ロウにおける接続群７２０における接続７０１を介して１つのトラックから別のトラックへ信号パスをステッチする。従って、特定の信号パスにおける１つのＶラインは、同じ信号パスにおける別のＶラインと必ずしも同じ物理トラックにない。これらのステッチ接続は、次に、より詳細に説明される。
【０２１２】
信号パス７６で開始して、ロウＬＡＢ１において、信号パス７６はトラック２上に提供される。しかしながら、ロウＬＡＢ１において、信号パス７６は、以下のように、１つのＶラインから別のＶラインをステッチする。この信号パスは、接続７３１によりスタブＨ−４に結合される。このパスは、スタブＨ−４から、示されるように、接続７０１によりドライバ７５１入力に結合される。このパスは、ドライバ７５１の出力から、接続７３１によりスタブＨ−６に結合され、示されるように、スタブＨ−６から、別の接続７３１によりトラック１におけるＶラインに結合される。信号パス７６は、トラック１において、ロウＬＡＢ５まで続く。ここで、このパスは、接続７３１によりスタブＨ−５に結合され、これは、次に、接続７０１によりドライバ７５１入力に結合される。ドライバ７５１の出力は、接続７３１によりスタブＨ−６に結合され、次に、示されるように、別の接続７３１により、トラック５におけるＶラインに結合される。信号パス７６は、トラック５においてロウＬＡＢ１０まで続く。ここで、パスは、接続７３１によりスタブＨ−１に結合され、次に、接続７０１によりドライバ７５１入力に結合される。ロウＬＡＢ１０におけるドライバ７５１の出力は、接続７３１によりスタブＨ−６に結合され、次に、別の接続７３１によりトラック４におけるＶラインに結合される。
【０２１３】
ここで、信号パス７７を参照して、ロウＬＡＢ１において、信号パスはトラック３上に提供される。ロウＬＡＢ２において、信号パス７７は、以下のように、１つのＶラインから別のＶラインをステッチする。この信号パスは、接続７３１によりスタブＨ−３に結合される。スタブＨ−３から、信号パスは、示されるように、接続７０１によりドライバ７５１入力に結合される。ロウＬＡＢ２におけるドライバ７５１出力から、信号パスは、接続７３１によりスタブＨ−６に結合され、スタブＨ−６から、信号パスは、示されるように、別の接続７３１によりトラック２におけるＶラインに結合される。信号パス７７は、トラック２において、ロウＬＡＢ７まで続き、ここで、信号パスは、接続７３１によりスタブＨ−４に結合され、次に、接続７０１によりドライバ７５１入力に結合される。ロウＬＡＢ７におけるドライバ７５１の出力は、接続７３１によりスタブＨ−６に結合され、次に、別の接続７３１により、示されるように、トラック１におけるＶラインに結合される。信号パス７７は、トラック１において、ロウＬＡＢ１１まで続き、ここで、パスは接続７３１によりスタブＨ−５に結合され、次に接続７０１によりドライバ７５１入力に結合される。ロウＬＡＢ１１におけるドライバ７５１の出力は、接続７３１によりスタブＨ−６に結合され、次に、接続７３１によりトラック５におけるＶラインに結合される。
【０２１４】
ここでロウＬＡＢ１内の信号パス７８に進むと、信号パスはトラック４上に提供される。ロウＬＡＢ３内において、信号パス７８は、以下のようにあるＶラインから別のＶラインまでをステッチする。信号パス７８は、接続７３１によってスタブＨ−２に結合される。スタブＨ−２から、信号パス７８は、図示するように、接続７０１によってドライバ７５１の入力部に結合される。ロウＬＡＢ３内のドライバ７５１の出力部から、信号パス７８は、接続７３１によってスタブＨ−６に結合される。そしてスタブＨ−６から、信号パス７８は、図示するように、別の接続７３１によってトラック３内のＶラインに結合される。信号パス７８は、ロウＬＡＢ８までトラック３内で続行する。ロウＬＡＢ８において、信号パス７８は、接続７３１によってスタブＨ−３に結合される。次いで、スタブＨ−３は、接続７０１によってドライバ７５１の入力部に結合される。ロウＬＡＢ８内のドライバ７５１の出力部は、接続７３１によってスタブＨ−６に結合される。次いで、スタブＨ−６は、図示するように、別の接続７３１によってトラック２内のＶラインに結合される。信号パス７８は、ロウＬＡＢ１２までトラック２内で続行する。ロウＬＡＢ１２において、信号パス７８は、接続７３１によってスタブＨ−４に結合される。次いで、スタブＨ−４は、接続７０１によってドライバ７５１の入力部に結合される。ロウＬＡＢ１２内のドライバ７５１の出力部は、接続７３１によってスタブＨ−６に結合される。次いで、スタブＨ−６は、図示するように、別の接続７３１によってトラック１内のＶラインに結合される。
【０２１５】
ここでロウＬＡＢ１内の信号パス７９に進むと、信号パスはトラック５上に提供される。ロウＬＡＢ４内において、信号パス７９は、以下のようにあるＶラインから別のＶラインまでをステッチする。信号パス７９は、接続７３１によってスタブＨ−１に結合される。スタブＨ−１から、信号パス７９は、図示するように、接続７０１によってドライバ７５１の入力部に結合される。ロウＬＡＢ４内のドライバ７５１の出力部から、信号パス７９は、接続７３１によってスタブＨ−６に結合される。そしてスタブＨ−６から、信号パス７９は、図示するように、別の接続７３１によってトラック４内のＶラインに結合される。信号パス７９は、ロウＬＡＢ９までトラック４内で続行する。ロウＬＡＢ９において、信号パス７９は、接続７３１によってスタブＨ−２に結合される。次いで、スタブＨ−２は、接続７０１によってドライバ７５１の入力部に結合される。ロウＬＡＢ９内のドライバ７５１の出力部は、接続７３１によってスタブＨ−６に結合される。次いで、スタブＨ−６は、図示するように、別の接続によってトラック３内のＶラインに結合される。
【０２１６】
ノーマル動作モードにおいて、接続は予備ロウＬＡＢ６内では用いられない。したがって、ドライバ７５１および７５２はこのロウ内でトライステートされて、すべての４つの信号パスが、接続をステッチすることなくロウまで達する。
【０２１７】
例示の実施形態において、群７４０内の少なくとも１つの接続７０１は、水平スタブおよび接続７３１を介して各信号パスに提供される。さらに、ＬＩＭ接続群７４０内の少なくとも１つの接続７０２は、水平スタブを介した水平トラックのテールと接続７３２との間に提供される。さらに、信号パス論理長が４の長さであると仮定すると、４つの信号パスがあり、互い違いになったルーティングアーキテクチャが用いられ、各ロウは１つのステッチ接続を有する。このような接続数は、ロウあたり６つの水平スタブ、または信号パス数より２つ多いスタブを用いることによって助長される。ロウＬＡＢ１を一例に取ると、信号パス７６、７７、７８および７９はそれぞれ、ノーマルモードの接続７３１を介して、それぞれスタブＨ−４、Ｈ−３、Ｈ−２およびＨ−１を介して、ＬＩＭ接続群７４０内の接続７０１に結合する。テール１ａ〜ｔは、スタブＨ−５および冗長モード接続７３２を介して、ＬＩＭ接続群７４０内の冗長モード接続７０２に結合する。最後に、スタブＨ−６をロウＬＡＢ１内に用いて、これにより、信号パス７６が、図示するようにトラック２からトラック１までステッチし、ライン１ｂが、図示するようにスタブＨ−６を介して、ロウＬＡＢ１内のドライバ７５１からノーマルモードで駆動される。
【０２１８】
例示の実施形態において、６個のスタブ（すなわち、「ｎ＋２」、但し、ｎは信号パスの数である）を各ロウ内に用いるが、同じ数または異なる数の水平スタブを用いることによって、ロウごとに同じ数の接続、またはロウごとに異なる数の接続が得られ得る。一例を挙げると、例示の実施形態を改変して８個のスタブを提供し得、そしてさらなるスタブを用いて、さらなるＬＩＭ接続にさらなる結合を提供し得る。あるいは、また他の例を挙げると、同じロウ内のスタブにＶラインあたりさらなる接続を提供するように例示の実施形態を改変することによって、例示の同じ数のスタブを用いて、ＶラインからＬＩＭ接続までのさらなる結合を提供し得る（例えば、同じロウ内の異なるＬＩＭに接続するための、２つの異なるスタブに同じＶラインを結合するさらなる接続）。
【０２１９】
図１０は、不良ロウＬＡＢ２およびＬＡＢ７を修復するために特定の領域において冗長動作モードを実施するように構成された図８の部分７００を示す。
【０２２０】
冗長動作モードで動作する場合、不良ロウＬＡＢ２から予備ロウＬＡＢ６までのルーティングに影響が及ぼされる。冗長動作モードで動作する場合も、不良ロウＬＡＢ７からロウＬＡＢ１２までのルーティングに影響が及ぼされる。予備ロウは、ロウＬＡＢ１２より下に存在するが、別には示さない。したがって、図８〜図１０は、２つの修復可能領域（これはそれぞれ、不良ロウの修復を適応し得る）の一部を表す。別の実施形態において、より多い数またはより少ない数の修復可能領域は、所望数の修復可能領域により、予備ロウを提供することによって、同様のセクション上に規定され得る。
【０２２１】
図１０に図示するように、冗長で動作する場合、図９のノーマル動作モードにおいて例示される同じ４つの信号パス（７６、７７、７８および７９）が提供される。しかし、図１０に例示する冗長動作において、各Ｖラインのテールを用いて、不良ロウから予備ロウまでの領域内で、接続を１つのロウだけ下にシフトする。
【０２２２】
ロウＬＡＢ１において、図１０に示すすべての接続は図９に示す接続と同一であることに留意されたい。ロウＬＡＢ１は不良ロウＬＡＢ２の上であるため、ノーマルモードに関して、ロウＬＡＢ１からの接続のシフトは必要ではない。しかし、ロウＬＡＢ２から開始して、接続は不良ロウＬＡＢ２を回避するように下方へシフトされ、予備ロウＬＡＢ６を用いて、接続群７２０内の同じ信号パスおよび対応するステッチ接続、接続群７１０内のＤＩＭ接続、および接続群７４０内のＬＩＭ接続を適応する。
【０２２３】
ステッチ接続は、以下のように下方にシフトされる。すなわち、不良ロウのＬＡＢ２内において、ドライバ７５１および７５２はトライステートされる。信号パス７７は、図９に示すようにロウＬＡＢ２内でトラック３からトラック２までステッチされる代わりに、図１０に示すようにロウＬＡＢ３内でトラック３からトラック２までステッチされる。信号パス７７は、テール３ａ〜ｔをスタブＨ−３に結合するロウＬＡＢ３内の冗長モード接続７３２に、テール３ａ〜ｔを介して接続する。次いで、スタブＨ−３は、冗長モード接続７０２によって冗長ドライバ７５２に結合される。図示するように、冗長ドライバ７５２は、スタブＨ−４への冗長モード接続７３２およびトラック２内のＶライン２ｂにスタブＨ−４を結合する接続７３１を介して、トラック２内のＶラインを駆動する。
【０２２４】
図１０にさらに図示するように、図９に示すノーマル動作モードに対して、冗長動作モードで、以下のさらなるステッチ接続を下方にシフトする。信号パス７８は、ロウＬＡＢ３内でトラック４からトラック３までステッチされる代わりに、図示するように、ロウＬＡＢ４内でトラック４からトラック３までステッチするように、テール４ａ〜ｔを介して接続する。信号パス７９は、ロウＬＡＢ４内でトラック５からトラック４までステッチされる代わりに、図示するように、ロウＬＡＢ５内でトラック５からトラック４までステッチするように、テール５ａ〜ｔを介して接続する。信号パス７６は、ロウＬＡＢ５内でトラック１からトラック５までステッチされる代わりに、図示するように、予備ロウＬＡＢ６内でトラック１からトラック５までステッチするように、テール１ｂ〜ｔを介して接続する。予備ロウＬＡＢ６から不良ロウＬＡＢ７までにおいて接続の下方シフトは生じないが、不良ロウＬＡＢ７からロウＬＡＢ１２までは、図９に示すノーマルモードに対して、図１０に示す冗長モードにおいてステッチ接続の下方シフトは以下のように続く。信号パス７７は、ロウＬＡＢ７内でトラック２からトラック１までステッチされる代わりに、図示するように、ロウＬＡＢ８内でトラック２からトラック１までステッチするように、テール２ｂ〜ｔを介して接続する。信号パス７８は、ロウＬＡＢ８内でトラック３からトラック２までステッチされる代わりに、図示するように、ロウＬＡＢ９内でトラック３からトラック２までステッチするように、テール３ｂ〜ｔを介して接続する。信号パス７９は、ロウＬＡＢ９内でトラック４からトラック３までステッチされる代わりに、図示するように、ロウＬＡＢ１０内でトラック４からトラック３までステッチするように、テール４ｂ〜ｔを介して接続する。信号パス７９は、ロウＬＡＢ１０内でトラック５からトラック４までステッチされる代わりに、図示するように、ロウＬＡＢ１１内でトラック５からトラック４までステッチするように、テール５ｂ〜ｔを介して接続する。信号パス７６は、ロウＬＡＢ１１内でトラック１からトラック５までステッチされる代わりに、図示するように、ロウＬＡＢ１２内でトラック１からトラック５までステッチするように、テール１ｃ〜ｔを介して接続する。
【０２２５】
図１０に図示するように、図８に関して記載するＶラインおよび各テールに関する実際の長さ（すなわち、予備ロウを越えないラインの場合、所望の論理長＋１であり、予備ロウを越えるラインの場合、所望の論理長＋２であり、テールを介して予備ロウ内へ達するのみのラインの場合、所望の論理長＋１または＋２である）を選択すると、予備ロウを越えているか否かに関わらず、ノーマル動作モードおよび冗長動作モードの両方で、一貫した論理長を維持することが可能になる。例えば、Ｖライン２ｂは、テール２ｂ〜ｔと共に、予備ロウＬＡＢ６を越え、そして実際の長さ６を有する。冗長モードにおいて、Ｖライン２ｂおよびテール２ｂ〜ｔの論理長は４である。冗長動作モードにおいて、Ｖライン２ｂは、ロウＬＡＢ３から駆動され、４である論理長はロウＬＡＢ４、ＬＡＢ５、予備ロウＬＡＢ６およびロウＬＡＢ８を数える（ロウＬＡＢ７は不良であり、数えられない）。これは、テール２ｂ〜ｔと共にライン２ｂが、図９に示すノーマル動作モードで有した論理長と同じ論理長である。ここで、ライン２ｂは、ロウＬＡＢ２から駆動され、予備ロウＬＡＢ６は用いられないため、４である論理長はロウＬＡＢ３、ＬＡＢ４、ＬＡＢ５およびＬＡＢ７を数える。ライン２ｂはさらに、予備ロウを越えない物理的により短いラインの論理長と同じ論理長である。例えば、テール１ｃ〜ｔと共にライン１ｃは、実際の長さが５であり、ロウＬＡＢ８、ＬＡＢ９、ＬＡＢ１０、ＬＡＢ１１およびＬＡＢ１２を数える。しかし、その論理長は４である。図１０に示す冗長動作において、ライン１ｃはロウＬＡＢ８から駆動され、したがって、４である論理長はロウＬＡＢ９、ＬＡＢ１０、ＬＡＢ１１およびＬＡＢ１２を数える。これは、テール１ｃ〜ｔと共にライン１ｃが、図９に示すノーマル動作モードで有する論理長と同じ論理長である。ここで、ライン１ｃは、ロウＬＡＢ７から駆動され、しかしテールはノーマル動作モードで用いられないため、４である論理長はロウＬＡＢ８、ＬＡＢ９、ＬＡＢ１０およびＬＡＢ１１を数える。
【０２２６】
他の一例として、図１０に示す冗長モードにおけるＶライン１ｂは、冗長動作モード（図１０）およびノーマル動作モード（図９）の両方において、ロウＬＡＢ１から駆動される。不良ロウＬＡＢ２はロウＬＡＢ１より下であり、したがって、接続およびロウＬＡＢ１の駆動点は、ロウＬＡＢ２を修復するために冗長で動作する場合には、シフトする必要はない。しかし、テール１ｂ〜ｔと共にライン１ｂの論理長は維持される。特に、冗長動作における論理長は４であり、ロウＬＡＢ３、ＬＡＢ４、ＬＡＢ５および予備ロウＬＡＢ６を数える（不良ロウＬＡＢ２は数えない）。これは、テール１ｂ〜ｔと共にライン１ｂが、図９に示すノーマル動作モードで有する論理長と同じ論理長である。ここで、ライン１ｂも、ロウＬＡＢ１から駆動され（ロウＬＡＢ２はノーマル動作で良好であると想定され、したがって、論理長に数えられる）、しかしテールはノーマル動作モードで用いられないため、４である論理長が、ロウＬＡＢ２、ＬＡＢ３、ＬＡＢ４およびＬＡＢ５を数える（予備ロウＬＡＢ６はノーマル動作モードで用いられないことに留意されたい）。
【０２２７】
図１１〜図１２は、ＰＬＤ内に複数のロウを含む部分８００を示す。部分８００は、８つのＬＡＢのロウ、ロウＬＡＢ１〜ＬＡＢ８を含む。部分８００は、ワイヤの６つのトラック、トラックＡ、Ｂ、Ｃ、Ｄ、ＥおよびＦを含む。ドライバカラム７８０内のドライバを用いる例示のワイヤが、同じ相対方向（例えば、下流）において全て駆動信号であった、図８〜図１０の部分７００とは対照的に、図１１〜図１２の部分８００は上流ワイヤおよび下流ワイヤの両方を含む。ワイヤの６つのトラックは、３つの下流トラックＡ、ＢおよびＣ、ならびに３つの上流トラックＤ、ＥおよびＦを含む。さらに図示するのは、上流ドライバ８７１および下流ドライバ８７２である。
【０２２８】
図１１に示す部分において、トラックＡは、ＶラインＡ１およびテールＡ１〜ｔならびにＶラインＡ２を含む。トラックＢは、ＶラインＢ１およびテールＢ１〜ｔならびにＶラインＢ２を含む。トラックＣは、ＶラインＣ１およびテールＣ１〜ｔならびにＶラインＣ２を含む。トラックＤは、ＶラインＤ１およびテールＤ１〜ｔならびにＶラインＤ２を含む。トラックＥは、ＶラインＥ１およびテールＥ１〜ｔならびにＶラインＥ２を含む。トラックＦは、テールＦ１〜ｔならびにＶラインＦ２およびテールＦ２〜ｔを含む。
【０２２９】
部分８００は、水平スタブｈ１、ｈ２、ｈ３、ｈ４、ｈ５およびｈ６をさらに含む。接続８３１および８３２は、図示するように、Ｖラインを水平スタブに結合し、そしてさらに、ドライバ出力部を水平スタブに結合する。
【０２３０】
部分８００は、接続８０１および８０２の群８１０、８２０および８４０をさらに含む。群８１０は、Ｈラインを駆動するＤＩＭへの接続８０１および８０２を含む（ＤＩＭおよびＨラインは別個に図示しない）。群８２０は、ＤＩＭを介したＶラインと、ドライバ８７１または８７２との間をステッチする接続８０１および８０２を含む（ＶラインＤＩＭとは別個に図示しない）。群８４０は、ＬＥへのルーティング用のＬＩＭへの接続８０１および８０２を含む（ＬＩＭおよびＬＥは別個に図示しない）。群８２０に関して、群８２０が接続８０１および接続８０２の両方を有するロウの場合、これらの接続は、各スタブから接続して、同じＶラインＤＩＭの異なる入力部（ＶラインＤＩＭの残りは別個に図示しない）およびＶラインＤＩＭがドライバ８７１およびドライバ８７２の両方に接続する出力部を形成する。
【０２３１】
図１１〜図１３に図示するように、冗長モード接続８０２のパターンは通常、ロウからロウまでの接続８０１に冗長を提供する。例えば、図１１に示すロウＬＡＢ２およびＬＡＢ３内のＬＩＭ群８４０内の接続のパターンを考えられたい。ロウＬＡＢ２において、接続８０１は、図示するように、接続８３１を介して、ロウＬＡＢ２のスタブｈ２およびｈ１それぞれによって、ＶラインＥ１およびＦ２に結合されたＬＩＭ接続を提供する。ロウＬＡＢ３において、接続８０２は、接続８０１にとって冗長となり得るＬＩＭ接続（群８４０）をロウＬＡＢ２内のＬＩＭに提供する。特に、ロウＬＡＢ３において、接続８０２は、接続８３１を介して、ロウＬＡＢ３のスタブｈ２およびｈ１それぞれによって、ＶラインＥ１およびＦ２に結合された冗長ＬＩＭ接続を提供する。これらのロウＬＡＢ３のＬＩＭ接続を冗長モードで用いて、ちょうど記載したロウＬＡＢ２のＬＩＭ接続に置換し得る。
【０２３２】
同様の様態で、図１１に示すロウＬＡＢ２およびＬＡＢ３内のＤＩＭ群８１０内の接続のパターンを考えられたい。ロウＬＡＢ２において、接続８０１は、図示するように、接続８３１を介して、ロウＬＡＢ２のスタブｈ４によって、ＶラインＣ１に結合されたＤＩＭ接続を提供する。ロウＬＡＢ３において、接続８０２は、接続８０１にとって冗長となり得るＤＩＭ接続（群８１０）をロウＬＡＢ２内のＤＩＭに提供する。特に、ロウＬＡＢ３において、接続８０２は、図示するように、接続８３１を介して、ロウＬＡＢ３のスタブｈ４によって、ＶラインＣ１に結合された冗長ＤＩＭ接続を提供する。このロウＬＡＢ３のＤＩＭ接続を冗長モードで用いて、ちょうど記載したロウＬＡＢ２のＤＩＭ接続に置換し得る。
【０２３３】
予備ロウＬＡＢ６において、ロウＬＡＢ６がノーマル動作モードの間に用いられないため、冗長モードのみの接続８０２が存在する。さらに、予備ロウＬＡＢ６の下のロウＬＡＢ７において、ロウＬＡＢ７を用いずに予備ロウＬＡＢ６を置換するため、冗長モードのみの接続８０２および８３２が存在する必要はない。ロウＬＡＢ６がノーマル動作モードで用いられないため、その種々の接続は、冗長動作モード用に、ロウＬＡＢ７において複製される必要はない。
【０２３４】
図１１〜図１３に示す部分８００において、上流ドライバ８７１および下流ドライバ８７２の役割は、ロウごと、そしてノーマルモードドライバと冗長モードドライバとの間で交代する。例えば、ロウＬＡＢ３において、ドライバ８７２はノーマル動作モードで用いられ、ドライバ８７１は冗長動作モードで用いられる。対照的に、ロウＬＡＢ４において、ドライバ８７１はノーマル動作モードで用いられ、ドライバ８７２は冗長動作モードで用いられる。ロウの間のこのようなドライバの交代を、図１２および図１３ならびに添付のテキストに関して、さらに例示および説明をする。
【０２３５】
図１２は、ノーマル動作モードに、ロウＬＡＢ６における予備ロウ、ならびに４つの信号パス８１、８２、８３および８４に対するルーティングを提供するように構成された図１１の部分８００を示す。信号パス８１および８２は下流信号パスであり（すなわち、信号は冗長モードロウシフト方向と順方向に駆動される）、信号パス８３および８４は上流である（すなわち、信号は冗長モードロウシフト方向と逆方向に駆動される）。３つの物理トラック、トラックＡ、ＢおよびＣを用いて、２つの下流信号パス８１および８２に対するルーティングを提供する。３つの他の物理トラック、トラックＤ、ＥおよびＦを用いて、２つの上流信号パス８３および８４に対するルーティングを提供する。
【０２３６】
ロウＬＡＢ１内の信号パス８１から開始して、信号パス８１はトラックＢ上に提供される。しかし、ロウＬＡＢ１内において、信号パス８１は以下のようにあるＶラインから別のＶラインにステッチする。信号パス８１は接続８３１によってスタブｈ５に結合される。図示するように、スタブｈ−５から、信号パス８１は、接続８０１によって下流ドライバ８７２に結合される。ドライバ８７２から、信号パス８１は接続８３１によってスタブｈ６に結合される。図示するように、スタブｈ６から、信号パス８１は別の接続８３１によってトラックＡ内のＶラインに結合される。信号パス８１は、ロウＬＡＢ５までトラックＡ内で続行する。ロウＬＡＢ５において、信号パス８１は接続８３１によってスタブｈ６に結合される。次いで、スタブｈ６は、接続８０１によってドライバ８７２の入力部に結合される。図示するように、ドライバ８７２の出力部は、接続８３１によってスタブｈ４に結合される。次いで、スタブｈ４において、信号パス８１は別の接続８３１によってトラックＣ内のＶラインに結合される。
【０２３７】
ここでロウＬＡＢ１内の信号パス８２に進むと、信号パスはトラックＣ上に提供される。ロウＬＡＢ３内において、信号パス８２は以下のようにあるＶラインから別のＶラインにステッチする。信号パス８２は接続８３１によってスタブｈ４に結合される。図示するように、スタブｈ−４から、信号パス８２は、接続８０１によってドライバ８７２の入力部に結合される。図示するように、ロウＬＡＢ３内のドライバ８７２の出力部から、信号パス８２は接続８３１によってスタブｈ５に結合される。スタブｈ５から、信号パス８２は別の接続８３１によってトラックＢ内のＶラインに結合される。信号パス８２は、ロウＬＡＢ８までトラックＢ内で続行する。ロウＬＡＢ８において、信号パス８２は接続８３１によってスタブｈ５に結合される。次いで、スタブｈ５は、接続８０１によってドライバ８７２の入力部に結合される。図示するように、ロウＬＡＢ８内のドライバ８７２の出力部は、接続８３１によってスタブｈ６に結合される。次いで、スタブｈ６は別の接続８３１によってトラックＡ内のＶラインに結合される。
【０２３８】
上流信号パス８３および８４用のステッチを、ページの下から上まで記載する。ロウＬＡＢ８内の信号パス８３に進むと、信号パスはトラックＥ上に提供される。ロウＬＡＢ７内において、信号パス８３は以下のようにあるＶラインから別のＶラインにステッチする。信号パス８３は接続８３１によってスタブｈ２に結合される。図示するように、スタブｈ２から、信号パス８３は、接続８０１によってドライバ８７１の入力部に結合される。図示するように、ロウＬＡＢ７内のドライバ８７１の出力部から、信号パス８３は接続８３１によってスタブｈ１に結合される。スタブｈ１から、信号パス８３は別の接続８３１によってトラックＦ内のＶラインに結合される。信号パス８３は、ロウＬＡＢ２までトラックＦ内を進む。ロウＬＡＢ２において、信号パス８３は接続８３１によってスタブｈ１に結合される。次いで、スタブｈ１は、接続８０１によってドライバ８７１の入力部に結合される。図示するように、ロウＬＡＢ２内のドライバ８７１の出力部は、接続８３１によってスタブｈ３に結合される。次いで、スタブｈ３において、信号パス８３は別の接続８３１によってトラックＤ内のＶラインに結合される。
【０２３９】
ロウＬＡＢ８内の信号パス８４に進むと、信号パスはトラックＤ上に提供される。ロウＬＡＢ４内において、信号パス８４は以下のようにあるＶラインから別のＶラインにステッチする。信号パス８４は接続８３１によってスタブｈ３に結合される。図示するように、スタブｈ３から、信号パス８４は、接続８０１によってドライバ８７１の入力部に結合される。図示するように、ロウＬＡＢ４内のドライバ８７１の出力部から、信号パス８４は接続８３１によってスタブｈ２に結合される。スタブｈ２から、信号パス８４は別の接続８３１によってトラックＥ内のＶラインに結合される。
【０２４０】
ノーマル動作モードにおいて、接続は予備ロウＬＡＢ６内で用いられない。したがって、ロウおよび信号パスがステッチ接続せずにロウを延びるように、下流ドライバ８７２がトライステートされる。他の冗長ドライバも、ノーマル動作モードの間にトライステートされる。特に、ロウＬＡＢ１内の上流ドライバ８７１、ロウＬＡＢ２内の下流ドライバ８７２、ロウＬＡＢ３内の上流ドライバ８７１、ロウＬＡＢ４内の下流ドライバ８７２、ロウＬＡＢ５内の上流ドライバ８７１およびロウＬＡＢ８内の上流ドライバ８７１も冗長であり、したがって、ノーマル動作モードにおいてオフにされる。
【０２４１】
図１３は、図１１の部分８００を示す。部分８００は、特定領域において冗長モード動作を実施して不良ロウＬＡＢ２を修復するように構成される。
【０２４２】
冗長モード動作になると、不良ロウＬＡＢ２から予備ロウＬＡＢ６へのルーティングに影響する。図１３に示すように、冗長になると、図１２のノーマルモード動作に例示されたのと同じ４つの信号パス（８１、８２、８３、および８４）に提供がなされる。しかし、図１３において例示される冗長動作において、各Ｖ−ラインのテールを利用して、不良ロウから予備ロウへ領域において１ロウ下へステッチ接続をシフトする。
【０２４３】
ロウＬＡＢ１において、図１３に例示したすべての接続は、図１２において示した接続と同一であることに留意されたい。ロウＬＡＢ１は不良ロウＬＡＢ２より上にあるので、ノーマルモードについてロウＬＡＢ１からの接続のシフトは全く必要でない。しかし、ロウＬＡＢ２から始まって、接続を下方へシフトして不良ロウＬＡＢ２をバイパスし、そして予備ロウＬＡＢ６を利用し、接続グループ８２０中に同じ信号パスおよび対応のステッチ接続、接続グループ８１０中にＤＩＭ接続、およびＬＩＭ接続を接続グループ８４０中に収納する。
【０２４４】
図１３において例示するように、ステッチ接続を図１２において例示されるノーマルモード動作に対して下方に、以下のようにシフトされる。不良ロウＬＡＢ２において、ドライバ８７１および８７２がトリステート（ｔｒｉｓｔａｔｅ）にされる。図１２において例示されるようにロウＬＡＢ２においてトラックＦからトラックＤへステッチされる代わりに、上流信号パス８３は、図１３において例示されるようにロウＬＡＢ３においてトラックＦからトラックＤへステッチされる。ロウＬＡＢ３において、信号パス８４は、スタブｈ１に接続８３１を介して接続し、次いでスタブｈ１は、図示されるように冗長モード接続８０２によって上流ドライバ８７１の入力に結合される。ドライバ８７１の出力は冗長接続８３２によってスタブｈ３に結合され、上流のＶ−ラインＤ１へ続くために、次いでスタブｈ３は別の接続８３２によってトラックＤにおけるテールＤ１−ｔに結合される。図１２において例示するようにロウＬＡＢ３においてトラックＣからトラックＢへステッチされる代わりに、下流信号パス８２は、図１３に示すようにＬＡＢ４においてトラックＣからトラックＢへステッチされる。信号パス８２は、ロウＬＡＢ４においてテールＣ１−ｔを介して冗長モード接続８３２に接続し、テールＣ１−ｔをスタブｈ４に結合し、次いでスタブｈ４は冗長モード接続８０２によってドライバ８７２に結合される。ドライバ８７２は、トラックＢにおけるＶ−ラインを冗長モード接続８３２を介してスタブｈ５および接続８３１へ駆動する。接続８３１は、図示されるように、トラックＢにおいてスタブｈ５をＶ−ラインＢ２に結合する。
【０２４５】
図１３にさらに例示するように、以下のさらなるステッチ接続は、図１２において例示されるノーマルモード動作に対して、冗長モード動作において下方へシフトされる。ロウＬＡＢ４においてトラックＤからトラックＥにステッチされる代わりに（図１２）、上流信号パス８４は、例示のように（図１３）ロウＬＡＢ５におけるテールＥ１−ｔを利用してトラックＤからトラックＥにステッチされる。ロウＬＡＢ５においてトラックＡからトラックＣにステッチされる代わりに（図１２）、下流信号パス８１は、例示されるようにロウＬＡＢ６におけるテールＡ１−ｔを利用してトラックＡからトラックＣへステッチされる。
【０２４６】
図１４は、ＨＩＯ回路部分９００を示す。ＨＩＯ回路部分９００は、ＨＩＯバス部分９１０およびＨＩＯリスニング／駆動部分９２０を含む。「ＨＩＯ」は、デバイスの両側にあるＩＯと通信するための回路をいう。ＨＩＯバス部分９１０は、垂直ＨＩＯトラックＪ、Ｋ、Ｌ、Ｍ、Ｎ、Ｏ、およびＰを有し、各トラックは複数のＨＩＯロウにかかる。例示のように、例示されるＨＩＯトラックはロウＲｎ、Ｒｎ＋１、Ｒｎ＋２、Ｒｎ＋３、Ｒｎ＋４、Ｒｎ＋５、Ｒｎ＋６、予備ロウＲｎ＋７、およびロウＲｎ＋８にかかる。本例示の実施形態において、例示のＨＩＯロウは、デバイスの論理領域ロウに対応する。デバイスのＨＩＯ回路部分９００は一部である。しかし、別の実施形態においては、そのような対応は、本発明の精神および範囲を必ず逸脱せずには存在しないこともある。
【０２４７】
各トラックの例示の部分は、複数のラインを含む。トラックＪは、ラインＪ１、テールＪ１−ｔ、およびラインＪ２を含む。トラックＫは、テールＫ１−ｔ、ラインＫ２、およびテールＫ２−ｔを含む。トラックＬは、ラインＬ１、テールＬ１−２、ならびにラインＬ２およびテールＬ２−ｔを含む。トラックＭは、ラインＭ１、テールＭ１−ｔ、およびラインＭ２を含む。トラックＮは、ラインＮ１、テールＮ１−ｔ、およびラインＮ２を含む。トラックＯは、ラインＯ１、テールＯ１−ｔ、およびラインＯ２を含む。トラックＰは、ラインＰ１、テールＰ１−ｔ、およびラインＰ２を含む。
【０２４８】
例示の実施形態において、予備ロウを横切るトラックラインは、かかるロウによって測定して、予備ロウを横切らないトラックラインよりも１物理長より長い。例えば、ラインＪ１およびテールＪ１−ｔは、合わせて、物理的に６単位長であり、ロウＲｎ＋１〜Ｒｎ＋６をカウントする。対照的に、ラインＬ２およびテールＬ２−ｔは、合わせて、物理的に７単位長であり、ロウＲｎ＋３〜Ｒｎ＋９をカウントする（ロウＲｎ＋９は分けて図示されないが、図示のように、テールＬ２−ｔはロウＲｎ＋８で終了しない。むしろ、次のロウとなるロウＲｎ＋９の方へ拡張する）。ノーマルおよび冗長モードにおいて、テールＪ１−ｔと合わさったラインＪ１およびテールＬ２−ｔに合わさったＬ２の両方とも論理長５を有する。例えば、ノーマルモードにおいて、いずれのラインもそれぞれのテールを使用せず、そして予備ロウＲｎ＋７を横切るラインＬ２の部分は論理長にカウントされない。なぜなら、その部分はノーマル動作モードにおいてバイパスされるからである。テールＫ２−ｔと合わさったラインＫ２はまた、物理長７を有するが、一貫した論理長の局面は、Ｋ２−ｔがロウＲｎ＋８へ拡張しない場合（テールＫ２−ｔのその部分が必要でないため）でさえ、ラインＫ２およびテールＫ２−ｔについて提供される。図８〜１０において例示した実施形態に関して検討したように、別の実施形態は、例示の実施形態の他の局面から必ずしも逸脱せずに同じ物理長を有するラインを提供し得る。しかし、そのような別の実施形態は、状況に依存して、予備ロウの上で終了するラインのステッチの制限に対応する必要があり、そしてまた、予備ロウが横切られるかどうかに依存して異なる論理長に対応する必要がある。
【０２４９】
リスニング／駆動部分９２０は、各ロウにおいて、ＨＩＯリスニング（入力）バッファ９１１、９１２、９１３、９１４、９１５、９１６、および９１７、ＨＩＯ出力マルチプレクサ９４１、９４２、９４３、および９４４ならびにＨＩＯ出力バッファ９３１、９３２、９３３、および９３４を含むＨＩＯ出力回路を含む。図示されるように、ＨＩＯ出力マルチプレクサはそれぞれＨＩＯ出力バッファに結合される。また、各ロウにはステッチライン９６１が含まれる。
【０２５０】
ＨＩＯ回路部分９００は、外部連絡のためのデバイスピン（分けて図示されないさらなるＩＯ回路およびピン）を介してさらなるＩＯ回路に接続される。ＨＩＯ回路部分９００はまた、デバイスコア（分けて図示されないデバイスコア）へおよびデバイスコアから信号を連絡するように結合される。
【０２５１】
ＨＩＯ回路部分９００はさらに、接続９０１および接続９０２を含む。図１５〜１６およびそれに対応する本文においてより詳細に例示および記載するように、接続９０１は、ＨＩＯバス部分９１０からＨＩＯリスニング／駆動部分９２０へのノーマルモード経路を提供して、ＨＩＯ信号をバスからＨＩＯへ提供する。いくつかの接続９０１はまた、ＨＩＯバス部分９１０におけるトラックのためのノーマルモード経路を提供して、１つのトラックラインを別のトラックラインへステッチライン９６１を通ってＨＩＯリスニング／駆動部分９２０における特定のＨＩＯ出力マルチプレクサ９４１〜９４４およびＨＩＯ出力バッファ９３１〜９３４を介してステッチする。いくつかの接続９０１はまた、ＨＩＯバス部分９１０におけるトラックのためのノーマルモード経路を提供し、特定のトラックがステッチしないロウにおけるＨＩＯ出力バッファ９３１〜９３４から信号を受信する。いくつかのノーマル接続９０１は、いくつかの接続９０２と伴に、ＨＩＯバス部分９１０からＨＩＯリスニング／駆動部分９２０への冗長モード経路を提供する。他の接続９０２は、ＨＩＯバス部分９２０におけるトラックのための冗長モード経路を提供して、１つのトラックラインを別のトラックラインへステッチライン９６１を通って特定のＨＩＯ出力マルチプレクサ９４１〜９４４およびＨＩＯ出力バッファ９３１〜９３４を介してステッチする。他の接続９０１および９０２は、ＨＩＯ部分９１０のための冗長モード経路を提供して、ステッチ以外の目的のためにＨＩＯバス部分９２０のトラックを駆動する。
【０２５２】
例示の実施形態において、接続９０１および９０２は、配線され、そして構成要素中へロードされたデータに基づいてフィールドプログラムされない。これらの接続のいくつかは、構成要素（分けて図示されない構成要素）から提供されるプログラミングデータに基づいて活性化されるステッチ経路オプションを、ステッチライン９６１からの入力を選択するようにプログラムされ得るＨＩＯ出力マルチプレクサ９４１〜９４４に提供する。これらの接続のいくつかはまた、構成要素（分けて図示されない構成要素）から提供されるプログラミングデータに基づいて活性化される構成経路オプションを、リスニングバッファ９１１〜９１７へ提供する。しかし、別の実施形態において、構成要素、融合またはアンチ融合要素へロードされたデータに基づいてフィールドプログラムされた接続は、接続９０１および９０２などの配線された接続に置換され得る。
【０２５３】
図１５は、５つのノーマルモード信号パス９１、９２、９３、９４、および９５を提供するように構成されたＨＩＯ回路部分９００を示す。太字ラインは、各垂直パスを示し、そして各信号パスに関連するリスニングおよびステッチ経路を示す。
【０２５４】
信号パス９１に始まり、ロウＲｎにおいて、信号パス９１はトラックＬにおいてラインＬ１上に提供される。ロウＲｎにおいて、パス９１は、図示のようにＨＩＯリスニングバッファ９１３を通ってリスニングされる。バッファ９１３への経路オプションは、図示のように接続９０１によって提供され得る。また、ロウＲｎにおいて、信号パス９１は、以下のように、トラックＬにおけるラインＬ１からトラックＪにおけるラインＪ１へステッチする。信号パス９１は、図示のように、リスニングバッファ９１３を通って接続９０１によって結合される（リスニングに使用される同じ接続はまた、ステッチ経路の一部のために使用される）。別の接続９０１は、図示のように信号パス９１をステッチライン９６１に結合する。マルチプレクサ９４１（ロウＲｎ）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のように出力をバッファ９３１へ提供する。次いで、バッファ９３１は、図示のように信号パスをトラックＪにおけるラインＪ１に接続９０１を通って提供するように結合される。
【０２５５】
信号パス９１は、ラインＪ１上をロウＲｎ＋１、Ｒｎ＋２、Ｒｎ＋３、およびＲｎ＋４〜ロウＲｎ＋５を通って続く。ロウＲｎ＋１において、信号パス９１は、図示のように接続９０１によってラインＪ１に結合されたリスニングバッファ９１１を通ってリスニングされる。ロウＲｎ＋２、Ｒｎ＋３、Ｒｎ＋４、およびＲｎ＋５において、信号パス９１は、図示のように接続９０１によって各ロウにおけるラインＪ１に結合されたリスニングバッファ９１３を通ってリスニングされる。ロウＲｎ＋５において、パス９１は、以下のように、トラックＬにおけるラインＪ１からトラックＯにおけるラインＯ２へステッチする。パス９１は、図示のようにリスニングバッファ９１３を通って接続９０１によって結合される（リスニングのために使用された同じ接続がまたステッチ経路の一部のために使用される）。別の接続９０１は、図示のように信号パス９１をステッチライン９６１へ結合する。マルチプレクサ９４２（ロウＲｎ＋５）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のように出力をバッファ９３２へ提供する。次いで、バッファ９３２は、図示のように信号パスをトラックＯにおけるラインＯ２に接続９０１を通って提供するように結合される。
【０２５６】
信号パス９１は、ラインＯ２上をロウＲｎ＋６、Ｒｎ＋７、およびＲｎ＋８を通って続く。ロウＲｎ＋６において、信号パス９１は、図示されるように接続９０１によってラインＯ２に結合されたリスニングバッファ９１２を通ってリスニングされる。ロウＲｎ＋７において、信号パス９１はリスニングされない。なお、ロウＲｎ＋７は予備ロウであり、かつロウＲｎ＋７における入力バッファ９１１〜９１７はノーマルモード動作においてリスニングされない。ロウＲｎ＋８において、信号パス９１は、図示されるように、接続９０１によってラインＯ２に結合されたリスニングバッファ９１３を通ってリスニングされる。
【０２５７】
ともにパス９１が１つのトラックから別のトラックへステッチされるロウの後の第１のロウであるロウＲｎ＋１およびＲｎ＋６を除いて、信号パス９１はリスニングバッファ９１３上でリスニングされる。このことは、多くのＩＯ信号の高いファンアウト要求と一貫する。別の実施形態において、ステッチロウのパーセンテージ、およびしたがって特定の信号パスがリスニングされる特定のバッファが変更されるロウのパーセンテージは、より長いラインを使用することによって低減され得る。例示の実施形態は、論理長５を有するラインを示す。しかし、他の実施形態は、論理長８、１６または５より大きな他の長さを有するラインを使用してさらにＨＩＯ信号パス上に提供される信号のファンアウトを向上する。
【０２５８】
さらなる接続９０１は、信号パス９１がノーマルモード動作において、図示のようにロウＲｎ＋１（バッファ９３１を通る）、ロウＲｎ＋２（バッファ９３１を通る）、ロウＲｎ＋６（バッファ９３２を通る）、およびロウＲｎ＋８（バッファ９３２を通る）においてＨＩＯ回路部分９２０から信号を受信するオプションを提供する。
【０２５９】
信号パス９２に戻って、ロウＲｎにおいて、信号パス９２は、トラックＭにおいてラインＭ１上に提供される。ロウＲｎおよびＲｎ＋１において、図示されるように、信号パス９２は、各ロウにおいて接続９０１によってラインＭ１に結合されるＨＩＯリスニングバッファ９１４を通ってリスニングされる。ロウＲｎ＋１において、信号パス９２は、トラックＭにおけるラインＭ１からトラックＫにおけるラインＫ２に以下のようにステッチする。信号パス９２は、図示のようにリスニングバッファ９１４を通って接続９０１によって結合される。別の接続９０１は、図示のように信号パス９２をステッチライン９６１に結合する。マルチプレクサ９４２（ロウＲｎ＋１）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のようにバッファ９３２へ出力を提供する。次いで、バッファ９３２は、図示のように信号パスを接続９０１を通ってトラックＫにおけるラインＫ２へ提供するように結合される。
【０２６０】
信号パス９２は、ラインＫ２上をロウＲｎ＋２、Ｒｎ＋３、Ｒｎ＋４、およびＲｎ＋５を通ってロウＲｎ＋６へ続く。ロウＲｎ＋２において、信号パス９２は、図示のように接続９０１によってラインＫ２に結合されたリスニングバッファ９１２を通ってリスニングされる。ロウＲｎ＋３、Ｒｎ＋４、Ｒｎ＋５、およびＲｎ＋６において、信号パス９２は、図示のように接続９０１によって各ロウにおいてラインＫ２に結合されたリスニングバッファ９１４を通ってリスニングされる。ロウＲｎ＋６において、パス９２は、以下のようにトラックＫにおけるラインＫ２からトラックＰにおけるラインＰ２にステッチする。信号パス９２は、図示のようにリスニングバッファ９１４を通って接続９０１によって結合される。別の接続９０１は、図示のように信号パス９２をステッチライン９６１に結合する。マルチプレクサ９４３（ロウＲｎ＋６）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のようにバッファ９３３へ出力を提供する。次いで、バッファ９３３は、図示のように信号パスを接続９０１を通ってトラックＰにおけるラインＰ２へ提供するように結合される。
【０２６１】
信号パス９２は、ラインＰ２上をロウＲｎ＋７およびＲｎ＋８を通って続く。予備ロウＲｎ＋７において、信号パス９２はリスニングされない。ロウＲｎ＋８において、信号パスは、図示のように接続９０１によってラインＰ２に結合されたリスニングバッファ９１１を通ってリスニングされる。
【０２６２】
さらなる接続９０１は、信号パス９２が図示のように信号をノーマルモード動作においてロウＲｎ＋２（バッファ９３２を通る）、Ｒｎ＋３（バッファ９３２を通る）およびＲｎ＋８（バッファ９３３を通る）におけるＨＩＯ回路部分９２０から受信するオプションを提供する。
【０２６３】
信号パス９３に戻って、ロウＲｎにおいて、信号パス９３は、トラックＮにおいてラインＮ１上に提供される。ロウＲｎ、Ｒｎ＋１およびＲｎ＋２において、図示されるように信号パス９３は、各ロウにおいて接続９０１によってラインＮ１に結合されるＨＩＯリスニングバッファ９１５を通ってリスニングされる。ロウＲｎ＋２において、信号パス９３は、以下のようにトラックＮにおけるラインＮ１からトラックＬにおけるラインＬ２にステッチする。信号パス９３は、図示のようにリスニングバッファ９１５を通って接続９０１によって結合される。別の接続９０１は、図示のように信号パス９３をステッチライン９６１に結合する。マルチプレクサ９４３（ロウＲｎ＋２）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のようにバッファ９３３へ出力を提供する。次いで、バッファ９３３は、図示のように信号パスを接続９０１を通ってトラックＬにおけるラインＬ２へ提供するように結合される。
【０２６４】
信号パス９３は、ラインＬ２上をロウＲｎ＋３、Ｒｎ＋４、Ｒｎ＋５、およびＲｎ＋６およびＲｎ＋７を通ってロウＲｎ＋８へ続く。ロウＲｎ＋３において、パス９３は、図示のように接続９０１によってラインＬ２に結合されたリスニングバッファ９１１を通ってリスニングされる。ロウＲｎ＋４、Ｒｎ＋５、Ｒｎ＋６、およびＲｎ＋８において、信号パス９３は、図示のように接続９０１によって各ロウにおいてラインＬ２に結合されたリスニングバッファ９１５を通ってリスニングされる。予備ロウＲｎ＋７において、信号パス９３は、リスニングされない。ロウＲｎ＋８において、パス９２は、以下のようにトラックＬにおけるラインＬ２からトラックＪにおけるラインＪ２にステッチする。信号パス９３は、図示のようにリスニングバッファ９１５を通って接続９０１によって結合される。別の接続９０１は、図示のように信号パス９３をステッチライン９６１に結合する。マルチプレクサ９４４（ロウＲｎ＋８）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のようにバッファ９３４へ出力を提供する。次いで、バッファ９３４は、図示のように信号パスを接続９０１を通ってトラックＪにおけるラインＪ２へ提供するように結合される。
【０２６５】
さらなる接続９０１は、信号パス９３が図示のように信号をノーマルモード動作においてロウＲｎ＋３（バッファ９３３を通る）およびＲｎ＋４（バッファ９３３を通る）におけるＨＩＯ回路部分９２０から受信するオプションを提供する。
【０２６６】
信号パス９４に戻って、ロウＲｎにおいて、信号パス９４は、トラックＯにおいてラインＯ１上に提供される。ロウＲｎ、Ｒｎ＋１、Ｒｎ＋２、およびＲｎ＋３において、図示されるように信号パス９４は、各ロウにおいて接続９０１によってラインＯ１に結合されるＨＩＯリスニングバッファ９１６を通ってリスニングされる。ロウＲｎ＋３において、信号パス９４は、以下のようにトラックＯにおけるラインＯ１からトラックＭにおけるラインＭ２にステッチする。信号パス９４は、図示のようにリスニングバッファ９１６を通って接続９０１によって結合される。別の接続９０１は、図示のように信号パス９４をステッチライン９６１に結合する。マルチプレクサ９４４（ロウＲｎ＋３）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のようにバッファ９３４へ出力を提供する。次いで、バッファ９３４は、図示のように信号パスを接続９０１を通ってトラックＭにおけるラインＭ２へ提供するように結合される。
【０２６７】
信号パス９４は、ラインＭ２上をロウＲｎ＋４、Ｒｎ＋５、Ｒｎ＋６、Ｒｎ＋７、およびロウＲｎ＋８を通って続く。ロウＲｎ＋４において、パス９４は、図示のように接続９０１によってラインＭ２に結合されたリスニングバッファ９１２を通ってリスニングされる。ロウＲｎ＋５、Ｒｎ＋６、およびＲｎ＋８において、信号パス９４は、図示のように接続９０１によって各ロウにおいてラインＭ２に結合されたリスニングバッファ９１６を通ってリスニングされる。予備ロウＲｎ＋７において、信号パス９３は、リスニングされない。
【０２６８】
さらなる接続９０１は、信号パス９４が図示のように信号をノーマルモード動作においてロウＲｎ（バッファ９３３を通る）、Ｒｎ＋４（バッファ９３４を通る）、およびＲｎ＋５（バッファ９３４を通る）におけるＨＩＯ回路部分９２０から受信するオプションを提供する。
【０２６９】
信号パス９５に戻って、ロウＲｎにおいて、信号パス９５は、トラックＰにおいてラインＰ１上に提供される。ロウＲｎ＋１、Ｒｎ＋２、Ｒｎ＋３、およびＲｎ＋４において、図示されるように信号パス９５は、各ロウにおいて接続９０１によってラインＰ１に結合されるＨＩＯリスニングバッファ９１７を通ってリスニングされる。ロウＲｎ＋４において、信号パス９５は、以下のようにトラックＰにおけるラインＰ１からトラックＮにおけるラインＮ２にステッチする。信号パス９５は、図示のようにリスニングバッファ９１７を通って接続９０１によって結合される。別の接続９０１は、図示のように信号パス９５をステッチライン９６１に結合する。マルチプレクサ９４１（ロウＲｎ＋４）は、入力としてステッチライン９６１を選択するようにプログラム可能であり、そして図示のようにバッファ９３１へ出力を提供する。次いで、バッファ９３１は、図示のように信号パスを接続９０１を通ってトラックＮにおけるラインＮ２へ提供するように結合される。
【０２７０】
信号パス９５は、ラインＮ２上をロウＲｎ＋５、Ｒｎ＋６、Ｒｎ＋７、およびロウＲｎ＋８を通って続く。ロウＲｎ＋５において、パス９４は、図示のように接続９０１によってラインＮ２に結合されたリスニングバッファ９１１を通ってリスニングされる。ロウＲｎ＋６およびＲｎ＋８において、信号パス９５は、図示のように接続９０１によって各ロウにおいてラインＮ２に結合されたリスニングバッファ９１７を通ってリスニングされる。予備ロウＲｎ＋７において、信号パス９５は、リスニングされない。
【０２７１】
さらなる接続９０１は、信号パス９５が図示のように信号をノーマルモード動作においてロウＲｎ（バッファ９３４を通る）、Ｒｎ＋１（バッファ９３４を通る）、Ｒｎ＋５（バッファ９３１を通る）、およびＲｎ＋６（バッファ９３１を通る）におけるＨＩＯ回路部分９２０から受信するオプションを提供する。
【０２７２】
図１６は、図１４のＨＩＯ回路部分９００を例示する。ＨＩＯ回路部分９００は、図１５において例示される信号パスの冗長モードバージョンを提供して不良ロウＲｎ＋１を修復するように構成される。図１６に例示するように、冗長モード動作に入ると、不良ロウＲｎ＋１と予備ロウＲｎ＋７との間のロウからロウへの各接続は、特定のロウにおけるノーマルモードおよび冗長モード接続を利用してその特定のロウの上方のロウにおけるノーマルモード接続のための冗長性を提供する。ここで、それについてより詳細に記載する。まずステッチ接続について、次にＨＩＯがＨＩＯバスをリスニングする接続について、そして最後にＨＩＯバスがＨＩＯ出力をリスニングする出力接続について記載する。
【０２７３】
ロウＲｎにおいて、信号パスは、図１５において例示されるノーマルモード動作において提供されたのと同じトラックにおいて提供される。Ｒｎ＋１において、リスニングバッファ９１１〜９１７はリスニングされない。ＨＩＯバッファ９３１〜９３４は、冗長モード動作のために不良ロウＲｎ＋１においてトリステートとなり、そしてＨＩＯバスを駆動しない。
【０２７４】
図１６において例示するように、ロウＲｎ＋１において始まり、予備ロウＲｎ＋７に続き、冗長モード動作におけるステッチ接続は、以下のようにノーマルモード動作に対して下方にシフトされる。
【０２７５】
ロウＲｎ＋１においてラインＭ１からラインＫ２へステッチする代わりに、信号パス９２は、テールＭ１−ｔを利用して、ロウＲｎ＋２におけるラインＫ２へステッチのための接続をする。テールＭ１−ｔは、冗長モード接続９０２によってロウＲｎ＋２におけるリスニングバッファ９１４に結合される。リスニングバッファ９１４は、接続９０２によってステッチライン９６１に結合される。ステッチライン９６１は、マルチプレクサ９４２（ロウＲｎ＋２における）によってプログラム可能に選択され、信号パス９２をＨＩＯ出力バッファ９３２に提供し得る。ＨＩＯ出力バッファ９３２は、図示されるように接続９０１によってラインＫ２に接続される。
【０２７６】
ロウＲｎ＋２でラインＮ１からラインＬ２へとステッチする代わりに、信号パス９３は、テールＮ１−ｔを利用して、ロウＲｎ＋３のラインＬ２へのステッチのための接続を行う。図示されるように、テールＮ１−ｔは、冗長モード接続９０２により、ロウＲｎ＋３のリスニングバッファ９１５に結合され、このリスニングバッファは、接続９０２により、ステッチライン９６１に結合され、このステッチラインは、（ロウＲｎ＋３の）マルチプレクサ９４３によりプログラム可能に選択されることにより、接続９０１によりラインＬ２に結合されるＨＩＯ出力バッファ９３３への信号パス９３を提供し得る。
【０２７７】
ロウＲｎ＋４でラインＯ１からラインＭ２へとステッチする代わりに、信号パス９４は、テールＯ１−ｔを利用して、ロウＲｎ＋３のラインＭ２へのステッチのための接続を行う。図示されるように、テールＯ１−ｔは、冗長モード接続９０２により、ロウＲｎ＋４のリスニングバッファ９１６に結合され、このリスニングバッファは、接続９０２により、ステッチライン９６１に結合され、このステッチラインは、（ロウＲｎ＋４の）マルチプレクサ９４４によりプログラム可能に選択されることにより、接続９０１によりラインＭ２に結合されるＨＩＯ出力バッファ９３４への信号パス９４を提供し得る。
【０２７８】
ロウＲｎ＋４でラインＰ１からラインＮ２へとステッチする代わりに、信号パス９５は、テールＰ１−ｔを利用して、ロウＲｎ＋５のラインＮ２へのステッチのための接続を行う。図示されるように、テールＰ１−ｔは、冗長モード接続９０２により、ロウＲｎ＋５のリスニングバッファ９１７に結合され、このリスニングバッファ９１７は、接続９０２により、ステッチライン９６１に結合され、このステッチライン９６１は、（ロウＲｎ＋５の）マルチプレクサ９４１によりプログラム可能に選択されることにより、接続９０１によりラインＮ２に結合されるＨＩＯ出力バッファ９３１への信号パス９５を提供し得る。
【０２７９】
ロウＲｎ＋５でラインＪ１からラインＯ２へとステッチする代わりに、信号パス９１は、テールＪ１−ｔを利用して、ロウＲｎ＋６のラインＯ２へのステッチのための接続を行う。図示されるように、テールＪ１−ｔは、冗長モード接続９０２により、ロウＲｎ＋６のリスニングバッファ９１３に結合され、このリスニングバッファ９１３は、接続９０２により、ステッチライン９６１に結合され、このステッチライン９１６は、（ロウＲｎ＋６の）マルチプレクサ９４２によりプログラム可能に選択されることにより、接続９０１によりラインＯ２に結合されるＨＩＯ出力バッファ９３２への信号パス９１を提供し得る。
【０２８０】
ロウＲｎ＋６でラインＫ２からラインＰ２へとステッチする代わりに、信号パス９２は、テールＫ２−ｔを利用して、予備ロウＲｎ＋７のラインＰ２へのステッチのための接続を行う。図示されるように、テールＫ２−ｔは、冗長モード接続９０２により、ロウＲｎ＋７のリスニングバッファ９１４に結合され、このリスニングバッファは、接続９０２により、ステッチライン９６１に結合され、このステッチラインは、（ロウＲｎ＋７の）マルチプレクサ９４３によりプログラム可能に選択されることにより、接続９０２によりラインＰ２に結合されるＨＩＯ出力バッファ９３３への信号パス９２を提供し得る。
【０２８１】
ロウＲｎ＋８では、接続は、ノーマルモード動作と同じままである。ロウＲｎ＋７は予備ロウであり、ノーマルモード接続を必要としない。ロウＲｎ＋８は、冗長モードでは、ロウＲｎ＋７と置換するためには用いられない。
【０２８２】
さらに図１６に示すように、ロウＲｎ＋１〜Ｒｎ＋７まで、リスニング経路も、ノーマルモード動作に応じてシフトダウンする。図示するように、接続９０１および９０２は、ノーマルモード動作で存在する、既述したＨＩＯリスニング経路に、冗長モードオプションを提供する。信号パス９１で始まり、ノーマルモード動作と同様に、それぞれの接続９０１を介した、ロウＲｎ＋１のバッファ９１１、ならびにロウＲｎ＋２、Ｒｎ＋３、Ｒｎ＋４およびＲｎ＋５のそれぞれのバッファ９１３により、ラインＪ１からリスニングされる代わりに、図示されるように、信号パス９１は、冗長モード動作では、（接続９０２を介した）ロウＲｎ＋２のバッファ９１１、ならびに（接続９０１を介した）ロウＲｎ＋３、（接続９０１を介した）ロウＲｎ＋４、および（接続９０１を介した）ロウＲｎ＋５のそれぞれのバッファ９１３によりラインＪ１からリスニングされ、かつ（接続９０２を介した）ロウＲｎ＋６のバッファ９１３により、テールＪ１−ｔからリスニングされる。さらに、ノーマルモード動作と同様に、接続９０１を介した、ロウＲｎ＋６のバッファ９１２により、ラインＯ２からリスニングされる代わりに、図示されるように、信号パス９１は、冗長モードでは、接続９０２を介した、予備ロウＲｎ＋７のバッファ９１２によりリスニングされる。
【０２８３】
信号パス９２に注目すると、ノーマルモード動作と同様に、接続９０１を介した、ロウＲｎ＋１のバッファ９１４により、ラインＭ１からリスニングされる代わりに、信号パス９２は、冗長モード動作では、（接続９０２を介した）ロウＲｎ＋２のバッファ９１４により、テールＭ１−ｔからリスニングされる。さらに、ノーマルモード動作と同様に、接続９０１を介した、ロウＲｎ＋２のバッファ９１２により、ラインＫ２からリスニングされる代わりに、図示されるように、信号パス９２は、冗長モードでは、接続９０２を介した、ロウＲｎ＋３のバッファ９１２によりリスニングされる。ノーマルモード動作と同様に、それぞれの接続９０１を介した、ロウＲｎ＋３、Ｒｎ＋４、Ｒｎ＋５およびＲｎ＋６のそれぞれのバッファ９１４により、ラインＫ２からリスニングされる代わりに、図示されるように、信号パス９２は、冗長モードでは、それぞれの接続９０１を介した、ロウＲｎ＋４、Ｒｎ＋５、およびＲｎ＋６のそれぞれのバッファ９１４によりリスニングされ、かつ接続９０２を介した、予備ロウＲｎ＋７のバッファ９１４により、テールＫ２−ｔからリスニングされる。
【０２８４】
信号パス９３に注目すると、ノーマルモード動作と同様に、それぞれの接続９０１を介した、ロウＲｎ＋１およびＲｎ＋２のそれぞれのバッファ９１５により、ラインＮ１からリスニングされる代わりに、図示されるように、信号パス９３は、冗長モード動作では、接続９０１を介した、ロウＲｎ＋２のバッファ９１５により、ラインＮ１からリスニングされ、かつ接続９０２を介した、ロウＲｎ＋３のバッファ９１５により、テールＮ１−ｔからリスニングされる。さらに、ノーマルモード動作と同様に、接続９０１を介した、ロウＲｎ＋３のバッファ９１１により、ラインＬ２からリスニングされる代わりに、図示されるように、信号パス９３は、冗長モードでは、接続９０２を介した、ロウＲｎ＋４のバッファ９１１によりリスニングされる。ノーマルモード動作と同様に、それぞれの接続９０１により、ロウＲｎ＋４、Ｒｎ＋５およびＲｎ＋６のそれぞれのバッファ９１５により、ラインＬ２からリスニングされる代わりに、信号パス９３は、それぞれの接続９０１を介した、ロウＲｎ＋５およびＲｎ＋６のそれぞれのバッファ９１５により、ラインＬ２からリスニングされ、かつ接続９０２を介した、予備ロウＲｎ＋７のバッファ９１５によりテールＬ２−ｔからリスニングされる。
【０２８５】
信号パス９４に注目すると、ノーマルモード動作と同様に、それぞれの接続９０１を介した、ロウＲｎ＋１、Ｒｎ＋２、およびＲｎ＋３のそれぞれのバッファ９１６により、ラインＯ１からリスニングされる代わりに、信号パス９４は、冗長モード動作では、それぞれの接続９０１を介した、ロウＲｎ＋２およびＲｎ＋３のそれぞれのバッファ９１６によりラインＯ１からリスニングされ、かつ接続９０２を介した、ロウＲｎ＋４のバッファ９１６により、テールＯ１−ｔからリスニングされる。さらに、ノーマルモード動作と同様に、接続９０１を介した、ロウＲｎ＋４のバッファ９１２により、ラインＭ２からリスニングされる代わりに、図示されるように、信号パス９４は、冗長モードでは、接続９０２を介した、ロウＲｎ＋５のバッファ９１２によりリスニングされる。ノーマルモード動作と同様に、ロウＲｎ＋５およびＲｎ＋６のそれぞれのバッファ９１６により、ラインＭ２からリスニングされる代わりに、図示されるように、信号パス９４は、冗長モード動作では、接続９０１を介した、ロウＲｎ＋６、および接続９０２を介した、予備ロウＲｎ＋７のそれぞれのバッファ９１６により、ラインＭ２からリスニングされる。
【０２８６】
信号パス９５に注目すると、ノーマルモード動作と同様に、それぞれの接続９０１を介した、ロウＲｎ＋１、Ｒｎ＋２、Ｒｎ＋３、およびＲｎ＋４のそれぞれのバッファ９１７により、ラインＰ１からリスニングされる代わりに、信号パス９５は、冗長モード動作では、それぞれの接続９０１を介した、ロウＲｎ＋２、Ｒｎ＋３、およびＲｎ＋４のそれぞれのバッファ９１７により、ラインＰ１からリスニングされ、かつ接続９０２を介した、ロウＲｎ＋５のバッファ９１７により、テールＰ１−ｔからリスニングされる。さらに、ノーマルモード動作と同様に、接続９０１を介した、ロウＲｎ＋５のバッファ９１１により、ラインＮ２からリスニングされる代わりに、図示されるように、信号パス９５は、冗長モードでは、接続９０２を介した、ロウＲｎ＋６のバッファ９１１により、ラインＮ２からリスニングされる。ノーマルモード動作と同様に、接続９０１を介した、ロウＲｎ＋６のバッファ９１７により、ラインＮ２からリスニングされる代わりに、図示されるように、信号パス９５は、冗長モード動作では、接続９０２を介した、予備ロウＲｎ＋７のバッファ９１７により、ラインＮ２からリスニングされる。
【０２８７】
次に、ステッチのコンテクストで既述したものに加えて、信号パス９１〜９５が出力バッファ９３１〜９３４を介して、ＨＩＯ回路部９２０から信号を受け取るためのオプションを提供する接続９０１および９０２に注目すると、ロウからロウへと、接続９０１および９０２が、ＨＩＯバス部分９１０の信号パスがＨＩＯ出力ドライバ９３１〜９３４から信号を受け取るためのオプションを提供する、手前のロウの接続９０１に冗長性を提供する。ロウＲｎ＋２では、図１６に示すように、接続９０１および９０２は、それぞれの出力バッファ９３１および９３４からそれぞれの信号パス９１および９５への冗長経路を提供し、これらの信号パスは、図１５に示すように、ロウＲｎ＋１で同様の経路を提供する接続９０１に冗長性を提供する。ロウＲｎ＋３では、図１６に示すように、接続９０２および９０１は、それぞれの出力バッファ９３１および９３２からそれぞれの信号パス９１および９２への冗長経路を提供し、これらの信号パスは、図１５に示すように、ロウＲｎ＋２で同様の経路を提供する接続９０１に冗長性を提供する。ロウＲｎ＋４では、図１６に示すように、接続９０２および９０１は、それぞれの出力バッファ９３２および９３３からそれぞれの信号パス９２および９３への冗長経路を提供し、これらの信号パスは、図１５に示すように、ロウＲｎ＋３で同様の経路を提供する接続９０１に冗長性を提供する。ロウＲｎ＋５では、図１６に示すように、接続９０２および９０１は、それぞれの出力バッファ９３３および９３４からそれぞれの信号パス９３および９４への冗長経路を提供し、これらの信号パスは、図１５に示すように、ロウＲｎ＋４で同様の経路を提供する接続９０１に冗長性を提供する。ロウＲｎ＋６では、図１６に示すように、接続９０２および９０１は、それぞれの出力バッファ９３４および９３１からそれぞれの信号パス９４および９１への冗長経路を提供し、これらの信号パスは、図１５に示すように、ロウＲｎ＋５で同様の経路を提供する接続９０１に冗長性を提供する。ロウＲｎ＋７では、図１６に示すように、接続９０２は、それぞれの出力バッファ９３１および９３２からそれぞれの信号パス９５および９１への冗長経路を提供し、これらの信号パスは、図１５に示すように、ロウＲｎ＋６で同様の経路を提供する接続９０１に冗長性を提供する。
【０２８８】
不良ロウＲｎ＋１のリスニングバッファ９１１〜９１７から信号を受け取るように結合された、出力バッファ９３１〜９３４、マルチプレクサ９４１〜９４４、およびさらなるＩＯマルチプレクサ（さらなるＩＯマルチプレクサは、図示された回路の左側にあり、個別には示されていない）に、そのロウをディアクティベートする、プログラミングデータを提供することにより、冗長モード動作が得られる。冗長モード動作は、さらに、ノーマルモード構成データを１つのロウだけシフトダウンし、ロウＲｎ＋２〜Ｒｎ＋７のそれぞれの素子をプログラムすることにより得られ、そのデータは、これ以外の場合には、ロウＲｎ＋１〜Ｒｎ＋６のそれぞれのプログラム可能な素子（すなわち、リスニングバッファ９１１〜９１７から信号を受け取るように結合される、出力バッファ９３１〜９３４、マルチプレクサ９４１〜９４４、および個別には示していない、さらなるＩＯマルチプレクサ）に提供される。すでに説明したとおり、代替的な実施形態では、パスゲート等の接続は、（有線接続された）図示される接続９０１および９０２と置換され得、そして、そのような接続に対するプログラミングデータもまた、同様の方法でシフトされる。また、代替的な実施形態では、ＩＯ入力バッファが、図示されるバッファ９１１〜９１７と置換され得、そのような置換バッファは、また次にシフトされ得る、プログラミングデータに基づいて、トリステート可能として提供され得る。
【０２８９】
図１７は、本発明の１つの局面の実施形態に従って、ノーマルモード動作のために構成された冗長回路を備えた、ＬＡＢ−ＬＡＢ専用ルーティング構造部５００を示す。専用ＬＡＢ−ＬＡＢルーティングは、キャリーチェイン（ｃａｒｒｙｃｈａｉｎ）機能または他の機能を実行するために利用され得る。例えば、このような構造は、ある値にあるＬＡＢの論理が作用し、次いで、別のＬＡＢの論理等によるさらなる演算のために、複数のＬＡＢのチェインを通過させることを可能にする。
【０２９０】
ＬＡＢ−ＬＡＢ構造部５００は、それぞれ、論理領域ロウＮ、Ｎ＋１、Ｎ＋２、およびＮ＋３に設けられた、ＬＡＢＮ、ＬＡＢＮ＋１、ＬＡＢＮ＋２、およびＬＡＢＮ＋３を含む。マルチプレクサ５１０は、図示するように、ＬＡＢのＬＥに結合された出力５１１および関連づけられたルーティングを有する。マルチプレクサ５１０は、第１の入力５９１、および第２の入力５９２を有する。第１の入力５９１は、隣接するロウのＬＡＢ論理の出力５８３に結合される。例えば、ロウＮ＋１のマルチプレクサ５１０の第１の入力５９１は、隣接する論理領域ロウＮのＬＡＢＮの論理から信号を選択的に受け取るように結合される。第２の入力５９２は、２つのロウだけ離れた論理領域の出力５８３から信号を選択的に受け取るように結合される。例えば、ロウＮ＋３のマルチプレクサ５１０の入力５９２は、図示するように、ロウＮ＋１の出力５８３から選択的に信号を受け取るように結合される。
【０２９１】
マルチプレクサ５１０は、入力５９１または入力５９２からの入力を選択するか、もしくはそれらのいずれからの入力も選択しないようにプログラム可能である。ノーマルモードでは、これにより、専用ＬＡＢ−ＬＡＢルーティングのチェインを壊す必要なく、１つ以上の予備ロウを定義することが可能になる。図１７に示す例では、マルチプレクサ５１０は、太字で示す、ＬＡＢからＬＡＢへのパスを定義するようにプログラムされた。ロウＮでは、マルチプレクサ５１０は、入力５９１を選択し、その入力の信号をＬＡＢＮのＬＥおよび関連づけられたルーティングに提供する。ＬＡＢＮの論理は、出力５８３で出力を生成するために演算を実行し得る。ロウＮの出力５８３からの出力は、次いで、ＬＡＢＮ＋１の論理（ＬＥおよび関連づけられたルーティング）に提供する入力を選択する、ロウＮ＋１のマルチプレクサ５１０の入力５９１に提供される。ロウＮ＋２は、予備ロウとして定義されるため、ノーマルモード動作では回避される。予備ロウＮ＋２のマルチプレクサ５１０は、入力５９１または入力５９２のいずれも選択しないようにプログラムされる。ＬＡＢＮ＋１の出力５８３からの出力は、パス５５５上を、ロウＮ＋３のマルチプレクサ５１０の入力５９２へと提供される。次いで、このマルチプレクサは、ＬＡＢＮ＋３の論理に提供するためにその入力５９２を選択する。
【０２９２】
図１８は、ロウＮを修復するように構成された、図１７の構造部５００を示す。ロウＮが不良であると判定されると、ロウＮのマルチプレクサ５１０は、入力５９１および５９２のいずれも選択しないようにプログラムされ得、ＬＡＢＮは、構造部５００により回避され得る。ＬＡＢＮの上のロウ（ＬＡＢＮの上のロウは個別に図示していない）のＬＡＢからの出力は、経路５５５上を、ロウＮ＋１のマルチプレクサ５１０の入力５９２に提供される。このマルチプレクサは、ＬＡＢＮ＋１の論理に提供するためにその入力を選択する。ここで、予備ロウＮ＋２は、利用するためにプログラムされる。ロウＮ＋１の出力５８３からの出力は、ロウＮ＋２のマルチプレクサ５１０の入力５９１に提供される。ここで、このマルチプレクサは、その入力を選択し、それをＬＡＢＮ＋２の論理に提供するようにプログラムされる。ロウＮ＋２の出力５８３からの出力は、ロウＮ＋３のマルチプレクサ５１０の入力５９１に提供される。このマルチプレクサは、その入力を選択し、それをＬＡＢＮ＋３の論理に提供するようにプログラムされる。
【０２９３】
図１９は、ロウＮ＋２の上に定義された修復可能領域が必ずしも不良であるロウを有さない場合のロウＮ＋３の不良ロウの修復に適応するように構成された構造５００を示す。ロウＲ＋３は不良であるため、冗長モード動作では、入力５９１および入力５９２のいずれも選択しないように、ロウＲ＋３のマルチプレクサ５１０をプログラムすることにより回避される。予備ロウＮ＋２の上に定義された修復可能領域には実際には不良ロウが存在しないため、他の場合では、このロウは、そのロウが回避されるノーマルモード動作のためにプログラムされる。しかしながら、予備ロウＮ＋２の下のロウが不良である場合、予備ロウＮ＋２の上に定義された修復可能領域を利用された予備ロウＮ＋２にプログラムすることにより、構造部５００が、ＬＡＢ−ＬＡＢルーテイングチェインの２つの隣接するロウを回避するさらなるルーテイングを必要とすることなく、不良ロウＮ＋３を回避することが可能となる。図１９に示す例では、ロウＮ＋１は、実際には不良でない場合にも、不良として扱われる。ロウＮ＋１は回避され、ロウＮ＋１のマルチプレクサ５１０は、入力５９１または５９２のいずれも選択しない。予備ロウのマルチプレクサ５１０は、ロウＮの出力５８３から信号を受け取るように結合された入力５９２を選択するようにプログラムされる。ロウＮ＋２では、図示するように、入力５９２の入力がＬＡＢＮ＋２の論理に提供される。ロウＮ＋３は回避され、ロウＮ＋３のマルチプレクサ５１０は、入力５９１または５９２のいずれも選択しないようにプログラムされる。ロウＮ＋４のマルチプレクサ５１０は、予備ロウＮ＋２の出力５８３から信号を受け取るように結合された入力５９２から入力を選択するようにプログラムされる。
【０２９４】
図１７〜１９に示した実施形態は、信号を下流に提供する。すなわち、ロウシフト方向にロウからロウへと提供する。しかしながら、代替的な実施形態は、信号を上流に提供する。すなわち、ロウからロウシフト方向と反対に提供する。当業者は、図１７〜１９に示す接続にわずかな修正を加えることにより、そのような上流構成が提供されることを理解する。
【０２９５】
別の代替例として、ルーティングが、１より多くの隣接する不良ロウを選択的にスキップするように提供され得る。例えば、代替的な実施形態では、構造５００のマルチプレクサ５１０よりも多くの入力を有するマルチプレクサが提供され得、これらのさらなる入力は、例えば、３つのロウだけ離れた論理出力に結合され得る一方で、２つのロウだけ離れているか、または隣接するロウからの論理出力からの信号を受け取るように選択され得る入力をなおも提供する。
【０２９６】
また、図１７〜１９の実施形態を修正し、マルチプレクサ５１０が、いずれの入力も選択しないのではなく、ノーマルモード動作では予備ロウに対して、そして冗長モード動作では不良ロウに対して、１つの入力、例えば、入力５９２を単にリスニングすることは好適であり得る。このようなロウの論理素子は、通常、ＰＬＤの構成要素によりアイドリングに設定されるため、このようなロウのマルチプレクサ５１０は、いずれの場合にも、アクティベートされた素子に出力を提供しない。このような制御論理は、選択されない入力のために提供するよりも、安価で実現され得るため、好適であり得る。
【０２９７】
図２０は、ＬＡＢ−ＬＡＢチェインの任意の数の予備ロウを回避する能力を提供する、ＬＡＢ−ＬＡＢルーティング構造部２００を示す。図示される例では、構造部２００は、２つのロウを回避するように構成される。
【０２９８】
ＬＡＢ−ＬＡＢ構造部２００は、それぞれ、論理領域ロウｍ、ｍ＋１、ｍ＋２、およびｍ＋３に設けられた、ＬＡＢｍ、ＬＡＢｍ＋１、ＬＡＢｍ＋２、およびＬＡＢｍ＋３を含む。マルチプレクサ２１０は、入力２９１および２９２、ならびに出力２１１を有する。入力２９１は、図示するように、ＬＡＢｍ、ＬＡＢｍ＋１、ＬＡＢｍ＋２、およびＬＡＢｍ＋３の論理の出力２８３から信号を受け取るように結合される。マルチプレクサの出力２１１は、図示するように、次のロウのＬＡＢの論理、および次のロウの別のマルチプレクサ２１０の両方に出力を提供するように入力２９２で結合される。
【０２９９】
構成されるとおり、ＬＡＢｍの出力２８３からの出力を受け取るように結合されたマルチプレクサ２１０は、その入力２９１を選択するようにプログラムされる。しかしながら、ＬＡＢｍ＋１およびＬＡＢｍ＋２のそれぞれの出力２８３からの出力を受け取るように結合されたそれぞれのマルチプレクサ２１０は、共に、それぞれの入力２９２を選択するようにプログラムされる。よって、ロウｍ＋３のすぐ上のマルチプレクサ２１０の出力は、ロウｍのＬＡＢｍの出力２８３で生成される信号をＬＡＢｍ＋３の論理に提供する。このようにして、２つのロウが、専用ＬＡＢ−ＬＡＢルーティングのチェインで回避され得る。当業者は、構造部２００のマルチプレクサ２１０のプログラミングを修正することにより、より多くのまたはより少ない数のロウが、専用ＬＡＢ−ＬＡＢルーティングで回避され得ることを理解する。
【０３００】
図２０に示す実施形態は、下流に信号を提供する。すなわち、ロウシフト方向にロウからロウへと提供する。しかしながら、代替的な実施形態は、信号を上流に提供し得る。すなわち、ロウからロウシフト方向と反対に提供する。当業者は、図２０に示す接続にわずかな修正を加えることにより、このような上流構成が提供されることを理解する。
【０３０１】
本明細書中に記載された本発明の種々の局面が、１つまたはいくつかの異なるデバイスを含む、より大きな電子システムの一部として実現され得ることを当業者は理解する。
【０３０２】
本発明の実施形態は、ロウに基づく冗長方式を有するプログラム可能な論理デバイスのコンテクストで説明したが、本発明は、カラムに基づく冗長方式を用いたプログラム可能な論理デバイスにも同様に適用可能である。ロウおよびカラムの用語は、相互に直交するロウおよびカラムを有する通常のデバイスでは、そのデバイスの方向に対応するものであるため、単にデバイスを９０度回転させることにより、ロウおよびカラムという言葉を入れ替え得る。明瞭さのために、本発明は、ロウに基づく構成に関して説明され、かつ権利請求を行っているが、本発明の記載および請求の範囲は、カラムに基づく冗長構成にも同様に適用される。
【０３０３】
さらに、「ロウ」という用語は、通常、物品の直線的な構成に関連づけられるが、代替的な実施形態は、本発明の精神および範囲から必ずしも逸脱することなく、曲線または部分的に曲線であるか、もしくは時折発生する起伏または間隙を有するロウ構成を採用し得る。このようなロウを含むデバイスは、それぞれが複数のロウにわたり、かつ本発明の範囲内の冗長方式に適応する、複数の信号パスを含むルーティング構造をなおも有し得る。
【０３０４】
以上説明してきたように、修復可能領域を備えたプログラマブル論理回路および関連する方法を提供してきた。本発明の一局面において、修復可能領域内で、一般的ルーティング相互接続ラインが分けられている。別の局面において、スタッガ状の、分かれたアーキテクチャで冗長性を調整するＩＯバスラインおよび関連する回路が提供される。さらに別の局面において、特定の論理領域間の専用ルーティングアーキテクチャがシフティングを調整して、修復可能領域を規定し利用する。他の局面の原理は、本発明の局面のいくつかの、例としての実施形態に沿って説明され記載されている。
【０３０５】
【発明の効果】
本発明によるプログラマブル論理回路は、複数の信号パスであって、複数の信号パスの各々が複数の論理領域ロウに亘り、複数の信号パスの各々が複数のラインを含む、複数の信号パスと、複数の信号パスの第１のラインを複数の信号パスの第２のラインに結合するノーマルモードステッチ回路と、複数の信号パスの第１のラインのテールを複数の信号パスの第２のラインに結合する冗長モードステッチ回路とを含む。上記ノーマルステッチ回路と上記冗長モードステッチ回路とによって、水平方向および垂直方向のワイヤに依存しないルーティングアーキテクチャが提供される。
【図面の簡単な説明】
【図１ａ】図１ａは、本発明の実施形態が実行され得る互い違いに配列されセグメント化されたルーティングアークテクチャおよび冗長接続を有するプログラマブル論理回路（ＰＬＤ）の一部を示す。
【図１ｂ】図１ｂは、図１ａに示した２つの論理領域ロウに関するさらなる詳細を示す。
【図２】図２は、データレジスタおよび予備ロウの上のロウの修復可能領域を規定するシフト構成データに適応する付随のスイッチ回路の一部を示す。
【図３】図３は、不良ロウを回避するためにデータをシフトし、ロウの修復可能領域を修復するために予備ロウを使用するように構成された図２のデータレジスタおよび付随のスイッチ回路を示す。
【図４】図４は、本発明の局面による互い違いに配列されセグメント化されたルーティングアーキテクチャおよび冗長回路を含むカラム中の３つの論理領域ロウを示す。
【図５】図５は、本発明の別の局面の実施形態を示し、この実施形態は図４に示した実施形態の代替である。
【図６Ａ】図６Ａは、本発明の局面の実施形態のノーマルスイッチドライバまたは冗長スイッチドライバをイネーブルするまたはイネーブルしない論理回路の例を示す。
【図６Ｂ】図６Ｂは、欠陥が存在しない場合の図６Ａの論理回路の２つの入力信号の値を示す表である。
【図６Ｃ】図６Ｃは、欠陥が各修復可能領域に存在する場合の図６Ａの論理回路の２つの入力信号の値を示す表である。
【図６Ｄ】図６Ｄは、欠陥がいくつか存在するがすべてが修復可能領域であるわけではない場合の図６Ａの論理回路の２つの入力信号の値を示す表である。
【図７】図７は、ロウシフト方向に対して上流に信号を駆動する信号パスで実行された本発明の局面の別の実施形態を示す。
【図８】図８は、予備ロウを含むプログラマブル論理回路内のいくつかのロウの一部分を示し、この一部分は本発明の局面に従って複数の物理トラックを含んでいる。
【図９】図９は、プログラマブル論理回路がノーマル動作モードとして構成される場合の図８の一部のトラックで適応され得る信号パスを示す。
【図１０】図１０は、プログラマブル論理回路が、不良ロウを回避し、図９のノーマルモード信号パスに対応する冗長モード信号パスを提供するために冗長回路を使用するように構成される場合の図８の一部分を示す。
【図１１】図１１は、本発明の局面の実施形態に従って、予備ロウ、隣接する上流および下流物理トラックを有する部分、ノーマルモードスイッチ回路、ならびに上流物理トラックと下流物理トラックとの間で互い違いに配列されている冗長モードスイッチ回路を含むプログラマブル論理回路内のいくつかのロウの一部分を示す。
【図１２】図１２は、プログラマブル論理回路がノーマル動作モードとして構成される場合の図１１の一部の物理トラック上で適応され得る信号パスを示す。
【図１３】図１３は、プログラマブル論理回路が、不良ロウを回避し、図１２のノーマルモード信号パスに対応する冗長モード信号パスを提供するために冗長回路を使用するように構成される場合の図１１の一部分を示す。
【図１４】図１４は、本発明の局面による冗長回路を有するＨＩＯバス部および追加のＨＩＯ回路を示す。
【図１５】図１５は、ノーマル動作モードで信号パスを提供するように構成された図１４のＨＩＯバス部および追加の回路を示す。
【図１６】図１６は、不良ロウが存在する場合に冗長回路を使用する図１５のノーマルモード信号パスに対応する冗長モード信号パスを提供するように構成された図１４のＨＩＯバス部および追加の回路を示す。
【図１７】図１７は、本発明の局面に従って、ノーマル動作モードとして構成された専用のＬＡＢ間ルーティングアーキテクチャ部を示す。
【図１８】図１８は、不良ロウの上の修復可能領域の不良ロウを回避するために冗長動作モードとして構成された図１７の専用のＬＡＢ間ルーティングアーキテクチャを示す。
【図１９】図１９は、予備ロウのちょうど下のロウの不良ロウに適応するように構成された図１７の専用のＬＡＢ間ルーティングアーキテクチャを示す。
【図２０】図２０は、本発明の局面による専用のＬＡＢ間ルーティングアーキテクチャの代替の実施形態を示す。
【符号の説明】
１０  ＰＬＤセクション
１０１、１０２  接続
１１０  論理要素（ＬＥ）
１２０  ドライバ
１２１  冗長ドライバ
１３１、１３２、１３３、１３４  ＬＡＢ入力マルチプレクサ
１４１、１４２  ドライバ入力マルチプレクサ
１６０  マルチプレクサ
【図１ａ】
0003992585.tif 000002
【図１ｂ】
0003992585.tif 000003
【図２】
0003992585.tif 000004
【図３】
0003992585.tif 000005
【図４】
0003992585.tif 000006
【図５】
0003992585.tif 000007
【図６Ａ】
0003992585.tif 000008
【図６Ｂ】
0003992585.tif 000009
【図６Ｃ】
0003992585.tif 000010
【図６Ｄ】
0003992585.tif 000011
【図７】
0003992585.tif 000012
【図８】
0003992585.tif 000013
【図９】
0003992585.tif 000014
【図１０】
0003992585.tif 000015
【図１１】
0003992585.tif 000016
【図１２】
0003992585.tif 000017
【図１３】
0003992585.tif 000018
【図１４】
0003992585.tif 000019
【図１５】
0003992585.tif 000020
【図１６】
0003992585.tif 000021
【図１７】
0003992585.tif 000022
【図１８】
0003992585.tif 000023
【図１９】
0003992585.tif 000024
【図２０】
0003992585.tif 000025