(57)【特許請求の範囲】
【請求項１】
一定周期のクロックを供給するシステムクロックオシレータと、
該クロックを駆動すべき複数の回路部へ該回路部毎に設けられた分配経路を通して分配する回路と、
該複数の回路部毎に設けられ、その各々はこれに対応する該分配経路から分配される該クロックの位相を調整し且つ該位相調整されたクロックをこれに対応する該回路部に供給する複数の可変遅延回路とを備えたクロックの分配供給をする回路装置であって、
前記可変遅延回路毎に、
該可変遅延回路に所望の遅延量を設定する設定回路と、
前記分配経路を通して該可変遅延回路に入力される前記クロック及び該可変遅延回路から出力される前記位相調整されたクロックから該可変遅延回路の実遅延時間を測定する遅延時間測定回路と、
該遅延時間測定回路で測定された該実遅延時間と該可変遅延回路に対して予め求めた基準遅延時間とから該実遅延時間の該基準遅延時間に対する変動の割合を算出する第１の演算回路と、
該第１の演算回路で算出された該変動割合に基づき該設定回路により設定される該可変遅延回路の該遅延量を補正して再設定させる第２の演算回路とが設けられている
ことを特徴とするクロックの分配供給をする回路装置。
【請求項２】
前記基準遅延時間は、前記分配による位相ずれの調整時に測定された時間差であることを特徴とする請求項１記載のクロックの分配供給をする回路装置。
【請求項３】
前記基準遅延時間は、前記複数の回路部の夫々に位相調整されて供給される前記クロック間の位相ずれが調整された時点で測定されることを特徴とする請求項１記載のクロックの分配供給をする回路装置。
【請求項４】
前記変動の割合は、前記測定された実遅延時間から前記基準遅延時間を減じて得られた値を該基準遅延時間により除して算出されることを特徴とする請求項１記載のクロックの分配供給をする回路装置。
【請求項５】
一定周期のクロックを供給するシステムクロックオシレータと、
該クロックを駆動すべき複数の回路部へ該回路部毎に設けられた分配経路を通して分配する回路と、
該複数の回路部毎に設けられ、その各々はこれに対応する該分配経路から分配される該クロックの位相を調整し且つ該位相調整されたクロックをこれに対応する該回路部に供給する複数の可変遅延回路とを備えたクロックの分配供給をする回路装置であって、
前記可変遅延回路毎に、
該可変遅延回路に所望の遅延量を設定する設定回路と、
該可変遅延回路と同一の遅延特性の遅延素子を含む発振回路と、
該発振回路の発振周期を測定する発振周期測定回路と、
該発振周期測定回路により予め測定された第１の発振周期に対する前記ディジタル回路装置の動作中に測定された第２の発振周期の変動の割合を算出する第１の演算回路と、
該第１の演算回路で算出された該変動割合に基づき該設定回路により設定される該可変遅延回路の該遅延量を補正して再設定させる第２の演算回路とが設けられ、
前記第１の発振周期は前記複数の回路部の夫々に位相調整されて供給される前記クロック間の位相ずれが調整された時点で測定される
ことを特徴とするクロックの分配供給をする回路装置。
【請求項６】
前記遅延量は、該遅延量と前記変動割合との積を該遅延量から減じて補正されることを特徴とする請求項１乃至５のいずれかに記載のクロックの分配供給をする回路装置。
【発明の詳細な説明】
【０００１】
本発明は、クロックの分配供給がなされるディジタル回路装置に係わり、特に供給クロック各々の位相関係を高精度に保つことに好適なディジタル回路装置に関するものである。
【０００２】
【従来の技術】
ディジタル回路装置の従来技術について、ＩＣ試験装置等に見られるような、周期可変のクロックの発生機能を有し、この周期可変クロックを他の回路部へ分配供給し動作するものと、マイクロプロセッサ等のような一定周期クロックの分配供給を受け動作するものとに分けて、順次説明する。
【０００３】
一般に、被試験対象としてのＩＣの機能の試験は、各基本（試験）周期内で、ＩＣ試験装置からは被試験ＩＣに各種の試験信号が印加され、その被試験ＩＣからの各種の応答信号各々はＩＣ試験装置内に取り込まれ、各々についての判定タイミング下にその良否判定が行なわれることによって、ＩＣとしての機能が正常であるかどうか否かが試験されるものとなっている。ところで、近年、ＩＣ類一般の高速動作化に伴い、それらＩＣ類を試験するに際しては、試験信号相互の位相差および応答信号の判定タイミング相互の位相差は、高精度に所望の関係を保つことが必要となっている。
【０００４】
図１６は、このような試験に供される従来のＩＣ試験装置の一例を示すブロック図である。本例によれば、タイミング発生回路Ｊ０２には、システムクロックオシレータ（以下原振という）Ｊ０１よりの原振クロックＪ１８が供給され、試験周期を決定する周期クロック、印加試験信号のタイミングと応答信号の判定タイミングを決定するエッジクロック（以下、後者を判定ストローブと呼ぶ）を発生する。これらエッジクロックは、後述のエッジクロック間の位相ずれを調整するための遅延回路Ｂ（Ｊ０４）を経て、ピン制御部Ｊ０５へ供給され、ピン制御部内の波形生成回路Ｊ０５ａおよび比較判定回路Ｊ０５ｂにおいて、各々印加試験信号の生成と応答信号の判定が基本周期毎に行なわれる。フェイルメモリＪ０５ｃは、判定結果を保持記憶しておくものである。ピンエレクトロニクス部Ｊ０６のドライバＪ０６ａは波形生成回路Ｊ０５ａで生成された試験信号を被試験ＩＣ（Ｊ０８）の信号レベルに合致させるためのものであり、コンパレータＪ０６ｂはリファレンス電源Ｊ０６ｃより供給される基準電圧を用いて応答信号を比較判定回路Ｊ０５ｂの信号レベルに合致させるものである。また、被試験用ＩＣ電源Ｊ０９は被試験ＩＣ（Ｊ０８）へ電源を供給するための可変電源であり、ＤＣ測定回路Ｊ１０は機能試験とは別途行なわれる直流試験のために設けられている。位相ずれ調整回路Ｊ１１は、各々の試験信号間を所定の位相関係に保って印加し、また被試験ＩＣ（Ｊ０８）からの応答信号各々の判定についてもそれら相互間で所定の位相関係で行なわれる様に、エッジクロックを調整するためのものである。以上の様な一連の試験の実行制御および試験結果の解析等は、テスト制御部Ｊ１３が、適時バスＪ１２を介して行なう。
【０００５】
さらに、タイミング発生回路Ｊ０２の構成及び位相調整の方法について、図１７〜図１９を用いて詳細に説明する。図１７は位相調整用の遅延回路Ｂ（Ｊ０４）と共に示したタイミング発生回路Ｊ０２の一例のブロック図であり、図１８はエッジクロック発生のタイムチャート、図１９は位相調整の動作タイムチャートである。周期クロック発生回路Ｋ０１内のカウンタ回路Ａ（Ｋ０３）は、原振クロックＪ１８を計数した後、計数出力クロックＫ０９を遅延回路Ａ（Ｋ０４）で遅延させて、サイクル毎に所望の周期Ｒ（Ｋ）、Ｒ（Ｋ＋１）を有する周期クロックＫ１０を発生する（Ｋはサイクル数）。この所望の周期のことを設定周期とよび、予めデータ設定回路Ｋ０５内のメモリ等に設定、記憶されており、必要に応じて読み出されるものである。読み出しに必要なメモりのアドレスＡ（Ｋ）、Ａ（Ｋ＋１）は（図１８中には図示せず）、パターン発生回路Ｊ０３から供給される。一方、エッジクロック発生回路Ｋ０２でも同様に原振クロックＪ１８をカウンタ回路Ｂ（Ｋ０６）で計数し、原振の周期の整数倍の遅延量を持つ計数クロックＫ１２を作成し、これを遅延回路Ａ（Ｋ０７）により遅延させて、図１８に示すように所望の遅延量Ｅ１（Ｋ）、Ｅ１（Ｋ＋１）を持つエッジクロックＫ１３を発生する。このエッジクロック発生回路は複数個設けられるが、図１８のＥ２（Ｋ）、Ｅ２（Ｋ＋１）に示されるように、各々には異なった遅延量が設定される場合がある。また、この例では、エッジクロックの遅延量が周期クロックの設定周期を越える場合（Ｅ２（Ｋ）＞Ｒ（Ｋ））を示している。
【０００６】
また、各エッジクロックは、各々異なった経路及び回路構成素子を経由して、波形生成回路Ｊ０５ａ、ドライバＪ０６ａおよび比較判定回路Ｊ０５ｂに供給されるため、生成した試験信号間の位相関係、及び各々の応答信号の比較判定タイミングの位相関係が所望のものとならずに、位相ずれが発生するため、この位相ずれをゼロとなるように遅延回路Ｂ（Ｊ０４）が位相ずれ調整回路Ｊ１１により、試験に先だって調整される。図１９は、この調整の様子を示したものであり、図１７におけるエッジクロック発生回路１〜３に同一の設定遅延量Ｔａ、Ｔｂ、Ｔｃが設定され、エッジクロック１〜３が発生されるが、実際には、各エッジクロック発生回路で発生する位相ずれも含まれて、Ａ’〜Ｃ’の位置に発生してしまう。位相ずれ調整は、このように発生されたエッジクロック１〜３を遅延回路Ｂ（Ｊ０４）にてそれぞれｔａ、ｔｂ、ｔｃだけ増減することにより、Ａ〜Ｃの位置へ時間的に移動することで行なわれる（説明の便宜上、図１９では、Ａ、Ｂ、Ｃで示される位置が、上述の試験信号間及び判定タイミング間の位相ずれがゼロとなるものとした）。
【０００７】
尚、この種の装置として関連する公知例として、特開昭５８ー３２１７８号、特開昭６１ー８１０２６号、特開昭６３ー２９８０７６号、特開平３ー１３１７７８号、特開平３ー１３５７７９号の各公報記載のものがある。
【０００８】
一方、マイクロプロセッサ等のディジタル回路では、図２０に示すように、原振３より、一定周期のクロックが遅延回路１Ａ，１Ｂ，１Ｃを経由して各回路に分配供給される。分配のための回路素子（以下、分配素子と称する）２Ａ，２Ｂ，２Ｃは駆動すべき各回路群５Ａ，５Ｂ，５Ｃ内の各回路へクロックを分配するために設けられる。この様な構成の回路装置では、論理ゲートで構成される分配回路６から駆動すべき回路群５Ａ，５Ｂ，５Ｃまでの配線長や回路構成素子の遅延時間の違いにより、クロックが原振３から各回路ブロックに到達するまでの遅延時間に差を生じる。さらに、駆動すべき回路群が多数となる場合には、原振３と駆動すべき回路群の間の分配回路での遅延時間自体と、各回路に到達するまでの遅延時間の差（位相ずれ）も大きなものとなり、分配に要する遅延時間そのものも大きくなるため、例えば位相基準としての原振３からのクロックとの位相ずれが大きくなる。遅延回路１Ａ，１Ｂ，１Ｃは、これらの位相ずれを調整して同一位相でクロックが回路群５Ａ，５Ｂ，５Ｃに入力されるように設けられている。尚、調整のためには前述のＩＣ試験装置のように、位相ずれ調整回路等が必要となるが、図２０においては省略されたものとなっている。図２１はこの調整の様子を示したものであり、原振３から供給されるクロックと分配されたクロックが回路群５Ａ，５Ｂ，５Ｃの入力８Ａ，８Ｂ，８Ｃで同一位相となるように、予め調整される。即ち、原振３より供給された分配クロック７Ａ，７Ｂ，７Ｃは、それぞれ異なった遅延時間Ｔ１、Ｔ３、Ｔ５の後、遅延回路１Ａ，１Ｂ，１Ｃに到達するが、別途設けられた位相ずれ調整回路により、遅延回路１Ａ，１Ｂ，１Ｃにおいて各々Ｔ２、Ｔ４、Ｔ６なる遅延時間が生じるようにデータ設定レジスタ４Ａ，４Ｂ，４Ｃから、データ設定がなされ、原振クロックと同じ位相関係として入力する。尚、この種の装置として関連するものには、アイイーイーイー  ジャーナル  オブ  ソリッドステート  サーキッツ  ２３巻  ５号  １２１８頁から１２２３頁（ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤーＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ  ＶＯＬ２３  ＮＯ.５  ＰＰ１２１８〜１２２３）記載のものがある。
【０００９】
【発明が解決しようとする課題】
従来ＩＣ試験装置においては、信号伝達系の素子、経路長にもとずく各信号遅延時間の不一致（位相ずれ）は是正された状態で、被試験ＩＣ（Ｊ０８）に対しては各種試験が行なわれているが、ＩＣ試験装置の動作条件や周囲環境条件に大きな変動が生じない場合は特に問題は生じないものとなっている。しかしながら、例えば周囲温度や供給電源電圧等が試験実行中あるいはその前後に大きく変動することによって、エッジクロック発生回路各々における遅延回路の遅延特性が変化すれば、その遅延回路に対する設定遅延時間もまた、一定の割合で変動することになるが、それら遅延回路各々には一般に異なる遅延時間が設定されていることから、それら遅延回路各々での設定遅延時間からの遅延時間変動分は、それら遅延回路相互間では相異なるというものである。従って、試験信号相互間での位相関係や判定ストローブ相互間の位相関係が正確に規定の位相差関係にはならずに位相ずれが発生し、試験を良好に行なえないことになるが、従来のＩＣ試験装置ではこの点が考慮されていないものとなっている。
【００１０】
また、マイクロプロセッサ等のディジタル回路装置においても、ＩＣ試験装置と同様に、分配クロックの位相ずれの補正が行なわれているが、回路動作中の周囲温度や供給電源電圧の変動による、遅延回路の遅延時間または遅延特性の変動によって、分配クロック相互および原振クロックとの位相関係を所望の関係に保つことができず、装置全体の正常な動作が行なえないことになるが、従来のディジタル回路装置ではこの点が考慮されていないものとなっている。
【００１１】
本発明の目的は、例えばＭＯＳＬＳＩを用いて作成される等により、装置自体の動作条件や周囲環境条件に大きな変動が生じるた場合でも、装置本来の動作である試験や、クロック分配および処理を停止することなく、高い精度で試験を行なえるＩＣ試験装置やクロック分配を行なえるディジタル回路装置を供給することである。
【００１２】
【課題を解決するための手段】
本発明は、上記目的の少なくともいずれかを達成するために、本願において開示されるディジタル回路装置は次の通りである。
システムクロックオシレータからの一定周期の共通クロックを、複数の他の回路部への駆動クロックとして、可変遅延することにより所望の位相関係および周期を保って分配供給がなされるディジタル回路装置において、構成要素としての遅延回路あるいは遅延時間変動測定用の遅延回路での実遅延時間を該遅延回路の入出力信号から測定する手段と、測定した実遅延時間のある時点での実遅延時間に対する変動の割合を演算により求める手段と、該変動の割合に基づき構成要素としての遅延回路での実変動時間を求め、この変動を抑えるように該遅延回路の有する遅延時間を設定する手段とを有するものである。
また、一定周期のクロックを供給するシステムクロックオシレータと、該クロックを複数の回路部へ分配する回路と、複数の回路部毎あるいは該クロックの分配経路毎に設けられ各回路部への供給クロックの位相調整を行なうための可変遅延回路と、該可変遅延回路に所望の遅延量を設定するための回路とを備えたディジタル回路装置において、該可変遅延回路での実遅延時間を該可変遅延回路の入出力信号から測定する遅延時間測定回路と、該遅延時間測定回路からの実遅延時間のある時点での実遅延時間に対する変動の割合を求める第１の演算回路と、該可変遅延回路対応に設けられ該第１の演算回路からの遅延時間変動割合に基づき該第１の可変遅延回路への設定遅延時間を補正して再設定するための第２の演算回路とを有するものである。
また、一定周期のクロックを供給するシステムクロックオシレータと、該クロックを複数の回路部へ分配する回路と、複数の回路部毎あるいは該クロックの分配経路毎に設けられ各回路部への供給クロックの位相調整を行なうための可変遅延回路と、該可変遅延回路に所望の遅延量を設定するための回路とを備えたディジタル回路装置において、該可変遅延回路での遅延素子と同一の遅延特性の遅延素子により構成されている発振回路と、該発振回路からの発振出力から実発振周期を測定する発振周期測定回路と、該発振周期測定回路からの実発振周期のある時点での実発振周期に対する変動の割合を求める第１の演算回路と、該可変遅延回路対応に設けられ該第１の演算回路からの遅延時間変動割合に基づき該第１の可変遅延回路への設定遅延時間を補正して再設定するための第２の演算回路とを有するものである。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて波形を生成する波形生成回路とを有し、ディジタル回路動作中に前記タイミング発生回路の有する第１の遅延回路の遅延時間の変動割合を求め、前記変動割合に基づいて前記第１の遅延回路の遅延時間を補正するディジタル回路装置であり、前記タイミング発生回路はエッジクロックを発生させる複数のエッジクロック発生回路と、前記エッジクロック発生回路のそれぞれから異なる経路を経由することによって生じるエッジクロックの位相ずれを調整する第２の遅延回路を有し、ディジタル回路動作中に前記第２の遅延回路への入力信号と出力信号の時間差を測定し、前記測定された時間差に基づいて前記遅延時間の変動割合を求めることを特徴とするディジタル回路装置である。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて波形を生成する波形生成回路とを有し、ディジタル回路動作中に前記タイミング発生回路の有する第１の遅延回路の遅延時間の変動割合を求め、前記変動割合に基づいて前記第１の遅延回路の遅延時間を補正するディジタル回路装置であり、ディジタル回路動作中に前記第１の遅延回路と同等の遅延特性を有する第３の遅延回路を１回路以上備えた発振回路からの出力信号の周期を測定することにより前記遅延時間の変動割合を求めることを特徴とするディジタル回路装置である。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて波形を生成する波形生成回路とを有し、ディジタル回路動作中に前記タイミング発生回路の有する第１の遅延回路の遅延時間の変動割合を求め、前記変動割合に基づいて前記第１の遅延回路の遅延時間を補正するディジタル回路装置であり、前記タイミング発生回路はエッジクロックを発生させる複数のエッジクロック発生回路と、前記エッジクロック発生回路のそれぞれから異なる経路を経由することによって生じるエッジクロックの位相ずれを調整する第２の遅延回路を有し、ディジタル回路動作中に前記第１の遅延回路および前記第２の遅延回路と同等の遅延特性を有する第３の遅延回路を備えた発振回路からの出力信号の周期を測定することにより前記遅延時間の変動割合を求めることを特徴とするディジタル回路装置である。
また、上記記載のディジタル回路装置であって、前記タイミング発生回路はエッジクロックを発生させる複数のエッジクロック発生回路を有し、かつ前記発振回路は前記エッジクロック発生回路と独立に設けられていることを特徴とするディジタル回路装置。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて波形を生成する波形生成回路とを有し、ディジタル回路動作中に前記タイミング発生回路の有する第１の遅延回路の遅延時間の変動割合を求め、前記変動割合に基づいて前記第１の遅延回路の遅延時間を補正するディジタル回路装置であり、前記タイミング発生回路はエッジクロックを発生させるエッジクロック発生回路を有し、ディジタル回路動作中に第１の基本周期内における前記エッジクロック発生回路からの出力信号の出現時点から、第２の基本周期内における前記エッジクロック発生回路からの出力信号の出現時点までの時間を測定することにより前記遅延時間の変動割合を求めることを特徴とするディジタル回路装置である。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて波形を生成する波形生成回路とを有するディジタル回路装置であって、前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号と、第１の遅延回路を用いてエッジクロックを発生させるエッジクロック発生回路と、前記第１の遅延回路の遅延時間の変動割合を求めるための第２の遅延回路と、ディジタル回路動作中に前記第２の遅延回路の遅延時間を測定する遅延時間測定回路と、前記遅延時間測定回路で測定した測定値に基づいて、前記ディジタル回路動作中に前記第２の遅延回路の遅延時間の変動割合を求める第１の演算回路とを有し、前記第１の演算回路で得られた変動割合に基づき、前記ディジタル回路動作中に前記第１の遅延回路に設定されている遅延時間を補正することを特徴とするディジタル回路装置である。
また、上記記載のディジタル回路装置であって、前記遅延時間測定回路の数は前記第２の遅延回路の数よりも少ないことを特徴とするディジタル回路装置である。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて波形を生成する波形生成回路とを有するディジタル回路装置であって、前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号と、第１の遅延回路を用いてエッジクロックを発生させるエッジクロック発生回路と、前記エッジクロック発生回路から出力された信号を遅延させる第２の遅延回路と、ディジタル回路動作中に前記第１の遅延回路及び第２の遅延回路と同等の遅延特性を有する第３の遅延回路を備えた発振回路からの出力信号の周期を測定する周期測定回路と、前記周期測定回路で測定された測定値から前記ディジタル回路動作中に第１の遅延回路の遅延時間の変動割合を求める第１の演算回路を有し、前記第１の演算回路で得られた変動割合に基づき、前記ディジタル回路動作中に前記第１の遅延回路の遅延時間を補正することを特徴とするディジタル回路装置である。
また、パターン発生回路と、タイミング発生回路と、前記パターン発生回路と前記タイミング発生回路から得られた信号を用いて波形を生成する波形生成回路とを有するディジタル回路装置であって、前記タイミング発生回路は、原振からの信号を取り込んで周期クロックを発生させる周期クロック発生回路と、前記原振からの信号および前記周期クロック発生回路からの信号と、第１の遅延回路を用いてエッジクロックを発生させるエッジクロック発生回路と、前記エッジクロック発生回路から出力された信号を遅延させる第２の遅延回路と、ディジタル回路動作中に前記エッジクロック発生回路からの出力信号の周期を測定する周期測定回路と、前記周期測定回路で測定された測定値から前記ディジタル回路動作中に第１の遅延回路の遅延時間の変動割合を求める第１の演算回路を有し、前記第１の演算回路で得られた変動割合に基づき、前記ディジタル回路動作中に前記第１の遅延回路に設定されている遅延時間を補正することを特徴とするディジタル回路装置である。
また、上記記載のディジタル回路装置であって、前記周期測定回路および前記第１の演算回路では、第１の基本周期内における前記エッジクロック発生回路からの出力信号の出現時点から、第２の基本周期内における前記エッジクロック発生回路からの出力信号の出現視点までの時間を測定し、前記第１の遅延回路の遅延時間の変動割合を求めることを特徴とするディジタル回路装置である。
【００１３】
【作用】
装置動作条件等の変動に起因する位相ずれは、遅延回路そのものまたは遅延時間変動測定用の遅延回路での実遅延時間を測定し、ある時点での実遅延時間に対する変動の割合を求めた上、その変動の割合にもとずき、各々の遅延回路の設定値毎の位相ずれの補正を行なうことで補償できる。これにより、特にＩＣ試験装置では、ＭＯＳの使用による回路の高集積化が可能となり装置小形化が図れる。
【００１４】
図１に、ＩＣ試験装置の要部であるタイミング発生回路の構成を示す。図１によれば、遅延回路の分解能補正のために基準クロック発生回路１０１、位相一致検出回路１０２、補正データ制御回路１０３ａ，１０３ｂが設けられ、装置の動作・環境条件変動による位相ずれの調整のために遅延時間測定回路１０５、演算回路Ｂ１０４、演算回路Ａ１０６ａ，１０６ｂが設けられる。まず、分解能補正について説明し、その後位相ずれに調整ついて順次説明する。
【００１５】
図１において、周期クロック発生回路Ｋ０１は、所望設定周期に応じた周期クロックを出力端子Ｊ１５に発生する。エッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂ内のカウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）では、公知の様にそれぞれの設定遅延量に応じて、原振Ｊ０１から供給される原振クロックをディジタル計数し、原振周期の整数倍を有する計数クロックを後段の遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）へ出力するものである。カウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）では得られない微小な遅延時間は、遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）で、この入力された計数クロックを、それぞれの設定遅延量に応じて、原振周期以下の遅延量で遅延させることにより得る。このようにして、所望の設定遅延量を持つエッジクロックを作成し、出力端子Ｊ１６ａ，Ｊ１６ｂへ出力する。
【００１６】
遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）の分解能精度を補償するために、この参考例では、原振Ｊ０１からの原振クロックを入力して、基準となる高精度な分解能を有する基準クロックを作成するための基準クロック用カウンタ回路発生回路１０１内にはカウンタ回路および基準遅延回路と、基準クロックを各遅延回路に選択的に分配する分配回路が設けられ、基準クロックと計数クロックとを選択的に遅延回路へ入力するための選択ゲート１０７ａ，１０７ｂと、基準クロックが入力された遅延回路Ａと計数クロックが入力された遅延回路Ａに接続され、基準クロックと計数クロックとの位相一致を検出する位相一致検出回路１０２、位相一致検出のための遅延回路へのデータを設定し、位相一致が検出された時の設定データを記憶するための補正データ制御回路１０３ａ，１０３ｂが設けられる。
【００１７】
図２に、補正データ制御回路１０３の構成例を示す。この補正データ制御回路１０３は、エッジクロックＫ１３を計数するカウンタ２０４と、遅延回路Ａ（Ｋ０７）の高精度分解能を保証する設定データを格納するメモリ２０２と、このメモリのアドレスを出力するアドレスカウンタ２０５と、カウンタ２０４またはメモリ２０２の出力を選択して遅延回路Ａ（Ｋ０７）へ供給するセレクタ２０１、アドレスカウンタ２０５の出力と演算回路Ａ１０６（データ設定回路Ｋ１０８）からの設定データを選択してメモリ２０２のアドレスとするセレクタ２０３から成る。セレクタ２０１、２０３は、図示しない制御レジスタ等によって、遅延回路の補正設定データ決定時には、各々、カウンタ２０４の出力、カウンタ２０５の出力を選択し、実際のＩＣ試験時には各々、メモリ２０２の出力、演算回路Ａ１０６（データ設定回路Ｋ１０８）の出力を選択する様に切り換え制御される。
【００１８】
以下の説明では便宜上、 出力端子Ｊ１６ａ、Ｊ１６ｂから出力されるエッジクロックの分解能を補正する場合について述べる。基準クロック発生回路１０１内のカウンタ回路はエッジクロック発生回路Ｋ０２ａ内のカウンタ回路Ｂ等が出力する計数クロックと同一周期となるように設定されており、基準遅延回路は、補正に先だって必要とされる分解能のクロックが高精度に作成できるように事前補正されている。
【００１９】
このようにして作成された基準クロックは分配回路に入力され、まず遅延回路Ａ（Ｋ０７ａ）にはカウンタ回路Ｂ（Ｋ０６ａ）からの計数クロックが供給され、遅延回路Ａ（Ｋ０７ｂ）には分配回路から基準クロックが供給されるように、カウンタ回路Ｂ（Ｋ０６ｂ）の出力と分配回路出力１１１ａとが共にローレベルに制御される。この後、補正データ制御回路１０３ａから遅延回路Ａ（Ｋ０７ａ）へ一連の、例えばビットサーチ用のデータ（図２ではエッジクロックＫ１３の計数値）を順次供給し、位相一致検出回路１０２により計数クロックと基準クロックとの位相一致が検出されるまで、遅延回路Ａ（Ｋ０７ａ）による計数クロックの遅延量を変化させ、計数クロックと基準クロックとの位相一致が検出された時の遅延回路Ａ（Ｋ０７ａ）へのデータを検知し、このデータを補正データ制御回路１０３ａに記憶する。即ち、図２の補正データ制御回路では、位相一致信号１０８に従って、その時点のカウンタ２０４の計数出力がメモリ２０２に格納される。これと共に、カウンタ２０４が次のビットサーチ用データの生成ためにリセットされる。カウンタ２０４をリセットして再度計数を始めるのは、後述するような低精度の遅延回路を用いた時に、遅延回路に与える制御データの大きさと得られる遅延量とは比例しないだけでなく、部分的には制御データの増加に対して遅延量が減少するような場合も考えられるからである。
【００２０】
次に、基準クロック発生回路１０１内の基準遅延回路の設定遅延量を補正したい分解能の量だけ増加して設定する。その後、前述と同様に、補正データ制御回路１０３により、遅延回路Ａ（Ｋ０７ａ）から出力されるエッジクロックＫ１３の遅延量を変化させて、位相一致検出回路１０２により、エッジクロックと基準クロックの位相一致が検出されたときの遅延回路Ａ（Ｋ０７ａ）に与えたデータを補正データ制御回路１０３ａに記憶する。以降、順次同様に、基準遅延回路の設定遅延量を所望分解能に応じて増加し、一致検出時の遅延回路Ａ（Ｋ０７ａ）の設定データを記憶する動作を繰り返して行なうことにより、出力端子Ｊ１６ａより出力されるエッジクロックの分解能の補正が行なわれる。この様に、位相一致検出時に遅延回路Ａに与えた設定データを記憶しておき、必要時にこの設定データを用いれば正確な分解能でクロックを出力することが可能となる。
【００２１】
一方、遅延回路Ａ（Ｋ０７ｂ）の分解能補正は、遅延回路Ａ（Ｋ０７ｂ）に計数クロックが入力され、遅延回路Ａ（Ｋ０７ａ）に基準クロックが入力されるようにしておき、以上の説明と同様の手順で行なえばよい。
【００２２】
次にエッジクロック発生回路の構成例について、図３〜図５を用いて説明する。発生しようとするクロックは、図４に示す周期クロックＪ１５およびエッジクロックＪ１６である。これらのクロックの発生に先だって、周期クロックＪ１５では所望の設定周期Ｒ（Ｋ）が、エッジクロックＪ１６では周期クロックからの設定遅延時間Ｅ（Ｋ）が決定され、設定周期Ｒ（Ｋ）および設定遅延時間Ｅ（Ｋ）は、予めメモリＡ８０５、メモリＢ８０９にそれぞれ格納されている（Ｋ＝１、２、３...Ｎ...）。尚、メモリＣ８１０は、メモリＡ８０５と同一の内容（設定周期）が格納されているものである。本例では、これら設定値Ｒ（Ｋ）、Ｅ（Ｋ）を図５に示す様に原振周期ｔの任意数倍で表し、設定されているものとする。なお、本参考例を、前述の分解能補正及び装置動作条件等の変動による位相ずれ補正の参考例と組み合せて、遅延回路Ａ（Ｋ０７）を補正しておくことができるが、以下の説明では便宜的に、遅延回路Ａ（Ｋ０７）はこれら補正の必要のない高精度なものとする。
【００２３】
図３に示すように本例では、原振Ｊ０１からの原振クロックを計数するためのカウンタ８０１が設けられ、カウンタ出力は一致回路８０２、一致回路８１４に入力される。一方、メモリＡ８０５では、ラッチＡ８０４を介して設定周期が格納されてているアドレス（図４のＡ（Ｋ））が供給され、このアドレスに従って設定周期Ｒ（Ｋ）が、加算回路Ａ８０６、ラッチＢ８０７で構成される演算回路へ読み出される。この演算回路は、メモリＡ８０５から読み出される設定周期を順次加算し、累積しておくためのものである。演算回路の出力（ラッチＢ８０７）は遅延回路Ａ（Ｋ０４）の遅延量を制御する。一致回路Ａ８０２では、演算回路の出力値（図４のＣ（Ｋ））とカウンタ出力値との一致が見られた場合に、ゲート８０３を開き原振クロックを通過させることにより、原振周期の整数倍のクロックを作成し、遅延回路Ａ（Ｋ０４）に入力する。遅延回路Ａ（Ｋ０４）では、原振周期以下の遅延量が設定されており、所望の設定周期を有する周期クロックＪ１５が作成される。例えば、設定周期Ｒ（Ｎ）＝１.７５ｔに相当する周期クロックを発生する場合には、演算回路の出力値Ｃ（Ｎ）は１２.２５ｔ＝１２ｔ＋０.２５ｔであり、カウンタ８０１の出力値が１２となった時に一致回路８０２で一致が検出され、ゲート８０３よりクロックパルスが出力される。この時、遅延回路Ａ（Ｋ０４）には、０.２５ｔの遅延量が設定されており、この設定値に応じてクロックパルスが遅延され、周期１.７５ｔの周期クロックＪ１５が出力される。
【００２４】
エッジクロックＪ１６の発生に関しては、設定周期Ｒ（Ｋ）および設定遅延時間Ｅ（Ｋ）が格納されているメモリＣ８１０、メモリＢ８０９のアドレスが、周期クロックＪ１５に同期して先入れ・先出し（ＦＩＦＯ）メモリ８０８へ書き込まれ、エッジクロックＪ１６が与えるタイミングで出力され、メモリＣ８１０、メモリＢ８０９から、設定周期Ｒ（Ｋ）及び設定遅延時間Ｅ（Ｋ）が読み出される。加算回路Ｂ８１１とラッチＣ８１２手構成される演算回路では、前述と同様にＫ−１番目までの設定周期の加算と累積が行なわれ、この累積値が加算回路Ｃ８１３により設定遅延時間Ｅ（Ｋ）と加算され、その出力値Ｄ（Ｋ）が演算回路１０６、補正データ制御回路１０３を経て、一致回路８１４にてカウンタ８０１の出力値との一致が検出される。但し、前述のように説明の便宜上、加算回路Ｃ（Ｋ０８）の出力値Ｄ（Ｋ）は演算回路Ａ１０６、補正データ制御回路１０３を経由してそのままＤ（Ｋ）として出力されるものとした。ゲート８１５は一致が検出された時に開き、原振Ｊ０１からのクロックパルスを通過させ、原振周期の整数倍の周期を有するクロックを作成し、遅延回路Ａ（Ｋ０７）により原振周期以下の遅延を行なって、所望のエッジクロックＪ１６を得る。遅延回路Ａ（Ｋ０７）の遅延量は、加算回路Ｃ（８１３）の出力値Ｄ（Ｋ）により制御される。例えば、図４、図５に示す、設定周期Ｒ（Ｎ）＝１.７５ｔに対して設定遅延時間Ｅ（Ｎ）＝２ｔのエッジクロックを発生する場合には、加算回路Ｃ８１３の出力値Ｄ（Ｎ）は１２.５ｔ＝１２ｔ＋０.５ｔであり、カウンタ８０１の出力値が１２となった時に一致回路８１４で一致が検出され、ゲート８１５からクロックパルスが出力される。この時、遅延回路（Ｋ０７）には、０.５ｔの遅延量が設定されており、この設定値に応じてクロックパルスが遅延され、設定遅延時間２ｔのエッジクロックＪ１６が出力される。また、この場合には、エッジクロックに同期してデータ（メモリＢ、Ｃのアドレス）を出力する先入れ・先出しメモリ８０８を設けたことにより、Ｎ番目のエッジクロックの設定遅延時間Ｅ（Ｎ）を、周期クロックＪ１５のＮ番目の設定周期Ｒ（Ｎ）よりも大きな値な値とすることができ、Ｎ＋１番目の周期クロックよりも時間的に後ろに設定することが可能となっている。本例では、Ｎ番目のエッジクロックの設定は、先入れ・先出しメモリの深さをＭ段とすれば、Ｎ＋Ｍー１番目の周期クロックよりも後ろに設定することが可能である。
【００２５】
以上の説明における遅延回路は、例えば図６に示される回路構成で実現できる。図６において、本例による遅延回路には遅延されるべきパルスが、緩衝回路である入力用インバータＣ０１を経て次段のインバータＣ０２に入力される。インバータＣ０２のＰチャネルトランジスタ（以下、ＰーＣＨトランジスタとする）Ｃ０２ａと電源ＶＣＣとの間には、それぞれ直列接続数が１、２、３、および４であるＰーＣＨトランジスタ列Ｃ０５、Ｃ０６、Ｃ０７およびＣ０８が並列に接続された遅延制御回路と、制御入力Ｃ０９〜Ｃ１２が設けられている。従って、制御入力Ｃ０９〜Ｃ１２のいずれかにローレベル論理信号を与えることにより、対応したトランジスタ列毎にオン状態とし、インバータＣ０２と電源ＶＣＣ間を、ＰーＣＨトランジスタのオン抵抗を介して導通状態とすることができ、ローレベル論理信号の与え方により遅延制御回路内のオン抵抗の値を変えることが可能である。一方、インバータＣ０２に入力されるパルスの遅延時間は近似的に、インバータＣ０２のＰーＣＨトランジスタと遅延制御回路と出力用インバータＣ０３の入力までで構成される回路の時定数に比例したものとなるため、制御入力Ｃ０９〜Ｃ１２に入力するローレベル論理信号の与え方を変えれば、異なったオン抵抗の値に応じて、異なった遅延量を持つパルスがインバータＣ０２より出力される。一例として、制御入力Ｃ１２にローレベル論理信号を与え、制御入力Ｃ０９〜Ｃ１１にハイレベル論理信号を与えた場合には、トランジスタ列Ｃ０８だけがオン状態となり、１つのＰーＣＨトランジスタのオン抵抗をＲとおくと、インバータＣ０２と電源ＶＣＣは４Ｒの抵抗を介して接続されたことになり、インバータＣ０２のＰーＣＨトランジスタと直列接続されるため、オン抵抗の総和は５Ｒである。これに対して、制御入力Ｃ１１だけにローレベル論理信号を入力した場合には、オン抵抗の総和は３Ｒ＋Ｒ＝４Ｒとなる。従って、この２つの場合に得られる入力パルスの遅延時間の差は、近似的にオン抵抗の変化分で決定し、５Ｒー４Ｒ＝Ｒに対応した遅延時間差が得られることになる。図７に、本参考例で得られるオン抵抗の全ての組み合せについて示す。図７において、Ａはトランジスタ列Ｃ０５を、Ｂはトランジスタ列Ｃ０６を、Ｃはトランジスタ列Ｃ０７を、Ｄはトランジスタ列Ｃ０８を表すものであり、Ａ＾Ｂ＾Ｃ＾は、トランジスタ列Ｃ０５、Ｃ０６、Ｃ０７がオン状態となり、並列に接続されたことを示す。以上のようにして遅延された入力パルスは、出力回路であるインバータＣ０３に入力され、正規の論理電圧レベルを有するパルスに復元され出力される。本遅延回路は、縦続に接続するか、あるいは遅延制御回路内の直並列に設けたトランジスタの個数を適宜変えて、より大きな遅延時間幅またはより小さな遅延時間差を得るものである。
【００２６】
図６における第２出力用インバータＣ０４は、遅延制御回路内の直列トランジスタの導通を試験するために設けられたものである。例えば、まず制御入力Ｃ１１だけにローレベル論理信号を与えた後、入力Ｃ１５にローレベル信号を与えた時に、出力Ｃ１６がハイレベルとなることによりトランジスタ列Ｃ０７が導通したことを検知する。次に入力Ｃ１５にハイレベル論理信号を与えて、出力Ｃ１６をローレベルとした後、次に制御入力Ｃ０９〜Ｃ１２の全てにハイレベル論理信号を入力し、入力Ｃ１３にローレベル論理信号を入力しても、出力Ｃ１６がローレベルのままであることを確認した後に、制御入力Ｃ１２にローレベル論理信号、入力Ｃ１５にローレベル信号を順次与えて、出力Ｃ１６がハイレベルとなることを検知することによりトランジスタ列Ｃ０８の導通を試験することができる。尚、本説明中の第２出力用インバータＣ０４は、本遅延回路が縦続に接続された際に、各遅延制御回路の導通試験を個別、並列に実施するためのものであり、同様の試験はインバータＣ０１〜Ｃ０３を用いても実施可能である。
【００２７】
次に、装置の動作・環境条件変動等により発生した位相ずれの調整について説明する。図１に示すように、本例では、各種信号相互間位相ずれ調整用遅延回路Ｂ（Ｊ０４ａ，Ｊ０４ｂ）での遅延時間の変動割合にもとずき、エッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂ各々におけるカウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）、遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）各々に対する設定遅延時間が補正されるものである。即ち、エッジクロック発生回路Ｋ０２ａからのエッジクロックＪ１６ａは、位相ずれ調整用の遅延回路Ｂ（Ｊ０４ａ）で遅延されるが、その際での実際の遅延時間、即ち、実遅延時間は遅延時間測定回路１０５で測定されるものとなっている。遅延回路Ｂ（Ｊ０４ａ）へのエッジクロックＫ１３の出現時点と、遅延回路Ｂ（Ｊ０４ａ）からのエッジクロック信号Ｊ１６ａの出現時点との時間差が遅延時間測定回路１０５で監視検出されることで、遅延回路Ｂ（Ｊ０４ａ）での実遅延時間が測定されるものである。但し、その際、遅延回路Ｂ（Ｊ０４ａ）への遅延時間の設定は、既述した如く、試験開始に先だって位相ずれの調整のために既に行なわれており、試験開始後においてはその設定遅延時間値は変更されないものとなっている。
【００２８】
さて、試験中にＩＣ試験装置の動作条件、例えば周囲温度や供給電源電圧等に変動が生じたことによって、遅延回路Ｂ（Ｊ０４ａ）での実遅延時間が一定の割合で変動したとすれば、エッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂ各々における遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）には相異なる遅延時間が設定されていることから、それら遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）各々での実遅延時間の絶対的な変動量もまた、相異なることから、各種信号相互間での位相ずれを調整できなくなるが、遅延回路Ｊ０４ａでの遅延時間の変動割合にもとずき、エッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂ各々に対する設定遅延時間が所定に補正される場合は、各種信号相互間での位相ずれは調整できることになる。さらに詳細に説明すれば、例えば位相ずれ調整が行なわれた時点での遅延回路Ｂ（Ｊ０４ａ）の実遅延時間が既に遅延時間測定回路１０５によって測定された上、演算回路Ｂ１０４に転送記憶されているものとして、試験実行中でのその実遅延時間１１２を測定するようにすれば、演算回路Ｂ１０４での演算によって実遅延時間の絶体的な変動量と遅延時間変動割合１１３が求められるものである。この遅延時間変動割合１１３は全てのエッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂ各々に設けられている演算回路１０６ａ，１０６ｂに転送されるが、演算回路１０６ａ，１０６ｂでは、遅延時間変動割合にもとずきデータ設定回路Ｋ０８ａ，Ｋ０８ｂからの設定遅延データを補正した後、カウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）および遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）へ再設定されるものである。
【００２９】
以上のように、遅延時間変動割合１１３にもとずきデータ設定回路Ｋ０８ａ，Ｋ０８ｂからの設定遅延時間データは補正されるが、この様子をエッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂを例にとって、図８により具体的に説明すれば以下のようである。但し、図８には位相ずれ調整後での試験時間実行中の各エッジクロックの位相関係が示されており、遅延回路Ｂ（Ｊ０４）各々での位相ずれ調整のための設定遅延時間は図示省略されたものとなっている。
【００３０】
即ち、図８には、エッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂ各々での設定遅延時間は、各々Ｔａ１、Ｔａ２、Ｔｂ１、Ｔｂ２として示されており、基本周期毎にそれら設定遅延時間は異なるものとしてデータ設定回路Ｋ０８ａ，Ｋ０８ｂより設定されるものとなっている。先述の如く、それら設定遅延量はカウンタ回路Ｂ（Ｋ０６ａ，Ｋ０６ｂ）の設定遅延時間と遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）への設定遅延時間との和として表され（基本周期Ｔｒ１内でのエッジクロックＪ１６ａを例にとれば、Ｔａ１＝Ｔａｃ１＋Ｔａｄ１）、このように設定されたエッジクロックＪ１６ａ，Ｊ１６ｂはそれぞれ本来、位置Ａ、Ｂに発生するはずであるが、動作条件等の変動により遅延回路Ｂ（Ｊ０４ａ）への設定遅延時間の一定割合だけ変動する結果として、例えば位置Ａ’、Ｂ’に発生するようになっている。この場合での変動割合をＫとすれば、エッジクロックＪ１６ａ、Ｊ１６ｂ各々での変動量は各々、Ｋ・Ｔａｄ１、Ｋ・Ｔｂｄ１となり、変動割合Ｋが一定であっても、それら変動量は等しくならないことから、各種信号相互間の位相ずれを補正し得ないものとなる。その位相ずれを補正可能とすべく、遅延時間測定回路１０５および演算回路Ｂ１０４では、予め位相ずれ調整時に測定されている遅延回路Ｊ０４ａの実遅延時間Ｔｓと、試験実行中に測定された遅延回路Ｊ０４ａの実遅延時間Ｔｔからは実遅延時間の変動割合Ｋが、Ｋ＝（Ｔｔ−Ｔｓ）／Ｔｓとして演算された上、エッジクロック発生回路Ｋ０２ａ内の演算回路Ａ（１０６ａ）に転送されるものとなっている。演算回路Ａ（１０６ａ）では、その変動割合Ｋにもとずき、データ設定回路Ｋ０８ａからの遅延回路Ａ（Ｋ０７ａ）への設定遅延時間Ｔａｄ１より遅延回路Ａ（Ｋ０７ａ）での変動量Ｋ・Ｔａｄ１が演算された上、設定遅延時間Ｔａ１は補正後の設定遅延時間（＝Ｔａ１−Ｋ・Ｔａｄ１）に変更設定されることによって、本来の位置ＡにエッジクロックＪ１６ａを発生させる。他のエッジクロック発生回路Ｋ０２ｂでも、同様な補正が行なわれることによって、本来の位置ＢにエッジクロックＪ１６ｂが発生されるものである。このような補正動作は基本周期がＴｒ２の時でも同様であり、基本周期毎に同様な補正が行なわれる。
【００３１】
図９及び図１０は装置動作条件等の変動による位相ずれの補正に関する他の参考例を示したものであり、以下順次説明する。
【００３２】
９は、装置動作条件等の変動による位相ずれ補正の他の例での構成を示したものである。図示のように、本例においては、遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）および遅延回路Ｂ（Ｊ０４ａ，Ｊ０４ｂ）と同一遅延特性の遅延回路５０４を少なくとも１回路以上用い構成された発振回路５０１と、この発振回路５０１からの発振出力の実周期を測定する発振周期測定回路５０２とが設けられたものとなっている。試験実行に先だって、例えば位相ずれ調整直後に、スタート制御回路より発振回路５０１が発振起動されることで、実発振周期Ｔｓが測定される。その後は、試験実行中に実発振周期Ｔｔが測定されるが、演算回路Ｂ５０３ではそれら実発振周期Ｔｓ、Ｔｔより遅延回路Ａ（Ｋ０７ａ，Ｋ０７ｂ）での変動割合Ｋが、Ｋ＝（Ｔｔ−Ｔｓ）／Ｔｓとして求められるものとなっている。このようにして求められた変動割合Ｋは、先述の場合と同様に、エッジクロック発生回路Ｋ０２ａ，Ｋ０２ｂにおける演算回路Ａ（１０６ａ，１０６ｂ）に転送された上、補正処理に供されているものである。
【００３３】
本参考例によれば、発振回路及び発振周期測定回路が、エッジクロック発生回路等の試験に必要となる回路部とは別途、独立に設けられているため、試験の実行如何に関わらず、常時、装置動作条件等の変動を監視することができ、試験開始から補正処理を行なうことが可能である。
【００３４】
図１０は、装置動作条件等の変動による位相ずれ補正の更に異なる他の例での構成を示したものである。本例では、図示のように、基本周期Ｔｒ１内でのエッジクロック発生回路Ｋ０２ａからのエッジクロックＫ１３の出現時点から、基本周期Ｔｒ２内でのエッジクロックＫ１３の出現時点までの時間（エッジクロックＫ１３の周期）Ｔｍを測定する周期測定回路６０１と、基本周期Ｔｒ１、Ｔｒ２各々でのエッジクロックＫ０２ａへの設定遅延時間Ｔａ１、Ｔａ２、Ｔａｄ１、Ｔａｄ２とから、エッジクロック発生回路Ｋ０２ａでの遅延時間の変動割合を求める演算回路Ｂ（６０２）が設けられたものとなっている。詳細な説明は省略するが、演算回路Ｂ（６０２）では、変動割合Ｋが、Ｋ＝（Ｔｍ−Ｔｒ１＋Ｔａ１−Ｔａ２）／（Ｔａｄ２−Ｔａｄ１）として求められているものである。このようにして求められた変動割合Ｋは、先述の場合と同様に、エッジクロックＫ０２ａ，Ｋ０２ｂ各々における演算回路Ａ（６０４ａ，６０４ｂ）に転送された上、補正処理に供されているものである。尚、本例では、エッジクロック間時間Ｔｍは隣接する基本周期間のものとして測定されたが、２つの基本周期との間に１以上の基本周期を介在させるようにして、それら２つの基本周期間のものとして測定してもよい。
【００３５】
以上、装置動作条件等の変動による位相ずれ補正について説明したが、補正対象である遅延回路Ａおよび、遅延時間測定回路１０５や発振周期測定回路５０２により変動割合が測定される遅延回路（図１の遅延回路Ｂ（Ｊ０４ａ）、図９の遅延回路５０４）が、図１１に示す遅延回路７０１のように、変動特性が異なる複数の遅延回路７０２、７０３より構成されている場合には、それぞれの遅延回路７０２、７０３対応に遅延時間測定回路７０４、７０５、あるいは発振回路対応に発振周期測定回路が設けられた上、変動が個別に測定され、補正されるものであり、本発明の本質が遅延回路の構成等により変わるものではない。 また、遅延時間測定回路１０５や発振周期測定回路５０２、周期測定回路６０１の個数を１回路としたものについて説明したが、複数個設けられる場合には、それに応じて変動割合演算用の演算回路も複数設けられることで、同様な補正が行なえることは明らかである。
【００３６】
図１２には、一例として、図１で説明した分解能補正と装置の動作条件等の変動による位相ずれ補正を行なうための各種回路部を適用した場合のＩＣ試験装置の構成例を示す。
【００３７】
次に、マイクロプロセッサ等のディジタル回路装置における、装置の動作条件変動により発生した分配クロックの位相ずれの調整について説明する。図１３に本発明による実施例を、図１４に動作タイムチャートを示す。前述の様に、原振３より分配されたクロック７Ａ〜Ｃは、分配によって生じる位相ずれを無くし、例えば原振３からのクロックと同一位相となるように、遅延回路１Ａ〜Ｃにより各々Ｔ２、Ｔ４、Ｔ６だけ遅延されて、各分配素子２Ａ〜Ｃに供給されている。さて、回路装置が動作中に周囲温度や供給電源電圧等の動作条件の変動が生じたことにより、各遅延回路１Ａ〜Ｃでの遅延時間が各々異なって変動すると、図１４に示すように分配クロック８Ａ〜Ｃは、各々Ｋ１・Ｔ２、Ｋ２・Ｔ４、Ｋ３・Ｔ６だけずれた位置に発生することになる（但し、Ｋ１、Ｋ２、Ｋ３は変動の割合である）。この時、各々の時間差測定回路１０Ａ〜Ｃでは遅延回路１Ａ〜Ｃの入力クロック７Ａ〜Ｃと出力クロック８Ａ〜Ｃの時間差（位相差）が測定されており、演算回路Ｂ１１Ａ〜Ｃにおいて、この測定時間差と予め測定された基準となる時間差（例えば、上記の分配による位相ずれの調整時に測定された時間差）を用いて演算が行なわれ、変動割合Ｋ１、Ｋ２、Ｋ３が求められる。この変動割合は、ＩＣ試験装置の場合と同様に、各遅延回路毎に設けられている演算回路Ａ１２Ａ〜Ｃに転送され、遅延回路への設定データが補正されて再設定され、分配クロック８Ａ〜Ｃは、原振３からのクロックと同位相となる。
【００３８】
図１５は、他の実施例を示したものであり、ＩＣ試験装置の場合と同様に、位相ずれ調整用遅延回路１Ａ〜Ｃと各々同一遅延特性の遅延回路を用いた発振回路１３Ａ〜Ｃ及び発振周期測定回路１４Ａ〜Ｃが設けられ、例えば回路群５Ａにおいては、変動割合Ｋ１が、分配による位相ずれの調整時に測定した発振周期Ｔ１ｓと、装置動作中に測定される発振周期Ｔ２ｔを用いて、演算回路Ｂ１１Ａにより演算され求められる。さらに、演算回路Ａにおいて、この変動割合Ｋ１と遅延回路２Ａに設定されていたデータを用いて、回路群５Ａにおける変動遅延量Ｋ１・Ｔ２が求められ、補正データＴ２−Ｋ１・Ｔ２が遅延回路２Ａに再設定される。また、他の回路群においても、各々の変動割合Ｋ２、Ｋ３が同様に求められ、補正が行なわれ、原振３から供給されるクロックと同位相で分配供給される。
【００３９】
本実施例によれば、マイクロプロセッサ等のディジタル回路装置において、装置動作条件の変動により、原振クロック分配による位相ずれ補正のために設けた遅延回路の遅延特性が個々に異なった変動をして、分配クロックの位相ずれを生じた場合であっても、同一位相で分配供給することができる。
【００４０】
以上、ディジタル回路装置の動作条件等の変動による位相ずれ補正について説明したが、ＩＣ試験装置の場合と同様に、補正対象の遅延回路および時間測定の遅延回路の構成、個数等により本発明の本質が変わるものではない。
【００４１】
【発明の効果】
本発明によるディジタル回路装置によれば、装置自体の動作条件や周囲環境条件に大きな変動が生じた場合であっても、ＩＣ試験装置では高精度な試験を、またマイクロプロセッサ等のディジタル回路装置においては同一位相での原振クロック分配を行なうことが、装置本来の動作や処理を停止することなく可能である。
【図面の簡単な説明】
【図１】  ＩＣ試験装置におけるタイミング発生回路の一参考例である。
【図２】  図１に示した補正データ制御回路の一参考例である。
【図３】  タイミング発生回路の構成例である。
【図４】  タイミング発生回路の動作タイムチャートである。
【図５】  図４に示すタイミング発生回路における各設定値の説明図である。
【図６】  遅延回路の構成例である。
【図７】  図６に示す遅延回路における各抵抗値の説明図である。
【図８】  位相ずれ調整を説明するためのタイムチャートである。
【図９】  ＩＣ試験装置におけるタイミング発生回路の他の参考例である。
【図１０】  ＩＣ試験装置におけるタイミング発生回路の他の参考例である。
【図１１】  遅延時間測定対象としての遅延回路が複数の、変動特性が異なる遅延回路により構成されている場合を説明するための図である。
【図１２】  ＩＣ試験装置の構成例である。
【図１３】  本発明による分配クロック補正回路付きディジタル回路装置の実施例である。
【図１４】  図１３を説明するための動作タイムチャートである。
【図１５】  本発明による分配クロック補正回路付きディジタル回路装置の他の実施例である。
【図１６】  従来のＩＣ試験装置の構成例のブロック図である。
【図１７】  従来のＩＣ試験装置におけるタイミング発生回路の構成例ブロック図である。
【図１８】  図１７に示すタイミング発生回路の動作を説明するためのタイムチャートである。
【図１９】  従来のＩＣ試験装置における位相ずれ調整を説明するためのタイムチャートである。
【図２０】  従来ディジタル回路装置のクロック分配回路の例である。
【図２１】  図２０に示すクロック分配回路の動作を説明するためのタイムチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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