(57)【特許請求の範囲】
【請求項１】
機能ブロックやメモリブロックを１つのチップ上に形成した半導体装置において、機能動作確認時又は前記機能ブロックの中に不良ブロックの存在が確認された時、前記不良ブロックに値の異なる複数のバックバイアスを段階的に付与し、これらバックバイアスの各々に対する動作速度の測定及び動作電流値の検証を行い、測定した動作速度の内で動作タイミングが最速になり、且つ電流増加が許容域内になるレベルのバックバイアスを選択して動作タイミングの調整を行なう動作速度自己補正回路を備えることを特徴とする半導体装置。
【請求項２】
前記動作速度自己補正回路は入力端子を備え、この入力端子に特定の信号が付与されたことをもって前記動作速度自己補正回路が起動することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記動作速度自己補正回路は、最適な値のバックバイアスを決定するためのプログラムが格納されたＲＯＭと、不良ブロックに関する情報が格納されたＲＡＭと、前記不良ブロックを選択する選択手段と、前記不良ブロックに所定電位のバックバイアスを付与するバイアス出力手段と、前記各メモリ及び前記各手段を制御し所定の演算処理を実行する演算手段を具備することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＲＯＭは、電流スペック、タイミング動作発生に関するデータ及びプログラム、カーブフィッティング演算の関数データ及び前記演算回路を動作させるためのプログラムが格納されていることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、動作タイミングが問題となる半導体装置に関する。
【０００２】
【従来の技術】
例えば、半導体メモリにおいては、或る一定のパラメータを基にメモリに内蔵させた補正回路により動作タイミングを補正している。或いは、コンデンサ、抵抗、トランジスタ等の電子素子を最適に選定し、且つ、配線パターンをプロセス上で選定することにより、動作タイミングを調整することも行われている。また、任意のタイミングを選択できるように、例えばリペア装置を用い、抵抗回路の配線を切断する方法も用いられている。
【０００３】
このほか、図９に示すように、ＭＯＳトランジスタのチャンネルインプラ（Ｃｈａｎｎｅｌ  Ｉｍｐｌａｎｔ）によりスレッショルド電圧Ｖｔｈを図の左右方向に移動させて調整する方法もある。
【０００４】
なお、特開平５−７４１８３号公報には、複数のメモリセルトランジスタを用いて形成されるセル領域にスレッショルド電圧の変動を補償するバイアス電圧を印加し、チャンネル長が短くなることによってスレッショルド電圧が低下し、特性を劣化させたり、コントロールゲートによる制御不能を招かないようにした半導体記憶装置が示されている。バイアス電圧は、半導体記憶装置に内蔵させたバイアス電圧発生回路を用いて行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の各動作タイミング調整方法は、設計段階で決定されたり、最終的にはパッケージングが施されるため、一旦、或る動作タイミングに設定すると、後で変更することは不可能である。このため、タイミング不良やタイミングエラーを発生することがあり、これが半導体装置の歩留り低下や顧客クレーム等の原因になる。
【０００６】
また、特開平５−７４１８３号公報に示される半導体記憶装置は、本来、特性の改善、及びコントロールゲートによる制御不能を防止するためのバイアス印加であり、バイアス値を設定するに際しては、試作品のテストを基にした予想値で設定しており、個々の半導体装置のばらつきに応じた最適な設定は行えない。更に、後で設定の変更が行えない。このため、動作タイミングが調整できたとしても、タイミング不良やタイミングエラーの発生を防止できるとは限らない。
【０００７】
本発明は上述の問題点に鑑み、製品完成後でも、動作タイミングの調整を可能にし、タイミング不良やタイミングエラーの発生を防止できるようにする半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本出願に係る発明の目的を実現する構成は、請求項１に記載のように、機能動作確認時又は前記機能ブロックの中に不良ブロックの存在が確認された時、前記不良ブロックに値の異なる複数のバックバイアスを段階的に付与し、これらバックバイアスの各々に対する動作速度の測定及び動作電流値の検証を行い、測定した動作速度の内で動作タイミングが最速になり、且つ電流増加が許容域内になるレベルのバックバイアスを選択して動作タイミングの調整を行なう動作速度自己補正回路を備えた半導体装置にある。
【０００９】
この構成によれば、図８のバックバイアス電圧−スレッショルド電圧特性に示すように、ＭＯＳトランジスタのバイアスを変更することによりスレッショルド電圧Ｖｔｈの調整が行え、これによって動作タイミングのずれが調整される。バックバイアスの変更は、機能動作確認時又は前記機能ブロックの中に不良ブロックの存在が確認された時に動作速度自己補正回路を起動させ、不良ブロックに自動的にバックバイアスを段階的に付与し、この結果に基づいて最適なバックバイアスを選択することができる。したがって、製品完成後でも、動作タイミングを調整することが可能になる。また、動作タイミングを調整できることにより、タイミング不良による歩留り低下や、特性劣化によるタイミング不良の発生を低減することができる。
【００１０】
本出願に係る発明の目的を実現する具体的な構成は、請求項２に記載のように、前記動作速度自己補正回路は入力端子を備え、該入力端子に特定の信号が付与されたことをもって前記動作速度自己補正回路が起動する半導体装置にある。
【００１１】
この構成によれば、外部から指示して動作速度自己補正回路を起動できるため、製品完成後であっても任意の時点で動作タイミングのずれを調整することができる。
【００１２】
本出願に係る発明の目的を実現する具体的な構成は、請求項３に記載のように、前記動作速度自己補正回路は、最適な値のバックバイアスを決定するためのプログラムが格納されたＲＯＭと、不良ブロックに関する情報が格納されたＲＡＭと、前記不良ブロックを選択する選択手段と、前記不良ブロックに所定電位のバックバイアスを付与するバイアス出力手段と、前記各メモリ及び前記各手段を制御し所定の演算処理を実行する演算手段を備えた半導体装置にある。
【００１３】
この構成によれば、動作タイミングの補正処理がプログラム及び予め確保したデータに従って行えるため、補正処理の自動化が可能になる。このため、動作タイミングの補正を迅速に行え、製品歩留りも向上する。
【００１４】
本出願に係る発明の目的を実現する具体的な構成は、請求項４に記載のように、前記ＲＯＭは、電流スペック、タイミング動作発生に関するデータ及びプログラム、カーブフィッティング演算の関数データ及び前記演算回路を動作させるためのプログラムが格納された半導体装置にある。
【００１５】
この構成によれば、動作タイミングの補正処理を自動化するに際し、データ及びプログラムを格納するＲＯＭに記憶する内容として、電流スペック、タイミング動作発生に関するデータ及びプログラム、カーブフィッティング演算の関数データ等の動作タイミングの補正処理に係わるソフトウェアを内蔵している。したがって、動作タイミングの補正処理を自動化することができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１７】
図１は本発明の半導体装置の一実施の形態における機能ブロック及び本発明の特徴である動作速度自己補正回路を示している。機能ブロックとは、動作機能させる回路ブロックであり、例えばロジック回路の回路ブロックとしては、ブロックを発生させる回路、演算させる回路、タイミングを測定するラッチ回路等がある。
【００１８】
本発明による半導体装置は、従来よりの機能ブロック及びメモリブロックに加え、動作速度自己補正回路を備えて構成されている。動作速度自己補正回路は、図１に示すように、入力信号を基に動作する演算回路１（演算手段）、この演算回路１に接続された内部ＲＯＭ２、演算回路１により制御されて選択機能ブロック５を選択するｗｅｌｌ選択回路３（選択手段）、演算回路１に接続されてｗｅｌｌ選択回路３を駆動する降圧回路４（バイアス出力手段）、演算回路１に接続された内部ＲＡＭ６の各々を備えて構成される。なお、チップ上には、演算回路１に入力信号７を印加するための入力ピン（不図示）が設けられている。入力ピンに起動用の信号を与えることにより、動作速度自己補正回路が動作を開始する。入力ピンには外部から信号を与えることができるので、パッケージングを施した後の半導体装置であっても、動作速度自己補正回路を動作させることができる。なお、図１においては、メモリブロックの図示を省略している。
【００１９】
内部ＲＯＭ２は、自己補正プログラム及びデータ、電流スペック、タイミング動作に関連する全ての回路ブロックのアドレス、カーブフィッティング演算の関数データ、前記回路ブロック毎の動作速度データ、及び前記演算回路を動作させるためのプログラムを格納している。また、内部ＲＡＭ６は、動作速度自己補正のために用いるほか、本来のメモリとしての利用も可能である。
【００２０】
次に、以上の構成の半導体装置において、そのウェハ状態又は組み立て後の完成品状態で動作テストを行った際、スピード系カテゴリー不良が検出された場合について説明する。
【００２１】
スピード系カテゴリー不良が検出された半導体装置に対しては、入力ピンから自己補正回路を動作させるために入力信号７が演算回路１に与えられる。この入力信号７を基に演算回路１が動作し、内部ＲＯＭ２へのアクセスを開始する。内部ＲＯＭ２には、タイミング動作に関連する全ての回路ブロックについてのアドレスが格納されている。ここでは、内部ＲＯＭ２から製品のテスト時の不良カテゴリー内容及び不良ブロックの情報を読み出したとする。
【００２２】
ついで、演算回路１は降圧回路４へ信号８を送り、降圧回路４の出力電圧を所定の電圧（例えば、電源電圧Ｖｃｃの約１／２程度）に降圧する。更に、演算回路１はｗｅｌｌ選択回路３へ内部ＲＯＭ２から読み出した不良機能ブロック情報を送出する。ｗｅｌｌ選択回路３は内部ＲＯＭ２から読み出した不良機能ブロック情報に基づいて、機能ブロック５内の不良の機能ブロック（以下、不良機能ブロックという）に対し基準バックバイアス値９を与える。
【００２３】
更に、演算回路１は、図２に示すような信号の流れにより動作速度を検証する。すなわち、内部ＲＯＭ２からタイミング検証プログラムを読み出し、選択した不良機能ブロックのスタンバイ（ＳＴＡＮＤ−ＢＹ）電流値を測定して動作速度を検証する。ついで、内部ＲＯＭ２に記憶されたスタンバイ電流値のスペックを比較し、演算回路１からｗｅｌｌ選択回路３に供給されている電流値１０がスペックを満たすことを確認する。このとき、基準バックバイアス値と動作速度値を内部ＲＯＭ２に格納する。以上の作業により、基準バックバイアス値を下げたときのショートチャネル効果による不良を未然に防止することができる。
【００２４】
次に、図３に示すような信号の流れでカーブフィッティングを実行する。このカーブフィッティングは、図１及び図２に示した動作形態により実施した基準バックバイアス値、及びこの基準バックバイアス値に対する不良機能ブロックの動作速度を内部ＲＯＭ２から読み出し、内部ＲＯＭ２に記憶されている関数１１を基にカーブフィッティングを実施する。このカーブフィッティングは、動作速度及び基準バックバイアス値を機能ブロック５内の不良機能ブロックに供給し、内部ＲＯＭ２に格納されたプログラムに従って回路ブロックの動作を確認する。
【００２５】
図４は図１〜図３の一連の動作を説明するフローチャートである。なお、図中の“Ｓ”はステップを意味している。
【００２６】
機能動作確認時、機能動作不良発生時に、入力信号７を演算回路１に入力する（Ｓ１０１）。ここでは、動作速度及びタイミング系のカテゴリー不良を除去できる製品に対して補正を行うものとする。補正回路動作信号７を入力する（Ｓ１０１）。この信号を基に演算回路１が起動し（Ｓ１０２）、内部ＲＯＭ２に格納されたデータを基に不良機能ブロックを選択し（Ｓ１０３）、内部ＲＯＭ２に記憶されたプログラムによって機能ブロックの評価を自動的に実施する。ついで、基本的な基準バックバイアス値Ｖ0（Ｖｃｃ／２）を与える（Ｓ１０４）。
【００２７】
更に、任意の機能ブロックの動作速度ｔ0（例えば、１〜１００ｎ秒）を測定する（Ｓ１０５）。ついで、スタンバイ電流値（例えば、１０〜３００ｎＡ）を測定する（Ｓ１０６）。このとき、スタンバイ電流値が仕様値を満たさないものは、不良機能ブロックとして処理する（Ｓ１１７）。更に、所定のバックバイアス、例えば、基準バックバイアス値Ｖ0よりも低い電位（例えば、０．２Ｖ刻みの電圧）のバックバイアスＶ1を与え（Ｓ１０７）、任意の機能ブロックの動作速度ｔ1を測定する（Ｓ１０８）。この後、スタンバイ電流値を測定する（Ｓ１０９）。仕様値（例えば、３００ｎＡ）を満たさない場合、基準バックバイアス値Ｖ0のときと同じに処理する（Ｓ１１７）。
【００２８】
次に、基準バックバイアスＶ０よりも高い電位を持つバックバイアスＶ２を与え（Ｓ１１０）、任意の機能ブロックの動作速度ｔ2を測定する（Ｓ１１１）。続いてスタンバイ電流値を測定する（Ｓ１１２）。以上のようにして得られたＶ（電圧）−Ｔ（タイミング）特性に対し、演算回路１を用いてカーブフィッティングする（Ｓ１１３）。具体的には、図５に示すような相関曲線を基にして相関関数を求める。この相関関数を基に、任意の動作速度を選択するようにバックバイアス値を設定し、その値を内部ＲＡＭに格納する。
【００２９】
図５はバイアス−動作タイミング特性、すなわち、カーブフィッティングを行った結果を示している。バックバイアスと動作速度は指数曲線に乗っているが、バックバイアス値の増加に伴ってスレッショルド電圧が低下し、リーク電流が発生し、指数曲線に乗らなくなる。この状態ではカーブフィッティングに乗らず、リーク電流の増加によるスタンバイ電流の増加により不良扱いになる。そこで、本発明ではＲＯＭデータに回路動作上問題となる領域の電流値が読み取れるコード（ｃｏｄｅ）をプログラムしておき、任意のバックバイアスを与えた時の電流値との比較を行って認識する。
【００３０】
図５において、動作タイミングが最も速く、且つ、スタンバイ不良領域に入らない場所（Ｖ0とＶ2の間）にあるバックバイアスＶが最適値になる。そこで、この最適値Ｖをバックバイアスとして印加し（Ｓ１１４）、最終動作速度を検証する（Ｓ１１５）。所望の動作速度にあれば製品テストを実施し（Ｓ１１６）、仕様外（規格外）であれば不良品として処理する（Ｓ１１７）。
【００３１】
なお、通常使用時のタイミング不良の場合、素子劣化が問題になる。例えば、Ｎ−ＭＯＳの場合、スレッショルド電圧が高くなり、ｇｍ（コンダクタンス）が劣化する。このような場合、本発明によれば、バックバイアスを変えることがきる結果、例えば、頻繁にアクセスする回路の素子劣化については、バックバイアスを低くすることにより対処できる。
【００３２】
図６は本発明の実施の形態の他の例を示している。図６は、自己補正回路を搭載した製品を含むシステムボード又は外部システムボードにより、製品動作中に発生した製品不良を検出する場合の処理を示している。上記のシステムボード又は外部システムボードは、自己補正回路を搭載した不良製品を正確に認識できるプログラム及びこれによって動作するＣＰＵ等を内蔵し、不良製品を認識したとき、自己補正回路を動作させる動作信号を不良製品に入力させる。或いは、外部からスイッチ或いはソフトウェアによりシステムボードを制御し、動作速度自己補正回路を動作させる動作信号を不良ブロックに入力させる。
【００３３】
製品動作中（Ｓ２０１）に動作不良が発生すると（Ｓ２０２）、不良チップの検証が行われ（Ｓ２０３）、不良チップの選択が行われる（Ｓ２０４）。
【００３４】
図７はホットキャリアによる特性変動を示し、このような特性変動は製品不良を招く１つの要因である。このような挙動が検出された場合、不良製品であると判定する。この不良製品に対し、入力された動作信号を基に自己補正回路を動作させる（Ｓ２０５）。このとき、例えば、不良回路ブロックが内部ＲＯＭ２に記憶されているタイミング動作に関連する全ての回路ブロックに対して図１〜図５で説明した方法により自己補正を実施する（Ｓ２０６）。ついで、システムボードに搭載されたＣＰＵ等により不良製品の動作確認を実施する（Ｓ２０７）。
【００３５】
以上の処理によって、ホットキャリア等に基づく特性劣化に起因するタイミング不良発生時の故障を回避でき、特性劣化による製品不良のクレーム発生を低減することができる。
【００３６】
【発明の効果】
以上説明したように、請求項１に示した本発明は、不良機能ブロックのバックバイアスを製品完成後であっても最適値に設定することのできる動作速度自己補正回路を機能ブロックやメモリブロックを１つのチップ上に形成した半導体装置に内蔵させたので、製品完成後でも、動作タイミングを調整することが可能になり、タイミング不良による歩留り低下や、特性劣化によるタイミング不良の発生を低減することができる。
【００３７】
請求項２に示した本発明は、専用の入力端子に特定の信号が付与されたことをもって動作速度自己補正回路が起動するようにしたので、外部から起動制御が行え、製品完成後であっても任意の時点で動作タイミングのずれを調整することができる。
【００３８】
請求項３に示した本発明は、動作速度自己補正回路を、ＲＯＭ、不良機能ブロックに関する情報が格納されたＲＡＭ、選択回路、降圧回路、これら回路を制御し所定の演算処理を実行する演算回路を備えた構成にしたので、補正処理の自動化が可能になり、動作タイミング補正が迅速に行え、製品歩留りも向上する。
【００３９】
請求項４に示した本発明は、電流スペック、タイミング動作発生に関するデータ及びプログラム、カーブフィッティング演算の関数データ及び前記演算回路を動作させるためのプログラムをＲＯＭに格納するようにしたので、動作タイミングの補正処理を自動化することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施の形態を示すブロック図である。
【図２】本発明に係る動作速度自己補正回路の動作速度検証時の信号の流れを示す説明図である。
【図３】本発明に係る動作速度自己補正回路のカーブフィッティング時の信号の流れを示す説明図である。
【図４】図４は図１〜図３の一連の動作を説明するフローチャートである。
【図５】相関関数を求めるための相関曲線図である。
【図６】本発明の実施の形態の他の例を示すフローチャートである。
【図７】ホットキャリアによる特性変動を示すスレッショルド特性図及びｇｍ特性図である。
【図８】バックバイアス電圧−スレッショルド電圧特性を示す特性図である。
【図９】動作タイミングがずれた場合、スレッショルド電圧を移動させて調整する従来の補正方法を示すスレッショルド電圧−チャンネルインプラ特性を示す特性図である。
【符号の説明】
１  演算回路
２  内部ＲＯＭ
３  ｗｅｌｌ選択回路
４  降圧回路
５  機能ブロック
６  内部ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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