(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、
前記半導体基板の主表面上に素子分離絶縁膜を形成する工程と、
前記半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第１の半導体膜と、第１の絶縁膜とを順次形成することにより積層膜を形成する工程と、
前記バイポーラトランジスタのエミッタ領域およびベース領域上に位置する前記積層膜を除去する工程と、
前記エミッタ領域および前記ベース領域上に、外部ベース引出し電極用の第２の半導体膜を形成する工程と、
前記第２の半導体膜上に第２の絶縁膜を形成する工程と、
前記第２の半導体膜の側面および前記第２の絶縁膜の側面に第１のサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、前記サイドウォール絶縁膜形成時のドライエッチングにより前記第１の半導体膜上の前記第１の絶縁膜を除去する工程と、
前記第１の半導体膜上に少なくとも第３の半導体膜を形成した後、前記第１の半導体膜および前記第３の半導体膜をパターニングすることによりゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の主表面に不純物をイオン注入することにより１対のソース／ドレイン領域を形成する工程と、
前記第２の半導体膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する工程と、
前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する工程と、
前記エミッタ用開口内に位置する前記外部ベース引出し電極の側面および前記第２の絶縁膜の側面に第２のサイドウォール絶縁膜を形成する工程と、
前記エミッタ用開口内で前記半導体基板の主表面に電気的に接続する第４の半導体膜を形成した後パターニングすることにより、エミッタ電極を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記第１のサイドウォール絶縁膜を形成するとともに前記第１の絶縁膜を除去する際に、前記第２の半導体膜上の前記第２の絶縁膜を残余させる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ソース／ドレイン領域の形成のために不純物をイオン注入する際前記バイポーラトランジスタのコレクタ領域にも前記不純物をイオン注入する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記エミッタ電極を形成する工程は、
前記第４の半導体膜を形成した後前記第４の半導体膜に第１の不純物注入を行なう工程と、
前記第４の半導体膜の第１の抵抗層となる部分上にマスク層を形成した後、前記第４の半導体膜に第２の不純物注入を行なう工程と、
前記マスク層を除去した後、前記第４の半導体膜をパターニングすることにより、前記エミッタ電極と前記第１の抵抗層とを同時に形成する工程とを含む、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第４の半導体膜をパターニングすることにより前記エミッタ電極と前記第１の抵抗層とに加えてさらに第２の抵抗層を同時に形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
素子形成領域の少なくとも一部の表面を露出させる工程と、
前記露出された部分の表面にシリサイド膜を形成する工程とをさらに備える、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記シリサイド膜を形成する工程は、
前記露出された部分の側面に第３の絶縁膜を形成する工程と、
前記露出された部分の上面上にシリサイド膜を形成する工程とを含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ベース領域にイオン注入する工程は、前記第２のサイドウォール絶縁膜の形成後に前記半導体基板の主表面にイオン注入することにより行なう、請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第２のサイドウォール絶縁膜の形成に先立って、前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、
前記半導体基板の主表面上に素子分離絶縁膜を形成する工程と、
前記半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第１の半導体膜と、第１の絶縁膜とを順次形成することにより積層膜を形成する工程と、
前記バイポーラトランジスタのエミッタ領域およびベース領域上に位置する前記積層膜を除去する工程と、
前記エミッタ領域および前記ベース領域上に、外部ベース引出し電極用の第２の半導体膜を形成する工程と、
前記第２の半導体膜上に第２の絶縁膜を形成する工程と、
前記第２の半導体膜および前記第２の絶縁膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する工程と、
前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する工程と、
前記外部ベース引出し電極の側面および前記第２の絶縁膜の側面にサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、前記サイドウォール絶縁膜形成時のドライエッチングにより前記第１の半導体膜上の前記第１の絶縁膜を除去する工程と、
前記第１の半導体膜上および前記エミッタ用開口内に、少なくとも第３の半導体膜を形成した後パターニングすることによって、ゲート電極とエミッタ電極とを同時に形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の主表面に不純物をイオン注入することにより１対のソース／ドレイン領域を形成する工程とを備えた、半導体装置の製造方法。
【請求項１１】
前記第２の絶縁膜を形成する工程に先立って、
前記第２の半導体膜に第１の不純物注入を行なう工程と、
前記第２の半導体膜の第１の抵抗層となる部分上にマスク層を形成した後、前記第２の半導体膜に第２の不純物注入を行なう工程と、
前記マスク層を除去する工程とを備え、
前記第２の半導体膜および前記第２の絶縁膜をパターニングすることにより、前記外部ベース引出し電極と、前記エミッタ用開口と、前記第１の抵抗層とを同時に形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の半導体膜および前記第２の絶縁膜のパターニングによって、前記外部ベース引出し電極と、前記エミッタ用開口と、前記第１の抵抗層とに加えて、さらに、第２の抵抗層を同時に形成する、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ソース／ドレイン領域の形成のために不純物をイオン注入する際前記バイポーラトランジスタのコレクタ領域にも前記不純物をイオン注入する、請求項１０〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
素子形成領域の少なくとも一部の表面を露出させる工程と、
前記露出された部分の表面にシリサイド膜を形成する工程とをさらに備える、請求項１０〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記ベース領域にイオン注入する工程は、前記サイドウォール絶縁膜の形成後に前記半導体基板の主表面にイオン注入することにより行なう、請求項１０〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記サイドウォール絶縁膜の形成に先立って、前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、高速性能と優れた駆動性能とを有するバイポーラトランジスタと、高集積可能で低消費電力性能を有するＣＭＯＳトランジスタとを兼ね備えたＢｉＣＭＯＳ素子が知られている。
【０００３】
図９３〜図１０６は、従来の第１のＢｉＣＭＯＳ素子の製造製造プロセスを説明するための断面構造図であり、図１０６はそのような製造プロセスによって完成された従来の第１のＢｉＣＭＯＳ素子の断面構造図である。まず、図１０６を参照して、従来の第１のＢｉＣＭＯＳ素子の断面構造について説明する。
【０００４】
従来の第１のＢｉＣＭＯＳ素子のバイポーラトランジスタ部（Ａ：Ａ１，Ａ２）では、Ｐ型シリコン基板１上にＮ+ 型のコレクタ埋込層２が形成されている。コレクタ埋込層２の上面上にはＮ型のエピタキシャル層６が形成されている。また、素子分離のために、フィールド酸化膜７とＰ型の分離領域１１とＰ+ 型の下面分離領域５とが形成されている。
【０００５】
Ｎ型のエピタキシャル層６の表面部分には、Ｐ- 型の真性ベース領域２４とＰ+ 型の外部ベース領域８８とからなるベース領域が形成されている。そのベース領域の表面にはＮ+ 型のエミッタ領域２７が形成されている。また、外部ベース領域８８からフィールド酸化膜７を挟んだ位置には、Ｎ+ 型のコレクタウォール領域８が形成されている。そのコレクタウォール領域８はＮ+ 型のコレクタ埋込層２に達するように形成されている。
【０００６】
外部ベース領域８８の表面上およびフィールド酸化膜７上には、Ｐ+ 型の外部ベース引出し電極２３が形成されている。エミッタ用開口Ｅ１のサイドウォールスペーサ２５の内側には、エミッタ領域２７に電気的に接続するように、Ｎ+ 型のエミッタ電極２６ａが形成されている。
【０００７】
なお、Ｐ+ 型の外部ベース引出し電極２３とＮ+ 型のエミッタ電極２６ａとは、サイドウォールスペーサ２５によって互いに電気的に絶縁されている。
【０００８】
エミッタ電極２６ａの上部表面上にはＣＶＤ酸化膜２８ａが形成されており、外部ベース引出し電極２３の上部表面上にはＣＶＤ酸化膜２２ａが形成されている。また、外部ベース引出し電極２３およびＣＶＤ酸化膜２２ａの側表面にはサイドウォールスペーサ２５が形成されている。
【０００９】
一方、ＣＭＯＳトランジスタ部のＰＭＯＳトランジスタ部（Ｂ）では、Ｐ型シリコン基板１にＮ+ 型の埋込層３が形成されている。埋込層３の上にはＮ型ウェル領域９が形成されている。また、素子分離のために、フィールド酸化膜７が形成されている。Ｎ型ウェル領域９の表面には、チャネル領域を挟むように間隔を隔てて１対のＰ型のソース／ドレイン領域１５が形成されている。このソース／ドレイン領域１５は、Ｐ- 型のソース／ドレイン領域１５ａとＰ+ 型のソース／ドレイン領域１５ｂとによって構成される。チャネル領域上にはたとえば、Ｎ+ 型ポリシリコン膜とタングステンシリサイド（ＷＳｉ）膜とからなるゲート電極１３ａが形成されている。ゲート電極１３ａの側表面にはサイドウォールスペーサ１９が形成されている。
【００１０】
一方、ＮＭＯＳトランジスタ部（Ｃ）では、Ｐ型シリコン基板１にＰ+ 型の埋込層４が形成されている。その埋込層４の上にはＰ型ウェル領域１０が形成されている。また、素子分離のためのフィールド酸化膜７が形成されている。ＰＭＯＳトランジスタ部と同様、Ｐ型ウェル領域１０の表面にはチャネル領域を挟むように１対のＮ型のソース／ドレイン領域１７が形成されている。このソース／ドレイン領域１７は、Ｎ- 型のソース／ドレイン領域１７ａとＮ+ 型のソース／ドレイン領域１７ｂとによって構成される。チャネル領域上には、たとえば、Ｎ+ 型ポリシリコンとタングステンシリサイド（ＷＳｉ）膜とからなるゲート電極１３ａが形成されている。そのゲート電極１３ａの側表面にはサイドウォールスペーサ１９が形成されている。
【００１１】
また、ＮＭＯＳトランジスタ部（Ｃ）に隣接するポリシリコン抵抗部（Ｄ）に位置するフィールド酸化膜７上にはポリシリコン抵抗３０ａが形成されている。ポリシリコン抵抗３０ａ上にはＣＶＤ酸化膜３１が形成されている。
【００１２】
バイポーラトランジスタ部（Ａ）と、ＣＭＯＳトランジスタ部（Ｂ，Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うように層間絶縁膜３２が形成されている。層間絶縁膜３２の、コレクタウォール領域８上、エミッタ電極２６ａ上、外部ベース引出し電極２３上、ソース／ドレイン領域１５上、ソース／ドレイン領域１７上およびポリシリコン抵抗３０ａ上には、それぞれコンタクトホール３３が形成されている。なお、図示しないが、ゲート電極１３ａ上にもコンタクトホール３３が形成されている。そのコンタクトホール３３を埋込むようにたとえばタングステンからなる金属膜３４が形成されている。層間絶縁膜３２の上部表面上には、金属膜３４に電気的に接続するように、たとえばアルミニウムからなる金属配線３５が形成されている。
【００１３】
なお、上記のようにバイポーラトランジスタを用いた集積回路内に抵抗素子としてのポリシリコン抵抗３０ａを形成するのは従来から一般的に知られている。図１０７は、バイポーラトランジスタ内に抵抗素子を用いたインバータ回路を示したものである。図１０７を参照して、このインバータ回路では、入力電圧Ｖｉｎに正の電圧が加わると、コレクタとエミッタとの間に電流が流れ、その結果、抵抗Ｒで電圧降下を生じ、これにより出力電圧Ｖｏｕｔが下がる。入力電圧Ｖｉｎが低い電位にあると、コレクタとエミッタとの間に電流が流れないので、抵抗Ｒで電圧降下を生じない。このため、出力電圧Ｖｏｕｔ＝Ｖｃｃとなり電位が高くなる。このように抵抗Ｒはバイポーラトランジスタを用いた素子において電圧変換動作をすることがわかる。バイポーラトランジスタと抵抗素子とを用いた論理回路としては、ＴＴＬ（Transistor Transistor Logic ）およびＥＣＬ（Emitter Coupled Logic ）回路などがある。このような回路の場合、バイポーラトランジスタと抵抗素子とを同一プロセス内で形成する必要がある。
【００１４】
次に、図９３〜図１０６を用いて、従来の第１のＢｉＣＭＯＳ素子の製造プロセスについて説明する。
【００１５】
まず、図９３に示すように、Ｐ型シリコン基板１に、Ｎ+ 型のコレクタ埋込層２、Ｎ+ 型の埋込層３、Ｐ+ 型の埋込層４、Ｐ+ 型の下面分離層５を形成した後、コレクタ埋込層２上にＮ型のエピタキシャル層６を形成する。その後、Ｐ型シリコン基板１の主表面の所定領域にフィールド酸化膜７を形成した後、Ｎ+ 型のコレクタウォール領域８、Ｎ型ウェル領域９、Ｐ型ウェル領域１０およびＰ型の分離領域１１をそれぞれ形成する。
【００１６】
次に、図９４に示すように、フィールド酸化膜７によって囲まれた活性領域上にゲート酸化膜１２を形成する。その後、ゲート酸化膜１２上およびフィールド酸化膜７上に、Ｎ型のポリシリコン膜１３１とタングステンシリサイド膜１３２とを、それぞれ、２０００Å程度、２０００Å程度の厚みで堆積する。タングステンシリサイド膜１３２上の所定領域にフォトレジストパターン１４を形成した後、そのフォトレジストパターン１４をマスクとしてパターニングすることにより、図９５に示されるようなゲート電極１３ａを形成する。
【００１７】
この後、バイポーラトランジスタ部（Ａ）およびＮＭＯＳトランジスタ部（Ｃ）を覆うようにフォトレジストパターン１６ａを形成する。フォトレジストパターン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ａとをマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物１１１を注入する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行なう。これにより、低濃度のＰ- 型のソース／ドレイン領域１５ａを形成する。この後フォトレジストパターン１６ａを除去する。
【００１８】
次に、図９６に示すように、バイポーラトランジスタ部（Ａ）およびＰＭＯＳトランジスタ部（Ｂ）を覆うようにフォトレジストパターン１８ａを形成した後、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ａおよびフォトレジストパターン１８ａとをマスクとしてＮ型の不純物２２２をＰ型ウェル領域１０の表面にイオン注入する。この注入の条件は、たとえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。これにより、低濃度のＮ- 型のソース／ドレイン領域１７ａが形成される。この後フォトレジストパターン１８ａを除去する。
【００１９】
次に、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドライエッチングすることによって、ゲート電極１３ａの側面部分に、図９７に示されるような、サイドウォールスペーサ１９を形成する。
【００２０】
この後、図９８に示すように、バイポーラトランジスタ部（Ａ）およびＮＭＯＳトランジスタ部（Ｃ）を覆うフォトレジストパターン２０ａを形成する。フォトレジストパターン２０ａと、ＰＭＯＳトランジスタ部（Ｂ）に位置するゲート電極１３ａおよびサイドウォールスペーサ１９とをマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物３３３を注入することによって、高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この注入は、たとえば、ＢＦ2 を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２０ａを除去する。
【００２１】
次に、図９９に示すように、バイポーラトランジスタ部（Ａ）およびＰＭＯＳトランジスタ部（Ｂ）を覆うようにフォトレジストパターン２１ａを形成する。フォトレジストパターン２１ａと、ＮＭＯＳトランジスタ部（Ｃ）に位置するゲート電極１３ａおよびサイドウォールスペーサ１９とをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物４４４を注入する。この場合のイオン注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。これにより、高濃度のＮ+ 型ソース／ドレイン領域１７ｂを形成する。この後、フォトレジストパターン２１ａを除去する。
【００２２】
次に、全面にポリシリコン膜（図示せず）を２０００Å程度の厚みで堆積した後、そのポリシリコン膜にＰ型不純物を注入する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、４０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。さらに、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、フォトレジストパターン（図示せず）をマスクとしてドライエッチングを行なう。これにより、図１００に示されるような形状の外部ベース電極２３およびＣＶＤ酸化膜２２ａが形成される。この後、真性ベース領域を形成するためにＰ型不純物の注入を行なう。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、８×１０13ｃｍ-2の条件下で行なう。このイオン注入工程は図示しない。その後、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドライエッチングすることによって、外部ベース引出し電極２３およびＣＶＤ酸化膜２２ａの側面に図１０１に示されるようなサイドウォールスペーサ２５を形成する。
【００２３】
次に、図１０２に示すように、全面にポリシリコン膜２６０ａをたとえば２０００Å程度の厚みで堆積した後、そのポリシリコン膜２６０ａにＮ型不純物５５５をイオン注入する。このイオン注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０16ｃｍ-2の条件下で行なう。その後、８５０℃で３０分程度の熱処理を行なうことによってエミッタ領域２７を形成する。また、真性ベース領域２４および外部ベース領域８８も形成される。この後、ポリシリコン膜２６０ａ上の全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、図１０３に示すようなフォトレジストパターン２９を形成する。そしてそのフォトレジストパターン２９をマスクとしてドライエッチングを行なうことによって、図１０３に示されるようなエミッタ電極２６ａとその上のＣＶＤ酸化膜２８ａとが形成される。この後フォトレジストパターン２９を除去する。
【００２４】
続いて、抵抗素子を形成するために、全面にポリシリコン膜３０を２０００Å程度の厚みで堆積した後、所望の抵抗値になるように、注入量および注入エネルギならびに不純物の種類を調節して、ポリシリコン膜３０に、Ｐ型またはＮ型の不純物６６６をイオン注入する。この後、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の所定領域にフォトレジストパターン（図示せず）を形成する。そのフォトレジストパターンをマスクとして下層のＣＶＤ酸化膜およびポリシリコン膜３０をドライエッチングすることにより、図１０５に示されるようなポリシリコン抵抗３０ａおよびＣＶＤ酸化膜３１が形成される。
【００２５】
この後、図１０６に示すように、全面を覆うように層間絶縁膜３２を形成する。層間絶縁膜３２の、コレクタウォール領域８上、エミッタ電極２６ａ上、外部ベース引出し電極２３上、ソース／ドレイン領域１５上、ソース／ドレイン領域１７上、および、ポリシリコン抵抗３０ａ上に位置する領域に、それぞれコンタクトホール３３を形成する。各々のコンタクトホール３３内にたとえばタングステンからなる金属膜３４を埋込んだ後、各々の金属膜３４の上面に、それぞれ、たとえばアルミニウムからなる金属配線３５を形成する。これにより、図１０６に示した従来の第１のＢｉＣＭＯＳ素子が完成される。
【００２６】
図１０８〜図１１１は、従来の第２のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図１１１を参照して、この従来の第２のＢｉＣＭＯＳ素子では、図１０６に示した従来の第１のＢｉＣＭＯＳ素子とほぼ同様の構造を有している。ただし、この第２のＢｉＣＭＯＳ素子では、エミッタ電極２６ａと、外部ベース引出し電極２３と、コレクタウォール領域８と、ソース／ドレイン領域１５および１７と、ゲート電極１３ｂと、ポリシリコン抵抗３０ａとの表面上には金属シリサイド膜３９が形成されている。この金属シリサイド膜３９は、各電極および各領域の低抵抗化のために形成されている。
【００２７】
図１０８〜図１１１を参照して、従来の第２のＢｉＣＭＯＳ素子の製造プロセスについて説明する。
【００２８】
まず、図９３に示した従来の第１のＢｉＣＭＯＳ素子の製造プロセスと同様のプロセスを経た後、図１０８に示すように、フィールド酸化膜７によって囲まれる活性領域上にゲート酸化膜１２を形成する。フィールド酸化膜７上およびゲート酸化膜１２上に、Ｎ型ポリシリコン膜１３３を２０００Å程度の厚みで形成した後、その上にＣＶＤ酸化膜３６を２０００Å程度の厚みで堆積する。ＣＶＤ酸化膜３６上の所定領域にフォトレジストパターン３７を形成した後、そのフォトレジストパターン３７をマスクとしてパターニングを行なう。これにより、図１０９に示されるような形状のゲート電極１３ｂが得られる。
【００２９】
この後、図９５〜図１０３に示した従来の第１のＢｉＣＭＯＳ素子の製造プロセスと同様の製造プロセスを経る。これにより、図１０９に示すような形状が得られる。そして、フォトレジストパターン３８をマスクとしてシリサイド化しない部分を残すように、ＣＶＤ酸化膜２２ａ、２８ａ、３１および３６をパターニングする。これにより図１１０に示すような形状が得られる。この後フォトレジストパターン３８を除去する。そして、たとえば、全面にコバルトをスパッタした後数回のランプアニールを行なう。この後コバルトを除去することにより、シリコン上およびポリシリコン上に金属シリサイド膜を自己整合的に形成する。なおこのようなプロセスをＳＡＬＩＣＩＤＥ（Self-Aligned-Silicide ）プロセスという。
【００３０】
このようなＳＡＬＩＣＩＤＥプロセスを用いて、エミッタ電極２６ａ、外部ベース引出し電極２３、コレクタウォール領域８、ソース／ドレイン領域１５、１７、ゲート電極１３ｂの上部表面上と、ポリシリコン抵抗３０ａのコンタクト領域上とにたとえばコバルトシリサイド膜３９を形成する。この後、図１０６に示した従来の第１のＢｉＣＭＯＳ素子の製造プロセスと同様のプロセスを経て、従来の第２のＢｉＣＭＯＳ素子が完成される。
【００３１】
【発明が解決しようとする課題】
図９３〜図１０６に示した従来の第１のＢｉＣＭＯＳ素子の製造方法では、バイポーラトランジスタ部（Ａ１，Ａ２）はＣＭＯＳトランジスタ部（Ｂ，Ｃ）の形成時に１回の酸化膜ドライエッチにさらされる（図９７のＤＥ１参照）。一方、ＣＭＯＳトランジスタ部（Ｂ，Ｃ）は、バイポーラトランジスタ部（Ａ１，Ａ２）の形成時に１回の酸化膜ドライエッチ（図１０１のＤＥ２）と、３回のポリシリコンドライエッチ（図１００のＤＥ３、図１０３のＤＥ４、図１０５のＤＥ５）にさらされてしまう。特に、ソース／ドレイン領域１５および１７上のポリシリコン膜をポリシリコンドライエッチする工程では、ポリシリコン膜と下地のシリコン基板１とが連続的に存在するとともにポリシリコン膜とシリコン基板１とはほとんどエッチングの選択比がないため、シリコン基板１の表面のソース／ドレイン領域１５および１７が大きくエッチングされるという不都合が生じる。この場合、ソース／ドレイン領域１５および１７の表面領域が凹凸になり注入された領域が部分的に減少し、その結果、接合リークやトランジスタ特性のばらつきや特性不良を生じるという問題点があった。
【００３２】
また、バイポーラトランジスタの活性領域（Ａ１）では、エミッタ・ベース接合が表面に露出しているので、バイポーラトランジスタの活性領域の表面がドライエッチングにさらされた場合、ベースリーク電流を生じるという問題点があった。
【００３３】
また、ポリシリコン抵抗は抵抗形成専用にポリシリコン膜を形成していたので工程数が多くなっていた。
【００３４】
また、図１０８〜図１１１に示した従来の第２のＢｉＣＭＯＳ素子の製造プロセスでは、上記した従来の第１のＢｉＣＭＯＳ素子の製造プロセスの場合に加えて、さらにソース／ドレイン領域１５および１７の表面に酸化膜ドライエッチ（ＤＥ６）が加えられる。このように多くのドライエッチが行なわれると、フィールド酸化膜７もエッチングにさらされるため、フィールド酸化膜７の膜厚が減少するという不都合が生じる。最悪の場合には、図１１２に示したように、フィールド酸化膜７がなくなり、ＮＭＯＳトランジスタのソース／ドレイン領域１５と、ＰＭＯＳトランジスタのソース／ドレイン領域１６との間がシリサイド膜３９によってつながり、その結果ショートする場合がある。また、ＰＭＯＳトランジスタのソース／ドレイン領域１５と、Ｐ型の分離領域１１、Ｐ型の下面分離領域５およびＰ型シリコン基板１とがつながり、ショートする場合もあった。このような場合、トランジスタの動作不良が生じる場合があった。
【００３５】
なお、上記のような不都合を防止するため、ドライエッチングにさらされる領域にフォトレジストパターンなどをマスクとして形成してドライエッチングを行うことも考えられる。しかし、このようにすると、工程数が非常に増加し、製造プロセスが複雑化するという問題点がある。
【００３６】
上記のように、従来では、製造プロセスを簡略化しながら、バイポーラトランジスタ部およびＣＭＯＳトランジスタ部へのエッチングダメージを低減することは困難であった。
【００３７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造プロセスを複雑化させることなく、ＢｉＣＭＯＳ素子の電気特性の劣化を防止し得る半導体装置の製造方法を提供することである。
【００３８】
この発明のもう１つの目的は、新たなマスクを追加することなくバイポーラトランジスタの活性領域へのエッチングダメージを防止することが可能な半導体装置の製造方法を提供することである。
【００３９】
この発明のもう１つの目的は、製造プロセスを複雑化せずにＣＭＯＳトランジスタ部へのエッチングダメージを低減することが可能な半導体装置の製造方法を提供することである。
【００４０】
【課題を解決するための手段】
請求項１における半導体装置の製造方法は、バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、以下の工程を備える。すなわち、半導体基板の主表面上に素子分離絶縁膜を形成する。半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第１の半導体膜と、第１の絶縁膜とを順次形成することにより積層膜を形成する。バイポーラトランジスタのエミッタ領域およびベース領域上に位置する積層膜を除去する。エミッタ領域およびベース領域上に、外部ベース引出し電極用の第２の半導体膜を形成する。第２の半導体膜上に第２の絶縁膜を形成する。第２の半導体膜の側面および第２の絶縁膜の側面に第１のサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、サイドウォール絶縁膜形成時のドライエッチングにより第１の半導体膜上の第１の絶縁膜を除去する。第１の半導体膜上に少なくとも第３の半導体膜を形成した後、第１の半導体膜および第３の半導体膜をパターニングすることによりゲート電極を形成する。ゲート電極をマスクとして半導体基板の主表面に不純物をイオン注入することにより１対のソース／ドレイン領域を形成する。第２の半導体膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する。そのエミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する。エミッタ用開口内に位置する外部ベース引出し電極の側面および第２の絶縁膜の側面に第２のサイドウォール絶縁膜を形成する。エミッタ用開口内で半導体基板の主表面に電気的に接続する第４の半導体膜を形成した後パターニングすることによりエミッタ電極を形成する。
【００４１】
請求項１による半導体装置の製造方法では、電界効果トランジスタ形成時のエッチング保護膜として外部ベース引出し電極となる第２の半導体膜が用いられるので、レジストなどの新たなマスクを追加することなくバイポーラトランジスタ活性領域へのエッチングダメージに対する保護が可能となる。また、エッチング保護膜の形成工程と外部ベース引出し電極の形成工程とを兼用することができる。また、バイポーラトランジスタ形成時のエッチング保護膜として、ゲート電極となる第１の半導体膜を含む積層膜を用いることによって、エッチング保護膜の形成工程とゲート電極の形成工程とを兼用することができる。これにより、製造プロセスを簡略化しながらＣＭＯＳトランジスタの活性領域へのエッチングダメージに対する保護が可能となる。このように、請求項１に記載の製造方法では、製造プロセスを簡略化しながら、バイポーラトランジスタ部およびＣＭＯＳトランジスタ部のエッチングダメージからの保護が可能となり、その結果、製造プロセスを簡略化しながらエッチングダメージに起因する素子特性の劣化を防止することができる。また、第２の半導体膜の側面および第２の絶縁膜の側面に第１のサイドウォール絶縁膜を形成する際のドライエッチングによって第１の半導体膜上の第１の絶縁膜を除去するので、この点でも製造プロセスを簡略化することができる。また、エミッタ・ベース領域以外の全ての領域が積層膜により覆われているので、エミッタ・ベース領域の形成時にＣＭＯＳトランジスタ部の素子分離絶縁膜の表面が削られるのを有効に防止することができる。それにより、後の工程でシリサイド膜が形成された場合、そのシリサイド膜が、削られた素子分離絶縁膜の上でつながりショートするのを有効に防止することができる。
【００４２】
請求項２は、上記請求項１に構成において、第１のサイドウォール絶縁膜を形成するとともに第１の絶縁膜を除去する際に、第２の半導体膜上の第２の絶縁膜を残余させる。これにより、第１のサイドウォール膜の形成時に、外部ベース引出し電極の上面がドライエッチングにさらされるのをその残余された第２の絶縁膜によって有効に防止することができる。その結果、外部ベース引出し電極の膜厚にばらつきが生じてバイポーラトランジスタの特性にばらつきが生じるのを有効に防止することができる。
【００４３】
請求項３は、上記請求項１または２の構成において、ソース／ドレイン領域の形成のための不純物をイオン注入する際バイポーラトランジスタのコレクタ領域にも不純物をイオン注入する。このように構成することによって、請求項１または２の効果に加えて、コレクタ抵抗をより低減することができるという効果を奏する。
【００４４】
請求項４は、請求項１〜３のいずれかの構成において、エミッタ電極を形成する工程を、第４の半導体膜を形成した後第４の半導体膜に第１の不純物注入を行なう工程と、その第４の半導体膜の第１の抵抗層となる部分上にレジストを形成した後第４の半導体膜に第２の不純物注入を行なう工程と、マスク層を除去した後第４の半導体膜をパターニングすることにより、エミッタ電極と第１の抵抗層とを同時に形成する工程とを含むように構成する。このように、第１の抵抗層とエミッタ電極とを同時に形成することによって、工程数を削減することが可能となる。
【００４５】
請求項５は、上記請求項４の構成において、第４の半導体膜をパターニングすることによりエミッタ電極と第１の抵抗層とに加えてさらに第２の抵抗層を同時に形成する。これにより、請求項４よりもさらに工程数を削減することができる。
【００４６】
請求項６は、上記請求項１〜５のいずれかの構成において、素子形成領域の少なくとも一部の表面を露出させる工程と、露出された部分の表面にシリサイド膜を形成する工程とをさらに備えるように構成する。このように、素子形成領域の少なくとも一部の表面上にシリサイド膜を形成することによって、シリサイド膜を形成した低抵抗の高速特性に優れたバイポーラトランジスタおよびＣＭＯＳトランジスタと、シリサイド膜の形成されていない通常の性能のトランジスタとを同時に形成することが可能となる。
【００４７】
請求項７は、請求項６の構成において、シリサイド膜を形成する工程が、露出された部分の側面に第３の絶縁膜を形成する工程と、露出された部分の上面上にシリサイド膜を形成する工程とを含むように構成する。このように露出された部分の上面にのみシリサイド膜を形成することによって、エミッタ電極周辺部に形成されたシリサイド膜と外部ベース電極のシリサイド膜とがショートするのを防止することができる。
【００４８】
請求項８は、請求項１〜７のいずれかの構成において、ベース領域にイオン注入する際に、第２のサイドウォール絶縁膜の形成後に半導体基板の主表面にイオン注入することにより行なう。これにより、第２のサイドウォール絶縁膜の形成時に半導体基板の主表面が削られることの影響を受けることなくベース領域を形成することができる。これにより、第２のサイドウォール絶縁膜の形成時のエッチングによりベース領域表面が削られた場合にも、その削られた量とは関係なくベース領域の幅および不純物濃度を制御することが可能となる。その結果、ベース領域の幅や不純物濃度のばらつきを低減することができる。
【００４９】
請求項９は、請求項８の構成において、第２のサイドウォール絶縁膜の形成に先立って、エミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する。このように構成すれば、請求項８に比べてさらにベース領域の幅および不純物濃度のばらつきを低減することができ、その結果、バイポーラトランジスタの電気的特性のばらつきを低減させることができる。
【００５０】
請求項１０における半導体装置の製造方法は、以下の工程を備える。半導体基板の主表面上に素子分離絶縁膜を形成する。半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第１の半導体膜と、第１の絶縁膜とを順次形成することにより積層膜を形成する。バイポーラトランジスタのエミッタ領域およびベース領域上に位置する積層膜を除去する。エミッタ領域およびベース領域上に、外部ベース引出し電極用の第２の半導体膜を形成する。第２の半導体膜上に第２の絶縁膜を形成する。第２の半導体膜および第２の絶縁膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する。エミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する。外部ベース引出し電極の側面および第２の絶縁膜の側面にサイドウォール絶縁膜を、絶縁膜の全面形成とドライエッチングを用いて形成するとともに、サイドウォール絶縁膜形成時にドライエッチングにより第１の半導体膜上の第１の絶縁膜を除去する。第１の半導体膜上およびエミッタ用開口内に、少なくとも第３の半導体膜を形成した後、パターニングすることによって、ゲート電極とエミッタ電極とを同時に形成する。ゲート電極をマスクとして半導体基板の主表面に不純物をイオン注入することにより１対のソース／ドレイン領域を形成する。
【００５１】
請求項１０に記載の半導体装置の製造方法では、バイポーラトランジスタ形成後に電界効果トランジスタを形成するので、バイポーラトランジスタのエミッタ・ベース活性領域へのエッチングダメージを防止することができる。また、バイポーラトランジスタ形成時のエッチング保護膜として、ゲート電極となる第１の半導体膜を含む積層膜を用いることによって、エッチング保護膜の形成工程とゲート電極の形成工程とを兼用することができる。これにより、製造プロセスを簡略化しながらＣＭＯＳトランジスタの活性領域へのエッチングダメージに対する保護が可能となる。また、外部ベース引出し電極の側面にサイドウォール絶縁膜を形成する際のドライエッチングによって第１の半導体膜上の第１の絶縁膜を除去するので、この点でも製造プロセスを簡略化することができる。さらに、ゲート電極とエミッタ電極とが同時に形成されるので、製造プロセスをより簡略化することができる。
請求項１１は、請求項１０の構成において、第２の絶縁膜を形成する工程に先立って、以下の工程を備える。すなわち、第２の半導体膜に第１の不純物注入を行なう。第２の半導体膜の第１の抵抗層となる部分上にマスク層を形成した後、第２の半導体膜に第２の不純物注入を行なう。マスク層を除去する。第２の半導体膜および第２の絶縁膜をパターニングすることにより、外部ベース引出し電極と、エミッタ用開口と、第１の抵抗層とを同時に形成する。このように、外部ベース引出し電極と、エミッタ用開口と、第１の抵抗層とを同時に形成することができるので、請求項１０の効果に加えて、より製造プロセスを簡略化することが可能となる。新たなマスクを追加することなくバイポーラトランジスタ活性領域へのエッチングダメージに対する保護が可能となる。
【００５２】
請求項１２は、請求項１１の構成において、第２の半導体膜および第２の絶縁膜のパターニングによって、外部ベース引出し電極と、エミッタ用開口と、第１の抵抗層とに加えて、さらに第２の抵抗層を同時に形成する。これにより、請求項１１よりもさらに製造プロセスを簡略化することができる。
【００５３】
請求項１３は、請求項１０〜１２のいずれかの構成において、ソース／ドレイン領域の形成のために不純物をイオン注入する際バイポーラトランジスタのコレクタ領域にも不純物をイオン注入する。これにより、コレクタ抵抗をより低減することが可能となる。
【００５４】
請求項１４は、請求項１０〜１３のいずれかの構成において、素子形成領域の少なくとも一部の表面を露出させる工程と、露出された部分の表面にシリサイド膜を形成する工程とをさらに備える。このように素子形成領域の少なくとも一部の表面にシリサイド膜を形成することによって、多くの素子の中で選択的にシリサイド膜を形成することができ、その結果、シリサイド膜が形成された低抵抗で高速特性に優れる素子と、通常の素子とを同時に形成することができる。
【００５５】
請求項１５は、請求項１０〜１４のいずれかの構成において、ベース領域にイオン注入する工程は、サイドウォール絶縁膜の形成後に半導体基板の主表面にイオン注入することにより行なう。これにより、サイドウォール絶縁膜の形成時のエッチングによりベース領域表面が削られた場合にも、その削られた量とは関係なくベース領域の幅および不純物濃度を制御することが可能となる。
【００５６】
請求項１６は、請求項１５の構成において、サイドウォールの形成に先立って、エミッタ用開口を介して半導体基板の主表面に不純物をイオン注入することにより外部ベース領域と真性ベース領域とを接続するための不純物領域を形成する。このようにすれば、請求項１５よりもベース領域の幅および不純物濃度のばらつきをより低減することができる。
【００５７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００５８】
（実施の形態１）
図１〜図１８は、本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図１〜図１８を参照して、実施の形態１による製造プロセスについて説明する。
【００５９】
まず、図１に示すように、従来と同様、Ｐ型シリコン基板１上に、Ｎ+ 型のコレクタ埋込層２、Ｎ+ 型の埋込層３、Ｐ+ 型の埋込層４、Ｐ+ 型の下面分離領域５を形成する。その後、Ｎ+ 型のコレクタ埋込層２の上面上にＮ型のエピタキシャル層６を形成する。続いて、Ｐ型シリコン基板１の主表面の所定領域にフィールド酸化膜７を形成する。その後、Ｎ型のコレクタウォール領域８、Ｎ型ウェル領域９、Ｐ型ウェル領域１０およびＰ型の分離領域１１をそれぞれ形成する。
【００６０】
次に、図２に示すように、バイポーラトランジスタの活性領域（Ａ）、ＣＭＯＳトランジスタの活性領域（Ｂ、Ｃ）を含むＰ型シリコン基板１の主表面上にゲート酸化膜１２を形成する。その後、ゲート酸化膜１２およびフィールド酸化膜７上に、５００Å程度の膜厚のポリシリコン膜１３４と７００Å程度の膜厚の窒化膜４０と５００Å程度の膜厚のＣＶＤ酸化膜４１とを順次堆積する。これにより、ポリシリコン膜１３４と窒化膜４０とＣＶＤ酸化膜４１とからなる積層膜が形成される。この後、ＣＶＤ酸化膜４１上の所定領域に図３に示すようなフォトレジストパターン４２を形成した後、そのフォトレジストパターン４２をマスクとしてドライエッチングを行なう。これにより、図３に示されるように、バイポーラトランジスタのベース・エミッタ活性領域（Ａ１）上のみに位置する積層膜が除去される。この後フォトレジストパターン４２を除去する。
【００６１】
次に、図４に示すように、全面に、外部ベース電極となるポリシリコン膜２３ａを１０００Å程度の厚みで堆積する。そのポリシリコン膜２３にＰ型不純物７７７を注入する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後、全面にＣＶＤ酸化膜（図示せず）を３０００Å程度の厚みで形成した後図５に示すようなフォトレジストパターン４３を形成する。そのフォトレジストパターン４３をマスクとして下層のＣＶＤ酸化膜およびポリシリコン膜２３ａをエッチングすることによって、図５に示されるような形状の外部ベース電極層２３ｂを形成する。このとき、エミッタ用開口の形成は行なわない。
【００６２】
次に、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドライエッチングすることによって、外部ベース電極２３の側表面とＣＶＤ酸化膜２２の側表面とにサイドウォールスペーサ４４を形成する。このとき、積層膜を構成するＣＶＤ酸化膜４１（図５参照）も完全に除去されるようにドライエッチングを行なう。このように、サイドウォールスペーサ４４の形成時のドライエッチングを用いてＣＶＤ酸化膜４１の除去を行なうことによって、ＣＶＤ酸化膜４１を別工程で除去する場合に比べて、製造プロセスをより簡略化することができる。なお、サイドウォールスペーサ４４を形成することなく、ＣＶＤ酸化膜４１を完全に除去するようにドライエッチングを行なうようにしてもよい。この場合、ＣＶＤ酸化膜４１を除去する際には、ＣＶＤ酸化膜２２がある程度の厚み分残るようにする。
【００６３】
この後、窒化膜４０を除去する。そして、図７に示すように、ポリシリコン膜１３４上に、Ｎ型ポリシリコン膜１３５とタングステンシリサイド膜１３６とをそれぞれ、１５００Å程度、２０００Å程度の厚みで堆積する。タングステンシリサイド膜１３６上の所定領域にフォトレジストパターン１４を形成した後、そのフォトレジストパターン１４をマスクとしてドライエッチングを行なう。これにより、図８に示されるようなゲート電極１３ｃが形成される。
【００６４】
この後、バイポーラトランジスタ部（Ａ）およびＮＭＯＳトランジスタ部（ｃ）を覆うフォトレジストパターン１６ａを形成する。フォトレジストパターン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｃとをマスクとして、Ｐ型不純物１１１をＮ型ウェル領域９の表面に注入することによって、低濃度のＰ- 型ソース／ドレイン領域１５ａを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行なう。この後、フォトレジストパターン１６ａを除去する。
【００６５】
次に、図９に示すように、バイポーラトランジスタ部（Ａ）およびＰＭＯＳトランジスタ部（Ｂ）を覆うようにフォトレジストパターン１８ａを形成する。フォトレジストパターン１８ａおよびＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｃをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物２２２を注入することにより低濃度のＮ- 型のソース／ドレイン領域１７ａを形成する。この注入は、たとえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１８ａを除去する。
【００６６】
次に、ＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドライエッチングすることによって、ゲート電極１３ｃの側面部分に、図１０に示されるような、サイドウォールスペーサ１９を形成する。このとき、バイポーラトランジスタ部（Ａ）の外部ベース引出し電極層２３ａ上のＣＶＤ酸化膜２２ａもエッチングされるが、外部ベース引出し電極層２３ａの表面が露出しないようにＣＶＤ酸化膜２２ａを残余させる。これにより、ゲート電極１３ｃの側面にサイドウォールスペーサ１９を形成する際に、外部ベース引出し電極層２３ａの表面がドライエッチングにさらされるのを有効に防止することができる。その結果、外部ベース引出し電極層２３ａの膜厚にばらつきが生じてバイポーラトランジスタの電気的特性にばらつきが生じるのを有効に防止することができる。この場合、ＣＶＤ酸化膜２２ａは５００Å程度の厚み分残余するように調整する。
【００６７】
この後、バイポーラトランジスタ部（Ａ）およびＮＭＯＳトランジスタ部（Ｃ）を覆うようにフォトレジストパターン２０ａを形成する。フォトレジストパターン２０ａと、ＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｃおよびサイドウォールスペーサ１９とをマスクとしてＮ型ウェル領域９の表面にＰ型不純物３３３を注入することによって高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２０ａを除去する。
【００６８】
次に、図１１に示すように、バイポーラトランジスタ部（Ａ）およびＰＭＯＳトランジスタ部（Ｂ）を覆うようにフォトレジストパターン２１ａを形成する。フォトレジストパターン２１ａと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｃおよびサイドウォールスペーサ１９とをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物４４４を注入することにより、高濃度のＮ+ 型ソース／ドレイン領域１７ｂを形成する。この注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２１ａを除去する。
【００６９】
次に、図１２に示すように、全面にＣＶＤ酸化膜４５を２５００Å程度の厚みで堆積する。この後、図１３に示すように、フォトレジストパターン４６を形成する。フォトレジストパターン４６をマスクとしてドライエッチングを行なうことによって、バイポーラトランジスタ部（Ａ）のエミッタ用開口Ｅ１を形成する。この後フォトレジストパターン４６を除去する。
【００７０】
次に、図１４に示すように、真性ベース領域形成用のＰ型不純物４４４４をエミッタ用開口Ｅ１を介して注入する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、８×１０13ｃｍ-2の条件下で行なう。これにより、真性ベース領域２４ａを形成する。
【００７１】
次に、全面に、ＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで形成した後そのＣＶＤ酸化膜をドライエッチングすることによって、エミッタ用開口Ｅ１内の外部ベース引出し電極２３の側面とＣＶＤ酸化膜２２ａの側面とにＣＶＤ酸化膜４５の側面とに、図１５に示されるようなサイドウォールスペーサ４７を形成する。
【００７２】
この後、図１６に示すように、全面にポリシリコン膜２６０ａをたとえば１０００Å程度の厚みで堆積した後、そのポリシリコン膜２６０ａにＮ型不純物５５５を注入する。この注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０16ｃｍ-2の条件下で行なう。なお、エミッタ領域２７は、後述するようにエミッタ電極２６ａからＮ型不純物５５５を注入以降の熱処理で拡散させて形成しているので、このＮ型不純物５５５の注入はエミッタ領域２７の不純物濃度を決定するものである。なお、ポリシリコン膜２６０ａは、不純物が予めドーピングされたドープトポリシリコン膜を堆積するようにしてもよい。この場合、Ｎ型不純物５５５の注入を必ずしも行なう必要がない。
【００７３】
この後、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後そのＣＶＤ酸化膜上に図１７に示すようなフォトレジストパターン１４７を形成する。そのフォトレジストパターン１４７をマスクとして下層のＣＶＤ酸化膜およびポリシリコン膜２６０ａをドライエッチングすることによって、図１７に示されるような、パターニングされたエミッタ電極２６ａおよびＣＶＤ酸化膜２８ａを形成する。
【００７４】
この後、図１８に示すように、層間絶縁膜３２を形成する。そして、層間絶縁膜３２の、コレクタウォール領域８上、エミッタ電極２６ａ上、外部ベース引出し電極２３上、ソース／ドレイン領域１５および１７上に位置する領域に、それぞれコンタクトホール３３を形成する。なお、図示しないが、ゲート電極上にもコンタクトホール３３が形成されている。その各々のコンタクトホール３３内に、たとえばタングステンからなる金属膜３４を埋込んだ後、その各々の金属膜３４の上面に、それぞれ、たとえばアルミニウムからなる金属配線３５を形成する。これにより、実施の形態１によるＢｉＣＭＯＳ素子が完成する。
【００７５】
上記のように、実施の形態１によるＢｉＣＭＯＳの製造プロセスでは、ＣＭＯＳトランジスタ領域（Ｂ，Ｃ）の形成時のベース・エミッタ領域（Ａ１）のエッチング保護膜として外部ベース引出し電極層２３ｂが用いられるので、レジストなどの新たなマスクを追加することなくＣＭＯＳ領域形成時にバイポーラトランジスタのベース・エミッタ領域（Ａ１）へのエッチングダメージを防止することが可能となる。また、エッチング保護膜の形成工程と外部ベース引出し電極層２３ｂの形成工程とを兼用することができ、その結果、製造プロセスを簡略化しながらバイポーラトランジスタのベース・エミッタ領域（Ａ１）へのエッチングダメージに対する保護が可能となる。また、バイポーラトランジスタのベース・エミッタ領域（Ａ１）形成時のエッチング保護膜として、ゲート電極１３ｃとなるポリシリコン膜１３４を含む積層膜を用いることによって、ゲート電極となる部分の形成工程と保護膜の形成工程とを兼用させることができる。これにより、製造プロセスを簡略化しながらＣＭＯＳトランジスタの活性領域（Ｂ，Ｃ）およびコレクタウォール領域（Ａ２）へのエッチングダメージに対する保護が可能となる。その結果、ＣＭＯＳトランジスタの活性領域が削られたり、活性領域の表面が凹凸になるのを防止でき、それにより、接合リーク電流が発生するという不都合も防止することができる。
【００７６】
さらに、図１０に示した工程において、ゲート電極１３ｃのサイドウォールスペーサ１９の形成時に、外部ベース引出し電極２３の上面が露出しないようにＣＶＤ酸化膜２２ａを残余させているので、外部ベース引出し電極２３がドライエッチングにさらされるのを防止することができる。それにより、外部ベース引出し電極２３の膜厚にばらつきが生じることに起因するバイポーラトランジスタの電気的特性のばらつきの発生を有効に防止することができる。
【００７７】
このように、実施の形態１によるＢｉＣＭＯＳの製造プロセスでは、バイポーラトランジスタ形成時、および、ＣＭＯＳトランジスタ形成時の各々の工程でエッチングに関係しない領域は保護膜により覆われているので、エミッタ・ベース活性領域（Ａ１）、コレクタウォール領域（Ａ２）、ＣＭＯＳトランジスタの活性領域（Ｂ、Ｃ）などがエッチングダメージを受けることがない。その結果、接合リーク電流などの問題も生じることがなく、常に安定した良好な素子特性を得ることが可能となる。
【００７８】
（実施の形態２）
図１９〜図２２は、本発明の実施の形態２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図１９〜図２２を参照して、実施の形態２による製造プロセスについて説明する。
【００７９】
まず、図１〜図７に示した実施の形態１による製造プロセスと同様のプロセスを用いて、図７に示すような構造を形成する。
【００８０】
この後、図１９に示すように、ゲート電極１３ｃのパターニング終了後、バイポーラトランジスタ部（Ａ）およびＮＭＯＳトランジスタ部（Ｃ）を覆うようにフォトレジストパターン１６ａを形成する。フォトレジストパターン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｃとをマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物１１１を注入することによって、低濃度のＰ- 型ソース／ドレイン領域１５ａを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１６ａを除去する。
【００８１】
次に、図２０に示すように、バイポーラトランジスタ部のベース・エミッタ活性領域（Ａ１）およびＰＭＯＳトランジスタ部（Ｂ）を覆うようにフォトレジストパターン１８ｂを形成する。フォトレジストパターン１８ｂとＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｃとをマスクとしてＮ型不純物２２２をイオン注入することによって低濃度のＮ- 型ソース／ドレイン領域１７ａを形成する。このＮ型不純物２２は、コレクタウォール（Ａ２）の表面にも注入され、Ｎ型不純物領域８ａが形成される。このイオン注入は、たとえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１８ｂを除去する。
【００８２】
次に、図１０に示した実施の形態１による製造プロセスと同様のプロセスを用いて、図２１に示すように、ゲート電極１３ｃの側面にサイドウォールスペーサ１９を形成する。そして、バイポーラトランジスタ部（Ａ１、Ａ２）と、ＮＭＯＳトランジスタ部（Ｃ）とを覆うフォトレジストパターン２０ａを形成する。フォトレジストパターン２０ａと、ＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｃおよびサイドウォールスペーサ１９とをマスクとして、Ｐ型不純物３３３をＮ型ウェル領域９の表面にイオン注入することによって、高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この後、フォトレジストパターン２０ａを除去する。なお、サイドウォールスペーサ１９のドライエッチング時には、ベース引出し電極層２３ｂ上のＣＶＤ酸化膜２２ａが残るようにする。これにより、サイドウォールスペーサ１９の形成時のドライエッチングによって、ベース引出し電極層２３ｂの上部表面が削られて、ベース引出し電極層２３ｂの膜厚のばらつきが生じることがない。その結果、最終的に形成されるバイポーラ素子の電気的特性のばらつきを低減することが可能となる。
【００８３】
次に、図２２に示すように、バイポーラトランジスタ部のベース・エミッタ活性領域（Ａ１）とＰＭＯＳトランジスタ部（Ｂ）とを覆うフォトレジストパターン２１ｂを形成する。フォトレジストパターン２１ｂと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｃおよびサイドウォールスペーサ１９とをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物４４４を注入することにより高濃度のＮ+ 型ソース／ドレイン領域１５ｂを形成する。このＮ型不純物４４４の注入は、コレクタウォール領域（Ａ２）の表面にも注入される。これにより、Ｎ型不純物領域８ｂが形成される。
【００８４】
この後、図１４〜図１８に示した実施の形態１と同様のプロセスを用いて実施の形態２によるＢｉＣＭＯＳ素子が完成される。
【００８５】
この実施の形態２による製造プロセスでは、バイポーラトランジスタのコレクタウォール領域８の表面に、Ｎ型不純物２２２および４４４が注入されるので、実施の形態１の効果に加えて、コレクタ抵抗をより低減化することが可能となる。これにより、バイポーラトランジスタの駆動性能および高速性能を向上させることができ、その結果バイポーラトランジスタの高性能化を図ることができる。
【００８６】
（実施の形態３）
図２３〜図２６は、本発明の実施の形態３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図２３〜図２６を参照して、以下に実施の形態３による製造プロセスについて説明する。
【００８７】
まず、図１〜図１５に示した実施の形態１による製造プロセスと同様のプロセスを用いて、図１５に示される形状を形成する。
【００８８】
この後、図２３に示すように、全面にポリシリコン膜２６０ｂを１０００Å程度の膜厚で形成した後、そのポリシリコン膜２６０ｂにＮ型不純物８８８を注入する。この注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０13ｃｍ-2の条件下で行なう。この注入は、後述するＮ型ポリシリコン抵抗の抵抗値を決定するためのものであり、その抵抗値に合せて注入量および注入エネルギを調節する。
【００８９】
次に、図２４に示すように、ポリシリコン膜２６０ｂのＮ型ポリシリコン抵抗となる領域上にフォトレジストパターン４８を形成した後、そのフォトレジストパターン４８をマスクとしてＮ型不純物９９９をポリシリコン膜２６０ｂに注入する。このＮ型不純物９９９の注入と、前工程のＮ型不純物８８８の注入とを合せて、後に形成されるエミッタ電極の抵抗値を決定する。なお、エミッタ領域２７はエミッタ電極からＮ型不純物８８８および９９９を注入した後熱処理で拡散させることにより形成されているので、この２回のＮ型不純物８８８および９９９の注入は、エミッタ領域２７の濃度を決定するものである。
【００９０】
この後、フォトレジストパターン４８を除去する。そして、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の所定領域に、図２５に示すようなフォトレジストパターン４９ａを形成する。フォトレジストパターン４９ａをマスクとして下層のＣＶＤ酸化膜およびポリシリコン膜２６０ｂをドライエッチングすることによって、図２５に示されるようなパターニングされた、エミッタ電極２６ｂおよびＣＶＤ酸化膜２８ｂが形成される。この後フォトレジストパターン４９ａを除去する。
【００９１】
最後に、図２６に示すように、層間絶縁膜３２を形成した後その層間絶縁膜３２の所定領域にコンタクトホール３３を開口する。その各々のコンタクトホール３３内に、それぞれ、タングステンからなる金属膜３４を形成する。その各々の金属膜３４の上面に、それぞれ、アルミニウムからなる金属配線３５を形成する。
【００９２】
上記実施の形態３による製造プロセスでは、１回のポリシリコン膜２６０ｂの堆積と、１回のポリシリコン膜２６０ｂのドライエッチングとによって、ポリシリコン抵抗３０ｂとエミッタ電極２６ｂとを同時に形成することができる。これにより、ＣＭＯＳトランジスタ活性領域（ＢおよびＣ）がポリシリコンドライエッチングにさらされる回数が従来例と比べて１回減る。このように、この実施の形態３では、上記した実施の形態１の効果に加えて、ポリシリコン抵抗３０ｂとエミッタ電極２６ｂとを同時に形成することができ、その結果工程数を削減することができる。
【００９３】
（実施の形態４）
図２７〜図２９は、本発明の実施の形態４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図２７〜図２９を参照して、以下に実施の形態４による製造プロセスについて説明する。
【００９４】
まず、図１〜図１５に示した実施の形態１の製造プロセスと同様のプロセスを用いて図１５に示した形状までを形成する。この後、図２３に示した実施の形態２による製造プロセスと同様のプロセスを行なう。すなわち、全面にポリシリコン膜２６０ｂを１０００Å程度の厚みで堆積した後、このポリシリコン膜２６０ｂにＮ型不純物８８８を注入する。この注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０13ｃｍ-2の条件下で行なう。ここでの注入は、後述する第１のＮ型ポリシリコン抵抗３０ｃの抵抗値を決定するためのものであり、その抵抗値に合せて注入量および注入エネルギを設定する。
【００９５】
この後、図２７に示すように、ポリシリコン膜２６０ｂの後述するＮ型ポリシリコン抵抗３０ｂとなる領域上にフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクとしてポリシリコン膜２６０ｂにＮ型不純物９９９を注入する。この後フォトレジストパターン４８を除去する。このＮ型不純物９９９の注入と前工程のＮ型不純物８８８の注入とによって、後に形成されるエミッタ電極２６ｂへの注入量が決定される。また、この２回のＮ型不純物の注入が行なわれたポリシリコン膜２６０ｂを、後述する第２のＮ型ポリシリコン抵抗３０ｃとして使用する。
【００９６】
図２７に示した工程の後、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで形成した後、そのＣＶＤ酸化膜上の所定領域にフォトレジストパターン４９ｂを形成する。そしてそのフォトレジストパターン４９ｂをマスクとしてドライエッチングを行なうことによって、エミッタ電極２６ｂと第１のＮ型ポリシリコン抵抗３０ｂと第２のＮ型ポリシリコン抵抗３０ｃと、それらの上のＣＶＤ法酸化膜２８ｃとを同時に形成する。この後フォトレジストパターン４９ｂを除去する。
【００９７】
最後に、図２９に示すように、層間絶縁膜３２を形成した後、その層間絶縁膜３２の所定領域にコンタクトホール３３を形成する。その各々のコンタクトホール３３内にたとえばタングステンからなる金属膜３４を埋込む。その各々の金属膜３４の上面にたとえばアルミニウムからなる金属配線３５を形成することによって、実施の形態４によるＢｉＣＭＯＳ素子が完成される。
【００９８】
このように、実施の形態４による製造プロセスでは、１回のポリシリコン膜２６０ｂの堆積と、１回のドライエッチングとによって、抵抗値の異なる２種類の第１のＮ型ポリシリコン抵抗３０ｂと第２のＮ型ポリシリコン抵抗３０ｃと、エミッタ電極２６ｂとを同時に形成することができる。この結果、製造プロセスを著しく簡略化することができる。また、所望の抵抗値にするための抵抗の大きさ（シート数）を小さくすることができる。たとえば、５００Ω／□と、２０００Ω／□の２種類の抵抗がある場合、２０００Ωの抵抗が必要な場合は、２０００Ω／□の抵抗シート１枚で足りる。しかし、５００Ω／□の１種類の抵抗しかない場合には、２０００Ωの抵抗が必要なときは、５００Ω／□の抵抗を４シート直列につなぐ必要がある。この場合、大きな面積を必要とする。本実施の形態では、上記のように、２種類の抵抗を１枚のポリシリコン膜２６０ｂによって形成することができるので、面積を小さくすることができ、その結果高集積化を図ることが可能となる。
【００９９】
（実施の形態５）
図３０〜図３３（ａ），（ｂ）は、本発明の実施の形態５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図３０〜図３３を参照して、以下に実施の形態５による製造プロセスについて説明する。
【０１００】
まず、図１〜図６に示した実施の形態１の製造プロセスと同様のプロセスを用いて図６までの形状を形成する。この後、図６に示した窒化膜４０を除去した後、図３０に示すように、露出されたポリシリコン膜１３４の表面上にＮ型ポリシリコン膜１３７を２０００Å程度の厚みで形成する。Ｎ型ポリシリコン膜１３７上の所定領域にフォトレジストパターン１４を形成した後、そのフォトレジストパターン１４をマスクとしてＮ型ポリシリコン膜１３７およびポリシリコン膜１３４をドライエッチングする。これにより、図３１に示されるような２層構造のゲート電極１３ｄを形成する。この後、図８〜図１５に示した実施の形態１の製造プロセスと、さらに図２３〜図２５に示した実施の形態２のプロセスと同様のプロセスを経る。この後、図３１（ａ）および（ｂ）に示すように、素子形成領域のうち、金属シリサイド膜を形成しない領域にフォトレジストパターン５０を形成する。このフォトレジストパターン５０をマスクとして下地のＣＶＤ酸化膜５１をドライエッチングすることによってパターニングする。この後、フォトレジストパターン５０を除去する。
【０１０１】
この状態から、全面にたとえばＣｏなどの金属膜を堆積した後、数回のランプアニールを行なうことによって、シリコン上およびポリシリコン上にのみ図３２（ａ）および（ｂ）に示すような金属シリサイド膜３９を形成する。そしてその他の部分の金属膜を除去する。このようにして、金属シリサイド膜３９が形成された素子と金属シリサイド膜３９が形成されていない素子とを選択的に容易に形成することができる。
【０１０２】
この後、図３３（ａ）および（ｂ）に示すように、層間絶縁膜３２を形成した後、その層間絶縁膜３２の所定領域にコンタクトホール３３を形成する。そして各々のコンタクトホール３３内にたとえばタングステンからなる金属膜３４を埋込む。各々の金属膜３４の上面にたとえばアルミニウムからなる金属配線３５を形成することによって、実施の形態５によるＢｉＣＭＯＳ素子が完成される。
【０１０３】
上記のように、実施の形態５による製造プロセスでは、バイポーラトランジスタの外部ベース電極２３の形成時には、ポリシリコン膜１３４、窒化膜４０およびＣＶＤ酸化膜４１からなる積層膜によりエミッタ・ベース活性領域（Ａ１）以外が覆われているので、フィールド酸化膜７の膜減り量が減少する。これにより、最終的に金属シリサイド膜３９を形成した場合に、図１１２に示した従来のように金属シリサイド膜３９がつながってショートを起こすという不都合を防止することができる。また、上記のように、金属シリサイド膜３９を有する低抵抗の素子を選択的に形成することができるので、素子表面に金属シリサイド膜３９が形成された駆動性能および高速性能の優れたバイポーラトランジスタおよびＣＭＯＳトランジスタと、素子表面に金属シリサイド膜３９が形成されていない通常の性能のトランジスタとを同時に形成することができる。
【０１０４】
（実施の形態６）
図３４〜図３８（ａ）および（ｂ）は、本発明の実施の形態６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図３４〜図３８を参照して、以下に実施の形態６による製造プロセスについて説明する。
【０１０５】
まず、実施の形態５で説明したプロセスと同様のプロセスを用いて図３４に示した構造を形成する。この後、フォトレジストパターン４９ａを除去する。
【０１０６】
次に、図３５に示すように、全面にＣＶＤ酸化膜５２を１０００Å程度の厚みで形成する。次に、図３６（ａ）および（ｂ）に示すように、後述する金属シリサイド膜３９が形成されない領域を覆うようにフォトレジストパターン５０を形成する。フォトレジストパターン５０をマスクとしてＣＶＤ酸化膜５２をパターニングする。このパターニングの際のエッチングによって、図３６（ｂ）に示すエミッタ電極２６ｂの側面と、図３６（ａ）および（ｂ）に示す第１のポリシリコン抵抗３０ｂの側面とにサイドウォールスペーサ５３が形成される。この後フォトレジストパターン５０を除去する。
【０１０７】
次に、図３７（ａ）および（ｂ）に示すように、たとえばＣｏなどの金属膜を全面に堆積した後数回のランプアニールを行なうことによって、シリコン上およびポリシリコン上に金属シリサイド膜３９を形成する。そしてそれ以外の金属膜を除去することによって、シリコン上およびポリシリコン上のみに金属シリサイド膜３９が残余する。ここで、この実施の形態６のプロセスでは、第１のポリシリコン抵抗３０ｂの側面とエミッタ電極２６ｂの側面とにサイドウォールスペーサ５３が形成されているので、上述した実施の形態５と異なり、そのサイドウォールスペーサ５３が形成されている部分には金属シリサイド膜３９は形成されない。
【０１０８】
この後、図３８（ａ）および（ｂ）に示すように、層間絶縁膜３２を形成した後、その層間絶縁膜３２の所定領域にコンタクトホール３３を形成する。その各々のコンタクトホール３３内に金属膜３４を埋込んだ後、その各々の金属膜３４の上面に金属配線３５を形成する。これにより、実施の形態６によるＢｉＣＭＯＳ素子が完成される。
【０１０９】
上記した実施の形態６のプロセスでは、エミッタ電極２６ｂの側面にはサイドウォールスペーサ５３が形成されているので、金属シリサイド膜３９はエミッタ電極２６ｂの上部表面上にのみ形成される。これにより、エミッタ電極２６ｂの上面に形成された金属シリサイド膜３９から外部ベース引出し電極２３の上面に形成された金属シリサイド膜３９までの距離が長くなり、その結果、エミッタ電極２６ｂと外部ベース引出し電極２３との間でショートが起こるのを防止することができる。
【０１１０】
（実施の形態７）
図３９〜図４１は、本発明の実施の形態７によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図３９〜図４１を参照して、以下に実施の形態７による製造プロセスについて説明する。
【０１１１】
まず、図１に示した実施の形態１による製造プロセスと同様のプロセスを経た後、図３９に示すように、バイポーラトランジスタの活性領域（Ａ）、ＣＭＯＳトランジスタの活性領域（Ｂ，Ｃ）上にゲート酸化膜１２を形成する。この後、５００Å程度の厚みを有するポリシリコン膜１３４と５００Å程度の厚みを有するＣＶＤ酸化膜５４とを順次形成する。
【０１１２】
この後、図４０に示すように、所定領域にフォトレジストパターン４２を形成した後、そのフォトレジストパターン４２をマスクとして下層のＣＶＤ酸化膜５４およびポリシリコン膜１３４をドライエッチングする。これにより、図４０に示すような形状が得られる。この後フォトレジストパターン４２を除去する。そして、図４および図５に示した実施の形態１による製造プロセスと同様のプロセスを経る。
【０１１３】
そして、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、ドライエッチングを行なうことによって、外部ベース電極層２３ａおよびＣＶＤ酸化膜２２ａの側面にサイドウォールスペーサ４４を形成する。このサイドウォールスペーサ４４の形成時のエッチングにより、ポリシリコン膜１３４上のＣＶＤ酸化膜５４を完全に除去する。これ以降は、実施の形態１と同様のプロセスを経て、実施の形態７によるＢｉＣＭＯＳ素子が完成される。
【０１１４】
この実施の形態７では、実施の形態１で示した、ポリシリコン膜１３４と窒化膜４０とＣＶＤ酸化膜４１とからなる積層膜を、ポリシリコン膜１２４とＣＶＤ酸化膜５４とからなる積層膜に変更している。これにより、実施の形態１に比べて工程数を減少させることができる。
【０１１５】
（実施の形態８）
図４２〜図４４は、本発明の実施の形態８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図４２〜図４４を参照して、以下に実施の形態８による製造プロセスについて説明する。
【０１１６】
まず、図１〜図１３に示した実施の形態１のプロセスと同様のプロセスを経て、エミッタ用開口Ｅ１までを形成する。この後フォトレジストパターン４６を除去する。そして、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドライエッチングすることによって、エミッタ用開口Ｅ１内の外部ベース引出し電極２３の側面とＣＶＤ酸化膜２２ａの側面とＣＶＤ酸化膜４５の側面とにサイドウォールスペーサ４７を形成する。上述した実施の形態１〜７では特に示さなかったが、このサイドウォールスペーサ４７の形成時には、実際には、図４２（ｂ）に示すように、シリコン基板１の表面がｄ１だけ削られてしまう。
【０１１７】
この状態から、図４３に示すように、真性ベース領域２４ｂを形成するためのＰ型不純物１１１１の注入を行なう。この注入は、たとえば、ＢＦ2 + を注入イオンとして、１０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。
【０１１８】
この後、全面にポリシリコン膜（図示せず）を１０００Å程度の厚みで形成した後そのポリシリコン膜にＮ型不純物を注入する。さらに全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後その上の所定領域に図４４に示されるようなフォトレジストパターン４９ａを形成する。このフォトレジストパターン４９ａをマスクとして下地のＣＶＤ酸化膜およびポリシリコン膜をパターニングすることによって、図４４に示されるような、エミッタ電極２６ｂと第１のポリシリコン抵抗２０ｂと、パターニングされたＣＶＤ酸化膜２８ｂとを同時に形成する。この後フォトレジストパターン４９ａを除去する。その後の熱処理によって、エミッタ電極２６ｂからＮ型不純物がシリコン基板中に拡散されることによって、エミッタ領域２７が形成される。この後、図１８に示した実施の形態１と同様のプロセスを経て、実施の形態８によるＢｉＣＭＯＳ素子が完成される。
【０１１９】
ここで、この実施の形態８では、エミッタ用開口Ｅ１内にサイドウォールスペーサ４７を形成した後、真性ベース領域２４ｂを形成するためのＰ型不純物１１１１の注入を行なうので、真性ベース領域２４ａと外部ベース領域８８との接続は、外部ベース電極２３からのＰ型不純物の拡散と真性ベース領域２４ｂからの拡散により行なう。このように、この実施の形態８では、サイドウォールスペーサ４７の形成後に真性ベース注入を行なうことによって、最終的に形成されるエミッタ領域２７と真性ベース領域２４ｂとの幅などを掘れ量ｄ１とは無関係に制御することができる。これにより、ベース幅や不純物濃度のばらつきを低減することができ、その結果バイポーラトランジスタの電気的特性のばらつきを低減することができる。
【０１２０】
（実施の形態９）
図４５〜図４７は、本発明の実施の形態９によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図４５〜図４７を参照して、以下に実施の形態９のプロセスについて説明する。
【０１２１】
まず、図１〜図１３に示した実施の形態１による製造プロセスと同様のプロセスを経ることによって、エミッタ用開口Ｅ１までを形成する。この後フォトレジストパターン４６を除去する。
【０１２２】
次に、図４５（ａ）に示すように、後述する真性ベース領域２４ａと外部ベース領域８８とを接続するためのＰ型不純物２２２２の注入を行なう。これにより、図４５（ｂ）に示されるような不純物領域５５を形成する。ここで、エミッタ用開口Ｅ１の開口時のエッチングの際に、外部ベース引出し電極２３とシリコン基板１とが連続的に形成されているため、シリコン基板１の表面がｄ２分だけ削られる。
【０１２３】
この後、全面にＣＶＤ酸化膜（図示せず）を２０００Åの厚みで堆積した後そのＣＶＤ酸化膜をドライエッチングすることによって、エミッタ用開口Ｅ１内の外部ベース引出し電極２３の側面にサイドウォールスペーサ４７を形成する。この場合も、実施の形態８と同様、図４６（ｂ）に示すように、シリコン基板がｄ１分だけ削られてしまう。この後図４６（ａ）に示すように、真性ベース領域２４ｃ形成用のＰ型不純物３３３３を注入する。
この後、全面にポリシリコン膜（図示せず）を１０００Å程度の厚みで堆積した後そのポリシリコン膜にＮ型不純物を注入する。さらに、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の所定領域に図４７に示されるようなフォトレジストパターン４９ａを形成する。このフォトレジストパターン４９ａをマスクとして下層のＣＶＤ酸化膜およびポリシリコン膜をドライエッチングすることによって、図４７に示されるような、エミッタ電極２６ｂと第１のポリシリコン抵抗層３０ｂとＣＶＤ酸化膜２８ｂとを同時に形成する。その後の熱処理によってエミッタ電極２６ｂからＮ型不純物がシリコン基板１中に拡散されることによってエミッタ領域２７が形成される。
【０１２４】
この実施の形態９では、エミッタ用開口Ｅ１の形成後に真性ベース領域２４ｃと外部ベース領域８８とをつなぐ不純物領域５５を形成するためのイオン注入を行なうことによって、エミッタ用開口Ｅ１の開口時にシリコン基板１の表面が削られて真性ベース領域２４ｃと外部ベース領域８８との接続部の濃度プロファイルがばらつくのを有効に防止することができる。さらに、エミッタ用開口Ｅ１内のサイドウォールスペーサ４７を形成した後、真性ベース領域２４ｃを形成するためのイオン注入を行なうので、サイドウォールスペーサ４７のエッチングによる影響を受けずにベース幅および不純物濃度を制御することができる。このように、ベース領域への注入を２回に分けて行なうことによって、上述した実施の形態８よりもさらにベース幅や不純物濃度のばらつきを低減することができ、その結果、バイポーラトランジスタの電気的特性のばらつきを低減させることができる。
【０１２５】
（実施の形態１０）
図４８〜図５８は、本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図４８〜図５８を参照して、以下に実施の形態１０による製造プロセスについて説明する。
【０１２６】
まず、図１〜図３に示した実施の形態１による製造プロセスと同様のプロセスを経る。この後、図４８に示したように、全面にポリシリコン膜２３ａを１０００Å程度の厚みで堆積した後、そのポリシリコン膜２３ａにＰ型不純物７７７をイオン注入する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、４０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。
【０１２７】
次に、全面にＣＶＤ酸化膜（図示せず）を３０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の所定領域にフォトレジストパターン５６を形成する。フォトレジストパターン５６をマスクとして下層のＣＶＤ酸化膜およびポリシリコン膜２３ａをドライエッチングすることによって、パターニングされた外部ベース引出し電極２３とＣＶＤ酸化膜２２ａとを形成する。このパターニングによって、エミッタ用開口Ｅ１も形成される。この後フォトレジストパターン５６を除去する。
【０１２８】
次に、図５０に示すように、真性ベース領域２４ａを形成するためのＰ型不純物４４４４のイオン注入を行なう。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、８×１０13ｃｍ-2の条件下で行なう。この後、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、ＣＶＤ酸化膜をドライエッチングすることによって、ベース引出し電極２３の側面とＣＶＤ酸化膜２２ａの側面とに、図５１に示されるような、サイドウォールスペーサ４７を形成する。このサイドウォールスペーサ４７の形成時のエッチングの際に、ＣＭＯＳトランジスタの活性領域とコレクタウォール領域８との上に位置するＣＶＤ酸化膜４１を同時に除去する。これにより、ＣＶＤ酸化膜４１を別個に除去する場合に比べて製造プロセスを簡略化することができる。この後、窒化膜４０を除去する。
【０１２９】
そして、図５２に示すように、全面にポリシリコン膜１３８を１０００Å程度の厚みで堆積した後、Ｎ型不純物５５５５がイオン注入される。この注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０16ｃｍ-2の条件下で行なう。なお、ポリシリコン膜１３８に注入されたＮ型不純物５５５５は、熱拡散によってエミッタ形成領域に拡散され、それによりエミッタ領域２７が形成される。なお、ポリシリコン膜１３８は、予め不純物がドーピングされたドープトポリシリコン膜を用いてもよい。この場合は、Ｎ型不純物５５５５の注入工程は必ずしも必要ではない。
【０１３０】
次に、図５３に示すように、タングステンシリサイド（ＷＳｉ）膜１３９を１０００Å程度の膜厚で堆積する。タングステンシリサイド膜１３９上の所定領域にフォトレジストパターン５７を形成する。このフォトレジストパターン５７をマスクとしてパターニングを行なうことによって、図５４に示されるような、エミッタ電極２６ｃとゲート電極１３ｅとを同時に形成することができる。この後フォトレジストパターン５７（図５３参照）を除去する。次に、図５４に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部（Ｃ）との上を覆うようにフォトレジストパターン１６ａを形成する。フォトレジストパターン１６ａとＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｅとをマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物１１１を注入することによって低濃度のＰ- 型ソース／ドレイン領域１５ａを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１６ａを除去する。
【０１３１】
次に、図５５に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジスタ部（Ｂ）とを覆うようにフォトレジストパターン１８ａを形成する。フォトレジストパターン１８ａとＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅとをマスクとして、Ｎ型不純物２２２をＰ型ウェル領域１０の表面にイオン注入することによって、低濃度のＮ- 型のソース／ドレイン領域１７ａを形成する。この注入は、たとえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１８ａを除去する。
【０１３２】
次に、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドライエッチングすることによって、図５６に示されるようなサイドウォールスペーサ１９を形成する。この後、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部（Ｃ）とを覆うようにフォトレジストパターン２０ａを形成する。フォトレジストパターン２０ａとゲート電極１３ｅおよびサイドウォールスペーサ１９とをマスクとしてＮ型ウェル領域９の表面にＰ型不純物３３３をイオン注入することによって、高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２０ａを除去する。
【０１３３】
次に、図５７に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジスタ部（Ｂ）とを覆うようにフォトレジストパターン２１ａを形成する。フォトレジストパターン２０ａと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅおよびサイドウォールスペーサ１９とをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物４４４をイオン注入することによって、高濃度のＮ+ 型ソース／ドレイン領域１７ｂを形成する。このイオン注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２１ａを除去する。
【０１３４】
次に、図５８に示すように、層間絶縁膜３２を形成した後、その層間絶縁膜３２の所定領域にコンタクトホール３３を形成する。各コンタクトホール３３内にタングステン膜からなる金属膜３４を埋込んだ後、その各々の金属膜３４の上面にそれぞれアルミニウムなどからなる金属配線３５を形成する。これにより、実施の形態１０によるＢｉＣＭＯＳ素子が完成される。
【０１３５】
上記した実施の形態１０の製造プロセスでは、バイポーラトランジスタのベース・エミッタ活性領域（Ａ１）形成時に、最終的にゲート電極の一部となるポリシリコン膜１３４を含む積層膜によってＣＭＯＳトランジスタ部（Ｂ，Ｃ）とコレクタウォール部（Ａ２）とを覆うことによって、ゲート電極の形成とエッチング保護膜の形成とを兼ねることができる。この結果、製造プロセスを簡略化しながら、バイポーラトランジスタのベース・エミッタ活性領域（Ａ１）形成時にＣＭＯＳトランジスタ部（Ｂ，Ｃ）とコレクタウォール部（Ａ２）とのエッチングダメージを低減することができる。また、図５１に示した工程において、エミッタ用開口Ｅ１内の外部ベース引出し電極２３の側面にサイドウォールスペーサ４７を形成するためのエッチングの際に、ＣＭＯＳトランジスタ部のエッチング保護膜としてのＣＶＤ酸化膜４１も同時に除去するので、サイドウォールスペーサ４７の形成とエッチング保護膜としてのＣＶＤ酸化膜４１の除去とを同時に行なうことができる。これにより、製造プロセスをより簡略化することができる。なお、図５４に示したように、エミッタ電極２６ｃとゲート電極１３ｅとを同時に形成することができるので、これによっても製造プロセスを簡略化することができる。
【０１３６】
このように、実施の形態１０による製造プロセスでは、製造プロセスを簡略化しながら、バイポーラトランジスタ部（Ａ）およびＣＭＯＳトランジスタ部（Ｂ，Ｃ）のエッチングダメージを低減することができる。さらに、バイポーラトランジスタ部（Ａ）をＣＭＯＳトランジスタ部（Ｂ，Ｃ）よりも先に形成するので、ＣＭＯＳトランジスタ部（Ｂ，Ｃ）の形成時の熱処理がバイポーラトランジスタ部（Ａ）のエミッタ・ベース活性領域（Ａ１）にも加わる。このため、エミッタ・ベース領域の活性化率が高くなり、その結果、バイポーラトランジスタの高い電流増幅率（ｈFE）および大きな電流が得られる。
【０１３７】
（実施の形態１１）
図５９〜図６７は、本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図５９〜図６７を参照して、以下に実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスについて説明する。
【０１３８】
まず、図１および図２に示した実施の形態１と同様の製造プロセスにより図２の形状を形成する。この後、ＣＶＤ酸化膜４１上の所定領域に図５９に示されるようなフォトレジストパターン５８を形成する。フォトレジストパターン５８をマスクとしてＣＶＤ酸化膜４１、窒化膜４０およびポリシリコン膜１３４ならびにゲート酸化膜１２をドライエッチングすることによって、バイポーラトランジスタ部のベース・エミッタ活性領域（Ａ１）とポリシリコン抵抗部（Ｄ）とに位置する部分を除去する。この後フォトレジストパターン５８を除去する。
【０１３９】
次に、図６０に示すように、全面にポリシリコン膜２３ａを１０００Å程度の厚みで堆積した後、Ｐ型不純物６６６６をイオン注入する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、４０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この注入は、後に形成されるＰ型ポリシリコン抵抗３０ｄの抵抗値を決定するためのものである。したがって、そのポリシリコン抵抗３０ｄの抵抗値に合せて、イオン注入の注入量および注入エネルギを調節する必要がある。
【０１４０】
次に、図６１に示すように、Ｐ型ポリシリコン抵抗３０ｄが形成される位置上にフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクとしてポリシリコン膜２３ａにＰ型不純物７７７７を注入する。上記したＰ型不純物６６６６の注入と、Ｐ型不純物７７７７の注入とによって、最終的に形成される外部ベース引出し電極２３の不純物注入量が決定される。この後フォトレジストパターン４８を除去する。
【０１４１】
次に、ポリシリコン膜２３ａ上の全面にＣＶＤ酸化膜（図示せず）を３０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の所定領域に図６２に示されるようなフォトレジストパターン５９ａを形成する。このフォトレジストパターン５９ａをマスクとしてドライエッチングを行なうことによって、外部ベース引出し電極２３とＰ型ポリシリコン抵抗３０ｄと、ＣＶＤ酸化膜２２ａとを同時に形成する。このとき、エミッタ用開口Ｅ１も同時に形成される。この後フォトレジストパターン５９ａを除去する。
【０１４２】
これ以降、図５０〜図５３に示した実施の形態１０のプロセスと同様のプロセスを経て、図６３に示されるようなゲート電極１３ｅとエミッタ電極２６ｃとが同時にパターニングされる。この後、図６３に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフォトレジストパターン１６ｃを形成する。フォトレジストパターン１６ｃと、ＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｅとをマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物１１１をイオン注入することによって、低濃度のＰ- 型ソース／ドレイン領域１５ａを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１６ｃを除去する。
【０１４３】
次に、図６４に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフォトレジストパターン１８ｃを形成する。フォトレジストパターン１８ｃと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅとをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物２２２をイオン注入することによって、低濃度のＮ- 型ソース／ドレイン領域１７ａを形成する。この注入は、たとえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１８ｃを除去する。
【０１４４】
次に、ＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで形成した後そのＣＶＤ酸化膜をドライエッチングすることによって、ゲート電極１３ｅの側面部分に、図６５に示されるような、サイドウォールスペーサ１９を形成する。この後、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフォトレジストパターン２０ｃを形成する。フォトレジストパターン２０ｃと、ＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｅおよびサイドウォールスペーサ１９とをマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物３３３をイオン注入することによって、高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２０ｃを除去する。
【０１４５】
次に、図６６に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジスタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフォトレジストパターン２１ｃを形成する。フォトレジストパターン２１ｃと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅおよびサイドウォールスペーサ１９とをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物４４４を注入することによって、高濃度のＮ+ 型ソース／ドレイン領域１７ｂを形成する。この注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２１ｃを除去する。
【０１４６】
次に、図６７に示すように、層間絶縁膜３２を形成した後その層間絶縁膜３２の所定領域にコンタクトホール３３を形成する。各コンタクトホール３３内を埋込むようにタングステンなどからなる金属膜３４を形成した後、その各々の金属膜３４の上面にそれぞれアルミニウムなどからなる金属配線３５を形成する。これにより、実施の形態１１によるＢｉＣＭＯＳ素子が完成される。
【０１４７】
ここで、実施の形態１１による製造プロセスでは、図６２に示したように、外部ベース電極２３とポリシリコン抵抗３０ｄとが同時に形成されるので、ポリシリコン抵抗３０ｄを別個に形成する場合に比べて、ポリシリコン膜の形成工程およびドライエッチング工程をそれぞれ１回ずつ削減することができる。これにより、製造プロセスを簡略化しながらドライエッチング工程を減らすことができるので、ドライエッチングによるダメージも低減させることができる。
【０１４８】
（実施の形態１２）
図６８〜図７１は、本発明の実施の形態１２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図６８〜図７１を参照して、以下に実施の形態１２による製造プロセスを説明する。
【０１４９】
まず、実施の形態１１のプロセスで説明したプロセスと同様のプロセスによって図５９に示す形状までを形成する。その後フォトレジストパターン５８を除去する。
【０１５０】
次に、図６８に示すように、全面にポリシリコン膜２３ａを１０００Å程度の厚みで堆積した後、ポリシリコン膜２３ａにＰ型不純物６６６６を注入する。この注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、１×１０16ｃｍ-2の条件下で行なう。この注入は、後に形成される第１のＰ型ポリシリコン抵抗３０ｄの抵抗値を決定するためのものである。したがって、第１のＰ型ポリシリコン抵抗３０ｄの抵抗値に合せて、注入量および注入エネルギを調節する必要がある。
【０１５１】
次に、図６９に示すように、後に形成される第１のＰ型ポリシリコン抵抗３０ｄとなる領域を覆うようにフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクとしてポリシリコン膜２３ａにＰ型不純物７７７７を注入する。このＰ型不純物７７７７と、前工程のＰ型不純物６６６６との注入量が決定される。また、Ｐ型不純物６６６６と７７７７の２回の注入が行なわれたポリシリコン膜２３ａの部分は後の工程において第２のＰ型ポリシリコン抵抗３０ｅと外部ベース引出し電極２３とになる。
【０１５２】
次に、ポリシリコン膜２３ａ上の全面にＣＶＤ酸化膜（図示せず）を３０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の所定領域にフォトレジストパターン５９ｂ（図７０参照）を形成する。そのフォトレジストパターン５９ｂをマスクとして下層のＣＶＤ酸化膜とポリシリコン膜２３ａ（図６９参照）をドライエッチングすることによって、図７０に示されるような、外部ベース引出し電極２３と第１のＰ型ポリシリコン抵抗３０ｄと第２のＰ型ポリシリコン抵抗３０ｅと、それらの上のＣＶＤ酸化膜２２ａとが形成される。この際、エミッタ用開口Ｅ１も形成される。この後フォトレジストパターン５９ｂを除去する。
【０１５３】
次に、図６３〜図６７に示した実施の形態１０と同様の製造プロセスを経て、図７１に示した実施の形態１２によるＢｉＣＭＯＳ素子が完成される。
【０１５４】
上記した実施の形態１２によるプロセスでは、同一のポリシリコン膜２３ａをパターニングすることによって、外部ベース引出し電極２３と、第１のＰ型ポリシリコン抵抗３０ｄと、第２のＰ型ポリシリコン抵抗３０ｅとを同時に形成する。これにより、それらを別個の工程で形成した場合に比べて、膜形成工程およびドライエッチング工程をそれぞれ２回ずつ削減することができる。これにより製造プロセスを簡略化することができるとともにエッチングダメージを低減することができる。また、実施の形態４と同様、１つのポリシリコン膜２３ａから２つの異なる抵抗値の第１および第２のＰ型ポリシリコン抵抗３０ｄおよび３０ｅを形成することができるので、実施の形態４と同様、高集積化に適した製造プロセスである。
【０１５５】
（実施の形態１３）
図７２〜図７５は、本発明の実施の形態１３によるＢｉＣＭＯＳ素子の製造プロセスを示した断面図である。図７２〜図７５を参照して、以下に実施の形態１３による製造プロセスについて説明する。
【０１５６】
まず、図４８〜図５３に示した実施の形態１０の製造プロセスと同様のプロセスを用いて、図５３に示す形状を形成する。図５３に示したプロセスにおいてフォトレジストパターン５７をマスクとしてドライエッチングを行なうことによって、図７２に示されるようなゲート電極１３ｅとエミッタ電極２６ｃとを同時に形成する。この後、図７２に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフォトレジストパターン１６ｃを形成する。フォトレジストパターン１６ｃと、ＰＭＯＳトランジスタ部（Ｂ）のゲート電極１３ｅとをマスクとしてＮ型ウェル領域９の表面にＰ型不純物１１１をイオン注入することによって低濃度のＰ- 型ソース／ドレイン領域１５ａを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２５ＫｅＶ、７×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１６ｃを除去する。
【０１５７】
次に、図７３に示すように、バイポーラトランジスタ部のエミッタ・ベース領域Ａ１と、ＰＭＯＳトランジスタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフォトレジストパターン１８ｄを形成する。フォトレジストパターン１８ｄと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅとをマスクとして、Ｎ型不純物２２２をＰ型ウェル領域１０の表面にイオン注入することによって、低濃度のＮ- 型ソース／ドレイン領域１７ａを形成する。このイオン注入の際に、Ｎ型不純物２２２は、コレクタウォール領域８の表面にも注入される。これにより、コレクタウォール領域８の表面にＮ型不純物領域８ａが形成される。このＮ型不純物２２２の注入は、たとえば、Ａｓ+ を注入イオンとして、６０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この後フォトレジストパターン１８ｄを除去する。
【０１５８】
次に、図７４に示すように、図５６で説明した実施の形態１０のプロセスと同様のプロセスを用いて、ゲート電極１３ｅの側面に図７４に示されるようなサイドウォールスペーサ１９を形成する。そして、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＮＭＯＳトランジスタ部（Ｃ）と、ポリシリコン抵抗部（Ｄ）とを覆うように、フォトレジストパターン２０ｃを形成する。フォトレジストパターン２０ｃと、ＰＭＯＳトランジスタ部Ｂのゲート電極１３ｅおよびサイドウォールスペーサ１９とをマスクとして、Ｎ型ウェル領域９の表面にＰ型不純物３３３をイオン注入することによって、高濃度のＰ+ 型ソース／ドレイン領域１５ｂを形成する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、２０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後フォトレジストパターン２０ｃを除去する。
【０１５９】
次に、図７５に示すように、バイポーラトランジスタ部のベース・エミッタ活性領域（Ａ１）と、ＰＭＯＳトランジスタ部（Ｂ）と、ポリシリコン抵抗部（Ｄ）とを覆うようにフォトレジストパターン２１ｄを形成する。フォトレジストパターン２１ｄと、ＮＭＯＳトランジスタ部（Ｃ）のゲート電極１３ｅおよびサイドウォールスペーサ１９とをマスクとして、Ｐ型ウェル領域１０の表面にＮ型不純物４４４をイオン注入することによって、高濃度のＮ+ 型ソース／ドレイン領域１７ｂを形成する。このＮ型不純物４４４は、コレクタウォール領域８の表面にも注入される。これにより、Ｎ型不純物領域８ｂが形成される。このＮ型不純物４４４の注入は、たとえば、Ａｓ+ を注入イオンとして、５０ＫｅＶ、４×１０15ｃｍ-2の条件下で行なう。この後、実施の形態１０と同様のプロセスを経て実施の形態１３によるＢｉＣＭＯＳ素子が完成される。
【０１６０】
ここで、実施の形態１３による製造方法では、コレクタウォール領域８の表面にＮ型不純物２２２および４４４が注入されて、Ｎ型不純物領域８ａおよび８ｂが形成されるので、実施の形態１０〜１２の効果に加えて、コレクタ抵抗を低減することができるという効果を奏する。これにより、バイポーラトランジスタの駆動性能および高速性能を向上させることができ、その結果、バイポーラトランジスタの高性能化を図ることができる。
【０１６１】
（実施の形態１４）
図７６〜図８０（ａ）および（ｂ）は、本発明の実施の形態１４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図７６〜図８０を参照して、以下に実施の形態１４による製造プロセスについて説明する。
【０１６２】
まず、図４８〜図５２に示した実施の形態１０による製造プロセスと同様のプロセスを用いて、図５２に示す製造プロセスまでを完了する。
【０１６３】
この後、実施の形態１０の製造プロセスのようにポリシリコン膜１３８上にタングステンシリサイド膜の形成は行なわず、図７６に示すように、ポリシリコン膜１３８上の所定領域にフォトレジストパターン５７を形成する。フォトレジストパターン５７をマスクとして下層のポリシリコン膜１３８と１３４とゲート酸化膜１２とをドライエッチングする。これにより、図７７に示されたようなゲート電極１３ｆとエミッタ電極２６ｄとが同時に形成される。
【０１６４】
この後、図６３〜図６６に示した実施の形態１１による製造プロセスと同様のプロセスを経て、図７７に示されるようなＣＭＯＳトランジスタのソース／ドレイン領域１５および１７が形成される。また、外部ベース引出し電極２３およびＣＶＤ酸化膜２２ａの側面に、サイドウォールスペーサ６１ａおよび６１ｂが形成されている。さらに、ポリシリコン抵抗３０ｄの側面とその上のＣＶＤ酸化膜２２ａの側面とにサイドウォールスペーサ６２が形成されている。
【０１６５】
この状態から、全面にＣＶＤ酸化膜（図示せず）を形成した後、そのＣＶＤ酸化膜上の金属シリサイド膜３９が形成されない領域にフォトレジストパターン５０を図７８に示すように形成する。このフォトレジストパターン５０をマスクとして下層のＣＶＤ酸化膜をドライエッチングすることによって、図７８（ａ）および（ｂ）に示されるようなＣＶＤ酸化膜６０が形成される。この後フォトレジストパターン５０を除去する。
【０１６６】
次に、全面にたとえばＣｏなどの金属膜を堆積した後数回のランプアニールを行なう。これにより、シリコン上およびポリシリコン上に位置する金属膜を金属シリサイド膜に変化させる。この後金属シリサイド膜に変化しなかった金属膜の部分を除去することによって、シリコン上およびポリシリコン上のみに図７９に示されるような金属シリサイド膜３９が形成される。また、金属シリサイド膜３９が形成されたバイポーラトランジスタおよびＣＭＯＳトランジスタと、金属シリサイド膜３９が形成されないバイポーラトランジスタおよびＣＭＯＳトランジスタとを選択的に形成することができる。また、エミッタ電極２６ｄの表面に形成された金属シリサイド膜３９と外部ベース引出し電極２３の表面に形成された金属シリサイド膜３９とは、サイドウォールスペーサ１９およびＣＶＤ酸化膜２２ａによって隔てられている。これにより、エミッタ電極２６ｄと外部ベース引出し電極２３との間でショートが発生するのを防止することができる。
【０１６７】
この後、図８０に示したように、層間絶縁膜３２を形成した後、その層間絶縁膜３２の所定領域にコンタクトホール３３を形成する。各コンタクトホール３３内にタングステンなどからなる金属膜３４を埋込んだ後、各金属膜３４の上面にそれぞれアルミニウムなどからなる金属配線３５を形成する。これにより、実施の形態１４によるＢｉＣＭＯＳ素子が完成される。
【０１６８】
この実施の形態１４による製造プロセスでは、上述した実施の形態６と同様、バイポーラトランジスタの外部ベース引出し電極２３の形成時にポリシリコン膜１３４、窒化膜４０およびＣＶＤ酸化膜４１からなる積層膜によってエミッタ・ベース活性領域（Ａ１）以外が覆われているので、フィールド酸化膜７の膜減り量が減少する。これにより、図１１２に示したようにＮＭＯＳトランジスタ部（Ｃ）のソース／ドレイン領域１７とＰＭＯＳトランジスタ部（Ｂ）のソース／ドレイン領域１５との間が金属シリサイド膜３９でつながってショートするなどの不都合を防止することができる。さらに、金属シリサイド膜３９の形成された低抵抗の高速なバイポーラトランジスタおよびＣＭＯＳトランジスタと、金属シリサイド膜３９の形成されない通常のトランジスタとを同時に形成することができる。
【０１６９】
（実施の形態１５）
図８１〜図８３（ａ）および（ｂ）は、本発明の実施の形態１５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図８１〜図８３を参照して、以下に実施の形態１５による製造プロセスについて説明する。
【０１７０】
まず、実施の形態１４と同様、エミッタ電極用のポリシリコン膜１３８を堆積した後Ｎ型不純物５５５を注入する。この場合ポリシリコン膜１３８上にはタングステンシリサイド膜は堆積しない。続いて、ポリシリコン膜１３８の表面上にＣＶＤ酸化膜６３を堆積した後、そのＣＶＤ酸化膜６３上の所定領域にフォトレジストパターン５７を形成する。フォトレジストパターン５７をマスクとしてパターニングすることによって、図８２（ａ）および（ｂ）に示されるように、ゲート電極１３ｆとエミッタ電極２６ｄとを同時に形成する。
【０１７１】
この後、図６３〜図６６に示した実施の形態１１の製造プロセスと同様のプロセスを経て、ＣＭＯＳトランジスタのソース／ドレイン領域１５および１７が形成される。この後、全面にＣＶＤ酸化膜（図示せず）を１０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜上の所定領域にフォトレジストパターン５０を形成する。このフォトレジストパターン５０は、後のプロセスで金属シリサイド膜３９が形成されない領域を覆うように形成する。フォトレジストパターン５０をマスクとしてパターニングを行なうことによって、図８２（ａ）および（ｂ）に示されるような形状のＣＶＤ酸化膜６０が形成される。この後フォトレジストパターン５０を除去する。次に、図７９（ａ）および（ｂ）に示した実施の形態１４と同じプロセスを経て、図８３（ａ）および（ｂ）に示されるような実施の形態１５によるＢｉＣＭＯＳ素子が完成される。
【０１７２】
この実施の形態１５においても、上記した実施の形態１４と同様、フィールド酸化膜７の膜減り量を低減することができるので、金属シリサイド膜３９の形成に起因するショートなどの不都合を防止しながら、金属シリサイド膜３９が形成された高速性能の優れたトランジスタと、金属シリサイド膜３９の形成されない通常のトランジスタとを容易に形成することができる。
【０１７３】
（実施の形態１６）
図８４および図８５は、本発明の実施の形態１６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図８４および図８５を参照して、以下に実施の形態１６による製造プロセスについて説明する。
【０１７４】
まず、図１に示した実施の形態１による製造プロセスと同じプロセスを用いて図１の形状を形成する。この後、図８４に示すように、バイポーラトランジスタ部（Ａ１およびＡ２）と、ＰＭＯＳトランジスタ部（Ｂ）と、ＮＭＯＳトランジスタ部（Ｃ）とのシリコン基板１の表面上にゲート酸化膜１２を形成する。ゲート酸化膜１２およびフィールド酸化膜７上にポリシリコン膜１３４を５００Å程度の厚みで形成した後、その上にＣＶＤ酸化膜５４を５００Å程度の厚みで形成する。この後、図３に示した実施の形態１と同様のプロセスを用いて、ベース・エミッタ活性領域（Ａ１）上に位置するポリシリコン膜１３４とＣＶＤ酸化膜５４とを除去する。その後、図４８〜図４９に示した実施の形態１０による製造プロセスと同様のプロセスを用いて、図８５に示されるような、外部ベース引出し電極２３を形成する。その後、真性ベース領域２４ａを形成するための不純物４４４４の注入を行なう。続いて、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後ドライエッチングを行なうことによって、外部ベース引出し電極２３の側面にサイドウォールスペーサ４７を形成する。このサイドウォールスペーサ４７の形成時のエッチングによって、ポリシリコン膜１３４上に位置するＣＶＤ酸化膜５４を完全に除去するようにエッチングを行なう。これにより、ポリシリコン膜１３４の上面を露出させる。これ以降の工程は、図５２〜図５８に示した実施の形態１０による製造プロセスと同様のプロセスを経て、実施の形態１６によるＢｉＣＭＯＳ素子が完成される。
【０１７５】
上記のように、この実施の形態１６による製造プロセスでは、ＣＭＯＳトランジスタ部（Ｂ，Ｃ）領域のエッチング保護膜として、ポリシリコン膜１３４、窒化膜４０およびＣＶＤ酸化膜４１からなる積層膜を、ポリシリコン膜１３４およびＣＶＤ酸化膜５４からなる積層膜に変更する。これにより、工程数を削減することができる。
【０１７６】
（実施の形態１７）
図８６および図８７は、本発明の実施の形態１７によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図８６および図８７を参照して、以下に実施の形態１７による製造プロセスについて説明する。
【０１７７】
まず、図４８および図４９に示した実施の形態１０による製造プロセスと同様のプロセスを用いて図４９に示す工程までを完了する。この後フォトレジストパターン５６を除去する。
【０１７８】
次に、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後、そのＣＶＤ酸化膜をドライエッチングすることによって、外部ベース引出し電極２３の側面に図８６に示されるような、サイドウォールスペーサ４７を形成する。そのサイドウォールスペーサ４７の形成時のドライエッチングの際に、窒化膜４０上のＣＶＤ酸化膜４１（図４９参照）も除去される。この後、真性ベース領域２４ｂを形成するためのＰ型不純物１１１１の注入を行なう。この注入は、たとえば、ＢＦ2 を注入イオンとして、１０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この後、窒化膜４０を除去する。そして、図８７に示すように、全面にポリシリコン膜１３８を１０００Åの厚みで堆積した後、そのポリシリコン膜１３８の表面にＮ型不純物５５５５を注入する。
【０１７９】
続いて、全面にタングステンシリサイド膜（図示せず）を１０００Å程度の膜厚で堆積した後パターニングを行なうことによって、ポリシリコン膜１３４、１３８およびタングステンシリサイド膜からなるゲート電極（図示せず）を形成する。この後、実施の形態１０と同様のプロセスを経て実施の形態１７によるＢｉＣＭＯＳの素子が完成される。
【０１８０】
この実施の形態１７は、上述した実施の形態８と同様、エミッタ用開口Ｅ１内にサイドウォールスペーサ４７を形成した後Ｐ型不純物１１１１を注入することによって真性ベース領域２４ｂを形成する。これにより、サイドウォールスペーサ４７の形成時にシリコン基板表面が削られることの影響を受けずに、外部ベース領域２４ｂの深さを制御することができる。これにより、エミッタ・ベースの不純物濃度プロファイルのばらつきを低減することができ、その結果バイポーラトランジスタの電気的特性のばらつきを低減させることができる。
【０１８１】
（実施の形態１８）
図８８〜図９０は、本発明の実施の形態１８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図８８〜図９０を参照して以下に実施の形態１８による製造プロセスについて説明する。
【０１８２】
まず、図４８および図４９に示した実施の形態１０による製造プロセスと同様のプロセスを経て図４９の工程までを完了させる。この後フォトレジストパターン５６を除去する。そして、図８８に示すように、後に形成する真性ベース領域２４ｃと外部ベース領域８８とを接続するためのＰ型不純物領域５５を形成するためにＰ型不純物２２２２を注入する。この注入は、たとえば、ＢＦ2 + を注入イオンとして、１０ＫｅＶ、３×１０13ｃｍ-2の条件下で行なう。この製造プロセスは、実施の形態９による製造プロセスと同様である。
【０１８３】
この後、全面にＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで堆積した後そのＣＶＤ酸化膜をドライエッチングすることによって外部ベース引出し電極２３の側面にサイドウォールスペーサ４７を形成する。このサイドウォールスペーサ４７を形成した後真性ベース領域２４ｃを形成するためのＰ型不純物３３３３の注入を行なう。このように、この実施の形態１８では、ベース注入を２回（２２２２、３３３３）に分けて行なうことによって、実施の形態９と同様ベース幅や不純物濃度のばらつきを低減することができる。なお、図９０は、エミッタ領域２７形成後の工程を示している。
【０１８４】
（実施の形態１９）
図９１および図９２は、本発明の実施の形態１９によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。図９１および図９２を参照して実施の形態１９による製造プロセスについて説明する。
【０１８５】
まず、図１〜図９に示した実施の形態１による製造プロセスと同様のプロセスを用いて、図９に示す工程までを完了させる。この後、ＣＶＤ酸化膜（図示せず）を２０００Å程度の厚みで全面に堆積した後、その後ＣＶＤ酸化膜をドライエッチングすることによってゲート電極１３ｃの側面に、図９１に示されるような、サイドウォールスペーサ１９を形成する。このサイドウォールスペーサ１９のドライエッチング時に、外部ベース引出し電極層２３ｂ上のＣＶＤ酸化膜２２（図９参照）を完全に除去することにより外部ベース引出し電極層２３ｂの表面を露出させる。
【０１８６】
この後、図１０〜図１２に示した実施の形態１による製造プロセスと同様のプロセスを経て図９２に示されるような構造が得られる。この後、図１３〜図１８に示した実施の形態１による製造プロセスと同様のプロセスを経て、実施の形態１９によるＢｉＣＭＯＳ素子が完成される。
【０１８７】
このように構成することによっても、実施の形態１と同様、製造プロセスを簡略化しながらバイポーラトランジスタ部およびＣＭＯＳトランジスタ部のエッチングダメージを低減することができる。
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。たとえば、実施の形態１〜１９のいずれかを選択的に組合せた製造プロセスを用いることも可能である。
【０１８８】
【発明の効果】
以上のように、請求項１〜１６に記載の半導体装置の製造方法によれば、製造プロセスを簡略化しながらバイポーラトランジスタ部およびＣＭＯＳトランジスタ部のエッチングダメージからの保護が可能となり、その結果、製造プロセスを簡略化しながらエッチングダメージに起因する素子特性の劣化を防止することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１１】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１２】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１３】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１４】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１５】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１６】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１７】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１８】  本発明の実施の形態１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１９】  本発明の実施の形態２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２０】  本発明の実施の形態２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２１】  本発明の実施の形態２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２２】  本発明の実施の形態２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２３】  本発明の実施の形態３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２４】  本発明の実施の形態３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２５】  本発明の実施の形態３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２６】  本発明の実施の形態３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２７】  本発明の実施の形態４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２８】  本発明の実施の形態４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図２９】  本発明の実施の形態４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３０】  本発明の実施の形態５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３１】  本発明の実施の形態５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３２】  本発明の実施の形態５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３３】  本発明の実施の形態５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３４】  本発明の実施の形態６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３５】  本発明の実施の形態６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３６】  本発明の実施の形態６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３７】  本発明の実施の形態６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３８】  本発明の実施の形態６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図３９】  本発明の実施の形態７によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４０】  本発明の実施の形態７によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４１】  本発明の実施の形態７によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４２】  本発明の実施の形態８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４３】  本発明の実施の形態８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４４】  本発明の実施の形態８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４５】  本発明の実施の形態９によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４６】  本発明の実施の形態９によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４７】  本発明の実施の形態９によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４８】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図４９】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５０】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５１】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５２】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５３】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５４】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５５】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５６】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５７】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５８】  本発明の実施の形態１０によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図５９】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６０】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６１】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６２】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６３】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６４】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６５】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６６】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６７】  本発明の実施の形態１１によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６８】  本発明の実施の形態１２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図６９】  本発明の実施の形態１２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７０】  本発明の実施の形態１２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７１】  本発明の実施の形態１２によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７２】  本発明の実施の形態１３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７３】  本発明の実施の形態１３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７４】  本発明の実施の形態１３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７５】  本発明の実施の形態１３によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７６】  本発明の実施の形態１４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７７】  本発明の実施の形態１４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７８】  本発明の実施の形態１４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図７９】  本発明の実施の形態１４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８０】  本発明の実施の形態１４によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８１】  本発明の実施の形態１５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８２】  本発明の実施の形態１５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８３】  本発明の実施の形態１５によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８４】  本発明の実施の形態１６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８５】  本発明の実施の形態１６によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８６】  本発明の実施の形態１７によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８７】  本発明の実施の形態１７によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８８】  本発明の実施の形態１８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図８９】  本発明の実施の形態１８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９０】  本発明の実施の形態１８によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９１】  本発明の実施の形態１９によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９２】  本発明の実施の形態１９によるＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９３】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９４】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９５】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９６】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９７】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９８】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図９９】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１００】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０１】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０２】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０３】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０４】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０５】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０６】  従来の第１のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０７】  従来のバイポーラトランジスタと抵抗素子とを含むインバータ回路を示した等価回路図ある。
【図１０８】  従来の第２のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１０９】  従来の第２のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１１０】  従来の第２のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１１１】  従来の第２のＢｉＣＭＯＳ素子の製造プロセスを説明するための断面図である。
【図１１２】  従来の第２のＢｉＣＭＯＳ素子の製造プロセスの問題点を説明するための断面図である。
【符号の説明】
１  Ｐ型シリコン基板、７  フィールド酸化膜、１２  ゲート酸化膜、１３ａ〜ｆ  ゲート電極、２３ａ  ポリシリコン膜、２３  外部ベース引出し電極、２４  真性ベース領域、２６ａ  エミッタ電極、２７  エミッタ領域、４０  窒化膜、４１  ＣＶＤ酸化膜、４７  サイドウォールスペーサ、１５，１７  ソース／ドレイン領域、１３４〜１３８  ポリシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003919885.tif 000009
【図９】
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【図１０】
0003919885.tif 000011
【図１１】
0003919885.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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