(57)【特許請求の範囲】
【請求項１】
半導体装置の外部から電気的にデータの消去・書き込みが可能な第一の不揮発性メモリと、
前記第一の不揮発性メモリに書き込まれたデータの外部からの読み出しを禁止し該データの機密を保護し、前記第一の不揮発性メモリの全てのデータが消去されたことを検出した場合に、前記第一の不揮発性メモリのデータ読み出し禁止を解除する読み出し禁止制御回路を含み、
前記読み出し禁止制御回路は、
電気的にデータの消去・書き込みが可能であり前記第一の不揮発性メモリのデータ読み出し禁止の設定を記憶する少なくとも一つの第二の不揮発性メモリと、
制御信号に含まれる消去信号を用いて、前記第二の不揮発性メモリの消去動作を行うと共に、読み出し禁止設定信号に基づいて、前記第二の不揮発性メモリに対して読み出し禁止を設定するか否かを判断し、読み出し禁止を設定する場合には、前記制御信号に含まれる書き込み信号を用いて、その設定を前記第二の不揮発性メモリに対して書き込む書き込み回路と、
前記第二の不揮発性メモリに書き込まれたデータを読み出し、前記第一の不揮発性メモリからのデータの読み出しの禁止と許可を制御するための読み出し禁止制御信号を出力する読み出し回路を含み、
前記読み出し回路からの前記読み出し禁止制御信号が、前記書き込み回路に対してフィードバックされ、
フィードバックされた前記読み出し禁止制御信号が読み出し禁止状態を示していない場合には、前記制御信号をそのまま前記第二の不揮発性メモリに伝えることで、前記書き込み回路による前記第二の不揮発性メモリに対する消去・書き込みが許可され、フィードバックされた前記読み出し禁止制御信号が読み出し禁止状態を示している場合には、前記制御信号を前記第二の不揮発性メモリに伝えないことで、前記書き込み回路による前記第二の不揮発性メモリに対する消去・書き込みが禁止され、
前記第一の不揮発性メモリの全てのデータが消去されたことが検出された場合には、前記制御信号をそのまま前記第二の不揮発性メモリに伝えることで、前記書き込み回路による前記第二の不揮発性メモリに対する消去・書き込みが許可されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第一の不揮発性メモリのデータを全消去動作により消去すると共に、前記第一の不揮発性メモリに対して前記全消去動作が行われたか否かに基づき、前記第一の不揮発性メモリの全てのデータが消去されたことを検出することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第一の不揮発性メモリのデータを、アドレスを指定してページ単位及びブロック単位のいずれかで消去すると共に、前記第一の不揮発性メモリの全アドレスのデータを読み出すことにより、前記第一の不揮発性メモリの全てのデータが消去されたこと検出することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
半導体装置の電源オン時に前記第二の不揮発性メモリの記憶内容を読み出し、読み出された記憶内容に基づいて前記第一の不揮発性メモリのデータ読み出しを禁止するか否かを判断することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第一の不揮発性メモリの消去・書き込みと前記第二の不揮発性メモリの消去・書き込みとを別々に制御することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記読み出し禁止手段が、
前記第二の不揮発性メモリを複数含み、該複数の第二の不揮発性メモリの出力信号の中の少なくとも一つが読み出し禁止の設定となっている場合に、前記第一の不揮発性メモリからのデータ読み出しを禁止することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第一の不揮発性メモリのデータ読み出しの禁止、データ読み出し禁止の解除を、内蔵するＣＰＵが動作して行うことを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記読み出し禁止制御回路が、
前記第１の不揮発性メモリのデータを出力するための出力バッファを制御することで、該データの外部からの読み出しを禁止することを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記読み出し禁止制御回路が、
前記第１の不揮発性メモリのデータを外部に読み出すための外部読み出し制御回路を制御することで、該データの外部からの読み出しを禁止することを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記第一の不揮発性メモリに記憶されるデータに基づきＣＰＵ及び論理機能ブロックのいずれかが動作する通常動作モードにおいては、前記第一の不揮発性メモリのデータ読み出し禁止が設定されていても前記ＣＰＵ、前記論理機能ブロックによる前記第一の不揮発性メモリからのデータ読み出しを許可し、
前記通常動作モード以外のモードにおいては、前記第一の不揮発性メモリのデータ読み出し禁止が解除されていることを条件として前記第一の不揮発性メモリからのデータ読み出しを許可することを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記第一の不揮発性メモリに記憶されるデータに基づき動作するＣＰＵを含むことを特徴とする半導体装置。
【請求項１２】
請求項１乃至１０のいずれかにおいて、
前記第一の不揮発性メモリに記憶されるデータに基づき動作する論理機能ブロックを含むことを特徴とする半導体装置。
【請求項１３】
請求項１乃至１２のいずれかの半導体装置と、
前記半導体装置にデータを入力するための入力手段と、
前記半導体装置の制御の下で画像及び音の少なくとも一方を出力する手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリを含んだマイクロコンピュータなどの半導体装置及びこの半導体装置を含む電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
不揮発性メモリを内蔵するマイクロコンピュータなどの半導体装置においては、書き込まれたプログラムが不正に第三者に複製されないようにするために、プログラムを外部から読めなくする機密保護機能を設けることが望ましい。実現手法としては、特開昭６２−１９４５６５に開示されるように、不揮発性メモリのデータ読み出し禁止の設定を保護ビットにより制御する手法がある。この場合、読み出し禁止の設定を、第二の不揮発性メモリであるＥＰＲＯＭを利用して記憶する手法とＥＥＰＲＯＭを利用して記憶する手法とを考えることができる。
【０００３】
しかしながらＥＰＲＯＭを利用する手法には、一度読み出し禁止の設定をＥＰＲＯＭに記憶するとその半導体装置を再利用できないという大きな問題点がある。即ちこの手法では、半導体装置が実装されるパッケージの樹脂を剥がし紫外線等をＥＰＲＯＭに照射しＥＰＲＯＭの記憶内容を変更しなければ、読み出し禁止の設定を解除できない。したがって、読み出し禁止の設定を解除するということは、その半導体装置を二度と利用できないことを意味することになる。
【０００４】
一方、ＥＥＰＲＯＭを利用する手法には、読み出し禁止の設定を第三者が容易に解除できてしまうという問題点がある。このような問題点を解決するためには、一度行った読み出し禁止の設定を解除できないような工夫を施す必要があるが、これは結局、半導体装置の再利用不可という結果を招く。
【０００５】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、内蔵する不揮発性メモリのデータ読み出しの禁止を設定した場合にも再利用可能な半導体装置及び該半導体装置を含む電子機器を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明に係る半導体装置は、半導体装置の外部から電気的にデータの消去・書き込みが可能な第一の不揮発性メモリと、前記第一の不揮発性メモリに書き込まれたデータの外部からの読み出しを禁止し該データの機密を保護する読み出し禁止手段と、前記第一の不揮発性メモリの全てのデータが消去されたことを検出した場合に、前記第一の不揮発性メモリのデータ読み出し禁止を解除する手段とを含むことを特徴とする。
【０００７】
本発明によれば、読み出し禁止手段により、第一の不揮発性メモリに書き込まれたデータの機密を保護できる。また第一の不揮発性メモリの全てのデータが消去されると、データ読み出し禁止が解除されるため、半導体装置の再利用が可能となる。このように本発明によれば、第一の不揮発性メモリに書き込まれたデータの盗用等からの保護と、再利用可能な特徴とを両立できる。
【０００８】
また本発明は、前記第一の不揮発性メモリのデータを全消去動作により消去すると共に、前記第一の不揮発性メモリに対して前記全消去動作が行われたか否かに基づき、前記第一の不揮発性メモリの全てのデータが消去されたことを検出することを特徴とする。このようにすることで、第一の不揮発性メモリの全てのデータが消去されたことを、簡易な構成、処理で検出できるようになる。
【０００９】
また本発明は、前記第一の不揮発性メモリのデータを、アドレスを指定してページ単位及びブロック単位のいずれかで消去すると共に、前記第一の不揮発性メモリの全アドレスのデータを読み出すことにより、前記第一の不揮発性メモリの全てのデータが消去されたこと検出することを特徴とする。このようにすることで、全消去動作を行うことなく第一の不揮発性メモリの全てのデータを消去できるようになると共に全てのデータが消去されたことも検出できるようになる。これにより、第一の不揮発性メモリの寿命を高めることが可能になる。
【００１０】
また本発明は、前記読み出し禁止手段が、電気的にデータの消去・書き込みが可能であり前記第一の不揮発性メモリのデータ読み出し禁止の設定を記憶する少なくとも一つの第二の不揮発性メモリを含むことを特徴とする。このようにすることで、半導体装置の電源をオフにした場合にも、データ読み出し禁止の設定を保持することが可能になる。また第二の不揮発性メモリの設定内容を電気的に書き換えることも可能になる。
【００１１】
また本発明は、前記読み出し禁止手段が、前記第一の不揮発性メモリのデータ読み出し禁止の設定が前記第二の不揮発性メモリに記憶された場合には、前記第二の不揮発性メモリの消去・書き込みを禁止し、前記第一の不揮発性メモリの全てのデータが消去されたことが検出された場合には、前記第二の不揮発性メモリの消去・書き込みの禁止を解除することを特徴とする。このように、読み出し禁止の設定が記憶された場合に第二の不揮発性メモリの消去・書き込みを禁止することで、第一の不揮発性メモリのデータの機密を確実に保護できるようになる。また第一の不揮発性メモリの全てのデータが消去されたことが検出された場合に第二の不揮発性メモリの消去・書き込みの禁止を解除することで、データ読み出しの禁止や禁止解除を再設定できるようになる。
【００１２】
また本発明は、半導体装置の電源オン時に前記第二の不揮発性メモリの記憶内容を読み出し、読み出された記憶内容に基づいて前記第一の不揮発性メモリのデータ読み出しを禁止するか否かを判断することを特徴とする。このようにすることで、電源をオンする毎にデータ読み出しの禁止の可否が判断されるようになり、第一の不揮発性メモリのデータの機密を確実に保護できるようになる。
【００１３】
また本発明は、前記第一の不揮発性メモリの消去・書き込みと前記第二の不揮発性メモリの消去・書き込みとを別々に制御することを特徴とする。このようにすることで、制御の簡易化を図れると共に、半導体装置の大規模化を防止できるようになる。
【００１４】
また本発明は、前記読み出し禁止手段が、前記第二の不揮発性メモリを複数含み、該複数の第二の不揮発性メモリの出力信号の中の少なくとも一つが読み出し禁止の設定となっている場合に、前記第一の不揮発性メモリからのデータ読み出しを禁止することを特徴とする。このように複数の第二の不揮発性メモリを同時使用することにより、第一の不揮発性メモリのデータの機密保護の信頼性を飛躍的に高めることが可能になる。
【００１５】
また本発明は、前記第一の不揮発性メモリのデータ読み出しの禁止、データ読み出し禁止の解除を、内蔵するＣＰＵが動作して行うことを特徴とする。このようにすること、データ読み出しの禁止や禁止の解除を、特別な書き込み制御回路を半導体装置の内部や外部に設けたりすることなく実現できるようになる。
【００１６】
なお前記読み出し禁止手段が、前記第１の不揮発性メモリのデータを出力するための出力バッファを制御することで、該データの外部からの読み出しを禁止してもよいし、前記第１の不揮発性メモリのデータを外部に読み出すための外部読み出し制御回路を制御することで、該データの外部からの読み出しを禁止してもよい。このように第１の不揮発性メモリのデータの外部からの読み出しを禁止する手法としては、種々のものを考えることができる。
【００１７】
また本発明は、前記第一の不揮発性メモリに記憶されるデータに基づきＣＰＵ及び論理機能ブロックのいずれかが動作する通常動作モードにおいては、前記第一の不揮発性メモリのデータ読み出し禁止が設定されていても前記ＣＰＵ、前記論理機能ブロックによる前記第一の不揮発性メモリからのデータ読み出しを許可し、前記通常動作モード以外のモードにおいては、前記第一の不揮発性メモリのデータ読み出し禁止が解除されていることを条件として前記第一の不揮発性メモリからのデータ読み出しを許可することを特徴とする。このようにすることで、通常動作モードにおいては、第一の不揮発性メモリに記憶されるデータに基づきＣＰＵ又は論理機能ブロックを動作させることができるようになる。一方、通常動作モード以外のプログラミングモード等においては、第一の不揮発性メモリのデータの機密保護を図れるようになる。
【００１８】
また本発明は、前記第一の不揮発性メモリに記憶されるデータに基づき動作するＣＰＵを含むことを特徴とする。このようにすることで、データの機密保護と再利用可能な特徴とを両立できるマイクロコンピュータを提供できるようになる。
【００１９】
また本発明は、前記第一の不揮発性メモリに記憶されるデータに基づき動作する論理機能ブロックを含むことを特徴とする。この場合の論理機能ブロックとしては、例えばゲートアレイブロック等、種々のものを考えることができる。
【００２０】
また本発明に係る電子機器は、上記のいずれかの半導体装置と、前記半導体装置にデータを入力するための入力手段と、前記半導体装置の制御の下で画像及び音の少なくとも一方を出力する手段とを含むことを特徴とする。このようにすることで、電子機器を動作させるのに必要なデータの機密保護を図れると共に、電子機器やそれに使用される半導体装置の再利用を図れるようになる。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて説明する。なお以下では、半導体装置の１つであるマイクロコンピュータに本発明を適用した場合を例にとり説明するが、本発明はマイクロコンピュータに限らず種々の半導体装置に適用できる。
【００２２】
１．構成
図１は、本実施形態のマイクロコンピュータの構成の一例を示す機能ブロック図である。
【００２３】
不揮発性メモリブロック１２０は、複数の不揮発性メモリセルにより構成されるメモリセルアレイ１００（第一の不揮発性メモリ）、Ｘデコーダ１０４、Ｙデコーダ１０１、センスアンプ１０２、出力バッファ１０３、入力バッファ１１８、制御回路１０６を含む。ここで制御回路１０６は、Ｘデコーダ１０４、Ｙデコーダ１０１、センスアンプ１０２、出力バッファ１０３及び入力バッファ１１８の制御を、書き込み制御回路１０８やＣＰＵ１０９からの制御信号１１２、１１３に基づいて行う。そして出力バッファ１０３の制御は、制御回路１０６が含む出力制御回路１１０が行う。
【００２４】
不揮発性メモリブロック１２０に対するプログラム、画像データ、音データなどの各種データの書き込みは次のようにして行う。即ち、マイクロコンピュータの外部から書き込み制御回路１０８を介して、アドレス及びそのアドレスに書き込むべきデータが読み込まれる。そしてアドレスは、アドレスマルチプレクサ１０５によりデコードされ、不揮発性メモリブロック１２０に入力される。またデータは、書き込み制御回路１０８及びデータバス１１５を介して不揮発性メモリブロック１２０に入力される。そして入力されたデータは、アドレスマルチプレクサ１０５により指定されるアドレスに、制御回路１０６の制御の下で書き込まれる。このようにすることで、ユーザによる不揮発性メモリブロック１２０に対するデータのプログラミングが完了する。
【００２５】
なお不揮発性メモリブロック１２０に正しくデータが書き込まれたか否かを検証するベリファイ動作は、ＣＰＵ１０９を利用して行うことも、書き込み制御回路１０８を介して外部から行うことも可能である。
【００２６】
ＣＰＵ１０９は、アドレス信号１１４及び制御信号１１３を用いて、プログラミングされたデータを不揮発性メモリブロック１２０からデータバス１１５を介して読み出す。そしてＣＰＵ１０９は、この読み出されたデータ（プログラム、画像データ、音データ等）に基づいて動作し、ユーザのプログラムにしたがった所与の処理を行う。
【００２７】
ここで本実施形態では、読み出し禁止制御回路１０７へ読み出し禁止を設定することにより、不揮発性メモリブロック１２０に書き込まれたデータを外部から読み出せないようにすることが可能となっている。これによりデータの機密保護を図れる。そして図１では、ＣＰＵ１０９が読み出し禁止設定信号１１７をアクティブにすることで、読み出し禁止の設定が行われるようになっている。
【００２８】
２．読み出し禁止制御回路
図２に、読み出し禁止制御回路１０７の構成の一例を示す。この読み出し禁止制御回路１０７は、ＥＥＰＲＯＭ６０１（第二の不揮発性メモリ）、読み出し回路６０２、書き込み回路６０３を含む。書き込み回路６０３は、まず、制御信号６０６に含まれる消去信号を用いてＥＥＰＲＯＭ６０１の消去動作を行う。そして次に、読みし禁止設定信号６０９（図１の１１７）に基づきＥＥＰＲＯＭ６０１に読み出し禁止を設定するか否かを判断し、読み出し禁止を設定する場合には、制御信号６０６に含まれる書き込み信号を用いてその設定をＥＥＰＲＯＭ６０１に書き込む。但しＥＥＰＲＯＭ６０１が初期に消去状態になっている場合には消去動作は必ずしも必要ない。
【００２９】
なお本実施形態では、読み出し禁止設定信号６０９をＨレベルにすることが読み出し禁止の設定を意味し、この場合には消去状態のＥＥＰＲＯＭ６０１にＬレベルが書き込まれる。一方、読み出し禁止設定信号６０９をＬレベルにすることが読み出し禁止の解除を意味し、この場合には消去状態のＥＥＰＲＯＭ６０１にＨレベルが書き込まれる。このように本実施形態では、読み出し禁止及び解除のいずれの場合も、ＥＥＰＲＯＭ６０１にデータの書き込みを行っている。但し、ＥＥＰＲＯＭ６０１は消去状態ではＨレベルになる。したがって、読み出し禁止の解除の場合には、ＥＥＰＲＯＭ６０１にＨレベルをあえて書き込まずに、ＥＥＰＲＯＭ６０１の消去状態が読み出し禁止の解除を意味するようにしてもよい。
【００３０】
ＥＥＰＲＯＭ６０１に書き込まれたデータは読み出し回路６０２により読み出される。読み出し禁止制御信号６０５（図１の１１１）は、読み出し禁止状態ではＨレベルとなり、読み出し許可状態ではＬレベルとなる。そして読み出し禁止制御信号６０５がＨレベルになると、図１のメモリセルアレイ１００からのデータ読み出しが禁止され、Ｌレベルになると読み出しが許可（読み出し禁止が解除）される。
【００３１】
読み出し禁止制御信号６０５は書き込み回路６０３にフィードバックされる。そしてＥＥＰＲＯＭ６０１に読み出し禁止の設定が行われ、読み出し禁止制御信号６０５がＨレベルになると、図３（Ａ）に示すように、読み出し禁止制御信号６０５に基づきＥＥＰＲＯＭ６０１に対する消去・書き込みが禁止となる。これにより、ＥＥＰＲＯＭ６０１に記憶された読み出し禁止の設定が書き換えられないことを保証できるようになり、メモリセルアレイ１００（不揮発性メモリブロック）にプログラミングされたデータの機密保護を図れる。
【００３２】
一方、図３（Ｂ）に示すように、メモリセルアレイ１００（第一の不揮発性メモリ）の全てのデータが消去されたことが検出されると、全消去信号６０８がアクティブとなり、ＥＥＰＲＯＭ６０１（第二の不揮発性メモリ）に対する消去・書き込みが許可される。ＥＥＰＲＯＭ６０１の消去・書き込みが許可されることにより、ＥＥＰＲＯＭ６０１に書き込まれた読み出し禁止の設定の解除が可能となり、これによりメモリセルアレイ１００からのデータ読み出しが可能になる。逆に言えば、本実施形態では、電気的に消去・書き込み可能なメモリセルアレイ１００の全てのデータが消去されない限り、読み出し禁止を解除できない。
【００３３】
マイクロコンピュータのユーザは、プログラムを開発し、そのプログラムをメモリセルアレイ１００に書き込んだ後、読み出し禁止設定信号１１７によりメモリセルアレイ１００の読み出し禁止を設定する。このようにすることで、書き込まれたプログラムを第三者が不正に複製することを防止できる。そして、プログラムが書き込まれたマイクロコンピュータをユーザが再利用したい場合には、メモリセルアレイ１００の全てのデータを消去する。この場合、ユーザはソースプログラムを有しているため、メモリセルアレイ１００のデータを全て消去しても問題は生じない。メモリセルアレイ１００の全てのデータが消去されると、図２の全消去信号６０８がアクティブとなり、ＥＥＰＲＯＭ６０１に対する消去・書き込みが許可される。これによりＥＥＰＲＯＭ６０１に書き込まれた読み出し禁止の設定を解除でき、メモリセルアレイ１００からのデータ読み出しが可能になる。この結果、ユーザは、ベリファイ動作による検証を行いながら、新たなプログラムをメモリセルアレイ１００に書き込むことが可能になる。即ちマイクロコンピュータを再利用することが可能になる。
【００３４】
３．ＥＥＰＲＯＭの書き込み回路
図４（Ａ）に図２の書き込み回路６０３の構成の一例を示し、図４（Ｂ）にその動作を説明するためのタイミングチャート図を示す。
【００３５】
読み出し禁止制御信号６０５がＬレベルである場合には（図４（Ｂ）のＥ１参照）、制御信号６０６（消去・書き込み信号）がそのまま制御信号６０７としてＥＥＰＲＯＭ６０１に伝えられる（Ｅ２、Ｅ３参照）。即ちＥＥＰＲＯＭ６０１のデータの消去・書き込みが許可される。
【００３６】
一方、読み出し禁止制御信号６０５がＨレベルになると（Ｅ４参照）、制御信号６０６がＨレベルになっても制御信号６０７はＬレベルに固定される（Ｅ５、Ｅ６参照）。即ちＥＥＰＲＯＭ６０１のデータの消去・書き込みが禁止される。しかしながら、このように読み出し禁止制御信号６０５がＨレベルであっても、全消去信号６０８がＨレベルになると（Ｅ７参照）、制御信号６０６がそのまま制御信号６０７としてＥＥＰＲＯＭ６０１に伝えられるようになる。即ち、メモリセルアレイ１００の全てのデータが消去されると、ＥＥＰＲＯＭ６０１のデータの消去・書き込み禁止が解除される。これにより、メモリセルアレイ１００のデータ読み出し禁止を解除できるようになる。
【００３７】
４．全消去動作及びページ単位又はブロック単位の消去
メモリセルアレイ１００のデータの消去は、全消去動作（一括消去）により行ってもよいし、アドレスを指定したページ単位又はブロック単位の消去により行ってもよい。
【００３８】
全消去動作により消去する場合には、図５（Ａ）に示すように、全消去動作を行ったこと自体で（全消去命令が発行されたこと自体で）、メモリセルアレイ１００の全てのデータが消去されたことを検出できる。但し、全消去動作による消去の場合においても、例えば図１のＣＰＵ１０９を動作させてメモリセルアレイ１００の全アドレスの読み出しを行うことで、全てのデータが消去されたことを検出するようにしてもよい。
【００３９】
アドレスを指定しページ単位又はブロック単位で消去する場合には、図５（Ｂ）に示すように、例えば図１のＣＰＵ１０９を動作させてメモリセルアレイ１００の全アドレスの読み出しを行うことで、全てのデータが消去されたことを検出できる。なおＣＰＵ１０９を動作させるためのプログラムは、ＲＡＭ上へ転送し実行してもよいし、このプログラムをあらかじめマスクＲＯＭに組み込んでおくようにしてもよい。
【００４０】
メモリセルアレイ１００の全てのデータが消去されたことを全消去動作を行ったこと自体で検出する図５（Ａ）の手法には、回路構成や回路の制御を簡易化できるという利点がある。一方、メモリセルアレイ１００の全てのデータが消去されたことを全アドレスの読み出しにより検出する図５（Ｂ）の手法には、メモリセルアレイ１００の寿命を高めることができるという利点がある。即ち図５（Ｃ）に示すように、メモリセルアレイ１００の一部の領域にのみデータを書き込むだけであり、その他の領域が消去状態になっている場合を考える。この場合には全消去動作により消去するよりも、書き込んだ領域のみをページ単位又はブロック単位で消去する方が、メモリセルアレイ１００の各不揮発性メモリセルに加わるストレスを軽減できる。これにより、書き込み回数が有限回数に制限されるメモリセルアレイ１００の寿命を高めることが可能になる。
【００４１】
５．電源オン時の動作
また本実施形態では、マイクロコンピュータに対する電源オン時に、ＥＥＰＲＯＭ６０１（第二の不揮発性メモリ）の記憶内容を読み出し、読み出された記憶内容に基づいてメモリセルアレイ１００（第一の不揮発性メモリ）のデータ読み出しを禁止するか否かを判断するようにしている。即ち図６に示すように本実施形態では、電源ＶＤＤを投入した後、所与の期間が経過すると、ＲＥＳＥＴ信号がＨレベルに立ち上がる（非アクティブになる）。そしてこのＨレベルの立ち上がりに基づいて微分パルスが生成され、この微分パルスに基づいて、ＥＥＰＲＯＭ６０１の記憶内容が読み出される。そして、メモリセルアレイ１００のデータ読み出しを禁止するか否かを判断する。このようにすることで、電源がオンする毎に、メモリセルアレイ１００に記憶されるデータを保護すべきか否かを判断できるようになり、電源がオフになった場合にも不揮発性のメモリであるＥＥＰＲＯＭ６０１の記憶内容は保持されるため、確実な機密保護を実現できるようになる。
【００４２】
６．メモリセルアレイ、ＥＥＰＲＯＭの消去・書き込み制御の独立化
また本実施形態では、図７に示すように、メモリセルアレイ１００（第一の不揮発性メモリ）の消去・書き込みと、ＥＥＰＲＯＭ６０１（第二の不揮発性メモリ）の消去・書き込みとを別々に制御している。例えば図１に示すように、メモリセルアレイ１００の消去・書き込みは、Ｘデコーダ１０４、Ｙデコーダ１０１、センスアンプ１０２、制御回路１０６などにより制御される。一方、図２に示すように、ＥＥＰＲＯＭ６０１の消去・書き込みは、書き込み回路６０３により制御される。このように別々に制御することで、電源のオン時に、ＥＥＰＲＯＭ６０１の記憶内容を確認した後にメモリセルアレイ１００のデータ読み出しを禁止するか否かを判断できるようになる。また各制御の簡易化を図れると共に、ＥＥＰＲＯＭ６０１をメモリセルアレイ１００の中に組み込んだ場合に生じる回路規模の増加を防止できるようになる。
【００４３】
７．複数のＥＥＰＲＯＭを用いる読み出し禁止制御回路
図８に、読み出し禁止制御回路１０７の構成の他の例を示す。図２との主な相違点は、図８では複数のＥＥＰＲＯＭ７０１、７０４を用いている点である。書き込み回路７０３は、まず制御信号７０７に基づいて、ＥＥＰＲＯＭ７０１、７０４のデータを消去する。次に読み出し禁止設定の書き込みを両方のＥＥＰＲＯＭ７０１、７０４に対して行う。なおＥＥＰＲＯＭ７０１、７０４が初期に消去状態になっている場合には消去動作は必ずしも必要ない。
【００４４】
図７に示すようにＥＥＰＲＯＭは、メモリセルアレイとは半導体装置（半導体チップ）上で別の場所にレイアウトされるため、プロセスの加工上の問題等に起因してその特性がばらつくことがある。特にＥＥＰＲＯＭの占める面積は、メモリセルアレイに比べて極端に小さいため、特性のバラツキは非常に大きなものとなる。そして、この特性のバラツキに起因してＥＥＰＲＯＭの記憶データが失われてしまうと、メモリセルアレイにプログラミングされたデータを保護できなくなってしまう。
【００４５】
そこで本実施形態では、複数のＥＥＰＲＯＭ７０１、７０４を同時使用して、メモリセルアレイに記憶されるデータの確実な保護を実現している。
【００４６】
ＥＥＰＲＯＭ７０１、７０４に書き込まれたデータは読み出し回路７０２により読み出される。図９（Ａ）に読み出し回路７０２の構成例を示し、図９（Ｂ）にその真理値表を示す。ＥＥＰＲＯＭ７０１、７０４の出力信号７０５、７１１の少なくとも一方がＬレベル（読み出し禁止）である場合には、読み出し回路７０２の出力信号７０６はＨレベル（読み出し禁止）になる。一方、出力信号７０５、７１１の両方がＨレベル（読み出し許可）である場合には、読み出し回路７０２の出力信号７０６はＬレベル（読み出し許可）になる。このようにすることで、ＥＥＰＲＯＭ７０１、７０４のいずれか一方の設定内容が誤ったものになっても、メモリセルアレイに記憶されるデータの確実な機密保護を図れるようになる。
【００４７】
読み出し禁止制御信号７０６がＨレベルになると、ＥＥＰＲＯＭ７０１、７０４に対する消去・書き込みが禁止となる。これにより、ＥＥＰＲＯＭ７０１、７０４に記憶された読み出し禁止の設定が書き換えられないことを保証できる。一方、メモリセルアレイ１００の全てのデータが消去されたことが検出されると、全消去信号７１０がアクティブとなり、ＥＥＰＲＯＭ７０１、７０４に対する消去・書き込みが許可される。これにより、読み出し禁止の設定の解除が可能となり、メモリセルアレイ１００からのデータ読み出しが可能になる。
【００４８】
８．出力制御回路
図１の出力制御回路１１０は、読み出し禁止が設定された場合に、ＣＰＵ１０９からの読み出しか外部からの読み出しかを判別する。そしてＣＰＵ１０９からのアクセスの場合は通常の読み出しを行い、外部からのアクセスに対しては固定値を出力するように出力バッファ１０３を制御する。
【００４９】
図１０（Ａ）に、出力制御回路１１０及び出力バッファ１０３の構成例を示す。信号３０８は、読み出し禁止制御回路１０７からの読み出し禁止制御信号１１１に相当する。信号３０９は、ＣＰＵ１０９からのアクセス要求信号である。信号３１１、３１２、３１３は、各々、センスアンプ１０２の出力信号である。ＣＰＵアクセス要求信号３０９がアクティブ（Ｈレベル）になると、読み出し禁止制御信号３０８の状態に依存せずに信号３１０はＨレベルになる。そして、ＣＰＵ１０９からの読み出し信号３１４がアクティブになると、センスアンプの出力信号３１１、３１２、３１３がデータバス３１８（図１の１１５）へ出力される。一方、読み出し禁止制御信号３０８がＨレベルで、ＣＰＵアクセス要求信号３０９が非アクティブ（Ｌレベル）の場合は、信号３１０はＬレベルとなる。これによりデータバス３１８へはＬレベルの固定値が出力される。これにより、メモリセルアレイ１００からのデータ読み出し禁止が実現される。
【００５０】
図１０（Ｂ）に、出力制御回路１１０及び出力バッファ１０３の他の構成例を示す。ＣＰＵアクセス要求信号４０９がアクティブ（Ｈレベル）となると読み出し禁止制御信号４０８の状態に依存せずに信号４１０はＬレベルとなる。そしてＣＰＵ１０８からの読み出し信号４１４がアクティブになると、センスアンプの出力信号４１１、４１２、４１３がデータバス４１８へ出力される。一方、読み出し禁止制御信号４０８がＨレベルで、ＣＰＵアクセス要求信号４０９が非アクティブ（Ｌレベル）の場合は、信号４１０はＨレベルとなり、データバス４１８へはＨレベルの固定値が出力される。
【００５１】
９．マイクロコンピュータの他の構成例
図１１に、本実施形態のマイクロコンピュータの他の構成例を示す。図１との主な相違点は、図１ではＣＰＵ１０９が読み出し禁止設定信号１１７を用いて読み出し禁止の設定を行っているのに対して、図１１では書き込み制御回路２０８が、読み出し禁止設定信号２１７を用いて読み出し禁止の設定を行っている点である。即ち図１では、ＣＰＵ２０９の動作により読み出し禁止制御回路１０７に読み出し禁止を設定しているが、図１１では、マイクロコンピュータの外部（ＲＯＭライタ）から、書き込み制御回路２０８を介して直接に読み出し禁止制御回路２０７に読み出し禁止の設定が行われる。またメモリセルアレイ２００へのデータ書き込みや、読み出し禁止の解除等も、図１ではＣＰＵが動作することによって行われるが、図１１では書き込み制御回路２０８が直接に行う。その他の部分については図１とほぼ同様の構成であるため、説明を省略する。
【００５２】
なお図１１では、出力バッファ２０３を出力制御回路２１０が制御することで、メモリセルアレイ２００からのデータ読み出しを禁止している。しかしながら、外部読み出し制御回路２２２を書き込み制御回路２０８内に設けて、外部からのデータ読み出しをこの外部読み出し制御回路２２２により制御することで、メモリセルアレイ２００からのデータ読み出しを禁止してもよい。
【００５３】
図１２（Ａ）に、外部読み出し制御回路２２２の構成例を示す。信号８０５、８０６、８０７は図１１のデータバス２１５へ接続される。読み出し禁止制御回路２０７へ読み出し禁止設定を行うと、読み出し禁止信号８０４がＬレベルとなり、出力信号８０８、８０９、８１０は全てＬレベルに固定される。これにより外部からのデータ読み出しが禁止される。
【００５４】
図１２（Ｂ）に、外部読み出し制御回路２２２の他の構成例を示す。信号９０５、９０６、９０７は、データバス２１５へ接続される。読み出し禁止制御回路２０７へ読み出し禁止設定を行うと、読み出し禁止信号９０４がＨレベルとなり出力信号８０８、８０９、８１０は全てＨレベルに固定される。これにより外部からのデータ読み出しが禁止される。
【００５５】
１０．マイクロコンピュータの他の構成例
図１３に、本実施形態のマイクロコンピュータの他の構成例を示す。図１３は、図１の構成と図１１の構成とを組み合わせたものに相当する。
【００５６】
（１）通常動作モード
不揮発性メモリブロック１０に記憶されるデータに基づきＣＰＵ１８が動作する通常動作モードにおいては、ＣＰＵ１８からアドレスバス３０、セレクタ２０を介してアドレスが不揮発性メモリブロック１０に入力される。そして不揮発性メモリブロック１０から読み出されたデータに基づきＣＰＵ１８が所与の処理を行う。このようにすることで、不揮発性メモリブロック１０にユーザがプログラミングしたデータに基づいてＣＰＵ１８を動作させることが可能となる。
【００５７】
不揮発性メモリブロック１０にデータを記憶するプログラミングモードとして、図１３では、パラレル書き込みによるプログラミングモード（以下、パラレルモードと呼ぶ）と、シリアル書き込みによるプログラミングモード（以下、シリアルモードと呼ぶ）とが用意されている。なお通常動作モード、パラレルモード、シリアルモードのいずれのモードにするかは、マイクロコンピュータの特定の端子の状態を電源オン時又はＲＥＳＥＴ信号解除時に検出することにより判断する。
【００５８】
（２）パラレルモード
パラレルモード時においては、外部のＲＯＭライタ等からパラレル端子３４を介して各種データが入力され、メモリ制御レジスタ１２に書き込まれる。またメモリ制御レジスタ１２に書き込まれた各種データがパラレル端子３４を介して外部に出力される。この場合のレジスタアドレスは、パラレル端子３６から入力されるアドレスにより指定される。図１４に、メモリ制御レジスタ１２のレジスタ構成の例を示す。パラレル端子３４から入力されたメモリアドレスは、ビットＭＡ１５〜ＭＡ０に書き込まれる。同様にメモリデータは、不揮発性メモリブロックへのデータ書き込み時にはビットＭＤ７〜ＭＤ０に書き込まれ、データ読み出し時にはビットＭＤ７〜ＭＤ０から読み出される。メモリ制御レジスタ１２は、制御ビットＥＲＡＳＥ、ＦＬＡＳＨ、ＰＲＯＧ、ＰＲＯＴ、ＥＲ３４８等を有している。これらの制御ビットの書き込みや読み出しも、パラレル端子３４、３６を用いて行われる。
【００５９】
メモリ制御レジスタ１２のビットＭＡ１５〜ＭＡ０に書き込まれたメモリアドレスは、セレクタ２０を介して不揮発性メモリブロック１０に出力される。そしてデータ書き込み時には、メモリ制御レジスタ１２のビットＭＤ７〜ＭＤ０に書き込まれたメモリデータが、セレクタ２４を介して不揮発性メモリブロック１０に出力され、上記メモリアドレス位置に書き込まれる。一方、データ読み出し時には、上記メモリアドレス位置から不揮発性メモリブロック１０のデータが読み出され、セレクタ２４を介してメモリ制御レジスタ１２のＭＤ７〜ＭＤ０に書き込まれる。
【００６０】
不揮発性メモリブロック１０は、図１４に示す各種制御ビットにより制御される。例えば不揮発性メモリブロック１０のデータを消去する場合には、ＥＲＡＳＥをイネーブルにし、全消去動作を行いたい場合には、ＦＬＡＳＨをイネーブルする。また不揮発性メモリブロック１０にデータを書き込みたい場合には、ＰＲＯＧをイネーブルにする。
【００６１】
図１４の制御ビットは、図１３の読み出し禁止制御回路１４も制御している。例えば、不揮発性メモリブロック１０のデータ読み出しを禁止したい場合にはＰＲＯＴをＨレベルにし、データ読み出しを許可したい場合にはＰＲＯＴをＬレベルにする。これにより読み出し禁止制御回路１４が内蔵するＥＥＰＲＯＭに、読み出し禁止又は許可の設定が記憶される。読み出しの禁止が設定された場合には、読み出し禁止制御信号１５がアクティブになり、不揮発性メモリブロック１０のデータ読み出しが禁止される。また読み出し禁止制御回路１４のＥＥＰＲＯＭの消去・書き込みも禁止される。そして不揮発性メモリブロック１０のデータが全て消去されたことが検出されると（図１３のＥＲ３４８参照）、読み出し禁止制御回路１４のＥＥＰＲＯＭの消去・書き込みが許可される。これにより、不揮発性メモリブロック１０のデータ読み出しの禁止又は許可を再度設定することが可能になる。
【００６２】
以上説明したパラレルモードによれば、図１１と同様に、外部から書き込み制御回路を介して直接に、読み出し禁止を設定したり不揮発性メモリブロックにデータをプログラミングしたりすることが可能になる。
【００６３】
（３）シリアルモード
シリアルモード時においては、マスクＲＯＭ１６に格納されるプログラムに基づきＣＰＵ１８が動作する。またシリアル端子３８を介して外部とメモリ制御レジスタ１２との間のデータのやり取りが行われる。マスクＲＯＭ１６に格納されるプログラムに基づき動作するＣＰＵ１８は、図１４のビットＳＣ３〜ＳＣ０やビットＳＳ３〜ＳＳ０を用いて、ビットＳＤ７〜ＳＤ０に格納されたデータを解析する。そして、例えばＳＤ７〜ＳＤ０に格納されたデータがメモリアドレスであると判断した場合には、それをビットＭＡ１５〜ＭＡ０に格納し、メモリデータであると判断した場合には、それをビットＭＤ７〜ＭＤ０に格納する。また制御ビットであると判断した場合には、それを対応する制御ビットに格納する。このシリアルモードによれば、不揮発性メモリブロック１０へのデータのプログラミングを少ない端子数で実現できる。したがって、例えば、システム基板にマイクロコンピュータが実装された状態でプログラミングを行うこと等が可能となる。
【００６４】
以上説明したシリアルモードによれば、図１と同様に、ＣＰＵを動作させて、読み出し禁止を設定したり不揮発性メモリブロックにデータをプログラミングしたりすることが可能になる。
【００６５】
（４）出力制御回路
図１５（Ａ）に不揮発性メモリブロック１０が含む出力制御回路４０及び出力バッファ４２の構成例を示し、図１５（Ｂ）にその真理値表を示す。図１５（Ａ）の構成は図１０（Ａ）の構成と同様である。
【００６６】
ＣＰＵアクセス要求信号１３０９は、通常動作モード時にアクティブ（Ｈレベル）になる。そして図１５（Ｂ）に示すように、ＣＰＵアクセス要求信号１３０９がアクティブになると、読み出し禁止制御信号１３０８の状態に依存せずに信号１３１０はＨレベルになる。そして、ＣＰＵからの読み出し信号１３１４がアクティブになると、センスアンプの出力信号１３１１、１３１２、１３１３がデータバス１３１８（図１３の３２）へ出力される。
【００６７】
一方、ＣＰＵアクセス要求信号１３０９は、通常動作モード時以外のパラレルモード時やシリアルモード時等には非アクティブ（Ｌレベル）になる。そして、読み出し禁止制御信号１３０８がＨレベル（禁止）で、ＣＰＵアクセス要求信号１３０９がＬレベル（非アクティブ）の場合は、信号１３１０はＬレベルとなる。これによりデータバス１３１８へはＬレベルの固定値が出力される。
【００６８】
１１．電子機器
図１６に、以上説明したマイクロコンピュータを含む電子機器の機能ブロック図の一例を示す。この電子機器は、マイクロコンピュータ（半導体装置）１０００と入力部１０３０と画像出力部１０３２と音出力部１０３４とを含む。またマイクロコンピュータ１０００は、ＣＰＵ１００２、不揮発性メモリブロック１００４、読み出し禁止制御回路１００６、書き込み制御回路１００８、マスクＲＯＭ１０１０、ＲＡＭ１０１２、タイマ１０１４、入力ポート１０１６、画像出力制御部１０１８、音出力制御部１０２０、電源生成部１０２２、バス（アドレス、データ）１０２４を含む。
【００６９】
ここでＲＡＭ１０１２は、ＣＰＵ１００２などの作業領域となるものである。タイマ１０１４は、時計、カレンダーなどの各種の計時機能を有するものである。入力ポート１０１６は、入力部１０３０から入力されるデータを受け付けるためのものである。画像出力制御部１０１８は、ＬＣＤやＣＲＴなどの画像出力部１０３２での画像出力を制御するためのものである。画像出力部１０３２がＬＣＤである場合には、画像出力制御部１０１８はＬＣＤドライバになる。音出力制御部１０２０は、スピーカなどの音出力部１０３４での音出力を制御するためのものである。電子機器がゲーム機である場合には、ゲーム音の出力の制御を行う。電源生成部１０２２は、マイクロコンピュータ１０００で使用される各種電源（例えばＥＥＰＲＯＭ用の高電圧電源）を生成するためのものである。
【００７０】
図１７（Ａ）に、電子機器の１つである携帯型ゲーム機の外観図の例を示す。ユーザは、入力部である操作ボタン１０４０や十字キー１０４２を用いて、操作データを入力する。そしてユーザからの操作データと不揮発性メモリブロック等に書き込まれたゲームプログラムとに基づいてゲーム画像、ゲーム音が生成され、これらのゲーム画像、ゲーム音がディスプレイ１０４６、スピーカ１０４８により出力される。本実施形態によれば、不揮発性メモリブロックに書き込まれたゲームプログラムが第三者により不正に複製されるのを防止できる。また、ゲームプログラムに読み出し禁止の保護をかけた状態でゲーム機を出荷し、市場の反応を調べた後に回収し、回収したゲーム機のゲームプログラムをバージョンアップ版に書き換えて再出荷することも可能となる。この場合、不揮発性メモリブロックの全てのデータを消去することで、ゲームプログラムの書き換えが可能になる。
【００７１】
図１７（Ｂ）に、電子機器の１つである電子手帳の外観図の例を示す。ユーザは、入力部であるキーボード１０５０により所望のデータを入力する。そして、ユーザが電子手帳に記憶させた文字や数字などの情報等は、ディスプレイ１０５２により表示される。本実施形態によれば、電子手帳を動作させるためのプログラム等の機密を保護できると共に、電子手帳やこの電子手帳が含むマイクロコンピュータの再利用を図ることが可能になる。
【００７２】
図１７（Ｃ）に、電子機器の１つである携帯型オーディオ機器（ＭＤ、ＣＤ、カセットデッキ）の外観図を示す。この場合、例えばヘッドホンのリモコン１０６０に本実施形態のマイクロコンピュータが内蔵される。ユーザは、リモコン１０６０のディスプレイ１０６４の表示内容を確認しながら操作ボタン１０６２を操作して、オーディオ装置の再生や早送りなどの操作を行う。本実施形態によれば、リモコンを動作させるためのプログラム等の機密を保護できると共に、リモコンやこのリモコンが含むマイクロコンピュータの再利用を図ることが可能になる。
【００７３】
なお本実施形態が適用できる電子機器は、図１７（Ａ）、（Ｂ）、（Ｃ）に示したものに限られるものではなく、情報記憶媒体（ＣＤ−ＲＯＭ、ＤＶＤ等）の読み出し装置、携帯電話、プリンタ、カーナビゲーションシステム、パーソナルコンピュータ等の種類の電子機器に適用できる。
【００７４】
なお本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００７５】
例えば本実施形態では、半導体装置の１つであるマイクロコンピュータに本発明を適用した場合について説明したが、本発明はこれに限らず種々の半導体装置に適用できる。例えば図１８に、論理機能ブロックであるゲートアレイブロック５０９を含む半導体装置の機能ブロック図の例を示す。図１１と異なるのは、ＣＰＵの代わりにゲートアレイブロック５０９が設けられている点である。その他については図１１と同様であるため詳細な説明は省略する。ゲートアレイブロック５０９に、ＤＳＰ、エラー訂正、画像生成、音生成、データ圧縮などの各種の論理機能を持たせることで、不揮発性メモリブロック５２０に書き込まれたデータに基づく各種の処理が可能になる。
【００７６】
また本実施形態では不揮発性メモリがＥＥＰＲＯＭである場合を例にとり説明を行ったが、本発明における不揮発性メモリとしては、ＥＥＰＲＯＭ以外にも例えば強誘電体メモリなどの種々のメモリを考えることができる。
【００７７】
また読み出し禁止の設定手法や、全てのデータが検出されたことを検出する手法や、読み出し禁止の解除手法も、本実施形態で説明したものが特に望ましいが、これに限定されるものではない。
【００７８】
また読み出し禁止手段の構成も、本実施形態で説明したものが特に望ましいが、これに限定されるものではない。
【００７９】
【図面の簡単な説明】
【図１】本実施形態のマイクロコンピュータの構成例を示す機能ブロック図である。
【図２】読み出し禁止制御回路の構成例を示す機能ブロック図である。
【図３】図３（Ａ）、（Ｂ）は、読み出し禁止制御回路の動作について説明するための図である。
【図４】図４（Ａ）は書き込み回路の構成例を示す図であり、図４（Ｂ）はその動作を説明するためのタイミングチャート図である。
【図５】図５（Ａ）、（Ｂ）、（Ｃ）は、全てのデータが消去されたことを検出する種々の手法について説明するための図である。
【図６】電源オン時の動作について説明するためのタイミングチャート図である。
【図７】メモリセルアレイとＥＥＰＲＯＭを別々に制御する手法について説明するための図である。
【図８】読み出し禁止制御回路の構成の他の例を示す機能ブロック図である。
【図９】図９（Ａ）は読み出し回路の構成例を示す図であり、図９（Ｂ）はその真理値表を示す図である。
【図１０】図１０（Ａ）、（Ｂ）は、出力制御回路及び出力バッファの構成例を示す図である。
【図１１】マイクロコンピュータの構成の他の例を示す機能ブロック図である。
【図１２】図１２（Ａ）、（Ｂ）は、外部読み出し制御回路の構成例を示す図である。
【図１３】マイクロコンピュータの構成の他の例を示す機能ブロック図である。
【図１４】メモリ制御レジスタのレジスタ構成について説明するための図である。
【図１５】図１５（Ａ）は、出力制御回路及び出力バッファの構成例を示す図であり、図１５（Ｂ）はその真理値表を示す図である。
【図１６】マイクロコンピュータを含む電子機器の構成例を示す機能ブロック図である。
【図１７】図１７（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例を示す図である。
【図１８】論理機能ブロックを含む半導体装置の構成例を示す機能ブロック図である。
【符号の説明】
１００  不揮発性メモリセルアレイ
１０１  Ｙデコーダ
１０２  センスアンプ
１０３  出力バッファ
１０４  Ｘデコーダ
１０５  アドレスマルチプレクサ
１０６  制御回路
１０７  読み出し禁止制御回路
１０８  書き込み制御回路
１０９  ＣＰＵ
１１０  出力制御回路
１１１  読み出し禁止制御信号
１１２  書き込み制御回路からの制御信号
１１３  ＣＰＵからの制御信号
１１４  ＣＰＵからのアドレス信号
１１５  データバス
１１６  書き込み制御回路からのアドレス信号
１１７  読み出し禁止設定信号
１１８  入力バッファ
２００  不揮発性メモリセルアレイ
２０１  Ｙデコーダ
２０２  センスアンプ
２０３  出力バッファ
２０４  Ｘデコーダ
２０５  アドレスマルチプレクサ
２０６  制御回路
２０７  読み出し禁止制御回路
２０８  書き込み制御回路
２０９  ＣＰＵ
２１０  出力制御回路
２１１  読み出し禁止制御信号
２１２  書き込み制御回路からの制御信号
２１３  ＣＰＵからの制御信号
２１４  ＣＰＵからのアドレス信号
２１５  データバス
２１６  書き込み制御回路からのアドレス信号
２１７  読み出し禁止設定信号
２１８  入力バッファ
３０１  読み出し禁止制御回路
３０２  読み出し禁止ＮＡＮＤゲート
３０３  読み出し禁止ＮＡＤＮゲート
３０４  読み出し禁止ＮＡＮＤゲート
３０５  クロックドインバータ
３０６  クロックドインバータ
３０７  クロックドインバータ
３０８  読み出し禁止制御信号
３０９  ＣＰＵアクセス信号
３１０  読み出し禁止信号
３１１  センスアンプ出力信号
３１２  センスアンプ出力信号
３１３  センスアンプ出力信号
３１４  読み出し信号
３１５  データ信号
３１６  データ信号
３１７  データ信号
４０１  読み出し禁止制御回路
４０２  読み出し禁止ＮＯＲゲート
４０３  読み出し禁止ＮＯＲゲート
４０４  読み出し禁止ＮＯＲゲート
４０５  クロックドインバータ
４０６  クロックドインバータ
４０７  クロックドインバータ
４０８  読み出し禁止制御信号
４０９  ＣＰＵアクセス信号
４１０  読み出し禁止信号
４１１  センスアンプ出力信号
４１２  センスアンプ出力信号
４１３  センスアンプ出力信号
４１４  読み出し信号
４１５  データ信号
４１６  データ信号
４１７  データ信号
５００  不揮発性メモリセルアレイ
５０１  Ｙデコーダ
５０２  センスアンプ
５０３  出力バッファ
５０４  Ｘデコーダ
５０５  アドレスマルチプレクサ
５０６  制御回路
５０７  読み出し禁止制御回路
５０８  書き込み制御回路
５０９  ゲートアレイブロック
５１０  出力制御回路
５１１  読み出し禁止制御信号
５１２  書き込み制御回路からの制御信号
５１３  ゲートアレイブロックからの制御信号
５１４  ゲートアレイブロックからのアドレス信号
５１５  データバス
５１６  書き込み制御回路からのアドレス信号
５１７  読み出し禁止設定信号
５１８  入力バッファ
６０１  ＥＥＰＲＯＭ
６０２  読み出し回路
６０３  書き込み回路
６０４  ＥＥＰＲＯＭ出力信号
６０５  読み出し禁止制御信号
６０６  制御信号（消去・書き込み信号）
６０７  制御信号（消去・書き込み信号）
６０８  全消去信号
７０１  ＥＥＰＲＯＭ
７０２  読み出し回路
７０３  書き込み回路
７０４  ＥＥＰＲＯＭ
７０５  ＥＥＰＲＯＭの出力信号
７０６  読み出し禁止制御信号
７０７  制御信号（消去・書き込み信号）
７０８  制御信号（消去・書き込み信号）
７０９  制御信号（消去・書き込み信号）
７１０  全消去信号
７１１  ＥＥＰＲＯＭの出力信号
７１２  読み出し禁止設定信号
８０１  読み出し禁止ＡＮＤゲート
８０２  読み出し禁止ＡＮＤゲート
８０３  読み出し禁止ＡＮＤゲート
８０４  読み出し禁止信号
８０５  データバス信号
８０６  データバス信号
８０７  データバス信号
８０８  データ出力信号
８０９  データ出力信号
８１０  データ出力信号
９０１  読み出し禁止ＯＲゲート
９０２  読み出し禁止ＯＲゲート
９０３  読み出し禁止ＯＲゲート
９０４  読み出し禁止信号
９０５  データバス信号
９０６  データバス信号
９０７  データバス信号
９０８  データ出力信号
９０９  データ出力信号
９１０  データ出力信号
【図１】
0004000654.tif 000002
【図２】
0004000654.tif 000003
【図３】
0004000654.tif 000004
【図４】
0004000654.tif 000005
【図５】
0004000654.tif 000006
【図６】
0004000654.tif 000007
【図７】
0004000654.tif 000008
【図８】
0004000654.tif 000009
【図９】
0004000654.tif 000010
【図１０】
0004000654.tif 000011
【図１１】
0004000654.tif 000012
【図１２】
0004000654.tif 000013
【図１３】
0004000654.tif 000014
【図１４】
0004000654.tif 000015
【図１５】
0004000654.tif 000016
【図１６】
0004000654.tif 000017
【図１７】
0004000654.tif 000018
【図１８】
0004000654.tif 000019