(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、
入射光を光電変換する光電変換素子を具備して１画素分の前記画像信号をそれぞれ出力する、マトリクス状に配置された複数の画素回路と、
前記画素回路の水平方向への配置数だけ並設されて、垂直方向に配置された前記画素回路のすべてに接続され、接続された前記各画素回路からの前記画像信号に対して所定の信号処理を行う複数の信号処理回路と、
前記複数の信号処理回路からの前記画像信号を順に切り換えて出力する水平走査回路と、
隣接する前記信号処理回路の間にそれぞれ設けられた固定電位配線であって、隣接する前記信号処理回路のそれぞれが備える、前記画像信号を垂直方向に伝達する信号伝達配線と同じ平面上に、前記各信号伝達配線と平行に形成された固定電位配線と、
を有することを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記固定電位配線は、隣接する前記信号処理回路内において前記画像信号が伝達される前記信号伝達配線が形成された配線層と、常に同じ層に形成されることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項３】
前記各信号処理回路の内部において、複数の前記信号伝達配線が同じ配線層に平行に配置されている場合には、前記配線層における前記信号伝達配線の間に前記固定電位配線がさらに設けられることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項４】
前記固定電位配線は、ＧＮＤ電位とされることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項５】
前記複数の画素回路の配置部分のみ開口し、その他の部分への前記入射光の照射を防止する遮光用配線がさらに設けられている場合、前記固定電位配線は前記遮光用配線に接続されることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項６】
前記遮光用配線はＧＮＤ電位とされていることを特徴とする請求項５記載のＣＭＯＳイメージセンサ。
【請求項７】
前記各画素回路および前記水平走査回路において共通に使用される共通電源電圧が供給されている場合、前記固定電位配線は前記共通電源電圧とされることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項８】
前記各信号処理回路は相関二重サンプリング回路を含むことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
【請求項９】
前記固定電位配線は、前記各相関二重サンプリング回路に設けられた少なくとも１つの容量素子の両端に接続された前記信号伝達配線と、平行に設けられることを特徴とする請求項８記載のＣＭＯＳイメージセンサ。
【請求項１０】
前記相関二重サンプリング回路が専用の基準電圧の供給を受けている場合、前記固定電位配線は前記基準電圧とされることを特徴とする請求項８記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサに関する。
【０００２】
【従来の技術】
近年、デジタルスチルカメラやデジタルビデオカメラの普及や、携帯電話へのカメラ機能の搭載等に伴い、固体撮像素子に対する需要が高まっている。現在、固体撮像素子としてはＣＣＤ（Charge Coupled Device）が最も広く普及しているが、このＣＣＤは、複数の電源回路が必要とされ、駆動電圧が高く、消費電力が大きいという欠点を有している。このため、最近では、低電圧動作が可能で、消費電力が少なく、かつ工程単価が低廉であるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスにより製造が可能なＣＭＯＳイメージセンサに対する注目が高まっている。
【０００３】
ＣＭＯＳイメージセンサは、１画素分の画像を撮像する画素回路をマトリクス状に配置し、垂直走査シフトレジスタおよび水平走査シフトレジスタによって各画素回路の出力を順に選択することにより、１枚分の画像信号を出力する。
【０００４】
図７は、従来のＣＭＯＳイメージセンサにおける単一の画素回路の回路構成例を示す図である。
図７に示す画素回路７０は、光電変換素子としてフォトダイオードＤ７１を具備し、また、例えばｎチャネルＭＯＳＦＥＴ（ＭＯＳ  Field-Effect Transistor）によりそれぞれ形成されるリセットトランジスタＭ７１、ソースフォロアアンプＭ７２、および行選択トランジスタＭ７３が配置されたＡＰＳ（Active Pixel Sensor）構成を有している。
【０００５】
フォトダイオードＤ７１のアノード側は接地され、カソード側はリセットトランジスタＭ７１のソース電極、およびソースフォロアアンプＭ７２のゲート電極に接続されている。また、リセットトランジスタＭ７１のドレイン電極と、ソースフォロアアンプＭ７２のドレイン電極は、リセット電圧ＶＲが供給される電源供給線Ｌ７１に接続されている。さらに、リセットトランジスタＭ７１のゲート電極は、リセット信号ＲＳＴが供給されるリセット信号線Ｌ７２に接続されている。
【０００６】
ソースフォロアアンプＭ７２のソース電極は、行選択トランジスタＭ７３のドレイン電極に接続されている。行選択トランジスタＭ７３のゲート電極は、行方向の画素回路７０を選択するための行選択信号ＳＬＣＴが供給される行選択信号線Ｌ７３に接続されている。またソース電極は、列方向の画素回路７０を選択するための列選択信号線Ｌ７４に接続されている。
【０００７】
この画素回路７０における動作を簡単に説明する。まず、リセット信号ＲＳＴによりリセットトランジスタＭ７１が所定のタイミングでオンになると、フォトダイオードＤ７１がリセット電圧ＶＲにより充電される。次いで、光の入射に伴いフォトダイオードＤ７１の放電が始まり、リセット電圧ＶＲから電位が低下する。所定時間の経過後に行選択信号ＳＬＣＴが行選択トランジスタＭ７３のゲート電極に入力され、この行選択トランジスタＭ７３がオンになると、ソースフォロアアンプＭ７２のソース電圧が信号電圧として列選択信号線Ｌ７４を介して取り出される。
【０００８】
列選択信号線Ｌ７４は、例えば、アンプ／ノイズキャンセル回路を介して列選択トランジスタ（ともに図示せず）のドレイン電極に接続されている。ＣＭＯＳイメージセンサでは、行選択信号ＳＬＣＴにより水平方向に並列された各画素回路７０が選択され、さらに各列選択信号線Ｌ７４に接続された列選択トランジスタが順にオンにされることにより、１画素分の画像信号が順次出力される。
【０００９】
ところで、上記のようなＡＰＳ構成を有するＣＭＯＳイメージセンサでは、リセット信号ＲＳＴをオフするときにリセットトランジスタＭ７１のソース電極に発生するリセットノイズにより、出力される画像信号が劣化するという問題を有している。このリセットノイズは、リセットトランジスタＭ７１の有するしきい値電圧ＶＴのばらつき等のために、各画素回路７０で一定とはならない。そこで、このリセットノイズを低減させるために、従来では、相関二重サンプリング（Corelated Double Sampling：以下、ＣＤＳと略称する）回路が用いられている。
【００１０】
ＣＤＳ回路は、各列選択信号線Ｌ７４に接続されたアンプ／ノイズキャンセル回路の内部に、列ごとに設けられる。このＣＤＳ回路と各画素回路７０との動作関係は以下のようになる。まず、画素回路７０から出力された信号電圧を、ＣＤＳ回路においてサンプリングする。次に、画素回路７０のフォトダイオードＤ７１をリセット電圧ＶＲにリセットし、リセット時における画素回路７０からの出力電圧をＣＤＳ回路においてサンプリングする。そして、このリセット時の出力電圧と信号電圧との差を求める。これにより、リセットノイズが相殺されて画像信号のみを抽出することができる。
【００１１】
【発明が解決しようとする課題】
ところで、ＣＭＯＳイメージセンサにおいては、高解像度化に対する要求を受けて、回路の高集積化が進んでいる。しかし、高集積化に伴って信号配線間の距離が短縮され、隣接した信号配線に伝達される信号間で、寄生容量による干渉が生じることが問題となってきている。このような干渉が大きく発生すると、鮮明な画像を得ることができない。
【００１２】
例えば、上述したように、リセットノイズを低減するためのＣＤＳ回路は列ごとに設けられる。ここで、図８は、従来のＣＭＯＳイメージセンサの回路内におけるＣＤＳ回路の配置例を模式的に示す図である。
【００１３】
図８に示すように、各ＣＤＳ回路８０は、１〜ｎ列だけ水平方向に平行に配置された各列選択信号線Ｌ７４と同様に、水平方向に並列される。なお、各ＣＤＳ回路８０の入力側は、各列選択信号線Ｌ７４を介して各画素回路７０の出力部に接続され、出力側は例えば、図示しない各列選択トランジスタのドレイン電極に接続されている。
【００１４】
各ＣＤＳ回路８０は、通常、同じ配線パターンを有している。従って、このように各ＣＤＳ回路８０が平行に配置されると、例えば、画素回路７０からの出力信号を伝達する信号伝達配線が、隣接するＣＤＳ回路８０の信号伝達配線と平行に配置される部分が多くなる。このため、高集積化が進んでＣＤＳ回路８０間の距離が短縮されると、各信号伝達配線間での寄生容量により、水平方向に隣接した画素からの画像信号同士が干渉してしまう。例えば、撮像した画像上に明度の大きい領域と小さい領域とが存在する場合には、各領域の境界部が鮮明に映し出されない場合がある。
【００１５】
従来では、ＣＤＳ回路８０の有するサンプリング用の容量素子の容量を大きくすることにより、隣接した画像信号同士の干渉を見えにくくしていた。あるいは、ＣＤＳ回路８０内に設けられるアンプの動作電流を大きくすることで、干渉を抑制していた。しかし、これらの方法では、ＣＤＳ回路の実装サイズが大きくなり、また消費電力も増加してしまうことが問題となっていた。
【００１６】
本発明はこのような課題に鑑みてなされたものであり、回路内の素子を変更することなく、また低消費電力で、隣接する画素間が干渉しない鮮明な画像を撮像することが可能なＣＭＯＳイメージセンサを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すように、マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサ１において、入射光を光電変換する光電変換素子を具備して１画素分の前記画像信号をそれぞれ出力する、マトリクス状に配置された複数の画素回路２ａと、前記画素回路２ａの水平方向への配置数だけ並設されて、垂直方向に配置された前記画素回路２ａのすべてに接続され、接続された前記各画素回路２ａからの前記画像信号に対して所定の信号処理を行う複数の信号処理回路４と、前記複数の信号処理回路４からの前記画像信号を順に切り換えて出力する水平走査回路５と、隣接する前記信号処理回路４の間にそれぞれ設けられた固定電位配線６であって、隣接する前記信号処理回路４のそれぞれが備える、前記画像信号を垂直方向に伝達する信号伝達配線と同じ平面上に、前記各信号伝達配線と平行に形成された固定電位配線６と、を有することを特徴とするＣＭＯＳイメージセンサ１が提供される。
【００１８】
このようなＣＭＯＳイメージセンサ１では、水平方向に隣接する画素回路２ａから出力された画像信号が、各信号処理回路４に入力され、所定の信号処理が施された後、水平走査回路５によって順に切り換えられて出力される。各信号処理回路４は並設されており、隣接する信号処理回路４の間には、固定電位配線６が設けられている。各固定電位配線６は、隣接する信号処理回路４のそれぞれが備える、画像信号を垂直方向に伝達する信号伝達配線と同じ平面上に、それらの信号伝達配線と平行に形成されている。従って、隣接する信号処理回路４の間が固定電位配線６によって電気的にシールドされる。この固定電位配線６は、例えば、隣接する信号処理回路４内において画像信号が伝達される信号伝達配線が形成された配線層と、常に同じ層に形成される。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の原理を説明するための原理図である。この図１を用いて、本発明の概要を説明する。
【００２０】
図１に示すＣＭＯＳイメージセンサ１は、画素回路２ａがマトリクス状に配置された画素部２と、１行分の画素回路２ａの出力を選択するための垂直走査回路３と、各列の画素回路２ａから出力される画像信号に対して所定の信号処理を行う信号処理回路４と、各信号処理回路４からの画像信号を切り換えて出力する水平走査回路５によって構成される。また、各信号処理回路４の間には、一定の電位を有する固定電位配線６が配置されている。なお、図１では、画素部２において４行４列の画素回路２ａが配列された様子を示しているが、実際にはこれより多くの画素回路２ａが配列されていることとする。
【００２１】
画素部２において、水平方向の１行分の画素回路２ａにそれぞれ１本の行選択信号線３ａが接続され、垂直方向の１列分の画素回路２ａにそれぞれ１本の列選択信号線５ａが接続されている。各画素回路２ａは、入射光を光電変換する光電変換素子を具備して、１画素分の画像信号を、接続された列選択信号線５ａに出力する。垂直走査回路３は、いずれかの行選択信号線３ａに行選択信号を出力することにより、１行分の画素回路２ａからの出力を選択する。また、列選択信号線５ａ上に出力された画像信号は、各列の信号処理回路４を介して水平走査回路５に入力される。水平走査回路５は、各列の画像信号を順に選択して出力する。
【００２２】
また、各列選択信号５ａ上の信号処理回路４は、いずれも同じ回路構成を有しており、入力された画像信号に所定の信号処理を施して、水平走査回路５に出力する。この信号処理回路４としては、例えば増幅回路やノイズキャンセル回路等が設けられる。また、ノイズキャンセル回路としては、例えばＣＤＳ回路が設けられる。
【００２３】
このＣＭＯＳイメージセンサ１では、画素部２から各列の列選択信号線５ａが、水平走査回路５に向かって平行に配置されている。また、各列に対して設けられる信号処理回路４も、同様に平行に配置されている。信号処理回路４内では、画像信号が伝達される信号伝達配線が存在するが、この中には画像信号を列方向に伝達する信号伝達配線が１つまたは複数必ず存在している。
【００２４】
近年のＣＭＯＳイメージセンサ１では高解像度化が進み、画素回路２ａの集積度が高まって、隣接する信号処理回路４の間隔が非常に狭められている。従って、隣接する各信号処理回路４が有する列方向に向いた信号伝達配線同士の配線容量により、各列を伝達される画像信号同士に干渉が生じる。
【００２５】
このために本発明では、各信号処理回路４の間に、一定の電位を有する固定電位配線６を平行に設け、隣接する信号処理回路４を電気的にシールドする。これにより、各列の画像信号間の干渉が防止され、画素間の干渉のない鮮明な画像を撮像することが可能となる。
【００２６】
ところで、このようなＣＭＯＳイメージセンサ１が形成される多層構造の半導体チップ上では、信号処理回路４内において画素回路２ａからの画像信号が列方向に伝達される信号伝達配線と、各列の信号伝達配線をシールドするための固定電位配線６とが、常に同じ配線層に形成されることが望ましい。例えば、各信号処理回路４において信号伝達配線が複数の配線層に渡って形成されている場合には、各配線層における信号伝達配線に対応するように固定電位配線６を形成する。これにより、各列の画像信号間の干渉をより確実に防止することができる。
【００２７】
また、各信号処理回路４の内部では、実際には画像信号が伝達される信号伝達配線が複雑に配置されるため、この内部において信号伝達配線が同じ配線層に平行に配置された場合には、これらの間の配線容量によって伝達される画像信号に影響が生じる。従って、この場合には平行に配置された信号伝達配線の間にも、固定電位配線６をさらに形成することが望ましい。
【００２８】
また、信号処理回路４としてＣＤＳ回路を含めることができるが、このＣＤＳ回路は、通常、画素回路２ａからの画像信号をサンプリングするための容量素子を具備する。各列のＣＤＳ回路の間隔が狭まった場合は、この容量素子の周囲の信号伝達配線において、画像信号に対する干渉の影響が大きくなる。従って、ＣＤＳ回路内の容量素子の両端に接続されている信号伝達配線に対しては、隣接するＣＤＳ回路の同部分との間に、固定電位配線を平行に設けることが特に望ましい。
【００２９】
ところで、固定電位配線６の電位は、例えば回路内におけるＧＮＤ電位、あるいは回路内に供給される電源電位等にすることができる。このとき、できるだけ既存のＧＮＤ電位あるいは電源電位の供給配線を利用して、固定電位配線６を接続することにより、固定電位配線６の追加による半導体チップ上の配線レイアウトや積層構造の変更を最小限にとどめるとともに、回路規模の拡大を抑制することができる。
【００３０】
例えば、ＣＭＯＳイメージセンサ１では一般に、画素部２以外の部分への光の入射を遮るために、黒色等のカラーフィルタとともに、画素部２の上面のみ開口したアルミ等による遮光用配線が設けられている。信号処理回路４も、この遮光用配線の下部に設けられていることが多い。通常、この遮光用配線は回路内のＧＮＤ配線として用いられていることから、信号処理回路４の間に設けられた固定電位配線６を、その上部に配置された遮光用配線に接続することにより、配線レイアウトを大幅に変更することなく、固定電位配線６を一定の電位とすることが可能となる。
【００３１】
また、画素回路２ａやその周囲の例えば水平走査回路５に、回路内の共通の電源電圧を供給する供給配線も、固定電位配線６に対してレイアウト上容易に接続できる場合が多い。
【００３２】
また、これとは逆に、固定電位配線６に対する電圧の供給配線を、独立して配置することにより、回路内の例えばＧＮＤ電位、あるいは電源電位等の変動に関わらず、固定電位配線６を常に一定の電位としておくことが可能となる。この場合、例えば、固定電位配線６への電圧供給用の配線を、チップ内に電圧を供給する配線パッド部分において分離して設けておく。さらに、固定電位配線６へ一定電圧を供給するための電源回路を、チップの外部に独立して設けるようにしてもよい。これにより、固定電位配線６によって安定的なシールド効果を得ることが可能となる。
【００３３】
例えば、ＣＤＳ回路はサンプリング動作用の独立した基準電圧の供給を受けている場合がある。従って、この基準電圧の供給配線に固定電位配線６を接続することにより、共通電源の電位やＧＮＤ電位の変動に関わらず、固定電位配線６を一定の電位に保持することが可能となる。
【００３４】
以上のように、本発明のＣＭＯＳイメージセンサ１では、隣接する信号処理回路４の間に固定電位配線６を配置したことにより、隣接する信号処理回路４内を伝達される画像信号同士の干渉が防止され、鮮明な撮像画像を得ることが可能になる。
【００３５】
次に、本発明の具体的な実施の形態例について説明する。図２は、本発明の実施の形態例としてのＣＭＯＳイメージセンサの全体構成例を示す図である。
図２に示すＣＭＯＳイメージセンサ１１は、画素回路１２ａがマトリクス状に配置された画素部１２と、垂直方向の画素回路２ａの指定等を行うための垂直走査シフトレジスタ／リセット制御回路１３と、各列の画素回路１２ａから出力される画像信号の増幅およびノイズ低減処理を行うアンプ／ノイズキャンセル回路１４と、列選択トランジスタＭ１によって水平方向の画素回路１２ａからの出力を指定する水平走査シフトレジスタ１５によって構成される。また、各列選択トランジスタＭ１からの出力信号を受ける出力バス１５ａには、アンプ１５ｂが接続されている。
【００３６】
なお、図２では、アンプ／ノイズキャンセル回路１４が１つの機能ブロックとして示されているが、実際には画素回路１２ａが配置された列ごとに１つずつ配置されている。また、各列のアンプ／ノイズキャンセル回路１４の間には、固定電位配線が設けられているが、この固定電位配線については後ほど図示する。さらに、図２では、画素部１２において４行４列の画素回路１２ａが配列された様子を示しているが、実際にはこれより多くの画素回路１２ａが配列されていることとする。
【００３７】
各画素回路１２ａは、光電変換素子としてフォトダイオードＤ１を具備し、また、例えばｎチャネルＭＯＳＦＥＴによりそれぞれ形成されるリセットトランジスタＭ２、ソースフォロアアンプＭ３、および行選択トランジスタＭ４が配置されたＡＰＳ（Active Pixel Sensor）構成を有している。
【００３８】
フォトダイオードＤ１のアノード側は接地され、カソード側はリセットトランジスタＭ２のソース電極、およびソースフォロアアンプＭ３のゲート電極に接続されている。また、ソースフォロアアンプＭ３のソース電極は、行選択トランジスタＭ４のドレイン電極に接続されている。
【００３９】
垂直走査シフトレジスタ／リセット制御回路１３からは、フォトダイオードＤ１をリセットするためのリセット信号線Ｌ１と、行方向の画素回路１２ａを選択するための行選択信号線Ｌ２が、各行に対して水平方向に配線されている。リセット信号線Ｌ１は、リセットトランジスタＭ２のゲート電極に接続され、行選択信号線Ｌ２は、行選択トランジスタＭ４のゲート電極に接続されている。また、リセットトランジスタＭ２のドレイン電極、およびソースフォロアアンプＭ３のドレイン電極は、ともにリセット電圧供給線Ｌ３に接続されている。
【００４０】
行選択トランジスタＭ４のソース電極は、列方向の画素回路１２ａを選択するための列選択信号線Ｌ４に接続されている。各列の列選択信号線Ｌ４は、アンプ／ノイズキャンセル回路１４を介して列選択トランジスタＭ１のドレイン電極に接続されている。なお、アンプ／ノイズキャンセル回路１４の回路構成は、後の図３において説明する。
【００４１】
各列選択トランジスタＭ１のソース電極は、出力バス１５ａに接続されている。また、各列選択トランジスタＭ１のゲート電極には、水平走査シフトレジスタ１５から列選択信号が所定のタイミングで順次入力される。これにより、アンプ／ノイズキャンセル回路１４において増幅およびノイズ低減処理が施された画像信号が、出力バス１５ａに順次出力され、アンプ１５ｂを介して外部のシステムに送出される。
【００４２】
次に、画素回路１２ａの動作について説明する。
まず、リセット信号線Ｌ１を通じてリセット信号ＲＳＴが供給されて、リセットトランジスタＭ２が所定のタイミングでオンになると、フォトダイオードＤ１がリセット電圧ＶＲにより充電される。次いで、外部からの入射光によりフォトダイオードＤ１に電荷が蓄積される。蓄積した信号電荷は、リセットトランジスタＭ２のソース電位およびソースフォロアアンプＭ３のゲート電位を低下させる。
【００４３】
このように信号電荷の蓄積が開始され、所定時間の経過後に行選択信号線Ｌ２より行選択信号ＳＬＣＴが、行選択トランジスタＭ４のゲート電極に入力されると、ソースフォロアアンプＭ３の出力電圧が、画像信号として列選択信号線Ｌ４に出力される。この後、リセット信号ＲＳＴの入力によりリセットトランジスタＭ２がオン状態に変わり、フォトダイオードＤ１に蓄積された信号電荷がリセットされる
次に、図３は、アンプ／ノイズキャンセル回路１４の回路構成例を示す図である。
【００４４】
図３では例として、１画素分の画素回路１２ａととともに、これに列選択信号線Ｌ４を介して接続する１列分のアンプ／ノイズキャンセル回路１４の構成を示している。このアンプ／ノイズキャンセル回路１４は、画像信号中の固定パターンノイズをキャンセルするための構成として、ＣＤＳ回路を具備している。
【００４５】
図３に示すように、アンプ／ノイズキャンセル回路１４では、列選択信号線Ｌ４からの画像信号の入力を制御するサンプルホールド用スイッチ１４ａが設けられている。このサンプルホールド用スイッチ１４ａと列選択信号線Ｌ４との接続点には、定電流Ｉを出力する定電流源１４ｂが接続されている。また、サンプルホールド用スイッチ１４ａの出力側には、信号を保持するためのサンプルホールド用容量Ｃ１が接続されている。サンプルホールド用容量Ｃ１の他端には、基準電圧ＶＲＥＦを供給する基準電圧源１４ｃが接続されている。
【００４６】
また、サンプルホールド用スイッチ１４ａとサンプルホールド用容量Ｃ１との接続点は、アンプ１４ｄの入力端子に接続されている。アンプ１４ｄの出力端子には、ＣＤＳ容量Ｃ２が接続され、ＣＤＳ容量Ｃ２の他端はアンプ１４ｅの入力端子に接続されている。
【００４７】
また、サンプルホールド用容量Ｃ１と基準電圧源１４ｃとの接続点は、クランプスイッチ１４ｆを介して、ＣＤＳ容量Ｃ２とアンプ１４ｅとの接続点と接続されている。クランプスイッチ１４ｆの開閉により、ＣＤＳ容量Ｃ２のアンプ１４ｅ側の端子の電位を、基準電圧源１４ｃによる基準電圧ＶＲＥＦから切り離したり、あるいは基準電圧ＶＲＥＦに固定することができるようになっている。また、アンプ１４ｅの出力端子は、列選択トランジスタＭ１を介して出力バス１５ａに接続されている。
【００４８】
ところで、画素回路１２ａでは、リセットトランジスタＭ２に対するリセット信号ＲＳＴのオフ時にリセットノイズが発生するが、リセットトランジスタＭ２の有するしきい値電圧ＶＴのばらつきにより、発生するリセットノイズが各画素回路１２ａで一定とならない。アンプ／ノイズキャンセル回路１４に含まれるＣＤＳ回路は、このようなリセットノイズを出力信号から確実に除去するために設けられたものである。このＣＤＳ回路は、まず画素回路１２ａからのリセットノイズが重畳された画像信号をサンプリングした後、リセット時の出力電圧を再びサンプリングしてその差信号を得ることにより、リセットノイズを除去する。
【００４９】
次に、このアンプ／ノイズキャンセル回路１４の動作を、画素回路１２ａにおける動作と関連させて説明する。
まず、画素回路１２ａの行選択トランジスタＭ４のゲート電極に、行選択信号ＳＬＣＴを入力させ、これと同時あるいはその後に、行選択トランジスタＭ４をオン状態に維持したまま、リセット信号ＲＳＴを入力してリセットトランジスタＭ２をオン状態にする。これにより、フォトダイオードＤ１をリセット電圧ＶＲにリセットするとともに、リセット電圧ＶＲを列選択信号線Ｌ４に出力する。以上の動作は、水平ブランキング期間において行われる。
【００５０】
次に、リセット電圧ＶＲによるリセット時間の終了後に、リセット信号ＲＳＴの入力をオフにする。これにより、フォトダイオードＤ１による積分が開始される。このとき、フォトダイオードＤ１によって蓄積された電荷量に応じたソースフォロアアンプＭ３の電圧変動が、画像信号の電圧として列選択信号線Ｌ４に出力される。
【００５１】
その後、クランプスイッチ１４ｆおよびサンプルホールド用スイッチ１４ａをオン状態にする。これにより、サンプルホールド用容量Ｃ１とアンプ１４ｄとの接続点に画像信号の電圧が印加され、サンプルホールド用容量Ｃ１とＣＤＳ容量Ｃ２の双方に、積分時間に応じた画像信号が電荷として蓄積される。このとき蓄積された信号には、リセットノイズが重畳されている。一定時間の経過後に、クランプスイッチ１４ｆおよびサンプルホールド用スイッチ１４ａをオフにして、サンプリングした画像信号をホールドする。
【００５２】
次に、リセットノイズのみをサンプルホールド用容量Ｃ１に蓄積するために、再度リセット信号ＲＳＴを入力してリセットトランジスタＭ２をオン状態にする。これにより、フォトダイオードＤ１はリセット電圧ＶＲにリセットされ、列選択信号線Ｌ４にはリセット電圧ＶＲが出力される。このとき、サンプルホールド用スイッチ１４ａをオンにした後、リセット信号ＲＳＴをオフにして、さらに所定時間後にサンプルホールド用スイッチ１４ａもオフにする。
【００５３】
この動作により、ＣＤＳ容量Ｃ２とアンプ１４ｅとの接続点には、基準電圧ＶＲＥＦと、リセットノイズのみが除去された画像信号との差電圧が現れる。従って、その後に水平走査シフトレジスタ１５からの列選択信号に同期して、列選択トランジスタＭ１をオン状態にし、クランプスイッチ１４ｆをオンにすることにより、リセットノイズが除去された画像信号が出力バス１５ａに転送される。
【００５４】
次に、隣接するアンプ／ノイズキャンセル回路１４の間における固定電位配線の配置について説明する。本実施形態例では、固定電位配線を、回路構成部の光入射面側に設けられる遮光用アルミ配線に接続させることにより、一定の電位としてＧＮＤ電位を得る。
【００５５】
図４は、ＣＭＯＳイメージセンサ１１における固定電位配線の配設位置を示す平面図である。
図４では、ＣＭＯＳイメージセンサ１１が形成された半導体チップの全体を、光の入射面側から見たときの図を示している。この図４において、斜線部分が遮光用アルミ配線２１であり、半導体チップの全体を覆うように形成され、中央部のみが開口している。開口した領域には、画素回路１２ａがマトリクス状に配置された画素部１２が形成され、入射した光を検知するようになっている。なお、実際には遮光用アルミ配線２１の上面には、カラーフィルタがさらに形成されているが、図４では省略している。カラーフィルタは、画素部１２の領域の上面では、各画素回路１２ａに対応してＲＧＢの各色を透過するようになされ、遮光用アルミ配線２１の上面では、例えば、単色の黒色、あるいはＲＧＢの各色の合成による黒色とされ、光が透過しないようになっている。
アンプ／ノイズキャンセル回路１４が形成されたセル１４１は、遮光用アルミ配線２１によって遮光された領域に形成されている。各列のアンプ／ノイズキャンセル回路１４のセル１４１はすべて同じ構成を有しており、画素回路１２ａの水平方向の配置に応じて平行に配置されている。また、各列のアンプ／ノイズキャンセル回路１４のセル１４１の間には、アルミによってなる固定電位配線１６が配置されている。各列の固定電位配線１６は、コンタクトホール１６ａによって遮光用アルミ配線２１と接続されている。
【００５６】
次に、上記の半導体チップの断面を示して、アンプ／ノイズキャンセル回路１４の内部において画像信号を伝達する信号伝達配線と、これに対する固定電位配線１６の各形成位置の例について説明する。図５は、固定電位配線１６の第１の形成例を示す断面図である。
【００５７】
図５は、図４に示したＸ−Ｘ線に沿った断面の一部を拡大して示している。図５のように、ＣＭＯＳイメージセンサ１１が形成される半導体チップは多層構造を有しており、電源配線２２の上層に、絶縁層２３を挟んで信号伝達配線１８が形成され、さらに絶縁層２４を挟んで、遮光用アルミ配線２１が形成されている。また、遮光用アルミ配線２１の上部には、黒色等のカラーフィルタ２５が配設されている。電源配線２２には、この半導体チップ内の回路で共通に使用される電源電圧ＶＤＤが印加されている。この電源配線２２は、例えば行方向（図中の左右方向）に向かって配置されている。また、遮光用アルミ配線２１は、これらの回路内のＧＮＤ電位とされている。
【００５８】
ここで、図中の領域１７は、各列のアンプ／ノイズキャンセル回路１４が形成された領域となっている。すなわち、図５に示した領域では、例として、画像信号を列方向に伝達する信号伝達配線１８が、各列のアンプ／ノイズキャンセル回路１４内に１本ずつ形成されている。
【００５９】
なお、図５における信号伝達配線１８は、図３において示したアンプ／ノイズキャンセル回路１４の回路構成のうち、行選択トランジスタＭ４のソース電極とサンプルホールド用スイッチ１４ａとを接続する列選択信号線Ｌ４の一部、サンプルホールド用スイッチ１４ａとサンプルホールド用容量Ｃ１およびアンプ１４ｄとをそれぞれ接続する配線、サンプルホールド用容量Ｃ１と基準電圧源１４ｃとを接続する配線、アンプ１４ｄとＣＤＳ容量Ｃ２とを接続する配線、ＣＤＳ容量Ｃ２とアンプ１４ｅとを接続する配線、および、アンプ１４ｅと列選択トランジスタＭ１とを接続する配線の一部のいずれかに相当する。
【００６０】
固定電位配線１６は、各列の信号伝達配線１８の間に、同じ配線層内に形成される。この固定電位配線１６は、隣接する信号伝達配線１８と平行となるように、列方向に向かって配置される。また、各固定電位配線１６は、コンタクトホール１６ａによって遮光用アルミ配線２１と接続されて、ＧＮＤ電位に保持されている。
【００６１】
以上の構成により、隣接する信号伝達配線１８は、固定電位配線１６によって電気的にシールドされるため、各信号伝達配線１８を伝達される画像信号が、互いに干渉し合うことが防止される。従って、ＣＭＯＳイメージセンサ１１の消費電力を増大させることなく、またＣＭＯＳイメージセンサ１１内の例えば容量素子等を変更することなく、鮮明な撮像画像を得ることが可能となる。
【００６２】
また、各固定電位配線１６を一定電位に保持するために、ＧＮＤ電位である遮光用アルミ配線２１を利用し、固定電位配線１６と遮光用アルミ配線２１とをコンタクトホール１６ａによって接続することにより、半導体チップの積層構造を変えることなく、固定電位配線１６に一定電位を付加することが可能となる。従って、固定電位配線１６の形成による製造コストの上昇を抑制することができるとともに、半導体チップの容積の増加を最小限に留めることができる。
【００６３】
ところで、各列のアンプ／ノイズキャンセル回路１４には上述したようにＣＤＳ回路が含まれるが、各列のＣＤＳ回路の間隔が狭まった場合は、ＣＤＳ回路内に設けられた容量素子の周囲の配線において、画像信号に対する干渉の影響が特に大きくなる。ここで、図３に示したアンプ／ノイズキャンセル回路１４の回路構成を参照すると、サンプルホールド用容量Ｃ１およびＣＤＳ容量Ｃ２の各容量素子の両端に接続されている配線が、列方向に向かって形成される場合があり得る。従って、このような領域において、各列の配線間に固定電位配線１６を形成することが望ましく、この場合に隣接する画素間の信号の干渉を防止する効果が最も大きく現れる。
【００６４】
なお、図５の例では、各列のアンプ／ノイズキャンセル回路１４の領域１７内で、列方向に向かう信号伝達配線１８が１本ずつ配置されている場合について示したが、例えば、各領域１７内の同じ配線層に複数の信号伝達配線１８が並設された場合も、同様に、各領域１７の間の同じ配線層に固定電位配線１６を形成すればよい。また、この場合には、並設された各信号伝達配線１８の間にも固定電位配線１６をさらに形成してもよい。
【００６５】
また、図５の例では、固定電位配線１６を一定電位とするために、ＧＮＤ電位とされている遮光用アルミ配線２１を利用したが、図５の例のように固定電位配線１６と近接した位置に電源配線２２が形成されている場合には、固定電位配線１６を電源配線２２と接続して一定電位を得るようにしてもよい。
【００６６】
図６は、固定電位配線の第２の形成例を示す断面図である。
図６では、図５と同様に、アンプ／ノイズキャンセル回路１４が形成された領域３７の周囲における半導体チップの断面の一部を示している。この半導体チップの積層構造は、図５の場合と同様に、下層から電源配線４２、絶縁層４３および４４、遮光用アルミ配線４１が形成されている。また、さらに上部には黒色のカラーフィルタ４５が配設されている。
【００６７】
各列のアンプ／ノイズキャンセル回路１４の領域３７では、絶縁層４３および４４の間に信号伝達配線３８が形成されている。また、各列の領域３７内において、同じ配線層に信号伝達配線３８が２本ずつ平行に形成されている。
【００６８】
このような信号伝達配線３８の配置に対して、固定電位配線３６は、各列のアンプ／ノイズキャンセル回路１４の領域３７の間だけでなく、各領域３７内で並設された信号伝達配線３８の間にも形成されている。これにより、各列間の画像信号の干渉だけでなく、各列のアンプ／ノイズキャンセル回路１４内の配線間での画像信号の干渉を防止することができ、より高画質の撮像画像を得ることが可能となる。
【００６９】
また、図６では、各固定電位配線３６をコンタクトホール３６ａにより電源配線４２に接続して、一定電位として電源電圧ＶＤＤを得ている。電源電圧ＶＤＤは、この半導体チップ内で共通に使用される電圧であることから、アンプ／ノイズキャンセル回路１４が形成される領域３７に近接した位置にも、電源配線４２が形成されている場合が多い。このような場合には、電源配線４２と固定電位配線３６とをコンタクトホール３６ａを用いて接続することにより、図５の例と同様に、半導体チップの積層構造を変えずに、固定電位配線３６に一定電位を付加することが可能となる。
【００７０】
なお、以上の図５および図６の例では、アンプ／ノイズキャンセル回路１４の形成領域において、信号伝達配線が１つの配線層のみに形成された場合を示したが、実際には複数の配線層に渡って形成された領域が存在する場合が多い。この場合には、各配線層における信号伝達配線の形成位置に対応するように、この信号伝達配線と平行に固定電位配線を形成する。
【００７１】
また、上記の図５および図６の例で、固定電位配線１６および３６にそれぞれ接続した遮光用アルミ配線２１や電源配線４２は、半導体チップ内で共通に使用される電圧供給配線であるため、半導体チップ内の状態に応じて変動する場合がある。この場合、これらの配線における電位の変動に伴って、固定電位配線１６および３６の電位も変動してしまうので、その電位の変動が隣接する信号伝達配線１８および３８に影響を与え、伝達される画像信号にノイズが発生する場合が考えられる。
【００７２】
このような固定電位配線１６および３６の電位変動を防止するためには、例えば、半導体チップに設けられた配線パッドにおいて分離された独立した専用配線より、固定電位配線１６および３６に一定電圧を供給するようにすればよい。または、半導体チップの外部に設けられた独立した電圧供給源から、固定電位配線１６および３６に一定電圧を供給するようにしてもよい。この場合、例えばアンプ／ノイズキャンセル回路１４内に供給される基準電圧ＶＲＥＦを、固定電位配線１６および３６にも供給するようにしてもよい。
【００７３】
（付記１）  マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、
入射光を光電変換する光電変換素子を具備して１画素分の前記画像信号をそれぞれ出力する、マトリクス状に配置された複数の画素回路と、
前記画素回路の水平方向への配置数だけ並設されて、垂直方向に配置された前記画素回路のすべてに接続され、接続された前記各画素回路からの前記画像信号に対して所定の信号処理を行う複数の信号処理回路と、
前記複数の信号処理回路からの前記画像信号を順に切り換えて出力する水平走査回路と、
並設された前記複数の信号処理回路の間に平行に設けられた固定電位配線と、
を有することを特徴とするＣＭＯＳイメージセンサ。
【００７４】
（付記２）  前記固定電位配線は、前記信号処理回路内において前記画像信号が伝達される信号伝達配線が形成された配線層と、常に同じ層に形成されることを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００７５】
（付記３）  前記各信号処理回路の内部において、前記信号伝達配線が同じ前記配線層に平行に配置されている場合には、前記信号伝達配線の間に前記固定電位配線がさらに設けられることを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００７６】
（付記４）  前記固定電位配線は、ＧＮＤ電位とされることを特徴とする付記１記載のＣＭＯＳイメージセンサ。
（付記５）  前記複数の画素回路の配置部分のみ開口し、その他の部分への前記入射光の照射を防止する遮光用配線がさらに設けられている場合、前記固定電位配線は前記遮光用配線に接続されることを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００７７】
（付記６）  前記遮光用配線はＧＮＤ電位とされていることを特徴とする付記５記載のＣＭＯＳイメージセンサ。
（付記７）  前記各画素回路および前記水平走査回路において共通に使用される共通電源電圧が供給されている場合、前記固定電位配線は前記共通電源電圧とされることを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００７８】
（付記８）  前記固定電位配線は、形成された半導体チップ内に搭載された配線パッド部において分離される独立した電圧供給配線により電圧の供給を受けることを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００７９】
（付記９）  前記固定電位配線は、形成された半導体チップの外部に配置された独立した電圧供給源から電圧の供給を受けることを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００８０】
（付記１０）  前記各信号処理回路は相関二重サンプリング回路を含むことを特徴とする付記１記載のＣＭＯＳイメージセンサ。
（付記１１）  前記各相関二重サンプリング回路が、接続された前記各画素回路からの前記画像信号をサンプリングするための容量素子を具備する場合、前記固定電位配線は、前記容量素子の両端に接続された前記信号伝達配線と平行に設けられることを特徴とする付記１０記載のＣＭＯＳイメージセンサ。
【００８１】
（付記１２）  前記相関二重サンプリング回路が専用の基準電圧の供給を受けている場合、前記固定電位配線は前記基準電圧とされることを特徴とする付記１０記載のＣＭＯＳイメージセンサ。
【００８２】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサでは、互いに並設して設けられる信号処理回路の間に、固定電位配線が平行に設けられるため、隣接する信号処理回路の間が固定電位配線によって電気的にシールドされる。これにより、隣接する信号処理回路において伝達される画像信号が互いに干渉することが防止され、消費電力を増加させることなく、また回路内の素子を変更することなく、鮮明な画像を撮像することが可能となる。
【図面の簡単な説明】
【図１】本発明の原理を説明するための原理図である。
【図２】本発明の実施の形態例としてのＣＭＯＳイメージセンサの全体構成例を示す図である。
【図３】本発明の実施の形態例におけるアンプ／ノイズキャンセル回路の回路構成例を示す図である。
【図４】本発明の実施の形態例であるＣＭＯＳイメージセンサにおける固定電位配線の配設位置を示す平面図である。
【図５】固定電位配線の第１の形成例を示す断面図である。
【図６】固定電位配線の第２の形成例を示す断面図である。
【図７】従来のＣＭＯＳイメージセンサにおける単一の画素回路の回路構成例を示す図である。
【図８】従来のＣＭＯＳイメージセンサの回路内におけるＣＤＳ回路の配置例を模式的に示す図である。
【符号の説明】
１  ＣＭＯＳイメージセンサ
２  画素部
２ａ  画素回路
３  垂直走査回路
３ａ  行選択信号線
４  信号処理回路
５  水平走査回路
５ａ  列選択信号線
６  固定電位配線
【図１】
0003992504.tif 000002
【図２】
0003992504.tif 000003
【図３】
0003992504.tif 000004
【図４】
0003992504.tif 000005
【図５】
0003992504.tif 000006
【図６】
0003992504.tif 000007
【図７】
0003992504.tif 000008
【図８】
0003992504.tif 000009