(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタと、
前記トランジスタ上に堆積された第１の層間絶縁膜と、
前記半導体基板上のソース・ドレインのどちらか一方に接続する第1の下部電極と、
前記第１の下部電極上に形成された第1の強誘電体膜と、
前記第１の強誘電体膜上に形成された一対の第1の上部電極と、
前記第１の下部電極とは異なるソース・ドレインに接続する第１の接続電極を有し、前記第1の下部電極、前記第1の強誘電体膜、及び前記第1の上部電極から構成される強誘電体メモリキャパシタが直列に複数個接続されたメモリセルブロック部と、
前記メモリセルブロック部を選択するためのブロック部選択トランジスタと、
前記ブロック部選択トランジスタに接続されたビット線と、
前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆う第２の層間絶縁膜と、
水素バリア性を有し、前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆い、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界から前記ブロック部選択トランジスタ側に所定距離離れて開口された開口部を有する第１の水素ブロック膜と
を有することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成されたトランジスタと、
前記トランジスタ上に堆積された第１の層間絶縁膜と、
前記第１の層間絶縁膜において前記半導体基板上の前記トランジスタのソース・ドレインのどちらか一方に接続するよう開口された第１のコンタクトの底面及び側面、及び前記第１の層間絶縁膜上に形成された耐酸化導電性を有する第２の接続電極と、
前記耐酸化導電性を有する第２の接続電極上に形成された第1の下部電極と、
前記第1の下部電極上に形成された第1の強誘電体膜と、
前記第1の強誘電体膜上に形成された一対の第1の上部電極と、
前記第1の層間絶縁膜を貫いて、前記トランジスタにおいて、前記第1の上部電極と、前記第１のコンタクトが接続されているソース・ドレインとは他方のソース・ドレインとを接続する、耐酸化導電性を有する第1の接続電極を有し、前記第1の下部電極、前記第1の強誘電体膜、及び前記第1の上部電極から構成される強誘電体メモリキャパシタが直列に複数個接続されたメモリセルブロック部と、
前記メモリセルブロック部を選択するためのブロック部選択トランジスタと、
前記ブロック部選択トランジスタに接続されたビット線と、
前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆う第２の層間絶縁膜と、
水素バリア性を有し、前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆い、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界から前記ブロック部選択トランジスタ側に所定距離離れて開口された開口部を有する第１の水素ブロック膜と
を有することを特徴とする半導体記憶装置。
【請求項３】
前記トランジスタのゲート及び前記半導体基板上と前記第１の下部電極との間に積層され、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界から前記ブロック部選択トランジスタ側に所定距離離れて開口された開口部を有する単層または複層の第２の水素ブロック膜をさらに備えることを特徴とする請求項１又は２いずれか１項記載の半導体記憶装置。
【請求項４】
前記第１の水素ブロック膜の開口部と前記第２の水素ブロック膜の開口部の位置が一致し、かつ開口された穴の側壁に前記第１の水素ブロック膜下端から、前記第２の水素ブロック膜上端まで縦方向に連続的に形成された第３の水素ブロック膜をさらに備えることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１の水素ブロック膜と前記第２の水素ブロック膜とが開口部近傍で接触し、キャパシタと開口部との間に水素ブロック膜が存在することを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記第１の接続電極は耐酸化導電性を有していて、前記トランジスタのゲート及び前記半導体基板上と前記第１の下部電極との間に積層され、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界から前記ブロック部選択トランジスタ側に所定距離離れて開口された開口部を有する単層または複層の第２の水素ブロック膜と、前記第１の水素ブロック膜と前記第２の水素ブロック膜の開口部の位置が一致し、かつ開口された穴の側壁に前記第１の水素ブロック膜下端から、前記第２の水素ブロック膜上端まで縦方向に連続的に形成された第３の水素ブロック膜とをさらに備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記第１の接続電極は耐酸化導電性を有していて、前記トランジスタのゲート及び前記半導体基板上と前記第１の下部電極との間に積層され、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界から前記ブロック部選択トランジスタ側に所定距離離れて開口された開口部を有する単層または複層の第２の水素ブロック膜をさらに備え、前記第１の水素ブロック膜と前記第２の水素ブロック膜が開口部近傍で接触し、キャパシタと開口部との間に水素ブロック膜が存在することを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記一対の第1の上部電極の相対向する側面、前記一対の第1の上部電極が設けられていない前記第1の強誘電体膜上、前記一対の第1の上部電極の相対向する側面とは逆方向の側面、前記第1の強誘電体膜の側面、及び前記第１の下部電極の側面に形成された第４の水素ブロック膜をさらに備えることを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項９】
半導体基板上にＭＯＳＦＥＴを形成する工程と、
前記ＭＯＳＦＥＴ上に第1の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に前記半導体基板上の前記ＭＯＳＦＥＴのソース・ドレインのどちらか一方に接続する第１のコンタクトを開口する工程と、
前記コンタクトを介してソース・ドレインのどちらか一方と第１の下部電極を
接続する導電膜を形成する工程と、
第１の下部電極、第１の強誘電体膜、第１の上部電極を順次下方から上方へ順に形成し、強誘電体キャパシタを形成する工程と、
第２の層間層間膜を全面に堆積する工程と、
前記第１の上部電極の上部表面を露出させる工程と、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫いて前記半導体基板上の前記ＭＯＳＦＥＴの、第１のコンタクトとは異なるソース・ドレインに接続する第２のコンタクト開口部を形成する工程と、
前記第１の上部電極の上部表面上及び前記第２のコンタクト開口部の底面・側面に第１の耐酸化導電性を有する膜を堆積する工程と、
前記第１の耐酸化導電性を有する膜及び前記第１の上部電極を加工して、一対のキャパシタを形成する工程と、
熱処理をする工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
前記第１の耐酸化導電性を有する膜上に第２の耐酸化導電性を有する膜を堆積する工程と、
前記第２の耐酸化導電性を有する膜上に第３の層間絶縁膜を堆積する工程と
をさらに備えることを特徴とする請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記第１の上部電極を形成する工程の後に、第１の水素ブロック膜を堆積する工程と、
前記上部電極上の前記第１の水素ブロック膜を除去することにより、第１の上部電極の上部表面を露出させる工程と
をさらに備えることを特徴とする請求項９又は１０いずれか１項記載の半導体記憶装置の製造方法。
【請求項１２】
ＭＯＳＦＥＴを形成する工程の後に、トランジスタのゲートの周囲及び前記半導体基板上に第２の水素バリア性を有する膜を堆積する工程をさらに備えることを特徴とする請求項９乃至１１いずれか１項記載の半導体記憶装置の製造方法。
【請求項１３】
前記第１の層間絶縁膜堆積後に第３の水素バリア性を有する膜を堆積する工程と、キャパシタ下部以外の領域の前記第３の水素バリア膜を除去する工程をさらに備えることを特徴とする請求項９乃至１２いずれか１項記載の半導体記憶装置の製造方法。
【請求項１４】
前記第１の水素バリア性を有する絶縁膜を堆積する工程の前に、単層または複層の第４の絶縁膜を堆積し、側壁残しの形状に加工する工程を含むことを特徴とする請求項１１記載の半導体記憶装置の製造方法。
【請求項１５】
半導体基板上にＭＯＳＦＥＴを形成する工程と、
前記ＭＯＳＦＥＴ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜上に前記半導体基板上の前記ＭＯＳＦＥＴのソース・ドレインのどちらか一方に接続する部分を持つ第１の下部電極を堆積する工程と、
前記第１の下部電極上に第１の強誘電体膜を堆積する工程と、
前記第１の強誘電体膜上に一対の第１の上部電極を堆積する工程と、
前記第１の下部電極が接続された一方とは異なるソース・ドレインの他方に接続する第１の接続電極膜を堆積する工程と、
前記第１の下部電極、強誘電体膜、及び前記上部電極によって構成されたキャパシタが複数個直列に接続されたメモリセルブロック部を選択するためのブロック部選択トランジスタを形成する工程と、
前記ブロック部選択トランジスタにビット線を接続する工程と、
メモリセルブロック部及びブロック選択トランジスタの上部を覆う第３の層間絶縁膜を堆積する工程と、
前記第３の層間絶縁膜上に第１の水素ブロック膜を堆積する工程と、
前記メモリセルブロック部と前記ブロック部選択トランジスタの境界からブロック部選択トランジスタ側に所定距離離れた部分で第１の水素ブロック膜の一部を開口する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項１６】
前記ＭＯＳＦＥＴの形成工程の後に、前記第１の下部電極の下部に第２の水素ブロック膜を形成する工程と、前記第１の水素ブロック膜に設けられた開口部付近の前記第２の水素ブロック膜中に開口部を設ける工程とをさらに有することを特徴とする請求項１５記載の半導体記憶装置の製造方法。
【請求項１７】
前記第２の水素ブロック膜中に開口部を設ける工程の後に、前記第１の水素ブロック膜中の開口部及び前記第２の水素ブロック膜中の開口部中に第３の水素ブロック膜を形成する工程と、前記第３の水素ブロック膜を前記第１の水素ブロック膜及び前記第２の水素ブロック膜中の開口部に側壁残しする工程とをさらに有することを特徴とする請求項１６記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は強誘電体キャパシタを有する半導体記憶装置に関し、特に高集積化された強誘電体メモリセルアレイを有する半導体記憶装置及びその製造方法に関わる。
【０００２】
【従来の技術】
強誘電体メモリセルは低消費電力を備えた高信頼性の不揮発性半導体記憶装置として開発されている。その中でセルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した強誘電体メモリ（以下ＴＣ並列ユニット直列接続型強誘電体メモリと称する）が高集積化を備えた点で注目されている。
【０００３】
この半導体記憶装置の特徴は、１つのトランジスタと１つのキャパシタとが並列接続された単位を１メモリセルとしていて、メモリセルが複数個直列接続された構成となっている点にある。すなわち、メモリセルのキャパシタの下部電極がゲートに隣接したソース／ドレイン領域のいずれかに接続され、キャパシタの上部電極がソース／ドレインの他方に接続されて、メモリセルが構成されている。
【０００４】
この構成では、メモリセルの１ブロックは８ビット、１６ビットなどのユニットセルからなっている。各ブロックはビット線容量の増加やスイッチングトランジスタのオン抵抗の増加を考慮して電気的に切断される。このようなメモリセルの１ブロックは通常はブロック選択トランジスタにより切断動作が行われる。ここで、ビット線に接続されたキャパシタとは１ブロック内で反対側の端部のキャパシタにキャパシタを駆動するプレート線が配置されねばならない。
【０００５】
従来は、この構造を実現するために、図２３に示されるように半導体基板１上の素子領域２上にソース・ドレイン拡散層５を設け、ゲート絶縁膜３、ゲート電極４からなるメモリセルトランジスタ７が形成されている。このメモリセルトランジスタ７上方に導電膜１０１、この導電膜１０１上の下部電極１０２、この下部電極１０２上の強誘電体膜１０３、この強誘電体膜１０３上の１対の上部電極１０４が形成されている。
【０００６】
この下部電極１０２は導電膜１０１を介して、ソース・ドレイン拡散層５の一方に第１プラグ電極１００で接続されている。さらに上部電極１０４は同一強誘電体膜１０３上に存在しない隣接する上部電極と共に第２プラグ電極１０５、プラグ配線１０６、第３プラグ電極１０７を介してソース・ドレイン拡散層５の他方側に接続されている。
【０００７】
このような半導体記憶装置は例えば、D.Takashima et.al.,JSSCC,pp787-792,May,1998、米国特許第５９０３４９２号公報及び特開２０００−２２０１０号公報にも記載されている。
【０００８】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。
【０００９】
従来の半導体記憶装置では、半導体基板表面に対して垂直方向のプラグとキャパシタの電極を別作りにし、それを半導体基板に水平方向の配線で接続しているために、強誘電体膜のキャパシタ特性の確保のために行うことが必要な熱処理によって、酸化によるバリアメタルからのプラグの突き抜けなどが発生し、それを回避するためにはプロセスに熱工程の温度や回数の制限などの制約が生じてしまう。
【００１０】
また、配線の材料としてアルミニウムを用いた場合には、アルミニウムの融点である約４００℃以上の温度を加えることはできなかった。このため、配線形成後に強誘電体膜の特性を改善するために必要な温度での熱工程を加えることはできず、配線形成前に熱処理せざるを得ず、その場合、配線形成工程以降でのキャパシタへのダメージを除去し、メモリ特性を向上することは困難であった。
【００１１】
つまり、このような構造を取ることにより工程が複雑になると共に、下部電極下のプラグの熱工程後のバリアメタルからの突き抜けや最上部の配線を形成したときの配線材料とバリアメタル材料の反応を危惧しなければならず、またその後で、掛けられる熱工程の温度に制限が生じ、配線やパッシベーション工程の後のダメージから十分に強誘電体を回復させることができないという困難が生じていた。
【００１２】
ゆえに、強誘電体キャパシタ構造形成時点でのみキャパシタ特性改善のための熱処理を行うことは可能であったが、その後で生じるビット線などの配線形成時のキャパシタ特性の変化に対してさらにキャパシタ特性改善のための熱処理を行うことは不可能であった。ここで、キャパシタ特性改善のためには約６００℃前後の温度を加える必要があった。
【００１３】
また、強誘電体キャパシタは水素によって容易に劣化するため、水素をブロックする絶縁膜を堆積させるなどの対策を講じる必要が有る。しかし、配線のＲＩＥ（Reactive Ion Etching）工程や、紫外線の影響などでパッシベーション膜中に水素が発生してしまう場合がある。
【００１４】
一方でトランジスタの特性確保のためには水素による処理を行い、トランジスタの界面順位を上昇させ、トランジスタの閾値ばらつきを小さくすることが必要であるため、キャパシタ上を完全に水素ブロック膜で覆ってしまうとトランジスタ部に水素が届かないという問題点が有った。
【００１５】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１６】
特に、本発明の目的は、強誘電体キャパシタ形成後に必要な温度での熱処理工程を入れることが可能となり、またプラグ材料のバリアメタル突き抜けや配線材料とバリアメタル材料との反応を避けることが可能になり、かつ、この構造を取ることで工程数が増加することがなく、高信頼性の高特性の半導体記憶装置及びその製造方法を提供することである。
【００１７】
又、本発明の他の目的は、キャパシタを水素による劣化から保護しながら同時にトランジスタに水素処理を行うことが可能な半導体記憶装置及びその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、半導体基板上に形成されたトランジスタと、前記トランジスタ上に堆積された第１の層間絶縁膜と、前記半導体基板上のソース・ドレインのどちらか一方に接続する第１の下部電極と、前記第１の下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に形成された一対の第１の上部電極と、前記第１の下部電極とは異なるソース・ドレインに接続する第１の接続電極を有し、前記第１の下部電極、前記第１の強誘電体膜、及び前記第１の上部電極から構成される強誘電体メモリキャパシタが直列に複数個接続されたメモリセルブロック部と、前記メモリセルブロック部を選択するためのブロック部選択トランジスタと、前記ブロック部選択トランジスタに接続されたビット線と、前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆う第２の層間絶縁膜と、水素バリア性を有し、前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆い、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界から前記ブロック部選択トランジスタ側に所定距離離れて開口された開口部を有する第１の水素ブロック膜とを有する半導体記憶装置である。
【００１９】
本発明の別の特徴は、半導体基板上に形成されたトランジスタと、前記トランジスタ上に堆積された第１の層間絶縁膜と、前記第１の層間絶縁膜において前記半導体基板上の前記トランジスタのソース・ドレインのどちらか一方に接続するよう開口された第１のコンタクトの底面及び側面、及び前記第１の層間絶縁膜上に形成された耐酸化導電性を有する第２の接続電極と、前記耐酸化導電性を有する第２の接続電極上に形成された第１の下部電極と、前記第１の下部電極上に形成された第１の強誘電体膜と、前記第１の強誘電体膜上に形成された一対の第１の上部電極と、前記第１の層間絶縁膜を貫いて、前記トランジスタにおいて、前記第１の上部電極と、前記第１のコンタクトが接続されているソース・ドレインとは他方のソース・ドレインとを接続する、耐酸化導電性を有する第１の接続電極を有し、前記第１の下部電極、前記第１の強誘電体膜、及び前記第１の上部電極から構成される強誘電体メモリキャパシタが直列に複数個接続されたメモリセルブロック部と、前記メモリセルブロック部を選択するためのブロック部選択トランジスタと、前記ブロック部選択トランジスタに接続されたビット線と、前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆う第２の層間絶縁膜と、水素バリア性を有し、前記メモリセルブロック部及び前記ブロック部選択トランジスタの上部を覆い、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界から前記ブロック部選択トランジスタ側に所定距離離れて開口された開口部を有する第１の水素ブロック膜とを有する半導体記憶装置である。
【００２０】
本発明の別の特徴は、半導体基板上にＭＯＳＦＥＴを形成する工程と、前記ＭＯＳＦＥＴ上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に前記半導体基板上の前記ＭＯＳＦＥＴのソース・ドレインのどちらか一方に接続する第１のコンタクトを開口する工程と、前記コンタクトを介してソース・ドレインのどちらか一方と第１の下部電極を接続する導電膜を形成する工程と、第１の下部電極、第１の強誘電体膜、第１の上部電極を順次下方から上方へ順に形成し、強誘電体キャパシタを形成する工程と、第２の層間層間膜を全面に堆積する工程と、前記第１の上部電極の上部表面を露出させる工程と、前記第１の層間絶縁膜及び前記第２の層間絶縁膜を貫いて前記半導体基板上の前記ＭＯＳＦＥＴの、第１のコンタクトとは異なるソース・ドレインに接続する第２のコンタクト開口部を形成する工程と、前記第１の上部電極の上部表面上及び前記第２のコンタクト開口部の底面・側面に第１の耐酸化導電性を有する膜を堆積する工程と、前記第１の耐酸化導電性を有する膜及び前記第１の上部電極を加工して、一対のキャパシタを形成する工程と、熱処理をする工程とを有する半導体記憶装置の製造方法である。
【００２１】
本発明の別の特徴は、半導体基板上にＭＯＳＦＥＴを形成する工程と、前記ＭＯＳＦＥＴ上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に前記半導体基板上の前記ＭＯＳＦＥＴのソース・ドレインのどちらか一方に接続する部分を持つ第１の下部電極を堆積する工程と、前記第１の下部電極上に第１の強誘電体膜を堆積する工程と、前記第１の強誘電体膜上に一対の第１の上部電極を堆積する工程と、前記第１の下部電極が接続された一方とは異なるソース・ドレインの他方に接続する第１の接続電極膜を堆積する工程と、前記第１の下部電極、強誘電体膜、及び前記上部電極によって構成されたキャパシタが複数個直列に接続されたメモリセルブロック部を選択するためのブロック部選択トランジスタを形成する工程と、前記ブロック部選択トランジスタにビット線を接続する工程と、メモリセルブロック部及びブロック選択トランジスタの上部を覆う第３の層間絶縁膜を堆積する工程と、前記第３の層間絶縁膜上に第１の水素ブロック膜を堆積する工程と、前記メモリセルブロック部と前記ブロック部選択トランジスタの境界からブロック部選択トランジスタ側に所定距離離れた部分で第１の水素ブロック膜の一部を開口する工程とを有する半導体記憶装置の製造方法である。
【００２６】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００２７】
（第１の実施の形態）
本実施の形態の構成は図１に示される。半導体基板１表面中の素子領域２上にゲート絶縁膜３を介して複数のゲート電極４が形成されている。ゲート電極４の間の素子領域２中には、拡散層によるソース・ドレイン拡散層５、６が形成されて、メモリセルトランジスタ７が複数個形成されている。
【００２８】
このメモリセルトランジスタ７上には第１層間絶縁膜８が形成されている。この第１層間絶縁膜８上には、隣接する２つのメモリセルトランジスタ７上方の位置に下部電極９、下部電極９上の強誘電体膜１０、メモリセルトランジスタ７の１つずつの上方に対応する位置で、強誘電体膜１０上に形成された上部電極１１とが形成されて、強誘電体キャパシタ１２が構成されている。
【００２９】
第１層間絶縁膜８上には第２層間絶縁膜２０が形成されている。さらにこの第２層間絶縁膜２０上には第３層間絶縁膜２１が形成されている。
【００３０】
ソース・ドレイン拡散層５、６の一方側６上には、それぞれ、酸化雰囲気中でも導電性を失わない（以下、耐酸化導電性という）第１導電膜１３とこの第１導電膜１３で囲われた第１金属膜１４によって、下部電極９との第１コンタクト部１５が形成されている。
【００３１】
ここでは、第１層間絶縁膜８中に半導体基板１表面に対して垂直方向に第１コンタクト部１５が設けられている。第１導電膜１３は下部電極９の下部表面全面に接続されている。
【００３２】
なお、ソース・ドレイン拡散層５、６上にはシリサイド膜や電極が形成されていてもよい。この場合、シリサイド膜又は電極に第１コンタクト部１５を介して、第１コンタクト部１５がソース・ドレイン拡散層５，６に電気的に接続する。
【００３３】
さらに、第１コンタクト部１５が接続されていないソース・ドレイン拡散層５、６の他方側５上に耐酸化導電性の第２導電膜１６とこの第２導電膜１６で取り囲まれた形状の第３層間絶縁膜２１によって上部電極１１との第２コンタクト部１７が形成されている。この第２コンタクト部１７は上部電極１１上では第２層間絶縁膜２０中に設けられた開口部を介して、上部電極１１上表面の一部が第２コンタクト部１７に接触する形態となっている。
【００３４】
この耐酸化導電性を有する第１、第２の導電膜１３，１６は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２などのいずれかにより形成されている。
【００３５】
ここで、１対の上部電極と、１つの強誘電体膜と、１つの下部電極とからなる強誘電体キャパシタ１２は図１中で左右方向に繰り返して、１つのメモリセルブロック内のメモリセルトランジスタ７の個数に応じて配置される。その１端には、メモリセルブロックを選択するブロック選択トランジスタ２２が設けられている。
【００３６】
図１に示される本実施の形態では、１対の上部電極と、１つの強誘電体膜と、１つの下部電極とからなる強誘電体メモリをプラグと配線部を別作りすることなく形成し、メモリセルを形成し、さらに配線まで形成した後でも熱工程をかけることが可能になっている。すなわち、約６００℃前後の熱処理を行うことができる。
【００３７】
ここで、図１において、下部電極９の図中奥行き方向の幅は例えば約１．２μｍである。上部電極１１の図中奥行き方向の幅は例えば約１．０μｍである。下部電極９の図１中の左右方向の長さは例えば約２．２μｍである。上部電極１１の左右方向の長さは例えば約１．０μｍである。
【００３８】
図１中で下部電極９の厚さは例えば約０．１μｍから約０．２μｍである。強誘電体膜１０の厚さは例えば約０．１μｍから約０．３μｍである。上部電極１１の厚さは約０．１μｍから約０．２μｍである。ゲート電極４の厚さは約０．２μｍである。上記各構成要素の特定のサイズはあくまでも一例であり、設計、仕様により変更され得る。
【００３９】
なお、下部電極はＴｉ膜上に積層されたＰｔ膜などが使用される。Ｐｔ膜は例えば膜厚１００ｎｍ程度とする。下部電極はＰｔ膜の下にＳｉ層や金属層を形成してもよい。また、Ｉｒ，ＩｒＯ2なども下部電極として使用できる。さらにＴｉ層／ＴｉＮ層／Ｐｔ層の積層構造でも下部電極を形成できる。また、ＳｒＲｕＯ，Ｒｕ，ＲｕＯなども下部電極として使用できる。
【００４０】
また、強誘電体膜はＳｒＢｉＴａＯの混成膜やＰｂＺｒＴｉＯの混成膜（ＰＺＴすなわち、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3  ）などが使用される。ＰＺＴ膜の場合、膜厚は例えば、１５０ｎｍ程度とする。さらにＢａＳｒＴｉＯ系の混成膜も使用できる。また、ＢａＴｉＯ3、ＰＬＺＴ，ＬｉＮｂＯ3，Ｋ3Ｌｉ2Ｎｂ5Ｏ15なども強誘電体膜として使用できる。つまり、イオン結合性を有する酸化物強誘電体を用いる場合にはいずれも有効である。
【００４１】
さらに上部電極はＰｔ膜などが使用される。Ｐｔ膜の膜厚は例えば３０〜５０ｎｍ程度とする。上部電極にはＰｔ膜の上にさらにＡｌなど他の金属やＳｉ層を形成してもよい。また、Ｉｒ，ＩｒＯ2なども上部電極として使用できる。また、ＳｒＲｕＯ，Ｒｕ，ＲｕＯなども上部電極として使用できる。
【００４２】
層間絶縁膜はＢＰＳＧ膜やＴＥＯＳ膜が使用できる。
【００４３】
次に、本実施の形態の製造方法を図２乃至図４を用いて説明する。
【００４４】
図２に示されるように半導体基板１上の素子領域２上にソース・ドレイン領域５、ゲート絶縁膜３、ゲート電極４が形成される。その後、第１層間絶縁膜８を堆積し、平坦化した後、ソース・ドレイン領域５と下部電極９との第１コンタクト部１５を開口し、第１導電膜１３を堆積する。その後、下部電極９、強誘電体膜１０、上部電極１１を順にＣＶＤ法やスパッタにより堆積する。ここで、第１層間絶縁層８はＬＰ−ＣＶＤ法により形成され、例えば、ＢＰＳＧ膜などの層間絶縁膜であり、ＣＭＰ法により表面が平坦化される。
【００４５】
次に、図３に示されるように、上部電極１１、強誘電体膜１０、下部電極９、第１導電膜１３までをＲＩＥ等で一括加工し、キャパシタ形状を形成する。その後、第２層間絶縁膜２０を形成する。
【００４６】
次に、図４に示されるように上部電極１１上部の一部と、ソース・ドレイン領域５の内の第１コンタクト部１５が設けられていない領域表面を露出するように第１層間絶縁膜８及び第２層間絶縁膜２０をＣＭＰ法等で平坦化して、一部除去して第２コンタクト部１７及び上部電極１１上のコンタクト部の開口を形成する。ついで、第２コンタクト部１７上に第２導電膜１６を堆積する。
【００４７】
次に、強誘電体膜１０上の上部電極１１をその上の第２導電膜１６と共に２つに分離する。
【００４８】
次に、全面に第３層間絶縁膜２１を堆積する。
【００４９】
次に、半導体記憶装置全体に６００℃から７００℃程度の加熱工程を行い、強誘電体キャパシタ特性を向上させる。
【００５０】
本実施の形態では、キャパシタ電極への配線材料にアルミニウムなどの低融点材料を用いていないため、キャパシタ形成後に４００℃以上の高温を加えて強誘電体膜の特性改善を図ることが可能である。特に強誘電体膜のヒステリシス特性を改善させるためには６００℃以上の加熱が必要であり、本実施の形態は膜特性改善に必要な高温を加えることが可能である。
【００５１】
（第２の実施の形態）
図５に示されるように、本実施の形態では、上部電極７上の全面に耐酸化導電性の第２導電膜３０を形成することで工程数を削減することが可能となっている。この形態では露光エッチング工程の工程数を第１の実施の形態よりも減らすことができる。
【００５２】
この実施の形態の製造方法は、第１の実施の形態における製造方法を表す図４において、第２コンタクト部１７である上部電極１１及びソース・ドレイン領域５，６へのコンタクト部の開口を形成する前に、堆積されている第２層間絶縁膜２０表面をＣＭＰ法などにより、平坦化して上部電極１１の上表面を露出させる。その後、第２導電膜３０を表面に堆積させ、上部電極１１をそれぞれ２つに分離させる。
【００５３】
本実施の形態の平面図は図６に示される通りである。図６中で“Ａ−Ｂ”線上の断面が図５の断面図に相当する。下部電極９とソース・ドレイン領域５、６との第１コンタクト部１５、上部電極１１とソース・ドレイン領域５、６との第２コンタクト部１７、ゲート電極４、下部電極９、上部電極１１の配置をこのように取ることで、セルサイズの４Ｆ2を実現でき、かつ工程数は増えない。なお、図１２中で、１セルあたりの縦方向、横方向サイズがそれぞれ２Ｆであるため、セルサイズは２Ｆ×２Ｆの４Ｆ2となる。
【００５４】
この実施の形態は第１の実施の形態同様の効果を有する。
【００５５】
（第３の実施の形態）
本実施の形態では、図７に示されるように、第１の実施の形態と同様の構成である第２導電膜１６上に、更に酸化雰囲気中でも導電性を失わない金属膜３１を形成したものである。本実施の形態では、第２導電膜１６によって金属膜３１と上部電極１１との反応を防ぎながら配線に適した金属を金属膜３１として選択することができできる。そのため、第１の実施の形態に比べて、上部電極とソース・ドレインとの接続配線の低抵抗化を図ることができる。
【００５６】
本実施の形態は第１の実施の形態同様の効果を有する。
【００５７】
（第４の実施の形態）
図８に示されるように本実施の形態では、耐酸化導電性の第２導電膜３２が第１の実施の形態における上部電極１１を兼ねるように形成されている。上部電極１１と第2導電膜３２に異なる材料を用いる必要がないため、使用する材料を減らすことができる。
【００５８】
本実施の形態の製造方法は、第１の実施の形態の製造方法を示す図２において、図３において、強誘電体膜１０、下部電極９、及び第２導電膜３２を形成して、第２層間絶縁膜２０を堆積後、第２コンタクト１７を開口して、表面にさらに第２導電膜３２を形成する。その後、第２導電膜３２を強誘電体膜１０上で分離し、第３層間絶縁膜２１を表面に堆積する。その後の工程は第１の実施の形態と同様である。
【００５９】
本実施の形態は第１の実施の形態同様の効果を有する。
【００６０】
（第５の実施の形態）
図９に示されるように本実施の形態では、第２の実施の形態の形状において、さらに水素バリア性を有する絶縁膜である水素ブロック膜３３を設けた構成となっている。強誘電体キャパシタ１２上部が水素ブロック膜３３で覆われているために、製造工程中で発生した水素が上方から侵入することによるキャパシタへのダメージを防ぐことが可能となる。
【００６１】
ここで、水素バリア性を有する絶縁膜としては、アルミナなどが利用できる。
【００６２】
本実施の形態の製造方法は、第２の実施の形態の製造方法の後に、水素ブロック膜３３を堆積して形成する。
【００６３】
本実施の形態は第１の実施の形態及び第２の実施の形態同様の効果を有する。
【００６４】
（第６の実施の形態）
図１０に示されるように本実施の形態では、第５の実施の形態における構成に追加して、下部電極９、強誘電体膜１０、上部電極１１の側面及び強誘電体膜１０上、及び上部電極１１と第２導電膜３０が接する領域のエッジ部に水素バリア性を有する絶縁膜である水素ブロック膜３４を持つ。この場合、水素ブロック膜３４は単層でも複層でも良く、この構造により工程中に発生する水素によるキャパシタ特性の劣化を抑える効果がある。
【００６５】
本実施の形態は第１の実施の形態及び第５の実施の形態同様の効果を有する。
【００６６】
（第６の実施の形態の変形例）
図１１に示されるように本実施の形態の変形例では、上部電極１１上に水素バリア性を有する水素ブロック膜兼用第２導電膜３５を設けて、第６の実施の形態における水素ブロック膜３３を省略して形成する。この場合においても加熱工程における水素ダメージを防止することができる。
【００６７】
本実施の形態は第１の実施の形態及び第６の実施の形態同様の効果を有する。
【００６８】
（第７の実施の形態）
図１２に示されるように、本実施の形態では、第５の実施の形態において、第１導電膜１３の下部に水素バリア性を有する絶縁膜を有する水素ブロック膜３６を有する。これにより工程中に発生した水素のキャパシタ下部からの侵入を防ぐことができる。
【００６９】
本実施の形態は第１の実施の形態及び第５の実施の形態同様の効果を有する。
【００７０】
（第７の実施の形態の変形例）
図１３に示されるように、第７の実施の形態における水素ブロック膜３６に替えて、メモリセルトランジスタのゲート電極４の周囲及び半導体基板１の素子領域２表面上に水素バリア性を有する絶縁膜である水素ブロック膜３７を有する。場合によっては、第７の実施の形態における水素ブロック膜３６と合わせて構成してもよい。これにより工程中に発生した水素のキャパシタ下部からの侵入を防ぐことができる。
【００７１】
本実施の形態の変形例は第７の実施の形態と同様の効果を有する。
【００７２】
（第８の実施の形態）
図１４に示されるように、本実施の形態では第５の実施の形態において、水素ブロック膜３３に開口部３８を設けた形状となっている。
【００７３】
ここでは、素子領域２上に形成されたメモリセルトランジスタ７と、半導体基板１上の素子領域２上のソース・ドレイン５のどちらか一方に接続する下部電極９と下部電極９上に形成された強誘電体膜１０と強誘電体膜１０上に形成された一対の上部電極１１と上部電極１１上の第２導電膜３０とから成るキャパシタンスが直列に複数個接続されたメモリセルブロック部、及びこのメモリセルブロック部を選択するブロック選択トランジスタ４０の上部を覆う水素バリア性を有する水素ブロック膜３３が存在し、この水素ブロック膜３３にブロック選択トランジスタ４０側に有限の距離離れて開口された開口部３８を持つ。
【００７４】
この構造を取ることによりＴＣ並列ユニット直列接続型強誘電体メモリに固有のメモリセルブロック構造を生かして、メモリセル部を水素ダメージから守りつつ、トランジスタ部への水素アニールによる特性改善を行うことができる。
【００７５】
この実施の形態の製造方法においては、第５の実施の形態の製造方法において、水素ブロック膜３３を形成した後に、ブロック選択トランジスタ４０近傍の水素ブロック膜３３に開口３８を形成し、水素ブロック膜３３上に第４層間絶縁膜４２を堆積する。
【００７６】
次に、ブロック選択トランジスタ４０のソース・ドレインの一方側上の第１層間絶縁膜８、第２層間絶縁膜２０、第３層間絶縁膜２１、及び第４層間絶縁膜４２中の開口を形成する。
【００７７】
次に、開口部中及び第４絶縁膜４２上にＴｉ／ＴｉＮ／ＡｌのＡｌ積層膜などの金属からなる金属層を形成して、ビット線コンタクト４１を形成する。
【００７８】
次に、第４絶縁膜４２上の金属層をＲＩＥ法を用いて加工してビット線４３を形成する。
【００７９】
本実施の形態は、第５の実施の形態同様の効果を有する。
【００８０】
（第９の実施の形態）
本実施の形態では、第８の実施の形態に加えて、図１５に示されるように半導体基板１上の素子領域２と下部電極５との間に水素ブロック膜３６が積層され、かつ、この水素ブロック膜３６にも前記水素ブロック膜３３の開口部３８と一致する位置に開口部４４を有している。さらに素子領域２とゲート電極４の表面上に水素ブロック膜３７を有していて、この水素ブロック膜３７に水素ブロック膜３３の開口部３８と一致する位置に開口部４５を有している。
【００８１】
ここで、水素ブロック膜を多段階にて持つことで、より一層メモリセルキャパシタ部への水素の侵入を抑制することができる。
【００８２】
本実施の形態は第８の実施の形態と同様の効果を有する。
【００８３】
（第１０の実施の形態）
図１６に示されるように第９の実施の形態において、さらに水素ブロック膜３３下端から水素ブロック膜３６の上端まで、それぞれの開口部３８、４４を結ぶ第２層間絶縁膜２０、第３層間絶縁膜２１中の図中の縦方向に連続的に形成された水素ブロック膜４７を有している。
【００８４】
このような構成により、キャパシタ部への水素の侵入をさらに抑制することができる。
【００８５】
本実施の形態は第９の実施の形態同様の効果を有している。
【００８６】
（第１１の実施の形態）
本実施の形態では、第１０の実施の形態における水素ブロック膜４７に替えて、図１７に示されるように水平方向に形成された水素ブロック膜３３と縦方向に形成された水素ブロック膜４６とを連続で一体にて形成している。本実施の形態においては、製造方法において、開口部３８、４４内に水素バリア膜を堆積する工程を水平方向の水素バリア膜３３形成工程とを同時に行うことが可能であり、製造方法が容易となる。
【００８７】
本実施の形態は第１０の実施の形態と同様の効果を有する。
【００８８】
（第１２の実施の形態）
図１８に示されるように本実施の形態では、第５の実施の形態における構成に追加して、下部電極９、強誘電体膜１０、上部電極１１の側面に水素バリア性を有する絶縁膜である水素ブロック膜３４を持つ。さらに第２導電膜１６が埋め込まれた第２コンタクト部１７内部及び第２導電膜１６上に金属膜５０が形成されている。この金属膜５０が露出された表面、強誘電体膜１０上、上部電極１１と第２導電膜１６が接する領域のエッジ部にもさらに水素バリア性を有する絶縁膜である水素ブロック膜５１を有する。
【００８９】
この場合、水素ブロック膜３４、５１は単層でも複層でも良く、この構造によって製造工程中に発生する水素によるキャパシタ特性の劣化を抑える効果がある。
【００９０】
本実施の形態の半導体記憶装置の製造方法について図１８乃至図２２を用いて説明する。まず、図１９に示されるように、半導体基板１上の素子領域２上にゲート絶縁膜３を形成して、ポリシリコン／ＷＳｉ積層膜によるゲート電極４を形成し、ソース、ドレインとなる第１乃至第４不純物拡散層５、６を形成してメモリセルトランジスタ７を形成する。
【００９１】
次に、第１層間絶縁膜８、第１導電膜１３、下部電極層９、強誘電体膜１０、上部電極層１１を順次形成する。ここで、下部電極層９としてＴｉ，Ｐｔ等の導電膜が順にスパッタ蒸着され、キャパシタ絶縁膜用の強誘電体膜１０としてＰＺＴ膜が形成され、さらにキャパシタの上部電極１１としてＰｔ導電膜等がスパッタ蒸着される。
【００９２】
次に、図２０に示されるように、上部電極層１１、強誘電体膜１０、下部電極層９、第１導電膜１３までをＲＩＥ等で一括加工し、キャパシタ外周部を形成し、上部全面に水素バリア性を有する絶縁膜である水素ブロック膜５２を堆積させる。
【００９３】
次に、図２１に示されるように、ＣＭＰ法等で平坦化を行い上部電極１１を露出させ、キャパシタ周囲以外の水素ブロック膜５２を除去する。
【００９４】
次に、図２２に示されるように、プラズマＣＶＤ法を用いて、第２層間絶縁層２０を形成して、ＣＭＰ法により表面が平坦化される。さらに、上部電極１１とソース・ドレイン５との第２コンタクト部１７を開口し、第２導電膜１６を堆積させた後、全面に金属膜５０を堆積させる。
【００９５】
次に、図１８のように金属膜５０、第１導電膜１６、上部電極１１を一括加工して上部電極対を形成し、その上部全面に水素バリア性を有する絶縁膜である水素ブロック膜５１を堆積した後、ブロック選択トランジスタ２２付近の開口部６０を形成することによりキャパシタ部を水素による劣化から守り、かつ酸化雰囲気での熱工程をかけられる構造が完成する。強誘電体膜はアニ−ルにより結晶化される。なお、本実施の形態においてはビット線コンタクトは説明及び図示を省略しているが、実際には第８の実施の形態同様に存在する。
【００９６】
本実施の形態は第１の実施の形態及び第５の実施の形態同様の効果を有する。
【００９７】
なお、上記各実施の形態はそれぞれ組み合わせて実施することができる。
【００９８】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００９９】
【発明の効果】
本発明によれば、強誘電体キャパシタ形成後に必要な温度での熱処理工程を入れることが可能となり、またプラグ材料のバリアメタル突き抜けや配線材料とバリアメタル材料との反応を避けることが可能になり、かつこの構造を取ることで工程数が増加することがなく、高信頼性の高特性の半導体記憶装置及びその製造方法を提供できる。
【０１００】
又、本発明によれば、キャパシタを水素による劣化から保護しながら同時にトランジスタに水素処理を行うことが可能な半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】    第１の実施の形態を表す断面図。
【図２】    第１の実施の形態の製造方法の工程を表す断面図。
【図３】    第１の実施の形態の製造方法の工程を表す断面図。
【図４】    第１の実施の形態の製造方法の工程を表す断面図。
【図５】    第２の実施の形態を表す断面図。
【図６】    第２の実施の形態を表す平面図。
【図７】    第３の実施の形態を表す断面図。
【図８】    第４の実施の形態を表す断面図。
【図９】    第５の実施の形態を表す断面図。
【図１０】    第６の実施の形態を表す断面図。
【図１１】    第６の実施の形態の変形例を表す断面図。
【図１２】    第７の実施の形態を表す断面図。
【図１３】    第７の実施の形態の変形例を表す断面図。
【図１４】    第８の実施の形態を表す断面図。
【図１５】    第９の実施の形態を表す断面図。
【図１６】    第１０の実施の形態を表す断面図。
【図１７】    第１１の実施の形態を表す断面図。
【図１８】    第１２の実施の形態を表す断面図。
【図１９】    第１２の実施の形態の製造方法の工程を表す断面図。
【図２０】    第１２の実施の形態の製造方法の工程を表す断面図。
【図２１】    第１２の実施の形態の製造方法の工程を表す断面図。
【図２２】    第１２の実施の形態の製造方法の工程を表す断面図。
【図２３】    従来の半導体記憶装置の構成を表す断面図。
【符号の説明】
１  半導体基板
２  素子領域
２  ゲート絶縁膜
３  ゲート電極
４  、６  ソース・ドレイン拡散層
７  メモリセルトランジスタ
８  第１層間絶縁膜
９  下部電極（下部電極層）
１０  強誘電体膜
１１  上部電極（上部電極層）
１２  強誘電体キャパシタ
１３  第１導電膜
１４  第１金属膜
１５  第１コンタクト部
１６、３０、３２  第２導電膜
１７  第２コンタクト部
２０  第２層間絶縁膜
２１  第３層間絶縁膜
２２，４０  ブロック選択トランジスタ
３１、５０  金属膜
３３、３４、３６、３７、４６、４７、５１、５２  水素ブロック膜
３５  水素ブロック膜兼用第２導電膜
３８、４４、４５、６０  開口部
４１  ビット線コンタクト
４２  第４層間絶縁膜
４３  ビット線
【図１】
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【図２】
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【図３】
0004023770.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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