(57)【特許請求の範囲】
【請求項１】
第１半導体基板（１）の第１主面に、ドープされた領域又は金属被覆領域を含む第１コンタクト領域を含む第１回路構造を設けるステップ、
前記ステップに続いて、第１半導体基板（１）にビアホール（４）を形成するステップであって、該ビアホール（４）にはその内壁に設けられた絶縁層により第１半導体基板（１）から絶縁された導電材料が充填され、該ビアホール（４）は第１半導体基板（１）の第１主面から第２主面まで延び、第１コンタクト領域との間に延在する導電性接続材料（６）により第１コンタクト領域と電気的に接続されるものであるステップ、
前記ビアホール（４）内の導電材料により第１コンタクト領域に電気的に接続されるように、第１半導体基板（１）の第２主面上でビアホール（４）と接続される位置に第１ランド（８）を形成するステップ、
ドープされた領域又は金属被覆領域を含む前面コンタクトを備えた第２回路構造を含む第２半導体基板（３）を準備するステップ、
前記前面コンタクトに電気的に接続される第２ランド（９）を形成するステップ、及び
もっぱら第１ランド（８）と第２ランド（９）により第１半導体基板（１）と第２半導体基板（３）の間に電気的に導通性で機械的に安定な接続がなされるように、第１と第２の半導体基板を接続するステップ、を備えて２個の半導体コンポーネントを接続する方法であって、
第１ランド（８）と第２ランド（９）に使用される材料は、第１ランド（８）と第２ランド（９）を接続する前記接続ステップで得られる接続部の化合物が共晶化合物であり、かつその共晶化合物が接続ステップ以前の第１ランド（８）と第２ランド（９）の材料の融点よりも高い融点をもつように選択されることを特徴とする２個の半導体コンポーネントを接続する方法。
【請求項２】
前記第１コンタクト領域は高濃度にドープされた接続領域である請求項１に記載の方法。
【請求項３】
前記第１コンタクト領域は金属被覆面である請求項１に記載の方法。
【請求項４】
前記第１コンタクト領域は第１主面に配置された金属被覆面である請求項３に記載の方法。
【請求項５】
前記第１コンタクト領域は第１主面の下方に配置された金属被覆面である請求項３に記載の方法。
【請求項６】
前記導電性接続材料は金属被覆工程を追加して形成されたものである前記いずれかの請求項に記載の方法。
【請求項７】
前記ビアホール形成後、第１半導体基板（１）の第１主面が補助基板（２）に接続され、その後、第１半導体基板（１）が第１主面と反対側から薄くされる前記いずれかの請求項に記載の方法。
【請求項８】
第１半導体基板（１）と第２半導体基板（３）は最初同じ処理ステップが施され、その後鏡で反転したように配置して接合される前記いずれかの請求項に記載の方法。
【請求項９】
第１ランド（８）の材料として錫を使用し、第２ランド（９）の材料として銅を使用する組合せ、又は第１ランド（８）の材料としてチタンを使用し、第２ランド（９）の材料として金を使用する組合せを用いる前記いずれかの請求項に記載の方法。
【請求項１０】
第１ランド（８）及び第２ランド（９）は、全てがそれぞれ第１及び第２のコンタクト領域に電気的導通方法により接続されているとは限らない前記いずれかの請求項に記載の方法。
【請求項１１】
第１半導体基板（１）の第２主面を第２半導体基板（３）の表面に整列して配置し、温度上昇と圧力印加を同時に与えることにより電気的導通接続がなされる前記いずれかの請求項に記載の方法。
【請求項１２】
複数の半導体コンポーネントを接続する方法であって、前記いずれかの請求項に記載の方法を繰り返し、それぞれのｎ番目の半導体コンポーネントが第１半導体コンポーネント部分の役割を果たし、（ｎ−１）結合された半導体コンポーネントの積層体が第２半導体コンポーネント部分の役割を果たすことを特徴とする方法。
【発明の詳細な説明】
【０００１】
本発明は三次元集積回路を製造する方法に関するものである。
【０００２】
三次元集積は、プレーナ技術により形成されたコンポーネントが垂直に接続されることを意味する。三次元集積されたマイクロ・エレクトロニック・システムの利点は、例えば二次元システムと比べて、同じデザインルールに基づいて、より高い集積密度とスイッチング速度が達成されることである。スイッチング速度の高速化は、１つには個々のコンポーネント又は回路間の通電距離がより短くなるからであり、他の１つには並列情報処理が可能になるからである。システム効率を最高に増大させることは、超大規模集積回路に好適で任意位置選択可能な垂直接触を備えた接続技術が実現されると達成される。
【０００３】
任意選択可能な垂直接触をもつ三次元回路装置を製作するために、以下の方法が知られている。
【０００４】
Y.Akasaka, Proc. IEEE 74 (1986) 1703には、プロセスを完了したコンポーネント層上に多結晶シリコンを堆積し、この多結晶シリコンを再結晶化してその再結晶化層に追加のコンポーネントを形成できるようにすることが提案されている。この方法の欠点は、再結晶プロセスでの高熱負荷による収率低下につながる下層コンポーネント劣化と、システム全体の必要な一連の処理である。システム全体の必要な一連の処理は、一方においては製造プロセスにおける比較的長いサイクル時間の原因となり、他方においてはプロセスによる中断時間が合計されるという事実による収率低下の原因となる。両要素は、異なる基板で個々の面を別々に処理するのに比べるとかなり製造コストを引き上げる。
【０００５】
Y. Hayashi et al., Proc. 8th Int. Workshop on Future Electron Devices, 1990, p.85 には、さらに個々のコンポーネント面をまず異なる基板に別々に製作することを開示している。その後、それらの基板を薄くし、表面と裏面にコンタクトを設け、接合プロセスによって垂直に接続する。この方法は、接合プロセスが完了すると垂直集積が完了する、すなわち積層基板の状態で処理ステップを行う必要がないという限りにおいては優れている。しかし、基板を０．数μｍまで薄くしなければならないという事情（側方絶縁構造の領域で基板材料を完全に除去すること）により、この方法を適用できるのは非常に限られたものとなり、そのためこの方法は標準的な半導体技術により製造されたコンポーネントを垂直に集積するためには用いることができない。
【０００６】
米国特許第４,９３９,５６８は、個々のチップの積層体を得るために、支持基板上に個々の集積回路を積み重ねることによって三次元集積回路構造を製造する方法を述べている。この目的のために、プロセスを完了した集積回路をもつ基板をまず個々のチップに細分化し、それによりウエハレベルでのプロセスが完了する。チップをテストし、最初のチップを熱圧縮により支持基板に取り付ける。このステップの後、他のチップを同じ方法により最初のチップに取り付ける。このようにして、次の支持基板上に他のチップ積層体の製造が始まる前に最初のチップ積層体が完成する。したがって、この方法では、チップ積層体をウエハレベルでさらに処理することは不可能となる。
【０００７】
これまでに述べた方法の重大な欠点は、シリコン技術の分野で利用できる装置はディスク状基板、いわゆるウエハの処理だけを許容しているという事実からきている。ディスク状基板以外の基板、特に個々のチップは、実験プラントで処理できるだけであり、要求される高収率を持つ工業生産の枠内ではない。
【０００８】
米国特許第５,５６３,０８４は三次元集積回路を製造する方法を述べており、そこでは個々のコンポーネント面の接続が特別に形成されたビアホールによりなされる。この方法によれば、プロセスを完了した２つの基板が接続される。しかしながら、基板を接続する前に、上部基板に対し、基板のチップが完全なものを選択する機能テストがなされる。その後、基板が裏面側から薄くされ、個々のチップに分割され、選択された完全なチップのみが接着層を有する下部基板に一直線に並ぶように順次配列されて取り付けられる。しかし、この方法は、積層されたコンポーネント面間の垂直方向の電気的接続がウエハレベルでのその後の更なる処理（配線化）によってのみ実現される限りにおいて不利である。この目的のために、一方においては、チップ積層体を標準的なディスク製造プロセスによって処理できるように、チップ積層体の顕著な凹凸を平坦化する適当な平面化方法を用いることが必要となる。他方においては、最終的な配線の集積密度は、チップ取付け工程における微細な位置決め精度によってさらに限定される。取り付けるチップの金属被覆面に至るビアホールを開け、その後最終的な配線面をパターン化するために必要な、ディスクレベルにおいて実行されるリソグラフィーステップは、ウエハの全領域を通して“レジスタ処理範囲(registering range)”内となるようにするために、適当なアライメント許容誤差を考慮しなければならない。
【０００９】
米国特許第５,６２７,１０６はまた、半導体コンポーネントを三次元的に接続する方法を開示しており、そこでは第１半導体基板の上部表面内と表面上に半導体コンポーネント構造が作成される。その後、その第１半導体基板に深い溝が刻み付けられ、導電材料が充填される。これに続いて、導電材料が充填されたその深い溝が現れるように、第１半導体基板の裏面が削られ磨かれる。第２半導体基板にも半導体コンポーネント構造が設けられる。更に、第２半導体基板に接続窓がエッチングにより形成され、第１半導体コンポーネントの露出している溝が次のステップでその接続窓に合わされる。２つの基板を機械的に接続した後になって初めて、第１半導体基板の半導体コンポーネントが電気的導通方法によってその溝内の導電材料に接続される。この方法の特有の欠点は、導電材料が充填されて露出する溝が壊れやすいということであり、そのためにこの方法を実際に扱うのをより困難にしている。
【００１０】
ドイツ特許明細書ＤＥ４４３３８４６はさらに、垂直集積回路構造を製造する方法を述べており、そこでは個々のコンポーネント層が異なる基板で互いに独立して処理され、その後接合される。この目的のために、設けられた全コンポーネント層を貫通するビアホールが、プロセスを完了したトップ基板の前面にまず開けられる。これに続いてハンドリング基板が取りつけられ、トップ基板が裏面側からビアホールに届くまで薄くされる。最後に、プロセスの完了したボトム基板がトップ基板に接続される。ハンドリング基板を除去すると、ビアホールが残留層を貫通してボトム基板の金属被覆層に到達しており、トップ基板とボトム基板の間で電気的接触がなされる。
【００１１】
この出願後に公開されたＥＰ−Ａ−０９２６７２６は更に、さいの目に刻まれたチップをプリント回路基板に設ける方法を開示している。この方法によれば、チップの前面にあるコンポーネント構造がチップを貫通するビアホールによって印刷回路基板の電気コンタクトに電気的及び機械的に接続される。
【００１２】
ＥＰ−Ａ−０５３１７２３は更に、半導体チップを三次元的に積み重ねる方法を開示している。この方法によれば、電気接続は非高温溶解半田接点により実現され、チップと基板の間の機械的接続はポリイミド又は何らかの他の接続層によってなされる。従って、既に形成されたチップ積層体の機械的安定性は、更にチップを設けるためにその積層体を再加熱しても劣化しない。
【００１３】
それゆえ、この既知の方法は、第１に、一方ではポリイミドをもち、他方では溝に入り込んだ半田材料をもつチップ表面を平坦にすることが困難であるという限りにおいて問題がある。第２に、並置された異種材料の複数からなるチップ表面は異なった熱特性をもっており、このことが新しいチップを設けるためにチップ積層体を何度も繰り返し加熱すると好ましくない影響を与える。
米国特許第５,４２６,０７２号は、一時的なシリコン基板を用いて、積層されたＳＯＩウエハから三次元集積回路を製造する方法を開示している。この目的のために、ＳＯＩ基板は、ＳＯＩ基板のシリコン層を貫通し、その後に絶縁基板を貫通するスルーホールをもつように処理される。ＳＯＩウエハの基板が除去され、直ちにそのスルーホールの両側にインジウムバンプが設けられる。同様にインジウムバンプを備えた別の基板が製作される。この２つの基板はインジウムバンプが接触するように互いに前面同士が重ねられ、インジウムバンプが溶融するようにコールドウエルディング（cold-welding）法が用いられる。上部基板と下部基板間の接続に機械的支持を与えるように、バンプ間にある隙間にエポキシ樹脂接着材が充填される。
【００１４】
本発明の目的は、２つの半導体コンポーネントを接続する改良された方法、複数の半導体コンポーネントを接続する方法、及びそのような方法により製造される半導体コンポーネントの積層体を提供することである。
【００１５】
本発明によれば、この目的は請求項１に記載の方法と請求項１３に記載の方法により達成され、半導体コンポーネントの積層体は請求項１４により達成される。
【００１６】
したがって、本発明は、第１半導体基板の第１主面に、第１コンタクト領域を含む第１コンポーネント構造を設けるステップ、導電材料が充填され第１半導体基板から絶縁されたビアホールであって、第１半導体基板の第２主面まで延び、第１半導体基板の第１主面にある導電性接続材料により電気的導通方法で第１コンタクト領域と接続されるビアホールを第１半導体基板に形成するステップ、前記ビアホール内の導電材料により電気的導通方法で第１コンタクト領域に接続される第１ランドを、第１半導体基板の第２主面に形成するステップ、第２半導体基板に前面コンタクトを含む第２コンポーネント構造を設けるステップ、前記前面コンタクトに電気的導通方法で接続される第２ランドを形成するステップ、並びに第１ランドと第２ランドにより第１半導体基板と第２半導体基板の間に電気的及び機械的接続がなされるように、第１と第２の半導体基板を接続するステップを備えて２個の半導体コンポーネントを接続する方法を提供するものである。
【００１７】
本発明によれば、半導体コンポーネントの積層体が更に提供されるが、それは前述の方法を用いて２又はそれ以上の半導体コンポーネントを結合することによって製造されたものである。
【００１８】
本発明の方法によれば、回路構造と、高濃度にドープされた接続領域及び／又は金属被覆面をそれぞれ備えてプロセスを完了した２つの基板が金属層によって互いに接続される。上部基板では、例えばまだ公開されていないドイツ特許出願ＤＥ１９８１６２４５．６から知られるようなタイプの背面配線がまず設けられる。それによって、コンポーネント層の第１コンタクト領域、例えば高濃度にドープされた配線領域又は金属被覆面とコンポーネント基板の背面（背面コンタクト）の間で電気的接続がなされる。下部基板には対応して位置決めされた金属前面コンタクトが設けられ、その結果、適当な結合方法によって、上部基板の背面コンタクトと下部基板の前面コンタクトの間で垂直方向の機械的及び電気的接続が実現される。
【００１９】
本発明による方法は、上部基板と下部基板の間で垂直方向の機械的及び電気的接続が適当な結合方法により実現されるという事実によって、上部基板と下部基板を機械的に接続するために、ポリイミド層のような何らかの別の層を設ける必要がないという限りにおいて優れている。その結果、半田システムを持つその別の接続層の平坦化ステップは実施が困難であることがはっきりしているが、本発明による方法の場合には、従来の方法に比べて、その平坦化ステップをなくすこともできる。もし機械接続層と半田システムが正しく平坦化されなかった場合には、上部基板と下部基板の半田システムが互いに十分な接触とはならず、そのために上部基板と下部基板の間で信頼性のある電気的接続が達成されない。機械的接続層の使用は、機械的及び電気的接続材料が異なった熱特性をもつという限りにおいても不利である。温度を上げながら２つの基板を接合するとき、接続材料の一方が既に軟らかいが他方はまだ硬いままとなる。このことは接合のプロセスをなお一層複雑なものとする。
【００２０】
本発明により用いられる接続方法は、例えば典型的なソフト半田プロセス又は低温半田プロセスによって実行することができるが、それらのプロセスは２つのメタルの固−液相互拡散に基づいており、接合温度よりもはるかに高温まで安定な接続を形成できる。その結果、接合の間に共晶合金が形成されることになり、接合プロセス終了後のその融点は接合プロセス前の個々の成分の融点よりも高くなる。したがって、その接続がなされた条件に関して安定であるという限りにおいて非可逆的な接続が形成される。本発明により電気的及び機械的接続のために使用することのできる材料の組合せの例は、それぞれの前面、背面コンタクトの組に対し、銅と錫の組合せ、又は金とチタンの組合せである。
【００２１】
本発明によれば、また同じ方法により、既に設けられたコンポーネント層を不安定にすることなしに、チップに更なるコンポーネント層を設けることができる。その場合、コンポーネントとその結合基板とのそれまでに形成された積層体は、新たな下部基板となる。したがって、この方法の場合、面の数は限定されない。さらに、個々の面だけでなく、既に複数の面を備えた個々のチップのような半積層体も取り付けることもできる。
【００２２】
本発明はまた上述の半田システムを特定の場所の接着剤としてのみ用いること、すなわちそれによりなされる接触は機械的接触だけであって電気的接触ではないこと、の可能性も提供することは言うまでもない。
【００２３】
適した基板は単結晶シリコン基板、ＳＯＩ基板又は異なった技術群の基板、例えばIII−Ｖ半導体のような基板である。
【００２４】
以下に本発明の好ましい実施例を添付の図面を参照して詳細に説明する。
【００２５】
図１ａから１ｄにおいて、参照数字１は上部基板を表す。上部基板の準備プロセス終了後、その上部基板には直径に対する深さのアスペクト比が５０：１までのビアホール４、所謂深いビア、すなわち垂直に集積された接続が形成される。そのビアホール４は基板表面の酸化層５を通って垂直に形成される。ビアホールの表面は例えば二酸化シリコンの絶縁層、密着層及び例えば窒化チタンの拡散バリアで裏打ちされる。続いて、空洞が出来ないように、ビアホールが導電材料、例えば銅又はタングステンによって埋められる。面積エッチバックの後、基板と絶縁された導電性の充填ビアホール４が得られる。このビアホールはその後の金属被覆ステップによって互いに接続され、かつ電子回路の要求によって、電子回路の電気的活性領域、例えば高濃度ドープ領域や金属被覆面と接続される。金属被覆６が設けられた後、パッシベーション及び保護層７が堆積される。
【００２６】
図１ｄで分かるように、上部基板は次に機械的支持体として使われる補助基板２に接着され、ビアホールが背面から露出するまで背面から薄くされる。薄くされた上部基板の典型的な厚さは約１０μｍである。次に、図２ａで分かるように、その背面には絶縁材料を堆積し、密着層を堆積し、ビアホール領域のこれらの層の組に開口を設け、金属被覆を設け、パターン化するという一連の処理ステップによって第１ランド８が設けられる。それによって、これらのランド８はビアホール４を経て表面の電気的活性領域と接続される。上部基板１の処理と並行して、図２ｂに示されるように下部基板３に第２ランド９が設けられる。第２ランド９は薄くされた上部基板の背面の第１ランド８に対して鏡で反転したように配置され、その結果、上部基板が下部基板上に整列して置かれると、図３で分かるように、ランド８と９は互いに対をなして接触する。互いに接触しているランドの典型的な直径は約５μｍである。これらの直径が小さいのはビアホール４の高いアスペクト比に由来するものである。
【００２７】
上下基板の整列は、適当に配列されたビアホール列からなるアライメントマークを用いて実行することができる。第１ランドと第２ランドの両方は、接触させて温度を上昇させることにより電気的に導通性で機械的に安定な接続を形成できる材料の組合せにより構成されていることが好ましい。この接触は、通常機械的な力を同時に加えながら行われる。これらの材料の組合せは、好ましくは、典型的なソフト半田に使用されるタイプの組合せ、又は相互拡散により接続が形成される組合せとすることができる。このことは、特に下部基板上の銅と上部基板背面上の錫の組合せにより実現することができる。上部基板１と下部基板３が接続した後は、補助基板２を除去することができ、得られる基板積層体を洗浄することができる。
【００２８】
好ましい実施例によれば、得られた基板積層体を他のコンポーネント基板と接続することができる。その場合、得られた基板積層体は、図４及び図２ｂで分かるように、更に処理が施される下部基板として使用される。そのような更なる処理のために、上部金属被覆６が露出するように保護層７を露光する必要がある。
【図面の簡単な説明】
【図１】  １ａから１ｄは上部基板の処理手順を一例として示す図である。
【図２】  ２ａと２ｂは上部基板と下部基板を接合する方法を一例として示す図である。
【図３】  上部基板と下部基板からなる接合積層体を示す図である。
【図４】  上部基板と下部基板からなる接合積層体を補助基板除去後の状態で示す図である。
【図１ａ】
0003895595.tif 000002
【図１ｂ】
0003895595.tif 000003
【図１ｃ】
0003895595.tif 000004
【図１ｄ】
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【図２ａ】
0003895595.tif 000006
【図２ｂ】
0003895595.tif 000007
【図３】
0003895595.tif 000008
【図４】
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