(57)【特許請求の範囲】
【請求項１】
ベースプレートと、
該ベースプレートに対向して、かつ、該ベースプレートに平行に配置されたフェースプレートと
を備えた電界放出ディスプレイであって、
該ベースプレートは、
ｎ型半導体基板と、
該半導体基板上に形成された複数のエミッタセットであって、該複数のエミッタセットのそれぞれは、少なくとも１つのエミッタを含む、複数のエミッタセットと、
該半導体基板上に形成された絶縁層と、
該絶縁層上に配置され、かつ、該半導体基板に隣接して配置された抽出グリッドであって、該複数のエミッタセットのそれぞれのエミッタにそれぞれ位置合わせされた複数の開口を有する抽出グリッドと、
該ベースプレートに含まれた該半導体基板の表面に一体的に形成された静電放電デバイスと
を含み、
該静電放電デバイスは、該複数のエミッタセットと該抽出グリッドとの間に結合されており、該静電放電デバイスは、該抽出グリッドと各エミッタセットとの間の電圧差が最大電圧を超える大きさを有する場合には、電流を導通させるように動作可能であり、
該静電放電デバイスは、
該ベースプレートに含まれた該半導体基板の表面に形成された半導体材料のｐ型領域であって、該ｐ型領域の表面上には、該複数のエミッタセットが形成されており、該ｐ型領域は、該複数のエミッタセットの下から該抽出グリッドの下に位置する該半導体基板内の位置に延びている、ｐ型領域と、
該ｐ型領域の中に形成された半導体材料のｎ型領域であって、該抽出グリッドの下の該半導体基板内に位置するｎ型領域と、
該絶縁層を通って延びる導電性の経路であって、該ｎ型領域と該抽出グリッドとに接続されている導電性の経路と
を含み、
該フェースプレートは、
透明なスクリーンと、
該複数のエミッタセットと向かい合う該スクリーンの表面をコーティングする透明な導電性材料の層と、
該透明な導電性材料の該層をコーティングするカソードルミネセンス材料の層と
を含む、電界放出ディスプレイ。
【請求項２】
前記フェースプレート上の前記透明な導電性材料と前記複数のエミッタセットもしくは前記抽出グリッドとの間に結合された静電放電デバイスをさらに備え、
該静電放電デバイスは、該透明な導電性材料と各エミッタセットもしくは該抽出グリッドとの間の電圧差が第２の最大電圧を超える大きさを有する場合には、電流を導通させるように動作可能である、請求項１に記載の電界放出ディスプレイ。
【請求項３】
電界放出ディスプレイベースプレートであって、
ｎ型半導体基板と、
該半導体基板上に形成された複数のエミッタセットであって、該複数のエミッタセットのそれぞれは、少なくとも１つのエミッタを含む、複数のエミッタセットと、
該半導体基板上に形成された絶縁層と、
該絶縁層上に配置され、かつ、該半導体基板に隣接して配置された抽出グリッドであって、該複数のエミッタセットのそれぞれのエミッタにそれぞれ位置合わせされた複数の開口を有する抽出グリッドと、
該ベースプレートに含まれた該半導体基板の表面に一体的に形成された静電放電デバイスと
を備え、
該静電放電デバイスは、該複数のエミッタセットと該抽出グリッドとの間に結合されており、該静電放電デバイスは、該抽出グリッドと各エミッタセットとの間の電圧差が最大電圧を超える大きさを有する場合には、電流を導通させるように動作可能であり、
該静電放電デバイスは、
該電界放出ディスプレイベースプレートに含まれた該半導体基板の表面に形成された半導体材料のｐ型領域であって、該ｐ型領域の表面上には、該複数のエミッタセットが形成されており、該ｐ型領域は、該複数のエミッタセットの下から該抽出グリッドの下に位置する該半導体基板内の位置に延びている、ｐ型領域と、
該ｐ型領域の中に形成された半導体材料のｎ型領域であって、該抽出グリッドの下の該半導体基板内に位置するｎ型領域と、
該絶縁層を通って延びる導電性の経路であって、該ｎ型領域と該抽出グリッドとに接続されている導電性の経路と
を含む、電界放出ディスプレイベースプレート。
【請求項４】
ｎ型半導体基板と該半導体基板上に形成された複数のエミッタセットとを有する電界放出ディスプレイベースプレートにおいて形成された静電放電デバイスであって、
該複数のエミッタセットのそれぞれは、少なくとも１つのエミッタを含み、
該半導体基板は、絶縁層でコーティングされており、該絶縁層は、導電性の抽出グリッドでコーティングされており、
該静電放電デバイスは、
該電界放出ディスプレイベースプレートに含まれた該半導体基板の表面に形成された半導体材料のｐ型領域であって、該ｐ型領域の表面上には、該複数のエミッタセットが形成されており、該ｐ型領域は、該複数のエミッタセットの下から該抽出グリッドの下に位置する該半導体基板内の位置に延びている、ｐ型領域と、
該ｐ型領域の中に形成された半導体材料のｎ型領域であって、該抽出グリッドの下の該半導体基板内に位置するｎ型領域と、
該絶縁層を通って延びる導電性の経路であって、該ｎ型領域と該抽出グリッドとに接続されている導電性の経路と
を備えた、静電放電デバイス。
【請求項５】
複数のｐ型領域がライン状に設けられており、該複数のｐ型領域のそれぞれの表面上には、複数のエミッタセットが形成されている、請求項４に記載の静電放電デバイス。
【請求項６】
前記導電性の経路は、前記ｎ型領域の表面から垂直に突出している、請求項４に記載の静電放電デバイス。
【発明の詳細な説明】
政府の権利に関する記述
本発明は、アドバーンスドリサーチプロジェクツエージェンシー（Advanced Research Projects Agency；「ＡＲＰＡ」）に与えられた契約第DABT 63-93-C-0025号の下で米国政府の支援により行われた。米国政府は本発明において所与の権利を有する。
技術分野
本発明は、マトリックスアドレサブルディスプレイにおける静電放電保護に関する。
発明の背景
フラットパネルディスプレイは、コンピュータのディスプレイを含む様々な適用において幅広く使用されている。１つの適切なフラットパネルディスプレイとしては、電界放出ディスプレイがある。電界放出ディスプレイは、典型的には、ディスプレイのスクリーンによって覆われたほぼ平坦なエミッタ基板を含む。エミッタ基板の表面には、ディスプレイのスクリーンに向かって突出する表面不連続部すなわち「エミッタ」のアレイが形成されている。エミッタは、基板と一体であり得る円錐状突出部である。典型的には、隣接するエミッタ群がまとめられてエミッタセットとされ、各エミッタセット内のエミッタは共通に接続される。
エミッタセット、典型的には、列および行のアレイ状に配置され、エミッタの上方に導電性抽出グリッドが配備される。抽出グリッドは小さい開口部を含み、エミッタはこれらの開口部に向かって突出している。抽出グリッドのすべてまたは一部が、約３０〜１２０Ｖの電圧で駆動される。次に各エミッタセットは、エミッタセットに電圧を印加することによって選択的に活性化される。抽出グリッドとエミッタセットとの間の電圧差により、抽出グリッドからエミッタセットまでに達する、十分な強度を有する電界が生成され、これによりエミッタが電子を放出する。
ディスプレイスクリーンは、抽出グリッドの上方に直接取り付けられる。ディスプレイスクリーンは、約１〜２ｋＶにバイアスされたアノードを形成する透明導電性材料によりコーティングされたガラスパネルにより形成される。アノードは放出された電子を誘引し、これにより電子が抽出グリッドを通過する。カソードルミネセント層が、抽出グリッドに面する方のアノードの表面を覆い、これにより電子がアノードの１〜２ｋＶ電位に向かって進むとき電子がカソードルミネセント層に突き当たるようにされる。カソードルミネセント層に突き当たる電子により、カソードルミネセント層は衝突部位で光を放出する。放出された光は次にアノードおよびガラスパネルを通過し、ガラスパネルで観察者にとって可視となる。従って領域のそれぞれから放出される光が、絵素または「画素」のすべてまたは一部となる。
放出された電子に応答して生成される光の輝度は、電子がカソードルミネセント層に突き当たるレートに依存する。従って、各画素の光強度は、対応するエミッタセットにとって利用可能な電流を制御することによって制御され得る。画素のそれぞれを個別に制御し得るためには、各エミッタセットと抽出グリッドとの間の電位が、対応する駆動回路を通して列信号および行信号によって選択的に制御される。画像を生成するためには、駆動回路はエミッタセットのそれぞれへの電流を個別に設定する。
電子をエミッタから抽出するための強電界を生成するために、エミッタが突出する開口部は非常に小さくされる。この結果、エミッタとグリッド部との間の距離は非常に短くなる。エミッタとグリッドとの間の電圧差が高すぎる場合は、電子がエミッタから抽出されるときのレートが高くなり、エミッタに損傷を与え得る。このような高い差電圧は、エミッタ、抽出グリッドまたはアノードのいずれかにおいて静電誘導放電が起こることにより、パッケージングおよび取扱いの間に生じ得る。
発明の要旨
電界放出ディスプレイは、静電誘導された電荷を放電するために結合された静電気放電（「ＥＳＤ」）回路を含むことにより、電界放出ディスプレイに対する損傷を低減する。本発明のある実施形態において、電界放出ディスプレイは、複数のエミッタが形成されたエミッタ基板およびエミッタ基板に隣接する複数のグリッド部から形成された抽出グリッドを含む。ＥＳＤ回路はグリッド部とエミッタ基板との間に結合され、グリッド部とエミッタ基板との間の電圧差が選択された電圧を超える場合に、静電誘導された電荷を放電するための電流路を提供する。ＥＳＤ回路は好適には、エミッタ基板に結合されたアノードおよびグリッド部に結合されたカソードを有するダイオードを含む。
本発明の別の実施形態において、ＥＳＤ回路はグリッド部と第１の基準電位との間に結合された第１の部分およびエミッタ基板と第２の基準電位との間に結合された第２の部分を含む。第１の部分は複数の列保護ダイオードから形成され、第２の部分は複数の行保護ダイオードから形成される。この実施形態において、グリッド部と第１の基準電位との間の電圧差が選択された第１の電圧を超える場合に、ＥＳＤ回路の第１の部分は静電誘導された電荷を放電する。エミッタ基板と第２の電位との間の電圧差が第２の選択された電圧を超える場合に、第２の部分は静電誘導された電荷をエミッタ基板から放電するための電流路を提供する。
本発明のある実施形態において、ＥＳＤ回路はエミッタ基板に一体化されたｐｎ接合から形成される。本発明の別の実施形態において、ＥＳＤ回路は、グリッド部を担持する絶縁層内に形成されたｐｎ接合から形成される。
本発明の別の実施形態において、電界放出ディスプレイはまた、ディスプレイスクリーン上の透明導電性アノードと基準パッドとの間に結合されたＥＳＤダイオードを含む。ＥＳＤダイオードは透明アノードの期待動作電圧を超えるブレークダウン電圧を有し、透明アノードの電圧がその期待動作電圧を超える場合に、ＥＳＤダイオードは透明アノードのみを放電する。
【図面の簡単な説明】
図１は、エミッタ基板、および保護ダイオードの各組にそれぞれ接続されたグリッド部を示す電界放出ディスプレイの一部分の等角図である。ここで、エミッタ基板およびグリッド部を覆うディスプレイのスクリーンを影で示す。
図２は、エミッタ基板を収容するパッケージの外側に保護ダイオードが実装された行ラインおよび列ラインにそれぞれ結合された保護ダイオードを示す、電界放出ディスプレイの上部平面図である。
図３は、各グリッド部とエミッタ基板の行ラインとの間に結合された１組の保護ダイオードの線図である。
図４は、エミッタ基板に一体化され且つグリッド部に接続された保護ダイオードを示す、エミッタ基板の一部分の側部断面図である。
図５は、透明アノードと基準電位との間に結合されたＥＳＤダイオードを含む電界放出ディスプレイの一部分の詳細な側部断面図であり、１組のボンディングパッドを覆うＥＳＤ保護テープを示す。
図６は、ガラスベース上に形成され、抽出グリッドを担持する絶縁層内に形成されたダイオードを含む、エミッタ基板の詳細な側部断面図である。
発明の詳細な説明
図１に示すように、電界放出ディスプレイ４０は、エミッタ基板４２およびディスプレイスクリーン４４を含む。エミッタ基板４２は、半導体基板８０の上面の上に複数のエミッタセット４６のアレイを含む。エミッタセット４６は行および列に配置され、各行のエミッタセット４６は、基板８０内のｎ領域８２によって接続されている。ｎ領域８２は、それぞれ、各行ライン４８に結合される。明瞭性のために、エミッタ基板４２を１１行および５列のみのアレイで示しているが、当業者であれば、このようなエミッタ基板４２が典型的には、それぞれ何百ものエミッタセット４６を持つ何百もの行のアレイによって形成されることを認識するであろう。さらに、各エミッタセット４６を単一の円錐形エミッタによって示しているが、当業者であれば、このようなエミッタセット４６が典型的には、共通接続されたいくつかのエミッタを含むことを認識するであろう。
いくつかのグリッド部５０を有する導電性抽出グリッド４９は、絶縁層４７（図１においては明瞭性のために省略。図４、図５および図６において図示）の上のエミッタ基板４２の上に配置される。グリッド部５０は、各列に沿って位置合わせされ、各列はエミッタ基板４２上のエミッタセット４６の全ての行と交差している。各グリッド部５０は、各列ライン５１に接続される。
スクリーン４４は、エミッタ基板４２およびグリッド部５０の反対側に配置された従来の電界放出ディスプレイスクリーンである。従来同様、スクリーン４４は、エミッタ基板４２に対向する表面上に透明導電性アノード５４を有する透明パネル５２を含む。カソードルミネセンス層５６は、アノード５４およびグリッド部５０の間においてアノード５４をコーティングしている。
動作の際、列ライン５１のうちの選択された列ラインは、約３０〜１２０Ｖのグリッド電圧ＶGでバイアスされ、アノード５４は１〜２ｋＶ等の高電圧ＶAでバイアスされる。エミッタセット４６を、グリッド電圧ＶGよりも十分に低い電圧、例えば０ボルトに接続した場合、グリッド部５０とエミッタセット４６との間の電圧差によって、グリッド部５０と、グリッド部５０に交差する行のエミッタセット４６との間に強い電界が生じる。この電界によって、エミッタセット４６は、Fowler-Nordheimの式に応じた電子を放出する。放出された電子は、高いアノード電圧ＶAに引き寄せられてアノード５４に向かって移動し、カソードルミネセンス層５６に衝突し、これにより、カソードルミネセンス層５６が衝突部位の周りに光を発する。発せられた光は、透明アノード５４および透明パネル５２を通過し、このとき観察者に対して可視状態になる。
カソードルミネセンス層５６が発する光の強度は、エミッタセット４６によって放出された電子がカソードルミネセンス層５６に衝突するレートに依存する。
次に、エミッタセット４６が電子を放出するレートは、グリッド部５０と、これに交差するエミッタセット４６との間の電圧差によって制御される。この電圧差は、入力信号ＶINに応答して、制御回路（図示せず）において生成される。
従来の電界放出ディスプレイとは異なり、電界放出ディスプレイ４０は、列ライン５１および行ライン４８に結合される静電気放電（ＥＳＤ）回路５８および６０を含む。列ＥＳＤ回路５８は、カソードが列ライン５１に結合され且つアノードが第１の基準電圧Ｖ1に結合された複数の別々の列保護ダイオード６２から形成される。行ＥＳＤ回路６０は、カソードが行ラインに結合され且つアノードが第２の基準電圧Ｖ2に結合された複数の別々の行保護ダイオード６４から形成される。保護ダイオード６２および６４は、２００Ｖ〜５００Ｖのオーダーの明確な逆バイアスブレークダウン電圧（well-defined reverse-bias breakdown voltages）を有し且つ従来のＥＳＤダイオード技術によって形成される別個のダイオードである。第１および第２の基準電圧Ｖ1およびＶ2は、好ましくはグランドであるが、用途に応じて他の電圧を用いることも可能である。
保護ダイオード６２、６４の効果は、グリッド部５０とエミッタセット４６との相対電圧を考慮することで、最も良くみることができる。従来のディスプレイにおいて、エミッタ基板４２の取り扱い、パッケージング、また操作は、行ライン４８または列ライン５１の電圧を接地から数千ボルト上げ得る静電荷を誘発し得る。行または列ライン４８、５１の他方が接地されたとき、グリッド部５０とそれぞれのエミッタセット４６との間に生じる電圧差は非常に強い電界を生成する。強電界は、エミッタセット４６が電子を非常に急速に放出させる。個々のエミッタのサイズが小さいことから、エミッタセット４６はダメージ無しに電子の高い流れを持続することができない。その結果、電子流はエミッタセット４６にダメージを与えるか、または破壊する。
図１のディスプレイ４０において、行または行ライン４８、５１が第１および第２の基準電圧Ｖ1、Ｖ2に相対して高い電圧に上げられたとき、それぞれの保護ダイオード６２、６４がすぐにブレークダウンする。ブレークダウンされた保護ダイオード６２、６４は静電誘導電荷をそれぞれの基準電位Ｖ1、Ｖ2に放電する電流路を形成する。よって、エミッタセット４６とグリッド部５０との間の電圧差は、エミッタセット４６に顕著なダメージを起こすレベルの下にとどまる。
図２は、エミッタ基板４２がベース６８に装着され、フレーム７０によって包囲されたＥＳＤ−保護電界放出ディスプレイ４０をパッケージングする１つの方法を示す。ディスプレイスクリーン４４は、フレーム７０にシールされ、ベース６８、フレーム７０、およびディスプレイスクリーン４４が総合してエミッタ基板４２を含む密閉パッケージを形成する。導電性トレース７２がベース６８の上表面上に形成され、密閉フレーム７０の中からベース６８の露出領域に延びる。トレース７２は、フォトリソグラフィパターニングなどの従来の方法で形成された従来の導電性トレースである。トレース７２は、フレーム７０がベース６８とトレース７０に密閉シールでシールされているのでシールを破壊しない。トレースのそれぞれは、それぞれの行または列ライン４８、５１の接続を可能にする結合パッド７３を含む。
ベース６８の上表面は、第１および第２の基準電位Ｖ1、Ｖ2をそれぞれ接続する大きな導電性基準パッド７４、７６の一対を含む。保護ダイオード６２、６４はそれぞれ、それぞれのトレース７２からそれぞれの基準パッド７４、７６へ延びる。保護ダイオード６２、６４は、トレース７２と基準パッド７４、７６をハンダ付け、または導電性エポキシなどの従来の表面装着結合技術によって電気的に接続される。
図３は、保護ダイオード６６が列ライン５１および行ライン４８に直接結合されている、別の実施形態を図示する。この実施形態は、図１の別個の行および列保護ダイオード６２、６４を排除する。
本実施形態において、保護ダイオード６６は行ライン４８の電圧がグリッド部５０の電圧を保護ダイオード６６のフォワードブレークダウン電圧を超えることを防止する。更に、保護ダイオード６６は、列ライン５１の電圧が行ライン４８の電圧を保護ダイオード６６の逆バイアスブレークダウン電圧分超えたときに電子の放電経路を提供する。
図４は、エミッタセット４６および保護ダイオード６６がｎ型半導体基板１００に統合された図３の電界放出ディスプレイ４０の１つの実施を示す。エミッタセット４６は、ｐ型材料によってｎ型基板１００のそれぞれのｐ−ウェル１０２上で形成され、保護ダイオード６６はｐ−ウェル１０２にそれぞれのｎ+領域１０４を形成することによって生成される。よって、ｐ−ウェル１０２は保護ダイオード６６のアノードを形成し、ｎ+領域１０４はカソードを形成する。ｐ−ウェル１０２は、また、基板１００に渡って延び、行ライン４８を接続する。ｐ−ウェル１０２とｎ型基板１００との間のｐｎ接合が導通するのを防止するために、ｎ型基板１００は正電圧にバイアスされる。ｎ+領域１０４は、絶縁層４７を介して通過する導電バイア１０６を介してそれぞれのグリッド部５０に接続される。グリッド部５０の電圧が保護ダイオード６６の逆バイアスブレークダウン電圧を上回って行ライン４８（図１）の電圧を超えるとき、保護ダイオード６６は行ラインからグリッド部５０に電子を導通する。行ライン４８の電圧が、保護ダイオード６６のフォワードバイアス電圧分、グリッド部５０の電圧を超えたとき、保護ダイオード６６はグリッド部５０から行ライン４８に電子を導通する。
図５は、電界放出ディスプレイ４０の他の実施態様を示す。このディスプレイでは、透明導電性アノード５４は、カソードが透明なアノード５４に結合された高圧ＥＳＤダイオード１２０によって、静電放電に対して保護される。ＥＳＤダイオード１２０のアノードは、基準電圧ＶREFで保持される基準トレース１１８に結合されている。ＥＳＤダイオード１２０は、約１５００から２５００ボルトのブレークダウン電圧を有する。これは、上述した保護ダイオード６２、６４のブレークダウン電圧よりも高い。なぜなら、透明アノード５４は、上述した２００から５００ボルトのダイオード６２、６４、６６をブレークダウンする約１から２ｋＶで動作するからである。
上記の保護ダイオード６２、６４と同様に、ＥＳＤダイオード１２０は、透明アノード５４の電圧がＥＳＤダイオード１２０のブレークダウン電圧よりも多く、基準電圧ＶREFを上回ると、静電誘導された電荷を放電するための電流路を提供する。従って、ＥＳＤダイオード１２０は、静電誘導された電荷が、透明アノード５４と、格子セクション５０またはエミッタセット４６（図１）などの電界放出ディスプレイ４０内の他の位置との間にアークすることを防止する。
パッケージングおよび出荷中にさらにＥＳＤ保護を提供するために、ＥＳＤテープ１２２のストリップは、行ライン４８および列ライン５１に取り付けられる。ＥＳＤテープ１２２は、市販の導電性テープである。ＥＳＤテープ１２２は、すべての行ライン４８および／または列ライン５１を基準電位ＶREFに結合する。ＥＳＤテープ１２２は、電界放出ディスプレイ４０の動作準備がなされると、除去され、行ライン４８および列ライン５１の電圧は独立して制御され得る。
図６は、本発明の他の実施態様を示す。この実施態様では、エミッタセット４６は、ガラス基板１３６の上面のクロム行ライン１３５上に形成される。本実施態様において、ＥＳＤダイオード１３８は、格子セクション５０を担持する絶縁層４７内に形成される。ＥＳＤダイオード１３８は、絶縁層４７をエッチングすることにより、行ライン１３５に到達するように孔を形成することによって形成される。次に、ｎ領域１３２は、直接行ライン１３５上の孔に堆積される。次に、ｐ領域１３４は、ｎ領域１３２の頂上にある孔内に堆積され、ｐ領域１３４とｎ領域１３２との間の界面はｐｎ接合を形成する。格子セクション５０が、クロムなどの導電性材料を絶縁層４７上に堆積およびパターニングすることによって形成されると、格子セクション５０の導電性材料は、ｐ領域１３４を覆い、そこに電気結合を形成する。従って、ダイオード１３８のカソードは、行ライン１３５に結合され、ダイオード１３８のアノードは、格子セクション５０に結合される。当業者は、上記の処理工程が、特定の応用に応じて改変され得ることを認識する。例えば、行ライン１３５に対する格子セクション５０が金属である場合、ｐ+およびｎ+領域は、ｐ領域１３４およびｎ領域１３２内に形成され、ＥＳＤダイオード１３８と、格子セクション５０および／または行ライン１３５との間の電気接触を向上させ得る。
上記より、本発明の例示的な実施態様を例示の目的で記載したが、様々な改変が、本発明の精神および範囲から逸脱せずになされ得ることは言うまでもない。例えば、図１の行保護ダイオード６４は、第２の基準電位Ｖ2に共通に結合されるものとして示されるが、当業者は、行保護ダイオード６４が、それぞれの基準電位に別個に結合され得ることを認識する。同様に、図６のダイオード構造は、半導体基板と共に実現するのに適用され得る。さらに、本明細書に記載するＥＳＤ保護回路は、ダイオードである必要はない。バイポーラトランジスタなどの他のＥＳＤ保護回路も使用され得る。また、図５の実施態様のＥＳＤダイオード１２０およびＥＳＤテープ１２２は、本明細書に記載される他の実施態様のいずれとも組合せ可能である。従って、本発明は添付の請求の範囲によってのみ限定される。
【図１】
0003992081.tif 000002
【図３】
0003992081.tif 000003
【図２】
0003992081.tif 000004
【図４】
0003992081.tif 000005
【図５】
0003992081.tif 000006
【図６】
0003992081.tif 000007