(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン領域となる第１半導体領域と、
この第１半導体領域の表面に形成されたベース領域となる第２導電型の第２半導体領域と、
この第２半導体領域の表面から前記第１半導体領域に達するように形成された複数の第１の溝と、
この各第１の溝の表面に絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域の表面であって、前記絶縁膜に接する位置に形成されたソース領域となる第１導電型の第３半導体領域とからなる半導体装置において、
前記第２半導体領域の表面に形成された第２の溝と、
前記第２の溝に埋め込まれた不純物が導入された多結晶半導体を備え、
前記不純物の拡散によって形成された前記第２半導体領域の底部は、前記第１の溝の深さよりも浅い位置で前記絶縁膜と接すると共に、前記第１の溝の深さよりも深い部分を有することを特徴とする半導体装置。
【請求項２】
前記第１の溝の下部の前記第１半導体領域の厚さは、他の第１半導体領域の厚さよりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ドレイン領域となる第１電動型の第１半導体領域の表面に、選択的に第２の溝を形成する工程、該第２の溝に不純物が導入された多結晶半導体を埋め込む工程、前記不純物を前記第１半導体領域に拡散する工程から第１の深さとこの第１の深さよりも深い第２の深さを有するベース領域となる第２半導体領域を形成する工程と、
前記第２半導体領域の表面から前記第１半導体領域に達すると共に、その底部が前記第１の深さよりも深く且つ前記第２の深さよりも浅い第１の溝を形成する工程と、
この第１の溝の表面に形成した絶縁膜を介してゲート電極を形成する工程と、
前記第２半導体領域の表面であって、前記絶縁膜に接する位置にソース領域となる第１導電型の第３半導体領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型のドレイン領域となる第１半導体領域と、
前記第１半導体領域の表面に選択的に第２の溝を形成し、この第２の溝に不純物が導入された多結晶半導体を埋め込み、前記不純物を前記第１半導体領域に拡散することにより形成された、前記第１半導体領域の表面に、第１の深さとこの第１の深さよりも深い第２の深さを有するベース領域となる第２半導体領域と、
この第２半導体領域の表面から前記第１半導体領域に達するように形成された複数の第１の溝と、
この各第１の溝の表面に絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域の表面であって、前記絶縁膜に接する位置に形成されたソース領域となる第１導電型の第３半導体領域と、からなる半導体装置において、
前記第２半導体領域の底部は、前記第１の溝の深さよりも浅い位置で前記絶縁膜と接すると共に、前記第１の溝の深さよりも深い部分を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法、特にＵ字型ゲートＭＯＳＦＥＴ（以下ＵＭＯＳという）およびその製造方法に関する。
【０００２】
【従来の技術】
図１７から図２１は、従来の縦型ＵＭＯＳの製造工程を示す図である。
まず、図１７に示すように、高濃度ｎ型半導体基板２０１上面に低濃度ｎ型エピタキシャル層２０２を形成する。
次に、図１８に示すように、低濃度ｎ型エピタキシャル層２０２の表面にｐ型不純物をイオン注入し、熱拡散を行い、ｐ型ベース領域２０３を形成する。
それから、図１９に示すように、ｐ型ベース領域２０３の表面にｎ型不純物およびｐ型不純物をそれぞれ所定の領域にイオン注入し、熱拡散を行い、それぞれｎ型ソース領域２０４、ｐ型ベースコンタクト領域２０５を形成する。
そして、図２０に示すように、ｎ型ソース領域２０４の表面からｐ型ベース領域２０３を貫通し、低濃度ｎ型エピタキシャル層２０２に達する深さまでＵ字型溝２０６を形成する。そのＵ字型溝２０６の底面および側面にゲート酸化膜２０７を形成する。その後Ｕ字型溝２０６中を高濃度ｎ型多結晶シリコン２０８で埋め込み、Ｕ字型ゲート電極２０９を形成する。
次に、図２１に示すように、Ｕ字型ゲート電極２０９上面に酸化膜２１０を形成し、さらに層間絶縁膜２１１を形成する。それからソース電極２１２をｎ型ソース領域２０４およびｐ型ベースコンタクト領域２０５に接続するように形成する。Ｕ字型ゲート電極２０９中の高濃度ｎ型多結晶シリコン２０８とソース電極２１２とはキャップ酸化膜２１０および層間絶縁膜２１１によって絶縁される。さらに高濃度ｎ型半導体基板２０１の下面にドレイン電極２１３を形成する。  上記工程により形成されたＵＭＯＳは、平面型のＤＭＯＳと比較して、ＪＦＥＴ抵抗分が存在しないため、同じ面積により多くのＭＯＳを形成できるため、素子の微細化、セル密度の増大が可能となり、その結果パワーＭＯＳＦＥＴの特性として重要なオン抵抗を低減することができる。
ＵＭＯＳは、Ｕ字型ゲート電極２０９がｐ型ベース領域２０３を貫通する構造になっている。また、ｐ型ベース領域２０３とドレイン領域との接合部には空乏層が広がる。この空乏層は図２１に示すようにＵ字型ゲート電極２０９下のドレイン領域にも広がり、Ｕ字型ゲート電極２０９底部のコーナ部に電界が集中しないようにしている。しかしながら、ドレイン電極２１３にサージ電圧が印加された場合、Ｕ字型ゲート電極２０９底部のコーナ部に電界が集中し、ゲート酸化膜２０７が破壊される可能性があるという問題がある。
【０００３】
【発明が解決しようとする課題】
本発明は前記問題を解決するものである。すなわち、ドレイン電極２１３にサージ電圧が印加された場合のＵ字型ゲート電極２０９の破壊を防止する構造を有するＵＭＯＳの構造および製造方法を提案するものである。
【０００４】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明は、第１導電型のドレイン領域となる第１半導体領域と、この第１半導体領域の表面に形成されたベース領域となる第２導電型の第２半導体領域と、この第２半導体領域の表面から前記第１半導体領域に達するように形成された複数の第１の溝と、この各第１の溝の表面に絶縁膜を介して形成されたゲート電極と、前記第２半導体領域の表面であって、前記絶縁膜に接する位置に形成されたソース領域となる第１導電型の第３半導体領域とからなる半導体装置において、前記第２半導体領域の表面に形成された第２の溝と、前記第２の溝に埋め込まれた不純物が導入された多結晶半導体を備え、前記不純物の拡散によって形成された前記第２半導体領域の底部は、前記第１の溝の深さよりも浅い位置で前記絶縁膜と接すると共に、前記第１の溝の深さよりも深い部分を有することを特徴とする。
請求項２に記載の発明は、前記第１の溝の下部の前記第１半導体領域の厚さは、他の第１半導体領域の厚さよりも厚いことを特徴とする。
請求項３に記載の発明は、ドレイン領域となる第１電動型の第１半導体領域の表面に、選択的に第２の溝を形成する工程、該第２の溝に不純物が導入された多結晶半導体を埋め込む工程、前記不純物を前記第１半導体領域に拡散する工程から第１の深さとこの第１の深さよりも深い第２の深さを有するベース領域となる第２半導体領域を形成する工程と、前記第２半導体領域の表面から前記第１半導体領域に達すると共に、その底部が前記第１の深さよりも深く且つ前記第２の深さよりも浅い第１の溝を形成する工程と、この第１の溝の表面に形成した絶縁膜を介してゲート電極を形成する工程と、前記第２半導体領域の表面であって、前記絶縁膜に接する位置にソース領域となる第１導電型の第３半導体領域を形成する工程と、を備えたことを特徴とする。
請求項４に記載の発明は、第１導電型のドレイン領域となる第１半導体領域と、前記第１半導体領域の表面に選択的に第２の溝を形成し、この第２の溝に不純物が導入された多結晶半導体を埋め込み、前記不純物を前記第１半導体領域に拡散することにより形成された、前記第１半導体領域の表面に、第１の深さとこの第１の深さよりも深い第２の深さを有するベース領域となる第２半導体領域と、この第２半導体領域の表面から前記第１半導体領域に達するように形成された複数の第１の溝と、この各第１の溝の表面に絶縁膜を介して形成されたゲート電極と、前記第２半導体領域の表面であって、前記絶縁膜に接する位置に形成されたソース領域となる第１導電型の第３半導体領域と、からなる半導体装置において、前記第２半導体領域の底部は、前記第１の溝の深さよりも浅い位置で前記絶縁膜と接すると共に、前記第１の溝の深さよりも深い部分を有することを特徴とする。
【０００５】
【作用】
上記半導体装置の製造方法により、ベース領域底部に凸状の部分を有する構造のＵＭＯＳを形成することができる。このＵＭＯＳは、ドレイン電極にサージ電圧が印加された場合に、ドレイン電極からの距離の短いベース領域底部の凸状の部分に電界を集中させることにより、ゲート電極底部のコーナ部の電界集中を抑制し、ゲート電極の破壊を防止することが可能になる。
【０００６】
【発明の実施の形態】
以下に本発明の実施の形態を説明する。
図１から図６は本発明実施の形態１の製造工程を示す図である。これは縦型ＵＭＯＳの製造工程を示す図である。
【０００７】
まず、図１に示すように、高濃度ｎ型半導体基板１０１上に低濃度ｎ型エピタキシャル層１０２を形成する。
次に、図２に示すように、低濃度ｎ型エピタキシャル層１０２表面に不純物導入用溝１０３を形成する。
【０００８】
そして、図３に示すように、不純物導入用溝１０３の底面および側面に、ｐ型不純物を導入し、ｐ型不純物の含まれた領域１０４を形成する。ｐ型不純物の含まれた領域１０４を形成する方法としては、例えば、不純物導入用溝１０３の底面および側面にボロンガラスを形成し熱拡散する方法等が考えられる。
次に、図４に示すように、熱処理を行い、ｐ型不純物の含まれた領域１０４かの不純物拡散によりｐ型ベース領域１０５を形成する。さらに、不純物導入用溝１０３の内部に、高濃度ｐ型多結晶シリコン１０６を埋め込む。
【０００９】
それから、図５に示すように、ｎ型ソース領域１０７をイオン注入および熱拡散により形成した後、Ｕ字型ゲート電極１１１を形成する。Ｕ字型ゲート電極１１１の形成は、まずＵ字型溝１０８を形成し、そのＵ字型溝１０８の底面および側面にゲート酸化膜１０９を形成し、それからＵ字型溝１０８に高濃度ｎ型多結晶シリコン１１０を形成する。
そして、図６に示すように、高濃度ｎ型多結晶シリコン１１０の表面を酸化し、キャップ酸化膜１１２を形成し、さらに層間絶縁膜１１３を形成する。そして、ソース電極１１４をｎ型ソース領域１０７および高濃度ｐ型多結晶シリコン１０６に接続されるように形成する。また、高濃度ｎ型半導体基板１０１の下面にドレイン電極１１５を形成する。
【００１０】
ここで不純物導入用溝１０３およびｐ型ベース領域１０５は以下の条件を満たすように形成する。
まず、不純物導入用溝１０３の深さはＵ字型ゲート電極１１１の深さ以下でなければならない。不純物導入用溝１０３の深さがＵ字型ゲート電極１１１の深さよりも深い場合、図７に示すようにＵ字型ゲート電極１１１がｐ型ベース領域１０５を貫通しない構造になる。この構造ではＵ字型ゲート電極１１１に所定の電圧を与えてもチャネルが開かず、ＵＭＯＳとしての動作を示さない。
また、ｐ型ベース領域１０５について、その横方向の拡散距離はＵ字型ゲート電極１１１の側面に到達し、ＵＭＯＳの所定の閾値電圧を得るように形成する。ｐ型ベース領域１０５がＵ字型ゲート電極１１１の側面に到達しない場合、図８に示すようにドレイン電極１１５とソース電極１１４との間はｎ型領域で繋がってしまい、ＵＭＯＳとして動作しない。一方、縦方向の拡散距離はＵ字型ゲート電極１１１の底部のコーナ部に電界が集中しないように、ある深さ以上なければならない。ただし深すぎる場合は素子の耐圧が低下してしまう。したがってｐ型ベース領域１０５の縦方向の拡散距離はある範囲に規定される。
【００１１】
ｐ型ベース領域１０５の縦方向、横方法の拡散距離は不純物導入用溝１０３の幅と深さ（深さはＵ字型ゲート電極１１１の深さ以下）拡散工程等により制御する。
【００１２】
上記製造方法によって形成された縦型ＵＭＯＳは、ｐ型ベース領域１０５底部が凸状に形成される。これによってドレイン電極１１５にサージ電圧が印加された場合、電界はこの凸状の部分に集中する。したがってＵ字型ゲート電極１１１の底部のコーナ部に電界が集中することによるゲートの破壊を防止することができる。
【００１３】
また図１から図６は縦型ＵＭＯＳの製造工程について示したが、横型ＵＭＯＳについて適用しても同様の効果を得ることができる。図９は本実施の形態の製造方法を横型ＵＭＯＳについて適用した場合のデバイス構造を示す図である。この場合はドレイン電極１１９とソース電極１２０とが高濃度ｎ型半導体基板の同じ面側に形成されている。ここで１１６は低濃度ｐ型半導体基板、１１７は高濃度ｎ型埋め込み層、１１８は高濃度ドレインコンタクト領域である。ドレイン電極１１９は高濃度ｎ型ドレインコンタクト領域１１８に接続されている。
【００１４】
また図１０から図１５は本発明実施の形態２の製造工程を示す図である。この構成は実施の形態１の製造工程において、ｐ型ベース領域１０５の形成方法を変更したものである。すなわち、図１２に示すように不純物導入用溝１０３中に高濃度ｐ型多結晶シリコン１２１を埋め込む。図１３で熱処理を施すことにより、高濃度ｐ型多結晶シリコン１２１からの固層拡散により、ｐ型ベース領域１２２を形成する。また図１５でソース電極１１４はｎ型ソース領域１０７と高濃度ｐ型多結晶シリコン１２１に接続する。このような構成をとることで、実施の形態１の場合に比べて、工程数の削減が可能となる。
【００１５】
また図１６は本発明実施の形態３のＵＭＯＳの製造工程により製造されるデバイス構造を示す図である。本実施の形態は実施の形態２に対して、ｐ型ベースコンタクト領域１２３の形成工程を付加したものである。ｐ型ベース領域１２２において長い拡散距離が必要な場合、高濃度ｐ型多結晶シリコン１２１の表面濃度が低下してしまい、ソース電極１１４との接合においてオーミック特性が得られなくなる。しかしその場合でもｐ型ベースコンタクト領域１２３の形成工程を付加することによって、ソース電極１１４と高濃度ｐ型多結晶シリコン１２１とのオーミック接合を実現することができる。また実施の形態１においてもｐ型ベースコンタクト領域の形成工程を付加することにより、ソース電極１１４と高濃度ｐ型多結晶シリコン１０６とのコンタクトのオーミック性の向上とコンタクト抵抗の低減とを図ることができる。
【００１６】
【発明の効果】
本発明により、以下のような効果が得られる。
第一に、ＵＭＯＳにおいてｎ型ドレイン領域となるｎ型半導体基板の第１主面表面に、不純物拡散用溝を形成し、その不純物拡散用溝の底面および側面をｐ型不純物を導入し、その後の熱拡散により凸状の底部を有するｐ型ベース領域を形成することにより、ドレイン電極にサージ電圧が印加された場合のＵ字型ゲート電極の底部のコーナ部の電界集中によるゲート破壊を防止することができる。  また第二に、不純物拡散用溝に高濃度ｐ型多結晶シリコンを埋め込み、熱処理を行う、つまり高濃度ｐ型多結晶シリコンからの固層拡散によりｐ型ベース領域の形成を行うことにより、不純物導入用溝の底面および側面にボロンガラスを形成し熱拡散する等、何らかの方法により不純物導入用溝の底面および側面にｐ型不純物を導入し、その後に不純物拡散用溝に高濃度ｐ型多結晶シリコンを埋め込む方法等と比較して、工程数の削減が可能となる。
また第三に、上記構成において、ｐ型ベースコンタクト領域を形成する工程を付加することによってソース電極とｐ型ベース領域との間の接合のオーミック性向上とコンタクト抵抗の削減とを図ることができる。
【図面の簡単な説明】
【図１】本発明実施の形態１のＵＭＯＳの製造工程を示す図である。
【図２】実施の形態１のＵＭＯＳの製造工程を示す図である。
【図３】実施の形態１のＵＭＯＳの製造工程を示す図である。
【図４】実施の形態１のＵＭＯＳの製造工程を示す図である。
【図５】実施の形態１のＵＭＯＳの製造工程を示す図である。
【図６】実施の形態１のＵＭＯＳの製造工程を示す図である。
【図７】ｐ型ベース領域を形成する条件を説明する図である。
【図８】ｐ型ベース領域を形成する条件を説明する図である。
【図９】実施の形態１のＵＭＯＳの製造工程を横型ＵＭＯＳに適用した場合に製造されるデバイス構造を示す図である。
【図１０】実施の形態２のＵＭＯＳの製造工程を示す図である。
【図１１】実施の形態２のＵＭＯＳの製造工程を示す図である。
【図１２】実施の形態２のＵＭＯＳの製造工程を示す図である。
【図１３】実施の形態２のＵＭＯＳの製造工程を示す図である。
【図１４】実施の形態２のＵＭＯＳの製造工程を示す図である。
【図１５】実施の形態２のＵＭＯＳの製造工程を示す図である。
【図１６】実施の形態３のＵＭＯＳの製造工程により製造されるデバイス構造を示す図である。
【図１７】従来の技術のＵＭＯＳの製造工程を示す図である。
【図１８】従来の技術のＵＭＯＳの製造工程を示す図である。
【図１９】従来の技術のＵＭＯＳの製造工程を示す図である。
【図２０】従来の技術のＵＭＯＳの製造工程を示す図である。
【図２１】従来の技術のＵＭＯＳの製造工程を示す図である。
【符号の説明】
１０１  高濃度ｎ型半導体基板
１０２  低濃度ｎ型エピタキシャル層
１０３  不純物導入用溝
１０４  ｐ型不純物の含まれた領域
１０５  ｐ型ベース領域
１０６  高濃度ｐ型多結晶シリコン
１０７  ｎ型ソース領域
１０８  Ｕ字型溝
１０９  ゲート酸化膜
１１０  高濃度ｎ型多結晶シリコン
１１１  Ｕ字型ゲート電極
１１２  キャップ酸化膜
１１３  層間絶縁膜
１１４  ソース電極
１１５  ドレイン電極
１１６  低濃度ｐ型半導体基板
１１７  高濃度ｎ型埋め込み層
１１８  高濃度ドレインコンタクト領域
１１９  ドレイン電極
１２０  ソース電極
１２１  高濃度ｐ型多結晶シリコン
１２２  ｐ型ベース領域
１２３  ｐ型ベースコンタクト領域
２０１  高濃度ｎ型半導体基板
２０２  低濃度ｎ型エピタキシャル層
２０３  ｐ型ベース領域
２０４  ｎ型ソース領域
２０５  ｐ型ベースコンタクト領域
２０６  Ｕ字型溝
２０７  ゲート酸化膜
２０８  高濃度ｎ型多結晶シリコン
２０９  Ｕ字型ゲート電極
２１０  キャップ酸化膜
２１１  層間絶縁膜
２１２  ソース電極
２１３  ドレイン電極
【図１】
0004000669.tif 000002
【図２】
0004000669.tif 000003
【図３】
0004000669.tif 000004
【図４】
0004000669.tif 000005
【図５】
0004000669.tif 000006
【図６】
0004000669.tif 000007
【図７】
0004000669.tif 000008
【図８】
0004000669.tif 000009
【図９】
0004000669.tif 000010
【図１０】
0004000669.tif 000011
【図１１】
0004000669.tif 000012
【図１２】
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【図１３】
0004000669.tif 000014
【図１４】
0004000669.tif 000015
【図１５】
0004000669.tif 000016
【図１６】
0004000669.tif 000017
【図１７】
0004000669.tif 000018
【図１８】
0004000669.tif 000019
【図１９】
0004000669.tif 000020
【図２０】
0004000669.tif 000021
【図２１】
0004000669.tif 000022