(57)【特許請求の範囲】
【請求項１】
半導体基板主面にセンスセルとメインセルとを形成した半導体装置において、
前記センスセルとメインセルとの間に不活性セルが配置されており、前記不活性セルには、前記メインセル及びセンスセルのチャネル形成領域と同一導電型で略同じ不純物濃度の半導体層が形成され、該半導体層にメインセル又はセンスセルの何れか一方のソース配線が接続されていることを特徴とする半導体装置。
【請求項２】
半導体基板主面にセンスセルとメインセルとを形成した半導体装置において、
前記センスセルとメインセルとの間に不活性セルが配置されており、前記不活性セルには、前記メインセル及びセンスセルのチャネル形成領域と同一導電型で略同じ不純物濃度の半導体層が形成され、該半導体層にメインセル又はセンスセルの何れか一方のソース配線が接続され、前記不活性セルの拡散層が互いに接続されていることを特徴とする半導体装置。
【請求項３】
前記不活性セルがセンスセルの周囲に矩形環状に形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記不活性セルの電位が固定されていることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記不活性セルが接地電位に固定されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板主面にセンスセルとメインセルとを形成した半導体装置において、
前記センスセルとメインセルとの間に不活性セルが配置されており、前記不活性セルには、前記メインセル及びセンスセルのチャネル形成領域と同一導電型で略同じ不純物濃度の半導体層が形成され、該半導体層がフローティングとなっていることを特徴とする半導体装置。
【請求項７】
半導体基板主面にセンスセルとメインセルとを形成した半導体装置において、
前記センスセルの周囲にフローティングの不活性セルが配置され、前記フローティングの不活性セルの周囲に接地電位に固定された不活性セルが配置され、前記接地電位に固定された不活性セルの周囲にメインセルが配置されていることを特徴とする半導体装置。
【請求項８】
前記メインセルがスイッチングレギュレータのメインスイッチとして用いられることを特徴とする請求項１乃至請求項７の何れか一項に記載の半導体装置。
【請求項９】
夫々が縦型ＭＩＳＦＥＴで構成されたメインセル及びセンスセルを半導体基板主面内に具備した半導体装置において、
前記メインセルとセンスセルとが配置された半導体領域の間にラテラル方向の寄生電流を阻止する領域が配置されており、前記寄生電流を阻止する領域には、前記メインセル及びセンスセルのチャネル形成領域と同一導電型で略同じ不純物濃度の半導体層が形成され、該半導体層にメインセル又はセンスセルの何れか一方のソース配線が接続されていることを特徴とする半導体装置。
【請求項１０】
前記寄生電流を阻止する領域は、前記メインセル及びセンスセルと同一導電型ウエル領域を有し、前記ウエル領域内には前記半導体基板と同一導電型の半導体領域が形成されていないことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、大電流を処理する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置は、他の部品等と基板に実装され電子装置として用いられている。こうした電子装置は直流電源によって駆動されており、このため通常の使用では、商用電源である交流電源から直流電源を得るためのＡＣ−ＤＣコンバータ、更に、得られた直流電源から、回路ごとに異なる複数の電圧を供給するためのＤＣ−ＤＣコンバータが必要となる。このようなＡＣ−ＤＣコンバータ或いはＤＣ−ＤＣコンバータ等の電源回路は、電子装置に内蔵させる或いは外付けのアダプタとして提供することによって、直流電源を供給している。
【０００３】
こうした電源回路では、変圧用のトランス、平滑用の大容量コンデンサ、チョークコイル等の集積回路化が困難な部品が用いられるために、小電力信号を処理する制御回路を集積回路化してディスクリートな部品と組み合わせる手法が取られてきた。このため、電源回路の小型化には自ずと限界があった。
【０００４】
然し乍ら電子装置の小型化が進み、他の回路が集積化によって飛躍的に小型化されていくに連れて、電子装置の容積或いは重量に占める電源回路の比重が相対的に高くなり、このためこうした電源回路についても大幅な小型化が求められつつあり、今後この傾向は更に進むものと考えられる。
【０００５】
このような電源としては、スイッチングレギュレータが多用されている。スイッチングレギュレータでは、交流入力電圧を一旦整流した後にトランジスタのオン・オフ回路によって交流に変換し、再び整流回路によって直流に変換して出力電圧としているが、トランジスタがパルス幅制御されたオン・オフ動作を行なうため、損失が少ないので変換効率が高い。加えて、スイッチング周波数を高くすることによって、トランス、チョークコイル、コンデンサ等を小型化できるので、電源回路が軽量化される等の利点がある。こうしたスイッチングレギュレータの回路例を図１に示す。
【０００６】
スイッチングレギュレータ（破線図示）では、パワーＭＩＳＦＥＴによって構成されるメインスイッチＭＳとスタータースイッチＳＳと高抵抗の起動抵抗ＳＲとからなる高電圧部（二点鎖線図示）と、小電圧信号を処理する制御部からなっている。このようなスイッチングレギュレータを集積回路化するためには、高電圧部の集積化が必要となってくる。
【０００７】
メインスイッチＭＳとなるＭＩＳＦＥＴは、大電流を処理する必要性から、複数のセルを並列に接続したメッシュゲート構造が採用されている。そして、このメッシュゲート構造のＦＥＴでは、個々のセルが略同じ条件で形成されているので略同じ動作をすると考えられる。このため、形成された複数のセルの大部分をメインセルとして用い、一部を電流検出用のセンスセルとして用いた場合には、メインセルに流れる電流とセンスセルに流れる電流とは、夫々のセル数に比例すると考えられるので、このセンスセルに流れる電流から、メインセルに流れる電流を推定することができる。
【０００８】
このため、センスセルに流れる電流によってセンス抵抗Ｒｃｓに表われる電圧を規定の電圧とコンパレータＣ−Ａｍｐによって比較することによって、過電流を検知する過電流保護等が行なわれている。
【０００９】
【発明が解決しようとする課題】
こうしたセンスセルでは、熱的な条件等の動作環境をメインセルと整合させるために、メインセルに隣接してセンスセルが配置されている。例えば、特開平８−４６１９３号公報に記載されているＩＧＢＴ（Insulated Gate Bipolar Transistor）では、「電流検出セルが主電流側ユニットセルに挟まれている」構成とされている。
【００１０】
本発明者は、こうした構成のセンスセルについて検討を進めたが、ゲート電圧が高くなるに連れて、メインセルのドレイン電流とセンスセルのドレイン電流とがセル数に比例せず、センスセルのドレイン電流がセル数から予想される電流値よりも低く表われ、ドレイン電流とセル数とが比例しなくなる実験結果が得られた。
【００１１】
ドレイン電流とセル数とが比例しなくなると、センスセルによる検知結果から推定した電流値とメインセルに実際に流れている電流とが異なることとなり、前述した過電流保護が機能しなくなることも考えられる。
【００１２】
本発明の課題は、前述した問題を解決し、メインセルと挙動の類似したセンスセルを形成することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面にセンスセルとメインセルとを形成した半導体装置において、前記センスセルとメインセルとの間に不活性セルを配置する。
また、半導体基板主面にセンスセルとメインセルとを形成した半導体装置において、前記センスセルとメインセルとの間に不活性セルを配置し、前記不活性セルの拡散層を互いに接続する。
更に、半導体基板主面にセンスセルとメインセルとを形成した半導体装置において、前記センスセルの周囲にフローティングの不活性セルを配置し、前記フローティングの不活性セルの周囲に接地電位に固定された不活性セルを配置し、前記接地電位に固定された不活性セルの周囲にメインセルを配置する。
上述した手段によれば、センスセルから隣接するメインセルへ流れる寄生電流を防止することができるので、信頼性の高いセンスセルを形成することが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
図２は、本発明の一実施の形態の半導体装置の概略構成を示す平面図であり、図３は、図２中のａ−ａ線に沿った縦断面図である。
図２，図３に示すのは、スイッチングレギュレータの高電圧部を構成するメインスイッチとなるＭＩＳＦＥＴ ＭＳのセンスセル及びメインセルであり、夫々のセルとなるＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってｎ−型層２を形成した半導体基板に形成される。
【００１６】
メインスイッチとなるＭＩＳＦＥＴは、プレーナ構造のセルを規則的に複数配置し、これら複数のセルの一部（図２では１セルであるが複数のセルを集中或いは分散して配置してもよい）をセンスセルとして用い、大部分のセルをメインセルとして用いている。
【００１７】
各セルは、半導体基板主面にゲート絶縁膜３を介してゲート４を設け、隣接するセルの各ゲート４が互いに接続され、各セルを並列接続したメッシュゲート構造となっている。
【００１８】
各セルでは、半導体基体１上に形成されたｎ−型層２がドレイン領域となり、半導体基板主面に形成されたｐ型層５がチャネルの形成されるベース領域となり、ｐ型層５内に形成されたｎ＋型層６がソース領域となる縦型ＭＩＳＦＥＴとなっている。
【００１９】
ソースとなるｎ＋型層６は、層間絶縁膜７を介して半導体基板主面上に形成され、例えばシリコンを含有させたアルミニウムを用いたセンスセルのソース配線８或いはメインセルのソース配線９と電気的に接続されている。このソース配線８，９は、ソースとなるｎ＋型層６の他に、ベース電位を一定とするために、ｐ型層５に設けられたｐ＋型のコンタクト層１０にも電気的に接続されている。
【００２０】
ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基体１と導通するドレイン電極が、例えばニッケル，チタン，ニッケル，銀を積層した積層膜として形成される。
【００２１】
本実施の形態の半導体装置では、センスセルとメインセルとの間に不活性セルを配置する。具体的には、前記不活性セルがセンスセルの周囲に矩形環状に形成されている。この不活性セルにはソースとなる基板１と同一導電型のｎ＋型層６を形成しない。
【００２２】
そして、前記不活性セルのｐ型層５は、互いに接続されてセンスセルの周囲に矩形環状に形成されて、メインセルのソース配線９に接続されて、接地電位に固定されている。なお、不活性セルのｐ型層５は、センスセルのソース配線８に接続してもよい。
【００２３】
本実施の形態の半導体装置では、メインセルとセンスセルとの間に不活性セルを配置することによって、センス抵抗に生じる電位差によりセンスセルのソースの電位が上昇したときに、センスセルから隣接するメインセルへのラテラル方向に流れる寄生電流を阻止することができる。すなわち、前記不活性セルは前記ラテラル方向に流れる寄生電流阻止領域として機能する。このため、センスセルとメインセルとの電流密度が一致するので高精度な電流検出が可能になる。
【００２４】
これに対して、例えば、図４及び図５に示す不活性セルを配置していない従来のセンスセルでは、センス抵抗に生じる電位差によりセンスセルのソースの電位が上昇したときに、センスセルから隣接するメインセルへのラテラル方向に流れる寄生電流が生じ、センスセルとメインセルとの電流密度が一致しなくなる。
【００２５】
図６に示すのは、本実施の形態のセンスセル及びメインセルの電流特性を測定した結果を表したグラフであり、図７に示すのは、従来のセンスセル及びメインセルの電流−電圧特性をゲート電圧を変えて測定した結果を表したグラフである。何れも、メインセル、センスセル、ＦＬＲ（Field Limiting Ring）のみで構成したテスト用エレメント（ＴＥＧ）を作成し、センス抵抗としては２．２ＫΩの抵抗を接続して測定を行なった。
【００２６】
図から明らかなように、従来のセンスセルでは、電流が増加するに連れてセンス抵抗に接続されているソースの電位が上昇し、接地電位となっているメインセルのソースとの間の電位差が大きくなり、センスセルのソースがメインセルのドレインとして作用して、ラテラル方向に電流が流れてしまう。このため、ゲート電圧を上げる程メインセルと比較してセンスセルに流れる電流が減少し、セル数と電流との比が一致しなくなる。本実施の形態のセンスセルではセンスセルの周囲に不活性セルを配置してあるために、ラテラル方向に電流が流れないので、セル数と電流との比が一致する。具体的には、ゲート電圧１０Ｖ，ドレイン電圧１０Ｖの状態で、従来のセンスセルではセル数の比が１．８９％であるのに対して電流の比は０．２６％となっているが、本実施の形態のセンスセルではセル数の比が２．０８％であるのに対して電流の比は２．２７％となっておりセル数の比と電流の比とが略一致している。
【００２７】
続いて、前述した半導体装置の製造方法を図８乃至図１１を用いて工程毎に説明する。
先ず、例えばヒ素（Ａｓ）が導入された単結晶珪素からなるｎ＋型半導体基体１上に、エピタキシャル成長によってｎ−型層２を形成する。この状態を図８に示す。
【００２８】
次に、ｐ型層５（ウエル）をホトリソグラフィによるマスクを用いたイオン注入によって形成した後、半導体基板主面に、熱酸化膜或いは熱酸化膜にＣＶＤ（Chemical Vapor Diposition）による酸化珪素膜を積層したゲート絶縁膜３を形成し、半導体基板主面全面にゲート４となる多結晶珪素膜４´をＣＶＤにより形成し、この多結晶珪素膜４´に、ゲート４となる領域には例えばリンを導入する。この状態を図９に示す。
【００２９】
次に、多結晶珪素膜４´を、エッチング除去によってパターニングし、ゲート４を形成し、ＭＩＳＦＥＴのチャネルとなるｐ型層１１、ｎ＋型層６，コンタクト層１０をホトリソグラフィによるマスクを用いたイオン注入によって形成する。この際に不活性セルの領域では、ｐ型層５はセンスセルの周囲に矩形環状に形成し、ｎ＋型層６形成のイオン注入の際には不活性セルの領域をマスクしてｎ＋型層６を形成しない。この状態を図１０に示す。
【００３０】
次に、半導体基板主面上の全面に、例えばＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、ＳＯＧ（Spin On Glass）膜を塗布形成して層間絶縁膜７を形成し、この層間絶縁膜７に、ソース領域となるｎ＋型層６を露出させる開口を設ける。この状態を図１１に示す。
【００３１】
次に、この開口内を含む半導体基板主面上の全面に例えばシリコンを含むアルミニウムからなる導電膜（金属膜）を形成し、この金属膜をパターニングして、ソース配線８，９を形成して、図３に示す状態となる。
【００３２】
この後、例えばソースガスの主体としてテトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズマＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、半導体基板主面の全面を覆う保護絶縁膜を形成し、ｎ＋型半導体基体１の裏面に研削処理を施し、この裏面に例えば蒸着によりニッケル，チタン，ニッケル，銀を順次積層したドレイン電極を形成する。
【００３３】
なお、本実施の形態の半導体装置では、ゲート４形成前に形成するｐ型層５（ウエル）を互いに接続させてあるが、図１２に平面を、図１３に図１２中のａ−ａ線に沿った縦断面を示すように、ゲート４形成後に形成するｐ型層１１（チャネル）の横方向拡散によって不活性セルを夫々接続することも可能である。
【００３４】
（実施の形態２）
図１４は、本発明の他の実施の形態の半導体装置の概略構成を示す平面図であり、図１５は、図１４中のａ−ａ線に沿った縦断面図である。
図１４，図１５に示すのは、スイッチングレギュレータの高電圧部を構成するメインスイッチとなるＭＩＳＦＥＴ ＭＳのセンスセル及びメインセルであり、夫々のセルとなるＭＩＳＦＥＴは、例えば単結晶珪素からなるｎ＋型半導体基体１に、例えばエピタキシャル成長によってｎ−型層２を形成した半導体基板に形成される。
【００３５】
メインスイッチとなるＭＩＳＦＥＴは、プレーナ構造のセルを規則的に複数配置し、これら複数のセルの一部（図１４では１セルであるが複数のセルを集中或いは分散して配置してもよい）をセンスセルとして用い、大部分のセルをメインセルとして用いている。
【００３６】
各セルは、半導体基板主面にゲート絶縁膜３を介してゲート４を設け、隣接するセルの各ゲート４が互いに接続され、各セルを並列接続したメッシュゲート構造となっている。
【００３７】
各セルでは、半導体基体１上に形成されたｎ−型層２がドレイン領域となり、半導体基板主面に形成されたｐ型層１１がチャネルの形成されるベース領域となり、ｐ型層１１内に形成されたｎ＋型層６がソース領域となる縦型ＦＥＴとなっている。
【００３８】
ソースとなるｎ＋型層６は、層間絶縁膜７を介して半導体基板主面上に形成され、例えばシリコンを含有させたアルミニウムを用いたセンスセルのソース配線８或いはメインセルのソース配線９と電気的に接続されている。このソース配線８，９は、ソースとなるｎ＋型層６の他に、ベース電位を一定とするために、ｐ型層５に設けられたｐ＋型のコンタクト層１０にも電気的に接続されている。
【００３９】
ドレインの接続領域としては、半導体基板裏面の全面に、ｎ＋型半導体基体１と導通するドレイン電極が、例えばニッケル，チタン，ニッケル，銀を積層した積層膜として形成される。
【００４０】
本実施の形態の半導体装置では、センスセルとメインセルとの間に、フローティングの不活性セル及び電位の固定された不活性セルを配置する。具体的には、前記フローティングの不活性セルがセンスセルの周囲に矩形環状に形成され、電位の固定された不活性セルがフローティングの不活性セルの周囲に矩形環状に形成されている。これらの不活性セルには何れもソースとなるｎ＋型層６を形成しない。
【００４１】
そして、前記不活性セルのｐ型層５は、互いに接続されてセンスセルの周囲に矩形環状に形成されて、フローティングの不活性セルではソース配線８，９に接続されていないが、電位の固定される不活性セルではメインセルのソース配線９に接続されて、接地電位に固定されている。なお、電位の固定される不活性セルのｐ型層５は、センスセルのソース配線８に接続してもよい。
【００４２】
本実施の形態の半導体装置では、メインセルとセンスセルとの間に不活性セルを配置することによって、センス抵抗に生じる電位差によりセンスセルのソースの電位が上昇したときに、センスセルから隣接するメインセルへのラテラル方向に流れる寄生電流を防止することができる。このため、センスセルとメインセルとの電流密度が一致するので高精度な電流検出が可能になる。
【００４３】
図１６に示すのは、本実施の形態のセンスセル及びメインセルの電流特性を測定した結果を表したグラフである。前述の測定と同様に、メインセル、センスセル、ＦＬＲ（Field Limiting Ring）のみで構成したＴＥＧを作成し、センス抵抗としては２．２ＫΩの抵抗を接続して測定を行なった。
【００４４】
図から明らかなように、従来のセンスセルでは、電流が増加するに連れてセンス抵抗に接続されているソースの電位が上昇し、接地電位となっているメインセルのソースとの間の電位差が大きくなり、センスセルのソースがメインセルのドレインとして作用して、ラテラル方向に電流が流れてしまう。このため、ゲート電圧を上げる程メインセルと比較してセンスセルに流れる電流が減少し、セル数と電流との比が一致しなくなる。本実施の形態のセンスセルではセンスセルの周囲に不活性セルを配置してあるために、ラテラル方向に電流が流れないので、従来のセンスセルと比較するとセル数の比と電流の比とが一致している。
【００４５】
また、本実施の形態のセンスセルでは、図２，図３に示す実施の形態のセンスセルと比較した場合には、センスセルの寄生ＪＦＥＴが働きにくいために、メインセルとセンスセルとのオン抵抗に差が生じてしまう。このため、メインセルに比べてセンスセルの電流が増加することとなり、前述した実施の形態のセンスセル程はセル数の比と電流の比とが一致していないが、センス感度が向上する利点がある。
【００４６】
具体的には、ゲート電圧１０Ｖ，ドレイン電圧１０Ｖの状態で、本実施の形態のセンスセルではセル数の比が２．９４％であるのに対して電流の比は５．３１％となっている。
【００４７】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば本発明は、パワーＭＩＳＦＥＴを設けた半導体装置以外にも、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等を設けた半導体装置にも適用が可能である。
【００４８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、メインセルとセンスセルとの間に不活性セルを配置することによって、センスセルから隣接するメインセルへのラテラル方向に流れる寄生電流を防止することができるという効果がある。
（２）本発明によれば、上記効果（１）により、センスセルとメインセルとの電流密度が一致するので高精度な電流検出が可能になるという効果がある。
（３）本発明によれば、上記効果（２）により、過電流保護を有効に行なうことができるという効果がある。
【図面の簡単な説明】
【図１】スイッチングレギュレータの構成を示す回路図である。
【図２】本発明の一実施の形態である半導体装置の要部を示す平面図である。
【図３】図２中のａ−ａ線に沿った縦断面図である。
【図４】従来の半導体装置の要部を示す平面図である。
【図５】図４中のａ−ａ線に沿った縦断面図である。
【図６】本実施の形態のセンスセル及びメインセルの特性を示すグラフである。
【図７】従来のセンスセル及びメインセルの特性を示すグラフである。
【図８】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置の要部を製造工程毎に示す縦断面図である。
【図１２】本発明の変形例の要部を示す平面図である。
【図１３】図１２中のａ−ａ線に沿った縦断面図である。
【図１４】本発明の他の実施の形態である半導体装置の要部を示す平面図である。
【図１５】図１４中のａ−ａ線に沿った縦断面図である。
【図１６】本実施の形態のセンスセル及びメインセルの特性を示すグラフである。
【符号の説明】
１…半導体基体、２…ｎ−型層（ドレイン領域）、３…ゲート絶縁膜、４…ゲート、５…ｐ型層（チャネル形成領域）、６…ｎ＋型層（ソース領域）、７…層間絶縁膜、８，９…ソース配線、１０…コンタクト層、１１…ｐ型層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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