(57)【要約】【課題】生産性を向上できる半導体装置および半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、ゲート絶縁層と、を有する。第１半導体領域は、第１部分と、第２部分と、を有する。第１部分は、第１方向に延びている。第２部分の第１方向に直交する第２方向の長さは、第１部分の第２方向の長さよりも長い。第２部分は、第１方向に延びている。第１部分と第２部分は、第１方向および第２方向に直交する第３方向において交互に設けられている。第３半導体領域の一部は、第２部分の間に位置している。第３半導体領域の第２導電形の不純物濃度は、第２半導体領域の第２導電形の不純物濃度よりも小さい。ゲート電極は、第２部分の上に設けられている。【選択図】図１
2016171232.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びる複数の第１部分と、
前記第１方向に直交する第２方向の長さが前記第１部分の前記第２方向の長さよりも長く、前記第１方向に延びる複数の第２部分と、
を有し、前記第１部分と前記第２部分が、前記第１方向および前記第２方向に直交する第３方向において交互に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、一部が前記第２部分の間に位置し、前記前記第２半導体領域の第２導電形の不純物濃度よりも低い第２導電形の不純物濃度を有する第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第２部分の上に設けられたゲート電極と、
前記第２部分、前記第２半導体領域、前記第３半導体領域、および前記第４半導体領域と、前記ゲート電極と、の間に設けられたゲート絶縁層と、
を備えた半導体装置。
【請求項２】
前記第１方向において、前記第１部分と前記第４半導体領域の間に、前記第２半導体領域の一部と前記第３半導体領域の一部とが設けられた請求項１記載の半導体装置。
【請求項３】
前記第３半導体領域は、
前記第２部分の間に設けられた第５部分と、
前記第１部分と前記第５部分との間に設けられた第６部分と、
を有し、
前記第５部分の前記第２方向における長さは、前記第２半導体領域の厚みよりも長く、
前記第６部分の前記第２方向における長さは、前記第２半導体領域の厚みよりも短い請求項１または２に記載の半導体装置。
【請求項４】
前記第３半導体領域に囲まれた空隙をさらに備え、
前記空隙の少なくとも一部は、前記第３方向において、前記第２部分の間に位置している請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電形の第１半導体層に第１開口を形成する工程と、
前記第１半導体層の表面に沿って第２導電形の第２半導体層を形成する工程と、
前記第２半導体層の上に、前記第２半導体層に含まれる第２導電形の不純物濃度よりも小さい第２導電形の不純物濃度を有する第３半導体層を形成し、前記第１開口を埋め込む工程と、
前記第２半導体層および前記第３半導体層を貫通し、前記第１半導体層のうち前記第１開口が形成された領域以外の領域に達する第２開口を形成する工程と、
前記第２開口の内壁に沿って絶縁層を形成する工程と、
前記絶縁層の上に導電層を形成する工程と、
前記第３半導体層の表面の一部に第１導電形の半導体領域を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、耐圧を向上させるために、スーパージャンクション構造を有する場合がある。スーパージャンクション構造は、例えば、ｎ形の半導体層に複数の開口を形成し、これらの開口の中にｐ形の半導体層を形成することにより、形成される。ＭＯＳＦＥＴの場合、スーパージャンクション構造を形成した後に、ベース領域、ソース領域、およびゲート電極が形成される。
スーパージャンクション構造を有する半導体装置について、生産性の向上が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１３２６３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、生産性を向上できる半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、ゲート絶縁層と、を有する。
第１半導体領域は、第１部分と、第２部分と、を有する。第１部分は、第１方向に延びている。第２部分の第１方向に直交する第２方向の長さは、第１部分の第２方向の長さよりも長い。第２部分は、第１方向に延びている。第１部分と第２部分は、第１方向および第２方向に直交する第３方向において交互に設けられている。
第２半導体領域は、第１半導体領域の上に設けられている。
第３半導体領域は、第２半導体領域の上に設けられている。第３半導体領域の一部は、第２部分の間に位置している。第３半導体領域の第２導電形の不純物濃度は、第２半導体領域の第２導電形の不純物濃度よりも小さい。
第４半導体領域は、第３半導体領域の上に選択的に設けられている。
ゲート電極は、第２部分の上に設けられている。
ゲート絶縁層は、第２部分、第２半導体領域、第３半導体領域、および第４半導体領域と、ゲート電極と、の間に設けられている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】図１の一部を拡大した断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。
【図５】第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。
【図７】第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。
【図８】第１実施形態に係る半導体装置の製造工程を表わす工程断面図である。
【図９】第２実施形態に係る半導体装置の一部を表す斜視断面図である。
【図１０】第２実施形態に係る半導体装置の製造工程を表わす工程断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓの主面に対して平行な方向であって相互に直交する２方向をＸ方向（第３方向）及びＹ方向（第１方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第２方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎ−よりもｎ形の不純物濃度が相対的に高いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
第１実施形態に係る半導体装置１００について、図１および図２を用いて説明する。
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
図２は、図１の一部を拡大した断面図である。
【０００９】
第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置１００は、ｎ＋形ドレイン領域１５と、ｎ−形半導体領域１１（第１導電形の第１半導体領域）と、ｐ形半導体領域１２（第２導電形の第２半導体領域）と、ｐ−形半導体領域１３（第３半導体領域）と、ｎ＋形ソース領域１４（第４半導体領域）と、ｐ＋形コンタクト領域１６と、ゲート電極２０と、ゲート絶縁層２１と、ドレイン電極３０と、ソース電極３１と、を有する。
【００１０】
半導体層Ｓは、表面Ｓ１と裏面Ｓ２を有する。ソース電極３１は、半導体層Ｓの表面Ｓ１の側に設けられ、ドレイン電極３０は、半導体層Ｓの裏面Ｓ２の側に設けられている。
【００１１】
ｎ＋形ドレイン領域１５は、半導体層Ｓ中の裏面Ｓ２側に設けられている。ｎ＋形ドレイン領域１５は、ドレイン電極３０と電気的に接続されている。ｎ＋形ドレイン領域１５の上には、ｎ−形半導体領域１１が設けられている。
【００１２】
ｎ−形半導体領域１１は、第１部分１１１と、第２部分１１２と、を有する。第１部分１１１および第２部分１１２は、Ｘ方向において複数設けられている。それぞれの第１部分１１１およびそれぞれの第２部分１１２は、Ｙ方向に延びている。第２部分１１２のＺ方向の長さは、第１部分１１１のＺ方向の長さよりも長い。第１部分１１１と第２部分１１２は、Ｘ方向において交互に設けられている。
【００１３】
ｐ形半導体領域１２は、ｎ−形半導体領域１１の上に設けられている。ｐ形半導体領域１２は、例えば、Ｘ方向において複数設けられ、それぞれのｐ形半導体領域１２は、Ｙ方向に延びている。ｐ形半導体領域１２の一部は、Ｘ方向においてゲート電極２０の間に設けられ、ｐ形半導体領域１２の他の一部は、Ｘ方向において第２部分１１２の間に設けられている。
【００１４】
ｐ形半導体領域１２のうち第２部分１１２とＸ方向において重なる部分は、Ｚ方向に沿って、あるいはＹ方向に対して垂直でありＺ方向に対して傾斜する方向に沿って設けられている。また、当該部分の一部のＺ方向に対する傾斜は、当該部分の他の一部のＺ方向に対する傾斜と異なっていてもよい。
【００１５】
第１部分１１１とｐ形半導体領域１２の界面は、Ｘ方向に沿っている。第２部分１１２とｐ形半導体領域１２との界面は、例えば、Ｚ方向に沿っているか、またはＺ方向に対して傾斜している。第２部分１１２の一部とｐ形半導体領域１２との界面の、Ｚ方向に対する傾きが、第２部分１１２の他の一部とｐ形半導体領域１２との界面の、Ｚ方向に対する傾きと異なっていてもよい。
【００１６】
ｐ−形半導体領域１３は、ｐ形半導体領域１２の上に設けられている。ｐ形半導体領域１３の一部は、Ｚ方向においてｐ形半導体領域１２を介して第１部分１１１と重なっている。ｐ形半導体領域の他の一部は、例えば、Ｚ方向においてｐ形半導体領域１２を介して第２部分１１２と重なっている。
【００１７】
また、ｐ−形半導体領域１３の一部は、Ｘ方向において第２部分１１２の間に設けられている。ｐ−形半導体領域１３の他の一部は、Ｘ方向においてゲート電極２０の間に設けられている。ｐ−形半導体領域１３は、例えば、Ｘ方向において複数設けられ、それぞれのｐ−形半導体領域１３は、Ｙ方向に延びている。
【００１８】
第２部分１１２の一部と、ｐ形半導体領域１２の一部およびｐ−形半導体層１３の一部と、によりスーパージャンクション構造が形成される。
【００１９】
ｎ＋形ソース領域１４は、ｐ−形半導体領域１３の上に選択的に設けられている。ｎ＋形ソース領域１４は、表面Ｓ１の上に設けられたソース電極３１と電気的に接続されている。ｎ＋形ソース領域１４の少なくとも一部は、例えば、Ｚ方向においてｐ形半導体領域１２およびｐ−形半導体領域１３を介して第２部分１１２と重なっている。
【００２０】
ｐ−形半導体領域１３の上には、さらに、ｐ形コンタクト領域１６が設けられていてもよい。ｐ＋形コンタクト領域１６は、Ｘ方向においてｎ＋形ソース領域１４の間に設けられる。
【００２１】
ｎ＋形ドレイン領域１５の不純物濃度は、例えば、１×１０１８ａｔｏｍ／ｃｍ３以上である。
ｎ−形半導体領域１１の不純物濃度は、例えば、１×１０１５ａｔｏｍ／ｃｍ３以上、５×１０１６ａｔｏｍ／ｃｍ３以下である。
ｐ形半導体領域１２の不純物濃度は、例えば、１×１０１６ａｔｏｍ／ｃｍ３以上、１×１０１７ａｔｏｍ／ｃｍ３以下である。
ｐ−形半導体領域１３の不純物濃度は、例えば、１×１０１６ａｔｏｍ／ｃｍ３以下である。
ｎ＋形ソース領域１４の不純物濃度は、例えば、１×１０１９ａｔｏｍ／ｃｍ３以上である。
ｐ＋形コンタクト領域１６の不純物濃度は、例えば、１×１０１９ａｔｏｍ／ｃｍ３以上である。
【００２２】
ゲート電極２０は、ｎ−形半導体領域１１の第２部分１１２の上に設けられている。ゲート電極２０は、例えば、Ｘ方向において複数設けられ、それぞれのゲート電極２０は、Ｙ方向に延びている。
【００２３】
ゲート電極２０と、ｎ−形半導体領域１１、ｐ形半導体領域１２、ｐ−形半導体領域１３、およびｎ＋形ソース領域１４と、の間には、ゲート絶縁層２１が設けられている。
【００２４】
表面Ｓ１上には、ソース電極３１が設けられている。ソース電極３１は、ｎ＋形ソース領域１４およびｐ＋形コンタクト領域１６と電気的に接続されている。ソース電極３１とゲート電極２０との間には絶縁層が設けられ、ソース電極３１はゲート電極２０と電気的に分離されている。
【００２５】
ゲート電極２０の一部は、Ｘ方向においてゲート絶縁層２１を介して第２部分１１２と重なっている。
【００２６】
ドレイン電極３０に、ソース電極３１に対して正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形半導体領域１２およびｐ−形半導体領域１３のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。
【００２７】
ＭＯＳＦＥＴがオフ状態であり、かつソース電極３１の電位に対してドレイン電極３０に正の電位が印加されているときは、第２部分１１２とｐ形半導体領域１２のｐｎ接合面から第２部分１１２およびｐ形半導体領域１２に空乏層が広がる。第２部分１１２およびｐ形半導体領域１２が、第２部分１１２とｐ形半導体領域１２の接合面に対して鉛直方向に空乏化することで、第２部分１１２とｐ形半導体領域１２の接合面に対して平行方向の電界集中が抑制されるため、高い耐圧が得られる。
【００２８】
ｎ＋形ソース領域１４と第２部分１１２の間には、例えば、ｐ形半導体領域１２の一部およびｐ−形半導体領域１３の一部が設けられている。ｎ＋形ソース領域１４と第２部分１１２の間のすべてにｐ形半導体領域１２の一部が設けられていてもよい。
【００２９】
図２に表すように、ｎ＋形ソース領域１４と第２部分１１２の間に設けられたｐ形半導体領域１２のＺ方向における長さＬ１と、ｎ＋形ソース領域１４と第２部分１１２の間に設けられたｐ−形半導体領域１３のＺ方向における長さＬ２と、については、０＜Ｌ２／Ｌ１≦２０であることが望ましい。長さＬ１およびＬ２は、第２部分１１２とｎ＋形ソース領域１４との間のｐ形不純物濃度の分布を測定することで、確認することができる。例えば、１×１０１６ａｔｏｍ／ｃｍ３以上のｐ形不純物濃度を有する領域のＺ方向における長さをＬ１、１×１０１６ａｔｏｍ／ｃｍ３以下のｐ形不純物濃度を有する領域のＺ方向における長さをＬ２とすることができる。
【００３０】
ｐ形半導体領域１２は、第３部分１２３と、第４部分１２４と、を有する。第３部分１２３は、Ｚ方向において第２部分１１２とｎ＋形ソース領域１４の間に設けられている。また、第３部分１２３は、Ｘ方向においてゲート絶縁層２１を介してゲート電極２０と重なっている。第４部分１２４は、Ｚ方向において第１部分１１１とｐ−形半導体領域１３の間に設けられている。第４部分１２４は、例えば、Ｘ方向においてｐ−形半導体領域１３と重なっていない。
【００３１】
ｐ−形半導体領域１３は、例えば、第５部分１３５と、第６部分１３６と、を有する。第５部分１３５および第６部分１３６は、Ｘ方向において第２部分１１２の間に設けられている。第６部分１３６は、Ｚ方向において第１部分１１１と第５部分１３５との間に設けられている。
【００３２】
第５部分１３５のＸ方向における長さＬ３は、例えば、ｐ形半導体領域１２の厚みＴ１よりも長い。一方で、第６部分１３６のＸ方向における長さＬ４は、例えば、厚みＴ１よりも短い。厚みＴ１は、例えば、ｎ−形半導体領域１１とｐ形半導体領域１２の界面に対して垂直な方向におけるｐ形半導体領域１２の厚みである。一例において、厚みＴ１は、長さＬ１と等しい。
【００３３】
第２部分１１２同士の間の距離Ｄ１と、厚みＴ１と、について、例えば、０．０１≦Ｔ１／Ｄ１≦０．５である。なお、距離Ｄ１は、他の表現によると、１つの第２部分１１２と、当該第２部分１１２に最も近接する第２部分１１２と、の間のＸ方向における距離である。
【００３４】
次に、第１実施形態に係る半導体装置１００の製造方法の一例について説明する。
図３〜図８は、第１実施形態に係る半導体装置１００の製造工程を表わす工程断面図である。
【００３５】
まず、ｎ＋形の半導体基板（以下、基板という）１５ａを用意する。基板１５ａの主成分は、例えば、シリコン（Ｓｉ）である。基板１５ａの主成分は、ガリウムヒ素、炭化シリコン、または窒化ガリウムであってもよい。基板１５ａはｎ形不純物を含んでいる。ｎ形不純物としては、例えば、ヒ素またはリンを用いることができる。
【００３６】
次に、図３（ａ）に表わすように、基板１５ａの上に、ｎ形不純物を含んだガスを流しながらＳｉをエピタキシャル成長させることで、ｎ−形半導体層１１ａを形成する。ｎ形不純物を含むガスとしては、例えば、アルシン（ＡｓＨ３）、三フッ化ヒ素（ＡｓＦ３）、五フッ化ヒ素（ＡｓＦ５）、三塩化ヒ素（ＡｓＣｌ３）、五塩化ヒ素（ＡｓＣｌ５）、ホスフィン（ＰＨ３）、三フッ化リン（ＰＦ３）、五フッ化リン（ＰＦ５）、三塩化リン（ＰＣｌ３）、五塩化リン（ＰＣｌ５）、またはオキシ塩化リン（ＰＯＣｌ３）などを用いることができる。
【００３７】
次に、図３（ｂ）に表わすように、ｎ−形半導体層１１ａに開口ＯＰ１を形成する。開口ＯＰ１は、Ｘ方向において複数設けられ、それぞれの開口ＯＰ１は、Ｙ方向に延びている。開口ＯＰ１は、例えば、フォトリソグラフィ法およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて形成される。開口ＯＰ１を形成した後、ＲＩＥによって開口ＯＰ１の内壁に生じたダメージ層を、ウェットエッチングやＣＤＥ(Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ)によって除去してもよい。
【００３８】
次に、図４（ａ）に表わすように、ｎ−形半導体層１１ａの上に、ｐ形不純物を含んだガスを流しながらＳｉをエピタキシャル成長させる。ｐ形半導体層１２ａは、ｎ−形半導体層１１ａの上面および開口ＯＰ１の内壁に沿って形成される。
【００３９】
ｐ形不純物としては、例えば、ホウ素を用いることができる。ｐ形不純物を含むガスとしては、例えば、ジボラン（Ｂ２Ｈ６）、三フッ化ホウ素（ＢＦ３）、三塩化ホウ素（ＢＣｌ３）、または三臭化ホウ素（ＢＢｒ３）を用いることができる。
【００４０】
次に、ｐ形半導体層１２ａの上に、ｐ形不純物を添加しながらＳｉをエピタキシャル成長させることで、半導体層１３ａを形成する。このとき、開口ＯＰ１は、半導体層１３ａによりうめこまれる。半導体層１３ａを形成する際に添加されるｐ形不純物の量は、ｐ形半導体層１２ａを形成する際に添加されるｐ形不純物の量よりも少ない。すなわち、半導体層１３ａのｐ形不純物濃度は、ｐ形半導体層１２ａのｐ形不純物濃度よりも小さい。ｎ−形半導体層１１ａ、ｐ形半導体層１２ａ、および半導体層１３ａにより、図１に表す、半導体層Ｓが構成される。
【００４１】
半導体層１３ａを形成する際に、ｐ形不純物を添加せずに半導体層を形成してもよい。すなわち、ノンドープの半導体層１３ａをｐ形半導体領域１２の上に形成してもよい。なお、ノンドープとは、半導体層に意図的に不純物の添加を行わないことを意味している。図４（ｂ）では、ｐ形半導体層１２ａの上にノンドープの半導体層１３ａを形成した場合の例を表している。半導体層１３ａを形成した後、半導体層１３ａの表面をＣＭＰ(Chemical Mechanical Polishing)法などで研磨してもよい。研磨により半導体層１３ａの厚みを薄くすることで、ｐ形ベース領域１４の厚みを調整することができる。
【００４２】
次に、図５（ａ）に表すように、半導体層１３ａおよびｐ形半導体層１２ａを貫通し、ｎ−形半導体層１１ｂに達する開口ＯＰ２を形成する。開口ＯＰ２は、例えば、フォトリソグラフィ法およびＲＩＥ法を用いて行われる。開口ＯＰ２を形成した後に、開口ＯＰ２の内壁に生じたダメージ層を、ウェットエッチングやＣＤＥなどによって除去してもよい。
【００４３】
この工程により、半導体層１３ａの一部、ｐ形半導体層１２ａの一部、およびｎ−形半導体層１１ｂの一部が除去され、半導体層１３ｂ、ｐ形半導体層１２ｂ、およびｎ−形半導体層１１ｃが形成される。また、ｐ形半導体層１２ｂの一部およびｎ−形半導体層１１ｃの一部は、開口ＯＰ２を通じて露出される。
【００４４】
次に、半導体層１３ａの上面および開口ＯＰ２の内壁に絶縁層ＩＬ１を形成する。絶縁層ＩＬ１は、例えば、熱酸化法を用いて半導体層１３ａの表面、ｐ形半導体層１２ａの露出された部分、およびｎ−形半導体層１１ｂの露出された部分を酸化することで形成される。
【００４５】
続いて、図５（ｂ）に表すように、絶縁層ＩＬ１の上に導電層ＣＬ１を形成する。導電層ＣＬ１は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。導電層ＣＬ１は、例えば、ポリシリコンを含む。
【００４６】
次に、半導体層１３ｂの上面の上に形成された導電層ＣＬ１の一部を除去する。この工程により、導電層ＣＬ１の上面が後退し、導電層ＣＬ１が複数に分断される。この結果、図１および図２に表すゲート電極２０が形成される。この工程の後に、ゲート電極２０の上面を熱酸化することで、絶縁層を形成してもよい。
【００４７】
次に、図６（ａ）に表すように、絶縁層ＩＬ１の一部を除去することで、半導体層１３ａの上面の少なくとも一部を露出させる。この工程により、絶縁層ＩＬ１は複数に分断され、絶縁層ＩＬ１ａが形成される。
【００４８】
次に、図６（ｂ）に表すように、不図示のマスクを用いて半導体層１３ａの一部にｎ形不純物をイオン注入することで、ｎ＋形半導体領域１４ａを形成する。続いて、不図示のマスクを用いて、図７(ａ)に表すように、半導体層１３ａの他の一部にｐ形不純物をイオン注入することで、ｐ＋形半導体領域１６ａを形成する。
なお、ｎ＋形半導体領域１４ａは、ｐ＋形半導体領域１６ａを形成した後に、形成されてもよい。
【００４９】
次に、各半導体層に含まれる不純物を活性化させるための加熱処理を行う。加熱処理により、ノンドープの半導体層１３ａには、ｐ形半導体層１２ａからｐ形不純物が拡散し、ｐ−形半導体領域１３が形成される。この工程により、図１および図２に表す、ｎ−形半導体領域１１、ｐ形半導体領域１２、ｐ−形半導体領域１３、ｎ＋形ソース領域１４、ｐ＋形コンタクト領域１６が形成される。なお、活性化のための加熱処理は、各半導体層または各半導体領域を形成するたびに行ってもよい。
【００５０】
次に、図７（ｂ）に表すように、ゲート電極２０、ｎ＋形ソース領域１４、およびｐ＋形コンタクト領域１６を覆う、絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、酸化シリコンを含み、ＣＶＤ法を用いて形成される。続いて、絶縁層ＩＬ２の一部を除去し、ｎ＋形ソース領域１４およびｐ＋形コンタクト領域１６を露出させる。この工程により、絶縁層ＩＬ２は複数に分断される。分断された絶縁層ＩＬ２と絶縁層ＩＬ１ａにより、図１および図２に表す、ゲート絶縁層２１が構成される。
【００５１】
次に、図８（ａ）に表すように、ｎ＋形ソース領域１４の上およびｐ＋形コンタクト領域１６の上にソース電極３１を形成する。
【００５２】
次に、基板１５ａが所定の厚さになるまで、基板１５ａの裏面を研磨する。この工程により、図１に表すｎ＋形ドレイン領域１５が形成される。続いて、図８（ｂ）に表すように、基板の裏面にドレイン電極３０を形成することで、半導体装置１００が得られる。
【００５３】
ここで、本実施形態に係る半導体装置の作用および効果について説明する。
【００５４】
まず、比較例に係る半導体装置について説明する。比較例に係る半導体装置では、第２部分１１２の間の全ての領域にｐ形半導体領域１２が設けられ、ｐ形半導体領域１２の上にｐ−形半導体領域１３が設けられている。この比較例に係る半導体装置では、ｎ形半導体領域１１とｐ形半導体領域１２とによりスーパージャンクション構造が形成される。
【００５５】
比較例に係る半導体装置の場合、半導体装置の耐圧の低下を招くか、ＭＯＳＦＥＴを構成するｐ形ベース領域を形成するためのイオン注入工程および加熱処理工程をさらに行う必要が在る。
この理由は、以下の通りである。
【００５６】
スーパージャンクション構造を構成するｐ形半導体領域に含まれるｐ形不純物の総量は、スーパージャンクション構造を構成するｎ形半導体領域に含まれるｎ形不純物の総量とほぼ等しいことが望まれる。比較例に係る半導体装置において、ｐ形半導体領域１２のｐ形不純物濃度を、ＭＯＳＦＥＴを構成するｐ形ベース領域のｐ形不純物濃度と等しくした場合、ｐ形半導体領域１２に含まれるｐ形不純物の総量が、ｎ形半導体領域１１に含まれるｎ形不純物の総量に対して過剰となる可能性がある。ｐ形不純物の総量が過剰となると、スーパージャンクション構造を構成するｎ形半導体領域とｐ形半導体領域とのｐｎ接合面から空乏層が十分に広がらずに、十分な耐圧が得られない。
【００５７】
その一方で、ｐ形半導体領域１２のｐ形不純物濃度を、ｎ−形半導体領域１１のｎ形不純物濃度に合わせると、ｎ−形半導体領域１１とゲート電極２０との間に形成されるｐ形半導体領域のｐ形不純物濃度は、ＭＯＳＦＥＴのｐ形ベース領域に求められるｐ形不純物濃度よりも低くなる。このため、ｐ形半導体領域１２およびｐ−形半導体領域１３を形成した後に、ｐ形ベース領域を形成するためのイオン注入工程および加熱処理工程がさらに必要となる。
【００５８】
これに対して本実施形態に係る半導体装置によれば、ｎ−形半導体領域１１の上にｐ形半導体領域１２が設けられ、ｎ形半導体領域１１の第２部分１１２の間に、ｐ形半導体領域１２のｐ形不純物濃度よりもｐ形不純物濃度が低いｐ形半導体領域１３を設けている。すなわち、本実施形態では、第２部分１１２と、ｐ形半導体領域１２の一部およびｐ形半導体領域１３の一部と、によりスーパージャンクション構造が形成される。さらに、ｐ形半導体領域１２の一部は、スーパージャンクション構造を形成するとともに、ＭＯＳＦＥＴにおけるベース領域も形成している。
【００５９】
このような構成を採用することで、スーパージャンクション構造を構成するｐ形半導体領域を形成するとともにベース領域を形成することができ、かつベース領域を形成するためのイオン注入工程および加熱処理工程も省略できるため、半導体装置の生産性を向上させることが可能となる。
【００６０】
また、ベース領域を形成するための加熱処理工程が省略されることで、ｎ形半導体領域１１からｐ形半導体領域１２への不純物の拡散およびｐ形半導体領域１２からｎ形半導体領域１１への不純物の拡散が抑制される。このため、本実施形態によれば、ｎ形半導体領域１１におけるｎ形不純物濃度を高めることが可能となり、半導体装置のオン抵抗を低減することができる。
【００６１】
（第２実施形態）
第２実施形態に係る半導体装置２００について、図９を用いて説明する。
図９は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
【００６２】
半導体装置２００は、半導体装置１００との比較において、例えば、空隙２５をさらに有する点で異なる。半導体装置２００の空隙２５以外の構造については、半導体装置１００と同様の構造を採用可能である。
【００６３】
空隙２５は、ｐ−形半導体領域１３に囲まれている。一例として、空隙２５の少なくとも一部は、Ｘ方向において、ｐ形半導体領域１２の間に設けられ、Ｙ方向に延びている。また、空隙２５の少なくとも一部は、例えば、Ｘ方向において第２部分１１２の間に設けられている。なお、空隙２５は、Ｙ方向において、互いに分断されて複数設けられていてもよい。
【００６４】
空隙２５は、例えば、第１部分１１１とＺ方向において、ｐ形半導体領域１２およびｐ−形半導体領域１３を介して重なっている。また、空隙２５は、例えば、ｐ＋形コンタクト領域１６とＺ方向において、ｐ−形半導体領域１３を介して重なっている。
【００６５】
次に、半導体装置２００の製造方法の一例について説明する。
図１０は、半導体装置１００の製造工程を表わす工程断面図である。
【００６６】
まず、図３および図４（ａ）に表す工程と同様の工程を行い、ｎ形半導体層１１ｂの上に、ｐ−形半導体層１２ａを形成する。続いて、ｐ−形半導体層１２ａの上に空隙２５を有する半導体層１３ａを形成する。
【００６７】
その後、図４（ｂ）〜図８に表す工程と同様の工程を行うことで、図９に表す半導体装置２００が得られる。
【００６８】
本実施形態によれば、半導体装置２００が空隙２５を有するため、半導体装置２００を作製する際に、半導体層１３ａの形成に必要な半導体材料の堆積量を低減することができる。
【００６９】
空隙２５の少なくとも一部が、Ｘ方向において第２部分１１２の間に設けられている場合、空隙２５の体積に応じて、スーパージャンクション構造を形成するｐ形半導体領域におけるｐ形不純物の総量が低下する。
【００７０】
しかし、本実施形態によれば、空隙２５は、ｐ−形半導体領域１３のｐ形不純物濃度よりも低いｐ形不純物濃度を有するｐ形半導体領域１２に囲まれた領域に設けられている。従って、空隙２５を形成した場合においても、スーパージャンクション構造を形成するｐ形半導体領域におけるｐ形不純物の総量に与える影響を低減することが可能である。
【００７１】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
【００７２】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７３】
１００、２００…半導体装置  １１…ｎ−形半導体領域  １２…ｐ形半導体領域  １３…ｐ−形半導体領域  １４…ｎ＋形ソース領域  １５…ｎ＋形ドレイン領域  １６…ｐ＋形コンタクト領域  ２０…ゲート電極  ２１…ゲート絶縁層  ２５…空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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