(57)【要約】【課題】生産性を向上することが可能な半導体装置の製造方法を提供する。【解決手段】基板上に半導体層を形成し、前記半導体層上に第１絶縁膜を形成し、前記第１絶縁膜上に金属層を形成し、前記金属層に第１部分及び第２部分を形成し、前記第１部分及び前記第２部分をマスクとして、前記半導体層に不純物を注入し、前記第１部分を除去するとともに、前記第２部分を縮小させてゲート電極を形成し、前記ゲート電極をマスクとして、前記半導体層に不純物を注入する、半導体装置の製造方法。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上に半導体層を形成し、
前記半導体層上に第１絶縁膜を形成し、
前記第１絶縁膜上に金属層を形成し、
前記金属層に第１部分及び第２部分を形成し、
前記第１部分及び前記第２部分をマスクとして、前記半導体層に不純物を注入し、
前記第１部分を除去するとともに、前記第２部分を縮小させてゲート電極を形成し、
前記ゲート電極をマスクとして、前記半導体層に不純物を注入する、半導体装置の製造方法。
【請求項２】
前記半導体層に、前記ゲート電極と対向するチャネル領域、前記チャネル領域に隣接する第１不純物領域、前記第１不純物領域に隣接する第２不純物領域、及び、前記第２不純物領域に隣接する第３不純物領域を形成し、
前記第１不純物領域は前記第３不純物領域と同等の不純物濃度を有し、
前記第２不純物領域は前記第１不純物領域よりも高い不純物濃度を有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３不純物領域の長さは前記第１不純物領域の長さよりも長い、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１部分及び前記第２部分を形成する際、前記金属層上において第１膜厚の第１レジスト及び第１膜厚よりも厚い第２膜厚の第２レジストを形成する、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１レジスト及び前記第２レジストから露出した前記金属層を除去することにより前記第１部分及び前記第２部分を形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記金属層を除去した後に、前記第１レジストは前記第１膜厚よりも薄い第３膜厚を有し、前記第２レジストは前記第２膜厚よりも薄い第４膜厚を有する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３膜厚はゼロである、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極を形成する際、前記第１部分を完全に除去し、前記ゲート電極を形成した後の前記第２レジストは前記第４膜厚よりも薄い第５膜厚を有する、請求項６に記載の半導体装置の製造方法。
【請求項９】
さらに、前記第２レジストを除去する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
さらに、前記ゲート電極及び前記第１絶縁膜を覆う第２絶縁膜を形成する、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、ゲート電極を形成した後に、半導体層のチャネル領域となる領域の外側の第１領域に不純物を注入して低不純物濃度領域を形成し、レジストマスクで低不純物濃度領域を覆った後に、第１領域の外側部分に高濃度の不純物を注入してソース／ドレイン領域を形成する技術が知られている（例えば、特許文献１）。
【０００３】
また、レジストをマスクとして不純物を注入し、レジストを除去した後に不純物を注入することでＬＤＤ（Lightly-Doped-Drain）型の薄膜トランジスタを形成する技術や、ハーフトーンマスクを用いて露光することによってレジストの膜厚を変える技術なども知られている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２７７７３８号公報
【特許文献２】特開２００９−９９８８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、生産性を向上することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
基板上に半導体層を形成し、前記半導体層上に第１絶縁膜を形成し、前記第１絶縁膜上に金属層を形成し、前記金属層に第１部分及び第２部分を形成し、前記第１部分及び前記第２部分をマスクとして、前記半導体層に不純物を注入し、前記第１部分を除去するとともに、前記第２部分を縮小させてゲート電極を形成し、前記ゲート電極をマスクとして、前記半導体層に不純物を注入する、半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態の半導体装置が適用可能な表示装置ＤＳＰの構成を概略的に示す図である。
【図２】図２は、本実施形態の半導体装置の製造方法を説明するための図である。
【図３】図３は、本実施形態の半導体装置の製造方法を説明するための図である。
【図４】図４は、本実施形態の薄膜トランジスタＴＦＴ１における半導体層ＳＣ、及び、比較例の薄膜トランジスタＴＦＴ２における半導体層ＳＣの一例を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【０００９】
図１は、本実施形態の半導体装置が適用可能な表示装置ＤＳＰの構成を概略的に示す図である。なお、本実施形態においては、表示装置ＤＳＰが液晶表示装置である場合について説明するが、これに限らず、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置等、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置であっても良い。
【００１０】
表示装置ＤＳＰは、アクティブマトリクスタイプの表示パネルＰＮＬと、表示パネルＰＮＬに画像を表示するための信号を供給する駆動部と、を備えている。表示パネルＰＮＬは、一例では、一対の基板間に液晶層が保持された液晶表示パネルである。表示パネルＰＮＬは、画像を表示する表示エリアＤＡを備えている。表示エリアＤＡは、マトリクス状に配置された複数の画素ＰＸによって構成されている。表示パネルＰＮＬは、表示エリアＤＡにおいて、複数本のゲート配線ＧＬ（ＧＬ１〜ＧＬｍ）、複数本のソース配線ＳＬ（ＳＬ１〜ＳＬｎ）などを備えている。但し、ｍ及びｎは、正の整数である。
【００１１】
駆動部は、ゲートドライバＧＤ、ソースドライバＳＤ、及び、制御回路ＣＮＴを備えている。ゲートドライバＧＤ及びソースドライバＳＤは、それらの少なくとも一部が表示パネルＰＮＬに形成されている。制御回路ＣＮＴは、表示パネルＰＮＬに実装される駆動ＩＣチップやフレキシブル・プリント・回路基板などに備えられている。
【００１２】
各ゲート配線ＧＬは、表示エリアＤＡの外側に引き出され、ゲートドライバＧＤと電気的に接続されている。各ソース配線ＳＬは、表示エリアＤＡの外側に引き出され、ソースドライバＳＤと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤなどの周辺回路は、詳述しないが、Ｎ型の薄膜トランジスタ、Ｐ型の薄膜トランジスタ、Ｎ型及びＰ型を組み合わせた相補型の薄膜トランジスタなどを備えている。なお、ゲートドライバＧＤ及びソースドライバＳＤの構成は図示した例に限らない。
【００１３】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。スイッチング素子ＳＷは、例えば、Ｎ型の薄膜トランジスタによって構成されている。スイッチング素子ＳＷは、ゲート配線ＧＬ及びソース配線ＳＬと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。共通電極ＣＥは、複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。共通電極ＣＥと各画素電極ＰＥとの間には容量が形成され、各画素ＰＸの表示に必要な画像信号（電圧）が保持される。
【００１４】
制御回路ＣＮＴは、外部信号源から供給される外部信号に基づいて、表示エリアＤＡに画像を表示するのに必要な各種信号を生成し、ゲートドライバＧＤ及びソースドライバＳＤにそれぞれ出力する。また、制御回路ＣＮＴは、共通電極ＣＥに対してコモン電位（ＶＣＯＭ）を印加する。ゲートドライバＧＤは、各ゲート配線ＧＬに対して走査信号を供給する。ソースドライバＳＤは、各ソース配線ＳＬに対して画像信号を供給する。同一のゲート配線ＧＬに接続されたスイッチング素子ＳＷは、各ゲート配線ＧＬに供給された走査信号に基づいて導通状態または非導通状態に切り替えられる。スイッチング素子ＳＷが導通状態のときにソース配線ＳＬに供給された画像信号は、スイッチング素子ＳＷを介して画素電極ＰＥに供給される。このとき、画素電極ＰＥの電位と共通電極ＣＥの電位との間の電位差に応じて電界が形成される。液晶層に含まれる液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成された電界によってその配向方向が制御される。各画素ＰＸに書き込まれた画像信号は、次の画像信号が書き込まれるまでの間、画素電極ＰＥと共通電極ＣＥとの間の容量で保持される。
【００１５】
次に、図２及び図３を参照しながら、半導体装置の製造方法について説明する。なお、ここでの半導体装置とは、上記のスイッチング素子ＳＷや周辺回路を構成する薄膜トランジスタの少なくとも一部、この薄膜トランジスタを備えた基板、この基板を備えた表示パネル、あるいは、この表示パネルを備えた表示装置に相当する。
【００１６】
まず、図２の（Ａ）に示すように、絶縁基板１０の上に半導体層ＳＣを形成する。この半導体層ＳＣは、例えば以下の手法によって形成可能である。すなわち、プラズマＣＶＤ（chemical vapor deposition）により絶縁基板１０の上にアモルファスシリコン膜を形成した後に、このアモルファスシリコン膜にエキシマレーザー光を照射することによって多結晶シリコン膜を形成する。その後、多結晶シリコン膜をフォトリソグラフィプロセスによりパターニングする。これにより、図示した島状の半導体層ＳＣが形成される。なお、図示しないが、絶縁基板１０と半導体層ＳＣとの間にはアンダーコート層が形成される。アンダーコート層は、例えば、シリコン窒化物（ＳｉＮ）及びシリコン酸化物（ＳｉＯ）によって形成される。
【００１７】
続いて、図２の（Ｂ）に示すように、半導体層ＳＣの上に第１絶縁膜１１を形成する。この第１絶縁膜１１は、例えば、プラズマＣＶＤにより絶縁基板１０及び半導体層ＳＣの上にＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）を堆積することによって形成される。なお、第１絶縁膜１１を形成するための材料は、ＴＥＯＳに限らない。
【００１８】
その後、第１絶縁膜１１の上に金属層Ｍ１を形成する。この金属層Ｍ１は、例えばスパッタにより金属材料を堆積することによって形成される。金属層Ｍ１を形成するための金属材料としては、モリブデン、タングステン、チタン、アルミニウム、銀などが適用可能である。一例では、金属層Ｍ１は、モリブデンタングステン合金（ＭｏＷ）によって形成される。
【００１９】
その後、金属層Ｍ１の上に、膜厚の異なる第１レジストＲ１及び第２レジストＲ２を形成する。図示した例では、第１レジストＲ１は第１膜厚Ｔ１を有し、第２レジストＲ２は第１膜厚Ｔ１よりも厚い第２膜厚Ｔ２を有する。また、第１レジストＲ１は、第２レジストＲ２から離間している。このような第１レジストＲ１及び第２レジストＲ２は、例えば以下の手法によって形成可能である。すなわち、金属層Ｍ１の上にレジスト材料を成膜した後に、局所的に透過率の異なるフォトマスクを介して露光する。レジスト材料としては、露光された部分が除去されるいわゆるポジ型のレジスト材料が適用される。フォトマスクにおいて、第１レジストＲ１に対応する領域の第１透過率は、第２レジストＲ２に対応する領域の第２透過率よりも高い。第２透過率は、例えばほぼゼロである。なお、第１レジストＲ１及び第２レジストＲ２の周辺に対応する領域のフォトマスクの第３透過率は、第１透過率よりも高い。このようなフォトマスクを介して露光されたレジスト材料を現像し、洗浄することにより、第１膜厚Ｔ１の第１レジストＲ１及び第２膜厚Ｔ２の第２レジストＲ２が形成される。
【００２０】
続いて、図２の（Ｃ）に示すように、金属層Ｍ１に第１部分Ｍ１１及び第２部分Ｍ１２を形成する。第１部分Ｍ１１は、第２部分Ｍ１２から離間している。第１部分Ｍ１１及び第２部分Ｍ１２は、第１レジストＲ１及び第２レジストＲ２から露出した金属層Ｍ１を除去することにより形成される。金属層Ｍ１の除去には、例えば、金属層Ｍ１を溶解する溶液を用いたウエットエッチング、あるいは、反応性イオンガスやプラズマガスを用いたドライエッチングが適用可能である。なお、金属層Ｍ１の除去に際して、第１レジストＲ１及び第２レジストＲ２の一部が除去され、それらが縮小する場合もあり得る。図示した例では、金属層Ｍ１を除去した後に、第１レジストＲ１は第１膜厚Ｔ１よりも薄い第３膜厚Ｔ３を有し、第２レジストＲ２は第２膜厚Ｔ２よりも薄い第４膜厚Ｔ４を有する。なお、第１レジストＲ１については、金属層Ｍ１の除去に伴って完全に除去される場合もあり、この場合には第３膜厚Ｔ３がゼロとなる。
【００２１】
その後、第１部分Ｍ１１及び第２部分Ｍ１２をマスクとして、半導体層ＳＣに不純物を注入する。注入する不純物は、例えばＮ型不純物であるリン（Ｐ）である。これにより、半導体層ＳＣに、不純物が注入された領域Ａ１乃至Ａ３が形成される。なお、半導体層ＳＣのうち、第１部分Ｍ１１と対向する領域Ａ４、及び、第２部分Ｍ１２と対向する領域Ａ５については、ほとんど不純物が注入されていない。また、図示した断面において、領域Ａ５は、第２部分Ｍ１２と同等の長さＬ１を有している。
【００２２】
続いて、図２の（Ｄ）に示すように、第１部分Ｍ１１を除去するとともに、第２部分Ｍ１２を縮小させてゲート電極ＧＥを形成する。第１部分Ｍ１１の除去には、例えばドライエッチングが適用可能である。このとき、第１部分Ｍ１１は、第１レジストＲ１によって覆われていない、あるいは、極薄の第１レジストＲ１によって覆われている一方で、第２部分Ｍ１２は、第１レジストＲ１よりも厚い第４膜厚Ｔ４の第２レジストＲ２によって覆われている。このため、第１部分Ｍ１１を完全に除去する条件でエッチングした場合に、第２部分Ｍ１２は縮小するものの、完全に除去されることはない。このようにして形成されたゲート電極ＧＥのエッジの位置は、第２部分Ｍ１２のエッジの位置よりも後退している。つまり、ゲート電極ＧＥの長さＬ２は、図２の（Ｃ）に示した長さＬ１よりも短い。換言すると、ゲート電極ＧＥは、領域Ａ５と領域Ａ２との境界Ｂ１、及び、領域Ａ５と領域Ａ３との境界Ｂ２の内側に位置している。また、このようなゲート電極ＧＥを形成した後の第２レジストＲ２は、第４膜厚Ｔ４よりも薄い第５膜厚Ｔ５を有している。
【００２３】
続いて、図２の（Ｅ）に示すように、ゲート電極ＧＥをマスクとして、半導体層ＳＣに不純物を注入する。注入する不純物は、例えばＮ型不純物であるリン（Ｐ）である。このとき、不純物は、図２の（Ｃ）を参照して説明した１回目の不純物注入工程よりも低濃度となる条件で注入される。これにより、半導体層ＳＣに、不純物が注入された領域Ａ１１乃至Ａ１６が形成される。領域Ａ１１乃至Ａ１３は、それぞれ上記の領域Ａ１乃至Ａ３に対応する。これらの領域Ａ１１乃至Ａ１３には、いずれも不純物が２回注入されており、領域Ａ１１乃至Ａ１３における不純物濃度は同等である。領域Ａ１４は、上記の領域Ａ４に対応する。領域Ａ１５及びＡ１６は、それぞれ上記の領域Ａ５の一部に対応する。領域Ａ１５は領域Ａ１２と領域Ａ１７との間に形成され、領域Ａ１６は領域Ａ１３と領域Ａ１７との間に形成される。領域Ａ１４乃至Ａ１６には、いずれも不純物が低濃度で１回注入されており、領域Ａ１４乃至Ａ１６における不純物濃度は同等である。領域Ａ１４乃至Ａ１６における不純物濃度は、領域Ａ１１乃至Ａ１３における不純物濃度よりも低い。このように形成された領域Ａ１１乃至Ａ１６は、不純物領域に相当する。なお、領域Ａ１５及びＡ１６は、ＬＤＤ（Lightly-Doped-Drain）領域に相当する。半導体層ＳＣのうち、ゲート電極ＧＥと対向する領域Ａ１７については、ほとんど不純物が注入されていない。このような領域Ａ１７は、チャネル領域に相当する。
【００２４】
図示した例では、半導体層ＳＣにおいて、ゲート電極ＧＥと対向するチャネル領域は領域Ａ１７であり、チャネル領域に隣接する第１不純物領域は領域Ａ１５であり、第１不純物領域に隣接する第２不純物領域は領域Ａ１２であり、第２不純物領域に隣接する第３不純物領域は領域Ａ１４である。また、領域Ａ１４の長さＬ１１は、領域のＡ１５の長さＬ１２よりも長い。  
その後、第２レジストＲ２を除去する。
【００２５】
続いて、図３の（Ａ）に示すように、ゲート電極ＧＥ及び第１絶縁膜１１を覆う第２絶縁膜１２を形成する。さらに、第２絶縁膜１２の上に、第３絶縁膜１３を形成する。第２絶縁膜１２は、例えば、プラズマＣＶＤにより第１絶縁膜１１の上にシリコン窒化物を堆積することによって形成される。第３絶縁膜１３は、例えば、プラズマＣＶＤにより第２絶縁膜１２の上にシリコン酸化物を堆積することによって形成される。なお、第２絶縁膜１２及び第３絶縁膜１３を形成するための材料は、上記の例に限らない。  
その後、第３絶縁膜１３の上に、所定のパターンのレジストＲ１１を形成する。
【００２６】
続いて、図３の（Ｂ）に示すように、レジストＲ１１をマスクとして第１乃至第３絶縁膜１１乃至１３を除去し、コンタクトホールＣＨ１乃至ＣＨ３を形成する。コンタクトホールＣＨ１は、半導体層ＳＣの領域Ａ１１まで第１乃至第３絶縁膜１１乃至１３を貫通している。コンタクトホールＣＨ２は、ゲート電極ＧＥまで第１乃至第２絶縁膜１１乃至１２を貫通している。コンタクトホールＣＨ３は、半導体層ＳＣの領域Ａ１３まで第１乃至第３絶縁膜１１乃至１３を貫通している。  
その後、レジストＲ１１を除去する。
【００２７】
続いて、図３の（Ｃ）に示すように、第３絶縁膜１３の上に金属層Ｍ２を形成する。金属層Ｍ２は、コンタクトホールＣＨ１乃至ＣＨ３にも充填される。  
その後、金属層Ｍ２の上に、所定のパターンのレジストＲ２１乃至Ｒ２３を形成する。レジストＲ２１はコンタクトホールＣＨ１と対向する領域に形成され、レジストＲ２２はコンタクトホールＣＨ２と対向する領域に形成され、レジストＲ２３はコンタクトホールＣＨ３と対向する領域に形成される。
【００２８】
続いて、図３の（Ｄ）に示すように、金属層Ｍ２に電極Ｅ１乃至Ｅ３を形成する。電極Ｅ１乃至Ｅ３は、互いに離間している。これらの電極Ｅ１乃至Ｅ３は、レジストＲ２１乃至Ｒ２３から露出した金属層Ｍ２を除去することにより形成される。電極Ｅ１は領域Ａ１１に接続され、電極Ｅ２はゲート電極ＧＥに接続され、電極Ｅ３は領域Ａ１３に接続されている。  
その後、レジストＲ２１乃至Ｒ２３を除去する。これにより、薄膜トランジスタＴＦＴ１が形成される。
【００２９】
上述した本実施形態によれば、島状の半導体層ＳＣを形成してから、高濃度の不純物領域である領域Ａ１１乃至Ａ１３及び低濃度の不純物領域である領域Ａ１４乃至Ａ１６を形成するまでの間に使用されるフォトマスク（複数の領域で透過率が異なるハーフトーンマスク）は１枚のみである。このため、本実施形態の製造方法は、高濃度の不純物領域を形成するためのフォトマスクやゲート電極ＧＥを形成するためのフォトマスクなどを別々に用意する製造方法と比較して、フォトエッチングプロセスの回数を削減することができ、生産性を向上することが可能となる。また、用意するフォトマスクの個数を削減することができ、製造コストを低減することが可能となる。
【００３０】
また、互いに離間した第１レジストＲ１及び第２レジストＲ２（あるいは、金属層Ｍ１の第１部分Ｍ１１及び第２部分Ｍ１２）を所望の形状に形成して不純物を注入し、第１レジストＲ１及び第１部分Ｍ１１を完全に除去するとともにゲート電極ＧＥを形成した後に不純物を注入することで、高濃度の不純物領域（例えば領域Ａ１２）を挟んで低濃度の不純物領域（例えば領域Ａ１４）を自由なパターンで形成することが可能となる。すなわち、１枚のフォトマスクのみで自由度の高いパターンの半導体層ＳＣを形成することが可能となる。
【００３１】
しかも、第１レジストＲ１及び第２レジストＲ２は、互いに離間しているため、第１レジストＲ１及び第２レジストＲ２が繋がったパターンのレジストを適用した製造方法と比較して、レジストの膜厚や形状にばらつきが生じにくく、加工精度の低下を抑制することが可能となる。
【００３２】
また、金属層Ｍ１の第１部分Ｍ１１を除去するとともにゲート電極ＧＥを形成するドライエッチングのプロセスにおいて、エッチングガス中のイオンの加速を抑えることにより、第１絶縁膜１１の削れを抑制することが可能となる。なお、このようなエッチング条件を適用した場合であっても、所望の形状のゲート電極ＧＥを形成する過程で、第１部分Ｍ１１が完全に除去できることが確認された。
【００３３】
図４は、本実施形態の薄膜トランジスタＴＦＴ１における半導体層ＳＣ、及び、比較例の薄膜トランジスタＴＦＴ２における半導体層ＳＣの一例を示す平面図である。
【００３４】
図中の（Ａ）に示すように、薄膜トランジスタＴＦＴ１の半導体層ＳＣは、高濃度の不純物領域である領域Ａ１１乃至Ａ１３、低濃度の不純物領域である領域Ａ１４乃至Ａ１６、及び、チャネル領域である領域Ａ１７を備えている。領域Ａ１４乃至Ａ１６は、領域Ａ１１乃至Ａ１３よりも不純物濃度が低いため、高抵抗である。つまり、薄膜トランジスタＴＦＴ１は、ゲート電極ＧＥに対して一端側において、低抵抗な領域Ａ１１及びＡ１２の間に高抵抗な領域Ａ１４を有している。このような領域Ａ１４は、例えば保護抵抗体として機能し、薄膜トランジスタＴＦＴ１、あるいは、薄膜トランジスタＴＦＴ１に接続された配線や他の回路素子などを静電気から保護する。このような保護抵抗体となり得る領域Ａ１４については、本実施形態の製造方法を適用することにより、必要な仕様に応じてその長さを自由に設定することが可能である。また、ゲート電極ＧＥを挟んで両側に位置する領域Ａ１５及びＡ１６は、ＬＤＤ領域として機能できる。
【００３５】
図中の（Ｂ）に示す薄膜トランジスタＴＦＴ２の半導体層ＳＣ２は、高濃度の不純物領域である領域Ａ２１乃至Ａ２２、低濃度の不純物領域である領域Ａ２３乃至Ａ２４、及び、チャネル領域である領域Ａ２５を備えている。この薄膜トランジスタＴＦＴ２について、ゲート電極ＧＥに対して一端側に位置する領域Ａ２１は、領域Ａ１１乃至Ａ１３と同様に、低抵抗の領域である。このため、薄膜トランジスタＴＦＴ２において、薄膜トランジスタＴＦＴ１と同様の保護抵抗体としての機能を持たせようとすると、領域Ａ２１の全長を拡張する必要がある。つまり、薄膜トランジスタＴＦＴ２の設置面積は、薄膜トランジスタＴＦＴ１の設置面積よりも拡大する。
【００３６】
換言すると、本実施形態によれば、小さな設置面積で保護抵抗体の機能を備えた薄膜トランジスタＴＦＴ１を形成することが可能となり、画素の高精細化、及び、周辺回路の小型化が可能となる。
【００３７】
以上説明したように、本実施形態によれば、生産性を向上することが可能な半導体装置の製造方法を提供することができる。
【００３８】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
ＴＦＴ１…薄膜トランジスタ
ＳＣ…半導体層
Ｍ１…金属層  Ｍ１１…第１部分  Ｍ１２…第２部分
Ｒ１…第１レジスト  Ｒ２…第２レジスト
ＧＥ…ゲート電極
１０…絶縁基板  １１…第１絶縁膜  １２…第２絶縁膜  １３…第３絶縁膜
【図１】
2016171104.tif 000003
【図２】
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【図３】
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【図４】
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