(57)【特許請求の範囲】
【請求項１】
互いに対向配置される第１と第２の基板を有し、
第１と第２の基板の間に液晶層を有し、
一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、
該画素電極と液晶層の間に配向膜を有し、
前記一方もしくは他方の基板上に基準電極を有し、
該画素電極と基準電極の間に電位差を生じせしめることにより、表示を行い、
前記走査信号線の電位を印加する走査信号駆動回路と、当該走査信号駆動回路に電圧を印加する走査電源回路を有する液晶表示装置において、
前記走査信号駆動回路と前記走査電源回路の間に、前記走査信号駆動回路に供給する電位を、外部から液晶表示装置への電源供給停止後に、通常の駆動状態からGNDレベル以上となる状態を有するように切り替える電圧制御回路が接続され、
当該電圧制御回路は、複数の電源入力端子を有し、
前記複数の電源入力端子には、通常の駆動状態において前記走査信号駆動回路へ印加される入力電圧よりも低い電圧が供給される電源入力端子が含まれ、
当該電源入力端子は、ツェナーダイオードを介して前記電圧制御回路に接続されることを特徴とする液晶表示装置。
【請求項２】
前記ツェナーダイオードと並列に容量素子を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記電圧制御回路から走査信号駆動回路への入力端子の電位は、外部から液晶表示装置への電源供給停止後に一旦上昇し、やがて収束する山形の特性を有することを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置及び液晶表示装置を用いた画像表示装置に関わる。
【０００２】
【従来の技術】
液晶表示装置は、その薄型、低消費電力の特性により広く使われている。
【０００３】
特に、アクティブ素子を有する液晶表示装置は、それぞれの画素電極に、選択的に電位を与え、保持させる機能を有するため、アクティブ素子を持たないタイプより画質が優れる点から、液晶表示装置には同方式が広く用いられている。
【０００４】
特に、アクティブ素子を有する液晶表示装置は、それぞれの画素電極に、選択的に電位を与え、保持させる機能を有するため、アクティブ素子を持たないタイプより画質が優れる点から、液晶表示装置には同方式が広く用いられている。
【０００５】
また画像表示装置としてはいわゆるブラウン管を用いた物が知られているが、同様に液晶表示装置を用いた画像表示装置が知られており、ブラウン管を用いた場合よりフリッカと総称される画面のちらつきが少なく、体感的に目に優しい特性が知られている。この液晶表示装置を用いた画像表示装置としては、液晶モニタ、ノートＰＣ，液晶ＴＶ，液晶一体型ＰＣ，ＰＤＡ等、幅広い画像表示装置が実用化されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、発明者らが研究を進めた結果、アクティブ素子を有する液晶表示装置には、その動作停止時、すなわち外部からの電源の供給が停止した後に、再び該液晶表示装置を動作状態に移行せしめた場合に、いわゆるフリッカ、すなわち画面のちらつきが現れる場合があるという新たな課題を見出した。
【０００７】
特に、この現象が、電源供給停止から再投入までの時間が比較的短時間である場合に著しいことを見出した。
【０００８】
そして、画素電極と配向膜の間に絶縁層を有する構成、あるいは同一基板上に画素電極と基準電極を有し、かつこれらの形成層の間に絶縁層がある場合、さらに著しいことを見出した。
【０００９】
画像表示装置に、ブラウン管の代わりに液晶表示装置を用いることの利点の代表例は、前述のように薄型、低消費電力に加え、フリッカが少ないことである。しかし画像表示装置での液晶表示装置への電源供給の遮断及び再投入の時間が短い場合には、液晶表示装置を用いた画像表示装置においても、その再投入直後から数秒〜数十秒に渡り、このフリッカが生じる場合があることを見出した。これは、液晶表示装置の利点の１つを失いかねない深刻な課題であり、発明者らはこの課題の現象解明と対策に取り組んだ。
【００１０】
その結果、以下に詳述するような現象が、その主たる原因であると解明するに至った。
【００１１】
アクティブ素子を有する液晶表示装置では、画素電極には走査信号線にアクティブ素子をＯＮ状態とするための選択電位が加わった場合に、選択的に電位が書き込まれ、時間的に大部分の間は、走査信号線にアクティブ素子をＯＦＦ状態とするための非選択電位が加わることにより、ＯＮ状態で印加された電圧が保持される。時間的に大部分がＯＦＦ状態である理由は、液晶表示装置は複数本の走査信号線を順次選択する駆動を行うのが通例であるため、例えば最低７６８本の走査信号線を持つＸＧＡ対応の液晶表示装置においては、ＯＦＦ状態を選択されている時間は、ＯＮ状態を選択されている時間の（７６８−１）倍以上であることが、一般的な駆動方法だからである。
【００１２】
また液晶表示装置は、通常液晶材料の劣化を防止するため、画素電極と基準電極の間に加わる電位を交流化し、直流電圧が長時間に亘り連続して印加するのを防止している。しかしこの効果は、あくまで１つもしくは複数のフレーム単位で画素電極と基準電極の間に加わる電位の極性を反転させることにより、長時間平均としては直流電圧の印加を防止しているのみであり、各フレーム単位で見た場合、画素電極にはほぼ一定の電位が加わっていることは変わっていない。そして、この１つもしくは複数のフレーム単位で画素電極と基準電極の間に加わる電位の極性を反転する駆動は、あくまで液晶表示装置に電源が供給されている場合のみ為しうることであり、すなわち電源供給が停止した後は、画素電極にはほぼ一定の電位が加わったままとなるのである。そして、アクティブ素子によりＯＦＦ状態に保たれた時点で、液晶表示装置への電源の供給が遮断された画素電極は、そのままＯＦＦ状態に比較的長時間維持されることになり、画素電極には長時間一定電位が加わり続けることになる。
【００１３】
一方、基準電極には、通常画素単位でのアクティブ素子を介さずに、直接電位が供給されるため、逆に液晶表示装置への電源供給が停止した後は、すばやくＧＮＤ電位に至ることになる。
【００１４】
この結果、アクティブ素子を有する液晶表示装置において、液晶表示装置への電源供給が停止した場合には、長時間に亘り画素電極−基準電極間に直流電位差が与えられることになり、画素が直流に帯電することになる。このため、再び液晶表示装置に電源が供給されても、その際の画素電極―基準電極間の電位は、残留した直流電位の上に、交流信号を載せる形の駆動となるため、極性間で液晶駆動電圧にアンバランスが生じ、フリッカが発生するに至ったことが判明した。
【００１５】
さらに、フリッカの発生が、電源供給停止から再投入までの時間が比較的短時間である場合に著しいことの原因として、液晶表示装置への電源供給の停止後、長時間経過した後には、走査信号線の電位がＧＮＤ状態に収束するため、微量ながらアクティブ素子から画素電極に蓄積した電荷のリークが生じ、やがて画素電極に蓄積した電荷が全てリークした後に再投入すれば、上述の画素電極―基準電極間への直流電位残留は解消されているため、フリッカが発生せず、したがって見た目上は電源供給停止から再投入までの時間が比較的短時間である場合にフリッカが著しいものとして認識されることが判明した。
【００１６】
これらは、画素電極上に配向膜がある場合、該配向膜がこれが電荷をトラップする作用を示すため、さらに悪化することも合わせて判明した。
【００１７】
そしてさらに、画素電極と配向膜の間に絶縁層を有する構成、あるいは同一基板上に画素電極と基準電極を有し、かつこれらの形成層の間に絶縁層がある場合、これらが電荷をトラップする作用を示すため、さらにフリッカ現象が悪化することが判明した。
【００１８】
特にこの画素電極と配向膜の間に絶縁層を有する構成、あるいは同一基板上に画素電極と基準電極を有し、かつこれらの形成層の間に絶縁層がある場合の液晶表示装置は、広視野角を実現しうる構成として知られるため、液晶モニタ、液晶ＴＶ向けにブラウン管代替として今後の展開が期待されている方式であるため、このような構成の液晶表示装置においてさらにフリッカ特性の悪化があるということは、非常に大きな問題である。
【００１９】
本発明はこのような事情に基づいてなされたものであり、その目的は液晶表示装置への電源供給の遮断後、再投入した場合に、フリッカの発生を抑制できる液晶表示装置を提供し、さらにこの液晶表示装置を用いることによりフリッカの発生を抑制した画像表示装置を提供することにある。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの該要を簡単に説明すれば、以下の通りである。
【００２１】
手段１．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、
該画素電極と基準電極の間に電位差を生じせしめることにより表示を行う液晶表示装置において、外部から液晶表示装置への電源供給停止後の走査信号線の電位が、GNDレベル以上となる状態を有することを特徴とするものである。
【００２２】
手段２．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、
該画素電極と基準電極の間に電位差を生じせしめることにより表示を行う液晶表示装置において、外部から液晶表示装置への電源供給停止後の走査信号線の電位が、該電源供給停止後一旦上昇し、やがてGNDレベルに収束する山なりの特性を有することを特徴とするものである。
【００２３】
手段３． 互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、
該画素電極と基準電極の間に電位差を生じせしめることにより表示を行う液晶表示装置において、外部から液晶表示装置への電源供給停止後の走査信号線の電位を、電源供給中の通常駆動状態と切り替える回路を有することを特徴とするものである。
【００２４】
手段４． 互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、
該画素電極と基準電極の間に電位差を生じせしめることにより表示を行い、前記走査信号線の電位は走査信号線駆動回路より印加され、該走査信号線駆動回路は走査信号線の非選択電位用電源が供給される入力端子を有する液晶表示装置において、
外部から液晶表示装置への電源供給停止後の、前記非選択電位用電源が供給される入力端子への入力電圧を、通常の駆動状態と切り替える回路を有することを特徴とするものである。
【００２５】
手段５．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、該画素電極と基準電極の間に電位差を生じせしめることにより表示を行い、前記走査信号線の電位は走査信号線駆動回路より印加され、該走査信号線駆動回路は走査信号線の非選択電位用電源が供給される入力端子を有する液晶表示装置において、外部から液晶表示装置への電源供給停止後の、前記非選択電位用電源が供給される入力端子への入力電圧を、通常の駆動状態と異なる値とするための回路を有し、該回路はツェナーダイオードを有することを特徴とするものである。
【００２６】
手段６．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、
該画素電極と基準電極の間に電位差を生じせしめることにより表示を行い、前記走査信号線の電位は走査信号線駆動回路より印加され、該走査信号線駆動回路は走査信号線の非選択電位用電源が供給される入力端子を有する液晶表示装置において、前記走査信号線の非選択電位用電源が供給される入力端子の電位は、外部から液晶表示装置への電源供給停止後に、GNDレベル以上となる状態を有することを特徴とするものである。
【００２７】
手段７．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、該画素電極と基準電極の間に電位差を生じせしめることにより表示を行い、前記走査信号線の電位は走査信号線駆動回路より印加され、該走査信号線駆動回路は走査信号線の非選択電位用電源が供給される入力端子を有する液晶表示装置において、前記走査信号線の非選択電位用電源が供給される入力端子の電位は、外部から液晶表示装置への電源供給停止後に一旦上昇し、やがて収束する山なりの特性を有することを特徴とするものである。
【００２８】
手段８．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、該画素電極と基準電極の間に電位差を生じせしめることにより表示を行う液晶表示装置において、外部から液晶表示装置への電源供給を停止した際に、前記画素電極の電位を急速に開放することを特徴とするものである。
【００２９】
手段９．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、該画素電極と基準電極の間に電位差を生じせしめることにより表示を行う液晶表示装置において、外部から液晶表示装置への電源供給を停止した際に、画素への電荷の残留を抑制し、再度電源が供給された際にフリッカの発生を防止することを特徴とするものである。
【００３０】
手段１０．  互いに対向配置される第1と第2の基板を有し、第1と第2の基板の間に液晶層を有し、一方の基板上にアクティブ素子、該アクティブ素子を動作させるための走査信号線、及び該アクティブ素子の動作により映像信号が供給される画素電極を有し、該画素電極と液晶層の間に配向膜を有し、前記一方もしくは他方の基板上に基準電極を有し、
該画素電極と基準電極の間に電位差を生じせしめることにより表示を行う液晶表示装置において、外部から液晶表示装置への電源供給を停止した際に、画素電極の電位をリセットすることを特徴とするものである。
【００３１】
以上の手段の少なくとも１つを採用することにより、画素電極への電荷の残留を抑制することが実現できるため、本願の課題を解決した液晶表示装置及び本願の課題を解決した画像表示装置を実現することができる。
【００３２】
また更なる手段、効果に関しては請求項を含む本明細書の中において明らかとなるであろう。
【００３３】
【発明の実施の形態】
以下、本発明による液晶表示装置及び画像表示装置の実施例を説明する。
【００３４】
〔実施例１〕
アクティブ素子を有する液晶表示装置においては、その動作停止時、すなわち外部からの電源の供給が停止した後に、再び該液晶表示装置を動作状態に移行せしめた場合に、いわゆるフリッカ、すなわち画面のちらつきが現れる場合があるという新たな課題を見出した。特に、この現象が、電源供給停止から再投入までの時間が比較的短時間である場合に著しいことを見出した。
【００３５】
図４１に、本現象の発生する例を示す。通常表示Ａとして示す通常表示状態では、フリッカは発生しない。しかし、一度液晶表示装置への電源の供給を停止し、すなわち電源切断状態としたのち、再び通常表示Ｂと示す通常の画像表示状態に復帰した際に、強い画面のちらつき、いわゆるフリッカが発生する場合があることを見出した。特に、この現象が、電源供給停止から再投入までの時間が比較的短時間である場合に著しいことを見出した。
【００３６】
図４２は、図４１の電源切断状態に相当する、電源遮断時間が短時間である場合の、再投入後のフリッカの発生時間を示す評価結果の一例である。バックライトＢＬがＯＮの状態で電源遮断を行った場合、電源遮断時間が長いほど、電源再投入後、すなわち図４１に通常表示Ｂと示す通常表示状態を再開した際のフリッカ発生時間は増大していく。図示していないが、この場合の再投入後のフリッカ発生時間は、電源遮断時間が５分程度で最高値を示し、それ以降では減少に転じ、遮断時間が１時間を超えると発生しないことを見出した。また、バックライトＢＬをＯＮの状態で電源遮断を行った場合、電源遮断時間が１秒を超える範囲では、遮断時間延長と共に再投入後のフリッカ発生時間が低減することも見出した。
【００３７】
発明者らは、本現象の原因を以下のように解明するに至った。すなわち、アクティブ素子を有する液晶表示装置では、画素電極には走査信号線にアクティブ素子をＯＮ状態とするための選択電位が加わった場合に、選択的に電位が書き込まれ、時間的に大部分の間は、走査信号線にアクティブ素子をＯＦＦ状態とするための非選択電位が加わることにより、ＯＮ状態で印加された電圧が保持される。時間的に大部分がＯＦＦ状態である理由は、液晶表示装置は複数本の走査信号線を順次選択する駆動を行うのが通例であるため、例えば最低７６８本の走査信号線を持つＸＧＡ対応の液晶表示装置においては、ＯＦＦ状態を選択されている時間は、ＯＮ状態を選択されている時間の（７６８−１）倍以上であることが、一般的な駆動方法だからである。また液晶表示装置は、通常液晶材料の劣化を防止するため、画素電極と基準電極の間に加わる電位を交流化し、直流電圧が長時間に亘り連続して印加するのを防止している。しかしこの効果は、あくまで１つもしくは複数のフレーム単位で画素電極と基準電極の間に加わる電位の極性を反転させることにより、長時間平均としては直流電圧の印加を防止しているのみであり、各フレーム単位で見た場合、画素電極にはほぼ一定の電位が加わっていることは変わっていない。そして、この１つもしくは複数のフレーム単位で画素電極と基準電極の間に加わる電位の極性を反転する駆動は、あくまで液晶表示装置に電源が供給されている場合のみ為しうることであり、すなわち電源供給が停止した後は、画素電極にはほぼ一定の電位が加わったままとなるのである。そして、アクティブ素子によりＯＦＦ状態に保たれた時点で、液晶表示装置への電源の供給が遮断された画素電極は、そのままＯＦＦ状態に比較的長時間維持されることになり、画素電極には長時間一定電位が加わり続けることになる。
【００３８】
一方、基準電極には、通常画素単位でのアクティブ素子を介さずに、直接電位が供給されるため、逆に液晶表示装置への電源供給が停止した後は、すばやくＧＮＤ電位に至ることになる。
【００３９】
この結果、アクティブ素子を有する液晶表示装置において、液晶表示装置への電源供給が停止した場合には、長時間に亘り画素電極−基準電極間に直流電位差が与えられることになり、画素が直流に帯電することになる。このため、再び液晶表示装置に電源が供給されても、その際の画素電極―基準電極間の電位は、残留した直流電位の上に、交流信号を載せる形の駆動となるため、極性間で液晶駆動電圧にアンバランスが生じ、フリッカが発生するに至ったことが判明した。
【００４０】
そしてアクティブ素子を有する液晶表示装置では、通常の表示状態での保持特性を改善するため、前段の走査信号線と共通電極の間に絶縁層を介して重畳領域を設けて形成する付加容量Ｃａｄｄ、もしくは基準電位と共通電極の間に絶縁層を介して同一基板上で重畳する領域を設け形成する保持容量Ｃｓｔｇの一方もしくは双方を用いるため、さらに画素電極に長時間一定電位が加わり続けることになっているものと判明した。
【００４１】
さらに、図４２より、以下の知見を導き出すに至った。すなわち実験的に、ＢＬがＯＮ及びＯＦＦで、電源再投入後のフリッカ発生時間に差があり、特にＢＬがＯＮの場合は、電源遮断時間が長いほどフリッカは発生し難くなる。まずこの理由を説明する。本調査で用いた液晶表示装置は、アクティブ素子としてＴＦＴを用いているため、半導体層を有する。それゆえ、程度の差はあれホトコンダクション、すなわち光が半導体層に照射した際に画素電極に保持された電荷がリークする現象が生じる。図４２では、この現象によるリークは０．５〜１．０秒位から顕著になっていると考えられる。実使用での保持期間は、一例としてフレーム周波数６０Ｈｚの場合には高々１６．６ｍｓでしかないため、実使用状態ではリークは僅かなレベルに抑えられている。この目的で、半導体層に直接光が当たらないように遮光層ＢＭが形成されているためである。しかし図４２の２．５秒に至るような時間では、ＴＦＴのリークが生じるため、逆にこれにより画素電極の電荷が開放されるため、電源再投入後のフリッカの発生時間がＢＬ ＯＦＦの場合より短いものと判明した。
【００４２】
さらに図４２の示唆する別の特徴は、ＢＬがＯＦＦの場合、電源遮断時間増大と共に、再投入後のフリッカ発生時間が増大していることである。この現象を解明した結果、次の知見を得るに至った。本発明の液晶表示装置１に用いる液晶表示パネル２の画素の構造から説明する。図１６にいわゆるＴＮ方式の液晶表示パネルの画素部の平面構造例を示す。また図１６のＡ−Ａ′線での断面構造例を図１７，１８，１９に示す。走査信号線３０にＯＮ状態の電位が与えられた際に、映像信号線３１からの電位がＴＦＴにより画素電極６２に書き込まれる。そして走査信号線３０にＯＦＦ状態の電位が与えることにより、ＴＦＴのリークを防止し、画素電極に電荷が保持される。図１７は断面構造の一例である。基板７０上に絶縁層（ＰＡＳ１と記載）７１、その上に映像信号線３１、さらに絶縁層（ＰＡＳ２と記載）７２が形成され、その上に画素電極６２が形成されている。他方の基板には、遮光層（以下ＢＭと記載）８２、カラーフィルター（以下ＣＦと記載）８３、基準電極６１、配向膜８５が形成され、配向膜７５と配向膜８５の間に液晶層７６が構成されている。図１８は絶縁層ＰＡＳ２と画素電極６２の間に絶縁層（ＰＡＳ３）を構成した例である。この場合、ＰＡＳ３を低誘電率の有機絶縁膜とすることが望ましい。また図１９ではＰＡＳ２と画素電極の間にＣＦを構成した例である。いずれの場合においても、画素電極と液晶層の間には配向膜７５が介在する。画素電極に直流電圧が長時間印加された場合、この電荷は絶縁層に徐々にトラップされる。それは画素電極下の絶縁膜、及び画素電極上の配向膜の双方に対して起きる現象である。この際、配向膜７５は、画素電極よりも液晶層側にある。したがって、配向膜７５に蓄積した電荷は、画像表示目的に画素電極と基準電極間に与えられる電位差に直接重畳する。これは、配向膜に電荷が残留した状態で通常の画像表示を図る際に、上述のように画素電極―基準電極間の電位は残留した直流電位の上に、交流信号を載せる形の駆動となるため、極性間で液晶駆動電圧にアンバランスが生じ、フリッカが発生することになる。図４２では、ＢＬがＯＦＦの場合、電源遮断時間が長いほど再投入後のフリッカ発生時間が長い。これは、電源遮断状態、すなわち画素電極に電荷が保持された状態では配向膜にも電荷が徐々にトラップされていくため、時間経過と共に配向膜に蓄積する電荷の量が増加し、この電荷の量の増加に起因し、電源再投入後のフリッカの発生時間が長くなったものと判明した。
【００４３】
この解決には、配向膜を除去すれば良い。しかし、配向膜を画素電極上に構成することは、液晶を配向させる上でほぼ必須の構成である。したがって、配向膜への電荷の蓄積を防止することが必要となる。
【００４４】
そこで本実施例では、電源切断時に画素電極の電位を急速に開放することにより、電源切断後の配向膜への電荷の蓄積を抑制し、電源再投入時のフリッカの発生を防止した。
【００４５】
〔実施例２〕
発明者らは、画素電極と基準電極が同一基板上にある液晶表示パネルを用いた場合、実施例１で説明の現象がさらに悪化することを見出した。
【００４６】
図２０にいわゆる横電界方式の液晶表示パネルの画素部の平面構造例を示す。また図２０のＡ−Ａ´線での断面構造例を図２１に示す。走査信号線３０にＯＮ状態の電位が与えられた際に、映像信号線３１からの電位がＴＦＴにより画素電極６２に書き込まれる。そして走査信号線３０にＯＦＦ状態の電位が与えることにより、ＴＦＴのリークを防止し、画素電極に電荷が保持される。容量を増大させる目的で保持容量（Cｓｔｇ）６６が形成されている。図２１は断面構造の一例である。基板７０上に基準電極６１、絶縁層（ＰＡＳ１と記載）７１、その上に映像信号線３１及び画素電極６２、さらに絶縁層（ＰＡＳ２と記載）７２が形成され、その上に配向膜７５が形成されている。ＰＡＳ２の上層には有機ＰＡＳが形成されている場合もある。他方の基板には、遮光層（以下ＢＭと記載）８２が形成され、カラーフィルター（以下ＣＦと記載）８３、保護膜８６、配向膜８５が形成され、配向膜７５と配向膜８５の間に液晶層７６が構成されている。
【００４７】
実施例１の場合と同様に、画素電極６２と液晶層７６の間に配向膜７５が形成されている点は同じであり、それゆえ実施例１の場合と同様に電源切断、再投入時にフリッカが発生する。
【００４８】
さらに本実施例の横電界方式の液晶表示パネルでは、実施例１のいわゆる縦電界方式のパネルより該フリッカが悪化することが判明した。
【００４９】
図２１に示すように、いわゆる横電界方式の液晶表示パネルでは画素電極と基準電極は同一基板上に絶縁膜を介して離間配置されている。そしてこの画素電極と基準電極間に電位差を与え、これにより形成される電界により液晶層の光学的性質を変調する。したがって、画素電極と基準電極間の絶縁膜にも電位差が加わっている。液晶表示装置への電源供給を停止した際、大部分のＴＦＴはＯＦＦ状態であるため、該画素においては画素電極に電荷が保持される。一方基準電極の電位は急速にＧＮＤレベルへと至る。この結果、画素電極に保持された電荷は、配向膜に徐々にトラップされると同時に、画素電極と基準電極間の直流電位差により画素電極と基準電極間の絶縁膜にも徐々にトラップされる。このとき、画素電極と基準電極間の距離は画素電極と配向膜間の距離より長い為、同一基板上で画素電極と基準電極間を離間する絶縁膜にトラップされた電荷は配向膜にトラップされた電荷よりも開放され難く、この結果、電源再投入後のフリッカ発生時間が長くなると判明した。
【００５０】
それゆえ、いわゆる横電界方式の液晶表示装置では、該フリッカへの対策が一層必要である為、本実施例では電源切断時に画素電極の電位を急速に開放することにより、電源切断後の配向膜及び同一基板上に形成された画素電極と基準電極間の絶縁膜への電荷の蓄積を抑制し、電源再投入時のフリッカの発生を防止した。
【００５１】
〔実施例３〕
本実施例では、実施例２の横電界方式での同一基板上に形成された画素電極と基準電極間の絶縁膜への電荷の蓄積を、画素構造的に低減した例である。
【００５２】
図２２は実施例２の図２０に、図２３及び図２４は実施例２の図２１に相当する図である。
【００５３】
実施例３と実施例２の主要な差異を図２３，図２４で説明する。同一基板上に画素電極と基準電極が形成されている点は共通である。しかし本実施例では、画素電極６２よりも上層に、絶縁膜を介して基準電極６１を形成した。発明者らが調査した結果、画素電極と基準電極間の直流電位差により画素電極と基準電極間の絶縁膜に電荷がトラップされた場合、そのフリッカへの影響は画素電極が液晶層に近いほど大きくなることが判明した。なぜなら、液晶層はあくまで液晶中に形成される電界により駆動されるのであり、液晶層と画素電極が遠いほど同一の電荷が液晶層に発生する電界の強度は低下する為である。このため、同一基板上に画素電極と基準電極が形成されている液晶表示装置において、画素電極６２よりも上層に、絶縁膜を介して基準電極６１を形成することにより、電源切断後再投入時のフリッカを抑制することが出来る。
【００５４】
またさらにこの場合、画素電極と液晶層の間に低誘電率の絶縁膜、特に有機ＰＡＳを設けることが望ましい。電気的にも距離的にも、画素電極と液晶層の間をさらに離間できる為である。同様に、図２４の７４として示すように、第４の絶縁膜（ＰＡＳ４）を形成することでさらに効果を拡大できる。
【００５５】
さらに同様に、対抗基板上の代わりに、基準電極形成層と画素電極形成層の間にＣＦ８３を形成することで効果を増大できる。また同様に、対抗基板上の代わりに、基準電極形成層と画素電極形成層の間に保護膜８６を形成することで効果を増大できる。いずれの場合も、基準電極形成層が画素電極形成層の上層にあることが望ましい。また組み合わせてもよい。
【００５６】
また本実施例では画素電極は画素内で複数本が接続されているが、１本でもよく、また面状でもよい。
【００５７】
〔実施例４〕
本実施例は、実施例２の同一基板上に形成された画素電極と基準電極間の絶縁膜への電荷の蓄積を低減した別の例であり、図２５は実施例２の図２０に、図２６及び図２７は実施例２の図２１に相当する図である。本実施例では図２６及び図２７に示すように、同一基板上に画素電極６２と基準電極６１を構成し、かつ画素電極の下層に絶縁膜を介して基準電極を重畳して形成した。画素電極６２は複数本から成り、基準電極６１は面状として構成した。
【００５８】
液晶表示装置への電源供給を停止した際、大部分のＴＦＴはＯＦＦ状態であるため、該画素においては画素電極に電荷が保持される。一方基準電極の電位は急速にＧＮＤレベルへと至る。この結果、画素電極と基準電極の電位差が拡大する為、画素電極に蓄積した電荷は、この拡大した電位差により、画素電極と基準電極間の絶縁膜に急速にトラップされる。このとき、電源遮断時に画素電極に蓄積されている電荷の量は限りがあるため、相対的に画素電極より液晶層側の絶縁膜、特に配向膜にトラップされる電荷の量を低減することが出来る。
【００５９】
これにより、本実施例では電源切断、再投入時のフリッカを低減することができる。
【００６０】
〔実施例５〕
ＴＦＴ素子の平面模式図例を図２８に示す。走査信号線３０にＯＮ電位が加わった場合、いわゆるＯＮ状態において、半導体層６３がＯＮ状態となることで映像信号線３１の電位は映像信号線と一体に形成されたドレイン電極６７、半導体層６３、ソース電極６８を経由し、画素電極に電荷が電気的に書き込まれる。ソース電極と画素電極は一体の場合もある。そして走査信号線３０にＯＦＦ電位が加わった場合、いわゆるＯＦＦ状態において、半導体層のチャネルは非形成状態となるため、ソース電極とドレイン電極間は電気的に非導通に順ずる状態になり、長時間画素電極に電荷を保持することを可能とする。実施例１で説明のように、図４２では電源遮断期間中のＢＬのＯＮとＯＦＦでフリッカ発生時間が異なっている。これは、アクティブ素子のリーク特性を適切に設定することにより、フリッカの発生を抑制できることを意味している。しかし実仕様状態では十分な保持特性が必要である。この両立は、ＯＮ状態での画素の表示輝度Ｂ１に対するＯＦＦ状態の経過時間Ｔ毎の表示輝度Ｂ２を用い、光学的に示すことができることを見出した。
【００６１】
すなわち中間調領域の少なくとも１つの表示階調で、ノーマリーブラックモードの場合にＯＦＦ状態の時間Ｔに対し、Ｔ＝１６.６ｍｓでＢ２／Ｂ１＞９０％、Ｔ＝１ｓでＢ２／Ｂ１＜７０％とした。またノーマリーホワイトモードの場合に、少なくとも１つの表示階調で、ＯＦＦ状態の時間Ｔに対し、Ｔ＝１６.６ｍｓでＢ２／Ｂ１＜１１０％、Ｔ＝１ｓでＢ２／Ｂ１＞１３０％とした。
【００６２】
また実施例１〜４の構成と組み合わせることで、さらに効果が増大する。
【００６３】
〔実施例６〕
実施例５で説明のように、アクティブ素子のリーク特性を適切に設定することで電源切断、再投入時のフリッカを抑制できる。ＴＦＴ素子の構造としてリーク特性を適切に設定する構造を図２９、図３０に示す。半導体層６３が図２９はソース電極下で走査信号線から露出している。また図３０では一部領域が完全に走査信号線から露出している。これにより、露出した領域でバックライトの光によるホトコンコンダクションによりリークしやすい構成とすることが出来、フリッカを抑制できる。
【００６４】
また実施例１〜5の構成と組み合わせることで、さらに効果が増大する。
【００６５】
〔実施例７〕
実施例６で説明のホトコンダクションを利用する別の例が、図３１である。図２０との違いは、ＴＦＴ素子の一部と重畳して乱反射媒体８７を設定したことであり、これにより、バックライトからの斜め方向の光が、乱反射により半導体層に一部が導入される。これにより、リークしやすい構成とすることが出来、フリッカを抑制できる。乱反射媒体としては、ギャップ支持部材を流用することが望ましい。すなわち樹脂性の透明ビーズである。さらに一方の基板上に透明の柱状スペーサを設けるとさらに効果が増大する。これは、ビーズに比べ、その配置位置、大きさが自由に制御できる為である。特にビーズでは通常球状であるのに対し、スペーサ−ではギャップ支持に用いる高さ方向と乱反射に用いる幅方向を独立に設定できる為、極めて望ましい。またビーズでは、通常分散法により成されるので、ＴＦＴ上に位置する確率は低い。透明の柱状スペーサでは、予め定めた位置に形成できる為、１０画素に１個以上の配置であればビーズ分散法より効果を高めることが出来る。
【００６６】
本実施例ではＩＰＳ方式の図面にて説明したが、その他の方式でも同様である。
【００６７】
また実施例１〜６の構成と組み合わせることで、さらに効果が増大する。
【００６８】
〔実施例８〕
実施例６で説明のホトコンダクションを利用する別の例が、図３１である。図２０との違いは、遮光層８２が、有効表示領域内に開口領域を持つことは当然として、走査信号線３０上にも開口領域８８を設けたことである。この開口領域８８は、映像信号線上に設けてもよい。これにより、表示面側からの光によりＴＦＴ素子にホトコンを誘起することが出来る。これは、表示装置内臓のバックライトが消灯状態であっても、部屋の光もしくは外光によりリーク効果が実現できるという利点を持つ。この開口部８８は予め所定の位置に設けるのが手法の１つである。さらに本方式では、開口領域８８のサイズによりホトコンが容易に制御できる為、例えば製造上の問題によりリーク特性が所望と異なるＴＦＴ素子が出来てしまった場合、完成後の液晶表示パネルにレーザー照射によりＢＭに穴を空けることで所望の特性に回復できるという歩留まり上の効果も有する。この穴は数ミクロン程度の微小なものであり、使用者からの認識は困難である。但し、レーザーにより加工する際は、ＴＦＴとは重畳しないことが望ましい。レーザーの強度によっては、ＴＦＴ自体が破壊される恐れがあるためである。
【００６９】
本実施例ではＩＰＳ方式の図面にて説明したが、その他の方式でも同様である。
【００７０】
また実施例１〜７の構成と組み合わせることで、さらに効果が増大する。
【００７１】
〔実施例９〕
図1は、本発明による液晶表示装置の一実施例の構成を示す図である。液晶表示装置１に対し、システム回路２０からインターフェース信号（以下Ｉ／Ｆ信号と記載）４１、及びディスプレイ電源４０が入力される。４１と４０は同一のケーブル群により接続されても良い。あるいは、特にＢＬ（バックライト）用電源供給ケーブルとは別でも良い。Ｉ／Ｆ信号４１は制御回路１２に入力される。またディスプレイ電源４０は、走査電源回路１１、共通電圧発生回路１７、映像電源回路１４、階調電源回路１５に供給される。１１，１７，１４，１５は一体として構成されていても良い。
【００７２】
映像電源回路１４から映像信号駆動回路１６には映像信号駆動回路動作用のロジック電圧VDDと、ＧＮＤ電圧ＶＧＮＤが供給される。さらに、階調電源回路１５から、階調電圧が供給される。映像信号駆動回路１６は、制御回路１２からの信号に基づき、映像信号線３１に映像信号を入力する。共通電圧発生回路１７からは基準電圧Ｖｃｏｍが基準電極に供給される。図中で基準電極を線状に記載しているが、これは便宜上であり、線状の場合、面状の場合、また基準電極と同一基板上の場合、別基板上の場合を含む。
【００７３】
また走査電源回路１１から走査信号駆動回路１３に走査信号駆動回路の動作用ロジック電圧ＶＧＧ、走査信号線のＯＮ電位用電圧ＶＧＯＮ、ＧＮＤ電圧ＶＧＮＤ、走査信号駆動回路を駆動用するためのマイナス側の電圧ＶＥＥがそれぞれ供給される。走査信号駆動回路からは、制御回路１２からの信号に基づき、走査信号線３０の各ラインにＯＮ電位、もしくはＯＦＦ電位のいずれかを共有する。
【００７４】
液晶表示パネル２においては、映像信号線３１と走査信号線３０の交差部に、各画素毎にアクティブ素子が構成されている。代表例はＴＦＴである。ＭＩＭの場合でも、映像信号線が基準電極を兼ねかつ走査信号線とは別基板に形成されている点を中心に若干の差異はあるが、類似の構成を取ることが出来る。ＴＦＴを採用した場合には、走査信号線３０にＯＮ電位が加わった際に、映像信号線３１からの映像信号をＴＦＴを通じて画素電極に書き込み、その後走査信号線３０の電位をＯＦＦ電位とすることにより、書き込まれた映像信号線の電位をアクティブ素子を持たない場合と比べ長く保持できる。この電位は、走査信号線と基準電極間の液晶容量により保持される。さらに、この保持特性を改善するため、前段の走査信号線と画素電極を絶縁膜を介して重畳した領域を設け、いわゆる付加容量Ｃａｄｄを構成する手法、また基準信号線もしくは基準電極を同一基板上に設け、画素電極と重畳した領域を設けることにより保持容量Ｃｓｔｇを構成する手法が知られており、その一方もしくは双方を用い、保持特性を改善する。
【００７５】
そして画素電極に書き込まれた電位と基準電極の間の電位差により、液晶の光学的性質を変調することにより、画像表示を実現する。
【００７６】
前記走査信号線のＯＦＦ電位形成用の電位ＶＧＯＦＦは、ＶＥＥと共用、もしくは別個に、従来は走査電源回路より直接供給される。このため、従来の液晶表示装置においては、ディスプレイ電源４０の供給が停止するとＶＧＯＦＦの供給も停止し、マイナス電位より徐々にＧＮＤ電位へと収束していくものであった。このとき、走査信号駆動回路１３は映像信号駆動回路１６と異なり、ＯＮ電位が選択されないラインには常にＯＦＦ電位を供給する、いわばスイッチ的な構成となっているのが通例である。このため、走査信号線には、ディスプレイ電源４０の供給停止後、走査信号駆動回路からＶＧＯＦＦより形成される本来のＯＦＦ電位から徐々にＧＮＤへと近づく電位が供給されるため、液晶表示パネル２の内部に形成されたアクティブ素子もＯＦＦに準ずる状態が当面維持される。この結果、画素電極に書き込まれた電荷がアクティブ素子経由で短時間にリークすることができず、課題として説明のフリッカ現象に至っていた。
【００７７】
そこで本実施例では、走査信号電源回路１１と走査信号駆動回路１３の間にゲートオフ電圧制御回路１０を設け、この回路からＶＧＯＦＦ電位を形成した。そして、ディスプレイ電源４０が供給されている通常動作時の電圧に対し、ディスプレイ電源４０の供給が停止した直後にＶＧＯＦＦを切り替え、走査信号線にリーク用電位を入力する構成とした。
【００７８】
図５に、ゲートオフ電圧切り替え回路５０の動作をスイッチの概念として示す。これは図１のゲートオフ電圧制御回路１０の概念の一例である。図１の通常動作時は、スイッチはｂに接続されている為、ＶＧＯＦＦにはＶＥＥが供給される。ディスプレイ電源４０からの電源の供給の停止を感知すると、スイッチはａに切り替わる。ａには、ＶＥＥより高いＶＣＯＭ電圧が入力されている。これにより、ＶＧＯＦＦにはＶＥＥより高い電圧が供給されるようになるため、走査信号線にリーク用電位が供給できるようになる。図６は、図５のＶＥＥがバイアス回路５１を経由してゲートオフ電圧切り替え回路に入力されている例である。この場合、通常動作状態において、最適なＶＧＯＦＦをＶＥＥより形成できる為、通常動作時の保持特性を改善することができる。また図１のゲートオフ電圧制御回路１０の概念には、図５及び図６のスイッチ的な概念ではなく、図７に示すように、ＶＥＥステップアップ回路５２を設け、ＶＥＥ及びＶＣＯＭから中間電位を形成した後、これら、あるいはそれ以外の電位を加算回路５３で合成し、ＶＧＯＦＦを作り出す概念もある。この場合、ＶＥＥステップアップ回路５２、もしくは加算回路５３にて、ディスプレイ電源４０の供給停止により通常動作時と動作が異なるよう構成することで、走査信号線にリーク用電位が供給できるようになる。いずれの例においても、ディスプレイ電源４０の供給停止により、ＶＧＯＦＦへリーク用電位を供給する概念であり、この概念は全て図１のゲートオフ電圧制御回路１０に含む。
【００７９】
これらの切り替えは電源遮断後５秒以内に成されることが望ましい。これは、前述の実施例で説明のとおり、配向膜への電荷の蓄積は時間と共に進む為、電源再投入後のフリッカの低減の為には、急速に画素内のアクティブ素子をリーク状態に切り替え、画素電極に蓄積した電荷をリークさせ、画素電極から除去する必要があるためである。
【００８０】
なお図１には、ゲートオフ電圧制御回路１０には共通電圧発生回路１７から電位が供給されない場合を図示したが、図２に示すように供給して動作する構成としてもよく、実際の回路構成は図２の場合の方が容易である。また電圧蓄積回路１８を別途設け、ディスプレイ電源４０の供給停止直後にここからゲートオフ電圧制御回路１０にリーク電位を生成する為の電位、あるいはゲートオフ電圧制御回路１０自体を動作させるための電位を供給してもよく、この場合回路規模は増大するが、リーク電位の制御が容易になる、あるいはゲートオフ電圧制御回路の動作が安定化するとの利点がある。図１及び図２に適用した図が、それぞれ図３及び図４となる。
【００８１】
また上記構成を実施例１乃至８の１つもしくは複数に組み合わせることにより、実施例１乃至８の１つもしくは複数においてさらに効果の向上を図ることが出来る。
【００８２】
〔実施例１０〕
実施例９のゲートオフ電圧制御回路のさらなる例を図８に示す。ただし本実施例は図中の電源、電圧値、回路乗数、構成、部品に限定されるものではなく、動作の概念を説明する上の一例として図８を示すものであり、同様の動作結果を得るものは全て本実施例の範疇に入るものとする。
【００８３】
図８では電圧としては通常状態において図１のＶＧＯＮに相当するＶＨ（同一でもよい）、ＶＣＯＭ、ＶＥＥの3電位により、ディスプレイ電源の供給が停止し電圧絶対値が低下し始めた際にＶＬを通常電位からリーク用電位に切り替えるものである。図8の回路の動作を、図9のグラフにより説明する。
【００８４】
まず通常動作時、Ｔ１以前の時間では、ＶＬはＶＥＥとＶＬ端子の間に設けられたツェナーダイオードＴＤ１により、ＶＥＥに対し一定電圧上回る電位として供給される。図8では９Ｖ品を用いている為、ＶＥＥより９Ｖ高い電圧がＶＬに供給される。この状態では、ＶＣＯＭとＶＥＥの間に介在するトランジスタ素子ＴＲ１はオフ状態である。
【００８５】
次にＴ１において電源供給が遮断すると、ＶＨはＧＮＤ電位に向かい低下し始める。このとき、Ｃ１のＰ１側電位も引きずれて低下する為、Ｐ１の電位がＰ２より閾値分以上に低くなる。これによりＴＲ１は導通状態となり、Ｐ２とＰ３が短絡する。この結果、Ｐ３でのＶＥＥ電圧とＰ２でのＶＣＯＭ電圧は互いにキャンセルされ急速にＧＮＤ電位へと向かう。これは同時に、Ｐ５（＝Ｐ３電位）の電圧値がマイナス電位からＧＮＤ電位に向かって急上昇することを意味する。このため、Ｐ４（＝Ｐ６）のＶＬ電位は、ＴＤ１の存在により、図9に示すように急上昇することになる。
【００８６】
最後に、Ｔ２にてＰ５点の電位がＧＮＤに達すると、Ｐ４点の電位も最高値を取る。これ以降は、Ｐ４点の電位すなわちＶＬの電位はＧＮＤに向かって徐々に低下する。このとき、Ｐ５点とＰ６点の間にコンデンサＣ２を構成することが望ましい。これはＶＬがＴ２で最高値に至った以降、ＧＮＤに落ちるまでの時間を延ばすことが出来る為である。ＴＤ１自体も容量成分を持つ為、兼用することも可能ではあるが、容量の安定化及び時間延長効果を制御する上で別の容量素子を持つことがより望ましい。
【００８７】
図9を改めて見ると、ＶＬの電位はＴ１以降動作時のＶＬとＶＨの間にまで一旦上昇し、やがてＧＮＤに至る山なりの特性を示す。この特性こそが重要である。したがってゲートオフ電圧制御回路のＶＬ出力がこの特性を示す、あるいは走査信号駆動回路のゲートオフ電圧入力端子にこの電圧が現れる、あるいは走査信号線の電位にこの特性があらわれることにより、ディスプレイ電源供給停止後にリーク用電位を走査信号線に供給し、それにより画素電極の電荷をリークする構成を実現することが出来る。
【００８８】
また上述のように、本発明のゲートオフ電圧制御回路１０の特徴は、電源供給停止後の電圧降下を元に動作し、通常動作状態と異なるリーク用電位を形成していることである。そしてこの電位は、電源遮断時点で液晶表示装置１の回路内に残留した、あるいは回路に蓄積した電荷を元に作り出される。このため、液晶表示装置１内で構成を完了することが出来るので既存の液晶表示装置と容易に置き換えられるという大きな利点を持つ。
【００８９】
また上記構成を実施例１乃至９の１つもしくは複数に組み合わせることにより、実施例１乃至８の１つもしくは複数においてさらに効果の向上を図ることが出来る。
【００９０】
〔実施例１１〕
実施例９のゲートオフ電圧制御回路のさらなる例を図１０に示す。ただし本実施例は図中の電源、電圧値、回路乗数、構成、部品に限定されるものではなく、動作の概念を説明する上の一例として図１０を示すものであり、同様の動作結果を得るものは全て本実施例の範疇に入るものとする。
【００９１】
図１０では電圧としてはＶＣＯＭ、ＶＥＥの２電位により、ディスプレイ電源の供給が停止した際の電圧絶対値の低下によりリーク用電位を作り出すもので、パッシブ素子のみの簡易な構成となっている。
【００９２】
図１０においてＶＣＯＭとＶＬ電位Ｐ２の間に抵抗Ｒ１，ＶＥＥとＰ２の間にツェナーダイオードＴＤ１，そしてＴＤ１と並列にＣ１が設けられている。Ｒ１は通常動作時のＶＬ電位の安定化用である。図１０の回路の動作を、図１１のグラフにより説明する。
【００９３】
まず通常動作時、Ｔ１以前の時間では、ＶＬはＶＥＥとＶＬ端子の間に設けられたツェナーダイオードＴＤ１により、ＶＥＥに対し一定電圧上回る電位として供給される。図１０では９Ｖ品を用いている為、ＶＥＥより９Ｖ高い電圧がＶＬに供給される。
【００９４】
次にＴ１において電源供給が遮断すると、ＶＥＥはＧＮＤ電位に向かい上昇し始める。ツェナーダイオードＴＤ１の存在によりＶＬ電位はＶＥＥよりＴＤ１の特性値分高くなるため、同時にＶＬも上昇する。
【００９５】
最後に、Ｔ２にてＰ１点の電位がＧＮＤに達すると、Ｐ２点の電位も最高値を取る。これ以降は、Ｐ２点の電位すなわちＶＬの電位はＧＮＤに向かって徐々に低下する。このとき、実施例１０と同様に、ツェナーダイオードと並列にコンデンサを構成することが望ましい。
【００９６】
実施例１０の図9と同様に、図１１もＶＬの電位はＴ１以降一旦上昇し、やがてＧＮＤに至る山なりの特性を示す。この特性こそが重要である。したがってゲートオフ電圧制御回路のＶＬ出力がこの特性を示す、あるいは走査信号駆動回路のゲートオフ電圧入力端子にこの電圧が現れる、あるいは走査信号線の電位にこの特性があらわれることにより、ディスプレイ電源供給停止後にリーク用電位を走査信号線に供給し、それにより画素電極の電荷をリークする構成を実現することが出来る。
【００９７】
また上述のように、本発明のゲートオフ電圧制御回路１０の特徴は、電源供給停止後の電圧降下を元に動作し、通常動作状態と異なるリーク用電位を形成していることである。そしてこの電位は、電源遮断時点で液晶表示装置１の回路内に残留した、あるいは回路に蓄積した電荷を元に作り出される。このため、液晶表示装置１内で構成を完了することが出来るので既存の液晶表示装置と容易に置き換えられるという大きな利点を持つ。
【００９８】
さらに本実施例では、アクティブ素子を持たないため極めて低コストに構成できるという大きな利点を持つ。
【００９９】
また上記構成を実施例１乃至９の１つもしくは複数に組み合わせることにより、実施例１乃至８の１つもしくは複数においてさらに効果の向上を図ることが出来る。
【０１００】
〔実施例１２〕
実施例９のゲートオフ電圧制御回路のさらなる例を図１２に示す。ただし本実施例は図中の電源、電圧値、回路乗数、構成、部品に限定されるものではなく、動作の概念を説明する上の一例として図１２を示すものであり、同様の動作結果を得るものは全て本実施例の範疇に入るものとする。
【０１０１】
図１２では電圧としては図１のＶＧＯＮに相当するＶＨ、ＶＣＯＭ、ＶＥＥの3電位により、ディスプレイ電源の供給が停止し電圧絶対値が低下し始めた際にＶＬを通常電位からリーク用電位に切り替えるものである。図１２の回路の動作を、図１３のグラフにより説明する。
【０１０２】
まず通常動作時、Ｔ１以前の時間では、トランジスタＴＲ１はＯＦＦ状態、ＴＲ２はＯＮ状態である。これにより、Ｐ５とＶＥＥはＴＲ２を介して導通状態であり、ＶＬの電位はＴＲ２の電圧損質分のみ上となっている。
【０１０３】
次にＴ１において電源供給が遮断すると、ＶＨはＧＮＤ電位に向かい低下し始める。このとき、Ｃ１のＰ２側電位も引きずれて低下する為、Ｐ２の電位がＰ１より閾値分以上に低くなる。これによりＴＲ１は導通状態となり、ＴＲ１とＴＲ２間のＰ５点の電位、すなわちＶＬ電位は即最高電位に至る。
【０１０４】
最後にＶＣＯＭ電位がＧＮＤに収束するとＶＬ電位もＧＮＤに収束する。
【０１０５】
図１３を改めて見ると、ＶＬの電位はＴ１以降動作時のＶＬとＶＨの間にまで一旦上昇し、やがてＧＮＤに至る山なりの特性を示す。この特性こそが重要である。したがってゲートオフ電圧制御回路のＶＬ出力がこの特性を示す、あるいは走査信号駆動回路のゲートオフ電圧入力端子にこの電圧が現れる、あるいは走査信号線の電位にこの特性があらわれることにより、ディスプレイ電源供給停止後にリーク用電位を走査信号線に供給し、それにより画素電極の電荷をリークする構成を実現することが出来る。
【０１０６】
また上述のように、本発明のゲートオフ電圧制御回路１０の特徴は、電源供給停止後の電圧降下を元に動作し、通常動作状態と異なるリーク用電位を形成していることである。そしてこの電位は、電源遮断時点で液晶表示装置１の回路内に残留した、あるいは回路に蓄積した電荷を元に作り出される。このため、液晶表示装置１内で構成を完了することが出来るので既存の液晶表示装置と容易に置き換えられるという大きな利点を持つ。
【０１０７】
さらに本実施例では、電源遮断後ＶＬが最高電位に至るまでの時間が極めて短い。適切に部材、及び部材のスペック、回路構成を選定すれば、１秒以内も実現できる。このため、極めて短時間に画素電極をリークさせることができ、配向膜への電荷の蓄積を一層抑制できるという点で、極めて高いフリッカ対策効果を示す。
【０１０８】
また上記構成を実施例１乃至９の１つもしくは複数に組み合わせることにより、実施例１乃至８の１つもしくは複数においてさらに効果の向上を図ることが出来る。
【０１０９】
〔実施例１３〕
実施例９のゲートオフ電圧制御回路のさらなる例を図１４に示す。ただし本実施例は図中の電源、電圧値、回路乗数、構成、部品に限定されるものではなく、動作の概念を説明する上の一例として図１４を示すものであり、同様の動作結果を得るものは全て本実施例の範疇に入るものとする。
【０１１０】
図１４では電圧としては図１のＶＧＯＮに相当するＶＨ、ＶＧＧに相当するＶＣＣ、ＶＥＥの3電位により、ディスプレイ電源の供給が停止し電圧絶対値が低下し始めた際にＶＬを通常電位からリーク用電位に切り替えるものである。
【０１１１】
すなわち、通常動作時はＶＥＥとＧＮＤ間でＲ１とＲ２で抵抗分圧された電圧がＶＬとなる。一方電源遮断時は、ＶＨが低下することによりＴＲ１のＰ２の電位が閾値分以上にＰ３の電位より低下し、これによりＶＣＣの電位がＶＬに供給されるようになる為、ＶＬ電位が上昇し、やがてＧＮＤに収束する山なりの電位変動を示す。
【０１１２】
上述のように、本発明のゲートオフ電圧制御回路１０の特徴は、電源供給停止後の電圧降下を元に動作し、通常動作状態と異なるリーク用電位を形成していることである。そしてこの電位は、電源遮断時点で液晶表示装置１の回路内に残留した、あるいは回路に蓄積した電荷を元に作り出される。このため、液晶表示装置１内で構成を完了することが出来るので既存の液晶表示装置と容易に置き換えられるという大きな利点を持つ。
【０１１３】
また上記構成を実施例１乃至９の１つもしくは複数に組み合わせることにより、実施例１乃至８の１つもしくは複数においてさらに効果の向上を図ることが出来る。
【０１１４】
〔実施例１４〕
本実施例は実施例１４の変形例である。図１５に実施例１３の図１４に相当する図を示す。図１４との違いは、Ｐ１以降にＣ１及びＶＬパルス発生回路５４を構成した点である。これにより、実施例１３の効果に加え、コモン反転駆動時での通常駆動時にゲートのＯＦＦ電位をコモン電位と同位相で変調することが可能となる。
【０１１５】
〔実施例１５〕
本実施例では、実施例９のゲートオフ電圧制御回路の代わりに、専用のリセット機能を設け、これにより画素内電位をリセットするものである。
【０１１６】
リセット機能としては走査信号駆動回路に、ＯＮ電位とＯＦＦ電位の間の中間電位を出力する専用回路を設け、ＶＤＤもしくはＶＤＤの低下を感知し、中間電位を出力する構成が可能である。回路例としては、実施例９から１４の回路を走査信号駆動回路に取り込んでもよい。
【０１１７】
これによって、上記実施例と同様にフリッカを低減できる。また実施例１乃至９の１つもしくは複数に組み合わせることにより、実施例１乃至８の１つもしくは複数においてさらに効果の向上を図ることが出来る。
【０１１８】
〔実施例１６〕
本実施例は液晶表示装置として実施例１乃至１５に記載のいずれかを用いることにより、電源遮断後短時間に電源を再投入してもフリッカの発生を防止した画像表示装置を構成したものである。
【０１１９】
液晶モニタの形態に構成した例を図３３に示す。ノートＰＣの形態に構成した例を図３４に示す。液晶ＴＶとしての形態に構成した例を図３５に示す。またこれ以外にもＰＤＡ，あるいは液晶一体型ＰＣの形態に構成してもよい。
【０１２０】
本実施例でのこれらの装置は、いずれも電源ＳＷ９０を持つことを特徴とする。このため、ユーザーが短時間に電源の遮断、再投入を繰り返すことが可能となるため、逆に実施例１乃至１５記載の液晶表示装置を用いることで、電源の遮断、再投入時のフリッカの発生を防止することが必要である。
【０１２１】
〔実施例１７〕
図３６に、実施例１６の画像表示装置での液晶表示装置１への電源供給の様子を示す。筐体９２中に、液晶表示装置１、制御回路９３、電源回路９４、電源ＳＷ９０を持つ。制御回路９３と電源回路９４は、液晶表示装置１を基準で見た場合、図１に２０として示したシステム回路の扱いとなる。電源回路にはＡＣ，ＤＣを問わず、電源回路が対応可能な電圧が外部電源９６より供給される。
【０１２２】
本構成では、外部のＣＰＵ９５から信号が制御回路９３に入力され、これに基づき制御回路９３から電源回路９４に液晶表示装置１への電源の供給、遮断が指示される。
【０１２３】
そして制御回路９３には、不要消費電力削減の観点から、一定時間ＣＰＵからの信号の入力が無い場合液晶表示装置１への電源の供給を停止する機能が導入されている。このため比較的頻繁に電源の遮断、再投入が行われる形となり、なお一層該過程で発生するフリッカへの対策が必要となる。
【０１２４】
また近年のＣＰＵ装置には、一定時間ユーザーの入力デバイスへの操作が無い場合、低諸費電力化の観点から制御回路に低諸費電力モードへの移行を指示する機能が、いわゆるＷＩＮＤＯＷＳ系ＯＳを中心に、あらかじめＯＳレベルで盛り込まれている。ここで発せられた低諸費電力モード移行指令を受け、制御回路９３はやはり電源回路９４に遮断を指示する。特に、このＯＳレベルで盛り込まれた省電力機能に関しては、ＰＣの使用者層の広がりとともに設定時間の変更方法を知らない使用者が増大している。このようなユーザーにとっては、使用中にモニタが消えた場合マウスを動かすようにと指示されるのが通例であり、操作中画面が消えるとすぐマウスを動かしモニタに電源を再投入する傾向がある。この場合、液晶表示装置１への電源回路９４からの電源供給遮断後ほとんど間髪をおかず電源が再供給される形となるため、このような状況で極めてフリッカが発生しやすい使用状態が常態化しつつある。さらに、消費電力化の観点から、ＣＰＵが消費電力移行指示を出すまでの設定時間を短縮する潮流が予想され、さらにフリッカの発生の状態化を発明者らは懸念していた。
【０１２５】
このような懸念に対し、発明者は実施例１から１６記載の本発明の液晶表示装置１を画像表示装置の液晶表示装置として用いることで対処することを可能とした。これにより、画像表示装置のさらなる低消費電力化に対応することも可能となった。
【０１２６】
また電源ＳＷ９０はソフト的なＳＷでもよく、その例を図３７に示す。
【０１２７】
ＣＰＵからの低諸費電力モード移行指示及びユーザーの操作の組み合わせで発生する電源の遮断、再投入によるフリッカには、電源ＳＷは関係なく、図３８にように電源ＳＷはなくてもよい。
【０１２８】
また図３９に示すようにＣＰＵ１は筐体９２の内部に構成されていてもよい。
【０１２９】
さらに図４０に示すように、バッテリー９７を筐体９２内部に取り込んでいてもよい。
【０１３０】
以上の実施例１乃至１７に用いる画素内のアクティブ素子は、ＴＦＴ以外にＭＩＭも含む。ＴＦＴの場合は、その半導体層がアモルファスの場合、及びポリシリコンの場合、さらに単結晶に準じる結晶性シリコンの場合も含む。特にポリシリコン及び単結晶に準じる結晶性シリコンではアモルファスシリコンよりホトコンダクションが生じ難いため、逆に保持率をホトコンダクションを利用して低減せしめるのはアモルファスの場合より困難であるため、ＣＦとは異なる専用の遮光層は映像信号線あるいは走査信号線の一方の上のみに形成する、あるいはＴＦＴ上部のみに形成する、もしくは形成しないことが望ましい。あるいはこれらと本発明の回路による対策の併用もしくは回路のみによる対策を図ることが望ましい。
【０１３１】
またゲートオフ電圧制御回路のトランジスタ素子は、画素内のトランジスタ素子と構造、構成、サイズ、特性のうちの少なくともいずれかを異なる構成とし、画素内のトランジスタ素子より大電流に耐えられる攻勢とすることが必要である。
【０１３２】
また画素電極と配向膜の間に絶縁層を構成する場合は、該絶縁層の一部を除去し、少なくとも一部が画素電極と配向膜が直接接触する領域を設けることが望ましい。特に液晶層の比抵抗が１×１０の１４乗以下である場合、液晶層を経由して画素電極の電荷を逃がす効果が期待できる為である。画素電極が金属である場合は、透明電極を介して配向膜に接触してもよい。これにより電荷を逃がす効果と金属性画素電極の腐食防止の両立が実現する。さらに、全面に絶縁層がある場合でも、液晶層の比抵抗が１×１０の１４乗以下である場合には一定の効果を期待することができる。
【０１３３】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置によれば、電源供給停止後に電源を再投入した際のフリッカの発生を防止できるようになる。また、電源供給停止後に電源を再投入した際のフリッカの発生を防止した、薄型、軽量の液晶表示装置を用いた画像表示装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の一実施例の構成を示す図である。
【図２】本発明による液晶表示装置の一実施例の構成を示す図である。
【図３】本発明による液晶表示装置の一実施例の構成を示す図である。
【図４】本発明による液晶表示装置の一実施例の構成を示す図である。
【図５】本発明による液晶表示装置の一実施例の構成を示す図である。
【図６】本発明による液晶表示装置の一実施例の構成を示す図である。
【図７】本発明による液晶表示装置の一実施例の構成を示す図である。
【図８】本発明による液晶表示装置に用いる回路の一実施例を示す図である。
【図９】本発明による液晶表示装置の一実施例の電圧変位を示すグラフである。
【図１０】本発明による液晶表示装置に用いる回路の一実施例を示す図である。
【図１１】本発明による液晶表示装置の一実施例の電圧変位を示すグラフである。
【図１２】本発明による液晶表示装置に用いる回路の一実施例を示す図である。
【図１３】本発明による液晶表示装置の一実施例の電圧変位を示すグラフである。
【図１４】本発明による液晶表示装置に用いる回路の一実施例を示す図である。
【図１５】本発明による液晶表示装置に用いる回路の一実施例を示す図である。
【図１６】本発明による液晶表示装置に用いる液晶パネルの画素の平面構造例を示す図である。
【図１７】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図１８】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図１９】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図２０】本発明による液晶表示装置に用いる液晶パネルの画素の平面構造例を示す図である。
【図２１】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図２２】本発明による液晶表示装置に用いる液晶パネルの画素の平面構造例を示す図である。
【図２３】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図２４】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図２５】本発明による液晶表示装置に用いる液晶パネルの画素の平面構造例を示す図である。
【図２６】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図２７】本発明による液晶表示装置に用いる液晶パネルの画素の断面構造例を示す図である。
【図２８】本発明による液晶表示装置に用いる液晶パネルのアクティブ素子の一実施例の平面構造を模式的に示す図である。
【図２９】本発明による液晶表示装置に用いる液晶パネルのアクティブ素子の一実施例の平面構造を模式的に示す図である。
【図３０】本発明による液晶表示装置に用いる液晶パネルのアクティブ素子の一実施例の平面構造を模式的に示す図である。
【図３１】本発明による液晶表示装置に用いる液晶パネルの一実施例の平面構造例を示す図である。
【図３２】本発明による液晶表示装置に用いる液晶パネルの一実施例の平面構造例を示す図である。
【図３３】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図３４】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図３５】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図３６】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図３７】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図３８】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図３９】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図４０】本発明による液晶表示装置を用いた画像表示装置の一実施例を示す図である。
【図４１】本発明の課題の発生する例を説明する図である。
【図４２】本発明による課題の一例を示す図である。
【符号の説明】
１…液晶表示装置、２…液晶パネル、１０…ゲートオフ電圧制御回路、１１…走査電源回路、１２…制御回路、１３…走査信号駆動回路、１４…映像電源回路、１５…階調電源回路、１６…映像信号駆動回路、１７…共通電圧発生回路、２０…システム回路、３０…走査信号線、３１…映像信号線、３２…基準電位、４０…ディスプレイ電源、４１…Ｉ／Ｆ信号、６１…基準電極、６２…画素電極、６３…半導体層、６５…付加容量、６６…保持容量、６７…ドレイン電極、６８…ソース電極、７０…下側基板、７１…ＰＡＳ１、７２…ＰＡＳ２、７３…ＰＡＳ３、７４…ＰＡＳ４、７５…配向膜、７６…液晶層、８１…上側基板、８２…ＢＭ、８３…ＣＦ、８４…保護膜、８５…配向膜、８７…支柱、８８…ＢＭ開口部、９０…電源ＳＷ、９１…キーボード、９２…筐体、９３…制御回路、９４…電源回路、９５…ＣＰＵ、９６…外部電源、９７…バッテリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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