(57)【特許請求の範囲】
【請求項１】
一端が直流電圧に接続され他端が増幅トランジスタのベースに接続されたフォトダイオードの出力を前記増幅トランジスタのエミッタから取り出すようにしたイメージセンサにおいて、
前記トランジスタのエミッタを開放した状態で前記トランジスタのベースとフォトダイオードの接続点に一時的に直流電圧を印加した後、前記トランジスタのエミッタを基準電位点に一時的に結合して前記トランジスタのバイアス状態をリニア領域に設定し、しかる後、前記エミッタを出力線路に結合して前記フォトダイオードの出力を導出するようにしたことを特徴とするイメージセンサ。
【請求項２】
カソードが直流電源電圧に接続されたフォトダイオードと、
前記フォトダイオードのアノードにベースが接続されコレクタが前記直流電源電圧に接続された増幅用のトランジスタと、
バイアス電圧源と、
前記バイアス電圧源と前記トランジスタのベース間に挿入された第１スイッチと、
前記トランジスタのエミッタとグランド間に接続された第２スイッチと、
前記トランジスタのエミッタと出力路との間に接続された第３スイッチと、
を有し、前記第２、第３スイッチをＯＦＦ状態にして第１スイッチを一時的にＯＮし、続いて第２スイッチを一時的にＯＮすることによって前記トランジスタのバイアスを初期設定した後、第３スイッチをＯＮして前記フォトダイオードの信号を出力するようにしたことを特徴とするイメージセンサ。
【請求項３】
ライン状に配列された各画素が前記フォトダイオードと前記トランジスタをそれぞれ有しており、前記初期設定は全画素について同時に行ない、各画素のフォトダイオードの出力の読み出しは順次行なうようになっていることを特徴とする請求項１又は請求項２に記載のイメージセンサ。
【請求項４】
前記ライン状に配列された各画素を形成した半導体チップをライン状に複数個配列するとともに、１つの半導体チップで信号の出力を行なっているときに他の半導体チップで行なう前記初期設定におけるトランジスタの導通タイミングを前記信号の読み出しのタイミングからずらすようにしたことを特徴とする請求項３に記載のイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はファクシミリ等で使用されるイメージセンサに関するものである。
【０００２】
【従来の技術】
ファクシミリ等において用いられる画像読み取り用のイメージセンサは複数の画素がライン状に配列されている。図８はその１つの画素部分を取り出して示している。フォトダイオード８０で発生した電流はスイッチ８２がＯＮされたときＮＰＮ型のトランジスタ８１で増幅されて抵抗８３に流れる。抵抗８３に生じた電圧はこの画素の出力として出力端子８４を通して取り出される。
【０００３】
【発明が解決しようとする課題】
この回路では、出力はスイッチ８２がＯＮしたとき、図９の特性曲線における原点０を基準として立ち上がる。そして、フォトダイオード８０に発生した光電荷に応じて例えばＫで示す点の出力電流が流れる。しかし、このように特性曲線（図９）の原点０に近い部分（入力が小さい部分）は、リニア領域でないので、精度のよい出力を得ることができない。
【０００４】
本発明は入力に対しリニアな出力が得られるようにしたイメージセンサを提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記の目的を達成するため本発明では、一端が直流電圧に接続され他端が増幅トランジスタのベースに接続されたフォトダイオードの出力を前記増幅トランジスタのエミッタから取り出すようにしたイメージセンサにおいて、前記トランジスタのエミッタを開放した状態で前記トランジスタのベースとフォトダイオードの接続点に一時的に直流電圧を印加して前記フォトダイオードの寄生容量によって前記印加電圧を記憶させた後、前記トランジスタのエミッタを基準電位点に一時的に結合して前記トランジスタのバイアス点をリニア領域に設定し、しかる後、前記エミッタを出力線路に結合して前記フォトダイオードの出力を導出するようにしている。
【０００６】
また、本発明では、カソードが直流電源電圧に接続されたフォトダイオードと、
前記フォトダイオードのアノードにベースが接続されコレクタが前記直流電源電圧に接続された増幅用のトランジスタと；バイアス電圧源と；前記バイアス電圧源と前記トランジスタのベース間に挿入された第１スイッチと；前記トランジスタのエミッタとグランド間に接続された第２スイッチと；前記トランジスタのエミッタと出力路との間に接続された第３スイッチとを有し、前記第２、第３スイッチをＯＦＦ状態にして第１スイッチを一時的にＯＮし、続いて第２スイッチを一時的にＯＮすることによって前記トランジスタのバイアスを初期設定した後、第３スイッチをＯＮして前記フォトダイオードの信号を出力するようにしたことを特徴とする。
【０００７】
また、本発明では、上記の構成において、ライン状に配列された各画素が前記フォトダイオードと前記トランジスタをそれぞれ有しており、前記初期設定は全画素について同時に行ない、各画素のフォトダイオードの出力の読み出しは順次行なうようになっている。
【０００８】
また、前記ライン状に配列された各画素を形成した半導体チップをライン状に複数個配列するとともに、１つの半導体チップで信号の出力を行なっているときに他の半導体チップで行なう前記初期設定におけるトランジスタの導通タイミングを前記信号の読み出しのタイミングからずらすようにしている。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を説明する。図１は本発明を実施したイメージセンサの１画素部分を説明する回路図である。同図において、ＰＤはカソードが電源電圧Ｖccに接続されたフォトダイオードであり、そのアノードはＮＰＮ型の増幅トランジスタＱのベースに接続されている。ＣOはフォトダイオードＰＤの寄生容量を示している。
【００１０】
抵抗ＲOの一端は電源電圧Ｖccに接続され、他端はＮチャンネルＭＯＳトランジスタＴのドレインとゲートに接続されている。ＭＯＳトランジスタＴのソースはグランドに接続されている。ＭＯＳトランジスタＴはダイオード接続となっており、ノードａに一定電圧を生じる。ノードａとトランジスタＱのベース間にはスイッチＳ１が設けられている。
【００１１】
増幅トランジスタＱのコレクタは電源電圧Ｖccに接続されており、そのエミッタにはスイッチＳ２とスイッチＳ３の一端がそれぞれ接続されている。スイッチＳ２の他端はグランドに接続され、スイッチＳ３の他端は抵抗Ｒを介してグランドに接続されている。抵抗Ｒに生じる電圧は増幅器２を介して出力端子３に伝送される。尚、抵抗Ｒと増幅器２は後述するように、他の画素のセンサと共用するようになっている。
【００１２】
今、スイッチＳ１をＯＮすると、トランジスタＱのベースはノードａの電圧となる。このとき、容量ＣはＶcc−Ｖａの電圧となるように充電される。次に、スイッチＳ１をＯＦＦした後、スイッチＳ２をＯＮする。スイッチＳ２のＯＮによりトランジスタＱが導通し、そのベース電圧は下がる。換言すれば、トランジスタＱのベース・エミッタ間バイアスはスイッチＳ２のＯＮから除々に下がる。
【００１３】
この様子を図２に示す。Ａ点はスイッチＳ２をＯＮした時点のバイアス状態であり、Ｂ点はスイッチＳ２をＯＦＦしたときの電圧であり、略ＶF（Ｖ）となっている。以上が画素の初期設定である。この後、スイッチＳ３をＯＮすると、フォトダイオードの光電荷に応じた電流が流れる。このときの出力を図２のＣ点で示す。このＣ点は光電荷の量に応じて移動する。
【００１４】
このように、本実施例によれば出力（Ｃ点）はトランジスタＱのリニア領域に存することになるので、図３に示すように入力に対する出力のリニアリティが良くなり、精度の良い画像出力が得られることになる。図４（イ）はスイッチＳ１のオン期間Ｗ１を示し、（ロ）はスイッチＳ２のＯＮ期間Ｗ２を示す。Ｗ１、Ｗ２は特にこれに限る必要はないが、いずれも３μｓである。
【００１５】
次に、図５はワンチップの半導体集積回路装置内に形成された複数の画素を示している。図５において、ＰＤａ、ＰＤｂ、・・・、ＰＤｎは各画素のフォトダイオードであり、Ｑａ、Ｑｂ、・・・、Ｄｎは上記トランジスタＱに対応する増幅用トランジスタであり、Ｓ２ａ、Ｓ２ｂ、・・・、Ｓ２ｎは上記スイッチＳ２に対応し、Ｓ３ａ、Ｓ３ｂ、・・・、Ｓ３ｎは上記スイッチＳ３に対応する。５は端子４を通して与えられるクロックＣＬＫによって端子Ｏａ、Ｏｂ、・・・、Ｏｎに順次パルスを出力するシフトレジスタである。
【００１６】
この端子Ｏａ、Ｏｂ、・・・、Ｏｎに生じるパルスはスイッチＳ３ａ、Ｓ３ｂ、・・・、Ｓ３ｎをＯＮする。６はシフトレジスタ５の出力を入力してスイッチＳ１ａ、Ｓ１ｂ、・・・、Ｓ１ｎをＯＮするパルスと、スイッチＳ２ａ、Ｓ２ｂ、・・・、Ｓ２ｎをＯＮするパルスを出力するロジック回路である。バイアス回路１は各画素に共通になっている。
【００１７】
図５において、スイッチＳ１ａ、Ｓ１ｂ、・・・、Ｓ１ｎは全て同時にＯＮ／ＯＦＦされる。続いて、スイッチＳ２ａ、Ｓ２ｂ、・・・、Ｓ２ｎが全て同時にＯＮ／ＯＦＦされて全画素について初期設定がなされる。続いて、スイッチＳ３ａ、Ｓ３ｂ、・・・、Ｓ３ｎがシーケンシャルにＯＮされて各画素の信号が順次読み出される。読み出された信号は増幅器２で増幅された後、出力端子３から外部へ導出される。
【００１８】
ところで、ファクシミリやイメージスキャナ等のライン型のイメージセンサは、上記チップを図６のように複数配列して構成される。図６において、７、８、９は各々が図５の回路を有する半導体チップである。これらのチップは細長いプリント配線ボード（図示せず）上に実装されるとともに、同一の電源１０より直流電圧Ｖccを得るようになっている。また、各チップ７、８、９の初期化は同時に行なう必要はなく、順番に行なうのが望ましい。従って、１つのチップの信号読み出しを行なっているときに他のチップの初期化を行なうことになる。
【００１９】
今、チップ７の読み出しを図７（イ）に示すパルス（ハイレベル部分）で行なっているときに、次段のチップ８の初期化を行なうべく図７（ハ）に示す幅広のパルスでチップ８のスイッチＳ２ａ、Ｓ２ｂ、・・・、Ｓ２ｎをＯＮすると、チップ８に電流がたくさん流れるので、電源電圧Ｖccが一時的に変動することになる。この場合、信号の読み出しを行なっているチップ７が影響を受けてその出力が不正確なものとなってしまう。
【００２０】
そこで、このような事態を避けるために、図７（ニ）に示すように細分化したパルスでチップ８の初期化を行ない、しかもチップ７の読み出し期間（ハイレベル）と一致しないようにタイミングをずらすようにすると、電源電圧Ｖccの変動を抑えることができ、読み出し中のチップの出力に影響を与えないようにすることができる。
【００２１】
【発明の効果】
以上説明したように本発明によれば、予め増幅用トランジスタのバイアス点をリニア領域になるように初期設定するので、フォトダイオードで生じた信号の増幅出力は信号の小さいところから大きいところまでリニアになり、精度の良い画像が得られる。
【００２２】
また、請求項４によれば、増幅トランジスタの初期化が、信号の読み出しを行なっている半導体チップに影響を与えない。
【図面の簡単な説明】
【図１】本発明の実施形態に係るイメージセンサの要部回路図
【図２】その増幅用トランジスタの動作特性図
【図３】そのイメージセンサの入力光に対する電気出力の特性を示す図
【図４】その初期化を行なうスイッチの動作期間を説明する図
【図５】画素がライン状に配列された本発明のイメージセンサの回路図
【図６】図５の回路を有する半導体チップを複数個ライン状に配列したイメージセンサのブロック図
【図７】その動作波形図
【図８】従来例のイメージセンサの要部回路図
【図９】従来例の特性図
【符号の説明】
１    バイアス回路（バイアス源）
３    出力端子
ＰＤ  フォトダイオード
Ｑ    増幅用トランジスタ
Ｓ１、Ｓ２、Ｓ３  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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