(57)【要約】【課題】ノーマリーオフ特性を有すると共に、ゲートのリーク電流を抑制したヘテロ接合半導体装置を提供する。【解決手段】第１の半導体を含むチャネル層１４と、チャネル層１４上に設けられ、第１の半導体よりバンドギャップの大きい半導体を含むバリア層１６と、バリア層１６上に設けられ、バリア層１６とオーミック接合されたソース電極２４及びドレイン電極２６と、バリア層１６上のソース電極２４とドレイン電極２６との間の領域に設けられたｐ型半導体層１８と、ｐ型半導体層１８上に設けられたｎ型半導体層２０と、ｎ型半導体層２０と接合されたゲート電極２２と、を備え、ｐ型半導体層１８とｎ型半導体層２０の接合面は凹凸構造とされているヘテロ接合半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体を含むチャネル層と、
前記チャネル層上に設けられ、前記第１の半導体よりバンドギャップの大きい半導体を含むバリア層と、を備えるヘテロ接合半導体装置であって、
前記バリア層上に設けられ、前記バリア層とオーミック接合されたソース電極及びドレイン電極と、
前記バリア層上の前記ソース電極と前記ドレイン電極との間の領域に設けられたｐ型半導体層と、前記ｐ型半導体層上に設けられたｎ型半導体層と、前記ｎ型半導体層と接合されたゲート電極と、を備え、
前記ｐ型半導体層と前記ｎ型半導体層の接合面は凹凸構造とされていることを特徴とするヘテロ接合半導体装置。
【請求項２】
請求項１に記載のヘテロ接合半導体装置であって、
前記凹凸構造の前記ｐ型半導体層が凸部となる領域において、前記ｐ型半導体層と前記ゲート電極とが絶縁層を介して接合されていることを特徴とするヘテロ接合半導体装置。
【請求項３】
請求項１又は２に記載のヘテロ接合半導体装置であって、
前記ゲート電極は、前記ｎ型半導体層の上面及び側面に設けられていることを特徴とするヘテロ接合半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載のヘテロ接合半導体装置であって、
前記凹凸構造のコーナー部が曲面状であることを特徴とするヘテロ接合半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載のヘテロ接合半導体装置であって、
前記チャネル層はＧａＮで構成され、前記バリア層はＡｌＧａＮで構成され、前記ｐ型半導体層はｐ型−ＧａＮで構成され、前記ｎ型半導体層はｎ型−ＧａＮで構成されていることを特徴とするヘテロ接合半導体装置。
【請求項６】
第１の半導体を含むチャネル層上に、前記第１の半導体よりバンドギャップの大きい半導体を含むバリア層を形成する第１の工程と、
前記バリア層上に、前記バリア層とオーミック接合されるソース電極及びドレイン電極を形成する第２の工程と、
前記バリア層上の前記ソース電極と前記ドレイン電極との間の領域に、ｐ型半導体層を形成する第３の工程と、
前記ｐ型半導体層を凹凸構造に加工する第４の工程と、
前記ｐ型半導体層上に、前記ｐ型半導体層との接合面が凹凸構造となるようにｎ型半導体層を形成する第５の工程と、
前記ｎ型半導体層上に、ゲート電極を形成する第６の工程と、
を備えることを特徴とするヘテロ接合半導体装置の製造方法。
【請求項７】
請求項６に記載のヘテロ接合半導体装置の製造方法であって、
前記第３の工程と前記第４の工程の間に、前記ｐ型半導体層上に絶縁層を形成する第７の工程を備え、
前記第４の工程では、前記ｐ型半導体層と共に前記絶縁層を凹凸構造に加工することを特徴とするヘテロ接合半導体装置の製造方法。
【請求項８】
請求項６又は７に記載のヘテロ接合半導体装置の製造方法であって、
前記第６の工程では、前記ｎ型半導体層の上面及び側面に前記ゲート電極を形成することを特徴とするヘテロ接合半導体装置の製造方法。
【請求項９】
請求項６〜８のいずれか１項に記載のヘテロ接合半導体装置の製造方法であって、
前記第４の工程では、前記凹凸構造のコーナー部を曲面状に加工することを特徴とするヘテロ接合半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）からなるチャネル層とアルミニウム窒化ガリウム（ＡｌＧａＮ）からなるバリア層を接合させたヘテロ接合半導体素子において、バリア層上にｐ型のＧａＮ層、ｎ型のＧａＮ層及びゲート電極を積層した窒化物半導体素子が開示されている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−８０８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来の窒化物半導体素子では、ゲート電極に電圧を印加していない状態において素子をオフ状態（ノーマリーオフ状態）とするためにｐ型のＧａＮ層のドーパント濃度を高濃度にする必要がある。また、ゲート電極との接触抵抗を下げるためにｎ型のＧａＮ層のドーパント濃度も高濃度にする必要がある。
【０００５】
しかしながら、ドーパント濃度が高いｐ型のＧａＮ層とｎ型のＧａＮ層とを接合した場合、その界面に形成される空乏層が狭くなり、ゲート電極からソース電極へ流れるリーク電流が大きくなるという問題がある。
【課題を解決するための手段】
【０００６】
本発明の一つの態様は、第１の半導体を含むチャネル層と、前記チャネル層上に設けられ、前記第１の半導体よりバンドギャップの大きい半導体を含むバリア層と、を備えるヘテロ接合半導体装置であって、前記バリア層上に設けられ、前記バリア層とオーミック接合されたソース電極及びドレイン電極と、前記バリア層上の前記ソース電極と前記ドレイン電極との間の領域に設けられたｐ型半導体層と、前記ｐ型半導体上に設けられたｎ型半導体層と、前記ｎ型半導体層と接合されたゲート電極と、を備え、前記ｐ型半導体層と前記ｎ型半導体層の接合面は凹凸構造とされていることを特徴とするヘテロ接合半導体装置である。
【０００７】
ここで、前記凹凸構造の前記ｐ型半導体層が凸部となる領域において、前記ｐ型半導体層と前記ゲート電極とが絶縁層を介して接合されていてもよい。
【０００８】
また、前記ゲート電極は、前記ｎ型半導体層の上面及び側面に設けられていてもよい。
【０００９】
また、前記凹凸構造のコーナー部が曲面状であってもよい。
【００１０】
また、前記チャネル層はＧａＮで構成され、前記バリア層はＡｌＧａＮで構成され、前記ｐ型半導体層はｐ型−ＧａＮで構成され、前記ｎ型半導体層はｎ型−ＧａＮで構成されていてもよい。
【００１１】
本発明の別の態様は、第１の半導体を含むチャネル層上に、前記第１の半導体よりバンドギャップの大きい半導体を含むバリア層を形成する第１の工程と、前記バリア層上に、前記バリア層とオーミック接合されるソース電極及びドレイン電極を形成する第２の工程と、前記バリア層上の前記ソース電極と前記ドレイン電極との間の領域に、ｐ型半導体層を形成する第３の工程と、前記ｐ型半導体層を凹凸構造に加工する第４の工程と、前記ｐ型半導体層上に、前記ｐ型半導体層との接合面が凹凸構造となるようにｎ型半導体層を形成する第５の工程と、前記ｎ型半導体層上に、ゲート電極を形成する第６の工程と、を備えることを特徴とするヘテロ接合半導体装置の製造方法である。
【００１２】
ここで、前記第３の工程と前記第４の工程の間に、前記ｐ型半導体層上に絶縁層を形成する第７の工程を備え、前記第４の工程では、前記ｐ型半導体層と共に前記絶縁層を凹凸構造に加工してもよい。
【００１３】
また、前記第６の工程では、前記ｎ型半導体層の上面及び側面に前記ゲート電極を形成してもよい。
【００１４】
また、前記第４の工程では、前記凹凸構造のコーナー部を曲面状に加工してもよい。
【発明の効果】
【００１５】
本発明によれば、ノーマリーオフ特性を有すると共に、ゲートのリーク電流を抑制したヘテロ接合半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。
【図２Ａ】従来のヘテロ接合半導体装置のゲートにおける空乏層の広がりを説明するための図である。
【図２Ｂ】従来のヘテロ接合半導体装置のゲートにおける空乏層の広がりを説明するための図である。
【図２Ｃ】従来のヘテロ接合半導体装置のゲートにおける空乏層の広がりを説明するための図である。
【図３Ａ】第１の実施の形態におけるヘテロ接合半導体装置のゲートにおける空乏層の広がりを説明するための図である。
【図３Ｂ】第１の実施の形態におけるヘテロ接合半導体装置のゲートにおける空乏層の広がりを説明するための図である。
【図３Ｃ】第１の実施の形態におけるヘテロ接合半導体装置のゲートにおける空乏層の広がりを説明するための図である。
【図４Ａ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｂ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｃ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｄ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｅ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｆ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｇ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｈ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図４Ｉ】第１の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図５】第２の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。
【図６】第２の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図７】第３の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。
【図８】第３の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【図９】第４の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。
【図１０】第４の実施の形態におけるヘテロ接合半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００１７】
＜第１の実施の形態＞
第１の実施の形態におけるヘテロ接合半導体装置は、図１に示すように、基板１０、バッファ層１２、チャネル層１４、バリア層１６、ｐ型半導体層１８、ｎ型半導体層２０、ゲート電極２２、ソース電極２４、ドレイン電極２６及び保護膜２８を含んで構成される。
【００１８】
チャネル層１４は、後述するバリア層１６との界面においてヘテロ接合を構成する半導体層である。チャネル層１４は、バリア層１６と格子整合性の良い半導体材料により形成される。チャネル層１４の膜厚は、特に限定されるものではないが、数百ｎｍ程度とすることが好適である。
【００１９】
チャネル層１４は、基板１０上に形成される。基板１０は、例えば、炭化シリコン、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン等からチャネル層１４と格子定数及び熱膨張率が近いものを選択すればよい。また、基板１０とチャネル層１４の間に必要に応じてバッファ層１２を形成してもよい。バッファ層１２は、基板１０とチャネル層１４との格子不整合を緩和するために設けられる層である。バッファ層１２は、基板１０の格子定数とチャネル層１４の格子定数の中間の格子定数をもつ材料とすることが好適である。バッファ層１２は、例えば、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）等を単層又は複合層として形成すればよい。
【００２０】
バリア層１６は、チャネル層１４上に積層され、チャネル層１４との界面においてヘテロ接合を形成する半導体層である。バリア層１６は、チャネル層１４よりもバンドギャップが大きく、チャネル層１４との格子整合性の良い半導体材料により形成される。これにより、チャネル層１４とバリア層１６との界面において自発分極又はピエゾ分極が生じ、その分極効果によってチャネル層１４とバリア層１６との界面にキャリア（電子）の密度が高い二次元電子ガス（２ＤＥＧ）が生じる。
【００２１】
また、チャネル層１４のバリア層１６との界面領域にドーパントを添加してδドープすることにより二次元電子ガス（２ＤＥＧ）を生じさせるようにしてもよい。例えば、バリア層１６をＡｌＧａＮとした場合、ｎ型ドーパントとしてシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）の少なくとも１つをδドープすればよい。
【００２２】
チャネル層１４及びバリア層１６の組み合わせは、結晶性の良いヘテロ界面を形成するものであれば特に限定されるものではなく、ＩＩＩ族元素とＶ族元素をそれぞれ１種類以上含むＩＩＩ−Ｖ族半導体化合物、ＩＩ族元素とＶＩ族元素をそれぞれ１種類以上含むＩＩ−ＶＩ族半導体化合物、ＩＶ族元素を含むＩＶ族半導体等から適宜選択して組み合わせればよい。例として、バリア層１６／チャネル層１４の組み合わせとしてＡｌＧａＮ／ＧａＮ、ＡｌＧａＡｓ／ＧａＡｓ、ＡｌＮ／ＧａＮ、ＩｎＡｌＮ／ＧａＮ、ＡｌＧａＮＰ／ＧａＮＰ、ＩｎＡｌＧａＡｓＰ／ＩｎＧａＰ、ＡｌＮ／ＩｎＮ、ＧａＰ／Ｓｉ等が挙げられる。例えば、チャネル層１４をｉ型のＧａＮとし、バリア層１６をｉ型のＡｌｘＧａ１−ｘＮとすればよい。バリア層１６のＡｌとＧａとの化学量論的組成比ｘは、特に限定されるものではないが、大電力用のヘテロ接合半導体装置ではバリア層１６全体の組成比ｘの平均値を０．１以上０．３以下とすることが好適である。
【００２３】
ｐ型半導体層１８は、バリア層１６上のソース電極２４とドレイン電極２６との間の領域に設けられる。ｐ型半導体層１８は、ｐ型のドーパントが添加された半導体層である。ｐ型半導体層１８の膜厚は、これに限定されるものではないが５０ｎｍ以上３００ｎｍ以下、例えば１５０ｎｍとすることが好適である。
【００２４】
例えば、ｐ型半導体層１８をＩＩＩ−Ｖ族半導体化合物とした場合、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）等にｐ型のドーパントを添加した材料が挙げられる。ｐ型のドーパントとしては、例えば、マグネシウム（Ｍｇ）が挙げられる。ｐ型半導体層１８のドーパント濃度は、チャネル層１４のドーパント濃度より高くすることが好適である。
【００２５】
本実施の形態におけるヘテロ接合半導体装置では、ｐ型半導体層１８は、深さ方向に掘られた溝１８ａを設けたトレンチ構造（凹凸構造）を有する。溝１８ａの幅は、これに限定されるものではないが、０．１μｍ以上１μｍ以下、例えば０．５μｍとすることが好適である。溝１８ａの深さは、ｐ型半導体層１８の膜厚に応じて設定することが好適である。溝１８ａの深さは、これに限定されるものではないが、５０ｎｍ以上２５０ｎｍ以下、例えば１００ｎｍとすることが好適である。
【００２６】
ｎ型半導体層２０は、ｐ型半導体層１８上に形成される。本実施の形態におけるヘテロ接合半導体装置では、ｐ型半導体層１８に設けた溝１８ａにｎ型半導体層２０を埋め込んだ構成とする。すなわち、ｐ型半導体層１８とｎ型半導体層２０の接合面は凹凸構造となる。ｎ型半導体層２０の膜厚は、ｐ型半導体層１８の膜厚に合わせて５０ｎｍ以上３００ｎｍ以下、例えば１５０ｎｍとすることが好適である。
【００２７】
例えば、ｎ型半導体層２０をＩＩＩ−Ｖ族半導体化合物とした場合、窒化ガリウム（ＧａＮ）、アルミニウム窒化ガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、インジウム窒化ガリウム（ＩｎＧａＮ）、インジウムアルミニウム窒化ガリウム（ＩｎＡｌＧａＮ）等にｐ型のドーパントを添加した材料が挙げられる。ｎ型のドーパントとしては、例えば、セレン（Ｓｅ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）等が挙げられる。ｎ型半導体層２０のドーパント濃度は、チャネル層１４のドーパント濃度より高くすることが好適である。
【００２８】
ゲート電極２２は、ｎ型半導体層２０上に形成される。ゲート電極２２は、金属、金属シリサイド、又はこれらの合金とすることが好適である。ゲート電極２２は、これに限定されるものではないが、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）、亜鉛（Ｚｎ）のうち少なくとも１つを含むことが好適である。ゲート電極２２は、フォトリソグラフィ等の既存のマスク技術を用いて、ｎ型半導体層２０上にスパッタリング法や蒸着法等により形成することができる。
【００２９】
ソース電極２４及びドレイン電極２６は、ヘテロ接合半導体装置に電流を流すための電極である。ソース電極２４及びドレイン電極２６は、バリア層１６とオーミック接合を形成するようにバリア層１６上に設けられる。ソース電極２４及びドレイン電極２６は、金属、金属シリサイド、又はこれらの合金とすることが好適である。ソース電極２４及びドレイン電極２６は、これに限定されるものではないが、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、金（Ａｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、コバルト（Ｃｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）、亜鉛（Ｚｎ）のうち少なくとも１つを含むことが好適である。また、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）の積層構造やチタン（Ｔｉ）／アルミニウム−銅（ＡｌＣｕ）の積層構造としてもよい。バリア層１６として他の半導体材料を適用した場合も当該半導体材料とオーミック接合を形成する材料を選択して用いればよい。ソース電極２４及びドレイン電極２６は、フォトリソグラフィ等の既存のマスク技術を用いて、バリア層１６上の適切な領域にスパッタリング法や蒸着法等により形成することができる。
【００３０】
保護膜２８は、バリア層１６の表面を保護するために設けられる膜である。保護膜２８は、バリア層１６の表面においてゲート電極２２、ソース電極２４及びドレイン電極２６が設けられていない領域に形成される。例えば、バリア層１６がＡｌＧａＮである場合、保護膜２８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ２Ｏ３）等から選択して用いればよい。バリア層１６として他の半導体材料を適用した場合もバリア層１６よりも化学的及び機械的に安定な材料を適用すればよい。保護膜２８を形成することによって、バリア層１６の表面を化学的及び機械的に保護すると共に、バリア層１６との界面における界面準位を低減することができる。
【００３１】
本実施の形態におけるヘテロ接合半導体装置においてソース電極２４とドレイン電極２６との間に電圧を印加すると共に、ゲート電極２２に電圧を印加することによってソース電極２４とドレイン電極２６との間に電流が流れる。ゲート電極２２に印加する電圧を変化させることによってソース電極２４とドレイン電極２６との間の電流が制御される。
【００３２】
ここで、ゲート電極２２下にｐ型半導体層１８及びｎ型半導体層２０を設けることによって、ゲート電極２２に電圧を印加しない状態においてソース電極２４とドレイン電極２６との間に電流が流れない状態となるノーマリーオフのヘテロ接合半導体装置とすることができる。
【００３３】
ここで、図２Ａに示すようにｐ型半導体層１８をトレンチ構造としない場合にゲート電極２２に電圧を印加したときのｐ型半導体層１８とｎ型半導体層２０との界面における空乏層の広がりについて考察する。ゲート電極２２への印加電圧が高くなるにつれて、図２Ｂから図２Ｃのようにｐ型半導体層１８とｎ型半導体層２０との界面における空乏層３０が拡がる。このとき、ノーマリーオフを実現するためにｐ型半導体層１８を高ドーパント濃度とし、かつゲート電極２２との接触抵抗を下げるためにｎ型半導体層２０を高ドーパント濃度とした場合、ｐ型半導体層１８とｎ型半導体層２０との界面における空乏層３０の幅が狭くなり、ゲート電極２２とソース電極２４との間にリーク電流が大きくなる。
【００３４】
次に、図３Ａに示すようにｐ型半導体層１８をトレンチ構造とした場合にゲート電極２２に電圧を印加したときのｐ型半導体層１８とｎ型半導体層２０との界面における空乏層の広がりについて考察する。ゲート電極２２への印加電圧が高くなるにつれて、図３Ｂから図３Ｃのようにｐ型半導体層１８とｎ型半導体層２０との界面における空乏層３０が拡がる。このとき、ｐ型半導体層１８及びｎ型半導体層２０を高ドーパント濃度としたとしても、ｐ型半導体層１８とｎ型半導体層２０との界面の接合面積が広いため、図２に示した従来の構造に比べて空乏層３０の幅が広くなり、ゲート電極２２とソース電極２４との間にリーク電流を抑制することができる。
【００３５】
（製造方法）
以下、図４Ａ〜図４Ｉを参照しつつ、第１の実施の形態におけるヘテロ接合半導体装置の製造方法について説明する。
【００３６】
ステップＳ１０では、図４Ａに示すように、基板１０上にバッファ層１２、チャネル層１４及びバリア層１６が形成される。バッファ層１２、チャネル層１４及びバリア層１６は、有機金属気相成長法（ＭＯＣＶＤ）や分子線エピタキシー法（ＭＢＥ）等の既存の方法によって形成することができる。ＭＯＣＶＤやＭＢＥにおいて用いる原材料（原料ガス）及び成膜条件は、バッファ層１２、チャネル層１４及びバリア層１６を構成する半導体材料に応じて適宜選択すればよい。
【００３７】
例えば、チャネル層１４をＧａＮ及びバリア層１６をＡｌＧａＮとする場合、アンモニアガスとトリメチルアルミニウム（ＴＭＡ）及びトリメチルガリウム（ＴＭＧ）を用いたＭＯＣＶＤにより成膜することができる。チャネル層１４及びバリア層１６の組成比ｘを変更する際には、アンモニアガス、ＴＭＡ、ＴＭＧの供給流量の比を適宜変更しつつ基板温度、原料供給圧力及び成膜時間との関係において所望の組成比ｘの膜が形成されるように成膜を行えばよい。バッファ層１２、チャネル層１４及びバリア層１６として他の半導体材料を適用した場合も既存の成膜方法によって成膜を行えばよい。
【００３８】
ステップＳ１２では、図４Ｂに示すように、バリア層１６上にｐ型半導体層１８が形成される。なお、以下のステップの説明では、図中において基板１０、バッファ層１２及びチャネル層１４を省略して示す。ｐ型半導体層１８をＧａＮとする場合、ドーパントとしてマグネシウム（Ｍｇ）を添加しつつ、アンモニアガスとトリメチルガリウム（ＴＭＧ）を用いたＭＯＣＶＤにより成膜することができる。ｐ型半導体層１８は、バリア層１６上の全面に形成される。
【００３９】
ステップＳ１４では、図４Ｃに示すように、バリア層１６上のゲート領域のみにｐ型半導体層１８を残すようにｐ型半導体層１８がエッチングされる。フォトリソグラフィ技術を用いてゲートとなる領域のみにレジスト３２を形成し、レジスト３２をマスクとしてｐ型半導体層１８をエッチングする。ｐ型半導体層１８のエッチングは、ドライエッチング又はウェットエッチングのいずれを用いてもよい。例えば、塩素系のガスのプラズマを用いた反応性イオンエッチングを用いることによってｐ型半導体層１８をエッチングすることができる。エッチング処理終了後にレジスト３２は除去される。
【００４０】
ステップＳ１６では、図４Ｄに示すように、ｐ型半導体層１８にトレンチとなる凹凸構造の溝１８ａが形成される。フォトリソグラフィ技術を用いてｐ型半導体層１８上の溝１８ａとなる領域を除いてレジスト３４を形成し、レジスト３４をマスクとしてｐ型半導体層１８をエッチングする。ｐ型半導体層１８のエッチングは、ステップＳ１４と同様に、ドライエッチング又はウェットエッチングのいずれを用いてもよい。エッチング処理終了後にレジスト３４は除去される。
【００４１】
ステップＳ１８では、図４Ｅに示すように、ｎ型半導体層２０が形成される。ｎ型半導体層２をＧａＮとする場合、ドーパントとしてセレン（Ｓｅ）を添加しつつ、アンモニアガスとトリメチルガリウム（ＴＭＧ）を用いたＭＯＣＶＤにより成膜することができる。ｎ型半導体層２０は、バリア層１６及びｐ型半導体層１８の全面に形成される。これにより、ｐ型半導体層１８に形成されたトレンチ構造の溝１８ａにｎ型半導体層２０が埋め込まれる。
【００４２】
ステップＳ２０では、図４Ｆに示すように、ゲート領域のみにｎ型半導体層２０を残すようにｎ型半導体層２０がエッチングされる。フォトリソグラフィ技術を用いてゲート領域のみにレジスト３６を形成し、レジスト３６をマスクとしてｎ型半導体層２０をエッチングする。ｎ型半導体層２０のエッチングは、ステップＳ１４と同様に、ドライエッチング又はウェットエッチングのいずれを用いてもよい。エッチング処理終了後にレジスト３６は除去される。
【００４３】
ステップＳ２２では、図４Ｇに示すように、ゲート電極２２が形成される。フォトリソグラフィ技術を用いてゲート領域を除いてレジスト３８を形成し、レジスト３８をマスクとしてゲート電極２２を形成する。ゲート電極２２は、金属、金属シリサイド、又はこれらの合金をターゲット又は蒸着源としたスパッタリング法や真空蒸着法により形成することができる。ゲート電極２２の成膜終了後にレジスト３８は除去される。
【００４４】
ステップＳ２４では、図４Ｈに示すように、ソース電極２４及びドレイン電極２６が形成される。フォトリソグラフィ技術を用いてソース電極２４及びドレイン電極２６の領域を除いてレジスト４０を形成し、レジスト４０をマスクとしてソース電極２４及びドレイン電極２６を形成する。ソース電極２４及びドレイン電極２６は、金属、金属シリサイド、又はこれらの合金をターゲット又は蒸着源としたスパッタリング法や真空蒸着法により形成することができる。ソース電極２４及びドレイン電極２６の成膜終了後にレジスト４０は除去される。
【００４５】
ステップＳ２６では、図４Ｉに示すように、ゲート電極２２、ソース電極２４及びドレイン電極２６を除いた領域に保護膜２８が形成される。保護膜２８は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ２Ｏ３）等の材料を用いたスパッタリング法により形成することができる。
【００４６】
以上の工程により第１の実施の形態におけるヘテロ接合半導体装置を製造することができる。
【００４７】
＜第２の実施の形態＞
第２の実施の形態におけるヘテロ接合半導体装置は、図５に示すように、第１の実施の形態におけるヘテロ接合半導体装置のｐ型半導体層１８上に絶縁層５０を備える。なお、絶縁層５０以外の構成は、第１の実施の形態におけるヘテロ接合半導体装置と同様であるので、同一の符号を付して説明を省略する。
【００４８】
絶縁層５０は、ｐ型半導体層１８のトレンチ構造の先端の凸部とゲート電極２２との間に設けられる。凸部となる領域とは、凹部となる領域よりゲート電極２２までの距離が近い、ゲート電極２２とｐ型半導体層１８が対向する面である。凸部となる領域とは、例えば、ゲート電極２２とｐ型半導体層１８との距離が５０ｎｍ以下である。絶縁層５０は、これらに限定されるものではないが、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ２Ｏ３）等の材料とすることができる。絶縁層５０の膜厚は、これに限定されるものではないが、１０ｎｍ以上１００ｎｍ以下とすることが好適である。
【００４９】
絶縁層５０は、図６に示すように、上記ステップＳ１２とステップＳ１４との間にｐ型半導体層１８上に絶縁層５０を形成するステップＳ１３を設け、ステップＳ１４及びＳ１６にてｐ型半導体層１８と同様にエッチングすることによってｐ型半導体層１８のトレンチ構造の先端部のみに形成することができる。
【００５０】
従来のヘテロ接合半導体装置では、ゲート電極２２に静電気等の高電圧が瞬間的に印加された場合、ｐ型半導体層１８のトレンチ構造の先端部、すなわちｐ型半導体層１８が凸部となる領域におけるゲート電極２２とｐ型半導体層１８とが対向する面、とゲート電極２２との間において空乏層が拡がってゲート電極２２に到達するとゲート部分に大電流が流れて装置が破壊に至る場合がある。第２の実施の形態におけるヘテロ接合半導体装置によれば、ｐ型半導体層１８のトレンチ構造の先端部とゲート電極２２との間に絶縁層５０が設けられているので、当該領域において空乏層が広がることがなく、静電気等の高電圧の印加によるゲートの破壊を抑制することができる。また、ゲート電極２２とｎ型半導体層２０との接合面積が減少し、ゲート電極２２を介したリーク電流を抑制することができる。
【００５１】
＜第３の実施の形態＞
第３の実施の形態におけるヘテロ接合半導体装置は、図７に示すように、第１の実施の形態におけるヘテロ接合半導体装置のｎ型半導体層２０の上面及び側面にゲート電極２２が設けられる。なお、ゲート電極２２の形成領域以外の構成は、第１の実施の形態におけるヘテロ接合半導体装置と同様であるので、同一の符号を付して説明を省略する。
【００５２】
ゲート電極２２は、図８に示すように、上記ステップＳ２２において、ｎ型半導体層２０の上面及び側面の一部の領域までを開口部とするレジスト３８を形成し、レジスト３８をマスクとして金属、金属シリサイド、又はこれらの合金を用いたスパッタリング法や真空蒸着法により形成することができる。このとき、ｎ型半導体層２０の側面まで十分な膜厚のゲート電極２２を形成するために、ターゲットや蒸着源に対して基板１０を傾けた状態で回転させつつスパッタリングや真空蒸着を適用することも好適である。
【００５３】
第３の実施の形態におけるヘテロ接合半導体装置によれば、ｎ型半導体層２０の側面までゲート電極２２が設けられることによってゲート電極２２とｎ型半導体層２０との接合面積を広くすることができる。したがって、ゲート電極２２での放熱性が向上し、ゲート電極２２に静電気等の高電圧が印加されて大電流が流れた場合であってもゲート電極２２の溶断等による装置の破壊を抑制することができる。
【００５４】
＜第４の実施の形態＞
第４の実施の形態におけるヘテロ接合半導体装置は、図９に示すように、ｐ型半導体層１８のトレンチ構造のコーナー部１８ｂが曲面形状を有する。なお、ｐ型半導体層１８の形状以外の構成は、第１の実施の形態におけるヘテロ接合半導体装置と同様であるので、同一の符号を付して説明を省略する。
【００５５】
ｐ型半導体層１８は、図１０に示すように、上記ステップＳ１６のトレンチ構造の形成工程において、トレンチ構造の溝１８ａを形成後、等方性エッチングを適用することによってトレンチ構造のコーナー部１８ｂを曲面形状に加工することができる。
【００５６】
第４の実施の形態におけるヘテロ接合半導体装置によれば、ゲート電極２２に電圧を印加した際に、ｐ型半導体層１８のトレンチ構造のコーナー部１８ｂに電界が集中せず、ゲート電極２２に高電圧が印加された場合においてゲートの破壊を抑制することができる。
【００５７】
なお、上記第１〜第４の実施の形態におけるヘテロ接合半導体装置の構成を適宜組み合わせて適用してもよい。
【産業上の利用可能性】
【００５８】
本発明の実施の形態に係る発明の適用範囲は、ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ：Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ−ＦＥＴ）に限定されるものでなく、ゲートにより電流を制御するヘテロ接合半導体装置であれば適用することができる。
【符号の説明】
【００５９】
１０  基板、１２  バッファ層、１４  チャネル層、１６  バリア層、１８  ｐ型半導体層、１８ａ  溝、２０  ｎ型半導体層、２２  ゲート電極、２４  ソース電極、２６  ドレイン電極、２８  保護膜、３０  空乏層、３２，３４，３６，３８，４０  レジスト、５０  絶縁層。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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