(57)【要約】【課題】高精度なＤ／Ａ変換器を提供する。【解決手段】Ｄ／Ａ変換器１０の主要部は、第１の基準電圧Ｖｒ１に接続する第１のスイッチＳＷ１と、第２の基準電圧Ｖｒ２に接続する第２のスイッチＳＷ２と、第３の基準電圧Ｖｒ３に接続された第３のスイッチＳＷ３と、を備えている。また、第１の容量Ｃ１と、第３の基準電圧Ｖｒ３に接続された第４のスイッチＳＷ４と、第１の容量Ｃ１及び第４のスイッチＳＷ４に接続された第５のスイッチＳＷ５と、を備えている。そして、第５のスイッチＳＷ５に接続されたオペアンプＯＰ１と、第５のスイッチＳＷ５とオペアンプＯＰ１に接続された第２の容量Ｃ２と、を備えている。入力された極性付きデジタル信号がゼロのとき、第１のスイッチＳＷ１が閉じられ、第２のスイッチＳＷ２が開放される場合と、第１のスイッチＳＷ１が開放され、第２のスイッチＳＷ２が閉じられる場合と、を切り替える制御が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基準電圧に接続する第１のスイッチと、第２の基準電圧に接続する第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチに接続され第３の基準電圧に接続する第３のスイッチと、前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチに接続された第１の容量と、前記第１の容量に接続され第３の基準電圧に接続された第４のスイッチと、前記第１の容量及び前記第４のスイッチに接続された第５のスイッチと、前記第５のスイッチに接続されたオペアンプと、前記第５のスイッチと前記オペアンプに接続された第２の容量とを備え、
入力された極性付きデジタル信号がゼロのとき、前記第１のスイッチが閉じられ、前記第２のスイッチが開放される場合と、前記第１のスイッチが開放され、前記第２のスイッチが閉じられる場合と、を切り替える制御が行われることを特徴とするＤ／Ａ変換器。
【請求項２】
入力された極性付きデジタル信号がゼロのときに、前記第１のスイッチが閉じられ、前記第２のスイッチが開放される回数と、前記第１のスイッチが開放され、前記第２のスイッチが閉じられる回数と、の差が最小となるように前記第１のスイッチと前記第２のスイッチとが制御されることを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
入力された極性付きデジタル信号がゼロのときに、前記第１のスイッチと前記第２のスイッチとが交互に閉じられることを特徴とする請求項２に記載のＤ／Ａ変換器。
【請求項４】
入力された極性付きデジタル信号がゼロのときに、前記第１のスイッチと前記第２のスイッチとがランダムとみなすことができる符号により開閉を制御されることを特徴とする請求項１又は請求項２に記載のＤ／Ａ変換器。
【請求項５】
前記第１のスイッチ及び前記第２のスイッチと、前記第３のスイッチ及び前記第１の容量と、を接続するように挿入された第６のスイッチを備え、
前記第１のスイッチと前記第２のスイッチとは、一方が閉じ他方が開放されるように制御線で制御されることを特徴とする請求項１乃至請求項４のいずれかに記載のＤ／Ａ変換器。
【請求項６】
前記第１のスイッチを制御する第１の制御線と、前記第２のスイッチを制御する第２の制御線と、を備え、前記第１の制御線と前記第２の制御線とがいずれも開放されているか、いずれか一方が閉じるように制御されていることを特徴とする請求項１乃至請求項４のいずれかに記載のＤ／Ａ変換器。
【請求項７】
前記第１の容量は、第７のスイッチ、第８のスイッチ及び第３の容量を備えたスイッチ付き容量が複数並列接続されてなる可変容量であることを特徴とする請求項１乃至請求項６のいずれかに記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ電圧に変換する高精度なＤ／Ａ変換器に関する。
【背景技術】
【０００２】
デジタル信号をアナログ電圧に変換する方式は数多く提案されているが、近年では、精度および回路規模の観点から、オーバーサンプリングを用い、ノイズシェーピング機能をもつデルタシグマ変調器が多用されている。これは、オーバーサンプリング部とデルタシグマ変調部分がデジタル回路で構成されるため、近年の微細プロセス技術に適合しており、高速動作やサイズ縮小が見込めるためである。また別の理由は、デジタル回路以後のアナログ回路部分の要求、たとえば、真にデジタルからアナログへ変換する部分のビット幅・階調が小さくて済むことや、後置されるローパスフィルタ特性が緩和されるためである。
【０００３】
このようなデルタシグマ変調器から出力される信号を低ノイズでＤ／Ａ変換するため、微細プロセス技術に適合したスイッチト・キャパシタ型のＤ／Ａ変換器（ｄｉｇｉｔａｌ  ｔｏ  ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ）が使用されている。例えば、特許文献１に開示されたＤ／Ａ変換器では、正負の２つの基準電圧と複数のキャパシタを用いてＤ／Ａ変換を行う。
【０００４】
図１０は、特許文献１に記載されたＤ／Ａ変換器９００を示す回路図である。
【０００５】
クロック供給部２００から供給されるクロックφ９０１がハイレベルである期間に、スイッチＳＵＧ１〜ＳＵＧｅの動作によって、容量素子Ｃ９０１〜Ｃ９０ｅの左側の端子が基準電圧Ｖｒ＋又はＶｒ−に接続され、容量素子Ｃ９０１〜Ｃ９０ｅはそれぞれ基準電圧に対応する電荷を保持する。また、スイッチＳＵＧｆ〜ＳＵＧｉの動作によって、容量素子Ｃ９０ｆ〜Ｃ９０ｉの左側の端子が基準電位Ｖｒ＋、Ｖｒ−、又は接地電位に接続され、容量素子Ｃ９０ｆ〜Ｃ９０ｉは、それぞれ基準電圧に応じた電荷を保持する。
【０００６】
クロックφ９０２がハイレベルになると、容量素子Ｃ９０１〜Ｃ９０ｅが、演算増幅器１００の出力端子（出力電位ＯＵＴ）と反転入力端子との間に並列に接続される。また、クロックφ９０２がハイレベルになると、スイッチＳＵＧｆ〜ＳＵＧｉのうち、基準電位Ｖｒ＋又はＶｒ−に接続されるスイッチは開状態となり、接地電位に接続されるスイッチは閉状態となる。これによって、容量素子Ｃ９０ｆ〜Ｃ９０ｉに、クロックφ９０１がハイレベルである期間に保持された電荷が、演算増幅器１００の帰還容量素子Ｃｆｂに転送つまり、積分される。
【０００７】
その結果、容量素子Ｃ９０１〜Ｃ９０ｅ及び帰還容量素子Ｃｆｂの間で、電荷の分配が起こり、出力電位ＯＵＴの最大振幅をより大きくすることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−２６４４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、スイッチト・キャパシタ型のＤ／Ａ変換器は、電圧を出力する構成に、容量素子Ｃ９０１〜Ｃ９０ｅ等の容量を使用しているため、デジタル信号がゼロのときに蓄積される電荷が無視できず、アナログ電圧出力に誤差を生じてしまう可能性があった。
【００１０】
本発明は、上述した課題を解決するものであり、高精度なＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のＤ／Ａ変換器は、第１の基準電圧に接続する第１のスイッチと、第２の基準電圧に接続する第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチに接続され第３の基準電圧に接続する第３のスイッチと、前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチに接続された第１の容量と、前記第１の容量に接続され第３の基準電圧に接続された第４のスイッチと、前記第１の容量及び前記第４のスイッチに接続された第５のスイッチと、前記第５のスイッチに接続されたオペアンプと、前記第５のスイッチと前記オペアンプに接続された第２の容量とを備え、入力された極性付きデジタル信号が０のとき、前記第１のスイッチが閉じられ、前記第２のスイッチが開放される場合と、前記第１のスイッチが開放され、前記第２のスイッチが閉じられる場合と、を切り替える制御が行われることを特徴とする。
【００１２】
この構成によれば、デジタル信号がゼロのとき、第１の基準電圧によって、正の出力がされる場合と、第２の基準電圧によって負の出力がされる場合と、を切り替えるので、いずれか一方の状態で蓄積される誤差が相殺され、ゼロに近い出力となる。
【００１３】
また本発明のＤ／Ａ変換器において、入力された極性付きデジタル信号が０のときに、前記第１のスイッチが閉じられ、前記第２のスイッチが開放される回数と、前記第１のスイッチが開放され、前記第２のスイッチが閉じられる回数と、の差が最小となるように前記第１のスイッチと前記第２のスイッチとが制御されることが好ましい。
【００１４】
この構成によれば、デジタル信号が０のとき、第１の基準電圧によって、正の出力がされる場合と、第２の基準電圧によって負の出力がされる場合との回数の差が小さくなるように制御されるので、更にゼロに近い出力となる。
【００１５】
本発明のＤ／Ａ変換器において、入力された極性付きデジタル信号がゼロのときに、前記第１のスイッチと前記第２のスイッチとが交互に閉じられることが好ましい。
【００１６】
この構成によれば、デジタル信号が０のとき、第１の基準電圧によって、正の出力がされる場合と、第２の基準電圧によって負の出力がされる場合とが交互に繰り返されるので、安定して０に近い出力となる。
【００１７】
本発明のＤ／Ａ変換器において、入力された極性付きデジタル信号がゼロのときに、前記第１のスイッチと前記第２のスイッチとがランダムとみなすことができる符号により開閉を制御されるようにしてもよい。
【００１８】
この構成によれば、デジタル信号がゼロのとき、第１の基準電圧によって、正の出力がされる場合と、第２の基準電圧によって負の出力がされる場合とがランダムに繰り返されるので、ゼロに近い出力となる。
【００１９】
本発明のＤ／Ａ変換器において、前記第１のスイッチ及び前記第２のスイッチと、前記第３のスイッチ及び前記第１の容量と、を接続するように挿入された第６のスイッチを備え、前記第１のスイッチと前記第２のスイッチとは、一方が閉じ他方が開放されるように制御線で制御されることが好ましい。
【００２０】
この構成によれば、第６のスイッチが開いていれば、第１のスイッチ及び第２のスイッチのいずれか一方が閉じていても開放されるので、制御線が１つで済む。第６のスイッチで必要なときに電流を流すように制御できるので、低消費電力で、高精度にすることができる。
【００２１】
本発明のＤ／Ａ変換器において、前記第１のスイッチを制御する第１の制御線と、前記第２のスイッチを制御する第２の制御線と、を備え、前記第１の制御線と前記第２の制御線とがいずれも開放されているか、いずれか一方が閉じるように制御されていることが好ましい。
【００２２】
この構成によれば、第１のスイッチ及び第２のスイッチを必要なときに電流を流すように制御できるので、低消費電力で、高精度にすることができる。
【００２３】
本発明のＤ／Ａ変換器において、第１の容量は、第７のスイッチ、第８のスイッチ及び第３の容量を備えたスイッチ付き容量が複数並列接続されてなる可変容量であることが好ましい。
【００２４】
この構成によれば、第１のスイッチ及び第２のスイッチを入力とする可変容量であるので、複雑な制御を必要とせず、低消費電力で、高精度にすることができる。
【発明の効果】
【００２５】
本発明によれば、デジタル信号がゼロのとき、正の出力がされる場合と負の出力がされる場合とを切り替えるので、誤差が相殺され、高精度なＤ／Ａ変換器を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態のＤ／Ａ変換器を示す主要部の回路図である。
【図２】可変容量の具体的事例を含むＤ／Ａ変換器を示す主要部の回路図である。
【図３】スイッチ付き容量の等価回路図であり、（ａ）は第１の基準電圧に接続されたスイッチ付き容量の等価回路図であり、（ｂ）は第２の基準電圧に接続されたスイッチ付き容量の等価回路図である。
【図４】本発明の実施形態のＤ／Ａ変換器の第１実施例における駆動方法を示す説明図である。
【図５】第２実施例における駆動方法を示す説明図である。
【図６】比較例における駆動方法を示す説明図である。
【図７】可変容量の具体的事例を含む第２変形例のＤ／Ａ変換器を示す主要部の回路図である。
【図８】第３変形例のＤ／Ａ変換器を示す主要部の回路図である。
【図９】可変容量の具体的事例を含む第３変形例のＤ／Ａ変換器を示す主要部の回路図である。
【図１０】従来のＤ／Ａ変換器を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、分かりやすいように、図面は寸法を適宜変更している。
【００２８】
図１は、本発明の実施形態のＤ／Ａ変換器１０を示す主要部の回路図である。図２は、可変容量の具体的事例を含むＤ／Ａ変換器１０を示す主要部の回路図である。図３は、スイッチ付き容量の等価回路図であり、図３（ａ）は第１の基準電圧に接続されたスイッチ付き容量の等価回路図であり、図３（ｂ）は、第２の基準電圧Ｖｒ２に接続されたスイッチ付き容量ＣＵの等価回路図である。
【００２９】
本発明の実施形態のＤ／Ａ変換器１０は、出力端子と反転入力端子とが容量を介して接続されたオペアンプ（演算増幅器）を用いたスイッチト・キャパシタ型Ｄ／Ａ変換器である。本実施形態のＤ／Ａ変換器１０は、デジタル信号に極性を示す符号が付いた符号付きデジタル信号を片極性のアナログ信号に変換する機能を有している。具体的には、例えば、４ビットのデジタル信号（００００）〜（１１１１）の最上位を正負の極性データ（正の場合に１、負の場合に０）に割り当てた符号付きデジタル信号であり、変換後は１Ｖ〜３Ｖ等のアナログ電圧を出力する。この場合、（０１１１）のデジタル値は負側の極性の最大値、（１１１１）のデジタル値が正側の極性の最大値であり、（１０００）のデジタル値は正側の極性の最小値（ゼロ）であり、（００００）のデジタル値が負側の極性の最小値（ゼロ）である。なお、（０１１１）のデジタル値及び（１１１１）のデジタル値は、絶対値が同じ大きさである。（１０００）のデジタル値及び（００００）のデジタル値は、量子化により符号データが付与されているが、実質的に同じゼロの値である。アナログ信号に変換されたアナログ電圧は、負側の最大値が１Ｖ、負側及び正側の最小値（ゼロ）が２Ｖ、正側の最大値が３Ｖで出力される。
【００３０】
本発明の実施形態のＤ／Ａ変換器１０の主要部は、図１に示すように、第１の基準電圧Ｖｒ１に接続する第１のスイッチＳＷ１と、第２の基準電圧Ｖｒ２に接続する第２のスイッチＳＷ２と、第３の基準電圧Ｖｒ３に接続された第３のスイッチＳＷ３と、を備えている。また、入力データであるデジタル値に対応して容量値が可変される第１の容量Ｃ１と、第３の基準電圧Ｖｒ３に接続された第４のスイッチＳＷ４と、第１の容量Ｃ１及び第４のスイッチＳＷ４に接続された第５のスイッチＳＷ５と、を備えている。そして、第５のスイッチＳＷ５に接続されたオペアンプＯＰ１と、第５のスイッチＳＷ５とオペアンプＯＰ１に接続された第２の容量Ｃ２と、を備えている。さらに、第１のスイッチＳＷ１及び第２のスイッチＳＷ２と、第３のスイッチＳＷ３及び第１の容量Ｃ１と、を接続するように挿入された第６のスイッチＳＷ６を備えている。
【００３１】
第１のスイッチＳＷ１と第２のスイッチＳＷ２とは、一方が閉じ他方が開放されるように制御線ＳＣＬで制御される。第１のスイッチＳＷ１と第２のスイッチＳＷ２とは、いずれか一方のみが閉じる相補関係になっている。一方、第１のスイッチＳＷ１及び第２のスイッチＳＷ２以外のスイッチ（ＳＷ３〜ＳＷ６）は、クロックφ１及びクロックφ２によって開閉制御されている。
【００３２】
第３の基準電圧Ｖｒ３は、本実施形態ではグランド電位である。本実施形態では、第１の基準電圧Ｖｒ１は、第２の基準電圧Ｖｒ２と大きさが同じで極性が異なる電圧である。また、オペアンプＯＰ１の非反転入力端子は第３の基準電圧Ｖｒ３に接続され、本実施形態ではグランド電位である。
【００３３】
なお、図示していないが、電源回路及び各スイッチ（ＳＷ１〜ＳＷ６）を開閉制御するための制御回路によって、後述する回路動作が得られるように制御されている。また、アナログ電圧出力の初期値を設定するためのリセット回路や、ゲインを持たせた積分回路及び不完全積分回路等を備えるように、さらに他のスイッチや容量を追加するが、本実施形態の説明では省略している。なお、このような電源回路等を含むＤ／Ａ変換器１０の回路は、半導体集積回路として単体又は他の回路を含むシステムの状態で提供され、電子機器等に使用される。
【００３４】
本発明の実施形態のＤ／Ａ変換器１０は、制御回路によって、入力データが正なのか負なのかを判断し、前述のように正の符号１のときは第１の基準電圧Ｖｒ１に接続する第１のスイッチＳＷ１を閉じる。極性が負の符号０のときは、第２の基準電圧Ｖｒ２に接続する第２のスイッチＳＷ２を閉じる。また、正の符号１のときは第２のスイッチＳＷ２を開き、負の符号０のときは第１のスイッチＳＷ１を開放する。第１のスイッチＳＷ１と第２のスイッチＳＷ２とは、いずれか一方が閉じると共に、いずれか他方が開放される。
【００３５】
次に、制御回路によって、入力データの絶対値を求め、絶対値に比例した容量値となるように第１の容量Ｃ１の大きさを決定する制御信号Ｄｉｎが生成される。例えば、（１０１０）の絶対値は２であり、単位容量をＣ０とすれば、Ｃ１＝Ｃ０×２に調整される。
【００３６】
本発明の実施形態のＤ／Ａ変換器１０は、以下のスイッチング動作を行うように制御されて、アナログ電圧が出力される。例えば、（１０１０）が入力されると、前述のように、第１のスイッチＳＷ１を閉じ、第２のスイッチＳＷ２を開放する。そして、クロックφ１がハイレベルである期間に、第３のスイッチＳＷ３を開き、第４のスイッチＳＷ４を閉じ、第５のスイッチＳＷ５を開放すると共に、第６のスイッチＳＷ６を閉じる。これによって、制御信号Ｄｉｎで調整された第１の容量Ｃ１が第１の基準電圧Ｖｒ１になるように充電される。
【００３７】
続いて、クロックφ２がハイレベルである期間に、第４のスイッチＳＷ４と第６のスイッチＳＷ６とを開放すると共に、第３のスイッチＳＷ３と第５のスイッチＳＷ５とを閉じる。これによって、第１の容量Ｃ１を充電していた電荷を第２の容量Ｃ２に転送する。第２の容量Ｃ２に電荷が蓄積される積分動作が得られると共に、オペアンプＯＰ１の出力電圧は第１の容量Ｃ１と第２の容量Ｃ２との容量比に応じて決定される。
【００３８】
第１の容量Ｃ１は、入力データであるデジタル値に対応して容量値が可変される。より具体的には、本実施形態のＤ／Ａ変換器１０の主要部は、図２に示すように、第７のスイッチＳＷ７、第８のスイッチＳＷ８及び第３の容量Ｃ３を備えたスイッチ付き容量ＣＵがｎ個並列接続されてなる可変容量を含む回路である。ｎ個のスイッチ付き容量ＣＵは、０個〜ｎ個が選択されて並列接続の合成容量値を階段状に設定可能になっている。
【００３９】
本実施形態のＤ／Ａ変換器１０は、制御回路によって、入力データの絶対値を求め、絶対値に比例した容量値となるように制御信号Ｄｉｎでスイッチ付き容量ＣＵの有効数が可変される。すなわち、入力データの絶対値に比例した有効数のスイッチ付き容量ＣＵに対して、制御信号Ｄｉｎに基づき、第７のスイッチＳＷ７を閉じると共に、第８のスイッチＳＷ８を開放するスイッチ制御が行われる。制御信号Ｄｉｎに基づき、第７のスイッチＳＷ７を閉じると共に、第８のスイッチＳＷ８を開いていれば、スイッチ付き容量ＣＵとして有効化され、この状態で第４のスイッチＳＷ４が第３の基準電圧Ｖｒ３に接続されたときに第３の容量Ｃ３が充電される。第７のスイッチＳＷ７を開放すると共に、第８のスイッチＳＷ８を閉じていれば、第３の容量Ｃ３は第８のスイッチＳＷ８と第４のスイッチＳＷ４との両側が第３の基準電圧Ｖｒ３に接続されるので、スイッチ付き容量ＣＵとして無効化される。
【００４０】
次に、本実施形態のＤ／Ａ変換器１０が備えている特徴部分について、従来の問題点とその解決手法を実施例により説明する。
【００４１】
図３に示すように、スイッチ付き容量ＣＵの等価回路は、抵抗と容量とからなる３端子回路である。第７のスイッチＳＷ７を開放すると共に、第８のスイッチＳＷ８を閉じているときは、第７のスイッチＳＷ７は高い抵抗値のオフ抵抗Ｒｏｆｆ、第８のスイッチＳＷ８は低い抵抗値のオン抵抗Ｒｏｎである。なお、図３の抵抗は、それぞれ１個のスイッチに対応させていたが、第６のスイッチＳＷ６等のスイッチが接続された等価回路は直列接続の抵抗で表わすことができる。したがって、図３の抵抗値を合成抵抗の抵抗値に置き換えれば、以下の説明は同じである。図３（ａ）に示すように、第１の基準電圧Ｖｒ１が第７のスイッチＳＷ７に印加されたときには、オフ抵抗Ｒｏｆｆを介して、第３の容量Ｃ３は、以下の式のように分圧された電圧Ｖｏｆｆ１に充電される。
【００４２】
Ｖｏｆｆ１＝（Ｖｒ１−Ｖｒ３）×Ｒｏｎ／（Ｒｏｆｆ＋Ｒｏｎ）
【００４３】
同様に、図３（ｂ）に示すように、第２の基準電圧Ｖｒ２が第７のスイッチＳＷ７に印加されたときには、オフ抵抗Ｒｏｆｆを介して、第３の容量Ｃ３は、以下の式のように分圧された電圧Ｖｏｆｆ２に充電される。
【００４４】
Ｖｏｆｆ２＝（Ｖｒ２−Ｖｒ３）×Ｒｏｎ／（Ｒｏｆｆ＋Ｒｏｎ）
【００４５】
第３の基準電圧Ｖｒ３は、本実施形態ではグランド電位である。本実施形態では、第１の基準電圧Ｖｒ１と第２の基準電圧Ｖｒ２とは大きさが同じで極性が異なるので、電圧Ｖｏｆｆ１と電圧Ｖｏｆｆ２とは大きさが同じで極性が異なる数値である。
【００４６】
これらの電圧が、第３の容量Ｃ３を充電する充電電圧Ｖｉｎとなる。スイッチ付き容量ＣＵが無効化されているとき、オフ抵抗Ｒｏｆｆを介した充電電圧Ｖｉｎによる蓄積電荷については従来考慮されていなかった。また、大きなアナログ電圧を出力するとき、その電圧に対する誤差要因としては無視されるものであった。
【００４７】
しかしながら、より小さなアナログ電圧を出力するときには、誤差要因として無視できない。すなわち、出力する電圧が小さいときは、相対的に大きな割合を占めるようになると共に、図２のスイッチ付き容量ＣＵの大半が無効化されているので、それらが加算された大きな誤差になる。これは、入力データがゼロのときに顕著となり、入力データが長時間ゼロであるようなデジタル信号のアナログ変換における高精度化の課題であった。
【００４８】
本実施形態では、入力された極性付きデジタル信号がゼロのとき、第１のスイッチＳＷ１が閉じられ、第２のスイッチＳＷ２が開放される場合と、第１のスイッチＳＷ１が開放され、第２のスイッチＳＷ２が閉じられる場合と、を切り替える制御が行われる。このとき、第１のスイッチＳＷ１が閉じられ、第２のスイッチＳＷ２が開放される回数と、第１のスイッチＳＷ１が開放され、第２のスイッチＳＷ２が閉じられる回数と、の差が最小となるように第１のスイッチＳＷ１と第２のスイッチＳＷ２とが制御される。具体的には、以下に説明する。
【実施例】
【００４９】
図４は、本発明の実施形態のＤ／Ａ変換器１０の第１実施例における駆動方法を示す説明図である。図５は、第２実施例における駆動方法を示す説明図である。図６は、比較例における駆動方法を示す説明図である。図４〜図６のＤｉｎはスイッチ付き容量ＣＵを選択する信号（１又は０）、ＳＣＬは極性の符号（１又は０）であり、Ｖｉｎは第３の容量Ｃ３の充電電圧であり、横軸は時間軸である。なお、説明を分かりやすくするために、クロックφ１がハイレベルである期間における状態のみを模式的に示したものであり、クロックφ２がハイレベルである期間での挙動を省略している。
【００５０】
はじめに、比較例として、従来の駆動方法を説明する。図６に示すように、スイッチ付き容量ＣＵとして有効化され、第１の基準電圧Ｖｒ１が第７のスイッチＳＷ７に印加されたときには、第３の容量Ｃ３は第１の基準電圧Ｖｒ１に充電される。スイッチ付き容量ＣＵとして無効化されているときには、第７のスイッチＳＷ７を開放すると共に、第８のスイッチＳＷ８を閉じているので、第１の基準電圧Ｖｒ１が第７のスイッチＳＷ７に印加されたときには、第３の容量Ｃ３は電圧Ｖｏｆｆ１に充電される。一方、スイッチ付き容量ＣＵとして有効化され、第２の基準電圧Ｖｒ２が第７のスイッチＳＷ７に印加されたときには、第３の容量Ｃ３は第２の基準電圧Ｖｒ２に充電される。スイッチ付き容量ＣＵとして無効化され、第２の基準電圧Ｖｒ２が第７のスイッチＳＷ７に印加されたときには、第３の容量Ｃ３は電圧Ｖｏｆｆ２に充電される。図６に示すように、従来の駆動方法では、入力された極性付きデジタル信号がゼロのとき、第１のスイッチＳＷ１と第２のスイッチＳＷ２とが直前に選択された状態が継続する。このため、電圧Ｖｏｆｆ１の状態で蓄積された電荷が連続して転送され、又は電圧Ｖｏｆｆ２の状態で蓄積された電荷が連続して転送され、出力がされているので、大きな誤差を生じていた。
【００５１】
これに対し、本実施形態の第１実施例では、図４に示すように、入力データがゼロになった場合、その前にデータがゼロの状態の極性を記憶しておき、その反転の極性となるように第１のスイッチＳＷ１と第２のスイッチＳＷ２とを切り替える制御が行われる。すなわち、入力された極性付きデジタル信号がゼロのときに、第１のスイッチＳＷ１が閉じられる回数と、第２のスイッチＳＷ２が閉じられる回数と、の差が最小となるように、第１のスイッチＳＷ１と第２のスイッチＳＷ２とが交互に閉じられる。この構成によれば、デジタル信号がゼロのとき、第１の基準電圧Ｖｒ１によって電圧Ｖｏｆｆ１の状態で正の出力がされる場合と、第２の基準電圧Ｖｒ２によって電圧Ｖｏｆｆ２の状態で負の出力がされる場合とが交互に繰り返されるので、いずれか一方の状態で蓄積される誤差が相殺され、安定してゼロに近い出力となる。
【００５２】
本実施形態の第１変形例である第２実施例では、図５に示すように、入力された極性付きデジタル信号がゼロのときに、第１のスイッチＳＷ１と第２のスイッチＳＷ２とがランダムとみなすことができる符号により開閉を制御される。この構成によれば、デジタル信号が０のとき、第１の基準電圧Ｖｒ１によって電圧Ｖｏｆｆ１の状態で正の出力がされる場合と、第２の基準電圧Ｖｒ２によって電圧Ｖｏｆｆ２の状態で負の出力がされる場合とがランダムに繰り返されるので、平均化され、ゼロに近い出力となる。
【００５３】
以下、本実施形態としたことによる効果について説明する。
【００５４】
本実施形態のＤ／Ａ変換器１０は、入力された極性付きデジタル信号がゼロのとき、第１のスイッチＳＷ１が閉じられ、第２のスイッチＳＷ２が開放される場合と、第１のスイッチＳＷ１が開放され、第２のスイッチＳＷ２が閉じられる場合と、を切り替える制御が行われる。この構成によれば、デジタル信号がゼロのとき、第１の基準電圧Ｖｒ１によって、正の出力がされる場合と、第２の基準電圧Ｖｒ２によって負の出力がされる場合と、を切り替えるので、いずれか一方の状態で蓄積される誤差が相殺され、ゼロに近い出力となる。
【００５５】
また本実施形態のＤ／Ａ変換器１０において、入力された極性付きデジタル信号がゼロのときに、第１のスイッチＳＷ１が閉じられ、第２のスイッチＳＷ２が開放される回数と、第１のスイッチＳＷ１が開放され、第２のスイッチＳＷ２が閉じられる回数と、の差が最小となるように第１のスイッチＳＷ１と第２のスイッチＳＷ２とが制御されることが好ましい。この構成によれば、デジタル信号がゼロのとき、第１の基準電圧Ｖｒ１によって、正の出力がされる場合と、第２の基準電圧Ｖｒ２によって負の出力がされる場合との回数の差が小さくなるように制御されるので、更にゼロに近い出力となる。
【００５６】
本実施形態のＤ／Ａ変換器１０において、入力された極性付きデジタル信号がゼロのときに、第１のスイッチＳＷ１と第２のスイッチＳＷ２とが交互に閉じられることが好ましい。この構成によれば、デジタル信号がゼロのとき、第１の基準電圧Ｖｒ１によって、正の出力がされる場合と、第２の基準電圧Ｖｒ２によって負の出力がされる場合とが交互に繰り返されるので、安定してゼロに近い出力となる。
【００５７】
本実施形態のＤ／Ａ変換器１０において、入力された極性付きデジタル信号がゼロのときに、第１のスイッチＳＷ１と第２のスイッチＳＷ２とがランダムとみなすことができる符号により開閉を制御されるようにしてもよい。この構成によれば、デジタル信号がゼロのとき、第１の基準電圧Ｖｒ１によって、正の出力がされる場合と、第２の基準電圧Ｖｒ２によって負の出力がされる場合とがランダムに繰り返されるので、ゼロに近い出力となる。
【００５８】
本実施形態のＤ／Ａ変換器１０において、第６のスイッチＳＷ６を備え、第１のスイッチＳＷ１と第２のスイッチＳＷ２とは、一方が閉じ他方が開放されるように制御線ＳＣＬで制御される。この構成によれば、第６のスイッチＳＷ６が開いていれば、第１のスイッチＳＷ１及び第２のスイッチＳＷ２のいずれか一方が閉じていても開放されるので、制御線ＳＣＬが１つで済む。第６のスイッチＳＷ６で必要なときに電流を流すように制御できるので、低消費電力で、高精度にすることができる。
【００５９】
本実施形態のＤ／Ａ変換器１０において、第１の容量Ｃ１は、第７のスイッチＳＷ７、第８のスイッチＳＷ８及び第３の容量Ｃ３を備えたスイッチ付き容量ＣＵが複数並列接続されてなる可変容量である。この構成によれば、第１のスイッチＳＷ１及び第２のスイッチＳＷ２を入力とする可変容量であるので、複雑な制御を必要とせず、低消費電力で、高精度にすることができる。
【００６０】
なお、より高分解能のＤ／Ａ変換器を上記の可変容量で構成する場合は、並列接続するスイッチ付き容量ＣＵの個数を増やせばよい。このとき、スイッチ付き容量ＣＵの製造上のばらつきによって第３の容量の容量値が個々にばらつくため、有効化されるスイッチ付き容量ＣＵとしてクロックφ１ごとに異なるものを選択すれば、積分されたアナログ電圧の出力誤差への影響を低減することができる。このように制御すれば、さらに高精度にすることができる。
【００６１】
以上のように、本発明の実施形態及び第１変形例のＤ／Ａ変換器１０の主要部を具体的に説明したが、本発明は上記の実施形態に限定されるものではなく、要旨を逸脱しない範囲で種々変更して実施することが可能である。例えば次のように変形して実施することができ、これらも本発明の技術的範囲に属する。
【００６２】
図７は、可変容量の具体的事例を含む第２変形例のＤ／Ａ変換器２０を示す主要部の回路図である。図７に示すように、第２変形例のＤ／Ａ変換器２０の主要部は、図２に示すような第６のスイッチＳＷ６は挿入されていない。上記以外の部分は図２に示す可変容量の具体的事例を含むＤ／Ａ変換器１０の主要部と同じである。Ｄ／Ａ変換器２０においても、制御回路によって、入力データの絶対値を求め、絶対値に比例した容量値となるようにスイッチ付き容量ＣＵの有効数が可変される。
【００６３】
第２変形例のＤ／Ａ変換器２０は、制御回路によって、入力データが正なのか負なのかを判断し、極性が正の符号１のときは、クロックφ１がハイレベルになるタイミングで、第１の基準電圧Ｖｒ１に接続する第１のスイッチＳＷ１を閉じる。極性が負の符号０のときは、クロックφ１がハイレベルになるタイミングで、第２の基準電圧Ｖｒ２に接続する第２のスイッチＳＷ２を閉じる。また、正の符号１のときは第２のスイッチＳＷ２を開き、負の符号０のときは第１のスイッチＳＷ１を開放する。このとき、第１のスイッチＳＷ１と第２のスイッチＳＷ２とは、いずれか一方のみが閉じる相補関係になっている。
【００６４】
第２変形例のＤ／Ａ変換器２０の主要部は、クロックφ１がハイレベルになるタイミングで第１のスイッチＳＷ１又は第２のスイッチＳＷ２を閉じるように制御することと、第６のスイッチＳＷ６を挿入していないこと以外は、図２に示す可変容量の具体的事例を含むＤ／Ａ変換器１０の主要部と同じである。
【００６５】
第２変形例のＤ／Ａ変換器２０は、入力された極性付きデジタル信号がゼロのときに、第１のスイッチＳＷ１が閉じられる回数と、第２のスイッチＳＷ２が閉じられる回数と、の差が最小となるように、クロックφ１がハイレベルになるタイミングで第１のスイッチＳＷ１と第２のスイッチＳＷ２とが制御される。
【００６６】
この構成によれば、第１の基準電圧Ｖｒ１によって、正の出力がされる場合と、第２の基準電圧Ｖｒ２によって負の出力がされる場合との回数の差が小さくなるように制御されるので、いずれか一方の状態で蓄積される誤差が相殺される。
【００６７】
図８は、本発明の実施形態の第３変形例のＤ／Ａ変換器３０を示す主要部の回路図である。図９は、可変容量の具体的事例を含む第３変形例のＤ／Ａ変換器３０を示す主要部の回路図である。
【００６８】
図８及び図９に示すように、第３変形例のＤ／Ａ変換器３０の主要部は、第１の基準電圧Ｖｒ１に接続する第１のスイッチＳＷ１１を制御する第１の制御線ＳＬ１と、第２の基準電圧Ｖｒ２に接続する第２のスイッチＳＷ１２を制御する第２の制御線ＳＬ２と、を備えている。これらの第１の制御線ＳＬ１と第２の制御線ＳＬ２とが、いずれも開放されているか、いずれか一方が閉じるように制御されている。
【００６９】
具体的には、図示しない制御回路によって、第１の制御線ＳＬ１には、入力データが正のとき、クロックφ１がハイレベルである期間に第１のスイッチＳＷ１１を閉じる制御信号が伝達される。また、第２の制御線ＳＬ２には、入力データが負のとき、クロックφ１がハイレベルである期間に第２のスイッチＳＷ１２を閉じる制御信号が伝達される。それら以外の状態では、第１のスイッチＳＷ１１及び第２のスイッチＳＷ１２は開いているように制御される。第１のスイッチＳＷ１１及び第２のスイッチＳＷ１２と、第３のスイッチＳＷ３及び第１の容量Ｃ１と、は直接接続され、図１及び図２に示すような第６のスイッチＳＷ６は挿入されていない。
【００７０】
図９は、上記以外の部分は図２に示す可変容量の具体的事例を含むＤ／Ａ変換器１０の主要部と同じである。Ｄ／Ａ変換器３０においても、制御回路によって、入力データの絶対値を求め、絶対値に比例した容量値となるようにスイッチ付き容量ＣＵの有効数が可変される。
【００７１】
入力された極性付きデジタル信号がゼロのとき、第１の制御線ＳＬ１と第２の制御線ＳＬ２とのいずれか一方には、クロックφ１がハイレベルの期間にスイッチを閉じる制御信号が伝達されている。これにより、無効化されているスイッチ付き容量ＣＵのＳＷ７を介した充電電圧Ｖｉｎによる電荷が第３の容量Ｃ３に蓄積されてしまうので、アナログ電圧を出力するときの誤差になる。本発明の実施形態の第３変形例では、入力された極性付きデジタル信号がゼロのときに、適宜、第１の制御線ＳＬ１と第２の制御線ＳＬ２との制御信号を切り替えるように制御される。そして、入力された極性付きデジタル信号がゼロのときに、第１のスイッチＳＷ１１が閉じられる回数と、第２のスイッチＳＷ２が閉じられる回数と、の差が最小となるように、第１のスイッチＳＷ１１と第２のスイッチＳＷ１２とが制御される。この構成によれば、ゼロを出力する誤差が相殺されると共に、第１のスイッチＳＷ１１及び第２のスイッチＳＷ１２を必要なときに電流を流すように制御できるので、低消費電力で、高精度にすることができる。
【符号の説明】
【００７２】
１０、２０、３０  Ｄ／Ａ変換器
Ｃ１    第１の容量
Ｃ２    第２の容量
Ｃ３    第３の容量
ＣＵ    スイッチ付き容量
ＳＣＬ  制御線
ＳＬ１  第１の制御線
ＳＬ２  第２の制御線
ＯＰ１  オペアンプ
Ｒｏｆｆ  オフ抵抗
Ｒｏｎ  オン抵抗
ＳＷ１、ＳＷ１１  第１のスイッチ
ＳＷ２、ＳＷ１２  第２のスイッチ
ＳＷ３  第３のスイッチ
ＳＷ４  第４のスイッチ
ＳＷ５  第５のスイッチ
ＳＷ６  第６のスイッチ
ＳＷ７  第７のスイッチ
ＳＷ８  第８のスイッチ
Ｖｒ１  第１の基準電圧
Ｖｒ２  第２の基準電圧
Ｖｒ３  第３の基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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