(57)【特許請求の範囲】
【請求項１】
磁気抵抗素子と、前記磁気抵抗素子の抵抗値を変化させる磁束を発生させるための導線と、前記磁束が通過する少なくとも１つの強磁性体とを含み、前記強磁性体が磁気ギャップを形成し、前記磁気ギャップにおいて前記磁束が前記磁気抵抗素子を通過し、かつ以下の関係式ａ）〜ｃ）が成立する磁気記憶素子。
ａ）Ｍｌ≦２Ｌｇ
ｂ）Ｌｗ≦５μｍ
ｃ）Ｌｙ≦１．０μｍ
ただし、Ｍｌは前記磁気ギャップに平行な方向に沿って測定した前記磁気抵抗素子の長さであり、Ｌｇは前記磁気ギャップの長さであり、Ｌｗは前記導線の延伸方向についての前記強磁性体の長さであり、Ｌｙは前記強磁性体内を前記磁束が通過する距離である。
【請求項２】
関係式ａ）がＭｌ≦Ｌｇである請求項１に記載の磁気記憶素子。
【請求項３】
関係式ｂ）におけるＬｗ≦５μｍがＬｗ≦３μｍである請求項１に記載の磁気記憶素子。
【請求項４】
関係式ｃ）がＬｙ≦０．６μｍである請求項１に記載の磁気記憶素子。
【請求項５】
前記強磁性体が磁気ヨークを構成し、前記導線が前記磁気ヨーク内に配置された請求項１に記載の磁気記憶素子。
【請求項６】
前記強磁性体が前記導線に接するように配置された請求項１に記載の磁気記憶素子。
【請求項７】
前記導線を第１導線として前記磁束を発生させるための第２導線と、スイッチ素子とをさらに含み、前記第１導線と前記第２導線とが前記磁気抵抗素子を挟持するように配置され、前記第１導線と前記磁気抵抗素子とが電気的に接続し、前記第２導線と前記磁気抵抗素子との間に、前記スイッチ素子または前記スイッチ素子からの引き出し導線が介在した請求項１に記載の磁気記憶素子。
【請求項８】
磁気抵抗素子と、前記磁気抵抗素子の抵抗値を変化させる磁束を発生させるための第１導線および第２導線を含み、前記第１導線および前記第２導線が前記磁気抵抗素子を挟持するように配置され、前記第１導線と前記第２導線との間に配置された絶縁体が強磁性絶縁体を含み、前記強磁性絶縁体が前記素子に接する磁気記憶素子。
【請求項９】
スイッチ素子をさらに含み、前記第１導線と前記素子とが電気的に接続し、前記第２導線と前記素子との間に、前記スイッチ素子または前記スイッチ素子からの引き出し導線が介在した請求項８に記載の磁気記憶素子。
【請求項１０】
磁気抵抗素子と、スイッチ素子と、前記磁気抵抗素子の抵抗値を変化させる磁束を発生させるための第１導線および第２導線と、前記磁気抵抗素子と前記スイッチ素子とを電気的に接続する第３導線とを含み、前記第１導線と前記第３導線とが前記磁気抵抗素子を通過する電流を供給するために前記磁気抵抗素子を挟持するように前記磁気抵抗素子に電気的に接続して配置され、前記第３導線と前記磁気抵抗素子との接続部が前記磁気抵抗素子と前記第２導線との間に介在しており、前記第２導線と前記磁気抵抗素子とが電気的に絶縁されており、かつ前記接続部からの前記第３導線の引き出し方向と、前記第２導線の延伸方向とにより形成される角度が４５°以下である磁気記憶素子。
【請求項１１】
前記磁束が通過する少なくとも１つの強磁性体をさらに含み、前記強磁性体が磁気ギャップを形成し、前記磁気ギャップにおいて前記磁束が前記磁気抵抗素子を通過する請求項１０に記載の磁気記憶素子。
【請求項１２】
以下の関係式ａ）〜ｃ）が成立する請求項１１に記載の磁気記憶素子。
ａ）Ｍｌ≦２Ｌｇ
ｂ）Ｌｗ／Ｌｙ≦５  および  Ｌｙ／Ｌｔ≧５  の少なくとも一方
ｃ）Ｌｙ≦１．０μｍ
ただし、Ｍｌは前記磁気ギャップに平行な方向に沿って測定した前記磁気抵抗素子の長さであり、Ｌｇは前記磁気ギャップの長さであり、Ｌｔは前記強磁性体の厚さであり、Ｌｗは前記導線の延伸方向についての前記強磁性体の長さであり、Ｌｙは前記強磁性体内を前記磁束が通過する距離である。
【請求項１３】
前記強磁性体が磁気ヨークを構成し、前記第１導線、前記第２導線または前記第３導線が前記磁気ヨーク内に配置された請求項１１に記載の磁気記憶素子。
【請求項１４】
前記強磁性体が、前記第１導線、前記第２導線および前記第３導線から選ばれる少なくとも１つに接するように配置された請求項１１に記載の磁気記憶素子。
【請求項１５】
前記強磁性体が、前記第３導線の側面に接するように配置された請求項１４に記載の磁気記憶素子。
【請求項１６】
前記第１導線と前記第２導線との間に配置された絶縁体が強磁性絶縁体を含む請求項１０に記載の磁気記憶素子。
【請求項１７】
請求項７、９または１０に記載の磁気記憶素子の駆動方法であって、
前記第１導線から発生させる磁束と、前記第２導線から発生させる磁束とにより、前記磁気抵抗素子の抵抗値を変化させ、
前記第２導線への電流パルスの印加時間を前記第１導線への電流パルスの印加時間よりも長くする磁気記憶素子の駆動方法。
【請求項１８】
請求項５に記載の磁気記憶素子の製造方法であって、
絶縁体に、前記導線の延伸方向を長手方向とする深さがＤ１の凹部を形成する工程と、
前記凹部の表面に沿って、前記凹部の側面における厚さがＴｆとなるように強磁性体を形成する工程と、
前記凹部内における前記強磁性体の表面に厚さがＴｎとなるように前記導線を形成する工程とを含む磁気記憶素子の製造方法。
ただし、Ｄ１、ＴｆおよびＴｎは、以下の関係式を満たすように設定する。
Ｔｆ≦０．３３Ｄ１、Ｔｎ≧Ｄ１−１．５Ｔｆ
【請求項１９】
前記導線の延伸方向についての前記強磁性体の長さをＬ１に制限する工程をさらに含む請求項１８に記載の磁気記憶素子の製造方法。
ただし、Ｌ１は、前記凹部の短手方向についての幅をＷ１として、以下の関係式を満たすように設定する。
Ｌ１≦５（Ｗ１＋２Ｄ１）
【請求項２０】
磁気抵抗素子と、前記磁気抵抗素子の抵抗値を変化させる磁束を発生させるための導線と、前記磁束が通過する少なくとも１つの強磁性体とを含み、前記強磁性体が磁気ギャップを形成し、前記磁気ギャップにおいて前記磁束が前記磁気抵抗素子を通過し、前記強磁性体が磁気ヨークを構成し、前記導線が前記磁気ヨーク内に配置され、かつ以下の関係式ａ）〜ｃ）が成立する磁気記憶素子の製造方法であって、
ａ）Ｍｌ≦２Ｌｇ
ｂ）Ｌｗ≦５μｍ
ｃ）Ｌｙ≦１．０μｍ
（ただし、Ｍｌは前記磁気ギャップに平行な方向に沿って測定した前記磁気抵抗素子の長さであり、Ｌｇは前記磁気ギャップの長さであり、Ｌｗは前記導線の延伸方向についての前記強磁性体の長さであり、Ｌｙは前記強磁性体内を前記磁束が通過する距離である）
絶縁体上に、厚さがＴｎの前記導線を形成する工程と、
前記導線の表面に沿って、前記導線の側面における厚さがＴｆとなるように強磁性体を形成する工程とを含む磁気記憶素子の製造方法。
ただし、ＴｆおよびＴｎは、以下の関係式を満たすように設定する。
Ｔｆ≦Ｔｎ
【請求項２１】
前記強磁性体を形成した後に、前記導線と前記強磁性体との幅の合計をＷ２２に規制する工程をさらに含む請求項２０に記載の磁気記憶素子の製造方法。
ただし、Ｗ２２は、前記導線の幅をＷ２として、以下の関係式を満たすように設定する。
（Ｗ２＋２Ｔｆ）≦Ｗ２２≦１．２（Ｗ２＋２Ｔｆ）
【請求項２２】
前記導線の延伸方向についての前記強磁性体の長さをＬ１に制限する工程をさらに含む請求項２０に記載の磁気記憶素子の製造方法。
ただし、Ｌ１は、前記導線の幅をＷ２として、以下の関係式を満たすように設定する。
Ｌ１≦５（Ｗ２＋２（Ｔｎ＋Ｔｆ））
【請求項２３】
複数の磁気抵抗素子を配列したメモリアレイであって、前記複数の磁気抵抗素子が請求項１に記載の磁気抵抗素子を含むメモリアレイ。
【請求項２４】
マトリックス状に配置された複数の磁気抵抗素子と、前記複数の磁気抵抗素子の抵抗値を変化させるための複数の導線とを含み、前記複数の導線が所定の方向に伸長しており、前記複数の導線の間において、前記所定の方向に伸長するように配置されたアース導線群をさらに含むメモリアレイ。
【請求項２５】
前記複数の導線を第１方向に伸長する第１導線群として前記複数の磁気抵抗素子の抵抗値を変化させるための第２導線群をさらに含み、前記第１導線群が配置された面と前記第２導線群が配置された面とが前記複数の磁気抵抗素子が配置された面を挟持し、前記第２導線群が、第２方向に伸長しており、前記第２導線群を構成する導線の間において前記第２方向に伸長するように配置されたアース導線群をさらに含む請求項２４に記載のメモリアレイ。
【請求項２６】
マトリックス状に配置された複数の磁気抵抗素子と、前記複数の磁気抵抗素子の抵抗値を変化させるための複数の導線とを含み、前記複数の導線を構成する導線の少なくとも一部が、前記複数の磁気抵抗素子が構成する面に向かって凸となる凸部を前記複数の磁気抵抗素子の間に有するメモリアレイ。
【請求項２７】
前記複数の導線を第１導線群として前記複数の磁気抵抗素子の抵抗値を変化させるための第２導線群をさらに含み、前記第１導線群が配置された面と前記第２導線群が配置された面とが前記複数の磁気抵抗素子が配置された面を挟持し、前記第２導線群を構成する導線の少なくとも一部が、前記複数の磁気抵抗素子が構成する面に向かって凸となる凸部を有する請求項２６に記載のメモリアレイ。
【請求項２８】
Ｌｗ／Ｌｙ≦５を満たす請求項１に記載の磁気記憶素子。
【請求項２９】
Ｌｙ／Ｌｔ≧５を満たす請求項１に記載の磁気記憶素子。
ただし、Ｌｔは前記強磁性体の厚さである。
【請求項３０】
前記導線の延伸方向についての前記強磁性体の長さＬｗがＬ１に制限されている請求項１に記載の磁気記憶素子。
ただし、Ｌ１は、前記導線の幅をＷ２として、以下の関係式を満たすように設定する。
Ｌ１≦５（Ｗ２＋２（Ｔｎ＋Ｔｆ））
ただし、Ｔｎは前記導線の厚さであり、Ｔｆは前記導線の側面における前記強磁性体の厚さである。
【請求項３１】
複数の磁気抵抗素子を配列したメモリアレイであって、前記複数の磁気抵抗素子が請求項８に記載の磁気抵抗素子を含むメモリアレイ。
【請求項３２】
複数の磁気抵抗素子を配列したメモリアレイであって、前記複数の磁気抵抗素子が請求項１０に記載の磁気抵抗素子を含むメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶素子とその製造方法および駆動方法に関する。また、本発明は、複数の磁気記憶素子を配列したメモリアレイに関する。
【背景技術】
【０００２】
近年、強磁性トンネル接合素子の潜在的に高いＭＲ変化率に注目が集まっており、磁気ヘッド、ＭＲＡＭ（Magnetic Random Access Memory）などデバイスへの応用開発が盛んになっている。メモリとして用いる場合、書き込みは、強磁性トンネル接合を構成する複数の強磁性体の少なくとも１つの磁化方向を変化させることにより行われ、読み出しは、磁化方向の変化に伴う抵抗変化を検出することにより行われる。
【０００３】
メモリの大容量化に応えるためには、素子や書き込み／読み出し用の導線のサイズをサブミクロンにまで抑える必要がある。微細化の更なる進行に伴い、強磁性体の磁化方向の変化に要する磁場は増大することが予想されている。しかし、同じく微細化した導線に流せる電流には限界がある。このため、磁気抵抗素子に効率的に磁場を印加することが求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
米国特許第５６５９４９９号には、導線の周囲に配置した磁性体を利用して磁気抵抗素子に磁場を印加することが提案されている。しかし、ここでは、素子の微細化に伴い、強磁性体の大きさも制限されることが考慮されていない。特に、幅が制限された導線に沿って配置された強磁性体には、導線の延伸方向などへの形状異方性が効率的な磁場の印加を妨げることになる。
【０００５】
磁場を効率的に印加するためには、書き込み用の導線の位置は、磁気抵抗素子に近いほうが有利である。磁場は距離の二乗で減衰するからである。しかし、ＭＯＳトランジスタのような３端子素子をメモリのスイッチ素子として用いる場合には、磁気抵抗素子とスイッチ素子とを接続するための引き出し導線が必要になる。このため、書き込み用の導線の一方は、この引き出し導線のさらに外側から素子に磁場を印加しなければならない。ダイオードをスイッチ素子として磁気抵抗素子と書き込み用兼読み出し用導線との間に配置する場合も、この導線は、スイッチ素子の外側から磁場を印加することになる。
【０００６】
メモリの大容量化を実現するために解決するべき別の問題は、素子の高集積化に伴う磁気クロストークである。磁気クロストークは、磁場を印加するべき素子に隣接する素子の誤動作などを引き起こす。
【０００７】
本発明は、メモリの大容量化に有利な磁気記憶素子、その製造方法、その駆動方法、および磁気記憶素子を用いたメモリアレイを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の磁気記憶素子は、磁気抵抗素子と、この素子の抵抗値を変化させる磁束を発生させるための導線と、この磁束が通過する少なくとも１つの強磁性体とを含んでいる。この少なくとも１つの強磁性体は、磁気ギャップを形成し、この磁気ギャップにおいて、上記磁束が上記素子を通過する。さらに、強磁性体は、以下の関係式ａ）〜ｃ）を満たすように配置される。
【０００９】
ａ）Ｍｌ≦２Ｌｇ
ｂ）Ｌｗ／Ｌｙ≦５  および  Ｌｙ／Ｌｔ≧５  の少なくとも一方
ｃ）Ｌｙ≦１．０μｍ
ここで、Ｍｌは磁気ギャップに平行な方向に沿って測定した素子の長さであり、Ｌｇは磁気ギャップの長さであり、Ｌｔは強磁性体の厚さであり、Ｌｗは導線の延伸方向についての強磁性体の長さであり、Ｌｙは強磁性体内を磁束が通過する距離である。なお、Ｌｙは、磁束が強磁性体を通過する位置などによって変化することがあるが、この場合は、平均の距離を採用すればよい。Ｌｔは、強磁性体の厚さに部材または部位による相違があれば、磁気ギャップを構成する部材または部位の厚さを採用する。なお、Ｌｔが変化する箇所では、磁束の漏れが生じることがあるため、強磁性体の厚さの範囲は、０．５Ｌｔ以上２Ｌｔ以下であることが好ましい。Ｍｌは、Ｌｇに射影した素子の長さと言い換えることもできる。
【００１０】
関係式ａ）により、強磁性体と磁気抵抗素子とが効率よく磁気的に結合する。この観点からは、Ｍｌ≦Ｌｇがさらに好ましい。関係式ｂ）に含まれるＬｗ／Ｌｙ≦５およびＬｙ／Ｌｔ≧５は、ともに、微細化が進行しても、強磁性体の磁化方向を磁気抵抗素子へと向きやすくする条件である。これら２つの関係式は、少なくとも一方が成立すればよいが、両方が成立することが好ましい。なお、Ｌｗ／Ｌｙは３以下（Ｌｗ／Ｌｙ≦３）がさらに好ましい。関係式ｃ）として、Ｌｙ≦０．６μｍが成立する場合には、Ｍｌ≦ＬｇおよびＬｗ／Ｌｙ≦３が成立するように強磁性体を配置することが好ましい。Ｌｙ≦０．５μｍが成立する場合には、Ｍｌ≦ＬｇおよびＬｙ／Ｌｔ≦５が成立するように強磁性体を配置することが好ましい。
【００１１】
強磁性体の形状の好ましい例には、略Ｕ字状および略逆Ｕ字状（以下、単に「略Ｕ字状」ということがある）が含まれる。この強磁性体は、単独で、略Ｕ字状の開口を磁気ギャップとする磁気ヨークを構成する。このように強磁性体が磁気ヨークを構成する場合には、導線は、好ましくは磁気ヨークの内部（Ｕ字の内部）に配置される。ただし、磁気ヨークのすべてが強磁性体により構成されている必要はない。強磁性体は、素子を通過する磁束の経路（磁路）の少なくとも一部に配置されていればよい。強磁性体は、２以上に分割して用いてもかまわない。強磁性体は、導線と離間して配置してもよいが、導線と接するように配置することが好ましい。
【００１２】
本発明の第２の磁気記憶素子は、磁気抵抗素子と、この素子の抵抗値を変化させる磁束を発生させるための第１導線および第２導線を含み、第１導線および第２導線は上記素子を挟持するように配置され、これら導線の間に配置された絶縁体が強磁性絶縁体を含んでいる。
【００１３】
第２の磁気記憶素子によれば、第１の磁気記憶素子と同様、微細化が進行しても、磁界を効率的に磁気抵抗素子に印加することができる。この強磁性絶縁体は、より効率的な磁場の印加のために、素子に接するように配置することが好ましく、素子を覆うように配置することがさらに好ましい。
【００１４】
第１および第２の磁気記憶素子では、素子の抵抗値を変化させる磁束、換言すればメモリの書き換えのための磁場、を発生させるための導線として、磁気抵抗素子を挟持するように配置した第１導線および第２導線を用いてもよい。この場合、第１導線と磁気抵抗素子とを電気的に接続し、第２導線と磁気抵抗素子との間に、スイッチ素子またはスイッチ素子からの引き出し導線（第３の導線）を介在させるとよい。
【００１５】
本発明の第３の磁気記憶素子は、磁気抵抗素子と、スイッチ素子と、磁気抵抗素子の抵抗値を変化させる磁束を発生させるための第１導線および第２導線と、磁気抵抗素子とスイッチ素子とを電気的に接続する第３導線とを含んでいる。第１導線と第３導線とは磁気抵抗素子を通過する電流を供給するために、磁気抵抗素子を挟持するようにこの素子に電気的に接続して配置され、第３導線と磁気抵抗素子との接続部は磁気抵抗素子と第２導線との間に介在しており、第２導線と磁気抵抗素子とは電気的に絶縁されている。そして、上記接続部からの第３導線の引き出し方向と、第２導線の延伸方向とにより形成される角度は４５°以下に制限されている。
【００１６】
従来の配置によれば、第３導線が、磁気抵抗素子との接続部近傍において第２導線が素子に印加する磁界をシールドする。本発明の第３の磁気記憶素子によれば、第３導線によるシールド効果を抑制できるため、効率的に磁気抵抗素子に磁場を印加できる。
【００１７】
本発明の第３の磁気記憶素子は、第１および第２の磁気記憶素子の特徴を兼ね備えていてもよい。具体的には、上記磁束が通過する少なくとも１つの強磁性体をさらに含み、この強磁性体が磁気ギャップを形成し、この磁気ギャップにおいて上記磁束が磁気抵抗素子を通過する磁気記憶素子としてもよい。この場合は、さらに上記関係式ａ）〜ｃ）が成立することが好ましい。強磁性体は、例えば略Ｕ字状の磁気ヨークを構成していてもよい。この磁気ヨークの内部に、第１導線、第２導線または第３導線を配置すると強磁性体の効果を高めることができる。同様の理由から、強磁性体は、第１導線、第２導線および第３導線から選ばれる少なくとも１つに接するように配置することが好ましい。第３導線に接する場合は、強磁性体を第３導線の側面、特に両側面に接するように配置することが好ましい。第３導線の側面は、素子との接触面および反対側の面を除く面と言い換えることもできる。特に、少なくとも第３導線の両側面を挟持するように強磁性体を配置すると、素子にさらに効率的に磁場を印加できる。
【００１８】
第３の磁気記憶素子においても、第１導線と第２導線との間に配置された絶縁体が強磁性絶縁体を含んでいてもよい。この強磁性絶縁体は、上記と同様の理由から、磁気抵抗素子に接するように配置することが好ましく、磁気抵抗素子を覆うように配置することがさらに好ましい。
【００１９】
本発明は、第１導線と第２導線との間に、スイッチ素子またはこの素子への引き出し電極（第３導線）が介在した磁気記憶素子の駆動に適した方法も提供する。本発明の駆動方法では、第１導線から発生させる磁束と、第２導線から発生させる磁束とにより、磁気抵抗素子の抵抗値を変化させ、第２導線への電流パルスの印加時間を第１導線への電流パルスの印加時間よりも長くする。
【００２０】
第２導線と磁気抵抗素子との間にスイッチ素子または第３導線、特に第３導線が介在していると、第２導線から印加する磁場に対する応答時間が遅くなる。本発明の駆動方法によれば、パルスの時間を調整することにより、効率的に素子にパルス磁界を印加できる。
【００２１】
一般に、半導体回路では電圧制御が容易であるため、磁気記憶素子の駆動にも、電圧制御によるパルスを用いると既存の回路が利用できる。この場合にも、電圧パルスによって生じた電流の波形が上記条件を満たすようにパルスの印加時間を調整するとよい。
【００２２】
本発明は、第１の磁気記憶素子の好ましい形態、即ち強磁性体ヨークの内部に導線を配置した形態の製造に適した方法も提供する。本発明の第１の製造方法は、絶縁体に、上記導線の延伸方向を長手方向とする深さがＤ１の凹部を形成する工程と、上記凹部の表面に沿って、上記凹部の側面における厚さがＴｆとなるように強磁性体を形成する工程と、上記凹部内における上記強磁性体の表面に厚さがＴｎとなるように上記導線を形成する工程とを含んでおり、Ｄ１、ＴｆおよびＴｎは、以下の関係式を満たすように設定する。
【００２３】
Ｔｆ≦０．３３Ｄ１、Ｔｎ≧Ｄ１−１．５Ｔｆ
この製造方法は、関係式ｂ）としてＬｙ／Ｌｔ≧５を満たす磁気記憶素子の製造に適している。なお、好ましくはＴｆ≦０．２Ｄ１である。この製造方法は、導線の延伸方向についての強磁性体の長さをＬ１に制限する工程をさらに含むことが好ましい。ただし、Ｌ１は、凹部の短手方向についての幅をＷ１として、以下の関係式を満たすように設定する。
【００２４】
Ｌ１≦５（Ｗ１＋２Ｄ１）
この好ましい製造方法は、関係式ｂ）としてさらにＬｗ／Ｌｙ≧５を満たす磁気記憶素子の製造に適している。
【００２５】
本発明の第２の製造方法は、絶縁体上に、厚さがＴｎの導線を形成する工程と、この導線の表面に沿って、導線の側面における厚さがＴｆとなるように強磁性体を形成する工程とを含む。ただし、ＴｆおよびＴｎは、以下の関係式を満たすように設定する。
【００２６】
Ｔｆ≦Ｔｎ
この製造方法は、関係式ｂ）としてＬｙ／Ｌｔ≧５を満たす磁気記憶素子の製造に適している。この製造方法は、強磁性体を形成した後に、導線と強磁性体との幅の合計をＷ２２に規制する工程をさらに含むことが好ましい。ただし、Ｗ２２は、導線の幅をＷ２として、以下の関係式を満たすように設定する。Ｗ２２は、強磁性体の表面に接し、導線の延伸方向と直交する方向についての導線および強磁性体の長さである。
【００２７】
（Ｗ２＋２Ｔｆ）≦Ｗ２２≦１．２（Ｗ２＋２Ｔｆ）
本発明の第２の製造方法は、さらに導線の延伸方向についての強磁性体の長さをＬ１に制限する工程をさらに含むことが好ましい。ただし、Ｌ１は、導線の幅をＷ２として、以下の関係式を満たすように設定する。
【００２８】
Ｌ１≦５（Ｗ２＋２（Ｔｎ＋Ｔｆ））
この好ましい製造方法は、関係式ｂ）としてさらにＬｗ／Ｌｙ≦５を満たす磁気記憶素子の製造に適している。
【００２９】
本発明は、複数の磁気抵抗素子が配列したメモリアレイであって、複数の磁気抵抗素子が第１〜第３のいずれかの磁気抵抗素子を含むメモリアレイも提供する。
【００３０】
本発明は、さらに、マトリックス状に配置された複数の磁気抵抗素子と、複数の磁気抵抗素子の抵抗値を変化させるための複数の導線とを含み、複数の導線が所定の方向に伸長しており、かつこの複数の導線の間において上記所定の方向に伸長するように配置されたアース導線（grounding conductive wires）群をさらに含むメモリアレイを提供する。
【００３１】
このメモリアレイによれば、アース導線群により磁気クロストークが抑制される。
【００３２】
このメモリアレイは、複数の導線を第１方向に伸長する第１導線群として複数の磁気抵抗素子の抵抗値を変化させるための第２導線群をさらに含み、第１導線群が配置された面と第２導線群が配置された面とが複数の磁気抵抗素子が配置された面を挟持し、第２導線群が第２方向（例えば第１方向と直交する方向）に伸長しており、第２導線群を構成する導線の間において、第２方向に伸長するように配置されたアース導線群をさらに含むことが好ましい。
【００３３】
本発明は、マトリックス状に配置された複数の磁気抵抗素子と、複数の磁気抵抗素子の抵抗値を変化させるための複数の導線とを含み、複数の導線を構成する導線の少なくとも一部が、複数の磁気抵抗素子が構成する面に向かって凸となる凸部を有するメモリアレイも提供する。
【００３４】
このメモリアレイによれば、凸部により、磁気クロストークが抑制される。また、凸部により導線が裏打ちされ、微細化に伴う導線の高抵抗化を抑制できる。さらに、この凸部は、素子に巻き付くような磁場の印加を可能とするため、素子への効率的な磁場の印加にも役立つ。
【００３５】
このメモリアレイは、複数の導線を第１導線群として複数の磁気抵抗素子の抵抗値を変化させるための第２導線群をさらに含み、第１導線群が配置された面と第２導線群が配置された面とが複数の素子が配置された面を挟持し、第２導線群を構成する導線の少なくとも一部が、複数の素子が構成する面に向かって凸となる凸部を有することが好ましい。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態について説明する。
【００３７】
本発明の磁気記憶素子は、基板上に、多層膜を形成することにより得ることができる。基板としては、表面が絶縁体で覆われた物体、例えば、熱酸化処理されたシリコン基板、石英基板、サファイア基板などを用いればよい。基板表面を平滑にするために、必要に応じてケモメカニカルポリッシング（ＣＭＰ）などの平滑化処理を行ってもよい。予めＭＯＳトランジスタなどのスイッチ素子が形成された基板を用いてもよい。
【００３８】
多層膜は、スパッタ法、ＭＢＥ（Molecular Beam Epitaxy）法、ＣＶＤ（Chemical Vapor Deposition）法、パルスレーザーデポジション法、イオンビームスパッタ法などの一般の薄膜作成法を用いることができる。微細加工法としては、公知の微細加工法、例えば、コンタクトマスクやステッパを用いたフォトリソグラフィ法や、ＥＢ（Electron Beam）リソグラフィ法、ＦＩＢ（Focused Ion Beam）加工法を用いればよい。
【００３９】
エッチング法としては、イオンミリングやＲＩＥ（Reactive Ion Etching）を用いればよい。イオンミリングやＲＩＥには、公知のエッチング法を用いればよい。表面の平滑化、膜の部分的な除去には、ＣＭＰや精密ラッピング法を用いることができる。
【００４０】
多層膜には、必要に応じて、真空中、不活性ガス中または水素中において、無磁界中でまたは磁場を印加しながら熱処理してもよい。
【００４１】
各部材には、公知の材料を特に制限することなく使用できる。導線に用いる材料は、抵抗率が３μΩｃｍ以下であることが好ましい。具体的には、導線には、Ａｌ、Ａｇ、Ａｕ、ＣｕおよびＳｉから選ばれる少なくとも１種の導体、これら導体の少なくとも１種を主成分とする合金、ならびにＢ4Ｃから選ばれるいずれかが好適である。ここで、主成分とは５０重量％以上をしめる成分をいう。抵抗率が小さい材料は、効率的な磁場の印加に役立つ。
【００４２】
本発明の各実施形態について説明する前に、各形態の製造にも適用可能な製造方法として、本発明の第１の製造方法の一例を図２７Ａ〜Ｃを参照して説明する。
【００４３】
層間絶縁膜となる絶縁体８１に、幅（短手方向の長さ）Ｗ１、深さＤ１の溝を形成し（図２７Ａ）、この溝の内部を含む領域に、溝の側面（短手方向についての側面）における厚さＴｆの強磁性体８２と、非磁性導電体８３とを形成する（図２７Ｂ）。さらに不要な部分の膜を研磨などにより削除する（図２７Ｃ）。こうして、略Ｕ字状の強磁性体ヨーク９の内部に、厚さＴｎの導線２が配置された構造を実現できる。溝の内部に成膜する場合、溝の底面における膜厚は、側面における膜厚Ｔｆの１〜２倍に達することがある。上記製造方法によれば、この膜厚の部分的な相違を織り込んで上記好ましい形態を実現できる。
【００４４】
次に本発明の第２の製造方法の一例を図２８Ａ〜Ｃに示す。層間絶縁膜として形成した絶縁体９１に、幅（短手方向の長さ）Ｗ２の非磁性導電体９３を形成し（図２８Ａ）、この導電体を覆うように、導電体の側面（短手方向についての側面）における厚さＴｆの強磁性体９２を形成する（図２８Ｂ）。さらに不要な部分の膜を研磨、フォトリソグラフィなどにより削除する（図２８Ｃ）。
【００４５】
ここで、強磁性体の幅（導線を含む全体の幅）Ｗ２２は（Ｗ２＋２Ｔｆ）以上とすることが好ましい。フォトリソグラフィ工程により生じるＴｆのバラツキを抑制できるからである。他方、Ｗ２２は、１．２（Ｗ２＋２Ｔｆ）以下であることが好ましい。余分な強磁性体が磁気ギャップ近傍に存在すると、このギャップ近傍での磁束が乱れるからである。
【００４６】
こうして、略逆Ｕ字状の強磁性体ヨーク９の内部に、導線１が配置された構造を実現できる。ここでも、膜厚の部分的な相違は考慮されている。
【００４７】
図２７Ａ〜Ｃおよび図２８Ａ〜Ｃに示した方法において、各種部材の長さ、幅などの規制には、レジストマスクの形成、エッチング、ミリングなどによる加工を適用すればよい。
【００４８】
以下、特に断らない限り、ｎｍ表示で各膜について示す数値はその膜の膜厚である。
【００４９】
（実施形態１）
本実施形態では、第１の磁気記憶素子を含むメモリアレイの一例について説明する。
【００５０】
まず、従来例１として、磁場の印加に強磁性体を用いない磁気記憶素子の作製例を示す。熱酸化膜を５００ｎｍ形成したＳｉ単結晶ウエハー上に、下地電極としてＣｕをＲＦマグネトロンスパッタで成膜し、その上にＰｔを２ｎｍ成膜した。パルスレーザーデポジションで、Ｓｉを１０ｎｍ成膜し、このＳｉにイオン打ち込みによりＡｌをドープし、さらにＳｉを５ｎｍ成膜し、再度イオン打ち込みによりＰをドープした。こうして、スイッチ素子としてダイオードを形成した。
【００５１】
引き続き、ＲＦマグネトロンスパッタにより、Ｔａ５ｎｍ、ＮｉＦｅ３ｎｍ、ＰｔＭｎ３０ｎｍ、ＣｏＦｅ３ｎｍ、Ｒｕ０．７ｎｍ、ＣｏＦｅ３ｎｍ、ＡｌＯｘ１．２ｎｍ、ＮｉＦｅ４ｎｍをこの順に成膜した。ＡｌＯｘは、金属Ａｌを成膜後に酸化することによりＡｌＯｘ（ｘ≦１．５）とした。これらの膜は、ＡｌＯｘをトンネル層、ＣｏＦｅを固定磁性層、ＮｉＦｅを自由磁性層とするスピンバルブ型の磁気抵抗素子である。
【００５２】
こうして形成した多層膜上に、フォトリソグラフィによりライン＆スペースをパターニングした後、ＲＩＥとＡｒイオンミリングとにより、ライン間のスペースを熱酸化膜までエッチングした。次いで、ライン上に等間隔に、略直方体状のメサパターンのレジストを、フォトリソグラフィと、微細なサイズではＥＢリソグラフィを用いて作製した。再び、ＡｒイオンミリングとＲＩＥとにより、多層膜を下地電極のＰｔまでエッチングした。さらに、レジストを除去せずにＡｌ2Ｏ3をイオンビームデポジションにより成膜した後、剥離液によりレジストとその上のＡｌ2Ｏ3を除去（いわゆるリフトオフ）した。こうして、素子上にコンタクトホールを形成した。
【００５３】
この上に、上部電極としてＣｕをＲＦマグネトロンスパッタにより成膜し、再度フォトリソグラフィにより、コンタクトホール上に、下地電極と略直交する方向にライン＆スペースをパターニングした。さらに、ライン間のスペースに存在する上部電極をＡｒイオンミリングでエッチングした。素子保護のために、コンタクト用のパッド部以外にはＡｌ2Ｏ3を１０ｎｍ成膜した。
【００５４】
さらに、反強磁性層（ＰｔＭｎ）に１方向性異方性をつけるために、下地電極の延伸方向と平行に５ｋOe（３９８ｋＡ／ｍ）の磁場を印加しながら、真空中で２４０℃、３時間熱処理した。
【００５５】
次に、従来例２として、導線の全長に磁性体を配置した磁気記憶素子の例を示す。
【００５６】
熱酸化膜を８００ｎｍ形成したＳｉ単結晶ウエハー上にフォトリソグラフィによりライン＆スペースをパターニングした後、この熱酸化膜（Ｓｉ酸化膜）に、ラインに沿って伸長する凹部をＲＩＥにより形成した。凹部内にマグネトロンスパッタにより、ＮｉＦｅとＣｕとを成膜したのち、ＣＭＰにより、余分なＣｕおよびＮｉＦｅを除去した（いわゆるダマシン）。
【００５７】
その上に、従来例１と同様の作成法で上部電極まで作成した後、素子保護のＡｌ2Ｏ3を成膜する前に、ＮｉＦｅを成膜した。さらに、フォトリソグラフィにより、上部電極にセルフアラインでライン＆スペースをパターニングし、Ａｒイオンミリングにより、上部電極を被覆している以外の余分なＮｉＦｅを除去した。その後に、素子保護のためのＡｌ2Ｏ3を成膜した。
【００５８】
次に、配線方向に長さが制限された磁性体を配置した磁気記憶素子の例を示す。
【００５９】
従来例２の下地電極の作製工程において、ＮｉＦｅの成膜後に凹部が伸長する方向と直交する方向にレジストパターンを形成し、ＡｒイオンミリングによりＮｉＦｅを除去した後に、Ｃｕを成膜し、ＣＭＰを行うことにより、ＮｉＦｅからなる強磁性体ヨークの長さを規制した。上部電極の作製工程においても、ＮｉＦｅ成膜後のフォトリソグラフィによるパターニングサイズを凸の長手方向に規制することにより、上部電極の強磁性体ヨークの長さを規制した。その他は従来例２と同様にして磁気記憶素子を作製した。
【００６０】
こうして作製した各メモリアレイは、図１および図２に示した構造を有する。磁気抵抗素子５は、第１導線（上部電極）１と第２導線（下部電極）２との交点にマトリックス状に配置されている。各素子５は、スイッチ素子（ダイオード）７を介して下部電極２に接続されている。磁気記憶素子１０は、互いに直交する方向に延伸する第１導線１および第２導線２と、これら導線の間に順に介在する磁気抵抗素子５およびスイッチ素子７とを含んでいる。
【００６１】
図３および図４に、長さが制限された磁性体を配置した磁気記憶素子を示す。この素子では、第１導線１および第２導線２の周囲に、強磁性体ヨーク９が配置されている。このヨークの配線の長さ方向に沿った長さは、Ｌｗに制限されている。強磁性体ヨーク９は、磁気ギャップＬｇ、厚さＬｔ、磁路長Ｌｙを有する。磁路長Ｌｙは、図示したように、詳しくは強磁性体の膜厚の中央に沿って磁束が通過する距離であり、換言すれば平均磁路長である。
【００６２】
この磁気記憶素子について、電極（Ｃｕ）、強磁性体（ＮｉＦｅ）、および凹部の幅と厚みとを変化させることにより、種々のＬｙ、Ｍｌ、Ｌｇに対してＬｙ／ＬｔおよびＬｗ／Ｌｙを変化させた。こうして作製した各素子について、磁気抵抗素子の自由磁性層の磁化の反転に必要な電流値を測定した。この電流値は、Ｍｌ、Ｌｇ、Ｌｔ、Ｌｗ、Ｌｙの関係が同じであれば、配線やヨークの断面形状などによらず同様となった。また、従来例１と比較すれば、すべての素子について、反転に必要な電流が減少した。結果を表１にまとめて示す。
【００６３】
【表１】
0003868375.tif 000002
0003868375.tif 000003
0003868375.tif 000004
【００６４】
（表１）における結果の評価は、Ｌｙが同じ基準サンプル（表１において※を付したサンプル）と比較して、増大する（Ｚ）、同程度（Ｆ）、１０％以下の割合で減少する（Ｅ）、２０％以下減少する（Ｄ）、３０％以下減少する（Ｃ）、４０％以下減少する（Ｂ）、５０％以下減少する（Ａ）とした。
【００６５】
なお、導線として、Ｃｕ以外の材料、例えば、Ａｌ、Ａｇ、Ａｕ、Ｓｉ、Ｂ4Ｃ、Ｃｕ98Ｓｉ2、Ｃｕ98Ａｌ2、Ａｇ90Ａｕ10などを用いた場合にも、強磁性体ヨークによる同様の改善が確認できた。これらの材料を用いると、ＰｔやＴａを用いたのに比べて配線抵抗が減少するため、消費電力が減少した。消費電力の低減は、磁場の効率的な印加に役立つ。
【００６６】
強磁性体ヨークを作成するに際しては、下地電極では、凹部にあらかじめ凹部が伸長する方向と直交する方向にレジストパターンを形成しておいて、成膜後に不要な強磁性体をリフトオフしてもよい。上部電極でも、凸部となる非磁性導電体上で同様のリフトオフを行ってもよい。
【００６７】
スイッチ素子として、トンネルダイオード、ショットキーダイオード、バリスタなどの非線形素子を用いても定性的には同様の結果が得られる。
【００６８】
磁気抵抗素子として、本実施形態では、図９Ｅに示したように、反強磁性体３５／固定磁性層３３（強磁性体４１／非磁性体４２／強磁性体４３）／高抵抗層３２（トンネル層）／自由磁性層３１（強磁性体）の積層構造を用いたが、これに限ることなく、図９Ａ〜図９Ｄおよび図９Ｆに示した各種構造を用いてもよい。強磁性体４１／非磁性体４２／強磁性体４３からなる積層フェリは、自由磁性層３１として用いてもよい（図９Ｂ、図９Ｇ）。
【００６９】
強磁性体ヨークは、図４の形状に制限されず、図８Ａ〜図８Ｇに示した形状であってもよい。ヨーク９と導線１とが接触している必要はない（図８Ａ）。磁気ギャップが素子を形成する面に対して傾いている場合（図８Ｅ）、素子の長さＭｌは、磁気ギャップの長さＬｇに沿って測定する。強磁性体は、略Ｕ字状（図８Ａ〜図８Ｅ）として配置する必要はなく、その一部を構成するように配置してもよい（図８Ｆ〜図８Ｇ）。強磁性体は、導線により発生する磁束が通過する位置に磁気ギャップを形成するように配置されていればよく、その磁気ギャップから流出する磁束が磁気抵抗素子を通過して、自由磁性層の磁化を反転させる。
【００７０】
（実施形態２）
本実施形態では、第２の磁気記憶素子について説明する。
【００７１】
ここでは、従来例として、実施形態１の従来例１をそのまま採用した。
【００７２】
次に、強磁性絶縁体を用いた磁気記憶素子の作製例を示す。
【００７３】
熱酸化膜を５００ｎｍ形成したＳｉ単結晶ウエハー上に、下地電極としてＣｕをＲＦマグネトロンスパッタで成膜し、その上にＰｔを２ｎｍ成膜した。パルスレーザーデポジションで、Ｓｉを１０ｎｍ成膜し、このＳｉにイオン打ち込みによりＡｌをドープし、さらにＳｉを５ｎｍ成膜し、再度イオン打ち込みによりＰをドープした。こうして、スイッチ素子としてダイオードを形成した。
【００７４】
引き続き、ＲＦマグネトロンスパッタにより、Ｔａ５ｎｍ、ＮｉＦｅ３ｎｍ、ＰｔＭｎ３０ｎｍ、ＣｏＦｅ３ｎｍ、Ｒｕ０．７ｎｍ、ＣｏＦｅ３ｎｍ、ＡｌＯｘ１．２ｎｍ、ＮｉＦｅ４ｎｍをこの順に成膜した。ＡｌＯｘは、金属Ａｌを成膜後に酸化することによりＡｌＯｘとした。
【００７５】
これらの膜は、ＡｌＯｘをトンネル層、ＣｏＦｅを固定磁性層、ＮｉＦｅを自由磁性層とするスピンバルブ型の磁気抵抗素子である。
【００７６】
こうして形成した多層膜上に、フォトリソグラフィによりライン＆スペースをパターニングした後、ＲＩＥとＡｒイオンミリングとにより、ライン間のスペースを熱酸化膜までエッチングした。次いで、ライン上に等間隔に、略直方体状のメサパターンのレジストを、フォトリソグラフィと、微細なサイズではＥＢリソグラフィを用いて作製した。再び、ＡｒイオンミリングとＲＩＥとにより、多層膜を下地電極のＰｔまでエッチングした。さらに、レジストを除去せずにＡｌ2Ｏ3をイオンビームデポジションにより磁気抵抗素子の下端に達する程度にまで成膜した後、ＹＩＧ（yttrium iron garnet）をレーザービームデポジションにより磁気抵抗素子の上端をやや越える程度にまで成膜した。剥離液によりレジストとその上のＡｌ2Ｏ3およびＹＩＧを除去（いわゆるリフトオフ）した。こうして、素子上にコンタクトホールを形成した。
【００７７】
この上に、上部電極としてＣｕをＲＦマグネトロンスパッタにより成膜し、再度フォトリソグラフィにより、コンタクトホール上に、下地電極と略直交する方向にライン＆スペースをパターニングした。さらに、ライン間のスペースに存在する上部電極をＡｒイオンミリングでエッチングした。素子保護のために、コンタクト用のパッド部以外にはＡｌ2Ｏ3を１０ｎｍ成膜した。
【００７８】
さらに、反強磁性層（ＰｔＭｎ）に１方向性異方性をつけるために、下地電極の延伸方向と平行に５ｋOeの磁場を印加しながら、真空中で２４０℃、３時間熱処理した。
【００７９】
この記憶素子は、図１０および図１１に示したように、第１導線（上部電極）１と第２導線（下部電極）２との間の層間絶縁膜に強磁性絶縁体（ＹＩＧ）１１が含まれている。上述のように、層間絶縁膜には非磁性絶縁膜（Ａｌ2Ｏ3）が含まれていてもよいが、強磁性絶縁体１１は磁気抵抗素子５の側面を覆うように配置することが好ましい。
【００８０】
実施形態１と同様の基準で、種々のサイズの素子について、Ａｌ2Ｏ3のみを層間絶縁膜に含む素子と、ＹＩＧを磁気抵抗素子周辺の層間絶縁膜に用いた素子を比較したところ、サイズによらず、ＹＩＧを用いた素子において、自由磁性層の磁化反転に必要な電流は減少した。
【００８１】
なお、ＹＩＧの代わりにＹＩＧの一部を置換した材料、Ｎｉフェライトおよびその置換体でも定性的には同様の効果が得られた。電流の減少のためには、抵抗率が高い強磁性体、特にＹＩＧやＮｉフェライトのようなソフトな強磁性体を用いることが好ましい。素子設計にも依存するが、抵抗率が高いほどリーク電流は発生しにくい。強磁性絶縁体の抵抗率は１ｋΩｃｍ以上、特に１０ｋΩｃｍ以上が好ましい。
【００８２】
（実施形態３）
本実施形態では、第１の磁気記憶素子を含むメモリアレイの別の例について説明する。
【００８３】
まず、従来例３として、磁場の印加に強磁性体を用いない磁気記憶素子の作製例を示す。予めＭＯＳトランジスタを作り込んだＳｉウエハー上に、下地電極としてＡｌを成膜した後、ソースおよびゲートの引き出し電極と、ドレインのコンタクト電極とを除いてフォトリソグラフィとＲＩＥで除去した。その上に絶縁膜としてＳｉＯ2をＣＶＤで成膜し、ＳｉＯ2上にＣｕをスパッタで成膜した。フォトリソグラフィでライン＆スペースをパターニングし、イオンミリングでエッチングした。レジスト除去後、再度ＳｉＯ2をＣＶＤで成膜し、ＣＭＰで平坦化処理を行った。ＭＯＳのドレイン上に、フォトリソグラフィとＲＩＥでコンタクトホールを形成し、下地としてＴａを成膜した後、Ａｌをダウンフロースパッタでコンタクトホール内に成膜した。エッチングで余分なＡｌを除去した後、下地としてＣｕＡｌを成膜し、続けてＣｕを成膜した。
【００８４】
引き続き、ＲＦマグネトロンスパッタにより、Ｔａ５ｎｍ、ＮｉＦｅ３ｎｍ、ＰｔＭｎ３０ｎｍ、ＣｏＦｅ３ｎｍ、Ｒｕ０．７ｎｍ、ＣｏＦｅ３ｎｍ、ＡｌＯｘ１．２ｎｍ、ＮｉＦｅ４ｎｍをこの順に成膜した。ＡｌＯｘは、金属Ａｌを成膜後に酸化することによりＡｌＯｘとした。これらの膜は、ＡｌＯｘをトンネル層、ＣｏＦｅを固定磁性層、ＮｉＦｅを自由磁性層とするスピンバルブ型の磁気抵抗素子である。
【００８５】
フォトリソグラフィとイオンミリングにより、コンタクトホール上からＳｉＯ2の下に形成した導線の上方に略直方体状のパターンを形成した。このパターンの上、概略、ＳｉＯ2の下の導線上に略直方体のメサパターンを、フォトリソグラフィ、微細なサイズではＥＢリソグラフィ法を用いて作製した。再び、Ａｒイオンミリングにより、下地電極のＣｕ付近までエッチングした後、ＳｉＯ2をＣＶＤで成膜し、フォトリソグラフィ、もしくはＥＢリソグラフィ法により、ＳｉＯ2上にレジストパターンを形成した。さらに、ＲＩＥを用いて、略直方体のメサパターンへのコンタクトホールを形成した。上記と同様の方法で、Ｔａ下地とＡｌを用いてコンタクトホール内にコンタクト電極を埋め込んだ。ＣＭＰにより平坦化とコンタクトホールの高さの規制とを行った。
【００８６】
この上に、上部電極としてＣｕをＲＦマグネトロンスパッタにより成膜し、フォトリソグラフィとイオンミリングとにより、コンタクトホール上に、磁気抵抗素子下の導線と直交する方向にライン＆スペースをパターニングした。さらに、ライン間のスペースに存在する上部電極をＡｒイオンミリングでエッチングした。素子保護のために、コンタクト用のパッド部以外にはＡｌ2Ｏ3を１０ｎｍ成膜した。
【００８７】
さらに、反強磁性層（ＰｔＭｎ）に１方向性異方性をつけるために、下地電極の延伸方向と平行に５ｋOeの磁場を印加しながら、真空中で２４０℃、３時間熱処理した。
【００８８】
次に、従来例４として、導線の全長に磁性体を配置した磁気記憶素子の例を示す。
【００８９】
従来例３と同様のプロセスで、半導体ウエハー上に電極を形成した後、ＳｉＯ2をＣＶＤで、従来例３に比較して厚く成膜した。従来例２の強磁性体ヨークと下地電極の作製法と同様のプロセスで、ＳｉＯ2に凹部を形成し、Ｃｏ90Ｆｅ10からなる強磁性体ヨークと、強磁性体ヨーク内のＣｕ導線を形成した。
【００９０】
同様に従来例２と同様の方法で上部電極としてＣｏ90Ｆｅ10からなる強磁性体ヨークと強磁性体ヨーク内のＣｕ導線を形成した。他は従来例３と同様のプロセスで素子を作製した。
【００９１】
次に、配線方向に長さが制限された磁性体を配置した磁気記憶素子の例を示す。
【００９２】
従来例４の下地電極の作製工程において、Ｃｏ90Ｆｅ10の成膜後に凹部が伸長する方向と直交する方向にレジストパターンを形成し、ＡｒイオンミリングによりＣｏ90Ｆｅ10を除去した後に、Ｃｕを成膜し、ＣＭＰを行うことにより、Ｃｏ90Ｆｅ10からなる強磁性体ヨークの長さを規制した。上部電極の作製工程においても、Ｃｏ90Ｆｅ10成膜後のフォトリソグラフィによるパターニングサイズを凸の長手方向に規制することにより、上部電極の強磁性体ヨークの長さを規制した。他は従来例４と同様にして磁気記憶素子を作製した。
【００９３】
こうして作製したメモリアレイは、図５および図６に示した構造を有する。磁気抵抗素子５は、第１導線１と第２導線２との交点にマトリックス状に配置されている。各素子５は、第３導線３を介してスイッチ素子（ＭＯＳトランジスタ）８に接続されている。スイッチ素子には、読み出し用の第４導線４が接続されている。このように、磁気記憶素子１０は、第１導線１および第４導線４と、これら導線の間に直列に配置された磁気抵抗素子５およびスイッチ素子７と、両素子を接続する第３導線３と、磁気抵抗素子５と絶縁され、第１導線１と直交する方向に延伸する第２導線２とを含んでいる。磁気抵抗素子５への磁界の印加には、第１導線１および第２導線２が用いられる。第１導線１と、第２導線２および第４導線４とは、互いに直交する方向に延伸している。
【００９４】
図７に示したように、第１導線１および第２導線２の周囲には、強磁性体ヨーク９が配置されている。このヨークの配線の長さ方向に沿った長さは、Ｌｗに制限されている。強磁性体ヨーク９は、図４に示したように、磁気ギャップＬｇ、厚さＬｙ、磁路長Ｌｙを有する。
【００９５】
この磁気記憶素子について、電極（Ｃｕ）、強磁性体（Ｃｏ90Ｆｅ10）、および凹部の幅と厚みとを変化させることにより、種々のＬｙ、Ｍｌ、Ｌｇに対してＬｙ／ＬｔおよびＬｗ／Ｌｙを変化させた。こうして作製した各素子について、磁気抵抗素子の自由磁性層の磁化反転に必要な電流値を測定した。この電流値は、Ｍｌ、Ｌｇ、Ｌｔ、Ｌｗ、Ｌｙの関係が同じであれば、配線やヨークの断面形状などによらず同様となった。また、従来例３と比較すれば、すべての素子について、反転に必要な電流が減少した。結果を表２にまとめて示す。
【００９６】
【表２】
0003868375.tif 000005
0003868375.tif 000006
0003868375.tif 000007
【００９７】
なお、（表２）における結果の評価Ａ〜ＦおよびＺは、（表１）における評価と同様とした。
【００９８】
（実施形態４）
本実施形態では、第３の磁気記憶素子を含むメモリアレイの一例について説明する。
【００９９】
ここでは、従来例としては、実施形態３の従来例３をそのまま採用した。
【０１００】
第３導線の引き出し方向を変化させた磁気記憶素子は、実施形態３における素子と同様にして作製したが、層間絶縁膜の下に導体を形成し、ＭＯＳトランジスタのドレイン上にコンタクトホールを形成し、このコンタクトホールから、層間絶縁膜の下に形成した導線の上に形成する導線（その上に磁気抵抗素子を形成する）の形状をコンタクトホール上から最短距離ではなく、略Ｌ字状に迂回させて形成した。
【０１０１】
こうして作製したメモリアレイは、図１２および図１３に示した構造を有する。磁気抵抗素子５は、第１導線１と第２導線２との交点にマトリックス状に配置されている。各素子５は、第３導線３を介してスイッチ素子（ＭＯＳトランジスタ）８に接続されている。スイッチ素子には、読み出し用の第４導線４が接続されている。このように、磁気記憶素子１０は、第１導線１および第４導線４と、これら導線の間に直列に配置された磁気抵抗素子５およびスイッチ素子７と、両素子を接続する第３導線３と、磁気抵抗素子５と絶縁され、第１導線１と直交する方向に延伸する第２導線とを含んでいる。磁気抵抗素子２への磁界の印加には、第１導線１および第２導線２が用いられる。第１導線１と、第２導線２および第４導線４とは、互いに直交する方向に延伸している。
【０１０２】
また、図１４に示したように、第１導線１および第２導線２の周囲に強磁性体ヨーク９を配置したメモリアレイも作製した。この場合、上記関係式ａ）、ｂ）の双方、およびｃ）が成立するように、Ｍｌ、Ｌｇ、Ｌｔ、Ｌｗ、Ｌｙを設定した。
【０１０３】
また、図１５Ａに示したように、第３導線３の周囲にも強磁性体ヨーク１３を配置した素子を配列したメモリアレイも作製した。また、図１５Ｂに示したように、第３導線の側面に一対の強磁性体１３を接して形成した素子を配列したメモリアレイも作製した。この素子の作製には、強磁性体ヨークの形成と同様の方法を適用したが、強磁性体を成膜する際に、凹状の底面より側面の膜厚が厚くなるようにイオンビームデポジションで斜め成膜した後、ＩＣＰエッチングにより、底面の強磁性体をエッチングした。側面の強磁性体は８ｎｍ以下の膜厚を有する。
【０１０４】
また、実施形態２と同様にして、第１導線１と第２導線２との間の層間絶縁膜に強磁性絶縁体（Ｎｉフェライト１０ｎｍ）を用いた素子を配列したメモリアレイも作製した。この場合、第３導線３は、強磁性絶縁体中に埋め込まれることになる。
【０１０５】
上記各メモリアレイについて、素子５との接続部からの第３導線３の引き出し方向と、第２導線２の延伸方向とがなす角度（図１６におけるθ）を変化させたメモリアレイも作製した。
【０１０６】
これらのメモリアレイについて、磁気抵抗素子の強磁性体を反転させるのに必要なパルスパワーを測定した。パルスは、パルス長５ｎｓの半周期の孤立正弦波パルスとした。結果を表３に示す。
【０１０７】
【表３】
0003868375.tif 000008
【０１０８】
（表３）では、比較基準のサンプルと比べて、同等のパワーを要した場合をＣ、必要なパワーが減少した場合をＢ、必要なパワーが３０％以上減少した場合をＡとした。サンプルａ１と比較すれば、サンプルｂ１、ｃ１、ｄ１、ｅ１、ｆ１、ｇ１およびｈ１のパワーは、いずれも減少した。
【０１０９】
（表３）に示したように、いずれにおいても、θを４５°以下とすることにより、書き込みパルスパワーを低減できることが確認できた。
【０１１０】
（実施形態５）
本実施形態では、磁気記憶素子の駆動方法の例を示す。
【０１１１】
第３実施形態で従来例３として作製した磁気記憶素子を用い、第１導線に長さτ１の電流パルスを、第２導線に長さτ２の電流パルスを印加して、磁気抵抗素子の自由磁性層の磁化反転挙動を調べた。パルスの強度は、τ１、τ２をともに１０ｎｓとした時に磁化が反転する最低パルス強度とした。電流パルスは、図１７に示すように印加して磁気記憶素子１０の自由磁性層の磁化反転の有無を確認した。パルスは、図１８に示すように、パルスの終端がほぼ一致するように印加した。結果を表４に示す。
【０１１２】
【表４】
0003868375.tif 000009
【０１１３】
（表４）において、Ａは磁化反転が確認されたことを、Ｂは磁化反転が確認されなかったことを示す。
【０１１４】
パルス印加時間（τ１とτ２とが相違する場合は相対的に長い時間）を３０ｎｓ以下、特に１０ｎｓ以下にまで制限する条件で動作させる場合には、スイッチ素子を介して磁場を印加する導線（第２導線）に、相対的に長いパルスを印加すると、より低いパワーで素子のメモリを書き換えることができる。
【０１１５】
上記のようなパルス印加時間の調整による磁場の効率的な印加は、実施形態１〜４で作製したいずれの磁気記憶素子に対しても有効であった。これら各形態で作製した素子に適用すると、極めて効率的な磁場の印加が可能となる。
【０１１６】
ただし、表４に示したように、印加時間をτ１＜τ２とする電流パルスの印加は、磁気抵抗素子と、この素子の抵抗値を変化させる磁束を発生させるための一対の導線とを含み、一対の導線のいずれか一方と上記素子との間に、スイッチ素子またはこの素子への引き出し導線を含む、従来から公知の磁気記憶素子に対しても効果がある。
【０１１７】
（実施形態６）
ダミー配線を追加した以外は、実施形態１〜４と同様にしてメモリアレイを作製した。ダミー配線は、図１９〜図２２に示したように、第１導線１の間および第２導線２の間に配置した。ダミー配線６１、６２は、第１または第２導線を形成する工程において、同時に作製した。このため、第１導線１とダミー配線６１、第２配線２とダミー配線６２とは同一面内に形成され、面内において同一方向に伸長している。そして、この２つの面に挟持される面内に、複数の磁気抵抗素子５が配置されている。
【０１１８】
各ダミー配線６１、６２は、素子駆動時に、パルスを印加するドライバー（図示省略）のグランドと接続した。
【０１１９】
ダミー配線６１、６２がない素子と比較したところ、ダミー配線によるシールド効果により誤動作の確率は減少した。即ち、磁気クロストークは低減した。
【０１２０】
磁気クロストークの減少は、磁化反転を起こさせるパワーはむしろ大きくなることを意味する。しかし、実施形態１〜４の素子の構成、実施形態５の駆動方法を適用すれば、磁気クロストークを低減しながら、磁界の効率的な印加も可能となる。
【０１２１】
磁気クロストークの減少の効果は、図２３〜図２６に示したように、第１導線１および／または第２導線２に、素子５が配列した面に向かって凸となる裏打ち７１、７２を設けることによっても得ることができる。裏打ち７１、７２は、ダミー配線と同様、スイッチ素子７を第２導線２と接続した形態（図２３）においても、スイッチ素子８を第２導線２とは絶縁した形態（図２５）においても有効である。この突起７１、７２は、図示したように、複数の素子５の間に形成することが好ましい。
【図面の簡単な説明】
【０１２２】
【図１】磁気記憶素子を配列したメモリアレイの一例の平面図である。
【図２】図１のメモリアレイの断面図である。
【図３】本発明の第１の磁気記憶素子の一例を示す斜視図である。
【図４】図３の素子の導線の断面図である。
【図５】磁気記憶素子を配列したメモリアレイの別の一例を示した平面図である。
【図６】図５のメモリアレイの断面図である。
【図７】本発明の第１の磁気記憶素子の別の一例を示す斜視図である。
【図８Ａ】図８Ａは、強磁性体の配置の例を示す断面図である。
【図８Ｂ】図８Ｂは、強磁性体の配置の例を示す断面図である。
【図８Ｃ】図８Ｃは、強磁性体の配置の例を示す断面図である。
【図８Ｄ】図８Ｄは、強磁性体の配置の例を示す断面図である。
【図８Ｅ】図８Ｅは、強磁性体の配置の例を示す断面図である。
【図８Ｆ】図８Ｆは、強磁性体の配置の例を示す断面図である。
【図８Ｇ】図８Ｇは、強磁性体の配置の例を示す断面図である。
【図９Ａ】図９Ａは、磁気抵抗素子の構成例を示す断面図である。
【図９Ｂ】図９Ｂは、磁気抵抗素子の構成例を示す断面図である。
【図９Ｃ】図９Ｃは、磁気抵抗素子の構成例を示す断面図である。
【図９Ｄ】図９Ｄは、磁気抵抗素子の構成例を示す断面図である。
【図９Ｅ】図９Ｅは、磁気抵抗素子の構成例を示す断面図である。
【図９Ｆ】図９Ｆは、磁気抵抗素子の構成例を示す断面図である。
【図９Ｇ】図９Ｇは、磁気抵抗素子の構成例を示す断面図である。
【図９Ｈ】図９Ｈは、磁気抵抗素子の構成例を示す断面図である。
【図１０】本発明の第２の磁気記憶素子を配列したメモリアレイの一例の平面図である。
【図１１】図１０のメモリアレイの断面図である。
【図１２】本発明の第３の磁気記憶素子を配列したメモリアレイの一例の平面図である。
【図１３】図１２のメモリアレイの断面図である。
【図１４】本発明の第３の磁気記憶素子にさらに強磁性体を配置した例を示す斜視図である。
【図１５Ａ】図１５Ａは、本発明の第３の磁気記憶素子の第３導線（引き出し導線）への磁性体の配置例を示す導線断面図である。
【図１５Ｂ】図１５Ｂは、本発明の第３の磁気記憶素子の第３導線（引き出し導線）への磁性体の配置例を示す導線断面図である。
【図１６】本発明の第３の磁気記憶素子における第３導線の引き出し方向と第２導線とがなる角度θ（０°≦θ≦９０°）を説明するための平面図である。
【図１７】本発明の駆動方法を説明するためのメモリアレイの平面図である。
【図１８】本発明の駆動方法の一例において印加するパルスを説明するための図である。
【図１９】アース導線群を配置した本発明のメモリアレイの一例を示す平面図である。
【図２０】図１９のメモリアレイの断面図である。
【図２１】アース導線群を配置した本発明のメモリアレイの別の一例を示す平面図である。
【図２２】図２１のメモリアレイの断面図である。
【図２３】凸部を有する導線群を配置した本発明のメモリアレイの一例を示す平面図である。
【図２４Ａ】図２４Ａは、図２３のメモリアレイの断面図であり、Ｉ−Ｉ断面を示す。
【図２４Ｂ】図２４Ｂは、図２３のメモリアレイの断面図であり、II−II断面を示す。
【図２５】凸部を有する導線群を配置した本発明のメモリアレイの別の一例を示す平面図である。
【図２６Ａ】図２６Ａは、図２５のメモリアレイの断面図であり、Ｉ−Ｉ断面を示す。
【図２６Ｂ】図２６Ｂは、図２５のメモリアレイの断面図であり、II−II断面を示す。
【図２７Ａ】図２７Ａは、本発明の製造方法の一例を説明するための断面図である。
【図２７Ｂ】図２７Ｂは、本発明の製造方法の一例を説明するための断面図である。
【図２７Ｃ】図２７Ｃは、本発明の製造方法の一例を説明するための断面図である。
【図２８Ａ】図２８Ａは、本発明の製造方法の別の一例を説明するための断面図である。
【図２８Ｂ】図２８Ｂは、本発明の製造方法の別の一例を説明するための断面図である。
【図２８Ｃ】図２８Ｃは、本発明の製造方法の別の一例を説明するための断面図である。
【図１】
0003868375.tif 000010
【図２】
0003868375.tif 000011
【図３】
0003868375.tif 000012
【図４】
0003868375.tif 000013
【図５】
0003868375.tif 000014
【図６】
0003868375.tif 000015
【図７】
0003868375.tif 000016
【図８Ａ】
0003868375.tif 000017
【図８Ｂ】
0003868375.tif 000018
【図８Ｃ】
0003868375.tif 000019
【図８Ｄ】
0003868375.tif 000020
【図８Ｅ】
0003868375.tif 000021
【図８Ｆ】
0003868375.tif 000022
【図８Ｇ】
0003868375.tif 000023
【図９Ａ】
0003868375.tif 000024
【図９Ｂ】
0003868375.tif 000025
【図９Ｃ】
0003868375.tif 000026
【図９Ｄ】
0003868375.tif 000027
【図９Ｅ】
0003868375.tif 000028
【図９Ｆ】
0003868375.tif 000029
【図９Ｇ】
0003868375.tif 000030
【図９Ｈ】
0003868375.tif 000031
【図１０】
0003868375.tif 000032
【図１１】
0003868375.tif 000033
【図１２】
0003868375.tif 000034
【図１３】
0003868375.tif 000035
【図１４】
0003868375.tif 000036
【図１５Ａ】
0003868375.tif 000037
【図１５Ｂ】
0003868375.tif 000038
【図１６】
0003868375.tif 000039
【図１７】
0003868375.tif 000040
【図１８】
0003868375.tif 000041
【図１９】
0003868375.tif 000042
【図２０】
0003868375.tif 000043
【図２１】
0003868375.tif 000044
【図２２】
0003868375.tif 000045
【図２３】
0003868375.tif 000046
【図２４Ａ】
0003868375.tif 000047
【図２４Ｂ】
0003868375.tif 000048
【図２５】
0003868375.tif 000049
【図２６Ａ】
0003868375.tif 000050
【図２６Ｂ】
0003868375.tif 000051
【図２７Ａ】
0003868375.tif 000052
【図２７Ｂ】
0003868375.tif 000053
【図２７Ｃ】
0003868375.tif 000054
【図２８Ａ】
0003868375.tif 000055
【図２８Ｂ】
0003868375.tif 000056
【図２８Ｃ】
0003868375.tif 000057