(57)【特許請求の範囲】
【請求項１】
基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタにおいて、
前記凹部は第１の方向に所定のピッチで複数設けられ、前記基体上に前記第１の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、
前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、
複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成されている
ことを特徴とするキャパシタ。
【請求項２】
前記下部電極表面が粗面化されている
ことを特徴とする請求項１記載のキャパシタ。
【請求項３】
前記下部電極を構成する少なくとも１層が金属膜もしくは導電性を有する金属化合物膜からなる
ことを特徴とする請求項１記載のキャパシタ。
【請求項４】
複数のセルが形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成される
ことを特徴とするキャパシタの製造方法。
【請求項５】
前記凹部内の下部電極を各セルごとに分離する工程において前記凹部底部における前記下部電極材料膜を分離する工程は、
前記凹部の側壁にサイドウォールを形成する工程と、
前記サイドウォールをマスクにして、前記凹部底部における前記下部電極材料膜を除去して、前記凹部の底部における前記隣接する二つのセル間の下部電極材料膜を分離する工程と、
前記サイドウォールを除去する工程と
からなることを特徴とする請求項４記載のキャパシタの製造方法。
【請求項６】
隣接する二つのセルが複数形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成される
ことを特徴とするキャパシタの製造方法。
【請求項７】
基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタを有するダイナミックランダムアクセスメモリを備えた半導体装置において、
前記凹部は第１の方向に所定のピッチで複数設けられ、前記基体上に前記第１の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、
前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、
複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成されている
ことを特徴とする半導体装置。
【請求項８】
前記キャパシタ有効面積となる電極表面が粗面化された
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記凹部内面側に形成される前記キャパシタの下部電極の少なくとも１層に金属膜を用いた
ことを特徴とする請求項７記載の半導体装置。
【請求項１０】
複数のセルが形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成すること
によりダイナミックランダムアクセスメモリのキャパシタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記凹部内の下部電極を各セルごとに分離する工程において前記凹部底部における前記下部電極材料膜を分離する工程は、
前記凹部の側壁にサイドウォールを形成する工程と、
前記サイドウォールをマスクにして、前記凹部底部における前記下部電極材料膜を除去して、前記凹部の底部における前記隣接する二つのセル間の下部電極材料膜を分離する工程と、
前記サイドウォールを除去する工程と
からなることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
隣接する二つのセルが複数形成される基体上に絶縁膜を被覆する工程と、
前記絶縁膜に前記隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、
前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、
前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、
前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、
前記各下部電極を被覆する誘電体膜を形成する工程と、
前記誘電体膜を被覆する上部電極を形成する工程とを備え、
複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成すること
によりダイナミックランダムアクセスメモリのキャパシタを形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタとその製造方法および半導体装置とその製造方法に関し、詳しくはキャパシタとその製造方法および半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
微細化されたＤＲＡＭのメモリセルでは、減少するキャパシタ面積に対応してＤＲＡＭに必要なキャパシタ容量を確保するため、下部電極のキャパシタ絶縁膜側表面の粗面化やキャパシタ絶縁膜への高誘電体材料の適用が進んでいる。１３０ｎｍ世代から凹型電極内部をキャパシタ有効面積として使用する、いわゆる凹型シリンダ(Concave type)電極において、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせることが適用され始めている。
【０００３】
さらに世代が進むと、電極間の絶縁分離を確保するための電極間スペースが物理量として縮小化することが困難となり、また電極抵抗の問題から金属電極膜厚の薄膜化にも限界があるため、凹型電極の内部空間はデバイスシュリンク（デバイス縮小）率以上に縮小されると予想される。
【０００４】
そこで、データ保持特性の悪化や微細化によるビット線寄生容量の増加の問題を回避するために、ＤＲＡＭのセルキャパシタは微細化に対抗して必要容量を確保する必要がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、セルの微細化と上述の容量確保技術には不整合が生じている。すなわち粗面化技術や高誘電体材料の適用は、ある程度の膜厚を必要とするので微細化された電極にそれらが適用できないという問題である。
【０００６】
すなわち、凹型の下部電極の内部表面に形成される誘電体膜は、リーク電流抑制の観点から、例えばＴａ2 Ｏ5 、ＳＴＯ等の誘電体膜では１５ｎｍ〜２０ｎｍ程度の膜厚が必要であり、ＢＳＴの場合では３０ｎｍ程度の膜厚が必要となる。このように、リークを抑制するのに必要な厚さの誘電体膜を被覆した場合には、図６に示すように、凹型の下部電極６３１の内部は、誘電体膜６３２によってほとんどが埋め込まれる。その結果、上部電極６３３の埋め込み不良が発生する。また、誘電体膜６３２の実効面積が低下して、所望の容量を得ることが困難になる。
【０００７】
また、ＨＳＧ（Hemispherical Silicon Grain）技術による粗面化では容量増大を狙うために、直径が２０ｎｍ〜６０ｎｍ程度の複数の半球形状に表面を形成した電極を用いる必要がある。しかしながら、図７に示すように、ＨＳＧ技術によって凹型の下部電極７３１の内面にＨＳＧ７３５を形成して粗面化した場合には、下部電極７３１の内部がＨＳＧ７３５によって埋め込まれる。その結果、誘電体膜の成膜が困難になり、さらに上部電極に埋め込み不良が発生し、誘電体膜の実行面積が低下して、所望の容量を得ることが困難になる。
【０００８】
このように、凹型シリンダ電極は、凹型の電極内壁を電極面積として使用するにも関わらず、電極間分離スペースと電極膜厚を確保すると、粗面化や高誘電体材料の必要膜厚が確保できないという、下部電極内部の空間不足の問題が１００ｎｍ世代以降で顕著になると予想される。このため、キャパシタの必要容量を確保するための新技術が適用できなくなるという事態が発生する。
【０００９】
上記の問題は、いささか深刻であり、従来までのようにキャパシタの高さを高くすれば解決できるという単純な問題ではなく、物理量の縮小限界に由来する平面方向の微細化の限界である。そこで、３次元化した電極の膜厚方向を平面方向で使用している今の電極の構造的な問題を解決する必要がる。
【００１０】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたキャパシタとその製造方法および半導体装置とその製造方法である。
【００１１】
本発明のキャパシタは、基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタにおいて、前記凹部は第１の方向に所定のピッチで複数設けられ、前記基体上に前記第１の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成されているものである。
【００１２】
上記キャパシタでは、絶縁膜に隣接する二つのセルにまたがって形成された凹部内面に、隣接する二つのセルのそれぞれに対応しかつ凹部内で対向するように二つに分離されている下部電極が形成されていることから、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。
【００１３】
本発明のキャパシタの第１製造方法は、複数のセルが形成される基体上に絶縁膜を被覆する工程と、前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成される。
【００１４】
上記キャパシタの第１製造方法では、基体上を被覆する絶縁膜に、基体上に形成される複数のセルのうち隣接する二つのセルを一組として、隣接する二つのセルにまたがりかつ隣接する複数組にわたって凹部を形成し、各セルごとに凹部内面の下部電極材料膜を分離して下部電極を形成することから、キャパシタ有効面積となる電極部分が対向するように形成される。このため、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。
【００１５】
本発明のキャパシタの第２製造方法は、隣接する二つのセルが複数形成される基体上に絶縁膜を形成する工程と、前記絶縁膜に前記隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成される。
【００１６】
上記キャパシタの第２製造方法では、隣接する二つのセル上を被覆する絶縁膜に、隣接する二つのセルにまたがる凹部を形成し、凹部内面の下部電極材料膜を分離して下部電極を形成することから、キャパシタ有効面積となる電極部分が対向するように形成される。このため、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。
【００１７】
本発明の半導体装置は、基体上の絶縁膜に形成された凹部内に下部電極と誘電体膜と上部電極とを積層してなるキャパシタを有するダイナミックランダムアクセスメモリを備えた半導体装置において、前記凹部は第１の方向に所定のピッチで複数設けられ、前記基体上に前記第１の方向に形成される複数のセルのうち隣接する二つのセルにまたがって形成されていて、前記下部電極は前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離されることで隣接する凹部内のそれぞれの下部電極は電気的に独立に形成され、複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成されているものである。
【００１８】
上記半導体装置では、前記本発明のキャパシタと同様なる作用、効果が得られる。
【００１９】
本発明の半導体装置の第１製造方法は、複数のセルが形成される基体上に絶縁膜を形成する工程と、前記絶縁膜に前記セルのうち隣接する二つのセルを一組として、複数組の隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成することによりダイナミックランダムアクセスメモリのキャパシタを形成する。
【００２０】
上記半導体装置の第１製造方法では、前記本発明のキャパシタの第１製造方法と同様なる作用、効果が得られる。
【００２１】
本発明の半導体装置の第２製造方法は、隣接する二つのセルが複数形成される基体上に絶縁膜を形成する工程と、前記絶縁膜に前記隣接する二つのセルにまたがって第１の方向に所定のピッチで複数の凹部を形成する工程と、前記凹部内面を含む前記絶縁膜上に下部電極材料膜を形成する工程と、前記絶縁膜上の前記下部電極材料膜を除去して前記凹部内のみに前記下部電極材料膜を残す工程と、前記凹部内の前記下部電極材料膜を各セルごとに前記凹部内の隣接する二つのセルのそれぞれに対応しかつ前記凹部内で対向するように二つに分離して、電気的に独立した下部電極を形成する工程と、前記各下部電極を被覆する誘電体膜を形成する工程と、前記誘電体膜を被覆する上部電極を形成する工程とを備え、複数の前記セルは第１の方向に前記所定のピッチの１／２のピッチで形成することによりダイナミックランダムアクセスメモリのキャパシタを形成する。
【００２２】
上記半導体装置の第２製造方法では、前記本発明のキャパシタの第２製造方法と同様なる作用、効果が得られる。
【００２３】
【発明の実施の形態】
本発明のキャパシタに係る一実施の形態を、図１の概略構成断面図によって説明する。図１では、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭという）のキャパシタを示す。なお、図面では、第１絶縁膜下に形成されるＤＲＡＭメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【００２４】
図１に示すように、ＤＲＡＭのセルトランジスタ等（図示せず）が形成された基体（図示せず）上に第１絶縁膜２１が、例えば酸化シリコン膜で形成されている。この第１絶縁膜２１は、一般に知られている誘電率が例えば３以下の無機系低誘電率膜もしくは有機系低誘電率膜で形成されていてもよい。上記第１絶縁膜２１上には、ストッパ絶縁膜２２が例えば窒化シリコン膜で形成されている。このストッパ絶縁膜２２から上記第１絶縁膜２１には、各セルに対応して、トランジスタの拡散層に接続される記憶ノードコンタクト２５が形成されている。図面では、隣接する二つのセル（例えば第１セル１１（１１ａ）と第２セル１１（１１ｂ））の記憶ノードコンタクト２５ａ、２５ｂを一組として、二組の記憶ノードコンタクトが形成されている。もちろん、記憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）は、基体上に形成されるセル数に応じて複数組形成される。
【００２５】
上記ストッパ絶縁膜２２上には、第２絶縁膜２７が、例えば酸化シリコン膜で形成されている。この第２絶縁膜２７も上記第１絶縁膜２１と同様なる膜で形成することが可能である。また上記第２絶縁膜２７はキャパシタの高さを決定する膜であるため、必要とされるキャパシタの高さが確保される膜厚に形成されている。
【００２６】
上記第２絶縁膜２７には凹型電極構造のキャパシタが形成される凹部２８が、形成されている。この凹部２８の底部には隣接する二つのセルを一組として上記記憶ノードコンタクト２５ａ、２５ｂが露出されている。すなわち、隣接する二つのセルにまたがって凹部２８が形成されている。
【００２７】
上記凹部２８内には、底部に露出されている各記憶ノードコンタクト２５ａ、２５ｂに接続する下部電極３１（３１ａ）、３１（３１ｂ）が形成されている。この下部電極３１ａ、３１ｂは、凹部２８の側壁および底部において、下部電極により凹部２８内に露出された記憶ノードコンタクト２５ａ、２５ｂが接続されないように分離されている。さらに、上記凹部２８内には、上記下部電極３１ａ、３１ｂを被覆する誘電体膜３２が形成されている。この誘電体膜３２には、例えばＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料膜を用いることができる。さらに誘電体膜３２上には上部電極３３が形成されている。この上部電極３３には、ドープトポリシリコンを用いることができる。また、金属材料膜もしくは導電性を有する金属化合物膜を用いることができる。
【００２８】
なお、上記第２絶縁膜２７に対して第１絶縁膜２１がエッチングストッパとしての機能を有する膜であれば、上記ストッパ絶縁膜２２は形成される必要はない。
【００２９】
上記キャパシタ１０では、第２絶縁膜２７に隣接する二つのセルにまたがって形成された凹部２８内面にキャパシタ有効面積となる下部電極３１ａ、３１ｂが対向するように形成されていることから、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、下部電極３１ａ、３１ｂに、Ｔａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料からなる誘電体膜３２を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。
【００３０】
次に、本発明のキャパシタの第１製造方法に係る第１実施の形態の一例を、図２の製造工程断面図によって説明する。図２では、一例として、ＤＲＡＭのキャパシタの製造工程を示す。なお、図面では、第１絶縁膜下に形成されるＤＲＡＭメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【００３１】
図２の（１）に示すように、ＤＲＡＭのセルトランジスタ（図示せず）を形成した後、そのセルトランジスタを覆う第１絶縁膜２１を形成する。さらに第１絶縁膜２１上にストッパ絶縁膜２２を形成する。その後、通常の製造方法によって、ストッパ絶縁膜２２から第１絶縁膜２１にかけて記憶ノードコンタクト２５を形成する。この記憶ノードコンタクト２５は各セル１１ごとに、例えば図２の（２）に示すレイアウト図のように、Ｘ軸およびＹ軸方向に、等間隔に設けられている。なお、上記記憶ノードコンタクト２５はポリシリコンプラグ等を使用して形成される。その際、ＭＩＭ構造のキャパシタを形成する場合は、上記記憶ノードコンタクト２５上面部分をチタンシリサイド化する等の処理を行なっておく。なお、（１）図は（２）図のＡ−Ａ’線断面を表している。
【００３２】
次いで、上記ストッパ絶縁膜２２上に電極支持材料となる第２絶縁膜２７を、電極の高さに相当する所望の膜厚だけ形成する。この第２絶縁膜２７の膜厚は、略キャパシタの高さとなるので、形成されるキャパシタの大きさと必要容量に応じて決定する。
【００３３】
次に、図２の（２）のレイアウト図に示すように、第２絶縁膜２７上にマスク５１を例えばレジストで形成し、通常のリソグラフィー技術によりこのマスク５１に開口パターン５２を形成する。そしてこのマスク５１を用いて、第２絶縁膜２７をエッチング加工することにより、底部において第１の方向（図面Ｙ方向）に隣接する二つのセルの記憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）の組がＸ方向に複数組露出する凹部２８を形成する。その後マスク５１を除去する。続いて、上記凹部２８の内面を全面被覆するように、例えばルテニウム（Ｒｕ）などの金属膜からなる下部電極材料膜４１を、例えば２０ｎｍ程度の厚さに形成する。
【００３４】
次に、図２の（３）に示すように第２絶縁膜２７上の下部電極材料膜４１を除去することで凹部２８内面のみに下部電極材料膜４１残す。その方法は、例えば、レジスト塗布して表面を平坦化した後、化学的機械研磨（以下、ＣＭＰという）、エッチバック等の方法によって実現できる。
【００３５】
次いで、図２の（４）の概略構成断面図および（５）のレイアウト図に示すように、上記凹部２８の内面に形成された下部電極材料膜４１が記憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）と別個に接続するように、すなわち凹部２８の底部に接続される記憶ノードコンタクト２５ａ、２５ｂが下部電極材料膜４１によって接続されないように、凹部２５内の下部電極材料膜４１を分離するマスクパターン５３を形成する。ここでは、図面Ｙ方向に隣接する凹部２８にまたがって下部電極材料膜４１を被覆し、かつ凹部２８内では分離されるようにマスクパターン５３を形成する。そしてこのマスクパターン５３を用いて、下部電極材料膜４１をエッチング加工する。なお、レイアウト図では下部電極材料４１の図示は省略した。なお、（４）図は（５）図のＢ−Ｂ’線断面を表している。
【００３６】
その結果、図２の（６）に示すように、凹部２８内において、記憶ノードコンタクト２５（２５ａ）に接続する下部電極３１（３１ａ）と記憶ノードコンタクト２５（２５ｂ）に接続する下部電極３１（３１ｂ）とが形成される。
【００３７】
次いで、図２の（７）に示すように、下部電極３１ａ、３１ｂを覆うように高誘電体膜３２を形成した後、Ｒｕのような金属膜もしくはＴｉＮのような金属化合物膜を堆積して上部電極３３を形成する。
【００３８】
上記キャパシタ１０の第１製造方法によれば、上記基体上を被覆する第２絶縁膜２７に、基体上に形成される複数のセルのうち隣接する二つのセルを一組として、隣接する二つのセルにまたがりかつ隣接する複数組にわたって凹部２８を形成し、各セルごとに凹部２８内面の下部電極材料膜４１を分離して下部電極３１ａ、３１ｂを形成することから、キャパシタ有効面積となる下部電極３１ａ、３１ｂが対向するように形成される。このため、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。
【００３９】
また、上記製造方法によれば、例えば、ビット線ピッチが１６０ｎｍのメモリセルでは、下部電極３１ａ、３１ｂ間の距離を４０ｎｍ確保したとして、２メモリセル分のビット線ピッチから凹部２８内底部の下部電極３１ａ、３１ｂ間距離と両側に隣接する凹部２８に形成された下部電極３１ａ、３１ｂ間の距離とを引いて求める凹部２８の幅は、１６０×２−４０−２×２０＝２４０ｎｍとなるので、凹部２８内面に誘電体膜３２として高誘電体のＢＳＴを３０ｎｍの膜厚で被覆しても、凹部２８内には十分に上部電極３３を埋め込む空間的余裕が確保される。一方、従来構造の場合には、１メモリセル分のビット線ピッチから開口部内の下部電極間距離と両側に隣接する開口部に形成された下部電極間距離とを引いて求める開口部幅は、１６０−４０−２×２０＝８０ｎｍなので、製造ばらつきやアスペクト比を考えると３０ｎｍの膜厚を有する誘電体膜の適用は困難である。
【００４０】
次に、本発明のキャパシタの第１製造方法に係る第２実施の形態を、図３の製造工程断面図によって説明する。図３では、一例として、ＤＲＡＭのキャパシタの製造工程を示す。なお、図面では、第１絶縁膜下に形成されるＤＲＡＭメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【００４１】
前記図２の（１）〜（３）によって説明したのと同様に加工を行い、図３の（１）に示すように、ＤＲＡＭのセルトランジスタ（図示せず）等を覆う第１絶縁膜２１上にストッパ絶縁膜２２を形成し、ストッパ絶縁膜２２から第１絶縁膜２１にかけて記憶ノードコンタクト２２（２２ａ、２２ｂ）を形成する。次いで、上記ストッパ絶縁膜２２上に電極支持材料となる第２絶縁膜２７を電極の高さに相当する所望の膜厚だけ形成し、この第２絶縁膜２７に、底部において図面Ｙ方向（第１の方向）に隣接する二つのセルの記憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）の組がＸ方向に複数組露出する凹部２８を形成する。続いて、上記凹部２８の内面が全面被覆される下部電極材料膜４１を形成する。さらに第２絶縁膜２７上の下部電極材料膜４１を除去して、凹部２８内面のみに下部電極材料膜４１を残す。
【００４２】
次いで、下部電極材料膜４１が形成された凹部２８内面にサイドウォール形成膜を成膜した後、異方性エッチングによりサイドウォール形成膜をエッチバックして、凹部２８の側壁にサイドウォールスペーサ４３を形成する。
【００４３】
さらに図３の（２）のレイアウト図に示すように、二つのセル１１ａ、１１ｂの記憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）の組上を覆うものでＹ方向に配設されるラインアンドスペースパターンからなるマスク５５を形成する。その後、このマスク５５を用いたエッチングにより、下部電極材料膜４１〔図３の（１）参照〕が記憶ノードコンタクト２５ａ、２５ｂと別個に接続するように、すなわち凹部２８の底部に接続される記憶ノードコンタクト２５ａ、２５ｂが下部電極材料膜４１によって接続されないように、凹部２８側面に露出している下部電極材料膜４１を除去する。
【００４４】
その結果、図３の（３）に示すように、凹部２８内において、記憶ノードコンタクト２５（２５ａ）に接続する下部電極３１（３１ａ）と記憶ノードコンタクト２５（２５ｂ）に接続する下部電極３１（３１ｂ）とが形成される。次いで図３の（４）に示すように、下部電極３１ａ、３１ｂを覆うように高誘電体膜３２を形成した後、Ｒｕのような金属膜もしくはＴｉＮのような金属化合物膜を堆積して上部電極３３を形成する。
【００４５】
上記サイドウォールスペーサ４３のマスク加工のエッチング時に、第１実施の形態で説明した第２絶縁膜２７上の下部電極材料膜４１を除去する工程を兼ねることによって、さらに工程数を減少させることも可能である。
【００４６】
上記第２実施の形態に係る製造方法では、隣接する二つのセル上を被覆する第２絶縁膜２７に、隣接する二つのセルにまたがる凹部２８を形成し、凹部２８内面の下部電極材料膜４１を分離して下部電極３１ａ、３１ｂを形成することから、キャパシタ有効面積となる電極部分が対向するように形成される。このため、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。
【００４７】
また上記第２実施の形態に係る製造方法では、マスク５５をラインパターンで形成するため、前記第１製造方法で説明した下部電極材料膜４１の分離方法で用いたマスクパターン５３のように、最小ルールを含むドット形状のマスクを形成する必要がないため、凹部２８段差上での加工精度が向上される。また、マスク５５を用いた下部電極材料膜４１の加工において、第１実施の形態のように凹部２８の底部における実効膜厚と凹部２８側面における実効膜厚（開口部深さ方向の膜厚）とが異なる下部電極材料４１を同時に加工する必要がないので、この点からも加工精度が向上される。
【００４８】
次に、本発明のキャパシタの第１製造方法に係る第３実施の形態を、図４の製造工程断面図によって説明する。図４では、前記第１実施の形態の製造方法において、下部電極表面を粗面化する方法を適用した一例を示す。なお、図面では、第１絶縁膜下に形成されるＤＲＡＭメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【００４９】
前記図２の（１）〜（３）によって説明したのと同様に加工を行い、図４の（１）に示すように、ＤＲＡＭのセルトランジスタ（図示せず）を覆う第１絶縁膜２１上にストッパ絶縁膜２２を形成し、ストッパ絶縁膜２２から第１絶縁膜２１にかけて記憶ノードコンタクト２５を形成する。次いで、上記ストッパ絶縁膜２２上に電極支持材料となる第２絶縁膜２７を電極の高さに相当する所望の膜厚だけ形成し、この第２絶縁膜２７に、底部において図面Ｙ方向に隣接する二つのセルの記憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）の組がＸ方向に複数組露出する凹部２８を形成する。続いて、上記凹部２８の内面が全面被覆される下部電極材料膜４１〔前記図２（１）参照〕〕を、例えば低濃度リンドーリンドープ非晶質シリコンを５０ｎｍ程度の厚さに堆積して形成する。さらに第２絶縁膜２７上の下部電極材料膜４１を除去して、凹部２７内面のみに下部電極材料膜４１を残す。
【００５０】
その後、前記第１実施の形態もしくは前記第２実施の形態で説明した方法を用いて、凹部２８内において、下部電極材料膜４１を分離して、記憶ノードコンタクト２５ａに接続する下部電極３１（３１ａ）と記憶ノードコンタクト２５ｂに接続する下部電極３１（３１ｂ）とを形成する。
【００５１】
次いで、図４の（２）に示すように、例えば通常の方法で、上記低濃度リンドーリンドープ非晶質シリコンからなる下部電極材３１表面にＨＳＧ３５を形成するＨＳＧ化を行った後、下部電極３１（３１ａ）、３１（３１ｂ）を覆うように、Ｔａ2 Ｏ5 ／Ｓｉ3 Ｎ4 のような誘電体膜３２を形成する。さらに、Ｒｕのような金属膜もしくはＴｉＮのような金属化合物膜を堆積して上部電極３３を形成する。いわゆるＭＩＳ（Metal Insulator Semiconductor）構造を形成する。
【００５２】
また、例えばＨＳＧ化した下部電極３１表面を金属膜で被覆し、次いで上記誘電体膜３２および上記上部電極３３を形成することにより、上記ＭＩＭ（Metal Insulator Metal）構造のキャパシタを形成することも可能である。さらに第２絶縁膜２７に、ＣＶＤ法により形成したエッチングレートの異なる積層膜を採用することも可能である。またさらに、反応性イオンエッチング（ＲＩＥ）加工の側壁あれを利用して凹凸を生じさせる等の過去に提案されている種々の方法によって下部電極３１表面を粗面化することが可能となる。
【００５３】
上記サイドウォールスペーサのマスク加工のエッチング時に、第１実施の形態で説明した第２絶縁膜２７上の下部電極材料膜４１を除去する工程を兼ねることによって、さらに工程数を減少させることも可能である。
【００５４】
上記第３実施の形態に係る製造方法では、第２実施の形態と同様に、隣接する二つのセル上を被覆する第２絶縁膜２７に、隣接する二つのセルにまたがる凹部２８を形成し、凹部２８内面の下部電極材料膜４１をサイドウォール４３とマスク５５とを用いてエッチング分離し、下部電極３１ａ、３１ｂを形成することから、キャパシタ１０の有効面積となる下部電極３１ａ、３１ｂが対向するように形成される。このため、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻る。したがって、上記発明が解決しようとする課題が解決される。このため、下部電極３１にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。
【００５５】
また上記第３実施の形態に係る製造方法では、マスク５５をラインパターンで形成するため、前記第１製造方法で説明した下部電極材料膜４１の分離方法で用いたマスクパターン５３のように、最小ルールを含むドット形状のマスクを形成する必要がないため、凹部２８段差上での加工精度が向上される。また、マスク５５を用いた下部電極材料膜４１の加工において、第１実施の形態のように凹部２８の底部における実効膜厚と凹部２８側面における実効膜厚（開口部深さ方向の膜厚）とが異なる下部電極材料４１を同時に加工する必要がないので、この点からも加工精度が向上される。
【００５６】
次に、本発明のキャパシタの第２製造方法に係る実施の形態を、図５の製造工程断面図によって説明する。なお、図面では、第１絶縁膜下に形成されるＤＲＡＭメモリセル形成に必要な、所定の素子分離、ワード線、ビット線等の下地構造、セルプレート取り出し電極や配線等の図示は省略した。
【００５７】
前記図２の（１）によって説明したように、図５の（１）に示すように、ＤＲＡＭのセルトランジスタ（図示せず）を形成した後、そのセルトランジスタを覆う第１絶縁膜２１を形成する。さらに第１絶縁膜２１上にストッパ絶縁膜２２を形成する。その後、通常の製造方法によって、ストッパ絶縁膜２２から第１絶縁膜２１にかけて記憶ノードコンタクト２５を形成する。例えば図５の（２）のレイアウト図に示すように、この記憶ノードコンタクト２５は各セル１１ごとに、Ｘ軸およびＹ軸方向(第１の方向)に、等間隔に設けられている。なお、上記記憶ノードコンタクト２５はポリシリコンプラグ等を使用して形成される。その際、ＭＩＭ構造のキャパシタを形成する場合は、上記記憶ノードコンタクト２５上面部分をチタンシリサイド化する等の処理を行なっておく。
【００５８】
次いで、図５の（１）に示すように、上記ストッパ絶縁膜２２上に電極支持材料となる第２絶縁膜２７を、電極の高さに相当する所望の膜厚だけ形成する。この第２絶縁膜２７の膜厚は、略キャパシタの高さとなるので、形成されるキャパシタの大きさと必要容量に応じて決定する。
【００５９】
次に、図５の（２）に示すレイアウト図に示すように、マスク５７を例えばレジストで形成し、リソグラフィー技術によってマスク５７に開口パターン５８を形成する。このマスク５７を用いて第２絶縁膜２７をエッチング加工することにより、底部において図面Ｙ方向に隣接する二つのセル１１（１１ａ）、１１（１１ｂ）の記憶ノードコンタクト２５（２５ａ）、２５（２５ｂ）の組が露出する凹部２８を、それぞれの記憶ノードコンタクト２５ａ、２５ｂの組に対して形成する。その後、マスク５７を除去する。
【００６０】
続いて、図５の（１）の概略構成断面図に示すように、上記各凹部２８の内面を全面被覆するように、例えばルテニウム（Ｒｕ）などの金属膜からなる下部電極材料膜４１を、例えば２０ｎｍ程度の厚さに形成する。
【００６１】
次に、前記図２の（３）で説明したのと同様に、第２絶縁膜２７上の下部電極材料膜４１を除去することで凹部２８内面のみに下部電極材料膜４１残す。その方法は、例えば、レジスト塗布して表面を平坦化した後、化学的機械研磨（以下、ＣＭＰという）、エッチバック等の方法によって実現できる。
【００６２】
次いで、図５の（３）のレイアウト図に示すように、上記凹部２８の内面に形成された下部電極材料膜４１が記憶ノードコンタクト２５ａ、２５ｂと別個に接続するように、すなわち凹部２８の底部に接続される記憶ノードコンタクト２５ａ、２５ｂが下部電極材料膜４１によって接続されないように、凹部２８内の下部電極材料膜４１を分離するマスク５９を、例えばＸ方向の記憶ノードコンタクト２５およびこの記憶ノードコンタクト側の凹部２８側壁の下部電極材料膜４１を覆うように、ライン状に形成する。そしてこのマスク５９を用いて、下部電極材料膜４１をエッチング加工する。
【００６３】
その結果、図５の（４）のレイアウト図に示すように、凹部２８内において、記憶ノードコンタクト２５ａに接続する下部電極３１ａと記憶ノードコンタクト２５ｂに接続する下部電極３１ｂとが形成される。
【００６４】
その後、前記図２の（６）に示すように、下部電極３１ａ、３１ｂを覆うように高誘電体膜３２を形成した後、Ｒｕのような金属膜もしくはＴｉＮのような金属化合物膜を堆積して上部電極３３を形成する。このようにしてキャパシタ１０が完成する。
【００６５】
上記製造方法によれば、第１の発明と同様の効果が得られるとともに、第１の発明の製造方法により形成されるキャパシタ１０より下部電極３１の面積を増加させることが可能になるので、容量を大きくすることが可能になる。
【００６６】
上記図５によって説明した製造方法に、前記第１の発明の第２実施の形態によるサイドウォールをマスクに用いる方法を組み合わせることも可能であり、また第３実施の形態で説明したＨＳＧ技術を組み合わせることも可能である。
【００６７】
また、上記説明したキャパシタおよびその製造方法は、ＤＲＡＭのキャパシタおおびその製造方法に適用することができる。すなわち、２ビット単位でキャパシタを形成することにより、本発明のキャパシタの構成および製造方法は実現できる。
【００６８】
このように、本発明では、キャパシタの容量を増加させるための電極粗面化や高誘電体材料技術の平面的な限界要因を取り除いたため、セル動作に必要な容量を適当なキャパシタ高さで実現する事が可能である。また微細セルへの従来技術での適用は誘電体膜が薄膜である事が必須であるため、シリコン窒化膜などしか使用できなかったが、本発明のキャパシタおよびその製造方法では高誘電体膜の適用が可能になる。また、本発明ではＭＩＭ構造キャパシタにも形成できるため、Thermal Budgetの低い混載ＤＲＡＭなどへの適用も可能となる。
【００６９】
さらに本発明では、記憶ノードコンタクト（記憶ノード電極）の形成に基本的に２回のマスクパターンを使用するため、電極の投影形状を矩形にする事が可能である。従来のマスクでは矩形の角が丸くなることにより楕円形に近くなるが、微細化につれて、その問題が顕著となるので、投影面積の観点でも効果がある。
【００７０】
【発明の効果】
以上、説明したように本発明のキャパシタによれば、絶縁膜に隣接する二つのセルにまたがって形成された凹部内面に、隣接する二つのセルのそれぞれに対応しかつ凹部内で対向するように二つに分離されている下部電極が形成されているので、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースになる。このため、スペースが３倍以上になって２世代程度前の空間と等価となり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻すことができる。したがって、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。よって、ＤＲＡＭのセルキャパシタは微細化に対抗して必要容量を確保することができるので、ＤＲＡＭのデータ保持特性の向上や微細化によるビット線寄生容量の低減が図れ、微細化、高性能化が可能になる。
【００７１】
本発明のキャパシタの製造方法によれば、基体上を被覆する絶縁膜に、基体上に形成される複数のセルのうち隣接する二つのセルを一組として、隣接する二つのセルにまたがりかつ隣接する複数組にわたって凹部を形成し、各セルごとに凹部内面の下部電極材料膜を分離して下部電極を形成するので、キャパシタ有効面積となる電極部分が対向するように形成できる。このため、従来の１セルに１キャパシタを形成するキャパシタ構造におけるラインアンドスペースの１ピッチ分がそのままスペースとすることができるので、スペースが３倍以上になって２世代程度前の空間と等価になり、膜厚方向の課題をほぼ平面型電極を扱う次元にまで戻すことができる。したがって、金属下部電極にＴａ2 Ｏ5 やＳＴＯ〔ＳｒＴｉＯ3 、チタン酸ストロンチウム〕、ＢＳＴ〔（Ｂａ，Ｓｒ）ＴｉＯ3 、チタン酸バリウム・ストロンチウム〕等の高誘電体材料を組み合わせる技術や、ＨＳＧ技術の適用が可能になる。よって、ＤＲＡＭのセルキャパシタは微細化に対抗して必要容量を確保することができるので、ＤＲＡＭのデータ保持特性の向上や微細化によるビット線寄生容量の低減が図れ、微細化、高性能化が可能になる。
【００７２】
本発明の半導体装置によれば、本発明のキャパシタと同様な効果が得られる。
【００７３】
本発明の半導体装置の製造方法によれば、本発明のキャパシタの製造方法と同様な効果が得られる。
【図面の簡単な説明】
【図１】本発明のキャパシタに係る一実施の形態を示す概略構成断面図である。
【図２】本発明のキャパシタの第１製造方法に係る第１実施の形態を示す製造工程断面図である。
【図３】本発明のキャパシタの第１製造方法に係る第２実施の形態を示す製造工程断面図である。
【図４】本発明のキャパシタの第１製造方法に係る第３実施の形態を示す製造工程断面図である。
【図５】本発明のキャパシタの第２製造方法に係る実施の形態を示す製造工程断面図である。
【図６】課題を説明する概略構成断面図である。
【図７】課題を説明する概略構成断面図である。
【符号の説明】
１０…キャパシタ、２７…第２絶縁膜、２８…凹部、３１，３１ａ，３１ｂ…下部電極、３２…誘電体膜、３３…上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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