(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された第１及び第２の不純物拡散層と、前記第１及び第２の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、
前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料からなる誘電体膜と上部電極とからなるキャパシタと、
少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第１の保護膜と、
前記第１の保護膜と前記キャパシタの上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成され、前記上部電極と前記第１の不純物拡散層とを電気的に接続する第１の配線と、
前記第１の配線の上であって少なくとも前記キャパシタを覆い、水素イオンの侵入を抑える第２の保護膜と、
前記第２の保護膜の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成され、前記第２の不純物拡散層と電気的に接続されたビット線を含む第２の配線と、
前記第２の配線と前記第３の絶縁膜の上に形成された第４の絶縁膜と、
前記第４の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第３の保護膜と
を有することを特徴とする半導体装置。
【請求項２】
前記第１の保護膜、第２の保護膜は、アルミナ、ＰＺＴ、酸化チタン、窒化アルミニウム、窒化シリコン、窒化酸化シリコンのいずれかから形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に形成された第１及び第２の不純物拡散層と、前記第１及び第２の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、
前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、
少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第１の保護膜と、
前記第１の保護膜と前記キャパシタの上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成され、前記上部電極と前記第１の不純物拡散層とを電気的に接続する第１の配線と、
前記第１の配線と前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第３の絶縁膜の上に形成され、前記第２の不純物拡散層と電気的に接続されたビット線を含む第２の配線と、
前記第２の配線と前記第３の絶縁膜の上に形成された第４の絶縁膜と、
前記第４の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第３の保護膜と
を有することを特徴とする半導体装置。
【請求項４】
前記第１の保護膜は、アルミナ、ＰＺＴ、酸化チタン、窒化アルミニウム、窒化シリコン、窒化酸化シリコンのいずれかから形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の保護膜の前記アルミナは、１５ｎｍ以上の膜厚を有することを特徴とする請求項２に記載の半導体装置。
【請求項６】
半導体基板に形成された第１及び第２の不純物拡散層と、前記第１及び第２の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタを形成する工程と、
前記トランジスタを覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、第１の導電膜、強誘電体又は高誘電体膜、第２の導電膜を順次形成する工程と、
前記第２の導電膜をパターニングしてキャパシタの上部電極を形成する工程と、
前記強誘電体又は高誘電体膜をパターニングして前記キャパシタの誘電体膜を形成する工程と、
前記上部電極と前記誘電体膜を覆い、水素イオンの侵入を抑える第１の保護膜を形成する工程と、
前記第１の保護膜を少なくとも前記上部電極及び前記誘電体膜の上に残す工程と、
前記第１の導電膜をパターニングして前記キャパシタの下部電極を形成する工程と、
前記第１の絶縁膜と前記第１の保護膜の上に第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜をパターニングして前記上部電極の上に第１のホールを形成し、前記第１の不純物拡散層の上に第２のホールを形成する工程と、
前記第１のホールと前記第２のホールを通して前記上部電極と前記第１の不純物拡散層を電気的に接続する第１の配線を前記第２の絶縁膜の上に形成する工程と、
少なくとも前記キャパシタを覆い、水素イオンの侵入を抑える第２の保護膜を前記第１の配線と前記第２の絶縁膜の上に形成する工程と、
前記第２の保護膜を覆う第３の絶縁膜を形成する工程と、
前記第１、第２及び第３の絶縁膜をパターニングして、前記第２の不純物拡散層の上に第３のホールを形成するとともに、前記キャパシタの側方に接地用ホールを形成する工程と、
前記第３の絶縁膜の上に、前記第３のホールを通して前記第２の不純物拡散層と電気的に接続されるビット線を含む第２の配線を形成するとともに、前記接地用ホールを通して前記半導体基板に電気的に接続される接地用配線を形成する工程と、
前記第２の配線及び前記接地用配線を覆う第４の絶縁膜を第３の絶縁膜上に形成する工程と、
前記第４の絶縁膜の上に第３の導電膜を形成する工程と、
前記第３の導電膜をパターニングすることにより、前記第４の絶縁膜のうち少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つ前記接地用配線に電気的に接続される第３の保護膜と、第３の配線とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第３の保護膜は、前記キャパシタが複数形成された領域の全体に形成されていることを特徴とする請求項１又は請求項３に記載の半導体装置。
【請求項８】
前記第３の保護膜を、前記キャパシタが複数形成された領域の全体に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記置及びその製造方法に関し、より詳しくは、キャパシタの誘電体膜に強誘電体材料を用いた不揮発性半導体メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory)又はキャパシタの誘電体膜に高誘電体材料を用いた揮発性半導体メモリ（ＤＲＡＭ:Dynamic Random Access Memory)を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭにおいては、高集積化の要請から、他の電子デバイスと同様な多層配線技術を採り入れようとしている。しかし、ＦｅＲＡＭに使用される強誘電体材料は、層間絶縁膜、タングステンプラグ、カバー膜等を形成する際に水素を含む還元雰囲気に晒されるので、多層配線構造の形成によりダメージを受け易い。
【０００３】
キャパシタを構成する強誘電体膜の還元反応による劣化を抑えるために、いくつかの試みがなされている。
例えば特開平７−１１１３１８号公報の図１には、キャパシタの上部電極の上に窒化アルミニウムの保護膜を形成することによって、還元性ガスが上部電極を透過して強誘電体膜を還元することを防止することが記載されている。また、その公報の図８には、キャパシタの上部電極に接続された配線の上とキャパシタを覆う絶縁膜の上に保護膜を形成することが記載されている。ただし、その絶縁膜の構成材料と具体的な作用についての記載はない。
【０００４】
また、特開平９−９７８８３号公報には、キャパシタを構成する下部電極と誘電体膜を形成した後に誘電体膜を絶縁膜で覆い、さらに誘電体膜を露出する開口をその絶縁膜に形成した後に、開口内と絶縁膜上にキャパシタの上部電極を形成し、さらに上部電極の上にチタンと窒化チタンの二層構造の保護膜を形成することが記載されている。その保護膜は、キャパシタ内に水素が拡散したり、水分が侵入することを防止する機能を有している。
【０００５】
特開平７−２３５６３９号公報の図１には、キャパシタを構成する下部電極と誘電体膜と上部電極を形成した後にそのキャパシタを絶縁膜で覆い、さらに上部電極を露出する開口をその絶縁膜に形成した後に、チタンタングステン膜を有する二層構造の配線を開口内と絶縁膜の上に形成することが記載されている。またその公報の図２には、キャパシタを覆う絶縁膜のうちキャパシタを除く領域の上に窒化シリコンの耐水層を形成することが記載されている。その耐水層は、配線が形成されていない箇所からの水分の侵入を遮断するために形成されている。
【０００６】
また、第１７回強誘電体応用会議予稿集の17〜18頁には、キャパシタに接続される金属配線を形成した後に、金属配線を覆うアルミナ（Al2O3 ）膜を基板の全面に形成することが記載されている。
【０００７】
【発明が解決しようとする課題】
ところで、上記した文献には、キャパシタの上部電極に一層目の配線を接続する構造が示されているが、キャパシタの上にさらに二層目、三層目の配線を形成することについては記載されていない。
従って、キャパシタの上に多層配線を形成する工程ではキャパシタがさらに還元雰囲気に晒されることになるので、上記したキャパシタの保護構造ではキャパシタ特性の劣化が十分に抑制できないおそれがある。
【０００８】
還元雰囲気による強誘電体キャパシタの劣化の中で最も問題になるのは、インプリント特性の劣化である。インプリント特性の劣化とは、強誘電体キャパシタにある信号（例えば、「１」）を書いた後、そのままの状態である時間放置した後に、逆の信号（例えば「０」）をそのキャパシタに書いた場合にその逆信号を読み出すことができなくなる、という問題である。即ち、逆方向の信号がキャパシタに刷り込まれて、逆信号が書き込みにくくなっている状態である。
【０００９】
ところで、２トランジスタ／２キャパシタタイプの２対の強誘電体キャパシタに逆信号を書き込んだ時の分極電荷量の差をＱとする。
そして、１５０℃で強誘電体キャパシタを８８時間ベーキングした後の分極電荷量の差をＱ(88)μＣ／ｃｍ2 、ｅ時間（ｅ＝自然対数）後のキャパシタのＱの劣化率を「Ｑレート」と定義して、インプリント特性の指標とする。即ち、Ｑ(88)の値が大きいほど、またＱレートの絶対値が小さいほど、インプリント特性が優れていることになる。
【００１０】
なお、１５０℃、８８時間で評価する理由は、５５℃の環境下で１０年のＦｅＲＡＭの使用を保証するためである。その詳細は、S.D.TRAYNOR, T.D.HADNAGY, and L.KAMMERDINER, Integrated Ferroelectrics, 1997, Vol.16, pp.63-76に記載されている。
そのような強誘電体キャパシタの劣化の評価に基づいて、強誘電体キャパシタ上の配線構造の違いによるキャパシタ特性劣化を評価したところ、表１に示すような結果が得られた。
【００１１】
【表１】
0004025829.tif 000002
【００１２】
表１では、強誘電体キャパシタの上部電極に一層目の金属配線を接続した状態が「フェロキャパシタ形成後」と表示されている。また、強誘電体キャパシタの上に二層の金属配線を形成した状態が、「２層金属配線形成後」と表示され、また、強誘電体キャパシタの上に三層の金属配線とカバー膜を形成した後の状態が「３層金属配線＋カバー膜形成後」と表示されている。Ｑの測定は、強誘電体キャパシタに５Ｖの電圧を印加して行われた。
【００１３】
表１によれば、２層金属の形成まではさほどＱレートは大きくならず、インプリント特性の劣化はわずかである。しかし、３層金属配線とカバー膜を形成した後には、Ｑレートが大きくなってインプリント特性の劣化が見られた。
インプリント劣化の主な原因は、還元雰囲気で処理されるタングステン形成用のＣＶＤプロセスと窒化シリコンよりなるカバー膜のＣＶＤプロセスである。
【００１４】
従って、多層配線構造の配線層数が多くなるにしたがってインプリント特性の劣化も大きくなり、キャパシタ特性が劣化することになる。
本発明の目的は、多層配線構造の下に形成される強誘電体又は高誘電体キャパシタの劣化を抑制する構造を有する半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記した課題は、半導体基板に形成された第１及び第２の不純物拡散層と、前記第１及び第２の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料からなる誘電体膜と上部電極とからなるキャパシタと、少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第１の保護膜と、前記第１の保護膜と前記キャパシタの上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成され、前記上部電極と前記第１の不純物拡散層とを電気的に接続する第１の配線と、前記第１の配線の上であって少なくとも前記キャパシタを覆い、水素イオンの侵入を抑える第２の保護膜と、前記第２の保護膜の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成され、前記第２の不純物拡散層と電気的に接続されたビット線を含む第２の配線と、前記第２の配線と前記第３の絶縁膜の上に形成された第４の絶縁膜と、前記第４の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第３の保護膜とを有することを特徴とする半導体装置によって解決される。
【００１６】
また、上記した課題は、半導体基板に形成された第１及び第２の不純物拡散層と、前記第１及び第２の不純物拡散層の間の前記半導体基板上に形成されたゲート電極を有するトランジスタと、前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜上に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、少なくとも前記上部電極及び前記誘電体膜の上に形成され、水素イオンの侵入を抑える第１の保護膜と、前記第１の保護膜と前記キャパシタの上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成され、前記上部電極と前記第１の不純物拡散層とを電気的に接続する第１の配線と、前記第１の配線と前記第２の絶縁膜の上に形成された第３の絶縁膜と、前記第３の絶縁膜の上に形成され、前記第２の不純物拡散層と電気的に接続されたビット線を含む第２の配線と、前記第２の配線と前記第３の絶縁膜の上に形成された第４の絶縁膜と、前記第４の絶縁膜上であって少なくとも前記キャパシタ及び前記ビット線の一部の上方に形成され、水素イオンの侵入を抑え、且つアース電位となる第３の保護膜とを有することを特徴とする半導体装置によって解決される。
【００１７】
次に、本発明の作用について説明する。
本発明によれば、強誘電体又は高誘電体の誘電体膜を有するキャパシタを第１の保護膜で覆い、キャパシタの上に形成される第１の配線の上でキャパシタを覆う第２の保護膜を形成し、さらに、第２の保護膜の上方に第２の配線を形成し、その第２の配線の上方でキャパシタを覆う第３の保護膜を形成するとともに、第３の保護膜をアース電位に設定するようにしている。
【００１８】
これによれば、強誘電体又は高誘電体キャパシタの上方で還元雰囲気を用いて絶縁膜や金属膜を形成したりエッチングを行っても、それらの処理を行う膜の下に存在する第１、第２又は第３の保護膜によって還元雰囲気からキャパシタの強誘電体材料又は高誘電体材料を保護することができる。
第２の保護膜又は第３の保護膜は、その保護膜の上方に存在する還元ガスが強誘電体又は高誘電体キャパシタに侵入することを防止できるが、その保護膜の下に存在する水分又は水素がキャパシタに侵入することを防止することはできない。
【００１９】
従って、強誘電体又は高誘電体キャパシタの還元を防止するためには、第１の保護膜と第２の保護膜、又は、第１の保護膜と第３の保護膜のいずれかの組み合わせが必須となり、第１、第２及び第３の保護膜の３つがあれば強誘電体又は高誘電体キャパシタの還元の防止はさらに優れたものになる。そして、それらの保護膜によって、強誘電体キャパシタのインプリント特性が良好に保たれ、ＦｅＲＡＭ特有のリテンション性能が改善される。
【００２０】
また、第３の保護膜をアース電位にすることにより、その下の第２の配線、例えばビット線相互間の相互誘導を防止し、配線電位のふらつきを抑制してＦｅＲＡＭ又はＤＲＡＭの性能を向上することができる。しかも、アース電位の第３の保護膜によれば、その上に膜を成長する際に生じる水素イオンの強誘電体キャパシタへの侵入が防止される。
【００２１】
なお、第１、第２の保護膜をアルミナから形成する場合に、１５ｎｍ〜１００ｎｍの厚さにしたり或いはヘリコンスパッタ法により形成すると、強誘電体キャパシタのインプリント特性が向上する。
【００２２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図１〜図１１は、本発明の実施形態に係る半導体記憶装置のビット線の延在方向に沿って示された製造工程の断面図、図１２〜図２０は、本発明の実施形態に係る半導体記憶装置のワード線の延在方向に沿って示されたキャパシタ及びその周辺構造の製造工程を示す断面図である。
【００２３】
まず、図１、図１２(a) に示す断面構造を得るまでの工程を説明する。
図１において、ｐ型シリコン（半導体）基板１の表面には、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって素子分離絶縁膜２が形成される。なお、素子分離絶縁膜２として、ＬＯＣＯＳ法によって形成されたシリコン酸化膜の他、ＳＴＩ(Shallow Trench Isolation)を採用してもよい。
【００２４】
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入することにより、メモリセル領域Ａの活性領域に第１のｐウェル３ａを形成し、周辺回路領域Ｂの活性領域にｎウェル４を形成する。また、メモリセル領域Ａのうちキャパシタが形成される領域の近傍には、図１２(a) に示すように、第２のｐウェル３ｂが形成されている。
【００２５】
なお、図１(a) には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
その後、シリコン基板１の各活性領域の表面を熱酸化して、ゲート絶縁膜５として使用されるシリコン酸化膜を形成する。
次に、素子分離絶縁膜２及びゲート絶縁膜５を覆うアモルファスシリコン膜とタングステンシリサイド膜を順にシリコン基板１の全面に形成する。そして、アモルファスシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法により所定の形状にパターニングして、活性領域にはゲート電極６ａ〜６ｃを形成し素子分離絶縁膜２上には引出配線７を形成する。
【００２６】
メモリセル領域Ａでは、第１のｐウェル３ａ上には２つのゲート電極６ａ，６ｂがほぼ平行に配置され、これらのゲート電極６ａ，６ｂは素子分離絶縁膜２の上に延在してワード線ＷＬとなる。
なお、ゲート電極６ａ〜６ｃを構成するアモルファスシリコン膜の代わりにポリシリコン膜を形成してもよい。
【００２７】
次に、メモリセル領域Ａの第１のｐウェル３ａのうち、ゲート電極６ａ，６ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域８ａ，８ｂを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。
続いて、周辺回路領域２のｎウェル４のうち、ゲート電極６ｃの両側にｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域９を形成する。ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
【００２８】
その後に、シリコン基板１の全面に絶縁膜を形成する。その絶縁膜は、エッチバックされてゲート電極６ａ〜６ｃ及び引出配線７の両側部分に側壁絶縁膜１０として残され。その絶縁膜として、例えばＣＶＤ法により形成される酸化シリコン（SiO2）を使用する。
この後に、プラズマＣＶＤ法によりシリコン基板１の全面に、カバー膜として酸窒化シリコン（SiON）膜（不図示）を形成してもよい。
【００２９】
次に、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化シリコン（SiO2）膜を約１．０μｍの厚さに成長させ、この酸化シリコン膜を第１の層間絶縁膜１１として使用する。
続いて、第１の層間絶縁膜１１の緻密化処理として、常圧の窒素雰囲気中で第１の層間絶縁膜１１を７００℃の温度で３０分間熱処理する。その後に、第１の層間絶縁膜１１を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing ）法により研磨して第１の層間絶縁膜１１の上面を平坦化する。
【００３０】
次に、図２(a) 、図１２(b) に示す構造を形成するまでの工程を説明する。
まず、第１の層間絶縁膜１１をフォトリソグラフィ法によりパターニングすることにより、不純物拡散領域８ａ，８ｂ，９に達する深さのホール１２ａ〜１２ｄと、引出配線７に達する深さのホール１２ｅと、第２のウェル３ｂに達する深さのホール１２ｆを形成する。その後、第１の層間絶縁膜１１上面とホール１２ａ〜１２ｆ内面に膜厚２０ｎｍのTi（チタン）膜と膜厚５０ｎｍのTiN （チタンナイトライド）膜をスパッタ法により順に形成する。さらに、ホール１２ａ〜１２ｆを完全に埋め込む厚さのタングステン（Ｗ）をＣＶＤ法によりTiN 膜上に成長する。
【００３１】
その後、第１の層間絶縁膜１１上面が露出するまでタングステン膜、ＴｉＮ膜及びＴｉ膜をＣＭＰ法により順次研磨する。この研磨後に、ホール１２ａ〜１２ｆ内に残存するタングステン膜等はコンタクトプラグ１３ａ〜１３ｆとして使用される。
メモリセル領域Ａの第１のｐウェル３ａにおいて、２つのゲート電極６ａ，６ｂに挟まれるｎ型不純物拡散領域８ａ上の第１のコンタクトプラグ１３ａは後述するビット線に接続され、さらに、残り２つの第２のコンタクトプラグ１３ｂは後述するキャパシタの上部電極に接続される。
【００３２】
なお、ホール１２ａ〜１２ｆを形成した後に、コンタクト補償のために不純物拡散領域８ａ，８ｂ，９に不純物をイオン注入してもよい。
次に、図２(b) に示すように、コンタクトプラグ１３ａ〜１３ｆの酸化を防止するために、シラン（SiH4）を用いるプラズマＣＶＤ法によって、膜厚１００ｎｍのSiON膜１４を第１の層間絶縁膜１１上とコンタクトプラグ１３ａ〜１３ｆ上に形成する。さらに、反応ガスとしてＴＥＯＳと酸素を用いるプラズマＣＶＤ法によって、膜厚１５０ｎｍのSiO2膜１５をSiON膜１４上に形成する。なお、SiON膜１４は、第１の層間絶縁膜１１への水の侵入を防止する機能も有する。
【００３３】
その後、SiON膜１４、SiO2膜１５の緻密化のために、それらの膜を常圧の窒素雰囲気中で温度６５０℃で３０分間熱処理する。
次に、図３(a) に示すように、Ti層とPt（白金）層をSiO2膜１５上に順に形成して二層構造の第１の導電膜１６を形成する。Ti層とPt（白金）層は、ＤＣスパッタ法により形成される。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、Pt膜の厚さを１００〜３００ｎｍ程度とする。例えば、Ti膜の厚さを２０ｎｍ、Pt膜の厚さを１７５ｎｍとする。なお、第１の導電膜１６として、イリジウム、ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
【００３４】
その後に、ＲＦスパッタ法により、チタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr1-xTix )O3 ）膜を強誘電体膜１７として第１の導電膜１６の上に１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成する。
そして、強誘電体膜１７を構成するＰＺＴの結晶化処理として、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行う。例えば、温度７００℃で６０秒間アニールする。
【００３５】
強誘電体材料の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ法がある。また、強誘電体材料としてはＰＺＴの他に、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi2(Tax Nb1-x )2O9（但し、０＜ｘ＜１）、Bi4Ti2O12 などの酸化物がある。なお、ＦｅＲＡＭではなくてＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００３６】
続いて、強誘電体膜１７の上に第２の導電膜１８として酸化イリジウム(IrO2)膜をスパッタ法により１００〜３００ｎｍの厚さに形成する。例えば、第２の導電膜１８の厚さを２００ｎｍとする。なお、第２の導電膜１８として、プラチナもしくは酸化ルテニウムストロンチウム（ＳＲＯ）を用いてもよい。
次に、図３(b) と図１３(a) に示す構図を形成するまでの工程を説明する。
【００３７】
まず、第２の電極１８をパターニングすることにより、ワード線ＷＬの延在方向と後述するビット線の延在方向に沿って縦横に並ぶ複数のキャパシタの上部電極１８ａを成形する。上部電極１８ａは、メモリセル領域内に形成されるＭＯＳトランジスタと同じ数だけｐウェル３ａの近傍に形成される。なお、図１３(a) は図３(b) のＩ−Ｉ線から見た断面を示している。
【００３８】
さらに、強誘電体膜１７をパターニングすることにより、複数の上部電極１８ａの下でワード線ＷＬ方向に繋がっているストライプ状のキャパシタの誘電体膜１７ａを形成する。
次に、ＲＦスパッタ装置を用いて、図４(a) 、図１３(b) に示すように、２０〜１００ｎｍ、例えば５０ｎｍの厚さのアルミナよりなる第１の保護膜１９を上部電極１８ａ、誘電体膜１７ａ及び第１の導電膜１６の上に形成する。そのアルミナは、例えば圧力７．５mTorr の雰囲気内で、ＲＦパワーを２kWに設定して形成される。続いて、酸素雰囲気中にシリコン基板１を置いて、３５０℃の基板温度で６０分間加熱するという酸素前処理アニールを施す。
【００３９】
次に、誘電体膜１７ａと上部電極１８ａをワード線ＷＬ方向に覆うストライプ状のレジストパターン（不図示）を第１の保護膜１９の上に形成した後に、そのレジストパターンをマスクにして、第１の保護膜１９と第１の導電膜１６を順次エッチングする。これにより、図４(b) と図１４(a) に示すように、複数の誘電体膜１７ａの下を通る配線を兼ねたキャパシタの下部電極１６ａがストライプ状の第１の導電膜１６から形成される。
【００４０】
下部電極１６ａは、ストライプ状の誘電体膜１７ａからはみ出すコンタクト領域１６ｂを有している。また、第１の保護膜１９は、上部電極１８ａと誘電体膜１７ａと下部電極１６ａを上から覆うような形状となる。下部電極１６ａのパターニング後にシリコン基板１を酸素雰囲気中に置き、基板温度６５０℃で６０分間の条件で強誘電体膜１７の膜質を改善の処理を行う。
【００４１】
以上のような工程により形成された下部電極１６ａ、誘電体膜１７ａ及び上部電極１８ａは、強誘電体キャパシタ２０を構成する。メモリセル領域Ａにおいては、強誘電体キャパシタ２０はＭＯＳトランジスタと同じ数だけ形成される。
次に、図５(a) と図１４(b) に示す構造を形成するまでの工程を説明する。
まず、ＴＥＯＳ膜及びＳＯＧ(Spin-On-Glass) 膜からなる膜厚３００ｎｍの２層構造の第２の層間絶縁膜２１を全面に形成し、これにより強誘電体キャパシタ２０を覆う。
【００４２】
そして、フォトリソグラフィー法により第２の層間絶縁膜２1 と第１の保護膜１９をパターニングすることにより、強誘電体キャパシタ２０の上部電極１８ａの上にホール２１ａを形成するとともに、図１４(b) に示した下部電極１６ａのコンタクト領域１６ｂの上にホール２１ｂを形成する。
また、第２の層間絶縁膜２１、SiON膜１４、SiO2膜１５をフォトリソグラフィ法によりパターニングして、メモリセル領域Ａの第１のｐウェル３ａの両端寄りの第２のコンタクトプラグ１３ｂの上にホール２１ｃを形成する。
【００４３】
そして、第２の層間絶縁膜２１上とコンタクトホール２１ａ〜２１ｃ内に、TiN 膜をスパッタ法により例えば１２５ｎｍの厚さに形成する。続いて、そのTiN 膜をフォトリソグラフィ法でパターニングすることによって、メモリセル領域Ａにおいて、図５(a) に示すようにホール２１ａ，２１ｃを通して第１のｐウェル３ａ両端寄りの第２のコンタクトプラグ１３ｂと上部電極１８ａとを電気的に接続するための第１の局所配線（ローカル配線）２２ａを形成するとともに、下部電極１６ａのコンタクト領域１６ｂの上のホール２１ｂを通して下部電極１６ａの周囲まで引き出される第２の局所配線２２ｂを形成する。
【００４４】
なお、第１及び第２の局所配線２２ａ、２２ｂは一層目の金属配線である。
次に、図５(b) に示すように、第１及び第２の局所配線２２ａ、２２ｂと第２の層間絶縁膜２１の全面を覆うアルミナよりなる絶縁性の第２の保護膜２３を１５ｎｍ〜１００ｎｍの厚さに形成する。第２の保護膜２３は、膜厚が厚いほど強誘電体キャパシタ２０のインプリントレートは良くなる。しかし、後述する二層目の金属配線と基板とを接続するためのコンタクトホールを第２の保護膜２３に形成する際のエッチングが、後処理を含めて難しくなることもある。この場合には、第２の保護膜２３の膜厚は約２０ｎｍが好ましい。
【００４５】
なお、第２の保護膜２３については少なくとも上部電極１８ａを覆う形状や、キャパシタ２０だけを覆う形状や、メモリセル領域Ａの全体を覆う形状や、周辺回路領域Ｂを覆わない形状となるようにフォトリソグラフィー法によりパターニングしてもよい。
次に、図６(a) と図１５(a) に示すように、第２の保護膜２３の上に、ＴＥＯＳを用いるプラズマＣＶＤ法により、SiO2よりなる第３の層間絶縁膜２４を２００〜４００ｎｍの厚さに形成する。その後に、第３の層間絶縁膜２４を３５０℃で加熱するとともに、N2O ガスを用いたプラズマ雰囲気で脱水処理を行う。
【００４６】
続いて、メモリセル領域Ａにおける第３の層間絶縁膜２４からその下方のSiON膜１４までをレジストパターン（不図示）を用いるフォトリソグラフィー法によりパターニングする。これにより、図６(b) に示す第１のｐウェル３ａの中央位置の第１のコンタクトプラグ１３ａの上にホール２４ａを形成するとともに、図１５(b) に示す第２のｐウェル３ｂの上の第２のコンタクトプラグ１３ｆの上にそれぞれホール２４ｂを形成する。これと同時に、周辺回路領域Ｂの各コンタクトプラグ１３ｃ〜１３ｅの上にホール２４ｃ〜２４ｅを形成する。この場合、図１５(b) に示すように強誘電体キャパシタ２０の下部電極１６ａから外側に引き出された第２の局所配線２２ｂの上にもホール２４ｆを形成する。
【００４７】
第３の層間絶縁膜２４とその下の膜に形成されるホール２４ａ〜２４ｆは、同じドライエッチング装置を用いてステップエッチングにより形成される。
例えば、第３の層間絶縁膜２４は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を２６秒とした条件でエッチングされる。また、第２の保護膜２３は、Arを５９６sccm、CHF3を１６sccm、CF4 を２４sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を１０００mTorr とし、またＲＦ電力パワーを９００Ｗ、エッチング時間を２２秒とした条件でエッチングされる。さらに、第２の層間絶縁膜２１、SiON膜１４、SiO2膜１５は、Arを６１８sccm、CF4 を６７sccm、C4F8を３２sccmをエッチング雰囲気に導入し、その雰囲気内の圧力を３５０mTorr とし、またＲＦ電力パワーを１kW、エッチング時間を６０秒とした条件でエッチングされる。
【００４８】
そのようなエッチングにおいて、図１５(b) に示したTiN よりなる第２の局所配線２２ｂはエッチングストッパとなるので、その上のホール２４ｆは他のホール２４ａ〜２４ｅよりも浅くなる。
次に、第３の層間絶縁膜２４の上とホール２４ａ〜２４ｆの中に、膜厚１５０ｎｍのTiN 膜、膜厚５ｎｍのTi膜、膜厚５００ｎｍのAl-Cu 膜、膜厚５０ｎｍのTiN 膜及び膜厚２０ｎｍのTi膜からなる５層構造の金属膜を形成した後に、この金属膜をフォトリソグラフィー法によりパターニングする。
【００４９】
これにより、図７に示すように、メモリセル領域Ａでビット線２５ａを形成するとともに、周辺回路領域Ｂでは配線２５ｂ〜２５ｄを形成する。メモリセル領域Ａのビット線２５ａはホール２４ａを通して第１のｐウェル３ａ上の第１のコンタクトプラグ１３ａに接続される。また、周辺回路領域Ｂの配線２５ｂ〜２５ｄはホール２４ｂ〜２４ｄを通してそれらの下の各コンタクトプラグ１３ｃ〜１３ｅに接続される。また、図１６に示すように、メモリセル領域Ａの下部電極１６ａの周囲には接地用配線２５ｅが形成され、その接地用配線２５ｅはホール２４ｂを通して第２のｐウェル３ｂ上のコンタクトプラグ１３ｆに接続される。さらに、図１６に示すように、下部電極１６ａのコンタクト領域１６ｂから引き出された第２の局所配線２２ｂ上には引出配線２５ｆが形成され、この引出配線２５ｆはホール２４ｆを通して第２の局所配線２２ｂに接続されている。
【００５０】
それらのビット線２５ａ、配線２５ｂ〜２５ｄ、接地用配線２５ｅ及び引出配線２５ｆは、二層目の金属配線となる。
次に、図８と図１７に示すような状態になるまでの工程を説明する。
まず、ＴＥＯＳガスと酸素(O2)ガスを使用するプラズマＣＶＤ法により、２．３μｍの厚さのSiO2からなる第４の層間絶縁膜２６を第３の層間絶縁膜２４、ビット線２５ａ、配線２５ｃ〜２５ｄ等の上に形成する。
【００５１】
次に、第４の層間絶縁膜２６の上面をＣＭＰ法により研磨して平坦化する。
続いて、減圧雰囲気にシリコン基板１を置いて、その雰囲気内でN2O ガスとN2ガスをプラズマ化して、基板温度を４５０℃以下、例えば３５０℃として３分間以上、好ましくは４分以上の時間で第４の層間絶縁膜２６をプラズマに曝す。これにより、研磨時に第４の層間絶縁膜２６内に入り込んだ水分を外部に放出するとともに、第４の層間絶縁膜２６内に水分が入り難くい状態とする。
【００５２】
なお、第４の層間絶縁膜２６内に空洞が生じている場合に、研磨によってその空洞が露出することもあるので、研磨後に、第４の層間絶縁膜２６の上層部としてSiO2よりなるキャップ層（不図示）を１００ｎｍ以上形成してもよい。そのキャップ層は、ＴＥＯＳガスを用いるプラズマＣＶＤ法により形成された後に、基板温度を３５０℃にしてN2O プラズマに晒される。
【００５３】
その後に、第４の層間絶縁膜２６をフォトリソグラフィー法によりパターニングして、周辺回路領域Ｂの二層目の配線２５ｃとメモリセル領域Ａの接地用配線２５ｅの上に上側のプラグ用のホール２６ｃ，２６ｅを形成する。
次に、図９と図１８に示すような構造になるまでの工程を説明する。
まず、第４の層間絶縁膜２６の上面とプラグ用のホール２６ｃ，２６ｅの内面に、TiとTiN の二層構造のグルーレイヤ２７をスパッタにより形成する。さらに、六フッ化タングステン（WF6)ガスとシラン（SiH4) ガスを使用してＣＶＤ法によりグルーレイヤ２７の上にタングステンシード（不図示）を形成する。さらに、WF6 ガスとシラン(SiH4)ガスに水素(H2)ガスを加えて、成長温度を４３０℃としてグルーレイヤ２７上にタングステン膜２８を形成する。これにより、プラグ用のホール２６ｃ，２６ｅ内にはグルーレイヤ２７とタングステン膜２８が充填される。
【００５４】
その後、第４の層間絶縁膜２６上面の上のタングステン膜２８をＣＭＰ法又はエッチバックにより除去して、プラグ用のホール２６ｃ，２６ｅ内にのみ残存させる。ここで、第４の層間絶縁膜２６上のグルーレイヤ２７は除去してもしなくてもよい。図９と図１８では、グルーレイヤ２７を第４の層間絶縁膜２６上に残した場合を示している。
【００５５】
これにより、周辺回路領域Ｂの配線２５ｃ上のプラグ用のホール２６ｃ内に残されたタングステン膜２８とグルーレイヤ２７によって上側のプラグ（ビア）２８ｃが構成され、また、メモリセル領域Ａの接地用配線２５ｅ上のプラグ用のホール２６ｅ内に残されたタングステン膜２８とグルーレイヤ２７によってプラグ２８ｅが構成される。
【００５６】
次に、図１０と図１９に示すような構造になるまでの工程を説明する。
まず、グルーレイヤ２７とホール２８ｃ，２８ｅの上に、膜厚６００ｎｍのAl-Cu 膜２９ａと膜厚１００ｎｍのTiN 膜２９ｂを順に形成する。なお、グルーレイヤ２７が第４の層間絶縁膜２６上から除去される場合には、Al-Cu 膜２９ａの下にはTiN 膜（不図示）が形成される。
【００５７】
続いて、Al-Cu 膜２９ａとTiN 膜２９ｂとグルーレイヤ２７をパターニングして、周辺回路領域Ｂのプラグ２８ｃに接続される配線３０ａを形成するとともに、メモリセル領域Ａには強誘電体キャパシタ２０を覆う第３の保護膜３０ｂを形成する。第３の保護膜３０ｂは、図１９に示すように、上側のプラグ２６ｅ、接地用配線２５ｅ、コンタクトプラグ１３ｆ、第２のｐウェル３ｂを介してシリコン基板１に電気的に接続される。なお、周辺回路領域Ｂにおいてビア２８ｃに接続される配線３０ａは、三層目の金属配線である。
【００５８】
ところで、第３の保護膜３０ｂに接続される上側のプラグ２６ｃとコンタクトプラグ１３ｆの配置を概略的に示すと、図２１のようになる。
図２１には、１つのチップに形成されるロジック混載のＦｅＲＡＭの配置が示されており、ＦｅＲＡＭ回路内ではメモリセル領域Ａに隣接して周辺回路領域Ｂが配置される。メモリセル領域Ａにおいて強誘電体キャパシタセルはいくつかのブロックで仕切られ、ブロックとブロックの間に上側のプラグ２８ｃが配置される。本実施形態のＦｅＲＡＭでは１６個の上側のプラグ２８ｃが形成される。さらに、上側のプラグ２８ｃは接地用配線２５ｅに接続され、その接地用配線２５ｅの下に接続されるコンタクトプラグ１３ｆは上側のプラグ２８ｃとは異なる位置であって上側のプラグ２８ｃよりも多く（例えば、２５０個程度）形成されている。
【００５９】
図２１に示したメモリセル領域Ａの破線領域において、第３の保護膜３０ｂは例えば図２２のような形状を有し、メモリセル領域Ａの全体を覆うような平面形状となっている。なお、図２２において絶縁膜は省略されている。
以上のような第３の保護膜３０ｂの形成の後に、図１１と図２０に示すように、ＴＥＯＳを用いるプラズマＣＶＤ法により、第３の保護膜３０ｂと三層目の配線３０ａを覆うSiO2よりなる第１のカバー絶縁膜３１を例えば２００ｎｍの厚さに形成する。さらに、シランとアンモニウムを用いるプラズマＣＶＤ法により、窒化シリコンよりなる第２のカバー絶縁膜３２を第１のカバー絶縁膜３１上に例えば５００ｎｍの厚さに形成する。
【００６０】
以上のような工程により、強誘電体キャパシタ２０を有するＦｅＲＡＭの基本的な構造が形成される。
なお、第１の保護膜１９又は第２の保護膜２３の構成材料については、アルミナに限られるものではなく、水素を通し難い絶縁材料、例えばＰＺＴ、TiO2、AlN 、Si3N4 、SiONであってもよい。また、第２の保護膜２３と第３の保護膜３０ｂの間に２層以上の配線を形成してもよい。
【００６１】
上記した実施形態によれば、上側のプラグ２８ｃ，２８ｅを構成するタングステン膜２８を形成する際に、強誘電体キャパシタ２０は、アルミナよりなる第１及び第２の保護膜２３で覆われているので、タングステン形成に使用される還元性ガスによって劣化されることが防止される。また、窒化シリコンよりなる第２のカバー絶縁膜３２を形成する際に、強誘電体キャパシタ２０は、第１及び第２の保護膜１９，２３と金属製の第３の保護膜３０ｂによって覆われているので、窒化シリコン形成に使用される還元性ガスによって劣化されることが防止される。
【００６２】
そのような第１、第２及び第３の保護膜１９，２３，３０ｂによる強誘電体キャパシタ２０の還元防止効果等について、以下に詳細に説明する。
（ｉ）保護膜の層数の違いによる強誘電体キャパシタのインプリント特性への影響
第１、第２及び第３の保護膜１９，２３，３０ｂの組み合わせを変えることによる強誘電体キャパシタ２０のインプリント特性への影響を調査したところ、表２に示すような結果が得られた。
【００６３】
【表２】
0004025829.tif 000003
【００６４】
表２において、ΔＱ(88)は、強誘電体キャパシタ２０を形成した直後のＱ(88)からプロセスアウト後のＱ(88)を引いた値を表している。即ち、ΔＱ(88)が小さいほどプロセス劣化が少ないことを表している。
なお、Ｑは、２トランジスタ／２キャパシタタイプの２対の強誘電体キャパシタに逆信号を書き込んだ時の分極電荷量の差を表し、Ｑ(88)は、強誘電体キャパシタを１５０℃で８８時間ベーキングした後のＱ値を示している。そのＱの測定は、強誘電体キャパシタ２０に５Ｖの電圧を印加して行われている。
【００６５】
表２において、第２及び第３の保護膜２３，３０ｂを形成せずに第１の保護膜１９だけを用いた場合、ΔＱ(88)は５．４μＣ／ｃｍ2 となって、強誘電体キャパシタ２０にプロセス劣化が生じていることがわかる。
また、第１、第２又は第３の保護膜１９，２３，３０ｂのいずれか１つを用いた場合のそれぞれを比較すると、第１の保護膜１９のΔＱ(88)が一番小さく、以下、第２の保護膜２３、第３の保護膜３０ｂとなるに従いΔＱ(88)が大きくなってインプリント特性が悪くなっている。
【００６６】
従って、１つの保護膜だけを選択する場合には、強誘電体キャパシタ２０に対してなるべく近い位置に保護膜を形成する方が有利であることがわかる。
単層では、プロセル劣化抑制効果の小さい第３の保護膜３０ｂは、第１の保護膜１９と併用することによりΔＱ(88)を８割以上減少させることができ、インプリント特性を大幅に改善することができる。同様に、第２の保護膜２３も第１の保護膜１９と併用することによりΔＱ(88)を７割以上減少させることができる。このように、強誘電体キャパシタ２０直上の保護膜である第１の保護膜１９とそれより上方の第２又は第３保護膜２３，３０ｂを組み合わせることにより、それぞれ単体の場合よりも大きなプロセス劣化抑制効果を得ることができる。
【００６７】
さらに、第１、第２及び第３の保護膜１９，２３，３０ｂの全てを組み合わせると、ΔＱ(88)は０．１μＣ／ｃｍ2 となって、強誘電体キャパシタ２０上の多層配線形成のプロセス劣化を完全に抑制できるという大きなメリットがある。
ところで、単層では第３の保護膜３０ｂのΔＱ(88)は、第２の保護膜２３のΔＱ(88)よりも約２倍大きい。
【００６８】
もし、単純な保護膜の組み合わせ効果だと仮定すると、第１及び第２の保護膜１９，２３を用いた場合のＱ値よりも、第１及び第３の保護膜１９，３０ｂの場合のＱ値の方が大きいことが予想される。
しかし、第１及び第２の保護膜１９，２３を用いた場合のＱ値と、第１及び第３の保護膜１９，３０ｂの場合のＱ値はほぼ同じ値となっている。よって、単純には、それらの保護膜１９，２３，３０ｂの組み合わせからは、予想し得ない効果が起きている。
【００６９】
保護膜１９，２３，３０ｂの上側の膜を形成するプロセスの熱により、保護膜１９，２３，３０ｂの下の膜は蒸し焼き状態になって、層間絶縁膜に含まれている水分が下に拡散して強誘電体キャパシタ２０の劣化を引き起こす。
したがって、２つの保護膜を使用するときには、強誘電体キャパシタ２０の直上で上からの水分をブロックする第１の保護膜１９が重要な役割を果たす。しかも、第１の保護膜１９から第２又は第３の保護膜２３，３０ｂまでの間の各層間絶縁膜を十分に脱水処理をすることが必須となることから、本実施形態では、第１の保護膜１９と第２の保護膜２３の間に挟まれた第２の層間絶縁膜２１の脱水処理と、第１の保護膜１９と第３の保護膜３０ｂの間に挟まれた第３及び第４の層間絶縁膜２４，２６の脱水処理には、脱水効果が優れている３５０℃のN2O プラズマアニールを用いている。
【００７０】
表２によれば、層間絶縁膜の含有水分を第１の保護膜１９でブロックする効果は、第１の保護膜１９を第３の保護膜３０ｂの下に形成した場合に顕著に現れている。
以上のことから、第１の保護膜１９と第２の保護膜２３の組み合わせの場合のΔＱ(88)と、第１の保護膜１９と第３の保護膜３０ｂの組み合わせの場合のΔＱ(88)とが殆ど同じ値になる理由は、２つの保護膜の間にある層間絶縁膜の含有水分の影響を第１の保護膜１９が抑制している効果が働いているからである。
【００７１】
しかし、第１の保護膜１９だけでは、第２のカバー膜３１を形成する際の還元ガスに対して強誘電体キャパシタ２０の劣化を十分に防ぐことはできない。
従って、強誘電体キャパシタ２０の劣化を十分に抑えるためには、第１の保護膜１９は必須であって、且つ、第２の保護膜２３か第３の保護膜３０ｂの少なくとも一方が必要となる。
（ii）保護膜を構成するアルミナの成膜方法の違いによる強誘電体キャパシタのインプリント特性への影響
第１、第２の保護膜１９，２３を構成しているアルミナの成膜方法の違いによるインプリント特性への影響を表３に示す。
【００７２】
【表３】
0004025829.tif 000004
【００７３】
表３において、ＲＦアルミナとはＲＦスパッタ装置を用いて成膜されたアルミナであり、ヘリコンスアルミナとはヘリコンスパッタ装置を用いて成膜されたアルミナである。ヘリコンスパッタ装置は、ターゲット上にＲＦコイルを配置してプラズマ密度を高くする構造を有するために、ＲＦスパッタ装置を用いた場合よりも緻密なアルミナが成膜できる。
【００７４】
表３の実験のために使用したヘリコンスパッタ装置によるアルミナの成膜条件は、チャンバ内の圧力を１mTorr 、ターゲットの高周波印加パワーを６００Ｗ、ＲＦコイルへの印加パワーを６０Ｗに設定し、ターゲットとしてアルミターゲットを使用し、また、チャンバ内にはアルゴンガスを２０sccm、酸素（O2）ガスを７．６sccmの流量で導入した。
【００７５】
表３では、強誘電体キャパシタ２０に３Ｖの電圧を印加してＱを測定した。３Ｖの低電圧の評価は、ＦｅＲＡＭの低電圧駆動を考慮して行われた。
３Ｖの低電圧印加による強誘電体キャパシタの評価を行うと、ＲＦアルミナの場合には、第１の保護膜１９の上に第２の保護膜２３を形成してもインプリント特性はさほど改善されていない。これに対して、ヘリコンアルミナを用いると、第１の保護膜１９の上に第２の保護膜２３を形成することによるインプリント特性の改善が見られる。
【００７６】
また、第１、第２及び第３の保護膜１９，２３，３０ｂを全て採用した構造では、強誘電体キャパシタ２０のインプリント特性は、ＲＦアルミナよりもヘリコンアルミナの方がインプリント特性が優れている。
以上のことから、ＦｅＲＡＭを低電圧動作させる場合には、ＲＦアルミナよりもヘリコンアルミナから第１及び第２の保護膜１９，２３を形成した方が有効であることがわかる。
（iii)第２の保護膜の膜厚の違いによる強誘電体キャパシタのインプリント特性への影響
第２の保護膜２３の膜厚の相違による強誘電体キャパシタのインプリント特性への影響を調べたところ、表４に示す結果が得られた。
【００７７】
【表４】
0004025829.tif 000005
【００７８】
表４は、第２の保護膜２３をＲＦアルミナから構成した場合の評価である。また、第３の保護膜３０ｂは用いられていない。さらに、強誘電体キャパシタ２０に５Ｖの電圧を印可してＱの測定を行った。
表４によれば、第２の保護膜２３が無い場合（膜厚＝０）に比べて、その膜厚が１５ｎｍ以上あると、強誘電体キャパシタ２０のインプリント特性が明らかに向上した。膜厚は厚い方が良いが、Ｑ(88)とＱレートの値に大きな差はない。また、その膜厚を１０ｎｍとすれば、カバレッジがあまり良くないので、表面の段差が大きな強誘電体キャパシタ２０の上を完全に覆うことができないというおそれがある。
（iv）第３の保護絶縁膜の電位の違いによる強誘電体キャパシタのリテンション特性への影響
導電膜からなる第３の保護膜３０ｂの電位の違いによる強誘電体キャパシタ２０のリテンション特性への影響を表５に示す。
【００７９】
【表５】
0004025829.tif 000006
【００８０】
上記したように第３の保護膜３０ａは、三層目の配線３０ａと同じ金属膜から構成されている。また、図２１に示したように、強誘電体キャパシタ２０は、第３の保護膜３０ａによって覆われている構造となっている。
そのような第３の保護膜３０を図２０に示したようにシリコン基板１に電気的に接続してアース電位とした場合と、第３の保護膜３０をビア２８ｅに接続せずにフローティング電位とした場合の２つの状態でリテンション特性を評価した。
【００８１】
リテンション特性は、１５０℃の高温に放置した強誘電体キャパシタの信号が正常に読み書きできるか否かにより評価した。
それぞれの構造の実デバイスを樹脂パッケージ（不図示）に５０チップ組み込んだ。なお、表５の実験に使用したチップに形成された半導体記憶装置では第２の保護膜２３を形成しない構造を採用している。
【００８２】
表５に示したように、第３の保護膜３０ｂをフローティングにした場合とアース電位にした場合のいずれの条件でも、５０４時間までの高温放置では問題なく強誘電体キャパシタ２０の信号を読み書きすることができた。
しかし、１０００時間を超えると、フローティング電位のものが急激に不良率が増加する一方で、アース電位のものも不良チップが１個発生したが、明らかにフローティング電位としたものよりは不良率が少なくなっている。
【００８３】
そのように第３の保護膜３０ｂをアース電位にすることにより、強誘電体キャパシタ２０の不良率が低減する理由は２つあると考える。
第１は、特開平７−１５３９２１号公報及び特開平２−５４１６号公報にあるように湿気浸透を抑えるためである。これにより強誘電体キャパシタ２０の劣化を防いでいる。しかし、正確には、窒化シリコンよりなる第２のカバー膜３２の成膜中に使用する水素イオンの侵入を抑えるためであり、「水素イオン」の侵入の防止は、厳密な意味では特開平７−１５３９２１号公報の「水素原子」や「湿気」の侵入防止とは異なる。
【００８４】
第２は、第３の保護膜３０ｂをアース電位にすることにより、第３の保護膜３０ｂを介してビット線２５ａとビット線２５ａの間に起こる相互誘導（mutual coupling)を無くし、ビット線２５ａ電位のふらつきを抑えるという効果である。即ち、第３の保護膜３０ｂをフローティング電位とした場合に強誘電体キャパシタ２０の不良率が多いのは、このビット線２５ａ電位のふらつきが原因である。即ち、強誘電体キャパシタ２０の劣化に伴ってビット線２５ａの電位のふらつきがリテンション特性に影響を与える。
【００８５】
従って、第３の保護膜３０ｂをアース電位とすることにより、ビット線２５ａの相互間の相互誘導を第３の保護膜３０ｂによって抑制することは、特開平７−１５３９２１号公報及び特開平２−５４１６号公報に記載されているような「帯電した電荷を除去すること」や「静電気を効果的に取り除く」といった効果とは異なるメカニズムである。
【００８６】
なお、特開平７−１５３９２１号公報及び特開平２−５４１６号公報では、プレートの下の層間絶縁膜が脱水処理されたものであることや、アース電位であるプレートの下にビット線を形成することについては何ら記載されていない。
以上のように、強誘電体キャパシタ２０のリテンション性能を上げるには、第３の保護膜３０ｂの電位をアースすることが有効であることがわかった。
（ｖ）第３の保護膜のパターンについて
第３の保護膜３０ｂの形状については、図２２において、メモリセル領域Ａの単体を覆うような形状になっている。しかし、第３の保護膜３０ｂは、少なくとも各強誘電体キャパシタ２０を覆うことが必要であるので、図２３，図２４及び図２５に示すような形状としてもよい。
【００８７】
図２３に示す金属製の第３の保護膜３０ｂは、強誘電体キャパシタ２０の下部電極１６ａに平行で且つ上部電極１８ａを覆う形状に形成されている。そして、第３の保護膜３０ｂは、図２０に示した構造によりアース電位となっている。
図２４に示す金属製の第３の保護膜３０ｂは、ビット線２５ａに平行であり且つ強誘電体キャパシタ２０の少なくとも上部電極１８ａを覆う形状に形成されている。そして、第３の保護膜３０ｂは、図２０に示した構造によりアース電位となっている。なお、図２３〜図２５では、絶縁膜とｐウェルは省略して描かれている。
【００８８】
図２５に示す金属製の第３の保護膜３０ｂは、強誘電体キャパシタ２０の少なくとも上部電極１８ａを個々に覆う形状に形成されている。そして、第３の保護膜３０ｂは、図２０に示した構造によりアース電位となっている。
図２３、図２４又は図２５に示した保護膜３０ｂによれば、いずれの形状の第３の保護膜３０ｂもアース電位となっているので、図２２の形状の場合と同様に、強誘電体キャパシタ２０への還元ガスの侵入を防止し、ビット線２５ａ相互間の相互誘導を阻止して、強誘電体キャパシタ２０のリテンション性能を向上することが可能になる。
（付記１）半導体基板の上方に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、
前記キャパシタの上に形成された第１の保護膜と、
前記第１の保護膜と前記キャパシタの上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された第１の配線と、
前記第１の配線上であって少なくとも前記キャパシタを覆う第２の保護膜と、
前記第２の保護膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された第２の配線と、
前記第２の配線と前記第２の絶縁膜の上に形成された第３の絶縁膜と
を有することを特徴とする半導体装置。
（付記２）前記第３の絶縁膜の上であって少なくとも前記キャパシタの前記上部電極の上方に形成され、且つアース電位となる第３の保護膜をさらに有することを特徴とする付記１に記載の半導体装置。
（付記３）半導体基板の上方に形成された下部電極と強誘電体材料又は高誘電体材料よりなる誘電体膜と上部電極とからなるキャパシタと、
前記キャパシタの上に形成された第１の保護膜と、
前記第１の保護膜と前記キャパシタの上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成された第１の配線と、
前記第１の配線と前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に形成された第２の配線と、
前記第２の配線と前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第３の絶縁膜であって少なくとも前記キャパシタの前記上部電極の上方に形成され且つアース電位となる第３の保護膜と
を有することを特徴とする半導体装置。
（付記４）前記第１の保護膜、第２の保護膜は、アルミナ、ＰＺＴ、酸化チタン、窒化アルミニウム、窒化シリコン、窒化酸化シリコンのいずれかから形成されていることを特徴とする付記１又は付記３に記載の半導体装置。
（付記５）前記第２の保護膜の前記アルミナは、１５ｎｍ以上の膜厚を有することを特徴とする付記４に記載の半導体装置。
（付記６）前記第３の保護膜は、チタン膜或いは窒化チタン膜を含むアルミニウム含有膜の積層構造を有することを特徴とする付記１又は付記３に記載の半導体装置。
（付記７）前記第２の保護膜は、前記キャパシタが複数配置されているメモリセル領域の全体を覆うことを特徴とする付記１、付記２又は付記３に記載の半導体装置。
（付記８）前記第３の保護膜は、前記キャパシタが複数形成された領域をブロック毎又は全体に形成されていることを特徴とする付記２又は付記３に記載の半導体装置。
（付記９）前記第３の絶縁膜の上には、前記第３の保護膜と同じ導電膜から構成される第３の配線が形成されていることを特徴とする付記２又は付記３に記載の半導体装置。
（付記１０）前記第３の配線は、前記第３の絶縁膜に埋め込まれたプラグを介して前記第２の配線に接続されることを特徴とする付記９に記載の半導体装置。
（付記１１）前記第２絶縁膜と前記第３の絶縁膜は、それぞれ脱水処理が施されていることを特徴とする付記１、付記２又は付記３に記載の半導体装置。
（付記１２）前記脱水処理は、N2O プラズマアニールによることを特徴とする付記１１に記載の半導体装置。
（付記１３）前記キャパシタは、前記半導体基板に形成された不純物拡散層を有するトランジスタを覆う第４の絶縁膜の上に形成され、
前記キャパシタの前記上部電極は、前記第１の配線を介して前記不純物拡散層に接続されている
ことを特徴とする付記１、付記２又は付記３に記載の半導体装置。
（付記１４）半導体基板に形成された第１及び第２の不純物拡散層と、前記半導体基板に形成された電極を有するトランジスタを形成する工程と、
前記トランジスタを覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第１の導電膜、強誘電体又は高誘電体膜、第２の導電膜を順次形成する工程と、
前記第２の導電膜をパターニングしてキャパシタの上部電極を形成する工程と、
前記強誘電体又は高誘電体膜をパターニングして前記キャパシタの誘電体膜を形成する工程と、
前記上部電極と前記誘電体膜を覆う第１の保護膜を形成する工程と、
前記第１の保護膜を少なくとも前記上部電極及び前記誘電体膜の上に残す工程と、
前記第１の導電膜をパターニングして前記キャパシタの下部電極を形成する工程と、
前記第１の絶縁膜と前記第１の保護膜の上に第２の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜をパターニングして前記上部電極の上に第１のホールを形成し、前記第１の不純物拡散層の上に第２のホールを形成する工程と、
前記第１とホールと前記第２のホールを通して前記上部電極と前記第１の不純物拡散層を電気的に接続する第１の配線を前記第２の絶縁膜の上に形成する工程と、
少なくとも前記キャパシタを覆う第２の保護膜を前記第１の配線と前記第２の絶縁膜の上に形成する工程と、
前記第２の保護膜を覆う第３の絶縁膜を形成する工程と、
前記第１、第２及び第３の絶縁膜をパターニングして前記キャパシタの側方に接地用ホールを形成する工程と、
前記第３の絶縁膜の上に第２の配線を形成するとともに前記接地用ホールを通して前記半導体基板に電気的に接続される接地用配線を形成する工程と、
前記第２の配線及び前記接地用配線を覆う第４の絶縁膜を第３の絶縁膜上に形成する工程と、
前記第４の絶縁膜の上に第３の導電膜を形成する工程と、
前記第３の導電膜をパターニングすることにより、前記第４の絶縁膜のうち少なくとも前記キャパシタの上方に形成されて前記接地用配線に電気的に接続される第３の保護膜と、第３の配線とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１５）前記第２の絶縁膜と前記第３の絶縁膜と前記第４の絶縁膜のそれぞれの成膜後に脱水処理を施すことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６）前記脱水処理は、N2O プラズマアニールによってなされることを特徴とする付記１５に記載の半導体装置の製造方法。
（付記１７）還元ガスを用いてカバー絶縁膜を前記第３の保護膜の上に形成する工程をさらに有することを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１８）前記第１及び前記第２の保護膜は、アルミナから形成されることを特徴とする付記１４記載の半導体装置の製造方法。
（付記１９）前記第１の保護膜と第２の保護膜の少なくとも一方は、ヘリコンスパッタ法によって形成されることを特徴とする付記１４に記載の半導体装置の製造方法。
【００８９】
【発明の効果】
以上述べたように本発明によれば、強誘電体又は高誘電体キャパシタ表面（少なくとも上部電極とその周辺）を第１の保護膜で覆い、キャパシタの上に形成される第１の配線の上でキャパシタを覆う第２の保護膜を形成し、さらに、第２の保護膜の上方に第２の配線を形成し、その第２の配線の上方で強誘電体キャパシタを覆う第３の保護膜を形成するとともに、第３の保護膜をアース電位に設定するようにし、少なくとも第１の保護膜と第２の保護膜、又は第１の保護膜と第３の保護膜を用いている。
【００９０】
これによれば、強誘電体又は高誘電体キャパシタの上方で還元雰囲気を用いて絶縁膜や導電膜を形成したりエッチングを行っても、それらの処理を行う膜の下に存在する第１、第２又は第３の保護膜によって還元雰囲気からキャパシタの強誘電体膜又は高誘電体膜を保護することができる。従って、強誘電体キャパシタのインプリント特性を良好にし、ＦｅＲＡＭ特有のリテンション性能を改善することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その１）である。
【図２】図２(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その２）である。
【図３】図３(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その３）である。
【図４】図４(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その４）である。
【図５】図５(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その５）である。
【図６】図６は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その６）である。
【図７】図７は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その７）である。
【図８】図８は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その８）である。
【図９】図９は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その９）である。
【図１０】図１０は本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その１０）である。
【図１１】図１１は本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その１１）である。
【図１２】図１２(a),(b) は、本発明の実施形態に係る半導体装置のワード線の延在方向の製造工程を示す断面図（その１）である。
【図１３】図１３(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その２）である。
【図１４】図１４(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その３）である。
【図１５】図１５(a),(b) は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その４）である。
【図１６】図１６は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その５）である。
【図１７】図１７は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その６）である。
【図１８】図１８は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その７）である。
【図１９】図１９は、本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その８）である。
【図２０】図２０は本発明の実施形態に係る半導体装置のビット線の延在方向の製造工程を示す断面図（その９）である。
【図２１】図２１は、本発明の実施形態に係る半導体装置の回路配置図である。
【図２２】図２２は、本発明の実施形態に係る半導体装置の第３の保護膜と各導電パターンとの配置関係を示す平面図（その１）である。
【図２３】図２３は、本発明の実施形態に係る半導体装置の第３の保護膜と各導電パターンとの配置関係を示す平面図（その２）である。
【図２４】図２４は、本発明の実施形態に係る半導体装置の第３の保護膜と各導電パターンとの配置関係を示す平面図（その３）である。
【図２５】図２５は、本発明の実施形態に係る半導体装置の第３の保護膜と各導電パターンとの配置関係を示す平面図（その４）である。
【符号の説明】
１…シリコン（半導体）基板、２…阻止分離絶縁膜、３ａ，３ｂ…ｐウェル、４…ｎウェル、５…ゲート絶縁膜、６ａ〜６ｃ…ゲート電極、７…引出電極、８ａ，８ｂ…ｎ型不純物拡散領域、９…ｐ型不純物拡散領域、１０…サイドウォール、１１…層間絶縁膜、１２ａ〜１２ｅ…ホール、１３ａ〜１３ｅ…コンタクトプラグ、１４…SiON膜、１５…SiO2膜、１６…第１の導電膜、１６ａ…下部電極、１７…強誘電体膜、１７ａ…誘電体膜、１８…第２の導電膜、１８ａ…上部電極、１９…第１の保護膜、２０…キャパシタ、２１…層間絶縁膜、２２ａ，２２ｂ…局所配線（一層目の配線）、２３…第２の保護膜、２４…層間絶縁膜、２４ａ〜２４ｆ…ホール、２５ａ…ビット線、２５ｂ〜２５ｄ…配線、２６…層間絶縁膜、２６ｃ，２６ｅ…ホール、２７…グルーレイヤ、２８…タングステン膜、２８ｃ，２８ｅ…プラグ、２９ａ…アルミニウム銅膜、２９ｂ…窒化チタン膜、３０ｂ…第３の保護膜、３０ａ…配線、３１，３２…カバー膜、Ａ…メモリセル領域、Ｂ…周辺回路領域。
【図１】
0004025829.tif 000007
【図２】
0004025829.tif 000008
【図３】
0004025829.tif 000009
【図４】
0004025829.tif 000010
【図５】
0004025829.tif 000011
【図６】
0004025829.tif 000012
【図７】
0004025829.tif 000013
【図８】
0004025829.tif 000014
【図９】
0004025829.tif 000015
【図１０】
0004025829.tif 000016
【図１１】
0004025829.tif 000017
【図１２】
0004025829.tif 000018
【図１３】
0004025829.tif 000019
【図１４】
0004025829.tif 000020
【図１５】
0004025829.tif 000021
【図１６】
0004025829.tif 000022
【図１７】
0004025829.tif 000023
【図１８】
0004025829.tif 000024
【図１９】
0004025829.tif 000025
【図２０】
0004025829.tif 000026
【図２１】
0004025829.tif 000027
【図２２】
0004025829.tif 000028
【図２３】
0004025829.tif 000029
【図２４】
0004025829.tif 000030
【図２５】
0004025829.tif 000031