(57)【特許請求の範囲】
【請求項１】
走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、
前記トランジスタのチャネルとなる領域と前記蓄積容量の第１電極となる領域の半導体層を形成する工程と、
前記半導体層上に第１絶縁膜を形成する工程と、
少なくとも前記チャネルとなる領域を第１レジストで覆い、前記第１電極となる領域に第１イオン注入する工程と、
前記第１レジストを除去する工程と、
前記チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成する工程と、
しかる後に、前記チャネルとなる領域と前記第１電極となる領域の両方に、前記第１絶縁膜及び前記第２絶縁膜を介して、第１イオン注入と異なる不純物濃度の第２イオン注入する工程と、
第２絶縁膜上にゲート電極及び蓄積容量の第２電極を形成する工程と
を有することを特徴とするアクティブマトリクス基板の製造方法。
【請求項２】
前記第２イオン注入する工程において、前記チャネルとなる領域と前記第１電極となる領域の両方に第２イオンを注入することを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
【請求項３】
前記第１レジストを除去する工程の前に、前記第１絶縁膜を選択的に除去する工程を有することを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。
【請求項４】
互いに対向する一対の基板間に電気光学材料を有する電気光学装置の製造方法であって、前記一対の基板のうちの一方が、請求項１から３のいずれか一項に記載のアクティブマトリクス基板の製造方法により作製されたアクティブマトリクス基板であることを特徴とする電気光学装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法、及び電気光学装置とその製造方法に関し、特に、蓄積容量に用いる絶縁膜の初期欠陥を防ぐため等に好適なものに関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ(Thin Film Transistor：以下適宜ＴＦＴと略称する）駆動によるアクティブマトリクス駆動方式の電気光学装置（例えば、液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板であるアクティブマトリクス基板上に設けられている。
【０００３】
従来の液晶装置等に用いられるアクティブマトリクス基板では、ＴＦＴの他に、保持された画像信号がリークするのを防ぐために、画素電極と対向電極との間に形成される液晶容量と並列に蓄積容量を付加する場合がある。このアクティブマトリクス基板を製造する場合、図８の（ａ）に示すように、ガラス基板４１上に絶縁層４２を介して形成したポリシリコン層の半導体層８に、互いに必要とされる不純物濃度が異なるＴＦＴのチャネル領域及び蓄積容量の下部電極を形成するために２度のイオン注入を行っている。すなわち、図８の（ｂ）に示すように、パターニングされ表面にゲート絶縁膜１４４が成膜された半導体層８にレジスト４７Ａでマスク処理を施し、下部電極４６（接続部４５を含む）となる領域Ａｃの半導体層８にゲート絶縁層１４４を介してドナーをイオン注入によりドーピングする。このときのドーピング条件は、電極として機能させるために半導体層８の不純物濃度を高濃度にする必要から、例えば、31Ｐのドーズ量が５×１０15〜８×１０15／ｃｍ2程度であり、注入エネルギーとしては、５０〜８０ｋｅＶ程度の高いレベルが必要とされる。
【０００４】
次に、レジスト４７Ａを除去した後に、図８の（ｃ）に示すように、半導体層８にゲート絶縁層１４４を介してドナーをイオン注入によりドーピングする。このときのドーピング条件は、ＴＦＴのしきい値の調整（フラットバンド電圧の調整）を行うために半導体層８の不純物濃度を低濃度にする必要から、例えば、31Ｐのドーズ量が１×１０12〜１×１０13／ｃｍ2程度であり、注入エネルギーとしては、３０〜６０ｋｅＶ程度の低いレベルが必要とされる。なお、スルー膜としてゲート絶縁層１４４を介してイオン注入を行うのは、半導体層８にイオン注入により汚染物が直接打ち込まれたりダメージが生じてしまい、半導体層中に格子欠陥や電荷の準位が発生することを防止するためである。
【０００５】
また、別の製造方法としてパターニングされた半導体層８にレジスト４７Ａでマスク処理を施し、下部電極４６（接続部４５を含む）となる領域Ａｃの半導体層８に直接ドナーをイオン注入によりドーピングする。このときのドーピング条件は、電極として機能させるために半導体層８の不純物濃度を高濃度にする必要から、例えば31Ｐのドーズ量が１×１０15〜３×１０15／ｃｍ2程度であり、注入エネルギーとしては、１０〜３０ｋｅＶ程度で良い。
【０００６】
次に、レジスト４７Ａを除去した後に、ゲート絶縁膜１４４を介して半導体層８にレジストで新たにマスク処理を施し、ＴＦＴとなる領域Ａｔの半導体層８にゲート絶縁層１４４を介してドナーをイオン注入によりドーピングする。このときのドーピング条件は、ＴＦＴのしきい値の調整（フラットバンド電圧の調整）を行うために半導体層８の不純物濃度を低濃度にする必要から、例えば31Ｐのドーズ量が１×１０11〜１×１０12／ｃｍ2程度であり、注入エネルギーとしては、１０〜３０ｋｅＶ程度の低いレベルが必要とされる。
この製造方法は、注入ドーズ量、エネルギー共に低いので、半導体中に格子欠陥を発生させず、また注入後に欠陥の無い酸化膜を形成することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のアクティブマトリクス基板に関する技術では、以下の課題が残されている。すなわち、蓄積容量の下部電極を形成するためのイオン注入は、半導体層８の不純物濃度を高濃度にする必要から、高ドーズ量と高注入エネルギーでイオンを打ち込まなければならず、スルー膜であるゲート絶縁膜１４４に欠陥やダメージが生じて蓄積容量が不良になり、アクティブマトリクス基板としての歩留まりが低下してしまうおそれがあった。また、ＴＦＴとなる領域Ａｔは、レジスト４７Ａで保護されているが、このレジストの表面が焼き付いてレジストを除去する際に剥がれ難くなる不都合があった。また、スルー膜を用いずゲート酸化膜成膜前にイオンドーピングを行えばイオンドーピングの注入エネルギー及びドーズ量を低く設定することが可能であるが、この場合、シリコン表面に不純物が偏析したり、汚染物をシリコン中に直接打ち込んだりする不具合が生じる。また、しきい値の調整（フラットバンド電圧の調整）を行う２回目のイオン注入では、より低注入エネルギー及び低ドーズ量で行う必要が生じ、ビームが安定し難く、ドーピングの面内均一性が取り難いという不都合が生じてしまう。
【０００８】
本発明は、前述の課題に鑑みてなされたもので、イオン注入に起因する絶縁膜の初期欠陥やダメージを低減させて歩留まりを向上させることができるアクティブマトリクス基板とその製造方法、及び電気光学装置とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明のアクティブマトリクス基板の製造方法は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記トランジスタのチャネルとなる領域と前記蓄積容量の第１電極となる領域の半導体層を形成する工程と、前記半導体層上に第１絶縁膜を形成する工程と、少なくとも前記チャネルとなる領域を第１レジストで覆い、前記第１電極となる領域に第１イオン注入する工程と、前記第１レジストを除去する工程と、前記チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成する工程と、しかる後に、前記チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入する工程と、第２絶縁膜上にゲート電極及び蓄積容量の第２電極を形成する工程とを有することを特徴とする。
【００１０】
このアクティブマトリクス基板の製造方法では、第１イオン注入する工程において、少なくともチャネルとなる領域を第１レジストで覆い、第１電極となる領域に第１イオン注入するので、高い不純物濃度が必要となる第１電極を形成するためのイオン注入を第１絶縁膜だけの状態、すなわち薄い絶縁膜を介して行うことができ、低注入エネルギー及び低ドーズ量の条件で絶縁膜にダメージを与えず、かつレジストの焼き付けも低減されてその除去が容易になる。そして、第１イオン注入する工程後に第１レジストを除去し、さらにチャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成し、しかる後に、チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入するので、しきい値の調整（フラットバンド電圧の調整）のために行う２回目のイオン注入において、第２絶縁膜が積層され厚くなったゲート絶縁膜を介してイオン注入を行うことになり、第１絶縁膜だけの場合に比べて注入エネルギーやドーズ量を低くする必要が無く、安定したビームで面内均一性の高いドーピングが可能になる。
【００１１】
また、本発明のアクティブマトリクス基板の製造方法は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記トランジスタのチャネルとなる領域と前記蓄積容量の第１電極となる領域の半導体層を形成する工程と、前記半導体層上に第１絶縁膜を形成する工程と、少なくとも前記チャネルとなる領域を第１レジストで覆い、前記第１電極となる領域に第１イオン注入する工程と、前記第１レジストを除去する工程と、前記チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入する工程と、しかる後に、前記チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成する工程と、第２絶縁膜上にゲート電極及び蓄積容量の第２電極を形成する工程とを有することを特徴とする。
【００１２】
このアクティブマトリクス基板の製造方法では、上記発明と同様に、第１イオン注入する工程において、少なくともチャネルとなる領域を第１レジストで覆い、第１電極となる領域に第１イオン注入するので、低注入エネルギー及び低ドーズ量の条件で絶縁膜にダメージを与えず、かつレジストの焼き付けも低減されてその除去が容易になる。さらに、チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入し、しかる後に、チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成するので、２回のイオン注入後に第２絶縁膜が形成されることから第２絶縁膜にイオン注入によるダメージを与えることがない。
【００１３】
また、本発明のアクティブマトリクス基板の製造方法は、前記第２イオン注入する工程において、前記第１電極を第２レジストで覆うことが好ましい。このアクティブマトリクス基板の製造方法では、蓄積容量の容量用絶縁膜となる絶縁膜が第２レジストで保護されて第２イオン注入によるダメージを受けないことからイオン注入による初期欠陥が低減される。
【００１４】
また、本発明のアクティブマトリクス基板の製造方法は、前記第２イオン注入する工程において、前記チャネルとなる領域と前記第１電極となる領域の両方に第２イオンを注入することが好ましい。このアクティブマトリクス基板の製造方法では、チャネルとなる領域と第１電極となる領域の両方に第２イオンを注入することにより、第１電極となる領域にマスク処理を施す必要がなく、工程数を削減することができる。
【００１５】
さらに、本発明のアクティブマトリクス基板の製造方法は、前記第１レジストを除去する工程の前に、前記第１絶縁膜を選択的に除去する工程を有することが好ましい。このアクティブマトリクス基板の製造方法では、第１レジストを除去する前に第１絶縁膜を選択的に除去するので、第１電極上の第１絶縁膜が除去され、第１電極上に直接第２絶縁膜が形成されることになり、第２絶縁膜だけで容量用絶縁膜を構成することができる。すなわち、容量用絶縁膜をゲート絶縁膜より薄くすることが容易にでき、蓄積容量の単位面積当たりの容量が向上し、その占有面積を小さくすることもできるとともに、イオン注入の影響が少ない良質な第２絶縁膜だけで容量用絶縁膜を形成することができる。
【００１６】
本発明のアクティブマトリクス基板は、上記本発明のアクティブマトリクス基板の製造方法により作製されたことを特徴とする。
【００１７】
このアクティブマトリクス基板では、上記本発明のアクティブマトリクス基板の製造方法により作製されているので、絶縁膜の初期欠陥等が低減された蓄積容量を有するアクティブマトリクス基板を実現することができる。
【００１８】
本発明のアクティブマトリクス基板は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記走査線にゲート絶縁膜を介して対向する少なくとも一つのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域と前記蓄積容量の第１電極とが形成された半導体層と、該半導体層上に形成され前記ゲート絶縁膜及び前記蓄積容量の容量用絶縁膜となる第１絶縁膜と、該第１絶縁膜上に形成され第１絶縁膜と共に前記ゲート絶縁膜及び前記容量用絶縁膜となる第２絶縁膜とを備え、前記第１絶縁膜の前記容量用絶縁膜となる部分には、前記第１電極に添加された不純物が添加され、前記第２絶縁膜の前記容量用絶縁膜となる部分には、前記不純物が添加されていないことを特徴とする。
【００１９】
このアクティブマトリクス基板では、第１絶縁膜の容量用絶縁膜となる部分に、第１電極に添加された不純物が添加され、第２絶縁膜の容量用絶縁膜となる部分に、前記不純物が添加されていないので、容量用絶縁膜となる部分の少なくとも第２絶縁膜において欠陥が少なく良質の絶縁膜が得られ、蓄積容量の高い信頼性が得られる。
【００２０】
本発明のアクティブマトリクス基板は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記走査線にゲート絶縁膜を介して対向する少なくとも一つのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域と前記蓄積容量の第１電極とが形成された半導体層と、前記チャネル領域が形成された前記半導体層上に形成され前記ゲート絶縁膜になる第１絶縁膜と、前記第１電極が形成された前記半導体層上に形成され前記蓄積容量の容量用絶縁膜になるとともに前記第１絶縁膜上に形成されて第１絶縁膜と共に前記ゲート絶縁膜になる第２絶縁膜とを備えていることを特徴とする。
【００２１】
このアクティブマトリクス基板では、第１電極が形成された半導体層上に形成され容量用絶縁膜になるとともに第１絶縁膜上に形成されて第１絶縁膜と共にゲート絶縁膜になる第２絶縁膜を備えているので、ゲート絶縁膜が第１絶縁膜及び第２絶縁膜で構成されるのに対し、容量用絶縁膜が第２絶縁膜だけで構成されるので、容量用絶縁膜をゲート絶縁膜より薄くすることができ、蓄積容量の容量を向上させることができる。
【００２２】
本発明の電気光学装置の製造方法は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置の製造方法であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板の製造方法により作製されたアクティブマトリクス基板であることを特徴とする。
【００２３】
また、本発明の電気光学装置は、上記本発明の電気光学装置の製造方法により作製されたことを特徴とする。
【００２４】
これらの電気光学装置の製造方法及び電気光学装置では、上記本発明のアクティブマトリクス基板の製造方法及びアクティブマトリクス基板を用いることにより、絶縁膜の初期欠陥が低減された画素ＴＦＴを有する表示品位の高い液晶装置等の電気光学装置を実現することができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。図１は、本実施形態の液晶装置（電気光学装置）の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。
【００２６】
［液晶装置要部の構成］
本実施形態のＴＦＴアレイ基板（アクティブマトリクス基板）７は、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置である液晶装置に用いられるものである。図１に示すように、このＴＦＴアレイ基板７において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのデュアルゲート構造のＴＦＴ２とからなり、画像信号を供給するデータ線３が当該ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２のゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２７】
なお、ＴＦＴ２は、２つのＴＦＴ２ａ、２ｂが互いのソース領域及びドレイン領域を共通にして直列に接続されているデュアルゲート構造を有している。
このような複数ゲート構造の場合、それぞれのゲート電極となる走査線には同一の信号が印加されるようになっており、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができるものである。
【００２８】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光が変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に補助容量としての蓄積容量５を付加する。例えば画素電極１の電圧は、蓄積容量５によりソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、本実施の形態では、蓄積容量５を形成する方法として、半導体層との間で容量を形成するための配線である容量線（第２電極）６を設けている。
【００２９】
図２に示すように、ＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４及び容量線６（ともに輪郭を実線で示す）が設けられている。すなわち、画素電極１は、走査線４とデータ線３で区画された画素領域に形成されている。
【００３０】
本実施の形態において、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、データ線３と走査線４との交差点の近傍でＵ字状に形成されたＵ字状部８ａが形成されている。すなわち、Ｕ字状部８ａは、走査線４と２度交差して、２つのチャネル領域を形成している。そして、Ｕ字状部８ａは、Ｕ字状部８ａの一端が隣接するデータ線３の方向（紙面右方向）及び当該データ線３に沿う方向（紙面上方向）に長く延びている。
【００３１】
半導体層８のＵ字状部８ａの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。
【００３２】
また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
本実施の形態におけるＴＦＴ２は、半導体層８のＵ字状部８ａで走査線４を２回交差しており、前述したように、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、図２及び図５に示すように、ともにデータ線３に沿って長く延びる半導体層８（下部電極（第１電極）４６）と容量線（第２電極）６とがゲート絶縁層（容量用絶縁膜）４４を挟んで、蓄積容量５が形成されている。なお、ゲート絶縁層４４の詳細な構成については製造方法とともに後述する。
【００３３】
［液晶装置の全体構成］
次に、本実施形態のＴＦＴアレイ基板７を用いた液晶装置４０の全体構成について図３及び図４を用いて説明する。
【００３４】
図３及び図４において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、データ線駆動回路３０及び外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が当該シール材２８によりＴＦＴアレイ基板７に固着されている。
【００３５】
［液晶装置要部の製造プロセス］
次に、本実施形態における液晶装置要部の製造プロセスについて、図５及び図６を参照して説明する。
図５においては、画素内のＴＦＴ２（ＮチャネルＴＦＴ）及び蓄積容量５の製造工程を説明するものであり、図６においては、ＴＦＴ２となる領域Ａｔ及び蓄積容量５となる領域Ａｃにおける製造工程を概略的な要部の断面で説明するものである。
【００３６】
図５の（ａ）に示されるように、第１工程として、ガラス基板４１上に絶縁層４２を形成し、その上に、アモルファスのシリコン層を積層する。その後、シリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層である半導体層８を形成する。
【００３７】
次に、図２、図５の（ｂ）及び図６の（ａ）に示されるように、第２工程として、第１工程で形成された半導体層８をパターニングする。このとき、半導体層８には、図２に示すように、後述する工程で形成するソースコンタクトホール９とドレインコンタクトホール１０との間に、後述する工程で形成する走査線４を２度交差するＵ字状部８ａを形成しておく。
【００３８】
さらに、半導体層８の上にプラズマＣＶＤ法により酸化シリコン膜の第１ゲート絶縁層（第１絶縁膜）４４ａを積層する。この第１ゲート絶縁層４４ａの厚さは、例えば１０〜６０ｎｍ程度である。そして、図５の（ｃ）及び図６の（ｂ）に示されるように、第３工程として、表示領域のうち、接続部４５及び蓄積容量５の下部電極４６となるべき領域Ａｃ以外の領域をレジスト４７ａでマスク処理する。すなわち、第１ゲート絶縁層４４ａ上の少なくともＴＦＴ２になる領域Ａｔに、レジスト４７ａをマスクとしてパターン形成する。このマスク処理後、ドナーとしてのリンイオンＰ+（不純物）をイオン注入装置で第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングする。この第３工程により、上記接続部４５及び下部電極４６が形成される。
【００３９】
このイオン注入は、半導体層８を蓄積容量５の電極とするために、ポリシリコン層の低抵抗化を行うものである。このときのイオン注入は、注入エネルギーが１０〜４０ｋｅＶで、ドーズ量が１×１０14〜２×１０15／ｃｍ2程度の従来よりも低エネルギー及び低ドーズのドーピング条件で行われる。すなわち、本実施形態では、第１ゲート絶縁層４４ａだけの薄い酸化膜を介して上記イオン注入を行うので、低エネルギー及び低ドーズ量の条件を設定でき、第１ゲート絶縁層４４ａにダメージが生じ難く、かつレジスト４７ａの焼き付きが生じ難いためレジスト４７ａも除去し易くなる。
【００４０】
次に、レジスト４７ａを除去し、ＨＦ系を用いる前洗浄を行った後、第４工程として、図５の（ｄ）及び図６の（ｃ）に示すように、第１ゲート絶縁層４４ａの表面に酸化シリコン膜の第２ゲート絶縁層（第２絶縁膜）４４ｂをプラズマＣＶＤ法で１０〜１００ｎｍ成膜する。すなわち、ゲート絶縁層４４は、第１ゲート絶縁層４４ａから前記ＨＦ系を用いた前洗浄でエッチングされ残った膜と第２ゲート絶縁層４４ｂとで構成される。さらに、イオン注入装置で、ドナーとしてのＰ+（不純物）を第２ゲート絶縁層４４ｂ及び第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングする。
【００４１】
このイオン注入は、ＴＦＴ２のしきい値の調整（フラットバンド電圧の調整）を行うものであり、前述したイオン注入とは異なる条件、すなわち注入エネルギーが３０〜６０ｋｅＶで、ドーズ量が１×１０12〜１×１０13／ｃｍ2程度のドーピング条件で行われる。すなわち、本実施形態では、２層構造の厚いゲート絶縁層４４を介して上記イオン注入が行われるので、第１ゲート絶縁層４４ａだけの薄い層を介する場合に比べて、高めの注入エネルギー及びドーズ量に条件を設定することができる。したがって、イオン注入のビームが安定して、面内均一性が向上する。また、不純物の表面偏析も発生しない。
【００４２】
次に、図５の（ｅ）に示されるように、第５工程として、上記Ｐ+イオンをドーピング後、夫々のＴＦＴにおけるゲート電極である走査線４及び容量線６を形成する。これらの形成は、例えば、金属をスパッタ又は真空蒸着した後、レジストで当該走査線等のパターンを形成し、走査線等に供される部分以外をウェットエッチング又はドライエッチングすることにより行う。
【００４３】
そして、走査線４及び容量線６の形成後、表示領域内の下部電極４６に相当する領域に夫々レジスト４８を塗布してマスク処理した後、再度、Ｐ+イオンをドーピングする。このときのドーピング条件は、例えば、31Ｐのドーズ量が５×１０14〜５×１０15／ｃｍ2程度であり、エネルギーとしては、８０ｋｅＶ程度必要とされる。以上の第５工程により、ＴＦＴ２としてのソース領域４９とチャネル領域５０とドレイン領域５１とが形成される。
【００４４】
最後に、図５の（ｆ）に示されるように、第６工程として、レジスト４８を剥離した後、第１層間絶縁層５２を積層し、その後、コンタクトホール９及び１０となる位置を開孔し、アルミニウムを蒸着した後に、各電極のパターンをレジストでパターニングしてウェットエッチング又はドライエッチングにより、ドレイン電極１１並びにデータ線３を形成する。
【００４５】
その後、第２層間絶縁層５３を積層して画素コンタクトホール１２となる位置を開孔し、その上の所定の領域に画素電極１を蒸着等により形成して図１及び図２に示すＴＦＴ２が完成する。その後は、対向基板１５に対向電極を形成し、図４に示すように、当該ＴＦＴアレイ基板７と対向基板１５との間に液晶１６を充填する等の処理を経て液晶装置４０が完成する。
【００４６】
また、第３工程において、第１ゲート絶縁膜４４ａ形成後にＰ+イオンを注入するので、半導体層８がイオン注入により破損することが少ない。さらに、コンタクトホール１２及び１０により画素電極１との導通を図るので、ドレイン領域５１と接続部４５と画素電極１とを電気的に確実に接続することができる。
【００４７】
次に、本発明に係る第２実施形態を、図７を参照しながら説明する。
【００４８】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、蓄積容量５となる領域Ａｃの容量用絶縁膜及びＴＦＴ２となる領域Ａｔのゲート絶縁膜のいずれも第１ゲート絶縁層４４ａと第２ゲート絶縁層４４ｂとの２層で構成されているのに対し、第２実施形態では、図７に示すように、蓄積容量５となる領域Ａｃの容量用絶縁膜が第２ゲート絶縁層４４ｂの一層で構成され、ＴＦＴ２となる領域Ａｔのゲート絶縁膜が第１ゲート絶縁層４４ａと第２ゲート絶縁層４４ｂとの２層で構成されている点である。
【００４９】
この第２実施形態における液晶装置要部の製造プロセスでは、まず、図７の（ａ）（ｂ）に示すように、第１実施形態の第１、第２及び第３工程と同様に、ガラス基板４１上に絶縁層４２を形成し、その上に、半導体層８を形成してパターニングした後に、第１ゲート絶縁層（第１絶縁膜）４４ａを積層し、さらに、接続部４５及び蓄積容量５の下部電極４６となるべき領域、すなわち蓄積容量５となる領域Ａｃ以外の領域をレジスト４７ａでマスク処理した状態でＰ+を第１ゲート絶縁層４４ａを通過させながら半導体層８にイオン注入する。
【００５０】
次に、レジスト４７ａでマスクした状態のまま、レジスト４７ａをマスクとして蓄積容量５となる領域Ａｃの第１ゲート絶縁層４４ａを選択的にエッチングして除去する。そして、レジスト４７ａを除去した後、露出した接続部４５及び下部電極４６上と残った第１ゲート絶縁層４４ａ上とに、第２ゲート絶縁層（第２絶縁膜）４４ｂを成膜する。すなわち、蓄積容量５となる領域Ａｃの容量用絶縁膜は、第２ゲート絶縁層４４ｂの一層のみとなり、ＴＦＴ２となる領域Ａｔのゲート絶縁膜は、第１ゲート絶縁層４４ａと第２ゲート絶縁層４４ｂとの２層となる。
【００５１】
さらに、しきい値を調整するために、イオン注入装置で、ドナーとしてのＰ+（不純物）を第２ゲート絶縁層４４ｂ及び第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングする。
【００５２】
このように本実施形態では、ゲート絶縁膜が第１ゲート絶縁層４４ａ及び第２ゲート絶縁層４４ｂで構成されるのに対し、容量用絶縁膜が第２ゲート絶縁層４４ｂだけで構成されるので、容量用絶縁膜をゲート絶縁膜より薄くすることができ、蓄積容量の単位面積当たりの容量を向上させることができる。また、レジスト４７ａを除去する前に、露出している下部電極４６上の第１ゲート絶縁層４４ａが選択的にエッチングで除去され、下部電極４６上に第２ゲート絶縁層４４ｂが直接形成されることになるので、イオン注入の影響を受けない良質な第２ゲート絶縁層４４ｂだけで容量用絶縁膜を形成することができる。さらに、第１ゲート絶縁層４４ａの選択エッチングの際に、レジスト４７ａをそのままマスクとして用いるので、新たにフォトリソ工程を追加導入する必要が無く、製造コストの増加を抑制することができる。
【００５３】
なお、上記各実施形態において、上記の第２ゲート絶縁層４４ｂ上の少なくとも蓄積容量５になる領域Ａｃに選択的にレジストをマスクとしてパターン形成し、イオン注入装置で、上記レジストがない領域にドナーとしてのＰ+（不純物）を第２ゲート絶縁層４４ｂ及び第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングしても構わない。この場合、蓄積容量５の容量用絶縁膜となる第２ゲート絶縁層４４ｂがレジストで保護されて２回目のイオン注入によるダメージを受けないことからイオン注入による初期欠陥が低減される。
【００５４】
また、第２ゲート絶縁層４４ｂを形成した後に２回目のイオン注入（しきい値調整のためのイオン注入）を行っているが、第２ゲート絶縁層４４ｂを形成する前に第１ゲート絶縁層４４ａ上から上記イオン注入を行っても構わない。この場合、第２ゲート絶縁層４４ｂにイオン注入によるダメージを与えることがない。
【００５５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、第１イオン注入する工程において、少なくともチャネルとなる領域を第１レジストで覆い、第１電極となる領域に第１イオン注入するので、薄い絶縁膜を介してイオン注入ができ、低注入エネルギー及び低ドーズ量の条件で絶縁膜にダメージを与えず、かつレジストの焼き付けも低減してその除去を容易にすることができる。また、しきい値の調整のためのイオン注入後に第２絶縁膜を形成することにより、第２絶縁膜にイオン注入によるダメージを与えることがない。また、しきい値の調整のためのイオン注入において、第２絶縁膜が積層され厚くなったゲート絶縁膜を介してイオン注入を行うことにより、絶縁膜が無い場合に比べて注入エネルギーやドーズ量を低くする必要が無く、安定したビームで面内均一性の高いドーピングが可能になる。また、不純物のシリコン表面への偏析も発生しない。したがって、これらの効果により、製造工程の増加を抑制して絶縁膜の初期欠陥を低減し、歩留まりを向上させることができると共に、ＴＦＴ特性も安定化させ、絶縁膜のダメージを低減し、信頼性をも向上させることができる。
【図面の簡単な説明】
【図１】  本発明に係る第１実施形態における液晶装置の等価回路図である。
【図２】  本発明に係る第１実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図３】  本発明に係る第１実施形態における液晶装置の全体構成を示す平面図である。
【図４】  図３のＨ−Ｈ線矢視断面図である。
【図５】  本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す図２のＡ−Ａ線矢視断面図である。
【図６】  本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す概略的な要部の断面図である。
【図７】  本発明に係る第２実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す概略的な要部の断面図である。
【図８】  本発明に係る従来例における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す概略的な要部の断面図である。
【符号の説明】
１  画素電極
２  ＴＦＴ（トランジスタ）
３  データ線
４  走査線
５  蓄積容量
６  容量線（第２電極）
７  ＴＦＴアレイ基板（アクティブマトリクス基板）
８  半導体層
８ａ  Ｕ字状部
１５  対向基板
４０  液晶装置（電気光学装置）
４１  ガラス基板（基板）
４４  ゲート絶縁層（ゲート絶縁膜）
４４ａ  第１ゲート絶縁層（第１絶縁膜）
４４ｂ  第２ゲート絶縁層（第２絶縁膜）
４６  下部電極（第１電極）
４７ａ  レジスト
４９  ソース領域
５０  チャネル領域
５１  ドレイン領域
５２  第１層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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