(57)【要約】【課題】ホットキャリアの発生を抑制することができる固体撮像素子を提供する。【解決手段】この固体撮像素子は、画素として、第１導電型とされた半導体基板の一面側の表層に形成され、一面側から入射した光を電荷に変換する第２導電型の光電変換部と、光電変換部で生じた電荷を蓄積するために、半導体基板に形成され、第２導電型とされた電荷保持部と、電荷保持部の形成された部分との間で容量結合するように、半導体基板に絶縁膜を介して形成された増倍ゲート電極と、画素の内縁に形成され、隣り合う画素を互いに電気的に分離する素子分離領域と、を備える。そして、一面側から正面視したとき、増倍ゲート電極と素子分離領域とが互いに離間して形成される。【選択図】図３
2016219514.tif 000002
【特許請求の範囲】
【請求項１】
画素（１０）として、
第１導電型とされた半導体基板（２０）の一面（２０ａ）側の表層に形成され、前記一面側から入射した光を電荷に変換する第２導電型の光電変換部（２１）と、
該光電変換部で生じた電荷を蓄積するために、前記半導体基板に形成され、第２導電型とされた電荷保持部（２２）と、
該電荷保持部の形成された部分との間で容量結合するように、前記半導体基板に絶縁膜（３４）を介して形成された増倍ゲート電極（３１）と、
前記画素の内縁に形成され、隣り合う前記画素を互いに電気的に分離する素子分離領域（５０）と、を備える固体撮像素子であって、
前記一面側から正面視したとき、電荷の転送方向に直交する方向において前記増倍ゲート電極と前記素子分離領域とが互いに離間して形成されることを特徴とする固体撮像素子。
【請求項２】
前記一面側から正面視したとき、前記増倍ゲート電極は、前記素子分離領域側の端部が丸みを帯びて形成されることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記一面側から正面視したとき、前記増倍ゲート電極は真円であることを特徴とする請求項２に記載の固体撮像素子。
【請求項４】
前記一面側から正面視したとき、前記増倍ゲート電極は、前記素子分離領域側の端部が多角形を成し、隣り合う辺の成す内角が鈍角とされていることを特徴とする請求項１に記載の固体撮像素子。
【請求項５】
前記一面側から正面視したとき、前記素子分離領域は、前記素子分離領域側の端部の形状に沿って形成されることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像素子。
【請求項６】
前記一面側から正面視したとき、電荷の転送方向に直交する方向において、前記電荷保持部は、前記素子分離領域に面する端部領域（２２ｂ）と、前記端部領域を除く内側領域（２２ａ）とを有し、
前記端部領域は、前記内側領域に較べて不純物濃度が小さくされることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記増倍ゲート電極は、前記半導体基板の前記一面上に前記絶縁膜を介して平板状に形成され、
前記半導体基板の前記一面側の表層において、
前記光電変換部および前記電荷保持部と離間して形成され、電荷を電圧に変換するためのソースフォロワ回路（２７）が接続された第２導電型のフローティングディフュージョン部（２３）と、
前記光電変換部、前記電荷保持部、および、前記フローティングディフュージョン部と離間して形成された、第２導電型のリセットドレイン部（２４）と、を備え、
前記半導体基板の前記一面において、
前記電荷保持部と前記フローティングディフュージョン部との間の領域に、前記絶縁膜を介して形成された読出しゲート電極（３２）と、
前記フローティングディフュージョン部と前記リセットドレイン部との間の領域に、前記絶縁膜を介して形成されたリセットゲート電極（３３）と、を備えることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像素子。
【請求項８】
複数の前記画素が、二次元マトリクス状に形成されることを特徴とする請求項１〜７のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷を増倍して感度を向上させる固体撮像素子に関する。
【背景技術】
【０００２】
夜間や暗所での撮像時における高感度化の要求に応えるため、近年、インパクトイオン化によるアバランシェ降伏により電荷を増倍させる固体撮像素子が注目されている。
【０００３】
特許文献１に記載の撮像装置は、転送ゲートに較べて高電位にすることが可能にされ、転送ゲート下の転送チャネルに較べてポテンシャルを十分に深くできるようにされた増倍ゲートを有している。この撮像装置では、増倍ゲート下の転送チャネルと転送ゲート下の転送チャネルとの間で電荷を相互に転送させ、その電位差によるアバランシェ増幅を利用して電荷の増倍を可能にしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２３５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、隣接する画素の間には、画素間混色を防止するために、画素を互いに電気的に分離する素子分離領域が形成されている。素子分離領域は、増倍ゲートの電位の変化によってポテンシャルが大きく変動しないように、半導体基板に対して、不純物濃度が十分に高くされている。このため、増倍ゲートの高電圧を印加した際に、転送チャネルと素子分離領域との間で電界集中が生じ、ホットキャリアの発生率が増加してしまう虞があった。
【０００６】
ホットキャリアの増加は、半導体基板とゲート電極との間に形成される絶縁膜へ注入されることによって、撮像特性の悪化や動作寿命を短くする原因となりえる。
【０００７】
本発明は、上記問題点を鑑みてなされたものであり、電荷を増倍して感度を向上させる固体撮像素子において、ホットキャリアの発生を抑制することができる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
【０００９】
上記目的を達成するために、本発明は、画素（１０）として、第１導電型とされた半導体基板（２０）の一面（２０ａ）側の表層に形成され、一面側から入射した光を電荷に変換する第２導電型の光電変換部（２１）と、該光電変換部で生じた電荷を蓄積するために、半導体基板に形成され、第２導電型とされた電荷保持部（２２）と、電荷保持部の形成された部分との間で容量結合するように、半導体基板に絶縁膜（３４）を介して形成された増倍ゲート電極（３１）と、画素の内縁に形成され、隣り合う画素を互いに電気的に分離する素子分離領域（５０）と、を備える固体撮像素子であって、一面側から正面視したとき、増倍ゲート電極と素子分離領域とが互いに離間して形成されることを特徴としている。
【００１０】
これによれば、この固体撮像素子は、電荷保持部と素子分離領域との間に緩衝帯となるギャップを有するので、ギャップが存在しない場合に較べて、電荷保持部と素子分離領域との境界近傍における電位差の変化を小さくすることができる。換言すれば、電荷保持部と素子分離領域との境界近傍における電界を緩和することができる。したがって、電荷保持部と素子分離領域との間の領域においてホットキャリアの発生を抑制でき、撮像特性や動作寿命の悪化を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態にかかる固体撮像素子の概略構成を示すブロック図である。
【図２】図３におけるＩＩ−ＩＩ線に沿う、画素の詳細構成を示す断面図である。
【図３】画素の詳細構成を示す上面図である。
【図４】図３におけるＩＶ−ＩＶ線に沿う、画素の詳細構成を示す断面図である。
【図５】固体撮像素子の動作を示すタイミングチャートである。
【図６】電荷保持部を含む深さ方向のポテンシャル形状を示す図である。
【図７】変形例１にかかる画素の詳細構成を示す上面図である。
【図８】変形例２にかかる画素の詳細構成を示す上面図である。
【図９】変形例３にかかる画素の詳細構成を示す上面図である。
【図１０】第２実施形態にかかる画素の詳細構成を示す上面図である。
【図１１】第３実施形態にかかる画素の断面図である。
【図１２】第４実施形態にかかる画素の断面図である。
【図１３】第５実施形態にかかる画素の断面図である。
【図１４】第６実施形態にかかる画素の断面図である。
【図１５】第６実施形態にかかる画素の断面図である。
【図１６】第７実施形態にかかる画素の断面図である。
【図１７】第８実施形態にかかる画素の断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００１３】
（第１実施形態）
最初に、図１を参照して、本実施形態に係る固体撮像素子の概略構成について説明する。
【００１４】
本実施形態における固体撮像素子は、ＣＭＯＳイメージセンサを構成する。この固体撮像素子１００は、図１に示すように、複数の単位画素１０（以下、単に画素１０という場合がある）が二次元マトリクス状に配置されたセンサアレイ１１と、垂直駆動回路１２と、相関二重サンプリング（ＣＤＳ）回路１３と、水平駆動回路１４と、Ａ／Ｄ変換回路（ＡＤＣ）１５と、タイミングジェネレータ（ＴＧ）１６と、を備える。
【００１５】
単位画素１０としては、入射光を光電変換して電荷を蓄積する光電変換部と、該光電変換部から電荷を受け取って一時的に保持する電荷保持部と、該電荷保持部から電荷を受け取って電圧に変換するフローティングディフュージョン（ＦＤ）部と、該ＦＤ部の電荷量をリセットするリセットドレイン（ＲＤ）部と、を少なくとも構成要素として含む。また、本実施形態において、画素１０は、光電変換部から電荷保持部への電荷の転送、および、電荷保持部からＦＤ部への電荷の転送に用いられる転送手段を有している。この単位画素１０の具体的な構成については後述する。
【００１６】
垂直駆動回路１２は、行転送線１０ａおよび行選択線１０ｂにより各画素１０と接続され、センサアレイ１１の各画素１０を行単位で読出し行として選択する。すなわち、行転送線１０ａは複数の信号線からなり、後述する光電変換部で発生した信号の転送動作やリセット動作を行うための駆動信号をセンサアレイ１１に供給する。そして、行選択線１０ｂは、読出し行として選択するための信号をセンサアレイ１１に供給する。
【００１７】
ＣＤＳ回路１３は、センサアレイ１１の一画素列または複数画素列ごとに配置され、垂直駆動回路１２によって選択された行から読み出された信号をＣＤＳ処理する。具体的には、各画素１０からリセットレベルと信号レベルとを受け取り、両者の差を演算することによって画素１０ごとの固定パターンノイズを除去する。
【００１８】
水平駆動回路１４は、ＣＤＳ回路１３を介して、列信号線１０ｃにより各画素１０と接続されている。そして、水平駆動回路１４は、ＣＤＳ回路１３においてＣＤＳ処理された後、列ごとに保存されている信号を順番に選択する。そして、ＡＤＣ１５は、水平駆動回路１４により選択された列の信号を、デジタル信号に変換して出力する。
【００１９】
ＴＧ１６は、各種のタイミング信号を生成し、垂直駆動回路１２、ＣＤＳ回路１３、水平駆動回路１４、ＡＤＣ１５の各々を駆動する。
【００２０】
次に、図２を参照して、本実施形態に係る単位画素１０の概略構成を説明する。
【００２１】
単位画素１０は、図２に示すように、Ｐ型（ｐ−）とされた半導体基板２０の一面２０ａ側表層に、光電変換部２１と、電荷保持部２２と、ＦＤ部２３と、ＲＤ部２４と、を有している。本実施形態において、これら各部２１，２２，２３，２４は、互いに離間して形成され、この順で並設されている。なお、本実施形態において、半導体基板２０は、グランド電位とされている。
【００２２】
光電変換部２１は、リン等の不純物ドープによりＮ型（ｎ−）とされている。光電変換部２１に入射した光は、光電変換により電荷に変換される。本実施形態において、光電変換により生じる電荷は電子である。なお、該光電変換部２１と一面２０ａとの間に、半導体基板２０よりも不純物濃度の高いＰ型（ｐ＋）とされた正孔蓄積層２５が形成されている。すなわち、正孔蓄積層２５は、一面２０ａに露出しており、光電変換部２１は、半導体基板２０の厚さ方向において、正孔蓄積層２５よりも深い位置に形成されている。
【００２３】
電荷保持部２２は、リン等の不純物ドープにより、光電変換部２１よりも高濃度のＮ型（ｎ）とされている。このため、電荷保持部２２は、電荷保持部２２を囲む半導体基板２０（Ｐ型の領域）よりもポテンシャルが深くなっている。なお、本実施形態において、電荷保持部２２は、光電変換部２１と離間して形成されている。光電変換部２１で生じた電荷は、後述する転送手段によりこの電荷保持部２２に転送された後に、電荷保持部２２で一時的に保持される。なお、該電荷保持部２２と一面２０ａとの間に、電荷保持部２２と接するように電荷障壁部２６が形成されている。すなわち、該電荷障壁部２６は、一面２０ａに露出しており、電荷保持部２２は、半導体基板２０の厚さ方向において、電荷障壁部２６よりも深い位置に形成されている。この電荷障壁部２６は、半導体基板２０よりも不純物濃度の高いＰ型（ｐ）とされている。この電荷障壁部２６により、半導体基板２０の厚さ方向におけるポテンシャルは、電荷保持部２２を底とする量子井戸状とされている。
【００２４】
ＦＤ部２３は、リン等の不純物ドープにより、電荷保持部２２よりも高濃度のＮ型（ｎ＋）とされている。ＦＤ部２３は、光電変換部２１および電荷保持部２２とは離間して設けられている。そして、ＦＤ部２３にはソースフォロワ回路２７が接続されている。本実施形態におけるソースフォロワ回路２７は、３つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が直列に接続されて構成されている。トランジスタＴｒ１のゲート端子はＦＤ部２３に接続され、ドレイン端子は電源電位（図２中、ＶＤＤと記載）に接続されている。トランジスタＴｒ２のゲート端子は行選択線１０ｂを介して垂直駆動回路１２に接続され、ドレイン端子はトランジスタＴｒ１のソース端子に接続されている。なお、トランジスタＴｒ２のゲート端子に接続された行選択線１０ｂには、トランジスタＴｒ２のオン／オフを制御するクロックパルス（図２中、ＳＥＬと記載）が入力される。トランジスタＴｒ３のゲート端子は定電圧源２８に接続され、ドレイン端子はトランジスタＴｒ２のソースに接続されている。なお、トランジスタＴｒ３のソース端子は接地されている。すなわち、トランジスタＴｒ３は定電流源として機能する。そして、トランジスタＴｒ２のソース端子（トランジスタＴｒ３のドレイン端子）には、列信号線１０ｃが接続されている。
【００２５】
ＦＤ部２３は、電荷保持部２２から転送された電荷により、その電位が変化する。行選択線１０ｂに所定の電圧が印加された状態（信号を読み出す対象とされている状態）においては、トランジスタＴｒ２がオン状態であり、ＦＤ部２３の電位に基づいた電流が列信号線１０ｃに流れる。なお、行選択線１０ｂに所定電圧が印加されず、トランジスタＴｒ２がオフの状態では、ＦＤ部２３の電位の変化に伴う列信号線１０ｃに流れる電流の変化はなく、定電圧源２８およびトランジスタＴｒ３の特性に基づいた一定の電流が列信号線１０ｃに流れる。
【００２６】
ＲＤ部２４は、リン等の不純物ドープにより、ＦＤ部２３とほぼ同濃度のＮ型（ｎ＋）とされている。ＲＤ部２４は、光電変換部２１、電荷保持部２２、および、ＦＤ部２３とは離間して設けられ、定電圧源（図２中、ＶＲＤと記載）に接続されることにより所定の電位とされている。なお、本実施形態では、ＶＲＤがＶＤＤと同一の電源から供給されるように構成されている。ＦＤ部２３に蓄積された電荷は、後述するリセット動作により、ＲＤ部２４に掃き捨てられ、ＦＤ部２３はＲＤ部２４と同電位とされる。
【００２７】
また、単位画素１０は、垂直駆動回路１２により所定のタイミングでオン／オフ動作を行う複数のゲート電極を有している。具体的には、転送ゲート電極３０、増倍ゲート電極３１、読出しゲート（ＲＯＧ）電極３２、および、リセットゲート（ＲＧ）電極３３、を有している。本実施形態では、これら各ゲート電極３０，３１，３２，３３として、不純物ドープによりＮ型とされたポリシリコンを用いている。
【００２８】
転送ゲート電極３０は、半導体基板２０の一面２０ａであって、光電変換部２１と電荷保持部２２との間の領域に、絶縁膜３４を介して形成されている。そして、転送ゲート電極３０は、行転送線１０ａのうち、転送配線３５と接続されて、垂直駆動回路１２によりクロックパルス（図２中、Ｖｔｒと記載）が印加される。
【００２９】
増倍ゲート電極３１は、少なくとも一部が電荷保持部２２とオーバーラップするようにして容量結合されつつ、半導体基板２０の一面２０ａに、絶縁膜３４を介して形成されている。そして、増倍ゲート電極３１は、行転送線１０ａのうち、増倍ゲート配線３６と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＭＧと記載）が印加される。
【００３０】
ＲＯＧ電極３２は、半導体基板２０の一面２０ａであって、電荷保持部２２とＦＤ部２３との間の領域に、絶縁膜３４を介して形成されている。そして、ＲＯＧ電極３２は、行転送線１０ａのうち、読出しゲート（ＲＯＧ）配線３７と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＲＯＧと記載）が印加される。
【００３１】
ＲＧ電極３３は、半導体基板２０の一面２０ａであって、ＦＤ部２３とＲＤ部２４との間の領域に、絶縁膜３４を介して形成されている。そして、ＲＧ電極３３は、行転送線１０ａのうち、リセットゲート（ＲＧ）配線３８と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＲＧと記載）が印加される。
【００３２】
また、本実施形態において、画素１０には、半導体基板２０の一面２０ａ側であって、入射する光により光電変換を行う光電変換部２１以外の領域に、光を遮るための遮光膜３９が形成されている。この遮光膜３９は、例えばアルミニウムで形成されており、センサアレイ１１を覆うように形成されつつ、光電変換部２１および正孔蓄積層２５に対応する部分が開口している。
【００３３】
さらに、単位画素１０は、その内縁において、隣り合う単位画素１０との間で電気的に独立するために素子分離領域５０を備えている。つまり、素子分離領域５０は、隣り合う画素１０同士の電気的な混色を防止するために、センサアレイ１１全体を正面視したときに略格子状に形成されている。素子分離領域５０としては、絶縁膜（例えば、ＬＯＣＯＳ酸化による酸化膜）や、半導体基板２０よりも高濃度のＰ型（ｐ＋＋）とされた不純物領域とすることで実現することができる。
【００３４】
次に、図３および図４を参照して、本実施形態に係る単位画素１０の具体的なレイアウト構成について説明する。なお、図３は上面図であるが、視認性のためにハッチングを付している。
【００３５】
図３に示すように、単位画素１０内において、転送ゲート電極３０、増倍ゲート電極３１、ＲＯＧ電極３２、ＲＧ電極３３が、この順で並設されている。転送ゲート電極３０、増倍ゲート電極３１、ＲＯＧ電極３２、ＲＧ電極３３は、並設方向に直交する方向に延びる長方形を成している。そして、各ゲート電極３０，３１，３２，３３にクロックパルス（Ｖｔｒ，ＶＭＧ，ＶＲＯＧ，ＶＲＧ）を印加するための行転送線１０ａが形成されている。具体的には、行転送線１０ａのうち、転送配線３５はコンタクト３５ａを介して転送ゲート電極３０に接続されている。また、増倍ゲート配線３６はコンタクト３６ａを介して配線３６ｂに接続されるとともに、配線３６ｂがコンタクト３６ｃを介して増倍ゲート電極３１に接続されている。また、ＲＯＧ配線３７がコンタクト３７ａを介してＲＯＧ電極３２に接続されている。また、ＲＧ配線３８がコンタクト３８ａを介してＲＧ電極３３に接続されている。
【００３６】
また、ソースフォロワ回路２７を含む周辺回路が半導体基板２０に形成され、コンタクト２７ａを介してＦＤ部２３に接続されている。ソースフォロワ回路２７は、行選択線１０ｂにも、コンタクト２７ｂを介して接続されている。また、ソースフォロワ回路２７は、列信号線１０ｃおよび電源電位線４０にも、それぞれ、コンタクト２７ｃおよびコンタクト４０ａを介して接続されている。なお、本実施形態では、電源電位線４０が、コンタクト４０ｂを介して、ＲＤ部２４にも接続されている。なお、図３に示すＩＩ−ＩＩ線に沿う断面が図２に示す断面図に相当している。
【００３７】
本実施形態において、行転送線１０ａおよび行選択線１０ｂは、各ゲート電極３０，３１，３２，３３の並設方向に延びて形成され、垂直駆動回路１２に接続されている。そして、列信号線１０ｃおよび電源電位線４０は、行転送線１０ａおよび行選択線１０ｂに直交する方向に延び、水平駆動回路１４に接続されている。
【００３８】
本実施形態における素子分離領域５０は、画素１０の内縁に沿って形成され、光電変換部２１、電荷保持部２２、ＦＤ部２３、および、ＲＤ部２４を含む半導体領域を取り囲んで形成されている。素子分離領域５０が取り囲む領域を、便宜上アクティブ領域５１と称する。つまり、アクティブ領域５１は、光電変換部２１、電荷保持部２２、ＦＤ部２３、および、ＲＤ部２４の半導体領域と、これらの領域間の電荷の転送に供される領域を含んで成る。そして、素子分離領域５０はアクティブ領域５１を取り込むように形成されて、隣接する画素１０に所属するアクティブ領域５１との間で電気的な絶縁が確保できるようになっている。
【００３９】
図３に示すように、画素１０を、半導体基板２０の一面２０ａから正面視すると、増倍ゲート電極３１は、アクティブ領域５１の内部に含まれるように完全にオーバーラップしている。換言すれば、増倍ゲート電極３１は、素子分離領域５０に対して離間して形成されている。より具体的には、長方形を成す増倍ゲート電極３１の端部と素子分離領域５０の輪郭との間にギャップが存在している。
【００４０】
図４は、図３に示すＩＶ−ＩＶ線に沿う断面の断面図である。図４に示すように、図３に示すＩＶ−ＩＶ線に沿う断面においては、電荷保持部２２および電荷障壁部２６は増倍ゲート電極３１の直下の領域に形成されている。すなわち、電荷保持部２２および電荷障壁部２６は素子分離領域５０と離間している。
【００４１】
なお、図３に示すように、転送ゲート電極３０、ＲＯＧ電極３２、ＲＧ電極３３は、これらの並設方向に直交する方向において、アクティブ領域５１と素子分離領域５０の境界を跨いで形成されている。これにより、電荷の転送時において、各電極３０，３２，３３直下のポテンシャルを、アクティブ領域５１と素子分離領域５０の境界近傍に亘って確実に深くすることができる。
【００４２】
次に、図５および図６を参照して、本実施形態における固体撮像素子１００の動作について説明する。
【００４３】
図５は、本実施形態における固体撮像素子１００を駆動するためのタイミングチャートの一例を示したものである。横軸は時間に相当し、各ゲート電極に印加するクロックパルス（Ｖｔｒ，ＶＭＧ，ＶＲＯＧ，ＶＲＧ）、および、行選択線１０ｂに印加して、トランジスタＴｒ２のオン／オフを制御するクロックパルス（ＳＥＬ）の状態を時系列で示している。すなわち、ある時刻において、各ゲート電極にＨｉｇｈバイアスおよびＬｏｗバイアスのいずれが印加されているかを示している。なお、本実施形態において、電荷の転送に関わるゲート電極３０，３２，３３に印加されるクロックパルスＶｔｒ、ＶＲＯＧ、ＶＲＧは、Ｈｉｇｈバイアスが略３．３Ｖ、Ｌｏｗバイアスが０Ｖ（グランド電位）とされている。また、電荷の増倍に関わる増倍ゲート電極３１に印加されるクロックパルスであるＶＭＧは、Ｈｉｇｈバイアスが略５Ｖ、Ｌｏｗバイアスが０Ｖとされている。そして、ＳＥＬは、Ｈｉｇｈバイアスが、ソースフォロワ回路２７のトランジスタＴｒ２がオンする程度とされ、Ｌｏｗバイアスが０Ｖとされている。以下、時刻ごとに駆動の様子を説明する。
【００４４】
図５に示すように、時刻ｔ０では、クロックパルスＶｔｒ，ＶＭＧ，ＶＲＯＧ，ＳＥＬをＬｏｗバイアスとし、ＶＲＧをＨｉｇｈバイアスとする。光電変換部２１、電荷保持部２２、ＦＤ部２３、ＲＤ部２４のゲート電極の並設方向におけるポテンシャルは、各部位の不純物濃度の差異を反映した形状となる。すなわち、電荷保持部２２は、光電変換部２１よりもポテンシャルが深くなる。つまり、電位としては高くなる。また、ＦＤ部２３は、電荷保持部２２よりもポテンシャルが深くなり、ＲＤ部２４のポテンシャルは、ＦＤ部２３とほぼ同等となる。そして、時刻ｔ０において、転送ゲート電極３０およびＲＯＧ電極３２の直下の領域におけるポテンシャルは、ほぼグランド電位となる。このため、光電変換部２１と電荷保持部２２とは電気的に分離された状態となっている。一方、ＶＲＧをＨｉｇｈバイアスとしているため、ＲＧ電極３３直下のポテンシャルが深化する。このため、ＦＤ部２３とＲＤ部２４とは、電気的に接続されて同電位となっており、ＦＤ部２３のフェルミレベルがリセットされた状態となっている。なお、光電変換部２１は、転送ゲート電極３０直下の領域の電位がほぼグランド電位であるため、光電変換部２１を底とする量子井戸を形成する。このため、光電変換部２１には、入射した光が光電変換されて生じた信号電荷が蓄積されている。
【００４５】
時刻ｔ１〜時刻ｔ２では、図５に示すように、ＶｔｒをＬｏｗバイアスからＨｉｇｈバイアスとする。この状態では、転送ゲート電極３０直下の領域のポテンシャルが深くなる。このため、光電変換部２１に蓄積された信号電荷は、フリンジ電界ドリフトおよび自己誘起ドリフトにより、電荷保持部２２に転送される。
【００４６】
時刻ｔ２では、ＶｔｒをＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、転送ゲート電極３０直下のポテンシャルはほぼグランド電位となり、光電変換部２１および電荷保持部２２は、他の各部位と電気的に分離された量子井戸となる。したがって、電荷保持部２２において、光電変換部２１から転送された信号電荷が保持されるとともに、光電変換部２１においては、入射した光が光電変換により電荷に変換されて、新たな信号電荷２００が蓄積され始める。
【００４７】
また、電荷保持部２２と絶縁膜３４との間には、半導体基板２０の一面２０ａに露出するように、電荷障壁部２６が形成されている。このため、半導体基板２０の厚さ方向のポテンシャルは、図６に示すように、絶縁膜３４および電荷障壁部２６において、ほぼグランド電位となり、電荷保持部２２において、電荷障壁部２６よりも深くなり、半導体基板２０の厚さ方向において一面２０ａから遠くなるほど、浅くなる。すなわち、電荷保持部２２を底とする量子井戸状となる。したがって、電荷は、半導体基板２０の厚さ方向においても、電荷保持部２２に保持される。なお、本実施形態では、増倍ゲート電極３１として、Ｎ型とされたポリシリコンを用いているため、絶縁膜３４と増倍ゲート電極３１の界面の電位は、わずかに正となる。
【００４８】
時刻ｔ３〜時刻ｔ４では、図５に示すように、ＶＭＧとして、Ｈｉｇｈバイアスが複数回印加される。このクロックパルスのうち、ＬｏｗバイアスからＨｉｇｈバイアスを経て再びＬｏｗバイアスとなる一つのパルスを、増倍ゲート電極３１に印加した場合の駆動の様子を説明する。
【００４９】
まず、ＶＭＧをＬｏｗバイアスとしている場合、上述の通り、信号電荷は、電荷保持部２２に保持されている。その後、ＶＭＧがＬｏｗバイアスからＨｉｇｈバイアスに遷移する過渡状態においては、電荷障壁部２６がＰ型とされていることによって、半導体基板２０の一面２０ａのポテンシャルが深くなりつつも、電荷障壁部２６のポテンシャルが、電荷保持部２２よりも浅い状態を保つことができる。このため、電荷保持部２２に信号電荷を保持したまま、電荷障壁部２６に形成されるポテンシャル障壁よりも一面２０ａ側の領域において、電荷のアバランシェ増倍が可能な電界を得ることができる。
【００５０】
そして、ＶＭＧがＨｉｇｈバイアスになると、電荷障壁部２６のポテンシャルが一面２０ａのポテンシャルの変化に追従して電荷保持部２２よりも深くなり、電荷保持部２２に蓄積されていた信号電荷が一面２０ａに向かって加速される。これにより、信号電荷のアバランシェ増倍が行われる。
【００５１】
その後、ＶＭＧがＨｉｇｈバイアスからＬｏｗバイアスに遷移する過渡状態において、半導体基板２０の厚さ方向のポテンシャルは、ＶＭＧがＬｏｗバイアスからＨｉｇｈバイアスに遷移する過渡状態と同様の形状となる。このとき、信号電荷は、電荷障壁部２６に形成されるポテンシャル障壁よりも一面２０ａ側に存在している。
【００５２】
その後、ＶＭＧがＬｏｗバイアスになると、絶縁膜３４および電荷障壁部２６における電位は、ほぼグランド電位となり、図６に示すような、電荷保持部２２を底とする量子井戸状となる。信号電荷は、フリンジ電界ドリフトおよび自己誘起ドリフトにより、電荷障壁部２６よりも一面２０ａ側の領域から、電荷保持部２２へ転送される。
【００５３】
以上のように、ＶＭＧをＬｏｗバイアスからＨｉｇｈバイアスに変化させることにより、電荷保持部２２の蓄積された信号電荷をアバランシェ増倍させることができる。そして、ＶＭＧをＨｉｇｈバイアスからＬｏｗバイアスに変化させることにより、増倍された信号電荷を再び電荷保持部２２で保持することができる。時刻ｔ３〜時刻ｔ４では、ＶＭＧのＨｉｇｈバイアスとＬｏｗバイアスの相互遷移が複数回繰り返されることにより、光電変換により得られた電荷を増倍させることができる。すなわち、時刻ｔ３〜時刻ｔ４は、電荷が所定のゲインで増倍される増倍期間である。
【００５４】
時刻ｔ５では、ＶＲＧをＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、ＲＧ電極３３直下の領域におけるポテンシャルが浅くなり、電位として、ほぼグランド電位となる。時刻ｔ５では、ＶＲＯＧもＬｏｗバイアスとされているため、ＦＤ部２３は、電荷保持部２２およびＲＤ部２４と電気的に分離されている。すなわち、ＦＤ部２３は量子井戸を形成している。
【００５５】
時刻ｔ５〜時刻ｔ６では、行選択線１０ｂに印加されるクロックパルスであるＳＥＬをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、ソースフォロワ回路２７におけるトランジスタＴｒ２がオン状態となり、ＦＤ部２３に接続されたトランジスタＴｒ１のゲート電圧の変化に伴って、列信号線１０ｃに流れる電流が変化可能な状態になる。すなわち、列信号線１０ｃに流れる電流が、ＦＤ部２３に転送されてくる電荷量に依存するようになる。
【００５６】
時刻ｔ６〜時刻ｔ７では、ＶＲＯＧをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、ＲＯＧ電極３２の直下のポテンシャルが深化して、電荷保持部２２に蓄積された信号電荷がＦＤ部２３へ転送される。信号電荷がＦＤ部２３に蓄積されるため、ソースフォロワ回路２７に接続されたトランジスタＴｒ１のゲート電圧が変化する。具体的には、ＦＤ部２３の電位、すなわち、トランジスタＴｒ１のゲート電圧は、信号電荷が蓄積される前に較べて低下する。時刻ｔ６〜時刻ｔ７においては、ＳＥＬがＨｉｇｈバイアスであるため、ＦＤ部２３の電位の低下に伴って、列信号線１０ｃに流れる電流が低下する。この電流の低下量は、ＦＤ部２３に転送される信号電荷の量に依存する。すなわち、画素１０に入射した光の量が、列信号線１０ｃ電流の低下量に変換されたことになる。
【００５７】
時刻ｔ７において、ＶＲＯＧをＬｏｗバイアスとすることにより、再びＦＤ部２３を量子井戸状とする。このため、時刻ｔ７において、信号電荷はＦＤ部２３に保持される。
【００５８】
時刻ｔ７〜時刻ｔ８では、ＳＥＬをＨｉｇｈバイアスからＬｏｗバイアスとし、ＦＤ部２３の電位の変化が列信号線１０ｃに影響しないようにする。
【００５９】
そして、時刻ｔ８において、ＲＧをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、ＦＤ部２３に保持されていた信号電荷は、ＲＤ部２４へ掃き捨てられ、ＦＤ部２３はＲＤ部と同電位（ＶＲＤ）となる。時刻ｔ８において、半導体基板２０内におけるポテンシャル形状は、時刻ｔ０におけるポテンシャル形状と同一である。
【００６０】
上記した時刻ｔ０〜時刻ｔ８の動作を繰り返し行うことにより、センサアレイ１１に入射した光を、電圧信号として連続的に出力することができる。なお、時刻ｔ２においてＶｔｒがＨｉｇｈバイアスからＬｏｗバイアスとなってから、時刻ｔ８を経て、時刻ｔ１においてＶｔｒがＬｏｗバイアスからＨｉｇｈバイアスとなるまでの期間は、光電変換部２１において光が電荷に変換されつつ蓄積される蓄積期間である。
【００６１】
次に、本実施形態に係る固体撮像素子１００の作用効果を説明する。
【００６２】
上記説明したように、時刻ｔ３〜時刻ｔ４において、増倍ゲート電極３１にはその他の転送ゲートよりも高い電圧が印加される。
【００６３】
このため、仮に、増倍ゲート電極３１が、転送ゲート電極３０、ＲＯＧ電極３２、ＲＧ電極３３と同様に、アクティブ領域５１と素子分離領域５０の境界を跨いで形成されているとすると、増倍ゲート電極３１にＨｉｇｈバイアスが印加された際のアクティブ領域５１と素子分離領域５０の境界の電界は、その他のゲート電極３０，３２，３３にＨｉｇｈバイアスが印加された場合に較べて大きくなる。よって、その他のゲート電極３０，３２，３３近傍に較べて、増倍ゲート電極３１の端部近傍でホットキャリアが発生しやすい状態となる虞がある。また、増倍ゲート電極３１にはクロックパルスの印加が複数回行われることが一般的であるため、ホットキャリアの発生量はさらに大きくなる虞がある。
【００６４】
これに対して、本実施形態における固体撮像素子１００は、増倍ゲート電極３１が、素子分離領域５０に対して離間して形成されており、長方形を成す増倍ゲート電極３１の端部と素子分離領域５０の輪郭との間にギャップが存在している。このため、増倍ゲート電極３１直下と素子分離領域５０との電位差が同一であったとしても、増倍ゲート電極３１がアクティブ領域５１と素子分離領域５０の境界を跨いで形成されている形態に較べて、増倍ゲート電極３１の長手方向における電位の変化量を抑制できるから、増倍ゲート電極３１の端部近傍における電界を緩和することができる。したがって、増倍ゲート電極３１の端部近傍でのホットキャリアの発生を抑制でき、固体撮像素子１００の撮像特性や動作寿命の悪化を抑制することができる。
【００６５】
（変形例１）
第１実施形態では、増倍ゲート電極３１の形状が長方形である例について説明した。これに対して、本変形例における増倍ゲート電極３１は、図７に示すように、長手方向における両端部が丸みを帯びて形成された略長方形とされている。具体的に、増倍ゲート電極３１の端部は、例えば半円形状とされている。
【００６６】
第１実施形態における増倍ゲート電極３１は長方形であり電極の四隅の角部は直角である。このため、増倍ゲート電極３１にＨｉｇｈバイアスが印加されると、角部に対応する半導体基板２０内部において電界が集中してしまう。電界が集中するとホットキャリアを生じやすくなる虞がある。
【００６７】
これに対して、本変形例における増倍ゲート電極３１は、両端が半円形状であるため、角部を有さない。よって、増倍ゲート電極３１の端部における電界集中を抑制でき、ホットキャリアの発生を抑制することができる。
【００６８】
（変形例２）
増倍ゲート電極３１の端部は、必ずしも変形例１において説明したような半円形状でなくとも良い。図８に示すように、本変形例における増倍ゲート電極３１は、両端が角部を有する多角形状を成している。ただし、多角形を構成する各辺について、隣り合う辺の成す内角は鈍角とされている。本変形例では内角が１３５度となっており、増倍ゲート電極３１は、長手方向に延びた八角形を成している。
【００６９】
このような構成にあっては、内角が９０度である第１実施形態の構成に較べて、増倍ゲート電極３１の外縁において電界の集中を抑制することができる。
【００７０】
また、変形例１に記載したような、増倍ゲート電極３１の端部が半円形状である場合に較べて、増倍ゲート電極３１の製造が容易である。
【００７１】
（変形例３）
さらに、図９に示すように、増倍ゲート電極３１を真円状に形成することが好ましい。これによれば、半導体基板２０の一面２０ａに沿う面内において、増倍ゲート電極３１への電圧の印加により生じる電界を、全方位で略等価にすることができる。このため、増倍期間における増倍ゲート電極３１近傍の電界を略均一にすることができるから、局所的な電界の集中を抑制でき、ホットキャリアの発生を抑制することができる。
【００７２】
（第２実施形態）
第１実施形態およびその変形例１〜３では、図３，７，８，９に示したように、素子分離領域５０を除くアクティブ領域５１が、一面２０ａを正面視したときに矩形となる例を示した。そして、増倍ゲート電極３１は、素子分離領域５０とオーバーラップしないように、アクティブ領域５１に内包されるように形成されている。すなわち、増倍ゲート電極３１の形状がアクティブ領域５１、換言すれば、素子分離領域５０の形状に合わせて形成されている。
【００７３】
これに対して、本実施形態におけるアクティブ領域５１は、増倍ゲート電極３１の形状に合わせて変形されて形成されている。図１０に示すように、本実施形態におけるアクティブ領域５１は、増倍ゲート電極３１が素子分離領域５０にオーバーラップしないように、増倍ゲート電極３１の輪郭形状に沿って矩形の凸部を成すように形成されている。これにより、増倍ゲート電極３１と素子分離領域５０とは互いに離間して形成されるので、増倍ゲート電極３１の長手方向における電位の変化量を抑制できる。このため、増倍ゲート電極３１の端部近傍における電界を緩和することができる。したがって、増倍ゲート電極３１の端部近傍でのホットキャリアの発生を抑制でき、固体撮像素子１００の撮像特性や動作寿命の悪化を抑制することができる。
【００７４】
なお、上記したように、アクティブ領域５１の形状は、増倍ゲート電極３１の形状に沿うように形成される。このため、変形例１および変形例３のように増倍ゲート電極３１の端部の形状が円形状を成す場合には、アクティブ領域５１の輪郭形状も弧状の部分を有するように形成される。また、変形例２のように増倍ゲート電極３１の端部の形状が多角形状を成す場合には、アクティブ領域５１の輪郭形状も増倍ゲート電極３１に合わせて多角形の凸部の部分を有するように形成される。
【００７５】
（第３実施形態）
第１実施形態および第２実施形態では、電荷保持部２２が均一な不純物濃度においてＮ型（ｎ）の半導体領域を成す例について説明した。これに対して、本実施形態における電荷保持部２２は、図１１に示すように、互いに不純物濃度の異なる内側領域２２ａと端部領域２２ｂとを有している。
【００７６】
図１１は、中央の破線より左側が第１実施形態における電荷保持部２２の構成を示し、中央の破線より右側が本実施形態における電荷保持部２２の構成を示している。なお、図１１には、アクティブ領域５１における電荷保持部２２のポテンシャル形状を図示しており、一点鎖線はＶＭＧ＝０Ｖのとき、実線はＶＭＧがＨｉｇｈバイアスのときの形状を示している。
【００７７】
図１１の、破線に対して右側に示すように、本実施形態における電荷保持部２２は、内側領域２２ａと端部領域２２ｂとを有している。端部領域２２ｂは、増倍ゲート電極３１の縁に沿うようにして、電荷保持部２２の長手方向の端部に形成されている。換言すれば、電荷保持部２２において、電荷の転送方向に直交する端部に形成されている。そして、電荷保持部２２のうち、端部領域２２ｂを除く領域が内側領域２２ａに相当する。端部領域２２ｂは、内側領域２２ａよりも低濃度のＮ型（ｎ−）とされている。すなわち、増倍ゲート電極３１に電圧として０Ｖが印加された状態では、端部領域２２ｂにおけるポテンシャルは内側領域２２ａよりも浅くなる。
【００７８】
ところで、図１１の、破線に対して左側に示すように、電荷保持部２２の不純物濃度が一様にされている形態においては、増倍ゲート電極３１の端部における電界の集中によって、増倍ゲート電極３１の端部に対応する部分で局所的にポテンシャルが深くなり、ポテンシャルディップＤが発生する虞がある。ポテンシャルディップＤは、電荷保持部２２と素子分離領域５０との間の電界を大きくする要因となり、ひいてはホットキャリアの発生要因となり得る。また、電荷保持部２２は光電変換部２１からＦＤ部２３への電荷の転送経路であるため、ポテンシャルディップＤが発生してしまうと電荷がポテンシャルディップＤにトラップされて転送残りが発生する虞がある。すなわち、ポテンシャルディップＤは、画素１０における電荷の転送効率を低下させ、ひいては、固体撮像素子１００により撮像された画像に、感度ばらつきによる梨地や筋といったノイズを生じさせる要因となり得る。
【００７９】
これに対して、本実施形態における電荷保持部２２は、内側領域２２ａよりも不純物濃度が低くされた端部領域２２ｂを有しているから、電荷保持部２２から素子分離領域５０に至るポテンシャルの傾き、すなわち電界を抑制することができ、ホットキャリアの発生を抑制することができる。また、ポテンシャルディップＤが発生しやすい増倍ゲート電極３１端部においてポテンシャルを意図的に浅くすることができるので、局所的なポテンシャルの深化を抑制してポテンシャルディップＤの発生を抑制することができる。よって、転送効率の低下に起因するノイズを低減することができる。
【００８０】
なお、第１実施形態の変形例１〜３に示したように、増倍ゲート電極３１の端部の形状によっても増倍ゲート電極３１の端部近傍のポテンシャル形状は変化する。よって、内側領域２２ａおよび端部領域２２ｂの不純物濃度は、増倍ゲート電極３１の形状、素子分離領域５０の不純物濃度、素子分離領域５０と増倍ゲート電極３１との間のギャップの大きさ等により適切に設定されるべきである。
【００８１】
（第４実施形態）
第１〜第３実施形態では、半導体基板２０のうち、転送ゲート電極３０直下の領域は、Ｐ導電型（ｐ−）とされている例を示したが、当該領域は、図１２に示すように、光電変換部２１よりも不純物濃度の低いＮ導電型（ｎ−−）とされた低濃度領域６０を有することが好ましい。このような構成とすることにより、転送ゲート電極３０直下の領域のポテンシャルを深くすることができ、光電変換部２１と電荷保持部２２との間のフリンジ電界を大きくすることができる。これにより、光電変換部２１から電荷保持部２２へ電荷を転送する際の電荷の転送残し量を低減することができる。
【００８２】
（第５実施形態）
第１〜第４実施形態では、光電変換部２１と電荷保持部２２とが互いに離間して形成された例を示した。しかしながら、上記例に限定されるものではない。例えば、図１３に示すように、光電変換部２１と電荷保持部２２とが隣接して形成された構成とすることができる。
【００８３】
このような構成では、光電変換部２１で光電変換により生じた電荷が、発生した時点から電荷保持部２２に転送される。そして、所定の露光時間を経た後に、増倍ゲート電極３１にクロックパルスＶＭＧを印加することにより、電荷の増倍を行う。本実施形態に係る画素１０は、増倍ゲート電極３１が転送ゲート電極を兼ねるため、第１実施形態に対して、転送ゲート電極３０を有しない構造となっている。このため、第１〜第４実施形態に記載の構成に較べて、単位画素１０におけるゲート電極の数を減らすことができる。したがって、画素サイズを小型化することができる。あるいは、転送ゲート電極３０を設ける必要がないため、単位画素１０に占める、ゲート電極を配置するための面積を低減でき、感度向上のために光電変換部２１の面積を増大させることができる。また、転送ゲート電極３０に印加するクロックパルスＶｔｒを制御する必要がないため、ＴＧ１６を含むロジック回路の構成を単純化できる。
【００８４】
（第６実施形態）
第１〜第５実施形態では、光電変換部２１と電荷保持部２２とが独立して形成された例を示した。しかしながら、上記例に限定されるものではない。例えば、図１４に示すように、光電変換部２１と電荷保持部２２とが同一の領域に形成されてもよい。換言すれば、光電変換部２１が電荷保持部２２を兼用する構成であってもよい。この構成では、光電変換部２１上に絶縁膜３４と増倍ゲート電極３１が形成される。
【００８５】
なお、本実施形態において、第１実施形態を説明する図３におけるＩＶ−ＩＶ線に沿う断面に相当する断面は、図１５に示すように、光電変換部２１を側面視した断面となる。本実施形態においても、増倍ゲート電極３１と素子分離領域５０とは、正孔蓄積層２５を挟んで互いに離間して形成されている。
【００８６】
このような構成では、正孔蓄積層２５が電荷障壁部２６に相当する。光電変換部２１が形成された部分の、半導体基板２０の厚さ方向におけるポテンシャルは、第１実施形態における電荷保持部２２が形成された部分におけるポテンシャルと略同一であり、増倍ゲート電極３１にクロックパルスＶＭＧを印加することにより、電荷を増倍させることができる。
【００８７】
本実施形態においても、第５実施形態と同様、画素１０が転送ゲート電極３０を有さない。このため、第１〜第４実施形態に記載の構成に較べて、単位画素１０におけるゲート電極の数を減らすことができる。また、光電変換部２１が電荷保持部２２を兼用する。したがって、画素サイズを、第５実施形態に較べて、さらに小型化することができる。あるいは、単位画素１０に占める、ゲート電極を配置するための面積を低減でき、感度向上のために光電変換部２１の面積を増大させることができる。また、転送ゲート電極３０に印加するクロックパルスＶｔｒを制御する必要がないため、ＴＧ１６を含むロジック回路の構成を単純化できる。
【００８８】
（第７実施形態）
第１〜第６実施形態では、電荷障壁部２６を有することによって単一の増倍ゲート電極３１で電荷の増倍が可能な固体撮像素子について説明したが、この形態に限定されるものではない。例えば、図１６に示すように、複数の増倍ゲート電極３１ａ〜３１ｃに対応するポテンシャル井戸間で電荷をアバランシェ増倍させる構成にも、本発明を適用可能である。
【００８９】
この画素１０は、第１実施形態において説明した固体撮像素子１００に対して、増倍ゲート電極３１が、第１電極３１ａと第２電極３１ｂと第３電極３１ｃとに分割されて形成されている。また、電荷保持部２２と絶縁膜３４との間に電荷障壁部２６が形成されていない。この形態の画素１０では、３つの増倍ゲート電極３１ａ〜３１ｃのうち、隣り合う任意の電極のどちらか一方にＶＭＧを印加し、他方に０Ｖを印加する。これにより、ＶＭＧを印加する電極と、その隣接電極に対応するポテンシャル井戸間で電荷をアバランシェ増倍することができる。
【００９０】
この形態の画素１０においても、各増倍ゲート電極３１ａ〜３１ｃについて、図４に示すように、増倍ゲート電極３１ａ〜３１ｃと素子分離領域５０とを離間して形成することにより増倍ゲート電極３１の端部近傍における電界を緩和することができる。したがって、増倍ゲート電極３１の端部近傍でのホットキャリアの発生を抑制でき、固体撮像素子１００の撮像特性や動作寿命の悪化を抑制することができる。
【００９１】
（第８実施形態）
第７実施形態では、光電変換部２１と電荷保持部２２とが互いに離間して形成された例を示した。しかしながら、上記例に限定されるものではない。本実施形態における画素１０は、図１７に示すように、第６実施形態に対して、光電変換部２１と電荷保持部２２とが隣接して形成された構成とされている。
【００９２】
このような構成では、光電変換部２１で光電変換により生じた電荷が、発生した時点から電荷保持部２２に転送される。あるいは、第１電極３１ａに電圧が印加されることにより光電変換部２１から電荷保持部２２に転送される。そして、所定の露光時間を経た後に、第６実施形態と同様に、隣り合う任意の増倍ゲート電極３１にクロックパルスＶＭＧを印加することにより、電荷の増倍を行うことができる。
【００９３】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００９４】
上記した各実施形態および変形例では、図４および図１５に示すように、電荷保持部２２の素子分離領域５０に対向する面が、増倍ゲート電極３１の端部と面一となる例を示したが、必ずしも面一で形成されていなくても良い。
【００９５】
また、上記した各実施形態では、単位画素１０が二次元マトリクス状に並んだエリアセンサの例を示したが、単位画素１０が一次元的に配置されたリニアセンサとして用いることもできる。
【００９６】
また、上記した各実施形態では、単位画素１０の構成要素として、電荷保持部２２に蓄積された電荷の転送先として、ＦＤ部２３（ソースフォロワ回路２７含む）を備え、ＦＤ部２３の電荷のリセットを行うＲＤ部２４を備えるＣＭＯＳイメージセンサの例を示した。しかしながら、上記例に限定されるものではない。例えば、電荷保持部２２に蓄積された電荷の転送先が、電荷結合素子（ＣＣＤ）で構成された垂直レジスタを有するＣＣＤイメージセンサとしてもよい。
【００９７】
また、上記した各実施形態では、半導体基板２０をグランド電位とする例を示したが、上記例に限定されるものではない。ただし、転送ゲート電極３０、増倍ゲート電極３１、ＲＯＧ電極３２、ＲＧ電極３３に印加するクロックパルス（Ｖｔｒ，ＶＭＧ，ＶＲＯＧ，ＶＲＧ）のＬｏｗバイアスは、半導体基板２０の電位以下としておくことが好ましい。
【符号の説明】
【００９８】
１０…画素，３０…転送ゲート電極，３１…増倍ゲート電極，３２…ＲＯＧ電極，３３…ＲＧ電極，５０…素子分離領域，５１…アクティブ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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