(57)【要約】【課題】各画素を駆動するための時間を短縮できる固体撮像装置を提供する。【解決手段】一つの実施形態によれば、第１の半導体チップと第２の半導体チップとを有する固体撮像装置が提供される。第１の半導体チップは、複数の画素を有する。第２の半導体チップには、第１の半導体チップが積層される。第２の半導体チップは、ＡＤ変換回路と制御回路とリピータ線と配線と複数のリピータとを有する。リピータ線は、制御回路から延びている。配線は、リピータ線を複数の画素に３次元的に接続する。複数のリピータは、リピータ線上に複数の画素に対応して配されている。【選択図】図６
2016171179.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する第１の半導体チップと、
前記第１の半導体チップが積層され、ＡＤ変換回路と、制御回路と、前記制御回路から延びたリピータ線と、前記リピータ線を前記複数の画素に３次元的に接続する配線と、前記リピータ線上に前記複数の画素に対応して配された複数のリピータとを有する第２の半導体チップと、
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記複数の画素は、第１の画素及び第２の画素を含み、
前記複数のリピータは、
前記制御回路に前記リピータ線経由で接続された入力端子と前記第１の画素に前記リピータ線及び前記配線経由で接続された出力端子とを有する第１のリピータと、
前記第１のリピータの出力端子に前記リピータ線経由で接続された入力端子と前記第２の画素に前記リピータ線及び前記配線経由で接続された出力端子とを有する第２のリピータと、
を含む
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数の画素は、少なくとも行方向に配列され、
前記リピータ線は、行方向に延び、
前記配線は、前記リピータ線を同一行の複数の画素に３次元的に接続する
ことを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記第２の半導体チップは、前記配線上に前記複数の画素に対応して配された複数のレベルシフタをさらに有する
ことを特徴とする請求項１から３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記第２の半導体チップは、前記リピータ線上における前記制御回路と前記複数のリピータとの間に配されたレベルシフタをさらに有する
ことを特徴とする請求項１から３のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、概して、固体撮像装置に関する。
【背景技術】
【０００２】
複数の画素を有する固体撮像装置では、制御回路及び複数の画素が配線で接続され、各画素が制御回路から供給された信号で駆動される。このとき、各画素を駆動するための時間を短縮することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２２５９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、各画素を駆動するための時間を短縮できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１の半導体チップと第２の半導体チップとを有する固体撮像装置が提供される。第１の半導体チップは、複数の画素を有する。第２の半導体チップには、第１の半導体チップが積層される。第２の半導体チップは、ＡＤ変換回路と制御回路とリピータ線と配線と複数のリピータとを有する。リピータ線は、制御回路から延びている。配線は、リピータ線を複数の画素に３次元的に接続する。複数のリピータは、リピータ線上に複数の画素に対応して配されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる固体撮像装置を適用した撮像システムの構成を示す断面図。
【図２】第１の実施形態にかかる固体撮像装置を適用した撮像システムの構成を示すブロック図。
【図３】第１の実施形態にかかる固体撮像装置の構成を示す回路図。
【図４】第１の実施形態における画素の構成を示す回路図。
【図５】第１の実施形態にかかる固体撮像装置の積層構成を示す分解斜視図。
【図６】第１の実施形態にかかる固体撮像装置の積層構成を示す回路図。
【図７】第１の実施形態におけるリピータと画素との接続構成を示す回路図。
【図８】第１の実施形態の変形例にかかる固体撮像装置の積層構成を示す回路図。
【図９】第１の実施形態の他の変形例にかかる固体撮像装置の積層構成を示す回路図。
【図１０】第１の実施形態の他の変形例にかかる固体撮像装置の積層構成を示す回路図。
【図１１】第１の実施形態の他の変形例にかかる固体撮像装置の積層構成を示す回路図。
【図１２】第２の実施形態における固体撮像装置の積層構成を示す回路図。
【図１３】第２の実施形態の変形例における固体撮像装置の積層構成を示す回路図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる固体撮像装置について説明する。固体撮像装置は、例えば、図１及び図２に示す撮像システムに適用される。図１及び図２は、撮像システムの概略構成を示す図である。図１において、ＯＰは光軸を示している。
【０００９】
撮像システム８１は、例えば、デジタルカメラ、デジタルビデオカメラなどであってもよいし、カメラモジュールが電子機器に適用されたもの（例えばカメラ付き携帯端末等）でもよい。撮像システム８１は、図２に示すように、撮像部８２及び後段処理部８３を有する。撮像部８２は、例えば、カメラモジュールである。撮像部８２は、撮像光学系８４及び固体撮像装置１００を有する。後段処理部８３は、ＩＳＰ（Ｉｍａｇｅ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）８６、記憶部８７、及び表示部８８を有する。
【００１０】
撮像光学系８４は、撮影レンズ４７、ハーフミラー４９、メカシャッタ４６、レンズ４４、プリズム４５、及びファインダー４８を有する。撮影レンズ４７は、撮影レンズ４７ａ，４７ｂ、絞り（図示せず）、及びレンズ駆動機構４７ｃを有する。絞りは、撮影レンズ４７ａと撮影レンズ４７ｂとの間に配され、撮影レンズ４７ｂへ導かれる光量を調節する。なお、図１では、撮影レンズ４７が２枚の撮影レンズ４７ａ，４７ｂを有する場合が例示的に示されているが、撮影レンズ４７は多数枚の撮影レンズを有していてもよい。
【００１１】
固体撮像装置１００は、撮影レンズ４７の予定結像面に配置されている。例えば、撮影レンズ４７は、入射した光を屈折させて、ハーフミラー４９及びメカシャッタ４６経由で固体撮像装置１００の撮像面へ導き、固体撮像装置１００の撮像面に被写体の像を形成する。固体撮像装置１００は、被写体像に応じた画像信号を生成する。
【００１２】
固体撮像装置１００は、図３に示すように、イメージセンサ９０、及び信号処理回路９１を有する。図３は、固体撮像装置１００の回路構成を示す図である。イメージセンサ９０は、例えば、ＣＭＯＳイメージセンサであってもよいし、ＣＣＤイメージセンサであっても良い。イメージセンサ９０は、画素配列ＰＡ、ローデコーダー９３、タイミング制御部９５、ＣＤＳ＋ＡＤＣ９７及びラインメモリ９８を有する。
【００１３】
画素配列ＰＡでは、複数の画素Ｐが例えば行方向及び列方向に配列されている。ローデコーダー９３は、タイミング制御部９５からの制御信号に応じて、画素配列ＰＡを例えば行単位で制御する。
【００１４】
各画素Ｐは、図４に示すように、例えば、光電変換部３、転送部８、電荷電圧変換部４、リセット部７、増幅部５、及び選択部６を有する。図４は、各画素Ｐの構成を示す図である。図４では、ｎ行ｍ列目の画素Ｐ（ｎ，ｍ）について例示的に示されているが、他の画素についても同様である。
【００１５】
光電変換部３は、光電変換を行い、受けた光に応じた電荷を発生させて蓄積する。光電変換部３は、例えば、フォトダイオードＰＤを有する。
【００１６】
転送部８は、活性状態において、光電変換部３の電荷を電荷電圧変換部４へ転送し、非活性状態において、光電変換部３の電荷を電荷電圧変換部４へ転送しない。転送部８は、ローデコーダー９３から駆動線ＤＬ（ｎ）−３経由でアクティブレベルの制御信号φＲＥＡＤｎを受けた場合に、光電変換部３の電荷を電荷電圧変換部４へ転送する。転送部８は、ローデコーダー９３から駆動線ＤＬ（ｎ）−３経由でノンアクティブレベルの制御信号φＲＥＡＤｎを受けた場合に、光電変換部３の電荷を電荷電圧変換部４へ転送しない。転送部８は、例えば、トランスファーゲートとして機能する転送トランジスタＴｄを有し、そのゲートにアクティブレベルの制御信号φＲＥＡＤｎを受けた場合にオンすることにより、光電変換部３の電荷を電荷電圧変換部４へ転送し、そのゲートにノンアクティブレベルの制御信号φＲＥＡＤｎを受けた場合にオフすることにより、光電変換部３の電荷を電荷電圧変換部４へ転送しない。
【００１７】
電荷電圧変換部４は、その寄生容量を用いて、転送された電荷を電圧に変換する。電荷電圧変換部４は、例えば、フローティングジャンクションＦＪを有する。
【００１８】
光電変換部３は、転送部８による電荷の転送が完了してから電荷の蓄積を開始し、転送部８により電荷が次に電荷電圧変換部４へ転送されるまで電荷の蓄積を行う。すなわち、光電変換部３は、転送部８による転送動作の完了タイミングから転送部８による次の転送動作の開始タイミングまでの電荷蓄積期間において、電荷蓄積動作を行う。
【００１９】
リセット部７は、ローデコーダー９３から駆動線ＤＬ（ｎ）−２経由でアクティブレベルの制御信号φＲＥＳＥＴ＿ＦＪｎを受けた場合に、電荷電圧変換部４の電位を所定の電位（例えば、ＶＤＤｒｅｓｅｔ）にリセットする。リセット部７は、例えば、リセットトランジスタＴｃを有し、そのゲートにアクティブレベルの制御信号φＲＥＳＥＴ＿ＦＪｎを受けた場合にオンすることにより、電荷電圧変換部４の電位を所定の電位（例えば、ＶＤＤｒｅｓｅｔ）にリセットする。
【００２０】
増幅部５は、画素Ｐ（ｎ，ｍ）が選択状態になった際に、電荷電圧変換部４の電圧に基づく信号を信号線ＳＬへ出力する。増幅部５は、例えば、アンプトランジスタＴｂを有し、画素Ｐ（ｎ，ｍ）が選択状態になった際に、信号線ＳＬを介して接続された負荷電流源ＣＳとともにソースフォロワ動作を行うことにより、電荷電圧変換部４の電圧に応じた信号を信号線ＳＬへ出力する。なお、負荷電流源ＣＳは負荷トランジスタＴＬＭ及びバイアス発生回路９を有する。
【００２１】
選択部６は、ローデコーダー９３から駆動線ＤＬ（ｎ）−１経由でアクティブレベルの制御信号φＡＤＲＥＳｎを受けた場合に、画素Ｐ（ｎ，ｍ）を選択状態にし、ローデコーダー９３から駆動線ＤＬ（ｎ）−１経由でノンアクティブレベルの制御信号φＡＤＲＥＳｎを受けた場合に、画素Ｐ（ｎ，ｍ）を非選択状態にする。選択部６は、例えば、選択トランジスタＴａを有し、そのゲートにアクティブレベルの制御信号φＡＤＲＥＳｎを受けた際にオンすることにより、画素Ｐ（ｎ，ｍ）を選択状態にし、そのゲートにノンアクティブレベルの制御信号φＡＤＲＥＳｎを受けた際にオフすることにより、画素Ｐ（ｎ，ｍ）を非選択状態にする。選択トランジスタＴａのドレインは、電源電位ＶＤＤｓｆに接続されている。電源電位ＶＤＤｓｆと電源電位ＶＤＤｒｅｓｅｔとは、ショート可能である。
【００２２】
図４では、選択トランジスタＴａが電源電位ＶＤＤｓｆ側に接続されアンプトランジスタＴｂが信号線ＳＬ側に接続された構成が例示されているが、アンプトランジスタＴｂが電源電位ＶＤＤｓｆ側に接続され選択トランジスタＴａが信号線ＳＬ側に接続された構成であってもよい。
【００２３】
また、画素Ｐは、選択部６が省略された構成であってもよい。その場合、駆動線ＤＬ（ｎ）−１が省略されるとともに、リセット部７が画素Ｐを選択状態／非選択状態にするための動作を行ってもよい。例えば、リセット部７は、電荷電圧変換部４の電位を第１の電位（例えば、ＶＤＤレベル）にリセットすることにより画素Ｐを選択状態にし、電荷電圧変換部４の電位を第２の電位（増幅部５（アンプトランジスタＴｂ）がオフするような電位、例えば、ＧＮＤレベル）にリセットすることにより画素Ｐを非選択状態にしてもよい。
【００２４】
なお、各画素Ｐには複数の駆動線ＤＬ（ｎ）が延びているが、以下では、説明の簡略化のため、各画素Ｐに１つの駆動線ＤＬ（ｎ）が延びているものとする。また、各画素Ｐには複数の制御信号が供給されているが、説明の簡略化のため、各画素Ｐに１つの制御信号が供給されているものとする。
【００２５】
図３に戻って、各画素Ｐで生成された画像信号は、タイミング制御部９５及びローデコーダー９３によりＣＤＳ＋ＡＤＣ９７側へ読み出され、ＣＤＳ＋ＡＤＣ９７を経て画像データへ変換され、ラインメモリ９８経由で信号処理回路９１に出力される。信号処理回路９１では、信号処理が行われる。これらの信号処理された画像データは、ＩＳＰ８６に出力される。
【００２６】
図３、図４に示すように、ローデコーダー９３は、画素配列ＰＡの周辺に配され、各駆動線ＤＬがローデコーダー９３から対応する行の各画素まで行方向に延びている。ローデコーダー９３は、画素配列ＰＡにおける複数行のうち駆動対象の行を１行目、２行目、・・・と順次に選択していき、選択行の駆動線ＤＬ経由で画素配列ＰＡにおける選択行に含まれた複数の画素に制御信号を供給して制御する。
【００２７】
例えば、画素配列ＰＡが多画素化の要求を満たすために多くの画素を含んでいると、駆動線ＤＬが長くなるので駆動線ＤＬの抵抗値が増大しやすい。また、駆動線ＤＬに接続される画素数が多くなるので、駆動線ＤＬの容量値が増大しやすい。そのため、ローデコーダー９３が駆動線ＤＬを介して画素を駆動する際の画素駆動時間が長時間化する可能性がある。
【００２８】
画素駆動時間が長時間化すると、固体撮像装置１００から出力される画像信号のフレームレートが要求される速度を満たせない可能性がある。フレームレートが要求される速度を満たせないと、画像信号により得られる画像が動画像である場合、所定時間内におけるコマ数の確保が困難になり、滑らかな動画像を得ることが困難になる。あるいは、画像信号により得られる画像が静止画像である場合、レリーズタイムラグが増大し、シャッターチャンスをとらえることが困難になる可能性がある。
【００２９】
このとき、画素特性を確保するため、駆動線ＤＬの抵抗値／容量値を減らすことが困難である。駆動線ＤＬ上におけるローデコーダー９３と画素配列ＰＡとの間の位置に制御信号をドライブするためのリピータを挿入する場合を考える。この場合、挿入されたリピータは、駆動線ＤＬに接続された複数の画素に対して、駆動線ＤＬの一端側から画素を駆動するため、容量による遅延の影響を大きくうける。このため、画素駆動時間を短縮することが困難であると考えられる。
【００３０】
また、画素配列ＰＡでは、画素特性（画素配置ピッチ）を確保するため、駆動線ＤＬ上における画素間の位置にリピータを追加することが困難である。
【００３１】
そこで、第１の実施形態では、基板接合を用いたチップ積層化により、画素領域下に電極の接合点を配置できるようにし、下チップのリピータ線内における複数の画素に対応した位置に複数のリピータを挿入し、ドライブされた制御信号を下チップから上チップへ供給することで、制御信号の遅延を小さくする。
【００３２】
具体的には、図５及び図６に示すように、固体撮像装置１００は、半導体チップＣＨ１及び半導体チップＣＨ２を有する。図５は、固体撮像装置１００の積層構成を示す分解斜視図である。図６は、固体撮像装置１００の積層構成を示す回路図である。
【００３３】
半導体チップＣＨ２には、半導体チップＣＨ１が積層されている。半導体チップＣＨ１及び半導体チップＣＨ２は、基板接合で接合されている。半導体チップＣＨ１及び半導体チップＣＨ２は、互いに表面側が接合され、互いの電極ＥＬ同士を接合（例えば、Ｃｕ−Ｃｕ接合）させることができる。半導体チップＣＨ１及び半導体チップＣＨ２は、それぞれ、表面側に多層配線構造が形成されており、最上の配線層上に表面が露出された電極ＥＬを有する。
【００３４】
半導体チップＣＨ１には、図３に示す固体撮像装置１００内の構成のうち画素配列ＰＡが配される。例えば、半導体チップＣＨ１は、複数の画素Ｐ（１，１）〜Ｐ（４，４）、複数の駆動線ＤＬ（１）〜ＤＬ（４）、複数の配線ＷＲ（１，１）〜ＷＲ（４，４）、及び複数の信号線（図示せず）を有する。複数の画素Ｐ（１，１）〜Ｐ（４，４）は、行方向及び列方向に配列され、例えば４行４列を構成する。図５及び図６では、画素配列ＰＡにおける画素の配列数が４行４列である場合を例示するが、画素の配列数はこれに限定されない。なお、図示しないが、各画素Ｐ（１，１）〜Ｐ（４，４）は、裏面照射型の画素構成を有する。
【００３５】
複数の駆動線ＤＬ（１）〜ＤＬ（４）は、画素の複数行に対応している。各駆動線ＤＬ（１）〜ＤＬ（４）は、行方向に延び、対応する行の各画素に接続されている。例えば、駆動線ＤＬ（１）は、１行目の画素Ｐ（１，１）〜Ｐ（１，４）に対応し、１行目の各画素Ｐ（１，１）〜Ｐ（１，４）に接続されている。
【００３６】
複数の配線ＷＲ（１，１）〜ＷＲ（４，４）のそれぞれは、駆動線ＤＬ（１）〜ＤＬ（４）を半導体チップＣＨ２側へ３次元的に接続する。例えば、配線ＷＲ（１，１）〜ＷＲ（１，４）は、それぞれ、駆動線ＤＬ（１）上のノードＤＮ（１，１）〜ＤＮ（１，４）をその下方に設けられた電極ＥＬへ接続する。
【００３７】
半導体チップＣＨ２には、図３に示す固体撮像装置１００内の構成のうち画素配列ＰＡ以外が配される。例えば、半導体チップＣＨ２は、ＡＤＣ９７、ロジック回路９９、ローデコーダー（制御回路）９３、複数のリピータ線ＲＬ（１）〜ＲＬ（４）、複数の配線ＬＷＲ（１，１）〜ＬＷＲ（４，４）、及び複数のリピータＲＰ（１，１）〜ＲＰ（４，４）を有する。半導体チップＣＨ２では、ローデコーダー９３が端部付近に配置されている。ローデコーダー９３の配置領域の近くには、ＡＤＣ配置領域１１〜１４、ロジック回路配置領域１５〜１８が設けられている。ＡＤＣ配置領域１１〜１４には、例えば、ＡＤＣ９７が分割配置されている。ロジック回路配置領域１５〜１８には、ロジック回路９９が分割配置されている。ロジック回路９９は、信号処理回路９１などを含む（図３参照）。
【００３８】
複数のリピータ線ＲＬ（１）〜ＲＬ（４）は、複数の駆動線ＤＬ（１）〜ＤＬ（４）に対応している。各リピータ線ＲＬ（１）〜ＲＬ（４）は、対応する駆動線ＤＬに沿って延びている。例えば、リピータ線ＲＬ（１），ＲＬ（２）は、ローデコーダー９３から行方向に延び、ロジック回路配置領域１５〜１８を通っている。なお、リピータ線ＲＬ（１），ＲＬ（２）は、ロジック回路配置領域１５〜１８を通るが、ロジック回路９９には接続されない。例えば、リピータ線ＲＬ（３），ＲＬ（４）は、ローデコーダー９３から行方向に延び、ＡＤＣ配置領域１１〜１４を通っている。なお、リピータ線ＲＬ（３），ＲＬ（４）は、ＡＤＣ配置領域１１〜１４を通るが、ＡＤＣ９７には接続されない。
【００３９】
複数の配線ＬＷＲ（１，１）〜ＬＷＲ（４，４）のそれぞれは、リピータ線ＲＬ（１）〜ＲＬ（４）を半導体チップＣＨ１側へ３次元的に接続する。例えば、配線ＬＷＲ（１，１）〜ＬＷＲ（１，４）は、それぞれ、リピータ線ＲＬ（１）上のノードＲＮ（１，１）〜ＲＮ（１，４）をその上方に設けられた電極ＥＬへ接続する。
【００４０】
例えば、ノードＲＮ（１，１）→配線ＬＷＲ（１，１）→半導体チップＣＨ２の電極ＥＬ→半導体チップＣＨ１の電極ＥＬ→配線ＷＲ（１，１）→ノードＤＮ（１，１）→画素Ｐ（１，１）と接続されている。ノードＲＮ（１，４）→配線ＬＷＲ（１，４）→半導体チップＣＨ２の電極ＥＬ→半導体チップＣＨ１の電極ＥＬ→配線ＷＲ（１，４）→ノードＤＮ（１，４）→画素Ｐ（１，４）と接続されている。すなわち、複数の配線ＬＷＲ（１，１）〜ＬＷＲ（４，４）のそれぞれは、リピータ線ＲＬ（１）〜ＲＬ（４）を複数の画素へ３次元的に接続する。
【００４１】
複数のリピータＲＰ（１，１）〜ＲＰ（４，４）は、複数のリピータ線ＲＬ（１）〜ＲＬ（４）に対応する。複数のリピータＲＰ（１，１）〜ＲＰ（１，４）は、リピータ線ＲＬ（１）上に複数の画素Ｐ（１，１）〜Ｐ（１，４）に対応して配されている。複数のリピータＲＰ（１，１）〜ＲＰ（１，４）は、画素配列ＰＡにおける同一行の画素Ｐ（１，１）〜Ｐ（１，４）を駆動できる。
【００４２】
例えば、リピータＲＰ（１，１）は、図７に示すように、入力端子がリピータ線ＲＬ（１）経由でローデコーダー９３に接続されている。図７は、リピータと画素との接続構成を示す回路図である。リピータＲＰ（１，１）は、出力端子が、リピータ線ＲＬ（１）及び配線ＬＷＲ（１，１），ＷＲ（１，１）経由で画素Ｐ（１，１）に接続されているとともに、リピータ線ＲＬ（１）経由で次段のリピータＲＰ（１，２）の入力端子に接続されている。これにより、リピータＲＰ（１，１）は、画素Ｐ（１，１）への制御信号をドライブしながら次段のリピータＲＰ（１，２）への制御信号もドライブすることができる。
【００４３】
リピータＲＰ（１，２）は、入力端子がリピータ線ＲＬ（１）経由でリピータＲＰ（１，１）に接続されている。リピータＲＰ（１，２）は、出力端子が、リピータ線ＲＬ（１）及び配線ＬＷＲ（１，２），ＷＲ（１，２）経由で画素Ｐ（１，２）に接続されているとともに、リピータ線ＲＬ（１）経由で次段のリピータＲＰ（１，３）の入力端子に接続されている。これにより、リピータＲＰ（１，２）は、画素Ｐ（１，２）への制御信号をドライブしながら次段のリピータＲＰ（１，３）への制御信号もドライブすることができる。
【００４４】
リピータＲＰ（１，３）は、入力端子がリピータ線ＲＬ（１）経由でリピータＲＰ（１，２）に接続されている。リピータＲＰ（１，３）は、出力端子が、リピータ線ＲＬ（１）及び配線ＬＷＲ（１，３），ＷＲ（１，３）経由で画素Ｐ（１，３）に接続されているとともに、リピータ線ＲＬ（１）経由で次段のリピータＲＰ（１，４）の入力端子に接続されている。これにより、リピータＲＰ（１，３）は、画素Ｐ（１，３）への制御信号をドライブしながら次段のリピータＲＰ（１，４）への制御信号もドライブすることができる。
【００４５】
リピータＲＰ（１，４）は、入力端子がリピータ線ＲＬ（１）経由でリピータＲＰ（１，３）に接続されている。リピータＲＰ（１，４）は、出力端子が、リピータ線ＲＬ（１）及び配線ＬＷＲ（１，４），ＷＲ（１，４）経由で画素Ｐ（１，４）に接続されている。これにより、リピータＲＰ（１，４）は、画素Ｐ（１，４）への制御信号をドライブすることができる。
【００４６】
同様に、複数のリピータＲＰ（４，１）〜ＲＰ（４，４）は、リピータ線ＲＬ（４）上に複数の画素Ｐ（４，１）〜Ｐ（４，４）に対応して配されている。複数のリピータＲＰ（４，１）〜ＲＰ（４，４）は、画素配列ＰＡにおける同一行の画素Ｐ（４，１）〜Ｐ（４，４）を駆動できる。
【００４７】
以上のように、第１の実施形態では、固体撮像装置１００において、基板接合を用いたチップ積層化により、画素領域下に電極の接合点を配置できるようにし、下チップのリピータ線内における複数の画素に対応した位置に複数のリピータを挿入し、ドライブされた制御信号を下チップから上チップへ供給する。これにより、ローデコーダー９３から画素に至る制御信号の経路の途中において制御信号をドライブできるので、駆動線ＤＬの一端側から制御信号をドライブする場合に比べて、制御信号の遅延を容易に小さくでき、画素駆動時間を容易に短縮できる。この結果、フレームレートの高速化が可能となり、フレームレートが要求される速度を満たすことができる。
【００４８】
また、第１の実施形態では、固体撮像装置１００において、例えばリピータＲＰ（１，１）〜ＲＰ（１，３）は、画素Ｐ（１，１）〜Ｐ（１，３）への制御信号をドライブしながら次段のリピータＲＰ（１，２）〜ＲＰ（１，４）への制御信号もドライブすることができる。これにより、駆動線ＤＬの一端側から制御信号をドライブする場合に比べて、各リピータＲＰ（１，１）〜ＲＰ（１，３）のドライブ能力を小さくでき、制御信号の遅延を容易に小さくできる。また、ローデコーダー９３から遠い画素ほど繰り返しドライブされるので、ローデコーダー９３に近い画素Ｐ（１，１）と遠い画素Ｐ（１，４）との間における制御信号の波形歪みの差異を低減できる。さらに、ローデコーダー９３に近い画素Ｐ（１，１）と遠い画素Ｐ（１，４）とに対して共通のリピータ線ＲＬ（１）で制御信号を伝送するので、リピータ線ＲＬ（１）の配線密度を抑えることができ、リピータ線ＲＬ（１）の配線抵抗がつかないようにリピータ線ＲＬ（１）を太くすることが容易である。
【００４９】
なお、各リピータ線ＲＬ上には、１画素ごとに対応するリピータＲＰが配されているが、複数画素ごとに対応するリピータＲＰが配されていてもよい。
【００５０】
半導体チップＣＨ１における各行の駆動線ＤＬは、リピータＲＰごとに分割されていてもよい。例えば、図６に示す１行目の駆動線ＤＬ（１）において、図８に示す破線の部分をカットして、図８に示すように、１行目の駆動線ＤＬ（１）が複数の駆動線ＤＬ（１）＿１〜ＤＬ（１）＿４に分割されていてもよい。図８は、第１の実施形態の変形例にかかる固体撮像装置１００ｉの積層構成を示す回路図である。他の行の駆動線についても同様に構成されていてもよい。これにより、例えば、各リピータＲＰに接続された駆動線ＤＬに接続される画素Ｐの数を１つに低減できるので、固体撮像装置１００ｉにおいて、駆動線ＤＬの容量値を効果的に低減でき、制御信号の遅延を容易に小さくできる。
【００５１】
あるいは、半導体チップＣＨ２におけるローデコーダーは、リピータ線の両側で制御信号を駆動してもよい。例えば、図９に示すように、各リピータ線ＲＬ（１）〜ＲＬ（４）におけるローデコーダー９３の反対側にローデコーダー９３’が接続されていてよい。図９は、第１の実施形態の変形例にかかる固体撮像装置１００ｊの積層構成を示す回路図である。例えば、ローデコーダー９３は、リピータＲＰ（１，１），ＲＰ（１，２）、配線ＬＷＲ（１，１），ＬＷＲ（１，２），ＷＲ（１，１），ＷＲ（１，２）経由で画素Ｐ（１，１），Ｐ（１，２）を駆動できる。例えば、ローデコーダー９３’は、リピータＲＰ（１，４），ＲＰ（１，３）、配線ＬＷＲ（１，４），ＬＷＲ（１，３），ＷＲ（１，４），ＷＲ（１，３）経由で画素Ｐ（１，４），Ｐ（１，３）を駆動できる。このように、各行の画素を駆動線の両側から駆動できるので、固体撮像装置１００ｊにおいて、制御信号のドライブ能力を高くすることができ、制御信号の遅延をさらに小さくできる。
【００５２】
あるいは、図９に示す構成において、半導体チップＣＨ２における各行のリピータ線ＲＬは、ローデコーダー９３，９３’ごとに分割されていてもよい。例えば、図９に示す１行目のリピータ線ＲＬ（１）において、図１０に示す破線の部分をカットして、図１０に示すように、１行目のリピータ線ＲＬ（１）が複数のリピータ線ＲＬ（１）＿１，ＲＬ（１）＿２に分割されていてもよい。図１０は、第１の実施形態の変形例にかかる固体撮像装置１００ｋの積層構成を示す回路図である。他の行の駆動線についても同様に構成されていてもよい。これにより、例えば、各ローデコーダー９３，９３’に接続されたリピータ線ＲＬに接続されるリピータＲＰの数を半分に低減できるので、固体撮像装置１００ｋにおいて、リピータ線ＲＬの容量値を効果的に低減でき、制御信号の遅延を容易に小さくできる。
【００５３】
あるいは、図１０に示す構成において、半導体チップＣＨ１における各行の駆動線ＤＬは、リピータＲＰごとに分割されていてもよい。例えば、図１０に示す１行目の駆動線ＤＬ（１）において、図１１に示す破線の部分をカットして、図１１に示すように、１行目の駆動線ＤＬ（１）が複数の駆動線ＤＬ（１）＿１〜ＤＬ（１）＿４に分割されていてもよい。図１１は、第１の実施形態の変形例にかかる固体撮像装置１００ｐの積層構成を示す回路図である。他の行の駆動線についても同様に構成されていてもよい。これにより、例えば、各リピータＲＰに接続された駆動線ＤＬに接続される画素Ｐの数を１つに低減できるので、固体撮像装置１００ｐにおいて、駆動線ＤＬの容量値を効果的に低減でき、制御信号の遅延を容易に小さくできる。
【００５４】
（第２の実施形態）
次に、第２の実施形態にかかる固体撮像装置２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００５５】
第１の実施形態では、ローデコーダー９３から出力されリピータＲＰでドライブされた制御信号が配線ＬＷＲ，ＷＲ経由で画素Ｐに供給され、画素Ｐが駆動される。
【００５６】
しかし、低消費電力化等のため、ローデコーダー９３及びリピータＲＰの動作電圧の低電圧化が進むと、画素Ｐに供給される制御信号のレベルがそのままでは要求されるレベルに不十分な場合が生じ得る。例えば、制御信号φＲＥＡＤｎのアクティブレベルが比較的低いレベルのままであると、転送部８がオンして光電変換部３の電荷を電荷電圧変換部４へ転送した際に、一部の電荷が転送されずに光電変換部３内に残ることに起因した残像が発生する可能性がある。
【００５７】
そこで、第２の実施形態では、ローデコーダー９３から出力されリピータＲＰでドライブされた制御信号を、画素Ｐに供給する前に所望の電圧振幅（所望のレベル）に変換しておく。
【００５８】
具体的には、図１２に示すように、半導体チップＣＨ２０２は、複数のレベルシフタＬＳ（１，１）〜ＬＳ（４，４）をさらに有する。図１２は、固体撮像装置２００の積層構成を示す回路図である。複数のレベルシフタＬＳ（１，１）〜ＬＳ（１，４）は、配線ＬＷＲ（１，１）〜ＬＷＲ（１，４）上に複数の画素Ｐ（１，１）〜Ｐ（１，４）に対応して配されている。複数のレベルシフタＬＳ（１，１）〜ＬＳ（１，４）は、画素配列ＰＡにおける同一行の画素Ｐ（１，１）〜Ｐ（１，４）を駆動できる。
【００５９】
例えば、レベルシフタＬＳ（１，１）は、配線ＬＷＲ（１，１）上に配されている。ローデコーダー９３から出力されリピータＲＰ（１，１）でドライブされた制御信号の振幅がＶ１である場合、レベルシフタＬＳ（１，１）は、制御信号の振幅をＶ１からＶ２（＞Ｖ１）に変換する。レベルシフタＬＳ（１，１）は、振幅がＶ２に変換された制御信号を配線ＬＷＲ（１，１），ＷＲ（１，１）経由で画素Ｐ（１，１）に供給する。これにより、画素Ｐ（１，１）を所望のレベルの制御信号で動作させることができる。
【００６０】
レベルシフタＬＳ（１，４）は、配線ＬＷＲ（１，４）上に配されている。ローデコーダー９３から出力されリピータＲＰ（１，１）〜ＲＰ（１，４）のそれぞれでドライブされた制御信号の振幅がＶ１である場合、レベルシフタＬＳ（１，４）は、制御信号の振幅をＶ１からＶ２（＞Ｖ１）に変換する。レベルシフタＬＳ（１，４）は、振幅がＶ２に変換された制御信号を配線ＬＷＲ（１，４），ＷＲ（１，４）経由で画素Ｐ（１，４）に供給する。これにより、画素Ｐ（１，４）を所望のレベルの制御信号で動作させることができる。
【００６１】
以上のように、第２の実施形態では、固体撮像装置２００において、ローデコーダー９３から出力されリピータＲＰでドライブされた制御信号を、画素Ｐに供給する前にレベルシフタＬＳで所望の電圧振幅（所望のレベル）に変換しておく。これにより、低消費電力化等のため、ローデコーダー９３及びリピータＲＰの動作電圧を低電圧化した場合に、画素Ｐを所望のレベルの制御信号で動作させることができ、画素Ｐの特性を向上させることができる。
【００６２】
なお、レベルシフタは、各配線ＬＷＲ上に配される代わりに、各リピータ線ＲＬ上に配されていてもよい。例えば、図１３に示すように、固体撮像装置２００’において、半導体チップＣＨ２０２’は、複数のレベルシフタＬＳ’（１）〜ＬＳ’（４）を有してもよい。図１３は、固体撮像装置の積層構成を示す回路図である。レベルシフタＬＳ’（１）〜ＬＳ’（４）は、リピータ線ＲＬ（１）〜ＲＬ（４）上におけるローデコーダー９３と複数のリピータＰＲとの間に配されている。
【００６３】
例えば、レベルシフタＬＳ’（１）は、リピータ線ＲＬ（１）上におけるローデコーダー９３と複数のリピータＰＲ（１，１）〜ＲＰ（１，４）との間に配されている。ローデコーダー９３から出力された制御信号の振幅がＶ１である場合、レベルシフタＬＳ’（１）は、制御信号の振幅をＶ１からＶ２（＞Ｖ１）に変換する。レベルシフタＬＳ’（１）は、振幅がＶ２に変換された制御信号をリピータ線ＲＬ（１）、リピータＰＲ（１，１）、配線ＬＷＲ（１，１），ＷＲ（１，１）経由で画素Ｐ（１，１）に供給する。これにより、画素Ｐ（１，１）を所望のレベルの制御信号で動作させることができる。
【００６４】
このように、レベルシフタＬＳ’を各配線ＬＷＲ上に配する代わりに各リピータ線ＲＬ上におけるローデコーダー９３と複数のリピータＰＲとの間に配した場合、用意すべきレベルシフタＬＳ’の数を減らすことができ、固体撮像装置２００’を低コスト化できる。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
８１  撮像システム、１００  固体撮像装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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