(57)【特許請求の範囲】
【請求項１】
各々が互いに属性が異なるデータを不揮発的に格納するとともに各々が少なくとも１個のメモリブロックを有する複数のメモリブロック領域と、
各前記メモリブロックに対して設けられ、対応のメモリブロックの格納データの書換の禁止／許可を示すロックビットを格納する手段と、
データ書換時、複数の外部制御信号の状態に従って、前記複数のメモリブロック領域のデータ書換に対する保護態様を各前記メモリブロック領域単位で設定する制御手段を備え  前記制御手段は、前記複数の外部制御信号の状態に従って、各前記メモリブロック領域ごとに対応のロックビットを有効とするか無効とするかを決定する手段を含み、ロックビットの有効時には該ロックビットの値に従って対応のメモリブロックに対する格納データの書換の禁止/許可が行なわれ、ロックビットの無効時には前記複数の外部制御信号の状態に従って対応のメモリブロックの格納データの書換の禁止／許可が設定される、半導体記憶装置。
【請求項２】
前記複数の外部制御信号は、消費電流を低下させるパワーダウンモードを指示するリセットパワーダウンモード指示信号と、データ書換に対するプロテクトの有無を指示する第１および第２のライトプロテクト指示信号とを含み、前記リセットパワーダウンモード指示信号が前記パワーダウンモードを指定するときには、前記第１および第２のライトプロテクト指示信号の状態に係らず前記複数のメモリブロック領域の書換が禁止され、前記リセットパワーダウンモード指示信号が前記パワーダウンモードを指定しない通常動作のときには、前記第１および第２のライトプロテクト指示信号の状態に従って前記複数のメモリブロックの書換の禁止/許可が前記メモリブロック領域単位で設定される、請求項１記載の半導体記憶装置。
【請求項３】
前記データ書換は、記憶データの消去および外部からのデータの書込を含む、請求項１または２に記載の半導体記憶装置。
【請求項４】
複数の不揮発性メモリブロックと各メモリブロックに対応して設けられ対応のメモリブロックのライトプロテクトの態様を指定するロックビットを格納するロックビット領域とを有する半導体記憶装置において、少なくとも１つのメモリブロックを有するメモリブロック領域ごとに属性の異なるデータを格納するとともに、第１および第２のライトプロテクト指示信号入力ピンを設け、前記入力ピンからの第１および第２のライトプロテクト指示信号の状態に従って、前記メモリブロック領域単位で、対応のロックビットを有効として該対応のロックビットの値によるライトプロテクトを行なうかまたは対応のロックビットを無効として前記第１および第２のライトプロテクト指示信号の状態に従ってライトプロテクト態様を設定することにより、前記複数の不揮発性メモリブロック個々のライトプロテクトの態様を前記メモリブロック領域単位で設定することができるようにしたことを特徴とする、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、データ書換に対するプロテクト（保護）機能を有する不揮発性半導体記憶装置に関する。より特定的には、データの書込および消去に対するプロテクトの態様を設定するための構成に関する。
【０００２】
【従来の技術】
半導体記憶装置は、磁気ディスクを記憶媒体として用いる記憶装置に比べて、小型、軽量、および高速アクセス可能などの利点を有しており、広範な用途において用いられている。このような半導体記憶装置の１つに、情報を不揮発的に記憶する不揮発性半導体記憶装置がある。この不揮発性半導体記憶装置は、電源遮断時においても、その記憶情報を保持しており、携帯情報端末などの電池を電源とする機器においてプログラムメモリまたはデータメモリとして用いられている。このような不揮発性半導体記憶装置の１つに、メモリセルが１トランジスタで構成され、高集積化が可能であり、またある大きさのアドレス範囲のデータを一度に電気的に消去することのできるフラッシュＥＥＰＲＯＭ（電気的に書込・消去可能なリード・オンリ・メモリ：以下、フラッシュメモリと称す）が知られている。
【０００３】
フラッシュメモリなどの不揮発性半導体記憶装置においては、情報を不揮発的に記憶することが前提とされており、したがって、誤った書込および消去などにより、不揮発的に記憶しているデータが書換えられるのを防止する必要がある。特に、この不揮発性半導体記憶装置をプログラムメモリとして用いた場合、その記憶データは、確実に保持する必要があり、誤消去および誤書込などを防止する必要がある。このような誤書込および誤消去を防止するために、フラッシュメモリなどの不揮発性半導体記憶装置においては、「ライトプロテクト」機能が設けられている。このライトプロテクト機能は、利用者が、書込および消去をすることを望まないデータ領域（メモリブロック）に対し、書込および消去動作に対しロックをかけて、このメモリブロックに対する誤書込および誤消去を防止する手法である。
【０００４】
図１３は、従来の不揮発性半導体記憶装置の書込／消去に関連する部分の構成を概略的に示す図である。図１３において、不揮発性半導体記憶装置は、各々が情報を不揮発的に記憶する複数の不揮発性メモリセルを有するメモリアレイ１００と、メモリアレイ１００の不揮発性メモリセルへの書込および消去の禁止／許可を示す情報を格納するプロテクト制御データ格納領域１０２を含む。
【０００５】
メモリアレイ１００は、複数のメモリブロック１００ａ〜１００ｎに分割され、ブロック単位で消去を行なうことができる。
【０００６】
プロテクト制御データ格納領域１０２は、メモリブロック１００ａ〜１００ｎそれぞれに対応して設けられるロックビット格納部１０２ａ〜１０２ｎを含む。これらのロックビット格納部１０２ａ〜１０２ｎは、対応のメモリブロック１００ａ〜１００ｎに対する書込および消去の禁止／許可を示すロックビットＬＢａ〜ＬＢｎを格納する。ロックビットＬＢａ〜ＬＢｎの値により、メモリブロック１００ａ〜１００ｎの書込／消去の禁止／許可が示され、したがって、ブロック単位で書込／消去動作を禁止することができる。
【０００７】
不揮発性半導体記憶装置は、さらに、チップイネーブル信号／ＣＥ、リセットパワーダウンモード信号／ＲＰ、およびライトプロテクト信号／ＷＰとブロックアドレス信号とを受け、プロテクト制御データ格納領域１０２に格納されたロックビットＬＢａ〜ＬＢｎの値に従って、ブロックアドレス信号が指定するメモリブロックに対する書込／消去動作を制御する書込／消去制御回路１０３と、この書込／消去制御回路１０３の制御の下に、アドレス信号が指定するメモリブロック（またはページ）に対する消去／書込を行なう書込／消去回路１０４を含む。
【０００８】
書込／消去制御回路１０３は、チップイネーブル信号／ＣＥの活性化時、リセットパワーダウンモード信号／ＲＰおよびライトプロテクト信号／ＷＰの状態に従って、書込／消去動作モードが指定されたか否かを判定し、書込／消去動作が指定されたとき、ブロックアドレス信号が指定するメモリブロックに対応して設けられたロックビット格納部からロックビットＬＢ（ＬＢａ〜ＬＢｎ）を読出し、このアドレス指定されたメモリブロックに対する書込／消去の禁止／許可を決定する。書込／消去動作が許可されている場合には、この書込／消去制御回路１０３は、書込／消去に必要な電圧を生成して書込／消去回路１０４へ与える。
【０００９】
書込／消去回路１０４は、アドレス信号に従ってメモリアレイ１００におけるブロックおよびメモリセルの選択を行なう、ＸデコーダおよびＹデコーダを含む。
【００１０】
この不揮発性半導体記憶装置においては、書込および消去動作に対する保護を行なうライトプロテクト機能は、リセットパワーダウンモード信号／ＲＰとライトプロテクト信号／ＷＰとアドレス指定されたメモリブロックから読出されたロックビットＬＢの状態に従って書込または消去動作が制御される。
【００１１】
メモリアレイ１００は、図１４に示すように、各々が１以上のメモリブロックを有する複数の領域１００ｂｒ、１００ｐｒおよび１００ｍｒに分割される。不揮発性半導体記憶装置は、プログラムおよびデータを格納する。この格納するデータの属性（または種類）に応じて、格納領域が振り分けられる。図１４においては、このメモリアレイ１００は、電源投入時などの初期動作時に必要とされるブートコードなどを格納するブートブロック領域１００ｂｒと、製造者および利用者両者が、固定的に利用する、電話番号、識別番号などの数値パラメータを格納するパラメータブロック領域１００ｐｒと、利用者が、実使用時において自由に書換えるデータを格納するメインブロック領域１００ｍｒに分割される。この図１４に示すようなアレイ分割構成を有する場合、外部制御信号／ＲＰおよび／ＷＰおよびロックビットに従って図１５に示すようなライトプロテクト機能が実現される。
【００１２】
（ｉ）  リセットパワーダウンモード信号／ＲＰが、通常動作モード時の論理ハイレベル（Ｈレベル）よりも高い電圧レベルの昇圧レベルＨＨに設定されたとき、ライトプロテクト信号／ＷＰの状態およびロックビットＬＢの値にかかわらず、メモリアレイ１００のメモリブロック１００ａ〜１００ｎに対しては、その領域にかかわらず、すべて書込または消去を行なうことができる。また、この状態においては、ロックビットＬＢの書込も可能である。メモリアレイ１００のデータの書込／消去とロックビットＬＢの書込／消去（書換）は、コマンドにより指定される。
【００１３】
（ｉｉ）  リセットパワーダウンモード信号／ＲＰおよびライトプロテクト信号／ＷＰがともにＨレベルに設定されたとき、ロックビットＬＢの値にかかわらず、メモリアレイ１００のブートブロック領域１００ｂｒ、パラメータブロック領域１００ｐｒおよびメインブロック領域１００ｍｒに対し書込および消去を行なうことができる。また、ロックビットＬＢに対しても、書込／消去を行なうことができる。
【００１４】
（ｉｉｉ）  リセットパワーダウンモード信号／ＲＰがＨレベルであり、またライトプロテクト信号／ＷＰが接地電圧レベルの論理ローレベル（Ｌレベル）のときには、メモリブロック１００ａ〜１００ｎそれぞれに対応して設けられたロックビットＬＢの値に従って書込／消去の禁止／許可が決定される。ロックビットＬＢがロック状態を示すときには、対応のメモリブロックに対する書込および消去が禁止される。ロックビットＬＢがアンロック状態を示す場合には、対応のメモリブロックに対する書込および消去を行なうことができる。また、ロックビットＬＢに対しても、その値の書換を行なうことができる。
【００１５】
（ｉｖ）  リセットパワーダウンモード信号／ＲＰがＬレベルのときには、この不揮発性半導体記憶装置はパワーダウンモードに設定され、内部動作は禁止される。このパワーダウンモードにおいては、内部回路の動作を禁止し、不揮発性半導体記憶装置をスタンバイ状態として、その消費電流を低減する。この状態においては、記憶情報の書換が生じてはならず、メモリアレイ１００のブートブロック領域１００ｂｒ、パラメータブロック領域１００ｐｒおよびメインブロック領域１００ｍｒのメモリセルすべてのデータの書換（書込および消去両者を含む）がロックビットＬＢの値にかかわらず禁止される。同様に、ロックビットＬＢの値の書換も禁止される。
【００１６】
上述のように、ロックビットＬＢを用いることにより、メモリブロック単位で書込および消去の禁止／許可（ロック／アンロック）を設定することができ、誤消去および誤書込による記憶データの書換を生じるのが防止することができ、必要なデータを確実に保持することができる。
【００１７】
【発明が解決しようとする課題】
メモリブロック単位での書込および消去の禁止／許可は、ロックビットＬＢにより設定することができる。このロックビットＬＢの有効／無効、すなわちロックビットＬＢの値にかかわらず書込または消去を行なうか否かは、外部からの制御信号、すなわちリセットパワーダウンモード信号／ＲＰおよびライトプロテクト信号／ＷＰにより設定することができる。しかしながら、従来の書込および消去に対する禁止／許可を制御するロック制御においては、ブートブロック領域、パラメータブロック領域およびメインブロック領域のすべてのブロック領域に共通にロック制御の態様が外部制御信号／ＲＰおよび／ＷＰにより決定される。すなわち、（ｉ）メモリアレイ１００のメモリセルに対しロックビットＬＢの値にかかわらず書込および消去を許可する、（ｉｉ）ロックビットに従って禁止／許可を決定する、および（ｉｉｉ）ロックビットの値にかかわらず書込および消去を禁止するの３つの態様である。メモリアレイ１００において、ブートブロック領域１００ｂｒは、電源投入時におけるシステム（装置：この不揮発性半導体記憶装置が用いられる装置の全体）を初期設定するためのブートプログラムコードおよび、割込処理などを行なうための必要な制御プログラムコードなどが格納されている。リセットパワーダウンモード信号／ＲＰがＨＨレベルに設定されるのは、この不揮発性半導体記憶装置に必要な情報（コードおよびデータ両者を含めて以下データと称す）を書込むときであり、これは製造者において行なわれる。利用者が一般的に使用する場合、通常リセットパワーダウンモード信号／ＲＰがＨＨレベルに設定されることはない（ＨＨレベルは、通常のＨレベルよりもさらに高い電圧レベルであるため）。
【００１８】
また、パラメータブロック領域１００ｐｒにおいても、この不揮発性半導体記憶装置の識別番号、時刻情報、などの固有の数値パラメータが格納される。一方、このパラメータブロック領域１００ｐｒにおいては、用途に応じて利用者の識別番号、たとえばＩＣカードにおける暗証番号、または携帯電話器における電話番号、または携帯情報端末のメモ機能を実現するための電話番号および住所データなどが格納される。メインブロック領域１００ｍｒにおいては、利用者が常時使用してこの内容を書換えることができ、用途に応じて留守番電話機能を実現する音声情報、およびディジタルカメラにおける画像情報などが格納される。したがって、これらの格納データには、絶対に書換えられてはいけないデータ、および書換が生じても致命的とはならないデータが存在する。
【００１９】
しかしながら、この図１５に示すように、従来の不揮発性半導体記憶装置においては、利用者の使用時においては、メモリアレイ１００の各メモリブロックに対しすべて共通にその書込および消去に対する禁止／許可の態様が設定されているため、書換えるべきでないデータが誤って書換えられる誤書込および誤消去が生じる可能性がある。たとえば、信号／ＲＰおよび／ＷＰをともにＨレベルに設定した場合、メモリアレイ１００の各領域に対し、書込／消去を行なうことができ、したがって、いずれのメモリブロックにおいてもそのデータの書換が可能である。この場合、ライトプロテクト機能は、不能動化されているため、誤書込／誤消去の可能性が生じる。一方、信号／ＲＰおよび／ＷＰをそれぞれＨレベルおよびＬレベルに設定した場合、ロックビットＬＢの値に従って書込／消去の禁止／許可が制御される。しかしながら、ロックビットＬＢは、その値を変更することができる。したがって、誤ってロックビットＬＢの値を設定した場合、この誤って設定されたロックビットの値に従って書込／消去の禁止／許可が制御されるため、同様誤書込／誤消去の可能性が生じる。
【００２０】
さらに、利用者が使用する場合、一旦パラメータブロック領域に設定された数値パラメータの書換を確実に禁止するために、メインブロック領域１００ｍｒのメモリブロックに対する書込／消去に対してはロックビットＬＢの値に従って書込／消去の制御を行ない、一方、パラメータブロック領域１００ｐｒは、ロック状態に設定するのが好ましい。しかしながら、図１５に示すように、従来の不揮発性半導体記憶装置においてはこのようなロック制御を行なうことができない。
【００２１】
また、書込または消去動作を行なう場合、ロックビットの書換を禁止することができず、誤って別のメモリブロックのロックビットがアンロック状態に設定される可能性があり、この場合、誤書込／誤消去を防止することができなくなる。
【００２２】
したがって、従来のように、リセットパワーダウンモード信号／ＲＰおよびライトプロテクト信号／ＷＰを用いてロック態様を設定する場合、確実に誤書込／誤消去などの誤書換を防止するのが困難であるという問題があった。
【００２３】
それゆえ、この発明の目的は、確実に誤書換を防止することのできる半導体記憶装置を提供することである。
【００２４】
この発明の他の目的は、ロック態様をより柔軟に設定することのできる不揮発性半導体記憶装置を提供することである。
【００２５】
この発明のさらに他の目的は、ロックビットに対してもロック／アンロックを設定することのできる不揮発性半導体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】
この発明は、要約すれば、ライトプロテクト機能を実現するために、外部制御信号の数を増加させ、これにより、ロック態様の種類を増加させるものである。
【００２７】
すなわち、請求項１に係る半導体記憶装置は、各々が互いに属性が異なるデータを格納するとともに各々が少なくとも1個のメモリブロックを有する複数のメモリブロック領域と、各メモリブロックに対応して設けられ、対応のメモリブロックの格納データの書換の禁止／許可を示すロックビットを格納する手段と、データ書換時、複数の外部制御信号の状態に従って複数のメモリブロックのデータ書換に対する保護態様を各メモリブロック領域単位で設定する制御手段を備える。
この制御手段は、複数の外部制御信号の状態に従って各メモリブロック領域ごとに対応のロックビットを有効とするか無効とするかを決定する手段を含む。ロックビットの有効時にはロックビットの値に従って対応のメモリブロックの書換の許可／禁止が行なわれ、ロックビットの無効時には、外部制御信号の状態に従って対応のメモリブロックの格納データの書換の禁止／許可が設定される。
【００２９】
請求項２に係る半導体記憶装置は、請求項１の複数の外部制御信号が、消費電流を低下させるパワーダウンモードを指定するリセットパワーダウンモード指示信号と、データ書換に対するプロテクトを指示する第１および第２のライトプロテクト指示信号とを含む。リセットパワーダウンモード指示信号がパワーダウンモードを指定するときには第１および第２のライトプロテクト指示信号の状態に係らずメモリブロック領域のデータの書換が禁止される。このリセットパワーダウンモード指示信号がパワーダウンモードを指定しない通常動作のときには、第１および第２のライトプロテクト指示信号の状態に従って、メモリブロックのデータの書換がメモリブロック領域単位で設定される。
【００３０】
請求項３に係る半導体記憶装置は、請求項１または２の装置において、各メモリブロックが、データを不揮発的に記憶するメモリセルを有し、データ書換は、記憶データの消去および外部からのデータの書込を含む。
【００３１】
請求項４に係る発明は、複数の不揮発性メモリブロックと各メモリブロックに対応して設けられ対応のメモリブロックのライトプロテクトの態様を指定するロックビットを格納するロックビット領域とを有する半導体記憶装置において、少なくとも１つのメモリブロックを有するメモリブロック領域ごとに属性の異なるデータを格納するとともに、第１および第２のライトプロテクト指示信号入力ピンを設け、これらの入力ピンからの第１および第２のライトプロテクト指示信号の状態に従って、メモリブロック領域単位で、対応のロックビットを有効として対応のロックビットの値によるライトプロテクトを行うかまたは対応のロックビットを無効として第１および第２のライトプロテクト指示信号の状態に従ってライトプロテクトの態様を設定することにより、複数のメモリブロック個々のライトプロテクトの態様をメモリブロック領域単位で設定できるようにしたことを特徴とする。
【００３２】
複数のメモリブロックグループに対し、データ書換時にメモリブロック領域単位でロック態様を設定することができるので、データ書換をすべきグループおよびデータ書換を行なわず、記憶データを確実に保持すべき領域を区別してロック態様を設定することができ、より正確に誤書換を防止することができる。
【００３３】
また、ロック態様を各領域単位で設定することができるため、利用者の要求するさまざまなロック態様の組合せを実現することができ、利用者の要求に応えたライトプロテクト機能を実現することができる。
【００３４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図１において、この不揮発性半導体記憶装置はたとえばフラッシュメモリであり、行列状に配列される複数の不揮発性メモリセルを有するメモリアレイ１を含む。メモリアレイ１は、各々が行列状に配列される複数のメモリセルを有する複数のメモリブロック１ａ〜１ｎに分割される。これらのメモリブロック１ａ〜１ｎは、その記憶データの属性に応じてブートブロック領域１ｂｒ、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒに分割される。メモリブロック１ａがブートブロックとして用いられ、メモリブロック１ｂおよび１ｃがパラメータブロックとして用いられ、メモリブロック１ｄ〜１ｎがメインブロックとして用いられる。
【００３５】
ここで、「属性」は、記憶データの種類と同様の意味を有する。すなわち、ブートブロック領域１ｂｒのメモリブロック１ａには、書換える必要のないコード、すなわち装置またはシステム立上げ時（電源投入時）に用いられるブートコードおよび割込処理などの制御プログラムのコードが格納される。パラメータブロック領域１ｐｒに含まれるメモリブロック１ｂおよび１ｃには、この記憶装置の識別番号（ＩＤ番号）、ＩＣカード適用時における利用者の識別番号（暗証番号）、電話器への適用時における電話番号などの用途に応じた比較的書換えられることのない数値パラメータデータが格納される。メインブロック領域１ｍｒのメモリブロック１ｄ〜１ｎには、利用者が利用時に書換えられるデータが格納される。したがって、このブートブロック領域１ｂｒのメモリブロック１ａは、製造者が、製品出荷前に必要なブートコードおよびプログラムコードを書込む。パラメータブロック領域１ｐｒのメモリブロック１ｂおよび１ｃには、製造者が必要な数値パラメータを書込むとともに、利用者が利用を行なうとき、必要な数値パラメータを書込む。メインブロック領域１ｍｒのメモリブロック１ｄ〜１ｎは、利用者がデータの書換を行なう。
【００３６】
この不揮発性半導体記憶装置は、さらに、メモリブロック１ａ〜１ｎそれぞれに対応して設けられ、これらのメモリブロック１ａ〜１ｎの書込および消去の禁止／許可を制御するロックビットＬＢを格納するプロテクト制御データ格納領域２を含む。このプロテクト制御データ格納領域２は、メモリブロック１ａ〜１ｎそれぞれに対してロックビットＬＢａ〜ＬＢｎを不揮発的に記憶するロックビット格納部２ａ〜２ｎを含む。
【００３７】
この不揮発性半導体記憶装置は、さらに、データ書込時１ページの書込データを格納するページバッファ３と、外部制御信号、すなわちチップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、リセットパワーダウンモード信号／ＲＰ、第１および第２のライトプロテクト信号／ＷＰおよび／ＸＰを受け、指定された動作モードに従って必要な内部電圧および内部制御信号を発生する制御回路４と、外部からのアドレス信号ＡＤを取込み内部アドレス信号を発生するアドレスバッファ５と、アドレスバッファ５からの内部アドレス信号をデコードし、メモリアレイ１のアドレス指定されたメモリセルを選択するアドレスデコーダ６と、アドレスデコーダ６からの列選択信号に従ってメモリアレイ１のアドレス指定された列を選択するＹゲートと、このＹゲートにより選択された列から読出されたデータを検知し増幅するセンスアンプを含む。図１においては、Ｙゲートおよびセンスアンプを１つのブロック７で示す。
【００３８】
さらに、制御回路４の制御の下に、プロテクト制御データ格納領域２からアドレス指定されたメモリブロックに対応するロックビットの読出または書込を行なうＬＢリード／ライト回路８と、制御回路４の制御の下に、この不揮発性半導体記憶装置の内部状態を示すステータスデータを格納するステータスレジスタ９と、制御回路４の制御の下に、Ｙゲート／センスアンプブロック７、ＬＢリード／ライト回路８、およびステータスレジスタ９のいずれかを選択して入出力バッファ１１へ電気的に接続するマルチプレクサ１０を含む。
【００３９】
ステータスレジスタ９においては、データ書込時正確にメモリセルに対しデータの書込が行なわれたか否かを示すステータスデータおよび消去時正確にデータの消去が行なわれたか否かを示すデータを格納するレジスタが設けられる。ＬＢリード／ライト回路８は、制御回路４の制御の下に、ロックビットの書換が指定されたときに、ブロックアドレス信号（明確には示さず）に従って対応のロックビットに対する書込／読出を行なう。
【００４０】
制御回路４は、この外部制御信号／ＣＥ、／ＯＥ、／ＷＥ、／ＷＰ、／ＲＰおよび／ＸＰの状態に従って必要な内部制御信号を発生する。この制御回路４は、メモリセルデータの書込および消去に必要な電圧の発生、書込および消去のベリファイを行なう回路を含む。この制御回路４は、論理回路で構成されてもよく、またプロセサで構成されてもよく、またＤＳＰ（ディジタル・シグナル・プロセサ）で構成されてもよい（この構成については後に説明する）。
【００４１】
図１に示すように、不揮発性半導体記憶装置においては、２つのライトプロテクト信号／ＷＰおよび／ＸＰが用いられる。書込または消去を行なうデータ書換動作時においては、このリセットパワーダウンモード信号／ＲＰ、ならびに第１および第２のライトプロテクト信号／ＷＰおよび／ＸＰの状態に従って各領域１ｂｒ、１ｐｒ、および１ｍｒごとにプロテクト態様を設定する。
【００４２】
図２は、この発明の実施の形態１における不揮発性半導体記憶装置のメモリブロックに対するライトプロテクトの態様を一覧にして示す図である。以下、この図２を参照して、図１に示す制御回路４が実現するライトプロテクト機能の態様について説明する。
【００４３】
（ｉ）  リセットパワーダウンモード信号／ＲＰが通常動作時に与えられるＨレベルよりもさらに高い電圧レベルの昇圧レベルＨＨに設定されるとき：
この状態においては、第１および第２のライトプロテクト信号／ＷＰおよび／ＸＰの状態およびロックビットの値にかかわらず（ロックビット無効）、メモリアレイ１におけるすべてのメモリブロック１ａ〜１ｎのデータの書換が許可される。すなわち、図３（Ａ）に示すように、ブートブロック領域１ｂｒ、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒに対するデータの書換は、ロックビットＬＢの値にかかわらず許可される。これにより、製造者が、必要なデータの初期設定および起動時に必要とされるブートプログラムのコードの書込などを行なうことができる。
【００４４】
この状態においては、またロックビットＬＢの値の設定も行なうことができる。
【００４５】
（ｉｉ）  リセットパワーダウンモード信号／ＲＰ、ならびに第１および第２のライトプロテクト信号／ＷＰおよび／ＸＰがすべてＨレベルのとき：
この状態においても、ロックビットＬＢの値にかかわらず、メモリアレイ１に含まれるメモリブロック１ａ〜１ｎすべてに対するデータの書換は許可される。またロックビットＬＢも、その値を変更することができる。この状態では、図３（Ａ）に示すように、ブートブロック領域１ｂｒ、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒに対し、データの書換を行なうことができる。利用者が、たとえば制御プログラムの追加などを行ない、また製造者がパラメータブロック領域１ｐｒに対し数値パラメータなどの製品識別番号書込などをシステム組込み時において容易に行なうことができ、またテストも容易に行なえる。
【００４６】
（ｉｉｉ）  リセットパワーダウンモード信号／ＲＰおよび第１のライトプロテクト信号／ＷＰがともにＨレベルであり、第２のライトプロテクト信号／ＸＰがＬレベルのとき：
この状態においては、パラメータブロック領域１ｐｒに含まれるメモリブロック１ｃおよび１ｄに対するデータの書換は、対応のロックビットＬＢｂおよびＬＢｃにより決定される（ロックビット有効）。ブートブロック領域１ｂｒのメモリブロック１ａおよびメインブロック領域１ｍｒに含まれるメモリブロック１ｄ〜１ｎに対するデータの書換は、ロックビットＬＢの値にかかわらず禁止される。また、ロックビットＬＢの変更も禁止される。利用者が必要に応じてパラメータデータの書換を行なう。
【００４７】
この状態は、図３（Ｂ）に示すように、パラメータブロック領域１ｐｒに対してのみ、対応のロックビットＬＢの値に従って選択的に書換を行なうことができ、残りの領域に対しては、無条件にデータの書換は禁止される。この状態において、ロックビットＬＢの書換もまた、禁止される。
【００４８】
（ｉｖ）  リセットパワーダウンモード信号／ＲＰおよび第２のライトプロテクト信号／ＸＰがともにＨレベルであり、第１のライトプロテクト信号／ＷＰがＬレベルのとき：
この状態においては、ロックビットＬＢのチップにかかわらずブートブロック領域１ｂｒのメモリブロック１ａに対するデータの書換は禁止され、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒに含まれるメモリブロックに対するデータの書換は対応のロックビットＬＢの値に従って決定される。したがって、図３（Ｃ）に示すように、ブートブロック領域１ｂｒに含まれるブートコードの書換は、確実に禁止され、一方パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒは、ロックビットＬＢの値に従って書換が制御される。この状態においても、またロックビットＬＢの書換は禁止される。
【００４９】
（ｖ）  リセットパワーダウンモード信号／ＲＰがＨレベルでありかつ第１および第２のライトプロテクト信号／ＷＰおよび／ＸＰがともにＬレベルのとき：
この状態においては、ブートブロック領域１ｂｒ、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒのメモリブロックに対するデータの書換は、ロックビットの値にかかわらず禁止される（ロック状態）。したがって、図３（Ｄ）に示すように、ブートブロック領域１ｂｒ、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒのデータの書換はすべて禁止される。また、ロックビットＬＢの書換も禁止される。
【００５０】
（ｖｉ）  リセットパワーダウンモード信号／ＲＰがＬレベルのとき：
この状態においては、ディープパワーダウンモードが設定され、不揮発性半導体記憶装置の内部動作は禁止されるため、ブートブロック領域１ｂｒ、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒのデータの書換に対しロックがかけられ、またロックビットＬＢに対するデータ書換に対してもロックがかけられる。したがって図３（Ｄ）に示すように、メモリブロックすべてに対するデータの書換は禁止される。
【００５１】
この図２および図３（Ａ）〜（Ｄ）に示すように、各領域それぞれに対して、データ書換（書込／消去）に対するロック／アンロックを設定することができる。製造者が、この不揮発性半導体記憶装置に対しデータを書込む場合、図３（Ａ）および図３（Ｄ）に示すように、ロックビットにかかわらず、データの書換の禁止／許可が決定される。一方、利用者が実際に使用する場合においては、パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒのデータは、その処理内容に応じて適宜変更される。したがって、この場合、ソフトウェア的に設定されるロックビットＬＢに従ってこのデータの書換が制御される。これにより、利用者の処理内容に応じてライトプロテクトを実現するために、データ書換に対するロック／アンロックを柔軟に設定することができる。
【００５２】
図２および図３（Ａ）〜（Ｄ）に示すように、各領域単位でデータ書換に対するロック／アンロックを設定している。ロックビットＬＢに従ってライトプロテクトが行なわれる場合、ロックビットはすべてその値の更新が禁止されている。したがって、ロックビットＬＢの値が誤って設定されることがなく、パラメータブロック領域およびメインブロック領域１ｍｒのデータの書換が誤って行なわれることはなく、正確なライトプロテクトが実現される。
【００５３】
また、パラメータブロック領域１ｐｒは、製造者および利用者両者が使用する領域であり、このため、パラメータブロック領域に対してはロックビットＬＢに従ってデータの書換が行なわれる状態およびパラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒ両者ともロックビットＬＢの値に従ってデータの書換を行なう状態の両者を設けている。パラメータブロック領域１ｐｒおよびメインブロック領域１ｍｒに対し、ロックビットに従ってデータの書換が制御される場合においては、ブートブロック領域１ｂｒに対するデータの書換は禁止される（ロックがかけられている）。したがって、このデータ書換時において、誤ってブートブロック領域に格納された書換るべきでないブートコードなどのプログラムコードが書換られるのを確実に防止することができる。
【００５４】
したがって、従来と異なり、ブートブロック領域、パラメータブロック領域、およびメインブロック領域個々に、ロック／アンロック状態の態様を異ならせることができ、処理内容に応じて、必要な領域に確実にデータ書換に対するロックをかけて、データの誤書込／誤消去が生じるのを防止することができる。図１５に示すように、各領域共通に、プロテクト態様を設定する場合に生じる可能性のある誤消去、または誤書込を防止することができる。また、ロックビットＬＢの書換は、パラメータブロック領域またはメインブロック領域に対するロックビットに従うデータ書換が許可されている場合には禁止しているため、このパラメータブロック領域およびメインブロック領域に対するデータ書換を行なったときロックビットへのアクセスが行なわれるため、誤ってこのロックビットが変更されるのを防止することができる。
【００５５】
［制御回路の構成］
図４は、図１に示す制御回路の書込および消去に関連する部分の構成を概略的に示す図である。図４において、制御回路４は、チップイネーブル信号／ＣＥの活性化時外部からデータ入出力ピン端子（Ｉ／Ｏ）を介して与えられるコマンドを取込み、指定された動作モードを判定するモード判定回路４ａと、このモード判定回路４ａの書込／消去指示信号に応答して活性化され、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰを取込み、その状態を判定し該判定結果を示す信号を出力するデコーダ４ｂと、モード判定回路４ａの制御の下に活性化され、デコーダ４ｂから与えられるプロテクト態様指示信号とブロックアドレスとを受け、アドレス指定されたメモリブロックに対するプロテクト態様（ロック態様）を決定するプロテクト制御回路４ｃと、モード判定回路４ａからの書込／消去指示信号に応答して活性化されかつプロテクト制御回路４ｃの出力する書込および消去に対する許可／禁止を示す書換禁止／許可指示信号に従って、書込および消去動作を制御する書込／消去制御回路４ｄを含む。
【００５６】
モード判定回路４ａは、チップイネーブル信号／ＣＥの活性化時、ライトイネーブル信号／ＷＥの活性化に従って入出力バッファを介して与えられる入力データのビットパターンを判別し、書込または消去が指定されたか否かを判定する。
【００５７】
デコーダ４ｂは、外部から与えられる信号／ＲＰ、／ＷＰおよび／ＸＰの状態の組合せに応じてライトプロテクト態様を示す信号を出力する。このデコーダ４ｂの出力するプロテクト態様指示信号は、各メモリブロック領域ごとに発生されてもよく、また図２に示すように、信号の状態の組合せそれぞれに応じて対応の内部制御信号が活性状態とされる構成のいずれが用いられてもよい。
【００５８】
プロテクト制御回路４ｃは、モード判定回路４ａが書込または消去動作モードを指定するとき、デコーダ４ｂからのプロテクト態様指示信号とブロックアドレス信号と、ＬＢリード／ライト回路８を介して与えられるロックビットを受け、アドレス指定されたメモリブロックに対するプロテクト態様を決定し、その決定結果に従って書込／消去制御回路４ｄの活性／非活性化を制御する。
【００５９】
書込／消去制御回路４ｄは、書込または消去に必要な書込／消去電圧発生回路を備え、また書込／消去ベリファイのためのシーケンサを含み、所定のシーケンスでロックビットの読出／書込を含む書込または消去動作を制御する。また発生した書込／消去電圧は、アドレスデコーダへ与えられて、選択メモリの行に対応して配置されるワード線および列に対して配置されるビット線ならびにソース線に必要な電圧が印加される。
【００６０】
図５は、データ書込時の外部信号のタイミング関係を示す図である。図５に示すように、時刻ｔ１においてチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥをＬレベルに設定し、かつデータ入出力端子（Ｉ／Ｏ）へ、コード“４１Ｈ”を与える。このコード“４１Ｈ”は、データ書込モードを指定するコマンドであり、モード判定回路４ａは、このコード“４１Ｈ”により、データ書込モードが指定されたことを識別する。次いで、次のサイクルで、チップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥがＬレベルのときに、外部から与えられる書込データ（Ｉ）が取込まれ、このときに与えられるアドレス信号ＡＤ（ページアドレスＡＸおよび列アドレスＡＹ）が設定され、書込ページが指定される。ページアドレスＡＸは、書込データの書込時すべて同じページを示す状態に設定される。このページアドレスは、またメモリブロックを特定するブロックアドレスをも示す。列アドレスＡＹは、１ページのアドレスが先頭アドレスから順次与えられる。この列アドレスＡＹに従って、図１に示すＹゲート／センスアンプブロック７に含まれるＹゲートが順次選択され、図１に示すページバッファ３に、この書込データ（Ｉ）が順次ラッチされる。
【００６１】
時刻ｔ２において、１ページの最後の書込データがチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥの活性化時に内部に取込まれる。時刻ｔ３においてチップイネーブル信号／ＣＥおよびライトイネーブル信号／ＷＥをともにＨレベルとすることにより、内部で、ページ書込動作シーケンスが起動される。この時刻ｔ２において、外部制御回路／ＲＰ、／ＷＰおよび／ＸＰを所定の状態に設定する。この外部制御信号／ＲＰ、／ＷＰおよび／ＸＰの状態に従って、時刻ｔ３から始まるページ書込シーケンスにおいて、プロテクト態様が決定され、その決定されたプロテクト態様に従ってページ書込が行なわれる。
【００６２】
この書込動作が完了すると、外部の装置は、正確に書込が行なわれたか否かを判定するために、チップイネーブル信号／ＣＥおよび出力イネーブル信号／ＯＥをＬレベルの活性状態とし、内部のステータスレジスタに格納されたデータ（Ｏ）を読出す。このステータスレジスタデータ（Ｏ）の値により、正確に書込が行なわれたことを外部の装置が識別し、次の書込または読出などの必要な動作が行なわれる。
【００６３】
図４に示す制御回路４は、この図５に示す時刻ｔ３からのページ書込シーケンス時において、外部制御回路／ＲＰ、／ＷＰおよび／ＸＰの状態に従ってプロテクト態様を決定する。このページ書込シーケンスにおいては、データの書込が行なわれる場合には、まず選択されたページのメモリセルデータがすべて消去され、次いでページバッファ３に格納された書込データに従って、消去状態と異なるデータを書込むべきメモリセルに対するデータの書込が行なわれる。内部で書込および消去のベリファイ動作が行なわれ、そのベリファイ結果を示すデータがステータスレジスタに格納される。
【００６４】
図６は、図４に示す制御回路４の動作を示すフロー図である。以下、図６を参照して、図４に示す制御回路のデータ書込時の動作について説明する。
【００６５】
まず、コード“４１Ｈ”が入力されたか否かの判定がモード判定回路４ａにおいて行なわれる（ステップＳ１）。コード“４１Ｈ”が入力されると、データ書込モードが指定されたため、モード判定回路４ａは、書込シーケンスを設定する（ステップＳ２）。この書込シーケンスが設定されると、書込データが順次アドレス信号とともに与えられる。この与えられるアドレス信号ＡＤのうち、列アドレス信号ＡＹが１ページの最終アドレスに到達したか否かを見ることにより、１ページのすべてのデータのロードが行なわれたか否かの判定が行なわれる。
【００６６】
最後のデータのロードが行なわれるとき、デコーダ４ｂが、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰを取込み、またプロテクト制御回路４ｃが、ブロックアドレスおよび書込／消去制御回路４ｄにより活性化されたＬＢリード／ライト回路８からのロックビット（ＬＢ）を読込む（ステップＳ４）。このプロテクト制御回路４ｃは、デコーダ４ｂからのロック態様指示信号とロックビット（ＬＢ）とブロックアドレスとに従って、このブロックアドレスが指定されるメモリブロックに対するデータ書込に対しロックをかけるか否かの判定を行なう（ステップＳ５）。
データ書込に対し許可が示されているアンロック状態のときには、図１に示すページバッファ３にロードされたデータに従って書込が行なわれる（ステップＳ６）。一方、データ書込に対しロックすべきであると判定された場合には、データ書込は行なわれず、データ書込シーケンスが終了する。このデータ書込の終了は、たとえばレディ／ビジー信号を用いて外部装置へ知らされる。利用者は、このレディ／ビジー信号により、データ書込が終了したことを知らされたとき、ステータスレジスタに格納されたステータスデータを読出して、書込が正確に行なわれたか否かを知ることができる。ロック状態のときには、このステータスレジスタにおいては、書込不実施を示すデータが格納されており、一方、データ書込が行なわれた場合には、ステータスレジスタには、１ページの書込完了を示すデータが格納されており、このデータを読むことにより、利用者は、書込が行なわれたか否かを、すなわちロックされていたか否かを知ることができる。
【００６７】
図６のステップＳ４に示すように、ブロックアドレスをプロテクト制御回路４ｃに取込み、このブロックアドレスが指定する領域に対し、書込に対するロック／アンロックが、外部制御信号／ＲＰ、／ＷＰ、および／ＸＰならびにロックビットＬＢに従って決定される。
【００６８】
図７は、データ消去動作時における外部信号の状態を示す図である。時刻ｔ１において、チップイネーブル信号／ＣＥをＬレベルの活性状態とし、この状態で、外部から、コード“２０Ｈ”を与える。図４に示すモード判定回路４ａは、コード“２０Ｈ”に従って、消去モードを指定するための第１のコマンドが入力されたと判定し、次に与えられるコマンドを待ち受ける。時刻ｔ２において、再びチップイネーブル信号／ＣＥをＬレベルに設定し、外部からコード“Ｄ０Ｈ”をデータ入出力端子へ与える。図４に示すモード判定回路４ａは、このコード“２０Ｈ”および“Ｄ０Ｈ”がチップイネーブル信号／ＣＥに従って連続して与えられたことを判定すると、内部を消去モードに設定し、外部制御信号／ＲＰ、／ＷＰ、および／ＸＰならびに内部の対応のメモリブロックのロックビットの値に従って選択的に消去を行なう。この消去動作完了時においては、図示しないレディ／ビジー信号が外部アクセス可能状態に設定され、外部で、消去モードが完了したことを知ることができる。利用者は、時刻ｔ４において、ステータスレジスタに格納されたデータをチェックし、正確に消去が行なわれているか否かを判定する。
【００６９】
図８は、この図４に示す制御回路の消去モード時における動作を示すフロー図である。以下、図８のフロー図を参照して、図４に示す制御回路の消去モード時の動作について説明する。
【００７０】
モード判定回路４ａは、チップイネーブル信号／ＣＥが活性状態のときに、コード“２０Ｈ”が入力されたか否かを判定する（ステップＳ１０）。コード“２０Ｈ”が入力されると、消去モードを指定するための第１のコマンドが与えられたと判定し、次のコマンドを待ち受ける。次いで、チップイネーブル信号／ＣＥの活性化に従って、コード“Ｄ０Ｈ”が入力されたか否かの判定をモード判定回路４ａが行なう。コード“Ｄ０Ｈ”が入力されると、モード判定回路４ａは消去が指定されたと判定し、図４に示すデコーダ４ｂ、プロテクト制御回路４ｃおよび書込／消去制御回路４ｄを活性化する。コード“Ｄ０Ｈ”と同時に、ブロックアドレスが与えられ、図示しない回路部分においてラッチされ、消去すべきメモリブロックが特定される。
【００７１】
デコーダ４ｂは、モード判定回路４ａの制御の下に、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰを取込み、これらの状態の組合せに応じた内部指示信号を発生してプロテクト制御回路４ｃへ与える。書込／消去制御回路４ｄは、ブロックアドレス信号に従って、このアドレス指定されたメモリブロックに対応するロックビットを読出す。プロテクト制御回路４ｃは、書込／消去制御回路４ｄにより活性化されたＬＢリード／ライト回路８から、対応のロックビットを入力する。このプロテクト制御回路４ｃは、またブロックアドレスをも入力する（ステップＳ１２）。プロテクト制御回路４ｃは、これらの入力した信号およびロックビットに従って、アドレス指定されたメモリブロックに対する消去の許可／禁止を判定する（ステップＳ１３）。アドレス指定されたメモリブロックに対し、消去を行なってもよい場合（すなわちアンロック状態）が示されるときには、書込／消去制御回路４ｄが活性化され、消去に必要な内部電圧を発生して、アドレス指定されたメモリブロックの一括消去が行なわれる（ステップＳ１４）。一方、ステップＳ１３において、このアドレス指定されたメモリブロックに対する消去が禁止されており、ロックがかけられている場合には、消去は行なわれない。単に外部に対し、消去終了が示される（レディ／ビジー信号による）。
【００７２】
上述のように、この消去モード時においても、外部制御信号／ＲＰ、／ＷＰ、および／ＸＰをブロックアドレス信号とロックビットＬＢとに従って、消去に対するロック／アンロック（禁止／許可）を決定しており、メモリブロック単位でロック／アンロックをかけることができる。
【００７３】
なお、ステップＳ１１において、コード“２０Ｈ”に続いて、第２サイクルでコード“Ｄ０Ｈ”が入力されない場合には、消去コマンドは与えられなかったと判定され、初期状態に戻る。これにより、誤った消去が行なわれるのを防止する。
【００７４】
図９は、ロックビットの書換シーケンスにおける外部信号の状態を示す図である。図９において、時刻ｔ１においてチップイネーブル信号／ＣＥをＬレベルの活性状態とし、コード“７７Ｈ”を入力する。これにより、ロックビット設定のための第１のコマンドが与えられる。次いで、時刻ｔ２において再びチップイネーブル信号／ＣＥをＬレベルの活性状態とし、コード“Ｄ０Ｈ”を入力する。これらの２つのコードにより、ロックビット設定モードが指定される。この時刻ｔ２におけるチップイネーブル信号ＣＥの活性化のときに、アドレス信号ＡＤを、ロックビットを設定するメモリブロックを指定するブロックアドレスに設定する。これにより、ロックビットを書換えるべきメモリブロックが特定される。
【００７５】
時刻ｔ３において、チップイネーブル信号ＣＥをＬレベルの活性状態とし、設定すべきロックビットのデータ（Ｉ）を入力する。このときに、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰをそれぞれ所定の状態に設定する。これにより、時刻ｔ４においてチップイネーブル信号ＣＥをＨレベルとし、ライトイネーブル信号／ＷＥをＨレベルとすると、内部でロックビット書換モードが実行される。ロックビットのデータの実際の書換は、外部制御信号／ＲＰ、／ＷＰおよびＸＰの状態の組合せにより決定される。
【００７６】
時刻ｔ５においてこのロックビット書換モードが完了すると、外部で、ロックビットが書換えられたことを検証するために、出力イネーブル信号／ＯＥおよびチップイネーブル信号／ＣＥをＬレベルの活性状態とし、ステータスレジスタの記憶データ（Ｏ）を読出し、確実に、このロックビットが所定の状態に更新されたことを確認する。
【００７７】
図１０は、このロックビット設定モード時における図４に示す制御回路の動作を示すフロー図である。まず、モード設定回路４ａは、コード“７７Ｈ”が入力されているか否かを判定する（ステップＳ２０）。このコード“７７Ｈ”が入力されると、次いでモード判定回路４ａは次のロックビット設定を行なうためのコードの入力を待つ。このコード“Ｄ０Ｈ”が入力されると（ステップＳ２１）、モード判定回路４ａは、ロックビット設定モードが指定されたと判定し、プロテクト制御回路４ｃおよび書込／消去制御回路４ｄを活性化する。このステップＳ２１において、コード“Ｄ０Ｈ”は入力されない場合には、ロックビット設定コマンドは与えられていないと判定され、初期状態に復帰する。
【００７８】
次いで、設定すべきロックビットの値を示すデータがロードされる（ステップＳ２２）。このロックビットデータは、図４に示す書込／消去制御回路４ｄの制御の下に、ＬＢリード／ライト回路８へ与えられてラッチされる。
【００７９】
次いで、デコーダ４ｂが外部制御信号／ＲＰ、／ＷＰおよび／ＸＰを取込み、プロテクト制御回路４ｃが、ブロックアドレス信号を取込み、また、先の書込／消去モード時と同様、書込／消去制御回路４ｄがＬＢリード／ライト回路８を活性化し、書込／消去制御回路４ｄの制御の下にブロックアドレス信号が指定するメモリブロックに対するロックビットの値をプロテクト制御回路４ｃが読込む（ステップＳ２３）。
【００８０】
プロテクト制御回路４ｃは、これら読込んだ信号に従って、アドレス指定されたメモリブロックに対するロックビットの書換の禁止／許可（ロック／アンロック）を判定する（ステップＳ２４）。ロックビットの書換が許可されている場合（アンロック状態のとき）、書込／消去制御回路４ｄの下に、ＬＢリード／ライト回路８によりラッチされていたロックビットデータに従ってロックビットの書換が行なわれる（ステップＳ２５）。このロックビットの書換時においては、メモリセルのデータ書込と同様にして、ロックビットの消去状態への駆動が行なわれた後、このＬＢリード／ライト回路８にラッチされた書込データに従って消去状態または書込状態にこのロックビットを格納する不揮発性メモリセルが設定される。ステップＳ２４において、ロックビットの書換が禁止されている場合（ロック状態のとき）、ロックビット書換は実行されず、外部のレディ／ビジー信号がレディ状態とされ、外部アクセスを許可し、またロックビット書換モードが完了したことを知らせる。
【００８１】
なお、この図１０に示すフロー図において、ロックビット更新時において、ロックビットＬＢの読込を行なって、このロックビットの書換に対するロック／アンロックを判定している。ここで、先の通常のメモリセルデータの書換／消去のロック／アンロックを判定する場合と同じ制御シーケンスを制限するためである。ロックビット書換モード時においては、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰの状態の組合せに従ってその書換の禁止／許可が判定される構成が用いられてもよい。
【００８２】
［プロテクト制御回路の構成１］
図１１は、図４に示すプロテクト制御回路４ｃの構成を概略的に示す図である。図１１において、デコーダ４ｂは、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰの状態に従って、図２に示す各行それぞれに対応する制御信号φ１〜φ６のいずれかを活性状態へ駆動する。ここで、図１１において、デコーダ４ｂの出力する制御信号φ１〜φ６は、外部制御信号／ＲＰ、／ＷＰおよびＸＰに対する対応関係を明確にするために用いられている。図２に示すように、デコーダ４ｂが指定するプロテクト態様は、４種類である。したがって、これらの制御信号φ１〜φ６は、それぞれ状態に合わせて４種類の信号に低減されてもよい。
【００８３】
プロテクト制御回路４ｃは、ブロックアドレス信号とロックビット設定指示とを受け、書換（書込／消去）を行なう領域が、いずれの領域であるかを判定する領域判定部４ｃａと、領域判定部４ｃａの領域指定信号φｒとデコーダ４ｂからの制御信号φ１〜φ６に従って、プロテクト態様を決定するロック判定部４ｃｂと、ロック判定部４ｃｂの出力信号に従って、ロックビットＬＢを選択的に通過させるゲート４ｃｃを含む。ロック判定部４ｃｂは、ロックビットＬＢの値にかかわらずロックまたはアンロック状態に設定するときには、そのロック／アンロックを示す信号Ｌ／Ｕを生成するとともに、ゲート４ｃｃを出力ハイインピーダンス状態に設定する。ロック判定部４ｃｂは、プロテクト態様がロックビットＬＢに従って決定されるときにはゲート４ｃｃを導通状態として、ロックビットＬＢを通過させて書込／消去制御回路へロック／アンロック設定信号として与える。
【００８４】
領域判定部４ｃａは、ブロックアドレス信号の特定のアドレス信号（たとえば上位アドレス信号）により、このブロックアドレスが指定するメモリブロックがブートブロック領域、パラメータブロック領域、およびメインブロック領域のいずれに含まれるかを判定する。領域判定部４ｃａは、またロックビットの書換を指示するロックビット設定指示が活性状態のときには、ブートブロック領域を指定する信号を発生する。これは、図２に示すように、ロックビットに対するプロテクト態様と、ブートブロック領域のメモリブロックに対するプロテクト態様は同じであるためである。この領域判定部４ｃａは、たとえばブロックアドレス信号の特定のアドレスビットを入力するテーブルメモリで構成することができる。
【００８５】
ロック判定部４ｃｂは、デコーダ４ｂからの制御信号φ１〜φ６のいずれが活性状態にあるかおよび領域判定部４ｃａからの領域指定信号φｒがいずれの領域を指定しているかに従って、このアドレス指定されたメモリブロックに対するプロテクト態様を決定する。たとえば、外部制御信号／ＲＰおよび／ＷＰがともにＨレベルであり、外部制御信号／ＸＰがＬレベルにあるとき、デコーダ４ｂが制御信号φ３を活性状態とする。このとき、領域判定部４ｃａからの領域指定信号φｒがパラメータブロック領域を示すとき、ブロック判定部４ｃｂは、図２に示すように、このデータ書換（書込／消去）に対するプロテクト態様として、ロックビットＬＢに従うべきであると判定する。この状態においては、ゲート４ｃｃがイネーブルされ、ロックビットＬＢが書込／消去制御回路へ与えられる。このロック判定部４ｃｂは、制御信号φ１〜φ６と領域指定信号φｒを用いて図２に示すテーブルを満たすようにロジックゲートまたはゲートアレイにより実現することができる。これに代えてロック判定部４ｃｂは、プロセサなどで構成されてもよい。
【００８６】
この図１１に示すように、領域判定部４ｃａを用いて各アドレス指定されたメモリブロックがいずれの領域に含まれるかに従って、プロテクト態様を判定することにより、各領域単位でプロテクト態様を設定することができる。
【００８７】
［プロテクト制御回路の構成２］
図１２は、図４に示すプロテクト制御回路４ｃの他の構成を示す図である。この図１２に示す構成において、まずデコーダ４ｂは、外部制御信号／ＲＰ、／ＷＰおよび／ＸＰに従って、各領域ごとにロック／アンロック／ロックビットに示す信号を出力する。すなわちデコーダ４ｂは、ブートブロック領域に対するロック／アンロックを示す信号φｂｒを出力し、パラメータブロック領域に対し、ロック／アンロック／ロックビットに示す信号φｐｒを出力し、メインブロック領域に対し、ロック／アンロック／ロックビットに従うそれぞれを示す信号φｍｒを出力する。
【００８８】
プロテクト制御回路４ｃは、ブロックアドレス信号とロックビット設定指示とを受け、データ書換を行なう領域を判定する領域判定部４ａと、領域判定部４ａからの領域指定信号φｒに従ってデコーダ４ｂの出力信号φｂｒ、φｐｒ、およびφｍｒのいずれかの選択するセレクタ４ｃｄと、セレクタ４ｃｄの出力信号φｌ、φｕｌ、およびφｌｂを受け、このデータ書換に対するプロテクト態様を決定するロック判定部４ｃｅと、ロック判定部４ｃｅの出力する制御信号に従ってロックビットＬＢを選択的に通過させるゲート４ｃｃを含む。
【００８９】
セレクタ４ｃｂは、領域判定部４ａが出力する領域指定信号φｒが指定する領域に対応する信号の組を選択し、ロック指示信号φｌ、アンロック指示信号φｕｌ、およびロックビット依存指示信号φｌｂを生成する。
【００９０】
ロック判定部４ｃｅは、セレクタ４ｃｄからの指示信号φｌ、φｕｌ、およびφｌｂのいずれが活性状態にあるかに従って、プロテクト態様を決定する。ロック指示信号φｌおよびアンロック指示信号φｕｌのいずれかが活性状態のときには、ロック判定部４ｃｅは、ロック／アンロックを示す信号を出力するとともに、ゲート４ｃｃを出力ハイインピーダンス状態に設定する。ロックビット依存指示信号φｌｂが活性状態のときには、ロック判定部４ｃｅは、ゲート４ｃｃをイネーブルし、ロックビットＬＢを通過させてロック／アンロック指示信号として書込／消去制御回路へ与える。
【００９１】
この図１２に示す構成において領域判定部４ａおよびゲート４ｃｃは図１１に示す構成と同じである。
【００９２】
このデコーダ４ｂが各領域ごとにプロテクト態様指示信号を生成する構成となり、ロック判定部４ｃｅにおける判定のための構成が簡略化される。
【００９３】
［他の適用例］
不揮発性半導体記憶装置としては、消去がメモリブロック単位で行なわれるフラッシュメモリ（フラッシュＥＥＰＲＯＭ）であってもよく、また通常の消去がバイト単位で行なわれる電気的に書込消去可能なＥＥＰＲＯＭ、データの出力がシリアルに行なわれるシリアルＥＥＰＲＯＭ、および強誘電体材料を記憶のために用いる強誘電体メモリ（ＦＲＡＭ）のいずれであってもよく、データ書換に対するプロテクト機能が設けられている不揮発性メモリであれば、本発明は適用可能である。
【００９４】
また、メモリアレイが、複数のアドレス領域を有し、各アドレス領域毎に格納するデータの種類が異なる構成であれば、いずれのメモリにも本発明は適用可能である。
【００９５】
また、この発明に従う不揮発性メモリは、携帯電話システムにおけるメモリ、ＩＣカードにおけるメモリ、ディジタル・スチル・カメラにおけるプログラム／データメモリ、携帯情報機器（ＰＤＡ）のいずれにおいて用いられてもよい。
【００９６】
【発明の効果】
以上のように、この発明に従えば、複数の領域に分割されるメモリアレイにおいて、各領域単位でプロテクト態様を決定することができるように構成したため、処理用途に応じて柔軟にプロテクト態様を設定することができ、確実な誤書換（誤書込／誤消去）を防止することができる。また、利用者は、その処理用途に応じて、簡単にプロテクト態様を設定することが可能となる。
【００９７】
すなわち、請求項１に係る発明に従えば、各々が異なる属性を有するデータを不揮発的に格納するメモリブロック領域に対し、複数の外部制御信号の状態に従ってこれらのメモリブロックのデータ書換に対する保護態様をメモリブロック領域単位で設定するように構成しているため、プロテクト態様を柔軟に設定することが可能となり、使い勝手の良い半導体記憶装置を実現することができる。また、必要とされるメモリブロックに対してのみ、プロテクトをかけることができ、信頼性の高い半導体記憶装置を実現することができる。
また、複数の外部制御信号の状態に従ってメモリブロック個々に設けられているロックビットの有効／無効をメモリブロックごとに決定するように構成しているため、データ書換に対するプロテクトを、各メモリブロック単位で、無条件に禁止、無条件に許可、およびロックビットに従うのいずれかに設定することができ、書換データに応じて、確実に、データの保護を行うことができる。また、無条件禁止／無条件許可およびロックビットに従うの状態をグループ単位で設定しているため、製造者がデータ／コードを書き込む場合に、無条件の許可／禁止状態に設定し、利用者が利用する場合には、ロックビットに従う状態に設定することにより、利用者／製造者いずれにとっても、
使い勝手の良い半導体記憶装置を実現することができる。
【００９９】
請求項２に係る発明に従えば、複数の外部制御信号として、リセットパワーダウンモード指示信号と、データ書換に対するプロテクトを指示する第１および第２のライトプロテクト指示信号とを用いているため、従来の構成に比べて、１つのプロテクト指示信号の増加のみで、柔軟にメモリブロック領域単位でプロテクト態様を設定することができる。
また、パワーダウンモード時においては、ロックビットの値に係らずメモリブロックのデータの書換を禁止しており、パワーダウンモード時においてデータの誤書換を防止することができる。
【０１００】
請求項３に係る発明に従えば、メモリブロックが、データを不揮発的に記憶しており、データ書換は記憶データの消去および外部データの書込両者を含んでおり、消去モードおよび書込モード（プログラムモード）いずれにおいても、柔軟にプロテクト態様を決定することができる。
【０１０１】
請求項４に係る発明に従えば、複数の不揮発性メモリブロックと各メモリブロックに対応して設けられ対応のメモリブロックの書換の許可／禁止を指定するロックビットを格納するロックビット領域とを有する半導体記憶装置において、第１および第２のライトプロテクト指示信号入力ピンを設け、複数のメモリブロック個々のライトプロテクトの態様を、１以上のメモリブロックを有しかつ互いに異なる属性のデータを格納する領域単位で設定するように構成しているため、１つのライトプロテクト指示信号の増設のみで、領域単位で柔軟にプロテクト態様を設定することができ、利用者にとって、処理用途に応じてプロテクト態様を柔軟に設定することができ、利用者にとって使い勝手の良い不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】  図１に示す制御回路４の外部制御信号とライトプロテクト態様との対応関係を示す図である。
【図３】  （Ａ）−（Ｄ）は、図２に示すライトプロテクト態様における各ブロック領域のプロテクト態様を示す図である。
【図４】  図１に示す制御回路の構成を概略的に示す図である。
【図５】  この発明の不揮発性半導体記憶装置のデータ書込モード時の外部制御信号のシーケンスを示す図である。
【図６】  データ書込モード時における図４の制御回路の動作を示すフロー図である。
【図７】  データ消去モード時の外部制御信号のシーケンスを示す波形図である。
【図８】  データ消去モード時における図４に示す制御回路の動作を示すフロー図である。
【図９】  ロックビット設定モードにおける制御信号のシーケンスを示す図である。
【図１０】  ロックビット設定シーケンスにおける図４の制御回路の動作を示すフロー図である。
【図１１】  図４に示すプロテクト制御回路の構成を概略的に示す図である。
【図１２】  図４に示すプロテクト制御回路の他の構成を概略的に示す図である。
【図１３】  従来の不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図１４】  図１３に示すメモリアレイの分割構成を概略的に示す図である。
【図１５】  従来の不揮発性半導体記憶装置のライトプロテクト態様を一覧にして示す図である。
【符号の説明】
１  メモリアレイ、１ａ〜１ｎ  メモリブロック、１ｂｒ  ブートブロック領域、１ｐｒ  パラメータブロック領域、１ｍｒ  メインブロック領域、２  プロテクト制御データ格納領域、２ａ〜２ｎ  ロックビット格納部、３  ページバッファ、４  制御回路、５  アドレスバッファ、６  アドレスデコーダ、７  Ｙゲート／センスアンプ、８  ＬＢリード／ライト回路、４ａ  モード判定回路、４ｂ  デコーダ、４ｃ  プロテクト制御回路、４ｄ  書込／消去制御回路、４ｃａ領域判定部、４ｃｂ  ロック判定部、４ｃｃ  ゲート、４ｃｄ  セレクタ、４ｃｅ  ロック判定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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