(57)【要約】 【課題】リーク電流の抑制と閾値電圧の低減とを両立させることができるトンネル型半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体層１０を備える。ゲート絶縁膜３０は、半導体層上に設けられている。ゲート電極４０は、半導体層上にゲート絶縁膜を介して設けられている。第１導電型のソース層５０は、ゲート電極の一端側にある半導体層内に設けられている。第２導電型のドレイン層６０は、ゲート電極の他端側にある半導体層内に設けられ、ゲート電極の底面に対向していない。第１導電型の第１拡散層７０は、ゲート電極の底面に対向している半導体層の第１部分ＣＨとドレイン層との間の半導体層の少なくとも一部に設けられている。【選択図】図１
2016219708.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のソース層と、
前記ゲート電極の他端側にある前記半導体層内に設けられ、前記ゲート電極の底面に対向していない第２導電型のドレイン層と、
前記ゲート電極の前記底面に対向している前記半導体層の第１部分と前記ドレイン層との間の前記半導体層の少なくとも一部に設けられた第１導電型の第１拡散層とを備えた半導体装置。
【請求項２】
前記第１拡散層は、前記ドレイン層の端部から前記第１部分まで設けられている請求項１に記載の半導体装置。
【請求項３】
前記第１拡散層は、その少なくとも一部が前記ゲート電極の底面に対向している、請求項２に記載の半導体装置。
【請求項４】
前記第１拡散層の不純物濃度は、前記第１部分の不純物濃度よりも高い、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１拡散層の不純物濃度は、３×１０１８／ｃｍ３以下である、請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子の量子力学的効果を用いたＴＦＥＴ（Ｔｕｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が開発されている。ＴＦＥＴは、ゲート電極に電圧を印加して、ソースとチャネルとの間にバンド間トンネリング（ＢＴＢＴ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ））を生じさせることによりオン状態になる。
【０００３】
このようなＴＦＥＴにおいて、オフ状態におけるドレイン−ゲート間のリーク電流（オフリーク電流）を抑制するために、ドレインオフセット構造が考えられている。ドレインオフセット構造では、ドレイン層がゲート電極の底面と対向しないように、ドレイン層の端部がゲート電極の端部からチャネル長方向へ離間されている。
【０００４】
しかし、閾値電圧を低下させるためにチャネル部の不純物濃度を低減させると、ドレイン層からの空乏層がゲート電極の下方まで延びやすくなる。これは、ドレイン−ゲート間のリーク電流を増大させることに繋がる。従って、ドレインオフセット構造を有するＴＦＥＴであっても、閾値電圧を低下させるためにチャネル部の不純物濃度を低減させると、オフリーク電流の抑制効果を得ることが困難になってしまう。即ち、従来のＴＦＥＴでは、オフリーク電流の抑制と閾値電圧の低減とを両立させることが困難であった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Alan C. Seabaugh et al., Proceedings of the IEEE Volume:98, Issue:12 p.2095-2110. (2010)
【非特許文献２】Poornendu Chaturvedi et. al., Japanese Journal of Applied Physics 53, 074201 (2014)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
リーク電流の抑制と閾値電圧の低減とを両立させることができるトンネル型半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、半導体層を備える。ゲート絶縁膜は、半導体層上に設けられている。ゲート電極は、半導体層上にゲート絶縁膜を介して設けられている。第１導電型のソース層は、ゲート電極の一端側にある半導体層内に設けられている。第２導電型のドレイン層は、ゲート電極の他端側にある半導体層内に設けられ、ゲート電極の底面に対向していない。第１導電型の第１拡散層は、ゲート電極の底面に対向している半導体層の第１部分とドレイン層との間の半導体層の少なくとも一部に設けられている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態によるＮ型ＴＦＥＴ１００の構成の一例を示す概略断面図。
【図２】ポケット層７０の不純物濃度とリーク電流との関係を示すグラフ。
【図３】オフリーク電流とオン電流との関係を示すグラフ。
【図４】第１の実施形態によるＮ型ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図５】図４に続く、Ｎ型ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図６】図５に続く、Ｎ型ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図７】図６に続く、Ｎ型ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図８】図７に続く、Ｎ型ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図９】第２の実施形態によるＮ型ＴＦＥＴ１００の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【００１０】
（第１の実施形態）
図１は、第１の実施形態によるＮ型ＴＦＥＴ１００の構成の一例を示す概略断面図である。ＴＦＥＴ１００は、マイクロプロセッサまたはＡＳＩＣ（Application Specific Integrated Circuit）等のロジック型半導体集積回路に用いられ得る。尚、図１では、ゲート電極４０、ドレイン層５０、ソース層６０上の層間絶縁膜や配線構造について図示を省略している。
【００１１】
ＴＦＥＴ１００は、半導体層１０と、素子分離部２０と、ゲート絶縁膜３０と、ゲート電極４０と、ソース層５０と、ドレイン層６０と、ポケット層７０と、側壁膜８０と、側壁膜９０とを備えている。
【００１２】
半導体層１０は、ＳＯＩ（Silicon On Insulator）基板に設けられたＳＯＩ層でよい。半導体層１０は、ＳＯＩ基板のＳＯＩ層の他、ＳｉＧｅ−ＯＩ基板のＳｉＧｅ層、Ｇｅ−ＯＩ基板のＧｅ層、シリコン基板を用いて形成されたシリコン層、あるいは、ＩＩＩ−Ｖ族化合物半導体基板を用いた半導体層であってもよい。また、半導体層１０は、任意の基板上にエピタキシャル成長させた半導体層であってもよい。
【００１３】
素子分離部２０は、隣接するアクティブエリア間を電気的に分離するために半導体層１０内に設けられている。素子分離部２０は、例えば、ＳＴＩ（Shallow Trench Isolation）であり、シリコン酸化膜等の絶縁膜を用いて形成されている。
【００１４】
ゲート絶縁膜３０は、半導体層１０の表面上に設けられた絶縁膜であり、例えば、シリコン酸化膜またはシリコン酸化膜よりも比誘電率の高い高誘電材料を用いて形成されている。
【００１５】
ゲート電極４０は、半導体層１０上にゲート絶縁膜３０を介して設けられている。ゲート電極４０には、例えば、Ｎ型ドープドポリシリコン、金属等の導電材料を用いている。
【００１６】
Ｐ＋型ソース層５０は、ゲート電極４０の一端Ｅ１１側にある半導体層１０内に設けられている。ソース層５０は、高濃度（例えば、約１０２０／ｃｍ３以上）のＰ型不純物（例えば、ボロン）を含むＰ型（第１導電型）半導体層である。ソース層５０は、エクステンション領域５１と、ソース領域５２とを含む。エクステンション領域５１およびソース領域５２は電気的に接続されており、ソース層５０を構成する。
【００１７】
エクステンション領域５１は、ソース領域５２とチャネル部ＣＨとの間の半導体層１０の表面領域に設けられており、ソース領域５２に隣接している。エクステンション領域５１は、エクステンション領域５１の底面がソース領域５２の底面よりも浅くなるように形成されている。エクステンション領域５１は、ゲート電極４０の底面Ｆｂｔｍの直下まで延伸しており、該底面Ｆｂｔｍに対向している。即ち、半導体層１０の表面上方から見たときに、エクステンション領域５１は、ゲート電極４０の底面Ｆｂｔｍとオーバーラップしている。尚、ソース層５０の構成は、これに限定されず、他の構成であってもよい。
【００１８】
Ｎ＋型ドレイン層６０は、ゲート電極４０の他端Ｅ１２側にある半導体層１０内に設けられている。ドレイン層６０は、高濃度（例えば、約１０２０／ｃｍ３以上）のＮ型不純物（例えば、砒素、燐）を含むＮ型（第２導電型）半導体層である。
【００１９】
ドレイン層６０は、ゲート電極４０の底面Ｆｂｔｍの直下には設けられておらず、該底面Ｆｂｔｍに対向していない。即ち、半導体層１０の表面上方から見たときに、ドレイン層６０は、ゲート電極４０の底面Ｆｂｔｍとオーバーラップしていない。さらに換言すると、ドレイン層６０の端部Ｅｄは、ゲート電極４０の他端Ｅ１２からチャネル長方向に離間しており、それにより、ゲート電極４０の下にあるチャネル部ＣＨとドレイン層６０との間にはオフセット領域ＯＳがある。
【００２０】
第１拡散層としてのＰ型ポケット層７０は、チャネル部ＣＨ（第１部分）とドレイン層６０との間の半導体層１０内に設けられている。ポケット層７０は、中濃度（例えば、１０１８〜１０１９／ｃｍ３）のＰ型不純物を含むＰ型（第１導電型）半導体層である。ポケット層７０の不純物濃度については、後で説明する。
【００２１】
本実施形態において、ポケット層７０は、ドレイン層６０に隣接しており、ドレイン層６０の端部Ｅｄからゲート電極４０の底面Ｆｂｔｍの直下まで延伸している。ポケット層７０は、ポケット層７０の底面がドレイン層６０の底面よりも浅くなるように形成されている。また、ポケット層７０は底面Ｆｂｔｍに対向している。即ち、ポケット層７０は、ドレイン層６０の端部Ｅｄからチャネル部ＣＨまでの半導体層１０の表面領域（オフセット領域ＯＳ）の全体にわたって設けられている。また、半導体層１０の表面上方から見たときに、ポケット層７０は、ゲート電極４０の底面Ｆｂｔｍとオーバーラップしている。
【００２２】
第１部分としてのチャネル部ＣＨは、ソース層５０とポケット層７０との間の半導体層１０の表面領域に設けられている。チャネル部ＣＨは、ゲート電極４０の底面Ｆｂｔｍに対向している半導体層１０の表面領域にある。チャネル部ＣＨはＰ型半導体層であり、その不純物濃度は、ソース層５０、ドレイン層６０、ポケット層７０のいずれの不純物濃度よりも低い。尚、本実施形態において、チャネル部ＣＨは、低濃度のＰ型半導体層であるが、例えば、約１０１６／ｃｍ３以下の不純物濃度を有する半導体層（いわゆる、真性半導体層）であってもよく、あるいは、低濃度のＮ型不純物を含むＮ型半導体層であってもよい。ＴＦＥＴ１００の閾値電圧は、チャネル部ＣＨの不純物濃度に大きく依存するので、ＴＦＥＴ１００の閾値電圧は、チャネル部ＣＨの不純物濃度を変更することによって調節することができる。
【００２３】
側壁膜８０は、ゲート電極４０の側面に設けられている。側壁膜８０には、例えば、シリコン窒化膜を用いている。側壁膜９０は、ゲート電極４０の側面に、側壁膜８０を介して設けられている。側壁膜９０には、例えば、シリコン酸化膜を用いている。側壁膜８０、９０の少なくとも一部は、ポケット層７０上に設けられている。
【００２４】
次に、ポケット層７０の不純物濃度について説明する。
【００２５】
図２は、ポケット層７０の不純物濃度とリーク電流との関係を示すグラフである。このグラフは、ポケット層７０の不純物濃度を変化させた場合のＩｄ−Ｖｇ特性を示すシミュレーション結果である。このグラフの縦軸はドレイン電流Ｉｄを示し、横軸はゲート電圧Ｖｇを示す。
【００２６】
ラインＬｎ１〜Ｌｎ４、Ｌｐ１〜Ｌｐ７は、ポケット層７０の様々な不純物濃度における結果を示す。ラインＬｎ１〜Ｌｎ４は、ポケット層７０をＮ型拡散層にした場合の結果を示し、ラインＬｐ１〜Ｌｐ７は、ポケット層７０をＰ型拡散層にした場合の結果を示す。例えば、ラインＬｎ１〜Ｌｎ４のポケット層７０はＮ型拡散層であり、それぞれの不純物濃度は、約５×１０１８／ｃｍ３、約１×１０１８／ｃｍ３、約５×１０１７／ｃｍ３、約１×１０１７／ｃｍ３である。ラインＬｐ１〜Ｌｐ７のポケット層７０はＰ型拡散層であり、それぞれの不純物濃度は、約１×１０１７／ｃｍ３、約５×１０１７／ｃｍ３、約１×１０１８／ｃｍ３、約２×１０１８／ｃｍ３、約３×１０１８／ｃｍ３、約４×１０１８／ｃｍ３、約５×１０１８／ｃｍ３である。
【００２７】
このシミュレーションにおいて、ＴＦＥＴ１００は、Ｎ型ＴＦＥＴであり、ポケット層７０の導電型および不純物濃度以外のＴＦＥＴ１００の構成は同一である。従って、ソース層５０の不純物濃度は、ラインＬｎ１〜Ｌｎ４、Ｌｐ１〜Ｌｐ７において同一であるとし、チャネル部ＣＨの不純物濃度も、ラインＬｎ１〜Ｌｎ４、Ｌｐ１〜Ｌｐ７において同一であるとしている。ＢＴＢＴの閾値電圧Ｖｔは、ソース層５０（エクステンション領域５１）とチャネル部ＣＨとの間の境界部の不純物濃度に依存するので、ラインＬｎ１〜Ｌｎ４、Ｌｐ１〜Ｌｐ７において、ＴＦＥＴ１００の閾値電圧（Ｖｔ）は略一定である。
【００２８】
また、ゲート電圧Ｖｇが閾値電圧Ｖｔを超えたときに、ＴＦＥＴ１００がオン状態になるとする。この場合、ゲート電圧Ｖｇが閾値電圧Ｖｔ未満のときに、ＴＦＥＴ１００はオフ状態であり、ゲート電圧Ｖｇが閾値電圧Ｖｔ以上のときに、ＴＦＥＴ１００はオン状態である。
【００２９】
ここで、図２のグラフに示すように、ＴＦＥＴ１００がオフ状態であるときに、ラインＬｎ１〜Ｌｎ４、Ｌｐ１〜Ｌｐ７において、ドレイン電流Ｉｄが大きく相違する。ＴＦＥＴ１００がオフ状態であるときに流れるドレイン電流Ｉｄは、ドレイン−ゲート間に流れるリーク電流（以下、オフリーク電流ともいう）であることが分かっている。このようなオフリーク電流は、上述の通り、小さい方が好ましい。
【００３０】
図２を参照すると、このようなオフリーク電流は、ポケット層７０の導電型がＮ型である場合よりもＰ型である場合において抑制されている。ポケット層７０がドレイン層６０の導電型と同様にＮ型である場合、ポケット層７０は、ドレイン層６０と電気的に接続されるため、ポケット層７０を介したドレイン−ゲート間のオフリークを発生させてしまう。
【００３１】
これに対し、ポケット層７０がドレイン層６０の導電型と逆極性のＰ型である場合、ポケット層７０は、ドレイン層６０とＰＮ接合部を成し、ＴＦＥＴ１００がオフ状態のときにドレイン層６０からの空乏層の延びを抑制することで、ドレイン−ゲート間を電気的に隔てることが可能となる。従って、Ｎ型ＴＦＥＴ１００において、オフリーク電流は、ポケット層７０の導電型がＮ型である場合よりもＰ型である場合において抑制され得る。
【００３２】
また、ポケット層７０の導電型がＰ型である場合において、オフリーク電流は、ポケット層７０の不純物濃度が高いほど抑制されている。これは、ポケット層７０の不純物濃度が高いほど、ドレイン層６０から空乏層が延び難くなるからである。尚、ポケット層７０の不純物濃度が高すぎると、ポケット層７０とドレイン層６０との間の接合部においてリーク電流（接合リーク電流）が生じ易くなる。このような、接合リーク電流を抑制するためには、ポケット層７０の不純物濃度は、ソース層５０の不純物濃度以下であることが好ましい。このように、ポケット層７０は、少なくともチャネル部ＣＨの不純物濃度より高い不純物濃度を有するＰ型半導体層であり、かつ、ソース層５０の不純物濃度以下であることが好ましい。これにより、ポケット層７０とドレイン層６０との間の接合リーク電流を抑制しつつ、オフリーク電流を抑制することができる。尚、図３を参照して後述するように、オン電流の観点においてもポケット層７０の不純物濃度は望ましい上限値を有する。
【００３３】
図３は、オフリーク電流とオン電流との関係を示すグラフである。このグラフは、ポケット層７０の不純物濃度を変化させた場合のオフリーク電流Ｉｄ＿ｏｆｆ（例えば、Ｖｇ＝０Ｖ）およびオン電流Ｉｄ＿ｏｎ（例えば、Ｖｇ＝１．８Ｖ）のシミュレーション結果である。
【００３４】
このグラフの縦軸は、ポケット層７０が５×１０１８／ｃｍ３の不純物濃度を有するＮ型拡散層であるときのオフリーク電流Ｉｄ＿ｏｆｆおよびオン電流Ｉｄ＿ｏｎに基づいて規格化した数値を示す。即ち、縦軸は、ポケット層７０が５×１０１８／ｃｍ３の不純物濃度を有するＮ型拡散層であるときのオフリーク電流Ｉｄ＿ｏｆｆおよびオン電流Ｉｄ＿ｏｎをそれぞれ１とした場合に、他の不純物濃度を有するポケット層７０のオフリーク電流Ｉｄ＿ｏｆｆおよびオン電流Ｉｄ＿ｏｎの数値（比率）をそれぞれ示している。また、このグラフの横軸は、ポケット層７０の導電型および不純物濃度を示している。図３のグラフの左側がＮ型不純物濃度を示し、その右側がＰ型不純物濃度を示す。
【００３５】
オフリーク電流Ｉｄ＿ｏｆｆは、図２を参照して説明したように、ポケット層７０の導電型がＮ型である場合よりもＰ型である場合において抑制されている。ポケット層７０の導電型がＰ型である場合、オフリーク電流は、ポケット層７０の不純物濃度が高いほど抑制されている。
【００３６】
一方、オン電流Ｉｄ＿ｏｎは、ポケット層７０がＮ型半導体である場合、並びに、ポケット層７０が比較的低い不純物濃度を有するＰ型半導体である場合には、ほぼ一定である。しかし、ポケット層７０がＰ型半導体である場合、不純物濃度が約３×１０１８／ｃｍ３を超えると、オン電流Ｉｄ＿ｏｎが低下し始める。即ち、ポケット層７０が約３×１０１８／ｃｍ３を超える不純物濃度を有するＰ型半導体である場合、オン電流Ｉｄ＿ｏｎが低下してしまう。これは、不純物濃度が高いほど、ポケット層７０は広くかつ深く形成されるため、電流が流れにくくなり、オン抵抗が上昇するからである。従って、オン電流Ｉｄ＿ｏｎの観点では、ポケット層７０は、Ｎ型拡散層であるか、あるいは、約３×１０１８／ｃｍ３以下の不純物濃度を有するＰ型拡散層であることが好ましい。
【００３７】
このように、オフリーク電流の抑制の観点では、ポケット層７０は、比較的高い不純物濃度を有するＰ型半導体であることが好ましいが、高いオン電流を維持するためには、ポケット層７０のＰ型不純物濃度は、約３×１０１８／ｃｍ３以下であることが好ましい。即ち、オン電流Ｉｄ＿ｏｎの低下を抑制しつつ、オフリーク電流Ｉｄ＿ｏｆｆを抑制するためには、ポケット層７０は、約３×１０１８／ｃｍ３に近い不純物濃度を有するＰ型拡散層であることが好ましい。
【００３８】
尚、ポケット層７０の好適な不純物濃度は、ポケット層７０の深さにも依存する。例えば、図２および図３のシミュレーションでは、ポケット層７０の深さは、約３０ｎｍであった。ポケット層７０の好適な深さは一概に特定できないが、オフリーク電流を抑制するためには空乏層がドレイン層６０からチャネル部ＣＨの方向に延びることを抑制するために、ポケット層７０は深い方が好ましい。一方、高いオン電流を維持するためには電流を妨げないように、ポケット層７０は浅い方が好ましい。
【００３９】
以上のように、本実施形態によるＮ型ＴＦＥＴ１００は、チャネル部ＣＨとドレイン層６０との間の半導体層１０の表面領域に設けられたＰ型ポケット層７０を備えている。これにより、ＴＦＥＴ１００がオフ状態のときに、ドレイン層６０から空乏層がチャネル部ＣＨの方向に延びることを抑制し、ドレイン−ゲート間のオフリーク電流を抑制させることができる。
【００４０】
本実施形態において、ポケット層７０は、図１に示すように、オフセット領域ＯＳの全体にわたって設けられており、ゲート電極４０の底面Ｆｂｔｍの直下まで延伸している。しかし、ポケット層７０は、ゲート電極４０の底面Ｆｂｔｍの直下まで延伸している必要は必ずしもなく、チャネル部ＣＨとドレイン層６０との間の半導体層１０の少なくとも一部に設けられてもよい。即ち、ポケット層７０は、ゲート電極４０の底面Ｆｂｔｍに対向せず、半導体層１０の表面上方から見たときに、ゲート電極４０の底面Ｆｂｔｍとオーバーラップしていなくてもよい。この場合、ポケット層７０は、ゲート電極４０の他端Ｅ１２から離間して、ゲート電極４０からオフセットしているが、ドレイン層６０からの空乏層の延びを抑制することは或る程度可能である。従って、ポケット層７０がゲート電極４０からオフセットしていても、ＴＦＥＴ１００は、上述の本実施形態の効果を得ることができる。
【００４１】
本実施形態において、ポケット層７０は、ソース層５０から離れており、ドレイン層６０とチャネル部ＣＨとの間のオフセット領域ＯＳに設けられている。ＢＴＢＴの閾値電圧Ｖｔは、ソース層５０（エクステンション領域５１）とチャネル部ＣＨとの間の境界部の不純物濃度によって調節され得る。よって、本実施形態のように、ポケット層７０をソース層５０から離し、ドレイン層６０とチャネル部ＣＨとの間のオフセット領域ＯＳに設けることによって、閾値電圧Ｖｔに影響を与えることなく、オフリーク電流を抑制することができる。これにより、本実施形態では、閾値電圧Ｖｔとオフリーク電流とを独立して個別に制御することができる。即ち、本実施形態によるＴＦＥＴ１００は、オフリーク電流の低減と閾値電圧Ｖｔの低減とを両立させることができる。
【００４２】
本実施形態において、ポケット層７０は、ドレイン層６０の導電型（Ｎ型）と異なる導電型（Ｐ型）を有する。さらに、ポケット層７０の不純物濃度は、チャネル部ＣＨの不純物濃度よりも高く、かつ、ソース層５０の不純物濃度以下である。これにより、ポケット層７０とドレイン層６０との間の接合リーク電流を抑制しつつ、オフリーク電流を抑制することができる。
【００４３】
さらに、ポケット層７０の不純物濃度は、チャネル部ＣＨの不純物濃度よりも高く、かつ、３×１０１８／ｃｍ３以下であることが好ましい。これにより、図２および図３のグラフを参照して説明したように、ＴＦＥＴ１００のオン電流の低下を抑制しつつ、オフリーク電流を低下させることができる。
【００４４】
次に、ＴＦＥＴ１００の製造方法を説明する。
【００４５】
図４（Ａ）〜図８（Ｂ）は、第１の実施形態によるＮ型ＴＦＥＴ１００の製造方法の一例を示す断面図である。
【００４６】
まず、図４（Ａ）に示すように、半導体層１０に素子分離部２０を形成する。半導体層１０は、ＳＯＩ基板のＳＯＩ層、ＳｉＧｅ−ＯＩ基板のＳｉＧｅ層、Ｇｅ−ＯＩ基板のＧｅ層、シリコン基板を用いて形成されたシリコン層、あるいは、ＩＩＩ−Ｖ族化合物半導体基板を用いた半導体層であってもよい。また、半導体層１０は、任意の基板上にエピタキシャル成長させた半導体層であってもよい。素子分離部２０は、リソグラフィ技術およびエッチング技術を用いて半導体層１０にトレンチを形成し、そのトレンチ内に絶縁膜を埋め込むことによって形成される。素子分離部２０の形成によって、ＴＦＥＴ１００を形成するためのアクティブエリアＡＡが決定される。
【００４７】
次に、リソグラフィ技術およびイオン注入法を用いて、アクティブエリアＡＡの半導体層１０へＰ型不純物（例えば、ボロン）を導入する。その後、ＲＴＡ(Rapid Thermal Annealing)等の活性化アニールを行うことにより、図４（Ｂ）に示すように、Ｐ型のチャネル部ＣＨが形成される。尚、Ｎ型のチャネル部ＣＨを形成する場合には、Ｎ型不純物（例えば、砒素、燐）を半導体層１０へ導入すればよい。
【００４８】
次に、図５（Ａ）に示すように、半導体層１０上にゲート絶縁膜３０を成膜する。ゲート絶縁膜３０は、半導体層１０を熱酸化して得られた熱酸化膜であってもよく、あるいは、ＣＶＤ(Chemical Vapor Deposition)法によって成膜されたＴＥＯＳ（Tetraethylorthosilicate）膜、シリコン窒化膜（Ｓｉ３Ｎ４）、ＳｉＯＮ膜、または、ＨｆＯ２のような高誘電体膜等でもよい。
【００４９】
次に、ＣＶＤ法を用いて、ゲート絶縁膜３０上にゲート電極４０の材料を堆積する。ゲート電極４０の材料は、例えば、ポリシリコンである。イオン注入法を用いて、ゲート電極４０の材料にＮ型不純物（例えば、砒素、燐）を導入する。これにより、ゲート電極４０は、Ｎ型ドープトポリシリコンになる。ゲート電極４０の材料は、金属等のようなドープトポリシリコン以外の導電性材料であってもよい。
【００５０】
次に、ＣＶＤ法を用いて、ゲート電極４０の材料上に、ハードマスクＨＭ１の材料を堆積する。ハードマスクＨＭ１の材料は、例えば、シリコン窒化膜等の絶縁膜である。これにより、図５（Ａ）に示す構造が得られる。
【００５１】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、ハードマスクＨＭ１をゲート電極４０のレイアウトパターンに加工する。さらに、ハードマスクＨＭ１をマスクとして用いて、ＲＩＥ法でゲート電極４０の材料を加工する。次に、例えば、希釈フッ化水素酸（ＤＨＦ（Diluted Hydrogen Fluoride））を用いたウェットエッチング法で、ゲート絶縁膜３０を加工する。これにより、図５（Ｂ）に示すように、半導体層１０上にゲート絶縁膜３０が形成され、ゲート絶縁膜３０上にゲート電極４０が形成される。
【００５２】
次に、ＣＶＤ法を用いて、側壁膜８０の材料を、半導体層１０上、ハードマスクＨＭ１上、および、ゲート電極４０の側面上に堆積する。側壁膜８０の材料は、例えば、シリコン窒化膜等の絶縁膜であり、その膜厚は、例えば、数ｎｍである。次に、ＲＩＥ法を用いて、側壁膜８０をエッチングバックすることによって、図６（Ａ）に示すように、ゲート電極４０の側面に側壁膜８０を残置させる。
【００５３】
次に、リソグラフィ技術を用いて、ゲート電極４０の他端Ｅ１２側にある半導体層１０のドレイン層形成領域Ｒｄおよびポケット層形成領域（第１拡散層形成領域）Ｒｐを、第１マスク材としてのレジスト膜ＲＭ１で被覆する。次に、図６（Ｂ）に示すように、レジスト膜ＲＭ１をマスクとして用いて、ゲート電極４０の一端Ｅ１１側にある半導体層１０のソース層形成領域Ｒｓへ、エクステンション領域５１を形成するためのＰ型不純物（例えば、ボロン）を導入する。
【００５４】
レジスト膜ＲＭ１の除去後、リソグラフィ技術を用いて、半導体層１０のソース層形成領域Ｒｓを第２マスク材としてのレジスト膜ＲＭ２で被覆する。次に、図７（Ａ）に示すように、レジスト膜ＲＭ２をマスクとして用いて、ドレイン層形成領域Ｒｄおよびポケット層形成領域Ｒｐへ、ポケット層７０を形成するためのＰ型不純物（例えば、ボロン）を導入する。このとき導入されるＰ型不純物の濃度は、図４（Ｂ）を参照して説明したチャネル部ＣＨを形成するためのＰ型不純物の濃度よりも高く、かつ、図６（Ｂ）を参照して説明したエクステンション領域５１を形成するためのＰ型不純物の濃度以下である。
【００５５】
尚、ポケット層７０の不純物濃度がエクステンション領域５１の不純物濃度と同程度でもよい場合には、図７（Ａ）で示したドレイン層形成領域Ｒｄおよびポケット層形成領域Ｒｐへの不純物の導入は、図６（Ｂ）で示したソース層形成領域Ｒｓへの不純物の導入と同一工程で行われてもよい。即ち、エクステンション領域５１の不純物とポケット層７０の不純物とは、同一のイオン注入工程で導入されてもよい。この場合、図６（Ｂ）のレジスト膜ＲＭ１および図７（Ａ）のレジスト膜ＲＭ２は不要となる。また、図６（Ｂ）で示したエクステンション領域５１への不純物の導入後、図７（Ａ）においてレジスト膜ＲＭ２を形成することなく、Ｐ型不純物の導入を行ってもよい。
【００５６】
次に、レジスト膜ＲＭ２の除去後、ＣＶＤ法を用いて、側壁膜９０の材料を、半導体層１０上、ハードマスクＨＭ１上、および、ゲート電極４０の側面にある側壁膜８０上に堆積する。側壁膜９０の材料は、例えば、シリコン酸化膜等の絶縁膜であり、その膜厚は、例えば、数１０ｎｍである。次に、ＲＩＥ法を用いて、側壁膜９０をエッチングバックすることによって、図７（Ｂ）に示すように、ゲート電極４０の側面に側壁膜９０を残置させる。側壁膜９０は、側壁膜８０を介してゲート電極４０の側面に設けられ、かつ、ポケット層形成領域Ｒｐ上に設けられる。
【００５７】
次に、リソグラフィ技術を用いて、ドレイン層形成領域Ｒｄをレジスト膜ＲＭ３で被覆する。次に、図８（Ａ）に示すように、レジスト膜ＲＭ３および側壁膜９０をマスクとして用いて、ソース層形成領域Ｒｓの半導体層１０へ、ソース領域５２を形成するためのＰ型不純物（例えば、ボロン）を導入する。
【００５８】
レジスト膜ＲＭ３の除去後、リソグラフィ技術を用いて、半導体層１０のソース層形成領域Ｒｓを第３マスク材としてのレジスト膜ＲＭ４で被覆する。次に、図８（Ｂ）に示すように、レジスト膜ＲＭ４および側壁膜９０をマスクとして用いて、ドレイン層形成領域Ｒｄの半導体層１０へ、ドレイン層６０を形成するためのＮ型不純物（例えば、砒素、燐）を導入する。このとき導入されるＮ型不純物の濃度は、ポケット層７０を形成するために導入されたＰ型不純物の濃度よりも充分に高く設定される。これにより、ドレイン層形成領域Ｒｄの半導体層１０は、Ｐ型からＮ型になり、Ｎ型ドレイン層６０が形成され得る。尚、側壁膜９０の下にあるポケット層形成領域Ｒｐには、ドレイン層６０を形成するためのＮ型不純物は導入されていないので、図８（Ｂ）に示すように側壁膜９０の下のポケット層形成領域Ｒｐは、Ｐ型のまま維持される。従って、ポケット層７０は、側壁膜９０の下に形成され得る。
【００５９】
レジスト膜ＲＭ４の除去後、熱燐酸溶液等を用いて、ハードマスクＨＭ１を除去する。次に、スパイクアニールを用いて、ソース層５０、ドレイン層６０およびポケット層７０の不純物を活性化する。これにより、ソース層５０、ドレイン層６０およびポケット層７０が形成される。
【００６０】
その後、層間絶縁膜、コンタクト、配線等を形成することによって、本実施形態によるＴＦＥ１００が完成する。
【００６１】
このように、本実施形態によれば、ドレイン層６０の導電型（Ｎ型）と異なる導電型（Ｐ型）を有するポケット層７０が、チャネル部ＣＨとドレイン層６０との間の半導体層１０の表面領域に形成される。これにより、ドレイン−ゲート間のオフリーク電流を抑制させることができる。また、ポケット層７０は、ドレイン層６０側に形成されており、閾値電圧Ｖｔに影響するソース層５０およびチャネル部ＣＨの境界部から離間している。これにより、オフリーク電流の低減と閾値電圧Ｖｔの低減とを両立させることができる。
【００６２】
さらに、本実施形態において、ポケット層７０の不純物濃度は、チャネル部ＣＨの不純物濃度よりも高く、かつ、ソース層５０の不純物濃度以下である。さらに好ましくは、ポケット層７０の不純物濃度は、３×１０１８／ｃｍ３以下である。これにより、高いオン電流を維持しながら、ポケット層７０とドレイン層６０との間の接合リークやオフリーク電流を抑制することができる。
【００６３】
（第２の実施形態）
図９（Ａ）および図９（Ｂ）は、第２の実施形態によるＮ型ＴＦＥＴ１００の製造方法の一例を示す断面図である。第２の実施形態は、ポケット層７０をエピタキシャル層で形成している点で第１の実施形態と異なる。しかし、第２の実施形態のＴＦＥＴの構成は、第１の実施形態のＴＦＥＴの構成と実質的に同じである。
【００６４】
以下、第２の実施形態によるＮ型ＴＦＥＴ１００の製造方法を説明する。
【００６５】
まず、図４（Ａ）〜図６（Ｂ）を参照して説明した工程を経る。
【００６６】
次に、レジスト膜ＲＭ１の除去後、ＣＶＤ法を用いて、半導体層１０上に第２マスク材としてのハードマスクＨＭ２の材料を堆積する。ハードマスクＨＭ２の材料は、例えば、シリコン窒化膜等の絶縁膜である。
【００６７】
次に、リソグラフィ技術およびＲＩＥ法を用いて、図９（Ａ）に示すように、ソース層形成領域Ｒｓ上のハードマスクＨＭ２を残置させたまま、ドレイン層形成領域Ｒｄおよびポケット層形成領域Ｒｐ上のハードマスクＨＭ２の材料を除去する。
【００６８】
次に、図９（Ａ）に示すように、ハードマスクＨＭ２をマスクとして用いて、ドレイン層形成領域Ｒｄおよびポケット層形成領域Ｒｐの半導体層１０をＲＩＥ法でエッチングする。これにより、半導体層１０のうちドレイン層形成領域Ｒｄおよびポケット層形成領域Ｒｐの部分を除去する。
【００６９】
次に、図９（Ｂ）に示すように、ハードマスクＨＭ２をマスクとして用いて、ドレイン層形成領域Ｒｄおよびポケット層形成領域ＲｐにＰ型不純物を含むエピタキシャル層を成長させる。これにより、ポケット層７０が形成される。第２の実施形態によるポケット層７０（エピタキシャル層）の不純物濃度は、第１の実施形態によるポケット層７０のそれと同様でよい。
【００７０】
その後、図７（Ｂ）〜図８（Ｂ）を参照して説明した工程を経ることによって、第２の実施形態によるＴＦＥＴ１００が完成する。
【００７１】
第２の実施形態では、ポケット層７０はエピタキシャル層で形成されている。エピタキシャル層は、イオン注入法による拡散層よりも制御性が良く、浅い（狭い）領域内に高い不純物濃度で形成され得る。即ち、第２の実施形態によるポケット層７０は、第１の実施形態によるポケット層７０よりも急峻な濃度プロファイルを有することができる。これにより、半導体層２０の表面領域においてドレイン層６０からチャネル部ＣＨへ空乏層が延びることを効果的に抑制しつつ、オン電流の流れを妨げないようにすることができる。即ち、第２の実施形態によるＴＦＥＴ１００は、オフリーク電流を抑制しつつ、オン電流の低下をより確実に抑制することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７２】
上記実施形態において、エクステンション領域５１とポケット層７０との形成順序は入れ替えてもよく、ソース領域５２とドレイン層６０との形成順序は入れ替えてもよい。
【００７３】
また、上記実施形態では、Ｎ型ＴＦＥＴについて説明したが、不純物の導電型を変更することによって、Ｐ型ＴＦＥＴも容易に適用することができる。Ｐ型ＴＦＥＴでは、ソース層５０およびポケット層７０がＮ型半導体層となり、ドレイン層６０がＰ型半導体層となる。この場合のＮ型ポケット層７０の不純物濃度も、上記実施形態によるＰ型ポケット層７０の不純物濃度と同様でよい。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７５】
１００・・・ＴＦＥＴ、１０・・・半導体層、２０・・・素子分離部、３０・・・ゲート絶縁膜、４０・・・ゲート電極、５０・・・ソース層、６０・・・ドレイン層、７０・・・ポケット層、８０・・・側壁膜、９０・・・側壁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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