(57)【特許請求の範囲】
【請求項１】
入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データをＡ／Ｄ変換データとして出力する符号化回路とを備えたＡＤ変換回路の試験方法であって、
前記測定時間を、実使用時に設定される実モード設定値よりも短いテストモード設定値に設定すると共に、前記パルス遅延回路を構成する遅延ユニットの段間に試験用パルス信号を入力して前記ＡＤ変換回路を動作させ、該Ａ／Ｄ変換回路から取得したＡ／Ｄ変換データに基づいて、前記Ａ／Ｄ変換回路の良，不良を判断することを特徴とするＡ／Ｄ変換回路の試験方法。
【請求項２】
入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、
予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データをＡ／Ｄ変換データとして出力する符号化回路と、
を備えたＡ／Ｄ変換回路において、
前記パルス遅延回路を構成する遅延ユニットとして、一定間隔毎に、前段の出力又は外部から直接印加される試験用パルス信号のいずれかを遅延させる二入力の遅延ユニットが挿入されていることを特徴とするＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログの電圧信号を数値データに変換するＡ／Ｄ変換回路の試験方法、及びその試験方法の実施に適したＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来より、代表的なＡ／Ｄ変換回路として、図３に示す二重積分型，図４（ａ）に示す逐次比較型，図４（ｂ）に示す並列型等が知られている（例えば、非特許文献１参照。）。
【０００３】
このうち、二重積分型Ａ／Ｄ変換回路１０１は、図３に示すように、演算増幅器を中心に構成された積分回路１１０を備えており、この積分回路１１０を構成するコンデンサＣを、Ａ／Ｄ変換すべき入力電圧Ｖｉｎによって予め設定された一定時間の間だけ充電（入力電圧Ｖｉｎを積分）した後、入力電圧Ｖｉｎから基準電圧Ｖｒｅｆに切り替えることによって、一定の放電速度で放電する。また、この放電により積分回路１１０の出力が予め設定された閾値電圧（例えば０Ｖ）を超えるタイミングを比較回路１１２で検出する。
【０００４】
すると、スイッチ制御回路１１４が、比較回路１１２の出力と、積分回路１１０への印加電圧の切り替えタイミングとに基づいて、カウンタ１１６の動作を制御し、積分回路１１０に入力電圧Ｖｉｎが印加されている充電期間をカウントしたカウント値と、積分回路１１０に基準電圧Ｖｒｅｆが印加されてから比較回路１１２の出力が切り替わるまでの放電期間をカウントしたカウント値とを得る。そして、これら両カウント値の比から、Ａ／Ｄ変換データを得るようにされている。
【０００５】
つまり、コンデンサＣの充電電圧は充電期間内の入力電圧Ｖｉｎの平均値となり、また、放電期間の長さは充電電圧に比例するため、これらカウント値の比から入力電圧ＶｉｎのＡ／Ｄ変換データが得られるのである。なお、この二重積分型Ａ／Ｄ変換回路１０１の場合、入力電圧Ｖｉｎの最大値が印加された時に要する放電期間と一定の充電期間とを加えた長さが、１回のＡ／Ｄ変換に要する時間（サンプリング周期の下限値）となる。
【０００６】
次に、逐次比較型Ａ／Ｄ変換回路１０２は、図４（ａ）に示すように、抵抗をはしご状に接続してなる抵抗ラダー１２０と、抵抗ラダー１２０の接続状態を切り替えるスイッチ部１２２と、スイッチ部１２２のオンオフ状態によって抵抗ラダー１２０が形成する分圧回路の分圧電圧を比較電圧Ｖｒｅｆとして、この比較電圧Ｖｒｅｆと入力電圧Ｖｉｎとを大小比較する比較回路１２４とを備えている。
【０００７】
このように構成された逐次比較型Ａ／Ｄ変換回路１０２では、フルスケールの１／２が比較電圧Ｖｒｅｆ（１）となるようにスイッチ部１２２を設定して１回目の比較を実行し、比較電圧Ｖｒｅｆ（１）より入力電圧Ｖｉｎの方が大きい時には、フルスケールの１／４が新たな比較電圧Ｖｒｅｆ（２）となるようにスイッチ部１２２を設定して２回目の比較を実行する。一方、比較電圧Ｖｒｅｆの方が入力電圧Ｖｉｎより大きい時には、現在の比較電圧Ｖｒｅｆ（１）に、フルスケールの１／４を加えたものが新たな比較電圧Ｖｒｅｆ（２）となるようにスイッチ部１２２を設定して、２回目の比較を実行する。
【０００８】
以後、ｋ回目の比較結果で、比較電圧Ｖｒｅｆ（ｋ）より入力電圧Ｖｉｎの方が大きい時には、前回の比較電圧Ｖｒｅｆ（ｋ−１）にフルスケールの１／２k+1 を加えたものが新たな比較電圧Ｖｒｅｆ（ｋ＋１）となるようにスイッチ部１２２を設定してｋ＋１回目の比較を実行し、比較電圧Ｖｒｅｆ（ｋ）が入力電圧Ｖｉｎより大きい時には、今回の比較電圧Ｖｒｅｆ（ｋ）にフルスケールの１／２k+1 を加えたものが新たな比較電圧Ｖｒｅｆ（ｋ＋１）となるようにスイッチ部１２２を設定してｋ＋１回目の比較を実行する。
【０００９】
そして、最終的にスイッチ部１２２の状態（スイッチが閉じられている位置）に対応する数値データを、Ａ／Ｄ変換データとして出力する。
つまり、逐次比較型Ａ／Ｄ変換回路１０２では、比較動作を、Ａ／Ｄ変換データを表すビット数と同じ回数だけ繰り返す必要がある。また、スイッチ部１２２の設定に要する時間と、比較回路１２４で入力が設定されてから出力が確定するまでの時間とを加えたものが、１回の比較動作に要する比較時間となるため、この比較時間に比較動作の繰り返し回数を乗じたものが、１回のＡ／Ｄ変換に要する時間（サンプリング周期の下限値）となる。
【００１０】
次に、並列型Ａ／Ｄ変換回路１０３は、図４（ｂ）に示すように、Ａ／Ｄ変換データをｍビットで表す場合、フルスケール（入力電圧Ｖｉｎの入力範囲）をｎ＝２m 等分した比較電圧を生成する分圧部１３０と、分圧部１３０の各分圧点での比較電圧と入力電圧Ｖｉｎとをそれぞれ比較するｎ個の比較回路ＣＭ１〜ＣＭｎからなる比較部１３２とを備えている。
【００１１】
この並列型Ａ／Ｄ変換回路１０３では、比較部１３２を構成する各比較回路ＣＭ１〜ＣＭｎの出力に基づいて、電圧が一致した比較回路の位置に対応する数値データをＡ／Ｄ変換データとして出力する。つまり、並列型Ａ／Ｄ変換回路１０３では、比較回路ＣＭ１〜ＣＭｎに入力電圧Ｖｉｎが設定されてから出力が確定するまでの時間が、１回のＡ／Ｄ変換に要する時間（サンプリング周期の下限値）となり高速に動作する。
【非特許文献１】ＣＱ出版社、コンピュータ用語の基礎知識、［online］［平成１７年４月１１日検索］、インターネット＜ＵＲＬ：http://www.cqpub.co.jp/try/kijidb/yougo/ju.htm＞
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、これら従来のＡ／Ｄ変換回路１０１〜１０３は、いずれも入力電圧Ｖｉｎを入力とする比較回路を備えており、Ａ／Ｄ変換回路１０１〜１０３をテストする際には、この比較回路が、入力電圧Ｖｉｎの電圧レンジの全てにおいて正常に動作することを確かめなければならない。
【００１３】
具体的には、Ａ／Ｄ変換回路１０１〜１０３がｍビットのＡ／Ｄ変換データを出力する場合、入力電圧Ｖｉｎをそのフルスケールの１／２m ずつ段階的に変化させ、その都度、Ａ／Ｄ変換回路１０１〜１０３に与えた入力電圧Ｖｉｎの大きさと、Ａ／Ｄ変換回路１０１〜１０３から得られるＡ／Ｄ変換データの大きさとが一致するか否かを調べるという手順を繰り返す必要がある。
【００１４】
従って、Ａ／Ｄ変換回路１０１〜１０３を高分解能に（ビット数ｍを大きく）するほど、テストすべき電圧ステップ数２m は指数関数的に増大する。このため、Ａ／Ｄ変換回路１０１〜１０３を試験するには、少なくともこれらＡ／Ｄ変換回路１０１〜１０３より高い分解能で電圧を変化させる非常に高精度で高価な評価装置が必要となるという問題があった。
【００１５】
特に、二重積分型Ａ／Ｄ変換回路１０１や逐次比較型Ａ／Ｄ変換回路１０２では、上述したように、１回当たりのＡ／Ｄ変換に要する時間（サンプリング周期の下限値）が大きいため、高分解能（多ビット）化によりテスト回数（テストすべき電圧ステップ数）が増大すると、試験に要する時間も膨大なものとなってしまうという問題があった。
【００１６】
なお、並列型Ａ／Ｄ変換回路１０３では、高速動作が可能ではあるが、高分解能（多ビット）化のためにＡ／Ｄ変換データを１ビット増やす毎に、比較回路の数が２倍となり、ひいてはＡ／Ｄ変換回路１０３全体の回路規模も約２倍になってしまうため、高分解能化には不適であるという問題あった。
【００１７】
また、今日、Ａ／Ｄ変換回路は大規模ＬＳＩ（システムＬＳＩ）において必須とされる重要な回路の一つであり、システム製品の高性能化に伴い、Ａ／Ｄ変換回路はより高分解（多ビット）化される方向にある。その結果、ＬＳＩ全体の試験時間に対してＡ／Ｄ変換回路の試験時間が占める割合が高くなり、このＡ／Ｄ変換回路の試験に要する手間とコストが、ＬＳＩの生産性とコスト低減を妨げる大きな要因となっているという問題もあった。
【００１８】
本発明は、上記問題点を解決するために、高分解能（多ビット）Ａ／Ｄ変換回路の試験を短時間且つ低コストで実現するＡ／Ｄ変換回路の試験方法、及びその試験方法の実施に適したＡ／Ｄ変換回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するためになされた請求項１に記載の発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データをＡ／Ｄ変換データとして出力する符号化回路とを備えたＡＤ変換回路（いわゆるパルス遅延型Ａ／Ｄ変換回路）の試験方法であって、前記測定時間を、実使用時に設定される実モード設定値よりも短いテストモード設定値に設定すると共に、前記パルス遅延回路を構成する遅延ユニットの段間に試験用パルス信号を入力して前記Ａ／Ｄ変換回路を動作させ、該Ａ／Ｄ変換回路から取得したＡ／Ｄ変換データに基づいて、前記Ａ／Ｄ変換回路の良，不良を判断することを特徴とする。
【００２０】
ここで、パルス遅延型Ａ／Ｄ変換回路では、パルス遅延回路を構成する各遅延ユニットでの遅延時間をＴｄ，遅延ユニットの出力レベルを反転させるしきい値電圧をＶｔｈとすると、遅延時間Ｔｄは（１）式で表される。但し、Ａ，α（＝１．４〜１．８）は、半導体プロセスに依存した定数である。
【００２１】
【数１】
0003992049.tif 000002
【００２２】
（１）式から明らかなように、入力電圧Ｖｉｎが大きいほど、遅延時間Ｔｄが短くなる。
また、Ａ／Ｄ変換データ（パルス信号が通過した遅延ユニットの段数）をＤＴ，測定時間（サンプリング周期）をＴＳ（＝１／ｆｓ）とすると、Ａ／Ｄ変換データＤＴは（２）式で表される。
【００２３】
【数２】
0003992049.tif 000003
【００２４】
（２）式から明らかなように、Ａ／Ｄ変換データＤＴは、測定時間ＴＳが長いほど大きな値となり、換言すれば、同じ入力電圧Ｖｉｎをより多くの電圧ステップ数で表すことになるため、Ａ／Ｄ変換の分解能が向上する。
【００２５】
このため、パルス遅延型Ａ／Ｄ変換回路では、測定時間を実モード設定値（実使用時）より短いテストモード設定値（テスト時）に変更しても、Ａ／Ｄ変換データの分解能が低下する（ビット数が少なくなる）だけで、Ａ／Ｄ変換が不能となることはなく、常に正常にＡ／Ｄ変換を実行することができる。
【００２６】
つまり、本発明では、Ａ／Ｄ変換回路の試験を、実使用時より測定時間を短くしてＡ／Ｄ変換データの分解能を低くした状態で行っている。このため、試験用の入力電圧を発生させる評価装置も低分解能で安価なものを用いることができ、試験を低コストで実施することができる。
【００２７】
但し、単純に測定時間を短くしただけでは、測定時間内にパルス信号が到達する遅延ユニットの段数が限られてしまい、そのパルス信号が到達する範囲内の遅延ユニットしか試験を行うことができない。
【００２８】
しかし、本発明では、パルス遅延回路を構成する遅延ユニットの段間に試験用パルス信号を入力し、その試験用パルス信号が入力された遅延ユニットから、テストモード設定値に設定された測定時間内にパルス信号が到達する範囲内の遅延ユニットを、Ａ／Ｄ変換データの分解能を低くした状態で試験することができるようにされている。
【００２９】
従って、試験用パルス信号が入力される遅延ユニットを、遅延ユニットの段数とテストモード設定値の大きさによって適宜設定することにより、パルス遅延回路を構成する全ての遅延ユニットを、Ａ／Ｄ変換データの分解能を低くした状態で試験することができる。
【００３０】
更に、複数の遅延ユニットに同時に試験用パルス信号を入力すれば、パルス遅延回路の複数の部分を並列動作させることで、試験時間を大幅に短縮することができ、Ａ／Ｄ変換回路の試験を極めて効率良く行うことができる。
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
請求項５に記載の発明は、入力電圧に応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段縦続接続してなるパルス遅延回路と、予め設定された測定時間の間に前記パルス信号が通過する前記遅延ユニットの段数を検出し、その段数に対応した数値データをＡ／Ｄ変換データとして出力する符号化回路とを備えたＡ／Ｄ変換回路において、前記パルス遅延回路を構成する遅延ユニットとして、一定間隔毎に、前段の出力又は外部から直接印加される試験用パルス信号のいずれかを遅延させる二入力の遅延ユニットが挿入されていることを特徴とする。
【００３８】
このように構成されたＡ／Ｄ変換回路によれば、二入力の遅延ユニットが挿入された位置から試験用パルス信号を入力することができるため、請求項１に記載の試験方法を適用することができ、これと同様の効果を得ることができる。
【００３９】
その結果、本発明のＡ／Ｄ変換回路を組み込んだＬＳＩの試験コストの低減や生産性の向上を図ることができる。
【００４０】
【００４１】
【００４２】
【発明を実施するための最良の形態】
【００４３】
以下に本発明の実施形態を図面と共に説明する。
図１は、本発明が適用されたＡ／Ｄ変換回路１の全体構成図である。
【００４４】
図１に示すように、Ａ／Ｄ変換回路１は、入力パルスＰｉｎを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（＝２p+q 、ｐ，ｑは正整数）段縦続接続することにより構成されたパルス遅延回路１０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路１０内での入力パルスＰｉｎの到達位置を検出（ラッチ）し、その検出結果を、入力パルスＰｉｎが通過した遅延ユニットＤＵが先頭から何段目にあるかを表す所定ビットのデジタルデータＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ１２とから構成されている。
【００４５】
そして、パルス遅延回路１０を構成する各遅延ユニットＤＵは、インバータ等のゲート回路からなり、図１（ｂ）に示すように、ｉ×２p ＋１段目（但し、ｉ＝１，２，…Ｎ−１、Ｎ＝２q ）の遅延ユニットＤＵは、前段の遅延ユニットＤＵの出力及び入力パルスＰｉｎを入力とする二入力の論理和（ＯＲ）回路として構成され、その他の遅延ユニットは一入力のバッファ回路として構成されている。
【００４６】
なお、図中（１）（２）…で示す数値は、遅延ユニットＤＵの段数を示し、以下では、ｋ段目の遅延ユニットをＤＵ（ｋ）で示すものとする。また、初段の遅延ユニットＤＵ（１）又は二入力の遅延ユニットＤＵ（ｉ×２p ＋１）を先頭とする連続した各２p 個の遅延ユニットＤＵのグループを、それぞれ遅延ブロックＢｉ（ｉ＝０〜Ｎ−１）と称するものとする。
【００４７】
また、各遅延ユニットＤＵには、バッファ１４等を介して、Ａ／Ｄ変換対象となる入力電圧Ｖｉｎが駆動電圧として印加されている。従って、各遅延ユニットＤＵの遅延時間は、入力電圧Ｖｉｎの電圧レベルに対応した時間となり、サンプリングクロックＣＫＳの一周期、即ちサンプリング周期（測定時間）ＴＳ内にパルス遅延回路１０内での入力パルス
Ｐｉｎが通過する遅延ユニットＤＵの個数は、入力電圧Ｖｉｎの電圧レベルに比例することになる。
【００４８】
このように構成されたＡ／Ｄ変換回路１では、初段の遅延ユニットＤＵ（１）にだけ入力パルスＰｉｎを供給すると共に、この入力パルスＰｉｎの入力後、サンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳを供給すると、ラッチ＆エンコーダ３２からは、入力電圧Ｖｉｎの電圧レベルを表すデジタルデータＤＴが出力される。
【００４９】
ここで、図２は、パルス遅延回路１０内で入力パルスＰｉｎが伝送されているときの各遅延ユニットＤＵの出力変化を表しており、（ａ）では、入力電圧Ｖｉｎが異なる場合、（ｂ）ではサンプリング周期（測定時間）ＴＳが異なる場合を示している。
【００５０】
図２（ａ）に示すように、サンプリング周期ＴＳが一定である場合、入力電圧Ｖｉｎが高くなると、各遅延ユニットＤＵでの入力パルスＰｉｎの遅延時間が短くなることから、一サンプリング周期ＴＳの間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は多くなり、入力電圧Ｖｉｎが低くなると、各遅延ユニットＤＵでの入力パルスＰｉｎの遅延時間が長くなることから、一サンプリング周期ＴＳの間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は少なくなる。
【００５１】
つまり、サンプリング周期ＴＳが一定である場合、ラッチ＆エンコーダ１２からの出力（デジタルデータＤＴ）は、入力電圧Ｖｉｎの電圧レベルに応じて変化することになり、デジタルデータＤＴは、入力電圧ＶｉｎをＡ／Ｄ変換した数値データとなる。
【００５２】
また、図２（ｂ）に示すように、入力電圧Ｖｉｎが同じ、即ち遅延ユニットＤＵの遅延時間が同じであっても、サンプリング周期ＴＳを短くすると、その間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は少なくなり、サンプリング周期ＴＳが長くなると、その間にパルス遅延回路１０内で入力パルスＰｉｎが通過する遅延ユニットＤＵの段数は多くなる。
【００５３】
つまり、ラッチ＆エンコーダ１２からの出力（デジタルデータＤＴ）は、サンプリング周期ＴＳを長くするほど、より多くのビット数（電圧ステップ数）で入力電圧Ｖｉｎを符号化したことになり、換言すれば、デジタルデータＤＴの分解能が向上することになる。
【００５４】
ここで、このように構成されたＡ／Ｄ変換回路１の良，不良を試験する手順を以下に説明する。
但し、実際の使用時に設定されるサンプリング周期ＴＳを実モード設定値ＴＳｒ、この実モード設定値ＴＳｒにてＡ／Ｄ変換回路１を動作させるモードを実モードと呼ぶ。また、試験時に設定されるサンプリング周期ＴＳをテストモード設定値ＴＳｔ、このテストモード設定値ＴＳｔにてＡ／Ｄ変換回路１を動作させるモードをテストモードと呼ぶ。
【００５５】
なお、実モード設定値ＴＳｒは、例えば、入力電圧Ｖｉｎの最大値を印加した時に、入力パルスＰｉｎがパルス遅延回路１０を構成する全ての遅延ユニットＤＵを通過するのに要する時間に設定され、また、テストモード設定値ＴＳｔは、例えば、入力電圧Ｖｉｎの最大値を印加した時に、入力パルスＰｉｎが一つのブロックを構成する全ての遅延ユニットＤＵ（即ち２k 段）を通過するのに要する時間に設定される。
【００５６】
そして、Ａ／Ｄ変換回路１の試験では、別途用意される評価装置が発生させたテスト電圧を、入力電圧ＶｉｎとしてＡ／Ｄ変換回路１に供給すると共に、テストモードにてＡ／Ｄ変換回路１を動作させる。
【００５７】
このとき、入力パルスＰｉｎは、初段の遅延ユニットＤＵ（１）だけでなく、全ての二入力の遅延ユニットＤＵ（ｉ×２p ＋１）にも同時に供給する。
そして、ラッチ＆エンコーダ１２の出力として得られるデジタルデータＤＴを、各遅延ブロックＢｉに対応したｐビット毎のＮ個のデータに区分けし、そのｐビットのＮ個のデータが、いずれも評価装置にて発生させたテスト電圧の大きさと一致していれば（或いは、そのテスト電圧の大きさに対して所定の期待値幅内に含まれていれば）、そのテスト電圧でのＡ／Ｄ変換回路１の動作は良好であると判断する。
【００５８】
この試験を、ｐビットのデータで示される２p 段階の全ての電圧ステップについて繰り返して、試験を終了する。
以上説明したように、本実施形態のＡ／Ｄ変換回路１では、パルス遅延回路１０を構成する遅延ユニットＤＵとして、一定間隔毎に、前段の遅延ユニットＤＵの出力又は外部から直接印加される入力パルス（試験用パルス）Ｐｉｎを入力とする二入力の遅延ユニットＤＵが挿入されており、この二入力の遅延ユニットＤＵが挿入された位置から入力パルス（試験用パルス）Ｐｉｎを入力することができるようにされている。
【００５９】
そして、Ａ／Ｄ変換回路１の試験を行う時には、初段の遅延ユニットＤＵ（１）及び二入力の遅延ユニットＤＵ（ｉ×２p ＋１）の全てに同時に入力パルスＰｉｎを入力し、且つ、サンプリング周期ＴＳが実モード時より短いテストモードでＡ／Ｄ変換回路１を動作させている。
【００６０】
このため、本実施形態のＡ／Ｄ変換回路１によれば、パルス遅延回路１０やラッチ＆エンコーダ１２を、遅延ブロックＢ0 〜ＢN-1 毎に試験を行うことができ、しかも、各遅延ブロックＢ0 〜ＢN-1 の試験を並行して行われるため、試験に要する時間を従来装置と比較して大幅に短縮することができる。
【００６１】
その結果、本実施形態のＡ／Ｄ変換回路１を組み込んだシステムＬＳＩでは、試験時間を大幅に短縮することができ、システムＬＳＩの生産性とコスト低減とを図ることができる。
【００６２】
なお、試験のためのテスト電圧（入力電圧Ｖｉｎ）を発生させる評価装置は、少なくとも試験対象となるＡ／Ｄ変換回路１のＡ／Ｄ変換データの分解能以上の分解能で、テスト電圧を変化させることができる必要がある。そして、実モード（実使用時と同じ条件）でテストしようとすると、Ａ／Ｄ変換回路１の分解能は、デジタルデータＤＴのビット数ｐ＋ｑで決まる大きさ（１／２p+q ）となり、非常に高価な評価装置が必要となる。
【００６３】
これに対して、テストモードでのＡ／Ｄ変換回路１の分解能は、遅延ブロックＢｉのビット数ｐで決まる大きさ（１／２p ）となり、実モードと比較して、大幅に分解能が低くなるため、安価な評価装置を用いることができ、試験に要するコストを削減することができる。
【００６４】
例えば、Ａ／Ｄ変換回路１が、入力電圧Ｖｉｎを２０ビットのデジタルデータＤＴに変換するために、２20個（約１００万個）の遅延ユニットＤＵでパルス遅延回路１０が構成され、各遅延ブロックＢｉが２10個（約１０００個、即ち、ｐ＝ｑ＝１０）の遅延ユニットＤＵで構成されているものとし、更に、実モード設定値ＴＳｒが１ｍｓ、テストモード設定値ＴＳｔが１μｓである場合を考える。
【００６５】
この場合、テストモード時には、１回のＡ／Ｄ変換に要する時間が実モード時の１／１０００（＝ＴＳｔ／ＴＳｒ）になり、また、試験で必要となるＡ／Ｄ変換の繰り返し回数
は、遅延ブロックＢｉを構成する遅延ユニットＤＵの数だけ、即ち２10回で済むため、全電圧ステップ２20を個々に試験する場合と比較して、約１／１０００（１／２10）になる。従って、試験全体の時間としては、約１／１００万（＝１／１０００×１／１０００）に短縮されることになる。
【００６６】
また、この場合、実モードで動作させて試験する場合は、１μＶ（１／２20）オーダの分解能を有する評価装置が必要となるが、試験モードで動作させて試験する場合は、１ｍＶ（１／２10）オーダの分解能を有する評価装置でよく、即ち、分解能が１０００倍粗い評価装置を用いることができる。
【００６７】
なお、テストモード設定値ＴＳｔを更に短く（例えば、実モード設定値の１／１万，１／１０万）すれば、評価装置の分解能をより粗くすることができ、また、テストモードでの１回のＡ／Ｄ変化に要する時間、ひいては試験全体に要する時間もより一層短縮することができる。
【００６８】
【００６９】
【００７０】
【００７１】
【００７２】
【００７３】
【００７４】
【００７５】
【００７６】
【００７７】
【００７８】
【００７９】
【００８０】
【００８１】
【００８２】
【００８３】
【００８４】
【００８５】
【００８６】
【００８７】
【００８８】
【００８９】
【００９０】
【００９１】
【００９２】
【００９３】
【図面の簡単な説明】
【００９４】
【図１】実施形態のＡ／Ｄ変換回路の全体構成図。
【図２】Ａ／Ｄ変換回路の動作を示す説明図。
【図３】従来のＡ／Ｄ変換回路の構成を示す説明図。
【図４】従来のＡ／Ｄ変換回路の構成を示す説明図。
【符号の説明】
【００９５】
１…Ａ／Ｄ変換回路、１０…パルス遅延回路、１２…ラッチ＆エンコーダ、２６…カウンタ、Ｂｉ…遅延ブロック、ＤＵ…遅延ユニット。
【図１】
0003992049.tif 000004
【図２】
0003992049.tif 000005
【図３】
0003992049.tif 000006
【図４】
0003992049.tif 000007