(57)【特許請求の範囲】
【請求項１】
半導体集積回路の出力バッファ回路であって、
出力端子がパッドに接続された出力バッファと、
前記出力バッファの出力端子が一方の入力に接続されたＮＡＮＤと、
テスト用内部端子ａと、
内部回路からの出力をそのまま前記出力バッファの入力端子に導くとともに前記テスト用内部端子ａが前記ＮＡＮＤの他方の入力となるか、または、内部回路からの出力をＯＰＥＮにして前記テスト用内部端子ａが前記出力バッファの入力となり前記ＮＡＮＤの他方の入力がＨｉｇｈレベルに固定されるか、を切り替える接続切替回路とを具備する出力バッファ回路。
【請求項２】
入力端子が前記パッドに接続された入力バッファをさらに有し、前記出力バッファの出力端子の前記ＮＡＮＤの一方の入力端子への接続を、前記入力バッファの出力端子を前記ＮＡＮＤの一方の入力端子に接続することによって行うことを特徴とする請求項１記載の出力バッファ回路。
【請求項３】
請求項１または２記載の出力バッファ回路を複数備え、
前記複数の出力バッファ回路の中の最上段の出力バッファ回路のＮＡＮＤ出力を次段の出力バッファ回路のテスト用内部端子ａに接続し、以下順次、各段の出力バッファ回路のＮＡＮＤ出力を次段の出力バッファ回路のテスト用内部端子に接続した構成の出力バッファテスト回路を含む半導体集積回路。
【請求項４】
入力端子がパッドに接続された入力バッファと、
前記入力バッファの出力とＨｉｇｈレベル信号とを２入力とするＮＡＮＤとを具備する入力バッファ回路をさらに備え、
前記出力バッファテスト回路が、さらに、前記入力バッファ回路のＮＡＮＤの出力を前記最上段の出力バッファ回路のテスト用内部端子ａに接続した構成を有する請求項３記載の半導体集積回路。
【請求項５】
請求項３記載の出力バッファテスト回路内の、前記複数の出力バッファ回路のそれぞれの接続切替回路を、前記テスト用内部端子ａが前記出力バッファの入力となり前記ＮＡＮＤの他方の入力がＨｉｇｈレベルに固定される側に切り替え、
前記最上段の出力バッファ回路のテスト用内部端子ａに‘Ｌ’レベルの信号を入力した状態、および、‘Ｈ’レベルの信号を入力した状態のそれぞれでの、前記複数の出力バファ回路のそれぞれの出力バッファの出力電圧レベルをチェックする出力バッファのテスト方法。
【請求項６】
請求項４記載の出力バッファテスト回路内の、前記出力バッファ回路のそれぞれの接続切替回路を、前記テスト用内部端子ａが前記出力バッファの入力となり前記ＮＡＮＤの他方の入力がＨｉｇｈレベルに固定される側に切り替え、
前記入力バッファ回路のパッドに‘Ｈ’レベルの信号を入力することによって前記最上段の出力バッファ回路のテスト用入力端子ａに‘Ｌ’レベルの信号を入力した状態、および、前記入力バッファ回路のパッドに‘Ｌ’レベルの信号を入力することによって前記最上段の出力バッファ回路のテスト用入力端子ａに‘Ｈ’レベルの信号を入力した状態のそれぞれでの、前記複数の出力バッファ回路のそれぞれの出力バッファの出力電圧レベルをチェックする出力バッファのテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テストの容易化が図られた出力バッファテスト回路に関する。
【０００２】
【従来の技術】
製造工程が終了した半導体集積回路は、ＬＳＩテスタと呼ばれる専用の装置で試験される。その中で出力バッファの機能をチェックするための出力電圧レベル試験（以下、単にテストと称する）は、一般的に、以下の手順で行なわれる。
先ず、チェックしたい出力バッファの出力に接続された出力端子に注目して、その出力端子の電圧が’Ｌ’レベルになるようなテストパターンを、ＬＳＩテスタから入力端子を経由して内部回路に印加する。次に、電源および入力電圧を保持したまま、測定対象である出力バッファの駆動能力に見合った負荷を、ＬＳＩテスタから出力端子を経由して出力バッファに与える。その状態のまま、出力バッファの電圧が、規定された’Ｌ’レベルの電圧範囲内にあるか否かを、出力端子を経由してＬＳＩテスタ内のコンパレータでチェックする。同様にして、その出力バッファの電圧が、規定された’Ｈ’レベルの電圧範囲内にあるか否かを、ＬＳＩテスタ内のコンパレータでチェックする。このようなチェックが、その半導体集積回路に備えられた出力バッファの数だけ行なわれる。
【０００３】
【発明が解決しようとする課題】
上述したように、出力バッファのテストは、測定対象の出力バッファから’Ｌ’レベルの信号もしくは’Ｈ’レベルの信号が出力されるようなテストパターンを内部回路に印加することにより行なわれる。ここで、半導体集積回路の品種が異なる毎に内部回路の構成も異なるため、内部回路に印加されるテストパターンもその都度作成する必要がある。一般に、内部回路の構成は複雑であり、このため内部回路を駆動するために種々の組み合わせかつ複雑なテストパターンを必要とし、テストパターンの作成には長い時間を要するという問題がある。また、このようなテストパターンで出力バッファのテストが行なわれるため、テストタイムが長くなるという問題もある。近年、半導体集積回路の、益々の集積度および端子数の増大に伴い、内部回路の構成も益々複雑化しており、このため出力バッファのテストの準備段階であるテストパターンの作成には一層長い時間を要しまたテストタイムもより長くなり、テストコストの増大を招いている。
【０００４】
本発明は、上記事情に鑑み、出力バッファのテストの準備段階における手間が削減され、かつテストタイムの短縮化が図られた出力バッファテスト回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成する本発明の第１の出力バッファテスト回路は、出力バッファ回路において、
出力バッファ回路の出力端子がパッドとともに２入力ＮＡＮＤの入力の一方に接続され、且つ、内部回路からの出力をそのまま出力バッファ回路の入力端子に導くとともにテスト用内部端子ａがＮＡＮＤの他方の入力となるか、または、内部回路からの出力をＯＰＥＮにして新たな内部端子ａが出力バッファの入力となりＮＡＮＤの他方の入力がＨｉｇｈレベルに固定されるか、を切り替える回路とそのテスト用内部端子ａを具備することを特徴とする。
【０００６】
また、上記目的を達成する本発明の第２の出力バッファテスト回路は、入出力バッファ回路において、
入力バッファ回路の出力端子が２入力ＮＡＮＤの入力の一方に接続され、且つ、内部回路からの出力をそのまま出力バッファ回路の入力端子に導くとともにテスト用内部端子ａがＮＡＮＤの他方の入力となるか、または、内部回路からの出力をＯＰＥＮにしてテスト用内部端子ａが出力バッファの入力となりＮＡＮＤの他方の入力がＨｉｇｈレベルに固定されるか、を切り替える回路とそのテスト用内部端子ａを具備することを特徴とする。
【０００７】
ここで、入力バッファの出力とＨｉｇｈレベル信号を２入力とするＮＡＮＤの出力を請求項１又は請求項２のバッファ回路のテスト用内部端子に接続し、そのバッファ回路のＮＡＮＤ出力をまた別のバッファ回路のテスト端子に接続し、他のバッファ回路についても同様にシリアル接続した構成の出力バッファテスト回路を含む半導体集積回路であることが好ましい。
【０００８】
従来では、出力バッファのテストは、内部回路にテストパターンを印加することにより行なわれており、このためテストの準備段階におけるテストパターンの作成に長い時間を費やし、またテストタイムも長いという問題を抱えている。一方、入力バッファのテストは、近年では、入力バッファにＮＡＮＤツリーを付加し、内部回路にテストパターンを印加することなく行なわれる場合がある。
【０００９】
本発明は、出力バッファのテストにあたり、このＮＡＮＤツリーに着目し、ＮＡＮＤツリーを構成するＮＡＮＤゲート間に接続切替回路を配置し、この接続切替回路で、内部回路からの、出力バッファに入力される信号を遮断するとともにＮＡＮＤゲートを経由して出力バッファから信号を出力させるように切り替えることにより、内部回路にテストパターンを印加することなく出力バッファのテストを行なうものである。このため、出力バッファのテストにあたり、複雑なテストパターンを作成する必要はなく、テストの準備段階における手間が削減され、かつテストタイムも短かくて済む。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１は、本発明の半導体集積回路の一実施形態の回路図である。
図１に示す半導体集積回路１００には、複数の論理回路からなる内部回路１０が備えられている。また、半導体集積回路１００には、第１の端子２１と、ｎ個の第２の端子２２＿１，…，２２＿ｎと、第３の端子２３とからなる端子群２０が備えられている。第１の端子２１は、入力バッファ３１の入力に接続されている。また、第２の端子２２＿１，…，２２＿ｎは、それぞれ入力バッファ３２＿１の入力および出力バッファ４２＿１の出力，…，入力バッファ３２＿ｎの入力および出力バッファ４２＿ｎの出力に接続されている。尚、出力バッファ４２＿１，…，出力バッファ４２＿ｎは、トライステートバッファ構成が採用されており、図示しない信号に応じて通常の出力バッファ状態もしくはハイインピーダンス状態に切り替えられる。また、第３の端子２３は出力バッファ４３の出力に接続されている。
【００１１】
さらに、半導体集積回路１００には、最上段のＮＡＮＤゲート５１＿０と、ｎ個のＮＡＮＤゲート５１＿１，…，５１＿ｎからなるＮＡＮＤツリー５０、およびこれらｎ個のＮＡＮＤゲート５１＿１，…，５１＿ｎに対応してｎ個の接続切替回路６１＿１，…，６１＿ｎが備えられている。接続切替回路６１＿１，…，６１＿ｎは、それぞれ、ＮＡＮＤゲート５１＿０とＮＡＮＤゲート５１＿１との間，…，ＮＡＮＤゲート５１＿ｎの１つ上段のＮＡＮＤゲートとＮＡＮＤゲート５１＿ｎとの間に配置されている。また、ＮＡＮＤツリー５０を構成する最上段のＮＡＮＤゲート５１＿０の第１の入力は電源Ｖｄｄに接続され、第２の入力は入力バッファ３１の出力に接続されている。さらに、ＮＡＮＤゲート５１＿１，…，５１＿ｎの第１の入力は接続切替回路６１＿１，…，６１＿ｎにそれぞれ接続されるとともに、ＮＡＮＤゲート５１＿１，…，５１＿ｎの第２の入力は入力バッファ３２＿１，…，３２＿ｎの出力にそれぞれ接続されている。
【００１２】
また、半導体集積回路１００には、ＮＡＮＤツリー５０を構成する最下段のＮＡＮＤゲート５１＿ｎの出力と内部回路１０の出力とのうちの一方を選択して第３の端子２３に接続された出力バッファ４３に入力するセレクタ７０も備えられている。
このように構成された半導体集積回路１００には、表１に示すモード切替信号Ｔ０，Ｔ１が入力される。
【００１３】
【表１】
0003868623.tif 000002
【００１４】
表１に示すように、モード切替信号Ｔ０，Ｔ１として、ともに’Ｌ’レベルの信号が入力された場合は、半導体集積回路１００は、出力バッファをテストするための出力電圧テストモードに切り替えられる。また、モード切替信号Ｔ０，Ｔ１として、’Ｌ’レベル，’Ｈ’レベルの信号が入力された場合は、入力バッファをテストするための入力電圧テストモードに切り替えられる。さらに、モード切替信号Ｔ０，Ｔ１として、’Ｈ’レベル，’Ｌ’レベルの信号が入力された場合は、いずれのモードでもない、いわゆるイリーガル状態のモードとなる。また、モード切替信号Ｔ０，Ｔ１として、ともに’Ｈ’レベルの信号が入力された場合は、通常モードに切り替えられる。
【００１５】
図２は、図１に示す接続切替回路の回路図である。
この図２には、図１に示す接続切替回路のうちのいずれか１つの接続切替回路の回路図が代表して示されている。
図２に示す接続切替回路６１は、第１のセレクタ６２＿１と第２のセレクタ６２＿２とから構成されている。これら第１，第２のセレクタ６２＿１，６２＿２には、モード切替信号Ｔ１が入力される。第１のセレクタ６２＿１の入力端子Ａと第２のセレクタ６２＿２の入力端子Ｂは互いに接続され、かつ上段側のＮＡＮＤゲートの出力に接続されている。また、第１のセレクタ６２＿１の入力端子Ｂは内部回路１０に接続されている。さらに、第１のセレクタ６２＿１の出力端子Ｘは、その第１のセレクタ６２＿１を含む接続切替回路６１に対応する出力バッファの入力に接続されている。
【００１６】
一方、第２のセレクタ６２＿２の入力端子Ａは電源Ｖｄｄに接続され、出力端子Ｘは、その第２のセレクタ６２＿２を含む接続切替回路６１に対応するＮＡＮＤゲートの入力に接続されている。
図３は、図２に示す接続切替回路を構成するセレクタを示す図である。
この図３には、図２に示すセレクタのうちのいずれか１つのセレクタの回路図が示されている。
【００１７】
図３に示すセレクタ６２に、モード切替信号Ｔ１として’Ｌ’レベルの信号が入力されると、その’Ｌ’レベルの信号がインバータ６２ｃで反転され、これによりトランスミッションゲート６２ａ，６２ｂがオン状態、オフ状態になり、入力端子Ａに入力されている信号が出力端子Ｘから出力される。一方、モード切替信号Ｔ１として’Ｈ’レベルの信号が入力されると、トランスミッションゲート６２ａ，６２ｂがオフ状態，オン状態になり、入力端子Ｂに入力されている信号が出力端子Ｘから出力される。
【００１８】
図４は、図２に示す接続切替回路の、モード切替信号Ｔ１により切り替えられた２つのスイッチ状態を示す図である。
図４（ａ）には、接続切替回路６１にモード切替信号Ｔ１として’Ｌ’レベルの信号が入力され、これにより接続切替回路６１が、本発明にいう第１のモードに切り替えられた状態が示されており、この状態で出力バッファのテストが行なわれる。一方、図４（ｂ）には、接続切替回路６１にモード切替信号Ｔ１として’Ｈ’レベルの信号が入力され、これにより接続切替回路６１が、本発明にいう第２のモードに切り替えられた状態が示されており、この状態で入力バッファのテストが行なわれる。
【００１９】
以下、図１，図４を参照して、本実施形態の半導体集積回路１００に備えられた出力バッファ４２＿１，…，４２＿ｎ，４３のテストについて説明する。
図１に示す半導体集積回路１００には、モード切替信号Ｔ０，Ｔ１として、ともに’Ｌ’レベルの信号が入力される。また、トライステート構成が採用された出力バッファ４２＿１，…，４２＿ｎは、図示しない制御信号により通常の出力バッファ状態に切り替えられる。
【００２０】
セレクタ７０には、’Ｌ’レベルのモード切替信号Ｔ０が入力されるため、このセレクタ７０には、内部回路１０からの信号が遮断され、ＮＡＮＤツリー５０を構成する最下段のＮＡＮＤゲート５１＿ｎからの信号が入力される。
また、各接続切替回路６１＿１，…，６１＿ｎには、’Ｌ’レベルのモード切替信号Ｔ１が入力されるため、各接続切替回路６１＿１，…，６１＿ｎは、図４（ａ）に示すスイッチ状態に切り替えられる。従って、各接続切替回路６１＿１，…，６１＿ｎには、内部回路１０からの信号が遮断され、各ＮＡＮＤゲート５１＿０，ＮＡＮＤゲート５１＿１，…，ＮＡＮＤゲート５１＿の１つ上段のＮＡＮＤゲート（図示せず）からの信号がそれぞれ入力される。
【００２１】
ここで、先ず、第１の端子２１に’Ｈ’レベルの信号を入力する。この’Ｈ’レベルの信号は、入力バッファ３１を経由してＮＡＮＤゲート５１＿０の一方に入力される。ＮＡＮＤゲート５１＿０の他方には電源Ｖｄｄが入力されているため、この’Ｈ’レベルの信号はＮＡＮＤゲート５１＿０で反転されて’Ｌ’レベルの信号となり、さらに接続切替回路６１＿１，出力バッファ４２＿１を経由して第２の端子２２＿１から’Ｌ’レベルの信号が出力されるとともに入力バッファ３２＿１に入力される。入力バッファ３２＿１に入力された’Ｌ’レベルの信号は、次段のＮＡＮＤゲート５１＿１の一方に入力される。ＮＡＮＤゲート５１＿１の他方には電源Ｖｄｄが入力されているが（図４（ａ）参照）、ＮＡＮＤゲート５１＿１の一方に’Ｌ’レベルの信号が入力されるため、ＮＡＮＤゲート５１＿１から’Ｈ’レベルの信号が出力され、さらにそのＮＡＮＤゲート５１＿１の１つ下段の、図示しないＮＡＮＤゲートに対応する接続切替回路，出力バッファを経由して、その出力バッファに接続された第２の端子から’Ｈ’レベルの信号が出力される。このようにして、第２の端子２２＿１，…，２２＿ｎから、’Ｌ’レベル，’Ｈ’レベル，…，’Ｌ’レベル，’Ｈ’レベルというように、交互にレベルが異なる信号が出力される。ここで、ｎが偶数であると仮定すると、第２の端子２２＿ｎからは’Ｈ’レベルの信号が出力され、その’Ｈ’レベルの信号は入力バッファ３２＿ｎを経由して最下段のＮＡＮＤゲート５１＿ｎに入力され、このＮＡＮＤゲート５１＿ｎで反転されて’Ｌ’レベルの信号が出力される。この’Ｌ’レベルの信号は、セレクタ７０，出力バッファ４３を経由して第３の端子２３に入力され、その第３の端子２３から’Ｌ’レベルの信号が出力される。
【００２２】
この状態で、第２の端子２２＿１，…，２２＿ｎ，第３の端子２３に規定の負荷を与え、これら第２の端子２２＿１，…，２２＿ｎ，第３の端子２３から出力されている信号の電圧レベルが、規定された電圧範囲内にあるか否かをチェックする。
次に、第１の端子２１に’Ｌ’レベルの信号を入力する。すると、第２の端子２２＿１，…，２２＿ｎ，第３の端子から’Ｈ’レベル，’Ｌ’レベル，…，’Ｌ’レベル，’Ｈ’レベルの、前述した、第１の端子２１に’Ｈ’レベルの信号を入力した場合とは逆の組み合わせの信号が出力される。これら信号の電圧レベルが規定された電圧範囲内にあるか否かを、規定の負荷を与えてチェックする。このようにして、全ての出力バッファ４２＿１，…，４２＿ｎ，４３のテストが行なわれる。
【００２３】
本実施形態の半導体集積回路１００では、出力バッファのテストにあたり、上述したように第１の端子２１に’Ｈ’レベルの信号と’Ｌ’レベルの信号を各１回づつ入力するだけで、内部回路１０の構成とは無関係に全ての出力バッファ４２＿１，…，４２＿ｎ，４３から’Ｌ’レベル，’Ｈ’レベル，…，’Ｌ’レベルの組み合わせの信号と、この組み合わせの信号とは逆の、’Ｈ’レベル，’Ｌ’レベル，…，’Ｈ’レベルの組み合わせの信号とを瞬時に得ることができる。従って、全ての出力バッファ４２＿１，…，４２＿ｎ，４３のテストをわずか２つの’Ｌ’レベル，’Ｈ’レベルのパターンで実施することとなり、従来の、内部回路に種々の組み合わせのテストパターンを印加してテストする場合と比較し、複雑なテストパターンを作成する必要がなくテストの準備段階における手間が削減されるとともにテストタイムも削減される。
【００２４】
次に、入力バッファ３１，３２＿１，…，３２＿ｎのテストについて説明する。半導体集積回路１００には、モード切替信号Ｔ０，Ｔ１として、’Ｌ’レベル，’Ｈ’レベルの信号が入力される。これにより、各接続切替回路６１＿１，…，６１＿ｎは、図４（ｂ）に示すスイッチ状態に切り替えられる。また、出力バッファ４２＿１，…，４２＿ｎは、図示しない信号によりハイインピーダンス状態に切り替えられる。
【００２５】
ここで、先ず、第１の端子２１に、規定された’Ｈ’レベルの電圧のうち最も低いレベルの電圧を入力する。また、第２の端子２２＿１，…，２２＿ｎには通常の’Ｈ’レベルの電圧を入力する。入力バッファ３１が正常な場合は、その入力バッファ３１から’Ｈ’レベルの信号が出力される。この’Ｈ’レベルの信号はＮＡＮＤゲート５１＿０で反転されて’Ｌ’レベルの信号となり、さらに接続切替回路６１＿１を経由してＮＡＮＤゲート５１＿１の一方に入力される。ＮＡＮＤゲート５１＿１の他方には’Ｈ’レベルの信号が入力されているが、ＮＡＮＤゲート５１＿１の一方には’Ｌ’レベルの信号が入力されるため、ＮＡＮＤゲート５１＿１から’Ｈ’レベルの信号が出力される。このようにして、ＮＡＮＤツリー５０を構成するＮＡＮＤゲート５１＿０，５１＿１，…，５１＿ｎから、順次、’Ｌ’レベル，’Ｈ’レベル，…，’Ｌ’レベルの信号が出力される。前述したように、ここではｎは偶数であると仮定しており、その場合最下段のＮＡＮＤゲート５１＿ｎからは’Ｌ’レベルの信号が出力される。この’Ｌ’レベルの信号は、セレクタ７０，出力バッファ４３を経由し、第３の端子２３から’Ｌ’レベルの信号として出力され、入力バッファ３１の、’Ｈ’レベル側の電圧テストは’良’と判定される。
【００２６】
一方、入力バッファ３１から’Ｌ’レベルの信号が出力された場合は、第３の端子２３から’Ｈ’レベルの信号が出力され、この入力バッファ３１の、’Ｈ’レベル側の電圧テストは’否’と判定される。
次に、入力バッファ３１の、’Ｌ’レベル側の電圧テストが行なわれる。第２の端子２２＿１，…，２２＿ｎに入力されている’Ｈ’レベルの電圧を保持したまま、第１の端子２１のみ、規定された’Ｌ’レベルの電圧のうち最も高いレベルの電圧を入力して、第３の端子２３をチェックする。第３の端子２３から’Ｈ’レベルの信号が出力された場合は’良’と判定され、第３の端子２３から’Ｌ’レベルの信号が出力された場合は’否’と判定される。
【００２７】
次に、入力バッファ３２＿１のテストが行なわれる。第１の端子２１に’Ｌ’レベル、第２の端子２２＿１を除く全ての第２の端子に’Ｈ’レベルの電圧を入力し、第２の端子２２＿１のみ、規定された’Ｈ’レベルの電圧のうち最も低いレベルの電圧を入力して、入力バッファ３２＿１の、’Ｈ’レベル側のテストを行ない、さらに、規定された’Ｌ’レベルの電圧のうち最も高いレベルの電圧を入力して、入力バッファ３２＿１の、’Ｌ’レベル側のテストを行なう。以下、同様にして、入力バッファ３２＿ｎまで行なう。このようにして、全ての入力バッファ３１，３２＿１，…，３２＿ｎのテストが行なわれる。また、第２の端子２２＿１，…，２２＿ｎは入力バッファ及び出力バッファを同時に備える双方向ピンとして説明したが、入力バッファ３２＿１，…，３２＿ｎのない出力専用ピンの場合でも同様に出力バッファの出力電圧テストが行なえるのはいうまでもない。
【００２８】
【発明の効果】
以上説明したように、本発明による切替回路を付加することで入力バッファのみならず出力バッファのテストにおいても、その準備段階における手間が削減され、かつテストタイムの短縮化が図られる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態の回路図である。
【図２】図１に示す接続切替回路の回路図である。
【図３】図２に示す接続切替回路を構成するセレクタを示す図である。
【図４】図２に示す接続切替回路の、モード切替信号Ｔ１により切り替えられた２つのスイッチ状態を示す図である。
【符号の説明】
１０  内部回路
２０  端子群
２１  第１の端子
２２＿１，…，２２＿ｎ  第２の端子
２３  第３の端子
３１，３２＿１，…，３２＿ｎ  入力バッファ
４２＿１，…，４２＿ｎ，４３  出力バッファ
５０  ＮＡＮＤツリー
５１＿０，５１＿１，…，５１＿ｎ  ＮＡＮＤゲート
６１，６１＿１，…，６１＿ｎ  接続切替回路
６２＿１，６２＿２，７０  セレクタ
６２ａ，６２ｂ  トランスミッションゲート
６２ｃ  インバータ
１００  半導体集積回路
【図１】
0003868623.tif 000003
【図２】
0003868623.tif 000004
【図３】
0003868623.tif 000005
【図４】
0003868623.tif 000006