(57)【特許請求の範囲】
【請求項１】
第１の制御線と、前記第１の制御線に接続された複数のデータ保持手段と、前記複数のデータ保持手段にそれぞれ電気的に接続された複数の第１のデータ転送線と、前記複数の第１のデータ転送線にそれぞれ接続され、不揮発性半導体メモリセルを有する複数の第１のメモリセルユニットと、前記複数の第１のメモリセルユニットに接続された第１のデータ選択線と、第２の制御線と、複数の第２のデータ転送線と、前記第２の制御線に接続され前記複数の第１のデータ転送線と、前記複数の第２のデータ転送線の間にそれぞれ挿入された複数のスイッチング素子と、前記複数の第２のデータ転送線にそれぞれ接続され、不揮発性半導体メモリセルを有する複数の第２のメモリセルユニットと、前記複数の第２のメモリセルユニットに接続された第２のデータ選択線とを具備し、プログラムに際し、前記複数のデータ保持手段は前記複数の第２のデータ転送線にデータを転送した後、前記複数のスイッチング素子が遮断状態となり、前記複数の第１のメモリセルユニットと第２のメモリセルユニットが同時に選択される不揮発性半導体記憶装置。
【請求項２】
前記データ保持手段は、第１の制御線と平行な方向に並んで複数形成され、前記第１のメモリセルユニットは、第１のデータ選択線と平行な方向に並んで複数形成され、前記スイッチング素子は、第２の制御線と平行な方向に並んで複数形成され、前記第２のメモリセルユニットは、第２のデータ選択線と平行な方向に並んで複数形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記スイッチング素子、および、前記第１のメモリセルユニットを構成する不揮発性半導体メモリ、および、前記第２のメモリセルユニットを構成する不揮発性半導体メモリは同一のウェル上に形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の第２のデータ転送線の一端に、それぞれ前記複数のスイッチング素子を接続し、前記複数の第２のデータ転送線の他端に、それぞれ前記複数の第２のメモリセルユニットが接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
第１の制御線と、前記第１の制御線に接続された複数のデータ保持手段と、前記複数のデータ保持手段にそれぞれ電気的に接続された複数のデータ転送線と、不揮発性半導体メモリセルを有する複数の第１のメモリセルユニットと、前記複数の第１のメモリセルユニットに接続された第１のデータ選択線と、第２の制御線と、前記第２の制御線に接続され前記複数のデータ転送線と、前記複数の第１のメモリセルユニットとの間にそれぞれ挿入された複数の第１のスイッチング素子と、不揮発性半導体メモリセルを有する複数の第２のメモリセルユニットと、前記複数の第２のメモリセルユニットに接続された第２のデータ選択線と、第３の制御線と、前記第３の制御線に接続され前記複数のデータ転送線と、前記複数の第２のメモリセルユニットとの間にそれぞれ挿入された複数の第２のスイッチング素子とを具備し、プログラムに際し、前記複数のデータ保持手段は前記複数の第２のメモリセルユニットにデータを転送した後、前記複数の第１のスイッチング素子と第２のスイッチング素子が遮断状態となり、前記複数の第１のメモリセルユニットと第２のメモリセルユニットが同時に選択される不揮発性半導体記憶装置。
【請求項６】
前記データ保持手段は、第１の制御線と平行な方向に並んで複数形成され、前記第１のメモリセルユニットは、第１のデータ選択線と平行な方向に並んで複数形成され、前記第１のスイッチング素子は、第２の制御線と平行な方向に並んで複数形成され、前記第２のメモリセルユニットは、第２のデータ選択線と平行な方向に並んで複数形成され、前記第２のスイッチング素子は、第３の制御線と平行な方向に並んで複数形成されることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１のスイッチング素子および前記第１のメモリセルユニットを構成する不揮発性半導体メモリは同一のウェルに形成され、前記第２のスイッチング素子および前記第２のメモリセルユニットを構成する不揮発性半導体メモリは同一のウェル上に形成されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記データ保持手段は、第１のメモリセルユニットのデータを一時的に記憶する第１の回路と、第２のメモリセルユニットのデータを一時的に記憶する第２の回路を含むことを特徴とする請求項１または請求項５に記載の不揮発性半導体記憶装置。
【請求項９】
第１のメモリセルユニットに既に書きこまれたデータと、第１のメモリセルユニットに書かれるべきデータが同じである場合、前記第１の回路に記憶されたディジタルデータが変化することを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記不揮発性半導体メモリセルは、書きこみ動作にＦＮトンネル電流を用いることを特徴とする電界効果トランジスタを含むことを特徴とする請求項１または請求項５に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１のメモリセルユニットと第２のメモリセルユニットは、前記不揮発性半導体メモリセルが複数直列接続されたＮＡＮＤ型セルユニットからなることを特徴とする請求項１または請求項５に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１のメモリセルユニットと第２のメモリセルユニットは、前記不揮発性半導体メモリセルの電流端子が複数並列接続されたＡＮＤ型セルユニットからなることを特徴とする請求項１または請求項５に記載の不揮発性半導体記憶装置。
【請求項１３】
前記不揮発性半導体メモリセルは、少なくとも１つの電荷蓄積層と制御ゲートを有する電界効果トランジスタを含み、前記電荷蓄積層は絶縁体膜からなることを特徴とする請求項１または請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係わり、特にプログラム回数が増えてもデータ保持特性を維持できる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
浮遊ゲートと制御ゲートを有する二層ゲート構造のＭＯＳトランジスタをメモリセルとして用い、電気的書き替えを可能にした不揮発性半導体メモリが提案されている。この半導体メモリは、トンネル電流によって、浮遊ゲートにチャネルから絶縁膜を介して電荷を注入して書き込む。また、注入した電荷をデジタルビットの情報格納として用い、その電荷量に応じたＭＯＳＦＥＴのコンダクタンス変化を測定し、情報を読み出すようにしている。
【０００３】
しかし、この不揮発性半導体メモリの構成及び書き込み方法では、データを高速に書き込むため電流密度を増してメモリセルに電荷注入を繰り返すと、前記絶縁膜が劣化してリーク電流が大きくなり、データ保持特性が悪化する問題がある。この問題を、図１２及び図１３を参照して以下に説明する。
【０００４】
図１２は、従来の不揮発性半導体メモリのメモリマトリックス及びその周辺の主要部の回路ブロックを示している。
【０００５】
図１２（ａ）において、符号１，１'はデータ転送線、符号６，６'はデータ選択線を示しており、互いに直交する方向に配置している。符号３はメモリセルユニットを示し、データ転送線１，１'とデータ選択線６，６'の交差部にそれぞれ設けている。
【０００６】
図１２（ａ）では、１つのデータ転送線１又は１'に４つのメモリセルユニット３が接続され、１つのデータ選択線６又は６'には２つのメモリセルユニット３が接続されており、２×４のマトリックスとなっている。さらに、データ転送線１，１'の一端には、書き込みデータを一時保持するラッチ４，４'をそれぞれ接続している。
【０００７】
ラッチ４，４'は、メモリセルユニット３のデータを読み出すためのセンスアンプ回路を通常兼ねている。また、ラッチ４，４'には、書き込み及び読み出しデータを外部回路と接続するデータ線１０，１０'とそれぞれ接続している。さらに、ラッチ４，４'は、データをラッチするためのタイミングを設定する信号線９に共に接続されている。このとき一つのデータ転送線、例えばデータ転送線１に接続されたメモリセルユニットａ１１，ａ１２，ａ２１，ａ２２をメモリブロックと呼ぶことにする。
【０００８】
そして、図１２（ｂ）に示すように、これらの信号線９及びデータ選択線６，６'に適宜タイミング調整を行い信号出力するクロック発生回路１１を設けている。なお、以下では、通例に従って、データ選択線６，６'に沿った方向を行と呼び、データ転送線１，１'に沿った方向を列と呼ぶことにする。
【０００９】
図１２の従来回路において、メモリセルユニットａ１１とｂ１１にデータを書き込む場合、これらに接続されたデータ転送線１，１'に書き込みデータに応じて電位を与える必要がある。このためにデータラッチ４，４'の出力電圧を書き込みデータに応じた電圧値となるように調整する。同時に、書き込みを行うデータ転送線の電位よりも十分大きな電位差を有するプログラム電圧Ｖpgm を、データ選択線６に印加する。このときメモリセルユニット３内にある記憶素子の前記絶縁膜（ＭＯＳＦＥＴのゲート絶縁膜）に電流が流れるのに十分な高電圧が印加されるように、プログラム電圧Ｖpgmを印加する。このときのプログラム電圧Ｖpgmは、キャリア注入に十分な時間であるがパルス状にする。
【００１０】
この場合、メモリセルユニットａ１１と同じデータ転送線１に接続された非選択のメモリセルユニット、例えばメモリセルユニットａ２１にはメモリセルユニットａ１１のデータが誤って書き込みされないようにする必要がある。このため、非選択メモリセルユニットａ２１に接続されたデータ選択線６の電位は、前記プログラム電圧Ｖpgm よりもデータ転送線１，１'の電位に近くする必要がある。従って任意のデータを複数の行のメモリセルユニットに書き込むことはできない。つまり、１つのプログラムパルス印加時に書き込める行は１行である。
【００１１】
図１３に、この不揮発性半導体メモリについて、複数の行、例えば２つの行についてデータ書き込みを行うベリファイ動作を含めたフローチャートを示す。
【００１２】
第１行のメモリセルユニットａ１１，ｂ１１にデータを書き込む手順は、第１行の書き込みデータをラッチ４，４'にロードする工程（Ｓ１）、プログラムパルスを第１行のメモリセルユニットａ１１，ｂ１１が接続されたデータ選択線６に印加する工程（Ｓ２）、第１行のデータを読み出し、書き込んだメモリセルユニットのしきい値の判定結果をデータラッチ４，４'に収納する工程（Ｓ３）、第１行の全メモリセルユニットａ１１，ｂ１１が書き込み終了か判定結果を判別する工程（Ｓ４）、及びＳ４の判定結果が否の場合プログラムパルス電圧及びパルス幅を再設定する工程（Ｓ５）から構成される。なお、以下では、行のみ異なる同じシーケンスを、ダッシュを付けて表すことにする。
【００１３】
従って、複数（例えばｎ行）行のメモリセルユニットにデータを書き込む場合には、図１３のＳ１'〜Ｓ５'のように前記Ｓ１〜Ｓ５の手順と同じ手順をｎ回時系列で行う必要がある。この場合の全書き込み時間は、Ｓ１，Ｓ２，Ｓ３，Ｓ４の動作に必要な時間をＴＳ１，ＴＳ２，ＴＳ３，ＴＳ４として、最低でもｎ×（ＴＳ１＋ＴＳ２＋ＴＳ３＋ＴＳ４）必要となる。よって、行がｎ倍増えると書き込み時間もｎ倍に増える。
【００１４】
ここで、全書き込み時間を短縮するために、最も時間がかかるプログラム時間ＴＳ２を短縮する方法がある。しかし不揮発性半導体メモリでは、書き込みに必要な電荷量を、プログラム時間を短くして書き込み電流を増やすと、プログラム時間を長くして書き込み電流を減らすよりも、トンネル絶縁膜の低電界リークがより増加する問題が生じる（K.Naruke,1988 IEEE Technical Digest IEDM p.424）。
【００１５】
また、不揮発性半導体メモリでは、ゲート絶縁膜にシリコン酸化膜を用いると、ストレスリーク電流がゲート絶縁膜に流れる問題がある。書き込み時に、ＦＮトンネル電流を流すため１０ＭＶ／ｃｍ以上の大きな電界ストレスをゲート絶縁膜が受ける。この電界ストレスを受けることにより、例えば５ＭＶ／ｃｍ以下の低電界でリーク電流が流れる。このリーク電流はＦＮトンネル電流で推定される値よりも大きく増大する。これがストレスリーク電流である。
【００１６】
このため、データの消去や書き込みを繰り返した不揮発性半導体メモリにおいては、電荷保持状態でも浮遊ゲートと基板間に電荷蓄積による電界が印加されているためにリーク電流が流れ、電荷が消失しやすくなる。不揮発性半導体メモリでは、少なくとも８５℃までの温度範囲で、１０年間の高温放置状態での情報保持が要求されているので、電源を与えない状態でも電荷消失を防ぐ必要があった。
【００１７】
【発明が解決しようとする課題】
以上述べたように、従来構造の不揮発性半導体メモリでは、複数の行にデータを書き込む場合に、データ書き込み時間が大きく増大する問題があった。また、データ書き込み速度を上昇させるために書き込み電流を増やすと、ストレスリーク電流が増大し、メモリのデータ保持特性が悪化する問題があった。
【００１８】
本発明は、上記課題を解決するためになされたもので、データ書き込み速度を向上させると共に、データ保持特性の悪化を防止することのできる不揮発性半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
（構成）
上記目的を達成するために、第１の発明は、第１のデータ転送線と、
前記第１のデータ転送線に接続されたデータの再書き込み可能な不揮発性半導体メモリからなる複数の第１のメモリセルユニットと、
前記第１のメモリセルユニットにそれぞれ接続された第１のデータ選択線と、
第２のデータ転送線と、
前記第２のデータ転送線に接続されたデータの再書き込み可能な不揮発性半導体メモリからなる複数の第２のメモリセルユニットと、
前記第２のメモリセルユニットにそれぞれ接続された第２のデータ選択線と、
前記第１のデータ転送線に接続されたデータ保持手段と、
前記第１のデータ転送線及び前記第２のデータ転送線の間に挿入されたスイッチング素子とを具備し、
プログラムに際し、前記複数の第１のメモリセルユニットに接続された第１のデータ選択線の１つと前記複数の第２のメモリセルユニットに接続された第２のデータ選択線の１つとが前記スイッチング素子の遮断状態時に同時に選択されることを特徴とする不揮発性半導体記憶装置を提供する。
【００２０】
このとき、前記データ転送線及び前記データ選択線は互いに直交するように配置され、前記データ転送線に接続された前記メモリセルユニット及び前記スイッチング素子からなる１列のメモリブロックが、前記データ選択線の方向に複数並列に配置されてメモリマトリックスを構成し、
前記データ選択線と平行に配置され、前記スイッチング素子に対する制御入力を行う制御線をさらに具備することが好ましい。
【００２１】
また、前記データ保持手段は、半導体素子によって形成されたフリップフロップからなることが好ましい。
【００２２】
また、前記データ保持手段は、書き込みデータを一時保持する回路を複数有することが好ましい。
【００２３】
また、前記メモリセルユニットは、少なくとも１つの電荷蓄積層と制御ゲートとを有する電界効果トランジスタを含むことが好ましい。
【００２４】
また、前記電界効果トランジスタは、書き込み動作にＦＮトンネル電流を用いることを特徴とすることが好ましい。
【００２５】
また、前記電荷蓄積層はポリシリコン又はシリコン窒化膜からなることが好ましい。
【００２６】
また、前記電荷蓄積層はポリシリコン又はシリコン窒化膜からなることが好ましい。
【００２７】
また、前記メモリセルユニットは、複数の不揮発性半導体メモリセルを直列接続したＮＡＮＤセルユニットからなることが好ましい。
【００２８】
また、前記第２のデータ転送線に接続されたデータ保持手段をさらに具備し、前記第２のデータ転送線に接続されたデータ保持手段は前記第１のデータ転送線に接続されたデータ保持手段よりも構成トランジスタ数が少ないことが好ましい。
【００２９】
また、前記第１のデータ転送線に接続されたデータ保持手段は、センスアンプからなることが好ましい。
【００３０】
第２の発明は、データ転送線と、
前記データ転送線に接続されたデータの再書き込み可能な不揮発性メモリからなる第１及び第２のメモリセルユニットと、
前記第１のメモリセルユニットに接続された第１のデータ選択線と、
前記第２のメモリセルユニットに接続された第２のデータ選択線と、
前記データ転送線に接続されたデータ保持手段と、
前記第１のメモリセルユニットに対応して前記第１のメモリセルユニット及び前記データ転送線との間に挿入された前記第１のスイッチング素子と、
前記第２のメモリセルユニットに対応して前記第２のメモリセルユニット及び前記データ転送線との間に挿入された前記第１のスイッチング素子とを具備し、
プログラムに際し、前記第１のメモリセルユニットに接続された第１のデータ選択線と前記第２のメモリセルユニットに接続された第２のデータ選択線とが前記第１及び第２のスイッチング素子の何れか一方が遮断状態時に同時に選択されることを特徴とする不揮発性半導体記憶装置を提供する。
【００３１】
このとき、前記データ転送線及び前記データ選択線は互いに直交するように配置され、前記データ転送線に接続された前記メモリセルユニットからなる１列のメモリブロックが、前記データ選択線の方向に複数並列に配置されてメモリマトリックスを構成し、
前記データ選択線と平行に配置され、前記スイッチング素子に対する制御入力を行う制御線をさらに具備することが好ましい。
【００３２】
また、前記第１のスイッチング素子及び前記第１のメモリセルユニットを構成する不揮発性メモリは同一のウェル上に形成され、前記第２のスイッチング素子及び前記第２のメモリセルユニットを構成する不揮発性メモリは同一のウェル上に形成されていることが好ましい。
【００３３】
また、前記データ保持手段は、センスアンプからなることが好ましい。
【００３４】
また、前記データ保持手段は、半導体素子によって形成されたフリップフロップからなることが好ましい。
【００３５】
また、前記第１及び第２のメモリセルユニットは、少なくとも１つの電荷蓄積層と制御ゲートとを有する電界効果トランジスタを含むことが好ましい。
【００３６】
また、前記電界効果トランジスタは、書き込み動作にＦＮトンネル電流を用いることが好ましい。
【００３７】
また、前記電荷蓄積層はポリシリコン又はシリコン窒化膜からなることが好ましい。
【００３８】
また、前記メモリセルユニットは、複数の不揮発性メモリを直列接続したＮＡＮＤセルユニットからなることが好ましい。
【００３９】
（作用）
本発明によれば、二つに分割された第１のデータ転送線と第２のデータ転送線との間にスイッチング素子を挿入し、書き込み時等のプログラム時においてスイッチング素子を遮断することにより、データ書き込みに際して第１のデータ選択線の１つと第２のデータ選択線の１つとを同時に選択することが可能となる。
【００４０】
従って、複数の行にデータを書き込む場合に、１メモリセルユニット当たりの書き込み時間を変化させなくとも、データ書き込み時間を１／２に減少させることができる。データ転送線の分割数が更に多い場合、データ書き込み時間を最大、１／（データ転送線の分割数）に減少させることができる。よって、より高速にデータ書き込みを行うことができ、プログラムパルスを形成するための消費電力を減少させることができる。この効果は、不揮発性記憶メモリとして、二層ゲート構造のＥＥＰＲＯＭのように、書き込み速度の遅いデバイスにおいて特に有効である。
【００４１】
また、行の分割数を増やすことにより全データ書き込み時間を短縮し、１つのメモリセルユニット当たりの書き込み時間を延ばすことも可能である。これにより、同じ電荷量を書き込むためのデータ書き込み電流を減少させることができ、ストレスリーク電流による不揮発性記憶メモリの劣化や消費電力の増加及びデータ保持特性の悪化を防ぐことができる。
【００４２】
また、ストレスリーク電流を減少させることができるので、不揮発性半導体メモリのゲート絶縁膜をより薄膜化することができ、書き込み時のプログラム電圧も減少させることができる。よって、プログラム電圧を発生させる昇圧回路の面積を縮小でき、かつトランジスタの面積も縮小できるため、よりチップ面積を縮小させることができる。さらに、プログラム電圧低下に伴い、消費電力もより減少させることができる。
【００４３】
また、データ転送線スイッチとしてスイッチング素子の代りに、分割した各データ転送線に対してセンスアンプを形成した場合と比較して、トランジスタ数を減少させることができ、回路面積を減少させることができる。
【００４４】
さらに、スイッチング素子には、電源線を配線する必要がない構成を用いることができ、メモリマトリックス領域に電源配線のための配線層やコンタクトを必要とせず、従来例と同じ配線層構成で回路を形成することができる。
【００４５】
さらに、書き込みデータを一時保持する回路を各センスアンプに複数形成することにより、書き込み時に外部データバッファからセンスアンプにデータを随時送る場合と比較して、高速であり、配線も短いので消費電力を減らすことができる。
【００４６】
【発明の実施の形態】
以下、本発明の詳細を好ましい実施形態によって説明する。
【００４７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体メモリを示すブロック図であり、特にメモリマトリックス及びその周辺主要部の回路構成（ａ）と、クロック発生回路（ｂ）を示している。
【００４８】
図１は、データ転送線を直列方向に複数に分割し、データ転送線の間にデータ転送線スイッチ５，５'を形成している点が従来と異なっている。図１において、符号１，１'及び符号２，２'は、データ転送線を示している。また、例えば、符号６は書き込みを行うデータ選択線を示しており、符号６'は書き込みを行わないデータ選択線を示している。これらはデータ転送線１，１'，２，２'と互いに直交する方向に配置されている。
【００４９】
符号３は、二層ゲート構造の不揮発性半導体メモリセルからなるメモリセルユニットを示している。このメモリセルユニット３は、データ転送線１，１'，２，２'とデータ選択線６，６'との交点にそれぞれ形成されている。メモリセルユニット３の制御入力端子をデータ選択線６，６'に接続している。メモリセルユニット３のデータ入出力端子はデータ転送線１，１'，２，２'に接続されている。
【００５０】
図１では、１つのデータ転送線１，１'，２，２'にそれぞれ２つのメモリセルユニット３が接続され、１つのデータ選択線６，６'にはそれぞれ２つのメモリセルユニット３が接続されている。
【００５１】
ここで、メモリセルユニット３のうちメモリセルユニットａ１１，ａ１２が第１の発明における第１のメモリセルユニットであり、メモリセルユニットａ２１，ａ２２が第２のメモリセルユニットである。そして、第１のメモリセルユニットａ１１，ａ１２を接続するデータ転送線１が第１のデータ転送線であり、第２のメモリセルユニットａ２１，ａ２２を接続するデータ転送線２が第２のデータ転送線である。また、第１のメモリセルユニットａ１１，ａ１２に接続するデータ選択線６，６'が第１のデータ選択線であり、第２のメモリセルユニットａ２１，ａ２２を接続するデータ選択線６，６'が第２のデータ選択線である。また、メモリセルユニットａ１１，ａ１２，ａ２１，ａ２２でメモリブロックを構成している。このうちメモリセルユニットａ１１，ａ１２、メモリセルユニットａ２１，ａ２２はそれぞれメモリサブブロックを構成している。同様にメモリセルユニットｂ１１，ｂ１２，ｂ２１，ｂ２２でメモリブロックを構成している。このうちメモリセルユニットｂ１１，ｂ１２、メモリセルユニットｂ２１，ｂ２２はそれぞれメモリサブブロックを構成している。
【００５２】
そしてこれらのメモリブロックはデータ選択線６，６'の延伸している方向に並列に並ぶことで、メモリマトリックスを構成している。
【００５３】
本実施形態では、データ転送線１，２，１'，２'にはそれぞれ２つのメモリセルユニット３、データ選択線６，６'にはそれぞれ２つのメモリセルユニット３を接続する例を示したが、データ転送線及びデータ選択線に接続するメモリセルユニットの数は複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。また、データ転送線の数とデータ選択線の数は複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００５４】
データ転送線１，１'の一端には、書き込みデータを一時保持する書き込みデータラッチ４，４'をそれぞれ接続している。ラッチ４，４'は通常、メモリセルユニット３のデータを読み出すためのセンスアンプ回路を兼ねている。また、ラッチ４，４'には、書き込み及び読み出しデータを外部回路と接続するデータ線１０，１０'をそれぞれ接続している。さらに、ラッチ４，４'には、データをラッチするためのタイミングを設定する制御信号線９を共に接続している。
【００５５】
データ転送線１，１'の他端、即ちラッチ４，４'を形成していない一端には、データ転送線スイッチ５，５'の入出力端子の一方をそれぞれ接続している。データ転送線スイッチ５，５'の入出力端子の他方には、データ転送線２，２'の一端とそれぞれ接続されている。さらに、データ転送線スイッチ５，５'には、データ転送線１とデータ転送線２との接続と、データ転送線１'とデータ転送線２'との接続を制御するための制御信号線８を共に接続している。
【００５６】
また、上記の各制御信号線８，９及びデータ選択線６，６'に適宜タイミング調整を行い信号出力するためのクロック発生回路１１を設けている。この回路１１は、例えば選択されていないデータ選択線６'に接続したメモリセルユニットａ１２，ｂ１２，ａ２２，ｂ２２に、誤書き込みや誤読み出し及びデータ破壊を防ぐようにタイミング調整を行う。なお、以下では通例に従って、データ選択線６，６'に沿った方向を行と呼び、データ転送線１，１'，２，２'に沿った方向を列と呼ぶことにする。
【００５７】
本実施形態では、書き込み時に、データ転送線スイッチ５，５'を遮断状態にすることにより、データ転送線１，１'の電位とデータ転送線２，２'の電位とを書き込みデータに従ってそれぞれ独立に与えることができる。よって、データ転送線１，１'及びデータ転送線２，２'に接続されたメモリセルユニット３をデータ転送線の分割数分同時に書き込みを行うことができる。この場合１つのプログラムパルスによって、例えばメモリセルユニットａ１１，ｂ１１とメモリセルユニットａ２１，ｂ２１の２つの行におけるメモリセルユニットに同時に書きこみ動作を行うことができる。
【００５８】
図２に、図１の実施形態の構造で複数の行、例えば２つの行についてデータ書き込みを行う場合のタイミング図を示す。図２では、まず簡単のために、ベリファイ書き込み動作が無い場合を説明する。なお、以下でトランジスタのｏｎ状態とは、トランジスタのしきい値よりも大きな電圧をゲート電極に加えて、ＭＩＳＦＥＴのソース電極とドレイン電極が導通状態になっていることを示す。また、トランジスタのｏｆｆ状態とは、トランジスタのしきい値よりも小さな電圧をゲート電極に加えて、ＭＩＳＦＥＴのソース電極とドレイン電極が遮断状態になっていることを示す。
【００５９】
なお、しきい値としては、ソース電極とドレイン電極とに流れる電流が、例えば４０ｎＡ×（チャネル幅）／（ゲート長さ）となる値になった時のゲート電圧とする。また、本実施形態では、通常のＣＭＯＳロジック回路の構成が簡単なため、しきい値が正であるトランジスタを例として用いて説明する。特に言及しない場合には、例えば０．５Ｖから１５Ｖの範囲のＶｃｃとなる正の電圧を制御電圧として与えた場合に回路がｏｎ状態となり、例えば０Ｖとなる電圧ＧＮＤを制御電圧として与えた場合に回路がｏｆｆ状態になるとする。勿論、しきい値が負のトランジスタを用いても、ゲート電圧の可変範囲にしきい値が含まれるようにすればよい。
【００６０】
図２では、メモリセルユニットａ２１に“０"を書き込み、メモリセルユニットｂ２１に“１"を書き込み、メモリセルユニットａ１１に“１"を書き込み、メモリセルユニットｂ１１に“０"を書き込む場合を示す。従来例では、同じデータ転送線に接続されたメモリセルユニットに与えるデータが異なる本パターンデータでは、書き込む場合には最低２回プログラムパルスを与えなければならず、本実施例よりも２倍の書き込み時間がかかる。
【００６１】
なお、以下では、“１"はメモリセルユニット３の浮遊ゲート電極にキャリア、例えば電子を注入してしきい値を上昇させた状態を示す。また、“０"はメモリセルユニット３の浮遊ゲート電極にキャリアを注入せずにしきい値が低下したままの状態を示す。ここで、書き込みを行うメモリセルユニットは、既に、例えば浮遊ゲートの電荷を引き抜く方法によってデータ消去されているものとし、“０"状態になっているものとする。電圧の反転を適宜用いることにより、“１"及び“０"の条件を反転することが容易にできる。
【００６２】
先ず、図２において、外部電流入出力端子Ｉ／Ｏ１に電圧Ｖｃｃ及び外部電流入力端子Ｉ／Ｏ２に電圧ＧＮＤを与える。それぞれメモリセルユニットａ２１及びメモリセルユニットｂ２１の書き込みデータに相当する電圧である。ここでは、“０"データに相当する電圧としてＶｃｃ、“１"データに相当する電圧としてＧＮＤとしている。また、図２では、書き込みデータ状態を実線で、反転した書き込みデータ状態を破線で示している。
【００６３】
本実施形態では、回路素子が少なく面積を小さくできるため、制御信号線９の電圧をｏｆｆ状態、つまりＧＮＤにした場合にデータをラッチし、Ｖｃｃとした場合にデータ入出力線１０の電圧がそのままデータ転送線１に伝わる例を示す。書き込みデータラッチ４，４'には、制御信号線９の立ち下がりエッジでデータをラッチする回路、例えばエッジトリガ型データラッチ回路を用いても良い。この場合、外部電流入力端子Ｉ／Ｏ１及びＩ／Ｏ２が変化してもデータ転送線の電圧を書き込みデータの電圧に安定させるのに望ましい。
【００６４】
先ず、Φ６の電位をＶｂｃとし、データ転送線スイッチ５，５'を導通状態にする。次に、Φ５の電圧を上昇させ、外部電流入力端子Ｉ／Ｏ１及びＩ／Ｏ２のデータをデータ転送線ＢＬａ１及びＢＬｂ１に出力する。この後、Φ５を下降させることでラッチする。この時、データ転送線スイッチ５，５'はｏｎ状態になっているので、データ転送線ＢＬａ２及びＢＬｂ２もそれぞれ、データ転送線ＢＬａ１及びＢＬｂ１と同電位となる。ここで、ｎ型ＭＩＳＦＥＴをデータ転送スイッチ５，５'として用いた場合、Ｖｂｃはデータ転送線ＢＬａ１の最大電圧Ｖｃｃにｎ型ＭＩＳＦＥＴのしきい値分を加えた値以上とするのがデータ転送線ＢＬａ２の電位をＶｃｃまで上昇させるのに望ましい。
【００６５】
次に、データ転送線ＢＬａ２及びＢＬｂ２が、書き込み時の所定電位Ｖｃｃ又はＧＮＤに充放電されるのを待った後、Φ６の電位をＧＮＤとし、データ転送線スイッチ５，５'を遮断状態にする。この遮断状態とするタイミング（ｔ１）は、データ転送線ＢＬａ１にＢＬａ２と異なるデータ電圧を伝達する制御信号線９のタイミング（ｔ２）よりも先立って行われるようにする。これにより、データ転送線ＢＬａ２及びＢＬｂ２は電気的に浮遊状態となるので、データ転送線スイッチ５，５'を遮断状態にする前に設定した電圧が保持される。
【００６６】
次に、外部電流入出力端子Ｉ／Ｏ１にＧＮＤを与える。また外部電流出力端子Ｉ／Ｏ２にＶｃｃを与える。Ｖｃｃ及びＧＮＤはそれぞれメモリセルユニットａ１１及びメモリセルユニットｂ１１に書き込みデータ“１"，“０"に相当する電圧である。
【００６７】
次に、Φ５の電圧を上昇させ、外部電流出力端子Ｉ／Ｏ１及びＩ／Ｏ２のデータ電圧を、データ転送線ＢＬａ１及びＢＬｂ１に伝達する。これまでのシーケンスによって、データ転送線ＢＬａ１，ＢＬａ２，ＢＬｂ１，ＢＬｂ２はそれぞれ、書き込み電圧に相当する電圧に設定される。
【００６８】
次に、データ転送線ＢＬａ１及びＢＬｂ１が、例えば１ｎｓから１μｓの間の時間、書き込み時の所定電位に充電されるのを待った後、データを書き込むメモリセルユニット３に接続されたデータ制御線６の電位を、プログラム電圧Ｖpgm になるように電圧パルスを与える。この時、他の書き込みを行わないデータ制御線６'の電位を選択状態にならないＶpassにする。
【００６９】
ここで、１００ｍｓ以下の実用的な速度で書き込み動作を終了するために、プログラム電圧Ｖpgm としては、トンネル絶縁膜に１０-4Ａ／ｃｍ2 以上のＦＮトンネル電流を流すのに十分な電圧が要求される。例えば、膜厚ｔ［ｎｍ］のシリコン酸化膜では、プログラムＶpgm はｔ［Ｖ］以上と設定する必要があり、ｔ［Ｖ］から２．２ｔ［Ｖ］の範囲にするのが実用的速度を得るために望ましい。また、Ｖpassとしては０Ｖ以上でプログラム電圧Ｖpgm 以下となる電圧とし、Ｖpassではセルに誤書き込みされないよう通常、０．６Ｖpgm 以下に設定されるのが望ましい。また、プログラム電圧Ｖpgm のパルス幅としては、１μｓから１００ｍｓの間となるようにするのが実用的速度を得るために望ましい。
【００７０】
データ書き込みパルス印加が終了した後、Φ６の電位をＶｂｃとし、データ転送線スイッチ５，５'を導通状態にする。これは、引き続いて読み出し動作が行われる場合、メモリセルユニット３のデータを高速で読み出すことを可能とするためである。
【００７１】
以上のシーケンスにより、１つのセンスアンプ（例えばラッチ４）に接続された複数のメモリセルユニット３について、１つのプログラムパルスによってデータを書き込むことができる。
【００７２】
以上において、メモリセルユニット３が１ビットの場合を説明した。この場合、例えば、メモリセルユニット３の具体的構造として、単独のＥＥＰＲＯＭメモリセルの制御電極をデータ選択線６，６'に接続し、ソース・ドレイン電極の一方をデータ転送線１，２，１'，２'に接続した構造が挙げられる。また、その他の構造としては、例えば図３に示すようなメモリセルの直並列構造を用いればよい。
【００７３】
図３（ａ）は、メモリセルユニット３として、浮遊ゲート電極を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ１〜Ｍ１６を直列に接続し、選択トランジスタＱ１を介してデータ転送線ＢＬに一端を接続している。また、他の一端は選択トランジスタＱ２を介して Source と記してある共通ソース線に接続している。また、選択トランジスタＱ１，Ｑ２は、メモリセルＭ１〜Ｍ１６と同一のウェル上に形成している。それぞれのメモリセルＭ１〜Ｍ１６は制御電極ＷＬ１〜ＷＬ１６に接続している。また、選択トランジスタＱ１の制御電極は選択線ＳＬ１に、選択トランジスタＱ２の制御電極は選択線ＳＬ２に接続されており、いわゆるＮＡＮＤ型メモリセルアレイを形成している。
【００７４】
図３（ｂ）は、メモリセルユニットとして、浮遊ゲート電極を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ１〜Ｍ１６を並列に接続し、ソース又はドレイン電極の一端を、選択トランジスタＱ１を介してデータ転送線ＢＬに接続している。また、ソース又はドレイン電極の他の一端は選択トランジスタＱ２を介して Source と記してある共通ソース線に接続されている。また、選択トランジスタＱ１，Ｑ２は、メモリセルＭ１〜Ｍ１６と同一のウェル上に形成されている。それぞれのメモリセルＭ１〜Ｍ１６は制御電極ＷＬ１〜ＷＬ１６に接続している。また、選択トランジスタＱ１の制御電極は選択線ＳＬ１に、選択トランジスタＱ２の制御電極は選択線ＳＬ２に接続し、いわゆるＡＮＤ型メモリセルアレイを形成している。
【００７５】
図３（ｃ）は、浮遊ゲート電極を有するＭＯＳトランジスタからなる不揮発性メモリセルＭ１〜Ｍ１６が２個対として接続され、ソース又はドレイン電極の一端が選択トランジスタＱ１を介してデータ選択線ＢＬに接続している。また、ソース又はドレイン電極の他の一端は source と記してある共通ソース線に接続されている。また、選択トランジスタＱ１，Ｑ２は、メモリセルＭ１〜Ｍ１６と同一のウェル上に形成している。それぞれのメモリセルＭ１〜Ｍ１６は制御電極ＷＬ１〜ＷＬ１６に接続している。また、選択トランジスタＱ１の制御電極は選択線ＳＬ１に接続されており、いわゆるＤＩＮＯＲ型メモリセルアレイを形成している。
【００７６】
これらの具体的セル構造について、メモリセルＭ１〜Ｍ１６の制御電極ＷＬ１〜ＷＬ１６の１つをデータ選択線６，６'に接続すれば、図３の点線内の構造で図１のメモリセルユニット３を構成できる。また、制御電極ＷＬ１〜ＷＬ１６の全てをデータ選択線６，６'に接続すると１６ビットのメモリセルユニット３となる。
【００７７】
図１４は、図３（ａ）に示すＮＡＮＤ型メモリセルユニットの平面図であり、メモリセルユニット３を３つ並列した構造を示している。特に、セル構造をわかりやすくするために、制御ゲート電極２７よりも下の構造のみを示している。
【００７８】
また、図１５（ａ）、（ｂ）は、図１４のＢ−Ｂ'及びＡ−Ａ'方向の断面図である。特に図１５（ａ）は、メモリセルの断面図を示している。
【００７９】
また、図１４に示すようにユニット選択線ＳＬ１，ＳＬ２は、データ選択線ＷＬ１〜ＷＬ１６と同一方向に形成することが、高密度化には望ましい。
【００８０】
本実施形態では、メモリセルユニットに１６＝２４個のメモリセルを接続している例を示したが、データ転送線及びデータ選択線に接続するメモリセルの数は複数であればよく、２ｎ個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【００８１】
図１４、図１５（ａ）及び図１５（ｂ）において、ｐ型シリコン領域２３上に、トンネルゲート絶縁膜２５，２５ＳＬ１，２５ＳＬ２が形成されている。トンネルゲート絶縁膜２５，２５ＳＬ１，２５ＳＬ２上に電荷蓄積層２６，２６ＳＬ１，２６ＳＬ２が形成されている。
【００８２】
ｐ型シリコン領域２３は、例えば、ボロン不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間であれば良い。トンネルゲート絶縁膜２５，２５ＳＬ１，２５ＳＬ２は、例えば、厚さ３ｎｍから１５ｎｍ、シリコン酸化膜又はオキシナイトライド膜であれば良い。また、電荷蓄積層２６，２６ＳＬ１，２６ＳＬ２は、例えば、厚さ１０ｎｍから５００ｎｍ、リン又は砒素を１０１８ｃｍ−３から１０２１ｃｍ−３添加したポリシリコンで形成している。
【００８３】
この積層構造は、ｐ型シリコン領域２３上にトンネルゲート絶縁膜２５、電荷蓄積層２６を全面堆積する。次に、パターニングしてｐ型シリコン領域２３に達するまで、ｐ型シリコン領域２３を例えば０．０５μｍ〜０．５μｍの深さエッチングする。次に、エッチングにより形成された溝に素子分離絶縁膜２４を埋め込むことで形成できる。
【００８４】
このような方法で形成するとゲート絶縁膜２５及び電荷蓄積層２６を段差のない平面に全面形成できるので、均一性がよく、特性の揃った膜を形成できる。
【００８５】
電荷蓄積層２６上には、ユニット絶縁膜５０，５０ＳＬ１，５０ＳＬ２が形成されている。ユニット絶縁膜５０，５０ＳＬ１，５０ＳＬ２は、例えば、厚さ５ｎｍから３０ｎｍ、シリコン酸化膜又はオキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなる。
【００８６】
ユニット絶縁膜５０，５０ＳＬ１，５０ＳＬ２上には、制御電極２７を形成している。制御電極２７は、例えばリン、砒素、又はボロンを１０１８ｃｍ−３〜１０２１ｃｍ−３不純物添加したポリシリコン、又はＷＳｉ（タングステンシリサイド）とポリシリコンとの積層構造、又はＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンのスタック構造からなる。また制御電極２７の厚さは１０ｎｍから５００ｎｍである。
【００８７】
なお、ｐ型シリコン領域（半導体領域）２３は、ｎ型シリコン領域２２によってｐ型半導体基板２１と独立に電圧印加できるようになっている。こうすることによって、消去時の昇圧回路負荷を減らし消費電力を抑えるためには望ましい。
【００８８】
本実施形態では、電荷蓄積層２６を全面に堆積した後パターニングして溝を掘り、この溝の中に素子分離絶縁膜２４を埋め込んでいる。したがって溝の深さを十分に取ることで、電荷蓄積層２６とｐ型シリコン領域２３とを素子分離絶縁膜２４で十分に離すことができるので、ｐ型シリコン領域２３と素子分離絶縁膜２４との境界で、ゲート電界の集中やしきい値の低下した寄生トランジスタが生じにくい。
【００８９】
さらに、電界集中による書込みしきい値の低下現象、いわゆる、sidewalk現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
【００９０】
次に、図１５（ｂ）に示すように、浮遊ゲート電極２６の両側には、例えば、厚さ５ｎｍから２００ｎｍ、シリコン窒化膜又はシリコン酸化膜からなる側壁絶縁膜４３を形成している。またｐ型シリコン領域２３中の電荷蓄積層２６を挟む位置にはソース又はドレイン領域となるｎ型拡散層２８を形成している。ソース又はドレイン領域２８、電荷蓄積層２６及び制御電極２７により、電荷蓄積層２６に蓄積した電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭメモリセルを構成している。ゲート長は、０．０１μｍ以上０．５μｍ以下であれば良い。
【００９１】
ソース又はドレイン領域２８は、例えば、リンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３、深さ１０ｎｍから５００ｎｍのｎ型シリコン領域である。さらに、ソース又はドレイン領域２８は隣接するメモリセル同士共有され、ＮＡＮＤ接続となっている。
【００９２】
また、選択トランジスタＱ１，Ｑ２（図３（ａ））の制御電極２７ＳＬ１，２７ＳＬ２は、それぞれユニット選択線ＳＬ１及びＳＬ２に接続している。
【００９３】
電荷蓄積層２６ＳＬ１，２６ＳＬ２のゲート長は、例えば、０．０２μｍ以上１μｍ以下とすることにより、ユニット選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【００９４】
また、制御電極２７（ＳＬ１）の片側に形成されたソース又はドレイン電極となるｎ型拡散層２８ｄは、データ転送線３６（ＢＬ）とＢＬコンタクト３１ｄを介して接続している。データ転送線３６（ＢＬ）は、例えば、タングステンやタングステンシリサイド、チタン、チタンナイトライド又はアルミニウムからなる。データ転送線３６（ＢＬ）は、隣接するメモリセルユニットで接続するように、図１４において紙面上下方向にユニット境界まで形成している。
【００９５】
制御電極２７（ＳＬ２）の片側に形成されたソース又はドレイン電極となるｎ型拡散層２８ｓは、ＳＬコンタクト３１ｓを介してソース線３３（Source）と接続している。このソース線３３（Source）は、隣接するメモリセルユニットで接続されるように図１４において紙面左右方向にユニット境界まで形成されている。勿論、ｎ型拡散層２８ｓを紙面左右方向にユニット境界まで形成することにより、ソース線としてもよい。
【００９６】
ＢＬコンタクト及びＳＬコンタクトは、例えば、ｎ型又はｐ型にドープしたポリシリコンやタングステン、タングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどを充填し、導電体領域となっている。ユニット選択線ＳＬ１，ＳＬ２及びデータ転送線ＢＬと、トランジスタとの間は、例えばＳｉＯ２やＳｉＮからなる層間膜１００を充填している。データ転送線ＢＬ上部には、例えばＳｉＯ２、ＳｉＮ又はポリイミドからなる絶縁膜保護層３７や、例えば、Ｗ、Ａｌ又はＣｕからなる上部配線を形成する。
【００９７】
図１６は本実施形態の変形例である。これは、浮遊型ゲートを用いたＮＡＮＤメモリセルユニットを、ＭＯＮＯＳ型ゲートを用いたＮＡＮＤメモリセルユニットに変更したものである。
【００９８】
図１６（ｂ）、（ｃ）は、それぞれ図１５（ａ）、（ｂ）に対応するＮＭＯＮＯＳ型ゲートを用いたＡＮＤメモリセルユニットのＢ−Ｂ'及びＡ−Ａ'の断面図である。なお、平面図は、図１４と同一なので省略する。さらに図１６（ａ）は、Ｂ−Ｂ'同一方向に沿ったユニット選択線２７（ＳＬ１）の断面図である。
【００９９】
図１６は、電荷蓄積層２６を有したＭＯＮＯＳトランジスタからなる不揮発性メモリセルを直列に接続し、選択トランジスタＱ１を介して一端をデータ転送線ＢＬに接続している。また、他の一端を、選択トランジスタＱ１を介して共通ソース線ＳＬに接続している。電荷蓄積層２６はＳｉＮやＳｉＯＮからなる。また、選択トランジスタＱ１，Ｑ２及びメモリセル（Ｍ１〜Ｍ１６）（以上図３（ａ））を同一のウェル上に形成している。
【０１００】
図１６（ａ）、（ｂ）、（ｃ）において、ｐ型シリコン領域２３に、トンネルゲート絶縁膜２５を介して、電荷蓄積層２６を形成している。ｐ型シリコン領域２３は、例えば、ボロン不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３である。また、トンネルゲート絶縁膜２５は、例えば、厚さ１ｎｍから１０ｎｍ、シリコン酸化膜又はオキシナイトライド膜からなる。電荷蓄積層２６は、例えば、厚さ３ｎｍから５０ｎｍ、ＳｉＮ又はＳｉＯＮからなる。
【０１０１】
電荷蓄積層２６上に、絶縁膜５０を介して、制御電極２７を形成している。絶縁膜５０は、例えば、厚さ２ｎｍから１０ｎｍ、シリコン酸化膜又はオキシナイトライド膜からなる。また、制御電極２７は、例えば、厚さ１０ｎｍから５００ｎｍ、ポリシリコンやＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造又はＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉとポリシリコンのスタック構造からなる。
【０１０２】
制御電極２７は、図１４において、隣接するメモリセルユニットで接続するように紙面左右方向にユニット境界まで形成している。ユニット選択線ＳＬ１，ＳＬ２を形成している。
【０１０３】
なお、ｐ型シリコン領域２３は、ｎ型シリコン領域２２によってｐ型半導体基板２１と独立に電圧印加できるようになっている。こうすることで消去時の昇圧回路負荷を減らし消費電力を抑えることができる。
【０１０４】
本変形例でも、電荷蓄積層２６を全面に堆積した後パターニングして溝を掘り、この溝の中に素子分離絶縁膜２４を埋め込んでいる。したがって溝の深さを十分に取ることで、電荷蓄積層２６とｐ型シリコン領域２３とを素子分離絶縁膜２４で十分に離すことができるので、ｐ型シリコン領域２３と素子分離絶縁膜２４との境界で、ゲート電界の集中やしきい値の低下した寄生トランジスタが生じにくい。
【０１０５】
さらに、電界集中による書込みしきい値の低下現象、いわゆる、sidewalk現象が生じにくくなるため、より信頼性の高いトランジスタを形成することができる。
【０１０６】
また、電荷蓄積層２６の両側の位置には、絶縁膜４３を形成している。この絶縁膜４３は、厚さ５ｎｍから２００ｎｍ、シリコン窒化膜又はシリコン酸化膜からなる。ｐ型シリコン領域２３中の浮遊ゲート２６を挟む位置にはソース又はドレイン領域となるn型拡散層２８を形成している。
【０１０７】
ソース又はドレイン領域２８と電荷蓄積層２６、制御電極２７により、ＭＯＮＯＳ型不揮発性ＥＥＰＲＯＭメモリセルを形成している。浮遊ゲート２６のゲート長は、０．０１μｍ以上０．５μｍとする。ｎ型拡散層２８は、例えば、リン、砒素又はアンチモンを不純物として拡散させ、表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３、深さ１０ｎｍから５００ｎｍで形成する。ｎ型拡散層２８はメモリセル同士で直列に接続し、ＮＡＮＤ接続している。
【０１０８】
制御電極２７（ＳＬ１），２７（ＳＬ２）は、ゲート絶縁膜２５ＳＬ１，２５ＳＬ２を介してｐ型シリコン領域（ｐ型ウェル）２３と対向し、ＭＯＳトランジスタを形成している。ゲート絶縁膜２５ＳＬ１，２５ＳＬ２は、例えば、厚さ３ｎｍから１５ｎｍ、シリコン酸化膜又はオキシナイトライド膜からなる。
【０１０９】
選択トランジスタの制御電極２７ＳＬ１，２７ＳＬ２のゲート長は、メモリセルの制御電極２７（ＷＬ１〜ＷＬ１６）のゲート長よりも長く、例えば、０．０２μｍ以上１μｍ以下とすることにより、ユニット選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１１０】
また、制御電極２７（ＳＬ１）の片側に形成されたソース又はドレイン領域となるｎ型拡散層２８ｄは、ＢＬコンタクト３１ｄを介してデータ転送線３６（ＢＬ）と接続している。データ転送線３６（ＢＬ）は、例えば、タングステンやタングステンシリサイド、チタン、チタンナイトライド、又はアルミニウムからなる。
【０１１１】
また、制御電極２７（ＳＬ２）の片側に形成されたソース又はドレイン電極となるｎ型拡散層２８ｓは、ＳＬコンタクト３１ｓを介してソース線ＳＬと接続している。
【０１１２】
ＢＬコンタクト及びＳＬコンタクトとしては、例えば、ｎ型又はｐ型にドープしたポリシリコンやタングステン、又はタングステンシリサイド、Ａｌ、ＴｉＮ、Ｔｉなどを充填し、導電体領域となっている。さらに、ソース線ＳＬ及びデータ転送線ＢＬと、トランジスタとの間は、例えばＳｉＯ２やＳｉＮからなる層間絶縁膜２８によって絶縁している。
【０１１３】
さらに、データ転送線ＢＬ上部には、例えばＳｉＯ２、ＳｉＮ、又は、ポリイミドからなる絶縁膜保護層３７や、例えば、Ｗ、ＡｌやＣｕからなる上部配線を形成している。
【０１１４】
本変形例は、第１の実施形態の特徴に加え、ＭＯＮＯＳ型メモリセルを用いているため、第１の実施形態の浮遊ゲート型ＥＥＰＲＯＭメモリセルよりも書き込み電圧及び消去電圧を低くすることができ、素子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を維持することができる。よって、高電圧が印加される回路の面積を小さくでき、よりチップ面積を縮小することができる。さらに、第１の実施形態と比較して、電荷蓄積層２６の厚さを２０ｎｍ以下に小さくでき、よりゲート形成時のアスペクトを低減できる。よってゲート電極の加工形状を向上させ、層間絶縁膜１００のゲート間の埋め込みも向上させることができる。そしてより耐圧を向上させることができる。
【０１１５】
また、電荷蓄積層を形成するためのプロセスやスリット作成プロセスが不要であり、よりプロセス工程を短くすることができる。また、電荷蓄積層２６が絶縁体で、１つ１つの電荷トラップに電荷が捕獲されているので、放射線に対して電荷が抜けにくく強い耐性を持たせることができる。さらに、電荷蓄積層２６の側壁絶縁膜４３が薄膜化しても、電荷蓄積層２６に捕獲された電荷がすべて抜けてしまうことなく良好な保持特性を維持できる。
【０１１６】
図１７に本発明の別の変形例にかかる不揮発性メモリの平面図及び断面図を示す。これは、図１４、図１５に示すＮＡＮＤメモリセルユニットを図３（ｂ）に示すＡＮＤメモリセルユニットに変更したものである。なお、図１４、図１５のＮＡＮＤメモリセルユニットと同一の部分には、同一符号をつけて詳しい説明は省略する。
【０１１７】
図１７（ａ）は図３（ａ）に示すＡＮＤメモリセルユニット３の平面図、図１７（ｂ）、図１７（ｃ）は、図１７（ａ）のＢ−Ｂ'方向断面図、Ｃ−Ｃ'方向断面図である。特に、図１７（ａ）では、セル構造をわかりやすくするために、ゲート電極２７よりも下の構造のみを示している。
【０１１８】
図１７（ｂ）、図１７（ｃ）において、ｐ型シリコン領域２３上にトンネルゲート絶縁膜２５，２５ＳＬ１，２５ＳＬ２を介して、電荷蓄積層２６を形成している。トンネルゲート絶縁膜２５，２５ＳＬ１，２５ＳＬ２は、例えば、厚さ３ｎｍから１５ｎｍ、シリコン酸化膜又はオキシナイトライド膜からなる。電荷蓄積層２６は、例えば、厚さ１０ｎｍから５００ｎｍ、リンまたは砒素を１０１８ｃｍ−３から１０２１ｃｍ−３添加したポリシリコンからなる。
【０１１９】
また、電荷蓄積層２６上に、絶縁膜５０が形成されている。絶縁膜５０は、例えば、厚さ５ｎｍから３０ｎｍ、シリコン酸化膜またはオキシナイトライド膜、またはシリコン酸化膜/シリコン窒化膜／シリコン酸化膜からなる。
【０１２０】
この構造は、半導体領域２３にゲート絶縁膜２５、電荷蓄積層２６を全面堆積する。次に、パターニングして半導体領域２３に達するまで、例えば０．０５μｍ〜０．５μｍの深さエッチングし溝を形成する。この溝を、絶縁膜２４で埋め込むことで形成することができる。このようにメモリセル部のゲート絶縁膜２５および浮遊ゲート２６を段差の少ない平面に全面形成できるので、より均一性の向上した特性の揃った成膜を行うことができる。
【０１２１】
また、メモリセル部の層間絶縁膜４６とｎ型拡散層２８は、トンネル絶縁膜２５を形成する前にあらかじめトンネル絶縁膜２５を形成する部分に例えば、ポリシリコンによるマスク材を形成し、イオン注入によってｎ型拡散層を形成後、全面に層間絶縁膜４６を堆積し、ＣＭＰ（ケミカルメカニカルポリッシング）およびエッチバックによってマスク材を選択的に取り除くことで自己整合的に形成することができる。
【０１２２】
層間絶縁膜４６上には、制御ゲート２７を形成している。制御ゲート２７は、例えば、厚さ１０ｎｍから５００ｎｍ、ポリシリコン又はＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造又はＣｏＳｉとポリシリコンのスタック構造からなる。この制御ゲート２７は、図１７（ａ）において隣接するメモリセルユニットで接続するように紙面左右方向にユニット境界まで形成しており、データ選択線ＷＬ１〜ＷＬ１６およびユニット選択ＳＬ１，ＳＬ２を形成している。
【０１２３】
なお、ｐ型シリコン領域２３は、ｎ型シリコン領域２２によってｐ型半導体基板２１と独立に電圧印加できるようになっている。このことによって、消去時の昇圧回路負荷を減らし消費電力を抑えることができる。
【０１２４】
図１７（ｃ）に示すように、メモリセルに相当するＣ−Ｃ'断面において、電荷蓄積層２６の下には、層間絶縁膜４６を挟んでソース又はドレイン電極となるｎ型拡散層２８を形成している。層間絶縁層４６は、例えば、厚さ５ｎｍから２００ｎｍ、シリコン酸化膜またはオキシナイトライド膜からなる。ｎ型拡散層２８、電荷蓄積層２６および制御ゲート２７により、電荷蓄積層２６に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭメモリセルを構成している。ゲート長は、０．０１μｍ以上０．５μｍとする。
【０１２５】
図１７（ｃ）のように、層間絶縁膜４６はソース又はドレイン領域２８を覆うように、チャネル上にも形成される方が、ソース又はドレイン領域２８端での電界集中による異常書込みを防止するのに望ましい。ソース又はドレイン領域（ｎ型拡散層）２８としては、例えば、リンや砒素、アンチモンを不純物とし、表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように、深さ１０ｎｍから５００ｎｍの間で形成している。さらに、ｎ型拡散層２８はデータ転送線ＢＬ方向に隣接するメモリセル同士共有し、ＡＮＤ接続を構成している。
【０１２６】
また、選択トランジスタＱ１，Ｑ２の制御電極２７（ＳＬ１），２７（ＳＬ２）は、それぞれソース線ＳＬ１，ＳＬ２に相当するユニット選択線に接続されている。
【０１２７】
図１７（ａ）および図１７（ｂ）に示すように、ユニット選択トランジスタＱ１は、ソース又はドレイン電極２８，２８ｄと、ゲート電極２７（ＳＬ１）からなるＭＯＳＦＥＴである。ユニット選択トランジスタＱ２は、ソース又はドレイン電極２８，２８ｓと、ゲート電極２７（ＳＬ２）からなるＭＯＳＦＥＴである。
【０１２８】
ゲート電極２７（ＳＬ１），２７（ＳＬ２）のゲート長は、メモリセルゲート電極のゲート長よりも長く、例えば、０．０２μｍ以上１μｍ以下とすることにより、ユニット選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１２９】
この例では、図３（ｂ）で示すようにＡＮＤメモリセルを用いているので、メモリセルユニットの直列抵抗を小さく一定とすることができ、多値化した場合のしきい値を安定させるのに向いている。
【０１３０】
次に、データ転送スイッチについて説明する。
【０１３１】
図４に、図１で示すデータ転送線スイッチ５，５'の具体例を示す。図４において、ＢＬａ１は書き込みデータラッチを接続した側のデータ転送線を、ＢＬａ２は書き込みデータラッチを接続していない側のデータ転送線を示す。また、Φ６と書いた部分には、図２で示したタイミングで制御電圧を印加している。
【０１３２】
図４（ａ）のように、ｎ型ＭＩＳＦＥＴ（Ｑ３）を用いた構造では、電流駆動能力がｐ型ＭＩＳＦＥＴよりも大きく、スイッチ回路面積を非常に小さくでき、不揮発性メモリセルも通常ｎ型ＭＩＳＦＥＴなので、メモリセルとのウェル分離の必要性もない。さらに、図４（ｂ）のように、ｐ型ＭＩＳＦＥＴ（Ｑ３）を用いた構造でもよい。この場合、ゲート電極には、図２で説明したΦ６の反転信号／Φ６が入力されればよく、トランジスタＱ３のゲート電極をＶｃｃ以上に昇圧する必要がなく、低電圧駆動に向く。以後、反転信号には、／を付けて示すことにする。
【０１３３】
また、図４（ｃ）に示す例では、図４（ａ）のトランジスタＱ３のスイッチに加え、トランジスタＱ４，Ｑ６からなるダイナミック型メモリセルをデータ転送線ＢＬａ２側に形成している。ここで、トランジスタＱ６は電荷保持用のキャパシタとして作用し、デプレッション型トランジスタによって形成することが容量を大きくするために望ましい。トランジスタＱ６で形成したキャパシタは、ＭＩＳＦＥＴでなく通常のキャパシタで形成してもよく、データ転送線ＢＬａ２に接続したメモリセルへ書き込む時に、データ転送線ＢＬａ２の電圧変化を小さくするためのものである。トランジスタＱ４は、トランジスタＱ６から形成したキャパシタにデータを書き込むタイミングを制御するためのものである。
【０１３４】
ここで、プレート電圧Ｖplate としては、ＧＮＤとＶｃｃとの間、特にＶｃｃとするのが、トランジスタをｏｎ状態にし蓄積容量を大きく確保するために望ましい。トランジスタＱ６の容量としては、不揮発性メモリセルの制御電極と基板間の導通状態での容量をＣcellとし、図３に示したメモリセルユニット３内の不揮発性メモリセルの並列又は直列数をｎとして、データ転送線の電位を安定させるために、ｎ×Ｃcellよりも十分、例えば３倍以上に大きくする必要がある。
【０１３５】
Φ７のタイミングは、前記図２に示しているように、Φ５がＶｃｃなり、ＢＬａ１に書き込み電位が与えられた後、Ｖｂｃの電位が与えられる。Ｖｂｃの電位が与えられた時にデータ転送線スイッチ５は導通状態であり、センスアンプ及び書き込みデータラッチ４の出力電位に、トランジスタＱ６のキャパシタにＶｃｃ又はＧＮＤの電位を印加する。次に、プログラムパルスを印加した後に、Φ７をＶｂｃからＧＮＤにする。ここで、Φ７は、読み出し状態ではＧＮＤとなるようにし、データ線の付加容量を減少させ、読み出し信号電圧や、読み出し速度を向上させる必要がある。
【０１３６】
図４（ｃ）の例では、データ転送線ＢＬａ２の書き込み時の設定電圧が図４（ａ）よりも安定し、高周波ノイズはトランジスタＱ６のコンデンサによってＶplate にバイパスされ平滑化されるので、データ選択線の容量結合によるＶpass昇圧時の電位上昇やビット線のリーク電流による電荷の損失、更にはスイッチングノイズなどに対して耐性を持つようになる。
【０１３７】
また、図４（ｄ）に示す例では、図４（ａ）のトランジスタＱ３のスイッチに加え、ｎ型ＭＩＳＦＥＴＱ４及びＱ５、キャパシタＣによって、いわゆるアクティブリストア回路がデータ転送線ＢＬａ２側に形成されている。この容量Ｃはデータ転送線の容量に比べて十分小さくなることが、Φ８に対するパルス印加によって“１"レベルのデータ転送線電圧を変動させないためには望ましい。
【０１３８】
Φ８のタイミングは、前記図２に示しているように、Φ６がＧＮＤとなり、データ転送線スイッチ５を遮断状態した後にＧＮＤからＶｃｃとなり、プログラムパルスを印加した後にＶｃｃからＧＮＤになるようにする。ここで、トランジスタＱ４のしきい値をＶｔｈとすると、Φ８がＧＮＤの時にＢＬａ２の電位がＶｃｃ−Ｖｔｈよりも高くなるとトランジスタＱ４が遮断状態となり、トランジスタＱ５のゲート電圧はＶｃｃ−Ｖｔｈとなる。
【０１３９】
この後、Φ８にＶｃｃのパルスが加えられると、トランジスタＱ４が遮断状態なので、浮遊状態であるトランジスタＱ５のゲート電圧はほぼ２Ｖｃｃ−Ｖｔｈまで上昇し、トランジスタＱ５がオン状態となるのでデータ転送線ＢＬａ２の電位はＶｃｃまで充電される。一方、Φ８がＧＮＤの時にデータ転送線ＢＬａ２の電位がＶｃｃ−Ｖｔｈよりも低くなり、トランジスタＱ５のしきい値よりも低い電圧になると、トランジスタＱ４は導通状態となるので、Φ８にパルス電圧を与えてもトランジスタＱ５のゲート電圧はデータ転送線ＢＬａ２の電圧に固定され、トランジスタＱ５は導通状態とならない。よって、パルス電圧を与えた前と後の電圧は等しくなる。
【０１４０】
即ち、このアクティブリストア回路によって、プログラムパルスを与えている間、“０"レベルのデータ転送線ＢＬａ２の書き込み電圧をＶｃｃという一定電圧に昇圧することができ、データ転送線の接合リークなどによってデータ転送線ＢＬａ２の電位が低下しても、“１"へ誤書き込みするのを防ぐことができる。
【０１４１】
図４（ｅ）は、図４（ｄ）に示した回路をｐ型ＭＩＳＦＥＴに置き換えたものである。本回路の動作は、図４（ｄ）と極性が逆になる点を除いて同様なので省略する。本回路では、不揮発性メモリセルへの電子注入や、プログラム電圧パルスの容量結合によって、データ転送線ＢＬａ２の電位が上昇しても、プログラムパルスを与えている間、“１"レベルのデータ転送線ＢＬａ２の書き込み電圧をＧＮＤという一定電圧に保つことができ、よりトンネル絶縁膜に印加される電界を一定にし、書き込み電流を一定にすることができる。よって、ビット線にリーク電流があってもより書き込み速度を揃え、セル特性によるばらつきを減らして高速に書き込むことができる。
【０１４２】
図５に、図１に示した本実施形態のデータ転送線スイッチ５，５'を挟んだメモリセルユニット３の上面レイアウト側を示す。メモリセルユニット３としては、図３（ａ）に示すようなＮＡＮＤセルユニットを用いた。本図において、ゲート電極以外の配線層１，１'，２，２'を太い実線で示しており、図を見易くするため、メモリセルであるトランジスタＭ１〜Ｍ１６とずらして描いているが、実際はメモリセルＭ１〜Ｍ１６のトランジスタの半導体基板鉛直方向にデータ選択線と直交して形成している。
【０１４３】
スイッチ５，５'としては、図４（ａ）の回路を用いた。図５のように、メモリセルユニットａ１２とメモリセルユニットｂ１２のデータ制御線ＷＬ１〜ＷＬ１６は、データ転送線に直交する方向に複数個並列に形成され、共有されている。さらに、メモリセルユニット内の選択トランジスタのゲート制御線ＳＬ１〜ＳＬ４も共有され、データ制御線と同一方向に形成されている。このようにすることにより、メモリセルユニットを全てのデータ転送線とデータ選択線の交点に配置することができる。
【０１４４】
本実施形態では、スイッチ５，５'に対する制御線（Φ６）を共有し、データ制御線ＷＬ１〜ＷＬ１６と同一方向に稠密に形成している。そこで、データ転送線スイッチ５，５'を形成するには、ゲート電極配線とソース・ドレイン拡散層のみの接続を従来例に追加するだけで配置することができ、電源線への配線層増加によるプロセスの困難さやコスト上昇の問題がない。また、本セルアレイ部では、従来例に比べ、データ選択線方向の面積増加がなくレイアウトすることができる。レイアウトに対する本特徴は、データ転送線スイッチ５，５'に、図４（ａ）、図４（ｂ）、及び図４（ｃ）の構造を用いた場合に同様に得られる。
【０１４５】
なお、不揮発性メモリを複数含んだメモリセルユニットを３として用いる場合には、複数の書き込むデータ行は、メモリマトリックス内での同一行、例えばメモリセルユニットａ１２のデータ制御線ＷＬ１とメモリセルユニットａ２１のデータ制御線ＷＬ１を選択することがアドレス選択回路構成を単純化し回路面積を小さくするために望ましい。従来例でもメモリセルマトリックス内の同一行は並列接続されているので、このように選択することにより、データ選択線に対して新たなデコーダを設けることなく、ゲート制御線ＳＬ１〜ＳＬ４を制御することによって複数の行の書き込みを行うことができる。
【０１４６】
図６に、本実施形態の書き込みデータラッチ４の回路例を示す。４'については、データ転送線ＢＬａ１をデータ転送線ＢＬｂ１に、入出力端子Ｉ／Ｏ１を入出力端子Ｉ／Ｏ２に読み替えれば良いので省略する。図６において、Ｉｎｖ１及びＩｎｖ２はクロスカップリングしたインバータを示しており、これらは２つでフリップフロップを形成している。これは、書き込みデータや読み出しデータを保持するための一時 記憶ラッチとして機能している。
【０１４７】
Ｉｎｖ１の入力は、トランジスタＱ７を介して入出力端子Ｉ／Ｏ１と接続し、Φ５は入出力端子Ｉ／Ｏ１に与えたデータを入出力するタイミングを調整している。さらに、Ｉｎｖ１は、トランジスタＱ８を介してデータ転送線ＢＬａ１に接続し、Φ１０は書き込みデータを出力するタイミングを調整している。Ｉｎｖ２の入力は、読み出しデータをラッチするタイミングを調整するトランジスタＱ１０のソース又はドレイン電極に接続されている。
【０１４８】
また、トランジスタＱ１０におけるソース又はドレイン電極の他の一方は、センストランジスタであるトランジスタＱ９のソース又はドレイン電極に接続している。さらに、トランジスタＱ９におけるソース又はドレイン電極の他の一方はＧＮＤに接続し、トランジスタＱ９の入力はデータ転送線ＢＬａ１に接続している。また、データ転送線ＢＬａ１には、トランジスタＱ１１なるｐ型ＭＯＳＦＥＴが接続され、メモリセル読み出し時に、データ転送線ＢＬａ１に読み出しのための電流を供給する電流源となるよう、Φｉによってタイミング調整を行う。
【０１４９】
これら回路ブロック４は、書き込みデータラッチ及び読み出しベリファイ動作を行うことができ、ここまでの構成及び動作については、例えば特開平７−１８２８８６号公報により記載している。この場合、回路ブロック４に含まれるトランジスタ数は、図６の破線に囲まれた領域となり、最低９個となる。
【０１５０】
これに対して、図４の例に含まれるデータ転送線スイッチ５に含まれるトランジスタは最大で３個であり、以下で説明するダイナミックラッチ回路１３，１３'とデータ転送線スイッチ５とのトランジスタの総数は最大９個となり、センスアンプを含んだ回路ブロック４のトランジスタの個数以下となる。さらに、図６の回路では、センストランジスタＱ９はしきい値ばらつきの小さいものを用いる必要があるため、最小設計寸法のゲート長及びチャネル幅のトランジスタよりも数倍大きなゲート長及びチャネル幅を用いる必要がある。よって、図６のセンスアンプ回路ブロック４を複数個用意するよりも、図４に示したようなデータ転送線スイッチ５の回路を用いる方が回路面積を小さく実現できる。
【０１５１】
なお、本実施形態では、図６のデータ書き込みラッチ４に回路１３及び回路１３'が新規に形成されている。これら回路は、それぞれベリファイ書き込み方式に対応して第１行及び第２行の初期書き込みデータを保持するための回路である。回路ブロック１３において、トランジスタＱ１３を介してＩｎｖ１の出力がトランジスタＱ１４のゲート電極に接続され、Φｓ１はＩｎｖ１の出力電圧をトランジスタＱ１４のゲート電極の容量に保持するタイミングを調整している。さらに、Ｉｎｖ１の入力は、トランジスタＱ１４のソース又はドレイン電極に接続している。
【０１５２】
トランジスタＱ１４におけるソース又はドレイン電極の他の一方は、トランジスタＱ１２のソース又はドレイン電極の一方と接続している。さらに、トランジスタＱ１２のソース又はドレイン電極における他の一方はＧＮＤに接続している。トランジスタＱ１２のゲート電極は、保持されたデータを出力するタイミングを調整するΦｒ１信号に接続されている。ここで、Φｓ１がＶｂｃからＧＮＤに低下した場合に、トランジスタＱ１４のゲート電極にＩｎｖ１の出力がラッチされる。このシーケンスを、以後データストアと呼ぶ。
【０１５３】
また、Ｉｎｖ１の入力がＶｃｃの場合に、Φｒ１がＧＮＤからＶｃｃに上昇すると、トランジスタＱ１２及びトランジスタＱ１４のソース又はドレイン電極を介して、トランジスタＱ１４に貯えられたデータの反転出力がＩｎｖ１に入力する。よって、ΦｉをＧＮＤとしＢＬａ１をＶｃｃに充電した後に、Φ１０にＧＮＤの電位からＶｂｃのパルスを印加し、Ｉｎｖ１の入力ノードをＶｃｃに充電し、さらにΦｒ１にＧＮＤの電位からＶｃｃのパルスを印加すれば、データストアした時のＩｎｖ１の入力に得た電圧と等しい電圧をＩｎｖ１の入力に得る。この動作を以後、データリコールと呼ぶことにする。ここで、回路１３'は、入力端子Φｓ１をΦｓ２と読み替え、Φｒ１をΦｒ２と読み替えれば、１３と回路構成は同じで、動作も同様なので説明は省略する。
【０１５４】
次に、図１の実施形態構造での複数の行、例えば図２のタイミングチャートで示した２つの行についてデータ書き込みを行う場合の、ベリファイ読み出し動作を含めたフローチャートを図７に示す。以後、書き込みデータラッチ４から遠いセルを第１行、書き込みデータラッチ４から近いセルを第２行とする。ここで、第１行と第２行とは、データ転送線スイッチ５を挟んで別のサブブロックに存在するデータ行である。
【０１５５】
まず、データ転送線スイッチ５，５'を導電状態にした後、第１行の書き込みデータをラッチ４，４'にロードする（Ｓ１）。さらに、第１行のデータを回路１３にデータストアする（Ｓ７）。次に、第２行の書き込みデータをラッチ４，４'にロードする（Ｓ１'）。この後、第１行、第２行のデータ転送線の電圧を設定した後にプログラムパルスを印加する（Ｓ２）。ここまでのタイミングについては、図２に示したタイミングで行えばよく、Φｓ１，Φｓ２はＢＬａ１に該当するセルの書き込みデータが与えられる期問にＶｂｃのパルスを与えればよい。
【０１５６】
全メモリセルユニット書き込み終了まで第２行に対してベリファイリードとプログラムパルス再印加を繰り返す工程は、従来の１行に対するベリファイ書き込みと同じなので省略する。ここで、プログラムパルスを再印加する工程Ｓ６は、１行に対するプログラムパルス印加であり、従来公知の方法を用いればよい。また、図７のＳ３工程以降は、データ転送線スイッチ５，５'を導通状態としたままで良い。
【０１５７】
次に、第１行のデータを回路１３からデータリコールした後（Ｓ８）、第１行に対して第１行の全メモリセルユニット書き込み終了までベリファイリードとプログラムパルス再印加する工程を行う。ここで、ベリファイリードＳ３'のシーケンスは、具体的には次のようになる。データリコールＳ８のシーケンスの後には、Ｉｎｖ１の入力ノードが、“０"データのセルの場合Ｖｃｃ、“１"データのセルの場合ＧＮＤとなっている。この状態から、Φ１０をＧＮＤとし、ラッチとデータ転送線ＢＬａ１を切り離し、トランジスタＱ１１をｏｆｆにしてデータ転送線ＢＬａ１をＶｃｃに充電する。この後、トランジスタＱ１１をｏｆｆ状態にする。
【０１５８】
次に、ＳＬ１〜ＳＬ４のうち、ベリファイするメモリセルユニットに縦続接続された選択ゲートをｏｎ状態とし、当該メモリセルの制御ゲートにベリファイ電圧Ｖref を印加する。Ｖref としては、メモリセルユニットの“０"状態のしきい値と“１"状態のしきい値の間の値となるようにし、“１"状態として許容できる最低設計値とするのが“０"と“１"の状態を分離するのに望ましい。これにより、“０"状態、又はデータが充分書き込まれていない“１"状態では、当該メモリセルのしきい値がＶref より低いため、当該メモリセルを通じて電流がソース線に流れ、データ転送線ＢＬａ１の電位がトランジスタＱ９のしきい値以下まで低下する。
【０１５９】
一方、データが充分書き込まれた“１"状態では、当該メモリセルユニットのしきい値がＶref より高いため、当該メモリセルに電流が流れず、データ転送線ＢＬａ１の電位はＶｃｃに保持される。この状態で、Φ９にＶｃｃパルスを印加すると、Ｉｎｖ１の入力ノードが、“０"データセルの場合とデータが充分書き込まれた“１"データセルの場合ではＶｃｃ、データが充分書き込まれていない“１"データセルの場合ＧＮＤとなる。ここまでのシーケンスがＳ３'となる。
【０１６０】
次いで、トランジスタＱ７をｏｎにすることによって、Ｉｎｖ１の入力ノードの状態、即ちＩ／Ｏ１に充分にデータが書き込まれていない場合ＧＮＤを、当該メモリセルが書き込み終了の場合Ｖｃｃを入出力端子Ｉ／Ｏ１に出力することができる。当該メモリセルに充分にデータが書き込まれていない場合、トランジスタＱ７をｏｆｆにし、トランジスタＱ１０をｏｎにすることによって、データ転送線ＢＬａ１にＩｎｖ１の入力ノードの状態を転送する。この後、プログラムパルスが当該メモリセルユニットの制御ゲートに印加されるが、充分にデータが書き込まれていない場合のみデータ転送線ＢＬａ１の電圧はＧＮＤとなり、それ以外の場合にはＶｃｃとなっているので、充分にデータが書き込まれていないメモリセルのみ、制御ゲートとデータ転送線ＢＬａ１の電圧差が大きくなり電荷が浮遊ゲート電極に注入され、ベリファイ書き込み動作を行うことができる。
【０１６１】
図７で示す例では、データ書き込みラッチに、従来のセンスアンプ４に加え、第１行のデータを保持する回路１３のみ必要であり、第２行のデータを保持する回路１３'は必要ない。このため、回路面積の増大を抑えることができる。なお、１つの書き込みデータラッチ４に接続されたデータ転送線を３つ以上の複数ｎ本に分割した場合には、回路１３と同様の回路が（ｎ−１）個必要となる。これらの接続は、１３及び１３'のようにＩｎｖ１とＩｎｖ２の出力に並列接続すればよい。
【０１６２】
図８に、図１の実施形態構造での複数行の、ベリファイ読み出し動作を含めたプログラム動作におけるフローチャートの別の例を示す。この例では、図６のように、第１のデータを保持する回路１３と第２行のデータを保持する回路１３'が同時プログラムする行数個必要であるが、ベリファイ再書き込みの際にも、第１行と第２行との両方を同時にプログラムすることができる。よって、全プログラム時間を更に短縮することができる。
【０１６３】
図８において、まずデータ転送線スイッチ５，５'を導電状態にした後、第１行の書き込みデータをラッチ４，４'にロードする（Ｓ１）。さらに、第１行のデータを回路１３にデータストアする（Ｓ７）。次いで、第２行の書き込みデータをラッチ４，４'にロードする（Ｓ１'）。さらに、第２行のデータを回路１３'にデータストアする（Ｓ７'）。この後、第１行、第２行のデータ転送線の電圧を設定した後にプログラムパルスを印加する（Ｓ２）。ここまでのタイミングについては、図２に示したタイミングで行えばよい。
【０１６４】
次いで、第１行のデータを回路１３からデータリコールした後（Ｓ８）、第１行に対してベリファイリード（Ｓ３）を行い、“１"データで再書き込みが必要なセルについてＧＮＤを、再書き込みの必要ないセルにはＶｃｃを、例えば図１の入出力端子Ｉ／Ｏ１，データ転送線ＢＬａ２及びＢＬａ１に出力する。この後、データ転送線スイッチ５，５'をｏｆｆ状態にし、データ転送線ＢＬａ２及びデータ転送線ＢＬｂ２を、データ転送線ＢＬａ１及びデータ転送線ＢＬｂ１から切り離し、浮遊状態とする（Ｓ９）。
【０１６５】
次いで、第２行のデータを回路１３'からデータリコールした後（Ｓ８'）、第２行に対してベリファイリード（Ｓ３'）を行い、“１"データで再書き込みが必要なセルについてＧＮＤを、再書き込みの必要ないセルにはＶｃｃを、例えば、図１の入出力端子Ｉ／Ｏ１，データ転送線ＢＬａ１に出力する（Ｓ９'）。ここで、Ｓ９のシーケンスの前に、例えば入出力端子Ｉ／Ｏ１をＶｃｃにプリチャージしておき、Ｓ９及びＳ９'シーケンスによってトランジスタＱ７をｏｎ状態にすれば、“１"データで再書き込みが必要なセルが１つでもある場合には、トランジスタＱ７を通じて入出力端子Ｉ／Ｏ１の電荷が放電される。よって、Ｓ９'終了後に入出力端子Ｉ／Ｏ１の電位がＶｃｃよりも低下している場合には、入出力端子Ｉ／Ｏ１に複数個回路４'が接続された場合でも、第１行と第２行の全メモリセルユニットに書き込みを行っていないと判断することができる（Ｓ４）。
【０１６６】
全メモリセルユニットに書き込みを行っていない場合には、プログラムパルスの電圧及びパルス幅を再設定し（Ｓ５'）、再書き込みを行う。図８に示す例のシーケンスでは、Ｓ８のシーケンスによって、Ｉｎｖ１の入力が“１"を書き込むセルはＧＮＤに、“０"を書き込むセルはＶｃｃに再設定する。よって、次のベリファイ読み出し時に、“１"を書き込むセルについて、プログラム再書き込み数に依らず、常に書き込み終了が判定する。
【０１６７】
ここで、“１"データで再書き込みが必要なセルの数は、再書き込み数が増えるに従って減り、セル読み出し電流でソース線に流れる電流による電圧降下量も再書き込み数が増えるに従って減る。このため本方法を用いれば、ソース線に流れる電流による電圧降下起因の“１"状態のしきい値を、よりＶref 以上にすることができるため、“１"状態のしきい値の広がりを小さくすることができる。
【０１６８】
本実施形態を６４ＭｂｉｔのＮＡＮＤ型ＥＥＰＲＯＭで面積評価したところ、回路１３による面積増加は１％以下、またデータ転送線スイッチ回路５，５'による面積増加も１％以下であり、大きな回路面積増加を伴わない。さらに、データストアとデータリコールにかかる時間はそれぞれ１μｓより充分少なく、３５μｓ程度あるプログラムパルス幅に比べて充分に小さい時間しかプログラム時間が増加しない。
【０１６９】
なお、本実施形態の図６のダイナミックラッチ回路１３は、データを入出力端子Ｉ／Ｏ１へ読み出す場合の一時記憶メモリとして用いることもできる。これは、読み出し操作を行った後、例えばΦｓ１にＶｂｃパルスを加えることによりトランジスタＱ１４のゲート電極に、読み出しデータの反転データを貯える。このデータを入出力端子Ｉ／Ｏ１に読み出す場合は、データリコール操作を行えばよい。このラッチ回路１３に読み出したデータを一時保管し、センスアンプ４では別のメモリセルユニットの読み出し操作を始めることができる。
【０１７０】
これに対して従来例では、センスアンプ４に一時記憶メモリがないので、複数のセンスアンプが形成されている場合、全てのセンスアンプのデータを外部記憶に転送してからでないと、次の読み出し操作を開始することはできなかった。従って本実施形態では、従来よりも高速に読み出し操作を行うことができる。
【０１７１】
（第２の実施形態）
図９は、本発明の第２の実施形態に係わる不揮発性半導体メモリを示すブロック図であり、特にメモリセルマトリックス及びその周辺の主要部の回路構成を示している。
【０１７２】
本実施形態は、第１の実施形態と比較し、データ転送線を４分割し、例えば４つのメモリセルユニットａ１１，ａ２１，ａ３１，ａ４１について１つのプログラムパルスで同時書き込みを行う構造を示している。なお、図１と同一の部分には同一符号を付して、その詳しい説明は省略する。
【０１７３】
図９において、ＢＬａ１，ＢＬａ２，ＢＬａ３，ＢＬａ４，ＢＬｂ１，ＢＬｂ２，ＢＬｂ３，ＢＬｂ４は、データ転送線を示している。また、例えば、符号６は書き込みを行うデータ選択線を示しており、符号６'は書き込みを行わないデータ選択線を示している。これらのデータ選択線６，６'は、データ転送線と互いに直交する方向に配置されている。符号３は、不揮発性メモリセルからなるメモリセルユニットを示し、データ転送線とデータ選択線との交点に形成されており、メモリセルユニット３の制御入力がデータ選択線に、メモリセルユニット３のデータ入出力端子はデータ転送線に接続している。さらに、データ選択線には、データ転送線ＢＬａｘ（ｘ＝１，２，３，４）とデータ転送線ＢＬｂｘ（ｘ＝１，２，３，４）との両方にメモリセルユニットを接続している。
【０１７４】
データ転送線ＢＬａ１及びＢＬｂ１の一端には、書き込みデータを一時保持するラッチ４，４'をそれぞれ形成している。ラッチ４，４'は通常メモリセルユニット３のデータを読み出すためのセンスアンプ回路を兼ねている。さらに、ラッチ４，４'は、書き込み及び読み出しデータを外部回路と接続するデータ線１０，１０'にそれぞれ接続している。ラッチ４，４'は、データをラッチするためのタイミングを設定する信号線９に共に接続している。データ転送線ＢＬａ１及びＢＬｂ１のラッチ４，４'が形成されていない一端には、第１のデータ転送線スイッチ５，５'における入出力端子の一方をそれぞれ接続している。
【０１７５】
第１のデータ転送線スイッチ５，５'における入出力端子の他方は、データ転送線ＢＬａ２及びＢＬｂ２の一端とそれぞれ接続している。さらに、データ転送線ＢＬａ２及びＢＬｂ２の他の一端は、第２のデータ転送線スイッチ５，５'における入出力端子の一方をそれぞれ接続している。第２のデータ転送線スイッチ５，５'における入出力端子の他方は、データ転送線ＢＬａ３及びＢＬｂ３の一端とそれぞれ接続している。さらに、データ転送線ＢＬａ３及びＢＬｂ３の他の一端は、第３のデータ転送線スイッチ５，５'における入出力端子の一方をそれぞれ接続している。第３のデータ転送線スイッチ５，５'における入出力端子の他方は、データ転送線ＢＬａ４及びＢＬｂ４の一端とそれぞれ接続している。
【０１７６】
また、第１のデータ転送線スイッチ５，５'は、列方向に隣接したデータ転送線の接続を制御するための信号線８に共に接続している。同様に、第２及び第３のデータ転送線スイッチ５，５'も、列方向に隣接したデータ転送線の接続を制御するための信号線８に共に接続している。これら信号線８は、データ選択線と同じ方向に配置されることが、配線層数を増やさずセル面積を縮小するのに望ましい。さらに、これら信号線８，９及びデータ選択線６，６'に適宜タイミング調整を行い信号出力するクロック発生回路１１を設けている。
【０１７７】
本実施形態では、データ転送線スイッチ５を遮断状態にすることにより、データ転送線ＢＬａ１，ＢＬａ２，ＢＬａ３，ＢＬａ４の電位を書き込みデータに従ってそれぞれ独立に与えることができる。よって、それぞれのデータ転送線に接続されたメモリセルユニットをデータ転送線分、例えば１つのプログラムパルスによって、４行のメモリセルユニットａ１１，ａ２１，ａ３１，ａ４１に同時に書きこみ動作を行うことができる。
【０１７８】
図１０に、図９の実施形態構造での複数の行、例えば４つの行についてデータ書き込みを行うタイミング図を示す。図１０では、メモリセルユニットａ１１に“０"を書き込み、メモリセルユニットａ２１に“１"を書き込み、メモリセルユニットａ３１に“０"を書き込み、メモリセルユニットａ４１に“１"を書き込む場合を示す。ここで、書き込みを行うメモリセルユニットは、既に、例えば浮遊ゲートの電荷を引き抜く方法によってデータ消去されているものとし、“０"状態になっているものとする。また、入出力端子Ｉ／Ｏ２についても図１と同様に、同様のタイミングで書き込みができることは明らかなので省略する。
【０１７９】
まず、図１０において、外部電流入出力端子Ｉ／Ｏ１に、メモリセルユニットａ４１の書き込みデータ“１"に相当する電圧ＧＮＤを与える。また、図１０では、説明した書き込みデータ状態を実線で、説明と反転した書き込みデータ状態を破線で示している。続いて、データ転送線スイッチの制御入力Φ１４，Φ１５，Φ１６をＶｂｃにし、データ転送線ＢＬａ１，ＢＬａ２，ＢＬａ３，ＢＬａ４を導通状態にする。その後、Φ５の電圧をＧＮＤからＶｃｃにし、Φ１０をＧＮＤからＶｃｃにし入出力端子Ｉ／Ｏ１のデータをデータ転送線ＢＬａ１に出力する。
【０１８０】
本実施形態では、回路素子が少なく面積を小さくできるため、信号線９の電圧をｏｆｆ状態、つまりＧＮＤとにした場合にデータをラッチし、Ｖｃｃとした場合にデータ入出力線１０の電圧がそのままデータ転送線に伝わる場合を示した。書き込みデータラッチ４には、信号線９の立ち下がりエッジでデータをラッチする回路、例えばエッジトリガ型データラッチ回路を用いても良く、入出力端子Ｉ／Ｏ１が変化してもデータ転送線の電圧を書き込みデータの電圧に安定させるのに望ましい。この時、データ転送線スイッチは全てｏｎ状態になっているので、データ転送線ＢＬａ２，ＢＬａ３，ＢＬａ４はＢＬａ１と同電位となる。
【０１８１】
次に、データ転送線ＢＬａ４が、書き込み時の所定電位Ｖｃｃ又はＧＮＤに充放電されるのを待った後、Φ１６の電位をＧＮＤとし、第３のデータ転送線スイッチ５を遮断状態にする。この遮断状態とするタイミングは、データ転送線ＢＬａ３にデータ転送線ＢＬａ４と異なるデータ電圧を伝達する制御信号９のタイミングよりも先立って行われるようにする。これにより、データ転送線ＢＬａ４は電気的に浮遊状態となるので、データ転送線スイッチ５を遮断状態にする前に設定した電圧が保持される。
【０１８２】
次に、外部電流入出力端子Ｉ／Ｏ１に、メモリセルユニットａ３１の書き込みデータ“０"に相当する電圧Ｖｃｃを与える。続いて、Φ５の電圧を上昇させ、入出力端子Ｉ／Ｏ１のデータ電圧を、データ転送線ＢＬａ１，ＢＬａ２及びＢＬａ３に伝達する。次に、データ転送線ＢＬａ３が、書き込み時の所定電位Ｖｃｃ又はＧＮＤに充放電されるのを待った後、Φ１５の電位をＧＮＤとし、第２のデータ転送線スイッチ５を遮断状態にする。この遮断状態とするタイミングは、データ転送線ＢＬａ２にＢＬａ３と異なるデータ電圧を伝達する制御信号９のタイミングよりも先立って行われるようにする。これにより、データ転送線ＢＬａ３は浮遊状態となるので、データ転送線スイッチ５を遮断状態にする前に設定した電圧が保持される。
【０１８３】
次に、外部電流入出力端子Ｉ／Ｏ１に、メモリセルユニットａ２１の書き込みデータ“１"に相当する電圧ＧＮＤを与える。続いて、Φ５の電圧を上昇させ、入出力端子Ｉ／Ｏ１のデータ電圧を、データ転送線ＢＬａ１及びＢＬａ２に伝達する。次に、データ転送線ＢＬａ２が、書き込み時の所定電位Ｖｃｃ又はＧＮＤに充放電されるのを待った後、Φ１４の電位をＧＮＤとし、第１のデータ転送線スイッチ５を遮断状態にする。この遮断状態とするタイミングは、データ転送線ＢＬａ１にデータ転送線ＢＬａ２と異なるデータ電圧を伝達する制御信号９のタイミングよりも先立って行われるようにする。これにより、データ転送線ＢＬａ２は電気的に浮遊状態となるので、データ転送線スイッチ５を遮断状態にする前に設定した電圧が保持される。
【０１８４】
次に、外部電流入出力端子Ｉ／Ｏ１に、メモリセルユニットａ１１の書き込みデータ“０"に相当する電圧Ｖｃｃを与える。続いて、Φ５の電圧を上昇させ、入出力端子Ｉ／Ｏ１のデータ電圧をデータ転送線ＢＬａ１に伝達する。これまでのシーケンスによって、データ転送線ＢＬａ１，ＢＬａ２，ＢＬａ３，ＢＬａ４はそれぞれ、書き込み電圧に相当する電圧に設定される。
【０１８５】
次に、データ転送線ＢＬａ１が、例えば１ｎｓから１μｓの間の時間、書き込み時の所定電位に充電されるのを待った後、データを書き込むメモリセルユニット３に接続されたデータ制御線６の電位を、プログラム電圧Ｖpgm になるように電圧パルスを与える。この時、他の書き込みを行わないデータ制御線６'の電位をＶpassになるようにする。
【０１８６】
データ書き込みパルス印加が終了した後、Φ１４，Φ１５，Φ１６の同位をＶｃｃとし、データ転送線スイッチ５を導通状態にする。これは、引き続いて読み出し動作が行われる場合、メモリセルユニット３のデータを高速で読み出すことを可能とするためである。
【０１８７】
以上のシーケンスにより、１つのセンスアンプに接続された複数のメモリセルユニットについて、１つのプログラムパルスによって４つの行にデータを書き込むことができる。本実施形態では、４つのメモリサブブロックに対して書き込みが同時に行えるので、第１の実施形態に比べ、さらに全プログラム時間を短くすることができる。また、本実施形態で、プログラムパルス時間を２倍にすると、１メモリセル当たりの書き込み電流を１／２にし、全プログラム時間も最大１／２に削減でき、メモリセルの書き込み電流削減と全プログラム時間削減の両方を実現することができる。
【０１８８】
（第３の実施形態）
図１８に本発明の第３の実施形態における構造を示す。本実施形態は、一つのデータ転送線に接続された複数のメモリセルユニットのユニット選択トランジスタを、第１の実施形態のデータ転送スイッチとし、同一データ転送線に接続された異なるメモリセルユニットに１つのプログラムパルスで同時書き込みを行う構造を示している。このとき各メモリセルユニットに、データとなる電荷の蓄積を担わせる。なお、図１と同一の部分には、同一符号をつけて詳しい説明は省略する。
【０１８９】
図１８は本発明の第３の実施形態にかかる不揮発性メモリの回路ブロック図である。図１８に示す不揮発性メモリは、図１において、データ転送線間のスイッチング素子を取り除いた構造となっている。
【０１９０】
さらに、それぞれのメモリセルユニット３は、選択トランジスタの制御線ＳＬ１をそれぞれ接続している。この制御線ＳＬ１は、制御線７，７'に共に接続している。これら制御線７，７'は、データ選択線１０，１０'と同じ方向に配置することが、配線層数を増やさずセル面積を縮小するのに望ましい。
【０１９１】
さらに、制御線７，７'およびデータ選択線６，６'に適宜タイミング調整を行い信号出力するクロック発生回路１１を形成している。ここで例えば、制御線７'は、書き込み時に選択されないメモリセルユニット３の制御線ＳＬ１を、制御線７は書き込み時に選択されるメモリセルユニット３の制御線ＳＬ１を示している。
本実施例では、プログラムパルス印加時に、メモリセルユニット３の選択トランジスタを遮断状態にすることにより、メモリセルユニット３内にあらかじめ書き込まれた電位をそのセルユニット３の容量によって、浮遊状態で保持し、それぞれのユニットで独立に与えることができる。よって、それぞれのデータ転送線に接続したメモリセルユニットをデータ転送線分、例えば、１つのプログラムパルスによって、２行のメモリセルユニットａ１１，ａ２１，ｂ１１、ｂ２１に同時に書きこみ動作を行うことができる。
【０１９２】
図１９は、図１８に示す構造での複数の行、例えば、４つの行についてデータ書き込みを行うタイミング図を示す。ここで、図２と同じタイミングについては、省略する。
【０１９３】
図１９では、メモリセルユニットａ２１に“０"を書き込み、メモリセルユニットｂ２１に“１"を書き込み、メモリセルユニットａ１１に“１"を書き込み、メモリセルユニットｂ１１に“０"を書き込む場合を示す。
先ず、外部電流入出力端子Ｉ／Ｏ１およびＩ／Ｏ２に、それぞれ、メモリセルユニットａ２１およびメモリセルユニットｂ２１の書き込みデータに相当する電圧、つまり、それぞれ、Ｖｃｃと０Ｖとを与える。ここでは、“０"データに相当する電圧としてＶｃｃ、“１"データに相当する電圧として０Ｖとしている。
【０１９４】
また、図１９では、書き込みデータ状態を実線で、反転した書き込みデータ状態を破線で示している。
【０１９５】
回路素子が少なく面積を小さくできるため、信号線９の電圧をｏｆｆ状態、つまり０Ｖとした場合に、データをラッチし、Ｖｃｃとした場合に、データ入出力線１０の電圧がそのままデータ転送線１に伝わる例を示した。回路４，４'には、信号線９の立ち下がりエッジでデータをラッチする回路、例えばエッジトリガ型データラッチ回路を用いても良く、入出力端子Ｉ／Ｏ１及びＩ／Ｏ２が変化してもデータ転送線の電圧を書き込みデータの電圧に安定させるのに望ましい。
【０１９６】
また、Φ２１の電位をＶｃｃとし、メモリセルユニットａ２１およびメモリセルユニットｂ２１に含まれる選択ゲートを導通状態にした後、Φ５の電圧を上昇させ、入出力端子Ｉ／Ｏ１およびＩ／Ｏ２のデータをデータ転送線ＢＬａ１およびＢＬｂ１に出力する。この後Φ５を下降させることでラッチする。この時、データ転送線スイッチはｏｎ状態になっているので、メモリセルユニットａ２１およびメモリセルユニットｂ２１のチャネル電位はそれぞれ、データ転送線ＢＬａ１およびＢＬｂ１と同電位となる。
【０１９７】
次に、データ転送線ＢＬａ１およびＢＬｂ１が、書き込み時の所定電位ＶｃｃまたはＧＮＤに充放電されるのを待った後、Φ２１の電位を０Ｖとし、メモリセルユニットａ２１およびｂ２１に含まれる選択ゲートを遮断状態にする。この遮断状態とするタイミング(ｔ１)は、データ転送線ＢＬａ１に異なるデータ電圧を伝達する制御信号９のタイミング(ｔ２)よりも先立って行われるようにする。ここで、メモリセルユニットａ２１およびｂ２１のトランジスタのチャネル電位は浮遊状態となるので、メモリセルユニットａ２１およびｂ２１に含まれる選択ゲートを遮断状態にする前に設定した電圧を保持する。
【０１９８】
次に、Φ２０の電位をＶｃｃとし、メモリセルユニットａ１１およびｂ１１に含まれる選択ゲートを導通状態にする。さらに、外部電流入出力端子Ｉ／Ｏ１およびＩ／Ｏ２に、それぞれ、メモリセルユニットａ１１およびｂ１１の“１"，“０"の書き込みデータに相当する電圧、０ＶとＶｃｃとを与える。
【０１９９】
次に、Φ５の電圧を上昇させ、外部電流出力端子Ｉ／Ｏ１およびＩ／Ｏ２のデータ電圧を、データ転送線ＢＬａ１およびＢＬｂ１に伝達する。これまでのシーケンスによって、メモリセルユニットａ２１，ｂ２１，ａ１１，ｂ１１のチャネル電位にそれぞれ、書き込み電圧に相当する電圧に設定される。
【０２００】
これまでのシーケンスで、Φ２２の電位を常に０Ｖとし、非選択ユニット、例えば、メモリセルユニットａ１２，ｂ１２，ａ２２，ｂ２２に含まれる選択ゲートを遮断状態とし誤書込みを防ぐ。
【０２０１】
この後のデータ書込みパルスを印加するシーケンス以降は、第１の実施形態と同一なので省略する。
【０２０２】
本実施形態では、第１の実施形態の特徴に加え、選択スイッチ回路５，５'を必要とせず、第１の実施形態よりも回路面積を小さく保つことができる。また、第１の実施例や第２の実施例のように、書き込み時に必ずしもセンスアンプから最も遠いメモリサブブロックからデータを転送する必要がなく、メモリサブブロックに対して任意の順番でデータを転送することができる。よって、書き込みデータのメモリサブブロック間の順序入れ替え回路や手順が必要なく、より高速で書き込みシーケンスを行うことができる。
【０２０３】
なお、本発明は上述した各実施形態に限定されるものではない。第１の実施形態で示したダイナミックデータ保持回路１３としては、例えば図１１で示すような回路を用いることができる。図１１（ａ）は、図６の回路１３のトランジスタＱ１２とトランジスタＱ１４との接続順序を変えたものである。図６の回路１３は、トランジスタＱ１４を介しているため、Φｒ１のスイッチングノイズがＩｎｖ１やＢＬａ１に伝わりにくく、フリップフロップの誤反転を防ぐことができる。一方、図１１（ａ）では、トランジスタＱ１４のソース電極が接地されているので、トランジスタＱ１４のゲート電極に貯えられた電荷が減少する。また、Ｉｎｖ１の出力電圧が減少しても確実にトランジスタＱ１４をオン状態にし、Ｉｎｖ１の入力をＧＮＤにすることができる。
【０２０４】
また、図１１（ｂ）はトランジスタＱ１５，Ｑ１４，Ｑ１２を直列接続することにより、Ｉｎｖ１の入力にΦｒ１やΦｓ１のスイッチングノイズを伝わりにくくすることができる。さらに、図１１（ｃ）は、図１１（ａ）のｎ型ＭＯＳＦＥＴ構成をｐ型ＭＯＳＦＥＴで構成した例である。この場合、トランジスタＱ１３のゲート入力としてはΦｓ１の反転信号である／Φｓ１を、トランジスタＱ１２のゲート入力としてはΦｒ１の反転信号である／Φｒ１を与える。また、図１１（ｄ）は、図１１（ｃ）においてトランジスタＱ１２とトランジスタＱ１４との直列関係を入れ替えたものである。
【０２０５】
これら図１１（ｃ）（ｄ）はそれぞれ、図１１（ａ）及び図６の回路１３で説明した特徴の他に、トランジスタＱ１３のゲート電極を０Ｖとすることで、Ｉｎｖ１入力をＶｃｃまで上昇させることができる。よって、より低電圧電源下で動作させることができる。
【０２０６】
また、スイッチ素子として主にｎ型ＭＩＳＦＥＴを用いたが、これらは、ゲート入力を反転すれば、ｐ型ｎ型を入れ替えてもよい。また、ｎ型ＭＩＳＦＥＴでなく、例えばｎｐｎバイポーラトランジスタでもよいし、ｐｎｐバイポーラトランジスタでもよい。バイポーラトランジスタを用いた場合には、ドレイン電極の代わりにコレクタ電極、ソース電極の代わりにエミッタ電極、ゲート電極の代わりにベース電極を用い、ｏｎ状態にするのに、例えばベース−エミッタ電極間にｎｐｎトランジスタで正にｐｎ接合の順方向電圧、例えばＳｉでは０．６Ｖ以上、ｐｎｐトランジスタで負に順方向電圧以上印加し、ｏｆｆ状態にするにはベース電極を０Ｖとすればよい。
【０２０７】
本実施形態では、ＥＥＰＲＯＭからなる不揮発性半導体素子を例に挙げたが、本発明の構成は複数のデータ選択線と複数のデータ転送線からなるメモリマトリックスで、読み出し速度に対してプログラム速度が遅い記憶素子に対して有効であることは明らかである。例えば、分極反転に時間がかかる強誘電体メモリや磁区反転に時間がかかる強磁性体メモリについても、本発明が適用できることは言うまでもない。
【０２０８】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０２０９】
【発明の効果】
以上詳述したように本発明によれば、複数の行にデータを書き込む場合に、１セル当たりの書き込み時間を変化させないで、データ書き込み時間を最大、１／（データ転送線の分割数）に減少させることができる。よって、より高速にデータ書き込みを行うことができ、プログラムパルスを形成するための消費電力を減少させることができる。
【０２１０】
また、行の分割数を増やすことにより全データ書き込み時間を短縮し、１セル当たりの書き込み時間を延ばすことも可能である。これにより、同じ電荷量を書き込むためのデータ書き込み電流を減少させることができ、ストレスリークによるデバイスの劣化、消費電力の増加、及びデータ保持特性の悪化を防ぐことができる。
【０２１１】
また、ストレスリークを減少させることができるので、メモリセルのトンネル絶縁膜をより薄膜化することができ、書き込み時のプログラム電圧も減少させることができる。よって、プログラム電圧を発生させる昇圧回路の面積を縮小でき、かつ耐圧の小さな面積の小さいトランジスタを用いることができるため、よりチップ面積を縮小することができる。さらに、プログラム電圧低下に伴い、より消費電力も減少させることができる。
【０２１２】
また、データ転送線スイッチの代りに分割した各データ転送線に対してセンスアンプを形成した場合と比較して、トランジスタ数を減少させることができ、回路面積を減少させることができる。さらに、データ転送線スイッチは、電源線を配線する必要がない構成を用いることができ、メモリマトリックス領域に電源配線のための配線層やコンタクトを必要とせず、従来例と同じ配線層構成で回路を形成することができる。さらに、書き込みデータを一時保持する回路を各センスアンプに複数形成しているので、書き込み時に外部データバッファからセンスアンプにデータを随時送る場合と比較して高速であり、配線も短いので消費電力を減らすことができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる不揮発性半導体メモリの回路構成を示すブロック図。
【図２】第１の実施形態構造で２つの行についてデータ書き込みを行う場合のタイミング図。
【図３】第１の実施形態に用いたメモリセルユニットの具体例を示す回路構成図。
【図４】第１の実施形態に用いたデータ転送線スイッチの具体例を示す回路構成図。
【図５】図１のデータ転送線スイッチを挟んだメモリセルユニットの上面レイアウト側を示す図。
【図６】第１の実施形態に用いた書き込みデータラッチの具体例を示す回路構成図。
【図７】図１の実施形態構造で２つの行についてベリファイ読み出し動作を含めたプログラム動作を説明するためのフローチャート。
【図８】図１の実施形態構造で２つの行についてベリファイ読み出し動作を含めたプログラム動作の別の例を説明するためのフローチャート。
【図９】第２の実施形態に係わる不揮発性半導体メモリの回路構成を示すブロック図。
【図１０】第２の実施形態構造で４つの行についてデータ書き込みを行う場合のタイミング図。
【図１１】本発明の変形例を説明するためのもので、ダイナミックデータ保持回路の別の例を示す回路構成図。
【図１２】従来の不揮発性半導体メモリの回路構成を示すブロック図。
【図１３】図１２の従来構造で２つの行についてベリファイ動作を含めたデータ書き込み動作を説明するためのフローチャート。
【図１４】本発明の変形例を説明するためのもので、不揮発性半導体メモリの上面図。
【図１５】本発明の変形例を説明するためのもので図１５（ａ）は図１４のＢ−Ｂ'で切り取った断面図、図１５（ｂ）は図１４のＡ−Ａ'で切り取った断面図。
【図１６】本発明の変形例を示すもので図１６（ｂ）、図１６（ｃ）は図１５（ａ）、図１５（ｂ）に対応するＮＡＮＤメモリセルユニットのＢ−Ｂ'及びＡ−Ａ'に対応する断面図、図１６（ａ）はＢ−Ｂ'同一方向に沿ったデータ転送線２７（ＳＬ１）の断面図。
【図１７】本発明の変形例を示すもので図１７（ａ）は、不揮発性半導体メモリの上面図、図１７（ｂ）は図１７（ａ）におけるＢ−Ｂ'の断面図、図１７（ｃ）は図１７（ａ）におけるＣ−Ｃ'の断面図。
【図１８】第３の実施形態に係わる不揮発性半導体メモリの回路構成を示すブロック図。
【図１９】第３の実施形態構造で２つの行についてデータ書き込みを行う場合のタイミング図。
【符号の説明】
１，１'，２，２'…データ転送線
３…メモリセルユニット
４…センスアンプ及び書き込みデータラッチ
５，５'…データ転送線スイッチ
６，６'…データ選択線
８，９…信号線
１０…データ入出力線
１１…クロック発生回路
１３，１３'…ダイナミックラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003920550.tif 000017
【図１７】
0003920550.tif 000018
【図１８】
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【図１９】
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