(57)【特許請求の範囲】
【請求項１】
基板上に形成された蓄積電極と、前記蓄積電極上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第１の密着層とを有するキャパシタと、
前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第１の誘電体膜と同一の誘電体膜よりなる第２の誘電体膜と、前記第２の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第２の誘電体膜と前記下部電極との間に形成され、前記第１の密着層と同一の導体層よりなる第２の密着層とを有するアンチヒューズとを有し、
前記キャパシタの前記第１の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第１の誘電体膜に接しておらず、
前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第２の誘電体膜の絶縁性が、前記第２の密着層により劣化しており、
前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低い
ことを特徴とする半導体装置。
【請求項２】
基板上に形成された蓄積電極と、前記蓄積電極上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第１の密着層とを有するキャパシタと、
前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第１の誘電体膜と同一の誘電体膜よりなる第２の誘電体膜と、前記第２の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第２の誘電体膜に接するように前記下部電極の側面に形成され、前記第１の密着層と同一の導電層よりなる第２の密着層とを有するアンチヒューズとを有し、
前記キャパシタの前記第１の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第１の誘電体膜に接しておらず、
前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第２の誘電体膜の絶縁性が、前記第２の密着層により劣化しており、
前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低い
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記アンチヒューズの前記第２の密着層は、前記基板と前記下部電極との間に延在して形成されている
ことを特徴とする半導体装置。
【請求項４】
基板上に、第１の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第１の密着層と同一の導電層よりなる第２の密着層が形成された下部電極とを形成する工程と、
前記蓄積電極上及び前記下部電極上に、前記下部電極の側面の前記第２の密着層を覆うように誘電体膜を形成する工程と、
前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、
前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第１の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜と前記下部電極との間に前記第２の密着層が存在するように前記上部電極を形成し、
前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第２の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
基板上に、第１の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第１の密着層と同一の導電層よりなる第２の密着層が形成された下部電極とを形成する工程と、
前記蓄積電極上及び前記下部電極上に、誘電体膜を形成する工程と、
前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、
前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第１の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜が前記第２の密着層に接するように前記上部電極を形成し、
前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第２の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタでメモリセルを構成できる半導体記憶装置である。ＤＲＡＭでは、多数のメモリセルが集積化されているが、これらのメモリセルのすべてが必ずしも正常に動作するとは限らない。そこで、不良なメモリセルを、正常なメモリセルに置き換えることにより、歩留りを向上する技術が提案されている。
【０００３】
不良なメモリセルを正常なメモリセルに置き換えるためには、回路の切り換えを行う必要がある。提案されている半導体装置には、回路を切り換えるためのアンチヒューズが設けられており、このアンチヒューズを短絡することにより回路の切り換えができる。なお、一般にヒューズとは回路を開放するものであるが、ここでいうヒューズは回路を短絡するものであり、アンチヒューズと呼ばれている。
【０００４】
回路を切り換えるためのアンチヒューズは、メモリセルのキャパシタと同様の構造のキャパシタにより構成されている。即ち、対向する２つの電極と、この２つの電極の間に挟まれた誘電体膜とにより、アンチヒューズが構成されている。２つの電極の間に所定値以上の電圧を印加すると、誘電体膜が絶縁破壊されて２つの電極間が短絡され、これにより回路の切り換えが可能となる。
【０００５】
【発明が解決しようとする課題】
しかしながら、提案されている半導体装置では、アンチヒューズの絶縁破壊を行うための高耐圧トランジスタを形成しなければならず、半導体装置の小型化、高集積化、低コスト化における阻害要因となっていた。
【０００６】
即ち、メモリセルに用いられるキャパシタは、十分な信頼性を確保することが必要なため、通常印加される電圧によって容易に破壊されないようにすることが必要となる。一方、アンチヒューズにはメモリセルのキャパシタと同様の構造のキャパシタが用いられているため、メモリセルに通常印加される電圧より十分に高い電圧を印加しなければ誘電体膜を絶縁破壊することができない。アンチヒューズに高い電圧を印加できるようにするためには、高耐圧のトランジスタを別途形成しなければならず、高耐圧のトランジスタはサイズが大きいため、チップサイズの増大を招いていた。半導体装置の製造コストは、チップサイズとほぼ比例関係にあり、製造コストの増大を招いていた。また、高耐圧のトランジスタを形成するためには、厚いゲート絶縁膜を形成しなければならず、このため、製造工程の増大を招いていた。また、高耐圧のトランジスタと他のトランジスタとを電気的に分離するためには、高耐圧の素子分離領域を形成しなければならず、そのための工程を追加する必要があり、製造コストの増大を招いていた。
【０００７】
本発明の目的は、キャパシタの形成と同時に形成することができ、高耐圧のトランジスタを形成することなく容易に絶縁破壊することができるアンチヒューズを有する半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的は、基板上に形成された蓄積電極と、前記蓄積電極上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第１の密着層とを有するキャパシタと、前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第１の誘電体膜と同一の誘電体膜よりなる第２の誘電体膜と、前記第２の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第２の誘電体膜と前記下部電極との間に形成され、前記第１の密着層と同一の導体層よりなる第２の密着層とを有するアンチヒューズとを有し、前記キャパシタの前記第１の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第１の誘電体膜に接しておらず、前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第２の誘電体膜の絶縁性が、前記第２の密着層により劣化しており、前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低いことを特徴とする半導体装置によって達成される。
また、上記目的は、基板上に形成された蓄積電極と、前記蓄積電極上に形成された第１の誘電体膜と、前記第１の誘電体膜上に形成されたプレート電極と、前記基板と前記蓄積電極との間に形成された第１の密着層とを有するキャパシタと、前記基板上に形成され、前記蓄積電極と同一の導電層よりなる下部電極と、前記下部電極上に形成され、前記第１の誘電体膜と同一の誘電体膜よりなる第２の誘電体膜と、前記第２の誘電体膜上に形成され、前記プレート電極と同一の導電層よりなる上部電極と、前記下部電極と前記上部電極とが対向する領域の前記第２の誘電体膜に接するように前記下部電極の側面に形成され、前記第１の密着層と同一の導電層よりなる第２の密着層とを有するアンチヒューズとを有し、前記キャパシタの前記第１の密着層は、前記蓄積電極と前記プレート電極とが対向する領域の前記第１の誘電体膜に接しておらず、前記アンチヒューズの前記下部電極と前記上部電極とが対向する前記領域の前記第２の誘電体膜の絶縁性が、前記第２の密着層により劣化しており、前記アンチヒューズの絶縁耐圧は、前記キャパシタの絶縁耐圧より低いことを特徴とする半導体装置によっても達成される。
【０００９】
また、上記目的は、基板上に、第１の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第１の密着層と同一の導電層よりなる第２の密着層が形成された下部電極とを形成する工程と、前記蓄積電極上及び前記下部電極上に、前記下部電極の側面の前記第２の密着層を覆うように誘電体膜を形成する工程と、前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第１の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜と前記下部電極との間に前記第２の密着層が存在するように前記上部電極を形成し、前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第２の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成することを特徴とする半導体装置の製造方法によっても達成される。
また、上記目的は、基板上に、第１の密着層を介して形成された蓄積電極と、前記蓄積電極と同一の導電層よりなり、側面に前記第１の密着層と同一の導電層よりなる第２の密着層が形成された下部電極とを形成する工程と、前記蓄積電極上及び前記下部電極上に、誘電体膜を形成する工程と、前記誘電体膜上に、前記蓄積電極に対向するプレート電極と、前記下部電極に対向する上部電極とを形成する工程とを有し、前記プレート電極及び前記上部電極とを形成する工程では、前記蓄積電極と前記プレート電極とが対向する領域の前記誘電体膜が前記第１の密着層に接しないように前記プレート電極を形成し、前記下部電極と前記上部電極とが対向する領域の前記誘電体膜が前記第２の密着層に接するように前記上部電極を形成し、前記蓄積電極と前記誘電体膜と前記プレート電極とを有するキャパシタと、前記下部電極と前記誘電体膜と前記上部電極とを有するアンチヒューズであって、前記下部電極と前記上部電極とが対向する領域における前記誘電体膜の絶縁性が前記第２の密着層により劣化しており、絶縁耐圧が前記キャパシタの絶縁耐圧より低いアンチヒューズとを形成することを特徴とする半導体装置の製造方法によっても達成される。
【００１０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図７を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図及び平面図である。図２乃至図７は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１１】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。なお、図１（ａ）は本実施形態による半導体装置の断面図を示すものであり、図面右側がヒューズ領域の断面を、図面左側がメモリセル領域の断面を示している。また、図１（ｂ）は本実施形態による半導体装置のメモリセル領域の平面図を示すものであり、図１（ａ）のメモリセル領域の断面図は図１（ｂ）のＡ−Ａ′線断面に沿った断面図を表したものである。
【００１２】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタと、ゲート電極２２とソース／ドレイン拡散層３０とを有するヒューズ用トランジスタとが形成されている。ゲート電極２０は、図１（ｂ）に示すようにワード線を兼ねる導電膜としても機能する。
【００１３】
メモリセルトランジスタ及びヒューズ用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２、４６が形成されている。層間絶縁膜４６上には、プラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５４が形成されている。
【００１４】
ビット線５４は、図１（ｂ）に示すように、ワード線と交わる方向に延在して複数形成されている。ビット線５４が形成された層間絶縁膜４６上には、層間絶縁膜５８が形成されている。
【００１５】
メモリセル領域の層間絶縁膜５８上には、密着層７８、プラグ６２及びプラグ４２を介してソース／ドレイン拡散層２８に接続されたシリンダ状の蓄積電極８０が形成されている。
【００１６】
ヒューズ領域の層間絶縁膜５８上には、密着層７８、プラグ６３及びプラグ４４を介してソース／ドレイン拡散層３０に接続されたシリンダ状の下部電極８１が形成されている。下部電極８１は、蓄積電極８０と同一の導電膜により構成されている。
【００１７】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６、エッチングストッパ膜６８が形成されている。
【００１８】
蓄積電極８０上には、キャパシタ誘電体膜８６を介してプレート電極８８が形成されている。
【００１９】
下部電極８１上には、キャパシタ誘電体膜８６を介して上部電極８９が形成されている。上部電極８９は、プレート電極８８と同一の導電膜により構成されている。
【００２０】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００２１】
本実施形態による半導体装置は、アンチヒューズの下部電極８１と上部電極８９とが対向する領域において、密着層７８がキャパシタ誘電体膜８６に接触していることに主な特徴がある。即ち、密着層７８はキャパシタ誘電体膜８６との相性が一般に悪いため、密着層７８とキャパシタ誘電体膜８６とが接すると、キャパシタ誘電体膜８６の絶縁性が劣化する。本実施形態では、下部電極８１と上部電極８９とが対向する領域において、下部電極８１の側面に密着層７８が形成されているので、キャパシタ誘電体膜８６の絶縁性を劣化することができる。このため、本実施形態によれば、高電圧を印加することなく容易にアンチヒューズを絶縁破壊することができる。
【００２２】
一方、メモリセル領域においては、蓄積電極８０とプレート電極８８とが対向する領域において、密着層７８がキャパシタ誘電体膜８６に接触していない。密着層７８は間隙の部分においてキャパシタ誘電体膜８６に接触しているが、この間隙の部分においてはキャパシタ誘電体膜８６の厚さが厚くなっている。このため、メモリセルのキャパシタにおいては、キャパシタ誘電体膜８６の絶縁性は高く確保されている。
【００２３】
このように、本実施形態によれば、アンチヒューズにおけるキャパシタ誘電体膜８６の絶縁性を劣化させる一方、メモリセルにおけるキャパシタ誘電体膜８６の絶縁性を高く確保しているので、高電圧を印加することなくアンチヒューズを絶縁破壊することが可能である。本実施形態によれば、高耐圧のトランジスタを形成することなく、メモリセルトランジスタと同様の小型のトランジスタを用いてアンチヒューズを破壊することができるので、半導体装置の小型化、高集積化、低コスト化に寄与することができる。また、本実施形態によれば、高耐圧のトランジスタのための厚いゲート絶縁膜や高耐圧の素子分離領域を形成する必要がないので、製造工程の簡略化を実現することができ、ひいては半導体装置の低コスト化に寄与することができる。
【００２４】
次に、本実施形態による半導体装置の製造方法について図２乃至図７を用いて説明する。なお、図２及び図４乃至図７において、各図右側はヒューズ領域の工程断面図を表し、各図左側は図１（ｂ）のＡ−Ａ′線断面における工程断面図を表している。また、図３は、図１（ｂ）のＢ−Ｂ′線断面における工程断面図を表している。
【００２５】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１２を形成する。
【００２６】
次に、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜１４、１６を形成する。なお、ゲート絶縁膜１４はメモリセルトランジスタのゲート絶縁膜であり、ゲート絶縁膜１６はヒューズ用トランジスタのゲート絶縁膜であるものとする。
【００２７】
次に、全面に、例えばＣＶＤ法により、例えば多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１８により覆われた多結晶シリコン膜よりなるゲート電極２０、２２を形成する。ここで、ゲート電極２０はメモリセルトランジスタのゲート電極であり、ゲート電極２２はヒューズ用トランジスタのゲート電極であるものとする。なお、ゲート電極２０、２２は、多結晶シリコン膜に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属膜等を適用してもよい。
【００２８】
次に、ゲート電極２０、２２をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２６、２８を形成し、ゲート電極２２の両側のシリコン基板１０中にＬＤＤ領域或いはエクステンション領域を形成する。
【００２９】
次に、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０、２２及びシリコン窒化膜１８の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２４を形成する。
【００３０】
次に、ゲート電極２２及びサイドウォール絶縁膜２４をマスクとしてイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中に、ソース／ドレイン拡散層３０を形成する。
【００３１】
こうして、メモリセル領域に、ゲート電極２０と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタを形成し、ヒューズ領域に、ゲート電極２２と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層３０とを有するヒューズ用トランジスタを形成する（図２（ａ）、図３（ａ）参照）。
【００３２】
次に、全面に、例えばＣＶＤ法により例えばシリコン酸化膜を堆積した後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法あるいはエッチバック法等によりシリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜３２を形成する。
【００３３】
次に、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜３２に、ソース／ドレイン拡散層２６に達するスルーホール３４と、ソース／ドレイン拡散層２８に達するコンタクトホール３６と、ソース／ドレイン拡散層３０に達するスルーホール３８とを、ゲート電極２０、２２及びサイドウォール絶縁膜２４に対して自己整合的に形成する（図２（ｂ）、図３（ｂ）参照）。
【００３４】
次に、層間絶縁膜３２に開口されたコンタクトホール３４、３６、３８内に、プラグ４０、４２、４４をそれぞれ埋め込む（図２（ｃ）、図３（ｃ）参照）。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール３４、３６、３８内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ４０、４２、４４を形成する。なお、イオン注入法を用いずに、初めからドープトポリシリコンを形成してもよい。
【００３５】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４６を形成する。
【００３６】
次に、通常のリソグラフィー技術及びエッチング技術により、プラグ４０に達するコンタクトホール４８を層間絶縁膜４６に形成する（図２（ｄ）、図３（ｄ）参照）。なお、図２（ｄ）に示す断面にはプラグ４０に達するコンタクトホールは現れないが、他の構成要素との位置関係を明確にするため、以降の図面において破線で表すこととする。
【００３７】
次に、全面に、例えばＣＶＤ法によりＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜５２により覆われプラグ４０を介してソース／ドレイン拡散層２６に接続されたビット線５４を形成する（図２（ｅ）、図３（ｅ）参照）。なお、図３（ｅ）に示す断面にはビット線５４は現れないが、他の構成要素との位置関係を明確にするため、以降の図面において破線で表すこととする。
【００３８】
次に、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後にエッチバックし、ビット線５４及びシリコン窒化膜５２の側壁にサイドウォール絶縁膜（図示せず）を形成する。
【００３９】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜５２が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００４０】
次に、通常のリソグラフィー技術及びエッチング技術により、プラグ４２、４４に達するコンタクトホール６０、６１を層間絶縁膜５８、４６に形成する（図４（ａ）参照）。コンタクトホール６０は、ビット線５４上に形成されたシリコン窒化膜５２及びビット線５４の側壁に形成されたサイドウォール絶縁膜（図示せず）に対して自己整合的に開口することができる。
【００４１】
次に、層間絶縁膜４６、５８に開口されたコンタクトホール６０、６１内に、プラグ６２、６３を埋め込む（図４（ｂ）参照）。例えば、ＣＶＤ法により、例えばＴｉ（チタン）膜とＴｉＮ膜とＷ膜とを順次堆積した後、ＣＭＰ法或いはエッチバック法によってコンタクトホール６０、６１内にＷ膜、ＴｉＮ膜及びＴｉ膜を残存させることにより、プラグ６２、６３を形成する。
【００４２】
次に、層間絶縁膜５８上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００４３】
次に、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００４４】
次に、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を形成し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【００４５】
次に、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚７００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する。
【００４６】
次に、層間絶縁膜７０上に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるハードマスク７２を形成する（図４（ｃ）参照）。
【００４７】
なお、ハードマスク７２は厚い層間絶縁膜７０をエッチングする際にフォトレジスト膜だけでは十分なマスク性を得られない場合を考慮したものであり、フォトレジスト膜に十分な耐性があるときには必ずしも形成する必要はない。また、エッチングストッパ膜６４及び層間絶縁膜６６は、後工程でメモリセル領域の層間絶縁膜７０を選択的に除去する際に、蓄積電極８０や下部電極８１が剥がれたり、倒れたりするのを防止するためのものである。したがって、蓄積電極８０や下部電極８１が剥がれる虞がない場合には、エッチングストッパ膜６４及び層間絶縁膜６６を形成せずに、層間絶縁膜５８上に直にエッチングストッパ膜６８、層間絶縁膜７０及びハードマスク７２を堆積してもよい。
【００４８】
次に、通常のリソグラフィー技術及びエッチング技術により、ハードマスク７２をパターニングする。この後、ハードマスク７２をマスクとして、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を異方性エッチングし、プラグ６２、６３に達する開口部７４、７５を形成する。開口部７４は、蓄積電極８０の形成予定領域に開口され、開口部７５は、下部電極８１の形成予定領域に開口される（図５（ａ）参照）。
【００４９】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は、蓄積電極８０及び下部電極８１となる膜である。また、ＴｉＮ膜は、蓄積電極８０とプラグ６２との間、下部電極８１とプラグ６３との間、並びに、蓄積電極８０とエッチングストッパ膜６４、６８及び層間絶縁膜６６との間の密着性を高めるための密着層７８となるものである。
【００５０】
なお、蓄積電極８０を構成するための導電膜は、後に形成するキャパシタ誘電体膜８６との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜８６としてＴａ2Ｏ5のような誘電体膜を用いる場合には、プレート電極６２としてＲｕ（ルテニウム）、ＲｕＯｘ（酸化ルテニウム）、Ｗ（タングステン）、ＷＮ（窒化タングステン）などを用いることができる。また、キャパシタ誘電体８６としてＢＳＴ（ＢａＳｒＴｉＯｘ）やＳＴ（ＳｒＴｉＯｘ）のような誘電体膜を用いる場合には、プレート電極６２としてはＰｔ（プラチナ）、Ｒｕ、ＲｕＯｘ、Ｗ、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。また、キャパシタ誘電体膜８６としてＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場合には、プレート電極６２としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜８６としてＰＺＴのような誘電体膜を用いる場合には、プレート電極６２としてＰｔやＩｒＯｘ（酸化イリジウム）などを用いることができる。その他、ＴｉＯｘ（酸化チタン）、ＳｉＮ（窒化シリコン）、ＳｉＯＮ（窒化酸化シリコン）、Ａｌ2Ｏ3（アルミナ）、ＳＢＴ（ＳｒＢｉＴｉＯｘ）などの誘電体膜を用いる場合にも、これら誘電体膜との相性に応じて適宜選択すればよい。
【００５１】
また、密着層７８を構成するための導電膜は蓄積電極８０とプラグ６２或いは蓄積電極８０とエッチングストッパ膜６４、６８及び層間絶縁膜６６との間の密着性に優れた材料とする。例えば、蓄積電極８０としてＲｕ（ルテニウム）、Ｐｔ（プラチナ）、Ｗ（タングステン）、ＳＲＯ（ＳｒＲｕＯ3）などを用いる場合には、密着層７８としてＴｉＮ（窒化チタン）やＷＮ（窒化タングステン）などを用いることができる。本実施形態では、蓄積電極８０としてＲｕ膜を想定し、密着層７８をＴｉＮ膜により構成するものとする。
【００５２】
次に、全面に、例えばスピンコート法により、例えばＳＯＧ膜を堆積する。ＳＯＧ膜は、後工程で研磨により蓄積電極８０及び密着層７８を形成する際に蓄積電極の内側の領域を保護する内側保護膜として機能するものであり、ＳＯＧ膜の代わりに例えばフォトレジスト膜を適用してもよい。
【００５３】
次に、例えばＣＭＰ法により、層間絶縁膜７０が表面に露出するまで、ＳＯＧ膜、Ｒｕ膜、ＴｉＮ膜、及び、ハードマスク７２を平坦に除去する。これにより、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極８０と、密着層７８及び蓄積電極８０が形成された開口部７４内に埋め込まれたＳＯＧ膜よりなる内側保護膜８２とを形成する。また、開口部７５内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７５内に形成されたＲｕ膜よりなる下部電極８１と、密着層７８及び下部電極８１が形成された開口部７５内に埋め込まれたＳＯＧ膜よりなる内側保護膜８２とを形成する（図５（ｂ）参照）。
【００５４】
次に、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜６８をストッパとして、メモリセル領域の層間絶縁膜７０及び内側保護膜８２をエッチングする。ＳＯＧ膜よりなる内側保護膜８２はＣＶＤ法により堆積したシリコン酸化膜等と比較してエッチングレートが高いため、層間絶縁膜７０のエッチングと同時に完全に除去される（図６（ａ）参照）。
【００５５】
次に、全面に、スピンコート法により、フォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングし、これにより、メモリセル領域を開口し、ヒューズ領域を覆うフォトレジストマスク８４を形成する。
【００５６】
次に、密着層７８を、例えば硫酸と過酸化水素とを含む水溶液により、フォトレジストマスク８４、蓄積電極８０、エッチングストッパ膜６８、及び層間絶縁膜６６に対して選択的にエッチングする。このエッチングは、密着層７８と後に形成するキャパシタ誘電体膜８６との相性が悪いためであり、少なくとも、エッチングストッパ膜６８及び層間絶縁膜６６と蓄積電極８０との間に間隙が形成されるまで密着層７８をエッチングする。なお、密着層とキャパシタ誘電体膜との相性によるキャパシタ特性の劣化を防止する技術に関しては、本出願人による特願平１０−３１５３７０号明細書に詳述されている（図６（ｂ）参照）。
【００５７】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜８６を形成する。間隙の部分では、キャパシタ誘電体膜８６と密着層７８とが接触することとなるが、間隙の部分ではキャパシタ誘電体膜８６が厚くなっているため、キャパシタ誘電体膜８６と密着層７８との相性が悪い場合であっても、大きなリーク電流が生じることはない。一方、アンチヒューズの下部電極８１の側面では、下部電極８１とキャパシタ誘電体膜８６との間に密着層７８が形成されているので、キャパシタ誘電体膜８６の絶縁性が劣化する。このため、高耐圧のトランジスタを用いることなく、アンチヒューズを絶縁破壊することが可能となる（図７（ａ）参照）。
【００５８】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこのＲｕ膜をパターニングし、Ｒｕ膜よりなるプレート電極８８及び上部電極８９を形成する（図７（ｂ）参照）。なお、プレート電極８８や上部電極８９を構成する材料は、蓄積電極８０や下部電極８１と同様に、キャパシタ誘電体膜８６との相性に応じて適宜選択する。
【００５９】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００６０】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図８乃至図９を用いて説明する。図８は、本実施形態による半導体装置を示す断面図である。図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図７に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００６１】
はじめに、本実施形態による半導体装置の構造について図８用いて説明する。
【００６２】
図８に示すように、本実施形態による半導体装置は、基本的な構造は図１に示す第１実施形態による半導体装置と同様である。
【００６３】
本実施形態による半導体装置は、メモリセル領域を除く領域に、蓄積電極８０の高さとほぼ等しい高さの層間絶縁膜７０が形成されており、これにより、メモリセル領域とその他の領域との間のグローバル段差が緩和されていることに主な特徴がある。本実施形態によれば、メモリセル領域とその他の領域とのグローバル段差が緩和されているので、層間絶縁膜７０上に配線層を形成する場合においても、微細なリソグラフィーが容易となり、また、配線の信頼性をも高めることができる。
【００６４】
本実施形態による半導体装置では、アンチヒューズの下部電極８１の上部において、密着層７８とキャパシタ誘電体膜８６とが接触し、この部分でキャパシタ誘電体膜８６の絶縁性が劣化するようになっている。従って、本実施形態によっても、第１実施形態による半導体装置と同様に、高電圧を印加することなくアンチヒューズを絶縁破壊することができる。
【００６５】
次に、本実施形態による半導体装置の製造方法について図９を用いて説明する。
【００６６】
まず、図２（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極８０と、密着層７８及び蓄積電極８０が形成された開口部７４内に埋め込まれた内側保護膜８２とを形成する。また、開口部７５内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７５内に形成されたＲｕ膜よりなる下部電極８１と、密着層７８及び下部電極８１が形成された開口部７５内に埋め込まれたＳＯＧ膜よりなる内側保護膜８２とを形成する。
【００６７】
次に、全面に、スピンコート法により、フォトレジスト膜を形成する。この後、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングし、これにより、メモリセル領域を開口し、ヒューズ領域を覆うフォトレジストマスク９１を形成する。
【００６８】
次に、例えば弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜６８をストッパとして、メモリセル領域の層間絶縁膜７０及び内側保護膜８２をエッチングする。なお、ここでドライエッチングを用いてもよいが、ウエットエッチングのように若干等方性のあるエッチングを行った方が、逆テーパの部分に層間絶縁膜７０や内側保護膜８２の残渣が残るのを防止することができる（図９（ａ）参照）。
【００６９】
次に、密着層７８を、例えば硫酸と過酸化水素とを含む水溶液により、フォトレジストマスク９１、蓄積電極８０、エッチングストッパ膜６８、及び層間絶縁膜６６に対して選択的にエッチングする。この際、第１実施形態と同様に、少なくとも、エッチングストッパ膜６８及び層間絶縁膜６６と蓄積電極８０との間に間隙が形成されるまで密着層７８をエッチングする（図９（ｂ）参照）。
【００７０】
この後の半導体装置の製造方法は、図７（ａ）及び図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００７１】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００７２】
（変形例）
次に、本実施形態の変形例による半導体装置及びその製造方法を図１０及び図１１を用いて説明する。図１０は、本変形例による半導体装置を示す断面図である。図１１は、本変形例による半導体装置の製造方法を示す工程断面図である。
【００７３】
本変形例による半導体装置は、図１０に示すように、アンチヒューズの下部電極８１の内側に内側保護膜８２が埋め込まれていないことに主な特徴がある。
【００７４】
このようにアンチヒューズの下部電極８１の内側に内側保護膜が埋め込まれていない場合であっても、図８に示す第２実施形態による半導体装置と同様に、アンチヒューズの下部電極８１の上部において、密着層７８とキャパシタ誘電体膜８６とが接触し、この部分でキャパシタ誘電体膜８６の絶縁性が劣化する。従って、本変形例によっても、図８に示す第２実施形態による半導体装置と同様に、高耐圧トランジスタを用いることなく容易にアンチヒューズを絶縁破壊することができる。
【００７５】
次に、本変形例による半導体装置の製造方法を図１１を用いて説明する。
【００７６】
まず、図２（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４内に形成されたＲｕ膜よりなる蓄積電極８０と、密着層７８及び蓄積電極８０が形成された開口部７４内に埋め込まれた内側保護膜８２とを形成する。また、開口部７５内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７５内に形成されたＲｕ膜よりなる下部電極８１と、密着層７８及び下部電極８１が形成された開口部７５内に埋め込まれたＳＯＧ膜よりなる内側保護膜８２とを形成する。
【００７７】
次に、図９（ａ）及び図９（ｂ）に示す第２実施形態による半導体装置の製造方法と同様にして、密着層７８をエッチングする。
【００７８】
次に、アンチヒューズの下部電極８１の内側に埋め込まれている内側保護膜８２をエッチングする。内側保護膜８２が例えばフォトレジストにより形成されている場合には、フォトレジストマスク９１と内側保護膜８２とを同じ工程で除去することができる（図１１参照）。
【００７９】
この後の半導体装置の製造方法は、図７（ａ）及び図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
【００８０】
こうして、本変形例による半導体装置を製造することができる。
【００８１】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１２及び図１３を用いて説明する。図１２は、本実施形態による半導体装置を示す断面図である。図１３は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図１乃至図１１に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００８２】
まず、本実施形態による半導体装置について図１２を用いて説明する。
【００８３】
図１２に示すように、本実施形態による半導体装置は、基本的な構造は図１に示す第１実施形態による半導体装置と同様である。
【００８４】
本実施形態による半導体装置は、キャパシタとアンチヒューズの構造がシリンダ状ではなく柱状である点に主な特徴がある。
【００８５】
本実施形態による半導体装置では、アンチヒューズの下部電極８１ａの上部において、密着層７８とキャパシタ誘電体膜８６とが接触し、この部分でキャパシタ誘電体膜８６の絶縁性が劣化するようになっている。従って、本実施形態によっても、第１実施形態による半導体装置と同様に、高電圧を印加することなくアンチヒューズを絶縁破壊することができる。
【００８６】
次に、本実施形態による半導体装置の製造方法について図１３を用いて説明する。
【００８７】
まず、例えば図２（ａ）乃至図５（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、及びエッチングストッパ膜６４を貫きプラグ６２、６３を露出する開口部７４、７５を形成する。
【００８８】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＴｉＮ膜と、例えば膜厚３０ｎｍのＲｕ膜とを堆積する。なお、Ｒｕ膜は蓄積電極８０ａ及び下部電極８１ａとなる膜であり、ＴｉＮ膜は密着層７８となる膜である。
【００８９】
次に、例えばＣＭＰ法により、層間絶縁膜７０が表面に露出するまで、Ｒｕ膜、ＴｉＮ膜、及び、ハードマスク７２を平坦に除去し、開口部７４内に形成されたＴｉＮ膜よりなる密着層７８と、開口部７４、７５内に埋め込まれたＲｕ膜よりなる柱状の蓄積電極８０ａ及び下部電極８１ａとを形成する（図１３（ａ）参照）。
【００９０】
次に、例えば図６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７０をエッチングする（図１３（ｂ）参照）。
【００９１】
この後の半導体装置の製造方法は、図６（ｂ）乃至図７（ｂ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【００９２】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【００９３】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９４】
例えば、図１４に示すように、エッチングストッパ膜６４、層間絶縁膜６６、エッチングストッパ膜６８を形成することなく、半導体装置を構成してもよい。また、図１４に示すように、導体プラグと一体に蓄積電極８０ｂや下部電極８１ｂを形成してもよい。このような半導体装置の製造方法は、本出願人による特願平１０−３１５３７０号明細書、又は特願２０００−１８５１７６号明細書を適宜参照されたい。
【００９５】
また、第３実施形態では、第１実施形態による半導体装置及びその製造方法に柱状キャパシタを適用した例を説明したが、第２実施形態による半導体装置及びその製造方法においても同様にして柱状キャパシタを適用することができる。
【００９６】
また、上記実施形態では、層間絶縁膜と蓄積電極との間の密着性を向上するための密着層を利用してアンチヒューズの絶縁耐圧を低下したが、アンチヒューズの下部電極上に誘電体膜の膜質を劣化しうる他の導電層を選択的に形成するようにしてもよい。この場合、密着層は形成しなくてもよい。
【００９７】
また、本発明の原理は、本出願人による特願平１０−３１５３７０号明細書、又は特願２０００−１８５１７６号明細書に記載された半導体装置及びその製造方法に適宜適用可能である。
【００９８】
【発明の効果】
以上の通り、本発明によれば、キャパシタと同時にアンチヒューズを形成する場合であっても、アンチヒューズにおけるキャパシタ誘電体膜の絶縁性を劣化させ、メモリセルにおけるキャパシタ誘電体膜の絶縁性を高く確保することができるので、高耐圧のトランジスタを形成することなく、メモリセルトランジスタと同様の小型のトランジスタを用いてアンチヒューズを破壊することができる。従って、本発明によれば、半導体装置の小型化、高集積化、低コスト化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す断面図及び平面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第２実施形態による半導体装置を示す断面図である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第２実施形態の変形例による半導体装置を断面図である。
【図１１】本発明の第２実施形態の変形例による半導体装置の製造方法を示す工程断面図である。
【図１２】本発明の第３実施形態による半導体装置の構造を示す断面図である。
【図１３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図である。
【図１４】本発明の変形実施形態による半導体装置を示す断面図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４、１６…ゲート絶縁膜
１８…シリコン窒化膜
２０、２２…ゲート電極
２４…サイドウォール絶縁膜
２６、２８、３０…ソース／ドレイン拡散層
３２…層間絶縁膜
３４、３６、３８…コンタクトホール
４０、４２、４４…プラグ
４６…層間絶縁膜
４８、５０…コンタクトホール
５２…シリコン窒化膜
５４…ビット線
５８…層間絶縁膜
６０、６１…コンタクトホール
６２、６３…プラグ
６４…エッチングストッパ膜
６６…層間絶縁膜
６８…エッチングストッパ膜
７０…層間絶縁膜
７２…ハードマスク
７４、７５…開口部
７８…密着層
８０、８０ａ、８０ｂ…蓄積電極
８１、８１ａ、８１ｂ…下部電極
８２…内側保護膜
８４…フォトレジストマスク
８６…キャパシタ誘電体膜
８８…プレート電極
８９…上部電極
９１…フォトレジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003895099.tif 000011
【図１１】
0003895099.tif 000012
【図１２】
0003895099.tif 000013
【図１３】
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【図１４】
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