(57)【特許請求の範囲】
【請求項１】
第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じるビット線対と、
ｐ型の第１の半導体領域に形成され、上記第１のビット線と第１のソースノードとの間に接続され、ゲートが上記第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、上記第１の半導体領域に形成され、上記第２のビット線と上記第１のソースノードとの間に接続され、ゲートが上記第１のビット線に接続される第２のｎ型ＭＯＳトランジスタと、上記第１のビット線と第２のソースノードとの間に接続され、ゲートが上記第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、上記第２のビット線と上記第２のソースノードとの間に接続され、ゲートが上記第１のビット線に接続される第２のｐ型ＭＯＳトランジスタとを有するセンスアンプと、
第１の電位が与えられる第１の電位ノードと上記第１のソースノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
上記第１の電位よりも高い第２の電位が与えられる第２の電位ノードと上記第２のソースノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
上記第１のソースノードと上記第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、
上記第１の半導体領域と第１の電位以下の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備え、
上記センスアンプがセンス動作を開始する前に上記第１および第２のビット線および上記第１および第２のソースノードは第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ上記第２のスイッチ回路は、上記第２の制御信号に応答して導通して、上記第３の電位を上記第１の半導体領域に供給し、
その後、上記第１のスイッチ回路が上記第１の制御信号に応答して導通し、かつ上記第２のスイッチ回路が上記第２の制御信号に応答して非導通となって、上記第１のソースノードに蓄積されている電荷が上記第１の半導体領域に供給され、
上記センスアンプの上記第１および第２のセンスアンプイネーブルトランジスタに対して上記第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される、半導体記憶装置。
【請求項２】
第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じるビット線対と、
ｎ型の第１の半導体領域に形成され、上記第１のビット線と第１のソースノードとの間に接続され、ゲートが上記第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、上記第１の半導体領域に形成され、上記第２のビット線と上記第１のソースノードとの間に接続され、ゲートが上記第１のビット線に接続される第２のｐ型ＭＯＳトランジスタと、上記第１のビット線と第２のソースノードとの間に接続され、ゲートが上記第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、上記第２のビット線と上記第２のソースノードとの間に接続され、ゲートが上記第１のビット線に接続される第２のｎ型ＭＯＳトランジスタとを有するセンスアンプと、
第１の電位が与えられる第１の電位ノードと上記第１のソースノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
上記第１の電位よりも低い第２の電位が与えられる第２の電位ノードと上記第２のソースノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
上記第１のソースノードと上記第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、
上記第１の半導体領域と第１の電位以上の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備え、
上記センスアンプがセンス動作を開始する前に上記第１および第２のビット線および上記第１および第２のソースノードは第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ上記第２のスイッチ回路は、上記第２の制御信号に応答して導通して、上記第３の電位を上記第１の半導体領域に供給し、
その後、上記第１のスイッチ回路が上記第１の制御信号に応答して導通し、かつ上記第２のスイッチ回路が上記第２の制御信号に応答して非導通となって、上記第１の半導体領域に蓄積されている電荷が上記第１のソースノードに供給され、
上記センスアンプの上記第１および第２のセンスアンプイネーブルトランジスタに対して上記第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される、半導体記憶装置。
【請求項３】
上記第３の電位は第１の電位で、上記第３の電位ノードは第１の電位ノードで、上記第２のスイッチ回路は第１のスイッチ回路が導通状態に変化するのに応じて非導通状態となり、上記第１のスイッチ回路が導通状態の間に再び導通状態となる請求項１または請求項２記載の半導体記憶装置。
【請求項４】
上記センスアンプにおける第１および第２の第ｐ型ＭＯＳトランジスタは、ｎ型の第２の半導体領域に形成され、
上記第２のソースノードと上記第２の半導体領域との間に接続され、第３の制御信号によって導通・非導通が制御される第３のスイッチ回路をさらに備える請求項１記載の半導体記憶装置。
【請求項５】
上記第２の半導体領域と上記第２の電位以上の第４の電位が与えられる第４の電位ノードとの間に接続され、第４の制御信号によって導通・非導通が制御される第４のスイッチ回路を備える請求項４記載の半導体記憶装置。
【請求項６】
第３の電位は第１の電位で、第３の電位ノードは第１の電位ノードで、第４の電位は第２の電位で、第４の電位ノードは第２の電位ノードで、
上記第２のスイッチ回路は上記第１のスイッチ回路が導通状態に変化するのに応じて非導通状態となり、上記第１のスイッチ回路が導通状態の間に再び導通状態となり、
第４のスイッチ回路は第３のスイッチ回路が導通状態に変化するのに応じて非導通状態となり、上記第３のスイッチ回路が導通状態の間に再び導通状態となる請求項５記載の半導体記憶装置。
【請求項７】
第１の半導体領域に接続されるキャパシタをさらに備える請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
第１の半導体領域に接続される第１のキャパシタおよび第２の半導体領域に接続される第２のキャパシタをさらに備える請求項４から請求項６のいずれかに記載の半導体記憶装置。
【請求項９】
第１のソースノードに接続されるキャパシタをさらに備える請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項１０】
第１のソースノードに接続される第１のキャパシタおよび第２のソースノードに接続される第２のキャパシタをさらに備える請求項４から請求項６のいずれかに記載の半導体記憶装置。
【請求項１１】
第１のソースノードと第１の電位ノードとの間に接続され、ゲートに第３のセンスアンプイネーブル信号を受ける第３のセンスアンプイネーブルトランジスタをさらに備える請求項１から請求項６のいずれかに記載の半導体記憶装置。
【請求項１２】
それぞれが第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じる複数のビット線対と、
それぞれが各ビット線対に対応して設けられ、ｐ型の第１の半導体領域に形成され、上記第１のビット線と第１の共通ソース線との間に接続され、ゲートが上記第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、上記第１の半導体領域に形成され、上記第２のビット線と上記第１の共通ソース線との間に接続され、ゲートが上記第１のビット線に接続される第２のｎ型ＭＯＳトランジスタと、上記第１のビット線と第２の共通ソース線との間に接続され、ゲートが上記第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、上記第２のビット線と上記第２の共通ソース線との間に接続され、ゲートが上記第１のビット線に接続される第２のｐ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、
第１の電位が与えられる第１の電位ノードと上記第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
上記第１の電位よりも高い第２の電位が与えられる第２の電位ノードと上記第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
上記第１の共通ソース線と上記第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、
上記第１の半導体領域と第１の電位以下の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備え、
上記センスアンプがセンス動作を開始する前に上記第１および第２のビット線および上記第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ上記第２のスイッチ回路は、上記第２の制御信号に応答して導通して、上記第３の電位を上記第１の半導体領域に供給し、
その後、上記第１のスイッチ回路が上記第１の制御信号に応答して導通し、かつ上記第２のスイッチ回路が上記第２の制御信号に応答して非導通となって、上記第１の共通ソース線に蓄積されている電荷が上記第１の半導体領域に供給され、
上記センスアンプの上記第１および第２のセンスアンプイネーブルトランジスタに対して上記第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される、半導体記憶装置。
【請求項１３】
それぞれが第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じる複数のビット線対と、
それぞれが各ビット線対に対応して設けられ、ｎ型の第１の半導体領域に形成され、上記第１のビット線と第１の共通ソース線との間に接続され、ゲートが上記第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、上記第１の半導体領域に形成され、上記第２のビット線と上記第１の共通ソース線との間に接続され、ゲートが上記第１のビット線に接続される第２のｐ型ＭＯＳトランジスタと、上記第１のビット線と第２の共通ソース線との間に接続され、ゲートが上記第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、上記第２のビット線と上記第２の共通ソース線との間に接続され、ゲートが上記第１のビット線に接続される第２のｎ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、
第１の電位が与えられる第１の電位ノードと上記第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
上記第１の電位よりも低い第２の電位が与えられる第２の電位ノードと上記第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
上記第１の共通ソース線と上記第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、
上記第１の半導体領域と第１の電位以上の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備え、
上記センスアンプがセンス動作を開始する前に上記第１および第２のビット線および上記第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ上記第２のスイッチ回路は、上記第２の制御信号に応答して導通して、上記第３の電位を上記第１の半導体領域に供給し、
その後、上記第１のスイッチ回路が上記第１の制御信号に応答して導通し、かつ上記第２のスイッチ回路が上記第２の制御信号に応答して非導通となって、上記第１の半導体領域に蓄積された電荷を上記第１の共通ソース線に供給し、
上記センスアンプの上記第１および第２のセンスアンプイネーブルトランジスタに対して上記第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される、半導体記憶装置。
【請求項１４】
上記第１および第２のスイッチ回路の少なくとも一方は、複数のセンスアンプに対応して１つ設けられる請求項１２または１３に記載の半導体記憶装置。
【請求項１５】
それぞれが複数行および複数列に配置された複数のメモリセルと、複数列に配置され、それぞれが対応した列に配置される複数のメモリセルに接続される複数のビット線対とを有し、列ブロック分割領域によって分割される複数の列ブロックおよびそれぞれが上記複数の列ブロックにわたって配置される複数のワード線を有するメモリセルアレイと、
それぞれが上記ビット線対に対応して設けられ、ｐ型の第１の半導体領域に形成され、対応したビット線対における一方のビット線と第１の共通ソース線との間に接続され、ゲートが対応したビット線対における他方のビット線対に接続される第１のｎ型ＭＯＳトランジスタと、上記第１の半導体領域に形成され、上記他方のビット線と上記第１の共通ソース線との間に接続され、ゲートが上記一方のビット線に接続される第２のｎ型ＭＯＳトランジスタと、上記一方のビット線と第２の共通ソース線との間に接続され、ゲートが上記他方のビット線に接続される第１のｐ型ＭＯＳトランジスタと、上記他方のビット線と上記第２の共通ソース線との間に接続され、ゲートが上記一方のビット線に接続される第２のｐ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、
第１の電位が与えられる第１の電位ノードと上記第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
上記第１の電位よりも高い第２の電位が与えられる第２の電位ノードと上記第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
上記第１の共通ソース線と上記第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、
上記第１の半導体領域と第１の電位以下の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備え、
上記センスアンプがセンス動作を開始する前に上記第１および第２のビット線および上記第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ上記第２のスイッチ回路は、上記第２の制御信号に応答して導通して、上記第３の電位を上記第１の半導体領域に供給し、
その後、上記第１のスイッチ回路が上記第１の制御信号に応答して導通し、かつ上記第２のスイッチ回路が上記第２の制御信号に応答して非導通となって、上記第１の共通ソース線に蓄積されている電荷が上記第１の半導体領域に供給され、
上記センスアンプの上記第１および第２のセンスアンプイネーブルトランジスタに対して上記第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される、半導体記憶装置。
【請求項１６】
それぞれが複数行および複数列に配置された複数のメモリセルと、複数列に配置され、それぞれが対応した列に配置される複数のメモリセルに接続される複数のビット線対とを有し、列ブロック分割領域によって分割される複数の列ブロックおよびそれぞれが上記複数の列ブロックにわたって配置される複数のワード線を有するメモリセルアレイと、
それぞれが上記ビット線対に対応して設けられ、ｎ型の第１の半導体領域に形成され、対応したビット線対における一方のビット線と第１の共通ソース線との間に接続され、ゲートが対応したビット線対における他方のビット線対に接続される第１のｐ型ＭＯＳトランジスタと、上記第１の半導体領域に形成され、上記他方のビット線と上記第１の共通ソース線との間に接続され、ゲートが上記一方のビット線に接続される第２のｐ型ＭＯＳトランジスタと、上記一方のビット線と第２の共通ソース線との間に接続され、ゲートが上記他方のビット線に接続される第１のｎ型ＭＯＳトランジスタと、上記他方のビット線と上記第２の共通ソース線との間に接続され、ゲートが上記一方のビット線に接続される第２のｎ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、
第１の電位が与えられる第１の電位ノードと上記第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
上記第１の電位よりも低い第２の電位が与えられる第２の電位ノードと上記第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
上記第１の共通ソース線と上記第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、
上記第１の半導体領域と第１の電位以上の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備え、
上記センスアンプがセンス動作を開始する前に上記第１および第２のビット線および上記第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ上記第２のスイッチ回路は、上記第２の制御信号に応答して導通して、上記第３の電位を上記第１の半導体領域に供給し、
その後、上記第１のスイッチ回路が上記第１の制御信号に応答して導通し、かつ上記第２のスイッチ回路が上記第２の制御信号に応答して非導通となって、上記第１の半導体領域に蓄積されている電荷が上記第１の共通ソース線に供給され、
上記センスアンプの上記第１および第２のセンスアンプイネーブルトランジスタに対して上記第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される、半導体記憶装置。
【請求項１７】
第１および第２のスイッチ回路の少なくとも一方は、列ブロック分割領域毎に１つずつ形成される、請求項１５または請求項１６記載の半導体記憶装置。
【請求項１８】
列ブロック分割領域は、ワード線のシャント領域を含む、請求項１５から請求項１７のいずれかに記載の半導体記憶装置。
【請求項１９】
複数行に配置され、それぞれが対応した行に配置された複数のメモリセルに接続される複数のサブワード線、およびそれぞれが列ブロック分割領域に設けられるとともに、対応した複数のサブワード線に接続され、ワード線の電位およびサブワード線駆動信号に応じたサブワード線を選択するサブロウデコーダをさらに備える、請求項１５から請求項１７のいずれかに記載の半導体記憶装置。
【請求項２０】
複数のビット線対に対応して列ブロック分割領域に設けられ、対応したビット線対のうち選択されたビット線対に生じる電位差を伝達するＩ／Ｏ線対をさらに備える、請求項１５から請求項１７のいずれかに記載の半導体記憶装置。
【請求項２１】
第１の半導体領域は、絶縁層上に形成される請求項１から請求項２０のいずれかに記載の半導体記憶装置。
【請求項２２】
第１の半導体領域及び第２の半導体領域は、絶縁層上に形成される請求項４、請求項５、請求項６、または請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に係り、特にメモリセルから読み出される微小電位差を検知増幅するセンスアンプに関するものである。
【０００２】
【従来の技術】
パーソナルコンピュータやワークステーションは、データを記憶するためのメモリを有している。メモリの中には大容量でデータの読み出し、書き込み可能なメモリであるDRAM(Dynamic Random Access Memory)があり、パーソナルコンピュータやワークステーションなどでメインメモリとして用いられている。
【０００３】
図３６は例えば特開平2-231760号公報に記載された従来のDRAMのセンスアンプおよびその周辺回路を示す回路図である。図において1aは電源電位VCC が与えられる電源電位ノード、1bは接地電位VSS が与えられる接地電位ノード、2aおよび2bはビット線、3aおよび3bはそれぞれビット線2aおよび2bと交差するワード線、4aはビット線2aとワード線3aとの交点に対応して設けられ、一方の電極に(1/2)VCCのプリチャージ電位VPを受けるキャパシタ4aa と、このキャパシタ4aa の他方の電極とビット線2aとの間に接続され、ゲート電極がワード線3aに接続され、バックゲートに負電位であるバックゲート電位VBB を受けるｎチャネルＭＯＳトランジスタ4ab とからなるメモリセル、4bはビット線2bとワード線3bとの交点に対応して設けられ、一方の電極に(1/2)VCCのプリチャージ電位VPを受けるキャパシタ4ba と、このキャパシタ4ba の他方の電極とビット線2bとの間に接続され、ゲート電極がワード線3bに接続され、バックゲートにバックゲート電位VBB を受けるｎチャネルＭＯＳトランジスタ4bb とからなるメモリセルである。
【０００４】
5 はセンスアンプイネーブル信号SEP およびSEN を受け、ビット線2aおよび2bに接続され、このビット線2aと2bとの間の電位差を検知増幅するセンスアンプで、電源電位ノード1aとノード5bとの間に接続され、ゲート電極にセンスアンプイネーブル信号SEP を受けるｐチャネルＭＯＳトランジスタ5aと、ノード5bとビット線2aとの間に接続され、ゲート電極がビット線2bに接続されたｐチャネルＭＯＳトランジスタ5ca およびノード5bとビット線2bとの間に接続され、ゲート電極がビット線2aに接続されたｐチャネルＭＯＳトランジスタ5cb からなるｐＭＯＳセンスアンプ5cと、ビット線2aとノード5eとの間に接続され、ゲート電極がビット線2bに接続されるｎチャネルＭＯＳトランジスタ5da およびビット線2bとノード5eとの間に接続され、ゲート電極がビット線2aに接続されるｎチャネルＭＯＳトランジスタ5db からなり、他の回路領域から分離されてウェル電位VSB が与えられるウェルに形成されるｎＭＯＳセンスアンプ5dと、ノード5eと接地電位ノード1bとの間に接続され、ゲート電極にセンスアンプイネーブル信号SEN を受けるｎチャネルＭＯＳトランジスタ5fとを有する。
【０００５】
6 はｎＭＯＳセンスアンプ5dが形成されたウェルに与えるウェル電位VSB を出力するウェル電位制御回路で、電源電位ノード1aとノード6ab との間に接続され、ゲート電極にロウアドレスストローブ信号RAS がＨレベルおよびセンスアンプイネーブル信号SEN がＬレベルであるとＬレベルとなりそれ以外はＨレベルとなる制御信号/φSTRを受けるｐチャネルＭＯＳトランジスタ6aa と、ノード6ab とノード6ad との間に接続され、ゲート電極もノード6ad に接続されるｐチャネルＭＯＳトランジスタ6ac と、ノード6ad と接地電位ノード1bとの間に接続され、ゲート電極に基準電位Vrefを受けるｎチャネルＭＯＳトランジスタ6ae と、ノード6ab とノード6ag との間に接続され、ゲート電極がノード6ad に接続されるｐチャネルＭＯＳトランジスタ6af と、ノード6ag と接地電位ノード1bとの間に接続され、ゲート電極にセンスアンプ5 におけるノード5eの電位Vaを受けるｎチャネルＭＯＳトランジスタ6ah とからなるカレントミラー型差動増幅回路6aを有する。
【０００６】
このウェル電位制御回路6 は、さらに(1/2)VCCが与えられるノード6bb とウェル電位VSB が出力される出力ノード6bc との間に接続され、ゲート電極に制御信号/φSTRの反転制御信号φSTR をゲート電極に受けるｎチャネルＭＯＳトランジスタ6ba と、出力ノード6bc と接地電位ノード1bとの間に接続され、ゲート電極が差動増幅回路6aにおけるノード6ag に接続されるｎチャネルＭＯＳトランジスタ6bd と、出力ノード6bc と接地電位ノード1bとの間に接続されるキャパシタ6be とからなる制御回路6bを有する。
【０００７】
次に以上のように構成された従来のセンスアンプ5 およびその周辺回路の動作について図３７に基づき説明する。ここでは、便宜上メモリセル4aにＬレベルのデータが記憶されており、このデータを読み出す際の動作について説明する。まず、ロウアドレスストローブ信号RAS が図３７の（ａ）に示すようにＨレベルに立ち上がる時刻t0以前は、センスアンプイネーブル信号SEP およびSEN はそれぞれ図３７の（ｂ）および（ｃ）に示すようにＨレベルおよびＬレベルとなっており、このセンスアンプイネーブル信号SEP およびSEN のそれぞれをゲート電極に受けるｐチャネルＭＯＳトランジスタ5aおよびｎチャネルＭＯＳトランジスタ5fは非導通状態となり、ｐＭＯＳセンスアンプ5cおよびｎＭＯＳセンスアンプ5dに電源電位VCC および接地電位VSS が供給されないので、センスアンプ5 は非活性状態とされている。
【０００８】
また、ワード線3aおよび3bの電位WL0,WL1 は図３７の（ｅ）および（ｆ）にそれぞれ示すようにＬレベルとなっており、メモリセル4aにおけるｎチャネルトランジスタ4ab およびメモリセル4bにおけるｎチャネルＭＯＳトランジスタ4bb はともに非導通状態となり、このメモリセル4aおよび4bにデータが保持された状態となっている。そして、センスアンプ5 に接続されているビット線2aおよび2bの電位BL,/BLは図３７の（ｇ）に示すように図示されていないプリチャージ回路により(1/2)VCCのプリチャージ電位にプリチャージされている。そして、ノード5eの電位Vaは図３７の（ｉ）に示すようにプリチャージ電位よりもｎチャネルＭＯＳトランジスタ5da および5db のしきい値電圧ぶん低い電位となっている。
【０００９】
さらに、制御信号/φSTRおよびこの反転制御信号φSTR はＬレベルのロウアドレスストローブ信号RAS およびＬレベルのセンスアンプイネーブル信号SEN に応じて図３７の（ｄ）に示されるようにそれぞれＨレベルおよびＬレベルとなっている。そして、このＨレベルの制御信号/φSTRをゲート電極に受けるｐチャネルＭＯＳトランジスタ6aa は非導通状態となり、差動増幅回路6aには電源電位VCC が供給されないのでこの差動増幅回路6aは非活性状態となっている。また、Ｌレベルの制御信号φSTR をゲート電極に受けるｎチャネルＭＯＳトランジスタ6ba も非導通状態となり制御回路6bも非活性化され、出力ノード6bc から出力されるウェル電位VSB は図３７の（ｈ）に示すように接地電位VSS となっている。
【００１０】
そして、ロウアドレスストローブ信号RAS が図３７の（ａ）に示すように時刻t0でＨレベルに立ち上がると、これを受けて制御信号/φSTRおよびこの反転制御信号φSTR は図３７の（ｄ）に示すようにそれぞれＬレベルおよびＨレベルになり、これを受けるウェル電位制御回路6 における差動増幅回路6aおよび制御回路6bが活性化する。この時、センスアンプ5 におけるノード5eの電位Vaはそのままで基準電位Vrefよりも高く、差動増幅回路6aにおけるノード6ag から出力される信号はＬレベルとなる。このＬレベルの信号をゲート電極に受ける制御回路6bにおけるｎチャネルＭＯＳトランジスタ6bd は非導通状態となり、Ｈレベルの制御信号φSTR を受けるｎチャネルＭＯＳトランジスタ6ba は導通しているので出力ノード6bc から出力されるウェル電位VSB は図３７の（ｈ）に示すように所定の時定数で立ち上がり、(1/2)VCCとなる。
【００１１】
そして、ロウアドレスストローブ信号RAS の立ち上がりエッジで取り込まれたロウアドレス信号に基づいてワード線3aの電位WL0 が図３７の（ｅ）に示すように時刻t1で立ち上がると、メモリセル4aにおけるｎチャネルＭＯＳトランジスタ4ab が導通状態となり、(1/2)VCCにプリチャージされていたビット線2aと接地電位VSS が保持されていたキャパシタ4aa の他方の電極とが導通し、ビット線2aからキャパシタの他方の電極に電荷が流れ込みビット線2aの電位BLは図３７の（ｇ）に示すようにプリチャージ電位の(1/2)VCCからわずかに低下する。一方、ワード線3bの電位WL1 はＬレベルのままなので、メモリセル4bからビット線2bにはデータは読み出されず、ビット線2bの電位/BL は図３７の（ｇ）に示すようにプリチャージ電位の(1/2)VCCのままとなる。
【００１２】
そして、センスアンプイネーブル信号SEN が図３７の（ｃ）に示すように時刻t2でＨレベルに立ち上げられると、センスアンプ5 におけるｎチャネルＭＯＳトランジスタ5fが導通状態となってｎＭＯＳセンスアンプ5dが活性化し、ビット線2aの電位BLは図３７の（ｇ）に示すように接地電位VSS まで引き下げられる。また、ノード5eの電位Vaも図３７の（ｉ）に示すように接地電位VSS に低下して基準電位Vrefよりも低くなるので、差動増幅回路6aにおけるノード6ag から出力される信号はＨレベルとなり、この信号を受けるｎチャネルＭＯＳトランジスタ6bd が導通状態となる。さらに、センスアンプイネーブル信号SEN がＨレベルになったのを受けて、制御信号/φSTRおよびφSTR はそれぞれ図３７の（ｄ）に示すようにＨレベルおよびＬレベルとなり、制御回路6bにおけるｎチャネルＭＯＳトランジスタ6ba は非導通状態となって、出力ノード6bc から出力されるウェル電位VSB は図３７の（ｈ）に示すように(1/2)VCCから接地電位VSS に低下する。
【００１３】
そして、センスアンプイネーブル信号SEP が図３７の（ｂ）に示すように時刻t3でＬレベルに立ち下げられると、センスアンプ5 におけるｐチャネルＭＯＳトランジスタ5aが導通状態となってｐＭＯＳセンスアンプ5cが活性化し、ビット線2bの電位/BL は図３７の（ｇ）に示すように電源電位VCC まで引き上げられる。このように、ビット線2aおよび2b間に生じる電位差を電源電位VCC と接地電位VSS との間の電位差に増幅することで、このセンスアンプ5 の検知増幅動作が完了する。
【００１４】
このように、ｎＭＯＳセンスアンプ5dが形成されたウェルに負の電位VBB または接地電位VSS を与え続けずに、センスアンプイネーブル信号SEN がＨレベルに立ち上げられる前にウェル電位VSB を(1/2)VCCにして、その後ｎチャネルＭＯＳトランジスタ5da および5db のソース電位であるノード5eの電位Vaの低下にあわせて接地電位VSS に低下させることで、このｎチャネルＭＯＳトランジスタ5da および5db のバックゲート・ソース間電圧の絶対値を小さくできる。その結果、ｎチャネルＭＯＳトランジスタ5da および5db のしきい値電圧を小さく保つことができるので、低電圧および高速センス動作が可能となっていた。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記した従来のセンスアンプ5 では、低電圧および高速センス動作が可能となったものの、ウェル電位ＶSBを(1/2)VCCと接地電位VSS との間で変化させるのに、ウェル電位VSB を上昇させるときはｎチャネルＭＯＳトランジスタ6ba を介して(1/2)VCCが与えられるノード6bb から電荷をウェルに供給し、ウェル電位VSB を低下させるときはこの供給した電荷を全て接地電位ノード1bへ流してしまうということをおこなっているため、消費電力が大きいという問題があった。
【００１６】
この発明は上記した点に鑑みてなされたものであり、センスアンプが形成されているウェルの電位を変化させても消費電力が小さい半導体記憶装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】
請求項１に係る発明の半導体記憶装置は、第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じるビット線対と、
ｐ型の第１の半導体領域に形成され、第１のビット線と第１のソースノードとの間に接続され、ゲートが第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、第１の半導体領域に形成され、第２のビット線と第１のソースノードとの間に接続され、ゲートが第１のビット線に接続される第２のｎ型ＭＯＳトランジスタと、第１のビット線と第２のソースノードとの間に接続され、ゲートが第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、第２のビット線と第２のソースノードとの間に接続され、ゲートが第１のビット線に接続される第２のｐ型ＭＯＳトランジスタとを有するセンスアンプと、
第１の電位が与えられる第１の電位ノードと第１のソースノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
第１の電位よりも高い第２の電位が与えられる第２の電位ノードと第２のソースノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
第１のソースノードと第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、第１の半導体領域と第１の電位以下の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備える。センスアンプがセンス動作を開始する前に第１および第２のビット線および第１および第２のソースノードは第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ第２のスイッチ回路は、第２の制御信号に応答して導通して、第３の電位を第１の半導体領域に供給し、その後、第１のスイッチ回路が第１の制御信号に応答して導通し、かつ第２のスイッチ回路が第２の制御信号に応答して非導通となって、第１のソースノードに蓄積されている電荷が第１の半導体領域に供給され、センスアンプの第１および第２のセンスアンプイネーブルトランジスタに対して第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される。
【００１８】
請求項２に係る発明の半導体記憶装置は、第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じるビット線対と、ｎ型の第１の半導体領域に形成され、第１のビット線と第１のソースノードとの間に接続され、ゲートが第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、第１の半導体領域に形成され、第２のビット線と第１のソースノードとの間に接続され、ゲートが第１のビット線に接続される第２のｐ型ＭＯＳトランジスタと、第１のビット線と第２のソースノードとの間に接続され、ゲートが第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、第２のビット線と第２のソースノードとの間に接続され、ゲートが第１のビット線に接続される第２のｎ型ＭＯＳトランジスタとを有するセンスアンプと、第１の電位が与えられる第１の電位ノードと第１のソースノードとの間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、第１の電位よりも低い第２の電位が与えられる第２の電位ノードと第２のソースノードとの間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、第１のソースノードと第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、第１の半導体領域と第１の電位以上の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備える。センスアンプがセンス動作を開始する前に第１および第２のビット線および第１および第２のソースノードは第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ第２のスイッチ回路は、第２の制御信号に応答して導通して、第３の電位を第１の半導体領域に供給し、その後、第１のスイッチ回路が第１の制御信号に応答して導通し、かつ第２のスイッチ回路が第２の制御信号に応答して非導通となって、第１の半導体領域に蓄積されている電荷が第１のソースノードに供給され、センスアンプの第１および第２のセンスアンプイネーブルトランジスタに対して第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される。
【００１９】
請求項３に係る発明の半導体記憶装置は、請求項１または請求項２に係る発明の半導体記憶装置において、第３の電位は第１の電位で、第３の電位ノードは第１の電位ノードで、第２のスイッチ回路は第１のスイッチ回路が導通状態に変化するのに応じて非導通状態となり、第１のスイッチ回路が導通状態の間に再び導通状態となる。
【００２０】
請求項４に係る発明の半導体記憶装置は、請求項１に係る発明の半導体記憶装置において、センスアンプにおける第１および第２の第ｐ型ＭＯＳトランジスタは、ｎ型の第２の半導体領域に形成され、第２のソースノードと第２の半導体領域との間に接続され、第３の制御信号によって導通・非導通が制御される第３のスイッチ回路をさらに備える。
【００２１】
請求項５に係る発明の半導体記憶装置は、請求項４に係る発明の半導体記憶装置において、第２の半導体領域と第２の電位以上の第４の電位が与えられる第４の電位ノードとの間に接続され、第４の制御信号によって導通・非導通が制御される第４のスイッチ回路を備える。
【００２２】
請求項６に係る発明の半導体記憶装置は、請求項５に係る発明の半導体装置において、第３の電位は第１の電位で、第３の電位ノードは第１の電位ノードで、第４の電位は第２の電位で、第４の電位ノードは第２の電位ノードで、第２のスイッチ回路は第１のスイッチ回路が導通状態に変化するのに応じて非導通状態となり、第１のスイッチ回路が導通状態の間に再び導通状態となり、第４のスイッチ回路は第３のスイッチ回路が導通状態に変化するのに応じて非導通状態となり、第３のスイッチ回路が導通状態の間に再び導通状態となる。
【００２３】
請求項７に係る発明の半導体記憶装置は、請求項１から６のいずれかに係る発明の半導体記憶装置において、第１の半導体領域に接続されるキャパシタをさらに備える。
【００２４】
請求項８に係る発明の半導体記憶装置は、請求項４から請求項６のいずれかに係る発明の半導体記憶装置において、第１の半導体領域に接続される第１のキャパシタおよび第２の半導体領域に接続される第２のキャパシタをさらに備える。
【００２５】
請求項９に係る発明の半導体記憶装置は、請求項１から請求項６のいずれかに係る発明の半導体記憶装置において、第１のソースノードに接続されるキャパシタをさらに備える。
【００２６】
請求項１０に係る発明の半導体記憶装置は、請求項４から請求項６のいずれかに係る発明の半導体記憶装置において、第１のソースノードに接続される第１のキャパシタおよび第２のソースノードに接続される第２のキャパシタをさらに備える。
【００２７】
請求項１１に係る発明の半導体記憶装置は、請求項１から請求項６のいずれかに係る発明の半導体記憶装置において、第１のソースノードと第１の電位ノードとの間に接続され、ゲートに第３のセンスアンプイネーブル信号を受ける第３のセンスアンプイネーブルトランジスタをさらに備える。
【００２８】
請求項１２に係る発明の半導体記憶装置は、それぞれが第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じる複数のビット線対と、それぞれが各ビット線対に対応して設けられ、ｐ型の第１の半導体領域に形成され、第１のビット線と第１の共通ソース線との間に接続され、ゲートが第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、第１の半導体領域に形成され、第２のビット線と第１の共通ソース線との間に接続され、ゲートが第１のビット線に接続される第２のｎ型ＭＯＳトランジスタと、第１のビット線と第２の共通ソース線との間に接続され、ゲートが第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、第２のビット線と第２の共通ソース線との間に接続され、ゲートが第１のビット線に接続される第２のｐ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、第１の電位が与えられる第１の電位ノードと第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、第１の電位よりも高い第２の電位が与えられる第２の電位ノードと第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、第１の共通ソース線と第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、第１の半導体領域と第１の電位以下の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備える。センスアンプがセンス動作を開始する前に第１および第２のビット線および第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ第２のスイッチ回路は、第２の制御信号に応答して導通して、第３の電位を第１の半導体領域に供給し、その後、第１のスイッチ回路が第１の制御信号に応答して導通し、かつ第２のスイッチ回路が第２の制御信号に応答して非導通となって、第１の共通ソース線に蓄積されている電荷が第１の半導体領域に供給され、センスアンプの第１および第２のセンスアンプイネーブルトランジスタに対して第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される。
【００２９】
請求項１３に係る発明の半導体記憶装置は、それぞれが第１のビット線と、この第１のビット線と対をなす第２のビット線とを有し、選択されたメモリセルに記憶されていたデータに応じた電位差が生じる複数のビット線対と、
それぞれが各ビット線対に対応して設けられ、ｎ型の第１の半導体領域に形成され、第１のビット線と第１の共通ソース線との間に接続され、ゲートが第２のビット線に接続される第１のｐ型ＭＯＳトランジスタと、第１の半導体領域に形成され、第２のビット線と第１の共通ソース線との間に接続され、ゲートが第１のビット線に接続される第２のｐ型ＭＯＳトランジスタと、第１のビット線と第２の共通ソース線との間に接続され、ゲートが第２のビット線に接続される第１のｎ型ＭＯＳトランジスタと、第２のビット線と第２の共通ソース線との間に接続され、ゲートが第１のビット線に接続される第２のｎ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、
第１の電位が与えられる第１の電位ノードと第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、
第１の電位よりも低い第２の電位が与えられる第２の電位ノードと第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、
第１の共通ソース線と第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、
第１の半導体領域と第１の電位以上の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備える。センスアンプがセンス動作を開始する前に第１および第２のビット線および第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ第２のスイッチ回路は、第２の制御信号に応答して導通して、第３の電位を第１の半導体領域に供給し、その後、第１のスイッチ回路が第１の制御信号に応答して導通し、かつ第２のスイッチ回路が第２の制御信号に応答して非導通となって、第１の半導体領域に蓄積された電荷を第１の共通ソース線に供給し、センスアンプの第１および第２のセンスアンプイネーブルトランジスタに対して第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される。
【００３０】
請求項１４に係る発明の半導体記憶装置は、請求項１２または１３に係る発明の半導体記憶装置において、第１および第２のスイッチ回路の少なくとも一方は、複数のセンスアンプに対応して１つ設けられる。
【００３１】
請求項１５に係る発明の半導体記憶装置は、それぞれが複数行および複数列に配置された複数のメモリセルと、複数列に配置され、それぞれが対応した列に配置される複数のメモリセルに接続される複数のビット線対とを有し、列ブロック分割領域によって分割される複数の列ブロックおよびそれぞれが複数の列ブロックにわたって配置される複数のワード線を有するメモリセルアレイと、それぞれがビット線対に対応して設けられ、ｐ型の第１の半導体領域に形成され、対応したビット線対における一方のビット線と第１の共通ソース線との間に接続され、ゲートが対応したビット線対における他方のビット線対に接続される第１のｎ型ＭＯＳトランジスタと、第１の半導体領域に形成され、他方のビット線と第１の共通ソース線との間に接続され、ゲートが一方のビット線に接続される第２のｎ型ＭＯＳトランジスタと、一方のビット線と第２の共通ソース線との間に接続され、ゲートが他方のビット線に接続される第１のｐ型ＭＯＳトランジスタと、他方のビット線と第２の共通ソース線との間に接続され、ゲートが一方のビット線に接続される第２のｐ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、第１の電位が与えられる第１の電位ノードと第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、第１の電位よりも高い第２の電位が与えられる第２の電位ノードと第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、第１の共通ソース線と第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、第１の半導体領域と第１の電位以下の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備える。センスアンプがセンス動作を開始する前に第１および第２のビット線および第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ第２のスイッチ回路は、第２の制御信号に応答して導通して、第３の電位を第１の半導体領域に供給し、その後、第１のスイッチ回路が第１の制御信号に応答して導通し、かつ第２のスイッチ回路が第２の制御信号に応答して非導通となって、第１の共通ソース線に蓄積されている電荷が第１の半導体領域に供給され、センスアンプの第１および第２のセンスアンプイネーブルトランジスタに対して第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される。
【００３２】
請求項１６に係る発明の半導体記憶装置は、それぞれが複数行および複数列に配置された複数のメモリセルと、複数列に配置され、それぞれが対応した列に配置される複数のメモリセルに接続される複数のビット線対とを有し、列ブロック分割領域によって分割される複数の列ブロックおよびそれぞれが複数の列ブロックにわたって配置される複数のワード線を有するメモリセルアレイと、それぞれがビット線対に対応して設けられ、ｎ型の第１の半導体領域に形成され、対応したビット線対における一方のビット線と第１の共通ソース線との間に接続され、ゲートが対応したビット線対における他方のビット線対に接続される第１のｐ型ＭＯＳトランジスタと、第１の半導体領域に形成され、他方のビット線と第１の共通ソース線との間に接続され、ゲートが一方のビット線に接続される第２のｐ型ＭＯＳトランジスタと、一方のビット線と第２の共通ソース線との間に接続され、ゲートが他方のビット線に接続される第１のｎ型ＭＯＳトランジスタと、他方のビット線と第２の共通ソース線との間に接続され、ゲートが一方のビット線に接続される第２のｎ型ＭＯＳトランジスタとをそれぞれが有する複数のセンスアンプと、第１の電位が与えられる第１の電位ノードと第１の共通ソース線との間に接続され、ゲートに第１のセンスアンプイネーブル信号を受ける第１のセンスアンプイネーブルトランジスタと、第１の電位よりも低い第２の電位が与えられる第２の電位ノードと第２の共通ソース線との間に接続され、ゲートに第２のセンスアンプイネーブル信号を受ける第２のセンスアンプイネーブルトランジスタと、第１の共通ソース線と第１の半導体領域との間に接続され、第１の制御信号によって導通・非導通が制御される第１のスイッチ回路と、第１の半導体領域と第１の電位以上の第３の電位が与えられる第３の電位ノードとの間に接続され、第２の制御信号によって導通・非導通が制御される第２のスイッチ回路とを備える。センスアンプがセンス動作を開始する前に第１および第２のビット線および第１および第２の共通ソース線は第１の電位と第２の電位との間の中間電位にプリチャージされ、かつ第２のスイッチ回路は、第２の制御信号に応答して導通して、第３の電位を第１の半導体領域に供給し、その後、第１のスイッチ回路が第１の制御信号に応答して導通し、かつ第２のスイッチ回路が第２の制御信号に応答して非導通となって、第１の半導体領域に蓄積されている電荷が第１の共通ソース線に供給され、センスアンプの第１および第２のセンスアンプイネーブルトランジスタに対して第１および第２のセンスアンプイネーブル信号が活性化され、センス動作が開始される。
【００３３】
請求項１７に係る発明の半導体記憶装置は、請求項１５または請求項１６に係る半導体記憶装置において、第１および第２のスイッチ回路の少なくとも一方は、列ブロック分割領域毎に１つずつ形成される。
【００３４】
請求項１８の発明に係る半導体記憶装置は、請求項１５から１７のいずれかに係る発明の半導体記憶装置において、列ブロック分割領域は、ワード線のシャント領域を含む。
【００３５】
請求項１９の発明に係る半導体記憶装置は、請求項１５から請求項１７のいずれかに係る発明の半導体記憶装置において、複数行に配置され、それぞれが対応した行に配置された複数のメモリセルに接続される複数のサブワード線、およびそれぞれが列ブロック分割領域に設けられるとともに、対応した複数のサブワード線に接続され、ワード線の電位およびサブワード線駆動信号に応じたサブワード線を選択するサブロウデコーダをさらに備える。
【００３６】
請求項２０の発明に係る半導体記憶装置は、請求項１５から請求項１７のいずれかに係る発明の半導体記憶装置において、複数のビット線対に対応して列ブロック分割領域に設けられ、対応したビット線対のうち選択されたビット線対に生じる電位差を伝達するＩ／Ｏ線対をさらに備える。
【００３７】
請求項２１の発明に係る半導体記憶装置は、請求項１から請求項２０のいずれかに係る発明の半導体記憶装置において、第１の半導体領域は、絶縁層上に形成される。
【００３８】
請求項２２の発明に係る半導体記憶装置は、請求項４、請求項５、請求項６、または請求項８のいずれかに係る発明の半導体記憶装置において、第１の半導体領域及び第２の半導体領域は、絶縁層上に形成される。
【００４２】
【作用】
請求項１に係る発明においては、第１の半導体領域と第１のソースノードとの間に第１のスイッチ回路を設けたので、センスアンプがセンス動作を開始するときに、第１および第２のｎ型ＭＯＳトランジスタが形成されている第１の半導体領域と中間電位にされた第１のソースノードとを第１のスイッチ回路を介して導通させ、第１のソースノードと第１の半導体領域との間で電荷を移動させて第１の半導体領域の電位を中間電位に向けて変化させることで、第１のソースノードと第１の半導体領域との間で電荷を有効に活用しつつ、第１および第２のｎ型ＭＯＳトランジスタのしきい値電圧の絶対値を小さくすることができ、これによって低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができる。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、第１のビット線と第２のビット線との間に読み出し電位差が生じるときに第２のスイッチ回路を導通させて第１の半導体領域に第３の電位を与えておくことで、読み出し電位差が大きくても第１および第２のｎ型ＭＯＳトランジスタのドレインと第１の半導体領域との間で順方向バイアスにならなくなるため、第１の半導体領域とドレインとの間で電流が流れて読み出し電位差が小さくなるのを防ぐことができる。
【００４４】
請求項２に係る発明においては、第１の半導体領域と第１のソースノードとの間に第１のスイッチ回路を設けたので、センスアンプがセンス動作を開始するときに、第１および第２のｐ型ＭＯＳトランジスタが形成されている第１の半導体領域と中間電位にされた第１のソースノードとを第１のスイッチ回路を介して導通させ、第１のソースノードと第１の半導体領域との間で電荷を移動させて第１のソースノードと第１の半導体領域との間で電荷を有効に活用しつつ、第１および第２のｐ型ＭＯＳトランジスタのしきい値電圧の絶対値を小さくすることができ、これによって低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができる。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、第１のビット線と第２のビット線との間に読み出し電位差が生じるときに第２のスイッチ回路を導通させて第１の半導体領域に第３の電位を与えておくことで、読み出し電位差が大きくても第１および第２のｐ型ＭＯＳトランジスタのドレインと第１の半導体領域との間で順方向バイアスにならなくなるため、第１の半導体領域とドレインとの間に電流が流れて読み出し電位差が小さくなるのを防ぐことができる。
【００４５】
請求項３に係る発明においては、請求項１または請求項２に係る発明の作用に加え、さらに第２のスイッチ回路を第１のスイッチ回路が導通して少ししてから再び導通させるので、この第２のスイッチ回路を介して第１の半導体領域の電位が確実に第１の電位の方に向かって変化し、第１の半導体領域の電位変化が第１のソースノードの電位変化に対し遅れて増幅速度が遅くなるのを抑制できる。
【００４６】
請求項４に係る発明においては、請求項１に係る発明の作用に加え、第２の半導体領域と第２のソースノードとの間に接続される第３のスイッチ回路も設けたので、センスアンプがセンス動作を開始するときに、第１および第２のｐ型ＭＯＳトランジスタが形成されている第２の半導体領域と中間電位にされた第２のソースノードとを第３のスイッチ回路を介して導通させ、第２のソースノードと第２の半導体領域との間で電荷を移動させて第２の半導体領域の電位を中間電位に向けて変化させることで、第２のソースノードと第２の半導体領域との間で電荷を有効に活用しつつ、第１および第２のｐ型ＭＯＳトランジスタのしきい値電圧の絶対値を小さくすることができ、これによってさらに低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができる。
【００４７】
請求項５に係る発明においては、請求項４に係る発明の作用に加え、第２の半導体領域と第４の電位ノードとの間に接続される第４のスイッチ回路を設けたので、第１のビット線と第２のビット線との間に読み出し電位差が生じるときに第２および第４のスイッチ回路を導通させて第１の半導体領域に第３の電位、第２の半導体領域に第４の電位を与えておくことで、読み出し電位差が大きくても第１および第２のｎ型ＭＯＳトランジスタのドレインと第１の半導体領域との間、第１および第２のｐ型ＭＯＳトランジスタのドレインと第２の半導体領域との間で順方向バイアスにならなくなるため、第１の半導体領域と第１または第２のｐ型ＭＯＳトランジスタのドレインとの間、第２の半導体領域と第１および第２のｎ型ＭＯＳトランジスタのドレインとの間に電流が流れて読み出し電位差が小さくなるのを防ぐことができる。
【００４８】
請求項６に係る発明においては、請求項５に係る発明の作用に加え、さらに第２のスイッチ回路を第１のスイッチ回路が導通して少ししてから再び導通させ、第４のスイッチ回路を第３のスイッチ回路が導通して少ししてから再び導通させるので、第２のスイッチ回路を介して第１の半導体領域の電位が確実に第１の電位の方に向かって変化し、第４のスイッチ回路を介して第２の半導体領域の電位が確実に第２の電位の方に向かって変化し、第１の半導体領域の電位変化が第１のソースノードの電位変化に対し遅れて増幅速度が遅くなることおよび第２の半導体領域の電位変化が第２のソースノードの電位変化に対し遅れて増幅速度が遅くなることを抑制できる。
【００４９】
請求項７に係る発明においては、請求項１から請求項６のいずれかに係る発明の作用に加え、さらに第１の半導体領域に接続されるキャパシタを設けたので、第１のソースノードと第１の半導体領域を第１のスイッチ回路を介して導通させたときの第１のソースノードの電位変化を大きくすることができ、これによって初期センス用のトランジスタがなくても初期センスでき、レイアウト面積を低減できる。
【００５０】
請求項８に係る発明においては、請求項４〜６に係る発明の作用に加え、さらに第１の半導体領域に接続される第１のキャパシタおよび第２の半導体領域に接続される第２のキャパシタを設けたので、第１のソースノードと第１の半導体領域を第１のスイッチ回路を介して導通させたときの第１のソースノードの電位変化および第２のソースノードと第２の半導体領域を第２のスイッチ回路を介して導通させたときの第２のソースノードの電位変化を大きくすることができ、これによって初期センス用のトランジスタがなくても初期センスできる。
【００５１】
請求項９に係る発明においては、請求項１から請求項６のいずれかに係る発明の作用に加え、さらに第１のソースノードに接続されるキャパシタを設けたので、第１のソースノードと第１の半導体領域を第１のスイッチ回路を介して導通させたときの第１の半導体領域の電位変化を大きくすることができ、これによって第１および第２のｎ型ＭＯＳトランジスタのしきい値電圧の絶対値が上がるのを抑制でき、さらに低電圧、高速センス動作が可能になる。
【００５２】
請求項１０に係る発明においては、請求項４から請求項６に係る発明の作用に加え、さらに第１のソースノードに接続される第１のキャパシタおよび第２のソースノードに接続される第２のキャパシタを設けたので、第１のソースノードと第１の半導体領域を第１のスイッチ回路を介して導通させたときの第１の半導体領域の電位変化および第２のソースノードと第２の半導体領域を第２のスイッチ回路を介して導通させたときの第２の半導体領域の電位変化を大きくすることができ、これによって第１および第２のｎ型ＭＯＳトランジスタ、第１および第２のｐ型ＭＯＳトランジスタのしきい値電圧の絶対値が上がるのを抑制でき、さらに低電圧、高速センス動作が可能になる。
【００５３】
請求項１１に係る発明においては、請求項１から請求項６のいずれかに係る発明の作用に加え、さらに第１のソースノードと第１の電位ノードとの間に接続される第３のセンスアンプイネーブルトランジスタを設けたので、このトランジスタにセンスアンプの初期センスをさせることで初期センスが確実に行われる。
【００５４】
請求項１２に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、センスアンプがセンス動作を開始するときに、第１および第２のｎ型ＭＯＳトランジスタが形成されている第１の半導体領域と中間電位にされた第１の共通ソース線とを第１のスイッチ回路を介して導通させ、第１の共通ソース線と第１の半導体領域との間で電荷を移動させて第１の半導体領域の電位を中間電位に向けて変化させることで、第１の共通ソース線と第１の半導体領域との間で電荷を有効に活用しつつ、第１および第２のｎ型ＭＯＳトランジスタのしきい値電圧の絶対値を小さくすることができ、これによって低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができる。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、第１のビット線と第２のビット線との間に読み出し電位差が生じるときに第２のスイッチ回路を導通させて第１の半導体領域に第３の電位を与えておくことで、読み出し電位差が大きくても第１および第２のｎ型ＭＯＳトランジスタのドレインと第１の半導体領域との間で順方向バイアスにならなくなるため、第１の半導体領域とドレインとの間で電流が流れて読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を複数のセンスアンプに対応して設けたので、各センスアンプに対応して設けるよりもレイアウト面積が低減される。
【００５５】
請求項１３に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、センスアンプがセンス動作を開始するときに、第１および第２のｐ型ＭＯＳトランジスタが形成されている第１の半導体領域と中間電位にされた第１の共通ソース線とを第１のスイッチ回路を介して導通させ、第１の共通ソース線と第１の半導体領域との間で電荷を移動させて、第１の共通ソース線と第１の半導体領域との間で電荷を有効に活用しつつ、第１および第２のｐ型ＭＯＳトランジスタのしきい値電圧の絶対値を小さくすることができ、これによって低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができる。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、第１のビット線と第２のビット線との間に読み出し電位差が生じるときに第２のスイッチ回路を導通させて第１の半導体領域に第３の電位を与えておくことで、読み出し電位差が大きくても第１および第２のｐ型ＭＯＳトランジスタのドレインと第１の半導体領域との間で順方向バイアスにならなくなるため、第１の半導体領域とドレインとの間で電流が流れて読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を複数のセンスアンプに対応して設けたので、各センスアンプに対応して設けるよりもレイアウト面積が低減される。
【００５６】
請求項１４に係る発明においては、請求項１２または１３に係る発明の作用に加え、さらに第１のスイッチ回路を複数のセンスアンプに対応して１つ設けるので、各センスアンプに対応して１つ設けるよりもレイアウト面積が低減される。
【００５７】
請求項１５に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、センスアンプがセンス動作を開始するときに、第１および第２のｎ型ＭＯＳトランジスタが形成されている第１の半導体領域と中間電位にされた第１の共通ソース線とを第１のスイッチ回路を介して導通させ、第１の共通ソース線と第１の半導体領域との間で電荷を移動させて第１の半導体領域の電位を中間電位に向けて変化させることで、第１の共通ソース線と第１の半導体領域との間で電荷を有効に活用しつつ、第１および第２のｎ型ＭＯＳトランジスタのしきい値電圧の絶対値を小さくすることができ、これによって低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができる。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に読み出し電位差が生じるときに第２のスイッチ回路を導通させて第１の半導体領域に第３の電位を与えておくことで、読み出し電位差が大きくても第１および第２のｎ型ＭＯＳトランジスタのドレインと第１の半導体領域との間で順方向バイアスにならなくなるため、第１の半導体領域とドレインとの間で電流が流れて読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を列ブロック分割領域に設けたので、第２のスイッチ回路を設けたことによるレイアウト面積の増大を抑制できる。
【００５８】
請求項１６に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、センスアンプがセンス動作を開始するときに、第１および第２のｐ型ＭＯＳトランジスタが形成されている第１の半導体領域と中間電位にされた第１の共通ソース線とを第１のスイッチ回路を介して導通させ、第１の共通ソース線と第１の半導体領域との間で電荷を移動させて、第１の共通ソース線と第１の半導体領域との間で電荷を有効に活用しつつ、第１および第２のｐ型ＭＯＳトランジスタのしきい値電圧の絶対値を小さくすることができ、これによって低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができる。第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に読み出し電位差が生じるときに第２のスイッチ回路を導通させて第１の半導体領域に第３の電位を与えておくことで、読み出し電位差が大きくても第１および第２のｐ型ＭＯＳトランジスタのドレインと第１の半導体領域との間で順方向バイアスにならなくなるため、第１の半導体領域とドレインとの間で電流が流れて読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を列ブロック分割領域に設けたので、第２のスイッチ回路を設けたことによるレイアウト面積の増大を抑制できる。
【００５９】
請求項１７に係る発明においては、請求項１６または１７に係る発明の作用に加え、第１のスイッチ回路を列ブロック分割領域に設けているので、この第１のスイッチ回路を設けたことによるレイアウト面積の増大を抑制できる。
【００６０】
請求項１８に係る発明においても、請求項１５から請求項１７のいずれかに係る発明の作用と同様に作用する。
【００６１】
請求項１９に係る発明においても、請求項１５から請求項１７のいずれかに係る発明の作用と同様に作用する。
【００６２】
請求項２０に係る発明においても、請求項１５から請求項１７のいずれかに係る発明の作用と同様に作用する。
【００６３】
請求項２１に係る発明においては、請求項１から請求項２０に係る発明の作用に加え、第１の半導体領域を絶縁層上に形成したので、第１の半導体領域の寄生容量が削減されてこの第１の半導体領域の充放電が高速化するとともに充放電により消費される電力が低減され、これによってさらに高速センスおよび低消費電力の半導体記憶装置を得ることができる。
【００６４】
請求項２２に係る発明においては、請求項４、請求項５、請求項６または請求項８に係る発明の作用に加え、第１および第２の半導体領域を絶縁層上に形成したので、第１および第２の半導体領域の寄生容量が削減されてこの第１および第２の半導体領域の充放電が高速化するとともに充放電により消費される電力が低減され、これによってさらに高速センスおよび低消費電力の半導体記憶装置を得ることができる。
【００６７】
【実施例】
実施例１．
以下にこの発明の実施例１であるDRAMについて、図１から図８に基づいて説明する。図１はこの実施例１のDRAMを示すブロック図で、図１において100 は電源電位ノード100aに与えられる電源電位VCC1(3.3V)および接地電位ノード100bに与えられるもう１つの電源電位である接地電位VSS1(0V)を受けて駆動し、接地電位VSS1を昇圧した接地電位VSS2(0.5V)を接地電位ノード100cに出力するブースタ、電源電位VCC1と接地電位VSS2の間の中間電位であるビット線プリチャージ電位VBL(=(1/2)(VCC1+VSS2))を出力するビット線プリチャージ電位発生回路、(1/2)(VCC1+VSS2)のセルプレート電位VCP を出力するセルプレート電位発生回路、電源電位VCC1を昇圧して昇圧電位VPP(7V) を出力する昇圧電位発生回路などの内部電位を発生する回路を有する内部電位発生回路群である。
【００６８】
200 は外部から与えられる外部ロウアドレスストローブ信号ext/RAS を受け、内部回路のためのロウアドレスストローブ信号/RASを出力する/RASバッファ、300 はアドレス信号Ai(i=0,1,・・・,11)および/RASバッファ200 からのロウアドレスストローブ信号/RASを受け、このロウアドレスストローブ信号/RASがＨレベルからＬレベルに変化するとアドレス信号Aiをロウアドレス信号としてラッチし、内部回路のためのロウアドレス信号RAi（アドレス信号Aiと同論理）および/RAi （アドレス信号Aiと逆論理）を出力するロウアドレスバッファ、400 はロウアドレスバッファ300 からのロウアドレス信号RAi,/RAiを受け、RA0,/RA0,RA1,/RA1 に応じて１つがＨレベルとなるロウプリデコード信号X0〜X3、RA2,/RA2,RA3,/RA3 に応じて１つがＨレベルとなるロウプリデコード信号X4〜X7、RA4,/RA4,RA5,/RA5 に応じて１つがＨレベルとなるロウプリデコード信号X8〜X11 、RA6,/RA6,RA7,/RA7 に応じて１つがＨレベルとなるロウプリデコード信号X12〜X15、RA8,/RA8〜RA11,/RA11に基づき選択された８つがＨレベルとなるブロック選択信号BSj(j=0,1,・・・,127)を出力するロウプリデコーダである。
【００６９】
500 はメモリセルアレイ（図２、図３）で、複数行および複数列に配置された16 220個のメモリセルをそれぞれが有する４つのメモリマットを有し、各メモリマットはそれぞれが512 210 個のメモリセルを有する32個のメモリセルブロックに分割され、各メモリセルブロックは複数行に配置され、それぞれが対応した行に配置される2 210 個のメモリセルに接続される256 本のワード線と、複数列に配置され、それぞれが対応した列に配置される256 個のメモリセルに接続される2 210 のビット線対とを有している。そして、各メモリセルブロックはそれぞれが128 ビット線対を有する16個の列ブロックに分割されている。
【００７０】
600 はメモリセルブロックに対応して128 個のロウデコーダブロック（図２）に分割され、各ロウデコーダブロックがロウプリデコーダ400 からのロウプリデコード信号X0〜X15 とロウデコーダブロックに対応したブロック選択信号BSj の１つを受け、選択されたロウデコーダブロックに対応する256 本のワード線のうちロウプリデコード信号X0〜X15 に応じた1 本を昇圧電位VPP レベルにするロウデコーダ、700 は外部から与えられる外部コラムアドレスストローブ信号ext/RAS を受け、内部回路のためのコラムアドレスストローブ信号/CASを出力する/CASバッファ、800 はアドレス信号Ai(i=0,1,・・・,11)および/CASバッファ700 からのコラムアドレスストローブ信号/CASを受け、このコラムアドレスストローブ信号/CASがＨレベルからＬレベルに変化するとアドレス信号Aiをコラムアドレス信号としてラッチし、内部回路のためのコラムアドレス信号CAi （アドレス信号Aiと同論理）および/CAi（アドレス信号Aiと逆論理）を出力するコラムアドレスバッファである。
【００７１】
900 はコラムアドレスバッファ800 からのコラムアドレス信号CAi,/CAiを受け、CA0,/CA0,CA1,/CA1 に応じて１つがＨレベルとなるコラムプリデコード信号Y0〜Y3、CA2,/CA2,CA3,/CA3 に応じて１つがＨレベルとなるコラムプリデコード信号Y4〜Y7、CA4,/CA4,CA5,/CA5 に応じて１つがＨレベルとなるコラムプリデコード信号Y8〜Y11 、CA6,/CA6〜CA11,/CA11に基づき選択された１つがＨレベルとなる列ブロック選択信号CBSk(k=0,1,・・・,63)を出力するコラムプリデコーダである。
【００７２】
1000は同じメモリマットに含まれる32のメモリセルブロックに共通して設けられるとともに、128 のビット線対を有する列ブロックに対応して分割される64個のコラムデコーダブロックを有し、コラムプリデコーダ900 からのコラムプリデコード信号Y0〜Y11 および列ブロック選択信号CBSkを受け、コラムプリデコード信号Y0〜Y11 に応じて１つがＨレベルとなる列選択信号CSLm(m=0,1,・・・,63)を出力してこの列選択信号CSLmに基づき各メモリセルブロックで２対のビット線を選択し、列ブロック選択信号CBSkに応じてブロック選択信号BSj によって選択された８つのメモリセルブロックの各列ブロックの中の列選択信号CSLmにより選択された２対のビット線から出力される合計256 対のビット線から読み出される256 ビットのデータから4 ビットを選択するためのデータ選択信号DSn(n=0,1,・・・,255)を出力するコラムデコーダ（図２）である。
【００７３】
1100はメモリセルブロックに対応してそれぞれが210 個のセンスアンプを含む132 個のセンスアンプブロックに分割され、132 個のセンスアンプブロックのうち124 個のセンスアンプブロックが2 つのメモリセルブロックの間に設けられて隣接した2 つのメモリセルブロックに対応して共有され、2 つのセンスアンプブロックの間に設けられた1 つのメモリブロックはこの2 つのセンスアンプブロックに対応するセンスアンプ群、ビット線を介して出力されるメモリセルのデータを出力したり、メモリセルに書き込まれるデータをビット線に伝えるためのローカルI/O 線およびグローバルI/O 線を含むI/O 回路などの回路を有するメモリセルアレイ周辺回路群（図３）である。
【００７４】
1200は/RASバッファ200 からのロウアドレスストローブ信号/RASおよびロウアドレスバッファからのロウアドレス信号RA8,/RA8〜RA11,/RA11を受け、ロウアドレスストローブ信号/RASがＬレベルに立ち下がり、ロウアドレス信号RA8,/RA8〜RA11,/RA11によって選択された8 つのメモリブロック以外のメモリブロックにおけるビット線対を対応したセンスアンプから分離するためのビット線分離信号BLIp(p=0,1,・・・,255) 、選択されたメモリセルブロックに対応したセンスアンプを活性化するためのセンスアンプイネーブル信号/PSEq,NSEq(q=0,1,・・・,131) 、選択されたメモリセルブロックに対応したセンスアンプに初期センスを行わせるためのファーストセンス信号NSEFq 、センスアンプが形成されたウェルの電位を制御するためのソース／ウェルショート制御信号NSWqおよびウェル電位固定制御信号NWFq、選択されたメモリセルブロックに対応したローカルI/O 線をグローバルI/O 線に接続するための選択信号SELqを出力するブロック関係信号発生回路である。
【００７５】
1300はロウアドレスストローブ信号/RASを受け、このロウアドレスストローブ信号/RASがＬレベルに変化するのに応じてＬレベルとなり、Ｈレベルの変化するのに応じてＨレベルとなるビット線対をプリチャージするためのプリチャージ信号PRを出力するプリチャージ信号発生回路、1400はロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASを受け、外部からライトイネーブル信号ext/WEおよびアウトプットイネーブル信号ext/OEを受け、書き込みか読み出しかを示す書き込み／読み出し制御信号WOを出力する書き込み／読み出し制御回路、1500は書き込み／読み出し制御回路1400からの書き込み／読み出し制御信号WOを受け、この信号WOが書き込みを示すときは、外部から与えられる4 ビットのデータDr(r=0,1,2,3) に応じたデータをメモリセルアレイ周辺回路群1100におけるI/O 回路に与え、信号WOが読み出しを示すときは、メモリセルアレイ周辺回路群1100におけるI/O 回路から出力されるデータに応じたデータDrを外部に出力する入出力バッファである。
【００７６】
図２は図１に示されたメモリセルアレイ500 、ロウデコーダ600 、コラムデコーダ1000、およびメモリセルアレイ周辺回路群1100の配置関係を示すブロック図で、510 はメモリマット、520 はメモリセルブロック、530 は列ブロック、540 は列ブロック分割領域、610 はロウデコーダブロック、1010はコラムデコーダブロック、1110はセンスアンプブロック、1121は列ブロック分割領域540 に設けられ、それぞれが8 つのメモリセルブロック520 に対応し、対応した8 つのメモリセルブロック520 における同じ列ブロック530 に対して両側に2 対づつ（図では1 本の線で1 対を表している）配置されるグローバルＩ／Ｏ線対である。
【００７７】
図３はメモリセルブロック520 における１つの列ブロック530 およびその周辺の回路を示す回路図で、図３において521 は複数行および複数列に配置されるメモリセル（図４）、522 は複数行に16の列ブロック530 にわたって各メモリセルブロック520 に対して256 本配置され、対応した行に配置された2 210 のメモリセル521 に接続されるワード線、523 は複数列に配置され、対応した列に配置された256 のメモリセル521 に接続されるビット線対で、それぞれがビット線523aおよび523bを有する。1110a は電源電位VCC1が与えられる電源電位ノード100aに接続される電源電位線、1110b は接地電位VSS1が与えられる接地電位ノード100bに接続される接地電位線、1110c は接地電位VSS1を昇圧した接地電位VSS2が与えられる接地電位ノード、1110d はそれぞれが各センスアンプブロック1110に対応して設けられるｐチャネル共通ソース線、1110e はそれぞれが各センスアンプブロック1110に対応して設けられるｎチャネル共通ソース線、1110f はビット線プリチャージ電位VBL が供給されるプリチャージ電位線、1111はビット線対523 に接続され、ｐチャネル共通ソース線1110d およびｎチャネル共通ソース線1110e のそれぞれから電位を受けて駆動し、ビット線対523 に生じた微小電位差を増幅して一方を電源電位VCC1に、他方を接地電位VSS2にするためのセンスアンプ（図４）である。
【００７８】
1112a は電源電位線1110a とｐチャネル共通ソース線1110d との間に接続され、ゲートにｐチャネルセンスアンプイネーブル信号/PSEq を受けるｐチャネルセンスアンプイネーブルトランジスタ、1112b は接地電位線1110c とｎチャネル共通ソース線1110e との間に接続され、ゲートにｎチャネルセンスアンプイネーブル信号NSEqを受けるｎチャネルセンスアンプイネーブルトランジスタ、1112c は接地電位線1110c とｎチャネル共通ソース線1110e との間に接続され、ゲートにファーストセンス信号NSEFq を受け、ｎチャネルセンスアンプイネーブルトランジスタ1112b よりもチャネル幅W とチャネル長L の比W/L が小さい初期センスをおこなうためのｎチャネルセンスアンプイネーブルトランジスタ、1113はｎチャネル共通ソース線1110e とセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されるｐ型ウェル1111a との間に接続され、ゲートにソース／ウェルショート制御信号NSWqを受けるｎチャネルＭＯＳトランジスタ1113a を有し、ソース／ウェルショート制御信号NSWqによって導通・非導通が制御されるスイッチ回路、1114はｐ型ウェル1111a と接地電位線1110b との間に接続され、ゲートにウェル電位固定制御信号NWFqを受けるｎチャネルＭＯＳトランジスタ1114a を有し、ウェル電位固定制御信号NWFqによって導通・非導通が制御されるスイッチ回路である。
【００７９】
1115はビット線対523 に接続され、ビット線プリチャージ電位VBL およびプリチャージ信号PRを受け、プリチャージ信号PRがＨレベルになるとビット線対523 における各ビット線523aおよび523bの電位BL,/BLをビット線プリチャージ電位VBL にプリチャージするビット線プリチャージ回路（図４）、1116はｐチャネル共通ソース線1110d およびｎチャネル共通ソース線1110e に接続され、ビット線プリチャージ電位VBL およびプリチャージ信号PRを受け、プリチャージ信号PRがＨレベルになるとｐチャネル共通ソース線1110d およびｎチャネル共通ソース線1110e の電位PCSqおよびNCSqをビット線プリチャージ電位VBL にプリチャージする共通ソース線プリチャージ回路（図４）である。
【００８０】
1121はグローバルI/O 線対で、各グローバルI/O 線対1121はグローバルI/O 線1121a および1121b を有している。1122はローカルI/O 線対で、各ローカルI/O 線対1122はローカルI/O 線1122a および1122b を有し、各センスアンプブロック1110における列ブロック530 に対応して設けられる。1123は対応するグローバルI/O 線対1121とローカルI/O 線対1122との間に接続され、選択信号SELqを受けてこの選択信号SELqがＨレベルになると対応するグローバルI/O 線対1121とローカルI/O 線対1122とを導通させるグローバルI/O ゲート回路で、ｎチャネルＭＯＳトランジスタ1123a および1123b を有する。1124は対応するローカルI/O 線対1122とビット線対523 との間に接続され、列選択信号CSLmを受けてこの列選択信号CSLmがＨレベルとなると対応するローカルI/O 線対1122とビット線対523 とを導通させるローカルI/O ゲート回路で、ｎチャネルＭＯＳトランジスタ1124a および1124b を有する。1125は対応するビット線対523 とセンスアンプ1111との間に接続され、ビット線分離信号BLIpを受け、このビット線分離信号BLIpがＨレベルになると対応するビット線対523 とセンスアンプ1111とを分離させるビット線分離回路で、ｎチャネルＭＯＳトランジスタ1125a および1125b を有する。
【００８１】
図４は図３におけるメモリセルブロック520 およびセンスアンプブロック1110をさらに詳しく示した回路図で、図４においてメモリセル521 は一方の電極にセルプレート電位VCP を受けるキャパシタ521aおよびビット線523aまたは523bとキャパシタ521aとの間に接続されるｎチャネルメモリトランジスタ521bを有する。センスアンプ1111はビット線523aとｎチャネル共通ソース線1110e との間に接続され、ゲートがビット線523bに接続されるｎチャネルＭＯＳトランジスタ1111b と、ビット線523bとｎチャネル共通ソース線1110e との間に接続され、ゲートがビット線523aに接続されるｎチャネルＭＯＳトランジスタ1111c と、ビット線523aとｐチャネル共通ソース線1110d との間に接続され、ゲートがビット線523bに接続されるｐチャネルＭＯＳトランジスタ1111d と、ビット線523bとｐチャネル共通ソース線1110d との間に接続され、ゲートがビット線523aに接続されるｐチャネルＭＯＳトランジスタ1111e とを有し、同じセンスアンプブロック1110に属するセンスアンプ1111のｎチャネルＭＯＳトランジスタ1111b および1111c は同じｐ型ウェル1111a に形成され、属するセンスアンプブロック1110が異なれば異なるウェルに形成される。
【００８２】
また、ビット線プリチャージ回路1115はビット線523aと523bとの間に接続され、ゲートにプリチャージ信号PRを受けるｎチャネルイコライズトランジスタ1115a と、ビット線523aとプリチャージ電位線1110f との間に接続され、ゲートにプリチャージ信号PRを受けるｎチャネルプリチャージトランジスタ1115b と、ビット線523bとプリチャージ電位線1110f との間に接続され、ゲートにプリチャージ信号PRを受けるｎチャネルプリチャージトランジスタ1115c とを有する。共通ソース線プリチャージ回路1116はｐチャネル共通ソース線1110d とｎチャネル共通ソース線1110e との間に接続され、ゲートにプリチャージ信号PRを受けるｎチャネルイコライズトランジスタ1116a と、ｐチャネル共通ソース線1110d とプリチャージ電位線1110f との間に接続され、ゲートにプリチャージ信号PRを受けるｎチャネルプリチャージトランジスタ1116b と、ｎチャネル共通ソース線1110e とプリチャージ電位線1110f との間に接続され、ゲートにプリチャージ信号PRを受けるｎチャネルプリチャージトランジスタ1116c とを有する。
【００８３】
図５はブロック関係信号発生回路1200におけるソース／ウェルショート制御信号NSWqおよびウェル電位固定制御信号NWFqを発生するウェル電位制御回路1210を示す回路図で、図５において1211は各センスアンプブロック1110に対応し、RA8,/RA8〜RA11,/RA11に基づき選択されるメモリセルブロック520 の両側に位置するセンスアンプブロック1110に対応するものがＨレベルとなるセンスアンプブロック選択信号SBSqを受け、これを反転遅延したウェル電位固定制御信号NWFqを出力する反転遅延回路、1212はウェル電位固定制御信号NWFqを受け、これを反転遅延したソース／ウェルショート制御信号NSWqを出力する反転遅延回路である。
【００８４】
図６は図４に示されたセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b,1111c およびスイッチ回路1113におけるｎチャネルＭＯＳトランジスタ1113a が形成された半導体基板の簡略化した断面図で、図６において2000はｐ型の半導体基板、2010は半導体基板2000に形成されたｎ型ウェル、2010a はｎ型ウェル2010に形成され、電源電位ノード100aに接続されるｎ+ 型拡散領域で、このｎ+ 型拡散領域2010a を介してｎ型ウェル2010の電位は電源電位VCC1に固定される。1111a はｎ型ウェル2010に形成され、センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b,1111c およびスイッチ回路1113におけるｎチャネルＭＯＳトランジスタ1113a が形成されるｐ型ウェル、1111aaはこのｐ型ウェル1111a に形成されたｐ+ 型拡散領域で、このｐ+ 型拡散領域1111aaを介してｐ型ウェル1111a にウェル電位PWq が与えられる。
【００８５】
センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b はｐ型ウェル1111a に形成され、ビット線523aに接続されるｎ+ 型拡散領域からなる一方のソース／ドレイン1111baと、ｐ型ウェル1111a に形成され、ｎチャネル共通ソース線1110e に接続されるｎ+ 型拡散領域からなる他方のソース／ドレイン1111bbと、ｐ型ウェル1111a における一方および他方のソース／ドレイン1111baおよび1111bbに挟まれた部分とゲート絶縁膜1111bcを介して対向して形成されるゲート1111bdとを有し、ｎチャネルＭＯＳトランジスタ1111c はｐ型ウェル1111a に形成され、ビット線523bに接続されるｎ+ 型拡散領域からなる一方のソース／ドレイン1111caと、ｐ型ウェル1111a に形成され、ｎチャネル共通ソース線1110e に接続されるｎ+ 型拡散領域からなり、ｎチャネルＭＯＳトランジスタ1111b の他方のソース／ドレイン1111bbと共有される他方のソース／ドレイン1111cbと、ｐ型ウェル1111a における一方および他方のソース／ドレイン1111caおよび1111cbに挟まれた部分とゲート絶縁膜1111bcを介して対向して形成されるゲート1111bdとを有する。
【００８６】
スイッチ回路1113におけるｎチャネルＭＯＳトランジスタ1113a はｐ型ウェル1111a に形成され、ｎチャネル共通ソース線1110e に接続されるｎ+ 型拡散領域からなる一方のソース／ドレイン1113aaと、ｐ型ウェル1111a に形成され、ｐ型拡散領域1111aaを介してｐ型ウェル1111a に接続されるｎ+ 型拡散領域からなる他方のソース／ドレイン1113abと、ｐ型ウェル1111a における一方および他方のソース／ドレイン1113aaおよび1113abに挟まれた部分とゲート絶縁膜1113acを介して対向して形成され、ソース／ウェルショート制御信号NSWqを受けるゲート1113adとを有する。
【００８７】
図７はメモリセルブロック520 におけるワード線522 のワード線延在方向での簡略化した断面図で、図７において2020はｐ型の半導体基板に形成されたｎ型ウェル、2030はこのｎ型ウェル2020に形成されるｐ型ウェル、2031はこのｐ型ウェルに形成される絶縁体からなる素子分離領域である。ワード線522 は下層に位置し、ｐ型ウェル2030とゲート絶縁膜521ba を介して対向した部分がメモリセル521 におけるメモリトランジスタ521bのゲートとなり、ポリシリコンによって形成された下層部分522aと、層間絶縁膜2040上に形成されて上層に位置し、下層部分522aよりも抵抗値の小さい金属（この実施例ではアルミニウム）によって形成され、列ブロック分割領域540 におけるワード線シャント領域541 でコンタクトホール522ba を介して列ブロック530 （128 ビット線対523 ）ごとに下層部分522aに接続される上層部分522bとを有する。このように抵抗値の小さい上層部分522bを設けることによってワード線522 の信号伝達遅延が抑制されている。そして、グローバルI/O 線対1121は層間絶縁膜2050上に、列ブロック分割領域540 内に設けられ、列選択線1010も層間絶縁膜2050上のグローバルＩ／Ｏ線対1121と同じ層に形成される。
【００８８】
次に、以上のように構成されたDRAMの読み出し動作について図８に基づき説明する。まず、ロウアドレスストローブ信号ext/RAS が図８の（ａ）に示すように時刻ｔ0 でＨレベルからＬレベルに立ち下がるまでは、ワード線522 の電位WLs は図８の（ｆ）に示すように全てVSS1で、メモリセル521 におけるｎチャネルメモリトランジスタ521bは非導通状態となりメモリセル521 はデータを保持した状態を保っている。ビット線分離信号BLIpは図８の（ｅ）に示すように全て昇圧電位VPP で、全ビット線対523 が対応するセンスアンプ1111およびプリチャージ回路1115に接続された状態となっており、また、プリチャージ信号PRは図８の（ｄ）に示すようにＨレベルとなっているので、これを受けてビット線プリチャージ回路1115はビット線523aおよび523bの電位BLt,/BLt(t=0,1,・・・,127) を図８の（ｐ）に示すように(1/2)(VCC1+VSS2)のプリチャージ電位VBL にプリチャージしており、共通ソース線プリチャージ回路1116はｐチャネル共通ソース線1110d およびｎチャネル共通ソース線1110e の電位PCSqおよびNCSqを図８の（ｍ）に示すようにプリチャージ電位VBL にプリチャージしている。
【００８９】
また、ファーストセンス信号NSEFq 、ｎチャネルセンスアンプイネーブル信号NSEqおよびｐチャネルセンスアンプイネーブル信号/PSEq はそれぞれ図８の（ｊ）および（ｋ）に示すようにそれぞれＬレベル(VSS1)、ＬレベルおよびＨレベル(VCC1)となっているため、ｐチャネル共通ソース線1110d の電位PCSqおよびｎチャネル共通ソース線1110e の電位NCSqは共に図８の（ｍ）に示すようにプリチャージ電位VBL のままで、センスアンプ1111には電源電位VCC1および接地電位VSS2が供給されず、このセンスアンプ1111は全て非活性化されている。また、ソース／ウェルショート制御信号NSWqおよびウェル電位固定制御信号NWFqはそれぞれ図８の（ｈ）および（ｉ）に示すようにＬレベルおよびＨレベルなので、これを受けるスイッチ回路1113におけるｎチャネルＭＯＳトランジスタ1113a およびスイッチ回路1114におけるｎチャネルＭＯＳトランジスタ1114a はそれぞれ非導通状態および導通状態となっており、センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されたｐ型ウェル1111a とｎチャネル共通ソース線1110e とは非導通状態、ｐ型ウェル1111a と接地電位線1110b とは導通状態となっており、このｐ型ウェルの電位PWq は図８の（ｎ）に示すように接地電位VSS1となっている。
【００９０】
さらに、列選択信号CSLmは図８の（ｑ）に示すように全てＬレベルで、ビット線対523 とローカルI/O 線対1122とが分離され、選択信号SELqも図８の（ｇ）に示すように全てＬレベルでローカルI/O 線対1122とグローバルI/O 線対1121とが分離されている。このとき、入出力バッファ1500は書き込み／読み出し制御回路1400により非活性化されているので出力されているデータDrは図８の（ｒ）に示すようにハイインピーダンス状態となっている。
【００９１】
そしてロウアドレスストローブ信号ext/RAS が図８の（ａ）に示すように時刻ｔ0 でＬレベルに立ち下げられると、/RASバッファ200 から出力されるロウアドレスストローブ信号/RASもＬレベルとなり、ロウアドレスバッファ300 はアドレス信号Aiをラッチしてロウアドレス信号RAi,/RAiを出力し、ブロック関係信号発生回路1200は図８の（ｅ）に示すように時刻ｔ1 でロウアドレス信号RAi,/RAiにより選択されたビット線分離信号BLIpを昇圧電位VPP のまま維持し、非選択のビット線分離信号BLIpをＬレベルに立ち下げ、これを受けて非選択のビット線対523 はビット線分離回路1125によりセンスアンプ1111およびビット線プリチャージ回路1115から分離される。また、プリチャージ信号発生回路1300はプリチャージ信号PRを図８の（ｄ）に示すように時刻ｔ0 から所定期間経過した時刻ｔ1 でＬレベルに立ち下げ、これを受けてビット線プリチャージ回路1115はビット線523aおよび523bのプリチャージを中断し、共通ソース線プリチャージ回路1116もｐチャネル共通ソース線1110d およびｎチャネル共通ソース線1110e のプリチャージを中断する。
【００９２】
そして、ロウアドレスストローブ信号ext/RAS の立ち下がりエッジでDRAM内部に取り込まれたロウアドレス信号RAi,/RAiに応じて選択されたメモリセルブロック520 における選択されたワード線522 の電位WLs が図８の（ｆ）に示すように昇圧電位VPP に立ち上がり、ロウアドレス信号RAi,/RAiに応じた選択信号SELqが図８の（ｇ）に示すように時刻ｔ2 でＨレベルに立ち上がり、選択されたローカルI/O 線対1122とこれに対応するグローバルI/O 線対1121とがグローバルI/O ゲート回路1123により接続される。
【００９３】
そして、選択されたワード線522 に接続されたメモリセル521 におけるｎチャネルメモリトランジスタ521bが導通状態となり、キャパシタ521aの他方電極とビット線523aまたは523bとの間で電荷の授受が行われ、ビット線523aまたは523bの電位BLt,/BLtが図８の（ｐ）に示すようにメモリセル521 におけるキャパシタ521aに記憶されていたＨレベル(VCC1)またはＬレベル(VSS2)のデータに応じてプリチャージ電位VBL よりもわずかに上昇または下降する。次いでウェル電位固定制御信号NWFqが図８の（ｉ）に示すように時刻ｔ3 でＬレベルになり、これを受けてスイッチ回路1114におけるｎチャネルＭＯＳトランジスタ1114a は非導通状態となりセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111d が形成されているｐ型ウェル1111a と接地電位線1110b とが切り離される。
【００９４】
そして、ソース／ウェルショート制御信号NSWqが図８の（ｈ）に示すように時刻ｔ4 でＨレベルに立ち上がり、これを受けてスイッチ回路1113におけるｎチャネルＭＯＳトランジスタ1113a が導通状態となりセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a とｎチャネル共通ソース線1110e とが導通し、ｎチャネル共通ソース線1110e に付随する寄生容量に蓄えられていた電荷がｐ型ウェル1111a に付随する寄生容量に流れ込み、ｎチャネル共通ソース線1110e の電位NCSqは図８の（ｍ）に示すようにビット線プリチャージ電位VBL からΔV1だけ低下し、ｐ型ウェル1111a の電位PWq は図８の（ｎ）に示すようにVSS1からΔV2だけ上昇し、ｎチャネル共通ソース線1110e の電位NCSqに等しくなる。
【００９５】
そして、ファーストセンス信号NSEFq が図８の（ｊ）に示すように時刻ｔ5 でＨレベルへ立ち上がるとサイズの小さい初期センス用のｎチャネルセンスアンプイネーブルトランジスタ1112c が導通状態となり、ｎチャネル共通ソース線1110e がゆっくり放電されることでセンスアンプ1111は感度良くセンス動作をおこない、次いでセンスアンプイネーブル信号NSEqおよび/PSEq が図８の（ｋ）に示すように時刻ｔ6 でそれぞれＨレベルおよびＬレベルとなると、サイズの大きいｎチャネルセンスアンプイネーブルトランジスタ1112b およびｐチャネルセンスアンプイネーブルトランジスタ1112a が導通状態となり、ｐチャネル共通ソース線1110d の電位PCSqおよびｎチャネル共通ソース線1110e の電位NCSqがそれぞれ図８の（ｍ）に示すように急速に電源電位VCC1に充電および接地電位VSS2に放電されることで、センスアンプ1111は高速にアンプ動作をおこないビット線523aおよび523bのうちのわずかに電位の高かった方が図８の（ｐ）に示すように電源電位VCC1に、電位の低かった方が接地電位VSS2に増幅される。
【００９６】
このとき、スイッチ回路1113におけるｎチャネルＭＯＳトランジスタ1113a を介してセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されたｐ型ウェル1111a とｎチャネル共通ソース線1110e とは導通しているので、このｐ型ウェルの電位PWq も図８の（ｎ）に示すようにｎチャネル共通ソース線1110e の電位NCSqの低下に追随して接地電位VSS2に低下する。
【００９７】
そして、コラムアドレスストローブ信号ext/CAS が図８の（ｂ）に示すように時刻ｔ7 でＬレベルに立ち下げられると、/CASバッファ700 から出力されるコラムアドレスストローブ信号/CASもＬレベルとなり、これを受けるコラムアドレスバッファ800 はアドレス信号Aiをラッチしてコラムアドレス信号CAi,/CAiを出力し、このコラムアドレス信号CAi,/CAiに応じて選択された列選択信号CSLmが図８の（ｑ）に示すように時刻ｔ8 でＨレベルとなり、Ｈレベルとなった列選択信号CSLmに対応するビット線対523 が対応するローカルI/O 線対1122にローカルI/O ゲート回路1124により選択接続され、センスアンプ1111により増幅されたビット線対523 の電位差がローカルI/O 線対1122を介してグローバルI/O 線対1121に伝達される。
【００９８】
さらに、入出力バッファ1500は書き込み／読み出し制御回路1400によりデータを出力するように活性化され、グローバルI/O 線対1121から伝達されるメモリセルに記憶されていたデータのうち、データ選択信号DSn で選択されたデータに応じて4 ビットのデータDrを図８の（ｒ）に示すように時刻ｔ9 で出力する。
【００９９】
以上のようにこの実施例１のDRAMにおいては、センスアンプ1111がセンス動作を開始するときに、センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a とｎチャネル共通ソース線1110e とをスイッチ回路1113を介して導通させ、ｎチャネル共通ソース線1110e に蓄積されている電荷をｐ型ウェル1111a に移動させてｎチャネル共通ソース線1110e に蓄積されている電荷を有効に利用しつつｐ型ウェル1111a の電位を上昇させているので、このｐ型ウェル1111a の充放電による消費電力が低減される。
【０１００】
また、センスアンプ1111がセンス動作を開始するときに、センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a とｎチャネル共通ソース線1110e とを導通させ、ｎチャネルＭＯＳトランジスタ1111b および1111c のバックゲート・ソース間の電圧を0 としているので、このｎチャネルＭＯＳトランジスタ1111b および1111c のしきい値電圧はｐ型ウェル1111a を接地電位VSS1に固定しておくよりも小さくなり、これによって低電源電位および高速センス動作可能なDRAMを得ることができる。
【０１０１】
また、ワード線522 の電位WLs が立ち上がったときにビット線532aと532bとの間に生じる読み出し電位差がセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c のドレインとこのｎチャネルＭＯＳトランジスタ1111b および1111c が形成されたｐ型ウェル1111a との間の接合電圧（約0.6V）より大きくなっても、このときｐ型ウェル1111a の電位PWq はスイッチ回路1114により接地電位VSS1となっているため、ｎチャネルＭＯＳトランジスタ1111b および1111c のドレインとｐ型ウェル1111a との間で順方向バイアスにならないため、ｐ型ウェル1111a からドレインに電荷が流れ込んで読み出し電位差が小さくなることがない。
【０１０２】
さらに、スイッチ回路1113および1114を各センスアンプ1111ごとに配置しているため、センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a 内での電位のかたよりがなくなり、つまりｐ型ウェル1111a の抵抗によりｐ型ウェル1111a 内の電位が安定するまで時間がかかるのが抑制され、また、ｐ型ウェル1111a がノイズを受けてもすぐに元の電位に戻り、センスアンプ1111が安定して動作することでこのセンスアンプ1111の制御性を高めることができる。
【０１０３】
なお、この実施例１ではスイッチ回路1113および1114をｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路をｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。
また、この実施例１では接地電位VSS1(0V)と昇圧した接地電位VSS2(0.5V)とで区別したが、これを区別せずに接地電位VSS1のみを用いても、接地電位VSS2のみを用いても同様の効果を奏する。
さらに、この実施例１ではスイッチ回路1113および1114をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けても、ｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
【０１０４】
実施例２．
次にこの発明の実施例２であるDRAMについて図９から図１１に基づいて説明する。図９はこの実施例２のDRAMを示すブロック図であり、図１に示された実施例１のDRAMのブロック図と異なる点はブロック関係信号発生回路1200があらたにファーストセンス信号NSEFq 、ソース／ウェルショート制御信号NSWqおよびウェル電位固定信号NWFqと論理が反転したファーストセンス信号/PSEFq、ソース／ウェルショート制御信号/PSWq およびウェル電位固定信号/PWFq を出力している点、メモリセルアレイ周辺回路群1100におけるセンスアンプブロック1110の構成が異なる点、内部電位発生回路群100 が電源電位VCC1(3.3V)を降圧した電源電位VCC2(2.8V)を電源電位ノード100dに供給している点およびプリチャージ電位VBL が(1/2)(VCC2+VSS2)とされ（実施例１では(1/2)(VCC1+VSS2)）、ビット線がVCC2とVSS2との間で変化する（実施例１ではVCC1とVSS2との間で変化）点である。以下、実施例１と同じものには同じ符号を付して説明を省略する。
【０１０５】
図１０はこの実施例２におけるセンスアンプブロック1110およびその周辺の回路図を示しており、図１０において、1110g は電源電位ノード100dに接続される電源電位線で、ｐチャネルセンスアンプイネーブルトランジスタ1112a はｐチャネル共通ソース線1110d と電源電位線1110g との間に接続されている。1112d はｐチャネル共通ソース線1110d と電源電位線1110g との間に接続され、ゲートにファーストセンス信号/PSEFqを受け、ｐチャネルセンスアンプイネーブルトランジスタ1112a よりもチャネル幅W とチャネル長L の比W/L が小さい初期センスをおこなうためのｐチャネルセンスアンプイネーブルトランジスタ、1117はｐチャネル共通ソース線1110d とセンスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d および1111e が形成されるｎ型ウェル1111f との間に接続され、ゲートにソース／ウェルショート制御信号/PSWq を受けるｐチャネルＭＯＳトランジスタ1117a を有し、ソース／ウェルショート制御信号/PSWq によって導通・非導通が制御されるスイッチ回路、1118はｎ型ウェル1111f と電源電位線1110a との間に接続され、ゲートにウェル電位固定制御信号/PWFq を受けるｐチャネルＭＯＳトランジスタ1118a を有し、ウェル電位固定制御信号/PWFq によって導通・非導通が制御されるスイッチ回路である。
【０１０６】
これらの新たに付加されたｐチャネルセンスアンプイネーブルトランジスタ1112d 、スイッチ回路1117および1118はそれぞれｎチャネルセンスアンプイネーブルトランジスタ1112c 、スイッチ回路1113および1114と同様に導通状態または非導通状態となる。また、同じセンスアンプブロック1110に属するセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c は同じｐ型ウェル1111a に形成され、同じセンスアンプブロック1110に属するセンスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d および1111e は同じｎ型ウェル1111f に形成され、これらのセンスアンプを構成する素子は属するセンスアンプブロック1110が異なれば異なるウェルに形成される。
【０１０７】
図１１はセンスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d,1111e およびスイッチ回路1117におけるｐチャネルＭＯＳトランジスタ1117a が形成された半導体基板の簡略化した断面図で、ｎ型ウェル1111f はｐ型の半導体基板2000に形成されている。図１１において、1111faはｎ型ウェル1111f に形成されたｎ+ 型拡散領域で、このｎ+ 型拡散領域1111faを介してｎ型ウェル1111f にウェル電位NWq が与えられる。
【０１０８】
センスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d はｎ型ウェル1111f に形成され、ビット線523aに接続されるｐ+ 型拡散領域からなる一方のソース／ドレイン1111daと、ｎ型ウェル1111f に形成され、ｐチャネル共通ソース線1110d に接続されるｐ+ 型拡散領域からなる他方のソース／ドレイン1111dbと、ｎ型ウェル1111f における一方および他方のソース／ドレイン1111daおよび1111dbに挟まれた部分とゲート絶縁膜1111dcを介して対向して形成されるゲート1111ddとを有し、ｐチャネルＭＯＳトランジスタ1111e はｎ型ウェル1111f に形成され、ビット線523bに接続されるｐ+ 型拡散領域からなる一方のソース／ドレイン1111eaと、ｎ型ウェル1111f に形成され、ｐチャネル共通ソース線1110d に接続されるｐ+ 型拡散領域からなり、ｐチャネルＭＯＳトランジスタ1111d の他方のソース／ドレイン1111dbと共有される他方のソース／ドレイン1111ebと、ｎ型ウェル1111f における一方および他方のソース／ドレイン1111eaおよび1111ebに挟まれた部分とゲート絶縁膜1111ecを介して対向して形成されるゲート1111edとを有する。
【０１０９】
スイッチ回路1117におけるｐチャネルＭＯＳトランジスタ1117a はｎ型ウェル1111f に形成され、ｐチャネル共通ソース線1110d に接続されるｐ+ 型拡散領域からなる一方のソース／ドレイン1117aaと、ｎ型ウェル1111f に形成され、ｎ型拡散領域1111faを介してｎ型ウェル1111f に接続されるｐ+ 型拡散領域からなる他方のソース／ドレイン1117abと、ｎ型ウェル1111f における一方および他方のソース／ドレイン1117aaおよび1117abに挟まれた部分とゲート絶縁膜1117acを介して対向して形成され、ソース／ウェルショート制御信号/PSWq を受けるゲート1117adとを有する。
【０１１０】
以上のように構成されたこの実施例２のDRAMでも実施例１と同様の効果を奏し、さらに、センスアンプ1111がセンス動作を開始するときに、センスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d および1111e が形成されているｎ型ウェル1111f とｐチャネル共通ソース線1110d とをスイッチ回路1117を介して導通させ、ｎ型ウェル1111f に蓄積されている電荷をｐチャネル共通ソース線1110d に移動させてｎ型ウェル1111f に蓄積されている電荷を有効に利用しつつｎ型ウェル1111f の電位を低下させているので、このｎ型ウェル1111f の充放電による消費電力が低減される。
【０１１１】
また、センスアンプ1111がセンス動作を開始するときに、センスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d および1111e が形成されているｎ型ウェル1111f とｐチャネル共通ソース線1110d とを導通させ、ｐチャネルＭＯＳトランジスタ1111d および1111e のバックゲート・ソース間の電圧を0 としているので、このｐチャネルＭＯＳトランジスタ1111d および1111e のしきい値電圧の絶対値はｎ型ウェル1111f を電源電位VCC1に固定しておくよりも小さくなり、これによって低電源電位および高速センス動作可能なDRAMを得ることができる。
【０１１２】
また、ワード線522 の電位WLs が立ち上がったときにビット線532aと532bとの間に生じる読み出し電位差がセンスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d および1111e のドレインとこのｐチャネルＭＯＳトランジスタ1111d および1111e が形成されたｎ型ウェル1111f との間の接合電圧（約0.6V）より大きくなっても、このときｎ型ウェル1111f の電位NWq はスイッチ回路1118により電源電位VCC1となっているため、ｐチャネルＭＯＳトランジスタ1111d および1111e のドレインとｎ型ウェル1111f との間で順方向バイアスにならないため、ドレインからｎ型ウェル1111f に電荷が流れ込んで読み出し電位差が小さくなることがない。
【０１１３】
さらに、スイッチ回路1117および1118を各センスアンプ1111ごとに配置しているため、センスアンプ1111におけるｐチャネルＭＯＳトランジスタ1111d および1111e が形成されているｎ型ウェル1111f 内での電位のかたよりがなくなり、つまりｎ型ウェル1111f の抵抗によりｎ型ウェル1111f 内の電位が安定するまで時間がかかるのが抑制され、また、ｎ型ウェル1111f がノイズを受けてもすぐに元の電位に戻り、センスアンプ1111が安定して動作することでこのセンスアンプ1111の制御性を高めることができる。
【０１１４】
なお、この実施例２では接地電位VSS1(0V)と昇圧した接地電位VSS2(0.5V)とで区別したが、これを区別せずに接地電位VSS1のみを用いても、接地電位VSS2のみを用いても同様の効果を奏する。
また、この実施例２では電源電位VCC1(3.3V)と降圧した電源電位VCC2(2.8V)とで区別したが、これを区別せずに電源電位VCC1のみを用いても、電源電位VCC2のみを用いても同様の効果を奏する。
さらに、この実施例２ではスイッチ回路1113、1114、1117および1118をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けても、ｐ型ウェル1111a およびｎ型ウェル1111f 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
【０１１５】
実施例３．
次にこの発明の実施例３であるDRAMについて、図１２および図１３に基づいて説明する。この実施例３のDRAMが実施例１におけるDRAMと異なる点は、ブロック関係信号発生回路1200がファーストセンス信号NSEFq を出力しない点、およびメモリセル周辺回路群1100におけるセンスアンプブロック1110の構成が異なる点である。以下、実施例１と同じものには同じ符号を付して説明を省略する。
【０１１６】
図１２はこの実施例３のセンスアンプブロック1110およびその周辺の回路図を示しており、図１０において、図４に示された実施例１におけるセンスアンプブロック1110と異なる点は、初期センス用のセンスアンプイネーブルトランジスタ1112c が省略された点である。これは、センス時にｎチャネル共通ソース線1110e とセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されたｐ型ウェル1111a とを導通させたとき、ｎチャネル共通ソース線1110e からｐ型ウェル1111a に電荷が移動してこのｎチャネル共通ソース線1110e の電位NCSqが低下するので、これを利用してゆっくりｎチャネル共通ソース線1110e を放電する初期センスをおこなってしまおうという考えから初期センス用のトランジスタを省略したものである。
【０１１７】
この実施例３においても図１３に示すように図８に示された実施例１のDRAM動作と、ファーストセンス信号NSEFq がない点を除いてはほぼ同様の動作をし、実施例１と同様の効果を奏し、さらに初期センス用のｎチャネルセンスアンプイネーブルトランジスタを省略したのでレイアウト面積の小さいDRAMを得ることができる。
【０１１８】
なお、この実施例３ではスイッチ回路1113および1114をｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路をｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。
また、この実施例３では接地電位VSS1(0V)と接地電位VSS2(0.5V)とで区別したが、これを区別せず接地電位VSS1のみを用いても、接地電位VSS2のみを用いても同様の効果を奏する。
また、この実施例３ではスイッチ回路1113および1114をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けても、センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
【０１１９】
実施例４．
次にこの発明の実施例４であるDRAMについて図１４に基づいて説明する。図１４はこの実施例４のDRAMにおけるセンスアンプブロック1110およびその周辺回路を示す回路図であり、図１０に示された実施例２のDRAMにおけるセンスアンプブロック1110と異なる点は実施例３と同じ技術思想から初期センス用のセンスアンプイネーブルトランジスタ1112c および1112d を省略している点である。
【０１２０】
この実施例４においても実施例２のDRAM動作と、ファーストセンス信号NSEFq および/PSEFqがない点を除いてはほぼ同様の動作をし、実施例２と同様の効果を奏し、さらに初期センス用のｎチャネルおよびｐチャネルセンスアンプイネーブルトランジスタを省略したのでレイアウト面積の小さいDRAMを得ることができる。
【０１２１】
なお、この実施例４では接地電位VSS1(0V)と昇圧した接地電位VSS2(0.5V)とで区別したが、これを区別せずに接地電位VSS1のみを用いても、接地電位VSS2のみを用いても同様の効果を奏する。
また、この実施例４では電源電位VCC1(3.3V)と降圧した電源電位VCC2(2.8V)とで区別したが、これを区別せずに電源電位VCC1のみを用いても、電源電位VCC2のみを用いても同様の効果を奏する。
さらに、この実施例４ではスイッチ回路1113、1114、1117および1118をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けても、ｐ型ウェル1111a およびｎ型ウェル1111f 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
【０１２２】
実施例５．
次にこの発明の実施例５であるDRAMについて図１５から図１７に基づき説明する。この実施例５のDRAMが実施例１におけるDRAMと異なる点は、ブロック関係信号発生回路1200におけるソース／ウェルショート制御信号NSWqおよびウェル電位固定制御信号NWFqを発生するウェル電位制御回路1210の構成とウェル電位固定制御信号NWFqの波形が異なる点、およびメモリセル周辺回路群1100におけるセンスアンプブロック1110の構成が異なる点である。以下、実施例１と同じものには同じ符号を付して説明を省略する。
【０１２３】
図１５はこの実施例５のセンスアンプブロック1110およびその周辺の回路図を示しており、図１５において図４に示された実施例１におけるセンスアンプブロック1110と異なる点は、図４では接地電位VSS1と接地電位VSS2を区別していたのに対し、図１５ではこれを区別せず接地電位VSS2のみを使用している点である。また、図１６はウェル電位制御回路1210の回路図で、図１６において1213はセンスアンプブロック選択信号SBSqを受けてこの遅延信号を出力する遅延回路で、インバータ1213a を有する。1214はインバータ1214a を有し、遅延回路1213からの遅延信号を受けてこれを遅延させたソース／ウェルショート制御信号NSWqを出力する遅延回路、1215はインバータ1215a を有し、遅延回路1213からの遅延信号を受けてこの反転遅延信号を出力する反転遅延回路、1216は遅延回路1213からの遅延信号および反転遅延回路1215からの反転遅延信号を受けてこの信号が共にＨレベルのときにＬレベルとなり、そのほかはＨレベルとなるウェル電位固定制御信号NWFqを出力するNAND回路である。
【０１２４】
このようにウェル電位制御回路1210を構成したことによりウェル電位固定制御信号NWFqは図１７の（ｉ）に示すように遅延回路1213からの遅延信号がＨレベルに立ち上がる時刻ｔ3 から、反転遅延回路1215から出力される反転遅延信号がＬレベルになる時刻ｔ11までの期間にＬレベルとなる。これは、実施例１のものではｐ型ウェル1111a の電位PWq をスイッチ回路1113におけるｎチャネルＭＯＳトランジスタ1113a を介してｎチャネルセンスアンプイネーブルトランジスタ1112b により接地電位VSS2に低下させていたが、ｎチャネルＭＯＳトランジスタ1113a の抵抗によりｐ型ウェル1111a の電位低下が遅くなってｎチャネル共通ソース線1110e の電位低下に追随できない可能性があるのではという考えに基づいて、ウェル電位固定制御信号NWFqがＬレベルに立ち下がった時刻ｔ3 から所定時間経過した時刻ｔ11で再びＨレベルに立ち上がるようにし、スイッチ回路1114におけるｎチャネルＭＯＳトランジスタ1114a を介してｐ型ウェル1111a の電位低下を図ったものである。
【０１２５】
以上のようにこの実施例５では図１７に示すようにウェル電位固定制御信号NWFqのタイミングが異なり、これに基づくスイッチ回路1114の動作のタイミングが主に異なる点を除いては実施例１とほぼ同様の動作をし、実施例１と同様の効果を奏する。
さらに、ｐ型ウェル1111a の電位低下が確実に行える。
なお、この実施例５ではスイッチ回路1113および1114をｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路をｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。
【０１２６】
また、この実施例５ではスイッチ回路1113および1114をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば4 つごとに）設けても、ｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
また、実施例３と同様に初期センス用のｎチャネルセンスアンプイネーブルトランジスタ1112c を省略してもよい。
【０１２７】
実施例６．
次にこの発明の実施例６であるDRAMについて図１８に基づき説明する。この実施例６のDRAMが実施例２のDRAMと異なる点は、実施例５のDRAMと実施例１のDRAMの相違点に加え、さらにウェル電位固定制御信号NWFqと論理が反転した/PWFq の波形も異なってくる点である。以下、実施例２および実施例５と同じものには同じ符号を付して説明を省略する。
【０１２８】
図１８はこの実施例６のセンスアンプブロック1110およびその周辺の回路図を示しており、図１８において図１０に示される実施例２におけるセンスアンプブロック1110と異なる点は、図１０では電源電位VCC1と電源電位VCC2、接地電位VSS1と接地電位VSS2を区別していたのに対し、図１８ではこれを区別せず電源電位VCC2および接地電位VSS2のみを使用している点である。
【０１２９】
以上のようにこの実施例６でもウェル電位固定制御信号NWFqのタイミングが異なり、これに基づくスイッチ回路1114の動作のタイミングが主に異なる点を除いては実施例２とほぼ同様の動作をし、実施例２と同様の効果を奏する。
さらに、ｐ型ウェル1111a の電位低下およびｎ型ウェル1111f の電位上昇が確実に行える。
なお、この実施例６ではスイッチ回路1113、1114、1117および1118をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば4 つごとに）設けても、ｎチャネルＭＯＳトランジスタ1111b および1111c が形成されているｐ型ウェル1111a およびｐチャネルＭＯＳトランジスタ1111d および1111e が形成されているｎ型ウェル1111f 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
【０１３０】
実施例７．
次にこの発明の実施例７であるDRAMについて図１９に基づき説明する。この実施例７のDRAMは実施例１、実施例３または実施例５のDRAMにおけるスイッチ回路1114をセンスアンプ1111ごとに設けずに、ワード線シャント領域541 やグローバルI/O 線対1121が配置されている列ブロック分割領域540 ごとに設けたものである。この実施例７ではスイッチ回路1114を特にワード線シャント領域541 の延長上に設けている。ここでは、代表して実施例１のDRAMにおけるスイッチ回路1114を列ブロック分割領域540 ごとに設けた例をセンスアンプブロック1110およびその周辺の回路図である図１９に示す。この実施例７でも実施例１、実施例３または実施例５の動作と同様の動作をし、同様の効果を奏する。
【０１３１】
さらに、スイッチ回路1114を各センスアンプ1111ごとではなく列ブロック分割領域540 ごとに設けたので素子数が削減され、DRAMのレイアウト面積が小さくなる。
なお、この実施例７ではスイッチ回路1113および1114をｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路をｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。
【０１３２】
また、この実施例７では接地電位VSS1(0V)と接地電位ＶSS2(0.5V) とで区別したが、これを区別せず接地電位VSS1のみを用いても、実施例５のように接地電位VSS2のみを用いても同様の効果を奏する。
また、この実施例７ではスイッチ回路1113をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けても、ｐ型ウェル1111a 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
【０１３３】
実施例８．
次にこの発明の実施例８であるDRAMについて図２０に基づき説明する。この実施例６のDRAMは実施例２、実施例４または実施例６のDRAMにおけるスイッチ回路1114および1118をセンスアンプ1111ごとに設けずに、実施例７と同様にワード線シャント領域541 やグローバルI/O 線対1121が配置されている列ブロック分割領域540 ごとに設けたものである。この実施例８ではスイッチ回路1114および1118を特にワード線シャント領域541 の延長上に設けている。ここでは、代表して実施例２のDRAMにおけるスイッチ回路1114および1118を列ブロック分割領域540 ごとに設けた例をセンスアンプブロック1110およびその周辺の回路図である図２０に示す。この実施例８でも実施例２、実施例４または実施例６の動作と同様の動作をし、同様の効果を奏する。
【０１３４】
さらに、スイッチ回路1114および1118を各センスアンプ1111ごとではなく列ブロック分割領域540 ごとに設けたので素子数が削減され、DRAMのレイアウト面積が小さくなる。
また、この実施例８では接地電位VSS1(0V)と接地電位VSS2(0.5V)とで区別したが、これを区別せず接地電位VSS1のみを用いても、実施例６のように接地電位VSS2のみを用いても同様の効果を奏する。
また、この実施例８ではスイッチ回路1113および1117をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けても、ｐ型ウェル1111a およびｎ型ウェル1111f 内での電位のかたよりは小さく、センスアンプ1111の制御性を高めることができる。
【０１３５】
実施例９．
次にこの発明の実施例９であるDRAMについて図２１に基づき説明する。この実施例９のDRAMは実施例１、実施例３または実施例５のDRAMにおけるスイッチ回路1113および1114をセンスアンプ1111ごとに設けずに、ワード線シャント領域541 やグローバルI/O 線対1121が配置されている列ブロック分割領域540 ごとに設けたものである。この実施例９ではスイッチ回路1113および1114を特にワード線シャント領域541 の延長上に設けている。ここでは、代表して実施例１のDRAMにおけるスイッチ回路1113および1114を列ブロック分割領域540 ごとに設けた例をセンスアンプブロック1110およびその周辺の回路図である図２１に示す。この実施例９でも実施例１、実施例３または実施例５の動作と同様の動作をし、同様の効果を奏する。
【０１３６】
さらに、スイッチ回路1113および1114を各センスアンプ1111ごとではなく列ブロック分割領域540 ごとに設けたので素子数が削減され、DRAMのレイアウト面積が小さくなる。
なお、この実施例９ではスイッチ回路1113および1114をｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路をｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。
また、この実施例９では接地電位VSS1(0V)と接地電位ＶSS2(0.5V) とで区別したが、これを区別せず接地電位VSS1のみを用いても、実施例５のように接地電位VSS2のみを用いても同様の効果を奏する。
【０１３７】
実施例１０．
次にこの発明の実施例１０であるDRAMについて図２２に基づき説明する。この実施例１０のDRAMは実施例２、実施例４または実施例６のDRAMにおけるスイッチ回路1113、1114、1117および1118をセンスアンプ1111ごとに設けずに、ワード線シャント領域541 やグローバルI/O 線対1121が配置されている列ブロック分割領域540 ごとに設けたものである。この実施例１０ではスイッチ回路1113、1114、1117および1118を特にワード線シャント領域541 の延長上に設けている。ここでは、代表して実施例２のDRAMにおけるスイッチ回路1113、1114、1117および1118を列ブロック分割領域540 ごとに設けた例をセンスアンプブロック1110およびその周辺の回路図である図２２に示す。この実施例１０でも実施例２、実施例４または実施例６の動作と同様の動作をし、同様の効果を奏する。
【０１３８】
さらに、スイッチ回路1113、1114、1117および1118を各センスアンプ1111ごとではなく列ブロック分割領域540 ごとに設けたので素子数が削減され、DRAMのレイアウト面積が小さくなる。
また、この実施例１０では電源電位VCC1(3.3V)と電源電位VCC2(2.8V)、接地電位VSS1(0V)と接地電位ＶSS2(0.5V) を区別したが、これを区別せず電源電位VCC1および接地電位VSS1のみを用いても、実施例６のように電源電位VCC2および接地電位VSS2のみを用いても同様の効果を奏する。
【０１３９】
実施例１１．
次にこの発明の実施例１１であるDRAMについて図２３および図２４に基づき説明する。この実施例１１のDRAMが実施例３におけるDRAMと異なる点は、ブロック関係信号発生回路1200がウェル電位固定制御信号NWFqを出力しない点、およびメモリセル周辺回路群1100におけるセンスアンプブロック1110の構成が異なる点である。以下、実施例３と同じものには同じ符号を付して説明を省略する。
【０１４０】
図２３はこの実施例１１のDRAMのセンスアンプブロック1110およびその周辺の回路図を示しており、図２３において図１２に示された実施例３のDRAMにおけるセンスアンプブロック1110と異なる点は、まず、スイッチ回路1114が省略されている点、およびこれに伴い接地電位線1110b も省略されている点である。これは、実施例３では図１３に示すように時刻ｔ10でロウアドレスストローブ信号ext/RAS がＨレベルに立ち上がってウェル電位固定制御信号NWFqが立ち上がりｐ型ウェル1111a と接地電位線1110b とを導通させていたので、ｎチャネル共通ソース線1110e の電位NCSqが接地電位VSS2からVBL に立ち上がったとき、このｎチャネル共通ソース線1110e に接続されるｎチャネルＭＯＳトランジスタ1111b における他方のソース／ドレイン1111bbおよびｎチャネルＭＯＳトランジスタ1113a における一方のソース／ドレイン1113aaとｐ型ウェル1111a との間のｐｎ接合容量によりｐ型ウェル1111a に発生した正電荷をスイッチ回路1114を介して接地電位線1110b に放電して消費する電力を削減しようとする考えからスイッチ回路1114を省略したものである。
【０１４１】
さらに、この実施例１１では、スイッチ回路1113、ｐチャネルセンスアンプイネーブルトランジスタ1112a およびｎチャネルセンスアンプイネーブルトランジスタ1112b がセンスアンプ1111ごとでなく２つのセンスアンプ1111ごとに接続されている点でも異なる。
【０１４２】
図２４はこの実施例１１のDRAMの動作を示すタイミング図で、図１３に示された実施例３のDRAMの動作を示すタイミング図と異なる点は、まずウェル電位固定制御信号NWFqがない点、およびｐ型ウェル1111a の電位PWq が時刻ｔ12でｎチャネル共通ソース線NCSqが接地電位VSS2からVBL に変化したのを受けて接合容量によりΔV3だけ上昇してもこれを接地電位VSS1またはVSS2に固定しない点である。この点を除いては図１３に示された実施例３とほぼ同様の効果を奏し、さらにスイッチ回路1114を省略したのでレイアウト面積の小さいDRAMを得ることができる。
【０１４３】
また、ｐチャネルセンスアンプイネーブルトランジスタ1112a 、ｎチャネルセンスアンプイネーブルトランジスタ1112b およびスイッチ回路1113を各センスアンプ1111ごとに設けずに２つのセンスアンプ1111ごとに設けたのでレイアウト面積の小さいDRAMを得ることができる。
【０１４４】
なお、この実施例１１ではスイッチ回路1113を２つのセンスアンプ1111ごとに設けたが、４つのセンスアンプ1111ごとに設けてもよく、図２１に示された実施例９のように列ブロック分割領域540 ごとに設けてもよい。
また、この実施例１１ではスイッチ回路1113をｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路をｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。
【０１４５】
実施例１２．
次にこの発明の実施例１２であるDRAMについて図２５に基づいて説明する。図２５はこの実施例１２のDRAMにおけるセンスアンプブロック1110およびその周辺回路を示す回路図であり、図１４に示された実施例４のDRAMにおけるセンスアンプブロック1110と異なる点は実施例１１と同じ技術思想からスイッチ回路1114および1118を省略している点およびこれに伴い接地電位線1110b および電源電位線1110a が省略されている点である。
【０１４６】
この実施例１２においても実施例４のDRAMの動作と、ウェル電位固定制御信号NWFqおよびウェル電位固定制御信号/PWFq がない点を除いてはほぼ同様の動作をし、実施例４と同様の効果を奏し、さらにスイッチ回路1114および1118を省略したのでレイアウト面積の小さいDRAMを得ることができる。
なお、この実施例１２ではスイッチ回路1113および1118を２つのセンスアンプ1111ごとに設けたが、４つのセンスアンプ1111ごとに設けてもよく、図２２に示された実施例１０のように列ブロック分割領域540 ごとに設けてもよい。
【０１４７】
実施例１３．
次にこの発明の実施例１３であるDRAMについて図２６に基づき説明する。この実施例１３のDRAMが実施例３または実施例１１のDRAMと異なる点は、実施例３または実施例１１のDRAMのセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されたｐ型ウェル1111a に調整用のキャパシタ1119a を意図的に接続した点である。ここでは代表して実施例３のDRAMにおけるｐ型ウェル1111a にキャパシタ1119a を接続した例をセンスアンプブロック1110およびその周辺の回路図である図２６に示す。この実施例１３でも図１３に示された実施例３の動作または図２４に示された実施例１１の動作と同様の動作をし、同様の効果を奏する。
【０１４８】
ここで、図１３または図２４の（ｍ）および（ｎ）に示されているｎチャネル共通ソース線1110e の電位NCSq、およびセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b と1111c とが形成されたｐ型ウェル1111a の電位PWq の変化量ΔV1およびΔV2は、ｎチャネル共通ソース線1110e に付随する寄生容量と意図的に接続されたキャパシタなどとの合成容量をCNCS、ｐ型ウェル1111a に付随する寄生容量と意図的に接続されたキャパシタなどとの合成容量をCPW 、ｎチャネル共通ソース線1110e とｐ型ウェル1111a とを導通させる前のｐ型ウェル1111a の電位をV0とすると次の式で表される。
ΔV1＝(VBL-V0)CPW/(CNCS+CPW)     ・・・(1)
ΔV2＝(VBL-V0)CNCS/(CNCS+CPW)    ・・・(2)
【０１４９】
これで、ｎチャネル共通ソース線1110e の電位NCSqが低下することによって初期センスを行うためにはΔV1がセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c のしきい値電圧よりも大きいという条件を満たすことが必要である。従って、寄生容量だけでこの条件を満たす場合は実施例３または実施例１１のように意図的にキャパシタを接続する必要はない。しかし、この条件を満たさない場合はこの実施例１３のようにキャパシタ1119a を接続する。こうすることで、この実施例１３においても実施例３または実施例１１と同様の効果を奏する。
【０１５０】
なお、この実施例１３ではスイッチ回路1113（および1114）およびキャパシタ1119a をセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路およびキャパシタをｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。また、この実施例１３では接地電位VSS1(0V)と接地電位VSS2(0.5V)とで区別したが、これを区別せずに接地電位VSS1のみを用いても、または接地電位VSS2のみを用いても同様の効果を奏する。また、この実施例１３ではキャパシタ1119a をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けてもよいし、列ブロック分割領域540 に、特にワード線のシャント領域541 の延長上に設けてもよい。
【０１５１】
実施例１４．
次にこの発明の実施例１４であるDRAMについて図２７に基づき説明する。この実施例１４のDRAMが実施例４または実施例１２のDRAMと異なる点は、実施例４または実施例１２のDRAMのセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c が形成されたｐ型ウェル1111a およびｎ型ウェル1111f に実施例１３と同じ技術思想からそれぞれ調整用のキャパシタ1119a および1119b を意図的に接続している点である。ここでは代表して実施例４のDRAMにおけるｐ型ウェル1111a およびｎ型ウェル1111f にそれぞれキャパシタ1119a および1119b を接続した例をセンスアンプブロック1110およびその周辺の回路図である図２７に示す。この実施例１４でも実施例４の動作または実施例１２の動作と同様の動作をし、同様の効果を奏する。
【０１５２】
なお、この実施例１４ではキャパシタ1119a および1119b をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けてもよいし、列ブロック分割領域540 に、特にワード線のシャント領域541 の延長上に設けてもよい。
【０１５３】
実施例１５．
次にこの発明の実施例１５であるDRAMについて図２８に基づき説明する。この実施例１５のDRAMが実施例３または実施例１１のDRAMと異なる点は、実施例３または実施例１１のDRAMのｎチャネル共通ソース線1110e に調整用のキャパシタ1119c を意図的に接続している点である。ここでは代表して実施例３のDRAMにおけるｎチャネル共通ソース線1110e にキャパシタ1119c を接続した例をセンスアンプブロック1110およびその周辺の回路図である図２８に示す。この実施例１５でも図１３に示された実施例３の動作または図２４に示された実施例１１の動作と同様の動作をする。そして、図１３または図２４の（ｎ）に示されているΔV2が小さすぎてセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c のしきい値電圧があまり小さくならないときは実施例１３の説明における式(2) に鑑みて、ｎチャネル共通ソース線1110e にキャパシタ1119c を設ける。こうすることで、実施例３または実施例１１と同様の効果を奏する。
【０１５４】
なお、この実施例１５ではスイッチ回路1113（および1114）およびキャパシタ1119c をセンスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b およびｎチャネルＭＯＳトランジスタ1111c 側だけに設けたが、同様のスイッチ回路およびキャパシタをｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。また、この実施例１５では接地電位VSS1(0V)と接地電位VSS2(0.5V)とで区別したが、これを区別せず接地電位VSS1のみを用いても、または接地電位VSS2のみを用いても同様の効果を奏する。また、この実施例１５ではキャパシタ1119c をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けてもよい。
【０１５５】
実施例１６．
次にこの発明の実施例１６であるDRAMについて図２９に基づき説明する。この実施例１６のDRAMが実施例４または実施例１２のDRAMと異なる点は実施例４または実施例１２のDRAMのｎチャネル共通ソース線1110e およびｐチャネル共通ソース線1110d にそれぞれ調整用のキャパシタ1119c および1119d を実施例１５と同じ技術思想から意図的に接続している点である。ここでは代表して実施例４のDRAMにおけるｎチャネル共通ソース線1110e およびｐチャネル共通ソース線1110d にそれぞれキャパシタ1119c および1119d を接続した例をセンスアンプブロック1110およびその周辺の回路図である図２９に示す。この実施例１６でも実施例４の動作または実施例１２の動作と同様の動作をし、同様の効果を奏する。
なお、この実施例１６ではキャパシタ1119c および1119d をセンスアンプ1111ごとに設けたが、複数のセンスアンプ1111ごとに（例えば４つごとに）設けてもよい。
【０１５６】
実施例１７．
次にこの発明の実施例１７であるDRAMについて図３０に基づき説明する。この実施例１７のDRAMが実施例１５のDRAMと異なる点は、実施例１５のDRAMにおける調整用のキャパシタ1119c をセンスアンプ1111ごとに設けずに、ワード線シャント領域541 やグローバルI/O 線対1121が配置されている列ブロック分割領域540 ごとに設けた点である。ここでは、キャパシタ1119c を特にワード線シャント領域541 の延長上に設けた例をセンスアンプブロック1110およびその周辺の回路図である図３０に示す。この実施例１７でも実施例１５の動作と同様の動作をし、同様の効果を奏する。。
【０１５７】
さらに、キャパシタ1119c を各センスアンプ1111ごとではなく列ブロック分割領域540 ごとに設けたので素子数が削減され、DRAMのレイアウト面積が小さくなる。
なお、この実施例１７ではスイッチ回路1113（および1114）およびキャパシタ1119c をｎチャネルＭＯＳトランジスタ1111b および1111c 側だけに設けたが、同様のスイッチ回路およびキャパシタをｐチャネルＭＯＳトランジスタ1111d および1111e 側だけに設けても同様の効果を奏する。また、この実施例１７では接地電位VSS1(0V)と接地電位VSS2(0.5V)とで区別したが、これを区別せずに接地電位VSS1のみを用いても、または接地電位VSS2のみを用いても同様の効果を奏する。
【０１５８】
実施例１８．
次にこの発明の実施例１８であるDRAMについて図３１に基づき説明する。この実施例１８のDRAMが実施例１６のDRAMと異なる点は、実施例１６のDRAMにおける調整用のキャパシタ1119c および1119d をセンスアンプ1111ごとに設けずに、ワード線シャント領域541 やグローバルI/O 線対1121が配置されている列ブロック分割領域540 ごとに設けた点である。ここでは、キャパシタ1119c および1119d を特にワード線シャント領域541 の延長上に設けた例をセンスアンプブロック1110およびその周辺の回路図である図３１に示す。この実施例１８でも実施例１６の動作と同様の動作をし、同様の効果を奏する。。
【０１５９】
さらに、キャパシタ1119c および1119d を各センスアンプ1111ごとではなく列ブロック分割領域540 ごとに設けたので素子数が削減され、DRAMのレイアウト面積が小さくなる。
【０１６０】
実施例１９．
次にこの発明の実施例１９のDRAMについて図３２および図３３に基づき説明する。この実施例１９のDRAMは実施例１から実施例１８のDRAMをSOI(Silicon On Insulator) 基板に形成したもので、実施例１から実施例１８のDRAMはウェルが存在するDRAMであったが、この実施例１９のDRAMはSOI 基板に形成されるため、ウェルは存在せずそのかわりにボディが存在する。
【０１６１】
図３２の（ａ）はDRAMが形成されたSOI 基板におけるセンスアンプ1111のｎチャネルＭＯＳトランジスタ1111b および1111c が形成された部分を簡略化した平面図で、図３２の（ｂ）は図３２の（ａ）のｂ−ｂ面での簡略化した断面図である。図において2110はｐ型の半導体基板（シリコン基板）、2111はこの半導体基板2110上または半導体基板2110中に形成されたシリコン酸化膜からなる絶縁層で、半導体基板2110とでSOI 基板2100を形成している。2112は絶縁層2111上に形成され、トランジスタが形成される活性領域であるｐ型ボディ、2112a はｐ型ボディ2112に形成されるLOCOS(LOCal Oxidation of Silicon) からなる素子間分離領域、2112b はｐ型ボディに形成され、ｐ型ボディよりもｐ型不純物濃度の高いｐ+ 型拡散領域で、このｐ+ 型拡散領域2112b を介してｐ型ボディ2112に電位PWq が与えられる。2112c はコンタクトホールである。
【０１６２】
ｎチャネルＭＯＳトランジスタ1111b は、ｐ型ボディ2112に形成されるｎ型拡散領域からなる一方のソース／ドレイン1111beと、ｐ型ボディ2112に形成されるｎ型拡散領域からなる他方のソース／ドレイン1111bfと、一方のソース／ドレイン1111beと他方のソース／ドレイン1111bfとで挟まれたｐ型ボディ2112の部分とゲート絶縁膜1111bgを介して対向配置されるゲート1111bhとを有し、ｎチャネルＭＯＳトランジスタ1111c は、ｐ型ボディ2112に形成されるｎ型拡散領域からなる一方のソース／ドレイン1111ceと、ｐ型ボディ2112に形成されるｎ型拡散領域からなり、ｎチャネルＭＯＳトランジスタ1111b における他方のソース／ドレイン1111bfと共有される他方のソース／ドレイン1111cfと、一方のソース／ドレイン1111ceと他方のソース／ドレイン1111cfとで挟まれたｐ型ボディ2112の部分とゲート絶縁膜1111cgを介して対向配置されるゲート1111bhとを有する。
【０１６３】
図３３の（ａ）はDRAMが形成されたSOI 基板におけるセンスアンプ1111のｐチャネルＭＯＳトランジスタ1111d および1111e が形成された部分を簡略化した平面図で、図３３の（ｂ）は図３３の（ａ）のｂ−ｂ面での簡略化した断面図である。図において2113は絶縁層2111上に形成され、トランジスタが形成される活性領域であるｎ型ボディ、2113a はｎ型ボディ2113に形成され、ｎ型ボディよりもｎ型不純物濃度の高いｎ+ 型拡散領域で、このｎ+ 型拡散領域2113a を介してｎ型ボディ2113に電位NWq が与えられる。
【０１６４】
ｐチャネルＭＯＳトランジスタ1111d は、ｎ型ボディ2113に形成されるｐ型拡散領域からなる一方のソース／ドレイン1111deと、ｎ型ボディ2113に形成されるｐ型拡散領域からなる他方のソース／ドレイン1111dfと、一方のソース／ドレイン1111deと他方のソース／ドレイン1111dfとで挟まれたｎ型ボディ2113の部分とゲート絶縁膜1111dgを介して対向配置されるゲート1111dhとを有し、ｐチャネルＭＯＳトランジスタ1111e は、ｎ型ボディ2113に形成されるｐ型拡散領域からなる一方のソース／ドレイン1111eeと、ｎ型ボディ2113に形成されるｐ型拡散領域からなり、ｐチャネルＭＯＳトランジスタ1111d における他方のソース／ドレイン1111dfと共有される他方のソース／ドレイン1111efと、一方のソース／ドレイン1111eeと他方のソース／ドレイン1111efとで挟まれたｎ型ボディ2113の部分とゲート絶縁膜1111egを介して対向配置されるゲート1111ehとを有する。
【０１６５】
以上のように構成されたこの実施例１９のDRAMも実施例１から実施例１８のDRAMと同様の動作をし、同様の効果を奏する。さらに、この実施例１９のDRAMはSOI 基板上に形成されており、センスアンプ1111におけるｎチャネルＭＯＳトランジスタ1111b および1111c のソース／ドレイン1111be,1111bf(1111cf),1111ceの底面およびｐチャネルＭＯＳトランジスタ1111d および1111e のソース／ドレイン1111de,1111df(1111ef),1111eeの底面が絶縁層2111に接し、ソース／ドレイン1111be,1111bf(1111cf),1111ceとｐ型ボディ2112とのｐｎ接合面積およびソース／ドレイン1111de,1111df(1111ef),1111eeとｎ型ボディ2113とのｐｎ接合面積が小さくなっているので、この接合間に流れるリーク電流が減少して消費電力が低減される。
【０１６６】
また、ソース／ドレイン1111be,1111bf(1111cf),1111ceとｐ型ボディ2112とのｐｎ接合面積およびソース／ドレイン1111de,1111df(1111ef),1111eeとｎ型ボディ2113とのｐｎ接合面積が小さくなっているので、ソース／ドレイン1111be,1111bf(1111cf),1111ce,1111de,1111df(1111ef),1111ee の寄生容量が小さくなると共に、バルクのように（図６に示された構成のように）ウェル−ウェル間の接合容量がないため、これに伴う寄生容量も小さくできる。従ってさらなる高速センス動作が可能となるとともに、バックバイアスを変化させるためにボディを充放電するのに要する消費電力が小さくなる。
【０１６７】
実施例２０．
次にこの発明の実施例２０のDRAMについて図３４に基づき説明する。この実施例２０のDRAMは実施例１から実施例１９のDRAMにおけるメモリセルアレイ500 を分割ワード線構成にしたもので、これに伴いロウデコーダ600 はメインロウデコーダ610 とサブロウデコーダ620 とに分けられている。
【０１６８】
図３４はこの実施例２０のDRAMのメモリセルアレイ500 の一部を示す回路図であり、図において522aは16の列ブロック530 にわたって配置され、1 層目のアルミニウム配線で形成されるメインワード線、522bは複数行に配置され、対応した行に配置される複数のメモリセル521 に接続され、その一部がメモリセル521 のメモリセルトランジスタ521bのゲートも兼ねるポリサイドで形成されるサブワード線で、１本のメインワード線522aに対し４本（４行）のサブワード線522bが対応し、１つのメモリセルブロック520 は256 行分のサブワード線522bを有するので、64本のメインワード線522aを有する。
【０１６９】
610 は各メモリセルブロック520 に対応して設けられ、ロウプリデコーダ400 からのロウプリデコード信号X4〜X15 および対応したブロック選択信号BSj を受け、この対応したブロック選択信号BSj がＨレベルとなるとロウプリデコード信号X4〜X15 に応じて64本のメインワード線522aのうちから1 本を選択的にＨレベルにするメインロウデコーダ、620 は各列ブロック分割領域540 に形成され、それぞれがサブワード線に対応して設けられ、対応したメインワード線522aの電位MWLu(u=0,1,・・・,63)およびロウプリデコード信号X0〜X3を昇圧電位VPP 振幅に変換したサブワード線駆動信号RX0〜RX3のうちのいずれか１つを受け、これらの信号が共にＨレベル（VPP レベル）となると対応したサブワード線522bを昇圧電位VPP に立ち上げる複数の部分サブデコーダ621 を有するサブロウデコーダである。622 は列ブロック分割領域540 に配置され、サブワード線駆動信号RX0〜RX3を伝達するサブワード線駆動信号線で、１層目のアルミニウム配線よりも上層に位置する２層目のアルミニウム配線で形成される。
【０１７０】
以上のように構成されたこの実施例２０のDRAMも、実施例１から実施例１９のDRAMとほぼ同様の動作をし、同様の効果を奏する。さらに、この実施例２０のDRAMは分割ワード線構成となっているので、第１層のアルミニウム配線で形成される主ワード線522aの配線ピッチはポリサイドからなるサブワード線522bのピッチの4 倍になり、写真製版およびエッチングによるパターニングが容易になる。
【０１７１】
実施例２１．
次にこの発明の実施例２１のDRAMについて図３５に基づき説明する。この実施例２１のDRAMは実施例１から実施例２０のDRAMにおけるスイッチ回路1113、1114、1117または1118が単体のトランジスタから構成されていたのに対し、この実施例２１では図３５に示されるように並列に接続され、ゲートに相補の信号を受けるｎチャネルＭＯＳトランジスタ1113a,1114a,1117b または1118b とｐチャネルＭＯＳトランジスタ1113b,1114b,1117a または1118a とを有している点で異なる。この実施例２１のDRAMも実施例１から実施例２０のDRAMとほぼ同様の動作をし、同様の効果を奏する。
【０１７２】
【発明の効果】
請求項１に係る発明においては、第１の半導体領域と第１のソースノードとの間に第１のスイッチ回路を設けたので、低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができるという効果がある。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に生じた読み出し電位差が小さくなるのを防ぐことができるという効果がある。
【０１７３】
請求項２に係る発明においては、第１の半導体領域と第１のソースノードとの間に第１のスイッチ回路を設けたので、低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができるという効果がある。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に生じた読み出し電位差が小さくなるのを防ぐことができるという効果がある。
【０１７５】
請求項３に係る発明においては、請求項１または請求項２に係る発明の効果に加え、さらに第２のスイッチ回路を第１のスイッチ回路が導通して少ししてから再び導通させるので、増幅速度が遅くなるのを抑制できるという効果がある。
【０１７６】
請求項４に係る発明においては、請求項１に係る発明の効果に加え、第２の半導体領域と第２のソースノードとの間に接続される第３のスイッチ回路も設けたので、さらに低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができるという効果がある。
【０１７７】
請求項５に係る発明においては、請求項４に係る発明の効果に加え、第２の半導体領域と第４の電位ノードとの間に接続される第４のスイッチ回路を設けたので、ビット線対に生じた読み出し電位差が小さくなるのを防ぐことができる。
【０１７８】
請求項６に係る発明においては、請求項５に係る発明の効果に加え、さらに第２のスイッチ回路を第１のスイッチ回路が導通して少ししてから再び導通させ、第４のスイッチ回路を第３のスイッチ回路が導通して少ししてから再び導通させるので、増幅速度が遅くなることを抑制できる。
【０１７９】
請求項７に係る発明においては、請求項１から請求項６のいずれかに係る発明の効果に加え、さらに第１の半導体領域に接続されるキャパシタを設けたので、初期センス用のトランジスタがなくても初期センスでき、レイアウト面積を低減できるという効果がある。
【０１８０】
請求項８に係る発明においては、請求項４から請求項６のいずれかに係る発明の効果に加え、さらに第１の半導体領域に接続される第１のキャパシタおよび第２の半導体領域に接続される第２のキャパシタを設けたので、初期センス用のトランジスタがなくても初期センスできるという効果がある。
【０１８１】
請求項９に係る発明においては、請求項１から請求項６のいずれかに係る発明の効果に加え、さらに第１のソースノードに接続されるキャパシタを設けたので、さらに低電圧、高速センス動作が可能になるという効果がある。
【０１８２】
請求項１０に係る発明においては、請求項４から請求項６のいずれかに係る発明の効果に加え、さらに第１のソースノードに接続される第１のキャパシタおよび第２のソースノードに接続される第２のキャパシタを設けたので、さらに低電圧、高速センス動作が可能になるという効果がある。
【０１８３】
請求項１１に係る発明においては、請求項１から請求項６のいずれかに係る発明の効果に加え、さらに第１のソースノードと第１の電位ノードとの間に接続される第３のセンスアンプイネーブルトランジスタを設けたので、初期センスが確実に行われるという効果がある。
【０１８４】
請求項１２に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができるという効果がある。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に生じた読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を複数のセンスアンプに対応して設けたので、レイアウト面積が低減されるという効果がある。
【０１８５】
請求項１３に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができるという効果がある。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に生じた読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を複数のセンスアンプに対応して設けたので、レイアウト面積が低減されるという効果がある。
【０１８６】
請求項１４に係る発明においては、請求項１３または請求項１４に係る発明の効果に加え、さらに第１および第２のスイッチ回路の少なくとも一方を複数のセンスアンプに対応して１つ設けるので、レイアウト面積が低減されるという効果がある。
【０１８８】
請求項１５に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができるという効果がある。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に生じた読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を列ブロック分割領域に設けたので、第２のスイッチ回路を設けたことによるレイアウト面積の増大を抑制できるという効果がある。
【０１８９】
請求項１６に係る発明においては、第１の半導体領域と第１の共通ソース線との間に第１のスイッチ回路を設けたので、低電圧、高速センス動作が可能になるとともに、消費電力が低減された半導体記憶装置を得ることができるという効果がある。また、第１の半導体領域と第３の電位ノードとの間に接続される第２のスイッチ回路を設けたので、ビット線対に生じた読み出し電位差が小さくなるのを防ぐことができ、また、この第２のスイッチ回路を列ブロック分割領域に設けたので、第２のスイッチ回路を設けたことによるレイアウト面積の増大を抑制できるという効果がある。
【０１９０】
請求項１７に係る発明においては、請求項１５または１６に係る発明の効果に加え、第１および第２のスイッチ回路の少なくとも一方を列ブロック分割領域に設けているので、この第１のスイッチ回路を設けたことによるレイアウト面積の増大を抑制できるという効果がある。
【０１９２】
請求項１８に係る発明においても、請求項１５から請求項１７のいずれかに係る発明と同様の効果がある。
【０１９３】
請求項１９に係る発明においても、請求項１５から請求項１７のいずれかに係る発明の効果と同様の効果がある。
【０１９４】
請求項２０に係る発明においても、請求項１５から請求項１７のいずれかに係る発明の効果と同様の効果がある。
【０１９５】
請求項２１に係る発明においては、請求項１から請求項２０に係る発明の効果に加え、第１の半導体領域を絶縁層上に形成したので、さらに高速センスおよび低消費電力の半導体記憶装置を得ることができるという効果がある。
【０１９６】
請求項２２に係る発明においては、請求項４、請求項５、請求項６、または請求項８に係る発明の効果に加え、第１および第２の半導体領域を絶縁層上に形成したので、さらに高速センスおよび低消費電力の半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】  この発明の実施例１のDRAMを示すブロック図である。
【図２】  この発明の実施例１のDRAMのチップレイアウトを示す簡略化した平面図である。
【図３】  この発明の実施例１のDRAMのメモリセルアレイおよびその周辺回路を示すブロック図である。
【図４】  この発明の実施例１のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図５】  この発明の実施例１のDRAMのウェル電位制御回路を示す回路図である。
【図６】  この発明の実施例１のDRAMのｎチャネルセンスアンプが形成された半導体基板の簡略化した断面図である。
【図７】  この発明の実施例１のDRAMのメモリセルアレイの簡略化した断面図である。
【図８】  この発明の実施例１のDRAMの動作を示すタイミング図である。
【図９】  この発明の実施例２のDRAMを示すブロック図である。
【図１０】  この発明の実施例２のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図１１】  この発明の実施例２のDRAMのｐチャネルセンスアンプが形成された半導体基板の簡略化した断面図である。
【図１２】  この発明の実施例３のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図１３】  この発明の実施例３のDRAMの動作を示すタイミング図である。
【図１４】  この発明の実施例４のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図１５】  この発明の実施例５のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図１６】  この発明の実施例５のDRAMのウェル電位制御回路を示す回路図である。
【図１７】  この発明の実施例５のDRAMの動作を示すタイミング図である。
【図１８】  この発明の実施例６のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図１９】  この発明の実施例７のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２０】  この発明の実施例８のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２１】  この発明の実施例９のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２２】  この発明の実施例１０のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２３】  この発明の実施例１１のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２４】  この発明の実施例１１のDRAMの動作を示すタイミング図である。
【図２５】  この発明の実施例１２のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２６】  この発明の実施例１３のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２７】  この発明の実施例１４のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２８】  この発明の実施例１５のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図２９】  この発明の実施例１６のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図３０】  この発明の実施例１７のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図３１】  この発明の実施例１８のDRAMのメモリセルアレイおよびその周辺回路を示す回路図である。
【図３２】  この発明の実施例１９のDRAMのｎチャネルセンスアンプが形成されたSOI 基板の簡略化した平面図および断面図である。
【図３３】  この発明の実施例１９のDRAMのｐチャネルセンスアンプが形成されたSOI 基板の簡略化した平面図および断面図である。
【図３４】  この発明の実施例２０のDRAMのメモリセルアレイの回路図である。
【図３５】  この発明の実施例２１のDRAMのスイッチ回路の回路図である。
【図３６】  従来の従来のDRAMを示す回路図である。
【図３７】  従来のDRAMの動作を示すタイミング図である。
【符号の説明】
100a  電源電位ノード、  100b  接地電位ノード、  100c  接地電位ノード
100d  電源電位ノード
521   メモリセル、    522   ワード線
522a  メインワード線、    522b  サブワード線
523   ビット線対、    523a  ビット線、    523b  ビット線
530   列ブロック、    540   列ブロック分割領域
541   ワード線シャント領域
620   サブロウデコーダ
1110a   電源電位線、    1110b   接地電位線
1110c   接地電位線、    1110d   ｐチャネル共通ソース線
1110e   ｎチャネル共通ソース線、    1110g   電源電位線
1111  センスアンプ、    1111a   ｐ型ウェル
1111b   ｎチャネルＭＯＳトランジスタ
1111c   ｎチャネルＭＯＳトランジスタ
1111d   ｐチャネルＭＯＳトランジスタ
1111e   ｐチャネルＭＯＳトランジスタ、    1111f   ｎ型ウェル
1112a   ｐチャネルセンスアンプイネーブルトランジスタ
1112b   ｎチャネルセンスアンプイネーブルトランジスタ
1112c   ｎチャネルセンスアンプイネーブルトランジスタ
1113  スイッチ回路、    1114  スイッチ回路
1117  スイッチ回路、    1118  スイッチ回路
1119a   キャパシタ、    1119b   キャパシタ
1119c   キャパシタ、    1119d   キャパシタ
1121  グローバルI/O 線対
2111  絶縁層、    2112  ｐ型ボディ、    2113  ｎ型ボディ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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