(57)【要約】【課題】追加的なリフレッシュ動作を行う場合であってもリフレッシュサイクルの長期化を防止する。【解決手段】メモリセルアレイ１１に対するアクセス履歴に基づいて検出信号ＦＬＧを生成するアクセス解析回路５０と、リフレッシュ開始信号ＩＲＥＦに応答して、リフレッシュ実行信号ＲＲＥＦＴを１回又は２回以上生成する制御回路４１と、リフレッシュ実行信号ＲＲＥＦＴに応答して、メモリセルアレイ１１に含まれる所定のメモリセルＭＣをリフレッシュするリフレッシュ実行回路１２とを備える。制御回路４１は、検出信号ＦＬＧに応じて、リフレッシュ開始信号ＩＲＥＦに応答して生成するリフレッシュ実行信号ＲＲＥＦＴの回数を切り替える。本発明によれば、アクセス履歴に応じてリフレッシュ実行信号ＲＲＥＦＴの発生回数が変化することから、追加的なリフレッシュを行ってもリフレッシュサイクルが長くならない。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに対するアクセス履歴に基づいて検出信号を生成するアクセス解析回路と、
リフレッシュ開始信号に応答して、リフレッシュ実行信号を１回又は２回以上生成する制御回路と、
前記リフレッシュ実行信号に応答して、前記メモリセルアレイに含まれる所定のメモリセルをリフレッシュするリフレッシュ実行回路と、を備え、
前記制御回路は、前記検出信号に応じて、前記リフレッシュ開始信号に応答して生成する前記リフレッシュ実行信号の回数を切り替えることを特徴とする半導体装置。
【請求項２】
前記アクセス解析回路は、所定のアドレスへのアクセス回数がしきい値を超えたことに応答して前記検出信号を活性化させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アクセス解析回路は、アクセス回数が前記しきい値を超えたアドレスを記憶するアドレスレジスタを含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記アクセス解析回路は、前記アドレスレジスタに少なくとも１つのアドレスが蓄積されている場合に前記検出信号を活性化させることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御回路は、前記検出信号が活性化している場合、前記リフレッシュ開始信号に応答して生成する前記リフレッシュ実行信号の回数を増加させることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
リフレッシュ対象となるメモリセルのアドレスを記憶するリフレッシュカウンタをさらに備え、
前記リフレッシュカウンタは、前記リフレッシュ実行信号に応答してカウント値が更新されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記リフレッシュカウンタは、前記検出信号が活性化している場合、前記リフレッシュ実行信号に応答した前記カウント値の更新を停止することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記制御回路は、前記検出信号が非活性化している場合、前記リフレッシュ開始信号のｉ番目の活性化に応答して前記リフレッシュ実行信号をｍ回活性化させ、前記リフレッシュ開始信号のｉ＋１番目の活性化に応答して前記リフレッシュ実行信号をｎ回（ｎ＞ｍ）活性化させることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記制御回路は、前記検出信号が活性化している場合、前記リフレッシュ開始信号が活性化する度に前記リフレッシュ実行信号を前記ｎ回活性化させることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記リフレッシュ開始信号は、外部から発行されるオートリフレッシュコマンドに応答して活性化されることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記リフレッシュ開始信号は、周期的に自動生成されることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１２】
リフレッシュ開始信号に応答して、リフレッシュ実行信号を１回又は２回以上生成し、
前記リフレッシュ実行信号に応答して、メモリセルアレイに含まれる所定のメモリセルをリフレッシュし、
前記メモリセルアレイに対するアクセス履歴に基づいて、前記リフレッシュ開始信号に応答して生成する前記リフレッシュ実行信号の回数を切り替える、ことを特徴とする半導体装置の制御方法。
【請求項１３】
所定のアドレスへのアクセス回数がしきい値を超えた場合、前記リフレッシュ開始信号に応答して生成する前記リフレッシュ実行信号の回数を増加させることを特徴とする請求項１２に記載の半導体装置の制御方法。
【請求項１４】
所定のアドレスへのアクセス回数が前記しきい値を超えた場合、リフレッシュ対象となるメモリセルのアドレスを記憶するリフレッシュカウンタの更新動作を停止することを特徴とする請求項１３に記載の半導体装置の制御方法。
【請求項１５】
所定のアドレスへのアクセス回数が前記しきい値を超えていない場合、前記リフレッシュ開始信号のｉ番目の活性化に応答して前記リフレッシュ実行信号をｍ回活性化させ、前記リフレッシュ開始信号のｉ＋１番目の活性化に応答して前記リフレッシュ実行信号をｎ回（ｎ＞ｍ）活性化させることを特徴とする請求項１３又は１４に記載の半導体装置の制御方法。
【請求項１６】
所定のアドレスへのアクセス回数が前記しきい値を超えた場合、前記リフレッシュ開始信号が活性化する度に前記リフレッシュ実行信号を前記ｎ回活性化させることを特徴とする請求項１５に記載の半導体装置の制御方法。
【請求項１７】
外部からオートリフレッシュコマンドが発行される度に、前記リフレッシュ開始信号を活性化させることを特徴とする請求項１２乃至１６のいずれか一項に記載の半導体装置の制御方法。
【請求項１８】
前記リフレッシュ開始信号を周期的に自動生成することを特徴とする請求項１２乃至１６のいずれか一項に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
【０００５】
このような現象を考慮して、近年、情報保持特性の低下したメモリセルを追加的にリフレッシュする技術が提案されている。しかしながら、追加的なリフレッシュを実行する場合であっても、コントロールデバイスから発行されるリフレッシュコマンドの頻度は変わらないことから、追加的にリフレッシュすべきメモリセルの数が多くなると、リフレッシュサイクルが設計値よりも長くなるという問題があった。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイに対するアクセス履歴に基づいて検出信号を生成するアクセス解析回路と、リフレッシュ開始信号に応答して、リフレッシュ実行信号を１回又は２回以上生成する制御回路と、前記リフレッシュ実行信号に応答して、前記メモリセルアレイに含まれる所定のメモリセルをリフレッシュするリフレッシュ実行回路と、を備え、前記制御回路は、前記検出信号に応じて、前記リフレッシュ開始信号に応答して生成する前記リフレッシュ実行信号の回数を切り替えることを特徴とする。
【０００７】
本発明による半導体装置の制御方法は、リフレッシュ開始信号に応答して、リフレッシュ実行信号を１回又は２回以上生成し、前記リフレッシュ実行信号に応答して、メモリセルアレイに含まれる所定のメモリセルをリフレッシュし、前記メモリセルアレイに対するアクセス履歴に基づいて、前記リフレッシュ開始信号に応答して生成する前記リフレッシュ実行信号の回数を切り替えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、アクセス履歴に応じてリフレッシュ実行信号の発生回数が変化することから、追加的なリフレッシュを行ってもリフレッシュサイクルが長くなることがない。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルアレイ１１の一部を拡大して示す回路図である。
【図３】ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。
【図４】リフレッシュ制御回路４０の構成を示すブロック図である。
【図５】モード信号ＭＯＤＥに応じたリフレッシュ実行信号ＲＲＥＦＴの発生回数を説明するためのタイミング図である。
【図６】制御回路４１の第１の動作例を示すタイミング図である。
【図７】制御回路４１の第２の動作例を示すタイミング図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ３（Double Data Rate 3）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。
【００１３】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１４】
また、半導体装置１０には外部端子としてコマンドアドレス端子２１、クロックイネーブル端子２２、クロック端子２３、データ端子２４、電源端子２５，２６、キャリブレーション端子ＺＱが設けられている。
【００１５】
コマンドアドレス端子２１は、外部からアドレス信号ＡＤＤ及びコマンド信号ＣＯＭが入力される端子である。コマンドアドレス端子２１に入力されたアドレス信号ＡＤＤは、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給され、ラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１６】
コマンドアドレス端子２１に入力されたコマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ開始信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００１７】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるワード線ＷＬが選択される。
【００１８】
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるビット線ＢＬが選択される。
【００１９】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードライトアンプ１５及び入出力回路１６を介して、データ端子２４から外部に出力される。
【００２０】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びリードライトアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２１】
リフレッシュ開始信号ＩＲＥＦは、コマンド信号ＣＯＭがオートリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ開始信号ＩＲＥＦは、リフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は、ロウデコーダ１２を制御することによって、メモリセルアレイ１１に含まれる所定のワード線ＷＬを活性化させ、これによりリフレッシュ動作を実行する回路である。リフレッシュ制御回路４０には、リフレッシュ開始信号ＩＲＥＦの他、アクティブ信号ＩＡＣＴ、アドレス信号ＩＡＤＤ及びモード信号ＭＯＤＥが供給される。リフレッシュ制御回路４０の詳細については後述する。
【００２２】
また、リフレッシュ開始信号ＩＲＥＦは、半導体装置１０がセルフリフレッシュモードにエントリしている場合には、周期的且つ自動的に生成される。セルフリフレッシュモードへのエントリは、クロックイネーブル端子２２に入力されるクロックイネーブル信号ＣＫＥを非活性化させることにより行う。
【００２３】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。モードレジスタ１４から出力される信号には、上述したモード信号ＭＯＤＥが含まれる。詳細については後述するが、モード信号ＭＯＤＥは、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴを活性化させる回数を指定するための信号である。
【００２４】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３４に供給される。クロック入力回路３４に入力された外部クロック信号ＣＫ，／ＣＫは、内部クロック発生回路３５に供給され、これによって内部クロック信号ＩＣＬＫが生成される。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２５】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。
【００２６】
電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００２７】
キャリブレーション端子ＺＱは、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、キャリブレーション信号ＺＱＣによって活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力バッファ（図示せず）のインピーダンスが指定される。
【００２８】
図２は、メモリセルアレイ１１の一部を拡大して示す回路図である。
【００２９】
図２に示すように、メモリセルアレイ１１の内部には、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。メモリセルＭＣはいわゆるＤＲＡＭセルであり、Ｎチャンネル型ＭＯＳトランジスタからなるセルトランジスタＴｒとセルキャパシタＣが直列に接続された構成を有している。セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続され、ソース／ドレインの一方は対応するビット線ＢＬに接続され、ソース／ドレインの他方はセルキャパシタＣに接続されている。
【００３０】
メモリセルＭＣは、セルキャパシタＣに蓄積された電荷によって情報を記憶する。具体的には、セルキャパシタＣが内部電位ＶＡＲＹにチャージされている場合、つまりハイレベルにチャージされている場合には一方の論理レベル（例えば、論理値＝１）を記憶し、セルキャパシタＣが接地電位ＶＳＳにチャージされている場合、つまりローレベルにチャージされている場合には他方の論理レベル（例えば、論理値＝０）を記憶する。セルキャパシタＣに蓄積された電荷はリーク電流によって徐々に消失するため、一定の時間が経過する度にリフレッシュ動作を行う必要がある。
【００３１】
リフレッシュ動作は、アクティブ信号ＩＡＣＴに応答したロウアクセスと基本的に同じである。つまり、リフレッシュすべきワード線ＷＬを活性レベルに駆動し、これにより当該ワード線ＷＬに接続されたセルトランジスタＴｒをオンさせる。ワード線ＷＬの活性レベルは例えば内部電位ＶＰＰであり、大部分の周辺回路にて使用する内部電位ＶＰＥＲＩよりも高電位である。これにより、セルキャパシタＣが対応するビット線ＢＬに接続されるため、セルキャパシタＣに蓄積されていた電荷に応じてビット線ＢＬの電位が変動する。そして、センスアンプＳＡを活性化させることにより、対を成すビット線ＢＬ間に生じている電位差を増幅した後、ワード線ＷＬを非活性レベルに戻せば、セルキャパシタＣのチャージレベルが再生される。ワード線ＷＬの非活性レベルは、例えば接地電位ＶＳＳ未満の負電位ＶＫＫである。
【００３２】
リフレッシュ動作を行うべき周期はリフレッシュサイクルと呼ばれ、規格によって例えば６４ｍｓｅｃと定められている。したがって、各メモリセルＭＣの情報保持時間をリフレッシュサイクルよりも長くなるよう設計すれば、定期的なリフレッシュ動作によって情報を保持し続けることができる。
【００３３】
しかしながら、近年、アクセス履歴によってメモリセルＭＣの情報保持時間が低下するディスターブ現象が問題となっている。ディスターブ現象とは、あるワード線ＷＬを繰り返しアクセスすると、これに隣接する他のワード線ＷＬに接続されたメモリセルＭＣの情報保持特性が低下する現象である。例えば、図２に示すワード線ＷＬｍを繰り返しアクセスすると、これに隣接するワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたメモリセルＭＣの情報保持特性が低下する。原因については諸説あるが、例えば、隣接するワード線間に生じている寄生容量Ｃｐによるものであると考えられている。
【００３４】
つまり、所定のワード線ＷＬｍが繰り返しアクセスされると、その電位が負電位ＶＫＫから高電位ＶＰＰへ繰り返し変化するため、隣接するワード線ＷＬｍ−１，ＷＬｍ＋１を負電位ＶＫＫに固定しているにもかかわらず、寄生容量Ｃｐによるカップリングによってその電位がわずかに上昇する。これにより、ワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたセルトランジスタＴｒのオフリーク電流が増大し、セルキャパシタＣのチャージレベルが通常よりも高速に失われてしまう。
【００３５】
また、以下の様な他の考えもある。図３は、ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。図３に示すワード線ＷＬｍ，ＷＬｍ＋１は、素子分離領域６によって区画された同じ活性領域内に埋め込まれており、これが活性化されると対応するソース／ドレインＳＤ間にチャネルが形成される。ソース／ドレインＳＤの一方はビット線ノードに接続され、他方はキャパシタノードに接続されている。このような構造において、ワード線ＷＬｍがアクセスされ、その後セルトランジスタＴｒをＯＦＦする（つまりチャネルが切れる）と、キャリアである浮遊電子がチャネル付近に発生する。ワード線ＷＬｍへのアクセスが繰り返されると、その浮遊電子が累積し、その累積した浮遊電子がワード線ＷＬｍ＋１側のキャパシタノードへ移動し、ＰＮジャンクションリークを誘発してセルキャパシタＣのチャージレベルを失わせる。
【００３６】
いずれにしても、このようなメカニズムによりメモリセルＭＣの情報保持時間が低下すると、情報保持時間が規格によって定められたリフレッシュサイクルを下回る危険性がある。情報保持時間がリフレッシュサイクルを下回わってしまうと、リフレッシュ動作を正しく実行しても一部のデータが消失してしまう。
【００３７】
本実施形態による半導体装置１０は、上述したディスターブ現象を考慮し、アクセス履歴に基づいて追加的なリフレッシュ動作を行う。以下、半導体装置１０に備えられたリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
【００３８】
図４は、リフレッシュ制御回路４０の構成を示すブロック図である。
【００３９】
図４に示すように、リフレッシュ制御回路４０は、制御回路４１、リフレッシュカウンタ４２、アドレスカウンタ４３、アドレスレジスタ４４、セレクタ４５及びマルチプレクサ４６を備えている。アドレスカウンタ４３及びアドレスレジスタ４４は、メモリセルアレイ１１に対するアクセス履歴に基づいて検出信号ＦＬＧを生成するアクセス解析回路５０を構成する。
【００４０】
制御回路４１は、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴを１回又は２回以上発生させる回路である。リフレッシュ開始信号ＩＲＥＦに応答して発生させるリフレッシュ実行信号ＲＲＥＦＴの回数は、モードレジスタ１４から供給されるモード信号ＭＯＤＥによって指定される。
【００４１】
図５には、モード信号ＭＯＤＥに応じたリフレッシュ実行信号ＲＲＥＦＴの発生回数を説明するためのいくつかの例が示されている。図５に示す例では、モード信号ＭＯＤＥが第１のモード（ＭＯＤＥ＝１）を示している場合、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴが１回だけ発生する。また、モード信号ＭＯＤＥが第２のモード（ＭＯＤＥ＝２）を示している場合、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴが交互に１回又は２回発生する。この場合、リフレッシュ開始信号ＩＲＥＦに応答したリフレッシュ実行信号ＲＲＥＦＴの平均的な発生回数は１．５回となる。さらに、モード信号ＭＯＤＥが第３のモード（ＭＯＤＥ＝３）を示している場合、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴが２回発生する。
【００４２】
リフレッシュ実行信号ＲＲＥＦＴの発生回数を可変としているのは、コントロールデバイスから発行されるオートリフレッシュコマンドの発行頻度を動作モードによって可変とするためである。或いは、情報保持特性が設計値よりも短いメモリセルや長いメモリセルが存在する場合に、リフレッシュサイクルの最適化を可能とする目的にも利用することができる。
【００４３】
リフレッシュ実行信号ＲＲＥＦＴは、セレクタ４５を介してリフレッシュカウンタ４２に入力される。セレクタ４５は、検出信号ＦＬＧが非活性化している場合、リフレッシュ実行信号ＲＲＥＦＴをリフレッシュカウンタ４２に供給する。逆に、検出信号ＦＬＧが活性化している場合、セレクタ４５は、リフレッシュ実行信号ＲＲＥＦＴをアドレスレジスタ４４に供給する。
【００４４】
リフレッシュカウンタ４２は、リフレッシュ対象となるワード線ＷＬのアドレスを記憶する回路であり、そのカウント値はリフレッシュ実行信号ＲＲＥＦＴに応答して更新される。リフレッシュカウンタ４２のカウント値であるリフレッシュアドレスＲＡＤＤは、マルチプレクサ４６を介して出力される。マルチプレクサ４６は、検出信号ＦＬＧが非活性化している場合、リフレッシュカウンタ４２から出力されるリフレッシュアドレスＲＡＤＤを選択し、これを出力する。逆に、検出信号ＦＬＧが活性化している場合、マルチプレクサ４６は、アドレスレジスタ４４から出力される追加リフレッシュアドレスＭＡＸＡＤＤを選択し、これをリフレッシュアドレスＲＡＤＤとして出力する。
【００４５】
このようにして生成されるリフレッシュ実行信号ＲＲＥＦＴ及びリフレッシュアドレスＲＡＤＤは、図１に示したロウデコーダ１２に供給される。ロウデコーダ１２は、リフレッシュ実行信号ＲＲＥＦＴが活性化すると、リフレッシュアドレスＲＡＤＤが示すワード線ＷＬにアクセスすることにより、該ワード線ＷＬに接続されたメモリセルＭＣの情報をリフレッシュする。したがって、本実施形態におけるロウデコーダ１２は、リフレッシュ実行回路を構成する。
【００４６】
図４に示すように、制御回路４１には検出信号ＦＬＧが入力されている。そして、制御回路４１は、検出信号ＦＬＧが活性化している期間においては、リフレッシュ開始信号ＩＲＥＦに応答して発生させるリフレッシュ実行信号ＲＲＥＦＴの回数を切り替えることにより、モード信号ＭＯＤＥによって指定される回数よりも多くの回数だけリフレッシュ実行信号ＲＲＥＦＴを発生させる。この点については後述する。
【００４７】
アドレスカウンタ４３は、メモリセルアレイ１１に対するアクセス履歴を蓄積する回路である。つまり、アドレスカウンタ４３は、アクティブ信号ＩＡＣＴが活性化する度に、当該アドレス信号ＩＡＤＤに対応するカウント値をインクリメントし、これにより、ワード線又はワード線群ごとに、アクティブコマンドに応答したロウアクセスの回数をカウントする。
【００４８】
そして、所定のワード線又はワード線群に対するロウアクセスの回数が所定のしきい値を超えると、アドレスカウンタ４３は、追加的にリフレッシュすべきメモリセルＭＣに対応するロウアドレスである追加リフレッシュアドレスＭＡＸＡＤＤをアドレスレジスタ４４に出力する。アドレスレジスタ４４は追加リフレッシュアドレスＭＡＸＡＤＤを保持し、これを蓄積する。追加リフレッシュアドレスＭＡＸＡＤＤとしては、例えば、ロウアクセスの回数がしきい値を超えたワード線ＷＬに隣接するワード線のアドレスが該当する。
【００４９】
アドレスレジスタ４４に１以上の追加リフレッシュアドレスＭＡＸＡＤＤが蓄積されている場合、アドレスレジスタ４４は検出信号ＦＬＧを活性化させる。つまり、検出信号ＦＬＧが活性化している場合、追加的にリフレッシュ動作を行うべきワード線ＷＬが存在することを意味する。この場合、検出信号ＦＬＧの活性化により、制御回路４１から出力されるリフレッシュ実行信号ＲＲＥＦＴの発生回数が増加するとともに、リフレッシュ実行信号ＲＲＥＦＴに応答したリフレッシュカウンタ４２の更新動作が停止される。
【００５０】
つまり、検出信号ＦＬＧが活性化している期間にリフレッシュ開始信号ＩＲＥＦが発生すると、制御回路４１によって生成されるリフレッシュ実行信号ＲＲＥＦＴがセレクタ４５を介してアドレスレジスタ４４に供給される。このため、リフレッシュカウンタ４２の更新は行われず、代わりに、アドレスレジスタ４４に蓄積されている追加リフレッシュアドレスＭＡＸＡＤＤがマルチプレクサ４６に供給される。そして、マルチプレクサ４６は、検出信号ＦＬＧが活性化しているため追加リフレッシュアドレスＭＡＸＡＤＤを選択し、これをリフレッシュアドレスＲＡＤＤとして出力する。これにより、リフレッシュカウンタ４２が示すリフレッシュアドレスＲＡＤＤの代わりに、アドレスレジスタ４４に蓄積されている追加リフレッシュアドレスＭＡＸＡＤＤがロウデコーダ１２に供給され、情報保持特性の低下しているメモリセルＭＣがリフレッシュされる。
【００５１】
図６は、制御回路４１の第１の動作例を示すタイミング図である。
【００５２】
図６に示す第１の動作例では、モード信号ＭＯＤＥが第２のモード（ＭＯＤＥ＝２）を示しており、これにより、検出信号ＦＬＧがローレベルに非活性化している期間においては、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴが交互に１回又は２回発生している。そして、検出信号ＦＬＧがハイレベルに活性化すると、モード信号ＭＯＤＥはそのまま第２のモード（ＭＯＤＥ＝２）を示しているにもかかわらず、第３のモード（ＭＯＤＥ＝３）に動的に切り替わる。つまり、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴが２回発生するようになる。
【００５３】
図７は、制御回路４１の第２の動作例を示すタイミング図である。
【００５４】
図７に示す第２の動作例では、モード信号ＭＯＤＥが第１のモード（ＭＯＤＥ＝１）を示しており、これにより、検出信号ＦＬＧがローレベルに非活性化している期間においては、リフレッシュ開始信号ＩＲＥＦに応答してリフレッシュ実行信号ＲＲＥＦＴが１回だけ発生する。そして、検出信号ＦＬＧがハイレベルに活性化すると、モード信号ＭＯＤＥはそのまま第１のモード（ＭＯＤＥ＝１）を示しているにもかかわらず、第３のモード（ＭＯＤＥ＝３）に動的に切り替わる。つまり、リフレッシュ開始信号ＩＲＥＦに応答したリフレッシュ実行信号ＲＲＥＦＴの発生回数が２倍になる。
【００５５】
このように、本実施形態では、アドレスレジスタ４４に追加リフレッシュアドレスＭＡＸＡＤＤが蓄積されている期間においてリフレッシュ実行信号ＲＲＥＦＴの発生回数が増大することから、追加的なリフレッシュ動作によるリフレッシュサイクルの長期化を防止することが可能となる。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５７】
２        外部基板
４        半導体基板
６        素子分離領域
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
１５      リードライトアンプ
１６      入出力回路
２１      コマンドアドレス端子
２２      クロックイネーブル端子
２３      クロック端子
２４      データ端子
２５，２６    電源端子
３１      コマンドアドレス入力回路
３２      アドレスラッチ回路
３３      コマンドデコード回路
３４      クロック入力回路
３５      内部クロック発生回路
３６      タイミングジェネレータ
３７      内部電源発生回路
３８      キャリブレーション回路
４０      リフレッシュ制御回路
４１      制御回路
４２      リフレッシュカウンタ
４３      アドレスカウンタ
４４      アドレスレジスタ
４５      セレクタ
４６      マルチプレクサ
５０      アクセス解析回路
ＢＬ      ビット線
Ｃ        セルキャパシタ
ＭＣ      メモリセル
Ｒｅ      外部抵抗
ＳＡ      センスアンプ
Ｔｒ      セルトランジスタ
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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