(57)【要約】【課題】微細化が進展しても、不純物拡散層Ｄとその上面に接続される電極との接触面積を広く確保できるようにする。【解決手段】半導体装置１は、ゲート溝ＧＴ及びＳＴＩ溝ＩＴ１のそれぞれに側面が接するように形成され、ＭＯＳトランジスタのボディ部を構成する半導体ピラーＰと、ゲート溝ＧＴ内にゲート絶縁膜５を介して埋め込まれるゲート電極Ｇと、ＭＯＳトランジスタのソース又はドレインを構成するソース・ドレイン部ＳＤとを備え、ソース・ドレイン部ＳＤは、半導体ピラーＰの上端部に形成される不純物拡散層Ｄと、ゲート溝ＧＴ内にゲート電極Ｇ上を延在するように形成され、かつ、ゲート溝ＧＴの側壁で不純物拡散層Ｄの側面に接する拡張部Ｅｘとを含む。【選択図】図１
2016219596.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ第１の方向に延在する第１のゲート溝及びＳＴＩ溝が表面に形成された第１の導電型の半導体基板と、
前記第１のゲート溝及び前記ＳＴＩ溝のそれぞれに側面が接するように形成され、第１のＭＯＳトランジスタのボディ部を構成する第１の半導体ピラーと、
前記第１のゲート溝内にゲート絶縁膜を介して埋め込まれる第１のゲート電極と、
前記第１のＭＯＳトランジスタのソース又はドレインを構成するソース・ドレイン部とを備え、
前記ソース・ドレイン部は、
前記第１の半導体ピラーの上端部に形成され、かつ、前記第１の導電型とは異なる第２の導電型の不純物拡散層と、
前記第１のゲート溝内に前記第１のゲート電極上を延在するように形成され、かつ、前記第１のゲート溝の側壁で前記不純物拡散層の側面に接する拡張部とを含む
ことを特徴とする半導体装置。
【請求項２】
前記第１のゲート溝の底部と接するように前記半導体基板内に設けられ、かつ、前記ソース・ドレイン部と接続されていない前記第２の導電型の底部不純物拡散層
をさらに備える請求項１に記載の半導体装置。
【請求項３】
前記底部不純物拡散層は、前記ＳＴＩ溝の側面に接するように形成される
請求項２に記載の半導体装置。
【請求項４】
前記底部不純物拡散層は、
前記第１のゲート溝の底部と接するように形成される高濃度部と、
前記高濃度部の周囲に形成される低濃度部とを含む
請求項２又は３に記載の半導体装置。
【請求項５】
前記ＳＴＩ溝は、前記第１のゲート溝よりも深く形成される
請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体基板の表面には、前記ＳＴＩ溝を挟んで前記第１のゲート溝と平行に延在する第２のゲート溝がさらに形成され、
前記第２のゲート溝内にゲート絶縁膜を介して埋め込まれる第２のゲート電極と、
前記第２のゲート溝及び前記ＳＴＩ溝のそれぞれに側面が接するように形成され、第２のＭＯＳトランジスタのボディ部を構成する第２の半導体ピラーとをさらに備え、
前記ＳＴＩ溝内には空洞部が設けられる
請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記不純物拡散層及び前記拡張部それぞれの上面を覆うように形成される絶縁膜と、
前記絶縁膜を貫通する開口部内に埋め込まれ、前記不純物拡散層及び前記拡張部それぞれの上面に接する電極とをさらに備え、
前記第１の方向と交差する第２の方向における前記電極の幅は、該第２の方向における前記不純物拡散層の幅より大きい
請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記電極は、前記拡張部、前記不純物拡散層、及び前記ＳＴＩ溝それぞれの上方に跨るように形成される
請求項７に記載の半導体装置。
【請求項９】
第１の導電型の半導体基板と、
それぞれ前記半導体基板の表面に第１の方向に延在するように形成されたゲート溝内にゲート絶縁膜を介して埋め込まれ、かつ、前記第１の方向と直交する第２の方向に並置された複数のワード線と、
それぞれ前記第２の方向に延在するように形成され、かつ、前記第１の方向に並置された複数のビット線と、
前記半導体基板の表面に形成されたＳＴＩ溝により前記第１及び第２の方向と異なる第３の方向に延在するように区画された複数の島状活性領域とを備え、
前記複数のワード線は、前記複数の島状活性領域のうちの第１の島状活性領域と交差する第１のゲート溝内に埋め込まれた第１のワード線を含み、
前記複数のビット線は、前記第１の島状活性領域と交差する第１のビット線を含み、
前記第１の島状活性領域には、
第１のキャパシタの一電極と接続されることにより第１の記憶ノードを構成し、かつ、前記第１の導電型とは異なる第２の導電型の第１の不純物拡散層と、
前記第１のビット線と接続されることにより第１のビット線コンタクトノードを構成する前記第２の導電型の第２の不純物拡散層と、
前記第１及び第２の不純物拡散層に挟まれるように配置された前記第１のワード線とを含む第１のメモリセルが配置され、
前記第１の不純物拡散層は、前記第１のゲート溝及び前記ＳＴＩ溝のそれぞれと側面で接するように形成された半導体ピラーの上端部に設けられ、かつ、前記第１のゲート溝内に前記第１のワード線上を延在するように形成された拡張部と前記第１のゲート溝の側壁で接続される
ことを特徴とする半導体装置。
【請求項１０】
前記複数のワード線は、前記複数の島状活性領域のうちの第２の島状活性領域と交差する第２のゲート溝内に埋め込まれ、かつ、前記第１のワード線と隣接する第２のワード線を含み、
前記複数のビット線は、前記第２の島状活性領域と交差し、かつ、前記第１のビット線と隣接する第２のビット線を含み、
前記第２の島状活性領域には、
第２のキャパシタの一電極と接続されることにより第２の記憶ノードを構成する前記第２の導電型の第３の不純物拡散層と、
前記第２のビット線と接続されることにより第２のビット線コンタクトノードを構成する前記第２の導電型の第４の不純物拡散層と、
前記第３及び第４の不純物拡散層に挟まれるように配置された前記第２のワード線とを含む第２のメモリセルが配置され、
前記第１の不純物拡散層と前記第４の不純物拡散層とは、前記ＳＴＩ溝を介して隣接している
請求項９に記載の半導体装置。
【請求項１１】
前記第１のゲート溝の底部と接するように前記半導体基板内に設けられ、かつ、前記第１及び第２の不純物拡散層と接続されていない前記第２の導電型の底部不純物拡散層
をさらに備える請求項９又は１０に記載の半導体装置。
【請求項１２】
前記底部不純物拡散層は、前記ＳＴＩ溝の側面に接するように形成される
請求項１１に記載の半導体装置。
【請求項１３】
前記ＳＴＩ溝は、前記第１のゲート溝よりも深く形成される
請求項９乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ＳＴＩ溝内には空洞部が設けられる
請求項９乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１の島状活性領域には、前記第１のワード線が選択されていないときに選択状態となり得る他の前記ワード線をゲート電極とするＭＯＳトランジスタは形成されない
請求項９乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
第１の導電型の半導体基板と、
それぞれ前記半導体基板の表面に第１の方向に延在するように形成され、かつ、前記第１の方向と直行する第２の方向に並置された複数の第１のＳＴＩ溝と、
それぞれ前記半導体基板の表面に前記第１及び第２の方向と異なる第３の方向に延在するように形成され、かつ、前記第１の方向に並置された複数の第２のＳＴＩ溝と、
前記複数の第１及び第２のＳＴＩ溝によって区画される複数の島状活性領域と、
それぞれ第１の方向に延在し、かつ、前記第１の方向に並ぶ複数の前記島状活性領域のそれぞれと中央で交差する複数のゲート溝と、
前記複数のゲート溝のそれぞれに埋め込まれた導電材料により構成される複数のワード線と、
それぞれ前記第２の方向に延在するように形成され、かつ、前記第１の方向に並置された複数のビット線とを備え、
前記複数のワード線は、前記複数の島状活性領域のうちの第１の島状活性領域と交差する第１のゲート溝内に埋め込まれた第１のワード線を含み、
前記複数のビット線は、前記第１の島状活性領域と交差する第１のビット線を含み、
前記第１の島状活性領域には、
第１のキャパシタの一電極と接続されることにより第１の記憶ノードを構成し、かつ、前記第１の導電型とは異なる第２の導電型の第１の不純物拡散層と、
前記第１のビット線と接続されることにより第１のビット線コンタクトノードを構成する前記第２の導電型の第２の不純物拡散層と、
前記第１及び第２の不純物拡散層に挟まれるように配置された前記第１のワード線とを含む第１のメモリセルが配置され、
前記第１の不純物拡散層は、前記第１のゲート溝及び前記ＳＴＩ溝のそれぞれと側面で接するように形成された半導体ピラーの上端部に設けられ、かつ、前記第１の溝内に前記第１のワード線上を延在するように形成された拡張部と前記第１の溝の側壁で接続される
ことを特徴とする半導体装置。
【請求項１７】
前記複数のワード線は、前記複数の島状活性領域のうちの第２の島状活性領域と交差する第２のゲート溝内に埋め込まれ、かつ、前記第１のワード線と隣接する第２のワード線を含み、
前記複数のビット線は、前記第２の島状活性領域と交差し、かつ、前記第１のビット線と隣接する第２のビット線を含み、
前記第２の島状活性領域には、
第２のキャパシタの一電極と接続されることにより第２の記憶ノードを構成する前記第２の導電型の第３の不純物拡散層と、
前記第２のビット線と接続されることにより第２のビット線コンタクトノードを構成する前記第２の導電型の第４の不純物拡散層と、
前記第３及び第４の不純物拡散層に挟まれるように配置された前記第２のワード線とを含む第２のメモリセルが配置され、
前記第１の不純物拡散層と前記第４の不純物拡散層とは、前記複数の第１のＳＴＩ溝のうちのひとつを介して隣接している
請求項１６に記載の半導体装置。
【請求項１８】
前記第１のゲート溝の底部と接するように前記半導体基板内に設けられ、かつ、前記第１及び第２の不純物拡散層と接続されていない前記第２の導電型の底部不純物拡散層
をさらに備える請求項１６又は１７に記載の半導体装置。
【請求項１９】
前記底部不純物拡散層は、前記複数の第１のＳＴＩ溝のうちのひとつの側面に接するように形成される
請求項１８に記載の半導体装置。
【請求項２０】
前記底部不純物拡散層は、
前記第１のゲート溝の底部と接するように形成される高濃度部と、
前記高濃度部の周囲に形成される低濃度部とを含む
請求項１８又は１９に記載の半導体装置。
【請求項２１】
前記複数の第１のＳＴＩ溝はそれぞれ、前記第１のゲート溝よりも深く形成される
請求項１６乃至２０のいずれか一項に記載の半導体装置。
【請求項２２】
前記複数の第１のＳＴＩ溝それぞれの内部には空洞部が設けられる
請求項１６乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
前記第１の島状活性領域には、前記第１のワード線が選択されていないときに選択状態となり得る他の前記ワード線をゲート電極とするＭＯＳトランジスタは形成されない
請求項１６乃至２２のいずれか一項に記載の半導体装置。
【請求項２４】
前記第１の不純物拡散層及び前記拡張部それぞれの上面を覆うように形成される絶縁膜と、
前記絶縁膜を貫通する開口部内に埋め込まれ、前記第１の不純物拡散層及び前記拡張部それぞれの上面に接する電極とをさらに備え、
前記第２の方向における前記電極の幅は、前記第２の方向における前記第１の不純物拡散層の幅より大きい
請求項１６乃至２３のいずれか一項に記載の半導体装置。
【請求項２５】
前記電極は、前記拡張部、前記第１の不純物拡散層、及び該第１の不純物拡散層と隣接する前記第１のＳＴＩ溝それぞれの上方に跨るように形成される
請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、埋め込みゲート電極を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置は、コンピュータシステムやモバイルシステムのメインメモリとして広く採用されている。半導体装置を構成するメモリセルは一般に、１個のＭＯＳ(Metal Oxide Semiconductor)トランジスタ（セルトランジスタ）と１個の記憶素子（ＤＲＡＭの場合にはセルキャパシタ）が直列接続された構造を有している。
【０００３】
近年の半導体装置においては、半導体基板の表面に溝を設け、その中にゲート絶縁膜を介してゲート電極を埋め込むことによりＭＯＳトランジスタを形成することが多い。この構造によれば、溝の深さによってチャネル長を制御できることから、格段の高密度化を実現できる。特許文献１，２には、このような構造を有するＭＯＳトランジスタの例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−３０６８８１号公報
【特許文献２】特開平８−３０６９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ゲート電極が溝内に埋め込まれた構造を有するＭＯＳトランジスタにおいては、ソース領域及びドレイン領域は溝の両側に配置されることになる。しかしながら近年、微細化の進展に伴ってＭＯＳトランジスタの形成領域のサイズが小さくなってきていることから、ソース領域及びドレイン領域とこれらの上面に接続される電極（ＤＲＡＭの場合にはビット線コンタクトプラグ及びキャパシタコンタクトプラグ）との接触面積が低下しており、結果として半導体装置の製造歩留まりの低下が顕著になってきている。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、それぞれ第１の方向に延在する第１のゲート溝及びＳＴＩ溝が表面に形成された第１の導電型の半導体基板と、前記第１のゲート溝及び前記ＳＴＩ溝のそれぞれに側面が接するように形成され、第１のＭＯＳトランジスタのボディ部を構成する第１の半導体ピラーと、前記第１のゲート溝内にゲート絶縁膜を介して埋め込まれる第１のゲート電極と、前記第１のＭＯＳトランジスタのソース又はドレインを構成するソース・ドレイン部とを備え、前記ソース・ドレイン部は、前記第１の半導体ピラーの上端部に形成され、かつ、前記第１の導電型とは異なる第２の導電型の不純物拡散層と、前記第１のゲート溝内に前記第１のゲート電極上を延在するように形成され、かつ、前記第１のゲート溝の側壁で前記不純物拡散層の側面に接する拡張部とを含むことを特徴とする。
【０００７】
本発明の他の一側面による半導体装置は、第１の導電型の半導体基板と、それぞれ前記半導体基板の表面に第１の方向に延在するように形成されたゲート溝内にゲート絶縁膜を介して埋め込まれ、かつ、前記第１の方向と直交する第２の方向に並置された複数のワード線と、それぞれ前記第２の方向に延在するように形成され、かつ、前記第１の方向に並置された複数のビット線と、前記半導体基板の表面に形成されたＳＴＩ溝により前記第１及び第２の方向と異なる第３の方向に延在するように区画された複数の島状活性領域とを備え、前記複数のワード線は、前記複数の島状活性領域のうちの第１の島状活性領域と交差する第１のゲート溝内に埋め込まれた第１のワード線を含み、前記複数のビット線は、前記第１の島状活性領域と交差する第１のビット線を含み、前記第１の島状活性領域には、第１のキャパシタの一電極と接続されることにより第１の記憶ノードを構成し、かつ、前記第１の導電型とは異なる第２の導電型の第１の不純物拡散層と、前記第１のビット線と接続されることにより第１のビット線コンタクトノードを構成する前記第２の導電型の第２の不純物拡散層と、前記第１及び第２の不純物拡散層に挟まれるように配置された前記第１のワード線とを含む第１のメモリセルが配置され、前記第１の不純物拡散層は、前記第１のゲート溝及び前記ＳＴＩ溝のそれぞれと側面で接するように形成された半導体ピラーの上端部に設けられ、かつ、前記第１の溝内に前記第１のワード線上を延在するように形成された拡張部と前記第１の溝の側壁で接続されることを特徴とする。
【０００８】
本発明のさらに他の一側面による半導体装置は、第１の導電型の半導体基板と、それぞれ前記半導体基板の表面に第１の方向に延在するように形成され、かつ、前記第１の方向と直行する第２の方向に並置された複数の第１のＳＴＩ溝と、それぞれ前記半導体基板の表面に前記第１及び第２の方向と異なる第３の方向に延在するように形成され、かつ、前記第１の方向に並置された複数の第２のＳＴＩ溝と、前記複数の第１及び第２のＳＴＩ溝によって区画される複数の島状活性領域と、それぞれ第１の方向に延在し、かつ、前記第１の方向に並ぶ複数の前記島状活性領域のそれぞれと中央で交差する複数のゲート溝と、前記複数のゲート溝のそれぞれに埋め込まれた導電材料により構成される複数のワード線と、それぞれ前記第２の方向に延在するように形成され、かつ、前記第１の方向に並置された複数のビット線とを備え、前記複数のワード線は、前記複数の島状活性領域のうちの第１の島状活性領域と交差する第１のゲート溝内に埋め込まれた第１のワード線を含み、前記複数のビット線は、前記第１の島状活性領域と交差する第１のビット線を含み、前記第１の島状活性領域には、第１のキャパシタの一電極と接続されることにより第１の記憶ノードを構成し、かつ、前記第１の導電型とは異なる第２の導電型の第１の不純物拡散層と、前記第１のビット線と接続されることにより第１のビット線コンタクトノードを構成する前記第２の導電型の第２の不純物拡散層と、前記第１及び第２の不純物拡散層に挟まれるように配置された前記第１のワード線とを含む第１のメモリセルが配置され、前記第１の不純物拡散層は、前記第１のゲート溝及び前記ＳＴＩ溝のそれぞれと側面で接するように形成された半導体ピラーの上端部に設けられ、かつ、前記第１の溝内に前記第１のワード線上を延在するように形成された拡張部と前記第１の溝の側壁で接続されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、拡張部を設けたことにより不純物拡散層を第１のゲート溝内にまで拡張できるので、微細化が進展しても、不純物拡散層とその上面に接続される電極との接触面積を広く確保することができる。したがって、半導体装置の製造歩留まりが向上する。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は、本発明の好ましい実施の形態による半導体装置１の構成を示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図２】（ａ）は、図１に示した半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図３】（ａ）は、図１に示した半導体装置１の製造工程（図２に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図４】（ａ）は、図１に示した半導体装置１の製造工程（図３に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図５】（ａ）は、図１に示した半導体装置１の製造工程（図４に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図６】（ａ）は、図１に示した半導体装置１の製造工程（図５に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図７】（ａ）は、図１に示した半導体装置１の製造工程（図６に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図８】（ａ）は、図１に示した半導体装置１の製造工程（図７に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図９】（ａ）は、図１に示した半導体装置１の製造工程（図８に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１０】（ａ）は、図１に示した半導体装置１の製造工程（図９に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１１】（ａ）は、本発明の好ましい実施の形態の第１の変形例による半導体装置１の構成を示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１２】（ａ）は、本発明の好ましい実施の形態の第２の変形例による半導体装置１の構成を示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１３】（ａ）は、本発明の好ましい実施の形態の第３の変形例による半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１４】（ａ）は、本発明の好ましい実施の形態の第４の変形例による半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１５】（ａ）は、本発明の好ましい実施の形態の第５の変形例による半導体装置１の構成を示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１６】（ａ）は、図１５に示した半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１７】（ａ）は、図１５に示した半導体装置１の製造工程（図１６に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１８】（ａ）は、本発明の好ましい実施の形態の第６の変形例による半導体装置１の構成を示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１９】（ａ）は、図１８に示した半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図２０】（ａ）は、図１８に示した半導体装置１の製造工程（図１９に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図２１】（ａ）は、本発明の好ましい実施の形態の第７の変形例による半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
本発明の実施の形態による半導体装置１はＤＲＡＭであり、図１に示すように、半導体基板２を備えて構成される。半導体基板２はｐ型（第１の導電型）の不純物を含むｐ型のシリコン基板であり、その表面には、ＤＲＡＭのメモリセルアレイが配置されるメモリセル領域と、ＤＲＡＭの周辺回路が配置される周辺回路領域とが設けられる。図１には、メモリセル領域の一部のみを図示している。
【００１３】
半導体基板２の表面には、それぞれ図示したｙ方向（第１の方向）に延在するように幅ＷＩ２で形成され、かつ、ｙ方向と直行するｘ方向（第２の方向）にピッチＰＧＸで並置された複数のＳＴＩ(Shallow Trench Isolation)溝ＩＴ１（第１のＳＴＩ溝）と、それぞれｕ方向（ｘ，ｙ方向と異なる第３の方向）に延在するように幅ＡＷで形成され、かつ、ｙ方向にピッチＰＢＹで並置された複数のＳＴＩ溝ＩＴ２（第２のＳＴＩ溝）とが形成される。ＳＴＩ溝ＩＴ１には、図１に示すように、シリコン酸化膜からなるライナー絶縁膜３ａの上にシリコン窒化膜からなる主埋設膜３ｂを積層してなる積層膜である素子分離用絶縁膜３が埋め込まれる。一方、ＳＴＩ溝ＩＴ２には、図１には図示していないが、シリコン酸化膜の単層膜である素子分離用絶縁膜４（図２参照）が埋め込まれる。
【００１４】
ＳＴＩ溝ＩＴ１，ＩＴ２の間に位置する領域は、図１（ａ）に示すように、一方の対辺がｙ方向に平行であり、他方の対辺がｕ方向に平行な平行四辺形の平面形状を有する島状の活性領域Ｋとなる。これにより、半導体基板２の表面には、複数の活性領域Ｋがマトリクス状に区画されている。各活性領域Ｋのｘ方向の幅は、ＳＴＩ溝ＩＴ１のｘ方向の幅ＷＩ２及びピッチＰＧＸを用いてＰＧＸ−ＷＩ２と表される。なお、図１では活性領域Ｋを示す符号Ｋの右側に「１」などの下付数字を付しているが、これは複数の活性領域Ｋを区別するために付しているものである。この点は、他の各構成についても同様である。本実施の形態では、各活性領域Ｋに、１つのセルトランジスタ（ＭＯＳトランジスタ）及び１つのセルキャパシタＣからなる１つのメモリセルＭＣが対応する。
【００１５】
半導体基板２の表面にはさらに、それぞれｙ方向に延在し、かつ、ｙ方向に並ぶ複数の活性領域Ｋのそれぞれと交差する複数のゲート溝ＧＴが形成される。各ゲート溝ＧＴのｘ方向の幅ｄは、ＳＴＩ溝ＩＴ１のｘ方向の幅ＷＩ２より大きい一定値である。各ゲート溝ＧＴのｘ方向の配置は、各ゲート溝ＧＴが対応する複数の活性領域Ｋそれぞれの中央部分を通過するように決定される。これにより各活性領域Ｋ内には、図１（ｂ）に示すように、一方のｘ方向側面でゲート溝ＧＴと接し、他方のｘ方向側面でＳＴＩ溝ＩＴ１と接する２本の半導体ピラーＰが形成される。各半導体ピラーＰは対応するセルトランジスタのボディ部を構成しており、ｙ方向の両側面でＳＴＩ溝ＩＴ２と接している。各半導体ピラーＰのｘ方向の幅は、ＳＴＩ溝ＩＴ１のｘ方向の幅ＷＩ２及びピッチＰＧＸ、並びに、ゲート溝ＧＴのｘ方向の幅ｄを用いて、（ＰＧＸ−ＷＩ２−ｄ）／２と表される。半導体装置１では、この（ＰＧＸ−ＷＩ２−ｄ）／２がＳＴＩ溝ＩＴ１のｘ方向の幅ＷＩ２より小さくなる（ＰＧＸ−ＷＩ２−ｄ＜２ＷＩ２）ように、ＰＧＸ，ＷＩ２，ｄの各値が決定される。
【００１６】
ゲート溝ＧＴの下部には、熱酸化膜であるゲート絶縁膜５を介して、対応する複数のセルトランジスタそれぞれの制御電極を構成するゲート電極Ｇが埋め込まれる。ゲート電極Ｇは、図１（ｂ）に示すように、窒化チタン膜であるゲートバリア層６の上に低抵抗のタングステン膜であるゲート主配線層７を積層してなる積層膜によって構成される。ゲート電極ＧはＤＲＡＭのワード線ＷＬとして機能するもので、上記の構造により、それぞれ半導体基板２の表面にｙ方向に延在するように形成されたゲート溝ＧＴ内にゲート絶縁膜５を介して埋め込まれ、かつ、ｘ方向に並置された複数のワード線ＷＬが構成される。
【００１７】
ゲート電極Ｇの上面にはシリコン窒化膜であるゲートキャップ膜８が形成されており、これによってゲート電極Ｇと上層の構成とが絶縁される。ゲートキャップ膜８の上面はゲート溝ＧＴの上端より下に位置しており、ゲートキャップ膜８の上面とゲート溝ＧＴの上端との間（ゲート溝ＧＴの内部）には、ゲート電極Ｇの上面を延在するように複数の拡張部Ｅｘが形成される。これら複数の拡張部Ｅｘは半導体ピラーＰごとに形成されるもので、それぞれ、対応する半導体ピラーＰの上端部とゲート溝ＧＴの側面で接している。各拡張部Ｅｘは、ｎ型（ｐ型とは異なる第２の導電型）の不純物を含有する多結晶シリコン膜であり、不純物拡散層を構成する。各拡張部Ｅｘの間には半導体基板２の表面に形成される層間絶縁膜１０が入り込んでおり、各拡張部Ｅｘはこの層間絶縁膜１０によって互いに絶縁分離されている。
【００１８】
各半導体ピラーＰの上端部には、ｎ型の不純物拡散層Ｄが配置される。この不純物拡散層Ｄは、ｎ型の不純物を半導体基板２内にイオン注入することによって形成されるもので、一方のｘ方向側面でゲート溝ＧＴと接し、他方のｘ方向側面でＳＴＩ溝ＩＴ１と接している。上述した拡張部Ｅｘは、対応する半導体ピラーＰ内の不純物拡散層Ｄとゲート溝ＧＴの側壁で接しており、こうして接する不純物拡散層Ｄとともに、対応するセルトランジスタのソース又はドレインを構成するソース・ドレイン部ＳＤとして機能する。つまり、半導体装置１では、セルトランジスタのソース・ドレイン部ＳＤがゲート電極Ｇの真上にまで拡張されており、半導体ピラーＰ内のみにソース・ドレイン部ＳＤを形成する従来例に比べ、ソース・ドレイン部ＳＤの上面の面積が拡大していると言える。
【００１９】
ゲート溝ＧＴの下方には、ｎ型の底部不純物拡散層ＢＤが形成される。不純物拡散層Ｄと同様、底部不純物拡散層ＢＤもｎ型の不純物を半導体基板２内にイオン注入することによって形成されるもので、ゲート溝ＧＴの底部を取り囲み、該底部と接するように半導体基板２内に設けられている。底部不純物拡散層ＢＤは、いずれの不純物拡散層Ｄとも接しておらず、孤立している。このような底部不純物拡散層ＢＤを設けるのはセルキャパシタＣが記憶している情報の破壊を防ぐためであるが、詳しくは後述する。
【００２０】
半導体基板２の表面にはシリコン酸化膜からなる層間絶縁膜１０が形成されており、その上面には、それぞれｘ方向に延在するように形成され、かつ、ｙ方向に並置された複数のビット線ＢＬが形成される。各ビット線ＢＬは、リンドープトシリコン膜１３の上に高融点金属膜１４を積層してなる積層膜により構成される。図示していないが、高融点金属膜１４自体も、窒化チタン膜上にタングステン膜を積層してなる積層膜によって構成される。
【００２１】
各ビット線ＢＬは、ｘ方向に並ぶ複数の活性領域Ｋそれぞれの一方のソース・ドレイン部ＳＤの真上を通過するように配置されており、層間絶縁膜１０を貫通して設けられるビット線コンタクトプラグＢＰにより、対応する一連のソース・ドレイン部ＳＤのそれぞれと接続される。なお、ビット線コンタクトプラグＢＰのｘ方向の幅は、図１（ｂ）から理解されるように、接続されるソース・ドレイン部ＳＤを構成する不純物拡散層Ｄのｘ方向の幅よりも大きくなっている。こうしてビット線ＢＬに接続されるソース・ドレイン部ＳＤは、ＤＲＡＭのビット線コンタクトノードを構成する。
【００２２】
ビット線ＢＬの上面には、シリコン窒化膜からなるビット線ハードマスク膜１５が形成される。また、ビット線ＢＬ及びビット線ハードマスク膜１５の側面は、シリコン窒化膜からなるビット線素子分離サイドウォール膜１６によって覆われている。ビット線ハードマスク膜１５及びビット線素子分離サイドウォール膜１６は、ビット線ＢＬと、セルキャパシタＣや後述するキャパシタコンタクトプラグＣＰなどとの間を絶縁する役割を果たす。ビット線素子分離サイドウォール膜１６の外側にはさらに、例えばシリコン窒化膜であるビット線ライナー膜１７が形成される。ビット線ライナー膜１７は、詳しくは後ほど半導体装置１の製造方法を説明する際に説明するが、ビット線コンタクトプラグＢＰのｙ方向側面も覆っており、ビット線コンタクトプラグＢＰをキャパシタコンタクトプラグＣＰなどから絶縁する役割を果たす。
【００２３】
図１には示されていないが、層間絶縁膜１０の上面には、シリコン酸化膜からなる層間絶縁膜１８（図１０参照）がさらに形成される。この層間絶縁膜１８の上面は、ビット線ハードマスク膜１５の上面と同一の平面を構成している。層間絶縁膜１８の上面及びビット線ハードマスク膜１５の上面には、シリコン窒化膜からなるストッパ膜２０と、このストッパ膜２０を貫通する下部電極ＬＥとが配置される。下部電極ＬＥは有底円筒形状の導電膜であり、下部がストッパ膜２０を貫通している一方、ほとんどの部分はストッパ膜２０の上面から突出している。下部電極ＬＥの上端の一部と、隣接する他の下部電極ＬＥとの間には、シリコン窒化膜からなるサポート膜２２が設けられる。このサポート膜２２は、縦に細長い下部電極ＬＥが製造途中に倒壊してしまうことを防止する役割を果たすものである。下部電極ＬＥは活性領域Ｋごとに設けられており、対応する活性領域Ｋ内の他方のソース・ドレイン部ＳＤと、層間絶縁膜１０，１８を貫通して設けられるキャパシタコンタクトプラグＣＰによって接続される。なお、キャパシタコンタクトプラグＣＰは、図１（ｂ）に示すように、拡張部Ｅｘ、不純物拡散層Ｄ、及びＳＴＩ溝ＩＴ１それぞれの上方に跨るように形成されており、そのｘ方向の幅は、接続されるソース・ドレイン部ＳＤを構成する不純物拡散層Ｄのｘ方向の幅よりも大きくなっている。
【００２４】
下部電極ＬＥのうちストッパ膜２０の上面から突出している部分の表面には、キャパシタ絶縁膜２３が形成される。また、キャパシタ絶縁膜２３を覆うように、導電膜である上部電極ＵＥが形成される。以上の上部電極ＵＥ、キャパシタ絶縁膜２３、及び下部電極ＬＥにより、下部電極ＬＥごとにセルキャパシタＣが構成される。これにより、下部電極ＬＥに接続されるソース・ドレイン部ＳＤは、ＤＲＡＭの記憶ノードを構成する。なお、上部電極ＵＥは各セルキャパシタＣに共通である。
【００２５】
上部電極ＵＥの上面は平坦化されており、シリコン酸化膜である層間絶縁膜２５によって覆われている。層間絶縁膜２５の上面には配線層２７が設けられており、上部電極ＵＥは、層間絶縁膜２５を貫通して設けられる上部配線コンタクトプラグ２６により、配線層２７内の配線と接続されている。
【００２６】
以上、半導体装置１の構成について説明した。次に、図１に示した下付符号を用い、別の観点から半導体装置１の構成について再度より詳しく説明する。
【００２７】
半導体基板２の表面には、それぞれ半導体基板２の表面にｙ方向に延在するように形成され、かつ、ｘ方向に並置された複数のＳＴＩ溝ＩＴ１（第１のＳＴＩ溝）と、それぞれ半導体基板２の表面にｕ方向に延在するように形成され、かつ、ｙ方向に並置された複数のＳＴＩ溝ＩＴ２（第２のＳＴＩ溝）とが設けられ、これら複数のＳＴＩ溝ＩＴ１，ＩＴ２により、複数の島状活性領域Ｋが区画される。また、半導体基板２の表面にはさらに、それぞれｙ方向に延在し、かつ、ｙ方向に並ぶ複数の活性領域Ｋのそれぞれと中央で交差する複数のゲート溝ＧＴが設けられる。
【００２８】
複数のゲート溝ＧＴのそれぞれにはゲート絶縁膜５を介して導電材料（ゲートバリア層６及びゲート主配線層７）が埋め込まれており、これにより複数のワード線ＷＬが設けられる。この複数のワード線ＷＬには、複数の活性領域Ｋのうちの活性領域Ｋ１（第１の島状活性領域）と交差するゲート溝ＧＴ１（第１のゲート溝）内に埋め込まれたワード線ＷＬ１（第１のワード線又は第１のゲート電極）と、複数の活性領域Ｋのうちの活性領域Ｋ２（第２の島状活性領域）と交差するゲート溝ＧＴ２（第２のゲート溝）内に埋め込まれ、かつ、ワード線ＷＬ１と隣接するワード線ＷＬ２（第２のワード線又は第２のゲート電極）とが含まれる。また、半導体基板２の表面には、活性領域Ｋ１と交差するビット線ＢＬ１（第１のビット線）と、島状活性領域Ｋ２と交差し、かつ、ビット線ＢＬ１と隣接するビット線ＢＬ２（第２のビット線）とを含む複数のビット線ＢＬが設けられる。
【００２９】
活性領域Ｋ１には、キャパシタＣ１の下部電極ＬＥ１と接続されることにより記憶ノード（第１の記憶ノード）を構成するｎ型の不純物拡散層Ｄ１（第１の不純物拡散層）と、ビット線ＢＬ１と接続されることによりビット線コンタクトノード（第１のビット線コンタクトノード）を構成するｎ型の不純物拡散層Ｄ２（第２の不純物拡散層）と、これら不純物拡散層Ｄ１，Ｄ２に挟まれるように配置されたワード線ＷＬ１とを含むメモリセルＭＣ１（第１のメモリセル）が配置される。そして、不純物拡散層Ｄ１は、ゲート溝ＧＴ１及びＳＴＩ溝ＩＴ１のそれぞれと側面で接するように形成された半導体ピラーＰ１（第１の半導体ピラー）の上端部に設けられ、かつ、ゲート溝ＧＴ１内にワード線ＷＬ１上を延在するように形成された拡張部Ｅｘ１とゲート溝ＧＴ１の側壁で接続される。同様に、不純物拡散層Ｄ２は、ゲート溝ＧＴ１及びＳＴＩ溝ＩＴ１のそれぞれと側面で接するように形成された半導体ピラーＰ２の上端部に設けられ、かつ、ゲート溝ＧＴ１内にワード線ＷＬ１上を延在するように形成された拡張部Ｅｘ２とゲート溝ＧＴ１の側壁で接続される。拡張部Ｅｘ１と拡張部Ｅｘ２とは、層間絶縁膜１０によって互いに絶縁分離されている。
【００３０】
活性領域Ｋ２には、キャパシタＣ２の下部電極ＬＥ２と接続されることにより記憶ノード（第２の記憶ノード）を構成するｎ型の不純物拡散層Ｄ３（第３の不純物拡散層）と、ビット線ＢＬ２と接続されることによりビット線コンタクトノード（第２のビット線コンタクトノード）を構成するｎ型の不純物拡散層Ｄ４（第４の不純物拡散層）と、これら不純物拡散層Ｄ３，Ｄ４に挟まれるように配置されたワード線ＷＬ２とを含むメモリセルＭＣ２（第２のメモリセル）が配置される。そして、不純物拡散層Ｄ３は、ゲート溝ＧＴ２及びＳＴＩ溝ＩＴ１のそれぞれと側面で接するように形成された半導体ピラーＰ３の上端部に設けられ、かつ、ゲート溝ＧＴ２内にワード線ＷＬ２上を延在するように形成された拡張部Ｅｘ３とゲート溝ＧＴ２の側壁で接続される。また、不純物拡散層Ｄ４は、ゲート溝ＧＴ２及びＳＴＩ溝ＩＴ１のそれぞれと側面で接するように形成された半導体ピラーＰ４（第２の半導体ピラー）の上端部に設けられ、かつ、ゲート溝ＧＴ２内にワード線ＷＬ２上を延在するように形成された拡張部Ｅｘ４とゲート溝ＧＴ１の側壁で接続される。なお、不純物拡散層Ｄ４は、ＳＴＩ溝ＩＴ１を介して不純物拡散層Ｄ１と隣接している。拡張部Ｅｘ３と拡張部Ｅｘ４とは、層間絶縁膜１０によって互いに絶縁分離されている。
【００３１】
以上説明した半導体装置１の構成によれば、拡張部Ｅｘを設けたことによりソース・ドレイン部ＳＤを対応するゲート溝ＧＴ内にまで拡張できるので、微細化が進展しても、ソース・ドレイン部ＳＤとその上面に接続される電極（ビット線コンタクトプラグＢＰ又はキャパシタコンタクトプラグＣＰ）との接触面積を広く確保することができる。したがって、これらの間の接続を確実に取ることが可能になるので、半導体装置１の製造歩留まりが向上する。また、これらの間の接触抵抗を減らすことが可能になる。
【００３２】
逆に言えば、不純物拡散層Ｄの断面積が小さくてもソース・ドレイン部ＳＤとその上面に接続される電極との接続を確実に取れるので、半導体ピラーＰを細く形成することが可能になる。したがって、セルトランジスタが動作するバイアス条件下において、該セルトランジスタのボディ部を完全空乏状態で動作させることが可能になる。
【００３３】
また、半導体装置１では、上述したように各半導体ピラーＰのｘ方向の幅（ＰＧＸ−ＷＩ２−ｄ）／２がＳＴＩ溝ＩＴ１のｘ方向の幅ＷＩ２より小さくなる（ＰＧＸ−ＷＩ２−ｄ＜２ＷＩ２）ようにＰＧＸ，ＷＩ２，ｄの各値を決定している。つまり、各半導体ピラーＰのｘ方向（及びｕ方向）の厚みを十分に薄くしていることから、ある活性領域Ｋ内を通過するゲート電極Ｇの電位が隣接する他の活性領域Ｋ内のボディ部に及ぼす影響を、小さく抑えることが可能になる。
【００３４】
さらに、半導体装置１では、１つの活性領域Ｋ内にメモリセルＭＣを１つだけ配置している。別の言い方をすれば、あるメモリセルＭＣが選択されていないとき（すなわち、そのメモリセルＭＣを構成するセルトランジスタのゲート電極Ｇであるワード線ＷＬがハイレベルに活性化されていないとき）に選択状態（ハイレベルに活性化された状態）となり得る他のワード線ＷＬをゲート電極とするＭＯＳトランジスタは、そのメモリセルＭＣと同じ活性領域Ｋ内には形成されない。したがって、電子などのキャリアがメモリセルＭＣ間を移動することを抑制できるので、１つの活性領域Ｋ内に２つ以上のメモリセルＭＣを配置する場合に比べ、各セルキャパシタＣに保持されている記憶データの破壊が防止される。
【００３５】
ここで、キャリアの移動によってセルキャパシタＣに保持されている記憶データが破壊される現象について、図１（ｂ）の例を参照しながら詳しく説明する。例えばワード線ＷＬ２（ゲート電極Ｇ２）が選択されると（ハイレベルになると）、メモリセルＭＣ２を構成するセルトランジスタのチャネル領域（ゲート溝ＧＴ２の周囲に位置する半導体基板２内の領域）に反転層が形成される。その後、ワード線ＷＬ２が非選択状態になると（ローレベルになると）、反転層内の電子の多くはソース・ドレイン部ＳＤ３，ＳＤ４に吸収されるが、一部が半導体基板２の内部に放出される。こうして放出された電子が半導体基板２内を拡散し、隣接するメモリセルＭＣ１のソース・ドレイン部ＳＤ１（記憶ノード）に達する電子の量が一定量を上回ると、セルキャパシタＣ１に記憶される記憶データが破壊される。
【００３６】
半導体装置１では、メモリセルＭＣ２が形成される活性領域Ｋ２と、ソース・ドレイン部ＳＤ１との間にＳＴＩ溝ＩＴ１が存在している。その結果、ＳＴＩ溝ＩＴ１が存在しない場合に比べ、上記の拡散によってソース・ドレイン部ＳＤ１に達する電子の量が格段に少なくなるので、セルキャパシタＣ１に保持されている記憶データの破壊が防止されることになる。
【００３７】
この他、半導体装置１では、各ゲート溝ＧＴの下方にｎ型の底部不純物拡散層ＢＤを設けている。この孤立した底部不純物拡散層ＢＤは一時的に電子を保持可能であるため、底部不純物拡散層ＢＤを設けることによっても、上記のようにして拡散する電子の量を減らすことができる。したがって、半導体装置１によれば、一層効果的に、各セルキャパシタＣに保持されている記憶データの破壊が防止されていると言える。
【００３８】
底部不純物拡散層ＢＤは、セルトランジスタの駆動能力を向上させる効果も有する。すなわち、ゲート溝ＧＴの幅が狭くなるとゲート溝ＧＴ底部の曲率が小さくなるが、チャネル部分がこのような小さい曲率で屈曲することは、しきい値電圧が上昇する原因となる。底部不純物拡散層ＢＤを設けることでゲート溝ＧＴ底部をチャネルとして利用しないことになるので、上記のようなしきい値電圧の上昇が発生しなくなり、したがってセルトランジスタの駆動能力が向上する。
【００３９】
次に、本実施の形態による半導体装置１の製造方法について、図２〜図１０を参照しながら説明する。
【００４０】
半導体装置１の製造では、まず初めに図２に示すように、半導体基板２の表面に、それぞれｕ方向に延在する複数のＳＴＩ溝ＩＴ２を、図示するようにラインアンドスペース状に形成する。ＳＴＩ溝ＩＴ２の幅及びｙ方向のピッチは、上述したようにそれぞれＡＷ及びＰＢＹとする。また、ＳＴＩ溝ＩＴ２のｘ方向のピッチは、上述したＳＴＩ溝ＩＴ１のピッチ（図１参照）と同じＰＧＸとする。ピッチＰＢＹとピッチＰＧＸとは、本実施の形態では同じ値とするが、互いに異なっていてもよい。以下の説明では、ｕ方向とｘ方向のなす角をθとする。
【００４１】
次に、ＳＴＩ溝ＩＴ２を埋める膜厚でシリコン酸化膜を成膜し、半導体基板２の表面が露出する程度まで表面を平坦化することにより、ＳＴＩ溝ＩＴ２内にシリコン酸化膜である素子分離用絶縁膜４を埋め込む。これにより、それぞれｕ方向に延在する複数の活性領域Ｋａが形成される。その後、エネルギー１００ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件で、例えばホウ素などの不純物を半導体基板２の表面にイオン注入することにより、半導体基板２の表面にＰウエルを形成する。なお、図２では、このＰウエルの図示を省略している。
【００４２】
次に、半導体基板２の表面にさらに例えばリンなどの不純物をイオン注入することにより、各活性領域Ｋａの表面にｎ型の不純物拡散層Ｄａを形成する。なお、この不純物拡散層Ｄａ（又は図１に示した不純物拡散層Ｄ）の形成は、例えば、ＳＴＩ溝ＩＴ１を形成するためのマスク膜５１（図３参照）を形成した段階で行ってもよいし、層間絶縁膜１０を形成した段階（図７参照）で拡張部Ｅｘへの不純物注入とともに行ってもよい。
【００４３】
次に、図３に示すように、全面にシリコン酸化膜からなるマスク膜５０と、シリコン膜からなるマスク膜５１とを順次成膜する。そして、これらマスク膜５０，５１をパターニングすることにより、ＳＴＩ溝ＩＴ１のパターンをマスク膜５０，５１に形成し、さらにマスク膜５０，５１をマスクとして半導体基板２をエッチングすることにより、それぞれｙ方向に延在する複数のＳＴＩ溝ＩＴ１を、図示するようにラインアンドスペース状に形成する。ＳＴＩ溝ＩＴ１のｘ方向の幅及びピッチは、図１にも示したように、それぞれＷＩ２及びＰＧＸとする。これにより、ＳＴＩ溝ＩＴ１のｕ方向の幅ＷＩ２'及びピッチＰＧＸ'はそれぞれ、図２に示した角度θを用いて、ＷＩ２'＝ＷＩ２／ｃｏｓθ、ＰＧＸ'＝ＰＧＸ／ｃｏｓθとなる。
【００４４】
次に、シリコン酸化膜を薄く成膜した後、ＳＴＩ溝ＩＴ１を埋める膜厚でシリコン窒化膜を成膜し、半導体基板２の表面が露出する程度まで表面を平坦化することにより、ＳＴＩ溝ＩＴ１内に、シリコン酸化膜からなるライナー絶縁膜３ａの上にシリコン窒化膜からなる主埋設膜３ｂを積層してなる積層膜である素子分離用絶縁膜３を埋め込む。これにより、複数の活性領域Ｋａそれぞれがｘ方向に分割され、マトリクス状に並ぶ複数の活性領域Ｋが形成される。また、各不純物拡散層Ｄａが活性領域Ｋごとの不純物拡散層Ｄｂに分割される。活性領域Ｋのｙ方向のピッチはＳＴＩ溝ＩＴ２のｙ方向のピッチと同じＰＢＹ、ｘ方向のピッチはＳＴＩ溝ＩＴ１のｘ方向のピッチと同じＰＧＸ、ｕ方向のピッチはＳＴＩ溝ＩＴ１のｕ方向のピッチと同じＰＧＸ'となる。
【００４５】
次に、マスク膜５１を選択的に除去した後、露出したマスク膜５０を選択的に除去する。このとき、ライナー絶縁膜３ａのうち半導体基板２の表面上に位置する部分も除去される。これにより、ＳＴＩ溝ＩＴ１内の主埋設膜３ｂが半導体基板２の表面から突出した状態となる。
【００４６】
続いて、シリコン窒化膜を成膜してエッチバックを行うことにより、図４に示すように、突出した素子分離用絶縁膜３の側面を覆うサイドウォール膜９ａを形成する。サイドウォール膜９ａのｘ方向の膜厚ｔｓは、同一の活性領域Ｋ内でｘ方向（又はｕ方向）に対向する２つのサイドウォール膜９ａの表面間のｘ方向距離が、上述したゲート溝ＧＴのｘ方向の幅ｄ（図１参照）に等しくなるように設定される。なお、サイドウォール膜９ａのｕ方向の膜厚ｔｓ'は、図２に示した角度θを用いて、ｔｓ'＝ｔｓ／ｃｏｓθと表される。
【００４７】
次に、サイドウォール膜９ａ及び素子分離用絶縁膜３をマスクとして半導体基板２及び素子分離用絶縁膜４のそれぞれを等速でエッチングすることにより、一様な底面を有するゲート溝ＧＴを形成する。この方法で形成したゲート溝ＧＴは、ｘ方向の幅ｄでｙ方向に延在する溝となる。ゲート溝ＧＴのｕ方向の幅ｄ'は、図２に示した角度θを用いて、ｄ'＝ｄ／ｃｏｓθと表される。エッチング量は、所定のゲート長が得られるように設定される。
【００４８】
ここで、上述したように、セルトランジスタのチャネル領域から半導体基板２の内部に放出されるキャリアの移動によってセルキャパシタＣに保持されている記憶データの破壊が引き起こされ得るが、このような記憶データ破壊の原因となるキャリアの移動を防ぐため、素子分離用絶縁膜３，４の下端は、ゲート溝ＧＴ内に埋め込まれるゲート電極Ｇの下端より低い位置にあることが好ましい。したがって、ＳＴＩ溝ＩＴ１，ＩＴ２は、ゲート溝ＧＴよりも深くなるように形成される。
【００４９】
ゲート溝ＧＴの形成により、図４に示すように、各活性領域Ｋ内に２つの半導体ピラーＰが形成される。また、各活性領域Ｋ内の不純物拡散層Ｄｂ（図３参照）はそれぞれ、一方の半導体ピラーＰの上端部に配置される不純物拡散層Ｄ（例えば、活性領域Ｋ１内の不純物拡散層Ｄ１）と、他方の半導体ピラーＰの上端部に配置される他方の不純物拡散層Ｄ（例えば、活性領域Ｋ１内の不純物拡散層Ｄ２）とに分割される。各半導体ピラーＰのｘ方向の一方端部は素子分離用絶縁膜３により画定され、ｘ方向の他方端部はゲート溝ＧＴにより画定される。ｙ方向については、両端部ともに素子分離用絶縁膜４により画定される。また、各半導体ピラーＰ（及び各不純物拡散層Ｄ）の平面形状は、ｙ方向に平行な各辺の長さがＡＷ／ｃｏｓθ（ＡＷは、図２に示したＳＴＩ溝ＩＴ２の幅）であり、ｘ方向の幅が（ＰＧＸ−ＷＩ２−ｄ）／２である平行四辺形となり、１つの活性領域Ｋに対応する２つの半導体ピラーＰ（及び不純物拡散層Ｄ）の平面形状は、活性領域Ｋの平面的な中心に対して点対称となる。
【００５０】
本製造方法では、サイドウォール膜９ａを用いてゲート溝ＧＴを形成していることから、活性領域Ｋに対するゲート溝ＧＴの位置が自己整合的に決定される。したがって、活性領域Ｋに対するゲート溝ＧＴの位置ズレが防止されるので、半導体ピラーＰ及び不純物拡散層Ｄを上述したサイズで均一に形成することが可能になる。
【００５１】
次に、ゲート溝ＧＴの底面に露出した半導体基板２の表面にリンなどの不純物をイオン注入することにより、ゲート溝ＧＴの底面にｎ型の不純物拡散層を形成する。これにより、いずれの不純物拡散層Ｄとも接しておらず、孤立している底部不純物拡散層ＢＤが形成される。
【００５２】
次に、図５に示すように、熱酸化によってゲート溝ＧＴの内壁にゲート絶縁膜５を形成し、その上に窒化チタン膜及び低抵抗のタングステン膜を順次成膜する。窒化チタン膜はごく薄く形成し、タングステン膜はゲート溝ＧＴの全体が埋設される膜厚で形成する。続いて、タングステン膜及び窒化チタン膜をエッチバックすることにより、ゲート溝ＧＴの下部に、窒化チタン膜であるゲートバリア層６の上に低抵抗のタングステン膜であるゲート主配線層７を積層してなる積層膜によって構成されるゲート電極Ｇを埋め込む。
【００５３】
続いて、シリコン窒化膜を成膜し、エッチバックを行うことにより、ゲート電極Ｇの上面をゲートキャップ膜８で覆う。このエッチバックは、ゲートキャップ膜８の上面がゲート溝ＧＴの上端（半導体基板２の表面）より下に位置するように行う。必要に応じ、表面平坦化のための塗布膜を形成してもよい。その後、露出したゲート絶縁膜５を除去し、不純物拡散層Ｄの側面をゲート溝ＧＴ内に露出させる。
【００５４】
次に、ｎ型の不純物を含有する多結晶シリコン膜を成膜し、エッチバックを行うことにより、ゲート溝ＧＴの上部に多結晶シリコン膜５２を埋設する。このエッチバックは、多結晶シリコン膜５２の上面が半導体基板２の表面と同一の平面を構成するように行う。必要に応じ、表面平坦化のための塗布膜を形成してもよい。
【００５５】
次に、図６に示すように、全面にフォトレジスト５３を成膜し、ＳＴＩ溝ＩＴ２（図２参照）上が明部となるようにパターニングを行う。そして、パターニングされたフォトレジスト５３をマスクとしてゲート溝ＧＴ内に形成された多結晶シリコン膜５２を選択的にエッチングする。これにより、ＳＴＩ溝ＩＴ２上に形成された多結晶シリコン膜５２が除去され、活性領域Ｋ内にのみ多結晶シリコン膜５２が残存することになる。
【００５６】
次に、フォトレジスト５３を除去した後、シリコン窒化膜を成膜し、エッチバックを行う。これにより、図７に示すように、サイドウォール膜９ａの側面を覆うサイドウォール膜９ｂが形成される。サイドウォール膜９ａ，９ｂはともにシリコン窒化膜であり、一体化するので、以下ではこれらをサイドウォール膜９と総称する。なお、サイドウォール膜９ｂは多結晶シリコン膜５２のｙ方向側面にも形成されるが、以後の工程に影響するものではないので、ここでは図示を省略している。
【００５７】
続いて、サイドウォール膜９を含むシリコン窒化膜をマスクとして、多結晶シリコン膜５２を選択的にエッチングする。これにより、図７に示すように、各活性領域Ｋ内の多結晶シリコン膜５２がｘ方向に分割され、拡張部Ｅｘとなる。このエッチングでは、サイドウォール膜９をマスクとしているので、多結晶シリコン膜５２の分割は各活性領域Ｋのちょうど中央で自己整合的に行われる。また、分割によってできる溝の幅をリソグラフィー解像限界寸法未満とすることができるので、各拡張部Ｅｘのｘ方向の幅が最大化される。こうして拡張部Ｅｘが形成されることにより、各活性領域Ｋ内に２つのソース・ドレイン部ＳＤが形成される。
【００５８】
次に、シリコン酸化膜を成膜し、ＣＭＰ(Chemical Mechanical Polishing)法によって表面を平坦化することにより、図８に示す層間絶縁膜１０を形成する。その後、フォトリソグラフィ及びドライエッチングを用いてシリコン酸化膜及びシリコン窒化膜を選択的にエッチングすることにより、それぞれｙ方向に延在する複数の溝５５ａを形成する。溝５５ａのｘ方向の配置は、ＳＴＩ溝ＩＴ１と同じｘ方向のピッチＰＧＸで、かつ、各活性領域Ｋに形成される２つのソース・ドレイン部ＳＤのうちの一方（ビット線コンタクトノードとなるソース・ドレイン部ＳＤ）の上面が溝５５ａの底面に露出するように決定される。
【００５９】
溝５５ａを形成した後には、溝５５ａを埋設する膜厚で導電膜を形成した後、層間絶縁膜１０の上面より上に形成された導電膜を除去することにより、溝５５ａ内にビット線コンタクト導電膜５５を埋設する。こうして形成されるビット線コンタクト導電膜５５は、ｙ方向に延在する直線状の配線となる。
【００６０】
次に、リンドープトシリコン膜、窒化チタン膜、タングステン膜、シリコン窒化膜、及びシリコン酸化膜を順次成膜することにより、図９に示すように、層間絶縁膜１０の上面にリンドープトシリコン膜１３、窒化チタン膜とタングステン膜の積層膜である高融点金属膜１４、シリコン窒化膜であるビット線ハードマスク膜１５、及び、シリコン酸化膜であるビット線キャップ膜５６からなる積層膜を形成する。そして、この積層膜を図１に示したビット線ＢＬのパターンにパターニングする。これにより、それぞれｘ方向に延在する複数のビット線ＢＬが形成される。
【００６１】
続いて、全面にシリコン窒化膜を形成し、エッチバックを行う。これにより、リンドープトシリコン膜１３、高融点金属膜１４、ビット線ハードマスク膜１５、及びビット線キャップ膜５６それぞれの側面を覆うビット線素子分離サイドウォール膜１６が形成される。
【００６２】
次に、ビット線キャップ膜５６、ビット線ハードマスク膜１５、及びビット線素子分離サイドウォール膜１６をマスクとしてビット線コンタクト導電膜５５を含む各膜をエッチングすることにより、半導体基板２の表面を露出させる。このエッチングによりビット線コンタクト導電膜５５は活性領域Ｋごとに分割され、各ビット線ＢＬを対応するソース・ドレイン部ＳＤに接続するビット線コンタクトプラグＢＰとなる。また、エッチングにより生ずる溝の底面には、図９（ａ）に示すように、素子分離用絶縁膜３，４、サイドウォール膜９、層間絶縁膜１０、及びソース・ドレイン部ＳＤがそれぞれ露出することになる。なお、図９（ａ）の例では、ビット線コンタクトノードとなるソース・ドレイン部ＳＤも一部が露出しているが、ビット線コンタクトノードとなるソース・ドレイン部ＳＤが露出しないように、ビット線ＢＬ及びビット線素子分離サイドウォール膜１６の一方又は両方のｙ方向の幅を調節することとしてもよい。
【００６３】
次に、シリコン窒化膜を成膜してエッチバックを行うことにより、図１０に示すように、ビット線素子分離サイドウォール膜１６の側面を覆うビット線ライナー膜１７を形成する。これにより、ビット線コンタクトプラグＢＰのｙ方向側面がビット線ライナー膜１７で覆われた状態となる。そしてさらにシリコン酸化膜を成膜し、表面を平坦化することにより、層間絶縁膜１８を形成する。この平坦化の後の上面には、層間絶縁膜１８の他、ビット線ハードマスク膜１５、ビット線素子分離サイドウォール膜１６、ビット線ライナー膜１７が露出する。
【００６４】
次に、フォトリソグラフィ法及びドライエッチング法を用いて、層間絶縁膜１８に複数のコンタクトホールＣＰａを形成する。コンタクトホールＣＰａは活性領域Ｋごとに設けられ、対応する活性領域Ｋ内の記憶ノードとなるソース・ドレイン部ＳＤを露出させる位置に配置される。コンタクトホールＣＰａを形成する際に用いるレジストマスクとしては、図示していないが、ｙ方向に並ぶ複数のコンタクトホールＣＰａそれぞれの形成領域をまとめて露出させるライン状のマスクを用いることが好適である。こうすることで、図１０に示すように、コンタクトホールＣＰａのｙ方向の側面はビット線ライナー膜１７により画定され、ｘ方向側面は層間絶縁膜１８により確定されることになる。
【００６５】
その後、例えばリンドープトシリコン膜などの導電膜を成膜し、ＣＭＰ法などを用いてビット線ハードマスク膜１５などの上面が露出する程度まで平坦化を行うことにより、各コンタクトホールＣＰａ内にキャパシタコンタクトプラグＣＰを埋設する。キャパシタコンタクトプラグＣＰの底面は、対応する活性領域Ｋ内の記憶ノードとなるソース・ドレイン部ＳＤと接している。
【００６６】
次に、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜を順に成膜することにより、図１に示したように、シリコン窒化膜からなるストッパ膜２０と、シリコン酸化膜からなるキャパシタ層間膜（図示せず）と、シリコン窒化膜からなるサポート膜２２とを形成する。そして、これらの各膜を貫通し、底面に対応するキャパシタコンタクトプラグＣＰの上面を露出させるキャパシタホールをキャパシタコンタクトプラグＣＰごとに形成し、その内壁を覆うように導電膜を形成することにより、セルキャパシタＣの下部電極ＬＥを形成する。
【００６７】
ここで、半導体装置１では、上述したようにピッチＰＧＸとピッチＰＢＹを同じ値としている。これにより、図１（ａ）に示したように、円形の下部電極ＬＥを六方最密格子構造に配置することが可能になっており、したがって、平面積を有効に活用してセルキャパシタＣを配置することが実現されることから、半導体装置１では、大きなサイズないし大きな容量を有するセルキャパシタＣが実現されている。
【００６８】
次に、図示していないが、エッチングによりサポート膜２２に開口部を形成し、この開口部を通じてシリコン酸化膜のウエットエッチングを行うことにより、キャパシタ層間膜を除去する。これにより、各下部電極ＬＥの表面が露出する。また、サポート膜２２が残存している部分では、隣り合う２つ以上の下部電極ＬＥが上端部に接続されたサポート膜２２を通じて支えあう構造が得られる。これにより、この段階での下部電極ＬＥの倒壊が防止される。
【００６９】
次に、下部電極ＬＥの表面を覆うキャパシタ絶縁膜２３を形成し、さらに、例えば窒化チタン膜と不純物ドーブトシリコン膜の積層膜を形成してパターニングを行うことにより、上部電極ＵＥを形成する。そして、上面を平坦化した後にシリコン酸化膜を全面に成膜することによって層間絶縁膜２５を形成した後、層間絶縁膜２５に貫通孔を設け、その内部に導電膜を埋め込むことにより、上部配線コンタクトプラグ２６を形成する。最後に、層間絶縁膜２５の上面に配線層２７を形成し、さらに必要に応じてパッシベーション膜（図示せず）などを形成することにより、半導体装置１が完成する。
【００７０】
以上説明した半導体装置１の製造方法によれば、素子分離用絶縁膜３の側面に形成したサイドウォール膜９ａをマスクとするエッチングによりゲート溝ＧＴを形成していることから、上述したように、半導体ピラーＰを均一なサイズで形成することが可能になる。したがって、しきい値電圧の変動に直結するセルトランジスタのボディ部のサイズを安定させることができるので、しきい値電圧の変動を抑制することが可能になる。また、ゲート溝ＧＴの幅によらず半導体ピラーＰを均一なサイズで形成することができるので、ゲート溝ＧＴの幅を最大化することができ、したがってゲート電極Ｇの電気抵抗を抑えることが可能になる。さらに、ボディ部を薄く形成することができるので、隣接する他のメモリセルＭＣ内のゲート電極Ｇの電位によるセルトランジスタの電気的特性の変化も抑制することが可能になる。
【００７１】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７２】
図１１は、上記実施の形態の第１の変形例を示す図である。同図と図１を比較すると理解されるように、本変形例による半導体装置１は、底部不純物拡散層ＢＤが、ゲート溝ＧＴの底部を取り囲むように形成される高濃度部ＨＤと、その周囲に形成される低濃度部ＬＤとにより構成される点で、上記実施の形態による半導体装置１と異なっている。
【００７３】
高濃度部ＨＤは、上記実施の形態における底部不純物拡散層ＢＤと同じものである。したがって、高濃度部ＨＤの形成は、上記実施の形態と同様にして行うことができる。一方、低濃度部ＬＤの形成は、上述した不純物拡散層Ｄａを形成する際に、半導体基板２のより深い位置にも不純物を注入することによって行うことが好適である。
【００７４】
別の方法として、高濃度部ＨＤと低濃度部ＬＤを同時に形成することも可能である。この場合、ゲート溝ＧＴを形成した後、拡散速度の異なる２種類の不純物（例えば、ヒ素とリン）をゲート溝ＧＴの底面に露出した半導体基板２の表面にイオン注入し、熱処理を行う。これにより、主として相対的に拡散の遅い不純物によって高濃度部ＨＤが構成され、主として相対的に拡散の速い不純物によって低濃度部ＬＤが構成される。
【００７５】
低濃度部ＬＤは、一方の端部がＳＴＩ溝ＩＴ１に接し、それによって半導体ピラーＰの水平断面の全体が底部不純物拡散層ＢＤによって占められる状態となるように形成される。こうすることで、ゲート溝ＧＴの下方から記憶ノードであるソース・ドレイン部ＳＤに向かうキャリアの移動経路が、底部不純物拡散層ＢＤによって完全に遮断されることになる。
【００７６】
以上説明したように、本変形例による半導体装置１によれば、底部不純物拡散層ＢＤにより、ゲート溝ＧＴの下方から記憶ノードであるソース・ドレイン部ＳＤに向かうキャリアの移動経路が完全に遮断される。したがって、上記したような理由で記憶ノードであるソース・ドレイン部ＳＤに到達する電子の量を減らすことができるので、より効果的にセルキャパシタＣに記憶される記憶データの破壊を防止することが可能になる。
【００７７】
なお、本変形例では半導体ピラーＰの水平断面の全体が底部不純物拡散層ＢＤによって占められることとしたが、一部に底部不純物拡散層ＢＤとなっていない部分があっても、上記と同様の効果を得ることは可能である。ただし、半導体ピラーＰの水平断面に占める底部不純物拡散層ＢＤの割合が大きいほど、より大きな効果を得ることができる。
【００７８】
図１２は、上記実施の形態の第２の変形例を示す図である。同図と図１を比較すると理解されるように、本変形例による半導体装置１は、素子分離用絶縁膜３内にエアーギャップＡＧ（空洞部）を有する点で、上記実施の形態による半導体装置１と異なっている。
【００７９】
エアーギャップＡＧの形成は、主埋設膜３ｂを構成するシリコン窒化膜を成膜する際に、段差被覆性が劣る成膜方法を採用することによって行う。具体的には、ＣＶＤ(Chemical Vapor Deposition)法、特にプラズマＣＶＤ法などを採用することが好ましい。なお、後の工程においてエアーギャップＡＧが露出してしまうことを防止する観点から、半導体基板２の表面より下にエアーギャップＡＧが形成されるように成膜条件を調節することが好ましい。
【００８０】
以上説明したように、本変形例による半導体装置１によれば、素子分離用絶縁膜３内にエアーギャップＡＧが形成されるので、素子分離用絶縁膜３を挟んで隣接するソース・ドレイン部ＳＤ間（例えば、ソース・ドレイン部ＳＤ１とソース・ドレイン部ＳＤ４の間）に発生する寄生容量を低減することができる。その結果、ビット線ＢＬの寄生容量を減らすことができるので、半導体装置１のセンスマージンを向上させることが可能となる。
【００８１】
図１３は、上記実施の形態の第３の変形例を示す図である。同図には、ゲートキャップ膜８の形成後、ゲート溝ＧＴ内に露出したゲート絶縁膜５を除去し、不純物拡散層Ｄの側面をゲート溝ＧＴ内に露出させた後の工程を示している。本変形例は、選択エピタキシャル成長法を用いて拡張部Ｅｘを形成する点で、上記実施の形態と異なっている。
【００８２】
本変形例では、不純物拡散層Ｄの側面をゲート溝ＧＴ内に露出させた後、基板温度を６００℃として、露出した不純物拡散層Ｄの側面にシリコン層６０を選択エピタキシャル成長させる。こうして形成されたシリコン層６０は、図１３に示すように、不純物拡散層Ｄごとに分離されたものとなる。なお、シリコン層６０がｚ方向に過剰に成長した場合には、ＣＭＰ法もしくはエッチバック法を用いて上面を平坦化すればよい。シリコン層６０を形成した後には、形成したシリコン層６０内にリンなどの不純物をイオン注入することにより、上記実施の形態と同様の拡張部Ｅｘを得る。
【００８３】
以上説明したように、本変形例による半導体装置１の製造方法によれば、選択エピタキシャル成長法によって、上記実施の形態と同様の拡張部Ｅｘを形成することが可能になる。また、図６及び図７に示した拡張部Ｅｘの分離工程が実施不要となる。
【００８４】
図１４は、上記実施の形態の第４の変形例を示す図である。同図には、図１３と同様、ゲートキャップ膜８の形成後、ゲート溝ＧＴ内に露出したゲート絶縁膜５を除去し、不純物拡散層Ｄの側面をゲート溝ＧＴ内に露出させた後の工程を示している。本変形例は、固相エピタキシャル成長法を用いて拡張部Ｅｘを形成する点で、上記実施の形態と異なっている。
【００８５】
本変形例では、不純物拡散層Ｄの側面をゲート溝ＧＴ内に露出させた後、基板温度を６００℃として、ゲート溝ＧＴ内にシリコンを固相エピタキシャル成長させ、さらにシリコンのエッチバックを行う。これにより、図１４に示すように、ゲート溝ＧＴの両側面が直線状のシリコン層６１によって覆われた状態となる。この後、図６に示した工程と同様にして各シリコン層６１をｙ方向に分離し、さらにリンなどの不純物をイオン注入することにより、上記実施の形態と同様の拡張部Ｅｘを得る。図７に示したような、拡張部Ｅｘをｘ方向に分離する工程は実施不要である。
【００８６】
以上説明したように、本変形例による半導体装置１の製造方法によれば、固相エピタキシャル成長法によって、上記実施の形態と同様の拡張部Ｅｘを形成することが可能になる。また、図７に示した拡張部Ｅｘの分離工程が実施不要となる。
【００８７】
図１５は、上記実施の形態の第５の変形例を示す図である。同図と図１を比較すると理解されるように、本変形例による半導体装置１は、ビット線コンタクトノード側の半導体ピラーＰ内にｎ型の不純物拡散層６２を有し、記憶ノード側の半導体ピラーＰ内にｐ型の不純物拡散層６３を有する点で、上記実施の形態による半導体装置１と異なっている。
【００８８】
不純物拡散層６２，６３の形成方法について、図１６及び図１７を参照しながら説明する。以下で説明する工程は、図４に示した底部不純物拡散層ＢＤの形成に続いて行われる工程である。
【００８９】
ゲート溝ＧＴの底部に底部不純物拡散層ＢＤを形成した後、ビット線コンタクトノード側のゲート溝ＧＴの内側面に、ソース・ドレイン部ＳＤと同じ導電型（ｎ型）の不純物をイオン注入する。これにより、図１６に示すように、ゲート溝ＧＴの内側面に沿って不純物拡散層６２ａが形成される。不純物の注入は、斜めイオン注入法を用い、傾斜角度８９度、エネルギー１０ＫｅＶ、ドーズ量３×１０１３ａｔｏｍｓ／ｃｍ２の条件で行う。不純物は、具体的にはヒ素とすることが好適である。なお、ドーズ量は、１×１０１３ａｔｏｍｓ／ｃｍ２〜１×１０１５ａｔｏｍｓ／ｃｍ２の範囲であればよい。
【００９０】
続いて、記憶ノード側のゲート溝ＧＴの内側面に、ｐ型の不純物をイオン注入する。これにより、図１７に示すように、不純物拡散層６２ａとは反対側のゲート溝ＧＴの内側面に沿って不純物拡散層６３ａが形成される。不純物の注入は、ここでも斜めイオン注入法を用い、傾斜角度８９度、エネルギー１０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件で行う。不純物は、具体的にはホウ素とすることが好適である。なお、ドーズ量は、１×１０１２ａｔｏｍｓ／ｃｍ２〜１×１０１５ａｔｏｍｓ／ｃｍ２の範囲であればよい。不純物拡散層６３ａの不純物濃度を高くし過ぎると、不純物拡散層６２，６３の界面に形成されるＰＮ接合において接合容量が大きくなり、ビット線ＢＬの容量の増大や、リーク電流の増大によるスタンバイ電流の増大などといった問題が生ずることがあるので、実際に不純物拡散層６３ａを設けるにあたっては、上記のような問題の発生しない条件を見つけるための条件出しを行う必要がある。
【００９１】
次に、熱処理を行うことにより、不純物拡散層６２ａ，６３ａそれぞれの内部に存在する不純物を半導体ピラーＰ内に拡散させる。これにより、不純物拡散層６２ａ，６３ａのそれぞれが半導体ピラーＰの全体に広がって、図１５に示した不純物拡散層６２，６３が形成される。この後の工程は、上記実施の形態と同様である。
【００９２】
以上説明したように、本変形例による半導体装置１によれば、記憶ノード側の半導体ピラーＰ内にｐ型の不純物拡散層６３を設けるので、チャネル不純物領域の不純物濃度を半導体基板２の表面に形成したＰウエルと異なる濃度とすることが可能になる。また、ビット線コンタクトノード側の半導体ピラーＰ内にｎ型の不純物拡散層６２を設けるので、ビット線コンタクトノード側のソース・ドレイン部ＳＤを半導体ピラーＰの全体に拡張することが可能になる。
【００９３】
なお、不純物拡散層６２ａ，６３ａを設けるための不純物のイオン注入では、ｙ方向に隣接する２つの活性領域Ｋ内の不純物拡散層６２，６３が素子分離用絶縁膜４によって十分に分離されるよう、深くなりすぎないように注意する必要がある。また、本変形例ではビット線コンタクトノードにｎ型の不純物拡散層６２を設け、記憶ノード側にｐ型の不純物拡散層６３を設けたが、逆にすることも可能である。
【００９４】
図１８は、上記実施の形態の第６の変形例による半導体装置１を示す図である。本変形例は、不純物拡散層Ｄの形成方法の点で、上記実施の形態と異なっている。以下、本変形例による不純物拡散層Ｄの形成方法について、図１９及び図２０を参照しながら詳しく説明する。
【００９５】
まず、ゲート電極Ｇの形成まで、上記実施の形態と同様に行う。ただし、図２に示した工程において実施した不純物拡散層Ｄａの形成は行わない。
【００９６】
次に、ビット線コンタクトノード側のゲート溝ＧＴの内側面に、ｎ型の不純物をイオン注入する。これにより、図１９に示すように、ビット線コンタクトノード側のゲート溝ＧＴの内側面に沿って不純物拡散層Ｄが形成される。不純物の注入は、斜めイオン注入法を用い、傾斜角度８９度、エネルギー１０ＫｅＶ、ドーズ量４×１０１３ａｔｏｍｓ／ｃｍ２の条件で行う。不純物は、具体的にはリンとすることが好適である。
【００９７】
続いて、記憶ノード側のゲート溝ＧＴの内側面に、ｎ型の不純物をイオン注入する。これにより、図２０に示すように、記憶ノード側のゲート溝ＧＴの内側面に沿って不純物拡散層Ｄが形成される。不純物の注入は、ここでも斜めイオン注入法を用い、傾斜角度８９度、エネルギー１０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件で行う。不純物は、具体的にはリンとすることが好適である。
【００９８】
この後は、上記実施の形態と同様の工程を行うことにより、最終的に図１８に示した半導体装置１が得られる。なお、図１８には特に明示していないが、半導体装置１の製造工程中で行われる熱処理により、上述した方法でゲート溝ＧＴの内側面に形成した不純物拡散層Ｄは、多少、半導体ピラーＰの内部方向に広がることになる。
【００９９】
以上説明したように、本変形例による半導体装置１によれば、斜めイオン注入法により、半導体ピラーＰの上端部に自己整合的に不純物拡散層Ｄを形成する。この形成方法によれば、不純物拡散層Ｄとゲート電極Ｇが重なり合う長さ（図１８に示した長さＬ１，Ｌ２）を精度よく制御することができるので、セルトランジスタの駆動能力のバラつきを抑制することが可能になる。
【０１００】
また、ビット線コンタクトノードを構成する不純物拡散層Ｄと、記憶ノードを構成する不純物拡散層Ｄとを別々に形成することができるので、これらの間で、不純物濃度やゲート電極Ｇと重なり合う長さ（図１８に示した長さＬ１，Ｌ２）を異ならせることができる。記憶ノードを構成する不純物拡散層Ｄを薄く形成すれば、接合リークを低減し、もってＤＲＡＭのデータ保持特性を改善することが可能になる。また、ビット線コンタクトノードを構成する不純物拡散層Ｄを濃く形成すれば、セルトランジスタの寄生抵抗を低減し、もってＤＲＡＭの書き込み速度及び読み出し速度を向上することが可能となる。ただし、ビット線コンタクトノードを構成する不純物拡散層Ｄと、記憶ノードを構成する不純物拡散層Ｄとで不純物濃度やゲート電極Ｇと重なり合う長さを異ならせることは必須ではなく、不純物濃度及びゲート電極Ｇと重なり合う長さの一方又は両方を同じ値としてもよい。
【０１０１】
図２１は、上記実施の形態の第７の変形例による半導体装置１を示す図である。本変形例は、ゲート溝ＧＴの底面が一様でなく、活性領域Ｋに相当する部分に半導体基板２の突出部２ａを有する点で、上記実施の形態と異なっている。
【０１０２】
突出部２ａの形成は、図４に示した工程において、サイドウォール膜９ａ及び素子分離用絶縁膜３をマスクとして半導体基板２及び素子分離用絶縁膜４のそれぞれをエッチングする際、半導体基板２に比べて素子分離用絶縁膜４（シリコン酸化膜）を高速でエッチングすることにより行う。ゲート溝ＧＴ形成後の工程は、上記実施の形態で説明したものと同様である。
【０１０３】
本変形例によれば、上記実施の形態に比べてチャネル幅を長くすることができる。したがって、各セルトランジスタの駆動能力を向上させることが可能になる。
【符号の説明】
【０１０４】
１                半導体装置
２                半導体基板
２ａ              突出部
３，４            素子分離用絶縁膜
３ａ              ライナー絶縁膜
３ｂ              主埋設膜
５                ゲート絶縁膜
６                ゲートバリア層
７                ゲート主配線層
８                ゲートキャップ膜
９，９ａ，９ｂ    サイドウォール膜
１０，１８，２５  層間絶縁膜
１３              リンドープトシリコン膜
１４              高融点金属膜
１５              ビット線ハードマスク膜
１６              ビット線素子分離サイドウォール膜
１７              ビット線ライナー膜
２０              ストッパ膜
２２              サポート膜
２３              キャパシタ絶縁膜
２６              上部配線コンタクトプラグ
２７              配線層
５０，５１        マスク膜
５２              多結晶シリコン膜
５３              フォトレジスト
５５              ビット線コンタクト導電膜
５５ａ            溝
５６              ビット線キャップ膜
６０，６１        シリコン層
６２，６２ａ，６３，６３ａ，Ｄ，Ｄａ，Ｄｂ  不純物拡散層
ＢＤ              底部不純物拡散層
ＢＬ              ビット線
ＢＰ              ビット線コンタクトプラグ
Ｃ                セルキャパシタ
ＣＰ              キャパシタコンタクトプラグ
ＣＰａ            コンタクトホール
Ｅｘ              拡張部
Ｇ                ゲート電極
ＧＴ              ゲート溝
ＨＤ              高濃度部
ＩＴ１，ＩＴ２    ＳＴＩ溝
Ｋ，Ｋａ          各活性領域
ＬＤ              低濃度部
ＬＥ              下部電極
ＭＣ              メモリセル
Ｐ                半導体ピラー
ＳＤ              ソース・ドレイン部
ＵＥ              上部電極
ＷＬ              ワード線
【図１】
2016219596.tif 000003
【図２】
2016219596.tif 000004
【図３】
2016219596.tif 000005
【図４】
2016219596.tif 000006
【図５】
2016219596.tif 000007
【図６】
2016219596.tif 000008
【図７】
2016219596.tif 000009
【図８】
2016219596.tif 000010
【図９】
2016219596.tif 000011
【図１０】
2016219596.tif 000012
【図１１】
2016219596.tif 000013
【図１２】
2016219596.tif 000014
【図１３】
2016219596.tif 000015
【図１４】
2016219596.tif 000016
【図１５】
2016219596.tif 000017
【図１６】
2016219596.tif 000018
【図１７】
2016219596.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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