(57)【要約】【課題】ＲｅＲＡＭにおいて書込み状態を安定させる。【解決手段】抵抗変化素子を含むメモリセルと、前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準値以上である高抵抗状態とするためにＯｆｆ書込みパルスＰｏｆｆを印加するＯｆｆ書込み処理と、第２の基準値未満である低抵抗状態とするためにＯｎ書込みパルスを印加するＯｎ書込み処理とを行うことが可能な制御回路とを有する。前記制御回路は、前記メモリセルに対してＯｆｆ書込みパルスＰｏｆｆを印加した後に、Ｏｆｆ書込みパルスＰｏｆｆより電圧振幅が小さい補助パルスＰＡを１回以上印加することでＯｆｆ書込み処理を行う。【選択図】図５
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【特許請求の範囲】
【請求項１】
抵抗変化素子を含むメモリセルと、
前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準値以上である第１の抵抗状態とするために第１の書込みパルスを印加する第１の書込み処理と、第２の基準値未満である第２の抵抗状態とするために第２の書込みパルスを印加する第２の書込み処理と、を行うことが可能な制御回路と、を有し、
前記制御回路は、前記メモリセルに対して前記第１の書込みパルスを印加した後に、前記第１の書込みパルスより電圧振幅が小さい第１の補助パルスを１回以上印加することで前記第１の書込み処理を行う、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記制御回路は、
前記メモリセルに対して前記第１の補助パルスを印加した後、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを読み出すベリファイ処理ための読取りパルスを印加し、
前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、再度前記メモリセルに対して前記第１の補助パルスを印加して、その後前記ベリファイ処理を行う、半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記制御回路は、
前記メモリセルに対して前記第１の補助パルスを印加した後、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを読み出すベリファイ処理ための読取りパルスを印加し、
前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、再度前記メモリセルに対して前記第１の書込みパルスを印加した後に前記第１の補助パルスを印加して、その後前記ベリファイ処理を行う、半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記制御回路は、
前記メモリセルに対して前記第１の補助パルスを印加した後、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを読み出すベリファイ処理ための読取りパルスを印加し、
前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、前記メモリセルに対して前記第２の書込みパルスを印加した上で、再度前記第１の書込みパルスを印加した後に前記第１の補助パルスを印加して、その後前記ベリファイ処理を行う、半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
前記第１の補助パルスは、前記第１の書込みパルスと同極性である、半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
前記第１の補助パルスには、前記第１の書込みパルスとは逆極性であるものが含まれる、半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記メモリセルに対して前記第２の書込みパルスより電圧振幅が小さい第２の補助パルスを１回以上印加した後に前記第２の書込みパルスを印加することで前記第２の書込み処理を行う、半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
前記半導体記憶装置はバイポーラ型ＲｅＲＡＭである、半導体記憶装置。
【請求項９】
抵抗変化素子を含むメモリセルと、
前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準値以上である第１の抵抗状態とするために第１の書込みパルスを印加する第１の書込み処理と、第２の基準値未満である第２の抵抗状態とするために第２の書込みパルスを印加する第２の書込み処理と、を行うことが可能な制御回路と、を有し、
前記第１の書込み処理は、
（ａ）前記メモリセルに対して前記第１の書込みパルスを印加する工程、
（ｂ）前記（ａ）工程後、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを判定するための第１の読取りパルスを印加する工程、
（ｃ）前記（ｂ）工程後、前記メモリセルが前記第１の抵抗状態ではない場合に、再度前記メモリセルに対して、再度前記（ａ）及び（ｂ）工程を行う工程、
（ｄ）前記（ｂ）工程後、前記メモリセルが前記第１の抵抗状態である場合、または、前記（ｃ）工程が予め設定された所定の上限回数に達するまで繰り返された場合に、前記第１の書込みパルスより電圧振幅が小さい第１の補助パルスを１回以上印加する工程、
を有する、半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置において、
前記（ｃ）工程における再度の前記第１の書込みパルスは、前記（ａ）工程における前記第１の書込みパルスと同一のパルスである、半導体記憶装置。
【請求項１１】
請求項９に記載の半導体記憶装置において、
前記（ｃ）工程における再度の前記第１の書込みパルスは、前記（ａ）工程における前記第１の書込みパルスとは異なるパルスまたはパルス列である、半導体記憶装置。
【請求項１２】
請求項９に記載の半導体記憶装置において、
前記（ｄ）工程後に、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを判定するための第２の読取りパルスを印加する工程を有する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関し、特に、抵抗変化素子を用いた半導体記憶装置に適用可能な技術である。
【背景技術】
【０００２】
特許文献１（特許第４８７５６２４号公報）には、相変化メモリ素子にまず高電圧、続いて低電圧を印加することで、低抵抗化（結晶化）書込みを高速で行う方法が記載されている。また、特許文献２（特許第５１３３４７１号公報）や特許文献３（特許第４８３８３９９号公報）には、バイポーラ動作型ＲｅＲＡＭ（抵抗変化型メモリ）において、主たる書込みパルスの前に弱い逆向きパルスを加えることで、書込みデータの安定性を向上させる方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４８７５６２４号公報
【特許文献２】特許第５１３３４７１号公報
【特許文献３】特許第４８３８３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１には、相変化メモリについて記載されているものの、ＲｅＲＡＭの特性を改善する方法については開示されていない。また、ＲｅＲＡＭ特有の抵抗状態の挙動を解決できるものではない。また、特許文献２、３に記載された方法では、ＲｅＲＡＭの書込み抵抗を安定化させることが可能であるが、その効果は不十分であり、高抵抗状態での抵抗をさらに高める方法が望まれている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体記憶装置は、抵抗変化素子を含むメモリセルと、前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準値以上である第１の抵抗状態とするために第１の書込みパルスを印加する第１の書込み処理と、第２の基準値未満である第２の抵抗状態とするために第２の書込みパルスを印加する第２の書込み処理と、を行うことが可能な制御回路を有する。前記制御回路は、前記メモリセルに対して前記第１の書込みパルスを印加した後に、前記第１の書込みパルスより電圧振幅が小さい第１の補助パルスを１回以上印加することで前記第１の書込み処理を行う。
【発明の効果】
【０００７】
上記一実施の形態によれば、ＲｅＲＡＭの抵抗素子に対する書込み状態を安定させて特性を向上させることができる。
【図面の簡単な説明】
【０００８】
【図１】バイポーラ型ＲｅＲＡＭで用いる抵抗変化素子の構造例について概要を示した図である。
【図２】メモリセルの構成例について概要を示した図である。
【図３】ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。
【図４】メモリセルをＯｆｆ状態とする書込みを行う際の通常の印加電圧の波形例を示した図である。
【図５】（ａ）、（ｂ）は、本発明の実施の形態１におけるメモリセルをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。
【図６】（ａ）、（ｂ）は、抵抗変化素子における動作の例について概要を示した図である。
【図７】抵抗変化素子における動作の例について概要を示した図である。
【図８】（ａ）、（ｂ）は、本発明の実施の形態１におけるメモリセルをＯｆｆ状態とする書込みを行う際の印加電圧の他の波形例を示した図である。
【図９】（ａ）、（ｂ）は、本発明の実施の形態２におけるメモリセルをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。
【図１０】本発明の実施の形態２におけるＯｆｆ状態とする書込みの手順の例を示したフローチャートである。
【図１１】本発明の実施の形態３におけるメモリセルをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。
【図１２】本発明の実施の形態３におけるＯｆｆ状態とする書込みの手順の例を示したフローチャートである。
【図１３】本発明の実施の形態４におけるメモリセルをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。
【図１４】本発明の実施の形態４におけるＯｆｆ状態とする書込みの手順の例を示したフローチャートである。
【図１５】本発明の実施の形態４におけるＯｆｆ状態とする書込みの手順の他の例を示したフローチャートである。
【図１６】本発明の実施の形態５における主パルスに対してベリファイ動作を実施する場合の印加電圧の波形例を示した図である。
【図１７】本発明の実施の形態５における主パルスに対してベリファイ動作を実施する場合の書込みの手順の例を示したフローチャートである。
【図１８】本発明の実施の形態６におけるＯｎ書込みを実施するに先立って補助パルスを印加する場合の波形例を示した図である。
【図１９】クロスポイント型ＲｅＲＡＭのメモリセルの構成例について概要を示した図である。
【図２０】クロスポイント型ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１０】
従来のＲｅＲＡＭでは、抵抗素子が高抵抗の状態（Ｏｆｆ状態）の抵抗（Ｏｆｆ抵抗）が十分高くならない場合があったが、本願の発明者らは、Ｏｆｆ状態とする書込みパルスに加えて、書込みパルスよりも弱いＯｆｆパルスもしくはＯｎパルスからなる補助パルスを１回以上印加することで、Ｏｆｆ抵抗を高めることができるということを見出した。
【００１１】
そこで、以下に示す実施の形態では、バイポーラ型ＲｅＲＡＭからなる半導体記憶装置において、Ｏｆｆ状態の際に主たる書込みパルスよりも弱い補助パルスを印加するよう制御することで、Ｏｆｆ抵抗を高めてＲｅＲＡＭの特性を向上させる。なお、以下では、Ｏｎ状態とする場合とＯｆｆ状態とする場合とで書込みパルスの極性が異なるバイポーラ型ＲｅＲＡＭを前提として説明するが、同一極性のパルスで書込みを行うユニポーラ型のＲｅＲＡＭであっても基本的には同様の仕組みを適用することが可能である。
【００１２】
（実施の形態１）
図１は、バイポーラ型ＲｅＲＡＭで用いる抵抗変化素子の構造例について概要を示した図である。抵抗変化素子ＶＲは、抵抗変化層ＶＲＬが金属層Ｍ１と金属層Ｍ２とによって挟まれている構成を有し、金属層Ｍ１と金属層Ｍ２がそれぞれ第１の電極と第２の電極を成している。金属層Ｍ１を基準に金属層Ｍ２に正の電圧を印加することで抵抗変化層ＶＲＬを低抵抗状態（Ｏｎ状態）に変化させ、金属層Ｍ２を基準に金属層Ｍ１に正の電圧を印加することで抵抗変化層ＶＲＬを高抵抗状態（Ｏｆｆ状態）にそれぞれ変化させることができる。Ｏｎ状態とＯｆｆ状態をそれぞれ０と１または１と０に対応させることで、１ビットの情報を記憶する。
【００１３】
抵抗変化層ＶＲＬは、例えば、金属酸化物（例えば、タンタル酸化物、チタン酸化物、ジルコニウム酸化物、またはハフニウム酸化物）により形成されている。この場合、抵抗変化層ＶＲＬは、単層膜であってもよいし、積層膜であってもよい。抵抗変化層ＶＲＬが積層膜である場合、抵抗変化層ＶＲＬは、例えば、元素の種類の組み合わせが互いに異なる積層膜であってもよいし、元素の種類の組み合わせが互いに同一の積層膜であってもよい。この場合、積層膜の各層の酸素組成比が互いに異なる。なお、抵抗変化層ＶＲＬの膜厚は、例えば、１．５ｎｍ以上３０ｎｍ以下である。金属層Ｍ１および金属層Ｍ２は、それぞれ、例えば、ルテニウム、窒化チタン、タンタル、窒化タンタル、タングステン、パラジウム、または白金により形成されている。
【００１４】
図２は、ＲｅＲＡＭにおけるメモリセルの構成例について概要を示した図である。メモリセルＭＣは、図１に示した抵抗変化素子ＶＲと、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタからなる選択トランジスタＴＲとを組み合わせて構成することができる。選択トランジスタＴＲは、ビット線ＢＬとプレート線ＰＬの間の電位差を抵抗変化素子ＶＲに印加するか遮断するかを制御する選択トランジスタである。
【００１５】
抵抗変化素子ＶＲは、一方の端子がプレート線ＰＬに、他方の端子が選択トランジスタＴＲを介してビット線ＢＬにそれぞれ接続され、また、選択トランジスタＴＲのゲートはワード線ＷＬに接続されている。ビット線ＢＬの電位とプレート線ＰＬの電位のいずれを他方より高電位とするかによって、抵抗変化素子ＶＲに印加する電圧の極性を切り替えることができる。
【００１６】
金属層Ｍ１と金属層Ｍ２のいずれをビット線ＢＬに接続するかは特に限定されないが、以下では、金属層Ｍ１がビット線ＢＬと接続されているものとして説明する。また、選択トランジスタＴＲは、Ｎチャネル型もしくはＰチャネル型のいずれであるかは限定されないが、以下では、ゲートに正電圧を印加することでソースとドレインとが導通するＮチャネル型であるものとして説明する。なお、Ｐチャネル型の場合は、ゲートに負電圧を印加することでソースとドレインとが導通する。
【００１７】
図３は、ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。メモリセルアレイＭＣＡは、図２に示したメモリセルＭＣをマトリクス状に配置することで構成することができる。図３に示したメモリセルアレイＭＣＡの例では、４行×４列のマトリクスからなる１６ビットの記憶容量を有する構成であるが、アレイの行や列を適宜増やすことによってより大きな記憶容量を実現することができる。
【００１８】
各メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ３およびプレート線ＰＬ０〜ＰＬ３との各交点にそれぞれ接続されている。そして、全てのワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３、およびプレート線ＰＬ０〜ＰＬ３は、メモリセルアレイＭＣＡの周辺部において図示しない制御回路に接続される。例えば、ワード線ＷＬ０〜ＷＬ３はメモリセルアレイＭＣＡにおける図中の左方にて図示しないワード線制御回路に接続される。また、ビット線ＢＬ０〜ＢＬ３は図中の上方にて図示しないビット線制御回路に接続される。同様に、プレート線ＰＬ０〜ＰＬ３は図中の上方にて図示しないプレート線制御回路に接続される。
【００１９】
各制御回路は、ワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬに適宜電圧を印加して、所望のメモリセルＭＣを高抵抗状態または低抵抗状態にすることで書込みを行う。もしくは、ビット線ＢＬまたはプレート線ＰＬに流れる電流を検知して、所望のメモリセルＭＣが高抵抗状態か低抵抗状態かを判断することで読出しを行う。
【００２０】
例えば、点線の円で囲ったメモリセルＭＣをＯｎ状態とする書き込みでは、ワード線ＷＬ１とプレート線ＰＬ１を高電位とし、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびプレート線ＰＬ０、ＰＬ２、ＰＬ３と、全てのビット線ＢＬ０〜ＢＬ３をゼロ電位とすればよい。逆に、点線の円で囲ったメモリセルＭＣをＯｆｆ状態とする書き込みでは、ワード線ＷＬ１とビット線ＢＬ１を高電位とし、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３と、全てのプレート線ＰＬ０〜ＰＬ３をゼロ電位とすればよい。
【００２１】
また、点線の円で囲ったメモリセルＭＣがＯｎ状態かＯｆｆ状態かを読み出すには、ワード線ＷＬ１とプレート線ＰＬ１以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびプレート線ＰＬ０、ＰＬ２、ＰＬ３と、全てのビット線ＢＬ０〜ＢＬ３をゼロ電位とし、ワード線ＷＬ１を高電位とする。そして、プレート線ＰＬ１に書込み時より十分低い電圧を印加して、ビット線ＢＬ１またはプレート線ＰＬ１に流れる電流を検出すればよい。
【００２２】
以上の動作において、ワード線ＷＬ１以外に接続されたメモリセルＭＣでは、選択トランジスタＴＲが非導通となって抵抗変化素子ＶＲに電圧は印加されない。また、ビット線ＢＬ１およびプレート線ＰＬ１以外に接続されたメモリセルＭＣでは、ビット線ＢＬ０、ＢＬ２、ＢＬ３とプレート線ＰＬ０、ＰＬ２、ＰＬ３とが同電位となるため抵抗変化素子ＶＲに電圧は印加されない。これにより、点線の円で囲ったメモリセルＭＣのみが書き込まれ、あるいは読み出される。他のメモリセルＭＣに対する書込みや読出しにおいても同様の手法で書込みや読出しが可能である。
【００２３】
図４は、メモリセルＭＣをＯｆｆ状態とする書込みを行う際の通常の印加電圧の波形例を示した図である。図２に示したメモリセルＭＣの抵抗変化素子ＶＲを高抵抗状態（Ｏｆｆ状態）とするためには、抵抗変化素子ＶＲのビット線ＢＬ側にプレート線ＰＬ側より高い電圧を印加するが、通常は図示するようにパルス状に１回印加する（Ｐｏｆｆ）。そのためには、例えば、ビット線ＢＬ側の電位をプレート線ＰＬの電位より高い状態とした上で、所定の期間、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させればよい。もしくは、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させた状態で、ビット線ＢＬとプレート線ＰＬとの間にビット線ＢＬ側を正電位とするパルス電圧を印加すればよい。
【００２４】
図５は、実施の形態１におけるメモリセルＭＣをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。図５の例では、図４に示したようなＯｆｆ状態とする書込みパルスＰｏｆｆに加えて、引き続き、書込みパルスＰｏｆｆよりも電圧振幅が小さい同極性の補助パルスＰＡを印加する。補助パルスＰＡを印加する回数は、図５（ａ）では１としているが、必要に応じて図５（ｂ）に示すように２以上の複数であってもよい。また、図５の例では補助パルスＰＡのパルス幅を書込みパルスＰｏｆｆのパルス幅と同じにしているが、異なったパルス幅であってもよい。
【００２５】
上記のように書込みパルスＰｏｆｆ（以下では「主パルス」と記載する場合がある）に加えて補助パルスＰＡを印加することで、従来技術と比較してＯｆｆ抵抗を高めることができる。これにより、Ｏｎ抵抗とＯｆｆ抵抗との比率を増大させてメモリセルＭＣの読出しを容易とすることができ、記憶装置としての特性を向上させることができる。
【００２６】
上記のようなＯｆｆ抵抗を高める効果が得られる理由として考えられるものを以下に示す。図６、図７は、抵抗変化素子ＶＲにおける動作の例について概要を示した図である。図６（ａ）に示すように、抵抗変化層ＶＲＬ中に形成された導電性フィラメントＦＩが金属層Ｍ１と金属層Ｍ２とを連結する状態になると抵抗変化素子ＶＲは低抵抗状態（Ｏｎ状態）となる。一方、図６（ｂ）に示すように、導電性フィラメントＦＩが金属層Ｍ１と金属層Ｍ２とを完全には連結しない（間にギャップが存在する）状態になると抵抗変化素子ＶＲは高抵抗状態（Ｏｆｆ状態）となる。
【００２７】
図７は、図６（ｂ）における導電性フィラメントＦＩに関連する主要部分を模式的に拡大表示した状態の例を示している。図中の白丸は酸素が欠損した欠陥（酸素空孔）を示しており、黒丸は酸素を示している。導電性フィラメントＦＩは、酸素空孔が高密度に集合した状態によって形成されている。
【００２８】
図６（ａ）に示した低抵抗状態から図６（ｂ）に示した高抵抗状態への変化（高抵抗化）は、図４に示したような書込みパルスＰｏｆｆを印加することで、導電性フィラメントＦＩの一部領域で酸素空孔を周辺の酸素と結合させて消滅させることで実現される。しかしながら、酸素空孔は完全に消滅させることはできず、一部は図７の例に示したように金属層Ｍ１との間の導電性フィラメントＦＩのギャップ部分などに残留する。このような残留酸素空孔を介した電気伝導が残ることにより、金属層Ｍ１と金属層Ｍ２との間の抵抗が十分に高くならないという問題が生じる。
【００２９】
このような状態において、本実施の形態では、上述したように、さらに図５に示したような補助パルスＰＡを印加する。これにより、抵抗変化層ＶＲＬ中に金属層Ｍ１から金属層Ｍ２に向かう電界が発生し、ギャップ部分より金属層Ｍ２側（図中の上方）に存在する酸素は、負に帯電していることから、金属層Ｍ１側（図中の下方）に引き寄せられる。その結果、引き寄せられた酸素が残留酸素空孔と出会う確率が高まり、酸素と残留酸素空孔との結合、消滅が促進され、金属層Ｍ１と金属層Ｍ２との間の抵抗が上昇する。
【００３０】
なお、印加する補助パルスＰＡの電圧が大きすぎると、電界によりかえって新たな酸素空孔の生成が促進されて逆効果となり、甚だしい場合はＯｆｆ状態からＯｎ状態へのスイッチングが起こる。従って、補助パルスＰＡの振幅は、書込みパルスＰｏｆｆ（主パルス）の振幅よりも小さく抑える。
【００３１】
図８は、本実施の形態におけるメモリセルＭＣをＯｆｆ状態とする書込みを行う際の印加電圧の他の波形例を示した図である。図８（ａ）に示すように、補助パルスＰＡの極性は、主パルスとは逆であっても上記と同様の効果を奏する。この場合、図７に示した例において、導電性フィラメントＦＩより金属層Ｍ１側（図中の下方）に存在する酸素が金属層Ｍ２側（図中の上方）に引き寄せられ、残留酸素空孔と出会う確率が高まる。
【００３２】
図８（ｂ）に示すように、主パルスと極性が逆の補助パルスＰＡ＋と、極性が同じ補助パルスＰＡ−とを組み合わせることも可能である。例えば、図示するように、逆方向の補助パルスＰＡ＋とＰＡ−を交互に印加することで、酸素を残留酸素空孔の周辺で往復させ、残留酸素空孔との結合をより効果的に促進し、抵抗を上昇させる効果を高めることができる。なお、補助パルスＰＡ＋、ＰＡ−を印加するパターンは図８に示したものに限られない。どのようなパターンが最適かは使用する抵抗変化素子ＶＲの性質に応じて異なり得るため、適宜選択するのが望ましい。
【００３３】
以上に示したように、実施の形態１のＲｅＲＡＭによれば、Ｏｆｆ書込みパルスＰｏｆｆに加えて、これよりも弱い補助パルスＰＡを１回以上印加することで、Ｏｆｆ状態において残留する導電性の欠陥（酸素空孔）の消滅を促進し、Ｏｆｆ抵抗を高めて特性を改善することが可能となる。
【００３４】
（実施の形態２）
図９は、実施の形態２におけるメモリセルＭＣをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。また、図１０は、本実施の形態におけるＯｆｆ状態とする書込みの手順の例を示したフローチャートである。
【００３５】
本実施の形態では、上記の実施の形態１で示した補助パルスＰＡを印加する手法と、一般的なベリファイ書込み方式とを組み合わせている。例えば、図９（ａ）に示したように、まず、主パルスであるＯｆｆ書込みパルスＰｏｆｆを印加して、抵抗変化素子ＶＲをＯｆｆ状態とする書込みを行う（図１０のステップＳ１１）。さらに、補助パルスＰＡを印加した後（Ｓ１２）、ベリファイ用の読出しパルスＰＲを印加して電流を検出することにより、抵抗変化素子ＶＲの抵抗を読み出す（Ｓ１３）。その後、読み出した抵抗の値に基づいて、書込みが成功したか否かを判定する（Ｓ１４）。すなわち、抵抗の値が所定の基準を満たしている（所定の値以上である）場合には、当該１回目の試行は成功と判定し、書込み処理を終了する。
【００３６】
一方、抵抗変化素子ＶＲの抵抗の値が所定の基準を満たしていない（所定の値未満である）場合には、１回目の試行は失敗したと判定し、ステップＳ１２に戻って２回目の試行を実施する。すなわち、再度補助パルスＰＡを印加した後（Ｓ１２）、読出しパルスＰＲを印加して抵抗変化素子ＶＲの抵抗を読み出し（Ｓ１３）、所定の基準を満たしているか否かにより書込みの成否を判定する（Ｓ１４）。それでも書込みが成功しない場合は、補助パルスＰＡの印加による書込みが成功と判定されるまで上記の試行を繰り返す。
【００３７】
なお、試行が無限にループすることを防止するため、ステップＳ１４での判定において、繰り返し回数が予め設定された所定の上限回数に達したか否かを併せて判定し、上限回数に達した場合には（書込みエラー等により）処理を終了するものとする（他の実施の形態でも同様とする）。
【００３８】
また、図９（ｂ）に示したように、試行毎に補助パルスＰＡの極性を変えてもよい。また、１回の試行で印加する補助パルスＰＡの数は、図９に示すような１つの場合に限られず、２つ以上であってもよい。またこの場合、異なる極性の補助パルスＰＡを適宜組み合わせてもよい。また、２回目以降の試行における主パルスＰｏｆｆもしくは補助パルスＰＡの波形は、１回目の試行におけるパルスと同じものに限られず、２回目以降の試行におけるパルス波形を適宜変更してもよい。例えば、パルスの振幅を漸次増加させたり、パルス幅を漸次増加させたりしてもよい。
【００３９】
以上に説明したように、実施の形態２のＲｅＲＡＭによれば、ベリファイ書込み方式と組み合わせることで、より効率的に書込みの信頼性を向上させることができる。
【００４０】
（実施の形態３）
図１１は、実施の形態３におけるメモリセルＭＣをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。また、図１２は、本実施の形態におけるＯｆｆ状態とする書込みの手順の例を示したフローチャートである。
【００４１】
本実施の形態も、上記の実施の形態２と同様に、実施の形態１における手法と、一般的なベリファイ書込み方式とを組み合わせている。例えば、図１１に示したように、まず、主パルスであるＯｆｆ書込みパルスＰｏｆｆを印加して、抵抗変化素子ＶＲをＯｆｆ状態とする書込みを行う（図１２のステップＳ２１）。さらに、補助パルスＰＡを印加した後（Ｓ２２）、ベリファイ用の読出しパルスＰＲを印加して電流を検出することにより、抵抗変化素子ＶＲの抵抗を読み出す（Ｓ２３）。その後、読み出した抵抗の値に基づいて、書込みが成功したか否かを判定する（Ｓ２４）。すなわち、抵抗の値が所定の基準を満たしている（所定の値以上である）場合には、当該１回目の試行は成功と判定し、書込み処理を終了する。
【００４２】
一方、抵抗変化素子ＶＲの抵抗の値が所定の基準を満たしていない（所定の値未満である）場合には、１回目の試行は失敗したと判定し、実施の形態２とは異なり、ステップＳ２１に戻って２回目の試行を実施する。すなわち、再度主パルスＰｏｆｆを印加して抵抗変化素子ＶＲをＯｆｆ状態とする書込みを行い（Ｓ２１）、補助パルスＰＡを印加した後（Ｓ２２）、さらに、読出しパルスＰＲを印加して抵抗変化素子ＶＲの抵抗を読み出し（Ｓ２３）、所定の基準を満たしているか否かにより書込みの成否を判定する（Ｓ２４）。それでも書込みが成功しない場合は、主パルスＰｏｆｆおよび補助パルスＰＡの印加による書込みが成功と判定されるまで、もしくは繰り返し回数が所定の上限回数に達するまで、上記の試行を繰り返す。
【００４３】
以上に説明したように、実施の形態３のＲｅＲＡＭによれば、実施の形態２の場合と同様に、ベリファイ書込み方式と組み合わせることで、より効率的に書込みの信頼性を向上させることができる。
【００４４】
（実施の形態４）
図１３は、実施の形態４におけるメモリセルＭＣをＯｆｆ状態とする書込みを行う際の印加電圧の波形例を示した図である。また、図１４は、本実施の形態におけるＯｆｆ状態とする書込みの手順の例を示したフローチャートである。
【００４５】
本実施の形態では、上記の実施の形態３に示した手順における各試行の間に、Ｏｎ書込みパルスＰｏｎを印加するようにしている。例えば、図１３に示したように、まず、主パルスであるＯｆｆ書込みパルスＰｏｆｆを印加して、抵抗変化素子ＶＲをＯｆｆ状態とする書込みを行う（図１４のステップＳ３１）。さらに、補助パルスＰＡを印加した後（Ｓ３２）、ベリファイ用の読出しパルスＰＲを印加して電流を検出することにより、抵抗変化素子ＶＲの抵抗を読み出す（Ｓ３３）。その後、読み出した抵抗の値に基づいて、書込みが成功したか否かを判定する（Ｓ３４）。すなわち、抵抗の値が所定の基準を満たしている（所定の値以上である）場合には、当該１回目の試行は成功と判定し、書込み処理を終了する。
【００４６】
一方、抵抗変化素子ＶＲの抵抗の値が所定の基準を満たしていない（所定の値未満である）場合には、１回目の試行は失敗したと判定し、実施の形態３と同様に、ステップＳ３１に戻って２回目の試行を実施するが、本実施の形態では、その前に、逆極性のＯｎ書込みパルスＰｏｎを印加して、抵抗変化素子ＶＲをＯｎ状態とする逆書込みを行う（Ｓ３５）。これにより、Ｏｆｆ状態とする方向のパルスが繰り返し印加されることにより抵抗変化素子ＶＲの疲労が蓄積することを防ぎ、抵抗変化素子ＶＲの信頼性の低下を抑止することができる。なお、Ｏｎ書込みパルスＰｏｎは、Ｏｆｆ書込みパルスＰｏｆｆと振幅が異なっていてもよい。
【００４７】
抵抗変化素子ＶＲの疲労の蓄積を防止するという観点では、余計な書込みを可能な限り回避するため、例えば、最初のステップＳ３１での書込みを実施する前に、書込みが必要か否かを判定するステップを設けるのが望ましい。図１５は、本実施の形態におけるＯｆｆ状態とする書込みの手順の他の例を示したフローチャートである。図１４のステップ３１〜Ｓ３５に示したＯｆｆ状態とするための一連のＯｆｆ書込み処理（Ｓ０３）を行う前に、まず、読出しパルスＰＲを印加して抵抗変化素子ＶＲの抵抗を読み出し（Ｓ０１）、読み出した抵抗の値に基づいて、書込みが必要か否かを判定する（Ｓ０２）。すなわち、抵抗の値が既に所定の値以上であるＯｆｆ状態となっている場合には、書込み不要と判定して処理を終了し、Ｏｎ状態となっている場合にのみＯｆｆ書込み処理（Ｓ０３）を行う。
【００４８】
なお、図１５に示したような事前の判定処理は、実施の形態２、３の図１０、図１２に示したものやその他のＯｆｆ書込み処理に対しても当然ながら適用可能である。
【００４９】
以上に説明したように、実施の形態４のＲｅＲＡＭによれば、Ｏｆｆ書込みの試行の間にいったんＯｎ書込みを行ってリフレッシュすることで、抵抗変化素子ＶＲの疲労の蓄積を防止し、抵抗変化素子ＶＲの信頼性の低下を抑止することができる。また、書込み実施の前にその要否を事前に判定することで、余計な書込みを可能な限り回避して、抵抗変化素子ＶＲの疲労の蓄積を抑制することができる。
【００５０】
（実施の形態５）
上述の実施の形態１〜４では、試行の単位でＯｆｆ書込みパルスＰｏｆｆ（主パルス）を１回だけ印加し、これに対して補助パルスＰＡを１回以上印加した上でベリファイ用の読出しパルスＰＲを印加する手順としているが、書込みの際の手順はこれらに限られない。試行の単位で主パルスを複数回印加してもよいし、さらに、主パルスに対してベリファイ動作を実施してもよい。
【００５１】
図１６は、主パルスに対してベリファイ動作を実施する場合の印加電圧の波形例を示した図である。また、図１７は、主パルスに対してベリファイ動作を実施する場合の書込みの手順の例を示したフローチャートである。図１６の左側の図は、例えば、上述の実施の形態１の図５や図８、実施の形態２の図９、実施の形態３の図１１、実施の形態４の図１３における単一のＯｆｆ書込みパルスＰｏｆｆを示しており、このパルスは、右側の図に示すような、Ｏｆｆ書込みパルスＰｏｆｆとベリファイ用の読出しパルスＰＲからなる複数のステップによって置き換えることができる。
【００５２】
同様に、図１７の左側の図は、上述の実施の形態２の図１０、実施の形態３の図１２、実施の形態４の図１４のフローチャートにおける単一のＯｆｆ書込みパルスＰｏｆｆを印加する書込みステップを示しており、このステップは、右側の図に示すような複数のステップによって置き換えることができる。すなわち、まず、Ｏｆｆ書込みパルスＰｏｆｆを印加して抵抗変化素子ＶＲをＯｆｆ状態とする書込みを行い（Ｓ１０１）、次に読出しパルスＰＲを印加して抵抗変化素子ＶＲの抵抗を読み出し（Ｓ１０２）、所定の基準を満たしているか否かにより書込みの成否を判定する（Ｓ１０３）。書込みが成功していない場合は、ステップＳ１０１に戻って、Ｏｆｆ書込みパルスＰｏｆｆの印加による書込みが成功と判定されるまで、もしくは繰り返し回数が予め設定された所定の上限回数に達するまで、上記の試行を繰り返す。
【００５３】
以上に説明したように、実施の形態５のＲｅＲＡＭによれば、試行の単位で主パルスに対してベリファイ動作を行い、書込みが成功していない場合には主パルスの印加を複数回行うことで、効率的に書込みの信頼性を向上させることができる。
【００５４】
なお、上記の書込み判定（Ｓ１０３）にて成功と判断された場合、または、予め設定された所定の上限回数に達した場合に、上述の実施の形態１〜４で開示したような補助パルスＰＡを印加する動作へ移行する。すなわち、メモリセルＭＣが書込まれたであろう状態とした後に、さらに補助パルスＰＡを追加することで、書込み状態がより安定するように補償することができる。例えば、実施の形態１、２の場合では、上記の書込み判定（Ｓ１０３）にて成功と判断された後に、補助パルスＰＡ（ＰＡ＋、ＰＡ−）を印加したり、補助パルスＰＡ（ＰＡ＋、ＰＡ−）およびベリファイ用の読出しパルスＰＲを印加して判定を行う。
【００５５】
また、本実施の形態では、図１６に示されるように、１回目と２回目のＯｆｆ書込みパルスＰｏｆｆを同一パルスで印加しているが、必ずしも同一パルスを繰り返さなくてもよく、異なるパルスやパルス列を印加してもよい。例えば、２回目のＯｆｆ書込みパルスＰｏｆｆを、１回目のＯｆｆ書込みパルスＰｏｆｆとは、電圧、電流、パルス幅、パルスの極性、パルスを印加する回数などを変化させてもよい。
【００５６】
さらに具体的に言えば、書込みが成功と判定されなかったビットに対しては、次の書込みの際にパルス幅を増大させたＯｆｆ書込みパルスを印加するなど、再試行の度に成功確率を増大させるようにベリファイを繰り返すこともできる。このようにすることで各ビットに対して必要な書込みパルスを過不足なく印加できるメリットがある。また、1回目で書込みを失敗したビットに対しては、２回目以降の書込み時に、いったん逆極性のパルス(すなわちＯｎ書込みと同極性のパルス。Ｏｎ書込みパルスとは電圧やパルス幅などが異なっていてもよい)を印加してから前記Ｏｆｆ書込みパルスを印加することができる。このようにすることで、Ｏｆｆ書込みの成功率を高めることが可能である。
【００５７】
（実施の形態６）
上述の実施の形態１の図７において示したように、各実施の形態において、補助パルスＰＡは、抵抗変化素子ＶＲがＯｆｆ状態（高抵抗状態）のときに印加することが重要である。これにより、導電性フィラメントＦＩのギャップ部分に効果的に電界が印加され、酸素の移動が引き起こされる。
【００５８】
しかしながら、酸素の移動はＯｆｆ抵抗を上昇させる以外の効果も有する場合がある。すなわち、図７に示した状態において、酸素が金属層Ｍ１と抵抗変化層ＶＲＬとの界面付近に多く蓄積していた場合、その後抵抗変化素子ＶＲがＯｎ状態となったとき（図６（ａ）の状態となったとき）に、蓄積されていた酸素が近接した導電性フィラメントＦＩを劣化させ、Ｏｎ状態の保持特性が劣化するおそれがある。
【００５９】
そこで、抵抗変化素子ＶＲがＯｆｆ状態のとき（図６（ｂ）の状態のとき）に、金属層Ｍ２側を正として、抵抗変化素子ＶＲをＯｎ状態とする方向の電圧（ただし、Ｏｎ状態にスイッチさせるのに必要な電圧より低い電圧）を補助パルスとして印加し、上記の界面付近に蓄積されている酸素を予め界面から追い出しておく。これにより、その後に抵抗変化素子ＶＲをＯｎ状態としたときの保持特性が改善される。言い換えれば、抵抗変化素子ＶＲがＯｆｆ状態のときに、Ｏｎ書込みを実施するに先立って上記の補助パルスを印加することで、Ｏｎ状態としたときの保持特性を改善させることができる。
【００６０】
図１８は、Ｏｎ書込みを実施するに先立って補助パルスを印加する場合の波形例を示した図である。図示するように、Ｏｎ書込み時の主パルスＰｏｎに先立って、これより低い電圧の補助パルスＰＡ２を印加する。なお、金属層Ｍ１と抵抗変化層ＶＲＬとの界面付近の酸素を十分に追い出すため、ＰＡ２を複数回印加してもよい。また、補助パルスＰＡ２のパルス幅は、Ｏｎ書込みパルスＰｏｎより長くすることが望ましい。本実施の形態のようなＯｎ書込みの方法は、上述した実施の形態１〜４におけるＯｆｆ書込みの方法と適宜組み合わせて用いることができる。
【００６１】
以上に説明したように、実施の形態６のＲｅＲＡＭによれば、抵抗変化素子ＶＲがＯｆｆ状態において、Ｏｎ書込みの際の主パルスＰｏｎに先立って、これより低い電圧の補助パルスＰＡ２を印加することで、Ｏｎ状態としたときの保持特性を改善させることができる。
【００６２】
（実施の形態７）
上述した実施の形態１〜６では、図２に示したように、１ビットの情報を格納するメモリセルＭＣが１個の抵抗変化素子ＶＲと１個の選択トランジスタＴＲからなる構成を例として説明したが、各実施の形態で説明した手法は、いわゆるクロスポイント型の構成のＲｅＲＡＭにも適用することができる。
【００６３】
図１９は、クロスポイント型ＲｅＲＡＭのメモリセルの構成例について概要を示した図である。図示するように、抵抗変化素子ＶＲは、スイッチを介さずにワード線ＷＬおよびビット線ＢＬと接続されている。なお、抵抗変化素子ＶＲと直列に非線形抵抗素子ＮＬＲが接続されていることが望ましい。抵抗変化素子ＶＲにおける金属層Ｍ１と金属層Ｍ２のうち、いずれをビット線ＢＬに接続するかは特に限定されないが、以下では、金属層Ｍ１がビット線ＢＬと接続されているものとして説明する。
【００６４】
図２０は、クロスポイント型ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。メモリセルアレイＭＣＡは、図１９に示したメモリセルＭＣをマトリクス状に配置することで構成することができる。図２０に示したメモリセルアレイＭＣＡの例では、４行×４列のマトリクスからなる１６ビットの記憶容量を有する構成であるが、アレイの行や列を適宜増やすことによってより大きな記憶容量を実現することができる。
【００６５】
各メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ３との各交点にそれぞれ接続されている。そして、全てのワード線ＷＬ０〜ＷＬ３、およびビット線ＢＬ０〜ＢＬ３は、メモリセルアレイＭＣＡの周辺部において図示しない制御回路に接続される。例えば、ワード線ＷＬ０〜ＷＬ３はメモリセルアレイＭＣＡにおける図中の左方にて図示しないワード線制御回路に接続される。また、ビット線ＢＬ０〜ＢＬ３は図中の上方にて図示しないビット線制御回路に接続される。
【００６６】
各制御回路は、ビット線、ワード線に適宜電圧を印加して、所望のメモリセルＭＣを高抵抗状態または低抵抗状態にすることで書込みを行う。もしくは、ビット線またはワード線に流れる電流を検知して、所望のメモリセルが高抵抗状態か低抵抗状態かを判断することで読出しを行う。
【００６７】
例えば、点線の円で囲ったメモリセルＭＣをＯｎ状態とする書き込みでは、ワード線ＷＬ１を高電位とし、ビット線ＢＬ１をゼロ電位とするとともに、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３を高電位の１／２とすればよい。逆に、点線の円で囲ったメモリセルＭＣをＯｆｆ状態とする書き込みでは、ワード線ＷＬ１をゼロ電位とし、ビット線ＢＬ１を高電位とするとともに、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３を高電位の１／２とすればよい。
【００６８】
また、点線の円で囲ったメモリセルＭＣがＯｎ状態かＯｆｆ状態かを読み出すには、ビット線ＢＬ１をゼロ電位とし、それ以外のビット線ＢＬ０、ＢＬ２、ＢＬ３、および全てのワード線ＷＬ０〜ＷＬ３を高電位（ただし書込み時より十分低い）として、ワード線ＷＬ１に流れる電流を検出すればよい。
【００６９】
以上の動作により、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリセルＭＣにのみ両端に高電位が印加され、それ以外のメモリセルＭＣでは高電位の１／２もしくはゼロ電位が印加される。これにより、点線の円で囲ったメモリセルＭＣのみが書き込まれ、あるいは読み出される。他のメモリセルＭＣに対する書込みや読出しを行う場合も同様である。
【００７０】
なお、図１９に示したメモリセルＭＣ中の非線形抵抗素子ＮＬＲは、両端の電位差が小さいときは高抵抗、電位差が大きい時は低抵抗となる特性を有する。従って、図２０において点線の円で囲ったメモリセルＭＣとビット線ＢＬ１もしくはワード線ＷＬ１を共有する他のメモリセルＭＣ、すなわち、高電位の１／２の電圧が印加される可能性があるメモリセルＭＣにおいて、抵抗変化素子ＶＲにかかる電圧を低減し、誤書込みや誤読出しを防止する機能を有する。
【００７１】
以上に説明したようなクロスポイント型ＲｅＲＡＭであっても上述の実施の形態１〜６で示した手法を適用することができ、所定のメモリセルＭＣにおいてＯｆｆ状態の際に主パルスよりも弱い補助パルスを印加することで、Ｏｆｆ抵抗を高めて抵抗変化素子ＶＲの特性を向上させることができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７３】
ＶＲ  抵抗変化素子
Ｍ１、Ｍ２  金属層
ＶＲＬ  抵抗変化層
ＭＣ  メモリセル
ＷＬ  ワード線
ＢＬ  ビット線
ＰＬ  プレート線
ＴＲ  選択トランジスタ
ＭＣＡ  メモリセルアレイ
ＦＩ  導電性フィラメント
ＮＬＲ  非線形抵抗素子
【図１】
2016167326.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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