(57)【特許請求の範囲】
【請求項１】
回路動作を決めるコマンド信号をクロック信号に同期して取り込み、内部コマンド信号として出力するコマンド取り込み回路と、
アドレス信号の内部回路への伝達を、前記コマンド信号を受けて許可し、前記内部コマンド信号の出力または前記コマンド信号を受ける基準タイミングである前記クロック信号の遷移エッジに応答して禁止するアドレススイッチ回路と、
前記アドレススイッチ回路における前記アドレス信号の内部回路への伝達を禁止する期間を可変にするために、前記クロック信号の周波数に応じた値が設定される設定部とを備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記設定部は、外部から値を設定可能なレジスタまたは溶断の有無に応じて値を設定可能なヒューズであることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
複数のメモリセルおよび該メモリセルに接続されたワード線を有するメモリコアと、
同一の前記ワード線に接続された前記メモリセルを連続してアクセスするバースト動作用のバーストアドレス信号を生成するバーストアドレスカウンタと、
前記バーストアドレス信号の前記内部回路への伝達を、前記バースト動作用の前記コマンド信号を受けて許可し、前記バースト動作用の前記内部コマンド信号の出力または前記コマンド信号を受ける基準タイミングである前記クロック信号の遷移エッジに応答して禁止するバーストスイッチ回路とを備えたことを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
複数のメモリコアと、
前記メモリコア内の不良を救済するための冗長回路と、
前記アドレススイッチ回路から出力される前記アドレス信号と不良アドレスとを比較する冗長比較回路とを備えたことを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
複数のメモリコアと、
前記アドレススイッチ回路を介して伝達される前記アドレス信号を、該アドレス信号の値に応じて所定の前記メモリコアに供給するバンクスイッチとを備えたことを特徴とする半導体集積回路。
【請求項６】
複数のメモリセルを有するメモリコアと、
回路動作を決めるコマンド信号をクロック信号に非同期で受けるコマンド入力回路と、
外部アドレス信号をクロック信号に非同期で受けるアドレス入力回路と、
前記アドレス入力回路が受信した前記外部アドレス信号に基づいて、内部アドレス信号を生成するアドレス生成回路と、
前記コマンド信号を受ける基準タイミングである前記クロック信号の遷移エッジに重複しない期間に第１制御信号を活性化するとともに、前記第１制御信号の非活性化期間に対応して第１取込信号を活性化し、前記第１制御信号の活性化期間に対応して第２取込信号を活性化する制御回路と、
前記第１制御信号の非活性化時に前記外部アドレス信号を選択し、前記第１制御信号の活性化時に前記内部アドレス信号を選択する第１スイッチ回路と、
前記第１スイッチ回路により選択された前記外部および内部アドレス信号を、前記メモリコア側に伝達する共通の信号線と、
前記信号線を介して前記メモリコア側に伝達される前記外部アドレス信号を第１取込信号の活性化時に取り込む第１保持回路と、
前記信号線を介して前記メモリコア側に伝達される前記内部アドレス信号を第２取込信号の活性化時に取り込む第２保持回路とを備えたことを特徴とする半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路において、
第２制御信号の活性化時に前記第１保持回路に保持された前記外部アドレス信号を選択し、前記第２制御信号の非活性化時に前記第２保持回路に保持された前記内部アドレス信号を選択する第２スイッチ回路とを備え、
前記第２制御信号は、前記コマンド信号に応答して所定の期間活性化されることを特徴とする半導体集積回路。
【請求項８】
請求項７記載の半導体集積回路において、
前記メモリコアは、前記メモリセルに接続されるビット線と、前記アドレス信号に応じて活性化され、前記ビット線にデータを伝達するコラムスイッチとを有し、
前記内部アドレス信号は、同一のワード線に接続された前記メモリセルを連続してアクセスするバースト動作用のバーストアドレス信号であり、
前記第２スイッチ回路に供給される前記内部アドレス信号の伝達タイミングは、前記コラムスイッチの活性化タイミングに応じて変わることを特徴とする半導体集積回路。
【請求項９】
請求項６記載の半導体集積回路において、
前記メモリコアは、前記外部および内部アドレス信号をデコードするデコーダを備え、
前記外部アドレス信号の遷移エッジは、前記クロック信号に非同期で前記デコーダまで伝達されることを特徴とする半導体集積回路。
【請求項１０】
アドレス信号の内部回路への伝達を、回路動作を決めるコマンド信号を受けて許可し、内部コマンド信号の出力または前記コマンド信号を受ける基準タイミングであるクロック信号の遷移エッジに応答して禁止し、
設定部に前記クロック信号の周波数に応じた値を設定することにより、前記アドレス信号の内部回路への伝達を禁止する期間を可変にすることを特徴とする半導体集積回路の制御方法。
【請求項１１】
複数のメモリセルを有するメモリコアと、回路動作を決めるコマンド信号をクロック信号に非同期で受けるコマンド入力回路と、外部アドレス信号をクロック信号に非同期で受けるアドレス入力回路と、前記アドレス入力回路が受信した前記外部アドレス信号に基づいて、内部アドレス信号を生成するアドレス生成回路とを備えた半導体集積回路の制御方法であって、
前記コマンド信号を受ける基準タイミングである前記クロック信号の遷移エッジに重複しない期間に第１制御信号を活性化するとともに、前記第１制御信号の非活性化期間に対応して第１取込信号を活性化し、前記第１制御信号の活性化期間に対応して第２取込信号を活性化し、
前記第１制御信号の非活性化時に前記外部アドレス信号を選択し、前記第１制御信号の活性化時に前記内部アドレス信号を選択し、
選択された前記外部および内部アドレス信号を、共通の信号線を介して前記メモリコア側に伝達し、
前記信号線を介して前記メモリコア側に伝達される前記外部アドレス信号を第１取込信号の活性化時に第１保持回路に取り込み、
前記信号線を介して前記メモリコア側に伝達される前記内部アドレス信号を第２取込信号の活性化時に第２保持回路に取り込むことを特徴とする半導体集積回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路を高速化する技術に関する。
【０００２】
【従来の技術】
半導体集積回路は、半導体製造技術の発達により高速化の一途をたどっている。特に、マイクロコンピュータ等のロジックLSIの動作周波数は、年々向上しており、DRAM等のメモリLSI動作周波数との格差はますます大きくなっている。
この格差を縮小するために、SDRAM（Synchronous DRAM）、RDRAM（Rambus DRAM）、SLDRAM（SyncLink DRAM）等のクロック同期型の高速DRAMが開発されている。
【０００３】
この種の高速DRAMは、クロック信号に同期して動作する入出力回路および拡張された内部バスにより、連続したアドレスのデータを高速に読み出し、書き込むことを可能にしている。このため、上記高速DRAMは、パーソナルコンピュータおよびワークステーションの主記憶向けに多用されている。
【０００４】
【発明が解決しようとする課題】
ところで、この種の高速DRAMでは、メモリコアの動作速度は、従来のDRAMとほとんど同一である。このため、不連続のアドレスのデータ転送（ランダムアクセス）は、連続したアドレスのデータ転送に比べそれほど高速ではない。
この結果、画像処理のようにランダムアクセスが頻繁に発生する分野では、データ転送速度の点で高速DRAMを採用することが困難な場合がある。
【０００５】
しかしながら、DRAMは、SRAMに比べ低価格であるため、このような分野においても、ランダムアクセスを高速にできるDRAMが要求されている。
本発明の目的は、内部回路を高速に動作することができる半導体集積回路を提供することにある。
本発明の別の目的は、消費電力を増大することなく、内部回路を高速に動作することができる半導体集積回路を提供することにある。
【０００６】
本発明の別の目的は、メモリセルを備えた半導体集積回路において、ランダムアクセスを高速化することにある。
本発明の別の目的は、メモリセルを備えた半導体集積回路において、バーストアクセスをさらに高速化することにある。
本発明のさらなる別の目的は、メモリコア内の不良を救済するための冗長回路を高速に動作することにある。
【０００７】
【課題を解決するための手段】
図１は、本発明の基本原理を示すブロック図である。
図２は、本発明の基本原理を示すブロック図である。
本発明の半導体集積回路では、コマンド取り込み回路１は、回路動作を決めるコマンド信号をクロック信号に同期して取り込み、内部コマンド信号として出力する。アドレススイッチ回路２は、コマンド信号を受けてアドレス信号の内部回路への伝達を許可する。内部回路３（例えば、アドレスデコーダ）は、コマンド信号の取り込み前にアドレス信号を受け、動作を開始する。この結果、内部回路３を高速に動作できる。また、アドレススイッチ回路２は、内部コマンド信号またはクロック信号を受けてアドレス信号の内部回路への伝達を禁止する。このため、内部回路３は、コマンド信号の取り込み後にアドレス信号が変化してもそれに伴って動作することはない。したがって、消費電力が低減される。
【０００８】
本発明の半導体集積回路は、複数のメモリセルMCとこれ等メモリセルMCに接続されたワード線WLとを有するメモリコア４を備え、ワード線WLに接続されたメモリセルMCを連続してアクセスするバースト動作の機能を有している。バーストアドレスカウンタ５は、バースト動作用のバーストアドレス信号を生成する。バーストスイッチ回路６は、バースト動作用のコマンド信号を受けてバーストアドレス信号の内部回路３への伝達を許可する。内部回路３は、コマンド信号の取り込み前にバーストアドレス信号を受け、動作を開始する。したがって、バースト動作の機能を有する半導体集積回路においても、内部回路３を高速に動作できる。また、バーストスイッチ回路６は、バースト動作用の内部コマンド信号またはクロック信号を受けてバーストアドレス信号の内部回路３への伝達を禁止する。このため、コマンド信号の取り込み後にノイズ等でバーストアドレスが変化しても、内部回路３が誤動作することはない。
【０００９】
本発明の半導体集積回路は、メモリコア４内の不良を救済するための冗長回路７と、アドレス信号と不良アドレスとを比較する冗長比較回路８とを備えている。冗長比較回路８は、コマンド信号の取り込み前にアドレス信号と不良アドレスとを比較することができる。このため、受けたアドレス信号が不良箇所に対応している場合、コマンドの確定前に冗長回路７の動作を開始することが可能になり、内部回路３を高速に動作できる。
【００１０】
本発明の半導体集積回路は、複数のメモリコア４ａ、４ｂと、メモリコア４ａ、４ｂを選択するバンクスイッチ９を備えている。コマンド取り込み回路１は、回路動作を決めるコマンド信号をクロック信号に同期して取り込み、内部コマンド信号として出力する。アドレススイッチ回路２は、コマンド信号を受けてアドレス信号の内部回路への伝達を許可する。バンクスイッチ９は、アドレスラッチ回路２を介して伝達されるアドレス信号の値に応じて、このアドレス信号を所定のメモリコア４ａ、４ｂに供給する。メモリコア４ａ、４ｂは、コマンドの確定前にアドレス信号を取り込めるため、バンク制御される複数のメモリコア４ａ、４ｂを備えた半導体集積回路においても、回路動作が高速になる。
【００１１】
本発明の半導体集積回路では、第１制御信号は、クロック信号に同期して、１クロックサイクルの間に所定の期間活性化され、所定の期間非活性化される。外部から供給される外部アドレス信号は、第１制御信号の非活性化時に内部回路に伝達される。アドレス生成回路で生成した内部アドレス信号は、第１選択信号の活性化時に内部回路に伝達される。すなわち、外部アドレス信号は、クロック信号に非同期で伝達され、内部アドレス信号は、クロック信号に同期して伝達される。したがって、１クロックサイクルの間に、外部アドレス信号と内部アドレス信号との両方を順次に内部回路に伝達できる。
【００１２】
外部アドレス信号は、クロック信号に非同期でメモリコア側まで転送されるため、外部アドレス信号の供給に伴うメモリセルの読み出し動作時間、書き込み動作時間を短縮できる。この結果、クロック信号の周波数を高くでき、半導体集積回路を高速に動作できる。
外部アドレス信号と内部アドレス信号とは、同一の信号線でメモリコア側に伝達される。このため、信号線の数を削減できる。入力回路からメモリコアまでの信号経路は、一般に長い。また、アドレス信号は複数のビットで構成されるため、信号線の数が多い。このため、信号線の数の削減によるチップサイズの低減効果は大きい。
【００１３】
例えば、第１取込信号は、第１制御信号の非活性化期間に対応して活性化される。第２取込信号は、第１制御信号の活性化期間に対応して活性化される。このため、第１保持回路は、信号線を介して伝達されるアドレス信号のうち外部アドレス信号を、第１取込信号により取り込むことができる。第２保持回路は、信号線を介して伝達されるアドレス信号のうち内部アドレス信号を、第２取込信号により取り込むことができる。この結果、同一の信号線で伝達された外部アドレス信号と内部アドレス信号とを確実に分離できる。
【００１４】
本発明の半導体集積回路では、第２制御信号は、クロック信号に非同期に供給されるコマンド信号に応答して所定の期間活性化される。第２スイッチ回路は、第２制御信号の活性化時に第１保持回路に保持された外部アドレス信号を選択し、第２制御信号の非活性化時に第２保持回路に保持された内部アドレス信号を選択する。すなわち、メモリコア側においても、入力回路側に対応させて、外部アドレス信号をクロック信号に非同期で選択でき、内部アドレス信号をクロック信号に同期して選択できる。
【００１５】
本発明の半導体集積回路では、内部アドレス信号は、バーストアドレス信号として使用される。バーストアドレス信号は、同一のワード線に接続されたメモリセルを連続してアクセスするバースト動作用のアドレス信号である。すなわち、まず外部アドレス信号がメモリコアに供給され、その後、所定数の内部アドレス信号が、順次にメモリコアに供給される。内部アドレス信号は、外部アドレス信号に基づいて生成される。このため、内部アドレス信号は、その内部アドレス信号を使用するクロックサイクルより前に生成することが可能である。内部アドレス信号を早く生成することは、読み出し動作時間、書き込み動作時間の短縮に有利である。しかし、内部アドレス信号の生成タイミングが、コラムスイッチの活性化タイミングに対して早くなりすぎると、次のクロックサイクルで使用するべき内部アドレス信号が、デコーダに取り込まれる。そのため、本来活性化されるべきコラムスイッチとは別のコラムスイッチが活性化することで、誤動作するおそれがある。第２スイッチ回路に供給される内部アドレス信号の伝達タイミングを、コラムスイッチの活性化タイミングに応じて変えることで、誤動作が防止される。
【００１６】
本発明の半導体集積回路では、外部アドレス信号の遷移エッジが、クロック信号に非同期でメモリコアのデコーダまで伝達される。このため、外部アドレス信号の供給に伴うメモリセルの読み出し動作時間、書き込み動作時間を短縮できる。この結果、クロック信号の周波数を高くでき、半導体集積回路を高速に動作できる。
【００１７】
本発明の半導体集積回路の制御方法では、回路動作を決めるコマンド信号をクロック信号に同期して取り込む前に、アドレス信号の内部回路への伝達が許可される。内部回路（例えば、アドレスデコーダ）は、コマンド信号の取り込み前にアドレス信号を受け、動作を開始する。この結果、内部回路を高速に動作できる。また、コマンド信号の取り込み時に、受けているアドレス信号の内部回路への伝達が禁止される。このため、内部回路は、コマンド信号の取り込み後に、アドレス信号が変化してもそれに伴って動作することはない。したがって、消費電力が低減される。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図３は、本発明の半導体集積回路およびその制御方法の第１の実施形態を示している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAMとして形成されている。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。末尾に“Ｚ”が付く信号は、正論理（Ｈレベル時に活性化）信号を示している。末尾に“Ｘ”が付く信号および頭に“／”が付く信号は、負論理の信号を示している。
【００１９】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAMとして形成されている。なお、各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。末尾に“Ｚ”が付く信号は、正論理（Ｈレベル時に活性化）信号を示している。末尾に“Ｘ”が付く信号および頭に“／”が付く信号は、負論理の信号を示している。
【００２０】
半導体集積回路は、入出力制御部１０、チップ制御部１２、コア制御部１４、およびメモリコア１６を備えている。
入出力制御部１０は、クロックバッファ１８、コマンドバッファ２０、アドレスバッファ２２、および入出力バッファ２４を備えている。
クロックバッファ１８は、クロック信号CLKを受け、受けた信号を内部クロック信号ICLKとして出力している。コマンドバッファ２０は、コマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力している。アドレスバッファ２２は、アドレス信号ADを受け、受けた信号を内部アドレス信号IADとして出力している。ここで、コマンドバッファ２０およびアドレスバッファ２２に供給されるコマンド信号CMDおよびアドレス信号ADは、内部クロック信号ICLKの制御を受けることなくチップ制御部１２に伝達されている。
【００２１】
入出力バッファ２４は、書き込み動作時に、クロック信号CLKに同期してデータ信号DQを受け、受けた信号を内部書き込みデータ信号IWDQとして出力している。また、入出力バッファ２４は、読み出し動作時に、内部読み出しデータ信号IRDQを受け、受けた信号をクロック信号CLKに同期しデータ信号DQとして出力している。
チップ制御部１２は、ラッチ回路２６、コマンドデコーダ２８、３０、パルス拡張回路３２、タイミング制御回路３４、バーストアドレスカウンタ３６、スイッチ回路４０、４２、フリップフロップ（F/F）回路４４、インバータ４８、およびANDゲート５０、５２を備えている。ここで、ラッチ回路２６は、図１に示したコマンド取り込み回路１に対応している。コマンドデコーダ２８、タイミング制御回路３４、フリップフロップ回路４４および後述するコア制御部１４の各回路は、図１に示した内部回路に対応している。スイッチ回路４０は、図１に示したアドレススイッチ回路２に対応している。スイッチ回路４２は、図１に示したバーストスイッチ回路６に対応している。また、バーストアドレスカウンタ３８、スイッチ回路４０、４２、フリップフロップ回路４４は、コラムアドレス系の回路である。チップ制御部１２は、図示した以外にロウアドレス系の回路を備えている。
【００２２】
ラッチ回路２６は、内部クロック信号ICLKに同期して内部コマンド信号ICMDを受け、受けた信号をラッチコマンド信号LCMDとして出力している。
コマンドデコーダ２８は、ラッチコマンド信号LCMDを受けてコマンドを解読し、読み出し動作および書き込み動作を制御する制御信号CNT1Z、CNT2Zを出力している。
【００２３】
コマンドデコーダ３０は、内部コマンド信号ICMDを受けてコマンドを解読し、読み出し動作および書き込み動作を制御する制御信号CNT3Zを出力している。
タイミング制御回路３４は、制御信号CNT1Zを受けて、タイミング信号TIM1Z、TIM2Z、TIM3Zおよびイネーブル信号ENZを出力している。タイミング信号TIM1Zは、バースト動作時に活性化される。タイミング信号TIM2Zは、読み出し動作時に活性化される。タイミング信号TIM3Zは書き込み動作時に活性化される。イネーブル信号ENZは、読み出し動作時および書き込み動作時に活性化される。
【００２４】
パルス拡張回路３２は、制御信号CNT2ZのＨレベルを拡張し、その反転信号をパルス信号PLSXとして出力している。
ANDゲート５０は、制御信号CNT3Zとパルス信号PLSXとが共にＨレベル時に、スイッチ信号SW1を活性化している。ANDゲート５２は、制御信号CNT3Zの反転信号とパルス信号PLSXとが共にＨレベル時に、スイッチ信号SW2を活性化する。インバータ４８は、制御信号CNT3Zを反転している。
【００２５】
バーストアドレスカウンタ３６は、タイミング信号TIM1Zおよびスイッチ回路４０からの内部アドレス信号IADを受け、バーストアドレスBADを順次出力している。
スイッチ回路４０は、スイッチ信号SW1の活性化を受けてオンし、フリップフロップ回路４４に内部アドレス信号IADを伝達している。スイッチ回路４２は、スイッチ信号SW2の活性化を受けてオンし、フリップフロップ回路４４にバーストアドレスBADを伝達している。
【００２６】
フリップフロップ回路４４は、内部アドレス信号IADまたはバーストアドレスBADをラッチし、ラッチした信号をラッチアドレス信号LADとしてコア制御部１４に出力している。
コア制御部１４は、コラムデコーダ５４、プリデコーダ５６、冗長比較回路５８、入出力制御回路６０を備えている。
【００２７】
冗長比較回路５８は、ラッチアドレス信号LADとヒューズ情報とを比較し、ラッチアドレス信号LADを救済アドレスと判定した場合に、冗長制御信号RCNTZを出力している。救済アドレスは、冗長回路（図示せず）により救済された不良アドレスである。なお、ヒューズ情報は、チップ上に形成された救済用のヒューズ（図示せず）の溶断の有無に応じて、チップ上で得られる情報である。ヒューズは、プローブ検査で判明した不良アドレスにしたがって溶断される。ヒューズ情報は、図１に示した不良アドレスに対応している。
【００２８】
プリデコーダ５６は、ラッチアドレス信号LAD、イネーブル信号ENZ、および冗長制御信号RCNTZを受け、プリデコード信号PDECを出力している。
コラムデコーダ５４は、プリデコード信号PDECを受け、コラム選択信号CLZを生成し、生成した信号をメモリコア１６に出力している。
入出力制御回路６０は、書き込み動作時に、タイミング信号TIM2Zに同期して内部書き込みデータ信号IWDQを取り込み、書き込みデータ信号WDB、/WDBとして出力している。また、入出力制御回路６０は、読み出し動作時に、タイミング信号TIM3Zに同期して読み出しデータ信号RDB、/RDBを取り込み、内部読み出しデータ信号IRDQとして出力している。
【００２９】
メモリコア１６は、ワード線WLおよびビット線BL（/BL）に接続された複数のメモリセルMCを備えている。メモリセルMCは、図示しないキャパシタとゲートにワード線WLを接続したトランスファMOSとで構成されている。これ等ワード線WL、ビット線BL（/BL）、およびメモリセルMCの一部は、図１に示した冗長回路７として使用されている。
【００３０】
図４は、上述した半導体集積回路における読み出し動作の主要な信号のタイミングを示している。なお、書き込み動作も、データの入出力制御を除いて、以下に示すタイミングと同様なタイミングで実行される。
まず、コマンド信号CMD（READ）およびアドレス信号AD（A0）が、図３に示したコマンドバッファ２０およびアドレスバッファ２２に供給される（図４(a)）。ここで、コマンド信号CMDおよびアドレス信号ADは、クロック信号CLKの立ち上がりよりセットアップ時間tS以上前に供給される。セットアップ時間tSは、クロック信号CLKの立ち上がり以前に入力信号を確定しなければならない最小時間である。
【００３１】
コマンドバッファ２０およびアドレスバッファ２２は、コマンド信号CMDおよびアドレス信号ADを受け、受けた信号を内部コマンド信号ICMDおよび内部アドレス信号IADとしてそれぞれ出力する（図４(b)）。
コマンドデコーダ３０は、内部コマンド信号ICMDを解読し、制御信号CNT3Zを出力する（図４(c)）。コマンドデコーダ３０は、クロック信号CLKに非同期で動作するため、制御信号CNT3Zをクロック信号CLKの立ち上がりエッジより前に出力することが可能である。
【００３２】
ラッチ回路２６は、内部クロック信号ICLKの立ち上がりエッジに同期して、内部コマンド信号ICMDを取り込み、取り込んだ信号をラッチコマンド信号LCMD（READ）として出力する。次に、コマンドデコーダ２８は、ラッチコマンド信号LCMDを解読し、制御信号CNT1Z、CNT2Zを出力する（図４(d)）。
パルス拡張回路３２は、制御信号CNT2ZのＨレベルを拡張し、その反転信号をパルス信号PLSXとして出力する（図４(e)）。
【００３３】
ANDゲート５０は、制御信号CNT3Zおよびパルス信号PLSXが共にＨレベルの期間、スイッチ信号SW1を活性化する（図４(f)）。
スイッチ回路４０は、スイッチ信号SW1の活性化を受けてスイッチをオンし、内部アドレス信号IADをフリップフロップ回路４４に伝達する。すなわち、アドレス信号ADの内部回路への伝達は、コマンド信号CMDを受けて許可され、ラッチコマンド信号LCMDを受けて禁止される。
【００３４】
フリップフロップ回路４４は、この内部アドレス信号IADを取り込み、ラッチアドレス信号LAD（A0）として出力する（図４(g)）。すなわち、コア制御部１４は、クロック信号CLKの立ち上がり前、あるいは立ち上がり直後にラッチアドレス信号LADを受けることが可能になる。この結果、回路動作の開始が早くなる。
なお、ANDゲート５２は、制御信号CNT3ZがＬレベルかつパルス信号PLSXがＨレベルの期間、スイッチ信号SW2を活性化する（図４(h)）。スイッチ回路４２は、スイッチ信号SW2の活性化を受けてスイッチをオンし、バーストアドレス信号BADをフリップフロップ回路４４に伝達する（図４(i)）。フリップフロップ回路４４は、このバーストアドレス信号BADを取り込み、ラッチアドレス信号LADとして出力する。しかし、このときイネーブル信号ENZは、Ｌレベルのため、プリデコーダ５６は動作しない。
【００３５】
冗長比較回路５８は、ラッチアドレス信号LADとヒューズ情報とを比較し、ラッチアドレス信号LADが救済するべきアドレスのときに救済制御信号RCNTZを出力する。ここで、救済の有無は、クロック信号CLKが立ち上がりより前に供給された内部アドレス信号IADを使用して判定される。したがって、アドレス信号ADが救済アドレスかどうかを従来より早く判定できる。
【００３６】
タイミング制御回路３４は、制御信号CNT1Zを受け、イネーブル信号ENZおよびタイミング信号TIM2Zを出力する（図４(j)）。なお、読み出し動作時は、タイミング信号TIM3Zは出力されない。
プリデコーダ５６は、ラッチアドレス信号LADおよび救済制御信号RCNTZを受け、イネーブル信号ENZに同期してプリデコード信号PDEC（A0）を出力する（図４(k)）。プリデコーダ５６は、従来より早くラッチアドレス信号LADおよび救済制御信号RCNTZを受けることができる。このため、イネーブル信号ENZを早く出力することが可能になる。
【００３７】
次に、コラムデコーダ５４は、プリデコード信号PDECを受け、コラム選択信号CLZを出力する（図４(l)）。そして、アドレス信号ADに対応するメモリセルMCのデータが、読み出しデータ信号RDB、/RDB（D0）として出力される（図４(m)）。
入出力制御回路６０は、読み出しデータ信号RDB、/RDBを内部読み出し信号IRDQとして入出力バッファ２４に伝達する。入出力バッファ２４は、受けた内部読み出し信号IRDQを内部クロック信号ICLKの立ち上がりに同期してデータ信号DQ（D0）として出力する（図４(n)）。そして、アドレス信号AD（A0）の読み出し動作が完了する。
【００３８】
この例では、プリデコーダ５６へのラッチアドレス信号LADの入力からデータ信号DQの出力までの期間である内部アドレスアクセス時間tIAAは、クロック信号CLKの立ち上がり前の期間を含めることができる。この結果、アドレス信号ADの確定からデータ信号DQの出力までの外部仕様であるアドレスアクセス時間tAAは、従来に比べほぼセットアップ時間tSだけ短くなる。すなわち、読み出し動作が高速になる。特に、冗長比較に必要な時間を前倒しできるため、アドレス信号ADが救済アドレスの場合にその効果が顕著である。
【００３９】
図５は、上述した半導体集積回路におけるバースト読み出し動作の主要な信号のタイミングを示している。なお、バースト書き込み動作も、データの入出力制御を除いて、以下に示すタイミングと同様なタイミングで実行される。
バースト読み出し動作は、読み出しコマンドの後に、読み出しコマンドおよび書き込みコマンド以外のコマンドを受けることで実行される。この実施形態では、半導体集積回路は、読み出しコマンドの後、NOP（No Operation）コマンドを受け、バースト読み出し動作を実行する。
【００４０】
まず、コマンド信号CMD（READ）およびアドレス信号AD（A1）が供給され、図４と同一のタイミングで読み出し動作が行われる（図５(a)）。なお、この読み出し動作では、アドレス信号AD（A1）は、不良アドレスではない。このため、救済制御信号RCNTZは活性化されない。
【００４１】
図３に示した、タイミング制御回路３４は、READコマンドの受付時に、イネーブル信号ENZとほぼ同一タイミングのタイミング信号TIM1Zを出力する（図５(b)）。バーストアドレスカウンタ３４は、スイッチ回路４０から受けている内部アドレス信号IAD（A1）をカウンタ値として取り込み、タイミング信号TIM1Zに同期して、カウンタ値を１増加させ、バーストアドレス信号BAD（A1+1）として出力する（図５(c)）。このとき、スイッチ信号SW2は、Ｌレベルであるため、スイッチ回路４２は、バーストアドレスBADを出力しない。
【００４２】
次に、コマンド信号CMD（NOP）およびアドレス信号ADが、コマンドバッファ２０およびアドレスバッファ２２に供給される（図５(d)）。なお、NOPコマンドが供給される前に、不確定なコマンド信号CMDが供給されると（図５(e)）、制御信号CNT3Zおよびスイッチ信号SW1が活性化される（図５(f)）。フリップフロップ回路４４は、スイッチ信号SW1の活性化により、内部アドレス信号IADをラッチし、ラッチした信号をラッチアドレス信号LADとして出力する（図５(g)）。しかし、イネーブル信号ENZはＬレベルであるため、プリデコーダ５６は動作しない。すなわち、コマンドバッファ２０がクロック信号CLKの立ち上がりに同期していないコマンド信号（ノイズを含む）を受けても、コア制御部１４およびメモリコア１６が誤動作することはない。
【００４３】
コマンドバッファ２０およびアドレスバッファ２２は、コマンド信号CMD（NOP）およびアドレス信号AD（A2）を受け、受けた信号を内部コマンド信号ICMDおよび内部アドレス信号IADとしてそれぞれ出力する（図５(h)）。ここでスイッチ回路４０が閉じているため、アドレス信号IAD（A2）は、内部に伝達されない。
ANDゲート５２は、制御信号CNT3ZがＬレベルかつパルス信号PLSXがＨレベルの期間、スイッチ信号SW2を活性化する（図５(i)）。すなわち、バーストアドレス信号BADの内部回路への伝達は、コマンド信号CMDを受けて許可され、内部コマンド信号ICMDを受けて禁止される。
【００４４】
スイッチ回路４２は、スイッチ信号SW2の活性化を受け、バーストアドレスBAD（A1+1）を出力する。
次に、フリップフロップ回路４４は、バーストアドレス信号BADを取り込み、ラッチアドレス信号LAD（A1+1）として出力する（図５(j）。
冗長比較回路５８は、ラッチアドレス信号LADとヒューズ情報とを比較し、ラッチアドレス信号LADが救済するべきアドレスのときに、救済制御信号RCNTZを出力する（図５(k)）。バースト読み出し動作においても、バーストアドレス信号BADが救済アドレスかどうかを従来より早く判定できる。
【００４５】
タイミング制御回路３４は、制御信号CNT1Zを受け、イネーブル信号ENZおよびタイミング信号TIM2Zを出力する（図５(l)）。
プリデコーダ５６は、ラッチアドレス信号LADおよび救済制御信号RCNTZを受け、イネーブル信号ENZに同期してプリデコード信号PDECを出力する（図５(m)）。プリデコーダ５６は、バースト読み出し動作においても、ラッチアドレス信号LADおよび救済制御信号RCNTZを従来より早く受けることができる。この結果、イネーブル信号ENZを早く出力することが可能になる。
【００４６】
次に、読み出し動作と同じタイミングで、コラム選択信号CLZが出力され、バーストアドレス信号BADに対応するメモリセルMCのデータが読み出される（図５(n)）。この後、NOPコマンドを順次受けることで、モードレジスタ（図示せず）等に設定されたバースト長分のデータの読み出し動作が実行される。
この例では、プリデコーダ５６へのラッチアドレス信号LADの入力からデータ信号DQの出力までの期間である内部アドレスアクセス時間tIAAは、クロック信号CLKの立ち上がり前の期間を含めることができる。この結果、クロック信号CLKの立ち上がりからデータ信号DQの出力までの外部仕様であるバースト時のアドレスアクセス時間tAAは、従来に比べほぼセットアップ時間tSだけ短くなる。すなわち、バースト読み出し動作が高速になる。特に、冗長比較に必要な時間を前倒しできるため、バーストアドレス信号BADが救済アドレスの場合にその効果が顕著である。
【００４７】
以上、本発明の半導体集積回路およびその制御方法では、スイッチ回路４０は、コマンド信号CMD（READ）を受けてアドレス信号ADのコア制御部１４への伝達を許可した。このため、プリデコーダ５６の動作を早く開始することができ、データの読み出し動作および書き込み動作を高速にすることができる。また、スイッチ回路４０は、ラッチコマンド信号LCMDを受けてアドレス信号ADのコア制御部１４への伝達を禁止した。このため、ノイズ等により誤って供給されるアドレス信号ADにより、プリデコーダ５６が誤動作することを防止することができる。この結果、消費電力を低減することができる。
【００４８】
また、スイッチ回路４２は、コマンド信号CMD（NOP）を受けてバーストアドレス信号BADのコア制御部１４への伝達を許可した。このため、バースト動作時においてもプリデコーダ５６の動作を早く開始することができ、データの読み出し動作および書き込み動作を高速にすることができる。また、スイッチ回路４２は、ラッチコマンド信号LCMDを受けてアドレス信号ADのコア制御部１４への伝達を禁止した。このため、ノイズ等でバーストアドレスBADが変化しても、プリデコーダ５６が誤動作することを防止することができる。
【００４９】
冗長比較回路５８は、ラッチアドレス信号LADとヒューズ情報とを早く比較することができる。したがって、受けたアドレス信号ADが不良アドレスである場合、コマンドの確定前に冗長回路の動作を開始することが可能になり、読み出し動作および書き込みを高速にすることができる。
図６は、本発明の半導体集積回路およびその制御方法の第２の実施形態を示している。なお、第１の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００５０】
この実施形態では、チップ制御部１２のコマンドデコーダ６２、タイミング制御回路６４、およびプリデコーダ７０が、第１の実施形態のコマンドデコーダ２８、タイミング制御回路３４、およびプリデコーダ５６と相違している。また、チップ制御部１２に読み書きタイミング制御回路６６が追加され、コア制御部１４に読み書き制御回路６８が追加されている。その他の構成は、第１の実施形態と同一である。
【００５１】
コマンドデコーダ６２は、読み出し動作時に制御信号CNT4Zを出力し、書き込み動作時に制御信号CNT5Zを出力している。タイミング制御回路６４は、タイミング信号TIM4Zを出力している。なお、タイミング制御回路６４は、第１の実施形態のイネーブル信号ENZを出力していない。
読み書きタイミング制御回路６６は、読み出し動作時に制御信号CNT4Zを受け、タイミング信号TIM5Zを出力し、書き込み動作時にタイミング信号CNT5Zをタイミング信号TIM6Zを出力している。
【００５２】
読み書き制御回路６８は、タイミング信号TIM5Z、TIM6Zを受け、コラム線制御信号CLCNT1、CLCNT2をメモリコア１６に出力している。
プリデコーダ７０は、第１の実施形態のイネーブル信号ENZを受ける制御回路を有していない。
図７は、メモリコア１６の要部を示している。
【００５３】
メモリコア１６は、メモリセルMC、センスアンプ７２、センスバッファ７４、ライトアンプ７６、直列に接続された２つのnMOSからなる読み出し用のコラムスイッチ７８ａ、７８ｂ、書き込み用のコラムスイッチ８０ａ、８０ｂ、および読み出しデータ信号RDB、/RDBのプルアップ用のpMOS８２ａ、８２ｂとを備えている。
センスアンプ７２は、ビット線BL、/BLを介してメモリセルMCに接続されている。読み出しデータ信号RDB、/RDBは、センスバッファ７４に接続され、書き込みデータ信号WDB、/WDBは、ライトアンプ７６に接続されている。
【００５４】
コラムスイッチ７８ａは、一端を読み出し制御信号RCLXに接続し、他端から読み出しデータ信号/RDBを出力している。コラムスイッチ７８ａにおける一端側のnMOSのゲートは、コラム選択信号CL1（またはCL2）に接続されている。コラム選択信号CL1、CL2は、図６のコラム選択信号CLZに対応している。コラムスイッチ７８ａにおける他端側のnMOSのゲートは、ビット線BLに接続されている。
【００５５】
コラムスイッチ７８ｂは、他端から読み出しデータ信号RDBを出力し、他端側のnMOSのゲートをビット線/BLに接続していることを除き、コラムスイッチ７８ａと同一である。
このように、ビット線BL、/BLの電位でコラムスイッチ７８ａ、７８ｂのゲートを制御する方式をダイレクトセンス方式と称している。ダイレクトセンス方式は、ビット線BL、/BLと読み出しデータ信号RDB、/RDBとを直接接続せず、かつコラムスイッチ７８ａ、７８ｂが増幅能力を有している。このため、読み出し動作は、メモリセルMCに保持されている信号量だけで実行可能である。
【００５６】
コラムスイッチ８０ａは、一端をビット線BLに接続し、他端を書き込みデータ信号WDBに接続している。読み出しデータ信号RDBを出力している。コラムスイッチ７８ａにおける一端側のnMOSのゲートは、書き込み制御信号WCLZに接続されている。コラムスイッチ８０ａにおける他端側のnMOSのゲートは、コラム選択信号CL1（またはCL2）に接続されている。
【００５７】
コラムスイッチ８０ｂは、一端をビット線/BLに接続し、他端を書き込みデータ信号/WDBに接続していることを除き、コラムスイッチ８０ａと同一である。
pMOS８２ａ、８２ｂは、ゲートを接地線VSSに接続し、ソースを電源線VDDに接続し、ドレインを読み出しデータ信号RDB、/RDBにそれぞれ接続している。
なお、読み出し制御信号RCLXは、図６のコラム線制御信号CLCNT1から生成され、書き込み制御信号WCLZは、コラム線制御信号CLCNT2から生成される。
【００５８】
図８は、上述した半導体集積回路におけるバースト読み出し動作の主要な信号のタイミングを示している。
まず、第１の実施形態の図５と同様に、コマンド信号CMD（READ）およびアドレス信号AD（A0）が供給され、スイッチ信号SW1が活性化される（図８(a)）。
【００５９】
図６に示したプリデコーダ７０は、ラッチアドレス信号LAD（A0）を受け、プリデコード信号PDECを出力する（図８(b)）。この際、プリデコーダ７０は、イネーブル信号ENZで制御されていないため、ラッチアドレス信号LADを受けた後直ちにプリデコード信号PDECを出力する。
コラムデコーダ５４は、プリデコード信号PDECを受け、アドレス信号AD（A0）に対応するコラム選択信号CL1（CLZ）を活性化する（図８(c)）。コラム選択信号CL1の活性化タイミングは、第１の実施形態に比べ早い。
【００６０】
コラム選択信号CL1の活性化により、コラムスイッチ７８ａ、７８ｂの一端側のnMOSがオンする。
また、図示しないロウアドレス系の制御回路が動作し、所定のワード線WLが選択される。ワード線WLの選択により、メモリセルMCに保持されたデータがビット線BL（または/BL）に伝達される。ビット線BL、/BLの電位は、コラムスイッチ７８ａ、７８ｂの他端側のnMOSのゲートに供給される。この結果、コラムスイッチ７８ａ、７８ｂの一方がオンする。このとき、センスアンプ７２は動作しなくてもよい。この実施形態では、読み出し用の制御回路がダイレクトセンス方式であるため、センスアンプ７２が動作する前にコラムスイッチ７８ａ、７８ｂがオンしても、メモリセルMCに保持されているデータが破壊することはない。
【００６１】
読み書きタイミング制御回路６６は、コマンドデコーダ６２から出力される制御信号CNT4Zを受け、タイミング信号TIM5Zを出力する（図８(d)）。
コア制御部１４の読み書き制御回路６８は、タイミング信号TIM5Zを受け、コラム線制御信号CLCNT1を出力する（図８(e)）。コラム線制御信号CLCNT1のＨレベルを受けて、図７に示した読み出し制御信号RCLXがＬレベルになる（図８(f)）。
【００６２】
制御信号RCLXのＬレベルにより、読み出しデータ信号RDB、/RDB一方が、ビット線BL、/BLの電位に応じてＬレベルに変化する（図８(g)）。この前または後で、センスアンプ７２が動作することでビット線BL、/BLの信号量が増幅され、読み出しデータ信号RDB、/RDBの電位差を得ることができる。
そして、読み出しデータ信号RDB、/RDBのレベルが、データ信号DQに伝達され、アドレスAD（A0）の読み出し動作が完了する（図８(h)）。
【００６３】
この後、図５と同様にして、バーストアドレスBADに対応するメモリセルMCのデータが読み出される（図８(i)）。
図９は、上述した半導体集積回路におけるバースト書き込み動作の主要な信号のタイミングを示している。なお、クロック信号CLKからコラム選択信号CL2までの波形は、図８と同一であるため、説明を省略する。
【００６４】
図６に示した読み書きタイミング制御回路６６は、コマンドデコーダ６２から出力される制御信号CNT5Zを受け、タイミング信号TIM6Zを出力する（図９(a)）。
コア制御部１４の読み書き制御回路６８は、タイミング信号TIM6Zを受け、コラム線制御信号CLCNT2を出力する（図９(b)）。コラム線制御信号CLCNT2のＨレベルを受けて、図７に示した書き込み制御信号WCLZがＨレベルになる（図９(c)）。
【００６５】
また、入出力バッファ２４は、クロック信号CLKの立ち上がりに同期してデータ信号DQを取り込み、取り込んだ信号を内部書き込みデータ信号IWDQとして出力する。入出力制御回路６０は、タイミング信号TIM3Zに同期して内部書き込み信号を取り込み、取り込んだ信号を書き込みデータ信号WDB、/WDBとして出力する（図９(d)）。
【００６６】
図７に示したコラムスイッチ８０ａ、８０ｂは、コラム選択信号CL1および書き込み制御信号WCLZのＨレベルによりオンする。そして、書き込データ信号WDB、/WDBが、ビット線BL、/BLに伝達され、メモリセルMCに書き込まれる。
この後、バーストアドレスBADに対応するメモリセルMCへのデータの書き込みが実行される（図９(e)）。
【００６７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コラム選択信号CLの活性化タイミングを早くすることができ、読み出し動作および書き込み動作をさらに早くすることができる。
図１０は、本発明の半導体集積回路およびその制御方法の第３の実施形態を示している。なお、第１の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６８】
この実施形態では、チップ制御部１２にスイッチ回路８４ａ、８４ｂが追加されている。また、コア制御部１４およびメモリコア１６で構成されるバンクを２つ（バンクBK1、BK2）有している。その他の構成は、第１の実施形態と同一である。
スイッチ回路８４ａは、ラッチアドレス信号LADを受け、受けたラッチアドレス信号LADがバンクBK1に対応する場合に、そのラッチアドレス信号LADをバンクBK1のプリデコーダ５６および冗長比較回路５８に出力している。図中、スイッチ回路８４ａの上側から供給されているラッチアドレス信号LADが、バンクアドレスに対応している。
【００６９】
同様に、スイッチ回路８４ｂは、ラッチアドレス信号LADを受け、受けたラッチアドレス信号LADがバンクBK2に対応する場合に、そのラッチアドレス信号LADをバンクBK2のプリデコーダ５６および冗長比較回路５８に出力している。図中、スイッチ回路８４ｂの下側から供給されているラッチアドレス信号LADが、バンクアドレスに対応している。
【００７０】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スイッチ回路８４ａ、８４ｂは、受けたラッチアドレス信号LADに対応するバンクのみにラッチアドレス信号LADを出力した。実際に動作するバンクのコア制御部１４のみを動作させることで、消費電力を低減することができる。
【００７１】
図１１は、本発明の半導体集積回路およびその制御方法の第４の実施形態を示している。この実施形態は、請求項１ないし請求項４、請求項１０に対応している。なお、第１および第２の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、コア制御部１４およびメモリコア１６で構成されるバンクを２つ（バンクBK1、BK2）有している。その他の構成は、第２の実施形態と同一である。
【００７２】
コア制御部１４のフリップフロップ回路４４は、常に、ラッチアドレス信号LADをバンクBK1、BK2の両方に出力する。バンクBK1、BK2の冗長比較回路５８は、ラッチアドレス信号LADがそのバンクに対応していない場合にも冗長比較を開始する。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、フリップフロップ回路４４は、ラッチアドレス信号LADをバンクBK1、BK2の両方に出力した。このため、動作する可能性のあるバンクのコア制御部１４の動作を、予め開始することができる。この結果、冗長比較の開始が早く行われ、読み出し動作、書き込み動作を高速にすることができる。
【００７３】
図１２は、本発明の半導体集積回路およびその制御方法の第５の実施形態を示している。なお、上述した実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
半導体集積回路は、入出力制御部１０、チップ制御部８６、およびバンクBK1、BK2を備えている。
【００７４】
入出力制御部１０は、クロックバッファ１８、コマンドバッファ２０、アドレスバッファ２２、および図示しない入出力バッファを備えている。
チップ制御部８６は、ラッチ回路２６、コマンドデコーダ３０、８８、バンクラッチ９０ａ、９０ｂ、リフレッシュカウンタ９２、スイッチ回路４０、４２、９４ａ、９４ｂ、パルス生成回路９６、およびANDゲート５０、５０ａ、５０ｂ、５０ｃ、５０ｄ、ORゲート５０ｅを備えている。なお、チップ制御部１２は、図示した以外に第１の実施形態と同様のコラムアドレス系の回路を備えている。
【００７５】
コマンドデコーダ３０は、内部コマンド信号ICMDを受けてコマンドを解読し、アクティブコマンド信号ACTV0を出力している。
コマンドデコーダ８８は、ラッチコマンド信号LCMDを受けてコマンドを解読し、プリチャージコマンド信号PRE、アクティブコマンド信号ACTV、リフレッシュコマンド信号REFを出力している。
【００７６】
パルス生成回路９６は、アクティブコマンド信号ACTVを受け、パルス信号PLSXを出力している。
ANDゲート５０は、アクティブコマンド信号ACTV0とパルス信号PLSXとが共にＨレベル時に、スイッチ信号SW1を活性化している。
ORゲート５０ｅは、アクティブコマンド信号ACTV、リフレッシュコマンド信号REFのいずれかを受け、受けた信号をANDゲート５０ａ、５０ｃに出力している。
【００７７】
ANDゲート５０ａは、バンクBK1に対応するバンクアドレス信号BANKADを受けたときに、ORゲート５０ｅの出力をバンクラッチ９０ａに伝達している。ANDゲート５０ｂは、バンクBK1に対応するバンクアドレス信号BANKADを受けたときに、プリチャージコマンド信号PREに対応する信号を出力している。
ANDゲート５０ｃは、バンクBK2に対応するバンクアドレス信号BANKADを受けたときに、ORゲート５０ｅの出力をバンクラッチ９０ｂに伝達している。ANDゲート５０ｄは、バンクBK2に対応するバンクアドレス信号BANKADを受けたときに、プリチャージコマンド信号PREに対応する信号を出力している。
【００７８】
バンクラッチ９０ａは、アクティブコマンド信号ACTVを受けてスイッチ信号SW3を活性化し、プリチャージコマンド信号PREを受けてスイッチ信号SW3を非活性化している。また、バンクラッチ９０ａは、スイッチ信号SW3に同期してタイミング信号TIM7Z、TIM8Zを出力している。
バンクラッチ９０ｂは、アクティブコマンド信号ACTVを受けてスイッチ信号SW4を活性化し、プリチャージコマンド信号PREを受けてスイッチ信号SW4を非活性化している。また、バンクラッチ９０ｂは、スイッチ信号SW4に同期してタイミング信号TIM9Z、TIM10Zを出力している。
【００７９】
リフレッシュカウンタ９２は、リフレッシュコマンド信号REFを受け、リフレッシュアドレスREFADを出力している。
スイッチ回路４０は、スイッチ信号SW1の活性化を受けてオンし、内部アドレス信号IADをバンクアドレス信号BANKADおよび内部アドレス信号IAD2として出力している。
【００８０】
スイッチ回路４２は、リフレッシュコマンド信号REFの活性化を受けてオンし、リフレッシュアドレスREFADをバンクアドレス信号BANKADおよび内部アドレス信号IAD2として出力している。
スイッチ回路９４ａは、スイッチ信号SW3の活性化を受けてオンし、内部アドレス信号IAD2をラッチアドレス信号LADとしてバンクBK1に出力している。
【００８１】
スイッチ回路９４ｂは、スイッチ信号SW4の活性化を受けてオンし、内部アドレス信号IAD2をラッチアドレス信号LADとしてバンクBK2に出力している。ここで、スイッチ回路９４ａ、９４ｂの出力には、図示しないラッチが形成されており、ラッチアドレス信号LAD2は、このラッチにより保持されている。
なお、スイッチ回路９４ａ、９４ｂは、バンクアドレス信号BANKADを受けてバンクBK1、BK2の選択をそれぞれ認識する機能を備えてもよい。この場合、バンクラッチ９０ａ、９０ｂの制御により活性化しているスイッチ回路９４ａ、９４ｂが、それぞれ対応するバンクBK1、BK2の選択を認識したときのみ、そのスイッチ９４ａ（または９４ｂ）の出力を変化させてももよい。
【００８２】
バンクBK1、BK2は、冗長比較回路５８、プリデコーダ９８、１００、１０２およびメインワードデコーダ１０４、バッファ回路１０６を、それぞれ備えている。バンクBK1、BK2は、第１の実施形態と同様のコア制御部およびメモリコアで構成されている。
冗長比較回路５８は、ラッチアドレス信号LAD2とヒューズ情報とを比較し、ラッチアドレス信号LAD2を救済アドレスと判定した場合に、冗長制御信号RCNTXを出力している。
【００８３】
プリデコーダ９８は、NANDゲートおよびインバータからなるAND回路９８ａと、NANDゲートを構成する最も端のnMOS（図示せず）のソースに出力を接続したインバータ９８ｂとで構成されている。インバータ９８ｂは、バンクラッチ９０ａからのタイミング信号TIM7Zを受け、その反転信号を出力している。プリデコーダ９８は、タイミング信号TIM7ZのＨレベル時に、スイッチ回路９４ａを介して供給されるラッチアドレス信号LADをAND回路９８ａで受け、デコードした信号をブロック制御信号BLCNTとして出力している。
【００８４】
プリデコーダ１００は、NANDゲートおよびインバータからなるAND回路１００ａと、NANDゲートを構成する最も端のnMOS（図示せず）のソースに出力を接続したNANDゲート１００ｂとで構成されている。NANDゲート１００ｂは、冗長制御信号RCNTXがＨレベル（非活性）のときに、バンクラッチ９０ａからのタイミング信号TIM8Zを反転して出力している。プリデコーダ１００は、冗長制御信号RCNTXおよびタイミング信号TIM8ZのＨレベル時に、スイッチ回路９４ａを介して供給されるラッチアドレス信号LADをAND回路１００ａで受け、デコードした信号を出力している。
【００８５】
メインワードデコーダ１０４は、複数のプリデコーダ１００からの出力を受け、デコードした信号をメインワード線信号MWLとして出力している。
プリデコーダ１０２は、インバータ１０２ａと、NANDゲートおよびインバータからなるAND回路１０２ｂとで構成されている。インバータ１０２は、冗長制御信号RCNTXを受け、反転した信号をAND回路１０２ｂに出力している。AND回路１０２ｂは、インバータ１０２ａの出力がＨレベルの時に、タイミング信号TIM8Zをバッファ回路１０６に出力している。
【００８６】
バッファ回路１０６は、２つのインバータを縦続接続して形成されている。バッファ回路１０６は、プリデコーダ１０２からの出力を受け、その信号を冗長メインワード線信号RMWLとして出力している。
図１３は、上述した半導体集積回路におけるロウアドレス系の動作の主要な信号のタイミングを示している。
【００８７】
まず、コマンド信号CMD（ACTV）およびアドレス信号AD（A0）が、図１２に示したコマンドバッファ２０およびアドレスバッファ２２に供給される（図１３(a)）。ここで、ACTVコマンドは、ワード線を活性化させるコマンドである。
コマンドバッファ２０およびアドレスバッファ２２は、コマンド信号CMDおよびアドレス信号ADを受け、受けた信号を内部コマンド信号ICMDおよび内部アドレス信号IADとしてそれぞれ出力する（図１３(b)）。
【００８８】
コマンドデコーダ３０は、内部コマンド信号ICMDを解読し、アクティブコマンド信号ACTV0を出力する（図１３(c)）。
ラッチ回路２６は、内部クロック信号ICLKの立ち上がりエッジに同期して、内部コマンド信号ICMDを取り込み、取り込んだ信号をラッチコマンド信号LCMD（ACTV）として出力する。次に、コマンドデコーダ８８は、ラッチコマンド信号LCMDを解読し、アクティブコマンド信号ACTVを出力する（図１３(d)）。
【００８９】
パルス生成回路９６は、アクティブコマンド信号ACTVのＨレベルを受けて、パルス信号PLSXを所定の期間Ｌレベルにする（図１３(e)）。
ANDゲート５０は、制御信号CNT3Zおよびパルス信号PLSXが共にＨレベルの期間、スイッチ信号SW1をＨレベルにする（図１３(f)）。
【００９０】
スイッチ回路４０は、スイッチ信号SW1の活性化を受けてスイッチをオンし、内部アドレス信号IADを内部アドレス信号IAD2として出力する。
このとき、スイッチ信号SW3は、Ｈレベルにされている。このため、スイッチ回路９４ａ、９４ｂは、内部アドレス信号IAD2を受けて、受けた信号をラッチアドレス信号LADとして出力する（図１３(g)）。すなわち、ロウアドレス系の動作においても、各バンクBK1、BK2は、クロック信号CLKの立ち上がり前、あるいは立ち上がり直後にラッチアドレス信号LADを受けることが可能になる。この結果、ロウアドレス系の回路動作を早く行うことができる。
【００９１】
一方、ANDゲート５０ａは、バンクBK1に対応するバンクアドレス信号BANKAD（A0）を受け、アクティブコマンド信号ACTVに対応する信号を出力する。このとき、ANDゲート５０ｃの出力は、Ｌレベルを保持している。
バンクラッチ９０ａは、ANDゲート５０ａの出力を受けて、スイッチ信号SW3をＬレベルにし、タイミング信号TIM7Z、TIM8ZをＨレベルにする（図１３(h)）。
【００９２】
スイッチ回路９４ａは、スイッチ信号SW3のＬレベルを受け、内部アドレス信号IAD2の取り込みを停止し、このとき保持しているラッチアドレス信号LADを出力する（図１３(i)）。
冗長比較回路５８は、ラッチアドレス信号LADとヒューズ情報とを比較し、ラッチアドレス信号LADが救済アドレスのときに救済制御信号RCNTXを出力する。（図１３(j)の破線）。ラッチアドレス信号LADが冗長比較回路５８に早く供給されるため、この実施形態においても、アドレス信号ADが救済アドレスかどうかを従来より早く判定できる。
【００９３】
バンクBK1のプリデコーダ９８は、タイミング信号TIM7ZのＨレベルを受けて活性化される。プリデコーダ９８は、ラッチアドレス信号LADをデコードし、デコードした信号をブロック制御信号BLCNTとして出力する（図１３(k)）。
【００９４】
プリデコーダ１００は、タイミング信号TIM8ZのＨレベルを受けて活性化される。プリデコーダ１００は、ラッチアドレス信号LADをデコードし、デコードした信号をメインワード線信号MWLとして出力する（図１３(l)）。このとき、冗長メインワード線信号RMWLは、活性化されない。
ラッチアドレス信号LADが救済アドレスの場合、プリデコーダ１０２は、タイミング信号TIM8ZのＨレベルを受けて活性化される。プリデコーダ１０２およびバッファ回路１０４は、救済制御信号RCNTXを冗長メインワード線信号RMWLとして出力する（図１３(m)の破線）。
【００９５】
この後、コマンド信号CMD（PRE）およびアドレス信号AD（A0）が、コマンドバッファ２０およびアドレスバッファ２２に供給される（図１３(n)）。ここで、PREコマンドは、ビット線を所定の電位にするコマンドである。
なお、プリチャージコマンドPREが供給される前に、不確定なコマンド信号CMDが供給される場合にも（図１３(o)）、アクティブコマンド信号ACTV0およびスイッチ信号SW1が活性化される（図１３(p)）。スイッチ回路４０は、スイッチ信号SW1の活性化によりオンし、内部アドレス信号IADをバンクアドレス信号BANKADとして出力する（図１３(q)）。しかし、バンクラッチ回路９０ａの出力（SW3、TIM7Z、TIM8Z）は変化しないため、チップ制御部８６が誤動作することはない。
【００９６】
ラッチ回路２６は、内部クロック信号ICLKの立ち上がりエッジに同期して、内部コマンド信号ICMD（PRE）を取り込み、取り込んだ信号をラッチコマンド信号LCMDとして出力する。コマンドデコーダ８８は、ラッチコマンド信号LCMDを解読し、プリチャージコマンド信号PREを出力する（図１３(r)）。
ANDゲート５０ｂは、バンクBK1に対応するバンクアドレス信号BANKAD（A0）を受け、プリチャージコマンド信号PREに対応する信号を出力する。このとき、ANDゲート５０ｄの出力はＬレベルを保持している。
【００９７】
バンクラッチ９０ａは、ANDゲート５０ｂの出力を受けて、スイッチ信号SW3をＨレベルにし、タイミング信号TIM7Z、TIM8ZをＬレベルにする（図１３(s)）。
そして、ブロック制御信号BLCNT、メインワード線信号MWL（または冗長メインワード線信号RMWL）が非活性化され、プリチャージ動作が開始される（図１３(t)）。
【００９８】
なお、供給されたコマンド信号がリフレッシュコマンドである場合、図１２に示したリフレッシュカウンタ９２は、リフレッシュコマンド信号REFを受け、リフレッシュアドレスREFADを出力する。スイッチ回路４２は、リフレッシュコマンド信号REFを受けオンし、リフレッシュアドレスREFADをバンクアドレス信号BANKADおよび内部アドレス信号IAD2として出力する。この後、上述と同様に、ブロック制御信号BLCNTおよびメインワード線信号MWL（または冗長メインワード線信号RMWL）が活性化され、リフレッシュ動作が行われる。
【００９９】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
図１４は、本発明の半導体集積回路およびその制御方法の第６の実施形態を示している。なお、上述した第１の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１００】
この実施形態では、内部クロック信号ICLKの立ち上がりエッジを検出して制御信号CNT2Zを生成する立ち上がり検出器１０８がチップ制御部１２に追加されている。したがって、パルス信号PLSXは、内部クロック信号ICLKの立ち上がりエッジを使用して生成される。その他の構成は、第１の実施形態と同一である。
図１５は、上述した半導体集積回路における読み出し動作の主要な信号のタイミングを示している。
【０１０１】
この実施形態では、制御信号CNT2Zは、クロック信号CLK（内部クロック信号ICLK）の立ち上がりに同期して生成される（図１５(a)）。このため、ラッチコマンド信号LCMDから制御信号CNT2Zを生成していた第１の実施形態に比べ、活性化タイミングを早くすることができる。
【０１０２】
図１６は、本発明の半導体集積回路の第７の実施形態を示している。
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、FCRAM（Fast Cycle RAM）として形成されている。FCRAMは、内部動作を３つのステージに分け、それぞれのステージの動作は、自己完結する。このため、データの入出力だけでなく、アドレス等の取り込み動作、およびメモリコアの動作についてもパイプライン処理できる。このパイプライン処理により動作サイクルの短縮が図られる。この実施形態のFCRAMは、アクセス時間の高速化を最優先にするため、アドレス端子を非多重とし、行アドレスと列アドレスとを一度に入力する仕様にしている。各図面において太線で示した信号線は、複数本で構成されていることを示している。末尾に“Ｚ”が付く信号は、正論理（Ｈレベル時に活性化）を示している。
【０１０３】
FCRAMは、間隔をおいて配置された４つのメモリコア（以下、バンクBK1、BK2、BK3、BK4と称する）を有している。バンクBK1〜BK4は、アドレス用のプリデコーダ１２２、コラムデコーダ１２４、複数のメモリセルを有するメモリセルアレイ１２６、およびアンプ１２８を有している。メモリセルは、図示しないビット線およびワード線に接続されており、ビット線は、データを入出力するコラムスイッチに接続されている。バンクBK1〜BK4は、バンクアドレスに応じて選択される。これ等バンクBK1〜BK4の間に形成された十字状の領域には、図の横方向の両側に、入力制御部１３０およびデータ入出力制御部１３２がそれぞれ配置されている。図の縦方向の両側に、それぞれアドレス制御部１３４が配置されている。十字状の領域には、図示した以外にも、内部電圧発生回路等の制御回路が配置されている。この実施形態では、データの入出力を高速化するために、アンプ１２８は、データ入出力制御部１３２の近く（チップの内側）に配置されている。このため、アドレスを受けるコラムデコーダ１２４は、チップの外側に配置されている。
【０１０４】
入力制御部１３０は、外部からクロック信号、コマンド信号、アドレス信号を受け（後述するCLK、CMD、AD）、制御信号等をアドレス制御部１３４に出力している。入力制御部１３０からアドレス制御部１３４までの配線の長さは、数ｍｍと長く、これ等配線に伝達される信号の伝搬遅延時間は大きい。さらに、これ等配線には、大きな面積が必要になる。
図１７は、図１６の要部を示している。
【０１０５】
入力制御部１３０は、クロックバッファ１３６、コマンドバッファ（コマンド入力回路）１３８、アドレスバッファ（アドレス入力回路）１４０、制御回路１４２、ラッチ回路１４４、バーストアドレスカウンタ１４６（アドレス生成回路）、およびスイッチ回路１４８、１５０を有している。アドレス制御部１３４は、タイミング制御部１５２、１５４、制御回路１５６を有している。また、バンクBK1〜BK4は、冗長比較回路１５８を有している。
【０１０６】
クロックバッファ１３６は、クロック信号CLKを受け、受けた信号を内部クロック信号ICLK1、ICLK2として出力している。コマンドバッファ１３８は、コマンド信号CMDを受け、受けた信号を内部コマンド信号ICMDとして出力している。アドレスバッファ１４０は、外部アドレスであるアドレス信号ADを受け、受けた信号を内部に伝達するアドレス信号IADとして出力している。
【０１０７】
制御回路１４２は、内部クロック信号ICLK1および内部コマンド信号ICMDを受け、受けた内部コマンド信号ICMDに応じて、制御信号CEPZ、1STONZ、NEXTZ、および取込信号1STZを出力している。これ等制御信号の生成タイミングは、後述する図１９で説明する。
ラッチ回路１４４は、内部クロック信号ICLK2の立ち上がりに同期してアドレス信号IADを取り込み、取り込んだ信号をバーストアドレスカウンタ１４６に出力している。バーストアドレスカウンタ１４６は、ラッチ回路１４４から受けたアドレス信号に基づいてバーストアドレスBADを順次に生成し、出力している。
【０１０８】
スイッチ回路１４８は、制御信号NEXTZの低レベル期間にオンし、アドレス信号IADをノードND1に伝達する。スイッチ回路１５０は、制御信号NEXTZの高レベル期間にオンし、バーストアドレス信号BADをノードND1に伝達する。すなわち、スイッチ回路１４８、１５０は、制御信号NEXTZに応じて、アドレス信号IADまたはバーストアドレス信号BADを選択し、出力するスイッチ回路として動作する。
【０１０９】
タイミング制御回路１５２は、制御信号CEPZを受け、取込信号CELATZを生成している。制御信号CEPZは、コラムスイッチを活性化するためのタイミング信号である。タイミング制御回路１５４は、制御信号NEXTZに基づいて、取込信号NEXTDZを生成している。制御回路１５６は、後述するように、取込信号1STZ、NEXTDZ、CELATZ、制御信号1STONZに応じて、ノードND2に伝達されたアドレス信号をノードND3に伝達する。
【０１１０】
冗長比較回路１５８は、ノードND2に伝達されたアドレスと不良アドレス情報とを比較し、両アドレスが一致したときに一致信号COINを出力する。プリデコーダ１２２は、一致信号COINを受けたとき、図示しない冗長コラムスイッチを活性化する。
図１８は、制御回路１５６の詳細を示している。
【０１１１】
制御回路１５６は、直列に接続されたスイッチ回路１６０、ラッチ回路１６２、スイッチ回路１６４と、直列に接続されたスイッチ回路１６６、ラッチ回路１６８、スイッチ回路１７０と、直列に接続されたスイッチ回路１７２、ラッチ回路１７４と、インバータとを有している。
スイッチ回路１６０は、取込信号1STZの活性化時にオンし、ノードND1に伝達されたアドレス信号をラッチ回路１６２に伝達する。ラッチ回路１６２は、スイッチ回路１６０から伝達されたアドレス信号をラッチし、ラッチした信号をノードND4に出力する。すなわち、スイッチ回路１６０およびラッチ回路１６２により、アドレス信号を保持する保持回路が形成されている。
【０１１２】
スイッチ回路１６６は、取込信号NEXTDZの活性化時にオンし、ノードND1に伝達されたアドレスをラッチ回路１６８に伝達する。ラッチ回路１６８は、スイッチ回路１６６から伝達されるアドレスをラッチし、ラッチした信号をノードND5に出力する。すなわち、スイッチ回路１６６およびラッチ回路１６８により、アドレス信号を保持する別の保持回路が形成されている。
【０１１３】
スイッチ回路１６４は、制御信号1STONZの活性化時にオンし、ノードND4に伝達されたアドレス信号をスイッチ回路１７２に伝達する。スイッチ回路１７０は、制御信号1STONZの非活性化時にオンし、ノードND5に伝達されたアドレスをスイッチ回路１７２に伝達する。すなわち、スイッチ回路１６４、１７０は、制御信号1STONZに応じて、アドレス信号IADまたはバーストアドレス信号BADを選択し、出力するスイッチ回路として動作する。
【０１１４】
スイッチ回路１７２は、取込信号CELATZの活性化時にオンし、スイッチ回路１６４、１７０からのアドレス信号をラッチ回路１７４に伝達する。ラッチ回路１７４は、スイッチ回路１７２から伝達されるアドレス信号をラッチし、ラッチした信号をノードND3に出力している。
スイッチ回路１６０、１６４、１６６、１７０、および１７２は、例えば、CMOS伝達ゲートで形成されている。ラッチ回路１６２、１６８、１７４は、例えば、２つのインバータの入力と出力とを互いに接続して形成されている。
【０１１５】
図１９は、上述したFCRAMの読み出し動作を示している。この例では、アドレスA0、A5に対する読み出しコマンドREADが連続して供給される。バースト長は、予め“４”に設定されている。バースト長は、１回の読み出しコマンド（書き込みコマンド）に対応して連続して読み出される（書き込まれる）データ数である。
まず、FCRAMをアクセスするシステムは、読み出しコマンドREADおよびアドレス信号AD（アドレスA0）を、クロック信号CLKの立ち上がりエッジに対してセットアップ時間tSより前に供給し、ホールド時間tHより長く保持する（図１９（ａ））。図１７に示したアドレスバッファ１４０は、受けたアドレス信号ADを、クロック信号CLKとは非同期にアドレス信号IADとして伝達する（図１９（ｂ））。
【０１１６】
スイッチ回路１４８は、制御信号NEXTZの非活性化を受けてオンしており、アドレス信号IADをノードND1に伝達する（図１９（ｃ））。ここで、制御信号NEXTZは、読み出しコマンドREADが受け付られた後、クロック信号CLKに同期して、“バースト長−１”回だけ活性化される。
制御信号NEXTZの活性化タイミングは、外部から供給されるアドレス信号ADの終わりがスイッチ回路１４８に伝達される少し前にスイッチ回路１４８がオフするように決められている。換言すれば、制御信号NEXTZの活性化タイミングは、ホールド時間tHの終了タイミングT2に、アドレス信号ADのスイッチ回路１４８までの伝搬遅延時間を加算して決められる。一方、制御信号NEXTZの非活性化タイミングは、外部から供給されるアドレス信号ADがスイッチ回路１４８に伝達される少し前にスイッチ回路１４８がオンするように決められている。換言すれば、制御信号NEXTZの非活性化タイミングは、次のクロックサイクルのセットアップ時間tSの開始タイミングT1’に、アドレス信号ADのスイッチ回路１６０までの伝搬遅延時間を加算して決められる。
【０１１７】
例えば、クロック信号CLKに対する内部クロック信号ICLK2の遅れ時間が、アドレスバッファ１４０の遅延時間と等しいとしたとき、制御信号NEXTZは、内部クロック信号ICLK2の立ち上がりエッジに対して、上記ホールド時間tHの終わりより前に活性化され、次のクロックサイクルのセットアップ時間tSの始まりより前に非活性化される。この結果、外部から供給されたアドレス信号ADの遷移エッジは、アドレス信号ADの伝達経路の回路・信号線の伝搬遅延時間のみでノードND1に達される。また、アドレスA0の供給後の不定アドレスがノードND1に伝達されることが防止される。
【０１１８】
ノードND1に伝達されたアドレスは、信号線の配線長に対応する伝搬遅延時間だけ遅れてノードND2に伝達される（図１９（ｄ））。図１８に示したスイッチ回路１６０は、取込信号1STZの活性化を受けてオンし、アドレスA0をラッチ回路１６２に伝達する。ラッチ回路１６２は、受けたアドレスA0をラッチし、ラッチしたアドレスA0をノードND4に出力する（図１９（ｅ））。
【０１１９】
取込信号1STZの活性化タイミングは、外部から供給されるアドレス信号ADがスイッチ回路１６０に伝達される少し前にスイッチ回路１６０がオンするように設定されている。換言すれば、取込信号1STZの活性化タイミングは、図１９に示すように、セットアップ時間tSの開始タイミングT1に、アドレス信号ADのスイッチ回路１６０までの伝搬遅延時間を加算して設定されている。一方、取込信号1STZの非活性化タイミングは、外部から供給されるアドレス信号ADの終わりがスイッチ回路１６０に伝達される少し前にスイッチ回路１６０がオフするように設定されている。換言すれば、取込信号1STZの非活性化タイミングは、ホールド時間tHの終了タイミングT2に、アドレス信号ADのスイッチ回路１６０までの伝搬遅延時間を加算して設定されている。また、取込信号1STZの非活性化タイミングは、制御信号NEXTZの活性化タイミングに、ノードND1〜ND2の伝搬遅延時間よりわずかに短い時間を加算したタイミングに設定されている。このため、制御信号NEXTZの活性化によりノードND1に伝達されたバーストアドレスA1が、ラッチ回路１６２に取り込まれることが防止される。取込信号1STZは、コマンド信号CMDがいつ供給されても、外部からのアドレス信号ADを直ちにラッチ回路１６２に伝達できるように、クロックサイクル毎に活性化される。
【０１２０】
図１７に示した制御回路１４２は、クロック信号CLKを期間T3遅延させ、低レベル期間T4を生成することで、取込信号1STZを生成している。このため、クロック信号CLKの立ち上がりエッジから取込信号1STZの立ち下がりエッジまでの期間T3、および取込信号1STZの低レベル期間T4は、クロック信号CLKの周波数に依存せず一定である。これに対して、取込信号1STZの立ち上がりからクロック信号CLKの立ち上がりまでの期間T5は、クロック信号CLKの周波数に依存して変化する。すなわち、クロックサイクルが長くなると期間T5は長くなる。
【０１２１】
図１８に示したスイッチ回路１６４は、高レベルの制御信号1STONZを受けてオンしており、ノードND4に伝達されたアドレスA0をスイッチ回路１７２に伝達する。
制御信号1STONZは、読み出しコマンドREAD（または書き込みコマンド）を受けたとき、クロック信号CLKに非同期で所定の期間高レベルになる。図１９に示したように、読み出しコマンドREADが連続して供給されるとき、制御信号1STONZは、連続して高レベルに保持される。
【０１２２】
スイッチ回路１７２は、高レベルの取込信号CELATZを受けてオンしており、受けたアドレスA0をラッチ回路１７４に伝達する。取込信号CELATZは、読み出しコマンドREAD（または書き込みコマンド）を受けたとき、クロック信号CLKに同期して所定の期間低レベルになる。ラッチ回路１７４は、アドレスA0をラッチし、ラッチしたアドレスA0をノードND3に出力する（図１９（ｆ））。換言すれば、スイッチ回路１６４（またはスイッチ回路１７０）から伝達されるアドレスは、取込信号CELATZの立ち上がりエッジに同期してラッチ回路１７４に取り込まれ、取込信号CELATZの立ち下がりエッジ後にラッチ回路１７４に保持される。そして、所定のバンクBK1〜BK4が動作し、アドレスA0に対応するメモリセルからデータが読み出させる。
【０１２３】
この結果、図１９に太い破線で示したように、アドレス信号A0は、アドレスバッファ１４０からノードND3までクロック信号CLKに非同期で伝達される。したがって、外部から供給されたアドレス信号A0は、最短時間でプリデコーダ１２２に伝達される。
なお、ノードND2に伝達されたアドレスA0は、図１７に示した冗長比較回路１５８に供給される。冗長比較回路１５８は、アドレスA0がノードND3に伝達される前に、このアドレスA0を使用して冗長判定する。すなわち、冗長判定は、プリデコーダ１２２が動作する前に行われる。この結果、供給されたアドレスA0が冗長回路によって救済が必要なアドレスの場合に、データの読み出し時間が長くなることが防止される。
【０１２４】
一方、図１７に示したラッチ回路１４４は、内部クロック信号ICLK2の立ち上がりに同期してアドレス信号IADをラッチし、ラッチした信号をバーストアドレスカウンタ１４６に出力する。バーストアドレスカウンタ１４６は、受けたアドレス信号IADを１だけ加算し、バーストアドレスBADとして出力する（図１９（ｇ））。バーストアドレスカウンタ１４６は、別のコマンド入力による割り込みが発生しない限り、”バースト長−１”回だけ、内部クロック信号ICLKに同期して、アドレス信号を１だけ加算し、出力する。
【０１２５】
次に、制御信号NEXTZの立ち上がりエッジに同期して、スイッチ回路１４８がオフし、スイッチ回路１５０がオンする。バーストアドレスBAD（アドレスA1）がノードND1に伝達される（図１９（ｈ））。バーストアドレスBADは、ノードND2に伝達される（図１９（ｉ））。このように、制御信号NEXTZの低レベル期間に、外部からのアドレス（アドレス信号IAD）がノードND1に伝達され、制御信号NEXTZの高レベル期間にバーストアドレスBADがノードND1に伝達される。したがって、１つの信号線を使用して、１クロックサイクルの間に、アドレス信号ADとバーストアドレスBADとが両方伝達される。バーストアドレスBADを伝達するための制御信号NEXTZの高レベル期間は、クロック信号CLKの１周期からセットアップ時間tSおよびホールド時間tHを除いた期間にほぼ等しくなる。この結果、１本の信号線（ノードND1〜ND2）を使用するだけで、外部からのアドレス信号ADは、最短時間で内部回路に伝達され、かつFCRAMの内部で発生するバーストアドレス信号BADは、確実に内部回路に伝達される。
【０１２６】
図１８に示したスイッチ回路１６６は、取込信号NEXTDZの立ち上がりに同期してオンし、バーストアドレスBAD(A1）をラッチ回路１６８に伝達する。ラッチ回路１６８は、アドレスA1をラッチし、ノードND5に出力する（図１９（ｊ））。しかし、スイッチ回路１７０は、高レベルの制御信号1STONZを受けてオフしているため、アドレスA1は、これ以上伝達されない。
【０１２７】
次のクロック信号CLKに同期して、次の読み出しコマンドREADおよびアドレスAD（アドレスA5）が供給される（図１９（ｋ））。制御信号NEXTZは、アドレスA5に対するセットアップ時間tSより前に低レベルに変化している。このため、アドレスA5は、スイッチ回路１４８を介して、クロック信号CLKに非同期でノードND1に伝達される（図１９（ｌ））。
【０１２８】
この後、上述と同様に、取込信号1STZ、CELATZ、制御信号1STONZが活性化され、アドレスA5は、ノードND3に伝達される（図１９（ｍ））。そして、アドレスA5に対応するメモリセルからデータが読み出させる。
一方、制御信号NEXTZの活性化に同期して、バーストアドレスBAD（A6）が、上述と同様にノードND1〜ND5に伝達される（図１９（ｎ、ｏ））。バーストアドレスBAD（A6）は、低レベルの制御信号1STONZおよび高レベルの取込信号CELATZにより、ノードND3に伝達される（図１９（ｐ））。そして、アドレスA6に対応するメモリセルからデータが読み出される。このとき、低レベルの制御信号NEXTZ、高レベルの取込信号1STZにより、ノードND4には、外部から供給された不定アドレスが伝達されている（図１９（ｑ））。しかしこれ以降、制御信号1STONZは低レベルに保持されるため、不定アドレスは、ノードND3に伝達されない。換言すれば、外部からコマンド信号CMDおよびアドレス信号ADが、どのクロックサイクルに供給されても、アドレス信号ADは、最短時間でノードND4まで伝達され、前回のコマンド信号CMDに対応するバンクアドレス信号BADは、ノードND5まで伝達される。そして、コマンド信号CMDに応じて変化する制御信号1STONZにより、アドレス信号ADまたはバンクアドレス信号BADがノードND3に伝達される。
【０１２９】
この後、バーストアドレスBAD（アドレスA7、A8）が順次に生成される。新たなコマンド信号CMDが供給されないため、制御信号1STONZは、低レベルに保持される。そして、バーストアドレスBAD（アドレスA7、A8）が順次にノードND3に伝達され、読み出し動作が実行される。
以上、本実施形態では、制御信号NEXTZをクロック信号CLKに同期して所定の期間活性化した。外部から供給されるアドレス信号ADを、制御信号NEXTZの非活性化時に内部回路に伝達し、バーストアドレス信号BADを、制御信号NEXTZの活性化時に内部回路に伝達した。したがって、１クロックサイクルの間に、アドレス信号ADとバーストアドレス信号BADとの両方を順次に内部回路に伝達できる。
【０１３０】
アドレス信号ADをクロック信号CLKに非同期でメモリコア側まで転送した。このため、外部から供給されるアドレス信号ADの遷移エッジを、クロック信号CLKに非同期でメモリコアのプリデコーダ１２２まで伝達できる。アドレス信号ADに対応するメモリセルの読み出し動作時間、書き込み動作時間を短縮できる。この結果、クロック信号CLKの周波数を高くでき、FCRAMを高速に動作できる。
【０１３１】
アドレス信号ADとバーストアドレス信号BADとを、同一の信号線（ノードND1〜ノードND2）でメモリコア側に伝達した。このため、アドレス信号の信号線の数を削減できる。入力回路からメモリコアまでの信号経路は、一般に長い。また、アドレス信号ADは複数のビットで構成されるため、信号線の数が多い。このため、信号線の数の削減によるチップサイズの低減効果は大きい。
【０１３２】
アドレス制御部１３４において、アドレス信号ADを取り込む取込信号1STZをクロック信号CLKに非同期で活性化し、クロック信号CLKに同期して非活性化した。すなわち、取込信号1STZを、制御信号NEXTZの非活性化期間に対応して活性化した。バーストアドレス信号BADを取り込む取込信号NEXTDZを、制御信号NEXTZの活性化期間に対応して活性化した。この結果、同一の信号線で伝達されたアドレス信号ADとバーストアドレス信号BADとを確実に分離できる。
【０１３３】
制御信号1STONZを、クロック信号CLKに非同期に供給されるコマンド信号CMDに応答して所定の期間活性化した。スイッチ回路１６４、１７０は、制御信号1STONZの活性化時にラッチ回路１６２に保持されたアドレス信号ADを選択し、制御信号1STONZの非活性化時にラッチ回路１６８に保持されたバーストアドレス信号BADを選択した。この結果、メモリコア側においても、入力回路側に対応させて、アドレス信号ADをクロック信号CLKに非同期で選択でき、バーストアドレス信号BADをクロック信号CLKに同期して選択できる。
【０１３４】
図２０は、本発明の半導体集積回路の第８の実施形態を示している。第７の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、図１７に示した制御回路１４２および制御回路１５６が、第７の実施形態と相違している。その他の構成は、第７の実施形態と同一である。
【０１３５】
制御回路１５６に対応する制御回路１８０は、制御回路１５６のラッチ回路１６８とスイッチ回路１７０との間に、さらにスイッチ回路１８２とラッチ回路１８４とを接続している。スイッチ回路１８２およびラッチ回路１８４は、ノードND3に伝達されるバーストアドレスの時間調整用の回路である。スイッチ回路１８２は、制御信号CELATPZの活性化時にオンし、ラッチ回路１６８にラッチされたバーストアドレスをラッチ回路１８４に伝達する。ラッチ回路１８４は、受けたバーストアドレスをラッチし、スイッチ回路１７０に出力する。制御信号CELATPZは、図１７に示したタイミング制御回路１５２により、制御信号CEPZを所定時間遅延させて生成される。
【０１３６】
コラムスイッチの活性化タイミングおよびコラムスイッチの制御に関係する制御信号CEPZ、取込信号CELATZの活性化タイミングは、第７の実施形態に比べ遅くされている。制御信号CELATPZの活性化タイミングは、コラムスイッチの活性化タイミングおよび制御信号CEPZ、取込信号CELATZの活性化タイミングに連動して変化する。その他の制御信号のタイミングは、第７の実施形態と同一である。
【０１３７】
図２１は、上述したFCRAMの読み出し動作を示している。この例では、上述した図１９との相違点についてのみ説明する。
読み出しコマンドREADおよびアドレス信号AD（アドレスA5）を取り込んだクロックサイクルにおいて、図２０に示したスイッチ回路１８２は、制御信号CELATPZの活性化によりオンし、ノードND5に伝達されたバーストアドレスA6を、ラッチ回路１８４に伝達する。ラッチ回路１８４は、バーストアドレスA6をラッチし、ノードND6に出力する（図２１（ａ））。スイッチ回路１７０は、制御信号1STONZの低レベルを受けてオンし、ノードND6に伝達されたバーストアドレスA6をスイッチ回路１７２に伝達する（図２１（ｂ））。スイッチ回路１７２は、取込信号CELATZの活性化によりオンし、バーストアドレスA6をラッチ回路１７４に伝達する。ラッチ回路１７４は、ラッチされたバーストアドレスA6をノードND3に出力する（図２１（ｃ））。このように、コラムスイッチの活性化タイミングに合わせて、制御信号CEPZ、取込信号CELATZの活性化タイミングを遅くした場合にも、ノードND3に正しいアドレスが伝達される。
【０１３８】
図２１（ｄ）は、スイッチ回路１８２、ラッチ回路１８４を形成せずに、ノードND5に伝達されたバーストアドレスA6を直接スイッチ回路１７０に伝達した例を示している。この場合、ノードND5上のバーストアドレスA6が、取込信号CELATZの活性化期間にノードND3に伝達されてしまう。この結果、本来活性化されるべきコラムスイッチが活性化されず誤動作する。
【０１３９】
この実施形態においても、上述した第７の実施形態と同様の効果を得ることができる。さらに、この実施形態では、コラムスイッチの活性化タイミングおよび制御信号CEPZ、取込信号CELATZの活性化タイミングに連動して、ノードND3に伝達されるバーストアドレスの伝達タイミングを可変にした。このため、誤ったバーストアドレスが内部回路に伝達されることを防止できる。この結果、コラムスイッチの誤った活性化による誤動作を防止できる。
【０１４０】
この実施形態は、例えば、クロック周波数にかかわりなく、コラムスイッチをコマンド信号CMDの供給から一定の時間後に活性化する仕様のFCRAM等に採用される。この結果、クロック周波数に依存してアクセス時間が変動することを防止できる。
なお、上述した第１の実施形態では、本発明をSDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をDRAM、SRAM、FeRAM（Ferroelectric RAM）、FLASHメモリ等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
【０１４１】
また、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
上述した第１の実施形態では、ラッチ回路２６で取り込んだラッチコマンド信号LCMDをコマンドデコーダ８８で解読した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、コマンドデコーダで解読したコマンド信号をラッチ回路でラッチしてもよい。
【０１４２】
上述した実施形態では、パルス拡張回路３２およびパルス生成回路９６は、所定の期間のパルス信号PLSXをＬレベルにした例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、動作周波数に応じてＬレベルの期間を可変にしてもよい。あるいは、コマンド信号CMDを受けてから読み出し動作または書き込み動作を実行するまでのクロック信号CLKのクロック数に応じて、Ｌレベルの期間を可変にしてもよい。この場合、クロック信号CLKの周波数に応じてパルス信号PLSXのＬレベルの期間を最適に設定することができる。この結果、例えば、次のコマンド信号CMDに対応するアドレス信号ADを最適なタイミングで受けることができる。また、チップ制御部およびコア制御部に不要なアドレス信号が供給されることを防止できる。この結果、内部回路の動作を最小限にすることができ、消費電力を低減することができる。
【０１４３】
パルス信号PLSXのＬレベルの期間は、外部から設定可能なモードレジスタの値に応じて設定することができる。この場合、Ｌレベルの期間を、使用するクロック信号CLKの周波数または温度等の動作環境に応じて、半導体集積回路の動作時または動作中に最適に設定することができる。
また、パルス信号PLSXのＬレベルの期間は、外部から供給される制御信号の値に応じて設定することができる。この場合、Ｌレベルの期間を、使用するクロック信号CLKの周波数に応じて、半導体集積回路の動作時またはプリント基板への搭載時に最適に設定することができる。
【０１４４】
また、パルス信号PLSXのＬレベルの期間は、内蔵するヒューズの溶断の有無に応じて設定することができる。この場合、プローブ試験で評価した動作特性に応じてヒューズを溶断・未溶断することで、Ｌレベルの期間を最適に設定することができる。
さらに、パルス信号PLSXのＬレベルの期間は、チップ上に形成されるパッドの電圧値に応じて設定できる。この場合、例えば、組立行程において、ボンディングパッドに接続されるボンディングワイヤの接続先を変えることで、Ｌレベルの期間を最適にすることができる。
【０１４５】
上述した第７の実施形態では、本発明をFCRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をSDRAM、SRAM、FeRAM（Ferroelectric RAM）、FLASHメモリ等の半導体メモリ、あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
さらに、第７の実施形態において、本発明をSDRAMインタフェースを備えたFCRAMに適用してもよい。この場合、FCRAMは、アドレス信号ADを、行アドレスと列アドレスとに分けて順次に受け（アドレスマルチプレクス方式）、行アドレスに対応してワード線を選択し、列アドレスに対応して読み出し動作または書き込み動作を実行する。
【０１４６】
上述した第７の実施形態では、本発明を、外部から供給されるアドレス信号ADと、このアドレス信号ADから生成されるバーストアドレス信号BADとを、内部回路に伝達する場合に適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明を、書き込み動作、読み出し動作を示すために外部から供給される書き込みイネーブル信号/WEと、この書き込みイネーブル信号/WEに基づいて順次に生成されるバースト書き込み信号（またはバースト読み出し信号）とを、内部回路に伝達する場合に適用してもよい。この場合、書き込み動作、読み出し動作を高速に判定できる。また、本発明を、バンクBK1〜BK4を選択するために外部から供給されるバンク選択信号と、このバンク選択信号に基づいて順次に生成されるバーストバンク選択信号とを、内部回路に伝達する場合に適用してもよい。この場合、動作すべきバンクBK1〜BK4を高速に選択できる。
【０１４７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  回路動作を決めるコマンド信号をクロック信号に同期して取り込み、内部コマンド信号として出力するコマンド取り込み回路と、
アドレス信号の内部回路への伝達を、前記コマンド信号を受けて許可し、前記内部コマンド信号または前記クロック信号を受けて禁止するアドレススイッチ回路とを備えたことを特徴とする半導体集積回路。
【０１４８】
（付記２）  （付記１）記載の半導体集積回路において、
複数のメモリセルおよび該メモリセルに接続されたワード線を有するメモリコアと、
同一の前記ワード線に接続された前記メモリセルを連続してアクセスするバースト動作用のバーストアドレス信号を生成するバーストアドレスカウンタと、
前記バースト動作用の前記コマンド信号を受けて前記バーストアドレス信号の前記内部回路への伝達を許可し、前記バースト信号用の前記内部コマンド信号または前記クロック信号を受けて前記バーストアドレス信号の前記内部回路への伝達を禁止するバーストスイッチ回路とを備えたことを特徴とする半導体集積回路。
【０１４９】
（付記３）  （付記１）記載の半導体集積回路において、
複数のメモリコアと、
前記メモリコア内の不良を救済するための冗長回路と、
前記アドレススイッチ回路から出力される前記アドレス信号と不良アドレスとを比較する冗長比較回路と、
を備えたことを特徴とする半導体集積回路。
【０１５０】
（付記４）  （付記１）記載の半導体集積回路において、
複数のメモリセルを有するメモリコアを備え、
前記コマンド信号は、前記メモリコアの読み出し動作または書き込み動作を実行する信号であることを特徴とする半導体集積回路。
この半導体集積回路では、メモリコアの読み出し動作または書き込み動作に必要なアドレス信号が、コマンドの確定前に内部回路に供給される。このため、読み出し動作または書き込み動作が高速になる。
【０１５１】
（付記５）  （付記１）記載の半導体集積回路において、
複数のメモリセルおよび該メモリセルに接続されたワード線を有するメモリコアを備え、
前記コマンド信号は、所定の前記ワード線を活性化する信号であることを特徴とする半導体集積回路。
【０１５２】
この半導体集積回路では、アドレス信号は、ワード線の活性化用のコマンド信号を取り込む前に内部回路に伝達される。このため、ワード線を活性化するためのロウ系のアドレス信号のデコードが早く開始される。すなわち、ロウ系の回路を早く動作させることで、その後に実行される読み出し動作および書き込み動作が高速になる。
【０１５３】
（付記６）  （付記１）記載の半導体集積回路において、
前記アドレススイッチ回路における前記アドレス信号の伝達を禁止する期間は、可変であることを特徴とする半導体集積回路。
この半導体集積回路では、アドレススイッチ回路におけるアドレス信号の伝達を禁止する期間は、変更可能である。禁止期間中に新たに供給されるアドレス信号は、内部回路に伝達されない。このため、内部回路の不要な動作が最小限にされ、消費電力が低減される。
【０１５４】
（付記７）  （付記６）記載の半導体集積回路において、
前記アドレス信号の伝達を禁止する期間は、前記コマンド信号を受けてから読み出し動作または書き込み動作が実行されるまでの前記クロック信号のクロック数に応じて変更されることを特徴とする半導体集積回路。
この半導体集積回路では、例えば、クロック信号の周波数に応じて、禁止期間を変更することで、内部回路は、各周波数に応じた最適なタイミングで動作する。
【０１５５】
（付記８）  （付記６）記載の半導体集積回路において、
前記アドレス信号の伝達を禁止する期間は、外部から設定可能なレジスタの値に応じて変更されることを特徴とする半導体集積回路。
この半導体集積回路では、アドレス信号の伝達を禁止する期間は、回路の動作時または回路の動作中に、使用するクロック信号の周波数または温度等の動作環境に応じて設定される。
【０１５６】
（付記９）  （付記６）記載の半導体集積回路において、
前記アドレス信号の伝達を禁止する期間は、外部から供給される制御信号の値に応じて変更されることを特徴とする半導体集積回路。
この半導体集積回路では、アドレス信号の伝達を禁止する期間は、回路の動作時または半導体集積回路のプリント基板への搭載時に、例えば、使用するクロック信号の周波数に応じて最適に設定される。
【０１５７】
（付記１０）  （付記６）記載の半導体集積回路において、
前記アドレス信号の伝達を禁止する期間は、内蔵するヒューズの溶断の有無に応じて設定されることを特徴とする半導体集積回路。
この半導体集積回路では、アドレス信号の伝達を禁止する期間は、例えば、プローブ試験で評価した最高動作周波数に応じてヒューズを溶断・未溶断することで設定される。すなわち、製造された半導体集積回路の特性に応じて禁止期間が設定される。
【０１５８】
（付記１１）  （付記１）記載の半導体集積回路において、
複数のメモリセルと、
該メモリセルに接続される複数のワード線および複数のビット線と、
前記各ビット線にそれぞれ接続され、該ビット線に伝達されたデータを増幅する複数のセンスアンプと、
前記各ビット線にそれぞれ接続され、該ビット線にデータを伝達する複数のコラムスイッチとを有するメモリコアを備え、
データの読み出し動作時における前記ワード線の活性化後の前記コラムスイッチの最初のオン動作は、前記センスアンプの活性化と無関係に行われることを特徴とする半導体集積回路。
【０１５９】
この半導体集積回路では、データの読み出し動作は、ワード線の活性化、コラムスイッチのオン動作、センスアンプの活性化の順に実行されてもかまわない。ワード線の活性化によりビット線に伝達されたメモリセルのデータは、センスアンプが活性化する前にコラムスイッチを介して出力回路等に伝達されることも可能である。この結果、読み出し動作が高速に行われる。
【０１６０】
（付記１２）  （付記１）記載の半導体集積回路において、
複数のメモリコアを備えるとともに、該メモリコア内の不良を救済するための冗長回路と、前記アドレス信号と不良アドレスとを比較する冗長比較回路とを、前記各メモリコアに対応して備え、
前記各冗長比較回路は、前記アドレス信号による前記メモリコアの選択・非選択にかかわらず、前記アドレス信号と前記不良アドレスとを比較することを特徴とする半導体集積回路。
【０１６１】
この半導体集積回路では、冗長比較回路は、メモリコアの選択・非選択にかかわらず、アドレス信号と不良アドレスとを比較する。このため、冗長回路の動作が早く開始され、回路動作が高速になる。
（付記１３）  （付記１）記載の半導体集積回路において、
複数のメモリコアを備えるとともに、該各メモリコア内の不良を救済するための冗長回路と、前記アドレス信号と不良アドレスとを比較する冗長比較回路とを、前記各メモリコアに対応して備え、
前記アドレス信号と前記不良アドレスとは、前記アドレス信号により選択された前記メモリコアに対応する前記冗長比較回路のみで比較されることを特徴とする半導体集積回路。
【０１６２】
この半導体集積回路では、冗長回路の動作が早く開始されるため、回路動作が高速になる。また、選択されたメモリコアに対応する冗長比較回路のみが動作するため、消費電力が低減される。
（付記１４）  （付記１）記載の半導体集積回路において、
複数のメモリコアと、
前記アドレススイッチ回路を介して伝達される前記アドレス信号を、該アドレス信号の値に応じて所定の前記メモリコアに供給するバンクスイッチとを備えたことを特徴とする半導体集積回路。
【０１６３】
（付記１５）  （付記１４）記載の半導体集積回路において、
前記バンクスイッチは、前記各メモリコアにそれぞれ備えられ、
前記各バンクスイッチは、対応する前記メモリコアの動作時に、前記アドレス信号の伝達を禁止することを特徴とする半導体集積回路。
この半導体集積回路では、各メモリコアにそれぞれ備えられたバンクスイッチは、そのメモリコアの動作時に、アドレス信号の伝達を禁止する。このため、このメモリコアが動作を開始する時に、動作に関係のないアドレス信号が伝達され誤動作することが防止される。不要な回路が動作しないため、消費電流が低減される。
【０１６４】
（付記１６）  （付記１５）記載の半導体集積回路において、
前記各バンクスイッチは、対応するメモリコアの非動作中に、前記アドレス信号の伝達を禁止することを特徴とする半導体集積回路。
この半導体集積回路では、動作しないメモリコアでは、アドレス信号が内部に伝達されないため、デコーダ、冗長回路等の回路は動作しない。したがって、さらに消費電流が低減される。
【０１６５】
（付記１７）  複数のメモリセルを有するメモリコアと、
クロック信号に非同期で外部アドレス信号を受けるアドレス入力回路と、
前記アドレス入力回路が受信した前記外部アドレス信号に基づいて、内部アドレス信号を生成するアドレス生成回路と、
第１制御信号の非活性化時に前記外部アドレス信号を選択し、前記第１制御信号の活性化時に前記内部アドレス信号を選択する第１スイッチ回路とを備え、
前記第１制御信号は、前記クロック信号に同期して所定の期間活性化され、
前記第１スイッチ回路により選択されたアドレス信号は、同一の信号線で前記メモリコア側に伝達されることを特徴とする半導体集積回路。
【０１６６】
（付記１８）  （付記１７）記載の半導体集積回路において、
前記内部アドレス信号は、前記クロック信号に同期して生成されることを特徴とする半導体集積回路。
この半導体集積回路では、クロック信号に同期して生成される内部アドレス信号が、クロック信号に同期して活性化される第１制御信号の活性化時に伝達される。このため、第１スイッチ回路による内部アドレス信号の選択動作を容易かつ確実にできる。この結果、第１スイッチ回路における外部アドレス信号の選択に必要なタイミング余裕を増大できる。
【０１６７】
（付記１９）  （付記１７）記載の半導体集積回路において、
回路動作を決めるコマンド信号を、前記クロック信号に非同期で受けるコマンド入力回路と、
前記信号線を介して前記メモリコア側に伝達される前記アドレス信号を第１取込信号の活性化時に取り込む第１保持回路と、
前記信号線を介して前記メモリコア側に伝達される前記アドレス信号を第２取込信号の活性化時に取り込む第２保持回路とを備え、
前記第１取込信号は、前記コマンド信号に応答して活性化され、前記クロック信号に同期して非活性化され、
前記第２取込信号は、前記第１制御信号に同期して所定の期間活性化されることを特徴とする半導体集積回路。
【０１６８】
（付記２０）  （付記１９）記載の半導体集積回路において、
前記第２取込信号は、第１取込信号の非活性化期間に活性化されることを特徴とする半導体集積回路。
この半導体集積回路では、第１取込信号と第２取込信号の活性化期間が重ならないため、外部アドレス信号および内部アドレス信号を、それぞれ第１および第２保持回路に確実に保持できる。
【０１６９】
（付記２１）  （付記１９）記載の半導体集積回路において、
第２制御信号の活性化時に前記第１保持回路に保持された前記アドレス信号を選択し、前記第２制御信号の非活性化時に前記第２保持回路に保持された前記内部アドレス信号を選択する第２スイッチ回路とを備え、
前記第２制御信号は、前記コマンド信号に応答して所定の期間活性化されることを特徴とする半導体集積回路。
【０１７０】
（付記２２）  （付記２１）記載の半導体集積回路において、
前記メモリコアは、前記メモリセルに接続されるビット線と、前記アドレス信号に応じて活性化され、前記ビット線にデータを伝達するコラムスイッチとを有し、
前記内部アドレス信号は、同一のワード線に接続された前記メモリセルを連続してアクセスするバースト動作用のバーストアドレス信号であり、
前記第２スイッチ回路に供給される前記内部アドレス信号の伝達タイミングは、前記コラムスイッチの活性化タイミングに応じて変わることを特徴とする半導体集積回路。
【０１７１】
（付記２３）  （付記１７）記載の半導体集積回路において、
前記内部アドレス信号は、同一のワード線に接続された前記メモリセルを連続してアクセスするバースト動作用のバーストアドレス信号であることを特徴とする半導体集積回路。
（付記２４）  クロック信号に非同期で外部アドレス信号を受けるアドレス入力回路と、
複数のメモリセル、および前記アドレス信号をデコードするデコーダを有するメモリコアとを備え、
前記外部アドレス信号の遷移エッジは、前記クロック信号に非同期で前記デコーダまで伝達されることを特徴とする半導体集積回路。
【０１７２】
（付記２５）  アドレス信号の内部回路への伝達を、回路動作を決めるコマンド信号をクロック信号に同期して取り込む前に許可し、該コマンド信号の取り込み時に禁止することを特徴とする半導体集積回路の制御方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１７３】
【発明の効果】
本発明の半導体集積回路では、コマンド信号の取り込み前に内部回路の動作を開始することができ、回路動作を高速にすることができる。
また、内部回路は、コマンド信号の取り込み後にアドレスの変化に伴って動作しないため、消費電力を低減することができる。
【０１７４】
本発明の半導体集積回路では、バースト動作の機能を有する半導体集積回路においても、コマンドの確定前に内部回路の動作を開始することができ、回路動作を高速にすることができる。
本発明の半導体集積回路では、不良を救済するための冗長回路の動作を早く開始することができる。
【０１７５】
本発明の半導体集積回路では、バンク制御される複数のメモリコアを備えた半導体集積回路においても、回路動作を高速にすることができる。
本発明の半導体集積回路では、１クロックサイクルの間に、外部アドレス信号と内部アドレス信号との両方を順次に内部回路に伝達できる。外部アドレス信号の供給に伴うメモリセルの読み出し動作時間、書き込み動作時間を短縮できる。アドレス信号の信号線の数を削減でき、チップサイズを低減できる。
【０１７６】
本発明の半導体集積回路では、同一の信号線で伝達された外部アドレス信号と内部アドレス信号とを確実に分離できる。
本発明の半導体集積回路では、メモリコア側において、外部アドレス信号をクロック信号に非同期で選択でき、内部アドレス信号をクロック信号に同期して選択できる。
【０１７７】
本発明の半導体集積回路では、第２スイッチ回路に供給される内部アドレス信号の伝達タイミングを、コラムスイッチの活性化タイミングに応じて変えることで、誤動作を防止できる。
本発明の半導体集積回路では、外部アドレス信号の供給に伴うメモリセルの読み出し動作時間、書き込み動作時間を短縮できる。
【０１７８】
本発明の半導体集積回路の制御方法では、コマンド信号の取り込み前に内部回路の動作を開始することができ、回路動作を高速にすることができる。
また、内部回路は、コマンド信号の取り込み後にアドレスの変化に伴って動作しないため、消費電力を低減することができる。
【図面の簡単な説明】
【図１】  本発明の基本原理を示すブロック図である。
【図２】  本発明の基本原理を示すブロック図である。
【図３】本発明の半導体集積回路およびその制御方法の第１の実施形態を示すブロック図である。
【図４】第１の実施形態における読み出し動作を示すタイミング図である。
【図５】第１の実施形態におけるバースト読み出し動作を示すタイミング図である。
【図６】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図７】図６のメモリコアの要部を示す回路図である。
【図８】第２の実施形態におけるバースト読み出し動作を示すタイミング図である。
【図９】第２の実施形態におけるバースト書き込み動作を示すタイミング図である。
【図１０】本発明の半導体集積回路の第３の実施形態を示すブロック図である。
【図１１】本発明の半導体集積回路の第４の実施形態を示すブロック図である。
【図１２】本発明の半導体集積回路の第５の実施形態を示すブロック図である。
【図１３】第５の実施形態におけるロウアドレス系の動作を示すタイミング図である。
【図１４】本発明の半導体集積回路の第６の実施形態を示すブロック図である。
【図１５】第６の実施形態における読み出し動作を示すタイミング図である。
【図１６】本発明の半導体集積回路の第７の実施形態を示すブロック図である。
【図１７】図１６の要部を示すブロック図である。
【図１８】図１７の制御回路１５６の詳細を示す回路図である。
【図１９】第７の実施形態における読み出し動作を示すタイミング図である。
【図２０】第８の実施形態における制御回路１８０を示すブロック図である。
【図２１】第８の実施形態における読み出し動作を示すタイミング図である。
【符号の説明】
１  コマンド取り込み回路
２  アドレススイッチ回路
３  内部回路
４  メモリコア
５  バーストアドレスカウンタ
６  バーストスイッチ回路
７  冗長回路
８  冗長比較回路
９  バンクスイッチ
１０  入出力制御部
１２  チップ制御部
１４  コア制御部
１６  メモリコア
１８  クロックバッファ
２０  コマンドバッファ
２２  アドレスバッファ
２４  入出力バッファ
２６  ラッチ回路
２８、３０  コマンドデコーダ
３２  パルス拡張回路
３４  タイミング制御回路
３８  バーストアドレスカウンタ
４０、４２  スイッチ回路
４４、４６  フリップフロップ回路
４８  インバータ
５０、５２  ANDゲート
５０ａ、５０ｂ、５０ｃ、５０ｄ  ANDゲート
５０ｅ  ORゲート
５４  コラムデコーダ
５６  プリデコーダ
５８  冗長比較回路
６０  入出力制御回路
６２  コマンドデコーダ
６４  タイミング制御回路
６６  読み書きタイミング制御回路
６８  読み書き制御回路
７０  プリデコーダ
７２  センスアンプ
７４  センスバッファ
７６  ライトアンプ
７８ａ、７８ｂ  コラムスイッチ
８０ａ、８０ｂ  コラムスイッチ
８２ａ、８２ｂ  pMOS
８４ａ、８４ｂ  スイッチ回路
８６  チップ制御部
８８  コマンドデコーダ
９０ａ  バンクラッチ
９０ｂ  バンクラッチ
９２  リフレッシュカウンタ
９４ａ、９４ｂ  スイッチ回路
９６  パルス生成回路
９８、１００、１０２  プリデコーダ
１０４  メインワードデコーダ
１０６  バッファ回路
１２２  プリデコーダ
１２４  コラムデコーダ
１２６  メモリセルアレイ
１２８  アンプ
１３０  入力制御部
１３２  データ入出力制御部
１３４  アドレス制御部
１３６  クロックバッファ
１３８  コマンドバッファ
１４０  アドレスバッファ
１４２  制御回路
１４４  ラッチ回路
１４６  バーストアドレスカウンタ
１４８、１５０  スイッチ回路
１５２、１５４  タイミング制御部
１５６  制御回路
１５８  冗長比較回路
１６０、１６４、１６６、１７０、１７２  スイッチ回路
１６２、１６８、１７４  ラッチ回路
１８０  制御回路
１８２  スイッチ回路
１８４  ラッチ回路
1STZ  取込信号
1STONZ  制御信号
AD  アドレス信号
ACTV  アクティブコマンド信号
BAD  バーストアドレス
BANKAD  バンクアドレス信号
BLCNT  ブロック制御信号
BK1、BK2、BK3、BK4  バンク
CEPZ  制御信号
CELATZ  取込信号
CLK  クロック信号
CL1、CL2  コラム選択信号
CLCNT1、CLCNT2  コラム線制御信号
CLZ  コラム選択信号
CMD  コマンド信号
CNT1Z、CNT2Z、CNT3Z  制御信号
CNT4Z、CNT5Z  制御信号
DQ  データ信号
ENZ  イネーブル信号
IAD  内部アドレス信号
ICLK  内部クロック信号
ICLK1、ICLK2  内部クロック信号
ICMD  内部コマンド信号
IRDQ  内部読み出しデータ信号
IWDQ  内部書き込みデータ信号
LAD、LAD2  ラッチアドレス信号
LCMD  ラッチコマンド信号
MC  メモリセルmemory cell
MWL  メインワード線信号
NEXTDZ  取込信号
NEXTZ  制御信号
RCLX  読み出し制御信号
RCNTX  冗長制御信号
RCNTZ  冗長制御信号
RDB、/RDB  読み出しデータ信号
REF  リフレッシュコマンド信号
REFAD  リフレッシュアドレス
RMWL  冗長メインワード線信号
PDEC  プリデコード信号
PLSX  パルス信号
PRE  プリチャージコマンド信号
SW1、SW2  スイッチ信号
SW3、SW4  スイッチ信号
TIM1Z、TIM2Z、TIM3Z  タイミング信号
TIM4Z、TIM5Z、TIM6Z  タイミング信号
TIM7Z、TIM8Z、TIM9Z、TIM10Z  タイミング信号
WCLZ  書き込み制御信号
WDB、/WDB  書き込みデータ信号
【図１】
0004025488.tif 000002
【図２】
0004025488.tif 000003
【図３】
0004025488.tif 000004
【図４】
0004025488.tif 000005
【図５】
0004025488.tif 000006
【図６】
0004025488.tif 000007
【図７】
0004025488.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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