(57)【特許請求の範囲】
【請求項１】
二つの入力段の入力差により自動利得制御信号を出力する増幅器及び入力段、出力段及び制御段を有して、前記制御段に印加される前記自動利得制御信号に従い前記入力段に印加される映像信号を増幅する電圧制御増幅器によって構成される自動利得制御回路に於いて、
アドレスとデータより構成されたシリアルデータ信号、クロック信号及びセット信号を受信し、前記セット信号が第１論理値である時はシリアルデータ信号のデータに従い前記自動利得制御信号を出力して最適のデータを検索し、前記最適のデータをシリアルデータ信号としてヒュージング素子のヒュージング可否を決定する多数のヒュージング選択信号を出力して、前記セット信号が第２論理値である時はヒュージング素子のヒュージング結果を前記スイッチング制御信号で出力する論理調整手段と、前記セット信号が第１論理値である時は前記多数のヒュージング選択信号に従って多数のヒュージング素子のヒュージング可否が決定されたヒュージング結果信号を前記論理調整手段に出力するヒュージング回路とを具備し、一定電流を流すと溶ける多数のヒュージング素子を有して、入力されたデータに従い前記多数のヒュージング素子のヒュージング可否を決定するヒュージング素子がヒュージングされると第２論理値を持ち、ヒュージングされないと第１論理値を持つ多数のスイッチング制御信号を出力するヒュージングシステムと、
前記電圧制御増幅器の入力差を制御する為に前記スイッチング制御信号に従って、電流の大きさが変化されることによって可変される電圧を出力する電圧可変手段と、
を具備することを特徴とするヒュージング・システムを利用した自動利得制御システム。
【請求項２】
前記ヒュージング・システムは、
外部の入力信号が雑音か低い電圧レベルを有するために前記論理調整手段が駆動不可の場合、当該雑音を取外すか低い電圧レベルを高い電圧レベルに上昇させる調整モード・インターフェース手段を更に具備したことを特徴とする請求項１記載のヒュージング・システムを利用した自動利得制御システム。
【請求項３】
前記論理調整手段は、
前記クラック信号に従い順次的に入力されるシリアルデータ信号を受信して並列で出力するデータ貯蔵手段と、
前記データ貯蔵手段に貯蔵されたアドレスを受信して調整モード・イネーブル信号及びヒュージング・モード・イネーブル信号を出力するアドレス・デコーダー手段と、
前記調整モード・イネーブル信号及びヒュージング・モード・イネーブル信号が活性化になる時にイネーブルされ、前記データ貯蔵手段に貯蔵されたデータを受信し、これをラッチする第１ラッチ手段と、
前記ヒュージング・モード・イネーブル信号が活性化になる時にイネーブルされ、前記第１ラッチ手段にラッチされたデータを受信し、これをラッチして前記ヒュージング選択信号を出力して、ヒュージング・モード・イネーブル信号が非活性化になる時は全てが第１論理値のヒュージング選択信号を出力する第２ラッチ手段と、
前記セット信号が第１論理値であり前記調整モード・イネーブル信号が活性化になる時は前記第１ラッチ手段にラッチされたデータを選択して、前記セット信号が第２論理値である時は前記ヒュージング結果信号を選択して前記スイッチング制御信号を出力するデータ選択手段と、
を具備したことを特徴とする請求項１記載のヒュージング・システムを利用した自動利得制御システム。
【請求項４】
前記ヒュージング回路は、
前記セット信号がハイ論理値で前記ヒュージング選択信号が第１論理値である時、ヒュージング素子はヒュージングにならないで、前記セット信号が第１論理値で前記ヒュージング選択信号が第２論理値である時、ヒュージング素子はヒュージングさせるヒュージング・イネーブル手段と、
前記セット信号が第２論理値である時、ヒュージング素子がヒュージングされると第２論理値を持ち、ヒュージング素子がヒュージングされない場合に第１論理値を持つヒュージング結果信号を出力する比較器と、
を具備したことを特徴とする請求項１記載のヒュージング・システムを利用した自動利得制御システム。
【請求項５】
前記電圧可変手段は、
前記スイッチング制御信号に従い電流の大きさが変化される電流変化手段と、
前記電流変化に従って可変される電圧を出力する電流ー電圧変換手段と、
を具備したことを特徴とする請求項１記載のヒュージング・システムを利用した自動利得制御システム。
【請求項６】
前記電流変化手段は、
電源供給端子に連結されて一定電流を流す多数の電流源等と、
前記電流源等とそれぞれ連結されて前記スイッチング制御信号がロー論理値である時はオンになり、ハイ論理値である時はオフになる多数のスイッチング手段と、
を具備したことを特徴とする請求項５記載のヒュージング・システムを利用した自動利得制御システム。
【請求項７】
前記スイッチング手段はPーMOS トランジスタにより構成され、前記PーMOS トランジスタのゲートは前記スイッチング制御信号に連結され、前記PーMOS トランジスタのソースは前記電流源とそれぞれ連結され、前記PーMOS トランジスタのドレインは全て共通に連結されることを特徴とする請求項６記載のヒュージング・システムを利用した自動利得制御システム。
【請求項８】
前記電流ー電圧変換手段は、
第１、第２バイポーラートランジスタより構成されて第１バイポーラートランジスタに流れる電流と同様であるか、第１バイポーラートランジスタに流れる電流の一定比程第２バイポーラートランジスタに流れるようにする第１ミロー回路と、
第１、第２PーMOS トランジスタ、第１抵抗より構成されて第１PーMOS トランジスタに流れる電流と同じ電流が第２PーMOS トランジスタに流れるようにして前記第２PーMOS トランジスタに流れる電流に従って電圧を出力する第２ミロー回路と、
前記第２ミロー回路に電流を供給する電流源と、
を具備したことを特徴とする請求項５記載のヒュージング・システムを利用した自動利得制御システム。
【請求項９】
前記電流ー電圧変換手段は前記第２ミロー回路の出力電圧が外部から印加した第１バイオス電圧より大きい電圧を有する電圧シフトを更に具備したことを特徴とする請求項８記載のヒュージング・システムを利用した自動利得制御システム。
【請求項１０】
前記第１バイポーラートランジスタのベースとコレクターは前記電流変化手段の出力と連結されて、前記第２バイポーラートランジスタのベースは前記第１バイポーラートランジスタのベースに連結されて、前記第１バイポーラートランジスタのエミッタは第２抵抗の一つの端子に連結されて、前記第２バイポーラートランジスタのエミッタは第３抵抗の一つの端子に連結されて、前記第２、第３抵抗の他の端子は接地端子に連結されて、第２バイポーラートランジスタのコレクターは前記第１電流源に連結されることを特徴とする請求項８記載のヒュージング・システムを利用した自動利得制御システム。
【請求項１１】
前記第１、第２PーMOS トランジスタのソースは電源供給に連結されて、前記第１PーMOS トランジスタのゲートとドレインは前記第２PーMOS トランジスタのゲートに連結されて、前記第２PーMOS トランジスタのドレインは前記第１抵抗の一つの端子に連結されることを特徴とする請求項８記載のヒュージング・システムを利用した自動利得制御システム。
【請求項１２】
前記電圧シフトは第３、第４バイポーラートランジスタより構成され、前記第３バイポーラートランジスタのベースは前記第１バイオス電圧が印加されて、コレクターは前記第１PーMOS トランジスタのドレインに連結されて、前記第４バイポーラートランジスタのベースとコレクターは前記第１抵抗の他の端子に連結されて、前記第３、第４バイポーラートランジスタのエミッタは共通に連結され前記電流源に連結されることを特徴とする請求項９記載のヒュージング・システムを利用した自動利得制御システム。
【請求項１３】
二つの入力段の入力差により自動利得制御信号を出力する増幅器及び入力段、出力段及び制御段を有して、前記制御段に印加される前記自動利得制御信号に従い前記入力段に印加される映像信号を増幅する電圧制御増幅器により構成される自動利得制御回路に於いて、
シリアルデータ信号に従って電流の大きさを変化させ、その変化に従って可変される電圧によって前記電圧制御増幅器の入力差を調整して前記電圧制御増幅器の利得が最適になるようにする最適の入力データを検索する為の調整モード手段と、
一定電流を流すと溶ける多数のヒュージング素子を有して、前記最適の入力データが第２論理値である時は前記ヒュージング素子がヒュージングされ、前記最適の入力データが第１論理値である時はヒュージングされずに前記多数のヒュージング素子のヒュージング可否を決定するヒュージング・モード手段と、
前記ヒュージング・モード手段によってヒュージング素子がヒュージングされると第２論理値を持ち、ヒュージングされないと第１論理値を持つ固定された信号に従って前記電圧制御増幅器の利得がいつも最適になるようにする正常モード手段と、
を具備したことを特徴とするヒュージング・システムを利用した自動利得制御システム。
【請求項１４】
前記調整モード手段は、
シリアルデータ信号を受信して並列で出力するデータ貯蔵手段と、
セット信号を受信してセット信号が第１論理値である時は前記データ貯蔵手段に貯蔵されたデータを選択し、それに従って変化される第１スイッチング制御信号を出力するデータ選択手段と、
前記第１スイッチング制御信号に従って電流の大きさが変化されて、これに従って可変される電圧を出力して前記増幅器の入力差を変化させる電圧可変手段と、
を具備したことを特徴とする請求項１３記載のヒュージング・システムを利用した自動利得制御システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は自動利得制御システムに関するもので、特にヒュージング・システムを利用した自動利得制御システムに関する。
【０００２】
【従来の技術】
集積回路(Integrated Circut：IC) の製造過程は非常に複雑である為、同じ機能を持つICを製造するとしても完成されたICの電気的特性は設計目標値を基準に様々なものが出ることがある。このような電気的特性の不均一性を防ぐ為に自動利得制御回路を使う。一般的に、ビデオ・カセット・レコーダー(Video Cassette Recoder ：VCR)の映像信号処理ICでは、フィ ード信号基準として1.0Vppの映像信号入力に対して2.0Vppの映像信号を出力しなければならない。
【０００３】
【発明が解決しようとする課題】
従来の自動利得制御回路は、前記設計目標値を満足させる為にIC外部に可変抵抗を設置し、これによって自動利得制御の感度を調整する。
【０００４】
このように可変抵抗によって自動利得制御の感度調整を一つ一つ手で作動していたので、ビデオ・カセット・レコーダーの製造時間が長くなるし、製造原価も高くなる問題点を有する。
【０００５】
本発明は、前記したような従来の技術の問題点を解決する為のもので、本発明の目的は、一定電流を流すと溶ける( ヒュージング：Fusing) メタル(metal) 、或はポリ・シリコン(Poly-Silicon)で作った多数のヒュージング素子より構成されたヒュージング・システムを用いた自動利得制御システムを提供することにある。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の第１の発明のヒュージング・システムを用いた自動利得制御システムは、二つの入力段の入力差により自動利得制御信号を出力する増幅器及び入力段、出力段及び制御段を有して、前記制御段に印加される前記自動利得制御信号に従い前記入力段に印加される映像信号を増幅する電圧制御増幅器によって構成される自動利得制御回路に於いて、一定電流を流すと溶ける多数のヒュージング素子を有して、入力されたデータに従い前記多数のヒュージング素子のヒュージング可否を決定するヒュージング素子がヒュージングされるとロー論理値を持ち、ヒュージングされないとハイ論理値を持つ多数のスイッチング制御信号を出力するヒュージングシステムと、前記電圧制御増幅器の入力差を制御する為に前記スイッチング制御信号に従って、電流の大きさが変化されることによって可変される電圧を出力する電圧可変手段とを具備することを要旨とする。従って、ビデオ・カセット・レコーダーの製造時間が長くなるのを防止できるとともに、製造原価の高くなるのを防止できる。
【０００７】
請求項２記載の第２の発明は、前記ヒュージング・システムは、アドレスとデータより構成されたシリアルデータ信号、クロック信号及びセット信号を受信し、前記セット信号がハイである時はシリアルデータ信号のデータに従い前記自動利得制御信号を出力して最適のデータを検索し、前記最適のデータをシリアルデータ信号としてヒュージング素子のヒュージング可否を決定する多数のヒュージング選択信号を出力して、前記セット信号がロー論理値である時はヒュージング素子のヒュージング結果を前記スイッチング制御信号で出力する論理調整手段と、前記セット信号がハイ論理値である時は前記多数のヒュージング選択信号に従って多数のヒュージング素子のヒュージング可否が決定されたヒュージング結果信号を前記論理調整手段に出力するヒュージング回路とを具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【０００８】
請求項３記載の第３の発明は、前記ヒュージング・システムは、外部の入力信号が雑音か低い電圧レベルを有するために前記論理調整手段が駆動不可の場合、当該雑音を取外すか低い電圧レベルを高い電圧レベルに上昇させる調整モード・インターフェース手段を更に具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【０００９】
請求項４記載の第４の発明は、前記論理調整手段は、前記クラック信号に従い順次的に入力されるシリアルデータ信号を受信して並列で出力するデータ貯蔵手段と、前記データ貯蔵手段に貯蔵されたアドレスを受信して調整モード・イネーブル信号及びヒュージング・モード・イネーブル信号を出力するアドレス・デコーダー手段と、前記調整モード・イネーブル信号及びヒュージング・モード・イネーブル信号が活性化になる時にイネーブルされ、前記データ貯蔵手段に貯蔵されたデータを受信し、これをラッチする第１ラッチ手段と、前記ヒュージング・モード・イネーブル信号が活性化になる時にイネーブルされ、前記第１ラッチ手段にラッチされたデータを受信し、これをラッチして前記ヒュージング選択信号を出力して、ヒュージング・モード・イネーブル信号が非活性化になる時は全てがハイ論理値のヒュージング選択信号を出力する第２ラッチ手段と、前記セット信号がハイ論理値であり前記調整モード・イネーブル信号が活性化になる時は前記第１ラッチ手段にラッチされたデータを選択して、前記セット信号がロー論理値である時は前記ヒュージング結果信号を選択して前記スイッチング制御信号を出力するデータ選択手段とを具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【００１０】
請求項５記載の第５の発明は、前記ヒュージング回路は、前記セット信号がハイ論理値で前記ヒュージング選択信号がハイ論理値である時、ヒュージング素子はヒュージングにならないで、前記セット信号がハイ論理値で前記ヒュージング選択信号がロー論理値である時、ヒュージング素子はヒュージングさせるヒュージング・イネーブル手段と、前記セット信号がロー論理値である時、ヒュージング素子がヒュージングされるとロー論理値を持ち、ヒュージング素子がヒュージングされない場合にハイ論理値を持つヒュージング結果信号を出力する比較器とを具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【００１１】
請求項６記載の第６の発明は、前記電圧可変手段は、前記スイッチング制御信号に従い電流の大きさが変化される電流変化手段と、前記電流変化に従って可変される電圧を出力する電流ー電圧変換手段とを具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１２】
請求項７記載の第７の発明は、前記電流変化手段は、電源供給端子に連結されて一定電流を流す多数の電流源等と、前記電流源等とそれぞれ連結されて前記スイッチング制御信号がロー論理値である時はオンになり、ハイ論理値である時はオフになる多数のスイッチング手段とを具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１３】
請求項８記載の第８の発明は、前記スイッチング手段はPーMOS トランジスタにより構成され、前記PーMOS トランジスタのゲートは前記スイッチング制御信号に連結され、前記PーMOS トランジスタのソースは前記電流源とそれぞれ連結され、前記PーMOS トランジスタのドレインは全て共通に連結されることを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１４】
請求項９記載の第９の発明は、前記電流ー電圧変換手段は、第１、第２バイポーラートランジスタより構成されて第１バイポーラートランジスタに流れる電流と同様であるか、第１バイポーラートランジスタに流れる電流の一定比程第２バイポーラートランジスタに流れるようにする第１ミロー回路と、第１、第２PーMOS トランジスタ、第１抵抗より構成されて第１PーMOS トランジスタに流れる電流と同じ電流が第２PーMOS トランジスタに流れるようにして前記第２PーMOS トランジスタに流れる電流に従って電圧を出力する第２ミロー回路と、前記第２ミロー回路に電流を供給する電流源とを具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１５】
請求項１０記載の第１０の発明は、前記電流ー電圧変換手段は前記第２ミロー回路の出力電圧が外部から印加した第１バイオス電圧より大きい電圧を有する電圧シフトを更に具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１６】
請求項１１記載の第１１の発明は、前記第１バイポーラートランジスタのベースとコレクターは前記電流変化手段の出力と連結されて、前記第２バイポーラートランジスタのベースは前記第１バイポーラートランジスタのベースに連結されて、前記第１バイポーラートランジスタのエミッタは第２抵抗の一つの端子に連結されて、前記第２バイポーラートランジスタのエミッタは第３抵抗の一つの端子に連結されて、前記第２、第３抵抗の他の端子は接地端子に連結されて、第２バイポーラートランジスタのコレクターは前記第１電流源に連結されることを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１７】
請求項１２記載の第１２の発明は、前記第１、第２PーMOS トランジスタのソースは電源供給に連結されて、前記第１PーMOS トランジスタのゲートとドレインは前記第２PーMOS トランジスタのゲートに連結されて、前記第２PーMOS トランジスタのドレインは前記第１抵抗の一つの端子に連結されることを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１８】
請求項１３記載の第１３の発明は、前記電圧シフトは第３、第４バイポーラートランジスタより構成され、前記第３バイポーラートランジスタのベースは前記第１バイオス電圧が印加されて、コレクターは前記第１PーMOS トランジスタのドレインに連結されて、前記第４バイポーラートランジスタのベースとコレクターは前記第１抵抗の他の端子に連結されて、前記第３、第４バイポーラートランジスタのエミッタは共通に連結され前記電流源に連結されることを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００１９】
請求項１４記載の第１４の発明は、二つの入力段の入力差により自動利得制御信号を出力する増幅器及び入力段、出力段及び制御段を有して、前記制御段に印加される前記自動利得制御信号に従い前記入力段に印加される映像信号を増幅する電圧制御増幅器により構成される自動利得制御回路に於いて、シリアルデータ信号に従って電流の大きさを変化させ、その変化に従って可変される電圧によって前記電圧制御増幅器の入力差を調整して前記電圧制御増幅器の利得が最適になるようにする最適の入力データを検索する為の調整モード手段と、一定電流を流すと溶ける多数のヒュージング素子を有して、前記最適の入力データがロー論理値である時は前記ヒュージング素子がヒュージングされ、前記最適の入力データがハイ論理値である時はヒュージングされずに前記多数のヒュージング素子のヒュージング可否を決定するヒュージング・モード手段と、前記ヒュージング・モード手段によってヒュージング素子がヒュージングされるとロー論理値を持ち、ヒュージングされないとハイ論理値を持つ固定された信号に従って前記電圧制御増幅器の利得がいつも最適になるようにする正常モード手段とを具備したことを要旨とする。従って、ビデオ・カセット・レコーダーの製造時間が長くなり、製造原価も高くなるのを防止できる。従って、ビデオ・カセット・レコーダーの製造時間が長くなるのを防止できるとともに、製造原価の高くなるのを防止できる。
【００２０】
請求項１５記載の第１５の発明は、前記調整モード手段は、シリアルデータ信号を受信して並列で出力するデータ貯蔵手段と、セット信号を受信してセット信号がハイ論理値である時は前記データ貯蔵手段に貯蔵されたデータを選択し、それに従って変化される第１スイッチング制御信号を出力するデータ選択手段と、前記第１スイッチング制御信号に従って電流の大きさが変化されて、これに従って可変される電圧を出力して前記増幅器の入力差を変化させる電圧可変手段とを具備したことを要旨とする。従って、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【００２１】
【発明の実施の形態】
以下、添付された図面を参照して、本発明のヒュージング・システムを利用した自動利得制御システムを詳しく説明する。
【００２２】
図１での本発明のヒュージング・システムを利用した自動利得制御システムは、一定電流を流すとヒュージングされる多数のヒュージング素子を有しているヒュージング・システム１００と、映像信号を受信してこれを増幅して映像信号を出力する自動利得制御回路２００とにより構成されている。
【００２３】
前記ヒュージング・システム１００はヒュージング・システムを駆動する為のクラック入力信号CK、アドレス部とデータ部に分けるシリアル・データ(Serial Data) 信号D 、ヒュージング素子をヒュージングする為のセット信号SET 等を受信してヒュージング素子のヒュージング可否によってハイ或はロー論理値を持つ多数のスイッチング制御信号を出力する。
【００２４】
また、ヒュージング・システム１００はクラック入力信号CK、シリアル・データ信号D 、セット信号SET などにノイズが発生する場合にはノイズを取り外すか、または、前記クラック入力信号CK等の電圧レベルがヒュージング・システムが駆動できない程に低い場合にはヒュージング・システムを十分に駆動できる高い電圧レベルに代えて内部クラック入力信号CK1 、内部シリアル・データ信号D1、内部セット信号SET1等を出力する調整モード・インターフェース回路１０と、前記出力信号等を受信して多数のヒュージング素子等のそれぞれのヒュージング可否を決定する為のシリアル入力データを探す為の調整モードの時のシリアル入力データに従って多数のスイッチング制御信号ADJ11 〜ADJ1n を出力して調整モード完了後、調整モードの時に検索した最適のシリアル・データに従ってヒュージング素子のヒュージング可否を決定するヒュージング・モードの時に多数のヒュージング選択信号CDA11 〜CDA1n を出力する論理調整回路２０と、ヒュージング・モードの時、多数のヒュージング選択信号CDA11 〜CDA1n に従って多数のヒュージング素子のヒュージング可否を決定して、この結果に従って常に固定されたデータ値を持つようになるヒュージング結果信号FADJ11〜FADJ1nを出力するヒュージング回路３０とにより構成されている。
【００２５】
図２での論理調整回路２０は、アドレス部とデータ部に分かれる内部シリアル・データD1を内部クラック信号CK1 によって１ビットずつ順次的に受信して、これを並列でアドレス或はデータを出力するデータ貯蔵回路２１と、並列で出力されたアドレスをデコーダーして調整モード・イネーブル信号AJEN及びヒュージング・モード・イネーブル信号FUENを出力するアドレス・デコーダー回路２２と、調整モード・イネーブル信号AJENまたはヒュージング・モード・イネーブル信号FUENが活性化(Active)される時、即ち調整モード或はヒュージング・モードの時に並列で出力されるデータを受信して、これをラッチする第１ラッチ回路２３とにより構成されている。
【００２６】
また、論理調整回路２０は、ヒュージング・モード・イネーブル信号FUENだけがイネーブルされる時にイネーブルされ、第１ラッチ回路２３に貯蔵されたデータを受信して、これをラッチして多数のヒュージング選択信号CADJ11〜CADJ1nを出力する第２ラッチ回路２４と、調整モード・イネーブル信号AJEN及び内部セット信号SET1が活性化される時、第１ラッチ回路２３に貯蔵されたデータを選択して内部セット信号SET1が非活性化になる時、多数のヒュージング結果信号のデータを選択して多数のスイッチング制御信号ADJ11 〜ADJ1n を出力するデータ選択回路２５とにより構成されている。
【００２７】
図３は本発明のヒュージング・システムを利用した自動利得制御システムのヒュージング回路３０のブロック・ダイアグラムであり、図４はヒュージング回路の一部分であるヒュージング回路３０の詳細図である。
【００２８】
図４のヒュージング回路３０の構成は、セット信号SET と第１ノードＡの間にあるヒュージング素子３２と、論理調整回路２０の出力であるヒュージング選択信号に従って前記ヒュージング素子のヒュージング可否を決定するヒュージング・イネーブル回路３１と、コレクターが電源供給Vdd に連結されてベースに第１バイオス電圧Vbias が印加されてエミッタが第２ノードＢに連結されている第１バイポーラートランジスタQ1、第２ノードＢと第３ノードＣとの間にある抵抗R1、一つの端子が接地電圧に連結されて他の端子が第３ノードＣに連結される抵抗R2、第１ノードＡの電圧と第３ノードＣの電圧に従ってロー或はハイ論理値を持つヒュージング結果信号FADJ11〜FADJ1nを出力する第１比較器３３とにより構成されている。
【００２９】
前記ヒュージング・イネーブル回路３１は多数のヒュージング選択信号CDA11 〜CDA1n がハイ論理値である時はオフされるし、ロー論理値である時は第１P-MOS トランジスタMP1 と、第１P-MOS トランジスタMP1 がオフである時はオフになり、オンである時はオンになる第２バイポーラートランジスタQ2と、第２バイポーラートランジスタQ2がオフになる時はオフになるし、オンになる時は飽和(Saturation)になる第３バイポーラートランジスタQ3とにより構成されている。
【００３０】
図５での自動利得制御回路２００は入力段、出力段及び制御段を有して、制御段に印加される自動利得制御信号の調整に従って入力段に印加される映像信号を増幅して、増幅された映像信号を出力する電圧制御増幅器VCA ２１０と、増幅された映像信号を検出する自動利得制御検出器２４０と、論理調整回路２０の出力である多数のスイッチング制御信号ADJ11 〜ADJ1n の論理値に従って電流の大きさを変化させて、その変化に従って可変される電圧を出力する電圧可変回路２５０と、自動利得制御検出器２４０から出力される電圧と電圧可変回路２５０から出力される電圧の差を増幅する増幅器２３０と、増幅器の出力を平坦化させて自動利得制御信号を出力する自動利得制御フィルター２２０とにより構成されている。
【００３１】
図６は電圧可変回路２５０の詳細図で、電圧可変回路２５０はスイッチング制御信号ADJ11 〜ADJ1n の論理値に従って電流の大きさを変化させられる電流変化回路２５１と、電流変化回路２５１より発生された電流に従って可変される可変電圧V0を出力する電流ー電圧変換回路２５２とにより構成されている。
【００３２】
前記電流変化回路２５１は、一定電流を流せる多数の電流源CS1 〜CS4 、ソースが前記電流源の中の一つの電流源に連結されてゲートがスイッチング制御信号ADJ11 〜ADJ1n の中の一つに連結されてドレインが全て共通として連結されている多数のスイッチング手段らであるP-MOS トランジスタより構成されている。
【００３３】
前記電流ー電圧変換回路２５２は第４、第５バイポーラートランジスタQ4、Q5 、抵抗R5、R6 より構成されて、第４バイポーラートランジスタQ4に流れる電流と同じく、或は抵抗R5と抵抗R6の比を調整して、その比程の電流を第５バイポーラートランジスタQ5に流れるようにする第１ミロー回路２５３と、P-MOS トランジスタらMP6、MP7 より構成されてP-MOS トランジスタMP6 に流れる電流とP-MOS トランジスタMP7 に流れる電流とが同一であるようにする第２ミロー回路２５４と、第６、第７バイポーラートランジスタQ6、Q7 より構成されて第６バイポーラートランジスタQ6のベースに印加されるバイオス電圧と同じ電圧を第７バイポーラートランジスタQ7のコレクターが持つようにする電圧シフタ２５５と、抵抗R7及び電流源CSとにより構成されている。
【００３４】
前記第１ミロー回路２５３で第４バイポーラートランジスタQ4のベースとコレクターは、電流変化回路２５１のスイッチング手段であるP-MOS トランジスタのドレインと連結され、第４バイポーラートランジスタQ4のエミッタは抵抗R5の一つの端子と連結され、抵抗R5の他の端子は接地端子と連結されている。第５バイポーラートランジスタQ5のベースは第４バイポーラートランジスタQ4のベースに連結されて、エミッタは抵抗R6の一つの端子と連結され、抵抗R6の他の端子は接地端子と連結されている。第５バイポーラートランジスタQ5のコレクターは電流源CSの一つの端子と連結されている。
【００３５】
前記第２ミロー回路２５４でのP-MOS トランジスタMP6 のソースは電源供給Vdd に連結されて、ゲートとドレインは共通として連結されて、P-MOS トランジスタMP7 のソースは電源供給Vdd に連結されて、ゲートはP-MOS トランジスタMP6 のゲートに連結されて、ドレインは抵抗R7の一つの端子と連結されて、電流変化に従う可変電圧V0を出力する。
【００３６】
前記電圧シフタ２５５での第６バイポーラートランジスタQ6のコレクターはP-MOS トランジスタMP6 のドレインに連結されて、ベースは一定したバイオス電圧Vbias2が印加されて、エミッタは電流源CSの一つの端子に連結されて、第７バイポーラートランジスタQ7のコレクターとベースは抵抗R7の他の端子に連結されて、エミッタは第６バイポーラートランジスタQ6のエミッタに連結されている。
【００３７】
前記構成の本発明のヒュージング・システムを利用した自動利得制御システムの動作を詳しく説明する。
【００３８】
本発明のヒュージング・システムを利用した自動利得制御システムは三つのモードを有している。まず、一番目のモードはヒュージング・システムのヒュージング素子のヒュージング可否を決定するための自動利得制御回路の電圧制御増幅器の利得を最適の状態に作ってくれる入力データを決定する調整モードであり、二番目のモードは調整モードから検索した入力データを入力してヒュージング・システムのヒュージング素子のヒュージング可否が決定されるヒュージング・モードであり、三番目のモードはヒュージング・モードで決定されたヒュージング素子のヒュージング可否に従ってヒュージング・システムは、いつも固定されたデータを出力することによって自動利得制御回路の電圧制御増幅器の利得を最適の状態に作ってくれる正常モードである。
【００３９】
前記調整モード或はヒュージングモードの時には本発明のヒュージング・システムを利用した自動利得制御システム入力信号であるセット信号SET は常にハイ論理値を持ち、正常モードの時にはロー論理値になる。
【００４０】
図１での本発明のヒュージング・システムを利用した自動利得制御システムに於いて調整モード・インターフェース・回路１０は、クラック入力信号CK、アドレスとデータがシリアルに入力されるシリアル・データ信号D 及びセット信号SET 等が論理調整回路２０が駆動させられないノイズが発生するか、または低い電圧レベルの場合にはクラック入力信号等が取り外されるか、或は高い電圧レベルを持つ内部クラック入力信号CK1 、内部シリアル・データD1及び内部セット信号SET1を出力する。勿論、本発明のヒュージング・システムを利用した自動利得制御システムの入力であるクラック入力信号CK、シリアル・データ信号D 及びセット信号SET 等にノイズが発生しないで、論理調整回路２０が十分に駆動させられる電圧レベルを持つ場合には調整モード・インターフェース・回路１０は要らないのである。
【００４１】
図２の論理調整回路２０の動作は次の通りである。
【００４２】
データ貯蔵回路２１は内部クラック信号CK1 に従って内部シリアル・データD1のアドレス部とデータ部を順次的に受信して、これらのデータを並列で出力する。アドレス・デコーダー回路２２は前記並列で出力されるアドレスを受信して調整モード・イネーブル信号AJEN、ヒュージング・モード・イネーブル信号FUENを出力する。これらのイネーブル信号に従って第１ラッチ回路２３に前記データ部の並列データを出力する。
【００４３】
前記アドレス・デコーダー回路２２に調整モードを表わすアドレスが入力されるとアドレス・デコーダー回路２２の出力である調整モード・イネーブル信号AJENは活性化されて、ヒュージング・モード・イネーブル信号FUENは非活性化される。第１ラッチ回路２３はイネーブルされてデータ貯蔵回路２１に貯蔵されたデータが入力されてこれをラッチし、第２ラッチ回路２４はディスエーブルになって全てハイ論理値を持つヒュージング選択信号CADJ11〜CADJ1nを出力する。データ選択回路２５は調整モード・イネーブル信号AJEN及び内部セット信号SET1が活性化されているので、第１ラッチ回路２３にラッチしているデータを選択してスイッチング制御信号ADJ11 〜ADJ1n を出力する。
【００４４】
即ち、調整モードの時にはシリアルデータ信号D のデータとスイッチング制御信号ADJ11 〜ADJ1n のデータとは同一である。アドレス・デコーダー回路２２にヒュージング・モードを表わすアドレスが入力される時は、調整モード・イネーブル信号AJENは非活性化されて、ヒュージング・モード・イネーブル信号FUENは活性化される。第１ラッチ回路２３及び第２ラッチ回路２４は全てイネーブルされるので、第２ラッチ回路２４および第１回路２３にラッチされたデータを受信してヒュージング素子のヒュージング可否を決定するヒュージング選択信号CADJ11〜CADJ1nを出力する。正常モードの時には内部セット信号SET1はロー論理値になるので、データ選択回路２５はヒュージング回路３０から出力されるヒュージング結果信号FADJ11〜FADJ1nを選択して、これらをスイッチング制御信号ADJ11 〜ADJ1n から出力する。
【００４５】
図３および図４のヒュージング回路、図５の自動利得制御回路、図６の電圧可変回路の動作は次の通りである。
【００４６】
調整モードである場合、図３および図４のヒュージング回路３０に入力されるヒュージング選択信号CADJ11〜CADJ1nは全てハイ論理値を持っているので、ヒュージング・イネーブル回路３１のP-MOS トランジスタMP1 はオフされて、第２、第３バイポーラートランジスタQ2、Q3 は全てオフされる。ヒュージング回路３０の全てのヒュージング素子はヒュージングされない。調整モードの時にはシリアルデータ信号D のデータとスイッチング制御信号ADJ11 〜ADJ1n のデータとは同一であるので、図６の電圧可変回路２５０のスイッチング手段である多数のP-MOS トランジスタは入力されたデータによってオン、或はオフが決定される。
【００４７】
例えば、調整モードの時、シリアル・データ信号D が全てハイ論理値を持って夫々の電流源が100 μA を流せる電流源からなる多数の電流源であるなら、前記夫々のスイッチング手段は全てオフされて第１ミロー回路２５３の第４バイポーラー・トランジスタQ4はオフされるので、第２ミロー回路２５４のP-MOS トランジスタMP6 或はP-MOS トランジスタMP7 に流れる電流は電流源CSに流れる電流の半分が流れる。また、電圧シフタ２５５によってバイポーラー・トランジスタQ6のベースに第２バイオス電圧Ｖbias2 が印加されるので、バイポーラー・トランジスタQ7のコレクター電圧は第２バイオス電圧になる。
【００４８】
従って、電圧可変回路２５０の出力である可変電圧V0はR7×CS/2+ Ｖbias2 の電圧を持つ。若し、スイッチング制御信号ADJ11 〜ADJ1n の中でどちらかの一つだけがロー論理値を持つ時は前記スイッチング手段の中でどちらかの一つだけがオンになるので、第１ミロー回路２５３の第４バイポーラー・トランジスタQ4のベースには前記多数の電流源の中の一つの電流源に流れる電流の100 μA の電流が流れるようになる。このため、第４バイポーラー・トランジスタQ4はオンになり、第５バイポーラー・トランジスタQ5は飽和状態になり、抵抗R5と抵抗R6の抵抗値の比に従って第５バイポーラー・トランジスタQ5に流れる電流の大きさが決定される。
【００４９】
例えば、抵抗R5と抵抗R6が同一の抵抗値を持つと第５バイポーラー・トランジスタQ5に流れる電流は第４バイポーラー・トランジスタQ4に流れる電流と同じになる。従って、第２ミロー回路２５４のP-MOS トランジスタMP6 或はP-MOS トランジスタMP7 に流れる電流は夫々CS/2+50 μA になるので、電圧可変回路２５０の出力である可変電圧V0はR7×(CS/2+50)+Ｖbias2 になる。
【００５０】
前記のような方法からシリアル・データ信号D のデータに従ってスイッチング制御信号ADJ11 〜ADJ1n のデータは同じく変化されて、前記スイッチング手段のオン、或はオフになるように制御することによって第１ミロー回路２５３に流れる電流の大きさが可変されて、これに従って電圧可変回路２５０は可変電圧VOを出力する。前記可変電圧V0は図５の増幅器２３０の一つの入力段に入力されて電圧制御増幅器２１０の利得を制御するので、調整モードの時はシリアルデータ信号D に入力されるデータを繰り返し変えることによって、自動利得制御回路の電圧制御増幅器２１０の利得が最適になるようにする最適の入力データが探索できる。
【００５１】
シリアル・データ信号D にヒュージング・モードを表わすアドレスと前記最適の入力データが入力されると図２の論理調整回路２０の出力である多数のヒュージング選択信号CADJ11〜CADJ1nは、最適の入力データと同一になる。図３および図４のヒュージング回路３０はヒュージング選択信号CADJ11〜CADJ1nに従ってヒュージング素子をヒュージングされるようイネーブルさせるか、ヒュージングされないようにディスエーブルになる。例えば、ヒュージング選択信号CADJ11〜CADJ1nのうち第１ヒュージング選択信号CADJ11がハイ論理値を持つなら、P-MOS トランジスタMP1 はオフになって、第２、第３バイポーラー・トランジスタQ2、Q3 はオフされるので、ヒュージング素子３２はヒュージングされない。若し、第１ヒュージング選択信号CADJ11がロー論理値を持つならP-MOS トランジスタMP1 はオンになるし、第３バイポーラー・トランジスタQ3は飽和状態になってヒュージング・モードの時にはセット信号SET は電源供給Vdd が入力されるので、ヒュージング素子３２はヒュージングされる。
【００５２】
したがって、ヒュージング・モードの時に調整モードから探した最適の入力データに従ってヒュージング回路３０の多数のヒュージング素子のヒュージング可否が決定されてヒュージング・システム１００は固定される。
【００５３】
前記ヒュージング・モードが完了された後、本発明のヒュージング・システムを用いた自動利得制御システムがビデオ・レコーダー等のセットに適応される時の正常モードではセット信号SET は接地電圧に連結されるので、論理的にローが入力されてヒュージング回路３０のヒュージング素子はこれ以上ヒュージングされない。
【００５４】
図４でのヒュージング素子がヒュージング・モードの時にヒュージングされたなら、第１ノード(NODE)A の電圧は第３ノードより大きいので、比較器３３の出力である第１ヒュージング結果信号FADJ11はロー論理値を出力して、ヒュージング素子がヒュージングされないと第１ノードＡはセット信号SET に入力されるロー論理値を持つようになるので、第１ノードＡの電圧は第３ノードＣの電圧より低い電圧を持つようになって比較器３３の出力である第１ヒュージング結果信号FADJ11にハイ論理値を出力する。
【００５５】
従って、スイッチング制御信号ADJ11 〜ADJ1n はヒュージング回路３０の出力であるヒュージング結果信号FADJ11〜FADJ1nを選択して電圧可変回路２５０は自動利得制御回路の電圧制御増幅器が最適の利得を持つ電圧V0を出力して自動利得制御回路の増幅器２３０の入力段に入力されて正常モードの時に自動利得制御回路は映像信号入力に対して、いつも最適の映像信号出力を持っているのである。
【００５６】
【発明の効果】
以上説明したように、第１の発明のヒュージング・システムを用いた自動利得制御システムは、一定電流を流すと溶ける多数のヒュージング素子を有して、入力されたデータに従い前記多数のヒュージング素子のヒュージング可否を決定するヒュージング素子がヒュージングされるとロー論理値を持ち、ヒュージングされないとハイ論理値を持つ多数のスイッチング制御信号を出力するヒュージングシステムと、前記電圧制御増幅器の入力差を制御する為に前記スイッチング制御信号に従って、電流の大きさが変化されることによって可変される電圧を出力する電圧可変手段とを具備するので、ビデオ・カセット・レコーダーの製造時間が長くなるのを防止できるとともに、製造原価の高くなるのを防止でき、ＶＴＲに適用して生産する場合に可変抵抗を利用する再調整や不必要な生産人員の減少を図ることができる。
【００５７】
第２の発明は、前記ヒュージング・システムは、アドレスとデータより構成されたシリアルデータ信号、クロック信号及びセット信号を受信し、前記セット信号がハイである時はシリアルデータ信号のデータに従い前記自動利得制御信号を出力して最適のデータを検索し、前記最適のデータをシリアルデータ信号としてヒュージング素子のヒュージング可否を決定する多数のヒュージング選択信号を出力して、前記セット信号がロー論理値である時はヒュージング素子のヒュージング結果を前記スイッチング制御信号で出力する論理調整手段と、前記セット信号がハイ論理値である時は前記多数のヒュージング選択信号に従って多数のヒュージング素子のヒュージング可否が決定されたヒュージング結果信号を前記論理調整手段に出力するヒュージング回路とを具備したので、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【００５８】
第３の発明は、前記ヒュージング・システムは、外部の入力信号が雑音か低い電圧レベルを有するために前記論理調整手段が駆動不可の場合、当該雑音を取外すか低い電圧レベルを高い電圧レベルに上昇させる調整モード・インターフェース手段を更に具備したので、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【００５９】
第４の発明は、前記論理調整手段は、前記クラック信号に従い順次的に入力されるシリアルデータ信号を受信して並列で出力するデータ貯蔵手段と、前記データ貯蔵手段に貯蔵されたアドレスを受信して調整モード・イネーブル信号及びヒュージング・モード・イネーブル信号を出力するアドレス・デコーダー手段と、前記調整モード・イネーブル信号及びヒュージング・モード・イネーブル信号が活性化になる時にイネーブルされ、前記データ貯蔵手段に貯蔵されたデータを受信し、これをラッチする第１ラッチ手段と、前記ヒュージング・モード・イネーブル信号が活性化になる時にイネーブルされ、前記第１ラッチ手段にラッチされたデータを受信し、これをラッチして前記ヒュージング選択信号を出力して、ヒュージング・モード・イネーブル信号が非活性化になる時は全てがハイ論理値のヒュージング選択信号を出力する第２ラッチ手段と、前記セット信号がハイ論理値であり前記調整モード・イネーブル信号が活性化になる時は前記第１ラッチ手段にラッチされたデータを選択して、前記セット信号がロー論理値である時は前記ヒュージング結果信号を選択して前記スイッチング制御信号を出力するデータ選択手段とを具備したので、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【００６０】
第５の発明は、前記ヒュージング回路は、前記セット信号がハイ論理値で前記ヒュージング選択信号がハイ論理値である時、ヒュージング素子はヒュージングにならないで、前記セット信号がハイ論理値で前記ヒュージング選択信号がロー論理値である時、ヒュージング素子はヒュージングさせるヒュージング・イネーブル手段と、前記セット信号がロー論理値である時、ヒュージング素子がヒュージングされるとロー論理値を持ち、ヒュージング素子がヒュージングされない場合にハイ論理値を持つヒュージング結果信号を出力する比較器とを具備したので、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【００６１】
第６の発明は、前記電圧可変手段は、前記スイッチング制御信号に従い電流の大きさが変化される電流変化手段と、前記電流変化に従って可変される電圧を出力する電流ー電圧変換手段とを具備したので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６２】
第７の発明は、前記電流変化手段は、電源供給端子に連結されて一定電流を流す多数の電流源等と、前記電流源等とそれぞれ連結されて前記スイッチング制御信号がロー論理値である時はオンになり、ハイ論理値である時はオフになる多数のスイッチング手段とを具備したので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６３】
第８の発明は、前記スイッチング手段はPーMOS トランジスタにより構成され、前記PーMOS トランジスタのゲートは前記スイッチング制御信号に連結され、前記PーMOS トランジスタのソースは前記電流源とそれぞれ連結され、前記PーMOS トランジスタのドレインは全て共通に連結されるので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６４】
第９の発明は、前記電流ー電圧変換手段は、第１、第２バイポーラートランジスタより構成されて第１バイポーラートランジスタに流れる電流と同様であるか、第１バイポーラートランジスタに流れる電流の一定比程第２バイポーラートランジスタに流れるようにする第１ミロー回路と、第１、第２PーMOS トランジスタ、第１抵抗より構成されて第１PーMOS トランジスタに流れる電流と同じ電流が第２PーMOS トランジスタに流れるようにして前記第２PーMOS トランジスタに流れる電流に従って電圧を出力する第２ミロー回路と、前記第２ミロー回路に電流を供給する電流源とを具備したので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６５】
第１０の発明は、前記電流ー電圧変換手段は前記第２ミロー回路の出力電圧が外部から印加した第１バイオス電圧より大きい電圧を有する電圧シフトを更に具備したので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６６】
第１１の発明は、前記第１バイポーラートランジスタのベースとコレクターは前記電流変化手段の出力と連結されて、前記第２バイポーラートランジスタのベースは前記第１バイポーラートランジスタのベースに連結されて、前記第１バイポーラートランジスタのエミッタは第２抵抗の一つの端子に連結されて、前記第２バイポーラートランジスタのエミッタは第３抵抗の一つの端子に連結されて、前記第２、第３抵抗の他の端子は接地端子に連結されて、第２バイポーラートランジスタのコレクターは前記第１電流源に連結されるので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６７】
第１２の発明は、前記第１、第２PーMOS トランジスタのソースは電源供給に連結されて、前記第１PーMOS トランジスタのゲートとドレインは前記第２PーMOS トランジスタのゲートに連結されて、前記第２PーMOS トランジスタのドレインは前記第１抵抗の一つの端子に連結されるので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６８】
第１３の発明は、前記電圧シフトは第３、第４バイポーラートランジスタより構成され、前記第３バイポーラートランジスタのベースは前記第１バイオス電圧が印加されて、コレクターは前記第１PーMOS トランジスタのドレインに連結されて、前記第４バイポーラートランジスタのベースとコレクターは前記第１抵抗の他の端子に連結されて、前記第３、第４バイポーラートランジスタのエミッタは共通に連結され前記電流源に連結されるので、自動利得制御回路の電圧制御増幅器の利得が最適になるようにする最適の入力データが探索できる。
【００６９】
第１４の発明は、シリアルデータ信号に従って電流の大きさを変化させ、その変化に従って可変される電圧によって前記電圧制御増幅器の入力差を調整して前記電圧制御増幅器の利得が最適になるようにする最適の入力データを検索する為の調整モード手段と、一定電流を流すと溶ける多数のヒュージング素子を有して、前記最適の入力データがロー論理値である時は前記ヒュージング素子がヒュージングされ、前記最適の入力データがハイ論理値である時はヒュージングされずに前記多数のヒュージング素子のヒュージング可否を決定するヒュージング・モード手段と、前記ヒュージング・モード手段によってヒュージング素子がヒュージングされるとロー論理値を持ち、ヒュージングされないとハイ論理値を持つ固定された信号に従って前記電圧制御増幅器の利得がいつも最適になるようにする正常モード手段とを具備したので、ビデオ・カセット・レコーダーの製造時間が長くなるのを防止できるとともに、製造原価の高くなるのを防止でき、ＶＴＲに適用して生産する場合に可変抵抗を利用する再調整や不必要な生産人員の減少を図ることができる。
【００７０】
第１５の発明は、前記調整モード手段は、シリアルデータ信号を受信して並列で出力するデータ貯蔵手段と、セット信号を受信してセット信号がハイ論理値である時は前記データ貯蔵手段に貯蔵されたデータを選択し、それに従って変化される第１スイッチング制御信号を出力するデータ選択手段と、前記第１スイッチング制御信号に従って電流の大きさが変化されて、これに従って可変される電圧を出力して前記増幅器の入力差を変化させる電圧可変手段とを具備したので、自動利得制御回路の電圧制御増幅器の利得が最適の状態にできる。
【図面の簡単な説明】
【図１】本発明のヒュージング・システムを利用した自動利得制御システムのブロック・ダイアグラムである。
【図２】本発明のヒュージング・システムを利用した自動利得制御システムの論理調整回路のブロック・ダイアグラムである。
【図３】ヒュージング・システムを利用したヒュージング回路図のブロック・ダイアグラムである。
【図４】ヒュージング回路図のヒュージング回路３０の詳細図である。
【図５】自動利得制御回路のブロック・ダイアグラムである。
【図６】自動利得制御回路の電圧可変回路である。
【符号の説明】
１０  調整モード・インターフェース
２０  論理調整回路
２１  データ貯蔵回路
２２  アドレス・デコーダー回路
２３  第１ラッチ回路
２４  第２ラッチ回路
２５  データ選択回路
３０  ヒュージング回路
１００  ヒュージング・システム
２００  自動利得制御回路
２１０  電圧制御増幅器
２２０  自動利得制御フィルター
２３０  増幅器
２４０  自動利得制御検出器
２５０  電圧可変回路
２５１  電流変化回路
２５２  電流ー電圧変換回路
２５３  第１ミロー回路
２５４  第２ミロー回路
２５５  電圧シフタ
AJEN  調整モード・イネーブル信号
CK  クラック入力信号
D   シリアル・データ信号
SET   セット信号
ADJ11 〜ADJ1n   スイッチング制御信号
CADJ11〜CADJ1n  ヒュージング選択信号
FADJ11〜FADJ1n  ヒュージング結果信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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