(57)【特許請求の範囲】
【請求項１】
ゲートに第１の入力電圧が供給されるイントリンシック型の第１チャネルの第１のＭＯＳトランジスタ、ゲートに第２の入力電圧が供給されるイントリンシック型の第１チャネルの第２のＭＯＳトランジスタ、ソースに第１の電源電圧が供給され、ゲートとドレインが前記第１のＭＯＳトランジスタのドレインに接続された第２チャネルの第３のＭＯＳトランジスタ、ソースに前記第１の電源電圧が供給され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２ＭＯＳトランジスタのドレインに接続され、このドレインの電圧が出力電圧となる第２チャネルの第４のＭＯＳトランジスタ、及び一端が前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのソースに接続され、他端に第２の電源電圧が供給され、前記第１、第２、第３、及び第４のＭＯＳトランジスタが弱反転領域で動作する電流を出力する定電流源を備えた差動増幅器と、
ソースに前記第１の電源電圧が供給され、ゲートに前記差動増幅器の出力電圧が供給され、ドレインから基準電圧を出力する第２チャネルの第５のＭＯＳトランジスタと、
一端が前記第５のＭＯＳトランジスタのドレインに接続された第１の抵抗と、
アノードが前記第１の抵抗の他端に接続され、カソードに前記第２の電源電圧が供給され、前記アノードにおける電圧が前記第２の入力電圧として前記第２のＭＯＳトランジスタのゲートに供給される第１のダイオードと、
一端が前記第５のＭＯＳトランジスタのドレインに接続された第２の抵抗と、
一端が前記第２の抵抗の他端に接続され、この一端における電圧が前記第１の入力電圧として前記第１のＭＯＳトランジスタのゲートに供給される第３の抵抗と、
アノードが前記第３の抵抗の他端に接続され、カソードに前記第２の電源電圧が供給される第２のダイオードと
を具備したことを特徴とする基準電圧発生回路。
【請求項２】
前記定電流源は、
ソースに前記第１の電源電圧が供給される第２チャネルの第６のＭＯＳトランジスタと、
ゲートとドレインが前記第６のＭＯＳトランジスタのドレインに接続されたイントリンシック型の第１チャネルの第７のＭＯＳトランジスタと、
アノードが前記第７のＭＯＳトランジスタのソースに接続され、カソードに前記第２の電源電圧が供給される第３のダイオードと、
ソースに第１の電源電圧が供給され、ゲートとドレインが前記第６のＭＯＳトランジスタのゲートに接続された第２チャネルの第８のＭＯＳトランジスタと、
ドレインが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートが前記第７のＭＯＳトランジスタのゲートに接続されたイントリンシック型の第１チャネルの第９のＭＯＳトランジスタと、
一端が前記第９のＭＯＳトランジスタのソースに接続され、他端に前記第２の電源電圧が供給される第４の抵抗と、
ソースに前記第１の電源電圧が供給され、ゲートが前記第８のＭＯＳトランジスタのゲートに接続された第２チャネルの第１０のＭＯＳトランジスタと、
ゲートとドレインが前記第１０のＭＯＳトランジスタのドレインに接続され、ソースに前記第２の電源電圧が供給される第１チャネルの第１１のＭＯＳトランジスタと、
ドレインが前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのソースに接続され、ゲートが前記第１１のＭＯＳトランジスタのゲートに接続され、ソースに前記第２の電源電圧が供給される第１チャネルの第１２のＭＯＳトランジスタと
を具備することを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記第１の電源電圧は、入力端子に電源の出力電圧が供給されるローパスフィルタの出力端子における電圧であることを特徴とする請求項１記載の基準電圧発生回路。
【請求項４】
前記ローパスフィルタは、一端が前記入力端子に接続され、他端が前記出力端子に接続された第５の抵抗と、一端が前記出力端子に接続され、他端が前記第２の電源電圧に接続されたキャパシタとを具備することを特徴とする請求項３記載の基準電圧発生回路。
【請求項５】
前記第５の抵抗は、第１導電型のウェルの表面に形成された第２導電型の領域に設けられ、この第１導電型のウェルは、第１導電型の基板内に形成された第２導電型のウェル内に形成され、前記第１導電型のウェル、前記第２導電型のウェル及び前記第１導電型の基板は前記第２の電源電圧に接続されていることを特徴とする請求項４記載の基準電圧発生回路。
【請求項６】
前記キャパシタは、前記第２の電源電圧に接続されたウェルと、前記ウェルの表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とにより構成されることを特徴とする請求項４記載の基準電圧発生回路。
【請求項７】
前記各ＭＯＳトランジスタのソース、ドレインまたはゲートに接続された配線、前記各抵抗に接続された配線、前記各ダイオードに接続された配線よりなる配線群の中で、前記第１及び第２の電源電圧が供給されていない配線の少なくとも一部の両側に、前記第２の電源電圧が供給される配線が設けられていることを特徴とする請求項１乃至３のいずれか１項記載の基準電圧発生回路。
【請求項８】
前記各ＭＯＳトランジスタのソース、ドレインまたはゲートに接続された配線、前記各抵抗に接続された配線、前記各ダイオードに接続された配線よりなる配線群の中で、前記第１及び第２の電源電圧が供給されていない配線が、前記第１の電源電圧が供給される電源線と交差する箇所では、前記電源線とこの交差する配線の間に、前記第２の電源電圧が供給される配線が設けられていることを特徴とする請求項１乃至３のいずれか１項記載の基準電圧発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動増幅器を用いた基準電圧発生回路に係り、特に低電源電圧化、低消費電力化に適した基準電圧発生回路に関する。
【０００２】
【従来の技術】
従来の差動増幅器の動作を簡単に説明する。
【０００３】
図３０は、カレントミラー回路を使用した従来の差動増幅器の一例を示す。この差動増幅器は、ｎチャネルＭＯＳトランジスタＭＮ１、ＭＮ２とｐチャネルＭＯＳトランジスタＭＰ１、ＭＰ２とにより構成される。トランジスタＭＮ１のゲートには第１の入力電圧ＶＩＮ１が供給され、トランジスタＭＮ１のソースは接地される。トランジスタＭＮ１のドレインは、トランジスタＭＰ１のドレイン、トランジスタＭＰ１のゲート及びトランジスタＭＰ２のゲートに接続されている。この接続点Ｎ１における電位をＶＮ１と呼ぶことにする。トランジスタＭＰ１及びトランジスタＭＰ２のソースには例えば電源電圧が供給される。トランジスタＭＮ２のゲートには第２の入力電圧ＶＩＮ２が供給され、トランジスタＭＮ２のソースは接地されている。トランジスタＭＰ２のドレインとトランジスタＭＮ２のドレインの接続点は出力端子となり、出力電圧ＶＯＵＴを出力する。
【０００４】
この差動増幅器は、入力電圧ＶＩＮ１と入力電圧ＶＩＮ２間の電位差を検知し、それに応じた出力電圧ＶＯＵＴを出力する。
【０００５】
例えば、電圧ＶＩＮ１が電圧ＶＩＮ２よりも大きい場合、トランジスタＭＮ１の駆動能力は、トランジスタＭＮ２の駆動能力よりも大きくなる。その結果、電位ＶＮ１は出力電圧ＶＯＵＴよりも小さくなる。このときの出力電圧ＶＯＵＴをＶＯＵＴＬと呼ぶことにする。
【０００６】
また、電圧ＶＩＮ１が電圧ＶＩＮ２よりも小さい場合、電位ＶＮ１は出力電圧ＶＯＵＴより大きくなる。このときの出力電圧ＶＯＵＴをＶＯＵＴＨと呼ぶことにする。
【０００７】
また、この差動増幅器の増幅度Ａは、
Ａ＝｜ＶＯＵＴＨ−ＶＯＵＴＬ｜／｜ＶＩＮ１−ＶＩＮ２｜
により定義される。
【０００８】
【発明が解決しようとする課題】
ここで、ｎチャネルＭＯＳトランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性を考える。図３１は、ｎチャネルＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す。図３１に示すように、トランジスタの動作領域は、ゲート電圧Ｖｇがしきい値電圧ＶＴよりも大きい領域である強反転領域と、ゲート電圧Ｖｇがしきい値電圧ＶＴよりも小さい領域である弱反転領域の２つに分けることができる。強反転領域におけるゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化量は、弱反転領域におけるそれよりも小さい。
【０００９】
従来の差動増幅器では、トランジスタはもっぱら強反転領域で使用されている。そのため、差動増幅器の増幅度は小さく、入力電圧の振幅が微小である場合に十分に増幅できないという問題がある。
【００１０】
また、高速動作を要しない差動増幅回路において、トランジスタを強反転領域で動作させると、消費電力が増加してしまう。
【００１１】
このように、強反転領域で動作する差動増幅器は、増幅度が小さく、消費電力が大きいため、特に精度を要求されるような差動増幅器が内部に含まれているような半導体集積回路、例えばバンドギャップレファレンス（Band Gap Reference）回路に用いることは困難であった。
【００１２】
本発明は、上記課題に鑑みてなされたもので、低電源電圧で動作し、消費電力が低く、増幅度が大きい差動増幅器を用いた基準電圧発生回路を実現することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明の基準電圧発生回路は、ゲートに第１の入力電圧が供給されるイントリンシック型の第１チャネルの第１のＭＯＳトランジスタ、ゲートに第２の入力電圧が供給されるイントリンシック型の第１チャネルの第２のＭＯＳトランジスタ、ソースに第１の電源電圧が供給され、ゲートとドレインが前記第１のＭＯＳトランジスタのドレインに接続された第２チャネルの第３のＭＯＳトランジスタ、ソースに前記第１の電源電圧が供給され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２ＭＯＳトランジスタのドレインに接続され、このドレインの電圧が出力電圧となる第２チャネルの第４のＭＯＳトランジスタ、及び一端が前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのソースに接続され、他端に第２の電源電圧が供給され、前記第１、第２、第３、及び第４のＭＯＳトランジスタが弱反転領域で動作する電流を出力する定電流源を備えた差動増幅器と、ソースに前記第１の電源電圧が供給され、ゲートに前記差動増幅器の出力電圧が供給され、ドレインから基準電圧を出力する第２チャネルの第５のＭＯＳトランジスタと、一端が前記第５のＭＯＳトランジスタのドレインに接続された第１の抵抗と、アノードが前記第１の抵抗の他端に接続され、カソードに前記第２の電源電圧が供給され、前記アノードにおける電圧が前記第２の入力電圧として前記第２のＭＯＳトランジスタのゲートに供給される第１のダイオードと、一端が前記第５のＭＯＳトランジスタのドレインに接続された第２の抵抗と、一端が前記第２の抵抗の他端に接続され、この一端における電圧が前記第１の入力電圧として前記第１のＭＯＳトランジスタのゲートに供給される第３の抵抗と、アノードが前記第３の抵抗の他端に接続され、カソードに前記第２の電源電圧が供給される第２のダイオードとを具備している。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２２】
図１は、本発明の第１の実施の形態を示す。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【００２３】
図１に示した、カレントミラー回路を使用した差動増幅器は、差動対としての２個のｎチャネルＭＯＳトランジスタ２、４、負荷トランジスタ対でありカレントミラー回路を構成する２個のｐチャネルＭＯＳトランジスタ１、３、及び定電流源５により構成される。トランジスタ２のゲートには第１の入力電圧ＶＩＮ１が供給され、トランジスタ２のソースは定電流源５の第１の端子に接続される。定電流源５の第１の端子はトランジスタ４のソースにも接続されている。この接続点をＮ２と呼ぶ。定電流源５の第２の端子は接地されている。トランジスタ２のドレインは、トランジスタ１のドレイン、トランジスタ１のゲート及びトランジスタ３のゲートに接続されている。この接続点Ｎ１における電位をＶＮ１と呼ぶことにする。トランジスタ１のソース及びトランジスタ３のソースには電源電圧Ｖccが供給される。トランジスタ４のゲートには第２の入力電圧ＶＩＮ２が供給され、トランジスタ４のドレインはトランジスタ３のドレインに接続される。トランジスタ３のドレインとトランジスタ４のドレインの接続点は出力端子となり、出力電圧ＶＯＵＴを出力する。
【００２４】
この回路では、トランジスタ１ないし４は弱反転領域で動作するように設定されている。この設定の方法を以下に説明する。
【００２５】
図２（ａ）は、ｎチャネルトランジスタのＶｇ−Ｉｄ特性の実測値を示す。このトランジスタのドレインに４．０Ｖが印加され常温で測定されたもので、ゲート幅及びゲート長はそれぞれ２０μｍ、４μｍであり、ゲート酸化膜厚は１２ｎｍである。
【００２６】
一方、図２（ｂ）は、ｐチャネルトランジスタのＶｇ−Ｉｄ特性の実測値を示す。このトランジスタのドレインに−４．０Ｖが印加され常温で測定されたもので、ゲート幅及びゲート長はそれぞれ２０μｍ、４μｍであり、ゲート酸化膜厚は１２ｎｍである。
【００２７】
なお、ここでは本発明で用いられるトランジスタとしてゲート絶縁膜が酸化膜であるＭＯＳトランジスタの場合を示したが、窒化膜や酸窒化膜あるいは酸化膜とこれらの積層膜をゲート絶縁膜としても差し支えなく、本発明におけるＭＯＳトランジスタは、ゲート絶縁膜が酸化膜であるものに何等限定されるものではない。
【００２８】
図２に示したグラフでは、ｎチャネルトランジスタの場合、Ｖｇ＝０．２Ｖ〜０．５Ｖの範囲が弱反転領域であり、ｐチャネルトランジスタの場合、Ｖｇ＝−０．３Ｖ〜−０．８Ｖの範囲が弱反転領域となっている。このトランジスタのＳ係数は、約１００ｍＶ／Ｄｅｃａｄｅである。
【００２９】
よって、このようなトランジスタを用いる場合は、定電流源５の電流値Ｉを例えば１００ｎＡに設定すれば、トランジスタ１ないし４は弱反転領域で動作することになる。なお、電流源５の電流値Ｉは、１００ｎＡに限られるものではなく、トランジスタ１ないし４が弱反転領域で動作するような値、例えば１００ｐＡ〜１００ｎＡのオーダーであればよい。
【００３０】
図３０に示したような従来の差動増幅器では、感度を上げるために、ｎチャネルトランジスタＭＮ１、ＭＮ２を５極管動作させ、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化量を大きくしていた。すなわち、
Ｉｄ  ∝  （Ｖｇ−Ｖｓ−ＶＴ）2   …  １
となる。ここで、Ｖｓはソース電位、ＶＴはしきい値電圧である。
【００３１】
これに対し、本実施例ではトランジスタは弱反転領域で動作しているため、
Ｉｄ  ∝  ｅｘｐ（α・Ｖｇ／Ｓ）    …  ２
となる。ここで、αは定数、ＳはＳ係数である。
【００３２】
このように、本実施の形態では、ＭＯＳトランジスタのすべてについて、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化量が大きくなる。その結果、差動増幅器の増幅度を例えば１０００程度に大きくすることが可能となる。例えば、１ｍＶの入力電圧差を１Ｖ以上に拡大することができる。
【００３３】
その結果、増幅段数は１段で済むようになるため、回路構成が簡単になり、回路面積を縮小し、回路の交流動作を高速にし、回路解析を容易にすることが可能となる。
【００３４】
また、差動増幅器を構成するＭＯＳトランジスタは弱反転領域で動作するため、消費電力を小さくすることができる。
【００３５】
図３は、本発明の第２の実施の形態を示す。
【００３６】
図３に示した回路では、図１に示した実施の形態の定電流源５に代えて定電流源１１及びトランジスタ１２〜１５よりなる回路が用いられている。その他の構成要素は図１に示した回路と同様である。
【００３７】
定電流源１１の一端は接地され、その他端はｐチャネルＭＯＳトランジスタ１２のゲート及びドレインとｐチャネルＭＯＳトランジスタ１３のゲートに接続される。トランジスタ１２、１３のソースには電源電圧Ｖccが供給される。トランジスタ１３のドレインは、ｎチャネルＭＯＳトランジスタ１４のゲート及びドレインと、ｎチャネルＭＯＳトランジスタ１５のゲートに接続される。トランジスタ１４のソースは接地される。トランジスタ１５のドレインはｎチャネルＭＯＳトランジスタ２，４のソースに接続され、トランジスタ１５のソースは接地される。トランジスタ１５のゲートに供給される電圧をＢＩＡＳと呼ぶ。
【００３８】
この回路において、トランジスタ１乃至４が弱反転領域で動作するように、トランジスタ１５のドレイン電流が設定されている。
【００３９】
その結果、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００４０】
図４は、本発明の第３の実施の形態を示す。
【００４１】
図４に示した回路では、図１に示した実施の形態の定電流源５に代えて定電流源１６及びトランジスタ１７、１８よりなる回路が用いられている。その他の構成要素は図１に示した回路と同様である。
【００４２】
定電流源１６の一端に電源電圧Ｖccが供給され、その他端はＮチャネルＭＯＳトランジスタ１７のゲート及びドレインとＮチャネルＭＯＳトランジスタ１８のゲートに接続される。トランジスタ１７のソースは接地される。トランジスタ１８のドレインはｎチャネルＭＯＳトランジスタ２，４のソースに接続され、トランジスタ１８のソースは接地される。トランジスタ１８のゲートに供給される電圧をＢＩＡＳと呼ぶ。
【００４３】
この回路において、トランジスタ１８のドレイン電流は、トランジスタ１乃至４が弱反転領域で動作するように設定されている。
【００４４】
その結果、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００４５】
図５は、本発明の第４の実施の形態を示す。
【００４６】
図５に示した回路では、図１に示した実施の形態の定電流源５に代えて、定電流を発生するためのウィルソン型カレントミラー回路が用いられている。その他の構成要素は図１に示した回路と同様である。
【００４７】
図５に示すように、ｐチャネルＭＯＳトランジスタ２１のソースに電源電圧Ｖccが供給される。トランジスタ２１のゲートは、ｐチャネルＭＯＳトランジスタ２４のゲート及びドレインと、ｐチャネルＭＯＳトランジスタ２７のゲートと、ｎチャネルＭＯＳトランジスタ２５のドレインに接続される。トランジスタ２４のソースには電源電圧Ｖccが供給される。トランジスタ２１のドレインは、ｎチャネルＭＯＳトランジスタ２２のドレイン及びゲートと、ｎチャネルＭＯＳトランジスタ２５のゲートに接続される。トランジスタ２２のソースはダイオード２３のアノードに接続され、ダイオード２３のカソードは接地される。ダイオード２３のアノード・カソード間の電圧降下をＶｆとする。トランジスタ２５のソースは抵抗２６の一端に接続され、抵抗２６の他端は接地される。抵抗２６の抵抗値をＲとする。トランジスタ２７のソースには、電源電圧Ｖccが供給される。トランジスタ２７のドレインは、ｎチャネルＭＯＳトランジスタ２８のゲート及びドレインと、ｎチャネルＭＯＳトランジスタ２９のゲートに接続される。トランジスタ２８のソースは、接地されている。トランジスタ２９のドレインは、ｎチャネルＭＯＳトランジスタ２、４のソースに接続され、トランジスタ２９のソースは接地されている。トランジスタ２９のゲートに供給される電圧をＢＩＡＳと呼ぶ。
【００４８】
このウィルソン型カレントミラー回路において、抵抗２６を流れる電流値ＩはＶｆ／Ｒにより定められる。従って、抵抗Ｒの値を適切に設定して、トランジスタ２９のドレイン電流値をトランジスタ１乃至４が弱反転領域で動作するように設定する。
【００４９】
このように、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。また、ウィルソン型カレントミラー回路はＣＭＯＳプロセスを用いて簡単に作成できるので、定電流源を半導体集積回路に容易に搭載することができる。また、プロセスばらつきが生じてもダイオードのＶｆはほとんどばらつかないので、定電流源の出力電流は抵抗のばらつきの影響しか受けない。その結果、定電流源の出力電流のばらつきを小さくできる。
【００５０】
図６は、本発明の第５の実施の形態を示す。
【００５１】
図６に示した回路は、図５に示した回路からｐチャネルＭＯＳトランジスタ２７及びｎチャネルＭＯＳトランジスタ２８を取り除いたものであり、ｎチャネルＭＯＳトランジスタ２９のゲートは、ｎチャネルＭＯＳトランジスタ２５のゲートに接続されている。それ以外は、図５に示した回路と同様である。
【００５２】
このウィルソン型カレントミラー回路の抵抗２６を流れる電流値はＶｆ／Ｒにより定められる。よって、抵抗２６の抵抗値Ｒを設定して、トランジスタ２９のドレイン電流を適切に調整し、トランジスタ１乃至４が弱反転領域で動作するようにする。
【００５３】
その結果、本実施の形態では、第４の実施の形態と同様の効果を得ることができる。
【００５４】
図７は、本発明の第６の実施の形態を示す。
【００５５】
図７に示すように、定電流源３５の一端には電源電圧Ｖccが供給され、その他端はｐチャネルＭＯＳトランジスタ３１のソース及びｐチャネルＭＯＳトランジスタ３３のソースに接続される。トランジスタ３１のゲートに第１の入力電圧ＶＩＮ１が供給され、トランジスタ３１のドレインはｎチャネルＭＯＳトランジスタ３２のドレイン及びゲートと、ｎチャネルＭＯＳトランジスタ３４のゲートに接続される。トランジスタ３２のソースは接地される。ｐチャネルＭＯＳトランジスタ３３のソースは定電流源３５の他端に接続され、トランジスタ３３のゲートには第２の入力電圧ＶＩＮ２が供給される。トランジスタ３３のドレインは、ｎチャネルＭＯＳトランジスタ３４のドレインに接続され、この接続点は出力電圧ＶＯＵＴを出力する。トランジスタ３４のソースは接地されている。
【００５６】
すなわち、この図７の実施の形態の差動増幅器は、前記図１のものとｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを入れ替えて構成することにより、ｐチャネルＭＯＳトランジスタ３１、３３のゲートに入力電圧を供給するようにしたものである。
【００５７】
この回路において、トランジスタ３１ないし３４が弱反転領域で動作するように、定電流源３５の出力電流が設定されている。
【００５８】
その結果、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００５９】
図８は、本発明の第７の実施の形態を示す。
【００６０】
図８に示した回路では、図７に示した実施の形態の定電流源３５に代えて定電流源３６及びトランジスタ３７、３８よりなる回路が用いられている。その他の構成要素は図７に示した回路と同様である。
【００６１】
定電流源３６の一端は接地され、定電流源３６の他端はｐチャネルＭＯＳトランジスタ３７のゲート及びドレインとｐチャネルＭＯＳトランジスタ３８のゲートに接続される。トランジスタ３７、３８のソースには電源電圧Ｖccが供給される。トランジスタ３８のゲートに供給される電圧をＢＩＡＳと呼ぶ。トランジスタ３８のドレインは、ｐチャネルＭＯＳトランジスタ３１のソース及びｐチャネルＭＯＳトランジスタ３３のソースに接続される。
【００６２】
この回路において、トランジスタ３１乃至３４が弱反転領域で動作するように、トランジスタ３８のドレイン電流が設定されている。
【００６３】
その結果、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００６４】
図９は、本発明の第８の実施の形態を示す。
【００６５】
図９に示した回路では、図７に示した実施の形態の定電流源３５に代えて定電流源４１及びトランジスタ４２乃至４５よりなる回路が用いられている。その他の構成要素は図７に示した回路と同様である。
【００６６】
定電流源４１の一端には電源電圧Ｖccが供給される。定電流源４１の他端は、ｎチャネルＭＯＳトランジスタ４２のゲート及びドレインと、ｎチャネルＭＯＳトランジスタ４３のゲートに接続される。ｎチャネルＭＯＳトランジスタ４３のソースは接地されている。トランジスタ４３のドレインは、ｐチャネルＭＯＳトランジスタ４４のゲート及びドレインと、ｐチャネルＭＯＳトランジスタ４５のゲートに接続される。トランジスタ４５のゲートに供給される電圧をＢＩＡＳ
と呼ぶことにする。トランジスタ４４のソースには電源電圧Ｖccが供給される。トランジスタ４５のソースには電源電圧Ｖccが供給され、そのドレインはｐチャネルＭＯＳトランジスタ３１のソース及びｐチャネルＭＯＳトランジスタ３３のソースに接続されている。
【００６７】
この回路において、トランジスタ３１乃至３４が弱反転領域で動作するように、トランジスタ４５のドレイン電流が設定されている。
【００６８】
その結果、本実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００６９】
図１０は、本発明の第９の実施の形態を示す。
【００７０】
図１０に示した回路では、図７に示した実施の形態の定電流源３５に代えてウィルソン型カレントミラー回路が用いられている。その他の構成要素は図７に示した回路と同様である。
【００７１】
図７に示すように、ｐチャネルＭＯＳトランジスタ５１のソースに電源電圧Ｖccが供給される。トランジスタ５１のゲートは、ｐチャネルＭＯＳトランジスタ５４のゲート及びドレインと、ｐチャネルＭＯＳトランジスタ５７のゲートと、ｎチャネルＭＯＳトランジスタ５５のドレインに接続される。トランジスタ５４のソースには電源電圧Ｖccが供給される。トランジスタ５１のドレインは、ｎチャネルＭＯＳトランジスタ５２のドレイン及びゲートと、ｎチャネルＭＯＳトランジスタ５５のゲートに接続される。トランジスタ５２のソースはダイオード５３のアノードに接続され、ダイオード５３のカソードは接地される。ダイオード５３のアノード・カソード間の電圧降下をＶｆとする。トランジスタ５５のソースは抵抗５６の一端に接続され、抵抗５６の他端は接地される。抵抗５６の抵抗値をＲとする。トランジスタ５７のソースには、電源電圧Ｖccが供給される。トランジスタ５７のドレインは、ｎチャネルＭＯＳトランジスタ３１のソースとｎチャネルＭＯＳトランジスタ３３のソースに接続されている。トランジスタ５７のゲートに供給される電圧をＢＩＡＳと呼ぶことにする。
【００７２】
このウィルソン型カレントミラー回路において、抵抗５６を流れる電流値はＶｆ／Ｒにより定められる。よって、抵抗５６の抵抗値を調節して、トランジスタ３１乃至３４が弱反転領域で動作するようにトランジスタ５７のドレイン電流を設定する。
【００７３】
その結果、本実施の形態では、第４の実施の形態と同様の効果を得ることができる。
【００７４】
図１１は、本発明の第１０の実施の形態を示す。
【００７５】
図１１に示した回路は、図５に示した回路におけるダイオード２３をｎチャネルＭＯＳトランジスタ３０に代えたものである。
【００７６】
図１１に示すように、ｎチャネルＭＯＳトランジスタ３０のドレイン及びゲートは、ｎチャネルＭＯＳトランジスタ２２のソースに接続されている。ｎチャネルＭＯＳトランジスタ３０のソースは接地されている。その他の構成要素は、図５に示した回路と同一である。
【００７７】
このｎチャネルＭＯＳトランジスタ３０のしきい値をＶＴとすると、抵抗２６を流れる電流値はＶＴ／Ｒとなる。よって、抵抗２６の抵抗値を調節して、トランジスタ２９のドレイン電流をトランジスタ１乃至４が弱反転領域で動作するように設定する。
【００７８】
その結果、本実施の形態では、第５の実施の形態と同様の効果を得ることができる。
【００７９】
図１２は、本発明の第１１の実施の形態を示す。
【００８０】
図１２に示した回路は、図１１に示した回路のトランジスタ２１〜２５、３０及び抵抗２６により構成されるカレントミラー回路を、トランジスタ６１〜６４、抵抗６５よりなるカレントミラー回路に代えたものである。その他の構成要素は、図１１に示した回路と同一である。
【００８１】
ｐチャネルＭＯＳトランジスタ６１のソース及びｐチャネルＭＯＳトランジスタ６３のソースには電源電圧Ｖccが供給される。トランジスタ６１のゲートは、トランジスタ６３のゲート及びドレインと、ｎチャネルＭＯＳトランジスタ６４のドレインに接続され、さらにｐチャネルＭＯＳトランジスタ２７のゲートに接続される。トランジスタ６１のドレインは、トランジスタ６４のゲートとｎチャネルＭＯＳトランジスタ６２のドレインに接続される。トランジスタ６２のソースは接地される。トランジスタ６２のゲートは、トランジスタ６４のソースと抵抗６５の一端に接続される。抵抗６５の他端は接地される。
【００８２】
このｎチャネルＭＯＳトランジスタ６２のしきい値をＶＴとし、抵抗６５の抵抗値をＲとすると、抵抗６５を流れる電流値はＶＴ／Ｒとなる。よって、抵抗６５の抵抗値Ｒを調節して、トランジスタ１乃至４が弱反転領域で動作するようにトランジスタ２９のドレイン電流を設定する。
【００８３】
このように、本実施の形態では、第５の実施の形態と同様の効果を得ることができる。
【００８４】
図１３は、本発明の第１２の実施の形態を示す。
【００８５】
本実施の形態は、上述した実施の形態による差動増幅器を基準電圧発生回路であるバンドギャップレファレンス（Band Gap Reference）回路に応用したものである。特に、図１３に示した回路は、図５に示した差動増幅器をバンドギャップレファレンス回路に適用したものである。
【００８６】
差動増幅器において、ｎチャネルＭＯＳトランジスタ２のゲートには入力電圧ＶＢが供給され、ｎチャネルＭＯＳトランジスタ４のゲートには入力電圧ＶＡが供給されている。また、トランジスタ２９のゲートに供給される電圧をＢＧＲＢＩＡＳと呼ぶ。
【００８７】
差動増幅器におけるｐチャネルＭＯＳトランジスタ３のドレインとｎチャネルＭＯＳトランジスタ４のドレインとの接続点は、出力段としてのｐチャネルＭＯＳトランジスタ７１のゲートに接続される。トランジスタ７１のソースには電源電圧Ｖccが供給され、トランジスタ７１のドレインは、抵抗７２の一端及び抵抗７４の一端に接続される。抵抗７２の他端はダイオード７３のアノードに接続され、ダイオード７３のカソードは接地される。抵抗７４の他端は抵抗７５の一端に接続され、抵抗７５の他端はダイオード７６のアノードに接続され、ダイオード７６のカソードは接地される。抵抗７２の他端とダイオード７３のアノードとの接続点の電圧は入力電圧ＶＡであり、抵抗７４の他端の抵抗７５の一端との接続点の電圧は入力電圧ＶＢとなる。
【００８８】
トランジスタ７１のドレインと抵抗７２の一端及び抵抗７４の一端との接続点には基準電圧ＶＲＥＦの出力端子が設けられている。
【００８９】
ところで、図１４は基本的なバンドギャップレファレンス回路の回路図を示している。
【００９０】
差動増幅器８１の非反転入力端子と反転入力端子にはそれぞれ入力電圧ＶＡ、入力電圧ＶＢが供給され、差動増幅器８１の出力端子は抵抗８２、８４の一端に接続される。差動増幅器８１の出力電圧は基準電圧ＶＲＥＦとして使用される。抵抗８２の他端とダイオード８３のアノードは接続され、その接続点の電圧は入力電圧ＶＡとなる。ダイオード８３のカソードは接地される。抵抗８４の他端は抵抗８５の一端に接続され、その接続点の電圧は入力電圧ＶＢとなる。抵抗８５の他端はダイオード８６のアノードに接続され、ダイオード８６のカソードは接地される。
【００９１】
このようなバンドギャップレファレンス回路において、安定状態になり入力電圧ＶＡと入力電圧ＶＢが等しくなったとする。抵抗８５、抵抗８４、抵抗８２の抵抗値をそれぞれＲ１、Ｒ２、ＲＤとし、抵抗８４と抵抗８２を流れる電流値をそれぞれＩ１，Ｉ２とし、ダイオード８３における電圧降下をＶＦ１とする。
【００９２】
この場合、ＶＲＥＦ＝ＶＦ１＋Ｒ２・ＩＤとなる。この式を絶対温度Ｔで偏微分すると、
∂ＶＲＥＦ／∂Ｔ＝∂ＶＦ１／∂Ｔ
＋（Ｒ２／Ｒ１）・（ｋ／ｑ）ｌｎ（Ｉ１／Ｉ２）
…  ３
となる。ここで、ｋはボルツマン定数、ｑは電荷量である。
【００９３】
上記３式の右辺の第１項は、通常、−２ｍＶ／ｄｅｇである。バンドギャップレファレンス回路は、抵抗値Ｒ１、Ｒ２、ＲＤを適切に設定して、このダイオードのＶｆの温度変化を打ち消し、ＶＲＥＦの温度変化を０にするものである。
【００９４】
この差動増幅器を従来回路により構成すると、電圧ＶＡ，ＶＢの振幅が１ｍＶ程度と微小である場合、差動増幅器はこの１ｍＶの差を検知できない。その結果、基準電圧ＶＲＥＦを例えば１．２５Ｖ±５％である目標値内に収めることが困難になる。
【００９５】
これに対し、図１３に示した本実施の形態のように、本発明の差動増幅器を用いてバンドギャップレファレンス回路を構成すると、差動増幅器を構成するトランジスタ１乃至４は弱反転領域で動作するため、消費電力が小さくなるとともに、差動増幅器の増幅度は向上している。その結果、差動増幅器は１ｍＶ程度の入力電圧差を検知し、バンドギャップレファレンス回路の出力電圧ＶＲＥＦを高精度に制御することができる。
【００９６】
また、図１３において、ｎチャネルＭＯＳトランジスタ２、４、２２、２５を、ｐ型基板上に形成され、チャネル領域にチャネル形成用のイオン注入がなされていないイントリンシック型のｎチャネルＭＯＳトランジスタ（natural 又はnative型のＭＯＳトランジスタ）としてもよい。イントリンシック型ではチャネルイオン注入がなされないため、ＭＯＳトランジスタのしきい値のばらつきは、エンハンスメント型ＭＯＳトランジスタのしきい値のばらつきよりも小さい。その結果、トランジスタ２のしきい値とトランジスタ４のしきい値がほぼ等しくなり、バンドギャップレファレンス回路の出力電圧ＶＲＥＦのばらつきを低減することができる。
【００９７】
なお、図１３に示した実施の形態のバンドギャップレファレンス回路では、図５に示した差動増幅器を用いたが、それ以外の上述の差動増幅器を用いても同様の効果を得ることができる。
【００９８】
図１５は、本発明の第１３の実施の形態を示す。
【００９９】
本実施の形態は、図１３に示した実施の形態において、図５に示した差動増幅器の代わりに図１０に示した差動増幅器を用いたバンドギャップレファレンス回路である。
【０１００】
トランジスタ７１、抵抗７２、７４、７５、ダイオード７３、７６は図１３に示した実施の形態と同様に構成されている。
【０１０１】
図１０に示した差動増幅器におけるｐチャネルＭＯＳトランジスタ３３のドレインとｎチャネルＭＯＳトランジスタ３４のドレインとの接続点は、出力段としてのｐチャネルＭＯＳトランジスタ７１のゲートに接続される。ｐチャネルＭＯＳトランジスタ３３のゲートには入力電圧ＶＡが供給され、ｐチャネルＭＯＳトランジスタ３１のゲートには入力電圧ＶＢが供給される。
【０１０２】
ｐチャネルＭＯＳトランジスタ７１のドレインと抵抗７２、７４との接続点には、基準電圧ＶＲＥＦを出力するための出力端子が設けられている。また、トランジスタ５７のゲートに供給される電圧をＢＧＲＢＩＡＳと呼ぶ。
【０１０３】
本実施の形態では、図１３に示したバンドギャップレファレンス回路と同様の効果を得ることができる。
【０１０４】
図１６は、本発明の第１４の実施の形態によるバンドギャップレファレンス回路を示す。
【０１０５】
本実施の形態は、図１５に示した実施の形態において、定電流源用のｐチャネルＭＯＳトランジスタ５７の代わりに定電流源８７を設け、さらに差動増幅器内の差動対を構成する前記エンハンスメント型のｐチャネルＭＯＳトランジスタ３１、３３に代えてイントリンシック型のｐチャネルＭＯＳトランジスタ３１ａ、３３ａを設けると共に、差動増幅器におけるｐチャネルＭＯＳトランジスタ３３ａのドレインとｎチャネルＭＯＳトランジスタ３４のドレインとの接続点を前記ｐチャネルＭＯＳトランジスタ７１のゲートに直接接続する代わりに、定電流源８８とｎチャネルＭＯＳトランジスタ８９からなる反転増幅回路を介して前記ＭＯＳトランジスタ７１のゲートに接続するようにしている。なお、上記定電流源８８とＭＯＳトランジスタ８９からなる反転増幅回路を設けたことにより、ｐチャネルＭＯＳトランジスタ３１ａのゲートには入力電圧ＶＡが供給され、ｐチャネルＭＯＳトランジスタ３３ａのゲートには入力電圧ＶＢが供給されている。
【０１０６】
本実施の形態では、ＭＯＳトランジスタ３１ａ、３３ａとして、ｎ型基板上に形成され、チャネル領域にチャネル形成用のイオン注入がなされていないイントリンシック型のＭＯＳトランジスタ（natural 又はnative型のＭＯＳトランジスタ）を用いるようにしているので、これら各ＭＯＳトランジスタにおけるしきい値のばらつきは、エンハンスメント型ＭＯＳトランジスタのしきい値のばらつきよりも小さくなる。その結果、バンドギャップレファレンス回路の出力電圧ＶＲＥＦのばらつきを低減することができる。
【０１０７】
すなわち、本実施の形態では、ＭＯＳトランジスタ３１ａ、３３ａとしてイントリンシック型のＭＯＳトランジスタを用いるようにしているので、これら各ＭＯＳトランジスタにおけるしきい値のばらつきは、エンハンスメント型ＭＯＳトランジスタのしきい値のばらつきよりも小さくなり、この結果、出力電圧ＶＲＥＦのばらつきを低減することができる。
【０１０８】
例えば公知文献「IEEE TRANSACTION ON ELECTRON DEVICES. VOL.41,NO.11 NOVEMBER 1994 pp2216-2221，"Experimental Study of Threshold Voltage Fluctuation Due to Statistical Variation of Channel Dopant Number in MOSFET's" Tomohisa Mizuno et.al.」に記載されているように、ｐチャネル、ｎチャネルＭＯＳトランジスタ共に、しきい値ばらつきがゲート幅と実効チャネル長の積の平方根に反比例し、そのばらつきの原因としてｐチャネルＭＯＳトランジスタは９５％以上、ｎチャネルＭＯＳトランジスタは８５％以上がチャネルインプラの際のドーズ量ばらつきで決まると報告している。すなわち、しきい値ばらつきはチャネルインプラドーズ量ばらつきによってほとんど決まる。従って、ＭＯＳトランジスタ３１ａ、３３ａとして、チャネルインプラを行わないイントリンシック型のＭＯＳトランジスタを用いるようにすれば、しきい値ばらつきは実質上存在しなくなり、基準電圧ＶＲＥＦのばらつきも抑えられる。
【０１０９】
図１７は、本発明の第１５の実施の形態によるバンドギャップレファレンス回路を示す。
【０１１０】
本実施の形態は、図１６に示した実施の形態において、入力電圧ＶＡ、ＶＢがゲートに供給される前記ｐチャネルＭＯＳトランジスタ３１ａ、３３ａにイントリンシック型のＭＯＳトランジスタを用いると共に、両ＭＯＳトランジスタ３１ａ、３３ａの負荷ＭＯＳトランジスタ対であり、カレントミラー回路を構成する前記ｎチャネルＭＯＳトランジスタ３２、３４及び前記トランジスタ８９の代わりに、それぞれイントリンシック型のｎチャネルＭＯＳトランジスタ３２ａ、３４ａ、８９ａを用いるようにしたものである。
【０１１１】
すなわち、今日の電源電圧Ｖccの低電圧化により、トランジスタの加工ばらつきによるしきい値ばらつきが無視できなくなっている。カレントミラー回路は対称性がとれ、トランジスタ特性にばらつきがないことを前提に所望の電流比で電流を出力する。しかし、カレントミラー回路を構成するトランジスタのしきい値にばらつきがあると、両ゲート電圧が等しくない状態で動作が安定し、所望の電流比で電流を出力できなくなる。さらに、図１７の回路では、反転増幅回路で差動増幅器の出力を増幅するので、基準電圧ＶＲＥＦが偏った状態で安定することになる。
【０１１２】
いま、図１７において、抵抗７２、抵抗７４、抵抗７５の抵抗値をそれぞれＲＤ、Ｒ２、Ｒ１とし、抵抗７２と抵抗７５を流れる電流値をそれぞれＩ１，Ｉ２とし、ダイオード７３、７６における電圧降下をＶＦ１、ＶＦ２とし、仮に、図１７中の差動増幅器内のカレントミラー回路をエンハンスメント型のＭＯＳトランジスタを用いて構成した場合に、カレントミラー回路を構成する２個のＭＯＳトランジスタにしきい値ばらつきがあり、入力電圧ＶＡ、ＶＢにΔＶだけ電位差が生じているとすると、次の４、５式が成立する。
【０１１３】
ＶＦ１＋ΔＶ＝Ｒ１・Ｉ２＋ＶＦ２  …  ４
ＲＤ・Ｉ１＝Ｒ２・Ｉ２＋ΔＶ      …  ５
この場合、基準電圧ＶＲＥＦの値は次式で与えられる。
【０１１４】
0003940485.tif 000002
すなわち、しきい値にばらつきがあると、基準電圧ＶＲＥＦにこのしきい値ばらつきが反映されてしまう。
【０１１５】
しかし、本実施の形態では、カレントミラー回路を構成するＭＯＳトランジスタ３２ａ、３４ａ及びこのカレントミラー回路の出力でゲート制御されるＭＯＳトランジスタ８９ａとしてイントリンシック型のＭＯＳトランジスタを用いるようにしているので、これら各ＭＯＳトランジスタにおけるしきい値のばらつきは、エンハンスメント型ＭＯＳトランジスタのしきい値のばらつきよりも小さくなり、この結果、出力電圧ＶＲＥＦのばらつきのさらなる低減を図ることができる。
【０１１６】
図１８は、本発明の第１６の実施の形態によるバンドギャップレファレンス回路を示す。
【０１１７】
本実施の形態は、図１７に示した実施の形態において、定電流源８７、８８に代えて、前記図１０の実施の形態で示したものとほぼ同様の構成のウィルソン型カレントミラー回路が用いられている。その他の構成要素は図１７に示した回路と同様である。なお、前記ｐチャネルＭＯＳトランジスタ５１、５４、５７の代わりにそれぞれイントリンシック型のｎチャネルＭＯＳトランジスタ５１ａ、５４ａ、５７ａが用いられ、前記ｎチャネルＭＯＳトランジスタ５２、５５の代わりにそれぞれイントリンシック型のｎチャネルＭＯＳトランジスタ５２ａ、５５ａが用いられている。そして、ウィルソン型カレントミラー回路で発生される電流に比例した電流がイントリンシック型のｐチャネルＭＯＳトランジスタ５７ａを経由して差動増幅器に供給され、同様にウィルソン型カレントミラー回路で発生される電流に比例した電流がイントリンシック型のｐチャネルＭＯＳトランジスタ５９ａを経由して前記反転増幅回路のｎチャネルＭＯＳトランジスタ８９ａに供給される。
【０１１８】
なお、前記図１５ないし図１８の実施の形態では差動増幅器として、入力電圧ＶＡ、ＶＢをゲートに受けるトランジスタがｐチャネルのものである場合について説明したが、これに代わり、例えば前記図１に示すように入力電圧ＶＡ、ＶＢをゲートに受けるトランジスタがｎチャネルである差動増幅器を使用することもできる。なお、その場合にも入力電圧ＶＡ、ＶＢがゲートに供給される２つのＭＯＳトランジスタやカレントミラー回路を構成するトランジスタ対に、イントリンシック型のＭＯＳトランジスタが好適に使用される。
【０１１９】
図１９は、本発明の第１７の実施の形態によるバンドギャップレファレンス回路を示す。本実施の形態は前記のような差動増幅器を用いないで基準電圧ＶＲＥＦを発生させる回路例を示すものであり、前記図１５に示したＭＯＳトランジスタ５１、５２、５４、５５、ダイオード５３及び抵抗５６からなるウィルソン型カレントミラー回路に対応したＭＯＳトランジスタ５１ｂ、５２ｂ、５４ｂ、５５ｂ、ダイオード５３ｂ及び抵抗５６ｂからなる第１のウィルソン型カレントミラー回路ＷＣＭ１と、これらＭＯＳトランジスタ５１ｂ、５２ｂ、５４ｂ、５５ｂ、ダイオード５３ｂ及び抵抗５６ｂに対応したＭＯＳトランジスタ５１ｃ、５２ｃ、５４ｃ、５５ｃ、ダイオード５３ｃ及び抵抗５６ｃとこの抵抗５６ｃと接地電位との間に接続されたダイオード１５１からなる第２のウィルソン型カレントミラー回路ＷＣＭ２と、上記第１のウィルソン型カレントミラー回路ＷＣＭ１内のＭＯＳトランジスタ５１ｂ、５４ｂの両ゲートとゲートが共通に接続されソースに電源電圧Ｖccが供給されるｐチャネルＭＯＳトランジスタ１５２と、上記第２のウィルソン型カレントミラー回路ＷＣＭ２内のＭＯＳトランジスタ５１ｃ、５４ｃの両ゲートとゲートが共通に接続されソースに電源電圧Ｖccが供給され、ドレインが上記ｐチャネルＭＯＳトランジスタ１５２のドレインと共通に接続されるｐチャネルＭＯＳトランジスタ１５３と、上記両ｐチャネルＭＯＳトランジスタ１５２、１５３の共通ドレインと接地電位との間に接続された抵抗１５４とから構成されている。
【０１２０】
このような構成の回路において、第１のウィルソン型カレントミラー回路ＷＣＭ１内のダイオード５３ｂ及び第２のウィルソン型カレントミラー回路ＷＣＭ２内のダイオード５３ｃの順方向降下電圧を共にＶＦ１、第２のウィルソン型カレントミラー回路ＷＣＭ２内のダイオード１５１の順方向降下電圧をＶＦ２、第１のウィルソン型カレントミラー回路ＷＣＭ１内の抵抗５６ｂ及び第２のウィルソン型カレントミラー回路ＷＣＭ２内の抵抗５６ｃの値をそれぞれＲ１、Ｒ２とすると、第１のウィルソン型カレントミラー回路ＷＣＭ１内の抵抗５６ｂに流れる電流Ｉ１及び第２のウィルソン型カレントミラー回路ＷＣＭ２内の抵抗５６ｃに流れる電流Ｉ２はそれぞれ次式に示すようになる。
【０１２１】
Ｉ１＝ＶＦ１／Ｒ１              …  ７
Ｉ２＝（ＶＦ１−ＶＦ２）／Ｒ２  …  ８
ただし、各カレントミラー回路のｇｍ比は１とした。
【０１２２】
ここでＭＯＳトランジスタ１５２は、第１のウィルソン型カレントミラー回路ＷＣＭ１内のＭＯＳトランジスタ５４ｂと共にカレントミラー回路を構成しており、かつＭＯＳトランジスタ１５３は、第２のウィルソン型カレントミラー回路ＷＣＭ１内のＭＯＳトランジスタ５４ｃと共にカレントミラー回路を構成しており、この両カレントミラー回路のｇｍ比も１とすると、ＭＯＳトランジスタ１５２にはＩ１の電流が流れ、ＭＯＳトランジスタ１５３にはＩ２の電流が流れる。ここで、抵抗１５４の値をＲ１とすると、この抵抗１５４には（Ｉ１＋Ｉ２）の電流が流れるので、抵抗１５４の一端からは次式に示されるような基準電圧ＶＲＥＦを発生する。
【０１２３】
0003940485.tif 000003
そして、本実施の形態の場合にも、ＭＯＳトランジスタ５１ｂ、５４ｂ、１５２としてイントリンシック型のＭＯＳトランジスタを用い、かつＭＯＳトランジスタ５１ｃ、５４ｃ、１５３としてイントリンシック型のＭＯＳトランジスタを用いるようにしている。このため、これら各ＭＯＳトランジスタにおけるしきい値のばらつきは、エンハンスメント型ＭＯＳトランジスタのしきい値のばらつきよりも小さくなり、この結果、出力電圧ＶＲＥＦのばらつきを低減することができる。
【０１２４】
なお、本実施の形態において、さらに、ＭＯＳトランジスタ５２ｂ、５５ｂとしてイントリンシック型のＭＯＳトランジスタを用い、かつＭＯＳトランジスタ５２ｃ、５５ｃとしてイントリンシック型のＭＯＳトランジスタを用いるようにすれば、出力電圧ＶＲＥＦのばらつきをより低減することができる。
【０１２５】
ところで、図１３等に示した本発明のバンドギャップレファレンス回路において、出力電圧ＶＲＥＦが何らかの原因で変動した場合、差動増幅器がその変動を元に戻すのに時間がかかるという問題がある。そこで、電源電圧Ｖccが変動しても出力電圧ＶＲＥＦが変動しなくなるようにする必要がある。
【０１２６】
まず、図１３等に示したバンドギャップレファレンス回路の電源端子に電源電圧Ｖccを直接供給せずに、図２０に示すようなローパスフィルタを介して電源電圧Ｖccを供給することが考えられる。
【０１２７】
図２０に示すローパスフィルタでは、抵抗Ｒ０の一端に電源電圧Ｖccが供給され、抵抗Ｒ０の他端にキャパシタＣ０の一端が接続され、キャパシタＣ０の他端は接地されている。抵抗Ｒ０とキャパシタＣ０の接続点は、バンドギャップレファレンス回路の電源端子に接続される。
【０１２８】
このローパスフィルタを用いることにより、電源電圧Ｖccに例えばノイズがのって電源電圧Ｖccがこのローパスフィルタで決まる時定数ＣＲよりも速く変動する場合に、基準電圧ＶＲＥＦのノイズに対する感度を鈍らせ、変動を小さくすることができる。
【０１２９】
図２１、図２２は、半導体基板上に図２０に示したローパスフィルタを形成した場合の、抵抗とキャパシタの模式的な断面をそれぞれ示す。
【０１３０】
図２１は抵抗Ｒ０を示す。ｐ型基板９０の表面にｎ型ウェル９１が形成され、ｎ型ウェル９１内にｐ型ウェル９２が形成されて、いわゆるダブルウェル構造が形成されている。ｐ型ウェル９２の表面にｎ型不純物が薄く存在するｎ- 領域９３が形成されている。このｎ- 領域は例えば素子分離絶縁膜が形成されていない拡散層領域に形成される。ｎ- 領域９３内に互いに離れている２個のｎ+ 領域が形成され、それらｎ+ 領域はコンタクト開口を介して例えばアルミ配線に接続されている。この２個のｎ+ 領域間のｎ- 領域が前記抵抗Ｒ０として機能する。
【０１３１】
また、抵抗となるｎ- 領域９３近傍のｐ型基板９０、ｎ型ウェル９１、ｐ型ウェル９２は、いずれも接地されている。このように抵抗Ｒ０を接地電位にカップリングさせることで、バンドギャップレファレンス回路専用の電源電圧の変動を接地電位に逃がし、接地電位をその電源電圧と同相で変動させ、外部電源電圧のノイズに対する耐性を向上させることができる。
【０１３２】
図２２はキャパシタＣ０を示す。ｐ型基板９０の表面にｎ型ウェル９１が形成され、ｎ型ウェルの表面上に例えばゲート絶縁膜９４を介して電極９５が設けられている。ｎ型ウェル９１は接地されている。キャパシタは、電極９５、絶縁膜９４及びｎ型ウェル９１により構成される。ｐ型基板９０は接地されている。
【０１３３】
さらに図２３は、例えばバンドギャップレファレンス回路における配線パターンの上面図を示す。ここでは、例えば電圧ＢＧＲＢＩＡＳが供給される配線９６の上下に接地線９７が設けられている。
【０１３４】
すなわち図２４に示すように、例えば電圧ＢＧＲＢＩＡＳが供給される配線９６の上下の少なくとも一方に電源線９８が設けられていると、配線９６と電源線９８とがカップリングしているため、電源電圧Ｖccの変動が、電圧ＢＧＲＢＩＡＳにノイズとして乗ってしまう。その結果、出力電圧ＶＲＥＦが変動してしまう。
【０１３５】
これに対し、図２３に示すように配線９６の上下に接地線９７を設けると、電圧ＢＧＲＢＩＡＳに電源電圧Ｖccの変動がノイズとして乗ることがなくなり、出力電圧ＶＲＥＦを高精度に制御することが可能となる。
【０１３６】
図２５は、バンドギャップレファレンス回路における配線パターンの一例を示す。配線１０１は、１層目のアルミ配線であり、例えば電圧ＢＧＲＢＩＡＳが供給される配線である。配線１０２は、２層目のアルミ配線であり、電源電圧Ｖccが印加されている電源線である。電源線１０２は、広い幅を有し、配線１０１上に配線１０１と直交して設けられている。
【０１３７】
図２５に示したような配線パターンでは、図２４に示したパターンと同様に、電源電圧Ｖccの変動により出力電圧ＶＲＥＦに変動が生じてしまう。
【０１３８】
そのため、本バンドギャップレファレンス回路では、図２６及び図２７に示すような配線パターンを用いている。図２６は、配線のパターン図を示し、図２７（ａ）及び図２７（ｂ）は、それぞれ図２６のＡ−Ａ線、Ｂ−Ｂ線における配線の断面を示す。
【０１３９】
電圧ＢＧＲＢＩＡＳ等が供給される１層目のアルミ配線よりなる配線１０１は、２層目のアルミ配線よりなる電源線１０２の下には設けられていない。電源線１０２の下にはポリシリコン配線１０４が設けられ、配線１０１はコンタクト開口１０３を介してこのポリシリコン配線１０４に接続されている。また、ポリシリコン配線１０４と電源線１０２の間には、ポリシリコン配線１０４を覆うように１層目のアルミ配線１０５が設けられている。この配線１０５には接地電位ＧＮＤが供給されている。図２７中の１００は半導体基板を表し、１０６は絶縁膜を表す。
【０１４０】
この場合、アルミ配線１０１及びポリシリコン配線１０４を介して伝達する信号は、接地されているアルミ配線１０５により電源線１０２から遮蔽されているため、電源電圧Ｖccの変動の影響を受けることを回避できる。
【０１４１】
なお、図２４や図２６に示したような配線パターンは、バンドギャップレファレンス回路のあらゆる配線に対して実施することができる。例えば、差動増幅器の差動対や負荷トランジスタ対を構成するｎチャネルＭＯＳトランジスタやｐチャネルＭＯＳトランジスタ、あるいは出力段のｐチャネルＭＯＳトランジスタ７１のソース、ドレインまたはゲートに接続された配線、抵抗７２、７４、７５の一端または他端に接続された配線、ダイオード７３、７６のアノードまたはカソードに接続された配線、または定電流源を構成する素子の相互間を接続する配線よりなる配線群の中で、電源電圧が供給されずかつ接地されていない配線に対してなされる。特に、電圧ＢＧＲＢＩＡＳが供給される配線と出力電圧ＶＲＥＦが供給される配線に対して実施すれば、上述の効果は大きくなる。
【０１４２】
図２８は、本発明のバンドギャップレファレンス回路を有する不揮発性半導体記憶装置の構成例を示す。
【０１４３】
バンドギャップレファレンス回路１２１は、例えば０．５Ｖ程度の電圧ＢＧＲＢＩＡＳと例えば１．２５Ｖ程度の基準電圧ＶＲＥＦを生成して出力する。
【０１４４】
電圧ＢＧＲＢＩＡＳは、例えばスタンバイ制御回路１２２に供給される。基準電圧ＶＲＥＦは、例えば読み出し時ワード線電圧制御回路１２３、書き込み時セルドレイン電圧制御回路１２４、消去時セルソース電圧制御回路１２５、チャージポンプ用リングオシレータ１２６、書き込み時ワード線電圧制御回路１２７、消去時ワード線電圧制御回路１２８、自動シーケンス制御回路用リングオシレータ１２９に供給される。
【０１４５】
スタンバイ制御回路１２２は、内部昇圧された電圧が常に一定に保持できるようにし、低消費電流で動作する回路である。
【０１４６】
読み出し時ワード線制御回路１２３は、読み出し時に基準電圧ＶＲＥＦを基準にして、例えば５Ｖである読み出し用ワード線電圧を生成し、それをローデコーダ１３３を介してメモリセルアレイ１３０中の選択されたワード線に供給する。
【０１４７】
書き込み時セルドレイン電圧制御回路１２４は、書き込み時に基準電圧ＶＲＥＦを基準にして、例えば８Ｖである書き込み用セルドレイン電圧を生成し、それを書き込み負荷回路１３１、カラムデコーダ１３２を介してメモリセルのドレインに供給する。
【０１４８】
消去時セルソース電圧制御回路１２５は、消去時に基準電圧ＶＲＥＦを基準にして、メモリセルのソースに供給する電圧を生成する。
【０１４９】
チャージポンプ用リングオシレータ１２６は、図示せぬ昇圧回路に供給するクロック信号を生成する。リングオシレータ１２６は、基準電圧ＶＲＥＦの定数倍の電位と昇圧回路の出力電圧を比較し、その結果に応じてクロック信号を発生したり、その発生を停止したりする。
【０１５０】
書き込み時ワード線電圧制御回路１２７は、基準電圧ＶＲＥＦを基準にして、書き込み時に例えば１０Ｖのワード線電圧を生成し、それをローデコーダ１３３を介してメモリセルアレイ１３０中の選択されたワード線に供給する。
【０１５１】
消去時ワード線電圧制御回路１２８は、基準電圧ＶＲＥＦを基準にして、消去用に例えば−７．５Ｖのワード線電圧を生成し、それをソースデコーダ１３４を介してメモリセルアレイ１３０中のセルのソースに供給する。
【０１５２】
自動オートロジック用リングオシレータ１２６は、ＪＥＤＥＣ標準コマンドコントロールを使用する時、チップ内部のプログラムシーケンスが遷移していく基本周期を決める回路である。
【０１５３】
図２９は、本発明の第１８の実施の形態を示す。
【０１５４】
本実施の形態は、上述の実施の形態に示した差動増幅器を昇圧電位検知機能を有する昇圧回路に用いたものである。図２９に示した回路では、図４に示した差動増幅器を用いている。
【０１５５】
図４に示した差動増幅器において、第１の入力電圧ＶＩＮ１として基準電圧ＶＲＥＦが供給される。この基準電圧ＶＲＥＦは、例えば図１３に示したようなバンドギャップレファレンス回路により生成される。差動増幅器の出力電圧ＶＯＵＴは、ｐチャネルＭＯＳトランジスタ１１１のゲートに供給される。また、電圧ＢＩＡＳは、ｎチャネルＭＯＳトランジスタ１１２のゲートに供給される。トランジスタ１１１のソースには電源電圧Ｖccが供給され、トランジスタ１１１のドレインはトランジスタ１１２のドレインとインバータ１１３の入力端子に接続される。トランジスタ１１２のソースは接地される。
【０１５６】
インバータ１１３の出力端子は、昇圧手段としてのチャージポンプ１１４の制御端子に接続され、チャージポンプイネーブル信号ＣＰＥを出力する。チャージポンプ１１４は、電源電圧が入力され、その電圧を昇圧した電圧Ｖｃｐを出力する。チャージポンプ１１４は、信号ＣＰＥがイネーブルを表すとき昇圧動作を行い、信号ＣＰＥがディスイネーブルを表すとき昇圧動作を停止する。
【０１５７】
昇圧手段の出力電圧Ｖｃｐは、抵抗１１５の一端に供給される。抵抗１１５の他端は抵抗１１６の一端に接続され、抵抗１１６の他端は接地される。抵抗１１５と抵抗１１６の接続点の電位ＶＲは、差動増幅器の第２の入力電圧ＶＩＮ２として用いられる。
【０１５８】
図２９に示した回路は、例えば電源が３．３Ｖの単一電源であり、スタンバイ状態でもチップ内部で昇圧電圧が必要であるような半導体チップに設けられる。このようなチップでは、スタンバイ状態で消費電力が低いことが求められる。その場合、スタンバイ状態での消費電力値は０に近いほど良い。
【０１５９】
この回路では、ＶＲ＞ＶＲＥＦならば信号ＣＰＥはローレベルとなり、昇圧手段１１４は非活性となる。ＶＲ＜ＶＲＥＦならば信号ＣＰＥはハイレベルとなり、チャージポンプ１１４は活性化する。スタンバイ状態において、チャージポンプ１１４の出力電圧Ｖｃｐが所定の値に達していない場合、チャージポンプ１１４は動作する。出力電圧Ｖｃｐが所定のレベルに達している場合、チャージポンプ１１４は動作しない。その結果、出力電圧Ｖｃｐは所定のレベルに維持される。
【０１６０】
本実施の形態では、差動増幅器として図４に示した差動増幅器を使用するため、第３の実施例と同様に、差動増幅器の消費電力を少なくすることができる。そのため、スタンバイ状態においてもチップ内部の電圧を維持しなければならないような半導体装置において、スタンバイ電流を低減し、消費電力を少なくすることが可能となる。
【０１６１】
なお、この昇圧回路において、差動増幅器は図４に示した回路に限られるものではなく、それ以外の上述の実施の形態の差動増幅器を用いることができることは当然である。但し、図８、図９、及び図１０に示したような型の差動増幅器を用いる場合は、差動増幅器の出力電圧ＶＯＵＴはｎチャネルＭＯＳトランジスタ１１２のゲートに供給され、電圧ＢＩＡＳはｐチャネルＭＯＳトランジスタ１１１のゲートに供給される。
【０１６２】
【発明の効果】
以上説明したように、本発明によれば差動増幅器を構成するトランジスタは弱反転領域で動作するため、差動増幅器の増幅度を大きくし、消費電力を小さくすることが可能となる。
【０１６３】
また、この差動増幅器をバンドギャップレファレンス回路に用いることで微小な電圧変化を検出きるようになるため、バンドギャップレファレンス回路の出力電圧を高精度に制御することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】実測したＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図。
【図３】本発明の第２の実施の形態を示す図。
【図４】本発明の第３の実施の形態を示す図。
【図５】本発明の第４の実施の形態を示す図。
【図６】本発明の第５の実施の形態を示す図。
【図７】本発明の第６の実施の形態を示す図。
【図８】本発明の第７の実施の形態を示す図。
【図９】本発明の第８の実施の形態を示す図。
【図１０】本発明の第９の実施の形態を示す図。
【図１１】本発明の第１０の実施の形態を示す図。
【図１２】本発明の第１１の実施の形態を示す図。
【図１３】本発明の第１２の実施の形態を示す図。
【図１４】バンドギャップレファレンス回路の概略を説明する図。
【図１５】本発明の第１３の実施の形態を示す図。
【図１６】本発明の第１４の実施の形態を示す図。
【図１７】本発明の第１５の実施の形態を示す図。
【図１８】本発明の第１６の実施の形態を示す図。
【図１９】本発明の第１７の実施の形態を示す図。
【図２０】本発明で用いられるローパスフィルタを示す図。
【図２１】図１６に示したローパスフィルタに用いられる抵抗の構造を示す図。
【図２２】図１６に示したローパスフィルタに用いられるキャパシタの構造を示す図。
【図２３】本発明の第１の配線パターンを示す図。
【図２４】従来の配線パターンを示す図。
【図２５】別の従来の配線パターンを示す図。
【図２６】本発明の第２の配線パターンを示す図。
【図２７】図２３に示した配線パターンの断面を示す図。
【図２８】本発明のバンドギャップレファレンス回路を有する不揮発性半導体記憶装置を示す図。
【図２９】本発明の第１８の実施の形態を示す図。
【図３０】従来の差動増幅器を示す図。
【図３１】ＭＯＳトランジスタのＶｇ−Ｉｄ特性を示す図。
【符号の説明】
１、３…ｐチャネルＭＯＳトランジスタ、
２、４…ｎチャネルＭＯＳトランジスタ、
５…定電流源、
３１ａ、３３ａ…イントリンシック型のｐチャネルＭＯＳトランジスタ、
３２ａ、３４ａ…イントリンシック型のｎチャネルＭＯＳトランジスタ。
【図１】
0003940485.tif 000004
【図２】
0003940485.tif 000005
【図３】
0003940485.tif 000006
【図４】
0003940485.tif 000007
【図５】
0003940485.tif 000008
【図６】
0003940485.tif 000009
【図７】
0003940485.tif 000010
【図８】
0003940485.tif 000011
【図９】
0003940485.tif 000012
【図１０】
0003940485.tif 000013
【図１１】
0003940485.tif 000014
【図１２】
0003940485.tif 000015
【図１３】
0003940485.tif 000016
【図１４】
0003940485.tif 000017
【図１５】
0003940485.tif 000018
【図１６】
0003940485.tif 000019
【図１７】
0003940485.tif 000020
【図１８】
0003940485.tif 000021
【図１９】
0003940485.tif 000022
【図２０】
0003940485.tif 000023
【図２１】
0003940485.tif 000024
【図２２】
0003940485.tif 000025
【図２３】
0003940485.tif 000026
【図２４】
0003940485.tif 000027
【図２５】
0003940485.tif 000028
【図２６】
0003940485.tif 000029
【図２７】
0003940485.tif 000030
【図２８】
0003940485.tif 000031
【図２９】
0003940485.tif 000032
【図３０】
0003940485.tif 000033
【図３１】
0003940485.tif 000034