(57)【特許請求の範囲】
【請求項１】
周囲と電気的に絶縁されている電荷蓄積層に対して電荷の授受を行うことによりしきい値電圧を制御し、当該しきい値電圧に応じたデータを保持するメモリセルを有し、書き込み時に上記メモリセルの制御ゲートに所定の幅を有するパルス信号を印加し、当該パルス信号を印加した後上記メモリセルのしきい値電圧を判定するベリファイが行われる不揮発性半導体記憶装置であって、
書き込み時に上記メモリセルが接続されているビット線に第１の幅を有するパルス信号を印加し、上記制御ゲートへ印加される上記パルス信号の電圧の絶対値を印加回数に従って増加させ、上記メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記メモリセルが接続される上記ビット線に印加される上記パルス信号の幅を上記第１の幅より狭い第２の幅に設定して、上記しきい値電圧が上記所望値に達するまで上記第２の幅を有するパルス信号を上記ビット線に印加する制御手段を有する
不揮発性半導体記憶装置。
【請求項２】
上記メモリセルに対して読み出しを行うセンスアンプを有し、書き込み後の上記ベリファイにおいて、上記制御手段は上記センスアンプによる読み出しの結果に応じて上記メモリセルのしきい値電圧が所望値に達したか否かを判定する
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
上記制御手段は、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達したと判断したとき、上記センスアンプの感度をそれまでの感度より高く設定する
請求項２記載の不揮発性半導体記憶装置。
【請求項４】
周囲と電気的に絶縁されている電荷蓄積層に対して電荷の授受を行うことによりしきい値電圧を制御し、当該しきい値電圧に応じたデータを保持する複数のメモリセルを行列状に配置させ、同一行のメモリセルの制御ゲートを同じワード線に接続し、同一列のメモリセルのドレインを同じビット線に接続してメモリセルアレイを構成し、選択されたメモリセルが接続された選択ワード線に所定の幅を有するパルス信号を印加し、選択されたメモリセルに接続されたビット線に第１の幅を有するパルスを印加することにより選択メモリセルのプログラムが行われる不揮発性半導体記憶装置であって、
書き込み時に、上記選択ワード線に印加される上記パルス信号の電圧の絶対値を増加させて上記選択ワード線に印加し、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記ビット線に印加されるパルス信号の幅を上記第１の幅より狭い第２の幅に設定して、上記選択メモリセルのしきい値電圧が上記所望値に達するまで上記第２の幅を有するパルス信号を上記ビット線に印加する制御手段を有する
不揮発性半導体記憶装置。
【請求項５】
上記各ビット線の電位を検出するセンスアンプを有し、書き込み後のベリファイにおいて、上記制御手段は上記センスアンプによる読み出しの結果に応じて上記選択メモリセルのしきい値電圧が所定値に達したか否かを判定する
請求項４記載の不揮発性半導体記憶装置。
【請求項６】
上記制御手段は、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達したと判断したとき、上記センスアンプの感度をそれまでの感度より高く設定する
請求項５記載の不揮発性半導体記憶装置。
【請求項７】
上記書き込み動作により、上記選択メモリセルのしきい値電圧が少なくとも二つのしきい値電圧の内書き込みデータに応じて選択されたしきい値電圧に設定される
請求項４記載の不揮発性半導体記憶装置。
【請求項８】
上記同一列のメモリセルのドレインが同じサブビット線に接続され、複数本の上記サブビット線がそれぞれ選択ゲートを介して一本のビット線に接続される
請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置、特に一つのメモリセルに２値以上のデータを記憶可能な多値メモリの書き込みおよび書き込み後のベリファイに関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置、例えば、メモリセルの一括消去を行ういわゆるフラッシュメモリにおいては低電圧化、低消費電力化および多値化が進められている。多値化により、同じメモリセル数でも記憶容量の大幅な増加を実現でき、大容量化を実現しやすい利点がある。
【０００３】
図１０は、不揮発性半導体記憶装置の基本構成素子である不揮発性メモリセルの一例を示す簡略断面図である。図示のように、本例の不揮発性メモリセルは、周囲と電気的に絶縁され、注入された電荷を保持する電荷蓄積層を構成する浮遊ゲート（フローティングゲート）を有する、いわゆるフローティングゲート型メモリセルである。当該メモリセルは、例えば、ｐ型基板またはｐ型ウェル１に形成され、ｐ型基板またはｐ型ウェル１に、イオン注入により、ｎ型不純物を拡散させて形成したソース拡散層２およびドレイン拡散層３を有する。メモリセルの電圧バイアス状態に応じて、これらの不純物拡散層の間にチャネル領域が形成される。当該チャネル領域上方の基板（またはウェル）１の表面に、例えば、酸化シリコン（ＳｉＯ2 ）からなる薄いゲート絶縁膜４が形成され、その表面に例えば、ポリシリコン層が成層され、当該ポリシリコン層によりフローティングゲート５が構成される。フローティングゲート５の表面に酸化シリコン膜、窒化シリコン膜からなる層間絶縁膜６が成膜され、さらにその表面に例えば、ポリシリコンおよび金属シリサイド、例えば、タングステンシリサイド（ＷＳｉ2 ）からなる２層構造のポリサイド層が形成され、当該ポリサイド層により制御ゲート（コントロールゲート）７が形成される。
【０００４】
なお、図示していないが、上記メモリセルの両側に例えば、シリコン酸化膜からなるサイドウォールが形成されるので、フローティングゲート５は、周囲と電気的に絶縁状態となる。また、図１０に示したメモリセル全体は、例えば、酸化シリコンからなる絶縁体で覆われ、コントロールゲート７は、コンタクトを介してメモリセルの上部に金属配線層からなるワード線に接続されている。また、ソース拡散層２、コンタクトを介して他の金属配線層からなるソース線に接続され、ドレイン拡散層３は、さらにコンタクトを介してさらに他の金属配線層で構成されたビット線に接続されている。
【０００５】
上述したメモリセルにより構成された不揮発性半導体記憶装置において、消去動作時に、ワード線にハイレベル消去電圧を印加し、ビット線をフローティング状態に設定し、ソース線に負の電圧を印加する。これにより、メモリセルのドレイン拡散層とソース拡散層との間にチャネル領域が形成し、ＦＮトンネリングにより、当該チャネル領域からフローティングゲート５に電荷（電子）が注入される。注入した電子がフローティングゲート５により保持されるので、消去動作が行われたメモリセルのしきい値電圧が上昇する。
【０００６】
一方、書き込み動作時に、書き込みデータに応じて、選択されたメモリセルに接続された選択ワード線に負の電圧を印加し、選択されたメモリセルに接続された選択ビット線に正の電圧を印加し、ソース線をフローティング状態に保持する。これにより、選択メモリセルにおいて、ＦＮトンネリングによりフローティングゲート５からドレイン拡散層３に向かって、フローティングゲート５内の電子が抽出される。電子が抽出されたメモリセルのしきい値電圧が低下する。
【０００７】
図１１は、消去状態（Ｅｒａｓｅ状態）および書き込み状態（Ｗｒｉｔｅ状態）のメモリセルのしきい値電圧Ｖthの分布を示している。図示のように、消去状態のメモリセルのしきい値電圧Ｖthが高いレベルに分布し、逆に書き込み状態のメモリセルのしきい値電圧Ｖthが低いレベルに分布する。ここで、例えば、消去状態の高いしきい値電圧Ｖthをデータの“１”に対応させ、書き込み状態の低いしきい値電圧Ｖthをデータの“０”に対応させると、メモリセルに対して消去または書き込みを行うことにより、データの“１”または“０”の何れかを記憶させることができる。さらに、フローティングゲート５にある電子が半永久的に保持されるので、メモリセルに対して新たな書き込みまたは消去が行われるまで、電源の供給状態に関わらず、記憶データが保持され、不揮発性記憶特性を有する。
【０００８】
上述した書き込みおよび消去により、メモリセルのしきい値電圧Ｖthが２段階に設定することができる。これによって、一つのメモリセルに“１”または“０”の１ビットのデータを記憶させることができる。メモリセルのしきい値電圧Ｖthを二つ以上のレベルに設定し、例えば、４段階に設定することにより、一つのメモリセルには、２ビットのデータ“１１”、“１０”、“０１”および“００”の内の何れかを記憶させることが可能であるいわゆる多値メモリを実現することができる。
【０００９】
例えば、図１２に示すように、メモリセルのしきい値電圧Ｖthを４つの領域に分布させ、それぞれの領域を２ビットのデータ“１１”、“１０”、“０１”および“００”に対応させることにより、一つのメモリセルに２ビットのデータを記憶できる多値メモリを実現できる。
【００１０】
図１２に示すようにメモリセルのしきい値電圧Ｖthを複数の領域に分布させるためには、しきい値電圧の各分布範囲を２値メモリの場合より狭くする、即ちしきい値電圧の狭帯化を図ることが必要である。しきい値電圧の狭帯化を実現するために、これまでには種々の書き込み方法が提案されており、ＩＳＰＰ（Incremental Step Pulse Programing ）法はその一つである。
【００１１】
ＩＳＰＰ法では、書き込みを複数回にわたって行う。書き込み回数の増加に伴って選択メモリセルへ印加する電圧のレベルを変化させていく。上述したように、書き込み時に、選択メモリセルに接続された選択ワード線に負の電圧を印加し、選択されたメモリセルに接続された選択ビット線に正の電圧を印加する。電圧の印加は複数回にわたって行われるので、選択ワード線および選択ビット線にパルス信号を印加することになる。図１３は、ＩＳＰＰ法における選択ワード線へ印加される負のパルスの絶対値を示す波形図である。図示のように、選択ワード線へ印加されるパルス信号の電圧の絶対値は、パルス信号の印加する回数、即ち、書き込み回数の増加に伴って増加していく。
なお、各回の書き込み毎にパルス電圧の絶対値の増加分ΔＶWLi （ｉ＝１，２，３，…）は、書き込み対象のメモリセルの電気的な特性に応じて、等しくまたは異なるように設定される。
【００１２】
各回の書き込みパルス信号を印加したあと、ビット線に接続されているセンスアンプにより選択メモリセルに対して読み出しが行われ、当該読み出しの結果に応じて選択メモリセルのしきい値電圧が判定される。この動作をベリファイと呼ばれている。選択メモリセルのしきい値電圧が目標ＶTHに達成するまで、書き込みパルス信号の印加と印加後のベリファイが繰り返して行われるので、書き込みの結果、選択メモリセルのしきい値電圧が目標ＶTHまたはそれに近い値に設定される。
【００１３】
このようなＩＳＰＰ法により、書き込み時に図１０に示すメモリセルのフローティングゲート５とチャネル領域との間にあるゲート絶縁膜４にかかるストレスを緩和させながら、書き込み速度の向上および書き込み後のしきい値電圧の狭帯化を実現できる。
【００１４】
【発明が解決しようとする課題】
ところで、上述した従来の不揮発性メモリセルおよびその書き込み方法においては、書き込み後のメモリセルのしきい値電圧の分布範囲を狭くするために、各書き込みにおけるしきい値電圧の変動幅を小さくすることが必要である。しかし、一回の書き込みにおけるしきい値電圧の変動幅を小さくすると、しきい値電圧を目標値に達するまでに所要の書き込み回数が増加し、即ち書き込みの所要時間が増加し、書き込み速度が低下する。このため、従来の書き込み動作においては、しきい値電圧の狭帯化と書き込み速度は相反する関係にあり、多値メモリの場合には、しきい値電圧の狭帯化を図るため書き込み速度の低下が回避できないという不利益がある。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、不揮発性メモリの書き込み速度を多段階に設定することにより、書き込み速度を低下させることなく、書き込み後のしきい値電圧の狭帯化を実現できる多値メモリを提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、周囲と電気的に絶縁されている電荷蓄積層に対して電荷の授受を行うことによりしきい値電圧を制御し、当該しきい値電圧に応じたデータを保持するメモリセルを有し、書き込み時に上記メモリセルの制御ゲートに所定の幅を有するパルス信号を印加し、当該パルス信号を印加した後上記メモリセルのしきい値電圧を判定するベリファイが行われる不揮発性半導体記憶装置であって、書き込み時に上記メモリセルが接続されているビット線に第１の幅を有するパルス信号を印加し、上記制御ゲートへ印加される上記パルス信号の電圧の絶対値を印加回数に従って増加させ、上記メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記メモリセルが接続される上記ビット線に印加される上記パルス信号の幅を上記第１の幅より狭い第２の幅に設定して、上記しきい値電圧が上記所望値に達するまで上記第２の幅を有するパルス信号を上記ビット線に印加する制御手段を有する。
【００１７】
また、より具体的に、本発明の不揮発性半導体記憶装置は、複数のメモリセルを行列状に配置させ、同一行のメモリセルの制御ゲートを同じワード線に接続し、同一列のメモリセルのドレインを同じビット線に接続してメモリセルアレイを構成し、選択されたメモリセルが接続された選択ワード線に所定の幅を有するパルス信号を印加し、選択されたメモリセルに接続されたビット線に第１の幅を有するパルスを印加することにより選択メモリセルのプログラムが行われる不揮発性半導体記憶装置であって、書き込み時に、上記選択ワード線に印加される上記パルス信号の電圧の絶対値を増加させて上記選択ワード線に印加し、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達した後、上記ビット線に印加されるパルス信号の幅を上記第１の幅より狭い第２の幅に設定して、上記選択メモリセルのしきい値電圧が上記所望値に達するまで上記第２の幅を有するパルス信号を上記ビット線に印加する制御手段を有する。
【００１８】
また、本発明では、好適には、上記各ビット線の電位を検出するセンスアンプを有し、書き込み後のベリファイにおいて、上記制御手段は上記センスアンプによる読み出しの結果に応じて上記選択メモリセルのしきい値電圧が所定値に達したか否かを判定し、上記制御手段は、上記選択メモリセルのしきい値電圧が上記所望値の近傍に達したと判断したとき、上記センスアンプの感度をそれまでの感度より高く設定する。
【００１９】
さらに、本発明では、好適には、上記書き込み動作により、上記選択メモリセルのしきい値電圧が少なくとも二つのしきい値電圧の内書き込みデータに応じて選択されたしきい値電圧に設定される。また、上記同一列のメモリセルのドレインが同じサブビット線に接続され、複数本の上記サブビット線がそれぞれ選択ゲートを介して一本のビット線に接続される、いわゆるＤＩＮＯＲ型のメモリセルアレイが構成されている。
【００２０】
【発明の実施の形態】
図１は本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図であり、不揮発性半導体記憶装置の全体の構成を示すブロック図である。
図示のように、本実施形態の不揮発性半導体記憶装置は、メモリセルアレイ１、ローデコーダ２、ワード線ドライバー３、データラッチアレイ４、パルス電圧制御回路５、センスアンプアレイ（Ｓ／Ａアレイ）６、カラムデコーダ７およびカラム選択回路８により構成されている。
【００２１】
メモリセルアレイ１は、複数のメモリセルＭＣ00，…，ＭＣOm，…，ＭＣn0，…，ＭＣnmが行列状に配置されて構成されている。各メモリセルは、図１０に示すメモリセルと同じ構成を有するものとする。同一行にある各メモリセルのコントロールゲートは同じワード線ＷＬｉ（ｉ＝０，１，…，ｎ）に接続され、同一列にあるメモリセルのドレイン拡散層は同じビット線ＢＬｊ（ｊ＝０，１，…，ｍ）に接続されている。さらに、同一行にある各メモリセルのソース拡散層は、同じソース線ＳＬｉ（ｉ＝０，１，…，ｎ）に接続され、各ソース線ＳＬｉは共通に接続されている。
【００２２】
各ビット線ＢＬｊは、データラッチアレイ４に接続され、さらに、センスアンプアレイ６に接続されている。データラッチアレイ４は、複数のラッチ回路により構成され、書き込み時に各ラッチ回路は、書き込みデータを格納して保持する。センスアンプアレイ６は、複数のセンスアンプにより構成され、読み出しおよび書き込み後のベリファイにおいては、それぞれのセンスアンプによって、当該センスアンプに接続されているビットの電位を検出し、検出されたビット線の電位に応じて、読み出し時に選択メモリセルの記憶データを読み出し、ベリファイのとき、書き込み対象となるメモリセルのしきい値電圧のレベルが検出される。
【００２３】
ローデコーダ２は、入力されたローアドレスＸ０，…，Ｘａを受けて、当該ローアドレスにより指定されたワード線を選択し、ワード線ドライバー３に指示する。ワード線ドライバー３は、ローデコーダ２により指示されたワード線を選択ワード線として、読み出し時に選択ワード線に所定の読み出し電圧ＶRDを印加し、書き込み時に、書き込み回数に応じた書き込み電圧ＶWLを印加する。
【００２４】
パルス電圧制御回路５は、読み出し動作時に読み出し電圧ＶRDを発生し、ワード線ドライバー３に供給し、書き込み動作時に書き込みの回数に応じてそれぞれ異なるレベルを持つ書き込み電圧ＶWLを発生し、ワード線ドライバー３に供給する。例えば、書き込み時に、一回目の書き込みにおいて、書き込み電圧ＶWL0 を発生し、２回目の書き込みにおいて、一回目の書き込み電圧ＶWL0 よりΔＶWL1 高い書き込み電圧ＶWL1 を発生し、ワード線ドライバー３に供給する。
【００２５】
上述したように、パルス電圧制御回路５においては電源電圧ＶCCより高いレベルの高電圧あるいは負の電圧を発生する必要があるので、一般的にパルス電圧制御回路５には、昇圧回路が設けられ、昇圧回路により電源電圧ＶCC以上のレベルを持つ正の高電圧を発生し、または負の昇圧回路により、負の電圧を発生する。
【００２６】
カラムデコーダ７は、カラムアドレスＹ０，…，Ｙｂに応じてカラム選択信号を発生し、カラム選択回路８に出力する。カラム選択回路８は、カラムデコーダ７からのカラム選択信号に応じて複数のビット線ＢＬ０，…，ＢＬｍから所定のビット線を選択して、当該選択ビット線の電位をセンスアンプに入力し、センスアンプの出力信号をデータバスＤＢに出力する。
【００２７】
図２は、メモリセルアレイ１ａ、データラッチアレイ４ａおよびセンスアンプアレイ６ａのそれぞれの構成および接続関係を示す回路例である。図示のように、本例のメモリセルアレイ１ａは、行列状に配置されているメモリセルＭＣ00，ＭＣ01，ＭＣ02，ＭＣ03，ＭＣ10，ＭＣ11，ＭＣ12，ＭＣ13，ＭＣ20，ＭＣ21，ＭＣ22，ＭＣ23により構成されている。同一行に配置されているメモリセル、例えばメモリセルＭＣ00，ＭＣ01，ＭＣ02，ＭＣ03のコントロールゲートは同一のワード線ＷＬ０に接続され、同一列に配置されているメモリセル、例えばメモリセルＭＣ00，ＭＣ10，ＭＣ20は、同じビット線ＢＬ０に接続されている。また、同一行にあるメモリセルは、同じソース線に接続され、各行のソース線ＳＬ０，ＳＬ１，ＳＬ２は共通に接続されている。
なお、実際のメモリセルアレイにおいては、メモリセルからなる行列の行数および列数がもっと多く、例えば、５１２行×５１２列のメモリセルからメモリセルアレイが構成され、それに応じて、ワード線数およびビット線の数もそれぞれ５１２本となる。
【００２８】
図２は、ＮＯＲ型不揮発性メモリの例を示しているが、本発明はＮＯＲ型に限定されるものではなく、ＦＮトンネリングにより書き込みを行う他の不揮発性メモリ、例えばＤＩＮＯＲ型不揮発性メモリ、即ち、同一列にあるメモリセルのドレイン拡散層が一本のサブビット線に接続し、複数のサブビット線ＳＢＬ１〜ＳＢＬｋがそれぞれ選択ゲートを介して一本のビット線に接続する構造を有する不揮発性メモリおよび複数のメモリセルがビット線とソース線との間に直列接続されてなるＮＡＮＤ型不揮発性メモリなどにおいても、本発明の効果を損なうことなく適用することができる。
【００２９】
データラッチアレイ４ａは、図示のように、ビット線の数に応じて４つのラッチ回路４０，４１，４２および４３により構成されている。これらのラッチ回路は、それぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３に接続されている。センスアンプＳ／Ａにより、それに接続されているビット線の電位が設定されるので、読み出しおよびベリファイのとき、選択ビット線を所定の電位にプリチャージし、センスアンプにより選択ビット線の電流を検出することにより、選択メモリセルのしきい値電圧を検出することができ、それに応じて読み出しのとき選択メモリセルの記憶データを出力し、ベリファイのとき書き込み対象メモリセルのしきい値電圧レベルを判定される。また、書き込みのとき書き込みデータに応じて、それぞれのビット線を所定の電位に設定し、さらにベリファイにより書き込み対象メモリセルのしきい値電圧の判別結果に応じて、選択ビット線へ印加するパルス信号の幅を制御する。
【００３０】
センスアンプアレイ６ａは、図示のように、センスアンプ６１，６２，６３および６４により構成されている。各センスアンプはそれぞれビット線ＢＬ０，ＢＬ１，ＢＬ２およびＢＬ３に接続されている。上述したようにセンスアンプにより、読み出しおよびベリファイのときビット線に流れる電流を検出し、検出結果に応じて、読み出し時に選択メモリセルの記憶データを出力し、ベリファイのときには書き込み対象メモリセルのしきい値電圧を検出して、検出結果に応じてセンスアンプの感度を制御するなどの機能を有する。
なお、実際のセンスアンプアレイの構成は、図２に示す例に限られることなく、例えば、一つのセンスアンプにより、複数のビット線に対して電流を検出することができるように、複数のビット線をそれぞれ選択ゲートを通してセンスアンプに接続し、カラムデコーダなどにより、選択ビット線に接続されている選択ゲートのみを導通させることで、選択ビット線の電流のみを検出することができる。これによって、複数のビット線により一つのセンスアンプを共有することができ、回路構成の簡略化が図れる。
【００３１】
図３は、ラッチ回路の一構成例を示す回路図である。ここで、例えば、図２に示すデータラッチアレイ４ａを構成する複数のラッチ回路４０，４１，４２および４３が同じ構成を有するものとして、図３はラッチ回路４０のみを例示する。
【００３２】
図示のように、ラッチ回路４０は、二つのデータラッチ４１０，４１１、複数のＡＮＤゲート４０１，４０２，４０３，４０４，４０５，４０８、インバータ４０６、ＯＲゲート４０７および出力バッファ４０９により構成されている。
書き込みのとき、書き込みデータに応じてデータラッチ４１０および４１１の初期状態、即ちラッチデータが設定される。例えば、メモリセルに対して書き込みを行う場合、即ち選択メモリセルのしきい値電圧Ｖthを消去状態と異なる値に設定する場合に、データラッチ４１０および４１１にデータ“０”をラッチさせ、即ち、これらのデータラッチの出力端子をローレベルに設定する。逆に、選択メモリセルに書き込みを行わないとき、即ち、選択メモリセルのしきい値電圧Ｖthを消去状態に保持させる場合に、データラッチ４１０および４１１にデータ“１”をラッチさせ、即ち、これらのデータラッチの出力端子をハイレベルに設定する。
【００３３】
このため、書き込みを行わないとき、データラッチ４１０および４１１の出力端子がハイレベルに保持されるので、ＡＮＤゲート４０８の出力端子がローレベルに保持される。これに応じて出力バッファ４０９により駆動されるビット線ＢＬ０が所定の信号レベルに保持され、当該ビット線ＢＬ０に接続されている選択メモリセルに対して書き込みが行われず、そのしきい値電圧Ｖthが消去後のしきい値電圧Ｖthに保持される。
【００３４】
書き込みを行う場合に、上述したようにデータラッチ４１０および４１１の出力端子がローレベルに保持される。これに応じて書き込み開始後、まずＡＮＤゲート４０５により書き込みパルス信号ＳPW1 が選択され、ＯＲゲート４０７およびＡＮＤゲート４０８を介して出力バッファ４０９に出力される。このため、パルス信号ＳPW1 がハイレベルに保持されている間に、ビット線ＢＬ０が出力バッファ４０９により所定の電圧レベルに保持される。この間、書き込み対象メモリセルに対して書き込みが行われる。なお、このとき、インバータ４０６の出力信号ＴＳＡＺがハイレベルに保持されている。
【００３５】
書き込み対象メモリセルのしきい値電圧Ｖthが目標ＶTHの近傍に達したとき、例えば、センスアンプによりデータ変換パルス信号ＳPDが発生され、ＡＮＤゲート４０１および４０２に入力される。これに応じてＡＮＤゲート４０１および４０２の出力端子がハイレベルに設定される。このため、データラッチ４１１のラッチデータが“０”から“１”に変更し、その出力端子がハイレベルに設定される。
データラッチの４１１の出力信号の変化に応じてインバータ４０６の出力信号ＴＳＡＺもハイレベルからローレベルに切り換えられる。
【００３６】
それに応じてＡＮＤゲート４０３の出力信号、即ち書き込みパルス信号ＳPW1 とＳPW2 の論理積がＡＮＤゲート４０４を介してＯＲゲート４０７に出力され、さらにＡＮＤゲート４０８を通して出力バッファ４０９に出力されるので、ＡＮＤゲート４０３の出力信号がハイレベルにとき、ビット線ＢＬ０が出力バッファ４０９により所定の電圧レベルに保持される。この間、書き込み対象メモリセルに対して書き込みが行われる。
このように、ＡＮＤゲート４０３に入力された書き込みパルス信号ＳPW1 ，ＳPW2 は、例えば、周期が同じく位相がずれたパルス信号とすると、これらのパルスの位相のずれに応じてＡＮＤゲート４０３の出力信号のパルス幅が制御されるので、書き込みパルス信号ＳPW1 ，ＳPW2 の位相ずれを制御することにより、書き込み対象メモリセルに印加される書き込みパルスの幅が初期幅より狭く制御できるので、一回の書き込みによるメモリセルのしきい値電圧の変化量をより細かく制御することができ、しきい値電圧の狭帯化を実現可能である。
【００３７】
ベリファイにより、書き込み対象メモリセルのしきい値電圧Ｖthが目標ＶTHに達したと判定されたとき、例えば、センスアンプにより二回目のデータ変換パルス信号ＳPDが出力される。これに応じてデータラッチ４１１のラッチデータが“０”から“１”に切り換えられ、データラッチ４１１の出力端子がハイレベルに設定されるので、ＡＮＤゲート４０８の出力端子がローレベルに設定され、出力バッファ４０９により、ビット線ＢＬ０が所定のレベルに保持され、書き込みが終了する。
【００３８】
上述のように、ラッチ回路４０に設けられている二つのデータラッチ４１０，４１１のラッチデータに応じて書き込み動作が制御される。書き込み開始したとき、データラッチ４１０および４１１にともにデータ“０”がラッチされ、これに応じて書き込みパルス信号ＳPW1 が選択され、その幅に応じて書き込みが行われる。書き込み対象メモリセルのしきい値電圧Ｖthが目標ＶTHの近傍に達したとき、センスアンプによりデータ変換パルス信号ＳPDが出力され、これに応じてデータラッチ４１０のラッチデータが“０”から“１”に切り換えられ、これに応じて書き込みパルス信号ＳPW1 ，ＳPW2 の論理積に応じて書き込みが継続される。なお、このとき、実質的に書き込みパルスの幅が狭まったので、一回の書き込みによるしきい値電圧Ｖthの変化量が小さく制御され、しきい値電圧Ｖthの細かい制御が実現できる。メモリセルのしきい値電圧Ｖthが目標ＶTHに達したとき、センスアンプにより二回目のデータ変換パルス信号ＳPDが出力されるので、これに応じてデータラッチ４１０および４１１のラッチデータがともに“１”に切り換えられるので、出力バッファ４０９の出力端子が所定のレベルに保持され、書き込み動作が終了する。
【００３９】
図４はセンスアンプの一構成例であるセンスアンプ６０ａの構成を示している。図示のように、本例のセンスアンプ６０ａは、入力部６１、リファレンス部６２、コンパレータ６３，６４，６５および出力部６６により構成されている。
【００４０】
入力部６１において、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４からなる選択ゲートを介して、４本のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３がそれぞれノードＮＤ０に接続されている。ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のゲートにそれぞれカラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３が印加される。なお、カラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３は例えば、図１に示すカラムデコーダ７により発生され、ビット線を選択するとき、カラムデコーダ７によりカラム選択信号Ｙ２０，Ｙ２１，Ｙ２２，Ｙ２３のうち一つのみがハイレベルに設定され、他の信号がローレベルに設定されるので、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３のうち一本のみが選択され、センスアンプのノードＮＤ０に接続される。センスアンプにより、選択されたビット線に流れる電流の量を検出し、それに応じて読み出し時に選択メモリセルの記憶データを出力し、ベリファイのとき書き込み対象メモリセルのしきい値電圧を判定する。
【００４１】
図４において、クロック信号ＣＬＫ１はセンスアンプ６０ａの検出結果を出力するタイミングを制御する。例えば、クロック信号ＣＬＫ１がハイレベルのとき、センスアンプ６０ａの出力部６６において、トランスファゲートＴＧ１がオフセット状態に保持され、センスアンプの出力端子がハイインピーダンス状態になる。一方、クロック信号ＣＬＫ１がローレベルのとき、出力部６６のトランスファゲートＴＧ１がオン状態となり、センシングの結果がトランスファゲートＴＧ１を通して出力される。
【００４２】
クロック信号ＣＬＫ２はセンスアンプの動作状態を制御する。例えば、クロック信号ＣＬＫ２がローレベルのとき、センスアンプがプリチャージを行い、入力部６１のノードＮＤ０およびリファレンス部６２のノードＮＤ３をそれぞれ所定の電位にプリチャージする。そして、プリチャージ後、入力部６１において選択されたメモリセルの記憶データに応じてビット線に所定の電流が流れるので、ノードＮＤ０の電位が選択メモリセルの記憶データに応じて設定される。リファレンス部６２においては、リファレンスビット線ＢＬＲに接続されているリファレンスセルに応じて、リファレンスビット線ＢＬＲに所定のリファレンス電流が流れるので、ノードＮＤ３の電位が設定される。
クロック信号ＣＬＫ２がハイレベルのとき、入力部６１、リファレンス部６２、コンパレータ６３，６４および６５に電源電圧ＶCCが供給されないので、センスアンプ６０ａが非動作状態に設定される。
【００４３】
ＶＣＣ＿ＤＥＴ信号は、複数の電源電圧、例えば、５．０Ｖおよび３．３Ｖの二つの電源電圧に対応できるために設けられた切り換え信号である。例えば、電源電圧ＶCCが５．０Ｖのとき、ＶＣＣ＿ＤＥＴ信号はハイレベルに保持され、電源電圧ＶCCが３．３Ｖのとき、ＶＣＣ＿ＤＥＴ信号はローレベルに保持される。
【００４４】
例えば、ＶＣＣ＿ＤＥＴ信号がローレベルのとき、入力部６１およびリファレンス部６２において、トランジスタＮ１０，Ｎ１７がともにオフ状態に設定され、ＶＣＣ＿ＤＥＴ信号がハイレベルのとき、入力部６１およびリファレンス部６２において、トランジスタＮ１０，Ｎ１７がともにオン状態に設定されるので、入力部６１においては、トランジスタＮ６はトランジスタＮ７と並列に接続され、リファレンス部６２においてはトランジスタＮ１４はトランジスタＮ１３と並列に接続される。これによって、異なる電源電圧ＶCCで動作するときでも、センスアンプ６０ａにより、選択ビット線をプリチャージする場合に、ビット線のプリチャージ電位をほぼ一定のレベルに保持することが可能となる。
【００４５】
以下、クロック信号ＣＬＫ２がハイレベルおよびローレベルのそれぞれの状態において、入力部６１、リファレンス部６２、コンパレータ６３，６４および６５それぞれの動作について説明する。
図４に示すように、クロック信号ＣＬＫ２がハイレベルのとき、入力部６１においてトランジスタＰ５がオフ状態に設定され、トランジスタＮ５がオン状態に設定される。このためトランジスタＮ８，Ｎ９のゲートが接地電位ＧＮＤに保持され、これらのトランジスタがオフ状態に保持される。この結果、入力部６１の出力ノードＮＤ１がフローティング状態に設定される。同様に、クロック信号ＣＬＫ２がハイレベルのとき、リファレンス部６２の出力ノードＮＤ２もフローティング状態に保持される。また、コンパレータ６５の出力側に接続されているトランジスタＮ２７がオン状態にあるので、信号ＲＳＤがローレベル、即ち接地電位ＧＮＤレベルに保持される。
上述のように、クロック信号ＣＬＫ２がハイレベルのとき、センスアンプはセンシング動作を行わない、即ち、非動作状態に保持される。
【００４６】
クロック信号ＣＬＫ２のローレベルのとき、入力部６１において、トランジスタＰ５がオン状態に設定され、トランジスタＮ５がオフ状態に設定される。このとき、トランジスタＮ８とＮ９のゲートに所定の駆動電圧が印加され、オン状態となるので、ノードＮＤ０は、トランジスタＮ８および直列に接続されているトランジスタＰ７，Ｎ９により、所定の電位にプリチャージされる。プリチャージ終了したあと、カラム選択ゲートＮ１，Ｎ２，Ｎ３，Ｎ４により選択されたビット線がノードＮＤ０に接続され、当該選択ビット線に接続されている選択メモリセルの記憶データに応じてビット線に流れる電流が変化し、ノードＮＤ０の電位が選択ビット線の電流に応じて設定される。さらに、ノードＮＤ０の電位に応じて入力部６１の出力ノードＮＤ１の電位は設定される。
【００４７】
リファレンス部６２においては、クロック信号ＣＬＫ２がローレベルのとき、トランジスタＰ９がオン状態、トランジスタＮ１５がオフ状態にそれぞれ設定される。トランジスタＮ１２および直列に接続されているトランジスタＰ８とＮ１１を介して、ノ ードＮＤ３は電源電圧ＶCCによりチャージされる。
一方、ゲートが電源電圧ＶCCに固定されているトランジスタＮ１６を介してノードＮＤ３はリファレンスビット線ＢＬＲに接続されている。リファレンスビット線ＢＬＲにはリファレンスセルが接続され、当該リファレンスセルは、例えば、メモリセルアレイを構成するメモリセルと同じ構成を持ち、所定のデータが書き込まれている。このため、リファレンスセルの書き込みデータに応じてリファレンス部６２の出力ノードＮＤ２の電位が設定される。
【００４８】
コンパレータ６３，６４および６５において、クロック信号ＣＬＫ２がハイレベルのとき、それぞれの電源電圧ＶCC側に接続されているトランジスタＰ１１，Ｐ１４およびＰ１７がオフ状態に保持されるので、これらのコンパレータに電源電圧ＶCCが供給されず、コンパレータが非動作状態にある。逆に、クロック信号ＣＬＫ２がローレベルに保持されているとき、各コンパレータに電源電圧ＶCCが供給されるので、コンパレータ６３，６４および６５が動作状態にある。
【００４９】
コンパレータ６３により、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２の電位が比較され、比較結果に応じて信号がコンパレータ６５のトランジスタＮ２６のゲートに印加される。同様に、コンパレータ６４により、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２の電位が比較され、比較結果に応じて信号がコンパレータ６５のトランジスタＮ２４のゲートに印加される。
【００５０】
図示のようにコンパレータ６３と６４は、対称な回路構成を有するので、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２との電位差に応じて、互いに相反する比較結果信号が出力される。コンパレータ６３と６４の出力信号がさらにコンパレータ６５により比較される結果、入力部６１の出力ノードＮＤ１とリファレンス部６２の出力ノードＮＤ２の電位差が増幅され、増幅された電位差ＲＳＤが比較の結果としてトランスファゲートＴＧ１の入力側に出力される。
【００５１】
クロック信号ＣＬＫ１に応じて、出力部６６のトランスファゲートＴＧ１の導通／非導通状態が制御され、これに応じてコンパレータ６５の出力信号ＲＳＤがラッチされ、または出力端子ＯＵＴに出力される。例えば、クロック信号ＣＬＫ１がハイレベルのとき、トランスファゲートＴＧ１が非導通状態にあり、出力端子ＯＵＴがハイインピーダンス状態にある。一方、クロック信号ＣＬＫ１がローレベルのとき、トランスファゲートＴＧ１が導通状態にあり、コンパレータ６５の出力信号ＲＳＤがトランスファゲートＴＧ１を通して出力端子ＯＵＴに出力される。
【００５２】
上述のように、図４に示すセンスアンプ６０ａにおいて、クロック信号ＣＬＫ２により、センスアンプの動作状態が制御される。クロック信号ＣＬＫ２がハイレベルのとき、センスアンプが非動作状態に保持され、その出力信号がローレベルに保持される。クロック信号ＣＬＫ２がローレベルのとき、センスアンプが動作状態に保持される。この場合、カラム選択ゲートにより選択されたビット線に接続された選択メモリセルのしきい値電圧に応じて、出力ノードＮＤ１が電位さらに設定される。一方、リファレンス部６２において入力ノードＮＤ３に接続されたリファレンスセルの記憶データに応じて出力ノードＮＤ２の電位が設定される。
【００５３】
コンパレータ６３，６４および６５により、ノードＮＤ１とノードＮＤ２の電位差が増幅され、増幅の結果信号ＲＳＤが出力される。クロック信号ＣＬＫ１によりコンパレータ６５からの増幅信号ＲＳＤが保持または出力される。クロック信号ＣＬＫ１がハイレベルのとき、出力部６６においてトランスファゲートＴＧ１が非導通状態にあり、出力端子ＯＵＴがハイインピーダンス状態に保持される。一方、クロック信号ＣＬＫ１がローレベルのとき、出力部６６のトランスファゲートＴＧ１が導通状態にあり、コンパレータ６５の出力信号ＲＳＤが出力端子ＯＵＴに出力される。
【００５４】
さらに、センスアンプ６０ａは、データラッチアレイにあるラッチ回路からの制御信号ＴＳＡＺに応じて、センシング感度が切り換えられる。図４に示すように、制御信号ＴＳＡＺが入力部６１のトランジスタＰ３のゲートに印加される。トランジスタＰ３とトランジスタＰ４とは電源電圧ＶCCと出力ノードＮＤ１との間に直列に接続され、入力部６１の負荷回路を構成している。制御信号ＴＳＡＺのレベルに応じてトランジスタＰ３のオン状態が制御されるので、入力部６１の負荷が制御信号ＴＳＡＺにより設定され、これに応じてセンスアンプのセンシング感度が制御される。
なお、トランジスタＰ１のゲートに印加される信号ＶＥＺＢに応じて、トランジスタＰ１のオン／オフ状態が制御される。このため、信号ＶＥＺＢのレベルを制御することにより、入力部６１の負荷を調整できるので、例えば、センスアンプ６０ａの動作マージンを微調整することができる。
【００５５】
上述した構成を有する不揮発性メモリにおいて、書き込みのとき書き込み対象メモリセルのしきい値電圧Ｖthが目標ＶTHの近傍に達するまで、電圧が増加する書き込みパルス信号が印加され、しきい値電圧Ｖthが目標ＶTHの近傍に達したとき、幅が狭まった書き込みパルス信号が印加されるので、書き込み毎にしきい値電圧Ｖthの変化量が小さく制御される。これに応じて、しきい値電圧Ｖthが目標ＶTH近傍に達するまで、書き込み毎にしきい値電圧Ｖthの変化量を大きく設定でき、目標ＶTH近傍に達したあと書き込み毎にしきい値電圧Ｖthの変化量が小さく制御できるので、書き込み速度を低下させることなく、しきい値電圧の狭帯化を実現できる。
【００５６】
図５は、本実施形態の不揮発性メモリの書き込み動作によるメモリセルのしきい値電圧Ｖthの変化を示すグラフであり、本発明の不揮発性メモリにおける書き込み動作の特徴を示す図である。同図（ａ）に示すように、従来のＩＳＰＰ法において、書き込み毎に書き込み対象メモリセルのしきい値電圧の変化量ΔＶthを常に一定に保つことにより、メモリセルのゲート酸化膜のストレスを一定に保ちながら書き込み時間の短縮が図れる。本発明では、メモリセルのしきい値電圧Ｖthが目標ＶTH近傍値に達したあと、書き込みパルス信号の幅を狭めることにより書き込み毎のしきい値電圧の変換量ΔＶthを小さくするので、しきい値電圧の分布範囲を狭くできる。即ち、しきい値電圧の狭帯化を実現できる。
【００５７】
しかし、図５（ａ）に示すように、単にしきい値電圧Ｖthが目標ＶTH近傍に達したあとの書き込みパルス幅を狭めるだけでは、書き込み時間が増加してしまうので、同図（ｂ）に示すように、全体の書き込み時間を短縮させるために、しきい値電圧Ｖthが目標ＶTH近傍に達するまでの書き込み毎のしきい値電圧の変化量ΔＶthを大きく設定する。即ち、通常のＩＳＰＰ法の書き込みパルス信号より幅がやや広い、または電圧がやや高いパルス信号をメモリセルに印加する。このため、しきい値電圧Ｖthが目標ＶTH近傍に達するまでの時間が通常のＩＳＰＰ法により短縮され、全体の書き込み時間が短縮可能である。
【００５８】
図６は、本実施形態における書き込みパルス信号ＳPWの波形を示す波形図である。同図（ａ）は、書き込み対象メモリセルのしきい値電圧Ｖthが目標ＶTH近傍に到達するまでの書き込みパルス信号を示している。この場合のパルス幅はＴw である。同図（ｂ）および（ｃ）は、しきい値電圧Ｖthが目標ＶTH近傍に達した後の書き込みパルス信号を示している。図示のように、この場合のパルス幅が到達するまでのパルス幅の半分または１／３に設定される。このため、書き込み毎にメモリセルのしきい値電圧の変化量ΔＶthが小さく制御され、しきい値電圧の狭帯化を実現できる。
【００５９】
なお、パルス幅の変更は、例えば、図３に示すデータラッチアレイにある各ラッチ回路により実現される。図３の構成例では、前記のように入力された二つの書き込みパルス信号ＳPW1 ，ＳPW2 の位相差を制御することにより、これらのパルス信号の論理積で書き込みパルス幅を制御することが可能である。
【００６０】
図７は、本実施形態の不揮発性メモリの書き込み時の信号を示す波形図である。以下、図７を参照しながら本実施形態の不揮発性メモリの書き込み動作を説明する。
時間ｔ１とｔ２の間に、アドレス信号およびページデータが読み込まれる。また、ビット線毎に設けられたラッチ回路にある二つのデータラッチの保持データが書き込み状態に応じて設定される。例えば、書き込みを行う場合に、二つのデータラッチのラッチデータがともに“０”に設定され、書き込みを行わない場合に、ラッチデータがともに“１”に設定される。なお、図７の場合に、ラッチデータがともに“０”に設定される。即ち、書き込みを行うように設定される。
【００６１】
時間ｔ２とｔ３の間に、プログラム／ベリファイ信号に従って、書き込み対象メモリセルに対して、書き込みパルス信号が印加され、一回の書き込みが行われる。なお、図７では、選択ワード線に印加された書き込みパルス信号の絶対値を示している。例えば、ＤＩＮＯＲ型不揮発性メモリの場合に、選択ワード線に負のパルス信号が印加され、選択ビット線に正のパルス信号が印加される。
選択メモリセルにおいてワード線電圧とビット線電圧の差および当該電圧差の継続時間に応じて、しきい値電圧Ｖthが変化する。当該しきい値電圧Ｖthが変化分は、一回の書き込みによるメモリセルのしきい値電圧の変化量ΔＶthである。
【００６２】
書き込み後に、時間ｔ３とｔ４との間に、ベリファイが行われる。この場合に、選択ワード線に読み出し電圧ＶＲが印加される。センスアンプにより、選択ビット線の電流が検出され、検出結果に応じてデータラッチのデータが設定され、それに応じて次回の書き込み動作が制御される。例えば、メモリセルのしきい値電圧が目標ＶTH近傍に達していない場合、データラッチがそのままに保持され、逆にしきい値電圧が目標ＶTH近傍に達した場合に、二つのデータラッチ内、データラッチ２の保持データが“０”から“１”にセットされる。さらに、これに伴いセンスアンプのセンシング感度が切り換えられ、最初の感度より高く設定される。
【００６３】
このように、書き込み後のベリファイにより、書き込み対象メモリセルのしきい値電圧が検出され、検出結果に応じて次回の書き込みが制御されるので、しきい値電圧が目標ＶTHに達するまで、書き込みおよびベリファイが繰り返して行われる。また、書き込みの回数の増加に伴い、メモリセルに印加されるパルス電圧の絶対値が増加していく。
【００６４】
時間ｔ８とｔ９の間に、ベリファイが行われ、その結果書き込み対象メモリセルのしきい値電圧Ｖthが目標ＶTH近傍に達したと判定されるので、データラッチ２のデータが“１”にセットされる。これに応じて、次回の書き込み、即ち、時間ｔ９とｔ１０の間においては、ラッチ回路により選択ビット線に印加されるパルス信号の幅が狭められた。例えば、パルス幅が直前の幅の半分または１／３に設定される。これにより、書き込み毎にメモリセルのしきい値電圧の変化量ΔＶthが小さくなり、しきい値電圧を高精度の制御することができる。
【００６５】
書き込み対象メモリセルのしきい値電圧が目標ＶTHに達するまで、上述した書き込みおよびその後のベリファイが繰り返して行われる。そして、図示のように、時間ｔ１１とｔ１２との間に、ベリファイの結果により、メモリセルのしきい値電圧Ｖthが目標ＶTHに達したと判定され、これに応じてデータラッチ１のデータも“１”にセットされる。これによって、書き込み動作が終了する。
【００６６】
図８は、本発明の不揮発性メモリに適用した書き込み方法と従来の書き込み方法を比較するための図である。図示のように、本発明による書き込みでは、通常のメモリセルまたは遅いメモリセルの何れでもほぼ同じ時間で目標ＶTHに到達させることができる。さらに、パルスが変化しない書き込みに較べて、何れの場合においては書き込み時間の短縮を実現できる。
【００６７】
図９は、ＩＳＰＰ法および本発明の書き込みによるしきい値電圧Ｖthの分布を示している。同図（ａ）に示すように、ＩＳＰＰ法による書き込みでは、書き込み毎にしきい値電圧の変化量ΔＶthがほぼ一定に設定されているので、書き込み後しきい値電圧Ｖthの分布幅がやや広くなる。これに対して、本発明の書き込みでは、同図（ｂ）に示すように、しきい値電圧Ｖthが目標ＶTH近傍に達した後、書き込み毎にしきい値電圧の変化量ΔＶthが小さく設定されるので、しきい値電圧Ｖthをより細かく制御できる。この結果、本発明では、書き込み後のしきい値電圧Ｖthの分布幅がＩＳＰＰ法による書き込みに較べて狭くなり、しきい値電圧の狭帯化が実現できる。
【００６８】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置によれば、書き込み速度を低下させることなく、しきい値電圧の狭帯化を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態を示す回路図である。
【図２】メモリセルアレイ、データラッチアレイおよびセンスアンプアレイの構成例を示す回路図である。
【図３】ラッチ回路の構成を示す回路図である。
【図４】センスアンプの構成を示す回路図である。
【図５】書き込みによるしきい値電圧の変化を示す図である。
【図６】書き込みパルス信号を示す波形図である。
【図７】本発明の書き込み動作を示す波形図である。
【図８】本発明による書き込みと従来の書き込みとを比較するための図である。
【図９】本発明とＩＳＰＰ法による書き込み後のしきい値電圧の分布を示す図である。
【図１０】不揮発性メモリセルの構成を示す簡略断面図である。
【図１１】消去状態および書き込み後のメモリセルのしきい値電圧の分布を示す図である。
【図１２】多値メモリにおけるしきい値電圧の分布を示す図である。
【図１３】ＩＳＰＰ法における書き込みパルスの波形を示す図である。
【図１４】書き込みにおけるしきい値電圧の変化量と分布範囲の関係を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ローデコーダ、３…ワード線ドライバー、４，４ａ…データラッチアレイ、５…パルス電圧制御回路、６，６ａ…センスアンプアレイ、７…カラムデコーダ、８…カラム選択回路、ＢＬ０，ＢＬ１，…，ＢＬｍ…ビット線、ＷＬ０，ＷＬ１，…，ＷＬｎ…ワード線、ＭＣ00，…，ＭＣOm，…，ＭＣn0，…，ＭＣnm…メモリセル、４０，４１，４２，４３…ラッチ回路、６０，６０ａ，６１，６２，６３…センスアンプ、６１…センスアンプの入力部、６２…センスアンプのリファレンス部、６３，６４，６５…センスアンプのコンパレータ、６６…センスアンプの出力部、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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