(57)【要約】【課題】半導体装置において電源を強化する。【解決手段】基板１１の一主面に形成され、バンプＢと電気的に接続されたパッドＰと、パッドＰと電気的に接続された第１の金属配線Ｍ２と、少なくとも一部がバンプＢと同じ金属層に形成された第２の金属配線Ｍ２とを備える。第１の金属配線Ｍ１は、第１部分Ｍ１ａと第２部分Ｍ１ｂとを有し、第１の金属配線Ｍ１の第１部分Ｍ１ａと第２部分Ｍ１ｂとは、それぞれ、第２の金属配線Ｍ２と電気的に接続される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板に積層され、バンプ群を介して前記第１基板と電気的に接続された第２基板と、
前記第１基板の一主面に形成され、前記バンプ群に含まれる第１のバンプと電気的に接続されたパッドと、
前記パッドと電気的に接続された第１の金属配線と、を備え、
前記第１の金属配線は、第１部分と第２部分とを有し、
前記第１の金属配線の前記第１部分と前記第２部分とは、それぞれ、少なくとも一部が前記第１のバンプと同じ金属層に形成された第２の金属配線と電気的に接続される、半導体装置。
【請求項２】
前記パッドと前記第１の金属配線は、いずれも第１の金属層に形成される請求項１に記載の半導体装置。
【請求項３】
前記パッドの下方には、前記第１基板を貫通する貫通電極が形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記第１のバンプは第１基板の他主面に形成され、前記貫通電極と電気的に接続される請求項３に記載の半導体装置。
【請求項５】
前記第１のバンプは前記パッドの上方に形成されている請求項１から３のいずれか１項に記載の半導体装置。
【請求項６】
前記バンプ群は、平面視で前記第１基板の略中央部にマトリクス配置されている請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記バンプ群は、平面視で前記第１基板の四辺のうち、一辺近傍にマトリクス配置されている請求項１から５のいずれか１項に記載の半導体装置。
【請求項８】
前記第２の金属配線の厚さは、前記第１の金属配線の厚さよりも厚い請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２の金属配線の主たる導電材料の比抵抗は、前記第１の金属配線の主たる導電材料の比抵抗よりも小さい請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１の金属配線の前記第１部分は、前記パッド近傍に配置され、前記第１の金属配線の前記第２部分は、前記第１基板の前記一主面上であって、前記第１基板の四辺のうち、いずれか一辺の近傍に配置されている請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１の金属配線の前記第１部分及び前記第２部分は、前記第１基板の主面上に配置された２つのメモリセルマトリクスに挟まれた領域に配置されている請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１部分及び前記第２部分は、互いに接し、連続的に形成されている請求項１から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１の金属配線上に形成され、第１の金属配線の延在方向に延在する溝を有する絶縁膜をさらに備え、
前記第２の金属配線は、底部が前記第１の金属配線の上面に接し、前記溝内に埋設された金属材料を含む請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第２の金属配線は電源電位または接地電位の給電専用配線である請求項１から１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第２の金属配線の近傍に、前記第２の金属配線と電気的に接続された探針測定用パッドが設けられている請求項１から１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記第１基板上に第２のバンプ群を介して積層された第３基板をさらに備え、
前記第２基板と前記第３基板とは、前記第１基板を介して電気的に接続される請求項１から１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記第１基板と前記第２基板は、同一の回路構成を有する半導体チップである請求項１から１６のいずれか１項に記載の半導体装置。
【請求項１８】
第１基板と、
前記第１基板に積層され、バンプ群を介して前記第１基板と電気的に接続された第２基板と、
前記第１基板の一主面に形成され、前記バンプ群に含まれる第１のバンプと電気的に接続されたパッドと、
前記パッドと電気的に接続された第１の金属配線と、を備え、
前記第１の金属配線は、第１部分と第２部分とを有し、
前記第１の金属配線の前記第１部分と前記第２部分とは、それぞれ、前記パッドを覆う絶縁層の上方に形成された第２の金属配線と電気的に接続される、半導体装置。
【請求項１９】
第１基板、第２基板、および第３基板がこの順で積層された積層体を有し、
前記第１基板と前記第２基板との間は第１のバンプ群を介して接続され、
前記第２基板と前記第３基板との間は第２のバンプ群を介して接続され、
前記第２基板は、第２のバンプ群の各バンプの平面位置に配置された貫通電極群を有し、
該半導体装置は、
前記第２基板の一主面に形成され、前記第１のバンプ群に含まれる第１のバンプと電気的に接続されたパッドと、
前記パッドと電気的に接続された第１の金属配線と、を備え、
前記第１の金属配線は、第１部分と第２部分とを有し、
前記第１の金属配線の前記第１部分と前記第２部分とは、それぞれ、前記パッドを覆う絶縁層の上方に形成された第２の金属配線と電気的に接続される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数の基板が３次元的に積層されてなる半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化を実現する技術の一つとして、複数の半導体チップを３次元的に積層する技術が注目されている。特に半導体チップの基板を貫通する貫通電極およびバンプを介して、積層された複数の半導体チップ間を接続することで、極めて多くの信号線を短い配線長で接続可能となるため、高性能な半導体装置が得られる。しかし、貫通電極やバンプの設置場所にはさまざまな制約があるため、半導体チップの平面上で偏って配置されることが多い。例えばワイドＩＯ型のＤＲＡＭ（Dynamic Random Access Memory）の場合、ロジックチップ上に複数のメモリチップが積層されるが、貫通電極およびバンプはメモリチップの中央部に集中して配置される。一方、メモリチップは大容量化に伴ってチップサイズの大型化が進んでいる。これにより、チップの端部近傍に配置された回路ブロックほど貫通電極との距離が長くなるため、電源電位が変動しやすくなり、その結果、高速動作に対して不利となるという問題が生じる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１６７２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１は、半導体チップ上に形成された電源パッドと半導体チップ周囲に設けられたパッケージ上の外部端子との間を金属ワイヤで接続する場合に、半導体チップ上に付加配線層を設ける技術が開示されている。これによれば、半導体チップと外部端子との間の電源供給線の電気抵抗を下げることができるものの、チップ内部の電源供給線の電気抵抗を下げることはできない。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、第１基板と、前記第１基板に積層され、バンプ群を介して前記第１基板と電気的に接続された第２基板と、前記第１基板の一主面に形成され、前記バンプ群に含まれる第１のバンプと電気的に接続されたパッドと、前記パッドと電気的に接続された第１の金属配線とを備える。前記第１の金属配線は、第１部分と第２部分とを有し、前記第１の金属配線の前記第１部分と前記第２部分とは、それぞれ、少なくとも一部が前記第１のバンプと同じ金属層に形成された第２の金属配線と電気的に接続される。
【発明の効果】
【０００６】
本発明によれば、複数の半導体チップがバンプ等の接続端子を介して互いに電気的に接続され積層されてなる半導体装置であって、各々の半導体チップ内の電源電位給電線の電気抵抗を低減することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態によるメモリチップ１０Ａの主要部を示す略平面図である。
【図２】図１に示すａ−ａ線に沿った略断面図である。
【図３】メモリチップ１０Ａの全体構成を示す平面図である。
【図４】メモリチップ１０Ａが他のチップに積層されてなる半導体装置２０を示す断面図である。
【図５】本発明の第２の実施形態によるメモリチップ１０Ｂの主要部を示す略平面図である。
【図６】図５に示すｂ−ｂ線に沿った略断面図である。
【図７】本発明の第３の実施形態によるメモリチップ１０Ｃの主要部を示す略平面図である。
【図８】本発明の第４の実施形態によるメモリチップ１０Ｄの主要部を示す略断面図である。
【図９】本発明の第５の実施形態によるメモリチップ１０Ｅの主要部を示す略平面図である。
【図１０】図９に示すｅ−ｅ線に沿った略断面図である。
【図１１】本発明の第６の実施形態によるメモリチップ１０Ｆの主要部を示す略断面図である。
【図１２】本発明の第７の実施形態によるメモリチップ１０Ｇの主要部を示す略断面図である。
【図１３】３つのチップが積層されてなる半導体装置３０を示す断面図である。
【図１４】辺に沿ってバンプ群ＢＧが配置されたメモリチップ１０Ｉの構成を示す略平面図である。
【図１５】メモリチップ１０Ａの変形例による全体構成を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、本発明の第１の実施形態によるメモリチップ１０Ａの主要部を示す略平面図である。また、図２は、図１に示すａ−ａ線に沿った略断面図である。
【００１０】
図１に示す平面図は、メモリチップ１０Ａの外観の一部を拡大したものであり、マトリクス状にレイアウトされた複数のバンプＢからなるバンプ群ＢＧを備えている。各バンプＢは当該メモリチップ１０Ａの外部端子であり、電源端子や信号端子が含まれる。このうち、電源端子としては、電源電位ＶＤＤが供給される端子と、接地電位ＶＳＳが供給される端子が少なくとも含まれる。
【００１１】
図２に示すように、メモリチップ１０Ａは、単結晶シリコン（Ｓｉ）などの半導体材料からなる基板１１と、基板１１の一主面を覆う絶縁層１２と、絶縁層１２の上面を覆うパッシベーション膜１３と、パッシベーション膜１３をさらに覆う保護膜１４とを備えている。
【００１２】
絶縁層１２は、酸化シリコンや窒化シリコンなどの絶縁材料からなる多層膜であり、複数の金属配線層からなる多層配線構造や、種々の回路素子が埋め込まれている。図２に示す例では、３つの金属配線層Ｌ１，Ｌ３，Ｌ４が埋め込まれている例が示されているが、本発明がこれに限定されるものではない。また、図２には、回路素子の一例としてトランジスタＴ及びキャパシタＣが示されている。トランジスタＴは、基板１１に設けられたソース／ドレイン領域ＳＤと、２つのソース／ドレイン領域ＳＤ間を覆うゲート電極Ｇとを含む。ソース／ドレイン領域ＳＤは、コンタクト導体ＣＥを介して金属配線層Ｌ１に接続されている。図２に示す例では、一方のソース／ドレイン領域ＳＤに接続された金属配線層Ｌ１がキャパシタＣに接続されており、これによりトランジスタＴ及びキャパシタＣによってＤＲＡＭのメモリセルが構成されている。
【００１３】
パッシベーション膜１３及び保護膜１４は、絶縁層１２に埋め込まれた多層配線構造や回路素子を化学的及び物理的に保護するために設けられている。特に限定されるものではないが、パッシベーション膜１３は窒化シリコンからなり、保護膜１４はポリイミドからなる。
【００１４】
図２に示すように、多層配線構造の最上層にはパッドＰが設けられており、パッドＰはパッシベーション膜１３の開口ＯＰから露出している。パッドＰの下部は、スルーホール導体ＴＨを介して金属配線層Ｌ４，Ｌ３に接続されている。パッドＰの上部には、それぞれ対応するバンプＢが設けられている。バンプＢはメモリチップ１０Ａの外部端子であり、多層配線構造を構成する各金属配線層とは異なり、メッキによって形成される。このため、バンプＢの高さ（厚さ）は、パッドＰや配線層Ｌ４などの厚さよりも大幅に厚い。また、多層配線構造を構成する各金属配線層の導電材料としては、主にアルミニウム（Ａｌ）が用いられるのに対し、バンプＢの導電材料としては、より比抵抗の低い材料、例えば銅（Ｃｕ）などが好ましく用いられる。
【００１５】
さらに、本実施形態によるメモリチップ１０Ａにおいては、一部のパッドＰがそのまま延伸されて第１の金属配線Ｍ１を構成する。つまり、パッドＰと第１の金属配線Ｍ１は、互いに同じ金属配線層（最上層の金属配線層）に位置する。図２に示す第１の金属配線Ｍ１（ＶＤＤ）は、電源電位ＶＤＤが供給されるパッドＰが延伸されたものである。図１に示すように、接地電位ＶＳＳが供給されるパッドＰも延伸され、第１の金属配線Ｍ１（ＶＳＳ）を構成する。
【００１６】
第１の金属配線Ｍ１の上部には、パッシベーション膜１３を介して第２の金属配線Ｍ２が配置される。第２の金属配線Ｍ２は、バンプＢと同時に形成されるものであり、最外層に位置する再配線である。但し、バンプＢの上面に設けられるハンダ層については省略されている。
【００１７】
そして、第２の金属配線Ｍ２の底面は、パッシベーション膜１３に設けられた複数の開口ＯＰを介して、対応する第１の金属配線Ｍ１の上部に接している。これにより、第２の金属配線Ｍ２は、第１の金属配線Ｍ１に対する裏打ち配線として機能するため、当該電源配線の電気抵抗を大幅に低下させることが可能となる。つまり、バンプＢから離れた位置における電源が強化され、これにより電源電位変動を抑制することが可能となる。例えば、第１の金属配線Ｍ１のうち、バンプＢに近い部分を第１部分Ｍ１ａとし、バンプＢから遠い部分（つまり、チップのエッジに近い部分）を第２部分Ｍ１ｂとした場合、第２の金属配線Ｍ２が無ければ、バンプＢと第２部分Ｍ１ｂとの間の電気抵抗が高くなってしまうが、本実施形態においては第２の金属配線Ｍ２によって裏打ちされる結果、これらの間の電気抵抗を大幅に低下させることが可能となる。
【００１８】
図３は、メモリチップ１０Ａの全体構成を示す平面図である。
【００１９】
図３に示すように、メモリチップ１０Ａは、４つのチャネルＣＨ０〜ＣＨ３を備えており、チャネルＣＨ０とＣＨ２の間、並びに、チャネルＣＨ１とＣＨ３の間に、各チャネルに対応するバンプ群ＢＧが配置されている。図示しないが、各チャネルＣＨ０〜ＣＨ３には、マトリクス状に配置された多数のメモリセル（メモリセルマトリクス）が含まれている。このようなレイアウトにより、チップの略中央部はバンプＢからの距離が近い一方、チップのエッジ、特に図３に示す上辺および下辺近傍は、バンプＢからの距離が遠くなる。
【００２０】
しかしながら、本実施形態においては、バンプＢと同じ金属層に設けられた第２の金属配線Ｍ２によって第１の金属配線Ｍ１が裏打ちされていることから、チップの四辺における電源が強化される。
【００２１】
また、図３に示すように、チップの四辺近傍には、第２の金属配線Ｍ２に隣接してテストパッドＴＰ（探針測定用パッド）が設けられている。テストパッドＴＰは、対応する第１の金属配線Ｍ１及び第２の金属配線Ｍ２に接続されている。これにより、バンプＢが使用されないテスト動作時においても、バンプＢが使用される実使用時と同様の電源条件を再現することができる。
【００２２】
尚、図３に示す例では、各チャネルＣＨ０〜ＣＨ３を横断するように第２の金属配線Ｍ２が配置されているが、第２の金属配線Ｍ２のレイアウトについては特に限定されず、例えば図１５に示すように、２つのチャネル間に沿って第２の金属配線Ｍ２を延伸させても構わない。
【００２３】
図４は、メモリチップ１０Ａが他のチップに積層されてなる半導体装置２０を示す断面図である。
【００２４】
図４に示す半導体装置２０は、パッケージ基板２１を備え、その上面にコントロールチップＳＯＣと、メモリチップ１０Ａが積層された構造を有している。コントロールチップＳＯＣとメモリチップ１０Ａは、パッケージ基板２１の上面を覆う封止樹脂２２に埋め込まれている。パッケージ基板２１の下面には、外部端子である多数のボール電極２３が設けられている。
【００２５】
図４に示すように、コントロールチップＳＯＣのチップサイズは、メモリチップ１０Ａのチップサイズよりも小さい。しかしながら、バンプ群ＢＧがメモリチップ１０Ａの略中央部に配置されているため、複数のバンプＢを介して、メモリチップ１０ＡとコントロールチップＳＯＣを電気的に接続することができる。この場合、メモリチップ１０Ａの端部近傍はバンプＢからの距離が遠くなるが、上述の通り、メモリチップ１０Ａには第２の金属配線Ｍ２が設けられていることから、メモリチップ１０Ａの端部近傍における電源が強化される。
【００２６】
図５は、本発明の第２の実施形態によるメモリチップ１０Ｂの主要部を示す略平面図である。また、図６は、図５に示すｂ−ｂ線に沿った略断面図である。
【００２７】
図５及び図６に示すように、本実施形態によるメモリチップ１０Ｂは、第２の金属配線Ｍ２が延伸方向において複数箇所で分断されている点において、第１の実施形態によるメモリチップ１０Ａと相違している。その他の構成は、第１の実施形態によるメモリチップ１０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００２８】
本実施形態によるメモリチップ１０Ｂは、第２の金属配線Ｍ２が複数箇所で分断されていることから、アンダーフィルの流動が妨げられない。これにより、メモリチップ１０ＢをコントロールチップＳＯＣに積層した後、メモリチップ１０ＢとコントロールチップＳＯＣとの隙間にアンダーフィルを確実に充填することが可能となる。
【００２９】
図７は、本発明の第３の実施形態によるメモリチップ１０Ｃの主要部を示す略平面図である。
【００３０】
図７に示すように、本実施形態によるメモリチップ１０Ｃは、第１の金属配線Ｍ１（ＶＳＳ）及びＭ１（ＶＤＤ）の両方を覆う第２の金属配線Ｍ２（ＶＳＳ）及びＭ２（ＶＤＤ）が交互に設けられている点において、第１の実施形態によるメモリチップ１０Ａと相違している。その他の構成は、第１の実施形態によるメモリチップ１０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３１】
本実施形態によるメモリチップ１０Ｃは、第２の金属配線Ｍ２が第１の金属配線Ｍ１（ＶＳＳ）及びＭ１（ＶＤＤ）の両方を覆っていることから、第２の金属配線Ｍ２の配線幅を太くすることができる。また、第２の実施形態と同様、第２の金属配線Ｍ２が複数箇所で分断されていることから、アンダーフィルの流動が妨げられない。
【００３２】
図８は、本発明の第４の実施形態によるメモリチップ１０Ｄの主要部を示す略断面図である。
【００３３】
図８に示すように、本実施形態によるメモリチップ１０Ｄは、第２の金属配線Ｍ２とこれに対応するバンプＢが一体化している点において、第１の実施形態によるメモリチップ１０Ａと相違している。その他の構成は、第１の実施形態によるメモリチップ１０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このように、第２の金属配線Ｍ２をバンプＢとは別に設けることは必須でなく、両者を一体化させても構わない。
【００３４】
図９は、本発明の第５の実施形態によるメモリチップ１０Ｅの主要部を示す略平面図である。また、図１０は、図９に示すｅ−ｅ線に沿った略断面図である。
【００３５】
図９及び図１０に示すように、本実施形態によるメモリチップ１０Ｅは、第１の金属配線Ｍ１に沿ってパッシベーション膜１３に細長い複数の開口ＯＰが設けられ、この開口ＯＰに第２の金属配線Ｍ２が埋め込まれている点において、第１の実施形態によるメモリチップ１０Ａと相違している。その他の構成は、第１の実施形態によるメモリチップ１０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態によるメモリチップ１０Ｅによれば、メモリチップ１０ＥとコントロールチップＳＯＣとの隙間にアンダーフィルをより確実に充填することが可能となる。
【００３６】
図１１は、本発明の第６の実施形態によるメモリチップ１０Ｆの主要部を示す略断面図である。
【００３７】
図１１に示すように、本実施形態によるメモリチップ１０Ｆは、バンプＢと平面視で重なり、垂直方向に基板１１を貫通する貫通電極ＴＳＶが設けられている点において、第１の実施形態によるメモリチップ１０Ａと相違している。その他の構成は、第１の実施形態によるメモリチップ１０Ａと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このように、本発明は、貫通電極ＴＳＶを有する半導体装置に適用することも可能である。貫通電極ＴＳＶは、配線層Ｌ２〜Ｌ４及びパッドＰを介して、対応するバンプＢに接続されている。
【００３８】
図１２は、本発明の第７の実施形態によるメモリチップ１０Ｇの主要部を示す略断面図である。
【００３９】
図１２に示すように、本実施形態によるメモリチップ１０Ｇは、基板１１の他表面に第３の金属配線Ｍ３が設けられている点において、第６の実施形態によるメモリチップ１０Ｆと相違している。その他の構成は、第６の実施形態によるメモリチップ１０Ｆと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このように、基板１１の他表面に、第１の金属配線Ｍ１と電気的に接続された第３の金属配線Ｍ３を設けることも可能である。この場合、第２の金属配線Ｍ２を省略しても構わない。
【００４０】
図１３は、３つのチップが積層されてなる半導体装置３０を示す断面図である。図４に示した半導体装置２０と同一の要素には同一の符号を付し、重複する説明は省略する。
【００４１】
図１３に示す半導体装置３０は、コントロールチップＳＯＣ上にメモリチップ１０Ｇが積層され、さらに、メモリチップ１０Ｇ上に別のメモリチップ１０Ｈが積層された構成を有している。メモリチップ１０Ｇの構成は、図１２に示したとおりであるが、第２の金属配線Ｍ２については省略されている。また、回路構成については、メモリチップ１０Ｇとメモリチップ１０Ｈは基本的に同一である。
【００４２】
図１３には、一部の貫通電極ＴＳＶ及び第１の金属配線Ｍ１についても図示されている。図１３から明らかなように、メモリチップ１０Ｇ，１０Ｈの遠端部に対しては、貫通電極ＴＳＶ及び第３の金属配線Ｍ３を介して電源電位または接地電位が供給され、これにより電源の強化が図られている。
【００４３】
図１４は、辺に沿ってバンプ群ＢＧが配置されたメモリチップ１０Ｉの構成を示す略平面図である。
【００４４】
図１４に示すメモリチップ１０Ｉのように、チップの辺に沿ってバンプ群ＢＧが配置されている場合、一方のバンプ群ＢＧに含まれる電源端子と、他方のバンプ群ＢＧに含まれる電源端子とを、第２の金属配線Ｍ２によって接続しても構わない。これによれば、チップの中央部における電源強化を図ることができる。
【００４５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４６】
例えば、上記の各実施形態では、メモリチップに第２の金属配線Ｍ２を設けた場合を例に説明したが、本発明がこれに限定されるものではなく、他の種類の半導体チップに第２の金属配線Ｍ２を設けても構わない。
【符号の説明】
【００４７】
１０Ａ〜１０Ｉ    メモリチップ
１１      基板
１２      絶縁層
１３      パッシベーション膜
１４      保護膜
２０，３０    半導体装置
２１      パッケージ基板
２２      封止樹脂
２３      ボール電極
Ｂ        バンプ
ＢＧ      バンプ群
Ｃ        キャパシタ
ＣＥ      コンタクト導体
ＣＨ０〜ＣＨ３    チャネル
Ｇ        ゲート電極
Ｌ１〜Ｌ４    金属配線層
Ｍ１      第１の金属配線
Ｍ１ａ    第１部分
Ｍ１ｂ    第２部分
ＯＰ      開口
Ｐ        パッド
ＳＤ      ソース／ドレイン領域
ＳＯＣ    コントロールチップ
Ｔ        トランジスタ
ＴＨ      スルーホール導体
ＴＰ      テストパッド
ＴＳＶ    貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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