(57)【特許請求の範囲】
【請求項１】
電源ノードに電荷を供給して予め定められた高電圧にするための昇圧回路を備えた半導体装置であって、
前記電源ノードが前記高電圧よりも低い第１の参照電圧に達したことを検知して第１の信号を出力する第１の検知手段、
前記昇圧回路の駆動開始から前記第１の信号が出力されるまでの時間を計測する計時手段、および
前記計時手段の計時結果に基づいて、前記昇圧回路の駆動開始から前記電源ノードが前記高電圧に達するまでの時間が予め定められた時間になるように前記昇圧回路の電荷供給能力を制御する制御手段を備え、
さらに、前記電源ノードが前記高電圧と前記第１の参照電圧との間の第２の参照電圧に達したことを検知して第２の信号を出力する第２の検知手段を備え、
前記制御手段は、前記第１の信号が出力されてから前記第２の信号が出力されるまでの間は前記昇圧回路の電荷供給能力を高いレベルで制御し、前記第２の信号が出力された後は前記昇圧回路の電荷供給能力を低いレベルで制御する、半導体装置。
【請求項２】
前記昇圧回路は、クロック信号によって駆動され、
前記制御手段は、前記クロック信号の周波数および振幅のうちの少なくとも一方を制御して、前記昇圧回路の電荷供給能力を制御する、請求項１に記載の半導体装置。
【請求項３】
電源ノードに電荷を供給して予め定められた高電圧にするための昇圧回路を備えた半導体装置であって、
前記電源ノードが前記高電圧よりも低い参照電圧に達したことを検知して検知信号を出力する検知手段、
前記昇圧回路の駆動開始から前記検知信号が出力されるまでの時間を計測する計時手段、および
前記計時手段の計時結果に基づいて、前記昇圧回路の駆動開始から前記電源ノードが前記高電圧に達するまでの時間が予め定められた時間になるように前記昇圧回路の電荷供給能力を制御する制御手段を備え、
前記昇圧回路は、クロック信号によって駆動され、
前記制御手段は、前記クロック信号の周波数および振幅のうちの少なくとも一方を制御して、前記昇圧回路の電荷供給能力を制御する、半導体装置。
【請求項４】
電源ノードに電荷を供給して予め定められた高電圧にするための昇圧回路を備えた半導体装置であって、
前記電源ノードが前記高電圧よりも低い第１の参照電圧に達したことを検知して第１の信号を出力する第１の検知手段、
前記昇圧回路の駆動開始から前記第１の信号が出力されるまでの時間を計測する計時手段、および
前記計時手段によって計測された時間が基準時間よりも長いことに応じて、前記昇圧回路とともに前記電源ノードに電荷を供給する副昇圧回路を備える、半導体装置。
【請求項５】
さらに、前記電源ノードが前記高電圧と前記第１の参照電圧との間の第２の参照電圧に達したことを検知して第２の信号を出力する第２の検知手段、および
前記第１の検知手段から前記第１の信号が出力されたことに応じて前記昇圧回路の電荷供給能力を上昇させ、前記第２の検知手段から前記第２の信号が出力されたことに応じて前記昇圧回路の電荷供給能力を低下させる制御手段を備える、請求項４に記載の半導体装置。
【請求項６】
前記昇圧回路は、クロック信号によって駆動され、
前記制御手段は、前記クロック信号の周波数および振幅のうちの少なくとも一方を制御して、前記昇圧回路の電荷供給能力を制御する、請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、電源ノードに電荷を供給して予め定められた高電圧にするための昇圧回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図１２は、従来のＤＩＮＯＲ型フラッシュメモリの構成を示す一部省略した回路ブロック図である。図１２を参照して、このフラッシュメモリは、メモリアレイ１００、ロウデコーダ１０１、コラムデコーダ＋読出回路１０２、書込回路１０３およびソースラインドライバ１０４を備える。
【０００３】
メモリアレイ１００は、半導体基板のウェル１０５の表面に行列状に形成された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各隣接する２つの行に対応して設けられたソース線ＳＬと、各列に対応して設けられた副ビット線ＳＢＬと、一定数の副ビット線ＳＢＬごとに設けられた主ビット線ＢＬと、各副ビット線ＳＢＬと対応の主ビット線ＢＬとの間に接続されたＮチャネルＭＯＳトランジスタからなる選択ゲートＳＧとを含む。
【０００４】
各メモリセルＭＣは、図１３（ａ）（ｂ）に示すように、ウェル１０５表面の上方に絶縁層を介して浮遊ゲート１０７を形成し、さらにその上方に絶縁層を介して制御ゲート１０８を形成し、ゲート１０７，１０８の両側のウェル１０５表面にそれぞれソース１０６ｓおよびドレイン１０６ｄを形成したものである。制御ゲート１０８、ドレイン１０６ｄおよびソース１０６ｓは、それぞれ対応のワード線ＷＬ、副ビット線ＳＢＬおよびソース線ＳＬに接続される。
【０００５】
書込動作時は、表１上段に示すように、メモリセルＭＣのドレイン１０６ｄおよび制御ゲート１０８にそれぞれ＋６Ｖおよび−８Ｖが印加され、ソース１０６ｓはオープン（フローティング）にされ、ウェル１０６は接地される。これにより、図１３（ａ）に示すように、トンネル効果によって浮遊ゲート１０７からドレイン１０６ｄに電子が引抜かれ、図１４に示すように、メモリセルＭＣのしきい値電圧Ｖｔｈが約２Ｖに下がる。すなわち、データ「０」が書込まれる。
【０００６】
【表１】
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【０００７】
消去動作時は、表１中段に示すように、メモリセルＭＣの制御ゲート１０８に＋１０Ｖが印加され、ソース１０６ｓおよびウェル１０５に−８Ｖが印加され、ドレイン１０６ｄはオープンにされる。これにより、図１３（ｂ）に示すように、トンネル効果によってソース１０６ｓおよびウェル１０５から浮遊ゲート１０７に電子が注入され、図１４に示すようにメモリセルＭＣのしきい値電圧Ｖｔｈが約６Ｖに上がる。すなわち、データ「１」が書込まれる。
【０００８】
読出動作時は、表１下段に示すように、メモリセルＭＣのドレイン１０６ｄに１Ｖが印加され、制御ゲート１０８に＋３．３Ｖが印加され、ソース１０６ｓおよびウェル１０５に０Ｖが印加されて、図１４に示すように、ドレイン１０６ｄとソース１０６ｓの間にしきい値電流Ｉｔｈ（通常は数十μＡ）が流れるか否かが検出される。メモリセルＭＣにデータ「０」が書込まれている場合は電流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは流れない。
【０００９】
図１２に戻って、ロウデコーダ１０１は、ロウアドレス信号ＲＡに従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬに動作モードに応じた電圧−８Ｖ，＋１０Ｖまたは＋３．３Ｖを印加する。また、ロウデコーダ１０１は、上記一定数の副ビット線ＳＢＬのうちのいずれかの副ビット線ＳＢＬを選択し、選択した副ビット線ＳＢＬに対応する選択ゲートＳＧを導通させて、選択した副ビット線ＳＢＬと主ビット線ＢＬとを結合させる。
【００１０】
コラムデコーダ＋読出回路１０２は、コラムアドレス信号ＣＡに従って複数の主ビット線ＢＬのうちのいずれかの主ビット線ＢＬを選択し、選択した主ビット線ＢＬに動作モードに応じた電圧＋６Ｖまたは１Ｖを印加し、または選択した主ビット線ＢＬをオープンにする。また、コラムデコーダ＋読出回路１０２は、読出動作時は、選択した主ビット線ＢＬにしきい値電流Ｉｔｈが流入するか否かを検出し、検出結果に応じたデータを外部に出力する。
【００１１】
書込回路１０３は、書込動作時は書込データＤｉｎに応じた電圧を各主ビット線ＢＬに印加し、消去動作時はウェル１０５に−８Ｖを印加するとともに、各ソース線ＳＬにソースラインドライバ１０４を介して−８Ｖを印加する。
【００１２】
ソースラインドライバ１０２は、消去動作時に書込回路１０３に応答して各ソース線ＳＬに−８Ｖを印加する。
【００１３】
次に、このフラッシュメモリの書込および消去動作について詳細に説明する。書込回路１０３には、図１５に示すように、書込用の入力バッファ１１０、データバッファ１１１、クロック発生回路（ＣＬＫ）１１６および昇圧回路（チャージポンプ）１１７が設けられている。クロック発生回路１１６および昇圧回路１１７は、ＶＢＬ発生回路１１８を構成する。
【００１４】
データバッファ１１１は、各主ビット線ＢＬに対応して設けられたラッチ回路１１２およびトランスファゲート１１５を含む。ラッチ回路１１２は、逆並列に接続されたインバータ１１３，１１４を含み、入力バッファ１１０の出力をラッチして対応のトランスファゲート１１５の制御電極に与える。各トランスファゲート１１５は、昇圧回路１１７の出力ノード１１７ａと対応の主ビット線ＢＬとの間に接続される。
【００１５】
昇圧回路１１７は、図１６に示すように、ノードＮ１２０と出力ノード１１７ａとの間に直列接続された複数のダイオード１２０と、それぞれが電源電位ＶｃｃのラインとノードＮ１２０および複数のダイオード１２０のカソードとの間に接続された複数のダイオード１２１と、各奇数番のダイオード１２０のアノードとクロック入力ノード１１７ａとの間および各奇数番のダイオード１２０のカソードとクロック入力ノード１１７ｂとの間に接続されたキャパシタ１１２とを含む。
【００１６】
クロック入力ノード１１７ｂ，１１７ｃは、それぞれクロック発生回路１１６で生成された相補クロック信号φ１０，／φ１０を受ける。クロック信号φ１０または／φ１０が「Ｌ」レベルになったときにキャパシタ１２２が充電され、クロック信号φ１０または／φ１０が「Ｈ」レベルになったときにキャパシタ１２２の電荷が出力ノード１１７ａに供給され、出力ノード１１７ａは所定の目標電圧ＶＢＬ０＝＋６Ｖまで昇圧される。
【００１７】
書込動作時は、同時にまたは時系列的に書込データＤｉｎ（データ「０」）が入力バッファ１１０に入力される。データＤｉｎは、入力バッファ１１０によって順次データバッファ１１１内のラッチ回路１１２へ送られ、書込動作（データ「０」の場合に書込動作が行なわれる）が行なわれるべきメモリセルＭＣに対応するラッチ回路１１２にラッチされる。データ「０」が蓄えられたラッチ回路１１２は、対応のトランスファゲート１１５を導通させ、昇圧回路１１７の出力電圧＋６Ｖを主ビット線ＢＬに伝える。
【００１８】
同時に、ロウデコーダ１０１によって選択されたワード線ＷＬには−８Ｖが印加され、選択ゲートＳＧのゲートには＋１０Ｖが印加される。これらの電圧によって、メモリセルＭＣの浮遊ゲート１０７からドレイン１０６ｄへと電子がトンネル効果によって引抜かれ、書込が行なわれる。
【００１９】
なお、ラッチ回路１１２にデータ「１」が蓄えられている場合、そのラッチ回路１１２に対応するトランスファゲート１１５は非導通のままであり、主ビット線ＢＬに昇圧回路１１７の出力電圧＋６Ｖは伝えられない。
【００２０】
また、昇圧回路１１７の駆動力は制御できず、電源電圧や温度などが一定であれば、昇圧回路１１７の駆動力は常に一定である。
【００２１】
また、書込回路１０３には、図１７に示すように、消去用の昇圧回路１３０がさらに設けられている。昇圧回路１３０の出力ノード１３０ａはウェル１０５に接続されるとともに、ソースラインドライバ１０４を介して各ソース線ＳＬに接続される。昇圧回路１３０は、クロック発生回路１１６からのクロック信号φ１０，／φ１０によって駆動される。昇圧回路１３０は、クロック信号φ１０，／φ１０に同期して、出力ノード１３０ａから電荷を引抜く。ノード１３０は、−８Ｖまで昇圧される。
【００２２】
消去動作時は、昇圧回路１３０の出力電圧−８Ｖがソース線ＳＬおよびウェル１０５に伝えられる。同時に、ロウデコーダ１０１によって選択されたワード線ＷＬに＋１０Ｖが印加され、選択ゲートＳＧのゲートは接地される。これらの電圧によって、メモリセルＭＣのソース１０６ｓおよびウェル１０５から浮遊ゲート１０７へ電子がトンネル効果によって注入され、データの消去が行なわれる。なお、このときデータバッファ１１１のトランスファゲート１１５はすべて非導通になっている。昇圧回路１３０の駆動力が制御できないのは昇圧回路１１７と同様である。
【００２３】
なお、書込動作時と消去動作時で別の図１６，１７を用いて説明したが、これは説明および図が煩雑になるのを避けるためであり、実際には適当な切換回路などによって接続状態が切換わるようになっている。
【００２４】
【発明が解決しようとする課題】
このように、従来のフラッシュメモリにおいては昇圧回路１１７の駆動能力は常に一定であった。
【００２５】
しかし、書込動作時に書込を行なうメモリセルＭＣの数が多い場合、多くの主ビット線ＢＬを昇圧回路１１７の出力ノード１１７ａに接続しなければならず、充電するビット線容量（主ビット線ＢＬに必然的に付随する寄生容量）が大きなものになる。また、多くのメモリセルＭＣにトンネル電流を流す必要がある。このため、昇圧回路１１７から大きな電流を供給する必要が生じる。このとき従来のフラッシュメモリでは、図１８（ａ）の下側の曲線に示すように昇圧回路１１７の駆動能力が不足し、主ビット線ＢＬを目標電圧ＶＢＬ０まで充電するための時間が長くなってしまう。
【００２６】
また、メモリセルＭＣへの書込動作が完了するまでの時間は図１８（ａ）の斜線部分の面積と密接な関係があり、書込開始からの時間とメモリセルＭＣのしきい値電圧Ｖｔｈの変化の関係（書込特性）は、モデル的に示すと図１９のようになる。昇圧回路１１７の駆動能力が適当であるときは図１９の中央の書込特性となり予定された時間で書込動作を終了することができるが、駆動能力が不足すると上側の特性線になってしまい、書込時間が長くなる。駆動能力が高すぎると、下側の特性線となり、書込時間が短くなる。したがって、従来のフラッシュメモリでは、書込データ「０」の数により、書込時間が変化してしまうという問題があった。
【００２７】
一方、ラッチ回路１１２の大部分がデータ「１」をラッチした場合には、充電が必要な主ビット線ＢＬが少ないため、昇圧回路１１７の駆動能力が過剰になってしまい、主ビット線ＢＬの充電は速やかに行なわれるものの、必要以上に電力を消費していた。
【００２８】
さらに、トンネル電流は、電圧差があれば常に流れるため、昇圧回路１１７の出力電圧ＶＢＬの立上がりの履歴によって、メモリセルＭＣのしきい値電圧Ｖｔｈの変化の様子が影響を受けることになり、メモリセルＭＣのしきい値電圧Ｖｔｈの分布幅が広がってしまう。
【００２９】
また、昇圧回路１１７から負荷側（ここでは主ビット線ＢＬやメモリセルＭＣ）に１回のクロックアップで送り込まれる電荷量が負荷側で流すことができる電荷量に比べて大きな場合、図１８のＸ部に示すように、リップル（電圧振動）が生じることがある。リップルの振幅ΔＶは、クロック信号φ１０，／φ１０の１回のクロックアップで送り込まれる電荷量と負荷容量との比に応じて増大する。このリップルによって、メモリセルＭＣのゲート−ドレイン間耐圧以上の電圧がかかる可能性があり、トンネル酸化膜などの信頼性を落とす原因となり得る。
【００３０】
また、温度や電源電圧が変化すると、昇圧回路１１７の駆動力も変化するため、駆動力が適切でなくなり、書込時間が長くなったり、リップルが起こる要因となる。消去の場合にも、温度や電源電圧による昇圧回路１３０の駆動力の変動が起こり、駆動力が適切でなくなることがある。
【００３１】
それゆえに、この発明の主たる目的は、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間を一定にすることが可能な半導体装置を提供することである。
【００３２】
【課題を解決するための手段】
請求項１に係る発明は、電源ノードに電荷を供給して予め定められた高電圧にするための昇圧回路を備えた半導体装置であって、電源ノードが高電圧よりも低い第１の参照電圧に達したことを検知して第１の信号を出力する第１の検知手段、昇圧回路の駆動開始から第１の信号が出力されるまでの時間を計測する計時手段、および計時手段の計時結果に基づいて、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間が予め定められた時間になるように昇圧回路の電荷供給能力を制御する制御手段を備え、さらに、電源ノードが高電圧と第１の参照電圧との間の第２の参照電圧に達したことを検知して第２の信号を出力する第２の検知手段を備え、制御手段は、第１の信号が出力されてから第２の信号が出力されるまでの間は昇圧回路の電荷供給能力を高いレベルで制御し、第２の信号が出力された後は昇圧回路の電荷供給能力を低いレベルで制御することを特徴としている。
【００３３】
請求項２に係る発明では、請求項１に係る発明の昇圧回路は、クロック信号によって駆動され、制御手段は、クロック信号の周波数および振幅のうちの少なくとも一方を制御して、昇圧回路の電荷供給能力を制御する。
【００３４】
請求項３に係る発明は、電源ノードに電荷を供給して予め定められた高電圧にするための昇圧回路を備えた半導体装置であって、電源ノードが高電圧よりも低い参照電圧に達したことを検知して検知信号を出力する検知手段、昇圧回路の駆動開始から検知信号が出力されるまでの時間を計測する計時手段、および計時手段の計時結果に基づいて、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間が予め定められた時間になるように昇圧回路の電荷供給能力を制御する制御手段を備え、昇圧回路は、クロック信号によって駆動され、制御手段は、クロック信号の周波数および振幅のうちの少なくとも一方を制御して、昇圧回路の電荷供給能力を制御することを特徴としている。
【００３５】
請求項４に係る発明は、電源ノードに電荷を供給して予め定められた高電圧にするための昇圧回路を備えた半導体装置であって、電源ノードが高電圧よりも低い第１の参照電圧に達したことを検知して第１の信号を出力する第１の検知手段、昇圧回路の駆動開始から第１の信号が出力されるまでの時間を計測する計時手段、および計時手段によって計測された時間が基準時間よりも長いことに応じて、昇圧回路とともに電源ノードに電荷を供給する副昇圧回路を備えたことを特徴としている。
【００３６】
請求項５に係る発明では、請求項４に係る発明に、さらに、電源ノードが高電圧と第１の参照電圧との間の第２の参照電圧に達したことを検知して第２の信号を出力する第２の検知手段、および第１の検知手段から第１の信号が出力されたことに応じて昇圧回路の電荷供給能力を上昇させ、第２の検知手段から第２の信号が出力されたことに応じて昇圧回路の電荷供給能力を低下させる制御手段が設けられる。
【００３７】
請求項６に係る発明では、請求項５に係る発明の昇圧回路は、クロック信号によって駆動され、制御手段は、クロック信号の周波数および振幅のうちの少なくとも一方を制御して、昇圧回路の電荷供給能力を制御する。
【００３８】
【発明の実施の形態】
実施の形態を説明する前に、まずこの発明の原理について説明する。昇圧回路の出力電圧がある参照電圧ＶＲ０に達したことを検知回路によって検知し、それまでに要した時間を計時回路によって計測する。計測した時間が基準時間を超えていれば、昇圧回路の駆動力（電荷供給能力）が不足しているので、昇圧回路の駆動力を上昇させる。逆に、計測した時間が基準時間に満たない場合は、昇圧回路の駆動力が大きすぎるので、駆動力を低下させる。
【００３９】
ここで、書込または消去の完了時間をできるだけ早める目的で、昇圧回路の出力電圧がＶＲ０〜ＶＲ１（ＶＲ０＜ＶＲ１）の場合は、昇圧回路の駆動力を上昇させる。そして、昇圧回路の出力電圧が参照電圧ＶＲ１を超えた時点で、昇圧回路の駆動力を元に戻し、適切な駆動力で動作させる。
【００４０】
これにより、常に昇圧回路の駆動力を最適に近い状態に設定することができ、常に一定の書込時間または消去時間を実現することができる。また、昇圧回路の出力電圧が速やかに立上がるので、書込時間または消去時間を短くすることができる。また、昇圧回路の出力電圧の立上がり時の様子もほぼ同じになるので、立上がり最中のトンネル電流によるメモリセルのしきい値電圧の変動の量も同じにでき、しきい値電圧の分布幅を狭めることが可能となる。また、上述したリップルを低減させることもできる。
【００４１】
以下、図を用いてこの発明を詳細に説明する。
［実施の形態１］
図１は、この発明の実施の形態１によるＤＩＮＯＲ型フラッシュメモリのＶＢＬ発生回路１７の構成を示す回路ブロック図であって、図１５のＶＢＬ発生回路１１８と対比される図である。
【００４２】
図１を参照して、このＶＢＬ発生回路１７は、コンパレータ１，２、オシレータ３、カウンタ４、クロック発生回路５〜８、クロック切換回路１０、トランスファゲート１５，１６および昇圧回路１１７を含む。昇圧回路１１７は、図１６で示したものと同じである。
【００４３】
コンパレータ１は、昇圧回路１１７の出力電圧ＶＢＬと参照電圧ＶＲ０（たとえば１Ｖ）とを比較し、ＶＢＬ＜ＶＲ０の場合は「Ｌ」レベルを出力し、ＶＢＬ＞ＶＲ０の場合は「Ｈ」レベルを出力する。コンパレータ１の出力は、カウンタ４に信号ＣＯＥとして入力され、トランスファゲート１５，１６の制御電極に入力され、アップ信号ＵＰとしてクロック発生回路５〜８の各々に入力され、さらにはストップ信号ＳＴＰとしてオシレータ３に入力される。
【００４４】
コンパレータ２は、昇圧回路１１７の出力電圧ＶＢＬと参照電圧ＶＲ１（たとえば５Ｖ）とを比較し、ＶＢＬ＜ＶＲ１の場合は「Ｌ」レベルを出力し、ＶＢＬ＞ＶＲ１の場合は「Ｈ」レベルを出力する。コンパレータ２の出力は、ダウン信号ＤＷＮとしてクロック発生回路５〜８の各々に入力される。
【００４５】
オシレータ３は、書込動作の開始と同時に入力されるスタート信号ＳＴＲによって活性化され、一定周波数のクロック信号φ０を生成してカウンタ４に与える。オシレータ３は、コンパレータ１からのストップ信号ＳＴＰが「Ｈ」レベルになったことに応じて非活性化される。
【００４６】
カウンタ４は、図２に示すように、トランスファゲート２０，３７〜４０、フリップフロップ２１〜２３、ＮＡＮＤゲート２４，２７，３０，３４，３６、およびインバータ２５，２６，２８，２９，３１，３２，３３，３５を含む。フリップフロップ２１〜２３は、図３に示すように、トランスファゲート２０を介して入力されるクロック信号φ０のパルス数をカウントする。
【００４７】
インバータ３２，３３，３５およびＮＡＮＤゲート３４からなる第１の論理回路は、フリップフロップ２１〜２３に入力されたパルス数が０または１個の場合に「Ｈ」レベルを出力する。インバータ２９，３１およびＮＡＮＤゲート３４から第２の論理回路は、フリップフロップ２１〜２３に入力されたパルスが２または３個の場合に「Ｈ」レベルを出力する。インバータ２６，２８およびＮＡＮＤゲート２７からなる第３の論理回路は、フリップフロップ２１〜２３に入力されたパルス数が４または５個の場合に「Ｈ」レベルを出力する。インバータ２５およびＮＡＮＤゲート２４からなる第４の論理回路は、フリップフロップ２１〜２３に入力されたパルス数が６または７個の場合に「Ｈ」レベルを出力する。
【００４８】
ＮＡＮＤゲート３６は、フリップフロップ２１〜２３に入力されたパルス数が８個を超えた場合に「Ｌ」レベルを出力してトランスファゲート２０を非導通にし、パルスの入力を遮断する。
【００４９】
トランスファゲート３７〜４０は、それぞれ第１〜第４の論理回路の出力を受ける。トランスファゲート３７〜４０は、コンパレータ１からの出力信号ＣＯＥが「Ｈ」レベルになったことに応じて導通する。トランスファゲート３７〜４０を通過した信号がそれぞれ制御信号Ｃ１〜Ｃ４となる。
【００５０】
なお、一連の書込動作が終了した時点から、次の書込または消去動作が開始されるまでのどこかの時点で、フリップフロップ２１〜２３にリセット信号ＲＥＳを入力し、カウント数を０に戻す動作が入る。
【００５１】
クロック発生回路５は、図４に示すように、オシレータ４１、１／２分周器４２ａ，４２ｂ、トランスファゲート４３ａ，４３ｂ，４４ａ，４４ｂ、インバータ４５ａ，４５ｂ，４６，４８およびＮＡＮＤゲート４７を含む。
【００５２】
オシレータ４１は、一定周波数ｆのクロック信号φ１ｓ，／φ１ｓを出力する。１／２分周器４２ａ，４２ｂは、それぞれクロック信号φ１ｓ，／φ１ｓを１／２分周して、周波数ｆ／２のクロック信号φ１ｓ′，／φ１ｓ′を出力する。
【００５３】
トランスファゲート４３ａ，４３ｂ，４４ａ，４４ｂ、インバータ４５ａ，４５ｂ，４６，４８およびＮＡＮＤゲート４７は、信号ＵＰ，ＤＷＮに従って、クロック信号φ１ｓ，／φ１ｓとクロック信号φ１ｓ′，／φ１ｓ′とのうちの一方をクロック信号φ１，／φ１としてクロック発生回路５から出力させるための切換回路を構成している。
【００５４】
ＶＢＬ＜ＶＲ０であって信号ＵＰ，ＤＷＮがともに「Ｌ」レベルの場合は、トランスファゲート４３ａ，４３ｂが非導通となり、トランスファゲート４４ａ，４４ｂが導通し、周波数ｆ／２のクロック信号φ１ｓ′，／φ１ｓ′がクロック信号φ１，／φ１として出力される。
【００５５】
ＶＲ０＜ＶＢＬ＜ＶＲ１であって信号ＵＰ，ＤＷＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの場合は、トランスファゲート４３ａ，４３ｂが導通し、トランスファゲート４４ａ，４４ｂが非導通となり、周波数ｆのクロック信号φ１ｓ，／φ１ｓがクロック信号φ１，／φ１として出力される。
【００５６】
ＶＢＬ＞ＶＲ０であって信号ＵＰ，ＤＷＮがともに「Ｈ」レベルの場合は、トランスファゲート４３ａ，４３ｂが非導通となり、トランスファゲート４４ａ，４４ｂが導通し、周波数ｆ／２のクロック信号φ１ｓ′，／φ１ｓ′がクロック信号φ１，／φ１として出力される。
【００５７】
クロック発生回路６，７，８もクロック発生回路５と同様である。ただし、クロック発生回路６，７，８に含まれるオシレータ４１の発振周波数はたとえばそれぞれ２ｆ，４ｆ，８ｆになっているがこれに限定されるものではない。
【００５８】
クロック切換回路１０は、トランスファゲート１１ａ〜１４ａ，１１ｂ〜１４ｂを含む。トランスファゲート１１ａ〜１４ａの一方導通電極はそれぞれクロック発生回路５〜８からのクロック信号φ１〜φ４を受け、各々の他方導通電極はともに昇圧回路１１７のクロック入力ノード１１７ｂに接続され、各々の制御電極はそれぞれカウンタ４からの制御信号Ｃ１〜Ｃ４を受ける。
【００５９】
トランスファゲート１１ｂ〜１４ｂの一方導通電極はそれぞれクロック発生回路５〜８からのクロック信号／φ１〜／φ４を受け、各々の他方導通電極はともに昇圧回路１１７のクロック入力ノード１１７ｃに接続され、各々の制御電極はそれぞれカウンタ４からの制御信号Ｃ１〜Ｃ４を受ける。
【００６０】
制御信号Ｃ１〜Ｃ４が「Ｈ」レベルになった場合は、それぞれトランスファゲート１１ａ，１１ｂ；…；１４ａ，１４ｂが導通し、クロック信号φ１，／φ１；…；φ４，／φ４が昇圧回路１１７に与えられる。したがって、カウンタ４のカウント値が大きいほど、高い周波数のクロック信号が昇圧回路１１７に与えられることとなる。
【００６１】
トランスファゲート１５，１６の一方導通電極はそれぞれクロック発生回路６からのクロック信号φ２，／φ２を受け、各々の他方導通電極はそれぞれ昇圧回路１１７のクロック入力ノード１１７ｂ，１１７ｃに接続され、各々の制御電極はともにコンパレータ１の出力を受ける。
【００６２】
ＶＢＬ＜ＶＲ０であってコンパレータ１が「Ｌ」レベルを出力している場合はトランスファゲート１５，１６が導通し、クロック信号φ２，／φ２が昇圧回路１１７に与えられる。
【００６３】
次に、このＶＢＬ発生回路１７の動作について説明する。
書込開始と同時に、オシレータ３へスタート信号ＳＴＲが入力されてオシレータ３が活性化され、カウンタ４がオシレータ３からのクロック信号φ０のパルス数を数え始める。このとき、昇圧回路１１７は、トランスファゲート１５，１６を介して入力されるクロック信号φ２，／φ２によって駆動されている。
【００６４】
昇圧回路１１７の出力電圧ＶＢＬが参照電圧ＶＲ０を超えると、コンパレータ１の出力が「Ｈ」レベルとなる。これにより、オシレータ３が非活性化されるとともに、カウンタ４に蓄えられているパルス数に応じた制御信号Ｃ１〜Ｃ４がクロック切換回路１０に与えられ、昇圧回路１１７の駆動力が制御される。
【００６５】
カウンタ４に蓄えられているパルス数が０または１個、２または３個、４または５個、６または７個の場合に制御信号Ｃ１〜Ｃ４がそれぞれ「Ｈ」レベルとなる。昇圧回路１１７のクロック入力ノード１１７ｂ，１１７ｃには、周波数が順次大きくなるクロック信号φ１，／φ１；…；φ４，／φ４がクロック切換回路１０を介して接続されている。制御信号Ｃ１〜Ｃ４が「Ｈ」レベルになったとき、それぞれクロック信号φ１，／φ１；…；φ４，／φ４が昇圧回路１１７へ送られる。つまり、カウンタ４に蓄えられているパルス数が多いほど、すなわち昇圧回路１１７の出力電圧ＶＢＬが参照電圧ＶＲ０に達するまでの時間が長いほど、高い周波数のクロック信号が昇圧回路１１７に送られ、昇圧回路１１７の駆動能力が大きくなる。
【００６６】
出力電圧ＶＢＬはＶＲ０〜ＶＲ１の期間は、クロック信号φ１，／φ１；…；φ４，／φ４の周波数はＶＢＬ＜ＶＲ０の期間の２倍になり、ＶＢＬは急速に上昇する。そして、ＶＢＬがＶＲ１を超えた時点でクロック信号φ１，／φ１；…；φ４，／φ４の周波数が元に戻り、ＶＢＬはスムーズに目標電圧ＶＢＬ０に達する。
【００６７】
この実施の形態では、昇圧回路１１７の出力電圧ＶＢＬが参照電圧ＶＲ０に達するまでの時間に応じて昇圧回路１１７の駆動能力を制御するので、図５に示すように、常に最適に近い駆動能力を得ることができる。
【００６８】
すなわち、書込時間または昇圧時間を常に一定にでき、安定した書込動作または消去動作を行なうことができる。
【００６９】
また、昇圧回路１１７の出力電圧ＶＢＬが速やかに立上がるので、書込または消去の時間を短くすることができる。
【００７０】
また、出力の立上がり時の様子もほぼ同じになるので、立上がり最中のトンネル電流によるメモリセルＭＣのしきい値電圧Ｖｔｈの変動の量を同じにすることができ、しきい値電圧Ｖｔｈの分布幅を狭めることができる。
【００７１】
また、書込動作時において書込を行なうメモリセルＭＣの数が少ない場合は、昇圧回路１１７の駆動力が小さく抑制されるので、昇圧回路１１７の駆動能力が過剰になってリップルが生じるのを防止することができる。
【００７２】
［実施の形態２］
図６は、この発明の実施の形態２によるＤＩＮＯＲ型フラッシュメモリのＶＢＬ発生回路４９の構成を示す回路ブロック図であって、図１５のＶＢＬ発生回路１１８と対比される図である。
【００７３】
図６を参照して、このＶＢＬ発生回路４９は、コンパレータ１，２、オシレータ３、カウンタ５０、クロック発生回路５、ブースト回路６０、トランスファゲート７４および昇圧回路１１７を含む。昇圧回路１１７は、図１６で示したものと同じである。コンパレータ１，２、オシレータ３およびクロック発生回路５は、実施の形態１で示したものと同じである。
【００７４】
コンパレータ１の出力は、カウンタ５０に信号ＣＯＥとして入力され、トランスファゲート７４の制御電極に入力され、クロック発生回路５にアップ信号ＵＰとして入力され、さらにはストップ信号ＳＴＰとしてオシレータ３に入力される。コンパレータ２の出力は、ダウン信号ＤＷＮとしてクロック発生回路５に入力される。
【００７５】
カウンタ５０は、図７に示すように、トランスファゲート５１，５６、フリップフロップ５２〜５４およびインバータ５５を含む。フリップフロップ５２〜５４は、図８に示すように、トランスファゲート５１を介して入力されるクロック信号φ０のパルス数をカウントする。フリップフロップ５４の出力Ｑ３は、入力されたクロック信号φ０のパルス数が４個未満の場合は「Ｌ」レベルとなり、入力されたクロック信号φ０のパルス数が４個以上の場合は「Ｈ」レベルとなる。
【００７６】
インバータ５５は、フリップフロップ５４の出力Ｑ３が「Ｈ」レベルになったことに応じて「Ｌ」レベルを出力してトランスファゲート５１を非導通にし、パルスの入力を遮断する。
【００７７】
トランスファゲート５６は、フリップフロップ５４の出力Ｑ３を受ける。トランスファゲート５６は、コンパレータ１からの信号ＣＯＥが「Ｈ」レベルになったことに応じて導通する。トランスファゲート５６を通過した信号がブースト信号ＢＳＴとなり、ブースト回路６０に入力される。
【００７８】
なお、一連の書込動作が終了した時点から次の書込または消去動作が開始されるまでのどこかの時点で、フリップフロップ５２〜５４にリセット信号ＲＥＳを入力し、カウント数を０に戻す動作が入る。
【００７９】
ブースト回路６０は、図９に示すように、φ１用ブースト回路６０ａおよび／φ１用ブースト回路６０ｂを備える。φ１用ブースト回路６０ａは、ＮＡＮＤゲート６１、インバータ６２〜６４，６９、キャパシタ６５、ＰチャネルＭＯＳトランジスタ６６，６７，７１，７２およびＮチャネルＭＯＳトランジスタ６８，７０，７３を含む。ＮチャネルＭＯＳトランジスタ７０は電流の逆流を防止し、ＮチャネルＭＯＳトランジスタ７１は貫通電流を防止するために設けられている。
【００８０】
ブースト信号ＢＳＴが「Ｈ」レベルの場合は、ＮＡＮＤゲート６１はクロック信号φ１に対してインバータとして動作する。クロック信号φ１が「Ｌ」レベルの期間は、ＭＯＳトランジスタ７０，７１，７３が導通し、ＭＯＳトランジスタ７２が非導通となり、出力ノードＮ６０ａの電位すなわちクロック信号φ１′は「Ｌ」レベルとなる。同時にＭＯＳトランジスタ６８，６６が導通しＭＯＳトランジスタ６７が非導通となり、キャパシタ６５の電極６５ａ，６５ｂ間が電源電圧Ｖｃｃに充電される。
【００８１】
次いでクロック信号φ１が「Ｈ」レベルに立上がると、ＭＯＳトランジスタ６８，６６が非導通となりＭＯＳトランジスタ６７が導通し、キャパシタ６５の一方電極６５ｂが「Ｈ」レベルとなり、他方電極６５ａがＶｃｃ＋Ｖ′に押し上げられる。同時にＭＯＳトランジスタ７０，７２が導通しＭＯＳトランジスタ７１，７３が非導通となり、図１０に示すように、クロック信号φ１′はＶｃｃ＋Ｖ′となる。なお、理論的にはＶ′＝Ｖｃｃとなるが、実際にはＭＯＳトランジスタ６６のゲートを充電する電流が必要となるのでＶ′＜Ｖｃｃとなる。
【００８２】
ブースト信号ＢＳＴが「Ｌ」レベルの場合は、ＮＡＮＤゲート６１の出力は「Ｈ」レベルに固定され、常にＭＯＳトランジスタ６８，６６が導通しＭＯＳトランジスタ６７が非導通となる。したがって、電源電圧Ｖｃｃの昇圧は行なわれず、図１０に示すように、クロック信号φ１′は接地電位ＧＮＤと電源電位Ｖｃｃの間で振幅する。
【００８３】
／φ１用ブースト回路６０ｂは、クロック信号φ１の代わりにクロック信号／φ１が入力されるだけで、φ１用ブースト回路６０ａと全く同じ構成である。
【００８４】
ブースト回路６０で生成されたクロック信号φ１′，／φ１′は、昇圧回路１１７に入力される。図１６で示したように、昇圧回路１１７は、入力クロック信号φ１′，／φ１′が「Ｈ」レベルに立上がるごとにキャパシタ１２２に充電された電荷を押し出す。したがって、クロック信号φ１′，／φ１′の「Ｈ」レベルの電位がＶｃｃからＶｃｃ＋Ｖ′に昇圧されると、Ｖ′分だけ昇圧回路１１７の電荷供給能力が増大される。
【００８５】
図６に戻って、トランスファゲート７４は、カウンタ５０の出力ノード５０ａと接地電位ＧＮＤのラインとの間に接続され、その制御電極はコンパレータ１の出力を受ける。ＶＢＬ＜ＶＲ０であってコンパレータ１の出力が「Ｌ」レベルの場合はトランスファゲート７４が導通し、ブースト信号ＢＳＴは「Ｌ」レベルに固定される。
【００８６】
次に、図６〜図１０で示したＶＢＬ発生回路４９の動作について説明する。
書込開始と同時にオシレータ３へスタート信号ＳＴＲが入力されてオシレータ３が活性化される。カウンタ５０がオシレータ３からのクロック信号φ０のパルス数を数え始める。このとき、トランスファゲート７４が導通してブースト信号ＢＳＴが「Ｌ」レベルに固定され、ブースト回路６０はクロック発生回路５からのクロック信号φ１，／φ１を昇圧回路１１７にそのまま伝達させる。
【００８７】
昇圧回路１１７の出力信号ＶＢＬが参照電圧ＶＲ０を超えると、コンパレータ１の出力が「Ｈ」レベルとなる。これにより、オシレータ３が非活性化されるとともに、クロック信号φ１，／φ１の周波数が２倍になる。同時にトランスファゲート７４が非導通となり、信号ＣＯＥが「Ｈ」レベルとなり、ブースト信号ＢＳＴが活性化される。
【００８８】
ＶＢＬがＶＲ０に達するまでの時間が短く、カウンタ５０に蓄えられているパルス数が４個未満の場合は、ブースト信号ＢＳＴが「Ｌ」レベルのまま変化せず、ブースト回路６０はクロック信号φ１，／φ１を昇圧回路１１７にそのまま伝達させる。
【００８９】
ＶＢＬがＶＲ０に達するまでの時間が長く、カウンタ５０に蓄えられているパルス数が４個以上の場合は、ブースト信号ＢＳＴが「Ｈ」レベルとなり、昇圧回路６０はクロック信号φ１，／φ１の「Ｈ」レベルをＶｃｃからＶｃｃ＋Ｖ′にブーストして昇圧回路１１７に伝達させる。
【００９０】
ＶＢＬがＶＲ０〜ＶＲ１の期間は、クロック信号φ１，／φ１の周波数がＶＢＬ＜ＶＲ０の期間の２倍になり、さらにＶＢＬがＶＲ０に到達する時間が長い場合はクロック信号φ１，／φ１の振幅がブーストされて、ＶＢＬが急速に上昇する。
【００９１】
ＶＢＬがＶＲ１を超えると、クロック信号φ１，／φ１の周波数は元に戻り、ＶＢＬはスムーズに目標電圧ＶＢＬ０に到達する。
【００９２】
この実施の形態でも、実施の形態１と同じ効果が得られる。
［実施の形態３］
図１１は、この発明の実施の形態３によるＤＩＮＯＲ型フラッシュメモリのＶＢＬ発生回路８５の構成を示す回路ブロック図であって、図１５のＶＢＬ発生回路１１８と対比される図である。
【００９３】
図１１を参照して、このＶＢＬ発生回路８５は、コンパレータ１，２、オシレータ３、カウンタ５０、クロック発生回路５、トランスファゲート７４，８１，８２、主昇圧回路１１７および副昇圧回路８０を含む。主昇圧回路１１７および副昇圧回路８０は、それぞれ図１６で示したものと同じである。コンパレータ１，２、オシレータ３、カウンタ５０、クロック発生回路５およびトランスファゲート７４の構成および接続関係は実施の形態２と同じである。
【００９４】
主昇圧回路１１７は、クロック発生回路５からのクロック信号φ１，／φ１によって駆動される。トランスファゲート８１，８２の一方導通電極はそれぞれクロック信号φ１，／φ１を受け、各々の他方導通電極がそれぞれ副昇圧回路８０のクロック入力ノード８０ｂ，８０ｃに接続され、各々の制御電極はともにカウンタ５４の出力ノード５０ａに接続される。副昇圧回路８０の出力ノード８０ａは、主昇圧回路１１７の出力ノード１１７ａに接続される。
【００９５】
カウンタ５０の出力信号であるブースト信号ＢＳＴが「Ｈ」レベルの場合は、トランスファゲート８１，８２が導通し、副昇圧回路８０にもクロック信号φ１，／φ１が与えられる。したがって、ビット線電位ＶＢＬは、主昇圧回路１１７および副昇圧回路８０によって急速に立上げられる。
【００９６】
ブースト信号ＢＳＴが「Ｌ」レベルの場合は、トランスファゲート８１，８２が非導通となり、副昇圧回路８０は駆動されない。この場合、ビット線電位ＶＢＬは、主昇圧回路１１７のみによって適切な速さで立上げられる。
【００９７】
他の構成および動作は、実施の形態２と同じであるので、その説明は繰返さない。
【００９８】
この実施の形態でも、実施の形態１と同じ効果が得られる。
なお、以上の実施の形態では、８パルスまで数えることが可能なカウンタを用い、昇圧回路の駆動力を４段階または２段階で制御したが、カウンタのカウントアップ数や昇圧回路の駆動力の段階数はこれに限るものではない。
【００９９】
また、この実施の形態では、書込動作時にただ１つの正の高電圧ＶＢＬを発生する昇圧回路の駆動力を変化させたが、２つ以上の昇圧回路の駆動力を同時に変化させたり、負の高電圧を発生する昇圧回路の駆動力を変化させたり、消去時に適応する場合でも、全く同様の方法で実施できることが可能なことは明らかである。
【０１００】
また、この実施の形態では、ＤＩＮＯＲ型フラッシュメモリで実施した例を挙げたが、内部昇圧回路によって書込または消去に必要な電圧を得るタイプのＥＰＲＯＭやフラッシュメモリ（たとえばＮＯＲ型、ＮＡＮＤ型）でも適用可能であることは明らかである。
【０１０１】
【発明の効果】
以上のように、請求項１に係る発明では、昇圧回路の駆動開始から電源ノードが第１の参照電圧に達するまでの時間を計測し、その計測結果に基づいて、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間が一定になるように昇圧回路の電荷供給能力を制御する。したがって、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間を一定に保つことができる。また、電源ノードが第１の参照電圧に達してから第２の参照電圧に達するまでの間は昇圧回路の電荷供給能力を高いレベルで制御し、電源ノードが第２の参照電圧に達した後は昇圧回路の電荷供給能力を低いレベルで制御する。したがって、電源ノードの電圧を速やかに上昇させることができ、かつリップルの発生を防止できる。
【０１０２】
請求項２に係る発明では、請求項１に係る発明において、昇圧回路を駆動させるためのクロック信号の周波数・振幅を制御して、昇圧回路の電荷供給能力を制御する。したがって、昇圧回路の電荷供給能力を容易かつ確実に制御できる。
【０１０３】
請求項３に係る発明では、昇圧回路の駆動開始から電源ノードが第１の参照電圧に達するまでの時間を計測し、その計測結果に基づいて、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間が一定になるように昇圧回路の電荷供給能力を制御する。したがって、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間を一定に保つことができる。また、昇圧回路を駆動させるためのクロック信号の周波数・振幅を制御して、昇圧回路の電荷供給能力を制御する。したがって、昇圧回路の電荷供給能力を容易かつ確実に制御できる。
【０１０４】
請求項４に係る発明では、昇圧回路の駆動開始から電源ノードが第１の参照電圧に達するまでの時間を計測し、その時間が基準時間よりも長い場合は副昇圧回路を駆動させる。したがって、昇圧回路の駆動開始から電源ノードが高電圧に達するまでの時間を一定に保つことができる。
【０１０５】
請求項５に係る発明では、請求項４に係る発明において電源ノードが第１の参照電圧に達したことに応じて昇圧回路の電荷供給能力を上昇させ、電源ノードが第２の参照電圧に達したことに応じて昇圧回路の電荷供給能力を低下させる。したがって、電源ノードの電圧を速やかに上昇させることができ、かつリップルの発生を防止できる。
【０１０６】
請求項６に係る発明では、請求項５に係る発明において、昇圧回路を駆動させるためのクロック信号の周波数・振幅を制御して、昇圧回路の電荷供給能力を制御する。したがって、昇圧回路の電荷供給能力を容易かつ確実に制御できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるＤＩＮＯＲ型フラッシュメモリのＶＢＬ発生回路の構成を示す回路ブロック図である。
【図２】  図１に示したカウンタの構成を示す回路ブロック図である。
【図３】  図２に示したカウンタの動作を示すタイムチャートであり、φ０の７パルス目でＶＢＬ＞ＶＲ０になった場合を示す。
【図４】  図１に示したクロック発生回路の構成を示す回路ブロック図である。
【図５】  図１に示したＶＢＬ発生回路の効果を説明するための図である。
【図６】  この発明の実施の形態２によるＤＩＮＯＲ型フラッシュメモリのＶＢＬ発生回路の構成を示す回路ブロック図である。
【図７】  図６に示したカウンタの構成を示す回路ブロック図である。
【図８】  図７に示したカウンタの動作を示すタイムチャートであり、φ０の７パルス目でＶＢＬ＞ＶＲ０になった場合を示す。
【図９】  図６に示したブースト回路の構成を示す回路図である。
【図１０】  図９に示したブースト回路の動作を示すタイムチャートである。
【図１１】  この発明の実施の形態３によるＤＩＮＯＲ型フラッシュメモリのＶＢＬ発生回路の構成を示す回路ブロック図である。
【図１２】  従来のＤＩＮＯＲ型フラッシュメモリの全体構成を示す一部省略した回路ブロック図である。
【図１３】  図１２に示したメモリセルの構成および動作を示す一部破断した断面図である。
【図１４】  図１３に示したメモリセルの動作を示す他の図である。
【図１５】  図１２に示したＤＩＮＯＲ型フラッシュメモリの書込動作を説明するための一部省略した回路ブロック図である。
【図１６】  図１５に示した昇圧回路の構成を示す一部省略した回路図である。
【図１７】  図１２に示したＤＩＮＯＲ型フラッシュメモリの消去動作を説明するための一部省略した回路ブロック図である。
【図１８】  図１２に示したＤＩＮＯＲ型フラッシュメモリの問題点を説明するための図である。
【図１９】  図１２に示したＤＩＮＯＲ型フラッシュメモリの問題点を説明するための他の図である。
【符号の説明】
１，２  コンパレータ、３，４１  オシレータ、４，５０  カウンタ、５〜８，１１６  クロック発生回路、１０  クロック切換回路、１１ａ〜１４ａ，１１ｂ〜１４ｂ，１５，１６，２０，３７〜４０，４３ａ，４３ｂ，４４ａ，４４ｂ，５１，５６，７４，８１，８２，１１５  トランスファゲート、１７，４９，８５，１１８  ＶＢＬ発生回路、２１〜２３，５２〜５４  フリップフロップ、２４，２７，３０，３４，３６，４７，６１  ＮＡＮＤゲート、２５，２６，２８，２９，３１，３２，３３，３５，４５ａ，４５ｂ，４６，４８，５５，６２〜６４，６９，１１３，１１４  インバータ、４２ａ，４２ｂ  １／２分周器、６０  ブースト回路、６０ａ  φ１用ブースト回路、６０ｂ  ／φ１用ブースト回路、６５，１２２  キャパシタ、６６，６７，７１，７２  ＰチャネルＭＯＳトランジスタ、７０，７３  ＮチャネルＭＯＳトランジスタ、８０，１１７，１３０  昇圧回路（チャージポンプ）、１００  メモリアレイ、１０１  ロウデコーダ、１０２  コラムデコーダ＋読出回路、１０３  書込回路、１０４  ソースラインドライバ、１０５  ウェル、１０６ｓ  ソース、１０６ｄ  ドレイン、１０７  浮遊ゲート、１０８  制御ゲート、１１０  入力バッファ、１１１  データバッファ、１１２  ラッチ回路、１２０，１２１  ダイオード、ＭＣ  メモリセル、ＷＬ  ワード線、ＳＢＬ  副ビット線、ＢＬ  主ビット線、ＳＬ  ソース線、ＳＧ  選択ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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