(57)【特許請求の範囲】
【請求項１】
処理基板上に形成された第１の材料膜上に、第１の材料膜とは異なる材料からなる第２の材料膜を形成する工程と、
前記第２の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第２の材料膜を異方性ドライエッチングして第２の材料膜パターンを形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記第２の材料膜パターンの前記所望パターンに対応する部分を第２のレジストパターンで覆う工程と、
前記第２のレジストパターンをマスクとして前記第２の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第２のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記第２の材料膜パターンをマスクとして前記第１の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
処理基板上に形成された第１の材料膜上に、第１の材料膜とは異なる材料からなる第２の材料膜を形成する工程と、
前記第２の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第１のレジストパターンを形成する工程と、
前記第１のレジストパターンを細らせる工程と、
前記細った第１のレジストパターンをマスクとして前記第２の材料膜を異方性ドライエッチングして第２の材料膜パターンを形成する工程と、
前記細った第１のレジストパターンを除去する工程と、
前記第２の材料膜パターンの前記所望パターンに対応する部分を第２のレジストパターンで覆う工程と、
前記第２のレジストパターンをマスクとして前記第２の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第２のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記第２の材料膜パターンをマスクとして前記第１の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
処理基板上に形成された第１の材料膜上に、第１の材料膜とは異なる材料からなる第２の材料膜を形成する工程と、
前記第２の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第２の材料膜を異方性ドライエッチングして第２の材料膜パターンを形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記第２の材料膜パターンを細らせる工程と、
前記細った第２の材料膜パターンの前記所望パターンに対応する部分を第２のレジストパターンで覆う工程と、
前記第２のレジストパターンをマスクとして前記細った第２の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第２のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記細った第２の材料膜パターンをマスクとして前記第１の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
処理基板上に形成された第１の材料膜上に、第１の材料膜とは異なる材料からなる第２の材料膜を形成する工程と、
前記第２の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第１のレジストパターンを形成する工程と、
前記第１のレジストパターンを細らせる工程と、
前記細った第１のレジストパターンをマスクとして前記第２の材料膜を異方性ドライエッチングして第２の材料膜パターンを形成する工程と、
前記細った第１のレジストパターンを除去する工程と、
前記第２の材料膜パターンを細らせる工程と、
前記細った第２の材料膜パターンの前記所望パターンに対応する部分を第２のレジストパターンで覆う工程と、
前記第２のレジストパターンをマスクとして前記細った第２の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第２のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記細った第２の材料膜パターンをマスクとして前記第１の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の材料膜は、ハードマスク材料膜、反射防止材料膜及び平坦化材料膜の少なくとも一つからなる
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第２の材料膜は、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、酸化アルミニウム膜、炭化ケイ素膜、カーボン膜の少なくとも一つからなる
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１の材料膜を異方性ドライエッチングする工程によってトランジスタのゲート層パターンを形成する
ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にＬＳＩにおける微細パターンの形成技術に関する。
【０００２】
【従来の技術】
半導体装置の微細化に伴い微細パターンの形成がしだいに難しくなってきており、リソグラフィプロセスには膜厚の薄いレジスト（薄膜レジスト）を用いるようになってきている。
【０００３】
薄膜レジストを用いる場合、膜厚の薄いレジストがエッチングによって消失しないようにするため、被エッチング材の高選択エッチングが必要となる。この高選択エッチングは、エッチングによる反応生成物をレジストに付着させることにより、レジストパターンをエッチングガスから保護しながら、被エッチング材をエッチングするものである。したがって、レジストに付着する反応生成物の量が被エッチング材の加工精度に大きく影響する。具体的には、エッチングエリアが広い領域ほど反応生成物が多く生成される。そのため、ラインパターン等を形成する場合、ラインパターンが密な領域よりも疎な領域の方がライン幅が太くなる。つまり、このエッチング方法では、パターンの粗密によってパターン寸法が大きく異なるという問題がある。
【０００４】
また、レジストパターンのトリミング（レジストパターンをエッチングして細らせること）を行う場合にも、パターンの粗密によってトリミング量が異なるという問題もある。
【０００５】
【発明が解決しようとする課題】
このように、従来のパターン形成方法では、パターンの粗密によってパターン寸法が影響を受け、精度のよい微細パターンを形成することが困難であった。
【０００６】
本発明は上記従来の課題に対してなされたものであり、パターンの粗密の影響を低減し、精度のよい微細パターンを形成することが可能な半導体装置の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、処理基板上に形成された第１の材料膜上に、第１の材料膜とは異なる材料からなる第２の材料膜を形成する工程と、前記第２の材料膜上に所望パターン及びダミーパターンを有する第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記第２の材料膜をエッチングして第２の材料膜パターンを形成する工程と、前記第１のレジストパターンを除去する工程と、前記第２の材料膜パターンの前記所望パターンに対応する部分を第２のレジストパターンで覆う工程と、前記第２のレジストパターンをマスクとして前記第２の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、前記第２のレジストパターンを除去する工程と、前記所望パターンに対応する部分に残置した前記第２の材料膜パターンをマスクとして前記第１の材料膜をエッチングする工程と、を備えたことを特徴とする。
【０００８】
第１のレジストパターンを形成した後、第１のレジストパターンを細らせる（トリミングする）ようにしてもよい。また、第２の材料膜パターンを形成した後、第２の材料膜パターンを細らせる（トリミングする）ようにしてもよい。さらに、第１のレジストパターンを形成した後、第１のレジストパターンを細らせるとともに、第２の材料膜パターンを形成した後、第２の材料膜パターンを細らせるようにしてもよい。
【０００９】
【作用】
第１のレジストパターンに所望パターンの他にダミーパターンを形成しておくことで、パターン密度を均一化させることが可能である。このようにパターン密度が均一化された第１のレジストパターンをマスクとして第２の材料膜をエッチングすることで、パターンの粗密の影響を受けることなく、パターン幅が均一化された第２の材料膜パターンが得られる。第２の材料膜パターンの所望パターンに対応する部分をマスクとして第１の材料膜をエッチングする際には、レジストをマスクに用いる場合とは異なり、パターンの粗密による影響をほとんど受けないため、第１の材料膜のパターン幅を全領域で均一化することができる。
【００１０】
また、トリミングを行う場合にも、パターン密度が均一化されているため、トリミング後のパターン幅を全領域で均一化することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１２】
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置の製造方法、具体的にはＬＳＩ製造におけるＭＯＳトランジスタのゲート層パターン（ゲート電極パターン及びゲート配線パターン）の製造方法を示した工程断面図である。
【００１３】
まず、図１（ａ）に示すように、半導体基板１上にゲート絶縁膜（例えばシリコン酸化膜、膜厚１〜３ｎｍ程度）２及びゲート材料膜（例えばポリシリコン膜、膜厚１５０〜２００ｎｍ程度）３を形成し、さらにゲート材料膜３上にハードマスク材料膜４（膜厚５０〜１００ｎｍ程度）を形成する。ここでは、ハードマスク材料膜４としてＳｉＯＮ膜を用いるものとする。
【００１４】
続いて、ハードマスク材料膜４上にレジスト膜（膜厚２００〜３００ｎｍ程度の薄膜レジスト）を塗布形成し、通常のリソグラフィプロセスによってレジスト膜を露光及び現像してレジストパターン５を形成する。このレジストパターン５には、最終的に必要なＬＳＩ回路パターン（ここでは、ゲート電極パターン及びゲート配線パターン）の他に、ダミーパターンも含まれている。ダミーパターンは、レジストパターン５のパターン密度が基板上の実質的に全領域（ＬＳＩ形成領域）でほぼ均一になるようにするためのものである。なお、この時点でのレジストパターン５のライン幅及びスペース幅はいずれも、例えば１００ｎｍ程度である。
【００１５】
次に、図１（ｂ）に示すように、レジストパターン５をマスクとして、ハードマスク材料膜４をドライエッチングによって異方性エッチングし、ハードマスク材料膜パターン４ａを形成する。ドライエッチングのエッチングガスには、例えばＣＦ4 等のフロロカーボン系のガスを用いる。ハードマスク材料膜４は膜厚が薄いため、従来技術で述べたような高選択エッチングは必ずしも必要ないが、高選択エッチングを用い、反応生成物をレジストパターン５に付着させてレジストパターン５を保護しながらハードマスク材料膜４をエッチングする場合にも、レジストパターン５のパターン密度が均一化されているため、レジストパターン５への反応生成物の付着量は全領域で同程度となる。したがって、ハードマスク材料膜パターン４ａのパターン幅は全領域でほぼ均一になる。
【００１６】
その後、レジストパターン５を、Ｏ2 アッシング処理或いはＳＰ処理（過酸化水素水と硫酸との混合液による処理）によって剥離する。Ｏ2 アッシング処理とＳＰ処理の両方を組み合わせて用いることも可能である。
【００１７】
次に、図１（ｃ）に示すように、レジスト膜を塗布形成し、通常のリソグラフィプロセスによってレジスト膜を露光及び現像してレジストパターン６を形成する。このレジストパターン６は、ハードマスク材料膜パターン４ａのうち、最終的に必要なＬＳＩ回路パターンに対応する領域のみを覆うものである。
【００１８】
続いて、図１（ｄ）に示すように、レジストパターン６をマスクとして、ハードマスク材料膜パターン４ａのうちダミーパターンの部分を、例えば熱リン酸によってエッチング除去する。
【００１９】
さらに、図１（ｅ）に示すように、レジストパターン６をＯ2 アッシング処理或いはＳＰ処理によって剥離する。Ｏ2 アッシング処理とＳＰ処理の両方を組み合わせて用いることも可能である。
【００２０】
次に、図１（ｆ）に示すように、残置したハードマスク材料膜パターン４ａ、すなわちＬＳＩ回路パターンに対応するパターンをマスクとして、ゲート材料膜３及びゲート絶縁膜２をドライエッチング（ＲＩＥ）によって異方性エッチングし、ゲート層パターンを形成する。このドライエッチングのエッチングガスには、例えばＣｌ2 やＨＢｒ等のハロゲン系のガスを用いる。ハードマスク材料膜はレジスト膜より硬くＲＩＥ耐性が高いため、従来技術で述べたような高選択エッチング技術を用いる必要はない。そのため、ＬＳＩ回路パターンに粗密があってもパターン寸法に違いが生じるという問題はない。最後に、ハードマスク材料膜パターン４ａを例えば熱リン酸によってエッチング除去する。
【００２１】
このように、本実施形態によれば、パターン密度が均一化されたレジストパターンをマスクとしてハードマスク材料膜パターンを形成し、このハードマスク材料膜パターンを用いてゲート材料膜をエッチングすることで、ゲート層パターンの粗密によらず、全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができる。
【００２２】
（実施形態２）
図２は、本発明の第２の実施形態に係る半導体装置の製造方法、具体的にはＬＳＩ製造におけるＭＯＳトランジスタのゲート層パターン（ゲート電極パターン及びゲート配線パターン）の製造方法を示した工程断面図である。
【００２３】
本実施形態は、図１に示した第１の実施形態に対して工程を付加したものであり、それ以外の基本的な工程については第１の実施形態と同様である。したがって、特に言及しない限り、第１の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。
【００２４】
まず、図２（ａ）に示すように、第１の実施形態と同様に、半導体基板１上にゲート絶縁膜２、ゲート材料膜３及びハードマスク材料膜４を形成し、さらにハードマスク材料膜４上にレジストパターン５を形成する。
【００２５】
次に、図２（ｂ）に示すように、レジストパターン５をトリミングして、細ったレジストパターン５ａにする。トリミングはドライエッチングにより行い、エッチングガスには、例えばＨＢｒ、ＣＦ4 及びＯ2 の混合ガスを用いる。このとき、レジストパターン５のパターン密度が均一化されているため、レジストパターン５のトリミング量（トリミング幅）は全領域で同程度となり、レジストパターン５ａのパターン幅は全領域でほぼ均一になる。
【００２６】
次に、図２（ｃ）に示すように、第１の実施形態と同様に、レジストパターン５ａをマスクとしてハードマスク材料膜４をエッチングし、ハードマスク材料膜パターン４ａを形成する。このとき形成されるハードマスク材料膜パターン４ａも、第１の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。その後、第１の実施形態と同様にして、レジストパターン５ａを剥離する。
【００２７】
その後の工程も第１の実施形態と同様であり、図２（ｄ）に示すように、ハードマスク材料膜パターン４ａのうち、最終的に必要なＬＳＩ回路パターンに対応する領域のみを覆うレジストパターン６を形成し、続いて、図２（ｅ）に示すように、レジストパターン６をマスクとして、ハードマスク材料膜パターン４ａのうちダミーパターンの部分をエッチング除去する。さらに、図２（ｆ）に示すように、レジストパターン６を剥離した後、図２（ｇ）に示すように、残置したハードマスク材料膜パターン４ａをマスクとしてゲート材料膜３及びゲート絶縁膜２をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン４ａをエッチング除去する。
【００２８】
本実施形態においても、第１の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、レジストパターンをトリミングすることでより微細なゲート層パターンを形成することができる。
【００２９】
（実施形態３）
図３は、本発明の第３の実施形態に係る半導体装置の製造方法、具体的にはＬＳＩ製造におけるＭＯＳトランジスタのゲート層パターン（ゲート電極パターン及びゲート配線パターン）の製造方法を示した工程断面図である。
【００３０】
本実施形態も、図１に示した第１の実施形態に対して工程を付加したものであり、それ以外の基本的な工程については第１の実施形態と同様である。したがって、特に言及しない限り、第１の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。
【００３１】
まず、図３（ａ）に示すように、第１の実施形態と同様に、半導体基板１上にゲート絶縁膜２、ゲート材料膜３及びハードマスク材料膜４を形成し、さらにハードマスク材料膜４上にレジストパターン５を形成する。
【００３２】
次に、図３（ｂ）に示すように、第１の実施形態と同様に、レジストパターン５をマスクとしてハードマスク材料膜４をエッチングし、ハードマスク材料膜パターン４ａを形成する。このとき形成されるハードマスク材料膜パターン４ａも、第１の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。その後、第１の実施形態と同様にして、レジストパターン５を剥離する。
【００３３】
次に、図３（ｃ）に示すように、ハードマスク材料膜パターン４ａをトリミングして、細ったハードマスク材料膜パターン４ｂにする。トリミングはドライエッチング或いはウエットエッチングにより行い、ドライエッチングでは例えばフロロカーボン系のエッチングガスを、ウエットエッチングでは例えばＨＦ系のエッチング液を用いる。このとき、ハードマスク材料膜パターン４ａのパターン密度が均一化されているため、ハードマスク材料膜パターン４ａのトリミング量（トリミング幅）は全領域で同程度となり、ハードマスク材料膜パターン４ｂのパターン幅は全領域でほぼ均一になる。
【００３４】
その後の工程は第１の実施形態と同様であり、図３（ｄ）に示すように、ハードマスク材料膜パターン４ｂのうち、最終的に必要なＬＳＩ回路パターンに対応する領域のみを覆うレジストパターン６を形成し、続いて、図３（ｅ）に示すように、レジストパターン６をマスクとして、ハードマスク材料膜パターン４ｂのうちダミーパターンの部分をエッチング除去する。さらに、図３（ｆ）に示すように、レジストパターン６を剥離した後、図３（ｇ）に示すように、残置したハードマスク材料膜パターン４ｂをマスクとしてゲート材料膜３及びゲート絶縁膜２をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン４ｂをエッチング除去する。
【００３５】
本実施形態においても、第１の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、ハードマスク材料膜パターンをトリミングすることでより微細なゲート層パターンを形成することができる。
【００３６】
（実施形態４）
図４は、本発明の第４の実施形態に係る半導体装置の製造方法、具体的にはＬＳＩ製造におけるＭＯＳトランジスタのゲート層パターン（ゲート電極パターン及びゲート配線パターン）の製造方法を示した工程断面図である。
【００３７】
本実施形態は、図１に示した第１の実施形態に対して工程を付加したもの、具体的には第２及び第３の実施形態で付加したそれぞれの工程を付加したものであり、それ以外の基本的な工程については第１の実施形態と同様である。したがって、特に言及しない限り、第１、第２及び第３の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。
【００３８】
まず、図４（ａ）に示すように、第１の実施形態と同様に、半導体基板１上にゲート絶縁膜２、ゲート材料膜３及びハードマスク材料膜４を形成し、さらにハードマスク材料膜４上にレジストパターン５を形成する。
【００３９】
次に、図４（ｂ）に示すように、第２の実施形態と同様に、レジストパターン５をトリミングして、細ったレジストパターン５ａにする。このとき、レジストパターン５のパターン密度が均一化されているため、レジストパターン５のトリミング量（トリミング幅）は全領域で同程度となり、レジストパターン５ａのパターン幅は全領域でほぼ均一になる。
【００４０】
次に、図４（ｃ）に示すように、第１の実施形態と同様に、レジストパターン５ａをマスクとしてハードマスク材料膜４をエッチングし、ハードマスク材料膜パターン４ａを形成する。このとき形成されるハードマスク材料膜パターン４ａは、第１の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。その後、第１の実施形態と同様にして、レジストパターン５ａを剥離する。
【００４１】
次に、図４（ｄ）に示すように、第３の実施形態と同様に、ハードマスク材料膜パターン４ａをトリミングして、細ったハードマスク材料膜パターン４ｂにする。このとき、ハードマスク材料膜パターン４ａのパターン密度が均一化されているため、ハードマスク材料膜パターン４ａのトリミング量（トリミング幅）は全領域で同程度となり、ハードマスク材料膜パターン４ｂのパターン幅は全領域でほぼ均一になる。
【００４２】
その後の工程は第１の実施形態と同様であり、図４（ｅ）に示すように、ハードマスク材料膜パターン４ｂのうち、最終的に必要なＬＳＩ回路パターンに対応する領域のみを覆うレジストパターン６を形成し、続いて、図４（ｆ）に示すように、レジストパターン６をマスクとして、ハードマスク材料膜パターン４ｂのうちダミーパターンの部分をエッチング除去する。さらに、図４（ｇ）に示すように、レジストパターン６を剥離した後、図４（ｈ）に示すように、残置したハードマスク材料膜パターン４ｂをマスクとしてゲート材料膜３及びゲート絶縁膜２をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン４ｂをエッチング除去する。このようにして得られたゲート層パターンのライン幅は例えば６０ｎｍ程度となる。
【００４３】
本実施形態においても、第１の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、レジストパターン及びハードマスク材料膜パターンをトリミングすることでより微細なゲート層パターンを形成することができる。
【００４４】
なお、上述した各実施形態では、ゲート材料膜とレジスト膜との間にハードマスク材料膜を形成したが、反射防止材料膜或いは平坦化材料膜を用いることも可能であり、さらにハードマスク材料膜、反射防止材料膜及び平坦化材料膜を単層膜として用いる他、これらの膜を積層膜として用いるようにしてもよい。
【００４５】
反射防止材料膜としては、実施形態で示したシリコン窒化酸化膜（ＳｉＯＮ膜）の他、シリコン酸化膜（ＳｉＯ2 膜）、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）、酸化アルミニウム膜（Ａｌ2 Ｏ3 膜）、炭化ケイ素膜（ＳｉＣ膜）、カーボン膜（Ｃ膜）等があげられる。反射防止材料膜としては、シリコン窒化酸化膜（ＳｉＯＮ膜）、炭化ケイ素膜（ＳｉＣ膜）等があげられる。平坦化材料膜としては、ｉ線レジスト等の有機塗布膜を含む膜、例えば有機塗布膜上にＳＯＧ等の塗布膜を形成したものがあげられる。
【００４６】
なお、ハードマスク材料膜、反射防止材料膜及び平坦化材料膜は、リソグラフィ工程においてパターン精度を上げるために一般的に用いられているものである。ハードマスク材料膜は、一般的に、レジスト膜下に形成され、レジストパターンを転写することで下地のエッチングマスクとして用いる膜である。反射防止材料膜は、一般的に、レジスト膜下に形成され、パターン露光の際にレジスト膜への下地からの光の反射を低減するための膜である。平坦化材料膜は、一般的に、レジスト膜下に形成され、下地の凹凸のレジスト膜への影響を低減するための膜である。
【００４７】
また、上述した各実施形態では、トランジスタのゲート層パターンを形成する工程について説明したが、それ以外のＬＳＩ製造工程に上述した実施形態と同様の手法を適用することも可能である。
【００４８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００４９】
【発明の効果】
本発明によれば、パターンの粗密による寸法誤差が低減され、精度のよい微細パターンを形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示した工程断面図。
【図２】本発明の第２の実施形態に係る半導体装置の製造方法を示した工程断面図。
【図３】本発明の第３の実施形態に係る半導体装置の製造方法を示した工程断面図。
【図４】本発明の第４の実施形態に係る半導体装置の製造方法を示した工程断面図。
【符号の説明】
１…半導体基板
２…ゲート絶縁膜
３…ゲート材料膜
４…ハードマスク材料膜
４ａ…ハードマスク材料膜パターン
４ｂ…細ったハードマスク材料膜パターン
５…レジストパターン
５ａ…細ったレジストパターン
６…レジストパターン
【図１】
0003906037.tif 000002
【図２】
0003906037.tif 000003
【図３】
0003906037.tif 000004
【図４】
0003906037.tif 000005