(57)【要約】【課題】終端領域における電界の集中を抑制できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の複数の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、絶縁層と、第１電極と、を有する。第１半導体層は、複数の第１半導体領域を有する。第２半導体領域は、第１半導体領域同士の間に設けられている。絶縁層は、第３半導体領域とゲート電極との間に設けられている。第１電極は、第１部分と、第２部分と、を有する。第１部分は、第１半導体領域に接続されている。第２部分は、第１部分に対して第４半導体領域側に設けられている。第１電極は、第１半導体領域の上および第２半導体領域の上に設けられている。第１電極は、第４半導体領域の周りに設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の第１半導体領域を有する第１導電形の第１半導体層と、
それぞれが前記第１半導体領域同士の間に設けられた第２導電形の複数の第２半導体領域と、
前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
ゲート電極と、
前記第３半導体領域と前記ゲート電極との間に設けられた絶縁層と、
前記第１半導体領域に接続された第１部分と、前記第１部分に対して前記第４半導体領域側に設けられた第２部分と、を含み、前記第１半導体領域の上および前記第２半導体領域の上に設けられ、前記第４半導体領域の周りに設けられた第１電極と、
を備えた半導体装置。
【請求項２】
前記第１半導体層中に設けられ、前記複数の第２半導体領域の周りに設けられた第２導電形の第５半導体領域と、
前記第５半導体領域の上に設けられた、第１導電形の第６半導体領域と、
前記第１半導体層の上に設けられ、前記第６半導体領域と接続され、前記第１電極の周りに設けられた第２電極と、
をさらに備えた請求項１記載の半導体装置。
【請求項３】
前記第１半導体領域と前記第２半導体領域は、第１方向（Ｘ方向）において交互に設けられ、
前記第１半導体領域および前記第２半導体領域は、前記第１方向と直交する第２方向に延びている請求項１または２記載の半導体装置。
【請求項４】
前記第１部分は、前記第１方向において複数設けられた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記複数の第１部分のうち、前記第１方向の端に位置する前記第１部分は、前記第２方向に延びている請求項４記載の半導体装置。
【請求項６】
前記第１電極は、前記第１方向に延びた第１領域と、前記第２方向に延びた第２領域と、を有し、
前記第１領域における前記第２部分の前記第２方向の長さは、前記第２領域における前記第２部分の前記第１方向の長さよりも長い請求項４または５に記載の半導体装置。
【請求項７】
前記第１領域と前記第３半導体領域との間の前記第２方向における距離は、前記第２領域と前記第３半導体領域との間の前記第１方向における距離よりも小さい請求項６記載の半導体装置。
【請求項８】
前記第１半導体領域に接続された第３部分と、前記第３部分に対して前記第４半導体領域側に設けられた第４部分と、を有し、前記第１半導体領域の上および前記第２半導体領域の上に設けられ、前記第１電極の周りに前記第１電極と離間して設けられた第３電極をさらに備えた請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第２半導体領域の第２導電形のキャリア濃度は、前記第１半導体領域の第１導電形のキャリア濃度よりも高い請求項１〜８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体装置のなかで、スーパージャンクション構造を有するものがある。スーパージャンクション構造を用いることにより、ドリフト層の実効的なドーピング濃度を増加させることが可能となり、耐圧とオン抵抗のトレードオフ関係または耐圧とオン電圧のトレードオフ関係が改善される。
【０００３】
スーパージャンクション構造は、素子領域だけでなく、終端領域にも設けられる場合がある。スーパージャンクション構造を終端領域にも設けることで、電界が終端領域に広がりやすくなり、素子領域における電界の集中が抑制される。その一方で、電界が終端領域に広がると、終端領域において電界の集中が生じ、耐圧が低下する可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２０１１６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、終端領域における電界の集中を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の複数の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、ゲート電極と、絶縁層と、第１電極と、を有する。
第１半導体層は、複数の第１半導体領域を有する。
第２半導体領域のそれぞれは、第１半導体領域同士の間に設けられている。
第３半導体領域は、第２半導体領域の上に設けられている。
第４半導体領域は、第３半導体領域の上に設けられている。
絶縁層は、ゲート電極と第３半導体領域との間に設けられている。
第１電極は、第１部分と、第２部分と、を有する。第１部分は、第１半導体領域に接続されている。第２部分は、第１部分に対して第４半導体領域側に設けられている。第１電極は、第１半導体領域の上および第２半導体領域の上に設けられている。第１電極は、第４半導体領域の周りに設けられている。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置を表す平面図である。
【図２】第１実施形態に係る半導体装置の一部を表す平面図である。
【図３】図２のＡ−Ａ´断面図である。
【図４】図２のＢ−Ｂ´断面図である。
【図５】図２のＣ−Ｃ´断面図である。
【図６】半導体装置における電位の分布をシミュレーションした結果を表す図である。
【図７】第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。
【図８】図７のＡ−Ａ´断面図である。
【図９】第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。
【図１０】第１実施形態の第３変形例に係る半導体装置の一部を表す平面図である。
【図１１】第１実施形態の第４変形例に係る半導体装置の一部を表す平面図である。
【図１２】第２実施形態に係る半導体装置の一部を表す平面図である。
【図１３】図１２のＡ−Ａ´断面図である。
【図１４】図１２のＢ−Ｂ´断面図である。
【発明を実施するための形態】
【０００８】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。構造体Ｓの主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）及びＹ方向（第２方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００９】
（第１実施形態）
第１実施形態に係る半導体装置１００について、図１〜図５を用いて説明する。
図１は、第１実施形態に係る半導体装置１００を表す平面図である。
図２は、第１実施形態に係る半導体装置１００の一部を表す平面図である。
図３は、図２のＡ−Ａ´断面図である。
図４は、図２のＢ−Ｂ´断面図である。
図５は、図２のＣ−Ｃ´断面図である。
図１および図２では、ｎ形半導体層１１、ｐ形半導体領域１２、第１電極３４、ＥＱＰＲ電極３６以外の構成は省略されている。
【００１０】
第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
第１実施形態に係る半導体装置は、構造体（構造体Ｓ）と、ゲート電極と、ゲート絶縁層と、ドレイン電極と、ソース電極と、フィールドプレート電極と、第１電極（第１電極３４）と、第２電極（ＥＱＰＲ電極３６）と、を有する。
構造体は、第１導電形の第１半導体層（ｎ形半導体層１１）と、複数の第２導電形の第２半導体領域（ｐ形半導体領域１２）と、第２導電形の第３半導体領域（ベース領域２０）と、第１導電形の第４半導体領域（ソース領域２２）と、第２導電形の第５半導体領域（ｐ形半導体領域４０）と、第１導電形の第６半導体領域（ｎ形半導体領域４２）と、第１導電形の第７半導体領域（ドレイン領域１０）と、を有する。
【００１１】
構造体Ｓの主成分は、例えば、シリコンである。構造体Ｓは、表面Ｓ１と裏面Ｓ２を有する。構造体Ｓが有する面のうち、ソース電極３２側の面を表面Ｓ１、ドレイン電極３０側の面を裏面Ｓ２とする。
半導体層Ｓのうち、ベース領域２０やソース領域２２を含む、ＭＯＳＦＥＴが形成された領域を素子領域１と称する。また、半導体層Ｓのうち、素子領域１以外の領域を終端領域２と称する。図１に表すように、終端領域２は、素子領域１の周りに設けられている。
【００１２】
図３に表すように、ドレイン領域１０は、半導体層Ｓの裏面Ｓ２側に設けられている。ドレイン領域１０は、素子領域１および終端領域２の両方に設けられている。ドレイン領域１０は、ｎ形の半導体領域である。ドレイン領域１０は、ドレイン電極３０と電気的に接続されている。
【００１３】
ｎ形半導体層１１は、素子領域１および終端領域２において、ドレイン領域１０の上に設けられている。ｎ形半導体層１１のｎ形キャリア濃度は、ドレイン領域１０のｎ形キャリア濃度よりも低い。
【００１４】
ｎ形半導体層１１は、Ｘ方向においてｐ形半導体領域１２の間に設けられた、複数のピラー部分（第１半導体領域１）１１１を有する。それぞれのピラー部分１１１は、Ｙ方向に延びている。
【００１５】
ｐ形半導体領域１２は、素子領域１および終端領域２において、ｎ形半導体層１１中に選択的に設けられている。本実施形態において、ｐ形半導体領域１２は、Ｘ方向において、複数設けられている。ｐ形半導体領域１２は、ｎ形半導体層１１のピラー部分１１１と、Ｘ方向において交互に設けられている。ｐ形半導体領域１２は、例えば、Ｘ方向において、等間隔に設けられている。それぞれのｐ形半導体領域１２は、Ｙ方向に延びている。
ピラー部分１１１とｐ形半導体領域１２は、スーパージャンクション構造を形成している。
【００１６】
ピラー部分１１１のｎ形キャリア濃度と、ｐ形半導体領域１２のｐ形キャリア濃度と、は等しくてもよいし、異なっていてもよい。
ピラー部分１１１のｎ形キャリア濃度は、ｎ形半導体層１１下部のｎ形キャリア濃度よりも高くてもよいし、ｎ形半導体層１１の下部のｎ形キャリア濃度と等しくてもよい。
【００１７】
ベース領域２０は、ｐ形半導体領域１２の上に設けられた、ｐ形半導体領域である。ベース領域２０は、素子領域１に設けられている。
【００１８】
ソース領域２２は、構造体Ｓの表面Ｓ１部分において、ベース領域２０の上に選択的に設けられている。ソース領域２２は、素子領域１に設けられている。ソース領域２２は、ｎ形の半導体領域である。ソース領域２２のｎ形キャリア濃度は、ｎ形半導体層１１のｎ形キャリア濃度およびピラー部分１１１のｎ形キャリア濃度よりも高い。また、ソース領域２２のｎ形キャリア濃度は、ベース領域２０のｐ形キャリア濃度よりも高い。
【００１９】
ゲート電極２４は、ゲート絶縁層２６を介して、少なくともベース領域２０と対面している。すなわち、ゲート絶縁層２６の少なくとも一部は、ベース領域２０とゲート電極２４との間に設けられている。ゲート電極２４は、ゲート絶縁層２６を介して、さらに、ピラー部分１１１およびソース領域２２と対面していてもよい。ゲート電極２４は、例えば、多結晶シリコンを含む。
【００２０】
表面Ｓ１の上には、ソース電極３２が設けられている。ソース領域２２は、ソース電極３２と電気的に接続されている。ゲート電極２４とソース電極３２の間には、絶縁層２８が設けられている。ゲート電極２４は、絶縁層２８により、ソース電極３２と電気的に分離されている。
【００２１】
ドレイン電極３０に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極２４に閾値以上の電圧が加えられることで、ＭＯＳＦＥＴがオン状態となる。このとき、ベース領域２０のゲート絶縁層２６近傍の領域にチャネル（反転層）が形成される。
【００２２】
ＭＯＳＦＥＴがオフ状態であり、かつソース電極３２の電位に対してドレイン電極３０に正の電位が印加されているときは、ピラー部分１１１とｐ形半導体領域１２のｐｎ接合面からピラー部分１１１およびｐ形半導体領域１２に空乏層が広がる。ピラー部分１１１およびｐ形半導体領域１２が、ピラー部分１１１とｐ形半導体領域１２の接合面に対して鉛直方向に空乏化し、ピラー部分１１１とｐ形半導体領域１２の接合面に対して平行方向の電界集中を抑制するため、高い耐圧が得られる。
【００２３】
ベース領域２０およびソース領域２２に対して構造体Ｓの外縁側には、フィールドプレート電極１４が設けられている。フィールドプレート電極１４は、絶縁層１６を介して、ピラー部分１１１の上およびｐ形半導体領域１２の上に設けられている。フィールドプレート電極１４は、例えば、素子領域１から終端領域２に向かう方向において、複数設けられている。
【００２４】
フィールドプレート電極１４は、電位がフローティングの電極である。フィールドプレート電極１４は、例えば、不純物を含む多結晶シリコンで構成される。フィールドプレート電極１４は、例えば、ピラー部分１１１およびｐ形半導体領域１２の境界における電界強度を低減するために設けられる。
フィールドプレート電極１４は、絶縁層１８で覆われている。
【００２５】
ｐ形半導体領域４０は、終端領域２の一部において、ｎ形半導体層１１中に設けられている。ｐ形半導体領域４０は、複数のｐ形半導体領域１２の周りに設けられている。
ｎ形半導体領域４２は、ｐ形半導体領域４０の上に選択的に設けられている。ｎ形半導体領域４２は、ｐ形半導体領域４０とｎ形半導体層１１との境界の近傍に設けられている。ｎ形半導体領域４２のｎ形キャリア濃度は、例えば、ｐ形半導体領域４０のｐ形キャリア濃度よりも高い。
【００２６】
ｎ形半導体領域４２の上には、引き出し電極３８が設けられている。引き出し電極３８は、ｎ形半導体領域４２と電気的に接続されている。
図１に表すように、ＥＱＰＲ（Ｅｑｕｉｖａｌｅｎｔ  Ｐｏｔｅｎｔｉａｌ  Ｒｉｎｇ）電極３６は、終端領域２において、素子領域１を囲うように設けられている。ＥＱＰＲ電極３６は、ｎ形半導体層１１の上に設けられ、複数のフィールドプレート電極１４の周りに設けられている。ＥＱＰＲ電極３６は、引き出し電極３８を介して、ｎ形半導体領域４２と電気的に接続されている。ＥＱＰＲ電極３６は、例えば、多結晶シリコンを含む。
【００２７】
引き出し電極３８は、例えば、ｎ形半導体領域４２およびＥＱＰＲ電極３６と同様に、終端領域２において環状に設けられている。ＥＱＰＲ電極３６、引き出し電極３８、ｐ形半導体領域４０、およびｎ形半導体領域４２は、ドレイン電極３０に電圧が印加されると、ＥＱＰＲ電極３６がドレイン電極３０と同電位となるように構成されている。
【００２８】
第１電極３４は、終端領域２においてピラー部分１１１の上およびｐ形半導体領域１２の上に設けられ、図１に表すように、Ｘ−Ｙ面に沿って素子領域１を囲んでいる。第１電極３４は、ソース電極３２とＥＱＰＲ電極３６との間に位置している。第１電極３４は、例えば、多結晶シリコンを含む。第１電極３４は、金属材料を含んでいてもよい。
【００２９】
図２〜図５に表すように、第１電極３４は、第１部分３４１と、第２部分３４２と、を有する。第１部分３４１は、ｎ形半導体層１１と接続されている。具体的には、第１部分３４１は、ｎ形半導体層１１のピラー部分１１１と接している。第１部分３４１は、ｐ形半導体領域１２とは接していない。第２部分３４２は、第１電極３４のうち、第１部分３４１に対してソース領域２２（素子領域１）側に設けられた部分である。
【００３０】
第１部分３４１は、例えば図２に表すように、Ｘ方向において複数設けられている。複数の第１部分３４１のうち、Ｘ方向の端に位置する第１部分３４１ａは、Ｙ方向に延びている。第１部分３４１のＸ方向における長さは、例えば、図２に表すように、第１部分３４１ａのＸ方向における長さよりも長い。ただし、第１部分３４１のＸ方向における長さは、第１部分３４１ａのＸ方向における長さ以下であってもよい。
【００３１】
図２に表す例において、第１電極３４は、Ｘ方向に延びる第１領域３４ａと、Ｙ方向に延びる第２領域３４ｂと、を有する。第１領域３４ａは、複数の第１部分３４１を有する。第２領域３４ｂは、Ｙ方向に延びる第１部分３４１ａの少なくとも一部を含む。
【００３２】
第１領域３４ａにおいて、第１部分３４１は、Ｚ方向から見た場合に第１領域３４ａと重なるそれぞれのピラー部分１１１に対応して設けられている。第１部分３４１は、第１領域３４ａにおいて、一部のピラー部分１１１の上にのみ設けられていてもよい。または、第１電極３４は、第１部分３４１ａのみを有し、第１領域３４ａにおいて第１部分３４１を有していなくてもよい。
【００３３】
図２〜図５に表すように、第１領域３４ａにおいて、第１部分３４１の少なくとも一部は、Ｙ方向において、フィールドプレート電極１４同士の間に設けられている。第２領域３４ｂにおいて、Ｙ方向に延びる第１部分３４１ａの少なくとも一部は、Ｘ方向において、フィールドプレート電極１４同士の間に設けられている。また、図３および図５に表すように、複数のフィールドプレート電極１４のうち少なくとも１つのフィールドプレート電極１４の一部は、例えば、ｎ形半導体層１１と第２部分３４２との間、およびｐ形半導体領域１２と第２部分３４２との間に設けられている。
【００３４】
一例として、図３および図５に表すように、第１領域３４ａのＹ方向の長さＬ１は、第２領域３４ｂのＸ方向の長さＬ２より長い。また、第１領域３４ａにおける第２部分３４２のＹ方向の長さＬ３は、第２領域３４ｂにおける第２部分３４２のＸ方向の長さＬ４より長い。
ただし、長さＬ１は、長さＬ２以下であってもよい。長さＬ３は、長さＬ４以下であってもよい。
【００３５】
一例として、図４および図５に表すように、第１領域３４ａにおいて、第１部分３４１のＹ方向の長さＬ５は、Ｘ方向の長さＬ６よりも長い。ただし、長さＬ５は、長さＬ６以下であってもよい。
【００３６】
第１領域３４ａと素子領域１との間のＹ方向の距離は、例えば、第２領域３４ｂと素子領域１との間のＸ方向の距離よりも短い。従って、一例として、図３および図５に表すように、第１領域３４ａとベース領域２０との間のＹ方向の距離Ｌ７は、第２領域３４ｂとベース領域２０との間のＸ方向の距離Ｌ８よりも短い。ただし、距離Ｌ７は、距離Ｌ８以上であってもよい。
【００３７】
次に、本実施形態による作用および効果について説明する。
半導体装置１００が、第１部分３４１および第２部分３４２を有する第１電極３４を備えることで、半導体装置１００における耐圧の低下を抑制することが可能となる。
【００３８】
これは、以下の理由による。
ｎ形半導体層１１のピラー部分１１１とｐ形半導体領域１２から構成されるスーパージャンクション構造を、ソース領域２２が設けられた素子領域１と、素子領域１の周りに設けられた終端領域２と、の両方に設けることで、半導体装置における耐圧を高めることができる。しかし、電界が終端領域２に広がると、終端領域２において電界の集中が生じ、耐圧が低下する可能性がある。
【００３９】
これに対して、第１電極３４を有する半導体装置の場合、第２部分３４２の電位を、複数のピラー部分１１１のうち第１部分３４１と接続されたピラー部分１１１の電位と、ほぼ等しくすることが可能となる。ピラー部分１１１の電位と等しい電位を有する導電体が、第１部分３４１よりもソース領域２２側に設けられることで、第１部分３４１に対してソース領域２２が設けられた側と反対の側への電界の延びが抑制される。この結果、終端領域２における電界の集中が抑制される。
【００４０】
また、半導体装置におけるアバランシェ耐量を高めるために、ｐ形半導体領域１２のｐ形キャリア濃度を、ピラー部分１１１のｎ形キャリア濃度よりも高める場合がある。このような構成を採用すると、電界がより終端領域２に広がりやすくなり、終端領域２において電界の集中が生じる可能性がより高くなる。
【００４１】
本実施形態を、ｐ形半導体領域１２のｐ形キャリア濃度が、ピラー部分１１１のｎ形キャリア濃度よりも高い半導体装置に適用することで、アバランシェ耐量を改善しつつ、終端領域２における電界の集中を抑制することが可能となる。
【００４２】
半導体装置１００が、終端領域２において、ｐ形半導体領域４０、ｎ形半導体領域４２、およびＥＱＰＲ電極３６を有する場合、空乏層が半導体装置の外周へ広がることを抑制できる。このため、半導体装置外周の、例えば、ダイシングされた面からのリーク電流を抑制することができる。
しかしその一方で、ピラー部分１１１とｐ形半導体領域１２とにより電界が終端領域２に広がりやすいため、ＥＱＰＲ電極３６による電界伸長の抑制との相乗効果により、最外周に位置するｐ形半導体領域１２において、またはＥＱＰＲ電極３６の端部において、電界の集中が生じやすくなる。
さらに、半導体装置に電圧が印加されると、絶縁層などに含まれる負イオンや外部から入った負イオンが、電界に沿って半導体装置内を移動する場合がある。この場合、ＥＱＰＲ電極３６のソース領域２２側の端部にさらに電界が集中するようになる。
【００４３】
本実施形態を、ＥＱＰＲ電極３６を有する半導体装置に適用することで、半導体装置の外周への電界の広がりを抑制しつつ、最外周のｐ形半導体領域１２における電界の集中を抑制することが可能となる。
【００４４】
この点について、図６を用いてより具体的に説明する。
図６は、半導体装置における電位の分布をシミュレーションした結果を表す図である。具体的には、図６（ａ）は、第１比較例の半導体装置における電位分布のシミュレーション結果であり、図６（ｂ）は、第２比較例の半導体装置における電位分布のシミュレーション結果である。図６（ｃ）は、本実施形態の半導体装置における電位分布のシミュレーション結果である。
【００４５】
図６（ａ）に表す半導体装置は、スーパージャンクション構造とＥＱＰＲ電極ＥＬ１とを有する。図６（ｂ）に表す半導体装置は、スーパージャンクション構造とＥＱＰＲ電極ＥＬ１に加えて、電位がフローティングである電極ＥＬ２を有する。図６（ｃ）に表す半導体装置は、第１電極３４およびＥＱＰＲ電極３６を有する。
【００４６】
図６（ａ）に表すように、電界は、半導体装置の外周に向けて広がっている。一方で、ＥＱＰＲ電極ＥＬ１により、半導体装置の外周において電界の広がりが抑制されている。この結果、ＥＱＰＲ電極ＥＬ１の端部において電界が集中している。加えて、半導体装置に電圧が印加され、負イオンがＥＱＰＲ電極ＥＬ１に誘因された場合、ＥＱＰＲ電極ＥＬ１の端部において、より一層の電界の集中が生じる。
【００４７】
図６（ｂ）に表す半導体装置では、電極ＥＬ２により、半導体装置外周への電界の広がりが抑制されている。しかし、この状態で半導体装置に電圧が印加されると、負イオンはＥＱＰＲ電極ＥＬ１の端部に加えて電極ＥＬ２の端部にも誘因される。この結果、図６（ｂ）に表す状態よりもさらに、電極ＥＬ２の素子領域側の端部近傍において電界の集中が生じ、耐圧の劣化が生じる可能性がある。
【００４８】
図６（ｃ）に表す、本実施形態に係る半導体装置では、ＥＱＰＲ電極３６の端部における電界の集中が十分に緩和されていることがわかる。また、本実施形態に係る半導体装置では、第１電極３４は、ピラー部分１１１に接続されている。このため、半導体装置に電圧が印加され、負イオンが第１電極３４に誘因された場合であっても、負イオンによる第１電極３４の電位の変化を抑制することができる。従って、図６（ｂ）と異なり、図６（ｃ）に表す状態から、第１電極３４の素子領域側の端部に近傍において、さらなる電界の集中は生じにくい。
【００４９】
以上の通り、本実施形態によれば、半導体装置がＥＱＰＲ電極を備える場合であっても、素子領域とＥＱＰＲ電極との間に設けられた電極における電界の集中を抑制し、耐圧の低下を抑制することが可能となる。
【００５０】
本実施形態は、ピラー部分１１１と、ｐ形半導体領域１２と、が、一方向に延びる構成を有する半導体装置に好適に用いることができる。このような構成を有する半導体装置において、製造ばらつきなどによりｐ形半導体領域１２のｐ形キャリア濃度が、ピラー部分１１１のｎ形キャリア濃度よりも高くなってしまうと、電界は、ピラー部分１１１およびｐ形半導体領域１２が延びている方向において、さらに延びやすくなる。このため、終端領域２において電界の集中が生じる可能性がより一層高くなる。従って、半導体装置の終端領域における電界の集中を抑制する本実施形態は、このような場合に特に有効である。
【００５１】
ピラー部分１１１およびｐ形半導体領域１２が一方向に延びる構成を有する半導体装置において、第１電極３４が、以下に述べる構成のうち少なくともいずれかの構成を有することで、より一層、半導体装置の耐圧の低下を抑制することが可能となる。
１つ目は、第１領域３４ａにおける第２部分３４２のＹ方向の長さＬ３が、第２領域３４ｂにおける第２部分３４２のＸ方向の長さＬ４よりも長い。
２つ目は、第１領域３４ａとゲート電極２４との間のＹ方向の距離Ｌ７が、第２領域３４ｂとゲート電極２４との間のＸ方向の距離Ｌ８よりも短い。
【００５２】
上記構成の少なくともいずれかを採用することで、第１部分３４１が接続されたピラー部分１１１と同電位である第２部分３４２の先端を、より素子領域１に近い位置に設けることが可能となる。このため、ピラー部分１１１およびｐ形半導体領域１２が延びている、電界が延びやすい方向における電界の延びを好適に抑制することが可能となる。この結果、一方向に延びるピラー部分１１１およびｐ形半導体領域１２を有する半導体装置の終端領域における耐圧の低下を抑制することが可能となる。
また、上記１つ目の構成と２つ目の構成とを組み合わせることで、ピラー部分１１１およびｐ形半導体領域１２が延びている方向における電界の延びを、より一層抑制することが可能となる。
【００５３】
第１電極３４を形成する際に、例えばフォトリソグラフィ工程における露光位置の位置ずれなどにより、第１部分３４１の位置にばらつきが生じる可能性がある。第１部分３４１の位置が変動し、第１部分３４１がｐ形半導体領域１２と接すると、第１部分３４１がピラー部分１１１にのみ接している場合に比べて、第２部分３４２の電位が高くなってしまう。このため、終端領域２における電界の集中を助長してしまう可能性がある。
【００５４】
これに対して、第１領域３４ａにおいて、第１部分３４１のＹ方向の長さＬ５を、Ｘ方向の長さＬ６よりも長くすることで、第１部分３４１とピラー部分１１１との接触面積を確保しつつ、第１部分３４１がｐ形半導体領域１２と接触する可能性を低減することが可能となる。
【００５５】
（第１実施形態の第１変形例）
第１実施形態の第１変形例に係る半導体装置１１０について、図７および図８を用いて説明する。
図７は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す平面図である。
図８は、図７のＡ−Ａ´断面図である。
【００５６】
図７に表すように、ｐ形半導体領域１２は、Ｘ方向およびＹ方向において、複数設けられている。複数のｐ形半導体領域１２は、図７に表す配置に限らず、例えば、千鳥配列を有していてもよい。Ｘ方向に設けられたｐ形半導体領域１２の数は、Ｙ方向に設けられたｐ形半導体領域１２の数と異なっていても良いし、同じでも良い。ｐ形半導体領域１２のＸ方向の長さは、例えば、Ｙ方向の長さと等しい。
【００５７】
図７および図８に表すように、ｎ形半導体層１１は、Ｚ方向に直交し、かつＸ方向およびＹ方向に交差する方向において、ｐ形半導体領域１２の間に位置するピラー部分１１１を有する。そして、第１電極３４は、ピラー部分１１１に接する第１電極３４１を有する。
【００５８】
図７に表すように、第１電極３４は、例えば、第１部分３４１を、Ｘ方向およびＹ方向において複数有する。ただし、この例に限らず、第１電極３４は、Ｘ方向またはＹ方向に延びる第１部分３４１を有していてもよい。また、第１部分３４１は、Ｚ方向から見た場合に、Ｘ方向におけるｐ形半導体領域１２の間およびＹ方向におけるｐ形半導体領域１２の間に設けられていてもよい。すなわち、第１電極３４は、ｎ形半導体層１１のうち、Ｘ方向において隣り合うｐ形半導体領域１２の間に位置する部分、およびＹ方向において隣り合うｐ形半導体領域１２の間に位置する部分、と接していてもよい。
第１電極３４については、さらに、第１実施形態で説明した種々の構成を採用可能である。
【００５９】
本変形例においても、終端領域２における電界の集中を抑制することが可能である。
また、本変形例によれば、Ｘ方向およびＹ方向においてｐ形半導体領域１２が一様に設けられているため、Ｙ方向における電界の延び方が、Ｘ方向における電界の延び方と同じになる。従って、第１電極３４、ＥＱＰＲ電極３６、またはフィールドプレート電極１４の位置および大きさなどを、方向によらず終端領域２において一様に設計することができ、これらの部材の設計を容易に行うことが可能となる。
【００６０】
（第１実施形態の第２変形例）
図９は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す平面図である。
本変形例において、ｐ形半導体領域１２は、Ｚ方向から見た場合に、環状であり、かつ四角形である。ｐ形半導体領域１２は、構造体Ｓの中心から外周に向かう方向において、複数設けられている。第１電極３４も、ｐ形半導体領域１２と同様に、Ｚ方向から見た場合に、環状であり、四角形である。第１電極３４は、素子領域１の周りに設けられている。
【００６１】
第１電極３４のうちＸ方向に延びる領域３４ａは、Ｘ方向に延びる第１部分３４１を有する。領域３４ａは、Ｘ方向において複数設けられた第１部分３４１を有していてもよい。
第１電極３４のうちＹ方向に延びる領域３４ｂは、Ｙ方向に延びる第１部分３４１を有する。領域３４ｂは、Ｙ方向において複数設けられた第１部分３４１を有していてもよい。
【００６２】
本変形例においても、終端領域２における電界の集中を抑制することが可能である。
また、本変形例においても、Ｙ方向における電界の延び方が、Ｘ方向における電界の延び方と同じになるため、第１電極３４の設計が容易となる。
【００６３】
（第１実施形態の第３変形例）
図１０は、第１実施形態の第３変形例に係る半導体装置１３０の一部を表す平面図である。
本変形例において、ｐ形半導体領域１２は、Ｚ方向から見た場合に、環状である。ｐ形半導体領域１２は、構造体Ｓの中心から外周に向かう方向において、複数設けられている。第１電極３４および第１部分３４１も、ｐ形半導体領域１２と同様に、Ｚ方向から見た場合に、環状である。第１電極３４は、素子領域１の周りに設けられている。
【００６４】
本変形例においても、終端領域２における電界の集中を抑制することが可能である。
【００６５】
（第１実施形態の第４変形例）
図１１は、第１実施形態の第４変形例に係る半導体装置１４０の一部を表す平面図である。
本変形例において、ｐ形半導体領域１２は、一部がＸ方向に延び、他の一部がＹ方向に延びている。例えば、素子領域１には、Ｙ方向に延びるｐ形半導体領域１２のみが設けられ、終端領域２には、Ｙ方向に延びるｐ形半導体領域１２と、Ｘ方向に延びるｐ形半導体領域１２と、が設けられている。
【００６６】
第１電極３４のうちＸ方向に延びる領域３４ａの少なくとも一部は、Ｙ方向に延びるｐ形半導体領域１２の上に設けられている。領域３４ａは、Ｘ方向において複数設けられた第１部分３４１を有する。
第１電極３４のうちＹ方向に延びる領域３４ｂの少なくとも一部は、Ｘ方向に延びるｐ形半導体領域１２の上に設けられている。領域３４ｂは、Ｙ方向において複数設けられた第１部分３４１を有する。
【００６７】
本変形例においても、終端領域２における電界の集中を抑制することが可能である。
【００６８】
（第２実施形態）
第２実施形態に係る半導体装置２００について、図１２〜図１４を用いて説明する。
図１２は、第２実施形態に係る半導体装置２００の一部を表す平面図である。
図１３は、図１２のＡ−Ａ´断面図である。
図１４は、図１２のＢ−Ｂ´断面図である。
【００６９】
半導体装置２００は、半導体装置１００と比較して、例えば、第３電極３５をさらに備える点で異なる。半導体装置２００における第３電極３５以外の構成については、半導体装置１００と同様の構成を採用可能である。
【００７０】
第３電極３５は、ｎ形半導体層１１の上およびｐ形半導体領域１２の上において、素子領域１の周りに設けられている。第３電極３５は、第１電極３４の周りに設けられ、ＥＱＰＲ電極３６により囲まれている。
【００７１】
図１３および図１４に表すように、第３電極３５は、第１電極３４と同様に、ピラー部分１１１と接続された第３部分３５３と、第３部分３５３よりもソース領域２２側に設けられた第４部分３５４と、を有する。
第３部分３５３においては、第１部分３４１と同様の種々の構成を採用可能である。第４部分３５４においては、第２部分３４２と同様の種々の構成を採用可能である。
【００７２】
第３電極３５は、Ｘ方向に延びる第３領域３５ｃと、Ｙ方向に延びる第４領域３５ｄと、を有する。第３領域３５ｃにおける第４部分３５４の幅は、第１領域３５ａにおける第２部分３４２の幅と同じでも良いし、異なっていても良い。第４領域３５ｄにおける第４部分３５４の幅は、第２領域３５ｂにおける第２部分３４２の幅と同じでも良いし、異なっていても良い。
【００７３】
第１電極３４と第３電極３５との間のＹ方向における距離Ｌ１０は、例えば、第１電極３４と第２電極３５との間のＸ方向における距離Ｌ９よりも短い。ただし、距離Ｌ１０は、距離Ｌ９以上であってもよい。
【００７４】
半導体装置２００が、第１電極３４に加えて第３電極３５をさらに備えることで、終端領域２における電界の集中をより一層抑制することが可能となる。
本実施形態に係る半導体装置は、第１電極３４および第３電極３５と同様の構成を有する、素子領域１の周りに設けられた電極を、さらに有していてもよい。
【００７５】
以上の各実施形態で説明した、それぞれの半導体領域の間のキャリア濃度の比較は、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することができる。
【００７６】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７７】
１００、１１０、１２０、１３０、１４０、２００…半導体装置  １…素子領域  ２…終端領域  １０…ドレイン領域  １１…ｎ形半導体層  １２…ｐ形半導体領域  １４…フィールドプレート電極  ２０…ベース領域  ２２…ソース領域  ２４…ゲート電極  ３０…ドレイン電極  ３２…ソース電極  ３４…第１電極  ３５…第３電極  ３６…ＥＱＰＲ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図６】
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