(57)【特許請求の範囲】
【請求項１】
ビデオデータ信号に基づいてパルス状のビームを掃引させることにより画像を形成する装置において、該ビデオデータ信号を生成する方法であって、
（ａ）基準クロック信号の遷移が生じる第１の時点から、前記掃引による画像形成を開始するタイミングを決定するためのビーム検出（ＢＤ）信号の遷移が検出される第２の時点までの時間を求めるステップと、
（ｂ）それぞれの画素について、露光すべき領域の大きさおよび該領域の該画素内における相対的位置づけが、パルスの幅および位置によってそれぞれ表された画素データを受け取って、該パルスのエッジの前記基準クロックに対する第１の時間的位置を求めるステップと、
（ｃ）前記第１の時間的位置を、前記時間だけ時間シフトした第２の時間的位置を求めるステップと、
（ｄ）前記求めた第２の時間的位置にパルスのエッジを発生させることにより、前記パルス状のビームを掃引させるビデオデータ信号を生成するステップと、
を含む方法。
【請求項２】
前記ステップ（ａ）は、さらに、
前記ビーム検出信号を複数の瞬間でサンプリングして複数のサンプルを生成し、
前記複数のサンプルのうち、前記第２の時点に時間的に最も近いサンプルであって、該第２の時点における前記ビーム検出信号の遷移後のレベルを表すサンプルにより、該第２の時点を求めることを含む、
請求項１に記載の方法。
【請求項３】
前記ステップ（ｃ）は、さらに、
前記第１の時間的位置に、前記求めた時間を加えることにより、前記ビデオデータ信号の前記パルスのエッジを発生させるべき前記第２の時間的位置を算出し、
前記第２の時間的位置が、前記基準クロックの現在のサイクルおよびその次のサイクルのどちらに含まれるのかを判断することを含む、
請求項２に記載の方法。
【請求項４】
ビデオデータ信号に基づいてパルス状のビームを掃引させることにより画像を形成する装置に設けられた、該ビデオデータ信号を生成するための装置であって、
基準クロック信号の遷移が生じる第１の時点から、前記掃引による画像形成を開始するタイミングを決定するためのビーム検出（ＢＤ）信号の遷移が検出される第２の時点までの時間を求める装置と、
それぞれの画素について、露光すべき領域の大きさおよび該領域の該画素内における相対的位置づけが、パルスの幅および位置によってそれぞれ表された画素データを受け取って、該パルスのエッジの前記基準クロックに対する第１の時間的位置を求め、さらに、該第１の時間的位置を、前記時間だけ時間シフトした第２の時間的位置を求め、該求めた第２の時間的位置にパルスのエッジを発生させることによって前記パルス状のビームを掃引させるビデオデータ信号を生成する装置と、
を備える、ビデオデータ信号を生成するための装置。
【請求項５】
前記ビデオデータ信号を生成するための装置は、さらに、前記ビーム検出信号を複数の瞬間でサンプリングして複数のサンプルを生成するよう構成された複数の記憶素子を有する記憶装置を備え、
前記時間を求める前記装置は、前記複数のサンプルを用いて前記第２の時点を求める、請求項４に記載のビデオデータ信号を生成するための装置。
【請求項６】
ビデオデータ信号に基づいてパルス状のビームを掃引させることにより光導電体上に画像を形成する装置であって、
光導電体と、
受け取ったデータを用いて、画素データを生成するラスタライザであって、該画素データは、それぞれの画素について、露光すべき領域の大きさおよび該領域の該画素内における相対的位置づけが、パルスの幅および位置によってそれぞれ表されている、ラスタライザと、
基準クロックの遷移が生じる第１の時点から、前記掃引による画像形成を開始するタイミングを決定するためのビーム検出（ＢＤ）信号の遷移が検出される第２の時点までの時間を求める位相測定装置と、
前記画素データにおける前記パルスの幅および位置から、該パルスのエッジの前記基準クロックに対する第１の時間的位置を求め、該第１時間的位置を、前記求めた時間だけ時間シフトした第２の時間的位置を求め、該第２の時間的位置にパルスのエッジを発生させることによって前記パルス状のビームを掃引させる前記ビデオデータ信号を生成するビデオデータ信号生成装置と、
前記ビデオデータ信号に従って前記ビームを生成し、該ビームによって前記光導電体を露光させる露光システムと、
を備える、画像を形成する装置。
【請求項７】
前記位相測定装置は、さらに、
複数の瞬間で前記ビーム検出信号をサンプリングして複数のサンプルを生成するよう構成された複数の記憶素子を有する記憶装置をさらに備える、請求項６に記載の画像を形成する装置。
【請求項８】
前記画像を形成する装置は、さらに、前記基準クロック、および複数の遅延された基準クロックを生成する遅延クロック回路を備え、
前記基準クロックおよび前記複数の遅延された基準クロックは、それぞれ、前記複数の記憶素子のうちの１つに接続されており、
前記位相測定装置は、前記複数のサンプルを用いて前記ビーム検出信号の遷移を求めるための構成をさらに備え、
前記ビデオデータ信号生成装置は、前記第２の時間的位置に基づいて、複数のビットからなる遷移データ値を生成する遷移データ発生器をさらに備え、該第２の時間的位置は、該遷移データ値における複数のビットのうちの１つの位置によって特定される、請求項７に記載の画像を形成する装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像を形成する装置に関する。より詳細には、本発明は、画像を形成する装置におけるデータストリームの遷移（transition）の配置に関する。
【０００２】
【従来の技術】
走査装置を用いて光導電体（photoconductor）を露光する、電子写真式プリンタ、複写機、あるいはファクシミリ装置のような画像を形成する装置では、画像を形成するためのデータを用いてレーザダイオードに流す電流を制御し、光導電体の表面上に静電潜像を形成する。レーザダイオードは、走査装置によって光導電体の表面上を掃引されるビームを生成する。高品質の画像の生成は、光導電体の露光を正確に制御することにより達成される。画像は、光導電体の表面上をビームが移動する方向においてある寸法を有する画素に量子化される。画像品質の改善は、光導電体の表面上のビームの掃引方向における現像領域の寸法に対して、光導電体上に現像される領域の最小量子化サイズを縮小させることにより達成することができる。現像される領域の最小量子化サイズを縮小させることに加えて、光導電体の表面上でビームが掃引される方向について現像領域の位置付けを正確に制御することによっても、画像品質の改善を達成することができる。最小量子化サイズの縮小は、光導電体の表面上を掃引中にレーザダイオードがオンに切り替わることができる最小時間を減少させることにより達成することができる。
【０００３】
【発明が解決しようとする課題】
従って本発明の目的は、光導電体の表面上に対応する現像領域を正確に位置付けるとともに、最小レーザオン時間を減少させることができる方法および装置を提供することである。
【０００４】
【課題を解決するための手段】
本発明の一態様は、ビデオデータ信号に基づいてパルス状のビームを掃引させることにより画像を形成する装置において、該ビデオデータ信号を生成する方法であって、該方法は、（ａ）基準クロック信号の遷移が生じる第１の時点から、該掃引による画像形成を開始するタイミングを決定するためのビーム検出（ＢＤ）信号の遷移が検出される第２の時点までの時間を求めるステップと、（ｂ）受け取った画素データの遷移を、基準クロックに対して前記時間だけ時間シフトして、パルス状のビームを掃引させるビデオデータ信号を生成するステップと、を含む。
【０００５】
本発明の別の態様は、ビデオデータ信号に基づいてパルス状のビームを掃引させることにより画像を形成する装置に設けられた、該ビデオデータ信号を生成するための装置であって、該装置は、基準クロック信号の遷移が生じる第１の時点から、該掃引による画像形成を開始するタイミングを決定するためのビーム検出（ＢＤ）信号の遷移が検出される第２の時点までの時間を求める装置と、受け取った画素データの遷移を、基準クロックに対して前記時間だけ時間シフトして、パルス状のビームを掃引させるビデオデータ信号を生成する装置と、を備える。
【０００６】
本発明のさらに別の態様は、ビデオデータ信号に基づいてパルス状のビームを掃引させることにより光導電体上に画像を形成する装置であって、該装置は、光導電体と、受け取ったデータを用いて、画素時間に対応する画素データを生成するラスタライザと、基準クロックの遷移が生じる第１の時点から、該掃引による画像形成を開始するタイミングを決定するためのビーム検出（ＢＤ）信号の遷移が検出される第２の時点までの時間を求める装置と、該画素データの遷移を、前記時間だけ時間シフトして、パルス状のビームを掃引させるビデオデータ信号を生成する装置と、該ビデオデータ信号に従ってビームを生成し、該ビームによって光導電体を露光させる露光システムと、を備える。
【０００７】
画像を形成する装置では、信号の遷移の基準クロックに対する時間的な位置を調整するための方法は、該基準クロックの立ち上がりエッジと、位相基準信号の状態変化との間の時間インターバルを測定することを含む。さらに該方法は、該時間インターバルだけ、基準クロックの立ち上がりエッジに対する上記遷移の時間的な位置を時間シフトし、調整された時間的な位置を形成することを含む。さらに該方法は、該調整された時間的な位置に遷移を生成することを含む。
【０００８】
【発明の実施の形態】
遷移配置装置は、本明細書に開示される典型的な実施形態に限定されない。遷移配置装置の実施形態は、電子写真式プリンタのような電子写真式の画像を形成する装置（カラーあるいは白黒）の内容に沿って説明されることになるが、遷移を配置する装置の実施形態は、正確に規定された時間で正確に規定された長さのパルスを発する能力を有することにより利益を得られる装置およびシステムにおいて応用されることを理解されたい。これらのタイプの装置およびシステムのいくつかの例には、複写機、ファクシミリ装置のような装置、あるいはインクジェットプリンタのような装置が含まれる。ここで、所与の信号について「遷移」というときは、論理ハイレベルから論理ローレベルへの変化または論理ローレベルから論理ハイレベルへの変化のように、該信号のレベルが変化することを示す。また、所与の信号について「時間シフト」というときは、該信号が時間的にシフトすることを示す。
【０００９】
図１は、遷移配置装置の一実施形態を含む、電子写真式プリンタ１０のような電子写真式の画像形成装置の一実施形態の簡略化したブロック図を示す。電子写真式プリンタ１０は媒体上に画像を形成する。コンピュータ１２は、電子写真式プリンタ１０に含まれるフォーマッタ１４に、プリントデータを含むデータを供給する。フォーマッタ１４は、プリントデータを媒体上に画像形成するために使用されるデータに変換するラスタライザ１６を備える。ラスタライザ１６は、データを生成するための専用のハードウエアを有することができ、あるいはデータを生成するためにファームウエアを実行するプロセッサを備えることもできる。ロジック１７は、遅延クロック発生器の一実施形態あるいはコンバータの一実施形態等の多数の構成要素からなるハードウエアを備え、遷移配置装置の一実施形態、すなわち遷移配置回路１８によって用いられる信号およびデータを生成する。遷移配置回路１８は、ロジック１７からデータを受信し、ドライバ回路２０に供給されるビデオデータのストリームを生成する。ドライバ回路２０は、遷移配置回路１８からビデオデータを受信し、レーザダイオード２２のような光源を流れるドライブ電流を制御する。ドライブ電流に応答して、レーザダイオード２２はパルス状ビーム（pulsating beam）２４を生成し、そのビームのパルスの時間は、ビデオデータのパルスの時間に対応している。光導電体露光システム２６のような光導電体露光システムの一実施形態が、光導電体ドラム２８のような光導電体の表面を横切るレーザダイオード２２からのパルス状ビーム２４の動きを制御する。パルス状ビーム２４はコリメーティング（視準）レンズ３０を通過し、回転走査ミラー３２から反射され、フラットな集光用レンズ３４を通過し、その後光導電体ドラム２８上に当たる。パルス状ビーム２４は、ビデオデータのパルスの時間に対応する（パルス状ビーム２４が光導電体ドラム２８の表面上を移動する方向の）寸法を有する光導電体ドラム２８の表面上の領域を露光する。
【００１０】
電子写真式の画像形成プロセスの動作には、図１には示されない他の構成要素も利用される。これらの他の構成要素は遷移配置回路の実施形態の説明に必須ではないため、図１では省略されている。これらの他の構成要素は、光導電体ドラム２８の表面上への静電潜像の形成、静電潜像上へのトナーの現像、媒体へのトナーの転写、および媒体へのトナーの定着に関連する。
【００１１】
図２は、ロジック１７および遷移配置回路１８の簡略化したブロック図を示す。ロジック１７には、遅延クロック回路１００のような遅延クロック発生器の一実施形態が含まれる。遅延クロック回路１００は、基準クロック信号と、ｎＢＤ信号をサンプリングするために用いられる基準クロックの遅延されたバージョンとを生成する。基準クロックはビデオクロック信号を用いて生成される。遷移配置回路１８には、記憶装置の一実施形態、すなわち記憶装置１０２が含まれる。記憶装置１０２は、記憶装置１０２に供給されるサンプリングされたｎＢＤ信号を格納するために用いられる記憶素子を備える。ｎＤＢ信号は、ビーム検出信号（ＢＤ信号）を反転したバージョンである。ビーム検出信号は、光導電体ドラム２８の表面上でパルス状ビーム２４の掃引が行われる前に生成される。ｎＢＤは通常論理ローレベルにあり、パルス状ビーム２４が光導電体露光システム２６に含まれる光センサを照光すると、短時間で論理ハイレベルに遷移する。ｎＢＤ信号の立ち下がりエッジ（ここではアクティブエッジと呼ぶ）がタイミング基準として用いられ、ドライバ回路２０に供給されるビデオデータを、光導電体ドラム２８の表面を横切るパルス状ビーム２４の掃引の開始と同期させる。ｎＢＤ信号の立ち上がりエッジ（非アクティブエッジと呼ぶ）は遷移配置回路１８の部品を初期化するために使用される。
【００１２】
またロジック１７はコンバータ１０６を備える。ラスタライザ１６からコンバータ１０６によって受信されるデータは、基準クロック時間内の遷移の数を指定する情報と、基準クロック時間の開始に対する基準クロック時間内の遷移の位置を指定する情報とを含む。コンバータ１０６はラスタライザ１６からデータを受信する。コンバータ１０６の出力は、２進符号化された値を含む。これらの値は、基準クロック時間内の遷移の所望の位置を指定する。遷移の所望の位置は、基準クロック時間内の遷移の所望の位置に対応する（基準クロックの立ち上がりエッジに対する）遅延を有する、遅延クロック回路１００の出力を示す数によって指定される。
【００１３】
１基準クロック時間は、光導電体ドラム２８を横切るパルス状ビーム２４の移動の方向に、パルス状ビーム２４が光導電体ドラム２８上のある領域のある寸法を掃引される時間に概ね等しい。この寸法は画素の幅に対応する。この画素の寸法を「画素幅」と呼ぶことにする。パルス状ビーム２４が概ね画素幅に等しい距離を掃引する時間を「画素時間」と呼ぶことにすると、それは１つの基準クロック時間に長さの点で対応する（ただし正確な位相を持たない可能性が高い）。ラスタライザ１６によって遷移配置回路１８に供給される、該画素時間内の（もしあるなら）遷移の位置を指定するデータを、画素データと呼ぶことにする。
【００１４】
画像形成動作が行われる解像度に応じて、基準クロックの周波数は、ビデオクロックの周波数を逓倍した場合があるか、あるいはビデオクロックの周波数を分周した場合があることを理解することは重要である。例えば、ビデオクロックの時間周期は１インチ（２．５４ｃｍ）当たり１２００画素の解像度に対応するが、基準クロックの周波数がビデオクロックの周波数の２倍であるように画像形成動作は１インチ当たり２４００画素の解像度で実行される。それゆえ、基準クロックの周波数は、ビデオクロックの周波数で決められる必要はない。
【００１５】
基準クロックは典型的には、そのクロックが用いられる遷移配置回路１８に物理的に近い位置にあるＡＳＩＣ上で生成される（遷移配置回路１８もＡＳＩＣに含まれる）。ビデオクロックはＡＳＩＣの外部で生成され、ＡＳＩＣ上の入力パッドに供給される。基準クロックがビデオクロックを逓倍したものである場合には、クロックが必要とされる場所の物理的に近くで基準クロックを生成すると、より高い周波数の基準クロックがフォーマッタ１４の周囲の経路を通るときに生成される放射周波数干渉の低減に役立つ。
【００１６】
走査線は、光導電体ドラム２８の表面を横切るパルス状ビーム２４の掃引に対応する、光導電体ドラム２８の表面を横切る連続した画素の線から形成される。画素の左端は、パルス状ビーム２４が光導電体ドラム２８を横切って掃引するときに最初に遭遇する画素幅の端に対応する。画素の右端は、パルス状ビーム２４が光導電体ドラム２８を横切って掃引するときに最後に遭遇する画素幅の端に対応する。
【００１７】
光導電体ドラム２８は、パルス状ビーム２４が光導電体ドラム２８を横切って掃引される方向に垂直な方向で回転する。高レベルの画像品質は、ドライバ回路２０に供給されるビデオデータストリームのｎＢＤ信号に対するタイミングを制御することにより達成される。ｎＢＤ信号に対するビデオデータストリームのタイミングを制御することで、光導電体ドラム２８の幅方向に連続した走査線について、光導電体ドラム２８の回転の方向に画素を正確に位置合わせすることが可能になる。精細な画像の細部を再現するために、光導電体ドラム２８上の画素内の１つの画素幅より小さい領域が露光され、現像される。光導電体ドラム２８の回転の方向に、互いにずらされた連続的な走査線上の対応する画素を正確に位置合わせすることにより、精細な画像の細部が媒体上に正確に再現されるようになる。連続した走査線上での対応する画素の位置合わせに高いレベルの精度がなければ、画像の精細さはうまく解像されないであろう。
【００１８】
遅延クロック回路１００は、複数の出力を有する遅延のチェーンを備える。遅延クロック回路１００の出力は、基準クロックと、基準クロックを連続して遅延させたバージョン(複数)とを含む。基準クロックと、基準クロックの最も遅延されたバージョンの対応する瞬間との間の累積する遅延は、基準クロックの１周期に概ね等しい。遅延クロック回路１００の出力は記憶装置１０２に接続される。記憶装置１０２は、遅延クロック回路１００の出力をタイミング基準として用いて、遅延クロック回路１００の連続する出力間の連続する時間の増分（基準クロックに対応するサンプルを含む）でｎＢＤ信号をサンプリングする。記憶装置１０２は、ｎＢＤ信号から取られたサンプルの数に等しい数の出力を含む。記憶装置１０２は、遅延クロック回路１００によって供給される出力と同期してｎＢＤ信号を連続的にサンプリングする。例えば、基準クロックおよび基準クロックの遅延されたバージョン(複数)の立ち上がりエッジで、記憶装置１０２はｎＢＤ信号をサンプリングする。生成されたサンプルは、遅延クロック回路１００の出力間の遅延時間に対応する時間だけ離れた、時間的に連続する瞬間におけるｎＢＤ信号の値を表す。記憶装置１０２の出力は、ｎＢＤ信号のアクティブエッジのようなｎＢＤ信号の遷移が生じる時間と、基準クロックの立ち上がりエッジのような基準クロックの遷移と該ｎＢＤ信号の遷移との間のタイミングオフセットとを判定するために、遷移配置回路１８の他の素子によって用いられる。このタイミングオフセットは、基準クロックの遷移とｎＢＤ信号の遷移との間の位相差を表す。
【００１９】
記憶装置１０２の出力は、位相測定装置１０４のような位相測定装置の一実施形態によって用いられる。記憶装置１０２によって供給される出力を用いることにより、位相測定装置１０４は、ｎＢＤ信号のアクティブエッジが発生する時を判定する。さらに位相測定装置１０４は、遅延クロック回路１００のどの出力がｎＢＤ信号のアクティブエッジに時間的に最も近いかを判定する。この出力を判定する際に、位相測定装置１０４は、基準クロックとｎＢＤ信号のアクティブエッジとの間の位相差を有効に測定する。この位相差情報は、ドライバ回路２０に供給されるビデオデータストリームを形成する遷移の配置を判定する際に用いられる。位相測定装置１０４の出力は、ｎＢＤ信号のアクティブエッジに時間的に最も近くに対応する立ち上がりエッジを有する基準クロックの遅延されたバージョンを供給する、遅延クロック回路１００の出力の番号を指定する２進符号化値を含む。この２進符号化値は、基準クロックの分周した周期に対応する遅延クロック回路１００の出力の番号を指定するので、該２進符号化値は該位相差に対応する。さらに、位相測定装置１０４の出力は、ビデオクロックと同期したビーム検出パルス（bd_pulse）を含む。ビーム検出パルスを用いて、ｎＢＤ信号のアクティブエッジが発生するビデオクロックのサイクルを判定する。
【００２０】
位相測定装置１０４は、ｎＢＤ信号のアクティブエッジの発生を示すビデオクロックの立ち上がりエッジに同期したビーム検出パルスを生成する。ビーム検出パルスは、ｎＢＤ信号のアクティブエッジが発生するビデオクロックのサイクルに続く、（一ユニットの媒体上の走査線間隔で決まる）固定数のビデオクロックのサイクルを生成する。この固定数のビデオクロックのサイクルは、遷移配置回路１８内のハードウエアによって決定される。しかしながら、この固定数を一ユニットの媒体上の走査線間で繰り返して、その媒体上で走査線の垂直方向の位置合わせを行うことが非常に重要であり、それにより、画像の精細な細部の解像度が考慮される。ビーム検出パルスは、ビデオクロックの立ち上がりエッジと同期しており、ラスタライザ１６による遷移配置回路１８への画素データ供給のためのタイミング基準として用いられる。ビーム検出パルスに基づいて、ラスタライザ１６は左マージンカウンタを始動する。このカウンタが所定の値に達すると、ラスタライザ１６は、ビデオクロックと同期する画素データの送出を開始する。その所定値は、パルス状ビーム２４が走査線内の第１の画素の左端に位置するときに、走査線の左端に対応する画素データバイトが、該走査線内の第１の画素の左端において、遷移回路１８から対応するビデオデータ出力を生成するように選択される。遷移回路１８への入力において与えられる画素データバイトを処理して、ドライバ回路２０への入力において与えられる対応するビデオデータにするために、ある一定数のビデオクロックサイクルが必要とされる。その所定の値は、画素データバイトに対応する画素のためのビデオデータを生成するために遷移配置回路１８によって用いられるビデオクロックサイクルの数と、ｎＢＤ信号のアクティブエッジと、パルス状ビーム２４が走査線内の最初の画素の左端にある時点との間に発生するビデオクロックサイクルの数と、ｎＢＤ信号のアクティブエッジの検出とビーム検出パルスの生成との間のビデオクロックサイクルの固定数とを生成する元になる。
【００２１】
コンバータ１０６によって供給される２進符号化値は、基準クロックの立ち上がりエッジに対するビデオデータストリームの遷移の位置を指定する。基準クロックの立ち上がりエッジがｎＢＤ信号のアクティブエッジと同期する（すなわち位相差が０である）場合には、各画素の左端は、時間的に基準クロックの立ち上がりエッジに対応し、コンバータ１０６によって供給される２進符号化値は、その画素内の遷移の位置を指定する。しかしながら、基準クロックとｎＢＤ信号のこれらのエッジ間に位相差がある可能性は高い。さらに、この位相差は、走査線ごとに異なる可能性が高い。それゆえ、走査線間で画素の位置合わせを所望の精度に維持するために、遷移配置回路１８が各走査線上でこの位相差を考慮する。
【００２２】
上記のように、位相測定装置１０４の出力は、ｎＢＤ信号のアクティブエッジに時間的に最も近くに対応する立ち上がりエッジを有する基準クロックの遅延されたバージョンを供給する遅延クロック回路１００の出力の番号を指定する２進符号化値を含む。ｎＢＤ信号のアクティブエッジと基準クロックの立ち上がりエッジとが、互いについて、基準クロックに対応する遅延クロック回路１００の出力と、遅延クロック回路１００の最初の時間遅延増分だけ遅延された基準クロックに対応する遅延クロック回路１００の出力との間の時間遅延増分の半分以内で発生する場合には、位相測定装置１０４からの２進符号化値は基準クロック出力に対応する。この状況は例えば、位相測定装置１０４からの２進符号化値の０の出力によって表すことができる。しかしながら、ｎＢＤ信号のアクティブエッジが、遅延クロック回路１００の基準クロック出力と、遅延クロック回路１００の最初の時間遅延増分出力との間の時間遅延増分の半分より大きく基準クロックの立ち上がりエッジから遅延される場合には、位相測定装置１０４からの２進符号化値出力は、ｎＢＤ信号のアクティブエッジに時間的に最も近い立ち上がりエッジを有する基準クロックの遅延されたバージョンに対応する。例えば、基準クロックからの５時間遅延増分に対応する遅延クロック回路１００の出力がｎＢＤ信号のアクティブエッジに時間的に最も近い立ち上がりエッジを有する場合には、位相測定装置１０４からの２進符号化値出力は５の値を有することができる。
【００２３】
位相測定装置１０４からの２進符号化値出力は、基準クロックの立ち上がりエッジとｎＢＤ信号のアクティブエッジとの間の位相差を示す。この時間差は、走査線ごとに変化する可能性が高い。光導電体ドラム２８の回転の方向において連続した走査線上に画素を位置合わせするために、ある走査線についてドライバ回路２０に供給されるビデオデータストリームは、時間的に、位相測定装置１０４によって判定される２進符号化値に対応する遅延クロック回路１００の出力の（基準クロックからの）遅延に概ね等しい時間だけ遅延される（すなわち位相シフトされる）。このように用いられる用語、「概ね等しい」は、遅延クロック回路１００の出力と、遷移配置回路１８内の他のタイミング誤差源との間の最大の時間増分の半分の和以内の等しさを意味する。このようにしてドライバ回路２０に供給されるビデオデータストリームを遅延させることにより、基準クロックに対するｎＢＤ信号のアクティブエッジのタイミングの変動の補償が達成される。
【００２４】
ビデオデータストリームを時間シフトさせるために、走査線の各画素についてコンバータ１０６によって供給される２進符号化値において指定される遷移の位置は、位相測定装置１０４からの２進符号化値に概ね等しい時間だけ全て時間シフトされなければならない。遷移調整回路１０７のような、遷移調整装置の一実施形態は、コンバータ１０６からの２進符号化値出力によって指定される遷移の位置を調整し、基準クロックの立ち上がりエッジとｎＢＤ信号のアクティブエッジとの間の位相差を補償する。この遷移の時間シフト処理は、遷移調整回路１０７に含まれる遷移シフト処理装置の一実施形態、すなわち遷移調整器１０８と、基準クロックの１サイクルだけ遷移を遅延させるための装置の一実施形態、すなわちキュー１１０とにおいて達成される。遷移調整器１０８は、コンバータ１０６および位相測定装置１０４から２進符号化値を受信する。位相測定装置１０４からの２進符号化値を用いて、遷移調整器１０８は、基準クロックの立ち上がりエッジに対する遷移の位置を判定し、基準クロックの立ち上がりエッジとｎＢＤ信号のアクティブエッジとの間の位相差を考慮する。この判定は、走査線を形成する基準クロックの各サイクルにおける各遷移に対して実行され、基準クロックの全てのサイクル内の全ての遷移が基準クロック立ち上がりエッジに対して時間的にシフトされるようにする。
【００２５】
基準クロックの立ち上がりエッジとｎＢＤ信号の立ち上がりエッジとの間の位相差は、基準クロックの周期とほとんど同じ大きさになることがある。この状況の場合、基準クロックの１周期中にコンバータ１０６からの２進符号化値によって指定される、ビデオデータストリームの遷移の位置は、基準クロックの次の周期に時間シフトされることがある。位相差が基準クロックの１周期の半分より大きく、コンバータ１０６からの２進符号化値が、基準クロックのサイクルの右半分に該遷移が位置することを示す場合を考えてみる。この場合には、現在のサイクルの右半分における該遷移は、連続する走査線上の画素間の位置合わせを維持するために、次のサイクルに正確な量だけ時間シフトされなければならない。遷移調整器１０８とキュー１１０は、位相測定装置１０４で測定される位相差によって判定されるような、基準クロックの連続したサイクル間の境界を越えた、ビデオデータストリームの遷移の時間シフトを達成する。
【００２６】
位相測定装置１０４によって供給される２進符号化値とコンバータ１０６によって供給される２進符号化値が、遷移調整器１０８に加えられる。位相測定装置１０４によって供給される２進符号化値は、ｎＢＤ信号のアクティブエッジの遅延時間増分の半分以内に立ち上がりエッジを有する基準クロックの遅延されたバージョンを供給する遅延クロック回路１００の出力の番号を表す。コンバータ１０６によって供給される２進符号化値は、基準クロックの立ち上がりエッジに対する画素内の遷移の所望の位置を表す。ある走査線について基準クロックの立ち上がりエッジとｎＢＤ信号のアクティブエッジとの間の位相差が０である場合には、コンバータ１０６によって供給される２進符号化値はまた、画素の左端に対する遷移の位置を表す。
【００２７】
コンバータ１０６によって供給される２進符号化値はそれぞれ、１つの走査線について位相測定装置１０４によって供給される２進符号化値に加えられる。これらの２進符号化値の和は、ｎＢＤ信号のアクティブエッジと基準クロックの立ち上がりエッジとの間の位相差の原因となる基準クロックのサイクル内の遷移の位置を表す。これらの和を用いて遷移位置を指定することにより得られる遷移は、画素データバイトによって指定されるパルス形状とパルス幅に対応する遷移を生成するために必要な走査線における各画素時間中に発生する。
【００２８】
しかしながら、基準クロックの現在のサイクルを越える基準クロックの立ち上がりエッジからの遅延に対応する値を有するこれらの和は、基準クロックの現在のサイクル内には配置されない。すなわち、その位相差は十分に大きく、これらの遷移の位置は基準クロックの現在のサイクルの終端に十分に近いため、これらの遷移は、基準クロックの次のサイクルに時間シフトされるようになる。基準クロックのサイクル間の境界を越えて２つ以上の遷移が時間シフトされることがあることを認識されたい。例えば、コンバータ１０６が、基準クロックの現在のサイクルの右半分において２つ以上の遷移の配置に対応する２進符号化値を生成し、位相差が大きい場合には、この状況が起こり得る。遷移調整器１０８は、これらの和を、遅延クロック回路１００の出力の番号と比較する。これらの和のうち、基準クロックの１周期以上の（すなわち遅延クロック回路１００の出力の数より大きい）、現在のサイクルについて基準クロックの立ち上がりエッジからの遅延に対応するものがある場合には、対応する遷移は、基準クロックの現在のサイクルから基準クロックの次のサイクルに時間シフトされるであろう。これらの和のうち、基準クロックの１周期未満の、現在のサイクルについて基準クロックの立ち上がりエッジからの遅延に対応するものがある場合には、対応する遷移は、基準クロックの現在のサイクル内に留まるであろう。
【００２９】
遷移調整器１０８からの和が基準クロックの１周期を越える遅延に対応する場合、遷移調整器１０８は、基準クロックの１サイクルに対応する値だけその和を減少させ、これらの減少された和によって、基準クロックの次のサイクルの立ち上がりエッジに対する遷移の位置が指定されるようにする。該減少された和は、キュー１１０に格納される。全ての和が、基準クロックの１サイクル未満の遅延に対応する場合には、基準クロックの次のサイクルに時間シフトされる遷移はない。キュー１１０は、基準クロックの現在のサイクルから、受信する遷移情報を遅延させ、基準クロックのサイクル間の遷移の時間シフト（単数または複数）を達成する。キュー１１０の出力は、基準クロックの前のサイクル中に受信された和を含む。
【００３０】
遷移生成ロジック１１１のような、遷移生成ロジックの一実施形態は、遷移調整回路１０７からの出力を受信し、これらの出力からビデオデータを生成するように構成される。遷移調整回路１０７からの２進符号化値は基準クロックの現在のサイクル内の遷移の位置を指定し、キュー１１０からの２進符号化値は基準クロックの前のサイクルから基準クロックの現在のサイクルに遅延されている。ビデオデータは、画素内に所望のパルス幅で所望のパルス形状を形成するために必要とされる、ドライバ回路２０に供給されるべき遷移を含む。遷移生成ロジック１１１は、遷移データ発生器１１２のような遷移データ発生器の一実施形態を含む。
【００３１】
遷移データ発生器１１２は、遷移調整回路１０７からの出力を受信し、基準クロックの立ち上がりエッジに対する現在の画素の全ての遷移の位置を指定する遷移データを生成する。遷移データ発生器１１２は、遅延クロック回路１００の出力の数に等しい出力の数を備える。該出力はそれぞれ、遷移を生成する、あるいは遷移を生成しないための命令を供給するビットを含む。遷移データ発生器１１２からの出力のビットは、基準クロックの現在のサイクルの終了に対応する最上位ビットと、基準クロックの現在のサイクルの開始に対応する最下位ビットとを用いて、遷移データ値を形成する。
【００３２】
遷移生成ロジック１１１は、遷移ロジックの一実施形態、すなわち遷移ロジック１１４も備える。遷移データ発生器１１２の出力は遷移ロジック１１４に接続される。遷移ロジック１１４は、ドライバ回路２０に供給されるビデオデータのストリームを生成する。遅延クロック回路１００の出力は遷移ロジック１１４に接続される。遷移ロジック１１４は、遅延クロック回路１００の出力を用いて刻時される記憶素子を備える。上記のように、遅延クロック回路１００の出力は、基準クロックおよび基準クロックの遅延されたバージョンである。遅延クロック回路１００の出力は遷移ロジック１１４の記憶素子に接続され、基準クロックの連続して増加する遅延されたバージョンが、そのサイクルの開始位置からそのサイクルの終了前の１遅延増分までの基準クロックの１サイクル以内の連続した時点に遷移を配置することができる記憶素子に接続されるようにする。記憶素子のデータ入力はそれぞれ、遷移データ発生器１１２からの出力の１つに対応する。その対応は、遅延クロック回路１００の基準クロック出力が、基準クロックの１サイクルの開始位置に割り当てられる遷移データ値におけるビットに関連する遷移ロジック１１４の記憶素子に接続され、また基準クロックの最も遅延されたバージョンに対応する遅延クロック回路１００の出力が、基準クロックの１サイクルの終了の最も近くに割り当てられる遷移データ値におけるビットに関連する遷移ロジック１１４の記憶素子に接続されるようになされる。基準クロックと該基準クロックの最も遅延されたバージョンのこれらの対応間のビットは、対応する基準クロックの遅延されたバージョンと同様に、遷移データ値において同じ相対順序を有する記憶素子に関連する。すなわち基準クロックの連続して遅延されたバージョンは、遷移データ値の連続した上位のビットに対応する。
【００３３】
遷移データ発生器１１２からの出力内の特定のビットが、遷移ロジック１１４の出力に遷移を生成するように設定される場合には、このビットによって、その記憶素子に接続される遅延クロック回路１００からの出力の遷移において、遷移ロジック１１４の対応する記憶素子にこの遷移を生成するビット値がロードされる。該記憶素子の出力は、該記憶素子の伝搬遅延の後の状態を変更し、遷移ロジック１１４の出力において遷移を引き起こす。遅延クロック回路１００の出力は基準クロックの連続して遅延されたバージョンであるため、その遷移は、基準クロックのサイクル内の所望の時点で発生するであろう。その遷移データ値内のより上位のビットも同様に、基準クロックのそのサイクルの他の時点において、遷移を発生するであろう。それゆえ、遷移ロジック１１４内の記憶素子のうちの選択された素子の出力の変化を引き起こすことにより、１つあるいは複数の遷移を、基準クロックのそのサイクル中に、従って画素内の所望の時点に（遅延クロック回路１００の出力の数によって判定される解像度以内で）配置することができる。
【００３４】
以下の項では、遷移配置回路１８内の機能ブロックの動作を記載する。この説明を行う際に、機能ブロック内の論理素子を参照する。これらの論理素子は、遷移配置回路１８内で用いられる実際のハードウエアを記号によって表していることを理解されたい。遷移配置回路１８の実際の実装形態では、そのハードウエアは、ＶＨＤＬのようなハードウエア記述言語から合成される。実際の論理素子およびその相互接続は、ＶＨＤＬコードをコンパイルするために用いられるプログラムによって決定される。しかしながら、機能ブロックの記述は、当業者がＶＨＤＬコードを生成し、開示される機能を実施するのに十分な情報を提供する。
【００３５】
図３には、遅延クロック回路１００の一実施形態および記憶装置１０２の一実施形態が示される。図３に示される遅延クロック回路１００の実施形態は、遅延素子２００が表す３２個の遅延素子を含む。基準クロックはｄ０出力において存在する。遅延クロック回路１００は、各隣接するクロック出力間で概ね等しい遅延を持つ３２個のクロックを生成するように設計される。この目的を果たすために、遅延クロック回路１００は、クロック出力ｄ０−ｄ３１がそれぞれ、全ての他の遅延素子に概ね等しい入力負荷を有する遅延素子からの出力であり、クロック出力ｄ０−ｄ３１がそれぞれ概ね同じ出力負荷をドライブするように設計される。このように遅延クロック回路１００を設計することにより、クロック出力ｄ０−ｄ３１それぞれの理想状態からの遅延のばらつきが低減される。
【００３６】
この遅延クロック回路１００の実施形態では、遅延素子それぞれによって与えられる遅延は概ね等しく、３１個の遅延素子の遅延の累積は、基準クロックの周期の31/32に概ね等しい。遅延クロック回路１００のこの実施形態は３２個の出力を有するように構成されるが、遅延クロック回路が用いられる遷移配置回路の実装形態に応じて、より多数の、あるいはより少数の遅延素子を用いることができることを理解されたい。また、遷移配置回路において考慮される場合には、遅延素子それぞれによって与えられる遅延が概ね等しい必要はない。例えば、基準クロックのサイクル内でより高い解像度内に遷移を位置付ける能力を有することが望まれる場合には、より多くの遅延素子が用いられ、遅延素子はそれぞれ基準クロックの周期のうちの概ね等しい割合を受け持つ。所望の解像度が増減するのに応じて、基準クロックのサイクル内の遷移の位置を表すために必要なビットの数を増減しなければならない場合もある。
【００３７】
幅広いタイプの遅延素子を遅延クロック回路１００において用いることができる。遅延素子は、アナログ素子あるいはデジタル素子を用いて実装することができる。さらに、遅延素子はそれぞれ、プログラマブルな遅延を有することができる。遅延クロック回路１００の重要な特徴は、遅延クロック回路が基準クロックの１サイクルにわたって概ね等しい遅延を有する３２個のクロックを提供することである。遅延クロック回路１００の開示される実施形態では、各遅延素子によって与えられる遅延は約１ｎｓである。調整可能な遅延を有する遅延素子の例は、米国特許出願第09/293,520号（代理人整理番号10981837-1）に開示されている。この特許出願において、開示された遅延素子は約１００ピコ秒の調整解像度で調整可能な遅延を有する。
【００３８】
遅延クロック回路１００では、基準クロックはビデオクロックから生成される。遅延素子２０２の前に生じるビデオクロックのバッファリングがクロックツリーバッファ２０４によって表される。図３では、遅延クロック回路１００の出力がそれぞれ概ね同じ負荷を有するように、遅延素子２０２が含まれる。しかしながら代替的に、遅延素子２０２が除去され、ｄ０出力をクロックツリーバッファ２０４の出力から取ることもできることを理解されたい。上記のように、基準クロック周波数がビデオクロックを逓倍した周波数あるいはビデオクロックを分周した周波数である遷移配置回路１８の実装形態も可能である。これらの実装形態の場合、付加的なハードウエアによってビデオクロックからより高いあるいはより低い周波数の基準クロックが生成される。
【００３９】
図３に示される記憶装置１０２の実施形態は、記憶素子２０６で表される、立ち上がりエッジでトリガされるＤフリップフロップのような３２個の記憶素子を備える。しかしながら、遷移配置回路１８の別の実施形態は、基準クロック周期の1/32より高い、あるいは低い、遷移の配置の解像度を可能にするように設計することができることを理解されたい。さらに、この記憶装置１０２の実施形態において、他のタイプの記憶素子を用いることができることを理解されたい。記憶装置１０２の目的は、ｎＢＤ信号の遷移を捕捉することである。記憶装置１０２に含まれる記憶素子の中には、遷移中にｎＢＤ信号をサンプリングするものもあるので、これらの記憶素子は準安定状態に陥り易い。位相測定装置１０４のある態様は、後に詳細に記載するように、記憶素子の１つあるいは複数における準安定状態の影響を低減するが、記憶装置１０２の性能は、耐準安定記憶素子（metastable resistant storage element）を用いることにより改善されることがある。典型的には、各タイプの半導体製造プロセスが耐準安定バージョンの特定の論理素子を製造するオプションを提供する。
【００４０】
３２個の各記憶素子のクロック入力は順に、遅延クロック回路１００の実施形態の出力に接続される。データ入力はそれぞれｎＢＤ信号に接続される。記憶素子１０２に用いられる記憶素子はそれぞれ、その記憶素子に接続される遅延クロック回路出力の立ち上がりエッジで、その入力における信号をラッチする。このように記憶装置１０２は、基準クロックの１サイクルにわたって３２の瞬間においてｎＢＤ信号をサンプリングする。このサンプリングは、記憶装置１０２によって連続的に実行される。このｎＢＤ信号のサンプリングは、ｎＢＤ信号が論理ハイレベルにある時間に対して高いサンプリング速度で実行される。
【００４１】
ｎＢＤ信号の非アクティブエッジ（立ち上がりエッジ）が生じるとき、この遷移は記憶装置１０２において捕捉される。記憶装置１０２の記憶素子において準安定性の問題がないものと仮定すると、（ｎＢＤ信号が論理ローレベルにある時間後）最初の論理ハイレベルを有する記憶素子は、ｎＢＤ信号の非アクティブエッジの（基準クロックの立ち上がりエッジに対する）タイミングの最良の推定である。同様に、（ｎＢＤ信号が論理ハイレベルにある時間後）最初の論理ローレベルを有する記憶素子は、ｎＢＤ信号のアクティブエッジのタイミングの最良の推定である。非アクティブエッジの検出を用いて位相測定装置１０４を初期化する。基準クロックの立ち上がりエッジとｎＢＤ信号のアクティブエッジとの間の位相差を用いて、検出されたアクティブエッジに対応する走査線のためのビデオデータを、時間シフトする。
【００４２】
記憶素子のデータ入力（ｎＢＤ信号）が最大論理ローレベルより大きく最小論理ハイレベルより小さい間、遅延クロック回路１００の出力によって記憶素子が刻時されるとき、準安定性の問題が生じるようになる。これは、ｎＢＤ信号の非アクティブエッジあるいはアクティブエッジのいずれかで生じ得る。記憶装置１０２の記憶素子における準安定性の問題は、記憶素子の出力が論理ハイレベルと論理ローレベルの間で振動するか、あるいは最小有効論理ハイレベルと最大有効論理ローレベルの間の状態で存在する原因となり得る。準安定性は、位相測定装置１０４が基準クロックの立ち上がりエッジとｎＢＤ信号のアクティブエッジとの間の位相差を高い信頼性で測定するのを困難にする。
【００４３】
図４は、位相測定装置１０４の簡略化したブロック図を示す。位相測定装置１０４は、記憶装置１０２の何れかの出力における準安定状態が位相測定装置１０４によって供給されるデジタル値に悪影響を及ぼす可能性を劇的に低減するために、記憶装置１０２の出力から受信した値を調整する構成を含む。記憶装置１０２に含まれる３２個の記憶素子の３２個の出力は、第１の準安定フィルタレジスタ３００に接続される。第１の準安定フィルタレジスタ３００の３２個の出力は、第２の準安定フィルタレジスタ３０２の入力に接続される。さらに、第２のレジスタ３０２の出力は、フリーズレジスタ（freeze register）３０４の入力に接続される。第１の準安定フィルタレジスタ３００、第２の準安定フィルタレジスタ３０２、およびフリーズレジスタ３０４はそれぞれビデオクロックによって刻時される。記憶装置１０２に続く３つのレジスタを通して記憶素子の出力を渡す際に、記憶装置１０２内の記憶素子の何れかの素子の出力に存在する準安定状態は、フリーズレジスタ３０４の対応する出力においては生じない可能性が高い。これら３つのカスケードに接続されたレジスタが、記憶装置１０２内の１つあるいは複数の記憶素子の出力上の準安定状態がフリーズレジスタ３０４の出力に存在する可能性をどのように低減するかを示すために、記憶装置１０２内の記憶素子のうちの１つの出力が準安定性によって振動するか、あるいはその出力が準安定性によって中間値をとる場合を考えてみる。３つのレジスタを通してこの出力を渡す際に、ビデオクロックの立ち上がりエッジでレジスタによって信号がラッチされるとき、これらのレジスタのうち少なくとも１つにおいてその信号は有効な論理レベル（準安定状態ではない）である可能性が高い。従って、３つのカスケード接続されたレジスタは、フリーズレジスタ３０４の出力に準安定状態が存在する可能性を十分に低減するように動作する。
【００４４】
シンクロナイザパルス発生器３０１は、非アクティブエッジの発生を検出するためにｎＢＤ信号をモニタする。シンクロナイザパルス発生器３０１は、準安定性になる可能性を低減するために３フリップフロップステージを備えている。シンクロナイザパルス発生器３０１は、ビデオクロックと同期し長さがビデオクロックの１サイクルである、非アクティブエッジの検出を示すパルスを生成する。非アクティブエッジの正確なタイミングは重要ではないため、非アクティブエッジに対するこのパルスのタイミングは重要ではない。ｎＢＤ信号の非アクティブエッジ（立ち上がりエッジ）が発生する前、記憶装置１０２の全ての出力は論理ローレベルである。ｎＢＤ信号の非アクティブエッジが発生した後、出力のいくつかは論理ハイレベルである。シンクロナイザパルス発生器３０１によって生成されるパルスは非アクティブエッジロジック３０６に接続される。このパルスを検出すると、非アクティブエッジロジック３０６は、第１の準安定フィルタレジスタ３００と、第２の準安定フィルタレジスタ３０２と、フリーズレジスタ３０４と、位相およびサイクルロジック３０８へのリセット信号をアサートする。リセット動作は、これらのレジスタの記憶素子を論理ハイレベルにする。さらに、このリセット動作は位相およびサイクルロジック３０８をリセットし、フリーズレジスタ３０４へのフリーズ信号をデアサートする（すなわちフリーズレジスタ３０４は非フリーズ状態にセットされる）。これによりフリーズレジスタ３０４は、ビデオクロックの立ち上がりエッジにおいて、第２の準安定フィルタレジスタからの出力をロードできるようになる。
【００４５】
ｎＢＤ信号のアクティブエッジが発生する前、かつｎＢＤ信号の非アクティブエッジが検出された後、第１の準安定フィルタレジスタ３００と、第２の準安定フィルタレジスタ３０２と、フリーズレジスタ３０４とにおける記憶素子は全て論理ハイレベルにある。記憶装置１０２の記憶素子は、ｎＢＤ信号のアクティブエッジが発生する基準クロックサイクルの後に、論理ローレベルの出力を持つ少なくとも１つの記憶素子を有する。ｎＢＤ信号のこのサンプルに対する記憶装置１０２の３２個の出力が、第１の準安定フィルタレジスタ３００と第２の準安定フィルタレジスタ３０２とを通過し、ビデオクロックの連続する立ち上がりエッジでフリーズレジスタ３０４にロードされた後、フリーズレジスタ３０４の３２個の出力が位相およびサイクルロジック３０８に供給される。位相およびサイクルロジック３０８は、論理ローレベルを有するフリーズレジスタ３０４の少なくとも１つの出力が存在するか否かを判定する。少なくとも１つの論理ローレベルが検出されると、位相およびサイクルロジック３０８は（上記のように、固定数のビデオクロックのサイクル後）ビデオクロックの立ち上がりエッジに同期するビーム検出パルスを出力し、フリーズレジスタ３０４に接続されるフリーズ信号をアサートし、これによってｎＢＤ信号の任意の余分なサンプルがフリーズレジスタ３０４にロードされるのを防ぐ。
【００４６】
ビーム検出パルスの生成に加えて、位相およびサイクルロジック３０８は、アクティブエッジが発生した基準クロックのサイクル中のｎＢＤ信号のアクティブエッジに時間的に最も近くに発生する立ち上がりエッジを有する遅延クロック回路１００の出力を判定する。これを達成するために、位相およびサイクルロジック３０８は、遅延クロック回路１００の基準クロック出力に対応する出力から開始して、フリーズレジスタ３０４の３２個の各出力を次に最も高いビットと比較してｎＢＤ信号の状態が変化したかを判定する。最初に論理ローレベルを有するフリーズレジスタ３０４の出力が、アクティブエッジの発生する基準クロックのサイクル中にｎＢＤ信号のアクティブエッジに時間的に最も近い立ち上がりエッジを有する遅延クロック回路１００の出力に対応するものとみなされる。位相およびサイクルロジック３０８は、論理ローレベルを有するフリーズレジスタ３０４の最初の出力の番号を指定する５ビット数（フリーズレジスタ３０４の３２個の出力のうちの１つを表す）を生成する。例えば、遅延クロック回路１００の基準クロック出力に対応するフリーズレジスタ３０４の出力は、フリーズレジスタ３０４のビット数０である。基準クロックの立ち上がりエッジから基準クロックサイクルの31/32の遅延を有する遅延クロック回路１００の出力に対応するフリーズレジスタ３０４の出力は、フリーズレジスタ３０４のビット数３１である。このビット数は、アクティブエッジが発生する基準クロックのサイクル中にｎＢＤ信号のアクティブエッジに時間的に最も近くに発生する立ち上がりエッジを有する遅延クロック回路１００の出力を表すので、その番号は、基準クロックの立ち上がりエッジと、ｎＢＤ信号のアクティブエッジとの間の位相差である。位相およびサイクルロジック３０８は、ビーム検出パルスが生成されるビデオクロックの同じサイクルにおいて、ビデオクロックの立ち上がりエッジと同期して５ビット数を生成する。
【００４７】
図５は、位相差を表す２進符号化値を生成するための方式の実装形態を示す。フリーズレジスタ３０４の３２個の（０から３１までの番号を付されている）記憶素子は、ＸＯＲブロック３１０に供給される。ＸＯＲブロック３１０は、チェーン状に連結された一連の２入力ＸＯＲゲートを含む。記憶素子０の出力は、ブロック３１０に含まれる第１のＸＯＲゲートに入る。この第１のＸＯＲゲートの他の入力には論理ローレベルが接続される。第１のＸＯＲゲートの出力および記憶素子１の出力は、ＸＯＲブロック３１０に含まれる第２のＸＯＲゲートに入る。この第２のＸＯＲゲートの出力は、記憶素子２の出力とともに、第３のＸＯＲゲートの入力に接続される。この第３のＸＯＲゲートの出力は、記憶素子３の出力とともに、第４のＸＯＲゲートの入力に接続される。このパターンは、フリーズレジスタ３０４の全３２個の記憶素子について継続される。第１のＸＯＲブロック３１０の全てのＸＯＲゲートの出力は、同様にして、第２のＸＯＲブロック３１２の２入力ＸＯＲゲートの入力に接続される。この同じパターンが、第３のＸＯＲブロック３１４、第４のＸＯＲブロック３１８および第５のＸＯＲブロック３２０において用いられる。ＸＯＲブロックそれぞれについて、この連結の終端でのＸＯＲゲートの出力は、レジスタ３２２の入力に接続される。レジスタ３２２の出力は、（記憶素子０−３１から来る）第１の論理ローレベルを有するフリーズレジスタの記憶素子の２進符号化数に対応する。
【００４８】
位相およびサイクルロジック３０８によって生成される５ビット数が基準クロックの正確なサイクルに一致することは非常に重要である。例えば、遅延クロック回路１００の31/32遅延出力がｎＢＤ信号のアクティブエッジの時間的に最も近くで発生するが、ビーム検出パルスはそのアクティブエッジがｎＢＤ信号の次のサイクルにおいて発生したことを示したものと仮定する。この場合、ビデオデータは、位相差を調整するために時間シフトするべきである値より大きい、基準クロックのほぼ１サイクルだけ時間シフトされる。この誤差は、他の走査線に対する位相誤差を含む走査線上の画素を時間シフトするため、その画像を著しく劣化させることになる。
【００４９】
図６は、コンバータ１０６の簡略化した機能ブロック図を示す。画素データバイトは、ビデオクロックの立ち上がりエッジと同期してコンバータ１０６の入力に供給される。各画素データバイトは、対応する画素についてのパルス形状およびパルス幅を定義する。用語「パルス幅」は、パルス状ビーム２６によって露光される、パルス状ビーム２６が掃引される方向の画素の全ての（１つの画素内の不連続な部分を露光できるようにする）部分のことである。用語「パルス形状」は、画素内の露光される領域の相対的な位置付けのことである。例えば、この特定の実装形態では、左寄せパルス、右寄せパルス、中央寄せパルスおよび分割位置調整パルス（split justified pulse）を実現可能である。この特定の実施形態では４つのパルス形状が可能だが、異なるビット数を用いてより多数あるいは少数のパルス形状を規定できることを理解されたい。可能なパルス形状が多数の場合は、所望のパルス形状を規定するためにより多くのビットが必要となる。
【００５０】
パルス形状およびパルス幅は画素データバイトに符号化される。画素データバイトのうちの最上位２ビットを用いて、４つのパルス形状のうちの１つの生成を指定する。左寄せパルスは画素内の２つの遷移によって規定される。第１の遷移は画素の左端に配置され、第２の遷移は下位６ビットから決定される位置で画素内に配置される。中央寄せパルスは画素内部の２つの遷移によって規定される。その遷移の位置は下位６ビットから決定される。右寄せパルスは画素内の２つの遷移によって規定される。第１の遷移は下位６ビットから決定される位置において画素内に配置される。第２の遷移は画素の右端に配置される。分割位置調整パルスは、画素内の４つの遷移によって規定される。１つの遷移は画素の左端上に配置され、１つの遷移は画素の右端上に配置される。残りの２つの遷移は、下位６ビットから決定される位置で画素内部に配置される。３２（100000）の値を必要とする画素の右端に遷移を配置する必要があるため、遷移の位置を規定するには６ビットが必要である。
【００５１】
下位６ビットのうちの上位５ビットを用いて（１画素幅の1/32までの解像度で）パルス幅を規定する。この実装形態では、下位６ビットの最下位ビットはコンバータ１０６によって無視される。しかしながら、６ビットすべてを用いると、１画素幅の1/64の解像度を実現することができる。下位全６ビットが論理ローレベルにセットされると、パルス幅は０であり白画素に対応する（画素内の露光がない）。下位全６ビットが論理ハイレベルにセットされると、パルス幅は画素幅に等しくなり、黒いドットに対応する（画素内が全て露光される）。下位６ビットがこれらの極値の間の値を有するとき、コンバータ１０６は画素内部で遷移を生成する。
【００５２】
入力レジスタ４１０は、ビデオクロックの立ち上がりエッジで画素データバイトをロードする。コンバータロジック４０２は、レジスタ４００から画素データバイトを受信し、その画素データバイトを用いて４つの６ビットコードを生成する。コンバータロジック４０２に含まれるロジックは、画素データバイトの値を４つの６ビットコードにマッピングし、指定された画素幅を有する指定されたパルス形状に対応して、画素内に必要な遷移が生成されるようにする。コンバータロジック４０２によって生成される４つの６ビットコードは、ビデオクロックの立ち上がりエッジで出力レジスタ４０４−４１０にそれぞれロードされ、ビデオクロックの次の立ち上がりエッジで遷移調整器１０８にロードされるために利用できるようになる。画素内に２つの遷移だけが配置されるパルス形状の場合、遷移の位置を指定するために用いられないそれらのコードの値は重要ではない。これらのコードは、コンバータロジック４０２からの「don’t care」値に対応する。４つの６ビットコードを生成することに加えて、コンバータロジック４０２は、４つの６ビットコードそれぞれに関連する４つの有効コードビットＶＣ０−ＶＣ３を生成する。有効コードビットＶＣ０−ＶＣ３はその目的を示すために出力レジスタ４０４−４１０に含まれるものとして描かれているが、実際にはハードウエアにおいて個別に取り扱われる。４つの有効コードビットＶＣ０−ＶＣ３はそれぞれ、対応する出力レジスタが、コードを生成するために用いられる画素データバイトに対応する基準クロックのそのサイクル内の有効な遷移を表すコードを含むか否かを示す。４つの有効コードビットＶＣ０−ＶＣ３は、値が有効な遷移を表すか否かを判定するために、遷移配置回路１８の他の部分によって用いられる。
【００５３】
４つの６ビットコードは、基準クロックの１サイクルの1/32の数を表す値に換算して、基準クロックの１サイクル以内で、基準クロックの立ち上がりエッジに対する遷移の位置を指定する。例えば、分割位置調整パルスにおいて、出力レジスタ４０４は、分割位置調整パルスの左側の立ち上がりエッジに対応するサイクルの左端における１つの遷移を指定する０の値を有するコードを含み、出力レジスタ４０６は、分割位置調整パルスの左側の立ち下がりエッジに対応するサイクル内の１つの遷移を指定する値を有するコードを含み、出力レジスタ４０８は、分割位置調整パルスの右側の立ち上がりエッジに対応するサイクル内の１つの遷移を指定する値を有するコードを含み、出力レジスタ４１０は、分割位置調整パルスの右側の立ち下がりエッジに対応するサイクルの右端における１つの遷移を指定する３２の値を有するコードを含む。他のパルス形状に対するコードも同様に遷移の位置を指定する。
【００５４】
図７は、遷移調整器１０８の簡略化した機能ブロック図を示す。遷移調整器１０８は、位相測定回路１０４によって判定される位相差によって指定される量だけ、４つの６ビットコードによって指定される遷移を時間シフトする機能を実行する。ビデオクロックの立ち上がりエッジで、４つの６ビットコードおよび有効コードビットＶＣ０−ＶＣ３はそれぞれ、コードレジスタ５００−５０６、および有効コードビットＶＣ０−ＶＣ３を格納するためのレジスタにロードされる。コードレジスタ５００−５０６の４つの６ビット出力はそれぞれ、加算器５０８−５１４に与えられる。位相測定装置１０４によって生成される５ビット数は、全走査線について加算器５０８−５１４それぞれの入力に存在する。加算器５０８−５１４はそれぞれ、位相差を表す５ビット値を、コードレジスタ５００−５０６からの４つの６ビットコードにそれぞれ加算する。
【００５５】
加算器５０８−５１４それぞれについて、コード値と位相差との和が３１を越えると、桁上げ出力が生成される。加算器５０８−５１４に対する桁上げ出力は、それぞれＣ０−Ｃ３として示される。桁上げ出力が位相差へのコード値の加算から生成されるとき、これは、そのコンバータコードによって表される遷移（有効な遷移であると仮定する）が基準クロックの１サイクルだけ遅延されるべきであることを示している。加算器５０８−５１４の出力はそれぞれ５ビットを含み、その出力はそれぞれ基準クロックの１サイクルの1/32の数に換算して遷移位置を指定する。このステージでは、加算器５０８−５１４の出力における調整されたコード値は、６ビット結果の下位５ビットのみによって表される。なぜなら、桁上げビットＣ０−Ｃ３の１つが、位相差の加算が基準クロックの１サイクルだけ遷移を遅延させることになるか否かを判定するために、最上位ビットが用いられるためである。加算器５０８−５１４それぞれの出力は、ビデオクロックの立ち上がりエッジで、加算器５０８−５１４が接続される各キューレジスタ５１６−５２２にロードされる。加算器５０８−５１４それぞれの出力は、ビデオクロックの次のサイクルの立ち上がりエッジで、キューレジスタ５１６−５２２の出力で利用することができる。
【００５６】
遷移調整器１０８は、位相測定装置１０４から供給される位相差を用いて遷移位置の調整を行う。遷移調整器１０８の動作は、必要に応じて、基準クロックの１サイクルだけ遷移位置を遅延させることを含む。選択ロジック５２４は、調整されたコード値の生成を制御してｎＢＤ信号のアクティブエッジと基準クロックの立ち上がりエッジとの間の位相差を考慮するための構成を備える。選択ロジック５２４は、入力として、コンバータ１０６によって生成される４つの６ビットコードに関連する有効コードビットＶＣ０−ＶＣ３と、コンバータコードそれぞれに位相差を加算することから生成される桁上げビットとを受信するように構成される。
【００５７】
桁上げビットがアサートされ、対応する有効コードビットがアサートされている場合、これは、このコードに対応する遷移が基準クロックの１サイクルだけ遅延されることを示す。この場合、選択ロジック５２４は、このキューレジスタが有効な遷移を表す値を含むことを示すために、対応する有効キュービットをアサート状態にセットする。しかしながら有効コードビットがアサートされていない場合、これは、コードレジスタに格納されたコードが遷移を表していないことを示す。この場合、選択ロジック５２４は、このキューレジスタが有効な遷移に対応する値を含まないことを示すために、対応する有効キュービットを非アサート状態にセットする。桁上げビットがアサートされていない場合、これは、対応するキューレジスタが有効な遷移に対応する値を含まないことを示しており、選択ロジック５２４は、対応する有効キュービットを非アサート状態にセットする。このようにして、選択ロジック５２４は、キューレジスタ５１６−５２２それぞれについて、その内容が基準クロックの１サイクルだけ遅延されなければならない有効な遷移に対応するか否かを判定する。
【００５８】
加算器５０８−５１４の何れの加算器からの桁上げビットがアサートされていないが、対応する有効コードビットがアサートされている場合、これは、対応する加算器の出力が基準クロックの現在のサイクルに対応する有効な遷移を表す値であることを示す。しかしながら、有効コードビットがアサートされておらず、かつ対応する桁上げビットがアサートされていない場合、これは、対応する加算器出力が有効な遷移を表していないことを示す。
【００５９】
ブロック５２６は、加算器５０８−５１４の出力と、キューレジスタ５１６−５２２と、マルチプレクサ５２８−５３６との間の接続を表す。加算器５０８−５１４の出力とキューレジスタ５１６−５２２の出力との間には、８つの出力が存在する。これらの８つの出力はそれぞれ、マルチプレクサ５２８−５３６それぞれに対する入力である。各接続を示すと複雑なため、マルチプレクサ５２８−５３６それぞれに対する８つの出力の経路はブロック５２６によって表される。
【００６０】
ビデオクロックの各立ち上がりエッジで、遷移調整器１０８は、基準クロックのそのサイクルに対応する遷移の位置を決定する。これは、キューレジスタ５１６−５２２からかつ加算器５０８−５１４の出力から有効な遷移値を選択し、その選択した値を遷移生成ロジック１１１に供給することを含む。この機能を実行するために、選択ロジック５２４は、選択値Ｓ０−Ｓ４と、マルチプレクサ５２８−５３６それぞれのためのマルチプレクサ有効ビットとを生成する。選択ロジック５２４は、マルチプレクサ５２８から始めて、もし存在するなら、有効な遷移に対応する８つの入力値のうち１つを見つけるプロセスを実行する。これは、４つの有効コードビットＶＣ０−ＶＣ３と、４つの有効キュービットＶＱ０−ＶＱ３と、４つの桁上げビットＣ０−Ｃ３とを用いて選択ロジック５２４によって行われる。有効キュービットＶＱ０−ＶＱ３のうちの任意のビットがアサートされている場合、これは、対応するキューレジスタが有効な遷移値を含むことを示す。桁上げビットＣ０−Ｃ３がいずれもアサートされておらず、対応する有効コードビットＶＣ０−ＶＣ３の任意のビットがアサートされている場合、これは、対応する加算器の出力が有効な遷移値であることを示す。選択ロジック５２４が有効な遷移値を有する８つの入力のうち１つを見つけるとき、選択ロジック５２４は、この入力を選択するために、対応する選択値Ｓ０を生成する。さらに、選択ロジック５２４は、対応する有効マルチプレクサビットＶＭ０をアサート状態にセットする。有効マルチプレクサビットは、対応するマルチプレクサの出力が有効な遷移値を含むことを示すために使用される。
【００６１】
マルチプレクサ５２８の入力でこのプロセスを実行した後、選択ロジック５２４は、マルチプレクサ５３０の入力で同様のプロセスを行う。しかしながら、このプロセスがマルチプレクサ５３０の入力で実行されるとき、マルチプレクサ５２８上で選択された入力に対応するマルチプレクサ５３０の入力は、有効な遷移値を有するか否かを判定するために検査されない。代わりに、残りの入力は、有効な遷移値を有する入力を見つけるために検査される。有効な遷移値を有するこの次の入力が見つけられるとき、選択ロジック５２４は、この入力を選択し、対応する有効マルチプレクサビットＶＭ１をアサート状態にセットするために選択値Ｓ１を生成する。このプロセスは、有効な遷移値を有することが前もって見出された２つの入力を選択から除いて、マルチプレクサ５３２について繰り返される。このプロセスは、有効な遷移値の全てが選択されたと判定されるまで、あるいはそのプロセスがマルチプレクサ５３６について完了するまで、継続される。この選択プロセスは、任意の入力および任意のマルチプレクサで開始しかつ終了することができることを強調しておきたい。この選択プロセスの重要な特徴は、有効な遷移値がそれぞれ１つのマルチプレクサによって選択されることである。
【００６２】
選択ロジック５２４によって実行される選択プロセスは、ビデオクロックの１つのサイクル中に完了される。この選択プロセスを完了した後、有効な遷移値は（もしあるなら）マルチプレクサ５２８−５３６の出力に存在し、有効な遷移値を有するそれらのマルチプレクサは、対応するアサートされた有効マルチプレクサビットを有する。この選択プロセス中に有効な遷移値が見出されない場合、マルチプレクサ５２８−５３６についての有効マルチプレクサビットはそれぞれ、ビデオクロックの現在のサイクルに対応する遷移がないことを示す非アサート状態にセットされる。
【００６３】
遷移調整器１０８のこの実装形態では、４つの可能なパルス形状を有し、５つまでの遷移が画素内で発生することがあるため、５つのマルチプレクサが用いられる。画素データがある一定の範囲の幅を有する右寄せパルスを指定し、ある一定の範囲の幅を有し、位相差がある一定の範囲内で存在する分割位置調整パルスがこれに続くとき、画素内で５つの遷移が発生しうる状況が生じる。右寄せパルスは２つの遷移を含む。分割位置調整パルスは４つの遷移を含む。分割位置調整パルスに後続される右寄せパルスでは、右寄せパルスの立ち下がりエッジ遷移は分割位置調整パルスの左側の立ち上がりエッジと同時に生じる。これらの重複する遷移は、マルチプレクサ５２８への８つの入力の中の２つの等しい有効な遷移値によって指定される。一定の範囲の位相差以内では、右寄せパルスの立ち上がりエッジと、右寄せパルスの立ち下がりエッジと、分割位置調整パルスの左側の立ち上がりエッジと、分割位置調整パルスの左側の立ち下がりエッジと、分割位置調整パルスの右側の立ち上がりエッジとは、１つの画素内で生じることができ、それにより１つの画素内で５つの遷移を生成する。異なる数の可能なパルス形状がある場合には、１つの画素内で異なる最大数の遷移が生成され得ることを理解されたい。用いられるマルチプレクサの数は、可能な画素内の遷移の最大数に等しい。
【００６４】
図８は、画素時間内に遷移を生成する際の遷移配置回路１８の動作を示すいくつかの波形を示している。基準クロック６００は、遅延クロック回路１００において生成される。ｎＢＤ信号６０２は、パルス状ビーム２４による光検出器の照光から各走査線の前に生成される。ｎＢＤ信号が論理ローレベルから論理ハイレベルに状態を変化させるとき、非アクティブエッジ６０３が発生する。位相測定装置１０４は、基準クロック６００の立ち上がりエッジ６０７で開始して、（ｎＢＤ信号６０２のアクティブエッジ６０５の間に）論理ハイレベル６０６から変化するｎＢＤ信号６０２の検出で終了する時間インターバル６０４（位相差）を判定する。図８には、仮のビデオデータストリーム６０８が含まれる。基準クロック６００の立ち上がりエッジ６０７とｎＢＤ信号６０２のアクティブエッジ６０５との間の位相差だけ、コンバータ１０６によって生成される遷移位置を時間シフトする必要がない場合、仮のビデオデータストリーム６０８は、遷移配置回路１８によって生成されるビデオデータストリームである。仮のビデオデータストリーム６０８は、コンバータ１０６によって供給される遷移位置を遷移配置回路１８がどのように時間シフトするかを示すためにのみ示されており、仮のビデオデータストリーム６０８は図８に示される例では実際には生成されないことを強調しておく。
【００６５】
しかしながら、ビデオデータストリーム６１０は、図８に示す例において遷移配置回路１８によって生成されるビデオデータストリームである。ビデオデータストリーム６１０は、遷移配置回路１８の動作のため生じる、遷移配置回路１８からのビデオデータ出力のタイミングを示す。図８に示すように、ビデオデータストリーム６１０は、時間インターバル６０４に概ね等しい時間だけ時間的に（仮のビデオデータストリーム６０８に対して）シフトされる。遷移配置回路１８の動作の効果は、基準クロック６００の立ち上がりエッジ６０７と、論理ハイレベルからのｎＢＤ信号６０２の変化の検出との間の時間インターバル６０４の値とは独立して、各画素について画素データバイトによって指定されるパルス幅でパルス形状が、画素時間（第１の画素時間が６１２により表されている）の左端に位置合わせされるように、ビデオデータストリーム６１０を生成することである。これにより、全ての走査線の全ての画素は、媒体上での適切な垂直位置を確実に維持する。
【００６６】
遷移配置回路１８の動作をより明確に示すために、図９および図１０は、図８に示される破線で囲まれた部分を拡大して示す。遷移の時間シフト動作は以下のように生じる。仮のビデオデータストリーム６０８内の遷移６１４を考えてみる（仮のビデオデータストリーム６０８内の遷移６１４は、図８の例では実際には生成されないが、ビデオデータストリーム６１０内の遷移６１４は図８の例において生成されることに留意されたい）。遷移６１４は、基準クロック６００の立ち上がりエッジ６１６に対して第１の期間６１８だけ離れた位置（以下、第１の位置と呼ぶ）に配置される。該第１の位置は、対応する画素データバイトおよびコンバータ１０６からの対応する出力において指定されるパルス幅およびパルス形状によって決定される。図８および図１０に示されるように、時間インターバル６０４に概ね等しい時間だけ、ビデオデータストリーム６０８を時間シフトすることにより、仮のビデオデータストリーム６０８内の遷移６１４の第１の位置は、第２の画素時間６２２内部の第２の位置であって、基準クロックの立ち上がりエッジ６１６に対して第２の期間６２０だけ離れた位置（以下、第２の位置と呼ぶ）に時間シフトされる。図８および図１０に示すように、該時間インターバル６０４は、遷移６１４を、基準クロック６００の連続するサイクルにまたがって、（立ち上がりエッジ６１６に対して）第１の位置から第２の位置まで時間シフトする大きさを持つ。時間シフトされた遷移６１４の時間的な位置は、基準クロック６００の立ち上がりエッジ６２６から時間インターバル６２４経過した時点として、遷移配置回路１８によって指定される。
【００６７】
図１１は、遷移データ発生器１１２の簡略化したブロック図を示す。遷移データ発生器１１２は、ビデオクロックの立ち上がりエッジで、マルチプレクサ５２８−５３６からの出力を入力レジスタ７００−７０８にロードする。さらに有効マルチプレクサビットＶＭ０−ＶＭ４は、ビデオクロックの立ち上がりエッジで遷移生成ロジック７１０にロードされる。有効マルチプレクサビットを用いて、遷移生成ロジック７１０は入力レジスタ７００−７０８のいずれが（もしあるなら）有効な遷移値を含むかを判定する。また遷移生成ロジック７１０は、有効な遷移値を含むと特定された入力レジスタ７００−７０８の内容を用いて、３２ビット遷移データ値を生成する。この３２ビット遷移データ値において、論理ハイレベルにある各ビットは、遷移が、遷移データ値内の論理ハイレベルにあるビット位置に対応する位置で、基準クロックの対応するサイクルに配置されることを示す。有効マルチプレクサビットＶＭ０−ＶＭ４が入力レジスタ７００−７０８のいずれのレジスタにおいても有効な遷移値が存在しないことを示す場合、遷移データ値の３２ビットのうちのいずれのビットも論理ハイレベルにセットされない。３２ビット遷移データ値は、出力レジスタ７１２に格納される。
【００６８】
図１２は、遷移ロジック１１４の簡略化したブロック図を示す。遷移ロジック１１４は、出力レジスタ７１２（図１１）に格納された遷移データ値を用いてビデオデータを生成する。遷移ベクトル生成器８００は、基準クロックの現在のサイクル内で、（もしあるなら）遷移の位置を規定する３２ビット遷移ベクトルを生成する。遷移ベクトルの論理ハイレベルにあるビットによって、遅延クロック回路１００の対応する出力の立ち上がりエッジの発生に概ね等しい時点で、基準クロックの現在のサイクル中に遷移が生成される。遷移ベクトル生成器８００は、ビデオクロックと反転したビデオクロックとを用いて、遷移ベクトルのビットが供給される全ての記憶素子のためのセットホールド時間が確実に満たされるようにする。しかしながら、１つのクロックを用いる遷移ベクトル生成器の実装形態を用いることもできる。遷移ロジック１１４の可能な実装形態の例は、米国特許出願第09/293,520号（代理人整理番号10981837-1）に開示されている。遷移ロジック１１４の可能な実装形態の別の例は、代理人整理番号10991564-1の米国特許出願に開示されている。遷移ロジック１１４の可能な実装形態のさらに別の例は、米国特許第5,990,923号に開示されている。
【００６９】
また遷移ロジック１１４は記憶素子も備えており、その典型的なものが記憶素子８０２である。記憶素子８０２は例えば、立ち上がりエッジでトリガされるＤフリップフロップのようなエッジトリガ式の記憶素子を含むことができる。記憶素子それぞれのクロック入力は、遅延クロック回路１００の出力の１つに接続される。これらの接続の順番は、遷移ベクトルの３２ビットがそれぞれ、遷移ベクトルのそのビットによって表される基準クロックの現在のサイクルにおける位置に時間的に対応する遅延クロック回路１００の出力を有する記憶素子に接続されるようになされる。例えば、遷移ベクトルの最下位ビットは、そのクロック入力に接続される基準クロックを有する記憶素子に接続され、遷移ベクトルの最上位ビットは、基準クロックの最も遅延された（基準クロックサイクルの31/32だけ遅延された）バージョンを有する記憶素子に接続される。
【００７０】
遷移ロジック１１４は、奇数個の論理ハイレベルがその入力に存在するとき論理ハイレベルを生成するように構成され、偶数個の論理ハイレベルがその入力に存在するとき論理ローレベルを生成するように構成されるロジック８０４を備える。ロジック８０４の入力における任意の遷移は、その出力で遷移を生成する。ロジック８０４の出力は、ドライバ回路２０の入力にビデオデータのストリームを供給する。
【００７１】
図１３はロジック８０４の一実装形態を示す。この実装形態では、ロジック８０４はカスケード接続されたＸＯＲゲートを備える。３２ビットを含むある遷移データ値について、カスケード接続されたＸＯＲゲートの第１のステージで１６個の２入力ＸＯＲゲートが用いられる。図１２に示すロジック８０４の実装形態は、遷移がロジック８０４内で取ることができる種々の経路間の伝搬遅延の差を調整する。例えば、出力において遷移を引き起こすために、異なるＸＯＲゲートを通って伝搬するＸＯＲゲートの種々の分岐上に遷移を起こすことができる。これらの伝搬遅延の差によって、画素時間中の遷移の配置に誤差が生じる。さらに、ハイレベルからローレベル、またローレベルからハイレベルへのＸＯＲゲート遷移時間の差によって、画素時間中の遷移の配置に誤差が生じる。遷移の配置のこの誤差源を減少させるために、図１３に示すＸＯＲゲートは、厳密に一致した伝搬時間を有し、厳密に一致したロー／ハイおよびハイ／ロー遷移時間を有するように構成される。ロジック８０４の一実装形態は、任意の入力から出力への遷移を１００ピコ秒以下の差で達成している。
【００７２】
他の論理構成を用いてもロジック８０４を実装できることは理解されたい。重要な機能的態様は、そのロジックの入力における任意の遷移について遷移ロジックの出力から遷移を生成する能力である。これらの他の論理構成について遷移の配置に高いレベルの精度が望まれる場合、論理レベル遷移が取る可能性のある種々の経路の伝搬遅延の差を考慮しなければならない。
【００７３】
遷移ロジック１１４は、以下のようにして基準クロックの現在のサイクル内で遷移の配置を行う。３２ビット遷移ベクトルの論理ハイレベルにあるビットは、遷移ベクトルの３２ビット内で論理ハイレベルにあるビットの位置に対応する基準クロックの現在のサイクル内の位置に遷移が存在するはずであることを指定する。遷移データ値の３２ビットは、基準クロックの立ち上がりエッジで遷移ベクトル生成器の入力に与えられる。遷移ベクトル生成器は、遷移データ値を用いてその遷移を生成する。遷移ベクトルは、記憶素子８０２とその関連する記憶素子の入力に与えられる。遅延クロック回路１００の出力の立ち上がりエッジで、これらの記憶素子の入力に存在する値は、これらの記憶素子のそれぞれの出力を通して刻時される。これらの記憶素子の出力は基準クロックの現在のサイクルにわたって変化するので、ロジック８０４は、その遷移データ値に対応する基準クロックの現在のサイクル内の複数の時点で、画素時間にわたって遷移を生成する。
【００７４】
図１４は、画像を形成する装置において第１の時間インターバル内に第１の信号の第１の遷移を生成する方法の上位レベルの流れ図を示す。最初にステップ９００では、第２の信号の第２の遷移で開始し、第１の状態から変化する第３の信号の検出で終了する第２の時間インターバルが決定される。次にステップ９０２では、上記の第１の遷移の時間的な位置を決定するために、第２の信号の第３の遷移に対する第１の遷移の時間的な所定位置が、第２の時間インターバルだけ時間シフトされる。最後にステップ９０４では、該時間シフトされた位置に、第１の信号の第１の遷移が生成される。
【００７５】
図１５は、基準クロックに対する信号の遷移の時間的な位置を調整する方法の上位レベルの流れ図を示す。最初にステップ１０００において、基準クロックの第１の立ち上がりエッジと、位相基準信号の状態の変化との間の第１の時間インターバルが測定される。次にステップ１００２では、基準クロックの第２の立ち上がりエッジに対する遷移の位置が、第１の時間インターバルだけ時間シフトされ、調整された時間的な位置を形成する。最後に、ステップ１００４において、該調整された位置に、該遷移が生成される。
【００７６】
本発明の種々の実施形態が示され、記載されてきたが、本発明の精神から逸脱することなく、これらの実施形態に対して種々の変更が行われることは当業者には明らかであろう。
【００７７】
【発明の効果】
上記のように本発明によれば、光導電体の表面上に対応する現像領域を正確に位置付けることができる。
【図面の簡単な説明】
【図１】遷移配置装置の一実施形態および光導電体露光システムの一実施形態を含む電子写真式の画像を形成する装置の一実施形態のブロック図である。
【図２】遷移配置装置の簡略化したブロック図である。
【図３】遅延クロック発生器回路の一実施形態の図である。
【図４】位相測定装置の一実施形態の簡略化したブロック図である。
【図５】位相差値を生成するために位相測定装置において用いられるハードウエアの簡略化したブロック図である。
【図６】画素データバイトから遷移位置を指定するコードを生成するためのコンバータの一実施形態の簡略化した機能ブロック図である。
【図７】ビーム検出信号の遷移と基準クロックの立ち上がりエッジとの間のタイミングオフセットに基づいて、コンバータからのコードにより指定される遷移位置を時間シフトするための遷移調整器の一実施形態の簡略化したブロック図である。
【図８】基準クロック、ｎＢＤ信号およびビデオデータストリーム間のタイミング関係を示すタイミング図である。
【図９】図８の対応する領域の詳細なタイミング図である。
【図１０】図８の対応する領域の詳細なタイミング図である。
【図１１】遷移データ発生器の一実施形態の簡略化したブロック図である。
【図１２】遷移ロジックの一実施形態の簡略化したブロック図である。
【図１３】遷移を生成するために用いられるロジックの簡略化したブロック図である。
【図１４】第１の遷移を生成する方法の上位レベルの流れ図である。
【図１５】遷移の時間的な位置を調整する方法の上位レベルの流れ図である。
【符号の説明】
６００  第２の信号（基準クロック）
６０２  第３の信号（ビーム検出信号）
６０４  第２の時間インターバル
６０６  第１の状態（論理ハイレベル）
６０７  第２の遷移（第１の立ち上がりエッジ）
６１０  第１の信号（ビデオデータ信号）
６１４  第１の遷移
６１６  第３の遷移（第２の立ち上がりエッジ）
６１８  第１の期間
６２０  第２の期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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