(57)【特許請求の範囲】
【請求項１】
多数のメモリセルアレーを含む半導体装置において、
前記半導体装置の外部から印加される電源電圧を前記メモリセルアレーの駆動に好適な電圧に変換する内部電圧発生器と、
それぞれ前記メモリセルアレーに連結されている多数のアレー電源供給ラインと、
前記内部電圧発生器に連結されている内部電源供給ラインと、
それぞれ前記メモリセルアレーに対応して形成されている多数の制御用のパッドと、
それぞれ前記アレー電源供給ラインと前記内部電源供給ラインとの間に連結されており、対応する制御用のパッドに印加される信号に応じてオン／オフ動作を行う多数の内部電源スイッチング素子と、
それぞれ前記アレー電源供給ラインと前記制御用のパッドとの間に連結されており、前記制御用のパッドに印加される信号に応じて、これを前記アレー電源供給ラインを通して供給する多数の電源供給スイッチング部とを備え、
正常動作では、前記内部電源スイッチング素子が“オン”となり、前記内部電圧発生器から発生された電源電圧が前記アレー電源供給ラインを通して前記メモリセルアレーに印加され、テスト動作では、前記内部電源スイッチング素子が“オフ”となり、対応する前記制御用のパッドから印加される電源電圧が前記アレー電源供給ラインを通して前記対応するメモリセルアレーに印加されることを特徴とする半導体装置の内部電源制御回路。
【請求項２】
前記内部電源スイッチング素子は、それぞれ前記内部電源供給ラインにそのソースが連結され、そのドレインが対応する前記アレー電源供給ラインに連結され、そのゲートが対応する前記制御用のパッドに連結されているＰＭＯＳトランジスタから構成されたことを特徴とする請求項１に記載の半導体装置の内部電源制御回路。
【請求項３】
前記電源供給スイッチング部は、
それぞれ対応する前記制御用のパッドの信号を反転するインバータと、
そのソースが前記制御用のパッドに連結され、そのドレインが対応する前記アレー電源供給ラインに連結され、そのゲートに前記インバータの出力が印加されるＰＭＯＳトランジスタと、
そのドレインが前記制御用のパッドに連結され、そのソースが接地され、そのゲートに前記インバータの出力が印加されるＮＭＯＳトランジスタとを備えたことを特徴とする請求項１に記載の半導体装置の内部電源制御回路。
【請求項４】
多数のメモリセルアレーを含む半導体装置において、
前記半導体装置の外部から印加される電源電圧を前記メモリセルアレーの駆動に好適な電圧に変換する内部電圧発生器と、
それぞれ前記メモリセルアレーに連結されている多数のアレー電源供給ラインと、
前記内部電圧発生器に連結されている内部電源供給ラインと、
それぞれ前記メモリセルアレーに対応して形成されている多数の制御用のパッドと、
それぞれ前記アレー電源供給ラインと前記内部電源供給ラインとの間に連結されており、対応する制御用のパッドに印加される信号に応じてオン／オフ動作を行う多数の内部電源スイッチング素子と、
それぞれ前記アレー電源供給ラインと前記制御用のパッドとの間に連結されており、前記制御用のパッドに印加される信号に応じて、これを前記アレー電源供給ラインを通して供給する多数の電源供給スイッチング部と、
それぞれ前記制御用のパッドのうち、いずれか二つの信号を入力してアレー電源供給ライン連結信号を発生する多数の論理ゲートと、
それぞれ対応する前記アレー電源供給ラインの間に連結されており、対応する前記論理ゲートの出力に応じてオン／オフ動作を行う多数のアレー電源供給ライン連結素子とを備え、
正常動作では、前記内部電源スイッチング素子が“オン”となり、前記内部電圧発生器から発生された電源電圧が前記アレー電源供給ラインを通して前記メモリセルアレーに印加され、テスト動作では、前記内部電源スイッチング素子が“オフ”となり、対応する前記制御用のパッドから印加される電源電圧が前記アレー電源供給ラインを通して前記対応するメモリセルアレーに印加されることを特徴とする半導体装置の内部電源制御回路。
【請求項５】
前記内部電源スイッチング素子は、それぞれ前記内部電源供給ラインにそのソースが連結され、そのドレインが対応する前記アレー電源供給ラインに連結され、そのゲートが対応する前記制御用のパッドに連結されているＰＭＯＳトランジスタから構成されたことを特徴とする請求項４に記載の半導体装置の内部電源制御回路。
【請求項６】
前記電源供給スイッチング部は、
それぞれ対応する前記制御用のパッドの信号を反転するインバータと、
そのソースが前記制御用のパッドに連結され、そのドレインが対応する前記アレー電源供給ラインに連結され、そのゲートに前記インバータの出力が印加されるＰＭＯＳトランジスタと、
そのドレインが前記制御用のパッドに連結され、そのソースが接地され、そのゲートに前記インバータの出力が印加されるＮＭＯＳトランジスタとを備えたことを特徴とする請求項４に記載の半導体装置の内部電源制御回路。
【請求項７】
前記論理ゲートはそれぞれ対応する前記制御用のパッドの信号を反転入力するＮＡＮＤゲートから構成されたことを特徴とする請求項４に記載の半導体装置の内部電源制御回路。
【請求項８】
前記アレー電源供給ライン連結素子は、それぞれ対応するアレー電源供給ラインにそのドレイン及びソースが連結されており、そのゲートに対応するＮＡＮＤゲートの出力が印加されるＰＭＯＳトランジスタから構成されたことを特徴とする請求項７に記載の半導体装置の内部電源制御回路。
【請求項９】
多数の内部回路ブロックを含む半導体装置において、
前記半導体装置の外部から印加される電源電圧を前記内部回路ブロックの駆動に好適な電圧に変換する内部電圧発生器と、
それぞれ前記内部回路ブロックに連結されている多数のブロック電源供給ラインと、
前記内部電圧発生器に連結されている内部電源供給ラインと、
それぞれ前記内部回路ブロックに対応して形成されている多数の制御用のパッドと、
それぞれ前記ブロック電源供給ラインと前記内部電源供給ラインとの間に連結されており、対応する制御用のパッドに印加される信号に応じてオン／オフ動作を行う多数の内部電源スイッチング素子とを含み、
それぞれ前記ブロック電源供給ラインと前記内部電源供給ラインとの間に連結されており、対応する制御用のパッドに印加される信号に応じてオン／オフ動作を行う多数の内部電源スイッチング素子とを含むそれぞれ前記ブロック電源供給ラインと前記制御用のパッドとの間に連結されており、前記制御用のパッドに印加される信号に応じて、これを前記ブロック電源供給ラインを通して供給する多数の電源供給スイッチング部をさらに備え、
正常動作では、前記内部電源スイッチング素子が“オン”となり、前記内部電圧発生器から発生された電源電圧が前記ブロック電源供給ラインを通して前記内部回路ブロックに印加され、テスト動作では、前記内部電源スイッチング素子が“オフ”となり、対応する前記制御用のパッドから印加される電源電圧が前記対応するブロック電源供給ラインを通して前記対応する内部回路ブロックに印加されることを特徴とする半導体装置の内部電源制御回路。
【請求項１０】
多数の内部回路ブロックを含む半導体装置において、
前記半導体装置の外部から印加される電源電圧を前記内部回路ブロックの駆動に好適な電圧に変換する内部電圧発生器と、
それぞれ前記内部回路ブロックに連結されている多数のブロック電源供給ラインと、
前記内部電圧発生器に連結されている内部電源供給ラインと、
それぞれ前記内部回路ブロックに対応して形成されている多数の制御用のパッドと、
それぞれ前記ブロック電源供給ラインと前記内部電源供給ラインとの間に連結されており、対応する制御用のパッドに印加される信号に応じてオン／オフ動作を行う多数の内部電源スイッチング素子とを含み、
それぞれ前記ブロック電源供給ラインと前記制御用のパッドとの間に連結されており、前記制御用のパッドに印加される信号に応じて、これを前記ブロック電源供給ラインを通して供給する多数の電源供給スイッチング部と、
それぞれ前記制御用のパッドのうち、いずれか二つの信号を入力してアレー電源供給ライン連結信号を発生する多数の論理ゲートと、
それぞれ対応する前記ブロック電源供給ラインの間に連結されており、対応する前記論理ゲートの出力に応じてオン／オフ動作を行う多数のブロック電源供給ライン連結素子とをさらに備え、
正常動作では、前記内部電源スイッチング素子が“オン”となり、前記内部電圧発生器から発生された電源電圧が前記ブロック電源供給ラインを通して前記内部回路ブロックに印加され、テスト動作では、前記内部電源スイッチング素子が“オフ”となり、対応する前記制御用のパッドから印加される電源電圧が前記対応するブロック電源供給ラインを通して前記対応する内部回路ブロックに印加されることを特徴とする半導体装置の内部電源制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の内部電源制御回路及びその方法に係り、特に半導体メモリ装置の漏れ電流の不良に対する分析能力を向上させ得る内部電源制御回路及びその方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic Random Access Memory）のような半導体装置は高容量化及び高集積化に伴い、製造工程後の正常的な動作遂行の可否と誤動作の原因を分析することが重要である。特に、半導体装置を開発する初期には、試製品に対してこのような分析を様々に施して完全に正常的に動作できる製品を開発すべきであるので、その分析に長い時間がかかる。その分析過程には、半導体装置の内部に供給される電源電圧のレベルを変更しながら、各回路の動作の特性及び誤動作の可否をテストすることが含まれる。
【０００３】
図１は従来の半導体装置の内部電源制御回路及びその関連部分を示す。同図を参照すれば、正常動作時では、半導体装置１１０の内部に含まれた内部電圧発生器１３０から発生された内部電源電圧は内部電源供給ライン１５０を通して各メモリセルアレー１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄに供給される。一方、半導体装置の動作特性に対する分析段階では、内部電圧発生器１３０から発生された電源を供給しながら、各メモリセルアレー１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄをテストするのみならず、内部電圧発生器１３０をディスエーブルさせるか、或いは、アイソレーションさせた状態で、パッド１４０を通して外部電源電圧を印加しながら、半導体装置をテストする。
【０００４】
しかしながら、図１に示したように、内部電源供給ライン１５０は各メモリセルアレー１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄに共通に連結されている。したがって、任意の電源電圧のレベルが非正常的であるか、或いは、半導体装置の電流値が非正常的の場合、即ち、テスト段階で不良が発生するとき、不良を引き起こす原因を決めることが容易でないという短所がある。特に、半導体装置の開発初期に度々発生する不良である電源ブリッジ及び電流の漏れなどがあるとき、漏れ電流の正確なソースを容易に探しにくいという問題がある。これにより、開発段階に長い時間がかかる。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は、容易にパワーブリッジ及び電流の不良現象に対する分析が行える半導体装置の内部電源制御回路を提供することにある。
【０００６】
本発明の他の目的は、半導体装置の開発期間を短縮させうる半導体装置の内部電源制御回路を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体装置の内部電源制御回路は、多数のメモリセルアレーを含む半導体装置において、外部から印加される電源電圧を前記内部回路ブロックの駆動に好適な電圧に変更する内部電圧発生器と、それぞれ内部回路ブロックに連結されている多数のブロック電源供給ラインと、内部電圧発生器に連結されている内部電源供給ラインと、それぞれ前記内部回路ブロックに対応して形成されている多数の制御用のパッドと、それぞれブロック電源供給ラインと内部電源供給ラインとの間に連結されており、対応する制御用のパッドに印加される信号に応じてオン／オフ動作を行う多数の内部電源スイッチング素子と、それぞれブロック電源供給ラインと制御用のパッドとの間に連結されており、制御用のパッドに印加される信号に応じて、これをブロック電源供給ラインを通して供給する多数の電源供給スイッチング部と、それぞれ制御用のパッドのうち、二つの信号を入力してアレー電源供給ライン連結信号を発生する多数の論理ゲートと、それぞれ対応するブロック電源供給ラインの間に連結されており、対応する論理ゲートの出力に応じてオン／オフ動作を行う多数のブロック電源供給ライン連結素子とを備え、正常動作では、内部電源スイッチング素子が“オン”となり、内部電圧発生器から発生された電源電圧が前記ブロック電源供給ラインを通して前記内部回路ブロックに印加され、テスト動作では、内部電源スイッチング素子が“オフ”となり、対応する前記制御用のパッドから印加される電源電圧が前記対応するブロック電源供給ラインを通して前記対応する内部メモリブロックに印加されることを特徴とする。
【０００８】
半導体装置が半導体メモリ装置の場合、前記内部回路ブロックはメモリセルアレーに相応するが、ブロック電源供給ラインはアレー電源供給ラインとなる。
【０００９】
内部電源スイッチング素子は、それぞれ内部電源供給ラインにそのソースが連結され、そのドレインが対応する前記アレー電源供給ラインに連結され、そのゲートが対応する制御用のパッドに連結されているＰＭＯＳトランジスタから構成される。電源供給スイッチング部は、制御用のパッドの信号を反転するインバータと、そのソースが制御用のパッドに連結され、そのドレインが対応するアレー電源供給ラインに連結され、そのゲートにインバータの出力が印加されるＰＭＯＳトランジスタと、そのドレインが制御用のパッドに連結され、そのソースが接地され、そのゲートにインバータの出力が印加されるＮＭＯＳトランジスタとから構成される。論理ゲートは、それぞれ対応する制御用のパッドの信号を反転入力するＮＡＮＤゲートから構成され、アレー電源供給ライン連結素子は、それぞれ対応するアレー電源供給ラインにそのドレイン及びソースが連結されており、そのゲートに対応するＮＡＮＤゲートの出力が印加されるＰＭＯＳトランジスタから構成される。
【００１０】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
【００１１】
図２は本発明の一実施例による半導体装置の内部電源制御回路及びその関連部分を示す。同図を参照すれば、多数のメモリセルアレー１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄには、それぞれアレー電源供給ライン２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄが連結されている。かつ、メモリセルアレーに対応して内部電源スイッチング素子２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ及び電源供給スイッチング部２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄが形成されている。内部電源スイッチング素子２１０Ａ，２１０Ｂ，２１０Ｃ，２１０ＤはそれぞれＰＭＯＳトランジスタから構成される。内部電源スイッチング素子を構成するＰＭＯＳトランジスタのソースは内部電源供給ライン１５０に連結されており、そのドレインは対応するアレー電源供給ラインに連結され、ゲートは対応する制御用のパッドに連結される。制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−Ｄは、テストを行うとき、外部電源が直接に供給されうる端子である。電源供給スイッチング部２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄは、それぞれＰＭＯＳトランジスタ２２１、ＮＭＯＳトランジスタ２２２及びインバータ２２３から構成されている。
【００１２】
電源供給スイッチング部２２０Ａにおいては、インバータ２２３に対応する制御用のパッドＰＡＤ−Ａに印加される信号を反転する。ＰＭＯＳトランジスタ２２１においては、そのソースが対応する制御用のパッドＰＡＤ−Ａに連結されており、そのドレインが対応するアレー電源ライン２３０Ａに連結されており、そのゲートにはインバータ２２３の出力が印加される。これにより、制御用のパッドＰＡＤ−Ａに“ハイ”レベルの信号が印加されると、インバータ２２３の出力は“ロー”レベルとなる。インバータ２２３の出力が“ロー”レベルであれば、ＰＭＯＳトランジスタ２２１が“オン”となり、アレー電源供給ライン２３０Ａは制御用のパッドＰＡＤ−Ａに連結されることにより、制御用のパッドＰＡＤ−Ａに印加される信号が電源としてメモリセルアレー１２０Ａに供給される。電源供給スイッチング部２２０ＡのＮＭＯＳトランジスタ２２２においては、そのドレインが制御用のパッドＰＡＤ−Ａに連結され、そのソースが接地され、ゲートにインバータ２２３の出力が印加される。したがって、制御用のパッドＰＡＤ−Ａに印加される信号が“ロー”レベルのとき、インバータ２２３の出力は“ハイ”レベルとなる。これにより、ＮＭＯＳトランジスタ２２２が“オン”となり、制御用のパッドＰＡＤ−Ａは“ロー”レベルを保持する。内部電圧発生器１３０は、半導体チップの外部から印加される外部電源をメモリセルアレー１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄの駆動に好適な電圧のレベルに変換する。内部電圧発生器１３０は、正常動作時では内部電源電圧を出力し、テスト段階では選択的にディスエーブルすることが可能である。
【００１３】
図３は本発明の他の実施例による半導体装置の内部電源制御回路及びその関連部分を示す。同図を参照すれば、半導体装置の内部電源制御回路は、制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−Ｄと、内部電源スイッチング素子２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄと、電源供給スイッチング部２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄと、アレー電源供給ライン２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄと、内部電圧発生器１３０と、内部電源供給ライン１５０と、論理ゲート２４１，２４２，２４３，２４４と、アレー電源供給ライン連結素子２５１，２５２，２５３，２５４とを含む。論理ゲート２４１，２４２，２４３，２４４はそれぞれＮＡＮＤゲートから構成され、各ＮＡＮＤゲートの入力には、制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−Ｄのうち、いずれか二つの信号が反転して印加される。各ＮＡＮＤゲートは、制御用のパッドＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−Ｄのうち、二つから入力された信号に基づいてアレー電源供給ライン連結信号を発生する。ＮＡＮＤゲートの出力アレー電源供給ライン連結信号は、対応する制御用のパッドに印加される信号のいずれも“ロー”レベルの場合、“ロー”レベルとなる。各ＮＡＮＤゲートの出力は、対応するアレー電源供給ライン連結素子２５１，２５２，２５３，２５４のゲートに印加される。アレー電源供給ライン連結素子２５１，２５２，２５３，２５４は、それぞれのソース及びドレインが対応するアレー電源供給ライン２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄに連結されている。これにより、対応する制御用のパッドに印加される信号のいずれも“ロー”レベルのとき、アレー電源供給ライン連結素子が“オン”となり、対応するアレー電源供給ラインが互いに連結される。
【００１４】
図２及び図３においては、半導体メモリ装置に関連する半導体装置の内部電源制御回路を説明した。しかしながら、半導体メモリ装置のみならず、多数の内部回路ブロックを含む半導体装置にも、図２及び図３に示した内部電源制御回路が適用されることができる。ここで、内部電源制御回路が多数の内部回路ブロックを含む半導体装置に適用されるとき、図２又は図３に示した装置において、多数のメモリセルアレーは多数の内部回路ブロックにより取り替えられ、アレー電源供給ラインは各回路ブロックに内部電源を供給するためのブロック電源供給ラインにより取り替えられる。
【００１５】
本発明は上述した実施例に限るものでなく、多くの変形が本発明の思想内で当分野の通常の知識を持つ者により可能なのは明らかである。
【００１６】
【発明の効果】
本発明による半導体装置の内部電源制御回路は、製品開発の初期段階で誤動作の可否及び動作特性の分析時の所要時間を短縮させうる。かつ、半導体メモリ装置などのように高集積化製品に対する特性を分析するとき、メモリセルアレーの単位で特性分析が可能であるため、分析の正確性を高める。
【図面の簡単な説明】
【図１】  従来の技術による半導体装置の内部電源回路を示す。
【図２】  本発明の一実施例による半導体装置の内部電源制御回路及びその関連部分を示す。
【図３】  本発明の他の実施例による半導体装置の内部電源制御回路及びその関連部分を示す。
【符号の説明】
１１０  半導体装置、１２０Ａ，１２０Ｂ，１２０Ｃ，１２０Ｄ  メモリセルアレー、１３０  内部電圧発生器、１５０  内部電源供給ライン、２１０Ａ，２１０Ｂ，２１０Ｃ，２１０Ｄ  内部電源スイッチング素子、２２０Ａ，２２０Ｂ，２２０Ｃ，２２０Ｄ  電源供給スイッチング部、２２１  ＰＭＯＳトランジスタ、２２２  ＮＭＯＳトランジスタ、２２３  インバータ、２３０Ａ，２３０Ｂ，２３０Ｃ，２３０Ｄ  アレー電源供給ライン、ＰＡＤ−Ａ，ＰＡＤ−Ｂ，ＰＡＤ−Ｃ，ＰＡＤ−Ｄ  制御用のパッド
【図１】
0003920968.tif 000002
【図２】
0003920968.tif 000003
【図３】
0003920968.tif 000004