(57)【特許請求の範囲】
【請求項１】
対向する第１主面及び第２主面を有する第1導電型ベース層と、前記第１導電型ベース層の第1主表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型エミッタ層と、前記第２導電型ベース層及び前記第１導電型エミッタ層にオーミック接触されたエミッタ電極と、前記第１導電型ベース層、前記第２導電型ベース層及び前記第1導電型エミッタ層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型ベース層の第２主表面に形成された第1導電型バッファ層と、前記第１導電型バッファ層の表面に形成された第２導電型エミッタ層と、前記第２導電型エミッタ層にオーミック接触されたコレクタ電極とを有し、前記第２導電型エミッタ層の不純物ドーピング量が５×１０12〜1×１０14cm-2である高耐圧半導体装置において、
前記第２導電型エミッタ層の不純物ドーピング量をＣｅ、前記第1導電型バッファ層の不純物ドーピング量をＣｂとしたとき、不純物ドーピング量の比Ｃｅ／Ｃｂが２．５以上であり、前記第２導電型エミッタ層は、前記コレクタ電極側の表面において不純物濃度が３×１０17ｃｍ-3以上を有することを特徴とする高耐圧半導体装置。
【請求項２】
前記第２導電型エミッタ層は、半導体装置周辺部において欠損部を有し、前記欠損部を介して前記第１導電型バッファ層が前記コレクタ電極に電気的に接続されていることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記コレクタ電極は、アルミニウムを主体とした金属であることを特徴とする請求項１、又は２に記載の高耐圧半導体装置。
【請求項４】
前記アルミニウムを主体とした金属は、シリコンを０．５％〜３．０％含有していることを特徴とする請求項３に記載の高耐圧半導体装置。
【請求項５】
前記コレクタ電極と第２導電型エミッタ層及び前記第１導電型バッファ層で形成されるｐｎ接合との距離は、３．０μｍ以下で５００ｎｍ以上の深さに形成されていることを特徴とする請求項３、又は４に記載の高耐圧半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置、特に絶縁ゲートバイポーラトランジスタに関する。
【０００２】
【従来の技術】
近年、新幹線、電車等の鉄道車両において、高耐圧半導体スイッチングデバイスとしてゲートターンオフサイリスタ（ＧＴＯ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が用いられている。
【０００３】
一般に、この種のＩＧＢＴは、図１に示すような構造になっている。図１は、ＩＧＢＴの要部構造を示す断面図である。即ち、ｎ−型ベース層１の表面に形成されたｐ型ベース層２内には、ｎ＋型エミッタ層３が形成され、前記ｎ−型ベース層１、前記ｐ型ベース層２及び前記ｎ＋型エミッタ層３の表面上には、ゲート絶縁膜７を介してゲート電極６が形成され、前記ｎ＋型エミッタ層３及びｐ型ベース層２には、絶縁保護膜８のコンタクト孔８ａを介して両層に接するようにエミッタ電極９がオーミック接触されている。
【０００４】
一方、前記ｎ−型ベース層１の第２主面表面には，ｎ型バッファ層４を介してｐ＋型エミッタ層５が形成され、前記ｐ＋型エミッタ層５の表面には、コレクタ電極１０がオーミック接触されている。
【０００５】
ところで，ＩＧＢＴにおいては、通電損失とスイッチング損失とはトレードオフの関係にある。
【０００６】
従来、このトレードオフを改善するためには、素子のオン状態において、前記ｎ−型ベース層１中に蓄積される過剰キャリア濃度のプロファイルを前記エミッタ層側が高く，前記コレクタ層側が低くなるようにすれば良いことが知られている(例えば，"Experimental study on plasma engineering in 6500V IGBTs", T. Wikstrom, et al., Proc. ISPSD 2000, pp. 37-40)。
【０００７】
そして、このようなキャリア・プロファイルを達成するためには、前記ｐ＋型エミッタ層５の不純物ドーピング量を低く設定すれば良いことが知られている。これによって，前記ｐ＋型エミッタ層５から前記ｎ−型ベース層１中に注入される正孔量を抑えることができ，結果的に前記ｎ−型ベース層１中のコレクタ層側の過剰キャリア濃度を下げることができる。
【０００８】
【発明が解決しようとする課題】
しかし、発明者らの研究によれば、前記ｐ＋型エミッタ層５の不純物ドーピング量を低く設定すると、前記ｐ＋型エミッタ層５及び前記ｎ型バッファ層４の不純物ドーピング量が、拡散等の製造プロセス条件によりバラツキが生じた場合、僅かのバラツキでも通電時の通電損失が大きくバラツクことが明らかになった。
【０００９】
本発明の目的は、上記課題に鑑みなされたもので，エミッタ層及びバッファ層の不純物ドーピング量のバラツキが生じても、安定した通電損失が得られる高耐圧半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、発明者らは、バッファ層を形成するための不純物の注入濃度を一定にし、且つエミッタ層形成のための不純物の注入濃度を変え、エミッタ層及びバッファ層の不純物ドーピング濃度と通電損失との関係について、鋭意研究および実験を重ねた結果、エミッタ層の不純物ドーピング量をＣｅ、バッファ層の不純物ドーピング量をＣｂとした時、不純物ドーピング量比Ｃｅ／Ｃｂを２．５以上にすることにより、エミッタ層及びバッファ層の不純物ドーピング量にバラツキが生じても、安定した通電損失が得られることを見出し、本発明の高耐圧半導体装置を発明するに至った。
【００１２】
上記目的を達成するために、本発明（請求項１）に係る高耐圧半導体装置は，対向する第１主面及び第２主面を有する第1導電型ベース層と、前記第１導電型ベース層の第1主表面に形成された第２導電型ベース層と、前記第２導電型ベース層の表面に形成された第１導電型エミッタ層と、前記第２導電型ベース層及び前記第１導電型エミッタ層にオーミック接触されたエミッタ電極と、前記第１導電型ベース層、前記第２導電型ベース層及び前記第1導電型エミッタ層上にゲート絶縁膜を介して形成されたゲート電極と、前記第１導電型ベース層の第２主表面に形成された第1導電型バッファ層と、前記第１導電型バッファ層の表面に形成された第２導電型エミッタ層と、前記第２導電型エミッタ層にオーミック接触されたコレクタ電極とを有し、前記第２導電型エミッタ層の不純物ドーピング量が５×１０12〜1×１０14cm-2である高耐圧半導体装置において、前記第２導電型エミッタ層の不純物ドーピング量をＣｅ、前記第1導電型バッファ層の不純物ドーピング量をＣｂとしたとき、不純物ドーピング量の比Ｃｅ／Ｃｂが２．５以上であり、前記第２導電型エミッタ層は、前記コレクタ電極側の表面において不純物濃度が３×１０17ｃｍ-3以上を有することを特徴としている。
【００１３】
上述の構成によれば、第２導電型エミッタ層及び第１導電型バッファ層の不純物ドーピング量にバラツキが生じても、安定した通電損失が得られる。
【００１４】
また、上述の発明に係わる高耐圧半導体装置において、具体的には、以下のような構成にすることが好ましい。
【００１５】
（１）前記第２導電型エミッタ層は、半導体装置周辺部において欠損部を有し、前記欠損部を介して前記第１導電型バッファ層が前記第２の主電極に電気的に接続されていること。これにより、前記第１導電型バッファ層の電位が固定され、阻止状態のリーク電流を低減できる。
【００１６】
（２）前記第２導電型エミッタ層は、前記第２の主電極側の表面において不純物濃度が３×１０17ｃｍ-3以上を有すること。特に１×１０18ｃｍ-3以上にすることが好ましい。これにより、第２導電型エミッタ層と第２の主電極とのコンタクト抵抗がより低減されるため、通電損失が、更に改善できる。
【００１７】
（３）前記第２の主電極は、アルミニウムを主体とした金属であること。また、前記アルミニウムを主体とした金属は、シリコンを０．５％〜３．０％含有していること。これにより、第２導電型がＰ型の場合、アルミニウムがシリコン中で第２導電型エミッタ層と同型の不純物となるため、第２導電型エミッタ層と第２の主電極とのコンタクト抵抗が、より低減できため通電時の通電損失が、更に改善できる。この場合、前記第２導電型エミッタ層に前記第２の主電極をオーミック接触させるための工程において、アルミニウムのスパイクが防止できる。
【００１８】
また、第２導電型がｎ型の場合、前記第２の主電極をリチウムとすることにより、リチウムがシリコン中で第２導電型エミッタ層と同型の不純物となるため、第２導電型エミッタ層と第２の主電極とのコンタクト抵抗を低減し、通電損失が更に改善できる。
【００１９】
（４）前記第２の主電極と第２導電型エミッタ層及び前記第１導電型バッファ層で形成されるｐｎ接合との距離は、５００ｎｍ以上、且つ３．０μｍ以下の深さに形成されていること。これにより、前記第２導電型エミッタ層と前記第２の主電極とのコンタクト抵抗を低減できると共に、上述のアルミニウムスパイクによる前記第２の主電極と前記第１導電型バッファ層との電気的短絡を防止できる。
【００２０】
（５）更には、第２導電型エミッタ層の不純物ドーピング量は、特に、１×１０13〜１×１０14ｃｍ-2以上にすることが好ましい。これにより、ターンオフ損失を大きくすることなく、通電損失を改善できる。
【００２１】
（６）また、前記第１導電型バッファ層は、不純物のピーク濃度を
１×１０16ｃｍ-3以下、更には、５×１０15ｃｍ-3以下にすることが望ましい。このとき、深さを４０μｍ以上、特に５０μｍ以上にすることが望ましい。これにより、ターンオフ時に前記第２導電型エミッタ層からのキャリアの注入を適切に保つことができ、電流集中を防いで素子の電流遮断能力を向上させることができる。
【００２２】
（７）また、前記エミッタ層内の不純物ドーピング量と実際に活性化されたキャリア（可動キャリア）濃度の比（活性化率）は、８０％以上であることが望ましい。これにより、第２導電型エミッタ層内の不純物ドーピング量を正確に制御することができる。
【００２３】
（８）また、前記第１導電型バッファ層中に局所的に低ライフタイム層を形成することにより、ターンオフ時のスイッチング損失を低減できる。
【００２４】
【発明の実施の形態】
以下，本発明の実施の形態（以下、実施形態と称する）について、図面を参照して説明する。なお，以下の説明において，第１導電型としてｎ型、第２導電型としてｐ型とする。
【００２５】
（第１の実施形態）
まず、本発明の第１の実施形態に係わるＩＧＢＴについて説明するが、ＩＧＢＴの構造については、図１に示す通常のＩＧＢＴと同様の構造であるので、図１を参照して説明する。
【００２６】
即ち、本実施形態のＩＧＢＴは、対向する第１主面及び第２主面を有するｎ−型ベース層１の該第１主表面にｐ型ベース層２が選択的に拡散形成されている。前記ｐ型ベース層２の表面には、ｎ＋型エミッタ層３が選択的に拡散形成されている。
【００２７】
また、前記ｎ−型ベース層１、前記ｐ型ベース層２及び前記ｎ＋型エミッタ層３表面上には、ゲート絶縁膜７を介して制御電極であるゲート電極６が形成されている。前記ｎ＋型エミッタ層３及びｐ型ベース層２には、絶縁保護膜８のコンタクト孔８ａを介して前記両層の表面に接するように第１の主電極であるエミッタ電極９がオーミック接触されている。
【００２８】
一方、前記ｎ−型ベース層１の前記ｐ型ベース層２と反対側の第２の主表面には，ｎ型バッファ層４を介してｐ＋型エミッタ層５が形成されている。前記ｐ＋型エミッタ層５の表面には、第２の主電極であるコレクタ電極１０がオーミック接触されている。
【００２９】
そして、本実施形態では、上述の構造のＩＧＢＴにおいて、以下のように構成にしたことを特徴としている。
【００３０】
図２は、本実施形態に係わるＩＧＢＴのコレクタ表面からの深さ方向における不純物濃度を示す不純物プロファイルである。
【００３１】
本実施形態では、前記ｎ型バッファ層４及び前記ｐ＋型エミッタ層５は、前記ｎ−型ベース層１の第２主面より、例えば、リンおよびホウ素をイオン注入し、熱拡散することにより、図２に示すような不純物プロファイルに形成される。
【００３２】
前記ｐ型エミッタ層５におけるホウ素のドーピング量は、前記ｐ＋型エミッタ層５からの正孔の注入量を抑制するために、５×１０12〜1×１０14cm-2にする必要がある。例えば、前記ｐ型エミッタ層５の不純物ドーピング量が、５×１０12cm-2より低すぎると、前記ｐ型エミッタ層５から前記ｎ−型ベース層１に注入される正孔が少なくなり、前記ｎ−型ベース層１に蓄積されるキャリア量が少なくなるため、前記ｎ−型ベース層１の抵抗が大きくなり、通電損失が大きくなる。
【００３３】
逆に、前記ｐ型エミッタ層５の不純物ドーピング量が、1×１０14cm-2以上になると、前記ｎ−型ベース層１中に蓄積されるキャリア量が多くなるため、ターンオフ損失が通常許容される水準よりも大きくなる。
【００３４】
従って、前記ｐ型エミッタ層５の不純物ドーピング量は、上記数値の範囲であることが望ましく、特に、１×１０13〜１×１０14ｃｍ-2であることが好ましい。
【００３５】
ここでは、前記ドーピング量は、不純物を注入して拡散させた後のシリコン基板中に残存している不純物の量を意味する。
【００３６】
また、前記ｐ型エミッタ層５の前記コレクタ電極１０側の表面の不純物濃度（以下、表面濃度と称する）は、前記コレクタ電極１０と前記ｐ型エミッタ層５とのコンタクト抵抗を低減し、且つ通電損失を更に改善するためには、３×１０17ｃｍ-3以上であることが望ましく、特に、１×１０18ｃｍ-3以上であることが好ましい。
【００３７】
そして、前記ｐ型エミッタ層５内のキャリア濃度（不純物ドーピング量×活性化率）が素子の導通損失を決めており、素子の導通損失を制御するためには、前記ｐ型エミッタ層５の不純物ドーピング量を正確に制御する必要がある。前記活性化率が低くなると、キャリア濃度のバラツキが大きくなるので、前記ｐ型エミッタ層５内の不純物ドーピング量と可動キャリア濃度の比（活性化率）は、８０％以上と高くすることが望ましい。
【００３８】
このように、活性化率８０％以上にするには、イオン注入によるホウ素イオンの導入後、９００℃以上の温度でアニールすることによって得られる。
【００３９】
ここでは、前記可動キャリアは、ホウ素等の不純物を注入後、アニール等の熱処理により実際に活性化されたキャリアを意味する。
【００４０】
また、前記コレクタ電極１０は、アルミニウム（Ａｌ）で形成することが好ましい。アルミニウムは、シリコン（Ｓｉ）中でｐ型不純物と同じドーパントになるために、前記コレクタ電極１０と前記ｐ型エミッタ層５とのコンタクト抵抗を、より低減でき、通電損失を更に改善できる。
【００４１】
しかし、前記コレクタ電極１０をＡｌで形成する場合、Ａｌを前記ｐ型エミッタ層５表面にオーミック接触させるための工程において、Ａｌスパイクの発生により前記コレクタ電極１０と前記ｎ型バッファ層４との短絡する恐れがあるため、前記コレクタ電極１０は、Ａｌ中に濃度０．５％〜３．０％のＳｉ含むＡｌ−Ｓｉ合金を用いることが望ましい。この場合、前記コレクタ電極１０の全体がＡｌ−Ｓｉ合金である必要はなく、またＡｌ−Ｓｉ合金の厚さは、５０ｎｍ以上あればよい。
【００４２】
また、前記コレクタ電極１０と前記ｐ型エミッタ層５及び前記ｎ型バッファ層４で形成されるｐｎ接合との距離は、上述のように前記ｐ型エミッタ層５の表面濃度を３×１０17ｃｍ-3以上に保つためには、３μｍ以下の深さに形成すればよいが、上述のＡｌスパイクによる前記コレクタ電極１０と前記ｎ型バッファ層４との短絡を防ぐためには、５００ｎｍ以上の深さにすることが好ましい。
【００４３】
また、前記ｎ型バッファ層４は、前記ｐ型エミッタ層５からの正孔の注入を適切に保つために、不純物のピーク濃度が１×１０16ｃｍ-3以下であることが望ましい。更に、５×１０15ｃｍ-3以下にすれば、ターンオフ時に前記ｐ型エミッタ層５からの正孔の注入を適切に保つことができ、電流集中を防いで素子の電流遮断能力を向上させることができる。このとき、前記ｎ型バッファ層４の深さは、４０μｍ以上であることが望ましく、特に、５０μｍ以上の深さにすることが好ましい。
【００４４】
図３は、ｐ型エミッタ層の不純物ドーピング量と通電損失のバラツキとの関係を示す図である。ここでは、リンの注入濃度を１．７×１０13cm-2とし、ホウ素の注入濃度を、各々、３．０×１０13cm-2及び５．０×１０13cm-2とし、順次、拡散することにより、ｎ型バッファ層４及びｐ＋型エミッタ層５を形成した。このとき、前記ｎ型バッファ層４中の不純物ドーピング量は、１．１×１０13cm-2程度で、前記ｐ＋型エミッタ層５中の不純物ドーピング量は、各々、２．７×１０13cm-2及び４．５×１０13cm-2となる。なお、ここで言う注入濃度とは、実際にイオン注入した濃度である。
【００４５】
このときの通電損失のバラツキを図３に示している。図３から明らかなように、ホウ素の注入濃度が３．０×１０13cm-2の場合には、通電損失（電圧降下）のバラツキは、２．５〜３．１の範囲と大きく、一方、ホウ素の注入濃度が５．０×１０13cm-2の場合には、２．４〜２．５の範囲と極めて小さいことがわかる。
【００４６】
即ち、前記ｎ型バッファ層４中の不純物ドーピング量は、１．１×１０13cm-2程度で、前記ｐ＋型エミッタ層５中の不純物ドーピング量は、各々、２．７×１０13cm-2及び４．５×１０13cm-2であり、前記ｐ＋型エミッタ層５の不純物ドーピング量をＣｅ、前記ｎ型バッファ層４の不純物ドーピング量をＣｂとし、前記ｐ型エミッタ層５に対するｎ型バッファ層４の不純物ドーピング量の比Ｃｅ／Ｃｂを確認すると、上述のホウ素の注入濃度が３．０×１０13cm-2の場合には、前記ｐ型エミッタ層５に対するｎ型バッファ層４の不純物ドーピング量の比Ｃｅ／Ｃｂは、約２．４５であり、一方、ホウ素の注入濃度が５．０×１０13cm-2の場合には、前記不純物ドーピング量の比Ｃｅ／Ｃｂは、約４．１である。
【００４７】
従って、前記ｐ型エミッタ層５に対するｎ型バッファ層４の不純物ドーピング量の比Ｃｅ／Ｃｂを、２．５以上にすることにより、通電損失のバラツキを抑えることができる。
【００４８】
また、前記比Ｃｅ／Ｃｂが８．２以上になると、タ−ンオフ損失が急激に増大し、通常使用可能な範囲を超えてしまう。
【００４９】
従って、前記ｐ型エミッタ層５に対するｎ型バッファ層４の不純物ドーピング量の比Ｃｅ／Ｃｂの範囲は、２．５以上８．２以下であることが望ましい。
【００５０】
また、前記ｎ型バッファ層４中に、プロトンやヘリウム（Ｈｅ）等の軽イオンを照射して局所的に低ライフタイム層を形成することのより、ターンオフ時のスイッチング損失を低減することができる。この場合、電流―電圧曲線のスナップバックを起こさないようにするためには、軽イオンの照射量は、１×１０10ｃｍ-2〜２×１０11ｃｍ-2であることが望ましい。
【００５１】
上述のように構成された実施形態によれば、前記ｐ型エミッタ層５に対するｎ型バッファ層４の不純物ドーピング量の比Ｃｅ／Ｃｂを、２．５以上にすることにより、前記ｐ型エミッタ層５と前記ｎ型バッファ層４の不純物ドーピング量にバラツキが生じても安定した通電損失が得られる。
【００５２】
また、前記ｐ型エミッタ層５における前記コレクタ電極１０側の不純物の表面濃度を３×１０17ｃｍ-3以上に形成し、更に、前記コレクタ電極１０をアルミニウム（Ａｌ）で形成しているため、コレクタ電極１０と前記ｐ型エミッタ層５とのコンタクト抵抗を低減でき、通電損失を、更に、改善することができる。
【００５３】
また、前記ｎ型バッファ層４中に、局所的に低ライフタイム層を形成しているので、ターンオフ時のスイッチング損失を低減することができる。
【００５４】
（第２の実施形態）
図４は本発明の第２の実施形態に係わるＩＧＢＴの主要部の構造を示す断面図である。
【００５５】
本実施形態のＩＧＢＴが、上述の第1の実施形態に係わるＩＧＢＴと異なる点は、絶縁ゲートをトレンチ内に埋め込み形成した、所謂、トレンチゲート構造にしたことにある。即ち、図４に示すように、ｎ−型ベース層２１上には、Ｐ型ベース層２２が形成されている。前記Ｐ型ベース層２２から前記ｎ−型ベース層２１の途中まで達する複数のトレンチ溝３５が形成されている。各トレンチ溝３５内には、ゲート絶縁膜２７を介してゲート電極２６が、夫々、埋め込み形成されている。
【００５６】
前記トレンチゲート間の前記ｐ型ベース層２２の表面には、トレンチ溝３５に接してｎ＋型ソース層２３が形成されている。前記ｎ＋型ソース層２３及び前記ｐ型ベース層２２には、絶縁保護膜２８のコンタクトホール２８ａを介して両層に跨って接するようにソース電極２９が形成されている。
【００５７】
一方、前記ｎ−型ベース層２１の前記ｐ型ベース層２２と反対側の第２の主表面には，ｎ型バッファ層２４を介してｐ＋型エミッタ層２５が形成されている。前記ｐ＋型エミッタ層２５の表面には、コレクタ電極３０がオーミック接触されている。
【００５８】
本実施形態においても、コレクタ側の不純物濃度の深さ方向分布は、上記第１の実施形態と同様に、図２に示す不純物プロファイルに設定される。また、前記ｎ型バッファ層２４及びｐ＋型エミッタ層２５の不純物ドーピング量、ｐ型エミッタ層のコレクタ電極側の表面濃度、Ａｌによるコレクタ電極、コレクタ電極とｐ型エミッタ層及びｎ型バッファ層のｐｎ接合との距離、ｎ型バッファ層のピーク濃度及び深さ、ｎ型バッファ層中の低ライフタイム層等の第１の実施形態の特徴とする構成は、同じである。
【００５９】
このような構成においても、第１の実施形態と同様の効果が得られる。
【００６０】
（第３の実施形態）
図５は、第３の実施形態に係わるＩＧＢＴの主要部の構造を示す断面図である。図６は、図５に示すＩＧＢＴの終端部の平面図である。
【００６１】
図５において、４０は導通時に主に電流が流れる素子部、４１は素子の接合終端部を示す。
【００６２】
本実施形態のＩＧＢＴと第１の実施形態のＩＧＢＴとの相違点は、第１の実施形態では、前記ｎ型バッファ層４が何処にも電位的に固定されない、フローティング状態であるのに対し、本実施形態では、前記ｎ型バッファ層４を素子終端部において、ｐ＋型エミッタ層５の欠損部４２を介して前記コレクタ電極１０に接続した点にある。
【００６３】
即ち、第１の実施形態では、前記ｎ型バッファ層４が電気的に何処にも接続されていないため、前記ｎ型バッファ層４の電位が不安定であり、半導体装置の阻止状態でリーク電流が増大する要因となっていが、本実施形態では、前記ｐ＋型エミッタ層５の一部に欠損部４２を形成し、前記欠損部４２を介して前記ｎ型バッファ層４の一部を、前記コレクタ電極１０に接続することにより、前記ｎ型バッファ層４の電位を固定し、阻止状態のリーク電流を低減させるようにしている。なお、４３はストッパ層である。
【００６４】
ここで、半導体装置全体の面積に対して前記欠損部４２の面積が大きいと、導通損失が増大するので、全体の面積に対する欠損部４２を介して前記ｎ型バッファ層４の短絡面積は１０％以下が好ましい。逆に、前記欠損部４２の面積を小さくすると、前記欠損部４２間の距離が大きくなるので、電流にバラツキが生じ易く遮断耐量が低下する原因となる。そのため、前記欠損部４２は主に電流が流れる素子部４０ではなく、電流が余り流れない終端部４１に設けることが好ましい。
【００６５】
このように構成することにより、遮断耐量の低下を招くことなく、阻止状態のリーク電流を低減できる。
【００６６】
なお、本実施形態は、第１及び第２の実施形態にも適用できることは勿論である。
【００６７】
また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたが、逆に第１導電型をｐ型、第２導電型をｎ型としても良いことは勿論である。この場合には、前記コレクタ電極をアルミニウムに代えてリチウムを用いれば、リチウムがシリコン中でｎ型エミッタ層と同型の不純物となるため、アルミニウムの場合と同様に、前記ｎ型エミッタ層と前記コレクタ電極とのコンタクト抵抗を低減し、通電損失を改善できる。
【００６８】
また、本発明は、上記実施形態に限定されるものではなく、ＩＥＧＴ等、その要旨を逸脱しない範囲で、種々、変形して実施することは可能である。
【００６９】
また、本発明は、上記実施形態のＩＧＢＴ以外、例えばＧＴＯ、ＭＣＴ、ＳＩサイリスタ、ＭＯＳ  ＳＩサイリスタ等のように、第１導電型ベース層上に第１導電型バッファ層を介して第２導電型エミッタ層が設けられ、且つ前記第２導電型エミッタ層に第２の主電極がオーミック接触された構造に適用可能である。
【００７０】
【発明の効果】
以上述べたように本発明によれば、第２導電型エミッタ層および第1導電型バッファ層の濃度にバラツキが生じても安定した通電損失が得られる高耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】  ＩＧＢＴの主要部の構造を示す断面図である。
【図２】  本発明の第１の実施形態に係わるＩＧＢＴにおけるコレクタ側の不純物濃度の深さ方向の分布を示す不純物プロファイル図である。
【図３】  本発明の第１の実施形態に係わるＩＧＢＴにおける通電損失のバラツキを示す図である。
【図４】  本発明の第２の実施形態に係わるトレンチゲート型ＩＧＢＴの主要部の構造を示す断面図である。
【図５】  本発明の第３の実施形態に係わるＩＧＢＴの主要部の構造を示す断面図である。
【図６】  本発明の第２の実施形態に係わるＩＧＢＴの主要部の構造を示す平面図である。
【符号の説明】
１、２１…ｎ型ベース層（第１導電型ベース層）
２、２２…ｐ型ベース層（第２導電型ベース層）
３、２３…ｎ型エミッタ層（第１導電型エミッタ層）
４、２４…ｎ型バッファ層（第１導電型バッファ層）
５、２５…ｐ型エミッタ層（第２導電型エミッタ層）
６、２６…ゲート電極（制御電極）
７、２７…ゲート絶縁膜
８、２８…絶縁保護膜
８ａ、２８ａ…コンタクト孔
９、２９…エミッタ電極（第１の主電極）
１０、３０…コレクタ電極（第２の主電極）
３５…トレンチ溝
４０…素子部
４１…接合終端部
４２…欠損部
４３…ストッパ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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