(57)【特許請求の範囲】
【請求項１】
不良素子書込モードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリセルアレイと、
前記メモリアレイ中のメモリセル列のうち、不良なメモリセルを含むメモリセル列と置換するための少なくとも１つのメモリセル列を含む冗長メモリセルアレイと、
各メモリセル行に対応して設けられ、前記メモリセルアレイおよび前記冗長メモリセルアレイに共通に設けられたワード線と、
各メモリセル列に対応して設けられるビット線対と、
前記ビット線対のイコライズ電位を生成する内部電位発生手段とを備え、
前記内部電位発生手段は、前記不良素子書込モードが指定されたことに応じて、第１または第２の論理レベルのイコライズ電位を出力し、
前記ビット線対と前記内部電位発生手段とを導通状態または遮断状態に設定する電位供給制御手段をさらに備え、
前記電位供給制御手段は、
前記ビット線対と前記内部電位発生手段との接続経路を接続状態および遮断状態のいずれか一方に不揮発的に設定可能な第１のスイッチ手段と、
前記第１のスイッチ手段とは並列に設けられ、前記不良素子書込モードが指定されている期間中は導通状態となる第２のスイッチ手段とを含み、
前記不良素子書込モードが指定されている期間において、行アドレス信号に従って前記メモリセルアレイのうちのワード線を選択し、前記内部電位発生手段から前記ビット線を介して供給される前記第１または第２の論理レベルを、前記選択されたワード線に対応するメモリセルに同時に書き込む書込手段をさらに備える、半導体記憶装置。
【請求項２】
外部制御信号に応じて、前記不良素子書込モードの指定ならびに前記メモリセルに書き込まれるべき前記第１または第２の論理レベルの指定を検知する動作モード検知手段をさらに備え、
前記内部電位発生手段は、
前記イコライズ電位が供給される出力ノードと、
前記不良素子書込モードが指定されていない期間は、前記第１の論理レベルと前記第２の論理レベルとの中間の所定の電位レベルを前記第１の出力ノードに供給する分圧手段と、
前記不良素子書込モードが指定されている期間は、前記動作モード検知手段に制御されて、前記出力ノードに前記外部制御信号に応じて指定された前記第１の論理レベルまたは前記第２の論理レベルのいずれかを供給する書込電位設定手段とを含む、請求項１記載の半導体記憶装置。
【請求項３】
前記第２のスイッチ手段は、
前記動作モード検知手段に制御されて、不良素子書込モードが指定されている期間は導通状態となるトランスミッションゲートを含む、請求項２記載の半導体記憶装置。
【請求項４】
不良素子書込モードを有する半導体記憶装置であって、
行列状に配列された複数のメモリセルを含むメモリセルアレイを備え、
前記メモリセルアレイは、
所定数のメモリセル列を単位とする複数のメモリセルブロックに分割され、
前記メモリアレイ中のメモリセルブロックのうち、不良なメモリセルを含むメモリセルブロックと置換するための少なくとも１つの冗長メモリセルブロックを含む冗長メモリセルアレイと、
各メモリセル行に対応して設けられ、前記メモリセルアレイおよび前記冗長メモリセルアレイに共通に設けられたワード線と、
各メモリセル列に対応して設けられるビット線対と、
前記ビット線対のイコライズ電位を生成する内部電位発生手段とをさらに備え、
前記内部電位発生手段は、前記不良素子書込モードが指定されたことに応じて、第１または第２の論理レベルのイコライズ電位を出力し、
前記メモリセルブロックが含む前記所定数のビット線対と前記内部電位発生手段とを導通状態または遮断状態に設定する電位供給制御手段をさらに備え、
前記電位供給制御手段は、
前記メモリセルブロックが含む前記所定数のビット線対と前記内部電位発生手段との接続経路を接続状態および遮断状態のいずれか一方に、前記メモリセルブロックごとに、かつ不揮発的に設定可能な第１のスイッチ手段と、
前記第１のスイッチ手段とは並列に設けられ、前記不良素子書込モードが指定されている期間中は導通状態となる第２のスイッチ手段とを含み、
前記不良素子書込モードが指定されている期間において、行アドレス信号に従って前記メモリセルアレイのうちのワード線を選択し、前記内部電位発生手段から前記ビット線対を介して供給される前記第１または第２の論理レベルを、前記選択されたワード線に対応するメモリセルに同時に書き込む書込手段をさらに備える、半導体記憶装置。
【請求項５】
外部制御信号に応じて、前記不良素子書込モードの指定ならびに前記メモリセルに書き込まれるべき前記第１または第２の論理レベルの指定を検知する動作モード検知手段をさらに備え、
前記内部電位発生手段は、
前記イコライズ電位が供給される出力ノードと、
前記不良素子書込モードが指定されていない期間は、前記第１の論理レベルと前記第２の論理レベルとの中間の所定の電位レベルを前記第１の出力ノードに供給する分圧手段と、
前記不良素子書込モードが指定されている期間は、前記動作モード検知手段に制御されて、前記出力ノードに前記外部制御信号に応じて指定された前記第１の論理レベルまたは前記第２の論理レベルのいずれかを供給する書込電位設定手段とを含む、請求項４記載の半導体記憶装置。
【請求項６】
前記第２のスイッチ手段は、
前記動作モード検知手段に制御されて、不良素子書込モードが指定されている期間は導通状態となるトランスミッションゲートを含む、請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、不良素子書込モードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置、特にダイナミック型ＲＡＭ（ＤＲＡＭ）の高集積化が進行するにつれ、待機動作時の消費電力は増加していく傾向にある。特に、ＤＲＡＭでは待機中も記憶情報の再読出、再書込を行なうことにより記憶情報を保持しているため、原理的にも待機中の消費電力の低減には限界がある。
【０００３】
しかし、たとえばＤＲＡＭを大量に使用するシステムにおいては、この待機中の消費電力を少しでも減少させることが必須の課題である。
【０００４】
一方で、高集積化に伴い必然的に、メモリセルにおける欠陥の発生頻度も増加する。
【０００５】
このようなメモリセルの欠陥により不良が発生した場合、一般には、欠陥メモリセルの存在するメモリセル列等を予備のメモリセル列等と置換する、いわゆる冗長回路による救済が行なわれる。
【０００６】
この置換により、メモリセルのデータの読出、書込等の基本動作は問題なく行なわれる。しかし、当該不良を冗長回路で救済しても、不良部のリークパスは依然として存在する。したがって、この点でもＤＲＡＭ等の待機中の消費電力は増加してしまう結果となる。
【０００７】
以上の事情を従来のＤＲＡＭの構成を示す図１２により、さらに詳しく説明する。
【０００８】
まず、各構成部分の動作を簡単に説明する。
冗長列レコーダ６０２３中のＹアドレス比較回路６０３８には、予めテスト時に不良ビットの存在が判明したアドレスが、ヒューズ回路等の不揮発性メモリにより記憶されている。
【０００９】
外部からのアドレス信号Ａ０〜Ａｉが、上記不良ビットの存在するアドレスと一致しない場合は、たとえば、コラム選択線ドライブ回路６０３４が活性化され、コラム選択線（以下ＣＳ線）６０２４が“Ｈ”レベルとなる。
【００１０】
ビット線対群単位６１０２のＩ／Ｏゲート６０１８等により、ビット線対ＢＬ３、／ＢＬ３等が、データ入出力線６０２０と接続される。
【００１１】
ビット線対ＢＬ３、／ＢＬ３等の電位差は、予めそれらに接続され、図示しないワード線の信号により選択されたメモリセルの記憶情報に対応して、センスアンプ６０１６等が増幅している。
【００１２】
以上の動作で、上記メモリセルの情報が外部に読出される。
一方で、仮にビット線ＢＬ１にＧＮＤレベルとの間のショート部分６２００が存在すると、このビット線に接続されるメモリセルの読出、書込動作は不能となる。
【００１３】
この場合、この不良の起こったビット線が予備のビット線と置き換えられる。一般には、ビット線単位で置き換が行なわれる場合のほか、ＣＳ線で選択されるビット線対群単位で置き換が行なわれる。
【００１４】
つまり、この不良が生じたビット線ＢＬ１が属するビット線対群単位６１００に対応するＣＳ線６０２２のアドレスが、Ｙアドレス比較回路６０３８に予めプログラムされる。
【００１５】
外部からのアドレス信号Ａ０〜Ａｉは、このプログラムされた不良アドレスとＹアドレス比較回路６０３８により比較される。両者が一致する場合、スペアコラムデコーダが活性化する信号（ＳＥ信号）がＣＳ線ドライブ回路６０３６に入力され、スペアビット線スペアＢＬ１、スペア／ＢＬ１等からなるビット線対群単位６１０４が選択される。
【００１６】
同時に不良ビット線ＢＬ１を持ったＣＳ線を非活性化する信号（ＮＥＤ信号）が、ＣＳ線ドライブ回路６０３２に入力される。
【００１７】
したがって、不良ビットの置き換が行なわれ、メモリセルの基本動作には問題がなくなる。
【００１８】
しかし、ビット線対はメモリセルの情報に応じてセンスアンプ６０１６が増幅動作を開始する前は、たとえば、チップ内部のビット線電位発生回路（図示せず）により供給される電位ＶBLにプリチャージされている。ここで、電位ＶBLは、一般には電源６００２から供給される電位をＶCCとするとき、１／２ＶCCとなるように設定される。
【００１９】
また、スイッチングトランジスタ６０１０を介して電源６００２と接続する、センスアンプへの第１の電源供給線Ｓ２Ｐ、およびスイッチングトランジスタ６０１２を介して接地と接続する、センスアンプへの第２の電源供給線Ｓ２Ｎ（以下、両者を総称してＳ２線と呼ぶ。）も、ビット線対と同様プリチャージされる。
【００２０】
したがって、ショート部分６２００の存在により、ビット線電位発生回路の電位の供給線から、ビット線対ＢＬ１、／ＢＬ１を共通に電位ＶBLとするビット線イコライズ回路６０１４を通り、ビット線ＢＬ１を経由して電流がリークする第１のリークパス６２０２と、Ｓ２線を共通に電位ＶBLとするＳ２線イコライズ回路６００８から、Ｓ２線およびセンスアンプ６０１６、ビット線ＢＬ１を経由して電流がリークする第２のリークパス６２０４が発生する。
【００２１】
その結果、メモリセル部における実際の待機電流が増大してしまうという問題が発生する。
【００２２】
また、電位ＶBLが設計値よりも低くなることにより、ＶBLに対する動作マージンが著しく低下するという問題もある。
【００２３】
この点を、図１３の従来のＤＲＡＭの動作のタイミングチャートにより説明する。
【００２４】
まず、時刻ｔ0 においては、ビット線対は本来すべて、電位ＶBLにプリチャージされている。
【００２５】
しかし、不良ビットの存在するビット線対ＢＬ１，／ＢＬ１の電位は、電位ＶBL（＝１／２ＶCC）よりもリーク電流のために低下する。
【００２６】
また、センスアンプのＳ２線も、リーク電流によりプリチャージ電圧ＶBLよりも低下する。ここで注意しなければならないのは、このＳ２線の電位低下は、Ｓ２線に共通に接続するすべてのセンスアンプの動作に影響を与えることである。
【００２７】
行アドレスストローブ信号／ＲＡＳが、時刻ｔ2 において、“Ｈ”から“Ｌ”となると、内部信号ＢＬＥＱが時刻ｔ3 において“Ｈ”から“Ｌ”となり、ビット線対は電気的に分離される。
【００２８】
同様に、Ｓ２線の対もＳ２線イコライズ回路６００８がオフ状態となって、電気的に分離される。
【００２９】
その後、時刻ｔ5 において信号／ＳＯＰおよびＳＯＮにより、スイッチングトランジスタ６０１０および６０１２が、それぞれオン状態となり、センスアンプ６０１６が活性化する。
【００３０】
その結果、ビット線対ＢＬ１、／ＢＬ１およびスペアＢＬ１、スペア／ＢＬ１の電位は、それらのそれぞれに対応して選択されているメモリセルの記憶情報に応じて、一方が電位ＶCCに、他方が接地電位に変化する。
【００３１】
信号ＮＥＤおよび信号ＳＥが、時刻ｔ8 で“Ｌ”から“Ｈ”となり、ＣＳ１線６０２２は非活性状態のままであるのに対し、スペアＣＳ線６０２６が活性化され、データ入出力線（Ｉ／Ｏ線）６０２０にデータが出力される。
【００３２】
その後、時刻ｔ12において、／ＲＡＳ信号が“Ｌ”から“Ｈ”となり、時刻ｔ13においてＢＬＥＱ信号は“Ｌ”から“Ｈ”になる。
【００３３】
同時に、信号／ＳＯＰおよびＳＯＮによりセンスアンプは非活性状態になる。ＢＬＥＱ信号により、ビット線対は再び電位ＶBLにプリチャージされる。しかし、ビット線対ＢＬ１、／ＢＬ１の電位はリーク電流により低下し、Ｓ２線の電位も低下していく。
【００３４】
以上のように、リーク電流のためにセンスアンプが活性化される直前のＳ２線の電位は、ＶBL（＝１／２ＶCC）よりも低下していることになる。このために生じるＶBLマージンの低下は、近年におけるメモリの大容量化とともにさらに深刻な問題となる。
【００３５】
すなわち、メモリの大容量化とともにデバイスサイズも微細化し、信頼性等の観点から電源電圧の低電圧化が必要となっている。このため、もともと低電圧化によるＶBLマージンの低下が問題であることに加え、リークパスによるＶBLの低下により、さらにＶBLマージンが低下するという結果となるからである。
【００３６】
以上のように、従来の半導体記憶装置では、第１には、不良部のリーク電流のため、メモリセル部の実際の待機電流が増大するとともに、電位ＶBLに対する動作マージンが低下するという問題点があった。
【００３７】
【発明が解決しようとする課題】
一方で、従来の半導体記憶装置には、以下に説明するような第２の問題点も存在した。
【００３８】
図１４は、従来のＤＲＡＭの構成を示す一部省略した回路ブロック図、図１５は、図１４に示したうちの１つのメモリセル列の構成を詳細に示す一部省略した回路ブロック図である。
【００３９】
図１４および図１５を参照して、メモリセルアレイ６０５０は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。
【００４０】
各メモリセルＭＣは、対応する行のワード線ＷＬに接続される。奇数番の列の複数のメモリセルＭＣは、それぞれビット線ＢＬまたは／ＢＬに交互に接続される。偶数番の列の複数のメモリセルＭＣは、それぞれビット線／ＢＬまたはＢＬに交互に接続される。
【００４１】
各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ５０と情報記憶用のキャパシタ５１とを含む。各メモリセルＭＣのＮチャネルＭＯＳトランジスタ５０のゲートは対応する行のワード線ＷＬに接続される。ＮチャネルＭＯＳトランジスタ５０は、対応する列のビット線ＢＬまたは／ＢＬとそのメモリセルＭＣのキャパシタ５１の一方電極（ストレージノードＳＮ）との間に接続される。各メモリセルＭＣのキャパシタ５１の他方電極はセル電位Ｖｃｐを受ける。ワード線ＷＬは、行デコーダ６０２０の出力を伝達し、選択された行のメモリセルＭＣを活性化させる。ビット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣとデータ信号の入出力を行なう。
【００４２】
冗長メモリセルアレイ６０５２は、列の数がメモリセルアレイ６０５０よりも少ないことを除けば、メモリセルアレイ６０５０と同じ構成である。メモリセルアレイ６０５０と冗長メモリセルアレイ６０５２は同じ行数を有し、ワード線ＷＬはメモリセルアレイ６０５０と冗長メモリセルアレイ６０５２とで共用されている。
【００４３】
センスアンプ＋入出力制御回路６０５４は、各列に対応して設けられた列選択ゲート６０１８、センスアンプ６０１６およびイコライザ６０１４と、すべての列に共通に設けられた中間電位発生回路６０４０とを含む。列選択ゲート６０１８は、それぞれビット線ＢＬ，／ＢＬとデータ信号入出力線ＩＯ，／ＩＯの間に接続されたＮチャネルＭＯＳトランジスタ４１，４２を含む。ＮチャネルＭＯＳトランジスタ４１，４２のゲートは、列選択線ＣＳＬを介して列デコーダ６０２３ａまたは６０２３ｂに接続される。列デコーダ６０２３ａまたは６０２３ｂによって列選択線ＣＳＬが選択レベルの“Ｈ”レベルに立上げられるとＮチャネルＭＯＳトランジスタ４１，４２が導通し、ビット線対ＢＬ，／ＢＬとデータ信号入出力線対ＩＯ，／ＩＯとが結合される。
【００４４】
センスアンプ６０１６は、それぞれビット線ＢＬ，／ＢＬとノードＮ３２との間に接続されたＰチャネルＭＯＳトランジスタ４３，４４と、それぞれビット線ＢＬ，／ＢＬとノードＮ３２′との間に接続されたＮチャネルＭＯＳトランジスタ４５，４６とを含む。ＭＯＳトランジスタ４３，４５のゲートはともにビット線／ＢＬに接続され、ＭＯＳトランジスタ４４，４６のゲートはともにビット線ＢＬに接続される。ノードＮ３２，Ｎ３２′は、それぞれクロック発生回路（図示せず）から出力されるセンスアンプ活性化信号ＳＯＮ，／ＳＯＰを受ける。センスアンプ６０１６は、センスアンプ活性化信号ＳＯＮ，／ＳＯＰがそれぞれ“Ｈ”レベルおよび“Ｌ”レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅する。
【００４５】
イコライザ６０１４は、ビット線ＢＬと／ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ４７と、それぞれビット線ＢＬ，／ＢＬとノードＮ３３′との間に接続されたＮチャネルＭＯＳトランジスタ４８，４９とを含む。ＮチャネルＭＯＳトランジスタ４７〜４９のゲートはともにノードＮ３３に接続される。ノードＮ３３はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ３３′はビット線電位ＶＢＬ（＝Ｖｃｃ／２）を受ける。イコライザ６０１４は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの“Ｈ”レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＬにイコライズする。
【００４６】
中間電位発生回路６０４０は、電源電位Ｖｃｃと接地電位ＧＮＤの間の中間電位Ｖｃｃ／２を生成し、生成した中間電位Ｖｃｃ／２をビット線電位ＶＢＬとして出力する。
【００４７】
ところで、このようなＤＲＡＭにおいては、不良メモリセルＭＣが冗長メモリセルＭＣと置換されていても不良メモリセルＭＣの不良の状態によっては、その周辺の正常なメモリセルＭＣが不良メモリセルＭＣの悪影響を受け誤動作を起こす場合がある。
【００４８】
詳しく説明すると図１６に示すように、ＤＲＡＭはｐ型シリコン基板５２の表面に形成される。ｐ型シリコン基板５２の表面上方にゲート酸化膜（図示せず）を介してゲート電極すなわちワード線ＷＬが形成され、ワード線ＷＬの両側のシリコン基板５２表面にｎ+ 型ソース／ドレイン領域５３が形成されて、メモリセルＭＣのＮチャネルＭＯＳトランジスタ５０が形成される。ＮチャネルＭＯＳトランジスタ５０のソース／ドレイン領域５３のうちの一方はビット線ＢＬに接続され、他方の表面上に導電層５４、誘電体層５５および導電層５６が積層されて、メモリセルＭＣのキャパシタ５１が形成される。導電層５４はキャパシタ５１の一方電極すなわちストレージノードＳＮとなり、導電層５６はキャパシタ５１の他方電極となる。図では、３つのメモリセルＭＣ１〜ＭＣ３が示される。
【００４９】
今、中央のメモリセルＭＣ２のゲート電極すなわちワード線ＷＬ２とシリコン基板５２との間に微小な導電性の異物が存在するものとする。また異物は微小なので、メモリセルＭＣ２は不良であるもののデータの書込は可能であり、ワード線ＷＬ２は正常に駆動されるものとする。
【００５０】
不良メモリセルＭＣ２のストレージノードＳＮに“Ｌ”レベルが書込まれ、正常メモリセルＭＣ１のストレージノードＳＮに“Ｈ”レベルが書込まれている場合において、メモリセルＭＣ２に対応するワード線ＷＬ２が“Ｈ”レベルに立上げられると、ワード線ＷＬ２から異物を介してシリコン基板５２に正の電荷（ホール）が注入される。この正の電荷によってシリコン基板５２が局所的に正電位になり、その正電位の部分とメモリセルＭＣ２のストレージノードＳＮとの間のｐｎ接合が順バイアスされるため、“Ｌ”レベルのストレージノードＳＮからシリコン基板５２に負の電荷（電子）が流出する。この負の電荷は、隣のメモリセルＭＣ１の“Ｈ”レベルのストレージノードＳＮまで移動して、そのストレージＳＮを“Ｌ”レベルに立下げてしまう。
【００５１】
したがって、このような不良メモリセルＭＣを冗長メモリアレイ６０５２の正常なメモリセルＭＣと置換しても、不良メモリセルＭＣの周辺のメモリセルＭＣが誤動作を起こしてしまうので、ＤＲＡＭは正常に動作しないことがある。
【００５２】
そこで、不良メモリセルＭＣのストレージノードＳＮに“Ｌ”レベルを書込み、他の正常メモリセルＭＣのストレージノードＳＮに“Ｈ”レベルを書込み、不良メモリセルＭＣに対応するワード線ＷＬを“Ｈ”レベルに立上げた後正常メモリセルＭＣのデータを読出し、その結果、正常メモリセルＭＣのストレージノードＳＮがもとの“Ｈ”レベルの場合は正常であると判定し、正常メモリセルＭＣのストレージノードＳＮが“Ｌ”レベルに反転している場合は不良と判定するテストにより、上記不良を検出することが可能となった。
【００５３】
しかし、従来のＤＲＡＭでは、冗長メモリセルＭＣよって置換された不良メモリセルＭＣにアクセスすることができないので、置換された不良メモリセルＭＣのストレージノードＳＮに“Ｌ”レベルを書込むことはできなかった。
【００５４】
また図１４で示したように、各列の複数のメモリセルＭＣがビット線ＢＬと／ＢＬに交互に接続されているので、各メモリセルＭＣのストレージノードＳＮに同じ論理レベルを書込む場合でもビット線ＢＬと／ＢＬに与える論理レベルを各メモリセルＭＣのアドレスによって切換える必要があり、各メモリセルＭＣのストレージノードＳＮへの論理レベルの書込は容易でなかった。特に、不良メモリセルＭＣが冗長メモリセルＭＣで置換されている場合は、ビット線ＢＬに接続された不良メモリセルＭＣがビット線ＢＬ′に接続された冗長メモリセルＭＣで置換されているときとビット線／ＢＬ′に接続された冗長メモリセルＭＣで置換されているときとがあり、冗長メモリセルＭＣのストレージノードＳＮへの論理レベルの書込はなおさら容易でなかった。
【００５５】
以上説明した問題点のうち、第１の問題点に対処しうる半導体記憶装置の構成が、特開平８−１８０６９９号公報に開示されている。
【００５６】
図１７は、特開平８−１８０６９９号公報に開示されたＤＲＡＭの要部概略ブロック図である。
【００５７】
図１７中、図１２と同一符号は同一の構成要素を示す。
図１２に示した従来例と異なる点は、ビット線およびセンスアンプのＳ２線のプリチャージ電位ＶBLを供給する電源線ＶBL1 、ＶBL2 、…、ＶBLS を、ビット線対群単位ごとに、ＣＳ線と平行に配置していることである。
【００５８】
これらプリチャージ電位電源線と、対応するメモリセルアレイ部とは、それぞれ不揮発性のスイッチ手段、たとえばヒューズ素子により接続されている。
【００５９】
さらに、Ｓ２線は、不良ビットが存在する場合に置換が行なわれる単位である、ビット線対群単位６１００、６１０２、６１０４等ごとに、分離されている。その各々には、Ｓ２線対の間の接続を開閉するＳ２線イコライズ回路Ｓ２−ＥＱが設置されている。
【００６０】
ここで、たとえばビット線対群単位６１００中のビット線ＢＬ１に接続するメモリセルに、ショート部分６２００がある場合は、ヒューズ素子６０２８をカットする。
【００６１】
これにより、従来例では不良ビットの存在するビット線対群単位の置換後にも、第１および第２のリークパスが存在したのに対し、本構成では、両リークパスが遮断されリーク電流が流れない。
【００６２】
したがって、置換後の不良ビットによる待機電流の増加を防ぐことが可能となる。
【００６３】
図１８は、第１の実施例の動作を示すタイミングチャートである。
基本的には、図１３に示した従来例の動作と同様である。不良ビットの接続するビット線対ＢＬ１、／ＢＬ１においても、センス動作が行なわれ、ビット線対間の電位が増幅される。
【００６４】
この場合、ビット線ＢＬ１と接地との間にリークがあるので、ビット線ＢＬ１が“Ｌ”レベル、ビット線／ＢＬ１が“Ｈ”レベルに増幅される。
【００６５】
しかし、このビット線対は、予備のビット線対、スペアＢＬ１およびスペア／ＢＬ１に置換されているので基本動作には何も影響が現れない。
【００６６】
その後、時刻ｔ9 において、ビット線対ＢＬ１および／ＢＬ１は、信号ＢＬＥＱが“Ｌ”レベルから“Ｈ”レベルとなって、両者が接続され、１／２ＶCCレベルとなる。しかし、電流のリークのために、上記ビット線対の電圧レベルは徐々に低下し、時刻ｔ10において十分電位が下がって一定値となる。
【００６７】
ヒューズ素子２８がカットされているので、この後はリーク電流は流れない。図１２に示した従来の冗長回路では、不良の属するビット線対群単位を救済しても、待機時の電流増加を救済することは不可能であった。
【００６８】
それに対して図１７に示す構成のように、置換単位でＳ２線を分離するとともに、ビット線およびＳ２線のプリチャージ電源配線を分離し、ヒューズ素子によりリーク電流パスをカットすれば、上述した第１の問題点を軽減することが可能となる。
【００６９】
しかしながら、図１７に示したような構成のＤＲＡＭによっても、上述したような第２の問題点、すなわち、冗長メモリセルＭＣよって置換された不良メモリセルＭＣにアクセスすることができないために、置換された不良メモリセルＭＣのストレージノードＳＮに所望の論理レベルを書込むことはできないことに対しては、対処することができない。
【００７０】
この発明は、上記のような問題点を解決するためになされたものであって、その目的は、置換された不良メモリセルのストレージノードに所望の論理電位レベルを書込むことが可能な半導体記憶装置を提供することである。
【００７１】
この発明の他の目的は、メモリセルのストレージノードへの論理電位レベルの書込を容易かつ迅速に行なうことができる半導体記憶装置を提供することである。
【００７２】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、不良素子書込モードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリセルアレイと、メモリアレイ中のメモリセル列のうち、不良なメモリセルを含むメモリセル列と置換するための少なくとも１つのメモリセル列を含む冗長メモリセルアレイと、各メモリセル行に対応して設けられ、メモリセルアレイおよび冗長メモリセルアレイに共通に設けられたワード線と、各メモリセル列に対応して設けられるビット線対と、ビット線対のイコライズ電位を生成する内部電位発生手段とを備え、内部電位発生手段は、不良素子書込モードが指定されたことに応じて、第１または第２の論理レベルのイコライズ電位を出力し、ビット線対と内部電位発生手段とを導通状態または遮断状態に設定する電位供給制御手段をさらに備え、電位供給制御手段は、ビット線対と内部電位発生手段との接続経路を接続状態および遮断状態のいずれか一方に不揮発的に設定可能な第１のスイッチ手段と、第１のスイッチ手段とは並列に設けられ、不良素子書込モードが指定されている期間中は導通状態となる第２のスイッチ手段とを含み、不良素子書込モードが指定されている期間において、行アドレス信号に従ってメモリセルアレイのうちのワード線を選択し、内部電位発生手段からビット線を介して供給される第１または第２の論理レベルを、選択されたワード線に対応するメモリセルに同時に書き込む書込手段をさらに備える。
【００７３】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置の構成において、外部制御信号に応じて、不良素子書込モードの指定ならびにメモリセルに書き込まれるべき第１または第２の論理レベルの指定を検知する動作モード検知手段をさらに備え、内部電位発生手段は、イコライズ電位が供給される出力ノードと、不良素子書込モードが指定されていない期間は、第１の論理レベルと第２の論理レベルとの中間の所定の電位レベルを第１の出力ノードに供給する分圧手段と、不良素子書込モードが指定されている期間は、動作モード検知手段に制御されて、出力ノードに外部制御信号に応じて指定された第１の論理レベルまたは第２の論理レベルのいずれかを供給する書込電位設定手段とを含む。
【００７４】
請求項３記載の半導体記憶装置は、請求項２記載の半導体記憶装置の構成において、第２のスイッチ手段は、動作モード検知手段に制御されて、不良素子書込モードが指定されている期間は導通状態となるトランスミッションゲートを含む。
【００７５】
請求項４記載の半導体記憶装置は、不良素子書込モードを有する半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリセルアレイを備え、メモリセルアレイは、所定数のメモリセル列を単位とする複数のメモリセルブロックに分割され、メモリアレイ中のメモリセルブロックのうち、不良なメモリセルを含むメモリセルブロックと置換するための少なくとも１つの冗長メモリセルブロックを含む冗長メモリセルアレイと、各メモリセル行に対応して設けられ、メモリセルアレイおよび冗長メモリセルアレイに共通に設けられたワード線と、各メモリセル列に対応して設けられるビット線対と、ビット線対のイコライズ電位を生成する内部電位発生手段とをさらに備え、内部電位発生手段は、不良素子書込モードが指定されたことに応じて、第１または第２の論理レベルのイコライズ電位を出力し、メモリセルブロックが含む所定数のビット線対と内部電位発生手段とを導通状態または遮断状態に設定する電位供給制御手段をさらに備え、電位供給制御手段は、メモリセルブロックが含む所定数のビット線対と内部電位発生手段との接続経路を接続状態および遮断状態のいずれか一方に、メモリセルブロックごとに、かつ不揮発的に設定可能な第１のスイッチ手段と、第１のスイッチ手段とは並列に設けられ、不良素子書込モードが指定されている期間中は導通状態となる第２のスイッチ手段とを含み、不良素子書込モードが指定されている期間において、行アドレス信号に従ってメモリセルアレイのうちのワード線を選択し、内部電位発生手段からビット線対を介して供給される第１または第２の論理レベルを、選択されたワード線に対応するメモリセルに同時に書き込む書込手段をさらに備える。
【００７６】
請求項５記載の半導体記憶装置は、請求項４記載の半導体記憶装置の構成において、外部制御信号に応じて、不良素子書込モードの指定ならびにメモリセルに書き込まれるべき第１または第２の論理レベルの指定を検知する動作モード検知手段をさらに備え、内部電位発生手段は、イコライズ電位が供給される出力ノードと、不良素子書込モードが指定されていない期間は、第１の論理レベルと第２の論理レベルとの中間の所定の電位レベルを第１の出力ノードに供給する分圧手段と、不良素子書込モードが指定されている期間は、動作モード検知手段に制御されて、出力ノードに外部制御信号に応じて指定された第１の論理レベルまたは第２の論理レベルのいずれかを供給する書込電位設定手段とを含む。
【００７７】
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置の構成において、第２のスイッチ手段は、動作モード検知手段に制御されて、不良素子書込モードが指定されている期間は導通状態となるトランスミッションゲートを含む。
【００７８】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１のダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）１０００の構成を示すブロック図である。
【００７９】
図１を参照して、このＤＲＡＭ１０００は、制御信号入力端子１００２〜１００６と、アドレス信号入力端子群１００８と、データ信号入出力端子群１０１６と、接地端子１０１８と、電源端子１０２０とを備える。
【００８０】
また、このＤＲＡＭ１０００は、クロック発生回路１０２２と、行および列アドレスバッファ１０２４と、行デコーダ１０２６と、列デコーダ１０２８と、冗長列デコーダ１０３０と、メモリマット１０３２と、データ入力バッファ１０４０およびデータ出力バッファ１０４２とを備え、メモリマット１０３２はメモリセルアレイ１０３４、冗長メモリセルアレイ１０３６およびセンスアンプ＋入出力制御回路１０３８を含む。
【００８１】
クロック発生回路１０２２は、制御信号入力端子１００２，１００４を介して外部から与えられる信号ＥＸＴ．／ＲＡＳ，ＥＸＴ．／ＣＡＳに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【００８２】
行および列アドレスバッファ１０２４は、アドレス信号入力端子群１００８を介して外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは自然数である）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ１０２６および列デコーダ１０２８に与える
メモリマット１０３２は、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００８３】
行デコーダ１０２６は、行および列アドレスバッファ１０２４から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリセルアレイ１０３４の行アドレスを指定する。列デコーダ１０２８は、行および列アドレスバッファ１０２４から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリセルアレイ１０３４の列アドレスを指定する。
【００８４】
列デコーダ１０２８および冗長列デコーダ１０３０内には、メモリセルアレイ１０３４のうちの不良なメモリセルを含む列アドレスおよびその列アドレスと置換される冗長メモリセルアレイ１０３６の列アドレスをプログラムするためのヒューズ群（図示せず）が設けられている。ヒューズ群によってプログラムされた不良な列アドレスに対応する列アドレス信号ＣＡ０〜ＣＡｉが入力された場合は、列デコーダ１０２８はその列アドレスを指定せず、冗長列デコーダ１０３０はその列アドレスの代わりにプログラムされた冗長メモリセルアレイ１０３６の列アドレスを指定する。すなわち、メモリセルアレイ１０３４内の不良メモリセルを含む不良メモリセル列は、冗長メモリセルアレイ１０３６の正常なメモリセル列と置換される。
【００８５】
センスアンプ＋入出力制御回路１０３８は、行デコーダ１０２６および列デコーダ１０２８（または冗長列デコーダ１０３０）によって指定されたアドレスのメモリセルをデータ信号入出力線対ＩＯＰの一端に接続する。データ信号入出力線対ＩＯＰの他端は、データ入力バッファ１０４０およびデータ出力バッファ１０４２に接続される。データ入力バッファ１０４０は、書込モード時に、制御信号入力端子１００６を介して外部から与えられる信号ＥＸＴ．／ＷＥに応答して、データ信号入出力端子群１０１６から入力されたデータをデータ信号入出力端子対ＩＯＰを介して選択されたメモリセルに与える。データ出力バッファ１０４２は、読出モード時に、選択されたメモリセルからの読出データをデータ入出力端子群１０１６に出力する。
【００８６】
電源回路１０５０は、外部電源電位Ｖｃｃと接地電位Ｖｓｓとを受けて、ＤＲＡＭ１０００の動作に必要な種々の内部電源電位を供給する。電源回路１０５０は、メモリセルアレイ１０３４中に含まれるビット線対に対するプリチャージ電位ＶBLを供給するプリチャージ電位発生回路１０５２を含む。
【００８７】
図２は、図１に示したＤＲＡＭ１０００の構成のうち、１つのメモリセル列の構成を詳細に示す一部省略した回路ブロック図であり、図１５と対比される図である。ただし、図２においては、ビット線対とＩＯ線対とを選択的に接続する列選択ゲート６０１８等の構成部分については、図示省略している。
【００８８】
図２を参照して、メモリセルアレイ１０３４または冗長メモリセルアレイ１０３６は、行列状に配列された複数のメモリセルＭＣと、各行に対応して設けられたワード線ＷＬと、各列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。
【００８９】
各メモリセルＭＣは、対応する行のワード線ＷＬに接続される。奇数番の列の複数のメモリセルＭＣは、それぞれビット線ＢＬまたは／ＢＬに交互に接続される。偶数番の列の複数のメモリセルＭＣは、それぞれビット線／ＢＬまたはＢＬに交互に接続される。
【００９０】
各メモリセルＭＣは、図１５に示した従来例と同様の構成を有するので、同一部分には同一符号を付して、その説明は繰り返さない。
【００９１】
各列に対応して、センスアンプ６０１６およびイコライザ６０１４が設けられ、すべての列に共通にプリチャージ電位発生回路１０５２が設けられる。
【００９２】
センスアンプ６０１６は、それぞれビット線ＢＬ，／ＢＬとノードＮ３２との間に接続されたＰチャネルＭＯＳトランジスタ４３，４４と、それぞれビット線ＢＬ，／ＢＬとノードＮ３２′との間に接続されたＮチャネルＭＯＳトランジスタ４５，４６とを含む。ＭＯＳトランジスタ４３，４５のゲートはともにビット線／ＢＬに接続され、ＭＯＳトランジスタ４４，４６のゲートはともにビット線ＢＬに接続される。ノードＮ３２，Ｎ３２′は、それぞれクロック発生回路１０２２から出力されるセンスアンプ活性化信号ＳＯＮ，／ＳＯＰを受ける。
【００９３】
センスアンプ６０１６は、通常の読出動作においては、センスアンプ活性化信号ＳＯＮ，／ＳＯＰがそれぞれ“Ｈ”レベルおよび“Ｌ”レベルになったことに応じて、ビット線対ＢＬ，／ＢＬ間の微小電位差を電源電圧Ｖｃｃに増幅する。
【００９４】
後に説明するように、不良素子書込モードが指定されている期間中は、センスアンプ６０１６は、不活性化されている。
【００９５】
イコライザ６０１４は、ビット線ＢＬと／ＢＬの間に接続されたＮチャネルＭＯＳトランジスタ４７と、それぞれビット線ＢＬ，／ＢＬとノードＮ３３′との間に接続されたＮチャネルＭＯＳトランジスタ４８，４９とを含む。ＮチャネルＭＯＳトランジスタ４７〜４９のゲートはともにノードＮ３３に接続される。ノードＮ３３はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ３３′は、副ビット線電位供給配線ＬＶＢＬと接続する。
【００９６】
イコライザ６０１４は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの“Ｈ”レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位を副ビット線電位供給配線ＬＶＢＬにより供給されるプリチャージ電位ＶＢＬにイコライズする。
副ビット線電位供給配線ＬＶＢＬは、互いに並列に接続されるヒューズ素子８０とパストランジスタ８２とを介して、主ビット線電位供給配線ＭＶＢＬと接続している。パストランジスタ８２は、不良素子書込モードが指定されることに応じて、活性となる不良素子書込モード指定信号ＴＭＳにより制御されて、不良素子書込モード期間中は導通状態となる。
【００９７】
プリチャージ電位発生回路１０５２は、出力ノードＮＢと、内部電源電位ＶｃｃＡと接地電位Ｖｓｓの間の中間電位Ｖｃｃ／２を生成するＶｃｃ／２発生回路２１００と、Ｖｃｃ／２発生回路２１００の出力を受けて、不良素子書込モード指定信号ＴＭＳに制御されて出力ノードＮＢへ中間電位Ｖｃｃ／２を伝達し、または遮断する切換回路２２００と、特殊書込レベル指定信号ＳＶＢＬに応じて、“Ｈ”レベルの電位（内部電源電位ＶｃｃＡ）または“Ｌ”レベルの電位（接地電位Ｖｓｓ）のいずれかの電位を出力する書込電位発生回路２３００とを含む。
【００９８】
プリチャージ電位発生回路１０５２の出力ノードＮＢから出力される電位が、主ビット線電位供給配線ＭＶＢＬにより伝達される。
【００９９】
図３は、図２に示したメモリセル列と同等の構成が、メモリセルアレイ１０３４および冗長メモリセルアレイ１０３６の双方に含まれている場合における、メモリマット１０３２の一部を抽出して示す要部回路図である。
【０１００】
メモリセルアレイ１０３４に含まれるビット線対ＢＬ，／ＢＬにプリチャージ電位を供給する副ビット線電位供給配線ＬＶＢＬも、冗長メモリセルアレイ１０３６に含まれるビット線対スペアＢＬ，スペア／ＢＬにプリチャージ電位を供給する副ビット線電位供給配線ＬＶＢＬも、ともにヒューズ素子８０を介して主ビット線電位供給配線ＭＶＢＬと接続している。
【０１０１】
また、各ヒューズ素子８０には、並列に、信号ＴＭＳにより制御されるパストランジスタ８２が設けられている。
【０１０２】
したがって、ビット線対ＢＬ，／ＢＬに接続するメモリセルに不良が存在し、このビット線対ＢＬ，／ＢＬがビット線対スペアＢＬ，スペア／ＢＬに置換されている場合は、ビット線対ＢＬ，／ＢＬに対応するヒューズ素子８０がカットされ、スタンバイ時におけるリーク電流の発生が防止される。
【０１０３】
一方で、不良素子書込モードが指定され、信号ＴＭＳが活性状態（“Ｈ”レベル）となると、パストランジスタ８０が導通状態となるので、信号ＢＬＥＱの活性化に応じて、ビット線対ＢＬ，／ＢＬにもビット線対スペアＢＬ，スペア／ＢＬにも、主ビット線電位供給配線ＭＶＢＬを介して、プリチャージ電位発生回路１０５２からの電位が供給される。
【０１０４】
図４は、図１に示したプリチャージ電位発生回路１０５２の構成を示す回路図である。
【０１０５】
プリチャージ電位発生回路１０５２は、より詳しくは、信号ＴＭＳの活性化／非活性化に応じて３つのプリチャージ電位を発生し、中間電位Ｖｃｃ／２を生成するＶｃｃ／２発生回路２１００と、特殊書込レベル指定信号ＳＶＢＬに応じて、出力ノードＮＢに“Ｈ”レベルの電位（内部電源電位ＶｃｃＡ）または“Ｌ”レベルの電位（接地電位Ｖｓｓ）のいずれかの電位を出力する書込電位発生回路２３００と、Ｖｃｃ／２発生回路２１００の出力と書込電位発生回路２３００の出力とを受けて、不良素子書込モード指定信号ＴＭＳが不活性である期間はＶｃｃ／２発生回路２１００の出力を、不良素子書込モード指定信号ＴＭＳが活性である期間は書込電位発生回路２３００の出力をそれぞれ選択的に出力ノードＮＢに与える切換回路２２００とを含む。
【０１０６】
なお、以下では外部電源電位Ｖｃｃから電源回路１０５０が生成する内部電源電位を電位Ｖｃｃａと呼ぶことにする。
【０１０７】
Ｖｃｃ／２発生回路２１００は、ソースが内部電源電位ＶｃｃＡを受け、信号ＴＭＳの不活性化に応じて導通状態となるＰチャネルＭＯＳトランジスタ２１０２と、ＰチャネルＭＯＳトランジスタ２１０２のドレインとノードＮｎとの間に直列に接続される抵抗体２１０４およびＮチャネルＭＯＳトランジスタ２１０６と、ノードＮｎと接地電位との間に直列に接続される抵抗体２１０８およびＮチャネルＭＯＳトランジスタ２１１０とを含む。
【０１０８】
ＮチャネルＭＯＳトランジスタ２１０６とＮチャネルＭＯＳトランジスタ２１１０とは、それぞれ内部電源電位ＶｃｃＡから接地電位に向かう方向が順方向となるように、ダイオード接続されている。
【０１０９】
Ｖｃｃ／２発生回路２１００は、さらに、ＰチャネルＭＯＳトランジスタ２１０２のドレインとノードＮｐとの間に直列に接続されるＰチャネルＭＯＳトランジスタ２１１２および抵抗体２１１４と、ノードＮｐと接地電位との間に直列に接続されるＰチャネルＭＯＳトランジスタ２１１６および抵抗体２１１８とを含む。
【０１１０】
ＰチャネルＭＯＳトランジスタ２１１２とＰチャネルＭＯＳトランジスタ２１１６とは、それぞれ内部電源電位ＶｃｃＡから接地電位に向かう方向が順方向となるように、ダイオード接続されている。
【０１１１】
Ｖｃｃ／２発生回路２１００は、さらに、内部電源電位ＶｃｃＡと接地電位との間に直列にノードＮｃを介して接続されるＮチャネルＭＯＳトランジスタ２１２０およびＰチャネルＭＯＳトランジスタ２１２２を含む。
【０１１２】
ＮチャネルＭＯＳトランジスタ２１２０のゲートは、ＮチャネルＭＯＳトランジスタ２１０６のゲート電位を受け、ＰチャネルＭＯＳトランジスタ２１２２のゲートは、ＰチャネルＭＯＳトランジスタ２１１６のゲート電位を受ける。
【０１１３】
ここで、抵抗体２１０４と２１１０の抵抗値ならびに抵抗体２１１４と２１１８の抵抗値は、それぞれ等しくなるように設定されているものとする。
【０１１４】
また、ＮチャネルＭＯＳトランジスタ２１０６、２１１０および２１２０の特性ならびにＰチャネルＭＯＳトランジスタ２１１２、２１１６および２１２２の特性もそれぞれ等しくなるように設定されているものとする。
【０１１５】
したがって、ノードＮｎの電位レベルは、内部電源電位ＶｃｃＡの１／２となっており、言い換えると、ＮチャネルＭＯＳトランジスタ２１０６のゲート電位は、そのソースがこのノードＮｎの電位レベルとなるようにバイアスされていることになる。
【０１１６】
同様にして、ノードＮｐの電位レベルは、内部電源電位ＶｃｃＡの１／２となっており、言い換えると、ＰチャネルＭＯＳトランジスタ２１１６のゲート電位は、そのソースがこのノードＮｐの電位レベルとなるようにバイアスされていることになる。
【０１１７】
つまり、ＮチャネルＭＯＳトランジスタ２１２０のゲートおよびＰチャネルＭＯＳトランジスタ２１２２のゲートは、それらの接続点のノードＮｃの電位レベルが内部電源電位ＶｃｃＡの１／２となるようにバイアスされていることになる。したがって、ノードＮｃの電位レベルは、内部電源電位ＶｃｃＡの１／２に制御される。
【０１１８】
一方、書込電位発生回路２３００は、内部電源電位ＶｃｃＡと接地電位との間に直列にノードＮｗを介して接続されるＰチャネルＭＯＳトランジスタ２３０２およびＮチャネルＭＯＳトランジスタ２３０４と、信号ＳＶＢＬを受け、出力ノードがＰチャネルＭＯＳトランジスタ２３０２およびＮチャネルＭＯＳトランジスタ２３０４のゲートと接続するインバータ２３０６とを含む。
【０１１９】
さらに、切換回路２２００は、ノードＮｃとノードＮＢとの接続を信号ＴＭＳ不活性化（“Ｌ”レベルへの変化）に応じて導通状態とするトランスミッションゲート２３０２と、ノードＮｗとノードＮＢとの接続を信号ＴＭＳ活性化（“Ｈ”レベルへの変化）に応じて導通状態とするトランスミッションゲート２３０４と、信号ＴＭＳを受けて反転した信号をトランスミッションゲート２３０２および２３０４に与えるインバータ２３０６とを含む。
【０１２０】
図５は、図１に示したＤＲＡＭ１０００の動作を説明するタイミングチャートである。
【０１２１】
図５を参照して、時刻ｔ１において、外部列アドレスストローブ信号ＥＸＴ．／ＣＡＳおよび外部ライトイネーブル信号ＥＸＴ．／ＷＥが活性化（“Ｌ”レベルへの変化）をした後、時刻ｔ２において、外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳが活性化（“Ｌ”レベルへの変化）する。これにより、いわゆるＷＣＢＲ条件が指定され、不良素子書込モードがセットされる。
【０１２２】
これに応じて、時刻ｔ３においてテストモード指定信号ＴＭＳが活性化（“Ｈ”への変化）する。
【０１２３】
さらに、ＷＣＢＲ条件が指定された時刻ｔ２におけるアドレス信号値に応じて、後に説明するように不良素子書込モードにおいて書き込まれるデータのレベルが指定される。図５の例では、“Ｌ”レベルの書込が指定され、信号ＳＶＢＬのレベルは実線にて示すように時刻ｔ４において、“Ｌ”レベルとなる。
【０１２４】
時刻ｔ２において、ビット線イコライズ信号の活性化するのに応じて、Ｖｃｃ／２の電位レベルとなっていた主ビット線電位供給配線ＭＶＢＬの電位は、時刻ｔ４において、信号ＳＶＢＬに応じてプリチャージ電位発生回路１０５２から出力される“Ｌ”レベルとなる。
【０１２５】
一方、ヒューズカットされている副ビット線電位供給配線ＬＶＢＬの電位レベルも、信号ＴＭＳが活性となるのに応じてパストランジスタ８２が導通状態となるために、時刻ｔ４において“Ｌ”レベルとなる。
【０１２６】
不良素子書込モードが指定された後の時刻ｔ６において、外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳが活性化（“Ｌ”レベルへの変化）し、行アドレスが取り込まれる。
【０１２７】
時刻ｔ７において、上記行アドレスに応じて選択されたワード線ＷＬの電位レベルが活性化する。これにより、活性化したワード線に接続するすべてのメモリセルについて“Ｌ”レベルのデータが書き込まれる。
【０１２８】
時刻ｔ８において、選択されたワード線の電位レベルが不活性化する。
この時刻ｔ５〜時刻ｔ９までの期間、すなわち不良素子書込モード期間中は、センスアンプは活性化されない。
【０１２９】
続いて、時刻ｔ１０において、外部ライトイネーブル信号ＥＸＴ．／ＷＥが不活性のまま、外部列アドレスストローブ信号ＥＸＴ．／ＣＡＳが活性化（“Ｌ”レベルへの変化）をした後、時刻ｔ１１において外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳが活性化（“Ｌ”レベルへの変化）する。これにより、いわゆるＣＢＲ条件が指定され、不良素子書込モードが終了（リセット）される。
【０１３０】
図６および図７は、図１に示したクロック発生回路１０２２に含まれ、外部制御信号ＥＸＴ．／ＲＡＳ，ＥＸＴ．／ＣＡＳおよびＥＸＴ．／ＷＥならびにアドレス信号Ａ０，Ａ１により、信号ＴＭＳを活性とし、信号ＳＶＢＬを“Ｈ”レベルまたは“Ｌ”レベルとするモード設定回路の構成を示す回路図である。
【０１３１】
信号ＥＸＴ．／ＷＥは、データ書込を指定するライトイネーブル信号である。信号ＥＸＴ．／ＣＡＳは、コラムアドレスストローブ信号であり、メモリセルプレーン１０３２における列を選択する回路を活性状態とする。アドレス信号Ａ０，Ａ１は、外部から与えられるアドレス信号ビットの最下位ビットおよび最下位から２桁目のビットを表わす。
【０１３２】
モード設定回路回路は、信号ＥＸＴ．／ＷＥ，信号ＥＸＴ．／ＲＡＳ，信号ＥＸＴ．／ＣＡＳに応じて、内部制御信号φMSおよびφMRを活性状態とする第１の内部回路３０００と、信号φMSおよびφMRに応じて、不良素子書込モード指定信号ＴＭＳを活性状態とし、信号φMSおよびφMRならびに信号Ａ０およびＡ１に応じて、信号ＳＢＶＬのレベルを設定するする第２の内部回路４０００とを含む。
【０１３３】
第１の内部回路３０００は、信号ＥＸＴ．／ＷＥおよび信号ＥＸＴ．／ＣＡＳを受けるＮＯＲ回路３２１０と、ゲートに信号ＥＸＴ．／ＲＡＳを受け、ソースおよびドレインのいずれか一方がＮＯＲ回路３２１０の出力と接続するＮチャネルＭＯＳトランジスタ３２１６と、ＮチャネルＭＯＳトランジスタ３２１６のソースおよびドレインのうちの他方のノードＰの電位レベルを保持するラッチ回路３２１８と、ゲートに信号ＲＡＳを受け、ソースおよびドレインのいずれか一方がノードＰと接続し、他方が内部制御信号φMSを出力するノードＰ′と接続するＮチャネルＭＯＳトランジスタ３２２２と、ノードＰ′の接地電位との間に接続され、ゲートに信号ＥＸＴ．／ＲＡＳを受けるＮチャネルＭＯＳトランジスタ３２２６とを含む。
【０１３４】
第１の内部回路３０００は、さらに、信号ＥＸＴ．／ＷＥを受けるインバータ３２１２と、信号ＥＸＴ．／ＣＡＳおよびインバータ３２１２の出力を受けるＮＯＲ回路３２１４と、ゲートに信号ＥＸＴ．／ＲＡＳを受け、ソースおよびドレインのいずれか一方がＮＯＲ回路３２１４の出力と接続し、他方がノードＱと接続するＮチャネルＭＯＳトランジスタ３２２０と、ノードＱの電位レベルを保持するラッチ回路３２２４と、ゲートに信号ＲＡＳ（信号ＥＸＴ．／ＲＡＳの反転信号）を受け、ソースおよびドレインのいずれか一方がノードＱと接続し、他方が信号φMRを出力するノードＱ′と接続するＮチャネルＭＯＳトランジスタ３２２８と、ゲートに信号ＥＸＴ．／ＲＡＳを受け、ノードＱ′と接地電位との間に接続されるＮチャネルＭＯＳトランジスタ３２３０とを含む。
【０１３５】
図７を参照して、第２の内部回路４０００は、アドレス信号Ａ０および信号φMSを受けるＡＮＤ回路４２５０と、アドレス信号Ａ１と信号φMSとを受けるＡＮＤ回路４２５２と、ＡＮＤ回路４２５０の出力をセット信号として、ＡＮＤ回路４２５２の出力ををリセット信号として受け、信号ＳＶＢＬを出力するＳＲフリップフロップ回路４２５４と、信号φMSをセット信号として、信号φMRをリセット信号として受け、信号ＴＭＳを出力するＳＲフリップフロップ回路４２５６とを含む。
【０１３６】
次に、モードセレクト回路の動作について簡単に説明する。
図８は、モードセレクト回路の動作を説明するタイミングチャートである。
【０１３７】
時刻ｔ１において、信号ＥＸＴ．／ＣＡＳおよび信号ＥＸＴ．／ＷＥが“Ｈ”レベルから“Ｌ”レベルに立下がる。その後、時刻ｔ３において、信号ＥＸＴ．／ＲＡＳも“Ｌ”レベルに立下がる。すなわち、いわゆるＷＣＢＲ条件が設定され、この信号ＥＸＴ．／ＲＡＳが立下がる時点でのアドレス信号値に応じて、信号ＳＢＶＬのレベルが“Ｈ”レベルまたは“Ｌ”レベルのいずれかとされる。
【０１３８】
以下では、時刻ｔ３において、信号Ａ１が“Ｈ”レベルであるものとする。
時刻ｔ１から時刻ｔ３までの期間において、信号ＥＸＴ．／ＷＥおよび信号ＥＸＴ．／ＣＡＳがともに“Ｌ”レベルであることに応じて、ＮＯＲ回路３２１０の出力レベルが“Ｈ”レベルとなっている。時刻ｔ１〜時刻ｔ２の期間においては、信号ＥＸＴ．／ＲＡＳは“Ｈ”レベルであって、ＮチャネルＭＯＳトランジスタ３２１６は導通状態であるので、ノードＰの電位レベルも“Ｈ”レベルとなる。この電位レベルがラッチ回路３２１８により保持されることになる。
【０１３９】
一方で、ＮＯＲ回路３２１４の出力ノードと接続しているノードＱの電位レベルは“Ｌ”レベルであり、この電位レベルをラッチ回路３２２４が保持している。
【０１４０】
時刻ｔ１〜時刻ｔ２においては、ゲートに信号ＲＡＳ（信号ＥＸＴ．／ＲＡＳの反転信号）を受けるＮチャネルＭＯＳトランジスタ３２２２および３２２８はともに非導通状態であり、信号ＥＸＴ．／ＲＡＳをゲートに受けるＮチャネルＭＯＳトランジスタ３２２６および３２３０はともに導通状態である。したがって、ノードＰ′およびＱ′の電位レベルは、ともに“Ｌ”レベルであって、信号φMSおよび信号φMRは、ともに“Ｌ”レベルである。
【０１４１】
時刻ｔ２において、信号ＥＸＴ．／ＲＡＳが“Ｈ”レベルから“Ｌ”レベルに立下がると、ＮチャネルＭＯＳトランジスタ３２１６、３２２０、３２２６および３２３０は、すべて非導通状態となる。これに対して、ゲートに信号ＲＡＳを受けるＮチャネルＭＯＳトランジスタ３２２２および３２２８は、ともに導通状態となるので、時刻ｔ３において、ノードＰ′の電位レベルは“Ｈ”レベルに立上がり、ノードＱ′の電位レベルは“Ｌ”レベルを維持する。
【０１４２】
すなわち、図８に示したように、時刻ｔ２において、信号φMSが“Ｈ”レベルに変化する。
【０１４３】
これに応じて、ＳＲフリップフロップ回路４２５６の出力、すなわち、信号ＴＭＳのレベルが“Ｈ”レベルにセットされる。
【０１４４】
次に、図７を参照して、時刻ｔ２においては、アドレス信号ビットＡ１が“Ｈ”レベルであるため、ＡＮＤ回路４２５２の入力信号のφMSおよび信号Ａ１がともに“Ｈ”レベルとなることになり、ＡＮＤ回路４２５２の出力レベルが“Ｈ”レベルに変化する。したがって、ＳＲフリップフロップ回路４２５４の出力レベルが“Ｌ”レベルにリセットされる。
【０１４５】
これに対して、アドレス信号ビットＡ０は“Ｌ”レベルであるため、ＡＮＤ回路４２５０の出力レベルは、“Ｌ”レベルを維持する。
【０１４６】
以上の動作により、信号ＳＶＢＬが“Ｌ”レベルにセットされることになる。
時刻ｔ４において、信号ＥＸＴ．／ＲＡＳが“Ｈ”レベルとなることに応じて、ＮチャネルＭＯＳトランジスタ３２２６および３２３０がともに導通状態となったノードＰ′およびＱ′の電位レベル、すなわち信号φMSおよび信号φMRのレベルがともに“Ｌ”レベルとなる。
【０１４７】
以上の動作によって、不良素子書込モードのセットサイクルが完了する。
次に、不良素子書込モードをリセットするリセットサイクルの動作について説明する。
【０１４８】
リセットサイクルにおいては、時刻ｔ５において、信号ＥＸＴ．／ＣＡＳが“Ｌ”レベルに立下がり、それに続いて時刻ｔ６において、信号ＥＸＴ．／ＲＡＳが“Ｌ”レベルに立下がる。すなわち、いわゆるＣＢＲ条件が設定される。
【０１４９】
時刻ｔ５〜時刻ｔ６においては、ＮＯＲ回路３２１４の出力ノードの電位レベルが“Ｈ”レベルとなり、ＮＯＲ回路３２１０の出力ノードは、“Ｌ”レベルを維持する。
【０１５０】
セットサイクルにおけるのと同様に、この期間（時刻ｔ５〜時刻ｔ６）におけるＮＯＲ回路３２１０および３２１４のそれぞれの出力ノードの電位レベルに応じて、時刻ｔ６における信号ＥＸＴ．／ＲＡＳの立下がりエッジにおいて、信号φMSおよび信号φMRが出力される。
【０１５１】
すなわち、時刻ｔ６において、信号φMSは“Ｌ”レベルを維持し、信号φMRは、“Ｈ”レベルに立上がる。これに応じて、ＳＲフリップフロップ回路４２５６の出力レベルはリセットされ、時刻ｔ７において、信号ＴＭＳは“Ｌ”レベルとなる。
【０１５２】
時刻ｔ８において、信号ＥＸＴ．／ＲＡＳおよびＥＸＴ．／ＣＡＳがともに“Ｈ”レベルに復帰するのに応じて、信号φMRも“Ｌ”レベルに復帰する。
【０１５３】
以上の説明においては、書込データが“Ｌ”レベル、すなわち信号ＳＶＢＬが“Ｌ”レベルとなる場合のモードセレクト回路の動作について述べた。
【０１５４】
時刻ｔ２において、アドレス信号ビットＡ０を“Ｈ”レベルに、信号Ａ１を“Ｌ”レベルとすれば、全く同様にして、モードセレクト回路は、書込データが“Ｈ”レベル、すなわち信号ＳＶＢＬが“Ｈ”レベルとなる場合の動作を行なうことになる。
【０１５５】
以上のような構成とすることで、実施の形態１のＤＲＡＭ１０００においては、不良素子書込モードが指定されている期間において、行アドレス信号に従って、メモリセルアレイのうちのワード線を選択し、メモリセルアレイに含まれるメモリセル列であるか冗長メモリセルアレイに含まれるメモリセル列であるかにかかわりなく、プリチャージ電位発生回路１０５２からビット線を介して供給される“Ｌ”レベルまたは“Ｈ”レベルのデータを、選択されたワード線に接続するメモリセルに同時に書き込むことが可能である。
【０１５６】
［実施の形態１の第１の変形例］
図９は、図１に示したＤＲＡＭ１０００の構成のうち、１つのメモリセル列の他の構成を詳細に示す一部省略した回路ブロック図であり、図２と対比される図である。
【０１５７】
図２に示した構成と異なる点は、パストランジスタ８２がＮチャネルＭＯＳトランジスタではなく、ＰチャネルＭＯＳトランジスタとなっている点である。
【０１５８】
その他の点は図２に示した構成と同等であるので、同一部分には同一符号を付して、その説明は繰り返さない。
【０１５９】
したがって、図２に示した構成に比べて、プリチャージ電位発生回路１０５２からビット線を介して供給される“Ｈ”レベルのデータを、選択されたワード線に接続するメモリセルに同時に書き込む際に、パストランジスタのしきい値電圧だけ書込データの電位レベルが低下することを防止することが可能である。
【０１６０】
［実施の形態１の第２の変形例］
図１０は、図１に示したＤＲＡＭ１０００の構成のうち、１つのメモリセル列のさらに他の構成を詳細に示す一部省略した回路ブロック図であり、図２と対比される図である。
【０１６１】
図２に示した構成と異なる点は、パストランジスタ８２がＮチャネルＭＯＳトランジスタではなく、信号ＴＭＳおよびインバータ８６により信号ＴＭＳを反転した信号により制御されるトランスミッションゲートとなっている点である。
【０１６２】
トランスミッションゲート８３は、主ビット線電位供給配線ＭＶＢＬと、副ビット線電位供給配線ＭＶＢＬとの間に並列に接続され、ゲートに信号ＴＭＳとインバータ８６の出力をそれぞれゲートに受けるＮチャネルＭＯＳトランジスタ８３ａとＰチャネルＭＯＳトランジスタ８３ｂとを含む。
【０１６３】
その他の点は図２に示した構成と同等であるので、同一部分には同一符号を付して、その説明は繰り返さない。
【０１６４】
したがって、図２に示した構成に比べて、プリチャージ電位発生回路１０５２からビット線を介して供給される“Ｈ”レベルおよび“Ｌ”レベルのデータのいずれについても、選択されたワード線に接続するメモリセルに同時に書き込む際に、パストランジスタのしきい値電圧だけ“Ｈ”レベルの書込データの電位レベルが低下すること、または“Ｌ”レベルの書込データの電位レベルが上昇することを防止することが可能である。
【０１６５】
［実施の形態２］
図１１は、本発明の実施の形態２のＤＲＡＭ５０００の構成を示すブロック図であり、従来のＤＲＡＭの構成を示す図１７と対比される図である。
【０１６６】
図１７示した構成と異なる点は、以下の点である。
第１には、メモリセル列ブロックごとに、主ビット線電位供給配線ＭＶＢＬと副ビット線電位供給配線ＬＶＢＬとの接続を接続状態または遮断状態のいずれかに設定可能なヒューズ素子８０に並列にＮチャネルＭＯＳトランジスタのパストランジスタ８２が設けられる構成となっている点である。
【０１６７】
パストランジスタ８２は、実施の形態１のＤＲＡＭ１０００と同様にして、不良素子書込モードが指定されている期間中は、不良素子書込モード指定信号ＴＭＳに制御されて導通状態となる。
【０１６８】
第２には、実施の形態１のＤＲＡＭ１０００と同様にして、クロック発生回路１０２２中に、外部制御信号ＥＸＴ．／ＷＥ，信号ＥＸＴ．／ＲＡＳ，信号ＥＸＴ．／ＣＡＳの組合せに応じて、不良素子書込モード指定信号ＴＭＳを活性状態とし、かつ外部制御信号ＥＸＴ．／ＷＥ，信号ＥＸＴ．／ＲＡＳ，信号ＥＸＴ．／ＣＡＳならびに信号Ａ０およびＡ１に応じて、信号ＳＢＶＬのレベルを設定するモード設定回路を含む構成となっていることである。
【０１６９】
第３には、、実施の形態１のＤＲＡＭ１０００と同様にして、信号ＴＭＳが活性である期間中は、プリチャージ電位発生回路１０５２は、信号ＳＶＢＬのレベルに応じて、“Ｈ”レベルの電位または“Ｌ”レベルの電位を供給する構成となっている点である。
【０１７０】
第４には、スペアメモリセル列６１０４の副ビット線電位供給配線に対応しても、ヒューズ素子８０およびパストランジスタ８２が設けられる構成となっている点である。
【０１７１】
その他の点は図２に示した構成と同等であるので、同一部分には同一符号を付して、その説明は繰り返さない。
【０１７２】
したがって、実施の形態２のＤＲＡＭ５０００の構成では、メモリセル列のブロックを単位としてに、メモリセルアレイ中のメモリセル列が、冗長メモリセルアレイ中のメモリセル列と置換される場合でも、不良素子書込モードが指定されている期間において、行アドレス信号に従って、メモリセルアレイのうちのワード線を選択し、メモリセルアレイに含まれるメモリセル列であるか冗長メモリセルアレイに含まれるメモリセル列であるかにかかわりなく、プリチャージ電位発生回路１０５２からビット線を介して供給される“Ｌ”レベルまたは“Ｈ”レベルのデータを選択されたワード線に接続するメモリセルに同時に書き込むことが可能である。
【０１７３】
なお、図１１の構成では、パストランジスタ８２がＮチャネルＭＯＳトランジスタとしたが、本発明はこのような構成に限定されない。
【０１７４】
パストランジスタ８２をＰチャネルＭＯＳトランジスタとすることで、プリチャージ電位発生回路１０５２からビット線を介して供給される“Ｈ”レベルのデータを、選択されたワード線に接続するメモリセルに同時に書き込む際に、パストランジスタのしきい値電圧だけ書込データの電位レベルが低下することを防止することが可能である。
【０１７５】
さらに、パストランジスタ８２をトランスミッションゲートとすることで、プリチャージ電位発生回路１０５２からビット線を介して供給される“Ｈ”レベルおよび“Ｌ”レベルのデータのいずれについても、選択されたワード線に接続するメモリセルに同時に書き込む際に、パストランジスタのしきい値電圧だけ“Ｈ”レベルの書込データの電位レベルが低下すること、または“Ｌ”レベルの書込データの電位レベルが上昇することを防止することが可能である。
【０１７６】
【発明の効果】
請求項１記載の半導体記憶装置は、不良素子書込モードが指定されている期間において、行アドレス信号に従ってメモリセルアレイのうちのワード線を選択し、メモリセルアレイに含まれるメモリセルであるか冗長メモリセルアレイに含まれるメモリセルであるかにかかわりなく、内部電位発生手段からビット線を介して供給される第１または第２の論理レベルを、選択されたワード線に対応するメモリセルに同時に書き込むことが可能である。
【０１７７】
請求項２記載の半導体記憶装置は、外部制御信号に応じて不良素子書込モードが指定されている期間中は、内部電位発生手段は、第１または第２の論理レベルを選択的に出力し、不良素子書込モードが指定されていない期間中は、中間電位を出力する。このため、ビット線に対するプリチャージ電位発生と第１または第２の論理レベルの発生とを同一の回路で実現でき、請求項１記載の半導体記憶装置の効果に加えて、回路面積の増大を抑制することが可能である。
【０１７８】
請求項３記載の半導体記憶装置は、第２のスイッチ手段が、トランスミッションゲートを含むので、第１の論理レベルの書込を行なう場合でも、第２の論理レベルの書込を行なう場合でも、トランジスタしきい値による電圧ロスを抑制することが可能である。
【０１７９】
請求項４記載の半導体記憶装置は、不良素子書込モードが指定されている期間において、行アドレス信号に従ってメモリセルアレイのうちのワード線を選択し、メモリセルアレイに含まれるメモリセルであるか冗長メモリセルアレイに含まれるメモリセルであるかにかかわりなく、内部電位発生手段からビット線を介して供給される第１または第２の論理レベルを、選択されたワード線に対応するメモリセルに同時に書き込むことが可能である。
【０１８０】
請求項５記載の半導体記憶装置は、外部制御信号に応じて不良素子書込モードが指定されている期間中は、内部電位発生手段は、第１または第２の論理レベルを選択的に出力し、不良素子書込モードが指定されていない期間中は、中間電位を出力する。このため、ビット線に対するプリチャージ電位発生と第１または第２の論理レベルの発生とを同一の回路で実現でき、請求項４記載の半導体記憶装置の効果に加えて、回路面積の増大を抑制することが可能である。
【０１８１】
請求項６記載の半導体記憶装置は、第２のスイッチ手段が、トランスミッションゲートを含むので、第１の論理レベルの書込を行なう場合でも、第２の論理レベルの書込を行なう場合でも、トランジスタしきい値による電圧ロスを抑制することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＤＲＡＭ１０００の構成を示す概略ブロック図である。
【図２】１つのメモリセル列の構成を詳細に示す一部省略した回路ブロック図である。
【図３】メモリマット１０３２の一部を抽出して示す要部回路図である。
【図４】プリチャージ電位発生回路１０５２の構成を示す回路図である。
【図５】ＤＲＡＭ１０００の動作を説明するタイミングチャートである。
【図６】モード設定回路の第１の内部回路の構成を示す回路図である。
【図７】モード設定回路の第２の内部回路の構成を示す回路図である。
【図８】モード設定回路の動作を説明するためのタイミングチャートである。
【図９】１つのメモリセル列の他の変形例の構成を詳細に示す一部省略した回路ブロック図である。
【図１０】１つのメモリセル列のさらに他の変形例の構成を詳細に示す一部省略した回路ブロック図である。
【図１１】本発明の実施の形態２のＤＲＡＭ５０００の構成を示す概略ブロック図である。
【図１２】第１の従来例のＤＲＡＭの構成を示す概略ブロック図である。
【図１３】第１の従来例のＤＲＡＭの動作を説明するためのタイミングチャートである。
【図１４】第１の従来例のＤＲＡＭの構成を一部抽出して示す概略ブロック図である。
【図１５】第１の従来例のＤＲＡＭの１つのメモリセル列の構成を詳細に示す一部省略した回路ブロック図である。
【図１６】第１の従来例のＤＲＡＭの断面構成を示す断面図である。
【図１７】第２の従来例のＤＲＡＭの構成を示す概略ブロック図である。
【図１８】第２の従来例のＤＲＡＭの動作を説明するためのタイミングチャートである。
【符号の説明】
１０００  ＤＲＡＭ、１００２，１００４，１００６  外部制御信号入力端子、１００８  アドレス信号入力端子、１０１６  データ入出力端子、１０１８接地端子、１０２０  電源端子、１０２２  クロック発生回路、１０２４  行及び列アドレスバッファ、１０２６  行デコーダ、１０２８  列デコーダ、１０３０冗長列デコーダ、１０３２  メモリマット、１０３４  メモリセルアレイ、１０３６  冗長メモリセルアレイ、１０３８  センスアンプ＋入出力制御回路、１０４０  データ入力バッファ、１０４２  データ出力バッファ、１０５０  電源回路、１０５２  プリチャージ電位発生回路、２１００  Ｖｃｃ／２  発生回路、２２００  切換回路、２３００  書込電位発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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