(57)【要約】【課題】一つの実施形態は、ＥＳＤサージの放電中に内部回路に高電圧が印加される事態を回避できる静電気保護回路を提供することを目的とする。【解決手段】一つの実施形態によれば、静電気保護回路は第１の電源ラインと、第２の電源ラインを有する。前記第１の電源ラインと前記第２の電源ライン間に接続され、前記第１の電源ラインと前記第２の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路を有する。前記第１の電源ラインと前記第２の電源ラインの間に主電流路が接続され、前記トリガ信号によりオン／オフが制御されるシャント素子を有する。前記第１の電源ラインと前記第２の電源ライン間に接続され、前記第１の電源ラインと前記第２の電源ライン間の電圧が予め設定した電圧を超えた時に前記シャント素子の抵抗値を減少させる制御信号を前記シャント素子に供給する制御回路を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源ラインと第２の電源ライン間に接続され、前記第１の電源ラインと前記第２の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路と、
前記第１の電源ラインと前記第２の電源ラインの間に主電流路が接続され、前記トリガ信号により制御されるシャント素子と、
前記第１の電源ラインと前記第２の電源ライン間に接続され、前記第１の電源ラインと前記第２の電源ライン間の電圧が所定の電圧を超えた時に前記シャント素子に流れる電流を増加させる制御信号を前記シャント素子に供給する制御回路と、
を備える静電気保護回路。
【請求項２】
前記制御回路は、前記シャント素子に電流が流れている際に、前記所定の電圧を超えた時に更に前記シャント素子の電流を増加させることを特徴とする請求項１に記載の静電気保護回路。
【請求項３】
前記第１の電源ライン及び前記第２の電源ラインに接続された内部回路を更に備え、
前記制御回路は、前記シャント素子が前記第１の電源ラインと前記第２の電源ラインに接続される位置よりも前記内部回路に近い位置で前記第１の電源ラインと前記第２の電源ラインに接続されることを特徴とする請求項１または２に記載の静電気保護回路。
【請求項４】
第１の電源ラインと第２の電源ライン間に接続され、前記第１の電源ラインと前記第２の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路と、
前記第１の電源ラインと前記第２の電源ラインの間に主電流路が接続され、前記トリガ信号がゲートに供給される第１のＭＯＳトランジスタと、
前記第１の電源ラインと前記第２の電源ライン間に接続された制御回路と、を備え、
前記制御回路は、
前記第１の電源ラインと前記第２の電源ライン間に直列接続された抵抗及びダイオードと、
ゲートが前記抵抗及び前記ダイオードの接続点に接続され、ソース・ドレイン路が前記接続点と異なる前記抵抗又は前記ダイオードの一端と前記第１のＭＯＳトランジスタのゲート間に接続された第２のＭＯＳトランジスタと、を有することを特徴とする静電気保護回路。
【請求項５】
前記第１の電源ライン及び前記第２の電源ラインに接続された内部回路を更に備え、
前記制御回路は、前記第１のＭＯＳトランジスタが前記第１の電源ラインと前記第２の電源ラインに接続される位置よりも前記内部回路に近い位置で前記第１の電源ラインと前記第２の電源ラインに接続されることを特徴とする請求項４に記載の静電気保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、静電気保護回路に関する。
【背景技術】
【０００２】
従来、ＥＳＤ  (Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤは、帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
【０００３】
静電気保護回路の代表例に、ＲＣＴ（ＲＣ  Ｔｒｉｇｇｅｒｅｄ）ＭＯＳ回路がある。電源端子間に抵抗とコンデンサの直列回路からなるトリガ回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のシャントトランジスタを駆動する構成となっている。放電用のシャントトランジスタがオンすることによってＥＳＤサージの放電電流が電源ラインを流れ、電源ラインの抵抗によって生じる電圧により内部回路に高電圧が印加される可能性がある。ＥＳＤサージの放電により内部回路に高電圧が印加されることによって、内部回路が破壊される事態を回避することが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３３４４４３号公報
【特許文献２】特開２０１１−１００９０７号公報
【特許文献３】特開２０００−３３２２０７号公報
【特許文献４】特開２０１４−２６９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、内部回路の破壊を抑制する静電気保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、静電気保護回路は第１の電源ラインと、第２の電源ラインを有する。前記第１の電源ラインと前記第２の電源ライン間に接続され、前記第１の電源ラインと前記第２の電源ライン間の電源電圧の変動に応答してトリガ信号を出力するトリガ回路を有する。前記第１の電源ラインと前記第２の電源ラインの間に主電流路が接続され、前記トリガ信号によりオン／オフが制御されるシャント素子を有する。前記第１の電源ラインと前記第２の電源ライン間に接続され、前記第１の電源ラインと前記第２の電源ライン間の電圧が予め設定した電圧を超えた時に前記シャント素子に流れる電流を増加させる制御信号を前記シャント素子に供給する制御回路を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は第1の実施形態の静電気保護回路を示す図である。
【図２】図２は第２の実施形態の静電気保護回路を示す図である。
【図３】図３は第３の実施形態の静電気保護回路を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、例えば半導体チップ１０に設けられる。本実施形態の静電気保護回路は、第１の電源端子２０に接続される第１の電源ライン２４を有する。第１の電源端子２０には、定常状態において、例えば高電位側の電源電圧ＶＣＣが印加される。第２の電源端子２２に接続される第２の電源ライン２６を有する。第２の電源端子２２には、定常状態において、例えば低電位側の接地電位ＶＳＳが印加される。
【００１０】
本実施形態の静電気保護回路は、コンタクト部１００において第１の電源ライン２４に接続され、コンタクト部１０１において第２の電源ライン２６に接続されるトリガ回路３０を有する。トリガ回路３０は、例えば、半導体チップ１０に形成された絶縁膜（図示せず）に設けられたビア（ＶＩＡ）（図示せず）を介して、コンタクト部１００とコンタクト部１０１において、第１の電源ライン２４と第２の電源ライン２６に接続される。第１の電源ライン２４、第２の電源ライン２６、及び、信号入出力ライン２３と各回路、あるいは、回路素子とは同様な構成で接続される。トリガ回路３０は、第１の電源ライン２４と第２の電源ライン２６の間に生じる電圧に応答してトリガ信号を出力する。
【００１１】
本実施形態の静電気保護回路は、第１の電源ライン２４と第２の電源ライン２６の間に接続されるシャント回路３２を有する。シャント回路３２には、トリガ回路３０からのトリガ信号が供給される。シャント回路３２は、例えば、主電流路であるソース・ドレイン路が第１の電源ライン２４と第２の電源ライン２６の間に接続されるＭＯＳトランジスタで構成されるシャント素子（図示せず）を有する。
【００１２】
本実施形態の静電気保護回路は、第１の電源ライン２４と第２の電源ライン２６との間に接続される過電圧検出回路３４を有する。過電圧検出回路３４は、第１の電源ライン２４にコンタクト部１２０で接続され、第２の電源ライン２６にコンタクト部１２１で接続される。過電圧検出回路３４は、第１の電源ライン２４のコンタクト部１２０と第２の電源ライン２６のコンタクト部１２１との間の電圧が予め定めた閾値電圧を超えると制御信号をシャント回路３２に供給する。過電圧検出回路３４が供給する制御信号は、シャント回路３２を構成するシャント素子（図示せず）に流れる電流を増やし、シャント素子の導電度を上げて抵抗値を下げる様に作用する。
【００１３】
内部回路３６が、第１の電源ライン２４にコンタクト部１３０で接続され、第２の電源ライン２６にコンタクト部１３１で接続される。
【００１４】
内部回路３６には、入出力端子２１に接続される信号入出力ライン２３と信号線１５１を介して入力信号が供給され、また、入出力端子２１を介して内部回路３６からの出力信号が出力される。
【００１５】
ＥＳＤ保護ダイオード４０のカソードが第１の電源ライン２４にコンタクト部１４０で接続され、アノードが信号入出力ライン２３にコンタクト部１５０で接続される。同様に、ＥＳＤ保護ダイオード４１のカソードが信号入出力ライン２３にコンタクト部１５０で接続され、アノードが第２の電源ライン２６にコンタクト部１４１で接続される。
【００１６】
第１の電源ライン２４に、第２の電源ライン２６に対して正のＥＳＤサージが印加されるとトリガ回路３０が応答してトリガ信号をシャント回路３２に供給する。シャント回路３２は、トリガ回路３０からのトリガ信号に応答してオン状態となる。これにより、第１の電源ライン２４と第２の電源ライン２６との間にＥＳＤサージの放電路が形成される。第１の電源ライン２４に、第２の電源ライン２６に対して負のＥＳＤサージが印加された場合には、ＥＳＤ保護ダイオード（４０、４１）によるＥＳＤサージの放電路が形成される。
【００１７】
入出力端子２１に、第２の電源ライン２６に対して正のＥＳＤサージが印加されると第１の電源ライン２４と第２の電源ライン２６の間に接続されたトリガ回路３０が応答し、トリガ信号をシャント回路３２に供給する。トリガ信号に応答してシャント回路３２がオンとなり、第１の電源ライン２４と第２の電源ライン２６との間にＥＳＤサージの放電路が形成される。
【００１８】
シャント回路３２がオンすることにより第１の電源ライン２４と第２の電源ライン２６にＥＳＤサージの放電電流が流れ、この放電電流によりそれぞれの電源ライン（２４、２６）の抵抗（２７、２８）（以降、配線抵抗という）に電圧降下が生じる。過電圧検出回路３４をシャント回路３２が各電源ライン（２４、２６）に接続されるコンタクト部（１１０、１１１）よりも入出力端子２１に近いコンタクト部（１２０、１２１）で各電源ライン（２４、２６）に接続することにより、電源ライン（２４、２６）を流れる放電電流によって配線抵抗（２７、２８）に生じる電圧降下による電圧上昇分を過電圧検出回路３４の検出電圧に反映させて検出することが出来る。配線抵抗は、第１の電源ライン２４と第２の電源ライン２６の全体に亘って一様に存在するが、説明の便宜上、コンタクト部１１０とコンタクト部１２０の間の配線抵抗２７、及び、コンタクト部１１１とコンタクト部１２１の間の配線抵抗２８のみを表示している。
【００１９】
例えば、入出力端子２１からシャント回路３２を介して放電されるＥＳＤサージの放電電流によって配線抵抗２７に生じる電圧降下は、シャント回路３２が接続されるコンタクト部１１０における電圧に対して内部回路３６が接続されるコンタクト部（１３０、１３１）における電圧を上昇させる。同様に、過電圧検出回路３４側の電圧も上昇する為、シャント回路３２がＥＳＤサージを放電することによって内部回路３６に印加される電圧の上昇は過電圧検出回路３４によって検出することが出来る。シャント回路３２がＥＳＤサージを放電することによって生じる内部回路３６への過電圧の印加を過電圧検出回路３４によって検出し、シャント回路３２を制御して第１の電源ライン２４と第２の電源ライン２６間の電圧を低下させる制御を行うことにより内部回路３６に過電圧が印加される状態を回避することが出来る。過電圧検出回路３４が閾値を超える電圧を検出した時にシャント回路３２のシャント素子（図示せず）の導電度を高めて電流を増やし、シャント素子の抵抗値を下げて電源ライン（２４、２６）の間の電圧を下げる制御を行うことにより、内部回路３６に印加される電圧を下げることが出来る。これにより、内部回路３６を過電圧による破壊から保護することが可能となる。
【００２０】
本実施形態によれば、第１の電源ライン２４と第２の電源ライン２６の間に接続され、第１の電源ライン２４と第２の電源ライン２６の間の電圧が予め定めた閾値電圧を超えた時に制御信号を出力してシャント回路３２を構成するシャント素子に流れる電流を増やして導電度を上げることによりシャント素子の抵抗値を下げ、電源ライン（２４、２６）の間の電圧を下げる制御を行うことにより、内部回路３６に印加される電圧を下げることが出来る。かかる制御により内部回路３６に印加される電圧を下げることが出来る為、ＥＳＤサージの放電中に内部回路３６に対して過電圧が印加される事態を回避することが出来る。
【００２１】
（第２の実施形態）
図２は第２の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路においては、第１の電源ライン２４と第２の電源ライン２６との間に接続されるトリガ回路３０は、コンデンサ３００と抵抗３０１のＣＲ直列回路を有する。コンデンサ３００と抵抗３０１の共通接続端３０２から、トリガ信号が出力される。
【００２２】
トリガ回路３０のトリガ信号はバッファ回路６０を介してシャント回路３２を構成するＮＭＯＳトランジスタ３２０のゲートに接続される。バッファ回路６０は、２段のインバータ（６１、６２）の直列接続を有する。各インバータ（６１、６２）は、例えば、ＣＭＯＳインバータで構成される。トリガ回路３０のトリガ信号をバッファ回路６０で波形整形、並びに、増幅して駆動能力を高めてＮＭＯＳトランジスタ３２０のゲートに供給する構成とすることにより、ＮＭＯＳトランジスタ３２０の電流容量を大きくすることができる。これにより、ＥＳＤサージに対する放電能力を高めることができる。
【００２３】
シャント回路３２を構成するＮＭＯＳトランジスタ３２０のソースは第２の電源ライン２６にコンタクト部１１１で接続され、ドレインは第１の電源ライン２４にコンタクト部１１０で接続される。ＮＭＯＳトランジスタ３２０のゲートには、抵抗５０の一端が接続され、抵抗５０の他端は第２の電源ライン２６にコンタクト部５１で接続される。抵抗５０は、ＮＭＯＳトランジスタ３２０のゲートのバイアス点を設定する為に用いられる。
【００２４】
本実施形態の過電圧検出回路３４は、第１の電源ライン２４にコンタクト部１２０で接続され、第２の電源ライン２６にコンタクト部１２１で接続される。過電圧検出回路３４は、抵抗３４０とダイオード３４１の直列回路を有する。ダイオード３４１のカソードが抵抗３４０の一端に接続され、アノードが第２の電源ライン２６に接続されている。すなわち、ダイオード３４１は、定常状態において第１の電源端子２０に供給される電源電圧ＶＣＣと第２の電源端子２２に印加される接地電位ＶＳＳによって逆バイアスされる。
【００２５】
過電圧検出回路３４は、ＰＭＯＳトランジスタ３４３を有する。ＰＭＯＳトランジスタ３４３のゲートは、抵抗３４０とダイオード３４１の共通接続端３４２に接続される。ＰＭＯＳトランジスタ３４３のソースは、第１の電源ライン２４にコンタクト部１２０で接続され、ドレインはＮＭＯＳトランジスタ３２０のゲートに接続される。
【００２６】
第１の電源ライン２４に、第２の電源ライン２６に対して正のＥＳＤサージが印加されるとトリガ回路３０が応答してトリガ信号を出力する。トリガ信号は、バッファ回路６０を介してＮＭＯＳトランジスタ３２０のゲートに供給され、ＮＭＯＳトランジスタ３２０がオンする。これにより、第１の電源ライン２４と第２の電源ライン２６の間にＥＳＤサージの放電路が形成される。第１の電源ライン２４に、第２の電源ライン２６に対して負のＥＳＤサージが印加されると、ＥＳＤ保護ダイオード（４０、４１）を介するＥＳＤサージの放電路が形成される。
【００２７】
入出力端子２１に、第２の電源ライン２６に対して正のＥＳＤサージが印加されると、トリガ回路３０が応答して、シャント回路３２のＮＭＯＳトランジスタ３２０がオンとなり、第１の電源ライン２４と第２の電源ライン２６間にＥＳＤサージの放電路が形成される。コンタクト部１２０とコンタクト部１２１間の電圧が過電圧検出回路３４のダイオード３４１の降伏電圧を超えるとダイオード３４１がオンする。例えば、ＥＳＤサージの放電電流により第１の電源ライン２４の配線抵抗２７によって生じる電圧降下が上昇して第１の電源ライン２４と第２の電源ライン２６の間の電圧が過電圧検出回路３４のダイオード３４１の降伏電圧を超えるとダイオード３４１がオンとなる。
【００２８】
ダイオード３４１がオンすることにより抵抗３４０に生じる電圧降下がＰＭＯＳトランジスタ３４３の閾値電圧を超えるとＰＭＯＳトランジスタ３４３がオンする。ＰＭＯＳトランジスタ３４３がオンすると、ＮＭＯＳトランジスタ３２０のゲートの電位を上昇させる。これにより、ＮＭＯＳトランジスタ３２０のドレイン電流が増加し、ＮＭＯＳトランジスタ３２０のソース・ドレイン間の抵抗は低下し、第１の電源ライン２４と第２の電源ライン２６の間の電圧が低下する。すなわち、過電圧検出回路３４が応答することにより第１の電源ライン２４と第２の電源ライン２６との間の電圧が下がり、内部回路３６に対して過電圧が印加される事態を回避することが出来る。
【００２９】
過電圧検出回路３４が応答する閾値電圧は、内部回路３６の耐圧よりも低い電圧に設定する。内部回路３６を過電圧の印加による破壊から保護する為である。例えば、絶対最大定格電圧よりも低い電圧に設定することが出来る。
【００３０】
本実施形態においては、抵抗３４０に直列に接続されるダイオード３４１の降伏電圧によって過電圧検出回路３４が応答する閾値を設定することが出来る。尚、ＮＭＯＳトランジスタ３２０のゲートと第２の電源ライン２６との間に接続された抵抗５０は、ＰＭＯＳトランジスタ３４３がオンした時に、ＮＭＯＳトランジスタ３２０のゲートの電位を設定する。すなわち、ＰＭＯＳトランジスタ３４３がオンした時に、第１の電源ライン２４と第２の電源ライン２６の間の電圧がＰＭＯＳトランジスタ３４３のオン抵抗と抵抗５０によって分圧されてＮＭＯＳトランジスタ３２０のゲートに印加される。従って、抵抗５０の値を適宜設定することによって、ＰＭＯＳトランジスタ３４３がオンした時のＮＭＯＳトランジスタ３２０のバイアス点を調整することが出来る。これにより、ＮＭＯＳトランジスタ３２０に過大な電流が流れないバイアスとすることが出来る。尚、ダイオード３４１はツェナーダイオードで構成することが出来る。
【００３１】
（第３の実施形態）
図３は第３の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態の静電気保護回路においては、過電圧検出回路３４は、第１の電源ライン２４と第２の電源ライン２６との間に直列に接続される抵抗３４０と３段のダイオード（３５０、３５１、３５２）の直列回路を有する。３段のダイオード（３５０、３５１、３５２）は、定常状態において、第１の電源端子２０に電源電圧ＶＣＣが印加され、第２の電源端子２２に接地電位ＶＳＳが印加された状態では順バイアスされる様に接続されている。
【００３２】
本実施形態においては、例えば、過電圧検出回路３４を構成する３段のダイオード（３５０、３５１、３５２）が、過電圧検出回路３４が動作する閾値電圧を決める。すなわち、第１の電源ライン２４と第２の電源ライン２６間の電圧が、３段のダイオード（３５０、３５１、３５２）の降伏電圧を超えて上昇すると３段のダイオード（３５０、３５１、３５２）がオンする。３段のダイオード（３５０、３５１、３５２）がオンすることにより抵抗３４０に生じる電圧降下がＰＭＯＳトランジスタ３４３の閾値電圧を超えるとＰＭＯＳトランジスタ３４３がオンして、ＮＭＯＳトランジスタ３２０のゲート電位を上昇させる。ＮＭＯＳトランジスタ３２０のゲート電位を高めることによりＮＭＯＳトランジスタ３２０の導電度を高め、ドレイン電流を増加させる制御を行う。これにより、ＮＭＯＳトランジスタ３２０のソース・ドレイン間の抵抗が低下して第１の電源ライン２４と第２の電源ライン２６間の電圧が下がり、内部回路３６に印加される電圧を下げる制御が行われる。かかる制御により、内部回路３６に対して過電圧が印加される事態を回避することが出来る。
【００３３】
既述の実施形態においては、シャント素子としてＮＭＯＳトランジスタ３２０を用いたがＰＭＯＳトランジスタを用いることも出来る。この場合には、適宜バイアスの極性を変更する。また、シャント素子として、ＭＯＳトランジスタを用いた実施形態を説明したが、バイポーラトランジスタを用いた構成とすることも出来る。バイポーラトランジスタを用いた場合には、主電流路がエミッタ・コレクタ路となり、制御電極がベース電極となる。この場合、バイアスの関係から、ＮＭＯＳトランジスタに変えてＮＰＮトランジスタを用いる構成とすることが出来る。
【００３４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３５】
１０  半導体チップ、２０  第１の電源端子、２１  入出力端子、２２  第２の電源端子、２４  第１の電源ライン、２６  第２の電源ライン、３０  トリガ回路、３２  シャント回路、３４  過電圧検出回路、３６  内部回路、４０及び４１  ＥＳＤ保護ダイオード、６０  バッファ回路。
【図１】
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【図２】
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【図３】
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