(57)【特許請求の範囲】
【請求項１】
被制御回路と、複数のヒューズ素子と、前記ヒューズ素子にそれぞれ接続されており、各々が２つの選択端子を持つ複数のセレクタと、前記複数のセレクタを制御するセレクタ制御回路と、該複数のセレクタのそれぞれの第１の選択端子に接続されており、前記セレクタ制御回路が前記第１の選択端子を選択時に前記ヒューズ素子の切断状態を論理信号に変換して前記被制御回路に供給するセンス回路と、前記複数のセレクタのそれぞれの第２の選択端子に接続されており、前記セレクタ制御回路が前記第２の選択端子の１つを選択時にテスト信号を前記選択された第２の選択端子に対応する前記ヒューズ素子に印加するための単一のテスト端子とを備えた、ヒューズトリミング回路。
【請求項２】
被制御回路と、複数のヒューズ素子と、前記ヒューズ素子にそれぞれ接続されており、各々が２つの選択端子を持つ複数の第１のセレクタと、前記複数の第１のセレクタを制御するセレクタ制御回路と、前記複数の第１のセレクタのそれぞれの第１の選択端子に接続されており、前記ヒューズ素子の切断状態を論理信号に変換するセンス回路と、前記複数の第１のセレクタのそれぞれの第２の選択端子に接続されており、前記セレクタ制御回路が前記第２の選択端子の１つを選択時にテスト信号を前記選択された第２の選択端子に対応する前記ヒューズ素子に印加するための単一のテスト端子と、第２のセレクタと、前記第２のセレクタによる選択中に前記被制御回路の出力値が所望の設計値の許容範囲内に入るように内容が調整されるレジスタとを備え、前記レジスタの前記調整された内容に対応するようにレーザにより前記複数のヒューズ素子を切断し、前記ヒューズ素子の切断後に前記第２のセレクタは前記センス回路の出力を選択して前記被制御回路に供給するようにした、ヒューズトリミング回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はヒューズトリミング回路に関し、特に半導体集積回路の出力特性を規格内に適合させるためにヒューズ素子を使用するヒューズトリミング回路においてパッド又はテスト端子数を大幅に減少させたものに関する。
半導体集積回路の製造において、出荷前にその出力特性を規格範囲内に校正することが行われている。この校正により、出力の絶対値及び／又は相対値の規格値からのばらつきが除去されて高精度の半導体集積回路が実現される。この校正はヒューズ素子を切断するヒューズトリミング回路により行われる。
【０００２】
【従来の技術】
図６に従来のヒューズトリミング回路の一例を示す。同図において、６０−１〜６０−ｋ〜６０−ｎ（ｎは正の整数）はヒューズ素子、６１−１〜６１−ｋ〜６１−ｎはトリミング用及びヒューズ素子の抵抗値を測定するためのパッド又は端子、６２はヒューズ素子の状態を論理信号に変換するセンス回路、６３は半導体集積回路等の被制御回路である。
【０００３】
半導体集積回路等の被制御回路６３を製造し出荷する前に、その出力特性が製造規格の範囲に入るように、トリミングをして最適な状態に設定する必要がある。トリミング前はヒューズ素子６０−１〜６０−ｎのすべてが接続状態にある。トリミングはパッド６１−１〜６１−ｎのいずれかに大電圧を印加して対応するヒューズを切断することにより行われる。センス回路６２は対応するヒューズ素子が切断された場合は対応するビットに例えば論理“０”を出力し、切断されていない場合は対応するビットに例えば論理“１”を出力する。このセンス回路６２の出力に応じて、被制御回路はその出力特性を内部の電子ボリューム（図示せず）により変化させる。切断すべきヒューズ素子を適当に選択することにより、被制御回路６３の出力を製造規格の範囲内に収めることができる。
【０００４】
また、切断しようとしたヒューズが完全に切断できたかを調べるために、ヒューズ素子の抵抗値を測定する必要があり、この測定のためにパッド６１−１〜６１−ｎのそれぞれと接地間の抵抗値を測定している。
【０００５】
【発明が解決しようとする課題】
上記従来技術では、ヒューズ素子の数に等しい数のパッド又はテスト端子が必要になり、ビット数の増加に従って半導体ウエーハに占めるパッド又はテスト端子の面積が大きくなるという問題がある。パッドには通常、静電破壊防止のための素子も設ける必要があるので、この問題は一層深刻になる。さらに、多ピンＬＳＩではパッドの配置位置を考慮しなければならず、設計を煩雑にするという問題もある。
【０００６】
ところで、最近の技術では、ヒューズ素子はアルミニュームで形成することができるようになってきており、このアルミニューム製のヒューズはレーザ光線により焼き切ることが可能である。
そこで、本発明の第１の目的は、擬似的な切断データをレジスタから被制御回路に与えて最適データを見つけた後にその最適データに対応するようにヒューズ素子をレーザにより切断することにより、ヒューズ切断用のパッドを不要としたヒューズトリミング回路を提供することにある。
【０００７】
本発明の第２の目的は、ヒューズ素子のセンス回路との間にセレクタを設けることにより、１つのパッド又はテスト端子でそれぞれのヒューズ素子の抵抗値を測定可能にしたヒューズトリミング回路を提供することにある。
本発明の第３の目的は、擬似的な切断データをレジスタ被制御回路に与えて最適データを見つけた後にその最適データに対応するようにヒューズ素子をレーザにより切断することにより、ヒューズ切断用のパッドを不要とし、且つヒューズ素子のセンス回路との間にセレクタを設けることにより、１つのパッド又はテスト端子でそれぞれのヒューズ素子の抵抗値を測定可能にしたヒューズトリミング回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様によれば、複数のセレクタのそれぞれの第１の選択端子に接続されており、セレクタによる選択時にヒューズ素子の切断状態を論理信号に変換して被制御回路に供給するセンス回路と、複数のセレクタのそれぞれの第２の選択端子に接続された単一のパッド又はテスト端子とを備えた、ヒューズトリミング回路が提供される。
【００１０】
これにより、複数のヒューズ素子に対してテスト端子は１個ですむので、チップ面積を減らすことができる。
【００１１】
【発明の実施の形態】
本発明の第２の態様によれば、被制御回路と、複数のヒューズ素子と、ヒューズ素子にそれぞれ接続されており、各々が２つの選択端子を持つ複数の第１のセレクタと、複数の第１のセレクタを制御するセレクタ制御回路と、複数の第１のセレクタのそれぞれの第１の選択端子に接続されており、ヒューズ素子の切断状態を論理信号に変換するセンス回路と、複数の第１のセレクタのそれぞれの第２の選択端子に接続されており、セレクタ制御回路が第２の選択端子の１つを選択時にテスト信号を選択された第２の選択端子に対応するヒューズ素子に印加するための単一のテスト端子と、第２のセレクタと、第２のセレクタによる選択中に被制御回路の出力値が所望の設計値の許容範囲内に入るように内容が調整されるレジスタとを備え、レジスタの調整された内容に対応するようにレーザにより複数のヒューズ素子を切断し、ヒューズ素子の切断後に第２のセレクタはセンス回路の出力を選択して被制御回路に供給すようにした、ヒューズトリミング回路が提供される。
これにより、ヒューズ切断用のパッド又は端子が不要になり且つ複数のヒューズ素子に対してテスト端子は１個ですむので、チップ面積を減らすことができる。
【００１２】
トリミング時において、シフトレジスタ４には、クロック（ＣＬＫ）入力に同期して、適当なデータがシリアルに入力される。次いで、擬似的なヒューズ切断を行うために、セレクタ制御信号に応じてセレクタ５がシフトレジスタ４の出力を選択して被制御回路１に供給する。そして被制御回路１からの出力信号が被制御回路１の所定規格範囲内にあるかどうかを確かめる。規格範囲外であれば、規格範囲内に入るようにシフトレジスタ４に入力するデータを変更する。シフトレジスタ４の内容が確定しても、その電源を落としてしまえば、その内容は消失してしまう。したがって、被制御回路１をユーザに引き渡す前にシフトレジスタ４の確定した内容を保持する必要がある。この目的のために、レーザ光線を用いてヒューズ素子を焼き切る。即ち、所定規格範囲内に入ったときのシフトレジスタ４の内容に対応するようにヒューズ素子２−１〜２−ｎをレーザ光線により切断する。例えば、シフトレジスタ４が３ビットでその内容が“１００”の場合には、３つのヒューズ素子２−１、２−２、２−３のうちのデータ“１”に対応するヒューズ素子２−１を焼き切る。センス回路３はヒューズ素子の切断状態に対応した論理信号、即ち、シフトレジスタ４の内容と同じ論理信号（ディジタル・データ）を出力する。そして、セレクタ制御入力に応じてセレクタ５はセンス回路３の出力である論理信号を選択して、被制御回路１に供給する。
【００１３】
シフトレジスタ４により予め切断すべきヒューズ素子を決定してから、実際にヒューズ素子を切断するようにしたので、失敗することなく確実に必要なヒューズ素子のみを切断することができる。
また、レーザ光線によりヒューズ素子を切断するようにしたので、ヒューズ切断用のパッドは不要になる。
実施の形態２
図２は本発明の実施の形態２の回路図である。図２においては、レジスタ４ａはパラレルレジスタであり、Ａ／Ｄ変換器４ｂはアナログ入力信号をディジタル信号に変換して、イネーブル入力に同期してレジスタ４ａにそのディジタル信号をセットする。これにより、アナログ信号で擬似切断用のデータをセットできる。その他の点は図１と同様なので、説明を省略する。
実施の形態３
図３は本発明の実施の形態３の回路図である。図３においては、レジスタ４ｃはパラレルレジスタであり、周波数カウンタ４ｄに設定したい周波数の信号をゲート（Ｇａｔｅ）信号に同期して入力して、２進カウンタでその周波数を計数した値をイネーブル入力に同期してレジスタ４ｃに設定する。例えば、１００ｋＨｚの周波数をデータ“００１”に対応させてレジスタ４ｃにセットする。これにより、Ａ／Ｄ変換器を用いる上記実施の形態２の場合よりもより多ビットの擬似切断データの設定が可能になる。その他の点は図１と同様なので、説明を省略する。
実施の形態４
図４は本発明の実施の形態４によるヒューズの切断を確認するためのヒューズトリミング回路の回路図である。図４において、１は被制御回路、２−１〜２−ｋ〜２−ｎは複数のヒューズ素子、６−１〜６−ｋ〜６−ｎはヒューズ素子にそれぞれ接続されており、各々が２つの選択端子を持つセレクタ、３はセレクタ６−１〜６−ｎのそれぞれの第１の選択端子に接続されており、セレクタ６−１〜６−ｎによる選択時にヒューズ素子２−１〜２−ｎの切断状態を論理信号に変換して被制御回路１に供給するセンス回路、７はセレクタ制御回路、８はセレクタ６−１〜６−ｎのそれぞれの第２の選択端子に接続されたパッド又はテスト端子である。
【００１４】
ヒューズ素子の抵抗値を測定する時は、セレクタ制御回路７はセレクタ６−１〜６−ｎを制御してパッド又はテスト端子８を、テストしたいヒューズ素子に対応するセレクタに接続する。そして、パッド又はテスト端子８と接地間でそのヒューズ素子の抵抗値を測定すればよい。通常の使用時はセレクタ制御回路７はセレクタ６−１〜６−ｎを制御してそれらの第１の選択端子をセンス回路３に接続する。こうして、ヒューズ切断状態がセンス回路３に入力されて論理信号に変換され、被制御回路１はその論理信号に応じて出力信号を規格範囲内に収める。
これにより、複数のヒューズ素子に対して１個のパッド又はテスト端子のみでヒューズ素子が切断されたかどうかのテストを行うことができるので、端子数を従来よりも減らすことができ、ひいてはチップ面積を減らすことができる。
実施の形態５
図５は図１と図４の形態を結合した本発明の実施の形態５によるヒューズトリミング回路を示す回路図である。同図において、１は被制御回路、２−１〜２−ｋ〜２−ｎは複数のヒューズ素子、６−１〜６−ｋ〜６−ｎはヒューズ素子にそれぞれ接続されており、各々が２つの選択端子を持つ複数の第１のセレクタ、３は複数の第１のセレクタ６−１〜６−ｎのそれぞれの第１の選択端子に接続されており、第１のセレクタ６−１〜６−ｎによる選択時にヒューズ素子の切断状態を論理信号に変換して被制御回路１に供給するセンス回路、８は第１のセレクタ６−１〜６−ｎのそれぞれの第２の選択端子に接続されたパッド又はテスト端子、３はヒューズ素子の切断状態を論理信号に変換するセンス回路、４は指定の論理信号を出力するシフトレジスタ、５はセンス回路３の出力とシフトレジスタ４の出力のいずれかを選択して被制御回路１に供給する第２のセレクタである。
【００１５】
トリミング時は、第２のセレクタ５がシフトレジスタ４の出力を選択中は被制御回路１の出力値が所望の設計値の許容範囲内に入るようにシフトレジスタ４の出力論理信号を調整し、第２のセレクタ５がセンス回路３の出力を選択中は、シフトレジスタ４の出力論理信号に等しい論理信号を形成するようにヒューズ素子をレーザにより切断する。
【００１６】
ヒューズ素子の抵抗値を測定するときは、セレクタ制御入力により第１のセレクタ６−１〜６−ｎを制御してパッド又はテスト端子８を、テストしたいヒューズ素子に対応するセレクタに接続する。そして、パッド又はテスト端子８と接地間でそのヒューズ素子の抵抗値を測定する。通常の使用時ではセレクタ制御入力により第１のセレクタ６−１〜６−ｎを制御してそれらの第１の選択端子をセンス回路３に接続する。こうして、ヒューズ切断状態がセンス回路３に入力されて論理信号に変換され、被制御回路１はその論理信号に応じて出力信号を規格範囲内に収める。
【００１７】
これにより、実施の形態４と同様に複数のヒューズ素子に対して１個のパッド又はテスト端子のみでヒューズ素子が切断されたかどうかのテストを行うことができ、且つ、ヒューズ素子の切断はレーザ光線により行うので、ヒューズ素子に切断用の電圧を印加するためのパッドは不要になり、この結果端子数を従来よりも減らすことができ、ひいてはチップ面積を減らすことができる。
【００１８】
【発明の効果】
以上の説明から明らかなように、本発明によれば、半導体集積回路等の製造後出荷前のトリミングのための複数のヒューズ素子に対して１個のパッド又はテスト端子のみでヒューズ素子が切断されたかどうかのテストを行うことができ、且つ、この結果端子数を従来よりも減らすことができ、また、擬似的なヒューズ切断を行うための端子数も少なくてすむことができひいては半導体集積回路等のチップ面積を減らすことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるヒューズトリミング回路を示す回路図である。
【図２】本発明の実施の形態２によるヒューズトリミング回路を示す回路図である。
【図３】本発明の実施の形態３によるヒューズトリミング回路を示す回路図である。
【図４】本発明の実施の形態４によるヒューズトリミング回路を示す回路図である。
【図５】本発明の実施の形態５によるヒューズトリミング回路を示す回路図である。
【図６】従来のヒューズトリミング回路の一例を示す回路図である。
【符号の説明】
１…被制御回路
２−１〜２−ｎ…ヒューズ素子
３…センス回路
４…シフトレジスタ
５…セレクタ
６−１〜６−ｎ…セレクタ
７…セレクタ制御回路
８…パッド又はテスト端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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