(57)【特許請求の範囲】
【請求項１】
それぞれ異なるバンクアドレスを有する少なくとも３つのメモリセルアレイに分割されている複数のメモリブロックと、
前記メモリセルアレイそれぞれの両側に設けられ、前記メモリセルアレイ相互間のものは両隣のメモリセルアレイに共有される複数のセンスアンプと、
それぞれが少なくとも３つの前記メモリセルアレイに共有され、前記センスアンプからのデータが供給される複数のデータバスと、
前記メモリセルアレイのそれぞれに対応して設けられ、前記メモリセルアレイを活性化する複数のアレイ制御部と、
前記複数のデータバスと並列に設けられ、バンクアドレス信号を含むアレイ制御信号が供給されるアレイ制御バスとを具備し、
前記アレイ制御部のそれぞれは、前記アレイ制御バスを介して供給される前記アレイ制御信号を受け取るとともに、両隣のメモリセルアレイのアレイ制御部と前記メモリセルアレイが活性化されているか否かを示す信号を授受し、前記アレイ制御信号に含まれるバンクアドレス信号が各メモリセルアレイの有する前記バンクアドレスと一致し、両隣のメモリセルアレイが活性化されていない場合、対応するメモリセルアレイを活性化する半導体記憶装置。
【請求項２】
それぞれ異なるバンクアドレスを有する少なくとも３つのメモリセルアレイに分割されている複数のメモリブロックと、
前記メモリセルアレイそれぞれの両側に設けられ、前記メモリセルアレイ相互間のものは両隣のメモリセルアレイに共有される複数のセンスアンプと、
それぞれが少なくとも３つの前記メモリセルアレイに共有され、前記センスアンプからのデータが供給される複数のデータバスと、
前記複数のデータバスと並列に設けられ、バンクアドレス信号を含むアレイ制御信号が供給されるアレイ制御バスと、
前記複数のメモリセルアレイのそれぞれに対応して設けられ、それぞれ前記バンクアドレス信号を判別するデコーダを有する複数のアレイ制御部とを具備し、
前記アレイ制御部のそれぞれは、前記アレイ制御バスを介して前記アレイ制御信号を受け取るとともに、両隣のメモリセルアレイのアレイ制御部と前記メモリセルアレイが活性化されているか否かを示す信号を授受し、両隣のメモリセルアレイが活性化されていない場合、前記バンクアドレス信号と一致する前記バンクアドレスを有する前記メモリセルアレイを活性化する半導体記憶装置。
【請求項３】
前記アレイ制御信号は前記アレイ制御バスを介して前記複数のアレイ制御部に共通に供給されている請求項１乃至２記載の半導体記憶装置。
【請求項４】
前記複数のメモリセルアレイは前記複数のデータバスと共にマトリックス状に配設されていることを特徴とする請求項１乃至３記載の半導体記憶装置。
【請求項５】
前記複数のアレイ制御部は前記複数のデータバスの方向に並んで配設されていることを特徴とする請求項１乃至４記載の半導体記憶装置。
【請求項６】
前記複数のデータバスと直交して接続されているグローバルバスをさらに具備する請求項１乃至５記載の半導体記憶装置。
【請求項７】
前記複数のメモリセルアレイは前記複数のデータバスの方向に並んで配設されていることを特徴とする請求項１乃至６記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーバーレイドバス構造を有する半導体記憶装置とその制御回路に関するものである。
【０００２】
【従来の技術】
近年様々な容量と構成のメモリを、いろいろなデータ処理を行うロジックシステムと組み合わせてひとつのＩＣチップとするいわゆるロジック混載メモリが、機器のポータブル化に伴う部品点数の削減、低消費電力化、データ転送効率を上げるための高速化とビット幅の拡張などの必要から要求されるようになってきた。
【０００３】
この際メモリ部とロジック部のデータのやり取りのバス幅は例えば６４ビット又は１２８ビットなど一定の場合が多い。これらロジック部等の混載されるシステムからの様々な要求に応えるために、メモリ部の構成は、アドレス構成やメモリ容量の変更に対してデータバス幅が不変であることが望ましい。
【０００４】
このような要求に対して、オーバーレイドバス構造のメモリシステムが提案されている。
【０００５】
図１６にオーバーレイドバス構造のメモリシステムのメモリセルアレイとその周辺部の回路構成を示す。図１６は複数のメモリセルアレイのうち３つのメモリセルアレイに注目したものであり、メモリシステムはこのようなメモリセルアレイ複数により構成される。図１６に示すメモリシステムでは、センスアンプが両隣のメモリセルアレイメモリセルに共有されるシェアドセンスアンプ方式が採られている。
【０００６】
メモリシステムは、メモリセルアレイＭＣＡｉ−１  、ＭＣＡｉ  、ＭＣＡｉ＋１  と、各メモリセルアレイに共通なデータ線ＤＡＴＡ０  〜ＤＡＴＡ２５５と、センスアンプＳ／Ａ、Ｓ／Ａ１  〜Ｓ／Ａ４  と、カラムスイッチＣＳＷ、ＣＳＷ１、ＣＳＷ２と、デコーダ回路ＤＥＣとにより構成される。メモリセルアレイは２５６行×１０２４列であり、図示しない１０２４のビット線対と２５６のワード線を有している。図１６中にはビット線対ＢＬ、ＢＬ１  〜ＢＬ４  のみが示されている。センスアンプＳ／Ａ、Ｓ／Ａ１〜Ｓ／Ａ４  は隣り合うメモリセルアレイで共有される。例えばＭＣＡｉ  とＭＣＡｉ−１  とがセンスアンプＳ／Ａ１  を共有し、ＭＣＡｉ  とＭＣＡｉ＋１  とがセンスアンプＳ／Ａ２  を共有する。
【０００７】
メモリセルアレイＭＣＡｉ  の場合、ＢＬ１  〜ＢＬ４  はそれぞれセンスアンプＳ／Ａ１  〜Ｓ／Ａ４  に接続される。また、センスアンプＳ／Ａ１、Ｓ／Ａ３  はカラムスイッチＣＳＷ１  、センスアンプＳ／Ａ２  、Ｓ／Ａ４  はカラムスイッチＣＳＷ２  を介してデータ線対ＤＡＴＡ０  に接続される。従って、メモリセルアレイＭＣＡｉ  の４つのセンスアンプＳ／Ａ１  〜Ｓ／Ａ４  は一対のデータ線ＤＡＴＡ０  に接続可能となる。すなわち、各メモリセルアレイは４ビット線対毎に共通なデータ線を有することになる。図示していないが、メモリセルアレイは１０２４のビット線対を有するので、データ線ＤＡＴＡは１０２４／４＝２５６対となる。以下、このメモリシステムの動作をメモリセルアレイＭＣＡｉ  上のデータがデータ線ＤＡＴＡ０  〜ＤＡＴＡ２５５  に読み出される場合を例に説明する。
【０００８】
行アドレスによってデコーダ回路ＤＥＣは所望のメモリセルアレイＭＣＡｉ  の１つのワード線を選択する。ビット線対ＢＬ１  〜ＢＬ４  上の選択されたワード線によって指定されたデータがセンスアンプＳ／Ａ１  〜Ｓ／Ａ４  に送出され、ＭＣＡｉ  は活性化される。さらに、センスアンプＳ／Ａ１  〜Ｓ／Ａ４のセンス動作が完了すると、デコーダ回路ＤＥＣはカラムアドレスによって、カラムスイッチＣＳＷ１  、２  のＯＮ、ＯＦＦを制御し、センスアンプＳ／Ａ１  〜Ｓ／Ａ４  にセンスされ保持されるデータのうち１つをデータ線対ＤＡＴＡ０  に送出する。従って、行アドレスで選択されたワード線のカラムアドレスで選択されたメモリセルのデータがデータ線対ＤＡＴＡ０  に送出されることになる。他のデータ線対ＤＡＴＡ１  〜２５５  についても同様にデータが送出されるので、合計２５６対のデータ線にデータが送出される。
【０００９】
図１７に、上記オーバーレイド構造を用いたメモリシステムの一構成例として、幅１２８Ｉ／Ｏのデータバスメモリシステムを示す。
【００１０】
メモリシステムは２つのブロック１７０１、１７０２から構成され、ブロックはそれぞれ１６のメモリセルアレイＭＣＡ０  〜ＭＣＡ１５、ＭＣＡ１６〜ＭＣＡ３１により構成される。それぞれのメモリセルアレイは２５６行×１０２４列であり、メモリシステムの全容量は８メガビットである。
【００１１】
上下それぞれのブロック１７０１、１７０２において、それぞれ１６のメモリセルアレイＭＣＡ０  〜ＭＣＡ１５、ＭＣＡ１６〜ＭＣＡ３１とに接続可能なデータ線１７０４、１７０５がメモリセルアレイのビット線方向にそれぞれ２５６存在する。これらのデータ線１７０４、１７０５は列デコーダ１７０６、１７０７に接続される。また、デコーダ回路１７０３はそれぞれのブロック１７０１、１７０２の間に存在し、両ブロックで共有し、それぞれのブロックのワード線およびカラムスイッチの選択制御を同時に行う。
【００１２】
デコーダ回路１７０３は、入力される行アドレスに従って、例えばＭＣＡ５  とＭＣＡ２１の任意のワード線を選択する。選択されたワード線のデータはセンスアンプに送出され、センスされる（ＭＣＡ５  、ＭＣＡ２１が活性化される）。次に、デコーダ回路１７０３は入力されるカラムアドレスに従って、センスアンプを選択し、データ線１７０４、１７０５にデータを送出する。データ線１７０４、１７０５は列デコーダ回路１７０６、１７０７に入力される。列デコーダ回路１７０６、１７０７はそれぞれ２５６のデータ線より６４のデータ線を選択し、データバス１７０８、１７０９に接続する。
【００１３】
以上により、上下それぞれ６４Ｉ／Ｏ、合計１２８Ｉ／Ｏのデータバス幅となる。
【００１４】
このような構造のメモリシステムの容量の増減は、メモリセルアレイＭＣＡの数を増減することにより可能であるが、この場合、データ線の数は増減しない。従って、常に一定のデータバス幅を維持することができる。
【００１５】
次に、メモリセルアレイＭＣＡ５  、ＭＣＡ２１のデータを読み出した後、ＭＣＡ１３、ＭＣＡ２９のデータを読み出す場合を説明する。
【００１６】
まず、前記手順に従ってメモリセルアレイＭＣＡ５  、ＭＣＡ２１のデータが読み出される。次に、デコーダ回路は活性化状態にあるメモリセルアレイＭＣＡ５  、ＭＣＡ２１をリセット／プリチャージする。次に、デコーダ回路１７０３は入力される行アドレスに従って、ＭＣＡ１３とＭＣＡ２９の任意のワード線を選択する。選択されたワード線上のデータはセンスアンプに送出され、センスされる（ＭＣＡ１３、ＭＣＡ２９が活性化される）。次に、デコーダ回路１７０３は入力されるカラムアドレスに従って、センスアンプを選択し、データ線１７０４、１７０５にデータを送出する。データ線１７０４、１７０５は列デコーダ回路１７０６、１７０７に入力される。列デコーダ回路１７０６、１７０７はそれぞれ２５６のデータ線より６４のデータ線を選択し、データバス１７０８、１７０９に接続する。
【００１７】
以上のように、メモリセルアレイはデコーダ回路１７０３によってデコードされる行アドレスによって活性化およびプリチャージされるため、異なるメモリセルアレイ間のデータ読み出し動作は、ＭＣＡ５  、ＭＣＡ２１活性化→データ読み出し→ＭＣＡ５  、ＭＣＡ２１リセット・プリチャージ→ＭＣＡ１３、ＭＣＡ２９活性化→データ読み出しとなる。このため、メモリセルの活性化、リセット・プリチャージ動作が毎回必要となる。
【００１８】
また、上記例では上下それぞれのブロック１７０１、１７０２において同時に１つずつのメモリセルアレイを活性化させたが、図示しないがデコード回路１７０３内でワード線選択部とカラムスイッチ制御部の入力アドレスのビット数を調整することにより、同時に複数のメモリセルアレイを活性化することが可能となる。例えば、入力される行アドレスのうち１ビットをワード線選択に用いず、カラムアドレスとしてカラムスイッチ制御に用いた場合、上下のブロック１７０１、１７０２においてそれぞれ２つのメモリセルアレイが同時に活性化される。このとき、ＭＣＡ０  、ＭＣＡ８  、ＭＣＡ１６、ＭＣＡ２４が同時に活性化され、同様にして、ＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９が同時に活性化される。
【００１９】
このように、各ブロック１７０１、１７０２において同時に２つのメモリセルアレイを活性化させた場合、先程のようにＭＣＡ５  、ＭＣＡ２１のデータを読み出した後、ＭＣＡ１３、ＭＣＡ２９のデータを読み出す動作は、ＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９活性化→ＭＣＡ５、ＭＣＡ２１よりデータ読み出し→    ＭＣＡ１３、ＭＣＡ２９よりデータ読み出しとなり、メモリセルのリセット・プリチャージを省略できる。
【００２０】
しかし、このような場合でも、同時に活性化できるメモリセルの組み合わせはあらかじめ決まっており、同時に活性化されないメモリセルアレイ間（例えばＭＣＡ５  、ＭＣＡ２１とＭＣＡ３  、ＭＣＡ１９）でのデータの読み出し動作には、活性化とリセット・プリチャージ動作が必要となる。
【００２１】
【発明が解決しようとする課題】
以上説明したように、従来のオーバーレイド方式のメモリシステムにおいてはデータ読み出しの際に、メモリセルアレイの活性化、リセット・プリチャージの必要があり、このためデータの読み出し動作の高速化には限界があった。
【００２２】
本発明は、上記問題を鑑みてなされたものであり、オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを隣接するメモリセルアレイとの関係により活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージに読み出し速度の遅延を生じないメモリシステムを提供するものである。
【００２３】
【課題を解決するための手段】
本発明に係る半導体記憶装置の第１の態様は、それぞれ異なるバンクアドレスを有する少なくとも３つのメモリセルアレイに分割されている複数のメモリブロックと、前記メモリセルアレイそれぞれの両側に設けられ、前記メモリセルアレイ相互間のものは両隣のメモリセルアレイに共有される複数のセンスアンプと、それぞれが少なくとも３つの前記メモリセルアレイに共有され、前記センスアンプからのデータが供給される複数のデータバスと、前記メモリセルアレイのそれぞれに対応して設けられ、前記メモリセルアレイを活性化する複数のアレイ制御部と、前記複数のデータバスと並列に設けられ、バンクアドレス信号を含むアレイ制御信号が供給されるアレイ制御バスとを具備し、前記アレイ制御部のそれぞれは、前記アレイ制御バスを介して供給される前記アレイ制御信号を受け取るとともに、両隣のメモリセルアレイのアレイ制御部と前記メモリセルアレイが活性化されているか否かを示す信号を授受し、前記アレイ制御信号に含まれるバンクアドレス信号が各メモリセルアレイの有する前記バンクアドレスと一致し、両隣のメモリセルアレイが活性化されていない場合、対応するメモリセルアレイを活性化する。
【００２４】
本発明に係る半導体記憶装置の第２の態様は、それぞれ異なるバンクアドレスを有する少なくとも３つのメモリセルアレイに分割されている複数のメモリブロックと、前記メモリセルアレイそれぞれの両側に設けられ、前記メモリセルアレイ相互間のものは両隣のメモリセルアレイに共有される複数のセンスアンプと、それぞれが少なくとも３つの前記メモリセルアレイに共有され、前記センスアンプからのデータが供給される複数のデータバスと、前記複数のデータバスと並列に設けられ、バンクアドレス信号を含むアレイ制御信号が供給されるアレイ制御バスと、前記複数のメモリセルアレイのそれぞれに対応して設けられ、それぞれ前記バンクアドレス信号を判別するデコーダを有する複数のアレイ制御部とを具備し、前記アレイ制御部のそれぞれは、前記アレイ制御バスを介して前記アレイ制御信号を受け取るとともに、両隣のメモリセルアレイのアレイ制御部と前記メモリセルアレイが活性化されているか否かを示す信号を授受し、両隣のメモリセルアレイが活性化されていない場合、前記バンクアドレス信号と一致する前記バンクアドレスを有する前記メモリセルアレイを活性化する。
【００２５】
上記第１及び第２の半導体記憶装置のアレイ制御部は、それぞれのメモリセルアレイを隣接するメモリセルアレイとの関係により活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間でのデータの読み出し時に、メモリセルアレイのリセット、プリチャージに要する時間を考慮する必要がなくなる。
【００２６】
【発明の実施の形態】
図１に本発明の半導体記憶装置のメモリシステムのメモリセルアレイとその周辺部の回路構成を示す。図１は複数のメモリセルアレイのうち３つのメモリセルアレイに注目したものであり、メモリシステムはこのようなメモリセルアレイ複数により構成される。図１に示すメモリシステムでは、センスアンプが両隣のメモリセルアレイメモリセルに共有されるシェアドセンスアンプ方式が採られている。
【００２７】
メモリシステムは、それぞれ別個のアドレスを有し、複数のビット線対ＢＬ、ＢＬ１  〜ＢＬ４  を有するメモリセルアレイＭＣＡｉ−１  、ＭＣＡｉ  、ＭＣＡｉ＋１  と、それぞれのメモリセルアレイに設けられたアレイ制御部ＣＴＲＬｉ−１  、ＣＴＲＬｉ  、ＣＴＲＬｉ＋１  と、各メモリセルアレイに共通なデータ線ＤＡＴＡ０  〜ＤＡＴＡ２５５  と、アレイ選択スイッチＡＳＷ、ＡＳＷ１  〜ＡＳＷ４  と、センスアンプＳ／Ａ、Ｓ／Ａ１  〜Ｓ／Ａ４  と、カラムスイッチＣＳＷ、ＣＳＷ１、ＣＳＷ２とより構成される。メモリセルアレイＭＣＡｉ  、ＭＣＡｉ−１  、ＭＣＡｉ＋１  は、２５６行×１０２４列であり、図示しない１０２４のビット線対と２５６のワード線を有している。図１中にはビット線対ＢＬ、ＢＬ１  〜ＢＬ４  のみが示されている。センスアンプＳ／Ａ、Ｓ／Ａ１〜Ｓ／Ａ４  は隣り合うメモリセルアレイで共有される。例えばＭＣＡｉ  とＭＣＡｉ−１  とがセンスアンプＳ／Ａ１  を共有し、ＭＣＡｉ  とＭＣＡｉ＋１  とがセンスアンプＳ／Ａ２  を共有する。
【００２８】
メモリセルアレイＭＣＡｉ  の場合、ＢＬ１  〜ＢＬ４  はアレイスイッチＡＳＷ１  〜ＡＳＷ４  を介してセンスアンプＳ／Ａ１  〜Ｓ／Ａ４  に接続される。また、センスアンプＳ／Ａ１、Ｓ／Ａ３  はカラムスイッチＣＳＷ１  、センスアンプＳ／Ａ２  、Ｓ／Ａ４  はカラムスイッチＣＳＷ２  を介してデータ線対ＤＡＴＡ０  に接続される。従って、メモリセルアレイＭＣＡｉ  の４つのセンスアンプＳ／Ａ１  〜Ｓ／Ａ４  は一対のデータ線ＤＡＴＡ０  に接続可能となる。すなわち、各メモリセルアレイは４ビット線対毎に共通なデータ線を有することになる。図示していないが、
メモリセルアレイは１０２４のビット線対を有するので、データ線ＤＡＴＡは１０２４／４＝２５６対となる。ここで、図１６に示す従来のメモリシステムを異なることは、メモリセルアレイ毎にアレイ制御部が設けられていることと、ビット線がアレイ選択スイッチを介してセンスアンプに接続されることである。以下、このメモリシステムの動作をメモリセルアレイＭＣＡｉ  上のデータがデータ線ＤＡＴＡ０  〜ＤＡＴＡ２５５  に読み出される場合を例に説明する。
【００２９】
アレイ制御部ＣＴＲＬｉ  は、アレイ制御信号に含まれるバンクアドレスと、隣接するメモリセルアレイアレイＭＣＡｉ−１  、ＭＣＡｉ＋１  のアレイ制御部ＣＴＲＬｉ−１  、ＣＴＲＬｉ＋１  より送出される対応するメモリセルアレイが活性化されているか否かを示す信号ＢＺｉ−１  、ＢＺｉ＋１  より、メモリセルアレイが活性化可能かどうかを判断する。詳しくは、アレイ制御信号に含まれるバンクアドレスがＭＣＡｉ  のバンクアドレスと一致し、かつＭＣＡｉ−１  およびＭＣＡｉ＋１  が活性化されていない場合に、ＭＣＡｉ  は活性化可能となる。メモリセルアレイＭＣＡｉ  が活性化可能と判断されると、アレイ制御部ＣＴＲＬｉ  はメモリセルアレイＭＣＡｉ  の任意のワード線を選択する。また、アレイ制御部ＣＴＲＬｉ  はこのワード線が十分昇圧されると、アレイ選択スイッチＡＳＷ１〜ＡＳＷ４  をＯＮさせるための信号ＳＥＮｉ  を送出する。信号ＳＥＮｉ  を受けたアレイ選択スイッチＡＳＷ１  〜ＡＳＷ４  はメモリセルアレイＭＣＡｉ  のビット線対ＢＬ１  〜ＢＬ４  がセンスアンプＳ／Ａ１〜Ｓ／Ａ４  に接続されるように制御する。ビット線対ＢＬ１  、ＢＬ２  、ＢＬ３  、ＢＬ４  上の選択されたワード線によって指定されたデータがセンスアンプＳ／Ａ１〜Ｓ／Ａ４  に送出され、ＭＣＡｉ  は活性化される。さらに、センスアンプＳ／Ａ１  〜Ｓ／Ａ４  のセンス動作が完了すると、アレイ制御部ＣＴＲＬｉ  は信号ＣＳＳｉ１、はＣＳＳｉ２を送出しカラムスイッチＣＳＷ１、ＣＳＷ２  のＯＮ、ＯＦＦを制御し、センスアンプＳ／Ａ１〜Ｓ／Ａ４  に保持されているデータのうち１つをデータ線ＤＡＴＡ０  に送出する。従って、メモリセルアレイＭＣＡｉ  の、選択されたワード線上の、選択されたビット線のデータがデータ線ＤＡＴＡ０  に、指定されたタイミングで転送されることになる。データ線ＤＡＴＡ１  〜ＤＡＴＡ２５５  についても同様にデータが送出されるので、合計２５６のデータ線にデータが送出される。また、メモリセルアレイが同時に複数活性化された場合も、カラムスイッチのＯＮ、ＯＦＦ制御でただ１つのセンスアンプＳ／Ａに保持されるデータをデータ線に送出される。
【００３０】
次に、図２にアレイ制御部ＣＴＲＬｉ  の回路構成を示す。
【００３１】
アレイ制御部ＣＴＲＬｉ  は、アレイ選択デコーダ２０１、ワード線制御部２０２、センス制御部２０３、ワード線デコーダ２０４、カラムスイッチ選択制御部２０５より構成される。アレイ制御信号は全てのアレイ制御部に共通に与えられる信号であり、バンクアドレス、行アドレス、カラムアドレスおよび各種タイミング信号を含む信号である。アレイ制御信号中のバンクアドレスもしくはその一部を受けて、アレイ選択デコーダ２０１は対応するメモリセルアレイが選択可能か否かを判断し、選択可能な場合はメモリセルアレイを活性化させるタイミングで、信号ＢＮＫｉをワード線制御部２０２とセンス制御部２０３に送出する。ワード線制御部２０２は信号ＢＮＫｉを受けて、対応するメモリセルアレイが活性化されたことを知らせる信号ＢＺｉ  を隣接する２つのメモリセルアレイのアレイ制御部に送出し、ワード線デコーダ２０４にワード線デコーダを制御する信号／ＲＤＰＲＣとＲＤＡＣＴを送出する。一方、センス制御部２０３は信号ＢＮＫｉを受けて、ワード線デコーダ２０４が選択するワード線の立ち上がリが完了する期間をおいて、データをセルアレイ外に転送できる状態になったことを知らせる信号ＣＥＮＢｉ  をカラムスイッチ選択制御部２０５に送出し、センスアンプ及びビット線のイコライズを制御する信号ＳＥＮもしくはＢＥＱをセンスアンプに送出する。ワード線制御部２０２とセンス制御部２０３の間では動作シークエンスを制御するため信号のやり取りが行われる。ワード線デコーダ２０４は、信号／ＲＤＰＲＣとＲＤＡＣＴを受けて行アドレスのデコードを行い、任意のワード線を選択する信号を送出する。カラムスイッチ選択制御部２０５は、バンクアドレスとセンス制御部２０３より送出される信号ＣＥＢｉ  とを受け、対応するメモリセルアレイが選択され、しかもセンスアンプにデータが保持されている状態、所謂活性化された状態であれば、カラムスイッチを切り替えるタイミングでカラムアドレスをデコードし、カラムスイッチをＯＮ／ＯＦＦする信号を送出する。
【００３２】
図３（ａ）にアレイ選択デコーダの詳細を示す。Ｂ０  〜Ｂ３  は４ビットのバンクアドレスでり、それぞれその反転信号と対になっており、そのいずれか一方がＮＡＮＤゲート３０１ａ  に入力される。従ってＮＡＮＤゲート３０１ａ  の入力は１６通りとなり、１６のバンクアドレスをデコードすることができる。すなわち、外部より与えられるバンクアドレスとアレイ制御部の対応するメモリセルアレイのバンクアドレスが一致するアレイ制御部のＮＡＮＤゲート３０１ａの入力信号は、すべて“Ｈ”となり、ＮＡＮＤゲート３０１ａ  は“Ｌ”を送出する。信号ＢＺｉ＋１  、ＢＺｉ−１  がどちらも“Ｌ”であればＮＯＲゲート３０２ａは“Ｈ”となり、Ｍａｔｃｈｉ  が立ち上がる。信号ＢＺｉ＋１  、ＢＺｉ−１  は両隣のメモリセルアレイより送出されるメモリセルアレイが活性化されていれば“Ｈ”となる信号である。本実施例においては、センスアンプを両隣のメモリセルアレイで共有するシェアドセンス方式を用いているので、アレイ制御部ＣＴＲＬｉ  は、両隣のいずれかのセルアレイが活性化されていれば、バンクアドレスが入力されてもメモリセルアレイを活性化することができない。以上により、Ｍａｔｃｈｉ  は対応するメモリセルアレイのバンクアドレスが入力され、かつ両隣のメモリセルアレイが活性化されていない場合に“Ｈ”となる。
【００３３】
信号ＡＣＴは、アレイ制御信号に含まれるメモリセルアレイを活性化するタイミングを示す信号である。また、信号ＰＲＣはアレイ制御信号に含まれるメモリセルアレイをプリチャージ状態にするタイミングを示す信号である。これらの信号はある一定の期間のみ"Ｈ"となるパルス信号である。ＮＡＮＤ３０３ａ 〜３０６ａ はフリップフロップ回路を構成し、ワード線制御部２０２とセンス制御部２０３を直接制御する信号ＢＮＫｉ を送出する。前記Ｍａｔｃｈｉ 信号が"Ｈ"である時に、ＡＣＴが立ち上がるタイミングで、ＢＮＫｉ は"Ｈ"となる。このときメモリセルアレイは一連のセンス動作を開始する。また、前記Ｍａｔｃｈｉ 信号が"Ｈ"である時に、ＰＲＣが立ち上がるタイミングで、ＢＮＫｉ はＬとなる。このときメモリセルアレイは一連のプリチャージ動作を開始する。上記２つのタイミング以外では、ＮＡＮＤ３０３ａ 〜３０６ａ よりなるフリップフロップ回路は、その状態を保持するため、ＢＮＫｉ もその状態を保持する。
【００３４】
図３（ａ）は１６のメモリセルアレイよりなるブロック内で同時に１つのメモリセルアレイを活性化させる場合のアレイ選択デコーダの回路構成を示したものであり、図３（ｂ）は同時に２つのメモリセルアレイを活性化させる場合のアレイ選択デコーダの回路構成を示している。
【００３５】
ブロック内で同時に２つのメモリセルアレイを活性化させる場合、１６のアレイ制御部のうち２つのアレイ制御部がメモリセルアレイを活性化させるので、ＮＡＮＤゲート３０１ｂの入力は８通りとなる。すなわち、外部より与えられるバンクアドレスとアレイ制御部の対応するメモリセルアレイのバンクアドレスが一部一致する２つのアレイ制御部のＮＡＮＤゲート３０１ａ  の入力信号は、すべて“Ｈ”となる。このようにして、図３（ｂ）のアレイ選択デコーダによれば、２つのアレイ制御部が対応するメモリセルアレイに対して同時に活性化もしくはプリチャージ動作を行うことになる。
【００３６】
図４にワード線デコーダ２０４の詳細を示す。図４（ａ）がワード線駆動信号のプリデコード回路、図４（ｂ）が行アドレス信号変換回路、図４（ｃ）が変換信号デコード回路、図４（ｄ）がワード線駆動信号生成回路である。これら４つの回路によって、行アドレスのデコードを行う。以下に、これらの回路の詳細な動作を説明する。
【００３７】
図４（ａ）のワード線駆動信号のプリデコード回路は、ワード線駆動電圧Ｖｂｏｏｔと接地電位間に直列に接続された、Ｐｃｈトランジスタ４０１とＮｃｈトランジスタ４０２、４０３、４０４と、インバータによるラッチ回路４０５より構成され、ワード線駆動信号ＷＬＤＲ（０；３）とその反転信号／ＷＬＤＲ（０；３）を送出する。
【００３８】
まず、信号／ＲＤＰＲＣが“Ｌ”のとき、Ｐｃｈトランジスタ４０１がＯＮとなりＰｃｈトランジスタ４０１とＮｃｈトランジスタ４０２の接続点はプリチャージされる。次に、この信号がＨとなりＰｃｈトランジスタ４０１がＯＦＦすると、パルス的に変化する信号ＲＤＡＣＴがＨとなるタイミングでＮｃｈトランジスタ４０４がＯＮして、行アドレスＲＡ０  、ＲＡ１  がデコードされる。行アドレスＲＡ０  、ＲＡ１  はデコードされるとワード線駆動信号ＷＬＤＲ（０；３）とその反転信号／ＷＬＤＲ（０；３）に変換されて送出される。ＲＡ０  、ＲＡ１  は行アドレスのうちの２ビットであり、それぞれその反転信号と対になっており、そのいずれか一方がそれぞれＮｃｈトランジスタ４０２、４０３に入力される。また、ＲＤＡＣＴは対応するメモリセルアレイが活性化される期間で“Ｈ”となる信号である。従って、ワード線デコード部２０４は対応するメモリセルアレイが活性化されるタイミング時のみ、行アドレスをデコードすることになる。
【００３９】
図４（ｂ）の行アドレス信号変換回路は、行アドレスのうちの２ビットずつを入力にもつＮＡＮＤゲート４０６とインバータで構成される。例えば、ＲＡ２  、ＲＡ３  はその反転信号と対となっており、そのいずれか一方を入力にもつＮＡＮＤゲート４０６は、インバータを介してＰＸＡ（０；３）を送出する。同様にして、ＲＡ４  、ＲＡ５  よりＰＸＢ（０；３）が、ＲＡ４  、ＲＡ５  よりＰＸＢ（０；３）がそれぞれ生成される。
【００４０】
図４（ｃ）の変換信号デコード回路は、図４（ｂ）の行アドレス信号変換回路にて変換された信号ＰＸＡ（０；３）、ＰＸＢ（０；３）、ＰＸＣ（０；３）をさらにデコードする回路である。ワード線駆動電圧Ｖｂｏｏｔと接地電位間に直列に接続された、Ｐｃｈトランジスタ４０７とＮｃｈトランジスタ４０８、４０９、４１０、４１１と、インバータによるラッチ回路４１２より構成され、ワード線デコード信号の反転信号／ＲＤＣ（０；６３）を送出する。Ｎｃｈトランジスタ４０８、４０９、４１０はそれぞれ、信号ＰＸＡ（０；３）、ＰＸＢ（０；３）、ＰＸＣ（０；３）のいずれか１つずつをゲート入力に持つが、デコード動作は図４（ａ）のワード線駆動信号のプリデコード回路と同様である。
【００４１】
図４（ｄ）のワード線駆動信号生成回路は、Ｐｃｈトランジスタ４１３とＮｃｈトランジスタ４１４、４１５から構成され、その出力はメモリセルアレイのワード線に接続される。図４（ａ）のワード線駆動信号のプリデコード回路の出力信号ＷＬＤＲ（０；３）、／ＷＬＤＲ（０；３）および、図４（ｃ）が変換信号デコード回路の出力信号／ＲＤＣ（０；６３）は、Ｐｃｈトランジスタ４１３とＮｃｈトランジスタ４１４、４１５のＯＮ／ＯＦＦを制御して、選択されたワード線に“Ｈ”を送出し、その他のワード線には接地電位を送出する。
【００４２】
以上がワード線とセンスアンプの駆動系の回路である。バンクアドレスで選択されたセルアレイが、そのアレイ内で閉じた回路によって駆動されることになる。従って、ブロックを構成するメモリセルアレイは他のメモリセルアレイの状態に関わらず制御可能となる。また、メモリセルアレイの活性化状態はそのメモリセルアレイがプリチャージ状態となるまで、保持されることになる。
【００４３】
図５にカラムスイッチ選択制御部２０５の詳細を示す。カラムスイッチ選択制御部は活性化されたセルアレイとデータをやり取りするために、データ線とセンスアンプを接続するスイッチ系の制御を行う。図５（ａ）はスイッチ制御信号発生回路、図５（ｂ）はカラムアドレスプリデコード回路、図５（ｃ）はカラムアドレスデコード回路である。
【００４４】
図５（ａ）のスイッチ制御信号発生回路において、Ｂ０  〜Ｂ３  は４ビットのバンクアドレスであり、それぞれその反転信号と対になっており、そのいずれか一方がＮＡＮＤゲート５０１に入力される。すなわち、外部より与えられるバンクアドレスとアレイ制御部の対応するメモリセルアレイのバンクアドレスが一致するアレイ制御部のＮＡＮＤゲート５０１の入力信号は、すべて“Ｈ”となり、ＮＡＮＤゲート５０１は“Ｌ”を送出する。信号ＣＥＮＢｉ  はセンス制御部２０３より送出される信号で、対応するメモリセルアレイがセンス動作を完了してデータがセンスアンプに保持されている状態で“Ｈ”となる信号である。信号ＡＣＣはカラムスイッチを制御するタイミングを決める信号である。スイッチ制御信号発生回路は、対応するメモリセルアレイのバンクアドレスが入力され、かつこのメモリセルアレイが活性化されている場合に、活性化信号ＡＣＣが“Ｈ”となるタイミングで、信号ＳＷＯＮｉ  を“Ｈ”とする。このとき、対応するメモリセルアレイのカラムスイッチが動作可能状態になる。対応するメモリセルアレイメモリセルアレイのバンクアドレスが入力されていない時は信号ＳＷＯＮｉは“Ｌ”となり、このメモリセルアレイのカラムスイッチは動作しない。また、対応するメモリセルアレイがプリチャージ状態であれば、ＣＥＮＢｉ  が“Ｌ”となるので、この場合もＳＷＯＮｉ  は“Ｌ”となり、このメモリセルアレイのカラムスイッチは動作しない。
【００４５】
図５（ｂ）のカラムアドレスプリデコード回路は、カラムアドレスのうちの２ビットを入力にもつＮＡＮＤゲート５０６とインバータで構成される。ＣＡ２  、ＣＡ３  はその反転信号と対となっており、そのいずれか一方を入力にもつＮＡＮＤゲート５０２は、インバータを介してＹＡ（０；３）を送出する。
【００４６】
図５（ｃ）のカラムアドレスデコード回路において、ＯＲゲート５０３には図５（ａ）のスイッチ制御信号発生回路より送出される信号ＳＷＯＮｉ  と両隣のアレイ制御部のスイッチ制御信号発生回路より送出される信号ＳＷＯＮｉ−１  が入力される。ＮＡＮＤゲート５０４には、このＯＲゲート５０３の出力と図５（ｂ）のカラムアドレスプリデコード回路の出力信号ＹＡ（０；１）とが入力され、インバータを介して、信号ＣＳＳ（０；１）を送出する。同様にして、ＣＳＳ（２；３）が生成される。この信号ＣＳＳ（０；３）は４組のカラムスイッチのＯＮ／ＯＦＦを制御する信号である。
【００４７】
それぞれのメモリセルアレイは、カラムスイッチの制御信号線を４本有する。また、本発明はセンスアンプを両隣のメモリセルアレイで共有するシェアドセンス方式を用いているので、カラムスイッチの制御信号線は２本を当該メモリセルアレイと当該メモリセルアレイの一つ手前のメモリセルアレイとが共有し、信号ＣＳＳ（０；１）により制御され、残りの２本は当該メモリセルアレイと当該メモリセルアレイの１つ後のメモリセルアレイとが共有し、信号ＣＳＳ（２；３）により制御されることになる。信号ＣＳＳ（０；１）は、対応するメモリセルアレイのカラムスイッチが制御される時に“Ｈ”となる信号ＳＷＯＮｉ  とこのメモリセルアレイと一方の隣接するメモリセルアレイのカラムスイッチが制御される時に“Ｈ”となる信号ＳＷＯＮｉ−１  により、いずれか一方のメモリセルアレイがカラムスイッチを制御する際に、ＹＡ（０；１）をデコードして、カラムスイッチの制御信号ＣＳＳ（０；１）を送出する。同様にして、カラムスイッチ制御信号ＣＳＳ（２；３）は、対応するメモリセルアレイと他方の隣接するメモリセルアレイいずれか一方のメモリセルアレイがカラムスイッチを制御する際に、ＹＡ（２；３）をデコードしてカラムスイッチ制御信号ＣＳＳ（２；３）を送出する。
【００４８】
図５（ａ）のスイッチ制御信号発生回路の入力に、バンクアドレスの全てのビットとすることで、複数のメモリセルアレイが活性化されていても、カラムスイッチを制御するメモリセルアレイは１つとすることができる。ブロックを構成するメモリセルアレイは別個のアドレスを有するためである。
【００４９】
以上より、図２に示すアレイ制御の動作を説明してきたが、このアレイ制御部より送出される各信号によって、センスアンプ、カラムスイッチが制御され、メモリセルアレイよりデータが読み出される動作を図６を用いて詳しく説明する。図６は図１をさらに詳細に示したものである。
【００５０】
メモリセルアレイＭＣＡｉ  はＢＬ１  、／ＢＬ１  のように、１０２４対のビット線対を有する。図示していないが、このそれぞれのビット線には実際に１２８個のメモリセルが接続されており、１ビット線対、すなわち１センスアンプ当たりで２５６個のメモリセルが接続されている。センスアンプＳ／Ａ１  〜Ｓ／Ａ４  はその両側のメモリセルアレイに共有されており、どちらのメモリセルアレイと接続されるかは、アレイ選択ゲートＱ１  、Ｑ２  、Ｑ３  、Ｑ４  、Ｑ５  、Ｑ６  、Ｑ７  、Ｑ８  のＯＮ／ＯＦＦによって決まる。例えば、メモリセルアレイＭＣＡｉ  が選択されているとすると、アレイ選択スイッチ制御信号ＳＥＮｉ  がＨとなり、アレイ選択ゲートＱ１  、Ｑ２  、Ｑ３  、Ｑ４  、Ｑ５  、Ｑ６  、Ｑ７  、Ｑ８  がＯＮし、ビット線ＢＬ１  、／ＢＬ１  、ＢＬ２  、／ＢＬ２  、ＢＬ３  、／ＢＬ３  、ＢＬ４  、／ＢＬ４  はセンスアンプＳ／Ａ１  、Ｓ／Ａ２  、Ｓ／Ａ３  、Ｓ／Ａ４  に接続される。この時、メモリセルアレイＭＣＡｉ−１  及びＭＣＡｉ−１  は選択されないので、アレイ選択スイッチ制御信号ＳＥＮｉ−１  およびＳＥＮｉ＋１  がＬとなり、アレイ選択ゲートＱ９  、Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６はＯＦＦしている。このようにして、選択されたメモリセルアレイのビット線対とセンスアンプが接続され、センスアンプが駆動される。
【００５１】
リストア／イコライズ部Ｒ／Ｅは、ビット線のＨレベルをきちんと読み出しセルに十分な電荷が再書き込みされるようにするとともに、プリチャージ時にビット線ペアをイコライズしセンス動作の際の基準電位を発生させるものでセンス制御回路より出力される信号ＢＥＱによって制御される。
【００５２】
センスアンプＳ／Ａ１  、Ｓ／Ａ２  、Ｓ／Ａ３  、Ｓ／Ａ４  に確定したデータはカラムスイッチＱ１７、Ｑ１８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４によって選択され、１対のデータバスＤＡＴＡに接続されて転送される。
【００５３】
今、メモリセルアレイＭＣＡｉ  中の、ビット線ＢＬ１  、／ＢＬ１  、ＢＬ２  、／ＢＬ２  、ＢＬ３  、／ＢＬ３  、ＢＬ４  、／ＢＬ４  上の一対のデータがデータバス線ＤＡＴＡに転送される場合を説明する。メモリセルアレイが選択され、図示していないがメモリセルアレイＭＣＡｉ  内の任意のワード線が選択される。メモリセルアレイＭＣＡｉ  が選択されているので、アレイ選択スイッチ制御信号ＳＥＮｉ  が“Ｈ”となり、アレイ選択ゲートＱ１  、Ｑ２  、Ｑ３  、Ｑ４  、Ｑ５  、Ｑ６  、Ｑ７  、Ｑ８  がＯＮし、ビット線ＢＬ１  、／ＢＬ１  はセンスアンプＳ／Ａ１  に接続される。同様にして、ＢＬ２  、／ＢＬ２  はセンスアンプＳ／Ａ２  に、ＢＬ３  、／ＢＬ３  はセンスアンプＳ／Ａ３  、、ＢＬ４  、／ＢＬ４  はセンスアンプＳ／Ａ４  に接続される。この時、ＭＣＡｉ−１  及びＭＣＡｉ＋１  は選択されないので、アレイ選択スイッチ制御信号ＳＥＮｉ−１  およびＳＥＮｉ＋１  が“Ｌ”となり、アレイ選択ゲートＱ９  、Ｑ１０、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６はＯＦＦしている。センスアンプＳ／Ａがセンスを完了すると、カラムスイッチ制御信号ＣＳＳ（０；１）、ＣＳＳ（２；３）が送出される。今、カラムアドレスによりビット線ＢＬ１  、／ＢＬ１  のデータが選ばれると、ＣＳＳ０  が“Ｈ”となり、ＣＳＳ１  、ＣＳＳ２  、ＣＳＳ３  はＬとなる。カラムスイッチ制御信号ＣＳＳ０  が“Ｈ”になると、カラムスイッチを構成するトランジスタＱ１７、Ｑ１９がＯＮし、センスアンプＳ／Ａ１  に保持されているデータが選択され、データバス対ＤＡＴＡに転送される。このときカラムスイッチ制御信号ＣＳＳ１  、ＣＳＳ２  、ＣＳＳ３  は“Ｌ”となるので、トランジスタＱ１８、Ｑ１９、Ｑ２０、Ｑ２１、Ｑ２２、Ｑ２３、Ｑ２４はＯＦＦする。以上のように、スイッチの制御を行い、メモリセルアレイ内の任意のデータを、データバスに取り出すことができる。
【００５４】
次に、本発明のメモリシステムの実際の構成を例に、その制御方法を図面を参照に説明する。
【００５５】
本発明の第１の実施例として、幅１２８Ｉ／Ｏのデータバス有するメモリシステム構成を図７に示す。このメモリシステムは、図１６に示す従来のメモリシステムと同様、２つのブロック７０１、７０２から構成され、ブロックはそれぞれ別個のバンクアドレスを有する１６のメモリセルアレイＭＣＡ０  〜ＭＣＡ１５、ＭＣＡ１６〜ＭＣＡ３１により構成される。それぞれのメモリセルアレイは２５６行×１０２４列であり、メモリシステムの全容量は８メガビットである。
【００５６】
上下それぞれのブロック７０１、７０２において、１６のメモリセルアレイＭＣＡ０  〜ＭＣＡ１５、ＭＣＡ１６〜ＭＣＡ３１とにそれぞれ接続可能なデータ線７０４、７０５がメモリセルアレイのビット線方向にそれぞれ２５６存在する。これらのデータ線７０４、７０５は列デコーダ７０６、７０７に接続される。また、メモリセルアレイ毎にアレイ制御部７０３が設けられ、図示していないがそれぞれのアレイ制御部に共通のアレイ制御信号が供給される。上下ブロックの向かい合うメモリセルアレイは同一のバンクアドレスを有するものとする。
【００５７】
アレイ制御部７０３は、アレイ制御信号に含まれるバンクアドレスが対応するメモリセルアレイのバンクアドレスと一致したとき、このバンクアドレスと行アドレスに従って、対応するメモリセルアレイを活性化させる。例えば、ＭＣＡ５とＭＣＡ２１のバンクアドレスが入力されたとき、ＭＣＡ５  とＭＣＡ２１のアレイ制御部は、ＭＣＡ５  とＭＣＡ２１の任意のワード線を選択し、アレイ選択スイッチを制御して、このＭＣＡ５  ，ＭＣＡ２１のビット線をセンスアンプに接続する。選択されたワード線上のデータはセンスアンプに送出され、センスされる（ＭＣＡ５  、ＭＣＡ２１が活性化される）。次に、アレイ制御部７０３は、アレイ制御信号に含まれるバンクアドレスが対応するメモリセルアレイのバンクアドレスと一致したとき、このバンクアドレスとカラムアドレスに従って、対応するメモリセルアレイのデータを読み出す。例えば、例えば、ＭＣＡ５  とＭＣＡ２１のバンクアドレスが入力されたとき、ＭＣＡ５  とＭＣＡ２１のアレイ制御部は、ＭＣＡ５  とＭＣＡ２１の任意のカラムスイッチをＯＮ／ＯＦＦし、センスアンプにセンスされているデータをデータ線７０４、７０５に送出する。データ線７０４、７０５は列デコーダ回路７０６、７０７に入力される。列デコーダ７０６、７０７はそれぞれ２５６のデータ線より６４のデータ線を選択し、データバス７０８、７０９に接続する。（ＭＣＡ５  、ＭＣＡ２１のデータが読み出される）。
【００５８】
以上により、上下それぞれ６４Ｉ／Ｏ、合計１２８Ｉ／Ｏのデータバス幅となる。
【００５９】
次に、メモリセルアレイＭＣＡ５  、ＭＣＡ２１のデータを読み出した後、ＭＣＡ１３、ＭＣＡ２９のデータが読み出す場合を説明する。
【００６０】
まず、前記手順に従ってメモリセルアレイＭＣＡ５  、ＭＣＡ２１のデータが読み出される。この後、メモリセルアレイＭＣＡ５  、ＭＣＡ２１の活性化状態は、このメモリセルアレイがプリチャージされるまで保持される。次に、メモリセルアレイＭＣＡ５  、ＭＣＡ２１の活性化状態に無関係に、制御部７０３は、アレイ制御信号に従って、対応するメモリセルアレイを活性化させる。ＭＣＡ１３とＭＣＡ２９のバンクアドレスが入力されるので、ＭＣＡ１３とＭＣＡ２９のアレイ制御部は、ＭＣＡ１３、ＭＣＡ２９を活性化する。この時、メモリシステムは４つの活性化されたメモリセルＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９を有することになる。次に、アレイ制御部７０３は、アレイ制御信号に従って、対応するメモリセルアレイのデータを読み出す。ＭＣＡ１３とＭＣＡ２９のバンクアドレスが入力されるので、ＭＣＡ１３とＭＣＡ２  ９のアレイ制御部は、ＭＣＡ１３、ＭＣＡ２９のデータを読み出す。このときメモリセルアレイＭＣＡ５  、ＭＣＡ２１のバンクアドレスは入力されないので、ＭＣＡ５  、ＭＣＡ２１はデータが送出されない。
【００６１】
このように、メモリセルアレイ毎に設けられたそれぞれのアレイ制御部が、他のメモリセルアレイの状態に無関係に対応するメモリセルアレイの制御を行うため、異なるメモリセルアレイ間のデータ読み出し動作は、ＭＣＡ５  、ＭＣＡ２１活性化→データ読み出し→ＭＣＡ１３、ＭＣＡ３１活性化→データ読み出しとなり、メモリセルアレイＭＣＡ５  、ＭＣＡ２１のプリチャージ動作は不要となる。
【００６２】
また、メモリセルアレイＭＣＡ５  、ＭＣＡ２１のデータを読み出した後、ＭＣＡ１３、ＭＣＡ２９のデータが読み出し、その後再度、メモリセルアレイＭＣＡ５  、ＭＣＡ２１のデータを読み出す場合には、メモリセルアレイＭＣＡ５  、ＭＣＡ２１は既に活性化状態である。
【００６３】
このように、メモリセルアレイ毎に設けられたそれぞれのアレイ制御部は、メモリセルアレイの活性化状態をこのメモリセルアレイがプリチャージされるまで保持することが可能であるため、再度読み出す場合の読み出し動作は、ＭＣＡ５、ＭＣＡ２１活性化→データ読み出し→ＭＣＡ１３、ＭＣＡ３１活性化→データ読み出し→データ読み出しとなり、メモリセルアレイＭＣＡ５  、ＭＣＡ２１の２回目の活性化動作は不要となる。
【００６４】
このように、本発明の第１の実施例のメモリシステムにおいては、隣り合わないメモリセルアレイを自由に活性化することが可能であり、従来のメモリシステムに比べて、活性化、プリチャージの回数を削減することができる。
【００６５】
また、アレイ制御部のアレイ選択デコーダ回路の入力をバンクアドレスの一部のビットとすることで、同一ブロック内で同時に複数のメモリセルアレイを活性化することも可能である。このときのアレイ制御部のアレイ選択デコーダ回路は図３（ｂ）の構成となる。
【００６６】
例えば、上下それぞれのブロックにおいて２つのメモリセルアレイを同時に活性化させるとする。つまり、ＭＣＡ０  、ＭＣＡ８  、ＭＣＡ１６、ＭＣＡ２４が同時に活性化され、他のメモリセルアレイの組み合わせについても同様である。
【００６７】
アレイ制御部７０３は、アレイ制御信号に含まれるバンクアドレスの一部が対応するメモリセルアレイのバンクアドレスの一部に一致したとき、このバンクアドレスの一部と行アドレスに従って、対応するメモリセルアレイを活性化させる。例えば、メモリセルアレイＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９の一部のバンクアドレスが入力されたとき、メモリセルアレイＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９のアレイ制御部は、メモリセルアレイＭＣＡ５、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９の任意のワード線を選択し、アレイ選択スイッチを制御して、このＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９のビット線をセンスアンプに接続する。選択されたワード線上のデータはセンスアンプに送出され、センスされる（ＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９が活性化される）。次に、アレイ制御部７０３は、アレイ制御信号に含まれるバンクアドレスが対応するメモリセルアレイのバンクアドレスと一致したとき、このバンクアドレスとカラムアドレスに従って、対応するメモリセルアレイのデータを読み出す。例えば、ＭＣＡ５  とＭＣＡ２１のバンクアドレスが入力されたとき、ＭＣＡ５  とＭＣＡ２１のアレイ制御部は、ＭＣＡ５  とＭＣＡ２１の任意のカラムスイッチをＯＮ／ＯＦＦし、センスアンプにセンスされているデータをデータ線７０４、７０５に送出する。データ線７０４、７０５は列デコーダ回路７０６、７０７に入力される。列デコーダ７０６、７０７はそれぞれ２５６のデータ線より６４のデータ線を選択し、データバス７０８、７０９に接続する。（ＭＣＡ５  、ＭＣＡ２１のデータが読み出される）。このとき、ＭＣＡ１３、ＭＣＡ２９のバンクアドレスは入力されないので、ＭＣＡ１３、ＭＣＡ２９はデータが送出されない。
【００６８】
また、メモリセルアレイＭＣＡ５  、ＭＣＡ１３、ＭＣＡ２１、ＭＣＡ２９の活性化状態を保持したままで、隣り合わないメモリセルアレイ、例えばメモリセルアレイＭＣＡ０  、ＭＣＡ８  、ＭＣＡ１６、ＭＣＡ２４を活性化することも可能である。
【００６９】
メモリセルアレイＭＣＡ０  〜ＭＣＡ１５はデータ線７０４を共有し、メモリセルアレイＭＣＡ１６〜ＭＣＡ３１はそれぞれデータ線７０５を共有するので、上下それぞれのブロック７０１、７０２は、それぞれ２５６のデータ線を有する。列デコーダ７０６、７０７はそれぞれ２５６のデータ線より６４のデータ線を選択しデータバス７０８に接続する。これが上下２ブロックで合計１２８のデータバスとなる。この時、列デコーダ７０６、７０７によって選択されるデータ線の数は、列デコーダ７０６、７０７の回路ブロック内に設けられるデータ線のＩ／Ｏバッファ回路の数によって決定される。すなわち、列デコーダ７０６、７０７より出力されるデータバスの幅を大きくすると、それぞれの出力に対して設けられるＩ／Ｏバッファ回路の数は多くなり、その専有面積は大きくなる。逆に、列デコーダ７０６、７０７より出力されるデータバスの幅を小さくすると、それぞれの出力に対して設けられるＩ／Ｏバッファ回路の数は少なくなり、その専有面積は小さくなる。
【００７０】
同時に活性化されるメモリセルアレイの数は、リフレッシュサイクルの設定とカラムの深さにより決定される。同一ブロックにおいて、それぞれ２つのメモリセルアレイを同時に活性化させる場合、リフレッシュサイクルとカラムの深さは以下のようになる。２メモリセルアレイを同時にリフレッシュすることになるので、２５６行のメモリセルセルアレイ８個活性化する時間で、全メモリセルアレイを活性化することになる。すなわち、リフレッシュサイクルは２５６×８＝２０４８リフレッシュサイクルとなる。
【００７１】
また、同一ブロック内で同時に２つのメモリセルアレイが活性化されるため、１つのデータ線には８対のビット線対が接続される。カラムスイッチＣＳＷはこの８対のビット線対の中から１対を選択してデータ線に接続する。さらに、列デコーダは４対のデータ線より１対を選択してデータバスに接続する。従って、データバスの１つのＩ／Ｏに接続されるビット線対は８×４＝３２となり、カラムの深さは３２となる。この場合、２０４８行×３２列×１２８Ｉ／Ｏのシステムということになる。
【００７２】
このように、同時活性化させるメモリセルアレイの数を変えれば、Ｉ／Ｏ当たりの行と列の構成を変ることが可能である。例えば、それぞれ４つのメモリセルアレイを同時に活性化させる場合、リフレッシュサイクルは２５６×４＝１０２４リフレッシュサイクルとなり、カラムの深さは６４となる。この場合は１０２４行×６４列×１２８Ｉ／Ｏのシステムということになる。
【００７３】
次に、第２の実施例として、第１の実施例同様、幅１２８Ｉ／Ｏのデータバスのメモリシステム構成を図８に示す。このメモリシステムは、４つのブロック８０１〜８０４から構成され、ブロックはそれぞれ別個のバンクアドレスを有する８のメモリセルアレイＭＣＡ０  〜ＭＣＡ７  、ＭＣＡ８  〜ＭＣＡ１５、ＭＣＡ１６〜ＭＣＡ２３、ＭＣＡ２４〜ＭＣＡ３１により構成される。それぞれのメモリセルアレイは２５６行×１０２４行であり、メモリシステムの全容量は８メガビットである。
【００７４】
４つのブロック８０１、８０２、８０３、８０４において、８つのメモリセルアレイＭＣＡ０  〜ＭＣＡ７  、ＭＣＡ８  〜ＭＣＡ１５、ＭＣＡ１６〜ＭＣＡ２３、ＭＣＡ２４〜ＭＣＡ３１とにそれぞれ接続可能なデータ線８１０、８１２、８１４、８１６がメモリセルアレイのビット線方向にそれぞれ２５６存在する。これらのデータ線８１０、８１２、８１４、８１６は列デコーダ８０６、８０７、８０８、８０９に接続される。また、メモリセルアレイ毎にアレイ制御部８０５が設けられ、図示していないがそれぞれのアレイ制御部に共通のアレイ制御信号が供給される。上下ブロックの向かい合うメモリセルアレイは同一のバンクアドレスを有するものとする。また、左右のブロックにおいて、対応する位置にあるメモリセルアレイは同一のバンクアドレスを有するものとする。
【００７５】
アレイ制御部８０５は前述した第１の実施例のアレイ制御部７０３と同様に動作するので、第２の実施例においても、各ブロック内で、隣り合わないメモリセルアレイを順次活性化可能である。また、活性化状態を保持することが可能である。従って第１の実施例同様、異なるメモリセルアレイ間での読み出しの際、活性化、プリチャージ回数を減らすことができる。
【００７６】
本実施例のメモリシステムのリフレッシュサイクルは、２５６×８＝２０４８リフレッシュサイクルである。カラムの深さは４×８＝３２カラムとなる。この場合のシステムは２０４８行×３２列×１２８Ｉ／Ｏとなり、第１の実施例において、同一ブロック内で同時に１つのメモリセルアレイを活性化させる場合と同じである。
【００７７】
本実施例は第１の実施例に比べてデータバス線の長さが短くなるので、データの転送速度が早くなる。また、データバス線に接続されるメモリセルアレイの数が少なくなることから、浮遊容量による電荷の充放電が小さくなるので、駆動電流を小さくすることができる。
【００７８】
本発明のメモリシステムにおいて、第１の実施例または第２の実施例で示したような１０２４行×６４列×１２８Ｉ／Ｏまたは２０４８行×３２列×１２８Ｉ／Ｏのいずれの構成を選択するかは、メモリ外のロジックとどのようにデータのやり取りをするかによって決まる。一般的に、ＤＲＡＭにおいては、センスアンプのアクセス時間は行にくらべて、カラムの方が早いことが知られている。例えば、メモり外のロッジクからの要求がカラムの切り替えにより満足できる場合、メモリシステムは１０２４行×６４列×１２８Ｉ／Ｏとなる構成を選び、一度に選択される行の数を少なくすることが望ましい。これに対して、メモリ外のロジックからの要求が頻繁な行の切り替えを必要とする場合、メモリシステムは２０４８行×３２列×１２８Ｉ／Ｏとなる構成を選び、一度に選択される行の数を多くすることが望ましい。以上のように、ロジック混載のメモリシステムにおいて、メモリ外のロジック等の要求にしたがって、より適切なメモリシステムを選択することが必要となる。
【００７９】
本発明の第１の実施例と第２の実施例のメモリシステムの総容量を９メガビットとした場合をそれぞれ第３の実施例、第４の実施例として説明する。第３の実施例の第１の実施例に対応したメモリセルシステムの構成を図９、図１０に示す。第１の実施例の上下それぞれのブロック７０１、７０２に、新たに２メモリセルアレイずつ（ＭＣＡ１６とＭＣＡ１７、ＭＣＡ３４とＭＣＡ３５）、合計４メモリセルアレイを追加する。第１の実施例と第３の実施例では同時活性化されるセルアレイの位置が異なる。第１の実施例では図７に示すように、メモリセルアレイは例えばＭＣＡ０  とＭＣＡ８  とＭＣＡ１６とＭＣＡ２４、ＭＣＡ１  とＭＣＡ９  とＭＣＡ１７とＭＣＡ２５、ＭＣＡ２  とＭＣＡ１０とＭＣＡ１８ＭＣＡ２６、ＭＣＡ３  とＭＣＡ１１とＭＣＡ１９とＭＣＡ２７、ＭＣＡ４  とＭＣＡ１２とＭＣＡ２０とＭＣＡ２８、ＭＣＡ５  とＭＣＡ１３とＭＣＡ２１とＭＣＡ２９、ＭＣＡ６  とＭＣＡ１４とＭＣＡ２２とＭＣＡ３０、ＭＣＡ７  とＭＣＡ１５とＭＣＡ２３とＭＣＡ３１のバンク毎に活性化されるが、第３の実施例では図９に示すように、ＭＣＡ０  とＭＣＡ９  とＭＣＡ１８とＭＣＡ２７、ＭＣＡ１  とＭＣＡ１０とＭＣＡ１９とＭＣＡ２８、ＭＣＡ２  とＭＣＡ１１とＭＣＡ２０とＭＣＡ２９、ＭＣＡ３  とＭＣＡ１２とＭＣＡ２１とＭＣＡ３０、ＭＣＡ４  とＭＣＡ１３とＭＣＡ２２とＭＣＡ３１、ＭＣＡ５  とＭＣＡ１４とＭＣＡ２３とＭＣＡ３２、ＭＣＡ６  とＭＣＡ１５とＭＣＡ２４とＭＣＡ３３、ＭＣＡ７  とＭＣＡ１６とＭＣＡ２５とＭＣＡ３４、ＭＣＡ８  とＭＣＡ１７とＭＣＡ２６とＭＣＡ３５で活性化されるようになる。
【００８０】
１つのメモリセルアレイは２５６行×１０２４列なので、２メモリセルアレイで０．５メガビットの容量となることから、上下のブロック９０１、９０２にそれぞれ１メモリセルアレイＭＣＡ１６、ＭＣＡ３４を追加して、総容量が８．５メガビットのメモリセルアレイを構成することも物理的には可能である。しかし、一般にはこのような構成はなされない。
【００８１】
本実施例においては上下のブロックは同時に同一の動作をするので、以下上段ブロックの動作を例に説明し、下段ブロックの動作の説明は省略する。追加したメモリセルアレイのバンクアドレスを例えばＭＣＡ０  、ＭＣＡ８  、ＭＣＡ１６と同じにすると、当該バンクアドレスが指定されたときのみ３つのメモリセルアレイが活性化され、それ以外のバンクアドレスが指定された場合は２メモリセルアレイが活性化されることになる。３つのメモリセルアレイが活性化されると、カラムスイッチは１２対のビット線の中から１対を選びデータ線に接続し、２つのメモリセルアレイが活性化されるとカラムスイッチは８対のビット線の中から１対を選びデータ線に接続することになり、バンクアドレス毎のカラムの深さが異なることになる。同様にして、追加したメモリセルアレイＭＣＡ１６のバンクアドレスを新規に設定すると、当該バンクアドレスが指定されたときのみ１つのメモリセルアレイが活性化され、それ以外のバンクアドレスが指定された場合は２メモリセルアレイが活性化されることになり、やはりバンクアドレス毎のカラムの深さが異なることになる。以上により、同時活性化されるメモリセルアレイの数に一貫性がないと、カラムの深さが変化するので、活性化されるメモリセルアレイによってカラムの深さが異なるというアドレス空間の非均一性が生じてしまう。このため、メモリセルアレイの増減は、ブロック中で同時活性化されるメモリセルアレイの数を単位として行う必要がある。これが第１の実施例で示した総容量８メガビットのメモリシステムに最少単位で容量の増加を行なった場合、メモリシステムの総容量は９メガビットとなる由縁である。
【００８２】
第４の実施例の第２の実施例に対応したメモリセルシステムの構成を図１０に示す。第２の実施例のそれぞれのブロック８０１、８０２、８０３、８０４に、新たに１メモリセルアレイずつ、合計４メモリセルアレイＭＣＡ８  、ＭＣＡ１７、ＭＣＡ２６、ＭＣＡ３５を追加する。上述したように、メモリセルアレイの増減は、ブロック中で同時活性化されるセルアレイの数を単位として行う必要があるので、この場合、それぞれのブロックで１メモリセルアレイを追加すればよい。
【００８３】
以上、第３の実施例、第４の実施例から分かるように、メモリセルアレイの数を増加させても、Ｉ／Ｏの幅は常に一定に保つことができる。また、図示していないが、メモリセルアレイの数を減少させる場合でも、上記規則に従えば、Ｉ／Ｏの幅は常に一定に保つことができる。
【００８４】
以下、本発明のより実際的な実施例を示す。以下で述べる実施例においてはアレイ制御部は各セルアレイごとに独立して設けるのではなく、上下のメモリセルアレイに共通に設けて上下のセルアレイはペアで活性化させることにする。この場合、制御回路を２つのメモリセルアレイで共有化するので、制御自由度は減少するが、チップ面積上は余裕を持った設計が可能となる。
【００８５】
本発明の第５実施例として、１２８Ｉ／Ｏ、メモリ容量９メガビットのメモリシステムの構造を図１１に示す。このメモリシステムは、４つのブロック１１０１〜１１０４から構成され、ブロックはそれぞれ別個のバンクアドレスを有する９のメモリセルアレイＭＣＡ０  〜ＭＣＡ８  、ＭＣＡ９  〜ＭＣＡ１７、ＭＣＡ１８〜ＭＣＡ２６、ＭＣＡ２７〜ＭＣＡ３５により構成される。それぞれのメモリセルアレイは２５６行×１０２４列であり、メモリシステムの全容量は９メガビットである。
【００８６】
４つのブロック１１０１、１１０２、１１０３、１１０４において、９のメモリセルアレイＭＣＡ０  〜ＭＣＡ８  、ＭＣＡ９  〜ＭＣＡ１７、ＭＣＡ１８〜ＭＣＡ２６、ＭＣＡ２７〜ＭＣＡ３５とそれぞれ接続可能なデータ線１１１１、１１１３、１１１５、１１１７がメモリセルアレイのビット線方向にそれぞれ２５６存在する。これらのデータ線１１１１、１１１３、１１１５、１１１７は列デコーダ１１０７、１１０８、１１０９、１１１０に接続される。また、上下２つのメモリセルアレイ毎にアレイ制御部１１０５が設けられ、図示していないがそれぞれのアレイ制御部に共通のアレイ制御信号が供給される。左右のブロックにおいて、対応する位置にあるメモリセルアレイは同一のバンクアドレスを有するものとする。
【００８７】
アレイ制御部１１０５は、基本的には前述した第１の実施例のアレイ制御部と同様に動作するので、第５の実施例においても、左右のブロック内で、隣り合わないメモリセルアレイをペアで順次活性化可能である。また、活性化状態を保持することが可能である。従って第１  の実施例同様、異なるメモリセルアレイ間での読み出しの際、活性化、プリチャージ回数を減らすことができる。
【００８８】
本発明の第６の実施例として６４Ｉ／Ｏ、メモリ容量８メガビットのメモリシステムの構成を図１２に示す。このメモリシステムは、４つのブロック１２０１〜１２０４から構成され、ブロックはそれぞれ別個のバンクアドレスを有する８のメモリセルアレイＭＣＡ０  〜ＭＣＡ７  、ＭＣＡ８  〜ＭＣＡ１５、ＭＣＡ１６〜ＭＣＡ２３、ＭＣＡ２４〜ＭＣＡ３１により構成される。それぞれのメモリセルアレイは２５６行×１０２４行であり、メモリシステムの全容量は８メガビットである。
【００８９】
２つのブロック１２０１、１２０２と、１２０３、１２０４はそれぞれデータ幅３２Ｉ／ＯのデータバスＢＡＳ１とＢＡＳ２を共有し、全体で６４Ｉ／Ｏのデータバスを有している。例えばブロック１２０１から３２Ｉ／Ｏ、１２０３から３２Ｉ／Ｏのデータを取り出す場合、ＭＣＡ１  、ＭＣＡ３  、ＭＣＡ５  、ＭＣＡ７  とＭＣＡ１７、ＭＣＡ１９、ＭＣＡ２１、ＭＣＡ２３とが活性化されるとすると、ＭＣＡ９  、ＭＣＡ１１、ＭＣＡ１３、ＭＣＡ１５、ＭＣＡ２５、ＭＣＡ２７、ＭＣＡ２９、ＭＣＡ３１も同時に活性化されるが、ブロック１２０２と１２０４のカラムスイッチはすべてＯＦＦとなりデータ転送は行われない。逆に、ブロック１２０２と１２０４よりデータを取り出す場合は、ブロック１２０１と１２０３のカラムスイッチはすべてＯＦＦとなる。カラムアドレスに対応して、データを送出するブロックが決定される。つまり、上下のブロックのそれぞれ対応するメモリセルアレイは上位１ビットが異なるバンクアドレスを有することになる。また、アレイ選択デコーダには前記バンクアドレスの上位１ビットを除いた全ビットが入力され、カラムスイッチ選択制御部には前記バンクアドレスの全ビットが入力される。
【００９０】
例えば図中に斜線で示したメモリセルアレイＭＣＡ１  、ＭＣＡ３  、ＭＣＡ５  、ＭＣＡ７  とＭＣＡ１７、ＭＣＡ１９、ＭＣＡ２１、ＭＣＡ２３、ＭＣＡ９  、ＭＣＡ１１、ＭＣＡ１３、ＭＣＡ１５、ＭＣＡ２５、ＭＣＡ２７、ＭＣＡ２９、ＭＣＡ３１が同時活性化されると、全メモリセルアレイの半分が同時活性化されることになるので、このメモリシステムの１Ｉ／Ｏ当たりのアドレス構成は２５６×２＝５１２行、同時活性化される上下のブロックのメモリセルアレイがカラムアドレス１ビット分に対応するので３２×４×２＝２５６列となる。それぞれのアドレスに要するビット数は、行９ビット、列８ビットでビット数の差は１ビットとなり、行と列のアドレス構成の差を小さくすることができる。
【００９１】
本発明の第７の実施例として、各メモリセルアレイを非同期に動作させるメモリシステムの構成を図１３に示す。以下、複数のメモリセルアレイの組み合わせをバンクと称する。例えばメモリセルアレイＭＣＡ０  とＭＣＡ９  からバンクＢ０  が構成され、同様にして、Ｂ１  からＢ１７まで合計１８のバンクが構成される。それぞれのバンクは別個のバンクアドレスを有する。図中では、アレイ制御部１３０５、１３０６にそのバンクアドレスが記載されている。
【００９２】
例えば、非同期に、Ｂ２  、Ｂ５  、Ｂ１６が活性化されているとする。これは、アレイ制御部によって、活性化されたメモリセルアレイはプリチャージされるまで活性化状態を保持するからである。右側の２つのブロック１３０３、１３０４では１つのバンクＢ１６、すなわちＭＣＡ２５、ＭＣＡ３４が活性化されているので、このバンクＢ１６から６４Ｉ／Ｏのデータが転送される。このひとつのバンクの構成は、６４Ｉ／Ｏ×２５６行×３２列となる。一方、左側の２つのブロック１３０１、１３０２では２つのバンクＢ２  、Ｂ５  、すなわちＭＣＡ２０、ＭＣＡ２９、ＭＣＡ２３、ＭＣＡ３２が活性化されているので、この２つのバンクＢ２  、Ｂ５  のどちらかのバンクから６４Ｉ／Ｏのデータが転送される。どちらのバンクからデータが転送されるかは、データアクセス時にどちらのバンクを指定しているかによる。ひとつのブロック内で複数のバンクが活性化されていても、一回のアクセスでは一つのバンクからしかデータ転送は行われない。以上のように、左側の２ブロック、および右側の２ブロックから６４Ｉ／Ｏずつ、合計１２８Ｉ／Ｏのデータが転送されることになる。この時、左側２ブロック１３０１、１３０２が共有するアレイ制御部１３０５に供給されるアレイ制御信号と右側２ブロック１３０３、１３０４が共有するアレイ制御部１３０６に供給されるアレイ制御信号は、タイミングを表わす信号のみ共通の信号で、その他アドレス信号は異なる信号となる。
【００９３】
このメモリシステムのメモリの容量を拡張させる場合、それぞれのブロック１３０１、１３０２、１３０３０、１３０４にメモリセルアレイＭＣＡ３６、ＭＣＡ３７より構成されるバンクＢ１８とＭＣＡ３８、ＭＣＡ３９より構成されるバンクＢ１９を追加することができる。本実施例ではそれぞれのバンクがバンクアドレスを有し、ひとつのブロック内で複数のバンクが活性化されている場合でも、バンクアドレスで指定されたひとつのバンクからデータ転送されるので、メモリの容量の拡張はバンク単位で可能となる。
【００９４】
図１４に第７の実施例で示したメモリシステムのバンクアクセスの各信号の関係を示す。前述した、メモリセルアレイを活性化する信号ＡＣＴ、アレイをプリチャージする信号ＰＲＣ、カラムスイッチを制御するタイミングを決める信号ＡＣＣとバンクアドレス、カラムアドレスと送出される出力データの関係を示している。タイミングチャート上のＢ０  、Ｂ１  、Ｂ２  、Ｂ３  の文字は、それぞれの信号がそれぞれのバンクを指定するために送出されていることを表わす。バンクＢ０  が活性化されている状態で、バンクＢ１  を活性化するための信号ＡＣＴ１４０１が送出され、バンクアドレス１４０５で指定されるバンクＢ１  も活性化される。次に、バンクＢ０  をプリチャージするための信号ＰＲＣ１４０２が送出され、バンクアドレス１４０６で指定されるバンクＢ０  はプリチャージ状態となる。さらに、バンクＢ２  を活性化するための信号ＡＣＴ１４０３が送出され、バンクアドレス１４０７で指定されるバンクＢ２  が活性化され、続いてバンクＢ３  を活性化するための信号ＡＣＴ１４０４が送出され、バンクアドレス１４０８で指定されるバンクＢ３が活性化される。これらの、それぞれの場合におけるデータアクセスの一例を以下に示す。
【００９５】
バンクアドレスの斜線の部分はアドレスが有効ではない期間を表す。出力データは信号ＡＣＣから一定の時間後にその指定されたバンクから指定されたカラムアドレスのデータが出力される。例えば、バンクＢ０  が活性化されている状態で、バンクＢ０  のカラムスイッチを制御するための信号ＡＣＣ１４０９が送出されると、バンクアドレス１４１５で指定されるＢ０  のカラムアドレスで指定されるカラムスイッチが制御されて、一定の時間後に出力データ１４２１が送出される。次に、バンクＢ１  のカラムスイッチを制御するための信号ＡＣＣ１４１０が送出されると、先にバンクＢ１  が活性化されているので、バンクアドレス１４１６で指定されるＢ１  のカラムアドレスで指定されるカラムスイッチが制御されて、一定時間後に出力データ１４２２が送出される。次に、バンクＢ２のカラムスイッチを制御するための信号ＡＣＣ１４１１が送出されると、先にバンクＢ２  が活性化されているので、バンクアドレス１４１７で指定されるＢ２  のカラムアドレスで指定されるカラムスイッチが制御されて、一定時間後に出力データ１４２３が送出される。再び、バンクＢ１  のカラムスイッチを制御するための信号ＡＣＣ１４１２が送出されると、バンクＢ１  は活性化されたままでプリチャージ状態にはなっていないので、バンクアドレス１４１８で指定されるＢ１  のカラムアドレスで指定されるカラムスイッチが制御されて、一定時間後に出力データ１４２４が送出される。その後再び、バンクＢ２  のカラムスイッチを制御するための信号ＡＣＣ１４１３が送出された場合も、バンクＢ２  は活性化されたままでプリチャージ状態にはなっていないので、一定時間後に出力データ１４２５が送出される。この例では、バンク間にはシェアドセンス方式によるアレイ活性化の制約がある場合は、例えばバンクＢ１  とＢ２  が隣のアレイで構成されていれば同時に活性化なされないことになり、一方のバンクからはデータ出力はない。
【００９６】
以上のように、同時にいくつかのメモリセルアレイを活性化させておくことにより、別のメモリセルアレイのデータをアクセスする度毎に、それぞれのメモリセルアレイを選択し、そのセルアレイが活性化可能かどうかを判断し、判断結果によってメモリセルアレイを選択するという手順を省略することができ、カラムスイッチのＯＮ、ＯＦＦを制御するだけでデータのアクセスを行うことが可能となり、動作時間の短縮につながる。また、カラムスイッチを制御するための信号ＡＣＣをたとえばＣＰＵのクロックと同期させることにより、ロジック混載メモリにおいて、メモリシステムとロジック回路間のデータのやり取りを容易にすることができる。
【００９７】
バンクはいくつのメモリセルアレイから構成されていてもかまわないが、図１５に第８の実施例として４つのメモリセルアレイからバンクが構成される場合を示す。全メモリ容量は８Ｍで２５６Ｋセルアレイ３２個から構成される。全体は８バンク構成となり、図中に示すようにメモリセルアレイがバンクＢ１  からバンクＢ８  に割り付けられる。図中では、アレイ制御部１５０５にそのバンクアドレスが記載されている。メモリセルアレイのバンク割付は、センスアンプが両隣のメモリセルアレイと共有されていることにより、隣り合うメモリセルアレイは同じバンクに割付けることができないという制約がある。しかし、これ以外は自由に割り付けパターンを選ぶことができる。この場合も、前記第７の実施例同様、右側の２つのブロック１５０１、１５０２が共有するアレイ制御部１５０５と、左側の２つのブロック１５０３、１５０４が共有するアレイ制御部１５０６は、共通のタイミング信号と、異なるアドレス信号が供給される。右側の２ブロックではバンクＢ８  が活性化され、カラムアドレスに従って２ペアのメモリセルアレイのうちの一方から６４Ｉ／Ｏのデータが転送される。左側の２ブロックではバンクＢ１  とＢ３  が活性化されており、４ペアのメモリセルアレイの一つからバンクアドレスによるバンク指定と、カラムアドレスに従って選択されたメモリセルアレイペアから６４Ｉ／Ｏのデータが送出される。この場合、一つのバンクのアドレス構成は６４Ｉ／Ｏ×２５６行×６４列である。
【００９８】
このように、バンク構成としてさらに複数のバンクを同時に活性化状態としておくことにより、データアクセスに要する時間を短縮することができる。本実施例の場合でも、ブロック１５０１と１５０２はメモリセルとデータをやり取りするタイミング信号のみを同期させておくことにより左右のブロックより１２８Ｉ／Ｏの出力データを得ることが可能である。
【００９９】
いくつのメモリセルアレイで一つのバンクを構成するかは、バンク当たりのカラム数をいくつかにしたいかで決まる。上下一組ののメモリセルアレイで１バンクを形成した場合は、データ幅１２８Ｉ／Ｏのメモリシステムで、左右ブロックの両側に１ペアずつのメモリセルアレイを追加してメガビット単位のメモリ容量の増減を行うことも可能となる。ゆえに、Ｍメガビットのメモリシステムでは両ブロックにそれぞれＭペアのメモリセルアレイを有することになる。これより、このメモリシステムで実現可能なアドレス構成として、行数と列数は以下のように決まる。
【０１００】
行数Ｌ＝２５６×Ｍ／ｍ
列数Ｃ＝３２×ｍ
ここでｍはブロック内で同時活性化されるメモリセルアレイペア数を表し、Ｍの約数（１を含みＭを除く）となる。
【０１０１】
またこのメモリシステムでバンクを構成する場合に、実現可能なバンク数は、各ブロック毎に以下のように来まる。
【０１０２】
バンク数Ｂ＝Ｍ／ｍ
ここでＢが４以上の時にはＭ／ｍとできる。Ｂが３以下の時には隣のセルアレイは同時に活性状態に出来ないのでバンクを構成することは出来ない。バンク数がＭ／ｍの時でも同時に活性化できるバンクの数はＭ／２ｍまたはこれを超えない最大の整数までの数となる。これらの制限事項の範囲内で活性化するメモリセルアレイを増加すれば、データアクセスの時間は短縮される。
【０１０３】
【発明の効果】
メモリセルアレイの増減や、活性化するメモリセルアレイ数の増減にかかわらず、データバス幅を常に一定とすることが可能な、オーバーレイドバス構成のメモリシステムにおいて、本発明を用いることにより、複数のメモリセルアレイを隣接するメモリセルアレイとの関係により活性化、プリチャージ可能とし、活性化されたメモリセルアレイはプリチャージされるまでその活性化状態を保持することが可能となるため、メモリセルアレイからの高速読み出しが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置のメモリセルアレイ周りの基本的な構成を示す図である。
【図２】本発明の半導体装記憶置のアレイ制御部の回路構成を示す図である。
【図３】図２に示すアレイ制御部のアレイ選択デコーダの回路構成を示す図である。
【図４】図２に示すアレイ制御部のワード線デコーダの回路構成を示す図である。
【図５】図２に示すアレイ制御部のワード線カラムスイッチ選択制御部の回路構成を示す図である。
【図６】本発明の半導体記憶装置のメモリセルアレイ周りの回路構成を示す図である。
【図７】本発明の第１の実施例のメモリシステムの構成を示す図である。
【図８】本発明の第２の実施例のメモリシステムの構成を示す図である。
【図９】本発明の第３の実施例のメモリシステムの構成を示す図である。
【図１０】本発明の第４の実施例のメモリシステムの構成を示す図である。
【図１１】本発明の第５の実施例のメモリシステムの構成を示す図である。
【図１２】本発明の第６の実施例のメモリシステムの構成を示す図である。
【図１３】本発明の第７の実施例のメモリシステムの構成を示す図である。
【図１４】本発明のメモリシステムを非同期に動作させる場合のタイミングの一例を示した図である。
【図１５】本発明の第８の実施例を示すメモリシステムの構成を示す図である。
【図１６】従来の半導体記憶装置のメモリセルアレイ周りの基本的な構成を示した図である。
【図１７】従来のメモリシステムの構成を示す図である。
【符号の説明】
ＭＣＡ１  、ＭＣＡ２  、ＭＣＡ３                            メモリセルアレイ
ＭＣＡｉ−１  、ＭＣＡｉ  、ＭＣＡｉ＋１  、                メモリセルアレイ
ＢＬ１  、ＢＬ２  、ＢＬ３  、ＢＬ４  、ＢＬ                ビット線
ＣＴＲＬ１  、ＣＴＲＬ２  、ＣＴＲＬ３                      アレイ制御部
ＣＴＲＬｉ−１  、ＣＴＲＬｉ  、ＣＴＲＬｉ＋１              アレイ制御部
Ｓ／Ａ１  、Ｓ／Ａ２  、Ｓ／Ａ３  、Ｓ／Ａ４  、Ｓ／Ａ      センスアンプ
ＡＳＷ１  、ＡＳＷ２  、ＡＳＷ３  、ＡＳＷ４  、ＡＳＷ    アレイ選択スイッチ
ＣＳＷ１  、ＣＳＷ２  、ＣＳＷ                            カラムスイッチ
ＢＡＳ、ＢＡＳ０  〜ＢＡＳ２５５                            データ線
Ｓ／Ａ１〜Ｓ／Ａ４                                    センスアンプ
Ｒ／Ｅ１〜Ｒ／Ｅ８                                  リストア／イコライズ回路
ＢＬ１  、／ＢＬ１  〜ＢＬ４  、／ＢＬ４                      ビット線対
ＤＡＴＡ                                              データ線対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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