(57)【要約】【課題】動作速度のばらつきを低減する。【解決手段】半導体記憶装置は、積層方向に延びる第１メモリピラーと、前記第１メモリピラーの周囲に設けられ、積層方向に下方側から順に積層された第１ワード線、第２ワード線、および第３ワード線と、を含む第１ブロックと、前記第１ブロックに対して一方側に配置されかつ前記第１ブロックの隣に配置された第１コントロールゲート線、前記第１コントロールゲート線の隣に配置された第２コントロールゲート線、および前記第２コントロールゲート線の隣に配置された第３コントロールゲート線と、を具備する。前記第１ワード線は前記第２コントロールゲート線に電気的に接続され、前記第２ワード線は前記第３コントロールゲート線に電気的に接続され、前記第３ワード線は前記第１コントロールゲート線に電気的に接続される。【選択図】      図８
2016171215.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上方に配置された第１ワード線、前記第１ワード線の上方に配置された第２ワード線、前記第２ワード線の上方に配置された第３ワード線、を含む第１ブロックと、
前記第１ブロックの隣に配置された第１コントロールゲート線、前記第１コントロールゲート線の隣に配置された第２コントロールゲート線、および前記第２コントロールゲート線の隣に配置された第３コントロールゲート線と、
を具備し、
前記第２コントロールゲート線は、前記第１コントロールゲート線と前記第３コントロールゲート線との間に配置され、
前記第１ワード線は前記第２コントロールゲート線に電気的に接続され、前記第２ワード線は前記第３コントロールゲート線に電気的に接続され、前記第３ワード線は前記第１コントロールゲート線に電気的に接続される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１ワード線、前記第２ワード線、前記第３ワード線の抵抗は相互に異なることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ワード線と前記第２コントロールゲート線とに電気的に接続された第１転送トランジスタと、
前記第２ワード線と前記第３コントロールゲート線とに電気的に接続された第２転送トランジスタと、
前記第３ワード線と前記第１コントロールゲート線とに電気的に接続された第３転送トランジスタと、
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記半導体基板上方に配置された第４ワード線、前記第４ワード線の上方に配置された第５ワード線、前記第５ワード線の上方に配置された第６ワード線と、を含み、前記第１ブロックの隣に配置された第２ブロックと、
前記第３コントロールゲート線の隣に配置された第４コントロールゲート線、前記第４コントロールゲート線の隣に配置された第５コントロールゲート線、および前記第５コントロールゲート線の隣に配置された第６コントロールゲート線と、
をさらに具備し、
前記第５コントロールゲート線は、前記第４コントロールゲート線と前記第６コントロールゲート線との間に配置され、
前記第４ワード線は前記第５コントロールゲート線に電気的に接続され、前記第５ワード線は前記第６コントロールゲート線に電気的に接続され、前記第６ワード線は前記第４コントロールゲート線に電気的に接続される
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１ブロックおよび前記第２ブロック側の隣に配置された第７コントロールゲート線、前記第７コントロールゲート線の隣に配置された第８コントロールゲート線、および前記第８コントロールゲート線の隣に配置された第９コントロールゲート線と、
前記第９コントロールゲート線の隣に配置された第１０コントロールゲート線、前記第１０コントロールゲート線の隣に配置された第１１コントロールゲート線、および前記第１１コントロールゲート線の隣に配置された第１２コントロールゲート線と、
をさらに具備し、
前記第８コントロールゲート線は、前記第７コントロールゲート線と前記第９コントロールゲート線との間に配置され、
前記第１１コントロールゲート線は、前記第１０コントロールゲート線と前記第１２コントロールゲート線との間に配置され、
前記第１ワード線は前記第１１コントロールゲート線に電気的に接続され、前記第２ワード線は前記第１２コントロールゲート線に電気的に接続され、前記第３ワード線は前記第１０コントロールゲート線に電気的に接続され、
前記第４ワード線は前記第８コントロールゲート線に電気的に接続され、前記第５ワード線は前記第９コントロールゲート線に電気的に接続され、前記第６ワード線は前記第７コントロールゲート線に電気的に接続される
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第４ワード線と前記第５コントロールゲート線とに電気的に接続された第４転送トランジスタと、
前記第５ワード線と前記第６コントロールゲート線とに電気的に接続された第５転送トランジスタと、
前記第６ワード線と前記第４コントロールゲート線とに電気的に接続された第６転送トランジスタと、
をさらに具備し、
前記第１乃至第３転送トランジスタが配置されている第１領域は、前記第４乃至第６転送トランジスタの配置されている第２領域と異なる
ことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，９３６，００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作のばらつきを低減する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態による半導体記憶装置は、積層方向に延びる第１メモリピラーと、前記第１メモリピラーの周囲に設けられ、積層方向に下方側から順に積層された第１ワード線、第２ワード線、および第３ワード線と、を含む第１ブロックと、前記第１ブロックに対して一方側に配置されかつ前記第１ブロックの隣に配置された第１コントロールゲート線、前記第１コントロールゲート線の隣に配置された第２コントロールゲート線、および前記第２コントロールゲート線の隣に配置された第３コントロールゲート線と、を具備する。前記第２コントロールゲート線は、前記第１コントロールゲート線と前記第３コントロールゲート線との間に配置される。前記第１ワード線は前記第２コントロールゲート線に電気的に接続され、前記第２ワード線は前記第３コントロールゲート線に電気的に接続され、前記第３ワード線は前記第１コントロールゲート線に電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置を示すブロック図。
【図２】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す回路図。
【図３】第１実施形態に係る半導体記憶装置のメモリセルアレイを示す断面図。
【図４】第１実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図。
【図５】図４における破線部Ａを示す回路図。
【図６】第１実施形態に係る半導体記憶装置のメモリピラーの一部を示す断面図。
【図７】図６におけるワード線の抵抗を示すグラフ。
【図８】図６におけるワード線とコントロールゲート線との接続関係を示す図。
【図９】第１実施形態の変形例１に係る半導体記憶装置のメモリピラーの一部を示す断面図。
【図１０】図９におけるワード線の抵抗を示すグラフ。
【図１１】図９におけるワード線とコントロールゲート線との接続関係を示す図。
【図１２】第１実施形態の変形例２に係る半導体記憶装置のメモリピラーの一部を示す断面図。
【図１３】図１２におけるワード線とコントロールゲート線との接続関係を示す図。
【図１４】第２実施形態に係る半導体記憶装置のロウデコーダを示すレイアウト図。
【発明を実施するための形態】
【０００７】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【０００８】
＜第１実施形態＞
以下に図１乃至図１３を用いて、第１実施形態に係る半導体記憶装置について説明する。ここでは、半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に説明する。
【０００９】
（第１実施形態における全体構成例）
図１に示すように、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）は、コア部２００および周辺回路１００を備える。
【００１０】
コア部２００は、メモリセルアレイ２１０、ロウデコーダ２２０、センスアンプ２３０、ソース線ドライバ２４０、およびウェルドライバ２５０を備える。
【００１１】
メモリセルアレイ２１０は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…）を備える。各ブロックＢＬＫは、複数の不揮発性メモリセルの集合である。各不揮発性メモリセルは、ワード線およびビット線によって関連付けられる。ブロックＢＬＫはデータの消去単位であり、同一ブロックＢＬＫ内のデータは一括して消去される。各ブロックＢＬＫは、複数のストリングユニット（ＳＵ０，ＳＵ１，ＳＵ２，…）を備える。各ストリングユニットＳＵは、メモリセルが直列接続されたＮＡＮＤストリング２１１の集合である。メモリセルアレイ２１０内のブロック数、および１ブロックＢＬＫ内のストリングユニット数は任意である。
【００１２】
なお、ブロックＢＬＫ内のデータの消去は、一括で行われることに限らず、ブロックよりも小さな単位、例えばハーフブロック（ＨＢＬ）単位で消去されてもよい。ブロックよりも小さな単位で消去されるケースについては、例えば、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、および２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。
【００１３】
ロウデコーダ２２０は、ブロックアドレスやページアドレスをデコードして、対応するブロックＢＬＫのいずれかのワード線を選択する。そして、ロウデコーダ２２０は、選択ワード線および非選択ワード線に、適切な電圧を印加する。ロウデコーダ２２０の詳細については、後述する。
【００１４】
センスアンプ２３０は、データの読み出し時に、メモリセルからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルに転送する。
【００１５】
ソース線ドライバ２４０は、ソース線に電圧を印加する。
【００１６】
ウェルドライバ２５０は、ＮＡＮＤストリング２１１が形成されるウェル領域に電圧を印加する。
【００１７】
周辺回路１００は、シーケンサ１１０、チャージポンプ１２０、レジスタ１３０、およびドライバ１４０を備える。
【００１８】
シーケンサ１１０は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。
【００１９】
チャージポンプ１２０は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１４０に供給する。
【００２０】
ドライバ１４０は、データの書き込み、読み出し、および消去に必要な電圧を、ロウデコーダ２２０、センスアンプ２３０、ソース線ドライバ２４０、およびウェルドライバ２５０に供給する。
【００２１】
レジスタ１３０は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって図示せぬコントローラに動作が正常に完了したか否かを通知する。また、レジスタ１３０は、種々のテーブルを保持することも可能である。
【００２２】
（第１実施形態におけるメモリセルアレイの構成例）
図２では、１個のブロックＢＬＫについて示している。
【００２３】
図２に示すように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング２１１を含む。
【００２４】
ＮＡＮＤストリング２１１の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に形成される。一端側のメモリセルトランジスタＭＴ７の一端は選択トランジスタＳＴ１の一端に接続され、他端側のメモリセルトランジスタＭＴ０の一端は選択トランジスタＳＴ２の一端に接続される。
【００２５】
ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートのそれぞれは、セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに共通接続される。一方、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ７のそれぞれに共通接続される。
【００２６】
すなわち、ワード線ＷＬ０〜ＷＬ７およびセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されている。一方、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
【００２７】
また、メモリセルアレイ２１０内でマトリクス状に配置されたＮＡＮＤストリング２１１のうち、同一行にあるＮＡＮＤストリング２１１の選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｋ−１）、（Ｋ−１）は１以上の自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング２１１を共通に接続する。また、選択トランジスタＳＴ２の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング２１１を共通に接続する。
【００２８】
ストリングユニットＳＵ０〜ＳＵ３のそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに共通接続される。一方、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ５の制御ゲートはそれぞれ、ワード線ＷＬ０〜ＷＬ５のそれぞれに共通接続される。
【００２９】
すなわち、ワード線ＷＬ０〜ＷＬ５およびセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されるのに対し、セレクトゲート線ＳＧＤ０〜ＳＧＤ３は同一ブロックであってもストリングユニットＳＵ０〜ＳＵ３毎に独立する。
【００３０】
同一ブロック内にあるメモリセルトランジスタＭＴのデータは、例えば一括して消去される。これに対して、データの読み出しおよび書き込みは、いずれかのブロックのいずれかのフィンガーＦＮＧにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このデータ単位を「ページ」と呼ぶ。
【００３１】
図３に示すように、半導体基板のｐ型ウェル領域２０上に複数のＮＡＮＤストリング２１１が設けられる。
【００３２】
より具体的には、ｐ型ウェル領域２０上には、メモリピラーＭＰが第３方向（積層方向）に延びる。メモリピラーＭＰは、半導体層３１、トンネル絶縁層２９、電荷蓄積層２８、およびブロック絶縁層２７を含む。半導体層３１は、ＮＡＮＤストリング２１１の電流経路として機能し、メモリセルトランジスタＭＴおよび選択トランジスタＳＴの動作時にチャネルを形成する。この半導体層３１の周囲を覆うように、トンネル絶縁層２９、電荷蓄積層２８、およびブロック絶縁層２７が順に設けられる。そして、ブロック絶縁層２７の周囲を覆うように、第３方向の下方側から複数の配線層２５、複数の配線層２３、および複数の配線層２４が順に設けられる。
【００３３】
配線層２５はセレクトゲート線ＳＧＳとして機能し、配線層２３はワード線ＷＬとして機能し、配線層２４はセレクトゲート線ＳＧＤとして機能する。セレクトゲート線ＳＧＤは、第２方向（紙面奥行き方向）に延びる。
【００３４】
メモリピラーＭＰおよび配線層２５で選択トランジスタＳＴ２が構成される。また、メモリピラーＭＰおよび配線層２３でメモリセルトランジスタＭＴが構成される。また、メモリピラーＭＰおよび配線層２４で選択トランジスタＳＴ１が構成される。
【００３５】
なお、ここでは、複数（本例では４層）の配線層２５は、電気的に共通に接続され、同一のセレクトゲート線ＳＧＳに接続される。すなわち、この４層の配線層２５は、実質的に１個の選択トランジスタＳＴ２のゲート電極として機能する。これは選択トランジスタＳＴ１（４層のセレクトゲート線ＳＧＤ）についても同様である。
【００３６】
以上の構成により、各ＮＡＮＤストリング２１１において、ウェル領域２０上に選択トランジスタＳＴ２、メモリセルトランジスタＭＴ、および選択トランジスタＳＴ１が順に積層される。第２方向に配置される複数のＮＡＮＤストリング２１１によって、ストリングユニットＳＵが構成される。
【００３７】
メモリピラーＭＰの上端には、ビット線ＢＬとして機能する配線層３２が設けられる。ビット線ＢＬは、第１方向（紙面左右方向）に延び、センスアンプ２３０に接続される。
【００３８】
さらに、ｐ型ウェル領域２０の表面には、Ｎ＋型不純物拡散層３３およびＰ＋型不純物拡散層３４が設けられる。Ｎ＋型不純物拡散層３３上にはコンタクトプラグ３５が設けられ、コンタクトプラグ３５上にはソース線ＳＬとして機能する配線層３６が設けられる。ソース線ＳＬは、ソース線ドライバ２４０に接続される。また、Ｐ＋型不純物拡散層３４上にはコンタクトプラグ３７が設けられ、コンタクトプラグ３７上にはウェル配線ＣＰＷＥＬＬとして機能する配線層３８が設けられる。ウェル配線ＣＰＷＥＬＬは、ウェルドライバ２５０に接続される。配線層３６，３８は、セレクトゲート線ＳＧＤよりも上層であり、かつ配線層３２よりも下層に形成される。
【００３９】
また、ｐ型ウェル領域２０と最下層の配線層２５との間にはゲート絶縁層（トンネル絶縁層２９）が形成され、配線層２５およびゲート絶縁層はＮ＋型不純物拡散層３３近傍まで形成される。このため、最下層の選択トランジスタＳＴ２がオン状態とされる際、チャネルは半導体層３１内だけでなく、ウェル領域２０の表面にも形成される。すなわち、最下層の選択トランジスタＳＴ２によって、その上方の選択トランジスタＳＴ２と拡散層３３とが電気的に接続される。これにより、拡散層３３（ソース線ＳＬ）に電圧を印加することで、半導体層３１のチャネルに電位を与えることができる。一方、半導体層３１は、ウェル領域２０に接続される。したがって、ウェル領域２０に電圧を印加することでも、チャネルに電位を与えることができる。
【００４０】
なお、メモリセルアレイ２１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ２１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１４００７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１４００６，５２４号、“不揮発性半導体記憶装置およびその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリおよびその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４１】
（第１実施形態におけるロウデコーダの構成例）
図４では、図２および図３と同様に、８個のワード線ＷＬ０〜ＷＬ７がある場合について説明する。また、ここでは、メモリセルアレイ２１０における８個のブロックＢＬＫ０〜ＢＬＫ７を示している。
【００４２】
図４に示すように、ロウデコーダ２２０は、ワード線スイッチアレイ２２２Ａ，２２２Ｂ、およびブロックデコーダ２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄを備える。
【００４３】
偶数用のワード線スイッチアレイ２２２Ａは、第２方向に沿ってメモリセルアレイ２１０の隣に配置される。奇数用のワード線スイッチアレイ２２２Ｂは第２方向に沿ってワード線スイッチアレイ２２２Ａの隣に配置される。ワード線スイッチアレイ２２２Ａは、第２方向に沿ってメモリセルアレイ２１０とワード線スイッチアレイ２２２Ｂとの間に配置される。ブロックデコーダ２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、第２方向に沿ってワード線スイッチアレイ２２２Ｂの隣に配置される。ワード線スイッチアレイ２２２Ｂは、ブロックデコーダ２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄとワード線スイッチアレイ２２２Ａとの間に配置される。また、ブロックデコーダ２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、第２方向に沿って同一位置に配置され、第１方向に沿って順に配置される。
【００４４】
ワード線スイッチアレイ２２２Ａは、偶数ブロックＢＬＫのワード線ＷＬと偶数ブロックＢＬＫ用のコントロールゲート線ＣＧとを接続する。一方、ワード線スイッチアレイ２２２Ｂは、奇数ブロックＢＬＫのワード線ＷＬと奇数ブロックＢＬＫ用のコントロールゲート線ＣＧとを接続する。
【００４５】
図４の破線部Ａに示すように、ワード線スイッチアレイ２２２Ａは、拡散層領域ＳＤ０＿０〜ＳＤ０＿３、および拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３、およびゲート電極Ｇ０１，Ｇ１０を含む。
【００４６】
拡散層領域ＳＤ０＿０〜ＳＤ０＿３は第２方向に沿って配置され、拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３は第２方向に沿って配置される。また、拡散層領域ＳＤ０＿０〜ＳＤ０＿３のそれぞれと拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３のそれぞれとが、第１方向に沿って配置される。そして、拡散層領域ＳＤ０＿０〜ＳＤ０＿３上には、第２方向に延びるゲート電極Ｇ０１が設けられ、拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３上には、第２方向に延びるゲート電極Ｇ１０が設けられる。
【００４７】
ワード線スイッチアレイ２２２Ａの上方には、第１方向に延びる偶数ブロックＢＬＫ用のコントロールゲート線ＣＧｅ０〜ＣＧｅ７が設けられる。より具体的には、ワード線スイッチアレイ２２２Ａの拡散層領域ＳＤ０＿０，ＳＤ１２＿０の上方にコントロールゲート線ＣＧｅ０，ＣＧｅ１が設けられ、拡散層領域ＳＤ０＿１，ＳＤ１２＿１の上方にコントロールゲート線ＣＧｅ２，ＣＧｅ３が設けられ、拡散層領域ＳＤ０＿２，ＳＤ１２＿２の上方にコントロールゲート線ＣＧｅ４，ＣＧｅ５が設けられ、拡散層領域ＳＤ０＿３，ＳＤ１２＿３の上方にコントロールゲート線ＣＧｅ６，ＣＧｅ７が設けられる。
【００４８】
拡散層領域ＳＤ０＿０〜ＳＤ０＿３の一方（ソース）にはそれぞれ、コンタクトＣを介して偶数ブロックＢＬＫ用のコントロールゲート線ＣＧｅ０，ＣＧｅ２，ＣＧｅ４，ＣＧｅ６のそれぞれが電気的に接続される。また、拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３の一方（ソース）にはそれぞれ、コンタクトＣを介して偶数ブロックＢＬＫ用のコントロールゲート線ＣＧｅ１，ＣＧｅ３，ＣＧｅ５，ＣＧｅ７のそれぞれが電気的に接続される。そして、拡散層領域ＳＤ０＿０〜ＳＤ０＿３，ＳＤ１２＿０〜ＳＤ１２＿３の他方（ドレイン）にはそれぞれ、ブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７のいずれかがそれぞれ電気的に接続される。
【００４９】
図５に示すように、拡散層領域ＳＤ０＿０〜ＳＤ０＿３とゲート電極Ｇ０１とで、転送トランジスタＴｒ０１＿０〜Ｔｒ０１＿３が構成される。また、拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３とゲート電極Ｇ１０とで、転送トランジスタＴｒ１０＿０〜Ｔｒ１０＿３が構成される。転送トランジスタＴｒ０１＿０〜Ｔｒ０１＿３はそれぞれ、コントロールゲート線ＣＧｅ０，ＣＧｅ２，ＣＧｅ４，ＣＧｅ６のそれぞれからワード線ＷＬのいずれかに電圧を転送する。また、転送トランジスタＴｒ１０＿０〜Ｔｒ１０＿３はそれぞれ、コントロールゲート線ＣＧｅ１，ＣＧｅ３，ＣＧｅ５，ＣＧｅ７のそれぞれからワード線ＷＬのいずれかに電圧を転送する。
【００５０】
すなわち、転送トランジスタＴｒ０１＿０〜Ｔｒ０１＿３の一端のそれぞれはコントロールゲート線ＣＧｅ０，ＣＧｅ２，ＣＧｅ４，ＣＧｅ６のそれぞれに接続され、他端のそれぞれはブロックＢＬＫ０のワード線ＷＬのいずれかにそれぞれ電気的に接続される。また、転送トランジスタＴｒ１０＿０〜Ｔｒ１０＿３の一端のそれぞれはコントロールゲート線ＣＧｅ１，ＣＧｅ３，ＣＧｅ５，ＣＧｅ７のそれぞれに接続され、他端のそれぞれはブロックＢＬＫ０のワード線ＷＬのいずれかにそれぞれ電気的に接続される。
【００５１】
ワード線ＷＬ０〜ＷＬ７とコントロールゲート線ＣＧｅ０〜ＣＧｅ７との接続の詳細については、後述する。
【００５２】
図４の破線部Ａに示すように、ワード線スイッチアレイ２２２Ｂは、ワード線スイッチアレイ２２２Ａと同様の構成を有する。
【００５３】
ワード線スイッチアレイ２２２Ｂの拡散層領域ＳＤ０＿０〜Ｄ０＿３上にもワード線スイッチアレイ２２２Ａと共通のゲート電極Ｇ０１が設けられ、ワード線スイッチアレイ２２２Ｂの拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３上にもワード線スイッチアレイ２２２Ａと共通のゲート電極Ｇ１０が設けられる。
【００５４】
ワード線スイッチアレイ２２２Ｂの上方には、第１方向に延びる奇数ブロックＢＬＫ用のコントロールゲート線ＣＧｏ０〜ＣＧｏ７が設けられる。
【００５５】
拡散層領域ＳＤ０＿０〜ＳＤ０＿３の一方（ソース）にはそれぞれ、コンタクトＣを介して奇数ブロックＢＬＫ用のコントロールゲート線ＣＧｏ０，ＣＧｏ２，ＣＧｏ４，ＣＧｏ６のそれぞれが電気的に接続される。また、拡散層領域ＳＤ１２＿０〜ＳＤ１２＿３の一方（ソース）にはそれぞれ、コンタクトＣを介して奇数ブロックＢＬＫ用のコントロールゲート線ＣＧｏ１，ＣＧｏ３，ＣＧｏ５，ＣＧｏ７のそれぞれが電気的に接続される。そして、拡散層領域ＳＤ０＿０〜ＳＤ０＿３，ＳＤ１２＿０〜ＳＤ１２＿３の他方（ドレイン）にはそれぞれ、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７のいずれかがそれぞれ電気的に接続される。
【００５６】
このように、ワード線スイッチアレイ２２２Ａの拡散層領域ＳＤ０＿０〜ＳＤ０＿３，ＳＤ１２＿０〜ＳＤ１２＿３およびゲート電極Ｇ０１，Ｇ１０によって、ブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７への電圧が転送される。また、ワード線スイッチアレイ２２２Ｂの拡散層領域ＳＤ０＿０〜ＳＤ０＿３，ＳＤ１２＿０〜ＳＤ１２＿３およびゲート電極Ｇ０１，Ｇ１０によって、ブロックＢＬＫ１のワード線ＷＬ０〜ＷＬ７への電圧が転送される。
【００５７】
また、１個の拡散層領域ＳＤ上に２個のゲート電極Ｇが配置されることによって、第１方向に隣り合う２個の転送トランジスタＴｒを構成している。言い換えると、第１方向に隣り合う２個の転送トランジスタＴｒによって、１個の拡散層領域ＳＤを共有している。
【００５８】
したがって、上記と同様に、ワード線スイッチアレイ２２２Ａの拡散層領域ＳＤ３４＿０〜ＳＤ３４＿３，ＳＤ１２＿０〜ＳＤ１２＿３およびゲート電極Ｇ３２，Ｇ２３によって、ブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ７への電圧が転送される。また、ワード線スイッチアレイ２２２Ｂの拡散層領域ＳＤ３４＿０〜ＳＤ３４＿３，ＳＤ１２＿０〜ＳＤ１２＿３およびゲート電極Ｇ３２，Ｇ２３によって、ブロックＢＬＫ３のワード線ＷＬ０〜ＷＬ７への電圧が転送される。
【００５９】
また、ワード線スイッチアレイ２２２Ａの拡散層領域ＳＤ３４＿０〜ＳＤ３４＿３，ＳＤ５６＿０〜ＳＤ５６＿３およびゲート電極Ｇ４５，Ｇ５４によって、ブロックＢＬＫ４のワード線ＷＬ０〜ＷＬ７への電圧が転送される。また、ワード線スイッチアレイ２２２Ｂの拡散層領域ＳＤ３４＿０〜ＳＤ３４＿３，ＳＤ５６＿０〜ＳＤ５６＿３およびゲート電極Ｇ４５，Ｇ５４によって、ブロックＢＬＫ５のワード線ＷＬ０〜ＷＬ７への電圧が転送される。
【００６０】
さらに、ワード線スイッチアレイ２２２Ａの拡散層領域ＳＤ７＿０〜ＳＤ７＿３，ＳＤ５６＿０〜ＳＤ５６＿３およびゲート電極Ｇ７６，Ｇ６７によって、ブロックＢＬＫ６のワード線ＷＬ０〜ＷＬ７への電圧が転送される。また、ワード線スイッチアレイ２２２Ｂの拡散層領域ＳＤ７＿０〜ＳＤ７＿３，ＳＤ５６＿０〜ＳＤ５６＿３およびゲート電極Ｇ７６，Ｇ６７によって、ブロックＢＬＫ７のワード線ＷＬ０〜ＷＬ７への電圧が転送される。
【００６１】
ブロックデコーダ２２１Ａは、２個のゲート線Ｇ０１，Ｇ１０に共通接続され、同電圧を印加する。すなわち、ブロックデコーダ２２１Ａは、同時に２個のブロックＢＬＫ０，ＢＬＫ１を選択する。このとき、コントロールゲート線ＣＧｅ，ＣＧｏにそれぞれ異なる電圧が印加されることで、一方のブロックＢＬＫを選択、他方のブロックＢＬＫを疑似的な非選択とする。例えば、消去動作において、コントロールゲート線ＣＧｅに電圧ＶＩＳＯが印加されることで、ブロックＢＬＫ０が選択される。一方、コントロールゲート線ＣＧｏに電圧ＶＥＲＡ（＞ＶＩＳＯ）が印加されることで、選択ブロックＢＬＫ１が疑似的な非選択となる。これにより、ブロックＢＬＫ０のメモリセルのみを消去することが可能になる。
【００６２】
同様に、ブロックデコーダ２２１Ｂは、２個のゲート線Ｇ２３，Ｇ３２に共通接続され、同電圧を印加する。すなわち、ブロックデコーダ２２１Ｂは、同時に２個のブロックＢＬＫ２，ＢＬＫ３を選択する。
【００６３】
また、ブロックデコーダ２２１Ｃは、２個のゲート線Ｇ４５，Ｇ５４に共通接続され、同電圧を印加する。すなわち、ブロックデコーダ２２１Ｂは、同時に２個のブロックＢＬＫ４，ＢＬＫ５を選択する。
【００６４】
また、ブロックデコーダ２２１Ｄは、２個のゲート線Ｇ６７，Ｇ７６に共通接続され、同電圧を印加する。すなわち、ブロックデコーダ２２１Ｂは、同時に２個のブロックＢＬＫ６，ＢＬＫ７を選択する。
【００６５】
このように本例では、各ブロックデコーダ２２１によって２個のブロックＢＬＫを選択するため、１つのアドレスによって２個のブロックＢＬＫを選択することが可能になる。
【００６６】
（第１実施形態におけるワード線とコントロールゲート線との接続関係）
図６では、ＮＡＮＤストリングとして８個のワード線ＷＬ０〜ＷＬ７が積層された場合において、そのうちのワード線ＷＬ３〜ＷＬ７について示している。
【００６７】
図６に示すように、メモリピラーＭＰは、ワード線ＷＬ３〜ＷＬ７内に設けられ、積層方向に延びる。メモリピラーＭＰの径は、最上層（ＷＬ７）から下層側に向かって小さくなる。最上層と最下層との間のある層（例えば、ＷＬ５）のあたりで一時的にメモリピラーＭＰの径は、大きくなる。そして、この層から最下層（ＷＬ０）に向かって再びメモリピラーＭＰの径が小さくなる。したがって、ワード線ＷＬ３〜ＷＬ７のそれぞれに対応するメモリピラーＭＰの平均径Ｈ３〜Ｈ７は、Ｈ７＞Ｈ５＞Ｈ６＞Ｈ４＞Ｈ３の関係を有する。
【００６８】
なお、説明を簡略にするために５個のワード線ＷＬを用いて説明したが、これに限らない。各ワード線ＷＬ間（例えばワード線ＷＬ７とワード線ＷＬ６の間）に１個以上のワード線ＷＬが設けられてもよい。その場合、当該ワード線ＷＬに対応するメモリピラーＭＰの径Ｈは、Ｈ７＞Ｈ＞Ｈ６の関係を有する。
【００６９】
ワード線自体の抵抗ＲＷＬは、ワード線ＷＬの寸法（断面積等）とワード線ＷＬ内のメモリピラーＭＰの寸法（断面積等、すなわち径Ｈ）とによって決まる。すなわち、メモリピラーＭＰの寸法が大きくなると抵抗ＲＷＬは大きくなり、メモリピラーＭＰの寸法が小さくなると抵抗ＲＷＬは小さくなる。したがって、図７に示すように、ワード線ＷＬ３〜ＷＬ７のそれぞれの抵抗ＲＷＬ３〜ＲＷＬ７は、ＲＷＬ７＞ＲＷＬ５＞ＲＷＬ６＞ＲＷＬ４＞ＲＷＬ３の関係を有する。
【００７０】
図８では、偶数ブロックＢＬＫ０におけるワード線ＷＬ３〜ＷＬ７と偶数用のコントロールゲート線ＣＧｅ０〜ＣＧｅ４との接続関係を示しているが、奇数ブロックＢＬＫ１におけるワード線ＷＬ３〜ＷＬ７と奇数用のコントロールゲート線ＣＧｏ０〜ＣＧｏ４との接続関係も同様である。
【００７１】
図８に示すように、ブロックＢＬＫ０側から順にコントロールゲート線ＣＧｅ０〜ＣＧｅ４が配置される。言い換えると、コントロールゲート線ＣＧｅ０はブロックＢＬＫ０の隣に配置され、コントロールゲート線ＣＧｅ１はコントロールゲート線ＣＧｅ０の隣に配置され・・・、コントロールゲート線ＣＧｅ４はコントロールゲート線ＣＧｅ３の隣に配置される。すなわち、コントロールゲート線ＣＧｅ０〜ＣＧｅ４とブロックＢＬＫ０とのそれぞれの距離Ｄ０〜Ｄ４は、Ｄ４＞Ｄ３＞Ｄ２＞Ｄ１＞Ｄ０の関係を有する。コントロールゲート線ＣＧｅのワード線フックアップ（コントロールゲート線ＣＧｅとワード線ＷＬとの接続配線）の抵抗ＷＨＵはその配線の長さ、すなわち、ブロックＢＬＫからコントロールゲート線ＣＧｅまでの距離によって決まる。すなわち、距離が遠くなると抵抗ＷＨＵは大きくなり、近くなると小さくなる。したがって、コントロールゲート線ＣＧｅ０〜ＣＧｅ４のそれぞれのワード線フックアップの抵抗ＷＨＵ０〜ＷＨＵ４は、ＲＨＵ４＞ＲＨＵ３＞ＲＨＵ２＞ＲＨＵ１＞ＲＨＵ０の関係を有する。
【００７２】
本例では、トータル抵抗ＲＴＯＴＡＬのばらつきが低減されるように、ワード線ＷＬとコントロールゲート線ＣＧｅとが接続される。抵抗ＲＴＯＴＡＬは、抵抗ＲＷＬと抵抗ＲＨＵとの和（ＲＴＯＴＡＬ＝ＲＷＬ＋ＲＨＵ）である。
【００７３】
したがって、大きい抵抗ＲＷＬのワード線ＷＬに、小さい抵抗ＲＨＵのワード線フックアップを有するコントロールゲート線ＣＧｅが電気的に接続される。すなわち、大きい抵抗ＲＷＬのワード線ＷＬに、近い距離のコントロールゲート線ＣＧｅが電気的に接続される。具体的には、ワード線ＷＬ７がコントロールゲート線ＣＧｅ０に接続され、ワード線ＷＬ６がコントロールゲート線ＣＧｅ２に接続され、ワード線ＷＬ５がコントロールゲート線ＣＧ１に接続され、ワード線ＷＬ４がコントロールゲート線ＣＧｅ３に接続され、ワード線ＷＬ３がコントロールゲート線ＣＧｅ４に接続される。
【００７４】
（第１実施形態における効果）
上記第１実施形態によれば、同一のブロックＢＬＫにおいて、複数のワード線ＷＬがそれぞれ異なる抵抗ＲＷＬを有する。また、複数のコントロールゲート線ＣＧは、ブロックＢＬＫから異なる距離を有する。そして、複数のワード線ＷＬと複数のコントロールゲート線ＣＧとを電気的に接続する際、相対的にワード線抵抗ＲＷＬが大きいワード線ＷＬは、ブロックＢＬＫからの距離が相対的に近いコントロールゲート線ＣＧに電気的に接続される。一方、相対的にワード線抵抗ＲＷＬが大きいワード線ＷＬは、ブロックＢＬＫからの距離が相対的に遠いコントロールゲート線ＣＧに電気的に接続される。すなわち、抵抗ＲＷＬが大きいワード線ＷＬは、抵抗ＲＨＵが小さいコントロールゲート線ＣＧに接続される。一方、抵抗ＲＷＬが小さいワード線ＷＬは、抵抗ＲＨＵが大きいコントロールゲート線ＣＧに接続される。これにより、同一ブロックＢＬＫの複数のワード線ＷＬ間におけるトータル抵抗ＲＴＯＴＡＬのばらつきを低減することができる。その結果、同一ブロックＢＬＫの複数のワード線ＷＬ間における動作速度のばらつきを低減することができる。
【００７５】
（第１実施形態における変形例）
以下に、第１の実施形態における変形例について説明する。変形例では、主に上記第１実施形態と異なる点について説明する。
【００７６】
変形例１は、プロセス上において上記第１実施形態と異なる影響を受けることにより、異なる断面構造（異なる径）を有するメモリピラーＭＰが設けられる例である。
【００７７】
図９に示すように、プロセス上の影響により、メモリピラーＭＰの径は、最上層（ＷＬ７）から最上層と最下層との間のある層（例えば、ＷＬ６）に向かって大きくなる。そして、メモリピラーＭＰの径は、最上層と最下層との間のある層（ＷＬ６）から最下層（ＷＬ０）に向かって小さくなる。すなわち、ワード線ＷＬ３〜ＷＬ７のそれぞれに対応するメモリピラーＭＰの平均径Ｈ３〜Ｈ７は、Ｈ６＞Ｈ７＞Ｈ５＞Ｈ４＞Ｈ３の関係を有する。したがって、図１０に示すように、ワード線ＷＬ３〜ＷＬ７のそれぞれの抵抗ＲＷＬ３〜ＲＷＬ７は、ＲＷＬ６＞ＲＷＬ７＞ＲＷＬ５＞ＲＷＬ４＞ＲＷＬ３の関係を有する。
【００７８】
図１１では、偶数ブロックＢＬＫ０におけるワード線ＷＬ３〜ＷＬ７と偶数用のコントロールゲート線ＣＧｅ０〜ＣＧｅ４との接続関係を示しているが、奇数ブロックＢＬＫ１におけるワード線ＷＬ３〜ＷＬ７と奇数用のコントロールゲート線ＣＧｏ０〜ＣＧｏ４との接続関係も同様である。
【００７９】
図１１に示すように、ワード線ＷＬ７がコントロールゲート線ＣＧｅ１に接続され、ワード線ＷＬ６がコントロールゲート線ＣＧｅ０に接続され、ワード線ＷＬ５がコントロールゲート線ＣＧｅ２に接続され、ワード線ＷＬ４がコントロールゲート線ＣＧ３ｅに接続され、ワード線ＷＬ３がコントロールゲート線ＣＧｅ４に接続される。
【００８０】
これにより、上記第１実施形態と同様に、同一ブロックＢＬＫの複数のワード線ＷＬ間におけるトータル抵抗ＲＴＯＴＡＬのばらつきを低減することができる。その結果、同一ブロックＢＬＫの複数のワード線ＷＬ間における動作速度のばらつきを低減することができる。
【００８１】
変形例２では、１個のＮＡＮＤストリングにおいて、メモリピラーＭＰ０とメモリピラーＭＰ１とが２回に分けて形成される例である。なお、プロセス上の影響は、上記第１実施形態と同様である。
【００８２】
図１２に示すように、変形例２では、ワード線ＷＬ０＿０〜ＷＬ７＿０が順に積層された後、これらの内部にメモリピラーＭＰ０が形成される。さらに、メモリピラーＭＰ０上にワード線ＷＬ０＿１〜ＷＬ７＿１が順に積層された後、これらの内部にメモリピラーＭＰ１が形成される。これにより、メモリピラーＭＰ０とメモリピラーＭＰ１とは、同一の断面構造（径）を有する。また、第１実施形態に比べて、ワード線ＷＬの数が倍になる。
【００８３】
したがって、ワード線ＷＬ３＿０〜ＷＬ７＿０のそれぞれにおけるメモリピラーＭＰの平均径Ｈ３＿０〜Ｈ７＿０、およびワード線ＷＬ３＿１〜ＷＬ７＿１のそれぞれにおけるメモリピラーＭＰの平均径Ｈ３＿１〜Ｈ７＿１は、Ｈ７＿０＝Ｈ７＿１＞Ｈ５＿０＝Ｈ５＿１＞Ｈ６＿０＝Ｈ６＿１＞Ｈ４＿０＝Ｈ４＿１＞Ｈ３＿０＝Ｈ３＿１の関係を有する。
【００８４】
図１３に示すように、ブロックＢＬＫ側から順にコントロールゲート線ＣＧｅ０＿０，＿１〜ＣＧｅ４＿０，４＿１が配置される。そして、ワード線ＷＬ７＿０，７＿１のそれぞれがコントロールゲート線ＣＧｅ０＿０，０＿１のそれぞれに接続され、ワード線ＷＬ６＿０，６＿１のそれぞれがコントロールゲート線ＣＧｅ２＿０，２＿１のそれぞれに接続され、ワード線ＷＬ５＿０，５＿１のそれぞれがコントロールゲート線ＣＧｅ１＿０，１＿１のそれぞれに接続され、ワード線ＷＬ４＿０，４＿１のそれぞれがコントロールゲート線ＣＧｅ３＿０，３＿１のそれぞれに接続され、ワード線ＷＬ３＿０，３＿１のそれぞれがコントロールゲート線ＣＧｅ４＿０，４＿１のそれぞれに接続される。
【００８５】
これにより、上記第１実施形態と同様に、同一ブロックＢＬＫの複数のワード線ＷＬ間におけるトータル抵抗ＲＴＯＴＡＬのばらつきを低減することができる。その結果、同一ブロックＢＬＫの複数のワード線ＷＬ間における動作速度のばらつきを低減することができる。
【００８６】
＜第２実施形態＞
以下に図１４を用いて、第２実施形態に係る半導体記憶装置について説明する。なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【００８７】
（第２実施形態におけるロウデコーダの構成例）
図１４では、８個のワード線ＷＬ０〜ＷＬ７がある場合について説明する。また、ここでは、メモリセルアレイ２１０における８個のブロックＢＬＫ０〜ＢＬＫ７を示している
図１４に示すように、メモリセルアレイ２１０の一方側にロウデコーダ２２０＿０が配置され、他方側にロウデコーダ２２０＿１が配置される。
【００８８】
ロウデコーダ２２０＿０は、ワード線スイッチアレイ２２２Ａ＿０，２２２Ｂ＿０、およびブロックデコーダ２２１Ａ＿０，２２１Ｂ＿０，２２１Ｃ＿０，２２１Ｄ＿０を備える。
【００８９】
偶数用のワード線スイッチアレイ２２２Ａ＿０は、第２方向に沿ってメモリセルアレイ２１０の隣に配置される。奇数用のワード線スイッチアレイ２２２Ｂ＿０は第２方向に沿ってワード線スイッチアレイ２２２Ａ＿０の隣に配置される。ワード線スイッチアレイ２２２Ａ＿０は、第２方向に沿ってメモリセルアレイ２１０とワード線スイッチアレイ２２２Ｂ＿０との間に配置される。ブロックデコーダ２２１Ａ＿０，２２１Ｂ＿０，２２１Ｃ＿０，２２１Ｄ＿０は、第２方向に沿ってワード線スイッチアレイ２２２Ｂ＿０の隣に配置される。ワード線スイッチアレイ２２２Ｂ＿０は、ブロックデコーダ２２１Ａ＿０，２２１Ｂ＿０，２２１Ｃ＿０，２２１Ｄ＿０とワード線スイッチアレイ２２２Ａ＿０との間に配置される。また、ブロックデコーダ２２１Ａ＿０，２２１Ｂ＿０，２２１Ｃ＿０，２２１Ｄ＿０は、第２方向に沿って同一位置に配置され、第１方向に沿って順に配置される。
【００９０】
ロウデコーダ２２０＿１は、ワード線スイッチアレイ２２２Ａ＿１，２２２Ｂ＿１、およびブロックデコーダ２２１Ａ＿１，２２１Ｂ＿１，２２１Ｃ＿１，２２１Ｄ＿１を備える。
【００９１】
奇数用のワード線スイッチアレイ２２２Ｂ＿１は、第２方向に沿ってメモリセルアレイ２１０の隣に配置される。偶数用のワード線スイッチアレイ２２２Ａ＿１は第２方向に沿ってワード線スイッチアレイ２２２Ｂ＿１の隣に配置される。ワード線スイッチアレイ２２２Ｂ＿１は、第２方向に沿ってメモリセルアレイ２１０とワード線スイッチアレイ２２２Ａ＿１との間に配置される。ブロックデコーダ２２１Ａ＿１，２２１Ｂ＿１，２２１Ｃ＿１，２２１Ｄ＿１は、第２方向に沿ってワード線スイッチアレイ２２２Ａ＿１の隣に配置される。ワード線スイッチアレイ２２２Ａ＿１は、ブロックデコーダ２２１Ａ＿１，２２１Ｂ＿１，２２１Ｃ＿１，２２１Ｄ＿１とワード線スイッチアレイ２２２Ｂ＿１との間に配置される。また、ブロックデコーダ２２１Ａ＿１，２２１Ｂ＿１，２２１Ｃ＿１，２２１Ｄ＿１は、第２方向に沿って同一位置に配置され、第１方向に沿って順に配置される。
【００９２】
すなわち、ワード線スイッチアレイ２２２Ａ＿０，２２２Ｂ＿０とワード線スイッチアレイ２２２Ａ＿１，２２２Ｂ＿１とは、メモリセルアレイ２１０に対してミラー対称ではなく、メモリセルアレイ２１０に対して反対側に平行移動した構成である。
【００９３】
ワード線スイッチアレイ２２２Ａ＿０は、偶数ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７のそれぞれと偶数ブロックＢＬＫ用のコントロールゲート線ＣＧｅ０〜ＣＧｅ７のそれぞれとを一方側から接続する。これに対し、ワード線スイッチアレイ２２２Ａ＿１は、偶数ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７のそれぞれと偶数ブロックＢＬＫ用のコントロールゲート線ＣＧｅ０〜ＣＧｅ７のそれぞれとを他方側から接続する。
【００９４】
また、ワード線スイッチアレイ２２２Ｂ＿０は、奇数ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７のそれぞれと奇数ブロックＢＬＫ用のコントロールゲート線ＣＧｏ０〜ＣＧｏ７のそれぞれとを一方側から接続する。これに対し、ワード線スイッチアレイ２２２Ｂ＿１は、奇数ブロックＢＬＫのワード線ＷＬ０〜ＷＬ７のそれぞれと奇数ブロックＢＬＫ用のコントロールゲート線ＣＧｏ０〜ＣＧｏ７のそれぞれとを他方側から接続する。
【００９５】
すなわち、偶数ブロックＢＬＫの各ワード線ＷＬは、一方側（ロウデコーダ２２０＿０側）の距離が近いコントロールゲート線ＣＧｅ、および他方側（ロウデコーダ２２０＿１側）の距離が遠いコントロールゲート線ＣＧｅに接続される。これに対し、奇数ブロックＢＬＫの各ワード線ＷＬは、一方側の距離が遠いコントロールゲート線ＣＧｏ、および他方側の距離が近いコントロールゲート線ＣＧｏに接続される。これにより、偶数奇数ブロックＢＬＫ間において、ワード線フックアップの抵抗ＷＨＵが同程度となる。
【００９６】
（第２実施形態における効果）
上記第２実施形態によれば、メモリセルアレイ２１０に対して、一方側にロウデコーダ２２０＿０が配置され、他方側にロウデコーダ２２０＿１が配置される。ロウデコーダ２２０＿０は、偶数ブロック用のワード線スイッチアレイ２２２Ａ＿０および奇数用のワード線スイッチアレイ２２２Ｂ＿０を備え、偶数ブロック用のワード線スイッチアレイ２２２Ａ＿０および奇数用のワード線スイッチアレイ２２２Ｂ＿０はブロックＢＬＫ側から順に配置される。一方、ロウデコーダ２２０＿１は、奇数ブロック用のワード線スイッチアレイ２２２Ｂ＿１および偶数用のワード線スイッチアレイ２２２Ａ＿１を備え、奇数ブロック用のワード線スイッチアレイ２２２Ｂ＿１および偶数用のワード線スイッチアレイ２２２Ａ＿１はブロックＢＬＫ側から順に配置される。
【００９７】
そして、各偶数ブロックＢＬＫの各ワード線ＷＬは、一方側の距離が相対的に近いワード線スイッチアレイ２２２Ａ＿０および他方側の距離が相対的に遠いワード線スイッチアレイ２２２Ａ＿１から電圧が転送される。また、各奇数ブロックＢＬＫの各ワード線ＷＬは、一方側の距離が相対的に遠いワード線スイッチアレイ２２２Ｂ＿０および他方側の距離が相対的に近いワード線スイッチアレイ２２２Ｂ＿１から電圧が転送される。これにより、偶数ブロックＢＬＫおよび奇数ブロックＢＬＫ間で、ワード線フックアップ抵抗ＷＨＵのばらつきを低減することができる。その結果、偶数ブロックＢＬＫおよび奇数ブロックＢＬＫ間での動作速度のばらつきを低減することができる。
【００９８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９９】
ＷＬ…ワード線、ＣＧ…コントロールゲート線、ＢＬＫ…ブロック、Ｔｒ…転送トランジスタ、２２２…ワード線スイッチアレイ、ＭＰ…メモリピラー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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