(57)【特許請求の範囲】
【請求項１】
非揮発性半導体メモリ装置において、
行と列に配列された複数のメモリセルのアレーと、
前記メモリセルアレーは、各々が少なくともメモリセルを含む２つ以上のセクタに分離され、
消去命令語に応じて消去動作を制御する消去制御回路と、
プログラム命令語に応じてプログラム動作を制御するプログラム制御回路と、
読出命令語に応じて読出動作を制御する読出制御回路と、
セクタ消去動作時、消去失敗ビットの数をカウントし、消去失敗ビットの数を提供される失敗ビットカウンタとを含み、
前記消去制御回路は、前記消去失敗ビットの数によって、前記セクタ消去動作を選択的に終了し、第１セクタ消去動作での前記失敗ビットカウンタの最後の出力値と、前記第１消去動作より先、第２セクタ動作での前記カウンタ出力値が同一であるかの可否を判別し、前記２つの値が同一であるとき、前記第１消去動作を終了することを特徴とする非揮発性半導体メモリ装置。
【請求項２】
非揮発性半導体メモリ装置において、
行と列に配列された複数のメモリセルのアレーと、
前記メモリセルアレーは、各々が少なくともメモリセルを含む２つ以上のセクタに分離され、
消去命令語に応じて消去動作を制御する消去制御回路と、
プログラム命令語に応じてプログラム動作を制御するプログラム制御回路と、
読出命令語に応じて読出動作を制御する読出制御回路と、
セクタ消去動作時、消去失敗ビットの数をカウントし、消去失敗ビットの数を提供される失敗ビットカウンタとを含み、
前記消去制御回路は、前記消去失敗ビットの数によって、前記セクタ消去動作を選択的に終了し、
前記失敗ビットカウンタの出力値が予め設定された基準値より大きいかの可否を判別し、前記カウンタの出力値が前記予め設定された基準値より大きい場合、前記セクタ消去動作を終了することを特徴とする非揮発性半導体メモリ装置。
【請求項３】
前記予め設定された基準値の範囲は、２乃至５であることを特徴とする請求項２に記載の非揮発性半導体メモリ装置。
【請求項４】
各々が少なくとも１つのメモリセルを含む２つ以上のセクタに分離されている行と列に配列された複数のメモリセルのアレーを含む非揮発性半導体メモリ装置の消去方法において、
一連の負のゲートバルク消去動作に前記セクタのうち、１つを消去する段階と、
消去失敗ビットを検出する段階と、
前記消去失敗ビット数をカウントし、失敗ビット数を発生する段階と、
前記失敗ビット数によって前記セクタ消去動作を終了する段階とを含み、
前記セクタ消去終了段階は、
現在、セクタ消去動作の失敗ビット数と、以前のセクタ消去動作の失敗ビット数を比較し、前記２つの数が一致するとき、前記セクタ消去動作を終了する段階とを含むことを特徴とする非揮発性半導体メモリ装置の消去方法。
【請求項５】
各々が少なくとも１つのメモリセルを含む２つ以上のセクタに分離されている行と列に配列された複数のメモリセルのアレーを含む非揮発性半導体メモリ装置の消去方法において、
一連の負のゲートバルク消去動作に前記セクタのうち、１つを消去する段階と、
消去失敗ビットを検出する段階と、
前記消去失敗ビット数をカウントし、失敗ビット数を発生する段階と、
前記失敗ビット数によって前記セクタ消去動作を終了する段階とを含み、
前記セクタ消去終了段階は、
前記失敗ビット数が第１基準数（ｒｅｆｅｒｅｎｃｅ  ｎｕｍｂｅｒ）と一致するかの可否を判別し、前記２つの数が一致するとき、前記負のゲートバルク消去動作回数が第２基準数と一致するかの可否を判別し、前記負のゲートバルク消去動作回数が前記第２基準数と一致するとき、前記セクタ消去動作を終了する段階とを含むことを特徴とする非揮発性半導体メモリ装置の消去方法。
【請求項６】
前記第１基準数は、２乃至５であることを特徴とする請求項５に記載の非揮発性半導体メモリ装置の消去方法。
【請求項７】
行と列に配列された複数のメモリセルのアレーと、前記メモリセルアレーは、各々が少なくとも１つのメモリセルを含む２つ以上のセクタに分離され、アドレスをカウントする第１カウンタ、消去失敗ビットの数をカウントする第２カウンタ、失敗ビット数発生器とセクタ消去動作回数をカウントし、セクタ消去動作回数を提供される第３カウンタを含む非揮発性半導体メモリ装置の消去方法において、
（ａ）前記第１及び第２カウンタをリセットする段階と、
（ｂ）前記セクタのうち、１つを消去し、前記消去されたセクタを検証する段階と、
（ｃ）選択されたセルがオフセルであるかの可否と、前記第２カウンタの現在値が収容できる最大失敗ビット数である第１基準値より小さいかの可否を判別する段階と、
（ｄ）前記段階（ｃ）で、前記２つの条件を満足であるとき、前記第１カウンタが最大アドレスを指定するかの可否を判別する段階と、
（ｅ）前記段階（ｄ）から、前記第１カウンタが最大アドレスを指定しない場合、前記第１カウンタの値を増加させ、前記段階（ｂ）を反復する段階と、
（ｆ）前記段階（ｄ）から、現在セクタ消去動作での前記失敗ビット数が以前セクタ消去動作での前記失敗ビット数と一致するかの可否を判別する段階と、
（ｇ）前記段階（ｆ）から、前記２つの数が一致しないとき、前記段階（ａ）を反復する段階と、
（ｈ）前記段階（ｆ）から、前記２つの数が一致するとき、消去パスを検証し、消去動作を終了する段階とを含むことを特徴とする非揮発性半導体メモリ装置の消去方法。
【請求項８】
（ｉ）前記段階（ｃ）から、前記２つの条件を満足しないとき、前記セクタ消去動作回数が第２基準数と一致するかの可否を判別する段階と、
（ｊ）前記段階（ｉ）から、前記セクタ消去動作回数が第２基準数と一致しないとき、前記第３カウンタの値を増加させ、前記段階（ａ）を反復する段階と、
（ｋ）前記段階（ｉ）から、前記セクタ消去動作回数が第２基準数と一致するとき、消去失敗を検証し、前記消去動作を終了する段階を付加的に含むことを特徴とする請求項７に記載の非揮発性半導体メモリ装置の消去方法。
【請求項９】
各々が、少なくとも１つのメモリセルを含む２つ以上のセクタに分離され、行と列に配列された複数のメモリセルのアレー、アドレスをカウンとする第１カウンタ、消去失敗ビットの数をカウントする第２カウンタ、失敗ビット数発生器と、セクタ消去動作回数をカウントし、セクタ消去動作回数を提供する第３カウンタを含むことを特徴とする非揮発性半導体メモリ装置の消去方法において、
（ａ）前記第１及び第２カウンタをリセットする段階と、
（ｂ）前記セクタのうち、１つを消去し、前記消去されたセクタを検証する段階と、
（ｃ）選択されたセルがオフセルであるかの可否を判別する段階と、
（ｄ）前記段階（ｃ）から、前記選択されたセルがオフセルであるとき、前記第１カウンタが最大アドレスを指定するかの可否を判別する段階と、
（ｅ）前記段階（ｄ）から、前記第１カウンタが最大アドレスを指定されないとき、前記第１カウンタの値を増加させ、前記段階（ｂ）を反復する段階と、
（ｆ）前記段階（ｄ）から、前記第１カウンタが最大アドレスを指定するとき、消去パスを検証し、前記消去動作を終了する段階とを含むことを特徴とする非揮発性半導体メモリ装置の消去方法。
【請求項１０】
（ｉ）前記段階（ｃ）から、前記選択されたセルがオフセルではないとき、前記第２カウンタの値を増加させる段階と、
（ｊ）前記第２カウンタの現在値と収容できる最大失敗ビット数である第１基準数が同一であるかの可否を判別する段階と、
（ｋ）前記段階（ｊ）から、前記２つの数が一致しないとき、前記段階（ｄ）を反復する段階と、
（ｌ）前記段階（ｉ）から、前記２つの数が一致するとき、前記セクタ消去動作回数が第２基準数と一致するかの可否を判別する段階と、
（ｍ）前記段階（ｌ）から、前記セクタ消去動作回数が第２基準数と一致しないとき、前記第３カウンタの値を増加させ、前記段階（ａ）を反復する段階と、
（ｎ）セクタ消去動作回数が第２基準数と一致する場合、消去失敗を検証し、前記消去動作を終了する段階をと含むことを特徴とする請求項９に記載の非揮発性半導体メモリ装置の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に消去及びプログラムできる非揮発性半導体メモリ装置及びその消去方法に関するものである。
【０００２】
【従来の技術】
一般的に、データ貯蔵のための半導体メモリ装置は、揮発性メモリ装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）及び非揮発性メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）に分類される。揮発性メモリ装置は、電源供給が遮断されると、貯蔵されたデータを無くす反面、非揮発性メモリ装置は、電源供給が遮断されることができる分野で、多様に使用される。
【０００３】
従来の非揮発性メモリ装置は、メモリセルがトランジスターで構成されたＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ａｎｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）装置の形態を含み、通常的にフラッシュメモリ装置（ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と呼ばれる。図１を参照すると、一般的なフラッシュメモリセルは、第２伝導型（例えば、Ｐ型）の半導体基板（バルク）２内に第１伝導型（例えば、Ｎ型）のソース及びドレーン領域３、４とソース及びドレーン領域３、４の間の基板２領域に形成されるチャンネル領域と、セルがプログラムされるとき、チャージキャリア（ｃｈａｒｇｅ  ｃａｒｒｉｅｒ）を貯蔵するための電気的なフローティングゲート６、そしてチャンネル領域反対の制御ゲート６上に置かれる制御ゲート８を含む。フローティングゲート６は、絶縁膜７、９によって完全に囲まれる。
【０００４】
フラッシュＥＥＰＲＯＭ装置の動作は、一般的にプログラム（ｐｒｏｇｒａｍｍｉｎｇ）、消去（ｅｒａｓｉｎｇ）及び読出（ｒｅａｄｉｎｇ）モードに分類される。
【０００５】
フラッシュセルは、バルクからフローティングゲートに注入されたホット電子（ｈｏｔ  ｅｌｅｃｔｒｏｎ）によってプログラムされる。そのような効果を誘導するため、セルからデータを読出するための読出電圧（例えば、制御ゲートに約４〜５Ｖ、ドレーンで約１Ｖ）より高いプログラム電圧（例えば、制御ゲートに約８〜１２Ｖ、ドレーンに５〜６Ｖ）をセルの制御ゲートとドレーンに印加し、ソースとバルクは、接地させる。
【０００６】
プログラムモード時、フローティングゲートは、ホット電子を蓄積し、蓄積された電子を捕獲（ｔｒａｐ）する。フローティングゲート内の多くの正の電子の捕獲は、セルトランジスターのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）（例えば、約６〜７Ｖ）を増加させる原因になる。もし、この増加が十分に大きいと、読出動作時、セルトランジスター読出電圧が印加されるとき、セルトランジスターは非導電状態に残すようになる。このようにプログラムされた状態で、セルは論理‘０’（ＯＦＦ  ｃｅｌｌ）を貯蔵するようになる。セルのプログラムされた状態は、電源供給が遮断されても維持される。
【０００７】
フラッシュセルトランジスターの消去は、フローティングゲートに蓄積されたチャージを除去することである。例えば、フラッシュセルの消去動作は、セルのソース／ドレーンをフローティングさせながら制御ゲートに負の高電圧（ｎｅｇａｔｉｖｅ  ｈｉｇｈ  ｖｏｌｔａｇｅ）（例えば、−１０Ｖ）を、そしてバルクに正の電圧（ｐｏｓｉｔｉｖｅ  ｖｏｌｔａｇｅ）（例えば、５〜６Ｖ）を印加することによって行われることができる。これは、フローティングゲートとバルクの間の薄い絶縁膜（例えば、１００オングストローム以下）を貫通するコールド電子トンネリング（即ち、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を発してセルトランジスターのスレショルド電圧（例えば、１〜３Ｖ）の減少を誘導する。消去電圧は、収容できる最大スレショルド電圧以下にセルが消去されるときまで、セルに供給される。もし、フラッシュセルが消去されたら、フラッシュセルは、よく伝導されはずである。この場合、セルは、論理‘１’（ＯＮ  ｃｅｌｌ）を貯蔵する。従って、ビットライン電流をモニタリングすることによってセルのプログラムされた状態、又は消去された状態（即ち、１又は０）が決定されることができる。
【０００８】
大部分の最新高密度技術を使用したフラッシュメモリ装置は、チップの大きさを減らすため、セグメントセルアレー構造を採用する。即ち、バルク（基板）とセルは、多数のセクタに分類されているとともに、セクタ内セルトランジスターのソースは、各々対応するバルクと連結されている。このような構造は、セクタ（例えば、１６ｋ、又は６４ｋバイト容量）内の全てのセルを同時に消去させる。
【０００９】
このようなセクタの消去時、スレショルド電圧の均一性、製造条件、使用量、温度等のため、図２に図示されたように、セクタ内に、１つ又はそれ以上のセルが収容できる最小スレショルド電圧下で消去される。これはセルのフローティングゲートから多すぎる電荷が除去されるため、このとき、セルは、“ディプリション（ｄｅｐｌｅｔｉｏｎ）”タイプに変わる。最小スレショルド電圧以下に消去されたセルを“過消去（ｏｖｅｒｅｒａｓｅ）”されたセルと称する。過消去されたセルは、それと同一のビットライン上にセル漏洩電流を誘導し、これは同一のビットライン上の他のセルを読出時エラーを誘発する。
【００１０】
このような問題を解決するための１つの解決策は、過消去されたセルを修復（ｒｅｐａｉｒ）することである。過消去されたセルの修復方法は、過消去検証（ｏｖｅｒｅｒａｓｅ  ｖｅｒｉｆｉｃａｔｉｏｎ）と低い電圧レベルプログラミング（ｌｏｗ  ｖｏｌｔａｇｅ  ｌｅｖｅｌ  ｐｒｏｇｒａｍｍｉｎｇ）を利用した反復的な処理である。
【００１１】
一般的に、フラッシュＥＥＰＲＯＭ装置のセクタ消去動作は、次のように行われる。まず、セクタ内の全てのセルは、それらのスレショルド電圧分布を狭めるため、順次的にプログラムされる。セクタ内の全てのセルは同時に消去される（以後、“負のゲートバルク消去動作（ｎｅｇａｔｉｖｅ  ｇａｔｅ  ｂｕｌｋ  ｅｒａｓｅ  ｏｐｅｒａｔｉｏｎ）”と称する）。それから、行（ワードライン）選択によって修復動作が開始され、セルが過消去されたかの可否を決定するため選択された行の列（ビットライン）に沿って１つずつセルが検査される。このような過程を一般的に過消去検証と称する。この検証から、セルは一番低いスレショルド電圧（例えば、１Ｖ）で予想される電流より超過される電流が流れるとき過消去されたことが検証される。過消去されたかが検証されたセルは、低レベル補修電圧（ｒｅｐａｉｒ  ｖｏｌｔａｇｅｓ）（例えば、制御ゲートに２〜５Ｖ、ドレーンに６〜９Ｖ、そしてソース及びバルクに０Ｖ）（第２プログラムと称する）にプログラムされる。他の行上に残っているセルの補修も同一の方法に行われる。
【００１２】
図３は、従来のフラッシュメモリ装置のセクタ消去動作のための流れ図である。セクタ消去命令は、段階Ｓ１００で開始され、セクタ消去動作は、段階Ｓ１０５でアドレスカウンタＡＣ及びパルスカウンタＰＣを‘０’にリセットすることによって開始される。アドレスカウンタＡＣは、消去されるセクタ内の全てのメモリセルのアドレスをカウントする。パルスカウンタＰＣは、セクタ消去動作で負のゲートバルク消去動作回数をカウントすることにおいて使用される。段階Ｓ１１０では、負のゲートバルク消去動作が行われる。即ち、セルの制御ゲートに負の高電圧（例えば、約−１０ｖ）を印加し、それのバルクに適当な正の電圧（例えば、５〜６Ｖ）を印加し、それのソース及びドレーンをフローティングさせる間、負のゲートバルク消去動作が行われる。その制御は、段階Ｓ１１５に進行する。段階Ｓ１１５では、メモリセルの各スレショルド電圧が消去スレショルド電圧範囲の収容できる最大電圧より低いかの可否が検証される。消去検証時、選択されたセルのゲートは、与えられた時間の間、適切な正の電圧を印加して選択されたセルのデータビットが読出される。そしてデータビットが論理‘０’、即ち選択されたセルがオフセルであるかの可否が決定される（Ｓ１２０）。データビットが論理‘０’である場合、段階Ｓ１２５に進行して、アドレスカウンタＡＣが最大アドレスＡＣｍａｘ（即ち、最後のセルのアドレス）を指定するかの可否が判別される。もし、データビットが論理‘０’ではない場合、段階Ｓ１３５に進行してセクタ消去動作で、負のゲートバルク消去動作のパルスカウンタＰＣが最大値ＰＣｍａｘを指定するかの可否を判別する。段階Ｓ１２５で、アドレスカウンタＡＣが最大アドレスＡＣｍａｘを指定しない場合、アドレスカウンタＡＣの値が‘１’増加された後Ｓ１３０、その制御は、段階Ｓ１１５にリターンする。もしアドレスカウンタＡＣが最大アドレスＡＣｍａｘを指定する場合、セクタ消去が終了されＳ１５０、セクタが成功的に消去されたこと（即ち、“ｅｒａｓｅ  ｐａｓｓ”：消去パス）に判定される。段階Ｓ１３５で、パルスカウンタＰＣが最大値ＰＣｍａｘを指定しない場合、パルスカウンタＰＣの値を‘１’増加させ、Ｓ１４０、段階Ｓ１１０にリターンする。もし、パルスカウンタＰＣが最大値ＰＣｍａｘを指定させると、セクタ消去動作も終了されるがＳ１４５、セクタは成功的に消去されないこと（即ち、“ｅｒａｓｅ  ｆａｉｌ”：消去失敗）に判定される。
【００１３】
しかし、上述の消去動作で、セクタ内に、１つ又はそれ以上の欠陥（ｄｅｆｅｃｔ）のあるセルが存在すると（例えば、自動応答電話機の製造単価をできるだけ節減するため欠陥のあるセルを含むメモリが使用される場合）、負のゲートバルク消去動作が完了される最大パルスカウンタ値ＰＣｍａｘまで完璧に消去されることができないし、消去時間が増加する。欠陥のあるセルには例えば、ドレーン端子がオープンされたセル、又はドレーンと制御ゲートが絶縁されず電気的に連結されたセルなどを含む。負のゲートは、バルク消去動作の終了時、欠陥のあるセルは、過消去（ｏｖｅｒｅｒａｓｅ）される。さらに、過消去されたセルは、増加された消去修復時間（ｅｒａｓｅ  ｒｅｐａｉｒ  ｔｉｍｅ）を有し、最悪の場合、一連のプログラム動作時プログラム失敗を誘発する。
【００１４】
従って、上述のような問題点を解決するためのフラシュメモリ装置及びセクタ消去方法が必要である。
【００１５】
【発明が解決しようとする課題】
従って、本発明の目的は、従来の非揮発性半導体フラッシュメモリ装置及びそのセクタ消去方法の諸般問題点を解決するためのことで、欠陥のあるセルのためのプログラム失敗を防止できる向上された非揮発性フラッシュメモリ装置及び非揮発性フラッシュメモリ装置のセクタ消去方法を提供することである。
【００１６】
本発明の他の目的は、欠陥のあるセルのため、消去時間が増加することを防止できる非揮発性半導体フラッシュメモリ装置及びそのセクタ消去方法を提供することである。
【００１７】
本発明の他の目的は、欠陥のあるセルのため過消去されたセルの消去修復時間が増加することを増加できる非揮発性半導体フラッシュメモリ装置及びそのセクタ消去方法を提供することである。
【００１８】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の１特徴によると、電気的に消去及びプログラムできる非揮発性半導体メモリ装置は、行と列に配列された複数のメモリセルのアレーと、
メモリセルアレーは、各々が少なくとも１つのメモリセルを含む２つ以上のセクタに分離され、消去命令語に応じて消去動作を制御する消去制御回路と、プログラム命令語に応じてプログラム動作を制御するプログラム制御回路と、読出命令語に応じて読出動作を制御する読出制御回路と、セクタ消去動作時、消去失敗ビットの数をカウントし、消去失敗ビットの数を提供される失敗ビットカウンタを含み、消去制御回路は、消去失敗ビットの数によってセクタ消去動作を選択的に終了する。消去制御回路は、第１セクタ消去動作での失敗ビットカウンタの最後の出力値と、第１消去動作より先、第２セクタ動作でのカウンタ出力値が同一であるかの可否を判別し、２つの値が同一であるとき、第１消去動作を終了する。消去制御回路は、失敗ビットカウンタの出力値が予め設定された基準値より大きいかの可否を判別し、カウンタの出力値が予め設定された基準値より大きい場合、第１セクタ消去動作を終了する。
【００１９】
本発明の目的を達成するための本発明の他の特徴によると、非揮発性半導体メモリ装置の消去方法は、一連の負のゲートバルク消去動作にセクタのうち、１つを消去する段階と、消去失敗ビットを検出する段階と、消去失敗ビット数をカウントし、失敗ビット数を発生する段階と、失敗ビット数によってセクタ消去動作を終了する段階とを含む。
【００２０】
この望ましい実施形態において、セクタ消去終了段階は、現在、セクタ消去動作の失敗ビット数と、以前のセクタ消去動作の失敗ビット数を比較し、２つの数が一致するとき、セクタ消去動作を終了する。他の実施形態において、失敗ビット数が第１基準数（ｒｅｆｅｒｅｎｃｅ  ｎｕｍｂｅｒ）と一致するかの可否を判別し、２つの数が一致するとき、負のゲートバルク消去動作回数が第２基準数と一致するかの可否を判別し、負のゲートバルク消去動作回数が第２基準数と一致するとき、セクタ消去動作を終了する。
【００２１】
【発明の実施の形態】
以下、本発明による実施形態を添付された図面、図４乃至図６に基づいて詳細に説明する。
【００２２】
図４は、本発明の望ましい実施形態によるＥＥＰＲＯＭ装置の回路構成を示すブロック図である。図４を参照すると、メモリ装置１０は、メモリセルが行（ｒｏｗｓ）と列（ｃｏｌｕｍｎ）に配列された複数のトランジスター（図面に未図示）のアレー１０を含む。各セルトランジスターは、第２導電型（例えば、Ｐ型）の半導体基板、又はバルク内に形成された第１伝導型（例えば、Ｎ型）のソース及びドレーン領域及び、基板に形成され、ソース及びドレン領域の間に形成されるチャンネル領域を含む。
【００２３】
セルトランジスターは、セルがプログラムされたとき、チャージキャーリア（ｃｈａｒｇｅ  ｃａｒｒｉｅｒ）を貯蔵するための電気的なフローティングゲート、そしてチャンネル領域反対の制御ゲート上に置かれる制御ゲートを含む。フローティングゲートは、絶縁膜によって完全に囲まれる。
【００２４】
図示しなかったが、メモリセルアレー１０は、１つ以上（一般的に複数のセル）のメモリセルを含む２つ以上のセクタに分類されている。各セクタ内のメモリセルは、セクタ消去動作時、同時に消去される。メモリ装置１００は、消去命令語に応じて消去動作を制御する消去制御回路（ｅｒａｓｅ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）１２、プログラム命令語に応じてプログラム動作を制御するプログラム制御回路（ｐｒｏｇｒａｍ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）１４、読出命令語に応じて読出動作を制御する読出制御回路（ｒｅａｄ  ｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）１６、読出データビットが論理‘０’（即ち、選択されたセルがオンセル）であるかの可否を検出するデータ検出器（ｄａｔａ  ｄｅｔｅｃｔｅｒ）１８、そしてセクタ消去動作時消去失敗ビットの数をカウントする失敗ビットカウンタ（ｆａｉｌ  ｂｉｔ  ｃｏｕｎｔｅｒ）２０とを含む。
【００２５】
失敗ビットカウンタ２０は、対応するセクタの読出されたビットが論理‘０’ではないとき、即ち少なくとも１つの失敗ビット（欠陥のあるセル）が存在するとき、それの値が増加される。失敗ビットカウンタ２０の出力値は、消去制御回路１２に提供されてそこに貯蔵される。消去制御回路１２は、現在セクタ消去動作で、カウンタ２０の最後の出力値と、以前のセクタ消去動作でカウンタ２０の出力値が同一であるかの可否を判別し、２つの値が同一であるとき、現在消去動作を終了する。
【００２６】
失敗ビットカウンタ２０は、自身の出力値を選択的に消去制御回路１２に提供する。消去制御回路１２は、カウンタ２０の出力値が予め設定された基準値（ｒｅｆｅｒｅｎｃｅ  ｖａｌｕｅ）（例えば、２〜５）より大きいかの可否を決定し、カウンタの出力値が基準値より大きい場合、消去動作を終了する。
【００２７】
図５は、本発明の望ましい実施形態によるＥＥＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示す流れ図である。
【００２８】
セクタ消去命令は、段階Ｓ２００で開始され、セクタ消去動作は、段階２０５でパルスカウンタＰＣの値を‘０’に設定することによって開始される。パルスカウンタＰＣは、セクタ消去動作時、負のゲートをバルク消去動作（ｎｅｇａｔｉｖｅ  ｇａｔｅ  ｂｕｌｋ  ｅｒａｓｅ  ｏｐｅｒａｔｉｏｎ）の回数をカウントすることに使用される。
【００２９】
段階Ｓ２１０では、アドレスカウンタＡＣと失敗ビットカウンタＦＣを全部リセットする。アドレスカウンタＡＣは、セクタ内の全てのメモリセルが消去されるようにメモリセルのアドレスを指定する。その制御は、段階Ｓ２１５に進行する。セルの制御ゲートに負の高電圧（例えば、−１０Ｖ）が印加され、バルクに所定の正の電圧（例えば、５〜６Ｖ）を印加し、ソース及びドレーンをフローティングさせる間、負のゲートバルク消去動作が行われる。負のゲートバルク消去動作は、セルの過消去動作が行われる。負のゲートバルク消去動作は、セルが過消去されることを防止するように適正な時間（例えば、５ｍｓｅｃ）の間、行われる。続いて段階Ｓ２２０では、消去されたセルのスレショルド電圧が最大収容できるスレショルド電圧（例えば、３Ｖ）以下の時間（例えば、３００ｎｓｅｃ）の間、所定の正の電圧（例えば、３．５Ｖ）を印加して選択されたセルのデータを読出する。
【００３０】
段階Ｓ２２５では、データが論理‘０’であるか（即ち、選択されたセルがオフセルであるか）、又は現在失敗ビットカウンタＦＣの現在値ＦＣ（ｔ）が与えた最大値ＦＣｍａｘ（例えば、２〜５）以下であるかが決定される。最大値ＦＣｍａｘは、１つのセクタ内に収容できる最大失敗ビットの数を示す。もし、データが論理‘０’であると、その制御は、段階Ｓ２３０に進行してアドレスカウンタＡＣが最大アドレス値ＡＣｍａｘ（即ち、最後のセルのアドレス）を指定するかの可否を判別し、データが論理‘０’であると、その制御は、段階Ｓ２５０に進行してパルスカウンタＰＣの値が、セクタ消去動作の間の負のゲートバルク消去動作最大回数である与えた最大パルスカウンタ値ＰＣｍａｘ（例えば、２５６）と一致するかの可否を決定する。
【００３１】
段階２３０で、アドレスカウンタＡＣのカウンタの値が最大アドレス値ＡＣｍａｘと一致しない場合、アドレスカウンタＡＣの値を‘１’増加させ（Ｓ２３５）、その制御は、段階Ｓ２２０にリターンする。もし、アドレスカウンタＡＣの値が最大アドレス値ＡＣｍａｘと一致する場合、その制御は、段階Ｓ２４０に進行して現在セクタ消去動作での失敗ビットカウンタの出力ＦＣ（Ｔ）と以前セクタ消去動作でのカウンタ２０の出力値ＦＣ（ｔ−１）が同一かの可否を判別する。
【００３２】
段階２４０で、もし、２つの値ＦＣ（ｔ）及びＦＣ（ｔ−１）が一致しないと、その制御は、段階Ｓ１２０にリターンし、一致すると、次の段階Ｓ２４５に進行する。段階Ｓ２４５では、セクタ消去動作が終了され、セクタが成功的に消去されたこと（即ち、“ｅｒａｓｅ  ｐａｓｓ”：消去パス）に判定される。
【００３３】
段階２５０で、パルスカウンタＰＣの値が与えた最大パルスカウンタ値ＰＣｍａｘと一致しない場合、パルスカウンタＰＣの値が‘１’増加され（Ｓ２５５）、その制御は、段階Ｓ２１０にリターンする。もしパルスカウンタＰＣの値が与えた最大パルスカウンタ値ＰＣｍａｘと一致すると、セクタ消去動作も終了される。しかし、セクタは、成功的に消去されなかったこと（即ち、“ｅｒａｓｅ  ｆａｉｌ”）に判定される。
【００３４】
図６は、本発明の他の実施形態によるＥＥＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示す流れ図である。
【００３５】
段階Ｓ３００で、セクタ消去命令が開始されてから、パルスカウンタＰＣは、段階Ｓ３０５で‘０’にリセットされる。続いて、アドレスカウンタＡＣ及び失敗ビットカウンタＦＣがリセットされる（Ｓ３１０）。次の段階Ｓ３１５では、セルの制御ゲートに負の高電圧（例えば、−１０Ｖ）を印加し、セルのバルクに適切な正の電圧（例えば、５〜６Ｖ）を印加し、セルのソース及びドレーンをフローティングさせる間、負のゲートバルク消去動作が行われる。負のゲートバルク消去動作は、セルが過消去されることを防止するため、例えば５ｍｓｅｃの間行われる。
【００３６】
続いて、段階Ｓ３２０では、消去されたセル、各々のスレショルド電圧が収容できる最大スレショルド電圧（例えば、３Ｖ）以下であるかの可否が検証される。この消去検証は、選択されたセルのゲートに、例えば３００ｎｓｅｃの間所定の正の電圧（例えば、３．５Ｖ）が印加されることによってセルのデータが判読される。
【００３７】
段階Ｓ３２５では、データが論理‘０’であるか（即ち、選択されたセルがオフセルであるか）の可否が判別される。もしデータが論理‘０’であると、その制御は、段階Ｓ３３０に進行してアドレスカウンタＡＣが最大アドレス値ＡＣｍａｘ（即ち、最後のセルアドレス）を指定するかの可否が検査され、データが論理‘０’ではないと、失敗ビットカウンタＦＣの値が‘１’ほど増加され（Ｓ３２６）、その制御は、段階Ｓ３２７に進行する。段階Ｓ３２７では、失敗ビットカウンタＦＣの値が与えた最大失敗ビット値ＦＣｍａｘ（例えば、２〜５）と同一であるかの可否が判別される。最大失敗ビット値は、１つのセクタ内に収容できる失敗ビットの最大の数を示す。
【００３８】
段階Ｓ３２７で、２つの値ＦＣとＦＣｍａｘが同一ではない場合、その制御は、段階Ｓ３３０に進行し、２つの値が同一である場合には、その制御は、段階Ｓ３４０に進行する。段階Ｓ３４０では、パルスカウンタＰＣの値がセクタ消去動作での負のゲートバルク消去動作最大回数である与えられたパルスカウンタの最大値ＰＣｍａｘ（例えば、２５６）と一致するかの可否が判別される。
【００３９】
Ｓ３３０で、アドレスカウンタＡＣの値が最大アドレス値ＡＣｍａｘと一致しないと、アドレスカウンタＡＣの値を‘１’ほど増加され（Ｓ３３５）、その制御は、段階Ｓ３２０にリターンする。もし２つの値が一致すると、その制御は、段階Ｓ３６０に進行する。段階Ｓ３６０では、セクタ消去動作が終了され、セクタが成功的に消去されたこと（即ち、消去パス）に判定される。
【００４０】
Ｓ３４０で、パルスカウンタＰＣの値とパルスカウンタの最大値ＰＣｍａｘが一致しないと、パルスカウンタＰＣの値を‘１’ほど増加させ（Ｓ３４５）、その制御は、段階Ｓ３１０にリターンする。もし、２つの値が一致すると、その制御は、段階Ｓ３５５に進行する。段階Ｓ３５５では、セクタ消去動作が終了され、セクタが成功的に消去されないこと（即ち、消去失敗）に判別される。
【００４１】
上述のような本発明によると、欠陥のあるセルのためセクタ消去時間が増加されることと欠陥のあるセルのため過消去されたセルの修復時間が増加することが防止される。又、欠陥のあるセルのため、プログラム失敗が発生されることを抑制できる。
【００４２】
以上から、本発明による回路の構成及び動作を前述及び図面によって図示したが、これを例を挙げて説明したことに過ぎないし、本発明の技術的な思想を外れない範囲内で多様な変化及び変更ができることは当然である。
【００４３】
【発明の効果】
以上のような本発明によると、欠陥のあるセルのためセクタ消去時間が増加されることと欠陥のあるセルのため過消去されたセルの修復時間が増加することが防止される。又、欠陥のあるセルのため、プログラム失敗が発生されることが抑制できる。
【図面の簡単な説明】
【図１】  一般的なＥＥＰＲＯＭ装置のメモリセルの断面を示す図である。
【図２】  スレショルド電圧分布の１例を示す図である。
【図３】  図１に図示されたセル構造を有する従来のＥＥＰＲＯＭ装置のセクタ消去アルゴリズムを順次的に示す流れ図である。
【図４】  本発明の望ましい実施形態によるＥＥＰＲＯＭ装置の回路構成を示すブロック図である。
【図５】  本発明による実施形態によるＥＥＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示す流れ図である。
【図６】  本発明による他の実施形態によるＥＥＰＲＯＭ装置のセクタ消去アルゴリズムの順序を示す流れ図である。
【符号の説明】
１０  セルアレー
１２  消去制御回路
１４  プログラム制御回路
１６  読出制御回路
２０  失敗ビットカウンタ
１００  メモリ装置
【図１】
0003868645.tif 000002
【図２】
0003868645.tif 000003
【図３】
0003868645.tif 000004
【図４】
0003868645.tif 000005
【図５】
0003868645.tif 000006
【図６】
0003868645.tif 000007