(57)【特許請求の範囲】
【請求項１】
少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有する半導体記憶装置において、
前記バンクは、
前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスと、
各バンクに供給されるコマンドによって示される情報に対応して、各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御する制御部と、を有し、
前記制御部はデータ読出し処理実行中の第１のデータバスの空白期間を利用してデータ書込み処理を実行することを特徴とする半導体記憶装置。
【請求項２】
各バンクはそれぞれ別個に設けられた第２のデータバスを介して第１のデータバスに接続され、この第２のデータバスは書込みデータ伝送用と読出しデータ伝送用とに分離されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
各バンク内はセンスアンプに接続される第３のデータバスを有し、この第３のデータバスは書込みデータ伝送用と読出しデータ伝送用に分離することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有し、かつ、各バンクは前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスを有する半導体記憶装置のデータバス制御方法において、
コマンドを受信するステップ（ａ）と、
各バンク毎にコマンドに応じた各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御し、データ読出し処理実行中の第１のデータバスの空白期間を利用してデータ書込み処理を実行するステップ（ｂ）と、を有することを特徴とするデータバス制御方法。
【請求項５】
ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられた第２のデータバスを用いてデータ書込み／読出し処理を制御することを特徴とする請求項４記載のデータバス制御方法。
【請求項６】
ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられ、かつ書込みデータ伝送用及び読出しデータ伝送用に分離された第２のデータバスを用いてデータ書込み／読出し処理を制御することを特徴とする請求項４記載のデータバス制御方法。
【請求項７】
ステップ（ｂ）は各バンクごとに、センスアンプに接続され、かつ書込みデータ伝送用と読出しデータ伝送用に分離された第３のデータバスを用いてデータ書込み／読出し処理を制御することを特徴とする請求項４記載のデータバス制御方法。
【請求項８】
ステップ（ｂ）は、指定されたバンクのデータ読出し処理中の前記第１のデータバスの空白期間に、前記指定されたバンクの読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するようにデータ書込み／読出しを制御することを特徴とする請求項４記載のデータバス制御方法。
【請求項９】
ステップ（ｂ）は、１つのバンクに対する読出しコマンド継続中は、このバンクへのコマンドを受付けないことを特徴とする請求項４記載のデータバス制御方法。
【請求項１０】
ステップ（ｂ）は各バンクにおいて、データ読出し処理継続中の同一バンクにデータ書込みコマンドが入力された場合に、継続中の読出しアドレスをラッチしているアドレスラッチ回路以外のアドレスラッチ回路にて後続して入力された書込みアドレスをラッチするようにデータ書込み／読出しを制御することを特徴とする請求項４記載のデータバス制御方法。
【請求項１１】
少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有する半導体記憶装置において、
前記バンクは、
前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスと、
各バンクに供給されるコマンドによって示される情報に対応して、各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御する制御部と、を有し、
あるバンクの制御部が読出しコマンドに応じたデータ読出し処理を実行している間に、他のバンクの制御部は書込みコマンドとそれに対応するデータを前記第２のデータバスから取り込むように制御し、書込み処理の実行を開始することを特徴とする半導体記憶装置。
【請求項１２】
第１のデータバスは書込みデータ転送用と読出しデータ転送用に分離されていることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有し、かつ、各バンクは前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスを有する半導体記憶装置のデータバス制御方法において、
コマンドを受信するステップ（ａ）と、
各バンク毎にコマンドに応じた各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御し、あるバンクの制御部が読出しコマンドに応じたデータ読出し処理を実行している間に、他のバンクの制御部は書込みコマンドとそれに対応するデータを前記第２のデータバスから取り込むように制御し、書込み処理の実行を開始するステップ（ｂ）と
を有することを特徴とするデータバス制御方法。
【請求項１４】
前記ステップ（ｂ）は、書込みデータ転送用と読出しデータ転送用に分離されている第１のデータバスを用いてデータ書込み／読出し処理を制御することを特徴とする請求項１３記載のデータバス制御方法。
【請求項１５】
ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられた第２のデータバスを用いてデータ書込み／読出し処理を制御することを特徴とする請求項１３記載のデータバス制御方法。
【請求項１６】
ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられ、かつ書込みデータ伝送用及び読出しデータ伝送用に分離された第２のデータバスを用いてデータ書込み／読出し処理を制御することを特徴とする請求項１３記載のデータバス制御方法。
【請求項１７】
ステップ（ｂ）は各バンクごとに、センスアンプに接続され、かつ書込みデータ伝送用と読出しデータ伝送用に分離された第３のデータバスを用いてデータ書込み／読出し処理を制御することを特徴とする請求項１３記載のデータバス制御方法。
【請求項１８】
ステップ（ｂ）は、１つのバンクに対する読出しコマンド継続中は、このバンクへのコマンドを受付けないことを特徴とする請求項１３記載のデータバス制御方法。
【請求項１９】
ステップ（ｂ）は各バンクにおいて、データ読出し処理継続中の同一バンクにデータ書込みコマンドが入力された場合に、継続中の読出しアドレスをラッチしているアドレスラッチ回路以外のアドレスラッチ回路にて後続して入力された書込みアドレスをラッチするようにデータ書込み／読出しを制御することを特徴とする請求項１３記載のデータバス制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般の半導体記憶装置に関し、特にクロックに同期して動作する半導体記憶装置、及びその半導体記憶装置のデータバス制御方法に関する。
近年、ＣＰＵの高速化に伴って、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置では、より高い信号周波数でデータ信号の入出力を行い、データ転送速度の高速化をはかることが要求されている。
【０００２】
この要求に応える半導体記憶装置として、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）は、外部からのクロック信号に同期して動作することにより高速な動作を実現している。
【０００３】
【従来の技術】
以下、従来の半導体記憶装置として、例えば、ＳＤＲＡＭのデータバス制御方法について説明する。
図１は、ＳＤＲＡＭのメモリセル周辺の回路構成の一例を示す。図１の回路は、容量２０１とＮＭＯＳトランジスタ２０２から２１２、２２３、２２４とＰＭＯＳトランジスタ２１３、２２１、２２２を含む。ＰＭＯＳトランジスタ２２１及び２２２と、ＮＭＯＳトランジスタ２２３及び２２４は、センスアンプ２２０を構成している。
【０００４】
メモリセル（記憶セル）である容量２０１には、１ビットのデータが記憶される。容量２０１に記憶されているデータをデータバスＤＢおよび／ＤＢ上に読み出す動作を、図１の構成に従って説明する。
外部からクロック信号（ＣＫ及び／ＣＫ）、コントロール信号（ＲまたはＷ、この場合はＲ）、アドレス信号（ローアドレス、コラムアドレス）が入力される。コントロール信号（Ｒ）は内部でデコードされ、その結果に応じて、ローアクセスのための／ＲＡＳコマンド、及びコラムアクセスのための／ＣＡＳコマンドが生成される。／ＲＡＳコマンドは、ＳＤＲＡＭ内のコア回路から１つのロー系のメモリブロック、即ち、特定のワード線を選択する。／ＣＡＳコマンドは、選択されたワード線の中から特定のコラム、即ちセンスアンプ２２０を選択する。尚、コア回路は、メモリセル２０１がロー及びコラム方向に関してアレイ状に配置されたものであり、各コラム毎にセンスアンプ２２０が設けられている。従って、センスアンプ２２０には、選択されたワード線に対応するメモリセルのデータが取り込まれる。
【０００５】
／ＲＡＳコマンドが入力されると、ビット線トランスファー信号ＢＬＴ０がＬＯＷとなり（この時、ＢＬＴ１はＨＩＧＨになっておりＮＭＯＳトランジスタ２０３及び２０４は導通状態にある。）、ビット線ＢＬ及び／ＢＬがセンスアンプ２２０に接続される。同時にプリチャージ信号ＰＲをＬＯＷに落とし、ビット線ＢＬのリセット状態を解除する。
【０００６】
サブワード線選択信号ＳＷを選択し、ＨＩＧＨにすることで特定のワード線を選択する。これにより、セルゲートであるＮＭＯＳトランジスタ２０２が導通し、容量２０１のデータがビット線ＢＬに読み出される。
次にセンスアンプ２２０を駆動するためにセンスアンプ駆動信号ＳＡ１及びＳＡ２がアクティブになり、ＮＭＯＳトランジスタ２１２及びＰＭＯＳトランジスタ２１３が導通する。この状態で、ビット線ＢＬ及び／ＢＬ上のデータは、ＮＭＯＳトランジスタ２０３及び２０４を介して、センスアンプ２２０に読み込まれる。センスアンプ２２０が駆動することにより、ビット線ＢＬ及び／ＢＬ上のデータが増幅されて振幅が増大する。
【０００７】
次に／ＣＡＳコマンドに対応してコラム線選択信号ＣＬがＨＩＧＨになり、特定のコラムを選択する。選択されたコラムゲートであるＮＭＯＳトランジスタ２１０及び２１１が導通し、増幅されたビット線ＢＬ及び／ＢＬ上のデータがデータバスＤＢおよび／ＤＢに読み出される。
その後、プリチャージコマンドが入力されると、適切なタイミングでプリチャージ信号ＰＲがＨＩＧＨになり、ＮＭＯＳトランジスタ２０７、２０８、２０９が導通し、ビット線ＢＬ及び／ＢＬが所定の電位ＶＰＲにプリチャージされる。これにより、ビット線ＢＬ及び／ＢＬがリセットされ、次のコントロール信号（ＲまたはＷ）に備えることができる。
【０００８】
一方、データ書込みの場合は、上記読出しの動作とは逆の手順を経て、データバスＤＢおよび／ＤＢ上のデータが容量２０１に記憶される。
図２から図８では、従来のＳＤＲＡＭにおけるデータの読出し処理、及び書込み処理について説明する。
図２は、従来のＳＤＲＡＭにおいて（この場合はシングルバンク構成、またはマルチバンク構成の同一バンクにおいて）、連続してデータの読出し処理を実行した場合のタイミングチャートを示す。尚、コントロール信号としての読出しコマンドＲ０、Ｒ１、Ｒ２は、それぞれ異なるワード線を選択する読出し信号とする。
【０００９】
例えば、あるバンク内において、異なったローアドレス（異なったワード線）のデータを読み出すには、このワード線が選択するメモリセルからのデータをビット線ＢＬ及び／ＢＬに新たに読み出す必要があり、更に予めビット線ＢＬ及び／ＢＬをプリチャージしておく必要がある。従って、この場合には、少なくとも読出しコマンドを入力可能な時間間隔ｔＲＣ（例えば、ｔＲＣ＝２２ｎｓ）をあけて、読出しコマンドＲ０、Ｒ１、Ｒ２を入力する。また、読出しコマンドにより読み出されるデータは、例えば、読出しコマンドＲ０を入力してからデータが出力するまでの時間（アクセスタイム）ｔＲＡＣ＝３２ｎｓの経過後、出力される。即ち、コマンドデコード、図１に示すメモリセル周辺の回路動作、センスアンプ動作等の要因により、読出しデータの出力までにレイテンシーが発生している。
【００１０】
図３は、従来のＳＤＲＡＭにおいて（この場合はシングルバンク構成、またはマルチバンク構成の同一バンクにおいて）、連続してデータの書込み処理を実行した場合のタイミングチャートを示す。尚、コントロール信号としての書込みコマンドＷ０、Ｗ１、Ｗ２は、それぞれ異なるワード線を選択する書込み信号とする。
【００１１】
例えば、あるバンク内において、異なったローアドレス（異なったワード線）にデータを書き込むには、予めビット線ＢＬ及び／ＢＬをプリチャージしておく必要があり、更にこのワード線が選択するメモリセルにビット線ＢＬ及び／ＢＬ上のデータを書き込む必要がある。従って、この場合には、少なくとも書込みコマンドを入力可能な時間間隔ｔＷＣ（例えば、ｔＷＣ＝３２ｎｓ）をあけて、書込みコマンドＷ０、Ｗ１、Ｗ２を入力し、更に少なくとも書込みデータを入力可能な時間間隔ｔＷＲ（例えば、ｔＷＲ＝２２ｎｓ）をあけて、書込みデータＤ０１及びＤ０２と、Ｄ１１及びＤ１２と、Ｄ２１及びＤ２２を入力する。
【００１２】
図４は、従来のＳＤＲＡＭにおいて（この場合はシングルバンク構成、またはマルチバンク構成の同一バンクにおいて）、データの読出し処理を実行後、続けて書込み処理を実行した場合のタイミングチャートを示す。
この場合、読出しコマンドＲ０により読み出されるデータＱ０１及びＱ０２は、図２と同様に、例えば、読出しコマンドＲ０を入力してからデータが出力するまでの時間（アクセスタイム）ｔＲＡＣ＝３２ｎｓの経過後、出力される。従って、書込みコマンドＷ０及び書込みデータＤ０１、Ｄ０２は、読出しコマンドＲ０による読出し処理が終了後、入力可能となる。
【００１３】
図５は、従来のＳＤＲＡＭ（この場合はシングルバンク構成）において、データの書込み処理を実行後、続けて読出し処理を実行した場合のタイミングチャートを示す。
この場合、後から入力する読出しコマンドＲ０は、図３と同様に、少なくとも次のコマンドを入力可能な時間間隔ｔＷＣ（例えば、ｔＷＣ＝３２ｎｓ）と時間間隔ｔＷＲ（例えば、ｔＷＲ＝２２ｎｓ）をあけて、入力する。また、読出しコマンドＲ０により読み出されるデータＱ０１及びＱ０２は、図２と同様に、例えば、読出しコマンドＲ０を入力してからデータが出力するまでの時間（アクセスタイム）ｔＲＡＣ＝３２ｎｓの経過後、出力される。
【００１４】
図６は、従来のＳＤＲＡＭ（この場合はマルチバンク構成）において、他バンクに対してデータの読出し処理を繰り返し実行した場合のタイミングチャートを示す。尚、コントロール信号としての読出しコマンドＲａ、Ｒｂ、Ｒｃ、Ｒｄは、それぞれバンクａ、ｂ、ｃ、ｄに対する読出しコマンドとする。
例えば、他のバンクのデータを繰り返し読み出す場合、即ち、他のバンクのメモリセルからのデータをビット線ＢＬ及び／ＢＬに読み出す場合には、各バンクが独立して動作するため、連続して読出しコマンドＲａ、Ｒｂ、Ｒｃ、Ｒａ、Ｒｄを入力することができる。この場合、読出しコマンドにより読み出されるデータは、例えば、読出しコマンドＲ０を入力してからデータが出力するまでの時間（アクセスタイム）ｔＲＡＣ＝３２ｎｓの経過後、出力される。即ち、コマンドデコード、図１に示すメモリセル周辺の回路動作、センスアンプ動作等の要因により、読出しデータ出力までにレイテンシーが発生する。但し、読出しコマンドＲａの入力後、再度読出しコマンドＲａを入力する場合（図６では、１回目の読出しと４回目の読出しに相当）は、少なくとも時間間隔ｔＲＣ（例えば、ｔＲＣ＝２２ｎｓ）をあける必要がある。
【００１５】
図７は、従来のＳＤＲＡＭ（この場合はマルチバンク構成）において、他バンクに対してデータの書込み処理を繰り返し実行した場合のタイミングチャートを示す。尚、コントロール信号としての書込みコマンドＷａ、Ｗｂ、Ｗｃ、Ｗｄは、それぞれバンクａ、ｂ、ｃ、ｄに対する書込みコマンドとする。
例えば、他のバンクにデータを繰り返し書き込む場合には、各バンクが独立して動作するため、連続して書込みコマンドＷａ、Ｗｂ、Ｗｃ、Ｗａ、Ｗｄを入力することができる。この場合、書込みコマンドＷａ、Ｗｂ、Ｗｃ、Ｗａ、Ｗｄと共に書込みデータを順次入力する。但し、書込みコマンドＷａの入力後、再度書込みコマンドＷａを入力する場合（図７では、１回目の書込みと５回目の書込みに相当）は、少なくとも時間間隔ｔＷＣ（例えば、ｔＷＣ＝３２ｎｓ）をあける必要がある。
【００１６】
図８は、従来のＳＤＲＡＭ（この場合はマルチバンク構成）において、他バンクに対してデータの書込み処理、及び読出し処理を繰り返し実行した場合のタイミングチャートを示す。
この場合のデータの書込み処理、及び読出し処理は図６及び図７の処理を組み合わせたものであり、先に入力されたコマンドの処理が終了後、次のコマンドに対応する処理を実行している。
【００１７】
【発明が解決しようとする課題】
例えば、図２、図３、図４、及び図５のような処理を行う従来の半導体記憶装置（シングルバンク構成、またはマルチバンク構成の同一バンク）において、同一のローアドレス（同一のワード線）のデータを連続して読み出す場合には、異なるコラムを順次選択することで異なるコラムアドレスのデータを順次読出し可能である。同様に、同一のローアドレス（同一のワード線）のデータを連続して書き込む場合には、異なるコラムを順次選択することで異なるコラムアドレスにデータを順次書込み可能である。
【００１８】
しかしながら、図２に示すように、連続してデータの読出し処理を実行する場合には、読出しコマンドＲ０を入力してから、少なくとも時間間隔ｔＲＣ（例えば、ｔＲＣ＝２２ｎｓ）を経過するまで、次の読出しコマンドＲ１を入力できない。また、読出しコマンドＲ０により読み出されるデータＱ０１、Ｑ０２は、読出しコマンドＲ０を入力してから、例えば、時間ｔＲＡＣ＝３２ｎｓの経過後に出力される。即ち、レイテンシーが発生し、この間、読出し処理によりデータバスが専有される。
【００１９】
また、図３に示すように、連続してデータの書込み処理を実行する場合には、書込みコマンドＷ０を入力してから、少なくとも時間間隔ｔＷＣ（例えば、ｔＷＣ＝３２ｎｓ）を経過するまで、次の書込みコマンドＷ１を入力できない。更に書込みデータＤ０１及びＤ０２を入力後、少なくとも時間間隔ｔＷＲ（例えば、ｔＷＲ＝２２ｎｓ）を経過するまで、書込みデータＤ１１及びＤ１２を入力できない。即ち、この間は、書込み処理によりデータバスが専有される。
【００２０】
また、図４に示すように、データの読出し処理を実行後、続けて書込み処理を実行する場合、読出しコマンドＲ０を入力してから、例えば、時間ｔＲＡＣ＝３２ｎｓの経過後に、読出しデータＱ０１、Ｑ０２が出力されるまで、次の書込みコマンドＷ１を入力できない。即ち、この間は、読出し処理によりデータバスが専有される。
【００２１】
また、図５に示すように、データの書込み処理を実行後、続けて読出し処理を実行した場合には、書込みコマンドＷ０を入力してから、少なくとも時間間隔ｔＷＣ（例えば、ｔＷＣ＝３２ｎｓ）を経過するまで、且つ書込みデータＤ０１及びＤ０２を入力後、少なくとも時間間隔ｔＷＲ（例えば、ｔＷＲ＝２２ｎｓ）を経過するまで、次の読出しコマンドＲ０を入力できない。即ち、この間は、書込み処理によりデータバスが専有される。
【００２２】
上記、図２から図５に示す様に、読出しデータ間で大きな時間間隔が生じてしまうことは、即ち、データバスが前処理に専有されてしまうことは、高速なデータ読出し処理、及び高速なデータ書込み処理を実現する際の阻害要因となっていた。
一方、図６、図７、及び図８のような処理を行う従来の半導体記憶装置（マルチバンク構成）において、他のバンクのデータを繰り返し読み出す場合には、各バンクが独立して動作するため、連続して読出しコマンドＲａ、Ｒｂ、Ｒｃ、Ｒａ、Ｒｄを入力することができる。また、他のバンクにデータを繰り返し書き込む場合にも、同様の理由から、連続して書込みコマンドＷａ、Ｗｂ、Ｗｃ、Ｗａ、Ｗｄを入力することができる。
【００２３】
しかしながら、図６に示すように、他バンクに対してデータの読出し処理を繰り返し実行した場合には、読出しコマンドＲａ、Ｒｂ、Ｒｃ、Ｒａ、Ｒｄにより読み出される各データは、各読出しコマンドを入力してから、例えば、時間ｔＲＡＣ＝３２ｎｓの経過後に出力される。即ち、読出しコマンドＲａを入力してから最後の読出しデータＤａ１、Ｄａ２が出力されるまでの間、読出し処理によりデータバスが専有される。
【００２４】
また、図７に示すように、他バンクに対してデータの書込み処理を繰り返し実行した場合には、最初の書込みコマンドＷａを入力してから、最後の書込みコマンドＷａを入力後少なくとも時間間隔ｔＷＣ（例えば、ｔＷＣ＝３２ｎｓ）を経過するまで、且つ書込みデータＤ０１及びＤ０２を入力後、少なくとも時間間隔ｔＷＲ（例えば、ｔＷＲ＝２２ｎｓ）を経過するまで間、書込み処理によりデータバスが専有される。
【００２５】
また、図８に示すように、他バンクに対してデータの書込み処理、及び読出し処理を繰り返し実行した場合には、最初の書込みコマンドＷａを入力してから、最後の読出しデータＤｃ１、Ｄｃ２が出力されるまでの間、書込み処理及び読出し処理によりデータバスが専有される。
上記、図６から図８の処理を行う従来の半導体記憶装置は、図２から図５の処理を行う従来の半導体記憶装置と比較すると、高速な処理が可能であるが、各処理にデータバスが専有されるため、高速なデータ読出し処理、及び高速なデータ書込み処理を実現する際の阻害要因となっていた。
【００２６】
本発明は、データバスの占有率の向上を実現させ、高速処理を実現する半導体記憶装置及びその半導体記憶装置のデータバス制御方法を提供する。
【００２７】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明の半導体記憶装置は、少なくとも１つのメモリセルアレイを有し、かつ第１のデータバス（実施例の外部データバスに相当）に接続された複数のバンクを有する半導体記憶装置において、前記バンクは、前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスと、各バンクに供給されるコマンドによって示される情報に対応して、各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御する制御部と、を有し、前記制御部はデータ読出し処理実行中の第１のデータバスの空白期間を利用してデータ書込み処理を実行することを特徴とする。
【００２８】
また、本発明のデータバス制御方法は、少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有し、かつ、各バンクは前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスを有する半導体記憶装置のデータバス制御方法において、コマンドを受信するステップ（ａ）と、各バンク毎にコマンドに応じた各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御し、データ読出し処理実行中の第１のデータバスの空白期間を利用してデータ書込み処理を実行するステップ（ｂ）と、を有する。
【００２９】
従来の半導体記憶装置において、読出しコマンドにより読み出されるデータは、読出しコマンドを入力してから、データが出力するまでの時間ｔＲＡＣ＝３２ｎｓ（アクセスタイム）の経過後に出力される（図２、図４、図５、図６、図８参照）。即ち、コマンドデコード、図１に示すメモリセル周辺の回路動作、及びセンスアンプ動作等の要因により、読出しデータの出力までにレイテンシーが発生している。このレイテンシーの期間は、外部データバス上にデータが伝送されていないにもかかわらず、即ち、データの空白期間が存在しているにもかかわらず、読出し処理によりデータバスが専有される。これは、コア回路を制御する制御部が、必ずしもバンク毎に存在していないことが要因としてあげられる。例えば、読出しコマンドが入力された場合に、制御部による制御がその読出し処理に専有されてしまう。
【００３０】
そこで、本発明の半導体記憶装置は、上記のように各バンクの制御部は、データ読出し処理実行中の外部データバスの空白期間を専有しないように、各バンク毎にデータ入出力を制御し、データバスの占有率の向上を実現させる。具体的には、データ読出し処理実行中の外部データバスの空白期間を利用して、データ書込み処理を実行可能とする。
【００３１】
更にデータ読出し処理実行中の外部データバスの空白期間を利用してデータ書込み処理を実行すると、データ読出し処理に要する時間で、書込み及び読出しの両方の処理が実現できる。即ち、本発明の半導体記憶装置にてデータ読出し処理及びデータ書込み処理を実行する場合、トータルの処理時間が短縮可能となる。上記構成の半導体記憶装置は、例えば、下記に示すデータバスを有する構成とし、データ読出し処理実行中の外部データバスの空白期間を専有しないように、各バンク毎にデータ入出力を制御する。
【００３２】
上記構成において、各バンクから外部端子（第１のデータバスとの接続点）までの第２のデータバス（実施例の周辺データバスに相当）は、バンク毎に分離する構成とすることができる。
上記構成において、データ読出し処理実行中の外部データバスの空白期間を利用して、データ書込み処理を実行するということは、即ち、あるバンクにてデータ読み出し処理を実行中に、他のバンクでデータ書込み処理を並列的に実行することを意味する。この場合、例えば、周辺データバスが全てのバンクの共通バスとして接続されていると、読出し及び書込みの際のデータの入出力制御が大変難しくなる。そこで、周辺データバスをバンク毎に分離することにより、制御部は各バンク毎に独立した周辺データバスを選択的に指定でき、データバスの調停が容易になるという効果が得られる。
【００３３】
また、上記構成の半導体記憶装置において、前記周辺データバスは、更に書込みデータ伝送用、読出しデータ伝送用に分離する構成とすることができる。
バンク毎に分離した周辺データバスを、更に書込みデータ伝送用、読出しデータ伝送用に分離することにより、上記の半導体記憶装置と同様の効果が得られると共に、より細かいレベルでバスの調停が可能となる。
【００３４】
また、上記構成の半導体記憶装置において、各バンク内のコアデータバスは、書込みデータ伝送用、読出しデータ伝送用に分離する構成とすることができる。  各バンク内のコアデータバスを書込みデータ伝送用、読出しデータ伝送用に分離することにより、上述した同様と同様の効果が得られる。
また、上記課題を解決するため、本発明の半導体記憶装置は、少なくとも１つのメモリセルアレイを有し、かつ第１のデータバス（実施例の外部データバスに相当）に接続された複数のバンクを有する半導体記憶装置において、前記バンクは、前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスと、各バンクに供給されるコマンドによって示される情報に対応して、各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御する制御部と、を有し、あるバンクの制御部が読出しコマンドに応じたデータ読出し処理を実行している間に、他のバンクの制御部は書込みコマンドとそれに対応するデータを前記第２のデータバスから取り込むように制御し、書込み処理の実行を開始することを特徴とする。
【００３５】
また、本発明のデータバス制御方法は、少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有し、かつ、各バンクは前記第１のデータバスに接続し、各バンクに対してそれぞれ別個に設けられた第２のデータバスを有する半導体記憶装置のデータバス制御方法において、
コマンドを受信するステップ（ａ）と、
各バンク毎にコマンドに応じた各バンクへの第２のデータバスからのデータ入力処理を含む書込み処理又は各バンクからの第２のデータバスへのデータ出力処理を含む読出し処理を制御し、あるバンクの制御部が読出しコマンドに応じたデータ読出し処理を実行している間に、他のバンクの制御部は書込みコマンドとそれに対応するデータを前記第２のデータバスから取り込むように制御し、書込み処理の実行を開始するステップ（ｂ）とを有することを特徴とする。この構成により、読出し及び書込みコマンドの順番は何ら制約を受けることなく任意に配列させることができる。つまり、読出しコマンドと書込みコマンドの順番を任意に設定できる。
【００３６】
上記構成において、第１のデータバスを書込みデータ転送用と読出しデータ転送用に分離する構成とすれば、書込みデータ転送用データバスに書込みデータが存在する一方で、同時に読出しデータ転送用データバスに読出しデータを存在させることができ、読出しコマンドと書込みコマンドの順番を任意に設定できる。
【００３７】
【発明の実施の形態】
以下、データ読出し処理実行中の外部データバスの空白期間を専有しないようにデータ入出力を制御することにより、データバスの占有率の向上を実現させる共に、高速処理を実現する半導体記憶装置の第１〜第３の実施例を、図面に基づいて説明する。また、その半導体記憶装置によるデータバス制御方法も併せて説明する。
【００３８】
図９は、本発明の半導体記憶装置の第１の実施例を示す。本実施例の半導体記憶装置は、コマンド入力部１とアドレス入力部２とコマンドデコード部３とバンク４とバンク２４とシリアル／パラレル変換部５とパラレル／シリアル変換部６とデータ入出力部７とを含み、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、データ入出力を制御する。具体的には、実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、データ書込み処理を実行する。
【００３９】
本実施例のメモリセルは、例えば、ＤＲＡＭ型のセル構造を有し、マトリクス状にメモリセルを敷きつめたセルマトリクス（コア回路）が、複数のバンク単位に分割されている。バンク毎に分割されたセルマトリクスは、複数のメモリセルがロー及びコラム方向に配置された各メモリセルアレイ部（図９のメモリセルアレイ部１２、３２等）を形成する。各メモリセルアレイ部では、コラム毎にセンスアンプを有する。
【００４０】
上記、半導体記憶装置を構成する各部について説明する。コマンド入力部１は、外部からのコマンド、例えば、読出しコマンド、書込みコマンド等を入力する。アドレス入力部２は、外部からのメモリアドレスを入力する。コマンドデコード部３は、外部からのコマンドをデコードして後述する各バンクの制御部に通知する。シリアル／パラレル変換部５は、外部データバス３００からデータ入出力部７を介して入力されたシリアル入力の書込みデータをパラレルデータに変換して各バンクに通知する。パラレル／シリアル変換部６は、各バンクから読み出されたパラレルデータをシリアルデータに変換し、データ入出力部７を介して外部データバス３００に出力する。シリアル／パラレル変換部５及びパラレル／シリアル変換部６と各バンク４、２４とは周辺バス２００で共通に接続されている。また、バンク４の入出力データラッチ部１４とセンスアンプ部１３とはコアデータバス４００で接続され、またバンク２４の入出力データラッチ部２４とセンスアンプ部３３とはコアデータバス４４０で接続されている。
【００４１】
また、本実施例の主要部を構成する各バンク（バンク４、バンク２４等に相当）の内、例えば、バンク４は、アドレス入力部２からのアドレスをデコードし、該バンクに対応するアドレスをラッチするアドレスラッチ部９と、該アドレスに対応するロー系のメモリセルを選択するための、例えば、ワード線選択信号等を生成するローデコード部１１と、そのワード線選択信号により選択されるメモリセルアレイ部１２内のメモリセルのデータを受け取り、個々に保持する複数のセンスアンプ１３と、複数のセンスアンプ１３の中から特定のセンスアンプに保持されているデータを選択するための、例えば、コラム線選択信号等を生成するコラムデコード部１０と、コラム線選択信号にて選択された読出しデータ及び外部からの書込みデータをそれぞれラッチする入出力データラッチ部１４と、デコードされたコマンド状態を記憶し、バンク４内の前記各部にて独立して実行されるデータ読出し処理及びデータ書込み処理を制御する制御部８から構成される。尚、図９に示す本実施例では、説明の便宜上、バンク４とバンク２４とを図示するが、半導体記憶装置内のバンクはこれに限らず、記憶容量に応じたバンク数となる。また、バンク２４内の制御部２８、アドレスラッチ部２９、コラムデコード部３０、ローデコード部３１、メモリセルアレイ部３２、センスアンプ部３３、及び入出力データラッチ部３４は、先に説明した上記各部と同様のため説明を省略する。
【００４２】
上記、本実施例の半導体記憶装置が、実行中のデータ読出し処理で発生する外部データバス３００の空白期間、即ち、レイテンシーを利用して、データ書込み処理を実行する種々の動作を、タイムチャート（図１７から図２３）に基づいて具体的に説明する。尚、本実施例のメモリセル周辺の回路構成は、先に説明した図１と同様である。
【００４３】
図１７は、あるバンク（例えば、バンク４とする）にて実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、同一バンクに対してデータ書込み処理を実行する場合のタイミングチャートを示す。尚、コントロール信号としての読出しコマンドＲ０及び書込みコマンドＷ０は、それぞれ同一バンクに対するコマンドとする。
【００４４】
例えば、バンク４内のメモリセルアレイ部１２に記憶されているデータを読み出すには、特定のワード線が選択するメモリセルからのデータをビット線ＢＬ及び／ＢＬに新たに読み出す必要がある。読み出されるデータＱ０１、Ｑ０２は、所定の間隔時間、例えば、読出しコマンドＲ０をクロックの変化点０で取り込んでからデータが出力するまでの時間（アクセスタイム）ｔＲＡＣ＝３２ｎｓの経過後、外部データバス３００に出力される（Timing assumes DL=4 ）。即ち、コマンドデコード（コマンドデコード部３の動作に相当）、図１に示すメモリセル周辺の回路動作（アドレスラッチ部９、制御部８、コラムデコード部１０、ローデコード部１１、及びメモリセルアレイ部１２の動作に相当）、及びセンスアンプ１３の動作等の要因により、読出しデータの出力までにレイテンシーが発生している。
【００４５】
更に次のコマンドが入力される前にビット線ＢＬ及び／ＢＬをプリチャージしておく必要がある。そのため、読出しコマンドをクロックの変化点０で取り込んでから、少なくとも、例えば、時間間隔ｔＲＣ＝２２ｎｓをあけて、次のコマンドを入力する。このように、読出しコマンド継続中に同一バンクに対する次のコマンドを受け付けないバス制御方法が実現できる。
【００４６】
従って、本実施例では、時間間隔ｔＲＣ＝２２ｎｓをあけて、クロックの変化点６で、次の書込みコマンドＷ０を取り込み、続けて書込みデータＤ０１、Ｄ０２を取り込む。従来の半導体記憶装置では、必ずしも制御部がバンク毎に存在するわけではなく、制御部は、制御する処理（読出し、書込み等）毎に、データバスを時分割にして使用している。即ち、読出し処理継続中（読出しデータＱ０１、Ｑ０２が出力されるまで）は、データバスがその処理に専有される。しかしながら、本実施例では、制御部が各バンクに含まれており、例えば、読出しデータＱ０１、Ｑ０２が外部に出力される前（読出し処理継続中）であっても、制御部４が周辺データバスとしての入出力データラッチ部１４、シリアル／パラレル変換部５、パラレル／シリアル変換部６、及びデータ入出力部７を制御して、データ書込み処理を実行する。具体的には、クロックの変化点６〜８の外部データバス３００の空白期間に、データ入出力部７の入力バッファをイネーブルとし、シリアル／パラレル変換部５の出力をＯＮ状態とし、逆にパラレル／シリアル変換部６の出力をＯＦＦ状態とし、入出力データラッチ部１４に書込みデータＤ０１、Ｄ０２をラッチし、メモリセルアレイ部１２に対するデータ書込み処理を実行する。
【００４７】
このように、本実施例では、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、各制御部にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理実行中の外部データバス３００の空白期間を利用してデータ書込み処理を実行すると、データ読出し処理に要する時間で、書込み及び読出しの両方の処理が実行できる。即ち、データ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。
【００４８】
図１８は、例えば、バンクａとバンクｂにて連続してデータ読出し処理を実行し、実行中のデータ読出し処理で発生する外部データバスの空白期間を利用して、他のバンク（例えば、バンクｃとする）に対してデータ書込み処理を実行する場合のタイミングチャートを示す。
例えば、バンクａに対する読出しコマンドＲａとバンクｂに対する読出しコマンドＲｂが連続して入力されると、本実施例の半導体記憶装置は、それらのコマンドをそれぞれクロックの変化点０と２で取り込む。この場合も、図１７と同様にバンクａ、ｂ内のメモリセルアレイ部に記憶されているデータを読み出すには、特定のワード線が選択するメモリセルからのデータをビット線ＢＬ及び／ＢＬに新たに読み出す必要がある。読み出されるデータＱａ１、Ｑａ２、Ｑｂ１、Ｑｂ２は、所定の間隔時間、例えば、読出しコマンドＲａ、Ｒｂを取り込んでからデータが出力するまでの時間（アクセスタイム）ｔＲＡＣ＝３２ｎｓの経過後、外部のデータバスに出力される（Timing assumes DL=4 ）。即ち、図１７と同様の要因により、読出しデータの出力までにレイテンシーが発生している。
【００４９】
但し、図１８では、異なるバンクに対してデータ読出し処理、及びデータ書込み処理を実行するため、図１７に示す同一バンクに対する処理と異なり、次のコマンドが入力される前にビット線ＢＬ及び／ＢＬは予めプリチャージしてある。そのため、読出しコマンドをクロックの変化点０で取り込んでから、すぐに連続して次のコマンドが入力可能となる。
【００５０】
従って、本実施例では、最初にクロックの変化点０で読出しコマンドＲａを取り込み、続いて変化点２で読出しコマンドＲｂを取り込み、最後に変化点４で書込みコマンドＷｃを取り込み、その後書込みデータＤｃ１、Ｄｃ２を取り込む。従来の半導体記憶装置では、先の説明と同様に、必ずしも制御部がバンク毎に存在するわけではなく、制御部は、制御する処理（読出し、書込み等）毎に、データバスを時分割にして使用している。即ち、読出し処理継続中（読出しデータＱａ１、Ｑａ２、Ｑｂ１、Ｑｂ２が出力されるまで）は、書込み処理を行うバンクが異なる場合でも、データバスがその読出し処理に専有される。しかしながら、本実施例では、制御部が各バンクに含まれており、例えば、読出しデータが外部に出力される前（読出し処理継続中）であっても、バンクｃの制御部が周辺データバスとしての、バンクｃの入出力データラッチ部、シリアル／パラレル変換部５、パラレル／シリアル変換部６、及びデータ入出力部７を制御して、データ書込み処理を実行する。具体的には、クロックの変化点４〜６の外部データバス３００の空白期間に、データ入出力部７の入力バッファをイネーブルとし、シリアル／パラレル変換部５の出力をＯＮ状態とし、逆にパラレル／シリアル変換部６の出力をＯＦＦ状態とし、バンクｃの入出力データラッチ部に書込みデータＤｃ１、Ｄｃ２をラッチし、バンクｃのメモリセルアレイ部に対するデータ書込み処理を実行する。
【００５１】
このように、本実施例では、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、各制御部にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。このようにして、データ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するバス制御方法を実現できる。
【００５２】
図１９は、例えば、バンクａにてデータ読出し処理を実行し、実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、他のバンク（例えば、バンクｂとバンクｃとする）に対して連続してデータ書込み処理を実行する場合のタイミングチャートを示す。
例えば、バンクａに対する読出しコマンドＲａが入力されると、本実施例の半導体記憶装置は、そのコマンドをクロックの変化点０で取り込む。この場合も、図１７と同様にバンクａ内のメモリセルアレイ部に記憶されているデータを読み出すには、特定のワード線が選択するメモリセルからのデータをビット線ＢＬ及び／ＢＬに新たに読み出す必要がある。読み出されるデータＱａ１、Ｑａ２は、所定の間隔時間の経過後、外部データバス３００に出力される（Timing assumes DL=4 ）。即ち、図１７と同様の要因により読出しデータの出力までにレイテンシーが発生している。
【００５３】
但し、図１９では、異なるバンクに対してデータ読出し処理及びデータ書込み処理を実行するため、図１８の説明と同様に、読出しコマンドＲａをクロックの変化点０で取り込んでから、すぐに連続して次のコマンドが入力可能となる。
従って、本実施例では、最初にクロックの変化点０で読出しコマンドＲａを取り込み、続いて変化点２で書込みコマンドＷｂと書込みデータＤｂ１、Ｄｂ２を取り込み、最後に変化点４で書込みコマンドＷｃと書込みデータＤｃ１、Ｄｃ２を取り込む。従来の半導体記憶装置では、先の説明と同様に、読出し処理継続中（読出しデータＱａ１、Ｑａ２が出力されるまで）は、書込み処理を行うバンクが異なる場合でも、データバスがその読出し処理に専有される。しかしながら、本実施例では、制御部が各バンクに含まれており、例えば、読出しデータＱａ１、Ｑａ２が外部に出力される前（読出し処理継続中）であっても、バンクｂとバンクｃの制御部が周辺データバスとしての、それぞれの入出力データラッチ部、シリアル／パラレル変換部５、パラレル／シリアル変換部６、及びデータ入出力部７を個々に制御して、それぞれデータ書込み処理を実行する。具体的には、クロックの変化点２〜６の外部データバスの空白期間に、データ入出力部７の入力バッファをイネーブルとし、シリアル／パラレル変換部５の出力をＯＮ状態とし、逆にパラレル／シリアル変換部６の出力をＯＦＦ状態とし、それぞれ（バンクｂとバンクｃ）の入出力データラッチ部に書込みデータＤｂ１、Ｄｂ２と書込みデータＤｃ１、Ｄｃ２とをラッチし、それぞれのメモリセルアレイ部に対するデータ書込み処理を実行する。
【００５４】
このように、本実施例では、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、各制御部にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。このようにして、データ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するバス制御方法を実現できる。
【００５５】
図２０は、例えば、バンクａにてデータ書込み処理を実行し、続けてバンクｂ及びバンクｃにてデータ読出し処理を実行し、実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、他のバンク（例えば、バンクｄとする）に対してデータ書込み処理を実行する場合のタイミングチャートを示す。
【００５６】
例えば、バンクａに対する書込みコマンドＷａが入力されると、本実施例の半導体記憶装置は、そのコマンドをクロックの変化点０で取り込む。
続けてバンクｂとバンクｃに対する読出しコマンドＲｂ、Ｒｃが入力されると、本実施例の半導体記憶装置は、それらのコマンドをそれぞれクロックの変化点２、４で取り込む。この場合も、図１７と同様にバンクｂ、ｃ内のメモリセルアレイ部に記憶されているデータを読み出すには、特定のワード線が選択するメモリセルからのデータをビット線ＢＬ及び／ＢＬに新たに読み出す必要がある。読み出されるデータＱｂ１、Ｑｂ２、Ｑｃ１、Ｑｃ２は、所定の間隔時間の経過後、外部データバス３００に出力される（Timing assumes DL=4.5 ）。即ち、図１７と同様の要因により、読出しデータの出力までにレイテンシーが発生している。
【００５７】
但し、図２０でも、異なるバンクに対してデータ読出し処理及びデータ書込み処理を実行するため、図１８の説明と同様に、書込みコマンドＷａをクロックの変化点０で取り込んでから、すぐに連続して次のコマンドが入力可能となる。
従って、本実施例では、最初にクロックの変化点０で書込みコマンドＷａと書込みデータＤａ１、Ｄａ２を取り込み、続いて変化点２で読出しコマンドＲｂを取り込み、続いて変化点４で読出しコマンドＲｃを取り込む。しかし、最後の書込みコマンドＷｄと書込みデータＤｄ１、Ｄｄ２に関しては、図示していない先の読出しコマンドに対応する読出しデータＱｃ１、Ｑｃ２、Ｑｄ１、Ｑｄ２がデータバスを専有しているため、その読出し終了後、変化点８で書込みコマンドＷｄと書込みデータＤｄ１、Ｄｄ２を取り込む。従来の半導体記憶装置では、先の説明と同様に、読出し処理継続中（読出しデータＱｂ１、Ｑｂ２、Ｑｃ１、Ｑｃ２が出力されるまで）は、書込み処理を行うバンクが異なる場合でも、データバスがその読出し処理に専有される。しかしながら、本実施例では、制御部が各バンクに含まれており、例えば、読出しデータＱｂ１、Ｑｂ２、Ｑｃ１、Ｑｃ２が外部に出力される前（読出し処理継続中）であっても、バンクｄの制御部が周辺データバスとしての、バンクｄの入出力データラッチ部、シリアル／パラレル変換部５、パラレル／シリアル変換部６、及びデータ入出力部７を個々に制御して、バンクｄのデータ書込み処理を実行する。具体的には、クロックの変化点８〜１０の外部データバス３００の空白期間に、データ入出力部７の入力バッファをイネーブルとし、シリアル／パラレル変換部５の出力をＯＮ状態とし、逆にパラレル／シリアル変換部６の出力をＯＦＦ状態とし、バンクｄの入出力データラッチ部に書込みデータＤｄ１、Ｄｄ２をラッチし、バンクｄのメモリセルアレイ部に対するデータ書込み処理を実行する。
【００５８】
このように、本実施例では、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、各制御部にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。このようにして、データ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するバス制御方法を実現できる。
【００５９】
図２１は、例えば、バンクａ及びバンクｂにてデータ書込み処理を実行し、続けてバンクｃにてデータ読出し処理を実行し、実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、他のバンク（例えば、バンクｄとバンクａとする）に対して続けてデータ書込み処理を実行する場合のタイミングチャートを示す。
【００６０】
例えば、バンクａ及びバンクｂに対する書込みコマンドＷａ、Ｗｂが順に入力されると、本実施例の半導体記憶装置は、そのコマンドをそれぞれクロックの変化点０、２で取り込む。
続けてバンクｃに対する読出しコマンドＲｃが入力されると、本実施例の半導体記憶装置は、それらのコマンドをクロックの変化点４で取り込む。この場合も、図１７と同様にバンクｃ内のメモリセルアレイ部に記憶されているデータを読み出すには、特定のワード線が選択するメモリセルからのデータをビット線ＢＬ及び／ＢＬに新たに読み出す必要がある。読み出されるデータＱｃ１、Ｑｃ２は、所定の間隔時間の経過後、外部データバス３００に出力される（Timing assumes DL=4.5 ）。即ち、図１７と同様の要因により、読出しデータの出力までにレイテンシーが発生している。
【００６１】
但し、図２１でも、異なるバンクに対してデータ読出し処理及びデータ書込み処理を実行するため、図１８の説明と同様に、書込みコマンドＷａをクロックの変化点０で取り込んでから、すぐに連続して次のコマンドが入力可能となる。
従って、本実施例では、最初にクロックの変化点０で書込みコマンドＷａと書込みデータＤａ１、Ｄａ２を取り込み、続いて変化点２で書込みコマンドＷｂと書込みデータＤｂ１、Ｄｂ２を取り込み、続いて変化点４で読出しコマンドＲｃを取り込む。しかし、次に入力される書込みコマンドＷｄ、Ｗａと書込みデータＤｄ１、Ｄｄ２、Ｄａ１、Ｄａ２に関しては、図示していない先の読出しコマンドに対応する読出しデータＱｄ１、Ｑｄ２がデータバスを専有しているため、その読出し終了後、変化点８で書込みコマンドＷｄと書込みデータＤｄ１、Ｄｄ２を取り込み、続けて変化点１０で書込みコマンドＷａと書込みデータＤａ１、Ｄａ２を取り込む。従来の半導体記憶装置では、先の説明と同様に、読出し処理継続中（読出しデータＱｃ１、Ｑｃ２が出力されるまで）は、書込み処理を行うバンクが異なる場合でも、データバスがその読出し処理に専有される。しかしながら、本実施例では、制御部が各バンクに含まれており、例えば、読出しデータＱｃ１、Ｑｃ２が外部に出力される前（読出し処理継続中）であっても、バンクｄ、ａの制御部が周辺データバスとしての、それぞれの入出力データラッチ部、シリアル／パラレル変換部５、パラレル／シリアル変換部６、及びデータ入出力部７を個々に制御して、それぞれのデータ書込み処理を実行する。具体的には、クロックの変化点８〜１２の外部データバス３００の空白期間に、データ入出力部７の入力バッファをイネーブルとし、シリアル／パラレル変換部５の出力をＯＮ状態とし、逆にパラレル／シリアル変換部６の出力をＯＦＦ状態とし、それぞれの入出力データラッチ部に書込みデータＤｄ１、Ｄｄ２と、Ｄａ１、Ｄａ２をラッチし、それぞれのメモリセルアレイ部に対するデータ書込み処理を実行する。
【００６２】
このように、本実施例では、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、各制御部にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。このようにして、データ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するバス制御方法を実現できる。
【００６３】
図２２は、例えば、バンクａ及びバンクｂにてデータ読出し処理を実行し、実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、他のバンク（例えば、バンクｃとバンクｄとする）に対して続けてデータ書込み処理を実行する場合のタイミングチャートを示す。
例えば、バンクａ及びバンクｂに対する読出しコマンドＲａ、Ｒｂが順に入力されると、本実施例の半導体記憶装置は、それらのコマンドをそれぞれクロックの変化点０、２で取り込む。この場合も、図１７と同様にバンクａ、ｂ内のメモリセルアレイ部に記憶されているデータを読み出すには、特定のワード線が選択するメモリセルからのデータをビット線ＢＬ及び／ＢＬに新たに読み出す必要がある。読み出されるデータＱａ１、Ｑａ２と、Ｑｂ１、Ｑｂ２は、所定の間隔時間の経過後、外部データバス３００に出力される（Timing assumes DL=4 ）。即ち、図１７と同様の要因により、読出しデータの出力までにレイテンシーが発生している。
【００６４】
但し、図２２でも、異なるバンクに対してデータ読出し処理及びデータ書込み処理を実行するため、図１８の説明と同様に、読出しコマンドＲａをクロックの変化点０で取り込んでから、すぐに連続して次のコマンドが入力可能となる。
従って、本実施例では、最初にクロックの変化点０で読出しコマンドＲａを取り込み、続いて変化点２で読出しコマンドＲｂを取り込み、続いて変化点４で書込みコマンドＷｃと書込みデータＤｃ１、Ｄｃ２を取り込み、最後に変化点６で書込みコマンドＷｄと書込みデータＤｄ１、Ｄｄ２を取り込む。従来の半導体記憶装置では、先の説明と同様に、読出し処理継続中（読出しデータＱａ１、Ｑａ２、Ｑｂ１、Ｑｂ２が出力されるまで）は、書込み処理を行うバンクが異なる場合でも、データバスがその読出し処理に専有される。しかしながら、本実施例では、制御部が各バンクに含まれており、例えば、読出しデータＱａ１、Ｑａ２、Ｑｂ１、Ｑｂ２が外部に出力される前（読出し処理継続中）であっても、バンクｃ、ｄの制御部が周辺データバスとしての、それぞれの入出力データラッチ部、シリアル／パラレル変換部５、パラレル／シリアル変換部６、及びデータ入出力部７を個々に制御して、それぞれのデータ書込み処理を実行する。具体的には、クロックの変化点４〜８の外部データバス３００の空白期間に、データ入出力部７の入力バッファをイネーブルとし、シリアル／パラレル変換部５の出力をＯＮ状態とし、逆にパラレル／シリアル変換部６の出力をＯＦＦ状態とし、それぞれの入出力データラッチ部に書込みデータＤｃ１、Ｄｃ２と、Ｄｄ１、Ｄｄ２をラッチし、それぞれのメモリセルアレイ部に対するデータ書込み処理を実行する。
【００６５】
このように、本実施例では、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、各制御部にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。このようにして、データ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するバス制御方法を実現できる。
【００６６】
図２３は、例えば、バンクａ及びバンクｃにてデータ読出し処理を実行し、実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、他のバンク（例えば、バンクｂとバンクｄとする）に対してデータ書込み処理を実行する場合のタイミングチャートを示す。
例えば、バンクａに対する読出しコマンドＲａが入力されると、本実施例の半導体記憶装置は、そのコマンドをクロックの変化点０で取り込む。読み出されるデータＱａ１、Ｑａ２は、所定の間隔時間の経過後、外部データバス３００に出力される（Timing assumes DL=4 ）。即ち、図１７と同様の要因により、読出しデータの出力までにレイテンシーが発生している。
【００６７】
但し、図２３でも、異なるバンクに対してデータ読出し処理及びデータ書込み処理を実行するため、図１８の説明と同様に、読出しコマンドＲａをクロックの変化点０で取り込んでから、すぐに連続して次のコマンドが入力可能となる。
従って、本実施例では、最初にクロックの変化点０で読出しコマンドＲａを取り込み、続いて変化点２で書込みコマンドＷｂと書込みデータＤｂ１、Ｄｂ２を取り込み、続いて変化点４で読出しコマンドＲｃを取り込み、最後に変化点６で書込みコマンドＷｄと書込みデータＤｄ１、Ｄｄ２を取り込む。従来の半導体記憶装置では、先の説明と同様に、読出し処理継続中（読出しデータＱａ１、Ｑａ２、Ｑｃ１、Ｑｃ２が出力されるまで）は、書込み処理を行うバンクが異なる場合でも、データバスがその読出し処理に専有される。しかしながら、本実施例では、制御部が各バンクに含まれており、例えば、読出しデータＱｃ１、Ｑｃ２が外部に出力される前（読出し処理継続中）であっても、バンクｂ、ｄの制御部が周辺データバスとしての、それぞれの入出力データラッチ部、シリアル／パラレル変換部５、パラレル／シリアル変換部６、及びデータ入出力部７を個々に制御して、それぞれのデータ書込み処理を実行する。具体的には、クロックの変化点４〜８の外部データバス３００の空白期間に、データ入出力部７の入力バッファをイネーブルとし、シリアル／パラレル変換部５の出力をＯＮ状態とし、逆にパラレル／シリアル変換部６の出力をＯＦＦ状態とし、それぞれの入出力データラッチ部に書込みデータＤｂ１、Ｄｂ２と、Ｄｄ１、Ｄｄ２をラッチし、それぞれのメモリセルアレイ部に対するデータ書込み処理を実行する。
【００６８】
このように、本実施例では、データ読出し処理実行中の外部データバス３００の空白期間（レイテンシー）を専有しないように、各制御部にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。このようにして、データ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するバス制御方法を実現できる。
【００６９】
以上、本発明の半導体記憶装置における第１の実施例の説明を終了する。
図１０は、本発明の半導体記憶装置の第２の実施例を示す。本実施例の半導体記憶装置は、コマンド入力部１とアドレス入力部２とコマンドデコード部３とバンク４とバンク２４とシリアル／パラレル変換部群５ａとパラレル／シリアル変換部群６ａとデータ入出力部群７ａとを含み、各バンクから外部端子までの周辺データバス２００が２００Ａ、２００Ｂのようにバンク毎に分離され、データ読出し処理実行中の外部データバス３００の空白期間を専有しないように、データ入出力を制御する。尚、先に説明した第１の実施例と同一の構成及び機能については、同一の符号を付して説明を省略する。
【００７０】
上記、半導体記憶装置を構成する各部について説明する。シリアル／パラレル変換部群５ａは、各バンク毎に先に説明したシリアル／パラレル変換部５を有する。パラレル／シリアル変換部群６ａは、各バンク毎に先に説明したパラレル／シリアル変換部６を有する。従って、各バンクからの読出しデータは、バンク毎に分離された周辺データバス２００Ａ、２００Ｂ、バンク毎に存在するパラレル／シリアル変換部群６ａ内のパラレル／シリアル変換部６を介して、外部データバス３００に出力される。また、各バンクへの書込みデータは、バンク毎に分離された周辺データバス２００Ａ、２００Ｂ、バンク毎に存在するシリアル／パラレル変換部群５ａ内のシリアル／パラレル変換部５を介して、各バンクに記憶される。
【００７１】
尚、本実施例の半導体記憶装置が、実行中のデータ読出し処理で発生する外部データバス３００の空白期間を利用して、データ書込み処理を実行する種々の動作は、上記のように、周辺データバス２００がバンク毎に２００Ａ、２００Ｂのように分離されている以外は、第１の実施例にて説明した図１７から図２３のタイムチャートと同様のため説明を省略する。
【００７２】
本実施例のように、周辺データバスをバンク毎に分離することにより、各制御部はバンク毎に独立した周辺データバスを選択的に指定でき、データバスの調停が容易になるという効果が得られる。
図１１は、本発明の半導体記憶装置の第３の実施例を示す。本実施例の半導体記憶装置は、コマンド入力部１とアドレス入力部２とコマンドデコード部３とバンク４ａとバンク２４ａとシリアル／パラレル変換部群５ａとパラレル／シリアル変換部群６ａとデータ入出力部群７ａとを含み、各バンクから外部端子までの周辺データバスが、２００Ｗと２００Ｒ及び２４０Ｗと２４０Ｒのようにバンク毎に分離され、更にそれぞれ書込みデータ伝送用、読出しデータ伝送用に分離されている。図中、２００Ｗと２００Ｒはバンク４ａに対して設けられた書込みデータ伝送用及び読出しデータ伝送用データバスであり、２４０Ｗと２４０Ｒはバンク２４ａに対して設けられた書込みデータ伝送用及び読出しデータ伝送用データバスである。上記周辺バスの構成に対応するように、バンク４ａ内及びバンク２４ａ内の入出力データラッチ部１４ａ、３４ａも書込みデータ伝送用、読出しデータ伝送用の分離に対応した送受信となる。尚、先に説明した第１の実施例、または第２の実施例と同一の構成及び機能については、同一の符号を付して説明を省略する。
【００７３】
尚、本実施例の半導体記憶装置が、実行中のデータ読出し処理で発生する外部データバスの空白期間を利用して、データ書込み処理を実行する種々の動作は、上記のように、周辺データバスがバンク毎に分離され、更に書込みデータ伝送用、読出しデータ伝送用に分離されている以外は、第１の実施例にて説明した図１７から図２３のタイムチャートと同様のため説明を省略する。
【００７４】
本実施例では、第１、第２の実施例と同様の効果が得られ、更に周辺データバスをバンク毎に書込みデータ伝送用、読出しデータ伝送用に分離することにより、より細かいレベルでバスの調停が可能となる。
図１２は、本発明の半導体記憶装置の第３実施例の変形例を示す。これは、図１１に示す第３の実施例の外部データバス３００を、更に書込みデータ伝送用のデータバス３００Ｗと読出しデータ伝送用データバス３００Ｒに分離したものである。この第３実施例の変形例及び後述する実施例は、前述の第１実施例〜第３実施例とは次の通り異なる。
【００７５】
図１２に示す構成は、書込みデータと読出しデータとがそれぞれ書込みデータ伝送用データバス３００Ｗと読出しデータ伝送用データバス３００Ｒに同時に存在させる（重なり合う）ことを可能とする。従って、図１２に示す構成は、読出し及び書込みコマンドを任意に配列させることができる。換言すれば、読出し及び書込みコマンドの順番は任意である。これに対し、前述の第１〜第３実施例では、外部データバス３００上に書込みデータと読出しデータを同時に存在させる（重なる）ことはできない。つまり、書込みコマンドと読出しコマンドの順番に制限がある。
【００７６】
図３１は図１２の構成の動作を示すタイミング図であり、異なるバンクに連続してデータ読出し動作と書込み動作が行われる場合を示す。より具体的には、図２０に示す場合と同様に、バンクａに対するデータ書込み処理を行い、続いてバンクｂとｃに対するデータ読出し処理を行い、更に異なるバンクｄに対するデータ書込み処理を上記読出し処理に起因する空白期間を利用して行う動作である。
【００７７】
図３１に示すように、無効動作期間（ＮＯＰ）無しに連続してコマンドを与えることができる。これは、外部データバス３００を書込み用のデータバス３００Ｗと読出し用のデータバス３００Ｒとに分離したためである。従って、書込みデータ及び読出しデータをそれぞれ書込み用のデータバス３００Ｗと読出し用のデータバス３００Ｒに同時に存在させることができる。例えば、読出しデータＱａ１とＱａ２は読出しデータバス３００Ｒに存在し、同時に書込みデータＤａ１とＤａ２が書込みデータバス３００Ｗに存在する。よって、任意の順番でコマンドを連続して与えることができる。
【００７８】
他方、図２０に示す動作では、無効動作期間ＮＯＰは読出しコマンドＲｃと書込みコマンドＷｄとの間に存在する。これは、外部データバス３００を時分割で使用して書込みデータ又は読出しデータを伝送するためである。従って、外部データバス３００上に読出しデータと書込みデータとが同時に存在することはできない。
【００７９】
図３２は、図１２に示す構成の動作を示す別のタイミング図で、第１〜第３実施例の動作を示す図１９に対応するものである。図３２では、バンクａに対するデータ読出し処理を行い、このデータ読出し動作に起因する空白期間を利用してバンクｂとｃに対する書込み処理を行い、更にバンクｄに対するデータ読出し処理を行う。図３２に示すように、読出しデータＱａ１とＱａ２が読出しデータバス３００Ｒに出力され、同時に書込みデータＤａ１、Ｄａ２、Ｄｂ１及びＤｂ２が書込みデータバス３００Ｗに出力される。
【００８０】
他方図１９の動作では、書込みデータＤａ１、Ｄａ２、Ｄｂ１及びＤｂ２を図３２の用に配列することはできず、書込みデータＱａ１とＱａ２の後に置かなければならない。これは、読出しコマンドと書込みコマンドを同時に外部データバス３００に出力することはできず、読出しコマンドＲｄの後に無効動作期間が必要となるためである。
【００８１】
図１３は、本発明の半導体記憶装置の第４の実施例を示す。本実施例の半導体記憶装置は、コマンド入力部１とアドレス入力部２とコマンドデコード部３とバンク４ｂとバンク２４ｂとシリアル／パラレル変換部群５ａとパラレル／シリアル変換部群６ａとデータ入出力部群７ａとを含み、各バンクから外部端子までの周辺データバスが、バンク毎に分離され、更に書込みデータ伝送用２００Ｗ、２４０Ｗ、読出しデータ伝送用２００Ｒ、２４０Ｒに分離されている。更に各バンク内のコアデータバスも書込みデータ伝送用４００Ｗ、４４０Ｗ、読出しデータ伝送用４００Ｒ、４４０Ｒに分離されている。それに伴って、バンク４ｂ内及びバンク２４ｂ内の入出力データラッチ部１４ｂ、３４ｂも書込みデータ伝送用、読出しデータ伝送用の分離（コアデータバス、周辺データバス）に対応した送受信となる。尚、先に説明したものと同一の構成及び機能については、同一の符号を付して説明を省略する。
【００８２】
尚、本実施例の半導体記憶装置の動作は、周辺データバスがバンク毎に、書込みデータ伝送用、読出しデータ伝送用に分離され、コアデータバスが書込みデータ伝送用、読出しデータ伝送用に分離されている以外は、図３１及び図３２のタイムチャートと同様のため説明を省略する。本実施例では、第３の実施例の変形例と同様の効果が得られる。
【００８３】
図１４は、本発明の半導体記憶装置の第５の実施例を示す。本実施例の半導体記憶装置は、コマンド入力部１とアドレス入力部２とコマンドデコード部３とバンク４ｃとバンク２４ｃとシリアル／パラレル変換部群５ａとパラレル／シリアル変換部群６ａとデータ入出力部群７ａとを含み、各バンクから外部端子までの周辺データバスがバンク毎に分離され、更に書込みデータ伝送用２００Ｗ、２４０Ｗ、読出しデータ伝送用２００Ｒ、２４０Ｒに分離されている。それに伴って、バンク４ｃ内及びバンク２４ｃ内の入出力データラッチ部１４ｃ、３４ｃも書込みデータ伝送用、読出しデータ伝送用の分離（周辺データバス）に対応した送受信となる。つまり、バンク４ｃのコアデータバスが４００と４００’に分離され、またバンク２４ｃのコアデータバスが４４０と４４０’に分離されている。なお、本実施例の半導体記憶装置は、例えば、周辺データバスがバンク毎に書込みデータ伝送用、読出しデータ伝送用に分離されていないものでもよい。尚、先に説明したものと同一の構成及び機能については、同一の符号を付して説明を省略する。
【００８４】
本実施例のメモリセルは、例えば、ＤＲＡＭ型のセル構造を有し、マトリクス状にメモリセルを敷きつめたセルマトリクス（コア回路）が、複数のバンク単位に分割されている。バンク毎に分割されたセルマトリクスは、更にコラム毎に複数のサブセルマトリクスに分割されている。このサブセルマトリクスは、複数のメモリセルがロー方向に配置された各メモリセルアレイ部（図１４のメモリセルアレイ部１２、１２’、３２、３２’・・・等）を形成し、メモリセルアレイ部毎にセンスアンプを有する。
【００８５】
上記、本実施例の主要部を構成する各バンク（バンク４ｃ、バンク２４ｃ等に相当）の内、例えば、バンク４ｃは、アドレス入力部２からのアドレスをデコードし、該バンクに対応するアドレスをラッチするアドレスラッチ部９と、コラム線選択信号にて選択された各サブセルマトリクスからの読出しデータ及び外部からの書込みデータをそれぞれラッチする入出力データラッチ部１４ｃと、デコードされたコマンド状態を記憶し、バンク４ｃ内の前記各部にて独立して実行されるデータ読出し処理及びデータ書込み処理を制御する制御部８とを有し、更にバンク４ｃ内のサブセルマトリクス毎に、該アドレスに対応するロー系のメモリセルを選択するための、例えば、ワード線選択信号等を生成するローデコード部（ローデコード部１１、１１’・・・に相当）と、そのワード線選択信号により選択されるメモリセルアレイ部内のメモリセルのデータを受け取り、個々に保持するセンスアンプ（センスアンプ部１３、１３’・・・に相当）と、複数のセンスアンプ１３の中から特定のセンスアンプに保持されているデータを選択するための、例えば、コラム線選択信号等を生成するコラムデコード部１１（コラムデコード部１０、１０’・・・に相当）とを有する構成とする。尚、図１４に示す本実施例では、説明の便宜上、バンク４ｃとバンク２４ｃとを図示するが、半導体記憶装置内のバンクはこれに限らず、記憶容量に応じたバンク数となる。また、バンク２４ｃ内の制御部２８、アドレスラッチ部２９、コラムデコード部３０、３０’、ローデコード部３１、３１’、メモリセルアレイ部３２、３２’、センスアンプ部３３、３３’、及び入出力データラッチ部３４ｃは、先に説明した上記各部と同様のため説明を省略する。
【００８６】
尚、本実施例の半導体記憶装置の動作は、前述の図３１及び図３２の動作と同様のため、説明を省略する。本実施例も、先に説明した第３実施例の変形例と同様の効果が得られる。
図１５は、本発明の半導体記憶装置の第６の実施例を示す。本実施例の半導体記憶装置は、コマンド入力部１とアドレス入力部２とコマンドデコード部３とバンク４ｄとバンク２４ｄとシリアル／パラレル変換部群５ａとパラレル／シリアル変換部群６ａとデータ入出力部群７ａとを含み、各バンクから外部端子までの周辺データバスが、バンク毎に分離され、更に書込みデータ伝送用２００Ｗ、２４０Ｗ、読出しデータ伝送用２００Ｒ、２４０Ｒに分離されている。更に各バンク内のコアデータバスも書込みデータ伝送用、読出しデータ伝送用に分離されている。具体的には、バンク４ｄでは、書込み用データバス４００Ｗと４００Ｗ’及び読出し用データバス４００Ｒと４００Ｒ’とに分離されている。同様に、バンク２４ｄでは、書込み用データバス４４０Ｗと４４０Ｗ’及び読出し用データバス４４０Ｒと４４０Ｒ’とに分離されている。そして、上記コアデータバスの構成に伴って、バンク４ｄ内及びバンク２４ｄ内の入出力データラッチ部１４ｄ、３４ｄ、及びセンスアンプ部１３ａ、１３ａ’、３３ａ、３３ａ’も書込みデータ伝送用、読出しデータ伝送用の分離（コアデータバス、周辺データバス）に対応した送受信となる。尚、先に説明したものと同一の構成及び機能については、同一の符号を付して説明を省略する。
【００８７】
尚、本実施例の半導体記憶装置の動作は、図３１及び図３２のタイムチャートと同様のため説明を省略する。本実施例も、先に説明した第３実施例の変形例と同様の効果が得られる。
図１６は、本発明の半導体記憶装置の第７の実施例を示す。本実施例の半導体記憶装置は、コマンド入力部１とアドレス入力部２とコマンドデコード部３とバンク４ｅとバンク２４ｅとシリアル／パラレル変換部群５ａとパラレル／シリアル変換部群６ａとデータ入出力部群７ａとを含む構成とする。更に各バンクは、複数のアドレスラッチ部（図１６では、アドレスラッチ部９、９’、２９、２９’）と、それに対応する複数の入出力データラッチ部（図１６では、入出力データラッチ部１４ｅ、１４ｅ’、３４ｅ、３４ｅ’）とを含む構成とする。尚、先に説明したものと同一の構成及び機能については、同一の符号を付して説明を省略する。
【００８８】
上記のように構成される本実施例の半導体記憶装置は、データ読出し処理継続中の同一バンクにデータ書込みコマンドが入力された場合、例えば、継続中の読出しアドレスをラッチしているアドレスラッチ部９ｅ以外のアドレスラッチ部９ｅ’にて後続して入力された書込みアドレスをラッチし、更にアドレスラッチ部９ｅ’にてラッチした書込みアドレスに対応する書込みコマンドと書込みデータとを制御部８にて一時的に保存し、継続中のデータ読出し処理終了後に、データ書込み処理を実行する。
【００８９】
尚、本実施例の半導体記憶装置の動作は、図３１及び図３２のタイムチャートと同様のため説明を省略する。
本実施例も、先に説明した第３実施例及び第４ないし第６実施例と同様の効果に加え、継続中の処理を意識することなく、同一バンクに対して順次、コマンド（データ読出しコマンド、データ書込みコマンド等）、アドレス（読出しアドレス、書込みアドレス）、データ（書込みデータ）を入力可能となる。
【００９０】
図２４は、本発明による半導体記憶装置の一例として、ＳＤＲＡＭのブロック図を示す。
図２４のＳＤＲＡＭは、複数の入力バッファ５１と、コマンドデコーダ５２と、ＲＡＳ生成ユニット５３と、ＰＲＥ生成ユニット５４と、制御ユニット５５と、プリデコーダ５６と、ブロックデコーダ５７と、プリデコーダ５８と、モードレジスタ５９と、データレイテンシーコントローラ６０と、ワードデコーダ６１と、ＢＬＴデコーダ６２と、ＳＡ生成ユニット６３と、１／４デコーダ６４と、コラムデコーダ６５と、制御ユニット６６と、リード／ライトバッファ６７と、パラ／シリ変換器６８と、出力バッファ６９と、入力バッファ７０と、シリ／パラ変換器７１と、コア回路７２とを含み、データ読出し処理実行中の外部データバスの空白期間を専有しないようにデータ入出力を制御している。
【００９１】
コマンドデコーダ５２とモードレジスタ５９は、前記実施例のコマンドデコード部３（第１乃至第７の実施例共通）に対応する。
ＰＲＥ生成ユニット５４とＲＡＳ生成ユニット５３と制御ユニット５５とデータレイテンシーコントローラ６０と制御ユニット６６は、前記実施例の制御部８及び２４（第１乃至第７の実施例共通）に対応する。
【００９２】
プリデコーダ５６とブロックデコーダ５７とプリデコーダ５８は、前記第１乃至第６の実施例ではアドレスラッチ部９、２９に対応し、前記第７の実施例ではアドレスラッチ部９、９’、２９、２９’に対応する。
ワードデコーダ６１とＢＬＴデコーダ６２とＳＡ生成ユニット６３と１／４デコーダ６４は、前記第１乃至第４の実施例及び第７の実施例ではローデコード部１１、３１に対応し、前記第５、第６の実施例ではローデコード部１１、１１’、３１、３１’に対応する。
【００９３】
コラムデコーダ６５は、前記第１乃至第４の実施例及び第７の実施例ではコラムデコード部１０、３０に対応し、前記第５、第６の実施例ではコラムデコード部１０、１０’、３０、３０’に対応する。
リード／ライトバッファ６７は、前記第１、第２の実施例では入出力データラッチ部１４、３４に対応し、第３の実施例では入出力データラッチ部１４ａ、３４ａに対応し、第４の実施例では入出力データラッチ部１４ｂ、３４ｂに対応し、第５の実施例では入出力データラッチ部１４ｃ、３４ｃに対応し、第６の実施例では入出力データラッチ部１４ｄ、３４ｄに対応し、第７の実施例では入出力データラッチ部１４ｅ、１４ｅ’、３４ｅ、３４ｅ’に対応する。
【００９４】
パラ／シリ変換器６８は、前記第１の実施例ではパラレル／シリアル変換部５に対応し、前記第２乃至第７の実施例ではパラレル／シリアル変換部群５ａに対応する。
シリ／パラ変換器７１は、前記第１の実施例ではシリアル／パラレル変換部６に対応し、前記第２乃至第７の実施例ではシリアル／パラレル変換部群６ａに対応する。
【００９５】
コア回路７２は、前記第１乃至第３の実施例及び第７の実施例ではメモリセルアレイ部１２、３２、センスアンプ部１３、３３に対応し、前記第４の実施例ではメモリセルアレイ部１２、３２、センスアンプ部１３ａ、３３ａに対応し、前記第５の実施例ではメモリセルアレイ部１２、１２’、３２、３２’、センスアンプ部１３、１３’、３３、３３’に対応し、前記第６の実施例ではメモリセルアレイ部１２、１２’、３２、３２’、センスアンプ部１３ａ、１３ａ’、３３ａ、３３ａ’に対応する。
【００９６】
上記、ＳＤＲＡＭにおいて、データ読出し処理実行中の外部データバスの空白期間を専有しないように、各バンク毎にデータ入出力を制御する動作、即ち、データ読出し処理実行中の外部データバスの空白期間を利用して、データ書込み処理を実行する動作の一例を説明する。尚、クロック信号は、ＳＤＲＡＭの動作を同期制御するために、常にＳＤＲＡＭ内の各構成部に供給されている。
【００９７】
例えば、アクティベーションコマンドＡＣＴ（コントロール信号）と、コア回路７２のあるバンクに対する読出しコマンドＲＤ（コントロール信号）と、アドレス信号が、入力バッファ５１を介して入力されると、本発明のＳＤＲＡＭは、そのバンクに対するデータ読出し処理を開始する。コントロール信号は、コマンドデコーダ５２でデコードされ、デコード結果に応じてＲＡＳ生成ユニット５３及びデータレイテンシーコントローラー６０を制御する。アドレス信号は、ローアドレス系のプリデコーダ５６及びコラムアドレス系のプリデコーダ５８に供給される。
【００９８】
ＲＡＳ生成ユニット５３は、アクティベーションコマンドＡＣＴが入力されると、内部ＲＡＳ信号である信号ＲＡＳＺを生成する。信号ＲＡＳＺは、メモリセルのデータをセンスアンプに読み込むことを指令する信号であり、制御ユニット５５に供給される。
制御ユニット５５は、信号ＲＡＳＺを取り込むと、ワードデコーダ６１、ＢＬＴデコーダ６２、ＳＡ生成ユニット６３、及び１／４デコーダ６４を制御して、ワード線選択信号ＭＷ及びＳＷ、ビット線トランスファー信号ＢＬＴ、及びセンスアンプ駆動信号ＳＡ１及びＳＡ２を適切なタイミングで生成させる。
【００９９】
ローアドレス系のプリデコーダ５６は、供給されたローアドレスをラッチすると共にプリデコードする。そのプリデコード結果は、ブロックデコーダ５７に供給されると共に、ワードデコーダ６１、ＢＬＴデコーダ６２、及びＳＡ生成ユニット６３に供給される。ブロックデコーダ５７では、コア回路７２内にバンク毎に配置された複数のメモリブロックの中から、いずれか１つを選択する。ワードデコーダ６１、ＢＬＴデコーダ６２、及びＳＡ生成ユニット６３は、この選択されたメモリブロックにおいてのみ動作し、メモリセルからデータを読み出してセンスアンプに格納する。
【０１００】
また、制御ユニット６６は、コントロール信号である読出しコマンドＲＤが入力されると、内部ＣＡＳ信号を生成する。内部ＣＡＳ信号は、センスアンプ内のデータをコア回路７２から読出し、リード／ライトバッファ６７に出力することを指令する信号である。制御ユニット６６は、コラムデコーダ６５を制御してコラム線選択信号ＣＬを適切なタイミングで生成させる。
【０１０１】
コラムアドレス系のプリデコーダ５８は、供給されたコラムアドレスをラッチすると共にプリデコードする。そのプリデコード結果は、コラムデコーダ６５に供給される。コラムデコーダ６５では、コラムアドレスで指定されるコラムに対してコラム線選択信号ＣＬを供給し、そのコラムのセンスアンプからパラレルデータを読み出し、リード／ライトバッファ６７に出力する。
【０１０２】
リード／ライトバッファ６７は、受信したパラレルデータをラッチし、増幅して出力する。リード／ライトバッファ６７からのパラレルデータは、パラ／シリ変換器６８にてシリアルデータに変換され、出力バッファ６９を介してＳＤＲＡＭの外部に出力される。
従って、ＳＤＲＡＭの外部に読み出されるデータは、所定の間隔時間として、制御ユニット６６が読出しコマンドＲＤを取り込んでからデータが出力するまでの時間の経過後、外部のデータバスに出力される。即ち、コマンドデコード、メモリセル周辺の回路動作、及びセンスアンプの動作等の要因により、読出しデータの出力までにレイテンシーが発生している。
【０１０３】
従来の半導体記憶装置では、必ずしも制御ユニット５５及び制御ユニット６６がコア回路７２のバンク毎に存在するわけではなく、各制御ユニットは、制御する処理（読出し、書込み等）毎に、データバスを時分割にして使用している。即ち、読出し処理継続中（読出しコマンドＲＤを取り込んでからデータが出力するまで）は、データバスがその読出し処理に専有される。
【０１０４】
しかしながら、本発明のＳＤＲＡＭでは、制御ユニット５５及び制御ユニット６６が各バンクに存在し、更に前記レイテンシーを管理、及び制御可能なデータレイテンシーコントローラ６０が存在することにより、読出し処理継続中でもデータバスがその読出し処理に専有されない。即ち、データ読出し処理実行中の外部データバスの空白期間を利用して、データ書込み処理を実行することができる。
【０１０５】
これは、読出しデータが外部に出力される前（読出し処理継続中）であっても、各制御ユニットとデータレイテンシーコントローラ６０が、リード／ライトバッファ６７、パラ／シリ変換器６８、シリ／パラ変換器７１、出力バッファ６９、及び入力バッファ７０を制御することにより可能となる。具体的には、外部データバスの空白期間に、入力バッファ７０をイネーブルとし、シリ／パラ変換器７１の出力をＯＮ状態とし、逆にパラ／シリ変換器６８の出力をＯＦＦ状態とし、リード／ライトバッファ６７に外部からの書込みデータをラッチし、コア回路７２内の所定のメモリセルに対するデータ書込み処理を実行する。この時、書込みデータと共に、書込みコマンドＷＴ及び書込みアドレスをＳＤＲＡＭに供給し、先に説明したデータ読出し処理と、同様の動作でデータ書込み処理を実行する。
【０１０６】
このように、本発明のＳＤＲＡＭでは、データ読出し処理実行中の外部データバスの空白期間（レイテンシー）を各バンクの制御動作が専有しないように、各制御ユニット及びデータレイテンシーコントローラ６０にてデータ入出力を制御することにより、データバスの占有率の向上を実現できる。更にデータ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。
【０１０７】
更に、第３実施例の変形例に示すように、外部データバス３００を書込み用データバス３００Ｗと読出し用データス３００Ｒに分離した場合には、読出しデータ（出力データ）と書込みデータ（入力データ）の重なりが許容されるため、コマンドの順番に制約がなく、しかもコマンド間の間隙を設けることなくコマンドを連続してＳＤＲＡＭに与えることができる。
【０１０８】
図２５は、図２４に示す本発明のＳＤＲＡＭにおいて、各制御ユニット及びデータレイテンシーコントローラ６０にて制御されるパラ／シリ変換器６８の回路構成を示す。
このパラ／シリ変換器６８は、リード／ライトバッファ６７からの、例えば、４ビットのパラレルデータを受信し、バースト長信号及びコラムアドレスの一部の情報に基づいて、入力側のバス線と出力側のバス線との間の接続経路を変えるデータバススイッチ１１０と、そのデータバススイッチ１１０の出力側に順次接続された第１のレジスタ１２０及び第２のレジスタ１３０と、その第２のレジスタ１３０から出力される４ビット構成のパラレルデータを２ビット構成のパラレルデータに変換する４→２変換器１４０と、その４→２変換器１４０の出力側に設けられ、前記２ビット構成のパラレルデータを１ビットシリアルデータに変換するためのデータ出力タイミング回路１５０及びラッチ回路１６０から構成されている。パラ／シリ変換器６８は、特にデータバススイッチ１１０と、４→２変換器１４０に特徴がある。
【０１０９】
次に各構成要素の詳細な構成及び動作を説明する。
データバススイッチ１１０は、４本のデータバス線ｄ０、ｄ１、ｄ２、ｄ３にそれぞれ対応して設けられたスイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎと、データバス線ｄ１とｄ３とを接続するためのｓｗ２４と、データバス線ｄ０とｄ３とを接続するためのスイッチｓｗ１４と、データバス線ｄ０とｄ２とを接続するためのスイッチｓｗ１３と、データバス線ｄ０とｄ１とを接続するためのスイッチｓｗ１２で構成されている。これらのスイッチは、バースト長信号ＢＬ及びコラムアドレス信号の一部ｃａａ０ｚ、ｃａａ１ｚに対応してそのオン、オフが制御される。
【０１１０】
図２６は、バースト長信号ＢＬがそれぞれ１、２、４の場合の各スイッチの状態を示す表である。まず、バースト長信号ＢＬが４の場合、データバス線ｄ０、ｄ１、ｄ２、ｄ３の各データはそのままデータバス線ｄ０’、ｄ１’、ｄ２’、ｄ３’に伝えられる。即ち、この場合、コラムアドレス信号ｃａａ０ｚ、ｃａａ１ｚの値にかかわらず、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）である。
【０１１１】
続いて、バースト長信号ＢＬが２の場合、データバス線ｄ０’、ｄ１’に伝えられたデータが外部に出力されるように構成されている。従って、この場合、データバス線ｄ０、ｄ１のデータの組か、データバス線ｄ２、ｄ３のデータの組をデータバス線ｄ０’、ｄ１’に伝える。いずれのデータの組を伝えるかは、コラムアドレス信号ｃａａ０ｚの論理値により決定される。即ち、データバス線ｄ０、ｄ１のデータの組をデータバス線ｄ０’、ｄ１’に伝える場合は、コラムアドレス信号ｃａａ０ｚをＬレベルにする。その結果、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）になる。一方、データバス線ｄ２、ｄ３のデータの組をデータバス線ｄ０’、ｄ１’に伝える場合は、コラムアドレス信号ｃａａ０ｚをＨレベルにする。その結果、スイッチｓｗ３ｎ、ｓｗ２４、ｓｗ１３はオン（ｃｌｏｓｅ）、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ１４、ｓｗ１２はオフ（ｏｐｅｎ）になる。これにより、データバス線ｄ２のデータはスイッチｓｗ１３を介してデータバス線ｄ０’へ伝えられ、データバス線ｄ３のデータはスイッチｓｗ２４を介してデータバス線ｄ１’へ伝えられる。尚、バースト長信号ＢＬが２の場合、もう１ビットのコラムアドレス信号ｃａａ１ｚの論理値は、スイッチの選択には使用しない。
【０１１２】
続いて、バースト長信号ＢＬが１の場合、データバス線ｄ０、ｄ１、ｄ２、ｄ３の内、いずれか１ビットが選択され、選択されたデータビットがデータバス線ｄ０’に伝えられ、このデータが外部に出力される。このデータの選択は、コラムアドレス信号ｃａａ０ｚ、ｃａａ１ｚの値の組み合わせに基づいて行われる。即ち、データバス線ｄ０のデータを選択する場合は、コラムアドレス信号ｃａａ０ｚ、ｃａａ１ｚを共にＬレベルとする。その結果、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）になる。この場合、データバス線ｄ０のデータがデータバス線ｄ０’に伝えられる。また、データバス線ｄ１のデータを選択する場合は、コラムアドレス信号ｃａａ０ｚをＨレベル、ｃａａ１ｚをＬレベルとする。その結果、スイッチｓｗ２ｎ、ｓｗ３ｎ、ｓｗ１２はオン（ｃｌｏｓｅ）、スイッチｓｗ１ｎ、ｓｗ２４、ｓｗ１４、ｓｗ１３はオフ（ｏｐｅｎ）になる。この場合、データバス線ｄ１のデータがスイッチｓｗ１２を介してデータバス線ｄ０’に伝えられる。更にデータバス線ｄ２、ｄ３のデータをそれぞれ選択する場合も、図２６の表に基づいて各スイッチがオン、オフする。
【０１１３】
データバススイッチ１１０から出力されるパラレルデータｄ０’、ｄ１’、ｄ２’、ｄ３’は第１のレジスタ１２０に伝えられ、更に第２のレジスタ１３０に伝えられる。第１のレジスタ１２０は、４つのディレイドフリップフロップＤＦＦ１２１、１２２、１２３、１２４から構成され、各ＤＦＦのデータ取り込みタイミングは、第１の制御信号ｐｏ０ｚで制御される。第２のレジスタ１３０も、４つのディレイドフリップフロップＤＦＦ１３１、１３２、１３３、１３４から構成され、各ＤＦＦのデータ取り込みタイミングは、第２の制御信号ｐｏ１ｚで制御される。
【０１１４】
図２７は、第１及び第２のレジスタの動作タイミングを示している。図中、ｄ［０、２］は、データバス線ｄ０’及びｄ２’上のデータ、ｄ［１、３］は、データバス線ｄ１’及びｄ３’上のデータに対応している。
図２７中の時刻ｔ１において、データバス線ｄ０’、ｄ１’、ｄ２’、ｄ３’にパラレルデータがあらわれる。次に時刻ｔ２において、第１の制御信号ｐｏ０ｚがＨからＬに変化すると、第１のレジスタを構成する各ＤＦＦは、それぞれデータバス線ｄ０’、ｄ１’、ｄ２’、ｄ３’のデータをラッチする。次に時刻ｔ３において、第２の制御信号がＬからＨに変化すると、第２のレジスタを構成する各ＤＦＦは、それぞれに対応する第１のレジスタを構成する各ＤＦＦにラッチされているデータを取り込む。そして、時刻ｔ４において、第２の制御信号がＨからＬに変化すると、第２のレジスタを構成する各ＤＦＦは、取り込んだデータをラッチする。その後、第１の制御信号がＬからＨに変化すると、第１のレジスタを構成する各ＤＦＦは、再びデータバス線ｄ０’、ｄ１’、ｄ２’、ｄ３’のデータを受け入れる状態となる。以上の動作により、データバス線ｄ０’、ｄ１’、ｄ２’、ｄ３’上のパラレルデータは、第１のレジスタ１２０及び第２のレジスタ１３０に順次転送される。
【０１１５】
第２のレジスタ１３０にラッチされたデータは、次に４→２変換器１４０に送信される。ここで、４ビットパラレルデータが２ビットパラレルデータに変換される。この４→２変換器１４０は、ＤＦＦ１４１、１４２、１４３と、出力バッファ回路１４４、１４５、１４６、１４７から構成されている。また、この４→２変換器１４０には、４つの制御クロック信号ｐｓｃｌｋ０ｚ−ｐｓｃｌｋ３ｚが供給されており、これらの制御クロックが出力バッファ回路１４４−１４７の出力タイミング及びＤＦＦ１４１−１４３のデータラッチタイミングを制御している。また出力バッファ回路１４４と出力バッファ回路１４６の出力線がノードｄｄ０にワイヤードＯＲ接続されている。同様に出力バッファ回路１４５と出力バッファ回路１４７の出力線がノードｄｄ１にワイヤードＯＲ接続されている。そして、出力バッファ回路１４４からデータを出力するとき、出力バッファ回路１４６の出力端はハイインピータンス状態になっており、逆に、出力バッファ回路１４６からデータを出力するとき、出力バッファ回路１４４の出力端はハイインピータンス状態になっている。次に、４→２変換器１４０から２ビットのデータが、ノードｄｄ０、ｄｄ１に出力され、それらは、データ出力タイミング回路１５０に伝えられる。データ出力タイミング回路１５０は、２つのスイッチｓｗｄｄ０、ｓｗｄｄ１から構成され、それぞれ出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚによりオン、オフが制御される。このデータ出力タイミング回路１５０は、まず一方のスイッチｓｗｄｄ０を閉じることにより、ノードｄｄ０に現れたデータビットを次段のラッチ回路１６０へ伝え、次に他方のスイッチｓｗｄｄ１を閉じることにより、ノードｄｄ１に現れたデータビットを次段のラッチ回路１６０へ伝える。このような動作により、データ出力タイミング回路１５０は、ノードｄｄ０及びノードｄｄ１に現れた２ビットのデータを１ビットづつシーケンシャルに次段のラッチ回路１６０に伝える。ラッチ回路１６０では、入力データをラッチすると共に、入力データのレベルを変換して、出力バッファ１７０（出力バッファ６９）に伝える。
【０１１６】
図２８は、バースト長信号ＢＬが４の時の、４→２変換器１４０からラッチ回路１６０にかけての動作タイミングを示している。以下、図２８に従ってこれらの回路の動作についてより詳細に説明する。
まず、初期状態として、第２のレジスタを構成する４つのＤＦＦ１３１−１３４に読出しデータがラッチされている。そして、４→２変換器１４０の動作を制御する４つの制御クロック信号ｐｓｃｌｋ０ｚ−ｐｓｃｌｋ３ｚは、図２８に示すように、ｐｓｃｌｋ０ｚ→ｐｓｃｌｋ１ｚ→ｐｓｃｌｋ２ｚ→ｐｓｃｌｋ３ｚの順番で順次Ｈパルスを出力する。まずｐｓｃｌｋ０ｚがＨになると、出力バッファ回路１４４がそれに応答してノードｄｄ０へＤＦＦ１３１から受け取ったデータを出力する。同時に、ＤＦＦ１４１がＤＦＦ１３２から出力されるデータをラッチする。次にｐｓｃｌｋ１ｚがＨになると、出力バッファ回路１４５がそれに応答してノードｄｄ１へＤＦＦ１４１から受け取ったデータを出力する。同時に、ＤＦＦ１４２がＤＦＦ１３３から出力されるデータをラッチする。このような動作が繰り返されて、ノードｄｄ０、ｄｄ１には、図３４の波形から判るように、４→２変換器１４０から交互に新たな読出しデータが出力される。
【０１１７】
尚、４→２変換器１４０中のＤＦＦ１４１−１４３は、変換動作中に次の読出しデータの組を第２のレジスタ１３０にラッチできるようにして、データを隙間無くデータ出力端子ＤＱから出力することを可能にするために設けられている。データ出力タイミング回路１５０の動作を制御する２つの出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚも、図２８に示すようなタイミングで交互にＨパルスを出力する。そして、ノードｄｄ０に新たなデータが現れると、所定の時間後に出力制御クロック信号ｏｕｔｐ０ｚがＨになり、スイッチｓｗｄｄ０がオンになり、ノードｄｄ０のデータがラッチ回路１６０に転送される。次にノードｄｄ１に新たなデータが現れると、所定の時間後に出力制御クロック信号ｏｕｔｐ１ｚがＨになり、スイッチｓｗｄｄ１がオンになり、ノードｄｄ１のデータがラッチ回路１６０に転送される。このような動作を繰り返すことにより、ノードｄｄ０及びｄｄ１のデータが交互にシーケンシャルにラッチ回路１６０に送信され、２ビット→１ビット変換を行うことができる。
【０１１８】
尚、以上の動作説明は、バースト長信号ＢＬが４の場合について説明している。図２９（ａ）及び（ｂ）の表は、バースト長信号ＢＬが１、２、４の場合の４つのクロック信号ｐｓｃｌｋ０ｚ−ｐｓｃｌｋ３ｚ、及び２つの制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚの動作状況を示している。
図２５に示すパラ／シリ変換器は、第２のレジスタから出力される４ビットデータを、まず４→２変換器１４０により２ビットデータに変換し、次に２ビットデータをデータ出力タイミング回路１５０及びラッチ回路１６０により１ビットデータに変換している。即ち、パラレル／シリアル変換を２段階に分けて行っている。
【０１１９】
一方、４→２変換器１４０を省略し、第２のレジスタ１３０から出力される４ビットデータを、直接データ出力タイミング回路１５０に供給し、パラレル／シリアル変換を一度に行う構成とすることもできる。この場合、データ出力タイミング回路１５０を構成するスイッチは４個となり、これら４つのスイッチが４つの出力制御クロック信号により順次オンするように制御される。
【０１２０】
構成の観点でみると、パラレル／シリアル変換を一度に行う構成の方が簡単になる。しかし、高速動作のためにクロック信号の周波数が高くなると、その高い周波数に対応して、４つの出力制御クロック信号の生成が困難となる。この様な場合は、図２５のようにパラレル／シリアル変換を２段階に分けて行う構成をとるとよい。
【０１２１】
図３０は、図２４に示す本発明のＳＤＲＡＭにおいて、各制御ユニット及びデータレイテンシーコントローラ６０にて制御されるシリ／パラ変換器７１の回路構成を示す。
シリ／パラ変換器７１は、外部からのシリアルデータをラッチするラッチ回路２５０と、ラッチ回路２５０にてラッチされたシリアルデータを順に取り込んで４ビットのパラレルデータを出力するレジスタ２６０と、レジスタ２６０内の各ＤＦＦ２６１−２６４がそれぞれのデータを取り込むタイミングを生成するパルス発生回路２７０と、レジスタ２６０からの４ビットパラレルデータの出力をオン、オフ制御するトランスファーゲート２７１−２７４と、トランスファーゲート２７１−２７４からの４ビットパラレルデータをラッチし、増幅して出力するラッチ回路２８１−２８４から構成される。
【０１２２】
このシリ／パラ変換器７１に対して、シリアルデータＤＩが入力されると、ラッチ回路２５０が順にラッチしてレジスタ２６０に送信する。パルス発生回路２７０では、コマンドデコーダ５２からの書込み処理を通知する信号、モードレジスタ５９からのバースト長信号ＢＬ、データレイテンシーコントローラ６０及び各制御ユニットからの制御信号により、書込みデータであるシリアルデータをレジスタ２６０にて取り込むタイミング信号として、Ｈパルスの取り込みクロック信号ｉｎｔｐ１−ｉｎｔｐ４を生成する。ここでは、ｉｎｔｐ４→ｉｎｔｐ３→ｉｎｔｐ２→ｉｎｔｐ１の順のＨパルスを出力する。                      ク
クロック信号ｉｎｔｐ１−ｉｎｔｐ４のタイミングにより、パラレルデータを取り込んだレジスタ２６０は、４ビットのパラレルデータを各トランスファーゲート２７１−２７４に送信する。各トランスファーゲート２７１−２７４では、データレイテンシーコントローラ６０または各制御ユニットからの送信開始信号Ｇｏが入力されると、４ビットのパラレルデータを一斉に出力する。そのパラレルデータは、各ラッチ回路２８１−２８４を介して、書込みデータＤＢ０１−０４としてコア回路７２に出力される。
【０１２３】
図３３は、図２４に示すリード／ライトバッファ６７の一構成例を示し、図３４は図２４及び図３３に示す制御ユニット６６の一構成例を示す。図３３及び図３４において、前述したものと同一のものには同一の参照番号を付けてある。
図３３において、リード／ライトバッファ６７は書込みアンプ６７ａ、出力アンプ６７ｂ、及び短絡回路６７ｃを有する。書込みアンプ６７ａは制御ユニット６６からの信号ＷＥＮ、ＷＲＴ、ＳＢＥ及びＧＲＳで制御され、周辺データバス７５上のデータをコアデータバス７４に書き込む。周辺データバス７５は、図２４に示すパラ／シリ変換器６８とシリ／パラ変換器７１との接続されている。コアデータバス７４は、図２４に示すコア回路７２内に設けられたメモリセルアレイ（図３３での図示を省略する）に接続されている。出力アンプ６７ａは制御ユニット６６から供給される信号ＷＲＴ、ＷＢＥ及びＧＲＳで制御され、コアデータバス７４上のデータと増幅して、周辺データバス７５に書き込む。短絡回路６７ｃはデータバス７４のデータバス線対を短絡する。
【０１２４】
複数の選択回路７３がデータバス線を介してそれぞれのセンスアンプに対応して設けられており、センスアンプからのデータを受信するデータバス線を選択する。
図３４に示すように、制御ユニット６６は制御ユニット５５から制御信号ＷＲＴ、ＷＲＣＴ、ＤＭ、ＷＥＲＰ、ＷＳＷ及びＣＬＰを受け取り、制御信号ＷＲＴ、ＳＢＥ、ＷＥＮ及びＧＲＳを生成する。制御信号ＷＲＴは、対応するバンクが書込み状態にあることを示す信号である。制御信号ＷＳＷは、所定時間だけ制御信号ＷＲＴよりも遅れている信号である。制御信号ＷＲＣＴは、データ書込み時に対応するバンクが書込みマスク状態であるかどかを判断するための信号である。制御信号ＤＭは、対応するバンクが書込みマスク状態であるかどうかを示す信号である。制御信号ＣＬＰは、コラムデコーダ６５を活性化するコラム選択信号である。制御信号ＷＥＲＰは、コラム選択信号ＣＬＰが出力された後に書込みタイミングを規定する。制御信号ＳＢＥはセンスバッファイネーブル信号で、図３３に示す出力アンプ６７ｂを活性化する。制御信号ＷＥＮは書込みイネーブル信号で、図３３に示す書込みアンプ６７ａを活性化／非活性化する。制御信号ＧＲＳは短絡回路６７ｃを活性化する信号で、同時に書込みアンプ６７ａと出力アンプ６７ｂを非活性化する。
【０１２５】
制御ユニット６６は周辺の信号生成回路６６ａ、６６ｅ及び６６ｆ、ＷＲＴ生成回路６６ｄ、ＷＥＮ生成回路６６ｄ、及びＧＲＳ生成回路６６ｇを有する。回路６６ａは制御信号ＷＲＣＴ及びＤＭから、書込み状態の時に対応するバンクが書込みマスク状態にあるかどうかを示す内部信号を生成する。ＷＲＴ生成回路６６ｂは制御信号ＷＲＴと図３３に示すリード／ライトバッファ６７に転送する。ＳＢＥ生成回路６６ｃは、制御信号ＷＲＴとＣＬＰから制御信号ＳＢＥを生成する。内部信号生成回路６６ｅは制御信号ＷＥＲＰとＷＳＷからデータ書込みタイミングを示す内部信号を生成する。内部信号生成回路６６ｅは、このデータ書込みタイミング信号及び制御信号ＣＬＰから、コラム選択信号ＣＬＰが受信されない時に、データバス短絡タイミング信号を示す内部信号を生成する。ＧＲＳ生成回路６６ｇは、制御信号ＳＢＥと回路６６ｆからの内部制御信号とから、制御信号ＧＲＳを生成する。
【０１２６】
図３５は、図３３及び図３４に示す構成の動作を示すタイミング図である。図の左側部分は読出しモードの動作を示し、右側部分は書込みモードの動作を示す。タイミング信号ＢＴＷＬ，ＢＴＷＬＰ、ＳＬＥＸ及びＳＬＥＰはそれぞれ、制御ユニット５５がローアドレスストローブ信号ＲＡＳから生成する信号であり、図３３に示すセンスアンプに与えられる。ＢＬＸ／ＢＬＺは、図３３に示す一対のコアデータバス線７４の電位変化を示す。ＧＤＢＸとＧＤＢＺは、図３３に示す周辺データバス線７５の電位変化を示す。
【０１２７】
読出しモードにおいて、制御ユニット５５はローアドレスストローブ信号ＲＡＳから、制御信号ＢＴＷＬ、ＢＴＷＬＰ、ＳＬＥ及びＳＬＥＰを生成する。これらの制御信号は、図３３に示すセンスアンプに与えられる。制御ユニット５５で生成されたコラム選択信号ＣＬＰは、図３３に示すコラムデコーダ６５に与えられる。従って、図３５に示すように、選択されたセンスアンプは対応するコアビット線７４上のデータのセンスを開始し、それらの電位差を増幅する（ＢＬＸ，ＢＬＺ）。信号ＣＬは選択されたデコーダ６５内で生成され、コラム選択信号ＣＬＰを遅延させたものに相当する。この信号ＣＬが選択されたコラム線に与えられる。信号ＣＬが選択されると、外部電源電圧Ｖｄｄを降圧した内部電源電圧Ｖｉｉに設定される。コラム選択信号ＣＬＰの立ち上がりに応答して、制御信号ＧＲＳが立ち上がり、そして制御信号ＳＢＥが立ち上がる。短絡回路６７ｃは、制御信号ＧＲＳに応答してコアデータバス線７４を短絡する。制御信号ＳＢＥに応答して出力アンプ６７ｂが活性化され、コアデータバス線７４に読出されたデータは周辺データバス線７５に出力される。これにより、周辺データバス線７５の電位は図３５に示すように変化する（ＧＤＢＸ／ＧＤＢＺ）。
【０１２８】
書込みモードにおいて、制御信号ＷＳＷの立ち上がりに応答して制御信号ＧＲＳが立ち上がり、短絡回路６７ｃはコアデータバス線７４を短絡する。更に、制御信号ＷＥＮが立ち下がり、書込みアンプ６７ａが活性化される。制御信号ＷＳＷの立ち上がりに応答して、コラム選択信号ＣＬＰ、ＣＬが連続して立ち上がり、周辺データバス７５上のデータがコアデータバス線７４に書き込まれる。この場合、コラム選択信号ＣＬの電位は、外部電源電圧Ｖｄｄに設定される。図３５に示す場合、コアデータバス線７４の電位は反転し、制御信号ＳＬＥＰの立ち下がりエッジに応答して増幅される。
【０１２９】
以上説明したように、  本発明のＳＤＲＡＭは、各制御ユニット及びデータレイテンシーコントローラ６０にて、前記パラ／シリ変換器６８とシリ／パラ変換器７１とを制御することにより、データ読出し処理実行中の外部データバスの空白期間を利用して、データ書込み処理を実行可能としている。また、外部データバス３００を書込み用３００Ｗと読出し用３００Ｒに分離する（Ｉ／Ｏ分離）することで、書込みデータ（入力データ）と読出しデータ（出力データ）とを同時に外部データバス３００Ｗ、３００Ｒ上に存在させることができ、コマンドの順序に制約がなく、連続的にＳＤＲＡＭに与えることができる。
【０１３０】
従って、データバスの占有率の向上を実現させる共に、データ読出し及びデータ書込みの高速処理を実現することができる。
以上、上記説明をまとめると、次の通りである。
（１）少なくとも１つのメモリセルアレイを有し、かつ第１のデー  バスに接続された複数のバンクを有する半導体記憶装置において、各バンクはそれぞれコマンドによって示される情報が供給され、これにより対  する１つのバンクに対する書込み又は読出し処理を制御する制御部を有し、該制御部はデータ読出し処理実行中の第１のデータバスの空白期間を専有しなように、第１のデータバスに対するデータ書込み／読出し処理を制御する半導体記憶装置。
（２）（１）において、各バンクはそれぞれ別個に設けられた第２のデータバスを介して第１のデータバスに接続される。
（３）（１）において、各バンクはそれぞれ別個に設けられた第２のデータバスを介して第１のデータバスに接続され、この第２のデータバスは書込みデータ伝送用と読出しデータ伝送用とに分離されている。
（４）（１）〜（３）において、各バンク内はセンスアンプに接続される第３のデータバスを有し、この第３のデータバスは書込みデータ伝送用と読出しデータ伝送用に分離されている。
（５）（１）〜（４）において、前記第１のデータバスの空白期間に、指定されたバンクのデータ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行する。
（６）（１）〜（４）において、１つのバンクに対するデータ読出し処理が継続している時は、このバンクへの書込みコマンドは受付けられない。
（７）（１）〜（６）各バンクは、前記アドレスラッチ回路を複数含み、データ読出し処理継続中の同一バンクにデータ書込みコマンドが入力された場合に、継続中の読出しアドレスをラッチしているアドレスラッチ回路以外のアドレスラッチ回路にて後続して入力された書込みアドレスをラッチする。
（８）（７）において、前記書込みアドレスに対応するコマンドと書込みデータとを前記制御部にて一時的に保存し、継続中のデータ読出し処理による第１のデータバスの空白期間が、データ書込み処理よりも長い場合、第１のデータバスの空白期間に、指定されたバンクのデータ読出し処理を継続しつつ、同一バンクへのデータ書込み処理を実行し、継続中のデータ読出し処理による第１のデータバスの空白期間が、データ書込み処理よりも短い場合、データ読出し処理終了後に、データ書込み処理を実行する。
（９）少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有する半導体記憶装置のデータバス制御方法において、コマンドを受信するステップ（ａ）と、各バンク毎にコマンドに応じたデータ書込み／読出し処理を制御し、データ読出し処理実行中の第１のデータバスの空白期間を専有しないようするステップ（ｂ）とを有するデータバス制御方法。
（１０）（９）において、ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられた第２のデータバスを用いてデータ書込み／読出し処理を制御する。
（１１）（９）において、ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられ、かつ書込みデータ伝送用及び読出しデータ伝送用に分離された第２のデータバスを用いてデータ書込み／読出し処理を制御する。
（１２）（９）において、ステップ（ｂ）は各バンクごとに、センスアンプに接続され、かつ書込みデータ伝送用と読出しデータ伝送用に分離された第３のデータバスを用いてデータ書込み／読出し処理を制御する。
（１３）（９）〜（１２）において、ステップ（ｂ）は、前記第１のデータバスの空白期間に、指定されたバンクのデータ読出し処理を継続しつつ、他のバンクへのデータ書込み処理を実行するようにデータ書込み／読出しを制御する。
（１４）（９）〜（１２）において、ステップ（ｂ）は、１つのバンクに対するデータ読出し処理が継続している時は、このバンクへの書込みコマンドは受付けない。
（１５）（９）〜（１３）において、ステップ（ｂ）は各バンクにおいて、データ読出し処理継続中の同一バンクにデータ書込みコマンドが入力された場合に、継続中の読出しアドレスをラッチしているアドレスラッチ回路以外のアドレスラッチ回路にて後続して入力された書込みアドレスをラッチするようにデータ書込み／読出しを制御する。
（１６）少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有する半導体記憶装置において、各バンクはそれぞれ書込みコマンド及び読出しコマンドに基づく書込み又は読出し処理を制御する制御部を有し、あるバンクの制御部が読出しコマンドに応じたデータ読出し処理を実行している間に、他のバンクが書込みコマンドとそれに対応するデータを第１のデータバスから取り込み、その制御部は書込み処理の実行を開始する半導体記憶装置。
（１７）（１６）において、第１のデータバスは書込みデータ転送用と読出しデータ転送用に分離されている。
（１８）（１７）において、各バンクはそれぞれ別個に設けられた第２のデータバスを介して第１のデータバスに接続される。
（１９）（１６）において、各バンクはそれぞれ別個に設けられた第２のデータバスを介して第１のデータバスに接続され、この第２のデータバスは書込みデータ伝送用と読出しデータ伝送用とに分離されている。
（２０）（１６）〜（１９）において、各バンク内はセンスアンプに接続される第３のデータバスを有し、この第３のデータバスは書込みデータ伝送用と読出しデータ伝送用に分離する。
（２１）（１６）〜（１９）において、１つのバンクに対するデータ読出し処理が継続している時は、このバンクへの書込みコマンドは受付けられない。
（２２）（１６）〜（２１）において、各バンクは、前記アドレスラッチ回路を複数含み、データ読出し処理継続中の同一バンクにデータ書込みコマンドが入力された場合に、継続中の読出しアドレスをラッチしているアドレスラッチ回路以外のアドレスラッチ回路にて後続して入力された書込みアドレスをラッチする。
（２３）少なくとも１つのメモリセルアレイを有し、かつ第１のデータバスに接続された複数のバンクを有する半導体記憶装置のデータバス制御方法において、コマンドを受信するステップ（ａ）と、各バンク毎にコマンドに応じたデータ書込み／読出し処理を制御し、あるバンクの制御部が読出しコマンドに応じたデータ読出し処理を実行している間に、他のバンクが書込みコマンドとそれに対応するデータを第１のデータバスから取り込み、その制御部は書込み処理の実行を開始するステップ（ｂ）とを有するデータバス制御方法。
（２４）（２３）において、前記ステップ（ｂ）は、書込みデータ転送用と読出しデータ転送用に分離されている第１のデータバスを用いてデータ書込み／読出し処理を制御する。
（２５）（２３）において、ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられた第２のデータバスを用いてデータ書込み／読出し処理を制御する。
（２６）（２３）において、ステップ（ｂ）は各バンクごとに、それぞれ別個に設けられ、かつ書込みデータ伝送用及び読出しデータ伝送用に分離された第２のデータバスを用いてデータ書込み／読出し処理を制御する。
（２７）（２３）において、ステップ（ｂ）は各バンクごとに、センスアンプに接続され、かつ書込みデータ伝送用と読出しデータ伝送用に分離された第３のデータバスを用いてデータ書込み／読出し処理を制御する。
（２８）（２３）〜（２７）において、ステップ（ｂ）は、１つのバンクに対するデータ読出し処理が継続している時は、このバンクへの書込みコマンドは受付けない。
（２９）（２３）〜（２８）において、ステップ（ｂ）は各バンクにおいて、データ読出し処理継続中の同一バンクにデータ書込みコマンドが入力された場合に、継続中の読出しアドレスをラッチしているアドレスラッチ回路以外のアドレスラッチ回路にて後続して入力された書込みアドレスをラッチするようにデータ書込み／読出しを制御する。
【０１３１】
【発明の効果】
従来の半導体記憶装置は、コマンドデコード、メモリセル周辺の回路動作、及びセンスアンプ動作等の要因により、読出しコマンドの入力から、読出しデータの出力までにレイテンシーが発生している。このレイテンシーの期間は、外部データバス上にデータが伝送されていないにもかかわらず、即ち、データの空白期間が存在しているにもかかわらず、読出し処理によりデータバスが専有されている。これは、コア回路を制御する制御部が、必ずしもバンク毎に存在していないことが要因としてあげられる。例えば、読出しコマンドが入力された場合に、制御部による制御がその読出し処理に専有されてしまう。
【０１３２】
しかしながら、上述の如く、本発明の半導体記憶装置によれば、各バンクで独立に、アドレスラッチ回路とワード選択回路とコラム選択回路と制御部とを有する。これにより、各バンクの制御部は、データ読出し処理実行中の外部データバスの空白期間を専有しないように各バンク毎にデータ入出力を制御し、データバスの占有率の向上を実現できる。具体的には、データ読出し処理実行中の外部データバスの空白期間を利用して、データ書込み処理を実行可能とする。
【０１３３】
更にデータ読出し処理実行中の外部データバスの空白期間を利用してデータ書込み処理を実行すると、データ読出し処理に要する時間で、書込み及び読出しの両方の処理が実行できる。即ち、本発明の半導体記憶装置によれば、データ読出し処理及びデータ書込み処理を並列に実行でき、トータルの処理時間が短縮可能となる。
【０１３４】
また、本発明によれば、データ入出力用のデータバスを書込み用と読出し用に分離することで、入力データと出力データとを同時に処理することができるようになり、半導体記憶装置にコマンドを与える順番を任意に設定することができ、しかも連続させることができる。
従って、本発明によれば、データバスの占有率の向上を実現させる共に、データ読出し及びデータ書込みの高速処理を実現する半導体記憶装置、及びその半導体記憶装置によるデータバス制御方法を提供できる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭのメモリセル周辺の回路構成の一例である。
【図２】従来のデータ読出し動作を示すタイミングチャートである。
【図３】従来のデータ書込み動作を示すタイミングチャートである。
【図４】従来のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図５】従来のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図６】従来のデータ読出し動作を示すタイミングチャートである。
【図７】従来のデータ書込み動作を示すタイミングチャートである。
【図８】従来のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図９】第１の実施例を示す図である。
【図１０】第２の実施例を示す図である。
【図１１】第３の実施例を示す図である。
【図１２】第３の実施例の変形例を示す図である。
【図１３】第４の実施例を示す図である。
【図１４】第５の実施例を示す図である。
【図１５】第６の実施例を示す図である。
【図１６】第７の実施例を示す図である。
【図１７】本実施例のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図１８】本実施例のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図１９】本実施例のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図２０】本実施例のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図２１】本実施例のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図２２】本実施例のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図２３】本実施例のデータ読出し動作及びデータ書込み動作を示すタイミングチャートである。
【図２４】本発明によるＳＤＲＡＭのブロック図である。
【図２５】パラ／シリ変換器の構成である。
【図２６】バースト長ＢＬがそれぞれ１、２、４の場合の各スイッチの状態である。
【図２７】第１及び第２のレジスタの動作タイミングである。
【図２８】バースト長ＢＬが４の時の４→２変換器からラッチ回路にかけての動作タイミングである。
【図２９】バースト長ＢＬが１、２、４の場合の４つの制御クロック信号及び２つの出力制御クロック信号の動作状況である。
【図３０】シリ／パラ変換器の構成である。
【図３１】第３の実施例の変形例から第７実施例の動作を示すタイミング図である。
【図３２】第３の実施例の変形例から第７実施例の動作を示す別のタイミング図である。
【図３３】図２４に示すリード／ライトバッファの一構成例を示すブロック図である。
【図３４】図２４と図３３に示すコントローラの一構成例を示すブロック図である。
【図３５】図３３及び図３４に示す構成の動作を示すタイミング図である。
【符号の説明】
１      コマンド入力部
２      アドレス入力部
３      コマンドデコード部
４，２４，４ａ，２４ａ，４ｂ，２４ｂ，４ｃ，２４ｃ，４ｄ，２４ｄ，４ｅ，２４ｅ  バンク
５      シリアル／パラレル変換部
５ａ    シリアル／パラレル変換部群
６      パラレル／シリアル変換部
６ａ    パラレル／シリアル変換部群
７      データ入出力部
７ａ    データ入出力部群
８，２８  制御部
９，２９  アドレスラッチ部
１０，３０  コラムデコード部
１１，３１  ローデコード部
１２，３２  メモリセルアレイ部
１３，３３  センスアンプ部
１４，３４，１４ａ，３４ａ，１４ｂ，３４ｂ，１４ｃ，３４ｃ，１４ｄ，３４ｄ，１４ｅ，３４ｅ  込み保護設定回路
５１    入力バッファ
５２    コマンドデコーダ
５３    ＲＡＳ生成ユニット
５４    ＰＲＥ生成ユニット
５５    制御ユニット
５６，５８  プリデコーダ
５７    ブロックデコーダ
５９    モードレジスタ
６０    データレイテンシーコントローラ
６１    ワードデコーダ
６２    ＢＬＴデコーダ
６３    ＳＡ生成ユニット
６４    １／４デコーダ
６５    コラムデコーダ
６６    制御ユニット
６７    リード／ライトバッファ
６８    パラ／シリ変換器
６９    出力バッファ
７０    入力バッファ
７１    シリ／パラ変換器
７２    コア回路
１１０  データバススイッチ
１２０  第１のレジスタ
１２１，１２２，１２３，１２４  ＤＦＦ
１３０  第２のレジスタ
１３１，１３２，１３３，１３４  ＤＦＦ
１４０  ４→２変換器
１４１，１４２，１４３  ＤＦＦ
１４４，１４５，１４６，１４７  ＯＵＴ回路
１５０  データ出力タイミング回路
１６０  ラッチ回路
１７０  出力バッファ
２５０  ラッチ回路
２６０  レジスタ
２６１，２６２，２６３，２６４  ＤＦＦ
２７０  パルス発生回路
２７１，２７２，２７３，２７４  トランスファーゲート
２７５  インバータ
２８１，２８２，２８３，２８４  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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