(57)【特許請求の範囲】
【請求項１】
一定電圧を発生させるための基準電圧発生回路と、
前記基準電圧発生回路の出力電圧及びこのフィードバック値を入力として比較した後出力するための第１比較手段と、
前記第１比較手段の出力電圧を降下して所望の電圧を得るための電圧降下手段と、
所望の高電圧を発生させるためのポジティブチャージポンプ回路と、
前記ポジティブチャージポンプ回路の出力電圧を降下させるためのダイオードチェーンと、
前記電圧降下手段の出力電圧と前記ダイオードチェーンの出力電圧とを比較して出力するための第２比較手段と、
前記ポジティブチャージポンプ回路の出力端子と接地端子の間に接続されて前記第２比較手段の出力に基づいてポジティブチャージポンプ回路の出力電圧を制御するためのスイッチング手段とを含んで構成されることを特徴とするフラッシュメモリ装置用多段階パルス発生回路。
【請求項２】
前記電圧降下手段は、第１比較手段の出力端子及び接地端子間に直列連結された複数の抵抗と、
前記抵抗の両端にそれぞれ接続され、かつ互いに直列接続される複数のスイッチとを含んで構成されることを特徴とする請求項１記載のフラッシュメモリ装置用多段階パルス発生回路。
【請求項３】
前記電圧降下手段は、第１比較手段の出力端子及び接地端子間に直列連結された複数の抵抗と、
前記第１比較手段の出力端子及び各抵抗の接続点にそれぞれ並列接続される複数のスイッチとを含んで構成されることを特徴とする請求項１記載のフラッシュメモリ装置用多段階パルス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュメモリ装置用多段階パルス(Multi-Step Pulse)発生回路に係り、特に複雑な素子を使用することなく簡単な素子のみで多段階パルスを発生することにより、素子の面積を減少し、カップリング現象を防止することのできるフラッシュメモリ装置用多段階パルス発生回路に関する。
【０００２】
【従来の技術】
フラッシュメモリ装置の消去またはプログラム時、セルのしきい値電圧レベルを改善させるために多段階パルスを利用する。この場合、セルのしきい値電圧レベルは改善することができるが、素子の面積が増加するといった問題点がある。
【０００３】
図１は従来のフラッシュメモリ装置用多段階パルス発生回路を説明するために示した回路図である。
【０００４】
イネーブル信号（ＥＮ）に基づいて、第1比較器ＣＯＭ１１は基準電圧ＶREFと第1比較器ＣＯＭ１１の出力電圧ｆｂの再入力を受けて比較した後出力する。この時、第1比較器ＣＯＭ１１が動作するためには第１比較器ＣＯＭ１１の入力値ＶREFとｆｂが同一の固定電位を持たなければならない。第1比較器ＣＯＭ１１の出力値は第1乃至3抵抗Ｒ１乃至Ｒ３を介して一定電位だけ降下した後、第2比較器ＣＯＭ１２に入力される。
【０００５】
一方、ポジティブチャージポンプ(positive charge pump)回路１０からの入力電圧ＶPPIは、高電圧(High Voltage)ラッチ手段１１によって作動するスイッチ回路１２によって駆動されるダイオードチェーン１３のもつ抵抗値に応じて一定電位に降下して第2比較器ＣＯＭ１２に入力される。第2比較器ＣＯＭ１２は基準電圧ＶREFに基づいて決定された電圧（ＶREFINT：第1入力電圧）と入力電圧ＶPPIに基づいて決定された電圧（ＶREGLEVEL：第２入力電圧）とを比較し、ＶREGLEVELがＶREFINTより高い場合には高電位を出力して第1ＮＭＯＳトランジスタＭ１１をターンオンさせることにより、出力電圧ＯＵＴを低くする。反面、ＶREGLEVELがＶREFINTより低い場合、第2比較器ＣＯＭ１２は低電位を出力して第1ＮＭＯＳトランジスタＭ１１をターンオフさせることにより、入力電圧ＶPPIが再び高くなれるようにする。このような第2比較器ＣＯＭ１２の第2入力電圧ＶREFLEVELの電位はダイオードチェーン１３によって決定される。ダイオードチェーン１３を構成する各ＰＭＯＳダイオードＤ１１乃至Ｄ１ｎはスイッチング手段１２内の各スイッチＳ１１乃至Ｓ１ｎによって制御される。なお、スイッチング手段１２は高電圧ラッチ手段１１によって制御される。高電圧ラッチ手段１１の第1乃至第Ｎ高電圧ラッチ回路Ｌ１乃至ＬＮはレベルシフターとして動作し、ポジティブチャージポンプ回路１０からの入力電圧ＶPPIをラッチし上それぞれの制御信号Ｃ１乃至Ｃｎによって低電位を出力する回路である。もし、制御信号Ｃ３によって第３高電圧ラッチ回路Ｌ３からローレベルの電圧が出力されると、スイッチＳ１３がオンされてダイオードＤ１３は動作しなくなる。これにより、入力電圧ＶPPIはダイオードＤ１３を経ずスイッチＳ１３を介して第１ノードＫ１１に入力される。結局、ポジティブチャージポンプ回路１０の出力電圧ＶPPIは以後のダイオードＤ１４乃至Ｄ１ｎのしきい値電圧に該当する分だけ電圧降下した後、第２ノードＫ１２に入力される。一方、イネーブル信号ＥＮによって第２ＮＭＯＳトランジスタＮ１０がターンオンされる反面、第３ＮＭＯＳトランジスタＮ１１はターンオフされるので、第２ノードＫ１２に印加された電圧は第２比較器ＣＯＭ１２に入力される。
【０００６】
このような多段階パルス発生回路は、第２比較器の第２入力信号ＶREGLEVELの電位を決定するダイオードチェーン１３を構成するダイオードＤ１１乃至Ｄ１ｎの個数を各場合ごとに異にすると、ダイオード個数に該当するダイオードのしきい値電圧分だけ降下した電位を有する第２比較器の第２入力電位ＶREGLEVELが変って所望のＶPPI電位を得ることができる。このためにはダイオードチェーン１３の各ダイオードＤ１１乃至Ｄ１ｎをオン／オフさせるスイッチとしてのＰＭＯＳトランジスタＳ１１乃至Ｓ１ｎのゲート制御回路である第１乃至第Ｎ高電圧ラッチ回路Ｌ１乃至ＬＮが所望する段階の数だけ必要となる。そして、各スイッチＳ１１乃至Ｓ１ｎを駆動させる過程においてスイッチを構成する各トランジスタの大きさが適切でなければ、各トランジスタＳ１１乃至Ｓ１ｎの接合とｎウェルが共通に連結されており、このトランジスタＳ１１乃至Ｓ１ｎの接合と各ダイオードＤ１１乃至Ｄ１ｎゲートの接合が共通に連結されているので、寄生キャパシタのカップリングが生じて回路が誤動作を起こす恐れがある。また、ポジティブチャージポンプ回路１０の出力電位ＶPPIがダイオードチェーンを経て第2比較器ＣＯＭ１２で比較された後ディスチャージされる一連のフィードバック構造をもつことにより発生する必然的な遅延が存在するという問題点がある。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、ポジティブチャージポンプ回路から発生する高電圧は固定させ、これと比較される基準電圧の電位を変化させることにより、回路構成を簡単化し且つ素子の面積を減少させることのできるフラッシュメモリ装置用多段階パルス発生回路を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明によるフラッシュメモリ装置用多段階パルス発生回路は、一定電圧を発生させるための基準電圧発生回路と、前記基準電圧発生回路の出力電圧及びこのフィードバック値を入力として比較した後出力するための第1比較手段と、前記第1比較手段の出力電圧を降下して所望の電圧を得るための電圧降下手段と、所望の高電圧を発生させるためのポジティブチャージポンプ回路と、前記ポジティブチャージポンプ回路の出力電圧を降下させるためのダイオードチェーンと、前記電圧降下手段の出力電圧及び前記ダイオードチェーンの出力電圧とを比較して出力するための第2比較手段と、前記第2比較手段の出力に基づいてポジティブチャージポンプ回路の出力電圧を制御するためのスイッチング手段とを含んでなることを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付図に基づいて本発明を詳細に説明する。
【００１０】
図2（ａ）及び図３は本発明の第1実施例によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図及び各信号の波形図である。
【００１１】
図２に示すように、本発明の第1実施例による多段階パルス発生回路は、一定電圧を発生させるための基準電圧発生回路２１、基準電圧発生回路２１の出力電圧ＶREF及びこのフィードバック信号Ｆｂを入力として比較した後出力するための第1比較手段ＣＯＭ２１、第1比較手段ＣＯＭ２１の出力電圧を降下して所望の電圧を得るための電圧降下手段２２、所望の高電圧を発生させるためのポジティブチャージポンプ回路２３、ポジティブチャージポンプ回路の出力電圧ＶPPIを降下させるためのダイオードチェーン２４、電圧降下手段２２の出力電圧及びダイオードチェーン２４の出力電圧とを比較して出力するための第２比較手段ＣＯＭ２２、及び第２比較手段ＣＯＭ２２の出力に基づいてポジティブチャージポンプ回路２３の出力電圧ＶPPIを制御するためのスイッチング手段Ｍ２１から構成される。
【００１２】
第１比較手段ＣＯＭ２１は基準電圧発生回路２１から生成された基準電圧ＶREFとこのフィードバック信号Ｆｂとを比較して出力する。第１比較手段ＣＯＭ２１が動作するために、第１比較手段ＣＯＭ２１の２つの入力信号ＶREF及びＦｂはＶREF＝Ｆｂの固定電位を保持しなければならない。第１比較手段ＣＯＭ２１の出力信号は電圧降下手段２２に入力されて一定電位だけ降下した後、第２比較手段ＣＯＭ２２に入力される。電圧降下手段２２は第１比較手段ＣＯＭ２１の出力端子及び接地端子ＶSS間に直列連結された多数の抵抗Ｒ20（Ｒ21乃至Ｒ2N）及び各抵抗の両端に接続される多数のスイッチＳ20（Ｓ21乃至Ｓ2N-1）とから構成される。ポジティブチャージポンプ回路２３からポンピングされて出力される高電位の電圧ＶPPIはダイオードチェーン２４によって電圧降下した後、第２比較手段ＣＯＭ２２に入力される。第２比較手段ＣＯＭ２２は電圧降下手段２２の出力値とダイオードチェーン２４の出力値とを比較し、ダイオードチェーン２４の出力値が電圧降下手段２２の出力値より大きい場合には、ハイレベルの電位を出力してスイッチング手段Ｍ２１をターンオンさせる。これにより、ポジティブチャージポンプ回路２３から接地端子ＶSSへの電流パスが行われ、ポンピングされた電位がこれ以上上昇しないようにする。反面、ダイオードチェーン２４の出力値が電圧降下手段２２の出力値より小さい場合にはローレベルの電位を出力してスイッチング手段Ｍ２１をターンオフさせる。これにより、ポジティブチャージポンプ回路２３から接地端子Ｖｓｓへの電流パスは行われず、ポジティブチャージポンプ回路２３の出力電圧は再び上昇する。
【００１３】
このようなスイッチング手段Ｍ２１のターンオン及びターンオフを決定する第2比較手段ＣＯＭ２２の出力値は従来の場合、ダイオードチェーンのオン／オフを決定する高電圧ラッチ回路によって決定された。しかし、高電圧ラッチ回路は素子内の占有面積が大きく、高電圧ラッチ回路によって制御されるスイッチング回路を構成するトランジスタ及びダイオード間の寄生キャパシタンスによるカップリングが発生するという問題点がある。これを解決するために、本発明では第1比較手段ＣＯＭ２１の出力端に電圧降下手段２２を接続し、これを用いてスイッチング手段Ｍ２１を制御する。
【００１４】
電圧降下手段２２のスイッチＳ21乃至Ｓ2Nは例えば、図３に示したような波形に制御される。
【００１５】
全てのスイッチＳ21乃至Ｓ2N-1がオフ状態であれば（時点ｔ２１）、第1比較手段ＣＯＭ２１の出力電位は抵抗Ｒ21乃至Ｒ2N-1を介して降下し、これにより第2比較手段ＣＯＭ２２の第1入力電圧Ｖ21はＶ21＝ＶREF×Ｒ2N／（Ｒ21＋Ｒ22＋．．．．＋Ｒ2N-1）となる。この時、第2比較手段ＣＯＭ２２の第2入力電圧Ｖ22が第1入力電圧Ｖ21より大きいため、第2比較手段ＣＯＭ２２の出力値はハイレベルとなってスイッチング手段Ｍ２１をターンオンさせる。スイッチング手段Ｍ２１がターンオンされるにつれて接地端子ＶSSへの電流パスが行われ、ポジティブチャージポンプ回路２３でポンピングされている電位は上昇しなくなる。また、この時の出力電位ＯＵＴは最小Ｖｍｉｎとなる。スイッチＳ21がオンされると（時点ｔ２２）Ｖ21＝ＶREF×Ｒ2N／（Ｒ22＋Ｒ23＋．．．．．＋Ｒ2N-1）となり、スイッチＳ21及びＳ22がオンされると（時点ｔ２３）Ｖ21＝ＶREF×Ｒ2N／（Ｒ23＋Ｒ24＋．．．．．＋Ｒ2N-1）となる。この時、第2比較手段ＣＯＭ２２の第2入力電圧Ｖ22は全てのスイッチＳ21乃至Ｓ2N-1がオフ状態である前段階で降下した状態なので、第1入力電圧Ｖ21より低い電位を有する。したがって、第2比較手段ＣＯＭ２２の出力値はローレベルとなり、これによりスイッチング手段Ｍ２１はターンオフされる。スイッチング手段Ｍ２１がターンオフされるにつれてポジティブチャージポンプ回路２３でポンピングされている電位は上昇する。このような過程を繰り返し上すべてのスイッチＳ21乃至Ｓ2N-1がオン状態になると（時点ｔｎ）、出力電圧ＯＵＴは最高電位Ｖｍａｘになる。このような原理を用いて第2比較手段ＣＯＭ２２の第1入力電圧Ｖ21を得ることができ、結果的に出力電位ＯＵＴを調節することが可能になる。また、一般に用いられる基準電圧ＶREFは電源電圧ＶCCより相当低い電位（例えば、１〜１．２Ｖ）を使用するので、電圧降下手段２２の各スイッチを制御するために特別な高電位が不要であり、電源電圧ＶCCのみで制御が可能である。
【００１６】
図４及び図５は本発明の第2実施例によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図及び各信号の波形図である。
【００１７】
図４に示すように、本発明の第2実施例による多段階パルス発生回路は、一定電圧を発生させるための基準電圧発生回路３１、基準電圧発生回路３１の出力電圧ＶREF及びこのフィードバック信号Ｆｂを入力として比較した後出力するための第1比較手段ＣＯＭ３１、第1比較手段ＣＯＭ３１の出力電圧を降下して所望の電圧を得るための電圧降下手段３２、所望の高電圧を発生させるためのポジティブチャージポンプ回路３３、ポジティブチャージポンプ回路３３の出力電圧ＶPPIを降下させるためのダイオードチェーン３４、電圧降下手段３２の出力電圧及びダイオードチェーン３４の出力電圧とを比較して出力するための第2比較手段ＣＯＭ３２、及び第2比較手段ＣＯＭ３２の出力に基づいてポジティブチャージポンプ回路３３の出力電圧ＶPPIを制御するためのスイッチング手段Ｍ３１から構成される。
【００１８】
本発明の第1実施例による多段階パルス発生回路の場合、ポジティブチャージポンプ回路から出力される高電位ＶPPIを順次上昇させるか降下させるためにスイッチＳ21乃至Ｓ2N-1が重畳しなければならない。スイッチＳ21乃至Ｓ2N-1がＮＭＯＳまたはＰＭＯＳトランジスタからなる場合、各トランジスタのボディ効果(body effect)によってトランジスタのしきい値電圧が上昇する。これにより、電流駆動能力が低下して回路の効率が低下することもある。このような点を防止するために、本発明の第２実施例による電圧降下手段３２は第１比較手段ＣＯＭ３１の出力端子及び接地端子ＶSS間に直列連結された多数の抵抗Ｒ30（Ｒ31乃至Ｒ3N）及び第１比較手段ＣＯＭ３１の出力端子及び各抵抗の接続点にそれぞれ並列接続される多数のスイッチ（Ｓ30：Ｓ31乃至Ｓ3N-1）から構成される。このような電圧降下手段２２のスイッチＳ21乃至Ｓ2Nは例えば、図５に示したような波形で制御され、この時の出力電圧ＯＵＴも図５に示されている。
【００１９】
このような多段階パルス発生回路は、図２に示した多段階パルス発生回路と動作は同様であるが、電圧降下手段３２の構成において差異がある。
【００２０】
【発明の効果】
上述したように本発明によれば、より少ない回路面積で多段階パルス発生回路を具現することができ、スイッチング手段とダイオードチェーンを構成するダイオードの大きさの差異によるカップリング現象を防止して素子の駆動能力を向上させることのできる効果がある。
【図面の簡単な説明】
【図１】従来のフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図である。
【図２】本発明の第１実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図である。
【図３】本発明の第１実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための各信号の波形図である。
【図４】本発明の第２実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための回路図である。
【図５】本発明の第２実施形態によるフラッシュメモリ装置用多段階パルス発生回路を説明するための各信号の波形図である。
【符号の説明】
２１，３１  基準電圧発生回路
２２，３２  電圧降下手段
２３，３３  ポジティブチャージポンプ回路
２４，３４  ダイオードチェーン
ＣＯＭ２１，ＣＯＭ３１  第1比較手段
ＣＯＭ２２，ＣＯＭ３２  第2比較手段
Ｍ２１，Ｍ３１  スイッチング手段
Ｒ２０，Ｒ３０  抵抗
Ｓ２０，Ｓ３０  スイッチ
【図１】
0003919991.tif 000002
【図２】
0003919991.tif 000003
【図３】
0003919991.tif 000004
【図４】
0003919991.tif 000005
【図５】
0003919991.tif 000006