(57)【特許請求の範囲】
【請求項１】
バーティカルＭＯＳトランジスタを有するＥＥＰＲＯＭであって、
該ＭＯＳトランジスタはそれぞれ電気的に絶縁された第１のゲート電極（Ｇａ１）を有し、
該ゲート電極の電荷は第２のゲート電極（Ｇａ２）とチャネル領域（Ｋａ）との間の電圧降下によって変化することのできる形式のＥＥＰＲＯＭにおいて、
サブストレート（１）に溝（Ｇ）が設けられており、
該溝は側壁を有し、
当該側壁には、サブストレート（１）に配置されたチャネル領域（Ｋａ）が接し、
第１のゲート電極（Ｇａ１）は溝（Ｇ）の側壁に配置されており、溝（Ｇ）から突出しており、
溝（Ｇ）に沿って相互に隣接するＭＯＳトランジスタのそれぞれ２つの第１のゲート電極（Ｇａ１）の間には第１の絶縁構造体（Ｉ１）が配置されており、
第１の絶縁構造体（Ｉ１）は溝（Ｇ）の側壁に沿って配置されており、溝（Ｇ）から突出しており、これにより第１のゲート電極（Ｇａ１）の第１の縁部（Ｆ１）と第１の絶縁構造体（Ｉ１）の第１の層とは相互に接しており、
前記第１の縁部（Ｆ１）は第１のゲート電極（Ｇａ１）を基準にしてチャネル領域（Ｋａ）とは反対の側にあり、
第２のゲート電極（Ｇａ２）はサブストレート（１）の上面で、第１のゲート電極（Ｇａ１）の第１の縁部（Ｆ１）、および第２の縁部（Ｆ２）の少なくとも一部に接し、
前記第１の縁部と第２の縁部は相互に対向しており、
第２のゲート電極（Ｇａ２）はワード線路（Ｗ）の一部であり、
前記ワード線路は、溝（Ｇ）に対して平行に延在し、かつ第１の絶縁構造体（Ｉ１）の第１の層と、第２の層の少なくとも一部に接し、
前記第１の層と第２の層とは相互に対向している、
ことを特徴とするＥＥＰＲＯＭ。
【請求項２】
他方のＭＯＳトランジスタの第１のゲート電極（Ｇａ１）は、溝（Ｇ）の前記側壁に対向する側壁に配置されており、
第１のゲート電極（Ｇａ１）と、一方のＭＯＳトランジスタの第２のゲート電極（Ｇａ２）、および他方のＭＯＳトランジスタの第２のゲート電極（Ｇａ２）とは相互に分離されており、
前記第１のゲート電極と第２のゲート電極とは溝（Ｇ）を基準にして相互に対向している、請求項１記載のＥＥＰＲＯＭ。
【請求項３】
一方のＭＯＳトランジスタの第１のゲート電極（Ｇａ１）と他方のＭＯＳトランジスタの第１のゲート電極（Ｇａ１）との間には第２の絶縁構造体（Ｉ２）が配置されており、
該第２の絶縁構造体の上側面は溝（Ｇ）の上部にあり、
第２のゲート電極（Ｇａ２）とワード線路（Ｗ）とは溝（Ｇ）の上部に配置されている、請求項２記載のＥＥＰＲＯＭ。
【請求項４】
一方のＭＯＳトランジスタの下側ソース／ドレイン領域（Ｓ／Ｄｕ）と他方のＭＯＳトランジスタの下側ソース／ドレイン領域（Ｓ／Ｄｕ）とは重なっており、溝（Ｇ）の底部に配置されており、
相互に隣接し、相互に隣接する溝（Ｇ）に配置されたＭＯＳトランジスタの上側ソース／ドレイン領域（Ｓ／Ｄｏ）は重なっている、請求項２項記載のＥＥＰＲＯＭ。
【請求項５】
バーティカルＭＯＳトランジスタを有するＥＥＰＲＯＭの製造方法であって、
該バーティカルＭＯＳトランジスタはそれぞれ１つの電気絶縁されたゲート電極（Ｇａ１）を有し、
該ゲート電極の電荷は、第２のゲート電極（Ｇａ２）とチャネル領域（Ｋａ）との間の電圧降下により調整可能である形式のＥＥＰＲＯＭの製造方法において、
サブストレート（１）に溝（Ｇ）を形成し、
サブストレート（１）にチャネル領域（Ｋａ）を形成し、これにより溝（Ｇ）の側壁に接するようにし、
第１のゲート電極（Ｇａ１）を、溝（Ｇ）の側壁に配置され、溝（Ｇ）から突出するように形成し、
溝（Ｇ）に沿って相互に隣接するＭＯＳトランジスタのそれぞれ２つの第１のゲート電極（Ｇａ１）の間に、第１の絶縁構造体（Ｉ１）を形成し、これにより第１の絶縁構造体は溝（Ｇ）の側壁に配置され、溝（Ｇ）から突出し、
第１のゲート電極（Ｇａ１）の第１の縁部（Ｆ１）と、第１の絶縁構造体（Ｉ１）の第２の縁部（Ｆ２）とが接するようにし、
第２のゲート電極（Ｇａ２）をサブストレート（１）の上面で、第１のゲート電極（Ｇａ１）の第１の縁部（Ｆ１）と、第２の縁部（Ｆ２）の少なくとも一部とに接するように形成し、
前記第１の縁部（Ｆ１）と第２の縁部（Ｆ２）とは対向しており、かつ第１の縁部は第１のゲート電極（Ｇａ１）を基準にしてチャネル領域（Ｋａ）の反対側にあり、
第２のゲート電極（Ｇａ２）をワード線路（Ｗ）の一部として形成し、
該ワード線路は溝（Ｇ）に対して平行に延在し、第１の絶縁構造体（Ｉ１）の第１の層と、第２の層の少なくとも一部とに接し、
前記第１の層と第２の層とは対向している、
ことを特徴とするＥＥＰＲＯＭの製造方法。
【請求項６】
サブストレート（１）の表面（Ｏ）に第１の補助構造体（Ｈ１）を形成し、
当該形成は、材料を析出し、サブストレート（１）まで達する溝（Ｇ）が形成されるようにサブストレートと共にエッチングすることにより行い、
ゲート誘電体（Ｇｄ）を形成した後、第１のゲート電極（Ｇａ１）を形成するために、材料を析出し、第１の補助構造体（Ｈ１）が部分的に露出されるまでエッチバックし、
第１の補助構造体（Ｈ１）を除去する、請求項５記載の製造方法。
【請求項７】
他方のＭＯＳトランジスタの第１のゲート電極（Ｇａ１）を、溝（Ｇ）の側壁に対向する溝（Ｇ）の側壁に形成し、
これにより一方のＭＯＳトランジスタと他方のＭＯＳトランジスタとは溝（Ｇ）を基準にして相互に対向し、
第１のゲート電極（Ｇａ１）と、一方のＭＯＳトランジスタの第２のゲート電極（Ｇａ２）および他方のＭＯＳトランジスタの第２のゲート電極（Ｇｓ２）とを、それらが相互に分離されるように形成する、請求項５または６記載の製造方法。
【請求項８】
第１のゲート電極（Ｇａ１）を形成するために、溝（Ｇ）の側壁に沿ってそれぞれ１つのスペーサ状構造体（Ｓｔ）を形成し、
保護構造体（ＳＳ１）を形成し、当該形成は材料を析出し、テープ状マスクを用いて、構造体（Ｓｔ）が部分的に露出するまでエッチングすることにより行い、
前記マスクのテープは溝（Ｇ）に対して横に延在しており、
構造体（Ｓｔ）から第１のゲート電極（Ｇａ１）を形成し、溝（Ｇ）に沿って相互に隣接する第１のゲート電極（Ｇａ１）間に第１の絶縁構造体（Ｉ１）を形成し、
当該形成は、構造体（Ｓｔ）の露出部分が熱的酸化により絶縁材料に変換されるように行う、請求項７記載の製造方法。
【請求項９】
一方のＭＯＳトランジスタの第１のゲート電極（Ｇａ１）と他方のＭＯＳトランジスタの第１のゲート電極（Ｇａ１）との間に第２の絶縁構造体（Ｉ２）を形成し、当該第２の絶縁構造体の上側面は溝（Ｇ）の上部にあり、
第２のゲート電極（Ｇａ２）とワード線路（Ｗ）を、これらが溝（Ｇ）の上部に配置されるように形成する、請求項８記載の製造方法。
【請求項１０】
一方のＭＯＳトランジスタと他方のＭＯＳトランジスタの下側ソース／ドレイン領域（Ｓ／Ｄｕ）を形成し、
これらは重なり、溝（Ｇ）の底部に配置され、
相互に隣接し、相互に隣接する溝（Ｇ）に配置されたＭＯＳトランジスタの上側ソース／ドレイン領域（Ｓ／Ｄｏ）を、これらが重なるように形成する、請求項７から９までのいずれか１項記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バーティカルトランジスタを有するＥＥＰＲＯＭであって、
該トランジスタはそれぞれ電気的に絶縁された第１のゲート電極を有し、
該ゲート電極の電荷は第２のゲート電極とチャネル領域との間の電圧降下によって変化することのできる形式のＥＥＰＲＯＭ、およびこのＥＥＰＲＯＭの製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭは、電気的に書き込みおよび消去可能な固定値メモリセル構成である。ＥＥＰＲＯＭは、それぞれ絶縁された第１のゲート端子を備えたトランジスタを有し、この第１のゲート端子は第２のゲート端子とチャネル領域との間に配置されている。トランジスタの起動電圧はそれぞれ第１のゲート電極での異なる充電によって変化することができる。第１のゲート電極の再充電は、第２のゲート電極とチャネル領域との間の電圧降下が大きいときに薄い酸化物を通り抜ける（トンネルする）電極によって行われる。
【０００３】
ＶＬＳＩ技術では、回路構成の実装密度の向上が努力されている。これはプロセスコストを低減し、スイッチング速度を向上させるためである。
【０００４】
実装密度を高めるための手段は、ＭＯＳトランジスタを半導体構造体のエッジに形成することである（例えばL.Risch, W.H.Krautschneider, F.Hofmann, H.Schaefer著、Vertical MOS Transistor with 70 nm chanel length, ESSDERC 1995, pp101-104参照）。このようなトランジスタの電流は実質的にサブストレート表面に対して垂直に経過するから、これらはバーティカルトランジスタと称される。
【０００５】
ドイツ特許出願１９５２４４７８号には、トランジスタが溝のエッジに配置されたＥＥＰＲＯＭが記載されている。相互に対向する２つの部分トランジスタが、溝の底部を延在するビット線路と、溝に対して横に延在するワード線路を分割する。電気絶縁された第１のゲート電極と第２のゲート電極との間の結合容量を高めるために、第１のゲート電極はチャネル経過に対して平行に、溝の深さよりも大きな広がりを有している。ワード線路を形成するために材料がエッチングされる。ここでは溝の内部に穴状の凹部が発生し、この凹部は大きなアスペクト比を有している。この大きなアスペクト比のためエッチングプロセスが困難になる。
【０００６】
ＵＳ５１８０６８０には、サブストレートに相互に平行に延在する溝の設けられたＥＥＰＲＯＭが記載されている。溝のエッジには対向してバーティカルトランジスタが配置されている。トランジスタの絶縁された第１のゲート電極は溝に配置されている。溝にはそれぞれ２つのワード線路が延在しており、ワード線路は部分的に第２のゲート電極として作用する。トランジスタの上側ソース／ドレイン領域は溝の間に配置されており、テープ状の導電構造体と接続している。この導電構造体は溝に対して横に延在する。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、次のようなバーティカルＭＯＳトランジスタを有するＥＥＰＲＯＭを提供することである。すなわちバーティカルＭＯＳトランジスタがそれぞれ電気絶縁された第１のゲート電極を有し、このトランジスタの電荷が第２のゲート電極とチャネル領域との間の電荷によって変化するようなＥＥＰＲＯＭを提供することである。またこのＥＥＰＲＯＭは従来技術に対して高いプロセス安全性と高い実装密度で製造することができ、また再充電のためにとりわけ小さな電圧降下しか必要としない。さらにこのようなＥＥＰＲＯＭの製造方法を提供するものである。
【０００８】
【課題を解決するための手段】
この課題は本発明により、サブストレートに溝が設けられており、
該溝は側壁を有し、
当該側壁には、サブストレートに配置されたチャネル領域が接し、
第１のゲート電極は溝の側壁に配置されており、溝から突出しており、
溝に沿って相互に隣接するＭＯＳトランジスタのそれぞれ２つの第１のゲート電極の間には第１の絶縁構造体が配置されており、
第１の絶縁構造体は溝の側壁に沿って配置されており、溝から突出しており、これにより第１のゲート電極の第１の縁部と第１の絶縁構造体の第１の層とは相互に接しており、
前記第１の縁部は第１のゲート電極を基準にしてチャネル領域とは反対の側にあり、
第２のゲート電極はサブストレートの上面で、第１のゲート電極の第１の縁部、および第２の縁部の少なくとも一部に接し、
前記第１の縁部と第２の縁部は相互に対向しており、
第２のゲート電極はワード線路の一部であり、
前記ワード線路は、溝に対して平行に延在し、かつ第１の絶縁構造体の第１の層と、第２の層の少なくとも一部に接し、
前記第１の層と第２の層とは相互に対向しているように構成して解決される。
【０００９】
【発明の実施の形態】
本発明のＥＥＰＲＯＭでは、バーティカルＭＯＳトランジスタにそれぞれ電気絶縁された第１のゲート電極が設けられており、この第１のゲート電極は第２のゲート電極とチャネル領域との間に配置されている。チャネル領域はサブストレートの一部であり、溝を有していて、溝の中には第１のゲート電極が配置されている。ゲート誘電体の設けられたチャネル領域は第１のゲート電極の第１のエッジの一部分に配置されている。ＭＯＳトランジスタの起動電圧は、第１のゲート電極における種々異なる電荷によって変化することができる。第１のゲート電極の再充電は、電圧降下の際に第２のゲート電極とチャネル領域との間で第１のゲート電極へ、または第１のゲート電極から通り抜ける（トンネルする）電極により行われる。トンネルが電圧降下の比較的小さいときでもすでに生じることができるようにするため、第１のゲート電極と第２のゲート電極との間に大きな面、すなわち大きな結合容量が設けられる。従ってＥＥＰＲＯＭでは、第１のゲート電極が溝から突出し、このため第１のゲート電極の第１のエッジは溝の外にある。このことにより第１のゲート電極と第２のゲート電極との間の面では損失なしで実装密度を高めることができる。第２のゲート電極はサブストレートの外側で、電気絶縁された第１のゲート電極の第１のエッジに接する。また電気絶縁された第１のゲート電極の第１のエッジに対向する第２のエッジの少なくとも一部にも接する。第２のゲート電極はワード線路の一部であり、溝に対して平行に延在する。溝の経過に対して垂直のワード線路横断面が、溝に沿って相互に隣接する第１のゲート電極間の領域で、第１のゲート電極の領域のワード線路の同じような横断面よりも小さくならないようにするため、溝に沿って相互に隣接するＭＯＳトランジスタのそれぞれ２つの第１のゲート電極の間には第１の絶縁構造体が配置され、この絶縁構造体は溝のエッジに配置され、溝から突出している。これにより、第１のゲート電極の第１のエッジと第２の絶縁構造体の第１のエッジとは入り組み合う。ワード線路は第１の絶縁構造体の第１のエッジおよび第２のエッジの一部に接する。第２のエッジは第１のエッジに対向している。第１の絶縁構造体が無ければ、ワード線路の電気抵抗が小さな横断面の部分によって大きくなってしまう。
【００１０】
ドイツ特許願１９５２４４７８号とは異なり、ワード線路は自己調整することができる。すなわち、調整マスクを使用しないで形成することができる。ワード線路の垂直方向寸法、すなわち溝のエッジの１つの面における寸法とワード線路の経過に対して垂直の寸法が、ドイツ特許願１９５２４４７８号のワード線路の相応する寸法と比較可能であれば、ワード線路を形成するためのエッチングプロセスは、ドイツ特許願１９５２４４７８号の、溝に対して垂直に延在するワード線路を形成すっるためのエッチングプロセスよりも簡単である。溝に対して平行に延在するワード線路の間には長いスリットが発生する。このスリットはエッチングプロセス時にガス交換に対して、ドイツ特許願１９５２４４７８号の溝に対して垂直に延在するワード線路間で、溝に発生する穴状の凹部よりも多くの空間を保証する。
【００１１】
第１のゲート電極は例えば、材料を溝のエッジに接して析出およびエッチングすることにより構造体を形成することによって作る。実装密度を高めるためには、構造体がスペーサであり、このスペーサが溝のエッジに接していると有利である。しかし構造体はマスクしたエッチングによっても形成することができる。構造体が溝を埋めていてもそれは本発明の枠内である。溝のエッジの高さは構造体の形成後に低くされ、これにより構造体が溝から突出し、部分的にサブストレートには接しなくなる。
【００１２】
溝のエッジは次のようにして縮小することができる。すなわち、サブストレートを溝の外で構造体に対して選択的にエッチングするのである。構造体から複数の第１のゲート電極が形成される。
【００１３】
サブストレートが溝の底部で溝のエッジの縮小の際にエッチングされるのを阻止するため、そしてこれによりエッジが縮小されずに移動するだけであるのを阻止するために、プロセス簡単化のために溝のエッジの上側部分を補助構造体により形成し、この補助構造体はサブストレートに対して選択的にエッチングされるように構成すると簡単化にために有利である。補助構造体は、サブストレートに接する溝のエッジの下側部分のエッチングの前、または後に形成される。溝のエッジを縮小するために補助構造体を構造体の形成後に除去する。ここで補助構造体はサブストレートに対して選択的にエッチングされる。
【００１４】
実装密度を高めるために、相互に対向する２つトランジスタを溝の対向するエッジに配置すると有利である。
【００１５】
相互に対向するトランジスタの第１のゲート電極と第２のゲート電極とを接続することができる。
【００１６】
相互に対向するトランジスタの第１と第２のゲート電極を相互に接続しないことも本発明の枠内である。ここでは実装密度を高めるために、第１と第２のゲート電極がスペーサ状に構成される。溝ごとに２つのワード線路が設けられる。
【００１７】
ワード線路は貫通する２つのスペーサの形状を有することができ、２つのスペーサは第１のゲート電極の第１のエッジと第２のエッジにそれぞれ当接する。
【００１８】
第１の絶縁構造体を、溝のエッジに沿ってそれぞれ構造体を形成することにより作るのも本発明の枠内である。この構造体は保護双によって覆われ、保護層は溝に沿って隣接するトランジスタ間では除去され、構造体の露出部分は熱酸化によって第１の絶縁構造体に変換される。
【００１９】
第１の絶縁構造体を形成するために酸化される構造体部分の容積は拡大する。溝の外では酸化が両側で行われる。そのため溝中央の方向にも反対の方向にも対称的に容積が拡大する。溝の中では酸化が片側でだけ行われる。そのため容積は溝中央の方向でだけ拡大することができる。従って溝部分は第１の絶縁構造体により特に強く細くされる。溝の隣接するワード線路間の短絡を回避するために、溝の中では相互に対向する第１のゲート電極と第１の絶縁構造体との間で、貫通する第２の絶縁構造体を設けると有利である。ここでは第２の絶縁構造体の上側面の高さはサブストレート表面の高さより高いか、または有利にはほぼ同じである。ワード線路はこのことにより、狭められた溝内には配置されない。有利にはまた、プロセス安全性をこのようにして高める。なぜならワード線路の種々異なる部分を形成するためのエッチング深さが同じだからである。ＭＯＳトランジスタの制御は第２のゲート電極を介して行われ、この第２のゲート電極の電位は容量的に第１のゲート電極に伝送される。
【００２０】
ＭＯＳトランジスタの上側ソース／ドレイン領域および下側ソース／ドレイン領域は例えばマスクした埋め込み、またはドープ物質源からドープ物質を半導体材料からなるサブストレートに拡散することにより形成することができる。半導体サブストレートには溝のエッジの少なくとも一部が配置されている。下側ソース／ドレイン領域を形成するために埋め込みを斜めに行うことができる。プロセスの簡単化と、不所望の容量を回避するために、下側ソース／ドレインを上側ソース／ドレイン領域に対して実質的に横にずらして配置すると有利である。この場合、下側ソース／ドレイン領域は垂直埋め込みによっても形成することができる。択一的にソース／ドレイン領域を形成するために、サブストレートへ層列をソース／ドレイン領域およびチャネル領域に相応してエピタキシャル成長させ、ここに溝のエッジの少なくとも一部を形成するか、または配置する。
【００２１】
本発明のＥＥＰＲＯＭのメモリセルの面は２Ｆ２で被覆することができる。ここでＦはそれぞれの技術で製造可能な最小の構造単位である。実装密度を高めるために、溝に対して横に隣接する複数のトランジスタを直列に接続し、それぞれ２つの上側ソース／ドレイン領域およびそれぞれ２るの下側ソース／ドレイン領域が重なり合うようにする。すなわち、共通のドープ領域を形成すると有利である。択一的に上側ソース／ドレイン領域を導電構造体を介して相互に接続することもできる。この場合、トランジスタは直列には接続されない。
【００２２】
実装密度を高めるために、溝のワード線路の接点をそれぞれ対向する溝の端部に配置すると有利である。
【００２３】
構造体は導電材料、例えば金属、シリコンまたはドープされたポリシリコンのような材料を有する。ポリシリコンは析出中にドープするか、または後からドープすることができる。
【００２４】
上側ソース／ドレイン領域と下側ソース／ドレイン領域はｎドープまたはｐドープすることができる。
【００２５】
【実施例】
以下本発明の実施例を図面に基づいて詳細に説明する。図面は縮尺通りではない。
【００２６】
出発材料はシリコンからなるサブストレート１であり、サブストレート１の表面Ｏに接して約１μｍの厚さの層Ｓにｐドープされている（図１参照）。層Ｓのドーピング濃度は約５×１０１７ｃｍ−３である。続いてＴＥＯＳ法でＳｉＯ２が約３００ｎｍの厚さで析出される。テープ状の第１のマスク（図示せず）を用いて、ＳｉＯ２が例えばＣＨＦ３、Ｏ２によりエッチングされ、相互に平行に延在する約２５０ｎｍ幅の溝Ｇが形成される。相互に隣接する溝Ｇの中央線は約２５０ｎｍの間隔を相互に有する（図１参照）。
【００２７】
続いてシリコンがＳｉＯ２に対して選択的に例えばＨＢｒ、Ｈｅ、Ｏ２、ＮＦ３により約４００ｎｍの深さまでエッチングされる。これにより溝Ｇが深くされる（図１参照）。
【００２８】
熱的酸化により約８ｎｍの厚さのゲート誘電体Ｇｄが形成される（図１参照）。
【００２９】
スペーサ状の構造体Ｓｔを溝Ｇのエッジに形成するためにドープされたポリシリコンがその場で厚さ約５０ｎｍに析出され、第１の補助構造体Ｈ１と溝Ｇの底部にあるゲート誘電体Ｇｄの一部が部分的に露出するまでエッチバックされる。構造体Ｓｔはそれぞれ溝Ｇのエッジに沿って延在する（図１参照）。シリコンに対してＳｉＯ２を例えばＣＨＦ３、Ｏ２により選択的にエッチングすることにより、第１の補助構造体Ｈ１が除去される。これにより、溝Ｇのエッジが縮小される（図２参照）。構造体Ｓｔは約３００ｎｍだけ溝Ｇから突出する。
【００３０】
熱的酸化により約１０ｎｍの厚さの第２の補助構造体Ｈ２が形成される（図２参照）。
【００３１】
テープ状の第２のマスク（図示せず）を用いて、ｎドープされたイオンの埋め込みが実行される。テープ状の第２のマスクのテープは溝に対して垂直に延在し、約２５０ｎｍの幅である。隣接するテープの中央線間の間隔は約２５０ｎｍである。埋め込みにより溝Ｇの底部部分には下側ソース／ドレイン領域Ｓ／Ｄｕが、溝Ｇの間には上側ソース／ドレイン領域Ｓ／Ｄｏが形成される（図２参照）。下側ソース／ドレイン領域Ｓ／Ｄｕは、表面Ｏに対して垂直に延在する軸を基準にして、上側ソース／ドレイン領域Ｓ／Ｄｏに対して横にずらされている。
【００３２】
第１の保護構造体ＳＳ１を形成するために窒化シリコンが厚さ約３０ｎｍに析出され、第２のマスクに対して相補的な第３のマスク（図示せず）を用いてエッチングされる。エッチング材として例えばＣＦ４，Ｏ２，Ｎ２が適する（図２、３参照。図２は第３のマスクにより覆われた領域の横断面を示し、図３は図２の横断面に対して平行な、第３のマスクにより覆われていない領域の横断面を示す。）
熱的酸化により、第１の保護構造体ＳＳ１により保護されていない構造体Ｓｔの部分はさらに酸化され、第１の絶縁構造体Ｉ１を形成する（図３参照）。第１の絶縁構造体Ｉ１の間にある構造体Ｓｔの部分は第１のゲート電極Ｇａ１として適する。容積が再酸化の際の拡大し、溝Ｇの中では溝中央方向にだけ拡大が生じることができるから、相互に対向する第１の絶縁構造体Ｉ１間の空間は溝Ｇの中では溝の外よりも小さい。溝の外では、拡大が溝中央方向と反対方向に対称的に生じることができる（図３参照）。
【００３３】
第１の絶縁構造体Ｉ１の容積は続いて縮小される。これは、ＳｉＯ２を等方性に約５０ｎｍだけエッチバックすることにより行われる。これにより形成すべきワード線路に対してより多くの空間が形成される。
【００３４】
続いて第１の保護構造体ＳＳ１が例えばＨ３ＰＯ４により除去される。
【００３５】
第２の保護構造体ＳＳ２を形成するために、窒化シリコンが約３０ｎｍの厚さに析出される（図４参照）。第２の絶縁構造体Ｉ２を形成するためにＴＥＯＳ法でＳｉＯ２が約２００ｎｍの厚さに析出され、溝Ｇの中で第２の絶縁構造体Ｉ２が形成されるまでエッチバックされる。この第２の絶縁構造体Ｉ２の高さはサブ図とレート１の高さにと一致する（図４参照）。サブストレート１の上に配置された第２の保護構造体ＳＳ２の部分はここではエッチングストッパとして用いる。
【００３６】
続いて第２の保護構造体ＳＳ２の露出部分がＨ３ＰＯ４により除去される。ＳｉＯ２を例えばＨＦにより等方性エッチングすることにより、第２の補助構造体Ｈ２の露出部分が除去される。ＯＮＯ層を取り囲む第３の絶縁構造体Ｉ３は、まず熱的酸化により約３ｎｍの厚さの酸化層を形成し、続いてニトライドを約１５ｎｍの厚さに析出し、約３ｎｍの深さに熱的酸化することにより形成される（図４参照）。
【００３７】
ワード線路Ｗを形成するために、ドープされたポリシリコンが約５０ｎｍの厚さでその場で析出され、エッチバックされる。第１のゲート電極Ｇａ１に配置されたワード線路Ｗの部分は第２のゲート電極Ｇａ２として適する。ワード線路Ｗはそれぞれ溝Ｇの中と溝Ｇの外を延在する。従ってワード線路はそれぞれ、第１のゲート電極Ｇａ１の第１のエッジＦ１と、これに対向する第２のエッジＦ２に当接する（図４参照）。第１のゲート電極Ｇａ１にはバーティカルトランジスタのチャネル領域も接する。第３の絶縁構造体Ｉ３は第１のゲート電極Ｇａ１を第２のゲート電極Ｇａ２から分離する。第２の絶縁構造体Ｉ２は、ワード線路Ｗが狭窄された溝Ｇの中に形成されるのを阻止する。この狭窄された溝には隣接するワード線路Ｗとの短絡が生じ得る。
【００３８】
ＭＯＳトランジスタの起動電圧は、所属の第１のゲート電極Ｇｑ１での充電により調整することができる。再充電は、第２のゲート電極Ｇａ２とチャネル領域Ｋａとの間の電圧降下に基づく電子のトンネルにより行われる。必要な電圧降下は、第１のゲート電極Ｇａ１と第２のゲート電極Ｇａ２との間の面積、すなわち結合容量が大きければ大きいほど小さい。この面積の大きさは第１の補助構造体Ｈ１の厚さにより定められる。
【００３９】
実施例には多くの変形が考えられ、これも本発明の枠内である。例えば前記の層、領域、補助構造体、構造体、マスクおよび溝の寸法はそれぞれの必要に応じて適合することができる。溝のエッジは必ずしもサブストレートの表面に対して垂直に延在する必要はなく、半導体構造体の表面と任意の角度をとることができる。ポリシリコンは析出中でも析出後でも、ドープすることができる。ドープされたポリシリコンの代わりに、例えば金属シリコンおよび／または金属を使用することもできる。
【図面の簡単な説明】
【図１】ドープされた層を有するサブストレートの横断面図であり、第１の補助構造体、溝、ゲート誘電体および構造体が形成されている。
【図２】第２の補助構造体、下側ソース／ドレイン領域、上側ソース／ドレイン領域、および第１の保護構造体が形成され、構造体から第１のゲート電極と第１の絶縁構造体（図３に示されている）が形成された後の図１の横断面図である。
【図３】図２のプロセスステップ後のサブストレートの、図２の横断面図に対して平行の横断面図である。
【図４】第１の保護構造体を除去し、第２の絶縁構造体、第３の絶縁構造体、ワード線路および第２オンゲート電極を形成した後の図２の断面図である。
【符号の説明】
１  サブストレート
Ｓ  層
Ｓｔ  構造体
Ｇ  溝
Ｈ１，Ｈ２  補助構造体
【図１】
0003868134.tif 000002
【図２】
0003868134.tif 000003
【図３】
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【図４】
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