(57)【特許請求の範囲】
【請求項１】
第1のＦＥＴのゲート端子に被制御信号が入力され、前記第1のＦＥＴのドレイン端子に制御信号が供給され、このドレイン端子から前記被制御信号に対応する信号が出力される半導体集積回路において、
前記第1のＦＥＴのソース端子と接地端子との間に接続されるインダクタ素子と、
前記第1のＦＥＴのドレイン端子に接続され、前記第1のＦＥＴのドレイン電圧とソース電圧との大小関係を切替制御する制御信号入力回路と、
前記制御信号の入力端子と前記制御信号入力回路の入力端子との間に接続されるDCFL（Direct Coupled FET Logic)回路と、を備え、
前記第1のＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート−ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号の基本波周波数で直列共振するように、前記インダクタ素子のインダクタンス値を設定することを特徴とする半導体集積回路。
【請求項２】
第1のＦＥＴのゲート端子に被制御信号が入力され、前記第1のＦＥＴのドレイン端子に制御信号が供給され、このドレイン端子から前記被制御信号に対応する信号が出力される半導体集積回路において、
前記第1のＦＥＴのソース端子と接地端子との間に直列接続されるインダクタ素子および第１のキャパシタ素子と、
前記第1のＦＥＴのドレイン端子に接続され、前記第1のＦＥＴのドレイン電圧とソース電圧との大小関係を切替制御する制御信号入力回路と、
前記制御信号の入力端子と前記制御信号入力回路の入力端子との間に接続されるDCFL（Direct Coupled FET Logic)回路と、を備え、
前記第1のＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート−ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号の基本波周波数で直列共振するように、前記インダクタ素子のインダクタンス値を設定することを特徴とする半導体集積回路。
【請求項３】
前記DCFL回路は、電源端子と接地端子との間に直列接続された電流源および第2のＦＥＴを有し、
前記第２のＦＥＴのゲート端子には前記制御信号入力端子が接続され、
前記第1のＦＥＴのドレイン端子には、前記第２のＦＥＴのドレイン端子を介して前記制御信号が供給されることを特徴とする請求項1または２に記載の半導体集積回路。
【請求項４】
前記制御信号入力回路と前記第2のＦＥＴのドレイン端子との距離は、信号の反射が起きない程度に短くされることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第1のＦＥＴおよび前記DCFL回路は、同一のペレット上に形成されることを特徴とする請求項１〜4のいずれかに記載の半導体集積回路。
【請求項６】
前記第１および第2のＦＥＴは、GaAsMESFETであることを特徴とする請求項１〜5のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＳＫ(Amplitude Shift Keying)変調用のＩＣやスイッチなどに用いられるＦＥＴを有する半導体集積回路に関する。
【０００２】
【従来の技術】
本出願人は先に、ＦＥＴ（電界効果トランジスタ）を用いて構成した共振型変調回路を提案した（特願2000-126006号）。この回路は、ＦＥＴのソース端子および接地端子間にインダクタ素子を接続し、ドレイン電圧がソース電圧よりも低い場合に、ゲート−ソース間のインピーダンスのリアクタンス成分に対してインダクタ素子を直列共振させるものである。
【０００３】
【発明が解決しようとする課題】
この出願に開示された共振型変調回路では、制御信号の電圧レベルにより、ＦＥＴの動作点が飽和領域と非飽和領域とを往復することから、ＦＥＴのドレイン−ソース間抵抗Ｒdsが大きく変化する。このことは、以下の（１）式および（２）式に示すStatz(Raytheon)のGaAsFETモデル式からも理解できる。なお、（１）式はＦＥＴの動作点が非飽和状態のときのモデル式、（２）式はＦＥＴの動作点が飽和状態のときのモデル式であり、βは伝達コンダクタンスパラメータ、ＶＴＯはスレッショルド電圧、θはスタッツパラメータ、αは電流飽和パラメータ、λは出力コンダクタンスパラメータである。
【０００４】
Ids=β(Vgs-VTO)2/(1+θ(Vgs-VTO))・[1-[1-α・Vds/3]3]・(1+λ・Vds)  …（１）
Ids=β(Vgs-VTO)2/(1+θ(Vgs-VTO))・(1+λ・Vds)                  …（２）
実測値に基づいて、ＦＥＴのドレイン−ソース間電圧Ｖdsに対するドレイン−ソース間抵抗Ｒdsとドレイン−ソース間電流Ｉdsとをプロットすると、図１３のようになる。図示の曲線ＡはＲds−Ｖds特性曲線、曲線ＢはＩds−Ｖds曲線を示している。図１３からわかるように、Ｖdsの高電位側ではＲdsは１４３Ωになり、低電位側では４２Ωになる。
【０００５】
また、図１４はＦＥＴのドレイン−ソース間抵抗Ｒdsの特性をスミスチャートで表したものである。図１４からわかるように、低電位側と高電位側でＲdsが大きく変化する。
【０００６】
このように、従来の共振型変調回路では、Ｖdsの電位変化に対してＲdsが大きく変化するため、整合回路の設計が困難になるという問題がある。
【０００７】
本発明は、このような点に鑑みてなされたものであり、その目的は、制御信号の電位変化によるインピーダンスの変動を抑制することができる半導体集積回路を提供することにある。
【０００８】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、第1のＦＥＴのゲート端子に被制御信号が入力され、前記第1のＦＥＴのドレイン端子に制御信号が供給され、このドレイン端子から前記被制御信号に対応する信号が出力される半導体集積回路において、前記第1のＦＥＴのソース端子と接地端子との間に接続されるインダクタ素子と、前記第1のＦＥＴのドレイン端子に接続され、前記第1のＦＥＴのドレイン電圧とソース電圧との大小関係を切替制御する制御信号入力回路と、前記制御信号の入力端子と前記制御信号入力回路の入力端子との間に接続されるDCFL（Direct Coupled FET Logic)回路と、を備え、前記第1のＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート−ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号の基本波周波数で直列共振するように、前記インダクタ素子のインダクタンス値を設定する。
【０００９】
また、本発明は、第1のＦＥＴのゲート端子に被制御信号が入力され、前記第1のＦＥＴのドレイン端子に制御信号が供給され、このドレイン端子から前記被制御信号に対応する信号が出力される半導体集積回路において、前記第1のＦＥＴのソース端子と接地端子との間に直列接続されるインダクタ素子および第１のキャパシタ素子と、前記第1のＦＥＴのドレイン端子に接続され、前記第1のＦＥＴのドレイン電圧とソース電圧との大小関係を切替制御する制御信号入力回路と、前記制御信号の入力端子と前記制御信号入力回路の入力端子との間に接続されるDCFL（Direct Coupled FET Logic)回路と、を備え、前記第1のＦＥＴのドレイン電圧がソース電圧よりも低い場合に、ゲート−ソース間のインピーダンスのリアクタンス成分に対して前記インダクタ素子が前記被制御信号の基本波周波数で直列共振するように、前記インダクタ素子のインダクタンス値を設定する。
【００１０】
本発明では、第1のＦＥＴのドレイン端子と制御信号の入力端子との間に、制御信号入力回路とDCFL回路を接続するため、制御信号の電位が変動しても、第1のＦＥＴのドレイン端子におけるインピーダンスの変動を抑制でき、かつインピーダンスを高くすることができる。
【００１１】
【発明の実施の形態】
以下、本発明に係る半導体集積回路について、図面を参照しながら具体的に説明する。
【００１２】
（第1の実施形態）
図１は本発明に係る半導体集積回路の第1の実施形態の回路図である。図１の半導体集積回路は、化合物半導体（例えば、GaAs）を材料とするＭＥＳ型のＦＥＴを用いたＡＳＫ(Amplitude Shift Keying)変調用のＩＣの主要部を示している。
【００１３】
図１の半導体集積回路は、共振型変調回路１とDCFL(Direct Coupled FET Logic)回路２とを備えている。共振型変調回路１は、ＦＥＴ３のゲート端子と入力端子ＩＮとの間に接続される入力整合回路４と、ＦＥＴ３のソース端子と接地端子との間に接続されるインダクタ素子（コイル）５と、ＦＥＴ３のドレイン端子と出力端子ＯＵＴとの間に接続される出力整合回路６と、ＦＥＴ３のドレイン端子とDCFL回路２との間に接続される制御信号入力回路７と、ＦＥＴ３のソース端子に接続されるバイアス供給回路８と、を有する。
【００１４】
DCFL回路２は、電源端子Ｄと接地端子との間に直列接続される電流源１１とＦＥＴ１２とを有する。この電流源１１は、ゲート−ソース間を短絡させたディプレッション型のＦＥＴで構成されている。ＦＥＴ１２のゲート端子には制御信号入力端子Ｅが接続され、この入力端子Ｅに入力される制御信号により、ＦＥＴ１２はスイッチ動作を行う。ＦＥＴ１２は、エンハンスメント型のＦＥＴか、あるいはディプレッション型のＦＥＴとそのソース端子−接地端子間に接続された抵抗素子とで構成される。
【００１５】
制御信号入力端子Ｅに入力される制御信号の周波数が数ＭＨｚ程度の低周波の場合、ＦＥＴ１２が持っている寄生容量は数ｐＦ程度であるため無視でき、ＦＥＴ１２のゲートインピーダンスは、ゲート電圧Ｖgsとゲート電流Ｉgs（＝Ｉs{exp(Vgs／N・Vt)}で決まる。Ｖds>>Ｉds≒Ｉs＝１ｅ-12、Ｎ＝１．２、Ｖt＝０．２Ｖ程度であるため、ゲートインピーダンスはＭΩ以上と大きくなる。
【００１６】
図１のDCFL回路２内のＦＥＴ１２のゲートインピーダンスと制御信号入力回路７に流れる電流は図２のような特性になる。図２の曲線ｐは制御信号の電位に対するＦＥＴのゲートインピーダンスの特性図、曲線ｑは制御信号の電位に対する制御信号入力回路７に流れる電流の特性を表している。
【００１７】
図示のように、制御信号の電位が変化しても、ＦＥＴ１２のゲートインピーダンスはほとんど変化せず、かつ高抵抗化していることがわかる。
【００１８】
また、図３は共振型変調回路１のドレイン−ソース間抵抗Ｒdsの特性を示すスミスチャートである。図３からわかるように、制御信号の電位が変化しても、スミスチャート上の位置は変化しない。このことからも、ＦＥＴ１２のゲートインピーダンスがほとんど変化しないことがわかる。
【００１９】
図１の制御信号入力回路７はＦＥＴ３のドレイン電圧とソース電圧との大小関係を任意に切替制御するために設けられ、バイアス供給回路８はＦＥＴ３を最適なバイアス条件に設定するために設けられている。
【００２０】
図１において、ＦＥＴ３のソース端子と接地端子との間に接続されたインダクタ素子１は、ＦＥＴ３がオフ状態のときに、ＦＥＴ３のゲート−ソース間インピーダンスのリアクタンス成分との間で直列共振するように、インダクタ素子１のインダクタンス値が設定されている。このような直列共振が起きると、ＦＥＴ３の出力側に信号が伝達されなくなり、信号伝達量を低減できる。
【００２１】
ここで、ＦＥＴ３のゲート−ソース間インピーダンスのリアクタンス成分Ｘcは（３）式で表される。
【００２２】
0003929732.tif 000002
ここで、ω＝２πｆであり、ｆは共振周波数または所望の周波数である。
【００２３】
（３）式にて求められたＸcを以下の（４）式に代入することにより、インダクタ素子１のインダクタンス値を求めることができる。
【００２４】
｜Ｘc｜／ω＝Ｌ    …（４）
また、ＦＥＴ３がオフ状態のときのレジスタンス成分Ｒは（５）式で近似することができる。
【００２５】
0003929732.tif 000003
信号の選択度を示すＱは、（４）および（５）式を用いて（６）式のように表すことができる。
【００２６】
Ｑ＝ωＬ／Ｒ    …（６）
図４は図１のＦＥＴ３の伝達特性（Ｓ21）を示す図であり、図中の曲線ａはオン特性、曲線ｂはオフ特性を示している。なお、図４の横軸は周波数(GHz)、縦軸は信号強度(dB)である。
【００２７】
図４は使用帯域が５〜６GHzを想定して図１のＦＥＴ３を形成した場合の例を示している。図示のように、ＦＥＴ３がオフ状態のときは、５〜６GHzの周波数帯域で(-15dB)以下にまで信号伝達量が減少することがわかる。
【００２８】
なお、制御信号入力回路７は、ＦＥＴ３をオフ状態にする際には、Ｃgd／(Ｃgd＋Ｃgs)・Ｒds／(Ｒds＋ＲL)が最小となるように、ＦＥＴ３のドレイン・ソース間電圧を設定する。
【００２９】
このように、本実施形態では、ＦＥＴ３のドレイン端子と制御信号入力端子Ｅとの間に、制御信号入力回路７とDCFL回路２とを直列接続するため、制御信号の電位が変化しても、DCFL回路２内のＦＥＴ１２のゲートインピーダンスがほとんど変化しなくなり、かつゲートインピーダンスを高抵抗化することができる。したがって、共振型変調回路１とDCFL回路２との間の整合が取りやすくなり、５０Ω抵抗を並列付加する等の簡易な回路で整合回路を構成できる。
【００３０】
（第2の実施形態）
第２の実施形態は、上記のインダクタ素子１に加えて、ＦＥＴ３のゲート端子とソース端子との間にキャパシタ素子を追加したものである。
【００３１】
図５は本発明に係る半導体集積回路の第２の実施形態の回路図である。図５では図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３２】
図５の半導体集積回路は、図１の構成に加えて、ＦＥＴ３のゲート端子とソース端子との間に接続されたキャパシタ素子（第２のキャパシタ素子）Ｃ１を有する。このキャパシタ素子Ｃ１を設けることにより、ＦＥＴ３の寄生レジスタンス成分がみかけ上小さくなり、Ｑが大きくなる。
【００３３】
このキャパシタ素子を設けた場合のＦＥＴ３のリアクタンス成分は（７）式で表される。
【００３４】
0003929732.tif 000004
（７）式を上記の（４）式に代入することにより、インダクタ素子１のインダクタンス値が求められる。
【００３５】
また、この場合のレジスタンス成分Ｒは（８）式で近似される。
【００３６】
0003929732.tif 000005
この場合のＱはωＬ／Ｒで表される。
【００３７】
図６は図５のＦＥＴ３の伝達特性（Ｓ21）を示す図であり、図中の曲線ｃはオン特性、曲線ｄはオフ特性を示している。
【００３８】
図６は使用帯域が５〜６GHzを想定して図５のＦＥＴ３を形成した場合の例を示している。図示のように、ＦＥＴ３がオフ状態のときは、５〜６GHzの周波数帯域で(-20dB)以下にまで信号伝達量が減少することがわかる。
【００３９】
このように、第２の実施形態では、ＦＥＴ３のゲート端子とソース端子との間にキャパシタ素子Ｃ１を接続するため、ＦＥＴ３の寄生レジスタンス成分をみかけ上小さくでき、第１の実施形態よりもオフ時の信号減衰量を小さくできる。
【００４０】
（第３の実施形態）
第３の実施形態は、上記のインダクタ素子１に加えて、ＦＥＴ３のドレイン端子とソース端子との間にキャパシタ素子を追加するものである。
【００４１】
図７は本発明に係る半導体集積回路の第３の実施形態の回路図である。図７では図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４２】
図７の半導体集積回路は、図１の構成に加えて、ＦＥＴ３のドレイン端子とソース端子との間に接続されたキャパシタ素子（第３のキャパシタ素子）Ｃ２を有する。このキャパシタ素子Ｃ２を設けることにより、ＦＥＴ３の寄生レジスタンス成分がみかけ上小さくなり、Ｑが大きくなる。
【００４３】
このキャパシタ素子を設けた場合のＦＥＴ３のリアクタンス成分は（９）式で表される。
【００４４】
0003929732.tif 000006
（９）式を上記の（４）式に代入することにより、インダクタ素子１のインダクタンス値が求められる。
【００４５】
また、この場合のレジスタンス成分Ｒは（１０）式で近似される。
【００４６】
0003929732.tif 000007
この場合のＱはωＬ／Ｒで表される。
【００４７】
図８は図７のＦＥＴ３の伝達特性（Ｓ21）を示す図であり、図中の曲線ｅはオン特性、曲線ｆはオフ特性を示している。
【００４８】
図８は使用帯域が５〜６GHzを想定して図５のＦＥＴ３を形成した場合の例を示している。図示のように、ＦＥＴ３がオフ状態のときは、５〜６GHzの周波数帯域で(-25dB)以下にまで信号伝達量が減少していることがわかる。
【００４９】
このように、第３の実施形態では、ＦＥＴ３のドレイン端子とソース端子との間にキャパシタ素子を接続するため、ＦＥＴ３の寄生レジスタンス成分をみかけ上小さくでき、第１の実施形態よりもオフ時の信号減衰量を小さくできる。
【００５０】
（第４の実施形態）
第４の実施形態は、第１〜第３の実施形態を組み合わせたものである。
【００５１】
図９は本発明に係る半導体集積回路の第４の実施形態の回路図である。図９では図５および図７と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５２】
図９の半導体集積回路は、図１の構成に加えて、ＦＥＴ３のゲート端子とソース端子との間に接続されたキャパシタ素子Ｃ１と、ＦＥＴ３のドレイン端子とソース端子との間に接続されたキャパシタ素子Ｃ２とを有する。
【００５３】
これらキャパシタ素子Ｃ１，Ｃ２はいずれも、ＦＥＴ３の寄生レジスタンス成分をみかけ上小さくするためのものである。
【００５４】
図９のＦＥＴ３のリアクタンス成分Ｘcは（１１）式で表される。
【００５５】
0003929732.tif 000008
（１１）式を上記の（４）式に代入することにより、インダクタ素子１のインダクタンス値が求められる。
【００５６】
また、この場合のレジスタンス成分Ｒは（１２）式で近似される。
【００５７】
0003929732.tif 000009
この場合のＱはωＬ／Ｒで表される。
【００５８】
図１０は図９のＦＥＴ３の伝達特性（Ｓ21）を示す図であり、図中の曲線ｇはオン特性、曲線ｈはオフ特性を示している。
【００５９】
図１０は使用帯域が５〜６GHzを想定して図９のＦＥＴ３を形成した場合の例を示している。図示のように、ＦＥＴ３がオフ状態のときは、５〜６GHzの周波数帯域で(-30dB)以下にまで信号伝達量が減少していることがわかる。
【００６０】
このように、第４の実施形態では、ＦＥＴ３のゲート端子およびソース端子と、ドレイン端子およびソース端子間のそれぞれにキャパシタ素子Ｃ１，Ｃ２を接続するため、ＦＥＴ３の寄生レジスタンス成分をより小さくでき、第１〜第３の実施形態よりもオフ時の信号減衰量を小さくできる。
【００６１】
（第５の実施形態）
第１〜第４の実施形態では、ＦＥＴ３のソース端子と接地端子との間にインダクタ素子１を接続しているため、ソース端子に接続されたバイアス供給回路８からインダクタ素子１を通って接地端子に常時電流が流れ、消費電力が増えるという問題がある。そこで、第５の実施形態は、この電流を遮断する点に特徴がある。
【００６２】
図１１は本発明に係る半導体集積回路の第５の実施形態の回路図である。図１１では図９と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００６３】
図１１の半導体集積回路は、ＦＥＴ３のソース端子と接地端子との間にインダクタ素子１とキャパシタ素子（第１のキャパシタ素子）Ｃ３を直列接続した点に特徴がある。具体的には、図９の構成にキャパシタ素子Ｃ３を追加したものである。
【００６４】
このキャパシタ素子Ｃ３により、ＦＥＴ３のソース端子に接続されたバイアス供給回路８からの電流がインダクタ素子１に流れるのを阻止できる。
【００６５】
図１２は図１１の半導体集積回路が形成されたペレットのレイアウト図である。図示のように、ペレットのほぼ中央にＦＥＴ３が配置され、ペレットの右端に入力端子ＩＮ用のパッドが設けられ、左端に出力端子ＯＵＴ用のパッドが設けられている。
【００６６】
ペレットの右下領域にはDCFL回路２が配置され、DCFL回路２に接続される制御信号入力回路７は、図示のようにインダクタ素子を用いて構成されている。DCFL回路２と制御信号入力回路７は、信号の反射を抑制するために、互いに近接して配置されている。
【００６７】
ペレットの左下領域には、インダクタ素子からなるバイアス供給回路８が配置されている。インダクタ素子５は、ペレットの右上のパッドに接続される不図示のボンディングワイヤの寄生インダクタを用いて形成されている。ただし、寄生インダクタの他に、ペレットに渦巻状のパターンからなるインダクタ素子を形成してもよい。
【００６８】
なお、図１１では、図９の回路にキャパシタ素子Ｃ３を追加した例を説明したが、図１、図５および図７の回路においても、キャパシタ素子Ｃ３を追加することにより、消費電力の低減が図れる。
【００６９】
上述した各実施形態では、本発明に係る半導体集積回路をＡＳＫ変調用のＩＣに適用した例について説明したが、本発明は、ＡＳＫ変調以外の目的にも利用でき、例えば、ＦＥＴで構成したスイッチにも適用可能である。
【００７０】
上述した各実施形態では、ＦＥＴ３の各端子に制御信号入力回路７やバイアス供給回路８を接続しているが、ＦＥＴ３の一部の端子のみに制御信号入力回路７やバイアス供給回路８を接続してもよい。
【００７１】
【発明の効果】
以上詳細に説明したように、本発明によれば、第1のＦＥＴのドレイン端子に接続される制御信号入力回路と制御信号の入力端子との間にDCFL回路を接続するため、制御信号の電位が変動しても、第1のＦＥＴのドレイン端子におけるインピーダンスが変動しなくなり、かつインピーダンスを高くすることができる。したがって、整合が取りやすくなり、整合回路の構成を簡略化できる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の第１の実施形態の回路図。
【図２】  DCFL回路内のＦＥＴのゲートインピーダンスと制御信号入力回路に流れる電流特性を示す図。
【図３】共振型変調回路のドレイン−ソース間抵抗の特性を示すスミスチャート。
【図４】図１のＦＥＴの伝達特性（Ｓ21）を示す図。
【図５】本発明に係る半導体集積回路の第２の実施形態の回路図。
【図６】図５のＦＥＴの伝達特性（Ｓ21）を示す図。
【図７】本発明に係る半導体集積回路の第３の実施形態の回路図。
【図８】図７のＦＥＴの伝達特性（Ｓ21）を示す図。
【図９】本発明に係る半導体集積回路の第４の実施形態の回路図。
【図１０】図９のＦＥＴの伝達特性（Ｓ21）を示す図。
【図１１】本発明に係る半導体集積回路の第５の実施形態の回路図。
【図１２】図１１の半導体集積回路が形成されたペレットのレイアウト図。
【図１３】従来の共振型変調回路のＲds−Ｖds特性、Ｉds−Ｖds特性を示す図。
【図１４】従来の共振型変調回路のＦＥＴのドレイン−ソース間抵抗Ｒdsの特性を示すスミスチャート。
【符号の説明】
１  共振型変調回路
２  DCFL回路
３  ＦＥＴ
４  入力整合回路
５  インダクタ素子
６  出力整合回路
７  制御信号入力回路
８  バイアス供給回路
【図１】
0003929732.tif 000010
【図２】
0003929732.tif 000011
【図３】
0003929732.tif 000012
【図４】
0003929732.tif 000013
【図５】
0003929732.tif 000014
【図６】
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【図７】
0003929732.tif 000016
【図８】
0003929732.tif 000017
【図９】
0003929732.tif 000018
【図１０】
0003929732.tif 000019
【図１１】
0003929732.tif 000020
【図１２】
0003929732.tif 000021
【図１３】
0003929732.tif 000022
【図１４】
0003929732.tif 000023