(57)【特許請求の範囲】
【請求項１】
複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の片面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極と、Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層を積層してなるゲート電極が形成され、反対面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極が形成されていることを特徴とするチップ型半導体素子。
【請求項２】
複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の、片面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を電子線蒸着もしくはスパッタリングにより積層してなる主電極と、Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層を電子線蒸着もしくはスパッタリングにより積層してなるゲート電極が形成され、反対面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を電子線蒸着もしくはスパッタリングにより積層してなる主電極が形成されていることを特徴とするチップ型半導体素子の製造方法。
【請求項３】
複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の、片面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極と、Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層を積層してなるゲート電極が形成され、反対面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極が形成された後、前記両Ａｌ膜もしくはＡｌ−Ｓｉ合金主電極と熱応力緩衝板とが、５８０℃から７００℃の温度範囲の不活性または還元性雰囲気中で接着されることを特徴とするチップ型半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップ型半導体素子とその製造方法に関するものである。
【０００２】
【従来の技術】
従来、この種のチップ型半導体素子は、リードフレームとのダイスボンディングやＭｏのような熱応力緩衝板を取り付ける際、高温はんだを用いている。この高温はんだはＰｂが９０％以上含有しており、融点が約３００℃である。しかし近年、たとえば２００１年４月家電リサイクル法の施行や２００８年「廃電子機器」に関する欧州議会指令が施行されるなど、地球環境保護推進を目的として環境負荷物質であるＰｂの使用削減や全廃が市場要求となっている。そのため、従来のはんだに変わるろう材を検討することが必要となり、そのろう材としてＰｂを含有しないＰｂフリーはんだやＡｕ−Ｓｎ合金板やＡｌ−Ｓｉ合金板が提案されている。前記Ｐｂフリーはんだは未だ実用には至っておらず、またＡｕ−Ｓｎ合金板は高価であるため大量生産品には適さず、次にＡｌ−Ｓｉ合金板は融点が５７７℃と高温となるため素子特性の性能低下が憂慮される。
【０００３】
このような状況の中で、Ｐｂを含有しないＰｂフリーのチップ型半導体素子を製造する方法として特願２０００−３９７６９９号が挙げられる。
【０００４】
特願２０００−３９７６９９号によるチップ型半導体素子の構造断面図を図４に示す。これは「複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体１０の、先ず片面にＡｌを蒸着して主電極１２及びゲート電極１１を形成し、次にもう一方の面にＡｌを蒸着して主電極１３を形成した後、両方の主電極に、それぞれＡｌとＳｉからなる合金板２０、２１を介し、かつそれぞれＭｏからなる熱応力緩衝板３０、３１のそれぞれ片面にＡｌを蒸着して形成したＡｌ層５０、５１を介して、５８０℃ないし６３０℃の温度範囲の不活性または還元性雰囲気中で、熱応力緩衝板を接着するチップ型半導体素子の製造方法」である。
【０００５】
【発明が解決しようとする課題】
このような特願２０００−３９７６９９号によれば、チップ型半導体素子と熱応力緩衝板の接合に対してＡｌ−Ｓｉ合金板もしくはスパッタリングにより形成するＡｌ−Ｓｉ合金膜を用いるため、その融点が約５７７℃である。そのため熱応力緩衝板を接着する際５８０℃ないし６３０℃という、シンター温度に比べ高温にする必要がある。
【０００６】
そのために、ゲート電極の低温はんだのぬれ性を考慮して最終表面層にＮｉやＡｇのような金属膜を積層形成したとしても、その組合せが適切でないと、５８０℃から６３０℃の高温に曝されることによって積層膜が変質劣化し、ゲート電極のリードへの低温はんだ付け時に、はんだのぬれ性が悪くなるという問題が生じる。
【０００７】
また、５８０℃から６３０℃の高温処理であるため、ゲート電極各積層膜の熱膨張係数の差により、ゲート電極膜直下の半導体素子にクラックが生じる可能性があり、５８０℃から６３０℃の高温での熱緩衝板の接着処理後におけるゲート電極の低温はんだのぬれ性を改善するために、Ａｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の３層を積層した電極を形成することも提案されているがしかし、この場合５８０℃から６３０℃の高温での接着処理後のゲート電極のはんだのぬれ性を改善し、ゲート電極直下のシリコン基板へのサーマルショックによるクラックを防止することはできるが、６４０℃以上の高温で電極形成を行った場合、電気特性劣化が憂慮される。
【０００８】
そこで、本発明が解決しようとする課題は、７００℃までの高温での電極形成後における、はんだぬれ性を改善し、ゲート電極直下のシリコン基板へのサーマルショックによるクラックを防止し、さらに電気特性の劣化を低減するチップ型半導体素子を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために本発明のチップ型半導体装置は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の片面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極と、Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層を積層してなるゲート電極が形成され、反対面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極が形成されたチップ型半導体素子である。これによれば、高温での電極形成後における、はんだぬれ性がよく、ゲート電極直下のシリコン基板のサーマルショックによるクラックを防止し、さらに電気特性の劣化を低減したチップ型半導体素子である。
【００１０】
次に本発明の製造方法は、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の、片面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を電子線蒸着もしくはスパッタリングにより積層してなる主電極と、Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層を電子線蒸着もしくはスパッタリングにより積層してなるゲート電極が形成され、反対面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を電子線蒸着もしくはスパッタリングにより積層してなる主電極を形成するチップ型半導体素子の製造方法である。
【００１１】
さらに、複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体の、片面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極と、Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層を積層してなるゲート電極が形成され、反対面にＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜を積層してなる主電極が形成された後、前記両Ａｌ膜もしくはＡｌ−Ｓｉ合金主電極と熱応力緩衝板とが、５８０℃から７００℃の温度範囲の不活性または還元性雰囲気中で接着されたするチップ型半導体素子の製造方法である。これによれば、高温での電極形成後における、はんだぬれ性がよく、ゲート電極直下のシリコン基板のサーマルショックによるクラックを防止し、さらに電気特性の劣化を低減したチップ型半導体素子の製造方法である。
【００１２】
【発明の実施の形態】
以下に、一実施の形態について、図１〜図３を用いて詳しく説明する。
【００１３】
（実施の形態）
図１は、本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図である。
【００１４】
図１において、１０は複数のＮ層とＰ層で構成され、その角部がパッシベーション膜１５で被覆されてなる半導体素子本体、２６はＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層より積層してなるゲート電極、 ７はＴｉ膜、１７はＡｌ膜もしくはＡｌ−Ｓｉ合金膜であって、これら７と１７の積層膜が主電極２７を形成し、８はＴｉ膜、１８はＡｌ膜もしくはＡｌ−Ｓｉ合金膜であって、８と１８の積層膜が反対面の主電極２８を形成している。熱応力緩衝板３０、３１の片面にはＡｌ膜もしくはＡｌ−Ｓｉ合金膜５０、５１が形成され、反対面にはＴｉ膜３、４とＮｉ膜５、６が積層されている。これは、シリコン基板へのアルミニウムの拡散を一層強く抑制し、耐電圧の劣化を抑えると共に、ゲート電極のはんだぬれ性も向上したチップ型半導体素子とするものである。
【００１５】
図２は、本発明の実施の形態におけるチップ型半導体素子の製造方法の工程図である。
【００１６】
図２において、製造過程を説明すると
（１）Ｍｏ緩衝板３０、３１の片面に蒸着によりＴｉ膜３、４とＮｉ膜５、６を積層形成し、
（２）前記緩衝板３０、３１の反対面にＡｌ膜もしくはＡｌ−Ｓｉ合金膜５０、５１を蒸着形成し、
（３）複数のＮ層とＰ層で構成され、その角部がパッシベーション膜で被覆されてなる半導体素子本体１０の片面に、電子線蒸着またはスパッタリングによりＴｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層からなるゲート電極２６と、Ｔｉ膜７とＡｌ膜もしくはＡｌ−Ｓｉ合金膜１７からなる主電極２７を形成し、
（４）半導体素子本体１０の反対面に、電子線蒸着またはスパッタリングによりＴｉ膜８とＡｌ膜もしくはＡｌ−Ｓｉ合金膜１８からなる主電極２８を形成した後、
（５）前記両主電極２７、２８と緩衝板３０、３１とが、Ａｌ−Ｓｉ合金板２０、２１を介して、さらに緩衝板３０、３１の片面に形成したＡｌもしくはＡｌ−Ｓｉ膜５０、５１を介して５８０℃から７００℃の温度範囲の還元性ないしは不活性雰囲気中で接着される、というものである。
【００１７】
これは、ゲート電極２６と両主電極２７、２８のシリコン基板と接触する面がＴｉになる為、シリコン基板へのアルミニウムの拡散を一層強く抑制し、耐電圧の劣化を抑えると共に、ゲート電極２２の最上層にＮｉ膜を形成しているため、はんだぬれ性も向上するチップ型半導体素子を製造する事ができる。
【００１８】
この実施の形態では、Ｓｉ半導体素子本体１０のサイズが９．２ｍｍ角で厚さ３６０μｍ、電極２７、２８の厚みは２〜１０μｍである。
【００１９】
また、ＡｌとＳｉからなる合金板２０、２１の合金の比率は８８％Ａｌ−１２％Ｓｉである。
【００２０】
また、Ｔｉ膜７、８およびゲート電極２６のシリコン基板面側のＴｉ膜の厚みは０．０３μｍから０．１μｍである。
【００２１】
Ｔｉ層の厚みが０．０３μｍ以下では、シリコン基板へのアルミニウムの拡散抑制効果をもたらす絶対量としては不足である。
【００２２】
なおまた、以上の説明ではチップ型半導体素子本体にトライアックで構成したものを示したが、図３に示したようなサイリスタについても同様に実施可能である。
【００２３】
【発明の効果】
以上説明したように本発明によれば、シリコン基板へのアルミニウムの拡散を一層強く抑制し、耐電圧の劣化を抑えると共に、ゲート電極のはんだぬれ性も向上するという効果を得ることができる。
【００２４】
また本発明のチップ型半導体素子の製造方法によれば、シリコン基板へのアルミニウムの拡散を一層強く抑制し、耐電圧の劣化を抑えると共に、ゲート電極のはんだぬれ性も向上したチップ型半導体素子を製造できるという非常に有益な効果を得る事ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるチップ型半導体素子に係るトライアック（３端子双方向性サイリスタ）の構造断面図
【図２】同チップ型半導体素子の製造方法の工程図
【図３】本発明の他の実施の形態におけるチップ型半導体素子に係わるサイリスタ（３端子一方向性サイリスタ）の構造断面図
【図４】既に提案されたチップ型半導体素子に係わるトライアックの構造断面図
【符号の説明】
３、４  Ｔｉ膜
５、６  Ｎｉ膜
７、８  Ｔｉ膜
１０  半導体素子本体
１５  パッシベーション膜
１７、１８、５０、５１  Ａｌ膜もしくはＡｌ−Ｓｉ合金膜
２０、２１  Ａｌ−Ｓｉ合金板
２６  Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜とＭｏ膜とＮｉ膜の４層からなるゲート電極
２７、２８  Ｔｉ膜とＡｌ膜もしくはＡｌ−Ｓｉ合金膜との２層からなる主電極
３０、３１  緩衝板
【図１】
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【図２】
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【図３】
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【図４】
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