(57)【特許請求の範囲】
【請求項１】
第１の低い供給電位（ＶＳＳ）に対する一方の端子と、第１の供給電位（ＶＳＳ）より高い第２の供給電位（ＶＤＤ）に対する他方の端子とを有する電荷ポンプにおいて、
（ａ）蓄積キャパシタンス（５）が、第１の低い供給電位（ＶＳＳ）のための端子と接続された一方の端子と、出力電圧（Ａ）を取り出すための他方の端子（６）とを有し、
（ｂ）ゲート端子で第１の信号（Ｂ１）により制御されるｐチャネルＭＯＳトランジスタ（１０）のドレイン‐ソース区間の一方の端子が蓄積キャパシタンス（５）の他方の端子（６）と接続されており、
（ｃ）ｐチャネルＭＯＳトランジスタ（１０）がｐドープされた半導体基板内のｎドープされたウェル（５１）内に配置されており、該ウェル（５１）が浮動電位にあり、
（ｄ）シフトキャパシタンス（１１）の一方の端子がｐチャネルＭＯＳトランジスタ（１０）のドレイン‐ソース区間の他方の端子と接続されており、かつシフトキャパシタンス（１１）の他方の端子が第２の信号（Ｄ１）により制御され、
（ｅ）ｎチャネルＭＯＳトランジスタ（１２）のドレイン‐ソース区間が第２の供給電位（ＶＤＤ）とシフトキャパシタンス（１１）の一方の端子との間に接続されており、かつｎチャネルＭＯＳトランジスタ（１２）のゲート端子が第３の信号（Ｃ１）により制御され、該信号（Ｃ１）は高い又は低いレベルを有することができ、
（ｆ）発振器（３）の出力を供給されるパルス整形装置（４）により第１、第２および第３の信号（Ｂ１、Ｄ１、Ｃ１）が発生され、ｐチャネルＭＯＳトランジスタ（１０）は第２の信号（Ｄ１）が高いレベルを有するときにのみ導通し、またｎチャネルＭＯＳトランジスタ（１２）は第２の信号（Ｄ１）が低いレベルを有するときにのみ導通するようにされ、
（ｇ）第１の信号（Ｂ１）の高いレベルは出力電位（Ａ）にあり、また低いレベルは第１の供給電位（ＶＳＳ）にあり、第３の信号（Ｃ１）の高いレベルは第２の高い供給電位（ＶＤＤ）より高く設定され、第３の信号（Ｃ１）の低いレベルは、これが第１の供給電位（ＶＳＳ）と第２の供給電位（ＶＤＤ）との間にあるように設定され、更にこの第３の信号（Ｃ１）の低いレベルは、これが少なくともトランジスタ（３９、４０）のカットオフ電圧分だけ、第１の供給電位（ＶＳＳ）より高いように設定されたことを特徴とする電荷ポンプ。
【請求項２】
シフトキャパシタンス（１１）の一方の端子と第２の供給電位（ＶＤＤ）との間に、ＭＯＳダイオードとして接続されているＭＯＳトランジスタ（３５）が接続されていることを特徴とする請求項１記載の電荷ポンプ。
【請求項３】
蓄積キャパシタンス（５）の他方の端子（６）と第２の供給電位（ＶＤＤ）との間に、ＭＯＳダイオードとして接続されているＭＯＳトランジスタ（３４）が接続されていることを特徴とする請求項１又は２記載の電荷ポンプ。
【請求項４】
第１の信号（Ｂ１）のレベルを発生するため、出力電位（Ａ）および第１の供給電位（ＶＳＳ）から電圧を供給され、かつ入力側でパルス整形装置（４）と、出力側でｐチャネルＭＯＳトランジスタ（１０）のゲート端子と接続されている交叉結合されたレベル変換器（１４）が設けられていることを特徴とする請求項１記載の電荷ポンプ。
【請求項５】
ｎチャネルＭＯＳトランジスタ（１２）のゲート端子とパルス整形装置（４）との間に別のシフトキャパシタンス（４２）が接続されており、ｎチャネルＭＯＳトランジスタ（１２）のゲート端子がトランスフアゲート（４１）を介してインバータ（３６）の出力端と接続されており、インバータ（３６）が入力側でパルス整形装置（４）と接続されており、かつインバータ（３６）の出力端と第１の供給電位（ＶＳＳ）に接続されているインバータ（３６）のスイッチングトランジスタ（３８）のドレイン端子との間に、ＭＯＳダイオードとして接続されている少なくとも１つのｐチャネルＭＯＳトランジスタ（４０、３９）が接続されていることを特徴とする請求項１記載の電荷ポンプ。
【請求項６】
ウェル（５１）がガードリング（５７）を有することを特徴とする請求項１記載の電荷ポンプ。
【請求項７】
ｐチャネルＭＯＳトランジスタ（１０）のウェル（５１）が、該ウェル内に配置され、ＭＯＳダイオードとして接続されたｐチャネルＭＯＳトランジスタ（５５）を介して出力電位（Ａ）に接続されていることを特徴とする請求項１記載の電荷ポンプ。
【請求項８】
発振器が、制御信号（ＣＴＲＬ）によりスイッチオフ可能であり、かつスイッチオンの際に予め定められた位相位置で振動し始めるリング発振器であることを特徴とする請求項７記載の電荷ポンプ。
【請求項９】
蓄積キャパシタンス（５）の他方の端子（６）に接続されプッシュプル信号により制御される２つの電荷ポンプを有するプッシュプル構成を特徴とする請求項１ないし８の１つに記載の電荷ポンプ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、供給電圧以上に高められた電圧を発生するための電荷ポンプに関する。
【０００２】
【従来の技術】
電荷ポンプは、電子回路において、回路部分が回路全体の供給電圧よりも大きい電圧を供給されるかまたはこのような電圧で制御されるべきところに使用される。このような電圧はたとえばダイナミックメモリ（ＤＲＡＭ）において必要とされる。ＤＲＡＭのメモリセルは通常、トランスフアゲートとして接続されている一般にｎ導電形のＭＯＳトランジスタを介してアクセスされる、情報を蓄積するキャパシタンスを含んでいる。蓄積すべき情報を確実に書込むためには、選択トランジスタのゲート端子と接続されているワード線の電圧はモジュールの供給電圧以上でなければならない。さらに、ワード線電圧は信頼性の理由から最大値を超過してはならない。
【０００３】
刊行物「実験的１．５Ｖ  ６４Ｍｂ  ＤＲＡＭ（An Experimental １．５Ｖ６４Ｍｂ  ＤＲＡＭ）」ナカゴメ（Nakagome,Y) ほか著「米国電気電子学会雑誌・固体回路編」第２６巻、第４号、１９９１年４月から、高められた電圧を発生するために蓄積キャパシタンスを充電するための電荷ポンプを使用することが知られている。ワード線は動作状態で蓄積キャパシタンスからの電荷移送により充電され、またより小さい２段の電荷シフタにより完全に高められた電圧レベルにもたらされる。その際に電荷ポンプ内のポンプ回路と蓄積キャパシタンスとの間にｎチャネルＭＯＳトランジスタがスイッチとして使用される。このトランジスタを制御するために、発生された高いワード線電圧よりも高い電圧が使用される。望ましくない作動状態ではこのことは電荷ポンプの損傷に通じ得る。その際に、最大電圧を制限するための措置は明らかに講じられていない。さらにｎチャネルＭＯＳトランジスタとシフトキャパシタンスとの間の回路節点における電圧が不動にされている。供給電圧の低下の際に許容変動範囲内でも、ｎチャネルＭＯＳトランジスタがもはや完全には阻止されていないので、電荷ポンプのポンプ機能が作用しなくなるおそれがある。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、すべての作動状態で確実に動作する高められた電圧を発生するための電荷ポンプを提供することにある。
【０００５】
【課題を解決するための手段】
上述の課題を解決するため、本発明においては、
（ａ）蓄積キャパシタンスが第１の供給電位に対する一方の端子と、出力電圧を取り出すための他方の端子とを有し、
（ｂ）ゲート端子で第１の信号により制御されるｐチャネルＭＯＳトランジスタのドレイン‐ソース区間の一方の端子が蓄積キャパシタンスの他方の端子と接続されており、
（ｃ）シフトキャパシタンスの一方の端子がｐチャネルＭＯＳトランジスタのドレイン‐ソース区間の他方の端子と接続されており、またシフトキャパシタンスの他方の端子が第２の信号により制御され、
（ｄ）ｎチャネルＭＯＳトランジスタのドレイン‐ソース区間が第２の供給電位とシフトキャパシタンスの一方の端子との間に接続されており、またｎチャネルＭＯＳトランジスタのゲート端子が第３の信号により制御され、
（ｅ）発振器の出力を供給されるパルス整形装置により信号が発生され、ｐチャネルＭＯＳトランジスタは第２の信号が高いレベルを有するときにのみ導通し、またｎチャネルＭＯＳトランジスタは第２の信号が低いレベルを有するときにのみ導通するようにされる
【０００６】
本発明の有利な構成は請求項２以下にあげられている。
【０００７】
シフトキャパシタンスと電荷ポンプの蓄積キャパシタンスとの間のトランスファトランジスタはｐチャネルトランジスタとして構成されている。このことは、出力電圧以上の制御電圧が必要とされないという利点を有する。これまでの解決策と異なり、ｐチャネルＭＯＳトランジスタのウェルは接続されない。ウェルの小さいディメンジョニングおよび相応に小さいウェルキャパシタンスではウェルの電位はごくわずかな遅れをもってシフトキャパシタンスと接続されているトランジスタの端子に追随する。それにより有利には基板内への電流注入が最小化される。これが行われなければＤＲＡＭモジュールにおいて、蓄積キャパシタンスに蓄積されているデータの破壊を生じ得るであろう。ウェル内のＭＯＳダイオードとして接続されているトランジスタによりウェルの電位は上方に制限される。これにより所要空間は節減される。
【０００８】
【実施例】
以下、図面に示されている実施例により本発明を一層詳細に説明する。
【０００９】
図１に示されている電荷ポンプはプッシュプル動作をする２つの同一の半部１、２を含んでいる。電荷ポンプの半部１、２は蓄積キャパシタンス５の一方の端子６と接続されている。蓄積キャパシタンス５の他方の端子は基準電位ＶＳＳ（接地）にある。端子６から、ポンピングの後に供給電位ＶＤＤ以上の出力電圧Ａが取り出される。端子６はたとえばスイッチング装置を介して読出しまたは書込みサイクルの際にＤＲＡＭの選択されたワード線経路と接続される。電荷ポンプ半部１、２をプッシュプル制御するため、制御信号ＣＴＲＬを介してスイッチオンおよびスイッチオフ可能な発振器３が設けられており、その出力信号はパルス整形装置４において電荷ポンプ半部を制御するため正しい時点で発生される。電荷ポンプ半部１は詳細には、トランスファトランジスタとして端子６とシフトキャパシタンス１１との間に接続されているｐチャネルＭＯＳトランジスタ１０を含んでいる。シフトキャパシタンス１１は有利にはｎチャネルＭＯＳトランジスタにより実現されている。トランジスタ１０と接続されているキャパシタンス１１の端子１３と供給電位ＶＤＤとの間にｎ導電形の予充電トランジスタ１２のドレイン‐ソース区間が接続されている。トランジスタ１０のゲート端子は信号Ｂ１により制御される。信号Ｂ１のＬレベルは電位ＶＳＳにあり、またそのＨレベルは出力信号Ａの電位にある。信号Ｂ１の高められたＨレベルはレベル変換器１４で発生される。トランジスタ１２のゲート端子は信号Ｃ１により制御される。信号Ｃ１のＨレベルは供給電位ＶＤＤより上であり、またそのＬレベルは有利には供給電位ＶＳＳより少し上である。信号Ｃ１の信号レベルは装置１５において、パルス整形装置４から供給された制御信号から発生される。蓄積キャパシタンス５と反対側のシフトキャパシタンス１１の端子１６は、パルス整形装置４から与えられる信号Ｄ１により制御される。他方の電荷ポンプ半部２は同一に構成されているが、プッシュプル動作が達成されるように、適当にずらされている制御信号Ｂ２、Ｃ２、Ｄ２により制御される。
【００１０】
図２に示されているダイムダイアグラムに関連して以下に図１に示されている電荷ポンプの機能を説明する。信号ＣＴＲＬの上昇する信号エッジにより発振器３がスイッチオンされる。パルス整形装置４および装置１４、１５により相応の制御信号Ｂ１、Ｃ１、Ｄ１またはＢ２、Ｃ２、Ｄ２が導出される。第１のステップで、供給電位ＶＤＤより上にある信号Ｃ１のＨレベルによりトランジスタ１２がスイッチオンされ、従ってシフトキャパシタンス１１が電位ＶＤＤに予充電される。電位ＶＤＤより上の信号Ｃ１のＨレベルの上昇によりトランジスタ１２のしきい電圧が平衡される。トランジスタ１０はその際に阻止されている。第２のステップで信号Ｄ１のＨレベルによりシフトキャパシタンス１１の端子１６の電位が高められる。ほぼ同時に、信号Ｂ１がＬレベルにセットされることによって、トランジスタ１０が導通状態に制御される。それにより節点１３における電位が節点６における電位Ａより上昇し、従って蓄積キャパシタンス５がシフトキャパシタンス１１からの電荷移送により充電される。トランジスタ１２はその際に阻止されている。この過程の間回路半部２においては、トランジスタ１８がシフトキャパシタンス１９を充電するため導通状態に制御されている。続いて信号Ｃ１の別のＨレベル段階によりシフトキャパシタンス１１が充電される。他方において回路半部２においてシフト過程が行われる。ボンピングは、信号ＣＴＲＬがＬに戻るまで継続される。これはたとえば、出力端６における電位Ａが制御装置により監視されることにより達成され、レベルしきいを上回る際に信号ＣＴＲＬがリセットされる。
【００１１】
トランスファトランジスタ１０、１７を制御する信号Ｂ１、Ｂ２のＨレベルが出力信号Ａに等しいことにより、トランジスタ１０、１７はシフトキャパシタンス１１または１９の予充電の間は確実に阻止されている。瞬時の供給電位ＶＤＤによるシフトキャパシタンス１１、１９の予充電により供給電位の変動の際にも、たとえば供給電位ＶＤＤが下側の変動限界にあるときにも、申し分のない機能が保証されている。時間的にずらされて作動する２つのポンプを利用することにより電流消費はより長い時間にわたり分配され、従って電荷ボンプの回路および集積回路の別の回路ユニットに対して有害な電流ピークが回避される。
【００１２】
図３には回路装置１４、１５の詳細な回路技術的実現例が、図４には電荷ポンプ半部１のポンピング過程における主な信号の時間経過が示されている。電荷ポンプ半部２に対しては、時間的にずらされた信号による等しい実現例が生ずる。出力電位Ａ１におけるＨレベルおよび供給電位ＶＳＳにおけるレベルＬを有する信号Ｂ１を発生するためのレベル変換器として、交叉結合されたレベル変換器が使用される。この変換器は出力端子６と供給電位ＶＳＳとの間に接続されている２つの電流経路を有する。電流経路の各々は２つのｐチャネルＭＯＳトランジスタ３０、３１を含んでおり、それらのゲート端子は交叉して接続されている。それと直列にそれぞれｎチャネルＭＯＳトランジスタ３２または３３が接続されている。ｎチャネルＭＯＳトランジスタ３２、３３の１つは、パルス整形装置４で発生される制御信号Ｇ１により制御される。レベル変換器の出力端は信号Ｂ１を導き、それによりトランジスタ１０が制御される。蓄積キャパシタンス５を予充電するため、ＭＯＳダイオードとして接続されているｎチャネルＭＯＳトランジスタ３４が供給電位ＶＤＤと出力端子６との間に接続されている。シフトキャパシタンス１１を予充電するため相応の仕方でｎチャネルＭＯＳトランジスタ３５が設けられている。装置１５は２つの相補性のスイッチングトランジスタ３７、３８を有するインバータ３６を含んでおり、インバータ３６の出力端とトランジスタ３８のドレイン端子との間にＭＯＳダイオードとして接続されている２つのｐチャネルＭＯＳトランジスタ３９、４０が接続されている。インバータ３６の入力端は、パルス整形装置４から発生される制御信号Ｆ１により制御される。インバータ３６の出力端はトランスファトランジスタ４１を介して予充電トランジスタ１２のゲート端子と接続されている。トランジスタ１２のゲート端子はシフトキャパシタンス４２を介して、パルス整形装置４から発生される別の制御信号Ｅ１と接続されている。
【００１３】
ポンプサイクルを開始するため先ず蓄積キャパシタンス５およびシフトキャパシタンス１１がＭＯＳトランジスタ３４または３５を介して電位ＶＤＤ−Ｕｔｎに充電される。その際Ｕｔｎはトランジスタ３４、３５のしきい電圧である。
【００１４】
図４に示されている信号ダイアグラムによれば、次いでシフトキャパシタンス１１は、予充電トランジスタ１２が供給電位ＶＤＤよりも高い信号Ｃ１のＨレベルにより導通状態に制御されることによって、供給電位ＶＤＤに充電される。そのために信号Ｆ１の下降エッジにおいてインバータ３６の出力端が電位ＶＤＤと接続される。シフトキャパシタンス４２はその際にトランスファトランジスタ４１を介して電位ＶＤＤ−Ｕｔｎに充電される。その際ＵｔｎはｎチャネルＭＯＳトランジスタ４１のしきい電圧である。時間遅れＴ１の後に信号Ｅ１がＨレベルに切換えられ、またトランジスタ１２のゲート端子における電位は供給電位ＶＤＤより上に上昇する。その際にトランスファトランジスタ４１は阻止される。こうしてシフトキャパシタンス１１は完全に電位ＶＤＤに充電される。その後に信号Ｅ１は再びＬレベルに下降し、それによって信号Ｃ１が電位ＶＤＤ−Ｕｔｎに下降する。トランジスタ１２が阻止される。次いで信号Ｆ１がＨレベルに切換えられ、従ってインバータ３６が切換えられる。その出力信号は両ＭＯＳダイオード３９、４０を介して電位ＶＳＳに接続される。インバータ３６の出力端の電位はこうしてＶＳＳ＋２・Ｕｔｐであり、その際ＵｔｐはｐチャネルＭＯＳトランジスタ３９、４０のカットオフ電圧である。それによって、シフトキャパシタンス１１における後続のシフト過程においてトランジスタ１２が確実に阻止されることになり、その際同時にトランジスタ１２における最大ゲート‐ソース間またはゲート‐ドレイン間電圧が減ぜられる。シフトキャパシタンス１１によるシフト過程は制御信号Ｄ１、Ｇ１により開始される。信号Ｄ１によりキャパシタンス１１の脚点が電位ＶＤＤに高められ、信号Ｇ１によりレベル変換器による変換の後にトランジスタ１０が導通状態に制御される。好適には信号Ｇ１の下降エッジは信号Ｄ１の上昇エッジの前に生じ、従ってトランジスタ１０はキャパシタンス１１の電位上昇と同時に導通し、それによって節点１３における電圧ピークが回避される。それによってシフトキャパシタンス１１が蓄積キャパシタンス５と接続され、従って電荷平衡が行われる。信号Ｇ１の上昇する信号エッジによりトランジスタ１０のゲート端子は再びいま高められた出力電位Ａにおかれ、従ってトランジスタ１０は阻止される。時間遅れＴ２の後に信号Ｄ１の下降エッジによりキャパシタンス１１の脚点が再び電位ＶＳＳにおかれる。トランジスタ３５は、節点１３が再び電位ＶＤＤ−Ｕｔｎに充電されるように作用する。節点１３における信号Ｈ１の上昇率および節点６における出力電圧Ａの上昇率は信号Ｂ１の上昇率よりも小さい。それにより、トランジスタ１０が速くスイッチオフされることが保証される。
【００１５】
ｐチャネルトランジスタ１０、１７の構成が図５に断面図で、また図６に等価回路図で示されている。通常のようにＤＲＡＭにおいてはｐ導電形の基板５０内にｐチャネルＭＯＳトランジスタを実現するためｎウェル５１が形成される。その際トランジスタ１０、１７は好ましくは隔てられたウェルのなかに実現される。トランジスタの各々は、中間に位置しているゲート５４を有する拡散領域５２、５３から成っている。ウェルは電位的にソースまたはドレイン領域にも固定電位にも接続されていない。すなわちその電位は浮動している。好適にはウェル５１の縁にｎドープされたガードリング５７が配置されている。さらに半導体基板５０内のウェル５１の周囲には、基板電位に接続されている別のガードリング５９が配置されている。それにより場合によっては存在する電荷が側方に吸い出される。ウェルは、他の電気端子へのその有効キャパシタンスが小さいようにディメンジョニングされている。節点１３の電位がウェル５１の電位より上昇すると、層列により形成されるｐｎｐトランジスタ５８のエミッタ‐ベース‐ダイオードを通って電流がウェル内に流れる。それによってウェルの電位が上昇する。容量性負荷が小さいとウェルは速く追随し得るので、エミッタ‐ベース‐ダイオードにおける電圧降下は小さい。バイポーラトランジスタがわずかしか変調されないので、半導体基板への電流注入は最小にされる。基板への電流注入は特にＤＲＡＭモジュールでは、それによりメモリセル内に蓄積された情報が破壊されるおそれがあるので、回避すべきである。従ってウェルの電位は電荷ポンプのスイッチオンの後いくつかのポンプサイクルの後に高められる。その後にダイオード、従ってまたｐｎｐトランジスタは阻止状態にとどまる。
【００１６】
ウェルの電位を上方に制限し、またトランジスタ１０または１７の導電性の減少に通ずるであろうウェル電位のコントロールされない上昇を回避するため、別のｐチャネルＭＯＳトランジスタ５５が設けられている。トランジスタ５５はＭＯＳダイオードとしてウェルと出力端子６との間に接続されている。こうしてウェル電位は出力信号Ａより上のトランジスタ５５のカットオフ電圧Ｕｔｐに制限される。トランジスタ５５はスペースを節減するためウェル内の追加的なドーピング領域により実現することもできる。そのためには、出力端子６と接続されているトランジスタゲートがドーピング領域５３、５６の間に配置される。ドーピング領域５６はウェルのガードリング５７と接続されている。
【００１７】
図７には発振器３およびパルス整形装置４の実現例が論理ブロック図として示されている。発振器３は、信号ＣＴＲＬのＨレベルにより予め定められた初期状態にクリアーされる７段のリング発振器である。そのためにｎチャネルＭＯＳトランジスタ６０、６１、６２が設けられており、それらによりリング発振器の３つのインバータが基準電位ＶＳＳと接続される。リング発振器を速くスイッチオフするため、信号ＣＴＲＬのＬレベルの際にインバータの出力端を供給電位ＶＤＤと接続する３つのｐチャネルＭＯＳトランジスタ６３、６４、６５が設けられている。リング発振器の出力端の後に接続されている回路手段６６は重ならないパルスを有するパルス列を節点６７、６８に発生する。節点６７、６８の後に接続されている別の回路手段６９により、遅れＴ１、Ｔ２を有する遅延線のもとに、電荷ポンプ半部１を制御するための制御信号Ｆ１、Ｅ１、Ｄ１、Ｇ１が発生される。その際に遅れＴ１は信号Ｆ１およびＥ１の下降または上昇信号エッジの間の遅れであり、また遅れＴ２は信号Ｇ１およびＤ１の上昇または下降信号エッジの間の遅れである（図４）。節点６７、６８の反転された信号により上記の回路手段と同一の別の回路手段により電荷ポンプ半部２の制御信号Ｆ２、Ｅ２、Ｄ２、Ｇ２が発生される。先ず電荷ポンプ半部１のポンプ過程が、また次いで電荷ポンプ半部２のポンプ過程が行われるように電荷ポンプのポンピングが開始するように、ＲＳフリップフロップ７０が設けられ、信号ＣＴＲＬの正のエッジの際にリセットされ、また端子６８に存在する信号の負のエッジの際にセットされる。そのためにフリップフロップ７０のリセットおよびセット入力端にそれぞれエッジ検出器７１、７２が設けられている。フリップフロップ７０の出力信号により信号Ｄ２、Ｇ２の最初のパルスが抑制される。
【図面の簡単な説明】
【図１】本発明の実施例の原理接続図。
【図２】図１の動作説明をするための信号ダイグフラム。
【図３】ポンプ半部の詳細接続図。
【図４】図３のポンプ半部の信号ダイアグラム。
【図５】シフトキャパシタンスと蓄積キャパシタンスとの間のｐチャネルＭＯＳトランジスタの断面図。
【図６】図５のｐチャネルＭＯＳトランジスタの等価回路図。
【図７】発振器およびパルス整形装置の接続図。
【符号の説明】
１、２    電荷ポンプ半部
３    発振器
４    パルス整形装置
５    蓄積キャパシタンス
１０、１７    トランスファトランジスタ
１１、１９    シフトキャパシタンス
１４    レベル変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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