(57)【要約】【課題】生産性を向上させた半導体装置の製造方法を提供することである。【解決手段】実施形態の半導体装置の製造方法は、第１面と第２面とを有する半導体基板の前記第１面に選択的に複数のマスク層を形成する工程と、前記複数のマスク層間から露出された前記半導体基板の前記第１面をドライエッチングすることにより、前記半導体基板の前記第１面から前記第２面まで貫通するとともに、前記第１面の側の幅よりも前記第２面の側の幅が広い隙間を形成することによって、前記半導体基板を分割する工程と、分割された後の前記半導体基板の前記第１面に、減圧雰囲気で第１電極を形成する工程と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１面と第２面とを有する半導体基板の前記第１面に選択的に複数のマスク層を形成する工程と、
前記複数のマスク層間から露出された前記半導体基板の前記第１面をドライエッチングすることにより、前記半導体基板の前記第１面から前記第２面まで貫通するとともに、前記第１面の側の幅よりも前記第２面の側の幅が広い隙間を形成することによって、前記半導体基板を分割する工程と、
分割された後の前記半導体基板の前記第１面に、減圧雰囲気で第１電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記隙間の幅は、前記第１面から前記第２面に向かうにつれ、広くなる請求項１記載の半導体装置の製造方法。
【請求項３】
スパッタリング法により前記第１面に前記第１電極を形成する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板にバイアス電圧を印加しつつ、前記スパッタリング法により前記第１面に前記第１電極を形成する請求項３記載の半導体装置の製造方法。
【請求項５】
前記複数のマスク層を形成する前に、前記半導体基板の前記第２面の側に、選択的に複数の第２電極を形成する請求項１〜４のいずれか１つ記載の半導体装置の製造方法。
【請求項６】
前記複数の第２電極のいずれかの上に前記半導体基板を介して前記複数のマスク層のいずれかが位置している請求項５記載の半導体装置の製造方法。
【請求項７】
前記複数の第２電極のそれぞれを前記第１面から前記第２面に向かう方向に対して交差する方向に切断した断面の面積は、前記複数のマスク層のそれぞれを前記第１面から前記第２面に向かう方向に対して交差する方向に切断した面積よりも小さい請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板をドライエッチングする際には、前記半導体基板をエッチングすることが可能な第１ガスと、前記半導体基板に含まれる元素を有する膜を前記隙間の側壁に形成することが可能な第２ガスと、の混合ガスを用いる請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記半導体基板をドライエッチングする際には、前記第１ガスと前記第２ガスとを同時に放電させる請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板をドライエッチングする際には、前記第１ガスの分圧と前記第２ガスの分圧とが異なる請求項８記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板をドライエッチングする際には、前記第１ガスの分圧は、前記第２ガスの分圧よりも高い請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板をドライエッチングする際には、第１ガスと第２ガスとを交互に前記半導体基板に晒す請求項８記載の半導体装置の製造方法。
【請求項１３】
前記第１ガスは、ＳＦ６、ＣＦ４を含み、前記第２ガスは、Ｏ２、ＳｉＦ４、Ｃ４Ｆ８を含む請求項８〜１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記複数のマスク層を形成する前に、前記半導体基板の前記第２面の側に、半導体素子または半導体素子の一部を形成する請求項１〜１３のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
分離された前記半導体基板の側面は、曲面である請求項１〜１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
分離された前記半導体基板の側面は、凸部と凹部を有している請求項１〜１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１７】
前記凸部と前記凹部とは、前記第１面から前記第２面に向かう方向に交互に配列されている請求項１６記載の半導体装置の製造方法。
【請求項１８】
分離された後の前記半導体基板の側面は、前記隙間によって囲まれている請求項１〜１７のいずれか１つに記載の半導体装置の製造方法。
【請求項１９】
前記第１電極を形成する前に、前記半導体基板は、支持台に載置され、
前記半導体基板の側面と前記支持台の上面とのなす角度が９０°より小さい請求項１〜１８のいずれか１つに記載の半導体装置の製造方法。
【請求項２０】
隣り合う前記マスク層間の距離は、１０μｍ以下である請求項１〜１９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体ウェーハを複数の半導体装置に個片化する製造方法として、プラズマダイシングと呼ばれる方法がある。この方法では、半導体基板の表面に選択的に複数のマスク層が形成され、複数のマスク層から露出された半導体基板がドライエッチングによりエッチングされ、半導体基板が個片化される。
【０００３】
半導体装置が、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等を含み、半導体装置が上部電極と下部電極とを有する場合には、一例として、以下のような問題が生じる。
【０００４】
例えば、半導体基板を個片化する前に半導体基板の裏面側に下部電極を形成すると、半導体基板を個片化する前にダイシングライン上の下部電極を選択的に除去するプロセスが必要になる。また、半導体基板を個片化した後に半導体装置の裏面側に下部電極を、例えば、減圧雰囲気で形成すると、個片化された半導体装置の側壁にも金属が回り込み、側壁に金属層が形成される場合がある。これにより、半導体装置の生産性が低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２１９２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、生産性を向上させた半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置の製造方法は、第１面と第２面とを有する半導体基板の前記第１面に選択的に複数のマスク層を形成する工程と、前記複数のマスク層間から露出された前記半導体基板の前記第１面をドライエッチングすることにより、前記半導体基板の前記第１面から前記第２面まで貫通するとともに、前記第１面の側の幅よりも前記第２面の側の幅が広い隙間を形成することによって、前記半導体基板を分割する工程と、分割された後の前記半導体基板の前記第１面に、減圧雰囲気で第１電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態に係る半導体装置の製造方法の一例を表すフローである。
【図２】図２（ａ）〜図２（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。
【図３】図３（ａ）〜図３（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。
【図５】図５は、本実施形態に係る半導体装置の製造方法の一例を表す模式的平面図である。
【図６】図６（ａ）〜図６（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。
【図７】図７（ａ）〜図７（ｂ）は、本実施形態の別の例に係る半導体装置の製造方法の一例を表す模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
図１は、本実施形態に係る半導体装置の製造方法の一例を表すフローである。
【００１１】
本実施形態に係る半導体装置の製造方法では、第１面と第２面とを有する半導体基板の第１面に選択的に複数のマスク層を形成する（ステップＳ１０）。次に、複数のマスク層から露出された半導体基板の第１面をドライエッチングし、半導体基板の第１面から第２面まで貫通する隙間を形成する。この隙間の幅は、第１面の側の幅よりも第２面の側の幅が広い。この隙間を形成することにより、半導体基板を、隙間を隔てて分割する（ステップＳ２０）。次に、分割された半導体基板の第１面に、減圧雰囲気で第１電極を形成する（ステップＳ３０）。
【００１２】
本実施形態に係る半導体装置の具体的な製造方法を説明する。  
図２（ａ）〜図４（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。本実施形態で表される図には、ＸＹＺ座標系が導入されている。
【００１３】
例えば、図２（ａ）に表すように、支持体１００の上に半導体基板２０を設置する。支持体１００は、例えば、グラインドテープである。半導体基板２０は、例えば、半導体ウェーハである。半導体基板２０をＺ方向から見た場合、半導体基板２０の外形は円状になっている。半導体基板２０に含まれる半導体は、例えば、シリコン（Ｓｉ）、シリコン炭化物（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）等のいずれかを含む。
【００１４】
半導体基板２０は、第１面（以下、例えば、下面２０ｄ）と、第２面（以下、例えば、上面２０ｕ）と、を有している。半導体基板２０は、その上面２０ｕを支持体１００に向けて支持体１００の上に設置される。
【００１５】
半導体基板２０の上面２０ｕ側には、所謂ウェーハプロセスが施され、例えば、半導体素子の少なくとも一部が形成されている。半導体基板２０内で、半導体素子の少なくとも一部が形成されている領域を「素子領域」とする。
【００１６】
例えば、半導体素子がソース領域、ベース領域、ドリフト領域、ドレイン領域、ゲート電極、およびゲート絶縁膜を含むＭＯＳＦＥＴの場合、半導体基板２０の上面２０ｕの側には、ソース領域、ベース領域、ゲート電極、およびゲート絶縁膜等（以下、ソース領域等）が設けられている。また、半導体基板２０の下面２０ｄの側には、例えば、ドレイン領域が設けられている。ドレイン領域とソース領域等との間には、ドリフト領域が設けられている。
【００１７】
例えば、半導体素子がｎ形エミッタ領域、ｐ形ベース領域、ｎ形ベース領域、ｐ形コレクタ領域、ゲート電極、およびゲート絶縁膜を含むＩＧＢＴの場合、半導体基板２０の上面２０ｕの側には、ｎ形エミッタ領域、ｐ形ベース領域、ゲート電極、およびゲート絶縁膜等（以下、エミッタ領域等）が設けられている。また、半導体基板２０の下面２０ｄの側には、ｐ形コレクタ領域が設けられている。ｐ形コレクタ領域とｎ形エミッタ領域等との間には、例えば、ｎ形ベース領域が設けられている。
【００１８】
例えば、半導体素子がｐ形領域とｎ形領域とを含むダイオードの場合、半導体基板２０の上面２０ｕの側には、ｐ形領域が設けられている。半導体基板２０の下面２０ｄの側には、例えば、ｎ形領域が設けられている。
【００１９】
例えば、半導体素子がＬＥＤ（Light Emitting Diode）等の発光素子の場合、半導体基板２０の上面２０ｕの側に発光部と、発光部を挟むクラッド層が設けられている。
【００２０】
また、半導体基板２０の上面２０ｕの側には、層間絶縁膜、ビア電極、配線等が設けられてもよい。あるいは、抵抗、コンデンサ等の受動素子を半導体基板２０の上面２０ｕに設けてもよい。本実施形態において、半導体基板２０は、半導体素子のほか、層間絶縁膜、ビア電極、配線、電極パッド等を含むとする。
【００２１】
半導体基板２０の上面２０ｕには、複数の第２電極（以下、例えば、上部電極１０）が選択的に設けられている。上部電極１０は、素子がＭＯＳＦＥＴの場合、例えば、ソース電極またはゲートパッドであり、素子がＩＧＢＴの場合、例えば、エミッタ電極またはゲートパッドであり、素子がダイオードの場合、例えば、アノード電極であり、素子がＬＥＤの場合、例えば、ＬＥＤの上部電極に対応している。
【００２２】
次に、図２（ｂ）に表すように、半導体基板２０の下面２０ｄを、バックグラインド等により研削する。これにより、半導体基板２０の厚さがより薄くなる。また、バックグラインド等により研削した半導体基板２０の下面２０ｄには、ポリッシンググラインド等の研磨を施してもよい。
【００２３】
この次の工程については、図２（ｂ）のＡで囲まれた部分を拡大した図を用いて説明する。
【００２４】
次に、図３（ａ）に表すように、半導体基板２０の下面２０ｄに選択的に複数のマスク層９０を形成する。複数のマスク層９０は、例えば、ＰＥＰ（Photo Engraving Process）により形成される。複数のマスク層９０は、例えば、レジストを含む。
【００２５】
複数のマスク層９０のそれぞれは、半導体基板２０のダイシングライン（ＤＬ）上には形成されない。ダイシングライン（ＤＬ）は、ダイシングにより除去される領域である。従って、ダイシングライン（ＤＬ）には、素子、層間絶縁膜、ビア電極、配線、電極パッド等が配置されていない。また、複数の上部電極１０のいずれかの上に、半導体基板２０を介して複数のマスク層９０のいずれかが形成される。例えば、複数の上部電極１０のそれぞれの上を含む領域に、半導体基板２０を介して複数のマスク層９０のそれぞれが位置するように、複数のマスク層９０が形成される。ダイシングライン（ＤＬ）の幅（ダイシングラインが伸びる方向に直交する方向における幅）は、例えば、１０μｍ以下である。例えば、マスク層９０間の距離は、１０μｍ以下である。
【００２６】
本実施形態では、下面２０ｄから上面２０ｕに向かう方向を、例えば、Ｚ方向とし、Ｚ方向に対して交差する方向を、例えば、Ｘ方向またはＹ方向としている。複数の上部電極１０のそれぞれをＸ方向およびＹ方向に切断した断面の面積は、複数のマスク層９０のそれぞれを、例えば、Ｘ方向およびＹ方向に切断した面積よりも小さくなっている。
【００２７】
次に、図３（ｂ）に表すように、複数のマスク層９０が設けられた半導体基板２０を、プラズマダイシング装置（不図示）の支持体１０１の上に設置する。例えば、半導体基板２０の上面２０ｕが支持体１０１に向けられて、支持体１０１の上に半導体基板２０が載置される。支持体１０１は、静電チャック、金属製ステージ等である。
【００２８】
次に、プラズマダイシング装置内にエッチング用のガスを導入し、エッチング用のガスに対して放電する。これにより、プラズマダイシング装置内にプラズマ８０が発生する。プラズマ８０中には、半導体基板２０をエッチングできるエッチャント８０Ｅ等が含まれている。このエッチャント８０Ｅ等に、マスク層９０から露出された半導体基板２０の下面２０ｄが晒される。すなわち、半導体基板２０の下面２０ｄの側から複数のマスク層９０から露出された半導体基板２０がドライエッチングされる。
【００２９】
ここで、ドライエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。例えば、プラズマ８０が発生している際には、支持体１０１に所定のバイアス電圧（例えば、負バイアス電圧）を印加してもよい。あるいは、プラズマ８０が発生している際には、支持体１０１に自己バイアス電圧が印加されてもよい。これにより、プラズマ８０中のイオンが半導体基板２０に向けて加速される。プラズマ８０中のイオンが半導体基板２０に衝突すると、半導体基板２０の照射部分において、イオン照射によって、エッチング用ガスと半導体基板２０との化学反応が進行して、その結果、半導体基板２０のエッチングが進行する。
【００３０】
図４（ａ）にエッチング後の状態を示す。  
図４（ａ）に表すように、プラズマダイシングによって、半導体基板２０が個々のチップ部２０ｃに分割される。半導体基板２０は、隙間２０ｇを隔てて分割されている。分割された半導体基板２０の側壁２０ｗは、傾斜面になっている。隙間２０ｇは、半導体基板２０の下面２０ｄの側から上面２０ｕの側にまで貫通している。本実施形態では、個片化されたチップ部２０ｃについても、「半導体基板」と呼称する場合がある。例えば、個片化される前の半導体基板２０を第１半導体基板、個片化された後の半導体基板２０を第２半導体基板とする。
【００３１】
隙間２０ｇにおいては、下面２０ｄの側の幅Ｗｄよりも上面２０ｕの側の幅Ｗｕの方が広くなっている。例えば、隙間２０ｇは、下面２０ｄから上面２０ｕに向かうにつれ、幅が広くなっている。ここで、隙間２０ｇの「幅」とは、分割後、隣り合う半導体基板２０間の距離であり、Ｘ方向またはＹ方向の距離である。
【００３２】
半導体基板２０をドライエッチングする際には、半導体基板２０をエッチングすることが可能な第１ガス（エッチングガス）と、半導体基板２０に含まれる元素を有する膜（例えば、酸化膜等）を隙間２０ｇの側壁２０ｗに形成することが可能な第２ガス（デポジションガス）と、の混合ガスを用いてもよい。第１ガスとしては、例えば、ＳＦ６、ＣＦ４等があげられる。第２ガスとしては、Ｏ２、ＳｉＦ４、Ｃ４Ｆ８等があげられる。
【００３３】
例えば、第１ガスと第２ガスとの混合ガスに対し同時に放電させる。そして、エッチングガスによる半導体基板２０のエッチングと、デポジションガスによる隙間２０ｇの側壁２０ｗへの膜の形成と、を競争させて半導体基板２０のドライエッチングを進行させる。
【００３４】
例えば、デポジションガスによる隙間２０ｇの側壁２０ｗへの膜の形成よりも、エッチングガスによる半導体基板２０のエッチングを促進させてドライエッチングを進行させる。例えば、下面２０ｄから上面２０ｕに向かうにつれ幅が広くなる隙間２０ｇは、第１ガスの分圧と第２ガスの分圧との比率を適宜調整することにより形成される。一例として、第１ガスの分圧を第２ガスの分圧よりも高くなるように制御すると、下面２０ｄから上面２０ｕに向かうにつれ広くなる隙間２０ｇが形成される場合がある。
【００３５】
次に、図４（ｂ）に表すように、マスク層９０を除去する。ここで、チップ部２０ｃの側壁２０ｗと支持体１０１の上面１０１ｕとのなす角θは、例えば、９０°より小さい。支持体１０１の上面１０１ｕは平坦である。例えば、チップ部２０ｃの側壁２０ｗと支持体１０１の上面１０１ｕとのなす角θが９０°以上になると、後述するように、下部電極を形成する際に、金属がチップ部２０ｃの側壁へ回り込む可能性があり好ましくない。
【００３６】
図５は、本実施形態に係る半導体装置の製造方法の一例を表す模式的平面図である。
【００３７】
図５には、半導体基板２０をエッチングした後の状態をＺ方向からみた様子が模式的に表されている。例えば、半導体基板２０は、Ｘ方向またはＹ方向において隙間２０ｇを隔てて分割されている。分割されたそれぞれのチップ部２０ｃは、隙間２０ｇによって囲まれている。なお、図５に示すＢ−Ｂ’線に沿った断面が図４（ｂ）に表されている。
【００３８】
図６（ａ）および図６（ｂ）は、本実施形態に係る半導体装置の製造方法の一例を表す模式的断面図である。
【００３９】
図６（ａ）に表すように、分割された半導体基板２０を、上部電極１０が支持体１０２に向き合うように、支持体１０２上に載置する。分割された半導体基板２０（チップ部２０ｃ）の下面２０ｄに、減圧雰囲気で第１電極（以下、例えば、下部電極１１）を形成する。ここで、支持体１０２の上面１０２ｕは平坦である。例えば、減圧雰囲気下でのスパッタリング法により、下面２０ｄに下部電極１１を形成する。支持体１０２は、例えば、金属製ステージや、金属配線を含むセラミックステージである。
【００４０】
ここで、スパッタリング法は、異方性の成膜法である。例えば、下部電極１１を形成中、ターゲット（不図示）から半導体基板２０（チップ部２０ｃ）の下面２０ｄに向かう金属１１ｍの方向は、Ｚ方向に対して平行または略平行になっている。また、Ｚ方向に平行に飛遊する金属１１ｍを、さらに優先的に増加させるために、下部電極１１の形成中に、支持体１０２にバイアス電圧（例えば、負バイアス電圧）を印加してもよい。
【００４１】
Ｚ方向に対して平行または略平行に飛遊する金属１１ｍは、チップ部２０ｃの下面２０ｄのほか、隣り合うチップ部２０ｃ間の支持体１０２に到達する。これにより、支持体１０２上には金属膜１１ａが形成される。しかし、チップ部２０ｃの側壁２０ｗと支持体１０２の上面１０２ｕとのなす角は、例えば、９０°より小さくなっている。従って、チップ部２０ｃの下面２０ｄ側の端２０ｅが庇となって、チップ部２０ｃの側壁２０ｗには、金属１１ｍが回り込まない。すなわち、チップ部２０ｃの側壁２０ｗには、下部電極１１が形成されない。
【００４２】
半導体基板２０（チップ部２０ｃ）の下面２０ｄに形成された下部電極１１は、素子がＭＯＳＦＥＴの場合、例えば、ドレイン電極であり、素子がＩＧＢＴの場合、例えば、コレクタ電極であり、素子がダイオードの場合、例えば、カソード電極であり、素子がＬＥＤの場合、例えば、ＬＥＤの下部電極に対応している。
【００４３】
次に、図６（ｂ）に表すように、支持体１０２からそれぞれのチップ部２０ｃをピックアップし、それぞれのチップ部２０ｃの上下方向を逆にする。これにより、上部電極１０と、下部電極１１と、半導体基板２０（チップ部２０ｃ）と、を備え、半導体基板２０の側壁２０ｗに下部電極１１が形成されていない半導体装置１ｃが得られる。半導体装置１ｃについては、「半導体チップ」と呼称してもよい。
【００４４】
半導体基板を個片化する方法として、ダイシングブレードを用いたダイシングがある。しかし、この方法では、ダイシングラインの幅をダイシングブレードの幅以上（例えば、５０μｍ以上）に設定しなければならない。従って、ダイシングラインの幅をダイシングブレードの幅以下に設定することができない。また、ダイシングブレードと半導体基板の側壁との接触によって、半導体基板の側壁にクラックが発生する場合がある。これにより、半導体基板の側壁には、素子領域を近づけて配置することができない。つまり、この方法では、素子領域の占有面積を増加させることは難しい。
【００４５】
これに対し、本実施形態では、半導体基板２０を個片化する方法として、ダイシングブレードを用いないプラズマダイシングを採用している。この方法によれば、ダイシングラインの幅を、ダイシングブレードの幅以下に設定することができる。例えば、ダイシングラインの幅を、一例として、１０μｍ以下に設定することができる。また、ダイシングブレードを用いない結果、半導体基板２０（チップ部２０ｃ）の側壁２０ｗにはクラックが発生し難くなる。これにより、素子領域をチップ部２０ｃの側壁２０ｗに近づけて配置することができる。すなわち、本実施形態によれば、素子領域の占有面積が増加する。つまり、本実施形態によれば、１枚の半導体ウェーハから取り出すことができる半導体装置の数が増加する。
【００４６】
また、半導体基板を個片化する方法として、下部電極を半導体基板の下面全面に形成してから、プラズマダイシングにより個片化する方法がある。この方法では、プラズマダイシング前に、下部電極上にマスク層をパターニングし、マスク層から露出された下部電極を、エッチングによりまず除去する。このエッチングされた領域がプラズマダイシングでのダイシングされる領域となる。次に、ダイシングされる領域を露出させるマスク層を再び半導体基板の下面にパターニングする。そして、マスク層から露出された半導体基板をプラズマによってエッチングする。しかし、この方法では、プラズマダイシング前に、半導体基板の下面全面に形成した下部電極のパターニング工程（マスク層形成およびエッチング）が必要になり、製造コストが上昇してしまう。
【００４７】
これに対して、本実施形態では、半導体基板２０をプラズマダイシングにより個片化した後、下部電極１１を半導体基板２０の下面に形成している。従って、プラズマダイシング前の下部電極のパターニング工程を省くことができる。これにより、製造コストが低減する。また、本実施形態では、隣り合うチップ部２０ｃ間の隙間２０ｇについて、下面２０ｄの側の幅Ｗｄよりも上面２０ｕの側の幅Ｗｕの方が広くなっている。このため、チップ部２０ｃの側壁２０ｗには、下部電極１１が形成されない。
【００４８】
例えば、チップ部２０ｃの側壁２０ｗに下部電極１１が形成されると、半導体装置１ｃをプリント基板やリードフレームに実装する際に、例えば、半田等の接合材が側壁２０ｗに塗れ拡がる場合がある。チップ部２０ｃの側壁２０ｗに下部電極１１および接合材が形成されると、金属と半導体との熱膨張率の差から、チップ部２０ｃに応力が印加され、チップ部２０ｃが劣化する場合がある。あるいは、半導体装置１ｃがプリント基板またはリードフレームから剥がれ易くなる。本実施形態によれば、このような不具合が抑制される。つまり、半導体装置の生産性が向上する。
【００４９】
下面２０ｄの側の幅Ｗｄよりも上面２０ｕの側の幅Ｗｕの方が広い隙間２０ｇを形成する方法は、上述した方法に限らない。
【００５０】
図７（ａ）〜図７（ｂ）は、本実施形態の別の例に係る半導体装置の製造方法の一例を表す模式的断面図である。
【００５１】
例えば、第１の例として、プラズマダイシング中のドライエッチングに等方性エッチングの作用を含ませてもよい。この方法によれば、プラズマ８０中のエッチャント８０ＥがＺ方向のほか、Ｘ方向およびＹ方向にも拡がる。従って、プラズマダイシング後においては、図７（ａ）に表すように、半導体基板２０（チップ部２０ｃ）の側壁２０ｗが例えば、曲面になる。
【００５２】
図７（ａ）に例示された構造においても、下面２０ｄの側の幅Ｗｄよりも上面２０ｕの側の幅Ｗｕの方が広い隙間２０ｇが形成されるので、チップ部２０ｃの下面２０ｄ側の端２０ｅが庇となって、チップ部２０ｃの側壁２０ｗには、金属が回り込まない。すなわち、チップ部２０ｃの側壁２０ｗには、下部電極１１が形成されない。
【００５３】
また、第２の例として、プラズマダイシング中のドライエッチングにおいて、放電させた第１ガス（エッチングガス）と放電させた第２ガス（デポジションガス）とを交互に半導体基板２０に晒してもよい。ここで、例えば、放電させた第１ガスを半導体基板２０に晒す時間を、放電させた第２ガスを半導体基板２０に晒す時間よりも長く設定する。
【００５４】
これにより、プラズマダイシング後には、チップ部２０ｃの側壁２０ｗには、例えば、凸状の凸部２０ｔと、曲面となって凹んだ凹部２０ｈとが形成される。この状態を、図７（ｂ）に示す。第２の例では、チップ部２０ｃの側壁２０ｗとして、凸部２０ｔと凹部２０ｈとがＺ方向に交互に繰り返された、所謂、スキャロップ面２０ｓｃが形成される。
【００５５】
図７（ｂ）に例示された構造においても、下面２０ｄの側の幅Ｗｄよりも上面２０ｕの側の幅Ｗｕの方が広い隙間２０ｇが形成されるので、チップ部２０ｃの下面２０ｄ側の端２０ｅが庇となって、チップ部２０ｃの側壁２０ｗには、金属が回り込まない。すなわち、チップ部２０ｃの側壁２０ｗには、下部電極１１が形成されない。
【００５６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００５７】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１ｃ  半導体装置、  １０  上部電極、  １１  下部電極、  １１ａ  金属膜、  １１ｍ  金属、  ２０  半導体基板、  ２０ｃ  チップ部、  ２０ｄ  下面、  ２０ｅ  端、  ２０ｇ  隙間、  ２０ｈ  凹部、  ２０ｓｃ  スキャロップ面、  ２０ｔ  凸部、  ２０ｕ  上面、  ２０ｗ  側壁、  ８０  プラズマ、  ８０Ｅ  エッチャント、  ９０  マスク層、  １００、１０１  支持体、  １０１ｕ  上面、  １０２  支持体、  １０２ｕ  上面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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