(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳＦＥＴの製造方法であって、
シリコン基板を準備する工程と、
１．０ｎｍと１０ｎｍとの間の厚さを有する酸化物層を、準備された前記シリコン基板上に形成する工程と、
プラズマイオン注入装置(plasma immersion ion implantation apparatus)における真空チャンバ内のチャック上に前記シリコン基板を設置して、該チャックを負電圧パルスによってバイアスした状態で、窒素含有酸化剤を用いて前記真空チャンバ内に形成されるプラズマ放電により、前記酸化物層へ、Ｎ＋イオンを、０．１ｋｅＶと２．０ｋｅＶとの間のエネルギーおよび１×１０13ｃｍ-2と１×１０16ｃｍ-2との間のドーズ量で、少なくとも２分間にわたって注入することによって、前記酸化物層の上表面に窒素を配置する工程と、
次いで、前記酸化物層上にゲートポリシリコンを堆積する工程と、
堆積された前記ゲートポリシリコンにボロンをドーピングして、アニーリングおよびパターニングを実施する工程と、
を含むＣＭＯＳＦＥＴの製造方法。
【請求項２】
前記窒素を配置する工程の後であって前記ゲートポリシリコンを堆積する工程の前に、前記酸化物層の上表面に窒素が配置された前記シリコン基板を６００℃と１０５０℃との間の温度で１０秒間から１時間にわたってアニーリングする工程を含む、請求項１に記載のＣＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トランジスタ制御用の非常に信頼性のあるゲート酸化物プロセスを必要とするＭＯＳＦＥＴ素子の製造方法に関し、特に、ＣＭＯＳフローのｐＭＯＳ部分用にボロンドープされたゲートポリシリコンを必要とする深さがサブミクロンの素子に関する。
【０００２】
【従来の技術】
０．２５μｍのＣＭＯＳプロセスに組み込まれたゲート酸化物は厚さが３．５ｎｍから４．０ｎｍのオーダーと非常に薄い。このような酸化物は、非常に信頼性のある絶縁体でなくてはならない。これらの薄い酸化物層を成長させる技術は、Ｏ2（酸素）、Ｈ2Ｏ（水蒸気）、Ｎ2Ｏ（亜酸化窒素）およびＮＯ（一酸化窒素）のうちの１つ以上の気体の使用を含む。
【０００３】
公知の先行技術では、ｎＭＯＳ素子およびｐＭＯＳ素子の両方にＮ-ゲートを形成するように、ゲートポリシリコンにリンがドープされる。より短いチャネル長、すなわち、０．２５μｍ以下の場合には、短チャネルによる影響を最小化するために、ボロンを用いてｐ-をドープしたポリシリコンゲートをｐＭＯＳ素子用に形成する必要がある。
【０００４】
【発明が解決しようとする課題】
ゲート酸化物を通ってチャネル領域に入るボロンの拡散は、製造後の閾値電圧の変化および特に素子が古くなるに従って予測不可能な最終的な回路の性能に帰する。よって、ゲートポリシリコンにボロンが存在する素子において、ゲート酸化物がボロン原子の拡散のバリアとして作用する必要性が生じる。
【０００５】
ボロンの拡散を防ぐ公知の方法の１つは、酸化物とシリコン基板との界面に窒素を配置することである。また、ポリシリコン膜自体内に配置された窒素も、ボロンの拡散を防ぐことができる。しかし、この従来技術では、注入エネルギーの精密な制御が必要とされ、例えば、注入エネルギーが高ければ素子の信頼性の低下、注入エネルギーが低ければポリシリコン層の特性の低下を引き起こすという問題があった。
【０００６】
よって、本発明の目的は、ゲートポリシリコンの堆積前に、酸化物層の上表面に窒素を配置することである。
【０００７】
本発明の他の目的は、酸化物層へのボロンの拡散を効果的に遮断するように、酸化物層中への窒素注入を提供することである。
【０００８】
本発明の更なる目的は、本発明によって形成された素子の信頼性を保ち、かつ、ポリシリコン層の所望の特性を維持することである。
【０００９】
【課題を解決するための手段】
本発明は、ＣＭＯＳＦＥＴの製造方法であって、シリコン基板を準備する工程と、１．０ｎｍと１０ｎｍとの間の厚さを有する酸化物層を、準備された前記シリコン基板上に形成する工程と、プラズマイオン注入装置(plasmaimmersion ion implantation apparatus)における真空チャンバ内のチャック上に前記シリコン基板を設置して、該チャックを負電圧パルスによってバイアスした状態で、窒素含有酸化剤を用いて前記真空チャンバ内に形成されるプラズマ放電により、前記酸化物層へ、Ｎ＋イオンを、０．１ｋｅＶと２．０ｋｅＶとの間のエネルギーおよび１×１０13ｃｍ-2と１×１０16ｃｍ-2との間のドーズ量で、少なくとも２分間にわたって注入することによって、前記酸化物層の上表面に窒素を配置する工程と、次いで、前記酸化物層上にゲートポリシリコンを堆積する工程と、
堆積された前記ゲートポリシリコンにボロンをドーピングして、アニーリングおよびパターニングを実施する工程とを含む。これにより、上記目的が達成される。
【００１０】
好ましくは、前記窒素を配置する工程の後であって前記ゲートポリシリコンを堆積する工程の前に、前記酸化物層の上表面に窒素が配置された前記シリコン基板を６００℃と１０５０℃との間の温度で１０秒間から１時間にわたってアニーリングする工程を含む。
【００１６】
以下に作用を説明する。本発明によれば、ゲートポリシリコンの堆積前に、酸化物層中へプラズマイオン注入装置を用いて窒素注入することにより、酸化物層の上表面に窒素を配置できる。これにより、素子の信頼性およびポリシリコン層の特性を維持しながら、酸化物層へのボロンの拡散を効果的に遮断できる。
【００１７】
【発明の実施の形態】
ボロンのバリア特性を有する酸化物を成長させる１つの技術は、Ｎ2ＯまたはＮＯといった窒素含有酸化剤を酸化中に用いることである。得られた酸化物は、従来の酸素ガスによる酸化物または発熱性Ｈ2Ｏ酸化物（熱水による酸化物）よりも良質である。なぜなら、酸化物とシリコン基板との界面に窒素を配置するからである。この配置は、ボロンがトランジスタチャネル領域に移動するのを遮断することが公知である。
【００１８】
図１を参照すると、ｐ-Ｓｉ基板１２を形成するためにシリコンウェハ１０に対して、標準的な集積回路処理工程が実施されている。ｎ-ウェル１４がｐ-Ｓｉ基板１２中に従来の手段によって形成される。図２に示すように、１．０ｎｍから１０ｎｍの厚さを有する薄いゲート酸化物層１６がウェハ１０上に成長する。このゲート誘電体層の形成には、任意の標準的な材料および技術が使用され得る。
【００１９】
図３に示される工程において、ウェハ１０がプラズマイオン注入（plasma immersion ion implantation)（ＰＩＩＩ）処理チャンバ２２内に設置される。チャンバ２２では、純Ｎ2プラズマ１８が打たれ、軽いパルスがウェハに印加される。それによって、窒素が、酸化物層１６の上表面近傍で且つＳｉＯ2／Ｓｉ界面１７から離れたゲート誘電体に注入される。好適な実施形態では、Ｎ-およびＮ2-イオンが酸化物層１６中に０．１ｋｅＶと２．０ｋｅＶとの間のエネルギー、且つ１×１０13ｃｍ-2と１×１０16ｃｍ-2との間のドーズ量で注入される。注入時間は１０秒と３分との間で変化する。
【００２０】
より高い温度でのアニールが、図４に示すように行われ、ゲート絶縁体内のより強い結合の形成を補助し、そして注入中に生じたダメージの一部を回復させる。それによって、所望の濃度の窒素を有する酸化物層（１６＋１８）を形成する。アニーリング工程は、６００℃と１０５０℃との間の温度で１０秒間から１時間の期間行われる。ゲートポリシリコンが堆積され、それに続き、集積回路の製造を完成するのに必要な標準的なドーピング、アニーリング、およびパターニング工程が行われる。
【００２１】
図５は、サンプル内の深さに対する窒素および酸素の原子濃度を測定する、二次イオン質量分析（ＳＩＭＳ）による分析結果の概要を示す。線Ｏは、酸化物層１６の深さに対する酸素原子百分率を示す。線Ｎは、酸化物層１６の深さに対する窒素原子百分率を示す。図５（ａ）に結果が示されている従来技術は、窒素が酸化物層の底部に存在することを可能にし、それによりボロンが酸化物自体に浸透し、そのため、絶縁体の信頼性を低下させる。酸化物と基板との界面にある窒素も、トランジスタ駆動電流および素子速度に悪影響を与える。ＮＭＯＳトランジスタの場合は、図６に示すように、ＳｉＯ2／Ｓｉ界面１７に存在する窒素が多くなると、キャリアの有効移動度μは小さくなる。
【００２２】
界面１７における酸素および窒素の濃度プロファイルが図５（ｂ）に示される。図５（ｂ）は、高速熱酸化または炉を用いて従来の方法で処理された素子において、二次イオン質量分析（ＳＩＭＳ）による窒素濃度プロファイルＮを深さの関数として示し、所望のＯプロファイルとの比較を示している。キャリア移動度に影響を与えることなく酸化物中へのボロンの拡散を阻止するために、酸化物とポリシリコンゲートとの界面に窒素を配置する方法が必要である。
【００２３】
従来の注入技術を用いた窒素のゲートポリシリコンへの注入が、ボロンの拡散特性を改善することを示されている。ポリシリコン膜自体内に配置された窒素もまた、ボロン拡散を阻止する。しかし、この技術の問題点は、注入エネルギーの制御が重要であることにある。高すぎるエネルギーで注入すれば、酸化物にダメージを与え得、よって、信頼性を低減させる。低すぎるエネルギーで注入すれば、窒素をポリシリコン中に残し、それによって抵抗性の増加、および欠陥効果（poly depietion effects)が起こり得る。
【００２４】
前述したように、本発明の目的は、ゲートポリシリコンの堆積前に窒素を酸化物の上表面に配置することである。このことは、ボロンが絶縁体層へ拡散するのを効果的に遮断し、信頼性を保ち、かつ、ポリシリコン層の所望の特性を維持する。
【００２５】
本発明の方法は、プラズマイオン注入（ＰＩＩＩ）によって、窒素を酸化物層１６の上表面に配置するという結果をもたらす。図７において、ＰＩＩＩ装置を概して参照符号２０により示す。ＰＩＩＩ装置２０は、真空チャンバ２２を含む。この場合にはＮ２＋およびＮ＋イオンである、注入を所望される材料を含むプラズマ放電２４が、真空チャンバ２２内に形成される。ウェハ２６がチャック２８上に設置される。チャック２８は、挿入グラフＧに示すように、非常に期間が短く３ｋＶ未満の振幅を有するが高い反復率の負電圧パルスによりバイアスされている。チャック２８上の負電圧パルスは、正に帯電した種（positivecharged species)をウェハ２６の基板へ引き寄せる。プラズマ放電の電力および電圧の振幅、パルス幅、ならびに反復率を調整することによって、イオン化された種は、下部界面、酸化物の大部分、または上表面のいずれかに向かってゲート酸化物層１６に埋め込まれる。本発明の方法の実施において、窒素イオンが酸化物層１６の上表面近くに埋め込まれるように、変数が調整される。
【００２６】
様々な技術および変化するパラメータを使用した実験を行うことにより、本発明の方法の実行可能性を調べ、その結果、図８の窒素プロファイルを得た。図８は、１２０Åのゲート酸化物中にＮ2プラズマ注入を行った結果得られた酸素および窒素のＳＩＭＳプロファイルを示す。従来技術による酸素濃度をトレース３０によって示す。注入パルスを与えずにＮ2プラズマに露出したのみでは、トレース３２に示すように、検出限界をはるかに超える少量の窒素を膜および界面中へ組み込む。トレース３４に示すように、注入パルスを２分間印加すると、１０ｎｍの厚さの酸化物層中の酸化物の大部分で、更に１桁多い窒素が得られた。この時、界面にも窒素が存在するが、その量はおよそ０．１原子％であり、図５より、その結果起こるキャリア移動度の劣化は５％にすぎないことがわかる。トレース３６に示すように、注入パルスを更に長期（５分間）にわたって印加した結果、１．０ｎｍから１０ｎｍの厚さの酸化物層の大部分および界面において更に多くの窒素が検出された。このことは、注入時間によるドーズ量の制御が可能であることを示している。注入条件の最適化は、本明細書中に示すパラメーターを用いて、ゲート酸化物の厚さ毎に行われる必要がある。
【００２７】
よって、トランジスタ制御用の信頼性のあるゲート酸化物プロセスを必要とするＭＯＳＦＥＴ素子の製造方法であって、特に、ＣＭＯＳフローのｐＭＯＳ部分用にボロンドープされたゲートポリシリコンを閾値電圧の制御および素子サイズに対する非感受性のために必要とする、深さがサブミクロンの素子の製造方法を開示した。本発明の好適な実施形態を開示したが、添付の請求の範囲に定義した本発明の範囲を逸脱することなく更なる改変および変更がなされ得ることが理解される。
【００２８】
【発明の効果】
本発明によると、ＭＯＳＦＥＴなどの半導体素子において、ゲートポリシリコンの堆積前に、酸化物層の表面上に窒素が配置されるため、酸化物層へのボロン拡散を効果的に遮断することができる。その結果、素子の信頼性を保ち、かつ、ポリシリコン層の所望の特性を維持することができる。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳゲート酸化物の形成の一段階を示す図である。
【図２】本発明によるＣＭＯＳゲート酸化物の形成の一段階を示す図である。
【図３】本発明によるＣＭＯＳゲート酸化物の形成の一段階を示す図である。
【図４】本発明によるＣＭＯＳゲート酸化物の形成の一段階を示す図である。
【図５】（ａ）は、従来の方法で処理された素子において、二次イオン質量分析（ＳＩＭＳ）の窒素濃度プロファイルを深さの関数として示す図であり、（ｂ）は、高速熱酸化または炉によって処理された素子における窒素濃度プロファイルと所望の酸素濃度プロファイルとの比較を示す図である。
【図６】ＳｉＯ2/Ｓｉ界面における窒素濃度がｎＭＯＳトランジスタのキャリア移動度に及ぼす影響を示す図である。
【図７】プラズマイオン注入装置の模式図である。
【図８】１２０Åのゲート酸化物に対してＮ2プラズマ注入をした結果生じた酸素および窒素のＳＩＭＳプロファイルを示す図である。
【符号の説明】
１０  シリコンウェハ
１２  ｐ-Ｓｉ基板
１４  ｎ-ウェル
１６  薄ゲート酸化物層
１７  ＳｉＯ2／Ｓｉ界面
１８  純Ｎ2プラズマ
２０  ＰＩＩＩ装置
２２  真空チャンバ
２４  プラズマ放電
２６  ウェハ
２８  チャック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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