(57)【特許請求の範囲】
【請求項１】
複数の擬似ランダムデータパターンに重み付けするとともに、これら各重み付けされた擬似ランダムデータパターンの信号をテストされる電子回路に入力する電子回路試験用回路であって、
少なくとも１つの前記擬似ランダムデータパターンの信号が入力される少なくとも１つの入力側論理ゲートと、
この入力側論理ゲートに入力される前記擬似ランダムデータパターンの前記信号と同じ信号および前記入力側論理ゲートから出力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する少なくとも１つの入力側マルチプレクサと、
この入力側マルチプレクサから出力される前記信号を選択するための選択信号を前記入力側マルチプレクサに入力する少なくとも１つの制御回路と、
前記入力側論理ゲートに入力される前記各擬似ランダムデータパターンの前記信号と同じ信号および入力側マルチプレクサから出力される前記信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する第１のマルチプレクサと、
この第１のマルチプレクサから出力される前記信号が一方の入力に入力される出力側論理ゲートと、
この出力側論理ゲートから出力される前記信号および外部入力から入力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して前記電子回路に入力する出力側マルチプレクサと、
前記第１のマルチプレクサから出力される前記信号を決定するための重み選択信号を選択出力から前記第１のマルチプレクサに入力するとともに、前記出力側マルチプレクサから出力される前記信号を決定するための重み選択信号を追加出力から前記出力側マルチプレクサに入力し、かつ、前記側出力論理ゲートが有する他方の入力に接続された他の出力を有する重み付けチャンネル回路と、
を具備することを特徴とする電子回路試験用回路。
【請求項２】
前記第１のマルチプレクサは、ｎを１以上の整数とする２n 対１のマルチプレクサであることを特徴とする請求項１に記載の電子回路試験用回路。
【請求項３】
複数の擬似ランダムデータパターンを発生させて出力する擬似ランダムバイナリー数発生装置と、
この擬似ランダムバイナリー数発生装置とテストされる電子回路との間に設けられており、前記各擬似ランダムデータパターンが入力されるとともに入力された前記各擬似ランダムデータパターンに重み付けして前記電子回路に入力するプログラム可能な重み付けされたランダムパターン発生装置と、
前記電子回路に入力された前記各重み付けされた擬似ランダムデータパターンおよび前記電子回路の内部の誤り状態に応じて前記電子回路が発生させた複数の出力データパターンが入力されるとともに、これら各出力データパターンを特異な記号に圧縮するデータ圧縮装置と、
を具備してなり、前記ランダムパターン発生装置の内部には、
少なくとも１つの前記擬似ランダムデータパターンの信号が入力される少なくとも１つの入力側論理ゲートと、
この入力側論理ゲートに入力される前記擬似ランダムデータパターンの前記信号と同じ信号および前記入力側論理ゲートから出力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する少なくとも１つの入力側マルチプレクサと、
この入力側マルチプレクサから出力される前記信号を選択するための選択信号を前記入力側マルチプレクサに入力する少なくとも１つの制御回路と、
前記入力側論理ゲートに入力される前記各擬似ランダムデータパターンの前記信号と同じ信号および入力側マルチプレクサから出力される前記信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する第１のマルチプレクサと、
この第１のマルチプレクサから出力される前記信号が一方の入力に入力される出力側論理ゲートと、
この出力側論理ゲートから出力される前記信号および外部入力から入力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して前記電子回路に入力する出力側マルチプレクサと、
前記第１のマルチプレクサから出力される前記信号を決定するための重み選択信号を選択出力から前記第１のマルチプレクサに入力するとともに、前記出力側マルチプレクサから出力される前記信号を決定するための重み選択信号を追加出力から前記出力側マルチプレクサに入力し、かつ、前記側出力論理ゲートが有する他方の入力に接続された他の出力を有する重み付けチャンネル回路と、
を備えてなり、前記ランダムデータパターン発生装置に入力された前記各擬似ランダムデータパターンに重み付けするとともに、これら各重み付けされた擬似ランダムデータパターンの信号を前記電子回路に入力する電子回路試験用回路が設けられている、ことを特徴とする電子回路試験装置。
【請求項４】
前記第１のマルチプレクサは、ｎを１以上の整数とする２n 対１のマルチプレクサであることを特徴とする請求項３に記載の電子回路試験装置。
【請求項５】
複数の擬似ランダムデータパターンを発生させ、
これら各擬似ランダムデータパターンに電子回路試験用回路を用いて重み付けし、
これら各重み付けされた擬似ランダムデータパターンの信号をテストされる電子回路に入力し、
入力された前記各信号および前記電子回路内部の誤り状態に応じて前記電子回路が発生させた出力データパターンを特異な記号に圧縮し、
この圧縮された記号と前記電子回路が適正な状態で発生すると予想された記号とを比較することにより、前記電子回路の内部の欠陥を検出する電子回路試験方法であって、
前記電子回路試験用回路は、
少なくとも１つの前記擬似ランダムデータパターンの信号が入力される少なくとも１つの入力側論理ゲートと、
この入力側論理ゲートに入力される前記擬似ランダムデータパターンの前記信号と同じ信号および前記入力側論理ゲートから出力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する少なくとも１つの入力側マルチプレクサと、
この入力側マルチプレクサから出力される前記信号を選択するための選択信号を前記入力側マルチプレクサに入力する少なくとも１つの制御回路と、
前記入力側論理ゲートに入力される前記各擬似ランダムデータパターンの前記信号と同じ信号および入力側マルチプレクサから出力される前記信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する第１のマルチプレクサと、
この第１のマルチプレクサから出力される前記信号が一方の入力に入力される出力側論理ゲートと、
この出力側論理ゲートから出力される前記信号および外部入力から入力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して前記電子回路に入力する出力側マルチプレクサと、
前記第１のマルチプレクサから出力される前記信号を決定するための重み選択信号を選択出力から前記第１のマルチプレクサに入力するとともに、前記出力側マルチプレクサから出力される前記信号を決定するための重み選択信号を追加出力から前記出力側マルチプレクサに入力し、かつ、前記側出力論理ゲートが有する他方の入力に接続された他の出力を有する重み付けチャンネル回路と、
を具備してなることを特徴とする電子回路試験方法。
【請求項６】
前記第１のマルチプレクサは、ｎを１以上の整数とする２n 対１のマルチプレクサであることを特徴とする請求項５に記載の電子回路試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積電子回路の試験に係り、特に集積電子回路の機能性を試験するための自己試験回路および試験方法が組み込まれた集積電子回路を試験するための電子回路試験用回路、電子回路試験装置、および電子回路試験方法に関する。
【背景技術】
【０００２】
単体の超大規模集積回路（ＶＬＳＩ）半導体素子は、例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、あるいはＸＯＲゲートを含む互いに接続された数千の論理ゲートを備えている。そのようないかなる集積回路にとって製造プロセスの重要な部分は、集積回路内に含まれた各論理ゲートの機能性を検証することである。それぞれの論理ゲートの機能性を検証することは、限られた数の集積回路用の入力／出力（Ｉ／Ｏ）端子、および多数の論理ゲートの各入力と各出力との間の複雑な相互接続により、困難になるおそれがある。多くの場合、集積回路内の多数のチャンネルは、Ｉ／Ｏ端子を共有している。
【０００３】
半導体素子内に備えられた集積回路の機能性テストを行っている間、素子内の論理ゲートに入力される複数の０と１との連続からなる所定のデジタルデータパターンを、集積回路の入力は受け取る。これに応答して、各論理ゲートは各入力データパターンを処理し、結果として、集積回路は、各入力データパターンおよび各論理ゲートの機能性に依る、再び複数の０と１との連続からなる出力データパターンを発生させる。出力データパターンが予想された出力データパターンと一致しないときは、各論理ゲートのうちの少なくとも１個の論理ゲートに誤りが生じたことが分かる。
【０００４】
多くの集積回路は、純粋なランダムな入力データパターンを用いるテストが困難な論理ゲート構造を含んでいる。そのような論理ゲート構造の一例として、ＡＮＤゲートがある。ＡＮＤゲートにおける欠陥が検出される確率は、ＡＮＤゲートに対する入力数が増えるに連れて減少する。初めに、ＡＮＤゲートの欠陥を検査するためには、ＡＮＤゲートから出力される信号を１とするために、全てのＡＮＤゲートの入力は１の入力ディジットを受け取らなければならない。次に、ＡＮＤゲートの正しい機能を果たすことが正しいことを確かめるために、ＡＮＤゲートの入力の１つは殆ど１とされるべきである。それゆえに、集積回路に入力されるデータパターンを構成するビットは、それぞれのＡＮＤゲートの入力に入力されなければならない様々なビットの変換を容易にするように構成されなければならない。
【０００５】
乱数発生テストの制限を処理するために、０か１の発生の確率を変更するテスト方法は発展してきた。これらのテスト方法は、要求された論理ゲートの特定のテストを実行するように、重み付けされた乱数発生装置を用いてランダムな入力データパターンに重み付けする。重み付けされた乱数発生装置は、重み付けされたランダムな入力パターンをテスト中に集積回路に出力する。重み付け因子が正の数である場合、重み付けされたランダムな入力パターンの中で、入力ディジットが０である確率は重み付け因子の２分の１倍を掛けたものであり、そして入力ディジットが１である確率は１から重み付け因子の２分の１倍を引いたものである。このように、重み付け因子は０か１の発生の確率として表現される。重み付け因子は、集積回路への入力数および素子内部の論理ゲートの数とタイプに依存して選択される。さらに、重み付け因子は、論理回路の中に欠陥が存在しないという確信を受けることができる水準を伴ったテストにより、時間とコストの効率の良さを促進するように選択される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
集積回路の機能性テストに対する一つの選択肢は、あらゆる予想された出力データパターンを発生することを期待して、素子の入力への多数のデータパターンの供給に関係している。しかしながら、そのようなテスト処理は、多数の入力データパターンを発生させて入力する必要があるため、極めて長いテスト時間を必要とするおそれがある。
【０００７】
他の選択肢は、欠陥のある論理ゲートを見分けることを期待して、集積回路の入力に対するランダムなデータパターンの供給に関係している。論理回路から出力された評価されたデータパターンは、予想された出力データパターンと再び比較される。しかしながら、ランダムなデータパターンの供給に関連する１つの問題は、論理回路の一部のみしかテストされないことであり、そしてそれゆえに、集積回路は欠陥を検出されないまま有する可能性がある。多数のランダムな入力データパターンを集積回路の入力に供給することは、より多くの論理ゲートがテストされる可能性を増大させる。しかしながら、増大した多くの入力データパターンは全体のテスト時間を長時間化させ、そしてこのため、集積回路の製造コスト全体が増大する。
【０００８】
本発明は、以上説明したような課題を解決するためになされたものであり、その目的とするところは、複数個の論理回路を備える集積回路の試験に係る時間およびコストを低減することができる電子回路試験用回路、電子回路試験装置、および電子回路試験方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る電子回路試験用回路は、複数の擬似ランダムデータパターンに重み付けするとともに、これら各重み付けされた擬似ランダムデータパターンの信号をテストされる電子回路に入力する電子回路試験用回路であって、少なくとも１つの前記擬似ランダムデータパターンの信号が入力される少なくとも１つの入力側論理ゲートと、この入力側論理ゲートに入力される前記擬似ランダムデータパターンの前記信号と同じ信号および前記入力側論理ゲートから出力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する少なくとも１つの入力側マルチプレクサと、この入力側マルチプレクサから出力される前記信号を選択するための選択信号を前記入力側マルチプレクサに入力する少なくとも１つの制御回路と、前記入力側論理ゲートに入力される前記各擬似ランダムデータパターンの前記信号と同じ信号および入力側マルチプレクサから出力される前記信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する第１のマルチプレクサと、この第１のマルチプレクサから出力される前記信号が一方の入力に入力される出力側論理ゲートと、この出力側論理ゲートから出力される前記信号および外部入力から入力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して前記電子回路に入力する出力側マルチプレクサと、前記第１のマルチプレクサから出力される前記信号を決定するための重み選択信号を選択出力から前記第１のマルチプレクサに入力するとともに、前記出力側マルチプレクサから出力される前記信号を決定するための重み選択信号を追加出力から前記出力側マルチプレクサに入力し、かつ、前記側出力論理ゲートが有する他方の入力に接続された他の出力を有する重み付けチャンネル回路と、を具備することを特徴とするものである。
【００１０】
また、本発明の他の態様に係る電子回路試験装置は、複数の擬似ランダムデータパターンを発生させて出力する擬似ランダムバイナリー数発生装置と、この擬似ランダムバイナリー数発生装置とテストされる電子回路との間に設けられており、前記各擬似ランダムデータパターンが入力されるとともに入力された前記各擬似ランダムデータパターンに重み付けして前記電子回路に入力するプログラム可能な重み付けされたランダムパターン発生装置と、前記電子回路に入力された前記各重み付けされた擬似ランダムデータパターンおよび前記電子回路の内部の誤り状態に応じて前記電子回路が発生させた複数の出力データパターンが入力されるとともに、これら各出力データパターンを特異な記号に圧縮するデータ圧縮装置と、を具備してなり、前記ランダムパターン発生装置の内部には、少なくとも１つの前記擬似ランダムデータパターンの信号が入力される少なくとも１つの入力側論理ゲートと、この入力側論理ゲートに入力される前記擬似ランダムデータパターンの前記信号と同じ信号および前記入力側論理ゲートから出力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する少なくとも１つの入力側マルチプレクサと、この入力側マルチプレクサから出力される前記信号を選択するための選択信号を前記入力側マルチプレクサに入力する少なくとも１つの制御回路と、前記入力側論理ゲートに入力される前記各擬似ランダムデータパターンの前記信号と同じ信号および入力側マルチプレクサから出力される前記信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する第１のマルチプレクサと、この第１のマルチプレクサから出力される前記信号が一方の入力に入力される出力側論理ゲートと、この出力側論理ゲートから出力される前記信号および外部入力から入力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して前記電子回路に入力する出力側マルチプレクサと、前記第１のマルチプレクサから出力される前記信号を決定するための重み選択信号を選択出力から前記第１のマルチプレクサに入力するとともに、前記出力側マルチプレクサから出力される前記信号を決定するための重み選択信号を追加出力から前記出力側マルチプレクサに入力し、かつ、前記側出力論理ゲートが有する他方の入力に接続された他の出力を有する重み付けチャンネル回路と、を備えてなり、前記ランダムデータパターン発生装置に入力された前記各擬似ランダムデータパターンに重み付けするとともに、これら各重み付けされた擬似ランダムデータパターンの信号を前記電子回路に入力する電子回路試験用回路が設けられている、ことを特徴とするものである。
【００１１】
さらに、本発明のまた他の態様に係る電子回路試験方法は、複数の擬似ランダムデータパターンを発生させ、これら各擬似ランダムデータパターンに電子回路試験用回路を用いて重み付けし、これら各重み付けされた擬似ランダムデータパターンの信号をテストされる電子回路に入力し、入力された前記各信号および前記電子回路内部の誤り状態に応じて前記電子回路が発生させた出力データパターンを特異な記号に圧縮し、この圧縮された記号と前記電子回路が適正な状態で発生すると予想された記号とを比較することにより、前記電子回路の内部の欠陥を検出する電子回路試験方法であって、前記電子回路試験用回路は、少なくとも１つの前記擬似ランダムデータパターンの信号が入力される少なくとも１つの入力側論理ゲートと、この入力側論理ゲートに入力される前記擬似ランダムデータパターンの前記信号と同じ信号および前記入力側論理ゲートから出力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する少なくとも１つの入力側マルチプレクサと、この入力側マルチプレクサから出力される前記信号を選択するための選択信号を前記入力側マルチプレクサに入力する少なくとも１つの制御回路と、前記入力側論理ゲートに入力される前記各擬似ランダムデータパターンの前記信号と同じ信号および入力側マルチプレクサから出力される前記信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して出力する第１のマルチプレクサと、この第１のマルチプレクサから出力される前記信号が一方の入力に入力される出力側論理ゲートと、この出力側論理ゲートから出力される前記信号および外部入力から入力される信号が入力されるとともに、入力された前記各信号のうちのいずれか一方を選択して前記電子回路に入力する出力側マルチプレクサと、前記第１のマルチプレクサから出力される前記信号を決定するための重み選択信号を選択出力から前記第１のマルチプレクサに入力するとともに、前記出力側マルチプレクサから出力される前記信号を決定するための重み選択信号を追加出力から前記出力側マルチプレクサに入力し、かつ、前記側出力論理ゲートが有する他方の入力に接続された他の出力を有する重み付けチャンネル回路と、を具備してなることを特徴とするものである。
【００１２】
本発明の他の態様は、本発明を実施するために熟考されたベストモードを簡潔に説明することにより本発明の代表的な形態を示すとともに説明する以下の詳細な説明から、この技術の中のこれらの技術に対して容易かつ明確になる。本発明は、全く本発明からはずれることなく、他の異なる実施形態に有用であるとともに、その幾つかの細部は様々な点において修正可能であるしたがって、図および説明は、本質的に実例とみなされるとともに、限定的なものではない。
【発明の効果】
【００１３】
本発明によれば、複数個の論理回路を備える集積回路の試験に係る時間およびコストを低減することができる。
【発明を実施するための最良の形態】
【００１４】
図１は、擬似ランダムパターン発生技術を利用する典型的な自己テスト内蔵論理（“ＬＢＩＳＴ”）テスト構成１０のブロックダイアグラムである。ＬＢＩＳＴテスト構成１０は、ＭＳＩＲおよび並列シフトレジスタ連続発生装置を用いる自己テスト（“ＳＴＵＭＰＳ”）と呼ばれるスキャンパス構造とも呼ばれる。ＳＴＵＭＰＳ構造は、多数のチップシステムを高速スループットでテストするための組込み型の構造である。ＬＢＩＳＴテスト構成１０は、線形フィードバックシフトレジスタ（“ＬＦＳＲ”）１２、プログラム可能な重み付けされたランダムパターン発生装置（“ＰＷＲ”）１４、テストされる集積回路１６、および多入力シフトレジスタ（“ＭＩＳＲ”）１８を含んでいる。ＬＦＳＲ１２からの出力２０は、１グループが４つの出力線２２からなる４つの出力のグループから構成され、１６個の各出力線２２はそれぞれＰＷＲ１４の１６個の各入力２４に対応して接続されている。ＰＷＲ１４は、集積回路１６の４つの入力２８に対応して接続された４つの出力２６を有する。集積回路１６は、ＭＩＳＲ１８の４つの入力３２に対応して接続された４つの出力３０を有する。ＭＩＳＲ１８は、１つの出力３４を有する。
【００１５】
図１において、ＬＦＳＲ１２は１６個の出力２０（出力線２２）のみを有するものとして描かれている。また、ＰＷＲ１４は１６個の入力２４と４つの出力２６のみを有するものとして描かれている。また、テストされる集積回路１６は４つの入力２８と４つの出力３０とを有するものとして描かれている。そしてＭＩＳＲ１８は４つの入力３２と１つの出力３４のみを有するものとして描かれている。しかし、ＬＦＳＲ１２、ＰＷＲ１４、テストされる集積回路１６、およびＭＩＳＲ１８のいずれも、それらが有する各入力２４，２８，３２および各出力２０（２２），２６，３０，３４の数はより少なくても構わないし、あるいはより多くても構わない。
【００１６】
ＬＢＩＳＴテスト構成１０の作動中は、ＬＦＳＲ１２は、ＬＦＳＲ１２から出力されてＰＷＲ１４に入力される擬似ランダムデータパターンを発生させる擬似ランダムバイナリー数発生装置として作動する。ＰＷＲ１４はＬＦＳＲ１２からの擬似ランダムデータパターンを受け取り、テスト効率を増加させるために擬似ランダムデータパターンに重み付けする。この結果として生じる重み付けされた擬似ランダムデータパターンは、ＰＷＲ１４から出力されてテストされる集積回路１６に入力される。テストされる集積回路１６は、入力される重み付けされた擬似ランダムデータパターンおよび集積回路１６内に含まれた論理ゲートの誤り状態に応じた出力データパターンを発生させる。この結果として生じる出力データパターンは、テストされる集積回路１６から出力されてＭＩＳＲ１８に入力される。ＭＩＳＲ１８は、テストされる集積回路１６からの出力データパターンを、テストされる集積回路１６内に含まれた論理回路からの応答を意味する特異な記号に圧縮する。ＭＩＳＲ１８で発生させられた記号は、ＭＩＳＲ１８から出力されて解析されるとともに予想された記号と比較される。このように、評価されるとともに予想された記号を解析した後、テストされる集積回路１６が誤っているかどうかが決定される。
【００１７】
以上議論したように、欠陥のある論理ゲートをテストするための努力は、例えば、ＡＮＤゲートのように、特定のタイプの論理ゲートに対してより難しくなる。図２は、第１〜第１２までの１２個のフリップフロップ４２，４４，４６，４８，５０，５２，５４，５６，５８，６０，６２，６４、第１のＡＮＤゲート６６、第２のＡＮＤゲート６８、およびインバータ７０を含むＳＴＵＭＰＳテスト構成４０を描く。１２個の各フリップフロップ４２〜６４は、４つのカラム７２，７４，７６，７８を構成しており、それぞれのカラム７２〜７８は３個ずつ直列接続された第１〜第３の各フリップフロップ４２〜４６、第４〜第６の各フリップフロップ４８〜５２、第７〜第９の各フリップフロップ５４〜５８、および第１０〜第１２の各フリップフロップ６０〜６４を含んでいる。各フリップフロップ４２〜６４、第１および第２のＡＮＤゲート６６，６８、およびインバータ７０は、幾つかの商業上利用できるフリップフロップ、ＡＮＤゲート、およびインバータの中から望ましいものが選択される。
【００１８】
第１のＡＮＤゲート６６は、３つの入力８０，８２，８４と１つの出力８６を有する。第１のカラム７２内の３つの直列接続された各フリップフロップ４２〜４６のそれぞれのアウトプット８８，９０，９２は、第１のＡＮＤゲート６６の各入力８０，８２，８４のうちの１つに接続されている。特に、第１のフリップフロップ４２の出力８８は第１のＡＮＤゲート６６の第１の入力８０に接続され、第２のフリップフロップ４４の出力９０は第１のＡＮＤゲート６６の第２の入力８２に接続され、そして第３のフリップフロップ４６の出力９２は第１のＡＮＤゲート６６の第３の入力８４に接続されている。第１のＡＮＤゲートの出力８６は、第２のカラム７４内の第４のフリップフロップ４８の入力９４に接続されている。
【００１９】
第２のＡＮＤゲート６８は、３つの入力９６，９８，１００と１つの出力１０２を有する。第３のフリップフロップ４６の出力９２は、第２のＡＮＤゲート６８の第１の入力９６に接続されている。第６のフリップフロップ５２の出力１０４は、インバータ７０の入力１０６に接続されている。インバータ７０の出力１０８は、第２のＡＮＤゲート６８の第２の入力９８に接続されている。第９のフリップフロップ５８の出力１１０は、第２のＡＮＤゲート６８の第３の入力１００に接続されている。第２のＡＮＤゲート６８の出力１０２は、第１２のフリップフロップ６４の入力１１２に接続されている。
【００２０】
以上簡単に述べたように、第１および第２の各ＡＮＤゲート６６，６８の機能をテストするために、それら各ＡＮＤゲート６６，６８への全ての入力８０〜８４，９６〜１００は１に設定されなければならない。それとともに、各ＡＮＤゲート６６，６８の出力８６，１０２は各ＡＮＤゲート６６，６８への入力が１から０へ値を変化させるものとして監視される。それゆえに、ＰＷＲ１４から出力されてテストされる集積回路１６に入力される重み付けされた擬似ランダムデータパターンに依存して、第１か第２のいずれかのＡＮＤゲート６６，６８の欠陥をテストすることは困難である。テストされる集積回路１６が多数の入力を有するＡＮＤゲートを含んでいると、擬似ランダムパターンを用いてＡＮＤゲートの全ての入力に“１”を与えることは困難である。限られた数のＩ／Ｏチャンネル１１４，１１５，１１８，１２０によってもたらされるこの困難のために、欠陥の補償範囲は限定される。図２は、欠陥Ａは検出され得るが、しかしながら、欠陥Ｂは検出され得ないＳＴＵＭＰＳテスト構成４０を示す。
【００２１】
図３は、第１のＡＮＤゲート１３２、第２のＡＮＤゲート１３４、第３のＡＮＤゲート１３６、４対１マルチプレクサ１３８、ＸＯＲゲート１４０、および重み付けチャンネル回路１４２を含む、前述した従来のＰＷＲ１４に含まれている回路構成１３０のブロックダイアグラムである。前述したＬＦＳＲ１２の第１の出力１４４は、４対１マルチプレクサの第１の入力１４６および第１のＡＮＤゲート１３２の一方の入力１４８に接続されている。ＬＦＳＲ１２の第２の出力１５０は、第１のＡＮＤゲート１３２の他方の入力１５２に接続されている。第１のＡＮＤゲート１３２の出力１５４は、４対１マルチプレクサの第２の入力１５６および第２のＡＮＤゲート１３４の一方の入力１５８に接続されている。ＬＦＳＲ１２の第３の出力１６０は、第２のＡＮＤゲート１３４の他方の入力１６２に接続されている。第２のＡＮＤゲートの出力１６４は、４対１マルチプレクサの第３の入力１６６および第３のＡＮＤゲート１３６の一方の入力１６８に接続されている。ＬＦＳＲ１２の第４の出力１７０は、第３のＡＮＤゲート１３６の他方の入力１７２に接続されている。第３のＡＮＤゲートの出力１７４は、４対１マルチプレクサの第４の入力１７６に接続されている。
【００２２】
４対１マルチプレクサ１３８の２本の選択線（１本のみ図示）１７８は、重み付けチャンネル回路１４２の選択出力（１つのみ図示）１８０に接続されている。４対１マルチプレクサ１３８の出力１８２は、ＸＯＲゲート１４０の一方の入力１８４に接続されている。ＸＯＲゲートの他方の入力１８６は、重み付けチャンネル回路１４２の他の出力１８８に接続されている。さらに、図３において図１を参照すると、ＸＯＲゲートの出力１９０は、テストされる集積回路１６の入力２８に接続されている。
【００２３】
以上簡単に述べたように、図３に描かれた回路構成１３０は、ＰＷＲ１４の一部のみを表す。図３に描かれた回路構成１３０はＬＦＳＲ１２からの４本の出力線２２（１４４，１５０，１６０，１７０）およびテストされる集積回路１６の１つの入力チャンネル２８に対応して１つずつ接続される。このため、ＰＷＲ１４には図３に描かれた回路構成１３０が４つ含まれるであろう。それゆえに、回路構成１３０の数は、変えることができるとともに、ＬＦＳＲ１２からの出力２０の数およびテストされる集積回路１６への入力チャンネル２８の数に依存する。
【００２４】
なお、第１、第２、および第３の各ＡＮＤゲート１３２，１３４，１３６、４対１マルチプレクサ１３８、ならびにＸＯＲゲート１４０は、多数の商業上利用できる電子部品から望ましいものが選択される。
【００２５】
図３に描かれた回路構成１３０は、その作動中は、擬似ランダム４ビットデータパターンをＬＦＳＲ１２から受け取る。４ビットのそれぞれが０か１になる確率は２分の１である。それゆえに、ＬＦＳＲ１２から出力されて４対１マルチプレクサ１３８の第１の入力１４６が受け取る第１のビットが１である確率は２分の１である。また、ＬＦＳＲ１２から出力されて第１のＡＮＤゲート１３２の一方の入力１４８に入力される第１のビットが１となる確率は２分の１であるとともに、ＬＦＳＲ１２から出力されて第１のＡＮＤゲート１３２の他方の入力１５２に入力される第２のビットが１となる確率は２分の１である。このため、第１のＡＮＤゲート１３２から出力されて４対１マルチプレクサ１３８の第２の入力１５６に入力される信号が１となる確率は４分の１である。また、第１のＡＮＤゲート１３２から出力されて第２のＡＮＤゲート１３４の一方の入力１５８に入力される信号が１となる確率は４分の１であるとともに、ＬＦＳＲ１２から出力されて第２のＡＮＤゲート１３４の他方の入力１６２に入力される第３のビットが１となる確率は２分の１である。このため、第２のＡＮＤゲート１３４から出力されて４対１マルチプレクサ１３８の第３の入力１６６に入力される信号が１となる確率は８分の１である。また、第２のＡＮＤゲート１３４から出力されて第３のＡＮＤゲート１３６の一方の入力１６８に入力される信号が１となる確率は４分の１であるとともに、ＬＦＳＲ１２から出力されて第３のＡＮＤゲート１３６の他方の入力１７２に入力される第４のビットが１となる確率は２分の１である。このため、第３のＡＮＤゲート１３６から出力されて４対１マルチプレクサ１３８の第４の入力１７６に入力される信号が１となる確率は１６分の１である。
【００２６】
４対１マルチプレクサ１３８の出力１８２から出力される信号は、重み付けチャンネル回路１４２の２つの選択出力１８０（１本のみを図示）から出力されて４対１マルチプレクサ１３８の２本の選択線１７８（１本のみを図示）に入力される２つの重み選択信号によって制御される。２本の選択線上の重み選択信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、４対１マルチプレクサ１３８の出力１８２から出力される信号は、それぞれ４対１マルチプレクサ１３８の第１、第２、第３、あるいは第４の各入力１４６，１５６，１６６，１７６によって受け取られた信号のいずれかになる。このように、重み選択信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、４対１マルチプレクサ１３８の出力１８２における信号が１となる確率は、それぞれ２分の１、４分の１、８分の１、あるいは１６分の１である。
【００２７】
図３に描かれた重み付けチャンネル回路１４２はまた、その他方の出力１８８からＸＯＲゲート１４０の他方の入力１８６によって受け取られる単一のビット制御信号を出力する。ＸＯＲゲート１４０の一方の入力１８４は、４対１マルチプレクサ１３８の出力１８２から出力される信号を受け取る。ＸＯＲゲート１４０の出力１９０から出力される信号の確率は、単一のビット制御信号に加えて、４対１マルチプレクサ１３８の出力１８２から出力される信号に依存する。単一のビット制御信号が０であるとともに、選択線信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、ＸＯＲゲート１４０の出力１９０における信号が１となる確率は、それぞれ２分の１、４分の１、８分の１、あるいは１６分の１である。さらに、単一のビット制御信号が１であるとともに、選択線信号が（０，０）、（０，１）、（１，０）、あるいは（１，１）であると、ＸＯＲゲート１４０の出力１９０における信号が１となる確率は、それぞれ２分の１、４分の３、８分の７、あるいは１６分の１５である。
【００２８】
図４は、本発明の一実施形態に係るＰＷＲ１４に含まれる回路構成２００のブロックダイアグラムである。図３の回路構成１３０と同様に、図４の回路構成２００は第１のＡＮＤゲート２０２、第２のＡＮＤゲート２０４、第３のＡＮＤゲート２０６、４対１マルチプレクサ２０８、ＸＯＲゲート２１０、および重み付けチャンネル回路２１２を含む。さらに、図４に描かれた回路構成２００は、第１の２対１マルチプレクサ２１４、第２の２対１マルチプレクサ２１６、第３の２対１マルチプレクサ２１８、第４の２対１マルチプレクサ２２０、および制御回路２２２を含む。
【００２９】
４対１マルチプレクサ２０８は第１のマルチプレクサとも呼ばれるとともに、第１、第２、および第３の各２対１マルチプレクサ２１４，２１６，２１８は、それぞれ他のマルチプレクサとも呼ばれる。第４の２対１マルチプレクサ２２０は、出力マルチプレクサとも呼ばれる。ＸＯＲゲート２１０は出力論理ゲートとも呼ばれるとともに、第１、第２、および第３の各ＡＮＤゲート２０２，２０４，２０６は、それぞれ他の論理ゲートとも呼ばれる。
【００３０】
第１、第２、第３、および第４の各２対１マルチプレクサ２１４，２１６，２２０、ならびに制御回路２２２は、あらゆる様々なタイプの電子構成部品から望ましいものが選択されればよい。代わりの実施形態では、図４の回路構成２００に含まれる構成部品は、単体の電子素子（図示せず）内に収容される。
【００３１】
ＬＦＳＲ１２の第１の出力２２４は、４対１マルチプレクサ２０８の第１の入力２２６および第１のＡＮＤゲート２０２の一方の入力２２８に接続される。ＬＦＳＲ１２の第２の出力２３０は、第１のＡＮＤゲート２０２の他方の入力２３２および第１の２対１マルチプレクサ２１４の第２の入力２３４に接続される。第１のＡＮＤゲート２０２の出力２３６は、第１の２対１マルチプレクサ２０８の第１の入力２３８に接続される。第１の２対１マルチプレクサ２０８の出力２４０は、４対１マルチプレクサ２０８の第２の入力２４２および第２のＡＮＤゲート２０４の一方の入力２４４に接続される。ＬＦＳＲ１２の第３の出力２４６は、第２のＡＮＤゲート２０４の他方の入力２４８および第２の２対１マルチプレクサ２１６の第２の入力２５０に接続される。第２のＡＮＤゲート２０４の出力２５２は、第２の２対１マルチプレクサ２１６の第１の入力２５４に接続される。第２の２対１マルチプレクサ２１６の出力２５６は、４対１マルチプレクサ２０８の第３の入力２５８および第３のＡＮＤゲート２０６の一方の入力２６０に接続される。ＬＦＳＲ１２の第４の出力２６２は、第３のＡＮＤゲート２０４の他方の入力２６４および第３の２対１マルチプレクサ２１８の第２の入力２６６に接続される。第３のＡＮＤゲート２０６の出力２６８は、第３の２対１マルチプレクサ２１８の第１の入力２７０に接続される。第３の２対１マルチプレクサ２１８の出力２７２は、４対１マルチプレクサ２０８の第４の入力２７４に接続される。制御回路２２２の出力２７６は、第１の２対１マルチプレクサ２１４の選択線２７８、第２の２対１マルチプレクサ２１６の選択線２８０、および第３の２対１マルチプレクサ２１８の選択線２８２に接続される。
【００３２】
図４に描かれた一実施形態の回路構成２００ではたった１つの制御回路２２２が挿入されているが、さらなる実施形態（図示せず）では１つ以上の制御回路を含んでもよい。それらさらなる実施形態では、各制御回路は１つ以上の２対１マルチプレクサの選択線に接続されても構わない。このように、選択線上の信号が各２対１マルチプレクサごとに異なる実施形態があっても構わない。
【００３３】
４対１マルチプレクサ２０８の２本の選択線（１本のみ図示）２８４は、重み付けチャンネル回路２１２の選択出力（１つのみ図示）２８６に接続されている。４対１マルチプレクサ２０８の出力２８８は、ＸＯＲゲート２１０の一方の入力２９０に接続されている。ＸＯＲゲート２１０の他方の入力２９２は、重み付けチャンネル回路２１２の他の出力２９４に接続されている。ＸＯＲゲート２１０の出力２９６は、第４の２対１マルチプレクサ２２０の第１の入力２９８に接続されている。外部入力３００は、第４の２対１マルチプレクサ２２０の第２の入力３０２に接続されている。重み付けチャンネル回路２１２の追加出力３０４は、第４の２対１マルチプレクサ２２０の選択線３０６に接続されている。さらに、図４において図１を参照すると、第４の２対１マルチプレクサ２２０の出力３０８は、テストされる集積回路１６の入力２８に接続されている。
【００３４】
図４に描かれた回路構成２００は、その作動中は、ＬＦＳＲ１２からの擬似ランダム４ビットデータパターンを受け取る。４対１マルチプレクサ２０８の各入力２２６，２４２，２５８，２７４が受け取る信号が１となる確率は、それぞれ、第１、第２、および第３の各２対１マルチプレクサ２１４，２１６，２１８の各選択線２７８，２８０，２８２上の選択信号に依存する。第１、第２、および第３の各２対１マルチプレクサ２１４，２１６，２１８の各選択線２７８，２８０，２８２上の選択信号が０である場合、第１、第２、および第３の各ＡＮＤゲート２０２，２０４，２０６の各出力２３６，２５２，２６８は、それぞれ、４対１マルチプレクサ２０８の第２、第３、および第４の各入力２４２，２５８，２７４に、それぞれ接続される。このように、４対１マルチプレクサ２０８そしてまたＸＯＲゲート２１０から出力される信号の確率は、図３に描かれた回路構成１３０のものと同じである。
【００３５】
図４の回路構成２００は、第４の２対１マルチプレクサ２２０の出力３０８から出力された信号は、重み付けチャンネル回路２１２の追加出力３０４から出力されて第４の２対１マルチプレクサ２２０の選択線３０６に入力される出力選択信号に依存するという、さらなる特徴を有している。第４の２対１マルチプレクサ２２０の選択線３０６に入力される出力選択信号が０であると、ＸＯＲゲート２１０の出力２９６から出力される信号は、第４の２対１マルチプレクサ２２０の第１の入力２９８を介して接続されて、第４の２対１マルチプレクサ２２０の出力３０８から出力される。第４の２対１マルチプレクサ２２０の選択線３０６に入力される出力選択信号が１であると、外部入力３００上の信号は、第４の２対１マルチプレクサ２２０の第２の入力３０２を介して接続されて、第４の２対１マルチプレクサ２２０の出力３０８から出力される。
【００３６】
第１、第２、および第３の各２対１マルチプレクサ２１４，２１６，２１８の各選択線２７８，２８０，２８２上の信号がそれぞれ１である場合、ＬＦＳＲ１２から出力される第２、第３、および第４のそれぞれのビットは、それぞれ第１、第２、および第３の各２対１マルチプレクサ２１４，２１６，２１８を介して、４対１マルチプレクサ２０８の第２、第３、および第４の各入力２４２，２５８，２７４にそれぞれ接続される。上述したように、ＬＦＳＲ１２から出力される４つのビットのそれぞれが０か１となる確率は２分の１である。このように、ＬＦＳＲ１２から出力されて４対１マルチプレクサ２０８の第１、第２、第３、および第４の各入力２２６，２４２，２５８，２７４で受け取られる第１、第２、第３、および第４の各ビットが、それぞれ１である確率は、２分の１である。これにより、４対１マルチプレクサ２０８の選択線（１本を図示）２８４に入力される信号の状態に拘らず、４対１マルチプレクサ２０８から出力される信号が１となる確率は、２分の１である。それとともに、ＸＯＲゲート２１０から出力される信号が１となる確率は、重み付けチャンネル回路２１２の他の出力２９４から出力される信号に拘らず、２分の１である。
【００３７】
以上議論したように、図４の回路構成２００中の第４の２対１マルチプレクサ２２０の出力３０８から出力される信号は、重み付けチャンネル回路２１２の追加出力３０４から出力されて第４の２対１マルチプレクサ２２０の選択線３０６に入力される信号に依存する。第４の２対１マルチプレクサ２２０の選択線３０６に入力される信号が０である場合、ＸＯＲゲート２１０の出力２９６から出力される信号は、第４の２対１マルチプレクサ２２０の第１の入力２９８を介して接続されて、第４の２対１マルチプレクサ２２０の出力３０８から出力される。このように、第４の２対１マルチプレクサ２２０の選択線３０６に入力される信号が０であると、ＸＯＲゲート２１０の出力２９６から出力される信号が１となる確率は、２分の１である。対照的に、第４の２対１マルチプレクサ２２０の選択線３０６に入力される信号が１であると、ＸＯＲゲート２１０の出力２９６から出力される信号は外部入力３００上に現われる信号になるとともに、第４の２対１マルチプレクサ２２０の出力３０８から出力される信号が１となる確率は、外部入力３００上に現われる信号が１となる確率に依存する。
【００３８】
このように、第４の２対１マルチプレクサ２２０の出力３０８から出力される信号が１となる確率は、重み付けチャンネル回路２１２の選択出力２８６および他の出力２９４からそれぞれ出力される信号、ならびに第１、第２、および第３の各２対１マルチプレクサ２１４，２１６，２１８の各選択線２７８，２８０，２８２にそれぞれ入力される信号と同様に、重み付けチャンネル回路２１２の追加出力３０４から出力される信号に依存する。それゆえに、図４に描かれた回路構成２００は、選択的に１となる確率を有する出力信号を有利に提示する。このように、本発明に係る一実施形態によれば、テストされる電子回路（集積回路）１６の誤りの補償範囲を増大させることにより、Ｉ／Ｏチャンネルを横切ってテストされる電子回路１６に渡されるテスト信号を発生させるにあたり、より大きな適応性を提供する。
【００３９】
なお、図示は省略するが、本発明に係るさらなる実施形態では、ｎを１以上の整数として、４対１マルチプレクサ２０８が２n 対１のマルチプレクサになり、そして回路構成２００が２n −１個のＡＮＤゲートおよび２n −１個の２対１マルチプレクサを含むとともに、制御回路２１２、２n −１個のＡＮＤゲート、２n −１個の２対１マルチプレクサ、およびＬＦＳＲ１２の間の接続状態が前述した接続状態と同様となるように、図４に描かれた回路構成２００は拡張され得る。これらさらなる実施形態においては、回路構成はＬＦＳＲ１２の２n 個の出力２０およびテストされる集積回路１６の１つの入力２８に接続される。
【００４０】
それとともに、図４の回路構成２００は、コンピュータ（図示せず）が制御回路２２２、重み付けチャンネル回路２１２、および外部入力３００を制御できるという点で有利である。なぜなら、回路構成２００はコンピュータにより制御可能であるので、回路構成２００によって発生させられてテストされる電子回路１６に与えられるパターンは、テストの要求を満足させるために修正可能となるからである。
【００４１】
さらには、様々な技術におけるこれらの技術に対して、この中の発明自身は他の課題や他の応用への適応に対する解決策を提案するものである。本実施形態は、それゆえに実例としての全ての点において考慮されなければならないとともに、限定されるものではない。本発明の範囲は、それらの実施形態には限定されるものではなく、その代わりに添えられたクレームにより、それらの法的に権利を与えられたクレームと同等の最大限の範囲とともに決定されなければならないものである。
【図面の簡単な説明】
【００４２】
【図１】ＳＴＵＭＰＳ構造のブロックダイアグラム。
【図２】多数の入力ＡＮＤゲートを有するテスト中の回路を含むＳＴＵＭＰＳ構造のブロックダイアグラム。
【図３】従来のプログラム可能な重み付けされたランダムパターン発生装置に含まれる回路構成のブロックダイアグラム。
【図４】本発明に係るプログラム可能な重み付けされたランダムパターン発生装置に含まれる回路構成の一実施形態に係るブロックダイアグラム。
【符号の説明】
【００４３】
１０…ＬＢＩＳＴテスト構成（電子回路試験装置）、１２…ＬＦＳＲ（線形フィードバックシフトレジスタ）、１４…ＰＷＲ（プログラム可能な重み付けされたランダムパターン発生装置）、１６…テストされる集積回路（電子回路）、１８…ＭＩＳＲ（多入力シフトレジスタ）、２００…ＰＷＲに含まれる回路構成（電子回路試験用回路）、２０２…第１のＡＮＤゲート（他の論理ゲート）、２０４…第２のＡＮＤゲート（他の論理ゲート）、２０６…第３のＡＮＤゲート（他の論理ゲート）、２０８…４対１マルチプレクサ（２n対１のマルチプレクサ、第１のマルチプレクサ）、２１０…ＸＯＲゲート（出力論理ゲート）、２１２…重み付けチャンネル回路、２１４…第１の２対１マルチプレクサ（他のマルチプレクサ）、２１６…第２の２対１マルチプレクサ（他のマルチプレクサ）、２１８…第３の２対１マルチプレクサ（他のマルチプレクサ）、２２０…第４の２対１マルチプレクサ（出力マルチプレクサ）、２２２…制御回路（少なくとも１つの制御回路）、２２８…第１のＡＮＤゲートの１つの入力（他の論理ゲートの１つの入力）、２３６…第１のＡＮＤゲートの出力（他の論理ゲートの出力）、２４４…第２のＡＮＤゲートの１つの入力（他の論理ゲートの１つの入力）、２５２…第２のＡＮＤゲートの出力（他の論理ゲートの出力）、２６０…第３のＡＮＤゲートの１つの入力（他の論理ゲートの１つの入力）、２６８…第３のＡＮＤゲートの出力（他の論理ゲートの出力）、２７８…第１の２対１マルチプレクサの選択線（他のマルチプレクサの選択線）、２８０…第２の２対１マルチプレクサの選択線（他のマルチプレクサの選択線）、２８２…第３の２対１マルチプレクサの選択線（他のマルチプレクサの選択線）、２８４…４対１マルチプレクサの選択線（第１のマルチプレクサの選択線）、２８６…重み付けチャンネル回路の選択線出力、２８８…４対１マルチプレクサの出力（第１のマルチプレクサの出力）、２９０…ＸＯＲゲートの１つの入力（出力論理ゲートの１つの入力）、２９２…ＸＯＲゲートの他の入力（出力論理ゲートの他の入力）、２９４…重み付けチャンネル回路の他の出力、２９６…ＸＯＲゲートの出力（出力論理ゲートの出力）、２９８…第４の２対１マルチプレクサの１つの入力（出力マルチプレクサの１つの入力）、３００…外部入力、３０２…第４の２対１マルチプレクサの他の入力（出力マルチプレクサの他の入力）、３０４…重み付けチャンネル回路の追加出力、３０６…第４の２対１マルチプレクサの選択線（出力マルチプレクサの選択線）
【図１】
0004025301.tif 000002
【図２】
0004025301.tif 000003
【図３】
0004025301.tif 000004
【図４】
0004025301.tif 000005