(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、周囲を素子分離領域で包囲され前記半導体基板の上に形成された第二導電型のエピタキシャル島領域と、前記エピタキシャル島領域の中央に位置し前記エピタキシャル島領域と前記半導体基板との界面に上下方向に拡散形成された単一層の第二導電型の埋め込み拡散領域と、前記埋め込み拡散領域の上方の前記エピタキシャル島領域の表面に形成された第一導電型の第一領域とを備え、
前記エピタキシャル島領域及び前記第一領域に前記半導体基板よりも高電圧を印加しても該半導体基板から広がる空乏領域が接しない前記埋め込み拡散領域の上方に位置した前記エピタキシャル島領域及び前記第一領域に形成された素子を含む集積回路の高耐圧構造であって、前記埋め込み拡散領域のドーピング原子濃度が前記エピタキシャル島領域の１．５〜６倍に設定されていることを特徴とする半導体装置。
【請求項２】
第一導電型の半導体基板と、周囲を素子分離領域で包囲され前記半導体基板の上に形成された第二導電型のエピタキシャル島領域と、前記エピタキシャル島領域の中央に位置し前記エピタキシャル島領域と前記半導体基板との界面に上下方向に拡散形成された単一層の第二導電型の埋め込み拡散領域と、前記埋め込み拡散領域の上方の前記エピタキシャル島領域の表面に形成された第一導電型の第一領域とを備え、前記埋め込み拡散領域のドーピング原子濃度が前記エピタキシャル島領域の１．５〜６倍に設定されていることを特徴とする高耐圧構造の半導体装置において、
前記第一領域の表面に第一のゲート電極を挟んで対向して形成された第二導電型の第一のソース領域および第一のドレイン領域を有する第一のＭＯＳトランジスタと、
前記エピタキシャル島領域の表面における前記埋め込み拡散領域に対応した領域内でかつ前記第一領域外の位置に第二のゲート電極を挟んで対向して形成された第一導電型の第二のソース領域および第二のドレイン領域を有する第二のＭＯＳトランジスタと、
を含む集積回路を備えた半導体装置。
【請求項３】
請求項１および請求項２記載の半導体装置において、
前記エピタキシャル島領域の表面における前記埋め込み拡散領域より外側の領域にほぼ一定間隔で形成された１つ以上の第一導電型のフィールドリングを備えた半導体装置。
【請求項４】
第一導電型の半導体基板と、周囲を素子分離領域で包囲され前記半導体基板の上に形成された第二導電型のエピタキシャル島領域と、前記エピタキシャル島領域の中央に位置し前記エピタキシャル島領域と前記半導体基板との界面に上下方向に拡散形成された単一層の第二導電型の埋め込み拡散領域と、前記埋め込み拡散領域の上方の前記エピタキシャル島領域の表面に形成された第一導電型の第一領域とを備え、前記埋め込み拡散領域のドーピング原子濃度が前記エピタキシャル島領域の１．５〜６倍に設定されていることを特徴とする高耐圧構造の半導体装置において、
前記第一領域をボディ領域とし、前記第一領域の表面に形成された第二導電型の第三のソース領域と、前記第一領域の端部の表面上に形成された第三のゲート電極と、前記エピタキシャル島領域の表面における前記第一領域と前記エピタキシャル島領域の端部との中間位置に形成された第三のドレイン電極とを有する第三のＭＯＳトランジスタを備えた半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記エピタキシャル島領域内における前記第一領域から前記第三のドレイン電極迄の表面、および前記第三のドレイン電極から前記エピタキシャル島領域の端部迄の表面にほぼ一定間隔で形成された１つ以上の第一導電型のフィールドリングを備えた半導体装置。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置において、前記埋め込み拡散領域のドーピング原子濃度が１×１０１２〜３×１０１２（ａｔｏｍｓ／ｃｍ２）の範囲である半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記エピタキシャル島領域内の前記埋め込み拡散領域と前記エピタキシャル島領域の端部との間に位置する箇所のドーピング原子濃度が０．５×１０１２〜１．５×１０１２（ａｔｏｍｓ／ｃｍ２）の範囲である半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、基板に対して高電圧側で動作するＭＯＳトランジスタを集積化した半導体装置に関するものである。
【０００２】
【従来の技術】
蛍光灯などの負荷をディスクリートのパワーＭＯＳＦＥＴで構成したハーフブリッジ回路で駆動する際、近年、パワーＭＯＳＦＥＴを駆動するのに、高電圧側回路と低電圧側回路を１チップ化した高耐圧ＩＣが用いられるようになってきた。図５は駆動回路部分の概略構成図である。高電圧側パワーＭＯＳＦＥＴ２はソース・フォロワ、低電圧側パワーＭＯＳＦＥＴ３はソース接地で動作する。
【０００３】
これらのパワーＭＯＳＦＥＴ２，３を駆動するのは、低耐圧（例えば、２０Ｖ耐圧）ＣＭＯＳの集積回路で構成される高電圧側駆動回路４と低電圧側駆動回路５および他の制御回路も含んで１チップ化された高耐圧ＩＣである。
【０００４】
蛍光灯にかかる出力電圧は、点灯時にはＬＣ共振回路によって電源電圧Ｖ１の２８０Ｖよりもかなり大きい電圧まで印加される。従って、高電圧側パワーＭＯＳＦＥＴ２のソース電位も出力電圧に従い変動するから、出力電圧にかかわらず所定のゲート・ソース電圧を得ようとするならば、高電圧側駆動回路４は電源電圧Ｖ２が２０Ｖ〜６２０Ｖの範囲で低耐圧のＣＭＯＳ動作する必要がある。
【０００５】
従来、上記のような高電圧側の集積回路を作製するために、ＲＥＳＵＲＦ（ＲＥｄｕｓｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）技術を用いた素子構造が用いられる。ＲＥＳＵＲＦを６００Ｖ以上の耐圧を有する高電圧側のラテラルＤＭＯＳトランジスタに適用した事例としてはＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．３８，ＮＯ．７，ＪＵＬＹ １９９１  Ｐ．１５８２〜１５８９ 「Ａ Ｖｅｒｓａｔｉｌｅ ７００−１２００−Ｖ  ＩＣＰｒｏｃｅｓｓ ｆｏｒ Ａｎａｌｏｇ ａｎｄ Ｓｗｉｔｃｈｉｎｇ  Ａｐｐｌｉｃａｔｉｏｎｓ」や、特許公報第２６８１１９２号に記載されている。
【０００６】
上記内容の特徴は、低濃度のＰＮ接合からなる２層の減少表面電界領域を用いることで、容易にＲＥＳＵＲＦができて電子なだれ降伏とパンチスルーによる降伏電圧を高くすることにある。高電圧側で動作する低耐圧のＭＯＳ集積回路についても同様の技術を用いて作製されている。
【０００７】
従来の２層の減少表面電界領域を用いた高電圧側の低耐圧のＭＯＳ集積回路について説明する、その断面図を図７に示す。
【０００８】
Ｐ型の半導体基板６上にはＮ型の第一の減少表面電界領域７と接地された電極８が表面に接続されているＰ型の素子分離領域９が形成されている。第一の減少表面電界領域７と、素子分離領域９から延長される低濃度でＰ型の第二の減少表面電界領域１０との２層構造が表面を絶縁膜１１で覆われて形成されている。第二の減少表面電界領域１０で囲まれた第一の減少表面電界領域７内には、島状に形成されたＰウェル領域１２表面に、Ｎ型のソース領域１３、ドレイン領域１５、オーミックコンタクトを得るための高濃度でＰ型の不純物領域を介した電極１７、およびゲート酸化膜を介したゲート電極１８と、ソース領域１３上に形成されたソース電極１４と、ドレイン領域１５上に形成されたドレイン電極１６からなるＮチャネルＭＯＳトランジスタと、残るＮ型領域上には、Ｐ型のソース領域１９、ドレイン領域２１、高濃度でＮ型の不純物領域を介した電極２３、およびゲート酸化膜を介したゲート電極２４と、ソース領域１９上に形成されたソース電極２０と、ドレイン領域２１上に形成されたドレイン電極２２からなるＰチャネルＭＯＳトランジスタで構成される集積回路が形成される。
【０００９】
以下、従来のＭＯＳ集積回路の高電圧動作について説明する。
【００１０】
第一の減少表面電界領域７と第二の減少表面電界領域１０の２層構造は、半導体基板６に対して第一の減少表面電界領域７の電位の上昇にともない空乏化が起こり、電子なだれ降伏がおきる前に完全に空乏化、即ち、ピンチオフされる。この時に空乏化された不純物イオンの合計電荷は第一の減少表面電界領域７が１．５×１０12〜２×１０12（イオン／ｃｍ2）、第二の減少表面電界領域１０が１×１０12（イオン／ｃｍ2）になる。各領域にドーピングされる単位面積あたりの不純物原子の総量「ドーピング原子濃度」（ａｔｏｍｓ／ｃｍ2）は、上記に示される完全に空乏化されたときの合計電荷密度に設定される。ドーピング原子濃度は該当する領域の深さ方向に単位体積あたりの不純物濃度を積分した値と合致する。
【００１１】
一方、半導体基板６から広がる空乏領域２５がＰウェル領域１２に接してＰＮ接合を僅かに順バイアスさせると、パンチスルーによる急激な電流増加がおきるが、第一の減少表面電界領域７のドーピング原子濃度は、空乏領域２５がＰウェル領域１２まで接することができない充分な量であるためにパンチスルーによる降伏現象はおきない。
【００１２】
以上のように２層の減少表面電界領域を最適なドーピング原子濃度に設定することと、適切な比抵抗の半導体基板６を使用することで降伏電圧は、７５０Ｖ程度を得ることができる。
【００１３】
また、従来の２層の減少表面電界領域を用いた６００Ｖ以上の耐圧を有する高電圧側のラテラルＤＭＯＳトランジスタについても説明する。図８はその断面図である。
【００１４】
Ｐ型の半導体基板２６上にはキャリアのドリフト領域であるＮ型の第一の減少表面電界領域２７と、接地された電極２８が表面に接続されたＰ型の素子分離領域２９が形成されている。第一の減少表面電界領域２７の表面中央にはＰ型のボディ領域３１と、その表面にはＮ型のソース領域３３とゲート酸化膜を介したゲート電極３５が絶縁膜３０に覆われて形成されている。また、ボディ領域３１から横方向に数十〜百μｍ程度離れてＮ型のドレイン領域３６が形成されている。ソース領域３３上にはソース電極３４、ドレイン領域３６上にはドレイン電極３７、ボディ領域３１の表面にはオーミックコンタクトを得るために局所的に形成される高濃度でＰ型の不純物領域を介してボディ電極３２が形成されている。通常、ソース領域３３とボディ電極３２はほぼ同電位になるように配線で接続される。さらに、第一の減少表面電界領域２７表面には、ボディ領域３１とドレイン領域３６の間に挿入された低濃度でＰ型の第二の減少表面電界領域３８と、ドレイン領域３６に向かって素子分離領域２９から延長される低濃度でＰ型の第三の減少表面電界領域３９が形成される。
【００１５】
この従来のラテラルＤＭＯＳトランジスタの高電圧動作について説明する。
【００１６】
ＯＦＦ状態では、半導体基板２６に対してドレイン領域３６の電位が上昇していくにともなって、第一の減少表面電界領域２７内では半導体基板２６とボディ領域３１および第三の減少表面電界領域３９から空乏領域が広がり、さらに、ボディ領域３１からの空乏領域が電気的にフロ−ティング状態である第二の減少表面電界領域３８に接した後は、第二の減少表面電界領域３８からも空乏領域が広がってくる。高電圧が印加されて、内部の電界が臨界電界に到達して電子なだれ降伏する前に、第一の減少表面電界領域２７と第二の減少表面電界領域３８または第三の減少表面電界領域３９からなる２層構造は完全に空乏化する。
【００１７】
ＯＮ状態では、半導体基板２６に対してドレイン領域３６とボディ領域３１およびソース領域３３の電位が上昇していくにともない、第一の減少表面電界領域２７内では半導体基板２６と第三の減少表面電界領域３９から空乏領域が広がる。しかし、電気的にフロ−ティング状態である第二の減少表面電界領域３８からは空乏領域は広がらない。高電圧が印加されて、内部の電界が臨界電界に到達して電子なだれ降伏する前に、第一の減少表面電界領域２７と第三の減少表面電界領域３９の２層構造は完全に空乏化する。
【００１８】
半導体基板２６から広がる空乏領域がボディ領域３１に接して、ＰＮ接合を僅かに順バイアスさせると、パンチスルーによる急激な電流増加がおこるが、第一の減少表面電界領域２７のドーピング原子濃度は、空乏領域がボディ領域３１に接することができない充分な量なので、パンチスルーによる降伏現象はおきない。
【００１９】
キャリアが通過する経路は、ソース領域３３からボディ領域３１表面のゲ−ト電極３５直下に誘起されたＮ型のチャネルを通過後、第一の減少表面電界領域２７内のボディ領域３１と第二の減少表面電界領域３８に挟まれた導通領域と、Ｐ型半導体基板２６と第二の減少表面電界領域３８に挟まれた導通領域を通過してドレイン領域３６に到達する。
【００２０】
【発明が解決しようとする課題】
従来の２層の減少表面電界領域を用いた高電圧側の低耐圧のＭＯＳ集積回路や高耐圧のラテラルＤＭＯＳトランジスタでは構造上、拡散工程に起因するドーピン原子濃度の変動によって、降伏電圧の低下やバラツキが増加しやすいという課題を有していた。以下、高電圧側のＭＯＳ集積回路を事例に説明する。
【００２１】
ＲＥＳＵＲＦされる２層構造のドーピング原子濃度は、第一の減少表面電界領域７がＮ型不純物で１．５×１０12〜２×１０12（ａｔｏｍｓ／ｃｍ2）、第二の減少表面電界領域１０がＰ型不純物で１×１０12（ａｔｏｍｓ／ｃｍ2）に設定される。
【００２２】
上記のドーピング原子濃度を実現するための不純物分布は、第一の減少表面電界領域７ではρEが２．６Ω・ｃｍ、膜厚が約２０μｍのエピタキシャル層で縦方向にほぼ均一な分布となり、全拡散工程完了後の表面濃度は約２×１０15（１／ｃｍ3）になる。また、第二の減少表面電界領域１０では、表面濃度が約５×１０15（１／ｃｍ3）で拡散深さＸｊが約４μｍの縦方向の分布を有する拡散層が形成される。
【００２３】
しかし、このＰＮ接合の不純物濃度では最大２．５倍程度の差しかなく、かなり近いレベルになっているため、拡散のバラツキによって不純物濃度の変動の影響を受けやすく、少なくとも±１０〜２０％程度は変動する。
【００２４】
例えば、変動する拡散要因としては、第二の減少表面電界領域１０をボロンでイオン打込み後、ドライブインと約１μｍ厚のパイロジェニック酸化を行うため、偏析や酸化によってボロンの表面濃度の低下が起きる。一方、第一の減少表面電界領域７は燐ドープしたエピタキシャル成長を用いたとき、酸化による偏析で表面濃度は上昇する。このような酸化や偏析による不純物濃度の変動は、炉の温度分布や酸化膜厚のバラツキなどで、ウェハ面内やロット間等で増加しやすい。このような不純物濃度の変動はそのままドーピング原子濃度の変動となる。
【００２５】
従来の２層の減少表面電界領域の高電圧側のＭＯＳ集積回路の降伏電圧は、両減少表面電界領域のドーピング原子濃度によって決まる。例えば、第二の減少表面電界領域１０のドーピング原子濃度が増加し、第一の減少表面電界領域７のドーピング原子濃度が減少するように変動した場合、第二の減少表面電界領域１０が空乏化しにくくなり、ピンチオフする前に内部の電界が臨界電界に到達すると電子なだれ降伏がおきる。
【００２６】
また、逆に、第一の減少表面電界領域７のドーピング原子濃度が増加し、第二の減少表面電界領域１０のドーピング原子濃度が減少するように変動した場合、ピンチオフした時の第二の減少表面電界領域１０の電荷は少なくなるため、第一の減少表面電界領域７内では対峙する正反対の極性をもつ電荷は少なくなって空乏化しにくくなり、ピンチオフする前に電界が臨界電界に到達すると電子なだれ降伏がおきる。
【００２７】
また、第一の減少表面電界領域７のドーピング原子濃度が減少するように変動すると、半導体基板６から広がってきた空乏領域２５がＰウェル領域１２に接してＰＮ接合を僅かに順バイアスさせると、パンチスルーによる急激な電流増加を招き降伏がおきる。
【００２８】
以上のように、従来の２層の減少表面電界領域を用いた高電圧側のＭＯＳ集積回路では、２層の減少表面電界領域に含有されるドーピング原子濃度の変動によって降伏電圧が低下しやすくなりバラツキが増加する。
【００２９】
このため、製造工程では、両領域のドーピング原子濃度の管理に重点が置かれ、第二の減少表面電界領域１０を形成するイオン打込み時のボロンのドーズ量やドライブイン及び酸化の炉の温度管理、及び第一の減少表面電界領域７を形成するエピタキシャル成長時の比抵抗、膜厚の管理には充分な注意がなされる。
【００３０】
しかし、従来の構造では、ＲＥＳＵＲＦとパンチスルーの防止を２層の近いレベルの不純物濃度で制御して両立しており、その不純物濃度が拡散工程のバラツキの影響によって変動を受けた時に、両領域のドーピング原子濃度も変動して降伏電圧の低下やバラツキ増加による歩留り低下を招きやすいという課題があった。２層の減少表面電界領域を用いた高耐圧のラテラルＤＭＯＳトランジスタについても同様の構造なので同じ課題を有する。
【００３１】
本発明は上記従来の問題点を解決するもので、降伏電圧が高くて拡散工程のバラツキの影響を受けにくい高電圧側の集積回路又はラテラルＤＭＯＳトランジスタを備える半導体装置を提供することを目的とする。
【００３２】
この目的を達成するための本発明の基本構造は、第一導電型の半導体基板と、周囲を素子分離領域で包囲され前記半導体基板の上に形成された第二導電型のエピタキシャル島領域と、前記エピタキシャル島領域の中央に位置し前記エピタキシャル島領域と前記半導体基板との界面に上下方向に拡散形成された単一層の第二導電型の埋め込み拡散領域と、前記埋め込み拡散領域の上方の前記エピタキシャル島領域の表面に形成された第一導電型の第一領域とを備え、前記エピタキシャル島領域及び前記第一領域に前記半導体基板よりも高電圧を印加しても該半導体基板から広がる空乏領域が接しない前記埋め込み拡散領域の上方に位置した前記エピタキシャル島領域及び前記第一領域に形成された素子を含む集積回路の高耐圧構造であって、前記埋め込み拡散領域のドーピング原子濃度が前記エピタキシャル島領域の１．５〜６倍に設定されていることを特徴とする半導体装置である。
【００３３】
以上の構成により、エピタキシャル島領域の内部電界が臨界電界に到達して電子なだれ降伏する前に、エピタキシャル島領域がほぼ完全に空乏化され、ＲＥＳＵＲＦによって高い耐圧を確保することができる。また、埋め込み拡散領域のドーピング原子濃度がエピタキシャル層よりも僅かに高く設定されているため、埋め込み拡散領域のコーナ部分での電界集中が少なくなり降伏電圧を高くすることができる。この結果、上記ドーピング原子濃度の範囲では降伏電圧が緩やかな極大値をとりドーピング原子濃度の変動の影響が少なくなる。また、パンチスルーによる降伏は、埋め込み拡散領域にほとんど依存するようになり、エピタキシャル層のドーピング原子濃度の変動の影響は少なくなる。
【００３４】
また、第二の発明に係る半導体装置は、前述した基本構造に加えて、前記第一領域の表面に第一のゲート電極を挟んで対向して形成された第二導電型の第一のソース領域および第一のドレイン領域を有する第一のＭＯＳトランジスタと、前記エピタキシャル島領域の表面における前記埋め込み拡散領域に対応した領域内でかつ前記第一領域外の位置に第二のゲート電極を挟んで対向して形成された第一導電型の第二のソース領域および第二のドレイン領域を有する第二のＭＯＳトランジスタと、を含む集積回路を備えた半導体装置である。
【００３５】
また、第三の発明に係る半導体装置は、前記エピタキシャル島領域の表面における前記埋め込み拡散領域より外側の領域にほぼ一定間隔で形成された１つ以上の第一導電型のフィールドリングを備えている。
【００３６】
また、第四の発明に係るＤＭＯＳトランジスタは、前述した基本構造に加えて、第一領域をボディ領域とし、前記第一領域の表面に形成された第二導電型の第三のソース領域と、前記第一領域の端部の表面上に形成された第三のゲート電極と、前記エピタキシャル島領域の表面における前記第一領域と前記エピタキシャル島領域の端部との中間位置に形成された第三ドレイン電極とを有する第三のＭＯＳトランジスタを備えている。
【００３７】
また、ＤＭＯＳトランジスタは、さらに降伏電圧を高くしてバラツキを少なくするため、エピタキシャル島領域内における第一領域から第三のドレイン電極迄の表面、および前記第三のドレイン電極から前記エピタキシャル島領域の端部迄の表面にほぼ一定間隔で形成された１つ以上の第一導電型のフィールドリングを備えている。
【００３８】
また、集積回路およびＤＭＯＳトランジスタの埋め込み拡散領域のドーピング原子濃度はエピタキシャル島領域の１．５〜６倍の範囲に設定されており、好ましくは１×１０12〜３×１０12（ａｔｏｍｓ／ｃｍ2）の範囲である。また、エピタキシャル島領域内の埋め込み拡散領域と前記エピタキシャル島領域の端部との間に位置する箇所のドーピング原子濃度が０．５×１０12〜１．５×１０12（ａｔｏｍｓ／ｃｍ2）の範囲が適している。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
【００４０】
まず、第一の実施形態である高電圧側のＭＯＳ集積回路について説明する。その断面構造図を図１に示す。
【００４１】
図１に示すように、本実施形態の半導体装置は、第一導電型の半導体基板４０表面上に比抵抗５Ω・ｃｍ，膜厚２０μｍの条件でエピタキシャル成長した第二導電型のエピタキシャル層の所定箇所の周囲を素子分離領域４３で包囲してエピタキシャル島領域４１が画成されている。第二導電型の素子分離領域４３は電極４２が接続されている。その他の素子分離領域４３およびエピタキシャル島領域４１の表面は絶縁膜４４で覆われている。
【００４２】
エピタキシャル島領域４１表面には表面濃度が約１×１０16（１／ｃｍ3）で拡散深さＸｊが５μｍの第一導電型の不純物分布を有する第一領域４５が島状に画成されている。第一領域４５の表面には、互いに対向する第二導電型の第一のソース領域４６と第一のドレイン領域４８、オーミックコンタクトを得るために局所的に形成される高濃度で第一導電型の不純物領域を介する電極５０、およびゲート酸化膜を介して第一のゲート電極５１と、さらに、第一のソース領域４６上には第一のソース電極４７、第一のドレイン領域４８上には第一のドレイン電極４９で構成される第二導電型のチャネル領域を有する第一のＭＯＳトランジスタが配置される。
【００４３】
一方、エピタキシャル島領域４１の一部の表面には、互いに対向する第一導電型の第二のソース領域５２と第二のドレイン領域５４、オーミックコンタクトを得るために局所的に形成された高濃度で第二導電型の不純物領域を介する電極５６、およびゲート酸化膜を介して第二のゲート電極５７と、さらに、第二のソース領域５２上には第二のソース電極５３、第二のドレイン領域５４上には第二のドレイン電極５５で構成される第一導電型のチャネル領域を有する第二のＭＯＳトランジスタが配置される。これらの第一、第二のＭＯＳトランジスタで主に構成される集積回路がエピタキシャル島領域４１表面に形成される。この集積回路の下方のエピタキシャル島領域４１と半導体基板４０の界面には、パンチスルーを防止する第二領域（埋め込み拡散領域）５８が形成されている。
【００４４】
さらに、本実施形態ではエピタキシャル島領域４１の表面の端部から第二領域５８迄の間にほぼ一定間隔をおいて挿入される第三領域５９が形成されている。本実施形態では、第一領域４５と第三領域５９は、同じ縦方向の不純物分布を有する。
【００４５】
図６は図１のＡ−Ａ’とＢ−Ｂ’断面のキャリア濃度の分布を示している。室温では不純物のほとんどはイオン化されていると考えられるため、キャリア濃度と不純物濃度の分布は、ほぼ合致していると見なせる。
【００４６】
Ａ−Ａ’断面は、フィールドリング部分の不純物分布を示し、第三領域５９下のエピタキシャル島領域４１のドーピング原子濃度は約０．６×１０12(ａｔｏｍ／ｃｍ2）になる。この領域の比抵抗は、第三領域５９や半導体基板４０からの第一導電型の不純物の拡散による影響によって、エピタキシャル成長時の比抵抗５Ω・ｃｍに比べ僅かに高くなる。
【００４７】
Ｂ−Ｂ’断面は、第二領域５８のドーピング原子濃度が４条件のときの不純物濃度を示している。ドーピング原子濃度は、エピタキシャル成長前の燐のイオン打込みのドーズ量を調節することで容易に変えることができる。この図から不純物分布は半導体基板４０とエピタキシャル島領域４１のＰＮ接合付近に約１×１０15〜２×１０15（１／ｃｍ3）の不純物濃度の緩やかな頂上を有しており、ドーピング原子濃度の増加にともない、頂上の不純物濃度および半導体基板４０とのＰＮ接合の深さが増加していく。
【００４８】
第三領域５９のドーピング原子濃度、約４×１０12（ａｔｏｍ／ｃｍ2）は、一般的にＲＥＳＵＲＦする条件とされる１×１０12（ａｔｏｍ／ｃｍ2）に比べてかなり大きく完全に空乏化されることはない。従って減少表面電界領域には該当しない。
【００４９】
このため、第三領域５９の内部では、空乏領域の広がってない部分が一定の電位を有する。エピタキシャル島領域４１内の電位は横方向に緩やかに変化していくことが好ましいため、一定の電位を有する第三領域５９の幅はできる限り短い方が好ましい。従って、幅の寸法を通常、最小ルールで設計する。本実施形態ではフォトマスク上の寸法は幅が３μｍ、間隔は１８μｍで本数は４本である。
【００５０】
以上のように構成されたＭＯＳ集積回路の高電圧動作を説明する。
【００５１】
まず、半導体基板４０に対してエピタキシャル島領域４１の電位が上昇すると、エピタキシャル島領域４１内において半導体基板４０と素子分離領域４３から空乏領域６０が広がる。エピタキシャル島領域４１内では、素子分離領域４３から表面に広がる空乏領域は、第三領域５９のフィールドリングによって横方向に広くなり、電子なだれ降伏する前に半導体基板４０から広がる空乏領域と接して完全に空乏化する。
【００５２】
第二領域５８のドーピング原子濃度は、エピタキシャル島領域４１のドーピング原子濃度の１．５〜６倍に設定される。１．５倍以下では、パンチスルーによって降伏電圧は急激に低下し、６倍以上なるとコーナ部分での電界集中による電子なだれによって、降伏電圧は低下して飽和傾向になる。最適なドーピング原子濃度の比率１．５〜６倍の範囲においては、６００Ｖ程度の電位に上昇しても半導体基板４０から広がる空乏領域６０が第一領域４５に接することはできず、その不純物分布の緩やかな頂上まで空乏化される程度になる。従って、パンチスルーによる降伏現象はおきず、また、コーナ部分での電界集中が緩和されるため降伏電圧を高くできる。
【００５３】
また、本発明の第二の実施形態である第三領域のない高電圧側のＭＯＳ集積回路について説明する。その断面図を図２に示す。
【００５４】
第三領域５９が無くてもエピタキシャル島領域の端部に厚い酸化膜を介して電極４２と同電位のフィールドプレートを設けることによって、上方から空乏領域を広げることができる。エピタキシャル島領域４１の膜厚を第三領域５９程薄くしてドーピング原子濃度を最適化する。ただし、第三領域５９がある場合に比べて、第二領域のドーピング濃度を同程度にするため、不純物濃度の頂上を僅かに高くするように添加する燐のドーズ量を増やすことが好ましい。
【００５５】
なお、上述の第一の実施形態および第二の実施形態では、高電圧側の集積回路内に、低耐圧の抵抗素子や容量素子およびダイオードやバイポーラトランジスタ等を含めて構成することが可能である。
【００５６】
また、本発明の第三の実施形態である６００Ｖ以上の耐圧を有する高電圧側のラテラルＤＭＯＳトランジスタについて説明する。その断面図を図３に示す。
【００５７】
図３に示すように、ラテラルＤＭＯＳトランジスタは、第一導電型の半導体基板４０上に比抵抗５Ω・ｃｍ，膜厚２０μｍの条件でエピタキシャル成長した第二導電型のエピタキシャル層の所定箇所の周囲を素子分離領域６４で包囲してエピタキシャル島領域６２が画成されている。第二導電型の素子分離領域６４は電極６３が接続されている。その他の素子分離領域６４およびエピタキシャル島領域６２の表面は絶縁膜６５で覆われている。エピタキシャル島領域６２中央には拡散深さＸｊが４μｍでボディ領域に相当する第一領域６６が形成される。第一領域６６の表面には第二導電型の第三のソース領域６８とゲート酸化膜を介した第三のゲート電極７０が形成されている。
【００５８】
さらに、第一領域６６下方には、パンチスルーによる降伏を防止する第二領域（埋め込み拡散領域）７１が形成されている。エピタキシャル島領域６２表面には、第一領域６６から横方向に数十〜百μｍ程度離れて、第二導電型のドレイン領域７２が形成されている。
【００５９】
また、ソース領域６８上にはソース電極６９、ドレイン領域７２上にはドレイン電極７３、第一領域６６の表面にはオーミックコンタクトを得るために局所的に形成される高濃度で第一導電型の不純物領域を介してボディ電極６７が形成されている。通常、ソース電極６９とボディ電極６７は、ほぼ同電位になるように配線で接続される。
【００６０】
また、降伏電圧をさらに高くしてバラツキを少なくするため、ドレイン領域７２から第一領域６６迄の間に第一導電型の第三領域７４ａが、ドレイン領域７２から素子分離領域６４迄の間に第一導電型の第三領域７４ｂが互いにほぼ一定間隔おいて挿入されている。
【００６１】
以上のように構成されたラテラルＤＭＯＳトランジスタの高電圧動作について説明する。
【００６２】
ＯＦＦ状態では、半導体基板６１に対してドレイン領域７２の電位が上昇していくにともなって、エピタキシャル島領域６２内では半導体基板６１と第一領域６６および素子分離領域６４から空乏領域が広がる。さらに、素子分離領域６４から電気的にフローティング状態の第三領域７４ｂに空乏領域が広がり、また、ボディである第一領域６６からも電気的にフローティング状態の第三領域７４ａに空乏領域が広がる。これらの空乏領域は、第三領域７４ａ、７４ｂ周辺での電界が臨界電界に到達して電子なだれ降伏する前に、半導体基板６１から広がる空乏領域と接して、第三領域７４ａ、７４ｂ下方のエピタキシャル島領域６２を完全に空乏化する。
【００６３】
一方、半導体基板６１から広がる空乏領域がボディである第一領域６６に接して、ＰＮ接合を僅かに順バイアスさせると、パンチスルーによる急激な電流増加がおこるが、第二領域７１のドーピング原子濃度は空乏領域が第一領域６６に接することができない充分な量に設定されるため、パンチスルーによる降伏現象はおきない。
【００６４】
ＯＮ状態では、半導体基板６１に対してドレイン領域７２とボディである第一領域６６およびソース領域６８の電位が上昇していくにともない、エピタキシャル島領域６２内では半導体基板６１と素子分離領域６４から空乏領域が広がる。さらに、素子分離領域６４から電気的にフローティング状態の第三領域７４ｂに空乏領域が広がる。この空乏領域は第三領域７４ｂ周辺で電界が臨界電界に到達して電子なだれ降伏する前に、半導体基板６１から広がる空乏領域と接して、第三領域７４ｂ下方のエピタキシャル島領域６２を完全に空乏化する。
【００６５】
ＯＦＦ状態と同じく半導体基板６１から広がる空乏領域が第一領域６６に接するまで広がらないのでパンチスルーによる降伏はおきない。
【００６６】
また、ＯＮ状態でキャリアが通過する経路は、ソース領域６８からボディである第一領域６６表面のゲ−ト電極７０直下に誘起された第二導電型のチャネルを通過後、ドリフト領域であるエピタキシャル島領域６２内の第一領域６６と最も内側の第三領域７４ａに挟まれた導通領域と、半導体基板６１と第三領域７４ａに挟まれた導通領域を通過してドレイン領域７２に到達する。
【００６７】
また、本発明の第四の実施形態である第三領域のない高電圧側のラテラルＤＭＯＳトランジスタについて説明する。その断面図を図４に示す。
【００６８】
第三領域７４ａ、７４ｂからの空乏領域の広がりがない分、エピタキシャル島領域６２端部の表面に厚い酸化膜を介して電極６３と同電位のフィールドプレートを設けることによって、上方から空乏領域を広がらせることが可能であり、エピタキシャル島領域６２の膜厚を第三領域７４ａ、７４ｂ程薄くしてドーピング原子濃度を最適化する。
【００６９】
なお、上述の第三の実施形態および第四の実施形態では、ラテラルＤＭＯＳトランジスタに適用したが、２重拡散を用いない高耐圧ＭＯＳトランジスタや、ＩＧＢＴに適用しても構わないし、高耐圧ＰチャネルＭＯＳトランジスタに適用しても構わない。
【００７０】
尚、本発明の第一の実施形態から第四の実施形態では、６００Ｖ以上で充分なマージンがある降伏電圧を目標として、第二領域（埋め込み拡散領域）とエピタキシャル島領域の周辺部とのドーピング原子濃度の比率を１．５〜６と設定したが、目標とする降伏電圧が低くなれば、比率の上限は高くできることは自明である。また、本発明では半導体基板を用いたが、誘電体分離された半導体領域を用いても構わない。
【００７１】
【発明の効果】
以上のように本発明は、エピタキシャル島領域が高電位になる時、内部電界が臨界電界よりも低い状態でもほぼ完全に空乏化されるようにエピタキシャル島領域のドーピング原子濃度が設定され、ＲＥＳＵＲＦによって高耐圧を確保すると共に、パンチスルーの防止を行って高い降伏電圧を得ることができ、又、ドーピング原子濃度の変動が降伏電圧の低下やバラツキに及ぼす影響の少ない半導体装置を実現できる。
【図面の簡単な説明】
【図１】  本発明の第一の実施形態である高電圧側ＭＯＳ集積回路部の断面図
【図２】  本発明の第二の実施形態である高電圧側ＭＯＳ集積回路部の断面図
【図３】  本発明の第三の実施形態である高電圧側のラテラルＤＭＯＳトランジスタの断面図
【図４】  本発明の第四の実施形態である高電圧側のラテラルＤＭＯＳトランジスタの断面図
【図５】  蛍光灯を駆動する部分の概略構成図
【図６】  図１のＡ−Ａ’、Ｂ−Ｂ’断面のキャリア濃度の分布図
【図７】  従来の高電圧側の集積回路の断面図
【図８】  従来の高電圧側のラテラルＤＭＯＳトランジスタの断面図
【符号の説明】
４０  半導体基板
４１  エピタキシャル島領域
４２  電極
４３  素子分離領域
４４  絶縁膜
４５  第一領域
４６  第一のソース領域
４７  第一のソース電極
４８  第一のドレイン領域
４９  第一のドレイン電極
５０  電極
５１  第一のゲート電極
５２  第二のソース領域
５３  第二のソース電極
５４  第二のドレイン領域
５５  第二のドレイン電極
５６  電極
５７  第二のゲート電極
５８  第二領域（埋め込み拡散領域）
５９  第三領域（フィールドリング）
６０  空乏領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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