(57)【特許請求の範囲】
【請求項１】
二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、
前記一層ゲート構造と前記二層ゲート構造を形成する工程が、
基板成長表面全域に第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜をこの順に積層形成する工程と、
該ロジック回路形成領域上の前記第１ゲート絶縁膜、前記第１導電膜および前記第２ゲート絶縁膜をエッチング除去する工程と、
該ロジック回路形成領域上の基板露出面上に第３ゲート絶縁膜を形成する工程と、
基板成長表面全域に第２導電膜を形成する工程と、
前記第２導電膜上に第１ハードマスク層と第２ハードマスク層を積層形成する工程と、
該ロジック回路形成領域上の前記第２ハードマスク層をエッチング除去する工程と、
該メモリセル形成領域上の前記第１ハードマスク層および前記第２ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、
該ロジック回路形成領域上の前記第１ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、
前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第１導電膜をエッチングして一層ゲート構造を形成する工程と、
前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第２導電膜と第２ゲート絶縁膜と第１導電膜をエッチングして、二層ゲート構造を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２ハードマスク層として、
前記第１ハードマスク層に対するエッチング選択比が高い材料を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１ハードマスク層が窒化シリコンを主成分とする膜であり、前記第２ハードマスク層が酸化シリコン膜を主成分とする膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、
前記一層ゲート構造と前記二層ゲート構造を形成する工程が、
基板成長表面全域に第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜を順に積層形成する工程と、
該ロジック回路形成領域上の前記第１ゲート絶縁膜、前記第１導電膜および前記第２ゲート絶縁膜をエッチング除去する工程と、
該ロジック回路形成領域上の基板露出面上に第３ゲート絶縁膜を形成する工程と、
基板成長表面全域に第２導電膜を形成する工程と、
前記第２導電膜上に第１ハードマスク層を積層形成する工程と、
該ロジック回路形成領域上の前記第１ハードマスク層をエッチング除去する工程と、
基板成長表面全域に第２ハードマスク層を積層形成する工程と、
該メモリセル形成領域上の前記第１ハードマスク層および前記第２ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、
該ロジック回路形成領域上の前記第１ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、
前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第１導電膜をエッチングして一層構造のゲートを形成する工程と、
前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第２導電膜と第２ゲート絶縁膜と第１導電膜をエッチングし、二層構造のゲートを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１ハードマスク層と前記第２ハードマスク層が同一材料であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１ハードマスク層と前記第２ハードマスク層がともに窒化シリコンを主成分とする膜で形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置において、
該二層ゲートは、絶縁性の第１ハードマスク層と絶縁性の第２ハードマスク層からなる二層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、
該一層ゲートは、絶縁性の前記第１ハードマスク層もしくは前記第２ハードマスク層のいずれか一方からなる単層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、
各ゲート上にパターニングに用いられたハードマスクが残された構造を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリとロジック回路を混載した半導体装置に関し、特に二層ゲート構造と一層ゲート構造が混載する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  ＲＯＭ）等のユーザーがデータを電気的に書込み／消去可能な不揮発性メモリは、ＡＳＩＣ（Application  Specific  Integrated  Circuit）などのＣＭＯＳロジック回路とともに同一チップ上に集積された不揮発性メモリ混載ＬＳＩとして、携帯機器やＩＣカード等の情報機器をはじめとする幅広い分野に用いられている。
【０００３】
図１２は、ＥＥＰＲＯＭとＣＭＯＳロジック回路を混載した従来の半導体装置の構造を示す断面図である。同図に示すように、ＥＥＰＲＯＭの周辺にはメモリセルへの書き込み／消去に必要な２０Ｖ程度の高電圧で動作させる高電圧動作回路（ＨＶ回路）も搭載されているため、ここではＥＥＰＲＯＭセル、ロジック回路とともにＨＶ回路の構造も合わせて示した。
【０００４】
図１２に示すように、ＥＥＰＲＯＭの各メモリセルは、メモリトランジスタとこれに直列に接続される選択トランジスタで構成されている。メモリトランジスタは、下層側より一部に薄いトンネル酸化膜１１８を有する下層ゲート酸化膜１１６、フローティングゲート１２０ｂ、層間ゲート酸化膜１２２、コントロールゲート１２６ｂからなる二層ゲートで構成されている。
【０００５】
コントロールゲート１２６ｂへの電圧印加によりトンネル酸化膜１１８を介してトンネル電流が発生し、この電流によりフローティングゲート１２０ｂへの電子の注入、引き抜きが行なわれる。フローティングゲート１２０ｂの蓄積電荷の有無で「１」「０」が判断される。メモリ自体は周囲が絶縁されているので、一旦蓄積された電荷は電源を切断した後も保持される。
【０００６】
メモリトランジスタ以外の選択トランジスタやＨＶ回路のトランジスタおよびロジック回路に形成されるＣＭＯＳトランジスタは、基本的に一層ゲートで構成されるものであるが、多くの場合図１２にも示すように、プロセスの整合を図るため、これらのトランジスタもメモリトランジスタの構造に合わせて、二層ゲート構造とし、上下のゲート電極を一部で導通させて用いる構成が使用されている。
【０００７】
二層ゲート構造は一層ゲート構造を形成する場合に比較すると、ゲートパターンを形成する際にドライエッチングすべき層の厚みがかなり厚くなる。エッチングすべき層が厚くなるとエッチングに要する時間が長時間となるため、使用するエッチングマスクには高いエッチング耐性が求められる。また、エッチング時にはエッチングマスク表面もエッチングされるので、材質にもよるがエッチングマスク自体の厚みが必要となる。
【０００８】
例えば、エッチングマスクとしてレジストマスクを用いると、エッチングされ易いため、必要なマスク厚はかなり厚くなる。また、エッチング中にガス化して新たな反応付着物を発生するためマスクパターンのだれや変形が起こる。そこで、二層構造のゲートパターンを形成する際は一般にレジストマスクの替わりにＳｉＮｘ膜等の無機のハードマスクが用いられている。
【０００９】
しかし、ハードマスクを用いても二層構造のゲートは、エッチングすべき層の厚みがかなり厚いため、微細パターンの形成が本質的に困難である。そこで、ＩＣカード用の不揮発性メモリ混載ＬＳＩのように、ＥＥＰＲＯＭとともに同一チップ上に混載されるＣＭＯＳロジック回路が特に微細パターンの形成を要求されるような場合においては、プロセス上の負担があっても図１２に示すように、ＥＥＰＲＯＭ形成領域には二層ゲート構造を形成するとともにＣＭＯＳロジック回路形成領域には一層ゲート構造を形成している。
【００１０】
その結果、同一チップ上には、一層ゲート構造を有するロジック回路と二層ゲート構造を有するメモリセルおよびその周辺回路が混載した構造が形成されている。
【００１１】
【発明が解決しようとする課題】
図１２〜図１４（ｈ）を参照して、一層ゲート構造と二層ゲート構造が混載するＥＥＰＲＯＭ混載ＬＳＩの従来の製造方法について説明する。
【００１２】
まず図１３（ａ）に示すように、ｐ型半導体基板１１０上のＣＭＯＳロジック回路形成領域の一部にｎウエル１１２を形成する。さらに、各回路形成領域をそれぞれ電気的に独立させるためＬＯＣＯＳ工程により、各回路形成領域をフィールド酸化膜１１４でそれぞれ画定する。
【００１３】
この後、図には示していないが、ＥＥＰＲＯＭセルのトンネル酸化膜形成領域下層に、浅いｎ型不純物拡散領域を形成しておく。基板表面に膜厚約３５０Å程度のシリコン酸化膜（ＳｉＯ2）１１６を形成する。この後、トンネル酸化膜形成部分のゲート酸化膜をエッチング除去し、さらにこの部分に９０Å程度の薄いＳｉＯ2からなるトンネル酸化膜１１８を形成する。
【００１４】
次に図１３（ｂ）に示すように、第１ポリシリコン層１２０を形成する。この膜には必要に応じ、抵抗値を下げるためリンをドープする。さらに、層間ゲート絶縁膜となるいわゆるＯＮＯ膜（オキサイド／ナイトライド／オキサイド膜）１２２を形成する。このＯＮＯ膜は、第１ポリシリコン層１２０の表面を熱酸化することにより得たＳｉＯ2とＣＶＤ法により形成したＳｉＮｘ膜とさらにこのＳｉＮｘ表面を酸化して得たＳｉＯ2の三層で構成する。
【００１５】
次に図１３（ｃ）に示すように、一層ゲート構造を形成するＣＭＯＳロジック回路形成領域において、ＯＮＯ膜１２２、第１ポリシリコン層１２０およびその下層のゲート酸化膜１１６をエッチング除去する。
【００１６】
図１３（ｄ）に示すように、ＣＭＯＳロジック回路形成領域には、該領域に形成する微細なトランジスタのサイズに合わせた薄いゲート酸化膜１２４を形成する。この後、基板全面に第２ポリシリコン層１２６を形成する。なお、必要に応じて、ロジック回路形成領域の基板表面のチャネル形成領域には、トランジスタのしきい値制御のため、イオン注入を行い、不純物濃度の調整を行っておく。
【００１７】
次に、図１４（ｅ）に示すように、基板全面にハードマスクとして使用するＳｉＮｘ１２８を形成する。このＳｉＮｘ１２８は、ＥＥＰＲＯＭセル形成領域においては二層ゲートパターンを形成する際のエッチングマスクとして用いるため、通常２０００Å以上の厚い膜とする必要がある。
【００１８】
図１４（ｆ）に示すように、ＳｉＮｘ１２８をパターニングし、各ゲート用のマスクパターン１２８ａ〜１２８ｅを形成する。さらにこのマスクパターンをエッチングマスクとしてＲＩＥ（Reactive  Ion  Etching）法を用いて第２ポリシリコン層１２６をエッチングする。ＥＥＰＲＯＭセル形成領域においては、第２ポリシリコン層１２６がエッチングされて層間ゲート絶縁膜１２２表面が露出する。ＣＭＯＳロジック回路形成領域においては、一層ゲート１５１、１５２が形成される。
【００１９】
このようにＣＭＯＳロジック回路形成領域に形成する一層ゲートは、二層ゲートを形成する際に用いられる厚いハードマスクを用いて同時にパターニングが行われている。
【００２０】
図１４（ｇ）に示すように、ＣＭＯＳロジック回路形成領域をレジスト膜１３４で覆い、さらにＥＥＰＲＯＭセル形成領域とＨＶ回路形成領域では、マスクパターン１２８ａ〜１２８ｃを用いて、層間ゲート絶縁膜１２２と第１ポリシリコン層１２０のエッチングを続けて行う。こうして二層ゲート１５３、１５４、１５５を得る。ＣＭＯＳロジック回路形成領域を覆っているレジスト膜１３４はこの後剥離除去する。
【００２１】
ハードマスクが形成されたままのゲート１５１〜１５５をイオン注入マスクとしてイオン注入を行い、アニール工程を経て各トランジスタのソース／ドレイン領域を形成するｎ型不純物拡散領域１４０ａ〜１４０ｈ、およびｐ型不純物拡散領域１４１ａ、１４１ｂを形成する。
【００２２】
最後に、層間絶縁層１４２、１４４およびソース／ドレイン領域からの引き出し電極１６０ａ〜１６０ｈを形成し、さらにパッシベーション膜１４６で表面を覆えば、図１２に示す半導体装置となる。
【００２３】
各ゲート１５１〜１５５をパターニングする際に用いたＳｉＮｘのエッチングマスクは絶縁膜であるため、層間絶縁層１４２の一部を成し、除去することなく、工程終了後にもそのまま残す。
【００２４】
以上に説明するように、二層ゲート構造と一層ゲート構造が混載する半導体装置の従来の製造方法では、二層ゲートと一層ゲートのパターニングを同一の層で形成したハードマスクを用いて行っていた。即ち、微細パターンの形成を要するＣＭＯＳロジック回路形成領域においても二層ゲート形成に必要な耐エッチング性を有する厚いハードマスクをエッチングマスクとして用いて一層ゲートを形成していた。
【００２５】
しかしながら、エッチングマスクが厚くなれば、マスクパターンの寸法精度は悪化する。よって、ＩＣカードに用いるＥＥＰＲＯＭ混載ＬＳＩのように、微細なゲートパターン、例えば０．３μｍ以下のゲート幅の形成を要求されるロジック回路では、十分なパターン精度が得られにくいという問題が指摘されていた。
【００２６】
本発明の目的は、不揮発性メモリとロジック回路を混載した半導体装置に関し、二層ゲート構造と一層ゲート構造がそれぞれ必要なパターン精度で形成された半導体装置とその製造方法を提供することである。
【００２７】
【課題を解決するための手段】
請求項１に記載する本発明の半導体装置の製造方法の特徴は、二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、前記一層ゲート構造と前記二層ゲート構造を形成する工程が、基板成長表面全域に第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜をこの順に積層形成する工程と、該ロジック回路形成領域上の前記第１ゲート絶縁膜、前記第１導電膜および前記第２ゲート絶縁膜をエッチング除去する工程と、該ロジック回路形成領域上の基板露出面上に第３ゲート絶縁膜を形成する工程と、基板成長表面全域に第２導電膜を形成する工程と、前記第２導電膜上に第１ハードマスク層と第２ハードマスク層を積層形成する工程と、該ロジック回路形成領域上の前記第２ハードマスク層をエッチング除去する工程と、該メモリセル形成領域上の前記第１ハードマスク層および前記第２ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、該ロジック回路形成領域上の前記第１ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第１導電膜をエッチングして一層ゲート構造を形成する工程と、前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第２導電膜と第２ゲート絶縁膜と第１導電膜をエッチングして二層ゲート構造を形成する工程とを有することである。
【００３３】
請求項４に記載する本発明の半導体装置の製造方法の特徴は、二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、前記一層ゲート構造と前記二層ゲート構造を形成する工程が、基板成長表面全域に第１ゲート絶縁膜、第１導電膜、第２ゲート絶縁膜を順に積層形成する工程と、該ロジック回路形成領域上の前記第１ゲート絶縁膜、前記第１導電膜および前記第２ゲート絶縁膜をエッチング除去する工程と、該ロジック回路形成領域上の基板露出面上に第３ゲート絶縁膜を形成する工程と、基板成長表面全域に第２導電膜を形成する工程と、前記第２導電膜上に第１ハードマスク層を積層形成する工程と、該ロジック回路形成領域上の前記第１ハードマスク層をエッチング除去する工程と、基板成長表面全域に第２ハードマスク層を積層形成する工程と、該メモリセル形成領域上の前記第１ハードマスク層および前記第２ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、該ロジック回路形成領域上の前記第１ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第１導電膜をエッチングして一層構造のゲートを形成する工程と、前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第２導電膜と第２ゲート絶縁膜と第１導電膜をエッチングし、二層構造のゲートを形成する工程とを有することである。
【００３７】
請求項７に記載する本発明の半導体装置の特徴は、二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置において、前記二層ゲートは絶縁性の第１ハードマスク層と絶縁性の第２ハードマスク層からなる二層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、前記一層ゲートは絶縁性の前記第１ハードマスク層もしくは前記第２ハードマスク層のいずれか一方からなる単層ハードマスクをエッチングマスクとしてパターニング形成されたものであり、各ゲート上に該パターニングに用いられたハードマスクが残された構造を有することである。
【００３９】
【発明の実施の形態】
（第１の実施の形態）
図１は、第１の実施の形態に係る製造方法を用いて作製した二層ゲート構造を有するＥＥＰＲＯＭと一層ゲート構造を有するＣＭＯＳロジック回路を混載した半導体装置の断面図である。
【００４０】
基本的な断面構造は、図１２に示した従来の半導体装置の構造と共通するが、各ゲート５１〜５５の最上層ゲート電極上に残されている絶縁性のハードマスクの構造が異なる。即ち、二層ゲート構造を有するＥＥＰＲＯＭセル形成領域やその周辺回路であるＨＶ回路形成領域に形成されるゲート５３〜５５では、上層ゲート電極上に窒化シリコン膜（ＳｉＮｘ）２８Ａａ〜２８Ａｃと酸化シリコン膜（ＳｉＯ2 ）３０Ａａ〜３０Ａｃからなる二層構造のハードマスクが残されており、ＣＭＯＳロジック回路形成領域には、ＳＩＮｘ膜２８Ａｄと２８Ａｅ一層構造のハードマスクが残されている。
【００４１】
このように、本実施の形態の主な特徴は、ゲートパターン形成に際して、予めエッチングマスクとして用いるハードマスクを二層構造で形成し、厚いハードマスクがプロセス上必要とされるＥＥＰＲＯＭ形成領域においては二層構造のままのハードマスクを用い、微細パターン形成のために薄いハードマスクを形成する必要があるＣＭＯＳロジック回路では、二層のハードマスク層のうちの一層をエッチング除去して一層構造のハードマスクを用いていることである。これにより、ＣＭＯＳロジック回路形成領域では、ゲートパターン形成時に必要とするパターン精度にあった薄いハードマスクを用いることができるので高い精度で微細パターンの形成が可能となる。
【００４２】
以下、図１〜図５を用いて、第１の実施の形態に係る半導体装置の製造方法についてより詳細に説明する。
【００４３】
まず図２（ａ）に示すように、通常の方法を用いてｐ型半導体基板１０上のＣＭＯＳロジック回路形成領域にｎウエル１２を形成する。ウエルの形成に際しては、まず基板表面に膜厚１０００Å程度のＳｉＯ2膜を形成し、この後ＳｉＯ2膜上にフォトリソグラフィ工程を用いてレジストパターンを形成する。このレジストパターンを注入マスクとしてリン（Ｐ）等のｎ型不純物イオンをイオン注入し、レジストを剥離後、１２００℃程度で熱アニールを行い、ｎウエル１２を形成する。なお、図２（ａ）ではｎウエル１２のみを形成する例を示しているが、必要に応じ同様な工程でｐウエルを形成してもよい。
【００４４】
次に、各回路形成領域の素子分離を行うため、フィールド酸化膜１４を形成する。これには、まず基板上に形成されているＳｉＯ2膜上にＳｉＮｘ膜を形成し、フォトリソグラフィ工程を用いてＳｉＮｘ膜をパターニングし、部分的にＳｉＯ2膜を露出させ、この露出部のＳｉＯ2膜を熱酸化することで膜厚約６０００Åのフィールド酸化膜１４を形成する。基板上に残ったＳｉＮｘ膜とＳｉＯ2膜はエッチング除去する。
【００４５】
なお、再度基板上にＳｉＯ2膜を形成し、さらにこの上にイオン注入マスクとなるレジストパターンを形成し、ＳｉＯ2膜を介して基板にｎ型不純物のイオン注入を行いＥＥＰＲＯＭ形成領域にあらかじめトンネル不純物拡散領域を形成しておく。図には示していないが、ＨＶ回路形成領域にはしきい値調整のため、チャネル形成領域に薄くｎ型不純物を注入する。
【００４６】
基板上のレジスト膜およびＳｉＯ2膜を剥離除去した後、基板表面に二層ゲート構造の第１ゲート酸化膜を構成する膜厚約３５０ÅのＳｉＯ2膜１６を形成する。
【００４７】
続けて、ＥＥＰＲＯＭのメモリトランジスタ領域の一部のＳｉＯ2膜１６をエッチング除去し、そこに膜厚約９０Å程度のトンネル酸化膜１８を形成する。
【００４８】
次に、図２（ｂ）を参照するように、減圧ＣＶＤ法を用いて、基板全面に第１ポリシリコン層２０を約２０００Å形成する。この膜は、二層ゲートのうち下層ゲート電極を構成する膜となる。なおこの膜には必要に応じ、抵抗値を下げるためリンドープを行う。
【００４９】
さらに、第１ポリシリコン層２０上に層間ゲート絶縁膜となるいわゆるＯＮＯ膜（オキサイド／ナイトライド／オキサイド膜）２２を形成する。このＯＮＯ膜は、第１ポリシリコン層２０の表面を熱酸化することにより得たＳｉＯ2膜とＣＶＤ法により形成したＳｉＮｘ膜とさらにこのＳｉＮｘ膜表面を熱酸化して得たＳｉＯ2膜の三層で構成し、三層の膜厚はあわせて約３００Åとする。
【００５０】
次に図２（ｃ）に示すように、一層ゲート構造を形成するＣＭＯＳロジック回路形成領域上のＯＮＯ膜２２、第１ポリシリコン層２０およびその下層のゲート酸化膜１６をエッチング除去する。
【００５１】
この後、図には特に示していないが、先の工程でＨＶ回路形成領域に行ったのと同様な方法で、ＣＭＯＳロジック回路のチャネル形成領域にしきい値制御のためのイオン注入を行う。即ち、ｐチャネル領域には薄くｐ型不純物を、ｎチャネル領域には薄くｎ型不純物をそれぞれイオン注入する。
【００５２】
ＣＭＯＳロジック回路形成領域に該領域に形成する微細なトランジスタのサイズに合わせ、膜厚約９０Åの薄いＳｉＯ2膜２４を形成する。
【００５３】
図２（ｄ）に示すように、基板全面に減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて膜厚約２０００Åの第２ポリシリコン層２６を形成する。また、さらにこの第２ポリシリコン層２６上にスパッタ法を用いて膜厚２０００Åのタングステンシリサイド（ＷＳｉ）層２７を形成する。この第２ポリシリコン層２６とＷＳi層２７は、後にＥＥＰＲＯＭにおける上層ゲート電極を構成するとともにＣＭＯＳロジック回路における一層ゲートのゲート電極を構成する。このように、メタルシリサイド層をポリシリコン層上に形成したいわゆるポリサイド構造のゲート電極を形成すれば、ゲート電極の低抵抗値化を図ることができる。
【００５４】
次に、図３（ｅ）に示すように、基板全面に上下二層の絶縁膜より形成されるハードマスク層を形成する。まず、下層ハードマスク層として、ＳｉＮｘ膜２８Ａを形成し、続けて上層ハードマスク層としてＳｉＯ2膜３０Ａを形成する。ここで、下層ハードマスク層はＣＭＯＳロジック回路形成に適した厚みとし、一方上層ハードマスク層は、下層ハードマスク層と合わせた二層のハードマスク層の厚みがＥＥＰＲＯＭセル形成に適した厚みとなるように設定する。例えば、ＣＭＯＳロジック回路形成領域に約０．３μｍ幅の微細なゲートパターンを形成する場合は、下層ハードマスクの厚みを約１０００Å以下とすることが好ましい。また、ＥＥＰＲＯＭセル形成領域に幅約１μｍ、高さ約４０００〜５０００Åの二層ゲートを形成する場合は、下層と上層のハードマスクを合わせた厚みを約２０００Å以上とすることが好ましい。なお、よりエッチング耐性の高い材料を用いる場合は、より薄い膜厚とすることもできる。
【００５５】
次に、図３（ｆ）に示すように、ＲＩＥ（Reactive  Ion  Etching）法を用いてＣＭＯＳロジック回路形成領域に形成した上層ハードマスク層であるＳｉＯ2膜３０Ａをエッチング除去する。
【００５６】
なおここでは上層ハードマスク層としてＳｉＯ2膜を用い、下層ハードマスクとしてＳｉＮｘ膜を用いているので、下層ハードマスクに対する上層ハードマスクのエッチング選択比が高い。よって、比較的容易に上層ハードマスクのみのエッチングを行うことができる。
【００５７】
図３（ｇ）に示すように、フォトリソグラフィ工程を用いて、ＥＥＰＲＯＭ形成領域およびＨＶ回路形成領域には各ゲートパターンに対応するレジストパターン３２ａ〜３２ｃを形成し、ＣＭＯＳロジック回路形成領域はレジスト３２ｄで覆う。この状態で各レジストパターンをエッチングマスクとして、ＲＩＥ法を用いてハードマスク層のドライエッチングを行う。こうして、二層ゲートを形成する領域に、二層構造のハードマスクパターン３０Ａａ〜３０Ａｃ、２８Ａａ〜２８Ａｃを形成する。この後使用したレジストは剥離除去する。
【００５８】
今度は、図４（ｈ）に示すように、フォトリソグラフィ工程を用いて、ＥＥＰＲＯＭ形成領域およびＨＶ回路形成領域はレジスト３４ａで覆い、ＣＭＯＳロジック回路形成領域には、ゲートパターンに対応したレジストパターン３４ｂ、３４ｃを形成し、このレジストパターンをエッチングマスクとして、ＳｉＮｘ膜２８Ａをドライエッチングし、ＳｉＮｘ膜一層のみからなる単層ハードマスクパターン２８Ａｄと２８Ａｅを形成する。
【００５９】
なお、ここではよりパターン精度を上げるため、二層ハードマスクと単層ハードマスクのパターニングを別工程でそれぞれ独立に形成しているが、同一工程でパターニングを行ってもよい。
【００６０】
次に、図４（ｉ）に示すように、ＥＥＰＲＯＭ形成領域およびＨＶ回路形成領域では二層のハードマスク２８Ａａ〜２８Ａｃと３０Ａａ〜３０Ａｃからなるマスクパターンを用いて、ＣＭＯＳロジック回路形成領域では単層のハードマスク２８Ａｄ、２８Ａｅで形成したマスクパターンを用いてそれぞれ第２ポリシリコン層とＷＳｉ膜からなるポリサイド層（２６、２７）のドライエッチングを行う。即ち、ＣＭＯＳロジック回路形成領域では、薄いハードマスクパターン２８Ａｄ、２８Ａｅを用いて、一層ゲート５１、５２を形成する。
【００６１】
次に、図４（ｊ）に示すように、ＣＭＯＳロジック回路形成領域をレジスト膜３６で覆い、ＥＥＰＲＯＭセル形成領域とＨＶ回路形成領域において、二層ハードマスクパターンを用いたドライエッチングを続行し、層間ゲート絶縁膜２２と第１ポリシリコン層２０のエッチングを行い、最終的に二層ゲート５３、５４、５５を形成する。ＣＭＯＳロジック回路形成領域を覆っているレジスト膜３６はこの後剥離除去する。
【００６２】
図５（ｋ）に示すように、形成したゲート５１〜５５をイオン注入マスクとしてイオン注入を行い、アニール工程を経て各トランジスタのソース／ドレイン領域を形成するｎ型不純物拡散領域４０ａ〜４０ｈ、およびｐ型不純物拡散領域４１ａ、４１ｂを形成する。
【００６３】
なお、ＣＭＯＳロジック回路に形成するトランジスタは、同図に示すようにソース／ドレイン領域の内側に不純物濃度の低い注入領域を備えたＬＤＤ（Lightly  Doped  Drain）構造を形成することが望ましい。ＬＤＤ構造とする場合は、一旦ゲートパターンを注入マスクとして浅い注入を行った後、ゲート側面にＳｉＯ2膜からなるサイドウォール３８を形成し、これを注入マスクとして再度高濃度不純物イオンの注入を行うとよい。
【００６４】
図５（ｌ）に示すように、基板成長表面全域に層間絶縁層４２となるＢＰＳＧ（ボロンフォスフォシリケートガラス）膜を形成する。ここで、各ゲート５１〜５５はいずれもエッチングマスクとして用いたＳｉＮｘの層を最上層のゲート電極上に残した状態であるが、残ったハードマスクは絶縁膜であるため、層間絶縁層４２の一部を成して除去されることなく、工程終了後にもそのまま残すことができる。
【００６５】
この後の工程は図１を参照して説明する。各ソース／ドレイン領域から電極の引き出しを行うため、層間絶縁層４２にコンタクトホールを形成し、これをタングステン（Ｗ）等の配線材料で埋め込み、ＣＭＰ（Chemical  Mechanical  Polishing）工程を用いて表面の平坦化を行う。さらにＢＰＳＧ膜で層間絶縁層４４を形成して、同様な手順で多層配線層を形成する。最後に装置表面にパッシベーション膜４６を形成して素子表面を保護する。
【００６６】
このように、ＥＥＰＲＯＭ形成領域には、二層ゲートを形成するために必要十分な耐エッチング性を備えた厚い二層構造のハードマスクを用い、ＣＭＯＳロジック形成領域には、微細パターン形成に適した薄い単層構造のハードマスクを用いることで、大幅な工程追加を伴うことなく、二層ゲートと一層ゲートをそれぞれ適したパターン精度で作製できる。
【００６７】
（第２の実施の形態）
図６（ａ）〜図８（ｉ）は、第２の実施の形態に係る製造方法を用いて作製した二層ゲート構造を有するＥＥＰＲＯＭと一層ゲート構造を有するＣＭＯＳロジック回路を混載した半導体装置の製造方法を示す各工程における断面図である。
【００６８】
上述した第１の実施の形態では、二層ゲートのパターン形成の際に用いるハードマスクとして、ＳｉＯ2膜とＳｉＮｘ膜からなる二層構造のハードマスクを用いる例を示したが、第２の実施の形態では二層構造のハードマスクをともにＳｉＮｘ膜二層で形成する例を示す。
【００６９】
以下、図６（ａ）〜図８（ｉ）を用いて、第２の実施の形態に係る半導体装置の製造方法について説明する。なお、第１の実施の形態において、図２（ａ）〜図２（ｄ）を用いて説明したウエル１２形成工程から、基板全面に第２ポリシリコン層２６とＷＳｉ膜２７からなるポリサイド層を形成するまでは共通する工程であるのでそこまでの説明は省略しこれ以後の工程について説明する。
【００７０】
即ち、図６（ａ）に示すように、ＣＭＯＳロジック回路形成領域には、ｐ型半導体基板１０の表面領域に必要なｎウエル１２が形成されており、基板上に形成される各素子は、フィールド酸化膜１４でその領域が画定されている。二層ゲート構造を形成するＥＥＰＲＯＭ形成領域およびＨＶ回路形成領域には、基板表面に膜厚約３５０Åの下層ゲート酸化膜１６が形成されており、そのうちＥＥＰＲＯＭ形成領域の一部には膜厚約９０Åのトンネル酸化膜１８が形成されている。さらにこれらのゲート酸化膜１６、トンネル酸化膜１８上には下層ゲート電極となる第１ポリシリコン層２０と層間ゲート絶縁膜２２および上層ゲート電極となる第２ポリシリコン層２６とＷＳｉ膜２７からなるポリサイド層が形成されている。一方、ＣＭＯＳロジック回路形成領域では、一旦形成されたゲート酸化膜１６と第１ポリシリコン層および層間ゲート絶縁膜２２がエッチング除去され、基板表面には再度膜厚約９０Åのゲート酸化膜２４が形成され、第２ポリシリコン層２６とＷＳｉ膜２７が形成されている。
【００７１】
図６（ｂ）に示すように、ＬＰＣＶＤ法を用いて、基板全面にハードマスク層として、一層目のＳｉＮｘ膜２８Ｂを形成する。
【００７２】
次に、図６（ｃ）に示すように、ＲＩＥ法を用いてＣＭＯＳロジック回路形成領域上のＳｉＮｘ膜２８Ｂをエッチング除去する。
【００７３】
さらに図６（ｄ）に示すように、基板成長表面全域にハードマスク層として二層目のＳｉＮｘ膜３０Ｂを形成する。
【００７４】
図に示すように、二層ゲート構造を形成するＥＥＰＲＯＭ形成領域とＨＶ回路形成領域には、一層目のＳｉＮｘ膜２８Ｂと第二層目のＳｉＮｘ膜３０Ｂからなる二層構造のハードマスク層が形成され、ＣＭＯＳロジック回路形成領域には、二層目のＳｉＮｘ３０Ｂのみからなるハードマスク層が形成される。
【００７５】
例えば、ＣＭＯＳロジック回路形成領域に約０．３μｍ幅の微細なゲートパターンを形成しようとする場合は、二層目のＳｉＮｘ３０Ｂの厚みを約１０００Å以下とすることが望ましい。また、ＥＥＰＲＯＭセル形成領域に幅約１μｍ、高さ約４０００〜５０００Åの二層ゲートを形成する場合は、一層目のＳｉＮｘ膜２８Ｂと二層目のＳｉＮｘ３０Ｂを合わせて膜厚約２０００Å以上とすることが望ましい。なお、この膜厚はよりエッチング耐性の高い材料を用いる場合は、さらに薄くできる。
【００７６】
図７（ｅ）に示すように、基板上に各ゲートパターンに対応するレジストパターン３２ａ〜３２ｅを形成し、これをエッチングマスクとしてドライエッチングを行い、ハードマスクパターン３０Ｂａ〜３０Ｂｅ、２８Ｂａ〜２８Ｂｃを形成する。この後使用したレジストは剥離除去する。なお、ここでは同一工程でマスクのパターニングを行っているが、二層ハードマスクと単層ハードマスクを別々にパターニングしてもよい。
【００７７】
次に、図７（ｆ）に示すように、ＥＥＰＲＯＭ形成領域およびＨＶ回路形成領域では二層ハードマスク層で形成したマスクパターンを用いて、ＣＭＯＳロジック回路形成領域では、単層ハードマスク層で形成したマスクパターンを用いて第２ポリシリコン層とＷＳｉ膜からなるポリサイド層（２６、２７）のドライエッチングを同時に行う。この工程により、ＣＭＯＳロジック回路形成領域においては、約０．３μｍ幅の微細なゲート電極パターンをもつ一層ゲート５１、５２が形成される。ＥＥＰＲＯＭセル形成領域やＨＶ回路形成領域では、ポリサイド層（２６、２７）がエッチングされてゲート周囲の層間ゲート絶縁膜２２表面が露出した状態となる。
【００７８】
次に、図７（ｇ）に示すように、ＣＭＯＳロジック回路形成領域をレジスト膜３４で覆い、ＥＥＰＲＯＭセル形成領域とＨＶ回路形成領域では、二層ハードマスクパターンを用いてドライエッチングを続け、層間ゲート絶縁膜２２と第１ポリシリコン層２０のエッチングを行い、最終的に二層ゲート５３、５４、５５を得る。ＣＭＯＳロジック回路形成領域を覆っているレジスト膜３４はこの後剥離除去する。
【００７９】
図８（ｈ）に示すように、形成したゲート５１〜５５をイオン注入マスクとしてイオン注入を行い、さらにアニール工程を経てｎ型不純物拡散領域４０ａ〜４０ｈ、およびｐ型不純物拡散領域４１ａ、４１ｂを形成する。これらは各トランジスタのソース／ドレインを構成する。なお、ＣＭＯＳロジック回路に形成するトランジスタは、同図に示すようにソース／ドレイン領域の内側に不純物濃度の低い注入領域を備えたＬＤＤ構造を形成することが望ましい。ＬＤＤ構造を形成する場合は、一旦ゲートパターンを注入マスクとして浅い注入を行った後、ゲート側面にＳｉＯ2膜からなるサイドウォール３８を形成し、これを注入マスクとして再度不純物イオンの注入を行うとよい。
【００８０】
図８（ｉ）に示すように、基板全面に層間絶縁層４２となるＢＰＳＧ膜を形成する。なお、各ゲート５１〜５５はいずれもエッチングマスクとして用いたＳｉＮｘの層を最上層のゲート電極上に残したままとする。残ったハードマスクは絶縁膜であるため、層間絶縁層の一部を成す。
【００８１】
この後、ソース／ドレイン領域から電極の引き出しを行うため、層間絶縁層４２にコンタクトホールを形成した後、これをＷ等の配線材料で埋め込みを行う。さらに、ＢＰＳＧ膜表面をＣＭＰ工程を用いて表面の平坦化を行った後、さらにＢＰＳＧ膜よりなる層間絶縁層４４を形成する。埋め込み工程を繰り返し、必要な配線層を形成する。最後に装置表面にパッシベーション膜４６を形成して、素子表面を保護する。
【００８２】
このように、第２の実施の形態においては、一層目のハードマスク層を形成した後に、ＣＭＯＳロジック回路形成領域の一層目のハードマスク層をエッチング除去し、この後に二層目のハードマスク層を基板全面に形成している。よって、第１の実施の形態の場合と同様に、ＥＥＰＲＯＭ形成領域には、二層ゲートを形成するために必要十分な耐エッチング性を備えた厚い二層構造のハードマスクを形成でき、ＣＭＯＳロジック形成領域には微細パターン形成に適した薄い単層構造のハードマスクを形成できる。その結果、必要な精度を備えた二層ゲートと一層ゲートが混載する半導体装置を作製できる。
【００８３】
また、第２の実施の形態の製造方法によれば、ハードマスク層として、一層目と二層目の材料のエッチング選択比を特に考慮することなくマスク材料を選択できる。
【００８４】
以上、本発明についての実施の形態について説明したが、本発明は上述した実施の形態に限定されるものではない。例えば、ＥＥＰＲＯＭ形成領域に形成されたメモリトランジスタの有する二層ゲート構造は、図１に示した構造のようにトンネル酸化膜をメモリトランジスタの一部領域のみに形成したものばかりでなく、トンネル酸化膜を全域に形成した構成のメモリトランジスタであってもよい。二層ゲート構造を有する不揮発性メモリであれば、その構造は限られない。
【００８５】
本実施の形態においては、ゲート電極の一部をポリサイドで構成しているが、多結晶シリコンのみで構成してもよいし、他の導電材料を用いてもよい。
【００８６】
本実施の形態で説明した半導体製造方法は、一層ゲート構造と二層ゲート構造が混載するチップの形成に有効であり、特にＩＣカード上に搭載するチップのように、ロジック回路が微細パターンを要求される場合に有効となる。
【００８７】
なお、所望のパターンサイズ等からＣＭＯＳロジック形成領域を単層ゲート構造にする必要がない場合は、ＣＭＯＳロジック形成領域においても、マスク層をエッチングすることなく、二層ハードマスク構造のまま使用すればよい。この場合は、ＣＭＯＳロジック形成領域においてＥＥＰＲＯＭ形成領域と同様の工程で二層ゲート構造を形成すればよい。
【００８８】
（第３の実施の形態）
第３の実施の形態は、二層ゲート構造を有するＥＥＰＲＯＭを混載した半導体チップの構成例に関するものである。
【００８９】
図９（ａ）は、最近検討され始めたＩＣカード等に利用できるＦＲＡＭ（ferroelectricＲＡＭ）を搭載したシステムＬＳＩチップの平面構成例を示すものである。ＦＲＡＭとは、強誘電体材料を用いたキャパシタを有するメモリをいう。その構造を図９（ｂ）に示す。基本的な構造はＤＲＡＭと同様であり、ＭＯＳトランジスタ７７とキャパシタ７６とを有する。但し、キャパシタの誘電体材料として強誘電体材料を用いている。このため、高速書き換えが可能で、消費電力の小さいＲＡＭとしての機能とともに、電源を切っても記憶の保持が可能であり、不揮発性メモリ（ＲＯＭ）としての機能をも有する。
【００９０】
即ち、ＦＲＡＭはＲＯＭとしての機能とＲＡＭとしての機能を併有するため、図９（ａ）に示すように、チップ上のメモリをＦＲＡＭのみで構成できるというメリットがある。
【００９１】
しかし、ＦＲＡＭの読み出し動作は、ＤＲＡＭと同様に破壊読み出しであるため、ＲＯＭ部のデータを読み出し中に電源供給が切れる等の事故が発生すると、ＲＯＭのデータバケが起こるという問題点があった。このような事故は、特に情報のセキュリティに対し高い信頼性が求められるＩＣカード等のチップで、使用上大きな問題に成りうる。
【００９２】
図１０（ａ）は、上述の問題に対する解決を図る第３の実施の形態に係るチップの平面構成を示すものである。即ち、同図に示すように、第３の実施の形態にかかるチップ１００では、ＣＰＵ８０とともにメモリとしてＦＲＡＭ７０とＥＥＰＲＯＭ９０を備えるものである。図１０（ｂ）これに対応するメモリ部の断面構成図である。
【００９３】
ＥＥＰＲＯＭは、通常のトランジスタ動作電圧と同レベルの電圧で読み込みは可能であるが、書き込みには１０〜１５Ｖ程度の高電圧が必要とされるメモリである。よって、読み込み時に電源切れ等の事故がおこっても、データが書き換えられる等の問題が発生する虞れがない。
【００９４】
よって、図１０（ａ）に示すように、メモリ部にＦＲＡＭ７０とともにＥＥＰＲＯＭ９０を搭載し、高いセキュリティが求められる氏名やＩＤコード等の情報についてはＥＥＰＲＯＭに記憶させ、それ以外の情報についてはＦＲＡＭで記憶させることとすれば、安全性と機能性を兼ね添えた半導体チップを提供できる。
【００９５】
図１１（ａ）〜図１１（ｄ）は、ここに搭載するＦＲＡＭの製造方法を説明すための各工程における断面構造を示す図である。
【００９６】
図１１（ａ）に示すように、半導体基板上にＭＯＳトランジスタ７７を形成し、その上から層間絶縁膜４２を形成し、さらに層間絶縁膜４２に必要なコンタクトホールを開け、これを埋め込み、表面をＣＭＰ工程を用いて平坦化する。ここまでの工程は、例えば図２（ａ）〜図５（ｌ）に示す第１の実施の形態における製造方法と同様の方法で行うことができる。
【００９７】
この後、図１１（ｂ）に示すように、表面にスパッタ法等を用いて白金（Ｐｔ）膜からなる下部電極７１を形成する。その上に、例えばペロブスカイト型結晶構造を有するチタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ3）等の強誘電体７２をスパッタ法等を用いて形成する。さらにその上にやはりスパッタ法を用いてＰｔ膜からなる上部電極７３を形成する。
【００９８】
図１１（ｃ）に示すように、レジストパターン７８をエッチングマスクとしてまず、上部電極７３をパターニングし、さらに、図１１（ｄ）に示すように、レジストパターン７９を形成し、これをマスクとして強誘電体７２と下部電極７１をエッチングし、強誘電体キャパシタを形成する。
【００９９】
この後は、図９（ｂ）を参考にするように、層間絶縁膜４４でキャパシタ部を覆い、必要なコンタクトホールを開け、これを埋め込むことで下部電極７１と上部電極７３からそれぞれ必要な引き出し電極７４を取り出す。
【０１００】
なお、ＦＲＡＭのキャパシタ部を構成する強誘電材料としては、上述するＰｂＺｒＴｉＯ3のみならず、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等を用いてもよい。
【０１０１】
また、ＦＲＡＭとともに搭載するメモリはＥＥＰＲＯＭのみならず、ＥＰＲＯＭ、フラッシュ等の不揮発性メモリを用いてもよい。
【０１０２】
【発明の効果】
以上に説明したように、本発明の半導体装置の製造方法では、ゲートパターン形成に際して、ＥＥＰＲＯＭ形成領域においては二層構造のハードマスクを形成し、ロジック回路形成領域においては該二層構造のハードマスクのうち上下いずれかの層をエッチング除去して単層構造のハードマスクを形成している。これにより、ＥＥＰＲＯＭ形成領域では、二層ゲートをパターニングする際に必要とされる耐エッチング性を十分充たす厚いハードマスクが確保できるとともに、ロジック回路では、微細パターン形成に適した薄いハードマスクを用いることができる。よって、本発明の製造方法により得られた半導体装置は、各領域ごとに適切なパターン精度を確保でき、高い信頼性を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る二層ゲート構造を有するＥＥＰＲＯＭと一層ゲート構造を有するＣＭＯＳロジック回路を混載した半導体装置の断面図を示す。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図６】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図を示す。
【図７】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための各工程における装置断面図である。
【図９】ＦＲＡＭを用いたチップ構成を示す平面図と、ＦＲＡＭの構造を示す断面図である。
【図１０】本発明の第３の実施の形態に係る半導体装置のチップ構成を示す平面図と断面図である。
【図１１】ＦＲＡＭ部の製造方法を示す各工程での断面図である。
【図１２】従来の二層ゲート構造を有するＥＥＰＲＯＭと一層ゲート構造を有するＣＭＯＳロジック回路を混載した半導体装置の断面図を示す。
【図１３】従来の二層ゲート構造を有するＥＥＰＲＯＭと一層ゲート構造を有するＣＭＯＳロジック回路を混載した半導体装置の製造方法を説明するための装置断面図である。
【図１４】従来の二層ゲート構造を有するＥＥＰＲＯＭと一層ゲート構造を有するＣＭＯＳロジック回路を混載した半導体装置の製造方法を説明するための装置断面図である。
【符号の説明】
１０  半導体基板
１２  ｎウエル
１４  フィールド酸化膜
２８Ａ  第１ハードマスク
３０Ａ  第２ハードマスク
４２、４４  層間絶縁層
４６  パッシベーション膜
５１、５２  一層ゲート
５３〜５５  二層ゲート
６０ａ〜６０ｈ  引き出し電極
【図１】
0003895069.tif 000002
【図２】
0003895069.tif 000003
【図３】
0003895069.tif 000004
【図４】
0003895069.tif 000005
【図５】
0003895069.tif 000006
【図６】
0003895069.tif 000007
【図７】
0003895069.tif 000008
【図８】
0003895069.tif 000009
【図９】
0003895069.tif 000010
【図１０】
0003895069.tif 000011
【図１１】
0003895069.tif 000012
【図１２】
0003895069.tif 000013
【図１３】
0003895069.tif 000014
【図１４】
0003895069.tif 000015