(57)【特許請求の範囲】
【請求項１】
装置内部に、それぞれが３次元画像の世界の一部について画像処理を行う複数のプロセッサ及び前記画像処理の結果が記憶される複数のメモリを有しており、隣接するプロセッサ及びメモリがそれぞれ電気的に接続されることにより協働して前記３次元画像の世界全体の画像処理を行う半導体装置であり、
前記プロセッサが形成される領域に隣接して前記メモリが形成されるとともに、前記メモリが形成される領域に隣接して前記プロセッサが形成されており、
少なくとも１つの前記プロセッサは、２以上の前記メモリが隣接して形成されて、これらの隣接するメモリに画像処理の結果を分散して記憶させるとともに、隣接する各メモリに記憶される画像処理の結果を読み出すようになっており、
少なくとも１つの前記メモリは、２以上の前記プロセッサが隣接して形成されて、これらの隣接する各プロセッサから分散された画像処理の結果を取得するとともに、隣接する各プロセッサにより、記憶するすべての画像処理の結果が読み出し可能になっており、
前記少なくとも１つの前記プロセッサと前記少なくとも１つの前記メモリとは、隣接して形成されている、
半導体装置。
【請求項２】
パッケージ内部に、それぞれが３次元画像の世界の一部について画像処理を行う複数の第１半導体装置及び前記画像処理の結果が記憶される複数の第２半導体装置を実装するための複数の実装領域が形成されており、各実装領域は他の隣接する実装領域と電気的に接続されていて、各実装領域に第１半導体装置及び第２半導体装置が実装されたときにこれらが協働して前記３次元画像の世界全体の画像処理を行う半導体パッケージであり、
前記第１半導体装置が実装される実装領域に隣接する実装領域に前記第２半導体装置が実装されるとともに、前記第２半導体装置が実装される実装領域に隣接する実装領域に前記第１半導体装置が実装されており、
少なくとも１つの前記第１半導体装置は、２以上の第２半導体装置が隣接するように実装されて、これらの隣接する第２半導体装置に画像処理の結果を分散して記憶させるとともに、隣接する各第２半導体装置に記憶される画像処理の結果を読み出すようになっており、
少なくとも１つの前記第２半導体装置は、２以上の第１半導体装置が隣接するように実装されて、これらの隣接する第１半導体装置から分散された画像処理の結果を取得するとともに、隣接する各第１半導体装置により、記憶するすべての画像処理の結果が読み出し可能になっており、
前記少なくとも１つの前記第１半導体装置と前記少なくとも１つの前記第２半導体装置とは、隣接した実装領域に実装されている、
半導体パッケージ。
【請求項３】
デバイス内部に、それぞれが３次元画像の世界の一部について画像処理を行うプロセッサ装置を搭載した複数の第１半導体パッケージ及び前記画像処理の結果が記憶されるメモリ装置を搭載した複数の第２半導体パッケージを実装するための複数の実装領域が形成されており、これらの実装領域は他の隣接する実装領域と電気的に接続されていて、各実装領域に第１半導体パッケージ及び第２半導体パッケージが実装されたときにこれらが協働して前記３次元画像の世界全体の画像処理を行う電子デバイスであり、
前記第１半導体パッケージが実装される実装領域に隣接する実装領域に前記第２半導体パッケージが実装されるとともに、前記第２半導体パッケージが実装される実装領域に隣接する実装領域に前記第１半導体パッケージが実装されており、
少なくとも１つの第１半導体パッケージは、２以上の第２半導体パッケージが隣接するように実装されて、当該第１半導体パッケージに搭載されるプロセッサ装置が、これらの隣接する第２半導体パッケージに搭載されるメモリ装置のそれぞれに画像処理の結果を分散して記憶させるとともに、隣接する各第２半導体パッケージに搭載されるメモリ装置に記憶される画像処理の結果を取得するようになっており、
少なくとも１つの第２半導体パッケージは、２以上の第１半導体パッケージが隣接するように実装されて、当該第２半導体パッケージに搭載されるメモリ装置が、隣接する第１半導体パッケージに搭載されるプロセッサ装置のそれぞれから分散された画像処理の結果を取得するとともに、隣接する各第１半導体パッケージに搭載されるプロセッサ装置により、記憶するすべての画像処理の結果が読み出し可能になっており、
前記少なくとも一つの前記第１半導体パッケージと前記少なくとも一つの前記第２半導体パッケージとは、隣接した実装領域に実装されている、
電子デバイス。
【請求項４】
同一サイズの矩形領域がマトリクス状に並ぶ基板を有し、
前記複数の実装領域の各々は前記基板上に形成された一つの矩形領域であり、
この基板上の矩形領域のいくつかは前記半導体パッケージが実装されない非実装領域であり、
前記実装領域と非実装領域とが前記基板上で縦横方向に交互に形成されていることを特徴とする、
請求項３記載の電子デバイス。
【請求項５】
前記複数の実装領域が形成された基板を有し、
前記複数の実装領域が、すべて同一サイズの矩形状の領域であって、前記基板上で縦横方向にほぼ隙間無く形成されていることを特徴とする、
請求項３記載の電子デバイス。
【請求項６】
前記複数の実装領域が形成された基板を有し、
前記複数の実装領域は、すべて同一サイズの正六角形状の領域であって、前記基板上でハニカム状に形成されていることを特徴とする、
請求項３記載の電子デバイス。
【請求項７】
前記複数の実装領域が形成された基板を有し、
前記複数の実装領域が、すべて同一サイズの三角形状の領域であって、前記基板上でほぼ隙間無く形成されていることを特徴とする、
請求項３記載の電子デバイス。
【請求項８】
前記複数の実装領域が形成された基板を有し、
前記複数の実装領域の各々が同一サイズの三角形状の領域を複数組み合わせた形状の領域であり、
前記基板上で前記組み合わせた領域がほぼ隙間無く形成されていることを特徴とする、
請求項３記載の電子デバイス。
【請求項９】
前記複数の実装領域が形成された基板を有し、
前記複数の実装領域が、２種類の異なる形状の領域であり、
各実装領域の各辺に異なる種類の領域の一辺が対向するようにして、前記基板上で２種類の異なる領域がほぼ隙間無く形成されていることを特徴とする、
請求項３記載の電子デバイス。
【請求項１０】
前記半導体パッケージの実装面が、それが実装されるべき実装領域と同一の形状を有することを特徴とする、
請求項３〜９のいずれかの項記載の電子デバイス。
【請求項１１】
前記メモリ装置は隣接する第１半導体パッケージの数に応じて記憶領域が分割されて、分割された各記憶領域には、隣接する前記第１半導体パッケージが１つずつ対応するようになっており、
分割された各記憶領域は、対応する前記第１半導体パッケージに搭載されたプロセッサ装置による画像処理の結果が記憶されるようになっているとともに、隣接する前記第１半導体パッケージに搭載されたプロセッサ装置により、記憶するすべての画像処理の結果が読み出されるようになっている、
請求項３記載の電子デバイス。
【請求項１２】
装置内部に、それぞれが３次元画像の世界の一部について画像処理を行う複数のプロセッサ及び前記画像処理の結果が記憶される複数のメモリを有しており、隣接するプロセッサ及びメモリがそれぞれ電気的に接続されることにより協働して前記３次元画像の世界全体の画像処理を行う半導体装置であり、
前記プロセッサが形成される矩形の領域に隣接して前記メモリが形成されるとともに、前記メモリが形成される矩形の領域に隣接して前記プロセッサが形成されており、
少なくとも１つの前記プロセッサは、矩形の領域の各辺に隣接して前記メモリが形成されており、画像処理の結果を４分割してこれらの隣接するメモリに分散して記憶させるとともに、隣接する各メモリに記憶される画像処理の結果を読み出すようになっており、
少なくとも１つの前記メモリは、矩形の領域の各辺に隣接して前記プロセッサが形成されており、記憶領域が４分割されて、分割された各記憶領域に隣接する４つのプロセッサが１つずつ対応して、分割された各記憶領域に、対応するプロセッサから分散された画像処理の結果が記憶されるようになっている、隣接する各プロセッサにより、記憶するすべての画像処理の結果が読み出し可能になっており、
前記少なくとも１つの前記プロセッサと前記少なくとも１つの前記メモリとは、隣接して形成されている、
半導体装置。
【請求項１３】
パッケージ内部に、それぞれが３次元画像の世界の一部について画像処理を行う複数の第１半導体装置及び前記画像処理の結果が記憶される複数の第２半導体装置を実装するための複数の矩形の実装領域が形成されており、各実装領域は他の隣接する実装領域と電気的に接続されていて、各実装領域に第１半導体装置及び第２半導体装置が実装されたときにこれらが協働して前記３次元画像の世界全体の画像処理を行う半導体パッケージであり、
少なくとも１つの前記第１半導体装置が実装される実装領域の各辺に隣接して前記第２半導体装置が実装されており、当該第１半導体装置は、画像処理の結果を４分割して隣接する第２半導体装置のそれぞれに分散して記憶させるとともに、隣接する各第２半導体装置に記憶される画像処理の結果を取得するようになっており、
少なくとも１つの前記第２半導体装置が実装される実装領域の各辺に隣接して前記第１半導体装置が実装されており、当該第２半導体装置は記憶領域が４分割されて、分割された各記憶領域に隣接する４つの第１半導体装置が１つずつ対応して、分割された各記憶領域に、対応する第１半導体装置から分散された画像処理の結果が記憶されるようになっているとともに、隣接する各第１半導体装置により、記憶するすべての画像処理の結果が読み出し可能になっており、
前記少なくとも１つの前記第１半導体装置と前記少なくとも１つの前記第２半導体装置とは、隣接した実装領域に実装されている、
半導体パッケージ。
【請求項１４】
デバイス内部に、それぞれが３次元画像の世界の一部について画像処理を行うプロセッサ装置を搭載した複数の第１半導体パッケージ及び前記画像処理の結果が記憶されるメモリ装置を搭載した複数の第２半導体パッケージを実装するための複数の矩形の実装領域が形成されており、これらの実装領域は各辺で隣接する他の実装領域と電気的に接続されていて、各実装領域に第１半導体パッケージ及び第２半導体パッケージが実装されたときにこれらが協働して前記３次元画像の世界全体の画像処理を行う電子デバイスであり、
少なくとも１つの第１半導体パッケージが実装される実装領域の各辺に隣接して前記第２半導体パッケージが実装されており、当該第１半導体パッケージに搭載されるプロセッサ装置は、画像処理の結果を４分割して隣接する第２半導体パッケージに搭載されるメモリ装置のそれぞれに分散して記憶させるとともに、隣接する各第２半導体パッケージに搭載されるメモリ装置に記憶される画像処理の結果を取得するようになっており、
少なくとも１つの第２半導体パッケージが実装される実装領域の各辺に隣接して前記第１半導体パッケージが実装されており、当該第２半導体パッケージに搭載されるメモリ装置は記憶領域が４分割されて、分割された各記憶領域に隣接する４つの第１半導体パッケージが１つずつ対応して、分割された各記憶領域に、対応する第１半導体パッケージに搭載されるプロセッサ装置から分散された画像処理の結果が記憶されるようになっているとともに、隣接する各第１半導体パッケージに搭載されるプロセッサ装置により、記憶するすべての画像処理の結果が読み出し可能になっており、
前記少なくとも一つの前記第１半導体パッケージと前記少なくとも一つの前記第２半導体パッケージとは、隣接した実装領域に実装されている、
電子デバイス。
【請求項１５】
前記３次元画像を複数の領域に分け、その領域毎に各プロセッサ装置が画像処理を行うようになっており、隣接する領域についての画像処理を、隣接する第２半導体パッケージに隣接する他の第１半導体パッケージに搭載されたプロセッサ装置が行うようになっている、
請求項１４記載の電子デバイス。
【請求項１６】
デバイス内部に、それぞれが３次元画像の世界の一部について画像処理を行うプロセッサ装置を搭載した複数の第１半導体パッケージ及び前記画像処理の結果が記憶される複数のメモリ装置を搭載した複数の第２半導体パッケージを実装するための複数の実装領域が形成されており、これらの実装領域は他の隣接する実装領域と電気的に接続されていて、各実装領域に第１半導体パッケージ及び第２半導体パッケージが実装されたときにこれらが協働して前記デバイスに、前記３次元画像の世界全体の画像処理を行う環境を構築する方法であって、
前記第１半導体パッケージが実装される実装領域に隣接する実装領域に前記第２半導体パッケージを実装するとともに、前記第２半導体パッケージが実装される実装領域に隣接する実装領域に前記第１半導体パッケージを実装し、
少なくとも１つの半導体パッケージが、２以上の第２半導体パッケージが隣接するように実装されて、当該第１半導体パッケージに搭載されるプロセッサ装置が、これらの隣接する第２半導体パッケージに搭載されるメモリ装置のそれぞれに画像処理の結果を分散して記憶させるとともに、隣接する各第２半導体パッケージに搭載されるメモリ装置に記憶される画像処理の結果を取得するようになっており、少なくとも１つの第２半導体パッケージが、２以上の第１半導体パッケージが隣接するように実装されて、当該第２半導体パッケージに搭載されるメモリ装置が、隣接する第１半導体パッケージに搭載されるプロセッサ装置のそれぞれから分散された画像処理の結果を取得するとともに、隣接する各第１半導体パッケージに搭載されるプロセッサ装置により、記憶するすべての画像処理の結果が読み出し可能になっており、前記少なくとも一つの前記第１半導体パッケージと前記少なくとも一つの前記第２半導体パッケージとが、隣接した実装領域に実装されることで各プロセッサ装置による画像処理を行う環境を構築することを特徴とする、方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体パッケージが実装可能な電子デバイス、複数の半導体装置が実装可能な半導体パッケージ、複数の機能実現体が形成された半導体装置、及び情報処理の環境構築方法に関する。
半導体パッケージは、電子デバイスの基板上に形成される複数の実装領域の一部又は全部に実装され、プロセッサ等の能動素子からなる能動装置またはメモリ等の受動素子からなる受動装置が搭載されたパッケージ製品である。半導体装置は、半導体パッケージの基板上に形成される複数の実装領域の一部又は全部に実装され、プロセッサ等のような能動的機能を持つ機能実現体またはメモリ等のような受動的機能を持つ機能実現体が形成された集積回路等である。機能実現体は、半導体装置上に、半導体素子、電子部品等で構成された電子回路である。
【０００２】
【発明の背景】
コンピュータシステムの小型化の要請により、基板上に複数の半導体パッケージが実装された電子デバイスが注目されている。このような電子デバイスにおいて、複数の半導体パッケージを基板上にどのように配置するかは、半導体パッケージに搭載された半導体装置による処理の内容、処理速度、処理のタイミング、半導体パッケージの入出力端子の位置などを考慮して決められている。
【０００３】
例えば、デジタル情報が記録される半導体メモリ装置（以下、「メモリ装置」という。）が搭載された半導体パッケージ（以下、「メモリパッケージ」という。）と、所定の演算処理を行う半導体プロセッサ装置（以下、「プロセッサ装置」という。）が搭載された半導体パッケージ（以下、「プロセッサパッケージ」という。）とを、それぞれ複数用いて所要の処理を実行する電子デバイスの場合、すなわち、各メモリ装置に各プロセッサ装置がアクセスして処理を実行するような電子デバイスの場合、どのようにメモリパッケージとプロセッサパッケージとを基板上に配置するかは、プロセッサ装置による処理の対象となるデジタル情報が、どのメモリ装置に記録されているか等を考慮して決められる。
【０００４】
通常、プロセッサ装置が複数のメモリ装置に記録されているデジタル情報を読み取って所要の処理を実行するような場合は、当該プロセッサ装置によるメモリ装置へのアクセスのタイミングを各メモリ装置間で均一にして、効率的に処理を実行できるようにしておく必要がある。また、他の半導体パッケージ間の配線の邪魔にならないようにする必要がある。また、一つの基板上により多くの半導体パッケージを実装する方が、全体としては小型化が図れる。
【０００５】
以上のようなことは、複数のプロセッサ装置と複数のメモリ装置とを一つの半導体パッケージに実装する際にも言えることである。また、一つの半導体装置上に各々がプロセッサの機能を有する複数の機能実現体と各々がメモリの機能を有する複数の機能実現体とを形成する場合も同様である。
【０００６】
本発明は、以上のことを考慮して、所要の処理を効率的に実行しつつより多くの半導体パッケージの実装を可能にする構造の電子デバイスを提供することをその課題とする。
本発明の他の課題は、所要の処理を効率的に実行しつつより多くの半導体パッケージの実装を可能にする構造の半導体パッケージを提供することである。
本発明の他の課題は、所要の処理を効率的に実行しつつより多くの機能実現体が形成された半導体装置を提供することである。
本発明の他の課題は、情報処理の環境を構築する方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、装置内部にそれぞれ固有の機能を奏し得る複数の機能実現体が形成されており、これらの機能実現体は、他の複数の機能実現体と電気的に配線されることにより当該他の複数の機能実現体と協働して所要の機能を奏し得る半導体装置であって、各々の前記機能実現体は、隣り合う他のすべての機能実現体との間の配線距離が均一又は略均一となる位置に形成されていることを特徴とする。
【０００８】
本発明の半導体パッケージは、パッケージ内部にそれぞれ半導体装置を実装するための複数の実装領域が形成されており、これらの実装領域は他の実装領域と電気的に配線されていて、少なくとも２つの実装領域にそれぞれ半導体装置が実装されたときにこれらの半導体装置が協働して所要の機能を奏し得る半導体パッケージであって、各々の前記実装領域は、その実装領域に実装される半導体装置と隣り合う実装領域に実装される他のすべての半導体装置との間の配線距離が均一又は略均一になる位置に形成されていることを特徴とする。
【０００９】
本発明の電子デバイスは、デバイス内部にそれぞれ半導体パッケージを実装するための複数の実装領域が形成されており、これらの実装領域は他の実装領域と電気的に配線されていて、少なくとも２つの実装領域にそれぞれ半導体パッケージが実装されたときにこれらの半導体パッケージが協働して所要の機能を奏し得る電子デバイスであって、各々の前記実装領域は、その実装領域に実装される半導体パッケージと隣り合う実装領域に実装される他のすべての半導体パッケージとの間の配線距離が均一又は略均一になる位置に形成されていることを特徴とする。
【００１０】
隣り合う機能実現体間、半導体装置間、半導体パッケージ間の電気的な配線距離が均一あるいは略均一になるため、各機能実現体間、各半導体装置間、各半導体パッケージ間で行われる情報の受け渡しのタイミングを均一にすることができるようになる。
【００１１】
電子デバイスの具体例としては、例えば、同一サイズの矩形領域がマトリクス状に並ぶ基板を有し、前記複数の実装領域の各々は前記基板上に形成された一つの矩形領域であり、この基板上の矩形領域のいくつかは前記半導体パッケージが実装されない非実装領域であり、各実装領域と非実装領域とが前記基板上で縦横方向に交互に形成されている電子デバイスが挙げられる。また、基板に矩形領域がマトリクス状に並ばない場合でも、前記複数の実装領域が、すべて同一サイズの矩形状の領域であって、前記基板上で縦横方向にほぼ隙間無く形成されている電子デバイス、前記複数の実装領域が、すべて同一サイズの正六角形状の領域であって、前記基板上でハニカム状に形成されている電子デバイス、  前記複数の実装領域が、すべて同一サイズの三角形状の領域であって、前記基板上でほぼ隙間無く形成されている電子デバイス、前記複数の実装領域の各々が同一サイズの三角形状の領域を複数組み合わせた形状の領域であり、前記基板上で前記組み合わせた領域がほぼ隙間無く形成されている電子デバイス、前記複数の実装領域が、２種類の異なる形状の領域であり、各実装領域の各辺に異なる種類の領域の一辺が対向するようにして、前記基板上で２種類の異なる領域がほぼ隙間無く形成されている電子デバイス、が挙げられる。
いずれの場合も、前記半導体パッケージの実装面は、各半導体パッケージを隣り合わせて実装できる形状、好ましくはその半導体パッケージが実装される実装領域と同一の形状を有するものとする。
このような電子デバイスにすることで、基板上により多くの半導体パッケージを効率的に実装できるようになる。
【００１２】
このような電子デバイスで、例えば、隣り合う実装領域の各々に実装される半導体パッケージが、互いに異なる半導体装置を搭載するようにする。例えば、隣り合う実装領域のうち、一方の実装領域に能動装置（例えばプロセッサ装置）を搭載した半導体パッケージ（能動装置パッケージ）を実装し、他方の実装領域に前記能動装置と導通する受動装置（例えばプロセッサ装置によって読み取られるデジタル情報を記録するメモリ装置）を搭載した半導体パッケージ（受動装置パッケージ）を実装する。一つの受動装置が、当該受動装置が実装された受動装置パッケージに隣り合う複数の能動装置パッケージに実装された能動装置のそれぞれによって共用されるようにすることで、受動装置の数を必要以上に用意する必要がなくなり、電子デバイスをより小型化することができるようになる。また、直接配線されていない能動装置パッケージ内の能動装置間で、処理の結果得られたデジタル情報を、共有する受動装置を介して受け渡しすることができるようになる。従来、他の能動装置による処理結果を取得する場合には、該当する能動装置の処理結果を記録する受動装置に、その処理を行った能動装置を介してアクセスする必要があった。これに対して、より高速に、他の能動装置による処理結果を取得できるようになる。
【００１３】
一つの能動装置が、当該能動装置が実装された能動装置パッケージに隣り合う複数の受動装置パッケージの各々に実装された受動装置と導通するものであってもよい。このようにすれば、個々の能動装置が、隣り合う他の半導体パッケージの各々に搭載された受動装置に分散してデジタル情報を記録できるようになる。能動装置から各受動装置へのアクセス時間も略均一となるため、当該能動装置による処理の高速化も図れるようになる。
【００１４】
本発明の情報処理の環境を構築する方法は、デバイス内部にそれぞれ半導体パッケージを実装するための複数の実装領域が形成されており、これらの実装領域は他の実装領域と電気的に配線されていて、少なくとも２つの実装領域にそれぞれ半導体パッケージが実装されたときにこれらの半導体パッケージが協働して所要の機能を奏し得る電子デバイスに、情報処理の環境を構築する方法であって、各々の前記実装領域を、その実装領域に実装される半導体パッケージと隣り合う実装領域に実装される他のすべての半導体パッケージとの間の配線距離が均一又は略均一になる位置に形成し、前記電子デバイスにおける基板上の所定の実装領域に第１のプロセッサ装置を搭載した第１半導体パッケージを実装し、この第１半導体パッケージを実装した実装領域と隣り合う実装領域にメモリ装置を搭載した第２半導体パッケージを実装し、さらに、この第２半導体装置パッケージが実装された実装領域と隣り合う実装領域に第２のプロセッサ装置を搭載した第２半導体パッケージを実装し、前記第１のプロセッサ装置と前記第２のプロセッサ装置の一方のプロセッサ装置が行った情報処理の結果を前記メモリ装置を介して他方のプロセッサ装置が読み取り可能にすることで、これらのプロセッサ装置による同一内容の情報処理を行う環境を構築する。
【００１５】
【発明の実施の形態】
以下に、本発明の電子デバイスの実施の形態を、図面を参照して詳細に説明する。
【００１６】
＜第１実施形態＞
まず、半導体パッケージを実装するための複数の実装領域と、半導体パッケージが実装されない複数の非実装領域とが形成された基板を備える電子デバイスについて説明する。この例では、半導体パッケージの実装面（実装領域に対向するパッケージ裏側の面、以下同じ）、実装領域、非実装領域の形状が、共に同一サイズの矩形状であるものとする。実装する半導体パッケージは、能動装置の一例となるプロセッサ装置が搭載されたプロセッサパッケージと、受動装置の一例となるメモリ装置が搭載されたメモリパッケージの２種類とするが、これに限らず、他の種類の半導体装置を搭載した半導体パッケージであってもよい。
【００１７】
図１は、この実施形態による電子デバイスの基板の状態を示した正面図である。
基板１で縦横方向に隣り合う一対の実装領域３の間には、それぞれ非実装領域４が形成されており、各実装領域３と非実装領域４とが基板１上で縦横方向に交互に形成されるようになっている。
図１中、Ｍ０〜Ｍ８はメモリパッケージであり、Ｐ０〜Ｐ８はプロセッサパッケージである。
【００１８】
プロセッサパッケージＰ０は、配線２により、メモリパッケージＭ０、Ｍ１、Ｍ３、Ｍ４に接続されており、プロセッサパッケージＰ０内のプロセッサ装置による処理に関わるデータ（処理に用いるデータ、処理の結果得られるデータ等）が、メモリパッケージＭ０、Ｍ１、Ｍ３、Ｍ４内の各メモリ装置に分散して記録され、それが読み出されるようになっている。他のプロセッサパッケージについても同様である。すなわち、プロセッサパッケージＰ１に対してメモリパッケージＭ１、Ｍ２、Ｍ４、Ｍ５、プロセッサパッケージＰ３に対してメモリパッケージＭ３、Ｍ４、Ｍ６、Ｍ７、プロセッサパッケージＰ４に対してメモリパッケージＭ４、Ｍ５、Ｍ７、Ｍ８というように、それぞれ隣り合う４つのメモリパッケージが接続されており、各メモリパッケージ内のメモリ装置に、処理に関わるデータが分散して記録され、それが読み出されるようになっている。
他のプロセッサパッケージＰ２、Ｐ５、Ｐ６、Ｐ７、Ｐ８については、１つないし２つのプロセッサパッケージしか接続されていないが、これは、図示の関係上、このようになっているだけである。
【００１９】
メモリパッケージに着目すると、一つのメモリパッケージ内のメモリ装置は、複数のプロセッサパッケージ内のプロセッサ装置により共用されるようになっている。共用の形態としては、同一記録領域を共用してもよいが、容量が十分の場合には記録領域を共用しようとするプロセッサの数だけ分割し、分割された各々の記録領域をプロセッサ装置のそれぞれに割り当てるようにする。
例えば、メモリパッケージＭ４内のメモリ装置は、プロセッサパッケージＰ０、Ｐ１、Ｐ３、Ｐ４内のプロセッサ装置により共用され、メモリパッケージＭ５内のメモリ装置は、プロセッサパッケージＰ１、Ｐ２、Ｐ４、Ｐ５内のプロセッサ装置により共用され、メモリパッケージＭ７内のメモリ装置は、プロセッサパッケージＰ３、Ｐ４、Ｐ６、Ｐ７内のプロセッサ装置により共用され、メモリパッケージＭ８内のメモリ装置は、プロセッサパッケージＰ４、Ｐ５、Ｐ７、Ｐ８内のプロセッサ装置により共用されるようになっている。
他のメモリパッケージＭ０、Ｍ１、Ｍ２、Ｍ３、Ｍ６については１つないし２つのプロセッサパッケージしか接続されていないが、これは、図示の関係上、このようになっているだけである。
【００２０】
なお、プロセッサパッケージＰ０〜Ｐ８の各々は、メモリパッケージＭ０〜Ｍ８のうち、同じサフィックスで表されるメモリパッケージ内のメモリ装置にデータを記録し、それを読み出せるようにしてもよい（例えばＰ０に対してＭ０、Ｐ１に対してＭ１・・・）。
【００２１】
基板１上にこのような形態でプロセッサパッケージとメモリパッケージとを実装することで、各々の実装領域３とその実装領域３に実装されるべき半導体パッケージと隣り合って実装されるべき他の複数の半導体パッケージとの間の電気的な配線距離が均一又は略均一になり、これらの半導体パッケージが協働して所要の機能を奏するように動作するときに、どのパッケージ間においてもデジタル情報の伝送時間が均一化される。また、配線２の形態もパターン化することができる。従って、マルチプロセッサシステムを実現する際の基板１の製造コストの低減化が可能になる。
また、どの部分を見ても１つのプロセッサパッケージの周りに複数のメモリパッケージ（共用のメモリ装置搭載）が配置され、しかもこれらのパッケージに搭載されるプロセッサ装置と各メモリ装置との配線距離が略均一になっているので、個々のプロセッサ装置が複数のメモリ装置を同時に使用できるようになり、プロセッサ装置の能力を効率的に引き出せるようになる。また、１つのメモリ装置を介して他の３つのプロセッサ装置の処理に関わるデータを利用することもでき、これによっても処理の効率化が図れるようになる。
なお、この実施形態では各半導体パッケージの大きさを同じものとしているが、これには限らず、メモリパッケージとプロセッサパッケージとで異なる大きさとしてもよい。
【００２２】
＜第２実施形態＞
図２は、第２実施形態による電子デバイスの基板の状態を示した正面図である。
この実施形態では、電子デバイスの基板上に同一サイズで矩形状の実装領域が形成されるが、第１実施形態とは異なり非実装領域は形成されず、実装領域が基板上に隙間なく形成される。実装する半導体パッケージの実装面は、実装領域と同一サイズの矩形上である。図２中、Ｍ１〜Ｍ９はメモリパッケージであり、Ｐ１〜Ｐ４はプロセッサパッケージである。便宜上、基板及び配線には、第１実施形態と同一の符号１、２を付してある。
この実施形態では、縦横方向で隣り合う一対の実装領域の各々にはどの部分を見ても互いに異なる種類の半導体パッケージが実装されるようになっている。但し、斜め方向の実装領域には、同じ種類の半導体パッケージが実装される。
【００２３】
プロセッサパッケージＰ１は、配線２により、縦横方向に隣り合うメモリパッケージＭ１、Ｍ２、Ｍ４、Ｍ５に接続されており、プロセッサパッケージＰ１内のプロセッサ装置による処理に関わるデータが、４つのメモリパッケージＭ１、Ｍ２、Ｍ４、Ｍ５内の各メモリ装置に分散して記録され、それが読み出されるようになっている。他のプロセッサパッケージＰ２、Ｐ３、Ｐ４についても同様に、縦横方向に隣接するメモリパッケージに接続されており、接続された４つのメモリパッケージ内の各メモリ装置に、処理に関わるデータが分散して記録され、それが読み出されるようになっている。
【００２４】
メモリパッケージに着目すると、例えばメモリパッケージＭ５は、４つのプロセッサパッケージＰ１〜Ｐ４に接続されており、搭載されているメモリ装置が４つのプロセッサ装置により共用されるようになっている。共用の形態としては、同一記録領域を共用してもよいが、容量が十分の場合には記録領域を共用しようとするプロセッサの数だけ分割し、分割された各々の記録領域をプロセッサ装置のそれぞれに割り当てるようにする。すなわち、メモリ装置の記録領域が４分割され、各分割された記録領域がプロセッサパッケージＰ１〜Ｐ４内のプロセッサ装置のそれぞれに割り当てられている。他のメモリパッケージについても同様に、各辺で対向するプロセッサパッケージ内のプロセッサ装置により共用されており、各々分割された記録領域がプロセッサ装置のそれぞれに割り当てられている。
【００２５】
この実施形態においても、プロセッサパッケージとメモリパッケージとの間の電気的な配線距離は、すべて均一又は略均一になっているので、どのパッケージ間においてもデジタル情報の伝送時間が均一化されるし、配線形態もパターン化することができる。従って、マルチプロセッサシステムを実現する際の基板１の製造コストの低減化が可能になる。
また、１つのプロセッサパッケージの周りに４つのメモリパッケージ（共用のメモリ装置搭載）を実装し、これを同時に使用できるようにすることで、個々のプロセッサ装置の能力を効率的に引き出すことができるようになる。また、１つのメモリ装置を介して他の３つのプロセッサ装置の処理に関わるデータを利用することもでき、これによっても処理の効率化が図れるようになる。
また、非実装領域を設けていないので、より多くの半導体パッケージを実装できるようになり、電子デバイスの小型化が図れるようになる。
【００２６】
＜第３実施形態＞
図３は、第３実施形態による電子デバイスの基板の状態を示した正面図である。
この実施形態の電子デバイスの基板上には、複数の実装領域が、同一サイズの六角形、好ましくは正六角形によりハニカム状に形成されている。実装する半導体パッケージの実装面も六角形である。図３中、Ｍ０〜Ｍ１２はメモリパッケージ、Ｐ０〜Ｐ２はプロセッサパッケージである。便宜上、基板及び配線には、第１実施形態と同一の符号１、２を付してある。
【００２７】
パッケージは、それぞれ１つのプロセッサパッケージの６つの辺の各々と６つのメモリパッケージのそれぞれの一辺とが対向するように実装される。例えば、プロセッサパッケージＰ０の周辺に、６つのメモリパッケージＭ０〜Ｍ５が、それぞれの一辺とプロセッサパッケージＰ０の一辺とが対向するように実装される。他のプロセッサパッケージについても同様である。すなわち、プロセッサパッケージＰ１の周辺に６つのメモリパッケージＭ１、Ｍ２、Ｍ６〜Ｍ９が実装され、プロセッサパッケージＰ２の周辺に６つのメモリパッケージＭ２、Ｍ３、Ｍ９〜Ｍ１２が実装される。
【００２８】
各プロセッサパッケージ内のプロセッサ装置による処理に関わるデータは、それぞれそれに接続されている６つのメモリパッケージ内のメモリ装置に分散して記録され、読み出されるようになっている。
【００２９】
メモリパッケージに着目すると、例えばメモリパッケージＭ２は、３つのプロセッサパッケージＰ０〜Ｐ２に接続されており、搭載されているメモリ装置が３つのプロセッサ装置により共用されるようになっている。共用の形態としては、同一記録領域を共用してもよいが、容量が十分の場合には記録領域を共用しようとするプロセッサの数だけ分割し、分割された各々の記録領域をプロセッサ装置のそれぞれに割り当てるようにする。すなわち、メモリ装置の記録領域が３分割され、各分割された記録領域がプロセッサパッケージＰ０〜Ｐ２内のプロセッサ装置のそれぞれに割り当てられている。他のメモリパッケージについても同様に、各辺で対向するプロセッサパッケージ内のプロセッサ装置により共用されており、各々分割された記録領域がプロセッサ装置のそれぞれに割り当てられている。
【００３０】
この実施形態においても、プロセッサパッケージとメモリパッケージとの間の電気的な配線距離は、すべて均一又は略均一になっているので、どのパッケージ間においてもデジタル情報の伝送時間が均一化されるし、配線形態もパターン化することができる。従って、マルチプロセッサシステムを実現する際の基板１の製造コストの低減化が可能になる。
また、１つのプロセッサパッケージの周りに６つのメモリパッケージ（共用のメモリ装置搭載）を実装し、１つのプロセッサ装置で６つのメモリ装置を同時に使用できるので、第１及び第２実施形態の場合よりも、プロセッサ装置の能力をより効率的に引き出すことができるようになる。また、１つのメモリ装置を介して３つのプロセッサ装置の処理結果を用いた処理も可能となる。
また、実装領域がハニカム状に形成されているので、基板１の形状が略丸形の場合には、無駄のない半導体パッケージの実装が可能になる。
なお、この実施形態では、プロセッサパッケージの周りをメモリパッケージが取り囲むように配置されているが、これとは逆に、メモリパッケージの周りをプロセッサパッケージが取り囲むように配置するようにしてもよい。
【００３１】
＜第４実施形態＞
図４は、第４実施形態による電子デバイスの基板の状態を示した正面図である。
この実施形態の電子デバイスの基板上には、複数の実装領域が、同一サイズの三角形状で隙間なく形成されている。実装する半導体パッケージの実装面も三角形である。図４中、Ｍ０〜Ｍ１３はメモリパッケージ、Ｐ０〜Ｐ９はプロセッサパッケージである。便宜上、基板及び配線には、第１実施形態と同一の符号１、２を付してある。
【００３２】
パッケージは、それぞれ１つのプロセッサパッケージの３つの辺の各々と、３つのメモリパッケージのそれぞれの一辺と、が対向するように実装される。例えば、プロセッサパッケージＰ０の周辺に、３つのメモリパッケージＭ０、Ｍ３、Ｍ４が、それぞれの一辺とプロセッサパッケージＰ０の一辺とが対向するように実装される。他のプロセッサパッケージについても同様である。
【００３３】
各プロセッサパッケージ内のプロセッサ装置による処理に関わるデータは、それぞれそれに接続されている３つのメモリパッケージ内のメモリ装置に分散して記録され、読み出されるようになっている。
【００３４】
メモリパッケージに着目すると、例えばメモリパッケージＭ４には、配線２により、３つのプロセッサパッケージＰ０、Ｐ１、Ｐ４が接続され、搭載されているメモリ装置がこれらのプロセッサパッケージＰ０、Ｐ１、Ｐ４内のプロセッサ装置によって共用されるようになっている。共用の形態としては、同一記録領域を共用してもよいが、容量が十分の場合には記録領域を共用しようとするプロセッサの数だけ分割し、分割された各々の記録領域をプロセッサ装置のそれぞれに割り当てるようにする。つまり、メモリパッケージＭ４内のメモリ装置の記録領域が３分割され、各記録領域がプロセッサパッケージＰ０、Ｐ１、Ｐ４内のプロセッサ装置のそれぞれに割り当てられている。割り当てられた各記録領域に、プロセッサパッケージＰ０、Ｐ１、Ｐ４内のプロセッサ装置による処理に関わるデータが記録され、それが読み出されるようになっている。他のメモリパッケージについても同様の関係になっている。
【００３５】
この実施形態においても、プロセッサパッケージとメモリパッケージとの間の電気的な配線距離は、すべて均一又は略均一になっているので、どのパッケージ間においてもデジタル情報の伝送時間が均一化されるし、配線形態もパターン化することができる。従って、マルチプロセッサシステムを実現する際の基板１の製造コストの低減化が可能になる。
また、実装領域が三角形状に形成されているので、基板１の形状が略丸形の場合には、無駄のない半導体パッケージの実装が可能になる。
【００３６】
＜第５実施形態＞
図５は、第５実施形態による電子デバイスの基板の状態を示した正面図である。
この実施形態の電子デバイスは、第３実施形態と第４実施形態とを組み合わせたものである。すなわち、第４実施形態のような三角形の実装領域を６つ組み合わせて六角形とした実装領域を、基板上でハニカム状に形成し、各々の六角形の実装領域を配線２で接続したものである。実装する半導体パッケージの実装面は三角形であり、これを組み合わせて実装領域と同じ六角形を形成する。図５中、Ｍ０〜Ｍ１２は最大で６つとなるメモリパッケージ、Ｐ０〜Ｐ２は最大で６つとなるプロセッサパッケージである。便宜上、基板及び配線には、第１実施形態と同一の符号１、２を付してある。
この実施形態の電子デバイスでは、第３及び第４実施形態の効果に加え、個々の六角形の領域に、最大で６つの三角形の半導体パッケージを任意の数だけ実装できるという効果がある。
また、基板１上に、複数の三角形の半導体パッケージを、パッケージ間の間隔を必要以上に空けることなく実装できるようになる。
【００３７】
なお、図５では、六角形状の実装領域の例を挙げたが、同一形状の三角形を組み合わせてできる形状ならばどのような形状でも構わない。
【００３８】
＜第６実施形態＞
図６は、第６実施形態による電子デバイスの基板の状態を示した正面図である。
この実施形態の電子デバイスの基板上には、複数の実装領域が、サイズ及び形状が異なる２種類の領域で形成されている。例えば、一方の実装領域は同一サイズの六角形、好ましくは正六角形、他方の実装領域は同一サイズの三角形、好ましくは正三角形である。２種類の形状の領域を組み合わせて、実装領域が基板上でほぼ隙間無く形成されている。つまり、正三角形の各辺に３つの正六角形のそれぞれの一辺が対向するようにして、基板上に実装領域をほぼ隙間無く形成する。実装する半導体パッケージの実装面は、実装領域の形状に合わせて正六角形及び正三角形の２種類である。図６中、Ｍ０〜Ｍ３はメモリパッケージであって実装面が正六角形であり、Ｐ０〜Ｐ５はプロセッサパッケージであって実装面が正三角形である。便宜上、基板及び配線には、第１実施形態と同一の符号１、２を付してある。
【００３９】
プロセッサパッケージＰ２は、配線２により、メモリパッケージＭ０、Ｍ１、Ｍ２に接続されており、プロセッサパッケージＰ２内のプロセッサ装置による処理に関わるデータが、メモリパッケージＭ０、Ｍ１、Ｍ２内の各メモリ装置に分散して記録され、それが読み出されるようになっている。プロセッサパッケージＰ３についても同様であり、メモリパッケージＭ０、Ｍ２、Ｍ３が接続されて、各メモリパッケージ内のメモリ装置に、処理に関わるデータが分散して記録され、それが読み出されるようになっている。
他のプロセッサパッケージＰ０、Ｐ１、Ｐ４、Ｐ５については、それぞれ２つのメモリパッケージしか接続されていないが、これは図示の関係上、このようになっているだけである。プロセッサパッケージＰ０、Ｐ１、Ｐ４、Ｐ５内のプロセッサ装置による処理に関わるデータも、それぞれそれに接続されているメモリパッケージ内のメモリ装置に分散して記録され、読み出されるようになっている。
【００４０】
メモリパッケージに着目すると、例えばメモリパッケージＭ０は、４つのプロセッサパッケージＰ０〜Ｐ３に接続されており、搭載されているメモリ装置が４つのプロセッサ装置により共用されるようになっている。共用の形態としては、同一記録領域を共用してもよいが、容量が十分の場合には記録領域を共用しようとするプロセッサの数だけ分割し、分割された各々の記録領域をプロセッサ装置のそれぞれに割り当てるようにする。すなわち、メモリ装置の記録領域が４分割され、各分割された記録領域がプロセッサパッケージＰ０〜Ｐ３内のプロセッサ装置のそれぞれに割り当てられている。他のメモリパッケージについても同様に共用されており、各々分割された記録領域がプロセッサ装置のそれぞれに割り当てられている。
つまり、メモリパッケージＭ１はプロセッサパッケージＰ１、Ｐ２、Ｐ５が接続されており、搭載されているメモリ装置が３つのプロセッサ装置により共用されるようになっている。メモリパッケージＭ２はプロセッサパッケージＰ２〜Ｐ５が接続されており、搭載されているメモリ装置が４つのプロセッサ装置により共用されるようになっている。メモリパッケージＭ３はプロセッサパッケージＰ０、Ｐ３、Ｐ４が接続されており、搭載されているメモリ装置が３つのプロセッサ装置により共用されるようになっている。
なお、各メモリパッケージＭ０〜Ｍ３には、それぞれ３乃至４のプロセッサパッケージしか接続されていないが、これは図示の関係上、このようになっているだけである。メモリパッケージの各辺に１個のプロセッサパッケージが接続可能であるので、この実施形態では、最大６個のプロセッサパッケージをメモリパッケージに接続することができる。メモリパッケージ内のメモリ装置は、接続されるプロセッサパッケージのすべてで共用できるようになっている。
【００４１】
この実施形態においても、プロセッサパッケージとメモリパッケージとの間の電気的な配線距離は、すべて均一又は略均一になっているので、どのパッケージ間においてもデジタル情報の伝送時間が均一化されるし、配線形態もパターン化することができる。従って、マルチプロセッサシステムを実現する際の基板１の製造コストの低減化が可能になる。
また、１つのプロセッサパッケージの周りに複数のメモリパッケージ（共用のメモリ装置搭載）を実装し、１つのプロセッサ装置で複数のメモリ装置を同時に使用できるので、プロセッサ装置の能力をより効率的に引き出すことができるようになる。また、１つのメモリ装置を介して複数のプロセッサ装置の処理結果を用いた処理も可能となる。
なお、この実施形態では、プロセッサパッケージが実装される実装領域を正三角形、メモリパッケージが実装される実装領域を正六角形としているが、これとは逆に、プロセッサパッケージが実装される実装領域を正六角形、メモリパッケージが実装される実装領域を正三角形としてもよい。
【００４２】
以上の実施形態１〜６の説明で、図１〜図６の基板１上には、必要に応じて他の半導体パッケージ、電子部品等が配置可能であるが、本発明の実施には直接関係がないため、図示及び説明を省略した。
【００４３】
＜使用形態＞
次に、上記各実施形態による電子デバイスの使用形態、特に、これらの電子デバイスによる情報処理の環境を構築する方法について説明する。
図７は、図２に示した基板１上のプロセッサパッケージＰ１〜Ｐ４とメモリパッケージＭ１〜Ｍ９の関係を示す。プロセッサパッケージＰ１〜Ｐ４を破線で、メモリパッケージＭ１〜Ｍ９を実線で表す。
プロセッサパッケージＰ１内のプロセッサ装置による処理に関わるデータは、メモリパッケージＭ１、Ｍ２、Ｍ４、Ｍ５内の各メモリ装置に分散して記録されるようにしている。
プロセッサパッケージＰ２内のプロセッサ装置による処理に関わるデータは、メモリパッケージＭ２、Ｍ３、Ｍ５、Ｍ６内の各メモリ装置に分散して記録されるようにしている。
プロセッサパッケージＰ３内のプロセッサ装置による処理に関わるデータは、メモリパッケージＭ４、Ｍ５、Ｍ７、Ｍ８内の各メモリ装置に分散して記録されるようにしている。
プロセッサパッケージＰ４内のプロセッサ装置による処理に関わるデータは、メモリパッケージＭ５、Ｍ６、Ｍ８、Ｍ９内の各メモリ装置に分散して記録されるようにしている。
【００４４】
メモリパッケージＭ２内のメモリ装置には、プロセッサパッケージＰ１内のプロセッサ装置による処理に関わるデータの他に、プロセッサパッケージＰ２内のプロセッサ装置による処理に関わるデータも記録される。すなわち、メモリパッケージＭ２内のメモリ装置にはプロセッサパッケージＰ１、Ｐ２内の各プロセッサ装置による処理に関わるデータが混在する。そのため、プロセッサパッケージＰ１、Ｐ２内の各プロセッサ装置は、互いの処理結果を、メモリパッケージＭ２内のメモリ装置により、容易に使用することが可能となる。
同様に、メモリパッケージＭ４内のメモリ装置により、プロセッサパッケージＰ１、Ｐ３内の各プロセッサ装置は、互いの処理結果を容易に使用することが可能となる。
メモリパッケージＭ５内のメモリ装置により、プロセッサパッケージＰ１〜Ｐ４内の各プロセッサ装置は、互いの処理結果を容易に使用することが可能となる。
メモリパッケージＭ６内のメモリ装置により、プロセッサパッケージＰ２、Ｐ４内の各プロセッサ装置は、互いの処理結果を容易に使用することが可能となる。
メモリパッケージＭ８内のメモリ装置により、プロセッサパッケージＰ３、Ｐ４内の各プロセッサ装置は、互いの処理結果を容易に使用することが可能となる。
そのために、このような電子デバイスを使用することにより、以下のような情報処理の環境構築が可能となる。
【００４５】
ここでは、以上のような電子デバイスを用いて３次元画像処理を行う場合を例として説明する。
メモリパッケージＭ１〜Ｍ９内の各メモリ装置には、３次元画像の世界全体を表すデータが分散して記録されており、プロセッサパッケージＰ１〜Ｐ４内の各プロセッサ装置は、これらのデータを用いて３次元画像の世界全体を表すために必要な処理を実行する。
３次元画像の世界全体に表示される曲面を格子に分割し、この曲面を表すデータを、格子の升目単位で、各メモリ装置に記録し、また各プロセッサ装置により処理する。
【００４６】
図８は、メモリパッケージＭ１、Ｍ２、Ｍ４、Ｍ５内のメモリ装置に記録された曲面を表すデータを表す。各メモリ装置には、８×８格子分の曲面を表すデータが記録されている。
メモリパッケージＭ１内のメモリ装置に記録された曲面を表すデータは、プロセッサパッケージＰ１内のプロセッサ装置により処理される。
メモリパッケージＭ２内のメモリ装置に記録された曲面を表すデータは、プロセッサパッケージＰ１及びＰ２内の各プロセッサ装置により処理される。
メモリパッケージＭ４内のメモリ装置に記録された曲面を表すデータは、プロセッサパッケージＰ１及びＰ３内の各プロセッサ装置により処理される。
メモリパッケージＭ５内のメモリ装置に記録された曲面を表すデータは、プロセッサパッケージＰ１〜Ｐ４内の各プロセッサ装置により処理される。
【００４７】
各プロセッサ装置で行われる処理の一例として、各格子点の法線ベクトルを求める処理について説明する。格子点の法線ベクトルは、曲面のレンダリング処理を行う際に必要とされる。
格子点の法線ベクトルを求めるために、まず、格子の升目毎に法線ベクトルを導出する。図９は、１つの格子の升目ＡＢＣＤにおける法線ベクトルｎの説明図である。
まず、ＡＢベクトルとＡＤベクトルとの外積によりａベクトルを導出し、ＣＢベクトルとＣＤベクトルとの外積によりｂベクトルを導出する。そして、ａベクトルとｂベクトルとを加算して正規化したものが、１つの格子の升目の法線ベクトルｎとなる。式で表すと、以下のようになる。
【数１】
0003929861.tif 000002
【００４８】
以上のようにして各格子の升目の法線ベクトルを求めた後に、格子点の法線ベクトルを導出する。格子点の法線ベクトルは、図１０に示すように、当該格子点を共有する４の格子の升目の法線ベクトルを加算して正規化したものである。４の格子の升目の法線ベクトルをそれぞれｎ１ベクトル〜ｎ４ベクトル、格子点の法線ベクトルをＮベクトルとすると、以下の式で、Ｎベクトルは表される。
【数２】
0003929861.tif 000003
【００４９】
図１１に示すような太線で囲まれた範囲内にある格子点の法線ベクトルを、太線上の格子点も含めて求めるには、破線で囲まれた範囲内の格子の升目の法線ベクトルが必要である。なお、太線上を除いた太線内の格子点の法線ベクトルは、プロセッサパッケージＰ１内のプロセッサ装置により導出されるものとする。
また、１つのプロセッサパッケージのみが接続されたメモリパッケージは、当該メモリパッケージ内のメモリ装置に記録されるすべてのデータが、その１つのプロセッサパッケージ内のプロセッサ装置により演算される。
【００５０】
メモリパッケージＭ１内のメモリ装置に記録された太線と破線の間の升目の法線ベクトルは、プロセッサパッケージＰ１内のプロセッサ装置により導出される。そのために、メモリパッケージＭ１内のメモリ装置に記録された太線上の格子点の法線ベクトルは、プロセッサパッケージＰ１内のプロセッサ装置により導出される。
メモリパッケージＭ２内のメモリ装置に記録された太線と破線の間の升目の法線ベクトルは、プロセッサパッケージＰ１又はＰ２内のプロセッサ装置により導出される。そのために、メモリパッケージＭ２内のメモリ装置に記録された太線上の格子点の法線ベクトルは、プロセッサパッケージＰ１及びＰ２内のプロセッサ装置により導出される。
メモリパッケージＭ４内のメモリ装置に記録された太線と破線の間の升目の法線ベクトルは、プロセッサパッケージＰ１又はＰ３内のプロセッサ装置により導出される。そのために、メモリパッケージＭ４内のメモリ装置に記録された太線上の格子点の法線ベクトルは、プロセッサパッケージＰ１及びＰ３内のプロセッサ装置により導出される。
メモリパッケージＭ５内のメモリ装置に記録された太線と破線の間の升目の法線ベクトルは、プロセッサパッケージＰ１〜Ｐ４内のいずれかのプロセッサ装置により導出される。そのために、メモリパッケージＭ５内のメモリ装置に記録された太線上の格子点の法線ベクトルは、プロセッサパッケージＰ１〜Ｐ４内のプロセッサ装置により導出される。
【００５１】
従来は、このような他のプロセッサ装置の処理結果（他のプロセッサ装置により導出された格子の升目の法線ベクトル）を用いる場合には、例えば、該当する他のプロセッサ装置を経由して、所望の処理結果が記録されたメモリ装置にアクセスする必要があった。
しかし、本発明では、メモリ装置を複数のプロセッサ装置により共有することにより、同じメモリ装置内に必要とするデータが記録されているために、上記のような従来の煩わしさをなくして、快適に他のプロセッサ装置の処理結果を取得することが可能となる。
また、プロセッサパッケージＰ１と各メモリパッケージＭ１、Ｍ２、Ｍ４、Ｍ５との間の接続経路を同じ長さにできるので、プロセッサ装置からメモリ装置へのアクセスに要する時間は同じになる。
【００５２】
なお、以上は第２実施形態の電子デバイスを用いた場合の例であるが、他の実施形態の電子デバイスにおいても、同様の使用形態（情報処理の環境構築）が可能であることは言うまでもない。
すなわち、プロセッサ装置が複数のメモリ装置に分散してデータの記録を行い、メモリ装置が複数のプロセッサ装置からデータを取り込んで記録することが、どの実施形態の電子デバイスにおいても可能である。
【００５３】
以上の実施形態では、電子デバイスの基板上に半導体パッケージを実装するための実装領域が形成される例を示したが、本発明の半導体パッケージ、半導体装置の場合には、以下のような実施形態になる。
【００５４】
半導体パッケージの場合には、上記のような電子デバイスの基板に替えて半導体パッケージの基板を用いる。半導体パッケージの基板上には、第１〜第６実施形態の半導体パッケージに替えて、メモリ装置やプロセッサ装置などの半導体装置が実装される。そのための実装領域を、半導体パッケージの基板上に設けるようにする。
つまり、２種類の半導体装置を、第１〜第６実施形態と同様に、半導体パッケージの基板上で縦横方向に交互に並べたり、あるいはハニカム状等に実装する。また、半導体装置の形状を従来の矩形の他に、実装領域の形状に合わせて三角形や六角形等にする。
このように実装することにより、第１〜第６実施形態と同様に、一つの半導体装置と、この半導体装置に隣接する複数の半導体装置のそれぞれとの間の配線距離が電気的に均一又は略均一になる。
【００５５】
半導体装置の場合には、異なる２種類の機能実現体、例えばプロセッサとして動作する機能実現体とメモリとして動作する機能実現体とを第１〜第６実施形態の半導体パッケージと同様な形状、配置で形成する。
このように形成することにより、第１〜第６実施形態と同様に、一つの機能実現体と、この機能実現体に隣接する複数の機能実現体のそれぞれとの間の配線距離が電気的に均一又は略均一になる。
【００５６】
【発明の効果】
以上の説明から明らかなように、本発明の電子デバイスにより複数の半導体パッケージを基板上に効率よく実装することができ、また、このような電子デバイスを用いることにより、各半導体装置の協働による情報処理を効率よく行うことができるようになる。
本発明の半導体パッケージにより複数の半導体装置を基板上に効率よく実装することができ、また、このような半導体パッケージを用いることにより、半導体装置の協働による情報処理を効率よく行うことができる。
本発明の半導体装置により複数の機能実現体を効率よく形成でき、また、機能実現体の協働による情報処理を効率よく行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による電子デバイスの基板の状態を示した正面図。
【図２】本発明の第２実施形態による電子デバイスの基板の状態を示した正面図。
【図３】本発明の第３実施形態による電子デバイスの基板の状態を示した正面図。
【図４】本発明の第４実施形態による電子デバイスの基板の状態を示した正面図。
【図５】本発明の第５実施形態による電子デバイスの基板の状態を示した正面図。
【図６】本発明の第６実施形態による電子デバイスの基板の状態を示した正面図。
【図７】プロセッサ装置とメモリ装置との接続状態と、メモリ装置の共有状態を説明するための図。
【図８】３次元画像の世界全体のデータを表す格子の升目のうち、メモリパッケージＭ１、Ｍ２、Ｍ４、Ｍ５に記録された升目を示す図。
【図９】格子の升目の法線ベクトルの説明図。
【図１０】格子点の法線ベクトルの説明図。
【図１１】プロセッサパッケージＰ１による処理内容の説明図。
【符号の説明】
１            基板
２            配線
３            実装領域
４            非実装領域
Ｍ０〜Ｍ１３  メモリパッケージ
Ｐ０〜Ｐ９    プロセッサパッケージ
【図１】
0003929861.tif 000004
【図２】
0003929861.tif 000005
【図３】
0003929861.tif 000006
【図４】
0003929861.tif 000007
【図５】
0003929861.tif 000008
【図６】
0003929861.tif 000009
【図７】
0003929861.tif 000010
【図８】
0003929861.tif 000011
【図９】
0003929861.tif 000012
【図１０】
0003929861.tif 000013
【図１１】
0003929861.tif 000014