(57)【特許請求の範囲】
【請求項１】
第１導電型の第１のベース層と、
前記第１のベース層の第1の面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、
前記第１のベース層の第１の面に対して反対側にある前記第１のベース層の第２の面に形成された第２導電型のドレイン層と、
前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と前記第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、
前記ドレイン層からの正孔電流の注入効率が０．２７以下であることを特徴とする絶縁ゲート型半導体装置。
【請求項２】
第１導電型の第１のベース層と、
前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、
前記第１のベース層の第１の面に対して反対側にある前記第１のベース層の第２の面に形成された第２導電型のドレイン層と、
前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と前記第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、
インダクタンス負荷でのターンオフ時のドレイン電圧がソースとドレインとの間の静耐圧よりも大きいことを特徴とする絶縁ゲート型半導体装置。
【請求項３】
第１導電型の第１のベース層と、
前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、
前記第１のベース層の第１の面に対して反対側にある第２の面に形成された第２導電型のドレイン層と、
前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と前記第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、
前記ドレイン層からの正孔電流の注入効率が９/１９未満であることを特徴とする絶縁ゲート型半導体装置。
【請求項４】
第１導電型の第１のベース層と、
前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、
前記第１のベース層の第１の面に対して反対側にある第２の面に形成され、厚みが０．５μｍ以下である第２導電型のドレイン層と、
前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と前記第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、
インダクタンス負荷でのターンオフ時のドレイン電圧がソースとドレインとの間の静耐圧よりも大きいことを特徴とする絶縁ゲート型半導体装置。
【請求項５】
前記第１のベース層と前記ドレイン層との間に前記第１のベース層よりも抵抗値の低い第１導電型のバッファ層をさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の絶縁ゲート型半導体装置。
【請求項６】
前記第１導電型のバッファ層は、互いに抵抗値が異なる複数の層であることを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第１導電型のバッファ層は低濃度と高濃度の階段状の２層からなることを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項８】
前記ドレイン層の不純物濃度総量が５×１０１３ｃｍ−２以下であることを特徴とする請求項１から請求項４のいずれかに記載の絶縁ゲート型半導体装置。
【請求項９】
前記ドレイン層の厚みが０．５μｍ以下であることを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
図１０（A）は、絶縁ゲート型半導体装置の従来例としてノンパンチスルー型の縦型IGBT(Insulated Gate Bipolar Transistor)の部分的断面図を示す。このIGBT１０は、ｎ−型のベース層１３と、ベース層１３の上に形成されたｐ型ベース層１４とを備える。ｐ型ベース層１４の表面領域にｎ＋型のソース層（カソード）１５が選択的に形成されている。ベース層１３の表面に対して反対側の裏面にｐ＋型のドレイン層（アノード）１１が形成されている。ベース層１３にソース層１５とｐ型ベース層１４との間を導電させるチャネルを形成するゲート電極１６が形成されている。ゲート電極１６は、ベース層１３、ソース層１５およびｐ型ベース層１４から絶縁層１７によって絶縁されている。
【０００３】
ＩＧＢＴ１０は、ターンオフ時にｐ型ベース層１４からの空乏層がアノードに達しないようにするためにベース層１３の厚みを比較的厚くまたは比抵抗を比較的低下させる必要がある。よって、ターンオフ時のテール電流が大きくなってしまう。従って、ターンオフ特性を高速にするために、アノードからの正孔電子の注入効率をライフタイム制御によって低下させている。典型的には、ライフタイム制御は、ウェーハプロセスが完了した後に電子線を照射してアニール処理することによって行われる。
【０００４】
しかし、このライフタイム制御によって、高抵抗のｎ−型のベース層１３中のキャリア濃度が低下する。よって、オン電圧が高くなってしまう。一方で、ライフタイムを短縮する処理を行わなければ、オン電圧は低く維持されるが、ターンオフ時間が長くなってしまう。即ち、オン電圧とターンオフ時間とはトレードオフの関係にある。
【０００５】
図１０（Ｂ）は、の他の従来例としてパンチスルー型の縦型IGBTの部分的断面図を示す。このIGBT２０は、ｎ−型のベース層１３とｐ＋型のドレイン層１１との間にｎ＋型のバッファ層２３が設けられている点でＩＧＢＴ１０と異なる。
【０００６】
ｎ＋型のバッファ層２３が設けられることによって、ｎ−型のベース層１３の厚みが比較的薄く、または比較的高抵抗であっても、ｐ型ベース層１４からの空乏層がアノードに達しない。従って、ＩＧＢＴ２０は、ＩＧＢＴ１０に比較してｎ−型のベース層１３の厚みを薄くまたは高抵抗に維持したまま、耐圧を維持することができる。
【０００７】
また、IGBT２０においては、アノードからの正孔電子の注入効率は、ｐ＋型のドレイン層１１の厚み（幅）またはその濃度によって制御される。よって、IGBT２０はライフタイム制御を行わずに高速化を図ることが可能になった。
【０００８】
【発明が解決しようとする課題】
近年、150ｋHz程度の高速で動作するIGBTが知られている。しかし、上述のIGBT２０を含め、高速IGBTには高温で増大するテール電流がある。テール電流はスイッチングロスになる。スイッチングロスはIGBTの高速スイッチングの妨げになる。
【０００９】
図１１は、L（インダクタンス）負荷のIGBT２０のターンオフ時における電流電圧特性の時間変化を示す。ゲート電圧VGが低下し、チャネルに流れる電子電流が低下すると、L負荷の両端に逆起電力が発生する。逆起電力はアノードとカソードとの間に印加され、ドレイン電圧VDが立ち上がる（時点ｔ１から時点ｔ２を参照）。
【００１０】
ドレイン電圧VDによって、高抵抗のｎ−型のベース層１３とｐ型ベース層１４とのジャンクションから空乏層（図示せず）が生じる。空乏層により高抵抗のｎ−型のベース層に蓄積されていた電子がチャネルからの電子電流に補充される。それによって、IGBT２０は一定のドレイン電流IDを流そうとする。従って、P＋型のドレイン層１１からほぼ一定の正孔電流が流れる。即ち、時点ｔ１から時点ｔ２の期間は、ドレイン電流IDがほぼ一定に維持される。
【００１１】
次に、ｎ−型のベース層に蓄積されていた電子がなくなる。それに伴い、P＋型のドレイン層からの正孔電流も低下する。即ち、時点ｔ２から時点ｔ３の期間にドレイン電流IDは低下していく。
【００１２】
時点ｔ３以降に流れるドレイン電流IDをテール電流と呼ぶ。
【００１３】
このように、時点ｔ１から時点ｔ３までの間に、電力浪費（図１１の斜線部）が生じる。この電力浪費は、IGBTのスイッチングロスになる。また、ｔ３以降に流れるテール電流による電力消費は、テール電流が小さい場合であっても、長期間流れることによって大きくなる。
【００１４】
尚、時点ｔ３はドレイン電流I Dのフォールタイムの終点とする。ここで、ドレイン電流I Dのフォールタイムとは、IGBTのオン状態であるときのドレイン電流I Dの90％の時点を始点とし、ドレイン電流I Dの10％の時点を終点とした期間である。図１１においては、時点ｔ２から時点ｔ３までの期間がフォールタイムである。
【００１５】
また、ＩＧＢＴ２０は、ｎ＋型のバッファ層２３を備えることによって、耐圧を維持している。
【００１６】
しかし、IGBTをさらに高耐圧にするには、ｎ−型のベース層１３の厚みを増加させなければならない。例えば、IGBT２０が耐圧600V系の素子の場合、即ち、ベース層１３の厚みが60μｍである場合においては、この耐圧を600V以上にするには、ｎ−型のベース層１３の厚みを増加させなければならない。
【００１７】
従って、本発明の目的は、低いオン抵抗を維持しつつも、ターンオフ時におけるスイッチングロスが小さい絶縁ゲート型半導体装置を提供することである。
【００１８】
また、本発明の目的は、ｎ−型のベース層の薄さを維持しながらも、さらに耐圧の高い絶縁ゲート型半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
本発明による絶縁ゲート型半導体装置の実施の形態は、第１導電型の第１のベース層と、前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、前記第１のベース層の第1の面に対して反対側にある前記第１のベース層の第２の面に形成された第２導電型のドレイン層と、前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、前記ドレイン層からの正孔電流の注入効率が、電子の移動度を電子と正孔との移動度の和によって除算した値以下、すなわち０．２７以下であることを特徴とする。
【００２０】
好ましくは、前記第１のベース層の厚みが７0μｍ以下、さらに好ましくは６０μｍ以下である。
【００２１】
本発明による絶縁ゲート型半導体装置の他の実施の形態は、第１導電型の第1のベース層と、前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、前記第１のベース層の第１の面に対して反対側にある第２の面に形成された第２導電型のドレイン層と、前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、インダクタンス負荷でのターンオフ時のドレイン電圧がソースとドレインとの間の静耐圧よりも大きいことを特徴とする。
【００２２】
好ましくは、前記第１のベース層の厚みが60μｍ以下である。
【００２３】
本発明による絶縁ゲート型半導体装置の他の実施形態は、第１導電型の第１のベース層と、前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、前記第１のベース層の第１の面に対して反対側にある第２の面に形成された第２導電型のドレイン層と、前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と前記第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、前記ドレイン層からの正孔電流の注入効率が９/１９未満であることを特徴とする。
【００２４】
本発明による絶縁ゲート型半導体装置のさらに他の実施の形態は、第１導電型の第1のベース層と、前記第１のベース層の第１の面に形成された第２導電型の第２のベース層と、前記第２のベース層の表面領域に選択的に形成された第１導電型のソース層と、前記第１のベース層の第１の面に対して反対側にある第２の面に形成され、厚みが０．５μｍ以下である第２導電型のドレイン層と、前記ソース層、前記第１のベース層および第２のベース層から絶縁されるように形成され、かつ前記第２のベース層に前記ソース層と第１のベース層との間を導電させるチャネルを形成するゲート電極とを備え、
インダクタンス負荷でのターンオフ時のドレイン電圧がソースとドレインとの間の静耐圧よりも大きいことを特徴とする。
【００２５】
好ましくは、前記第１のベース層と前記ドレイン層との間に前記第１のベース層よりも抵抗値の低い第１導電型のバッファ層をさらに備える。さらに好ましくは第１導電型のドレイン層の厚みが0.5μｍ以下である。
【００２６】
前記第１導電型のバッファ層は、互いに抵抗値が異なる複数の層であってもよい。
好ましくは、前記第１導電型のバッファ層の全不純物総量に対する前記ドレイン層の全不純物総量の比率が0.27／0．73（正孔の移動度と電子の移動度の比）以下である。
【００２７】
前記第１導電型のバッファ層の全不純物総量に対する前記ドレイン層の全不純物総量の比率が、正孔の飽和速度を電子と正孔の飽和速度の和によって除算した値以下、すなわち9／19以下であってもよい。
【００２８】
好ましくは、前記第１のベース層の厚みが７０μｍ以下、さらに好ましくはが60μｍ以下である。
【００２９】
【発明の実施の形態】
以下に、図面を参照しつつ本発明の実施の形態について説明する。尚、図１、図８および図９において、図１０と同じ要素には同一の参照番号が付されている。
【００３０】
図１は、本発明に従った絶縁ゲート型半導体装置の第1の実施の形態であるパンチスルー型のＩＧＢＴ３０の断面図である。ＩＧＢＴ３０は、ｎ−型のベース層２１と、ｎ型ベース層２１の表面に形成されたｐ型ベース層１４とを備える。ｐ型ベース層１４の表面領域にｎ＋型のソース層１５が選択的に形成されている。ｎ型ベース層２１の表面に対して反対側の裏面にｐ型のドレイン層（アノード）３１が形成されている。ｐ型ベース層１４にソース層１５とｎ型ベース層２１との間を導電させるチャネルを形成するゲート電極１６が、ｎ型ベース層２１、ソース層１５およびｐ型ベース層１４から絶縁層１７によって絶縁されるように形成されている。また、ｐ型ベース層１４およびソース層１５はソース電極４１（カソード）に接続されている。ドレイン層３１はドレイン電極４２に接続されている。
【００３１】
ここで、ドレイン層３１は、比較的低注入かつ比較的低濃度のｐ型に形成されている。これにより、アノードからのキャリアの注入効率を下げることができ、ライフタイム制御を施すことなく高速化することができる。
【００３２】
また、ライフタイム制御を施さないため高抵抗のｎ−型ベース層２１のキャリア濃度を大きくできる。このため、オン時の電圧降下は例えば1.2V程度であり、従来のIGBTの降下に比べて低く抑えることができる。
【００３３】
従って、ドレイン層３１を比較的低注入かつ比較的低濃度のｐ＋型にすることによって、スイッチング速度の高速化と低オン電圧のトレードオフの関係を向上させることができる。
【００３４】
さらに、本実施の形態においては、アノードからの正孔電流の注入効率が0.27以下に抑えられている。これを実現するために、ドレイン層３１の全不純物総量が５x1013cm-3以下になるように形成される。たとえば、バッファ層は1x1016cm-3の濃度で厚みを5μｍ、ドレイン層は厚みが0.3ミクロンで全不純物総量は５x1013cm-3以下にする。
【００３５】
また、ドレイン層３１の不純物総量５x1013cm-3以下にするために、ドレイン層３１は0.5μｍ以下の厚みに拡散されている。
【００３６】
アノードからの正孔電流の注入効率を0.27以下に抑える理由およびそれによる効果を以下に説明する。
【００３７】
図２は、Ｌ負荷のＩＧＢＴ３０のタける電流電圧特性の時間変化を示す。理解を容易にするために時間軸を共通にゲート電圧ＶＧは個別のグラフに示されている。
【００３８】
図３から図６は、それぞれ時点ｔAからｔDにおけるキャリア濃度分布を示す。図３から図６は、いずれもソース層１５の表面からドレイン層３１への深さを横軸にし、キャリア濃度を縦軸にしたグラフを示す。尚、本実施の形態によるIGBTと従来のIGBTとの相違を明確にするために、従来のパンチスルー型IGBTにおけるｎ型ベース層２１内の過剰キャリア分布が破線で示されている。
【００３９】
まず、IGBT３０がターンオフされる（時点ｔA）。
【００４０】
図３は、時点ｔAにおけるIGBT３０のキャリア分布を示す。本実施の形態に従ったIGBT３０によれば、ｎ型ベース層２１内の過剰キャリア分布は、ｐ型ベース層１４の近傍からドレイン層３１へ向かって低下している。
【００４１】
これは、ドレインからの正孔電流が比較的少なく、正孔電流の注入効率が0.27以下と低いので、ｎ型ベース層２１の過剰キャリア分布は、ｐ型ベース層１４の近傍からドレイン層３１へ向かって低下するからである。
【００４２】
尚、ドレインのｐ層の注入効率が０．２７であるときには、この過剰キャリア分布は、ほぼ水平になる。即ち、ｎ型ベース層２１の過剰キャリアは、ソース層１５の表面から深さ方向にほぼ等しく分布する。
【００４３】
次に、ゲート電圧ＶＧが次第に低下し、それに伴いｐ型ベース層１４に形成されているチャネルを流れる電子電流が低下する（時点ｔＢ）。
【００４４】
図４は、時点ｔＢにおけるIGBT３０のキャリア分布を示す。チャネルを流れる電子電流が低下するので、上述したように、ｎ型ベース層２１に蓄積されていた電子が補充される。これは、IGBT３０のアノードとカソードとの間のL負荷によって、ドレイン電流IDが維持されようとするためである。
【００４５】
ここで、ストレイジ期間を定義する。ストレイジ期間とは、IGBTがオフであるときのドレイン電圧をVDOとすれば、IGBT３０がターンオフされた時点ｔAから、ドレイン電圧VDが0.1＊VDOまで立ち上がった時点ｔCまでの期間をいう。
【００４６】
正孔電流の注入効率が0.5よりも大きい従来のIGBTにおいては、チャネル電子電流が減少した場合、ｎ型ベース層２１内に蓄積されている過剰電子うち、ｐ型ベース層１４の近傍にある過剰電子から補充されていく。従って、ｐ型ベース層１４とｎ型ベース層２１との間に空乏層が伸び、ドレイン電圧が上昇し始めてしまう。即ち、従来のIGBTによれば、ストレイジ期間の経過後（時点ｔCから時点ｔE）に、ｎ型ベース層２１のほとんどの過剰キャリアが排出される。よって、従来のIGBTにおいては、テール電流が比較的大きい。
【００４７】
一方で、本実施の形態によれば、正孔電流の注入効率が0.27以下であるので、ｎ型ベース層２１内に蓄積されている過剰電子うち、ｎ型バッファ層３３の近傍にある過剰電子から補充されていく。従って、ｐ型ベース層１４とｎ型ベース層２１との間に空乏層が生じる前に、ｎ型ベース層２１に蓄積されていた過剰キャリアが排出される。
【００４８】
換言すれば、本実施の形態によれば、ｎ型ベース層２１内のほとんどの過剰キャリアは、ストレイジ期間に排出される。従って、ストレイジ期間の経過後（時点ｔCから時点ｔE）には、ｎ型ベース層２１のほとんどの過剰キャリアはすでに排出されてしまっている。よって、ドレイン電圧VDの立ち上がりが早い。それにより、本実施の形態によるIGBT３０においては、テール電流が比較的小さい（図２参照）。
【００４９】
また、ドレイン層３１の注入効率を0.27以下にしたのは、低電界における正孔の移動度μhと電子の移動度μeとを考慮したものである。即ち、μh：μe＝0.27：0.73であるので、アノードからｎ型ベース層２１に過剰な正孔電流が注入されることなく、ｎ型ベース層２１内の過剰キャリアを消滅させることができる。よって、図３および図４に示す過剰キャリア分布の傾きは維持されつつ、ｎ型ベース層２１内の過剰キャリアが減少する。それによって、ストレイジ期間に可能な限り多くの過剰キャリアがｎ型ベース層２１から排出される。
【００５０】
次に、ストレイジ期間が終わりｎ型ベース層２１内の過剰キャリアがほぼなくなると、ドレイン電圧VDが上昇し始める。即ち、ｐ型ベース層１４とｎ型ベース層２１との間に空乏層が形成され始める（時点ｔC）。
【００５１】
図５は、時点ｔCにおけるIGBT３０のキャリア分布を示す。過剰電子および過剰正孔が、それぞれの移動度μhおよびμeに応じた割合で残存する。
【００５２】
次に、ｐ型ベース層１４とｎ型ベース層２１との間に空乏層が形成されると、ドレイン電圧VDが急激に上昇する（時点ｔD）。
【００５３】
図６は、時点ｔDにおけるIGBT３０のキャリア分布を示す。
【００５４】
従来のIGBTによれば、ｎ型ベース層２１内に蓄積された過剰キャリアは、ｐ型ベース層１４とｎ型ベース層２１との間に空乏層が形成されつつなくなる。従って、この空乏層に印加される電界によって、ドレイン電圧VDが上昇する。よって、ｎ型ベース層２１内の過剰キャリアは、ドレイン電圧VDが上昇している間に減少する。即ち、上述の通り、従来のIGBTは、ストレイジ期間の経過後、ｎ型ベース層２１内の過剰キャリアがｎ型ベース層２１から排出される。
【００５５】
一方、本実施の形態によれば、図６に示すように、ストレイジ期間内にｎ型ベース層２１内の過剰キャリアのほとんどがすでにｎ型ベース層２１から排出されている。よって、ｐ型ベース層１４とｎ型ベース層２１との間の空乏層が急速に広がる。それに伴い、ドレイン電圧ＶＤが従来よりも早く立ち上がる。
【００５６】
図２において、本実施の形態によるIGBT３０のドレイン電圧ＶＤの傾きは、従来のIGBTに比べて大きい。図２の斜線領域は、本実施の形態によるIGBT３０のターンオフ時の電力損失、即ち、スイッチングロスを示す。
【００５７】
IGBT３０のドレイン電圧ＶＤの傾きが比較的大きく、テール電流が小さいので、IGBT３０のスイッチングロスは従来のIGBTよりも小さい。
【００５８】
また、本実施の形態によれば、アノードからの正孔電流の注入比率を制御するために、ｐ型ドレイン層３１とｎ型バッファ層３３との間の不純物濃度比が調節される。従って、ｎ型ベース層２１の不純物濃度や厚みを変更しない。よって、オン電圧またはオン抵抗が低く維持されることができる。
【００５９】
尚、本実施の形態において、時点ｔEがフォールタイムの終点である。従来のIGBTのフォールタイムの終点はｔFである。よって、本実施の形態によるIGBT３０は、スイッチングロスがより小さく、ターンオフ時間がより短いことが理解できる。よって、IGBT３０は、スイッチング速度がより速い。
【００６０】
さらに、時点ｔDの後、空乏層がｎ型ベース層２１内に完全に拡がると、ドレイン電流IDが低下する。空乏層が拡がる際に、ｎ型ベース層２１に過剰キャリアが次第になくなっていく。しかし、ｎ型ベース層２１の空乏層内における、蓄積電子の濃度が蓄積正孔の濃度より大きくなる。よって、空乏層内、即ち、高電界中の全電荷量がもとのドナー濃度よりも低くなる。従って、ドレイン電圧VDはIGBT３０の静耐圧よりも高くなる。静耐圧とは、ドレイン電流IDがほぼゼロのときの素子の耐圧である。空乏層がｎ型ベース層２１の全体に拡がり、ドレイン電流IDが減少すると、ｎ型ベース内の電荷密度がドナー濃度に戻る。従って、IGBT３０の耐圧が静耐圧に戻る。
【００６１】
即ち、IGBT３０のターンオフ後のIGBT３０のスパイク電圧VDS（図２参照）は、ドレイン電圧VDの立ち上がり当初において高く、次第に低下する。
【００６２】
さらにその後、L負荷に並列に接続されているクランプダイオード等が導通することによって、ドレイン電圧VDは電圧VDOに維持される。
【００６３】
図７は、本実施の形態によるIGBTとして、耐圧600V系のIGBT３０のV-I特性のグラフである。図７におけるグラフは、IGBT３０のアノードとカソードとの間に印加される電圧を横軸にし、IGBT３０のアノードとカソードとの間に流れる電流の電流密度を縦軸としている。従来の耐圧600V系のIGBTの耐圧は、電流密度を上昇させるに従い、耐圧が低下する（図示せず）。
【００６４】
しかし、本実施の形態によるIGBT３０は、電流密度を上昇させるに従い、耐圧が一旦上昇する。電流密度をさらに上昇させると、その耐圧は低下する。
【００６５】
IGBT３０がこのような特性を有する理由について説明する。
【００６６】
IGBT３０は、アノードからの正孔電流の注入効率が0.27以下になるように形成されている。低電界中において、正孔の移動度μhと電子の移動度μeとの比はμh：μe＝０．２７：０．７３である。一方、高電界中において、正孔の飽和速度ｖｈと電子の飽和速度veの比はｖｈ：ｖｅ＝9：10である。IGBT３０は、アノードからの正孔電流の注入効率が0.27以下であるので、ｐ型ベース層１４の近傍におけるｎ型ベース層２１内の電子電流が過剰になる。
【００６７】
ｎ型ベース内の電荷量をｚとすると、
ｚ＝ND−Jn／(q＊Vn)＋Jp／(q＊Vp)              （式１）
が成立する。ここで、NDはｎ型ベース層２１内のドナー濃度である。Jnは電子電流密度であり、Jpは正孔電流密度である。また、Vnは電子の高電界での飽和速度であり、Vpは正孔の高電界での飽和速度である。ｑは素電荷である。
【００６８】
高電界中においては、Vn：Vp＝9：10である。また、JnおよびJpはアノードからの正孔電流の注入効率に依存する。従って、Jp／（Jn ＋ Jp）= Y ≦0.27である。Yは注入効率をあらわす。
【００６９】
従って、Vn：Vp＝9：10、Jp／Jn≦0.27および式１の関係により、電荷量ｚは、電流密度が大きくなるに従い、ドナー濃度NDから低下する。
【００７０】
これにより、ｐ型ベース層１４近傍のｎ型ベース層２１の不純物濃度は、見かけ上、低下する。それにより、ｐ型ベース層１４とｎ型ベース層２１との間の耐圧が上昇する。
【００７１】
一方で、さらにIGBT３０に流れる電流の電流密度を上昇させたときには、電荷量ｚが負になる場合が生ずる。それによって、ｐ型ベース層１４近傍のｎ型ベース層２１は、見かけ上、ｐ型になる。従って、ｐ型ベース層１４とｎ型ベース層２１との導電型が、見かけ上、同じになってしまう。従って、ｐ型ベース層１４とｎ型ベース層２１との間の耐圧が低下する。
【００７２】
即ち、電流密度を上昇させたとき、ｐ型ベース層１４とｎ型ベース層２１との間の耐圧は、電荷量ｚがゼロになるまで上昇し、電荷量ｚが負になると低下する。
【００７３】
この特性は、アノードからの正孔電流の注入効率が9／19未満であることを条件に得ることができる。高電界中において正孔と電子の飽和速度の比率はVn：Vp＝9：10である。従って、アノードからの正孔電流の注入効率が9／19未満であれば、式1の電荷量ｚは、電荷密度の上昇により低下するからである。
【００７４】
この特性により、IGBT３０は、ｎ型ベース層１３の薄さおよび不純物濃度を維持しながらも、静耐圧である600Vを超える耐圧を得ることができる。
【００７５】
また、アノードからの正孔電流の注入効率が9／19未満であるという条件は、ＶＳＵＳがIGBT３０の静耐圧よりも大きいことに等しい。ここで、ＶＳＵＳとは、１μＨから１ｍＨの間の適切なインダクタンス負荷をつないで保護回路をつけずに定格電流をターンオフしたときに過渡的に素子に印加される電圧である。このインダクタンス負荷は１μＨから１ｍＨのＬ負荷と環流ダイオードを逆並列に入れたＬ負荷と抵抗等をさらに直列に接続したものでも良い。
【００７６】
図８は、本発明に従った絶縁ゲート型半導体装置の第２の実施の形態であるノンパンチスルー型のIGBT４０の断面図である。IGBT４０は、ｎ型バッファ層が無い点で第1の実施の形態と相違する。
【００７７】
従って、IGBT４０においては、ｎ−型ベース層４５の不純物濃度とｐ＋型ドレイン層の不純物濃度との比率を制御することによって、第1の実施の形態と同様の降下を得ることができる。
【００７８】
より詳細には、ｐ＋型ドレイン層の不純物総量を5x1013cm-3以下にする。それによって、IGBT４０は、オン抵抗を低く維持したまま、ターンオフ時のスイッチングロスを低減させることができる。
【００７９】
また、ドレイン層の注入効率を９／１９以下にすることでIGBT４０は、電流密度の上昇によって、ｎ型ベース層４５の薄さおよび不純物濃度を維持しながらも静耐圧以上の耐圧を得ることができる。
【００８０】
図９は、本発明に従った絶縁ゲート型半導体装置の第３の実施の形態であるパンチスルー型のIGBT５０の断面図である。IGBT５０は、互いに不純物濃度の相違する複数のｎ型バッファ層５１および５３を有する点で第1の実施の形態と異なる。
【００８１】
従って、IGBT５０においては、ｎ＋型バッファ層５１の不純物濃度とｐ＋型ドレイン層５２の不純物濃度との比率を制御することによって、第1の実施の形態と同様の効果を得ることができる。
【００８２】
より詳細には、ｐ型ドレイン層の不純物総量5x1013cm-3以下にする。それによって、IGBT５０は、オン抵抗を低く維持したまま、ターンオフ時のスイッチングロスを低減させることができる。
【００８３】
また、IGBT５０は、電流密度の上昇によって、ｎ型ベース層５４の薄さおよび不純物濃度を維持しながらも静耐圧以上の耐圧を得ることができる。
【００８４】
互いに不純物濃度の相違する複数のｎ型バッファ層５１および５３を有することによって、IGBT５０は次の効果を有する。
【００８５】
まず、IGBT５０がターンオフする時に、ベース層１４から伸びる空乏層が急激に止まることはない。よって、ターンオフ時にドレイン電流密度が緩やかに減少する。それによって、スパイク電圧が緩和され、ドレイン電流やドレイン電圧に振動が発生することを防止できる。
【００８６】
一方、ｎバッファ層５１が形成されていない場合には、高電圧の逆バイアス印加時に耐圧を維持できない。このため、通常はｎバッファ層５３の厚みを厚くして耐圧を確保する方法が講じられる。しかし、この方法によると、基板の総厚が厚くなり、オン電圧の上昇を招いてしまう。
【００８７】
そこで、互いに不純物濃度の相違する複数のｎ型バッファ層５１および５３が形成されていることによって、逆バイアス印加時の耐圧も充分に確保することができる。
【００８８】
ｎバッファ層５３は印加電圧に応じて徐々に空乏化するような濃度に設定することが好ましい。つまり、素子の耐圧を維持する程度にｎバッファ層５３中まで空乏化し、なお且つターンオフ時に振動が発生しないように、高濃度のｎ＋型バッファ層５１までは空乏層が達しない程度に設定することが好ましい。
【００８９】
尚、本発明による第1から第３の実施の形態によるIGBTは、特願2001−054945に記載されている製造方法等により製造することができる。
【００９０】
また、ｐ型およびｎ型の導電型をそれぞれ入れ替えても本発明の効果は失われない。
【００９１】
【発明の効果】
本発明による絶縁ゲート型半導体装置によれば、低いオン抵抗を維持しつつも、ターンオフ時におけるスイッチングロスを小さくすることができる。
【００９２】
また、本発明による絶縁ゲート型半導体装置によれば、ｎ−型のベース層の薄さを維持しながらも、さらに耐圧を高くすることができる。
【図面の簡単な説明】
【図１】本発明に従った絶縁ゲート型半導体装置の第1の実施の形態であるパンチスルー型のIGBT３０の断面図。
【図２】  L負荷のIGBT３０のターンオフ時における電流電圧特性の時間変化のグラフを示す図。
【図３】時点ｔAにおけるIGBT３０のキャリア分布のグラフを示す図。
【図４】時点ｔＢにおけるIGBT３０のキャリア分布のグラフを示す図。
【図５】時点ｔCにおけるIGBT３０のキャリア分布のグラフを示す図。
【図６】時点ｔDにおけるIGBT３０のキャリア分布のグラフを示す図。
【図７】耐600V系のIGBT３０のV-I特性のグラフを示す図。
【図８】本発明に従った絶縁ゲート型半導体装置の第２の実施の形態であるノンパンチスルー型のIGBT４０の断面図。
【図９】本発明に従った絶縁ゲート型半導体装置の第３の実施の形態であるパンチスルー型のIGBT５０の断面図。
【図１０】従来の絶縁ゲート型半導体装置の断面図。
【図１１】従来のIGBTのターンオフ時における電流電圧特性のグラフを示す図。
【符号の説明】
１０、２０、３０、４０、５０  IGBT
１４  ｐ型ベース層
１５  ソース層
１６  ゲート電極
１７  絶縁層
２１、４５、５４  ｎ型ベース層
３１、４６  ｐ型ドレイン層
３３、５１、５３  ｎ型バッファ層
４１  ソース電極（カソード）
４２、４６、５２  ドレイン電極（アノード）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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