(57)【特許請求の範囲】
【請求項１】
複数の第１の論理回路からなる第１回路と、
前記第１の論理回路と同一論理機能を有するとともに、複数の前記第１の論理回路の少なくとも一つにその入出力が互いに接続された第２の論理回路と、前記第２の論理回路からなる第２回路と、前記第２の論理回路への電源の供給又は遮断を行う制御トランジスタと、前記制御トランジスタへ制御信号を送る制御回路とを有し、
前記制御回路からの制御信号により、前記制御トランジスタの電源の供給又は遮断動作を切り替えることを特徴とする半導体集積回路。
【請求項２】
前記第１の論理回路は同一または少なくとも一つが異なる論理機能を有する論理回路から構成されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第２の論理回路の電源は、一端が前記制御トランジスタを介して電位の高い電源線に接続され、他端が別の前記制御トランジスタを介して電位の低い電源線に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
複数の前記第１の論理回路からなる論理回路網において、前記論理回路網の入出力間を伝わる信号の伝播時間が、所定のディレイ値を満たさない信号経路が存在する場合、前記信号経路中にあって前記所定のディレイ値を満たさない第１の論理回路に、前記第２の論理回路を接続することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記複数の第１の論理回路の少なくとも二つに、それぞれの入出力が互いに結線された前記第２の論理回路が接続され、該第２の論理回路のいずれかの少なくとも一つには、さらに前記第１もしくは第２の論理回路が並列に接続されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
同一動作状態で動作する複数の第２の論理回路が存在する場合、それぞれの前記第２の論理回路の電源に接続された一つの前記制御トランジスタを共通に用いることを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に携帯電話といった電池で動作する携帯機器のマイクロプロセッサなどにおいて、高速動作でしかも低消費電力動作を要求される半導体集積回路に関する。
【０００２】
【従来の技術】
携帯電話などの携帯用通信機器の回路においては、高速動作でしかも低消費電力が要求されている。従来、このような低消費電力を要求される半導体集積回路においては、電源電圧(Vdd)を下げるかあるいは、半導体集積回路に内蔵される素子を微細化するなどの手法により低消費電力化を図っている。
【０００３】
特に、マイクロプロセッサのような周波数信号に同期されるものにおいては、その動作周波数を必要に応じて切り替えることによって低消費電力化する技術があり、例えば、特開平３−０６８００７号公報に記載されている。また、特開平５−１０８１９３号公報には、外部から供給される電源電圧(Vdd)と周波数とを内臓レジスタの設定値によって変更し、低消費電力化を図るようにしたマイクロプロセッサについて記載されている。さらに、特開平７−２８７６９９号公報には、外部から供給される動作周波数の変更後に電源電圧(Vdd)を変更することで、低消費電力化を図るようなデータ処理装置が記載されている。
【０００４】
一方、特開２００１−１８５６８９号公報には、動作周波数を低周波数に切り替えた際、基板バイアスを印加することでサブスレッシュホルドリーク電流の削減を図る方法について記載されている。
【０００５】
【発明が解決しようとする課題】
上記の従来方法（特開平３−０６８００７号公報、特開平５−１０８１９３号公報、特開平７−２８７６９９号公報など）では、消費電力の削減は可能であるが、LSIの最低動作電圧における動作周波数が必要とする最低動作周波数になるとは限らない。このため電源電圧(Vdd)と周波数を制御して、電源電圧(Vdd)をLSIが動作する最低電圧まで下げた後に、動作周波数を下げることにより消費電力の削減を行うことが出来る。この場合、LSIを構成する論理回路の駆動力が要求する動作周波数に対して余裕があるために、必要以上のサブスレッショルドリーク電流が流れる状態となる。
【０００６】
上記の従来方法では、このような余剰となる駆動力のサブスレッショルドリーク電流の削減という点までは十分に考慮されていなかったので、低消費電力化に問題があった。
【０００７】
なお、特開２００１−１８５６８９号公報では、電源電圧(Vdd)の制御により、周波数を下げた場合のリーク電流の削減を実現する方法が記載されている。しかし、一般に電源電圧(Vdd)を下げると、高しきい値のトランジスタで構成された論理回路は同じ機能を持つ低しきい値のトランジスタで構成された論理回路に比べ論理回路１段あたりにおける遅延時間の増加比率が大きくなる。そのため高しきい値トランジスタと低しきい値トランジスタの両方の基盤バイアス制御を行うことは、低周波数動作において低しきい値トランジスタに余剰駆動力が生じてしまうため、本方法は動作速度が低い場合の低しきい値トランジスタのサブスレッショルドリーク電流の削減までは考慮されているとは言えない。
【０００８】
本発明の目的は、半導体集積回路の低周波数動作時におけるサブスレッショルドリーク電流の削減機能を持った半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
（１）本発明は、第１の論理回路とその入出力が互いに接続された第２の論理回路とからなり、高い動作周波数においては前記第２の論理回路を動作させ、
低い動作周波数においては前記第１の論理回路を動作させることを特徴とする半導体集積回路を提供する。
【００１０】
ここで、低い動作周波数は、数ＫＨｚ以上の周波数と高い動作周波数との範囲内の周波数である。
【００１１】
また、前記第１の論理回路は、高いしきい値のトランジスタからなり、一方、前記第２の論理回路は、低いしきい値のトランジスタからなる。
【００１２】
この構成により、低い動作周波数においては、高いしきい値のトランジスタが動作し、低いしきい値のトランジスタは動作しないために、余分なリーク電流の発生が抑制でき、一方、高い動作周波数においては、少なくとも低いしきい値のトランジスタが動作するので、高速化を図ることができる。
【００１３】
（２）前記第１の論理回路で構成される論理回路網の中にある種々の信号経路の中で、信号が伝播する時間が所定のディレイ値より遅い経路が存在する場合、その遅い信号経路中にある前記第１の論理回路に、前記第２の論理回路を接続することを特徴とする。
【００１４】
この構成により、ディレイ値が所定の値を満たさない論理回路のみに前記第２の論理回路を適用することで、低消費電力を維持しつつ、回路の高速化を図ることができる。
【００１５】
（３）さらに、本発明により、低しきい値トランジスタからなる論理回路および高しきい値トランジスタからなる論理回路で構成された被制御回路と、前記低しきい値トランジスタの基板にバイアス電圧を印加する基板バイアス制御回路と、前記基板バイアス制御回路を介して、前記被制御回路に接続された周波数・電圧制御回路とを有し、前記基板バイアス制御回路は、前記周波数・電圧制御回路からの信号に応じて、前記低しきい値トランジスタの基板に印加するバイアス電圧を調整することを特徴とする半導体集積回路を提供する。
【００１６】
【発明の実施の形態】
以下に、図を用いて本発明の実施例を説明する。併せて、トランジスタで構成された回路において電源電圧(Vdd)および動作周波数制御を行った場合におけるサブスレッショルドリーク電流の削減方法について説明する。
【００１７】
【実施例】
<実施例１>
図１は、切り替えセル1(SCE1)および切り替えセル２(SCE2)を制御する実施例を示すブロック図である。切り替えセル1(SCE1)の論理回路１０６乃至１０８の各セルには、制御トランジスタ１０９乃至１１４が接続されている。さらに詳しく回路構成を述べると以下のようである。論理回路１０６には制御トランジスタ１０９と１１０を用い、論理回路１０８には制御トランジスタ１１３と１１４を用いる。電位の高い擬似電源線Vddi11とVddi12は、電位の高い電源線Vddに接続され、電位の低い擬似電源線Vssi11とVssi12は、電位の低い電源線Vssに接続され、制御回路(CLT)１１５から供給される制御信号を信号線Vsp1と信号線Vsn1を通して制御トランジスタを制御することで電源の供給および遮断を行う。
【００１８】
また、論理回路１０７は制御トランジスタ１１１と１１２を用いて、電位の高い擬似電源線Vdd21は電位の高い電源線Vddと接続され、電位の低い擬似電源線Vssi21は電位の低い電源線Vssに接続され、制御回路(CLT)１１５から供給される制御信号を信号線Vsp2と信号線Vsn2を通し制御トランジスタを制御することで電源の供給および遮断を行う。また、切り替えセル内の論理回路を構成するトランジスタは、高しきい値トランジスタおよび低しきい値トランジスタといった多種しきい値のトランジスタを用いることに制限はない。また、切り替えセルの擬似電源線と電源線とを接続する制御トランジスタ１０９乃至１１４は、高しきい値トランジスタでも低しきい値トランジスタでも構わない。さらに、制御トランジスタは、電位の高い電源線に接続された制御トランジスタ１０９、１１１、１１３、あるいは電位の低い電源線に接続された制御トランジスタ１１０、１１２、１１４のどちらか一方でも構わない。
【００１９】
図２は、切り替えセル1(SCE1)および切り替えセル２(SCE2)を制御する実施例を示すブロック図であり、制御トランジスタを共通化することを特徴としている。切り替えセル1(SCE1)の論理回路２０６と切り替えセル２(SCE2)の論理回路２０８の電源の供給および遮断は、制御トランジスタ２０９および２１０を介して、行われる。制御トランジスタ２０９は電位の高い擬似電源線Vddi1と電位の高い電源線Vddに接続され、制御トランジスタ２１０は低い擬似電源線Vssi1と電位の低い電源線Vssに接続されている。制御トランジスタ２０９、２１０は、制御回路(CTL)２１３から信号線Vsp1および信号線Vsn1を通して供給される制御信号により制御される。
【００２０】
また、切り替えセル1(SCE1)の論理回路２０７は、電位の高い擬似電源線Vddi2と電位の高い電源線Vddを接続する制御トランジスタ２１１と、電位の低い擬似電源線Vssi2と電位の低い電源線Vssを接続する制御トランジスタ２１２を、信号線Vsp2およびVsn2を通して制御回路(CTL)２１３から供給される制御信号を制御トランジスタを介して制御することで、電源の供給および遮断を行っている。また、切り替えセル内の論理回路を構成するトランジスタは、高しきい値トランジスタおよび低しきい値トランジスタといった多種しきい値のトランジスタを混載することに制限はない。また、切り替えセルを電源線と接続する制御トランジスタ２０９乃至２１２は、高しきい値トランジスタでも低しきい値トランジスタでも構わない。さらに、制御トランジスタは電位の高い電源線に接続された制御トランジスタ２０９、２１１、あるいは電位の低い電源線に接続された制御トランジスタ２１０、２１２のどちらか一方でも構わない。
【００２１】
<実施例２>
図３は第２の実施例を示すブロック図である。本実施例は周波数比較器３０１および３０２と、制御トランジスタを制御する制御回路(CTL)３０３および３０４と、制御トランジスタであるトランジスタ３０５乃至３０８と、論理回路３０９乃至３１６を有する被制御回路で構成される。ここで、制御回路(CTL)３０３は制御トランジスタ３０５および３０６に制御信号Vsp1およびVsn1を、制御回路(CTL)３０４は制御トランジスタ３０７および３０８に制御信号Vsp2およびVsn2を入力する。CIR外部から周波数信号が入力され、その周波数信号が周波数比較回路(fcomp)３０１および３０２に入力される。周波数比較回路(fcomp)３０３および３０４では、周波数信号と基準周波数Cref1、Cref2とを比較して周波数信号が基準周波数より高いか低いかを検出し、制御回路(CTL)３０３および３０４に信号を入力する。また、制御回路中の論理回路３１４および３１５は電位の高い擬似電源線Vddi1および電位の低い擬似電源線Vssi1に接続され、制御トランジスタ３０５および３０６を介して、電位の高い電源線Vddpおよび電位の低い電源線Vsspに接続されている。同様に、被制御回路中の論理回路３１６は電位の高い擬似電源線Vddi2および電位の低いVssi2に接続され、制御トランジスタ３０７および３０８を介して、電位の高い電源線Vddpおよび電位の低い電源線Vsspに接続されている。
【００２２】
周波数信号の周波数を変化させた際における図３の回路動作の一例としては、周波数信号の周波数がCref1より低い場合制御トランジスタ３０５および３０６はオフ状態となり、論理回路３１４および３１５は電源線から切り離される。上記とは反対に、周波数信号の周波数がCref1より高い場合トランジスタ３０５および３０６はオン状態となり、論理回路３１４および３１５は電源線と接続される。また、周波数信号の周波数がCref2より低い場合トランジスタ３０７および３０８はオフ状態となり、論理回路３１６は電源線から切り離される。上記とは反対に、周波数信号の周波数がCref2より高い場合トランジスタ３０７および３０８はオン状態となり、論理回路３１６は電源線と接続される。待機状態以外では、周波数信号と周波数がどのような値をとっても論理回路３０９乃至３１３は常に電源と接続されて動作している。周波数信号の周波数がCref1およびCref2より低い場合には論理回路３０９乃至３１３だけが動作しているために、論理回路を構成するトランジスタのサブスレッショルドリーク電流を削減することができる。また、本回路動作は一例であり、これ以外の動作を行っても構わない。
【００２３】
なお、ここでCIRの待機状態はトランジスタ３１７および３１８の両方またはどちらか一方を遮断することで実現でき、トランジスタの遮断は、それぞれのトランジスタの入力STPまたはSTNに送られる制御信号により行われる。
【００２４】
図４は、第２の実施例を実現する別の実施例を示すブロック図である。本実施例は電圧比較器４０１および４０２と、制御トランジスタを制御する制御回路(CTL)４０３および４０４と、制御トランジスタ４０５乃至４０７と論理回路４０９乃至４１６を有する被制御回路(CCIR)から構成される。ここで、制御回路(CTL)４０３は制御トランジスタ４０５および４０６に制御信号Vsp1およびVsn1をそれぞれ入力し、制御回路(CTL)４０４は制御トランジスタ４０７および４０８に制御信号Vsp2およびVsn2を入力する。CIR外部から電源電圧(Vdd)が与えられ、その電源電圧(Vdd)が電圧比較回路(vcomp)４０１および４０２に入力される。上記電圧比較回路(vcomp)４０３および４０４では、電源電圧(Vdd)と基準電圧Vref1、Vref2とを比較して、電源電圧(Vdd)が基準電圧より高いか低いかを検出する。また、被制御回路(CCIR)中の論理回路４１４および４１５は、電位の高い擬似電源線Vddi1および電位の低い擬似電源線Vssi1に接続され、制御トランジスタ４０５および４０６を介して、電位の高い電源線Vddpおよび電位の低い電源線Vsspに接続される。同様に、被制御回路(CCIR)中の論理回路４１６は電位の高い擬似電源線Vddi2および電位の低い擬似電源線Vssi2に接続され、制御トランジスタ４０７および４０８を介して電位の高い電源線Vddpおよび電位の低い電源線Vsspに接続されている。
【００２５】
電源電圧(Vdd)を変化させた際における図４の回路動作の一例としては、電源電圧(Vdd)がVref1より低い場合トランジスタ４０５および４０６はオフ状態となり、論理回路４１４および４１５は電源線から切り離される。反対に、電源電圧(Vdd)がVref2より高い場合トランジスタ４０５および４０６はオン状態となり、論理回路４１４および４１５は電源線と接続される。また、電源電圧(Vdd)がVref2より低い場合トランジスタ４０７および４０８はオフ状態となり、論理回路４１６は電源線から切り離される。反対に、電源電圧(Vdd)がVref2より高い場合トランジスタ４０７および４０８はオン状態となり、論理回路４１６は電源線と接続される。待機状態以外では、電源電圧(Vdd)がどのような値をとっても論理回路４０９乃至４１４は、常に電源線と接続されており動作している。電源電圧(Vdd)がVref1およびVref2より低い場合には論理回路４０９乃至４１３のみ動作させるために、論理回路を構成するトランジスタのサブスレッショルドリーク電流を削減することができる。また、本回路動作は一例であり、これ以外のどのような動作を行っても構わない。
【００２６】
図５は、第２の実施例を実現する別の実施例を示すブロック図である。本実施例は周波数発生回路(PLL)５０１と、セレクタ回路(SELCIR)５０２と、周波数逓倍回路(mcir)５０３乃至５０５と、制御トランジスタを制御する制御回路(CTL)５０６および５０７と、制御トランジスタ５０８乃至５１１と論理回路５１２乃至５１６を有する被制御回路(CCIR)から構成される。
【００２７】
ここで、制御回路(CTL)５０６は制御トランジスタ５０８および５０９にそれぞれ制御信号Vsp1およびVsn1を供給し、制御回路(CTL)５０７は制御トランジスタ５１０および５１１にそれぞれ制御信号Vsp2およびVsn2を供給する。CIR外部から入力される動作状態制御信号により、電源電圧(Vdd)と周波数が決められる。動作状態制御信号がセレクタ回路(SELCIR)５０２に入力されると、セレクタ回路(SELCIR)５０２により動作状態の判別を行い、周波数発生回路(PLL)５０１の周波数を逓倍回路(mcir)５０３乃至５０５の中からどれか一つを選択して、逓倍した後に被制御回路(CCIR)に入力する。論理回路の選択は、制御信号により制御トランジスタ５０８および５０９、制御トランジスタ５１０および５１１の制御を行う。制御信号がどのような値をとっても論理回路５１２乃至５１６は電源と接続されて動作している。ここで示す周波数逓倍回路(mcir)は、５０３の×１倍、５０４の×１/２倍、５０５の×１/ｎ倍の一例であり、逓倍の倍率および個数に制限はなく、必要とする逓倍率および個数を揃えれば良い。動作選択信号(SELSIG)の選択方法によって、論理回路５１２乃至５１５のみを動作させることで被制御回路(CCIR)内の論理回路を構成するトランジスタのサブスレッショルドリーク電流の削減をすることができる。
【００２８】
<実施例３>
図６は、上記図１および図２における切り替えセル1(SCE1)および切り替えセル２(SCE2)を実現するための実施例を示す回路図である。回路は２入力のNANDを例とした。本回路は高しきい値トランジスタ６０１乃至６０４で構成される基本論理回路と、低しきい値トランジスタ６０７乃至６１２で構成される切り替え回路(SCIR)と、切り替え回路(SCIR)を電位が高い擬似電源線Vddi1および電位が低い擬似電源線Vssi1と電位が高い電源線Vddおよび電位が低い電源線Vssとを接続する制御トランジスタである高しきい値トランジスタ６０９および６１０から構成される。基本論理回路と切り替え回路(SCIR)は入力a1同士、a2同士と出力zn同士で接続されている。６０９および６１０のトランジスタはそれぞれ制御信号SW1Pおよび反転制御信号SW1Nにより制御される。切り替え回路(SCIR)の擬似電源線Vddi1およびVssi1と電源線VddおよびVssとの接続はトランジスタ６０９および６１０で行う。
【００２９】
ここで、擬似電源線と電源線を接続するトランジスタ６０９および６１０は一般に高しきい値トランジスタを用いるが、低しきい値トランジスタを用いてもよい。この場合SW1Pの電位はVssより低く、SW1Nの電位はVddより高くすることでサブスッショルドリーク電流を削減する。また、トランジスタ６０９および６１０はどちらか一方でも構わない。
【００３０】
図７は、切り替え回路(SCIR)が少なくとも２つ以上ある場合であり、トランジスタ７０１乃至７０４で構成される基本回路(BCIR)と、トランジスタ７０５乃至７０８と、電位の高い電源線Vddと、電位の高い擬似電源線Vddi1を接続する高しきい値トランジスタ７０９と、電位の低い電源線Vssと、電位の低い擬似電源線Vssi1を接続する高しきい値トランジスタ７１０とで構成される切り替えセル1(SCE1)と、トランジスタ７１１乃至７１４と電位の高い電源線Vddと電位の高い擬似電源線Vddi2を接続する高しきい値トランジスタ７１５と電位の低い電源線Vssと電位の低い擬似電源線Vssi2を接続する高しきい値トランジスタ７１６から構成される。基本論理回路と切り替え回路(SCIR)は、入力a1同士、a2同士と出力zn同士で接続されている。切り替え回路(SCIR)は、トランジスタ７０９および７１９を用い切り替え回路１(SCIR１)への電源供給を行い、トランジスタ７１５および７１６を用いて切り替え回路２(SCIR2)への電源供給を行う。
【００３１】
ここで、電源線と擬似電源線を接続するトランジスタ７０９と７１０と７１５と７１６は一般に高しきい値トランジスタを用いるが、低しきい値トランジスタを用いてもよい。この場合SW1PおよびSW2Pへの信号はVssより低く、SW1NおよびSW2Nへの信号はVddより高くすることで、切り替え回路(SCIR)内の論理回路を構成するトランジスタのサブスッショルドリーク電流を削減する。また、トランジスタ７０９と７１０、７１５と７１６はどちらか一方でも構わない。
【００３２】
図８は、図６の回路が待機状態を実現する実施例である。回路は２入力のNANDを例とした。本回路は、トランジスタ８０１乃至８０４で構成される基本回路(BCIR)と、トランジスタ８０７乃至８１２で構成される切り替え回路(SCIR)と、切り替え回路(SCIR)を電位の高い擬似電源線Vddi1および電位の低い擬似電源線Vssi1と電位の高い擬似電源線Vddpおよび電位の低いVsspに接続され、高しきい値トランジスタからなる制御トランジスタ８１１および８１２と、基本回路(BCIR)と切り替え回路(SCIR)を擬似電源線VddpおよびVsspを介して電位の高い電源線Vddおよび電位の低い電源線Vssとに接続された高しきい値トランジスタからなる電源スイッチトランジスタ８０５および８０６とから構成される。基本論理回路と切り替え回路(SCIR)は入力a1同士、a2同士と出力zn同士が接続されている。８１１および８１２のトランジスタは、それぞれ制御信号SW1Pおよび反転制御信号SW1Nにより制御される。８０５および８０６のトランジスタは、それぞれ制御信号SW0Pおよび反転制御信号SW0Nによって制御される。待機状態における電源線との接続は基本回路(BCIR)、切り替え回路(SCIR)ともに共通の電源スイッチトランジスタ８０５および８０６で行う。なお、待機状態を実現するためのトランジスタは、８０５および８０６のうちどちらか一方でもよい。切り替え回路(SCIR)の擬似電源線との接続はトランジスタ８１１および８１２で行う。
【００３３】
ここで、切り替え回路(SCIR)の擬似電源線と基本回路(BCIR)の電源線を接続するトランジスタ８１１および８１２は、一般に高しきい値トランジスタを用いるが、低しきい値トランジスタを用いてもよい。この場合SW1Pへの信号はVssより低く、SW1Nの信号はVddより高くすることで切り替え回路(SCIR)内の論理回路を構成するトランジスタのサブスッショルドリーク電流を削減する。また、トランジスタ８１１と８１２はどちらか一方でも構わない。
【００３４】
図９は、図７の回路が待機状態を実現する実施例であり、切り替え回路(SCIR)を少なくとも２つ以上有し、トランジスタ９０１乃至９０４で構成される基本回路(BCIR)と、トランジスタ９０７乃至９１０および擬似電源線Vddpと擬似電源線Vddi1を接続する高しきい値トランジスタ９１１と、擬似電源線Vddpと擬似電源線Vssi1を接続する高しきい値トランジスタ９１２で構成される切り替え回路１(SCIR1)と、トランジスタ９１３乃至９１６および擬似電源線Vddpと擬似電源線Vddi2を接続する高しきい値トランジスタ９１７と、擬似電源線Vsspと擬似電源線Vssi2を接続する高しきい値トランジスタ９１８と、擬似電源線Vddpと電源線Vddを接続する電源スイッチとして用いる高しきい値トランジスタ９０５および擬似電源線Vsspと電源線Vssを接続する高しきい値トランジスタ９０６から構成される。切り替え回路(SCIR)はトランジスタ９１１および９１２を用い切り替え回路１(SCIR1)への電源供給を行い、トランジスタ９１７および９１８を用いて切り替え回路２(SCIR2)への電源供給を行う。なお、待機状態を実現するために電源スイッチ用トランジスタ９０５および９０６を用いる。なお待機状態を実現するためのトランジスタはトランジスタ９０８および９１４のどちらか一方でもよい。
【００３５】
ここで、擬似電源線Vddp、Vsspと擬似電源線Vddi1、Vddi2、Vssi1、Vssi2とを接続するトランジスタ９１１、９１２、９１７および９１８は一般に高しきい値トランジスタを用いるが、低しきい値トランジスタを用いてもよい。この場合制御信号SW1PおよびSW2PはVssより低く、反転制御信号SW1NおよびSW2NはVddより高くすることで切り替え回路(SCIR)内の論理回路を構成するトランジスタのサブスッショルドリーク電流を削減する。また、トランジスタ９１１と９１２のどちらか、または９１７と９１８のどちらか一方でも構わない。
【００３６】
図１０は、図６の回路が待機状態を実現する実施例である。回路は２入力のNANDを例とした。本回路は、トランジスタ１００１乃至１００４で構成される基本論理回路と、トランジスタ１００７乃至１０１０で構成される切り替え回路(SCIR)と、切り替え回路(SCIR)を電位の高い擬似電源線Vddi1と電位の低い擬似電源線Vssi1とを電位の高い電源線Vddと電位の低いVssとに接続する高しきい値トランジスタからなる制御トランジスタ１０１１、１０１２と、基本回路(BCIR)および切り替え回路(SCIR)を擬似電源線VddpおよびVsspと電源線VddおよびVssとを接続する電源スイッチ用トランジスタ１００５および１００６とから構成される。基本論理回路と切り替え回路(SCIR)は、入力a1同士、a2同士と出力zn同士が接続されている。１０１１および１０１２のトランジスタはそれぞれ制御信号SW1Pおよび反転制御信号SW１Nにより制御される。待機状態における基本回路(BCIR)と切り替え回路(SCIR)の電源線との接続はトランジスタ１００５、１００６、１０１１および１０１２で行う。
【００３７】
なお、基本論理回路のスタンバイ状態を実現するためのトランジスタは、１００５および１００６のうちどちらか一方でもよい。切り替え回路(SCIR)と電源線と擬似電源線を接続するトランジスタ１０１１および１０１２は、一般に高しきい値トランジスタを用いるが、低しきい値トランジスタを用いてもよい。この場合制御信号SW1Pの電位はVssより低く、反転制御信号SW1Nの電位はVddより高くすることで、切り替え回路(SCIR)を構成する論理回路のサブスレッショルドリーク電流を削減する。また、トランジスタ１０１１と１０１２はどちらか一方でも構わない。
【００３８】
図１１は、図７の回路が待機状態を実現する実施例であり、切り替え回路(SCIR)を少なくとも２つ以上有し、トランジスタ１１０１乃至１１０４で構成される基本回路(BCIR)と、トランジスタ１１０７乃至１１１０と電位の高い擬似電源線Vddi1と電位の高い電源線Vddを接続する高しきい値トランジスタ１１１１と、電位の低い擬似電源線Vss1と電位の低い電源線Vssを接続する高しきい値トランジスタ１１１２で構成される切り替え回路１(SCIR1)と、トランジスタ１１１３乃至１１１６と電位の高い擬似電源線Vddi2と電位の高い電源線Vddを接続する高しきい値トランジスタ１１１７と、電位の低い擬似電源線Vssi2と電位の低い電源線Vssを接続する高しきい値トランジスタ１１１８と、電位の高い擬似電源線Vddpと電位の高い電源線Vddを接続および切り離しをする電源スイッチ用の高しきい値トランジスタ１１０５と、電位の低い擬似電源線Vsspと電位の低い電源線Vssを接続および切り離しをする高しきい値トランジスタ１１０６とから構成される。切り替え回路(SCIR)の切り替えは、トランジスタ１１１１および１１１２を用いて切り替え回路１(SCIR1)の接続を行い、トランジスタ１１１７および１１１８を用いて切り替え回路２(SCIR2)の接続を行う。なお、基本回路(BCIR)が待機状態を実現するためには、トランジスタ１１０５および１１０６を用いる。
【００３９】
なお、基本回路(BCIR)のスタンバイ状態を実現するためのトランジスタは、トランジスタ１１０８および１１１４のどちらか一方でもよい。
【００４０】
ここで、擬似電源線と電源線を接続するトランジスタ１１１１、１１１２、１１１７および１１１８は一般に高しきい値トランジスタを用いるが、低しきい値トランジスタを用いてもよい。この場合制御信号SW1PおよびSW2Pの電位はVssより低く、反転制御信号SW1NおよびSW2Nの電位はVddより高くすることで、切り替え回路(SCIR)内の論理回路を構成するトランジスタのサブスッショルドリーク電流を削減する。また、トランジスタ１１１１と１１１２のどちらか、あるいは１１１７と１１１８のどちらか一方でも構わない。
【００４１】
<実施例４>
次に、論理回路を基本回路(BCIR)と切り替え回路(SCIR)で構成される切り替えセルに置き換える方法について説明する。図１２は、半導体集積回路内における信号の伝播がディレイ要求を満たさない信号経路の一例で、論理回路１２０１乃至１２２５で構成された半導体集積回路であり、斜線で網掛けされた論理回路１２０１、１２０７、１２１４、１２２０および１２２５を通過する信号の伝播がディレイ要求を満たさないとする。
【００４２】
図１３は、図１２の論理回路１２０１、１２０７、１２１４、１２２０および１２２５をそれぞれ論理回路１３０１、１３０２、１３０３、１３０４および１３０５と対応させ、図１２の１２０７、１２２０の駆動負荷を図１３の１３０２、１３０４の出力負荷１(CL1)および出力負荷２(CL2)に対応させている。出力負荷１(CL1)および出力２(CL2)が付いていることによって、論理回路１３０１乃至１３０５までを通過する信号経路のディレイ値が要求するディレイ値を満たさないとする。
【００４３】
ここで、図１２の論理回路１２０７と１２２０を基本回路(BCIR)と切り替え回路(SCIR)に置き換えることで、目標周波数を実現すると共に、低周波数時におけるリーク電流の削減可能を実現する。図１３の切り替え回路(SCIR)における論理回路１３０２は、負荷１(CL1)を十分駆動できるような高しきい値および低しきい値の論理回路１３０６および１３０７を付加し、切り替えセル２(SCE2)における論理回路１３０４は負荷２(CL2)を十分駆動できるような高しきい値および低しきい値の論理回路１３０８を付加する。図１３の論理回路１３０６はトランジスタ１３０９と１３１０を通して、論理回路１３０８はトランジスタ１３１３と１３１４を通して、制御回路(CTL)１３９９から供給される制御信号を信号線Vsp1および信号線Vsn1により制御トランジスタを制御することで、電位の高い擬似電源線Vddi1は電位の高い電源線Vddと電位の低い擬似電源線Vssi1は電位の低い電源線Vssと接続される。
【００４４】
また、論理回路１３０７はトランジスタ１３１１と１３１２を通して、制御回路(CTL)１３９９から供給される制御信号を信号線Vsp2および信号線Vsn2により制御トランジスタの制御をすることで、電位の高い擬似電源線Vddi2は電位の高い電源線Vddと電位の低い擬似電源線Vssi2は電位の低い電源線Vssと接続される。切り替えセル1(SCE1)および切り替えセル２(SCE2)の論理回路の構成は一例であり、実施例の回路に限定されることはなく、切り替えセル内の論理回路の数および切り替え回路(SCIR)の数に制限はない。また、切り替えセル内の論理回路を構成するトランジスタは高しきい値トランジスタおよび低しきい値トランジスタ、複数のしきい値を混載することに制限はない。また、実施例２に示したように切り替えセル内の切り替え回路(SCIR)を電源線と接続するトランジスタは高しきい値トランジスタでも低しきい値トランジスタでも構わない。
<実施例５>
次にレイアウトについて説明する。図１４は、２入力NANDにおける回路図であり、図１５は、図１４の回路におけるレイアウトパターンの一例である。a1とa2は入力端子であり、znは出力端子である。FGはFG-M1コンタクト(FG-M1cont)を通じて入力端子に接続されているトランジスタのゲートであり、N-wellとP-wellはそれぞれPトランジスタとNトランジスタを作成するウェルであり、P+とN+は拡散層(diff)である。Vddp、VsspおよびznはM0配線層で拡散層-M0コンタクト(diff-MOcont)を通じてP+とN+の拡散層と接続されており、VddpとVsspは擬似電源線に接続される。図１５は、標準駆動力の２倍の駆動力を持つ回路レイアウトパターンである。
【００４５】
図１６は、２入力NANDにおける上記２倍の駆動力を１倍の駆動力を持つ高しきい値回路１と１倍の駆動力を持つ低しきい値回路を用いた回路図である。図１７は、この２入力NANDの回路レイアウトパターンの一例である。図１６および図１７はそれぞれ、図１４および図１５の２倍のサイズを持つ基本回路(BCIR)を、１倍のサイズを持つ回路１と回路２の２つに分割したものに対応しており、入力端子a1同士とa2同士、さらに出力端子zn同士をそれぞれ接続したもので、FGはFG-M1コンタクト(FG-M1cont)を通じて入力端子と接続されているトランジスタのゲート、N-wellとP-wellは回路１のウェル、N-well2とP-well2は回路２のウェル、P+とN+はN-wellとP-wellの拡散層、P+2とN+2はN-well2とP-well2の拡散層に対応する。Vddp、Vssp、Vddi、Vssiおよびznは、M0配線層で拡散層-M0コンタクト(diff-MOcont)を通じてP+、N+、P+2およびN+2の拡散層と接続されている。VddpとVsspは擬似電源線に接続され、VddiとVssiは別の擬似電源線２に接続される。
【００４６】
ここで、図１６および図１７の回路１を図１４および図１５の基本回路(BCIR)と見れば、回路２(CIR2)は切り替えセルと見ることができる。回路２(CIR2)のトランジスタにおける拡散層P+2とN+2のイオン注入濃度を変えて低しきい値とした際に、回路１(CIR1)に対して面積の増加なしに切り替えセルを実現できる。さらにより大きな駆動力が必要な場合、回路１(CIR1)を標準駆動力として回路２の駆動力を大きくすること、回路２(CIR2)を標準駆動力として回路１(CIR1)の駆動力を大きくすること、回路１(CIR1)と回路２(CIR2)の両方の駆動力を大きくすることおよび回路２(CIR2)のしきい値を標準的な低しきい値より下げることにより実現が可能である。
【００４７】
図１８は、本発明によるリーク電流削減の効果を示す。図中の実線が駆動力の切り替えを行わない場合であり、破線が駆動力の切り替えを行ってリーク電流を削減した場合を示すグラフである。この場合の駆動力切り替えセルは高しきい値と低しきい値の２種類の論理回路を用いた。最大周波数動作時における周波数と消費電力を１００と規格化し動作周波数と電源電圧(Vdd)制御を行った場合の消費電力を示している。周波数が１００と７５の場合駆動力切り替えを行うと、目標周波数は達成できないので駆動力切り替えは行っていない。周波数が５０と２５の場合に駆動力切り替えを行って消費電力の削減効果を示した。周波数が２５の場合周波数切り替えを行うと、低周波数動作時の消費電力を1/2に削減することが可能である。
【００４８】
<実施例６>
図１９は、本発明の他の実施例を示すブロック図である。本実施回路は、複数の高しきい値トランジスタ１９０６および１９０７と複数の低しきい値トランジスタ１９０４および１９０５で構成される被制御回路(CCIR)と、周波数・電圧制御回路(FVCTL)１９０１と、PMOS高しきい値用基板バイアス回路１９０２と、NMOS低しきい値用基板バイアス回路１９０３から構成される。図１９のブロックは外部から電源電圧(Vdd)と周波数が印加されると、周波数・電圧制御回路(FVCTL)１９０１により周波数と電源電圧(Vdd)に応じた信号をPMOS用基板バイアス回路１９０２とNMOS用基板バイアス回路１９０３に入力し、各基盤バイアス回路から周波数と電源電圧(Vdd)に応じた基板バイアスVbpおよびVbnを被制御回路(CCIR)の低しきい値トランジスタに印加する。
【００４９】
ここで、P低しきい値用基盤バイアス回路１９０２は被制御回路(CCIR)の低しきい値PMOSトランジスタの基盤バイアスVbpをNMOS低しきい値用基盤バイアス回路１９０３は被制御回路(CCIR)の低しきい値NMOSトランジスタ１９０４の基盤バイアスVbnをそれぞれコントロールする。被制御回路(CCIR)中の高しきい値のPMOSトランジスタ１９０５の基盤は電位の高い電源線Vddに、高しきい値のNMOSトランジスタ１９０６の基盤は電位の低い電源線Vssに接続する。
【００５０】
図１９の被制御回路(CCIR)において、低消費電力化のために周波数と電源電圧(Vdd)を下げると、被制御回路(CCIR)内における論理回路の遅延時間が低しきい値トランジスタで構成された論理回路に対して、高しきい値トランジスタで構成された論理回路の方が電源電圧(Vdd)の低下による遅延時間の依存を強く受け、遅延時間の増加率が大きくなる。そのため、低電圧における被制御回路(CCIR)の動作速度は、高しきい値トランジスタで構成されたパスに依存する。低電圧動作にした場合、低しきい値トランジスタで構成された論理回路のパスは駆動力に余裕が出るため、低しきい値トランジスタのしきい値を高くすることが可能になる。ここで、低しきい値トランジスタのしきい値を高くすることはサブスレッショルドリーク電流の削減になり、低周波数動作時における消費電力の削減につながる。これにより、本実施例は低消費電力化を実現する。
【００５１】
なお、本発明で用いることのできる論理回路、切り替え回路(SCIR)の論理機能は２NANDに限定されるものではなく、あらゆる論理機能をもつ論理回路に適用可能である。
【００５２】
【発明の効果】
本発明によれば、動作周波数に応じて切り替えセルにより駆動力を切り替えることで、低周波数動作時にサブスレッショルドリーク電流を削減することが可能となる。
【図面の簡単な説明】
【図１】本発明における切り替えセルの制御方法の一例を示すブロック図。
【図２】本発明における切り替えセルの制御方法の別の例を示すブロック図。
【図３】本発明の一実施例による半導体集積回路のブロック図。
【図４】本発明の一実施例による半導体集積回路のブロック図。
【図５】本発明の一実施例による半導体集積回路のブロック図。
【図６】本発明における切り替えセルの一例を示すトランジスタ構成図。
【図７】本発明における切り替えセルの一例を示すトランジスタ構成図。
【図８】本発明における切り替えセルの一例を示すトランジスタ構成図。
【図９】本発明における切り替えセルの一例を示すトランジスタ構成図。
【図１０】本発明における切り替えセルの一例を示すトランジスタ構成図。
【図１１】本発明における切り替えセルの一例を示すトランジスタ構成図。
【図１２】ディレイ要求を満たさない信号経路の一例を示すブロック図。
【図１３】ディレイ要求を満たさない信号経路に本発明の一例を適用したブロック図。
【図１４】２入力NANDの回路図。
【図１５】２入力NANDにおけるレイアウト図の一例。
【図１６】２入力NANDに本発明を適用した回路図。
【図１７】２入力NANDに本発明を適用したレイアウト図の一例。
【図１８】本発明の低周波動作時における効果を示す図。
【図１９】本発明の他の実施例を示す構成図。
【符号の説明】
115、213、303、304、403、404、506、507、1399・・・制御回路(CTL)、
301、302・・・周波数比較器(fcomp)、
401、402・・・電圧比較回路(vcomp)、
501・・・周波数発生回路(PLL)、
502・・ セレクタ回路(SELCIR)、
503、504、505・・・周波数逓倍回路(mcir)、
1901・・・周波数・電圧制御回路(FVCTL)、
1902・・・PMOS低しきい値用基板バイアス回路(PLVTHVBB)、
1903・・・NMOS低しきい値用基板バイアス回路(NLVTHVBB)、
101、201、309、409、512、1201、1301・・・論理回路、
109、209、305、405、508、601、701、801、901、
1001、1101、1309、1401、1601、1906・・・PMOSトランジスタ、
110、210、306、406、509、603、703、803、903、
1003、1103、1310、1403、1603、1907・・・NMOSトランジスタ、
1904・・・低しきい値PMOSトランジスタ、
1905・・・低しきい値NMOSトランジスタ。
【図１】
0003895994.tif 000002
【図２】
0003895994.tif 000003
【図３】
0003895994.tif 000004
【図４】
0003895994.tif 000005
【図５】
0003895994.tif 000006
【図６】
0003895994.tif 000007
【図７】
0003895994.tif 000008
【図８】
0003895994.tif 000009
【図９】
0003895994.tif 000010
【図１０】
0003895994.tif 000011
【図１１】
0003895994.tif 000012
【図１２】
0003895994.tif 000013
【図１３】
0003895994.tif 000014
【図１４】
0003895994.tif 000015
【図１５】
0003895994.tif 000016
【図１６】
0003895994.tif 000017
【図１７】
0003895994.tif 000018
【図１８】
0003895994.tif 000019
【図１９】
0003895994.tif 000020