(57)【特許請求の範囲】
【請求項１】
駆動部より発光素子へ供給する一定値の駆動電流または駆動電圧をオンオフさせるオンオフ信号を出力して前記発光素子の発光輝度を変化させる発光ディスプレイの駆動装置において、
画像信号より前記発光素子の輝度値をフレーム周期で読込む画素読込部と、
前記フレーム周期のｎ（１＜ｎである整数）分の１のサブフレーム周期で動作し、前記画素読込部で前記フレーム周期毎に読込まれた輝度値に対して前記サブフレーム周期毎に前記オンオフ信号を出力するΔΣ変調器とを備え、
前記ΔΣ変調器は、加算部と、前記加算部の出力を前記サブフレーム周期遅延させる第１遅延部と、前記加算部の出力が設定値以上であるか否かを判定し、設定値以上と判定したときは正の所定値を出力し、設定値以下と判定したときは負の所定値を出力する判定部と、前記判定部より出力される所定値を前記サブフレーム周期遅延させる第２遅延部と、を備え、前記加算部で前記読込部よりの出力および前記第１遅延部の出力を加算させるとともに前記第２遅延部の出力を減算させ、前記判定部より出力される所定値の正負のサインビットをΔΣ変調器出力として出力させ、該出力された正負のサインビットをオンまたはオフ信号として前記駆動部へ出力する、ようにしたことを特徴とする発光ディスプレイの駆動装置。
【請求項２】
前記ΔΣ変調器がＫ（１＜Ｋである整数）次のΔΣ変調器であることを特徴とする請求項１記載の発光ディスプレイの駆動装置。
【請求項３】
前記Ｋ次のΔΣ変調器は、前記加算部と前記判定部との間に従続接続されたＫ−１個の追加の加算部と、該追加の加算部の各々に対応して設けられ当該追加の加算部の出力を前記サブフレーム周期遅延させる追加の遅延部とをさらに備え、前記追加の加算部の各々で、当該追加の加算部の入力および前記追加の遅延部により前記サブフレーム周期遅延させた当該追加の加算部の出力を加算させるとともに前記第２遅延部の出力を減算させることを特徴とする請求項２記載の発光ディスプレイの駆動装置。
【請求項４】
前記第１遅延部および第２遅延部を、前記サブフレーム周期で繰返されるホールドパルスによって入力値をホールドするホールド部で構成するようにしたことを特徴とする請求項１〜３のいずれかに記載の発光ディスプレイの駆動装置。
【請求項５】
前記ΔΣ変調器がＭ（１＜Ｍである整数）個の前記発光素子に対する前記輝度値に対して共用され時分割にて動作されるものであることを特徴とする請求項１または２記載の発光ディスプレイの駆動装置。
【請求項６】
前記Ｍ個の前記発光素子が発光ディスプレイの行または列に対応するものであることを特徴とする請求項５記載の発光ディスプレイの駆動装置。
【請求項７】
駆動部より発光素子へ供給する一定値の駆動電流または駆動電圧をオンオフさせるオンオフ信号を出力して前記発光素子の発光輝度を変化させる発光ディスプレイの駆動装置において、
Ｍ（１＜Ｍである整数）個の輝度値を１／ｎＭフレーム周期（１＜ｎである整数）で順次読込む読込部と、
前記Ｍ個の輝度値に対して共用され時分割にて動作させるΔΣ変調器とを備え、
前記ΔΣ変調器は、加算部と、第１のＭ個のメモリを備えて１／ｎＭフレーム周期で前記第１のＭ個のメモリより記録値を読出し、読出した後で前記加算部よりの出力値を書込み、書込み終了すると次のメモリの記録値を順次読出す第１読出書込部と、前記加算部の出力が設定値以上であるか否かを判定し、設定値以上と判定したときは正の所定値を出力し、設定値以下と判定したときは負の所定値を出力する判定部と、第２のＭ個のメモリを備えて１／ｎＭフレーム周期で順次前記第２のＭ個のメモリより記録値を読出し、読出した後で前記判定出力部より出力される所定値を書込み、書込が終了すると次のメモリの記録値を順次読出す第２読出書込部と、を備え、
前記加算部で前記読込部よりの出力および前記第１読出書込部の出力を加算させ、前記第２読出書込部の出力を減算させ、前記判定部より出力される所定値の正負のサインビットをΔΣ変調器出力として出力させ、該出力された正負のサインビットをオンまたはオフ信号として前記駆動部へ出力するようにしたことを特徴とする発光ディスプレイの駆動装置。
【請求項８】
前記ΔΣ変調器がＫ（１＜Ｋである整数）次のΔΣ変調器であり、
前記Ｋ次のΔΣ変調器は、前記加算部と前記判定部との間に従続接続されたＫ−１個の追加の加算部と、該追加の加算部の各々に対応して設けられ、Ｍ個のメモリを備え該Ｍ個のメモリより１／ｎＭフレーム周期で記録値を読出し、読出した後で前記追加の加算部よりの出力値を書込み、書込み終了すると次のメモリの記録値を順次読出す追加の読出書込部とをさらに備え、
前記追加の加算部の各々で、当該追加の加算部の入力および前記追加の読出書込部読込部よりの出力を加算させるとともに前記第２読出書込部の出力を減算させることを特徴とする請求項７記載の発光ディスプレイの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は発光素子が有機ＥＬ、発光ダイオード等の発光素子でディスプレイが構成される発光ディスプレイの駆動装置に関する。
【０００２】
【従来の技術】
発光ディスプレイで画像を表示する場合は各発光素子は画像信号の各画素の輝度値に対応する輝度で発光させる必要がある。
各発光素子を輝度値に対応する輝度で発光させる方法としてはアナログ方式と時分割方式がある。
【０００３】
アナログ方式は発光素子を発光させるための駆動電流を輝度値に対応して変化させる方法であり、時分割方式は駆動電流は一定とし、輝度値に対応して駆動電流をオンオフさせ、オン時間を変化させている。
【０００４】
アナログ方式では駆動電流を輝度値に対応して変化させるために高精度のリニアリティが要求され、駆動部が大型になると共に温度等によって駆動電流値が変化する欠点がある。
一方時分割方式では一定の電流を出力すればよいので駆動部は小型になり温度特性も良い。
【０００５】
従来の時分割方式の駆動装置を図８を参照して説明する。
図８において、５０は画像信号の１フレーム分の画像信号を記録するフレームメモリ、５１はパターンメモリ、５２は読出部、５３は一定の駆動電流を出力する駆動部、５４は発光ディスプレイである。
【０００６】
以後説明を簡単にするため、１画素に対しての動作を説明する。
読出部５２はフレームメモリ５０に記録された画素データをフレーム周期で読出す。
画素データの輝度値はｋ個の２進数となっており、ｋ＝８の場合は輝度は２５６段階で表される。
【０００７】
パターンメモリ５１には読出部５０が読出した画素データに対して駆動部５３をオンするスケジュールデータが記録されている。
図９はｋ＝３の場合のパターンメモリ５１の具体例を示している。
パターンメモリ５１のアドレスをフレームメモリより読出した画素データに対応させ、スケジュールデータであるパターン情報を２k −１個のビット情報で表して記録されている。
【０００８】
すなわち、ｋ＝３の場合はアドレスは３ビットでまたパターン情報は７ビットとなっている。
またパターン情報は、例えば図９に示すように、アドレスが「０００」のときはパターン情報は「０００００００」が、アドレスが「００１」のときはパターン情報は「１００００００」と以下同様に予め記録されている。
【０００９】
読出部５２はフレームメモリより読出した画素データをアドレスとしパターンメモリ５１に記録されているパターン情報を読出し、駆動部５３に対してフレーム周期の（２k −１）分の１の周期で順次送出する。
【００１０】
駆動部５３では読出部５２より送出される信号が「１」の場合は発光ディスプレイ５４に対して一定電流を供給し、「０」の場合は電流の供給を停止する。
一般には画像データは８ビット以上、すなわち２8 −１＝２５５段階以上の輝度値で構成されており、この場合はパターンメモリのアドレスは２５６個を、またパターン情報を記録するメモリは２５５ビットのメモリを必要とする。
【００１１】
【発明が解決しようとする課題】
前述したように従来の時分割による発光ディスプレイの駆動装置においては、画像信号がｋ個の２進数で表されている場合は、駆動部５３のオンオフの制御はフレーム周期の（２k −１）分の１の周期でオンオフされ、高速動作が要求される。
【００１２】
本発明は、駆動部を例えば（２K −１）ｆF よりも低い駆動レートで駆動し、かつ動画像の再生帯域いわゆるナイキスト帯域であるｆF ／2 以下の周波数帯域において、２K 段階相当の階調数が等価的に得られるようにした発光ディスプレイの駆動装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
請求項１の発明においては、駆動部より発光素子へ供給する一定値の駆動電流または駆動電圧をオンオフさせるオンオフ信号を出力して前記発光素子の発光輝度を変化させる発光ディスプレイの駆動装置において、
画像信号より前記発光素子の輝度値をフレーム周期で読込む画素読込部と、
前記フレーム周期のｎ（１＜ｎである整数）分の１のサブフレーム周期で動作し、前記画素読込部で前記フレーム周期毎に読込まれた輝度値に対して前記サブフレーム周期毎に前記オンオフ信号を出力するΔΣ変調器とを備え、
前記ΔΣ変調器は、加算部と、前記加算部の出力を前記サブフレーム周期遅延させる第１遅延部と、前記加算部の出力が設定値以上であるか否かを判定し、設定値以上と判定したときは正の所定値を出力し、設定値以下と判定したときは負の所定値を出力する判定部と、前記判定部より出力される所定値を前記サブフレーム周期遅延させる第２遅延部と、を備え、前記加算部で前記読込部よりの出力および前記第１遅延部の出力を加算させるとともに前記第２遅延部の出力を減算させ、前記判定部より出力される所定値の正負のサインビットをΔΣ変調器出力として出力させ、該出力された正負のサインビットをオンまたはオフ信号として前記駆動部へ出力する。
【００１４】
請求項２の発明においては、前記ΔΣ変調器がＫ（１＜Ｋである整数）次のΔΣ変調器とする。
【００１５】
請求項３の発明においては、請求項２記載の発光ディスプレイの駆動装置において、前記Ｋ次のΔΣ変調器は、前記加算部と前記判定部との間に従続接続されたＫ−１個の追加の加算部と、該追加の加算部の各々に対応して設けられ当該追加の加算部の出力を前記サブフレーム周期遅延させる追加の遅延部とをさらに備え、前記追加の加算部の各々で、当該追加の加算部の入力および前記追加の遅延部により前記サブフレーム周期遅延させた当該追加の加算部の出力を加算させるとともに前記第２遅延部の出力を減算させる。
【００１６】
請求項４の発明においては、請求項１〜３のいずれかに記載の発光ディスプレイの駆動装置において、前記第１遅延部および第２遅延部を、前記サブフレーム周期で繰返されるホールドパルスによって入力値をホールドするホールド部で構成する。
【００１７】
請求項５の発明においては、請求項１または２記載の発光ディスプレイの駆動装置において、前記ΔΣ変調器がＭ（１＜Ｍである整数）個の前記発光素子に対する前記輝度値を時分割して動作させる。
請求項６の発明においては、請求項５記載の発光ディスプレイの駆動装置において、前記Ｍ個の前記発光素子が発光ディスプレイの行または列に対応させる。
【００１８】
請求項７の発明においては、駆動部より発光素子へ供給する一定値の駆動電流または駆動電圧をオンオフさせるオンオフ信号を出力して前記発光素子の発光輝度を変化させる発光ディスプレイの駆動装置において、
Ｍ個の輝度値を１／ｎＭフレーム周期で順次読込む読込部と、
前記Ｍ個の輝度値に対して共用され時分割にて動作させるΔΣ変調器とを備え、
前記ΔΣ変調器は、加算部と、第１のＭ個のメモリを備えて１／ｎＭフレーム周期で前記第１のＭ個のメモリより記録値を読出し、読出した後で前記加算部よりの出力値を書込み、書込み終了すると次のメモリの記録値を順次読出す第１読出書込部と、前記加算部の出力が設定値以上であるか否かを判定し、設定値以上と判定したときは正の所定値を出力し、設定値以下と判定したときは負の所定値を出力する判定部と、第２のＭ個のメモリを備えて１／ｎＭフレーム周期で順次前記第２のＭ個のメモリより記録値を読出し、読出した後で前記判定出力部より出力される所定値を書込み、書込が終了すると次のメモリの記録値を順次読出す第２読出書込部と、を備え、
前記加算部で前記読込部よりの出力および前記第１読出書込部の出力を加算させ、前記第２読出書込部の出力を減算させ、前記判定部より出力される所定値の正負のサインビットをΔΣ変調器出力として出力させ、該出力された正負のサインビットをオンまたはオフ信号として前記駆動部へ出力するようにした。
【００１９】
請求項８の発明においては、請求項７記載の発光ディスプレイの駆動装置において、
前記ΔΣ変調器がＫ（１＜Ｋである整数）次のΔΣ変調器であり、
前記Ｋ次のΔΣ変調器は、前記加算部と前記判定部との間に従続接続されたＫ−１個の追加の加算部と、該追加の加算部の各々に対応して設けられ、Ｍ個のメモリを備え該Ｍ個のメモリより１／ｎＭフレーム周期で記録値を読出し、読出した後で前記追加の加算部よりの出力値を書込み、書込み終了すると次のメモリの記録値を順次読出す追加の読出書込部とをさらに備え、
前記追加の加算部の各々で、当該追加の加算部の入力および前記追加の読出書込部読込部よりの出力を加算させるとともに前記第２読出書込部の出力を減算させる。
【００２０】
【発明の実施の形態】
従来の時分割による発光ディスプレイの駆動装置においては、画像信号の１画素当りの階調数がＫの２進数である場合、駆動部のオンオフ制御の周波数は、フレーム周波数をｆF として、（２K −１）ｆF となり、非常な高速動作が必要となる。
【００２１】
本発明は、駆動部を例えば（２K −１）ｆF よりも低い駆動レートで駆動し、かつ動画像の再生帯域いわゆるナイキスト帯域であるｆF ／２以下の周波数帯域において、２K 段階相当の階調数が等価的に得られるようにした発光ディスプレイの駆動装置を提供するものである。
【００２２】
本発明の実施の形態を図１を参照して説明する。図１は本発明の実施例の構成図である。
図１において、１はフレーム周期で画像データが記録されるフレームメモリ、２はフレームメモリ１より画素データを読込む画素読込部、３はデルタシグマ（ΔΣ）変調器、４は発光ディスプレイ５の画素を構成する発光素子に一定の駆動電流または電圧を供給する駆動部である。
【００２３】
画素読込部２はフレーム周期で繰返されるフレームパルスｆF に同期してフレームメモリ１より画素データを読込んでΔΣ変調器３に出力する。
駆動部４はΔΣ変調器３より出力される１，０信号に基づいて駆動電流または電圧をオンオフ制御して出力する。
【００２４】
図２は本発明の第１の実施例のΔΣ変調器の構成図である。
図２において、３１は加算部、３２および３４はフレーム周期のｎ分の１の時間ＴD （＝１／ｎ・ｆF （ｆF はフレームパルスの周波数））信号を遅延させる第１および第２遅延部、３３は加算部３１よりの出力値が設定値以上である場合は正の所定値を、また設定値以下の場合は負の所定値を出力する判定部である。
【００２５】
第１遅延部３２は加算部３１の出力を遅延させて加算部３１に入力信号と共に加算させる。
また判定部３３の出力は第２遅延部３４で遅延させて加算部３１で減算させる。
また駆動部４に出力する出力信号は判定部３３より出力される信号の正負を表すサインビット（正ならば「１」、負ならば「０」）を出力する。
【００２６】
つぎに図２で示す第１の実施例のΔΣ変調器の動作を説明する。
加算部３１への入力は画素読込部２より画素データが１フレーム周期の間入力され、次の１フレーム周期では次のフレームの同一位置の画素データが入力される。
【００２７】
加算部３１は入力された画素データに第１遅延部３２の出力値が加算され、また第２遅延部３４の出力値が減算されて判定部３３に出力され、判定部３３で判定が行われる。
【００２８】
加算部３１の出力は第１遅延部３２でＴD （＝１／ｎ・ｆF ）遅延されて加算部３１に返され、また判定部３３より出力される所定値は第２遅延部３４でＴD 時間遅延されて加算部３１に返される。
【００２９】
したがって、加算部３１の出力はＴD 時間毎に加算結果が変更になり、変更になった加算結果は判定部３３で判定され、判定結果のサインビットが出力値として駆動部４に出力され、駆動電流をオンオフさせる。
【００３０】
このように駆動電流をｎ分割されたサブフレーム毎にオンオフ制御するための制御信号を、各画素のフレーム毎の輝度データに対してサブフレーム毎にΔΣ変調した出力値によって決めるようにしているため、ｎを２k −１より少なくしてもｆF ／２のナイキスト帯域内において、必要なＳ／Ｎ比が確保される。よって、再生される画像の画質の劣化を防止することが可能になる。
【００３１】
１画素に注目した画像信号の帯域は、フレーム周波数ｆF の１／２で規定されるナイキスト帯域はＤＣ〜ｆF ／２である。その帯域内の信号成分が階調段階数２k を有するということは、その帯域内のノイズ成分の量が１／√２・２k 以下であるということである。
【００３２】
１フレーム期間を時分割し、分割した１期間毎にオンオフすることにより等価的に階調を表現しようとすると、一般的には時分割数ｎは２k −１以上でないといけない。この場合、原信号と再生信号との差分であるノイズ成分は図７の▲１▼のように振幅１／√２・２k で、帯域がＤＣ〜ｎ・ｆF ／２まで広がっている。
【００３３】
ここでサブフレーム分割数ｎを２k −１より少なくすると、図７の▲２▼のようにノイズレベルが上がってしまい、必要なＳ／Ｎ比が確保できなくなる。
ところがここでｎ＜２k −１のまま、ΔΣ変調器で信号処理をすると、ノイズのスペクトラムが図７の▲３▼のように高域の方にしわ寄せされる。ディスプレイにとって必要なＤＣ〜ｆF ／２の帯域のみに注目すると、ｎの値によっては、ノイズレベルを１／√２・２k 以下にすることも可能である。
【００３４】
この図７の▲３▼の関数の形をｚ変換の式で求めると、遅延回路はｚ-1の係数を掛け算すればよいので、図２において入力をＸ、出力をＹ、判定器で加わるノイズ分をＱとすると
Ｙ＝（Ｘ−ｚ-1Ｙ）｛１／（１−ｚ-1）｝＋Ｑ  より
Ｙ＝Ｘ＋Ｑ（１−ｚ-1）
となる。
【００３５】
ノイズ成分Ｑに（１−ｚ-1）が掛け算されるので、微分と同じことになり、ＤＣ成分が０で、高域に行くほど盛り上がる特性になる。
２次ΔΣ変調器では、結果は、
Ｙ＝Ｘ＋Ｑ（１−ｚ-1）2 
となって、２階微分特性となり、より急峻な高域へのしわ寄せ効果が生まれる。
【００３６】
また従来例では、図３（Ａ）に示されるように、輝度値がｋビットの場合はフレーム周期（１／ｆF ）を２k −１個に分割した単位のサブフレーム毎に駆動電流がオンオフされていたのに対して、第１の実施例においては、図３（Ｂ）で示されるように、フレーム周期をｎ個に分割した単位のサブフレーム毎に駆動電流がオンオフされる。
【００３７】
つぎに、図４を参照して、本発明の第２の実施例を説明する。
第１の実施例では第１遅延部３２および第２遅延部３４を用いて信号（データ値）を遅延させていたが、第２の実施例では、図４に示すように、ホールド部（Ｓ／Ｈ）３２′（３４′）を用いて第１の実施例の第１遅延部３２および第２遅延部３４に代えるものである。
【００３８】
ホールド部３２′はホールドパルスが入力される毎に入力値を保持して出力する。したがって、ホールドパルスの周波数をフレームパルスの周波数ｆF のｎ倍、すなわちｎ・ｆF なる周波数とすることによって第１遅延部３２および第２遅延部３４と同様にデータ値を遅延させて出力させることができる。
【００３９】
つぎに、図５を参照して、第３の実施例を説明する。
第１の実施例では、図２に示されるように、ΔΣ変調器３は１次のΔΣ変調器を使用していたが、第３の実施例では図５（Ａ）に示すような２次のΔΣ変調器、さらに図５（Ｂ）に示すような３次のΔΣ変調器を使用する。
【００４０】
２次のΔΣ変調器は、図５（Ａ）に示されるように、図２で説明した１次のΔΣ変調器の加算部３１と判定部３３の間に、第２加算部４１および第３遅延部４３を従続接続して構成される。
なお第２加算部４１は加算部３１と同様な動作を行い、また第３遅延部４２の遅延時間は第１遅延部３２および第２遅延部３４と同じとなっている。
【００４１】
また３次のΔΣ変調器は、図５（Ｂ）に示されるように、２次のΔΣ変調器の第２加算部４１と判定部３３との間に第３加算部４３および第４遅延部４４を従続接続させる。
ΔΣ変調器の次数を上げることにより、ノイズ成分の分布を高周波数領域側にシフトすることができるため低周波領域のＳ／Ｎ比を高くすることができる。
【００４２】
つぎに、図６を参照して、本発明の第４の実施例を説明する。
第１〜第３の実施例で説明したΔΣ変調器は各画素毎に設けていたが、第４の実施例ではＭ画素で共用し、時分割動作をさせるようにしたものである。
図６において、１１はフレームメモリ１より共用するＭ画素に対する輝度値をｎＭ・ｆF なる周波数の読込パルスに同期して順次読出して加算部３１に出力するＭ画素読込部である。
【００４３】
１２および１３は第１および第２読出書込部で、それぞれ共用するＭ画素に対応するＭ個のデータが記録されるメモリ１２ａおよび１３ａを備えている。
３３は判定部で、その出力は分離部１４に接続されている。
第１および第２読出書込部１２および１３はＭ画素読込部１１の読込パルスと同一なパルスであるｎＭ・ｆF なる周波数の読出書込パルスに同期に読出書込が行われる。
【００４４】
すなわち、第１および第２読出書込部１２および１３はＭ画素読込部１１で読込まれて加算部３１に入力されている画素に対応するデータをメモリ１２ａおよび１３ａより読出して加算部３１に出力して加算を行う。
読出書込パルスが入力されると第１読出書込部１２は加算部３１の出力値を今まで読出していたメモリに記録すると共にアドレスを変えてＭ画素読込部１１が読込んだ画素に対応するメモリに記録されているデータを読出して加算部３１に出力する。
【００４５】
また第２読出書込部１３も第１読出書込部１２と同様に判定部３３の出力値を記録し、次の画素に対応するデータをメモリ１３ａより読出して加算部３１に出力する。
分離部１４ではＭ画素読込部１１で読込んだ画素に対応する駆動部３・１〜３・Ｍに判定部３３の出力を接続し、駆動部３・１〜３・Ｍの駆動電流のオンオフを制御させる。
【００４６】
なお図６は１次のΔΣ変調を行わせてＭ個の画素を共用するようにしていたが、高次のΔΣ変調を行わせるようにしてもよい。
またＭ個の画素を発光ディスプレイ５の行を構成するＭ個の画素、または列を構成するＭ個の画素とすることにより、ΔΣ変調器の個数を低減できると共に動作速度をそれほど高速にせずに動作させることができる。
【００４７】
【発明の効果】
以上説明したように、フレーム周期のｎ（１＜ｎである整数）分の１のサブフレーム周期毎に、フレーム周期毎に読込まれた輝度値に対してサブフレーム周期毎にオンオフ信号を出力するΔΣ変調を行い、ΔΣ変調器の出力によって駆動部よりの駆動電流または駆動電圧をオンオフさせるようにしたので、駆動電流または駆動電圧のオンオフの周波数を低くしても画像の再生周波数帯域内において必要なＳ／Ｎ比を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施例の構成図である。
【図２】本発明の第１の実施例のΔΣ変調器の構成図である。
【図３】駆動電流のオンオフされる期間の説明図である。
【図４】本発明の第２の実施例のホールド部の説明図である。
【図５】本発明の第３の実施例のΔΣ変調器の構成図である。
【図６】本発明の第４の実施例のΔΣ変調器の構成図である。
【図７】ノイズ成分の説明図である。
【図８】従来例の説明図である。
【図９】従来例のパターンメモリの具体例を示す図である。
【符号の説明】
１              フレームメモリ
２              画素読込部
３              デルタシグマ（ΔΣ）変調器
４              駆動部
５              発光ディスプレイ
１１            Ｍ画素読込部
１２            第１読出書込部
１２ａ，１３ａ  メモリ
１３            第２読出書込部
１４            分離部
３１            加算部
３２            第１遅延部
３２′，３４′  ホールド（Ｓ／Ｈ）部
３３            判定部
３４            第２遅延部
４１            第２加算部
４２            第３遅延部
４３            第３加算部
４４            第４遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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