(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタがダーリントン接続されたトランジスタであり、そのダーリントン接続された各バイポーラトランジスタごとに対応するユニポーラトランジスタを有し、各バイポーラトランジスタのベースに各ユニポーラトランジスタのソースを接続し、最後段のバイポーラトランジスタのエミッタに各々のユニポーラトランジスタのドレインを接続し、各ユニポーラトランジスタのゲートを共通にして、該共通のゲートと最前段のバイポーラトランジスタのベースとを独立端子としたことを特徴とする半導体装置。
【請求項２】
ユニポーラトランジスタがｐチャネルＭＯＳトランジスタであり、バイポーラトランジスタがｎｐｎトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ユニポーラトランジスタがｎチャネルＭＯＳトランジスタであり、バイポーラトランジスタがｐｎｐトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ユニポーラトランジスタがデプレッシヨン型であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング用に用いられる半導体装置に関する。
【０００２】
【従来の技術】
個別のスイッチング用の半導体装置として、バイポーラトランジスタ（以下ＢＪＴと記す）がよく知られている。図２３は、バイポーラトランジスタの一種であるｎｐｎトランジスタの回路記号である。よく知られているようにバイポーラトランジスタはベースｂ、コレクタｃ、エミッタｅの三部分からなる三端子のデバイスである。
【０００３】
図２４は、ｎｐｎトランジスタの一例の断面図、図２５はバイポーラトランジスタの半導体基板表面のパターンの一例の平面図である。
図２４において、高比抵抗のｎドリフト層２の表面層にｐベース領域３が形成され、そのｐベース領域３の表面層にｎ+ エミッタ領域４が形成され、ｐベース領域３、ｎ+ エミッタ領域４の表面に接触するそれぞれベース電極６、エミッタ電極７が設けられている。ｎドリフト層２の裏面側には低抵抗のｎ+ コレクタ層１が形成され、コレクタ電極８が設けられている。このように回路記号のベースｂ、コレクタｃ、エミッタｅの三部分は具体的にはそれぞれの領域と電極とからなっている。
【０００４】
ｐベース領域３の表面露出部とｎ+ エミッタ領域４とは、ともにストライプ状とされたり、または図２５のようにｎ+ エミッタ領域４が多角形のｐベース領域３を囲むように形成されたりする。このタイプをセル型と称する。
【０００５】
ＢＪＴの動作および特徴を下記に示す。
ＢＪＴをオン状態にするには、外部の電流源によりベース電極６からエミッタ電極７へとベース電流を流す。そうすると、そのベース電流に応じた大きな電流（コレクタ電流）をコレクタ電極８からエミッタ電極７に流すことができる。その機構は、ベース電流が流れると、ｎ+ エミッタ領域４からｐベース領域３にその領域の少数キャリアである電子が多量に注入され、ｐベース領域３を通過してｎドリフト層２に達するためである。このとき、キャリア増倍が起きてｐベース領域３およびｎドリフト層２内に過剰キャリアが満ちて伝導度変調を引き起こし、飽和状態でのコレクタエミッタ間飽和電圧ＶCE（以下オン電圧と略す）が非常に低くなる特徴を有する。
【０００６】
特に高耐圧特性を得るためにｎドリフト層２として高比抵抗基板を使用した場合でも、飽和状態では伝導度変調を起こし、オン電圧は低くなる。
ＢＪＴをオフ状態にするには、ベース電流を止めるか、或いは外部からベース電流を強制的に引き抜くことでオフする。
ＢＪＴにおける総合発生損失はオン期間損失＋スイッチング損失であり、それを最小とするために最適な注入ベース電流と引き抜きベース電流とが存在する。
【０００７】
最適なベース電流としてはオン状態において伝導度変調を起こす電流であり、オン電圧を非常に低くすることができる。しかし、オン状態においては多量の過剰キャリアが存在するため、ターンオフしようとしたときには、その過剰キャリアを引き抜くためのターンオフ時間が長くなる。従ってＢＪＴは、比較的低周波数域で用いられてきた。
【０００８】
ＢＪＴを直列接続し、前段のＢＪＴの主電流をベース電流として後段のＢＪＴを駆動するいわゆるダーリントン接続により、更にＢＪＴのオン電圧の低減を図ることもおこなわれている。そのようなダーリントン接続したＢＪＴについて、ターンオフ時間の短縮を図った半導体装置が、特開平６−７７２４３号公報に開示されている。
【０００９】
その発明は、ダーリントン接続したＢＪＴにダイオードやＭＯＳＦＥＴを付加するものである。図２６はその半導体装置の一つの回路構成図である。後段のＢＪＴＱ2 のベースｂ2 とベース端子Ｂとの間にＭＯＳトランジスタＱ3 が接続されている。このＭＯＳトランジスタＱ3 により、後段のＢＪＴＱ2 の蓄積キャリアが排出され、ターンオフ時間が短縮できるとしている。
【００１０】
図２７はまた、発明者らが特願平１０−１６６５６７において出願した発明の一例の回路構成図である。
ＢＪＴＢＴ１のコレクタ・ベース間、ベース・エミッタ間にそれぞれ第一、第二のＭＯＳトランジスタＵＴｎ、ＵＴｐを接続したものである。この例ではＢＪＴがｎｐｎトランジスタ、ＵＴｎがｎチャネル型ＭＯＳＦＥＴ、ＵＴｐがｐチャネル型ＭＯＳＦＥＴの例である。この半導体装置は、ゲート端子Ｇへの正の信号により第一のＭＯＳトランジスタＵＴｎがオンし、ＢＴ１にベース電流が供給されてＢＴ１がオンする。逆にゲート端子Ｇへの負の信号により第一のＭＯＳトランジスタＵＴｎがオフするとともに第二のＭＯＳトランジスタＵＴｐがオンし、ＢＴ１のベース電流が停止されてＢＴ１がオフする。
この半導体装置はＢＪＴを電圧駆動でオンオフできるようにしたものであり、またオフ時のターンオフ時間を短くすることができる。
【００１１】
【発明が解決しようとする課題】
ＢＪＴは電流駆動型のデバイスであるため、他の電圧駆動型のデバイスに比べてベース駆動回路での発生損失、特にターンオフ時のベース駆動回路での発生損失が大きいという問題がある。上記の特願平１０−１６６５６７の目的の一つはベース駆動回路での発生損失を削減することにあった。その目的に対する効果は確かに認められたが、後述するように図２７の半導体装置も完全ではなく、例えばオン期間の損失が大きいという別の問題を持っている。
【００１２】
また、ＢＪＴはターンオフ時にベース電流を外部へ強制的に引き抜くが、その際に素子の全体にわたって均一に引き抜くことは困難であり、不均一動作が生じ易い。そのためフォール時間が長くなり、スイッチング損失が大きくなってしまうという問題もある。
このような問題に鑑み本発明の目的は、ベース駆動回路での発生損失および素子のスイッチング損失が少ない半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題解決のため本発明は、バイポーラトランジスタがダーリントン接続されたトランジスタであり、そのダーリントン接続された各バイポーラトランジスタごとに対応するユニポーラトランジスタを有し、各バイポーラトランジスタのベースに各ユニポーラトランジスタのソースを接続し、最後段のバイポーラトランジスタのエミッタに各ユニポーラトランジスタのドレインを接続し、各ユニポーラトランジスタのゲートを共通にして、該共通のゲートと最前段のバイポーラトランジスタのベースとを独立端子としたたものとする。
【００１４】
【００１５】
ＢＪＴのベースとエミッタ間にユニポーラトランジスタを接続し、ＢＪＴのベースとユニポーラトランジスタのゲートとにそれぞれ独立端子を設ければ、バイポーラトランジスタのオフ時にユニポーラトランジスタをオンさせることによって、ＢＪＴのベースからエミッタに過剰キャリアが引き出され、オフさせることができる。
すなわち、オフ時は電圧で駆動することが可能となりベース駆動回路での発生損失の低減を図ることができる。
【００１６】
また、オフ時にバイポーラトランジスタから外部へ強制的にベース電流を引き抜くよりも、均一に電流を引き抜くことができ、スイッチング損失の低減も図ることができる。
オン状態に関しては外部からベース電流を供給するので通常のＢＪＴの動作と同様であり、オン電圧は低く抑えられる。
【００１７】
特に、ユニポーラトランジスタ、ＢＪＴおよびそれらの相互接続配線が一つの半導体基板上に形成されてなるものとすれば、個別素子を組み合わせる場合に比べて配線が一括してでき、信頼性を高められる。
【００１８】
【００１９】
具体的には、ユニポーラトランジスタがｐチャネルＭＯＳトランジスタであり、バイポーラトランジスタがｎｐｎトランジスタであるか、またはユニポーラトランジスタがｎチャネルＭＯＳトランジスタであり、バイポーラトランジスタがｐｎｐトランジスタであるものとする。
【００２０】
そのようにすれば、バイポーラトランジスタのベース領域、ユニポーラトランジスタのソース領域、ドレイン領域が同じ導電型となるので、設計および製造が容易である。
【００２１】
【００２２】
ユニポーラトランジスタをデプレッシヨン型とすると良い。
そのようにすれば、ユニポーラトランジスタのゲートと最後段のバイポーラトランジスタのエミッタとを短絡した状態で、全てのバイポーラトランジスタのベースの電位が最後段のバイポーラトランジスタのエミッタの電位に等しくなり、よってオフ時のコレクタ・エミッタ間耐圧が低下することがない。
【００２３】
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。以下の実施例ではＢＪＴをｎｐｎ型、ユニポーラトランジスタをｐチャネル型ＭＯＳＦＥＴとして説明するが、ＢＪＴをｐｎｐ型、ユニポーラトランジスタをｎチャネル型ＭＯＳＦＥＴとすることも可能である。
［参考例１、２］
図２は本発明第一の参考例の半導体装置の回路構成図である。ｎｐｎトランジスタＢＴ１のエミッタＥ・ベースＢ間にｐチャネル型ＭＯＳトランジスタＵＴ１のドレインＤ・ソースＳが接続されている。ｐチャネルＭＯＳトランジスタＵＴ１のゲートはＢＴ１のベース端子とは別のゲート端子Ｇとされている。
【００２５】
この半導体装置は、コレクタＣ・エミッタＥ間に電圧が印加されているとき、ベースＢへのベース電流によりオンする。そして、ベースＢへのベース電流を停止し、ゲートＧへの負の入力信号により、ｐチャネルＭＯＳトランジスタＵＴ１がオンして半導体装置がオフする。
【００２６】
従ってこの半導体装置は、オン時にはバイポーラトランジスタであるＢＴ１がオンするので低いオン電圧となる。また、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ１をオンすることにより、ｎｐｎトランジスタＢＴ１からオン時に蓄積された過剰キャリアをエミッタへと引き抜くことができる。
【００２７】
図１は、図２の構成回路をモノリシックに実現した半導体装置の部分断面図である。図の左側部分がｎｐｎトランジスタＢＴ１、右側部分がｐチャネルＭＯＳトランジスタＵＴ１に対応している。図に示したのは基本的な部分であって、他に主に半導体装置の周辺部分に耐圧を担う部分があるが、本発明の本質に係わる部分ではないので省略している。
【００２８】
高比抵抗のｎドリフト層２の表面層に、互いに独立したｐベース領域３およびｐドレイン領域５が形成され、そのｐベース領域３内にｎ+ エミッタ領域４が形成されている。特に、ｐベース領域３と、ｐドレイン領域５とは隣接して配置されている。ｐドレイン領域５、ｐベース領域３、ｎ+ エミッタ領域４の表面にそれぞれ接触するドレイン電極１１、ベース電極６、エミッタ電極７が設けられている。ｎ+ エミッタ領域４の表面に設けられたエミッタ電極７は、ｐドレイン領域５の表面に設けられたドレイン電極１１と接続されて、Ｅ端子に接続されている。これらの電極は、例えばアルミニウム合金のスパッタ蒸着とフォトリソグラフイによって形成される。
【００２９】
ｐベース領域３とｐドレイン領域５とに挟まれたｎドリフト層２の表面上にゲート酸化膜９を介してゲート電極層１０が設けられている。ゲート電極層１０は例えば多結晶シリコン膜からなり、金属膜のゲート電極によって、Ｇ端子に接続されている。
ｎドリフト層２の裏面側には低抵抗のｎ+ コレクタ層１が形成され、ｎ+ コレクタ層１の裏面には、コレクタ電極８が設けられ、Ｃ端子に接続されている。
【００３０】
ｎ+ コレクタ層１、ｎドリフト層２、ｐベース領域３、ｎ+ エミッタ領域４とベース電極６、エミッタ電極７およびコレクタ電極８はｎｐｎトランジスタＢＴ１を構成している。
【００３１】
ｐベース領域３とｐドレイン領域５、およびその間の表面上のゲート酸化膜９、ゲート電極層１０、ベース電極６、ドレイン電極１１はｐチャネルＭＯＳトランジスタＵＴ１を構成している。
【００３２】
本発明の半導体装置はｐチャネルＭＯＳトランジスタＵＴ１が、ＢＪＴであるＢＴ１のベース電極とエミッタ電極との間に内蔵された形の四端子のデバイスである。
【００３３】
図３（ａ）、（ｂ）はパターンの二例を示す半導体基板表面の平面図である。図３（ａ）は、ｐベース領域３とｐドレイン領域５とがいずれもストライプ状であり、この半導体装置を参考例１とする。図３（ｂ）は、ｐドレイン領域５が八角形セル状であり、ｐベース領域３とｎ+ エミッタ領域４とがｐドレイン領域５を囲んでいる。この半導体装置を参考例２とする。ｐドレイン領域１５とｐベース領域３、ｎ+ エミッタ領域４とは、一方が円形、楕円形或いは八角形以外の多角形であり、他方がそれを囲むような形状でもよい。
【００３４】
参考例１、２の半導体装置は、通常の二重拡散ＭＯＳトランジスタと同様のプロセスを用いて作製できる。
例えば、耐圧１８００Ｖ級の参考例１の半導体装置は、比抵抗１００Ω・cm、厚さ３００μm のウェハを使用する。そのウェハの一方の面から表面不純物濃度１×１０20cm-3拡散深さ２００μm の燐拡散をおこなって、ｎ+ コレクタ層１を形成し、残った部分をｎドリフト層２とする。ｐベース領域３、ｐドレイン領域５の拡散深さは５μm 、ｎ+ エミッタ領域４の拡散深さは２μm である。ｎ+ エミッタ領域４の拡散深さは、実験により決めた値である。ｎ+ エミッタ領域４の幅は４０μm 、ｐベース領域３の露出部の幅は１５μm 、ｎドリフト層２の露出部の幅は２μm 、ｐドレイン領域５の半幅は２０μm である。
【００３５】
次に、参考例１の半導体装置の動作を少し詳しく説明する。エミッタ電極７を接地し、コレクタ電極８に正の電圧を印加した状態で、外部からベース電極６にベース電流を供給する。このとき、ゲート電極層１０のゲート電圧は正とする。すると、従来のＢＪＴと同様にオンし、コレクタ電極８からエミッタ電極７へ大きな電流が流れる。
【００３６】
オン状態では、ｐベース領域３からｎ+ エミッタ領域４に流れた正孔より遙かに多量の電子が、ｐベース領域３およびｎドリフト層２に注入され、ほぼ同じ量の正孔が誘起されて、伝導度変調が起きて低いオン電圧となる。
【００３７】
この半導体装置をオフ状態にするには、ベース電極６へのベース電流の供給を止め、ゲート電極層１０のゲート電圧を負にする。まず、ベース電流の供給停止では、ｎｐｎトランジスタＢＴ１がオフするが、ＢＴ１のｎドリフト層２およびｐベース領域３にある過剰の正孔は、ｎ+ エミッタ領域４に流れつづけ、その間、その正孔より遙に多量の電子が、ｐベース領域３およびｎドリフト層２に注入され、オン状態を続けることになる。これがストレージ時間である。
【００３８】
本参考例１の半導体装置においては、ゲート端子Ｇに負の電圧を加えることにより、ゲート電極層１０直下の、ｐベース領域３およびｐドレイン領域５に挟まれたｎドリフト層２の表面近傍に反転層が形成されて、ｐチャネルＭＯＳトランジスタＵＴ１がオンする。するとｐベース領域３内に存在する正孔は、ｐベース領域３からその反転層を通じて、ｐドレイン領域５へ流れ、エミッタ電極７に引き抜かれる。
【００３９】
これにより、やがて、ｎ+ エミッタ領域４からの電子の注入も停止し、ｐベース領域３内の正孔が排出される。このため、フオール時間が短縮され、その間のスイッチング損失も低減される。
すなわち、オンは電流で、オフは電圧で駆動させるものである。
【００４０】
表１に参考例１、２の半導体装置および比較例１として従来のＢＪＴ、比較例２として特願平１０−１６６５６７に開示した半導体装置におけるベース駆動回路での発生損失およびチップ発生損失の内訳の比較を示す。比較例１、比較例２ともパターンはセルタイプとした。また通電時の定常電流は１２A とした。
【００４１】
【表１】
0003951510.tif 000002
発生損失は、１パルス当たりの損失と周波数との積で表したので平均的な電力で表されている。
図４は、ベース駆動回路の発生損失を比較した比較図である。縦軸は発生損失である。
【００４２】
通常のＢＪＴ（比較例１）ではオン、オフ共に電流で駆動するため駆動回路での発生損失は大きい。それに対し、本発明の半導体装置では、オンはＢＪＴと同じく電流駆動であるが、オフは電圧駆動をおこなっているため、比較例１のＢＪＴに比べてベース駆動回路での発生損失は約５０%と小さくなっていることがわかる。なお、比較例２の半導体装置でベース駆動回路での発生損失は０．０８W と非常に小さいのは、オン、オフとも電圧駆動でおこなっているためである。
【００４３】
図５は、チップ発生損失のうちオン期間損失を比較した比較図である。縦軸は発生損失である。参考例２の半導体装置が比較例１のＢＪＴとともに最も低い値を示す。これは、電流駆動により過剰キャリアが多く、十分飽和に達していて伝導度変調も大きいからである。参考例１の半導体装置でオン期間損失がやや大きいのは、パターンのせいであり、ｎ+ エミッタ領域４の面積が小さいためである。
【００４４】
図２７の比較例２の半導体装置は、オン期間の損失が大きい。この半導体装置では、ＢＴ１をオンさせるベース電流が前段のＵＴｎを通じて供給されている。特に高耐圧の半導体装置の場合、必然的に前段のＵＴｎのオン電圧が大きくなり、ベース電流として供給されるＵＴｎの出力電流が小さくなるため、オン電圧が大きく、損失が増すのである。
【００４５】
オフ時については、参考例１、２と同様にｐチャネルＭＯＳトランジスタをオンさせてベース電流をＢＴ１のベース領域からエミッタ領域へと引き抜く機構であるので、参考例１、２の半導体装置とほぼ同等のスイッチング損失となる。
【００４６】
図４、６からは比較例２の半導体装置が優れているように思われる。しかし、ベース駆動回路の発生損失、オン期間損失、スイッチング損失は必ずしも１対１の同じ比率で対比すべきものではなく、それぞれ用途に応じた選択をすべきものである。
【００４７】
図６は、半導体装置でのターンオフ時の損失およびその内訳を比較した比較図である。ストレージ時間の損失、テール時間の損失はほぼ同じであるが、フォール時間の損失に差が見られる。参考例１、２、比較例１、２の半導体装置のフォール時間は、それぞれ１００、８０、１２０、１００nsである。参考例１、２の半導体装置、特に図３（ｂ）のパターン（八角形セル）の参考例２では、フォール時間が短く、その間の損失が低減されている。これは本発明素子ではｐチャネルＭＯＳトランジスタＵＴ１によりキャリア排出がおこなわれること、および電圧駆動により均一にターンオフ動作がおこなわれることによる。
【００４８】
［実施例１］
図７は、本発明第１の実施例の半導体装置の回路構成図である。出力段としてのバイポーラトランジスタがｎｐｎトランジスタＢＴ１、ＢＴ２からなるダーリントントランジスタとなっている。第一段ｎｐｎトランジスタＢＴ１のベースｂ1 と第二段ｎｐｎトランジスタＢＴ２のエミッタＥ間、第二段ｎｐｎトランジスタＢＴ２のベースｂ2 とエミッタＥ間に、それぞれｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２のソースＳ・ドレインＤが接続されている。ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２のゲートは共通にされＧ端子に接続されている。すなわちダーリントン接続された二段のｎｐｎトランジスタＢＴ１、ＢＴ２のベースと後段のｎｐｎトランジスタＢＴ２のエミッタとの間にそれぞれ対応するｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２が接続されていることになる。
【００４９】
この半導体装置では、コレクタＣ・エミッタＥ間に電圧が印加されているとき、外部からのベース電流により、第一段ｎｐｎトランジスタＢＴ１がオンし、そのコレクタ電流がベース電流となって第二段ｎｐｎトランジスタＢＴ２がオンする。外部からのベース電流を停止し、ゲートＧへの負の入力信号により、ｎｐｎトランジスタＢＴ１、ＢＴ２がオフするとともにｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２がオンし、ＢＴ１、ＢＴ２のターンオフを速める。
【００５０】
図８は、図７の回路構成を、モノリシックに実現した半導体装置の一例の部分断面図である。図の左側から、ｎｐｎトランジスタＢＴ１、ｐチャネルＭＯＳトランジスタＵＴ１、ｎｐｎトランジスタＢＴ２、ｐチャネルＭＯＳトランジスタＵＴ２に対応している。
【００５１】
図１の参考例１の半導体装置と比較して、付加されているのは、第二段ｎｐｎトランジスタＢＴ２と、第二段ｐチャネルＭＯＳトランジスタＵＴ２とである。それぞれの構造は、第一段ｎｐｎトランジスタＢＴ１、第一段ｐチャネルＭＯＳトランジスタＵＴ１とほぼ同じでよい。
【００５２】
すなわち、図１の構造に更に、ｎドリフト層２の表面層に第二段ｎｐｎトランジスタＢＴ２のｐベース領域３ａと、ｎ+ エミッタ領域４ａとが加えられ、ベース電極６ａ、エミッタ電極７ａが設けられている。また第二段ｐチャネルＭＯＳトランジスタＵＴ２のｐドレイン領域５ａと、ドレイン電極１１ａが加えられている。特に、ｐベース領域３ａと、ｐドレイン領域５ａとは隣接して配置されている。ｐベース領域３ａと、ｐドレイン領域５ａとに挟まれたｎドリフト層２の表面上にゲート酸化膜９ａを介して第二段ｐチャネルＭＯＳトランジスタＵＴ２のゲート電極層１０ａが設けられ、Ｇ端子に接続されている。ベース電極６ａは、第一段ｎｐｎトランジスタＢＴ１のエミッタ電極７と接続され、ドレイン電極１１ａは第一段ｐチャネルＭＯＳトランジスタＵＴ１のドレイン電極１１、第二段ｎｐｎトランジスタＢＴ２のエミッタ電極７ａとともにＥ端子に接続されている。
【００５３】
第一段ｎｐｎトランジスタＢＴ１は、第二段ｎｐｎトランジスタＢＴ２のベース電流を供給するトランジスタであるから、その面積は第二段ｎｐｎトランジスタＢＴ２より小さくてよい。また、第一段ｐチャネルＭＯＳトランジスタＵＴ１、第二段ｐチャネルＭＯＳトランジスタＵＴ２は、それぞれ第一段ｎｐｎトランジスタＢＴ１、第二段ｎｐｎトランジスタＢＴ２からオフ時にキャリアを排出するトランジスタであるから、第二段ｐチャネルＭＯＳトランジスタＵＴ２の面積は、第一段ｐチャネルＭＯＳトランジスタＵＴ１より大きくすると良い。
【００５４】
この実施例１の半導体装置の動作を説明する。エミッタ端子Ｅを接地し、コレクタ端子Ｃに正の電圧を印加した状態で、外部からのベース端子Ｂへのベース電流が第一段ｎｐｎトランジスタＢＴ１をオンさせる。さらにｎｐｎトランジスタＢＴ１の主電流は、第二段ｎｐｎトランジスタＢＴ２のベース電流となり、第二段ｎｐｎトランジスタＢＴ２がオンすることにより実施例１の半導体装置はオン状態となる。このとき第一段、第二段ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２のゲート端子Ｇには、正の入力信号を与える。ゲート端子Ｇへの正の入力信号では、第一段、第二段ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２はオンしない。
【００５５】
ターンオフ時は、外部からのベース電流を停止し、ゲート端子Ｇに負の電圧を加える。これにより半導体装置がオフしはじめ、さらに第一段ｎｐｎトランジスタＢＴ１、第二段ｎｐｎトランジスタＢＴ２のｐベース領域３、３ａとｐドレイン領域５、５ａ或いはｐベース領域３ａとｐドレイン領域５とに挟まれたそれぞれのｎドリフト層２の表面近傍に反転層が形成され、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２がオンする。そして、ｎｐｎトランジスタＢＴ１、ＢＴ２の過剰正孔が、ｐベース領域３、３ａから前記の反転層を通じてｐドレイン領域５、５ａに、更にエミッタ端子Ｅに引き抜かれ、ターンオフは速くなる。
【００５６】
本実施例１の半導体装置では、ｐドレイン領域５とｐベース領域３ａとに挟まれたｎドリフト層２の表面上にも酸化膜９ｂを介してゲート電極層１０ｂを設けている。すなわち、第二段ｎｐｎトランジスタＢＴ２は、両側にｐチャネルＭＯＳトランジスタＵＴ２を持つことになる。このように、第一段ｎｐｎトランジスタＢＴ１に接続される第一段ｐチャネルＭＯＳトランジスタＵＴ１が１か所であるのに対し、第二段ｎｐｎトランジスタＢＴ２に接続される第二段ｐチャネルＭＯＳトランジスタＵＴ２をバイポーラトランジスタの両側に配置することにより、第二段ｎｐｎトランジスタＢＴ２のベース電流を引き抜く速さを速くする構造としている。
【００５７】
従って、この半導体装置は、オン時には、バイポーラトランジスタであるｎｐｎトランジスタＢＴ１、ＢＴ２がオンするので、低いオン電圧となる。また、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２をオンすることにより、オン時に蓄積されたキャリアを引き抜くことができる。すなわちターンオンは電流駆動により、ターンオフは電圧駆動によりおこなうので、オン時のオン電圧が低く、しかもベース駆動回路の発生損失およびスイッチング損失を低減できる。
【００５８】
図２６の半導体装置では、後段ＢＪＴＱ2 のベースｂ2 とエミッタ端子Ｅとの間だけにＭＯＳトランジスタＱ3 が接続されている点と、ＭＯＳトランジスタＱ3 のゲートがバイポーラトランジスタのベースと抵抗を介して接続されている点が違っている。そして、このＭＯＳトランジスタＱ3 により、後段ＢＪＴＱ2 の蓄積キャリアが排出され、ターンオフ時間が短縮できるとしている。
【００５９】
しかし、前段のトランジスタＢＪＴＱ1 のオフ動作は電流駆動によらねばならず、ベース駆動回路の発生損失は大きく、ターンオフ時間が長くならざるを得ない。また、他の例の説明で一体に集積できるとは記しているものの、具体的な図が無く構造が不明である。
【００６０】
本発明実施例１の半導体装置ではバイポーラトランジスタＢＴ１のベース・エミッタ間にもユニポーラトランジスタＵＴ１を接続し、オフ時のＢＴ１の過剰キャリアを排出できるので、ベース駆動回路の発生損失およびオフ時のスイッチング損失の点で、図２６の半導体装置より優れていると考えられる。
【００６１】
［実施例２］
図９は、本発明第２の実施例の半導体装置の回路構成図である。出力段としてのバイポーラトランジスタが三段のｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３からなるダーリントントランジスタとなっている。そして、第一段、第二段、第三段のｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３のベースＢと最後段のｎｐｎトランジスタＢＴ３のエミッタＥ間に、それぞれ第一段、第二段、第三段のｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２、ＵＴ３のソースＳ・ドレインＤが接続されている。ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２、ＵＴ３のゲートは共通にされＧ端子となっている。
【００６２】
この半導体装置の動作も、基本的に実施例１の半導体装置と同様であり、オン時には、バイポーラトランジスタであるｎｐｎトランジスタＢＴ１、ＢＴ２、ＢＴ３がオンするので、低いオン電圧となる。また、オフ時には、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２、ＵＴ３をオンすることにより、オン時に蓄積されたキャリアを引き抜くことができるので、ターンオフ時間を短縮でき、スイッチング損失を低減できる。
【００６３】
図１０は、図９の回路構成を、モノリシックに実現した半導体装置の一例の部分断面図である。
実施例１の半導体装置と比較して、付加されているのは、第三段ｎｐｎトランジスタＢＴ３と、第三段ｐチャネルＭＯＳトランジスタＵＴ３とである。それぞれの構造は、第一段ｎｐｎトランジスタＢＴ１、第一段ｐチャネルＭＯＳトランジスタＵＴ１とほぼ同じでよい。実施例１で説明した理由により、後段のｎｐｎトランジスタ、後段のｐチャネルＭＯＳトランジスタ程広い面積とする。
【００６４】
すなわちｎドリフト層２の表面層に第三段ｎｐｎトランジスタＢＴ３のｐベース領域３ｂと、ｎ+ エミッタ領域４ｂとが形成され、ベース電極６ｂ、エミッタ電極７ｂが設けられている。また第三段ｐチャネルＭＯＳトランジスタＵＴ３のｐドレイン領域５ｂが形成され、ドレイン電極１１ｂが設けられている。特に、ｐベース領域３ｂと、ｐドレイン領域５ｂとは隣接して配置されている。ｐベース領域３ｂと、ｐドレイン領域５ｂとに挟まれたｎドリフト層２の表面上にゲート酸化膜９ｃを介してｐチャネルＭＯＳトランジスタＵＴ３のゲート電極層１０ｃが設けられ、Ｇ端子に接続されている。ベース電極６ｂは、第二段ｎｐｎトランジスタのエミッタ電極７ａと接続され、ドレイン電極１１ｂは第一、第二のｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２のドレイン電極１１、１１ａおよびエミッタ電極７ｂと共にＥ端子に接続されている。なお、図のように第三段ｎｐｎトランジスタＢＴ３のベース領域３ｂとｐドレイン領域５ａとの間のｎドリフト層２上にもゲート酸化膜９ｄを介してゲート電極層１０ｄを設けＧ端子と接続すると良い。このｐチャネルＭＯＳトランジスタは、第三段ｐチャネルＭＯＳトランジスタＵＴ３と等価である。本実施例の断面図では、ターンオフ用のｐチャネルＭＯＳトランジスタを、１次元的に横に配置しているが、２次元的に配置しても構わない。
【００６５】
バイポーラトランジスタの段数を増やすことにより、後段程ベース電流が大きくなるため、オン電圧は低下する。また、後段のバイポーラトランジスタに接続されるｐチャネルＭＯＳトランジスタの面積を大きくしていくことで、ターンオフの際、バイポーラトランジスタの段数が増してもターンオフストレージ時間の増加がなく、高速のスイッチングが可能である。
【００６６】
［実施例３］
図１１は、本発明第３の実施例の半導体装置の回路構成図である。この図は、図７とほぼ同じであり、異なっているのは、第一、第二のｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２が、ノーマリーオンのデプレッション型のＭＯＳトランジスタになっている点である。
【００６７】
この半導体装置は、オン動作は、実施例１の半導体装置と同様である。しかしゲートＧへ入力信号が零のとき、実施例１の半導体装置では、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２はオンしていなかったのに対して、この実施例３の半導体装置では、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２はオンしている。従って、ｎｐｎトランジスタＢＴ１、ＢＴ２のベースは、ＢＴ２のエミッタと短絡されていることになり、オフ時のコレクタＣ・エミッタＥ間耐圧の向上を図ることができる。この実施例３の半導体装置は、オフのために必ずしもゲートを負に引く必要が無いが、スイッチング速度をあげるためには、やはり負のゲート信号を与える方が良い。
【００６８】
図１２は、図１１の回路構成を、モノリシックに実現した半導体装置の一例の部分断面図である。ゲート酸化膜９、９ａおよび９ｂ直下のｎドリフト層２の表面層に、ｐ- 低濃度領域１２が形成されていて、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２は、デプレッション型のＭＯＳトランジスタとなっている。例えば、ｐ- 低濃度領域１２の表面濃度は、１×１０16ｃｍ-3であり、拡散深さは３μｍである。このような構造では、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２のゲート電極層１０、１０ａ、１０ｂと、最後段のｎｐｎトランジスタＢＴ２のエミッタ電極７ａとを短絡させた状態でも、ｐチャネルＭＯＳトランジスタＵＴ１、ＵＴ２がオンしており、ｎｐｎトランジスタＢＴ１、ＢＴ２のベース電位が、最後段ｎｐｎトランジスタであるＢＴ２のエミッタ電位と等しくなるため、オフ時のコレクタＣ・エミッタＥ間耐圧の向上を図ることができる。
【００６９】
［参考例３］
図１３は、本発明参考例３の半導体装置の回路構成図である。この例では、出力段としてのバイポーラトランジスタがｐｎｐトランジスタＢＴ４となっている。そして、そのｐｎｐトランジスタＢＴ４のエミッタＥ・ベースＢ間に、ｎチャネルＭＯＳトランジスタＵＴ４のドレインＤ・ソースＳが接続されている。ｎチャネルＭＯＳトランジスタＵＴ４のゲートはｐｎｐトランジスタＢＴ４のベース端子Ｂとは別にＧ端子となっている。
【００７０】
この半導体装置は、コレクタＣ・エミッタＥ間に電圧が印加されているとき、ベース端子Ｂへのベース電流によりｐｎｐトランジスタＢＴ４がオンする。このときゲートＧへは負の入力信号が与えられる。
ベース電流を停止しゲートＧへの正の入力信号により、ｐｎｐトランジスタＢＴ４がオフし、ｎチャネルＭＯＳトランジスタＵＴ４がオンする。
【００７１】
この半導体装置の動作は、信号の極性が変わるだけで、基本的に参考例１の半導体装置と同様であり、オン時には、バイポーラトランジスタであるｐｎｐトランジスタＢＴ４がオンするので、低いオン電圧となる。また、オフ時には、ｎチャネルＭＯＳトランジスタＵＴ４をオンすることにより、ｐｎｐトランジスタＢＴ４の過剰キャリアを引き抜くことができるので、ターンオフ時間を短縮でき、高速動作が可能となる。
【００７２】
［参考例４］
図１４は、本発明参考例４の半導体装置の部分断面図である。図の左側部分がｎｐｎトランジスタＢＴ１、右側部分がｐチャネルＭＯＳトランジスタＵＴ１に対応している。
【００７３】
高比抵抗のｎドリフト層２の表面層に、互いに独立したｐベース領域３およびｐドレイン領域５が形成され、そのｐベース領域３内にｎ+ エミッタ領域４が形成されている。特に、ｐベース領域３と、ｐドレイン領域５とは隣接して配置されている。ｐドレイン領域５、ｐベース領域３、ｎ+ エミッタ領域４の表面にそれぞれ接触するドレイン電極１１、ベース電極６、エミッタ電極７が設けられている。ｎ+ エミッタ領域４の表面に設けられたエミッタ電極７は、ｐドレイン領域５の表面に設けられたドレイン電極１１と接続されて、Ｅ端子に接続されている。
【００７４】
この半導体装置は、図１の参考例１、２の半導体装置の断面図に良く似ており、違っているのはバイポーラトランジスタのベース電極６が、ｎ+ エミッタ領域４に関してユニポーラトランジスタのｐドレイン領域５から遠い側に設けられている点である。
【００７５】
図１５（ａ）は、参考例４の半導体装置の半導体基板表面の平面図である。
ｐドレイン領域５は方形であり、ｐベース領域３とｎ+ エミッタ領域４とがｐドレイン領域５を囲んでいる。但しｐドレイン領域５とｎ+ エミッタ領域４との間のｐベース領域３の幅は狭く、ベース電極は設けられていない。ｎ+ エミッタ領域４の中に別にｐベース領域の露出部３ａが設けられ、そこにベース電極６が設けられる。図１４は、この図のＡ−Ａ線に沿った断面に相当する。
【００７６】
図１５（ｂ）は電極の配置図であり、電極の輪郭が細線で示されている。ストライプ状のベース電極６とエミッタ電極７とが交互に配置されている様子が見られる。ｐドレイン領域５上のドレイン電極１１は、エミッタ電極７と一体化されている。
【００７７】
この半導体装置の動作を説明する前に、再度図１の参考例１の半導体装置内の電流挙動を説明する。
図１６は、参考例１の半導体装置のオン動作時のベース電流の分布図である。ベース電極６からのベース電流の流れを矢印で示している。
【００７８】
この参考例１の半導体装置のようにバイポーラトランジスタのｐベース領域３がユニポーラトランジスタのｐソース領域を兼ね、かつベース電極６のコンタクト位置がユニポーラトランジスタのｐドレイン領域５と隣接するようにすると、ベース電極６から供給されたベース電流はｎエミッタ領域４へ流れ込み、ｎエミッタ領域４からの電子の注入を促すが、ベース電流の一部は、高比抵抗のｎドリフト層２を介してｐドレイン領域５へと流れ、ドレイン電極１１から抜けてしまう。すなわち、ベース電流の一部が、バイポーラトランジスタのベース電流として有効に作用しないためにオン電圧が大きくなる。
【００７９】
参考例４の半導体装置では、ベース電極６とｐドレイン領域５との間のｐベース領域３内にｎ+ エミッタ領域４を形成することにより、オン動作時に供給されたベース電流が、ｎドリフト層２を介してｐドレイン領域５からドレイン電極１１へと抜けることが少なくなり、ｎｐｎトランジスタのベース電流として作用させることができる。そのため、単独のバイポーラトランジスタのそれに近いオン電圧とすることができる。
【００８０】
勿論、エミッタ電極７を接地してコレクタ電極８に正の電圧を印加し、更にゲート電極１０に正の電圧を印加してｐチャネルＭＯＳＦＥＴをオフにした状態で、ベース電極６に外部からベース電流を注入することにより、バイポーラトランジスタがオンする。ターンオフ時は、ベース電極６に供給しているベース電流を遮断し、ゲート電極１０に負の電圧を印加してｐチャネルＭＯＳＦＥＴをオンさせることにより、ｐベース領域３に存在する過剰キャリアがドレイン電極１１から引き抜かれる。そうするとベース電流をベース電極６から外部へ強制的に引き抜くよりも均一に電流を引き抜けることから、スイッチング損失の低減が図られる。
【００８１】
［参考例５］
参考例４の半導体装置はセルパターンのものであったが、これをストライプパターンとして形成することも可能である。図１７は、ストライプパターンとした参考例５の半導体装置の半導体基板表面の平面図である。
【００８２】
ｐベース領域３とｎ+ エミッタ領域４、ｐドレイン領域５はいずれもストライプ状であるのは、図１の参考例１と同じであるが、ｐドレイン領域５とｎ+ エミッタ領域４との間のｐベース領域３の幅は狭く、ベース電極は設けられない。ｎ+ エミッタ領域４の中に別にｐベース領域の露出部３ａが設けられ、そこにベース電極が設けられる。
【００８３】
図１８は、ベース駆動回路の発生損失を比較した比較図である。縦軸は発生損失である。比較のため、セルパターンの参考例２の半導体装置と、ＢＪＴを比較例１として記載した。
【００８４】
参考例４、５の半導体装置のベース駆動回路の発生損失は、参考例２の半導体装置のそれとほぼ同じであり、ＢＪＴに比べて約５０%と小さくなっていることがわかる。
これは、参考例４、５の半導体装置では、オンはＢＪＴと同じく電流駆動であるが、オフは電圧駆動をおこなっているためである。
【００８５】
図１９は、チップ発生損失のうちオン期間損失を比較した比較図である。参考例４の半導体装置は、参考例２の半導体装置に比べオン期間損失が小さくなっていることがわかる。これは前に述べたようにベース電流の無効分が少なかったためである。
参考例５のストライプパターンの半導体装置ではｎｐｎトランジスタ部分の面積が減少することから、オン電圧は参考例４に比べやや大きくなっている。
【００８６】
図２０は、チップ発生損失のうちスイッチング損失を比較した比較図である。
参考例４のセルパターンのものは、参考例２と全く変わらない。参考例５のストライプパターンの半導体装置では、ｎｐｎトランジスタ部分の面積が減少してオン電圧が大きかった分だけ、逆にｐチャネルＭＯＳＦＥＴの面積が増加するためベース電流の引き抜き効率が向上し、スイッチング損失がやや小さくなっている。
比較例１のＢＪＴはオン期間損失は小さいが、スイッチング損失が大きいためチップ発生損失は大きい。
【００８７】
［参考例６］
図２１は、本発明参考例６の半導体装置の半導体基板表面の平面図である。
ｐドレイン領域５は方形であり、ｐベース領域３とｎ+ エミッタ領域４とがｐドレイン領域５を囲んでいる。但しｐドレイン領域５とｎ+ エミッタ領域４との間のｐベース領域３の幅は狭く、ベース電極は設けられない。ｎ+ エミッタ領域４の中に別にｐベース領域の露出部３ａが設けられ、そこにベース電極が設けられる。しかもｐドレイン領域５とｐベース領域の露出部３ａとが交互に配置されている。
【００８８】
図２２は、参考例６の半導体装置の部分断面図である。図２１のＢ−Ｂ線に沿った断面に相当し、図の左側部分がｎｐｎトランジスタＢＴ１、右側部分がｐチャネルＭＯＳトランジスタＵＴ１に対応している。
これまでの実施例の断面図と違っているのは、ベース電極６とエミッタ電極７とが二層の金属膜で構成されている点である。
【００８９】
このようにエミッタ電極７とベース電極６とを二層に金属膜で構成することによって、半導体装置内の構造は表面電極の形状に依存せず形成することが可能になることから、バイポーラトランジスタとｐチャネルＭＯＳＦＥＴとを交互に配置することができる。
【００９０】
この半導体装置の動作は参考例４、５とほぼ同様である。特性については、バイポーラトランジスタとｐチャネルＭＯＳＦＥＴとを交互に配置することにより、ターンオフ時のベース電流の引き抜きが更に均一におこなわれるため、スイッチング損失が低減される。また、表面の電極を一層でストライプ状に形成した場合に発生した配線抵抗が二層化により低減できるため、オン期間損失、スイッチング損失ともに低減される。
【００９１】
この参考例６の半導体装置のチップ発生損失（オン期間損失、スイッチング損失）をも図１８、１９、２０に示した。チップ発生損失がこれまでのどの参考例より小さいのは、上記の理由による。
なお、ベース電極６を上に、エミッタ電極７を下に配置することもできる。
【００９２】
【発明の効果】
以上説明したように本発明によれば、バイポーラトランジスタは、ダーリントン接続されたトランジスタであり、ダーリントン接続された各バイポーラトランジスタごとに、対応するユニポーラトランジスタを設け、各バイポーラトランジスタのベースに各ユニポーラトランジスタのソースを接続し、最後段のバイポーラトランジスタのエミッタに各ユニポーラトランジスタのドレインを接続し、各ユニポーラトランジスタのゲートを共通にして、該共通のゲートと最前段のバイポーラトランジスタのベースとを独立端子とすることにより、ベース駆動回路での発生損失、オン期間損失、およびオフ時スイッチング損失の小さなスイッチング用半導体装置が得られる。
【００９３】
この半導体装置は、総合的な損失の少ない半導体装置として、広い耐圧範囲に適用でき、電力用変換装置等の損失低減に大きな寄与をなすものである。
【図面の簡単な説明】
【図１】  本発明参考例１の半導体装置の部分断面図
【図２】  参考例１の半導体装置の回路構成図
【図３】  （ａ）は参考例１の半導体装置のパターンの平面図、（ｂ）は参考例２の半導体装置のパターンの平面図
【図４】  ベース駆動回路の発生損失の比較図
【図５】  オン期間の損失の比較図
【図６】  オフ時スイッチング損失とその内訳の比較図
【図７】  実施例１の半導体装置の回路構成図
【図８】  実施例１の半導体装置の部分断面図
【図９】  実施例２の半導体装置の回路構成図
【図１０】  実施例２の半導体装置の部分断面図
【図１１】  実施例３の半導体装置の回路構成図
【図１２】  実施例３の半導体装置の部分断面図
【図１３】  参考例３の半導体装置の回路構成図
【図１４】  参考例４の半導体装置の部分断面図
【図１５】（ａ）は参考例４の半導体基板表面の平面図、（ｂ）は電極配置図
【図１６】  参考例１の半導体装置のキャリア分布図
【図１７】  参考例５の半導体基板表面の平面図
【図１８】  ベース駆動回路の発生損失の比較図
【図１９】  オン期間損失の比較図
【図２０】  オフ時スイッチング損失とその内訳の比較図
【図２１】  参考例６の半導体基板表面の平面図
【図２２】  参考例６の半導体装置の部分断面図
【図２３】  ＢＪＴの回路記号図
【図２４】  通常のＢＪＴの断面図
【図２５】  ＢＪＴの一例の表面パターンの平面図
【図２６】  従来の半導体装置の回路構成図
【図２７】  従来の別の半導体装置の回路構成図
【符号の説明】
１                  ｎ+ コレクタ層
２                  ｎドリフト層
３、３ａ            ｐベース領域
４、４ａ、４ｂ      ｎ+ エミッタ領域
５、５ａ、５ｂ      ｐドレイン領域
６                  ベース電極
７                  エミッタ電極
８                  コレクタ電極
９、９ａ、９ｂ、９ｃ、９ｄ  ゲート酸化膜
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ  ゲート電極層
１１、１１ａ、１１ｂ  ドレイン電極
１２                  ｐ- 低濃度領域
Ｂ                  ベース端子
Ｃ                  コレクタ端子
Ｅ                  エミッタ端子
Ｇ                  ゲート端子
ＢＴ                  バイポーラトランジスタ
ＵＴ                  ユニポーラトランジスタ
【図１】
0003951510.tif 000003
【図２】
0003951510.tif 000004
【図３】
0003951510.tif 000005
【図４】
0003951510.tif 000006
【図５】
0003951510.tif 000007
【図６】
0003951510.tif 000008
【図７】
0003951510.tif 000009
【図８】
0003951510.tif 000010
【図９】
0003951510.tif 000011
【図１０】
0003951510.tif 000012
【図１１】
0003951510.tif 000013
【図１２】
0003951510.tif 000014
【図１３】
0003951510.tif 000015
【図１４】
0003951510.tif 000016
【図１５】
0003951510.tif 000017
【図１６】
0003951510.tif 000018
【図１７】
0003951510.tif 000019
【図１８】
0003951510.tif 000020
【図１９】
0003951510.tif 000021
【図２０】
0003951510.tif 000022
【図２１】
0003951510.tif 000023
【図２２】
0003951510.tif 000024
【図２３】
0003951510.tif 000025
【図２４】
0003951510.tif 000026
【図２５】
0003951510.tif 000027
【図２６】
0003951510.tif 000028
【図２７】
0003951510.tif 000029