(57)【特許請求の範囲】
【請求項１】
窒化ガリウム系半導体の表面を、１２０Ｐａより小さい真空度となるようなアンモニアのプラズマガス流に曝すことにより、前記窒化ガリウム系半導体の電子に対する表面ポテンシャルを低下させる工程を少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項２】
活性領域が窒化ガリウム系半導体によって構成された電界効果型トランジスタを有し、前記活性領域のうち、ゲート電極とソース電極に挟まれた部分が選択的に、その表面を１２０Ｐａより小さい真空度となるようなプラズマ中に曝されることにより電子に対する表面ポテンシャルが低下したものであることを特徴とする半導体装置。
【請求項３】
前記活性領域のうち、さらに、ゲート電極とドレイン電極に挟まれた部分が選択的に、その表面をプラズマ中に曝されることにより電子に対する表面ポテンシャルが低下したものであることを特徴とする請求項２記載の半導体装置。
【請求項４】
活性領域が窒化ガリウム系半導体によって構成された電界効果型トランジスタを有し、前記活性領域の全体が、その表面を１２０Ｐａより小さい真空度となるようなプラズマ中に曝されることにより電子に対する表面ポテンシャルが低下したものであることを特徴とする半導体装置。
【請求項５】
活性領域が窒化ガリウム系半導体によって構成された複数の電界効果型トランジスタを有し、そのうち一部の電界効果型トランジスタの活性領域が、その表面を１２０Ｐａより小さい真空度となるようなプラズマ中に曝されることにより電子に対する表面ポテンシャルが低下したものであることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に（ＩｎXＡｌ1-X）YＧａ1-YＮ（０≦Ｘ≦１、０≦Ｙ≦１）で表される窒化ガリウム（ＧａＮ）系半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ等の窒化ガリウム系半導体は青色の半導体レーザのような短波長の光デバイスについて重要な半導体であるばかりでなく、最近ではその高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度について注目が集まっており、高周波のパワーデバイス材料としても有望視されている。特に、ＡｌＧａＮ／ＧａＮヘテロ接合構造ではＡｌＧａＮとＧａＮのヘテロ接合界面付近に高濃度の電子が蓄積し、いわゆる二次元電子ガスが形成される。この二次元電子ガスはＡｌＧａＮに添加されるドナー不純物と空間的に分離されて存在するため高い移動度を示し、電界効果型トランジスタにこのヘテロ構造を用いる場合、ソース抵抗成分を低減することに寄与する。また、ゲート電極から二次元電子ガスまでの距離ｄは通常数十ｎｍと短いため、アスペクト比と呼ばれるゲート長Ｌｇとの比Ｌｇ／ｄをＬｇが１００ｎｍ程度と短くなっても５から１０と大きくできるため短チャネル効果の小さい良好な飽和特性を有する電界効果トランジスタを作製しやすいという優れた特徴を有する。さらにＡｌＧａＮ／ＧａＮ系へテロ構造における二次元電子は１×１０5Ｖ／ｃｍ程度の高電界領域で、現在高周波トランジスタとして普及しているＡｌＧａＡｓ／ＩｎＧａＡｓ系の場合に比べての２倍以上の電子速度を有するばかりでなく、ヘテロ界面に蓄積される電子の濃度はＡｌＧａＮのＡｌ組成が０．２から０．３の場合に１×１０13／ｃｍ2程度でありＧａＡｓ系デバイスの約３〜５倍に達する。このような事実から、ＧａＮ系へテロ構造ＦＥＴはパワーデバイスとして非常に有望視されている。
【０００３】
【発明が解決しようとする課題】
ＧａＮ系ヘテロ構造ＦＥＴにおける問題点の一つに、リセスゲート構造を作製することが難しいことが挙げられる。これは例えばＡｌＧａＮ／ＧａＮのヘテロ構造においてＡｌＧａＮとＧａＮの格子定数が異なるため、ＧａＮ上にＡｌＧａＮの層を十分厚く形成できないことと、ＡｌＧａＮが化学的に極めて安定な材料であり、ウェットエッチングが困難であることによる。このようなことから、これまで報告されているＧａＮ系へテロ構造ＦＥＴは殆どがリセスゲート構造をとらないで、ＡｌＧａＮ層の平面上にソース・ドレインのオーミック電極とゲート電極が配置されたものとなっている。このような構造ではソース・ゲート間の抵抗値を十分低くすることが困難でありＧａＮ系ヘテロ構造ＦＥＴの本来有している優れた材料物性を引き出すことができなくなる。特にゲート・ソース間のＡｌＧａＮ層の厚さが薄いことは何らかの製造プロセス上の理由で表面の電子に対するポテンシャルが上昇すると対応する領域の電子濃度が直接的に低下することになり、ゲート電極でいくら正の方向にゲート電圧を印加してもソース電極とゲート電極間の領域で決まる最大の電子濃度以上にはゲート領域における電子濃度を上げることはできなくなってしまう。つまりこの場合ＧａＮ系ヘテロ構造ＦＥＴで流すことのできる最大ドレイン電流はソース・ゲート間の電子濃度で制限されてしまい、この間の電子に対する表面ポテンシャルがプロセス上の何らかの理由で上昇することはＧａＮ系ヘテロ構造ＦＥＴにとって致命的である。従ってソース・ゲート間の領域のＡｌＧａＮの層厚を厚くし表面ポテンシャルの変化にこの間の電子濃度がなるべく影響されないような構造、リセスゲート構造が望まれるわけであるが、このことがＧａＮ系ヘテロ構造ＦＥＴでは技術的に大変難しい。したがって、何らかの方法でソース・ドレイン間の表面ポテンシャルをできる限り低くする技術の開発が望まれる。
【０００４】
本発明は以上述べたＧａＮ系半導体装置の製造方法に関わる問題点に鑑みなされたものであり、その第一の目的はＧａＮ系半導体の電子に対する表面ポテンシャルを低下させる技術を提供することである。
【０００５】
本発明の第二の目的は、ＧａＮ系半導体の電子に対する表面ポテンシャルの低下の技術をソース・ゲート間の表面領域に選択的に適用することにより、ソース抵抗の小さな高い相互コンダクタンスを有し、大きなドレイン電流を得ることのできる高性能なＧａＮ系ヘテロ構造ＦＥＴを提供することである。
【０００６】
本発明の第三の目的は、ＧａＮ系半導体の電子に対する表面ポテンシャル低下の技術をソース・ゲート間の領域ならびにゲート・ドレイン間の表面領域に選択的に適用することにより、ソース抵抗、ドレイン抵抗が小さく、高い相互コンダクタンスを有し、大きなドレイン電流を得ることのできる低電圧動作の可能な高性能ＧａＮ系ヘテロ構造ＦＥＴを提供することである。
【０００７】
本発明の第四の目的は、ＧａＮ系半導体の電子に対する表面ポテンシャル低下の技術をＦＥＴの活性領域の全表面領域に適用することにより、大きなドレイン電流と高いゲート・ドレイン耐圧を有する高性能なＧａＮ系ヘテロ構造ＦＥＴを提供することである。
【０００８】
本発明の第五の目的は、ＧａＮ系半導体の電子に対する表面ポテンシャル低下の技術を同一基板上の特定ＦＥＴについてゲート形成領域を含む半導体表面に選択的に適用することにより、しきい値の明らかに異なるＦＥＴを同一基板上に作製することである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、窒化ガリウム系半導体の表面をプラズマ中に曝すことにより、前記窒化ガリウム系半導体の電子に対する表面ポテンシャルを低下させる工程を少なくとも含むものである。
【００１０】
まず、ＧａＮ系半導体の電子に対する表面ポテンシャル低下の技術について説明を行う。ＧａＮ系半導体をプラズマ中で処理をすることによりＧａＮ系半導体の表面を殆どエッチングすることなくその性質を変化させる事ができることについては公知であり、窒素ガス（Ｎ2）のプラズマやアンモニア（ＮＨ3）のプラズマでの処理について報告がある。我々もアンモニアプラズマ中でＧａＮ系半導体の表面をプラズマした場合に、処理後ＧａＮ系半導体表面に堆積するＳｉＯ2膜の付着強度が向上することや、プラズマ処理を行った後にＧａＮ系半導体の表面に形成したショットキー電極の理想因子（ｎ値）がやや向上する事実を公開した。そして、これらの改善の理由としてＧａＮ系半導体表面がプラズマ処理によって清浄化されることや、表面がプラズマ処理により活性化したものと推測した。一方、ＦＥＴの特性に関しては、アンモニアプラズマ処理を行ってもその後作製したＦＥＴのしきい値は、プラズマ処理をしなかったものと比べて殆ど差異が無いかむしろしきい値がやや浅くなる傾向を示した。その場合のプラズマ処理の条件は、市販のプラズマエッチング装置を用い、アンモニアガスの流量１００ｓｃｃｍ、真空度１ｔｏｒｒ、電力３０Ｗ、電極間間隔２０ｍｍの条件において５分間行うというものであり、プラズマ処理が試料に与える損傷を低減するため、通常のプラズマエッチングの条件と比べて１／３〜１／１０の低電力で行っていた。この条件を条件Ａと呼ぶことにする。このような条件はプラズマエッチング装置が異なると多少変わるので普遍的な条件とは言いがたいが参考となるデータであろう。
【００１１】
今回、たまたま同じプラズマ装置を用いてプラズマのガス流量を上述した条件に比べておよそ１／３〜１／４に絞り、装置のプラズマ処理時の真空度をおよそ４０ＰａとしてＧａＮ系半導体の表面処理を行い、処理後に作製したＦＥＴ特性に大きな変化が生じることを見出した。この新しいプラズマ処理の条件を条件Ｂと呼ぶことにする。
【００１２】
【発明の実施の形態】
図１はＦＥＴの作製に用いたヘテロ構造の断面図を示している。サファイア基板１０１上に３μｍの厚さのアンドープＧａＮ層１０２、２ｎｍの厚さのアンドープＡｌＧａＮ層１０３、１５ｎｍの厚さのｎ型ＡｌＧａＮ層１０４、３ｎｍの厚さのアンドープＡｌＧａＮ層１０５が順次ＭＯＣＶＤ法によりエピタキシャル成長されたものである。ＡｌＧａＮ層１０３、１０４，１０５におけるＡｌＮの組成は２５％、ｎ型ＡｌＧａＮ層１０４中のＳｉの添加量は４×１０18／ｃｍ3としている。この構造における電子の移動度は約１４００ｃｍ2／Ｖｓ、電子濃度は１×１０13／ｃｍ2であり、比較的良好な電気的特性を示している。図２はＦＥＴの製造工程断面図を示す。図２(ａ)において２０１は基板であり、これはサファイア基板もしくはＳｉＣ基板である。２０２は基板２０１上にエピタキシャル成長されたＧａＮ系半導体層を示し、例えば図１の１０２，１０３，１０４，１０５で示された各層をまとめてＧａＮ系半導体層２０２としている。まずＦＥＴを形成する領域以外の領域にＮあるいはＣのイオン注入を行い素子分離領域２０３を形成する（図２（ａ））。素子分離領域は選択酸化によるＧａＮ系半導体層の酸化膜であっても何ら問題は無い。素子分離領域を形成後、全面にアンモニアプラズマ処理を行う（図２（ｂ））。２０４はアンモニアプラズマを表し、２０５は改質されたＧａＮ系半導体層の表面を表す。プラズマ処理の条件は前述した条件Ａあるいは条件Ｂを同一エピタキシャル基板を分割した２つの試料に別々に施した。その後オーミック電極であるソース電極２０６とドレイン電極２０７をリフトオフ法により形成した。これらの電極金属としては真空蒸着法により順次堆積した２０ｎｍの厚さのＴｉと１００ｎｍの厚さのＡｌを用いた。水素雰囲気において５５０℃で１分間の熱処理を行った後、例えば厚さ２００ｎｍのＮｉ膜を用いたゲート電極２０８をリフトオフ法により形成し、ＦＥＴの基本的なプロセスを完了する（図２（ｃ））。
【００１３】
図３（ａ）、（ｂ）に以上の製造プロセスにより作製したＦＥＴについて、プラズマ処理の条件の違いによるその特性の違いを示す。図３（ａ）は低真空のプラズマ処理すなわち条件Ａで処理を行った後作製したＦＥＴであり、最大ドレイン電流はゲート電圧が＋２Ｖの時に６３０ｍＡ／ｍｍ、しきい値はおよそ−４Ｖを示し、アンモニアプラズマの処理を行わないＦＥＴとほぼ同一の特性を示した。一方図３（ｂ）はプラズマの処理として条件Ｂの処理を行ったものであるが、最大ドレイン電流はゲート電圧が＋２Ｖの時に８００ｍＡ／ｍｍと高い電流値を示し、しきい値はおよそ−１４Ｖと図３（ａ）の場合に比べ１０Ｖ程度深いしきい値電圧を示した。ゲート電圧が−４Ｖより正の方向ではドレイン電流のゲート電圧増加に対する変化は小さくなり、このゲート電圧の領域では電子がＡｌＧａＮ層を流れていることを示唆している。このことからプラズマ処理として条件Ｂで行った場合、明らかにＧａＮ系半導体層２０２の表面に何らかの正の電荷が発生していると考えられる。すなわちＧａＮ系半導体層２０２の表面の電子に対してのポテンシャルが低くなったことを意味している。条件Ｂを行ったＦＥＴの特性は安定であり、測定の再現性は良好であった。またしきい値の変化はプラズマのパワーには大きく依存せず、処理中の真空度に最も強く依存した。従ってプラズマ処理中のガスの流量あるいは真空度を１３３Ｐａから４０Ｐａの範囲で適当に設定することにより表面に発生する正の電荷の量を制御できることになる。図７は作製後のＦＥＴのしきい値がプラズマ処理中の真空度によっていかに変化するかを説明する実験データである。図７の破線で示したしきい値一定の線は、プラズマ処理を行わなかった時のＦＥＴのしきい値を示す。ＦＥＴのしきい値はプラズマ処理中のチャンバー圧力に依存すると共に処理時間にも依存する。およそ１００Ｐａ以下の高真空側でプラズマ処理を行うとしきい値が顕著に負の方向に変化することがわかる。さらに１２０Ｐａ以上の低真空側でプラズマ処理を行うとしきい値は逆に正の方向へ変化する。図７の結果から圧力１００Ｐａ以下の領域がプラズマ処理によりＧａＮ系半導体の表面ポテンシャルを低下させるのに適した真空度であるといえる。
【００１４】
以上の実験結果からプラズマ処理を行う時の真空度を高くすることにより、ＧａＮ系半導体表面のポテンシャルを下げることが可能となった。ＦＥＴの特性が安定で再現性のあることから、プラズマ処理により固定した正の電荷がＧａＮ系半導体層２０２の表面に発生したと推測される。
【００１５】
本発明は以上述べた実験事実に基づき考案されたものであり、具体的な応用の例を以下の発明の実施の形態で詳しく述べる。
【００１６】
（実施の形態１）
本発明の第１の実施形態に係る半導体装置およびその製造方法を図４に基づいて説明する。図４（ａ）において４０１は基板であり、４０２はＧａＮ系半導体層であり、図２の２０２に対応するものである。４０３は素子分離領域を示し、４０４はソース電極、４０５はドレイン電極であり、オーミック電極を形成する為の熱処理は済んだ状態を示している。これらの電極形成は図２の説明で述べたとおりでありここでは省略する。４０６はオーミック電極の熱処理後形成されたゲート電極を示す。この状態でソース・ゲート間の領域以外の表面をフォトレジスト４０７で覆い、条件Ｂのプラズマ処理を施す（図４（ｂ））。これによりソース・ゲート間の領域でのしきい値はゲート直下の領域のしきい値に比べて１０Ｖ程度負の側に変化し、ソース・ゲート間のシート抵抗はゲート電圧によって大きく変化せず低い値を保ちその結果、ＦＥＴのソース抵抗が低減することになる。ＦＥＴの最大ドレイン電流も図１の構造のエピタキシャル基板を用いた場合に、図３（２）のニー電圧８Ｖを保ったまま８００ｍＡ／ｍｍの高い値を示し、相互コンダクタンスは１５０ｍＳ／ｍｍと約５０％の増大を示した。一方ドレイン側にはプラズマ処理を施していないので、高い１００Ｖ以上の高いドレイン耐圧が得られた。
【００１７】
（実施の形態２）
本発明の第２の実施形態に係る半導体装置およびその製造方法を図５に基づいて説明する。図５において、５０１は基板、５０２はＧａＮ系半導体層（図２の２０２に対応する）、５０３は素子分離領域、５０４はソース電極、５０５はドレイン電極、５０６はゲート電極を示し、この図の状態で全面に条件Ｂのプラズマ処理を施している。これによりソース・ゲート間およびゲート・ドレイン間の領域でのしきい値はゲート直下の領域のしきい値に比べて１０Ｖ程度負の側に変化する。その結果ソース・ゲート間、ゲート・ドレイン間にｎ＋領域が形成されたことと等価となり、ＦＥＴのニー電圧が著しく改善される。図１の構造のエピタキシャル基板を用いた場合にＦＥＴの最大ドレイン電流として８００ｍＡ／ｍｍのニー電圧５Ｖで得られた。相互コンダクタンスは１８０ｍＳ／ｍｍとさらに増大した。一方、ドレイン耐圧は当初低下すると予想されたが、実際には１００Ｖ以上の高い値が得られた。これについては以下の実施の形態３においても同様な結果となり、詳しい原因は今のところわかっていない。
【００１８】
（実施の形態３）
実施の形態３は課題を解決する手段の所で述べたもので、ＦＥＴの形成領域全面に条件Ｂのプラズマ処理を施すものである。その製造工程は図２と同様である。ここではＳｉＣ基板上に形成した図１と同様のＧａＮ系へテロ構造を有する試料について行った実験結果について述べる。得られたＦＥＴのドレイン電流−電圧特性を図６に示す。このＦＥＴではしきい値電圧が−２０Ｖと非常に深くなっており、最大ドレイン電流は１．４Ａ／ｍｍと非常に大きい値が得られた。図３の場合とちがうのは表面のＡｌＧａＮの膜質が良好であり、添加したＳｉ不純物の活性化が図３の試料と大きく異なるためと考えられる。１．４Ａ／ｍｍというドレイン電流の値はゲート電極をつける前の最大飽和電流値に等しく、プラズマ処理を行うことにより流しうる最大の電流値がゲート電極を形成しても得られることが明らかとなった（ちなみに、後に調べたところ図３の場合もゲート電極を形成する前の最大飽和電流は８００ｍＡ／ｍｍであった。）。しきい値が深すぎるのでニー電圧もやや大きいが、８００ｍＡ／ｍｍの電流値のところでは７Ｖと決して悪い値ではないことがわかる。このようにプラズマ処理を条件Ｂで行うことにより高ドレイン電流のＦＥＴが必ず得られることがわかった。ドレイン電流−電圧特性を見ると基板がＳｉＣであるので高ドレイン電圧時の高い電流値においてもドレイン電流が低下しない様子が見て取れる。ここで注意すべきことはドレイン・ゲート間の耐圧である。図６ではわからないが、ドレイン電圧１００Ｖにおけるオフ状態でのリーク電流はゲート幅１００μｍのＦＥＴでわずかに２μＡときわめて良好な耐圧が得られた。ゲート・ドレイン間の領域が深いしきい値を取るようなプラズマ処理を施した構造においてこのような高いドレイン耐圧が得られる理由については実施の形態２でも言及したように詳しくはわからない。
【００１９】
（実施の形態４）
実施の形態４は同一基板内にある複数のＦＥＴの内、所定のＦＥＴに少なくともゲート電極形成領域を含む領域にプラズマ処理を条件Ｂで行うもので、異なるしきい値を有するＦＥＴを同一基板内に簡単に形成するものである。これを製造する方法ついてはほぼ自明であり、処理を施さないＦＥＴを選択的にレジストで覆いプラズマに曝されないようにすることで実現できることは容易に理解できるであろう。例えば、プラズマ処理が無い場合にしきい値が０Ｖ以上のＦＥＴ（すなわちエンハンスメント型ＦＥＴ）が作製されるような条件の基板を用いた場合に、プラズマ処理を選択的に行うことによってしきい値が負となるＦＥＴ（すなわちデプレーション型ＦＥＴ）を形成でき、Ｅ／Ｄインバータを基本とする論理ＩＣを容易に実現できることになる。
【００２０】
【発明の効果】
以上説明したように本発明は、１３３Ｐａよりも適度に高い真空度、具体的には圧力が１００Ｐａ以下の真空度においてＧａＮ系半導体表面にアンモニアプラズマ処理を施すことにより対応する表面領域の電子に対するポテンシャルを顕著に低下できるという新たな知見に基づきなされたものである。本発明によれば、ＧａＮ系ＦＥＴのソース抵抗の低減、ドレイン電流値の向上、ならびに耐圧の向上が同時に図れ、ＧａＮ系ＦＥＴ、およびヘテロ構造ＦＥＴの特性向上に大きく寄与でき、その効果は非常に大きい。なお、本発明の詳細ではアンモニアプラズマに限って表面ポテンシャルの低下の効果を述べたが、他のＮ2、Ａｒ、Ｈ2ガス等においても同様の効果がある真空度の領域において発現するはずであり、アンモニアによるプラズマ処理に限るものではない。
【図面の簡単な説明】
【図１】本発明の原理を発見するのに用いた試料の断面構造図
【図２】本発明の原理を発見するのに用いた半導体装置の製造工程断面図
【図３】本発明の原理を発見するのに用いた半導体装置の特性比較図
【図４】本発明の第１の実施形態に係わる半導体装置の製造工程断面図
【図５】本発明の第２の実施形態に係わる半導体装置の製造工程断面図
【図６】本発明の第３の実施の形態に係わる半導体装置の特性図
【図７】アンモニアプラズマ処理を行う場合のチャンバー圧力とＦＥＴのしきい値との関係を示す特性図
【符号の説明】
１０１   サファイア基板
１０２   アンドープＧａＮ層
１０３   アンドープＡｌＧａＮ層
１０４   ｎ型ＡｌＧａＮ層
１０５   アンドープＡｌＧａＮ層
２０１   基板
２０２   ＧａＮ系半導体層
２０３   素子分離領域
２０４   アンモニアプラズマ
２０５   改質されたＧａＮ半導体層の表面
２０６   ソース電極
２０７   ドレイン電極 ｎ型ＡｌＧａＮ相
２０８   ゲート電極
４０１   基板
４０２   ＧａＮ系半導体層
４０３   素子分離領域
４０４   ソース電極
４０５   ドレイン電極 ｎ型ＡｌＧａＮ相
４０６   ゲート電極
４０７   フォトレジスト
４０８   アンモニアプラズマ
４０９   改質されたＧａＮ半導体層の表面
５０１   基板
５０２   ＧａＮ系半導体層
５０３   素子分離領域
５０４   ソース電極
５０５   ドレイン電極 ｎ型ＡｌＧａＮ相
５０６   ゲート電極
５０７   改質されたＧａＮ半導体層の表面
【図１】
0003951743.tif 000002
【図２】
0003951743.tif 000003
【図３】
0003951743.tif 000004
【図４】
0003951743.tif 000005
【図５】
0003951743.tif 000006
【図６】
0003951743.tif 000007
【図７】
0003951743.tif 000008