(57)【特許請求の範囲】
【請求項１】
通常動作モードと、非通常動作モードとを有する半導体記憶装置であって、
外部から外部アドレス信号を取込むための複数のパッドと、
外部から制御信号を取込むための複数の入力端子と、
前記入力端子に入力された前記制御信号に応答して、前記制御信号が所定のタイミングになっているか否かを示す第１の検知信号を出力する第１のモード検知手段と、
各々が前記パッドに１対１に対応して接続され、前記外部アドレス信号に応答して内部アドレス信号を生成する複数の内部アドレス信号生成手段と、
前記第１の検知信号が入力され、かつ、前記内部アドレス信号の電位が前記外部アドレス信号に応答して電源電位以上の高電位になったとき、前記非通常動作モードの発生を示す第２の検知信号を出力する第２のモード検知手段と、
前記第２の検知信号を受けて、前記内部アドレス信号をラッチすることを命令する第３の検知信号を生成する第３のモード検知手段と、
前記第３の検知信号に応答して前記内部アドレス信号をラッチするアドレスラッチ手段と、
前記第２のモード検知手段で前記非通常動作モードの発生が検知された場合には、前記アドレスラッチ手段でラッチされた前記内部アドレス信号に基づいて非通常動作モード信号を生成するモード設定手段とを備える、半導体記憶装置。
【請求項２】
通常動作モードと、非通常動作モードとを有する半導体記憶装置であって、
外部から外部アドレス信号を取込むための複数のパッドと、
外部から制御信号を取込むための複数の入力端子と、
前記入力端子に入力された前記制御信号に応答して、前記制御信号が所定のタイミングになっているか否かを示す第１の検知信号を出力する第１のモード検知手段と、
前記外部アドレス信号に応答して内部アドレス信号を生成する複数の内部アドレス信号生成手段と、
前記第１の検知信号が入力され、かつ、前記内部アドレス信号の電位が前記外部アドレス信号に応答して電源電位以上の高電位になったとき、前記非通常動作モードの発生を示す第２の検知信号を出力する第２のモード検知手段と、
前記第２の検知信号を受けて、前記内部アドレス信号をラッチすることを命令する第３の検知信号を生成する第３のモード検知手段と、
前記第３の検知信号に応答して前記内部アドレス信号をラッチするアドレスラッチ手段と、
前記内部アドレス信号生成手段と前記アドレスラッチ手段との間に配置され、前記第２のモード検知手段で前記非通常動作モードの発生が検知された場合には、前記アドレスラッチ手段でラッチされた前記内部アドレス信号に基づいて非通常動作モード信号を生成するモード設定手段とを備える、半導体記憶装置。
【請求項３】
外部から取込む外部制御信号に応答して、前記通常動作モードにおける動作方法を設定するためのモード制御信号を発生するモード制御信号発生手段と、
前記半導体記憶装置の電源投入時より所定期間、活性化されたパワーオンリセット信号を生成し出力するパワーオンリセット信号発生手段と、
前記モード制御信号発生手段で前記モード制御信号が発生された場合には、前記内部アドレス信号に応答して前記動作方法の設定を確定するためのファンクション決定信号を生成するファンクション信号発生手段とをさらに備え、
前記ファンクション信号発生手段は、ラッチ手段を含み、
前記ラッチ手段は、前記活性化されたパワーオンリセット信号に応答して、前記ファンクション信号発生手段から所定の論理レベルを有する前記ファンクション決定信号を出力するためのデータをラッチする、請求項１または２に記載の半導体記憶装置。
【請求項４】
外部から取込む外部制御信号に応答して、前記通常動作モードにおける動作方法を設定するためのモード制御信号を発生するモード制御信号発生手段と、
前記内部アドレス信号に応答して動作方法設定用アドレス信号を生成し出力する動作方法設定用バッファと、
前記動作方法設定用アドレス信号に応答して、前記動作方法の設定を確定するためのファンクション決定信号を生成し出力するファンクション信号発生手段とをさらに備え、
前記動作方法設定用バッファは、
前記外部制御信号に応答して前記内部アドレス信号をラッチする第１のラッチ手段と、
前記モード制御信号発生手段によって発生された前記モード制御信号に応答して前記第１のラッチ手段から出力される信号をラッチする第２のラッチ手段とを含む、請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、さらに詳しくは、通常動作モードと、テストモードおよび通常動作モードにおける動作方法を選択的に設定することのできるファンクション設定モードとを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
図８は、通常動作モードと、テストモードと、ファンクション設定モードを有する従来の半導体記憶装置の全体構成を示した図である。
【０００３】
この半導体記憶装置は、図８に示されるように、センタパッドのＬＯＣ（Lead On Chip）構成を採用しており、各アドレスパッド１の横には、入力初段２がそれぞれ配置される。そして、各入力初段２と、中央部のテストモード設定回路３、アドレスバッファ５およびファンクション設定回路７とが信号線束４で接続される。
【０００４】
ここで、入力初段２の具体的な構成は、図９の回路図に示される。図９に示されるように、入力初段２は、アドレスパッド１に接続されたアドレス用入力部２０８と、テストモード用入力部２１０と、ファンクション設定モード用入力部２１２とを備える。
【０００５】
そして、このアドレス用入力部２０８は、ローレベル（以下「Ｌレベル」とも記す。なお、ハイレベルは「Ｈレベル」とも記す。）のアドレスイネーブル信号／ＡＤＥを入力することにより活性化され、アドレスパッド１に入力されたアドレス信号Ａｎに応答して内部アドレス信号ＩＮＴＡｎを出力する。また、テストモード用入力部２１０は、Ｌレベルのテストイネーブル信号／ＴＥを入力することにより活性化され、アドレスパッド１に入力されたアドレス信号Ａｎに応答して内部テスト信号ＩＮＴＡｎ（ｔｅｓｔ）を出力する。同様に、ファンクション設定モード用入力部２１２は、Ｌレベルのファンクションイネーブル信号／ＦＵを入力することにより活性化され、アドレスパッド１に入力されたアドレス信号Ａｎに応答して内部ファンクション信号ＩＮＴＡｎ（ｆｕｎｃｔｉｏｎ）を出力する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の半導体記憶装置においては、図８および図９に示されるように、各入力初段２から出る３本の信号線２１４，２１６，２１８がそれぞれアドレスバッファ５、テストモード設定回路３、ファンクション設定回路７に接続されるため信号線の総数が多くなる。また、図９に示されるように、アドレスパッド１にはアドレス用入力部２０８と、テストモード用入力部２１０と、ファンクション設定モード用入力部２１２が並列的に接続されるため、アドレスパッド１の入力容量が大きくなる。
【０００７】
さらには、図９に示されるアドレス用入力部２０８と、ユーザが制御可能なファンクション設定モード用入力部２１２は、外部からの電圧入力レベルの所定のスペックを満たす必要があり、精度の高い回路設計が必要とされる。
【０００８】
そこで、本願発明は、これらの問題を解消することを課題としてなされたものであり、サイズが小さくて設計が容易で、かつ低消費電力化を図ったアドレスキー回路を有する半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に係る半導体記憶装置は、通常動作モードと非通常動作モードとを有する半導体記憶装置であって、外部から外部アドレス信号を取込むための複数のパッドと、外部から制御信号を取込むための複数の入力端子と、入力端子に入力された制御信号に応答して、制御信号が所定のタイミングになっているか否かを示す第１の検知信号を出力する第１のモード検知手段と、各々がパッドに１対１に対応して接続され外部アドレス信号に応答して内部アドレス信号を生成する複数の内部アドレス信号生成手段と、第１の検知信号が入力され、かつ、内部アドレス信号の電位が外部アドレス信号に応答して電源電位以上の高電位になったとき、非通常動作モードの発生を示す第２の検知信号を出力する第２のモード検知手段と、第２の検知信号を受けて、内部アドレス信号をラッチすることを命令する第３の検知信号を生成する第３のモード検知手段と、第３の検知信号に応答して内部アドレス信号をラッチするアドレスラッチ手段と、上記第２のモード検知手段で非通常動作モードの発生が検知された場合には、アドレスラッチ手段でラッチされた内部アドレス信号に基づいて非通常動作モード信号を生成するモード設定手段とを備えるものである。
【００１０】
請求項２に係る半導体記憶装置は、通常動作モードと非通常動作モードとを有する半導体記憶装置であって、外部から外部アドレス信号を取込むための複数のパッドと、外部から制御信号を取込むための複数の入力端子と、入力端子に入力された制御信号に応答して、制御信号が所定のタイミングになっているか否かを示す第１の検知信号を出力する第１のモード検知手段と、外部アドレス信号に応答して内部アドレス信号を生成する複数の内部アドレス信号生成手段と、第１の検知信号が入力され、かつ、内部アドレス信号の電位が外部アドレス信号に応答して電源電位以上の高電位になったとき、非通常動作モードの発生を示す第２の検知信号を出力する第２のモード検知手段と、第２の検知信号を受けて、内部アドレス信号をラッチすることを命令する第３の検知信号を生成する第３のモード検知手段と、第３の検知信号に応答して内部アドレス信号をラッチするアドレスラッチ手段と、モード設定手段とを備えるものである。ここで、モード設定手段は、内部アドレス信号生成手段とアドレスラッチ手段との間に配置され、上記第２のモード検知手段で非通常動作モードの発生が検知された場合には、アドレスラッチ手段でラッチされた内部アドレス信号に基づいて非通常動作モード信号を生成するものである。
【００１１】
請求項３に係る半導体記憶装置は、請求項１または２に係る半導体記憶装置において、外部から取込む外部制御信号に応答して、通常動作モードにおける動作方法を設定するためのモード制御信号を発生するモード制御信号発生手段と、上記半導体記憶装置の電源投入時より所定期間、活性化されたパワーオンリセット信号を生成し出力するパワーオンリセット信号発生手段と、モード制御信号発生手段でモード制御信号が発生された場合には、内部アドレス信号に応答して上記動作方法の設定を確定するためのファンクション決定信号を生成するファンクション信号発生手段とをさらに備えるものである。ここで、ファンクション信号発生手段は、ラッチ手段を含み、そのラッチ手段は、活性化されたパワーオンリセット信号に応答してファンクション信号発生手段から所定の論理レベルを有するファンクション決定信号を出力するためのデータをラッチするものである。
【００１２】
請求項４に係る半導体記憶装置は、請求項１または２に係る半導体記憶装置において、外部から取込む外部制御信号に応答して、通常動作モードにおける動作方法を設定するためのモード制御信号を発生するモード制御信号発生手段と、内部アドレス信号に応答して動作方法設定用アドレス信号を生成し出力する動作方法設定用バッファと、動作方法設定用アドレス信号に応答して、動作方法の設定を確定するためのファンクション決定信号を生成し出力するファンクション信号発生手段とをさらに備えるものである。ここで、動作方法設定用バッファは、上記外部制御信号に応答して内部アドレス信号をラッチする第１のラッチ手段と、モード制御信号発生手段によって発生されたモード制御信号に応答して第１のラッチ手段から出力される信号をラッチする第２のラッチ手段とを含む。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１４】
図１は、本発明の実施の形態に係る半導体記憶装置の全体構成を示す図であり、図３は、より具体的な構成を示す図である。この半導体記憶装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を備え、通常動作モードと、テストモードと、ファンクション設定モードとを有する。
【００１５】
このうち、テストモードは、ユーザには公開されていないモードであり、ＷＣｂＲタイミング＋スーパーＶＩＨ＋アドレスキーで入る。
【００１６】
ここで、ＷＣｂＲタイミングとは、図３に示される入力端子１６に入力されるロウアドレスストローブ信号／ＲＡＳが、入力端子１８，２０にそれぞれ入力されるコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが立下げられた後に、立下げられるタイミングをいう。
【００１７】
また、スーパーＶＩＨとは、ＤＲＡＭを備える半導体記憶装置における通常動作時の入力電圧以上の電圧をいう。
【００１８】
また、アドレスキーとは、アドレスパッド１に入力される外部アドレス信号Ａ０からＡｎ（以下の説明においてはテストモードに対してはｎ＝３、ファンクション設定モードに対してはｎ＝７とする。）の振幅の所定の組合せをいう。なお、本実施の形態に係るテストモードは２種類あり、それらのモードに入るためのアドレスキーは（Ａ０，Ａ１，Ａ２，Ａ３）＝（１，０，０，０）、（１，０，１，１）とする。
【００１９】
一方、ファンクション設定モードは、ユーザに公開されている（ユーザが制御可能な）モードであり、ＷＣｂＲタイミング＋アドレスキーにより入る。なお、本実施の形態に係るファンクションには２種類あり、それらのアドレスキーは（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７）＝（０，０，０，０，０，１，０，０）、（１，０，０，０，０，１，０，０）とする。なお、このファンクションとしては、たとえば、バーストＥＤＯモード時のバーストアドレスの進み方を決めるファンクションなどがある。
【００２０】
以上のテストモード、ファンクション設定モード、および通常動作モードを有する本実施の形態に係る半導体記憶装置は、以下のように構成される。
【００２１】
図１に示されるように、この半導体記憶装置は、図８に示される従来の半導体記憶装置と同様な構成を有するが、アドレスパッド１で受付けたアドレスキーを保持しておくバッファとしてのテストモード設定回路１２およびファンクション設定回路１４が入力初段９とアドレスバッファ１０との途中に配置されている点で相違する。
【００２２】
また、入力初段９は、その具体的回路構成が図２に示されるものである点でも相違する。すなわち、この入力初段９は、図９に示された従来の入力初段におけるアドレス用入力部２０８と、テストモード用入力部２１０と、ファンクション設定モード用入力部２１２が１つに共通化されたものであって、上記アドレス用入力部２０８と同様な構成を有する。具体的には、入力初段９は、図２に示されるように、電源ノード９１と、ＰチャネルＭＯＳトランジスタＴＰ７，ＴＰ８と、ＮチャネルＭＯＳトランジスタＴＮ７，ＴＮ８と、インバータ９２を含む。このＰチャネルＭＯＳトランジスタＴＰ８およびＮチャネルＭＯＳトランジスタＴＮ８の両ゲートにはアドレスイネーブル信号／ＡＤＥが供給される。そして、このアドレスイネーブル信号／ＡＤＥが活性化されることにより入力初段９が活性化され、アドレスパッド１に入力された外部アドレス信号Ａｎ（ｎ＝０〜７）に応答して内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７）がインバータ９２から出力される。
【００２３】
以上のように、従来の入力初段２における通常動作時の外部アドレス信号の受付と、テストモード用のアドレスキーの受付およびファンクション設定モード用のアドレスキーの受付がより簡易な回路により共通化されたことから、アドレスパッド１の入力容量が低減される。
【００２４】
また、使用する回路素子数が減ったことにより、ユーザに公開しているアドレスキーのスペックを満たす入力初段９を容易に回路設計することができる。
【００２５】
次に、本実施の形態に係る半導体記憶装置をより具体的に説明する。
図３に示されるように、この半導体記憶装置は、アドレスパッド１と、アドレスパッド１に接続された入力初段９と、アドレスバッファ１０と、テストモードに入るためのテスト信号ＴＥを出力するテストモード設定回路１２と、ファンクションを決めるファンクション信号ＭＬＩＮＥを出力するファンクション設定回路１４と、ロウアドレスストローブ信号／ＲＡＳを入力するための入力端子１６と、コラムアドレスストローブ信号／ＣＡＳを入力するための入力端子１８と、ライトイネーブル信号／ＷＥを入力するための入力端子２０と、入力端子１６，１８，２０に接続されるＷＣｂＲディテクタ２２と、入力端子１６に接続され、入力されるロウアドレスストローブ信号／ＲＡＳに応答してアドレスイネーブル信号／ＡＤＥを発生させるアドレスイネーブル信号発生回路２４と、パワーオンリセット信号発生回路２６とを備える。
【００２６】
ここで、パワーオンリセット信号発生回路２６は、図４のタイミング図に示されるように、電源投入後電源電圧Ｖｃｃのレベルが完全にＨレベルになるまでの間、活性化されたＬレベルのパワーオンリセット信号／ＰＯＲを発生する。また、ＷＣｂＲディテクタ２２は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを受け、これらの信号がＷＣｂＲのタイミングになっているか否かを示す信号を出力する。
【００２７】
また、アドレスラッチ信号発生回路１００は、ロウアドレスストローブ信号／ＲＡＳを入力して内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７）をラッチするよう命令するためのアドレスラッチ信号を発生する。そして、上記アドレスバッファ１０は、上記アドレスラッチ信号を受取ることによって、入力される内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７のいずれか）をラッチするアドレスラッチ部１０２とを含む。
【００２８】
また、テストモード設定回路１２は、スーパーＶＩＨディテクタ１２０と、テストモードディテクタ１２２と、テストモード用アドレスラッチ部１２４と、テストモード信号発生回路１２６とを含む。
【００２９】
ここで、スーパーＶＩＨディテクタ１２０は、ロウアドレスストローブ信号／ＲＡＳと、ＷＣｂＲディテクタ２２から出力されるＷＣｂＲのタイミングになったことを示す信号と、さらに、内部アドレス信号ＩＮＴＡ０を入力する。そして、スーパーＶＩＨディテクタ１２０は、上記のＷＣｂＲのタイミングになったことを示す信号ＷＣｂＲが入力され、かつ、内部アドレス信号ＩＮＴＡ０の電位がアドレスパッド１に入力される外部アドレス信号Ａ０に応答してスーパーＶＩＨ（たとえば、電源電位が５Ｖのときは８Ｖ）になったとき、Ｈレベル（先の例においては５Ｖ）の信号ＳＶをテストモードディテクタ１２２へ出力する。
【００３０】
そして、テストモードディテクタ１２２は、上記信号ＳＶを受取ることにより、内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７のいずれか）をラッチすることを命令する信号を生成し、各テストモード用アドレスラッチ部１２４へ出力する。
【００３１】
また、各テストモード用アドレスラッチ部１２４は、テストモードディテクタ１２２から出力される信号に応答して対応する内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７のいずれか）をラッチする。
【００３２】
また、テストモード信号発生回路１２６は、テストモード用アドレスラッチ部１２４にラッチされた内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７）に基づいてテストモード信号ＴＥを生成し、出力する。
【００３３】
一方、ファンクション設定回路１４は、ＷＣｂＲディテクタ２２に接続されるＦＳＥＤ信号発生回路１４０と、アドレスイネーブル信号発生回路２４に接続されるＡＤＥＤ信号発生回路１４２と、ＦＳＥＤ信号発生回路１４０およびＡＤＥＤ信号発生回路１４２に接続されるファンクション設定モード用バッファ１４４と、ファンクション設定モード用バッファ１４４およびパワーオンリセット信号発生回路２６に接続されるファンクション信号発生回路１４６とを含む。
【００３４】
ここで、ＦＳＥＤ信号発生回路１４０は、ＷＣｂＲディテクタ２２から出力されるＷＣｂＲのタイミングが発生したことを示す信号に応答して、ロウアドレスストローブ信号／ＲＡＳの立下がったＴ時間後に１ショットのパルスからなるＦＳＥＤ信号を生成し出力する。また、ＡＤＥＤ信号発生回路１４２は、ロウアドレスストローブ信号／ＲＡＳの立下がりによってアドレスイネーブル信号発生回路２４で発生されるアドレスイネーブル信号に応答して１ショットのパルスからなるＡＤＥＤ信号を生成し出力する。
【００３５】
図５は、ファンクション設定モード用バッファ１４４の具体的構成を示す回路図である。図５に示されるように、このファンクション設定モード用バッファ１４４は、入力されるＡＤＥＤ信号を反転させるインバータ３０と、ＡＤＥＤ信号によって制御され内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７のいずれか）を反転させる第１段クロックトインバータ３２と、第１段クロックトインバータ３２から出力されるデータをラッチする第１段ラッチ回路４０と、入力されるＦＳＥＤ信号を反転させるインバータ４２と、ＦＳＥＤ信号によって制御される第２段クロックトインバータ４６と、第２段クロックトインバータ４６から出力される信号およびパワーオンリセット信号／ＰＯＲに基づいてデータをラッチする第２段ラッチ回路５２と、第２段ラッチ回路５２から出力される信号を反転させて信号／ＭＯＤＡｎを出力するインバータ５４とを含む。
【００３６】
次に、このファンクション設定モード用バッファ１４４の動作を図６のタイミング図を参照して説明する。
【００３７】
図６（ａ）に示されるように、ロウアドレスストローブ信号／ＲＡＳが立下がると、アドレスイネーブル信号発生回路２４から出力される信号を受けて、ＡＤＥＤ信号発生回路１４２が、上記のように図６（ｅ）に示される１ショットのパルスからなるＡＤＥＤ信号を発生させる。この信号は、図５に示されるインバータ３０およびＮチャネルＭＯＳトランジスタＴＮ１０のゲートに供給され、第１段クロックトインバータ３２が活性化される。これより、図６（ｄ）に示されるように、この活性化されたタイミングにおいて入力する内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７のいずれか）が第１段ラッチ回路４０にラッチされる。
【００３８】
また、図６（ａ），（ｂ），（ｃ）に示されるように、ロウアドレスストローブ信号／ＲＡＳがコラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが立下がった後立下がるいわゆるＷＣｂＲのタイミングになったとき、図６（ｆ）に示されるように、ＦＳＥＤ信号発生回路１４０は、上記のように、ＷＣｂＲディテクタ２２から出力される信号を受けて、ロウアドレスストローブ信号／ＲＡＳの立下がりの後Ｔ時間後に１ショットのパルスからなるＦＳＥＤ信号を発生させる。そして、このＦＳＥＤ信号はインバータ４２およびＮチャネルＭＯＳトランジスタＴＮ１２のゲートに供給されて第２段クロックトインバータ４６が活性化される。
【００３９】
これより、ロウアドレスストローブ信号／ＲＡＳが立下がってＴ時間後に第１段ラッチ回路４０にラッチされているデータはその極性が反転された上第２段ラッチ回路５２にラッチされる。なお、電源投入時においては、第２段ラッチ回路５２に含まれるＮＡＮＤ回路４８には活性化されたＬレベルのパワーオンリセット信号／ＰＯＲが入力されるため、インバータ５４からは、常に、活性化されたＬレベルの信号／ＭＯＤＡｎ（ｎ＝０〜７のいずれか）が出力される。
【００４０】
以上のようなファンクション設定モード用バッファ１４４によれば、ロウアドレスストローブ信号／ＲＡＳの立下がりの直後に内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７のいずれか）がラッチされるため、ＦＳＥＤ信号によって１段のラッチ回路を制御することによって内部アドレス信号ＩＮＴＡｎ（ｎ＝０〜７のいずれか）をラッチする場合よりもアドレスパッド１に外部アドレス信号Ａ０からＡ７を供給する時間がより短くて済み、所望のスペックを満たすこととなる。そして、さらにこのことは、ＷＣｂＲのタイミングにおいて、短時間でアドレスキーの設定をすることができることを意味する。
【００４１】
図７は、図３に示されるファンクション信号発生回路１４６の具体的構成を示す回路図である。図７に示されるように、このファンクション信号発生回路１４６は、上記のファンクション設定モード用バッファ１４４から出力される信号／ＭＯＤＡ０から／ＭＯＤＡ３を入力するＮＡＮＤ回路５６と、インバータ５８と、信号／ＭＯＤＡ４，／ＭＯＤＡ６，／ＭＯＤＡ７および信号／ＭＯＤＡ５の反転信号を入力するＮＡＮＤ回路６０と、インバータ６２と、信号／ＭＯＤＡ０の反転信号および信号／ＭＯＤＡ１から／ＭＯＤＡ３を入力するＮＡＮＤ回路６４と、ＮＡＮＤ回路５６および６０から出力される信号を入力するＮＯＲ回路６６と、ＮＡＮＤ回路６０および６４から出力される信号を入力するＮＯＲ回路７２と、インバータ６８，７４，８０と、ラッチ回路７８とを含む。
【００４２】
ここで、アドレスキーとして外部アドレス信号（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７）＝（０，０，０，０，０，１，０，０）がアドレスパッド１に入力されたとき、インバータ８０からはＨレベルのファンクション信号ＭＬＩＮＥが出力され、外部アドレス信号（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７）＝（１，０，０，０，０，１，０，０）がアドレスパッド１に入力されたとき、インバータ８０からはＬレベルのファンクション信号ＭＬＩＮＥが出力される。このＨまたはＬレベルのファンクション信号ＭＬＩＮＥによって決定される２つのファンクションのうち、多くのユーザに使われるファンクションは外部アドレス信号（Ａ０，Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７）＝（１，０，０，０，０，１，０，０）によって決定される方とする。
【００４３】
この場合、パワーオンリセット信号／ＰＯＲがラッチ回路７８に含まれるＮＡＮＤ回路７６に入力されるため、電源投入時は常にインバータ８０からはＬレベルのファンクション信号ＭＬＩＮＥが出力されて上記の多くのユーザに使われるファンクションが電源投入により自動的に設定されることとなる。
【００４４】
このようなファンクション信号発生回路１４６によれば、ユーザによる電源投入時のアドレスキーの設定ミスを減らすことができる。
【００４５】
【発明の効果】
請求項１に係る半導体記憶装置によれば、配線数を削減して小型化できるとともに、回路設計が容易になり、さらには、パッドの入力容量を軽減して低消費電力化を図ることができる。
【００４６】
請求項２に係る半導体記憶装置によれば、内部アドレス信号生成手段とモード設定手段とを接続する信号線を短くすることができ、その分信号線に寄生する容量を減らすことによって、低消費電力化を図ることができる。
【００４７】
請求項３に係る半導体記憶装置によれば、通常動作モードにおける動作方法の初期設定における人為的なミスを回避できる。
【００４８】
請求項４に係る半導体記憶装置によれば、通常動作モードにおける動作方法を確定するために外部から各外部アドレス信号を供給する時間を短縮することができ、簡易に上記動作方法を確定することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係る半導体記憶装置の全体構成を示す図である。
【図２】  図１に示される入力初段の具体的構成を示す回路図である。
【図３】  図１に示される半導体記憶装置の具体的構成を示す図である。
【図４】  図３に示されるパワーオンリセット信号発生回路の動作を示すタイミング図である。
【図５】  図３に示されるファンクション設定モード用バッファの具体的構成を示す回路図である。
【図６】  図５に示されるファンクション設定モード用バッファの動作を説明するためのタイミング図である。
【図７】  図３に示されるファンクション信号発生回路の具体的構成を示す回路図である。
【図８】  従来の半導体記憶装置の全体構成を示す図である。
【図９】  図８に示される入力初段の具体的構成を示す回路図である。
【符号の説明】
１  アドレスパッド、９  入力初段、１０  アドレスバッファ、１２  テストモード設定回路、１４  ファンクション設定回路、１６，１８，２０  入力端子、２２  ＷＣｂＲディテクタ、２６  パワーオンリセット信号発生回路、４０第１段ラッチ回路、５２  第２段ラッチ回路、７８  ラッチ回路、１４４  ファンクション設定モード用バッファ、１４６  ファンクション信号発生回路。
【図１】
0003919847.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003919847.tif 000008
【図８】
0003919847.tif 000009
【図９】
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