(57)【特許請求の範囲】
【請求項１】
磁化容易軸が膜面垂直方向である磁性層で非磁性層を挟んだ磁気抵抗効果素子と素子選択用デバイスとからなる複数のメモリセルがマトリックス状に配置され、前記磁気抵抗効果素子の素子列を挟むように複数の書き込み配線が配置され、少なくとも１本の前記書き込み配線はその両端において他の前記書き込み配線と接続され、その他の前記書き込み配線はその一端で他の前記書き込み配線と接続され、他端には駆動回路および電源回路が接続されている磁気メモリ装置において、
前記両端が他の配線と接続されている書き込み線を挟んで配置された一対の磁気抵抗効果素子のメモリ層は、記録を行なう際に、常に逆向きに磁化されることを特徴とする磁気メモリ装置。
【請求項２】
前記磁気抵抗効果素子に、複数の前記書き込み配線に流れる電流により誘起された合成磁界が印加されることを特徴とする請求項１に記載の磁気メモリ装置。
【請求項３】
前記磁気抵抗効果素子は、前記書き込み配線に流れる電流により誘起された前記磁気抵抗効果素子のメモリ層の磁化方向を決定する磁界と、前記磁気抵抗効果素子の膜面に対して水平な水平磁界とが印加されることによりメモリ層の磁化が反転することを特徴とする請求項２に記載の磁気メモリ装置。
【請求項４】
前記水平磁界は、前記書き込み配線に交差して配置されたビット線に流れる電流により誘起され、該ビット線は、前記メモリセルに記録された情報を読み出す際に用いられる読み出し用配線を兼ねることを特徴とする請求項３に記載の磁気メモリ装置。
【請求項５】
磁化容易軸が膜面垂直方向である磁性層で非磁性層を挟んだ磁気抵抗効果素子と素子選択用デバイスとからなる複数のメモリセルがマトリックス状に配置され、前記磁気抵抗効果素子の素子列を挟むように複数の書き込み配線が配置され、少なくとも１本の前記書き込み配線はその両端において他の前記書き込み配線と接続され、その他の前記書き込み配線はその一端で他の前記書き込み配線と接続され、他端には駆動回路および電源回路が接続されている磁気メモリ装置において、
前記両端が他の書き込み配線と接続された書き込み線を挟むように配置された２つの前記磁気抵抗効果素子によって１ビットを構成し、該２つの磁気抵抗効果素子に流れる電流の大小を検出するためのセンスアンプを有し、
前記センスアンプにおける検出結果に基づいて、前記磁気抵抗効果素子のメモリ層の磁化方向が識別されることを特徴とする磁気メモリ装置。
【請求項６】
前記磁気抵抗効果素子及び前記書き込み配線は共に基板上に形成され、前記書き込み配線は前記磁気抵抗効果素子よりも前記基板側に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の磁気メモリ装置。
【請求項７】
前記基板上に、隣接する磁気抵抗効果素子に接続される２つの素子選択用デバイスを分離する素子分離領域が形成され、
前記両端を他の書き込み配線と接続されている書き込み配線が、前記素子分離領域の直上に配置されていることを特徴とする請求項６に記載の磁気メモリ装置。
【請求項８】
前記素子選択用デバイスは、電界効果型トランジスタであることを特徴とする請求項７に記載の磁気メモリ装置。
【請求項９】
前記素子選択用デバイスは、ダイオードであることを特徴とする請求項７に記載の磁気メモリ装置。
【請求項１０】
前記書き込み配線は、相互に接続される接続部を含めて同一平面上に形成されていることを特徴とする請求項１乃至９のいずれか１項に記載の磁気メモリ装置。
【請求項１１】
前記電源回路は、前記書き込み配線が接続された配線の一端に前記駆動回路を介して電流を押し込み、前記書き込み配線が接続された配線の他端から前記駆動回路を介して電流を引き込むプッシュプル電源回路であることを特徴とする請求項１乃至１０のいずれか１項に記載の磁気メモリ装置。
【請求項１２】
磁化容易軸が膜面垂直方向である磁性層で非磁性層を挟んだ磁気抵抗効果素子と素子選択用デバイスとからなる複数のメモリセルがマトリックス状に配置され、前記磁気抵抗効果素子の素子列を挟むように複数の書き込み配線が配置され、少なくとも１本の前記書き込み配線はその両端において他の前記書き込み配線と接続され、その他の前記書き込み配線はその一端で他の前記書き込み配線と接続され、他端には駆動回路および電源回路が接続されている磁気メモリ装置の駆動方法であって、
前記両端が他の書き込み配線と接続された書き込み配線を挟む一対の磁気抵抗効果素子に対して、前記書き込み配線に流れる電流により誘起される垂直磁界と、前記磁気抵抗効果素子の膜面に対して水平な水平磁界とを印加することにより、前記一対の磁気抵抗効果素子のメモリ層の磁化を垂直方向において、互いに逆方向に磁化することを特徴とする磁気メモリ装置の駆動方法。
【請求項１３】
前記一対の磁気抵抗効果素子に流れる電流の大小を検出することにより、前記メモリ層の磁化方向を識別することを特徴とする請求項１２に記載の磁気メモリ装置の駆動方法。
【請求項１４】
請求項１乃至１１のいずれか１項に記載の磁気メモリ装置を内蔵メモリとして搭載していることを特徴とする情報機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁化の向きによって情報を記録し、磁気抵抗効果によって情報を再生する磁気抵抗効果素子（以下、磁気メモリ素子とも記載する）を用いた磁気メモリ装置及びその駆動方法に関するものである。
【０００２】
【従来の技術】
磁気メモリは、半導体メモリと同様に稼動部のない固体メモリであるが、電源が断たれても情報を失わない、繰り返し書換え回数が無限回である、放射線が入射されても記録内容が消失する危険性がない等、半導体メモリと比較して有利な点がある。
【０００３】
磁気メモリ素子では、強磁性層間に一定の電流を流した状態で強磁性層面内に外部磁界が印加されると、両強磁性層の磁化の相対角度に応じて抵抗値が変化する磁気抵抗効果現象が現れる。両強磁性層の磁化の向きが平行（両強磁性層の磁化方向が同じ方向）である場合には抵抗値は最小となり、反平行（両強磁性層の磁化方向が互いに反対方向）である場合には抵抗値が最大となる。
【０００４】
したがって、両強磁性層間に保磁力差を付与することによって、磁界の強さに応じて磁化の平行状態及び反平行状態を実現することができるため、抵抗値の変化による磁化状態の検出が可能となる。
【０００５】
近年、両強磁性層に挟まれるトンネル障壁層にＡｌの表面酸化膜を用いることによって、２０％近い磁気抵抗変化率を示す磁気メモリ素子が得られるようになったことから、磁気ヘッドや磁気メモリ素子への応用の可能性が高まってきた。こうした大きな磁気抵抗変化率を示す磁気抵抗効果素子を報告している文献の代表例としては、「1996年4月、ジャーナル・オブ・アプライド・フィジックス、79巻、4724〜4729頁（Journal of Applied Physics, vol.79, 4724〜4729, 1996）」がある。このような磁気抵抗効果素子をメモリ素子として用いる場合には、磁気抵抗比は大きければ大きいほど、ＳＮ比を高くすることができる。
【０００６】
また、特開平１１−２１３６５０号公報には、磁気抵抗効果素子として、磁性膜に垂直磁化膜を用いた磁気メモリが開示されている。該公知例によれば、磁性膜に垂直磁化膜を用いることによって、面内磁化膜を用いた場合には不可能であったメモリセルの高集積化を達成している。すなわち、面内磁化膜を用いた場合においては、メモリセルの面積を小さくするにしたがって、磁性層内部で生じる反磁界（自己減磁界）が無視できなくなり記録保持する磁性層の磁化方向が一方向に定まらず不安定となってしまう。それに対して、磁性膜に垂直磁化膜を用いることによって、メモリセルが微細化されても反磁界が大きくなることなく、安定に磁化を保存できる磁気メモリ素子が開示されている。
【０００７】
実際にこのような磁気抵抗効果素子を利用した磁気メモリでは、磁気メモリを構成する各メモリセルの近傍に配置された配線に電流を流すことで磁場が生じ、この磁場により強磁性層（メモリ層）の磁化方向が決定されることで情報が記録される。したがって、記録を行うためには、メモリ層の磁化方向を反転させるのに充分な磁場を発生できる電流を配線に流す必要がある。
【０００８】
【発明が解決しようとする課題】
しかしながら、今後更に磁気抵抗比を大きくするためには磁気抵抗効果素子の作成時のマージンが厳しくなったり、また所望の磁気抵抗比を得るために特殊な温度状況下でメモリを駆動させる必要があり、またメモリ素子として垂直磁化膜を用いた場合には、面内磁化膜に比べて保磁力が大きくなるために、磁化反転磁界が大きくなり大きな外部磁界を印加する必要があり、そのため配線に流す電流が大きくなってしまうという問題点がある。
【０００９】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、メモリ素子に垂直磁化膜を用いた場合などのようにメモリ素子の磁化反転に要する外部磁界が大きくなっても、消費電力を大きくすることなくメモリの駆動を可能とし、また磁気抵抗効果素子の磁気抵抗比が小さくても安定して駆動を行なうことが可能な磁気メモリ装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は、磁気抵抗効果素子が配置された素子列を挟むように書き込み配線を配置し、少なくとも１本の書き込み配線の両端を他の書き込み配線と接続して電流を流すことにより、該書き込み配線を挟んだ２つの磁気抵抗効果素子のメモリ層を、磁化方向が互いに逆方向になるように磁化している。このため、２つの磁気抵抗効果素子に互いに異なる情報を記録させ、相補的に動作させることが可能になる。
【００１１】
したがって、２つの磁気抵抗効果素子は、互いに異なる状態（異なる抵抗）にあり、異なる電流が流れることになるため、２つの磁気抵抗効果素子に流れる電流値の大小をセンスアンプで検出することが容易となり、それにより、磁気抵抗効果素子のメモリ層の磁化方向の検出感度が向上するとともに、メモリ層の磁化方向の検出が容易になる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施の形態）
図１は、本発明の磁気メモリ装置の第１の実施形態における情報記録に関係する部分を示す回路構成図である。また、図２は、本発明の磁気メモリ装置の第１の実施形態における情報読み出しに関係する部分の回路構成図である。なお、図１及び図２に示す磁気メモリにおいては、メモリ素子を備える２つのメモリセルが相補動作し、１記録単位、１ビットの情報が記録される。
【００１４】
図１及び図２に示すように本実施形態における磁気メモリは、３×４のマトリクス状に配置されたメモリセルと、読み出し・書き込みを兼ねるビット線BL1，BL2，BL3と、読み出し用のワード線WL1，WL2，WL3，WL4と、読み出し用のセンス線SL1，SL2，SL3，SL4と、書き込み用の書き込み配線WWL1，WWL2とから構成されている。
【００１５】
メモリセルの１つは、素子選択用デバイスである１個の電界効果型トランジスタT11と、これに対応する磁気抵抗効果素子である１個のメモリ素子r11とから構成されている。ここでは磁気抵抗効果素子として、トンネル磁気抵抗効果素子（ＴＭＲ素子）を例にあげて説明するが、磁化が膜面垂直方向に配向しているものであればこれに限られるものではない。
【００１６】
同様に、他のメモリセルも、素子選択用デバイスである電界効果型トランジスタT12，T13，T14，T21，T22，T23，T24，T31，T32，T33，T34と、これに対応する磁気抵抗効果素子であるメモリ素子r12，r13，r14，r21，r22，r23，r24，r31，r32，r33，r34とから構成されている。
【００１７】
各メモリ素子r11，r12，r13，r14，r21，r22，r23，r24，r31，r32，r33，r34は、トンネル障壁層を、垂直方向（厚さ方向）に磁化容易軸を有する２層の強磁性体で挟んだ構造の垂直磁化ＴＭＲ素子であり、２層の強磁性体の一方をメモリ層とし、メモリ層の磁化方向を選択することにより電気抵抗値が変化する。
【００１８】
例えば、トンネル障壁層としては、厚さ0.5〜2nmの薄いアルミニウム酸化膜を用いることができ、強磁性体としては、垂直方向に磁化容易軸を持つフェリ磁性体を用いることができる。
【００１９】
垂直方向に磁化容易軸を持つフェリ磁性体としては、希土類のGd、Tb、Dyを含むGdFe、GdFeCo、TbFe、TbFeCo、DyFe、DyFeCo等がある。
【００２０】
メモリ素子r11，r12，r13，r14，r21，r22，r23，r24，r31，r32，r33，r34に情報を書き込む場合は、上述したメモリ層の磁化方向として情報が記録される。メモリ層の磁化方向は、反転磁界以上の外部磁界が印加されない限り保存されるため、各メモリ素子は不揮発性のメモリとして動作する。
【００２１】
一方、メモリ素子r11，r12，r13，r14，r21，r22，r23，r24，r31，r32，r33，r34から情報を読み出す場合は、強磁性層の磁化が平行状態（同じ方向を向いている）であるか、或いは反平行状態（互いに反対方向を向いている）であるかに応じて、トンネル障壁層を介して流れるトンネル電流値が異なることを利用して情報が読み出される。
【００２２】
電界効果型トランジスタT11，T12，T13，T14，T21，T22，T23，T24，T31，T32，T33，T34は、対応して配置されたメモリ素子用のスイッチング素子として機能する素子選択用デバイスである。
【００２３】
ビット線BL1，BL2，BL3は、互いに平行に配置されている。
【００２４】
ワード線WL１，WL2，WL3，WL4は、互いに平行に、かつビット線BL1，BL2，BL3と交差して配置されている。
【００２５】
書き込み配線WWL1，WWL2は、メモリ素子が配置された２列のメモリ素子列を挟むように３本の配線からなり、該３本の配線のうち中間の配線はその両端で他の２本の配線と接続されている。また、書き込み配線WWL1，WWL2は、ビット線BL1，BL2，BL3と交差して配置されている。
【００２６】
電界効果型トランジスタT11，T12，T13，T14，T21，T22，T23，T24，T31，T32，T33，T34のドレインは、これに対応するメモリ素子r11，r12，r13，r14，r21，r22，r23，r24，r31，r32，r33，r34の一方の端子にそれぞれ接続されている。
【００２７】
また、電界効果型トランジスタT11，T21，T31のゲート端子はワード線WL１に接続され、ソース端子はセンス線SL1に接続されている。同様に、電界効果型トランジスタT12，T22，T32のゲート端子はワード線WL2に接続され、電界効果型トランジスタT13，T23，T33のゲート端子はワード線WL3に接続され、電界効果型トランジスタT14，T24，T34のゲート端子はワード線WL4に接続されている。
【００２８】
また、メモリ素子r11，r12，r13，r14の他方の端子はビット線BL1に接続されている。同様に、メモリ素子r21，r22，r23，r24の他方の端子はビット線BL2に接続され、メモリ素子r31，r32，r33，r34の他方の端子はビット線BL3に接続されている。
【００２９】
更に、書き込み配線WWL1には、書き込み電流を流すために、４個の電界効果型トランジスタTw11，Tw12，Tw13，Tw14からなる簡単な駆動回路が接続されている。同様に、書き込み配線WWL2には、４個の電界効果型トランジスタTw21，Tw22，Tw23，Tw24からなる簡単な駆動回路が接続されている。なお、これらの駆動回路は、電源回路に接続されている。
【００３０】
電界効果型トランジスタTw11，Tw12，Tw13，Tw14，Tw21，Tw22，Tw23，Tw24は、スイッチング素子として機能し、対角にある電界効果型トランジスタが同時にオンすると、これに対応する書き込み配線WWLに電流が流れる。例えば、電界効果型トランジスタTw11，Tw14が同時にオンすると、これに対応する書き込み配線WWL1に電流が流れる。
【００３１】
ビット線BL1には、書き込み時に書き込み電流を流すために、２個の電界効果型トランジスタTb11，Tb12からなる書き込み用の簡単な駆動回路が接続されている。同様に、ビット線BL2には、２個の電界効果型トランジスタTb21，Tb22からなる簡単な駆動回路が接続され、ビット線BL3には、２個の電界効果型トランジスタTb31，Tb32からなる簡単な駆動回路が接続されている。なお、これらの駆動回路は、電源回路に接続されている。
【００３２】
電界効果型トランジスタTb11，Tb12，Tb21，Tb22，Tb31，Tb32は、スイッチング素子として機能し、ビット線BLの両端にある電界効果型トランジスタが同時にオンすると、これに対応するビット線BLに電流が流れる。例えば、電界効果型トランジスタTb21，Tb22が同時にオンすると、これに対応するビット線BL2に電流が流れる。
【００３３】
センス線SL1，SL2には、読み出し時にメモリ素子r11，r21，r31，r12，r22，r32に流れる電流をセンス線SL1，SL2を介して検出するためにセンスアンプSA1が接続されている。同様に、センス線SL3，SL4には、読み出し時にメモリ素子r13，r23，r33，r14，r24，r34に流れる電流をセンス線SL3，SL4を介して検出するためにセンスアンプSA2が接続されている。
【００３４】
なお、上述したような各メモリ素子及び各電界効果型トランジスタは半導体基板上に形成されている。
【００３５】
以下に、上記のように構成された磁気メモリ装置の動作について説明する。
【００３６】
最初に、メモリセル内のメモリ素子に情報を記録する場合の動作について図１を参照して説明する。ここでは、メモリ素子r21，r22に情報を記録する場合の動作について説明する。なお、情報は、メモリ素子r21，r22を構成する強磁性層のうち、情報を記録するメモリ層の磁化方向として記録される。
【００３７】
まず、書き込み配線WWL1に接続されている電界効果型トランジスタのうち、電界効果型トランジスタTW11，14をオン状態とする。それにより、書き込み配線WWL1に、電界効果型トランジスタTW11から電界効果型トランジスタTW14に向かって、メモリ素子r11，r21，r31からなる第１列目のメモリ素子列、及びメモリ素子r12，r22，r32からなる第２列目のメモリ素子列を挟んで折り返し電流が流れる。
【００３８】
このとき、第１列目のメモリ素子列を構成するメモリ素子r11，r21，r31には、図１の下方向に向かう電流と上方向に向かう電流とにより同じ方向（紙面の裏面から表面方向）の磁界が同時に印加され、第２列目のメモリ素子列を構成するメモリ素子r12，r22，r32には、図１の上方向に向かう電流と下方向に向かう電流とにより同じ方向（紙面の表面から裏面方向）の磁界が同時に印加される。したがって、書き込み配線が１本で電流値が同じ場合と比較して、各メモリ素子には約２倍の磁界を印加できることになる。言い換えれば、同じ磁界を発生するのに、配線に流す電流は半分で良いことになる。したがって、特に垂直磁化膜をメモリ素子として用いた場合には、小さい消費電力で磁化反転させることが可能となる。このとき、第１列目のメモリ素子列を構成するメモリ素子r11，r21，r31及び第２列目のメモリ素子列を構成するメモリ素子r12，r22，r32には互いに逆方向にほぼ同じ磁界が印加されている。
【００３９】
次に、ビット線BL2に接続されている電界効果型トランジスタTb21，Tb22をオン状態とする。それにより、電界効果型トランジスタTb21から電界効果型トランジスタTb22に向かってビット線BL2に電流が流れる。ビット線BL2は、メモリ素子r21，r22の直上に配置されているため、ビット線BL2に流れる電流により発生する磁界は、メモリ素子r21，r22に対して水平方向となる。
【００４０】
このため、メモリ素子r21，r22には、書き込み配線WWL1に流れる電流により発生する垂直磁界とビット線BL2に流れる電流により発生する水平磁界とが同時に印加されることになる。
【００４１】
垂直方向に磁化容易軸を持つ強磁性層に垂直磁界と水平磁界とが同時に印加されると、垂直磁界は強磁性層の磁化方向を決定する磁界となり、水平磁界は磁化方向反転に必要な垂直磁界の大きさを低減するように働く磁界、つまり、アシスト磁界となる。このアシスト磁界の方向は、水平であれば任意の方向で構わないため、書き込み配線WWL1に流れる電流により発生する垂直磁界の方向にかかわらず、常に一定方向の磁界を発生させれば良い。
【００４２】
従って、書き込み時に各ビット線BLに流す電流は、双方向でなく一定方向で良いことになるため、各ビット線BLに接続される駆動回路は、図１に示すように、各書き込み配線WWLに接続される駆動回路と比較して簡略化することができる。
【００４３】
ビット線BL2で発生する水平磁界は、書き込み配線WWL1で発生する垂直磁界とともにメモリ素子r21，r22に印加される。それにより、メモリ素子r21，r22のメモリ層は、書き込み配線WWL1で発生する垂直磁界の方向に磁化されるのに十分な磁界が印加され、情報が記録される。
【００４４】
このとき、書き込み配線WWL1で発生する垂直磁界は、メモリ素子r21，r22に対して互いに逆方向に印加されるため、メモリ素子r21，r22のメモリ層はそれぞれ逆方向に磁化されることになる。すなわち、メモリ素子r21を備えたメモリセルとメモリ素子r22を備えたメモリセルとが相補的に動作し、１ビットの情報が２つのメモリセル（メモリ素子r21，r22）で記録されることになる。
【００４５】
一方、メモリセル内のメモリ素子に磁化方向として記録されている情報を読み出す場合の動作について図２を参照して説明する。ここでは、メモリ素子r21，r22に磁化方向として記録されている情報を読み出す場合の動作について説明する。
【００４６】
まず、ビット線BL2に接続されている電源回路側の電界効果型トランジスタTb21をオンにするとともにアース側の電界効果型トランジスタTb22をオフにすることにより、ビット線BL2を一定電位にする。
【００４７】
次に、ワード線WL1，WL2に電圧を印加して、電界効果型トランジスタT21，T22をオンにする。
【００４８】
ここで、メモリ素子r21，r22は相補動作を行うため、一方のメモリ素子を構成する２層の強磁性層の磁化方向が互いに平行状態であれば、他方のメモリ素子を構成する２層の強磁性層は反平行である。この場合、２層の強磁性層の磁化方向が互いに平行状態である一方のメモリ素子は、他方のメモリ素子と比較して抵抗が相対的に小さくなっている。
【００４９】
したがって、２つのメモリ素子r21，r22に流れる電流値は互いに異なることになるため、この電流値の大小をセンス線SL1，SL2を介してセンスアンプSA1により検出することで、メモリ素子r21，r22に記録されている情報を識別する。
【００５０】
なお、本実施形態においては、メモリ素子が配置されたメモリ素子列と平行に書き込み配線WWLを配置し、メモリ素子列を挟んで折り返し電流を流していたが、メモリ素子が配置されたメモリ素子行と平行に書き込み配線WWLを配置し、メモリ素子行を挟んで折り返し電流を流すことも可能である。
【００５１】
また、本実施形態においては、書き込み配線WWL1，WWL2は、３本の配線から構成されているが、４本以上の複数の配線からなる構成とし、該複数の配線の少なくとも１本の配線をその両端で他の配線と接続し、その他の配線をその一端で他の配線と接続し、他端に駆動回路を接続しても良い。この場合にも、両端が他の配線と接続されている配線を挟んで配置された２つのメモリ素子のメモリ層を、記録時に逆方向に磁化し、該２つのメモリ素子に異なる情報を記録させ、相補的に動作させることができる。
【００５２】
以下に、本実施形態の磁気メモリを構成するメモリセルのセル構造について詳細に説明する。
【００５３】
図３は、図１に示したメモリ素子r及び電界効果型トランジスタTを備えたメモリセルのセル構造の一例を示す断面図である。
【００５４】
図３に示すように本例における１ビットを構成するメモリセルは、２つのメモリ素子４１，４２と、スイッチング素子として機能する２つの電界効果型トランジスタと、３本の書き込み配線７，８，９とから構成されている。
【００５５】
ｐ型シリコン基板１上には、SiO2からなる埋め込み型の素子分離領域３と、電界効果型トランジスタのドレイン及びソースとなるｎ型拡散領域２０，２１と、SiO2からなるゲート絶縁膜２２と、ポリシリコンからなるゲート電極２３とが形成されている。
【００５６】
メモリ素子４１，４２は、厚さ約１nmの酸化アルミニウム層を、垂直方向に磁化容易軸を持つ２層のフェリ磁性体GdFe及びフェリ磁性体TbFeで挟んだ構成である。一方のフェリ磁性体は、TiNからなるローカル配線５を介して素子選択用電界効果型トランジスタのｎ型拡散領域２０に接続され、他方のフェリ磁性体は、Ti／AlSiCu／Tiからなるビット線６に接続されている。
【００５７】
書き込み配線７，８，９は、メモリ素子４１，４２をそれぞれ左右から挟むように、メモリ素子４１，４２よりもｐ型シリコン基板１側に配置され、連続した電流が流れるように端部で接続されている。
【００５８】
特に、メモリ素子４１，４２の共有配線である書き込み配線８は、２つの電界効果型トランジスタを分離する素子分離領域３の上部に配置されている。それにより、２つのメモリ素子４１，４２に対してほぼ等距離に共有配線を配置することができる。
【００５９】
例えば、書き込み配線７，９には、紙面の裏面から表面に向けて電流が流れ、書き込み配線８には、紙面の表面から裏面に向けて電流が流れることにより、メモリ素子４１には、書き込み配線７，８のそれぞれで発生する磁界が重ね合わされた合成磁界が図中下向きに印加され、メモリ素子４２には、書き込み配線８，９のそれぞれで発生する磁界が重ね合わされた合成磁界が図中上向きに印加される。
【００６０】
すなわち、書き込み配線７，８，９に連続した書き込み電流を流すことにより、ＴＭＲ４１，４２には互いに逆方向の磁界が印加され、しかも、その磁界は、折り返し電流で誘起されている磁界であるため、それぞれの書き込み配線７，８，９で誘起される磁界の２倍となる。
【００６１】
ビット線６は、メモリ素子４１，４２の直上に配置されるため、ビット線６に流れる電流により発生する磁界は、メモリ素子４１，４２に対して水平方向である。この水平方向の磁界は、書き込み配線７，８，９で発生する垂直磁界とともにメモリ素子４１，４２に印加され、磁化方向反転に必要な垂直磁界の大きさを低減するように働くアシスト磁界となる。これにより、メモリ素子４１，４２のメモリ層を互いに逆方向に磁化することが容易となり、メモリ素子４１，４２を相補的に動作させ、１ビットの情報を２つのメモリセルで記録させることが可能になる。
【００６２】
なお、書き込み配線７，８，９は、同一平面上に配置されるため、マスクパターンを変更するのみで、その接続部も含めて１回の書き込み配線作製プロセスで形成することができる。従って、製造プロセスには新たな負荷が生じないため、製造上のメリットも大きい。
【００６３】
図４は、図１に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の他の例を示す断面図である。なお、図４において、図３に示したメモリセルと同様の部分については同一の符号を付す。
【００６４】
図４に示すように本例におけるメモリセルは、図３に示したメモリセルに対して、スイッチング素子として機能する素子選択用デバイスを電界効果型トランジスタからダイオードに変更した点が異なり、単純マトリックス構成を実現している。
【００６５】
なお、ｐ型シリコン基板１上には、ｎ型拡散領域２０，２１、ゲート絶縁膜２２及びゲート電極２３の代わりに、ダイオードのアノード及びカソードとなる拡散領域２０１，２０２が形成されている。
【００６６】
また、メモリ素子４１，４２の共有配線である書き込み配線８は、２つのダイオードを分離する素子分離領域３の上部に配置されている。それにより、２つのメモリ素子４１，４２に対してほぼ等距離に共有配線を配置することができる。
【００６７】
（第２の実施の形態）
上述した第１の実施形態においては、各書き込み配線WWL1，WWL2に４個の電界効果型トランジスタを接続することで、各書き込み配線WWL1，WWL2に書き込み電流を双方向に流すことを可能とし、各ビット線BL1〜BL3に２個の電界効果型トランジスタを接続することで、各ビット線BL1〜BL3に書き込み電流を一定方向に流すことを可能としていたが、各書き込み配線WWL1，WWL2及び各ビット線BL1〜BL3の少なくとも一方に共通の書き込み電流を双方向に供給するための電源回路として、プッシュプル電源を使用することも可能である。なお、ビット線BLについても、書き込み配線WWLと同様に、書き込み電流を双方向に供給し、メモリ素子を挟んで折り返して電流を流すような構成とすれば、必要な磁界を１／２の電流値で発生することができる。
【００６８】
図５は、本発明の磁気メモリ装置の第２の実施形態を示す図であり、（ａ）は情報記録に関係する部分を示す回路構成図、（ｂ）は（ａ）に示した書き込み線用プッシュプル電源及びビット線用プッシュプル電源の一例を示す回路構成図である。なお、図５（ａ）において、図１に示した磁気メモリ装置と同様の部分については同一の符号を付す。
【００６９】
図５（ａ）に示すように本実施形態における磁気メモリは、各書き込み配線WWL1，WWL2に共通の書き込み電流を双方向に供給するための書き込み線用プッシュプル電源と、各ビット線BL1〜BL3に共通の書き込み電流を双方向に供給するためのビット線用プッシュプル電源とを有し、更に、書き込み電流を流す配線を選択するためのスイッチとして機能する電界効果型トランジスタが、各書き込み配線WWL1，WWL2及び各ビット線BL1〜BL3に２個ずつ設置される。
【００７０】
また、書き込み線用プッシュプル電源及びビット線用プッシュプル電源として、入力される制御信号に基づいて、図５（ｂ）に示すように、各書き込み配線WWL1，WWL2或いは各ビット線BL1〜BL3に対して双方向電流を供給するプッシュプル電源を使用することが可能である。
【００７１】
上述したように本実施形態においては、メモリの規模が大きくなった場合に、少ない数の電界効果型トランジスタで周辺回路を構成できるという利点があり、１つのプッシュプル電源に接続された書き込み配線のうち、同時に１つの配線のみに書き込み電流を流すことになる。
【００７２】
なお、本実施形態は、各書き込み配線WWL1，WWL2及び各ビット線BL1〜BL3の両方に共通の書き込み電流を双方向に供給する構成であるが、上述したように、各書き込み配線WWL1，WWL2及び各ビット線BL1〜BL3の少なくとも一方に共通の書き込み電流を双方向に供給する構成であっても良い。
【００７３】
以上説明してきた本発明の磁気メモリ装置は、高速書き換え可能な不揮発メモリであるため、携帯式通信機器やパーソナルコンピュータ機器等のワークメモリ（内蔵メモリ）に好適に用いられる。本実施形態の磁気メモリ装置をワークメモリとして使用することにより、バックアップ電源やキャッシュメモリ・バッファメモリを設置することなく、処理の中断・再開を直ちに行うことが可能になるため、装置の小型化・コストの削減を図ることができる。
【００７４】
また、本発明の磁気メモリ装置は、携帯式通信機器や携帯式パーソナルコンピュータなどの携帯型情報処理装置のプログラムメモリとして使用されているＮＯＲ型フラッシュメモリと比較して、書き換え速度を数桁高速化することが可能であるため、携帯型情報処理装置に適用すれば、処理性能を飛躍的に向上させることができる。
【００７５】
【発明の効果】
以上説明したように本発明においては、書き込み配線を挟む２つの磁気抵抗効果素子が、互いに逆方向に磁化し、２つの磁気抵抗効果素子は互いに異なる情報を記録し、相補的に動作させることができるため、２つの磁気抵抗効果素子に流れる電流値の大小をセンスアンプで検出することが容易となり、それにより、磁気抵抗効果素子のメモリ層の磁化方向の検出感度の向上を図ることができるとともに、メモリ層の磁化方向の検出を容易にすることができる。
【００７６】
従って、磁気抵抗効果素子の磁気抵抗比が小さな場合にも、安定して情報の記録・読み出しを行うことができる。
【００７７】
また、磁気抵抗効果素子を挟んで連続する書き込み電流を流しているため、磁気抵抗効果素子に印加する垂直磁界を少ない書き込み電流で誘起することができる。このため、メモリ素子の磁化反転に要する外部磁界が大きくなったとしても、消費電力を大きくすることなくメモリを駆動することができる。
【図面の簡単な説明】
【図１】本発明の磁気メモリ装置の第１の実施形態における情報記録に関係する部分を示す回路構成図である。
【図２】本発明の磁気メモリ装置の第１の実施形態における情報読み出しに関係する部分の回路構成図である。
【図３】図１に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の一例を示す断面図である。
【図４】図１に示したメモリ素子及び電界効果型トランジスタを備えたメモリセルのセル構造の他の例を示す断面図である。
【図５】本発明の磁気メモリ装置の第２の実施形態を示す図であり、（ａ）は情報記録に関係する部分を示す回路構成図、（ｂ）は（ａ）に示した書き込み線用プッシュプル電源及びビット線用プッシュプル電源の一例を示す回路構成図である。
【符号の説明】
BL1〜BL3    ビット線
WL1〜WL4    ワード線
SL1〜SL4    センス線
WWL1〜WWL2    書き込み配線
r11〜r14，r21〜r24，r31〜r34    メモリ素子
T11〜T14，T21〜T24，T31〜T34    電界効果型トランジスタ
Tw11〜Tw14，Tw21〜Tw24    電界効果型トランジスタ
Tb11，Tb12，Tb21，Tb22，Tb31，Tb32    電界効果型トランジスタ
１    シリコン基板
３    素子分離領域
５    ローカル配線
６    ビット線
７，８，９    書き込み配線
２０，２１    拡散領域
２２    ゲート絶縁膜
２３    ゲート電極
４１，４２    メモリ素子
２０１，２０２    拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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