(57)【特許請求の範囲】
【請求項１】
シリコンの第１導電型半導体基板を酸化して前記第１導電型半導体基板の第１の面と第２の面に、フィールド酸化膜を形成する第１の工程と、
前記第１の面のフィールド酸化膜を一部除去し、ストリップ状の第２導電型不純物領域を形成する第２の工程と、
前記第２の面のフィールド酸化膜を一部除去し、前記第１導電型半導体基板より不純物濃度の高いストリップ状の第１導電型不純物領域を形成する第３の工程と、
前記第２導電型不純物領域と前記第１導電型不純物領域に誘電体膜を形成する第４の工程と、
前記誘電体膜の上に、その下の前記第２導電型不純物領域または第１導電型不純物領域より小さくゲート電極を形成する第５の工程とからなり、
前記第４の工程で形成する前記誘電体膜の膜厚と前記第５の工程で形成する前記ゲート電極の膜厚との和より、前記第１の工程で形成する前記フィールド酸化膜の膜厚を２００ｎｍ以上厚く形成することを特徴とする、半導体光電変換装置の製造方法。
【請求項２】
半導体基板の第１の面に第２導電型のストリップ状の第１の不純物領域と、
前記半導体基板の前記第１の不純物領域を有しない面上に第１の酸化膜と、
前記第１の不純物領域上に第１の誘電体膜と、
前記誘電体膜上に第１のゲート電極と、
前記半導体基板の前記第１の面と反対の面に、前記半導体基板より不純物濃度の高い第１導電型のストリップ状の第２の不純物領域と、
前記半導体基板の前記第２の不純物領域を有しない面上に第２の酸化膜と、
前記第２の不純物領域上に第２の誘電体膜と、
前記誘電体膜上に第２のゲート電極を有し、
前記第１の酸化膜の上面が前記第１のゲート電極の上面より２００ｎｍ以上高く、さらに、前記第２の酸化膜の上面が前記第２のゲート電極の上面より２００ｎｍ以上高い光電変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダブルサイド・シリコン・マイクロ・ストリップ・ディテクター（ＤＳＳＤ）などとよばれるＸ線、γ線、荷電粒子などの高エネルギーの放射線を位置検出することができる、ＰＮ接合を多数のストリップ状に分割して基板の両面に形成するマルチチャンネルの光電変換半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来のダブルサイド・シリコン・マイクロ・ストリップ・ディテクター（以下ＤＳＳＤと呼ぶ）などとよばれる両面の光電変換半導体装置の製造方法では、製膜工程、フォトリソグラフィー工程、エッチング工程、等において、その工程中にシリコン基板の工程の行われていない側の面が装置のステージに接触しており、工程前後にもシリコン基板の片面が装置の搬送系のレールやフォークと接触する。この接触によりシリコン基板の片面にキズが入る。ＤＳＳＤにおいては、基板両面が同様のデバイス構造であり、各工程は両面について行われるため、前述したキズは両面に入る。
【０００３】
前述した各工程の装置との接触により発生したキズは、その面にあるデバイス各部にダメージを与える。ＤＳＳＤ全面にストリップ状に多数配置されるＰ領域またはＮ領域上の誘電体膜とゲート電極は、面積が大きく数が多い為キズが入る可能性が大きい上にキズが入った場合の影響か特に大きく、Ｐ領域またはＮ領域とゲート電極の間に数十Ｖ以上の電圧がかかる誘電体膜の耐圧歩留りが大幅に低下する。
【０００４】
また、従来のＤＳＳＤのゲート電極６形成後の構造を見ると、図３（A）のように工程簡略化のためフィールド酸化膜を形成していないことが多く、形成した場合でも図３（B）のようにイオン注入のマスクとして必要な膜厚の５０ｎｍ程度であることがほとんどであった。そのため、ゲート電極６の上面は図３（A）ではデバイスの中で最も高い位置にあり、図３（B）の場合でもフィールド酸化膜より高いためキズが入りやすい。
【０００５】
また、図３（C）のようにフィールド酸化膜２としてLOCOS法を使用したＤＳＳＤにおいては、ゲート電極６下の誘電体膜５とシリコン基板１の界面位置より、フィールド酸化膜２とシリコン基板１の界面位置がフィールド酸化膜厚の４４％低くなるため、同じフィールド酸化膜厚であれば、図３（B）の場合よりもゲート電極６上面はフィールド酸化膜２に対してフィールド酸化膜厚の４４％高くなり、よりゲート電極６が傷つき易い。図３（D）のようにゲート電極６の一部が、フィールド酸化膜２上に張り出した構造のＤＳＳＤでは、張り出した部分のゲート電極６が傷つき易くその傷が下のフィールド酸化膜２にまで達することが多い。また張り出したゲート電極６の面積が小さいので第２導電型不純物領域３又は第１導電型不純物領域４上のゲート電極６の傷の防止にも効果は少ない。
【０００６】
従来、基板と装置の接触によるキズの防止には、装置と接触する側のシリコン基板の面にあらかじめレジストを塗布したり、その工程に耐えられる、酸化膜、窒化膜等の膜を堆積しておいて下地を保護し、工程後に除去する等の方法があった。
【０００７】
【発明が解決しようとする課題】
前述した、基板と装置の接触によるキズの防止の為に、装置と接触する側のシリコン基板の面に、あらかじめレジストを塗布したり、その工程に耐えられる、酸化膜、窒化膜等の膜を堆積しておいて下地を保護し、工程後に除去する等の方法では、以下に述べる課題が存在する。
【０００８】
レジストを塗布する方法では、レジスト膜の機械的強度が不足しており、キズの防止には不十分である。酸化膜や窒化膜の堆積による方法では、その酸化膜や窒化膜が固い為ある程度キズは減少するが、少ないながらも入ったキズにおいては、酸化膜や窒化膜が固い為にその膜にかかる力がダイレクトに下地に伝わり、下地のダメージは大きく、誘電体膜の耐圧歩留りの低下につながることが多い。また、酸化膜や窒化膜の、除去工程による下地へのダメージも存在する。
【０００９】
【課題を解決するための手段】
本発明では、フィールド酸化膜２の厚さを、 LOCOS法でない場合にはＤＳＳＤ全面にストリップ状に多数配置されるＰ領域３またはＮ領域４上の誘電体膜５の厚さとゲート電極６の厚さの和より厚くすることで、LOCOS法の場合にはＤＳＳＤ全面にストリップ状に多数配置されるＰ領域３またはＮ領域４上の誘電体膜５の厚さとゲート電極６の厚さの和の１．７９倍より厚くすることで、ゲート電極６の上面がフィールド酸化膜２の上面より低くなるようにして、ＤＳＳＤ全面にストリップ状に多数配置されるＰ領域３またはＮ領域４上の誘電体膜５とゲート電極６部分に、製造工程中に発生するキズを防止することとした。
【００１０】
【発明の実施の形態】
以下図面により本発明の実施の形態を説明する。
図１は本発明の半導体光電変換装置である、ダブルサイド・シリコン・マイクロ・ストリップ・ディテクター（ＤＳＳＤ）の製造方法を示す工程順断面図であり、ストリップに平行な方向の断面である。
【００１１】
図１（A）は、シリコンのＮ型半導体基板１を酸化して第１の面と第2の面に、フィールド酸化膜２を形成する工程を示す。Ｎ型半導体基板１は、ＦＺで１ｋオーム・ｃｍ以上の高比抵で、厚さ３００μｍ程度のウェハが使用される。ここで形成する酸化膜の膜厚は、この後の図１（D）で形成する誘電体膜５の膜厚と図１（E）で形成するゲート電極６の膜厚の和より大きくする事が必要であり、２００ｎｍ以上大きいとなお良い。本実施の形態では、誘電体膜厚は３００ｎｍ、ゲート電極膜厚は３５０ｎｍで形成するので、膜厚の和は６５０ｎｍであるからフィールド酸化膜厚は少なくとも６５０ｎｍより大きくなければならず、望ましくは８５０ｎｍ以上である方が後の工程で形成されるゲート電極６の傷を防止するために良い。ここでは８８０ｎｍの熱酸化膜を形成した。
【００１２】
図1（B）は、図１（A）で形成した第１の面のフィールド酸化膜２に、フォトリソグラフィー工程及びエッチング工程により窓を開け、イオン注入法等でボロンをドーピングして、Ｐ＋領域３を形成する工程を示す。図は断面図で簡略化してあるが、一つのＰ＋領域３は幅２μｍから５０μｍ程度で長さ２ｍｍから１５ｃｍの細長いストリップ状の形をしており、それが２０μｍから３００μｍピッチで数十から千本程度平行に配置されている。
【００１３】
図1（C）は、図１（A）で形成した第２の面のフィールド酸化膜２に、フォトリソグラフィー工程及びエッチング工程により窓を開け、イオン注入法等でリンをドーピングして、Ｎ型シリコン基板１より高濃度のＮ＋領域４を形成する工程を示す。図は断面図で簡略化してあるが、一つのＮ＋領域４は幅２μｍから５０μｍで長さ２ｍｍから１５ｃｍの細長いストリップ状の形をしており、それが２０μｍから３００μｍピッチで数十から千本程度平行に配置されている。
【００１４】
ここでストリップ状のＮ＋領域４の長さ方向は、第1の面のストリップ状Ｐ＋領域３の長さ方向とは、平行ではない。トリップ状のＮ＋領域４の長さ方向は、第1の面のストリップ状Ｐ＋領域３の長さ方向を０．５°から９０°の間に設定すると良い。特に０．５°から５°の間に設定すると良い。それによってＸ線、γ線、荷電粒子などの高エネルギーの放射線を位置検出することができる。
【００１５】
図1（D）は、図1（B）及び図1（C）で形成したストリップ状のＰ＋領域３及びストリップ状のＮ＋領域４の表面に、誘電体膜５を形成する工程を示す。誘電体膜５は、熱酸化法により酸化膜を膜厚３０ｎｍから２５０ｎｍ形成し、その上に更にＬＰＣＶＤ法によりシリコン窒化膜を膜厚２４ｎｍから２５０ｎｍ堆積した後、熱酸化法でシリコン窒化膜表面を数ｎｍ程度僅かに酸化したＯＮＯ膜が望ましい。 尚、シリコン窒化膜厚が２５０ｎｍより厚くなると、膜応力によるシリコン基板の結晶欠陥が増加するので、シリコン窒化膜厚は２５０ｎｍ以下が良い。またＯＮＯのシリコン窒化膜厚は、１番下の酸化膜の膜厚の８０%以上にすると、同一容量の場合に破壊電界を高くできる。以上述べたＯＮＯ膜の形成は、シリコン基板１の第１の面と第２の面に同時に行われる。
【００１６】
ＯＮＯ膜形成後に、フォトリソグラフィー工程及びエッチング工程がシリコン基板１の第１の面と第２の面それぞれに行われ、誘電体膜５が形成される。本発明の実施の形態では、誘電体膜５の膜厚は３００ｎｍとする。
図１（E）は、図１（D）で形成した誘電体膜５の上にゲート電極６を形成する工程を示す。ゲート電極５は、ポリシリコンを、ＬＰＣＶＤ法でシリコン基板１の第１の面及び第２の面に同時に堆積した後、リン等の不純物を高濃度にドーピングした後、フォトリソグラフィー工程及びエッチング工程がシリコン基板１の第１の面と第２の面それぞれに行われて形成される。尚、ゲート電極５は、傷の防止の為に、その下の前記Ｐ＋領域３またはＮ＋領域４より小さく形成しなければならない。また、ここで堆積するポリシリコンの膜厚は、３５０ｎｍ程度である。なお本発明の実施の形態では、フィールド酸化膜２の膜厚が８８０ｎｍ、誘電体膜５の膜厚が３００ｎｍであるから、フィールド酸化膜２の膜厚は、誘電体膜５の膜厚とゲート電極６の膜厚の和６５０ｎｍより２００ｎｍ以上大きい。従って、ゲート電極６の上面は、フィールド酸化膜２上面より２００ｎｍ以上低くなっているので傷が入りにくく、従って、誘電体膜５の耐圧歩留りが良くなる。
【００１７】
図2（A）は、フィールド酸化膜２の上に抵抗体７を形成する工程を示す。抵抗体７は、ポリシリコンを、ＬＰＣＶＤ法でシリコン基板１の第１の面及び第２の面に同時に堆積した後、フォトリソグラフィー工程及びエッチング工程がシリコン基板１の第１の面と第２の面それぞれに行われて形成される。尚、図１（E）と図2（A）の工程は、ポリシリコンを堆積後、ゲート電極６部分と抵抗体７部分を違う濃度にドーピングした後、フォトリソグラフィー工程及びエッチング工程でゲート電極６と抵抗体７を同時に形成する方法でも良い。
【００１８】
図2（B）は、図2（A）のシリコンのＮ型半導体基板１第１の面と第2の面に、層間絶縁膜８を形成する工程を示す。層間絶縁膜８は、常圧ＣＶＤ法やＬＰＣＶＤ法で堆積される。その際片面ずつ堆積しても良いが傷の防止の観点から、第１の面と第２の面に同時に堆積する方が良い。
図2（C）は、前記ゲート電極６の上、及び前記Ｐ＋領域３の端部とＮ＋領域４の端部、及び前記抵抗体７の両端部分の層間絶縁膜８にコンタクトホール９を形成する工程を示す。
【００１９】
図2（D）は、前記ゲート電極６の上の第１のアルミ配線１０、及びストリップ状Ｐ＋領域３の端部又はストリップ状Ｎ＋領域４の端部を前記抵抗体７の第１の端部に結線する第２のアルミ配線１１、及びストリップ状Ｐ＋領域３と結線される前記抵抗体の第２の端部を全て結線するＰ＋領域のバイアスアルミ配線１２と、ストリップ状Ｎ＋領域４と結線される前記抵抗体の第２の端部を全て結線するＮ＋領域のバイアスアルミ配線１３を形成する工程を示す。
【００２０】
【発明の効果】
以上に述べたように本発明によれば、ゲート電極６上面が、フィールド酸化膜２の上面より低く形成されるため、両面について行われるＤＳＳＤの製造の各工程で基板と装置のステージや搬送系との接触があった場合でも、ゲート電極６に傷が入ることが防止され、誘電体膜７の耐圧歩留まりを著しく向上させることができる。
【００２１】
図４は、横軸に、フィールド酸化膜厚−（誘電体膜厚＋ゲート電極膜厚）をとり、縦軸にＤＳＳＤの１チップ当たりの誘電体膜不良率をとってプロットしたものである。フィールド酸化膜厚−（誘電体膜厚＋ゲート電極膜厚）が０ｎｍ以上の場合に不良率は低下する。特にフィールド酸化膜厚−（誘電体膜厚＋ゲート電極膜厚）が２００ｎｍ以上では、不良率が著しく低下することが判る。すなわちフィールド酸化膜の膜厚が、誘電体膜厚とゲート電極の膜厚の和より大きいと不良率が低下し、２００ｎｍ以上大きいと著しく不良率が低下する。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すダブルサイド・シリコン・ストリップ・ディテクターの工程順断面図である。
【図２】本発明の実施の形態を示すダブルサイド・シリコン・ストリップ・ディテクターの工程順断面図である。
【図３】従来の技術を示すダブルサイド・シリコン・ストリップ・ディテクターの断面図である。
【図４】本発明の効果を示す、ＤＳＳＤ１チップ当たりの誘電体膜不良率の、フィールド酸化膜厚−（誘電体膜厚＋ゲート電極膜厚）依存性を示す図である。
【符号の説明】
１  ・・・シリコンの第１導電型半導体基板，シリコンＮ型半導体基板
２  ・・・フィールド酸化膜
３  ・・・ストリップ状の第２導電型不純物領域，Ｐ＋領域
４  ・・・ストリップ状の第１導電型不純物領域，Ｎ＋領域
５  ・・・誘電体膜
６  ・・・ゲート電極
７  ・・・抵抗体
８  ・・・層間絶縁膜
９  ・・・コンタクトホール
１０・・・第１のアルミ配線
１１・・・第２のアルミ配線
１２・・・第2導電型領域のバイアスアルミ配線，Ｐ＋領域のバイアスアルミ配線
１３・・・第１導電型領域のバイアスアルミ配線，Ｎ＋領域のバイアスアルミ配線
【図１】
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【図２】
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【図３】
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【図４】
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