(57)【特許請求の範囲】
【請求項１】
第１の電位が供給される第１の電源線と、
第１の閾値電圧を有する第１のトランジスタと、複数の第１電源端子と、前記複数の第１電源端子それぞれと接続する第１電源電位供給線とを含む論理回路ブロックと、
前記第１の電源線と前記論理回路ブロックの間に設けられ、前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のトランジスタを含み、前記第１の電源線と前記複数の第１電源端子とを電気的に接続又は断絶する第１のリーク電流遮断回路と、
前記論理回路ブロックの活性化時に、前記第１の電源線と前記複数の第１電源端子の各々が所定時間遅延されながら順次接続するように、前記第１のリーク電流遮断回路を制御する第１の遅延制御回路と
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１のリーク電流遮断回路は、前記第１の電源線と前記複数の第１電源端子の各々との間に設けられ、前記第２のトランジスタからなる複数の第１リーク電流遮断トランジスタを有し、
前記第１の遅延制御回路は、前記論理回路ブロックの活性化時に、前記複数の第１リーク電流遮断トランジスタの各々を所定時間遅延させながらオンさせることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号が供給される第１の遅延バッファ列を有し、
前記第１の遅延バッファ列の接続ノードは前記複数の第１リーク電流遮断トランジスタの各々のゲートに接続され、
前記第１の電力制御信号のレベルが変化するとき、前記第１の遅延バッファ列の接続ノードのレベル変化に応答して、前記第１リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記第１の遅延制御回路は、前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号がクロック入力に供給される複数のフリップフロップ回路から構成されたジョンソンカウンタ回路を有し、
前記複数のフリップフロップ回路の出力は前記複数のリーク電流遮断トランジスタの各々のゲートに接続され、
前記電力制御信号として複数のパルスを有するパルス列信号が入力されるとき、前記複数のフリップフロップ回路の出力のレベル変化に応答して、前記第１リーク電流遮断トランジスタの各々が、前記パルス列信号の周期に対応する時間遅延しながらオン・オフすることを特徴とする請求項２記載の半導体集積回路。
【請求項５】
前記論理回路ブロックは更に、第３の閾値電圧を有する第３のトランジスタと、複数の第２電源端子と、前記複数の第２電源端子それぞれと接続する第２電源電位供給線とを含み、
前記半導体集積回路は更に、
前記第１の電位とは異なる第２の電位が供給される第２の電源線と、
前記第２の電源線と前記論理回路ブロックの間に設けられ、前記第３の閾値電圧よりも高い第４の閾値電圧を有する第４のトランジスタを含み、前記第２の電源線と前記複数の第２電源端子とを電気的に接続又は断絶する第２のリーク電流遮断回路と、
前記論理回路ブロックの活性化時に、前記第２の電源線と前記複数の第２電源端子の各々が所定時間遅延されながら順次接続するように、前記第２のリーク電流遮断回路を制御する第２の遅延制御回路と、
を備えたことを特徴とする請求項１記載の半導体集積回路。
【請求項６】
前記第２のリーク電流遮断回路は、前記第２の電源線と前記複数の第２電源端子の各々との間に設けられ、前記第４のトランジスタからなる複数の第２リーク電流遮断トランジスタを有し、
前記第２の遅延制御回路は、前記論理回路ブロックの活性化時に、前記複数の第２リーク電流遮断トランジスタの各々を所定時間遅延させながらオンさせることを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記第２の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記論理回路ブロックに対する電力供給のオン・オフを制御するための第２の電力制御信号が供給される第２の遅延バッファ列を有し、
前記第２の遅延バッファ列の接続ノードは前記複数の第２リーク電流遮断トランジスタの各々のゲートに接続され、
前記第２の電力制御信号のレベルが変化するとき、前記第２の遅延バッファ列の接続ノードのレベル変化に応答して、前記第２リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記第１の遅延制御回路は、前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号が供給され、前記第１の電力制御信号に応答して前記第１のリーク電流遮断回路を制御し、
前記第２の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記第１の電力制御信号が供給される第２の遅延バッファ列を有し、
前記第２の遅延バッファ列の接続ノードは前記複数の第２リーク電流遮断トランジスタの各々のゲートに接続され、
前記第１の電力制御信号のレベルが変化するとき、前記第２の遅延バッファ列の接続ノードのレベル変化に応答して、前記第２リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記第１の遅延制御回路及び前記第２の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号が供給される第１の遅延バッファ列を共有し、
前記第1の遅延バッファ列の接続ノードは前記第２リーク電流遮断トランジスタの各々のゲートに接続され、
前記第１の電力制御信号のレベルが変化するとき、前記第１の遅延バッファ列の接続ノードのレベル変化に応答して、前記第２リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする請求項６記載の半導体集積回路。
【請求項１０】
第１の電位が供給される第１の電源線と、
前記第１の電位とは異なる第２の電位が供給される第２の電源線と、
第１の閾値電圧を有する第１のトランジスタ及び第３の閾値電圧を有する第３のトランジスタと、複数の第１電源端子及び複数の第２電源端子と、前記複数の第１電源端子それぞれと接続する第１電源電位供給線及び前記複数の第２電源端子それぞれと接続する第２電源電位供給線とを含む論理回路ブロックと、
前記第１の電源線と前記複数の第１電源端子の各々との間に設けられ、前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のトランジスタからなる複数の第１リーク電流遮断トランジスタと、
前記第２の電源線と前記複数の第２電源端子の各々との間に設けられ、前記第３の閾値電圧よりも高い第４の閾値電圧を有する第４のトランジスタからなる複数の第２リーク電流遮断トランジスタと、
前記論理回路ブロックの活性化時に、前記複数の第１リーク電流遮断トランジスタの各々を所定時間遅延しながらオンさせるとともに、前記複数の第２リーク電流遮断トランジスタの各々を所定時間遅延させながらオンさせる遅延制御回路と
を備えることを特徴とする半導体集積回路。
【請求項１１】
前記複数の第１電源端子それぞれ又は前記複数の第２電源端子それぞれは、前記論理回路ブロックの周囲少なくとも２辺以上に分けて配置されることを特徴とする請求項１〜１０のいずれか一つに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特にリーク電流遮断回路を有し、待機状態における消費電流を低減した半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、携帯用電子機器の高速化、並びに長時間駆動の要求に応えるために、その内部に搭載される半導体集積回路に対しても高速化及び低消費電力化が要求されている。低消費電力化を実現するためには供給される電源電圧を下げる必要があるが、電源電圧を下げるとそれに応じて動作速度も低下してしまう。動作速度の低下を補うためには、半導体集積回路を構成する各々のＭＯＳトランジスタの閾値電圧をより低く設計することが必要である。
【０００３】
しかしながら、ＭＯＳトランジスタの閾値を低下させると、待機時において各ＭＯＳトランジスタにおけるリーク電流が増加するため、半導体集積回路全体としての低消費電力化が妨げられる。このような問題を解決する手法として従来より、図１２に示されるようなＭＴ−ＣＭＯＳ（Ｍｕｌｔｉｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ ＣＭＯＳ）技術が知られている。
【０００４】
図１２は、従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路の回路例を示す概略図である。図中、１２１は実電源線、１２２は電源端子、１２３は仮想電源線、１２４は論理回路ブロック、１２５は内部回路、１２６はグランド端子、１２７はリーク電流遮断トランジスタ、１２８は電力制御回路である。
【０００５】
図１２の従来の半導体集積回路では、半導体集積回路を構成する各々の論理回路ブロック１２４において、実電源線１２１に接続された電源端子１２２と論理回路ブロック１２４の内部に設けられた仮想電源線１２３の間に、高閾値電圧トランジスタで構成された複数のリーク電流遮断トランジスタ１２７が設けられ、仮想電源線１２３とグランド端子１２６の間に内部回路１２５が設けられている。内部回路１２５は回路動作の高速化のために、リーク電流遮断トランジスタ１２７より低い閾値電圧を有する低閾値トランジスタで構成されている。
【０００６】
電力制御回路１２８は、図示せぬ制御回路（ＣＰＵ等）の制御のもとに、各々の論理回路ブロックの内部に設けられたリーク電流遮断トランジスタ１２７のオン／オフを制御する電力制御信号ＰＣＮＴ１〜ｎを出力する。
【０００７】
各論理回路ブロックの活性化時には、電力制御信号ＰＣＮＴ１〜ｎにより対応するリーク電流遮断トランジスタ１２７がオンすることにより、実電源線１２１から電源端子１２２及び仮想電源線１２３を介して内部回路１２５に電力が供給される。逆に、各論理回路ブロックの待機時には電力制御信号ＰＣＮＴ１〜ｎにより対応するリーク電流遮断トランジスタ１２７をオフさせることにより、内部回路１２５への電力供給が停止される。
【０００８】
ここで、リーク電流遮断トランジスタ１２７は内部回路１２５を構成する各ＭＯＳトランジスタよりも高い閾値電圧を有する。このため、リーク電流遮断トランジスタ１２７は実電源線１２１から電源端子１２２及び仮想電源線１２３を経由する電流パスを確実に遮断するので、内部回路が低閾値電圧トランジスタから構成される場合でも、内部回路における消費電流を確実に低減することができる。
【０００９】
図１３は図１２に示したリーク電流遮断トランジスタ１２７及び内部回路１２５の構成の詳細を説明するための図である。論理回路ブロックは複数のセルを縦横にレイアウトして構成され、図１３に示されるようなセル列が図の縦方向に多数設けられる。
【００１０】
各セル列は、例えば図１３（Ａ）に示されるように、ＭＴ−ＣＭＯＳ技術を考慮してリーク電流遮断トランジスタとしての高閾値電圧トランジスタと内部回路を構成する低閾値電圧トランジスタを両方含むように設計されたセル（論理ゲート）を複数接続させて構成される。
【００１１】
一方、ＭＴ−ＣＭＯＳ技術が考慮されず低閾値電圧トランジスタのみで構成されたセル（論理ゲート）を使用する場合は、高閾値電圧トランジスタのみからなるセルを別途設計しておき、図１３（Ｂ）に示すように、各セル列は高閾値電圧トランジスタのみからなるセルと低閾値電圧トランジスタのみで構成されたセルを複数接続させて構成される。
【００１２】
図１３（A）（Ｂ）において、リーク電流遮断トランジスタとしてふるまう高閾値電圧トランジスタのゲートには、電力制御回路から供給される電力制御信号ＰＣＮＴｎが入力される。各高閾値電圧トランジスタは電力制御信号ＰＣＮＴｎによりオン／オフを制御されて、対応する論理回路ブロックへの電力供給を制御する。
【００１３】
【発明の解決しようとする課題】
複数の論理回路ブロックのうち、活性化状態にある論理回路ブロックが存在する状態で、待機状態にある他の論理回路ブロックを活性化させた場合、対応するリーク電流遮断トランジスタ１２７をオンさせたタイミングで、一時的に実電源線１２１の電位降下が生じ、この電位降下に起因して活性化状態にある論理回路ブロックが誤動作を起こすという問題点が生じていた。
【００１４】
図１４は上述の問題点を説明するための図である。図１４においては、論理回路ブロック１２４−２〜ｎが活性化状態にある状態で、待機状態にあった論理回路ブロック１２４−１を活性化させる場合を例にとって説明する。
【００１５】
図１４に示すように、電力制御回路は、論理回路ブロック１２４−１を活性化させるために、対応する電力制御信号ＰＣＮＴ１をＨ（電源電位ＶＤＤ）レベルからＬ（グランド電位ＶＳＳ）レベルへと変化させる。電力制御信号ＰＣＮＴ１のレベル変化に応答して、論理回路ブロック１２４−１内の複数のリーク電流遮断トランジスタ１２７が同時にオンされる。
【００１６】
リーク電流遮断トランジスタ１２７がオンした瞬間に、論理回路ブロック１２１−１内の内部回路１２５に対して急激な電荷の供給が開始され、論理回路ブロック１２１−１内の仮想電源線１２３の電位が急激に上昇する。その結果、実電源線１２１から電源端子１２２及びリーク電流遮断トランジスタ１２７を経由する電流パスには大きな電流が流れる。
【００１７】
このため、その瞬間に実電源線１２１の電位は、図１４に示すように一時的に大きく降下してしまう。実電源線１２１の電位降下は活性化状態にある他の論理回路ブロックに対して電源ノイズとして伝播する。この電源ノイズにより、活性化状態にある論理回路ブロック１２４−２〜ｎの仮想電源線も同様に大きな電位降下を示し、論理回路ブロック１２４−２〜ｎで誤動作が引き起こされる。
【００１８】
本発明は上述の問題点を鑑みてなされたものであり、待機状態にある論理回路ブロックを活性化させる際に電源ノイズを小さく抑え、活性化状態にある他の論理回路ブロックが誤動作するのを防止することが可能な半導体集積回路を提供することを目的とする。
【００１９】
【発明を解決するための手段】
図１は本発明の原理を説明するための半導体集積回路の概略図である。図中、１は論理回路ブロック、２は実電源線、３はリーク電流遮断回路、４は電源端子、５は遅延制御回路、６はグランド端子である。
【００２０】
図１に示す半導体集積回路において、論理回路ブロック１は複数の電源端子４を備え、各々の電源端子４はリーク電流遮断回路３を介して実電源線２に接続される。
【００２１】
リーク電流遮断回路３は論理回路ブロック１内部に含まれる低閾値電圧トランジスタよりも高い閾値電圧を有する高閾値電圧トランジスタから構成される。リーク電流遮断回路３は、遅延制御回路５の制御のもとに、論理回路ブロック１が活性化状態にあるときは複数の電源端子４と実電源線２とを電気的に接続し、論理回路ブロック１が待機状態にあるときには複数の電源端子４をすべて実電源線２から電気的に切り離し、実電源線２から複数の電源端子４へ流れるリーク電流の電流パスを遮断する。
【００２２】
遅延制御回路５は、論理回路ブロック１を活性化させるときにリーク電流遮断回路３の動作制御を行い、リーク電流遮断回路３が電源端子４の各々を所定時間ずつ遅延させながら実電源線２に電気的に接続するように制御する。
【００２３】
上述のように、本発明の半導体集積回路においては、論理回路ブロック１を活性化させるとき、遅延制御回路５により複数の電源端子４が所定時間の遅延を伴って順次実電源線２に接続するように制御される。その結果、論理回路ブロック１に対する電荷の供給が時分割で行われるようになるので、実電源線２からリーク電流遮断回路３及び各電源端子４を経由する電流パスに流れる電流量も低減される。
【００２４】
そのため、論理回路ブロック１を活性化させるタイミングに生じる実電源線の電位降下を小さなものに抑えることができ、すでに活性化状態にある他の論理回路ブロックに対する電源ノイズも小さく抑えることができる。従って、本発明によれば、電源ノイズによって活性化状態にある他の論理回路ブロックが誤動作することを防止することが可能となる。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。しかしながら、係る実施の形態が本発明の技術的範囲を限定するものではなく、本発明の技術的範囲は特許請求の範囲とその均等物に及ぶものである。
【００２６】
図２は、本発明の半導体集積回路の第１の実施の形態を示す概略構成図である。図中、１１は論理回路ブロック、１２は実電源線、１３はリーク電流遮断トランジスタ、１４は電源端子、１５は遅延制御回路、１６はグランド端子、１７は遅延バッファ、１８は電力制御回路、２０は電源電位供給線である。
【００２７】
図２の半導体集積回路は、実電源線１２に接続された複数の論理回路ブロック１１−１〜ｎ及び電力制御回路１８を含んで構成される。複数の論理回路ブロック１１−１〜ｎ及び電力制御回路１８はそれぞれ図示せぬバスを介して接続され、各種の制御信号やデータ等のやり取りを行う。ここで、実電源線１２に供給される電源電圧ＶＤＤは例えば、○．○Ｖである。実電源線１２は第１の電源線を構成する。
【００２８】
各々の論理回路ブロックは回路動作を高速化するために低閾値電圧トランジスタを含んで構成される。論理回路ブロックは、例えばメモリなどの記憶回路、ＤＳＰなどの論理回路やＣＰＵなどの制御回路である。
【００２９】
各々の論理回路ブロックはいずれも、図８に示した従来技術とは異なり、内部にリーク電流遮断トランジスタを含まない。各々の論理回路ブロックにおいて、電源端子１４と実電源線１２とをリーク電流遮断トランジスタ１３を介して接続させることにより、その内部の対応する電源電位供給線２０が仮想電源線として機能する。
【００３０】
電力制御回路１８は、図示せぬ制御回路（ＣＰＵ等）の制御のもとに、各々の論理回路ブロック１１−１〜ｎに対する電力供給のオン／オフを制御する電力制御信号ＰＣＮＴ１〜ｎを供給する。例えば、電力制御回路１８が各々の電力制御信号ＰＣＮＴ１〜ｎに対応する複数のレジスタを有し、制御回路がバスを介してこれらのレジスタに書き込みを行うことにより、対応する電力制御信号ＰＣＮＴ１〜ｎの供給を制御する。
【００３１】
以下、図２において、複数の論理回路ブロックの中から論理回路ブロック１１−１について周辺回路を含めてその構成を図示しながら詳細に説明するが、その他の論理回路ブロック１１−２〜ｎついても同一の構成を有するものであり、その構成の図示を省略する。
【００３２】
論理回路ブロック１１−１は複数の電源端子１４Ａ〜Ｆ及び複数のグランド端子１６Ａ〜Ｆを有している。各々のグランド端子はグランド電位に直接接続されている。複数の電源端子１４Ａ〜Ｆと実電源線１２は、各電源端子に対応して設けられた複数のリーク電流遮断トランジスタ１３Ａ〜Ｆにより接続されている。複数の電源端子１４Ａ〜Ｆは複数の第１電源端子を構成する。
【００３３】
複数のリーク電流遮断トランジスタ１３Ａ〜ＦはそれぞれＰＭＯＳトランジスタであり、論理回路ブロック１１−１内部に含まれる低閾値電圧トランジスタよりも閾値電圧の高い高閾値電圧トランジスタである。複数のリーク電流遮断トランジスタ１３Ａ〜Ｆは複数の第１リーク電流遮断トランジスタであり、第１のリーク電流遮断回路を構成する。
【００３４】
リーク電流遮断トランジスタ１３Ａ〜Ｆは、電力制御回路１８から出力される電力制御信号ＰＣＮＴ１に従って、論理回路ブロック１１−１が待機状態にあるときには、ゲートにHレベルが供給されてオフし、実電源線１２から電源端子１４及び電源電位供給線（仮想電源線）２０を経由する電流パスを遮断する。
【００３５】
このため、図２の第１の実施の形態においては、論理回路ブロックが待機状態にあるとき、内部回路への電力供給を停止し、内部回路における消費電流を低減することができる。
【００３６】
各々のリーク電流遮断トランジスタのゲート（ノードＮ１〜Ｎ６）は遅延バッファ１７Ａ〜Ｅを介して接続される。即ち、複数の遅延バッファ１７Ａ〜Ｅの直列接続により第１の遅延バッファ列が形成される。第１の遅延バッファ列は第１の遅延制御回路１５を構成する。各々の遅延バッファは、例えばＣＭＯＳインバータを偶数段直列に接続させることにより形成することができる。遅延バッファ列には電力制御回路１８より電力制御信号ＰＣＮＴ１が供給される。
【００３７】
上述の遅延バッファ列は電力制御信号ＰＣＮＴ１を受けると、これに応答して各々の遅延バッファ１７Ａ〜Ｅに対応した遅延時間だけ時間をずらしながら、各々のリーク電流遮断トランジスタ１３Ａ〜Ｆのゲートに対して順次電力制御信号ＰＣＮＴ１を供給する。
【００３８】
次に、図２の半導体集積回路の動作の詳細について図３の波形図を参照しながら説明する。
【００３９】
図３は、１つの論理回路ブロックを活性化させたタイミングにおける、実電源線１２の波形図である。ここでは、論理回路ブロック１１−２〜ｎが活性化状態にある状態で、待機状態にあった論理回路ブロック１１−１を活性化させる場合を例にとって説明する。
【００４０】
図３に示すように、電力制御回路１８は、論理回路ブロック１１−１を活性化させるために、対応する電力制御信号ＰＣＮＴ１をＨ（電源電位ＶＤＤ）レベルからＬ（グランド電位ＶＳＳ）レベルへと変化させる。
【００４１】
遅延バッファ列では、電力制御信号ＰＣＮＴ１のレベル変化に応答して、最初にノードN１の電位がHレベルからLレベルへと変化する。ノードＮ１のレベル変化に応答して、リーク電流遮断トランジスタ１３Ａがオンされる。
【００４２】
次いで、遅延バッファ１７Ａの遅延時間Δｔ1だけ遅れてノードN２の電位がHレベルからLレベルへと変化する。そのレベル変化に応答して、リーク電流遮断トランジスタ１３Ｂはリーク電流遮断トランジスタ１３Ａより時間Δｔ1だけ遅れてオンされる。
【００４３】
続いて、ノードN３〜Ｎ６の電位がそれぞれ遅延バッファ１７Ｂ〜Ｅに対応する所定の遅延時間だけ遅れてHレベルからLレベルへと変化する。ノードＮ３〜Ｎ６のレベル変化に応答して、リーク電流遮断トランジスタ１３Ｃ〜Ｆはそれぞれ所定の遅延時間だけ遅れて順次オンされる。以上のようにして、論理ブロック１１−１が活性化状態に移行する。
【００４４】
このように、本発明の第１の実施の形態においては、論理回路ブロック１１−１を活性化させるときに、遅延バッファ列は複数のリーク電流遮断トランジスタ１３Ａ〜Ｆを遅延バッファ１７Ａ〜Ｅに対応する所定の時間間隔を保ちながら順次オンさせるので、複数の電源端子１４Ａ〜Ｆを介して論理回路ブロック１１−１には実電源線１２より時分割で電力が供給される。
【００４５】
このため、論理回路ブロック１１−１内の電源電位供給線（仮想電源線）２０の電位上昇は緩やかなものとなる。その結果、実電源線１２から各リーク電流遮断トランジスタ１３及び電源端子１４を経由する電流パスに流れる電流量を小さく抑えることができる。
【００４６】
従って、図３に示されるように、実電源線１２の電位降下を小さなものに抑えることができる。このため、電源ノイズも低減されることから、論理回路ブロック１１−２〜ｎにおいて電源電位供給線（仮想電源線）の電位降下も低減され、回路の誤動作を防止することができる。
【００４７】
加えて、論理回路ブロック１１−１を再度待機状態に移行させるときには、電力制御回路１８は電力制御信号ＰＣＮＴ１をHレベルに保持する。これに応答して、ノードN１〜N６の電位はそれぞれ遅延バッファ１７Ａ〜Ｅに対応する遅延時間だけ遅れてHレベルに変化し、リーク電流遮断トランジスタ１３Ａ〜Ｆが順次オフする。従って、電力制御信号ＰＣＮＴ１をHレベルにしてから遅延バッファ列に対応する遅延時間経過した後に、論理回路ブロック１１−１が待機状態に移行する。
【００４８】
尚、図２においては、電源端子１４及びグランド端子１６をそれぞれ６個ずつ同じ数だけ設けたが、これに限定されず、必要に応じて任意の複数個の電源端子及びグランド端子を設けることができる。また、電源端子とグランド端子の個数は同数であることには限定されず、図２の場合、グランド端子は１つだけにしてもよい。
【００４９】
また、図２においては、実電源線１２と１つの電源端子１４の間に１つのリーク電流遮断トランジスタ１６のみを設けたが、これに限定されず、必要に応じて任意の複数個のリーク電流遮断トランジスタを設けることができる。１つの電源端子に接続された複数のリーク電流遮断トランジスタは同一の信号に応答して同時にオン／オフされるようにしてもよく、上述のリーク電流遮断トランジスタ１３Ａ〜Ｆと同様の方法により所定の遅延時間を伴ってオン／オフするようにしてもよい。
【００５０】
また、遅延バッファ列を構成する各々の遅延バッファ１７の遅延量は対応する論理回路ブロックの回路特性に応じて適宜設定すればよく、例えば偶数段直列に接続されるＣＭＯＳインバータのサイズや接続段数を調整すればよい。
【００５１】
図４は本発明の半導体集積回路の第２の実施の形態を示す構成図である。第２の実施の形態は、図２に示した第１の実施の形態に対して、遅延制御回路１５がジョンソンカウンタ回路に基づいて構成される点を除いて他の構成は同一であるので、遅延制御回路を除く回路の図示及び説明は省略する。
【００５２】
図中、図２で示したものと同一のものは同一の符号を用いて示されており、４１はフリップフロップ回路、４２及び４３はインバータである。また、遅延制御回路１５は各々の論理回路ブロック１１−１〜ｎに対して同一の構成を有するので、ここでは論理回路ブロック１１−１に対応する遅延制御回路について詳細に説明することにする。
【００５３】
図４の遅延制御回路１５では、フリップフロップ回路４１Ａ〜Ｆが直列接続されており、それぞれ前段のフリップフロップ回路の非反転出力端子が次段のフリップフロップ回路のデータ入力端子に接続される。フリップフロップ回路４１Ａのデータ入力端子にはフリップフロップ回路４１Ｆの反転出力端子が接続される。
【００５４】
フリップフロップ回路４１Ａ〜Ｆはリーク電流遮断トランジスタ１３Ａ〜Ｆと同じ数だけ設けられる。フリップフロップ回路４１Ａ〜Ｆはジョンソンカウンタ回路を構成する。
【００５５】
各々のフリップフリップ回路４１Ａ〜Ｆにおいて、そのクロック入力端子には電力制御信号ＰＣＮＴ１が入力され、そのリセット入力端子にはリセット信号ＲＳＴ１がインバータ４３を介して入力される。各々のフリップフリップ回路４１Ａ〜Ｆの非反転出力端子はそれぞれ、インバータ４４を介して図２のリーク電流遮断トランジスタ１３Ａ〜Ｆのゲート即ちノードＮ１〜Ｎ６に接続される。
【００５６】
電力制御回路１８は、図示せぬ制御回路（ＣＰＵ等）の制御のもとに、各々の論理回路ブロック１１−１〜ｎに対する電力供給のオン／オフを制御する電力制御信号ＰＣＮＴ１〜ｎ及びリセット信号ＲＳＴ１〜ｎを供給する。例えば、電力制御回路１８が各々の電力制御信号ＰＣＮＴ１〜ｎおよびリセット信号ＲＳＴ１〜ｎに対応する複数のレジスタを有し、制御回路がバスを介してこれらのレジスタに書き込みを行うことにより、対応する電力制御信号ＰＣＮＴ１〜ｎ及びリセット信号ＲＳＴ１の供給を制御する。
【００５７】
次に、図４の遅延制御回路の動作の詳細について図５の波形図を参照しながら説明する。
【００５８】
図４に示すように、電力制御回路１８は、電力制御信号ＰＣＮＴ１を変化させるのに先立って、リセット信号ＲＳＴをＨレベルからＬレベルに変化させる。これに応答して、各々のフリップフロップ回路４１Ａ〜Ｆの非反転出力端子がＬレベルにリセットされ、リーク電流遮断トランジスタ１３Ａ〜ＦのゲートN１〜N6にはインバータ４４を介してＨレベルが入力される。また、フリップフロップ回路４１Ｆの反転出力端子からはＨレベルが出力され、フリップフロップ回路４１Ａのデータ入力端子にＨレベルが入力される。
【００５９】
次いで、図４に示すように、電力制御回路１８は、電力制御信号ＰＣＮＴ１として、リーク電流遮断トランジスタ１３Ａ〜Ｆと同じ数のパルスを有するパルス列信号をトグル出力する。このパルス列信号が各々のフリップフロップ回路４１Ａ〜Ｆのクロック入力端子に入力される。
【００６０】
パルス列信号の１番目のサイクルにおいて、フリップフロップ回路４１Ａは、データ入力端子にフリップフロップ回路４１Ｆの反転出力端子からのＨレベルが入力されているので、パルス列信号の１番目のパルスに応答して、その非反転出力端子の出力をＬレベルからＨレベルに変化させる。これによりリーク電流遮断トランジスタ１３ＡのゲートN１の電位はインバータ４４を介してＬレベルに変化する。
【００６１】
このとき、フリップフロップ回路４１Ｂ〜Ｆでは、データ入力端子にフリップフロップ回路４１Ａ〜Ｅの非反転出力端子からのLレベルが入力されているので、その非反転出力端子の出力はLレベルに維持される。
【００６２】
次いで２番目のサイクルにおいて、フリップフロップ回路４１Ｂは、データ入力端子にフリップフロップ回路４１−１の非反転出力端子からのＨレベルが入力されているので、２番目のパルスに応答して、その非反転出力端子の出力をＬレベルからＨレベルに変化させる。これによりリーク電流遮断トランジスタ１３ＢのゲートＮ２の電位はインバータ４４を介してＬレベルに変化する。
【００６３】
このとき、フリップフロップ回路４１Ｃ〜Ｆでは、データ入力端子にフリップフロップ回路４１Ｂ〜Ｅの非反転出力端子からのLレベルが入力されているので、その非反転出力端子の出力はLレベルに維持される。また、フリップフロップ回路４１Ａでは、データ入力端子にフリップフロップ回路４１Ｆの反転出力端子からのＨレベルが入力されているので、その非反転出力端子の出力はHレベルに維持される。
【００６４】
以下同様にして、３〜６番目のサイクルにおいて、フリップフロップ回路４１Ｃ〜Ｆもそれぞれ、データ入力端子のＨレベル入力とパルス列信号の３〜６番目のパルスに応答して、その非反転出力端子の出力を順次ＬレベルからＨレベルに変化される。これによりリーク電流遮断トランジスタ１３Ｃ〜ＦのゲートＮ３〜６の電位はインバータ４４を介して順次Ｌレベルに変化する。以上のようにして、論理ブロック１１−１が活性化状態に移行する。
【００６５】
このように、遅延制御回路１５は、電力制御信号ＰＣＮＴ１のパルス列信号の入力に応答して、パルス列信号の周期に対応する遅延時間だけ遅延させながら、リーク電流遮断トランジスタ１３Ａ〜ＦのゲートＮ１〜Ｎ６の電位をＨレベルからＬレベルに変化させ、リーク電流遮断トランジスタ１３Ａ〜Ｆをオンさせる。
【００６６】
従って、論理回路ブロック１１−１には複数の電源端子１４Ａ〜Ｆを介して実電源線１２より時分割で電力が供給されるので、電源電位供給線（仮想電源線）２０の電位上昇は緩やかなものとなる。
【００６７】
その結果、本発明の第２の実施の形態においても、第１の実施の形態の場合と同様に、実電源線１２の電位降下を小さなものに抑えることができ、電源ノイズも低減されることから、すでに活性化状態にある論理回路ブロック１１−２〜ｎにおいて電源電位供給線（仮想電源線）の電位降下が低減され、回路の誤動作を防止することができる。
【００６８】
加えて、論理回路ブロック１１−１を再度待機状態に移行させるときには、電力制御回路１８は活性化させる場合と同様に、電力制御信号ＰＣＮＴ１として、リーク電流遮断トランジスタ１３Ａ〜Ｆと同じ数のパルスを有するパルス列信号をトグル出力する。
【００６９】
まずパルス列信号の１番目のサイクルにおいて、フリップフロップ回路４１Ａは、データ入力端子にフリップフロップ回路４１Ｆの反転出力端子からのLレベルが入力されているので、パルス列信号の１番目のパルスに応答して、その非反転出力端子の出力をHレベルからLレベルに変化させる。これによりリーク電流遮断トランジスタ１３ＡのゲートN１の電位はインバータ４４を介してHレベルに変化する。
【００７０】
次いで２番目のサイクルにおいて、フリップフロップ回路４１Ｂは、データ入力端子にフリップフロップ回路４１Ａの非反転出力端子からのLレベルが入力されているので、２番目のパルスに応答して、その非反転出力端子の出力をHレベルからLレベルに変化させる。これによりリーク電流遮断トランジスタ１３ＢのゲートＮ２の電位はインバータ４４を介してＬレベルに変化する。
【００７１】
以下同様にして、３〜６番目のサイクルにおいて、フリップフロップ回路４１Ｃ〜Ｆもそれぞれ、データ入力端子のLレベル入力とパルス列信号の３〜６番目のパルスに応答して、その非反転出力端子の出力を順次HレベルからLレベルに変化される。これによりリーク電流遮断トランジスタ１３Ｃ〜ＦのゲートＮ３〜６の電位はインバータ４４を介して順次Ｌレベルに変化する。
【００７２】
以上のようにして、電力制御信号ＰＣＮＴ１のパルス列信号の全パルス数に対応する遅延時間経過した後に、リーク電流遮断トランジスタ１３Ａ〜Ｆがすべてオフし、論理回路ブロック１１−１が待機状態に移行する。
【００７３】
図６は本発明の半導体集積回路の第３の実施の形態を示す構成図である。第３の実施の形態は、図２に示した第１の実施の形態に対して、リーク電流遮断トランジスタ６１Ａ〜Ｆが追加される点を除いて他の構成は同一であるので、その他の回路の説明は省略する。
【００７４】
図中、図２で示したものと同一のものは同一の符号で示してあり、６１はリーク電流遮断トランジスタ、６２は実グランド線、６３は遅延バッファ、６４は遅延制御回路、６５はグランド電位供給線である。
【００７５】
図６では、論理回路ブロック１１−１の複数のグランド端子１６Ａ〜Ｆと実グランド線６２は、各グランド端子に対応して設けられた複数のリーク電流遮断トランジスタ６１Ａ〜Ｆにより接続されている。実グランド線６２は第２の電源線を構成し、複数のグランド端子１６Ａ〜Ｆは複数の第２電源端子を構成する。
【００７６】
複数のリーク電流遮断トランジスタ６１Ａ〜ＦはそれぞれＮＭＯＳトランジスタであり、論理回路ブロック１１−１内部に含まれる低閾値電圧トランジスタよりも閾値電圧の高い高閾値電圧トランジスタである。複数のリーク電流遮断トランジスタ６１Ａ〜Ｆは複数の第２リーク電流遮断トランジスタであり、第２のリーク電流遮断回路を構成する。
【００７７】
各々のリーク電流遮断トランジスタ６１Ａ〜Ｆのゲート（ノードＮ７〜Ｎ１２）は遅延バッファ６３Ａ〜Ｅを介して接続される。複数の遅延バッファ６１Ａ〜Ｅの直列接続により第２の遅延バッファ列が形成される。第２の遅延バッファ列は第２の遅延制御回路６４を構成する。各々の遅延バッファは例えばＣＭＯＳインバータを偶数段直列に接続させることにより形成することができる。
【００７８】
電力制御回路１８は上述の遅延バッファ列に対して電力制御信号／ＰＣＮＴ１を供給する。電力制御信号／ＰＣＮＴ１は図２で示した電力制御信号ＰＣＮＴ１の反転信号である。このように、第３の実施の形態では、電力制御回路１８は図示せぬ制御回路（ＣＰＵ等）の制御のもとに、各々の論理回路ブロック１１−１〜ｎに対する電力供給のオン／オフを制御する電力制御信号ＰＣＮＴ１〜ｎ及びその反転信号である／ＰＣＮＴ１〜ｎを供給する。
【００７９】
論理回路ブロック１１−１が待機状態にあるときには、リーク電流遮断トランジスタ６１Ａ〜Ｆは、電力制御信号／ＰＣＮＴ１に従ってオフし、リーク電流遮断トランジスタ１３Ａ〜Ｆにより実電源線１２と電源電位供給線（仮想電源線）２０との間の電流パスが遮断されるのに加えて、実グランド線６２からグランド端子１６及びグランド電位供給線（仮想グランド線）６５を経由する電流パスを遮断する。
【００８０】
このため、図６の第３の実施の形態においては、論理回路ブロックが待機状態にあるときに、内部回路への電力供給をより確実に停止し、内部回路における消費電流をより確実に低減することができる。
【００８１】
次に、図６の遅延制御回路の動作の詳細について説明する。
【００８２】
電力制御回路１８が、図３に示したように、論理回路ブロック１１−１を活性化させるために、対応する電力制御信号ＰＣＮＴ１をＨレベルからＬレベルへと変化させると、これに応答して電力制御信号／ＰＣＮＴ１はＬレベルからＨレベルへと変化する。遅延バッファ列は、図３の場合と同様に、電力制御信号／ＰＣＮＴ１のレベル変化に応答して、遅延バッファ６３Ａ〜Ｅに対応する遅延時間だけ遅延させながら、ノードN７〜１２の電位を順次ＬレベルからＨレベルへと変化させる。
【００８３】
従って、論理回路ブロック１１−１を活性化させるとき、複数のリーク電流遮断トランジスタ６１Ａ〜Ｆは遅延バッファ６３Ａ〜Ｅに対応する所定の時間間隔を保ちながら順次オンされるので、複数のグランド端子１６Ａ〜Ｆを介して実グランド線６２より時分割で論理回路ブロック１１−１に対する電力供給が行われる。その結果、実グランド線６２から各々のリーク電流遮断トランジスタ６１及びグランド端子１６を経由する電流パスに流れる電流量を小さく抑えることができる。
【００８４】
従って、本発明の第３の実施の形態においては、実電源線１２の電位降下を小さく抑えるのに加えて、実グランド線６２の電位上昇を小さなものに抑えることができるので、実電源線１２及び実グランド線６２における電源ノイズを低減することができる。
【００８５】
このため、活性化状態にある他の論理回路ブロック１１−２〜ｎにおいて、電源電位供給線（仮想電源線）２０の電位降下に加えて、グランド電位供給線（仮想グランド線）６５の電位上昇も低減されるので、回路の誤動作をより確実に防止することができる。
【００８６】
尚、図６においては、図２の場合と同様に、電源端子１４及びグランド端子１６をそれぞれ６個ずつ同じ数だけ設けたが、これに限定されず、必要に応じて任意の複数個の電源端子及びグランド端子を設けることができる。
【００８７】
また、実グランド線６２と１つのグランド端子１６の間に１つのリーク電流遮断トランジスタ６１のみを設けたが、これに限定されず、必要に応じて任意の複数個のリーク電流遮断トランジスタを設けることができる。１つのグランド端子に接続された複数のリーク電流遮断トランジスタは同一の信号に応答して同時にオン／オフされるようにしてもよく、上述のリーク電流遮断トランジスタ６１Ａ〜Ｆと同様の方法により所定の遅延時間を伴ってオン／オフするようにしてもよい。
【００８８】
また、電源端子とグランド端子の個数は同数であることには限定されない。また、遅延バッファ列を構成する各々の遅延バッファ１７及び６３の遅延量は対応する論理回路ブロックの回路特性に応じて適宜設定すればよい。
【００８９】
以下に、図６の半導体集積回路に対する変形例を説明する。
【００９０】
図７、図８は本発明の第３の実施の形態の半導体集積回路に対する変形例を説明するための図である。図中、図６で示したものと同一のものは同一の符号で示してあり、７１、８１は遅延制御回路、７２、８２はインバータである。
【００９１】
図６の遅延制御回路６４は電力制御回路１８から出力される電力制御信号／ＰＣＮＴ１（ＰＣＮＴ１の反転信号）に応答して動作するが、図７、図８ではリーク電流遮断トランジスタ６３Ａ〜Ｆのオン／オフを制御する遅延制御回路を、遅延制御回路１５に電力制御信号ＰＣＮＴ１に応答して動作するようにしたものである。
【００９２】
このために、図７の遅延制御回路７１では遅延バッファ列のノードＮ７と電力制御信号ＰＣＮＴ１の入力端の間にインバータ７３が追加されている。また、図８の遅延制御回路８１では、遅延バッファ列がリーク電流遮断トランジスタ１６Ａ〜Ｆとリーク電流遮断トランジスタ６１Ａ〜Ｆとで共有化され、そのノードＮ１（N７）〜Ｎ６（N１２）と各々のリーク電流遮断トランジスタ６１Ａ〜Ｆの間に、インバータ８２Ａ〜Ｅが追加されている。
【００９３】
図７、図８の遅延制御回路も、上述の図６の遅延制御回路６４と同様にして、電力制御信号ＰＣＮＴ１に応答して、遅延バッファ６３Ａ〜Ｅ（１７Ａ〜Ｅ）に対応する遅延時間だけ遅延させながら、リーク電流遮断トランジスタ６１Ａ〜Ｆを順次オンさせることができる。
【００９４】
また、図６の遅延制御回路６４に対しては、遅延バッファ列を用いた回路の代わりに、図４に示したようなジョンソンカウンタ回路により構成された遅延制御回路を用いることができる。この場合も同様に、電力制御回路から出力される電力制御信号／ＰＣＮＴ１（ＰＣＮＴ１の反転信号）に応答して動作するようにしてもよく、電力制御信号ＰＣＮＴ１に応答して動作するようにしてもよい。
【００９５】
電力制御信号ＰＣＮＴ１に応答して動作させる場合は、ジョンソンカウンタ回路の部分をリーク電流遮断トランジスタ１６Ａ〜Ｆとリーク電流遮断トランジスタ６１Ａ〜Ｆとで共有し、各々のフリップフロップ回路４１Ａ〜Ｆの非反転出力端子をインバータ４４を介さずにリーク電流遮断トランジスタ６１Ａ〜ＦのゲートN７〜N１２に接続すればよい。
【００９６】
更に、図６の半導体集積回路の変形例として、実電源線側のリーク電流遮断回路１３及び対応する遅延制御回路１５を除き、実グランド線側のリーク電流遮断回路６１及び対応する遅延制御回路６４のみを残すようにしてもよい。
【００９７】
この変形例においても、リーク電流遮断トランジスタ６１Ａ〜Ｆが、論理回路ブロックが待機状態にあるときには、実グランド線６２からグランド端子１６及びグランド電位供給線（仮想グランド線）６５を経由する電流パスを遮断する。このため、論理回路ブロックの内部回路への電力供給を停止し、内部回路における消費電流を低減することができる。
【００９８】
図９は本発明の半導体集積回路の第４の実施の形態を示す構成図である。第４の実施の形態は、図２に示した第１の実施の形態に対して、リーク電流遮断トランジスタ９１Ａ〜Ｄ、実電源線９２及び電源端子９３Ａ〜Ｄが追加される点を除いて他の構成は同一であるので、その他の回路の説明は省略する。
【００９９】
図中、図２で示したものと同一のものは同一の符号で示してあり、９１はリーク電流遮断トランジスタ、９２は実電源線、９３は電源端子、９４は遅延バッファ、９５は遅延制御回路、９６は電源電位供給線である。
【０１００】
図９では、論理回路ブロック１１−１は、実電源線１２に供給される電源電圧ＶＤＤ１と、電源電圧ＶＤＤ１とは異なる電源電圧ＶＤＤ２により動作する２種類の回路素子を含んで構成されている。電源電圧ＶＤＤ２は実電源線９２により供給され、実電源線９２に対応して論理回路ブロック１１−１には複数の電源端子９３Ａ〜Ｄが設けられる。実電源線９２は第２の電源線を構成し、複数の電源端子９３Ａ〜Ｄは複数の第２電源端子を構成する。
【０１０１】
複数の電源端子９３Ａ〜Ｄと実電源線９２は、各電源端子に対応して設けられた複数のリーク電流遮断トランジスタ９１Ａ〜Ｄにより接続されている。複数のリーク電流遮断トランジスタ６１Ａ〜ＤはそれぞれＰＭＯＳトランジスタであり、論理回路ブロック１１−１内部に含まれる低閾値電圧トランジスタよりも閾値電圧の高い高閾値電圧トランジスタである。複数のリーク電流遮断トランジスタ９１Ａ〜Ｄは複数の第２リーク電流遮断トランジスタであり、第２のリーク電流遮断回路を構成する。
【０１０２】
各々のリーク電流遮断トランジスタ9１Ａ〜Ｄのゲート（ノードＮ７〜Ｎ１０）は遅延バッファ９４Ａ〜Ｃを介して接続される。複数の遅延バッファ９４Ａ〜Ｃの直列接続により第２の遅延バッファ列が形成される。第２の遅延バッファ列は第２の遅延制御回路９５を構成する。各々の遅延バッファは例えばＣＭＯＳインバータを偶数段直列に接続させることにより形成することができる。
【０１０３】
電力制御回路１８は遅延制御回路１５の遅延バッファ列に電力制御信号ＰＣＮＴ１Ａを供給するとともに、上述の遅延バッファ列に対して電力制御信号ＰＣＮＴ１Ｂを供給する。電力制御信号ＰＣＮＴ１Ｂは論理回路ブロック１１−１に対する実電源９２からの電力供給のオン／オフを制御する電力制御信号である。
【０１０４】
このように、第４の実施の形態では、電力制御回路１８は図示せぬ制御回路（ＣＰＵ等）の制御のもとに、各々の論理回路ブロック１１−１〜ｎに対して、実電源線１２からの電力供給のオン／オフを制御する電力制御信号ＰＣＮＴ１Ａ〜ｎＡ及び実電源線９２からの電力供給のオン／オフを制御する電力制御信号ＰＣＮＴ１Ｂ〜ｎＢを供給する。
【０１０５】
論理回路ブロック１１−１が待機状態にあるときには、リーク電流遮断トランジスタ９１Ａ〜Ｄは、電力制御信号ＰＣＮＴ１Ｂに従ってオフし、リーク電流遮断トランジスタ１３Ａ〜Ｆにより実電源線１２と電源電位供給線（仮想電源線）２０との間の電流パスが遮断されるのに加えて、実電源線９２から電源端子９３及び電源電位供給線（仮想電源線）９６を経由する電流パスを遮断する。
【０１０６】
このため、図９の第４の実施の形態においては、論理回路ブロックが待機状態にあるときに、２つの実電源線１２及び９２から内部回路への電力供給をともに停止し、内部回路における消費電流を低減することができる。
【０１０７】
次に、図９の遅延制御回路の動作の詳細について説明する。
【０１０８】
電力制御回路１８が、論理回路ブロック１１−１を活性化させるために、対応する電力制御信号ＰＣＮＴ１ＢをＨレベルからＬレベルへと変化させると、遅延バッファ列は、図３の場合と同様に、電力制御信号ＰＣＮＴ１Ｂのレベル変化に応答して、遅延バッファ９４Ａ〜Ｃに対応する遅延時間だけ遅延させながら、ノードN７〜１０の電位を順次ＨレベルからＬレベルへと変化させる。
【０１０９】
従って、論理回路ブロック１１−１を活性化させるとき、複数のリーク電流遮断トランジスタ９１Ａ〜Ｄは遅延バッファ９４Ａ〜Ｃに対応する所定の時間間隔を保ちながら順次オンされるので、複数の電源端子９３Ａ〜Ｄを介して実電源線９２より時分割で論理回路ブロック１１−１に対する電力供給が行われる。その結果、実電源線９２から各々のリーク電流遮断トランジスタ９１及び電源端子９３を経由する電流パスに流れる電流量を小さく抑えることができる。
【０１１０】
従って、本発明の第４の実施の形態においては、実電源線１２の電位降下を小さく抑えるのに加えて、実電源線９２の電位降下を小さなものに抑えることができるので、実電源線１２及び９２における電源ノイズを低減することができる。
【０１１１】
このため、活性化状態にある他の論理回路ブロック１１−２〜ｎにおいて、電源電位供給線（仮想電源線）２０の電位降下に加えて、電源電位供給線（仮想電源線）９６の電位降下も低減されるので、回路の誤動作を確実に防止することができる。
【０１１２】
尚、実電源線９２と１つの電源端子９３の間に１つのリーク電流遮断トランジスタ９１のみを設けたが、これに限定されず、必要に応じて任意の複数個のリーク電流遮断トランジスタを設けることができる。１つのグランド端子に接続された複数のリーク電流遮断トランジスタは同一の信号に応答して同時にオン／オフされるようにしてもよく、上述のリーク電流遮断トランジスタ９１Ａ〜Ｄと同様の方法により所定の遅延時間を伴ってオン／オフするようにしてもよい。
【０１１３】
また、遅延バッファ列を構成する各々の遅延バッファ１７及び９４の遅延量は対応する論理回路ブロックの回路特性に応じて適宜設定すればよい。リーク電流遮断トランジスタ１６とリーク電流遮断トランジスタ９１は同一の閾値電圧を有するトランジスタにより形成してもよく、異なる閾値電圧を有するトランジスタとしてもよい。
【０１１４】
以下に、図９の半導体集積回路に対する変形例を説明する。
【０１１５】
図１０、図１１は本発明の第４の実施の形態の半導体集積回路に対する変形例を説明するための図である。図中、図９で示したものと同一のものは同一の符号で示してあり、１０１、１１１は遅延制御回路である。
【０１１６】
図９の遅延制御回路９６は電力制御回路１８から出力される電力制御信号ＰＣＮＴ１Ｂに応答して動作するが、図７、図８ではリーク電流遮断トランジスタ９１Ａ〜Ｄのオン／オフを制御する遅延制御回路を、遅延制御回路１５に供給される電力制御信号ＰＣＮＴ１に応答して動作するようにしたものである。
【０１１７】
このために、図１０の遅延制御回路１０１では遅延バッファ列のノードＮ７と電力制御信号ＰＣＮＴ１の入力端が接続されている。また、図１１の遅延制御回路１１１では、遅延バッファ列がリーク電流遮断トランジスタ１６Ａ〜Ｆとリーク電流遮断トランジスタ９１Ａ〜Ｄとで共有化され、そのノードＮ１（N７）〜Ｎ４（N１０）と各々のリーク電流遮断トランジスタ９１Ａ〜Ｄが接続されている。
【０１１８】
図１０、図１１の遅延制御回路も、上述の図９の遅延制御回路９５と同様にして、電力制御信号ＰＣＮＴ１に応答して、遅延バッファ９４Ａ〜Ｃ（１７Ａ〜Ｃ）に対応する遅延時間だけ遅延させながら、リーク電流遮断トランジスタ９１Ａ〜Ｄを順次オンさせることができる。
【０１１９】
また、図９の遅延制御回路９６に対しては、遅延バッファ列を用いた回路の代わりに、図４に示したようなジョンソンカウンタ回路により構成された遅延制御回路を用いることができる。
【０１２０】
尚、上述の第１乃至第４の実施の形態では、実電源線側のリーク電流遮断トランジスタとしてＰＭＯＳトランジスタを用いたが、これをＮＭＯＳトランジスタとしてもよい。
【０１２１】
以下に、上記のとおり説明した本発明の特徴点を付記としてまとめる。
（付記１）
第１の電位が供給される第１の電源線と、
第１の閾値電圧を有する第１のトランジスタを含み、複数の第１電源端子を有する論理回路ブロックと、
前記第１の電源線と前記論理回路ブロックの間に設けられ、前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のトランジスタを含み、前記第１の電源線と前記複数の第１電源端子とを電気的に接続又は断絶する第１のリーク電流遮断回路と、
前記論理回路ブロックの活性化時に、前記第１の電源線と前記複数の第１電源端子の各々が所定時間遅延されながら順次接続するように、前記第１のリーク電流遮断回路を制御する第１の遅延制御回路と
を備えたことを特徴とする半導体集積回路。
（付記２）
前記第１のリーク電流遮断回路は、前記第１の電源線と前記複数の第１電源端子の各々との間に設けられ、前記第２のトランジスタからなる複数の第１リーク電流遮断トランジスタを有し、
前記第１の遅延制御回路は、前記論理回路ブロックの活性化時に、前記複数の第１リーク電流遮断トランジスタの各々を所定時間遅延させながらオンさせることを特徴とする付記１記載の半導体集積回路。
（付記３）
前記第１の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号が供給される第１の遅延バッファ列を有し、
前記第１の遅延バッファ列の接続ノードは前記複数の第１リーク電流遮断トランジスタの各々のゲートに接続され、
前記第１の電力制御信号のレベルが変化するとき、前記第１の遅延バッファ列の接続ノードのレベル変化に応答して、前記第１リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする付記２記載の半導体集積回路。
（付記４）
前記第１の遅延制御回路は、前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号がクロック入力に供給される複数のフリップフロップ回路から構成されたジョンソンカウンタ回路を有し、
前記複数のフリップフロップ回路の出力は前記複数のリーク電流遮断トランジスタの各々のゲートに接続され、
前記電力制御信号として複数のパルスを有するパルス列信号が入力されるとき、前記複数のフリップフロップ回路の出力のレベル変化に応答して、前記第１リーク電流遮断トランジスタの各々が、前記パルス列信号の周期に対応する時間遅延しながらオン・オフすることを特徴とする付記２記載の半導体集積回路。
（付記５）
前記論理回路ブロックの活性化時に、前記第１の電力制御信号を生成する電力制御回路を更に有することを特徴とする付記３又は４記載の半導体集積回路。
（付記６）
前記第１の電源線の前記第１の電位は電源電圧電位であり、
前記第１リーク電流遮断トランジスタはＰＭＯＳトランジスタであることを特徴とする付記２記載の半導体集積回路。
（付記７）
前記第１の電源線の前記第１の電位はグランド電位であり、
前記第１リーク電流遮断トランジスタはＮＭＯＳトランジスタであることを特徴とする付記２記載の半導体集積回路。
（付記８）
前記論理回路ブロックは更に、第３の閾値電圧を有する第３のトランジスタを含み、複数の第２電源端子を有し、
前記半導体集積回路は更に、
前記第１の電位とは異なる第２の電位が供給される第２の電源線と、
前記第２の電源線と前記論理回路ブロックの間に設けられ、前記第３の閾値電圧よりも高い第４の閾値電圧を有する第４のトランジスタを含み、前記第２の電源線と前記複数の第２電源端子とを電気的に接続又は断絶する第２のリーク電流遮断回路と、
前記論理回路ブロックの活性化時に、前記第２の電源線と前記複数の第２電源端子の各々が所定時間遅延されながら順次接続するように、前記第２のリーク電流遮断回路を制御する第２の遅延制御回路と、
を備えたことを特徴とする付記１記載の半導体集積回路。
（付記９）
前記第２のリーク電流遮断回路は、前記第２の電源線と前記複数の第２電源端子の各々との間に設けられ、前記第４のトランジスタからなる複数の第２リーク電流遮断トランジスタを有し、
前記第２の遅延制御回路は、前記論理回路ブロックの活性化時に、前記複数の第２リーク電流遮断トランジスタの各々を所定時間遅延させながらオンさせることを特徴とする付記８記載の半導体集積回路。
（付記１０）
前記第２の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記論理回路ブロックに対する電力供給のオン・オフを制御するための第２の電力制御信号が供給される第２の遅延バッファ列を有し、
前記第２の遅延バッファ列の接続ノードは前記複数の第２リーク電流遮断トランジスタの各々のゲートに接続され、
前記第２の電力制御信号のレベルが変化するとき、前記第２の遅延バッファ列の接続ノードのレベル変化に応答して、前記第２リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする付記９記載の半導体集積回路。
（付記１１）
前記第１の遅延制御回路は、前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号が供給され、前記第１の電力制御信号に応答して前記第１のリーク電流遮断回路を制御し、
前記第２の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記第１の電力制御信号が供給される第２の遅延バッファ列を有し、
前記第２の遅延バッファ列の接続ノードは前記複数の第２リーク電流遮断トランジスタの各々のゲートに接続され、
前記第１の電力制御信号のレベルが変化するとき、前記第２の遅延バッファ列の接続ノードのレベル変化に応答して、前記第２リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする付記９記載の半導体集積回路。
（付記１２）
前記第１の電力制御信号は前記第２の遅延バッファ列に反転されて供給されることを特徴とする付記１１記載の半導体集積回路。
（付記１３）
前記第１の電力制御信号は前記第２の遅延バッファ列に反転されずに供給されることを特徴とする付記１１記載の半導体集積回路。
（付記１４）
前記第１の遅延制御回路及び前記第２の遅延制御回路は、複数の遅延バッファが直列に接続され、一端に前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号が供給される第１の遅延バッファ列を共有し、
前記第1の遅延バッファ列の接続ノードは前記第２リーク電流遮断トランジスタの各々のゲートに接続され、
前記第１の電力制御信号のレベルが変化するとき、前記第１の遅延バッファ列の接続ノードのレベル変化に応答して、前記第２リーク電流遮断トランジスタの各々が、前記遅延バッファに対応する時間遅延しながらオン・オフすることを特徴とする付記９記載の半導体集積回路。
（付記１５）
前記第1の遅延バッファ列の接続ノードと前記第２リーク電流遮断トランジスタの各々のゲートに複数のインバータを介して接続されていることを特徴とする付記１４記載の半導体集積回路。
（付記１６）
前記第1の遅延バッファ列の接続ノードは前記第２リーク電流遮断トランジスタの各々のゲートに直接接続されていることを特徴とする付記１４記載の半導体集積回路。
（付記１７）
前記論理回路ブロックの活性化時に、前記第２の電力制御信号を生成する電力制御回路を更に有することを特徴とする付記１０記載の半導体集積回路。
（付記１８）
前記第２の電源線の前記第２の電位はグランド電位であり、
前記第２リーク電流遮断トランジスタはＮＭＯＳトランジスタであることを特徴とする付記９記載の半導体集積回路。
（付記１９）
前記第２の電源線の前記第２の電位は電源電圧電位であり、
前記第２リーク電流遮断トランジスタはＰＭＯＳトランジスタであることを特徴とする付記９記載の半導体集積回路。
（付記２０）
第１の電位が供給される第１の電源線と、
前記第１の電位とは異なる第２の電位が供給される第２の電源線と、
第１の閾値電圧を有する第１のトランジスタ及び第３の閾値電圧を有する第３のトランジスタを含み、複数の第１電源端子及びを含み、複数の第２電源端子を有する論理回路ブロックと、
前記第１の電源線と前記複数の第１電源端子の各々との間に設けられ、前記第１の閾値電圧よりも高い第２の閾値電圧を有する第２のトランジスタからなる複数の第１リーク電流遮断トランジスタと、
前記第２の電源線と前記複数の第２電源端子の各々との間に設けられ、前記第３の閾値電圧よりも高い第４の閾値電圧を有する第４のトランジスタからなる複数の第２リーク電流遮断トランジスタと、
前記論理回路ブロックの活性化時に、前記複数の第１リーク電流遮断トランジスタの各々を所定時間遅延しながらオンさせるとともに、前記複数の第２リーク電流遮断トランジスタの各々を所定時間遅延させながらオンさせる遅延制御回路と
を備えたことを特徴とする半導体集積回路。
（付記２１）
前記第１の電源線の前記第１の電位は電源電圧電位であり、
前記第２の電源線の前記第２の電位はグランド電位であり、
前記第１リーク電流遮断トランジスタはＰＭＯＳトランジスタであり、
前記第２リーク電流遮断トランジスタはＮＭＯＳトランジスタであることを特徴とする付記２０記載の半導体集積回路。
（付記２２）
前記第１の電源線の前記第１の電位は第１の電源電圧電位であり、
前記第２の電源線の前記第２の電位は前記第１の電源電圧電位とは異なる第２の電源電圧電位であり、
前記第１リーク電流遮断トランジスタはＰＭＯＳトランジスタであり、
前記第２リーク電流遮断トランジスタはＰＭＯＳトランジスタであることを特徴とする付記２０記載の半導体集積回路。
（付記２３）
前記論理回路ブロックの活性化時に、前記論理回路ブロックに対する電力供給のオン・オフを制御するための第１の電力制御信号及び第２の電力制御信号を生成する電力制御回路を有し、
前記複数の第１リーク電流遮断トランジスタは前記第１の電力制御信号に応答してオン・オフされ、
前記複数の第２リーク電流遮断トランジスタは前記第２の電力制御信号に応答してオン・オフされることを特徴とする付記１８記載の半導体集積回路。
（付記２４）
前記第２の電力制御信号は前記第１の電力制御信号の反転信号であることを特徴とする付記２３記載の半導体集積回路。
【０１２２】
【発明の効果】
本発明の半導体集積回路では、論理回路ブロックを活性化させるとき、対応する遅延制御回路により複数の電源端子が所定時間の遅延を伴って順次実電源線に接続されるので、論理回路ブロックに対する電荷の供給が時分割で行われる。
【０１２３】
従って、本発明によれば、論理回路ブロックを活性化させるタイミングに生じる実電源線の電位降下を小さなものに抑えることができ、すでに活性化状態にある他の論理回路ブロックに対する電源ノイズも小さく抑えることができるので、電源ノイズによって活性化状態にある他の論理回路ブロックが誤動作することを防止することができる。
【図面の簡単な説明】
【図１】    本発明の原理を説明するための半導体集積回路の概略図
【図２】    本発明の半導体集積回路の第１の実施の形態を示す概略構成図
【図３】    本発明の第１の実施の形態の遅延制御回路の動作について説明するための波形図
【図４】    本発明の半導体集積回路の第２の実施の形態を示す構成図
【図５】    本発明の第２の実施の形態の遅延制御回路の動作について説明するための波形図
【図６】    本発明の半導体集積回路の第３の実施の形態を示す構成図
【図７】    本発明の第３の実施の形態の半導体集積回路に対する変形例を説明するための図
【図８】    本発明の第３の実施の形態の半導体集積回路に対する変形例を説明するための図
【図９】    本発明の半導体集積回路の第４の実施の形態を示す構成図
【図１０】  本発明の第４の実施の形態の半導体集積回路に対する変形例を説明するための図
【図１１】  本発明の第４の実施の形態の半導体集積回路に対する変形例を説明するための図
【図１２】  従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路の回路例を示す概略図
【図１３】  リーク電流遮断トランジスタ及び内部回路の構成の詳細を説明するための図
【図１４】  従来のＭＴ−ＣＭＯＳ技術を用いた半導体集積回路の問題点を説明するための図
【符号の説明】
１      論理回路ブロック、
２      実電源線、
３      リーク電流遮断回路、
４      電源端子、
５      遅延制御回路、
６      グランド端子、
１１    論理回路ブロック、
１２    実電源線、
１３    リーク電流遮断トランジスタ、
１４    電源端子、
１５    遅延制御回路、
１６    グランド端子、
１７    遅延バッファ、
１８    電力制御回路、
２０    電源電位供給線、
４１    フリップフロップ回路、
４２    インバータ、
４３    インバータ、
６１    リーク電流遮断トランジスタ、
６２    実グランド線、
６３    遅延バッファ、
６４    遅延制御回路、
６５    グランド電位供給線、
７１    遅延制御回路、
７２    インバータ、
８１    遅延制御回路、
８２    インバータ、
９１    リーク電流遮断トランジスタ、
９２    実電源線、
９３    電源端子、
９４    遅延バッファ、
９５    遅延制御回路、
９６    電源電位供給線、
１０１  遅延制御回路、
１１１  遅延制御回路、
１２１  実電源線、
１２２  電源端子、
１２３  仮想電源線、
１２４  論理回路ブロック、
１２５  内部回路、
１２６  グランド端子、
１２７  リーク電流遮断トランジスタ、
１２８  電力制御回路
【図１】
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【図２】
0003951773.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003951773.tif 000013
【図１３】
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【図１４】
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