(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
バーンインテストモードへの移行要求に応じて、前記メモリセルアレイに複数のストレスを連続して印加するテスト回路とを備え、
前記メモリセルアレイは、
行列状に配置されたｍ×ｎ（ｍおよびｎは自然数）個のメモリセルと、
行方向に配置されたｍ個のワード線と、
列方向に配置されたｎ個のビット線対と、
各々がｋ（ｋはｋ＜ｍを満たす自然数）個のワード線の各々に接続されるためのｊ（ｊはｋ×ｊ＝ｍを満たす自然数）個のグローバルワード線と、
前記ｊ個のグローバルワード線に並行に配置され、各々がｐ（ｐはｐ＜ｎを満たす自然数）個のビット線対の各々に接続されるためのｑ（ｑはｐ×ｑ＝ｎを満たす自然数）個のグローバルビット線対とを含み、
前記テスト回路は、
前記メモリセルアレイにデータを書込む周辺回路と、
前記ｍ個のワード線を選択する選択回路と、
前記移行要求に応じてバーンインテストモードへ移行するための移行信号を発生して前記選択回路へ出力する制御回路とを含み、
前記選択回路は、前記移行信号に応じて、前記複数のストレスが前記メモリセルアレイに連続して印加されるように前記ｍ個のワード線を選択／非選択し、
前記周辺回路は、前記ワード線の選択に応じて、前記複数のストレスを印加するためのデータパターンを前記選択されたワード線に接続されたメモリセルに書込み、前記ワード線の非選択に応じて前記データパターンを前記ｎ個のビット線対に書込み、
前記選択回路は、前記ｍ×ｎ個のメモリセルの全てに同じデータを書込むように前記ｍ個のワード線を複数個づつ所定の順序に従って選択し、前記同じデータの書込後、前記ｎ個のビット線対および前記ｍ個のワード線の全てを非選択にするとともに、前記ｊ個のグローバルワード線を選択／非選択し、
前記周辺回路は、前記グローバルワード線の選択に対応して前記ｊ個のグローバルワード線にストレスを印加するための第１のデータパターンを前記ｑ個のグローバルビット線対に書込み、前記グローバルワード線の非選択に対応して前記ｑ個のグローバルビット線対にストレスを印加するための第２のデータパターンを前記ｑ個のグローバルビット線対に書込む、半導体記憶装置。
【請求項２】
前記移行信号は、第１から第３のバーンインテスト信号から成り、
前記選択回路は、
前記ｊ個のグローバルワード線の全てを選択するグローバルワード線選択回路と、
前記第１および第２のバーンインテスト信号に応じて前記ｋ個のワード線のうち偶数番目の複数のワード線を選択するための第１の選択信号を発生し、前記第１および第３のバーンインテスト信号に応じて前記ｋ個のワード線のうち奇数番目の複数のワード線を選択するための第２の選択信号を発生するプリデコーダと、
前記第１の選択信号に応じて、前記選択されたグローバルワード線を前記偶数番目の複数のワード線に接続し、前記第２の選択信号に応じて、前記選択されたグローバルワード線を前記奇数番目の複数のワード線に接続するワード線接続回路とを含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記プリデコーダは、
前記第１のバーンインテスト信号に応じて前記第２のバーンインテスト信号を選択し、その選択した第２のバーンインテスト信号を前記第１の選択信号として出力する第１の選択素子と、
前記第１のバーンインテスト信号に応じて前記第３のバーンインテスト信号を選択し、その選択した第３のバーンインテスト信号を前記第２の選択信号として出力する第２の選択素子とから成る、請求項２に記載の半導体記憶装置。
【請求項４】
前記バーンインテストモードは、連続した第１から第９のバーンインテストモードから成り、
前記第１のバーンインテストモード時、
前記選択回路は、前記移行信号に応じて、前記偶数番目の複数のワード線を選択し、
前記周辺回路は、前記選択されたワード線に接続されたメモリセルに第１のデータを書込み、
前記第２のバーンインテストモード時、
前記選択回路は、前記移行信号に応じて、前記奇数番目の複数のワード線を選択し、
前記周辺回路は、前記選択されたワード線に接続されたメモリセルに前記第１のデータと異なる第２のデータを書込み、
前記第３のバーンインテストモード時、
前記選択回路は、前記移行信号に応じて、前記偶数番目の複数のワード線を選択し、
前記周辺回路は、前記選択されたワード線に接続されたメモリセルに前記第２のデータを書込み、
前記第４のバーンインテストモード時、
前記選択回路は、前記移行信号に応じて、前記奇数番目の複数のワード線を選択し、
前記周辺回路は、前記選択されたワード線に接続されたメモリセルに前記第１のデータを書込み、
前記第５のバーンインテストモード時、
前記選択回路は、前記移行信号に応じて、前記偶数番目の複数のワード線を選択し、
前記周辺回路は、前記選択されたワード線に接続されたメモリセルに前記第１のデータを書込み、
前記第６のバーンインテストモード時、
前記選択回路は、前記ｍ個のワード線を非選択にし、
前記周辺回路は、前記ｎ個のビット線対に前記第２のデータを書込み、
前記第７のバーンインテストモード時、
前記選択回路は、前記ｍ個のワード線を非選択にし、
前記周辺回路は、前記ｎ個のビット線対に前記第１のデータを書込み、
前記第８のバーンインテストモード時、
前記選択回路は、前記ｎ個のビット線対および前記ｍ個のワード線を非選択にし、前記ｊ個のグローバルワード線を選択し、
前記周辺回路は、前記ｑ個のグローバルビット線対に前記第２のデータを書込み、
前記第９のバーンインテストモード時、
前記選択回路は、前記ｎ個のビット線対、前記ｍ個のワード線および前記ｊ個のグローバルワード線を非選択にし、
前記周辺回路は、前記ｑ個のグローバルビット線対に前記第１のデータを書込む、請求項１に記載の半導体記憶装置。
【請求項５】
前記ｍ×ｎ個のメモリセルの各々は、スタティック型ランダムアクセスメモリである、請求項４に記載の半導体記憶装置。
【請求項６】
前記第１のデータは「１」から成り、前記第２のデータは「０」から成る、請求項５に記載の半導体記憶装置。
【請求項７】
半導体記憶装置に含まれるメモリセルアレイに複数のストレスを連続的に印加してバーンインテストを行なうテスト方法であって、
前記メモリセルアレイに含まれる複数のワード線を所定の順序で選択し、前記選択されたワード線に接続されたメモリセルに前記ストレスを印加するためのデータパターンを書込む第１のステップと、
前記複数のワード線を非選択にし、前記メモリセルアレイに含まれる複数のビット線対に前記データパターンを書込む第２のステップと、
前記複数のビット線対および前記複数のワード線を非選択にするとともに、前記メモリセルアレイに含まれる複数のグローバルワード線を選択し、前記複数のグローバルワード線にストレスを印加するためのデータパターンを前記複数のグローバルワード線に並行に配置された複数のグローバルビット線対に書込む第４のステップと、
前記複数のビット線対、前記複数のワード線および前記複数のグローバルワード線を非選択にし、前記複数のグローバルビット線対にストレスを印加するためのデータパターンを前記複数のグローバルビット線対に書込む第５のステップとを備える、テスト方法。
【請求項８】
前記第１のステップは、
前記複数のワード線のうち、偶数番目の複数のワード線を選択し、前記偶数番目の複数のワード線に接続されたメモリセルに前記第１のデータを書込むステップと、
前記複数のワード線のうち、奇数番目の複数のワード線を選択し、前記奇数番目の複数のワード線に接続されたメモリセルに前記第１のデータと異なる第２のデータを書込むステップと、
前記偶数番目の複数のワード線を選択し、前記偶数番目の複数のワード線に接続されたメモリセルに前記第２のデータを書込むステップと、
前記奇数番目の複数のワード線を選択し、前記奇数番目の複数のワード線に接続されたメモリセルに前記第１のデータを書込むステップと、
前記偶数番目の複数のワード線を選択し、前記偶数番目の複数のワード線に接続されたメモリセルに前記第１のデータを書込むステップとを含み、
前記第２のステップは、
前記複数のワード線を非選択にし、前記複数のビット線対のうち、複数の第１のビット線に前記第１のデータを書込み、前記複数のビット線対のうち、前記第１のビット線と対になった複数の第２のビット線に前記第２のデータを書込むステップと、
前記複数のワード線を非選択にし、前記複数の第１のビット線に前記第２のデータを書込み、前記複数の第２のビット線に前記第１のデータを書込むステップとを含む、請求項７に記載のテスト方法。
【請求項９】
前記第１のデータは「１」から成り、前記第２のデータは「０」から成る、請求項８に記載のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バーンインテストを迅速に行なうことができる半導体記憶装置およびバーンインのテスト方法に関するものである。
【０００２】
【従来の技術】
データを高容量に記憶する半導体記憶装置としてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）およびＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が実用化されている。
【０００３】
これらの半導体記憶装置は、良品／不良品を判別した上で出荷される。そして、良品／不良品の判別は、半導体記憶装置に含まれるメモリセルに実際にデータを入出力し、書込データと読出データとが一致することを確認すること、バーンインによりストレスを印加することにより行なわれる。
【０００４】
しかし、最近、半導体記憶装置の高容量化に伴い、ストレスを印加しなければならない箇所が増加し、バーンインのテスト時間が長くなり、高コスト化を招くという問題がある。
【０００５】
このような問題を解決するために、特開平５−１５９５６８号公報には、バーンインテスト時に複数のワード線を同時に選択してストレスを印加することが開示されている。
【０００６】
また、特開２００１−１８４８９７号公報には、プリデコーダにバーンイン信号を入力し、プリデコーダにより複数のワード線を選択するための信号を生成して複数のワード線を同時に立ち上げてバーンインストレスを印加することが開示されている。
【０００７】
さらに、特開２００１−１４８９２号公報には、偶数番目のワード線と奇数番目のワード線とを選択的に活性化し、バーンインストレスを印加することが開示されている。
【０００８】
【発明が解決しようとする課題】
しかし、特開平５−１５９５６８号公報、特開２００１−１８４８９７号公報および特開２００１−１４８９２号公報に開示された従来のバーンインストレスを印加する技術は、バーンインのテスト時間を短縮することに貢献するものの、バーンインによりストレスをより効果的に印加するには不充分である。そして、従来の技術によって、バーンインによるストレスを効果的に印加しようとすると、さらに検査回路を増やす必要があり、半導体記憶装置の面積が大きくなるという問題がある。
【０００９】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、バーンインテストにより効果的にストレスを印加可能な半導体記憶装置を提供することである。
【００１０】
また、この発明の別の目的は、バーンインテストにより効果的にストレスを印加可能なテスト方法を提供することである。
【００１１】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、メモリセルアレイと、バーンインテストモードへの移行要求に応じて、メモリセルアレイに複数のストレスを連続して印加するテスト回路とを備える。
【００１２】
好ましくは、メモリセルアレイは、行列状に配置されたｍ×ｎ（ｍおよびｎは自然数）個のメモリセルと、行方向に配置されたｍ個のワード線と、列方向に配置されたｎ個のビット線対とを含み、テスト回路は、メモリセルアレイにデータを書込む周辺回路と、ｍ個のワード線を選択する選択回路と、移行要求に応じてバーンインテストモードへ移行するための移行信号を発生して選択回路へ出力する制御回路とを含み、選択回路は、移行信号に応じて、複数のストレスがメモリセルアレイに連続して印加されるようにｍ個のワード線を選択／非選択し、周辺回路は、ワード線の選択に応じて、複数のストレスを印加するためのデータパターンを選択されたワード線に接続されたメモリセルに書込み、ワード線の非選択に応じてデータパターンをｎ個のビット線対に書込む。
【００１３】
より好ましくは、選択回路は、ｍ×ｎ個のメモリセルの全てに同じデータを書込むようにｍ個のワード線を複数個づつ所定の順序に従って選択し、同じデータの書込後、ｍ個のワード線の全てを非選択にする。
【００１４】
さらに好ましくは、選択回路は、偶数番目の複数のワード線と奇数番目の複数のワード線とを交互に選択し、周辺回路は、偶数番目の複数のワード線の選択に対応して第１のデータを偶数番目の複数のワード線に接続されたメモリセルに書込み、奇数番目の複数のワード線の選択に対応して第１のデータと異なる第２のデータを奇数番目の複数のワード線に接続されたメモリセルに書込む。
【００１５】
さらに好ましくは、移行信号は、第１から第３のバーンインテスト信号から成り、選択回路は、第１および第２のバーンインテスト信号に応じて偶数番目の複数のワード線を選択するための第１の選択信号を発生し、第１および第３のバーンインテスト信号に応じて奇数番目の複数のワード線を選択するための第２の選択信号を発生するプリデコーダと、第１の選択信号に応じて偶数番目の複数のワード線を選択し、第２の選択信号に応じて奇数番目の複数のワード線を選択するワード線選択回路とを含む。
【００１６】
さらに好ましくは、プリデコーダは、第１のバーンインテスト信号に応じて第２のバーンインテスト信号を選択し、その選択した第２のバーンインテスト信号を第１の選択信号として出力する第１の選択素子と、第１のバーンインテスト信号に応じて第３のバーンインテスト信号を選択し、その選択した第３のバーンインテスト信号を第２の選択信号として出力する第２の選択素子とから成る。
【００１７】
さらに好ましくは、メモリセルアレイは、各々がｋ（ｋはｋ＜ｍを満たす自然数）個のワード線の各々に接続されるためのｊ（ｊはｋ×ｊ＝ｍを満たす自然数）個のグローバルワード線と、ｊ個のグローバルワード線に並行に配置され、各々がｐ（ｐはｐ＜ｎを満たす自然数）個のビット線対の各々に接続されるためのｑ（ｑはｐ×ｑ＝ｎを満たす自然数）個のグローバルビット線対とを含み、選択回路は、ｍ個のワード線の非選択に加えｊ個のグローバルワード線を選択／非選択し、周辺回路は、グローバルワード線の選択に対応してｊ個のグローバルワード線にストレスを印加するための第１のデータパターンをｑ個のグローバルビット線対に書込み、グローバルワード線の非選択に対応してｑ個のグローバルビット線対にストレスを印加するための第２のデータパターンをｑ個のグローバルビット線対に書込む。
【００１８】
さらに好ましくは、移行信号は、第１から第３のバーンインテスト信号から成り、選択回路は、ｊ個のグローバルワード線の全てを選択するグローバルワード線選択回路と、第１および第２のバーンインテスト信号に応じてｋ個のワード線のうち偶数番目の複数のワード線を選択するための第１の選択信号を発生し、第１および第３のバーンインテスト信号に応じてｋ個のワード線のうち奇数番目の複数のワード線を選択するための第２の選択信号を発生するプリデコーダと、第１の選択信号に応じて、選択されたグローバルワード線を偶数番目の複数のワード線に接続し、前記第２の選択信号に応じて、前記選択されたグローバルワード線を奇数番目の複数のワード線に接続するワード線接続回路とを含む。
【００１９】
さらに好ましくは、プリデコーダは、第１のバーンインテスト信号に応じて第２のバーンインテスト信号を選択し、その選択した第２のバーンインテスト信号を第１の選択信号として出力する第１の選択素子と、第１のバーンインテスト信号に応じて第３のバーンインテスト信号を選択し、その選択した第３のバーンインテスト信号を第２の選択信号として出力する第２の選択素子とから成る。
【００２０】
さらに好ましくは、バーンインテストモードは、連続した第１から第９のバーンインテストモードから成り、第１のバーンインテストモード時、選択回路は、移行信号に応じて、偶数番目の複数のワード線を選択し、周辺回路は、選択されたワード線に接続されたメモリセルに第１のデータを書込み、第２のバーンインテストモード時、選択回路は、移行信号に応じて、奇数番目の複数のワード線を選択し、周辺回路は、選択されたワード線に接続されたメモリセルに第１のデータと異なる第２のデータを書込み、第３のバーンインテストモード時、選択回路は、移行信号に応じて、偶数番目の複数のワード線を選択し、周辺回路は、選択されたワード線に接続されたメモリセルに第２のデータを書込み、第４のバーンインテストモード時、選択回路は、移行信号に応じて、奇数番目の複数のワード線を選択し、周辺回路は、選択されたワード線に接続されたメモリセルに第１のデータを書込み、第５のバーンインテストモード時、選択回路は、移行信号に応じて、偶数番目の複数のワード線を選択し、周辺回路は、選択されたワード線に接続されたメモリセルに第１のデータを書込み、第６のバーンインテストモード時、選択回路は、ｍ個のワード線を非選択にし、周辺回路は、ｎ個のビット線対に第２のデータを書込み、第７のバーンインテストモード時、選択回路は、ｍ個のワード線を非選択にし、周辺回路は、ｎ個のビット線対に第１のデータを書込み、第８のバーンインテストモード時、選択回路は、ｍ個のワード線を非選択にし、ｊ個のグローバルワード線を選択し、周辺回路は、ｑ個のグローバルビット線対に第２のデータを書込み、第９のバーンインテストモード時、選択回路は、ｍ個のワード線およびｊ個のグローバルワード線を非選択にし、周辺回路は、ｑ個のグローバルビット線対に第１のデータを書込む。
【００２１】
さらに好ましくは、ｍ×ｎ個のメモリセルの各々は、スタティック型ランダムアクセスメモリである。
【００２２】
さらに好ましくは、第１のデータは「１」から成り、第２のデータは「０」から成る。
【００２３】
また、この発明によれば、半導体記憶装置に含まれるメモリセルアレイに複数のストレスを連続的に印加してバーンインテストを行なうテスト方法であって、メモリセルアレイに含まれる複数のワード線を所定の順序で選択し、選択されたワード線に接続されたメモリセルにストレスを印加するためのデータパターンを書込む第１のステップと、複数のワード線を非選択にし、メモリセルアレイに含まれる複数のビット線対にデータパターンを書込む第２のステップとを備える。
【００２４】
好ましくは、第１のステップは、複数のワード線のうち、偶数番目の複数のワード線を選択するステップと、偶数番目の複数のワード線に接続されたメモリセルにパターンデータを書込むステップと、複数のワード線のうち、奇数番目の複数のワード線を選択するステップと、奇数番目の複数のワード線に接続されたメモリセルにパターンデータを書込むステップとを含み、第２のステップは、複数のワード線を非選択にし、複数のビット線対のうち、複数の第１のビット線に第１のデータを書込み、複数のビット線対のうち、第１のビット線と対になった複数の第２のビット線に第１のデータと異なる第２のデータを書込むステップと、複数のワード線を非選択にし、複数の第１のビット線に第２のデータを書込み、複数の第２のビット線に第１のデータを書込むステップとを含む。
【００２５】
より好ましくは、メモリセルアレイに含まれる複数のグローバルワード線を選択し、複数のグローバルワード線にストレスを印加するためのデータパターンを複数のグローバルワード線に並行に配置された複数のグローバルビット線対に書込む第４のステップと、複数のグローバルワード線を非選択にし、複数のグローバルビット線対にストレスを印加するためのデータパターンを複数のグローバルビット線対に書込む第５のステップとをさらに備える。
【００２６】
さらに好ましくは、第１のステップは、複数のワード線のうち、偶数番目の複数のワード線を選択し、偶数番目の複数のワード線に接続されたメモリセルに第１のデータを書込むステップと、複数のワード線のうち、奇数番目の複数のワード線を選択し、奇数番目の複数のワード線に接続されたメモリセルに第１のデータと異なる第２のデータを書込むステップと、偶数番目の複数のワード線を選択し、偶数番目の複数のワード線に接続されたメモリセルに第２のデータを書込むステップと、奇数番目の複数のワード線を選択し、奇数番目の複数のワード線に接続されたメモリセルに第１のデータを書込むステップと、偶数番目の複数のワード線を選択し、偶数番目の複数のワード線に接続されたメモリセルに第１のデータを書込むステップとを含み、第２のステップは、複数のワード線を非選択にし、複数のビット線対のうち、複数の第１のビット線に第１のデータを書込み、複数のビット線対のうち、第１のビット線と対になった複数の第２のビット線に第２のデータを書込むステップと、複数のワード線を非選択にし、複数の第１のビット線に第２のデータを書込み、複数の第２のビット線に第１のデータを書込むステップとを含む。
【００２７】
さらに好ましくは、第１のデータは「１」から成り、第２のデータは「０」から成る。
【００２８】
したがって、この発明によれば、バーンインテストモード時、複数のストレスを連続して印加できる。その結果、半導体記憶装置に複数のストレスを効果的に印加できる。
【００２９】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３０】
図１を参照して、この発明による半導体記憶装置１００は、マット１〜４と、リードレジスタ／ライトドライバ５〜８と、デコード回路９，１０と周辺回路１１とを備える。なお、以下においては、ＳＲＡＭを例にして半導体記憶装置１００について説明する。
【００３１】
マット１，２およびデコード回路９は、リードレジスタ／ライトドライバ５とリードレジスタ／ライトドライバ６との間に配置され、デコード回路９は、マット１とマット２との間に配置される。
【００３２】
マット３，４およびデコード回路１０は、リードレジスタ／ライトドライバ７とリードレジスタ／ライトドライバ８との間に配置され、デコード回路１０は、マット３とマット４との間に配置される。
【００３３】
周辺回路１１は、マット１，２、リードレジスタ／ライトドライバ５，６およびデコード回路９と、マット３，４、リードレジスタ／ライトドライバ７，８およびデコード回路１０との間に配置される。
【００３４】
マット１〜４は、複数のメモリセル、複数のワード線、複数のビット線対、複数のグローバルワード線、複数のグローバルビット線対、およびセンスアンプ等を含む。マット１〜４の詳細については後述する。
【００３５】
リードレジスタ／ライトドライバ５は、マット１に含まれるメモリセルにデータを入出力する。また、リードレジスタ／ライトドライバ６は、マット２に含まれるメモリセルにデータを入出力する。
【００３６】
リードレジスタ／ライトドライバ７は、マット３に含まれるメモリセルにデータを入出力する。また、リードレジスタ／ライトドライバ８は、マット４に含まれるメモリセルにデータを入出力する。
【００３７】
デコード回路９は、マット１，２に含まれる複数のグローバルワード線および複数のグローバルビット線対を選択的に活性化する。デコード回路１０は、マット３，４に含まれる複数のグローバルワード線および複数のグローバルビット線対を選択的に活性化する。デコード回路９，１０の詳細については後述する。
【００３８】
周辺回路１１は、外部から入力される制御信号に基づいてリードレジスタ／ライトドライバ５〜８およびデコード回路９，１０を制御し、マット１〜４に含まれるメモリセルにデータを入出力するための動作を制御する。
【００３９】
図２を参照して、周辺回路１１は、制御回路１１０とプリデコーダ１２０とを含む。制御回路１１０は、バーンインテストを行なうための特定パターンから成るアドレスＡＤＢを受けると、バーンインテストモードへの移行が要求されていることを検出する。そして、制御回路１１０は、アドレスＡＤＢに基づいて半導体記憶装置１００をバーンインモードへ移行させるためのバーンインテスト信号ＢＩと、偶数番目のワード線を選択的に活性化するためのバーンインテスト信号信号ＢＩ＿０と、奇数番目のワード線を選択的に活性化するためのバーンインテスト信号ＢＩ＿１とを生成し、その生成したバーンインテスト信号ＢＩ，ＢＩ＿０，ＢＩ＿１をプリデコーダ１２０へ出力する。
【００４０】
また、制御回路１１０は、信号Ｇｅｔ  ａｄｄ２を生成してプリデコーダ１２０へ出力する。さらに、制御回路１１０は、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび出力イネーブル信号／ＯＥ等の制御信号を外部から受け、メモリセルにデータを入出力するための動作を制御する。
【００４１】
さらに、制御回路１１０は、信号ＡＣＴ，ＢＬＫ，ＢＩ＿Ｘ，ＢＩ＿Ｙおよびセンスアンプ活性化信号ＳＥ１を生成し、信号ＡＣＴを後述する選択回路およびゲート回路へ出力し、信号ＢＬＫを後述する選択回路および活性化回路へ出力し、センスアンプ活性化信号ＳＥ１を活性化回路へ出力し、信号ＢＩ＿Ｘを後述するゲート回路およびグローバルロウデコーダへ出力し、信号ＢＩ＿Ｙを後述するグローバルＹデコーダへ出力する。
【００４２】
なお、信号ＡＣＴは、通常動作時、外部クロックＣＬＫから成るが、バーンインテストモードにおいては通常動作時に比べＨ（論理ハイ）レベルの期間を長くした信号からなる。たとえば、通常動作時、信号ＡＣＴは、１周期が４ｎｓｅｃの外部クロックＣＬＫから成り、Ｈレベルの期間はｎｓｅｃのオーダーであるが、バーンインテストモードにおいては、信号ＡＣＴは、１周期が１μｓｅｃであり、Ｈレベルの期間が０．８μｓｅｃである外部クロックＣＬＫから成る。このように、バーンインテストモードにおいては、Ｈレベルの期間を長くした外部クロックＣＬＫを用いるのは、後述する複数のストレスを確実に半導体記憶装置１００に印加できるようにするためである。また、信号ＢＬＫは、マット１〜４に含まれる複数のブロックの各々を選択するための信号である。
【００４３】
プリデコーダ１２０は、セレクタ回路１２１〜１２８と、ラッチ回路１３１〜１３８と、インバータ１４１〜１４８，１５１〜１５８とを含む。
【００４４】
ラッチ回路１３１〜１３８は、それぞれ、セレクタ回路１２１〜１２８に接続される。インバータ１４１〜１４８は、それぞれ、ラッチ回路１３１〜１３８に接続される。インバータ１５１〜１５８は、それぞれ、インバータ１４１〜１４８に接続される。
【００４５】
セレクタ回路１２１，１２３，１２５，１２７は、デコードされたロウアドレスデコード信号と制御回路１１０からのバーンインテスト信号ＢＩ，ＢＩ＿０とを受ける。そして、セレクタ回路１２１，１２３，１２５，１２７は、バーンインテスト信号ＢＩがＬ（論理ロー）レベルであるときロウアドレスデコード信号を選択し、その選択したロウアドレスデコード信号を、それぞれ、対応するラッチ回路１３１，１３３，１３５，１３７へ出力し、バーンインテスト信号ＢＩがＨレベルであるとき、バーンインテスト信号ＢＩ＿０を選択し、その選択したバーンインテスト信号ＢＩ＿０を、それぞれ、対応するラッチ回路１３１，１３３，１３５，１３７へ出力する。
【００４６】
セレクタ回路１２２，１２４，１２６，１２８は、デコードされたロウアドレスデコード信号と制御回路１１０からのバーンインテスト信号ＢＩ，ＢＩ＿１とを受ける。そして、セレクタ回路１２２，１２４，１２６，１２８は、バーンインテスト信号ＢＩがＬレベルであるときロウアドレスデコード信号を選択し、その選択したロウアドレスデコード信号を、それぞれ、対応するラッチ回路１３２，１３４，１３６，１３８へ出力し、バーンインテスト信号ＢＩがＨレベルであるとき、バーンインテスト信号ＢＩ＿１を選択し、その選択したバーンインテスト信号ＢＩ＿１を、それぞれ、対応するラッチ回路１３２，１３４，１３６，１３８へ出力する。
【００４７】
ラッチ回路１３１〜１３８は、制御回路１１０から信号Ｇｅｔ  ａｄｄ２を受け、信号Ｇｅｔ  ａｄｄ２によって、それぞれ、セレクタ回路１２１〜１２８からの信号を取り込む。そして、ラッチ回路１３１〜１３８は、取り込んだ信号をラッチして、それぞれ、インバータ１４１〜１４８へ出力する。インバータ１４１〜１４８は、それぞれ、ラッチ回路１３１〜１３８から受けた信号を反転して、それぞれ、インバータ１５１〜１５８へ出力する。インバータ１５１〜１５８は、それぞれ、インバータ１４１〜１４８から受けた信号を反転し、それぞれ、信号Ｘ２１０［０］〜Ｘ２１０［７］を後述する選択回路へ出力する。
【００４８】
マット１〜４に含まれる偶数番目のワード線が選択されるとき、制御回路１１０は、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿０およびＬレベルのバーンインテスト信号ＢＩ＿１を生成し、その生成したＨレベルのバーンインテスト信号ＢＩ，ＢＩ＿０をプリデコーダ１２０のセレクタ回路１２１，１２３，１２５，１２７へ出力し、Ｈレベルのバーンインテスト信号ＢＩおよびＬレベルのバーンインテスト信号ＢＩ＿１をプリデコーダ１２０のセレクタ回路１２２，１２４，１２６，１２８へ出力する。
【００４９】
そうすると、セレクタ回路１２１，１２３，１２５，１２７は、Ｈレベルのバーンインテスト信号ＢＩに応じてＨレベルのバーンインテスト信号ＢＩ＿０を選択して、それぞれ、ラッチ回路１３１，１３３，１３５，１３７へ出力する。一方、セレクタ回路１３２，１３４，１３６，１３８は、Ｈレベルのバーンインテスト信号ＢＩに応じてＬレベルのバーンインテスト信号ＢＩ＿１を選択して、それぞれ、ラッチ回路１３２，１３４，１３６，１３８へ出力する。
【００５０】
ラッチ回路１３１，１３３，１３５，１３７は、それぞれ、セレクタ回路１２１，１２３，１２５，１２７からのＨレベルのバーンインテスト信号ＢＩ＿０をラッチし、そのラッチしたＨレベルのバーンインテスト信号ＢＩ＿０を、それぞれ、インバータ１４１，１４３，１４５，１４７へ出力する。また、ラッチ回路１３２，１３４，１３６，１３８は、それぞれ、セレクタ回路１２２，１２４，１２６，１２８からのＬレベルのバーンインテスト信号ＢＩ＿１をラッチし、そのラッチしたＬレベルのバーンインテスト信号ＢＩ＿１を、それぞれ、インバータ１４２，１４４，１４６，１４８へ出力する。
【００５１】
インバータ１４１，１４３，１４５，１４７は、それぞれ、ラッチ回路１３１，１３３，１３５，１３７からのＨレベルのバーンインテスト信号ＢＩ＿０を反転してＬレベルのバーンインテスト信号ＢＩ＿０を、それぞれ、インバータ１５１，１５３，１５５，１５７へ出力する。インバータ１４２，１４４，１４６，１４８は、それぞれ、ラッチ回路１３２，１３４，１３６，１３８からのＬレベルのバーンインテスト信号ＢＩ＿１を反転してＨレベルのバーンインテスト信号ＢＩ＿１を、それぞれ、インバータ１５２，１５４，１５６，１５８へ出力する。
【００５２】
インバータ１５１，１５３，１５５，１５７は、それぞれ、インバータ１４１，１４３，１４５，１４７からのＬレベルのバーンインテスト信号ＢＩ＿０を反転してＨレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］を後述する選択回路へ出力する。インバータ１５２，１５４，１５６，１５８は、それぞれ、インバータ１４２，１４４，１４６，１４８からのＨレベルのバーンインテスト信号ＢＩ＿１を反転してＬレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］を後述する選択回路へ出力する。
【００５３】
マット１〜４に含まれる奇数番目のワード線が選択されるとき、制御回路１１０は、Ｌレベルのバーンインテスト信号ＢＩ＿０およびＨレベルのバーンインテスト信号ＢＩ，ＢＩ＿１を生成し、その生成したＨレベルのバーンインテスト信号ＢＩおよびＬレベルのバーンインテスト信号ＢＩ＿０をプリデコーダ１２０のセレクタ回路１２１，１２３，１２５，１２７へ出力し、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿１をプリデコーダ１２０のセレクタ回路１２２，１２４，１２６，１２８へ出力する。
【００５４】
そうすると、セレクタ回路１２１，１２３，１２５，１２７は、Ｈレベルのバーンインテスト信号ＢＩに応じてＬレベルのバーンインテスト信号ＢＩ＿０を選択して、それぞれ、ラッチ回路１３１，１３３，１３５，１３７へ出力する。一方、セレクタ回路１３２，１３４，１３６，１３８は、Ｈレベルのバーンインテスト信号ＢＩに応じてＨレベルのバーンインテスト信号ＢＩ＿１を選択して、それぞれ、ラッチ回路１３２，１３４，１３６，１３８へ出力する。
【００５５】
ラッチ回路１３１，１３３，１３５，１３７は、それぞれ、セレクタ回路１２１，１２３，１２５，１２７からのＬレベルのバーンインテスト信号ＢＩ＿０をラッチし、そのラッチしたＬレベルのバーンインテスト信号ＢＩ＿０を、それぞれ、インバータ１４１，１４３，１４５，１４７へ出力する。また、ラッチ回路１３２，１３４，１３６，１３８は、それぞれ、セレクタ回路１２２，１２４，１２６，１２８からのＨレベルのバーンインテスト信号ＢＩ＿１をラッチし、そのラッチしたＨレベルのバーンインテスト信号ＢＩ＿１を、それぞれ、インバータ１４２，１４４，１４６，１４８へ出力する。
【００５６】
インバータ１４１，１４３，１４５，１４７は、それぞれ、ラッチ回路１３１，１３３，１３５，１３７からのＬレベルのバーンインテスト信号ＢＩ＿０を反転してＨレベルのバーンインテスト信号ＢＩ＿０を、それぞれ、インバータ１５１，１５３，１５５，１５７へ出力する。インバータ１４２，１４４，１４６，１４８は、それぞれ、ラッチ回路１３２，１３４，１３６，１３８からのＨレベルのバーンインテスト信号ＢＩ＿１を反転してＬレベルのバーンインテスト信号ＢＩ＿１を、それぞれ、インバータ１５２，１５４，１５６，１５８へ出力する。
【００５７】
インバータ１５１，１５３，１５５，１５７は、それぞれ、インバータ１４１，１４３，１４５，１４７からのＨレベルのバーンインテスト信号ＢＩ＿０を反転してＬレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］を後述する選択回路へ出力する。インバータ１５２，１５４，１５６，１５８は、それぞれ、インバータ１４２，１４４，１４６，１４８からのＬレベルのバーンインテスト信号ＢＩ＿１を反転してＨレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］を後述する選択回路へ出力する。
【００５８】
なお、Ｈレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］が偶数番目のワード線を選択するための選択信号であり、Ｈレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］が奇数番目のワード線を選択するための選択信号である。
【００５９】
また、通常動作時、制御信号１１０は、Ｌレベルのバーンインテスト信号ＢＩ，ＢＩ＿０，ＢＩ＿１を生成し、その生成したＬレベルのバーンインテスト信号ＢＩ，ＢＩ＿０，ＢＩ＿１をプリデコーダ１２０へ出力するので、セレクタ回路１２１〜１２８は、Ｌレベルのバーンインテスト信号ＢＩに応じてロウアドレスデコード信号を選択する。その後、ラッチ回路１３１〜１３８、およびインバータ１４１〜１４８，１５１〜１５８は上述した動作を行ない、プリデコーダ１２０は、ロウアドレスデコード信号に応じて、いずれかがＨレベルであり、その他がＬレベルである信号Ｘ２１０［０］〜Ｘ２１０［７］を後述する選択回路へ出力する。
【００６０】
図３は、リードレジスタ／ライトドライバ５、マット１およびデコード回路９の配置を示す図である。
【００６１】
図３を参照して、マット１は、ブロック２１，２４，２７，３０，３３，３６，３９，４２と、ゲート回路群２２，２５，２８，３１，３４，３７，４０，４３と、入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４と、選択回路４５〜４８とを含む。
【００６２】
ブロック２１，２４，２７，３０，３３，３６，３９，４２の各々は、行列状に配置された複数のメモリセルと、行方向に配置された複数のワード線と、列方向に配置された複数のビット線対とを含む。
【００６３】
ゲート回路群２２，２５，２８，３１，３４，３７，４０，４３は、それぞれ、対応するブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる複数のワード線を複数のグローバルワード線に選択的に接続する。
【００６４】
この場合、ゲート回路群２２，３４は、選択回路４５からの選択信号に応じて、それぞれ、ブロック２１，３３に含まれる複数のワード線を複数のグローバルワード線に選択的に接続する。また、ゲート回路群２５，３７は、選択回路４６からの選択信号に応じて、それぞれ、ブロック２４，３６に含まれる複数のワード線を複数のグローバルワード線に選択的に接続する。さらに、ゲート回路群２８，４０は、選択回路４７からの選択信号に応じて、それぞれ、ブロック２７，３９に含まれる複数のワード線を複数のグローバルワード線に選択的に接続する。さらに、ゲート回路群３１，４３は、選択回路４８からの選択信号に応じて、それぞれ、ブロック３０，４２に含まれる複数のワード線を複数のグローバルワード線に選択的に接続する。このワード線とグローバルワード線との詳細な接続方法については後述する。
【００６５】
入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４は、それぞれ、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる複数のメモリセルへのデータの入出力を行なう。
【００６６】
選択回路４５〜４８の各々は、周辺回路１１に含まれる制御回路１１０から信号ＡＣＴ，ＢＬＫを受け、プリデコーダ１２０から信号Ｘ２１０［０］〜Ｘ２１０［７］を受ける。そして、選択回路４５〜４８の各々は、信号ＡＣＴ，ＢＬＫ，Ｘ２１０［０］〜Ｘ２１０［７］に基づいて、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる複数のワード線を選択するための選択信号を生成する。選択回路４５は、生成した選択信号をゲート回路群２２，３４へ出力し、選択回路４６は、生成した選択信号をゲート回路群２５，３７へ出力し、選択回路４７は、生成した選択信号をゲート回路群２８，４０へ出力し、選択回路４８は、生成した選択信号をゲート回路群３１，４３へ出力する。
【００６７】
リードレジスタ／ライトドライバ５は、リードレジスタ／ライトドライバ５１，５２から成る。リードレジスタ／ライトドライバ５１は、入出力周辺回路２３，２６，２９，３２との間でデータのやり取りを行なう。また、リードレジスタ／ライトドライバ５２は、入出力周辺回路３５，３８，４１，４４との間でデータのやり取りを行なう。
【００６８】
デコード回路９は、グローバルロウデコーダ９１，９４と、グローバルＹデコーダ９２，９５と、フューズボックス／ディスエイブル回路９３，９６とを含む。
【００６９】
グローバルロウデコーダ９１，９４は、デコードされたロウアドレスデコード信号に基づいて複数のグローバルワード線の各々を選択する。また、グローバルロウデコーダ９１，９４は、それぞれ、フューズボックス／ディスエイブル回路９３，９６からスペアのグローバルワード線を選択するための信号を受けると、本来のグローバルワード線に代えてスペアのグローバルワード線を選択する。
【００７０】
グローバルＹデコーダ９２，９５は、デコードされたコラムアドレスデコード信号に基づいて複数のグローバルビット線対の各々を選択する。また、グローバルＹデコーダ９２，９５は、それぞれ、フューズボックス／ディスエイブル回路９３，９６からスペアのグローバルビット線対を選択するための信号を受けると、本来のグローバルビット線対に代えてスペアのグローバルビット線対を選択する。
【００７１】
フューズボックス／ディスエイブル回路９３は、フューズボックス９３Ａと、ディスエイブル回路９３Ｂとから成る。フューズボックス９３Ａは、欠陥のメモリセルが接続されたグローバルワード線またはグローバルビット線対を記憶する。ディスエイブル回路９３Ｂは、デコードされたロウアドレスデコード信号を受けると、その受けたロウアドレスデコード信号によるロウアドレスがフューズボックス９３Ａに記憶されたロウアドレスに一致するか否かを判定し、一致するとき、入力されたロウアドレスによって指定されるグローバルワード線を非選択にし、その非選択にしたグローバルワード線に代わるスペアのグローバルワード線を選択するための信号をグローバルロウデコーダ９１へ出力する。
【００７２】
ディスエイブル回路９３Ｂは、デコードされたコラムアドレスデコード信号を受けた場合も、デコードされたロウアドレスデコード信号を受けた場合と同様の動作を行なう。そして、ディスエイブル回路９３Ｂは、スペアのグローバルビット線対を選択するとき、スペアのグローバルビット線対を選択するための信号を生成してグローバルＹデコーダ９２へ出力する。
【００７３】
フューズボックス／ディスエイブル回路９６は、フューズボックス９６Ａと、フディスエイブル回路９６Ｂとから成る。フューズボックス９６Ａはフューズボックス９３Ａと同じ働きをする。ディスエイブル回路９６Ｂはディスエイブル回路９３Ｂと同じ働きをする。
【００７４】
グローバルロウデコーダ９１、グローバルＹデコーダ９２およびフューズボックス／ディスエイブル回路９３は、ブロック２１，２４，２７，３０に含まれる複数のワードと接続される複数のグローバルワード線および複数のビット線対と接続される複数のグローバルビット線対をロウアドレスまたはコラムアドレスに応じて選択するものであり、グローバルロウデコーダ９４、グローバルＹデコーダ９５およびフューズボックス／ディスエイブル回路９６は、ブロック３３，３６，３９，４２に含まれる複数のワードと接続される複数のグローバルワード線および複数のビット線対と接続される複数のグローバルビット線対をロウアドレスまたはコラムアドレスに応じて選択するものである。
【００７５】
マット２〜４は、マット１と同じ構成から成る。リードレジスタ／ライトドライバ６〜８は、リードレジスタ／ライトドライバ５と同じ構成から成る。デコード回路１０は、デコード回路９と同じ構成から成る。
【００７６】
したがって、以下においては、マット１に対するデータの入出力およびバーンインテストについて説明する。
【００７７】
図４は、複数のグローバルワード線と複数のワード線との接続関係を説明するための図である。なお、図４は、ブロック２１、ゲート回路群２２および選択回路４５について説明する。図４を参照して、ゲート回路群２２は、ゲート回路２２１〜２２ｎ（ｎは自然数）から成る。ゲート回路２２１〜２２ｎの各々は、通常動作時、選択回路４５からの選択信号に応じて、１個のグローバルワード線ＧＷＬ（それぞれＧＷＬ１〜ＧＷＬｎ）を８個のワード線ＷＬ０〜ＷＬ７のいずれかに接続する。また、ゲート回路２２１〜２２ｎの各々は、バーンインテストモード時、選択回路４５からの選択信号に応じて、１個のグローバルワード線ＧＷＬ（それぞれＧＷＬ１〜ＧＷＬｎ）を８個のワード線ＷＬ０〜ＷＬ７の偶数番目のワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６または奇数番目のワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７に同時に接続する。なお、グローバルワード線ＧＷＬ１〜ＧＷＬｎの各々は、グローバルロウデコーダ９１によって選択される。
【００７８】
このように、グローバルワード線ＧＷＬ１〜ＧＷＬｎの各々を選択すること、およびワード線ＷＬ０〜ＷＬ７の各々をグローバルワード線ＧＷＬ１〜ＧＷＬｎの各々に接続することにより、ブロック２１に配置された複数のワード線が選択される。
【００７９】
たとえば、ｎ＝２５６のとき、ゲート回路群２２は、２５６個のゲート回路を含む。２５６個のゲート回路の各々は、８個のワード線ＷＬ０〜ＷＬ７に対応して設けられるので、１つのブロックは２５６×８＝２０４８個のワード線を含む。
【００８０】
図５は、選択回路４５、ゲート回路群２２に含まれるゲート回路２２１およびグローバルロウデコーダ９１の詳細な機能を説明するための図である。図５を参照して、選択回路４５は、インバータ４５０〜４５７，４６０〜４６８，４８０〜４８７と、ＮＡＮＤゲート４５８，４７０〜４７７とを含む。
【００８１】
インバータ４５０〜４５７は、プリデコーダ１２０から信号Ｘ２１０［０］〜Ｘ２１０［７］をそれぞれ受け、その受けた信号Ｘ２１０［０］〜Ｘ２１０［７］を反転する。インバータ４６０〜４６７は、インバータ４５０〜４５７から出力された信号をそれぞれ受け、その受けた信号を反転する。
【００８２】
ＮＡＮＤゲート４５８は、制御回路１１０からの信号ＢＬＫ，ＡＣＴの論理積を演算し、その演算結果を反転する。インバータ４６８は、ＮＡＮＤゲート４５８から出力された信号を反転する。
【００８３】
ＮＡＮＤゲート４７０〜４７７は、それぞれ、インバータ４６０〜４６７の出力信号を他方端子に受け、インバータ４６８の出力信号を一方端子に受ける。そして、ＮＡＮＤゲート４７０〜４７７の各々は、受けた２つの信号の論理積を演算し、その演算結果を反転して出力する。インバータ４８０〜４８７は、それぞれ、ＮＡＮＤゲート４７０〜４７７からの出力信号を反転して出力する。
【００８４】
ブロック２１が活性化されるとき、信号ＢＬＫはＨレベルであるので、信号ＡＣＴがＨレベルである期間、ＮＡＮＤゲート４５８は、Ｌレベルの信号を出力する。そして、インバータ４６８は、ＮＡＮＤゲート４５８からのＬレベルの信号を反転してＨレベルの信号をＮＡＮＤゲート４７０〜４７７の一方端子へ出力する。
【００８５】
そうすると、ＮＡＮＤゲート４７０〜４７７は、それぞれ、インバータ４６０〜４６７から出力された信号、すなわち、信号Ｘ２１０［０］〜Ｘ２１０［７］の論理レベルに応じた信号を出力する。その結果、選択回路４５は、信号Ｘ２１０［０］〜Ｘ２１０［７］の論理レベルに応じた信号をゲート回路２２１へ出力する。
【００８６】
たとえば、選択回路４５は、Ｈレベルの信号Ｘ２１０［０］と、Ｌレベルの信号Ｘ２１０［１］〜Ｘ２１０［７］とをプリデコーダ１２０から受けたとき、インバータ４５０は、Ｈレベルの信号Ｘ２１０［０］を反転してＬレベルのＸ２１０［０］を出力し、インバータ４５１〜４５７は、それぞれ、Ｌレベルの信号Ｘ２１０［１］〜Ｘ２１０［７］を反転してＨレベルの信号Ｘ２１０［１］〜Ｘ２１０［７］を出力する。
【００８７】
そうすると、インバータ４６０は、Ｌレベルの信号Ｘ２１０［０］を反転してＨレベルの信号Ｘ２１０［０］を出力し、インバータ４６１〜４６７は、それぞれ、Ｈレベルの信号Ｘ２１０［１］〜Ｘ２１０［７］を反転してＬレベルの信号Ｘ２１０［１］〜Ｘ２１０［７］を出力する。
【００８８】
ＮＡＮＤゲート４７０は、インバータ４６０からのＨレベルの信号Ｘ２１０［０］とインバータ４６８からのＨレベルの信号との論理積を演算し、その演算結果を反転したＬレベルの信号を出力する。ＮＡＮＤゲート４７１〜４７７は、それぞれ、インバータ４６１〜４６７からのＬレベルの信号Ｘ２１０［１］〜Ｘ２１０［７］と、インバータ４６８からのＨレベルの信号との論理積を演算し、その演算結果を反転したＨレベルの信号を出力する。
【００８９】
そして、インバータ４８０は、ＮＡＮＤゲート４７０からのＬレベルの信号を反転してＨレベルの信号を出力し、インバータ４８１〜４８７は、それぞれ、ＮＡＮＤゲート４７１〜４７７からのＨレベルの信号を反転してＬレベルの信号を出力する。
【００９０】
したがって、選択回路４５は、プリデコーダ１２０から受けた信号Ｘ２１０［０］〜Ｘ２１０［７］の論理レベルに応じた信号を出力する。
【００９１】
選択回路４６〜４８は選択回路４５と同じ回路構成から成る。
ゲート回路２２１は、ゲート２２１０〜２２１７と、ＮＡＮＤゲート２２１８と、インバータ２２１９とから成る。
【００９２】
ゲート２２１０〜２２１７は、選択回路４５のインバータ４８０〜４８７からそれぞれ信号を受ける。選択回路４５からゲート回路２２１への信号線は、図５においては１本の信号線によって示されているが、実際は、８本の信号線から成る。
【００９３】
ゲート２２１０は、ＮチャネルＭＯＳトランジスタ７１と、ＰチャネルＭＯＳトランジスタ７２と、インバータ７３とから成る。ＮチャネルＭＯＳトランジスタ７１は、グローバルワード線ＧＷＬ１とノードＮ０との間に接続され、選択回路４５のインバータ４８０からの出力信号をゲート端子に受ける。ＰチャネルＭＯＳトランジスタ７２は、電源ノードＮＶＤとノードＮ０との間に接続され、インバータ２２１９からの出力信号をゲート端子に受ける。インバータ７３は、ノードＮ０上の信号を反転してワード線ＷＬ０（図４参照）を活性化／不活性化（選択／非選択）する。
【００９４】
ワード線ＷＬ０を活性化するとき、選択回路４５のインバータ４８０はＨレベルの信号をゲート２２１０へ出力し、ゲート回路２２１のＮＡＮＤゲート２２１８はＨレベルの信号ＢＩ＿Ｘを制御回路１１０から受ける。
【００９５】
そうすると、ＮＡＮＤゲート２２１８は、信号ＡＣＴがＨレベルの期間、Ｌレベルの信号を出力し、インバータ２２１９は、Ｌレベルの信号を反転してＨレベルの信号を出力する。そして、ゲート２２１０のＰチャネルＭＯＳトランジスタ７２は、インバータ２２１９からのＨレベルの信号によりオフされる。また、ＮチャネルＭＯＳトランジスタ７１は、選択回路４５のインバータ４８０からのＨレベルの信号によりオンされ、ノードＮ０は、グローバルワード線ＧＷＬ１と同じＬレベルになる（グローバルワード線ＧＷＬ１はＬレベルで活性化される。）。そして、インバータ７３は、Ｌレベルの信号を反転してＨレベルの信号を出力してワード線ＷＬ０を活性化する。したがって、活性化されたグローバルワード線ＧＷＬ１に基づいてワード線ＷＬ０を活性化することはグローバルワード線ＧＷＬ１をワード線ＷＬ０に接続することに相当する。
【００９６】
ゲート２２１１〜２２１７は、ゲート２２１０と同じ構成から成り、グローバルワード線ＧＷＬ１をワード線ＷＬ１〜ＷＬ７（図４参照）にそれぞれ接続する。
【００９７】
一方、ＮＡＮＤゲート２２１８は、Ｌレベルの信号ＢＩ＿Ｘを制御回路１１０から受けると、信号ＡＣＴの論理レベルに無関係にＨレベルの信号を出力し、インバータ２２１９は、Ｌレベルの信号を出力する。したがって、ＰチャネルＭＯＳトランジスタ７２は、オンされ、電源ノードＮＶＤからの電源電圧をノードＮ０へ供給し、ノードＮ０はＨレベルになる。そうすると、インバータ７３は、Ｌレベルの信号を出力してワード線ＷＬ０を不活性化する。この場合、グローバルワード線ＧＷＬ１がＬレベルになり活性化されているか、Ｈレベルになり不活性化されているかに拘わらず、インバータ７３は、Ｌレベルの信号を出力してワード線ＷＬ０（またはワード線ＷＬ１〜ＷＬ７）を不活性化する。
【００９８】
したがって、制御回路１１０は、ゲート回路２２１がワード線ＷＬ０〜ＷＬ７を活性化するとき、Ｈレベルの信号ＢＩ＿Ｘをゲート回路２２１へ出力する。
【００９９】
ゲート回路２２２〜２２ｎは、ゲート回路２２１と同じ回路構成から成り、それぞれ、グローバルワード線ＧＷＬ２〜ＧＷＬｎを対応するワード線ＷＬ０〜ＷＬ７に接続する。
【０１００】
グローバルロウデコーダ９１は、インバータ９１０〜９１ｎ，９３１と、ＮＯＲゲート９２０〜９２ｎと、冗長制御回路９３０と、ＮＡＮＤゲート９４１〜９４ｍ（ｍは自然数）とを含む。
【０１０１】
インバータ９１０〜９１ｎは、ＮＯＲゲート９２０〜９２ｎに対応して設けられる。ＮＯＲゲート９２０〜９２ｎは、一方端子に冗長制御回路９３０の出力信号の反転信号を受け、他方端子にインバータ９３１の出力信号の反転信号を受ける。そして、ＮＯＲゲート９２０〜９２ｎは、受けた２つの信号の論理和を演算し、その演算結果をそれぞれインバータ９１０〜９１ｎへ出力する。
【０１０２】
冗長制御回路９３０は、グローバルワード線ＧＷＬ１〜ＧＷＬｎに代えてスペアのグローバルワード線ＧＷＬＳを選択する制御を行なう。インバータ９３１は、制御回路１１０からの信号ＢＩ＿Ｘを反転してＮＯＲゲート９２０〜９２ｎの他方端子へ出力する。ＮＡＮＤゲート９４１〜９４ｍは、ロウアドレスをデコードし、そのデコードしたロウアドレスを冗長制御回路９３０へ出力する。
【０１０３】
半導体記憶装置１００の通常動作時、制御回路１１０はＬレベルの信号ＢＩ＿Ｘをグローバルロウデコーダ９１へ出力する。そして、インバータ９３１はＬレベルの信号ＢＩ＿Ｘを反転してＨレベルの信号をＮＯＲゲート９２０〜９２ｎの他方端子へ出力する。また、ＮＡＮＤゲート９４１〜９４ｍは、ロウアドレスをデコードし、そのデコードしたロウアドレスを冗長制御回路９３０へ出力する。冗長制御回路９３０は、ＮＡＮＤゲート９４１〜９４ｍから受けたロウアドレスによって指定されるグローバルワード線（グローバルワード線ＧＷＬ１〜ＧＷＬｎのいずれか）に代えてスペアのグローバルワード線ＧＷＬＳを選択するための制御信号をフューズボックス／ディスエイブル回路９３のディスエイブル回路９３Ｂから受けると、Ｌレベルの信号をＮＯＲゲート９２０へ出力し、Ｈレベルの信号をＮＯＲゲート９２１〜９２ｎへ出力する。
【０１０４】
そうすると、ＮＯＲゲート９２０は、冗長制御回路９３０から出力されたＬレベルの信号を反転したＨレベルの信号と、インバータ９３１から出力されたＨレベルの信号を反転したＬレベルの信号との論理和を演算し、Ｈレベルの信号をインバータ９１０へ出力する。そして、インバータ９１０は、Ｈレベルの信号を反転してＬレベルの信号を出力し、スペアのグローバルワード線ＧＷＬＳを活性化する。ＮＯＲゲート９２１〜９２ｎは、冗長制御回路９３０から出力されたＨレベルの信号を反転したＬレベルの信号と、インバータ９３１から出力されたＨレベルの信号を反転したＬレベルの信号との論理和を演算し、Ｌレベルの信号をそれぞれインバータ９１１〜９１ｎへ出力する。インバータ９１１〜９１ｎは、Ｌレベルの信号を反転してＨレベルの信号を出力し、グローバルワード線ＧＷＬ１〜ＧＷＬｎを不活性化する。
【０１０５】
冗長制御回路９３０は、スペアのグローバルワード線ＧＷＬＳを選択するための制御信号をディスエイブル回路９３Ｂから受けないとき、Ｈレベルの信号をＮＯＲゲート９２０へ出力し、ＮＡＮＤゲート９４１〜９４ｍからのロウアドレスをＮＯＲゲート９２１〜９２ｎへ出力する。そして、ＮＯＲゲート９２０は、冗長制御回路９３０から出力されたＨレベルの信号を反転したＬレベルの信号とインバータ９３１から出力されたＨレベルの信号を反転したＬレベルの信号との論理和を演算し、Ｌレベルの信号をインバータ９１０へ出力する。そして、インバータ９１０は、Ｌレベルの信号を反転してＨレベルの信号を出力し、スペアのグローバルワード線ＧＷＬＳを不活性化する。
【０１０６】
また、ＮＯＲゲート９２１〜９２ｎは、冗長制御回路９３０からのロウアドレスに基づく信号をインバータ９１１〜９１ｎへ出力し、インバータ９１１〜９１ｎは、ロウアドレスによって指定されたグローバルワード線（グローバルワード線ＧＷＬ１〜ＧＷＬｎのいずれか）を活性化する。
【０１０７】
半導体記憶装置１００のバーンインテストモード時、制御回路１１０は、Ｈレベルの信号ＢＩ＿Ｘをグローバルロウデコーダ９１へ出力する。そうすると、インバータ９３１は、Ｈレベルの信号ＢＩ＿Ｘを反転してＬレベルの信号をＮＯＲゲート９２０〜９２ｎの他方端子へ出力する。
【０１０８】
ＮＯＲゲート９２０〜９２ｎは、インバータ９３１から出力されたＬレベルの信号を反転したＨレベルの信号を他方端子に受けるので、冗長制御回路９３０からの信号の論理レベルに拘わらず、Ｈレベルの信号をそれぞれインバータ９１０〜９１ｎへ出力する。その結果、インバータ９１０〜９１ｎは、Ｈレベルの信号を反転してＬレベルの信号を出力し、それぞれ、グローバルワード線ＧＷＬＳ，ＧＷＬ１〜ＧＷＬｎを活性化する。
【０１０９】
このように、グローバルロウデコーダ９１は、バーンインテストモード時、全てのグローバルワード線ＧＷＬＳ，ＧＷＬ１〜ＧＷＬｎを活性化する。
【０１１０】
ワード線ＷＬ０〜ＷＬ７の各々が選択されるときの選択回路４５、ゲート回路２２１およびグローバルロウデコーダ９１の動作について説明する。
【０１１１】
たとえば、ワード線ＷＬ０が選択されるとき、プリデコーダ１２０は、Ｈレベルの信号Ｘ２１０［０］とＬレベルの信号Ｘ２１０［１］〜Ｘ２１０［７］を選択回路４５へ出力し、制御回路１１０は、信号ＡＣＴおよびＨレベルの信号ＢＬＫを選択回路４５へ出力し、Ｈレベルの信号ＢＩ＿Ｘをゲート回路２２１へ出力し、Ｌレベルの信号ＢＩ＿Ｘをグローバルロウデコーダ９１へ出力する。
【０１１２】
選択回路４５は、上述した動作に従って、インバータ４８０によりＨレベルの信号をゲート回路２２１のゲート２２１０へ出力し、インバータ４８１〜４８７によりＬレベルの信号をそれぞれゲート回路２２１のゲート２２１１〜２２１７へ出力する。
【０１１３】
一方、ＮＡＮＤゲート９４１〜９４ｍは、グローバルワード線ＧＷＬ１を指定するロウアドレスＡＤＤ１をデコードして冗長制御回路９３０へ出力する。この場合、冗長制御回路９３０は、ディスエイブル回路９３Ｂからスペアのグローバルワード線ＧＷＬＳを選択するための制御信号を受けないので、デコードされたロウアドレスＡＤＤ１をＮＯＲゲート９２０〜９２ｎへ出力する。
【０１１４】
また、インバータ９３１は、Ｌレベルの信号ＢＩ＿Ｘを反転してＨレベルの信号をＮＯＲゲート９２０〜９２ｎへ出力する。ＮＯＲゲート９２０〜９２ｎは、上述した動作に従って、グローバルワード線ＧＷＬ１を選択するための信号を出力する。すなわち、ＮＯＲゲート９２０，９２２〜９２ｎは、Ｌレベルの信号を出力し、ＮＯＲゲート９２１は、Ｈレベルの信号を出力する。そうすると、インバータ９１０，９１２〜９１ｎはＬレベルの信号を反転してＨレベルの信号を出力し、グローバルワード線ＧＷＬＳ，ＧＷＬ２〜ＧＷＬｎを非選択にする。また、インバータ９１１は、Ｈレベルの信号を反転してＬレベルの信号を出力し、グローバルワード線ＧＷＬ１を選択する。
【０１１５】
ゲート回路２２１においては、ゲート２２１０は、選択回路４５のインバータ４８０からＨレベルの信号を受け、ゲート２２１１〜２２１７は、選択回路４５のインバータ４８１〜４８７からＬレベルの信号を受ける。そして、ゲート２２１０においてＮチャネルＭＯＳトランジスタ７１はオンされ、ＰチャネルＭＯＳトランジスタ７２はオフされるため、ＮチャネルＭＯＳトランジスタ７１は、グローバルワード線ＧＷＬ１上のＬレベルの電位をノードＮ０へ供給し、ノードＮ０はＬレベルの信号を受ける。そうると、インバータ７３は、Ｌレベルの信号を反転してＨレベルの信号を出力し、ワード線ＷＬ０を活性化（または「選択」とも言う。）する。
【０１１６】
ゲート２２１１〜２２１７においては、ＮチャネルＭＯＳトランジスタ７１はオフされるため、ワード線ＷＬ１〜ＷＬ７は不活性化（または「非選択」とも言う。）される。
【０１１７】
上述した動作に従って他のワード線ＷＬ１〜ＷＬ７も活性化される。また、ゲート回路２２２〜２２ｎがそれぞれグローバルワード線ＧＷＬ２〜ＧＷＬｎをワード線ＷＬ０〜ＷＬ７と接続する動作も上述した動作と同じである。
【０１１８】
後述するように、バーンインテストモード時、偶数番目のワード線または奇数番目のワード線が同時に選択される。したがって、制御回路１１０は、信号ＡＣＴおよびＨレベルの信号ＢＩ＿Ｘをゲート回路２２１へ出力し、Ｈレベルの信号ＢＩ＿Ｘをグローバルロウデコーダ９１へ出力し、信号ＡＣＴおよびＨレベルの信号ＢＬＫを選択回路４５へ出力する。
【０１１９】
偶数番目のワード線が選択される場合、上述したように、プリデコーダ１２０は、Ｈレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］と、Ｌレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］とを出力する。
【０１２０】
そうすると、選択回路４５は、インバータ４８０，４８２，４８６，４８８によりＨレベルの信号をゲート回路２２１のゲート２２１０，２２１２，２２１４，２２１６へ出力し、インバータ４８１，４８３，４８５，４８７によりＬレベルの信号をゲート回路２２１のゲート２２１１，２２１３，２２１５，２２１７へ出力する。
【０１２１】
一方、グローバルロウデコーダ９１は、Ｈレベルの信号ＢＩ＿Ｘを受けると、上述したように全てのグローバルワード線ＧＷＬＳ，ＧＷＬ１〜ＧＷＬｎを選択する。
【０１２２】
そして、ゲート回路２２１において、ゲート２２１０，２２１２，２２１４，２２１６は、グローバルワード線ＧＷＬ１をそれぞれワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６に接続し、ゲート２２１１，２２１３，２２１５，２２１７は、グローバルワード線ＧＷＬ１をそれぞれワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７に接続しない。その結果、ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６は活性化され、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７は不活性化される。
【０１２３】
ゲート回路２２２〜２２ｎは、ゲート回路２２１における動作と同じ動作によって、対応するワード線ＷＬ０〜ＷＬ７のうち、ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６を活性化し、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７を不活性化する。
【０１２４】
これにより、選択回路４５およびグローバルロウデコーダ９１によって制御されるブロック２１（図３参照）における偶数番目のグローバルワード線が同時に選択される。
【０１２５】
次に、奇数番目のワード線が選択される場合、上述したように、プリデコーダ１２０は、Ｌレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］と、Ｈレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］とを出力する。
【０１２６】
そうすると、選択回路４５は、インバータ４８０，４８２，４８６，４８８によりＬレベルの信号をゲート回路２２１のゲート２２１０，２２１２，２２１４，２２１６へ出力し、インバータ４８１，４８３，４８５，４８７によりＨレベルの信号をゲート回路２２１のゲート２２１１，２２１３，２２１５，２２１７へ出力する。
【０１２７】
一方、グローバルロウデコーダ９１は、偶数番目のワード線が選択される場合と同じように全てのグローバルワード線ＧＷＬＳ，ＧＷＬ１〜ＧＷＬｎを選択する。
【０１２８】
そして、ゲート回路２２１において、ゲート２２１０，２２１２，２２１４，２２１６は、グローバルワード線ＧＷＬ１をそれぞれワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６に接続せず、ゲート２２１１，２２１３，２２１５，２２１７は、グローバルワード線ＧＷＬ１をそれぞれワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７に接続する。その結果、ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６は不活性化され、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７は活性化される。
【０１２９】
ゲート回路２２２〜２２ｎは、ゲート回路２２１における動作と同じ動作によって、対応するワード線ＷＬ０〜ＷＬ７のうち、ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６を不活性化し、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７を活性化する。
【０１３０】
これにより、選択回路４５およびグローバルロウデコーダ９１によって制御されるブロック２１（図３参照）における奇数番目のグローバルワード線が同時に選択される。
【０１３１】
このように、半導体記憶装置１００のバーンインテストモード時、プリデコーダ１２０からのＨレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］およびＬレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］により偶数番目のワード線が同時に選択され、プリデコーダ１２０からのＬレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］およびＨレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］により奇数番目のワード線が同時に選択される。
【０１３２】
選択回路４５およびグローバルロウデコーダ９４は、上述した動作によって、通常動作時、ブロック３３における複数のワード線の各々を選択し、バーンインテストモード時、ブロック３３における偶数番目のワード線または奇数番目のワード線を同時に選択する。
【０１３３】
また、選択回路４６およびグローバルロウデコーダ９１は、上述した動作によって、通常動作時、ブロック２４における複数のワード線の各々を選択し、バーンインテストモード時、ブロック２４における偶数番目のワード線または奇数番目のワード線を同時に選択する。
【０１３４】
さらに、選択回路４６およびグローバルロウデコーダ９４は、上述した動作によって、通常動作時、ブロック３６における複数のワード線の各々を選択し、バーンインテストモード時、ブロック３６における偶数番目のワード線または奇数番目のワード線を同時に選択する。
【０１３５】
さらに、選択回路４７およびグローバルロウデコーダ９１は、上述した動作によって、通常動作時、ブロック２７における複数のワード線の各々を選択し、バーンインテストモード時、ブロック２７における偶数番目のワード線または奇数番目のワード線を同時に選択する。
【０１３６】
さらに、選択回路４７およびグローバルロウデコーダ９４は、上述した動作によって、通常動作時、ブロック３９における複数のワード線の各々を選択し、バーンインテストモード時、ブロック３９における偶数番目のワード線または奇数番目のワード線を同時に選択する。
【０１３７】
さらに、選択回路４８およびグローバルロウデコーダ９１は、上述した動作によって、通常動作時、ブロック３０における複数のワード線の各々を選択し、バーンインテストモード時、ブロック３０における偶数番目のワード線または奇数番目のワード線を同時に選択する。
【０１３８】
さらに、選択回路４８およびグローバルロウデコーダ９４は、上述した動作によって、通常動作時、ブロック４２における複数のワード線の各々を選択し、バーンインテストモード時、ブロック４２における偶数番目のワード線または奇数番目のワード線を同時に選択する。
【０１３９】
図６を参照して、グローバルＹデコーダ９２は、インバータ９５０〜９５ｍ，９７０，９７４と、ＮＯＲゲート９６０〜９６ｍ，９７２と、冗長制御回路９７３と、ＮＡＮＤゲート９８０〜９８ｍとを含む。
【０１４０】
インバータ９５０〜９５ｍ，９７０は、ＮＯＲゲート９６０〜９６ｍ，９７２に対応して設けられる。ＮＯＲゲート９６０〜９６ｍ，９７２は、一方端子に冗長制御回路９７３の出力信号の反転信号を受け、他方端子にインバータ９７４の出力信号の反転信号を受ける。そして、ＮＯＲゲート９６０〜９６ｍ，９７２は、受けた２つの信号の論理和を演算し、その演算結果をそれぞれインバータ９５０〜９５ｍ，９７０へ出力する。
【０１４１】
冗長制御回路９７３は、グローバルビット線対ＧＢＬ０〜ＧＢＬｍに代えてスペアのグローバルビット線対ＧＢＬＳを選択する制御を行なう。インバータ９７４は、制御回路１１０からの信号ＢＩ＿Ｙを反転してＮＯＲゲート９６０〜９６ｍ，９７２の他方端子へ出力する。ＮＡＮＤゲート９８０〜９８ｍは、コラムアドレスをデコードし、そのデコードしたコラムアドレスを冗長制御回路９７３へ出力する。
【０１４２】
半導体記憶装置１００の通常動作時、制御回路１１０はＬレベルの信号ＢＩ＿ＹをグローバルＹデコーダ９２へ出力する。そして、インバータ９７４はＬレベルの信号ＢＩ＿Ｙを反転してＨレベルの信号をＮＯＲゲート９６０〜９６ｍ，９７２の他方端子へ出力する。また、ＮＡＮＤゲート９８０〜９８ｍは、コラムアドレスをデコードし、そのデコードしたコラムアドレスを冗長制御回路９７３へ出力する。冗長制御回路９７３は、ＮＡＮＤゲート９８０〜９８ｍから受けたコラムアドレスによって指定されるグローバルビット線対（グローバルビット線対ＧＢＬ０〜ＧＢＬｍのいずれか）に代えてスペアのグローバルビット線対ＧＢＬＳを選択するための制御信号をフューズボックス／ディスエイブル回路９３のディスエイブル回路９３Ｂから受けると、Ｌレベルの信号をＮＯＲゲート９７２へ出力し、Ｈレベルの信号をＮＯＲゲート９６０〜９６ｍへ出力する。
【０１４３】
そうすると、ＮＯＲゲート９７２は、冗長制御回路９７３から出力されたＬレベルの信号を反転したＨレベルの信号と、インバータ９７４から出力されたＨレベルの信号を反転したＬレベルの信号との論理和を演算し、Ｈレベルの信号をインバータ９７０へ出力する。そして、インバータ９７０は、Ｈレベルの信号を反転してＬレベルの信号を出力し、スペアのグローバルビット線対ＧＢＬＳを活性化する。ＮＯＲゲート９６０〜９６ｍは、冗長制御回路９７３から出力されたＨレベルの信号を反転したＬレベルの信号と、インバータ９７４から出力されたＨレベルの信号を反転したＬレベルの信号との論理和を演算し、Ｌレベルの信号をそれぞれインバータ９５０〜９５ｍへ出力する。インバータ９５０〜９５ｍは、Ｌレベルの信号を反転してＨレベルの信号を出力し、グローバルビット線対ＧＢＬ０〜ＧＷＬｍを不活性化する。
【０１４４】
冗長制御回路９７３は、スペアのグローバルビット線対ＧＢＬＳを選択するための制御信号をディスエイブル回路９３Ｂから受けないとき、Ｈレベルの信号をＮＯＲゲート９７２へ出力し、ＮＡＮＤゲート９８０〜９８ｍからのコラムアドレスをＮＯＲゲート９６０〜９６ｍへ出力する。そして、ＮＯＲゲート９７２は、冗長制御回路９７３から出力されたＨレベルの信号を反転したＬレベルの信号とインバータ９７４から出力されたＨレベルの信号を反転したＬレベルの信号との論理和を演算し、Ｌレベルの信号をインバータ９７０へ出力する。そして、インバータ９７０は、Ｌレベルの信号を反転してＨレベルの信号を出力し、スペアのグローバルビット線対ＧＢＬＳを不活性化する。
【０１４５】
また、ＮＯＲゲート９６０〜９６ｍは、冗長制御回路９７３からのコラムアドレスに基づく信号をインバータ９５０〜９５ｍへ出力し、インバータ９５０〜９５ｍは、コラムアドレスによって指定されたグローバルビット線対（グローバルビット線対ＧＢＬ０〜ＧＢＬｍのいずれか）を活性化する。
【０１４６】
半導体記憶装置１００のバーンインテストモード時、制御回路１１０は、Ｈレベルの信号ＢＩ＿ＹをグローバルＹデコーダ９２へ出力する。そうすると、インバータ９７４は、Ｈレベルの信号ＢＩ＿Ｙを反転してＬレベルの信号をＮＯＲゲート９６０〜９６ｍ，９７２の他方端子へ出力する。
【０１４７】
ＮＯＲゲート９６０〜９６ｍ，９７２は、インバータ９７４から出力されたＬレベルの信号を反転したＨレベルの信号を他方端子に受けるので、冗長制御回路９７３からの信号の論理レベルに拘わらず、Ｈレベルの信号をそれぞれインバータ９５０〜９５ｍ，９７０へ出力する。その結果、インバータ９５０〜９５ｍ，９７０は、Ｈレベルの信号を反転してＬレベルの信号を出力し、それぞれ、グローバルビット線対ＧＷＬ０〜ＧＷＬｍ，ＧＢＬＳを活性化する。
【０１４８】
このように、グローバルＹデコーダ９２は、バーンインテストモード時、全てのグローバルビット線対ＧＷＬ０〜ＧＷＬｍ，ＧＢＬＳを同時に活性化する。
【０１４９】
図７は、ブロック２１（ブロックＢＫ０）と入出力周辺回路２３とを示す図である。図７を参照して、入出力周辺回路２３は、負荷回路２３０〜２３ｍと、トランスファゲート２４０〜２４ｍ（以下、「Ｙゲート２４０〜２４ｍ」と言う。）と、センスアンプＳＡ１，ＳＡ２とを含む。
【０１５０】
負荷回路２３０〜２３ｍは、それぞれ、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍに対応して設けられる。そして、負荷回路２３０〜２３ｍは、センスアンプ対応の負荷回路であり、ブロックＢＫ０に含まれるメモリセルから読み出された読出データを増幅する。なお、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍは、それぞれ、図６に示すグローバルビット線対ＧＢＬ０〜ＧＢＬｍを表す。
【０１５１】
Ｙゲート２４０〜２４ｍは、それぞれ、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍに対応して設けられ、それぞれ、コラムアドレスＹ０〜Ｙｍによって活性化される。そして、Ｙゲート２４０〜２４ｍは、それぞれ、コラムアドレスＹ０〜Ｙｍによって活性化されると、データの書込動作時および読出動作時に、それぞれ、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍを入出力線ＩＯ，／ＩＯに接続する。また、Ｙゲート２４０〜２４ｍは、それぞれ  コラムアドレスＹ０〜Ｙｍを反転してコラムアドレス／Ｙ０〜／Ｙｍを出力する。
【０１５２】
センスアンプＳＡ１は、入出力線ＩＯ，／ＩＯ上の読出データを受け、その読出データを増幅してセンスアンプＳＡ２へ出力する。また、センスアンプＳＡ１は、リードレジスタ／ライトドライバ５１からの書込データＤＡを入出力線ＩＯ，／ＩＯへ出力する。
【０１５３】
センスアンプＳＡ２は、センスアンプＳＡ１からの読出データを増幅してリードレジスタ／ライトドライバ５１へ出力する。
【０１５４】
図８は、ブロック２１、すなわち、ブロックＢＫ０の配置を示す図である。図８を参照して、ブロックＢＫ０は、行列状に配置された複数のメモリセルＭＣと、複数のワード線ＷＬ０〜ＷＬ７と、複数のビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍと、入出力回路２１０〜２１ｍと、活性化回路３４Ａとを含む。
【０１５５】
なお、ブロックＢＫ０は、８個のワード線ＷＬ０〜ＷＬ７よりも多くのワード線を含むが、上述したように、複数のグローバルワード線ＧＷＬ１〜ＧＷＬｎの各々をワード線ＷＬ０〜ＷＬ７と対応付けることによって、ブロックＢＫ０に含まれる複数のワード線の各々を選択する構成としているため、図８においては、１つのグローバルワード線（グローバルワード線ＧＷＬ１〜ＧＷＬｎのいずれか）と対応付けられるワード線ＷＬ０〜ＷＬ７について示した。
【０１５６】
メモリセルＭＣは、各ワード線ＷＬと各ビット線対ＢＩＴ，／ＢＩＴとの交差部に対応して設けられる。
【０１５７】
ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍは、それぞれ、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍに対応付けられる。
【０１５８】
入出力回路２１０〜２１ｍは、それぞれ、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍに対応して設けられる。そして、入出力回路２１０〜２１ｍの各々は、ＮチャネルＭＯＳトランジスタＮＣ１〜ＮＣ３から成る。
【０１５９】
ＮチャネルＭＯＳトランジスタＮＣ３の一方の導通端子は、対応するコラムアドレス／Ｙを受ける。ＮチャネルＭＯＳトランジスタＮＣ３は、後述する活性化回路３４Ａから出力されるブロック対応センスアンプ活性化信号Ｓ（０）に応答して導通状態となる。
【０１６０】
ＮチャネルＭＯＳトランジスタＮＣ１は、対応するグローバルビット線／ＧＢＬ（グローバルビット線／ＧＢＬ０〜／ＧＢＬｍのいずれか）とＮチャネルＭＯＳトランジスタＮＣ３の他方の導通端子との間に接続される。ＮチャネルＭＯＳトランジスタＮＣ２は、対応するグローバルビット線ＧＢＬ（グローバルビット線ＧＢＬ０〜ＧＢＬｍのいずれか）とＮチャネルＭＯＳトランジスタＮＣ３の他方の導通端子との間に接続される。ＮチャネルＭＯＳトランジスタＮＣ１のゲート端子は、対応するビット線ＢＩＴ（ビット線ＢＩＴｉ０〜ＢＩＴｉｍのいずれか）と接続され、ＮチャネルＭＯＳトランジスタＮＣ２のゲート端子は、対応するビット線／ＢＩＴ（ビット線／ＢＩＴｉ０〜／ＢＩＴｉｍのいずれか）と接続される。
【０１６１】
入出力回路２１０〜２１ｍの各々の動作を、入出力回路２１０を一例として説明する。ＮチャネルＭＯＳトランジスタＮＣ３は、ブロック対応センスアンプ活性化信号Ｓ（０）がＨレベル（ブロックＢＫ０が読出対象となる）になると、導通状態になる。ＮチャネルＭＯＳトランジスタＮＣ１は、対応するビット線ＢＩＴｉ０の電位に応答して導通状態となり、ＮチャネルＭＯＳトランジスタＮＣ２は、対応するビット線／ＢＩＴｉ０の電位に応答して導通状態になる。
【０１６２】
ＮチャネルＭＯＳトランジスタＮＣ３が導通状態にあり、ビット線ＢＩＴｉ０とビット線／ＢＩＴｉ０との間に微小な電位差が生じた場合、これを受けて、対応するグローバルビット線ＧＢＬ０の電位とグローバルビット線／ＧＢＬ０の電位との間に差が生じる。これにより、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０間の電位差がグローバルビット線対ＧＢＬ０，／ＧＢＬ０間へ伝達され、読出データがビット線対ＢＩＴｉ０，／ＢＩＴｉ０からグローバルビット線対ＧＢＬ０，／ＧＢＬ０へ出力される。
【０１６３】
活性化回路３４Ａは、ＮＡＮＤゲート５２Ａと、インバータ５３Ａとを含む。ＮＡＮＤゲート５２Ａは、対応するブロックＢＫ０を選択するための信号ＢＬＫ０とセンスアンプ活性化信号ＳＥ１とを受け、２つの信号の論理積を反転した信号を出力する。インバータ５３Ａは、ＮＡＮＤゲート５２Ａからの信号を反転してブロック対応センスアンプ活性化信号Ｓ（０）を出力する。
【０１６４】
外部から入力された信号により読出動作の対象としてブロックＢＫ０が選択された場合、制御回路１１０は、Ｈレベルの信号ＢＬＫ０およびセンスアンプ活性化信号ＳＥ１を出力する。これにより、活性化回路３４Ａは、Ｈレベルのブロック対応センスアンプ活性化信号Ｓ（０）を出力する。
【０１６５】
一方、外部から入力される信号により、読出動作の対象としてブロックＢＫ０が非選択になった場合、または読出動作以外の動作が指定された場合、制御回路１１０は信号ＢＬＫ０およびセンスアンプ活性化信号ＳＥ１のいずれかをＬレベルにして出力する。これにより、活性化回路３４Ａは、Ｌレベルのブロック対応センスアンプ活性化信号Ｓ（０）を出力する。
【０１６６】
入出力回路２１０および活性化回路３４Ａは、上述した動作と同じ動作によってグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍからそれぞれビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍへデータを書込む。
【０１６７】
上述した動作によって、入出力回路２１０〜２１ｍは、それぞれ、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍとビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍとの間でデータを入出力する。
【０１６８】
メモリセルへのデータの入出力動作について説明する。一例としてワード線ＷＬ０とビット線対ＢＩＴｉ０，／ＢＩＴｉ０との交差部に設けられたメモリセルＭＣへのデータの入出力を例にして説明する。
【０１６９】
制御回路１１０は、Ｌレベルの信号ＢＩ＿ＹをグローバルＹデコーダ９２へ出力し、Ｈレベルの信号ＢＬＫ０およびセンスアンプ活性化信号ＳＥ１をブロックＢＫ０の活性化回路３４Ａへ出力する。なお、ワード線ＷＬ０の選択は、上述したグローバルロウデコーダ９１、選択回路４５、およびゲート回路２２１のゲート２１１０によって行われていることを前提とする。
【０１７０】
グローバルＹデコーダ９２のＮＡＮＤゲート９８０〜９８ｍは、グローバルビット線対ＧＢＬ０，／ＧＢＬ０を選択するためのコラムアドレスＡＤＤ２をデコードし、そのデコードしたコラムアドレスＡＤＤ２を冗長制御回路９７３へ出力する。この場合、冗長制御回路９７３は、ディスエイブル回路９３Ｂからスペアのグローバルビット線対ＧＢＬＳを選択するための制御信号を受けないので、コラムアドレスＡＤＤ２をＮＯＲゲート９６０〜９６ｍ，９７２へ出力する。また、インバータ９７４は、Ｌレベルの信号ＢＩ＿Ｙを反転してＨレベルの信号をＮＯＲゲート９６０〜９６ｍ，９７２へ出力する。
【０１７１】
ＮＯＲゲート９６０〜９６ｍ，９７２は、コラムアドレスＡＤＤ２に基づいてグローバルビット線対ＧＢＬ０を選択するための信号をインバータ９５０〜９５ｍ，９７０へ出力する。具体的には、ＮＯＲゲート９６０は、Ｈレベルの信号をインバータ９５０へ出力し、ＮＯＲゲート９６１〜９６ｍ，９７２は、Ｌレベルの信号を、それぞれ、インバータ９５１〜９５ｍ，９７０へ出力する。
【０１７２】
そうすると、インバータ９５０は、Ｈレベルの信号を反転してＬレベルの信号を出力し、グローバルビット線対ＧＢＬ０を活性化する。また、インバータ９５１〜９５ｍ，９７０は、Ｌレベルの信号を反転してＨレベルの信号を出力し、それぞれ、グローバルビット線対ＧＢＬ１〜ＧＢＬｍ，ＧＢＬＳを不活性化する。
【０１７３】
また、リードレジスタ／ライトドライバ５１は、書込データＤＡを入出力周辺回路２３のセンスアンプＳＡ１へ出力し、センスアンプＳＡ１は、書込データＤＡを入出力線ＩＯ，／ＩＯへ出力する。
【０１７４】
Ｙゲート２４０はコラムアドレスＹ０により活性化され、入出力線ＩＯ，／ＩＯ上の書込データＤＡを、活性化されたグローバルビット線対ＧＢＬ０，／ＧＢＬ０へ書込む。また、Ｙゲート２４０は、コラムアドレスＹ０を反転してコラムアドレス／Ｙ０を入出力回路２１０へ出力する。この場合、グローバルビット線対ＧＢＬ０，／ＧＢＬ０は、Ｌレベルで活性化されるので、書込データＤＡはグローバルビット線対ＧＢＬ０，／ＧＢＬ０に書込み可能である。
【０１７５】
Ｙゲート２４１〜２４ｍは、それぞれ、コラムアドレスＹ１〜Ｙｍによって不活性化されるため、入出力線ＩＯ，／ＩＯ上の書込データＤＡを、それぞれ、グローバルビット線対ＧＢＬ１，／ＧＢＬ１〜ＧＢＬｍ，／ＧＢＬｍへ書込むことはない。
【０１７６】
その後、活性化回路３４Ａは、Ｈレベルの信号ＢＬＫ０およびセンスアンプ活性化信号ＳＥ１に基づいてＨレベルのブロック対応センスアンプ活性化信号Ｓ（０）を出力する。入出力回路２１０は、上述した動作によって、グローバルビット線対ＧＢＬ０，／ＧＢＬ０上の書込データＤＡを、対応するビット線対ＢＩＴｉ０，／ＢＩＴｉ０へ書込む。これにより、書込データＤＡは、ワード線ＷＬ０とビット線対ＢＩＴｉ０，／ＢＩＴｉ０との交差部に配置されたメモリセルＭＣに書込まれる。
【０１７７】
次に、読出動作について説明する。制御回路１１０は書込動作と同じ信号ＢＩ＿Ｙ等を出力する。グローバルＹデコーダ９２は、書込動作時と同じ動作によってグローバルビット線対ＧＢＬ０（ＧＢＬ０，／ＧＢＬ０）を活性化する。また、活性化回路３４Ａも書込動作時と同じ動作によってＨレベルのブロック対応センスアンプ活性化信号Ｓ（０）を出力する。さらに、Ｙゲート２４０は、書込動作時と同じ動作によってビット線対ＢＩＴｉ０，／ＢＩＴｉ０をグローバルビット線対ＧＢＬ０（ＧＢＬ０，／ＧＢＬ０）に接続し、コラムアドレスＹ０を反転してコラムアドレス／Ｙ０を出力する。
【０１７８】
そうすると、ワード線ＷＬ０とビット線対ＢＩＴｉ０，／ＢＩＴｉ０との交差部に配置されたメモリセルＭＣから読出された読出データは、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０、入出力回路２１０、グローバルビット線対ＧＢＬ０，／ＧＢＬ０およびＹゲート２４０を介して入出力線ＩＯ，／ＩＯへ出力される。
【０１７９】
センスアンプＳＡ１は、読出データを入出力線ＩＯ，／ＩＯから受け、その受けた読出データを増幅してセンスアンプＳＡ２へ出力する。センスアンプＳＡ２は、センスアンプＳＡ１からの読出データを増幅してリードレジスタ／ライトドライバ５１へ出力する。そして、リードレジスタ／ライトドライバ５１は、読出データを外部へ出力する。これにより、メモリセルＭＣからのデータの読出動作が終了する。
【０１８０】
バーンインテストモード時、制御回路１１０は、Ｈレベルの信号ＢＩ＿ＹをグローバルＹデコーダ９２へ出力する。そうすると、インバータ９７４は、Ｈレベルの信号ＢＩ＿Ｙを反転してＬレベルの信号をＮＯＲゲート９６０〜９６ｍ，９７２の他方端子へ出力する。
【０１８１】
ＮＯＲゲート９６０〜９６ｍ，９７２は、インバータ９７４から出力されたＬレベルの信号を反転したＨレベルの信号を他方端子に受けるので、冗長制御回路９７３からの信号の論理レベルに拘わらず、Ｈレベルの信号をそれぞれインバータ９５０〜９５ｍ，９７０へ出力する。そして、インバータ９５０〜９５ｍ，９７０は、Ｈレベルの信号を反転してＬレベルの信号を出力し、グローバルビット線対ＧＢＬ０〜ＧＢＬｍ，ＧＢＬＳを活性化する。
【０１８２】
バーンインテストモード時、活性化したグローバルビット線対ＧＢＬ０〜ＧＢＬｍの全てにデータが書込まれるようにコラムアドレスＹ０〜Ｙｍが入力されるので、Ｙゲート２４０〜２４ｍは、コラムアドレスＹ０〜Ｙｍによって全て活性化され、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍを入出力線ＩＯ，／ＩＯに接続する。
【０１８３】
そして、リードレジスタ／ライトドライバ５１は、書込データＤＡをセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯへ書込み、Ｙゲート２４０〜２４ｍは、入出力線ＩＯ，／ＩＯ上の書込データＤＡをグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍに書込む。
【０１８４】
また、入出力回路２１０〜２１ｍは、ブロック対応センスアンプ活性化信号Ｓ（０）およびコラムアドレス／Ｙ０〜／Ｙｍを受けて、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍ上の書込データＤＡを、それぞれ、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍに書込む。
【０１８５】
バーンインテストモード時、ワード線は偶数番目のワード線または奇数番目のワード線ごとに同時に活性化されるため、偶数番目のワード線に接続されたメモリセルまたは奇数番目のワード線に接続されたメモリセルごとに同時にデータが書込まれる。
【０１８６】
入出力周辺回路２６，２９，３２，３５，３８，４１，４４は、入出力周辺回路２３と同じ構成から成り、ブロック２４，２７，３０，３３，３６，３９，４２は、ブロック２１と同じ構成から成り、グローバルＹデコーダ９５は、グローバルＹデコーダ９２と同じ構成から成るため、ブロック２４，２７，３０，３３，３６，３９，４２に含まれるメモリセルへのデータの入出力は、上述した動作と同じ動作に従って行なわれる。
【０１８７】
図９を参照して、メモリセルＭＣは、ＰチャネルＭＯＳトランジスタ１２，１３と、ＮチャネルＭＯＳトランジスタ１４〜１７と、ノードＮ１，Ｎ２とから成る。
【０１８８】
ＰチャネルＭＯＳトランジスタ１２は、その一方の導通端子が電源線ＶＤＬに接続され、他方の導通端子がＰチャネルＭＯＳトランジスタ１３のゲート端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１３の他方の導通端子に接続される。
【０１８９】
ＰチャネルＭＯＳトランジスタ１３は、その一方の導通端子が電源線ＶＤＬに接続され、他方の導通端子がＰチャネルＭＯＳトランジスタ１２のゲート端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１２の他方の導通端子に接続される。
【０１９０】
ＮチャネルＭＯＳトランジスタ１４は、一方の導通端子が接地線ＶＳＬ１に接続され、他方の導通端子がＮチャネルＭＯＳトランジスタ１６の他方の導通端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１３の他方の導通端子に接続される。
【０１９１】
ＮチャネルＭＯＳトランジスタ１５は、一方の導通端子が接地線ＶＳＬ２に接続され、他方の導通端子がＮチャネルＭＯＳトランジスタ１７の他方の導通端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタ１２の他方の導通端子に接続される。
【０１９２】
ＮチャネルＭＯＳトランジスタ１６は、一方の導通端子がビット線ＢＩＴに接続され、他方の導通端子がＮチャネルＭＯＳトランジスタ１４の他方の導通端子に接続され、ゲート端子がワード線ＷＬに接続される。
【０１９３】
ＮチャネルＭＯＳトランジスタ１７は、一方の導通端子がビット線／ＢＩＴに接続され、他方の導通端子がＮチャネルＭＯＳトランジスタ１５の他方の導通端子に接続され、ゲート端子がワード線ＷＬに接続される。
【０１９４】
ＰチャネルＭＯＳトランジスタ１２およびＮチャネルＭＯＳトランジスタ１４，１６の他方の導通端子同士を接続することによりノードＮ１が形成され、ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ１５，１７の他方の導通端子同士を接続することによりノードＮ２が形成される。
【０１９５】
ＰチャネルＭＯＳトランジスタ１２は、ノードＮ２がＨレベルになればオフされ、ノードＮ２がＬレベルになればオンされて電源ノード１８から電源線ＶＤＬを介して電源電圧を供給してノードＮ１をＨレベルにする。また、ＰチャネルＭＯＳトランジスタ１３は、ノードＮ１がＨレベルになればオフされ、ノードＮ１がＬレベルになればオンされて電源ノード１８から電源線ＶＤＬを介して電源電圧を供給してノードＮ２をＨレベルにする。
【０１９６】
このように、ＰチャネルＭＯＳトランジスタ１２，１３は、ノードＮ２，Ｎ１の電位レベルに応じて電源ノード１８からノードＮ１，Ｎ２へ電源電圧を供給するので、ロードトランジスタと呼ばれる。
【０１９７】
ＮチャネルＭＯＳトランジスタ１４は、ノードＮ２がＨレベルになればオンされてノードＮ１上の電荷を接地線ＶＳＬ１を介して接地ノード１９へ供給してノードＮ１をＬレベルにし、ノードＮ２がＬレベルになればオフされてノードＮ１上の電荷を保持する。また、ＮチャネルＭＯＳトランジスタ１５は、ノードＮ１がＨレベルになればオンされてノードＮ２上の電荷を接地線ＶＳＬ２を介して接地ノード１９へ供給してノードＮ２をＬレベルにし、ノードＮ１がＬレベルになればオフされてノードＮ２上の電荷を保持する。
【０１９８】
このように、ＮチャネルＭＯＳトランジスタ１４，１５は、ノードＮ１，Ｎ２の電位レベルに応じてノードＮ１，Ｎ２上の電荷を接地ノード１９へ供給したり、ノードＮ１，Ｎ２上の電荷を保持したりするのでドライバトランジスタと呼ばれる。
【０１９９】
ＮチャネルＭＯＳトランジスタ１６は、ワード線ＷＬが選択されればオンされてビット線ＢＩＴ上の電荷をノードＮ１へ供給し、ワード線ＷＬが非選択になればビット線ＢＩＴとノードＮ１との間で電荷のやり取りを遮断する。また、ＮチャネルＭＯＳトランジスタ１７は、ワード線ＷＬが選択されればオンされてビット線／ＢＩＴ上の電荷をノードＮ２へ供給し、ワード線ＷＬが非選択になればビット線／ＢＩＴとノードＮ２との間で電荷のやり取りを遮断する。
【０２００】
このように、ＮチャネルＭＯＳトランジスタ１６，１７は、ワード線ＷＬによりノードＮ１とビット線ＢＩＴとの間での電荷のやり取り、またはノードＮ２とビット線／ＢＩＴとの間での電荷のやり取りを行なうので、アクセストランジスタと呼ばれる。
【０２０１】
メモリセルＭＣは、スタティック型ランダムアクセスメモリＳＲＡＭと同じ構成から成る。すなわち、メモリセルＭＣのＰチャネルＭＯＳトランジスタ１２，１３、ＮチャネルＭＯＳトランジスタ１４〜１７およびノードＮ１，Ｎ２は、スタティック型ランダムアクセスメモリＳＲＡＭのＰチャネルＭＯＳトランジスタ１２Ａ，１３Ａ、ＮチャネルＭＯＳトランジスタ１４Ａ〜１７ＡおよびノードＮＡ１，ＮＡ２にそれぞれ対応する。
【０２０２】
したがって、半導体記憶装置１００は、ＰチャネルＭＯＳトランジスタ１２，１３、ＮチャネルＭＯＳトランジスタ１４〜１７およびノードＮ１，Ｎ２から構成されるメモリセルＭＣを含む。その結果、メモリセルＭＣは、データ「１」が書込まれるとき、ノードＮ１，Ｎ２は、それぞれ、ＨレベルおよびＬレベルになり、データ「０」が書込まれるとき、ノードＮ１，Ｎ２は、それぞれ、ＬレベルおよびＨレベルになる。
【０２０３】
図１０〜図１５を参照して、メモリセルＭＣの作製について説明する。図１０を参照して、メモリセルＭＣは領域ＲＥＧに作製される。図１０は、メモリセルＭＣの最下層（Ａ）を示すものである。２つのＰ−ｗｅｌｌに活性層ＡＶＴが形成され、Ｎ−ｗｅｌｌに２つの活性層ＡＶＴ，ＡＶＴが形成される。そして、４つの活性層ＡＶＴと直角方向に４つのゲート電極ＧＡが形成される。
【０２０４】
図１１を参照して、最下層（Ａ）の上に形成される層（Ｂ）について説明する。メモリセルＭＣの領域ＲＥＧに、１０個のタングステンダマシンＷＤが形成される。
【０２０５】
図１２を参照して、層（Ｂ）の上に形成される層（Ｃ）について説明する。層（Ｂ）で形成した１０個のタングステンダマシンＷＤをほぼ覆うように１層目のアルミニウム配線１Ａが形成される。領域ＲＥＧの上下方向のほぼ中央に形成された左右に延びる１層目のアルミニウム配線１Ａがワード線ＷＬである。
【０２０６】
図１３を参照して、層（Ｃ）の上に形成される層（Ｄ）について説明する。層（Ｃ）において形成された１層目のアルミニウム配線１Ａと直角方向に２層目のアルミニウム配線２１Ａ〜２５Ａが形成される。２層目のアルミニウム配線２１Ａは接地線ＶＳＬ１であり、２層目のアルミニウム配線２２Ａはビット線ＢＩＴであり、２層目のアルミニウム配線２３Ａは電源線ＶＤＬであり、２層目のアルミニウム配線２４Ａはビット線／ＢＩＴであり、２層目のアルミニウム配線２５Ａは接地線ＶＳＬ２である。
【０２０７】
コンタクトホールＣＨ１は、接地線ＶＳＬ１としての２層目のアルミニウム配線２１Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ２は、ビット線ＢＩＴとしての２層目のアルミニウム配線２２Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ３，４は、電源線ＶＤＬとしての２層目のアルミニウム配線２３Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ５は、ビット線／ＢＩＴとしての２層目のアルミニウム配線２４Ａを１層目のアルミニウム配線１Ａに接続する。コンタクトホールＣＨ６は、接地線ＶＳＬ２としての２層目のアルミニウム配線２５Ａを１層目のアルミニウム配線１Ａに接続する。
【０２０８】
この場合、２層目のアルミニウム配線２１Ａ〜２５Ａの相互の間隔は約０．３μｍである。
【０２０９】
図１４を参照して、層（Ｄ）の上に形成される層（Ｅ）について説明する。２層目のアルミニウム配線２１Ａ〜２５Ａの直角方向に３層目のアルミニウム配線３Ａが形成される。３層目のアルミニウム配線３Ａは、グローバルワード線ＧＷＬまたはグローバルビット線対ＧＢＬ，／ＧＢＬである。グローバルワード線ＧＷＬは、グローバルビット線対ＧＢＬ，／ＧＢＬに並行して配置される。
【０２１０】
図１０〜図１４に示す各層（Ａ）〜（Ｅ）を順次積層して図１５に示すメモリセルＭＣが形成される。図１５を参照して、Ｌｏａｄ  Ｔｒ１は、図９に示すＰチャネルＭＯＳトランジスタ１２であり、Ｄｒｉｖｅｒ  Ｔｒ１は、図９に示すＮチャネルＭＯＳトランジスタ１４であり、Ａｃｃｅｓｓ  Ｔｒ１は、図９に示すＮチャネルＭＯＳトランジスタ１６であり、Ｌｏａｄ  Ｔｒ２は、図９に示すＰチャネルＭＯＳトランジスタ１３であり、Ｄｒｉｖｅｒ  Ｔｒ２は、図９に示すＮチャネルＭＯＳトランジスタ１５であり、Ａｃｃｅｓｓ  Ｔｒ２は、図９に示すＮチャネルＭＯＳトランジスタ１７である。
【０２１１】
図１６は、図１５のＡ−Ａ’間の断面図である。図１６を参照して、一方のＰ−ｗｅｌｌの領域にＡｃｃｅｓｓ  Ｔｒが形成され、他方のＰ−ｗｅｌｌの領域にＤｒｉｖｅｒ  Ｔｒが形成され、中央のＮ−ｗｅｌｌの領域にＬｏａｄ  Ｔｒが形成される。Ａｃｃｅｓｓ  Ｔｒ、Ｄｒｉｖｅｒ  ＴｒおよびＬｏａｄ  Ｔｒの周りには素子分離酸化膜ｏｘ１〜ｏｘ４が形成され、Ａｃｃｅｓｓ  Ｔｒ、Ｄｒｉｖｅｒ  ＴｒおよびＬｏａｄ  Ｔｒを相互に分離している。
【０２１２】
Ａｃｃｅｓｓ  Ｔｒ、Ｄｒｉｖｅｒ  ＴｒおよびＬｏａｄ  Ｔｒの上にゲート電極ＧＡが形成される。ゲート電極ＧＡの一部の上にタングステンダマシンＷＤが形成され、それ以外は層間絶縁膜ＬＹＩが形成される。そして、層間絶縁膜ＬＹＩ上にエッチングストッパＥＳＴＰが形成され、エッチングストッパＥＳＴＰの上に、層間絶縁膜ＬＹＩが再び形成される。そして、最後に、２層目のアルミニウム配線２１Ａ〜２５Ａが形成される。
【０２１３】
図１６において、素子分離酸化膜ｏｘ２の上側に形成されたタングステンダマシンＷＤはノードＮ１である。
【０２１４】
図１７は、図１５のＢ−Ｂ’間の断面図である。図１７を参照して、Ｄｒｉｖｅｒ  ＴｒおよびＡｃｃｅｓｓ  Ｔｒ上にゲート電極ＧＡが形成され、ゲート電極ＧＡが形成されていない領域にタングステンダマシンＷＤが形成される。そして、それ以外の領域には層間絶縁膜ＬＹＩが形成される。
【０２１５】
右から２番目のタングステンダマシンＷＤの上にタングステンビアコンタクトＶＣが形成され、それ以外の領域にはエッチングストッパＥＳＴＰおよび層間絶縁膜ＬＹＩが形成される。この場合、１層目のアルミニウム配線１Ａを覆うように層間絶縁膜ＬＹＩが形成される。
【０２１６】
図１８は、図１５のＣ−Ｃ’間の断面図である。図１８を参照して、ＬｏａｄＴｒの上にゲート電極ＧＡが形成され、ゲート電極ＧＡが形成されていない領域にタングステンダマシンＷＤが形成される。そして、タングステンダマシンＷＤが形成されない領域は層間絶縁膜ＬＹＩが形成される。
【０２１７】
左から２番目のタングステンダマシンＷＤの上に１層目のアルミニウム配線１Ａが形成され、それ以外の領域にはエッチングストッパＥＳＴＰおよび層間絶縁膜ＬＹＩが形成される。右側の２つのタングステンダマシンＷＤの上側には、１層目のアルミニウム配線１Ａが層間絶縁膜ＬＹＩ中に形成される。
【０２１８】
図１９は、図１５のＤ−Ｄ’間の断面図である。拡散領域ＤＦＮ１，ＤＦＮ２，ＤＦＰ１，ＤＦＰ２が素子分離酸化膜ｏｘ１〜ｏｘ４によって相互に分離される。そして、拡散領域ＤＦＮ１，ＤＦＮ２，ＤＦＰ１，ＤＦＰ２および素子分離酸化膜ｏｘ１〜ｏｘ４の上にタングステンダマシンＷＤが形成され、タングステンダマシンＷＤが形成されない領域には層間絶縁膜ＬＹＩが形成される。
【０２１９】
そして、両端のタングステンダマシンＷＤの上にタングステンビアコンタクトＶＣが形成される。２つのタングステンビアコンタクトＶＣの間にはエッチングストッパＥＳＴＰおよび層間絶縁膜ＬＹＩが形成される。２つのタングステンビアコンタクトＶＣの上には、２つのタングステンビアコンタクトＶＣを接続するように１層目のアルミニウム配線１Ａが形成される。
【０２２０】
１層目のアルミニウム配線１Ａの上に層間絶縁膜ＬＹＩが形成され、最終的に２層目のアルミニウム配線２１Ａ〜２５Ａが形成される。
【０２２１】
以下、この発明によるバーンインテストについて説明する。表１は、この発明によるバーンインテストにおける各テストパターンを示す。
【０２２２】
【表１】
0003884976.tif 000002
【０２２３】
この発明によるバーンインテストは、テストパターン１〜５，５−Ｂ，５−Ｃ，６，７から成る。
【０２２４】
テストパターン１は、バーンインテスト信号ＢＩ＿０をＨレベル、バーンインテスト信号ＢＩ＿１をＬレベル（表１において「１」はＨレベルを、「０」はＬレベルをそれぞれ意味する。）にして、偶数番目のワード線を選択し、奇数番目のワード線を非選択として偶数番目のワード線に接続されたメモリセルにデータ「１」を書込む。
【０２２５】
テストパターン２は、バーンインテスト信号ＢＩ＿０をＬレベル、バーンインテスト信号ＢＩ＿１をＨレベルにして、偶数番目のワード線を非選択にし、奇数番目のワード線を選択して奇数番目のワード線に接続されたメモリセルにデータ「０」を書込む。これにより、偶数番目のワード線に接続されたメモリセルにはデータ「１」が書込まれ、奇数番目のワード線に接続されたメモリセルにはデータ「０」が書込まれるので、メモリセルの全体においては、Ｌレベルのメモリセルがストライプ状に存在する（「ロウストライプ」とも言う）。
【０２２６】
テストパターン３は、バーンインテスト信号ＢＩ＿０をＨレベル、バーンインテスト信号ＢＩ＿１をＬレベルにして、偶数番目のワード線を選択し、奇数番目のワード線を非選択として偶数番目のワード線に接続されたメモリセルにデータ「０」を書込む。これにより、全てのメモリセルにデータ「０」が書込まれる（ＡＬＬ＿０）。
【０２２７】
テストパターン４は、バーンインテスト信号ＢＩ＿０をＬレベル、バーンインテスト信号ＢＩ＿１をＨレベルにして、偶数番目のワード線を非選択にし、奇数番目のワード線を選択して奇数番目のワード線に接続されたメモリセルにデータ「１」を書込む。これにより、偶数番目のワード線に接続されたメモリセルにはデータ「０」が書込まれ、奇数番目のワード線に接続されたメモリセルにはデータ「１」が書込まれるので、メモリセルの全体においては、Ｌレベルのメモリセルがストライプ状に存在する（「ロウストライプ」とも言う）。
【０２２８】
テストパターン５は、バーンインテスト信号ＢＩ＿０をＨレベル、バーンインテスト信号ＢＩ＿１をＬレベルにして、偶数番目のワード線を選択し、奇数番目のワード線を非選択として偶数番目のワード線に接続されたメモリセルにデータ「１」を書込む。これにより、全てのメモリセルにデータ「１」が書込まれる（ＡＬＬ＿１）。
【０２２９】
テストパターン５−Ｂは、全てのメモリセルにデータ「１」を書込んだ状態において、全てのワード線を非選択にし、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍのうち、ビット線ＢＩＴｉ０〜ＢＩＴｉｍをＬレベルに保持し、ビット線／ＢＩＴｉ０〜／ＢＩＴｉｍをＨレベルに保持する。
【０２３０】
テストパターン５−Ｃは、全てのメモリセルにデータ「１」を書込んだ状態において、全てのワード線を非選択にし、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍのうち、ビット線ＢＩＴｉ０〜ＢＩＴｉｍをＨレベルに保持し、ビット線／ＢＩＴｉ０〜／ＢＩＴｉｍをＬレベルに保持する。
【０２３１】
テストパターン６は、全てのワード線および全てのビット線対を非選択にし、グローバルワード線ＧＷＬ１〜ＧＷＬｎをＨレベルに、グローバルビット線対ＧＢＬ０〜ＧＢＬｍをＬレベルに保持する。
【０２３２】
テストパターン７は、全てのワード線および全てのビット線対を非選択にし、グローバルワード線ＧＷＬ１〜ＧＷＬｎをＬレベルに、グローバルビット線対ＧＢＬ０〜ＧＢＬｍをＨレベルに保持する。
【０２３３】
表１から明らかなように、テストパターン１〜５は、偶数番目のワード線と奇数番目のワード線とを交互に選択し、データ「１」またはデータ「０」をメモリセルに書込むことによりストレスを印加するバーンインテストである。
【０２３４】
また、テストパターン５−Ｂ，５−Ｃは、ワード線を非選択にし、ビット線対にデータ「１」またはデータ「０」を書込むことによりストレスを印加するバーンインテストである。
【０２３５】
さらに、テストパターン６，７は、ワード線およびビット線を非選択にし、グローバルワード線またはグローバルビット線対をＨレベルまたはＬレベルに設定することによりストレスを印加するバーンインテストである。
【０２３６】
表１に示す各テストパターンを行なう場合、各テストパターンから成るバーンインテストモードへ半導体記憶装置１００を移行させるためのアドレスが外部から入力される。したがって、上述したバーンインテストモードへ半導体記憶装置１００を移行させるためのアドレスＡＤＢは、アドレスＡＤＢ１〜ＡＤＢ９から成る。
【０２３７】
そして、制御回路１１０は、アドレスＡＤＢ１，ＡＤＢ３，ＡＤＢ５を受けると、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿０およびＬレベルのバーンインテスト信号ＢＩ＿１を生成してプリデコーダ１２０へ出力する。これにより、偶数番目のワード線が同時に選択される。
【０２３８】
また、制御回路１１０は、アドレスＡＤＢ２，ＡＤＢ４を受けると、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿１およびＬレベルのバーンインテスト信号ＢＩ＿０を生成してプリデコーダ１２０へ出力する。これにより、奇数番目のワード線が同時に選択される。
【０２３９】
さらに、制御回路１１０は、アドレスＡＤＢ６〜ＡＤＢ９を受けると、Ｈレベルのバーンインテスト信号ＢＩおよびＬレベルのバーンインテスト信号ＢＩ＿０，ＢＩ＿１を生成してプリデコーダ１２０へ出力する。
【０２４０】
図２０を参照して、テストパターン１を実行した場合に、印加されるストレスについて説明する。なお、図中の矢印はストレスを表し、「Ｘ」は、データ「０」および「１」のいずれのデータかが解からないことを示す。
【０２４１】
この場合、偶数番目のワード線に接続されたメモリセルにデータ「１」が書込まれる。したがって、偶数番目のワード線がＨレベルになり、１つのメモリセルに接続されたビット線対ＢＩＴ，／ＢＩＴのうち、ビット線ＢＩＴがＨレベルになり、ビット線／ＢＩＴがＬレベルになる。
【０２４２】
そうすると、接地線ＶＳＬ、ビット線ＢＩＴ、電源線ＶＤＬ、およびビット線／ＢＩＴは、隣接する線との距離が約０．３μｍであるので、ストレスが接地線ＶＳＬとビット線ＢＩＴとの間、電源線ＶＤＬとビット線／ＢＩＴとの間、偶数番目のワード線と、隣接する奇数番目のワード線との間、偶数番目のワード線と接地線ＶＳＬとの間、偶数番目のワード線とビット線／ＢＩＴとの間、電源線ＶＤＬと奇数番目のワード線との間、ノードＮ１と接地線ＶＳＬとの間、ノードＮ２と電源線ＶＤＬとの間、ノードＮ２と偶数番目のワード線との間、およびビット線ＢＩＴと奇数番目のワード線との間に印加される。
【０２４３】
図２１を参照して、テストパターン２を実行した場合に、印加されるストレスについて説明する。なお、図中の矢印はストレスを表す。
【０２４４】
この場合、奇数番目のワード線に接続されたメモリセルにデータ「０」が書込まれる。したがって、奇数番目のワード線がＨレベルになり、１つのメモリセルに接続されたビット線対ＢＩＴ，／ＢＩＴのうち、ビット線ＢＩＴがＬレベルになり、ビット線／ＢＩＴがＨレベルになる。
【０２４５】
そうすると、ストレスが接地線ＶＳＬとビット線／ＢＩＴとの間、電源線ＶＤＬとビット線ＢＩＴとの間、奇数番目のワード線と、隣接する偶数番目のワード線との間、偶数番目のワード線と電源線ＶＤＬとの間、偶数番目のワード線とビット線／ＢＩＴとの間、接地線ＶＳＬと奇数番目のワード線との間、ノードＮ１と接地線ＶＳＬとの間、ノードＮ１と偶数番目のワード線との間、ノードＮ１と奇数番目のワード線との間、ノードＮ２と電源線ＶＤＬとの間、ノードＮ２と接地線ＶＳＬとの間、およびビット線ＢＩＴと奇数番目のワード線との間に印加される。
【０２４６】
図２２を参照して、テストパターン３を実行した場合に、印加されるストレスについて説明する。なお、図中の矢印はストレスを表す。
【０２４７】
この場合、偶数番目のワード線に接続されたメモリセルにデータ「０」が書込まれる。したがって、偶数番目のワード線がＨレベルになり、１つのメモリセルに接続されたビット線対ＢＩＴ，／ＢＩＴのうち、ビット線ＢＩＴがＬレベルになり、ビット線／ＢＩＴがＨレベルになる。
【０２４８】
そうすると、ストレスが接地線ＶＳＬとビット線／ＢＩＴとの間、電源線ＶＤＬとビット線ＢＩＴとの間、偶数番目のワード線と、隣接する奇数番目のワード線との間、偶数番目のワード線と接地線ＶＳＬとの間、偶数番目のワード線とビット線ＢＩＴとの間、電源線ＶＤＬと奇数番目のワード線との間、ノードＮ１と電源線ＶＤＬとの間、ノードＮ１と偶数番目のワード線との間、ノードＮ２と接地線ＶＳＬとの間、ノードＮ２と奇数番目のワード線との間、およびビット線／ＢＩＴと奇数番目のワード線との間に印加される。この場合、偶数番目のワード線に接続されたメモリセルおよび奇数番目のワード線に接続されたメモリセルにデータ「０」が書込まれるため、ビット線ＢＩＴと電源線ＶＤＬとの間に存在するメモリセルのノードＮ２は全てＬレベル（ＡＬＬ＿０）である。
【０２４９】
図２３を参照して、テストパターン４を実行した場合に、印加されるストレスについて説明する。なお、図中の矢印はストレスを表す。
【０２５０】
この場合、奇数番目のワード線に接続されたメモリセルにデータ「１」が書込まれる。したがって、奇数番目のワード線がＨレベルになり、１つのメモリセルに接続されたビット線対ＢＩＴ，／ＢＩＴのうち、ビット線ＢＩＴがＨレベルになり、ビット線／ＢＩＴがＬレベルになる。
【０２５１】
そうすると、ストレスが接地線ＶＳＬとビット線ＢＩＴとの間、電源線ＶＤＬとビット線／ＢＩＴとの間、奇数番目のワード線と、隣接する偶数番目のワード線との間、偶数番目のワード線と電源線ＶＤＬとの間、偶数番目のワード線とビット線ＢＩＴとの間、接地線ＶＳＬと奇数番目のワード線との間、ノードＮ１と電源線ＶＤＬとの間、ノードＮ２と接地線ＶＳＬとの間、ノードＮ１と接地線ＶＳＬとの間、ノードＮ２と電源線ＶＤＬとの間、ノードＮ２と奇数番目のワード線との間、およびビット線／ＢＩＴと奇数番目のワード線との間に印加される。
【０２５２】
図２４を参照して、テストパターン５を実行した場合に、印加されるストレスについて説明する。なお、図中の矢印はストレスを表す。
【０２５３】
この場合、偶数番目のワード線に接続されたメモリセルにデータ「１」が書込まれる。したがって、偶数番目のワード線がＨレベルになり、１つのメモリセルに接続されたビット線対ＢＩＴ，／ＢＩＴのうち、ビット線ＢＩＴがＨレベルになり、ビット線／ＢＩＴがＬレベルになる。
【０２５４】
そうすると、ストレスが接地線ＶＳＬとビット線ＢＩＴとの間、電源線ＶＤＬとビット線／ＢＩＴとの間、偶数番目のワード線と、隣接する奇数番目のワード線との間、偶数番目のワード線と接地線ＶＳＬとの間、偶数番目のワード線とビット線／ＢＩＴとの間、電源線ＶＤＬと奇数番目のワード線との間、ノードＮ１と接地線ＶＳＬとの間、ノードＮ２と電源線ＶＤＬとの間、ノードＮ２と偶数番目のワード線との間、ノードＮ１と奇数番目のワード線との間、およびビット線ＢＩＴと奇数番目のワード線との間に印加される。この場合、偶数番目のワード線に接続されたメモリセルおよび奇数番目のワード線に接続されたメモリセルにデータ「１」が書込まれるため、ビット線ＢＩＴと電源線ＶＤＬとの間に存在するメモリセルのノードＮ２は全てＨレベル（ＡＬＬ＿１）である。
【０２５５】
図２５を参照して、テストパターン５−Ｂを実行した場合に、印加されるストレスについて説明する。なお、図中の矢印はストレスを表す。この場合、全てのワード線が非選択にされ、ビット線ＢＩＴがＬレベルに保持され、ビット線／ＢＩＴがＨレベルに保持される。
【０２５６】
そうすると、ストレスが全てのメモリセルにおいてビット線ＢＩＴと電源線ＶＤＬとの間、接地線ＶＳＬとビット線／ＢＩＴとの間、ノードＮ１とビット線ＢＩＴとの間、およびノードＮ２とビット線／ＢＩＴとの間に印加される。
【０２５７】
図２６を参照して、テストパターン５−Ｃを実行した場合に、印加されるストレスについて説明する。なお、図中の矢印はストレスを表す。この場合、全てのワード線が非選択にされ、ビット線ＢＩＴがＨレベルに保持され、ビット線／ＢＩＴがＬレベルに保持される。
【０２５８】
そうすると、ストレスが全てのメモリセルにおいてビット線ＢＩＴと接地線ＶＳＬとの間、電源線ＶＤＬとビット線／ＢＩＴとの間、ノードＮ１とビット線／ＢＩＴとの間、およびノードＮ２とビット線ＢＩＴとの間に印加される。
【０２５９】
テストパターン６，７は、全てのワード線および全てのビット線対を非選択にしてグローバルワード線およびグローバルビット線対だけを活性化する。そして、グローバルワード線はグローバルビット線対に並行して配置されているので、このテストパターンが実行されたとき、ストレスは、グローバルワード線とグローバルビット線対との間に印加される。
【０２６０】
また、このテストパターンを実行するには、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍとグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍとの間を遮断し、かつ、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍを入出力線ＩＯ，／ＩＯに接続する必要がある。したがって、Ｙゲート２４０〜２４ｍは、それぞれ、コラムアドレスＹ０〜Ｙｍによって活性化され、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍを入出力線ＩＯ，／ＩＯに接続するとともに、コラムアドレスＹ０〜Ｙｍを反転してコラムアドレス／Ｙ０〜／Ｙｍを出力する。
【０２６１】
一方、制御回路１１０は、信号ＢＬＫ０およびセンスアンプ活性化信号ＳＥ１のいずれか一方をＬレベルに設定する。そうすると、活性化回路３４Ａは、Ｌレベルのブロック対応センスアンプ活性化信号Ｓ（０）を出力し、入出力回路２１０〜２１ｍのＮチャネルＭＯＳトランジスタＮＣ３はオフされる。その結果、入出力回路２１０〜２１ｍは、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍとグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍとの間を遮断する。
【０２６２】
表１に示すテストパターン１〜５，５−Ｂ，５−Ｃ，６，７を実行することにより上述したストレスが印加されることは、図１０〜図１５に示した平面図および図１６〜図１９に示した断面図からも理解される。
【０２６３】
表２は、偶数番目のワード線と他の線との間または奇数番目のワード線と他の線との間にストレスが印加されるテストパターンを示す。
【０２６４】
【表２】
0003884976.tif 000003
【０２６５】
偶数番目のワード線または奇数番目のワード線にストレスが印加されるテストパターンは、偶数番目のワード線または奇数番目のワード線を同時に選択するテストパターン１〜５である。なお、表２においては、テストパターン５は示されていないが、それはテストパターン１と同じだからである。
【０２６６】
表３は、偶数番目のワード線に接続されたメモリセルのノードＮ１，Ｎ２、または奇数番目のワード線に接続されたメモリセルのノードＮ１，Ｎ２にストレスが印加されるテストパターンを示す。
【０２６７】
【表３】
0003884976.tif 000004
【０２６８】
［テストパターン１の実行動作］
テストパターン１を行なうときの動作について説明する。この場合、Ｙゲート２４０〜２４ｍを活性化するためのコラムアドレスＹ０〜ＹｍおよびアドレスＡＤＢ１が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ１を受けると、テストパターン１から成るバーンインテストモードへの移行要求を検出し、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿０、Ｈレベルの信号ＢＩ＿Ｘ，ＢＩ＿Ｙ，ＢＬＫ、信号ＡＣＴ、Ｌレベルのバーンインテスト信号ＢＩ＿１、およびＨレベルのセンスアンプ活性化信号ＳＥ１を生成する。なお、信号ＢＬＫは、各ブロック２１，２４，２７，３０，３３，３６，３９，４２に対応してＢＬＫ０〜ＢＬＫ７から成る。また、信号ＡＣＴは、バーンインテストモードにおいては、上述したように通常動作時よりも長いＨレベルの期間を有する。
【０２６９】
そして、制御回路１１０は、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿０およびＬレベルのバーンインテスト信号Ｉ＿１をプリデコーダ１２０へ出力し、信号ＢＬＫ，ＡＣＴを選択回路４５〜４８へ出力し、Ｈレベルの信号ＢＬＫ（ＢＬＫ０〜ＢＫ７）をそれぞれ対応するブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる活性化回路３４Ａへ出力し、Ｈレベルのセンスアンプ活性化信号ＳＥ１をブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる活性化回路３４Ａへ出力し、Ｈレベルの信号ＢＩ＿Ｘをグローバルロウデコーダ９１，９４へ出力し、Ｈレベルの信号ＢＩ＿ＹをグローバルＹデコーダ９２，９５へ出力する。
【０２７０】
そうすると、プリデコーダ１２０は、上述した動作によってＨレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］およびＬレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］を選択回路４５〜４８へ出力する。
【０２７１】
選択回路４５は、Ｈレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］およびＬレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］に基づいて、上述した動作に従って、ゲート回路群２２および３４のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０，２２１２，２２１４，２２１６へＨレベルの信号を出力し、ゲート２２１１，２２１３，２２１５，２２１７へＬレベルの信号を出力する。
【０２７２】
選択回路４６は、Ｈレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］およびＬレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］に基づいて、上述した動作に従って、ゲート回路群２５および３７のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０，２２１２，２２１４，２２１６へＨレベルの信号を出力し、ゲート２２１１，２２１３，２２１５，２２１７へＬレベルの信号を出力する。
【０２７３】
選択回路４７は、Ｈレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］およびＬレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］に基づいて、上述した動作に従って、ゲート回路群２８および４０のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０，２２１２，２２１４，２２１６へＨレベルの信号を出力し、ゲート２２１１，２２１３，２２１５，２２１７へＬレベルの信号を出力する。
【０２７４】
選択回路４８は、Ｈレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］およびＬレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］に基づいて、上述した動作に従って、ゲート回路群３１および４３のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０，２２１２，２２１４，２２１６へＨレベルの信号を出力し、ゲート２２１１，２２１３，２２１５，２２１７へＬレベルの信号を出力する。
【０２７５】
一方、グローバルロウデコーダ９１は、Ｈレベルの信号ＢＩ＿Ｘに基づいて、上述した動作に従ってグローバルワード線ＧＷＬ１〜ＧＷＬｎ，ＧＷＬＳの全てを活性化する。また、グローバルロウデコーダ９４は、グローバルロウデコーダ９１と同じ動作に従ってグローバルワード線ＧＷＬ１〜ＧＷＬｎ，ＧＷＬＳの全てを活性化する。
【０２７６】
そして、ゲート回路群２２，２５，２８，３１，３４，３７，４０，４３のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０，２２１２，２２１４，２２１６は、上述した動作に従ってワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６を選択し、ゲート２２１１，２２１３，２２１５，２２１７は、上述した動作に従ってワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７を非選択にする。
【０２７７】
これによって、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる偶数番目のワード線が同時に選択される。
【０２７８】
また、グローバルＹデコーダ９２，９５は、Ｈレベルの信号ＢＩ＿Ｙに基づいて、上述した動作に従ってグローバルビット線対ＧＢＬ０〜ＧＢＬｍ，ＧＢＬＳの全てを選択（活性化）する。これによって、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる全てのグローバルビット線対ＧＢＬ０〜ＧＢＬｍ，ＧＢＬＳが同時に選択（活性化）される。
【０２７９】
入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるＹゲート２４０〜２４ｍは、それぞれ、コラムアドレスＹ０〜Ｙｍに応じて活性化され、それぞれ、グローバルビット線対ＧＢＬ０〜ＧＢＬｍを入出力線ＩＯ，／ＩＯに接続する。また、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる８つの入出力回路２１０〜２１ｍは、活性化回路３４Ａから出力されたＨレベルのブロック対応センスアンプ活性化信号Ｓ（０）〜Ｓ（７）にそれぞれ応じて活性化される。
【０２８０】
その後、外部から半導体記憶装置１００へデータ「１」が入力され、リードレジスタ／ライトドライバ５１，５２は、書込データ「１」を入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯに書込む。これにより、書込データ「１」は、Ｙゲート２４０〜２４ｍを介して入出力線ＩＯ，／ＩＯからグローバルビット線対ＧＢＬ０〜ＧＢＬｍ（グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬ０）へ書込まれる。そして、ブロック２１，２４，２７，３０，３３，３６，３９，４２において、入出力回路２１０〜２１ｍは、書込データ「１」をグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬ０からビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍへ書込み、ブロック２１，２４，２７，３０，３３，３６，３９，４２の偶数番目のワード線に接続されたメモリセルにデータ「１」が書込まれる。
【０２８１】
これにより、図２０に示すストレスが半導体記憶装置１００に印加される。
［テストパターン２の実行動作］
テストパターン２を行なうときの動作について説明する。この場合、Ｙゲート２４０〜２４ｍを活性化するためのコラムアドレスＹ０〜ＹｍおよびアドレスＡＤＢ２が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ２を受けると、テストパターン２から成るバーンインテストモードへの移行要求を検出し、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿１、Ｈレベルの信号ＢＩ＿Ｘ，ＢＩ＿Ｙ，ＢＬＫ、信号ＡＣＴ、Ｌレベルのバーンインテスト信号ＢＩ＿０、およびＨレベルのセンスアンプ活性化信号ＳＥ１を生成する。
【０２８２】
そして、制御回路１１０は、Ｈレベルのバーンインテスト信号ＢＩ，ＢＩ＿１およびＬレベルのバーンインテスト信号Ｉ＿０をプリデコーダ１２０へ出力し、信号ＢＬＫ，ＡＣＴを選択回路４５〜４８へ出力し、Ｈレベルの信号ＢＬＫ（ＢＬＫ０〜ＢＫ７）をそれぞれ対応するブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる活性化回路３４Ａへ出力し、Ｈレベルのセンスアンプ活性化信号ＳＥ１をブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる活性化回路３４Ａへ出力し、Ｈレベルの信号ＢＩ＿Ｘをグローバルロウデコーダ９１，９４へ出力し、Ｈレベルの信号ＢＩ＿ＹをグローバルＹデコーダ９２，９５へ出力する。
【０２８３】
そうすると、プリデコーダ１２０は、上述した動作によってＨレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］およびＬレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］を選択回路４５〜４８へ出力する。
【０２８４】
選択回路４５は、Ｈレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］およびＬレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］に基づいて、上述した動作に従って、ゲート回路群２２および３４のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１１，２２１３，２２１５，２２１７へＨレベルの信号を出力し、ゲート２２１０，２２１２，２２１４，２２１６へＬレベルの信号を出力する。
【０２８５】
選択回路４６は、Ｈレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］およびＬレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］に基づいて、上述した動作に従って、ゲート回路群２５および３７のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１１，２２１３，２２１５，２２１７へＨレベルの信号を出力し、ゲート２２１０，２２１２，２２１４，２２１６へＬレベルの信号を出力する。
【０２８６】
選択回路４７は、Ｈレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］およびＬレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］に基づいて、上述した動作に従って、ゲート回路群２８および４０のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１１，２２１３，２２１５，２２１７へＨレベルの信号を出力し、ゲート２２１０，２２１２，２２１４，２２１６へＬレベルの信号を出力する。
【０２８７】
選択回路４８は、Ｈレベルの信号Ｘ２１０［１］，Ｘ２１０［３］，Ｘ２１０［５］，Ｘ２１０［７］およびＬレベルの信号Ｘ２１０［０］，Ｘ２１０［２］，Ｘ２１０［４］，Ｘ２１０［６］に基づいて、上述した動作に従って、ゲート回路群３１および４３のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１１，２２１３，２２１５，２２１７へＨレベルの信号を出力し、ゲート２２１０，２２１２，２２１４，２２１６へＬレベルの信号を出力する。
【０２８８】
一方、グローバルロウデコーダ９１は、Ｈレベルの信号ＢＩ＿Ｘに基づいて、上述した動作に従ってグローバルワード線ＧＷＬ１〜ＧＷＬｎ，ＧＷＬＳの全てを活性化する。また、グローバルロウデコーダ９４は、グローバルロウデコーダ９１と同じ動作に従ってグローバルワード線ＧＷＬ１〜ＧＷＬｎ，ＧＷＬＳの全てを活性化する。
【０２８９】
そして、ゲート回路群２２，２５，２８，３１，３４，３７，４０，４３のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１１，２２１３，２２１５，２２１７は、上述した動作に従ってワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７を選択し、ゲート２２１０，２２１２，２２１４，２２１６は、上述した動作に従ってワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６を非選択にする。
【０２９０】
これによって、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる奇数番目のワード線が同時に選択される。
【０２９１】
また、グローバルＹデコーダ９２，９５は、Ｈレベルの信号ＢＩ＿Ｙに基づいて、上述した動作に従ってグローバルビット線対ＧＢＬ０〜ＧＢＬｍ，ＧＢＬＳの全てを選択（活性化）する。これによって、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる全てのグローバルビット線対ＧＢＬ０〜ＧＢＬｍ，ＧＢＬＳが同時に選択（活性化）される。
【０２９２】
入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるＹゲート２４０〜２４ｍは、それぞれ、コラムアドレスＹ０〜Ｙｍに応じて活性化され、それぞれ、グローバルビット線対ＧＢＬ０〜ＧＢＬｍを入出力線ＩＯ，／ＩＯに接続する。また、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる８つの入出力回路２１０〜２１ｍは、活性化回路３４Ａから出力されたＨレベルのブロック対応センスアンプ活性化信号Ｓ（０）〜Ｓ（７）にそれぞれ応じて活性化される。
【０２９３】
その後、外部から半導体記憶装置１００へデータ「０」が入力され、リードレジスタ／ライトドライバ５１，５２は、書込データ「０」を入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯに書込む。これにより、書込データ「０」は、Ｙゲート２４０〜２４ｍを介して入出力線ＩＯ，／ＩＯからグローバルビット線対ＧＢＬ０〜ＧＢＬｍ（グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬ０）へ書込まれる。そして、ブロック２１，２４，２７，３０，３３，３６，３９，４２において、入出力回路２１０〜２１ｍは、書込データ「０」をグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬ０からビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍへ書込み、ブロック２１，２４，２７，３０，３３，３６，３９，４２の奇数番目のワード線に接続されたメモリセルにデータ「０」が書込まれる。
【０２９４】
これにより、図２１に示すストレスが半導体記憶装置１００に印加される。
［テストパターン３の実行動作］
テストパターン３を行なうときの動作について説明する。
【０２９５】
この場合、Ｙゲート２４０〜２４ｍを活性化するためのコラムアドレスＹ０〜ＹｍおよびアドレスＡＤＢ３が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ３を受けると、テストパターン３から成るバーンインテストモードへの移行要求を検出する。
【０２９６】
その後、偶数番目のワード線が選択され、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されるまでの動作は［テストパターン１の実行動作］における動作と同じである。
【０２９７】
偶数番目のワード線が選択され、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されると、外部から半導体記憶装置１００へデータ「０」が入力され、リードレジスタ／ライトドライバ５１，５２は、書込データ「０」を入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯへ書込む。その後、［テストパターン２の実行動作］における動作と同じ動作に従って、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる偶数番目のワード線に接続されたメモリセルにデータ「０」が書込まれる。この時点で、全てのメモリセルにデータ「０」が書込まれる（ＡＬＬ＿０）。
【０２９８】
これにより、図２２に示すストレスが半導体記憶装置１００に印加される。
［テストパターン４の実行動作］
テストパターン４を行なうときの動作について説明する。
【０２９９】
この場合、Ｙゲート２４０〜２４ｍを活性化するためのコラムアドレスＹ０〜ＹｍおよびアドレスＡＤＢ４が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ４を受けると、テストパターン４から成るバーンインテストモードへの移行要求を検出する。
【０３００】
その後、奇数番目のワード線が選択され、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されるまでの動作は［テストパターン２の実行動作］における動作と同じである。
【０３０１】
奇数番目のワード線が選択され、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されると、外部から半導体記憶装置１００へデータ「１」が入力され、リードレジスタ／ライトドライバ５１，５２は、書込データ「１」を入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯへ書込む。その後、［テストパターン１の実行動作］における動作と同じ動作に従って、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる奇数番目のワード線に接続されたメモリセルにデータ「１」が書込まれる。
【０３０２】
これにより、図２３に示すストレスが半導体記憶装置１００に印加される。
［テストパターン５の実行動作］
テストパターン５を行なうときの動作について説明する。
【０３０３】
この場合、Ｙゲート２４０〜２４ｍを活性化するためのコラムアドレスＹ０〜ＹｍおよびアドレスＡＤＢ５が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ５を受けると、テストパターン５から成るバーンインテストモードへの移行要求を検出する。
【０３０４】
その後、偶数番目のワード線が選択され、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されるまでの動作は［テストパターン１の実行動作］における動作と同じである。
【０３０５】
偶数番目のワード線が選択され、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されると、外部から半導体記憶装置１００へデータ「１」が入力され、リードレジスタ／ライトドライバ５１，５２は、書込データ「１」を入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯへ書込む。その後、［テストパターン１の実行動作］における動作と同じ動作に従って、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる偶数番目のワード線に接続されたメモリセルにデータ「１」が書込まれる。この時点で、全てのメモリセルにデータ「１」が書込まれる（ＡＬＬ＿１）。
【０３０６】
これにより、図２４に示すストレスが半導体記憶装置１００に印加される。
［テストパターン５−Ｂの実行動作］
テストパターン５−Ｂを行なうときの動作について説明する。
【０３０７】
この場合、Ｙゲート２４０〜２４ｍを活性化するためのコラムアドレスＹ０〜ＹｍおよびアドレスＡＤＢ６が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ６を受けると、テストパターン５−Ｂから成るバーンインテストモードへの移行要求を検出し、Ｈレベルのバーンインテスト信号ＢＩ、Ｌレベルのバーンインテスト信号ＢＩ＿０，ＢＩ＿１、Ｌレベルの信号ＢＩ＿Ｘ、Ｈレベルの信号ＢＬＫ，ＢＩ＿ＹおよびＨレベルのセンスアンプ活性化信号Ｓ（０）〜Ｓ（７）を生成する。
【０３０８】
そして、制御回路１１０は、Ｈレベルのバーンインテスト信号ＢＩおよびＬレベルのバーンインテスト信号ＢＩ＿０，ＢＩ＿１をプリデコーダ１２０へ出力し、Ｈレベルの信号ＢＬＫを選択回路４５〜４８へ出力し、信号ＢＬＫ（ＢＬＫ０〜ＢＬＫ７）およびＨレベルのセンスアンプ活性化信号Ｓ（０）〜Ｓ（７）をそれぞれ対応するブロック２１，２４，２７，３０，３３，３６，３９，４２の活性化回路３４Ａへ出力し、Ｌレベルの信号ＢＩ＿Ｘをゲート回路群２２，２５，２８，３１，３４，３７，４０，４３の各々に含まれるゲート回路２２１〜２２ｎへ出力する。
【０３０９】
そうすると、プリデコーダ１２０は、上述した動作によって、Ｌレベルの信号Ｘ２１０［０］〜Ｘ２１０［７］を選択回路４５〜４８へ出力する。
【０３１０】
選択回路４５は、上述した動作によってゲート回路群２２および３４のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０〜２２１７へＬレベルの信号を出力する。
【０３１１】
選択回路４６は、上述した動作によってゲート回路群２５および３７のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０〜２２１７へＬレベルの信号を出力する。
【０３１２】
選択回路４７は、上述した動作によってゲート回路群２８および４０のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０〜２２１７へＬレベルの信号を出力する。
【０３１３】
選択回路４８は、上述した動作によってゲート回路群３１および４３のゲート回路２２１〜２２ｎの各々に含まれるゲート２２１０〜２２１７へＬレベルの信号を出力する。
【０３１４】
ゲート回路群２８および４０のゲート回路２２１〜２２ｎの各々において、ＮＡＮＤゲート２２１８は、Ｌレベルの信号ＢＩ＿Ｘに基づいてＨレベルの信号を出力し、インバータ２２１９はＬレベルの信号を出力する。そうすると、ゲート回路２２１〜２２ｎの各々においては、ゲート２２１０〜２２１７のＮチャネルＭＯＳトランジスタ７１はオフされ、ＰチャネルＭＯＳトランジスタ７２はオンされる。その結果、ノードＮ０は、電源ノードＮＶＤから電源電圧を供給され、Ｈレベルになる。そして、ゲート２２１０〜２２１７のインバータ７３は、Ｈレベルの信号を反転したＬレベルの信号を出力し、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる全てのワード線ＷＬ０〜ＷＬ７が非選択になる。
【０３１５】
一方、グローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍは、上述した［テストパターン１の実行動作］における動作と同じ動作によって活性化される。
【０３１６】
そうすると、外部から半導体記憶装置１００へデータ「０」が入力され、リードレジスタ／ライトドライバ５１，５２は、データ「０」を入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯへデータ「０」を書込む。入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるＹゲート２４０〜２４ｍは、入出力線ＩＯ，／ＩＯに書込まれたデータ「０」をグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍに書込む。この場合、グローバルビット線ＧＢＬ０〜ＧＢＬｍがＬレベルに保持され、グローバルビット線／ＧＢＬ０〜／ＧＢＬｍがＨレベルに保持される。
【０３１７】
そして、各ブロック２１，２４，２７，３０，３３，３６，３９，４２において、８つの入出力回路２１０〜２１ｍは、活性化回路３４Ａから出力されたブロック対応センスアンプ活性化信号ＳＥ（０）〜ＳＥ（７）にそれぞれ対応して活性化され、グローバルビット線ＧＢＬ０〜ＧＢＬｍ上のＬレベルの信号をビット線ＢＩＴｉ０〜ＢＩＴｉｍへ書込み、グローバルビット線／ＧＢＬ０〜／ＧＢＬｍ上のＨレベルの信号をビット線／ＢＩＴｉ０〜／ＢＩＴｉｍへ書込む。
【０３１８】
これにより、図２５に示すストレスが半導体記憶装置１００に印加される。
［テストパターン５−Ｃの実行動作］
テストパターン５−Ｃを行なうときの動作について説明する。
【０３１９】
この場合、Ｙゲート２４０〜２４ｍを活性化するためのコラムアドレスＹ０〜ＹｍおよびアドレスＡＤＢ７が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ７を受けると、テストパターン５−Ｃから成るバーンインテストモードへの移行要求を検出する。
【０３２０】
その後、全てのワード線が非選択になり、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されるまでの動作は「テストパターン５−Ｂの実行動作」における動作と同じである。
【０３２１】
全てのワード線が非選択になり、全てのグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍおよびビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍが選択（活性化）されると、外部から半導体記憶装置１００へデータ「１」が入力され、リードレジスタ／ライトドライバ５１，５２は、データ「１」を入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるセンスアンプＳＡ１を介して入出力線ＩＯ，／ＩＯへデータ「１」を書込む。入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるＹゲート２４０〜２４ｍは、入出力線ＩＯ，／ＩＯに書込まれたデータ「１」をグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍに書込む。この場合、グローバルビット線ＧＢＬ０〜ＧＢＬｍがＨレベルに保持され、グローバルビット線／ＧＢＬ０〜／ＧＢＬｍがＬレベルに保持される。
【０３２２】
そして、各ブロック２１，２４，２７，３０，３３，３６，３９，４２において、８つの入出力回路２１０〜２１ｍは、活性化回路３４Ａから出力されたブロック対応センスアンプ活性化信号ＳＥ（０）〜ＳＥ（７）にそれぞれ対応して活性化され、グローバルビット線ＧＢＬ０〜ＧＢＬｍ上のＨレベルの信号をビット線ＢＩＴｉ０〜ＢＩＴｉｍへ書込み、グローバルビット線／ＧＢＬ０〜／ＧＢＬｍ上のＬレベルの信号をビット線／ＢＩＴｉ０〜／ＢＩＴｉｍへ書込む。
【０３２３】
これにより、図２６に示すストレスが半導体記憶装置１００に印加される。
［テストパターン６の実行動作］
テストパターン６を行なうときの動作について説明する。
【０３２４】
この場合、グローバルビット線対ＧＢＬ０〜ＧＢＬｍを非選択（不活性化）にするためのコラムアドレス、およびアドレスＡＤＢ８が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ８を受けると、テストパターン６から成るバーンインテストモードへの移行要求を検出し、Ｈレベルのバーンインテスト信号ＢＩ、Ｌレベルのバーンインテスト信号ＢＩ＿０，ＢＩ＿１、Ｈレベルの信号ＢＩ＿Ｘ、Ｌレベルの信号ＢＬＫ，ＢＩ＿ＹおよびＬレベルのセンスアンプ活性化信号Ｓ（０）〜Ｓ（７）を生成する。
【０３２５】
そして、上述した動作に従ってグローバルワード線ＧＷＬ１〜ＧＷＬｎが活性化される。
【０３２６】
一方、グローバルＹデコーダ９２，９５は、Ｌレベルの信号ＢＩ＿Ｙおよびコラムアドレスに基づいてグローバルビット線対ＧＢＬ０〜ＧＢＬｍの全てを非選択（不活性化）にする。また、入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４において、８つの入出力回路２１０〜２１ｍは、活性化回路３４Ａから出力されたＬレベルのブロック対応センスアンプ活性化信号ＳＥ（０）〜ＳＥ（７）にそれぞれ応じて不活性化される。これにより、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍの全てが非選択（不活性化）になる。
【０３２７】
そして、相互に並行に配置されたグローバルワード線ＧＷＬ１〜ＧＷＬｎとグローバルビット線対ＧＢＬ０〜ＧＢＬｍとの間にストレスが印加される。
【０３２８】
［テストパターン７の実行動作］
テストパターン７を行なうときの動作について説明する。
【０３２９】
この場合、グローバルワード線ＧＷＬ１〜ＧＷＬｎを非選択（不活性化）にするためのロウアドレス、およびアドレスＡＤＢ９が半導体記憶装置１００へ入力される。そして、制御回路１１０は、アドレスＡＤＢ９を受けると、テストパターン７から成るバーンインテストモードへの移行要求を検出し、Ｈレベルのバーンインテスト信号ＢＩ、Ｌレベルのバーンインテスト信号ＢＩ＿０，ＢＩ＿１、Ｌレベルの信号ＢＩ＿Ｘ，ＢＬＫ、Ｈレベルの信号ＢＩ＿ＹおよびＬレベルのセンスアンプ活性化信号Ｓ（０）〜Ｓ（７）を生成する。
【０３３０】
そして、上述した動作に従って全てのワード線が非選択になる。
一方、グローバルロウデコーダ９１，９４は、Ｌレベルの信号ＢＩ＿Ｘおよびロウアドレスに基づいてグローバルワード線ＧＷＬ１〜ＧＷＬｎの全てを非選択にする。また、グローバルＹデコーダ９２，９５は、Ｈレベルの信号ＢＩ＿Ｙに基づいて、上述した動作に従って、グローバルビット線対ＧＢＬ０〜ＧＢＬｍの全てを選択（活性化）する。また、入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４において、８つの入出力回路２１０〜２１ｍは、活性化回路３４Ａから出力されたＬレベルのブロック対応センスアンプ活性化信号ＳＥ（０）〜ＳＥ（７）にそれぞれ応じて不活性化される。これにより、ビット線対ＢＩＴｉ０，／ＢＩＴｉ０〜ＢＩＴｉｍ，／ＢＩＴｉｍの全てが非選択（不活性化）になる。
【０３３１】
これにより、相互に並行に配置されたグローバルワード線ＧＷＬ１〜ＧＷＬｎとグローバルビット線対ＧＢＬ０〜ＧＢＬｍとの間にストレスが印加される。
【０３３２】
上述したように、この発明においては、テストパターン１〜５，５−Ｂ，５−Ｃ，６，７が連続して実行され、上述したストレスが連続して半導体記憶装置１００に印加される。
【０３３３】
このように、この発明においては、複数のストレスを連続して印加することによりバーンインテストを行なうことを特徴とする。
【０３３４】
なお、通常動作時にメモリセルにデータを入出力する動作は、制御回路１１０がＬレベルのバーンインテスト信号ＢＩ、およびＬレベルの信号ＢＩ＿Ｘ，ＢＩ＿Ｙを生成し、複数のワード線がロウアドレスに従って順次選択され、複数のグローバルビット線対および複数のビット線対がコラムアドレスに従って順次選択されることにより行なわれる。
【０３３５】
図２７を参照して、半導体記憶装置１００のテスト方法について説明する。半導体記憶装置１００のテスト方法は、良品／不良品を判別するテスト１（ステップＳ１０）と、バーンインテスト（ステップＳ２０）と、良品／不良品を判別するテスト２（ステップＳ３０）とから成る。
【０３３６】
半導体記憶装置１００のテストが開始されると、良品／不良品を判別するテスト１が行われる。テスト１が開始されると、余裕のあるタイミングでメモリセルにデータを入出力する（ステップＳ１１）。そして、各メモリセルからの読出データが書込データに一致するか否かにより良品／不良品を判別する（ステップＳ１２）。その後、検出された不良セルを冗長良品セルに置換し（ステップＳ１３）、テスト１を終了する。
【０３３７】
テスト１の後、バーンインテストが行なわれる（ステップＳ２０）。バーンインテストが開始されると、偶数番目のワード線に接続されたメモリセルにデータ「１」を書込むことによりストレスを印加する（ステップＳ２１）。すなわち、上述したテストパターン１を行なう。
【０３３８】
そして、奇数番目のワード線に接続されたメモリセルにデータ「０」を書込むことによりストレスを印加する（ステップＳ２２）。すなわち、上述したテストパターン２を行なう。
【０３３９】
続いて、偶数番目のワード線に接続されたメモリセルにデータ「０」を書込むことによりストレスを印加する（ステップＳ２３）。すなわち、上述したテストパターン３を行ない、全てのメモリセルにデータ「０」を書込むことによりストレスを印加する。
【０３４０】
続いて、奇数番目のワード線に接続されたメモリセルにデータ「１」を書込むことによりストレスを印加する（ステップＳ２４）。すなわち、上述したテストパターン４を行なう。
【０３４１】
続いて、偶数番目のワード線に接続されたメモリセルにデータ「１」を書込むことによりストレスを印加する（ステップＳ２５）。すなわち、上述したテストパターン５を行ない、全てのメモリセルにデータ「１」を書込むことによりストレスを印加する。
【０３４２】
続いて、全てのワード線を非選択にし、ビット線／ＢＩＴをＨレベルに保持し、ビット線ＢＩＴをＬレベルに保持してストレスを印加する（ステップＳ２６）。すなわち、上述したテストパターン５−Ｂを行なう。
【０３４３】
続いて、全てのワード線を非選択にし、ビット線ＢＩＴをＨレベルに保持し、ビット線／ＢＩＴをＬレベルに保持してストレスを印加する（ステップＳ２７）。すなわち、上述したテストパターン５−Ｃを行なう。
【０３４４】
続いて、全てのワード線およびビット線対を非選択にし、グローバルビット線対（グローバルＹ線）をＨレベルに保持することによりストレスを印加する（ステップＳ２８）。すなわち、上述したテストパターン６を行なう。
【０３４５】
続いて、全てのワード線およびビット線対を非選択にし、グローバルワード線（グローバルＸ線）をＨレベルに保持することによりストレスを印加する（ステップＳ２９）。すなわち、上述したテストパターン７を行なう。
【０３４６】
これにより、バーンインテストを終了し、その後、テスト２が行なわれる。
バーンインテストの後、余裕のあるタイミングでメモリセルにデータを入出力する（ステップＳ３１）。そして、読出データが書込データに一致するか否かにより良品／不良品を判定し（ステップＳ３２）、不良セルを冗長良品セルに置換する（ステップＳ３３）。その後、タイミングを通常状態に戻して動作チェックを行ない、最終的に良品／不良品を判別する（ステップＳ３４）。
【０３４７】
これにより、半導体記憶装置１００のテストが終了する。
なお、図２７に示すフローチャートのステップＳ２０は、ウェハテスト時のウェハバーンインおよびファイナルテスト時のレギュラーバーンインの内容を示すものである。
【０３４８】
また、ステップＳ２１〜Ｓ２５は、偶数番目のワード線と奇数番目のワード線とを交互に選択し、偶数番目のワード線に接続されたメモリセルと奇数番目のワード線に接続されたメモリセルとに交互にデータ「１」またはデータ「０」を書込むことによりストレスを印加するものである。したがって、ステップＳ２１〜Ｓ２５の順序に限らず、偶数番目のワード線と奇数番目のワード線とを交互に選択し、偶数番目のワード線に接続されたメモリセルと奇数番目のワード線に接続されたメモリセルとに交互にデータ「１」またはデータ「０」を書込むことによりストレスを印加する順序であれば、どのような順序であってもよい。
【０３４９】
さらに、この発明においては、行列状に配列された複数のメモリセルＭＣ、複数のビット線対ＢＩＴｉ０，／ＢＩＴｉ０、複数のグローバルビット線対ＧＢＬ０，／ＧＢＬ０〜ＧＢＬｍ，／ＧＢＬｍ、および複数のグローバルワード線ＧＷＬ１〜ＧＷＬｎは、「メモリセルアレイ」を構成する。
【０３５０】
さらに、この発明においては、制御回路１１０、プリデコーダ１２０、選択回路４５〜４８、ゲート回路群２２，２５，２８，３１，３４，３７，４０，４３に含まれるゲート回路２２１〜２２ｎ、デコード回路９，１０に含まれるグローバルロウデコーダ９１，９４、デコード回路９，１０に含まれるグローバルＹデコーダ９２，９５、リードレジスタ／ライトドライバ５〜８のライトドライバ、入出力周辺回路２３，２６，２９，３２，３５，３８，４１，４４に含まれるＹゲート２４０〜２４ｍ、ブロック２１，２４，２７，３０，３３，３６，３９，４２に含まれる入出力回路２１０〜２１ｍは、メモリセルアレイに複数のストレスを連続して印加する「テスト回路」を構成する。
【０３５１】
さらに、この発明においては、選択回路４５〜４８、デコード回路９，１０に含まれるグローバルロウデコーダ９１，９４、デコード回路９，１０に含まれるグローバルＹデコーダ９２，９５およびゲート回路群２２，２５，２８，３１，３４，３７，４０，４３に含まれるゲート回路２２１〜２２ｎは、「ワード線選択回路」を構成する。
【０３５２】
さらに、この発明においては、プリデコーダ１２０、選択回路４５〜４８、デコード回路９，１０に含まれるグローバルロウデコーダ９１，９４、デコード回路９，１０に含まれるグローバルＹデコーダ９２，９５およびゲート回路群２２，２５，２８，３１，３４，３７，４０，４３に含まれるゲート回路２２１〜２２ｎは、「選択回路」を構成する。
【０３５３】
さらに、この発明においては、デコード回路９，１０に含まれるグローバルロウデコーダ９１，９４は、「グローバルワード線選択回路」を構成し、ゲート回路群２２，２５，２８，３１，３４，３７，４０，４３に含まれるゲート回路２２１〜２２ｎは、「ワード線接続回路」を構成する。
【０３５４】
上記においては、スタティック型ランダムアクセスメモリ（ＳＲＡＭ）に対するバーンインテストについて説明したが、この発明は、これに限らず、ＤＲＡＭおよびフラッシュメモリにも適用可能である。
【０３５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】  この発明による半導体記憶装置の概略ブロック図である。
【図２】  図１に示す周辺回路の概略ブロック図および周辺回路に含まれるプリデコーダの回路図である。
【図３】  図１に示すマットの概略ブロック図である。
【図４】  各ワード線の選択方法を説明するための図である。
【図５】  選択回路、ゲート回路およびグローバルロウデコーダの回路図である。
【図６】  グローバルＹデコーダの回路図である。
【図７】  図３に示す入出力周辺回路の概略ブロック図である。
【図８】  図７に示すブロックＢＫ０の概略ブロック図である。
【図９】  スタティック型ランダムアクセスメモリの回路図である。
【図１０】  スタティック型ランダムアクセスメモリを構成する最下層（Ａ）の平面図である。
【図１１】  図１０に示す最下層（Ａ）の上に形成される層（Ｂ）の平面図である。
【図１２】  図１１に示す層（Ｂ）の上に形成される層（Ｃ）の平面図である。
【図１３】  図１２に示す層（Ｃ）の上に形成される層（Ｄ）の平面図である。
【図１４】  図１３に示す層（Ｄ）の上に形成される層（Ｅ）の平面図である。
【図１５】  スタティック型ランダムアクセスメモリの平面図である。
【図１６】  図１５のＡ−Ａ’間の断面図である。
【図１７】  図１５のＢ−Ｂ’間の断面図である。
【図１８】  図１５のＣ−Ｃ’間の断面図である。
【図１９】  図１５のＤ−Ｄ’間の断面図である。
【図２０】  スタティック型ランダムアクセスメモリに印加されるストレスを示す図である。
【図２１】  スタティック型ランダムアクセスメモリに印加されるストレスを示す他の図である。
【図２２】  スタティック型ランダムアクセスメモリに印加されるストレスを示すさらに他の図である。
【図２３】  スタティック型ランダムアクセスメモリに印加されるストレスを示すさらに他の図である。
【図２４】  スタティック型ランダムアクセスメモリに印加されるストレスを示すさらに他の図である。
【図２５】  スタティック型ランダムアクセスメモリに印加されるストレスを示すさらに他の図である。
【図２６】  スタティック型ランダムアクセスメモリに印加されるストレスを示すさらに他の図である。
【図２７】  半導体記憶装置のテスト方法を説明するためのフローチャートである。
【符号の説明】
１〜４  マット、５〜８，５１，５２  リードレジスタ／ライトドライバ、９，１０  デコード回路、１１  周辺回路、１２，１２Ａ，１３，１３Ａ，７２  ＰチャネルＭＯＳトランジスタ、ＮＶＤ，１８  電源ノード、１９  接地ノード、２１，２４，２７，３０，３３，３６，３９，４２  ブロック、２２，２５，２８，３１，３４，３７，４０，４３  ゲート回路群、２３，２６，２９，３２，３５，３８，４１，４４  入出力周辺回路、３４Ａ  活性化回路、４５〜４８選択回路、５２Ａ，４５８，４７０〜４７７，９４１〜９４ｍ，９８０〜９８ｍ，２２１８  ＮＡＮＤゲート、５３Ａ，７３，１４１〜１４８，１５１〜１５８，４５０〜４５７，４６０〜４６８，４８０〜４８７，９１０〜９１ｎ，９３１，９５０〜９５ｍ，９７０，９７４，２２１９  インバータ、ＮＣ１〜ＮＣ３，１４〜１７，１４Ａ〜１７Ａ，７１  ＮチャネルＭＯＳトランジスタ、９１，９４  グローバルロウデコーダ、９２，９５  グローバルＹデコーダ、９３，９６  フューズボックス／ディスエイブル回路、９３Ａ，９６Ａ  フューズボックス、９３Ｂ，９６Ｂ  ディスエイブル回路、１００  半導体記憶装置、１１０  制御回路、１２０  プリデコーダ、１２１〜１２８  セレクタ回路、１３１〜１３８  ラッチ回路、２１０〜２１ｍ  入出力回路、２２１〜２２ｎ  ゲート回路、２３０〜２３ｍ  負荷回路、２４０〜２４ｍ  Ｙゲート、９２０〜９２ｎ，９６０〜９６ｍ，９７２  ＮＯＲゲート、９３０，９７３  冗長制御回路、２２１０〜２２１７  ゲート、ＭＣ  メモリセル、ＳＲＡＭ  スタティック型ランダムアクセスメモリ、Ｎ０，Ｎ１，Ｎ２  ノード、ＡＶＴ  活性層、ＧＡ  ゲート電極、ＲＥＧ  領域、ＷＤ  タングステンダマシン、１Ａ，２１Ａ〜２５Ａ，３Ａアルミニウム配線、ＣＨ１〜ＣＨ６  コンタクトホール、ＥＳＴＰ  エッチングストッパ、ｏｘ１〜ｏｘ４  素子分離酸化膜、ＶＣ  タングステンビアコンタクト、ＬＹＩ  層間絶縁膜、ＤＦＮ１，ＤＦＮ２，ＤＦＰ１，ＤＦＰ２  拡散領域、ＳＡ１，ＳＡ２  センスアンプ、ＶＳＬ，ＶＳＬ１，ＶＳＬ２  接地線、ＶＤＬ  電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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