(57)【特許請求の範囲】
【請求項１】
液晶パネルの画素セルを駆動する複数の駆動回路と前記駆動回路の出力端子に対応して設けられた複数の出力パッドとを備えた液晶パネルドライバ装置において、
入力パッドと同じ並びに配置されて試験時に前記入力パッドとともに使用されるテストパッドと、
隣接する２つの前記駆動回路ごとに、対をなす２つの前記駆動回路とこれらに対応する２つの前記出力パッドとの間に配置されてそれぞれの前記駆動回路の出力端子を２つの前記出力パッドの一方または他方にそれぞれ交互に接続できる極性反転回路と、
対をなす２つの前記出力パッドの一方を相互接続するとともに前記テストパッドに接続するよう配置されたパッド間スイッチと、
試験時に前記極性反転回路と前記パッド間スイッチとを制御するコントローラと、
を備え、
前記コントローラは、試験時に、すべての前記パッド間スイッチを接続し、前記極性反転回路に対しては、前記駆動回路の出力端子を前記パッド間スイッチが接続されている側の前記出力パッドに順次接続していくよう制御することを特徴とする液晶パネルドライバ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に液晶パネル駆動用の集積回路に適用して好適な液晶パネルドライバ装置に関する。
【０００２】
半導体装置は、製造された集積回路チップに対して各種試験が行われる。中でも、入力端子に所定の信号を与えたときに出力端子に所定の信号が出力されることを確認する機能試験がある。この機能試験は、通常、すべての使用する端子のチップ上のパッドに何らかの接続方法を用いて試験をおこなっている。
【０００３】
【従来の技術】
図７は従来の半導体装置の試験方法を説明する図である。
この図において、半導体チップ１０１の回路形成面の周囲には、複数のパッド１０２が形成されている。パッド１０２は、半導体チップ１０１上に形成される回路の入力、出力、電源として使用されるすべての端子に接続されている。
【０００４】
この半導体チップ１０１の機能試験は、使用されるすべてのパッド１０２に、試験装置に接続されたプローブ針１０３を接触させて行われる。すなわち、試験装置から出力された入力信号がこのプローブ針１０３を通して半導体チップ１０１の所定の入力端子用のパッド１０２に入力され、その結果、所定の出力端子用のパッド１０２に出力された信号を別のプローブ針１０３を通して試験装置に送るようにしている。
【０００５】
このような半導体チップ１０１は、集積化が進むにつれてパッド１０２の数が多くなってきている。たとえば液晶パネル駆動用の集積回路では、３８４個の出力を有するものが出てきており、このため、パッド１０２の狭ピッチ化も進められて、最近では、パッドピッチがたとえば５０μｍになってきている。
【０００６】
近年、液晶パネルの高精細化による画素数の増加に伴いさらに多くの端子が必要となってきているが、これに合わせて液晶パネル駆動用の集積回路でもその出力数が３８４出力から４８０出力、さらには５１２出力になると予測されている。このため、従来のパッドピッチでパッド数を増やそうとすると、チップ面積が増え、コストが増加することになるため、狭ピッチ化によりチップの面積を小さくして、多出力と低コストとを同時に実現することが考えられている。最近のアセンブリ技術では、パッドピッチが４５μｍ、さらには、３５μｍへと進もうとしている。
【０００７】
【発明が解決しようとする課題】
しかしながら、狭ピッチ化が進むとパッドにプローブ針を接触して試験を行うことが厳しくなるという問題点が出てくる。すなわち、パッドのピッチ間隔が小さくなると、プローブ針をパッドへ正確に接触させることが難しくなるため試験時に隣接パッドとの間でショートが頻発したり、すべての使用パッドに対して複数のプローブ針を同時に接触させるため、パッドの高さのばらつきによる接触圧の調整が困難になったりして、これらはいずれも量産時の歩留まり低下につながるという問題点がある。
【０００８】
本発明はこのような点に鑑みてなされたものであり、パッドの狭ピッチ化に影響されないでプローブ針の接触による試験が可能な液晶パネルドライバ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記問題を解決するために、液晶パネルの画素セルを駆動する複数の駆動回路と前記駆動回路の出力端子に対応して設けられた複数の出力パッドとを備えた液晶パネルドライバ装置において、入力パッドと同じ並びに配置されて試験時に前記入力パッドとともに使用されるテストパッドと、隣接する２つの前記駆動回路ごとに、対をなす２つの前記駆動回路とこれらに対応する２つの前記出力パッドとの間に配置されてそれぞれの前記駆動回路の出力端子を２つの前記出力パッドの一方または他方にそれぞれ交互に接続できる極性反転回路と、対をなす２つの前記出力パッドの一方を相互接続するとともに前記テストパッドに接続するよう配置されたパッド間スイッチと、試験時に前記極性反転回路と前記パッド間スイッチとを制御するコントローラと、を備え、前記コントローラは、試験時に、すべての前記パッド間スイッチを接続し、前記極性反転回路に対しては、前記駆動回路の出力端子を前記パッド間スイッチが接続されている側の前記出力パッドに順次接続していくよう制御することを特徴とする液晶パネルドライバ装置が提供される。
【００１０】
このような液晶パネルドライバ装置によれば、パッド間スイッチが、極性の異なる出力を持った隣接する２つの駆動回路に対応する２つの出力パッドの一方とテストパッドとに接続するよう配置され、パッド間スイッチが接続されている出力パッド対の一方に対して極性反転回路が試験対象となる一方の駆動回路の出力だけを接続できるようにしている。この構成によれば、すべての出力パッドへの出力を出力パッドの半分の数のパッド間スイッチによってテストパッドに接続できるので、スイッチ数を削減してサイズの低減を図ることができる。
【００１２】
【発明の実施の形態】
まず、本発明の関連技術の概略について図面を参照して説明する。
図１は本発明の関連技術による半導体装置の原理を示す図である。
【００１３】
半導体装置は、複数の信号出力を行う出力バッファの後段に試験回路１を備えている。この試験回路１は、複数の出力回路をなす出力バッファ２1，２2，・・・，２nとこれらの出力に対応して設けられた出力パッド３1，３2，・・・，３nとの間に直列に設けられた出力スイッチ４1，４2，・・・，４nと、１つのテストパッド５と、隣接する出力パッド３1，３2，・・・，３n間および出力パッド３nとテストパッド５との間に設けられたパッド間スイッチ６1，６2，・・・，６nと、出力スイッチ４1，４2，・・・，４nおよびパッド間スイッチ６1，６2，・・・，６nを制御するコントローラ７とを有している。
【００１４】
以上の構成の試験回路１を備えた半導体装置において、機能試験を行うときには、信号入力側については、試験に使用されるすべての入力端子のパッドにプローブ針を接触させてテスト信号の入力を行い、信号出力側は、テストパッド５にのみプローブ針を接触させて出力パッド３1，３2，・・・，３nに出力されるすべての出力信号をテストパッド５から検出するようにしている。
【００１５】
機能試験を行うときには、まず、試験回路１のコントローラ７は、各出力スイッチ４1，４2，・・・，４nをすべてオフ制御すると同時に、各パッド間スイッチ６1，６2，・・・，６nをすべてオン制御する。
【００１６】
次に、コントローラ７は、出力スイッチ４1，４2，・・・，４nの１つを順次オン状態にしていく。すなわち、最初に、１番目の出力スイッチ４1だけをオン状態にすることにより、出力バッファ２1の出力がこの出力スイッチ４1とすべてのパッド間スイッチ６1，６2，・・・，６nを介してテストパッド５に電気的に接続され、出力バッファ２1の出力信号がテストパッド５に出力することができるようになる。次に、１番目の出力スイッチ４1をオフ状態に戻し、２番目の出力スイッチ４2だけをオン状態にすることにで、出力バッファ２2の出力が出力スイッチ４2とパッド間スイッチ６2，・・・，６nとを介してテストパッド５に接続され、出力バッファ２2の出力信号がテストパッド５に出力されるようになる。このようにして、出力スイッチ４1，４2，・・・，４nの１つを順次オンすることにより、出力バッファ２1，２2，・・・，２nの出力信号を順次テストパッド５に出力させることができ、これを１本のプローブ針を通じてモニタすることで出力バッファ２1，２2，・・・，２nの全出力を試験することができる。
【００１７】
次に、本発明の関連技術を、液晶パネル駆動用の集積回路に適用した場合を例にして詳細に説明する。
図２は試験回路の構成例を部分的に示す回路図、図３は図２の回路の要部信号波形図である。
【００１８】
液晶パネルには、ソースドライバまたはデータドライバと呼ばれる集積回路と、ゲートドライバと呼ばれる集積回路が接続される。図２に示す回路は、データドライバの一部を示す回路図である。データドライバは、その最終段に液晶パネルの各画素セルに画像電圧を供給する出力回路が設けられている。この出力回路は、各画素セルに対応して設けられた複数のオペアンプ１０1，１０2，・・・から構成されている。各オペアンプ１０1，１０2，・・・の出力端子は、トランスファゲート１１1，１１2，・・・を介して出力パッド１２1，１２2，・・・に接続されている。トランスファゲート１１1，１１2，・・・は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとから構成され、ＰチャネルＭＯＳトランジスタのゲート端子にハイレベルの電圧が印加され、ＮチャネルＭＯＳトランジスタのゲート端子にローレベルの電圧が印加されたとき、オフ状態になり、ＰチャネルＭＯＳトランジスタのゲート端子にローレベルの電圧が印加され、ＮチャネルＭＯＳトランジスタのゲート端子にハイレベルの電圧が印加されたとき、オン状態になるスイッチとして機能する。
【００１９】
トランスファゲート１１1，１１2，・・・のＮチャネル側のゲート端子は、フリップフロップ１３1，１３2，・・・の非反転出力端子に接続され、Ｐチャネル側のゲート端子は、反転出力端子に接続されている。フリップフロップ１３1のデータ入力端子（Ｄ）は、コントローラ１４に接続され、非反転出力端子は次のフリップフロップ１３2のデータ入力端子に接続されている。以下、同様にして、フリップフロップ１３2の非反転出力端子は次のフリップフロップのデータ入力端子に接続されるようにして、複数のフリップフロップ１３1，１３2，・・・がカスケード接続されている。フリップフロップ１３1，１３2，・・・のクロック入力端子（ＣＬＫ）およびリセット入力端子（Ｒ）は、それぞれコントローラ１４に接続されたクロックライン１５およびリセットライン１６に接続されている。
【００２０】
また、隣接する出力パッド１２1，１２2，・・・の間、およびこの出力回路の最後に配置された出力パッドとテストパッド１７との間には、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとから構成されたスイッチ機能を有するトランスファゲート１８1，１８2，・・・が接続されている。トランスファゲート１８1，１８2，・・・のＮチャネル側のゲート端子は、コントローラ１４の非反転テスト信号を出力するテストライン１９に接続され、Ｐチャネル側のゲート端子は、反転テスト信号を出力するテストライン２０に接続されている。
【００２１】
次に、図３を参照して、この試験回路の動作について説明する。
オペアンプ１０1，１０2の出力端子には、試験用に入力された画像信号に対応するレベルの階調電圧信号Ａ，Ｆが出力されているとする。まず、コントローラ１４は、リセットライン１６にリセット信号を出力してすべてのフリップフロップ１３1，１３2，・・・をリセットし、すべてのトランスファゲート１１1，１１2，・・・をオフ状態にしてすべてのオペアンプ１０1，１０2の出力をハイインピーダンスにしておく。次に、コントローラ１４は、テストライン１９にハイレベルの電圧Ｃ、テストライン２０にローレベルの電圧を出力して、すべてのトランスファゲート１８1，１８2，・・・をオン状態にする。
【００２２】
次に、コントローラ１４は、クロックライン１５にクロック信号を出力する。まず、最初のフリップフロップ１３1がクロック信号に同期してデータ入力端子よりコントローラ１４から出力されるハイレベルのデータをラッチし、非反転出力端子にハイレベルのデータＢを、反転出力端子にローレベルのデータを出力する。これにより、トランスファゲート１１1はオン状態に切り換わり、オペアンプ１０1の階調電圧信号Ａを出力パッド１２1に出力する。この階調電圧信号Ａは、すべてのトランスファゲート１８1，１８2，・・・を介してテストパッド１７に出力信号Ｅとして出力される。
【００２３】
その間、コントローラ１４からフリップフロップ１３1に出力されていたデータは、ローレベルに遷移する。フリップフロップ１３1は、次のクロック信号に同期してローレベルのデータをラッチし、非反転出力端子のデータＢをローレベルに、反転出力端子のデータをハイレベルにする。これと同時に、２番目のフリップフロップ１３2は、１番目のフリップフロップ１３1の非反転出力端子に出力していたハイレベルのデータをラッチし、非反転出力端子にハイレベルのデータＤを、反転出力端子にローレベルのデータを出力する。これにより、トランスファゲート１１1はオフ状態に切り換わり、オペアンプ１０1の階調電圧信号Ａを遮断すると同時に、トランスファゲート１１2はオン状態に切り換わり、オペアンプ１０2の階調電圧信号Ｆを出力パッド１２2に出力する。この階調電圧信号Ｆは、トランスファゲート１８2，・・・を介してテストパッド１７に出力信号Ｅとして出力される。
【００２４】
以下、同様にして、３番目以降のフリップフロップが順次前段の出力をラッチして３番目以降のトランスファゲートを順番にオン状態に切り換え、オペアンプの出力を順番にテストパッド１７に出力していく。これにより、狭ピッチの出力パッド１２1，１２2，・・・にプローブ針を接触することなくテストパッド１７のみに接触させるだけでデータドライバの出力回路の全出力を試験することができる。
【００２５】
図４は本発明の実施の形態に係る試験回路の構成例を部分的に示す回路図である。この試験回路では、測定対象でないオペアンプの出力を遮断するトランスファゲートとして、データドライバを構成する回路の一部を利用している。すなわち、液晶とＴＦＴ（Thin Film Transistor）とを組み合わせた液晶パネルを駆動するデータドライバは、コモン電圧に対して正極性の階調電圧と負極性の階調電圧とを交互に出力する必要性から、隣接する２画素セルに対して正極性の階調電圧を出力する正極系統と、負極性の階調電圧を出力する負極系統と、これらの系統を交互に切り換える極性反転回路とを有している。この極性反転回路が、測定対象でないオペアンプの出力を遮断するスイッチとして利用されている。
【００２６】
この図４において、正極性の階調電圧を出力するオペアンプ３０と、負極性の階調電圧を出力するオペアンプ３１とが対となって複数設けられており、それらの出力端子は、極性反転回路を介して出力パッド３２1，３２2、３２3，３２4、３２5，３２6・・・に接続されている。極性反転回路は、それぞれＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなる４つのトランスファゲート３３，３４，３５，３６によって構成されている。オペアンプ３０の出力端子は、トランスファゲート３３を介して奇数番目の出力パッド３２1，３２3，３２5・・・に接続され、トランスファゲート３５を介して偶数番目の出力パッド３２2，３２4，３２6・・・に接続されている。オペアンプ３１の出力端子は、トランスファゲート３４を介して奇数番目の出力パッド３２1，３２3，３２5・・・に接続され、トランスファゲート３６を介して偶数番目の出力パッド３２2，３２4，３２6・・・に接続されている。
【００２７】
コントローラ３７の極性切換信号ＰＯＬを出力する端子は、切換制御ライン３８に接続されている。この切換制御ライン３８は、ＮＡＮＤゲート３９の第１入力端子に接続され、その出力端子は、トランスファゲート３３，３６のＰチャネル側のゲート端子とインバータ（ＮＯＴゲート）４０の入力端子とに接続されている。インバータ４０の出力端子は、トランスファゲート３３，３６のＮチャネル側のゲート端子に接続されている。また、切換制御ライン３８は、インバータ４１を介してＮＡＮＤゲート４２の第１入力端子に接続され、その出力端子は、トランスファゲート３４，３５のＰチャネル側のゲート端子とインバータ４３の入力端子とに接続されている。インバータ４３の出力端子は、トランスファゲート３４，３５のＮチャネル側のゲート端子に接続されている。
【００２８】
コントローラ３７は、また、データ出力端子、クロック信号出力端子、リセット信号出力端子を有し、これらの出力端子はフリップフロップ４４に接続されている。フリップフロップ４４は、その非反転出力端子を次段のフリップフロップ４４のデータ入力端子に接続するようカスケード接続されている。フリップフロップ４４の反転出力端子は、ＮＡＮＤゲート４５の第１入力端子に接続されている。このＮＡＮＤゲート４５の第２入力端子は、コントローラ３７から非反転テスト信号を出力するテストライン４６に接続され、出力端子は、ＮＡＮＤゲート３９，４２の第２入力端子に接続されている。
【００２９】
さらに、奇数番目の出力パッド３２1，３２3，３２5・・・の間には、トランスファゲート４７が接続され、そのＮチャネル側のゲート端子は、コントローラ３７から非反転テスト信号を出力するテストライン４８が接続され、Ｐチャネル側のゲート端子は、コントローラ３７から反転テスト信号を出力するテストライン４９が接続されている。そして、最終段のトランスファゲート４７には、テストパッド５０が接続されている。
【００３０】
次に、このデータドライバの試験回路の動作について説明する。
まず、コントローラ３７は、すべてのフリップフロップ４４をリセットする。このとき、コントローラ３７は、テストライン４６，４８，４９および切換制御ライン３８にローレベルの電圧を出力している。したがって、ＮＡＮＤゲート４５，３９の出力端子は、ハイレベルの電圧を出力し、ＮＡＮＤゲート４２の出力端子は、ローレベルの電圧を出力しているので、トランスファゲート３３，３６はオフ状態、トランスファゲート３４，３５はオン状態になっている。
【００３１】
次に、コントローラ３７がハイレベルのテスト信号を出力すると、すべてのＮＡＮＤゲート４５の出力端子は、ローレベルの電圧を出力し、ＮＡＮＤゲート３９，４２の出力端子は、ハイレベルの電圧を出力するので、極性反転回路のすべてのトランスファゲート３３，３４，３５，３６はオフ状態、奇数番目の出力パッド３２1，３２3，３２5・・・とテストパッド５０とに接続されているすべてのトランスファゲート４７はオン状態になる。
【００３２】
次に、最初のフリップフロップ４４がクロック信号に同期してデータ入力端子よりコントローラ３７から出力されるハイレベルのデータをラッチすると、その反転出力端子にローレベルの電圧を出力する。これと同時に、コントローラ３７は、ハイレベルの極性切換信号ＰＯＬを出力する。これにより、極性反転回路のトランスファゲート３３，３６はオン状態、トランスファゲート３４，３５はオフ状態になるので、正極性の階調電圧を出力するオペアンプ３０の出力が、トランスファゲート３３，４７を介してテストパッド５０に接続されることになり、正極性の階調電圧がテストパッド５０に出力される。
【００３３】
次に、コントローラ３７がローレベルの極性切換信号ＰＯＬを出力すると、ＮＡＮＤゲート３９，４２の出力端子の状態が反転するので、今度は、極性反転回路のトランスファゲート３３，３６はオフ状態、トランスファゲート３４，３５はオン状態になって、負極性の階調電圧を出力するオペアンプ３１の出力が、トランスファゲート３４，４７を介してテストパッド５０に接続されることになり、負極性の階調電圧がテストパッド５０に出力される。
【００３４】
以上のテスト信号出力後の動作は、フリップフロップ４４がクロック信号に同期して順次出力状態を遷移させながら繰り返し行うことにより、対となっているすべてのオペアンプ３０，３１が出力する正および負の階調電圧をテストパッド５０に順次出力することができる。
【００３５】
図５はデータドライバ用集積回路のパッド形成面を示す概念図である。
集積回路５１は、その形状の周囲に入出力端子を構成するパッドが配置されている。図示の例では、集積回路５１の一辺に入力パッド５２およびテストパッド５３が配置され、残りの三辺に出力パッド５４が配置されている。試験時にプローブ針５５が接触される入力パッド５２およびテストパッド５３は、従来とほぼ同じピッチ間隔に配置され、プローブ針５５を接触する際に問題がないようにしている。一方、出力パッド５４は、プローブ針５５を接触することはないので、パッド間のピッチ間隔を狭く配置している。
【００３６】
この概念的な例では、すべての出力パッド５４に出力される出力信号を１つのテストパッド５３で試験するようにしたが、たとえば３８４個の出力を有するデータドライバでは、すべての出力を１つのテストパッド５３で試験することは、効率が悪いことから、実際には、出力パッド５４をいくつかのグループに分けて、グループごとに１つのテストパッド５３を設けるようにしている。好ましい実施の形態では、出力パッド５４の数が３８４個の場合、たとえば４８個の出力パッド５４ごとに１つ、全体では８個のテストパッド５３を設けている。この場合も、８個のテストパッド５３は、入力パッド５２と同じ列に配置されることになる。機能試験は、すべてのグループで同時に行われ、これによって試験時間を短縮している。
【００３７】
また、図示の例では、集積回路５１の一辺を入力パッド５２およびテストパッド５３で占有しているが、この辺の一部に出力パッド５４が配置されていてもよい。
【００３８】
図６はデータドライバ用集積回路の試験形態を示す説明図である。
多出力を有するデータドライバ用集積回路の場合、従来では、その形状の四辺すべてに配置されている入出力パッドに対してプローブ針を接触させる構成になっていたが、本発明では、入力パッドおよびテストパッドを共通の辺に配置することができることから、従来の試験装置を適用した場合、２つの集積回路を同時に試験することが可能になる。
【００３９】
集積回路５１は、図示のように、試験を行う場所を複数並べて搬送される。この試験位置では、集積回路５１が２個ずつ所定位置に固定され、これら集積回路５１の入力パッド５２およびテストパッド５３に対応して２列のプローブ針５５が同時に接離可能に配置されている。
【００４０】
試験は、少ない数の入力パッド５２およびテストパッド５３にプローブ針５５を接触させて行うため、接触圧の調整が容易になり、安定した接触を得ることができるようになる。また、２つの集積回路５１を同時に試験するようにしたことにより、プローブ針接触時の位置合わせ時間および試験時間は短くなる。
【００４１】
（付記１）  出力回路と前記出力回路の出力端子に対応して設けられた出力パッドとが複数並置されている半導体装置において、
前記出力回路のそれぞれの出力端子と対応する前記出力パッドとの間に直列に設けられた出力スイッチと、
試験時に使用されるテストパッドと、
隣接する前記出力パッド間および隣接する前記出力パッドと前記テストパッドとの間に設けられたパッド間スイッチと、
前記出力スイッチおよび前記パッド間スイッチを制御するコントローラと、
を備えていることを特徴とする半導体装置。
【００４２】
（付記２）  前記出力スイッチおよび前記パッド間スイッチは、トランスファゲートによって構成したことを特徴とする付記１記載の半導体装置。
（付記３）  前記コントローラは、試験時に、すべての前記パッド間スイッチをオン状態に制御するとともに、前記出力スイッチを順次オン状態に制御して対応する前記出力回路の出力信号を前記テストパッドに順次出力するように構成されていることを特徴とする付記１記載の半導体装置。
【００４３】
（付記４）  すべての前記出力回路および対応する前記出力パッドを複数のグループに分け、前記テストパッドをグループごとに１つ備えるようにしたことを特徴とする付記１記載の半導体装置。
【００４４】
（付記５）  前記コントローラは、複数のグループで同時に試験を行うようにしたことを特徴とする付記４記載の半導体装置。
（付記６）  前記テストパッドは、試験時に使用される入力パッドと同じ並びに配置されていることを特徴とする付記１記載の半導体装置。
【００４５】
（付記７）  前記出力パッドは、試験時に使用される前記入力パッドおよび前記テストパッドのピッチ間隔よりも狭ピッチ化されていることを特徴とする付記６記載の半導体装置。
【００４６】
（付記８）  前記出力回路は、液晶パネルの画素セルに画像電圧を供給する駆動回路であることを特徴とする付記１記載の半導体装置。
（付記９）  液晶パネルの画素セルを駆動する複数の駆動回路と前記駆動回路の出力端子に対応して設けられた複数の出力パッドとを備えた液晶パネルドライバ装置において、
試験時に使用されるテストパッドと、
試験時に前記駆動回路のそれぞれの出力端子と対応する前記出力パッドとの間を切り離す出力スイッチと、試験時にすべての前記出力パッドと前記テストパッドとの間を接続するパッド間スイッチと、試験時に前記出力スイッチを順次接続するコントローラとを含む試験回路と、
を備えていることを特徴とする液晶パネルドライバ装置。
【００４７】
（付記１０）  前記テストパッドは、試験時に使用される入力パッドと同じ並びに配置されていることを特徴とする付記９記載の液晶パネルドライバ装置。
（付記１１）  隣接する２つの前記駆動回路と対応する前記出力パッドとの間に配置されて一方の前記駆動回路の出力端子を前記出力パッドの一方または他方に接続するとともに他方の前記駆動回路の出力端子を前記出力パッドの他方または一方に接続するように切り換える出力切換スイッチを備え、
前記出力切換スイッチを前記試験回路の前記出力スイッチとして機能させるようにしたことを特徴とする付記９記載の液晶パネルドライバ装置。
【００４８】
（付記１２）  前記出力切換スイッチは、試験時に前記試験回路の前記コントローラによって隣接する２つの前記駆動回路の出力端子を前記出力パッドの一方に順次接続するよう制御され、前記パッド間スイッチは、対となる２つの前記駆動回路と対応する前記出力パッドの一方にのみ相互に接続されていることを特徴とする付記９記載の液晶パネルドライバ装置。
【００４９】
【発明の効果】
以上説明したように本発明では、複数の出力パッドに現れる電圧値を１つのテストパッドに順次出力させるように構成した。出力パッドを使わないでテストパッドを用いた試験が可能となるため、出力パッドのピッチ間隔に制約されない狭ピッチ化が可能になり、この狭ピッチ化によりチップ面積が小さくなってコストを低減することができる。
【００５０】
また、本発明では、試験は入力パッドおよびテストパッドの少ない接触で行うことができるため、プローブ針の接触圧の調整が容易かつ接触を確実にすることができ、試験歩留まりを安定させることができる。
【００５１】
さらに、本発明では、試験に使用される入力パッドおよびテストパッドを一列に配置したことにより、プローブ針の位置合わせ時間を短縮することができ、さらに隣接する２つの半導体装置を同時に試験することが可能なことから、試験時間を短縮することができ、低コスト化に寄与する。
【図面の簡単な説明】
【図１】  本発明の関連技術による半導体装置の原理的な構成を示す図である。
【図２】  試験回路の構成例を部分的に示す回路図である。
【図３】  図２の回路の要部信号波形図である。
【図４】  本発明の実施の形態に係る試験回路の構成例を部分的に示す回路図である。
【図５】  データドライバ用集積回路のパッド形成面を示す概念図である。
【図６】  データドライバ用集積回路の試験形態を示す説明図である。
【図７】  従来の半導体装置の試験方法を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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