(57)【特許請求の範囲】
【請求項１】
電源電圧をポンプしてブースト電圧を出力するためブースト電圧発生部を備えたブートストラップ回路であって、
基準電圧を生成するための基準電圧生成部と、
前記基準電圧を用いて前記電源電圧が高電位電源電圧であるか低電位電源電圧であるかを検出し、低電位電源電圧を検出した際に第１レベルの出力信号を出力し、高電位電源電圧を検出した際に第２レベルの出力信号を出力するための電源電圧レベル検出部と、
前記電源電圧レベル検出部によって出力された前記第１レベルの出力信号を受けた際に第１レベルのクランプ信号を生成し、前記電源電圧レベル検出部によって出力された前記第２レベルの出力信号を受けた際に第２レベルのクランプ信号を生成するためのクランプ信号生成部と、を有し、
前記ブースト電圧発生部は、前記クランプ信号生成部で生成された前記第１レベルのクランプ信号を受けた場合には、クランプ動作を行わず、前記クランプ信号生成部で生成された前記第２レベルのクランプ信号を受けた場合には、クランプ動作を行なう第１クランプ手段及び第２クランプ手段を有し、
前記ブースト電圧発生部は、第１クロック信号とキック信号に応じて第１出力ノードの電位を第１電位に上昇させるための第１手段と、前記第１クロック信号、第２クロック信号、第３クロック信号及び前記クランプ信号に応じて第２出力ノードの電位を第２電位に上昇させるための第２手段と、前記第１クロック信号、第２クロック信号、第３クロック信号及び前記クランプ信号に応じて第３出力ノードの電位を第３電位に上昇させるための第３手段とを有し、
前記第１手段は、前記第１クロック信号に応じて駆動され、電源電圧を前記第１出力ノードへ伝達するための第１プリチャージ手段、及び前記キック信号と前記第１出力ノードとの間に接続される第２キャパシタを有し、
前記第２手段は、前記第１クロック信号に応じて駆動され、電源電圧を前記第２出力ノードへ伝達するための第２プリチャージ手段と、前記第１出力ノードと第５出力ノードとの間に接続され、前記第２クロック信号に応じて駆動される第８ＰＭＯＳトランジスタと、前記第５出力ノードと接地との間に接続され、前記第３クロック信号に応じて駆動される第９ＮＭＯＳトランジスタと、前記第５出力ノードと電源端子との間に接続され、前記クランプ信号に応じて駆動され、前記第５出力ノードをプリチャージさせるための前記第１クランプ手段と、前記第５出力ノードと前記第２出力ノードとの間に接続される第３キャパシタとを有し、
前記第３手段は、前記第１クロック信号に応じて駆動され、電源電圧を前記第３出力ノードへ伝達するための第３プリチャージ手段と、前記第２出力ノードと第６ノードとの間に接続され、前記第２クロック信号に応じて駆動される第９ＰＭＯＳトランジスタと、前記第６ノードと接地との間に接続され、前記第３クロック信号に応じて駆動される第１０ＮＭＯＳトランジスタと、前記第６ノードと電源端子との間に接続され、前記クランプ信号に応じて駆動され、前記第６ノードをプリチャージさせるための前記第２クランプ手段と、前記第６ノードと前記第３出力ノードとの間に接続される第４キャパシタとからなることを特徴とするブートストラップ回路。
【請求項２】
前記基準電圧生成部は、前記基準電圧を生成するための基準電圧生成手段と、前記基準電圧生成手段を駆動するための駆動手段とからなるとを特徴とする請求項１記載のブートストラップ回路。
【請求項３】
前記基準電圧生成手段は、電源電圧源と出力端との間に並列に接続され、前記駆動手段の出力信号に応じて駆動される第１及び第２ＰＭＯＳトランジスタと、前記電源電圧源と前記第１及び第２ＰＭＯＳトランジスタとの間に接続され、接地信号に応じて駆動される第３ＰＭＯＳトランジスタと、前記出力端と接地との間に接続され、前記基準電圧に応じて駆動される第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタと前記接地との間に接続され、イネーブル信号に応じて駆動される第２ＮＭＯＳトランジスタとからなることを特徴とする請求項２記載のブートストラップ回路。
【請求項４】
前記駆動手段は、イネーブル信号源と第１ノードとの間に接続され、前記イネーブル信号をチャージさせるための第１キャパシタと、前記第１キャパシタと前記電源電圧との間に接続され、出力端の電位に応じて駆動される第４ＰＭＯＳトランジスタと、前記電源電圧と前記出力端との間に接続され、前記出力端の電位に応じて駆動される第５ＰＭＯＳトランジスタと、前記第４ＰＭＯＳトランジスタと第２ノードとの間に接続され、前記第１ノードの電位に応じて駆動される第３ＮＭＯＳトランジスタと、前記出力端と前記第２ノードとの間に接続され、前記第１ノードの電位に応じて駆動される第４ＮＭＯＳトランジスタと、前記第４ＮＭＯＳトランジスタと前記第２ノードとの間に接続される第１抵抗と、前記第２ノードと接地との間に接続され、前記イネーブル信号に応じて駆動される第５ＮＭＯＳトランジスタとからなることを特徴とする請求項２記載のブートストラップ回路。
【請求項５】
前記電源電圧レベル検出部は、前記電源電圧を伝達するための電源電圧伝達手段と、前記電源電圧と前記基準電圧とを比較するための比較手段と、前記比較手段の出力信号を出力するための出力手段とからなることを特徴とする請求項１記載のブートストラップ回路。
【請求項６】
前記電源電圧伝達手段は、電源電圧源と接地との間に直列に接続される第２及び第３抵抗からなり、或いは前記電源電圧源と接地との間に直列に接続される第１及び第２ダイオードとからなることを特徴とする請求項５記載のブートストラップ回路。
【請求項７】
前記第１及び第２ダイオードはＮＭＯＳトランジスタまたはＰＭＯＳトランジスタからなることを特徴とする請求項６記載のブートストラップ回路。
【請求項８】
前記比較手段は差動増幅器からなることを特徴とする請求項５記載のブートストラップ回路。
【請求項９】
前記差動増幅器は、前記電源電圧源と出力端との間に接続され、第３ノードの電位に応じて駆動される第６ＰＭＯＳトランジスタと、前記電源電圧源と前記第３ノードとの間に接続され、前記第３ノードの電位に応じて駆動される第７ＰＭＯＳトランジスタと、前記出力端と第４ノードとの間に接続され、前記電源電圧伝達手段の出力信号に応じて駆動される第６ＮＭＯＳトランジスタと、前記第３ノードと前記第４ノードとの間に接続され、前記基準電圧に応じて駆動される第７ＮＭＯＳトランジスタと、前記第４ノードと接地との間に接続される第４抵抗と、前記第４抵抗と前記接地との間に接続され、外部の駆動信号に応じて駆動される第８ＮＭＯＳトランジスタとからなることを特徴とする請求項８記載のブートストラップ回路。
【請求項１０】
前記出力手段は、前記比較手段の出力信号を反転させるための第１インバータと、前記第１インバータの出力信号を反転させるための第２インバータと、前記第２インバータの出力信号を反転させるための第３インバータとからなることを特徴とする請求項５記載のブートストラップ回路。
【請求項１１】
前記第１及び第２クランプ手段は、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタからなり、或いはレベルシフト回路からなることを特徴とする請求項１に記載のブートストラップ回路。
【請求項１２】
前記クランプ信号生成部は、第４クロック信号、前記第４クロック信号が所定の時間遅延した第５クロック信号、及び前記電源電圧レベル検出部の出力信号を入力として駆動されることにより、前記クランプ信号を出力することを特徴とする請求項１記載のブートストラップ回路。
【請求項１３】
前記クランプ信号は、前記第４クロック信号がロー状態、前記第５クロック信号がハイ状態の場合、前記電源電圧レベル検出部の出力信号がロー状態からハイ状態に遷移する瞬間、イネーブル状態に遷移することを特徴とする請求項12記載のブートストラップ回路。
【請求項１４】
前記クランプ信号は、前記第４クロック信号と前記第５クロック信号との差だけイネーブル状態に維持されることを特徴とする請求項13記載のブートストラップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はブートストラップ回路に関し、特に高速のフラッシュメモリとデータ保存能力に優れたメモリセルを実現するためのワードラインブートストラップ回路に関する。
【０００２】
【従来の技術】
一般に、低電圧で動作するフラッシュメモリセルでは、読出動作(read)時にその速度を増加させるためにブートストラップ回路(Bootstrap circuit)を用いて低電位電源電圧ＬＶｃｃをそれ以上にブートストラップ(Bootstrapping)してワードラインに供給する。
【０００３】
前記ブートストラップ回路を用いてワードライン電圧をブースト(boosting)する場合、前記ブートストラップ回路によってブーストされたワードライン電圧が低すぎると、セル電流を正確に読取り難く、ワードライン電圧が高すぎると、セルゲートにストレスが加えられてリテンション(retention)に問題が発生する。従って、前記ブートストラップ回路によってブーストされるワードライン電圧は、一定の範囲にブーストされなければならない。
【０００４】
図１は従来の技術によるワードラインブートストラップ回路の構成図である。図１を参照すると、従来のワードラインブートストラップ回路は、ワードラインに印加される電源電圧Ｖｃｃを３段階にわたってポンプ(pumping)するために、第１ステージ１０、第２ステージ２０、第３ステージ３０からなる。
【０００５】
前記第１ステージ１０は、第１クロック信号ＣＬＫ１に応じて駆動され、第１ノードＱ１を所定の電位ＶｃｃまたはＶｃｃ−Ｖｔにプリチャージ(precharge)させるための第１プリチャージ手段１１と、キック信号ＫＩＣＫに応じて前記第１ノードＱ１を第１電位Ｖ１にポンプするための第１キャパシタＣ１とから構成される。
【０００６】
前記第２ステージ２０は、前記第１クロック信号ＣＬＫ１に応じて駆動され、第２ノードＱ２を所定の電位ＶｃｃまたはＶｃｃ−Ｖｔにプリチャージさせるための第２プリチャージ手段２１と、前記第１ノードＱ１と第３ノードＱ３との間に接続され、第２クロック信号ＣＬＫ２に応じて駆動される第１ＰＭＯＳトランジスタＰ１と、第３のノードＱ３と接地Ｖｓｓとの間に接続され、第３クロック信号ＣＬＫ３に応じて駆動される第１ＮＭＯＳトランジスタＮ１と、前記第２ノードＱ２と前記第３ノードＱ３との間に接続され、前記第２ノードＱ２を第２電位Ｖ２にポンプするための第２キャパシタＣ２とから構成される。
【０００７】
前記第３ステージ３０は、前記第１クロック信号ＣＬＫ１に応じて駆動され、第４ノードＱ４を所定の電位ＶｃｃまたはＶｃｃ−Ｖｔにプリチャージさせるための第３プリチャージ手段３１と、前記第２ノードＱ２と第５ノードＱ５との間に接続され、前記第２クロック信号ＣＬＫ２に応じて駆動される第２ＰＭＯＳトランジスタＰ２と、第５ノードＱ５と接地Ｖｓｓとの間に接続され、前記第３クロック信号ＣＬＫ３に応じて駆動される第２ＮＭＯＳトランジスタＮ２と、前記第４ノードＱ４と第５ノードＱ５との間に接続され、前記第４ノードＱ４を第３電位Ｖ３にポンプするための第３キャパシタＣ３とから構成される。
【０００８】
次に、このように構成される従来のワードラインブートストラップ回路の駆動方法を各ステージに入力される各信号の波形を示す図２を参照して詳細に説明する。
【０００９】
図２を参照すると、時間Ｔ０〜Ｔ１区間において、前記第１〜第３クロック信号ＣＬＫ１〜ＣＬＫ３はロー（ＬＯＷ）状態を維持し、キック信号ＫＩＣＫはハイ（ＨＩＧＨ）状態を維持する。
【００１０】
このような状態で、第１〜第３クロック信号（ＣＬＫ１〜ＣＬＫ３）がロー状態からハイ状態に遷移し、キック信号ＫＩＣＫがハイ状態からロー状態に遷移すると（時間Ｔ１）、ハイ状態に上昇するポジティブエッジ(positive edge)区間で第１クロック信号ＣＬＫ１によって第１、第２、第３プリチャージ手段（１１、１２、３１）は駆動され、第２クロック信号ＣＬＫ２によって第１及び第２ＰＭＯＳトランジスタ（Ｐ１及びＰ２）はターンオフし、第３クロック信号ＣＬＫ３によって第１及び第２ＮＭＯＳトランジスタ（Ｎ１及びＮ２）はターンオンする。
【００１１】
従って、第１プリチャージ手段１１とキック信号ＫＩＣＫとの間に電流パス経路が形成され、第１キャパシタＣ１に第１プリチャージ手段１１からの電源電圧Ｖｃｃが充電されることにより、前記第１ノードＱ１には電源電圧Ｖｃｃの電位がプリチャージされ、第１ＮＭＯＳトランジスタＮ１を介して第２プリチャージ手段２１と接地Ｖｓｓとの間に電流パス経路が形成され、第２キャパシタＣ２に第２プリチャージ手段２１からの電源電圧Ｖｃｃが充電されることにより、第２ノードＱ２には電源電圧Ｖｃｃの電位がプリチャージされる。
【００１２】
また、第２ＮＭＯＳトランジスタＮ２を介して第３プリチャージ手段３１と接地Ｖｓｓとの間に電流パス経路が形成され、第３キャパシタＣ３に第３プリチャージ手段３１からの電源電圧Ｖｃｃが充電されることにより、前記第４ノードＱ４には電源電圧Ｖｃｃの電位がプリチャージされる。
【００１３】
時間Ｔ１〜Ｔ２区間において、第１〜第３クロック信号（ＣＬＫ１〜ＣＬＫ３）がハイ状態を維持し、キック信号ＫＩＣＫがロー状態を維持することにより、第１ノードＱ１、第２ノードＱ２及び第４ノードＱ４は電源電圧Ｖｃｃの電位を維持する。
【００１４】
このような状態で、第１〜第３クロック信号（ＣＬＫ１〜ＣＬＫ３）がハイ状態からロー状態に遷移し、キック信号ＫＩＣＫがロー状態からハイ状態に遷移すると（時間Ｔ２）、ロー状態に下降するネガティブエッジ(negative edge)区間で、第１クロック信号ＣＬＫ１によって第１、第２、第３プリチャージ手段（１１、２１、３１）は駆動されず、第２クロック信号ＣＬＫ２によって第１及び第２ＰＭＯＳトランジスタ（Ｐ１及びＰ２）はターンオンし、第３クロック信号ＣＬＫ３によって第１及び第２ＮＭＯＳトランジスタ（Ｎ１及びＮ２）はターンオフする。
【００１５】
従って、第１ノードＱ１上の第１電位Ｖ１はキック信号ＫＩＣＫに対応する電位だけ上昇する。例えば、キック信号ＫＩＣＫの電位が電源電圧Ｖｃｃと同一のＶｃｃであるとすれば、第１電位Ｖ１は２Ｖｃｃだけ上昇する。
【００１６】
次に、前記第２ノードＱ２上の第２電位Ｖ２は、第２クロック信号ＣＬＫ２によってターンオンした第１ＰＭＯＳトランジスタＰ１を介して第１電位Ｖ１が伝達されることにより、３Ｖｃｃだけ上昇する。
【００１７】
また、前記第４ノードＱ４上の第３電位Ｖ３は、第２クロック信号ＣＬＫ２によってターンオンした第２ＰＭＯＳトランジスタＰ２を介して第２電位Ｖ２が伝達されることにより、４Ｖｃｃだけ上昇する。従って、最終ワードラインブートストラップ回路の出力端に出力されるブースト電圧Ｖｂｏｏｔは４Ｖｃｃに上昇する。
【００１８】
前述したように、従来のワードラインブートストラップ回路の出力端に出力されるブースト電圧Ｖｂｏｏｔは、下記数１式のように表すことができる。
【００１９】
【数１】
0003940293.tif 000002
【００２０】
ここで、ａは各ステージに構成されたキャパシタのカップリング比(coupling ration)である。
【００２１】
前記各ステージを構成する各キャパシタのカップリング比（ａ）が‘１’であれば、前記数１式によって前記ブースト電圧Ｖｂｏｏｔは４Ｖｃｃになる。ここで、前記カップリング比ａが‘１’であるというのは、キャパシタがブースト電圧Ｖｂｏｏｔを１００％伝達することを意味する。一般に、キャパシタのカップリング比（ａ）が０.６〜０.７（６０〜７０％）程度である。
【００２２】
即ち、前記数１式に示すように、従来のワードラインブートストラップ回路における問題点は、キャパシタのカップリング比（ａ）が決定されると、ブースト電圧ＶｂｏｏｔはＶｃｃに比例して変化する。
【００２３】
例えば、１.６〜２Ｖ範囲のＶｃｃ動作で全てのステージを構成するキャパシタのカップリング比（ａ）の和が‘３’であれば（即ち、（ａ3＋ａ2＋ａ＋１）＝３）、ブースト電圧Ｖｂｏｏｔの電圧範囲は４.８〜６Ｖまで上昇する。
【００２４】
即ち、一般的なワードライン電圧のターゲットスペック(target spec)は、１Ｖ範囲内でスイング(swing)するが、このように従来のワードラインブートストラップ回路のブースト電圧Ｖｂｏｏｔのスイング幅はワードライン電圧のターゲットスペックの範囲から外れてワードライン電圧のマージンを確保することができず、一般的なターゲットスペックの範囲も確保することができない。
【００２５】
また、高電位電源電圧ＨＶｃｃのフラッシュメモリセルでは、キャパシタのカップリング比を小さくすることにより、従来のワードラインブートストラップ回路を適用することができるが、このような場合にもワードライン電圧のマージンを確保することができず、読出動作を安定的に行うことができない。
【００２６】
【発明が解決しようとする課題】
従って、本発明は、かかる問題点を解決するためのもので、その目的は高電位電圧電源ＨＶｃｃと低電位電圧電源ＬＶｃｃをセンシングして高電位電源電圧（ＨＶｃｃ）でのみクランプを行い、低電位電源電圧（ＬＶｃｃ）では正常動作を行うようにブートストラップ回路を構成し、ワードラインブースト電圧のレベルを容易に制御することにより、フラッシュメモリセルの読出動作を安定的に行うことにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するための本発明のブートストラップ回路は、電源電圧をポンプしてブースト電圧を出力するためブースト電圧発生部を備えたブートストラップ回路であって、基準電圧を生成するための基準電圧生成部と、前記基準電圧を用いて前記電源電圧が高電位電源電圧であるか低電位電源電圧であるかを検出し、低電位電源電圧を検出した際に第１レベルの出力信号を出力し、高電位電源電圧を検出した際に第２レベルの出力信号を出力するための電源電圧レベル検出部と、前記電源電圧レベル検出部によって出力された前記第１レベルの出力信号を受けた際に第１レベルのクランプ信号を生成し、前記電源電圧レベル検出部によって出力された前記第２レベルの出力信号を受けた際に第２レベルのクランプ信号を生成するためのクランプ信号生成部と、を有し、前記ブースト電圧発生部は、前記クランプ信号生成部で生成された前記第１レベルのクランプ信号を受けた場合には、クランプ動作を行わず、前記クランプ信号生成部で生成された前記第２レベルのクランプ信号を受けた場合には、クランプ動作を行なう第１クランプ手段及び第２クランプ手段を有し、前記ブースト電圧発生部は、第１クロック信号とキック信号に応じて第１出力ノードの電位を第１電位に上昇させるための第１手段と、前記第１クロック信号、第２クロック信号、第３クロック信号及び前記クランプ信号に応じて第２出力ノードの電位を第２電位に上昇させるための第２手段と、前記第１クロック信号、第２クロック信号、第３クロック信号及び前記クランプ信号に応じて第３出力ノードの電位を第３電位に上昇させるための第３手段とを有し、前記第１手段は、前記第１クロック信号に応じて駆動され、電源電圧を前記第１出力ノードへ伝達するための第１プリチャージ手段、及び前記キック信号と前記第１出力ノードとの間に接続される第２キャパシタを有し、前記第２手段は、前記第１クロック信号に応じて駆動され、電源電圧を前記第２出力ノードへ伝達するための第２プリチャージ手段と、前記第１出力ノードと第５出力ノードとの間に接続され、前記第２クロック信号に応じて駆動される第８ＰＭＯＳトランジスタと、前記第５出力ノードと接地との間に接続され、前記第３クロック信号に応じて駆動される第９ＮＭＯＳトランジスタと、前記第５出力ノードと電源端子との間に接続され、前記クランプ信号に応じて駆動され、前記第５出力ノードをプリチャージさせるための第１クランプ手段と、前記第５出力ノードと前記第２出力ノードとの間に接続される第３キャパシタとを有し、前記第３手段は、前記第１クロック信号に応じて駆動され、電源電圧を前記第３出力ノードへ伝達するための第３プリチャージ手段と、前記第２出力ノードと第６ノードとの間に接続され、前記第２クロック信号に応じて駆動される第９ＰＭＯＳトランジスタと、前記第６ノードと接地との間に接続され、前記第３クロック信号に応じて駆動される第１０ＮＭＯＳトランジスタと、前記第６ノードと電源端子との間に接続され、前記クランプ信号に応じて駆動され、前記第６ノードをプリチャージさせるための第２クランプ手段と、前記第６ノードと前記第３出力ノードとの間に接続される第４キャパシタとからなることを特徴とする。
【００２９】
【発明の実施の形態】
以下、添付図に応じて本発明の好適な実施例を詳細に説明する。
【００３０】
図３は本発明の一実施例に係るブートストラップ回路のブロック図である。図３の前記ブートストラップ回路は、基準電圧ＶＲＥＦを生成する基準電圧生成部１００と、前記基準電圧ＶＲＥＦと印加される電源電圧Ｖｃｃとを比較して高電位電源電圧ＨＶｃｃまたは低電位電源電圧ＬＶｃｃを検出するための電源電圧レベル検出部２００と、前記電源電圧レベル検出部２００の出力信号ＨＶｃｃによって生成されるクランプ信号ＣＬＡＭＰに応じて制御されたブースト電圧Ｖｂｏｏｔをワードラインに出力するためのブースト電圧発生部３００とからなる。
【００３１】
前記基準電圧生成部１００は、図４に示すように、基準電圧ＶＲＥＦを生成するための基準電圧生成手段１２０、及び前記基準電圧生成手段１２０を駆動するための駆動手段１１０からなる。
【００３２】
前記駆動手段１１０は、イネーブル信号（ＥＮ）源と第１ノードＱ１との間に第１キャパシタＣ１が接続され、電源電圧（Ｖｃｃ）源と前記第１及び第２ノード（Ｑ１及びＱ２）との間に、電流ミラーで駆動される第１ＰＭＯＳトランジスタＰ１（請求項５に記載の第４ＰＭＯＳトランジスタ）及び第２ＰＭＯＳトランジスタＰ２（請求項５に記載の第５ＰＭＯＳトランジスタ）が接続される。
【００３３】
また、前記第１及び第２ノード（Ｑ１及びＱ２）と第３ノードＱ３（請求項５に記載の第２ノード）との間に、電流ミラーで駆動される第１ＮＭＯＳトランジスタＮ１（請求項５に記載の第３ＮＭＯＳトランジスタ）及び第２ＮＭＯＳトランジスタＮ２（請求項５に記載の第４ＮＭＯＳトランジスタ）が接続され、前記第３ノードＱ３と接地Ｖｓｓとの間に第３ＮＭＯＳトランジスタＮ３（請求項５に記載の第５ＮＭＯＳトランジスタ）が接続されてなる。
【００３４】
一方、前記第１及び第２ＰＭＯＳトランジスタ（Ｐ１及びＰ２）は、前記第２ノードＱ２の電位に応じて駆動され、前記第１及び第２ＮＭＯＳトランジスタ（Ｎ１及びＮ２）は前記第１ノードＱ１の電位に応じて駆動され、前記第３ＮＭＯＳトランジスタＮ３は前記イネーブル信号ＥＮに応じて駆動される。
【００３５】
前記基準電圧生成手段１２０は、前記電源電圧（Ｖｃｃ）源と第４ノードＱ４との間に第３ＰＭＯＳトランジスタＰ３が接続され、前記第４ノードＱ４と前記基準電圧ＶＲＥＦが出力される出力端との間に、第４ＰＭＯＳトランジスタＰ４（請求項４に記載の第１ＰＭＯＳトランジスタ）及び第５ＰＭＯＳトランジスタＰ５（請求項４に記載の第２ＰＭＯＳトランジスタ）が並列に相互接続され、前記出力端と接地Ｖｓｓとの間に、ダイオードで駆動される第４ＮＭＯＳトランジスタＮ４（請求項４に記載の第１ＮＭＯＳトランジスタ）が接続され、前記第４ＮＭＯＳトランジスタＮ４と前記接地Ｖｓｓとの間に第５ＮＭＯＳトランジスタＮ５（請求項４に記載の第２ＮＭＯＳトランジスタ）が接続されてなる。
【００３６】
一方、前記第３ＰＭＯＳトランジスタＰ３は接地Ｖｓｓ電位が印加されて常時駆動され、前記第４及び第５ＰＭＯＳトランジスタ（Ｐ４及びＰ５）は前記第２ノードＱ２の電位に応じて駆動され、前記第４ＮＭＯＳトランジスタＮ４は前記基準電圧ＶＲＥＦに応じて駆動され、前記第５ＮＭＯＳトランジスタＮ５は前記イネーブル信号ＥＮに応じて駆動される。
【００３７】
しかも、前記基準電圧生成部１００は、前記基準電圧ＶＲＥＦを安定化させるために、前記基準電圧生成手段１２０の出力端に多数のキャパシタが並列に接続された安定化手段を含んでもよい。
【００３８】
前記電源電圧レベル検出部２００は、図５に示すように、電源電圧Ｖｃｃを伝達するための電源電圧伝達手段２１０と、前記基準電圧ＶＲＥＦと前記電源電圧伝達手段２１０の出力信号ＨＦＶＤＤとを比較するための比較手段２２０と、前記比較手段２２０の出力信号を入力としてクランプ信号ＣＬＡＭＰを出力するための出力手段２３０とからなる。
【００３９】
前記電源電圧伝達手段２１０は、第５ノードＱ５へ電源電圧Ｖｃｃに対応する出力信号ＨＦＶＤＤを出力するために、前記第５ノードＱ５を介して電源電圧（Ｖｃｃ）源と接地Ｖｓｓとの間に直列に接続される第２及び第３抵抗（Ｒ２及びＲ３）とからなる。ここで、前記第３抵抗Ｒ３は前記電源電圧（Ｖｃｃ）源をそのまま前記第５ノードＱ５へ伝達するために前記第２抵抗Ｒ２より大きい抵抗値を有する。
【００４０】
また、前記電源電圧伝達手段２１０は、前記第２及び第３抵抗（Ｒ２及びＲ３）の代わりに、電源電圧Ｖｃｃを分配して前記出力信号ＨＦＶＤＤを出力するためにＰＭＯＳトランジスタまたはＮＭＯＳトランジスタからなる多数のダイオードで構成されることができる。
【００４１】
さらに、前記電源電圧（Ｖｃｃ）源と第２抵抗Ｒ２との間には、互いに並列に接続され、外部駆動信号ＡＴＤを反転させるための第１インバータＩ１の出力信号に応じて駆動される第６及び第７ＰＭＯＳトランジスタ（Ｐ６及びＰ７）が構成されることもできる。
【００４２】
前記比較手段２２０は、電源電圧（Ｖｃｃ）源と第６ノードＱ６及び第７ノードＱ７（請求項10に記載の第３ノード）との間に、電流ミラーで駆動される第８ＰＭＯＳトランジスタＰ８（請求項10に記載の第６ＰＭＯＳトランジスタ）及び第９ＰＭＯＳトランジスタＰ９（請求項10に記載の第７ＰＭＯＳトランジスタ）が接続され、第８ノードＱ８（請求項10に記載の第４ノード）と前記第６及び第７ノード（Ｑ６及びＱ７）との間に、差動増幅器で駆動される第６及び第７ＮＭＯＳトランジスタ（Ｎ６及びＮ７）が接続され、前記第８ノードＱ８と接地Ｖｓｓとの間に第４抵抗Ｒ４及び第８ＮＭＯＳトランジスタＮ８が直列に接続されてなる。
【００４３】
一方、前記第８及び第９ＰＭＯＳトランジスタ（Ｐ８及びＰ９）は第７ノードＱ７の電位に応じて駆動され、前記第６ＮＭＯＳトランジスタＮ６は前記電源電圧伝達手段２１０の出力信号ＨＦＶＤＤに応じて駆動され、前記第７ＮＭＯＳトランジスタＮ７は前記基準電圧ＶＲＥＦに応じて駆動され、前記第８ＮＭＯＳトランジスタＮ８は外部から入力される駆動信号ＡＴＤに応じて駆動される。
【００４４】
前記出力手段２３０は、前記第６ノードＱ６から出力される出力信号を入力として出力信号ＨＶＣＣを出力するための第２〜第４インバータ（Ｉ２〜Ｉ４）からなる。
【００４５】
前記ブースト電圧発生部３００は、図６に示すように、ワードラインをブーストするためのワードライン電圧を３段階にわたってポンプするために、第１ステージ３１０、第２ステージ３２０、第３ステージ３３０からなる。
【００４６】
前記第１ステージ３１０（第１手段）は、第１クロック信号ＣＬＫ１に応じて駆動され、第９ノードＱ９を所定の電位ＶｃｃまたはＶｃｃ−Ｖｔにプリチャージさせるための第１プリチャージ手段３１１と、第９ノードＱ９とキック信号（ＫＩＣＫ）源との間に接続され、前記第９ノードＱ９（第１出力ノード）を第１電位Ｖ１にポンプするための第２キャパシタＣ２とから構成される。
【００４７】
前記第２ステージ３２０（第２手段）は、前記第１クロック信号ＣＬＫ１に応じて駆動され、第１０ノードＱ１０を所定の電位ＶｃｃまたはＶｃｃ−Ｖｔにプリチャージさせるための第２プリチャージ手段３２１と、前記第９ノードＱ９（第１出力ノード）と第１１ノードＱ１１（第５出力ノード）との間に接続され、第２クロック信号ＣＬＫ２に応じて駆動される第１０ＰＭＯＳトランジスタＰ１０（請求項14に記載の第８ＰＭＯＳトランジスタ）と、前記第１１ノードＱ１１と接地Ｖｓｓとの間に接続され、第３クロック信号ＣＬＫ３に応じて駆動される第９ＮＭＯＳトランジスタＮ９と、電源電圧（Ｖｃｃ）源と前記第１１ノードＱ１１との間に接続され、クランプ信号ＣＬＡＭＰに応じて駆動され、前記第１１ノードＱ１１を電源電圧Ｖｃｃの電位にポンプするための第１クランプ手段となる第１０ＮＭＯＳトランジスタＮ１０と、前記第１０ノードＱ１０（第２出力ノード）と前記第１１ノードＱ１１（第５出力ノード）との間に接続され、前記第１０ノードＱ１０を第２電位Ｖ２にポンプするための第３キャパシタＣ３とから構成される。
【００４８】
前記第３ステージ３３０（第３手段）は、前記第１クロック信号ＣＬＫ１に応じて駆動され、第１２ノードＱ１２（第３出力ノード）を所定の電位ＶｃｃまたはＶｃｃ-Ｖｔにプリチャージさせるための第３プリチャージ手段３３１と、前記第１０ノードＱ１０（第２出力ノード）と第１３ノードＱ１３（請求項15に記載の第６ノード）との間に接続され、前記第２クロック信号ＣＬＫ２に応じて駆動される第１１ＰＭＯＳトランジスタＰ１１（請求項15に記載の第９ＰＭＯＳトランジスタ）と、前記１３ノードＱ１３と接地Ｖｓｓとの間に接続され、前記第３クロック信号ＣＬＫ３に応じて駆動される第１１ＮＭＯＳトランジスタＮ１１（請求項15に記載の第１０ＮＭＯＳトランジスタ）と、電源電圧（Ｖｃｃ）源と第１３ノードＱ１３との間に接続され、前記クランプ信号ＣＬＡＭＰに応じて駆動され、前記第１３ノードＱ１３を前記電源電圧Ｖｃｃの電位にプリチャージさせるための第２クランプ手段となる第１２ＮＭＯＳトランジスタＮ１２と、前記第１２ノードＱ１２（第３出力ノード）と前記第１３ノードＱ１３（請求項15に記載の第６ノード）との間に接続され、前記第１２ノードＱ１２（第３出力ノード）を第３電位Ｖ３にポンプするための第４キャパシタＣ４とから構成される。
【００４９】
ここで、前記クランプ信号ＣＬＡＭＰは、図７に示す波形によって駆動されるクランプ信号生成部（図示せず）によって生成される。
【００５０】
詳しくは、前記クランプ信号生成部は、所定のクロック信号ＣＬＫ（第４クロック信号）、前記クロック信号ＣＬＫを所定の時間遅延させた遅延クロック信号ＣＬＫ＿ｄｅｌａｙ（第５クロック信号）、及び電源電圧レベル検出部２００の出力信号ＨＶＣＣを入力として駆動される。例えば、前記クロック信号ＣＬＫがロー状態、前記遅延クロック信号ＣＬＫ＿ｄｅｌａｙがハイ状態の時、前記電源電圧レベル検出部２００の出力信号ＨＶＣＣがロー状態からハイ状態に遷移すると、ハイ状態の前記クランプ信号ＣＬＡＭＰが出力される。
【００５１】
即ち、前記クランプ信号生成部は、前記クロック信号ＣＬＫ（第４クロック信号）がロー状態、前記遅延クロック信号ＣＬＫ＿ｄｅｌａｙ（第５クロック信号）がハイ状態、前記電源電圧レベル検出部２００の出力信号ＨＶＣＣがハイ状態の場合、前記第１０及び第１２ＮＭＯＳトランジスタ（Ｎ１０及びＮ１２）を駆動させるためのイネーブル状態のクランプ信号ＣＬＡＭＰが出力されるように構成されるか、或いは前記電源電圧レベル検出部２００の出力信号ＨＶＣＣがロー状態からハイ状態に遷移する瞬間、イネーブル状態の前記クランプ信号ＣＬＡＭＰが出力されるように構成される。
【００５２】
また、前記クランプ信号ＣＬＡＭＰは、前記クランプ信号生成部によって前記クロック信号ＣＬＫが遅延するだけ、即ち前記遅延クロック信号ＣＬＫ＿ｄｅｌａｙと前記クロック信号ＣＬＫとの差だけイネーブル状態で出力される。
【００５３】
そして、前記第２ステージ３２０の第１クランプ手段となる第１０ＮＭＯＳトランジスタＮ１０と前記第３ステージ３３０の第２クランプ手段となる第１２ＮＭＯＳトランジスタＮ１２は、前記クランプ信号ＣＬＡＭＰの状態に応じてＰＭＯＳトランジスタまたはレベルシフト回路で実現することもできる。
【００５４】
次に、前述したワードラインブートストラップ回路の駆動特性を詳細に説明する。
【００５５】
前記基準電圧生成部１００は、外部からハイ（ＨＩＧＨ）状態のイネーブル信号ＥＮが印加される間、駆動手段１１０の第１キャパシタＣ１には前記イネーブル信号ＥＮがチャージされ、前記第３ＮＭＯＳトランジスタＮ３はターンオンし、基準電圧生成手段１２０の第５ＮＭＯＳトランジスタＮ５はターンオンする。
【００５６】
従って、第３ノードＱ３は接地Ｖｓｓ電位を維持し、所定の時間後、第１ノードＱ１も前記第１キャパシタＣ１を介して前記イネーブル信号ＥＮが入力されてハイ状態に遷移する。
【００５７】
そして、前記第１ノードＱ１の電位がハイ状態に遷移するにつれて、電流ミラーで駆動される第１及び第２ＮＭＯＳトランジスタ（Ｎ１及びＮ２）がターンオンすることにより、前記第１及び第２ノード（Ｑ１及びＱ２）は接地Ｖｓｓ電位を維持する。
【００５８】
従って、第１及び第２ＰＭＯＳトランジスタ（Ｐ１及びＰ２）がターンオンして電流ミラーで駆動されることにより、前記第１ＰＭＯＳトランジスタＰ１側には、前記第２ＰＭＯＳトランジスタＰ２側の電流と同一の電流が流れる。これにより、前記第１ＰＭＯＳトランジスタＰ１は定電流源で駆動される。
【００５９】
一方、前記第１ＰＭＯＳトランジスタＰ１が定電流源で駆動されることにより、前記第１ノードＱ１には一定の電流が流れ、前記第１及び第２ＮＭＯＳトランジスタ（Ｎ１及びＮ２）が電流ミラーで駆動されることにより、前記第２ＮＭＯＳトランジスタＮ２側には前記第１ＮＭＯＳトランジスタＮ１側の電流と同一の電流が流れる。
【００６０】
従って、前記第２ＮＭＯＳトランジスタＮ２が定電流源で駆動され、前記第２ノードＱ２に一定の電流が流れることにより、前記駆動手段１１０の出力端には一定電圧の電位が出力される。
【００６１】
一方、基準電圧生成手段１２０の第４ノードＱ４は、常に接地Ｖｓｓ電位が入力されてターンオンする第３ＰＭＯＳトランジスタＰ３を介して前記電源電圧Ｖｃｃが印加されることにより、常に電源電圧Ｖｃｃの電位を維持する。
【００６２】
この状態で、前記第２ノードＱ２から一定電圧の電位が第４及び第５ＰＭＯＳトランジスタ（Ｐ４及びＰ５）に入力されることにより、前記第４及び第５ＰＭＯＳトランジスタ（Ｐ４及びＰ５）はターンオン状態を維持する。
【００６３】
また、第４ＮＭＯＳトランジスタＮ４と第５ＮＭＯＳトランジスタＮ５とが接続される地点は、前記第５ＮＭＯＳトランジスタＮ５が前記イネーブル信号ＥＮによってターンオンして接地Ｖｃｃ電位を維持する。
【００６４】
従って、第３ＰＭＯＳトランジスタＰ３を介して印加される電源電圧Ｖｃｃが前記基準電圧生成手段１２０の出力端を介して所定の電位に分配されることにより、前記出力端には所定の電位（１.２Ｖ程度）の基準電圧ＶＲＥＦが出力される。
【００６５】
即ち、前記基準電圧ＶＲＥＦは前記出力端を中心として前記第３ＰＭＯＳトランジスタＰ３、第４及び第５ＰＭＯＳトランジスタ（Ｐ４及びＰ５）のしきい値電圧と前記第４及び第５ＰＭＯＳトランジスタ（Ｎ４及びＮ５）のしきい値電圧によって所定の電位に分配される。
【００６６】
一方、前記電源電圧レベル検出部２００の電源電圧電圧手段２１０は、印加される電源電圧Ｖｃｃを第２及び第３抵抗（Ｒ２及びＲ３）を用いて所定の電位に分配し、出力端を介して前記第３抵抗Ｒ３の両端に掛かった電圧に対応する出力信号ＨＦＶＤＤを出力する。前記出力信号ＨＦＶＤＤは電源電圧Ｖｃｃとほぼ同一の電位を有し、前記電源電圧Ｖｃｃに対応して増加する。
【００６７】
そして、前記基準電圧生成手段１２０の出力端を介して出力される基準電圧ＶＲＥＦは、比較手段２２０の第７ＮＭＯＳトランジスタＮ７に入力され、前記電源電圧伝達手段２１０の出力信号ＨＦＶＤＤは前記比較手段２２０の第６ＮＭＯＳトランジスタＮ６に入力される。一方、第８ノードＱ８は第８ＮＭＯＳトランジスタＮ８にハイ状態の駆動信号ＡＴＤが入力されてターンオンすることにより、接地Ｖｓｓ電位を維持する。
【００６８】
このような状態で、前記基準電圧ＶＲＥＦが前記出力信号ＨＦＶＤＤより大きい場合（即ち、ＶＲＥＦ＞Ｖｃｃ）、前記第６ＮＭＯＳトランジスタＮ６はターンオフ状態を維持するのに反し、第７ＮＭＯＳトランジスタＮ７はターンオンすることにより、第７ノードＱ７の電位が接地電位を維持し、第８及び第９ＰＭＯＳトランジスタ（Ｐ８及びＰ９）がターンオンする。
【００６９】
従って、前記第６ノードＱ６は、ターンオンした第８ＰＭＯＳトランジスタＰ８を介して電源電圧Ｖｃｃが伝達されて電源電圧Ｖｃｃの電位を維持する。次に、出力手段２３０は前記第６ノードＱ６から電源電圧Ｖｃｃの電位を入力として第２〜第４インバータ（Ｉ２〜Ｉ４）を介してロー状態の出力信号ＨＶＣＣを出力する。
【００７０】
一方、電源電圧Ｖｃｃが上昇して前記出力信号ＨＦＶＤＤが前記基準電圧ＶＲＥＦより大きい場合（即ち、Ｖｃｃ＞ＶＲＥＦ）、前記第７ＮＭＯＳトランジスタＮ７がターンオン状態を維持する間、前記第６ＮＭＯＳトランジスタＮ６がターンオンすることにより、第６ノードＱ６は接地Ｖｃｃ電位を維持する。次に、出力手段２３０は、前記第６ノードＱ６から接地Ｖｓｓ電位を入力として第２〜第４インバータ（Ｉ２〜Ｉ４）を介してロー状態の出力信号ＨＶＣＣを出力する。
【００７１】
一方、ブースト電圧発生部３００は、クランプ信号ＣＬＡＭＰに応じて駆動特性が異なるが、これを図８及び図９に応じて説明すると、次の通りである。図８は電源電圧Ｖｃｃが基準電圧ＶＲＥＦより小さい低電位電源電圧ＬＶｃｃの場合、各ステージに入力される各信号の波形を示し、図９は電源電圧Ｖｃｃが基準電圧ＶＲＥＦより高い高電位電源電圧ＨＶｃｃの場合、各ステージに入力される各信号の波形を示す。
【００７２】
図８に示すように、電源電圧Ｖｃｃが前記基準電圧生成部１００からの基準電圧ＶＲＥＦより小さい場合（即ち、電源電圧Ｖｃｃが低電位電源電圧ＬＶｃｃ）、前記電源電圧レベル検出部２００はロー状態の出力信号ＨＶＣＣを出力することにより、クランプ信号ＣＬＡＭＰはロー状態を維持する。
【００７３】
従って、ブースト電圧発生部３００を構成する第２ステージ３２０の第１０ＮＭＯＳトランジスタＮ１０と第３ステージ３３０の第１２ＮＭＯＳトランジスタＮ１２は、ターンオフ状態を維持する。前記第１０及び第１２ＮＭＯＳトランジスタ（Ｎ１０及びＮ１２）がターンオフすることにより、前記ブースト電圧発生部３００は従来のブートストラップ回路と同一の駆動特性を示す。
【００７４】
しかし、図９に示すように、電源電圧Ｖｃｃが前記基準電圧ＶＲＥＦより高い場合（即ち、電源電圧Ｖｃｃが高電位電源電圧ＨＶｃｃ）、前記電源電圧レベル検出部２００はハイ状態の出力信号ＨＶＣＣを出力することにより、所定の時間後、クランプ信号ＣＬＡＭＰはハイ状態を維持する。
【００７５】
従って、前記第２ステージ３２０の第１０ＮＭＯＳトランジスタＮ１０と第３ステージ３３０の第１２ＮＭＯＳトランジスタＮ１２がターンオンすることにより、前記ブースト電圧発生部３００は従来のブートストラップ回路と異なる駆動特性を示す。
【００７６】
従って、クランプ信号ＣＬＡＭＰがロー状態の場合には、前記ブースト電圧発生部３００が従来のブートストラップ回路と同一の駆動特性を示すので、ここではクランプ信号ＣＬＡＭＰがハイ状態の場合についてのみ説明する。
【００７７】
図９を参照すると、時間Ｔ０〜Ｔ１区間において、前記第１〜第３クロック信号（ＣＬＫ１〜ＣＬＫ３）はロー状態を維持し、キック信号ＫＩＣＫはハイ状態を維持する。また、電源電圧レベル検出部２００の出力信号ＨＶＣＣはロー状態を維持し、クランプ信号ＣＬＡＭＰはロー状態を維持する。
【００７８】
このような状態で、第１〜第３クロック信号（ＣＬＫ１〜ＣＬＫ３）がロー状態からハイ状態に遷移し、キック信号ＫＩＣＫがハイ状態からロー状態に遷移すると（時間Ｔ１）、ハイ状態に上昇するポジティブエッジ区間で第１クロック信号ＣＬＫ１によって第１〜第３プリチャージ手段（３１１〜３３１）は駆動され、第２クロック信号ＣＬＫ２によって第１０及び第１１ＰＭＯＳトランジスタ（Ｐ１０及びＰ１１）はターンオフし、第３クロック信号ＣＬＫ３によって第９及び第１１ＮＭＯＳトランジスタ（Ｎ９及びＮ１１）はターンオンする。
【００７９】
従って、第１プリチャージ手段３１１とキック信号ＫＩＣＫとの間に、電流パス経路が形成され、第２キャパシタＣ２に第１プリチャージ手段３１１からの電源電圧Ｖｃｃが充電されることにより、前記第９ノードＱ９には電源電圧Ｖｃｃの電位がプリチャージされ、第９ＮＭＯＳトランジスタＮ９を介して第２プリチャージ手段３２１と接地Ｖｓｓとの間に電流パス経路が形成され、第３キャパシタＣ３に第２プリチャージ手段３２１からの電源電圧Ｖｃｃが充電されることにより、第１０ノードＱ１０には電源電圧Ｖｃｃの電位がプリチャージされる。また、第１１ＮＭＯＳトランジスタＮ１１を介して第３プリチャージ手段３３１と接地Ｖｓｓとの間に電流パス経路が形成され、第４キャパシタＣ４に第３プリチャージ手段３３１からの電源電圧Ｖｃｃが充電されることにより、前記第１２ノードＱ１２には電源電圧Ｖｃｃの電位がプリチャージされる。
【００８０】
時間Ｔ１〜Ｔ２区間において、第１及び第３クロック信号（ＣＬＫ１〜ＣＬＫ３）がハイ状態を維持し、キック信号ＫＩＣＫがロー状態を維持することにより、第９ノードＱ９、第１０ノードＱ１０及び第１２ノードＱ１２は電源電圧Ｖｃｃの電位を維持する。
【００８１】
次に、電源電圧レベル検出部２００の出力信号ＨＶＣＣがロー状態からハイ状態に遷移する（時間ｔ１）、‘時間Ｔ２’区間で、クランプ信号ＣＬＡＭＰはロー状態からハイ状態に遷移する。
【００８２】
このような状態で、前記第３クロック信号ＣＬＫ３がハイ状態からロー状態に遷移すると（時間Ｔ２）、前記第９及び第１１ＮＭＯＳトランジスタ（Ｎ９及びＮ１１）はターンオンし、前記第１０及び第１２ＮＭＯＳトランジスタ（Ｎ１０及びＮ１２）はターンオフすることにより、前記第１１及び第１３ノード（Ｑ１１及びＱ１３）はクランプ電圧Ｖｃｌａｍｐの電位にプリチャージされる。
【００８３】
時間Ｔ２〜Ｔ３区間において、第１及び第２クロック信号（ＣＬＫ１及びＣＬＫ２）がハイ状態を維持し、第３クロック信号ＣＬＫ３がロー状態を維持し、クランプ信号ＣＬＡＭＰがハイ状態を維持することにより、前記第１０及び第１２ノード（Ｑ１０及びＱ１２）は前記クランプ電圧Ｖｃｌａｍｐの電位を維持する。
【００８４】
次に、電源電圧レベル検出部２００の出力信号ＨＶＣＣがハイ状態からロー状態に遷移する（時間ｔ２）、‘時間Ｔ３’区間で、クランプ信号ＣＬＡＭＰはハイ状態からロー状態に繊維する。
【００８５】
このような状態で、前記第１及び第２クロック信号（ＣＬＫ１及びＣＬＫ２）がロー状態に遷移し、キック信号ＫＩＣＫがロー状態からハイ状態に遷移すると（時間Ｔ３）、前記第１クロック信号ＣＬＫ１によって第１、第２、第３プリチャージ手段（３１１、３２１、３３１）は駆動されず、第２クロック信号ＣＬＫ２によって第１０及び第１１ＰＭＯＳトランジスタ（Ｐ１０及びＰ１１）はターンオンする。
【００８６】
従って、第９ノードＱ９上の第１電位Ｖ１は、キック信号ＫＩＣＫに対応する電位だけ上昇する。例えば、キック信号ＫＩＣＫの電位が電源電圧Ｖｃｃと同一のＶｃｃであるとすれば、第１電位Ｖ１は２Ｖｃｃだけ上昇する。
【００８７】
次に、前記第１０ノードＱ１０上の第２電位Ｖ２は、第２クロック信号ＣＬＫ２によってターンオンした第１０ＰＭＯＳトランジスタＰ１０を介して第１電位Ｖ１が伝達されることにより、‘３Ｖｃｃ−Ｖｃｌａｍｐ’だけ上昇する。
【００８８】
また、前記第１２ノードＱ１２上の第３電位Ｖ３は、第２クロック信号ＣＬＫ２にターンオンした第１１ＰＭＯＳトランジスタＰ１１を介して第２電位Ｖ２が伝達することにより、‘４Ｖｃｃ−２Ｖｃｌａｍｐ’だけ上昇する。従って、最終のワードラインブートストラップ回路の出力端に出力されるブースト電圧Ｖｂｏｏｔは、‘４Ｖｃｃ−２Ｖｃｌａｍｐ’に上昇する。
【００８９】
前述したように、ブースト電圧発生部の出力端に出力されるブースト電圧Ｖｂｏｏｔは、下記数２式のように示すことができる。
【００９０】
【数２】
0003940293.tif 000003
【００９１】
ここで、ａは各ステージに構成されたキャパシタのカップリング比である。
【００９２】
前記各ステージを構成する各キャパシタのカップリング比ａが‘１’であれば、前記数２式によって前記ブースト電圧Ｖｂｏｏｔは、‘４Ｖｃｃ−２Ｖｃｌａｍｐ’になる。
【００９３】
即ち、前記高電位電源電圧ＨＶｃｃが印加される場合、クランプ信号ＣＬＡＭＰがハイ状態を維持するにつれて、前記第１１及び第１３ノード（Ｑ１１及びＱ１３）をクランプ電圧Ｖ（ｃｌａｍｐ）電位にプリチャージさせることにより、出力されるブースト電圧Ｖｂｏｏｔは従来の技術に比べて‘２Ｖｃｌａｍｐ’だけ減少させることができる。
【００９４】
従って、前記クランプ電圧Ｖｃｌａｍｐを調節することにより、ブースト電圧発生部３００の出力端に出力されるブースト電圧Ｖｂｏｏｔの量を適切に減少させることができる。
【００９５】
次に、前述した本発明のブートストラップ回路と従来のブートストラップ回路の特性を図１０及び図１１に応じて詳細に説明する。図１０及び図１１は電源電圧Ｖｃｃの変化による低温（ＣＯＬＤ）、常温（ＲＯＯＭ）及び高温（ＨＯＴ）状態におけるブースト電圧Ｖｂｏｏｔの変化を示す特性図である。図１０は従来のブートストラップ回路の特性図、図１１は本発明のブートストラップ回路の特性図である。
【００９６】
図１０を参照すると、従来のブートストラップ回路は、電源電圧Ｖｃｃが１.６Ｖから２.１Ｖに上昇しながら印加される場合、その出力端に４.５Ｖから６Ｖまで上昇するブースト電圧Ｖｂｏｏｔを出力することが分かる。
【００９７】
即ち、従来のブートストラップ回路に１.６Ｖの電源電圧Ｖｃｃが印加される場合、出力端には４.５Ｖのブースト電圧Ｖｂｏｏｔが出力され、電源電圧Ｖｃｃが２.１Ｖに上昇して印加される場合、出力端には６Ｖのブースト電圧Ｖｂｏｏｔが出力される。
【００９８】
従って、 一般的なワードライン電圧のターゲットスペックは１Ｖ範囲内でスイング(swing)しなければならないが、従来のブートストラップ回路のブースト電圧Ｖｂｏｏｔのスイング幅は１.５Ｖ程度であって、ワードライン電圧のターゲットスペックの範囲から外れてワードライン電圧のマージンを確保することができないうえ、一般的なターゲットスペックの範囲も確保することができない。
【００９９】
これに対し、図１１に示すように、本発明のブートストラップ回路は、電源電圧Ｖｃｃが１.６Ｖから２.１Ｖに上昇しながら印加される場合、その出力端に４.５Ｖから５.１Ｖまで上昇するブースト電圧Ｖｂｏｏｔを出力することが分かる。
【０１００】
即ち、本発明のブートストラップ回路のブースト電圧Ｖｂｏｏｔのスイング幅は０.６程度であって、従来のブートストラップ回路のブースト電圧Ｖｂｏｏｔのスイング幅に比べて一層狭いスイング幅を示すことが分かる。
【０１０１】
これは、本発明のブートストラップ回路に印加される電源電圧Ｖｃｃが１.８Ｖ（即ち、高電位電源電圧ＨＶｃｃ）に上昇する時点で、電源電圧レベル検出部からクランプ信号ＣＬＡＭＰが生成されることにより、前記数２式の如くブースト電圧Ｖｂｏｏｔは２Ｖｃｌａｍｐだけ電圧降下して出力されるためである。
【０１０２】
従って、本発明のブートストラップ回路は、従来のブートストラップ回路に比べてブースト電圧Ｖｂｏｏｔの変化幅が１００％向上した結果を得ることができる。
【０１０３】
また、前述したように、本発明のブートストラップ回路は、低電位電源電圧ＬＶｃｃが印加される場合と高電位電源電圧ＨＶｃｃが印加される場合に互いに異なる特性を示すが、その特性を図１２及び図１３に応じて説明すると、次の通りである。
【０１０４】
ここで、波形‘Ａｄｓ’は読出動作時に所定のメモリセルを選択するためのアドレス信号を示し、波形‘Ｖ１’は第１ステージ３１０の出力電圧を示し、波形‘Ｖ２’は第２ステージ３２０の出力電圧を示し、波形‘Ｖｂｏｏｔ’は第３ステージ３３０に出力されるブースト電圧を示す。
【０１０５】
図１２は本発明のブートストラップ回路に低電位電源電圧ＬＶｃｃが印加される場合のシミュレーション結果であり、常温ＲＯＯＭで低電位電源電圧ＬＶｃｃ（即ち、１.６Ｖ）がブートストラップ回路に印加されることにより、クランプ信号ＣＬＡＭＰを入力とする第１０及び第１２ＮＭＯＳトランジスタ（Ｎ１０及びＮ１２）が駆動されず、クランプ動作が行われない。従って、従来のブートストラップ回路と同一の駆動特性を示すことが分かる。
【０１０６】
図１３は、本発明のブートストラップに高電位電源電圧ＨＶｃｃ（即ち、２.０Ｖ）がブートストラップ回路に印加されるにつれて、電源電圧レベル検出部から高電位電源電圧ＨＶｃｃが検出されることによりクランプ動作が行われ、ブースト電圧Ｖｂｏｏｔは‘Ａ’で表示された電圧だけクランプされることが分かる。
【０１０７】
【発明の効果】
本発明は、高電位電源電圧ＨＶｃｃと低電位電源電圧ＬＶｃｃを感知し、高電位電源電圧ＨＶｃｃでのみクランプを行い、低電位電源電圧ＬＶｃｃでは正常動作を行うようにブートストラップ回路を構成してワードラインブースト電圧のレベルを容易に制御することにより、フラッシュメモリセルの読出動作を安定的に行うことができる。
【０１０８】
さらに、高電位電源電圧ＨＶｃｃにおける高いワードライン電圧によってセルに加えられるストレスを減少させることにより、セルリテンション特性を改善することができる。
【図面の簡単な説明】
【図１】従来のブートストラップ回路の構成図である。
【図２】図１に示すブートストラップ回路を駆動するために入力される各信号波形図である。
【図３】本発明のブートストラップ回路のブロック図である。
【図４】図３に示す基準電圧生成部の構成図である。
【図５】図３に示すように電源電圧レベル検出器の構成図である。
【図６】図３に示すブートストラップ電圧発生部の構成図でる。
【図７】図６に示すクランプ信号を生成するための波形図である。
【図８】低電位電源電圧が印加される場合、図６に示すブースト電圧発生を駆動するために入力される各信号の波形図である。
【図９】高電位電源電圧が印加される場合、図６に示すブースト電圧発生部を駆動するために入力される各信号の波形図である。
【図１０】図１に示すブートストラップ回路の特性図である。
【図１１】図３に示すブートストラップ回路の特性図である。
【図１２】図３に示すブートストラップ回路のシミュレーション結果を示すグラフである。
【図１３】図３に示すブートストラップ回路のシミュレーション結果を示すグラフである。
【符号の説明】
１０、３１０  第１ステージ
２０、３２０  第２ステージ
３０、３３０  第３ステージ
１１、３１１  第１プリチャージ手段
１２、３１２  第２プリチャージ手段
１３、３１３  第３プリチャージ手段
１００  基準電圧生成部
２００  電源電圧レベル検出部
３００  ブースト電圧発生部
１１０  駆動手段
１２０  基準電圧生成手段
２２０  電源電圧伝達手段
２００  比較手段
２３０  出力手段
【図１】
0003940293.tif 000004
【図２】
0003940293.tif 000005
【図３】
0003940293.tif 000006
【図４】
0003940293.tif 000007
【図５】
0003940293.tif 000008
【図６】
0003940293.tif 000009
【図７】
0003940293.tif 000010
【図８】
0003940293.tif 000011
【図９】
0003940293.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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