(57)【特許請求の範囲】
【請求項１】
比較回路、基準電流供給部、センスアンプ駆動決定回路、レジスタアレイを含んで構成されたセンシング回路を用いてマルチレベルフラッシュメモリセルをプログラムするための方法において、
プログラムされるレベルに該当するデータを格納するためのレジスタが前記データのビット数ほど提供される段階と、
前記データをレジスタに格納するデータ格納段階と、
ワード線に第１プログラム電圧を印加した後、前記レジスタに格納されたデータが第１データである第１メモリセルの場合には、前記センシング回路をオフさせてしきい値電圧を第１レベル電圧に維持し、第１データでない残りのメモリセルの場合にはプログラムを実施してしきい値電圧を第２レベル電圧まで上昇させる第２レベルプログラム段階と、
前記ワード線に第２プログラム電圧を印加した後、前記レジスタに格納されたデータが第１または第２データである第１または第２メモリセルの場合には、前記センシング回路をオフさせてしきい値電圧を維持し、第１または第２データでない残りのメモリセルの場合には、プログラムを実施してしきい値電圧を第３レベル電圧まで上昇させる第３レベルプログラム段階と、
前記ワード線に第３プログラム電圧を印加した後、前記レジスタに格納されたデータが第１、第２または第３データである第１、第２または第３メモリセルの場合には、前記センシング回路をオフさせてしきい値電圧を維持し、第１、第２または第３データでない残りのメモリセルの場合には、プログラムを実施してしきい値電圧を第４レベル電圧まで上昇させる第４レベルプログラム段階と、を含み、
前記レジスタに格納された前記データは前記第4レベルプログラム段階が完了するまで変更されずに維持されることを特徴とするセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法。
【請求項２】
前記第１データは「１１」、前記第２データは「１０」、前記第３データは「０１」、第４データは「００」であることを特徴とする請求項１記載のセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法。
【請求項３】
前記レジスタは、前記メモリセルがプログラムできる全てのレベル数を表示し得るビット数だけ具備され、前記プログラムされるべきレベルに対するデータを格納することを特徴とする請求項１記載のセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法。
【請求項４】
前記センシング回路は、前記レジスタに格納された前記第１乃至第４データに基づいて前記センスアンプ駆動決定回路によってオン／オフが決定されることを特徴とする請求項１記載のセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法。
【請求項５】
前記メモリセルのプログラムは、前記基準電流供給部から生成された基準電流と前記メモリセルのドレイン電流とを比較回路で比較し、前記メモリセルのしきい値電圧が前記基準電流供給部の基準セルより高くなる瞬間、プログラムを中止する自動検証プログラム方法で実行されることを特徴とする請求項１記載のセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法。
【請求項６】
前記ワード線に印加される第１乃至第３プログラム電圧は、それぞれのしきい値電圧の中間電圧と定められ、低い電圧から順次印加されることを特徴とする請求項１記載のセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法。
【請求項７】
比較回路、基準電流供給部、センスアンプ駆動決定回路、レジスタアレイ、カウンタを含んで構成されたセンシング回路を用いてマルチレベルフラッシュメモリセルをリードするための方法において、
フラッシュメモリセルからリードされるデータを格納するためのレジスタが前記データのビット数ほど提供される段階と、
全てのレジスタに第４データを格納し、ワード線に第１リード電圧を印加し、前記カウンタを第１データが出力されるようにセットする第１初期化段階と、
前記比較回路で基準電流供給部の第１基準電流とメモリセルのドレイン電流とを順次比較し、しきい値電圧が基準セルより低い場合には、前記第１データを該当レジスタに格納して第１メモリセルを定義し、しきい値電圧が基準セルより高い場合には前記レジスタに格納された前記第４データを維持して第１メモリセルのリード動作を完了する第１リード段階と、
前記ワード線に第２リード電圧を印加し、前記カウンタを第２データが出力されるようにセットする第２初期化段階と、
前記第１メモリセルでない場合にのみ前記比較回路で基準電流供給部の第２基準電流とメモリセルのドレイン電流とを順次比較し、しきい値電圧が基準セルより低い場合には、前記第２データを該当レジスタに格納して第２メモリセルを定義し、しきい値電圧が基準セルより高い場合には前記レジスタに格納された前記第４データを維持して第２メモリセルのリード動作を完了する第２リード段階と、
前記ワード線に第３リード電圧を印加し、前記カウンタを第３データが出力されるようにセットする第３初期化段階と、
前記第１または第２メモリセルでない場合にのみ前記比較回路で基準電流供給部の第３基準電流とメモリセルのドレイン電流とを順次比較し、しきい値電圧が基準セルより低い場合には、前記第３データを該当レジスタに格納して第３メモリセルを定義し、しきい値電圧が基準セルより高い場合には、前記レジスタに格納された第４データを維持して第４メモリセルを定義することにより、第３及び第４メモリセルのリード動作を完了する第３リード段階とからなることを特徴とするセンシング回路を用いたマルチレベルフラッシュメモリリード方法。
【請求項８】
前記レジスタは、前記メモリセルがプログラムされた状態の全レベル数を表示し得るビット数だけ具備され、マルチビットフラッシュメモリセルに対するデータが２ビット以上の場合にも格納可能とすることを特徴とする請求項７記載のセンシング回路を用いたマルチレベルフラッシュメモリリード方法。
【請求項９】
前記センスアンプ駆動決定回路は、前記レジスタに格納されたデータに基づいて、前記センシング回路を駆動するか否かを決定することを特徴とする請求項７記載のセンシング回路を用いたマルチレベルフラッシュメモリリード方法。
【請求項１０】
前記第１乃至第３ワード線電圧は、順次低い電圧から印加され、それぞれがしきい値電圧レベルの中間電圧に該当することを特徴とする請求項７記載のセンシング回路を用いたマルチレベルフラッシュメモリリード方法。
【請求項１１】
前記第１データは「１１」、前記第２データは「１０」、前記第３データは「０１」、前記第４データは「００」であることを特徴とする請求項７記載のセンシング回路を用いたマルチレベルフラッシュメモリリード方法。
【請求項１２】
前記第３リード段階は、前記レジスタに格納されたデータのうち上位ビットのデータのみを検出し、前記上位ビットのデータが「１」の場合は、第１または第２メモリセルと判断し、前記上位ビットのデータが「０」の場合は残りのセルと判断して回路の構成を簡素化することを特徴とする請求項７記載のセンシング回路を用いたマルチレベルフラッシュメモリリード方法。
【請求項１３】
前記センシング回路は、前記レジスタに格納された前記第１乃至第４データに基づいて前記センスアンプ駆動決定回路によってオン／オフが決定されることを特徴とする請求項７記載のセンシング回路を用いたマルチレベルフラッシュメモリリード方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法に係り、特に簡単な構造のセンスアンプを使用するためにセンスアンプの数を最大化することができるから、１回に処理されるセルの数を増加させることにより、順次処理される各セルの複数のビット情報を簡単に処理することができ、低電流動作を可能にしたセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法に関する。
【０００２】
【従来の技術】
従来のフラッシュメモリをプログラムする一般的な方法としては、プログラムと検証を繰り返し行うことにより、所望するしきい値電圧を有するようにする方法(Iterative program verify technique)を使用する。
【０００３】
従来のマルチレベルフラッシュメモリをリードする方法では、フラッシュメモリセルのしきい値電圧レベル数より一つ少ない数の比較器(Comparator)を有するセンスアンプでセンシングして複数ビットのデータを一度に処理するか、或いは基準電圧を変えながら一つの比較器で数回センシングして複数ビットのデータを処理する。
【０００４】
図１は従来のマルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路の第１実施例を説明するために示した回路図であり、ここでは４レベルをセンシングするための回路を構成した。
【０００５】
図１に示すように、マルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路は、ソースに電源電圧ＶＤＤが印加され、ゲートとドレインが共通接続され、選択されたセルのドレインに接続されたＰＭＯＳトランジスタＰＭ１と、第１乃至第３基準電圧ＶＲＥＦ１乃至ＶＲＥＦ３を発生する基準電圧発生部５と、第１入力端子には選択されたセルＦＭＣのドレインが接続され、第２入力端子には第１乃至第３基準電圧ＶＲＥＦ１乃至ＶＲＥＦ３がそれぞれ印加され、これを比較した結果Ｘ１乃至Ｘ３を出力する第１乃至第３比較部（１〜３）と、第１乃至第３比較部（１〜３）の出力Ｘ１乃至Ｘ３をデコードして２ビットデータＭＳＢ、ＬＳＢとして出力するデコード部４を含んで構成される。
【０００６】
以下、このように構成された従来のマルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路の動作を説明する。
【０００７】
４つのしきい値電圧分布を有するマルチレベルフラッシュメモリセルＦＭＣの制御ゲートに一定の電圧ＶＧを印加してドレイン電流が生成されると、第１乃至第３比較部（１乃至３）ではセルＦＭＣのしきい値電圧に相応するように生成されたドレイン電流値を電圧に変えて３つの基準電圧ＶＲＥＦ１乃至ＶＲＥＦ３と同時に比較する。
【０００８】
その比較結果（Ｘ１乃至Ｘ３）はデコード部４によってデコードされ、セルＦＭＣのしきい値電圧が４つのレベルのどちらに位置するかの情報を２ビットのデータＭＳＢ、ＬＳＢに変えて示す。
【０００９】
図２は従来のマルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路の第２実施例を説明するために示した回路図であり、ここでは４レベルをセンシングするための回路を構成した。
【００１０】
図２に示すように、マルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路は、ソースに電源電圧ＶＤＤが印加され、ゲートとドレインとが共通接続され、選択されたセルのドレインに接続されたＰＭＯＳトランジスタＰＭ１１と、基準電圧ＶＲＥＦを発生する基準電圧発生部１３と、一つの端子が選択されたセルＦＭＣのドレインに接続され、もう一つの端子に基準電圧ＶＲＥＦが印加される比較部１１と、その比較部１１の出力をデコードして２ビットデータＭＳＢ、ＬＳＢで出力するデコード部１２とを含んで構成される。
【００１１】
このように構成された従来のマルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路の動作を以下に説明する。
【００１２】
４つのしきい値電圧のうち、それぞれのしきい値電圧の中間電圧値に該当する３つの電圧を３段階に亘ってフラッシュメモリセルの制御ゲートに順次増加または減少させながら印加し、比較部１１では毎段階ごとにセルＦＭＣにドレイン電流が流れるか否かをセンシングしてドレイン電流が流れ始めるか、或いは電流が流れない段階の制御ゲート電圧を感知する。
【００１３】
デコード部１２は比較部１１の出力を入力として、セルＦＭＣのしきい値電圧が４つのしきい値電圧レベルのどちらに該当するかの情報を２ビットのデータＭＳＢ、ＬＳＢに変えて示す。
【００１４】
上述したように、第１実施例に係るセンシング回路を用いてマルチレベルフラッシュメモリをプログラム／リードする方法は、別のプログラム回路が必要であり且つ遂行過程が複雑であるという短所がある。また、マルチレベルフラッシュメモリをリードする方法は、回路の動作が簡単であるが、センシング回路が大きくなるという短所がある。
【００１５】
一方、第２実施例に係るセンシング回路を用いてマルチレベルフラッシュメモリをプログラム／リードする方法は、簡単であり且つ単位セルにおける適用は容易であるが、実際メモリアレイ内では実現し難くなるという短所がある。そして、プログラムのための回路とリードのための回路がそれぞれ具備されるべきという短所がある。
【００１６】
【発明が解決しようとする課題】
従って、本発明はかかる問題点を解決するためのもので、その目的はマルチレベルフラッシュメモリセルのプログラム動作時にはプログラムを行うと同時に検証を行う自動検証プログラム方法(Auto verify techniqueまたはSimultaneously programming and verifying)で実施し、マルチレベルフラッシュメモリセルのリード動作時には制御ゲートに印加される電圧を段階的に高めるか低めながら、セルのしきい値電圧状態をプログラム動作で使用したセンスアンプでセンシングし、その状態に応じてカウンターから発生したレベル値をレジスタに格納することにより、簡単なセンスアンプ構造でも実際アレイ上で段階的にマルチレベルリードを可能とし、プログラム／リード動作を一つのセンスアンプ回路で同時に実現可能として回路の構成を単純化すると共に電力消耗を減ずることができるセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法は、比較回路、基準電流供給部、センスアンプ駆動決定回路、レジスタアレイを含んで構成されたセンシング回路を用いてマルチレベルフラッシュメモリセルをプログラムするための方法において、プログラムされるレベルに該当するデータを格納するためのレジスタが前記データのビット数ほど提供される段階と、前記データをレジスタに格納するデータ格納段階と、ワード線に第１プログラム電圧を印加した後、前記レジスタに格納されたデータが第１データである第１メモリセルの場合には、前記センシング回路をオフさせてしきい値電圧を第１レベル電圧に維持し、第１データでない残りのメモリセルの場合にはプログラムを実施してしきい値電圧を第２レベル電圧まで上昇させる第２レベルプログラム段階と、前記ワード線に第２プログラム電圧を印加した後、前記レジスタに格納されたデータが第１または第２データである第１または第２メモリセルの場合には、前記センシング回路をオフさせてしきい値電圧を維持し、第１または第２データでない残りのメモリセルの場合には、プログラムを実施してしきい値電圧を第３レベル電圧まで上昇させる第３レベルプログラム段階と、前記ワード線に第３プログラム電圧を印加した後、前記レジスタに格納されたデータが第１、第２または第３データである第１、第２または第３メモリセルの場合には、前記センシング回路をオフさせてしきい値電圧を維持し、第１、第２または第３データでない残りのメモリセルの場合には、プログラムを実施してしきい値電圧を第４レベル電圧まで上昇させる第４レベルプログラム段階と、を含み、前記レジスタに格納された前記データは前記第4レベルプログラム段階が完了するまで変更されずに維持されることを特徴とする。
【００１８】
また、本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリリード方法は、比較回路、基準電流供給部、センスアンプ駆動決定回路、レジスタアレイ、カウンタを含んで構成されたセンシング回路を用いてマルチレベルフラッシュメモリセルをリードするための方法において、フラッシュメモリセルからリードされるデータを格納するためのレジスタが前記データのビット数ほど提供される段階と、全てのレジスタに第４データを格納し、ワード線に第１リード電圧を印加し、前記カウンタを第１データが出力されるようにセットする第１初期化段階と、前記比較回路で基準電流供給部の第１基準電流とメモリセルのドレイン電流とを順次比較し、しきい値電圧が基準セルより低い場合には、前記第１データを該当レジスタに格納して第１メモリセルを定義し、しきい値電圧が基準セルより高い場合には前記レジスタに格納された前記第４データを維持して第１メモリセルのリード動作を完了する第１リード段階と、前記ワード線に第２リード電圧を印加し、前記カウンタを第２データが出力されるようにセットする第２初期化段階と、前記第１メモリセルでない場合にのみ前記比較回路で基準電流供給部の第２基準電流とメモリセルのドレイン電流とを順次比較し、しきい値電圧が基準セルより低い場合には、前記第２データを該当レジスタに格納して第２メモリセルを定義し、しきい値電圧が基準セルより高い場合には前記レジスタに格納された前記第４データを維持して第２メモリセルのリード動作を完了する第２リード段階と、前記ワード線に第３リード電圧を印加し、前記カウンタを第３データが出力されるようにセットする第３初期化段階と、前記第１または第２メモリセルでない場合にのみ前記比較回路で基準電流供給部の第３基準電流とメモリセルのドレイン電流とを順次比較し、しきい値電圧が基準セルより低い場合には、前記第３データを該当レジスタに格納して第３メモリセルを定義し、しきい値電圧が基準セルより高い場合には、前記レジスタに格納された第４データを維持して第４メモリセルを定義することにより、第３及び第４メモリセルのリード動作を完了する第３リード段階とからなることを特徴とする。
【００１９】
【発明の実施の形態】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００２０】
図３乃至図５は、本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法を説明するための回路図である。
【００２１】
図３はレジスタに格納された情報に基づいてメモリセルを選別して第２レベルまでプログラムする方法を示す流れ図である。
【００２２】
図３に示すように、フラッシュメモリをプログラムするためにセルが何のレベルにプログラムされるかに対するデータをレジスタに格納する（Ｓ１０１）。それぞれのセルにはプログラム程度によるレベルの数を表現し得るビット数だけレジスタが備えられる。
【００２３】
例えば、フラッシュメモリのプログラムされる程度、即ちしきい値電圧に基づいて４段階（第１乃至第４レベル）に分けられる場合、４段階は２ビット「１１」、「１０」、「０１」、「００」で表現されるので、それぞれのセル毎に２つのレジスタが必要とされる。本発明ではフラッシュメモリのプログラムされる程度が４段階に分けられる場合を例として説明する。本発明の実施例はフラッシュメモリのプログラムされる程度が４段階以上の場合にも適用可能である。
【００２４】
レジスタにセルをプログラムするためのデータが格納されると、メモリセルと基準セルには第１ワード線電圧Ｖｐ１が印加される（Ｓ１０２）。第１ワード線電圧Ｖｐ１は第２レベルに該当するセルのしきい値電圧よりは高く、第３レベルのしきい値電圧よりは低い中間電圧である。
【００２５】
第１ワード線電圧Ｖｐ１が印加されると、１番目のセルを指定する（Ｓ１０３）。１番目のセルが指定されると、該当セルのレジスタに格納されたデータに基づいてセルをプログラムするかどうかを決定する（Ｓ１０４）。
【００２６】
例えば、レジスタに格納されたデータが「１１」の場合には、セルをプログラムせず第１レベルのしきい値電圧を維持しようとすることを意味し、「００」の場合には第４レベルまで完全にプログラムを実施しなければならないことを意味する。
【００２７】
レジスタに格納されたデータが「１１」でない場合には、少なくとも第２レベルまではプログラムを実施するものと判断し、セルのしきい値電圧を第２レベルまで上昇させるために自動検証プログラム方法でプログラムを施す（Ｓ１０５）。
【００２８】
メモリセルをプログラムすると同時に、センスアンプではプログラム中のセルのドレイン電流を基準電流供給回路の基準電流と比較してプログラムが完了すると、プログラム動作を完了させる。従って、メモリセルはプログラム及び検証が同時に実施される。
【００２９】
レジスタに格納されたデータが「１１」の場合にはプログラムを実施しないことを意味するので、プログラムは実施しない。言い換えて、レジスタに格納されたデータが「１１」の場合にはプログラムを実施せずセルのしきい値電圧が第１乃至第４レベルのうち最も低い第１電圧となるようにすることにより、リード動作の際にドレイン電流を最も多く流して「１１」に該当するデータを表示できるようにする。
【００３０】
逆に、レジスタに格納されたデータが「００」の場合には、各段階毎にプログラムを全て実施してセルのしきい値電圧が第１乃至第４レベルのうち最も高い第４電圧となるようにすることにより、リード動作の際にドレイン電流を最も少なく流して「００」に該当するデータを表示できるようにする。
【００３１】
レジスタに格納されたデータに基づいて所定の動作が全て完了すると、セルの番号を増加させる（Ｓ１０６）。セル番号を増加させて次のセルが選択されると、選択されたセルのレジスタに格納されたデータに基づいて前記段階（Ｓ１０４乃至Ｓ１０６）を再実施し、前記の動作でプログラムを実施したセルが最後のセルであれば、第２レベルプログラム段階を終了し、第３レベルプログラム段階に移行する（Ｓ１０７）。
【００３２】
前述したプログラム方法によってメモリセルをプログラムすると、レジスタに「１１」が格納されているメモリセルと、「１０」が格納されているメモリセルのプログラム動作が全て完了して、「１１」が格納されたメモリセルは第１レベルのしきい値電圧を有し、「１０」が格納されたメモリセルは第２レベルのしきい値電圧を有することになる。
【００３３】
従って、レジスタに「１１」が格納されているメモリセルと、「１０」が格納されているメモリセルはプログラム動作が完了した状態なので、次の段階である第３レベルプログラム段階では、レジスタに「１１」または「１０」が格納されているメモリセルに対するプログラム動作を実施しない。
【００３４】
図４はレジスタに格納された情報に基づいてメモリセルを選別し、第３レベルまでプログラムする方法を示す流れ図である。第３レベルまでプログラムする方法は、レジスタに格納されたデータが「１１」または「１０」のセルを除いて残りのセルに対してのみプログラムを実施し、プログラムを実施するためにメモリセルと基準セルに第２ワード線電圧Ｖｐ２が印加されること以外には第２レベルまでプログラムする方法と同一である。
【００３５】
図４に示すように、メモリセルと基準セルにはプログラムを実施するために第２ワード線電圧Ｖｐ２が印加される（Ｓ１１１）。第２ワード線電圧Ｖｐ２は第３レベルに該当するセルのしきい値電圧よりは高く、第４レベルのしきい値電圧よりは低い中間電圧である。
【００３６】
第２ワード線電圧Ｖｐ２が印加されると、１番目のセルを指定する（Ｓ１１２）。１番目のセルが指定されると、該当セルのレジスタに格納されたデータに基づいてセルをプログラムするか否かを決定する。
【００３７】
例えば、レジスタに格納されたデータが「１１」または「１０」の場合には、セルが第２レベルプログラム段階で所定のしきい値電圧にてプログラム完了されたことを意味するので、プログラムを実施せず、その他の残りのセルに対してのみ選択的にプログラムを実施する（Ｓ１１３）。
【００３８】
レジスタに格納されたデータが「１１」または「１０」でない場合には、少なくとも第３レベルまではプログラムを実施するものと判断し、セルのしきい値電圧を第３レベルまで上昇させるために、自動検証プログラム方法でプログラムを実施する（Ｓ１１４）。
【００３９】
メモリセルをプログラムすると同時に、センスアンプではプログラム中のセルのドレイン電流を基準電流供給回路の基準電流と比較してプログラムが完了すると、プログラム動作を完了させる。従って、メモリセルはプログラム及び検証が同時に実施される。
【００４０】
レジスタに格納されたデータに基づいて所定の動作が全て完了すると、セルの番号を増加させる（Ｓ１１５）。セル番号を増加させて次のセルが選択されると、選択されたセルのレジスタに格納されたデータに基づいて前記段階（Ｓ１１３乃至Ｓ１１５）を再実施し、前記の動作でプログラムを実施したセルが最後のセルであれば、第３レベルプログラム段階を終了し、第４レベルプログラム段階に移行する（Ｓ１１６）。
【００４１】
上述した第３レベルプログラム段階を実施することにより、レジスタに格納されたデータが「０１」または「００」である全セルのしきい値電圧は第３レベル電圧になり、レジスタに「１１」、「１０」または「０１」が格納されているメモリセルのプログラム動作が全て完了した状態になるので、次の段階である第４レベルプログラム段階ではプログラム完了メモリセルに対してプログラム動作を実施しない。
【００４２】
図５はレジスタに格納された情報に基づいてメモリセルを選別し、第４レベルまでプログラム方法を示す流れ図である。第４レベルまでプログラムする方法は、レジスタに格納されたデータが「００」のセルに対してのみプログラムを実施し、プログラムを実施するためにメモリセルと基準セルに第３ワード線電圧Ｖｐ３が印加されること以外には第３レベルまでプログラムする方法と同一である。
【００４３】
図５に示すように、メモリセルと基準セルにはプログラムを実施するために第３ワード線電圧Ｖｐ３が印加される（Ｓ１２１）。第３ワード線電圧Ｖｐ３は第４レベルに該当するセルのしきい値電圧よりは高い電圧である。
【００４４】
第３ワード線電圧Ｖｐ３が印加されると、１番目のセルを指定する（Ｓ１２２）。１番目のセルが指定されると、該当セルのレジスタに格納されたデータに基づいてセルをプログラムするか否かを決定する。
【００４５】
例えば、レジスタに格納されたデータが「１１」、「００」または「０１」の場合には、セルが第３レベルプログラム段階で所定のしきい値電圧にてプログラム完了したことを意味するので、プログラムを実施せず、その他の残りのセルに対してのみ選択的にプログラムを実施する（Ｓ１２３）。
【００４６】
レジスタに格納されたデータが「００」の場合には、第４レベルまではプログラムを実施するものと判断し、セルのしきい値電圧を第４レベルまで上昇させるために自動検証プログラム方法でプログラムを実施する（Ｓ１２４）。
【００４７】
メモリセルをプログラムすると同時に、センスアンプではプログラム中のセルのドレイン電流を基準電流供給回路の基準電流と比較してプログラムが完了すると、プログラム動作を完了させる。従って、メモリセルはプログラム及び検証が同時に実施される。
【００４８】
レジスタに格納されたデータに基づいて所定の動作が全て完了すると、セルの番号を増加させる（Ｓ１２５）。セルの番号を増加させて次のセルが選択されると、選択されたセルのレジスタに格納されたデータに基づいて前記段階（Ｓ１２３乃至Ｓ１２５）を再実施し、前記の動作でプログラムを実施したセルが最後のセルであれば、第４レベルプログラム段階を終了する（Ｓ１２６）。
【００４９】
上述した第４レベルプログラム段階を実施することにより、全てのメモリセルは、レジスタに格納されたデータに基づいてそれぞれのしきい値電圧にてプログラム完了する。
【００５０】
各段階のプログラム動作において、プログラム中のセルのドレイン電流が低くなると共に基準電流よりさらに低くなると、センスアンプ駆動回路（センスアンプ駆動決定回路）がセンスアンプの動作を増加させることにより、プログラムが中断される。
【００５１】
図６乃至図８は本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリリード方法を説明するための流れ図である。
【００５２】
第１リード段階は、第１レベルのしきい値電圧を有するメモリセルを区分して、第１レベルに該当する第１データ「１１」を該当レジスタに格納する段階である。
【００５３】
第２リード段階は、レジスタに第１データが格納されたセルに対してはリード動作を実施せず、第２レベルのしきい値電圧を有するメモリセルを区分して、第２レベルに該当する第２データ「１０」を該当レジスタに格納する段階である。
【００５４】
第３リード段階は、レジスタに第１または第２データが格納されたセルに対してはリード動作を実施せず、第３レベルのしきい値電圧を有するメモリセルを区分して、第３レベルに該当する第３データ「０１」を該当レジスタに格納する段階である。第３リード段階が実施されるまでレジスタに何のデータも格納されていないセルのしきい値電圧は、第４レベルと判断し、レジスタに第４データ「００」を格納する。
【００５５】
図６はプログラムされたセルのしきい値電圧レベルに基づいて第１レベルのしきい値電圧を有するメモリセルを区分して、第１レベルに該当する第１データ「１１」を該当レジスタに格納する第１リード段階を説明するための流れ図である。
【００５６】
図６に示すように、第１リード段階が始まると、全てのレジスタに第４データ「００」を格納し、カウンタの出力は第１データ「１１」とセットする。そして、メモリセルと基準セルには第１ワード線電圧Ｖｒ１を印加する（Ｓ２０１）。
【００５７】
第１ワード線電圧Ｖｒ１が印加されると、１番目のセルを指定する（Ｓ２０２）。１番目のメモリセルが指定されると、プログラム段階で使用したセンスアンプは、メモリセルのドレイン電流と基準セルのドレイン電流をセンシングする（Ｓ２０３）。
【００５８】
メモリセルのドレイン電流と基準セルのドレイン電流をセンシングし、しきい値電圧を比較（Ｓ２０４）して、メモリセルのしきい値電圧が基準セルのしきい値電圧より低い場合には、カウンタで生成された第１データ「１１」を該当レジスタに格納する（Ｓ２０５）。メモリセルのしきい値電圧が基準セルのしきい値電圧より低ければ、メモリセルのしきい値電圧が第１レベル電圧に該当することを意味する。
【００５９】
これにより、ドレイン電流が多く流れることになり、これはメモリセルに格納されたデータが第１データ「１１」に該当することを意味する。従って、センスアンプの信号に基づいて、センスアンプ駆動回路はカウンタの出力端子に接続されているスイッチング部を動作させ、カウンタで生成された第１データ「１１」はレジスタに格納される。
【００６０】
メモリセルのしきい値電圧が基準セルのしきい値電圧より高い場合には、レジスタに格納されている第４データ「００」を維持する（Ｓ２０６）。メモリセルのしきい値電圧が基準セルのしきい値電圧より高ければ、メモリセルのしきい値電圧が第１レベル電圧より高いことを意味する。
【００６１】
しかし、今まではメモリセルのしきい値電圧がどのレベル電圧であるかは正確に知ることができないため、正確なしきい値電圧のレベルが判明されるまで、レジスタに格納された第４データ「００」を維持する。
【００６２】
メモリセルのしきい値電圧に基づいて、レジスタに第１データ「１１」を格納するか、或いは格納されている第４データ「００」を維持することが決定されてリード動作が完了すると、次のメモリセルをリードするためにセルの番号を増加させる（Ｓ２０７）。
【００６３】
セル番号を増加させて次のセルが選択されると、前記段階（Ｓ２０３乃至Ｓ２０７）を再実施してメモリセルのしきい値電圧に基づいてレジスタにデータを格納または維持させ、前記の動作でリードを実施したセルが最後のセルであれば、第１リード段階を終了する（Ｓ２０８）。
【００６４】
前記第１リード段階が完了すると、第１レベル電圧のしきい値電圧を有するメモリセルはリード動作が完了してレジスタに第１データ「１１」が格納され、第２リード段階からはリード動作が行われない。
【００６５】
また、第１レベル電圧以上のしきい値電圧を有するメモリセルは、レジスタに第４データ「００」が維持され、正確なしきい値電圧をセンシングしてレジスタにデータを格納するために第２リード段階においてもリード動作が実施される。
【００６６】
図７はプログラムされたセルのしきい値電圧レベルに基づて第２レベルのしきい値電圧を有するメモリセルを区分して、第２レベルに該当する第１データ「１０」を該当レジスタに格納する第２リード段階を説明するための流れ図である。
【００６７】
図７に示すように、第２リード段階が始まると、レジスタに格納されている第４データ「００」は維持し、カウンタの出力は第２データ「１０」とセットする。そして、メモリセルと基準セルには第２ワード線電圧Ｖｒ２を印加する（Ｓ２１１）。
【００６８】
第２ワード線電圧Ｖｒ２が印加されると、１番目のセルを指定する（Ｓ２１２）。１番目のメモリセルが指定されると、メモリセルのしきい値電圧に対する情報を格納しているレジスタのデータを検出（Ｓ２１３）し、レジスタに格納されているデータが第１データ「１１」であるか否かを判断する（Ｓ２１４）。
【００６９】
レジスタに格納されているデータが第１データ「１１」の場合には、センスアンプ駆動回路を用いてセンシング回路の動作を中止し、センシング回路の出力端子をフローティング状態にする（Ｓ２１５）。
【００７０】
これは、レジスタに格納されているデータが第１データ「１１」であるセルは、第１リード段階でリード動作が完了してしきい値電圧に対する情報がレジスタに格納されているセルなので、リード動作を実施する必要がないからである。
【００７１】
レジスタに格納されているデータが第４データ「００」の場合には、今まで正確なデータがレジスタに格納されていない状態なので、リード動作を実施するためにプログラム段階で使用したセンスアンプを用いてメモリセルのドレイン電流と基準セルのドレイン電流をセンシングする（Ｓ２１６）。
【００７２】
メモリセルのドレイン電流と基準セルのドレイン電流をセンシングししきい値電圧を比較（Ｓ２１７）して、メモリセルのしきい値電圧が基準セルのしきい値電圧より低い場合には、カウンタから生成された第２データ「１０」を該当レジスタに格納する（Ｓ２１８）。メモリセルのしきい値電圧が基準セルのしきい値電圧より低ければ、メモリセルのしきい値電圧が第２レベル電圧に該当することを意味する。
【００７３】
これにより、第２レベル電圧に相応するドレイン電流が流れることになり、これはメモリセルに格納されたデータが第２データ「１０」に該当することを意味する。従って、センスアンプの信号に基づいてセンスアンプ駆動回路はカウンタの出力端子に接続されているスイッチング部を動作させ、カウンタから生成された第２データ「１０」はレジスタに格納される。
【００７４】
メモリセルのしきい値電圧が基準セルのしきい値電圧より高い場合には、レジスタに格納されている第４データ「００」を維持する（Ｓ２１９）。メモリセルのしきい値電圧が基準セルのしきい値電圧より高ければ、メモリセルのしきい値電圧が第２レベル電圧より高いことを意味する。
【００７５】
ところが、今まではメモリセルのしきい値電圧がどのレベル電圧であるかは正確に知ることができないため、正確なしきい値電圧のレベルが判明されるまでレジスタに格納された第４データ「００」を維持する。
【００７６】
メモリセルのしきい値電圧に基づいてレジスタに第２データ「１０」を格納するか、或いは格納されている第４データ「００」を維持するかが決定されてリード動作が完了すると、次のメモリセルをリードするためにセル番号を増加させる（Ｓ２２０）。
【００７７】
セル番号を増加させて次のセルが選択されると、前記段階（Ｓ２１３乃至Ｓ２２０）を再実施してメモリセルのしきい値電圧に基づいてレジスタにデータを格納または維持させ、前記の動作でリードを実施したセルが最後のセルであれば、第２リード段階を終了する（Ｓ２２１）。
【００７８】
上述した第２リード段階が完了すると、しきい値電圧が第２レベル電圧であるメモリセルもリード動作が完了してレジスタに第２データ「１０」が格納され、第３リード段階からはリード動作が行われない。
【００７９】
また、第２レベル電圧以上のしきい値電圧を有するメモリセルはレジスタに第４データ「００」が保持され、正確なしきい値電圧をセンシングしてレジスタにデータを格納するために、第３リード段階でもリード動作が実施される。
【００８０】
図８はプログラムされたセルのしきい値電圧レベルに基づいて第３レベルのしきい値電圧を有するメモリセルを区分して、第３レベルに該当する第３データ「０１」を該当レジスタに格納する第３リード段階を説明するための流れ図である。
【００８１】
図８に示すように、第３リード段階が始まると、レジスタに格納されている第４データ「００」は維持し、カウンタの出力は第３データ「０１」とセットする。そして、メモリセルと基準セルには第３ワード線電圧Ｖｒ３を印加する（Ｓ２３１）。
【００８２】
第３ワード線電圧Ｖｒ３が印加されると、１番目のセルを指定する（Ｓ２３２）。１番目のメモリセルが指定されると、メモリセルのしきい値電圧に対する情報を格納しているレジスタのデータを検出（Ｓ２３３）し、レジスタに格納されているデータが第１または第２データ「１１」または「１０」であるかを判断する（Ｓ２３４）。
【００８３】
レジスタに格納されているデータが第１または第２データ「１１」または「００」の場合には、センスアンプ駆動回路を用いてセンシング回路の動作を中止し、センシング回路の出力端子をフローティング状態にする（Ｓ２３５）。
【００８４】
これは、レジスタに格納されているデータが第１または第２データ「１１」または「１０」であるセルは第１または第２リード段階でリード動作が完了してしきい値電圧に対する情報がレジスタに格納されているセルなので、リード動作を実施する必要がないからである。
【００８５】
リード動作の行われたメモリセルは、レジスタに第１または第２データ「１１」または「１０」が格納されており、リード動作を実施すべきメモリセルはレジスタに第４データ「００」が格納されている。
【００８６】
従って、レジスタに格納されているデータのうち上位ビットのみを検出して、上位ビットが「０」であるメモリセルのみリード動作を実施するとすれば、回路の構成をさらに簡単にすることができる。
【００８７】
レジスタに格納されているデータが第４データ「００」の場合には、今まで正確なデータがレジスタに格納されていない状態なので、リード動作を実施するために、プログラム段階で使用したセンスアンプを用いてメモリセルのドレイン電流と基準セルのドレイン電流をセンシングする（Ｓ２３６）。
【００８８】
メモリセルのドレイン電流と基準セルのドレイン電流をセンシングし、しきい値電圧を比較（Ｓ２３７）して、メモリセルのしきい値電圧が基準セルのしきい値電圧より低い場合には、カウンタから生成された第３データ「０１」を該当レジスタに格納する（Ｓ２３８）。メモリセルのしきい値電圧が基準セルのしきい値電圧より低ければ、メモリセルのしきい値電圧が第３レベル電圧に該当することを意味する。
【００８９】
これにより、第３レベル電圧に相応するドレイン電流が流れることになり、これはメモリセルに格納されたデータが第３データ「０１」に該当することを意味する。従って、センスアンプの信号に基づいてセンスアンプ駆動回路は、カウンタの出力端子に接続されているスイッチング部を動作させ、カウンタから生成された第３データ「０１」はレジスタに格納される。
【００９０】
メモリセルのしきい値電圧が基準セルのしきい値電圧より高い場合には、レジスタに格納されている第４データ「００」を維持する（Ｓ２３９）。メモリセルのしきい値電圧が基準セルのしきい値電圧より高いということは、メモリセルのしきい値電圧が最も高い第４レベル電圧であることを意味するので、レジスタに格納されている第４データ「００」がそのまま維持され、メモリセルのしきい値電圧に対するデータとして同時に確定される。
【００９１】
これにより、第３レベルのしきい値電圧を有するセルと第４レベル電圧のしきい値電圧を有するセルとが同時に判断されるので、全てのレジスタにもデータが格納されて全レベルのメモリセルに対するリード動作が行われる。
【００９２】
メモリセルのしきい値電圧に基づいてレジスタに第３データ「０１」を格納するか、或いは格納されている第４データ「００」を維持することが決定されてリード動作が完了すると、次のメモリセルをリードするためにセル番号を増加させる（Ｓ２４０）。
【００９３】
セル番号を増加させて次のセルが選択されると、前記段階（Ｓ２３３乃至Ｓ２４０）を再実施してメモリセルのしきい値電圧に基づいてレジスタにデータを格納または維持させ、前記の動作でリードを実施したセルが最後のセルであれば、第３リード段階を終了する（Ｓ２４１）。
【００９４】
これにより、全てのメモリセルがしきい値電圧レベルに基づいてリード動作が完了する。また、全メモリセルはセンシング回路に接続され、アドレス信号を用いて順次セルを選択してしきい値電圧によるデータを検出することにより、一つのセンシング回路をもっても全レベルのメモリセルに対するリード動作を実施することができる。
【００９５】
前述では２ビット（第１乃至第４レベル）の場合を例として説明したが、ビット数に基づいてレジスタの数も増やし、ワード線に印加される電圧をより細分化して段階的に印加すると、それ以上のビットにおいても一つのセンシング回路を用いた単純な回路構造で前述したマルチレベルフラッシュメモリプログラム方法及びリード方法を適用することができる。
【００９６】
以下、一つの回路を例として、本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法を補充説明する。
【００９７】
図９は本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法を説明するために一例として示した回路図である。図10は図９の回路図においてセンスアンプイネーブル信号発生部を説明するための回路図である。
【００９８】
図９に示すように、センシング回路を用いたマルチレベルフラッシュメモリプログラム／リードを行うための回路は、選択されたセルＦＭＣのドレインに印加される電圧を制御する電圧調節部１００と、ソースにプログラミング電圧ＶＰＰが印加され、ゲートとドレインとが共通接続されたＰＭＯＳトランジスタＰＭ１００と、ドレインが前記ＰＭＯＳトランジスタＰＭ１００のドレインに接続され、ゲートが前記電圧調節部１００の出力端に接続され、ソースが選択されたセルＦＭＣのドレインに接続されたＮＭＯＳトランジスタＮＭ１００と、基準電圧ＶＲＥＦを発生する基準電圧発生部２００（基準電流供給部）と、一つの端子に前記ＰＭＯＳトランジスタＰＭ１００とＮＭＯＳトランジスタＮＭ１００の共通接続されたドレインの電圧が印加され、もう一つの端子に前記基準電圧発生部２００の基準電圧ＶＲＥＦが印加され、これを比較する比較部３００（比較回路）と、プログラム時には２ビットの情報ＭＳＢ、ＬＳＢを入力としてプログラムするかどうかを判断し、プログラムが完了する瞬間には前記比較部３００と電圧調節部１００の動作を中止させるセンスアンプ駆動設定部４００と、リード時に各段階ごとに前記センスアンプ駆動設定部４００に前記２ビットの情報を提供するために一つのセンスアンプが処理しなければならないセルアレイの情報のビット数と同個数のレジスタ５０１、５０２からなるレジスタアレイ５００と、リードモードの各段階でレジスタアレイ５００に格納されるデータを決定する２ビットの出力を発生するカウンタ部６００とを含んでなる。
【００９９】
前記電圧調節部１００は、ソースにプログラミング電圧ＶＰＰが印加され、ゲートがドレインに共通接続された第１ＰＭＯＳトランジスタＰＭ１０１と、ソースにプログラミング電圧ＶＰＰが印加され、ゲートがドレインに共通接続され、ゲートが第１ＰＭＯＳトランジスタＰＭ１０１のゲートに共通接続された第２ＰＭＯＳトランジスタＰＭ１０２と、ゲートが選択されたセルＦＭＣのドレインに接続され、ドレインが前記第１ＰＭＯＳトランジスタＰＭ１０１のドレインに接続された第１ＮＭＯＳトランジスタＮＭ１０１と、ゲートにクランプ電圧ＶＣＬＡＭＰが印加され、ドレインが前記第２ＰＭＯＳトランジスタＰＭ１０２のドレインに接続された第２ＮＭＯＳトランジスタＮＭ１０２と、ゲートに電圧調節イネーブル信号ＶＲＥＮが印加され、第１ＮＭＯＳトランジスタＮＭ１０１及び第２ＮＭＯＳトランジスタＮＭ１０２が共通接続されたソースと接地電圧ＶＳＳ端子との間に接続された第３ＮＭＯＳトランジスタＮＭ１０３とを含んでなる。
【０１００】
前記基準電圧発生部２００は、ソースにプログラミング電圧ＶＰＰが印加され、ゲートがドレインに共通接続され、前記比較部３００の入力端に接続されたＰＭＯＳトランジスタＰＭ２００と、ゲートに制御ゲート電圧ＶＧが印加され、ＰＭＯＳトランジスタＰＭ２００と接地電圧ＶＳＳとの間に接続された基準セルＣＲＥＦとを含んでなる。
【０１０１】
前記比較部３００は、プログラミング電圧ＶＰＰによって駆動され、一つの端子に前記基準電圧発生部２００の基準電圧ＶＲＥＦが印加され、もう一つの端子にセル電圧ＶＣＥＬＬが印加されて、これを比較する差動増幅器３０１から構成される。
【０１０２】
前記センスアンプ駆動設定部４００は、プログラムの際に前記レジスタアレイ５００から２ビットのデータＭＳＢ、ＬＳＢを受けてセンスアンプイネーブル信号ＳＡＥＮを出力するセンスアンプイネーブル信号発生部４０１と、前記センスアンプイネーブル信号発生部４０１のセンスアンプイネーブル信号ＳＡＥＮをラッチするラッチ部４０２と、前記比較部３００の出力、前記ラッチ部４０２の出力及びプログラム／リードモード選択信号ＰＲＳＥＬを入力とし、これを否定論理積してスイッチングイネーブル信号ＳＷＥＮを出力するＮＡＮＤゲートＮＤ４００と、前記比較部３００の出力とプログラム／リードモード選択信号ＰＲＳＥＬを入力とし、これを論理積するＡＮＤゲートＡＮＤ４００と、ドレインにセンスアンプイネーブル信号ＳＡＥＮが印加され、ゲートに前記ＡＮＤゲートＡＮＤ４００の出力が印加され、ソースが接地電圧ＶＳＳに接続された第１ＮＭＯＳトランジスタＮＭ４０１と、ゲートに前記ラッチ部４０２の出力が印加され、ドレインが前記電圧調節部１００の第２ＮＭＯＳトランジスタＮＭ１０２のゲートに接続され、ソースが接地電圧ＶＳＳに接続された第２ＮＭＯＳトランジスタＮＭ４０２と、ゲートに前記ラッチ部４０２の出力が印加され、ＮＭＯＳトランジスタＮＭ１００と接地電圧ＶＳＳ端子との間に接続された第３ＮＭＯＳトランジスタＮＭ４０３と、前記ラッチ部４０２の出力を反転させて電圧調節イネーブル信号ＶＲＥＮを出力するインバータＩＮＶ４００とを含んでなる。
【０１０３】
前記センスアンプイネーブル信号発生部４０１は、図10に示すように、第１レベルイネーブル信号ＬＥＮ１及びその反転された信号／ＬＥＮ１によって制御され、電源電圧ＶＤＤを選択的に出力する第１伝送ゲートＴＧ１と、前記レジスタアレイ５００の最上位ビットＭＳＢと最下位ビットＬＳＢとを否定論理積するＮＡＮＤゲートＮＤ４１１と、そのＮＡＮＤゲートＮＤ４１１の出力を、第２レベルイネーブル信号ＬＥＮ２及びその反転された信号／ＬＥＮ２によって制御され、選択的に出力する第２伝送ゲートＴＧ２と、前記最上位ビットＭＳＢを反転させるインバータＩＮＶ４１１と、そのインバータＩＮＶ４１１の出力を、第３レベルイネーブル信号ＬＥＮ３及びその反転された信号／ＬＥＮ３によって制御され、選択的に出力する第３伝送ゲートＴＧ３と、前記最上位ビットＭＳＢと最下位ビットＬＳＢとを否定論理合するＮＯＲゲートＮＯＲ４１１と、そのＮＯＲゲートＮＯＲ４１１の出力を、第４レベルイネーブル信号ＬＥＮ４及びその反転された信号／ＬＥＮ４によって制御され、選択的に出力する第４伝送ゲートＴＧ４とを含んで構成される。
【０１０４】
前記カウンタ部６００は、実際カウントを行うカウンタ６０１と、前記センスアンプ駆動設定部４００のスイッチングイネーブル信号ＳＷＥＮによって制御され、前記カウンタ６０１の出力を選択的に出力するスイッチング部６０２とを含んでなる。
【０１０５】
次に、このように構成されたマルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路の動作を説明する。
【０１０６】
前記の構成によってマルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路は、４つのレベルを有するフラッシュメモリアレイをプログラム／リードする場合、それぞれ３段階のプログラム動作と３段階のリード動作が必要である。
【０１０７】
まず、プログラムの際には、各段階別に制御ゲートの電圧ＶＧが増加し、基準電流ＩＲＥＦが同一に維持されて段階的にセルのしきい値電圧が上昇しながらプログラムが行われる。レジスタアレイ５００の各レジスタ５０１、５０２で各段階毎に格納されたデータが反復的にリードされて前記データが該当レベルでプログラムを行うかどうかを判断して、プログラムが行われる。
【０１０８】
前記データが「１１」であれば、初期しきい値電圧値を維持し、「１０」であれば、１番目の段階でプログラムが行われ、「０１」であれば、１、２番目の段階でプログラムが行われ、「００」であれば、１、２、３番目の段階でプログラムが行われる。
【０１０９】
各段階別にプログラムが行われながら各セルのしきい値電圧が高くなり、基準電流ＩＲＥＦよりセル電流ＩＣＥＬＬが低くなる瞬間、前記センスアンプ駆動設定部４００の第２、第３ＮＭＯＳトランジスタＮＭ４０２、ＮＭ４０３及びインバータＩＮＶ４００の出力ＶＲＥＮによってプログラムが中断される。
【０１１０】
一方、リード動作の際には、第１段階で第１レベルをセンシングして２、３、４番目のレベルから区分し、第２段階では２番目のレベルをセンシングして３、４番目のレベルから区分し、第３段階では３番目のレベルをセンシングし、その時までセンシングされていないセルは４番目のレベルに区分される。
【０１１１】
次に、このようなリード動作を各段階別にさらに詳しく説明する。第１段階では、まず全てのレジスタ５０１、５０２を「０」とリセットし、カウンタ部６００の出力を「１１」とセットする。その後、メモリセルの制御ゲート電圧ＶＧを第１電圧Ｖｒ１と設定してメモリセルＦＭＣのしきい値電圧が基準セルＣＲＥＦのしきい値電圧より低ければ、前記カウンタ部６００の出力がレジスタアレイ５００に格納される。
【０１１２】
選択されたメモリセルＦＭＣのしきい値電圧が基準セルＣＲＥＦのしきい値電圧より高ければ、レジスタアレイ５００は「０」と格納されたデータをそのまま維持する。ここで、前記第１電圧Ｖｒ１は１番目のレベルセルのしきい値電圧よりは高く、２、３、４番目のレベルセルと基準セルのしきい値電圧よりは低い値に設定される。
【０１１３】
第２段階では、カウンタ部６００の出力が「１０」に、セルの制御ゲート電圧ＶＧが第２電圧Ｖｒ２に増加した後、センスアンプに接続されたセルのカラム（ＣＮ個）が順次センシングされる。各カラムではそのセルに該当するレジスタの既存データがリードされる。
【０１１４】
前記既存データが「１１」であれば、センスアンプ３０１が動作せず、センスアンプ３０１の出力がフローティングされてカウンタ部６００の出力がレジスタアレイ５００に格納されないようにカウンタ部６００のスイッチング部６０２が遮断される。
【０１１５】
既存のデータが「１１」でなければセンシングを行うが、この際、選択されたセルＦＭＣのしきい値電圧が基準セルＣＲＥＦのしきい値電圧より低い場合は２番目のレベルセルであって、センスアンプ３０１の出力がロジックハイ(High)になり、カウンタ部６００の出力である「１０」がレジスタアレイ５００に格納される。
【０１１６】
もし、選択されたセルＦＭＣのしきい値電圧が基準セルＣＲＥＦのしきい値電圧より高い場合は３または４レベルセルであって、センスアンプ３０１の出力がロジックロー(Low)となり、カウンタ部６００の出力がレジスタアレイ５００に格納されないようにカウンタ部６００のスイッチング部６０２が遮断される。
【０１１７】
メモリアレイの全てのセンスアンプ３０１が前記過程を同時にセルカラム数（ＣＮ）回の間行うので、第２段階が終了し、レジスタアレイ５００の各レジスタ５０１、５０２の１、２番目のレベルセルはセンシングされて記録されており、残りは「０」にリセットされた状態を維持する。
【０１１８】
第３段階ではカウンタ部６００の出力を「０１」とし、セルの制御ゲート電圧を第３電圧Ｖｒ３に増加させた後、センスアンプに接続されたセルカラム（ＣＮ個）を順次センシングする。
【０１１９】
各カラムではそのセルに該当するレジスタの既存データを読み出して、前記既存データが「１１」または「１０」であれば、センスアンプ３０１を動作させず、センスアンプ３０１の出力をフローティングさせて前記カウンタ部６００の出力がレジスタアレイ５００に入らないようにスイッチング部６０２が遮断される。
【０１２０】
既存のデータが「１１」または「１０」でなければセンシングを行うが、この際、選択されたセルＦＭＣのしきい値電圧が基準セルＣＲＥＦより低い場合は、３番目のレベルセルであって、センスアンプ３０１の出力がロジックハイ(High)となり、レベル状態指定回路の出力である「１」をレジスタアレイ５００に格納する。
【０１２１】
選択されたセルＦＭＣのしきい値電圧が基準セルＣＲＥＦのしきい値電圧より高い場合は４レベルセルであって、センスアンプの出力がロジックロー(Low)となり、レベル状態指定回路の出力がレジスタアレイ５００に入らないようにスイッチング部６０２が遮断される。
【０１２２】
メモリアレイの全てのセンスアンプ３０１が前記過程を同時にセルのカラム数（ＣＮ）回の間行うので第３段階が終了し、レジスタの状態は１、２、３番目のレベルセルはセンシングされて記録されており、残りは４番目のレベルセルであって「０」、即ちリセットされた状態を維持する。
【０１２３】
このようなマルチレベルフラッシュメモリをプログラム／リードするためのセンシング回路は、４レベル（２ビット）セルの場合について説明した。しかし、４レベル以上を有する場合でもカウンタ部６００のビット数をセルのビット数と同一にし、段階の数をセルのレベル数より１つ小さくすると、一つのセルに２ビット以上の情報を有するフラッシュメモリセルアレイに適用可能である。
【０１２４】
【発明の効果】
上述したように、本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法によれば、段階別センシングの際に現段階とレジスタに格納された以前データとを比較して、センシングしないセンスアンプは作動しないようにすることができて消耗電流を減らすことができ、データ処理を複雑な演算によらず、センシング回路のセンシング結果に基づいて前記レベル状態指定回路の出力をレジスタに送るか、或いは以前レベルデータを維持することにより、簡単な回路のみでもデータ処理が可能であり、メモリチップ内に多くのセンスアンプを置くことができるから、同時に処理されるセルの数を増やしてデータ処理能力を向上させる効果がある。
【図面の簡単な説明】
【図１】従来のセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法を説明するために第１実施例として示した回路図である。
【図２】従来のセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法を説明するために第２実施例として示した回路図である。
【図３】本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法を説明するために示した流れ図である。
【図４】本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法を説明するために示した流れ図である。
【図５】本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法を説明するために示した流れ図である。
【図６】本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリリード方法を説明するために示した流れ図である。
【図７】本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリリード方法を説明するために示した流れ図である。
【図８】本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリリード方法を説明するために示した流れ図である。
【図９】本発明に係るセンシング回路を用いたマルチレベルフラッシュメモリプログラム方法及びリード方法を説明するために一例として示した回路図である。
【図１０】図９の回路図においてセンスアンプイネーブル信号発生部を説明するために示した回路図である。
【符号の説明】
１００  電圧調節部
２００  基準電圧発生部
３００  比較部
３０１  差動増幅器
４００  センスアンプ駆動設定部
４９１  センスアンプイネーブル信号発生部
４０２  ラッチ部
５００  レジスタアレイ
５０１、５０２  第１、第２レジスタ
６００  カウンタ部
６０１  カウンタ
６０２  スイッチング部
ＦＭＣ  選択されたフラッシュメモリセル
ＣＲＥＦ  基準セル
ＰＭ１００、ＰＭ１０１、ＰＭ１０２、ＰＭ２００  ＰＭＯＳトランジスタ
ＮＭ１００、ＮＭ１０１〜ＮＭ１０３、ＮＭ４０１〜ＮＭ４０３  ＮＭＯＳトランジスタ
ＮＤ４００  ＮＡＮＤゲート
ＡＮＤ４００  ＡＮＤゲート
ＩＮＶ４００  インバータ
【図１】
0003872335.tif 000002
【図２】
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【図３】
0003872335.tif 000004
【図４】
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【図５】
0003872335.tif 000006
【図６】
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【図７】
0003872335.tif 000008
【図８】
0003872335.tif 000009
【図９】
0003872335.tif 000010
【図１０】
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