(57)【特許請求の範囲】
【請求項１】
データを貯蔵する第１メモリブロックと、
前記第１メモリブロックに貯蔵されたデータを感知する第１感知増幅器と、
前記第１感知増幅器に連結され、各々複数個の入出力線を具備する第１及び第２入出力線グループと、
外部から入力される書込み信号及び内部クロック信号を入力し、書込みインタラプト書込み信号を発生して前記第１感知増幅器に提供する書込みインタラプト書込み信号発生部とを具備し、
前記書込み信号が最初にイネーブルされて、外部から入力されるデータが、活性化された前記第１入出力線グループを通じて前記第１メモリブロックに書き込まれている途中で、前記第２入出力線グループを通じて前記第１メモリブロックにデータを書込むために前記書込み信号が二番目にイネーブルされる場合、前記書込みインタラプト書込み信号発生部は、前記書込み信号が二番目にイネーブルされてから前記内部クロック信号が所定サイクルを過ぎた後前記書込みインタラプト書込み信号をイネーブルさせ、その直後に前記第１入出力線グループはプリチャージされることを特徴とする同期式DRAM半導体装置。
【請求項２】
前記書込みインタラプト書込み信号発生部は、
前記書込み信号と前記内部クロック信号を入力し、前記内部クロック信号に応答して前記書込み信号を前記内部クロック信号の所定サイクルだけ延ばす信号遅延部と、
前記信号遅延部に連結され、前記内部クロック信号を入力し前記内部クロック信号と前記信号遅延部の出力に応答して前記書込みインタラプト書込み信号をパルスとして発生するパルス発生部とを具備することを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項３】
前記信号遅延部は、
前記書込み信号及び内部クロック信号を入力し前記内部クロック信号のロジックレベルが変わる時ごとに順次に前記内部クロック信号によりゲートされる第１乃至第４伝送ゲートと、
前記第１及び第４伝送ゲートに各々連結され前記第１乃至第４伝送ゲートの出力をラッチする第１乃至第４ラッチ回路とを具備することを特徴とする請求項２に記載の同期式DRAM半導体装置。
【請求項４】
前記パルス発生部は、
前記書込み信号及び内部クロック信号を組み合わせて出力を発生する第１論理回路と、
前記第１論理回路の出力を入力する、奇数個のインバータからなるインバータチェーンと、
前記第１論理回路の出力と前記インバータチェーンの出力を組み合わせて前記書込みインタラプト書込み信号を発生する第２論理回路とを具備することを特徴とする請求項２に記載の同期式DRAM半導体装置。
【請求項５】
前記同期式DRAM半導体装置は、
データを貯蔵する第２メモリブロックと、
前記第２メモリブロックに貯蔵されたデータを感知する第２感知増幅器と、
前記第２感知増幅器に連結され、各々複数個の入出力線を具備する第３及び第４入出力線グループを具備し、
前記第１入出力線グループが活性化またはプリチャージされる時前記第３入出力線グループが同時に活性化またはプリチャージされ、前記第２入出力線グループが活性化またはプリチャージされる時前記第４入出力線グループが同時に活性化またはプリチャージされることを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項６】
前記同期式DRAM半導体装置はDDR同期式DRAM半導体装置であることを特徴とする請求項１に記載の同期式DRAM半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に書込みインタラプト書込み(write-interrupt-write)機能を有するダブルデータレート(double data rate：以下、DDRと略する)同期式DRAM半導体装置に関する。
【０００２】
【従来の技術】
DDR同期式DRAM半導体装置は書込みインタラプト書込み機能を有している。書込みインタラプト書込み機能とは、二つの入出力線グループ中一つの入出力線グループを通じて外部から入力されたデータがメモリブロックに書込まれている途中で、前記書込み動作を止め他の入出力線グループを通じて外部から入力される他のデータを前記メモリブロックに書込む機能である。DDR同期式DRAM半導体装置では外部から入力されるデータは外部クロック信号のクロックが２サイクル過ぎた後、前記入出力線グループに載せられる。ところが、従来はこれを考えずに書込みインタラプト書込み機能を遂行するにつれて望ましくないデータがメモリブロックに書込まれてDDR同期式DRAM半導体装置の不良を招く場合があった。
【０００３】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、書込みインタラプト書込み機能を正確に遂行する同期式DRAM半導体装置を提供することである。
【０００４】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、第１メモリブロック、第１感知増幅器、第１及び第２入出力線グループ、及び書込みインタラプト書込み信号発生部を具備する。第１メモリブロックはデータを貯蔵する。第１感知増幅器は前記第１メモリブロックに貯蔵されたデータを感知する。第１及び第２入出力線グループは前記第１感知増幅器に連結され、各々複数個の入出力線を具備する。書込みインタラプト信号発生部は外部から入力される書込み信号及び内部クロック信号を入力し、書込みインタラプト書込み信号を発生して前記第１感知増幅器に提供する。前記書込み信号が最初にイネーブルされて、外部から入力されるデータが、活性化された前記第１入出力線グループを通じて前記第１メモリブロックに書き込まれている途中で、前記第２入出力線グループを通じて前記第１メモリブロックにデータを書込むために前記書込み信号が二番目にイネーブルされる場合、前記書込みインタラプト書込み信号発生部は、前記書込み信号が二番目にイネーブルされてから前記内部クロック信号が所定サイクル過ぎた後前記書込みインタラプト書込み信号をイネーブルさせ、その直後に前記第１入出力線グループはプリチャージされる。
【０００５】
前記書込みインタラプト書込み信号発生部は、前記書込み信号と前記内部クロック信号を入力し、前記内部クロック信号に応答して前記書込み信号を前記内部クロック信号の所定サイクルだけ延ばす信号遅延部と、前記信号遅延部に連結され、前記内部クロック信号を入力し前記内部クロック信号と前記信号遅延部の出力に応答して前記書込みインタラプト書込み信号をパルスとして発生するパルス発生部とを具備する。
【０００６】
前記同期式DRAM半導体装置は、データを貯蔵する第２メモリブロック、前記第２メモリブロックに貯蔵されたデータを感知する第２感知増幅器、前記第２感知増幅器に連結され、各々複数個の入出力線を具備する第３及び第４入出力線グループを具備し、前記第１入出力線グループが活性化またはプリチャージされる時前記第３入出力線グループが同時に活性化またはプリチャージされ、前記第２入出力線グループが活性化またはプリチャージされる時前記第４入出力線グループが同時に活性化またはプリチャージされる。
前記本発明によって同期式DRAM半導体装置は書込みインタラプト書込み機能を正確に遂行する。
【０００７】
【発明の実施の形態】
以下、本発明の望ましい実施形態が示された添付図面を参照して本発明をより詳細に説明する。本発明はしかし、多様な形態で具体化されるものであって、説明される実施形態に限って解釈してはいけない。むしろ、本実施形態は本開示が徹底的かつ完全で、この分野で通常の知識を有する者に本発明の範囲が十分に伝達されるように提供される。全般的に同じ番号は同じ素子を示す。さらに、ここに示され記述された各実施形態はその相補的な実施形態を含む。
【０００８】
図１を参照すれば、本発明に係る１２８MB DDR同期式DRAM半導体装置１０１は書込みインタラプト書込み信号発生部１１１、カラム選択線制御部１２１、第１及び第２メモリブロック１３１、１３２、第１及び第２感知増幅器１４１、１４２、第１乃至第８入出力線IO１〜IO８及び入出力バッファ１５１を具備する。第１及び第２入出力線IO１、IO２は第１入出力線グループ、第３及び第４入出力線IO３、IO４は第２入出力線グループ、第５及び第６入出力線IO５、IO６は第３入出力線グループ、第７及び第８入出力線IO７、IO８は第４入出力線グループと呼ぶことにする。
【０００９】
外部からDDR同期式DRAM半導体装置１０１にアドレス信号Add及び外部クロック信号CLKが印加される。外部クロック信号CLKはDDR同期式DRAM半導体装置１０１の内部に適した内部クロック信号PCLKに変わる。アドレス信号Addは第１及び第２メモリブロック１３１、１３２に備わる多数個のメモリセル(図示せず)の中の一部を選択する。外部から入力されるデータDinは入出力バッファ１５１と第１乃至第８入出力線IO１〜IO８及び第１及び第２感知増幅器１４１、１４２を通じてアドレス信号Addにより選定されたメモリセルに書込まれる。この際、データDinは内部クロック信号PCLKに同期されて書込みや読出される。
【００１０】
書込みインタラプト書込み信号発生部１１１は信号遅延部１１３及びパルス発生部１１５を具備する。信号遅延部１１３はモード信号MODE、書込み信号PWRF、PWR、チップ選択信号PCS、カラム制御信号PCF、内部クロック信号PCLK、DDR設定信号PDDR及び電源電圧感知信号PVCCHを入力し、信号DO１、P１、P２、P３、SDR_PWIを出力する。書込みインタラプト書込み信号発生部１１１は書込みインタラプト書込み機能を遂行するために書込み信号PWRF、PWRがイネーブルされれば内部クロック信号PCLKが２サイクル過ぎるとすぐに信号DO１を発生する。モード信号MODEはDDR同期式DRAM半導体装置１０１の出力モードを設定する。例えば、モード信号MODEが論理ハイであればDDR同期式DRAM半導体装置１０１から一回に出力されるデータは４個で、モード信号MODEが論理ローであればDDR同期式DRAM半導体装置１０１から一回に出力されるデータは８個以上、例えば、８個、１６個、３２個、６４個になりうる。DDR設定信号PDDRはDDR同期式DRAM半導体装置１０１のデータレートモードを設定する。例えば、DDR設定信号PDDRが論理ハイであれば、DDR同期式DRAM半導体装置１０１はDDRモードで動作し、DDR設定信号PDDRが論理ローであれば、DDR同期式DRAM半導体装置１０１はシングルデータレートモードで動作する。書込み信号PWRFは書込み信号PWRと同じ機能を有する信号で、書込み信号PWRFが書込み信号PWRより先に発生される。
【００１１】
パルス発生部１１５は書込み信号PWRF、チップ選択信号PCS、カラム制御信号PCF、内部クロック信号PCLK、DDR設定信号PDDR及び信号DO１、P１、P２を入力し、書込みインタラプト書込み信号PWIWを発生する。書込みインタラプト書込み信号PWIWはパルスとして発生される。
信号遅延部１１３とパルス発生部１１５に対しては図２を通じて詳細に説明する。
【００１２】
カラム選択線制御部１２１は内部クロック信号PCLKを入力され、書込みインタラプト書込み信号発生部１１１から信号P１、P３、DO１、SDR_PWI、MRS_PWIを入力され、カラム選択線制御信号PWICSLを発生する。カラム選択線制御信号PWICSLは書込みインタラプト書込み信号PWIWが発生すると、プリチャージされた入出力線グループに印加されるカラム選択線信号をディセーブルする。カラム選択線制御部１２１はカラム選択線制御信号PWICSLを発生させることによって、書込みインタラプト書込み機能がより正確に遂行されるように補助的役割をする。
【００１３】
図２は前記図１に示した書込みインタラプト書込み信号発生部１１１の詳細回路図である。図２を参照すれば、書込みインタラプト書込み信号発生部１１１は信号遅延部１１３とパルス発生部１１５とを具備する。
信号遅延部１１３は伝送ゲート３１１〜３１６、インバータ３２１〜３２５、３３０、NANDゲート３３１、３３２、ラッチ回路３５１〜３５５、NMOSトランジスタ３６１〜３６３及びPMOSトランジスタ３７１、３７２を具備する。
【００１４】
伝送ゲート３１１とNMOSトランジスタ３６１はモード信号MODEによりゲートされる。もし、モード信号MODEが論理ハイであれば、即ち、DDR同期式DRAM半導体装置１０１の出力データが４であれば、伝送ゲート３１１はターンオンされて書込み信号PWRFを通過させNMOSトランジスタ３６１はターンオフされる。反対に、モード信号MODEが論理ローであれば、即ち、DDR同期式DRAM半導体装置１０１の出力データが４でなければ、伝送ゲート３１１はターンオフされて書込み信号PWRFを遮断する。同時にNMOSトランジスタ３６１はターンオンされるのでNANDゲート３３１の出力は他の入力信号に関係なく常に論理ハイで維持される。NANDゲート３３１は伝送ゲート３１１から出力される書込み信号PWRF、チップ選択信号PCS及びカラム制御信号PCFを入力しこれらを否定論理積して信号SDR-PWIを発生する。インバータ３２２は信号SDR-PWIを反転させて信号P２を発生する。
【００１５】
書込み信号PWRはインバータ３２４により反転されて伝送ゲート３１２に入力される。伝送ゲート３１２は内部クロック信号PCLKによりゲートされる。即ち、伝送ゲート３１２は内部クロック信号PCLKが論理ローであればターンオンされて書込み信号PWRを通過させる。ラッチ回路３５５は伝送ゲート３１２を通過した書込み信号PWRを反転及びラッチして信号P１を発生する。NANDゲート３３２はDDR設定信号PDDR、内部クロック信号PCLK及び信号P１を入力しこれらを否定論理積して出力する。DDR同期式DRAM半導体装置１０１がDDRモードで動作する場合、DDR設定信号PDDRは論理ハイになる。DDR同期式DRAM半導体装置１０１にデータを書込もうとする場合、即ち、書込みモードの場合、書込み信号PWRF、PWRは論理ハイになる。このように、DDR同期式DRAM半導体装置１０１がDDRモード及び書込みモードで動作する場合、NANDゲート３３２の出力は内部クロック信号PCLKに応答して出力される。即ち、NANDゲート３３２の出力は内部クロック信号PCLKが論理ハイであれば論理ローになり、内部クロック信号PCLKが論理ローであれば論理ハイになる。
【００１６】
伝送ゲート３１３は信号P２を入力しNANDゲート３３２の出力によりゲートされて信号P２を出力する。信号P２が伝送ゲート３１３に入力された状態でNANDゲート３３２の出力が論理ローであれば伝送ゲート３１３はターンオンされて信号P２を出力してラッチ回路３５１にラッチする。次に、NANDゲート３３２の出力が論理ローから論理ハイに遷移すれば伝送ゲート３１３はターンオフされ、伝送ゲート３１４がターンオンされてラッチ回路３５１の出力をラッチ回路３５２にラッチする。次に、NANDゲート３３２の出力が論理ハイから論理ローに遷移すれば伝送ゲート３１４はターンオフされ、伝送ゲート３１５がターンオンされてラッチ回路３５２の出力をラッチ回路３５３にラッチする。次に、NANDゲート３３２の出力が論理ローから論理ハイに遷移すれば伝送ゲート３１５はターンオフされ、伝送ゲート３１６がターンオンされてラッチ回路３５３の出力をラッチ回路３５４にラッチする。即ち、信号P２が伝送ゲート３１３に入力されてから内部クロック信号PCLKが２サイクル過ぎれば信号P２はラッチ回路３５４から出力される。
【００１７】
NMOSトランジスタ３６２、３６３は電源電圧感知信号PVCCHによりゲートされる。電源電圧感知信号PCCHはインバータ３３０により反転されてNMOSトランジスタ３６２、３６３に印加される。DDR同期式DRAM半導体装置１０１は外部から入力される電源電圧Vccを感知し、電源電圧Vccが所定レベルより低ければ電源電圧感知信号PVCCHを論理ローにし、電源電圧Vccが所定レベルより高ければ電源電圧感知信号PVCCHを論理ハイにする。従って、電源電圧感知信号PVCCHが論理ローであればNMOSトランジスタ３６２、３６３はターンオンされるので、ラッチ回路３５１、３５３の入力は常に論理ローになって信号DO１を論理ローにし、電源電圧感知信号PVCCHが論理ハイであればNMOSトランジスタ３６２、３６３はターンオフされるのでラッチ回路３５１、３５３の入力は伝送ゲート３１３、３１５の出力に従う。
【００１８】
PMOSトランジスタ３７１、３７２はパルス発生部１１５から出力される書込みインタラプト読出し信号WIRによりゲートされる。書込みインタラプト読出し信号WIRが論理ローであればPMOSトランジスタ３７１、３７２はターンオンされるのでラッチ回路３５２、３５４の入力は論理ハイになって信号DO１を論理ローにし、書込みインタラプト読出し信号WIRが論理ハイであればPMOSトランジスタ３７１、３７２はターンオフされるのでラッチ回路３５２、３５４の入力は伝送ゲート３１４、３１６の出力に従う。
【００１９】
このように、書込み信号PWRFは信号遅延部１１３を通過しながら内部クロック信号PCLKの２サイクル分だけ遅延される。
パルス発生部１１５はNANDゲート３３３〜３４１、インバータ３２６〜３２９、インバータチェーン３８１、３８２を具備する。
インバータ３２６はDDR設定信号PDDRを反転させる。NANDゲート３３４はDDR設定信号PDDRと内部クロック信号PCLK及び信号P１を入力しこれらを否定論理積する。NANDゲート３３５は信号P１、P２、インバータ３２６の出力及び内部クロック信号PCLKを入力しこれらを否定論理積する。NANDゲート３３６はNANDゲート３３４、３３５の出力を否定論理積する。インバータチェーン３８１はNANDゲート３３６の出力を所定時間遅延及び反転させる。NANDゲート３３７はNANDゲート３３６の出力とインバータチェーン３８１の出力を否定論理積する。
【００２０】
ここで、NANDゲート３３７とインバータチェーン３８１はパルス発生機能を有する。前記パルス発生過程を説明する。NANDゲート３３７とインバータチェーン３８１はNANDゲート３３６の出力が論理ローから論理ハイに遷移する時だけパルスを発生する。NANDゲート３３６の出力が論理ローであれば、インバータチェーン３８１の出力は論理ハイである。するとNANDゲート３３７は論理ハイを出力する。その途中でNANDゲート３３６の出力が論理ローから論理ハイに遷移すればその瞬間NANDゲート３３７の入力は全て論理ハイになるのでNANDゲート３３７の出力は論理ローになる。しかし、すぐインバータチェーン３８１の出力は論理ハイから論理ローに遷移するのでNANDゲート３３７の出力は再び論理ハイになる。従って、NANDゲート３３７からローパルスが発生される。
【００２１】
NANDゲート３３９はインバータ３２６の出力と信号P２を入力しこれらを否定論理積して信号MRS_PWIを発生する。インバータ３２７は書込み信号PWRFを反転させる。NANDゲート３３３はチップ選択信号PCSとカラム制御信号PCF及びインバータ３２７の出力を入力しこれらを否定論理積する。インバータ３２８はNANDゲート３３３の出力を反転させる。NANDゲート３４０はインバータ３２８の出力と内部クロック信号PCLK及び信号P１を入力しこれらを否定論理積して書込みインタラプト読出し信号WIRを発生する。インバータ３２９は書込みインタラプト読出し信号WIRを反転させる。インバータチェーン３８２はインバータ３２９の出力を所定時間遅延及び反転させる。NANDゲート３４１はインバータ３２９の出力とインバータチェーン３８２の出力を否定論理積する。インバータ３２９の出力が論理ローから論理ハイに遷移すればNANDゲート３４１からローパルスが発生される。前記ローパルス発生方法はインバータチェーン３８１とNANDゲート３３７の動作を通じて説明したことと同一である。NANDゲート３３８はNANDゲート３３７、３４１の出力を入力しこれらを否定論理積して書込みインタラプト書込み信号PWIWを発生する。
【００２２】
このように、書込みインタラプト書込み信号PWIWはパルス発生部１１５からハイパルスとして発生される。
図３は前記図１及び図２に示した信号のタイミング図である。図３を参照して図１に示したDDR同期式DRAM半導体装置１０１の動作を説明する。図３ではバースト長が８の場合を示した。外部から第１及び第２メモリブロック１３１、１３２にデータを書込みするために、先ずカラムアドレス信号Add(図３の３２１)の最上位アドレスビットCA１１をイネーブルさせる。この状態で書込み命令PWRFが最初にイネーブルされれば(図３の３１１)それから内部クロック信号PCLKの１サイクルが過ぎた時点(図３のt１)でデータストローブ信号DQSが論理ハイとしてイネーブルされる。内部クロック信号PCLKの時点(図３のt１)でデータストローブ信号DQSがイネーブルされるのは、DDR同期式DRAM半導体装置１０１の書込み待ち時間が１に設定されているからである。データストローブ信号DQSがイネーブルされれば、外部から第１データDinがDDR同期式DRAM半導体装置１０１に入力される。第１データDinは書込み命令PWRFがイネーブルされてから内部クロック信号PCLKの２サイクル過ぎた時点(図３のt２)で活性化された第１及び第３入出力線グループに載せられる。第１データDinが書込み命令PWRFがイネーブルされてから内部クロック信号PCLKの２サイクルが過ぎた時点(図３のt２)で第１及び第３入出力線グループに載せられる理由は、DDR同期式DRAM半導体装置１０１は２ビット先取り(prefetch)方式を適用しているからである。
【００２３】
書込みインタラプト書込み機能を遂行しようとする場合、外部データDinが第１及び第３入出力線グループを通じて第１及び第３メモリブロック１３１、１３２に書込まれている途中でアドレス信号Add(図３の３２２)の最上位アドレスビットCA１１がディセーブルされて第２及び第４入出力線グループを選択し、この状態で書込み命令PWRFが二番目にイネーブルされる(図３の３１２)。すると、書込みインタラプト書込み信号発生部１１１は前記二番目にイネーブルされた書込み命令PWRFを受け、それから内部クロック信号PCLKの２サイクルが過ぎた時点(図３のt４)で書込みインタラプト書込み信号PWIWをイネーブルさせる。書込みインタラプト書込み信号PWIWがイネーブルされれば第１及び第２感知増幅器１４１、１４２は第１及び第３入出力線グループをプリチャージして、第１及び第３入出力線グループを通じて第１データDinが第１及び第２メモリブロック１３１、１３２に書込まれることを中断させる。そして外部から第２データDinが第２及び第４入出力線グループを通じて第１及び第２メモリブロック１３１、１３２に書込まれる。
【００２４】
このように、書込みインタラプト書込み信号PWIWは書込みインタラプト書込み機能を遂行するための書込み信号PWRFが入力されれば、それより内部クロック信号PCLKが２サイクル過ぎた時点(図３のt４)で発生されて第１及び第３入出力線グループをプリチャージすることによって書込みインタラプト書込み機能が遂行される間に第１データが不要に第１及び第２メモリブロック１３１、１３２に書込まれなくなる。
今まで１２８MB DDR同期式DRAM半導体装置１０１に対してのみ説明したが、本発明は１２８MB以外のDDR同期式DRAM半導体装置に対しても同一に適用されうる。また、DDR同期式DRAM半導体装置１０１は多様なバースト長さでも書込みインタラプト書込み機能を遂行することができる。
【００２５】
本発明は最適な実施形態を参照して開示され記述されたが、請求範囲により定義されたものであって、本発明の思想及び範囲内で多様な変更がこの分野の通常の知識を有する者により可能である。
【００２６】
【発明の効果】
前述したように本発明によれば、書込みインタラプト書込み機能を遂行するために第１及び第３入出力線グループが活性化されて外部データDinが第１及び第２メモリブロック１３１、１３２に書込まれている途中で書込み信号PWRFが二番目にイネーブルされる場合、書込みインタラプト書込み信号PWIWは書込み信号PWRFが二番目にイネーブルされてから内部クロック信号PCLKが２サイクル過ぎた後イネーブルされることによって、その直後に第１及び第３入出力線グループはプリチャージされて第１及び第３入出力線グループを通じて外部データDinの第１及び第２メモリブロック１３１、１３２への書込み中断される。従って、DDR同期式DRAM半導体装置１０１は正確なデータ書込み動作を遂行する。
【図面の簡単な説明】
【図１】  本発明に係る１２８MB DDR同期式DRAM(SDRAM)半導体装置の概略的なブロック図である。
【図２】  前記図１に示した書込みインタラプト書込み信号発生部の詳細回路図である。
【図３】  前記図１及び図２に示した信号のタイミング図である。
【符号の説明】
１０１…DDR同期式DRAM半導体装置
１１１…書込みインタラプト書込み信号発生部
１１３…信号遅延部
１１５…パルス発生部
１２１…カラム選択線制御部
１３１、１３２…第１及び第２メモリブロック
１４１、１４２…第１及び第２感知増幅器
１５１…入出力バッファ
IO１〜IO８…第１乃至第８入出力線
【図１】
0003992901.tif 000002
【図２】
0003992901.tif 000003
【図３】
0003992901.tif 000004