(57)【要約】【課題】  電力損失を低減することが可能な半導体装置を提供する。【解決手段】  半導体装置１は、第１及び第２化合物半導体層から構成されるヘテロ接合を備えたスイッチング素子１０と、スイッチング素子１０のゲートに電圧を印加し、スイッチング素子１０のオン及びオフを制御するドライバ１７とを含む。ドライバ１７は、スイッチング素子１０がオンしている期間かつスイッチング素子１０がターンオンするタイミングで、スイッチング素子１０のゲート電圧を一時的に高くする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１及び第２化合物半導体層から構成されるヘテロ接合を備えた第１スイッチング素子と、
前記１スイッチング素子のゲートに電圧を印加し、前記１スイッチング素子のオン及びオフを制御するドライバと、
を具備し、
前記ドライバは、前記第１スイッチング素子がオンしている期間かつ前記第１スイッチング素子がターンオンするタイミングで、前記第１スイッチング素子のゲート電圧を一時的に高くすることを特徴とする半導体装置。
【請求項２】
前記ドライバは、
前記第１スイッチング素子がオンしている期間のうちターンオン時を含む第１期間において、前記第１スイッチング素子のゲートに第１電圧を印加し、
前記第１スイッチング素子がオンしている期間のうち前記第１期間に続く第２期間において、前記第１スイッチング素子のゲートに、前記第１電圧より低い第２電圧を印加することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１及び第２化合物半導体層から構成されるヘテロ接合を備えた第１スイッチング素子と、
前記１スイッチング素子のゲートに電圧を印加し、前記１スイッチング素子のオン及びオフを制御するドライバと、
を具備し、
前記ドライバは、前記第１スイッチング素子がオフしている期間かつ前記第１スイッチング素子がターンオフするタイミングで、前記第１スイッチング素子のゲート電圧を一時的に低くすることを特徴とする半導体装置。
【請求項４】
前記ドライバは、
前記第１スイッチング素子がオフしている期間のうちターンオフ時を含む第１期間において、前記第１スイッチング素子のゲートに第１電圧を印加し、
前記第１スイッチング素子がオフしている期間のうち前記第１期間に続く第２期間において、前記第１スイッチング素子のゲートに、前記第１電圧より高い第２電圧を印加することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１スイッチング素子のオン及びオフを制御する信号を微分する微分器をさらに具備し、
前記ドライバは、前記微分器の出力結果を用いて前記ゲート電圧を生成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１スイッチング素子は、ノーマリオン型であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１スイッチング素子は、ＨＦＥＴ（Heterojunction Field Effect Transistor）であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第１及び第２化合物半導体層は、窒化物半導体層を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
第２スイッチング素子をさらに具備し、
前記第１スイッチング素子の第１端子は、電源の第１端子に接続され、前記第１スイッチング素子の第２端子は、前記第２スイッチング素子の第１端子に接続され、
前記第２スイッチング素子の第２端子は、前記電源の第２端子に接続されることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記ドライバは、前記第１及び第２スイッチング素子を交互にオンさせることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２スイッチング素子は、ノーマリオフ型のＦＥＴであることを特徴とする請求項９又は１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に係り、特に、化合物半導体を用いた半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体を用いた電子デバイスは、高速電子デバイスやパワーデバイスに利用されている。また、窒化物半導体を用いた半導体発光素子である発光ダイオード（ＬＥＤ）は、表示装置や照明などに利用されている。
【０００３】
パワーデバイスには、高耐圧及び低オン抵抗が求められる。耐圧とオン抵抗との間には、素子材料で決まるトレードオフの関係があるが、窒化物半導体や炭化シリコン（ＳｉＣ）などのワイドバンドギャップ半導体を素子材料として用いることで、シリコンに比べて、材料で決まるトレードオフ関係を改善でき、高耐圧化及び低オン抵抗化が可能である。また、ＧａＮやＡｌＧａＮなどの窒化物半導体を用いた素子は優れた材料特性を持っているため、高性能なパワーデバイスを実現できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２７９１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、電力損失を低減することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１及び第２化合物半導体層から構成されるヘテロ接合を備えた第１スイッチング素子と、前記１スイッチング素子のゲートに電圧を印加し、前記１スイッチング素子のオン及びオフを制御するドライバとを具備する。前記ドライバは、前記第１スイッチング素子がオンしている期間かつ前記第１スイッチング素子がターンオンするタイミングで、前記第１スイッチング素子のゲート電圧を一時的に高くする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体装置の回路図。
【図２】スイッチング素子の断面図。
【図３】第１実施形態に係る半導体装置の動作を示すタイミングチャート。
【図４】第２実施形態に係る半導体装置の動作を示すタイミングチャート。
【図５】第３実施形態に係る半導体装置の回路図。
【図６】第３実施形態に係るコントローラの制御信号を示すタイミングチャート。
【図７】第３実施形態に係る半導体装置の動作を示すタイミングチャート。
【図８】変形例に係るコントローラの制御信号を示すタイミングチャート。
【図９】変形例に係る半導体装置の動作を示すタイミングチャート。
【図１０】第４実施形態に係る半導体装置の回路図。
【図１１】第５実施形態に係る半導体装置の回路図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［第１実施形態］
［１］半導体装置の構成
図１は、第１実施形態に係る半導体装置１の回路図である。本実施形態の半導体装置１は、降圧型ＤＣ−ＤＣコンバータ（buck converterともいう）の構成例である。すなわち、半導体装置１は、第１レベルの直流電圧を、第１レベルより低い第２レベルの直流電圧に変換する電源回路である。
【００１０】
半導体装置１は、ノーマリオン型スイッチング素子１０、ノーマリオフ型スイッチング素子１１、直流電源１２、インダクタ１３、キャパシタ１４、負荷回路１５、コントローラ１６、ドライバ１７、及び微分器（differentiator）１８を備える。
【００１１】
直流電源１２は、直流電圧Ｖｉｎ（＞０）を出力する。直流電源１２の負極の電圧は、負極側基準電圧であり、例えば接地電圧ＧＮＤ（＝０Ｖ）である。直流電源１２の正極の電圧は、正極側基準電圧であり、入力電位Ｖｉｎである。
【００１２】
ノーマリオン型スイッチング素子１０は、ゲートに負電圧が印加された場合にオフ、ゲートに０Ｖ（或いはそれ以上）が印加された場合にオンする。ノーマリオン型スイッチング素子１０は、ヘテロ接合ＦＥＴ（ＨＦＥＴ：Heterojunction Field Effect Transistor）、又は高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）から構成される。スイッチング素子１０のドレインは、直流電源１２の正極に接続され、ゲートは、ドライバ１７から信号Ｇ１を受ける。
【００１３】
ノーマリオフ型スイッチング素子１１は、ゲートに０Ｖ（或いはそれ以下）が印加された場合にオフ、ゲートに正電圧が印加された場合にオンする。ノーマリオフ型スイッチング素子１１は、例えば、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。スイッチング素子１１のドレインは、スイッチング素子１０のソースに接続され、ソースは、直流電源１２の負極に接続され、ゲートは、ドライバ１７から信号Ｇ２を受ける。
【００１４】
インダクタ１３及びキャパシタ１４は、平滑回路を構成する。インダクタ１３の一端は、スイッチング素子１０のソースに接続され、他端は、出力ノードＮ１を介してキャパシタ１４の一端に接続される。キャパシタ１４の他端は、直流電源１２の負極に接続される。
【００１５】
半導体装置１は、出力ノードＮ１から出力電圧Ｖｏｕｔを出力する。出力電圧Ｖｏｕｔは、負荷回路１５の駆動に用いられる。負荷回路１５は、出力ノードＮ１と直流電源１２の負極との間に接続される。負荷回路１５は、例えば、コンピュータ等の電子機器、あるいはその構成要素（一例として、ＣＰＵ、ＤＳＰ）であり、回路上は抵抗として表現されている。
【００１６】
コントローラ１６は、出力ノードＮ１から、フィードバック信号（Ｆ／Ｂ）として出力電圧Ｖｏｕｔを受ける。コントローラ１６は、スイッチング素子１０、１１を交互にオンさせるとともに、所望レベルの出力電圧Ｖｏｕｔを得るために、スイッチング素子１０、１１をオンするタイミングを制御する。コントローラ１６は、スイッチング素子１０をオンするタイミングを制御する制御信号Ｇ１ａと、スイッチング素子１１をオンするタイミングを制御する制御信号Ｇ２ａとを生成する。
【００１７】
微分器１８は、コントローラ１６から、スイッチング素子１０用の制御信号Ｇ１ａを受ける。微分器１８は、制御信号Ｇ１ａを微分した結果である電圧Ｖｄｉｆを生成する。
【００１８】
ドライバ１７は、コントローラ１６から制御信号Ｇ１ａ、Ｇ２ａを受け、微分器１８から電圧Ｖｄｉｆを受ける。ドライバ１７は、制御信号Ｇ１ａに電圧Ｖｄｉｆを付加した電圧のレベルを調整し、スイッチング素子１０をオン及びオフさせるための信号Ｇ１を生成する。また、ドライバ１７は、制御信号Ｇ２ａの電圧レベルを調整し、スイッチング素子１１をオン及びオフさせるための信号Ｇ２を生成する。
【００１９】
［２］ノーマリオン型スイッチング素子１０の構成
次に、ノーマリオン型スイッチング素子１０の構成例について説明する。図２は、スイッチング素子１０の断面図である。
【００２０】
スイッチング素子１０は、基板２０上に順に積層されたバッファ層２１、チャネル層２２、バリア層２３、及び各種電極を備える。
【００２１】
基板２０は、例えば（１１１）面を主面とするシリコン（Ｓｉ）基板から構成される。基板２０としては、サファイア（Ａｌ２Ｏ３）、炭化シリコン（ＳｉＣ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、又はガリウム砒素（ＧａＡｓ）などを用いても良い。基板２０は、エピタキシャル層を成長させることができる単結晶基板であれば良く、上記列挙したものに限られない。
【００２２】
バッファ層２１は、このバッファ層２１上に形成される窒化物半導体層の格子定数と、基板２０の格子定数との相違によって生じる歪みを緩和するとともに、バッファ層２１上に形成される窒化物半導体層の結晶性を制御する機能を有する。また、バッファ層２１は、バッファ層２１上に形成される窒化物半導体層に含まれる元素（例えばガリウム（Ｇａ））と、基板２０の元素（例えばシリコン（Ｓｉ））とが化学的に反応するのを抑制する機能を有する。バッファ層２１は、例えば、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）から構成される。本実施形態では、バッファ層２１は、ＡｌＮから構成される。
【００２３】
チャネル層２２は、トランジスタのチャネル(電流経路）が形成される層である。チャネル層２２は、ＩｎＸＡｌＹＧａ（１-ｘ-ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。チャネル層２２は、アンドープ層であり、かつ結晶性が良好な（高品質な）窒化物半導体層から構成される。アンドープとは、意図的に不純物がドープされていないことを意味し、例えば、製造過程等で入り込む程度の不純物量はアンドープに含まれる。本実施形態では、チャネル層２２は、アンドープのＧａＮから構成される。
【００２４】
バリア層２３は、チャネル層２２とヘテロ接合を構成する。バリア層２３は、チャネル層２２のバンドギャップより大きい窒化物半導体層から構成される。バリア層２３は、ＩｎＸＡｌＹＧａ（１-ｘ-ｙ）Ｎ（０≦Ｘ＜１、０≦Ｙ＜１、０≦Ｘ＋Ｙ＜１）から構成される。本実施形態では、バリア層２３は、例えば、アンドープのＡｌＧａＮから構成される。
【００２５】
なお、半導体装置１を構成する複数の半導体層は、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いたエピタキシャル成長により順次形成される。すなわち、半導体装置１を構成する複数の半導体層は、エピタキシャル層から構成される。
【００２６】
ソース電極２４及びドレイン電極２５は、バリア層２３上に互いに離間して設けられる。ソース電極２４とバリア層２３とは、オーミック接触している。同様に、ドレイン電極２５とバリア層２３とは、オーミック接触している。すなわち、ソース電極２４及びドレイン電極２５の各々は、バリア層２３とオーミック接触する材料を含むように構成される。ソース電極２４及びドレイン電極２５としては、例えば、チタン（Ｔｉ）、又はＡｌ／Ｔｉの積層構造が用いられる。“／”の右側が下層、左側が上層を表している。
【００２７】
バリア層２３上かつソース電極２４及びドレイン電極２５間には、ゲート電極２６が設けられる。ゲート電極２６とバリア層２３とは、ショットキー接合している。すなわち、ゲート電極２６は、バリア層２３とショットキー接合する材料を含むように構成される。ゲート電極２６としては、例えば、Ａｕ／Ｎｉの積層構造が用いられる。ゲート−ドレイン間の耐圧を向上させるために、ゲート電極２６及びドレイン電極２５間の距離は、ゲート電極２６及びソース電極２４間の距離より長く設定される。
【００２８】
図２に示したスイッチング素子（ＨＦＥＴ）１０は、ショットキー障壁型ＨＦＥＴである。なお、スイッチング素子１０は、ゲート電極２６とバリア層２３との間にゲート絶縁膜を介在させたＭＩＳ（metal insulator semiconductor）型ＨＦＥＴであっても良い。
【００２９】
チャネル層２２とバリア層２３とのヘテロ接合において、バリア層２３の方がチャネル層２２よりも格子定数が小さいことから、バリア層２３に歪みが生じる。この歪みに起因するピエゾ効果によりバリア層２３内にピエゾ分極が生じ、チャネル層２２とバリア層２３との界面付近に２次元電子ガス（２ＤＥＧ: two-dimensional electron gas）が発生する。この２次元電子ガスが、ソース電極２４及びドレイン電極２５間のチャネルとなる。そして、ゲート電極２６とバリア層２３との接合によって生じるショットキー障壁により、ドレイン電流の制御が可能となる。また、２次元電子ガスを流れるキャリアの移動度が速いため、スイッチング素子１０は、非常に速いスイッチング動作が可能となる。
【００３０】
［３］動作
次に、上記のように構成された半導体装置１の動作について説明する。図３は、半導体装置１の動作を示すタイミングチャートである。図３には、スイッチング素子１０のゲートに供給される信号Ｇ１（Ｖ）、スイッチング素子１０のドレイン電流Ｉｄ（Ａ）、及びスイッチング素子１０のドレイン電圧Ｖｄ（Ｖ）を示している。
【００３１】
窒化ガリウム（ＧａＮ）を用いたＨＦＥＴ（ＧａＮ−ＨＦＥＴ）でスイッチング素子１０を構成した場合、スイッチング素子１０がオンしてから所定期間、スイッチング素子１０のオン抵抗が一時的に高くなる場合がある。スイッチング素子１０のオン時のゲート電圧を一定にすると、スイッチング素子１０のオン抵抗が高い期間は、ドレイン電流が低下し、ドレイン電圧が高くなる。この様子は、図３のドレイン電流Ｉｄ及びドレイン電圧Ｖｄの波形に破線で示している。これにより、半導体装置１の電力損失が増加してしまう。
【００３２】
そこで、本実施形態では、スイッチング素子１０のオン抵抗が高い期間に、スイッチング素子１０のゲート電圧を一時的に高くする。これにより、スイッチング素子１０のオン抵抗を低下させることで、半導体装置１の電力損失を低減する。
【００３３】
図３に示すように、コントローラ１６の制御に基づいて、ドライバ１７は、スイッチング素子１０がオン及びオフを繰り返すように、スイッチング素子１０のゲート電圧を制御する。ドライバ１７は、スイッチング素子１０がオフしている期間、信号Ｇ１として電圧Ｖｇ１をスイッチング素子１０のゲートに印加する。電圧Ｖｇ１は、スイッチング素子１０をオフさせることが可能な電圧であり、本実施形態では、負電圧（例えば−１５Ｖ）である。
【００３４】
続いて、ドライバ１７は、スイッチング素子１０をターンオンさせるタイミングで、信号Ｇ１として電圧Ｖｇ３をスイッチング素子１０のゲートに印加する。電圧Ｖｇ３は、微分器１８からの電圧Ｖｄｉｆと、コントローラ１６からの制御信号Ｇ１ａとに基づいて生成される。電圧Ｖｇ３は、電圧Ｖｇ２より高く設定される。電圧Ｖｇ２は、スイッチング素子１０をオンさせることが可能な電圧であり、本実施形態では、例えば０Ｖである。電圧Ｖｇ３は、スイッチング素子１０がターンオンしたタイミング（スイッチング素子１０のオン抵抗が一時的に高い状態）でのドレイン電圧が、スイッチング素子１０のオン抵抗が安定した状態（概略一定になった状態）でのドレイン電圧と概略同じになるように設定されるのが望ましい。
【００３５】
ドライバ１７は、スイッチング素子１０のオン抵抗が一時的に高い期間Ｐ１の間、信号Ｇ１を電圧Ｖｇ２より高い電圧に保持する。期間Ｐ１は、スイッチング素子１０のオン抵抗に関する特性に応じて決定される。期間Ｐ１に続く期間において、ドライバ１７は、信号Ｇ１として電圧Ｖｇ２をスイッチング素子１０のゲートに印加する。これにより、スイッチング素子１０は、オン状態を保持する。
【００３６】
スイッチング素子１０がオン時のドレイン電流Ｉｄ１は、任意の値である。スイッチング素子１０がオフ時のドレイン電圧Ｖｄ１、及びスイッチング素子１０がオン時のドレイン電圧Ｖｄ２（＜Ｖｄ１）は、任意の値である。
【００３７】
また、前述したように、スイッチング素子１０、１１は、交互にオンする。よって、ドライバ１７は、スイッチング素子１０がオフしている間にスイッチング素子１１がオンするように、信号Ｇ２の電圧レベルを制御する。スイッチング素子１０のオン期間及びオフ期間を含む周期に対するスイッチング素子１０のオン期間の割合（デューティ比）を変えることで、出力電圧Ｖｏｕｔのレベルを調整できる。
【００３８】
なお、半導体装置１は、図１の構成に限定されず、スイッチング素子１０をノーマリオフ型、スイッチング素子１１をノーマリオン型にしても良いし、スイッチング素子１０、１１の両方をノーマリオン型にしても良い。
【００３９】
また、スイッチング素子１１をＨＦＥＴで構成しても良い。この構成例の場合、スイッチング素子１１に対して、スイッチング素子１０と同じ電圧制御が行われる。
【００４０】
［４］効果
以上詳述したように第１実施形態では、半導体装置１は、第１及び第２化合物半導体層から構成されるヘテロ接合を備えたノーマリオン型スイッチング素子１０と、スイッチング素子１０のゲートに電圧を印加し、スイッチング素子１０のオン及びオフを制御するドライバ１７とを備える。そして、ドライバ１７は、スイッチング素子１０がオンしている期間かつスイッチング素子１０がターンオンするタイミングで、スイッチング素子１０のゲート電圧を一時的に高くするようにしている。
【００４１】
従って第１実施形態によれば、スイッチング素子１０がオンしている期間のうちターンオン時を含む期間Ｐ１において、スイッチング素子１０のオン抵抗が一時的に高くなった場合でも、半導体装置１の電力損失を低減することができる。これにより、半導体装置１の効率（電力変換効率）を向上させることができる。
【００４２】
［第２実施形態］
例えばＧａＮ−ＨＦＥＴからなるノーマリオン型スイッチング素子１０では、スイッチング素子１０がオフしてから所定期間、スイッチング素子１０のオン抵抗が一時的に高くなる場合がある。そこで、第２実施形態では、スイッチング素子１０がオフしてから所定期間、スイッチング素子１０のゲート電圧を一時的に低くするようにしている。
【００４３】
図４は、第２実施形態に係る半導体装置１の動作を示すタイミングチャートである。第２実施形態に係る半導体装置１の回路構成は、図１と同じである。
【００４４】
ドライバ１７は、スイッチング素子１０をターンオフさせるタイミングで、信号Ｇ１として電圧Ｖｇ４をスイッチング素子１０のゲートに印加する。電圧Ｖｇ４は、微分器１８からの電圧Ｖｄｉｆと、コントローラ１６からの制御信号Ｇ１ａとに基づいて生成される。電圧Ｖｇ４は、電圧Ｖｇ１より低く設定される。電圧Ｖｇ４は、スイッチング素子１０がターンオフしたタイミング（スイッチング素子１０のオン抵抗が一時的に高い状態）でのドレイン電圧が、スイッチング素子１０のオン抵抗が安定した状態（概略一定になった状態）でのドレイン電圧と概略同じになるように設定されるのが望ましい。
【００４５】
ドライバ１７は、スイッチング素子１０のオン抵抗が一時的に高い期間Ｐ２、信号Ｇ１を電圧Ｖｇ１より低い電圧に保持する。期間Ｐ２は、スイッチング素子１０のオン抵抗に関する特性に応じて決定される。続いて、ドライバ１７は、信号Ｇ１として電圧Ｖｇ１をスイッチング素子１０のゲートに印加する。これにより、スイッチング素子１０は、オフ状態を保持する。
【００４６】
以上詳述したように第２実施形態によれば、第１実施形態の効果に加えて、スイッチング素子１０がオフ状態における電力損失を低減できる。なお、図４では、スイッチング素子１０がターンオン及びターンオフする両方のタイミングでスイッチング素子１０のゲート電圧を変化させているが、これに限定されず、スイッチング素子１０がターンオフするタイミングでのみ、スイッチング素子１０のゲート電圧を低くするようにしても良い。
【００４７】
［第３実施形態］
第３実施形態は、微分器１８に相当する機能をコントローラ１６が備え、ノーマリオン型スイッチング素子１０がオン状態において、コントローラ１６が２種類の電圧レベルを生成するようにしている。
【００４８】
図５は、第３実施形態に係る半導体装置１の回路図である。図６は、第３実施形態に係るコントローラ１６の制御信号を示すタイミングチャートである。
【００４９】
コントローラ１６は、制御信号Ｇ１ａ、Ｇ１ｂを生成する。制御信号Ｇ１ａは、スイッチング素子１０がオフ状態において電圧Ｖｇ１´となり、スイッチング素子１０がオン状態において電圧Ｖｇ２´（＞Ｖｇ１´）となる。制御信号Ｇ１ｂは、スイッチング素子１０のオン抵抗が一時的に高い期間Ｐ１の間、電圧Ｖｇ３´（＞０Ｖ）となり、期間Ｐ１以外では０Ｖとなる。
【００５０】
ドライバ１７は、２種類の制御信号Ｇ１ａ、Ｇ１ｂを合成する合成回路１７Ａを備える。そして、ドライバ１７は、制御信号Ｇ１ａ、Ｇ１ｂに基づいて、スイッチング素子１０のゲートに印加される信号Ｇ１を生成する。信号Ｇ１は、スイッチング素子１０がオン状態かつ期間Ｐ１において電圧Ｖｇ３となり、スイッチング素子１０がオン状態かつ期間Ｐ１以外の期間において電圧Ｖｇ２となる。
【００５１】
図７は、第３実施形態に係る半導体装置１の動作を示すタイミングチャートである。ドライバ１７によって図７の信号Ｇ１が生成されることで、スイッチング素子１０のオン抵抗が一時的に高い期間Ｐ１において電力損失が低減される。これにより、第３実施形態によれば、第１実施形態と同じ効果が得られる。
【００５２】
（変形例）
第２実施形態と同様に、スイッチング素子１０がターンオフしてから所定期間、スイッチング素子１０のゲート電圧を低くするようにしてもよい。
【００５３】
図８は、変形例に係るコントローラ１６の制御信号を示すタイミングチャートである。図９は、変形例に係る半導体装置１の動作を示すタイミングチャートである。
【００５４】
コントローラ１６によって生成される制御信号Ｇ１ｂは、スイッチング素子１０のオン抵抗が一時的に高い期間Ｐ２の間、電圧Ｖｇ４´（＜０Ｖ）となる。ドライバ１７によって図９の信号Ｇ１が生成されることで、スイッチング素子１０のオン抵抗が一時的に高い期間Ｐ２において電力損失が低減される。これにより、変形例によれば、第２実施形態と同じ効果が得られる。
【００５５】
［第４実施形態］
第４実施形態は、昇圧型ＤＣ−ＤＣコンバータ（boost converterともいう）の適用例である。図１０は、第４実施形態に係る半導体装置１の回路図である。
【００５６】
半導体装置１は、ノーマリオン型スイッチング素子１０、直流電源１２、インダクタ１３、キャパシタ１４、ダイオード３０、負荷回路１５、コントローラ１６、ドライバ１７、及び微分器１８を備える。ノーマリオン型スイッチング素子１０の構成は、第１実施形態と同じである。
【００５７】
インダクタ１３の一端は、直流電源１２の正極に接続され、他端は、スイッチング素子１０のドレイン、及びダイオード３０のアノードに接続される。スイッチング素子１０のソースは、直流電源１２の負極に接続され、ゲートは、ドライバ１７から信号Ｇ１を受ける。ダイオード３０のカソードは、出力ノードＮ１を介してキャパシタ１４の一端に接続される。キャパシタ１４の他端は、直流電源１２の負極に接続される。
【００５８】
スイッチング素子１０は、オン及びオフを繰り返すように制御される。コントローラ１６、ドライバ１７、及び微分器１８の動作は、第１実施形態と同じである。スイッチング素子１０のデューティ比を変えることで、出力電圧Ｖｏｕｔのレベルを調整できる。なお、ダイオード３０に代えて、ＭＯＳＦＥＴを用いても良い。この場合、２つのスイッチング素子は、交互にオンされる。
【００５９】
このように、半導体装置１を昇圧型ＤＣ−ＤＣコンバータで構成した場合でも、第１実施形態と同じ効果を得ることができる。また、第４実施形態に第２及び第３実施形態を適用することも可能である。
【００６０】
［第５実施形態］
第５実施形態は、降圧及び昇圧が可能な昇降圧型ＤＣ−ＤＣコンバータ（buck-boost converterともいう）の適用例である。図１１は、第５実施形態に係る半導体装置１の回路図である。
【００６１】
半導体装置１の構成要素は、第４実施形態と同じである。スイッチング素子１０のドレインは、直流電源１２の正極に接続され、ゲートは、ドライバ１７から信号Ｇ１を受け、ソースは、インダクタ１３の一端、及びダイオード３０のカソードに接続される。
【００６２】
インダクタ１３の他端は、直流電源１２の負極に接続される。ダイオード３０のアノードは、キャパシタ１４の一端に接続される。キャパシタ１４の他端は、直流電源１２の負極に接続される。
【００６３】
スイッチング素子１０は、オン及びオフを繰り返すように制御される。コントローラ１６、ドライバ１７、及び微分器１８の動作は、第１実施形態と同じである。スイッチング素子１０のデューティ比を変えることで、出力電圧Ｖｏｕｔのレベルを調整できる。なお、ダイオード３０に代えて、ＭＯＳＦＥＴを用いても良い。この場合、２つのスイッチング素子は、交互にオンされる。
【００６４】
このように、半導体装置１を昇降圧型ＤＣ−ＤＣコンバータで構成した場合でも、第１実施形態と同じ効果を得ることができる。また、第５実施形態に第２及び第３実施形態を適用することも可能である。
【００６５】
なお、上記各実施形態では、スイッチング素子としてＨＦＥＴ（ＨＥＭＴ）を用いている。しかし、ＨＦＥＴに限定されず、上記各実施形態は、ターンオン、及び／又はターンオフ時に素子のオン抵抗が一時的に高くなる特性を有するスイッチング素子に適用可能である。
【００６６】
上記第１乃至第５実施形態では、半導体装置として、降圧型ＤＣ−ＤＣコンバータ、昇圧型ＤＣ−ＤＣコンバータ、及び昇降圧型ＤＣ−ＤＣコンバータを例示しているが、スイッチング素子を利用した他の電源回路にも適用可能である。
【００６７】
本実施形態は、窒化物半導体を用いて半導体装置を構成している。しかしこれに限定されるものではなく、窒化物半導体以外の化合物半導体に適用することも可能である。
【００６８】
本明細書において「窒化物半導体」とは、ＩｎｘＡｌｙＧａ（１-ｘ-ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）なる化学式において組成比ｘ及びｙをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。また、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【００６９】
本願明細書において、「積層」とは、互いに接して重ねられる場合の他に、間に他の層が挿入されて重ねられる場合も含む。また、「上に設けられる」とは、直接接して設けられる場合の他に、間に他の層が挿入されて設けられる場合も含む。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１…半導体装置、１０，１１…スイッチング素子、１２…直流電源、１３…インダクタ、１４…キャパシタ、１５…負荷回路、１６…コントローラ、１７…ドライバ、１８…微分器、２０…基板、２１…バッファ層、２２…チャネル層、２３…バリア層、２４…ソース電極、２５…ドレイン電極、２６…ゲート電極、３０…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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