(57)【特許請求の範囲】
【請求項１】
バッファメモリと、
タイムスタンプをもち符号化されたビデオビットストリームを符号化画像データとして該バッファメモリに格納させる前段回路と、
該バッファメモリから該符号化画像データを読み出させて復号し、システムタイムクロックと該タイムスタンプとを比較して画像を同期再生する後段回路とを有する動画像復号装置において、
該前段回路は、該ビデオビットストリームに含まれるピクチャスタートコードを検出し、Ｎ倍速早送り再生の場合に、時間平均したときにＮ個のピクチャスタートコードに対し（Ｎ−１）個のピクチャスタートコードの割合でピクチャスタートコードをカットコードに置き換え、この置き換え後のビデオビットストリームから、該カットコードの後から次のピクチャスタートコードの前までの部分をカットしたものを、該符号化画像データとして該バッファメモリに格納させ、
該後段回路は、該バッファメモリから読み出した該符号化画像データから該カットコードを検出したときに該システムタイムクロックを１ピクチャ再生時間だけ増加させ、通常の動作クロックで同期再生する、
ことを特徴とする動画像復号装置。
【請求項２】
上記前段回路は、
上記ビデオビットストリームがシリアルに供給される検出用シフトレジスタと、
該検出用シフトレジスタの内容を、上記ピクチャスタートコードと比較する比較回路と、
上記Ｎの値が供給され、該比較回路が一致を検出したときに上記置き換えを行うか否かを判定し、肯定判定したときに上記書込制御信号を上記第２状態にする制御回路と、
を有することを特徴とする請求項１記載の動画像復号装置。
【請求項３】
上記検出用シフトレジスタは、上記ピクチャスタートコードとピクチャコーディングタイプとを同時に保持可能なビット数を有し、
上記制御回路は、該ピクチャコーディングタイプが非参照画像であることを示しているときに該ピクチャコーディングタイプが参照画像であることを示しているときよりも優先的に上記置き換えを行う、
ことを特徴とする請求項２記載の動画像復号装置。
【請求項４】
上記前段回路はさらに、
上記カットコードがロードされるコードシフトレジスタと、
該コードシフトレジスタのシリアル出力と上記検出用シフトレジスタのシリアル出力との一方を選択する選択回路とを有し、
上記制御回路は該選択回路に対し、上記置き換えを行わないと判定した場合に該検出用シフトレジスタのシリアル出力を選択させ、該置き換えを行うと判定した場合に該コードシフトレジスタのシリアル出力を選択させる、
ことを特徴とする請求項２又は３記載の動画像復号装置。
【請求項５】
上記前段回路はさらに、上記ピクチャスタートコードをカットコードに置き換えた後次のピクチャスタートコードの前までの期間を第１状態とし他の期間を第２状態とする書込制御信号を生成し、該書込制御信号が該第２状態のときに該ビデオビットストリームを該符号化画像データとして該バッファメモリに格納させることを特徴とする請求項１乃至４のいずれか１つに記載の動画像復号装置。
【請求項６】
上記前段回路は、上記ピクチャスタートコードの所定ビットを反転することにより、実質的に該ピクチャスタートコードを上記カットコードに置き換えることを特徴とする請求項１乃至５のいずれか１つに記載の動画像復号装置。
【請求項７】
上記後段回路は、
上記バッファメモリから読み出された上記符号化画像データがシリアルに供給されるシフトレジスタと、
該後段回路の該シフトレジスタの内容を上記カットコードと比較する比較回路と、
を有することを特徴とする請求項１乃至６のいずれか１つに記載の動画像復号装置。
【請求項８】
請求項１乃至７のいずれか１つに記載の動画像復号装置を有することを特徴とする動画像再生装置。
【請求項９】
タイムスタンプをもち符号化されたビデオビットストリームをバッファメモリに格納させ、該バッファメモリから該ビデオビットストリームを読み出させて復号し、システムタイムクロックと該タイムスタンプとを比較して画像を同期再生する動画像復号方法において、
該ビデオビットストリームに含まれるピクチャスタートコードを検出し、Ｎ倍速早送り再生の場合に、時間平均したときにＮ個のピクチャスタートコードに対し（Ｎ−１）個のピクチャスタートコードの割合でピクチャスタートコードをカットコードに置き換えるとともに、このカットコードの後から次のピクチャスタートコードの前までに対応した期間を第１状態とし他の期間を第２状態とする書込制御信号を生成し、該書込制御信号が該第２状態のときに該ビデオビットストリームを該バッファメモリに格納させ、
該バッファメモリから読み出した該符号化画像データから該カットコードを検出したときに該システムタイムクロックを１ピクチャ再生時間だけ増加させ、通常の動作クロックで同期再生する、
ことを特徴とする動画像復号方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動画像復号方法及び装置並びに動画像再生装置に関する。
【０００２】
【従来の技術】
例えばＭＰＥＧ−２方式に従った動画像復号装置では、バッファメモリに対し、時間軸圧縮され符号化されたビデオ及びオーディオのビットストリームを書き込み、書き込まれたデータを読み出して復号し、この際、必要に応じ参照データとして符号化画像データを読み出し、復号された画像データを書き込み、原画像順にデータを読み出している。このため、バッファメモリに対する単位時間当たりのアクセス量が比較的多い。
【０００３】
従来の早送り再生動作では、バッファメモリから符号化画像データを読み出す際に間引きを行い、間引きされたデータの表示時間だけシステムタイムクロックを増加させ、システムタイムクロックとタイムスタンプとを比較して同期再生を行っていた。
【０００４】
【発明が解決しようとする課題】
しかし、早送り再生動作において、バッファメモリへの符号化データの書き込み量が増加するので、バッファメモリのバンド幅を広くする必要がある。すなわち、バッファメモリのワード長を長くし、又は、動作クロック周波数を上げる必要がある。このため、動画像復号装置が高価になる原因となっていた。
【０００５】
符号化データをバッファメモリに書き込む際に、データの間引きをしようとすると、この時点でシステムタイムクロックを増加させることになるので、早送り再生速度を略設定値にすることができない。
本発明の目的は、このような問題点に鑑み、早送り再生の為にバッファメモリのワード長を長くしたり動作クロック周波数を上げたりする必要がなく、かつ、略設定速度で早送り再生することが可能な動画像復号方法及び装置並びに動画像再生装置を提供することにある。
【０００６】
本発明の第１態様では、
バッファメモリと、
タイムスタンプをもち符号化されたビデオビットストリームを符号化画像データとして該バッファメモリに格納させる前段回路と、
該バッファメモリから該符号化画像データを読み出させて復号し、システムタイムクロックと該タイムスタンプとを比較して画像を同期再生する後段回路とを有する動画像復号装置において、
該前段回路は、該ビデオビットストリームに含まれるピクチャスタートコードを検出し、Ｎ倍速早送り再生の場合に、時間平均したときにＮ個のピクチャスタートコードに対し（Ｎ−１）個のピクチャスタートコードの割合でピクチャスタートコードをカットコードに置き換え、この置き換え後のビデオビットストリームから、該カットコードの後から次のピクチャスタートコードの前までの部分をカットしたものを、該符号化画像データとして該バッファメモリに格納させ、
該後段回路は、該バッファメモリから読み出した該符号化画像データから該カットコードを検出したときに該システムタイムクロックを１ピクチャ再生時間だけ増加させ、通常の動作クロックで同期再生する。
【０００７】
この動画像復号装置によれば、早送り再生動作においても、単位時間当たりのメモリアクセス量は、１倍速再生動作の場合と同一になる。したがって、早送り再生動作のために、バッファメモリのワード長を長くしたり動作クロック周波数を上げたりする必要がないという効果を奏する。また、このように増加させたシステムタイムクロックを用いることにより、略設定速度で早送り再生することが可能となるという効果を奏する。
【０００８】
本発明の第２態様の動画像復号装置では、第１態様１において、上記前段回路は、
上記ビデオビットストリームがシリアルに供給される検出用シフトレジスタと、
該検出用シフトレジスタの内容を、上記ピクチャスタートコードと比較する比較回路と、
上記Ｎの値が供給され、該比較回路が一致を検出したときに上記置き換えを行うか否かを判定し、肯定判定したときに上記書込制御信号を上記第２状態にする制御回路と、
を有する。
【０００９】
本発明の第３態様の動画像復号装置では、第２態様において、上記検出用シフトレジスタは、上記ピクチャスタートコードとピクチャコーディングタイプとを同時に保持可能なビット数を有し、
上記制御回路は、該ピクチャコーディングタイプが非参照画像であることを示しているときに該ピクチャコーディングタイプが参照画像であることを示しているときよりも優先的に上記置き換えを行う。
【００１０】
この動画像復号装置によれば、どのピクチャを間引くかの判断が容易になるという効果を奏する。
本発明の第４態様の動画像復号装置では、第２又は３態様において、上記前段回路はさらに、
上記カットコードがロードされるコードシフトレジスタと、
該コードシフトレジスタのシリアル出力と上記検出用シフトレジスタのシリアル出力との一方を選択する選択回路とを有し、
上記制御回路は該選択回路に対し、上記置き換えを行わないと判定した場合に該検出用シフトレジスタのシリアル出力を選択させ、該置き換えを行うと判定した場合に該コードシフトレジスタのシリアル出力を選択させる。
【００１１】
本発明の第５態様の動画像復号装置では、第１〜４態様のいずれかにおいて、上記前段回路はさらに、上記ピクチャスタートコードをカットコードに該カットコードの後から次のピクチャスタートコードの前までに対応した期間を第１状態とし他の期間を第２状態とする書込制御信号を生成し、該書込制御信号が該第２状態のときに該ビデオビットストリームを該符号化画像データとして該バッファメモリに格納させる。
【００１２】
本発明の第６態様の動画像復号装置では、第１〜５態様のいずれかにおいて、上記前段回路は、上記ピクチャスタートコードの所定ビットを反転することにより、実質的に該ピクチャスタートコードを上記カットコードに置き換える。
この動画像復号装置によれば、上記コードシフトレジスタや上記選択回路が不要となるので、構成が簡単化される。
【００１３】
本発明の第７態様の動画像復号装置では、第１乃至６態様のいずれかにおいて、上記後段回路は、
上記バッファメモリから読み出された上記符号化画像データがシリアルに供給されるシフトレジスタと、
該後段回路の該シフトレジスタの内容を上記カットコードと比較する比較回路とを有する。
【００１４】
本発明の第８態様の動画像再生装置では、第１〜７態様のいずれか１つの動画像復号装置を有する。
本発明の第９態様では、タイムスタンプをもち符号化されたビデオビットストリームをバッファメモリに格納させ、該バッファメモリから該ビデオビットストリームを読み出させて復号し、システムタイムクロックと該タイムスタンプとを比較して画像を同期再生する動画像復号方法において、
該ビデオビットストリームに含まれるピクチャスタートコードを検出し、Ｎ倍速早送り再生の場合に、時間平均したときにＮ個のピクチャスタートコードに対し（Ｎ−１）個のピクチャスタートコードの割合でピクチャスタートコードをカットコードに置き換えるとともに、このカットコードの後から次のピクチャスタートコードの前までに対応した期間を第１状態とし他の期間を第２状態とする書込制御信号を生成し、該書込制御信号が該第２状態のときに該ビデオビットストリームを該バッファメモリに格納させ、
該バッファメモリから読み出した該符号化画像データから該カットコードを検出したときに該システムタイムクロックを１ピクチャ再生時間だけ増加させ、通常の動作クロックで同期再生する。
【００１５】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
図１は、ビデオ・オーディオデコーダの概略構成を示す。
ＭＰＥＧ−２方式の多重ビットストリームは、符号化されているビデオビットストリームとオーディオビットストリームとデータビットストリームとが多重され、パケット化されており、パックヘッダと複数のパケットから１パックが構成されている。パックヘッダにはシステムクロックレファランスＳＣＲが含まれ、パケットヘッダにはストリームＩＤ、デコーディングタイムスタンプＤＴＳ及びプレゼンテーションタイムスタンプＰＴＳが含まれている。
【００１６】
システムデコーダ１０は、この多重化ビットストリームからＳＣＲ、ＤＴＳ及びＰＴＳ等の制御情報を分離し、また、ストリームＩＤに基づいてビデオビットストリームＶＢＳとオーディオビットストリームＡＢＳとデータビットストリームとを分離する。
ビデオビットストリームＶＢＳ及びオーディオビットストリームＡＢＳはそれぞれ、メモリ制御回路１１を介してバッファメモリ１３の符号化データ領域１３１及び１３３に書き込まれ、システムクロックレファランスＳＣＲ、デコーディングタイムスタンプＤＴＳ及びプレゼンテーションタイムスタンプＰＴＳは全体制御回路１２に供給される。全体制御回路１２は、例えばデジタルＰＬＬ回路等で生成されたクロックをカウンタで計数することにより、不連続なシステムクロックレファランスＳＣＲに基づいて連続的なシステムタイムクロックＳＴＣを生成する。
【００１７】
全体制御回路１２の指令に基づいてメモリ制御回路１１により、符号化データ領域１３３内のデータが読み出され、オーディオデコーダ２０に供給されてオーディオ信号ＡＳが生成され、また、符号化データ領域１３１内のデータが読み出され、メモリバス１４を介し符号化画像データＤＡＴ０として可変長復号回路１５に供給される。符号化画像データＤＡＴ０は、可変長復号回路１５により量子化ＤＣＴ係数に変換され、次に逆量子化回路１６でＤＣＴ係数に変換され、次に逆ＤＣＴ回路１７で画像データＤＡＴ１に変換される。
【００１８】
符号化画像データＤＡＴ０に含まれている制御データは、可変長復号回路１５で分離され、その一部が全体制御回路１２に供給され、これにはピクチャコーディングタイプＰＣＴが含まれている。
画像データＤＡＴ１がＩピクチャ（内部符号化画像）の場合には、予測復号回路を含む動き補償回路１８を素通りし、メモリバス１４及びメモリ制御回路１１を介し復号画像データＤＡＴ２としてメモリ１３の復号データ領域１３２に格納される。画像データＤＡＴ１がＰピクチャ（前方向予測符号化画像）又はＢピクチャ（双方向予測符号化画像）の場合には、メモリ制御回路１１により、メモリ１３の復号データ領域１３２から参照用復号画像データが読み出され、ＤＡＴ３として動き補償回路１８に供給され、ＤＡＴ３から予測画像が生成され、これに画像データＤＡＴ１が加算されて復号画像データＤＡＴ２が生成され、メモリバス１４及びメモリ制御回路１１を介し復号データ領域１３２に格納される。
【００１９】
復号データ領域１３２内のデータは、メモリ制御回路１１により、符号化前の画像順に読み出され、メモリバス１４を介し表示用復号画像データＤＡＴ４として画像表示回路１９に供給され、フォーマット変換等が行われ、その後アナログ化されてビデオ信号ＶＳが生成される。
図２は、図１中のシステムデコーダ１０の一部構成を示す。
【００２０】
シフトレジスタ１０１のシリアルデータ入力端には、多重ビットストリームから分離されたビデオビットストリームＶＢＳ０が供給される。他方、シフトレジスタ１０２のシリアルデータ入力端及び並列データ入力端にはそれぞれ、‘０’及びカットコードＣＣが供給される。シフトレジスタ１０１及び１０２のシリアルデータ出力端は、セレクタ１０３のデータ入力端に接続されている。セレクタ１０３は、制御回路１０４からの選択制御信号に応じて、シフトレジスタ１０１と１０２の出力の一方を選択し、ビデオビットストリームＶＢＳとして出力する。
【００２１】
シフトレジスタ１０１のビット数は、ピクチャスタートコードＰＳの最上位ビットからピクチャコーディングタイプＰＣＴの最下位ビットまでのビット数に等しく、ピクチャスタートコードＰＳのビット数３２とテンポラルレファランスのビット数１０とピクチャコーディングタイプＰＣＴのビット数３との合計４５である。シフトレジスタ１０１の上位３２ビットは、３２ビットのピクチャスタートコードＰＳと比較回路１０５で比較され、その結果が一致信号ＥＱ１として制御回路１０４に供給される。また、シフトレジスタ１０１の下位３ビットが制御回路１０４に供給される。この３ビットは、比較回路１０５が一致を検出したとき、ピクチャコーディングタイプＰＣＴに等しい。制御回路１０４にはまた、操作者により設定されたＮ倍速再生モードのＮの値が供給される。
【００２２】
制御回路１０４は、セレクタ１０３と連動して切換スイッチ１０６の切換制御を行う。セレクタ１０３がシフトレジスタ１０１の出力を選択しているときには、クロックφ１が切換スイッチ１０６を通ってシフトレジスタ１０１のクロック入力端ＣＫに供給され、セレクタ１０３がシフトレジスタ１０２の出力を選択しているときには、クロックφ１が切換スイッチ１０６を通ってシフトレジスタ１０２のクロック入力端ＣＫに供給される。
【００２３】
上記構成において、比較回路１０５が一致を検出せずに一致信号ＥＱ１がインアクティブになっているとき、制御回路１０４はセレクタ１０３に対しシフトレジスタ１０１の出力を選択させ、切換スイッチ１０６に対しシフトレジスタ１０１側を選択させる。これにより、ビデオビットストリームＶＢＳ０はシフトレジスタ１０１及びセレクタ１０３を通り、ビデオビットストリームＶＢＳとして出力される。
【００２４】
比較回路１０５が一致を検出して一致信号ＥＱ１がアクティブになると、制御回路１０４はデータを間引きするかどうかを判定し、データを間引きすると判定した場合には、セレクタ１０３に対しシフトレジスタ１０２の出力を選択させ、切換スイッチ１０６に対しシフトレジスタ１０２側に切り換えさせる。これにより、シフトレジスタ１０２からカットコードＣＣが読み出され、セレクタ１０３を通りビデオビットストリームＶＢＳとして出力される。カットコードＣＣが完全に読み出されると、ビデオビットストリームＶＢＳは‘０’が連続するデータとなる。この状態は、次に一致信号ＥＱ１がアクティブになり、且つ、制御回路１０４が間引きを行わないと判定するまで続く。制御回路１０４は、一致信号ＥＱ１がアクティブになるとカットコードＣＣをシフトレジスタ１０２にロードさせる。
【００２５】
なお、カットコードＣＣが完全に読み出された後は、シフトレジスタ１０２へのクロック供給を停止し、又は、セレクタ１０３の出力をハイインピーダンス状態にしてもよい。
制御回路１０４によるデータの間引きは、時間平均したときに、Ｎピクチャに対し（Ｎ−１）ピクチャの割合になるように行われる。この際、ピクチャコーディングタイプＰＣＴがＢピクチャ（非参照ピクチャ）であることを示している場合にはピクチャコーディングタイプＰＣＴがＩピクチャ又はＰピクチャ（参照ピクチャ）を示している場合よりも優先的に行われる。例えばＢピクチャのみが間引きの対象になる。
【００２６】
制御回路１０４は、セレクタ１０３に対しシフトレジスタ１０２の出力を選択させている間、低レベルになるライト信号ＷＲＴを、図１のメモリ制御回路１１に供給する。図４（Ａ）〜（Ｃ）はそれぞれ、ビデオビットストリームＶＢＳ０、ライト信号ＷＲＴ及びビデオビットストリームＶＢＳを示す。図４（Ｃ）の点線は、ビデオビットストリームＶＢＳの値が０の期間を示している。ハッチングを付した部分は、カットコードＣＣを示している。
【００２７】
図１において、メモリ制御回路１１は、ライト信号ＷＲＴが高レベルの間、ビデオビットストリームＶＢＳをメモリ１３の符号化データ領域１３１に格納させる。これにより、符号化データ領域１３１には図４（Ｄ）に示すようなデータが格納される。
結果として、Ｎ倍速早送り再生動作においても、メモリ制御回路１１の単位時間当たりのメモリアクセス量は、１倍速再生モードの場合と同一になる。したがって、早送り再生動作のために、バッファメモリのワード長を長くしたり動作クロック周波数を上げたりする必要がない。
【００２８】
全体制御回路１２は、デコーディングタイムスタンプＤＴＳをシステムタイムクロックＳＴＣと比較し、例えば両者が一致すると、メモリ制御回路１１に対し、このデコーディングタイムスタンプＤＴＳに対応した符号化画像データを符号化データ領域１３１から読み出させるための指令を供給する。これに応答してメモリ制御回路１１はこのデータを読み出し、符号化画像データＤＡＴ０として可変長復号回路１５に供給する。
【００２９】
可変長復号回路１５は、その一部として、図３に示すような構成を備えている。シフトレジスタ１５１のシリアルデータ入力端及びクロック入力端ＣＫにはそれぞれ、符号化画像データＤＡＴ０及びクロックφ２が供給される。シフトレジスタ１５１の並列データは、比較回路１５２でカットコードＣＣと比較され、両者が一致したとき、一致信号ＥＱ２がアクティブになる。一致信号ＥＱ２は、図１の全体制御回路１２に供給される。
【００３０】
全体制御回路１２は、一致信号ＥＱ２がアクティブになると、１フレーム再生時間ΔＳだけシステムタイムクロックＳＴＣを増加させる。これにより、システムタイムクロックＳＴＣは図５中の実線で示すように変化する。図５中、一点鎖線は１倍速モードの場合のシステムタイムクロックＳＴＣであり、二点鎖線は一点鎖線の傾きを２倍にした直線である。実時間ｔが時刻ｔ１〜ｔ３の各々において１ピクチャの間引きが行われ、一致信号ＥＱ２がアクティブになり、システムタイムクロックＳＴＣがΔＳだけ増加する。実時間ｔがｔ４のとき１ピクチャの間引きが２回連続して行われ、一致信号ＥＱ２が２回連続してアクティブになり、その各々においてシステムタイムクロックＳＴＣがΔＳだけ増加する。
【００３１】
全体制御回路１２は、プレゼンテーションタイムスタンプＰＴＳをシステムタイムクロックＳＴＣと比較し、例えば両者が一致すると、メモリ制御回路１１に対し、このプレゼンテーションタイムスタンプＰＴＳに対応した画像データを復号データ領域１３２から読み出させるための指令を供給する。これに応答してメモリ制御回路１１は、このデータを読み出し、表示用復号画像データＤＡＴ４として画像表示回路１９に供給する。
【００３２】
このように補正されたシステムタイムクロックＳＴＣを用いることにより、略均一のＮ倍速で画像を再生することが可能となる。
［第２実施形態］
図６は、本発明の第２実施形態の、図２に対応したシステムデコーダ１０Ａの構成を示すブロック図である。
【００３３】
この回路では、一致信号ＥＱ１がアクティブになり、制御回路１０４Ａがデータを間引きすると判定した場合には、シフトレジスタ１０１内の未使用の１又は複数のビット、例えばシフトレジスタ１０１の上位３２ビットの次のビットを‘１’にすることにより、カットコードＣＣを生成する。
この構成によれば、図１のシフトレジスタ１０２、セレクタ１０３及び切換スイッチ１０６が不要となるので、第１実施形態の場合よりも構成が簡単になる。
【００３４】
この場合、図３の構成に対応して、図７に示す構成が用いられる。比較回路１５２が一致を検出してその出力が‘１’になったときに、符号化画像データＤＡＴ０が‘１’であれば、アンドゲート１５３からの一致信号ＥＱ２がアクティブになる。
なお、本発明には外にも種々の変形例が含まれる。
【００３５】
例えば図６において、間引きを行う場合に制御回路１０４Ａによりシフトレジスタ１０１の上位３２ビット中の１つ又は複数の所定ビットを反転することにより、ピクチャスタートコードＰＳをカットコードＣＣに変換する構成であってもよい。この場合、可変長復号回路１５では図３の構成を用いることができる。
また、ピクチャスタートコードＰＳの替わりに、他の実質的なピクチャ区切りコードを用いてもよい。
【００３６】
上記実施形態ではＭＰＥＧ−２方式の場合を説明したが、これは一例であり、本発明は他の方式に適用したものであってもよいことは勿論である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のビデオ・オーディオデコーダの概略構成を示すブロック図である。
【図２】図１中のシステムデコーダの一部構成を示すブロック図である。
【図３】図１中の可変長復号回路の一部構成を示すブロック図である。
【図４】図１乃至図３の構成の動作説明図である。
【図５】システムタイムクロックＳＴＣの変化示す図である。
【図６】本発明の第２実施形態の、図２に対応した構成を示すブロック図である。
【図７】本発明の第２実施形態の、図３に対応した構成を示すブロック図である。
【符号の説明】
１０、１０Ａ  システムデコーダ
１１  メモリ制御回路
１２  全体制御回路
１３  メモリ
１５  可変長復号回路
１０１、１０２、１５１  シフトレジスタ
１０３  セレクタ
１０４  制御回路
１０５、１５２  比較回路
１０６  切換スイッチ
【図１】
0003992804.tif 000002
【図２】
0003992804.tif 000003
【図３】
0003992804.tif 000004
【図４】
0003992804.tif 000005
【図５】
0003992804.tif 000006
【図６】
0003992804.tif 000007
【図７】
0003992804.tif 000008