(57)【要約】 【課題】コンピュータの性能を向上させるがことが可能なメモリ装置を提供する。【解決手段】不揮発性メモリ１３と、前記不揮発性メモリ１３に記憶されたデータの一部が記憶される揮発性メモリ１４と、前記揮発性メモリ１４と、前記不揮発性メモリ１３を制御するメモリコントローラ１５は、基板１２に設けられる。前記メモリコントローラ１５は、要求されたアクセスアドレスに対応するデータが前記揮発性メモリ１４にない場合、要求元へ割り込み信号を送信する。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリと、
前記不揮発性メモリに記憶されたデータの一部が記憶される揮発性メモリと、
前記揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラと、
前記不揮発性メモリと、前記揮発性メモリと、前記メモリコントローラが設けられた基板と、
を具備し、
前記メモリコントローラは、要求されたアクセスアドレスに対応するデータが前記揮発性メモリにない場合、要求元へ割り込み信号を送信することを特徴とするメモリ装置。
【請求項２】
前記基板は、ダイレクト・メモリ・アクセス・コントローラを具備し、
前記メモリコントローラは、前記割り込み信号を要求元へ送信した場合、前記ダイレクト・メモリ・アクセス・コントローラにより、前記不揮発性メモリから前記アクセスアドレスに対応するデータを読み出して前記揮発性メモリに転送し、前記要求元へ割り込み完了信号を送信することを特徴とする請求項１記載のメモリ装置。
【請求項３】
前記基板は、前記割り込み信号、及び前記割り込み完了信号を出力する端子を具備することを特徴とする請求項２記載のメモリ装置。
【請求項４】
前記アクセスアドレスは、第１、第２のビット領域を含み、前記第１のビット領域の情報は、前記揮発性メモリのアドレスを示し、前記第２のビット領域の情報は、前記不揮発性メモリをアクセスするための情報であることを特徴とする請求項３記載のメモリ装置。
【請求項５】
前記メモリコントローラは、前記第１のビット領域の情報に対応して前記第２のビット領域の情報を記憶するテーブルを有し、前記テーブルは、前記第２のビット領域の情報に対応して、前記第１のビット領域の情報に対応する前記揮発性メモリのデータが、前記不揮発性メモリの前記第２のビット領域の情報に対応する領域に書き込まれているかどうかを示す情報を含むことを特徴とする請求項４記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、コンピュータに適用されるメモリ装置に関する。
【背景技術】
【０００２】
近時、揮発性メモリと不揮発性メモリとを搭載したＤＩＭＭ（Dual Inline Memory Module）が開発されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−７８２３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、コンピュータの性能を向上させるがことが可能なメモリ装置を提供するものである。
【課題を解決するための手段】
【０００５】
本実施形態のメモリ装置は、不揮発性メモリと、前記不揮発性メモリに記憶されたデータの一部が記憶される揮発性メモリと、前記揮発性メモリと、前記不揮発性メモリを制御するメモリコントローラと、前記不揮発性メモリと、前記揮発性メモリと、前記メモリコントローラが設けられた基板と、を具備し、前記メモリコントローラは、要求されたアクセスアドレスに対応するデータが前記揮発性メモリにない場合、要求元へ割り込み信号を送信する。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係るメモリ装置の一例を概略的に示す構成図。
【図２】本実施形態に係るメモリ装置の実装状態の一例を示す平面図。
【図３】図１に示すメモリ装置の一部の構成を概略的に示す構成図。
【図４】アドレスの一例を示す図。
【図５】アドレス管理テーブルの一例を示す図。
【図６】メモリ装置のアドレスの関係を示す図。
【図７】メモリ装置の動作を示すシーケンスチャート。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
一般的なコンピュータは、揮発性メモリとしてのメインメモリ（ＤＲＡＭ）や、不揮発性メモリとしてのＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）などのストレージを具備している。ＨＤＤやＳＳＤは、ＰＣＩｅ（Peripheral Component Interconnect Express）やＳＡＴＡ（Serial Advanced Technology Attachment）などのインターフェースを用いてＣＰＵバスに接続されている。ＣＰＵが実行するプログラムは、メインメモリ上に保持される必要がある。このため、ＣＰＵバスを介してストレージからメインメモリへのプログラムデータのコピーが頻発し、コンピュータの性能に影響を及ぼしている。したがって、コンピュータの性能を向上させるがことが望まれている。
【０００９】
図１は、本実施形態に係るメモリ装置１１の一実施形態を示すものである。
【００１０】
本実施形態のメモリ装置１１は、情報処理装置としてのコンピュータ２１に適用される。コンピュータ２１は、例えばＣＰＵ（Central Processing Unit）２２、ＣＰＵ２２の入出力インターフェースとしてのノースブリッジ２３、サウスブリッジ２４を含んでいる。サウスブリッジ２４は、比較的低速なデータを扱うインターフェースであり、サウスブリッジ２４には、例えばＰＣＩｅ２５、ＳＡＴＡ２６、ＬＡＮ２７、ＵＳＢ２８が接続されている。さらに、例えばＰＣＩｅ２５やＳＡＴＡ２６には、ＳＳＤ２９やＨＤＤ３０などの大容量のストレージ装置が接続される。ＳＳＤ２９が接続されるインターフェースは、ＰＣＩｅ２５に限定されるものではなく、ＳＡＴＡ２６や図示せぬＳＡＳ（Serial Attached SCSI）に接続されることも可能である。また、ＨＤＤ３０が接続されるインターフェースは、ＳＡＴＡ２６に限定されるものではなく、ＰＣＩｅ２５やＳＡＳに接続されることも可能である。
【００１１】
ノースブリッジ２３は、高速なデータを扱うインターフェースであり、ノースブリッジ２３には、メモリ装置１１や図示せぬグラフィックボードなどが接続される。
【００１２】
ノースブリッジ２３は、例えばメモリ管理ユニット（ＭＭＵ）２３ａを有し、このＭＭＵ２３ａは、オペレーティングシステムの下でメモリ装置１１やＳＳＤ２９、ＨＤＤ３０を、例えば仮想記憶装置として制御する。さらに、このＭＭＵ２３ａは、後述するように、メモリ装置１１から割り込み信号としてのトラップ信号が送信された場合、ＳＳＤ２９、ＨＤＤ３０をアクセスせず、ＣＰＵ２２にトラップ信号の受信を通知する。メモリ装置１１やＳＳＤ２９、ＨＤＤ３０の具体的な動作については後述する。
【００１３】
本実施形態のメモリ装置１１は、例えばＤＩＭＭに実装されている。メモリ装置１１は、不揮発性メモリとしての例えばＮＡＮＤフラッシュメモリ（ＮＡＮＤ）１３、揮発性メモリとしてのＤＲＡＭ１４、及びＮＡＮＤ１３やＤＲＡＭ１４を制御するメモリコントローラ１５、及びメモリコントローラ１５に接続された接続端子としての複数のピン１６を含んでいる。
【００１４】
不揮発性メモリとしては、ＮＡＮＤ１３に限定されるものではなく、ＭＲＡＭ（Magnetoresistive RAM）やＲｅＲＡＭ（Resistive RAM）などを使用することも可能である。ＮＡＮＤ１３は、後述するように、ＳＳＤ２９、又は、ＨＤＤ３０から読み出されたデータを記憶する。ＤＲＡＭ１４は、ＮＡＮＤ１３に記憶されたデータの一部を記憶する。換言すると、ＮＡＮＤ１３に記憶されたデータの一部がＤＲＡＭ１４にコピーされている。このため、ＤＲＡＭ１４の記憶容量は、ＮＡＮＤ１３の記憶容量より少ない。例えばＮＡＮＤ１３が１６ＧＢである場合、ＤＲＡＭ１４は、１ＧＢの記憶容量を有している。しかし、記憶容量の関係は、これに限定されるものではなく、変形可能である。
【００１５】
メモリコントローラ１５は、例えばメモリ管理ユニット（ＭＭＵ）１７、制御部１８、ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡＣ）１９を含んでいる。ＭＭＵ１７は、後述するように、ＣＰＵ２２から供給された物理アドレスに基づき、ＤＲＡＭ１４をアクセスし、ＤＲＡＭ１４内にＣＰＵ２２から供給された物理アドレスに対応するデータがない場合、制御部１８、ＤＭＡＣ１９を介してＮＡＮＤ１３をアクセスする。ＮＡＮＤ１３から読み出されたデータは、ＤＭＡＣ１９を介してＤＲＡＭ１４に転送される。ＤＲＡＭ１４に転送されたデータは、メモリコントローラ１５によりＣＰＵ２２に転送される。このため、ＣＰＵ２２は、メモリ装置１１を、ＮＡＮＤ１３の記憶容量を有するＤＲＡＭとして扱うことができる。
【００１６】
ＤＭＡＣ１９は、制御部１８の制御に基づき、ＮＡＮＤ１３とＤＲＡＭ１４との間のダイレクト・メモリ・アクセスを制御する。
【００１７】
制御部１８は、ＭＭＵ１７の指示に基づき、ＤＭＡＣ１９などを制御する。
【００１８】
図２は、メモリ装置１１の実装状態の一例を示している。ＮＡＮＤ１３、ＤＲＡＭ１４、メモリコントローラ１５は、ＤＩＭＭのボード１２上に設けられている。メモリコントローラ１５は、ボード１２に設けられた複数のピン１６に接続されている。
【００１９】
メモリ装置１１は、複数のピン１６がノースブリッジ２３に電気的に接続された図示せぬスロットに挿入されることにより、ノースブリッジ２３に接続される。
【００２０】
本実施形態において、メモリ装置１１は、例えばＤＩＭＭに実装された場合を示している。しかし、本実施形態のメモリ装置１１は、ＤＩＭＭに限定されるものではなく、ＤＩＭＭ以外のメモリボードに適用することが可能である。また、本実施形態のメモリ装置１１は、専用のメモリボードに実装される必要はなく、他の回路要素が実装されるボードや半導体基板に一緒に実装されることも可能である。
【００２１】
図３は、ＭＭＵ１７の一例を示している。ＭＭＵ１７は、例えばコマンド解析部１７ａ、アドレス管理部１７ｂ、割り込み管理部１７ｃを含んでいる。コマンド解析部１７ａは、例えばＣＰＵ２２から供給されるコマンドを解析し、ＤＲＡＭ１４に対するデータの書き込み、及びデータの読み出しを制御する。
【００２２】
アドレス管理部１７ｂは、ＮＡＮＤ１３とＤＲＡＭ１４のアドレスを管理するとともに、ＤＲＡＭ１４内のデータが有効データであるか、無効データであるかを管理する。さらに、ＤＲＡＭ１４内のデータが書き換えられた場合、そのデータがＮＡＮＤ１３に反映されているかどうかを管理する。
【００２３】
割り込み管理部１７ｃは、ＣＰＵ２２から要求されたアドレスに対応するデータがＤＲＡＭ１４内にない場合、割り込み信号としてのトラップ信号を発生し、このトラップ信号をＣＰＵ２２に送る。これと共に、トラップ信号を制御部１８に送り、ＤＭＡＣ１９を介してＮＡＮＤ１３からデータを読み出し、ＤＲＡＭ１４に転送することを要求する。さらに、割り込み管理部１７ｃは、ＤＭＡＣ１９により、ＮＡＮＤ１３から読み出されたデータが、ＤＲＡＭ１４に転送された場合、割り込み信号としての完了信号を発生し、この完了信号をＣＰＵ２２に送る。
【００２４】
上記コマンド解析部１７ａ、アドレス管理部１７ｂ、割り込み管理部１７ｃの機能は、上記に限定されるものではなく、変形可能である。
【００２５】
図４は、ＣＰＵ２２から供給される物理アドレスの一例を示している。前述したように、ＮＡＮＤ１３の記憶容量は、例えば１６ＧＢ、ＤＲＡＭ１４の記憶容量は、例えば１ＧＢであるとする。また、ＮＡＮＤ１３に記憶されたデータの一部がＤＲＡＭ１４に記憶される。ＣＰＵ２２は、メモリ装置１１を１６ＧＢのＤＲＡＭと認識するものとする。
【００２６】
この場合、１６ＧＢのメモリ装置１１をアクセスするためには、３４ビット以上の物理アドレスが必要である。このため、ＣＰＵ２２から図４に示すように、３４ビットの物理アドレスが供給される。３４ビットのアドレスのうち、例えば下位から３０ビットが１ＧＢのＤＲＡＭ１４をアクセスするためのアドレスとして割り当てられる。キャッシュラインサイズを１ＭＢとすると、下位２０ビットはライン内アドレスとして用いられ、上位１０ビットがエントリアドレスとして用いられる。また、３４ビットのアドレスのうち、上位４ビットはＮＡＮＤ１３内の１６ＧＢを１ＧＢずつアクセスするための情報としてのタグに割り当てられる。
【００２７】
図５は、アドレス管理部１７ｂに設けられたアドレス変換テーブルＡＴＴの一例を示している。アドレス変換テーブルＡＴＴは、１０ビットのエントリアドレスで指定される複数のエントリＥＮＴを有している。各エントリＥＮＴは、前記４ビットのタグと、ダーティフラグＤＦ、バリッドフラグＶＦにより構成されている。
【００２８】
１０ビットのエントリアドレス（以下、ＹＹＹと示す）と、４ビットのタグ（以下、ＸＸＸと示す）により、物理アドレスが特定される。
【００２９】
例えば、図６に示すように、ＤＲＡＭ１４のアドレスＹＹＹをアクセスする場合において、ＣＰＵ２２から供給された物理アドレスが図４に示すような場合、図５に示すアドレス変換テーブルＡＴＴにおいて、アドレスＹＹＹで指定されるエントリのタグは、ＸＸＸである。このため、アドレス管理部１７ｂは、ＤＲＡＭ１４のアドレスＹＹＹに記憶されたデータは正しいデータであると判断する。
【００３０】
一方、アドレスＹＹＹで指定されるエントリのタグが、ＸＸＸ以外である場合（例えばＸＹＸである場合）、アドレス管理部１７ｂは、ＤＲＡＭ１４のアドレスＹＹＹに記憶されたデータが、ＮＡＮＤ１３の別のアドレスのデータであると判断する。
【００３１】
ダーティフラグＤＦは、各エントリＥＮＴに対応するＤＲＡＭ１４のデータが書き換えられた場合において、このエントリＥＮＴのアドレスに対応するＮＡＮＤ１３のデータがＤＲＡＭ１４のデータに従って書き換えられているかどうかを示すものである。
【００３２】
ダーティフラグＤＦがデータ“０”は、ＤＲＡＭ１４のデータがＮＡＮＤ１３に書き込まれ、ＤＲＡＭ１４のデータとＮＡＮＤ１３のデータが一致していることを示している。ダーティフラグＤＦがデータ“１”は、ＤＲＡＭ１４のデータがＮＡＮＤ１３に書き込まれておらず、ＤＲＡＭ１４のデータとＮＡＮＤ１３のデータが不一致であることを示している。
【００３３】
バリッドフラグＶＦは、ＤＲＡＭ１４に記憶されているデータが有効であるかどうかを示すものである。バリッドフラグＶＦがデータ“０”は、ＤＲＡＭ１４のデータが無効であることを示し、バリッドフラグＶＦがデータ“１”は、ＤＲＡＭ１４のデータが有効であることを示している。
【００３４】
ＭＭＵ１７の構成、及びアドレス変換テーブルＡＴＴの構成は、図３乃至図５の例に限らず、変形可能である。
【００３５】
上記構成において、例えばコンピュータ２１の起動時、ＳＳＤ２９又はＨＤＤ３０に記憶されたオペレーティングシステムなどのプログラムデータは、ＰＣＩｅ２５又はＳＡＴＡ２６、サウスブリッジ２４、ノースブリッジ２３を介してメモリ装置１１に転送される。メモリコントローラ１５は、プログラムデータをＮＡＮＤ１３に格納するとともに、その一部をＤＲＡＭ１４に格納する。また、メモリコントローラ１５に含まれるＭＭＵ１７は、アドレス変換テーブルＡＴＴの内容を更新する。
【００３６】
メモリ装置１１やＳＳＤ２９、ＨＤＤ３０は、コンピュータ２１のオペレーティングシステムに従って動作が制御され、メモリ装置１１は、ＣＰＵ２２によりＤＲＡＭと認識される。
【００３７】
（動作）
図７を参照して上記構成のメモリ装置１１の動作について説明する。
【００３８】
例えばＣＰＵ２２からメモリ装置１１に対して読み出し要求が発行された場合（Ｓ１１）、ＭＭＵ１７のコマンド解析部１７ａは、読み出し要求としての読み出しコマンドを解析し、アドレス管理部１７ｂは、読み出しコマンドに含まれる物理アドレスに基づきアドレス変換テーブルＡＴＴをサーチする（Ｓ１２）。すなわち、前述したように、読み出しコマンドに含まれる物理アドレスとアドレス変換テーブルＡＴＴに保持されたアドレスとが一致するかどうかが判別される（Ｓ１３）。この結果、一致する場合、そのアドレスのバリッドフラグＶＦが有効かどうか判別される（Ｓ１４）。この判別の結果、有効である場合、ＤＲＡＭ１４内のデータが読み出され、ノースブリッジ２３を介してＣＰＵ２２に転送される。
【００３９】
一方、Ｓ１３の判別の結果、アドレスが不一致である場合、及びＳ１４の判別の結果、バリッドフラグが無効である場合、割り込み管理部１７ｃは、割り込み信号としてのトラップ信号を出力する（Ｓ１５）。このトラップ信号は、ノースブリッジ２３に供給される。ノースブリッジ２３のＭＭＵ２３ａは、トラップ信号を受けると、一般には、サウスブリッジ２４、ＰＣＩｅ２５を介してＳＳＤ２９をアクセスしたり、ＳＡＴＡ経由でＨＤＤ３０をアクセスするが、本実施形態の場合、ＭＭＵ２３ａは、トラップ信号を受けた場合、ＳＳＤ２９や、ＨＤＤ３０をアクセスせず、ＣＰＵ２２にトラップ信号を受けたことを通知する。ＣＰＵ２２は、この通知に基づき、読み出し要求を発行したタスクを例えばサスペンド状態（停止状態）とし、他のタスクを実行させる。
【００４０】
トラップ信号を送信した後、ＭＭＵ１７は、後述するように、例えばダーティフラグＤＦに基づき、ＤＲＡＭ１４のデータをＮＡＮＤ１３に書き込むか否かを判断することにより、ＤＲＡＭ１４内に空き領域を生成し、制御部１８に、読み出し要求に対応するデータの読み出しをＮＡＮＤ１３に指示する（Ｓ１６）。制御部１８は、読み出し要求に対応するデータの読み出しをＤＭＡＣ１９に指示する（Ｓ１７）。ＤＭＡＣ１９は、ＮＡＮＤ１３から読み出し要求に対応するデータを読み出し（Ｓ１８）、ＤＲＡＭ１４に転送する（Ｓ１９）。
【００４１】
この際、制御部１８は、ＭＭＵ１７の指示に基づき、ＤＲＡＭ１４内の該当する領域が空いていない場合、先ず、ＤＭＡＣ１９に、ＤＲＡＭ１４内の一部のデータをＮＡＮＤ１３に退避させ、ＤＲＡＭ１４内に空き領域を作ることを指示する。具体的には、例えばアドレス変換テーブルＡＴＴのダーティフラグＤＦが“１”である場合、このダーティフラグに対応するＤＲＡＭ１４のデータが、ＮＡＮＤ１３に書き込まれ、ＤＲＡＭ１４内に空き領域が作られる。ＤＦが“０”である場合、このダーティフラグに対応するＤＲＡＭ１４の領域は、上書き可能な空き領域と認識される。この後、制御部１８は、ＮＡＮＤ１３から読み出し要求に対応するデータを読み出して、ＤＲＡＭ１４の空き領域に転送するようＤＭＡＣ１９に指示する。尚、空き領域の生成方法は、上記に限定されるものではなく、変形可能である。
【００４２】
ＮＡＮＤ１３からＤＲＡＭ１４へのデータの転送が完了すると、ＤＭＡＣ１９から制御部へ完了が通知され、制御部１８は、ＭＭＵ１７に転送の完了を通知する（Ｓ２０）。その通知を受け、ＭＭＵ１７は、その領域の有効性を示すためＶＦを“１”にセットするとともに、タグをアドレスの上位ビットの値に更新する（Ｓ２１）。その後、ＭＭＵ１７は、完了通知を受けると、割り込み管理部１７ｃは、完了信号をＣＰＵ２２に送信する（Ｓ２２）。
【００４３】
ＣＰＵ２２は、完了信号を受けると、サスペンド状態とされていたタスクを再開する準備を行なう。また、ＭＭＵ１７は、ＤＲＡＭ１４から読み出し要求に対応するデータの読み出し、ＣＰＵ２２に転送する（Ｓ２３）。
【００４４】
尚、上記説明は、メモリ装置１１からデータの読み出し動作について説明した。これに対して、ＣＰＵ２２から書き込み要求としての書き込みコマンドが発行された場合において、書き込みコマンドに付された物理アドレスがＤＲＡＭ１４内にない場合、上記と同様に、メモリコントローラ１５からＣＰＵ２２に割り込み信号としてのトラップ信号が送信される。このトラップ信号を受信したＣＰＵは、書き込み要求を発行したタスクをサスペンド状態として、他のタスクを実行させる。
【００４５】
この後、ＮＡＮＤ１３からＤＲＡＭ１４へ書き込み対象のアドレスのデータが転送されると、メモリコントローラ１５は、ＤＲＡＭ１４内の書き込み対象アドレスにデータを書き込む。書き込みが完了すると、完了信号がメモリコントローラ１５からＣＰＵ２２に送信され、ＣＰＵ２２は、サスペンド状態であったタスクの実行を再開させる。また、メモリコントローラ１５のアドレス管理部１７ｂは、アドレス管理テーブルＡＴＴの書き込み対象アドレスに対応するダーティフラグＤＦを“１”に設定する。
【００４６】
さらに、ＣＰＵ２２からの読み出し要求、又は書き込み要求に基づき、ＤＲＡＭ１４、ＮＡＮＤ１３の何れにもアクセス対象のアドレスがない場合、ノースブリッジ２３のＭＭＵ２３ａは、ページフォルトをＣＰＵ２２に送信する。ページフォルトを送信したノースブリッジ２３のＭＭＵ２３ａは、メモリ装置１１内のデータとＳＳＤ２９、又はＳＡＴＡ２６内のデータを入れ換えるスワップ処理を実行するため、ＳＳＤ２９、又はＳＡＴＡ２６から読み出し要求、又は書き込み要求に対応するデータを読み出すことをサウスブリッジ２４に指示する。サウスブリッジ２４は、ＰＣＩｅ２５、又はＳＡＴＡ２６を介してＳＳＤ２９、又はＨＤＤ３０から読み出し要求、又は書き込み要求に対応するデータを読み出し、ノースブリッジ２３を経由してメモリ装置１１のＮＡＮＤ１３にデータを転送する。
【００４７】
尚、上記説明において、割り込み信号、割り込み完了信号、及びトラップ信号の表現は一例であり、メモリ装置１１内において、アドレスの不一致が検知されたことや、データ転送が完了しこなどの事象が変化をしたことを、メモリ装置１１からＣＰＵ２２に知らせることができる信号であればよい。
【００４８】
（効果）
上記実施形態によれば、メモリ装置１１は、ＮＡＮＤ１３と、ＮＡＮＤ１３に格納されたデータの一部が記憶されるＤＲＡＭ１４が搭載され、ＣＰＵ２２からは、ＮＡＮＤ１３の記憶容量を有するＤＲＡＭと認識される。このため、ＣＰＵ２２は、大容量にＤＲＡＭを持つこととなるため、ＣＰＵ２２の性能を向上させることが可能である。
【００４９】
また、メモリ装置１１は、ＮＡＮＤ１３と、ＮＡＮＤ１３に格納されたデータの一部が記憶されるＤＲＡＭ１４が搭載され、ＣＰＵ２２からデータの読み出し要求、又は書き込み要求を受けた場合において、ＤＲＡＭ１４内に要求されたデータがない場合、メモリコントローラ１５は、ＣＰＵ２２に割り込み信号としてのトラップ信号を送信して、ＮＡＮＤ１３から読み出し要求、又は書き込み要求に対応するデータを読み出す。ＣＰＵ２２は、トラップ信号を受信すると、読み出し要求、又は書き込み要求を出したタスクをサスペンド状態として、他のタスクを実行することが可能である。このため、ＣＰＵ２２は、読み出し要求、又は書き込み要求の完了を待っている必要がないため、ＣＰＵ２２の性能を低下させることを防止することが可能である。
【００５０】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５１】
１１…メモリ装置、１２…ボード、１３…不揮発性メモリ（ＮＡＮＤフラッシュメモリ）、１４…揮発性メモリ（ＤＲＡＭ）、１５…メモリコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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