(57)【特許請求の範囲】
【請求項１】
基板上にフローティングゲートトランジスタを製造するための方法であって、
基板内のチャネル領域上方に、比較的厚い絶縁体を形成する工程であって、前記比較的厚い絶縁体はソース側とドレイン側とを有する工程と、
前記チャネル領域に隣接した基板内のトンネル領域上方で、前記比較的厚い絶縁体のソース側とドレイン側の一方または両方の上に比較的薄い絶縁体を形成する工程と、
前記比較的薄い絶縁体の形成後にドーパントをソースとドレイン内に分配する工程であって、
前記トンネル領域の上方の比較的厚い絶縁体の側面上にスペーサを形成する工程と、
前記スペーサと位置合わせして基板内にドーパントを注入する工程であって、スペーサが比較的薄い絶縁体内のトンネル領域をマスクしてドーパントが注入されるのを防ぐ工程と、
前記トンネル領域内にドーパントを拡散する工程と、を備えるドーパントを分配する前記工程と、
前記比較的厚い絶縁体と前記比較的薄い絶縁体の上方にフローティングゲートを形成する工程と、
制御ゲート絶縁体と制御ゲートの形成を完成する工程と、
を備える方法。
【請求項２】
前記比較的厚い絶縁体の厚さが１０ナノメートルよりも大きい請求項１に記載の方法。
【請求項３】
前記比較的薄い絶縁体の厚さが１０ナノメートルより小さい請求項１に記載の方法。
【請求項４】
前記比較的厚い絶縁体の厚さが１０ナノメートルよりも大きく、前記比較的薄い絶縁体の厚さが１０ナノメートルよりも小さい請求項１に記載の方法。
【請求項５】
基板内にドーパントを注入する前記工程が、
前記ドレイン側上のスペーサと位置整合してドレイン側上の基板内に第１にドーパントを注入し、またスペーサと位置整合してソース側とドレイン側の両方の上に第２にドーパントを注入する工程と、
を備える請求項１に記載の方法。
【請求項６】
低めのエネルギ処理と高めのエネルギ処理を用いて前記チャネル領域内にドーパントを注入する工程であって、チャネル領域内に注入されたドーパントが、ドレイン領域内に注入されたドーパントの伝導型式とは反対の伝導型式を有する工程を含む請求項１に記載の方法。
【請求項７】
基板上にフローティングゲートトランジスタを製造するための方法であって、基板内のドレインと、基板内のソースと、ソースとドレインとの間の基板内のチャネルと、チャネル上方のフローティングゲートと、フローティングゲートと基板との間のフローティングゲート絶縁体と、フローティングゲート上方の制御ゲートと、フローティングゲートと制御ゲートとの間の制御ゲート絶縁体とを有するような方法において、
前記基板上に絶縁体層を形成する工程と、
前記絶縁体層の上方に第１のフローティングゲート材料層を形成する工程と、
積層体構造を設定するために、前記絶縁体層と第１のフローティングゲート材料層とをエッチングする工程と、
前記基板内のトンネル領域を定めるために、トンネル絶縁体層上方の積層体構造の側面上に側壁スペーサを形成する工程と、
前記ソースとドレインとを定めるために、積層体構造上の側壁スペーサに位置整合して基板内にソースとドレインのドーパントを注入する工程であって、前記側壁スペーサはトンネル領域上方のトンネル絶縁体層をマスクしてドーパントが注入されるのを防ぐ工程と、
前記側壁スペーサを除去する工程と、
積層体構造内の前記フローティングゲート材料と電気的に連通するフローティングゲート材料の第２の層を、またトンネル領域内のトンネル絶縁体層の上方に形成することによってフローティングゲートの形成を完成する工程と、
前記制御ゲート絶縁体と制御ゲートの形成を完成する工程と、
を備える方法。
【請求項８】
前記第１のフローティングゲート材料層の形成工程後に、前記第１のフローティングゲート材料層の上方にキャップ材料を形成する工程を含み、且つ前記積層体構造が、絶縁体層と第１のフローティングゲート材料層とキャップ層とを含む積層を含む請求項７に記載の方法。
【請求項９】
側壁スペーサを形成する前記工程が、前記積層体構造とトンネル絶縁体層の上方にスペーサ材料の層を形成し、且つスペーサ材料を異方性エッチングする工程を含む請求項７に記載の方法。
【請求項１０】
前記キャップ材料と前記スペーサ材料がシリコン窒化物から成る請求項９に記載の方法。
【請求項１１】
前記キャップ材料がシリコン窒化物から成り、且つ前記スペーサ材料がポリシリコンから成る請求項９に記載の方法。
【請求項１２】
前記絶縁体層が二酸化シリコンから成る請求項７に記載の方法。
【請求項１３】
前記トンネル絶縁体が二酸化シリコンから成る請求項１２に記載の方法。
【請求項１４】
ソースとドレインのドーパントを注入する前記工程が、
前記側壁スペーサ付きの積層体構造のソース側上にマスクを形成する工程と、
前記ドレイン側上の側壁スペーサと位置整合して積層体構造のドレイン側上にドーパントを注入する工程と、
前記ソース側上のマスクを除去する工程と、
前記側壁スペーサと位置整合してドレイン側とソース側上にドーパントを注入する工程と、
を含む請求項７に記載の方法。
【請求項１５】
注入工程後、前記トンネル絶縁体層を再酸化する工程を含む請求項７に記載の方法。
【請求項１６】
前記フローティングゲートを完成する工程が：
前記フローティングゲートの少なくとも１つの寸法を規定するためにフローティングゲート材料の第２の層をパターン化する工程を含み、前記制御ゲート絶縁体と制御ゲートとを完成する工程が、
フローティングゲート材料の第２の層をパターン化する工程の前または後のいずれかにフローティングゲート材料の第２の層の上方に制御ゲート絶縁体層を形成する工程と、
前記制御ゲート絶縁体の上方に制御ゲートを形成する工程と、を含む請求項７に記載の方法。
【請求項１７】
前記側壁スペーサを除去する工程の前に：
前記側壁スペーサに隣接した基板の上方に隔離絶縁体を形成する工程を含む請求項７に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は集積回路の製造方法、より詳しくは２重厚さフローティングゲート酸化物構造を有するフローティングゲートメモリセルに基づく集積回路記憶デバイスの製造技術に関する。
【０００２】
【従来の技術】
フローティングゲートトランジスタは、フラッシュメモリを含む多くの集積回路記憶デバイスの基本である。フラッシュメモリセル設計では、低電圧動作、メモリアレーの増大およびメモリセルの耐久性と電荷保持の改善を可能にするために、フローティングゲートトランジスタ設計の改良が行われている。
１９９３年のＩＤＥＭ、１９−２２ページでヒサムネ等によって記述された「３Ｖ専用の６４Ｍｂｉｔと将来のフラッシュメモリ用の高容量結合比（ＨＩＣＲ）セル」は、いわゆる２重厚さゲート酸化物構造を含んでいる。ヒサムネ等の構造によれば、半導体基板と、フローティングゲートセルのフローティングゲートとの間の酸化物は、適度にドープしたチャネル上方の比較的厚い領域と、ソースとドレインに隣接したチャネル側上に比較的薄いトンネル領域とを有する。この構造はセルの容量結合比を増大させる効果を有し、フラッシュメモリセルの低電圧動作を可能にする。
【０００３】
容量結合比は、制御ゲートとフローティングゲートとの間のポリシリコン介在誘電体の静電容量を、制御ゲートとソースとドレイン領域との間のフローティングゲート構造の全静電容量で割った商によって規定される。２重厚さゲート酸化物を用いて、フローティングゲートの全静電容量を減らし、フローティングゲートと制御ゲートとの間の静電容量を増加させることによって、容量結合比が増大される。容量結合比を増大すると低電圧動作が可能になるが、この理由はフローティングゲートセルの制御ゲートに印加される電圧のより多くの部分がフローティングゲートへ転送されるからである。フローティングゲート上の電圧が高くなると、トンネル酸化物のフローティングゲート領域に交差した電界が増加し、またこれによってプログラミングおよび／またはアレーを消去するのに用いられるトンネルの動作効率が増加する。
【０００４】
ヒサムネ等の構造はフラッシュメモリデバイス上の低電圧動作を確立するのには適しているが、その設計は従来技術の一般のフローティングゲートセルに関する重大な問題に取り組んでいない。特にフローティングゲートセルの電荷保持と持続期間は、フローティングゲートと、ソース、ドレインおよび／またはトランジスタの基板との間に発生するようないわゆるバンド間のトンネル電流とホットホール注入電流とによって制限される。ヒサムネ等の構造および他の従来技術の構造では、バンド間のトンネル電流の十分な制御が達成されていない。例えばヒサムネ等の構造では、提案された２重厚さゲート酸化物構造の品質と厚さの均一性を制御することが困難である。酸化物の品質と、製造工程の他のパラメータとを制御することなしには、バンド間のトンネル電流とホットホール注入は適切に制御されず、またデバイスの耐久性と電荷保持特性が悪化する。
【０００５】
【発明が解決しようとする課題】
したがって、２つの厚さのフローティングゲート酸化物を有するフローティングゲートトランジスタの製造工程および設計の改良を提供することが望まれる。
【０００６】
【課題を解決するための手段】
本発明は、デバイスが受けるバンド間のトンネル電流とホットホール注入電流とを最小化し、プログラミング速度と消去速度とを高めるファウラー・ノルドハイムトンネル電流を最大化し、より低い動作電圧と電源電圧とを可能にし、またセル寸法が製造上の改良によって縮小するように調整可能な構造を提供するような、２重厚さフローティングゲート酸化物を有するフローティングゲートメモリセルの改良を提供する。
本発明は、２重厚さフローティングゲート酸化物構造を製造するための処理に基づき、次の工程すなわち、
チャネル領域上方の基板上に比較的厚い絶縁体領域を形成する工程であって、この比較的厚い絶縁体はソース側とドレイン側とを有する工程と、
前記比較的厚い絶縁体のソース側とドレイン側の一方または両方の上に、且つチャネル領域に隣接する基板内のトンネル領域上方に比較的薄い絶縁体を形成する工程と、
前記比較的薄い絶縁体の形成後に、前記比較的薄い絶縁体の下のトンネル領域内のドーパントの濃度が、縮退ドープ濃度に近いかまたはそれよりも大きくなるように、ドーパントをソースとドレイン内に分配する工程と、を備える。
【０００７】
１つの実施例の製造工程は、チャネル領域のゲート絶縁体を構成するシリコン基板上に比較的厚い絶縁体を形成する工程を含む。ポリシリコンの第１の層（ＰＬ１）は前記の比較的厚い絶縁体の上方に堆積され、次に酸化物（Ｓｉ3 Ｎ4)の薄膜がＰＬ１上方に堆積される。その後に異方性エッチング（例えばプラズマエッチング）が、絶縁体薄膜、ポリシリコン薄膜、窒化物薄膜からなる積層体に達成される。このようなエッチング工程で、セルデバイスのポリゲートの長さが決められかつパターン化される。ＰＬ１は、セルデバイスのフローティングゲート（ＦＧ）を構成する層の１つである。次に比較的薄い絶縁体が形成され、Ｎ型の大投与量の注入を採用することによりソース領域とドレイン領域として形成されるトンネル領域が構成される。窒化物スペーサまたはポリスペーサが形成され、トンネル絶縁体を覆い且つ引き続く大投与量の注入のためのマスクとして働く。次の熱サイクルを受け、大投与量の注入不純物はスペーサ縁部から比較的厚い絶縁体によって覆われたチャネル領域に向かって拡散する。注入量は、トンネル絶縁体によって覆われた領域が縮退ドープされるのに十分なように、高く制御される。ソース領域とドレイン領域上方の酸化物ＢＳＯＸはＣＶＤ（化学気相成長）技術によって形成され、ソース領域とドレイン領域が覆われる。またエッチングバック技術が平坦化を達成するために利用される。平坦化されたＢＳＯＸは、ＳＡＭＯＳエッチングとワードラインパターニングエッチング等のような化学的エッチング処理に必要である。その後、窒化物スペーサが取り除かれ、またポリシリコンの第２の層（ＰＬ１Ａ）が堆積かつパターン化され、フローティングゲートの形成が完成される。すなわちＰＬ１とＰＬＡ１はフローティングゲートを構成する。酸化物／窒化物／酸化物（ＯＮＯ）の積層体が、フローティングゲート上方に堆積され、次にポリシリコンの第３の層がＯＮＯ上方に堆積され、制御ゲート（ＣＧ）として働く。以上の説明によって分かることは、フローティングゲートを造るポリシリコンの２つの層の目的は、ＣＧとＦＧとの間の静電容量（ＣCF）とゲート結合比（ＧＣＲ）とを増すことができるように、フローティングゲートの面積とＯＮＯの面積を大きくするためである。
【０００８】
ドーパントを分配する工程は、以下に述べるように、トンネル領域内の比較的薄い絶縁体に対する損傷を最小化する処理を含む。トンネル酸化物が適度にドープされるとき、高品質トンネル酸化物がシリコン基板上に成長する。その後に大投与量の注入をマスクするための、窒化物スペーサとポリスペーサが形成されて、これによって跳返り酸素原子を原因とする損傷を効果的に抑制することができる。高品質トンネル酸化物が形成された後に、ソース領域とドレイン領域とが、窒化物またはスペーサの下の大投与量注入の横方向拡散によって形成される。このようにして、注入によって誘起されるトンネル酸化物に対する損傷を最小化することができ、またトンネル領域上方の優れた厚さ均一性を達成することができる。
【０００９】
フローティングゲート酸化物が比較的薄いトンネル領域では、基板内のドーパント濃度は、ソースとドレインのドーパントのため非常に高い。これによって、バンド間のトンネルを誘起するのに十分な大きなバンド曲げが防止される。ドーパント濃度がより控えめなチャネル領域では、比較的厚い絶縁体によって、バンド間の大きなトンネルを誘起するのに十分な電界の形成が防止される。
また本発明は、基板上にフローティングゲートトランジスタを製造する方法としても特徴づけることができる。このトランジスタは、基板内のドレインと、基板内のソースと、ソースとドレインとの間の基板内のチャネルと、チャネル上方のフローティングゲートと、フローティングゲートと基板との間のフローティングゲート絶縁体と、フローティングゲート上方の制御ゲートと、フローティングゲートと制御ゲートとの間の制御ゲートとを有する。この方法は、１５から２５ｎｍの厚さを有するシリコン酸化物またはシリコン窒化酸化物を含む層のような絶縁体層を基板上に形成する工程を含む。次に、フローティングゲート材料の層が絶縁体層の上方に形成される。キャップ材料が第１のフローティングゲート材料層の上方に置かれる。キャップ材料、フローティングゲート材料および絶縁体層がエッチングされ、チャネルの長さを決める積層体構造が設定される。例えば、チャネルの長さは約0.２から0.５ミクロンの程度である。次にトンネル絶縁体は、基板及び積層体構造の側面の上方に、少なくとも積層体構造に隣接したトンネル領域内に形成される。トンネル絶縁体は、約５ｎｍから１０ｎｍの厚さを有する二酸化シリコンまたはシリコン窒化酸化物を含む。側壁スペーサは、積層体構造の側面上及びトンネル絶縁体層の上方に形成され、基板内のトンネル領域の幅を決める。例えばスペーサはポリシリコンまたはシリコン窒化物から成り、積層体とトンネル絶縁体の上方に均一な厚さの層を堆積し、次に側壁だけが約0.０５から0.１５ミクロンの幅を有するようになるまで、スペーサ材料を異方性エッチングすることによって形成される。（厚幅の比は、例えばプラズマ電力、プラズマ密度、ガス組成等のプラズマエッチング条件によって調整することができる。）
側壁スペーサを形成した後に、ソースとドレインのドーパントが側壁スペーサに位置整合して基板内に注入され、ソースとドレインが設定される。この処理中に、側壁スペーサはトンネル領域上方でトンネル絶縁体層をマスクし、下にある基板をマスクしてドーパントが注入されるのを防ぎ、そしてトンネル絶縁体層に対する損傷を防止する。好適なシステムでは、この処理は、先ず、ドレイン側上に第１のドーパントを注入し、次いで、ソースとドレイン両方の上にドーパントを注入し、ドレイン領域がソース領域よりも大きなドーパント濃度を有するようにされる。
【００１０】
ソースとドレインのドーパント注入後に、側壁スペーサが取り除かれ、フローティングゲートの形成が完成される。フローティングゲートの形成は、フローティングゲート材料と電気接触したフローティングゲート材料の第２の層を、積層体構造内且つトンネル領域内のトンネル絶縁体層の上方に形成することによって完成される。隔離絶縁体が、側壁スペーサの除去の前に側壁スペーサに隣接した基板上方に形成されることが好ましい。フローティングゲート材料の第２の層は、側壁スペーサが除去された領域内に堆積され、隔離絶縁体と積層体構造とに重なり、フローティングゲート面積を増して容量結合比を改善する。
最後に、シリコン酸化物とシリコン窒化物及びシリコン酸化物（ＯＮＯ）の構造によって製造される制御ゲート絶縁体は、フローティングゲートの上方で形成される。次に、ポリシリコンの第３の層が堆積されて制御ゲート、すなわちワードラインが形成される。
【００１１】
本発明の処理は、基板内のドーパント濃度が高く且つ所望のソースとドレインのトンネルが必要な領域において高品質の薄い絶縁体を提供し、一方でドーパント濃度が低いチャネル領域の上方では比較的厚い絶縁体を用いることによって、帯域間のトンネル電流とホットホール注入電流とを最小化する。シミュレーションによれば、本発明によって達成される改良はバンド間のトンネル電流の５桁の減少と同程度であり得ることが示唆されている。またトンネル領域上方の薄い絶縁体は、高濃度にドープされた基板上では形成されたことがなく、またドーパント注入処理中にイオン衝撃を受けていない高品質絶縁体である。ファウラー・ノルドハイムトンネル電流は、縮退ドープされたソース領域とドレイン領域上方のトンネル絶縁体のため、この構造内で最大化される。これによって、デバイスのプログラム速度と消去速度が高められる。さらにこの２重厚さフローティングゲート構造によって、デバイス上の動作電圧および電源電圧の調整が可能となり、低電力のフラッシュメモリ集積回路が可能となる。最後に、従来技術の信頼性問題に必要なドレイン工学技術が本発明の処理には不必要であるので、セルレイアウトが縮小可能である。
【００１２】
本発明の他の特徴と利点が、図面と詳細な説明と特許請求の範囲とから理解される。
【００１３】
【実施例】
図１から図１８を参考にして実施例を詳細に説明する。図１には本発明による２重厚さフローティングゲート酸化物トランジスタの構造が示されている。図２から１３には本発明の製造技術による重要な処理工程が示されている。図１４から図１８は、結果的に得られるフローティングゲートメモリセルの特性を示すことを目的としている。
図１は本発明の２重厚さフローティングゲート酸化物メモリセル構造の横断面である。この構造はシリコン基板１０の上に形成される。この基板は典型的な適度にドープしたＰ型基板であり、以下に詳述するようにデバイスの耐パンチスルー特性を改善するためにいわゆるデュアルセル注入を有することが可能である。基板１０にはドレイン領域１１とソース領域１２が埋め込まれている。ドレイン領域はＮ＋＋ドープ領域であり、ソース領域はＮ＋ドープ領域である。デバイスのフローティングゲート酸化物はドレイン部の上方に第１の比較的厚い領域１３と第２の比較的薄い領域１４とを有し、ソース部の上方に第３の比較的薄い領域１５を有する。フローティングゲート構造はフローティングゲート酸化物構造（１３、１４、１５）上方に位置する。フローティングゲート構造は第１の層１６と第２の層１７とを有する。以下により詳しく述べるように、第１の層１６は、ソース領域１２とドレイン領域１１の自己位置整合を行うために利用される。第２の層１７はソース領域とドレイン領域の埋め込み後に蒸着され、フローティングゲート構造の面積の増大を行う。厚い酸化物領域１８と１９が、埋め込みソース１２と埋め込みドレイン１１の上方に形成される。フローティングゲート構造（１６、１７）の上方には、制御ゲート絶縁体２０が形成される。制御ゲート絶縁体２０は、３層の二酸化シリコン／シリコン窒化物／二酸化シリコンのサンドイッチ（ＯＮＯ）から形成されることが好ましい。制御ゲート酸化物の形成後、制御ゲート構造２１はセルの形成を完成するように形成される。平坦化層、不活性化層および金属化層（図示せず）は制御ゲート２１の頂部上方に堆積され、本発明の２重厚さフローティングゲート酸化物構造を用いて、集積回路メモリの配置を完成する。
【００１４】
図からわかるように、フローティングゲート酸化物構造（１３、１４、１５）はデバイスのチャネルエリア２５内に比較的厚い酸化物領域１３を含み、より高濃度にドープされた埋め込みドレイン拡散部１１と埋め込みソース拡散部１２の上方に比較的薄い酸化物領域１４、１５を含む。高濃度にドープされた埋め込みドレインと埋め込みソースとはフローティングゲート酸化物のトンネル領域内のバンド間のトンネルを遅らせ、一方チャネル領域内の概して２５で示される比較的厚い酸化物は適度にドープされたチャネル上方のバンド間のトンネルを遅らせる。しかし、フローティングゲートセルのプログラム処理と消去処理に望ましいファウラー・ノルドハイムトンネルは、埋め込みソース１２領域と埋め込みドレイン１１領域の上方の比較的薄い酸化物によって強められる。さらに容量結合比がこの構造によって増大され、セルの低電圧動作を可能にする。
【００１５】
セル内の薄い酸化物１４、１５は、基板とトンネル酸化物とがイオン注入による損傷を受けるのを防止するような方法で形成される高品質フィルムであり、しかも埋め込みドレイン１１領域と埋め込みソース１２領域への注入以前に基板１０上に形成され、このためトンネル酸化物の成長は高ｎ型ドーピングによって悪影響を受けない。
図１のセル構造の好適な製造技術が図２から図１３に示されている。
図２は、デュアルセル注入処理を示したものである。この処理では、ウェハ１００は、深いホウ素Ｂ11ドーパント（１０１）と浅いホウ素Ｂ11（１０２）の注入により注入される単一結晶シリコン（１００配向）である。深いセル注入は、例えば１２５Ｋｅｖのエネルギによって注入される耐パンチスルー注入である。浅いセル注入はチャネル領域内のしきい値電圧を調整するために用いられ、例えば５０Ｋｅｖのエネルギによって注入される。このドーピングは、縮退濃度レベルのはるか下のｐ型の適度な濃度レベルを有する。
【００１６】
図３は処理における次の工程を示している。Ｐ型ドーパントＢ11による深い注入１０１と浅い注入１０２とを有するシリコン基板１００は、例えば二酸化シリコンまたはシリコン窒化酸化物を含む厚めのフローティングゲート絶縁体層１０３を成長させる処理を受ける。湿式または乾式熱酸化のような従来のゲート酸化処理を利用することができる。
図４は次の２つの処理工程を示している。図４では、基板１００と比較的厚い絶縁体層１０３は、絶縁体層１０３の上方でポリシリコンまたは他のフローティングゲート材料の層１０４を成長させる処理を受ける。好ましくはシリコン窒化物からなるキャップ材料層１０５は、ポリシリコン層１０４の上方に形成される。  図５はシリコン酸化物、ポリシリコン、フローティングゲート絶縁体構造のパターニングを示している。このようなパターニング後に積層体構造１０８が基板１００上に形成される。この積層体構造は比較的厚いフローティングゲート絶縁体領域１１０、ポリシリコン基板１１１、及びキャップ領域１１２とを有する。
【００１７】
図６は、積層体滞積構造１０８の形成後の工程を示している。図６では、薄いフローティングゲート絶縁体（トンネル絶縁体）は、例えば二酸化シリコンまたはシリコン窒化酸化物から成って成長される。薄い絶縁体は窒化酸化物または酸化物／窒化物層を用いて実現することができる。（ａ）一酸化窒素（ＮＯ）アニールを伴う熱酸化と、（ｂ）熱酸化物のアンモニア内での熱窒化、（ｃ）熱酸化物のＮ2 Ｏ内での熱窒化を含む多くの製造技術を利用して、窒化酸化物の超薄膜を得ることができる。熱酸化と一酸化窒素アニールとを含む第１の方法は、最良の品質を提供すると考えられる。代替的な酸化物／窒化物層は当業者に既知の技術で製造することが可能である。
７０−１００オングストロームの範囲で、より適度に薄い絶縁層として、酸化物と窒化酸化物層の両方を利用することができる。
【００１８】
薄い絶縁体が積層体構造１０８の側面１１０上と側面１１１上に形成される。また、薄い絶縁体は領域１１２と１１３内の基板上方に形成される。この薄い絶縁体は、適度にＰ型ドープされて基板１００上で成長される。これによってトンネル領域上方で相対的に均一に、５から１０ｎｍの厚さ、好ましくは約８ｎｍ未満の厚さを有する高品質のトンネル絶縁体の成長が可能となり、概して１１４と１１５で示される構造が形成される。
トンネル絶縁体（１１２、１１３）の成長後、側壁スペーサは薄い絶縁体層（１１０、１１２と１１１、１１３）上方の積層体構造上に形成される。図７は、概して１０８の積層体構造の側面上に形成される側壁スペーサ１２０と側壁スペーサ１２１とを示している。スペーサは領域１１１内とトンネル領域１１４内の薄い絶縁体の上にあり、また領域１１０とトンネル領域１１５内のトンネル絶縁体の上にある。側壁スペーサ（１２０、１２１）の形成は、ポリシリコンの層を構造全体の上方に堆積し、次にキャップ材料１１２が露出されまたチャネル領域１１４と１１５の外側の薄い絶縁体が露出されるまで、ポリシリコンを異方性エッチングすることによって完成される。
【００１９】
図８には、スペーサ材料の代替的選択が示されている。図８ではシリコン窒化物側壁スペーサ１２５と１２６が使用される。シリコン酸化物スペーサは、ポリシリコンスペーサと同様の技術を用いて、シリコン窒化物層の堆積と異方性エッチングによって形成される。
ヒ素注入によって生じる転位ループの成長は、酸化物フィルムを通した注入からの跳返り反跳酸素原子の存在によって影響を受けることが報告されている。Ｓｉ3 Ｎ4 フィルム内の窒素結合を破壊するエネルギ（１０1.９ｅｖ×３＝３０5.７ｅｖ）は、酸化物フィルム内の酸素結合（１０3.４ｅｖ×２＝２０6.８ｅｖ）を破壊するのに必要なエネルギよりも大きい。したがって、跳返り窒素の量はＳｉ3 Ｎ4 スクリーンマスク内でより少なくなると予想される。またポリシリコンは、跳返り酸素原子を除去するのに効果的な薄膜と考えられる。跳返り酸素原子の量がＳｉ3 Ｎ4 のみの薄膜に対してでさえ比較的低く、且つＳｉＯ2 のみの場合の酸素原子よりも２桁小さい窒素原子の量が、その場合に発生されたことが実験により確認されている。さらに跳返り窒素原子が欠陥位置に取り付かなかったし、また転位ループを抑制することができる。これらの特徴によって、はるかに優れたトンネル酸化物と酸化物／シリコン界面を本発明に基づき得ることができる。トンネル酸化物品質と厚さ均一性の改善によって提供される主要な利点は、繰返し耐久性、電荷保持等のような信頼性に関するものであり、これらはバンド間のトンネル（ＢＢＴ）によって誘起されるホットホール注入（Ｈ．Ｈ．Ｉ）と深く関係している。換言すれば、ＢＢＴとＨ．Ｈ．Ｉの抑制は耐久性と電荷保持を強化するのに非常に重要である。
【００２０】
シリコン窒化物側壁とポリシリコン側壁の両方の処理において、トンネル領域１１４と１１５の長さは、異方性エッチングの前に堆積されるスペーサ材料の層厚によって調整される。かくして、側壁スペーサの長さは相対的に高い解像度によって制御することができる。また、異方性エッチング処理のエッチング断面形状はスペーサ幅を調整し、これによってトンネル領域の寸法を調整するために利用することができる。例えばエッチング断面形状は、（１）ポリゲートエッチング断面形状と、（２）スペーサ材料としてポリゲート積層体上に堆積される薄膜の順応性と、（３）電力、ガス組成およびガス流速のようなプラズマエッチング条件と、を含むいくつかの要素によって制御することができる。
図９は、埋め込みドレイン領域内にドーパントを注入するために利用される処理を示している。図９の処理では、窒化物スペーサ１２５と１２６（または代替的にポリシリコンスペーサ１２０と１２１）付きの積層体構造は、フォトリソグラフィ技術を用いてマスクされ、積層体構造のソース側上に位置するフォトレジスト１３０の層となる。Ｎ型注入、好ましくはヒ素ＡS 75にさらされた１０15cm-2程度の量を有する積層体構造１０８のドレイン側は、側壁スペーサ１２５と自己位置整合した領域１３１内のドレインに対するＮ＋ドープ断面形状を結果する。オプション的に、Ｎ注入も利用される。このＮ注入は、１０14cm-2程度の量を有する好ましくはリンＰ３１である。トンネル領域１１４の上に位置する薄い絶縁体層１１３とトンネル領域１１４内の基板１００は、注入されるイオンの衝撃によって引き起こされるイオン注入損傷から保護されることが分かる。
【００２１】
図１０は、積層体構造のソース側に注入を施すためと、ドレイン側上に追加注入濃度を設けるために利用される処理を示している。図１０に示されているように、図９のフォトレジストが除去される。これによって、注入処理にさらされるドレイン側上とソース側上の側壁スペーサ１２５と１２６が残される。ＡS 75の注入が利用され、１０15cm-2程度のドープ濃度をソース側に生じる。これによってドレイン領域内にＮ＋＋ドープ濃度が生じ、またＮ＋ドープ濃度がソース領域内に生じる。再び側壁スペーサ１２５と１２６によって、トンネル領域１１４とトンネル領域１１５内の薄い絶縁体と基板が、注入処理中のヒ素イオンの衝撃から保護される。
図１０の注入後、セル再酸化工程がトンネル絶縁体の完全性を改善するために利用される。セル再酸化工程は、トンネル絶縁体の品質を改良する熱処理である。再酸化は好ましくは８５０℃から９００℃の範囲の温度による乾燥Ｏ2 による熱酸化によって実施される。
【００２２】
図１１では、絶縁酸化物または他の絶縁体層形成の処理工程が示されている。化学気相成長（ＣＶＤ）酸化物がデバイス上に形成され、また側壁スペーサ１２５と１２６に位置整合してソース領域とドレイン領域上方に厚い酸化物領域１４０と１４１を残すためにパターン化される。この酸化物層（１４０、１４１）によって、上方に位置するゲートとワードライン構造からのソースとドレイン領域の絶縁が行われる。
図１１に示されているように、セル再酸化処理によりデバイス上に熱負荷が与えられ、これによってドレイン領域とソース領域内において、ＡS 75の拡散とオプション的にＰ21ドーパントの拡散が行われる。ＣＶＤ酸化物は２つの主たる観点から必要性とされる。１つはＳＡＭＯＳエッチングとワードラインパターニングエッチング等のようないくつかの厳しいエッチング処理中の酸化物損失に耐えるためであり、もう１つはワードラインからソース／ドレインの絶縁を行うためである。ＣＶＤ処理で酸化物を造ことにより提供される利点は、Ｆ−Ｎトンネル効率の悪化を引き起こす可能性のあるＰＬＩ縁部近くでのトンネル絶縁体中への侵食を最小限にすることが可能なことである。ドレインとソース領域は、トンネル領域１１４とトンネル領域１１５内のトンネル酸化物の下に延在する。またドレインとソース注入は図に示されているように、比較的厚い絶縁体の下のチャンネルエリア内に拡散することができる。
【００２３】
絶縁酸化物層１４０と１４１の形成後に、側壁スペーサは積層体構造とキャップ材料１１２から除去される。これによって、比較的厚い絶縁体１１０と、ポリシリコンフローティングゲート材料１１１と、トンネル絶縁体１１９と１１０とを含む積層体構造が得られる。
側壁スペーサ（１２５、１２６）とキャップ１１２の除去後に、フローティングゲート材料の第２の層が蒸着され、図１２のようにパターン化される。フローティングゲート材料の第２の層１５０は、積層体構造内のフローティングゲート材料１１１と電気的に連通し、ドレイン側上のトンネル領域１１４内の薄い絶縁体１１３まで延在し、またソース側上のトンネル領域１１５内の薄い絶縁体１１２まで延在する。第２の層１５０内のパターン化したフローティングゲート材料は、フローティングゲートの面積を増して容量結合比を改善するために、ＣＶＤ酸化物１４１と１４０上方に位置する。
【００２４】
図１３は処理の次の工程を示している。特に、制御ゲート絶縁体１６０はフローティングゲート材料１５０上方で成長する。制御ゲート絶縁体１６０はＯＮＯ材料からなる。ＯＮＯはパターン化され、上方に位置して堆積される制御ゲート材料から、層１５０と層１１１からなるフローティングゲートを絶縁する。
最後に、ポリシリコンの第３層が堆積され、図１のように制御ゲート構造２１を定めるようにパターン化される。局所のドープ工程が制御ゲートの伝導性を改善するように実施される。局所ドープは、ＰＯＣｌ3 ドープ処理をリンドープ源として用いて実施され、熱ドランブイン工程によってドープ材料をポリシリコン内に導入する。
図１４は、上述の処理に基づき実施されたセル構造の二次元処理シミュレータによって作られたグラフである。グラフは本発明によるセルの代表的寸法を示している。グラフには、ポリシリコン介在誘電体４０１上に位置するワードラインポリシリコン４００が示されている。フローティングゲートポリシリコン４０２はポリシリコン介在誘電体４０１の下に位置する。フローティングゲート絶縁体はソース側４０７上にトンネル領域４０５を含み、またドレイン側４０６上にトンネル領域４０８を含む。また、比較的厚い絶縁体領域４０４はトンネル領域４０５と４０８の間に位置する。絶縁酸化物領域４０３はセルの各側の上に形成される。また注入濃度の上昇と他の処理パラメータのため、ドレイン領域４０６はソース領域４０７よりも深く、セルのチャネル領域の下にさらに延在する。
【００２５】
デバイスのチャネルエリア上方の比較的厚い酸化物領域４０４の幅が約０．３５ミクロンであることが分かる。トンネル酸化物領域４０５、４０８は約0.１ミクロンの幅を有する。埋め込みソース領域と埋め込みドレイン領域は、約０．５ミクロンのマスク開口部を通して注入形成される。
この処理は、例えば０．２５ミクロンの幅のより小さなチャネルに、また例えば約０．０５ミクロのより小さなトンネル酸化物の幅に容易に合わせられる。
図１４の例では、チャネル領域上方の比較的厚い酸化物の厚さは１０nmよりも大きく、また本例では約１８．５nmである。ソース領域とドレイン領域に隣接したトンネル酸化物の厚さは、１０nm未満例えば５から８nmである。埋め込みドレイン内のドーパント濃度（二重拡散例）は、ＡS で約５×１０15cm-2であり、またＰで約５×１０14cm-2である。二重拡散でない埋め込みソース領域では、ＡS の濃度は約３×１０15cm-2  である。
【００２６】
二重厚さフローティングゲート酸化物フラッシュメモリセル内の材料の厚さの好適な範囲が、次表に示されている。
0003920383.tif 000002
表２には、本発明のデュアルフローティングゲート酸化物フラッシュメモリセルの特徴としての幅または長さが示されている。
【００２７】
0003920383.tif 000003
図１５は、本発明の２重厚さフローティングゲート酸化物フラッシュセルのバンド間のトンネル電流特性の分析を示している。図１５では、５つの代表的仕様のドレイン電圧に対するバンド間のトンネル電流が、ミクロン当たりのアンペア（ａｍｐｓ）で図示されている。第１のトレース５００は、二重拡散ドレインなしの−４Ｖのフローティングゲートバイアスを有する標準フローティングゲートセルのトンネル電流を示している。第２のトレース５０１は、−４Ｖのフローティングゲート電圧による二重拡散ドレイン付きの標準フローティングゲートセルの特性を示している。トレース５０２から５０４は、−２Ｖのフローティングゲート電圧、−３Ｖのフローティングゲート電圧、−４Ｖのフローティングゲート電圧のそれぞれのセルの図１４のシミュレーションの結果である。ホールトラッピング効果は図面には含まれていない。本発明に基づき製造された４Ｖドレイン電圧のフローティングゲートセルのバンド間のトンネル電流は、ミクロン当たり約０．１ピコアンペアであり、標準のフローティングゲートセルのトンネル電流よりも５桁程度小さく、標準のフローティングゲートでは、４Ｖのドレイン電圧によってミクロン当たり１０ナノアンペアよりも小さいバンド間のトンネル電流を達成するのは困難である。本発明のデバイスにおけるバンド間のトンネル電流の効果的な除去のため、バンド間のトンネルによって引き起こされるホットホール電流をほぼ除去可能であり、またセルの信頼性も著しく高められる。
【００２８】
フラッシュセルデバイスの性能はプログラム速度と消去速度によって一般に評価される。図１６は、制御ゲート上の−６Ｖおよびドレイン上の３．５Ｖのバイアス条件のもとにおけるプログラム速度を示しているが、この場合バンド間のトンネル電流は無視できるような程度である。図１６のグラフのトレース６００、６０１、６０２は、それぞれ−６×１０15、−５×１０15、−４×１０15の３つの選択された開始条件に対する秒単位の対数時間に対するフローティングゲートの電荷をミクロン当たりのクーロンで示している。図１６でシミュレーションしたデバイスは、ポリシリコンの第１の層と約８ｎｍのトンネル酸化物と６ｎｍ×６ｎｍ×７ｎｍのＯＮＯ構造とによって定められた０．２５ミクロンのチャネル幅と、約１４ｎｍの比較的厚いフローティングゲート酸化物とを有する。デュアルセル注入は、浅い注入用の５０ｋｅｖとより深い注入用の１２５ｋｅｖによって利用される。図から分かるように、制御ゲートのプログラム速度は約４５０から７００マイクロ秒の範囲にあり、本発明に基づく構造のトンネル効率の高さが示されている。
【００２９】
図１７はドレイン電流対ドレイン電圧のグラフであり、ドレインターンオン特性維持を示している。図１７のトレース７００は、１．５×１０13cm-2の単一セル注入量を有し且つ１９６オングストロームの厚い酸化物を有するデバイスに対応する。トレース７０１は、約１×１０15cm-2の量による５０ｋｅｖの浅いセル注入と、約３×１０15cm-2の量を有する１２５ｋｅｖの深いセル注入とを有し且つ１９６オングストロームの厚い酸化物を有する二重拡散セルに対応する。トレース７０２は、１×１０15cm-2の量の浅い注入（５０ｋｅｖ）と、約４．５×１０15cm-2の量による１２５ｋｅｖの深い注入とを有するような１３７オングストロームの厚さの厚い酸化物付きの二重拡散セルに対応する。トレース７０３は、１．５×１０15cm-2の浅い注入量（５０ｋｅｖ）と、３×１０15cm-2の深い注入（１２５ｋｅｖ）とを有し、且つ約１３７オングストロームの厚さの厚い酸化物を有する二重拡散セルである。トレース７０４は、約１×１０15cm-2の量を有する浅い注入（５０ｋｅｖ）と、８×１０15cm-2の量による深い注入（１２５ｋｅｖ）とを有し、且つ約１３７オングストロームの厚さの厚い酸化物付きの二重拡散セルである。図１７のグラフのセルパラメータは、厚い酸化物の幅によって定められた０．２５ミクロンのチャネル幅と、約３×１０14cm-2の埋め込みドレイン内の注入量とを含む。グラフによれば、ドレインターンオンによって誘起されるドレイン漏洩を抑制するためには、チャネル領域上方のフローティングゲート酸化物の厚さ（トレース７００、７０１）を増すことの方が、セル注入量（トレース７０２、７０３、７０４）を増すことよりも優れていることが分かる。
【００３０】
「ドレインターンオン」は、ドレイン結合効果によって引き起こされるフローティングゲート型セルデバイスに存在する特定の効果である。一般に、ドレイン結合比（ＤＣＲ）とドレインターンオン電圧（Ｖｄｔｏ）は、ドレインターンオン特性維持を定量化するために規定される。ＤＣＲとＶｄｔｏの両方は、Ｖｃｇ−０（Ｖｃｇは制御ゲートＣＧに印加されるバイアスである）で規定される。ＤＣＲはＶｄの変化に関するＶｆｇの変化率である（Ｖｆｇは、ドレインバイアスＶｄから結合されるフローティングゲートの電圧である）。またはＶｄｔｏは、このＶｄｔｏにおいてドレインから結合されるＶｆｇが準しきい値漏洩を引き起こすのに十分に大きいようなドレインバイアスとして規定される。したがって、ドレインターンオン特性維持を高めるために、すなわちＶｄｔｏを増すために２つの方法を利用することができる。それらは（Ｉ）ＤＣＲを減らすこと、（II）ダミーセルしきい値電圧ＶTD（ダミーセルはＣＧへの短絡ＦＧを有するセルデバイスである）を上げることである。このデュアルＦＧｏｘフラッシュセルデバイスについては、ＶTDは、チャネル領域内の厚めのＦＧｏｘのため上昇される。シミュレーションから、ＦＧｏｘ＝１３７Ａと１９６Ａに対しての、分割セル注入を有する場合の、ドレインターンオンによって誘起されるドレイン漏洩特性が図１７に示されている。デュアルエネルギセル注入が採用されている。浅いセル注入エネルギは５０ｋｅｖに固定され、また深いセル注入エネルギは１２５ｋｅｖに固定される。ＶTDとＶｄｔｏを増加させるのには、ＦＧｏｘの厚さを増すことの方がセル注入量を増すことよりも優れた方法であることが結論される。この理由は、ドレイン漏洩がドレインターンオンのみによって決定されないからである。フラッシュセルドレイン漏洩とドレイン動作電圧限定の原因には、３つの主要なメカニズムがある。（Ｉ）バンド間のトンネルＢＢＴによって誘起されるＧＩＤＬ（ゲート誘起ドレイン漏洩）、（II) 電子なだれ降伏誘起ドレイン漏洩、（III ）ドレインターンオン誘起ドレイン漏洩である。セル注入量を増すと、（Ｉ）と（II）の両方が強まる。したがってチャネル領域内のＦＧＯＸの厚さを増すことによって、この点に関して３つの利点が得られる。（Ｉ）ＶTDの増加とＤＣＲの減少によるＶｄｔｏの増加、（II）電界の低下によるＢＢＴとホットホールの注入抑制、（III)ＧＣＲ（ゲート結合比）の向上とその結果としてのプログラムと消去と読み込み用の動作電圧調整の可能性。
【００３１】
図１８は、本発明に基づく構造のシリコン基板の表面に沿ったドーパント濃度分布のグラフである。図１８のグラフに示したセル特性は、約５×１０15cm-2の濃度を有するドレイン領域内の二重拡散のＡS と、約５×１０14cm-2の濃度を有するＰとを含む。領域８００は、厚めのフローティングゲート酸化物の下にある。領域８０１はトンネル酸化物の下にあり、また領域８０２は厚いＣＶＤ酸化物の下にある。図から分かるように、トンネル酸化物領域８０１内のドーパント濃度は、約５×１０19cm-3の縮退ドープ濃度に近いかそれよりも大きい。領域８００内の厚めのフローティングゲート酸化物の下では、チャネル内のＰ型注入と、ソース領域とドレイン領域内のＮ型注入との間のドーパント補償により、接合点８０８が形成される。チャネル領域は適度にドープされ、点８０３によって示される表面濃度を有する。フローティングゲートがドレインとソースとに重なる領域は、領域８００内の比較的厚いフローティングゲートによって、また領域８０１内の比較的厚い酸化物によって部分的に覆われる。領域８００内の比較的厚いフローティングゲート酸化物によって覆われる部分は、縮退状態に達するには十分に高くないドーパント濃度である。非縮退的にドープされた重なり領域は、ソース領域とドレイン領域の横方向の拡散のため発生する。
【００３２】
図１８から分かるように、比較的厚いフローティングゲート酸化物によって覆われた領域内のドープ濃度は縮退状態に達するほど十分に高くなく、このため比較的薄い酸化物がチャネル領域上方に生じた場合には、バンド間のトンネル電流が生じる可能性がある。しかし厚い酸化物は適度にドープされた領域上方に発生するので、バンド間のトンネル電流はほぼ除去される。トンネル絶縁体上方のドープ濃度は５×１０19cm-3よりも小さくなく、この場合バンド間のトンネル電流を生じさせる程度のバンドの曲げは起こらない。
本発明は、多くの理由でヒサムネ等の発明を基本的に改良するものである。第１に厚さと品質に関して、ヒサムネ等によって実施されたような高濃度にドープされた領域上方で薄い酸化物の成長を制御することは非常に難しい。この理由は、シリコン酸化速度が不純物濃度に依存し、また著しくドープされた領域上方で酸化速度で高められ、この結果極薄トンネル酸化物を得ることが容易ではないからである。さらに、パターン化したポリゲートによってマスクされた高濃度にドープした領域上で、均一な厚さの酸化物を得ることはほとんど困難である。他の観点は品質に関してである。イオン注入によって結晶シリコン基板に対する放射損傷が発生し、成長に伴い欠陥が生ずることが周知である。薄い酸化物の品質はシリコン基板の品質、特にシリコン表面によって厳しく決定され、またＢＢＴの発生は、シリコン／酸化物界面の注入損傷により引き起こされる成長に伴うトラップによって激しくなる。異常に大きなゲートによって誘起されるドレイン漏洩（ＧＩＤＬ）が、低濃度ドープドレイン（ＬＤＤ）、二重拡散ドレイン（ＤＤ）および大傾斜角の注入ドレイン（ＬＡＴＩＤ）等のようなドレイン技術を用いない従来デバイスに観察されている。また成長に伴うトラップによって促進されるトンネルは、ＧＩＤＬ悪化の主要原因であると思われる。
【００３３】
上述のことから、ヒサムネ等では不十分な取り組みのトンネル酸化物の品質と厚さの均一性は、本発明によって改良される。本発明のトンネル酸化物はヒ素注入の前に成長し、またＳi3Ｎ4 またはポリシリコンスペーサは、引き続くヒ素注入をマスクするために形成される。
バンド間のトンネル電流に必要な２つの基本的条件は、本発明の工程内で首尾よく克服される。第１に、バンド間のトンネル電流を発生させるために、シリコン表面のバンドの曲げはシリコンエネルギバンドギャップを下回ってはならない（Ｅｇ（Ｔ＝３００Ｋ）＝１．１２ｅｖ）。第２に、バンド間のトンネル電流を発生するために、電界は、十分に大きなバンド間のトンネル発生速度を生じさせるような臨界電界を下回ってはならない。この処理に関係する電界全体は、横方向の電界と縦方向の電界とからなる。バンド間のトンネル電流は全電界と共に指数的に増加する。
【００３４】
Ｇｂｂｔ＝ＡＥ2 ｅ(-B/E)
Ｅ＝（Ｅ12＋Ｅ12）1/2
この場合
Ｇｂｂｔ：バンド間のトンネル発生速度
ＥL ：横方向電界
ＥT ：縦方向電界
Ｅ：全電界
ＡとＢ：調整パラメータ
バンド間のトンネルのためのバンドの曲げ条件を満たすために、ドーパント濃度は適切でなければならず、例えばヒ素とリンが注入された単一結晶シリコンの約５×１０19cm-3を上回ってはならず、この数字は、ソースとドレイン内で発生される縮退ドープ濃度値に近い。
【００３５】
本発明の２重厚さフローティングゲート酸化物セルによって、バンド間のトンネル電流と、バンド間のトンネルによって誘起されるホットホール注入とが最小化される。２つの重要な点によって、バンド間のトンネル電流の抑制が達成される。第１に、高品質の薄い酸化物が縮退ドープ領域を覆う。第２に、比較的厚い酸化物が適度にドープされた領域を覆う。このように、バンド間のトンネルに必要な２つの条件を同時に満たす領域はない。
本発明の好適な実施例の前述の説明は、図示と説明のために行った。この説明は、網羅的であることを目指すものではなく、または開示された正確な形態に本発明を限定する意図を有するものではない。多くの修正と変形が当業者に認められることは明白である。本発明の範囲は特許請求の範囲とそれらと等価のものによって規定されるものとする。
【図面の簡単な説明】
【図１】本発明に基づき製造されるフローティングゲートトランジスタの横断面図である。
【図２】本発明に基づく製造方法で用いられる処理工程を示す。
【図３】本発明に基づく製造方法で用いられる処理工程を示す。
【図４】本発明に基づく製造方法で用いられる処理工程を示す。
【図５】本発明に基づく製造方法で用いられる処理工程を示す。
【図６】本発明に基づく製造方法で用いられる処理工程を示す。
【図７】本発明に基づく製造方法で用いられる処理工程を示す。
【図８】本発明に基づく製造方法で用いられる処理工程を示す。
【図９】本発明に基づく製造方法で用いられる処理工程を示す。
【図１０】本発明に基づく製造方法で用いられる処理工程を示す。
【図１１】本発明に基づく製造方法で用いられる処理工程を示す。
【図１２】本発明に基づく製造方法で用いられる処理工程を示す。
【図１３】本発明に基づく製造方法で用いられる処理工程を示す。
【図１４】本発明に基づき製造されるフローティングゲートトランジスタのシミュレーションした目盛による図面である。
【図１５】本発明によるフローティングゲートトランジスタを含む、フローティングゲートトランジスタのバンド間のトンネル電流分析に基づくグラフである。
【図１６】本発明に基づき製造されるデバイスのプログラム速度に対するデュアルセル注入効果のシミュレーションに関する情報を提供するグラフである。
【図１７】本発明に基づき製造されるフローティングゲートトランジスタのドレイン漏洩特性を示すグラフである。
【図１８】本発明に基づき製造されるデバイスの表面に沿ったドーパント濃度分析を示すグラフである。
【符号の説明】
１０  シリコン基板
１１  ドレイン領域
１２  ソース領域
１３  第１の比較的厚い領域
１４  第２の比較的薄い領域
１５  第３の比較的薄い領域
１６  第１の層
１７  第２の層
１８、１９  厚い酸化物領域
２０  制御ゲート絶縁体
２１  制御ゲート構造
２５  チャネルエリア
【図１】
0003920383.tif 000004
【図２】
0003920383.tif 000005
【図３】
0003920383.tif 000006
【図４】
0003920383.tif 000007
【図５】
0003920383.tif 000008
【図６】
0003920383.tif 000009
【図７】
0003920383.tif 000010
【図８】
0003920383.tif 000011
【図９】
0003920383.tif 000012
【図１０】
0003920383.tif 000013
【図１１】
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【図１２】
0003920383.tif 000015
【図１３】
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【図１４】
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【図１５】
0003920383.tif 000018
【図１６】
0003920383.tif 000019
【図１７】
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【図１８】
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