(57)【特許請求の範囲】
【請求項１】
プルアップ信号に応答して出力端をプルアップさせるプルアップドライバーと、
プルダウン信号に応答して前記出力端をプルダウンさせるプルダウンドライバーと、
位相同期ループ回路の電圧制御発振器から出力された第１及び第２バイアス電圧により制御され、第１制御信号に応答して前記プルアップ信号の電圧レベルを多段階下降させる第１スルー率制御回路と、
前記第１及び第２バイアス電圧により制御され、第２制御信号に応答して前記プルダウン信号の電圧レベルを多段階上昇させる第２スルー率制御回路と、を具備する、ことを特徴とする半導体装置の出力バッファ回路。
【請求項２】
前記第１スルー率制御回路は、
前記第１及び第２バイアス電圧に応答して前記第１制御信号を遅延させる第１遅延回路と、
第１段階で前記第１制御信号及び前記第２バイアス電圧に応答して前記プルアップ信号を下降させ、第２段階で前記第１制御信号及び前記第１遅延回路の出力信号に応答して前記プルアップ信号を再び下降させる第１制御回路と、を具備する、ことを特徴とする請求項１に記載の半導体装置の出力バッファ回路。
【請求項３】
前記第２スルー率制御回路は、
前記第１及び第２バイアス電圧に応答して前記第２制御信号を遅延させる第２遅延回路と、
第１段階で前記第２制御信号及び前記第１バイアス電圧に応答して前記プルダウン信号を上昇させ、第２段階で前記第２制御信号及び前記第２遅延回路の出力信号に応答して前記プルダウン信号を再び上昇させる第２制御回路と、を具備する、ことを特徴とする請求項２に記載の半導体装置の出力バッファ回路。
【請求項４】
前記第１及び第２バイアス電圧は、位相同期ループ回路から提供される、
ことを特徴とする請求項３に記載の半導体装置の出力バッファ回路。
【請求項５】
前記第１遅延回路及び前記第２遅延回路は、前記位相同期ループ回路の電圧制御発振器内の単位遅延器より構成される、ことを特徴とする請求項４に記載の半導体装置の出力バッファ回路。
【請求項６】
第１及び第２バイアス電圧を出力する電圧制御発振器を具備する位相同期ループ回路と、
前記第１及び第２バイアス電圧により制御され、第１制御信号に応答してプルアップ信号の電圧レベルを多段階下降させ、第２制御信号に応答してプルダウン信号の電圧レベルを多段階上昇させるスルー率制御回路と、
前記プルアップ信号に応答して出力端をプルアップさせ、前記プルダウン信号に応答して前記出力端をプルダウンさせる出力ドライバーと、を具備する、
ことを特徴とする半導体装置。
【請求項７】
前記スルー率制御回路は、
前記第１及び第２バイアス電圧により制御され、前記第１制御信号に応答して前記プルアップ信号の電圧レベルを多段階下降させる第１スルー率制御回路と、
前記第１及び第２バイアス電圧により制御され、前記第２制御信号に応答して前記プルダウン信号の電圧レベルを多段階上昇させる第２スルー率制御回路と、を具備する、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１スルー率制御回路は、
前記第１及び第２バイアス電圧に応答して前記第１制御信号を遅延させる第１遅延回路と、
第１段階で前記第１制御信号及び前記第２バイアス電圧に応答して前記プルアップ信号を下降させ、第２段階で前記第１制御信号及び前記第１遅延回路の出力信号に応答して前記プルアップ信号を再び下降させる第１制御回路と、を具備する、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２スルー率制御回路は、
前記第１及び第２バイアス電圧に応答して前記第２制御信号を遅延させる第２遅延回路と、
第１段階で前記第２制御信号及び前記第１バイアス電圧に応答して前記プルダウン信号を上昇させ、第２段階で前記第２制御信号及び前記第２遅延回路の出力信号に応答して前記プルダウン信号を再び上昇させる第２制御回路と、を具備する、ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１遅延回路及び前記第２遅延回路は前記位相同期ループ回路の前記電圧制御発振器内の単位遅延器より構成される、ことを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、より詳細には、ＰＶＴ変化と出力端子の負荷キャパシタンスの変化に起因するスルー率変化を低減する出力バッファ回路及びこれを備える半導体装置に関するものである。
【０００２】
【従来の技術】
半導体装置において、出力バッファ回路は、内部データを出力端子すなわち出力パッドを通じて出力しようとする時に使われる。一般的な従来の出力バッファ回路は、図１に示されたように、プルアップＰＭＯＳトランジスタＰ１１とプルダウンＮＭＯＳトランジスタＮ１１とより構成される出力ドライバー１１、出力データＤＡＴＡを反転させてプルアップＰＭＯＳトランジスタＰ１１のゲートに印加して出力ドライバー１１のプルアップスルー率を調節する反転手段１３、及び、出力データＤＡＴＡを反転させてプルダウンＮＭＯＳトランジスタＮ１１のゲートに印加して出力ドライバー１１のプルダウンスルー率を調節する反転手段１５、を具備する。
【０００３】
図１に示されたような従来の出力バッファ回路では、出力ドライバー１１のスルー率は、プルアップＰＭＯＳトランジスタＰ１１を通じて出力端子１７の負荷キャパシタンスＣを充電させる電流の量、及び、プルダウンＮＭＯＳトランジスタＮ１１を通じて出力端子１７の負荷キャパシタンスＣから放電される電流の量、により決定される。ところが、この電流量は工程（Process）、電源電圧（Voltage）、及び温度（Temperature）（以下、ＰＶＴと定義する）、によって非常に大きく変化し、これにより出力ドライバー１１のスルー率はＰＶＴ変化によって非常に大きく変化する。
【０００４】
また、出力ドライバー１１のスルー率は、出力端子１７の負荷キャパシタンスＣの大きさによっても変化するが、出力端子１７の負荷キャパシタンスが２倍に増加すれば、スルー率も約２倍変化する。
したがって、図１に示されたような一般的な従来の出力バッファ回路は、ＰＶＴと出力端子１７の負荷キャパシタンスが変わる環境では、非常に厳しい範囲のスルー率仕様を満足させ難いという短所がある。
【０００５】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、ＰＶＴ変化と出力端子の負荷キャパシタンスの変化に起因するスルー率変化を低減する出力バッファ回路を提供することである。
また、本発明が解決しようとする他の技術的課題は、ＰＶＴ変化と出力端子の負荷キャパシタンスの変化に起因するスルー率変化を低減する出力バッファ回路を具備する半導体装置を提供することである。
【０００６】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明による出力バッファ回路は、プルアップ信号に応答して出力端をプルアップさせるプルアップドライバー、プルダウン信号に応答して前記出力端をプルダウンさせるプルダウンドライバー、第１制御信号に応答して前記プルアップ信号の電圧レベルを多段階下降させる第１スルー率制御回路、第２制御信号に応答して前記プルダウン信号の電圧レベルを多段階上昇させる第２スルー率制御回路を具備することを特徴とし、ＰＶＴ変化と出力端子の負荷キャパシタンスの変化に起因するスルー率変化を低減する出力バッファ回路を提供することができる。
【０００７】
望ましくは、前記第１スルー率制御回路は、第１及び第２バイアス電圧に応答して前記第１制御信号を遅延させる第１遅延回路と、第１段階で前記第１制御信号及び前記第２バイアス電圧に応答して前記プルアップ信号を下降させ、第２段階で前記第１制御信号及び前記第１遅延回路の出力信号に応答して前記プルアップ信号を再び下降させる第１制御回路とを具備する。
【０００８】
望ましくは、前記第２スルー率制御回路は、前記第１及び第２バイアス電圧に応答して前記第２制御信号を遅延させる第２遅延回路と、第１段階で前記第２制御信号及び前記第１バイアス電圧に応答して前記プルダウン信号を上昇させ、第２段階で前記第２制御信号及び前記第２遅延回路の出力信号に応答して前記プルダウン信号を再び上昇させる第２制御回路とを具備する。
望ましくは、前記第１及び第２バイアス電圧は位相同期ループ回路から提供される。
【０００９】
前記他の技術的課題を達成するために、本発明による半導体装置は、第１及び第２バイアス電圧を出力する電圧制御発振器を具備する位相同期ループ回路と、前記第１及び第２バイアス電圧により制御され、第１制御信号に応答してプルアップ信号の電圧レベルを多段階下降させ、第２制御信号に応答してプルダウン信号の電圧レベルを多段階上昇させるスルー率制御回路と、前記プルアップ信号に応答して出力端をプルアップさせ、前記プルダウン信号に応答して前記出力端をプルダウンさせる出力ドライバーとを具備することを特徴とし、ＰＶＴ変化と出力端子の負荷キャパシタンスの変化に起因するスルー率変化を低減する出力バッファ回路を具備する半導体装置を提供することができる。
【００１０】
前記スルー率制御回路は、前記第１及び第２バイアス電圧により制御され、前記第１制御信号に応答して前記プルアップ信号の電圧レベルを多段階下降させる第１スルー率制御回路と、前記第１及び第２バイアス電圧により制御され、前記第２制御信号に応答して前記プルダウン信号の電圧レベルを多段階上昇させる第２スルー率制御回路とを具備する。
【００１１】
望ましくは、前記第１スルー率制御回路は、前記第１及び第２バイアス電圧に応答して前記第１制御信号を遅延させる第１遅延回路と、第１段階で前記第１制御信号及び前記第２バイアス電圧に応答して前記プルアップ信号を下降させ、第２段階で前記第１制御信号及び前記第１遅延回路の出力信号に応答して前記プルアップ信号を再び下降させる第１制御回路とを具備する。
【００１２】
望ましくは、第２スルー率制御回路は、前記第１及び第２バイアス電圧に応答して前記第２制御信号を遅延させる第２遅延回路と、第１段階で前記第２制御信号及び前記第１バイアス電圧に応答して前記プルダウン信号を上昇させ、第２段階で前記第２制御信号及び前記第２遅延回路の出力信号に応答して前記プルダウン信号を再び上昇させる第２制御回路とを具備する。
望ましくは、前記第１遅延回路及び前記第２遅延回路は前記位相同期ループ回路の前記電圧制御発振器内の単位遅延器より構成される。
【００１３】
【発明の実施の形態】
本発明と本発明の動作上の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照しながら本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じか均等な部材を示す。
【００１４】
図２は、本発明による半導体装置を示すブロック図である。
この図２を参照すれば、本発明による半導体装置は、位相同期ループ回路１００(ＰＬＬ回路：Phase locked loop Circuit)、及び、この位相同期ループ回路１００により制御される出力バッファ回路２００、を具備する。
位相同期ループ回路１００は通常的なものであって、位相検出器２１、電荷ポンプ回路２２、低域通過フィルタ２３、電圧制御発振器２４、及び周波数分割器２５を具備する。
【００１５】
位相同期ループ回路１００は、ＰＶＴが変ってもある程度の時間が経った後にはロック状態となる。この位相同期ループ回路１００がロックされれば、電圧制御発振器２４から出力される信号Ｆｏｕｔの周波数は、ＰＶＴに関係なく一定になる。この時、特に電圧制御発振器２４は、ＰＶＴ変化に対する補償用電圧、すなわち、第１バイアス電圧ＶＰＢＩＡＳ及び第２バイアス電圧ＶＮＢＩＡＳを発生させて、これらを出力バッファ回路２００に提供する。
【００１６】
出力バッファ回路２００は、制御回路２６、スルー率制御回路２７、及び出力ドライバー２８を具備する。制御回路２６は、出力制御信号ＣＮＴに応答して出力データＤＡＴＡを受信して、第１制御信号ＰＣ及び第２制御信号ＮＣを発生させる。特に、スルー率制御回路２７は、第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳにより制御され、第１制御信号ＰＣに応答してプルアップ信号ＰＧの電圧レベルを多段階下降させ、第２制御信号ＮＣに応答してプルダウン信号ＮＧの電圧レベルを多段階上昇させる。
出力ドライバー２８は、多段階下降するプルアップ信号ＰＧに応答して出力端２９をプルアップさせ、多段階上昇するプルダウン信号ＮＧに応答して出力端２９をプルダウンさせる。
【００１７】
したがって、本発明による半導体装置では、出力バッファ回路２００が、ＰＶＴ変化に対して補償される第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳにより制御されるので、出力バッファ回路２００はＰＶＴが変わってもスルー率変化が小さくなる。また、出力ドライバー２８を制御するプルアップ信号ＰＧが多段階下降して、プルダウン信号ＮＧが多段階上昇するために、出力バッファ回路２００は、出力端子の負荷キャパシタンスがかなり変わっても、スルー率変化が小さくなる。スルー率制御回路２７及び出力ドライバー２８の構成及び動作は、図４を参照して詳細に後述される。
【００１８】
図３は、図２に示された電圧制御発振器２４を示す回路図である。
この図３を参照すれば、電圧制御発振器２４は、多数の単位遅延器３１、３２を含み、ＰＶＴ変化に対して補償される補償用電圧、すなわち、第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳを出力する。第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳのレベルは、図２に示された低域通過フィルタ２３から出力される制御電圧ＶＣＯＮにより、決定される。
位相同期ループ回路１００がロックされれば、電圧制御発振器２４から出力される信号Ｆｏｕｔの周波数は、ＰＶＴに関係なく一定の状態を維持し、この時、電圧制御発振器２４内の各単位遅延器３１、３２は、一定の遅延時間を有する。
【００１９】
図４は、図２に示された本発明による出力バッファ回路２００を詳細に示す回路図である。
この図４を参照すれば、スルー率制御回路２７は、第１スルー率制御回路２７１及び第２スルー率制御回路２７２を具備する。第１スルー率制御回路２７１は、第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳにより制御され、第１制御信号ＰＣに応答してプルアップ信号ＰＧの電圧レベルを多段階下降させる。第２スルー率制御回路２７２は、第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳにより制御され、第２制御信号ＮＣに応答してプルダウン信号ＮＧの電圧レベルを多段階上昇させる。
【００２０】
より詳細には、第１スルー率制御回路２７１は、第１遅延回路２７１ａ及び第１制御回路２７１ｂを具備する。第１遅延回路２７１ａは、第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳに応答して第１制御信号ＰＣを遅延させる。第１制御回路２７１ｂは、第１段階で、第１制御信号ＰＣ及び第２バイアス電圧ＶＮＢＩＡＳに応答してプルアップ信号ＰＧを下降させ、第２段階で、第１制御信号ＰＣ及び第１遅延回路２７１ａの出力信号に応答してプルアップ信号ＰＧを再び下降させる。
【００２１】
第２スルー率制御回路２７２は、第２遅延回路２７２ａ及び第２制御回路２７２ｂを具備する。第２遅延回路２７２ａは、第１及び第２バイアス電圧ＶＰＢＩＡＳ、ＶＮＢＩＡＳに応答して、第２制御信号ＮＣを遅延させる。第２制御回路２７２ｂは、第１段階で、第２制御信号ＮＣ及び第１バイアス電圧ＶＰＢＩＡＳに応答して、プルダウン信号ＮＧを上昇させ、第２段階で、第２制御信号ＮＣ及び第２遅延回路２７２ａの出力信号に応答して、プルダウン信号ＮＧを再び上昇させる。
【００２２】
ここでは、第１スルー率制御回路２７１が、プルアップ信号ＰＧを２段階下降させるように構成されているが、必要に応じて３段階以上下降させるように構成できる。また、第２スルー率制御回路２７２が、プルダウン信号ＮＧを２段階上昇させるように構成されているが、必要に応じて３段階以上上昇させるように構成できる。
【００２３】
特に、第１遅延回路２７１ａ内の単位遅延器(ｄ１ないしｄ４)と、第２遅延回路２７２ａ内の単位遅延器(ｄ５ないしｄ８)は、図３の電圧制御発振器２４内の単位遅延器３１、３２と同じ形態に構成される。すなわち、単位遅延器(ｄ１ないしｄ４)と単位遅延器(ｄ５ないしｄ８)内のトランジスタの大きさは、単位遅延器３１、３２内の対応されるトランジスタの大きさと同一である。
【００２４】
出力ドライバー２８は、ＰＭＯＳプルアップドライバーＰ６とＮＭＯＳプルダウンドライバーＮ６とを具備する。ＰＭＯＳプルアップドライバーＰ６は、第１スルー率制御回路２７１により多段階下降するプルアップ信号ＰＧに応答して、出力端２９をプルアップさせる。ＮＭＯＳプルダウンドライバーＮ６は、第２スルー率制御回路２７２により多段階上昇するプルダウン信号ＮＧに応答して、出力端２９をプルダウンさせる。
【００２５】
図５（Ａ）ないし（Ｃ）は、図４に示された本発明による出力バッファ回路に関するシミュレーション結果を示す図面である。図５（Ａ）は、出力端２９の負荷キャパシタンスが１５ｐＦである場合を示し、図５（Ｂ）は、出力端２９の負荷キャパシタンスが２７ｐＦである場合を示し、図５（Ｃ）は、出力端２９の負荷キャパシタンスが４０ｐＦである場合を示す。
【００２６】
以下、図４及び図５を参照して、本発明による出力バッファ回路の動作を、さらに説明する。まず、第１制御信号ＰＣと第２制御信号ＮＣが全部論理“ロー”である時は、第１制御回路２７１ｂのＰＭＯＳトランジスタＰ１がターンオンされ、これによりプルアップ信号ＰＧは論理“ハイ”になり、ＰＭＯＳプルアップドライバーＰ６がターンオフされる。
【００２７】
また、この時、第１バイアス電圧ＶＰＢＩＡＳは論理“ロー”状態であるために、第２制御回路２７２ｂのＰＭＯＳトランジスタＰ２、Ｐ３、Ｐ５がターンオンされ、これによりプルダウン信号ＮＧの電圧レベルは上昇する。次に所定時間後に、すなわち、第２遅延回路２７２ａの遅延時間Ｔ１後に、第２制御回路２７２ｂのＰＭＯＳトランジスタＰ４がターンオンされ、これによりプルダウン信号ＮＧの電圧レベルは再び上昇する。一方、ＰＭＯＳトランジスタＰ４が大きい場合には、プルダウン信号ＮＧが上昇する傾斜度は、図５のようにＴ１を過ぎた後に急激に大きくなる。前記のように２段階上昇するプルダウン信号ＮＧに応答して、ＮＭＯＳプルダウンドライバーＮ６はターンオンされて、出力端ＰＡＤ２９をプルダウンさせる。
【００２８】
第１制御信号ＰＣと第２制御信号ＮＣが全部論理“ハイ”である時は、第２制御回路２７２ｂのＮＭＯＳトランジスタＮ５がターンオンされ、これによりプルダウン信号ＮＧの電圧レベルは論理“ロー”になり、ＮＭＯＳプルダウンドライバーＮ６がターンオフされる。
また、この時、第２バイアス電圧ＶＮＢＩＡＳは論理“ハイ”状態であるために、第１制御回路２７１ｂのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３がターンオンされ、これによりプルアップ信号ＰＧの電圧レベルは下降する。次に、所定時間後、すなわち、第１遅延回路２７１ａの遅延時間Ｔ２後に、第１制御回路２７１ｂのＮＭＯＳトランジスタＮ４がターンオンされ、これにより、プルアップ信号ＰＧの電圧レベルは再び下降する。一方、ＮＭＯＳトランジスタＮ４が大きい場合には、プルアップ信号ＰＧが下降する傾斜度は、図５のようにＴ２を過ぎた後に急激に大きくなる。前記のように、２段階下降するプルアップ信号ＰＧに応答して、ＰＭＯＳプルアップドライバーＰ６はターンオンされて、出力端ＰＡＤ２９をプルアップさせる。
【００２９】
したがって、出力端２９の負荷キャパシタンスが小さな場合には、プルアップ信号ＰＧの第１下降区間とプルダウン信号ＮＧの第１上昇区間中に、小さな電流により出力端２９が駆動される。出力端２９の負荷キャパシタンスが大きい場合には、プルアップ信号ＰＧの第２下降区間とプルダウン信号ＮＧの第２上昇区間中に、大きい電流により出力端２９が駆動される。したがって、出力端２９の負荷キャパシタンスがかなり変わっても、スルー率変化が小さくなる。
【００３０】
以上、図面と明細書において最適の実施例が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。本技術分野の当業者であれば、これにより多様な変形及び均等な他実施例が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばらない。
【００３１】
【発明の効果】
前述したように、本発明による出力バッファ回路は、位相同期ループ回路で発生してＰＶＴ変化に対して補償されるバイアス電圧により制御される。これにより、本発明による出力バッファ回路はＰＶＴが変わってもスルー率変化が小さいという長所を有する。また、本発明による出力バッファ回路では、ＰＭＯＳプルアップドライバーを制御するプルアップ信号が多段階下降し、ＮＭＯＳプルダウンドライバーを制御するプルダウン信号が多段階上昇する。したがって、本発明による出力バッファ回路は、出力端の負荷キャパシタンスがかなり変わってもそのスルー率変化が小さいという長所を有する。
【図面の簡単な説明】
【図１】一般的な従来の出力バッファ回路を示す回路図である。
【図２】本発明による半導体装置を示すブロック図である。
【図３】図２に示された電圧制御発振器を示す回路図である。
【図４】図２に示された本発明による出力バッファ回路を詳細に示す回路図である。
【図５】図５（Ａ）ないし（Ｃ）は、図４に示された本発明による出力バッファ回路に関するシミュレーション結果を示す図面である。
【符号の説明】
２８      出力ドライバー
２７１ａ    第１遅延回路
２７１ｂ    第１制御回路
２７２    第２スルー率制御回路
２７２ａ    第２遅延回路
２７２ｂ    第２制御回路
【図１】
0003872405.tif 000002
【図２】
0003872405.tif 000003
【図３】
0003872405.tif 000004
【図４】
0003872405.tif 000005
【図５】
0003872405.tif 000006