(57)【特許請求の範囲】
【請求項１】
外部インタフェース端子と、
電源端子と、
半導体保護回路と、
前記半導体保護回路に結合された入力回路とを有し、
前記半導体保護回路は、前記外部インタフェース端子と前記電源端子とに接続された第１保護ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と前記電源端子とに接続され、通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と前記電源端子とに接続された第１容量素子と、を有して成ることを特徴とする半導体集積回路。
【請求項２】
半導体保護回路を有する半導体集積回路であって、前記半導体保護回路は、外部インタフェース端子と電源端子とに接続された第１保護ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１インバータと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続された第１容量素子と、を有して成ることを特徴とする半導体集積回路。
【請求項３】
半導体保護回路を有する半導体集積回路であって、前記半導体保護回路は、外部インタフェース端子と電源端子とに接続された直列接続形態の第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタと、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２制御ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続された第１容量素子と、を有して成ることを特徴とする半導体集積回路。
【請求項４】
半導体保護回路を有する半導体集積回路であって、前記半導体保護回路は、外部インタフェース端子と電源端子とに接続された直列接続形態の第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１インバータと、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２インバータと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続された第１容量素子と、を有して成ることを特徴とする半導体集積回路。
【請求項５】
前記第１容量素子はＭＯＳ容量素子であることを特徴とする請求項１乃至４の何れか１項記載の半導体集積回路。
【請求項６】
前記第１容量素子は２層のポリシリコン層を利用した層間容量素子であることを特徴とする請求項１乃至４の何れか１項記載の半導体集積回路。
【請求項７】
２層のポリシリコン層を利用したフローティングゲートとコントロールゲートを有する不揮発性メモリセルが形成された不揮発性メモリを備えて成ることを特徴とする請求項６記載の半導体集積回路。
【請求項８】
前記不揮発性メモリのアクセス制御が可能なデータ処理ユニットを有して成ることを特徴とする請求項７記載の半導体集積回路。
【請求項９】
前記外部インタフェース端子は、ディジタル入出力端子、ディジタル入力端子、ディジタル出力端子、アナログ入力端子、又はアナログ出力端子であることを特徴とする請求項１乃至４の何れか１項記載の半導体集積回路。
【請求項１０】
カード基板に、非接触インタフェース用のアンテナコイルと、請求項１乃至９の何れか１項記載の半導体集積回路と、を搭載して成ることを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力回路、出力回路又は入出力回路に対するＥＳＤ（静電放電：electro static discharge）保護回路等の半導体保護回路を有する半導体集積回路、特に、高周波によるＥＳＤ保護回路等の半導体保護回路の誤動作を解消する技術に関し、例えばアンテナコイルを有するＩＣカードに搭載するＩＣカード用データ処理装置（プロセッサやマイクロコンピュータ）などの半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体保護回路について記載された特開平５−２７５６２４号公報には、外部端子と電源端子とに通常時オフ状態を保つダミーＭＯＳトランジスタを接続した半導体保護回路において、前記ダミーＭＯＳトランジスタのゲート電極と前記電源端子との間に通常時オン状態にされる別のＭＯＳトランジスタを配置することが記載される。前記別のＭＯＳトランジスタは比較的大きなオン抵抗を有しているから、前記外部端子の電位が静電気により急激に変化しても、その電位変化はダミーＭＯＳトランジスタのドレインとゲートとの容量カップリングによりゲート電位もドレイン電位の変化に追従して変化するようになる。これにより、ダミーＭＯＳトランジスタのドレインとゲート間の電位差が緩和される。したがって、ダミーＭＯＳトランジスタのドレイン・基板間の接合がブレークダウンする前に、ダミーＭＯＳトランジスタのゲート絶縁膜が静電破壊する事態を防止することができる。
【０００３】
その他に保護回路について記載された特開平９−２９８８３５号公報及び特開平１１−１３５７２３号公報には直列接続されたＭＯＳトランジスタによって保護回路を構成することが記載される。
【０００４】
【発明が解決しようとする課題】
本発明者は、特開平５−２７５６２４号公報に記載の技術において、外部端子に高周波ノイズが与えられると半導体保護回路に誤動作を生ずることを見出した。即ち、前記別のＭＯＳトランジスタのオン抵抗値と前記ダミーＭＯＳトランジスタのドレイン・ゲート間のカップリング容量値との関係により、外部端子に印加される数百メガヘルツの高周波ノイズが、ダミーＭＯＳトランジスタのゲート電圧を上昇させて、これによって、通常時オフ状態のダミーＭＯＳトランジスタがオン状態になって、外部端子の電位を不所望にクランプしてしまう。このクランプ現象により、外部端子を介する入出力信号に誤りを生じてしまう。係るクランプ現象は、非接触インタフェース用のアンテナコイルを有するＩＣカードに搭載するＩＣカード用マイクロコンピュータ、更には携帯電話機などに搭載する通信ＬＳＩやデータプロセッサに生ずる可能性がある。
【０００５】
本発明の目的は、高周波ノイズによる半導体保護回路の誤動作を防止する技術を提供することにある。
【０００６】
本発明の別の目的は、外部端子を介する入出力信号に誤りを生じさせることのない半導体保護回路を搭載した半導体集積回路を提供することにある。
【０００７】
本発明の更に別の目的は、搭載する半導体集積回路に関し高周波ノイズ耐性の強いＩＣカードを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
本発明に係る半導体集積回路は外部インタフェース端子、電源端子、半導体保護回路、及び前記半導体保護回路に結合された入力回路を有する。
【００１１】
本発明の第１の観点による半導体保護回路は、外部インタフェース端子（２）と電源端子（ＧＮＤ，ＶＤＤ）とに接続された直列接続形態の第１保護ＭＯＳトランジスタ（ＭＮ１，ＭＰ１）及び第２保護ＭＯＳトランジスタ（ＭＮ３，ＭＰ３）と、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタ（ＭＮ２，ＭＰ２）と、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２制御ＭＯＳトランジスタ（ＭＮ４，ＭＰ４）と、を有して成る。
【００１２】
前記第１及び第２制御ＭＯＳトランジスタは、例えば、前記第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタと導電型が等しく、それらよりもオン抵抗の大きなＭＯＳトランジスタによって構成される。
【００１３】
上記した手段によれば、ドレインが外部インタフェース端子に結合する第１保護ＭＯＳトランジスタ及び第１制御ＭＯＳトランジスタは従来と同様に機能し、その第１制御ＭＯＳトランジスタのオン抵抗値と前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量値との関係により、外部インタフェース端子に高周波ノイズが印加されると第１保護ＭＯＳトランジスタのゲート電圧が上昇し、これによって、通常時オフ状態にされるべき第１保護ＭＯＳトランジスタがオン状態になるお虞は依然としてある。この点は従来技術と同じであるが、第１保護ＭＯＳトランジスタに直列接続する第２保護ＭＯＳトランジスタのゲートにはそのドレイン・ゲート間のカップリング容量を通して高周波ノイズが伝達され難い。第２保護ＭＯＳトランジスタのドレインは直接外部インタフェース端子に結合されていないからである。したがって、外部インタフェース端子に高周波ノイズを受けても第２保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００１４】
前記第１制御ＭＯＳトランジスタ及び第２制御ＭＯＳトランジスタは第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタのゲートから見て高抵抗手段として機能する。この観点より、前記第１制御ＭＯＳトランジスタは、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１インバータ（ＩＶ１）に、前記第２制御ＭＯＳトランジスタは、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２インバータ（ＩＶ２）に変更可能である。
【００１５】
本発明の第２の観点による半導体保護回路は、外部インタフェース端子（２）と電源端子（ＧＮＤ，ＶＤＤ）とに接続された第１保護ＭＯＳトランジスタ（ＭＮ１，ＭＰ１）と、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタ（ＭＮ２，ＭＰ２）と、前記第１ＭＯＳトランジスタのゲート電極と電源端子とに接続された第１容量素子（Ｃ３，Ｃ４）と、を有して成る。
【００１６】
上記した手段によれば、第１容量素子と前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量との直列回路はローパスフィルタとして機能され、第１容量素子の容量値は、前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量値よりも大きく、その差に応じて、前記外部インタフェース端子の電圧レベルに対して第１保護ＭＯＳトランジスタのゲート電圧は低くされ、外部インタフェース端子に高周波ノイズを受けても第１保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００１７】
上記同様に、前記第１制御ＭＯＳトランジスタは、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１インバータに変更可能である。
【００１８】
前記第１容量素子は、例えばＭＯＳ容量素子、或は、２層のポリシリコン層を利用した層間容量素子で構成してよい。この層間容量素子の採用は、例えば、２層のポリシリコン層を利用したフローティングゲートとコントロールゲートを有する不揮発性メモリセルが形成された電気的に消去及び書き込み可能な不揮発性メモリを備えた半導体集積回路に対して有利である。層間容量素子のためだけに２層のポリシリコンプロセスを採用するような不経済を生じない。このような半導体集積回路は、例えば、前記不揮発性メモリのアクセス制御が可能なデータ処理ユニットを有してよい。データ処理ユニットは、不揮発性メモリコントローラやＣＰＵ等である。
【００１９】
本発明の第３の観点による半導体保護回路は、外部インタフェース端子と電源端子とに接続された直列接続形態の第１保護ＭＯＳトランジスタ及び第２保護ＭＯＳトランジスタと、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続され通常時に前記第１保護ＭＯＳトランジスタをオフ状態にする第１制御ＭＯＳトランジスタ（又は第１インバータ）と、前記第２保護ＭＯＳトランジスタのゲート電極と電源端子とに接続された通常時に前記第２保護ＭＯＳトランジスタをオフ状態にする第２制御ＭＯＳトランジスタ（又は第２インバータ）と、前記第１保護ＭＯＳトランジスタのゲート電極と電源端子とに接続された第１容量素子と、を有して成る。要するに、第１及び第２の観点による手段の双方を採用する。
【００２０】
前記外部インタフェース端子は、ディジタル入出力端子、ディジタル入力端子、ディジタル出力端子、アナログ入力端子、又はアナログ出力端子である。
【００２１】
高周波ノイズによって外部インタフェース端子のレベルが不所望にクランプされるのを抑制することができる上記半導体集積回路（１２）は、非接触インタフェース用のアンテナコイル（１４）と共に、カード基板（１１）に搭載して成るＩＣカード（１０）に最適である。
【００２２】
【発明の実施の形態】
図１には本発明に係る半導体集積回路が有する半導体保護回路（以下、ＥＳＤ（静電放電：electro static discharge）保護回路という）が例示される。同図に示されるＥＳＤ保護回路１は、外部インタフェース端子の一つであるディジタル入出力端子２に接続された入力バッファ３と出力バッファドライバ４に対応して設けられる。
【００２３】
前記出力バッファドライバ４は、高電位電源端子である電源端子ＶＤＤ（電源電圧ＶＤＤとも称する）とディジタル入出端子２との間にそのソース・ドレイン経路が直列接続されたハイレベル出力用のｐチャネル型出力ＭＯＳトランジスタＭＰ５と、低電位電源端子である回路の接地端子ＧＮＤ（接地電圧ＧＮＤとも称する）ディジタル入出端子２との間にそのソース・ドレイン経路が直列接続されたローレベル出力用のｎチャネル型出力ＭＯＳトランジスタＭＮ５とによって、出力段ＣＭＯＳインバータを構成している。尚、本明細書においてＭＯＳトランジスタとは絶縁ゲート型の電界効果トランジスタを広く総称する。
【００２４】
前記入力バッファ３は、たとえば、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタを含む。前記ｎチャネル型入力ＭＯＳトランジスタはディジタル入出力端子２に結合されたゲート電極を有し、前記ｐチャネル型入力ＭＯＳトランジスタはディジタル入出力端子２に結合されたゲート電極を有し、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタのそれぞれのソース・ドレイン経路は、電源端子ＶＤＤと接地端子ＧＮＤとの間に直列の結合される。
【００２５】
ＥＳＤ保護回路１は、低電位電源端子である回路の接地端子ＧＮＤとディジタル入出力端子２との間に負の高電圧に対する負極性の静電保護回路が形成され、電源端子ＶＤＤとディジタル入出力端子２との間に正の高電圧に対する正極性の静電保護回路が形成され、双方の保護回路はＭＯＳトランジスタの導電型が相違されるだけで回路形式は同一である。
【００２６】
負極性の静電保護回路は、ディジタル入出力端子２と接地端子ＧＮＤとの間にそのソース・ドレイン経路が直列接続されたｎチャネル型の第１保護ＭＯＳトランジスタＭＮ１及び第２保護ＭＯＳトランジスタＭＮ３と、前記保護ＭＯＳトランジスタＭＮ１のゲート電極と接地端子ＧＮＤとの間にそのソース・ドレイン経路が接続され通常時に前記保護ＭＯＳトランジスタＭＮ１をオフ状態にするｎチャネル型制御ＭＯＳトランジスタＭＮ２と、前記保護ＭＯＳトランジスタＭＮ３のゲート電極と接地端子ＧＮＤとの間にそのソース・ドレイン経路が接続され通常時に前記保護ＭＯＳトランジスタＭＮ３をオフ状態にするｎチャネル型制御ＭＯＳトランジスタＭＮ４を有する。前記制御ＭＯＳトランジスタＭＮ２，ＭＮ４は前記保護ＭＯＳトランジスタＭＮ１，ＭＮ３より大きなオン抵抗を有する高抵抗手段を構成する。
【００２７】
正極性の静電保護回路は、ｐチャネル型の保護ＭＯＳトランジスタＭＰ１，ＭＰ３及び制御ＭＯＳトランジスタＭＰ２，ＭＰ４により同様の回路接続で構成される。前記制御ＭＯＳトランジスタＭＰ２，ＭＰ４は前記保護ＭＯＳトランジスタＭＰ１，ＭＰ３より大きなオン抵抗を有する高抵抗手段を構成する。
【００２８】
前記ＥＳＤ保護回路はディジタル入出力端子２に静電気放電などにより不所望な高電圧が印加されない通常時（以下単に通常時とも称する）において、保護ＭＯＳトランジスタＭＰ１，ＭＰ３は制御ＭＯＳトランジスタＭＰ２，ＭＰ４を介してゲートに電源電圧ＶＤＤが供給されてオフ状態にされ、保護ＭＮ１，ＭＮ３は制御ＭＯＳトランジスタＭＮ２，ＭＮ４を介してゲートに接地電圧ＧＮＤが供給されてオフ状態にされる。
【００２９】
前記ディジタル入出力端子２に静電気放電などにより不所望な負の高電圧が印加されると、保護ＭＯＳトランジスタＭＮ１のドレイン・基板間の接合がブレークダウンして電流が基板に流れ、入力バッファ３の入力トランジスタ、たとえば、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタを含む入力バッファ３のｎチャネル型入力ＭＯＳトランジスタのゲート絶縁膜の静電破壊が回避される。また、前記保護ＭＯＳトランジスタＭＮ１のゲート・ドレイン間には寄生容量としてカップリング容量Ｃ１が存在し、前記制御ＭＯＳトランジスタＭＮ２のオン抵抗が高抵抗であることにより、保護ＭＯＳトランジスタＭＮ１のゲート電位は前記カップリング容量Ｃ１で容量結合されるドレイン電位の変化、即ちディジタル入出力端子２の高電圧の電位変化に追従して変化するようになる。これにより、保護ＭＯＳトランジスタＭＮ１のドレイン・ゲート間の電位差が緩和される。したがって、保護ＭＯＳトランジスタＭＮ１のドレイン・基板間の接合がブレークダウンする前に、当該保護ＭＯＳトランジスタＭＮ１のゲート絶縁膜が静電破壊する事態を防止することができる。
【００３０】
前記ディジタル入出力端子２に静電気放電などにより不所望な正の高電圧が印加される場合には、保護ＭＯＳトランジスタＭＰ１のドレイン・基板間の接合がブレークダウンして電流が基板に流れ、入力バッファ３の入力トランジスタ、たとえば、ｎチャネル型入力ＭＯＳトランジスタ及びｐチャネル型入力ＭＯＳトランジスタを含む入力バッファ３のｐチャネル型入力ＭＯＳトランジスタのゲート絶縁膜の静電破壊が回避される。そして、上記同様に、カップリング容量Ｃ２と高オン抵抗の制御ＭＯＳトランジスタＭＰ２との作用によって、保護ＭＯＳトランジスタＭＰ１のドレイン・基板間の接合がブレークダウンする前に、当該保護ＭＯＳトランジスタＭＰ１のゲート絶縁膜が静電破壊する事態を防止することができる。
【００３１】
通常時に前記ディジタル入出力端子２に４００〜９００メガヘルツのような高周波ノイズが印加されると、前記制御ＭＯＳトランジスタＭＮ２のオン抵抗値と前記カップリング容量Ｃ１の値との関係により、前記保護ＭＯＳトランジスタＭＮ１のゲート電圧が上昇し、通常時オフ状態にされるべき前記保護ＭＯＳトランジスタＭＮ１がオン状態になる虞がある。図２に例示されるように、前記保護ＭＯＳトランジスタＭＮ１に直列接続する前記保護ＭＯＳトランジスタＭＮ３が存在しなければ、通常時オフ状態にされるべき前記保護ＭＯＳトランジスタＭＮ１がオン状態になると、ディジタル入出力端子２の電位が不所望に接地電圧ＧＮＤ若しくはその近傍電圧にクランプされることになる。これに対し、図１の構成では、前記保護ＭＯＳトランジスタＭＮ１に前記保護ＭＯＳトランジスタＭＮ３が直列接続され、当該ＭＯＳトランジスタＭＮ３のゲートにはそのドレイン・ゲート間のカップリング容量を通して高周波ノイズが伝達され難い。保護ＭＯＳトランジスタＭＮ３のドレインは直接ディジタル入出力端子２に結合されていないからである。したがって、ディジタル入出力端子２に高周波ノイズを受けても前記保護ＭＯＳトランジスタＭＮ３は容易にターン・オンし難く、これにより、ディジタル入出力端子２の電位が不所望に接地電圧ＧＮＤ若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００３２】
尚、高周波ノイズにより前記カップリング容量Ｃ２を通して保護ＭＯＳトランジスタＭＰ１のゲート電位が電源電圧ＶＤＤから低くなる方向に変化されることがあるような環境を想定する場合にも、上記同様にＭＯＳトランジスタＭＰ１に直列配置されたＭＯＳトランジスタＭＰ３が配置されているから、そのような高周波ノイズをディジタル入力端子２が受けても前記ＭＯＳトランジスタＭＰ３は容易にターン・オンし難く、これにより、ディジタル入出力端子２の電位が不所望に電源電圧ＶＤＤ若しくはその近傍電圧にクランプされる事態も抑制可能である。
【００３３】
図３には図１のＥＳＤ保護回路を採用した半導体集積回路を搭載したＩＣカードが例示される。
【００３４】
ＩＣカード１０は、プラスチックのカード基板１１に、例えばパッケージングされ或いはベアチップの状態よされた半導体集積回路１２と、これに電気的に接続された変復調回路１３及びアンテナコイル１４と、接触端子１５とが組み込まれている。カード基板１１は、例えば縦が５４ｍｍ程度、横が８５ｍｍ程度、厚さが０．２５〜０．８ｍｍ程度の寸法とされる。
【００３５】
前記半導体集積回路１２は、例えばＣＭＯＳ集積回路製造技術などにより単結晶シリコンのような１個の半導体基板（半導体チップ）に形成され、インタフェース回路２１、命令を解読して実行するＣＰＵ（Central Processing Unit）２２、前記ＣＰＵ２２の動作プログラムなどを保有するＲＯＭ（Read Only Memory）２３、前記ＣＰＵ２２のワーク領域等に利用されるＲＡＭ（Random Access Memory）２４、前記ＣＰＵ２２の動作プログラムやデータを記憶する電気的に書き換え可能な不揮発性メモリであるフラッシュメモリ２５、及びＤＳＰ（Digital Signal Processing Unit）等の演算ユニット２６を有する。前記フラッシュメモリ２５の代わりに電気的に書き換え可能なＥＥＰＲＯＭ（Electrically Erasable and  Programmable Read Only Memory）等を採用してもよい。
【００３６】
半導体集積回路１２とその外部装置とのデータ転送は、ＣＰＵ２２がその動作プログラムを実行することにより、インタフェース回路２１を通じて、非接触式の場合は変復調回路１３を介したアンテナコイル１４からの電波により行われ、接触式の場合は接触端子１５の接触により電気的に行われる。
【００３７】
前記ＥＳＤ保護回路１及びディジタルはインタフェース回路２１に適用される。半導体集積回路１２は、そのチップ周辺に配置されたディジタル入出力端子２にアンテナコイル１４から放射される電波による前記高周波ノイズが入力され易い環境にある。このとき、前述の如く、ＥＳＤ保護回路１はディジタル入出力端子２の電位が高周波ノイズにより不所望にクランプされる事態を抑制することができるようになっているので、誤動作防止という点でＩＣカードに高い信頼性を保証することができる。
【００３８】
図４には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第２の例が示される。同図に示されるＥＳＤ保護回路１Ａは、前記と同様に、外部インタフェース端子の一つであるディジタル入出力端子２に接続された入力バッファ３と出力バッファドライバ４に対応して設けられる。
【００３９】
ＥＳＤ保護回路１Ａは、前記ＥＳＤ保護回路１に対し、ＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４を廃止し、その代わりに、前記保護ＭＯＳトランジスタＭＮ１のゲート電極と接地端子ＧＮＤとに接続された第１容量素子Ｃ３と、前記保護ＭＯＳトランジスタＭＰ１のゲート電極と電源電圧ＶＤＤとに接続された第１容量素子Ｃ４と、を設ける。
【００４０】
通常時におけるトランジスタＭＰ１，ＭＮ１のカットオフ機能、そして、静電気放電などによる高電圧印時の保護機能は第１の例と同じであるからその詳細な説明は省略する。
【００４１】
高周波ノイズに対しては以下のように作用する。例えば前記第１容量素子Ｃ３と前記第１保護ＭＯＳトランジスタＭＮ１のドレイン・ゲート間のカップリング容量Ｃ１との直列回路はローパスフィルタとして機能され、第１容量素子Ｃ３の容量値は、前記第１保護ＭＯＳトランジスタＭＮ１のドレイン・ゲート間のカップリング容量Ｃ１の値よりも大きく、その差に応じて、前記ディジタル入出力端子２の電圧レベル（Ｖｉｎ）に対して第１保護ＭＯＳトランジスタＭＮ１のゲート電圧（Ｖｇ）は低くされる。制御ＭＯＳトランジスタＭＮ２のオン抵抗値を無限大と仮定すれば、Ｖｇ＝Ｖｉｎ×（Ｃ１／（Ｃ１＋Ｃ３））となる。容量素子Ｃ１が２ピコファラッド、容量素子Ｃ３が６ピコファラッドとすると、電圧ＶｇをＶｉｎの１／４にすることができる。これにより、ディジタル入出力端子２に高周波ノイズを受けても第１保護ＭＯＳトランジスタＭＮ１は容易にターン・オンし難く、ディジタル入出力端子２の電位が不所望に接地電圧ＧＮＤ若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００４２】
尚、高周波ノイズにより前記カップリング容量Ｃ２を通して保護ＭＯＳトランジスタＭＰ１のゲート電位が電源電圧ＶＤＤから低くなる方向に変化されることがあるような環境を想定する場合にも、容量素子Ｃ４が配置されているから、そのような高周波ノイズをディジタル入力端子２が受けても前記ＭＯＳトランジスタＭＰ３１は容易にターン・オンし難く、これにより、ディジタル入出力端子２の電位が不所望に電源電圧ＶＤＤ若しくはその近傍電圧にクランプされる事態も抑制可能である。
【００４３】
前記容量素子Ｃ３，Ｃ４は、例えばＭＯＳ容量素子で構成してよい。図５にはＭＯＳ容量素子を回路記号で示す。容量素子Ｃ３はｎチャネル型ＭＯＳトランジスタのソース、ドレイン及び固有のウェル領域（基体ゲート）を接地端子ＧＮＤに、ゲート電極をＭＯＳトランジスタＭＮ１のゲートに接続して構成される。容量素子Ｃ４はｐチャネル型ＭＯＳトランジスタのソース、ドレイン及び固有のウェル領域（基体ゲート）を電源端子ＶＤＤに、ゲート電極をＭＯＳトランジスタＭＰ１のゲートに接続して構成される。また、前記容量素子Ｃ３，Ｃ４は、２層のポリシリコン層を利用した層間容量素子で構成することも可能である。
【００４４】
図６には前記容量素子Ｃ３，Ｃ４にＭＯＳ容量素子を用いて図４の回路を構成したときの平面的なレイアウト構成が例示される。同図においてＬで示される領域は素子分離領域で囲まれた半導体領域、ＳＧで示される領域のパターンはポリシリコン膜（ｐｏｌｙＳｉ（２））とタングステンシリサイド膜（ＷＳｉ）が積層された第２層目ポリシリコン層、ＣＮＴで示される領域の記号は図示を省略する金属配線層とのコンタクト部、一点鎖線で示される領域ｎＷＥＬは、ｐ型半導体領域の中に形成されたｎ型ウェル領域を示す。図７には図６のＢ−Ｂ’断面とＡ−Ａ’断面が示される。同図においてＭＴＬは金属配線、ＴＥＯＳ−ＳｉＯ２は層間絶縁膜である。
【００４５】
図８には前記容量素子Ｃ３，Ｃ４に層間容量素子を用いて図４の回路を構成したときの平面的なレイアウト構成が例示される。同図においてＦＧで示される領域のパターンはポリシリコン膜（ｐｏｌｙＳｉ（１））から成る第１層目ポリシリコン層である。その他のパターンは図６と同じである。図９には図８のＢ−Ｂ’断面とＡ−Ａ’断面が示される。
【００４６】
図９に詳細な縦断面で例示されるように、層間容量素子Ｃ３は、酸化シリコン膜（ＳｉＯ２）の上に、下から、一方の容量電極を構成する第１層目ポリシリコン膜（ｐｏｌｙＳｉ（１））、絶縁膜としてのシリコンナイトライド膜（ＳｉＮ）、他方の容量電極を構成する第２層目ポリシリコン膜（ｐｏｌｙＳｉ（２））、タングステンシリサイド膜（ＷＳｉ）及び金属配線ＭＴＬとの層間絶縁膜として、高温生成酸化シリコン膜（ＴＥＯＳ−ＳｉＯ２）が順次積層されて構成される。
【００４７】
前記層間容量素子を構成する第１層目ポリシリコン膜（ｐｏｌｙＳｉ（１））と第２層目ポリシリコン膜（ｐｏｌｙＳｉ（２））は図３で説明したオンチップのフラッシュメモリ２５が２層のポリシリコン層を利用したフローティングゲートとコントロールゲートを有する不揮発性メモリセルを採用している場合には、そのフローティングゲートとコントロールゲートを構成するポリシリコン層を用いて構成すればよい。Ｃ３，Ｃ４を層間容量素子で構成するのにそれ専用のポリシリコン層形成プロセスを特別に追加する不経済を回避することができる。半導体集積回路に１層ポリシリコンプロセスを採用する場合、経済的な観点よりすれば、容量素子Ｃ３，Ｃ４をＭＯＳ容量素子で構成するのが得策と考えられる。図１０にはそのような不揮発性メモリセル（フラッシュメモリセル）の縦断面構造が例示される。同図に示される不揮発性メモリセルは、メモリセル形成ウェル領域にソース３０、ドレイン３１及びその間のチャネル領域３２を有し、チャネル領域３２の上に、ゲート酸化膜３３、第１層目ポリシリコン膜（ｐｏｌｙＳｉ（１））から成るフローティングゲート３４、層間絶縁膜３５、及び第２層目ポリシリコン膜（ｐｏｌｙＳｉ（２））から成るコントロールゲート３６が積層されて成る。
【００４８】
図１１には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第３の例が示される。同図に示されるＥＳＤ保護回路１Ｂは、図１の構成に図４の構成を付加した構成を有する。この例では更に、ＭＯＳトランジスタＭＮ４のゲートと接地端子ＧＮＤとに容量素子Ｃ５を設け、ＭＯＳトランジスタＭＰ４のゲートと電源端子ＶＤＤとに容量素子Ｃ６を設け、高周波ノイズに対して最大限の対策を講じている。
【００４９】
図１２には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第４の例が示される。同図に示されるＥＳＤ保護回路１Ｃはアナログ入力端子２Ａとアナログ回路例えば逐次比較型のＡ／Ｄ変換回路４０との間に適用される。アナログ入力端子２Ａはチャネルセレクタ４１を介してアナログコンパレータ４２の比較入力端子に接続される。アナログコンパレータ４２の参照入力端子には局部Ｄ／Ａ変換回路４３から比較データが供給される。特に図示はしないが、外部インタフェース端子は、ディジタル入出力端子、アナログ入力端子の他に、ディジタル入力端子、ディジタル出力端子、又はアナログ出力端子であってもよい。
【００５０】
図１３には本発明に係る半導体集積回路が有するＥＳＤ保護回路の第５の例が示される。同図に示されるＥＳＤ保護回路１Ｄはディジタル入力端子２と入力バッファ３との間に適用される。更に、通常時に前記ＭＯＳトランジスタＭＮ１，ＭＰ１をオフ状態にするために前記制御ＭＯＳトランジスタＭＮ２，ＭＰ２の代わりにＣＭＯＳインバータＩＶ１，ＩＶ２を採用した。ＣＭＯＳインバータＩＶ１，ＩＶ２はＭＯＳトランジスタＭＮ１，ＭＰ１のゲートから見れば高抵抗手段を構成し、端子２に高電圧が印加されたときに、制御ＭＯＳトランジスタＭＮ２，ＭＰ２と同様に保護ＭＯＳトランジスタＭＮ１，ＭＰ１のゲート破壊を抑止する。更に前記容量素子Ｃ３，Ｃ４を設けてあるから、端子２に印加される高周波ノイズによる当該端子２のクランプ状態も抑制することができる。
【００５１】
特に図示はしないが、前記制御ＭＯＳトランジスタＭＮ２，ＭＰ２の代わりにＣＭＯＳインバータＩＶ１，ＩＶ２を採用する構成は、図１，図４、図１１及び図１２の例にも適用することが可能である。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば層間容量素子の絶縁膜はＳｉＮに限定されず、第２ポリシリコン層はポリサイドに限定されず、適宜変更可能である。
【００５３】
本発明はＩＣカード用のマイクロコンピュータに適用される場合に限定されず、機器組み込み用途のマイクロコンピュータ、システムオンチップのシステムＬし等、種々の半導体集積回路に広く適用することができる。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５５】
すなわち、外部インタフェース端子に高周波ノイズを受けても、第１保護ＭＯＳトランジスタに直列接続された第２保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。また、第１容量素子と前記第１保護ＭＯＳトランジスタのドレイン・ゲート間のカップリング容量との直列回路がローパスフィルタとして機能され、外部インタフェース端子の電圧レベルに対して第１保護ＭＯＳトランジスタのゲート電圧を低くするから、外部インタフェース端子に高周波ノイズを受けても第１保護ＭＯＳトランジスタは容易にターン・オンし難く、外部インタフェース端子の電位が不所望に電源電圧若しくはその近傍電圧にクランプされる事態を抑制することができる。
【００５６】
したがって、通常時に高周波ノイズによるＥＳＤ保護回路の誤動作を防止することができる。また、外部端子を介する入出力信号に誤りを生じさせることを抑制することができる。そして、搭載する半導体集積回路に関し高周波ノイズ耐性の強いＩＣカードを提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第１の例を示す回路図である。
【図２】図１に対して保護ＭＯＳトランジスタを１段設けた従来形式のＥＳＤ保護回路を例示する回路図である。
【図３】図１のＥＳＤ保護回路を採用した半導体集積回路を搭載したＩＣカードを例示するブロック図である。
【図４】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第２の例を示す回路である。
【図５】図４のＥＳＤ保護回路の容量素子に適用するＭＯＳ容量素子を回路記号で示す説明図である。
【図６】図４のＥＳＤ保護回路の容量素子に適用するＭＯＳ容量素子の平面的なレイアウト構成を例示する平面図である。
【図７】図６のＢ−Ｂ’断面とＡ−Ａ’断面を例示する縦断面図である。
【図８】図４のＥＳＤ保護回路の容量素子に適用する層間容量素子の平面的なレイアウト構成を例示する平面図である。
【図９】図８のＢ−Ｂ’断面とＡ−Ａ’断面を例示する縦断面図である。
【図１０】２層ポリシリコンプロセスで形成される不揮発性メモリセルのデバイス構造を例示する縦断面図である。
【図１１】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第３の例を示す回路図である。
【図１２】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第４の例を示す回路図である。
【図１３】本発明に係る半導体集積回路が有するＥＳＤ保護回路の第５の例を示す回路図である。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ  ＥＳＤ保護回路
２  ディジタル入出力端子
２Ａ  アナログ入力端子
３  入力バッファ
４  出力バッファドライバ
ＭＮ１、ＭＰ１  第１保護ＭＯＳトランジスタ
ＭＮ３、ＭＰ３  第２保護ＭＯＳトランジスタ
ＭＮ２、ＭＰ２  第１制御ＭＯＳトランジスタ
ＭＮ４，ＭＰ４  第２制御ＭＯＳトランジスタ
Ｃ１、Ｃ２  カップリング容量（寄生容量）
Ｃ３，Ｃ４  容量素子
１０  ＩＣカード
１２  半導体集積回路
１４  アンテナコイル
２１  インタフェース回路
２２  ＣＰＵ
２５  フラッシュメモリ
３４  フローティングゲート
３６  コントロールゲート
ＦＧ  第１層目ポリシリコン層
ＳＧ  第２層目ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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