(57)【要約】      （修正有）【課題】ゲート電極とｐ形の窒化物半導体層との間の抵抗をより低減させた半導体装置を提供する。【解決手段】半導体装置１００は、第１窒化物半導体層３３と、第１窒化物半導体層３３の上に設けられた第２窒化物半導体層３４と、第２窒化物半導体層３４の上に設けられた第１電極５０と、第２窒化物半導体層３４の上に設けられた第２電極５１と、第２窒化物半導体層３４の上に設けられ、第１電極５０と第２電極５１との間に設けられ、第２窒化物半導体層３４に接するｐ形の第３窒化物半導体層３５と、第３窒化物半導体層３５の上に設けられ、第３窒化物半導体層３５に接し、ｐ形のポリシリコンを含む第３電極５２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１窒化物半導体層と、
前記第１窒化物半導体層の上に設けられた第２窒化物半導体層と、
前記第２窒化物半導体層の上に設けられた第１電極と、
前記第２窒化物半導体層の上に設けられた第２電極と、
前記第２窒化物半導体層の上に設けられ、前記１電極と前記第２電極との間に設けられ、前記第２窒化物半導体層に接するｐ形の第３窒化物半導体層と、
前記第３窒化物半導体層の上に設けられ、前記第３窒化物半導体層に接し、ｐ形のポリシリコンを含む第３電極と、
を備えた半導体装置。
【請求項２】
前記第３電極は、金属を含む請求項１記載の半導体装置。
【請求項３】
前記金属の濃度は、前記第３電極の下端よりも上端のほうが高い請求項２記載の半導体装置。
【請求項４】
第１窒化物半導体層の上に第２窒化物半導体層を形成する工程と、
前記第２窒化物半導体層の上に、ｐ形の第３窒化物半導体層を選択的に形成する工程と、
前記第３窒化物半導体層の上に、ｐ形のポリシリコンを含む第３電極を形成する工程と、
前記第３電極を挟む第１電極と第２電極とを前記第２窒化物半導体層の上に形成する工程と、
前記第３電極の上に金属膜を形成する工程と、
前記第１電極、前記第２電極、前記第２窒化物半導体層、前記金属膜、および前記第３電極を加熱し、前記第１電極と前記第２窒化物半導体層との間および前記第２電極と前記第２窒化物半導体層との間において金属を含む前記第２窒化物半導体層と、前記ｐ形のポリシリコンと金属とを含む前記第３電極と、を形成する工程と、
を備えた半導体装置の製造方法。
【請求項５】
前記金属の濃度が前記第３電極の下端よりも上端のほうが高くなるように、前記第３電極を加熱する請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（High Electron Mobility Transistor）等の半導体装置では、その材料として、例えば、窒化物半導体が用いられている。このような半導体装置は、ゲート電極と障壁層との間にｐ形の窒化物半導体層を介設することで、ノーマリオフになる。
【０００３】
半導体装置のスイッチング動作の制御性を向上させるには、ゲート電極とｐ形の窒化物半導体層との間の抵抗をより下げることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０８０８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ゲート電極とｐ形の窒化物半導体層との間の抵抗をより低減させた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１窒化物半導体層と、前記第１窒化物半導体層の上に設けられた第２窒化物半導体層と、前記第２窒化物半導体層の上に設けられた第１電極と、前記第２窒化物半導体層の上に設けられた第２電極と、前記第２窒化物半導体層の上に設けられ、前記１電極と前記第２電極との間に設けられ、前記第２窒化物半導体層に接するｐ形の第３窒化物半導体層と、前記第３窒化物半導体層の上に設けられ、前記第３窒化物半導体層に接し、ｐ形のポリシリコンを含む第３電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的平面図である。
【図２】図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図３】図３（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図５】図５（ａ）〜図５（ｃ）は、参考例に係るゲート電極の製造過程を表す模式的断面図である。
【図６】図６は、第２実施形態に係る半導体装置の要部を表す模式的断面図である。
【図７】図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図８】図８（ａ）〜図８（ｂ）は、第２実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図９】図９（ａ）〜図９（ｂ）は、第３実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図１０】図１０（ａ）〜図１０（ｂ）は、第３実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図１１】図１１（ａ）〜図１１（ｃ）は、第４実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第４実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的平面図である。図１（ａ）は、図１（ｂ）のＡ１−Ａ２線における断面が表されている。図１（ｂ）は、図１（ａ）のＢ１−Ｂ２線における断面が表されている。
【００１０】
第１実施形態に係る半導体装置１００として、一例として、ノーマリオフ型のＨＥＭＴが例示されている。半導体装置１００は、基板１０と、バッファ層３１と、第１窒化物半導体層（以下、例えば、キャリア走行層３３）と、第２窒化物半導体層（以下、例えば、障壁層３４）と、第１電極（以下、例えば、ソース電極５０）と、第２電極（以下、例えば、ドレイン電極５１）と、第３窒化物半導体層（以下、例えば、ｐ形ＧａＮ層３５）と、第３電極（以下、例えば、ゲート電極５２）と、を備える。
【００１１】
基板１０は、例えば、シリコン（Ｓｉ）を含む。バッファ層３１は、基板１０上に設けられている。バッファ層３１は、窒化アルミニウムを含む。
【００１２】
キャリア走行層３３は、バッファ層３１上に設けられている。障壁層３４は、キャリア走行層３３上に設けられている。キャリア走行層３３は、ノンドープの窒化ガリウム（ＧａＮ）、またはノンドープの窒化アルミニウムガリウム（ＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１））を含む。障壁層３４は、ノンドープもしくはｎ形の窒化アルミニウムガリウム（ＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））を含む。キャリア走行層３３内のキャリア走行層３３と障壁層３４の界面付近には２次元電子ガス（２ＤＥＧ）が発生している。
【００１３】
ソース電極５０は、障壁層３４上に設けられている。ソース電極５０は、例えば、チタン（Ｔｉ）を含むバリア層５０ａと、アルミニウム（Ａｌ）を含む電極５０ｂと、を有する。ソース電極５０は、障壁層３４層に接続されている。ソース電極５０は、障壁層３４とオーミック接触をしている。ソース電極５０は、例えば、Ｘ方向に延在している。
【００１４】
ドレイン電極５１は、ソース電極５０と離れて障壁層３４上に設けられている。ドレイン電極５１は、例えば、チタン（Ｔｉ）を含むバリア層５１ａと、アルミニウム（Ａｌ）を含む電極５１ｂとを有する。ドレイン電極５１は、障壁層３４に接続されている。ドレイン電極５１は、障壁層３４とオーミック接触をしている。ドレイン電極５１は、Ｙ方向において、ソース電極５０の横に設けられている。ドレイン電極５１は、Ｘ方向に延在している。
【００１５】
ｐ形ＧａＮ層３５は、障壁層３４上に設けられている。ｐ形ＧａＮ層３５は、ｐ形の窒化ガリウム（ＧａＮ）を含む。ｐ形ＧａＮ層３５に含まれる不純物元素は、例えば、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）等である。ｐ形ＧａＮ層３５は、ソース電極５０とドレイン電極５１との間に設けられている。ｐ形ＧａＮ層３５は、障壁層３４に接続されている。ｐ形ＧａＮ層３５は、Ｘ方向に延在している。
【００１６】
ｐ形のＧａＮ層３５がノンドープもしくはｎ形の障壁層３４上に設けられることにより、ｐ形ＧａＮ層３５下のポテンシャルが上昇し、ｐ形ＧａＮ層３５下のフェルミレベルが上昇する。これにより、ｐ形ＧａＮ層３５下では２ＤＥＧがより低いポテンシャルの側、すなわち、ｐ形ＧａＮ層３５から遠ざかる方向に移動し、半導体装置１００は、ノーマリオフになる。
【００１７】
ゲート電極５２は、ｐ形ＧａＮ層３５上に設けられている。ゲート電極５２は、ｐ形ＧａＮ層３５にオーミック接触している。ゲート電極５２は、ｐ形のポリシリコンを含む。ｐ形の不純物元素は、例えば、ボロン（Ｂ）である。ゲート電極５２は、例えば、Ｘ方向に延在している。
【００１８】
このほか、半導体装置１００においては、障壁層３４上に保護層６０が設けられている。保護層６０上には、層間絶縁層６１が設けられている。保護層６０は、例えば、シリコン窒化物（ＳｉＮｘ）等を含む。層間絶縁層６１は、例えば、シリコン酸化物（ＳｉＯｘ）等を含む。
【００１９】
なお、ソース電極５０、ドレイン電極５１、ｐ形ＧａＮ層３５、およびゲート電極５２の数は、図示される数に限られない。
【００２０】
図２（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【００２１】
例えば、図２（ａ）に表すように、基板１０上に、バッファ層３１を形成し、バッファ層３１上に、キャリア走行層３３、障壁層３４、およびｐ形ＧａＮ層３５を、この順にエピタキシャル成長させる。ｐ形ＧａＮ層３５の全面には、ｐ形ポリシリコンを含む第１層５２Ｌを形成する。第１層５２Ｌは、加工される前のゲート電極５２である。第１層５２Ｌは、例えば、減圧ＣＶＤ（Chemical Vapor Deposition）またはＡＬＤ（Atomic Layer Deposition）により形成される。また、第１層５２Ｌは、ノンドープのポリシリコン層にボロンをイオン注入し、窒素（Ｎ２）雰囲気で加熱して形成してもよい。加熱温度は、８００℃〜９００℃である。
【００２２】
キャリア走行層３３、障壁層３４、ｐ形ＧａＮ層３５、およびゲート電極５２を、積層体３０とする。さらに、ゲート電極５２上にマスク層９０を形成する。
【００２３】
次に、図２（ｂ）に表すように、マスク層９０から露出された第１層５２Ｌと、マスク層９０から露出された第１層５２Ｌ下のｐ形ＧａＮ層３５を、ＲＩＥ（Reactive Ion Etching）によって選択的に除去する。エッチングガスとしては、例えば、Ｃｌ系ガスおよびＦ系ガスの混合ガスを用いる。これにより、障壁層３４上に、ｐ形ＧａＮ層３５、およびｐ形ポリシリコンを含むゲート電極５２が選択的に形成される。この後、マスク層９０は除去される。
【００２４】
次に、図２（ｃ）に表すように、障壁層３４上およびゲート電極５２上に保護層６０を形成する。さらに、保護層６０上にマスク層９１を形成する。マスク層９１には、ソース電極５０およびドレイン電極５１が形成される位置に開口９１ｈが設けられている。
【００２５】
次に、図３（ａ）に表すように、マスク層９１から露出された保護層６０をＲＩＥによって除去する。この後、マスク層９１は除去される。
【００２６】
次に、図３（ｂ）に表すように、障壁層３４上および保護層６０上にチタンを含む導電層５５、アルミニウムを含む導電層５６をこの順に形成する。さらに、導電層５６上にマスク層９２を形成する。マスク層９２は、例えば、ソース電極５０およびドレイン電極５１が形成される位置に形成される。
【００２７】
次に、図３（ｃ）に表すように、マスク層９２から露出された導電層５６と、マスク層９２から露出された導電層５６下の導電層５５をＲＩＥにより除去する。これにより、導電層５６は、電極５０ｂと電極５１ｂとに分割され、導電層５５は、バリア層５０ａとバリア層５１ａとに分割される。つまり、ゲート電極５２を挟む、ソース電極５０とドレイン電極５１とが障壁層３４上に形成される、この後、マスク層９２は除去される。
【００２８】
次に、図４（ａ）に表すように、ソース電極５０上およびドレイン電極５１上に、層間絶縁層６１を形成する。さらに、層間絶縁層６１上にマスク層９３を形成する。マスク層９３には、ソース電極５０、ドレイン電極５１、およびゲート電極５２上に、開口９３ｈが設けられている。
【００２９】
次に、図４（ｂ）に表すように、ソース電極５０上およびドレイン電極５１上においては、マスク層９３から露出された層間絶縁層６１をＲＩＥにより除去する。また、ゲート電極５２上においては、マスク層９３から露出された層間絶縁層６１と、保護層６０と、をＲＩＥにより除去する。この後、マスク層９３は除去される。
【００３０】
この後は、ソース電極５０と障壁層３４との間およびドレイン電極５１と障壁層３４との間を加熱し、ソース電極５０およびドレイン電極５１が接する障壁層３４の表層に、バリア層５０ａ、５１ａ中の金属を拡散させてもよい。この加熱処理を、本実施形態では、コンタクトアニール処理と呼ぶ。これにより、ソース電極５０と障壁層３４との間、およびドレイン電極５１と障壁層３４との間の接触抵抗が低減する。
【００３１】
第１実施形態に係る半導体装置１００では、ｐ形ＧａＮ層３５の上に、ｐ形ポリシリコンを含むゲート電極５２が設けられている。このゲート電極５２は、ｐ形ＧａＮ層３５に接している。ｐ形ポリシリコンの仕事関数は、５．０〜５．１ｅｖであり、ｐ形ＧａＮの仕事関数は、４．５〜７．０ｅＶである。つまり、ｐ形ポリシリコンの仕事関数は、ｐ形ＧａＮの仕事関数よりも大きいか、その値に近い。従って、第１実施形態に係るゲート電極５２は、ｐ形ＧａＮ層３５とオーミック接触をする。例えば、第１実施形態に係るゲート電極５２とｐ形ＧａＮ層３５との接触抵抗は、１×１０−３Ω・ｃｍ２以下である。
【００３２】
ここで、ゲート電極５２の材料がｎ形ポリシリコンの場合を想定する。ｎ形ポリシリコンの仕事関数は、約４．０である。つまり、ｎ形ポリシリコンの仕事関数は、ｐ形ＧａＮの仕事関数よりも小さい。従って、ゲート電極５２を、ｎ形ポリシリコン電極にすると、ゲート電極５２とｐ形ＧａＮ層３５との間にポテンシャル障壁が生じてしまう。つまり、ゲート電極５２とｐ形ＧａＮ層３５との間の抵抗がオーミック接触になり難く、半導体装置１００に比べてゲート電極５２とｐ形ＧａＮ層３５との間の抵抗が高くなってしまう。
【００３３】
また、第１実施形態の別の効果を説明する前に、参考例に係る半導体装置の製造過程を以下に説明する。
【００３４】
図５（ａ）〜図５（ｃ）は、参考例に係るゲート電極の製造過程を表す模式的断面図である。
【００３５】
参考例では、ゲート電極５２の材料として、貴金属の１つである白金（Ｐｔ）を用いる。白金（Ｐｔ）を用いた場合、白金（Ｐｔ）の仕事関数は、ｐ形ＧａＮよりも大きく、ゲート電極５２は、ｐ形ＧａＮ層３５にオーミック接触する。しかし、白金（Ｐｔ）は、ドライエッチングによって加工し難い材料である。従って、参考例では、ゲート電極５２をリフトオフによって形成する。
【００３６】
例えば、図５（ａ）に表すように、基板１０上に、バッファ層３１を形成し、バッファ層３１上に、キャリア走行層３３、障壁層３４、およびｐ形ＧａＮ層３５を、この順にエピタキシャル成長させる。さらに、ｐ形ＧａＮ層３５上に、レジストを含むマスク層５００を形成する。マスク層５００には、ゲート電極５２が配置される位置のｐ形ＧａＮ層３５上に開口５００ｈが設けられている。
【００３７】
次に、図５（ｂ）に表すように、マスク層５００上およびｐ形ＧａＮ層３５上に、白金膜５０１を形成する。
【００３８】
次に、図５（ｃ）に表すように、マスク層５００を有機溶剤に晒し、マスク層５００に超音波を印加して、マスク層５００と、その上の白金膜５０１を除去する。これにより、ｐ形ＧａＮ層３５上に白金（Ｐｔ）を含むゲート電極５２０が形成される。
【００３９】
しかし、参考例のように膜剥離を利用してゲート電極５２０をパターニングする方法では、マスク層５００の剥離につられて、ｐ形ＧａＮ層３５上の白金膜５０１が剥離する可能性がある。この現象は、ゲート電極５２０の幅が狭くなるほど顕著になる。また、マスク層５００とともに剥がれた白金膜５０１は、ダストとして半導体装置内に残る可能性がある。
【００４０】
これに対して、第１実施形態では、ゲート電極５２の材料として、ＲＩＥ加工が容易なｐ形ポリシリコンを用いている。そして、ゲート電極５２を、リフトオフに依らず、フォトリソグラフィおよびＲＩＥによって加工する。つまり、ゲート電極５２の微細加工が可能になっている。
【００４１】
また、ゲート電極５２の材料として、貴金属でなく、ＲＩＥによる加工が容易なアルミニウム（Ａｌ）を用いた場合を想定する。しかし、この場合には、コンタクトアニール処理での温度がアルミニウムの融点を超える場合がある。これにより、ゲート電極自体が溶融し、再び凝固した後のゲート電極の形状が溶融前と変わる可能性がある。これに対し、第１実施形態では、加熱処理の温度では、ゲート電極５２の材料として、溶融しないｐ形ポリシリコンが用いられている。
【００４２】
また、半導体装置１００では、ゲート電極５２がｐ形ＧａＮ層３５に直接的に接している。例えば、ゲート電極５２とｐ形ＧａＮ層３５との間に、誘電体層を介設すると、誘電体層のポテンシャルバリアによって、ゲート電極５２の閾値電位が高くなる。これに対して、半導体装置１００では、ゲート電極５２がｐ形ＧａＮ層３５に直接的に接している。これにより、ゲート電極５２の閾値電位を低く設定できる。例えば、半導体装置１００の閾値電位は、１．０〜２．０Ｖである。
また、ゲート電極５２は、ｐ形ポリシリコンを含むために、保護層６０に加熱処理を行ってもゲート電極５２から保護層６０に金属が拡散しない。また、保護層６０に加熱処理を行うことで、保護層６０がより緻密になる。すなわち、第１実施形態によれば、絶縁性の高い保護層６０が得られる。
【００４３】
（第２実施形態）  
図６は、第２実施形態に係る半導体装置の要部を表す模式的断面図である。
【００４４】
半導体装置１０１においては、ｐ形ポリシリコンを含むゲート電極５２がさらに金属を含んでいる。金属は、例えば、ニッケル（Ｎｉ）またはチタン（Ｔｉ）である。金属の濃度は、ゲート電極の下端５２ｄよりも上端５２ｕのほうが高い。ゲート電極５２の上側は、シリサイド層５２ｓになっている。
【００４５】
図７（ａ）〜図８（ｂ）は、第２実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【００４６】
例えば、図７（ａ）に表すように、障壁層３４上に、ｐ形ＧａＮ層３５とゲート電極５２とを形成する。
【００４７】
次に、図７（ｂ）に表すように、障壁層３４上に保護層６０を形成する。保護層６０には、ゲート電極５２の上端５２ｕを開口する開口６０ｈが設けられている。開口６０ｈは、ＰＥＰ（Photo Engraving Process）およびＲＩＥを用いて形成される。
【００４８】
次に、図７（ｃ）に表すように、保護層６０上およびゲート電極５２上に、スパッタリング法によって金属膜７０を形成する。金属膜７０は、例えば、ニッケル（Ｎｉ）またはチタン（Ｔｉ）を含む。
【００４９】
次に、図８（ａ）に表すように、ゲート電極５２および金属膜７０を加熱して、ゲート電極５２の上側にシリサイド層５２ｓを形成する。ゲート電極５２においては、下端５２ｄよりも上端５２ｕの側で金属の濃度が高くなるように加熱処理が行われる。加熱条件は、例えば、窒素（Ｎ２）雰囲気で３５０℃、３０秒である。この後、保護層６０上の金属膜７０は、硫酸またはアンモニア溶液によって除去される。さらにこの後、シリサイド層５２ｓに加熱処理を行ってもよい。加熱条件は、例えば、窒素（Ｎ２）雰囲気で５００℃、３０秒である。
【００５０】
次に、図８（ｂ）に表すように、ＰＥＰおよびＲＩＥを用いて保護層６０に開口６０ｈを形成する。開口６０ｈは、ソース電極５０およびドレイン電極５１が形成される位置に形成される。
【００５１】
この後は、図６に表すように、ソース電極５０とドレイン電極５１とを障壁層３４上に形成する。さらに、保護層６０上に、層間絶縁層６１を形成する。さらに、この後は、ソース電極５０下およびドレイン電極５１下を加熱し、ソース電極５０と障壁層３４との間、およびドレイン電極５１と障壁層３４との間に、バリア層５０ａ、５１ａ中の金属を拡散させてもよい。これにより、ソース電極５０と障壁層３４との間、およびドレイン電極５１と障壁層３４との間の接触抵抗が低減する。
【００５２】
ｐ形ポリシリコン層のキャリア濃度が１×１０２０（atoms/cm３）の場合、その抵抗率は、約１×１０３（Ω・ｃｍ）である。第２実施形態では、ゲート電極５２の上側にシリサイド層５２ｓを形成する。これにより、ゲート電極５２の抵抗率が１０〜２０μΩ・ｃｍにまで低減する。
【００５３】
また、シリサイド層５２ｓは、自己整合的に形成されるので、シリサイド層５２ｓを形成するＰＥＰ工程およびＲＩＥ工程は要しない。
【００５４】
（第３実施形態）  
図９（ａ）〜図１０（ｂ）は、第３実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【００５５】
例えば、図９（ａ）に表すように、障壁層３４上に、ｐ形ＧａＮ層３５と、ｐ形シリコンを含むゲート電極５２と、を選択的に形成する。さらに、障壁層３４上およびゲート電極５２上に、保護層６０を形成する。保護層６０には、開口６０ｈが設けられている。開口６０ｈは、ソース電極５０およびドレイン電極５１が形成される位置に設けられている。
【００５６】
次に、図９（ｂ）に表すように、障壁層３４に接続されたソース電極５０およびドレイン電極５１を形成する。さらに、保護層６０上、ソース電極５０上、およびドレイン電極５１上に層間絶縁層６１を形成する。
【００５７】
次に、図１０（ａ）に表すように、ゲート電極５２上の層間絶縁層６１と保護層６０とを開口し、層間絶縁層６１上およびゲート電極５２上に金属膜７０を形成する。
【００５８】
次に、図１０（ｂ）に表すように、ソース電極５０、ドレイン電極５１、障壁層３４、金属膜７０、およびゲート電極５２を加熱する。これにより、ソース電極５０から障壁層３４の表層に、ドレイン電極５１から障壁層３４の表層に、金属が拡散する。つまり、ソース電極５０と障壁層３４との間およびドレイン電極５１と障壁層３４との間において金属を含む障壁層３４ａが形成されるとともに、ゲート電極５２の上側がシリサイド化されて、金属を含むゲート電極５２が形成される。
【００５９】
このように、第３実施形態では、ゲート電極５２のシリサイド化よりも先にソース電極５０とドレイン電極５１とを形成する。これにより、コンタクトアニール処理と、ゲート電極５２をシリサイド化するアニール処理とを同時に行うことができる。従って、アニール処理の工程数が減り、コストダウンを図ることができる。
【００６０】
（第４実施形態）  
図１１（ａ）〜図１２（ｃ）は、第４実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【００６１】
例えば、図１１（ａ）に表すように、基板１０上に、バッファ層３１を介して、キャリア走行層３３、障壁層３４、ｐ形ＧａＮ層３５、およびｐ形ポリシリコンを含むゲート電極５２を形成する。さらに、ゲート電極５２上に、金属膜７０を形成する。
【００６２】
次に、図１１（ｂ）に表すように、ゲート電極５２および金属膜７０を加熱し、ゲート電極５２の上側にシリサイド層５２ｓを形成する。
【００６３】
次に、図１１（ｃ）に表すように、マスク層９４から露出されたゲート電極５２およびｐ形ＧａＮ層３５をＲＩＥ加工して、障壁層３４上に、ゲート電極５２およびｐ形ＧａＮ層３５を選択的に形成する。この後、マスク層９４を除去する。
【００６４】
次に、図１２（ａ）に表すように、障壁層３４の上およびゲート電極５２の上に保護層６０を形成する。さらに保護層６０の上に保護層６１を形成する。
【００６５】
次に、図１２（ｂ）に表すように、保護層６０、６１に開口６１ｈを形成する。開口６１は、ソース電極５０およびドレイン電極５１が形成される位置、およびゲート電極５２の上に形成される。
【００６６】
この後は、図１２（ｃ）に表すように、障壁層３４に接続されたソース電極５０（バリア層５０ａ、電極５０ｂ）およびドレイン電極５１（バリア層５１ａ、電極５１ｂ）を形成し、ゲート電極５２の上にコンタクト電極５３を介してゲートフィールドプレート５４を形成する。ここで、バリア層５０ａ、５１ｂ、コンタクト電極５３は、同じ材料を含む。また、電極５０ｂ、５１ｂ、ゲートフィールドプレート５４は、同じ材料を含む。
【００６７】
第４実施形態によれば、バリア層５０ａ、５１ａ、コンタクト電極５３を形成する開口６１ｈを同時に形成することができる。バリア層５０ａ、５１ｂ、コンタクト電極５３を同時に形成することができる。また、電極５０ｂ、５１ｂ、ゲートフィールドプレート５４を同時に形成することができる。
【００６８】
上記の実施形態では、「ＡはＢの上に設けられている」と表現された場合の「の上に」とは、ＡがＢに接触して、ＡがＢの上に設けられている場合の他に、ＡがＢに接触せず、ＡがＢの上方に設けられている場合との意味で用いられる場合がある。また、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【００６９】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７０】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７１】
なお、本明細書において「窒化物半導体」とは、総括的に、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１０  基板、  ３０  積層体、  ３１  バッファ層、  ３３  第１窒化物半導体層、  ３４  第２窒化物半導体層、  ３４ａ  障壁層、  ３５  第３窒化物半導体層、  ５０  第１電極、  ５０ａ、５１ａ  バリア層、  ５０ｂ、５１ｂ  電極、  ５１  第２電極、  ５２  第３電極、  ５２ｄ  下端、  ５２ｓ  シリサイド層、  ５２ｕ  上端、  ５５、５６  導電層、  ６０  保護層、  ６０ｈ  開口、  ６１  層間絶縁層、  ７０  金属膜、  ９０、９１、９２、９３、５００  マスク層、  ９１ｈ、９３ｈ  開口、  １００、１０１  半導体装置、  ５００ｈ  開口、  ５０１  白金膜、  ５２０  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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