(57)【特許請求の範囲】
【請求項１】
送信回路と受信回路とからなる局を１本の伝送線路の両端に接続し、局相互間で、同時に信号の送受信を行う双方向データ送受信方法において、相手局から送られてくる信号の立ち上がり、立ち下がりのエッジ部と、自局が送信する信号の立ち上がり、立ち下がりのエッジ部とが、自局の受信回路の入力点で衝突するように、相手局から送られてくる信号が自局に到着するまでのディレイを前記伝送線路の長さにより設定することを特徴とする双方向データ送受信方法。
【請求項２】
送信回路と受信回路とからなる局を１本の伝送線路の両端に接続し、局相互間で、同時に信号の送受信を行う双方向データ送受信方法において、自局から送信した信号が相手局に到着するまでのディレイが信号転送周期の整数倍の時間になるように前記伝送線路の長さを設定することを特徴とする双方向データ送受信方法。
【請求項３】
前記局は、一方の局から既知の信号列を送信し、局間のディレイばらつきの差分をクロック信号用可変ディレイ回路と受信回路とを用いて検出し、検出されたディレイばらつきの差分をデータ信号用可変ディレイ回路を用いて補正すると共に、クロック信号用可変ディレイ回路を用いてクロック信号のタイミングを信号確定時間幅内に同期させることを特徴とする請求項１または２記載の双方向データ送受信方法。
【請求項４】
送信回路と受信回路とからなる局を１本の伝送線路の両端に接続し、局相互間で、同時に信号の送受信を行う双方向データ送受信システムにおいて、前記局は、一方の局から既知の信号列を送信し、局間のディレイばらつきの差分をクロック信号用可変ディレイ回路と受信回路とを用いて検出する手段と、検出されたディレイばらつきの差分をデータ信号用可変ディレイ回路を用いて補正する手段と、クロック信号用可変ディレイ回路を用いてクロック信号のタイミングを信号確定時間幅内に同期させる手段とを備えることを特徴とする双方向データ送受信システム。
【請求項５】
前記局に備えられる受信回路は、前記伝送線路上の３値の電圧信号の“０”側、“１”側を別々に取り込むために専用の差動入力型受信回路と、差動入力型受信回路の出力から自局が送信した送信データのみをキャンセルして受信データを得るセレクタ回路とにより構成されることを特徴とする請求項４記載の双方向データ送受信システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、双方向データ送受信方法及びシステムに係り、特に、１本の伝送線路を用いて同時に、かつ、双方向に信号の送受信を可能とするＬＳＩ相互間のデータ転送に用いて好適な双方向データ送受信方法及びシステムに関する。
【０００２】
【従来の技術】
１本の伝送線路を用いて同時に、かつ、双方向に信号の送受信を可能とするデータ送受信に関する従来技術として、例えば、特開昭５６−９８０５２号公報、特開平３−１８６０３３号公報等に記載された技術が知られている。前者の公報に記載された従来技術は、送受信回路内の送信回路の出力部を抵抗器及び伝送線路を介して対向する送受信回路に接続し、さらに、送信回路の出力信号を分圧用抵抗器を介して基準電圧と合成して差動入力型受信回路の参照電圧として入力し、かつ、比較入力部に伝送線路上の信号を入力するように構成されている。そして、この従来技術は、前述の差動入力型受信回路が自局の送信信号を除去し他局から送られてくる信号を再生して出力するというものである。
【０００３】
また、後者の公報に記載された従来技術は、両端局より送信された信号を信号合成部で合成後、この合成信号より自局の送信信号と他局からの送信信号とを信号分離部で分離し、分離された信号から自局の送信信号のみを除去し、他局からの送信信号を自局の信号入力部に入力して他局から送られてくる信号を受信するというものである。
【０００４】
図２は従来技術による双方向データ送受信回路の構成を示すブロック図、図３は図２に示す回路において、他局から送信されて自局に到着した信号のエッジ部と自局から他局へ送信される信号のエッジ部とが自局の受信回路入力点で衝突している場合のタイミングチャート、図４はエッジ部同士が衝突しないようなディレイの管理を行った場合のタイミングチャートである。図２において、２ａ、２ｂは送信回路、２ｃは伝送線路、２ｄ、２ｅは差動入力型受信回路である。
【０００５】
図２に示す双方向データ送受信回路は、自局の送信回路の出力値によって差動入力型受信回路の参照電圧を変化させるタイプの回路であり、一方の局が送信回路２ａと差動入力型受信回路２ｄにより構成され、他方の局が送信回路２ｂと作動入力型受信回路２ｅにより構成されており、これらが１本の伝送線路２ｃにより接続されている。
【０００６】
このような双方向データ送受信回路において、送信回路２ａは、抵抗器 Rtt_Lを介して送信データSdata2_Lを、送信回路２ｂは、抵抗器 Rtt_Rを介して送信データSdata2_Rを任意のタイミングで伝送線路２ｃに送り出す。抵抗器 Rtt_L、Rtt_R の値は、伝送線路２ｃの特性インピーダンスZ0と等しく設定されており、これにより、伝送線路２ｃ上には、双方から送り出された送信データSdata2_L、Sdata2_Rの合成波である３値（Ｈ、Ｈ／２、Ｌ）の電圧信号が現れる。
【０００７】
送信回路２ａ側のVbb は、送信回路２ａの出力信号振幅レベルの１／２の電位、すなわち、Ｈ／２に設定されている。従って、送信回路２ａの出力信号が“０”信号のとき、差動入力型受信回路２ｄの参照電圧Vref_Lは、送信回路２ａの出力信号振幅の１／４の値Ｈ／４となり、“１”信号のとき、３／４の値３Ｈ／４となる。この結果、差動入力型受信回路２ｄは、参照電圧Vref_Lと伝送線路２ｃ上の３値の電圧信号とを比較し、自局が送信した送信データのみをキャンセルし、他局から送られてくる送信データを再生し、受信データRdata2_Lを得ることができる。送信回路２ｂ側でも同様の動作が行われる。
【０００８】
図２に示す回路は、双方の局から送信される信号のエッジ部が受信回路の入力点で衝突しない場合、問題なく双方向のデータ送受信を行うことが可能であるが、実際のデータ転送の際、データの転送タイミングや、データの送受信を行う局としてのＬＳＩのプロセスばらつきや、伝送線路自身のディレイや、伝送線路のディレイのばらつき等によって、図３のタイミングチャートに示したように、エッジ部同士の衝突（Line_L、Line_Rの○印部）が起こり、受信回路のディレイが変動してしまう可能性がある。
【０００９】
図３には、送信回路２ａからの送信データSdata2_L及び送信回路２ｂからの送信データSdata2_Rの電圧信号波形、差動入力型受信回路２ｄ、２ｅの入力点Line_L、Line_Rでの電圧信号波形、受信データRdata2_L、Rdata2_Rの電圧信号波形を示すと共に、破線により、参照電圧Vref_L、Vref_Rの電圧波形を示している。いま、この図３において、右側局の送信回路２ｂからの送信データSdata2_Rの立ちち下がり部が伝送線路２ｃでのディレイｔだけ遅れて、左側局の差動入力型受信回路２ｄの入力点Line_Lに到達し、このとき、自局からの送信データSdata2_L立ち下がり部と衝突したものとする。
【００１０】
このとき、左側局の差動入力型受信回路２ｄの入力点Line_Lに到達した右側局の送信回路２ｂからの送信データSdata2_Rの立ち下がり部は、なまった状態になり、しかも、自局すなわち左側局からの送信データSdata2_Lの立ち下がり部と衝突したことにより、Ｈレベルから１／２Ｈレベルを経ることなくＬレベルに移行することになる。一方、参照電圧Vref_Lは、３Ｈ／４からＨ／４に変化するが、この変化は、急峻なものとなっている。
【００１１】
この結果、差動入力型受信回路２ｄは、参照電圧Vref_Lと伝送線路２ｃ上の３値の電圧信号とを比較しようとしても、参照電圧と伝送線路上の信号との立ち下がり遷移時間に差があるため、正確な比較を行うことができない時間（図に網掛けで示している）が生じ、これによりディレイ変動が生じることになる。なお、前述では、信号の立ち下がり部での衝突を例として説明したが、立ち上がり部の衝突の場合も同様な現象が生じる。
【００１２】
このため、図２に示す回路は、設計段階でディレイ計算を行い、エッジ部同士が衝突しないようなディレイの管理が必要となる。エッジ部同士が衝突した場合、受信回路のディレイが変動してしまう原因は、前述したように、差動入力型受信回路の入力信号である参照電圧と伝送線路上の信号との立ち上がり、立ち下がり遷移時間に差があるためである。他局から送信されて自局に到着した信号のエッジ部は、伝送線路の抵抗成分や寄生容量、受信回路の入力容量等の影響を受け、波形鈍りを起こしている。一方、自局が送信した信号は、ＬＳＩ内で自局の受信回路に入力されるので、波形鈍りを殆ど起こさない。このため、差動入力型受信回路は、立ち上がり、立ち下がり遷移時間に差があるこれら２信号が入力された場合に正しい比較ができないため、結果としてその部分にジッタを生じさせてしまう。
【００１３】
前述したような問題点を回避するためには、エッジ部同士が衝突しないようなディレイの管理を行えばよく、図４にディレイの管理を行った場合のタイミングチャートを示している。図４に示すように、受信回路の入力点でエッジ部同士が衝突しなければ受信回路のディレイが変動することはなく、前述したような双方向データ送受信回路特有の問題点を解決することができる。しかし、エッジ部同士の衝突を回避したことにより新たな問題が発生する。
【００１４】
図４に示す例では、エッジ部同士が衝突しないようなディレイの管理を行って、両局から送るデータのタイミングを図３の場合に比べで半サイクルずらしている。この結果、相手局側からの信号を受信するクロックタイミング、例えば、図４に示す並送CLK(L→R) の立ち上がりタイミングと、自局からの信号送信のタイミングとが一致してしまうことになる。そして、自局からの信号の送信時には、多数の並列な信号が同時に立ち上がり、あるいは、立ち下がることになり、それにより大きな電流の変動が生じることとなって、データの受信をその電流変動により生じるノイズであるＳＳＯノイズの中で行わなければならないことになる。
【００１５】
すなわち、図４において、多数の信号ビットがSdata2_L、Sdata2_Rの信号切替わりタイミングに同期して変化したとすると、ＳＳＯノイズが信号取り込み用クロック信号に重畳する可能性がある。これにより、信号取り込み用クロック信号のジッタ増加、波形品質の劣化が生じ、高速動作の妨げとなるばかりでなく、正常は信号転送が行われない可能性がある。これを回避するために、図２に示す回路は、信号取り込み用クロック信号に送信回路のＳＳＯノイズが重畳しないようなディレイの管理を行う必要があるという問題点が発生する。
【００１６】
【発明が解決しようとする課題】
近年、インターネットが急速に普及し、コンピュータ等の情報処理装置やルータ等のネットワーク装置は、その高速化、大容量化が求められている。これらの装置は、高速化、大容量化を実現するために、動作周波数を向上させるか信号ビット幅を拡張させるという手段用いられる。また、これらの装置のスループットを重視する部位は、データビットとして送信専用線と受信専用線とを独立に設けることが一般的に行われている。このような背景の中で、情報処理装置やネットワーク装置に使用されるＬＳＩは、高速化、多ピン化の一途をたどっている。一方で、コスト低減のためにＬＳＩは、その小型化、ピン数の低減が求められている。このような矛盾した要求を解消するために様々な工夫や試みが進めれている。前述した１本の信号線路を用いて同時に、かつ、双方向で信号の送受信を可能とする同時双方向送受信回路を用いれば、ＬＳＩの信号ピン数を半減でき、結果としてコスト低減、スループットの向上が可能となる。
【００１７】
しかし、前述した従来技術は、すでに説明したように、同時に双方向から信号を送信していることに起因する特有の問題点を有している。すなわち、前述した従来技術は、他局から送信されて自局に到着した信号のエッジ部（信号が“０”信号から“１”信号、または、“１”信号から“０”信号へ遷移している過渡状態）と自局から他局へ送信される信号のエッジ部とが、自局の受信回路入力点で衝突した場合、受信回路自身のディレイが変動してしまうという問題点を有している。この結果、前述の従来技術は、受信回路自身のディレイが変動してしまうことにより、受信した信号の信号確定時間幅が狭まることになり、これが高速動作の妨げとなるばかりでなく、誤った信号転送が行われて誤動作を引き起こす可能性を生じさせるという問題点を生じてしまう。
【００１８】
このような問題点（信号のエッジ部同士が受信回路入力点で衝突し、ディレイ変動が起こる）に対する解決策として、伝送線路の配線長や信号送信タイミングをずらしてタイミングを管理することが考えられる。しかし、この解決策は、信号のエッジ部同士の衝突のみを回避するだけでなく、信号取り込み用クロック信号に送信回路の同時切り替えノイズ（Simultaneous Switching Outputノイズ 以下、ＳＳＯノイズという）が重畳しないように、二重のタイミング管理を必要とし、管理のための制御が複雑になり、また、高速化も妨げられてしまうという問題点を有している。
【００１９】
本発明の目的は、前述した従来技術の問題点を解決し、高速に、かつ、正確な信号転送を実現することを可能にした双方向データ送受信方法及びシステムを提供することにある。
【００２０】
【課題を解決するための手段】
本発明によれば前記目的は、送信回路と受信回路とからなる局を１本の伝送線路の両端に接続し、局相互間で、同時に信号の送受信を行う双方向データ送受信方法において、相手局から送られてくる信号の立ち上がり、立ち下がりのエッジ部と、自局が送信する信号の立ち上がり、立ち下がりのエッジ部とが、自局の受信回路の入力点で衝突するように、相手局から送られてくる信号が自局に到着するまでのディレイを前記伝送線路の長さにより設定することにより、あるいは、自局から送信した信号が相手局に到着するまでのディレイが信号転送周期の整数倍の時間になるように前記伝送線路の長さを設定することにより達成される。
【００２１】
また、前記目的は、前述において、一方の局から既知の信号列を送信し、局間のディレイばらつきの差分をクロック信号用可変ディレイ回路と受信回路とを用いて検出し、検出されたディレイばらつきの差分をデータ信号用可変ディレイ回路を用いて補正すると共に、クロック信号用可変ディレイ回路を用いてクロック信号のタイミングを信号確定時間幅内に同期させることにより達成される。
【００２２】
【発明の実施の形態】
以下、本発明による双方向データ送受信方法及びシステムの実施形態を図面により詳細に説明する。
【００２３】
図１は本発明の一実施形態による双方向データ送受信システムの構成例を示すブロック図である。図１において、１ａ、１ａ’は送信フリップフロップ（ＦＦ）回路、１ｂ、１ｂ’は可変ディレイ回路、１ｃは双方向データ送受信回路、１ｄ、１ｄ’、１ｄ”は伝送線路、１ｅは受信フリップフロップ（ＦＦ）回路、１ｆはレジスタ回路である。
【００２４】
図１に示すシステム例は、右局と左局とのそれぞれがＬＳＩであるとし、ｎビットのデータに対して、左局から右局へ向かう信号取り込み用クロック信号と右局から左局へ向かう信号取り込み用クロック信号とを設けている。左局と右局とを接続する伝送線路１ｄ、１ｄ’、ｄ”は、等長配線であるとする。送信データは、送信フリップフロップ回路１ａ、可変ディレイ回路１ｂを通り、双方向データ送受信回路１ｃ内の送信回路からｎビットの伝送線路１ｄへ送出される。送出されたデータは、伝送線路１ｄのディレイ分だけ遅れて対向する双方向データ送受信回路１ｃ内の受信回路に到着し、この受信回路から受信ＦＦ回路１ｅに転送される。受信ＦＦ回路１ｅは、送信ＦＦ回路１ａ’→可変ディレイ回路１ｂ’→双方向データ送受信回路１ｃ→伝送線路１ｄ’→対向する双方向データ送受信回路１ｃの経路で、データと同様な順路により送信されてきた信号取り込み用クロック信号によりデータを取り込む。レジスタ回路１ｆは、双方向データ送受信回路１ｃ内の受信回路の出力結果を格納する。双方向データ送受信回路１ｃは、伝送線路１ｄ上にある対向する他局からの送信データと自局からの送信データとの合成波から、自局の送信データのみをキャンセルして他局から送られてくる信号を再生する回路である。
【００２５】
図５は本発明の一実施形態による双方向データ送受信回路の構成を示すブロック図、図６は図５に示す回路の動作を説明する各部のタイミングチャートである。図５において、５ａ、５ｂは送信回路、５ｃは伝送線路、５ｄ〜５ｇは差動入力型受信回路、５ｈ、５ｉはディレイ調整回路、５ｊ、５ｋはセレクタである。本発明の一実施形態による図５に示す双方向データ送受信回路は、自局の送信回路の出力値によらず差動入力型受信回路の参照電圧を固定値としておくタイプの回路であり、図に示す例の回路は、送信信号の１ビット分の回路であり、従って、図１における双方向データ送受信回路１ｃの中には、図５に示す回路をｎ組備えることになる。
【００２６】
図５に示す本発明の実施形態による双方向データ送受信回路は、送信回路５ａ、５ｂが、図２により説明したものと同様に構成されているが、伝送線路５ｃ上の３値の電圧信号の“０”側、“１”側を別々に取り込むために専用の差動入力型受信回路５ｄ、５ｅ及び５ｆ、５ｇを設けて構成される。左側局について見れば、受信回路５ｄ、５ｅには、それぞれの参照電圧Vref_L1、Vref_L2が固定値（レベル信号）として与えられており、受信回路５ｄ、５ｅは、３値の電圧の“０”信号側、“１”信号側の両方を一旦取り込む。その後、自局が送信した送信データが、ディレイ調整回路５ｈを通してセレクタ回路５ｊへ送られ、セレクタ回路５ｊは、受信回路５ｄ、５ｅが一旦取り込んだ“０”信号側、“１”信号側のデータから自局が送信した送信データのみをキャンセルして、受信データRdata5_Lを得て出力する。右局側でも同様の動作が行われ、受信データRdata5_Rを得ることができる。
【００２７】
前述したように動作する図５に示す回路の各部のタイミングチャートは図６に示すようになる。図５に示す回路は、差動入力型受信回路の入力信号である参照電圧が固定値であるため、立ち上がり、立ち下がり遷移時間の差に起因する問題がなくなり、受信回路のディレイ変動が生じることがない。
【００２８】
そして、本発明の実施形態は、この図５に示す双方向データ送受信回路を図１に示す双方向データ送受信回路部１ｃに用い、かつ、自局から送信した信号が他局に到着するまでのディレイを信号転送周期の整数倍の時間になるように伝送線路長を設定している。この結果、信号取り込み用クロック信号へのＳＳＯノイズの重畳を回避することができる。伝送線路長を信号転送周期の整数倍のディレイになるように設定するということは、他局から送信されて自局に到着した信号のエッジ部と、自局から他局へ送信する信号のエッジ部とを、自局の受信回路入力点であえて衝突させていることになるが、図５に示す回路の場合、受信回路でのディレイ変動を起こさず、かつ、ＳＳＯノイズが発生するタイミングと信号取り込み用クロックタイミングとをずらすことが可能となる。
【００２９】
前述した本発明の実施形態の説明において、自局から送信した信号が他局に到着するまでのディレイを信号転送周期の整数倍の時間になるように伝送線路長を設定するとして説明したが、本発明は、自局から送信した信号が他局に到着するまでのディレイが信号転送周期の整数倍でなくても、他局から送信されて自局に到着した信号のエッジ部と、自局から他局へ送信する信号のエッジ部とを、自局の受信回路入力点で衝突させることができるように、伝送線路でのディレイを設定すればよい。例えば、相互の局が送信する信号を半サイクルずらして送信することとすれば、伝送線路でのディレイを信号転送周期の（整数＋０．５）とすることにより、他局から送信されて自局に到着した信号のエッジ部と、自局から他局へ送信する信号のエッジ部とを、自局の受信回路入力点で衝突させることができる。
【００３０】
この結果、本発明の実施形態は、エッジ部同士の衝突による受信回路のディレイ変動と、信号取り込み用クロック信号へのＳＳＯノイズ重畳との両方を回避することが可能となり、高速に、かつ、正確な信号転送を行うことが可能となる。このような本発明の実施形態でのデータの送受信においてキーとなるのがＬＳＩ間のディレイばらつきの補正である。
【００３１】
次に、可変ディレイ回路を用いてＬＳＩ間のディレイばらつきの補正を行う方法について説明する。
【００３２】
図７はｎビットのデータのうち代表の１ビットを使用してＬＳＩ間のディレイばらつきの差分を検出・補正する回路の構成例を示すブロック図、図８は図７に示す回路の動作を説明する各信号のタイミングチャートである。図７において、７ａは送信ＦＦ回路、７ｂは可変ディレイ回路、７ｃは双方向データ送受信回路、７ｄは伝送線路、７ｅは受信ＦＦ回路、７ｆはレジスタ回路である。そして、図７に示す回路において、双方向データ送受信回路７ｃは、図５により説明した回路と同一の回路である。また、送信ＦＦ回路７ａ、可変ディレイ回路７ｂ、受信ＦＦ回路７ｅ、レジスタ回路７ｆは、それぞれ、図１に示す送信ＦＦ回路１ａ、可変ディレイ回路１ｂ、受信ＦＦ回路１ｅ、レジスタ回路１ｆに相当する。
【００３３】
この図７に示す回路において、まず、左右両局のデータビットの可変ディレイ回路７ｂのディレイ設定Ｌ、ディレイ設定Ｒをディレイ可変幅の中間値に設定する。このとき、双方向データ送受信回路７ｃのデータ系と同様な回路構成を持つ信号取り込み用クロック信号（並送クロック信号）に対する送受信回路の可変ディレイ回路も同様に中間値に設定する。中間値に設定する理由は、ディレイを遅い方、速い方の両方に設定可能とするためである。
【００３４】
次に、左局のデータSdata7_Lとして、１ビットだけ他と異なるレベルを持つビット列であるトレーニングデータ（図８に示すタイミングチャートでは“01000000”）の信号を印加し、送信ＦＦ回路７ａから対向する右局に向かって送信する。送信されたデータSdata7_Lは、ＬＳＩのディレイ分と伝送線路のディレイ分（図８に示す例では信号転送周期の３サイクル分）とだけ遅れて右側局の差動入力型受信回路の入力点Line_Rに到着する。右側局は、左側局から到着した信号に衝突させるデータSdata7_Rを左側局の送信から３サイクル遅れで対向する左側局に向かって送信する。データSdata7_Rとしては、Line_Rの地点で見たときにSdata7_Lに対して反転のビット列、例えば、“11110111”を印加する。
【００３５】
前述の結果、もし、ＬＳＩのディレイばらつき、伝送線路のディレイばらつきがなければ、右側局の差動入力型受信回路の入力点Line_RでデータSdata7_LとデータSdata7_Rとが重なり、入力点Line_Rの電位は、信号のＨレベルの１／２電位（３値電圧の中間値）となる。しかし、実際には、ＬＳＩ、伝送線路のディレイばらつきにより図８の破線の○印内部に示すように、ディレイばらつき量に応じてLine_R点に“０”信号または“１”信号が出現する。
【００３６】
図９はＬＳＩと伝送線路とのディレイばらつきの組み合わせにより出現する波形パターンの関係を説明する図である。図９には、図７に示す右側局の２つの差動入力型受信回路の入力点Line_Rでの電圧信号波形と、これらの差動入力型受信回路の出力信号Rcv_R1、Rcv_R2の値と、ＬＳＩと伝送線路とのディレイばらつきの組み合わせとの関係が示されている。この図９の上段は、左局ＬＳＩディレイばらつき＋伝送線路ディレイばらつき＝右局ＬＳＩディレイばらつきである場合、中段は、左局ＬＳＩディレイばらつき＋伝送線路ディレイばらつき＞右局ＬＳＩディレイばらつきである場合、下段は、左局ＬＳＩディレイばらつき＋伝送線路ディレイばらつき＜右局ＬＳＩディレイばらつきの場合の例である。そして、図９の中央の列で示したRcv_R1、Rcv_R2の値がレジスタ回路７ｆに書き込まれ、その後に実際にデータのソフトウェア受信を行う場合に、可変ディレイ回路７ｂのディレイを制御するために使用される。
【００３７】
図１０は可変ディレイ回路の構成例を示すブロック図、図１１は図１０に示す可変ディレイ回路の特性を説明する図、図１２はレジスタ回路内に書き込まれた図７に示す回路によるディレイばらつき検出結果の例を説明する図である。図１０において、１０ａはバッファ回路、１０ｂはセレクタ回路である。
【００３８】
図１０に示す可変ディレイ回路の例は、４個のセレクタ回路１０ｂと、各セレクタ回路１０ｂの入力部に設けられたバッファ回路１０ａとが直列に接続されて構成されている。また、各セレクタ回路１０ｂの入力部に設けられたバッファ回路１０ａは、セレクタ回路１０ｂの前段から順に、それぞれ、１、２、４、８段が直列に接続されて構成されている。そして、各セレクタに入力されるディレイ設定端子ａ、ｂ、ｃ、ｄに任意の値を設定することにより、図１１に示すような特性を得ることができる。
【００３９】
例えば、ａ＝０、ｂ＝１、ｃ＝１、ｄ＝０と設定すれば、図示可変ディレイ回路は、セレクタ回路４段分＋バッファ回路２段分＋バッファ回路４段分のディレイ値を得ることができ、セレクタ回路の段数を増やすことにより可変幅を広げることも可能である。レジスタ回路への書き込みは、信号取り込み用クロック信号（並送クロック信号）の可変ディレイ回路の設定値をインクリメントしながら順次行われる。そして、Rcv_R1、Rcv_R2の値がそれぞれReg_R1、Reg_R2に書き込まれる。次に、同様にして、左局側でも前述と同様の操作が行われ、Rcv_L1、Rcv_L2の値がそれぞれReg_L1、Reg_L2に書き込まれる。
【００４０】
前述したような一連の操作により、レジスタ回路内には最終的に図１２に示すようなデータが書き込まれることになる。図１２において、網掛け部のデータによりディレイばらつきの差分が判る。この例において、レジスタ＿Ｒ側ではディレイばらつきに差がなく、レジスタ＿Ｌ側ではディレイばらつきに差がある。例えば、左局のＬＳＩが遅い方にばらつき、伝送線路が速い方にばらつき、右局のＬＳＩがばらつきなしの場合、このようなことが起こり得る。この例では、左局側でデータの同時切替タイミングと信号取り込み用クロックタイミング間のタイミングマージンが少ないことが判る。この結果より、左局のＬＳＩのディレイが速くなるように可変ディレイ回路を設定し、再度レジスタ回路に対する書き込みを行う。
【００４１】
この動作を繰り返すことにより、図１２の右側にディレイ設定後として示すように、左局と右局のタイミングマージンのバランスをとる。そして、最終的に信号取り込み用クロック信号の可変ディレイ回路の設定値は、図１２に示す太線部（クロック信号の前後のタイミングマージンをバランスさせる値）に設定する。
【００４２】
前述で説明したディレイばらつきの差分を検出・補正するトレーニングの例は、左局から送信するビット列を“01000000”とし、右局から送信するビット列を“11110111”とした場合の例を挙げていたが、このビット列は、データ列のビットを反転させてディレイばらつきを検出し、最適なディレイ設定を行うと立ち上がりと立ち下がりとのディレイ差も補正することができるものであればどのようなものであってもよい。また、他にも幾つかの検出方法が考えられるが、本発明の本質は、ＬＳＩのディレイばらつきを検出・補正するために既知の信号列を用いるということである。
【００４３】
図１に示す本発明の実施形態は、前述で説明したようなＬＳＩ間のディレイばらつきの差分を補正するディレイ設定を装置の実動作の前に準備として行い、その後に実動作を行うようにしている。これにより、本発明の実施形態は、エッジ部同士の衝突による受信回路のディレイ変動と、信号取り込み用クロック信号へのＳＳＯノイズ重畳との両方を回避することが可能となり、高速にかつ正確な信号転送を行うことができる。
【００４４】
図１３は従来技術と本発明の実施形態とを比較して示したタイミングチャートである。図１３から判るように、従来技術の場合、エッジ部同士の衝突による受信回路のディレイ変動と、信号取り込み用クロック信号へのＳＳＯノイズ重畳とによりタイミングマージンが減少していた。図１３に示す例では、セットアップ側タイミングマージンが小さくなっている。これに対して、本発明の実施形態の場合、エッジ部同士の衝突による受信回路のディレイ変動がなく、信号取り込み用クロック信号へのＳＳＯノイズ重畳を回避することができ、しかも、信号取り込み用クロックタイミングを調整しているので高速動作が可能となる。
【００４５】
前述したように、本発明の実施形態は、信号のエッジ部同士が受信回路の入力点で衝突しても、受信回路自身のディレイが変動しないように受信回路の参照信号を固定値とし、かつ、自局から送信した信号が他局に到着するまでのディレイを信号転送周期の整数倍の時間になるように伝送線長を設定している。また、本発明の実施形態は、各局間のディレイばらつきの差分をクロック信号用可変ディレイ回路と受信回路とを用いて検出し、ディレイばらつきの差分をデータ信号用可変ディレイ回路を用いて補正しており、さらに、クロック信号用可変ディレイ回路のディレイを、データの信号確定幅内に設定するようにしている。
【００４６】
この結果、本発明の実施形態によれば、エッジ部同士の衝突による受信回路のディレイ変動と、信号取り込み用クロック信号へのＳＳＯノイズ重畳とを回避することができ、かつ、前述した信号取り込み用クロックタイイミングの調整により、高速にかつ正確なデータ転送を行うことができる。
【００４７】
【発明の効果】
以上説明したように本発明によれば、１本の伝送線路を用いた双方向データ送受信において、高速に、かつ、正確な信号転送を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態による双方向データ送受信システムの構成例を示すブロック図である。
【図２】従来技術による双方向データ送受信回路の構成を示すブロック図である。
【図３】図２に示す回路において、他局から送信されて自局に到着した信号のエッジ部と自局から他局へ送信される信号のエッジ部とが自局の受信回路入力点で衝突している場合のタイミングチャートである。
【図４】エッジ部同士が衝突しないようなディレイの管理を行った場合のタイミングチャートである。
【図５】本発明の一実施形態による双方向データ送受信回路の構成を示すブロック図である。
【図６】図５に示す回路の動作を説明する各部のタイミングチャートである。
【図７】ｎビットのデータのうち代表の１ビットを使用してＬＳＩ間のディレイばらつきの差分を検出・補正する回路の構成例を示すブロック図である。
【図８】図７に示す回路の動作を説明する各信号のタイミングチャートである。
【図９】ＬＳＩと伝送線路とのディレイばらつきの組み合わせにより出現する波形パターンの関係を説明する図である。
【図１０】可変ディレイ回路の構成例を示すブロック図である。
【図１１】図１０に示す可変ディレイ回路の特性を説明する図である。
【図１２】レジスタ回路内に書き込まれた図７に示す回路によるディレイばらつき検出結果の例を説明する図である。
【図１３】従来技術と本発明の実施形態とを比較して示したタイミングチャートである。
【符号の説明】
１ａ、１ａ’、７ａ  送信フリップフロップ（ＦＦ）回路
１ｂ、１ｂ’、７ｂ  可変ディレイ回路
１ｃ、７ｃ  双方向データ送受信回路
１ｄ、１ｄ’、１ｄ”、２ｃ、５ｃ、７ｄ  伝送線路
１ｅ、７ｅ  受信フリップフロップ（ＦＦ）回路
１ｆ、７ｆ  レジスタ回路
２ａ、２ｂ、５ａ、５ｂ  送信回路
２ｄ、２ｅ、５ｄ〜５ｇ  差動入力型受信回路
５ｈ、５ｉ  ディレイ調整回路
５ｊ、５ｋ、１０ｂ  セレクタ
１０ａ  バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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