(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子と、
前記半導体基板に形成され且つ電子が注入される第２のフローティングゲートを有するリテンション感度セルと、
前記リテンション感度セルの前記第２のフローティングゲートの電子量を制御するための電子制御回路と、
前記リテンション感度セルの閾値電圧が前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも小さくなった時点で、前記不揮発性メモリ素子にデータを再書込みするデータ書込回路と
を有し、
前記第２のフローティングゲートに注入される電子の量が、前記第１のフローティングゲートに注入される電子の量よりも多い
ことを特徴とする半導体記憶装置。
【請求項２】
前記電子制御回路は、前記リテンション感度セルの前記第２のフローティングゲートから正孔を引き抜くことによって電子を増やす回路であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記不揮発性メモリ素子は、前記半導体基板上に順に形成された第１のゲート絶縁膜、前記第１のフローティングゲート、第２のゲート絶縁膜及び第１のコントロールゲートと、前記第１のフローティングゲートの両側方の前記半導体基板に形成された２つの第１の不純物拡散層を有し、
前記リテンション感度セルは、前記半導体基板上に順に形成された第３のゲート絶縁膜、前記第２のフローティングゲート、第４のゲート絶縁膜及び第２のコントロールゲートと、前記第２のフローティングゲートの両側方の前記半導体基板に形成された２つの第２の不純物拡散層を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記リテンション感度セルを構成する前記第３のゲート絶縁膜は、前記不揮発性メモリ素子を構成する前記第１のゲート絶縁膜よりも薄いことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記リテンション感度セル素子を構成する２つの前記第２の不純物拡散層は、前記不揮発性メモリ素子を構成する２つの前記第１の不純物拡散層よりも不純物濃度が高いことを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
半導体基板に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子と、
前記半導体基板に形成され且つ電子が注入される第２のフローティングゲートを有するリテンション感度セルとを有し、
前記第２のフローティングゲートに注入される電子の量が、前記第１のフローティングゲートに注入される電子の量よりも多く、
前記リテンション感度セルの閾値電圧が、前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも小さくなった時点で、前記不揮発性メモリ素子にデータを再書込みする
ことを特徴とする半導体記憶装置。
【請求項７】
半導体基板に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子と、
前記半導体基板に形成され且つ正孔が注入される第２のフローティングゲートを有するチャージゲイン感度セルと、
前記チャージゲイン感度セルの前記第２のフローティングゲートの正孔量を制御するための正孔量制御回路と、
前記チャージゲイン感度セルの閾値電圧が前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも大きくなった時点で、前記不揮発性メモリ素子にデータを再書込みするデータ書込回路と
を有し、
前記第２のフローティングゲートに注入される正孔の量が、前記第１のフローティングゲートに注入される正孔の量よりも多い
ことを特徴とする半導体記憶装置。
【請求項８】
前記正孔量制御回路は、前記チャージゲイン感度セルの前記第２のフローティングゲートから電子を引き抜くことによって、正孔を増やす回路であることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記不揮発性メモリ素子は、前記半導体基板上に順に形成された第１のゲート絶縁膜、前記第１のフローティングゲート、第２のゲート絶縁膜及び第１のコントロールゲートと、前記第１のフローティングゲートの両側方の前記半導体基板に形成された２つの第１の不純物拡散層を有し、
前記チャージゲイン感度セルは、前記半導体基板上に順に形成された第３のゲート絶縁膜、前記第２のフローティングゲート、第４のゲート絶縁膜及び第２のコントロールゲートと、前記第２のフローティングゲートの両側方の前記半導体基板に形成された２つの第２の不純物拡散層を有する
ことを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
前記チャージゲイン感度セルを構成する前記第３のゲート絶縁膜は、前記不揮発性メモリ素子を構成する前記第１のゲート絶縁膜よりも薄いことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記チャージゲイン感度セルを構成する２つの前記第２の不純物拡散層は、前記不揮発性メモリ素子を構成する２つの前記第１の不純物拡散層よりも不純物濃度が高いことを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】
半導体基板に形成され且つ正孔及び電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子と、
前記半導体基板に形成され且つ電子が注入される第２のフローティングゲートを有するチャージゲイン感度セルとを有し、
前記第２のフローティングゲートに注入される正孔の量が、前記第１のフローティングゲートに注入される正孔の量よりも多く、
前記チャージゲイン感度セルの閾値電圧が、前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも高くなった時点で、前記不揮発性メモリ素子にデータを再書込みする
ことを特徴とする半導体記憶装置。
【請求項１３】
半導体基板に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子と、
前記半導体基板に形成され且つ前記第１のフローティングゲートに注入される電子の量よりも多い電子が注入される第２のフローティングゲートを有するリテンション感度セルとを有し、
前記リテンション感度セルの閾値電圧が、前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも小さくなった時点で、前記不揮発性メモリ素子にデータを再書込みする
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より詳しくは、不揮発性メモリ素子を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性メモリーの１つとしてＮＯＲ型のフラッシュ（flash ）ＥＥＰＲＯＭがあり、例えば図１に示すような構造を有している。
【０００３】
図１において、半導体基板１のうちフィールド酸化膜２によって囲まれたセル領域には、平面ストライプ形状の第１ゲート絶縁層３、フローティングゲート（浮遊ゲート）４、第２絶縁層５、コントロールゲート（制御ゲート）６が順に形成されている。フローティングゲート４及びコントロールゲート６の両側面には絶縁性サイドウォール７が形成されている。
【０００４】
また、フローティングゲート４、コントロールゲート６の一側方の半導体基板１にはソース領域８が形成され、その他側方の半導体基板１にはドレイン領域９が形成されている。さらに、コントロールゲート６、ソース領域８、ドレイン領域９、フィールド酸化膜２は、それぞれ層間絶縁層１０により覆われている。
【０００５】
そして、ソース領域８の上には層間絶縁膜１０の第１の開口１１を通してソース電極１２が接続され、ドレイン領域９の上には層間絶縁膜１０の第２の開口１３を通してドレイン電極１４が接続され、コントロールゲート６の上には層間絶縁膜１０の第３の開口１５を通してゲート電極１６が接続されている。
【０００６】
以上のような構造のフラッシュＥＥＰＲＯＭセルでは、データの書込み時にソース領域８とドレイン領域９の間でアバランシェホットエレクトロンを発生させてフローティングゲート４に電子を注入する。この書込みにより、図２(a) の右側のメモリセル１７に示すように、フローティングゲート４には電子が蓄積されて、図２(b) の右側の閾値電圧分布に示すように閾値電圧がＶ0 からＶ2 へと上昇する。
【０００７】
また、データの消去時には、コントロールゲート６とソース領域８の間に電圧を印加してトンネル電流によりフローティングゲート４からソース領域８に電子を引き抜くようにしている。この消去により、図２(a) の左側のメモリセル１８に示すように、フローティングゲート４には正孔が蓄積され、図２(b) の左側の閾値電圧分布に示すように閾値電圧がＶ0 からＶ1 へと低下する。
【０００８】
書込み、消去の判定は、図２(a) の中央の基準となる閾値電圧Ｖ0 を有するリファレンスセル１９と他のメモリセル１７，１８との閾値の比較によって行われる。リファレンスセル１９は、基本的な構造はメモリセル１７，１８と同じであって、書込み、消去の対象とはならない基準閾値電圧Ｖ0 をもつ素子である。
【０００９】
ところで、そのような構造のフラッシュＥＥＰＲＯＭにおいては、長期放置、高温ストレス、電界ストレスによってリテンション・チャージゲインの不良が問題となる。
【００１０】
ここで、リテンションは、書込み状態のメモリセル１７の閾値がストレスによって低下することを意味し、また、チャージゲインは、消去状態のメモリセル１８の閾値がストレスによって上昇することを意味する。
【００１１】
チャージゲインによる読み出しの不良は、図３(a) の左側のメモリセル１８に示すように、フローティングゲート４内からの正孔の放出、又は、周囲の酸化膜中に捕捉された電子のフローティングゲート４内への注入によって生じるものであって、フローティングゲート４内の正孔量がデータ消去処理直後に比べて少なくなり、結果的に図３(b) の左側の閾値電圧分布に示すように閾値電圧がＶ1 からＶ1 ′に上昇してしまう。
【００１２】
一方、リテンションによる読み出しの不良は、図３(a) の右側のメモリセル１７に示すように、データの書込みが行われたフローティングゲート４内からの電子の放出、又は、周囲の酸化膜中に捕捉された正孔のフローティングゲート４内への注入により生じるもので、フローティングゲート４内の電子量が書込み処理直後に比べて少なくなり、結果的に図３(b) の右側の閾値電圧分布に示すように閾値電圧がＶ2 からＶ2 ′に下降してしまう。
【００１３】
リテンション，チャージゲインによる読み出しの不良は、フローティングゲート４に水分が浸透することが原因の１つとしてと考えられているので、半導体記憶装置の製造プロセスにおいて、ＥＥＰＲＯＭセルを屈折率の高い窒化酸化膜で覆ったり、或いは、ＥＥＰＲＯＭセルを覆う層間絶縁膜やパッシベーション膜の厚膜化や平坦化を行ってリテンション、チャージゲインの発生を防止している。
【００１４】
また、消去、書込み用の電圧は、リテンション、チャージゲインによる閾値電圧のシフトが起きても誤判断されないように、リファレンスセル１９に対して十分なマージンを持った大きさに設定されている。
【００１５】
半導体記憶装置の出荷前の保証試験は、消去又は書き込み状態で２００〜３００℃の高温で約２４〜４８時間の放置加速試験を行い、プロセス的に対処しきれていない閾値電圧のシフトの大きい素子を排除することによって市場保証をおこなっていた。
【００１６】
【発明が解決しようとする課題】
しかし、リテンション、チャージゲインの不良を製造プロセスによって対応すしたり或いは出荷前の熱加速試験を行うと工程が増え、価格的に上昇し、スループットが悪くなる。これに対して、そのような製造プロセスや保証試験を行わない場合には、歩留りが低下し、保証温度や保証年月が制限されることになる。
【００１７】
また、メモリセルの電荷の消失によって書込み後のメモリセルの閾値が低下してしまうという問題を解決するために、メモリセルへのデータの再書込みを一定時間毎に強制的に行うことが例えば特開平９−３５４８８号公報に記載されている。この技術は、いわばダイナミックメモリセルの動作をフラッシュメモリセルに応用してものといえる。しかし、このような構成を有する半導体記憶装置において、周期的データ再書込み時間が長くてその間にメモリセルのデータ喪失状態が発生してしまい、実質的にデータが失われることになる。また、周期的データ再書込み時間が短い場合には、データ再書込みの回数が増えてしまってメモリセルの寿命の短縮化を招いてしまう。
【００１８】
本発明の目的は、スループットを向上させ、保証試験を省略できたうえで、保証温度や保証年月の範囲を広くすることができ、しかも、データ再書込みの適正化を図ることができる半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
（１）上述した課題は、図４〜図１２に例示するように、半導体基板３０に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子２０と、前記半導体基板３０に形成され且つ電子が注入される第２のフローティングゲートを有するリテンション感度セル２３と、前記リテンション感度セル２３の前記第２のフローティングゲートの電子量を制御するための電子制御回路２４，２８と、前記リテンション感度セル２３の閾値電圧が前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも小さくなった時点で、前記不揮発性メモリ素子にデータを再書込みするデータ書込回路とを有し、前記第２のフローティングゲートに注入される電子の量が、前記第１のフローティングゲートに注入される電子の量よりも多いことを特徴とする半導体記憶装置によって解決する。
【００２０】
上記した半導体記憶装置において、前記電子制御回路２４，２８は、前記リテンション感度セル２３の前記第２のフローティングゲートから正孔を引き抜くことによって電子を増やす回路であることを特徴とする。
【００２１】
上記した半導体記憶装置において、前記不揮発性メモリ素子２０は、前記半導体基板３０上に順に形成された第１のゲート絶縁膜３１、前記第１のフローティングゲートＦＧ、第２のゲート絶縁膜３２及び第１のコントロールゲートＣＧと、前記第１のフローティングゲートＦＧの両側方の前記半導体基板３０に形成された２つの第１の不純物拡散層３３，３４を有し、前記リテンション感度セル２３は、前記半導体基板３０上に順に形成された第３のゲート絶縁膜３１ｂ、前記第２のフローティングゲートＦＧ、第４のゲート絶縁膜３２及び第２のコントロールゲートＣＧと、前記第２のフローティングゲートＦＧの両側方の前記半導体基板３０に形成された２つの第２の不純物拡散層３３ｂ，３４ｂを有することを特徴とする。
【００２２】
この場合、前記リテンション感度セル２３を構成する前記第３のゲート絶縁膜３１ｂは、前記不揮発性メモリ素子２０を構成する前記第１のゲート絶縁膜３１よりも薄くすることが好ましい。また、前記リテンション感度セル素子２３を構成する２つの前記第２の不純物拡散層３３ｂ，３４ｂは、前記不揮発性メモリ素子２０を構成する２つの前記第１の不純物拡散層３３，３４よりも不純物濃度が高いことが好ましい。
【００２３】
上記した半導体記憶装置において、前記リテンション感度セル２３の閾値電圧が基準値よりも小さくなった時点で、複数の前記不揮発性メモリ素子２０にデータを再書込みするデータ書込回路４６，４７を有することを特徴とする。
【００２４】
（２）上記した課題は、図４〜図１２に例示するように、半導体基板３０に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子２０と、前記半導体基板３０に形成され且つ電子が注入される第２のフローティングゲートを有するリテンション感度セル２３とを有し、前記第２のフローティングゲートに注入される電子の量が、前記第１のフローティングゲートに注入される電子の量よりも多く、前記リテンション感度セル２３の閾値電圧が、前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも小さくなった時点で、前記不揮発性メモリ素子２０にデータを再書込みすることを特徴とする半導体記憶装置により解決する。
【００２５】
（３）上記した課題は、図４〜図１２に例示するように、半導体基板３０に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子２０と、前記半導体基板３０に形成され且つ正孔が注入される第２のフローティングゲートを有するチャージゲイン感度セル２２と、前記チャージゲイン感度セル２２の前記第２のフローティングゲートの正孔量を制御するための正孔量制御回路２４，２７，２９と、前記チャージゲイン感度セル２２の閾値電圧が前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも大きくなった時点で、前記不揮発性メモリ素子にデータを再書込みするデータ書込回路と有し、前記第２のフローティングゲートに注入される正孔の量が、前記第１のフローティングゲートに注入される正孔の量よりも多いことを特徴とする半導体記憶装置により解決する。
上記した半導体記憶装置において、前記正孔量制御回路２４，２７，２９は、前記チャージゲイン感度セル２２の前記第２のフローティングゲートから電子を引き抜きことによって正孔を増やす回路であることを特徴とする。
【００２６】
上記した半導体装置において、前記不揮発性メモリ素子２０は、前記半導体基板３０上に順に形成された第１のゲート絶縁膜３１、前記第１のフローティングゲートＦＧ、第２のゲート絶縁膜３２及び第１のコントロールゲートＣＧと、前記第１のフローティングゲートＦＧの両側方の前記半導体基板３０に形成された２つの第１の不純物拡散層３３，３４を有し、前記チャージゲイン感度セル２２は、前記半導体基板３０上に順に形成された第３のゲート絶縁膜３１Ｃ、前記第２のフローティングゲートＦＧ、第４のゲート絶縁膜３２及び第２のコントロールゲートＣＧと、前記第２のフローティングゲートＦＧの両側方の前記半導体基板３０に形成された２つの第２の不純物拡散層３３ｃ，３４ｃを有することを特徴とする。
この場合、前記チャージゲイン感度セル２２を構成する前記第３のゲート絶縁膜３１ｃは、前記不揮発性メモリ素子２０を構成する前記第１のゲート絶縁膜３１よりも薄くしてもよい。また、前記チャージゲイン感度セル２２を構成する２つの前記第２の不純物拡散層３３ｃ，３４ｃは、前記不揮発性メモリ素子２０を構成する２つの前記第１の不純物拡散層３３，３４よりも不純物濃度を高くしてもよい。
【００２７】
上記した半導体記憶装置において、前記チャージゲイン感度セル２２の閾値電圧が基準値よりも大きくなった時点で、複数の前記不揮発性メモリ素子２０にデータを再書込みするデータ書込回路４６，４７を有することを特徴とする。
【００２８】
（４）上記した課題は、図４〜図１２に例示するように、半導体基板３０に形成され且つ正孔及び電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子２０と、前記半導体基板３０に形成され且つ電子が注入される第２のフローティングゲートを有するチャージゲイン感度セル２２とを有し、前記第２のフローティングゲートに注入される正孔の量が、前記第１のフローティングゲートに注入される正孔の量よりも多く、前記チャージゲイン感度セル２２の閾値電圧が、前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも高くなった時点で、前記不揮発性メモリ素子２０にデータを再書込みすることを特徴とする半導体記憶装置によって解決する。
【００２９】
（４）上記した課題は、図４〜図１２に例示するように、半導体基板３０に形成され且つ正孔又は電子が注入される第１のフローティングゲートを有する不揮発性メモリ素子２０と、前記半導体基板３０に形成され且つ前記第１のフローティングゲートに注入される電子の量よりも多い電子が注入される第２のフローティングゲートを有するリテンション感度セル２３とを有し、前記リテンション感度セル２３の閾値電圧が、前記第１のフローティングゲートからデータ読み出しが不能になる前に到達する所定の基準値よりも小さくなった時点で、前記不揮発性メモリ素子２０にデータを再書込みすることを特徴とする半導体記憶装置によって解決する。
【００３０】
次に、本発明の作用について説明する。
【００３１】
本発明によれば、フローティングゲートについて不揮発性メモリ素子の書込状態よりも多く電子が注入されるリテンション感度セル、又は、フローティングゲートについて不揮発性メモリ素子の消去状態よりも多く正孔が注入されるチャージゲイン感度セルを半導体記憶装置に設けている。
【００３２】
その半導体記憶装置内の素子に、温度変化、熱、電界などによるストレスが加わった場合に、リテンション感度セルのフローティングゲート内の電子は、不揮発性メモリ素子のフローティングゲート内の電子よりも減少量が多くなるので、リテンション感度セルの閾値電圧の低下量、即ち閾値電圧感度は不揮発性メモリ素子のそれよりも大きく、閾値電圧変化の監視が容易である。そして、リテンション感度セルの閾値電圧が基準値よりも低下した場合に、不揮発性メモリ素子を再書込みすることによってデータの消滅が未然に防止される。
【００３３】
また、半導体記憶装置内の素子に、温度変化、熱、電界などによるストレスが加わった場合に、チャージゲイン感度セルのフローティングゲート内の正孔は、不揮発性メモリ素子のフローティングゲート内の正孔よりも減少量が多くなるので、リテンション感度セルの閾値電圧の増加量、即ち閾値電圧感度は不揮発性メモリ素子のそれよりも大きく、閾値電圧変化の監視が容易である。そして、リテンション感度セルの閾値電圧が基準値よりも増加した場合に、不揮発性メモリ素子を再書込みすることによってデータの消滅が未然に防止される。
【００３４】
この場合の再書込みは周期的に行われれず、データが消失するおそれがない場合には行われないので、メモリセルの寿命の短縮化が抑制される。
【００３５】
以上のように、リテンション感度セル又はチャージゲイン感度セルの閾値電圧を所定のタイミングで監視することにより、データの消滅を未然に防止するようにしたので、多くの時間が費やされる高温下での加速試験が不要になるし、しかも素子への水の進入を防止するための膜の処理を省略できるので、スループットが向上し、歩留りが向上する。また、加速試験を採用し、水の進入を防止する膜を設けた場合であっても、それらの感度セルを設けることによって温度、年月についての保証範囲を従来よりも広げることが可能になる。
【００３６】
さらに、閾値電圧監視用のそれらの感度セルを設けることにより、データの消去状態の閾値電圧又はデータの書込み状態の閾値電圧をリファレンスセルの閾値電圧に対してそれほど大きなマージンを確保する必要もなくなるために、閾値電圧を数種もたせる多値化に対して都合がよくなる。しかも、データ再書込みのタイミングを最適化することができる。
【００３７】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
【００３８】
図４は、本発明の一実施形態を示す半導体記憶装置の回路構成図である。
【００３９】
図４において、フローティングゲートＦＧとコントロールゲートＣＧを有する複数のメモリセル２０は半導体基板の上に縦横に規則的に配列してＮＯＲ型に接続されている。また、半導体基板の上には、複数のワード線ＷＬ1 ，ＷＬ2 …ＷＬm と複数のビット線が配置されている。複数のワード線ＷＬ1 ，ＷＬ2 …ＷＬm はそれぞれ一方向に延在し、また、複数のビット線ＢＬ1 ，ＢＬ2 …ＢＬn はそれぞれ複数のワード線ＷＬ1 ，ＷＬ2 …ＷＬm と交差する方向で延在している。
【００４０】
それらのワード線ＷＬ1 ，ＷＬ2 …ＷＬm とビット線ＢＬ1 ，ＢＬ2 …ＢＬn は、互いに絶縁層を介して接触しないように配置されている。また、ビット線ＢＬ1 ，ＢＬ2 …ＢＬn は列デコータ２４に接続され、ワード線ＷＬ1 ，ＷＬ2 …ＷＬm は行デコーダ２５に接続されている。
【００４１】
複数のワード線ＷＬ1 ，ＷＬ2 …ＷＬm と複数のビット線ＢＬ1 ，ＢＬ2 …ＢＬn のそれぞれの交差点の近傍においては、各ワード線ＷＬ1 ，ＷＬ2 …ＷＬm にそれぞれメモリセル２０のコントロールゲートが接続されるとともに、各ビット線ＢＬ1 ，ＢＬ2 …ＢＬn にそれぞれメモリセル２０のドレインが接続されている。
【００４２】
また、１つのビット線ＢＬ1 には、以上のようなメモリセル２０の他にリファレンスセル２１とチャージゲイン感度セル２２とリテンション感度セル２３のそれぞれのドレインが接続されている。
【００４３】
さらに、リファレンスセル２１、チャージゲイン感度セル２２、リテンション感度セル２３のそれぞれのコントロールゲートＣＧにはゲート電圧印加回路２６、２７、２８が接続されている。
【００４４】
なお、メモリセル２０、リファレンスセル２１、リテンション感度セル２３のそれぞれのソース層３３には、データ消去用電圧を印加するための消去信号線Ｌが接続されるている。また、チャージゲイン感度セル２２のソース層３３には、正孔注入用の電圧制御回路２９が接続されている。
【００４５】
上記したメモリセル２０、リファレンスセル２１、チャージゲイン感度セル２２及びリテンション感度セル２３はそれぞれ基本的構造が同一のフラッシュＥＥＰＲＯＭから構成されている。そのフラッシュＥＥＰＲＯＭは、例えば図５に示すような構造を有している。
【００４６】
図５において、シリコンよりなる半導体基板３０のセル領域においては、半導体基板３０上にストライプ形状のフローティングゲートＦＧとコントロールゲートＣＧが形成され、フローティングゲートＦＧと半導体基板３０の間には膜厚６〜１５nmの第１のゲート絶縁膜３１，３１ａ，３１ｂ，３１ｃが形成され、また、コントロールゲートＣＧとフローティングゲートＦＧの間には膜厚１５〜２５nmの第２のゲート絶縁膜３２が形成されている。さらに、半導体基板３０の上層部においては、フローティングゲートＦＧの一側方にＬＤＤ構造のソース層３３，３３ａ，３３ｂ，３３ｃが形成され、また他側方に高不純物濃度のドレイン層３４，３４ａ，３４ｂ，３４ｃが形成されている。さらに、フローティングゲートＦＧ及びコントロールゲートＣＧの両側面には絶縁性のサイドウォール３５が形成されている。
【００４７】
メモリセル２０を構成するフローティングゲートＦＧとコントロールゲートＣＧは、例えば不純物を含むシリコンなどの導電材から形成する。また、メモリセル２０を構成するソース層３３とドレイン層３４のそれぞれの高濃度不純物拡散層の不純物濃度は、加速エネルギー５０〜７０keV 、不純物ドーズ量３×１０15〜７×１０15cm-2のイオン注入により形成されている。ソース層３３、ドレイン層３４に含まれる不純物は、半導体基板３０に多く含まれる不純物と逆導電型のものを使用する。第１ゲート絶縁膜の膜厚は８〜１０nmになっている。
【００４８】
なお、図５の中で符号３６は、セル領域を区画するフィールド絶縁膜、３７は、ＮＯＲ型フラッシュＥＥＰＲＯＭを覆う層間絶縁膜、ＢＬは、層間絶縁膜３７の開口を通してドレイン層３４，３４ａ〜３４ｃに接続されるビット線、ＷＬは、層間絶縁膜３７の開口を通してコントロールゲートＣＧに接続されるワード線、Ｌは、層間絶縁膜３７の開口を通してソース層３３，３３ａ〜３３ｃに接続される消去電圧印加用配線を示している。
【００４９】
以上のようなＮＯＲ型フラッシュＥＥＰＲＯＭからなる複数のセル２０〜２２、列デコーダ２４、行デコーダ２５、その他の回路を有するフラッシュメモリ装置（半導体記憶装置）は、その製造後に、図６に示すようなフローチャートに沿って試験を行い、良品のフラッシュメモリ装置を出荷し、ユーザがそのフラッシュメモリ装置をカードに搭載したり、コンピュータなどに組み込む。
【００５０】
即ち、図６に示すように、フラッシュメモリ装置の製造後に（図６のイ）、フラッシュメモリ装置の書込み、消去の試験を行う（図６のロ）。
【００５１】
その書込み試験は、例えばワード線ＷＬ1 ，ＷＬ2 …ＷＬm を介して全てのメモリセル２０のコントロールゲートＣＧに書込み電圧を印加するとともに、ビット線ＢＬ1 ，ＢＬ2 …ＢＬn を通して全てのメモリセル２０のドレイン層３４に所定の正電圧を印加し、ソース層３３を接地してソース層３３とドレイン層３４の間にアバランシュホットエレクトロンを発生させて電子を各メモリセル２０のフローティングゲートＦＧに注入する。その後に、全てのメモリセル２０を読み出してデータが書込み状態にあるか否か判断する。
【００５２】
消去試験は、例えば全てのワード線ＷＬ1 ，ＷＬ2 …ＷＬm を零電位とし、ビット線ＢＬ1 ，ＢＬ2 …ＢＬn を介して全てのメモリセル２０のドレイン層３４をオープン状態にし、この状態で全てのメモリセル２０のソース層３３に正の消去電圧を印加してコントロールゲートＣＧ内の電子をトンネル電流によってソース層３３に引き出す。これにより、フローティングゲートＦＧには正孔が注入される。その後に、各メモリセル２０を読み出してデータが消去状態にあるか否か判断する。
【００５３】
以上のような書込み後のメモリセル２０の読み出しに不良があったり、或いは消去の後のメモリセル２０の読み出しに不良がある場合には、そのフラッシュメモリ装置を廃棄する（図６のハ、ニ）。また、メモリセル２０のそれらの読み出しが正常に行われた場合には、これをユーザに出荷する。ユーザは、そのフラッシュメモリ装置をカード、コンピュータなどに組み込む（図６のハ、ホ）。
【００５４】
なお、その書込み、消去の試験は、高温下における加速試験とは異なるものであって通常の動作試験である。
【００５５】
次に、リテンション感度セルとチャージゲイン感度セルを利用するメモリデータの消失の補償動作について説明する。
【００５６】
カードやコンピュータに組み込まれたフラッシュメモリ装置において、まず、全てのメモリセル２０、チャージゲイン感度セル２２及びリテンション感度セル２３に対して消去ベリファイを行うことにより、全てのメモリセル２０を最適な消去レベルとする。この場合、図７(a) の左側に示すように、メモリセル２０のフローティングゲートＦＧには所定量の正孔（図中、白丸）が存在する。
【００５７】
この後に、図４に示した行デコーダ２５、列デコーダ２４によってメモリセル２０を指定して、そのメモリセル２０にデータを書き込むと、図７(a) の右側に示すようにメモリセル２０のフローティングゲートＦＧには所定量の電子が蓄積される。
【００５８】
このデータ書込みの前か後に、図７(b) 右側に示すリテンション感度セル２３のソース層３３ｂを接地し、ドレイン層３４ｂに所定の電圧を印加するとともにコントロールゲートＣＧに所定の電圧を印加して、書込み時のメモリセル２０よりも多くのホットエレクトロンをフローティングゲートＦＧに注入する。この場合、コントロールゲートＣＧへの所定の電圧の印加は図４に示したゲート電圧印加回路２８によって行い、通常の書込時よりも高い電圧を印加するか、或いは通常の書込みと同じ電圧を複数回印加することによって多くのホットエレクトロンをフローティングゲートＦＧに注入する。なお、リテンション感度セル２３を構成するフラッシュＥＥＰＲＯＭの第１のゲート絶縁膜３１ｂの膜厚を６〜８nmとメモリセル２０の第１のゲート絶縁膜３１よりも薄くしたり、或いはソース層３３ｂとドレイン層３４ｂのそれぞれの高濃度層の不純物濃度を加速エネルギー５０〜７０keV 、不純物ドーズ量を３×１０15〜９×１０15cm-2として、メモリセル２０のソース層３３、ドレイン層３４の不純物濃度よりも高くすることによって、通常の書込み電圧を用いて多くのホットエレクトロンをフローティングゲートＦＧに注入する構造を採用してもよい。なお、正孔を多く引き抜くことによってフローティングゲートＦＧ内の電子を増加させてもよい。
【００５９】
さらに、図７(b) の左側に示すチャージゲイン感度セル２２のコントロールゲートＣＧの電圧を０ボルトに保持しながらソース層３３ｃに所定の電圧を印加するとともに、ビット線ＢＬ1 ，ＢＬ2 …ＢＬn を介してドレイン層３４ｃをオープンにすることによって、トンネル効果により正孔をフローティングゲートＦＧに注入して通常の消去レベルよりも多くの正孔を蓄積した状態にする。この場合のコントロールゲートＣＧへの電圧の印加はゲート電圧印加回路２７によって行う。このチャージゲイン感度セル２２のコントロールゲートＣＧへの正孔の注入は、リテンション感度セル２３への電子の注入の前か後に行われる。なお、チャージゲイン感度セル２２を構成するフラッシュＥＥＰＲＯＭの第１のゲート絶縁膜３１ｃの膜厚を６〜８nmとメモリセル２０の第１のゲート絶縁膜３１よりも薄くしたり、或いはソース層３３ｃとドレイン層３４ｃのそれぞれの高濃度層の不純物濃度を加速エネルギー５０〜７０keV 、不純物ドーズ量３×１０15〜９×１０15cm-2として形成することにより、メモリセル２０のソース層３３、ドレイン層３４よりも高くすることによって、通常の書込み電圧を用いて多くの正孔を第１のゲート絶縁膜３１ｃにトンネルさせてフローティングゲートＦＧに注入する構造を採用してもよい。
【００６０】
なお、ホットエレクトロンを多く引き抜くことによってフローティングゲートＦＧ内の正孔を増加させてもよい。
【００６１】
ところで、図７（ａ）に示すリファレンスセル２１のフローティングゲートＦＧでは正孔及び電子の数をほぼ同じ程度の量となるように予め調整しておく。なお、リファレンスセル２１の第１のゲート絶縁膜３１ａの膜厚を例えばメモリセル２０の第１のゲート絶縁膜３１と同じにし、また、リファレンスセル２１のソース層３３ａとドレイン層３４ａのそれぞれの不純物濃度を、例えばメモリセル２０のソース層３３とドレイン層３４と同じにする。
【００６２】
以上のような操作により、メモリセル２０にデータの書込みを行うとともに、リテンション感度セル２３には通常の書込み状態よりも多くの電子を蓄積させ、また、チャージ感度セル２２には通常の消去状態よりも多くの正孔を蓄積させると、それらのセルの閾値の大小関係は、図８に示すようになる。即ち、各セル２０〜２３の閾値電圧を小さい順に並べると、チャージゲイン感度セル２２、消去されたメモリセル２０、リファレンスセル２１、データが書き込まれたメモリセル２０、リテンション感度セル２３の順になる。
【００６３】
そして、データが書き込まれたフラッシュメモリ装置では、データが書き変えられるまで、メモリセル２０のコントロールゲートＣＧ内に注入された電子又は正孔を保持することになる。
【００６４】
したがって、リファレンス２１の閾値電圧を基準にして、正孔蓄積状態のチャージゲイン感度セル２２と消去状態のメモリセル２０のそれぞれのチャージゲインと、書込み状態のメモリセル２０と電子蓄積状態のリテンション感度セル２３のそれぞれのリテンションの大きさとを高温加速試験によって調べたところ、図９に示すような状態となった。図９によれば、チャージゲイン感度セル２２のチャージゲインによる閾値変化量Ｔ1 は消去状態のメモリセル２０のチャージゲインによる閾値変化量Ｔ2 それよりも大きくなり、また、リテンション感度セル２３のリテンションによる閾値変化量Ｒ1 は書込み状態のメモリセル２０のリテンションによる閾値変化量Ｒ2 よりも大きくなっていることがわかる。
【００６５】
しかし、現実的には、メモリセル２０内のデータ、即ちメモリセル２０のフローティングゲートＦＧに蓄積された電子又は正孔は、長期放置、電界ストレス、温度ストレス等によって徐々に消失が進行してゆく。
【００６６】
そのようなデータの消失を防止するために、所定のタイミングで、リテンション感度セル２３の閾値電圧を監視し、さらにチャージゲイン感度セル２２の閾値電圧を監視する。その監視は次のように行う。
【００６７】
例えば、図１０(a) の左側のメモリセル２０は、図７(a) の左側の消去状態のメモリセル２０のフローティングゲートＦＧから正孔数が減少した例を示し、このまま放置すればさらなるストレスによって正孔が減少してデータ読み出しに誤りが生じるおそれがある。この場合、図８、９に示すように、チャージゲイン感度セル２２のフローティングゲートＦＧ内の正孔の減少量はメモリセルのそれよりも多くなる。
【００６８】
また、図１０(a) の右側のメモリセル２０は、図７(a) の右側の書込み状態のメモリセル２０のフローティングゲートＦＧから電子が減少した例を示し、このまま放置すればさらなるストレスによって電子が減少してデータ読み出しに誤りが生じるおそれがある。この場合、図８、９の右側に示すように、リテンション感度セル２３のフローティングゲートＦＧ内の電子の減少量はメモリセル２０の減少量よりも多くなる。
【００６９】
フラッシュメモリ装置に何らかのストレスがかかった場合には、消去状態にあるメモリセル２０と正孔が蓄積されたチャージゲイン感度セル２２のそれぞれの閾値電圧の変化量を比較すると、図１１に示すように、チャージゲイン感度セル２２の閾値電圧の上昇値Ｓ1 はメモリセル２０のその上昇値Ｓ2 よりも大きくなる。
【００７０】
また、そのストレスが生じた場合に、書込み状態にあるメモリセル２０と電子が注入されたリテンション感度セル２３のそれぞれの閾値電圧を比較すると、図１１に示すように、リテンション感度セル２３の閾値の下降値Ｓ3 はメモリセルの閾値電圧の下降値Ｓ4 よりも大きくなる。
【００７１】
このように、セル内の正孔又は電子の量の違いによって上昇値Ｓ1 ，Ｓ2 や下降値Ｓ3 ，Ｓ4 が異なるのは、ストレスによる正孔又は電子の消失量は、フローティングゲートＦＧ内に予め注入された量が多いほど増加するという理由によって生じるものである。
【００７２】
以上のことから、チャージゲイン感度セル２２とリテンション感度セル２３のそれぞれの閾値のストレスによる感度は、メモリセル２０内の正孔又は電子のストレスによる感度よりも大きいことになる。
【００７３】
したがって、チャージゲイン感度セル２２の閾値電圧の増加量と、リテンション感度セル２３の閾値電圧の減少量を監視することによって、メモリセル２０内のデータ消滅を予測することができる。例えば、チャージゲイン感度セル２２又はリテンション感度セル２３の閾値電圧とリファレンスセル２１の閾値電圧との差が所定値よりも小さくなった場合には、メモリセル２０のデータが消滅するおそれがあると判断してメモリセル２０にデータを再書込みする処理を行ってメモリセル２０内の正孔及び電子の量を書込み初期状態に戻すことになる。
【００７４】
チャージゲイン感度セル２２又はリテンション感度セル２３の閾値電圧とリファレンスセル２１の閾値電圧との差は、例えば図１２に示す比較回路によって求める。
【００７５】
そして、その閾値電圧差Ｖout が所定の値よりも小さくなった場合には、フラッシュメモリ装置の全てのメモリセル２０のデータを読み出してそのデータに基づいてデータの再書込みを行ったり、或いは、別のデータ記憶装置に蓄えておいた記録データに基づいてフラッシュメモリ装置の全てのデータを再書込みすることになる。
【００７６】
なお、データの再書込みは、一旦全てのメモリセル２０のデータを消去して消去ベリファイした後に行ってもよい。
【００７７】
図１２に示す比較回路は、差動増幅回路を用いた例であり、第１及び第２のｎ型ディプレッショントランジスタ４１，４２のゲート同士を接続し、さらに、第１及び第２のディプレショントランジスタ４１，４２のそれぞれの一方のノードを第１、第２のｎ型エンハンスメントトランジスタ４３，４４の一方のノードに接続し、さらに第１、第２のｎ型エンハンスメントトランジスタ４３，４４の他方のノードを第３のｎ型エンハンスメントトランジスタ４５を介して接地したものである。そして、第１のｎ型エンハンスメントトランジスタ４３のゲートにリファレンスセル２１の閾値電圧Ｖref を印加するとともに、リテンション感度セル２３又はチャージゲイン感度セル２２のいずれかの閾値電圧Ｖcellを第２のｎ型エンハンスメントトランジスタ４３のゲートに印加する。そして、閾値電圧Ｖcellと閾値電圧Ｖref の差Ｖout は第１のディプレッショントランジスタ４１と第１のエンハンスメントトランジスタ４４の接続ノードに現れる。そして、その接続ノードに現れた閾値電位差Ｖout が基準値よりも低下するかどうかを判別回路４６により判断し、判別回路４６が基準値よりも低下した場合に、データ再書込み手段４７はフラッシュメモリセルにデータを再書込みする。
【００７８】
なお、第３のエンハンスメントトランジスタ４５は抵抗として機能させるものであって、そのゲートには定電圧Ｖconst が印加されている。
【００７９】
以上のようなフラッシュメモリ装置へのデータの書込みからデータの消去までは図１３に示すような流れに沿って行われる。図１３において、メモリセル２０にデータを書き込んだ後に（図１３のａ）、メモリセル２０はそのデータを保持する（図１３のｂ）。その後に、所定のタイミング、例えばメモリカードへのデータの読み出し開始時や、或いはコンピュータの立ち上げの時に、チャージゲイン感度セル２２の閾値電圧の増加が所定値（基準値）よりも小さいかどうか判断し、さらにリテンション感度セル２３の閾値電圧の減少が所定値よりも小さいかどうか判断する（図１３のｃ）。そして、所定値よりも小さいと判断した場合には、メモリセル２０へのデータを再書込みするが、所定値よりも大きいと判断した場合には再書込みを行わない。この後に、データを消去するかどうか判断し（図１３のｄ）、データを消去しない場合にはデータの保持状態を維持する（図１３のｂ）。これに対してデータを消去する場合には、フラッシュメモリのデータを一括消去することになる（図１３のｅ）。
【００８０】
以上の説明は、ＮＯＲ接続型のフラッシュメモリについて記載したが、図１４に示すＮＡＮＤ接続型フラッシュメモリを備えた半導体記憶装置においても上記したリテンション感度セル、チャージゲイン感度セルを設けてもよい。この場合でも、メモリセル２０の閾値の変化をリテンション感度セル２３、チャージゲイン感度セル２２によって監視することにより、データの喪失を未然に防止できる。
【００８１】
なお、上記したメモリセル、リテンション感度セル、チャージゲイン感度セルの基本構造としては、フラッシュＥＥＰＲＯＭを採用したが、ＥＰＲＯＭ、ＥＥＰＲＯＭであってもよい。
【００８２】
【発明の効果】
以上述べたように本発明によれば、リテンション感度セル又はチャージゲイン感度セルの閾値電圧の変化量を所定のタイミングで監視することにより、データの消滅を未然に防止するようにしたので、多くの時間が費やされる高温下での加速試験を省略でき、しかも素子への水の進入を防止するための膜の処理を省略でき、この結果、スループットを向上し、歩留りを向上できる。
【００８３】
また、加速試験を採用し、水の進入を防止する膜を設けた場合であっても、それらのセルを設けることによって温度、年月についての保証範囲を従来よりも広げることが可能になる。
【００８４】
さらに、閾値電圧監視用のそれらのセルを設けることにより、データの消去状態の閾値電圧又はデータの書込み状態の閾値電圧をリファレンスセルの閾値電圧に対してそれほど大きなマージンを確保する必要もなくなるために、閾値電圧を数種もたせる多値化に対して都合がよくなる。しかも、データ再書込みのタイミングを最適化することができる。
【図面の簡単な説明】
【図１】図１は、従来のフラッシュメモリ装置に含まれるＮＯＲ型フラッシュＥＥＰＲＯＭの基本構造を示す断面図である。
【図２】図２(a) は、従来のフラッシュメモリ装置に含まれる書込み状態と消去状態のメモリセルとリファレンスセルのそれぞれのフローティングゲート内の正孔、電子の量を示すセル断面図、図２(b) は、それらのセルの閾値電圧分布を示す図である。
【図３】図３(a) は、従来のフラッシュメモリ装置に含まれるメモリセルとリファレンスセルのそれぞれのフローティングゲート内の正孔、電子のストレスによる消失状態を示すセル断面図、図３(b) は、ストレスを受けたメモリセルの閾値電圧分布を示す図である。
【図４】図４は、本発明の一実施形態に係る半導体記憶装置のＮＯＲ接続型メモリセル、リファレンスセル、チャージゲイン感度セル、リテンション感度セルの接続関係を示す回路図である。
【図５】図５は、メモリセル、リファレンスセル、チャージゲイン感度セル、リテンション感度セルを構成する素子の断面図である。
【図６】図６は、本発明の一実施形態に係る半導体記憶装置の製造から組み込みまでの一連の流れを示すフローチャートである。
【図７】図７(a) は、本発明の一実施形態に係る半導体記憶装置に含まれる書込み状態と消去状態のメモリセルとリファレンスセルのそれぞれのフローティングゲート内の正孔、電子の状態を示すセル断面図、図７(b) は、正孔が注入されたチャージゲイン感度セルと電子が注入されたリテンション感度セルの正孔、電子の状態を示すセル断面図である。
【図８】図８は、図７(a),図７(b) に示す複数のセルの各々の閾値電圧分布を示す図である。
【図９】図９は、本発明の一実施形態に係る半導体記憶装置における消去状態のメモリセルのチャージゲイン量、書込み状態のメモリセルのリテンション量、チャージゲイン感度セルのチャージゲイン量、及びリテンション感度セルのリテンション量を示す図である。
【図１０】図１０(a) は、本発明の一実施形態に係る半導体記憶装置に含まれるストレスを受けたメモリセル及びリファレンスセルを示す断面図、図１０(b) は、ストレスを受けたチャージゲイン感度セル及びリテンション感度セルを示す断面図である。
【図１１】図１１は、図１０(a),図１０(b) に示す複数のセルの各々の閾値電圧分布を示す図である。
【図１２】図１２は、本発明の一実施形態に係る半導体記憶装置に含まれるチャージゲイン感度セルの閾値電圧とリファレンスセルの閾値電圧の差の検出とデータ再書込みを行うための回路構成図である。
【図１３】図１３は、本発明の一実施形態に係る半導体記憶装置における、データの書込みからデータの消去までの一連の流れを示すフローチャートである。
【図１４】図１４は、本発明の一実施形態に係る半導体記憶装置のＮＡＮＤ接続型メモリセル、リファレンスセル、チャージゲイン感度セル、リテンション感度セルの接続関係を示す回路図である。
【符号の説明】
２０…メモリセル、２１…リファレンスセル、２２…チャージゲイン感度セル、２３…リテンション感度セル、２４…列デコーダ、２５…行デコーダ、２６〜２８…ゲート電圧印加回路、３０…半導体基板、３１…第１のゲート絶縁膜、３２…第２のゲート絶縁膜、３３…ソース層、３４…ドレイン層、ＦＧ…フローティングゲート、ＣＧ…コントロールゲート。
【図１】
0003919961.tif 000002
【図２】
0003919961.tif 000003
【図３】
0003919961.tif 000004
【図４】
0003919961.tif 000005
【図５】
0003919961.tif 000006
【図６】
0003919961.tif 000007
【図７】
0003919961.tif 000008
【図８】
0003919961.tif 000009
【図９】
0003919961.tif 000010
【図１０】
0003919961.tif 000011
【図１１】
0003919961.tif 000012
【図１２】
0003919961.tif 000013
【図１３】
0003919961.tif 000014
【図１４】
0003919961.tif 000015