(57)【特許請求の範囲】
【請求項１】
データ操作方法であって、
第１のクロックにおける論理遷移に応答して、評価段階にあるセンス増幅器（センス・アンプ）によってデータ値を検知するステップと、
前記センス・アンプの評価段階を停止して、前記第１のクロックがまだ遷移した状態にある間に、平衡化段階に入るようにするステップと、
第２のクロックにおける論理遷移に応答して、前記センス・アンプによって次のデータ値を検知するステップと、
前記センス・アンプの評価段階を停止して、前記第２のクロックがまだ遷移した状態にある間に、次の平衡化段階に入るようにするステップ
を含む、データ操作方法。
【請求項２】
前記センス・アンプによる前記検知ステップの後にデータをラッチするステップをさらに含む、請求項１に記載のデータ操作方法。
【請求項３】
前記第１のクロックにおける前記論理遷移に、低から高への遷移が含まれることからなる、請求項１または２に記載のデータ操作方法。
【請求項４】
前記第２のクロックにおける前記論理遷移に、低から高への遷移が含まれることからなる、請求項１または２に記載のデータ操作方法。
【請求項５】
前記第１と第２のクロックが互いに相補性である、請求項１乃至４のいずれかに記載のデータ操作方法。
【請求項６】
前記データ値及び前記次のデータ値が、オフ・チップ・データ回路によって供給される、請求項１乃至５のいずれかに記載のデータ操作方法。
【請求項７】
前記データ値及び前記次のデータ値が、オン・チップ・メモリ・アレイによって供給される、請求項１乃至５のいずれかに記載のデータ操作方法。
【請求項８】
前記センス・アンプの評価段階が、前記センス・アンプによって生成される１対の相補性データ信号に応答して動作する帰還装置によって停止させられることからなる、請求項１乃至７のいずれかに記載のデータ操作方法。
【請求項９】
前記検知するステップが、複数の絶縁体上シリコン（ＳＯＩ）トランジスタを含むセンス・アンプによって実施される、請求項１乃至８のいずれかに記載のデータ操作方法。
【請求項１０】
データを検知することが可能なセンス・アンプ、及び、前記データを保持することが可能なラッチを備えるセンス増幅器（センス・アンプ）ラッチ回路部分であって、前記センス・アンプが、少なくとも部分的に、評価段階と平衡化段階とで前記センス・アンプの動作を交互に切り換えるよう動作可能な制御信号に応答して、１対の相補性データ信号を発生するように動作することからなる、センス増幅器ラッチ回路部分と、
少なくとも部分的に、前記１対の相補性データ信号及び１対の相補性クロック信号に応答して動作する帰還回路部分であって、データ検知動作がほぼ完了すると、前記センス・アンプの評価段階を停止させるために自己調時式ループを動作させる、帰還回路部分
を備える、データインターフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、絶縁体上シリコン（ＳＯＩ：silicon-on-insulator）・ベース集積回路に関するものである。より具体的には、本発明は、ＳＯＩベースのセンス増幅器ラッチ回路における「履歴効果（history effect）」を緩和するための方法及び装置（但し、これらに限定するわけではない）を対象とするものである。
【０００２】
【従来の技術】
いくつかの半導体メーカは、マイクロプロセッサのような先進の付加価値のある製品に絶縁体上シリコン（ＳＯＩ）・プロセス・テクノロジを利用する可能性を模索している。周知のように、現行の０．１８ミクロン以上のデザイン・ルールにおいて、ＳＯＩプロセスは、今日広く用いられているバルク・シリコン・プロセスを大幅に上回る利点を提供する。一般に、ＳＯＩによって接合キャパシタンスが有効に除去されるので、ＳＯＩ回路は、より高速度で動作することによって、２０％の性能利得を実現することが可能である。さらに、雑音余裕が向上するので、ＳＯＩベース回路では、信号感度もかなり改善される。
【０００３】
ＳＯＩは、ウェーハ全体にわたって酸化物（ＳｉＯ２）の埋め込み層の上のシリコン皮膜上にトランジスタを作り付けることによって、トランジスタを絶縁する。最近まで、それは、魅力的であるが、困難な技術であるとみなされていた。酸化物の層を埋め込むには、一般に、高価な埋め込み機械で数時間を要し、シリコン・ウェーハと絶縁基板の接着も、かなりのコストがかかる。さらに、ＳＯＩウェーハは、シリコンに応力によって比較的頻繁に誘発される欠陥、及び、埋め込まれた酸化物に生じるピンホールに悩まされる可能性がある。物理的インフラストラクチャの域を超えて、ＳＯＩは回路設計者にとって等しく取り組みがいのあるものである。ＳＯＩが誇る性能利得を引き出すには、新しいコンピュータによる設計の自動化（ＥＤＡ：electronic design automation）ツール、ＳＯＩに特化した回路モデル、及び、設計チームの再トレーニングが必要になる。
【０００４】
ＳＯＩデバイスは、全方向が酸化物によって、左右は、浅いトレンチによる分離によって、底部はＳＯＩウェーハの埋め込み酸化物層によって絶縁されている。トランジスタの活性領域は、直接何にも接続されていないために「浮遊している」と称される極めて小さなシリコン部分である。従って、アースに対するオーム接触が不足すると、電位が上部層と埋め込み酸化物の間で浮遊する。ソースとドレインを介して限定された接続が施されるが、直接接触することはない場合、本体電圧（または基板電圧）が変化して、浮遊本体（または浮遊基板）または基板バイアス効果、並びに、降伏電圧の変化、可変しきい値電圧等のような多くの他の問題を生じる可能性がある。さらに、ＳＯＩトランジスタは、基板バイアス（または本体バイアス）が時間の経過につれて蓄積され、デバイスのスイッチング速度を許容できないレベルにまで劣化させる「履歴効果」として知られる現象を示す。
【０００５】
当業者には明らかなことであるが、これらの負の「副作用」は、オフ・チップ入力／出力（Ｉ／Ｏ）回路によって供給されるデータを検知するためにセンス増幅器及びラッチ回路が導入された、マイクロプロセッサに一般に用いられる高速データ受信回路において、とりわけ有害である。独立した本体接触（または基板接触）を実現するといった、これらの問題に対処する現行の解決法は、コストが高く、完全に満足のいくものではない。
【０００６】
【発明が解決しようとする課題】
従って、例えば、マイクロプロセッサのようなＶＬＳＩコンポーネントにおいてシングルエンド型・オフ・チップ信号受信機として動作可能なデータインターフェース回路のような、絶縁体上シリコン（ＳＯＩ）・ベース回路における履歴効果を緩和するための手段が必要とされている。本発明は、このための方法及び装置を提供するものである。
【０００７】
【課題を解決するための手段】
本発明の態様の１つにおいて、典型的なデータインターフェース回路は、データを検知する働きが可能なセンス増幅器（センス・アンプ）と、検知したデータを保持する働きが可能なラッチを含む、センス・アンプ・ラッチ回路構成を有している。オフ・チップ・データＩ／Ｏ回路からデータが得られると、センス・アンプは、クロック信号の立ち上がりエッジに応答して、１対の相補性データ信号を発生する。制御信号が、評価段階（評価フェーズ）と平衡化段階（平衡化フェーズ。すなわち、事前充電）段階とでセンス・アンプの動作を交互に切り換えるために用いられる。インターフェース回路に加えられるクロック信号に関連したクロック位相内において、制御信号の論理状態を修正するよう動作可能な自己調時式ループ（self-timed loop。または自己同期式ループ。以下同じ）を実施するため、帰還回路（フィードバック回路）部分が含まれている。組み合わせにより（または連携動作により）、評価段階から平衡化段階に入るので、同じクロック・エッジから評価と平衡化の両方をトリガすることが可能である。望ましい典型的な実施態様の場合、単一クロック・サイクル内において、２つの立ち上がりエッジが利用できるように、１対の相補性クロックが加えられる。
【０００８】
もう１つの態様において、本発明は、ＳＯＩベースの回路を必要とするデータ操作方法を対象とする。第１のクロックにおける論理遷移に応答して、データ値が、評価段階にあるセンス・アンプによって検知される。その後、評価段階を停止して、第１のクロックがまだ遷移した状態にある間に、平衡化段階に入るようにする。第２のクロックにおける論理遷移に応答して、次のデータ値がセンス・アンプによって検知される。引き続き、センス・アンプの評価段階を停止して、第２のクロックがまだ遷移した状態にある間に、平衡化段階が開始されるようにする。評価段階にある（電気的に不平衡な状態にある）センス・アンプ回路によって費やされる時間を短縮することによって、回路に用いられるＳＯＩデバイス内の蓄積されたトランジスタ本体のバイアスの不整合が有効に低減される。
【０００９】
本発明の現在のところ望ましい典型的な実施態様の場合、データインターフェース回路に設けられた１対のインバータが、評価段階中にセンス・アンプによって生成された相補性データ信号を反転する。帰還回路部分には、反転データ信号を受信する排他的ＯＲ（ＸＯＲ）ゲートが含まれている。２つの相補性クロックの一方に関連した特定のクロック位相において、センス・アンプのデータ検知動作がほぼ完了したことを表す高（Ｈ）から低（Ｌ）への遷移を捕捉するために、１対のゼロ・キャッチャ回路が含まれている。ゼロキャッチャ回路の一方が、センス・アンプの評価段階を停止するために、特定のクロック位相において論理低を発生したときに、その論理低状態を制御信号に伝搬するために、マルチプレクサが設けられている。以下の詳細な説明を添付の図面と共に参照することにより、本発明をより十分な理解することができよう。尚、図面では、いくつかの図を通じて、同じまたは類似の構成要素は同じ参照番号で示されており、図中の各種構成要素は、必ずしも一定の縮尺にあわせて描かれているわけではない。
【００１０】
【発明の実施の形態】
図１には、本発明の教示に従って、履歴効果が有効に緩和される、センス増幅器ラッチ（ＳＡＬ）回路部分１０９を備えたＳＯＩベースのデータインターフェース回路１００の、現在のところ望ましい典型的な実施態様の略機能図が示されている。データインターフェース回路１００は、例えば、適正なＳＯＩ設計及びプロセスを利用して製作されるマイクロプロセッサ・チップのような、超大規模集積回路（ＶＬＳＩ）コンポーネント上に配置されたシングルエンド型・オフ・チップ信号受信機として動作可能であるのが望ましい。オフ・チップ・データ入力／出力（Ｉ／Ｏ）回路（不図示）は、インターフェース回路１００に関連したパッド１０２に対して、オフ・チップ・データ信号（約±４００ｍＶの電圧の振れを生じることが可能なオープン・ドレイン・データ信号として実施されるのが望ましい）を供給するよう動作可能である。データ信号に適正な静電放電（ＥＳＤ）分離を施すため、静電放電（ＥＳＤ）防護ブロック１０４を含むことが可能である。
【００１１】
ＳＡＬ回路部分１０９は、ＶＩＮ信号１０６としてデータ信号を受信する働きが可能である。ＳＡＬ回路部分１０９には、入力として、基準電圧ＶＲＥＦ １０８も供給される。さらに詳細に後述するように、ＳＡＬ回路部分１０９に含まれるセンス・アンプ（ＳＡ）１１０は、評価段階（データが検知される）と平衡化段階（センス・アンプの内部ノードが平衡状態まで事前充電される）の間でセンス・アンプの動作を交互に切り換えるために用いられる制御信号１１２（今後はＥＶＡＬと呼ぶ）に応答し、ＶＩＮとＶＲＥＦの差に基づいて、データを検知するよう動作可能である。１対の相補性データ信号Ｓ及びＲ（それぞれ、参照番号１１４及び１１６）が、ＳＡ １１０によって生成され、セット・リセット（Ｓ−Ｒ）・ラッチ（ＳＲＬＡＴ）１２２に供給されて、保持される。インバータ１１８及び１２０は、それぞれ、データ信号Ｓ及びＲを反転して、反転データ信号Ｓ＿Ｌ １２４及びＲ＿Ｌ １２６を発生するよう動作可能であり、これらの信号もＳＲＬＡＴ １２２に供給される。相補性データ信号１１４、１１６に応答して、ＳＲＬＡＴ １２２によって、アンバッファ（すなわちバッファリングされていない）データ信号Ｑ＿ＵＢ １２８及びＱＢ＿ＵＢ １３０が生成され、それから反転信号１２４、１２６が導き出される。後続の利用に備えて、適合するオン・チップ回路に伝搬される前に、データ信号のレベルをバッファリングするために、バッファリング段１３１を設けることが可能である。バッファリング段１３１は、それぞれ、Ｑ＿ＵＢ １２８及びＱＢ＿ＵＢ １３０をバッファリングするためのインバータ１３２及び１３４から構成されるが望ましい。
【００１２】
図２には、同じクロック・エッジからセンス・アンプの評価段階と平衡化段階を実施することによって、ＳＡＬ回路部分１０９におけるＳＯＩ履歴効果を緩和するために、本発明の教示に従って設けられた典型的な帰還回路２００の略機能図が示されている。排他的ＯＲ（ＸＯＲ）ゲート２０２は、ＳＡＬ回路部分１０９から反転データ信号Ｓ＿Ｌ １２４及びＲ＿Ｌ １２６を受信し、その入力が［１，０］または［０，１］のいずれかであれば、ＧＯＴ＿ＩＴ信号２０４を発生するよう動作可能である。インバータ２０６は、ＧＯＴ＿ＩＴ信号２０４を反転して、ＮＧＩ＿Ｕ信号２０８を発生する。このＮＧＩ＿Ｕ信号２０８は、２つのゼロ・キャッチャ回路、すなわち、ＤＬＡＴ＿Ｒ１  ２１０及びＤＬＡＴ＿Ｒ２２１２に供給されるが、これらのゼロ・キャッチャ回路の各々は、インターフェース回路のタイミングをとる２つのクロックの一方の特定のクロック位相内において、センス・アンプによるデータ検知動作がほぼ完了したことを表す高から低への遷移を捕捉するよう動作可能である。図２において、互いに対して相補性になる、すなわち、位相がずれるように供給されるのが望ましい、第１のクロック信号（ＲＷＣＫ１）２１４及び第２のクロック信号（ＲＷＣＫ２）２１６が、それぞれ、ＤＬＡＴ＿Ｒ１  ２１０及びＤＬＡＴ＿Ｒ２  ２１２のクロッキング（すなわち、クロックに同期させて動作させるため）に利用される。さらに詳細に後述するように、センス・アンプの評価段階におけるデータ検知動作が、ほぼ完了すると、ゼロ・キャッチャ回路が論理低信号を発生する。この論理低信号は、その後、マルチプレクサ（ＭＵＸ）２２０を介して伝搬され、制御信号１１２の論理状態を修正する。参照番号２１５及び２１７は、ＮＧＩ＿Ｕ ２０８が低の時、どのクロックが論理高状態にあるかに従って低に駆動されるゼロ・キャッチャ回路によって生成される、２つの信号ＧＯＴ＿ＩＴ＿Ｃ１及びＧＯＴ＿ＩＴ＿Ｃ２を表している。従って、続くデータ検知動作の完了とほぼ同時に、ＳＡの評価段階を開始するために、クロックの一方が同相である（すなわち、高に駆動されている）場合、ＥＶＡＬ制御信号１１２が低に駆動され、これによって、評価段階が停止させられて、クロックがまだ高の間に、平衡化段階が開始される。換言すれば、起動されたクロック（ＲＷＣＫ１またはＲＷＣＫ２）の立ち上がりエッジによって、評価段階がトリガされ、引き続き、帰還回路部分２００によって実施される自己調時式ループを用いて、組み合わせにより、評価段階から平衡化段階に入ることになる。従って、同じクロック・エッジによって、ＳＡ動作の評価段階と平衡化段階の両方をトリガするよう動作可能である。さらに、クロックは、相補性であるので、１つのクロック・サイクル全体に対して２つの立ち上がりエッジが生じ、データインターフェース回路の二エッジトリガ動作とも呼ぶべき動作が可能となる。
【００１３】
ある典型的な実施態様の場合、ゼロ・キャッチャ回路のいずれか、従って、２つの相補性クロックのいずれかの効果を適切な論理によって無効にすることが可能であり、これによって、単一エッジ・トリガ動作だけを実施することが可能になる。図２に示す典型的な帰還回路部分２００の場合、ＡＮＤゲート２１８は、ターボ信号２２０でＧＯＴ＿ＩＴ＿Ｃ１  ２１５に論理積演算（ＡＮＤ演算）を施すことが可能であり、その出力は、ＭＵＸ ２２０に供給される。従って、二エッジトリガ動作が不要であれば、ターボ信号２２０は論理０にセットされ、この結果、ＳＡ １１０は、クロック・サイクルのＲＷＣＫ１＝論理０、ＲＷＣＫ２＝論理１の位相全体にわたって、平衡化段階に保持される。
【００１４】
次に図３を参照すると、図１に示すＳＡＬ回路構成に用いられる、典型的なセンス・アンプ、例えば、ＳＡ １１０の回路図が示されている。２つのＰＭＯＳトランジスタＴ１及びＴ２、及び、２つのＮＭＯＳトランジスタＴ３及びＴ４が、共に、一対の交差結合インバータとして構成されている。ここで、ノードＳＢ３０２及びＲＢ ３０４は、トランジスタの間に形成された１対の相補性データ・ノードを表している。トランジスタＴ８／Ｔ１０及びＴ９／Ｔ１１（これらのデバイス（素子）は、それぞれ、ＥＶＡＬ１１２によってオン／オフされる、）は、それぞれ、平衡化段階中に、データ・ノード３０２及び３０４を事前充電して、平衡をとるために設けられている。インバータ３０３及び３０５は、データ・ノードの論理レベルを反転して、それぞれ、１対の相補性データ信号Ｓ １１４及びＲ  １１６を発生することが可能である。入力データ信号（ＶＩＮ）１０６及び基準信号（ＶＲＥＦ）１０８は、それぞれ、ＮＭＯＳデバイスＴ６及びＴ７に加えられてそれらの動作をゲート制御する。ノード３０６は、評価段階中に、ＥＶＡＬ １１２がトランジスタＴ１２をオンにすると、低に駆動される。
【００１５】
図４には、高から低への遷移を捕捉するための典型的な動的ラッチ回路４００が示されているが、この動的ラッチ回路は、図２に示す典型的な帰還回路２００においてゼロ・キャッチャとして有効に利用することが可能である。動的ラッチ回路４００は、ＣＫ信号が論理低状態にある場合、入力信号４０８における高から低への遷移の耐雑音性捕捉を可能にする３つのインバータ４０２、４０４、及び、４０６を備えた回路構成から構成されるのが好ましい。トランジスタＭ１及びＭ２は、インバータ４０２を形成するよう動作可能であり、インバータ４０２の出力４１０は、トランジスタＭ７及びＭ８を含むインバータ４０６に対する入力として供給される。トランジスタＭ５及びＭ６を含むインバータ４０４は、インバータ４０６と交差結合されている。ノード４１２は、出力信号を送り出すよう動作可能である。トランジスタＭ３及びＭ４は、プル・ダウン・デバイスとして機能し、オンになると、内部ノード４１４を低に駆動する。入力信号４０８及びＣＫ４０９が高の場合、ノード４１０は低に駆動され、これが、インバータ４０４及び４０６の再生フィードバック（正のフィードバック）関係により、出力４１２において論理高として迅速に伝搬される。ＣＫ４０９が低の場合、入力信号４０８における高から低への遷移によって、ノード４１０が高に駆動され、それが、出力４１２に論理低として現れる。
【００１６】
次に、データ受信機インターフェース回路及びその構成回路部分に関する上記詳細な説明に照らし、必要に応じて図１〜４を参照して、本発明の一般的な動作について説明する。最初は、データインターフェース回路１００は停止している。この場合、ターボ＝１、ＲＷＣＫ１＝０、ＲＷＣＫ２＝１、ＧＯＴ＿ＩＴ＿Ｃ１＝０、ＧＯＴ＿ＩＴ＿Ｃ２＝１、及び、ＥＶＡＬ＝０である。この時点で、ＳＡ １１０（図３）は、平衡化段階にある。この場合、ＳＡの全ての内部ノードが平衡状態にあり、ＳＢ及びＲＢノードが事前充電されている。従って、データ信号Ｓ及びＲは、低に駆動されるが、これは、その反転信号Ｓ＿Ｌ及びＲ＿Ｌが高（すなわち、［１，１］状態）に駆動されることを表している。
【００１７】
クロック遷移ＲＷＣＫ１＝１及びＲＷＣＫ２＝０（すなわち、第１のクロックが同相にある）と同時に、ＥＶＡＬ １１２は高に駆動され、これによって、ＳＡがその評価段階に入ることになる。データ入力ＶＩＮがＶＲＥＦより高い電圧である場合、プル・ダウン・デバイスＴ１２がオンのため、ＳＡ １１０のＳＢノード３０２は、優先的に低に駆動される。ＳＡ内における再生フィードバック（すなわち、正のフィードバック）によって、相補性ＲＢノード３０４が迅速に論理高状態に駆動されることが保証される。結果として、データ信号（Ｓ）１１４は、高になり、その相補性信号（Ｒ）は、低のままである。
【００１８】
Ｓ＝１及びＲ＝０の場合、ＳＲＬＡＴ １２２は、ＳＥＴ状態に遷移する。この結果、Ｑ＿ＵＢ １２８が論理高状態に遷移するのに対して、その相補性信号（ＱＢ＿ＵＢ）１３０は低になる。その一方で、反転データ信号（Ｓ＿Ｌ及びＲ＿Ｌ）は、［１，１］状態から［０，１］状態に遷移し、これが、ＸＯＲゲート２０２（図２）によって検出される。引き続き、ＧＯＴ＿ＩＴ ２０４が高に駆動され、次に、これがインバータ２０６によって反転されて、ＮＧＩ＿Ｕ ２０８が論理低状態に駆動される。
【００１９】
ＮＧＩ＿Ｕ ２０８が１から０に遷移すると、ゼロ・キャッチャ回路ＤＬＡＴ＿Ｒ２ ２１２がトリガされ（ＲＷＣＫ２が低のため）、ＧＯＴ＿ＩＴ＿Ｃ２  ２１７が論理低状態に駆動される。この論理低は、ＭＵＸ ２２０を介して伝搬され、その結果、ＥＶＡＬ １１２が低にプルダウンされる。これに応答して、ＳＡの評価段階が停止され、平衡化操作が、それに後続して実施される。従って、当業者には明らかなように、クロックの立ち上がりエッジの発生時に、データ検知動作がほぼ完了すると、自己調時式ループが実施されて、ＳＡがその評価段階から抜け出すことになる。さらに、ＳＡは、その不平衡評価段階において、（データ・ノードを適正な論理レベルに駆動するのに必要な）最少量の時間だけ費やすことが許されるので、ＳＯＩデバイスにおいて蓄積された本体バイアス（または基板バイアス）に起因するデバイスの不整合が有効に低減される。
【００２０】
ＳＡが、評価段階に続いて平衡化段階になると（自己調時式（または自己同期式）帰還ループ回路によってＥＶＡＬ制御信号１１２が低に駆動されるため）、内部ＳＢ及びＲＢノードは、事前充電により高にプル・アップされる。Ｓ及びＲデータ信号１１４、１１６は共に、低に駆動され、この結果、ＳＲラッチ１２２はＨＯＬＤ状態に駆動される。ほぼ同時に、反転Ｓ＿Ｌ及びＲ＿Ｌ信号１２４、１２６が、［１，１］状態に遷移し、その結果、ＧＯＴ＿ＩＴ ２０４が低に駆動される。従って、ＮＧＩ＿Ｕ信号２０８は、高に駆動される。
【００２１】
ゼロ・キャッチャ回路（ＤＬＡＴ＿Ｒ２）２１２に対するクロック入力（すなわち、ＲＷＣＫ２）が依然として低のため、ＧＯＴ＿ＩＴ＿Ｃ２  ２１７は、論理０状態のままであり、従って、ＥＶＡＬ １２２が引き続き低に保持されることが保証される。従って、ＮＧＩ＿Ｕ ２０８及びＲＷＣＫ１ ２１４が両方とも高の場合、ＧＯＴ＿ＩＴ＿Ｃ１  ２１５は、次の（すなわち、ＲＷＣＫ２ ２１６における）クロック遷移に備えて、高に駆動される。
【００２２】
クロックが遷移すると、その結果、ＲＷＣＫ２が論理高状態に遷移して（すなわち、クロックが同相になり）、ＲＷＣＫ１が論理低状態（位相がずれる）に遷移し、ＳＡＬ回路部分が、その評価段階において、上述したのと同じデータ検知ステップを繰り返す。これに対応して、帰還回路に対するＳ＿Ｌ及びＲ＿Ｌ入力が（検知される次のデータ値に従って）、［１，０］または［０，１］状態に変化し、この遷移が、全体にわたって伝搬して、評価段階を停止させ、その結果、次の平衡化段階が開始される。ＤＬＡＴ＿Ｒ１ゼロ・キャッチャ回路２１０が、このクロック位相において起動し、これに対応して、ＧＯＴ＿ＩＴ＿Ｃ１  ２１５及びＧＯＴ＿ＩＴ＿Ｃ２  ２１７の役割が逆になる。上記において示唆したように、二エッジ・トリガ動作を所望しない場合は、ターボ信号２１８を低に拘束することによって、ＲＷＣＫ１＝０及びＲＷＣＫ２＝１であるクロック位相全体にわたって、ＳＡを平衡化段階に保持することができる。
【００２３】
次に図５を参照すると、本発明のＳＡＬ構成の二エッジ・トリガ動作を実施するために用いられる各種信号の波形を例示した複数のタイミング図のパネルが示されている。当業者には明らかなように、それらの信号に関して示されたタイミング関係は、基本的に、上述の関係をグラフで表したものである。従って、それらの信号に関連した顕著な特徴のいくつかに限って以下で説明する。
【００２４】
パネル５０２Ａには、２つの相補性クロック信号ＲＷＣＫ１ ２１４及びＲＷＣＫ２ ２１６が描かれており、各クロックは、１／２サイクルにわたって同相（すなわち、論理高状態）である。パネル５０２Ｂには、ＶＩＮ １０６、ＶＲＥＦ １０８、及び、Ｑ＿ＵＢ １２８の関係が描かれている。パネル５０２Ｃには、ＥＶＡＬ １１２、相補性Ｓ及びＲデータ信号１１４及び１１６、及び、ＧＯＴ＿ＩＴ信号２０４が描かれている。特に、ＲＷＣＫ１が１になり、ＲＷＣＫ２が０になる、クロック・クロスオーバー５０５を参照すると、ＥＶＡＬ １１２が高になるにつれてＶＩＮがＶＲＥＦを超えるので、相補性Ｓ及びＲデータ信号が引き離される（Ｓが高に駆動され、Ｒが低に駆動される）。ＸＯＲゲートを用いてＳ＿Ｌ及びＲ＿Ｌ信号の遷移を捕捉するＧＯＴ＿ＩＴ信号２０４が、その後、高に駆動される。ＶＩＮ １０６は、そのすぐ後、低に駆動されるが、受信回路は、適正なデータをラッチするのに十分なほど高速である。次に、ＥＶＡＬ信号１１２が低にプル・ダウンされて、評価段階が停止する。ＲＷＣＫ１ ２１４が、依然として高にある間に、ＳＡは、クロック位相の残りの部分に対して平衡化段階に入る。同様に、ＶＩＮ＜ＶＲＥＦになり、ＲＷＣＫ２が高に駆動される、クロック・クロスオーバー５０６を参照すると、ＥＶＡＬ １１２が高に駆動され、その結果として、次に、Ｒ信号１１６が論理高状態にプル・アップされ、その相補性Ｓ信号１１４が大地電位（すなわちアース電位）にプル・ダウンされる。パネル５０２Ｄには、自己調時式帰還ループ動作の間、ＥＶＡＬ信号１１２の論理状態を制御して、評価段階を停止させる、ゼロ・キャッチャ出力、ＧＯＴ＿ＩＴ＿Ｃ１ ２１５、及び、ＧＯＴ＿ＩＴ＿Ｃ２ ２１７の関係が示されている。
【００２５】
図６は、本発明の二エッジ・トリガ・データ受信方法に必要とされるさまざまなステップのフローチャートである。第１の基準クロックにおける論理遷移に応答して、評価段階にあるセンス・アンプがデータ値を検知すると（ステップ６０２）、第１のクロックが依然として遷移した状態（例えば、論理高状態）にある間に、自己調時式帰還ループ経路を用いて、評価段階が停止される（ステップ６０４）。評価段階が停止すると、ＳＡは平衡化段階に入り、その内部ノードに事前充電を施す。その後、第２の基準クロックにおいて論理遷移に遭遇すると、次のデータ値が検知される（ステップ６０６）。自己調時式帰還ループ経路は、第２のクロック位相におけるデータ検知動作がほぼ完了したのを検出するよう動作可能であり、それを検出すると、第２のクロックが依然として遷移した状態（すなわち、論理高状態）にある間に、ＳＡの評価段階が再び停止される（ステップ６０８）。
【００２６】
以上の詳細な説明から明らかなことであるが、本発明によれば、最新技術の欠陥及び短所を伴うことなく、ＳＯＩベースの回路における基板バイアス効果を緩和するための画期的な解決策が得られる。従って、本発明の教示を実施することにより、今日のＶＬＳＩ回路において、性能を低下させる「副作用」を軽減して、ＳＯＩテクノロジの有利な特徴を実現することが可能になる。さらに、本発明によれば、データ検知用途において、各クロックサイクル毎に２つの立ち上がりエッジを利用して、センス・アンプ回路対する繰り返しを要求することなく、スループットの向上（「ダブル・デューティ」性能）を達成することが可能になる。
【００２７】
以上の詳細な説明から本発明の動作及び構成が明らかになるものと確信する。図示し、説明した本発明の回路、装置、及び、方法の実施態様は、望ましいものであるが、特許請求の範囲に記載した本発明の範囲を逸脱することなく、それらの実施態様にさまざまな変更及び修正を加えることが可能であることが容易に理解されよう。それらの変更及び修正には、例えば、上述の自己調時式（または自己同期式）停止機構の機能を実施するのに必要な、さまざまな論理ゲートの実装及びクロック信号の発生に関するもの、あるいは、用いられるＳＯＩプロセスのタイプまたは特定の意匠登録出願に関するものなどが含まれる。
【００２８】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．データ操作方法であって、
第１のクロック（２１４）における論理遷移に応答して、評価段階にあるセンス増幅器（センス・アンプ）（１１０）によってデータ値を検知するステップと、
前記センス・アンプの評価段階を停止して、前記第１のクロック（２１４）がまだ遷移した状態にある間に、平衡化段階に入るようにするステップと、
第２のクロック（２１６）における論理遷移に応答して、前記センス・アンプ（１１０）によって次のデータ値を検知するステップと、
前記センス・アンプの評価段階を停止して、前記第２のクロック（２１６）がまだ遷移した状態にある間に、次の平衡化段階に入るようにするステップ
を含む、データ操作方法。
２．さらに、前記センス・アンプ（１１０）による前記検知ステップの後にデータをラッチするステップを含む、上項１に記載のデータ操作方法。
３．前記第１のクロック（２１４）及び第２のクロック（２１６）における前記論理遷移に、低から高への遷移が含まれることからなる、上項１または上項２に記載のデータ操作方法。
４．前記第１と第２のクロック（２１４、２１６）が互いに相補性である、上項１、２、または３に記載のデータ操作。
５．前記データ値及び前記次のデータ値が、オフ・チップ回路（すなわち、チップ外の回路）とオン・チップ・メモリ・アレイの一方によって供給される、上項１、２、３、または４に記載のデータ操作方法。
６．前記センス・アンプの評価段階が、前記センス・アンプ（１１０）によって生成される１対の相補性データ信号（１１４、１１６）に応答して動作する帰還回路（２００）によって停止させられることからなる、上項１、２、３、４、または５に記載のデータ操作方法。
７．データを検知することが可能なセンス・アンプ（１１０）、及び、前記データを保持することが可能なラッチ（１２２）を備えるセンス増幅器（センス・アンプ）ラッチ回路部分（１０９）であって、前記センス・アンプ（１１０）が、少なくとも部分的に、評価段階と平衡化段階とで前記センス・アンプの動作を交互に切り換えるよう動作する制御信号（１１２）に応答して、１対の相補性データ信号（１１４、１１６）を発生するように動作することからなる、センス増幅器ラッチ回路部分と、
少なくとも部分的に、前記１対の相補性データ信号（１１４、１１６）及び１対の相補性クロック信号（２１４、２１６）に応答して動作する帰還回路部分（２００）であって、データ検知動作がほぼ完了すると、前記センス・アンプの評価段階を停止させるために自己調時式ループを動作させることからなる、帰還回路部分
を備える、データインターフェース回路（１００）。
８．前記ラッチ（１２２）が、セット・リセット（Ｓ−Ｒ）ラッチを備える、上項７に記載のデータインターフェース回路（１００）。
９．前記帰還回路部分（２００）が、
前記１対の相補性データ信号（１１４、１１６）を反転することによって発生される１対の反転データ信号（１２４、１２６）に応答して動作する排他的ＯＲ（ＸＯＲ）ゲート（２０２）と、
前記ＸＯＲゲートの出力に結合されたインバータ（２０６）と、
前記インバータの出力に結合された１対のゼロ・キャッチャ回路（２１０、２１２）であって、各ゼロ・キャッチャ回路は、特定のクロック位相において、前記センス・アンプのデータ検知動作がほぼ完了したことを示す、前記インバータ出力における高から低への遷移を検出するよう動作可能であることからなる、１対のゼロ・キャッチャ回路と、
前記ゼロ・キャッチャ回路（２１０、２１２）の一方が、前記特定のクロック位相において論理低を発生すると、論理低状態を前記制御信号（１１２）に伝搬するマルチプレクサ（２２０）
を備えることからなる、上項７または８に記載のデータインターフェース回路（１００）。
１０．前記センス・アンプ・ラッチ回路部分（１０９）及び前記帰還回路部分（２００）の少なくとも一方が、絶縁体上シリコン（ＳＯＩ）デバイスから構成される、上項７、８、または９に記載のデータインターフェース回路（１００）。
【００２９】
要約すると、本発明は、例えば、マイクロプロセッサのようなVLSIコンポーネント内のシングルエンド型オフチップ信号受信器として動作可能なデータインターフェース回路(100)などの、絶縁体上シリコン（SOI)ベースの回路における履歴効果を緩和するための方法及び装置を提供するものである。センス増幅器（センスアンプ）ラッチ回路構成(109)は、データを検知するよう動作するセンスアンプ(110)と、検知したデータを保持するよう動作するラッチ(122)を備える。データが利用可能な場合、センスアンプ(110)は、評価フェーズと平衡化（すなわち事前充電）フェーズとでセンスアンプの動作を切り換えるために使用される制御信号(112)に応答して、１対の相補型データ信号(114,116)を生成する。フィードバック回路部(200)は、インターフェース回路(100)に供給される２つの相補型クロック(214,216)の一方に関連するクロック位相内において制御信号の論理状態を変更するよう動作する。連携動作により評価フェーズから平衡化フェーズに入るので、評価フェーズと平衡化フェーズの両方を、同じクロックエッジからトリガすることができる。
【００３０】
【発明の効果】
本発明によれば、絶縁体上シリコン（SOI)ベースの回路における履歴効果を低減するための方法及び装置が提供される。
【図面の簡単な説明】
【図１】センス増幅器（センス・アンプ）ラッチ構成を備えるＳＯＩベースのデータインターフェース回路の現在のところ望ましい典型的な実施態様に関する略機能図であり、本発明の教示に従うこの構成によれば履歴効果が緩和される。
【図２】同じクロック・エッジからセンス・アンプの評価段階及び平衡化段階を実施するために、本発明の教示に従って提供される典型的な帰還回路の略機能図である。
【図３】図１に示す構成に用いられる典型的なセンス・アンプ回路の回路図である。
【図４】図２の帰還回路に有効に用いることが可能な、高から低への遷移を捕捉するための典型的な動的ラッチ回路を示す図である。
【図５】本発明のセンス・アンプ・ラッチ構成の二エッジ・トリガ動作を実施するために用いられるさまざまな信号を例示した複数のタイミング図のパネルである。
【図６】本発明の二エッジ・トリガ・データ受信動作方法に含まれるさまざまなステップのフローチャートである。
【符号の説明】
１０９  センス・アンプ・ラッチ回路部分
１００  データインターフェース回路
１１０  センス・アンプ
１１２  制御信号
１１４、１１６  相補性データ信号
１２２  ラッチ
２００  帰還回路部分
２０２  排他的ＯＲ（ＸＯＲ）ケード
２０６  インバータ
２１０、２１２  ゼロ・キャッチャ回路
２１４、２１６  クロック信号
２２０  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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