(57)【要約】      （修正有）【課題】高速且つ低消費電力のＩ／Ｏ回路を提供する。【解決手段】差動方式のＩ／Ｏ回路は，入力信号に応じた相補信号を出力するドライバ１０と，ドライバから出力された相補信号を伝送する第１の線路２１及び第２の線路２２からなるペア伝送路２０と，ペア伝送路を伝送した相補信号が入力されるレシーバ３０を備える。ドライバは，入力信号と同相の正相信号を第１の線路に供給する正相ＣＭＯＳインバータ１１と，入力信号と逆相の逆相信号を第２の線路に供給する逆相ＣＭＯＳインバータ１２を含む。正相ＣＭＯＳインバータと逆相ＣＭＯＳインバータは，ｎＭＯＳトランジスタとｐＭＯＳトランジスタを含んで構成されている。ｎＭＯＳトランジスタとｐＭＯＳトランジスタのオン抵抗値は，それぞれ，ペア伝送路の特性インピーダンスの１／２の規定値に一致しているか，この規定値の±３０％の範囲で整合している。【選択図】図２
2016219948.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じた相補信号を出力するドライバ（１０）と，
前記ドライバ（１０）から出力された前記相補信号を伝送する第１の線路（２１）及び第２の線路（２２）を有するペア伝送路（２０）と，
前記ペア伝送路（２０）を伝送した前記相補信号が入力されるレシーバ（３０）と，を備えた
差動方式の入出力インターフェース回路であって，
前記ドライバ（１０）は，
前記入力信号と同相の正相信号を前記第１の線路（２１）に供給する正相ＣＭＯＳインバータ（１１）と，
前記入力信号と逆相の逆相信号を前記第２の線路（２２）に供給する逆相ＣＭＯＳインバータ（１２）と，を含み
前記正相ＣＭＯＳインバータ（１１）と前記逆相ＣＭＯＳインバータ（１２）は，それぞれ，ｎＭＯＳトランジスタ（１１ａ，１２ａ）とｐＭＯＳトランジスタ（１１ｂ，１２ｂ）を含んで構成され，
前記ｎＭＯＳトランジスタ（１１ａ，１２ａ）と前記ｐＭＯＳトランジスタ（１１ｂ，１２ｂ）のオン抵抗値は，前記ペア伝送路（２０）の特性インピーダンスの１／２の規定値に一致しているか，若しくは前記規定値の±３０％の範囲で整合している
入出力インターフェース回路。
【請求項２】
前記ドライバ（１０）側及び前記レシーバ（３０）側には，信号エネルギの反射を防止するための５００Ω未満の抵抗値を持つ終端抵抗が設けられていない
請求項１に記載の入出力インターフェース回路。
【請求項３】
前記レシーバ（３０）は，
前記第１の線路（２１）を伝送した前記正相信号が入力する正相ＣＭＯＳインバータ（３１）と，
前記第２の線路（２２）を伝送した前記逆相信号が入力する逆相ＣＭＯＳインバータ（３２）と，を含む
請求項１又は請求項２に記載の入出力インターフェース回路。
【請求項４】
前記ドライバ（１０）と前記レシーバ（３０）の外部接続側に，５００Ω以上の抵抗値を持つ抵抗（４１，４２，４３，４４）が，電源側とグランド側にそれぞれ接続されている
請求項１から請求項３のいずれかに記載の入出力インターフェース回路。
【請求項５】
前記オン抵抗値は，前記規定値よりも低く設定されており，
前記ｎＭＯＳトランジスタ（１１ａ，１２ａ）と前記ｐＭＯＳトランジスタ（１１ｂ，１２ｂ）の少なくともいずれか一つのオン抵抗値を，前記規定値に一致させることのできる抵抗調整手段（５０）を，さらに備える
請求項１から請求項４のいずれかに記載の入出力インターフェース回路。
【請求項６】
信号を出力するドライバ（１１０）と，
前記ドライバ（１１０）から出力された前記信号を伝送する伝送路（１２０）と，
前記伝送路（１２０）を伝送した前記信号が入力されるレシーバ（１３０）と，を備えた
シングルエンド方式の入出力インターフェース回路であって，
前記ドライバ（１１０）は，前記信号を前記伝送路（１２０）に供給するＣＭＯＳインバータ（１１１）を含み
前記ＣＭＯＳインバータ（１１１）は，ｎＭＯＳトランジスタ（１１１ａ）とｐＭＯＳトランジスタ（１１１ｂ）を含んで構成され，
前記ｎＭＯＳトランジスタ（１１１ａ）と前記ｐＭＯＳトランジスタ（１１１ｂ）のオン抵抗値は，前記伝送路（１２０）の特性インピーダンスと等しい規定値に一致しているか，若しくは前記規定値の±３０％の範囲で整合している
入出力インターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，入出力インターフェース回路に関する。本発明の入出力インターフェース回路は，ドライバから出力されるデジタル信号を，伝送路を介して，レシーバに伝達する。具体的に説明すると，本発明は，ドライバとレシーバの終端を実質的に開放することにより，大幅に消費電力を低減することを目的としたインターフェース回路に関するものである。
【背景技術】
【０００２】
近年，クラウドコンピューティングの時代となり，論理ＬＳＩ（Large Scale Integration）とメモリＬＳＩなどのＬＳＩ間における通信の高性能化や，消費電力の低減が緊急の課題であるとされている。特に，現在では，ＬＳＩに含まれる入出力インターフェース回路（以下，「Ｉ／Ｏ回路」ともいう。）の高速化や，バンド幅の拡大の実現が求められている。すなわち，現在では，Ｉ／Ｏ回路によるデータ処理や，メモリからのデータ取り込み処理，さらにはルータやスイッチなどのネットワーク機能処理の高速化が求められている。
【０００３】
しかし，従来のノイマン型コンピュータやメモリスイッチは，いまやその処理速度は限界に達しているといえる。その理由は，従来のノイマン型コンピュータで用いられているＩ／Ｏ回路が，ある程度長い配線間の通信を行うための回路だからである。つまり，Ｉ／Ｏ回路が長い配線を含むものであると，その配線による信号の遅れや，配線の特性に起因する信号波形の劣化と減衰が起こり易くなるため，処理の高速化が阻害されることとなる。また，このようなＩ／Ｏ回路において，処理の高速化を実現するためには，出力回路であるドライバの駆動力を高めたり，さらには入力回路であるレシーバにおいて減衰した信号波形を回復したりする必要がある。一般的に，ＬＳＩの内部回路の電力は，Ｉ／Ｏ回路において，５０％から２００％消費されるといわれている。このため，Ｉ／Ｏ回路において消費した電力を補償するためには，ドライバ側に駆動力を増強するための回路を設置したり，レシーバ側に減衰した信号波形を回復するための回路を設置したりする必要が生じる。しかしながら，ドライバの駆動力を高めたり，レシーバ側で信号波形を回復したりすると，大きな電力が余計に消費されることとなる。
【０００４】
このように，従来のＩ／Ｏ回路では，処理を高速化したりバンド幅を拡大すると，消費電力が増大し，反対に，消費電力を低減させると，処理が低速化したりバンド幅が縮小することとなる。従って，近年のクラウドコンピューティング化に適切に対応するためには，バンド幅の拡大と処理の高速化を実現しつつ，消費電力を低減させるという，相反する２つの課題を同時に解決しなければならない。
【０００５】
ここで，このような課題を解決するための試みとして，ドライバの終端側に，伝送路の特性インピーダンスと整合した終端抵抗を設ける技術が提案されている（特許文献１）。つまり，この特許文献１の従来技術では，レシーバ直前の伝送路に，特性インピーダンスに整合した終端抵抗を取り付けることで，レシーバ端に達した信号エネルギをすべて熱に変換し，このレシーバ端において信号エネルギが全反射することを防止する。このため，従来のＩ／Ｏ回路では，信号エネルギが，常にドライバからレシーバに一方向伝達するようになる。このように，終端抵抗の抵抗値を調整して，伝送路の特性インピーダンスとの不整合を解消することで，数百ＭｂｐｓからＧｂｐｓ帯域の高速なＩ／Ｏ回路であっても，ドライバからレシーバまでの伝送路において，信号エネルギが多重反射する事態を防止することができる。その結果，ドライバからレシーバまでの伝送路において，デジタル信号は反射波の影響を受けることがなくなるため，信号波形の劣化を防止することができる。これにより，特許文献１の従来技術によれば，伝送路における信号伝送を高速化できるとされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１７４５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら，特許文献１に開示された従来のＩ／Ｏ回路のように，レシーバ直前の伝送路に終端抵抗を設けると，ドライバから出力された信号のエネルギがこの終端抵抗で吸収されることなる。このため，終端抵抗を持つ従来のＩ／Ｏ回路では，ドライバ側から最大出力で信号を出力しても，伝送路の特性によっては，信号の振幅が１／３以下にまで劣化する可能性があった。また，特許文献１に開示されたＩ／Ｏ回路のように，レシーバ直前の伝送路に終端抵抗を設けた場合であっても，レシーバに伝達した伝送信号の波形は，線路の直流抵抗と長さに応じて減衰されたり，立ち上がり及び立ち下がりの勾配のような鈍り（なまり）を伴うという問題があった。一般的に，この伝送信号の波形が減衰したり鈍りが大きくなると，レシーバ側に，その波形を整形するための回復回路を付加する必要がある。このように，レシーバ側に回復回路が設けると，その分，Ｉ／Ｏ回路における信号の伝送処理において余計に電力が消費される。特に，装置構成が複雑となりＩ／Ｏ回路の数が増大した場合には，波形の回復に必要な電力も大きくなり，結果として装置全体における消費電力の増大が非常に深刻な問題となっていた。
【０００８】
このような従来技術の問題は，ドライバ側又はレシーバ側に終端抵抗を設け，この終端抵抗によって信号エネルギの反射又は再反射を防止している構成に起因するものであると考えられる。
【０００９】
そこで，本発明は，ドライバ側及びレシーバ側に終端抵抗を実質的に設けずに，送端及び受端を開放して，伝送路を伝送する信号エネルギの減衰を防止しつつ，なお且つ，その伝送路内で発生する信号エネルギの多重反射を防止することを目的とする。すなわち，本発明のＩ／Ｏ回路は，まず，伝送路内での信号エネルギの多重反射を防止することで，伝送処理の高速化及びバンド幅の拡大させる。そして，本発明のＩ／Ｏ回路は，ドライバから出力された信号エネルギの減衰を防止することで，回路全体における消費電力を低減させる。このように，本発明は，バンド幅の拡大と処理の高速化を実現しつつ，消費電力を低減させるという，相反する２つの課題を同時に解決することを目指すものである。
【課題を解決するための手段】
【００１０】
そこで，本発明の発明者らは，上記従来の問題を解決する手段について鋭意検討した結果，差動方式の入出力インターフェース回路（Ｉ／Ｏ回路）においては，ドライバ側及びレシーバ側に終端抵抗を設けなくても，ドライバを構成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのオン抵抗値を，ペア伝送路の特性インピーダンスの１／２に実質的に一致させることで，予想外にも，伝送路内において信号エネルギの多重反射が発生しないことを見出した。つまり，ドライバ側及びレシーバ側の終端抵抗を廃止して，ドライバとレシーバの終端を開放することにより，消費電力を大幅に低減することができる。さらに，ドライバのオン抵抗値をペア伝送路の特性インピーダンスの１／２に実質的に一致させることで，伝送路内における信号エネルギの多重反射が回避できる。従って，例えばドライバからの出力信号のバンド幅を拡大したり，１Ｇｂｐｓ以上の高速な帯域での信号伝送が可能となる。そして，本発明者らは，上記知見に基づけば，従来技術の課題を解決できることに想到し，本発明を完成させた。具体的に説明すると，本発明は以下の構成を有する。
【００１１】
本発明の第１の側面は，差動方式の入出力インターフェース回路に関する。
差動方式の入出力インターフェース回路は，ドライバ１０と，ペア伝送路２０と，レシーバ３０と，を備える。ドライバ１０は，入力信号に応じた相補信号を出力する。ペア伝送路２０は，ドライバ１０から出力された相補信号を伝送する第１の線路２１及び第２の線路２２を有する。レシーバ３０は，ペア伝送路２０を伝送した相補信号が入力される。
ここで，ドライバ１０は，正相ＣＭＯＳインバータ１１と，逆相ＣＭＯＳインバータ１２を含む。正相ＣＭＯＳインバータ１１は，入力信号と同相の正相信号を第１の線路２１に供給する。逆相ＣＭＯＳインバータ１２は，入力信号と逆相の逆相信号を第２の線路２２に供給する。
また，正相ＣＭＯＳインバータ１１と逆相ＣＭＯＳインバータ１２は，それぞれ，ｎＭＯＳトランジスタ１１ａ，１２ａと，ｐＭＯＳトランジスタ１１ｂ，１２ｂと，を含んで構成されている。
そして，ｎＭＯＳトランジスタ１１ａ，１２ａとｐＭＯＳトランジスタ１１ｂ，１２ｂのオン抵抗値は，それぞれ，ペア伝送路２０の特性インピーダンスの１／２の規定値に一致しているか，若しくはこの規定値の±３０％の範囲で整合している。
【００１２】
上記構成のように，差動方式の入出力インターフェース回路において，ｎＭＯＳトランジスタ１１ａ，１２ａとｐＭＯＳトランジスタ１１ｂ，１２ｂ（以下，あわせて単に「ＭＯＳトランジスタ」ともいう。）のオン抵抗値を，ペア伝送路２０の特性インピーダンスの１／２の値に実質的に一致させる。これにより，レシーバ３０で反射した信号エネルギが，ドライバ１０で吸収されることとなる。従って，ドライバ１０側で信号エネルギが再反射することを回避できるため，ペア伝送路２０内において信号エネルギが多重反射することを防止できる。
【００１３】
本発明に係る差動方式の入出力インターフェース回路において，ドライバ１０側及びレシーバ３０側には，信号エネルギの反射を防止するための５００Ω未満の抵抗値を持つ終端抵抗が設けられていないことが好ましい。
【００１４】
上記構成のように，ドライバ１０側及びレシーバ３０側から終端抵抗を排除することで，ドライバ１０から出力された信号エネルギが減衰することを防止できる。これにより，ドライバ１０の駆動力を増強したり，レシーバ３０において信号波形を回復する必要がなくなるため，信号伝送時における消費電力を低減することができる。また，上述のように，本発明によれば，ペア伝送路２０内における多重反射を防止できるため，反射を防止するための終端抵抗を設ける必要がない。さらに，終端抵抗を排除することで，入出力インターフェース回路の構成を簡易化することができ，製造コストを低減することができる。
【００１５】
本発明に係る差動方式の入出力インターフェース回路において，レシーバ３０は，ドライバ１０と同様に，正相ＣＭＯＳインバータ３１と逆相ＣＭＯＳインバータ３２を含んで構成されていることが好ましい。つまり，正相ＣＭＯＳインバータ３１には，第１の線路２１を伝送した正相信号が入力され，逆相ＣＭＯＳインバータ３２には，第２の線路２２を伝送した逆相信号が入力される。
【００１６】
上記構成のように，ドライバ１０側及びレシーバ３０側の構成を等価とすることで，ドライバ１０から出力された信号エネルギが，レシーバ３０側でほぼ全反射するようになる。この全反射により，レシーバ３０は到達振幅の２倍の振幅を感じることができ，ドライバ１０の振幅を従来型の１／２で出力可能な手段を与えることになる。そして，全反射したエネルギをドライバ１０側で吸収することで，信号波形の劣化や減衰を適切に解消することができる。
【００１７】
本発明に係る差動方式の入出力インターフェース回路において，ドライバ１０とレシーバ３０の外部接続側に，５００Ω以上の抵抗値を持つ抵抗４１，４２，４３，４４が，電源側とグランド側にそれぞれ接続されていることとしてもよい。
【００１８】
上記構成のように，ドライバ１０側とレシーバ３０側にそれぞれ，５００Ω以上の抵抗値を持つ抵抗４１，４２，４３，４４を設けることで，ＥＳＤ（Electro-Static Discharge； 静電気放電）を回避することができる。すなわち，特に差動方式のような高速の入出力インターフェース回路では，一般的に，ＥＳＤ対策としてクランプダイオードが挿入されている。しかし，クランプダイオードは大きな容量成分を持つことから，完全に終端抵抗値を整合させることが難しい。また，クランプダイオードの容量は，高速動作の大きな妨げとなる。そこで，本発明では，比較的大きい抵抗値を持つ抵抗４１，４２，４３，４４を挿入することで，クランプダイオードを排除しつつ，ＥＳＤを適切に解消することができる。なお，ここにいう抵抗４１，４２，４３，４４は，ＥＳＤを解消することを目的とした比較的大きい抵抗値を持つものであり，信号エネルギの反射波を吸収することを目的とした終端抵抗とは異なる構成である。
【００１９】
本発明に係る差動方式の入出力インターフェース回路において，ＭＯＳトランジスタのオン抵抗値は，規定値（ペア伝送路の特性インピーダンスの１／２の値）よりも低く設定されていてもよい。この場合に，本発明は，ｎＭＯＳトランジスタ１１ａ，１２ａとｐＭＯＳトランジスタ１１ｂ，１２ｂの少なくともいずれか一つのオン抵抗値を，上記の規定値に一致させることのできる抵抗調整手段５０を，さらに備えることが好ましい。
【００２０】
上記構成のように，抵抗調整手段５０を設けることで，ＭＯＳトランジスタのオン抵抗値が規定値に一致するように，微調整することが可能となる。特に，ＭＯＳトランジスタのオン抵抗値が規定値を上回っている状態は，電力消費が大きくなるなどの問題があり，好ましい状態ではない。このため，上記のように，予めＭＯＳトランジスタのオン抵抗値を規定値よりも低く抑えつつ，その低い分については，抵抗調整手段５０によって抵抗値を底上げして調整するようにすることが好ましい。
【００２１】
本発明の第２の側面は，シングルエンド方式の入出力インターフェース回路に関する。シングルエンド方式の入出力インターフェース回路は，上記した差動方式のインターフェース回路と比較すると，高速で動作させることは難しい。このため，差動方式の方が好ましい形態ではあるが，シングルエンド方式についても，線路内での多重反射を防止するための構成について，以下に説明する。
【００２２】
シングルエンド方式の入出力インターフェース回路は，信号を出力するドライバ１１０と，ドライバ１１０から出力された信号を伝送する伝送路１２０と，伝送路１２０を伝送した信号が入力されるレシーバ１３０と，を備える。
ドライバ１１０は，信号を伝送路１２０に供給するＣＭＯＳインバータ１１１を含む。ＣＭＯＳインバータ１１１は，ｎＭＯＳトランジスタ１１１ａとｐＭＯＳトランジスタ１１１ｂを含んで構成される。
そして，ｎＭＯＳトランジスタ１１１ａとｐＭＯＳトランジスタ１１１ｂのオン抵抗値は，伝送路２０の特性インピーダンスと等しい規定値に一致しているか，若しくは規定値の±３０％の範囲で整合している。
これにより，シングルエンド方式についても，線路内での多重反射を防止することが可能となる。
【発明の効果】
【００２３】
本発明の入出力インターフェース回路は，伝送路内での信号エネルギの多重反射を防止することで，伝送処理の高速化及びバンド幅の拡大させることができる。また，入出力インターフェース回路は，ドライバから出力された信号エネルギの減衰を防止することで，回路全体における消費電力を低減させることができる。従って，本発明によれば，バンド幅の拡大と処理の高速化を実現しつつ，消費電力を低減させることが可能である。
【００２４】
すなわち，本発明によれば，Ｉ／Ｏ信号の伝送を低消費電力に行うことができる。また，ドライバ及びレシーバは，最小の回路構成で，低消費電力となり，高速に信号処理を行なうことができる。例えば，本発明のＩ／Ｏ回路は，消費電力を従来の１／２〜１／１０に抑えることができ，さらにクロック周波数が１０Ｇｂｐｓ以上の高速信号伝送を実現できる。
【図面の簡単な説明】
【００２５】
【図１】図１は，本発明に係るＩ／Ｏ回路の基本概念を示すブロック図である。
【図２】図２は，差動方式のＩ／Ｏ回路の構成例を示すブロック図である。
【図３】図３は，差動方式のＩ／Ｏ回路にＥＳＤ対策用の抵抗が挿入された構成例を示すブロック図である。
【図４】図４は，差動方式のＩ／Ｏ回路に抵抗調整手段が設けられた構成例を示すブロック図である。
【図５】図５は，シングルエンド方式のＩ／Ｏ回路の構成例を示すブロック図である。
【図６】図６は，シングルエンド方式のＩ／Ｏ回路にＥＳＤ対策用の抵抗が挿入された構成例を示すブロック図である。
【図７】図７は，シングルエンド方式のＩ／Ｏ回路に抵抗調整手段が設けられた構成例を示すブロック図である。
【図８】図８は，シングルエンド方式のＩ／Ｏ回路の変形例を示すブロック図である。
【図９】図９は，実施例に係る相補信号の波形を示している。
【図１０】図１０は，実施例に係るドライバの電流を示している。
【図１１】図１１は，実施例に係るドライバ／レシーバの構成を示している。
【図１２】図１２は，実施例に係るチップ内多層構造を示している。
【図１３】図１３は，実施例に係るプロセスの層構造を示している
【発明を実施するための形態】
【００２６】
以下，図面を用いて本発明を実施するための形態について説明する。本発明は，以下に説明する形態に限定されるものではなく，以下の形態から当業者が自明な範囲で適宜修正したものも含む。
なお，本願明細書において，「Ａ〜Ｂ」とは，「Ａ以上Ｂ以下」であることを意味する。
【００２７】
［１．本発明に係るＩ／Ｏ回路の概要］
本発明は，入出力インターフェース回路（Ｉ／Ｏ回路）に関する。本発明のＩ／Ｏ回路には，チップ内でグローバルバスに対する信号の入出力を担う回路や，チップ同士の間で信号の入出力を担う回路，インターポーザ配線を介したものや，ボード配線を介したもの，接続端子やコネクタを介して接続されているものなど，デジタル信号の入出力に用いられる種々の回路が含まれる。
【００２８】
まず，図１を参照して，本発明に係るＩ／Ｏ回路の基本概念を説明する。図１では，従来のＩ／Ｏ回路の構成と，本発明のＩ／Ｏ回路の構成を対比して描画している。図１（ａ）〜（ｃ）は，従来のＩ／Ｏ回路を示し，図１（ｄ）は，本発明のＩ／Ｏ回路を示している。
【００２９】
図１（ａ）は，従来のＩ／Ｏ回路である。図１（ａ）のＩ／Ｏ回路は，駆動力増強回路を経て，駆動力の大きなドライバから伝送信号を送出し，レシーバは，通常の小さな回路で伝送信号を受信することとしている。また，図１（ａ）に示されるように，レシーバの直前に終端抵抗が挿入されている。この終端抵抗の抵抗値は，伝送路の特性インピーダンスと実質的に一致している。これにより，レシーバ側において，ドライバから出力された信号エネルギの反射を防止することとしている。
【００３０】
図１（ｂ）は，図１（ａ）のＩ／Ｏ回路を改良した従来のＩ／Ｏ回路である。図１（ｂ）のＩ／Ｏ回路は，伝送路での信号エネルギの減衰が大きくなっている。このため，レシーバにて信号の振幅及び波形を回復するために，レシーバが振幅回復回路を備えている。また，レシーバ側での信号エネルギの反射を防止するために，レシーバの直前に終端抵抗が設けられている。
【００３１】
図１（ｃ）は，ドライバ側に終端抵抗が挿入された従来のＩ／Ｏ回路である。ドライバ側に終端抵抗を挿入することで，レシーバで反射した信号エネルギをドライバ側で吸収することができる。
【００３２】
ここで，特に高速で動作する差動方式のＩ／Ｏ回路では，ドライバからの出力信号が，レシーバで反射したり，その反射波がドライバに戻って再反射するなど，伝送路内で信号の多重反射が発生して，ノイズが生じることが問題となる。加えて，高速で動作する差動方式のＩ／Ｏ回路では，ドライバからの出力信号が伝送路内に発生した反射エネルギによるノイズの影響を受け易いことから，この反射エネルギを吸収する必要がある。そこで，上記図１（ａ）〜（ｃ）に示されるように，従来のＩ／Ｏ回路では，ドライバ側又はレシーバ側のいずれかに終端抵抗を挿入し，反射エネルギを吸収して，出力信号の劣化や減衰を防止することとしている。しかし，終端抵抗を挿入すると，ドライバから出力される信号のエネルギが減衰することとなるため，ドライバ側に駆動力増強回路を設け，出力信号を増幅することが一般的である。さらに，伝送路が長距離に及ぶなど，伝送路におけるエネルギの減衰が大きい場合には，ドライバ側の駆動力増強回路に加えて，レシーバ側に振幅回復回路を設ける必要がある。このように，終端抵抗を用いて反射エネルギを吸収する構成においては，ドライバに駆動力増強回路を挿入したり，レシーバ振幅回復回路を設けたりする必要があるなど，信号伝送時における消費電力が増大するという問題があった。
【００３３】
そこで，本発明は，図１（ｄ）に示されるように，ドライバ側及びレシーバ側において終端抵抗を排除する。そして，本発明は，終端抵抗を排除した構成であっても，伝送路内での多重反射に起因したノイズの発生を防止することを目的としている。すなわち，図１（ｄ）に示されるように，本発明のＩ／Ｏ回路では，ドライバ回路から伝送信号を送り出し，レシーバにおいて信号エネルギを全反射させて，その反射エネルギをドライバ自身で吸収するように構成している。このような構成によれば，図１（ｄ）に示されるように，Ｉ／Ｏ回路から，反射エネルギの多重反射を防止するための終端抵抗を排除することができるようになる。そして，このような構成によれば，低消費電力で高速に動作可能なＩ／Ｏ回路を実現可能である。本発明の具体的な構成について，以下に詳しく説明する。
【００３４】
［２．差動方式のＩ／Ｏ回路］
［２−１．差動方式のＩ／Ｏ回路の基本形態］
図２は，本発明の一実施形態に係る入出力インターフェース回路（Ｉ／Ｏ回路）１の例を示す概略構成図である。本実施形態において，Ｉ／Ｏ回路１は，差動方式で動作するように構成されている。差動方式とは，２本の伝送路を含むペア伝送路を介して，互いに逆相となった２つの電気信号（相補化された電気信号）を伝送し，その２つの電気信号の電位差を信号レベルの違い（Ｌ又はＨ）として伝達するものである。
【００３５】
図２に示されるように，差動方式のＩ／Ｏ回路１は，デジタル信号を出力するドライバ１０と，デジタル信号を伝送するペア伝送路２０と，デジタル信号を検出するレシーバ３０とを備える。具体的には，ドライバ１０は，ＣＭＯＳ差動型のドライバであり，レシーバは，ＣＭＯＳ差動型のレシーバである。また，ペア伝送路２０は，ドライバ１０とレシーバ３０の間で信号の送受信が可能なように，両者を電気的に接続している。
【００３６】
ドライバ１０には，レシーバ３０に伝達すべきデジタル信号（Ｓ）及び／又はデジタル信号（／Ｓ）が入力される。例えば，ドライバ１０は，デジタル信号（Ｓ）を受け取ると，これを相補化して，一対の相補信号（Ｑ，／Ｑ）を出力する。すなわち，図２に示されるように，ＣＭＯＳ差動型のドライバ１０は，正相ＣＭＯＳインバータ１１と，逆相ＣＭＯＳインバータ１２と，を備える。正相ＣＭＯＳインバータ１１は，ドライバ１０に入力されたデジタル信号（Ｓ）と同相の正相信号（Ｑ）を出力する。他方，逆相ＣＭＯＳインバータ１２は，ドライバ１０に入力されたデジタル信号（Ｓ）と逆相の逆相信号（／Ｑ）を出力する。これより，互いに相補化された正相信号（Ｑ）と逆相信号（／Ｑ）が生成されることとなる。
【００３７】
さらに具体的に説明すると，ドライバ１０の正相ＣＭＯＳインバータ１１は，ｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１１ｂから構成される。正相ＣＭＯＳインバータ１１において，ｎＭＯＳトランジスタ１１ａは，電源側に挿入されて，プルアップ素子となる。また，正相ＣＭＯＳインバータ１１において，ｐＭＯＳトランジスタ１１ｂは，グランド側に挿入されて，プルダウン素子となる。ｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１１ｂは，それぞれオン抵抗値が等しく設定されている。これにより，入力されたデジタル信号（Ｓ）のレベルが遷移すると，ｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１１ｂのいずれか一方がオンとなり，いずれか他方がオフとなる。その結果，ドライバ１０の正相ＣＭＯＳインバータ１１は，入力されたデジタル信号（Ｓ）と同相の正相信号（Ｑ）を出力するようになっている。
【００３８】
また，同様に，ドライバ１０の逆相ＣＭＯＳインバータ１２は，ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ１２ｂから構成される。逆相ＣＭＯＳインバータ１２においては，ｐＭＯＳトランジスタ１２ｂが，電源側に挿入されて，プルアップ素子となる。また，逆相ＣＭＯＳインバータ１２においては，ｎＭＯＳトランジスタ１２ａが，グランド側に挿入されて，プルダウン素子となる。ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ１２ｂは，それぞれオン抵抗値が等しく設定されている。これにより，入力されたデジタル信号（Ｓ）のレベルが遷移すると，ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ１２ｂのいずれか一方がオンとなり，いずれか他方がオフとなる。その結果，ドライバ１０の逆相ＣＭＯＳインバータ１２は，入力されたデジタル信号（Ｓ）と逆相の逆相信号（／Ｑ）を出力するようになっている。
【００３９】
図２に示されるように，ペア伝送路２０は，第１の線路２１と第２の線路２２とがペアとなって構成されている。図２に示されるように，第１の線路２１は，ドライバ１０の正相ＣＭＯＳインバータ１１に接続されている。このため，第１の線路２１は，ドライバ１０の正相ＣＭＯＳインバータ１１から出力された正相信号（Ｑ）が伝搬する。他方，第２の線路２２は，ドライバ１０の逆相ＣＭＯＳインバータ１２に接続されている。このため，第２の線路２２は，ドライバ１０の逆相ＣＭＯＳインバータ１２から出力された逆相信号（／Ｑ）が伝搬する。
【００４０】
また，ペア伝送路２０は，所定の特性インピーダンスを持つ。特性インピーダンスは，伝送路を用いて交流電気エネルギ（デジタル信号）を伝達するときに，伝送路が持つ長さに関係しない（すなわち，「特性」）インピーダンスである。本願明細書において，「ペア伝送路の特性インピーダンス」とは，第１の線路２１と第２の線路２２の間に発生する電圧（又は電界）が感じるキャパシタンスと，第１の線路２１と第２の線路２２のそれぞれの電流（又は磁界）が感じる合成インダクタンス（第１の線路２１の自己インダクタンス＋第２の線路２２の自己インダクタンス−相互インダクタンス）の比（合成インダクタンス／キャパシタンス）の平方根である。ここで，第１の線路２１の寸法と第２の線路２２の寸法は，設計理論上，その差がないように等しく設定されていることが好ましい。実質的には，第１の線路２１の寸法は，第２の線路２２の寸法に対して，誤差±５％以内であることが好ましく，誤差±１％以内であることが特に好ましい。また，第１の線路２１と第２の線路２２は，設計理論上，始端から終端に至るまで特性インピーダンスに変動がないように常に一定に設定されていることが好ましい。なお，各線路２１，２２の特性インピーダンスの差を小さく抑えたり，線路上における特性インピーダンスの変動を抑えるための技術は公知である。このような公知の技術を利用して，理論上，第１の線路２１と第２の線路２２の特性インピーダンスを等しくし，線路上における特性インピーダンスを一定とすることができる。
【００４１】
図２に示されるように，レシーバ３０には，ペア伝送路２０を伝搬した一対の相補信号（Ｑ，／Ｑ）が入力される。レシーバ３０は，一対の相補信号（Ｑ，／Ｑ）に基づいて，デジタル信号を検出する。すなわち，第１の線路２１を伝搬する正相信号（Ｑ）と，第２の線路２２を伝搬する逆相信号（／Ｑ）は極性が常に反対となっていることから，レシーバ３０は，その電位差を信号レベルの違い（Ｌ又はＨ）として認識することで，デジタル信号を検出できる。図２に示されるように，レシーバ３０は，ドライバ１０と等価のＣＭＯＳ差動型のレシーバとして構成されている。すなわち，ＣＭＯＳ差動型のレシーバ３０は，正相ＣＭＯＳインバータ３１と，逆相ＣＭＯＳインバータ３２と，を備える。正相ＣＭＯＳインバータ３１は，第１の線路２１に接続されており，これを伝搬した正相信号（Ｑ）を受信する。他方，逆相ＣＭＯＳインバータ３２は，第２の線路２２に接続されており，これを伝搬した逆相信号（／Ｑ）を受信する。
【００４２】
具体的に説明すると，レシーバ３０の正相ＣＭＯＳインバータ３１は，ｎＭＯＳトランジスタ３１ａとｐＭＯＳトランジスタ３１ｂから構成される。正相ＣＭＯＳインバータ３１において，ｎＭＯＳトランジスタ３１ａは，電源側に挿入されて，プルアップ素子となる。また，正相ＣＭＯＳインバータ３１において，ｐＭＯＳトランジスタ３１ｂは，グランド側に挿入されて，プルダウン素子となる。これにより，レシーバ３０の正相ＣＭＯＳインバータ３１は，第１の線路２１を伝搬した正相信号（Ｑ）を受信する。
【００４３】
また，同様に，レシーバ３０の逆相ＣＭＯＳインバータ３２は，ｎＭＯＳトランジスタ３２ａとｐＭＯＳトランジスタ３２ｂから構成される。逆相ＣＭＯＳインバータ３２においては，ｐＭＯＳトランジスタ３２ｂが，電源側に挿入されて，プルアップ素子となる。また，逆相ＣＭＯＳインバータ３２においては，ｎＭＯＳトランジスタ３２ａが，グランド側に挿入されて，プルダウン素子となる。これにより，レシーバ３０の逆相ＣＭＯＳインバータ３２は，第２の線路２２を伝搬した逆相信号（／Ｑ）を受信する。
【００４４】
図２に示されるように，上記構成に加えて，ペア伝送路２０と干渉しない程度に離間した位置に，グランド線２３を設けることもできる。グランド線２３は，ドライバ１０とレシーバ３０のグランド側を接続している。なお，差動方式において，ドライバ１０が複数存在していても，コモン線が一本あれば十分であるといえる。
【００４５】
続いて，上記構成を有するＩ／Ｏ回路１の動作について説明する。
Ｉ／Ｏ回路１では，デジタル信号（Ｓ）がＬレベルからＨレベルに遷移すると，ドライバ１０の正相ＣＭＯＳインバータ１１において，ｎＭＯＳトランジスタ１１ａがＯＦＦからＯＮに切り替わり，ｐＭＯＳトランジスタ１１ｂがＯＮからＯＦＦに切り替わる。他方，逆相ＣＭＯＳインバータ１２においては，ｐＭＯＳトランジスタ１２ｂがＯＮからＯＦＦに切り替わり，ｎＭＯＳトランジスタ１２ａがＯＦＦからＯＮに切り替わる。この結果，レシーバ３０の正相ＣＭＯＳインバータ３１の入力端をＬレベルからＨレベルに遷移させるための電荷が，ドライバ１０の正相ＣＭＯＳインバータ１１から第１の線路２１に供給される。同時に，レシーバ３０の逆相ＣＭＯＳインバータ３２の入力端をＨレベルからＬレベルに遷移させるための電荷が，第２の線路２２からドライバ１０の逆相ＣＭＯＳインバータ１２を介してグランド（接地）に引き抜かれ，グランド電位，すなわちＬレベルとなる。このような現象は，伝送路２０の長さに応じた伝達時間でレシーバ３０端に伝えられ，レシーバ３０の正相ＣＭＯＳインバータ３１の入力端をＬレベルからＨレベルに遷移させるための正の信号エネルギが，ドライバ１０の正相ＣＭＯＳインバータ１１から第１の線路２１に供給されると同時に，レシーバ３０の逆相ＣＭＯＳインバータ３２の入力端をＨレベルからＬレベルに遷移させるための負の信号エネルギが，ドライバ１０の逆相ＣＭＯＳインバータ１２から第２の線路２２に供給されたと見ることができる。このように正相と逆相が一体となった電磁界は，特性インピーダンスで定義された伝送路２０に流れた瞬間，定義された特性インピーダンスを持った電磁界パルスであると認識され，異なったインピーダンスの部分に遭遇すると，その差に対する比率（（遭遇したインピーダンス―伝送路特性インピーダンス）／（遭遇したインピーダンス＋伝送路特性インピーダンス））で部分反射する。重要な観点は，仮に線路２１が１／２インピーダンスで電源につながり，線路２２が１／２にインピーダンスでグランドにつながっているとするならば，電源・グランドペア線路に対して１／２＋１／２＝１の整合端となり，反射しない条件となる点である。
【００４６】
このようにして，レシーバ３０側において，正相ＣＭＯＳインバータ３１の入力端がＬレベルからＨレベルに切り替わり，逆相ＣＭＯＳインバータ３２の入力端がＨレベルからＬレベルに切り替わる。そうすると，伝送路２０の長さに応じた時間後，レシーバ３０の正相ＣＭＯＳインバータ３１においては，ｎＭＯＳトランジスタ３１ａがＯＦＦからＯＮになり，ｐＭＯＳトランジスタ３１ｂがＯＮからＯＦＦとなる。また，レシーバ３０の逆相ＣＭＯＳインバータ３２においては，ｐＭＯＳトランジスタ３２ｂがＯＦＦからＯＮとなり，ｎＭＯＳトランジスタ３２ａがＯＮからＯＦＦとなる。この結果，レシーバ３０において，正相ＣＭＯＳインバータ３１と逆相ＣＭＯＳインバータ３２の出力が，共にＬレベルからＨレベルとなる。これにより，ＣＭＯＳ差動型のレシーバ３０から出力される受信デジタル信号が，ＬレベルからＨレベルとなる。従って，ＣＭＯＳ差動型のレシーバ３０は，ドライバ１０に入力されたデジタル信号（Ｓ）に等しいデジタル信号を受信したことになる。
【００４７】
これに対し，ドライバ１０に入力されるデジタル信号（Ｓ）がＨレベルからＬレベルに遷移すると，上述した動作と真逆の動作が行われる。つまり，デジタル信号（Ｓ）がＨレベルからＬレベルに遷移すると，ドライバ１０の正相ＣＭＯＳインバータ１１においては，ｎＭＯＳトランジスタ１１ａがＯＮからＯＦＦに切り替わり，ｐＭＯＳトランジスタ１１ｂがＯＦＦからＯＮに切り替わる。また，ドライバ１０の逆相ＣＭＯＳインバータ１２においては，ｐＭＯＳトランジスタ１２ｂがＯＦＦからＯＮに切り替わり，ｎＭＯＳトランジスタ１２ａがＯＮからＯＦＦに切り替わる。この結果，伝送路２０の長さに応じた時間後，レシーバ３０の正相ＣＭＯＳインバータ３１の入力端をＨレベルからＬレベルに遷移させるための電荷が，第１の線路２１から，ドライバ１０の正相ＣＭＯＳインバータ１１を介して接地に引き抜かれる。これと同時に，レシーバ３０の逆相ＣＭＯＳインバータ３２の入力端をＬレベルからＨレベルに遷移させるための電荷が，ドライバ１０の逆相ＣＭＯＳインバータ１２から第２の線路２２に供給される。この現象は，レシーバ３０の正相ＣＭＯＳインバータ３１の入力端をＨレベルからＬレベルに遷移させるための負の信号エネルギが，ドライバ１０の正相ＣＭＯＳインバータ１１から第１の線路２１に供給され、伝送路の長さに応じた時間後，レシーバ３０の逆相ＣＭＯＳインバータ３２の入力端をＬレベルからＨレベルに遷移させるための正の信号エネルギが，ドライバ１０の逆相ＣＭＯＳインバータ１２から第２の線路２２に供給されると見ることができる。
【００４８】
このように，伝送路２０の長さに応じた時間後，レシーバ３０側において，正相ＣＭＯＳインバータ３１の入力端がＨレベルからＬレベルとなり，逆相ＣＭＯＳインバータ３２の入力端がＬレベルからＨレベルになる。これにより，レシーバ３０の正相ＣＭＯＳインバータ３１においては，ｎＭＯＳトランジスタ３１ａがＯＮからＯＦＦに切り替わり，ｐＭＯＳトランジスタ３１ｂがＯＦＦからＯＮに切り替わる。また，レシーバ３０の逆相ＣＭＯＳインバータ３２においては，ｐＭＯＳトランジスタ３２ｂがＯＮからＯＦＦに切り替わり，ｎＭＯＳトランジスタ３２ａがＯＦＦからＯＮに切り替わる。この結果，レシーバ３０側の正相ＣＭＯＳインバータ３１と逆相ＣＭＯＳインバータ３２の出力は，共にＨレベルからＬレベルとなる。これにより，ＣＭＯＳ差動型のレシーバ３０が出力される受信デジタル信号が，ＨレベルからＬレベルとなる。従って，ＣＭＯＳ差動型のレシーバ３０は，ドライバ１０に入力されたデジタル信号（Ｓ）に等しいデジタル信号を受信したことになる。
【００４９】
このように，差動方式のＩ／Ｏ回路１では，デジタル信号（Ｓ）のレベルが遷移した場合に，ＣＭＯＳ差動型のドライバ１０から相補信号エネルギをペア伝送路２０に供給することにより，デジタル信号（Ｓ）を相補化した一対の相補信号（Ｑ，／Ｑ）を，ペア伝送路２０を介してＣＭＯＳ差動型のレシーバ３０に伝送することができる。
【００５０】
以上の説明は，本発明に係る差動方式のＩ／Ｏ回路１の基本的な構成と動作である。
ここで，従来の差動方式のＣＭＯＳドライバでは，一般的に，ｎＭＯＳトランジスタとｐＭＯＳトランジスタのオン抵抗値が１〜５Ω程度に設定されている。また，従来のＣＭＯＳドライバでは，入力されるデジタル信号が遷移する時に貫通電流が発生することを防止するために，電源側とグランド側にそれぞれ電流制御のトランジスタを挿入している。ただし，この電流制御用のトランジスタは，不飽和状態で動作している電流制御チャネルであるため，オン抵抗値がハイインピーダンス状態となっている。従って，伝送路２０の長さに応じた往復時間を経てレシーバから反射して帰ってきた信号エネルギは，この電流制御用のトランジスタで再び反射し，ペア伝送路に送り返されて，その結果，伝送路内に多重反射ノイズが生じる。これを防止するため，従来のＩ／Ｏ回路では，図１を参照して説明したとおり，送端側に終端抵抗を挿入している。しかし，上述したように，終端抵抗を挿入したＩ／Ｏ回路では，消費電力が増大するという問題を有している。
【００５１】
これに対し，本発明に係る差動方式のＩ／Ｏ回路１は，図２に示されるように，終端抵抗を要しない単純な回路構成とすることが可能できる。そのために，本発明のＩ／Ｏ回路１では，ドライバ１０に含まれるｎＭＯＳトランジスタ１１ａ，１２ａとｐＭＯＳトランジスタ１１ｂ，１２ｂのオン抵抗値（Ｒｏｎ）を，それぞれ，ペア伝送路２０の特性インピーダンス（Ｚ０）の１／２である規定値に実質的に一致させる。なお，差動方式に係る本実施形態において，「規定値」とは，ペア伝送路２０の特性インピーダンスの１／２の値を意味している。例えば，差動方式のＩ／Ｏ回路１では，ペア伝送路２０の特性インピーダンスは，１００Ωで設定されることが多い。このため，ペア伝送路２０の特性インピーダンスが１００Ωである場合には，ドライバ１０に含まれるｎＭＯＳトランジスタ１１ａ，１２ａとｐＭＯＳトランジスタ１１ｂ，１２ｂのオン抵抗値を，それぞれ，５０Ωに設定する。つまり，ｎＭＯＳトランジスタ１１ａ，１２ａとｐＭＯＳトランジスタ１１ｂ，１２ｂ（ＭＯＳトランジスタ）のオン抵抗値を“Ｒｏｎ”とし，ペア伝送路２０の特性インピーダンスを“Ｚ０”とすると，１／２・Ｚ０＝Ｒｏｎの関係を満たすことが理想である。
【００５２】
ただし，ＭＯＳトランジスタのオン抵抗値（Ｒｏｎ）は，ペア伝送路２０の特性インピーダンス（Ｚ０）の１／２となる規定値（１／２・Ｚ０）と，実質的に一致していればよい。例えば，ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）は，規定値（１／２・Ｚ０）に対して，±３０％の範囲内で整合してればよい。ただし，ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）は，規定値（１／２・Ｚ０）に対して，±１０％の範囲内であることが好ましく，±５％であることが特に好ましく，±１％の範囲内であることが理想である。
【００５３】
上記のように，ドライバ１０を構成するＭＯＳトランジスタのオン抵抗値を，それぞれ，ペア伝送路２０の特性インピーダンスの１／２となる規定値に一致させることで，レシーバ３０において反射した信号エネルギを，ドライバ１０において吸収することができる。
【００５４】
具体的に説明すると，図２に示されるように，Ｉ／Ｏ回路１では，デジタル信号（Ｓ）がＨレベルにあるときには，ドライバ１０の正相ＣＭＯＳインバータ１１において，ｎＭＯＳトランジスタ１１ａがＯＮとなり，ｐＭＯＳトランジスタ１１ｂがＯＦＦとなっている。同様に，Ｉ／Ｏ回路１では，デジタル信号（／Ｓ）がＬレベルにあるときには，ドライバ１０の逆相ＣＭＯＳインバータ１２において，ｎＭＯＳトランジスタ１２ａがＯＦＦとなり，ｐＭＯＳトランジスタ１２ｂがＯＮとなっている。この全体の状態を見ると，電源Ｖｄｄから正相のｎＭＯＳトランジスタ１１ａがＯＮで，逆相のｐＭＯＳトランジスタ１２ｂがＯＮであるため，レシーバ３０からこのタイミングで反射波が戻ってきても整合端として機能する。また，差動であることから，前記の状態と反転して，正相のｐＭＯＳトランジスタ１１ｂがＯＮで，逆相のｎＭＯＳトランジスタ１２ａがＯＮの状態でも整合端となっている。従って，いかなるタイミングで反射波が戻ってきてもドライバ１０からレシーバ３０に向けた再反射は起こらず，レシーバ３０からの反射波は常にドライバ１９で吸収されることになる。また，伝送路の長さが変わり，反射のタイミングが変わってもこの状態は普遍的に保てることになる。
【００５５】
これにより，本発明のＩ／Ｏ回路１では，ドライバ１０自体が反射エネルギを吸収するため，終端抵抗を挿入しなくても，レシーバ３０で反射した信号エネルギがドライバ１０側で再反射する事態を回避できる。なお，信号遷移時の貫通電流はｐＭＯＳ，ｎＭＯＳのオン抵抗の加算１００Ωがあるため，ほとんど無視できるものとなることから定電流トランジスタの挿入を排除できる。また，本発明のＩ／Ｏ回路１では，回路構成が簡単になると共に，ＭＯＳトランジスタのオン抵抗値（例えば５０Ω）は，従来の回路のオン抵抗値（例えば１〜５Ω）と比較して，１桁高くなる。その結果，本発明のＩ／Ｏ回路１によれば，信号伝送時における消費電力を，原理的に１／２以下に低減させることが可能となる。
【００５６】
さらに，従来の回路と比べ，本発明のＩ／Ｏ回路１では，ペア伝送路２０の特性インピーダンスＭＯＳトランジスタのオン抵抗のオームの法則の関係から，ペア伝送路２０を伝搬する信号の振幅はＶｄｄの１／２となるが，レシーバ側で信号をほぼ全反射させることで，ペア伝送路２０を伝搬する信号の振幅はＶｄｄに近い振幅となる。その結果，レシーバ３０側に，ペア伝送路２０を伝搬する信号の波形を回復するための回路を設ける必要がなくなる。従って，レシーバ３０は小さいトランジスタで構成することが可能となり，結果として消費電力が低減される。
【００５７】
上記の例では，ペア伝送路２０の特性インピーダンスが１００Ωである好ましい例を説明したが，ペア伝送路２０の特性インピーダンスはこれに限定されない。ペア伝送路２０の特性インピーダンスは，例えば，２０Ω〜１５０Ωの範囲で任意に設定可能である。特に，ペア伝送路２０の特性インピーダンスは，５０Ω〜１５０Ω，７５Ω〜１５０Ω，又は１００Ω〜１５０Ωであることが好ましい。具体的には，ペア伝送路２０の特性インピーダンスは，７５Ω，１００Ω，１２５Ω，又は１５０Ωの中から選択されることが好ましい。
【００５８】
ここで，ドライバ側パルスの立ち上がり時間をｔｒとすると，内部回路やリピータ間回路の送信と受信の電磁波進行時間ｔｐｄを，ｔｒ≦７ｔｐｄとなるような配線長さの場合は，例えば，２８Ｇｂｐｓのクロック周期ｔｃは７１ｐｓであり，ｔｒ＝０．３３×ｔｃ＝２３ｐｓ近辺となっている。従って，ｔｐｄ＝３．３ｐｓとなる。また，チップ配線の周辺絶縁物の比誘電率ｋ又はεｒを４とすると，３．３ｐｓに相当する配線長は５００μｍである。同様に，１０Ｇｂｐｓでは１．４ｍｍとなる。この範囲は，信号が多重反射を往復３．５回（送信端から受信端への到達と見るため）以上繰り返すうちに振幅がＶｄｄまで達する条件であり，一般には，ドライバ側のトランジスタは，このような条件を配慮して設計されている。すなわち，ＩＰで回路設計する場合，設計者は線路特性を意識することを必要としない。
【００５９】
これに対し，本発明は，ｔｒ≧７ｔｐｄの条件における長さの線路に対して，すなわち長い配線の送信側と受信側およびその間をつなぐ線路構造を規定するものである。言い換えれば，本発明は，送信側と受信側のインピーダンスが不整合となった状態において，多重反射がｔｒ時間より大きな時間を持ちノイズとなった場合に，これを防止する手段を提供する。具体的には，本発明は，ノイズを防止する手段として，一般的に用いられている受信端終端抵抗や送信端終端抵抗を挿入しない状態で，その多重反射を防止する手段を提供するものである。その結果，本発明は，送信側及び受信側のトランジスタサイズを小さくすることができ，電力の消費を抑えることができるという効果を発揮する。本発明によれば，配線の長さは，信号減衰が振幅として１／３にまでになる長さまで適用可能である。
【００６０】
なお，本発明は，受信端回路に波形回復機能を付加する形態を除外するものではない。例えば，信号振幅１／３以下に劣化するような場合には，本発明においても受信端回路に波形回復機能を付加することができる。ただし，このような形態は，波形回復回路の電力増大が欠点となる。例えば，送端回路にプリエンファシスやディエンファシスなどのイコーライザを挿入したときに，この形態は大きな効力を発揮する。
【００６１】
［２−２．差動方式のＩ／Ｏ回路のＥＳＤ対策手段］
図３は，本発明に係る差動方式のＩ／Ｏ回路の他の例を示す概略構成図である。図３では，差動方式のＩ／Ｏ回路１に，ＥＳＤ対策用の抵抗４１，４２，４３，４４を挿入した例を示している。
【００６２】
図３に示されるように，Ｉ／Ｏ回路１は，ドライバ１０とレシーバ３０の外部接続側に，それぞれ，５００Ω以上の抵抗値を持つ抵抗４１〜４４を有している。具体的に説明すると，第１の抵抗４１は，第１の線路２１のうち，ドライバ１０の外部接続側に挿入され，電源とグランドのそれぞれに接続されている。また，第２の抵抗４２は，第２の線路２２のうち，ドライバ１０の外部接続側に挿入され，電源とグランドのそれぞれに接続されている。他方，第３の抵抗４３は，第１の線路２１のうち，レシーバ３０の外部接続側に挿入され，電源とグランドのそれぞれに接続されている。また，第４の抵抗４４は，第２の線路２２のうち，レシーバ３０の外部接続側に挿入され，電源とグランドのそれぞれに接続されている。
【００６３】
上記構成のように，ドライバ１０側とレシーバ３０側にそれぞれ，５００Ω以上の大きな抵抗値を持つ抵抗４１〜４４を設けることで，ＥＳＤを回避することができる。すなわち，特に差動方式のような高速のＩ／Ｏ回路では，一般的に，ＥＳＤ対策としてクランプダイオードが挿入されている。しかし，クランプダイオードは大きな容量成分を持つことから，完全な整合終端抵抗値をとることが難しい。また，クランプダイオードの容量は，高速動作の大きな妨げとなる。そこで，本発明のＩ／Ｏ回路では，比較的大きい抵抗値を持つ抵抗４１〜４４を電源側とグランド側に挿入することで，クランプダイオードを排除しつつ，適切にＥＳＤを解消することができる。
【００６４】
ここで，抵抗４１〜４４の抵抗値を“Ｒｅｓｄ”と定義する。この場合に，差動方式のＩ／Ｏ回路１において，ペア伝送路２０の特性インピーダンス（Ｚ０）と，ｎＭＯＳトランジスタ１１ａ，１２ａ及びｐＭＯＳトランジスタ１１ｂ，１２ｂのオン抵抗値（Ｒｏｎ）と，各抵抗４１〜４４の抵抗値（Ｒｅｓｄ）とは，以下の（１）の関係を満足することが好ましい。
２／Ｚ０＝（１／Ｒｏｎ）＋（１／Ｒｅｓｄ）・・・（１）
【００６５】
ただし，「（１／Ｒｏｎ）＋（１／Ｒｅｓｄ）」の値は，「２／Ｚ０」の規定値の±３０％の範囲内であればよい。特に，「（１／Ｒｏｎ）＋（１／Ｒｅｓｄ）」の値は，規定値（２／Ｚ０）に対して，±１０％の範囲内であることが好ましく，±５％であることが特に好ましく，±１％の範囲内であることが理想である。
【００６６】
ここで，各抵抗４１〜４４の抵抗値（Ｒｅｓｄ）の適切な値を原理的に説明する。人体の内部抵抗は，基本的に５００Ωレベルであるが，皮膚の乾燥状態などで異なり，接触抵抗を含めると数ｋΩ〜１００ｋΩとなることが一般的である。ところが，一般的な靴を履いている場合には，ＧＮＤとの抵抗値は１Ｍ〜１０ＭΩとなる。人体にたまった電荷の放電時において，反対キャリアの放出は絶縁に相当する靴となるが，瞬時サージ（ｄｖ／ｄｔ）が大きいため靴底とＧＮＤの容量による変位電流で放出される。このため，等価接触人体インピーダンスは，１００ｋ〜１ＭΩレベルとなる。従って，各抵抗４１〜４４の抵抗値（Ｒｅｓｄ）は，人体の最低インピーダンスである１００ｋΩの１／２００〜１／５０程度である，５００Ω〜２ｋΩに設定するのが適当である。また，例えば，各抵抗４１〜４４の抵抗値（Ｒｅｓｄ）が２ｋΩである場合，ＭＯＳトランジスタのオン抵抗（Ｒｏｎ：５０Ω）からみると，４０倍の抵抗を持つこととなる。このように，各抵抗４１〜４４の抵抗値（Ｒｅｓｄ）は，ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）と比較して大きな値をとることで，ペア伝送路２０を伝搬する信号波形にほとんど影響を与えずに済む。従って，各抵抗４１〜４４の抵抗値（Ｒｅｓｄ）は，５００Ω〜２ｋΩの範囲であることが好ましく，１ｋΩ〜２ｋΩの範囲であることが特に好ましい。
【００６７】
［２−３．差動方式のＩ／Ｏ回路のオン抵抗調整手段］
図４は，本発明に係る差動方式のＩ／Ｏ回路の他の例を示す概略構成図である。図４では，差動方式のＩ／Ｏ回路１に，ドライバ１０のＭＯＳトランジスタ１１ａ，１１ｂ，１２ａ，１２ｂのオン抵抗値（Ｒｏｎ）を調整するための抵抗調整手段５０を設けた例を示している。
【００６８】
上述したとおり，差動型のＣＭＯＳドライバ１０は，正相ＣＭＯＳインバータ１１と，逆相ＣＭＯＳインバータ１２と，を含む。そして，正相ＣＭＯＳインバータ１１は，ｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１１ｂを含んで構成され，逆相ＣＭＯＳインバータ１２は，ｎＭＯＳトランジスタ１２ａとｐＭＯＳトランジスタ１２ｂを含んで構成されている。また，各ＭＯＳトランジスタ１１ａ，１１ｂ，１２ａ，１２ｂのオン抵抗値（Ｒｏｎ）は，原則として，略等しい値に設定されている。また，例えば，ペア伝送路２０の特性インピーダンス（Ｚ０）が１００Ωであるとすると，ＭＯＳトランジスタのオン抵抗値（Ｒｏｎ）は，ｐＭＯＳとｎＭＯＳとでそれぞれ，５０Ωに設定されている。
【００６９】
ここで，図４に示された形態では，正相ＣＭＯＳインバータ１１と逆相ＣＭＯＳインバータ１２のうち，少なくとも，電源側に位置してプルアップ素子となるｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１２ｂに，抵抗調整手段５０を設ける。抵抗調整手段５０は，例えば図４に示されるように，抵抗調整用のトランジスタと，このトランジスタに電圧を印加する電源系（Vadjust）と，により構成することができる。電源系（Vadjust）は，トランジスタに印加する電圧を自由に調整可能であることが好ましい。
【００７０】
この場合，電源側に位置するｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１２ｂは，オン抵抗値（Ｒｏｎ）を，ペア伝送路２０の特性インピーダンス（Ｚ０）の１／２となる規定値（１／２・Ｚ０）よりも低く設定することができる。例えば，ペア伝送路２０の特性インピーダンス（Ｚ０）が１００Ωであれば，ドライバ１０の電源側に位置するｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１２ｂは，そのオン抵抗値（Ｒｏｎ）を，３５〜４５Ω程度に設定しておく。つまり，ＭＯＳトランジスタのオン抵抗値（Ｒｏｎ）を，規定値（１／２・Ｚ０）の７０％〜９０％程度に低く設定しておく。そして，ｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１２ｂの抵抗値（Ｒｏｎ）が，規定値（１／２・Ｚ０）よりも低くなった分（例：５〜１５Ω）については，抵抗調整手段５０によって補償する。すなわち，ｎＭＯＳトランジスタ１１ａとｐＭＯＳトランジスタ１２ｂの抵抗値（Ｒｏｎ）が，規定値（１／２・Ｚ０）に一致するように，電源系（Vadjust）からトランジスタに印加する電圧を微調整すればよい。これにより，ドライバ１０のＭＯＳトランジスタのオン抵抗の調整が困難な場合であっても，そのオン抵抗値を規定値に一致させることが可能となる。
【００７１】
また，図４に示されるように，抵抗調整手段５０は，正相ＣＭＯＳインバータ１１と逆相ＣＭＯＳインバータ１２のうち，グランド側に位置してプルダウン素子となるｐＭＯＳトランジスタ１１ｂとｎＭＯＳトランジスタ１２ａに設けることとしてもよい。ここでの抵抗調整手段５０は，上述したものと同様に，抵抗調整用のトランジスタと，このトランジスタに電圧を印加する電源系（Vadjust）と，により構成することができる。
【００７２】
この場合，グランド側に位置するｐＭＯＳトランジスタ１１ｂとｎＭＯＳトランジスタ１２ａは，オン抵抗値（Ｒｏｎ）を，ペア伝送路２０の特性インピーダンス（Ｚ０）の１／２となる規定値（１／２・Ｚ０）よりも低く設定することができる。例えば，ペア伝送路２０の特性インピーダンス（Ｚ０）が１００Ωであれば，ドライバ１０のグランド側に位置するｐＭＯＳトランジスタ１１ｂとｎＭＯＳトランジスタ１２ａは，そのオン抵抗値（Ｒｏｎ）を，３５〜４５Ω程度に設定しておく。つまり，ＭＯＳトランジスタのオン抵抗値（Ｒｏｎ）を，規定値（１／２・Ｚ０）の７０％〜９０％程度に低く設定しておく。そして，ｐＭＯＳトランジスタ１１ｂとｎＭＯＳトランジスタ１２ａの抵抗値（Ｒｏｎ）が，規定値（１／２・Ｚ０）よりも低くなった分（例：５〜１５Ω）については，抵抗調整手段５０によって補償する。すなわち，ｐＭＯＳトランジスタ１１ｂとｎＭＯＳトランジスタ１２ａの抵抗値（Ｒｏｎ）が，規定値（１／２・Ｚ０）に一致するように，電源系（Vadjust）からトランジスタに印加する電圧を微調整すればよい。
【００７３】
また，図示は省略するが，図４に示したＩ／Ｏ回路１の改良型として，さらに，特性インピーダンス測定手段と，オン抵抗測定手段と，電圧制御手段と，を有していてもよい。
特性インピーダンス測定手段は，ペア伝送路２０に接続されて，このペア伝送路２０の特性インピーダンス（Ｚ０）を測定する。つまり，特性インピーダンス測定手段は，ペア伝送路２０の第１の線路２１と第２の線路２２のそれぞれに接続されている。特性インピーダンス測定手段は，定期的に特性インピーダンスを測定することしてもよいし，常時特性インピーダンスを測定するものであってもよい。特性インピーダンス測定手段により測定された特性インピーダンスは，電圧制御手段に送出される。
オン抵抗測定手段は，差動型のＣＭＯＳドライバ１０を構成する各ＭＯＳトランジスタ１１ａ，１１ｂ，１２ａ，１２ｂのオン抵抗値（Ｒｏｎ）を測定する。オン抵抗測定手段は，定期的にオン抵抗値を測定することしてもよいし，常時オン抵抗値を測定するものであってもよい。オン抵抗測定手段により測定されたオン抵抗値は，電圧制御手段に送出される。
電圧制御手段は，特性インピーダンス測定手段から受信した特性インピーダンス（Ｚ０）と，オン抵抗測定手段から受信したオン抵抗値（Ｒｏｎ）に基づいて，オン抵抗値（Ｒｏｎ）が規定値（１／２・Ｚ０）に一致しているか否かを判断する。電圧制御手段は，オン抵抗値（Ｒｏｎ）が規定値（１／２・Ｚ０）よりも低いと判断した場合，抵抗値（Ｒｏｎ）が規定値（１／２・Ｚ０）に一致するように，抵抗調整手段５０の電源系（Vadjust）を制御する。つまり，電圧制御手段は，特性インピーダンス測定手段とオン抵抗測定手段からのフィードバックを受けて，抵抗調整手段５０の電源系（Vadjust）がトランジスタに印加する電圧を制御する。これにより，各ＭＯＳトランジスタのオン抵抗値（Ｒｏｎ）を，規定値（１／２・Ｚ０）に適切に一致させることが可能となる。
【００７４】
［３．シングルエンド方式のＩ／Ｏ回路］
［３−１．シングルエンド方式のＩ／Ｏ回路の基本形態］
続いて，上記した差動方式のＩ／Ｏ回路１に基づく知見を，シングルエンド方式のＩ／Ｏ回路に応用する場合の例について説明する。
図５は，別の実施形態に係る入出力インターフェース回路（Ｉ／Ｏ回路）１の例を示す概略構成図である。本実施形態において，Ｉ／Ｏ回路１００は，シングルエンド方式で動作するように構成されている。シングルエンド方式とは，信号線としての伝送路とグランド線とをペアとし，グランド線の電位を基準として，伝送路を伝搬する信号のレベルが一定の閾値よりも高いか低いかを情報として伝達するものである。
【００７５】
図５に示されるように，シングルエンド方式のＩ／Ｏ回路１００は，デジタル信号を出力するドライバ１１０と，デジタル信号を伝送する伝送路１２０と，伝送路１２０とペアをなすグランド線１２３と，デジタル信号を検出するレシーバ１３０とを備える。具体的には，ドライバ１１０は，ＣＭＯＳ型のドライバであり，レシーバは，ＣＭＯＳ型のレシーバである。また，伝送路１２０は，ドライバ１１０とレシーバ１３０の間で信号の送受信が可能なように，両者を電気的に接続している。グランド線１２３は，ドライバ１１０とレシーバ１３０のグランド側に接続されている。
【００７６】
ドライバ１１０には，レシーバ１３０に伝達すべきデジタル信号（Ｓ）が入力される。ドライバ１１０は，デジタル信号（Ｓ）を受け取ると，これを所定の閾値よりも高いレベル若しくは低いレベルの出力信号（Ｑ）として出力する。レシーバ１３０は，伝送路１２０を介して出力信号（Ｑ）を受信し，グランド線１２３のグランドレベルと比較して，デジタル信号（Ｓ）に対応した受信信号を検出する。図５に示されるように，ドライバ１１０は，ｎＭＯＳトランジスタ１１１ａとｐＭＯＳトランジスタ１１１ｂを含んで構成される。また，レシーバ１３０は，ドライバ１１０に対応したｎＭＯＳトランジスタ１３１ａとｐＭＯＳトランジスタ１３１ｂを含んで構成されている。さらに，伝送路１２０は，所定の特性インピーダンスを有している。
【００７７】
ここで，本実施形態に係るシングルエンド方式のＩ／Ｏ回路１００は，図５に示されるように，終端抵抗を要しない単純な回路構成とすることが可能できる。そのために，本実施形態のＩ／Ｏ回路１００では，ドライバ１１０に含まれるｎＭＯＳトランジスタ１１１ａ，とｐＭＯＳトランジスタ１１１ｂのオン抵抗値（Ｒｏｎ）を，それぞれ，伝送路１２０の特性インピーダンス（Ｚ０）と等しい規定値に実質的に一致させる。なお，シングルエンド方式に係る本実施形態において，「規定値」とは，伝送路１２０の特性インピーダンスと等しい値を意味している。例えば，シングルエンド方式のＩ／Ｏ回路１００では，伝送路１２０の特性インピーダンスは，５０Ωで設定されることが多い。このため，伝送路１２０の特性インピーダンスが５０Ωである場合には，ドライバ１１０に含まれるｎＭＯＳトランジスタ１１１ａとｐＭＯＳトランジスタ１１１ｂのオン抵抗値を，それぞれ，５０Ωに設定する。つまり，ｎＭＯＳトランジスタ１１１ａとｐＭＯＳトランジスタ１１１ｂ（ＭＯＳトランジスタ）のオン抵抗値を“Ｒｏｎ”とし，伝送路１２０の特性インピーダンスを“Ｚ０”とすると，Ｚ０＝Ｒｏｎの関係を満たすことが理想である。
【００７８】
ただし，ＭＯＳトランジスタのオン抵抗値（Ｒｏｎ）は，伝送路１２０の特性インピーダンス（Ｚ０）と等しい規定値と，実質的に一致していればよい。例えば，ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）は，規定値（Ｚ０）に対して，±３０％の範囲内で整合してればよい。ただし，ＭＯＳトランジスタのオン抵抗（Ｒｏｎ）は，規定値（Ｚ０）に対して，±１０％の範囲内であることが好ましく，±５％であることが特に好ましく，±１％の範囲内であることが理想である。
【００７９】
上記のように，ドライバ１１０を構成するＭＯＳトランジスタのオン抵抗値を，それぞれ，伝送路１２０の特性インピーダンスに一致させることで，レシーバ１３０において反射した信号エネルギを，ドライバ１１０において吸収することができる。
【００８０】
［３−２．シングルエンド方式のＩ／Ｏ回路のＥＳＤ対策手段］
図６は，シングルエンド方式のＩ／Ｏ回路の他の例を示す概略構成図である。図６では，シングルエンド方式のＩ／Ｏ回路１００に，ＥＳＤ対策用の抵抗１４１，１４３を挿入した例を示している。
【００８１】
図６に示されるように，Ｉ／Ｏ回路１００は，ドライバ１１０とレシーバ１３０の外部接続側に，それぞれ，５００Ω以上の抵抗値を持つ抵抗１４１，１４３を有している。具体的に説明すると，ドライバ側の抵抗１４１は，伝送路１２０のうち，ドライバ１１０の外部接続側に挿入され，電源とグランドのそれぞれに接続されている。また，レシーバ側の抵抗１４３は，伝送路１２０のうち，レシーバ１３０の外部接続側に挿入され，電源とグランドのそれぞれに接続されている。このように，ドライバ１１０側とレシーバ１３０側にそれぞれ，５００Ω以上の大きな抵抗値を持つ抵抗１４１，１４３を設けることで，ＥＳＤを回避することができる。
【００８２】
ここで，抵抗１４１，１４３の抵抗値を“Ｒｅｓｄ”と定義する。この場合に，シングルエンド方式のＩ／Ｏ回路１００において，伝送路１２０の特性インピーダンス（Ｚ０）と，ｎＭＯＳトランジスタ１１１ａとｐＭＯＳトランジスタ１１１ｂのオン抵抗値（Ｒｏｎ）と，各抵抗１４１，１４３の抵抗値（Ｒｅｓｄ）は，以下の（２）の関係を満足することが好ましい。
１／Ｚ０＝（１／Ｒｏｎ）＋（１／Ｒｅｓｄ）・・・（２）
【００８３】
ただし，「（１／Ｒｏｎ）＋（１／Ｒｅｓｄ）」の値は，「１／Ｚ０」の規定値の±３０％の範囲内であればよい。特に，「（１／Ｒｏｎ）＋（１／Ｒｅｓｄ）」の値は，規定値（１／Ｚ０）に対して，±１０％の範囲内であることが好ましく，±５％であることが特に好ましく，±１％の範囲内であることが理想である。
【００８４】
［３−３．シングルエンド方式のＩ／Ｏ回路のオン抵抗調整手段］
図７は，シングルエンド方式のＩ／Ｏ回路の他の例を示す概略構成図である。図７では，シングルエンド方式のＩ／Ｏ回路１００に，ドライバ１０のＭＯＳトランジスタ１１１ａ，１１１ｂのオン抵抗値（Ｒｏｎ）を調整するための抵抗調整手段１５０を設けた例を示している。
【００８５】
ここで，図７に示された形態では，少なくとも，電源側に位置してプルアップ素子をなすｎＭＯＳトランジスタ１１１ａに，抵抗調整手段１５０を設ける。抵抗調整手段１５０は，抵抗調整用のトランジスタと，このトランジスタに電圧を印加する電源系（Vadjust）と，により構成することができる。電源系（Vadjust）は，トランジスタに印加する電圧を自由に調整可能であることが好ましい。この場合，電源側に位置するｎＭＯＳトランジスタ１１１ａは，オン抵抗値（Ｒｏｎ）を，伝送路１２０の特性インピーダンス（Ｚ０）と等しい規定値よりも低く設定することができる。例えば，伝送路１２０の特性インピーダンス（Ｚ０）が５０Ωであれば，ｎＭＯＳトランジスタ１１１ａは，そのオン抵抗値（Ｒｏｎ）を，３５〜４５Ω程度に設定しておく。そして，ｎＭＯＳトランジスタ１１１ａの抵抗値（Ｒｏｎ）が，規定値（Ｚ０）よりも低くなった分（例：５〜１５Ω）については，抵抗調整手段１５０によって補償する。すなわち，ｎＭＯＳトランジスタ１１１ａの抵抗値（Ｒｏｎ）が，規定値（Ｚ０）に一致するように，電源系（Vadjust）からトランジスタに印加する電圧を微調整すればよい。これにより，ドライバ１１０のｎＭＯＳトランジスタ１１１ａのオン抵抗の調整が困難な場合であっても，そのオン抵抗値を規定値に一致させることが可能となる。
【００８６】
また，同様の抵抗調整手段１５０は，グランド側に位置してプルダウン素子をなすｐＭＯＳトランジスタ１１１ｂにも設けることができる。
【００８７】
また，図示は省略するが，図７に示したＩ／Ｏ回路１００の改良型として，さらに，特性インピーダンス測定手段と，オン抵抗測定手段と，電圧制御手段と，を有していてもよい。特性インピーダンス測定手段は，伝送路１２０に接続されて，この伝送路１２０の特性インピーダンス（Ｚ０）を測定する。オン抵抗測定手段は，ドライバ１１０を構成する各ＭＯＳトランジスタ１１１ａ，１１１ｂのオン抵抗値（Ｒｏｎ）を測定する。電圧制御手段は，特性インピーダンス測定手段から受信した特性インピーダンス（Ｚ０）と，オン抵抗測定手段から受信したオン抵抗値（Ｒｏｎ）に基づいて，オン抵抗値（Ｒｏｎ）が規定値（Ｚ０）に一致しているか否かを判断する。電圧制御手段は，オン抵抗値（Ｒｏｎ）が規定値（Ｚ０）よりも低いと判断した場合，抵抗値（Ｒｏｎ）が規定値（Ｚ０）に一致するように，抵抗調整手段１５０の電源系（Vadjust）を制御する。
【００８８】
［３−４．シングルエンド方式のＩ／Ｏ回路の変形例］
図８は，シングルエンド方式のＩ／Ｏ回路の変形例を示している。図８（ａ）は，シングルエンド方式のＩ／Ｏ回路１００の概略構成図であり，図８（ｂ）は伝送路１２０を伝搬する出力信号の波形を示している。
【００８９】
図８（ａ）に示した変形例では，シングルエンド方式のＩ／Ｏ回路１００に，プリエンファシスを行うための微分回路を設ける。符号Ｑ１，Ｑ２，Ｑ３，及びＱ４は，トランジスタを示す。トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は，全て，伝送路１２０の特性インピーダンス（Ｚ０）の２倍のオン抵抗（Ｒｏｎ）を持つものである。ここで，トランジスタＱ３とトランジスタＱ４は微分回路を構成する。図８のＩ／Ｏ回路１００において，トランジスタＱ１がＯＮとなっているときはトランジスタＱ３の遷移時間だけＯＮとなるため，並列抵抗となり，結果として１００Ωの実効的オン抵抗となる。トランジスタＱ２に対しても，トランジスタＱ４が同様に機能し，微分回路を構成するトランジスタＱ３又はトランジスタＱ４のどちらかがＯＮとなっているため，反射波が帰ってきても整合吸収される。他方，微分回路（Ｑ３，Ｑ４）がＯＮとなっていないとき（ＯＦＦとなっているとき）は，信号波形がフラットになっているといえるため，反射波が重畳されても信号レベルに大きな問題がない。
【００９０】
図８（ａ）に示したＩ／Ｏ回路１００の典型的な出力信号の波形を示すと，図８（ｂ）のようになる。図８（ｂ）に示されるように，ピーク値近辺は反射波が吸収されて，ドライバ初期の波形が守られている。他方，信号のフラットな部分は，微分回路を構成するトランジスタＱ３及びトランジスタがＱ４共にＯＦＦとなっている。従って，信号のフラットな時間では，反射波のさらに１／２の振幅が再反射して信号に重畳する（送信信号から考えて１／４振幅）。ただし，トランジスタＱ３及びトランジスタがＱ４共にＯＦＦである場合には，図８（ｂ）の点線で示すように，信号レベルが緩やかに変化するだけであり，レシーバ側での受信感度にあまり影響しないといえる。
【実施例１】
【００９１】
実施例１は，図２に示した差動方式のＩ／Ｏ回路１に関するものである。まず，図２に示した設計に基づいて，Ｉ／Ｏ回路１を構成した。ペア伝送路２０の特性インピーダンスは，設計理論上，１００Ωに設定した。また，ドライバ１０とレシーバ３０の特性は，以下の［表１］に示すとおりとした。
【００９２】
【表１】
2016219948.tif 000003
【００９３】
上記の設計に基づいて構築した差動方式のＩ／Ｏ回路１を動作させた。このＩ／Ｏ回路１において，レシーバ３０によって検出した相補信号の波形を，ドライバ１０の動作速度ごとに示すと，図９に示すとおりとなった。図９に示されるように，ドライバ１０を２５ＧＢｐｓで動作させた場合であっても，相補信号の波形に歪みはなく，アイパターンがしっかりと開いていることが確認できた。従って，ドライバ１０を２５ＧＢｐｓで動作させた場合であっても，レシーバ３０によって相補信号を適切に検出できたといえる。このように，実施例１では，２５Ｇｂｐｓまで動作可能であることが確認できた。これは，シミュレーションの限界値１５Ｇｂｐｓを超える性能となっている。このように，本発明の差動方式のＩ／Ｏ回路１によれば，クロック周波数が１５Ｇｂｐｓ以上の高速信号の伝送が可能となる。
【００９４】
また，ＣＲ型のドライバ（ＣＲ−ＤＲＶ、キャリアリユースかいろ：文献ＵＳＰ６，７３１，１５３及びＵＳＰ７，２８０．３８５）とＲＥＦ型のドライバ（ＲＥＦ−ＤＶＲ、通常のレイアウトによるＣＭＯＳ）について，その電流を調べたところ，図１０に示すとおりとなった。図１０に示されるように，構造的に異なる２つのドライバは，その電流値が，共に設計値の８ｍＡより小さな値となった。なお，レシーバは３段のインバータ仕様で未測定であるが，ドライバの設計予測値と実測が合っていることから設計値レベルであると推定される。
【実施例２】
【００９５】
実施例２は，図３に示したＥＳＤ対策用の抵抗が挿入された差動方式のＩ／Ｏ回路１に関するものである。
図１１は，差動型のＣＭＯＳドライバと差動型のＣＭＯＳレシーバとを兼ねて描画したものである。図１１に示されるように，特性インピーダンス１００Ωで整合されたペア伝送路から入力信号が入力され，Ｒｅｓｄの拡散抵抗２ｋΩが，それぞれの信号に対してグランドに接続されている。ペア伝送路は並行した形状を保ったまま，差動の上下２列に並んだそれぞれのｎＭＯＳのゲートに入力されている。例えば，０．１８μｍのプロセスでは，５μｍのゲート幅で４０μｍの総合幅で整列された状態で，それぞれのソースは縦に降りてきた２０μｍ幅の電源・グランドペア線路のグランドにつながっている。線路はそのまま上下２列に配置した８０μｍ幅のｐＭＯＳのゲートにつながり，線路終端は開放となっている。それぞれのｐＭＯＳのソースは，前述の縦に降りてきた電源線につながっている。出力はそれぞれのｎＭＯＳとｐＭＯＳのドレインから横につながった状態，すなわち線路構造を保ちながら，右側へ引き出され，ｐＭＯＳを離れたところから１００Ωの特性インピーダンスの伝送路となっている。この伝送路には同様にＥＳＤの拡散抵抗に接続された後，ＬＳＩチップ外に導出されている。これにより，図１１は，図３に示したＩ／Ｏ回路の構成図に対応して，入力側から見たレシーバ，及び出力側から見たドライバの概念を表している。レシーバのゲート幅は，その次に来る回路（一般には内部回路）のレベルに応じたドライバビリティを確保すればよいため，５μｍでも十分であり，小さなレシーバであってもよい。また，３Ｄチップ構成モジュールなどのグローバル配線を駆動するときは，その目的に応じて適宜調節すればよい。なお，上記の寸法は一例であり，ｎＭＯＳトランジスタとｐＭＯＳのトランジスタのオン抵抗が，例えば１００Ωとなるように設定することもできる。
【００９６】
なお，図１１に示した例において，ｎＭＯＳとｐＭＯＳが横一線に配列されているが，ｎＭＯＳとｐＭＯＳは上下に配列してもよい。また，ｎＭＯＳやｐＭＯＳ自身は，上下２段若しくは上下３段に配列することも可能である。このような短い距離であると，線路の遅延時間は，クロックに対して無視することができる。従って，ｎＭＯＳとｐＭＯＳは上下多列に配列することにより，配線が分岐することと，その配線が短くなるという２つの理由から，直流抵抗が低くなるという利点がある。
【実施例３】
【００９７】
実施例３は，差動方式のＩ／Ｏ回路のチップ内多層構造に関する。
図１２に示されるように，実施例３のＩ／Ｏ回路は，配線抵抗を下げるために，チップ内多層構造のメタル層を同じパターンで多層構造として，コラムで適当に接続した線路構成とすることを特徴とする。また，電源・グランドも層構造が許される限り，電源及びグランドが交互に積層した多層構造とすることができる。
【００９８】
チップ内配線に関し，４５ｎｍプロセスの層構造の一例を示すと図１３のようになる。なお，図１３は，ＩＢＭのＰｏｗｅｒ  ７プロセッサトップの例を示している。Ｍ１〜Ｍ３は，内部回路の形成に使用され，Ｍ４〜Ｍ５は，その中でも多少長い配線（メモリのＬＡＳ，ＣＡＳ，論理のキャッシュ間配線など）に使用される。また，Ｍ４〜Ｍ８までを，本発明のＩ／Ｏ差動信号に使用し，Ｍ７〜Ｍ１１までを電力配分とクロック配分で使用する。
【００９９】
Ｉ／Ｏ回路はチップパッド近くにあり，Ｉ／Ｏ配線の占有面積は小さいことから，内部回路配線面積を確保することができる。一番留意する配線は，電源配線である。特性インピーダンスを低くするために，幅広配線をよしとする。なお，電源配線は，電源とグランドを交互に多層化することで，配線を細くすることも可能である。
【０１００】
ドライバからレシーバにいたる伝送路は，チップ内，インターポーザを介したチップ間，又はパッケージと基板配線を接続できる距離であってもよく，信号減衰が−１０ｄＢ（１／３）レベルまで確保される一定の特性インピーダンスの伝送路であればよい。このときの信号振幅は，レシーバにおいて全反射されるため２／３になり，１／２のＶｔｈを十分超えることになる。
【０１０１】
以上，本願明細書では，本発明の内容を表現するために，図面を参照しながら本発明の実施形態の説明を行った。ただし，本発明は，上記実施形態に限定されるものではなく，本願明細書に記載された事項に基づいて当業者が自明な変更形態や改良形態を包含するものである。
【産業上の利用可能性】
【０１０２】
本発明は，入出力インターフェース回路に関する。従って，本発明は，コンピュータ関連産業において広く利用することができる。
【符号の説明】
【０１０３】
１…Ｉ／Ｏ回路（差動方式）
１０…ドライバ
１１…正相ＣＭＯＳインバータ      １２…逆相ＣＭＯＳインバータ
１１ａ…ｎＭＯＳトランジスタ      １２ａ…ｎＭＯＳトランジスタ
１１ｂ…ｐＭＯＳトランジスタ      １２ｂ…ｐＭＯＳトランジスタ
２０…ペア伝送路
２１…第１の線路                  ２２…第２の線路
２３…グランド線
３０…レシーバ
３１…正相ＣＭＯＳインバータ      ３２…逆相ＣＭＯＳインバータ
３１ａ…ｎＭＯＳトランジスタ      ３２ａ…ｎＭＯＳトランジスタ
３１ｂ…ｐＭＯＳトランジスタ      ３２ｂ…ｐＭＯＳトランジスタ
４１〜４４…第１〜第４の抵抗
５０…抵抗調整手段
１００…Ｉ／Ｏ回路（シングルエンド方式）
１１０…ドライバ
１１１…ＣＭＯＳインバータ
１１１ａ…ｎＭＯＳトランジスタ
１１１ｂ…ｐＭＯＳトランジスタ
１２０…伝送路
１２３…グランド線
１３０…レシーバ
１３１…ＣＭＯＳインバータ
１３１ａ…ｎＭＯＳトランジスタ
１３１ｂ…ｐＭＯＳトランジスタ
１４１，１４３…抵抗
１５０…抵抗調整手段
【図１】
2016219948.tif 000004
【図２】
2016219948.tif 000005
【図３】
2016219948.tif 000006
【図４】
2016219948.tif 000007
【図５】
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【図６】
2016219948.tif 000009
【図７】
2016219948.tif 000010
【図８】
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【図９】
2016219948.tif 000012
【図１０】
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【図１１】
2016219948.tif 000014
【図１２】
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【図１３】
2016219948.tif 000016