(57)【特許請求の範囲】
【請求項１】
サンプリングされた受信信号に拡散符号を適用してその相関値を出力するマッチドフィルタを用いて、異なるタイミングで受信される複数の受信信号の受信タイミングを検出する直接符号分割多重アクセス用のパス検出装置において、
位相の異なる複数の拡散符号を発生する拡散符号発生手段と、
前記拡散符号発生手段による複数の拡散符号の発生タイミングを制御する制御手段と、
前記拡散符号発生手段が発生した位相の異なる複数の拡散符号をそれぞれ格納する複数のレジスタと、
前記複数のレジスタに格納された位相の異なる複数の拡散符号を一サンプル時間内に前記受信信号に適用して、一サンプルごとに複数の相関値を算出する相関値算出手段と、
所望の観測時間幅分の容量を有するメモリを用い、前記相関値算出手段が算出した複数の相関値に基づいて複数の遅延プロファイルを作成する遅延プロファイル作成手段と、
を備えたことを特徴とする直接符号分割多重アクセス用のパス検出装置。
【請求項２】
一サンプルごとに複数の相関値を算出するか否かを指示する指示手段をさらに具備し、前記相関値算出手段は、前記指示手段からの指示内容に応答して、前記複数のレジスタに格納された位相の異なる複数の拡散符号を前記受信信号に適用して複数の相関値を算出するか、または所定のレジスタに格納された拡散符号のみを前記受信信号に適用して一つの相関値を算出することを特徴とする請求項１に記載の直接符号分割多重アクセス用のパス検出装置。
【請求項３】
サンプリングされた受信信号を格納するシフトレジスタ、前記受信信号に適用する拡散符号を格納する第１のレジスタ並びに該第１のレジスタに格納した拡散符号を更新する更新用の拡散符号を格納する第２のレジスタを少なくとも有し、前記シフトレジスタに格納した受信信号に前記第１のレジスタに格納した拡散符号を適用した場合の相関値を出力するマッチドフィルタと、前記マッチドフィルタの第２のレジスタに格納する拡散符号を発生する拡散符号発生手段と、前記マッチドフィルタから出力される相関値を巡回加算する巡回加算手段とを備え、異なるタイミングで受信される複数の受信信号の受信タイミングを検出する直接符号分割多重アクセス用のパス検出装置において、
前記マッチドフィルタは、複数の第１のレジスタおよび第２のレジスタと、各第１のレジスタに格納した位相の異なる拡散符号を前記シフトレジスタに格納した受信信号に対して、一サンプル時間内に切替適用する切替手段と、を備え、
前記拡散符号生成手段は、前記複数の第２のレジスタにそれぞれ格納する複数の拡散符号を発生し、
前記巡回加算手段は、所望の観測時間幅分の容量のメモリを用いて複数の遅延プロファイルを作成することを特徴とする直接符号分割多重アクセス用のパス検出装置。
【請求項４】
サンプリングされた受信信号に複数の拡散符号を一サンプル時間内に適用して一サンプルごとに複数の相関値を出力するマッチドフィルタを用いて、異なるタイミングで受信される複数の受信信号の受信タイミングを検出する直接符号分割多重アクセス用のパス検出装置の制御方法において、
前記複数の拡散符号に含まれる拡散符号を所定の時間適用して遅延プロファイルを取得し、取得した一つまたは複数の遅延プロファイルからパス位置とパスレベルを検出して記憶部に記憶するよう制御する第１の制御工程と、
前記複数の拡散符号と位相の異なる複数の拡散符号に含まれる拡散符号を所定の時間適用して遅延プロファイルを取得し、取得した一つまたは複数の遅延プロファイルからパス位置とパスレベルを検出して記憶部に記憶する処理を所望の数の遅延プロファイルが作成されるまで繰り返すよう制御する第２の制御工程と、
前記第２の制御工程後に前記記憶部に記憶したパス位置とパスレベルに基づいて最終的なパスを選択する選択工程と、
を含んだことを特徴とする直接符号分割多重アクセス用のパス検出装置の制御方法。
【請求項５】
前記第２の制御工程は、前記一つまたは複数の遅延プロファイルに基づいて処理対象の拡散符号に対応するパスが存在するか否かを判定し、前記一つまたは複数の拡散符号に対応するパスが存在しないと判定された場合には、パスの存在しない遅延プロファイルの内容をメモリから消去し、消去したメモリ上に、他の拡散符号に対応して作成された遅延プロファイルを記憶することを特徴とする請求項４に記載の直接符号分割多重アクセス用のパス検出装置の制御方法。
【請求項６】
前記第２の制御工程は、前記一つまたは複数の拡散符号に対応するパスが存在すると判定された場合には、この拡散符号を前記マッチドフィルタに供給するとともに、当該拡散符号の時間窓に近隣する時間窓の拡散符号を時分割で前記マッチドフィルタに供給することを特徴とする請求項５に記載の直接符号分割多重アクセス用のパス検出装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、直接符号分割多重アクセス（ＤＳ−ＣＤＭＡ；Direct  Sequence-Code  Division  Multiple  Access）無線通信システムの復調器内に設けられるパス検出装置およびその制御方法に関し、特に、遅延時間が長い遅延波のパスについても検出することができるパス検出装置およびその制御方法に関する。
【０００２】
【従来の技術】
従来、DS-CDMA 無線通信システム用の復調器には、伝搬遅延時間の異なる複数の受信信号を合成して受信感度を改善するレイク（RAKE）受信と呼ばれる技術が適用されている。そして、このレイク受信を行うためには、異なるタイミングで受信される複数の受信信号の受信タイミングを検出するパス検出処理が必要となるため、かかるパス検出を高速におこなうことができるマッチドフィルタが用いられることが多い。
【０００３】
たとえば、佐和橋衛、“広帯域コヒーレントDS-CDMA 無線アクセス特集" 、NTT DoCoMoテクニカルジャーナルNol.4 No.3には、従来のマッチドフィルタの構成が詳細に開示されており、具体的には、Ａ／Ｄ変換器を不要とし、低消費電力化を可能とするベースバンドアナログ処理技術を適用した高速マッチドフィルタＬＳＩの構成およびその特性が記載されている。また、青山、水口、吉田、後川、“室内／屋外実験によるDS-CDMA システムのパスサーチ特性" 、信学技報RCS97-164 （1997-11 ）には、ＣＤＭＡシステムにおいて、マルチパスのタイミング同期を高精度におこなうパス検出技術が開示されている。
【０００４】
このため、これらの従来技術を組み合わせると、図９に示す構成を有するパス検出回路が得られる。図９において、マッチドフィルタ１０に入力される信号は図示しないＡ／Ｄコンバータによりサンプリングされた受信信号であり、サンプル毎にマッチドフィルタ１０内のシフトレジスタ１１に入力される。そして、このシフトレジスタ１１に入力された信号は、乗算器１２においてレジスタ１３に格納された拡散符号レプリカと乗算した後、加算器１５で加算して相関値を算出し、算出した相関値をサンプル毎にマッチドフィルタ１０から出力する。
【０００５】
レジスタ１３に格納した拡散符号レプリカは、拡散符号レプリカ発生器２０で作成され、レジスタ１４に格納された情報を用いて周期的に書き換えられる。制御回路２１は、拡散符号レプリカ発生器２０にスタートパルスを供給し、かかるスタートパルスの供給によって、拡散符号レプリカ発生器２０は、拡散符号レプリカの発生を開始する。なお、レジスタ１３の拡散符号レプリカをレジスタ１４の内容に書き換える周期は、シフトレジスタ１１の段数に相当する時間に設定される。ここで、シフトレジスタ１１の段数は１シンボルに設定され、たとえば１シンボル長をＴｓとした場合には、レジスタ１３はＴｓ毎に書き換えられることになる。
【０００６】
マッチドフィルタ１０の出力は、同相加算器１６において加算され、Ｓ／Ｎ比が改善された後に、２乗器１７により２乗され、電力加算器１８においてさらにＳ／Ｎ比を改善した後、パス選択器１９でパスが選択される。
【０００７】
図１０は、図９に示す同相加算器１６および電力加算器１８の構成を示す図であり、同図（ａ）および（ｂ）に示すように、同相加算器１６および電力加算器１８は、マッチドフィルタ長（Ｔｓ）に相当する容量のメモリ１６ａおよび１８ａと、加算器１６ｂおよび１８ｂとで構成される。さらに、電力加算器１８には、乗算器１８ｃが含まれ、過去の加算結果に忘却係数λ（λ≦１）が乗積される。これらの同相加算器１６および電力加算器１８には、制御回路２１からメモリクリア信号が入力されており、所定のタイミングでメモリ１６ａおよび１８ａのメモリ内容がクリアされる。このようにして、電力加算器１８内のメモリ１８ａに時間窓Ｔｓ分の遅延プロファイルが保存される。
【０００８】
パス選択器１９は、作成された遅延プロファイルから複数個のパスを選択して各パスの情報（位置およびレベルなど）を制御回路２１に出力し、この制御回路２１は、当該パス情報に基づいてレイク受信に使用するパスを検出する。このように、図９に示す従来のパス検出回路では、拡散符号レプリカをＴｓ毎に書き換えていたので、符号周期が１シンボルより長いロング符号に対応することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のパス検出回路を用いたとしても、遅延時間がＴｓ以上の遅延波のパスを検出することができないという問題がある。以下、この点について説明する。
【００１０】
図１１は、１シンボル長がＴｓである入力信号がＴｓに等しい段数のマッチドフィルタ１０に入力された場合におけるマッチドフィルタ１０の内部状態を示す図である。同図（ａ）に示すように、先行波の１シンボル目がちょうどマッチドフィルタ１０に入力された時点を時刻ｔ＝０とすると、遅延波１および遅延波２がそれぞれ先行波に対してτ1 およびτ2 時間遅れて受信される。ここで、遅延波２は１シンボル長Ｔｓよりも長く遅れて受信されている（Ｔｓ＜τ2 ）。その後、同図（ｂ）に示すように、先行波の２シンボル目がマッチドフィルタ１０に入力された時点である時刻ｔ＝Ｔｓにおいては、遅延波１の２シンボル目が先行波に対してτ1 遅れて受信され、遅延波２の１シンボル目が先行波の２シンボル目からτ2 −Ｔｓ遅れて受信される。
【００１１】
図１２は、マッチドフィルタ１０内の拡散符号レプリカが切り替えられる様子を示す図であり、同図（ａ）に示すように、Ｔｓ毎に拡散符号レプリカが切り替えられると、同図（ｂ）に示すように、先行波に対するマッチドフィルタ１０の出力は時刻ｔ＝０で現れ、また遅延波１に対するマッチドフィルタ１０の出力はτ1 時間だけ遅れたｔ＝τ1 に現れるので問題はない。しかし、遅延波２については、同図（ｂ）に示すように、時刻τ2 ではすでにつぎのシンボル用の拡散符号レプリカ（図１２（ａ）中の「レプリカ２」）に切り替えられてしまっているので、マッチドフィルタ１０からは遅延波２に対する相関値が出力されないという問題が生ずる。
【００１２】
この発明は、上記に鑑みてなされたものであり、ＤＳ−ＣＤＭＡ復調器がパスを検出する際に、遅延時間が長い遅延波のパスについても検出することができる直接符号分割多重アクセス用のパス検出装置を得ることを目的とする。また、そのパス検出装置を有効に活用して、遅延時間が長い遅延波のパスを効率的に検出することができるパス検出装置の制御方法を得ることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかる直接符号分割多重アクセス用のパス検出装置は、サンプリングされた受信信号に拡散符号を適用してその相関値を出力するマッチドフィルタを用いて、異なるタイミングで受信される複数の受信信号の受信タイミングを検出する直接符号分割多重アクセス用のパス検出装置において、位相の異なる複数の拡散符号を発生する拡散符号発生手段と、前記拡散符号発生手段による複数の拡散符号の発生タイミングを制御する制御手段と、前記拡散符号発生手段が発生した位相の異なる複数の拡散符号をそれぞれ格納する複数のレジスタと、前記複数のレジスタに格納された位相の異なる複数の拡散符号を一サンプル時間内に前記受信信号に適用して、一サンプルごとに複数の相関値を算出する相関値算出手段と、所望の観測時間幅分の容量を有するメモリを用い、前記相関値算出手段が算出した複数の相関値に基づいて複数の遅延プロファイルを作成する遅延プロファイル作成手段とを備えたことを特徴とする。
【００１４】
この発明によれば、制御手段のタイミング制御の下で拡散符号発生手段が位相の異なる複数の拡散符号を発生し、発生した位相の異なる複数の拡散符号をそれぞれ複数のレジスタに格納し、該複数のレジスタに格納された位相の異なる複数の拡散符号を一サンプル時間内に受信信号に適用して、一サンプルごとに複数の相関値を算出し、所望の観測時間幅分の容量を有するメモリを用いて複数の遅延プロファイルを作成することとしたので、遅延時間の長い遅延波のパスについても効率良く検出することができる。
【００１５】
つぎの発明にかかる直接符号分割多重アクセス用のパス検出装置は、一サンプルごとに複数の相関値を算出するか否かを指示する指示手段をさらに具備し、前記相関値算出手段は、前記指示手段からの指示内容に応答して、前記複数のレジスタに格納された位相の異なる複数の拡散符号を前記受信信号に適用して複数の相関値を算出するか、または所定のレジスタに格納された拡散符号のみを前記受信信号に適用して一つの相関値を算出することを特徴とする。
【００１６】
この発明によれば、一サンプルごとに複数の相関値を算出するか否かの指示内容に応答して、複数のレジスタに格納された位相の異なる複数の拡散符号を受信信号に適用して複数の相関値を算出するか、または所定のレジスタに格納された拡散符号のみを受信信号に適用して一つの相関値を算出することとしたので、遅延時間が大きな場合と遅延時間が小さな場合で、処理形態を変えることができる。
【００１７】
つぎの発明にかかる直接符号分割多重アクセス用のパス検出装置は、サンプリングされた受信信号を格納するシフトレジスタ、前記受信信号に適用する拡散符号を格納する第１のレジスタ並びに該第１のレジスタに格納した拡散符号を更新する更新用の拡散符号を格納する第２のレジスタを少なくとも有し、前記シフトレジスタに格納した受信信号に前記第１のレジスタに格納した拡散符号を適用した場合の相関値を出力するマッチドフィルタと、前記マッチドフィルタの第２のレジスタに格納する拡散符号を発生する拡散符号発生手段と、前記マッチドフィルタから出力される相関値を巡回加算する巡回加算手段とを備え、異なるタイミングで受信される複数の受信信号の受信タイミングを検出する直接符号分割多重アクセス用のパス検出装置において、前記マッチドフィルタは、複数の第１のレジスタおよび第２のレジスタと、各第１のレジスタに格納した位相の異なる拡散符号を前記シフトレジスタに格納した受信信号に対して、一サンプル時間内に切替適用する切替手段とを備え、前記拡散符号生成手段は、前記複数の第２のレジスタにそれぞれ格納する複数の拡散符号を発生し、前記巡回加算手段は、所望の観測時間幅分の容量のメモリを用いて複数の遅延プロファイルを作成することを特徴とする。
【００１８】
この発明によれば、マッチドフィルタに複数の第１のレジスタおよび第２のレジスタと、第１のレジスタに格納した拡散符号をシフトレジスタに格納した受信信号に切替適用する切替手段とを設け、拡散符号生成手段では複数の第２のレジスタにそれぞれ格納する複数の拡散符号を発生し、巡回加算手段では、所望の観測時間幅分の容量のメモリを用いて複数の遅延プロファイルを作成することとしたので、遅延時間の長い遅延波のパスについても効率良く検出することができる。
【００１９】
つぎの発明にかかる直接符号分割多重アクセス用のパス検出装置の制御方法は、サンプリングされた受信信号に複数の拡散符号を一サンプル時間内に適用して一サンプルごとに複数の相関値を出力するマッチドフィルタを用いて、異なるタイミングで受信される複数の受信信号の受信タイミングを検出する直接符号分割多重アクセス用のパス検出装置の制御方法において、前記複数の拡散符号に含まれる拡散符号を所定の時間適用して遅延プロファイルを取得し、取得した一つまたは複数の遅延プロファイルからパス位置とパスレベルを検出して記憶部に記憶するよう制御する第１の制御工程と、前記複数の拡散符号と位相の異なる複数の拡散符号に含まれる拡散符号を所定の時間適用して遅延プロファイルを取得し、取得した一つまたは複数の遅延プロファイルからパス位置とパスレベルを検出して記憶部に記憶する処理を所望の数の遅延プロファイルが作成されるまで繰り返すよう制御する第２の制御工程と、前記第２の制御工程後に前記記憶部に記憶したパス位置とパスレベルに基づいて最終的なパスを選択する選択工程とを含んだことを特徴とする。
【００２０】
この発明によれば、複数の拡散符号に含まれる拡散符号を所定の時間適用して遅延プロファイルを取得し、取得した一つまたは複数の遅延プロファイルからパス位置とパスレベルを検出して記憶部に記憶する処理を所望の数の遅延プロファイルが作成されるまで繰り返し、この処理工程後に記憶部に記憶したパス位置とパスレベルに基づいて最終的なパスを選択することとしたので、ハードウエアを増加することなく遅延時間の長い遅延波のパスを効率良く検出することができる。
【００２１】
つぎの発明にかかる直接符号分割多重アクセス用のパス検出装置の制御方法は、前記第２の制御工程は、前記一つまたは複数の遅延プロファイルに基づいて処理対象の拡散符号に対応するパスが存在するか否かを判定し、前記一つまたは複数の拡散符号に対応するパスが存在しないと判定された場合には、パスの存在しない遅延プロファイルの内容をメモリから消去し、消去したメモリ上に、他の拡散符号に対応して作成された遅延プロファイルを記憶することを特徴とする。
【００２２】
この発明によれば、一つまたは複数の遅延プロファイルに基づいて処理対象の拡散符号に対応するパスが存在するか否かを判定し、この一つまたは複数の拡散符号に対応するパスが存在しないと判定された場合には、パスの存在しない遅延プロファイルの内容をメモリから消去し、消去したメモリ上に、他の拡散符号に対応して作成された遅延プロファイルを記憶することとしたので、遅延プロファイルを記憶するためのメモリ容量を低減することができる。
【００２３】
つぎの発明にかかる直接符号分割多重アクセス用のパス検出装置の制御方法は、前記第２の制御工程は、前記一つまたは複数の拡散符号に対応するパスが存在すると判定された場合には、この拡散符号を前記マッチドフィルタに供給するとともに、当該拡散符号の時間窓に近隣する時間窓の拡散符号を時分割で前記マッチドフィルタに供給することを特徴とする。
【００２４】
この発明によれば、一つまたは複数の拡散符号に対応するパスが存在すると判定された場合には、この拡散符号をマッチドフィルタに供給するとともに、当該拡散符号の時間窓に近隣する時間窓の拡散符号を時分割でマッチドフィルタに供給することとしたので、パスの存在する観測時間窓に隣接する観測時間窓の遅延プロファイルを効率良く作成することができる。
【００２５】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＤＳ−ＣＤＭＡ用のパス検出装置およびその制御方法の好適な実施の形態を詳細に説明する。
【００２６】
実施の形態１．
図１は、実施の形態１にかかるパス検出回路の回路構成を示すブロック図である。同図に示すように、このパス検出回路は、マッチドフィルタ１００と、拡散符号レプリカ発生器１０４と、同相加算器１０５と、２乗器１７と、電力加算器１０６と、パス選択器１９と、制御回路１０７とからなる。ここで、このマッチドフィルタ１００は、従来のマッチドフィルタ１０に対して新たなレジスタ１０１および１０２と、スイッチ１０３とを加え、このスイッチ１０３の切り替えによって、相関演算用の拡散符号レプリカを切り替えるよう構成している。また、従来の拡散符号レプリカ発生器２０に代えて、拡散符号レプリカ発生器１０４を設けている。ここで、この拡散符号レプリカ発生器１０４は、位相の異なる２つの拡散符号レプリカを発生して、その一方をレジスタ１４に出力し、他方をレジスタ１０２に出力する回路である。
【００２７】
制御回路１０７は、レジスタ１４用の拡散符号レプリカを発生するだけではなく、このレジスタ１４用の拡散符号レプリカよりも１シンボル時間分だけ位相の遅れた拡散符号レプリカについても同時に発生するよう拡散符号レプリカ発生器１０４を制御する。この１シンボル時間分だけ位相の遅れた拡散符号レプリカは、マッチドフィルタ１００内のレジスタ１０２に格納される。レジスタ１０１および１０２は、従来のマッチドフィルタ１０においても設けられていたレジスタ１３および１４と同様に機能する部位であり、１シンボル毎にレジスタ１０２の内容をレジスタ１０１にロードする。スイッチ１０３は、レジスタ１３およびレジスタ１０１の２つの拡散符号レプリカを１サンプル内に切り替えるスイッチであり、このスイッチ１０３を用いることにより、マッチドフィルタ１００から１サンプル毎に２つの相関値が出力される。
【００２８】
そして、図示しないＡ／Ｄコンバータによってサンプリングされた受信信号がマッチドフィルタ１００に入力されると、この受信信号はサンプル毎にマッチドフィルタ１００内のシフトレジスタ１１に入力される。そして、このシフトレジスタ１１に入力された信号は、スイッチ１０３を介してレジスタ１３およびレジスタ１０１に格納された拡散符号レプリカとそれぞれ乗算し、これを加算器１５で加算して相関値を算出し、算出した相関値をマッチドフィルタ１００から出力する。
【００２９】
図２は、図１に示す同相加算器１０５および電力加算器１０６の構成を示すブロック図である。同図（ａ）および（ｂ）に示すように、マッチドフィルタ１００からは１サンプルにつき２つの相関値が出力されるので、同相加算器１０５が有するメモリ１０５ａのメモリサイズと、電力加算器１０６が有するメモリ１０６ａのメモリサイズは、それぞれ２Ｔｓとなる。なお、パス選択回路１９には、従来の２倍の数の信号が入力される。
【００３０】
図３は、図１に示すレジスタ１３とレジスタ１０１との拡散符号レプリカの切替えの様子を示す図である。同図（ａ）に示すように、レジスタ１３には図１２（ａ）に示す従来のものと同様のものが格納されるが、新たに設けたレジスタ１０１には、このレジスタ１３に格納する拡散符号レプリカよりも１シンボル時間分だけ位相が遅れた拡散符号レプリカを格納する。
【００３１】
同図（ａ）から明らかなように、τ2 時間遅延して受信された遅延波２に対する相関値は、新たに設けたレジスタ１０１によって取得することができ、マッチドフィルタ１００から出力される。このため、同図（ｂ）に示すように、マッチドフィルタ１００からは、遅延波２に対応する相関値についても出力することができる。このように、マッチドフィルタ１００からは２種類の拡散符号レプリカに対応する相関値が出力され、その一つは、レジスタ１３に格納された拡散符号レプリカに対する相関値であり、他方は、レジスタ１０１に格納された拡散符号レプリカに対する相関値である。
【００３２】
なお、このマッチドフィルタ１００からは、１サンプル毎に２種類の相関値が出力されるため、このマッチドフィルタ１００の出力は入力の２倍のクロック速度となり、この２種類の相関値を時間多重した後に出力される。
【００３３】
図４は、図１に示すマッチドフィルタ１００から出力される２種類の相関値と入力クロック周期および出力クロック周期との関係を示す図である。同図に示す相関値Ｘｉは、レジスタ１３に格納された拡散符号レプリカに対応する相関値であり、相関値Ｙｉは、レジスタ１０１に格納された拡散符号レプリカに対応する相関値である。同図から明らかなように、このマッチドフィルタ１００においては、出力クロック周期が入力クロックの半分となり、また出力クロック周期に応答して相関値Ｘｉと相関値Ｙｉとが交互に出力される。
【００３４】
上述してきたように、実施の形態１にかかるパス検出回路１００では、たとえ遅延波の遅延時間がＴｓ以上となった場合でも、この遅延時間が２Ｔｓの範囲内であれば、遅延波に対応するパスを検出することが可能となる。なお、ここでは説明の便宜上、１組のレジスタ１０１および１０２のみをマッチドフィルタ１００に付加した場合を示したが、さらに多くのレジスタの組をこのマッチドフィルタ１００に配設することにより、より広いパス検出時間幅を得ることが可能となる。ただしこの場合には、図２に示す同相加算器１０５のメモリ１０５ａのメモリサイズと、電力加算器１０６のメモリ１０６ａのメモリサイズとを、これに合わせて増加するとともに、スイッチ１０３において複数のレジスタを切り替えることにより、パス検出範囲を２Ｔｓ以上に拡大することができる。
【００３５】
実施の形態２．
ところで、上記実施の形態１では、パス検出範囲を２Ｔｓ以上に拡大する場合には、レジスタ１０１およびレジスタ１０２の組を増やすことにより対応することができると説明したが、このレジスタ１０１およびレジスタ１０２の組を増やさなくともパス検出範囲を２Ｔｓ以上に拡大することができる。そこで、この実施の形態では、図１に示すパス検出回路を用いてパス検出範囲を２Ｔｓ以上に拡大する場合について説明する。
【００３６】
図５は、図１に示すパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する実施の形態２にかかるパス検出回路の制御手順を示すフローチャートである。同図に示すように、まず最初に制御回路１０７は、拡散符号レプリカ発生器１０４に対し２つの拡散符号レプリカを発生してマッチドフィルタ１００に出力するよう指示する（ステップＳ５０１）。すると、一定時間経過後に２Ｔｓ幅の遅延プロファイルが作成されるので（ステップＳ５０２）、この段階でパス選択を行う（ステップＳ５０３）。制御回路１０７は、内部メモリにパス選択結果としてパス位置およびパス電力などの情報を保持する（ステップＳ５０４）。
【００３７】
その後、全時間幅について処理が完了したか否かを判断し（ステップＳ５０５）、処理が完了していない場合には（ステップＳ５０５否定）、制御回路１０７は、拡散符号レプリカ発生器１０４に対して、先程とは位相の異なる２つの拡散符号レプリカを発生してマッチドフィルタ１００に出力するように出力タイミングの変更を指示し（ステップＳ５０６）、上記ステップＳ５０２に移行する。すると、一定時間経過後に先ほど作成した時間窓とは別の２Ｔｓ幅の遅延プロファイルが作成されるので、パス選択をおこない（ステップＳ５０３）、選択したパス情報を保存して（ステップＳ５０４）、全時間幅について処理が完了したか否かを判断する（ステップＳ５０５）。
【００３８】
かかるステップＳ５０２〜Ｓ５０６の処理を全時間幅について処理が完了するまで繰り返し、全時間幅の処理が完了したならば（ステップＳ５０５肯定）、選択した全パス情報に基づいてパス検出をおこない（ステップＳ５０７）、ステップＳ５０１に移行する。
【００３９】
上記一連の処理をおこなうことにより、図１に示す構成のパス検出回路を用いた場合であっても、２Ｔｓ以上の時間幅に対してパス位置やパス電力等の情報を得ることができ、２Ｔｓ以上の観測時間窓に対して、遅延波を常時検出することが可能となる。このため、パス検出処理に要する時間が長くなるものの、マッチドフィルタ１００に設けるレジスタ数を増加し、同相加算器１０５および電力加算器１０６のメモリサイズを増やさなくとも、遅延時間の大きな信号のパスを検出することができる。
【００４０】
実施の形態３．
つぎに、図１に示すパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する別の実施の形態について説明する。図６は、図１に示すパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する実施の形態３にかかるパス検出回路の制御手順を示すフローチャートである。同図に示すように、制御回路１０７は、まず最初に、拡散符号レプリカ発生器１０４に対して２つの拡散符号レプリカを発生してマッチドフィルタ１００に出力するよう指示する（ステップＳ６０１）。
【００４１】
すると、一定時間後に２つの遅延プロファイルが作成されるので（ステップＳ６０２）、この２つの遅延プロファイルのパス選択結果に基づいて、制御回路１０７は各遅延プロファイルにパスが存在するか否かを判定する（ステップＳ６０３）。その結果、どちらの遅延プロファイルにもパスが存在すると判定された場合には（ステップＳ６０４否定）、パスを選択して（ステップＳ６０７）、ステップＳ６０２に移行する。かかるステップＳ６０２〜Ｓ６０７からなる図中のループ２に示す遅延プロファイルの作成とパス選択の処理を繰り返す。
【００４２】
一方、いずれか一方でも遅延プロファイルでパスが存在しないと判定された場合には（ステップＳ６０４肯定）、制御回路１０７は、パスの存在しない遅延プロファイルのメモリをクリアし（ステップＳ６０５）、パスの存在しない遅延プロファイルに対応する拡散符号レプリカの位相を変更するように拡散符号レプリカ発生器に指示し（ステップＳ６０６）、ステップＳ６０２に移行する。このように、かかるステップＳ６０２〜Ｓ６０６からなる図中のループ１に示す新たな観測時間窓に対する遅延プロファイルの作成処理をおこなう。
【００４３】
上記一連の処理、すなわちパスの存在しない遅延プロファイルを記憶していたメモリをクリアして、他の観測時間窓を観測するために使用する処理をおこなうことにより、メモリサイズを大きくすることなく２Ｔｓ以上の時間窓を観測することができる。
【００４４】
実施の形態４．
つぎに、図１に示すパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する別の実施の形態について説明する。図７は、図１に示すパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する実施の形態４にかかるパス検出回路の制御手順を示すフローチャートである。同図に示すように、制御回路１０７は、まず最初に、拡散符号レプリカ発生器１０４に対して、２つの拡散符号レプリカを発生してマッチドフィルタ１００に出力するよう指示する（ステップＳ７０１）。
【００４５】
すると、一定時間後に２つの遅延プロファイルが作成されるので（ステップＳ７０２）、この２つの遅延プロファイルのパス選択結果に基づいて制御回路１０７は、各遅延プロファイルにパスが存在するか否かを判定する（ステップＳ７０３）。その結果、どちらの遅延プロファイルにもパスが存在すると判定された場合には（ステップＳ７０４否定）、パスを選択して（ステップＳ７０７）、ステップＳ７０２に移行する。かかるステップＳ７０２〜Ｓ７０７からなる図中のループ２に示す遅延プロファイルの作成とパス選択の処理を繰り返す。
【００４６】
一方、いずれか一方でも遅延プロファイルでパスが存在しないと判定された場合には（ステップＳ７０４肯定）、制御回路１０７は、パスの存在しない遅延プロファイルのメモリをクリアし（ステップＳ７０５）、パスの存在しない遅延プロファイルに対応する拡散符号レプリカの位相を変更するように拡散符号レプリカ発生器に対して指示する。この際、パスの存在する遅延プロファイルに対応する拡散符号レプリカの位相に対してＴｓ前後（１シンボル前後）の位相の拡散符号レプリカを、時分割的に、すなわち一定時間毎に交互に出力するように指示して（ステップＳ７０６）、ステップＳ７０２に移行する。このように、かかるステップＳ７０２〜Ｓ７０６からなる図中のループ１に示す新たな観測時間窓に対する遅延プロファイルの作成処理をおこなう。
【００４７】
上記一連の処理、すなわちパスの存在しない遅延プロファイルを記憶していたメモリをクリアして、このメモリを用いてパスの存在する時間観測窓に隣接する２つの観測時間窓に対する遅延プロファイルを作成することにより、パス位置の変化に追随しながらパスを検出することができる。
【００４８】
実施の形態５．
図８は、実施の形態５にかかるパス検出回路の回路構成を示すブロック図である。なお、図１に示すパス検出回路の各部位と同様の機能を有するものは同一の符号を付すこととしてその詳細な説明を省略する。同図に示すように、このパス検出回路のマッチドフィルタ８００は、制御回路１０７からの制御信号をライン８０１を介してスイッチ８０２に出力する点で図１に示すマッチドフィルタ１００と異なる。
【００４９】
ここで、この制御信号は、オン／オフからなる２値信号であり、この制御信号がオンである場合には、スイッチ８０２が上記実施の形態１に示す動作をおこない、このパス検出回路は、２Ｔｓの時間幅のパスを検出する回路として動作する。これに対して、この制御信号がオフの場合には、スイッチ８０２は切替え動作を停止し、このマッチドフィルタ８００は、レジスタ１３のみの拡散符号レプリカを使って相関演算をおこなう。
【００５０】
したがって、このパス検出回路は、セル半径の大きなマクロセルのような遅延波の遅延時間が大きなケースだけではなく、マイクロセルのように遅延波の遅延時間がさほど大きくないケースが想定されるシステムに適用する場合に有効である。具体的には、遅延波の遅延時間が大きな場合には、制御回路１０７からオン信号をスイッチ１０３に出力することによりこのスイッチ８０２を切り替え動作させて大きく遅延した信号のパスを検出し、逆に遅延波の遅延時間が小さな場合には、制御回路１０７からオフ信号を出力してスイッチ８０２を固定する。
【００５１】
上述してきたように、この実施の形態５にかかるパス検出回路では、制御回路１０７からの制御信号によって、スイッチ８０２の動作を制御するよう構成したので、マイクロセルのような遅延時間の小さいシステムに適用する場合にはマッチドフィルタ８００からの出力信号のクロック速度を従来と同速度まで低減し、もってパス検出回路の消費電力を抑制できるという効果が得られる。
【００５２】
【発明の効果】
以上説明したように、この発明によれば、制御手段のタイミング制御の下で拡散符号発生手段が位相の異なる複数の拡散符号を発生し、発生した位相の異なる複数の拡散符号をそれぞれ複数のレジスタに格納し、該複数のレジスタに格納された位相の異なる複数の拡散符号を一サンプル時間内に受信信号に適用して、一サンプルごとに複数の相関値を算出し、所望の観測時間幅分の容量を有するメモリを用いて複数の遅延プロファイルを作成するよう構成したので、遅延時間の長い遅延波のパスについても効率良く検出し、もって遅延時間が遅れた場合であっても効率良くレイク受信をおこなうことができるという効果を奏する。
【００５３】
つぎの発明では、一サンプルごとに複数の相関値を算出するか否かの指示内容に応答して、複数のレジスタに格納された位相の異なる複数の拡散符号を受信信号に適用して複数の相関値を算出するか、または所定のレジスタに格納された拡散符号のみを受信信号に適用して一つの相関値を算出するよう構成したので、遅延時間が大きな場合と遅延時間が小さな場合で処理形態を変え、マイクロセルのような遅延時間の小さなシステムに適用する場合には、パス検出装置の消費電力を低減することができるという効果を奏する。
【００５４】
つぎの発明では、マッチドフィルタに複数の第１のレジスタおよび第２のレジスタと、第１のレジスタに格納した拡散符号をシフトレジスタに格納した受信信号に切替適用する切替手段とを設け、拡散符号生成手段では複数の第２のレジスタにそれぞれ格納する複数の拡散符号を発生し、巡回加算手段では、所望の観測時間幅分の容量のメモリを用いて複数の遅延プロファイルを作成するよう構成したので、遅延時間の長い遅延波のパスについても効率良く検出し、もって遅延時間が遅れた場合であっても効率良くレイク受信をおこなうことができるという効果を奏する。
【００５５】
つぎの発明では、複数の拡散符号に含まれる未処理の拡散符号を所定の時間適用して遅延プロファイルを取得し、取得した一つまたは複数の遅延プロファイルからパス位置とパスレベルを検出して記憶部に記憶する処理を未処理の拡散符号がなくなるまで繰り返し、この処理工程後に記憶部に記憶したパス位置とパスレベルに基づいて最終的なパスを選択するよう構成したので、ハードウエアを増加することなく遅延時間の長い遅延波のパスを効率良く検出し、装置の価格上昇および大型化を抑制できるという効果を奏する。
【００５６】
つぎの発明では、一つまたは複数の遅延プロファイルに基づいて処理対象の拡散符号に対応するパスが存在するか否かを判定し、この一つまたは複数の拡散符号に対応するパスが存在しないと判定された場合には、パスの存在しない遅延プロファイルの内容をメモリから消去し、消去したメモリ上に、他の拡散符号に対応して作成された遅延プロファイルを記憶するよう構成したので、遅延プロファイルを記憶するためのメモリ容量を低減し、装置の価格上昇を抑制することができるという効果を奏する。
【００５７】
つぎの発明では、一つまたは複数の拡散符号に対応するパスが存在すると判定された場合には、この拡散符号をマッチドフィルタに供給するとともに、当該拡散符号の時間窓に近隣する時間窓の拡散符号を時分割でマッチドフィルタに供給するよう構成したので、パスの存在する観測時間窓に隣接する観測時間窓の遅延プロファイルを効率良く作成し、パス位置の変化に追従しながらパスを検出することができるという効果を奏する。
【図面の簡単な説明】
【図１】  実施の形態１にかかるパス検出回路の回路構成を示すブロック図である。
【図２】  図１に示した同相加算器および電力加算器の構成を示すブロック図である。
【図３】  図１に示したレジスタ１３とレジスタ１０１との拡散符号レプリカの切替えの様子を示す図である。
【図４】  図１に示したマッチドフィルタ１００から出力される２種類の相関値と入力クロック周期および出力クロック周期との関係を示す図である。
【図５】  図１に示したパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する実施の形態２に係わるパス検出回路の制御手順を示すフローチャートである。
【図６】  図１に示したパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する実施の形態３に係わるパス検出回路の制御手順を示すフローチャートである。
【図７】  図１に示したパス検出回路を用いて２Ｔｓ以上の遅延波のパスを検出する実施の形態４に係わるパス検出回路の制御手順を示すフローチャートである。
【図８】  実施の形態５にかかるパス検出回路の回路構成を示すブロック図である。
【図９】  従来におけるパス検出回路の構成を示すブロック図である。
【図１０】  図９に示した同相加算器および電力加算器の構成を示す図である。
【図１１】  １シンボル長がＴｓである入力信号がＴｓに等しい段数のマッチドフィルタに入力された場合におけるマッチドフィルタの内部状態を示す図である。
【図１２】  マッチドフィルタ内の拡散符号レプリカが切り替えられる様子を示す図である。
【符号の説明】
１０  マッチドフィルタ、１１  シフトレジスタ、１２  乗算器、１３，１４レジスタ、１５  加算器、１６  同相加算器、１７  ２乗器、  １８  電力加算器、１９  パス選択器、２０  拡散符号レプリカ発生器、２１  制御回路、１６ａ  メモリ、１６ｂ  加算器、１８ａ  メモリ、１８ｂ  加算器，１８ｃ  乗算器、１００  マッチドフィルタ、１０１，１０２  レジスタ、１０３  スイッチ、１０４  拡散符号レプリカ発生器、１０５  同相加算器、１０６  電力加算器、１０５ａ  メモリ、１０５ｂ  加算器、１０６ａ  メモリ、１０６ｂ  加算器，１０６ｃ  乗算器、８００  マッチドフィルタ、８０１  ライン、８０２  スイッチ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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