(57)【特許請求の範囲】
【請求項１】
それぞれ複数のメモリセルを有し、これら複数のメモリセルが複数のワード線に接続され、同時に書き込みが行われる書き込み単位がまたがって設定されている複数のメモリセルアレイと、
上記複数のメモリセルアレイに接続され、対応するメモリセルアレイの上記複数のワード線を選択駆動する複数のワード線駆動回路と、
上記複数のメモリセルアレイに接続され、対応するメモリセルアレイの上記複数のメモリセルに対して書き込みを行う書き込みデータをラッチするとともに上記複数のメモリセルに書き込まれたデータのベリファイ読み出しを行いこの読み出しデータをラッチする複数のラッチ回路を有し、データ書き込み時に上記複数のラッチ回路にラッチされた書き込みデータを判定し、上記複数のラッチ回路にラッチされた書き込みデータの全てが上記メモリセルに対する書き込み動作を必要としない論理レベルのデータであると判定された時は、対応するメモリセルアレイの上記複数のワード線の選択駆動動作を停止するように対応するワード線駆動回路を制御し、ベリファイ読み出し時に上記複数のラッチ回路にラッチされたベリファイ読み出しデータに基づいて上記複数のワード線駆動回路におけるワード線の選択駆動動作の停止制御を上記複数のメモリセルアレイで独立して行わせる複数の制御回路
とを具備したことを特徴とする半導体記憶装置。
【請求項２】
前記複数の制御回路は、前記ベリファイ読み出しデータに基づいて、さらなる書き込み動作が必要なメモリセルアレイについては対応するワード線駆動回路におけるワード線の選択駆動動作を続行させ、さらなる書き込み動作が不要なメモリセルアレイについては対応するワード線駆動回路におけるワード線の選択駆動動作を停止させることを特徴する請求項１記載の半導体記憶装置。
【請求項３】
データの書き込み時または読み出し時に、前記複数のメモリセルアレイのそれぞれ対応するワード線に接続された全てのメモリセルでデータの書き込みまたは読み出しが行われることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路における前記ベリファイ読み出し結果がパスの時に、対応する前記ワード線駆動回路は、対応するメモリセルアレイの上記複数のワード線の選択駆動動作を停止するように制御されることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルは、複数の不揮発性トランジスタが直列接続されたＮＡＮＤセルであることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記ワード線駆動回路には、前記複数のワード線に供給するための駆動電圧と前記複数のワード線との間に接続され、前記制御回路から出力される制御信号に基づいて導通制御される複数のスイッチが設けられていることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のメモリセルアレイを有し、複数のメモリセルアレイに渡って同時にデータの書き込みが行われるような半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性メモリとして、複数の不揮発性トランジスタを直列接続してＮＡＮＤセルを構成し、複数の不揮発性トランジスタの記憶データを電気的にかつ一括して消去するようにしたＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリにおけるデータの書き込みは、選択されたメモリセルに対し所定の電圧を印加して閾値電圧をシフトさせることによって行われる。この書き込みの際に、閾値電圧を所望の値まで一気にシフトさせるのではなく、メモリセルに印加する電圧を段階的に変化させ、かつ１回の書き込み動作を複数回に分けて行うことによって、閾値電圧を小刻みに変えるようにしている。この書き込み動作の途中で、書き込みが行われたメモリセルからデータを読み出し、書き込みデータと一致しているかどうかのベリファイ読み出し動作が行われる。そして、ベリファイ結果がパス（pass）、つまり閾値電圧が所望する値に設定されたメモリセルについては書き込み動作を完了し、ベリファイ結果がフェイル（fail）、つまり閾値電圧が所望する値までシフトしていないメモリセルについては電圧条件を変えて再度書き込みを行うようにしている。
【０００３】
なお、これ以降、消去状態または閾値電圧が元の低い値のメモリセルの記憶データを“１”、書き込みが行われて閾値電圧が高い値に変化したメモリセルの記憶データを“０”として説明を行う。
【０００４】
このように、ＮＡＮＤフラッシュメモリには、データがメモリセルに正常に書き込めたかどうかを判定するベリファイ検知回路が設けられている。
【０００５】
図６は、上記ベリファイ検知回路が設けられた従来のＮＡＮＤフラッシュメモリの要部の構成を示す回路図である。
【０００６】
ＮＡＮＤセル内にはそれぞれ制御ゲートと浮遊ゲートを有する複数の不揮発性トランジスタからなるメモリセルＭＣが設けられており、これら複数のメモリセルＭＣのソース・ドレイン間が直列接続されている。そして、各ＮＡＮＤセルの一端側及び他端側には、ＮＡＮＤセルを選択するための第１の選択トランジスタＳＧＴ１及び第２の選択トランジスタＳＧＴ２がそれぞれ接続されている。各ＮＡＮＤセルを構成する複数のメモリセルＭＣの制御ゲートは、複数のＮＡＮＤセルに渡って延長して設けられた複数のワード線ＷＬのうち対応するものに接続されている。また、第１の選択トランジスタＳＧＴ１の選択ゲート及び第２の選択トランジスタＳＧＴ２の選択ゲートは、複数のＮＡＮＤセルに渡って延長して設けられた第１の選択ゲート線ＳＧ１及び第２の選択ゲート線ＳＧ２に共通に接続されている。
【０００７】
また、上記複数の各第１の選択トランジスタＳＧＴ１は複数の各ビット線ＢＬを介して複数の各ラッチ回路３１に接続されている。これら各ラッチ回路３１はそれぞれ、データの書き込み時には書き込みデータをラッチし、ベリファイ読み出し時にはメモリセルから各ビット線ＢＬに読み出される読み出しデータをラッチする。これら各ラッチ回路３１はベリファイ検知回路４１に接続されている。
【０００８】
ロウデコーダ回路４２は、上記複数のワード線ＷＬ、第１の選択ゲート線ＳＧ１及び第２の選択ゲート線ＳＧ２に接続されており、データの書き込み時、読み出し時及び消去時に、上記複数のワード線ＷＬ、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２にそれぞれ所定の電圧を印加する。
【０００９】
次に、図６に示すメモリの書き込み動作を、図７に示すフローチャートを参照して説明する。まず、書き込みデータが各ラッチ回路３１に送られ、ラッチされる（図７中のデータ入力）。この後、“１”レベルの書き込みデータがラッチされたラッチ回路３１に接続されているビット線ＢＬは“１”データに対応した電圧で充電され、“０”レベルの書き込みデータがラッチされたラッチ回路３１に接続されているビット線ＢＬは０Ｖになる。次に、ロウデコーダ回路４２から、第１、第２の選択トランジスタＳＧＴ１をオン状態にさせるような電圧が第１の選択ゲート線ＳＧ１に出力される。さらにロウデコーダ回路４２からは、書き込みが行われるメモリセルが接続された選択ワード線には高電圧Ｖpgmが、書き込みが行われないメモリセルが接続された非選択ワード線には上記高電圧Ｖpgmよりは低い高電圧Ｖpass（Ｖpgm＞Ｖpass）が出力される。
【００１０】
これにより、ビット線ＢＬの電圧が、書き込みが行われるメモリセルのドレインまで伝えられ、このメモリセルに対してデータの書き込みが行われる（図７中の書き込み）。
【００１１】
データの書き込み後、書き込みが行われたメモリセルが選択されてデータが読み出され、対応するラッチ回路３１でラッチされる（図７中のベリファイ読み出し）。ラッチされたデータはベリファイ検知回路４１に送られ、ここで書き込みデータと比較されることで、正しく書き込みが行われたか否かが判定される（図７中の判定）。正しく書き込めなかった場合には、再度、書き込み動作及びベリファイ読み出し動作が行われる。このような動作が繰り返し行われることで、最終的にデータが正しく書き込まれることになる。
【００１２】
ところで、ＮＡＮＤフラッシュメモリでは、実効的な書き込み速度を上げるために大量のデータを一括に書き込む方式を採用しており、１つのワード線ＷＬに接続された複数のメモリセルで同時に書き込みが行われる。つまり書き込み単位はワード線単位となり、この書き込み単位を１ページとする。
【００１３】
そして、大容量化・高速化のために一括書き込み単位が大きくなると、複数のメモリセルアレイを有するメモリでは１ページが複数のメモリセルアレイにまたがつてしまう。このような場合、あるメモリセルアレイでは書き込みが終了しているにもかかわらず、他のメモリセルアレイで書き込みを行っていると、選択ワード線と非選択ワード線とに先の高電圧Ｖpgm、Ｖpassが印加されるために、書き込みが終了しているメモリセルアレイ内のメモリセルの制御ゲートにもこれらの高電圧が加わることになる。書き込みが終了したにもかかわらずに続けて書き込みを行うと、そのメモリセルの閾値電圧は所望の分布範囲から外れ、誤書き込みとなる可能性がある。書き込みの終了時期がメモリセルアレイによって異なる原因は、メモリセルの製造ばらつきにより書き込み条件が異なることによる。
【００１４】
現状では、書き込みが終了したメモリセルが接続されているビット線を電位的にフローティング状態とすることで誤書き込みを防止している。
【００１５】
しかし、このような対策を施したとしても、図８中の破線で示すように、“１”データが書き込まれたメモリセルの閾値電圧が所望の分布範囲から外れる可能性がある。
【００１６】
従って、書き込みが終了したメモリセルアレイに対しては、メモリセルの制御ゲートに不必要な電圧を印加しないようにする必要がある。
【００１７】
また、書き込むデータが１ページ未満であり、複数のメモリセルアレイのうち少なくとも１つはデータを書き込む必要がないメモリセルアレイが存在する場合もある。このような場合、従来ではデータの書き込みが終了するまでは、書き込む必要がないメモリセルアレイのメモリセルの制御ゲートにも高電圧が印加される。これも上記のようにメモリセルの閾値電圧が所望の分布範囲から外れる原因となるため、何らかの対策が必要である。
【００１８】
【発明が解決しようとする課題】
このように、従来の半導体記憶装置では、一括書き込み単位が複数のメモリセルアレイにまたがって設けられたワード線に対して電圧を印加してデータの書き込みを行うようにしているので、メモリセルの製造ばらつきにより書き込み条件が異なると、閾値電圧が所望の分布範囲から外れてしまうという問題がある
この発明は上記のような事情を考慮してなされたものであり、その目的は、書き込み後におけるメモリセルの閾値電圧が所望の分布範囲から外れることを防止することができる半導体記憶装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明の半導体記憶装置は、それぞれ複数のメモリセルを有し、これら複数のメモリセルが複数のワード線に接続され、同時に書き込みが行われる書き込み単位がまたがって設定されている複数のメモリセルアレイと、上記複数のメモリセルアレイに接続され、対応するメモリセルアレイの上記複数のワード線を選択駆動する複数のワード線駆動回路と、上記複数のメモリセルアレイに接続され、対応するメモリセルアレイの上記複数のメモリセルに対して書き込みを行う書き込みデータをラッチするとともに上記複数のメモリセルに書き込まれたデータのベリファイ読み出しを行いこの読み出しデータをラッチする複数のラッチ回路を有し、データ書き込み時に上記複数のラッチ回路にラッチされた書き込みデータを判定し、上記複数のラッチ回路にラッチされた書き込みデータの全てが上記メモリセルに対する書き込み動作を必要としない論理レベルのデータであると判定された時は、対応するメモリセルアレイの上記複数のワード線の選択駆動動作を停止するように対応するワード線駆動回路を制御し、ベリファイ読み出し時に上記複数のラッチ回路にラッチされたベリファイ読み出しデータに基づいて上記複数のワード線駆動回路におけるワード線の選択駆動動作の停止制御を上記複数のメモリセルアレイで独立して行わせる複数の制御回路とを具備したことを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態を詳細に説明する。
【００２２】
図１は、この発明の半導体記憶装置をＮＡＮＤフラッシュメモリに実施した第１の実施の形態の要部の構成を示すブロック図である。
【００２３】
このメモリには複数のメモリセルアレイ２１が設けられている。これら各メモリセルアレイ２１内にはそれぞれ複数のワード線、選択ゲート線及びビット線が設けられている。上記複数のメモリセルアレイ２１に対応して複数のビット線制御回路２２及び複数のワード線駆動回路２３が設けられている。
【００２４】
すなわち、メモリセルアレイ２１内の複数のビット線は対応するビット線制御回路２２に接続され、複数のワード線及び選択ゲート線は対応するワード線駆動回路２３に接続されている。なお、上記各ワード線駆動回路２３はそれぞれロウデコーダ回路を含んでいる。
【００２５】
また、全てのメモリセルアレイ２１に対して共通にロウデコーダ電源制御回路２４、アドレスバッファ２５及び高電圧・中間電圧発生回路２６が設けられている。上記ロウデコーダ電源制御回路２４及びアドレスバッファ２５は上記複数の各ワード線駆動回路２３に接続されている。また、高電圧・中間電圧発生回路２６は、上記ロウデコーダ電源制御回路２４、各メモリセルアレイ２１及び各ビット線制御回路２２に接続されている。
【００２６】
この実施の形態のメモリでは、上記回路の他にカラムデコーダ回路、ウェル電位制御回路、ソース線制御回路、データ入出力バッファなどが設けられているが、本例では図示を省略している。
【００２７】
上記各ビット線制御回路２２は、図示しないカラムデコーダ回路の出力信号に応じて、データの読み出し、書き込み、再書き込み、書き込みベリファイ及び消去を行う。すなわち、このビット線制御回路２２は、主にＣＭＯＳフリップフロップ回路により構成され、メモリセルに書き込み込むための書き込みデータのラッチや、ビット線の電位を読み出すためのセンス動作及び書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチ動作などを行う。
【００２８】
ロウデコーダ回路を含むワード線駆動回路２３は、上記ワード線及び選択ゲート線を通じて、対応するメモリセルアレイ２１内のメモリセルの制御ゲート及び選択ゲートの電位を制御する。また、ロウデコーダ電源制御回路２４はワード線駆動回路２３の電源電位を制御する。
【００２９】
高電圧・中間電圧発生回路２６は、消去用高電圧、書き込み用高電圧及び中間電圧などを発生し、消去動作中に、メモリセルアレイ２１が形成されているｐ型ウェルまたはｐ型基板に供給したり、ロウデコーダ電源制御回路２４及びワード線駆動回路２３を介して書き込み中のワード線に供給するととともに、ビット線制御回路２２を介してビット線に供給する。
【００３０】
図２は、図１中の１つのメモリセルアレイ２１及びこれに接続されたビット線制御回路２２とワード線駆動回路２３の詳細な構成を示す回路図である。
【００３１】
メモリセルアレイ２１内には複数のＮＡＮＤセルが設けられている。これら各ＮＡＮＤセルには、それぞれ制御ゲートと浮遊ゲートを有する複数の不揮発性トランジスタからなるメモリセルＭＣが設けられており、これら複数のメモリセルＭＣのソース・ドレイン間は直列接続されている。ＮＡＮＤセルの一端側及び他端側には、ＮＡＮＤセルを選択するための第１の選択トランジスタＳＧＴ１及び第２の選択トランジスタＳＧＴ２それぞれの一端が接続されている。第１の選択トランジスタＳＧＴ１の他端は複数のビット線ＢＬのうち対応するものに接続され、第２の選択トランジスタＳＧＴ２の他端は図示しないソース線に共通に接続されている。
【００３２】
各ＮＡＮＤセルを構成する複数のメモリセルＭＣの制御ゲートは、複数のＮＡＮＤセルに渡って延長して設けられた複数のワード線ＷＬのうち対応するものに接続されている。また、第１の選択トランジスタＳＧＴ１の選択ゲート及び第２の選択トランジスタＳＧＴ２の選択ゲートは、複数のＮＡＮＤセルに渡って延長して設けられた第１の選択ゲート線ＳＧ１及び第２の選択ゲート線ＳＧ２に共通に接続されている。
【００３３】
この場合、複数の各ワード線ＷＬは複数のメモリセルアレイ２１毎に分割されているが、同時に書き込みが行われる書き込み単位、つまり１ページは複数のメモリセルアレイにまたがって設定されている。すなわち、あるメモリセルアレイ２１の１つのワード線ＷＬに接続されている複数のメモリセルで同時に書き込みが行われるとともに、他のメモリセルアレイ２１でも対応する位置のワード線ＷＬに接続されている複数のメモリセルで書き込みが行われる。
【００３４】
ビット線制御回路２２には、各ビット線ＢＬに対応して接続されたＣＭＯＳフリップフロップ回路からなる複数のラッチ回路３１が設けられている。これら各ラッチ回路３１は、データ書き込み時には、メモリセルに対して書き込みを行う書き込みデータをラッチし、ベリファイ読み出し時にはメモリセルに書き込まれたデータが読み出され、この読み出しデータをラッチする。さらにビット線制御回路２２には、データ書き込み時及びベリファイ読み出し時に、上記複数のラッチ回路３１でラッチされるデータが全て同じ論理レベルであるか否かを判定するための判定回路が設けられている。この判定回路は、各ラッチ回路３１毎に設けられたそれぞれ２個のＮチャネルトランジスタ３２、３３と、複数のラッチ回路３１に対して共通に設けられた１個のＰチャネルトランジスタ３４とから構成されている。
【００３５】
上記各２個のＮチャネルトランジスタ３２、３３のソース・ドレイン間は、判定信号ＣＯＭの出力ノードと接地電位のノードとの間にそれぞれ直列接続されており、各トランジスタ３２のゲートは対応するラッチ回路３１に接続され、各トランジスタ３３のゲートは制御信号ＣＨＫのノードに共通に接続されている。また、上記Ｐチャネルトランジスタ３４のソース・ドレイン間は、電源電圧DDのノードと上記判定信号ＣＯＭの出力ノードとの間に接続されており、このトランジスタ３４のゲートは制御信号ＣＯＭＨｎのノードに接続されている。
【００３６】
ワード線駆動回路２３は、図１中のアドレスバッファ２５から入力されるロウアドレス信号に応じて、対応するメモリセルアレイ２１に接続された複数のワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択駆動する。ワード線駆動回路２３内において、複数のワード線ＷＬに印加するための電圧、例えば書き込み時に書き込みが行われるメモリセルが接続された選択ワード線に印加するための高電圧Ｖpgm、書き込みが行われないメモリセルが接続された非選択ワード線に印加するための高電圧Ｖpassなどの駆動電圧のノードと、複数のワード線ＷＬとの間に、スイッチ用の複数のＮチャネルトランジスタ３５のソース・ドレイン間が接続されている。
【００３７】
上記判定信号ＣＯＭは検知結果保持回路３６によって保持され、ここで保持された信号はＡＮＤ回路３７の一方の入力端子に信号／ＣＯＭとして入力される。上記ＡＮＤ回路３７の他方の入力端子には、上記ワード線駆動回路２３から対応するメモリセルアレイ２１内の複数のワード線ＷＬに対して駆動電圧を印加するか否かを制御するための電圧印加制御信号ＳＷＶが入力される。そして、ＡＮＤ回路３７の出力信号は、対応するワード線駆動回路２３内の上記複数のＮチャネルトランジスタ３５のゲートに共通に入力される。
【００３８】
上記検知結果保持回路３６は上記判定信号ＣＯＭを所定のタイミングで保持するものであり、例えば図示するように、判定信号ＣＯＭと、制御信号ＣＨＫに対し僅かに遅れて“１”レベルに立ち上がるような制御信号ＣＨＫ´とが入力されるＮＡＮＤ回路３８と、このＮＡＮＤ回路３８の出力を反転するインバータ回路３９と、上記インバータ回路３９の出力がセット端子（ＳＥＴ）に入力され、リセット信号がリセット端子（ＲＳＴ）に入力されるＳＲ型フリップフロップ回路４０とから構成されている。そして、上記信号／ＣＯＭはフリップフロップ回路４０の／Ｑ出力端子から出力される。
【００３９】
次に、上記構成でなるメモリにおけるデータ書き込み動作及びその後のベリファイ読み出し動作について、図３に示すフローチャートを参照して説明する。なお、データ書込み動作については、図１中の複数のメモリセル２１にまたがって各１つのワード線ＷＬに接続された複数のメモリセルに対して同時に行われるとする。
【００４０】
まず、書き込みデータがビット線制御回路２２内の各ラッチ回路３１に送られ、ラッチされる（図３中のデータ入力）。この後、“１”レベルの書き込みデータがラッチされたラッチ回路３１に接続されているビット線ＢＬは“１”データに対応した電圧で充電され、“０”レベルの書き込みデータがラッチされたラッチ回路３１に接続されているビット線ＢＬは０Ｖになる。
【００４１】
一方、データ書き込みに先立ち、ビット線制御回路２２から出力される判定信号ＣＯＭは予め“Ｈ”レベルにされているとする。この時、検知結果保持回路３６内のフリップフロップ回路４０は予めリセットされており、信号／ＣＯＭは“Ｈ”レベルである。また、データ書き込み時、電圧印加制御信号ＳＷＶは“Ｈ”レベルである。従って、データ書き込み時に、図２中のＡＮＤ回路３７の出力信号は“Ｈ”レベルとなり、ワード線駆動回路２３内のＮチャネルトランジスタ３５が全てオン状態になる。
【００４２】
データ書き込みは、各ＮＡＮＤセルにおいて、例えばビット線ＢＬから最も離れた位置のメモリセルから順に行なわれる。すなわち、上記Ｎチャネルトランジスタ３５のうち、図中で最も下部に位置しているものに高電圧Ｖpgm（例えば１８Ｖ程度）が供給され、残りのＮチャネルトランジスタ３５には上記高電圧Ｖpgmよりは低い高電圧Ｖpass（Ｖpgm＞Ｖpass）がそれぞれ供給される。これらの電圧は図１中の高電圧・中間電圧発生回路２６から供給される。上記Ｎチャネルトランジスタ３５は、データ書き込み時にオン状態になっているので、上記高電圧ＶpgmまたはＶpassが対応するワード線ＷＬに出力される。この時、ワード線駆動回路２３から選択ゲート線ＳＧ１に対して、メモリセルアレイ内の選択トランジスタＳＧＴ１がオン状態になるような電圧が出力される。
【００４３】
これにより、各ビット線ＢＬの電圧が、書き込みが行われるメモリセルのドレインまで伝えられ、各メモリセルに対してデータの書き込みが行われる（図３の書き込み）。
【００４４】
データの書き込み後、この書き込みが行われたメモリセルが選択されてデータが読み出され、対応するラッチ回路３１でそれぞれラッチされる（図３中のベリファイ読み出し）。ここで、“０”データが正常に書き込まれ、閾値電圧が所望の分布範囲に収まっているメモリセルから読み出されるデータが入力されるラッチ回路３１ではビット線ＢＬ側が“Ｈ”となるようにデータがラッチされ、“０”データが正常に書き込まれず、閾値電圧が所望の分布範囲から外れているメモリセルから読み出されるデータが入力されるラッチ回路３１ではビット線ＢＬ側が“Ｌ”となるようにデータがラッチされる。
【００４５】
ラッチ回路３１でデータがラッチされた後、各ビット線制御回路２２において、各制御信号ＣＯＭＨｎが“Ｌ”レベルにされ、かつ各制御信号ＣＨＫが“Ｈ”レベルにされてデータの一致判定が行われる（図３中のデータ一致判定）。制御信号ＣＨＫが“Ｈ”レベルになると、判定回路内の各Ｎチャネルトランジスタ３３がオン状態になる。また、“０”データが正常に書き込まれたメモリセルからの読み出しデータをラッチしているラッチ回路３１の出力がゲートに供給されるＮチャネルトランジスタ３２はオフ状態になり、“０”データが正常に書き込まれていないメモリセルからの読み出しデータをラッチしているラッチ回路３１の出力がゲートに供給されるＮチャネルトランジスタ３２はオン状態になる。従って、１つのメモリセルアレイ２１内で“０”データが正常に書き込みが行われていないメモリセルが１つでもあると、判定信号ＣＯＭは不一致、すなわちフェイル状態に対応した“Ｌ”レベルになる。
【００４６】
判定信号ＣＯＭが“Ｌ”レベルのときは、制御信号ＣＨＫ´が“Ｈ”レベルに立ち上がった後にフリップフロップ回路４０はセットされず、信号／ＣＯＭは“Ｈ”レベルのままとなり、ＡＮＤ回路３７の出力信号も“Ｈ”レベルとなり、ワード線駆動回路２３内のＮチャネルトランジスタ３５はオン状態のままとなる。そして、この後、書き込み条件を変えるなどして再度、書き込みが行われ、その後、ベリファイ読み出しが行なわれる。
【００４７】
ベリファイ読み出し後、全てのラッチ回路３１でビット線ＢＬ側が“Ｈ”となるようにデータがラッチされ、その後、判定が行われると、判定回路内の全てのＮチャネルトランジスタ３２がオフ状態になる。この場合、判定信号ＣＯＭは一致、すなわちパス状態に対応した“Ｈ”レベルとなり、制御信号ＣＨＫ´が“Ｈ”レベルに立ち上がった後にフリップフロップ回路４０がセットされ、信号／ＣＯＭが“Ｌ”レベルになるので、ＡＮＤ回路３７の出力信号は“Ｈ”レベルから“Ｌ”レベルに変わり、ワード線駆動回路２３内のＮチャネルトランジスタ３５は全てオフ状態になる。この結果、この後、ワード線駆動回路２３からは対応するメモリセルアレイ２１のワード線ＷＬに電圧が出力されなくなる。すなわち、ワード線の選択駆動動作が停止する。
【００４８】
このように、図１中の複数のメモリセルアレイ２１におけるデータの書き込み動作は同時に開始される。そして、前述したようにメモリセルの製造ばらつきによる書き込み条件の違いにより、あるメモリセルアレイのみデータの書き込みが終了した場合を考える。この書き込みが終了したメモリセルアレイでは、対応するワード線駆動回路２３によるワード線の選択駆動動作が停止するので、その後の書き込み動作は行われない。従って、このメモリセルアレイ内のメモリセルの閾値電圧は変化しない。
【００４９】
一方、書き込みが終了していないメモリセルアレイでは、対応するワード線駆動回路２３よるワード線の選択駆動動作が停止せず、ワード線には電圧が出力され続けるので、その後も書き込み動作が行われる。そして、書き込みが終了したメモリセルアレイから順次、ワード線の選択駆動動作が停止していき、全てのメモリセルアレイで書き込みが終了した後に書き込み動作が終了する。
【００５０】
このように上記実施の形態のメモリによれば、データの書き込み動作は複数のメモリセルアレイで同時に開始し、終了はメモリセルアレイ毎に行われるので、メモリセルの製造ばらつきにより書き込み条件が異なっていたとしても、書き込み後におけるメモリセルの閾値電圧を所望の分布範囲内に収めることができる。
【００５１】
次に、この発明の第２の形態について説明する。
【００５２】
第１の形態のメモリでは、データの書き込み後にベリファイ読み出しを行い、各メモリセルアレイ毎に読み出しデータの一致／不一致を判定し、その後もワード線に電圧を出力するか否かの制御を行うようにしていた。
【００５３】
このような構成であると、同じページ上のあるメモリセルアレイ内の全てのメモリセルに“１”データを書き込む、つまりメモリセルの閾値電圧を上げる必要のないメモリセルが接続されているワード線にも電圧が出力される。これにより、これらのメモリセルの閾値電圧の分布範囲が広がる恐れが生じる。
【００５４】
そこで、この第２の形態によるメモリでは、図４のフローチャートに示すように、書き込みデータの入力後に、ラッチ回路３１でラッチされたデータが全て“１”であるか否かを判定するようにしている（図４中のall“１”判定）。この判定も、図２中のビット線制御回路２２内の判定回路を用いて行われる。
【００５５】
ここで、メモリセルに対する書き込みデータが全て“１”レベルのメモリセルアレイに対応したビット線制御回路２２では、判定回路内の全てのＮチャネルトランジスタ３２がオフ状態になるので、制御信号ＣＨＫが“Ｈ”レベルにされて各Ｎチャネルトランジスタ３３がオン状態になっても、判定信号ＣＯＭは“Ｈ”レベルとなる。この場合、制御信号ＣＨＫ´が“Ｈ”レベルに立ち上がった後に信号／ＣＯＭは“Ｌ”レベルになるので、ＡＮＤ回路３７の出力信号は“Ｌ”レベルとなり、対応するメモリセルアレイのワード線には書き込み動作の始めから駆動電圧は出力されない。すなわち、そのメモリセルアレイにおける書き込み動作は終了する。
【００５６】
一方、上記判定において、書き込みデータが全て“１”でなければ、その後は、図３のフローチャートの場合と同様に、データの書き込み動作、ベリファイ読み出し動作が行われ、その後、ベリファイ読み出しデータの一致判定が行われる。そして、全てのメモリセルアレイで書き込みが終了した後に書き込み動作が終了する。
【００５７】
このように上記実施の形態のメモリによれば、書き込みデータの入力後に、ラッチ回路３１でラッチされたデータが全て“１”であるか否かを判定し、全て“１”であるメモリセルアレイについては始めからワード線に電圧を出力しないようにしたので、メモリセルの閾値電圧を上げる必要のないメモリセルの閾値電圧の分布範囲が広がることを防ぐことができる。
【００５８】
また、書き込みデータが全て“１”であるか否かの判定後は、第１の実施の形態の場合と同様に、データの書き込み動作の終了はメモリセルアレイ毎に行われるので、メモリセルの製造ばらつきにより書き込み条件が異なっていたとしても、書き込み後におけるメモリセルの閾値電圧を所望の分布範囲内に収めることができる。
【００５９】
なお、この発明は上記実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば図２では、メモリセルアレイ２１内の各ビット線ＢＬにはそれぞれ１個のＮＡＮＤセルのみが接続される場合を示した。
【００６０】
しかし、一般にＮＡＮＤフラッシュメモリでは、図５に示すように、各ビット線ＢＬにはそれぞれ複数のＮＡＮＤセルが接続されており、ワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルによってＮＡＮＤセルがブロック分けされ、各メモリセルアレイ２１内で１つのブロックを選択してデータの書き込みを行うようにしている。
【００６１】
このようにメモリセルアレイ２１内に複数のブロックが設けられる場合には、図５に示すように、ＡＮＤ回路３７に対し、先の信号／ＣＯＭ及び電圧印加制御信号ＳＷＶに加えて、ブロック選択信号ＢＳを入力することにより、ブロック選択信号ＢＳに応じて選択されたブロック内のワード線ＷＬに対してのみ前記のような電圧を出力させることができる。
【００６２】
【発明の効果】
以上説明したようにこの発明によれば、書き込み後におけるメモリセルの閾値電圧が所望の分布範囲から外れることを防止することができる半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置をＮＡＮＤフラッシュメモリに実施した第１の実施の形態の要部の構成を示すブロック図。
【図２】図１中の１つのメモリセルアレイ及びこれに接続されたビット線制御回路とワード線駆動回路の詳細な構成を示す回路図。
【図３】図１のＮＡＮＤフラッシュメモリにおけるデータ書き込み動作及びベリファイ読み出し動作のフローチャート。
【図４】第２の形態によるＮＡＮＤフラッシュメモリにおけるデータ書き込み動作及びベリファイ読み出し動作のフローチャート。
【図５】この発明の変形例によるメモリセルアレイ及びワード線駆動回路の詳細な構成を示す回路図。
【図６】ベリファイ検知回路が設けられた従来のＮＡＮＤフラッシュメモリの要部の構成を示す回路図。
【図７】図６に示す従来のＮＡＮＤフラッシュメモリの書き込み動作のフローチャート。
【図８】書き込みが終了したメモリセルの閾値電圧の分布状態を示す図。
【符号の説明】
２１…メモリセルアレイ、
２２…ビット線制御回路、
２３…ワード線駆動回路、
２４…ロウデコーダ電源制御回路、
２５…アドレスバッファ、
２６…高電圧・中間電圧発生回路、
３１…ラッチ回路、
３２、３３…Ｎチャネルトランジスタ、
３４…Ｐチャネルトランジスタ、
３５…スイッチ用のＮチャネルトランジスタ、
３６…インバータ、
３７…ＡＮＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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