(57)【特許請求の範囲】
【請求項１】
表面部が非晶質部であるＳｉ膜を形成する工程と、
前記Ｓｉ膜のうちで前記非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのＳｂのイオン注入と前記非晶質部中に位置する投影飛程でのＡｓのイオン注入とによって、Ｎチャネル型トランジスタにおける前記Ｓｉ膜にＳｂとこのＳｂよりも低濃度のＡｓとを導入すると共に前記Ｓｂと前記Ａｓとで前記Ｎチャネル型トランジスタにおけるソース／ドレイン拡散層を形成する工程と、
前記Ｓｉ膜のうちで前記非晶質部よりも前記ゲート絶縁膜側の部分に位置する投影飛程でのＩｎのイオン注入と前記非晶質部中に位置する投影飛程でのＢＦ2のイオン注入とによって、Ｐチャネル型トランジスタにおける前記Ｓｉ膜にＩｎとこのＩｎよりも低濃度のＢとを導入すると共に前記Ｉｎと前記Ｂとで前記Ｐチャネル型トランジスタにおけるソース／ドレイン拡散層を形成する工程と、
前記非晶質部上に金属膜を形成する工程と、
前記非晶質部と前記金属膜とを反応させて前記Ｓｉ膜上に金属化合物膜を形成して、積層構造の前記Ｓｉ膜及び前記金属化合物膜をゲート電極にする工程と
を具備することを特徴とする相補型半導体装置の製造方法。
【請求項２】
前記金属膜としてＴｉ膜、Ｃｏ膜、Ｎｉ膜、Ｐｔ膜、Ａｕ膜、Ｃｕ膜、Ｈｆ膜、Ｐｄ膜、Ｗ膜、Ｍｏ膜、Ｔａ膜の何れかを用い、
前記金属化合物膜としてＴｉＳｉ2膜、ＣｏＳｉ2膜、ＮｉＳｉ膜、ＮｉＳｉ2膜、Ｎｉ2Ｓｉ膜、ＰｔＳｉ膜、ＰｔＳｉ2膜、ＡｕＳｉ2膜、ＣｕＳｉ2膜、ＨｆＳｉ2膜、ＰｄＳｉ2膜、ＷＳｉ2膜、ＭｏＳｉ2膜、ＴａＳｉ2膜の何れかを形成することを特徴とする請求項１記載の相補型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願の発明は、ゲート電極が半導体膜と金属化合物膜との積層構造である相補型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴ってゲート電極が薄くなったりソース／ドレイン拡散層が浅くなったりすると、これらのシート抵抗が増大して、高速、低消費電力の半導体装置を製造することが困難になる。そこで、半導体と金属との低抵抗の金属化合物膜であるＴｉＳｉ2膜やＣｏＳｉ2膜等をゲート電極やソース／ドレイン拡散層上に形成する構造が考えられている。
【０００３】
また、Ｎチャネル型トランジスタにはＮ型のゲート電極を用い、Ｐチャネル型トランジスタにはＰ型のゲート電極を用いるデュアルゲート構造の相補型半導体装置にすれば、Ｎチャネル型トランジスタのみならずＰチャネル型トランジスタをも表面チャネル構造にし、ゲート電界による制御性を高めることができて、ソース／ドレイン拡散層間のパンチスルー等の短チャネル効果を抑制することもできる。
【０００４】
図４は、この様な構造を有するＣＭＯＳトランジスタの製造方法の一従来例を示している。この一従来例では、図４（ａ）に示す様に、Ｓｉ基板１１の表面に素子分離酸化膜としてのＳｉＯ2膜１２とゲート酸化膜としてのＳｉＯ2膜１３とを形成し、多結晶Ｓｉ膜１４をゲート電極のパターンに加工する。
【０００５】
その後、多結晶Ｓｉ膜１４及びＳｉＯ2膜１２をマスクにして、ＮＭＯＳトランジスタの形成領域にはＡｓを低濃度でイオン注入し、ＰＭＯＳトランジスタの形成領域にはＢＦ2を低濃度でイオン注入し、ＳｉＯ2膜１５でゲート電極の側壁スペーサを形成する。
【０００６】
そして、多結晶Ｓｉ膜１４及びＳｉＯ2膜１２、１５をマスクにして、ＮＭＯＳトランジスタの形成領域にはＡｓを高濃度でイオン注入し、ＰＭＯＳトランジスタの形成領域にはＢＦ2を高濃度でイオン注入して、ＬＤＤ構造のＮ型の拡散層１６及びＰ型の拡散層１７を夫々ソース／ドレインとして形成する。
【０００７】
次に、図４（ｂ）に示す様に、拡散層１６、１７上の自然酸化膜（図示せず）を弗酸で完全に除去してから、Ｔｉ膜１８を全面に形成する。そして、図４（ｃ）に示す様に、熱処理でＳｉ基板１１及び多結晶Ｓｉ膜１４とＴｉ膜１８とを反応させてＴｉＳｉ2膜１９を選択的に形成し、アンモニア過水等に浸して、ＳｉＯ2膜１２、１５上に未反応のまま残っているＴｉ膜１８を除去する。
【０００８】
次に、図４（ｄ）に示す様に、層間絶縁膜２１を形成し、層間絶縁膜２１に接続孔２２を形成し、ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接続孔２２を埋める。そして、Ｔｉ膜２５及びＡｌ−Ｓｉ膜２６で配線を形成し、更に従来公知の工程を実行して、ＮＭＯＳトランジスタ２７及びＰＭＯＳトランジスタ２８を有するＣＭＯＳトランジスタ２９を完成させる。
【０００９】
【発明が解決しようとする課題】
ところが、ＣＭＯＳトランジスタ２９の微細化に伴って多結晶Ｓｉ膜１４及び拡散層１６、１７の線幅も細くなってきており、その結果、図４（ｃ）（ｄ）に示した様にＴｉＳｉ2膜１９が凝集して、このＴｉＳｉ2膜１９を形成しても多結晶Ｓｉ膜１４及び拡散層１６、１７のシート抵抗が低減しないという細線効果が生じ易かった。特に、多結晶Ｓｉ膜１４上のＴｉＳｉ2膜１９は、不均一に形成されるので、拡散層１６、１７上のＴｉＳｉ2膜１９よりも凝集し易い。
【００１０】
ＴｉＳｉ2膜１９の凝集を抑制するために、非晶質Ｓｉ膜上にＴｉ膜１８を形成し、これらの非晶質Ｓｉ膜とＴｉ膜１８とを反応させてＴｉＳｉ2膜１９を形成する方法も考えられている。しかし、不純物を導入されていない非晶質Ｓｉ膜は多結晶Ｓｉ膜１４よりも抵抗が高い。
【００１１】
そこで、ＴｉＳｉ2膜１９を形成する前に、拡散層１６、１７を形成するためのＡｓ及びＢＦ2を多結晶Ｓｉ膜１４よりも高濃度に非晶質Ｓｉ膜中に予めイオン注入しておくことで、この非晶質Ｓｉ膜の抵抗を低減させることも考えられる。しかし、ゲート電極の一部である非晶質Ｓｉ膜に不純物を高濃度にイオン注入すれば、ゲート絶縁膜であるＳｉＯ2膜１３を不純物が突き抜けてチャネル領域に拡散して、ＣＭＯＳトランジスタ２９の特性が変動する。
【００１２】
つまり、図４に示した一従来例及びその他の何れの従来例でも、高速、低消費電力及び微細な相補型半導体装置を製造することが困難であった。従って、本願の発明は、高速、低消費電力及び微細な相補型半導体装置を製造することができる方法を提供することを目的としている。
【００１３】
【課題を解決するための手段】
本願の発明による相補型半導体装置の製造方法は、表面部が非晶質部であるＳｉ膜を形成する工程と、前記Ｓｉ膜のうちで前記非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのＳｂのイオン注入と前記非晶質部中に位置する投影飛程でのＡｓのイオン注入とによって、Ｎチャネル型トランジスタにおける前記Ｓｉ膜にＳｂとこのＳｂよりも低濃度のＡｓとを導入すると共に前記Ｓｂと前記Ａｓとで前記Ｎチャネル型トランジスタにおけるソース／ドレイン拡散層を形成する工程と、前記Ｓｉ膜のうちで前記非晶質部よりも前記ゲート絶縁膜側の部分に位置する投影飛程でのＩｎのイオン注入と前記非晶質部中に位置する投影飛程でのＢＦ2のイオン注入とによって、Ｐチャネル型トランジスタにおける前記Ｓｉ膜にＩｎとこのＩｎよりも低濃度のＢとを導入すると共に前記Ｉｎと前記Ｂとで前記Ｐチャネル型トランジスタにおけるソース／ドレイン拡散層を形成する工程と、前記非晶質部上に金属膜を形成する工程と、前記非晶質部と前記金属膜とを反応させて前記Ｓｉ膜上に金属化合物膜を形成して、積層構造の前記Ｓｉ膜及び前記金属化合物膜をゲート電極にする工程とを具備することを特徴としている。
【００１４】
本願の発明による相補型半導体装置の製造方法は、前記金属膜としてＴｉ膜、Ｃｏ膜、Ｎｉ膜、Ｐｔ膜、Ａｕ膜、Ｃｕ膜、Ｈｆ膜、Ｐｄ膜、Ｗ膜、Ｍｏ膜、Ｔａ膜の何れかを用い、前記金属化合物膜としてＴｉＳｉ2膜、ＣｏＳｉ2膜、ＮｉＳｉ膜、ＮｉＳｉ2膜、Ｎｉ2Ｓｉ膜、ＰｔＳｉ膜、ＰｔＳｉ2膜、ＡｕＳｉ2膜、ＣｕＳｉ2膜、ＨｆＳｉ2膜、ＰｄＳｉ2膜、ＷＳｉ2膜、ＭｏＳｉ2膜、ＴａＳｉ2膜の何れかを形成することができる。
【００１５】
本願の発明による相補型半導体装置の製造方法では、表面部が非晶質部であるＳｉ膜上に金属膜を形成しているので、これらのＳｉ膜と金属膜とを反応させて金属化合物膜を形成してもこの金属化合物膜の凝集を抑制することができて、ゲート電極における金属化合物膜の細線効果を抑制することができる。
【００１６】
しかも、Ｓｉ膜のうちで非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのＳｂのイオン注入と非晶質部中に位置する投影飛程でのＡｓのイオン注入とによってＮチャネル型トランジスタにおけるゲート電極のＳｉ膜にＳｂとこのＳｂよりも低濃度のＡｓとを導入し、Ｓｉ膜のうちで非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのＩｎのイオン注入と非晶質部中に位置する投影飛程でのＢＦ2のイオン注入とによってＰチャネル型トランジスタにおけるゲート電極のＳｉ膜にＩｎとこのＩｎよりも低濃度のＢとを導入しており、拡散係数が小さいＳｂ及びＩｎはゲート絶縁膜を突き抜けてチャネル領域に拡散しにくいので、ゲート電極のＳｉ膜に不純物を高濃度に導入することができる。
【００１７】
また、ＳｂとこのＳｂよりも低濃度のＡｓとでＮチャネル型トランジスタにおけるソース／ドレイン拡散層を形成し、ＩｎとこのＩｎよりも低濃度のＢとでＰチャネル型トランジスタにおけるソース／ドレイン拡散層を形成するので、夫々Ｓｂ及びＩｎのみでソース／ドレイン拡散層を形成する場合よりも、深いソース／ドレイン拡散層を形成することができて、ソース／ドレイン拡散層における接合リークを低減させることができる。
【００１８】
【発明の実施の形態】
以下、ＣＭＯＳトランジスタの製造に適用した本願の発明の第１〜第４参考形態及び一実施形態を、図１〜３を参照しながら説明する。図１が、第１参考形態を示している。この第１参考形態でも、図１（ａ）に示す様に、Ｓｉ基板１１の表面に素子分離酸化膜としてのＳｉＯ2膜１２とゲート酸化膜としてのＳｉＯ2膜１３とを形成する。
【００１９】
そして、ＳｉＨ4／Ｈｅ／Ｎ2＝１００／４００／２００ｓｃｃｍ、圧力７０Ｐａ、基板温度５５０℃のＣＶＤ法で厚さ１００ｎｍの非晶質Ｓｉ膜３１を形成し、この非晶質Ｓｉ膜３１をゲート電極のパターンに加工する。
【００２０】
その後、非晶質Ｓｉ膜３１及びＳｉＯ2膜１２をマスクにして、ＮＭＯＳトランジスタの形成領域にはＳｂを低濃度でイオン注入し、ＰＭＯＳトランジスタの形成領域にはＩｎを低濃度でイオン注入し、ＳｉＯ2膜１５でゲート電極の側壁スペーサを形成する。そして、Ｏ2を４ｓｌｍの割合で供給し８００℃、１０分の熱酸化を施して、厚さ１０ｎｍのＳｉＯ2膜３２をＳｉ基板１１及び非晶質Ｓｉ膜３１の露出部の全面に形成する。
【００２１】
そして、ＮＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１及びＳｉＯ2膜１２、１５とをマスクにして、４０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＩｎをイオン注入して、ＰＭＯＳトランジスタの形成領域にＰ型の拡散層１７を形成する。このとき、ＰＭＯＳトランジスタの形成領域の非晶質Ｓｉ膜３１にもＩｎがイオン注入される。
【００２２】
次に、図１（ｂ）に示す様に、ＳｉＯ2膜３２を弗酸で除去した後、ＰＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１及びＳｉＯ2膜１２、１５とをマスクにして、６０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＳｂをイオン注入して、ＮＭＯＳトランジスタの形成領域にＮ型の拡散層１６を形成する。
【００２３】
このとき、ＮＭＯＳトランジスタの形成領域の非晶質Ｓｉ膜３１にもＳｂがイオン注入される。そして、Ｎ2雰囲気中で１０００℃、１０秒の熱処理を施して、拡散層１６、１７及び非晶質Ｓｉ膜３１中の不純物を活性化させる。
【００２４】
次に、図１（ｃ）に示す様に、緩衝弗酸で自然酸化膜（図示せず）を除去してから、電力０．５ｋＷ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で、厚さ３０ｎｍのＴｉ膜１８をＳｉ基板１１上の全面に形成する。
【００２５】
次に、図１（ｄ）に示す様に、Ｎ2を５ｓｌｍの割合で供給し６５０℃、３０秒の熱処理を施して、Ｓｉ基板１１及び非晶質Ｓｉ膜３１とＴｉ膜１８とを反応させてＴｉＳｉ2膜１９を選択的に形成する。そして、アンモニア過水に浸して、ＳｉＯ2膜１２、１５上に未反応のまま残っているＴｉ膜１８を除去した後、再び、Ｎ2を５ｓｌｍの割合で供給し８００℃、３０秒の熱処理を施して、ＴｉＳｉ2膜１９を安定化させる。
【００２６】
次に、ＳｉＨ4／Ｏ2＝０．０３／０．５４ｓｌｍ、温度４００℃、圧力１０．２Ｐａの減圧ＣＶＤ法で厚さ１００ｎｍのＳｉＯ2膜を形成するか、または、ＳｉＨ2Ｃｌ2／ＮＨ3／Ｎ2＝０．０５／０．２／０．２ｓｌｍ、温度７６０℃、圧力７０Ｐａの減圧ＣＶＤ法で厚さ５０ｎｍのＳｉＮ膜を形成する。
【００２７】
そして、Ｏ3＋ＴＥＯＳ＝５０ｓｃｃｍ、温度７２０℃、圧力４０Ｐａの減圧ＣＶＤ法で厚さ５００ｎｍのＢＰＳＧ膜を形成する。以上のＳｉＯ2膜またはＳｉＮ膜とＢＰＳＧ膜とで、図１（ｅ）に示す様に、層間絶縁膜２１を形成する。その後、層間絶縁膜２１上でレジスト（図示せず）をパターニングし、このレジストをマスクにして、Ｃ4Ｆ8＝５０ｓｃｃｍ、高周波電力１．２ｋＷ、圧力２Ｐａのドライエッチングを施して、層間絶縁膜２１に接続孔２２を形成する。
【００２８】
その後、接続孔２２のマスクずれに対応するために、レジスト（図示せず）及び層間絶縁膜２１をマスクにして、ＮＭＯＳトランジスタの形成領域の接続孔２２から露出しているＳｉ基板１１に５０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＡｓをイオン注入する。
【００２９】
また、ＰＭＯＳトランジスタの形成領域の接続孔２２から露出しているＳｉ基板１１に５０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢＦ2をイオン注入する。そして、Ｎ2雰囲気中で８５０℃、３０秒の熱処理を施して、接続孔２２からＳｉ基板１１にイオン注入した不純物を活性化させる。
【００３０】
その後、電力８ｋＷ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ１０ｎｍのＴｉ膜を形成し、更に、電力５ｋＷ、Ａｒ／Ｎ2＝４０／２０ｓｃｃｍ、圧力０．４７Ｐａの反応性スパッタ法で厚さ７０ｎｍのＴｉＮ膜を形成して、接続孔２２内を含むＳｉ基板１１上の全面にＴｉＮ／Ｔｉ膜２３を形成する。
【００３１】
その後、Ａｒ／Ｎ2／Ｈ2／ＷＦ6＝２２００／３００／５００／７５ｓｃｃｍ、温度４５０℃、圧力１０６４０ＰａのＣＶＤ法で、厚さ４００ｎｍのＷ膜２４を形成する。そして、ＳＦ6＝５０ｓｃｃｍ、高周波電力１５０Ｗ、圧力１．３３Ｐａのエッチバックを施して、ＴｉＮ／Ｔｉ膜２３及びＷ膜２４で接続孔２２を埋める。
【００３２】
その後、電力４ｋＷ、温度１５０℃、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ３０ｎｍのＴｉ膜２５を形成し、更に、電力２２．５ｋＷ、温度１５０℃、Ａｒ５０ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で厚さ０．５μｍのＡｌ−Ｓｉ膜２６を形成する。
【００３３】
その後、Ａｌ−Ｓｉ膜２６上でレジスト（図示せず）をパターニングし、このレジストをマスクにして、ＢＣｌ3／Ｃｌ2＝６０／９０ｓｃｃｍ、マイクロ波電力１ｋＷ、高周波電力５０Ｗ、圧力０．０１６Ｐａのドライエッチングを施して、Ａｌ−Ｓｉ膜２６で配線を形成する。そして、更に従来公知の工程を実行して、ＮＭＯＳトランジスタ２７及びＰＭＯＳトランジスタ２８を有するＣＭＯＳトランジスタ２９を完成させる。
【００３４】
次に、第２参考形態を説明する。この第２参考形態でも、図１（ａ）に示した様にゲート酸化膜としてのＳｉＯ2膜１３を形成するまでは、上述の第１参考形態と実質的に同様の工程を実行する。しかし、この第２参考形態では、その後、ＳｉＨ4／Ｈｅ／Ｎ2＝１００／４００／２００ｓｃｃｍ、圧力７０Ｐａ、基板温度５５０℃のＣＶＤ法で厚さ２００ｎｍの非晶質Ｓｉ膜３１を形成する。
【００３５】
そして、非晶質Ｓｉ膜３１上でレジスト（図示せず）をゲート電極のパターンに加工し、このレジストをマスクにして、Ｃｌ2／Ｏ2／ＨＢｒ＝７５／２／１２０ｓｃｃｍ、高周波電力６０Ｗ、マイクロ波電力８５０Ｗ、圧力１Ｐａのドライエッチングを非晶質Ｓｉ膜３１に施す。
【００３６】
その後、非晶質Ｓｉ膜３１及びＳｉＯ2膜１２をマスクにして、ＮＭＯＳトランジスタの形成領域には２×１０12ｃｍ-2のドーズ量でＰをイオン注入し、ＰＭＯＳトランジスタの形成領域には２×１０12ｃｍ-2のドーズ量でＢＦ2をイオン注入する。
【００３７】
そして、ＴＥＯＳ／Ｏ2＝８００／６００ｓｃｃｍ、温度４００℃、圧力１１３３．２Ｐａ、高周波電力７００ＷのＣＶＤ法でＳｉＯ2膜１５を形成し、Ｃ4Ｆ8＝５０ｓｃｃｍ、高周波電力１．２ｋＷ、圧力２ＰａのエッチバックをＳｉＯ2膜１５の全面に施して、このＳｉＯ2膜１５でゲート電極の側壁スペーサを形成する。
【００３８】
その後、Ｏ2を４ｓｌｍの割合で供給し８００℃、１０分の熱酸化を施して、厚さ１０ｎｍのＳｉＯ2膜３２をＳｉ基板１１及び非晶質Ｓｉ膜３１の露出部の全面に形成する。
【００３９】
そして、ＮＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１及びＳｉＯ2膜１２、１５とをマスクにして、４０ｋｅＶの加速エネルギー及び２×１０15ｃｍ-2のドーズ量でＩｎをイオン注入し、更に、３０ｋｅＶの加速エネルギー及び１×１０15ｃｍ-2のドーズ量でＢＦ2をイオン注入して、ＰＭＯＳトランジスタの形成領域にＰ型の拡散層１７を形成する。
【００４０】
次に、図１（ｂ）に示した様に、ＳｉＯ2膜３２を弗酸で除去した後、ＰＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１及びＳｉＯ2膜１２、１５とをマスクにして、６０ｋｅＶの加速エネルギー及び２×１０15ｃｍ-2のドーズ量でＳｂをイオン注入し、更に、４０ｋｅＶの加速エネルギー及び１×１０15ｃｍ-2のドーズ量でＡｓをイオン注入して、ＮＭＯＳトランジスタの形成領域にＮ型の拡散層１６を形成する。
【００４１】
その後、Ｎ2雰囲気中で１０００℃、１０秒の熱処理を施して、拡散層１６、１７及び非晶質Ｓｉ膜３１中の不純物を活性化させる。そして、緩衝弗酸で自然酸化膜（図示せず）を除去し、４０ｋｅＶの加速エネルギー及び３×１０14ｃｍ-2のドーズ量でＡｓを全面にイオン注入する。このＡｓのイオン注入によって、Ｓｉ基板１１の表面部も非晶質化されて、後のＳｉ基板１１とＴｉ膜１８との反応が均一に進む。
【００４２】
そして、緩衝弗酸で自然酸化膜（図示せず）を除去した後、厚さ３０ｎｍのＴｉ膜１８をＳｉ基板１１上の全面に形成するが、このＴｉ膜１８の形成以降については再び上述の第１参考形態と実質的に同様の工程を実行する。
【００４３】
図２は、第３参考形態の途中までの工程を示している。この第３参考形態でも、図２（ａ）に示す様にゲート酸化膜としてのＳｉＯ2膜１３を形成するまでは、上述の第２参考形態と実質的に同様の工程を実行する。
【００４４】
しかし、この第３参考形態では、その後、ＳｉＨ4／Ｈｅ／Ｎ2＝１００／４００／２００ｓｃｃｍ、圧力７０Ｐａ、基板温度６１０℃のＣＶＤ法で厚さ１００ｎｍの多結晶Ｓｉ膜１４を形成した後、引き続き、基板温度のみを５５０℃に変えたＣＶＤ法で厚さ１００ｎｍの非晶質Ｓｉ膜３１を形成する。そして、再び、上述の第２参考形態と実質的に同様の工程を実行して、ＳｉＯ2膜３２の形成までを行う。
【００４５】
次に、図２（ｂ）に示す様に、ＮＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１、多結晶Ｓｉ膜１４及びＳｉＯ2膜１２、１５とをマスクにして、４０ｋｅＶの加速エネルギー及び２×１０15ｃｍ-2のドーズ量でＩｎをイオン注入して、ＰＭＯＳトランジスタの形成領域にＰ型の拡散層１７を形成する。このときのゲート電極におけるＩｎの投影飛程は、多結晶Ｓｉ膜１４中に位置する。
【００４６】
その後、ＳｉＯ2膜３２を弗酸で除去した後、ＰＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１、多結晶Ｓｉ膜１４及びＳｉＯ2膜１２、１５とをマスクにして、６０ｋｅＶの加速エネルギー及び２×１０15ｃｍ-2のドーズ量でＳｂをイオン注入して、ＮＭＯＳトランジスタの形成領域にＮ型の拡散層１６を形成する。このときのゲート電極におけるＳｂの投影飛程も、多結晶Ｓｉ膜１４中に位置する。
【００４７】
その後、Ｎ2雰囲気中で１０００℃、１０秒の熱処理を施して、拡散層１６、１７、非晶質Ｓｉ膜３１及び多結晶Ｓｉ膜１４中の不純物を活性化させる。そして、緩衝弗酸で自然酸化膜（図示せず）を除去し、Ｓｉ基板１１の表面部を非晶質化するために、４０ｋｅＶの加速エネルギー及び１×１０14ｃｍ-2のドーズ量でＳｂを全面にイオン注入する。ＳｂはＡｓよりも原子半径が大きいので、Ａｓよりも少ないドーズ量でＳｉ基板１１の表面部を非晶質化することができる。
【００４８】
そして、緩衝弗酸で自然酸化膜（図示せず）を除去した後、図２（ｃ）に示す様に、厚さ３０ｎｍのＴｉ膜１８をＳｉ基板１１上の全面に形成するが、このＴｉ膜１８の形成以降については上述の第１参考形態と実質的に同様の工程を実行する。
【００４９】
次に、一実施形態を説明する。この実施形態でも、図２（ａ）に示した様にＳｉＯ2膜１５でゲート電極の側壁スペーサ膜を形成し、更にＳｉＯ2膜３２を形成するまでは、上述の第３参考形態と実質的に同様の工程を実行する。
【００５０】
しかし、この実施形態では、その後、図２（ｂ）に示した様に、ＮＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１、多結晶Ｓｉ膜１４及びＳｉＯ2膜１２、１５とをマスクにして、４０ｋｅＶの加速エネルギー及び２×１０15ｃｍ-2のドーズ量でＩｎをイオン注入し、更に、１０ｋｅＶの加速エネルギー及び１×１０15ｃｍ-2のドーズ量でＢＦ2をイオン注入して、ＰＭＯＳトランジスタの形成領域にＰ型の拡散層１７を形成する。
【００５１】
このときのゲート電極におけるＩｎの投影飛程は多結晶Ｓｉ膜１４中に位置し、ＢＦ2の投影飛程は非晶質Ｓｉ膜３１中に位置する。そして、ＳｉＯ2膜３２を弗酸で除去する。
【００５２】
その後、ＰＭＯＳトランジスタの形成領域を覆うレジスト（図示せず）と非晶質Ｓｉ膜３１、多結晶Ｓｉ膜１４及びＳｉＯ2膜１２、１５とをマスクにして、６０ｋｅＶの加速エネルギー及び２×１０15ｃｍ-2のドーズ量でＳｂをイオン注入し、更に、１０ｋｅＶの加速エネルギー及び１×１０15ｃｍ-2のドーズ量でＡｓをイオン注入して、ＮＭＯＳトランジスタの形成領域にＮ型の拡散層１６を形成する。
【００５３】
このときのゲート電極におけるＳｂの投影飛程は多結晶Ｓｉ膜１４中に位置し、Ａｓの投影飛程は非晶質Ｓｉ膜３１中に位置する。そして、Ｎ2雰囲気中で１０００℃、１０秒の熱処理を施して、拡散層１６、１７及び非晶質Ｓｉ膜３１中の不純物を活性化させるが、この活性化以降については上述の第２参考形態と実質的に同様の工程を実行する。
【００５４】
図３は、第４参考形態の途中までの工程を示している。この第４参考形態でも、図３（ａ）に示す様に拡散層１６、１７及び非晶質Ｓｉ膜３１中の不純物を活性化させるまでは、上述の第１参考形態と実質的に同様の工程を実行する。しかし、この第４参考形態では、その後、電力１ｋＷ、Ａｒ１００ｓｃｃｍ、圧力０．４７Ｐａのスパッタ法で、厚さ１０ｎｍのＣｏ膜３３をＳｉ基板１１上の全面に形成する。
【００５５】
そして、引き続き、電力５ｋＷ、Ａｒ／Ｎ2＝４０／２０ｓｃｃｍ、圧力０．４７Ｐａの反応性スパッタ法で、厚さ２０ｎｍのＴｉＮ膜３４をＣｏ膜３３上の全面に形成する。但し、電力のみを１．５ｋＷに変えたスパッタ法で、厚さ１０ｎｍのＴｉ膜をＴｉＮ膜３４の代わりに形成してもよく、また、これらのＴｉＮ膜３４またはＴｉ膜は必ずしも形成しなくてもよい。
【００５６】
次に、図３（ｂ）に示す様に、Ｎ2を５ｓｌｍの割合で供給し５５０℃、３０秒の熱処理を施して、Ｓｉ基板１１及び非晶質Ｓｉ膜３１とＣｏ膜３３とを反応させてＣｏＳｉ2膜３５を選択的に形成する。そして、硫酸過水に浸して、ＳｉＯ2膜１２、１５上に未反応のまま残っているＣｏ膜３３を除去した後、再び、Ｎ2を５ｓｌｍの割合で供給し７００℃、３０秒の熱処理を施して、ＣｏＳｉ2膜３５を安定化させる。その後、層間絶縁膜２１の形成以降について再び上述の第１参考形態と実質的に同様の工程を実行する。
【００５７】
以上の様な第４参考形態では、Ｃｏ膜３３上のＴｉＮ膜３４またはＴｉ膜が、Ｃｏ膜３３の表面の酸化を防止してこのＣｏ膜３３の実質的な厚さが減少するのを防止することができる。また、Ｓｉ基板１１及び非晶質Ｓｉ膜３１の表面の自然酸化膜や吸着酸素等をＴｉＮ膜３４またはＴｉ膜が吸着して、Ｓｉ基板１１及び非晶質Ｓｉ膜３１とＣｏ膜３３とを均一に反応させることができる。
【００５８】
なお、以上の第１〜第４参考形態及び一実施形態ではＴｉ膜１８、ＴｉＮ／Ｔｉ膜２３、Ｗ膜２４、Ｔｉ膜２５、Ａｌ−Ｓｉ膜２６、Ｃｏ膜３３及びＴｉＮ膜３４をスパッタ法で形成しているが、これらの膜をＣＶＤ法で形成してもよい。
【００５９】
また、以上の第１〜第４参考形態及び一実施形態ではＴｉ膜１８またはＣｏ膜３３を用いてＴｉＳｉ2膜１９またはＣｏＳｉ2膜３５を形成しているが、Ｔｉ膜１８またはＣｏ膜３３の代わりにＮｉ膜、Ｐｔ膜、Ａｕ膜、Ｃｕ膜、Ｈｆ膜、Ｐｄ膜、Ｗ膜、Ｍｏ膜、Ｔａ膜の何れかを用いて、ＴｉＳｉ2膜１９またはＣｏＳｉ2膜３５の代わりにＮｉＳｉ膜、ＮｉＳｉ2膜、Ｎｉ2Ｓｉ膜、ＰｔＳｉ膜、ＰｔＳｉ2膜、ＡｕＳｉ2膜、ＣｕＳｉ2膜、ＨｆＳｉ2膜、ＰｄＳｉ2膜、ＷＳｉ2膜、ＭｏＳｉ2膜、ＴａＳｉ2膜の何れかを形成してもよい。
【００６０】
【発明の効果】
本願の発明による相補型半導体装置の製造方法では、積層構造のＳｉ膜及び金属化合物膜をゲート電極にしても、金属化合物膜の細線効果を抑制することができ、しかも、Ｓｉ膜に不純物を高濃度に導入することができるので、高速、低消費電力及び微細な相補型半導体装置を製造することができる。
【００６１】
また、ＳｂとこのＳｂよりも低濃度のＡｓとでＮチャネル型トランジスタにおけるソース／ドレイン拡散層を形成し、ＩｎとこのＩｎよりも低濃度のＢとでＰチャネル型トランジスタにおけるソース／ドレイン拡散層を形成するので、夫々Ｓｂ及びＩｎのみでソース／ドレイン拡散層を形成する場合よりも、ソース／ドレイン拡散層における接合リークを低減させることができて、低消費電力及び微細な相補型半導体装置を高い歩留りで製造することができる。
【図面の簡単な説明】
【図１】  本願の発明の第１参考形態を工程順に示す側断面図である。
【図２】  本願の発明の第３参考形態の途中までの工程を示す側断面図である。
【図３】  本願の発明の第４参考形態の途中までの工程を示す側断面図である。
【図４】  本願の発明の一従来例を工程順に示す側断面図である。
【符号の説明】
１６、１７  拡散層（ソース／ドレイン拡散層）
１８  Ｔｉ膜（金属膜）    １９  ＴｉＳｉ2膜（金属化合物膜）
２７  ＮＭＯＳトランジスタ（Ｎチャネル型トランジスタ）
２８  ＰＭＯＳトランジスタ（Ｐチャネル型トランジスタ）
３１  非晶質Ｓｉ膜（半導体膜）    ３３  Ｃｏ膜（金属膜）
３５  ＣｏＳｉ2膜（金属化合物膜）
【図１】
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【図２】
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【図３】
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【図４】
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