(57)【要約】    【課題】  第１半導体素子と第２半導体素子との距離を近づけ信号線の長さを短くすると共に、第２半導体素子で瞬時的に大電力を消費しても供給電圧の低下が少ないプリント配線板を提供する。    【解決手段】  プリント配線板８０では、メモリ４２の上側にＣＰＵ９０を実装するため、メモリ４２とＣＰＵ９０との距離を近づけ、信号線の長さを短くすることで、高速信号伝送を可能にできる。更に、ＣＰＵ９０の直下に大容量のコンデンサ部３０を備えるため、ＣＰＵ９０で瞬時的に大電力を消費しても、電圧低下が少なく、ＣＰＵ９０を適性に動作させることができる。【選択図】  図６
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【特許請求の範囲】
【請求項１】
第１面と該第１面の反対側の第２面とを備える絶縁層と、該絶縁層を介在させ積層される第１面側の第１導体回路及び第２面側の第１導体回路と、該絶縁層に形成され前記第１面側の第１導体回路と前記第２面側の第１導体回路とを接続する第１ビア導体とを有する第１ビルドアップ部と、
前記ビルドアップ部の最外層の第１導体回路上に設けられる外部接続端子と、
前記外部接続端子を介して実装される第１半導体素子と、
前記第１ビルドアップ部の内部に設けられ、誘電体層と該誘電体層を挟む第１及び第２層状電極とからなるコンデンサ部とを備える電子部品。
【請求項２】
請求項１の電子部品を収容する開口を有し、芯材に樹脂を含浸させてなり第１面と該第１面の反対側の第２面とを備えるコア基板と、
前記コア基板の第１面側及び第２面側に配置される第２導体回路と、
前記コア基板を貫通し、第１面側の第２導体回路と第２面側の第２導体回路とを接続するスルーホールと、
前記第１ビルドアップ層上に設けられ第２半導体素子を実装する実装パッドとを有するプリント配線板であって、
前記第１層状電極、前記第２層状電極の一方が前記第２半導体素子の電源ラインに接続され、他方がグランドラインに接続されているプリント配線板。
【請求項３】
層間樹脂絶縁層と、層間樹脂絶縁層上に形成される第３導体回路と、該第３導体回路と前記第２導体回路とを接続する第２ビア導体と、前記第３導体回路と前記第１導体回路とを接続する第３ビア導体とを有する第２ビルドアップ部が、前記コア基板及び第１ビルドアップ部上に設けられ、
該第２ビルドアップ部の最外層の第３導体回路に、前記実装パッドが設けられている請求項２のプリント配線板。
【請求項４】
前記第１半導体素子はメモリであり、前記第２半導体素子はＣＰＵである請求項２又は請求項３のプリント配線板。
【請求項５】
前記誘電体層は、チタン酸バリウム、チタン酸ストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ジルコン酸ニオブ鉛、チタン酸ジルコン酸カルシウム鉛、チタン酸ジルコン酸ストロンチウム鉛より選ばれた１種類又は２種類以上の金属酸化物を含んだ原料を焼成してなる請求項２又は請求項３のプリント配線板。
【請求項６】
前記コア基板の開口と該開口内の前記電子部品との間には、高純度フィラーを含有したモールド樹脂が充填されている請求項２又は請求項３のプリント配線板。
【請求項７】
以下の工程から成る電子部品の製造方法：
支持基板上に下層第１導体回路及び第１層状電極を形成する工程と；
前記第１層状電極上に誘電体層を形成する工程と；
前記誘電体層上に、第２層状電極を設けコンデンサ部とすると共に、前記誘電体層を挿通し第１層状電極と接続する第１電極接続導体部を形成する工程と；
前記第２層状電極及び前記下層第１導体回路上に、絶縁層を形成する工程と；
前記絶縁層上に上層第１導体回路を形成すると共に、該上層第１導体回路と該前記絶縁層下の下層第１導体回路とを接続する第１ビア導体と、該上層第１導体回路と前記第１電極接続導体部とを接続する第１電極ビア導体と、該上層第１導体回路と前記第２層状電極とを接続する第２電極ビア導体とを形成する工程と；
前記上層第１導体回路に、外部接続端子を介して第１半導体素子を実装する工程と；
前記支持基板を剥離する工程。
【請求項８】
以下の工程から成る請求項７の電子部品を内蔵するプリント配線板の製造方法：
芯材に樹脂を含浸させてなり第１面と該第１面の反対側の第２面とを備えるコア基板の開口に前記電子部品を第１導体回路側を上にして収容する工程と；
前記コア基板の第１面側及び第２面側に第２導体回路を形成すると共に、前記コア基板を貫通し、第１面側の第２導体回路と第２面側の第２導体回路とを接続するスルーホールを形成する工程；
前記電子部品及び前記コア基板上に層間樹脂絶縁層を形成する工程と、
前記層間樹脂絶縁層上に第３導体回路を形成すると共に、該第３導体回路と前記第２導体回路とを接続する第２ビア導体と、前記第３導体回路と前記第１導体回路とを接続する第３ビア導体と、該第３導体回路と前記第１電極ビア導体とを接続する第１電極接続ビア導体と、該第３導体回路と前記第２電極ビア導体とを接続する第２電極接続ビア導体を形成する工程と；
前記第３導体回路に第２半導体素子を実装する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を内蔵する電子部品、及び、該電子部品を内蔵して半導体素子を実装するプリント配線板、及び、その製造方法に関するものである。
【背景技術】
【０００２】
ＩＣチップ間での線間距離を縮めるため、複数のＩＣチップを１枚のプリント配線板に実装するマルチチップモジュール構造が採用される。ＣＰＵと、キャッシュメモリとを１枚のプリント配線板に実装することで、ＣＰＵ−キャッシュメモリ間での高速伝送を可能にすると共に、プリント配線板内にコンデンサを備えることで、ＣＰＵへの電力供給能力の強化を図る構成が特許文献１に提案されている。
【０００３】
特許文献１には、コア基板のキャビティにコンデンサを収容し、コア基板の上面にビルドアップ配線層を設け、該ビルドアップ配線層上に中継基板を搭載し、該中継基板上にプロセッサとメモリとを配置するコンデンサ内蔵配線基板が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２４４０３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ビルドアップ配線層内のビア導体、導体回路を介して中継基板上のプロセッサとメモリとが接続されるため、配線経路が長くなり、経路上の伝送損失、伝送遅れにより、プロセッサ−メモリ間の大容量、高速伝送には限界があった。
【０００６】
ここで、メモリを配線板に内蔵し、プロセッサを配線基板上に実装することで、プロセッサとメモリと３次元にスタックさせて、互いの距離を小さくする構造も考えられる。しかしながら、メモリチップを配線基板に内蔵した場合、そのメモリチップを迂回して電源系の配線を引き回す必要がある。その結果、電源系の配線が長くなり、インダクタンスが増大し、プロセッサが瞬時的に大電流を消費した際に供給電圧が大きく低下し、プロセッサを正常に動作させることが困難になる可能性がある。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、第１半導体素子と第２半導体素子との距離を近づけ信号線の長さを短くすると共に、第２半導体素子で瞬時的に大電力を消費しても供給電圧の低下が少ないプリント配線板、及び、該プリント配線板の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本願発明の電子部品は、第１面と該第１面の反対側の第２面とを備える絶縁層と、該絶縁層を介在させ積層される第１面側の第１導体回路及び第２面側の第１導体回路と、該絶縁層に形成され前記第１面側の第１導体回路と前記第２面側の第１導体回路とを接続する第１ビア導体とを有する第１ビルドアップ部と、
前記ビルドアップ部の最外層の第１導体回路上に設けられる外部接続端子と、
前記外部接続端子を介して実装される第１半導体素子と、
前記第１ビルドアップ部の内部に設けられ、誘電体層と該誘電体層を挟む第１及び第２層状電極とからなるコンデンサ部とを備えることを技術的特徴とする。
【０００９】
本願発明のプリント配線板は、本願発明の電子部品を収容する開口を有し、芯材に樹脂を含浸させてなり第１面と該第１面の反対側の第２面とを備えるコア基板と、
前記コア基板の第１面側及び第２面側に配置される第２導体回路と、
前記コア基板を貫通し、第１面側の第２導体回路と第２面側の第２導体回路とを接続するスルーホールと、
前記第１ビルドアップ層上に設けられ第２半導体素子を実装する実装パッドとを有するプリント配線板であって、
前記第１層状電極、前記第２層状電極の一方が前記第２半導体素子の電源ラインに接続され、他方がグランドラインに接続されていることを技術的特徴とする。
【発明の効果】
【００１０】
本願発明のプリント配線板では、第１半導体素子の上側に第２半導体素子を実装するため、第１半導体素子と第２半導体素子との距離を近づけ、信号線の長さを短くすることで、高速信号伝送を可能にできる。更に、第２半導体素子の直下に大容量のコンデンサ部を備えるため、第２半導体素子で瞬時的に大電力を消費しても、電圧低下が少なく、第２半導体素子を適性に動作させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態の電子部品の製造工程図である。
【図２】実施形態の電子部品の製造工程図である。
【図３】実施形態の電子部品の製造工程図である。
【図４】実施形態のプリント配線板の製造工程図である。
【図５】実施形態のプリント配線板の製造工程図である。
【図６】本発明の実施形態に係るプリント配線板の断面図である。
【発明を実施するための形態】
【００１２】
本願発明の実施形態に係るプリント配線板、及び、該プリント配線板に収容される電子部品について図６及び図３（Ｄ）を参照して説明する。図６は、実施形態のプリント配線板８０の断面を示している。
プリント配線板８０は、開口６０ａを備えるコア基板６０を有し、該開口６０ａ内に、メモリチップ４２を保持する電子部品５０を備え、上面にＣＰＵ９０が実装されている。コア基板６０の開口６０ａと電子部品５０との間には、高純度無機フィラーを含有したモールド樹脂６４が充填されている。
【００１３】
図３（Ｄ）に示すように、電子部品５０は、絶縁層３２の上面に形成された導体回路３６と下面に形成された導体回路１５とがビア導体３４を介して接続されビルドアップ部４０を備える。ビルドアップ部４０の上層には開口３８ａが形成されたソルダーレジスト層３８が形成されている。該ビルドアップ部４０の上面側導体回路３６上の上記開口３８ａに半田バンプ４１が設けられ、半田バンプ４１を介してメモリ４２の端子４４が実装される。メモリ４２は、３枚のメモリチップを積層して成り、モールド樹脂４６で封止されている。ビルドアップ部４０内には、誘電体層１８と該誘電体１８層を挟む第１層状電極１６及び第２層状電極２０とからなるコンデンサ部３０が形成されている。第１層状電極１６にはアース端子２４Ａが形成され、ビア導体３４Ａを介して導体回路３６へ接続されている。第２層状電極２０には電源端子２４Ｂが形成され、ビア導体３４Ｂを介して導体回路３６へ接続されている。
【００１４】
図３（Ｄ）に示す電子部品５０は、天地が反転され図６に示すプリント配線板８０のコア基板６０の開口６０ａ内に収容される。コア基板６０の上面及び下面には導体回路６７、６７が形成され、導体回路６７、６７はコア基板を貫通するスルーホール導体６６により接続されている。コア基板及び電子部品５０上には層間樹脂絶縁層６８が形成され、層間樹脂絶縁層上には導体回路７２が形成されている。該層間樹脂絶縁層６８には、コア基板６０の導体回路６７と導体回路７２とを接続するビア導体７０ａと、電子部品５０側の導体回路１５と導体回路７２とを接続するビア導体７０ｂと、コンデンサ部３０のアース端子２４Ａと導体回路７２とを接続するアースビア導体７０Ａと、コンデンサ部３０の電源端子２４Ｂと導体回路７２とを接続する電源ビア導体７０Ｂとが形成されている。
【００１５】
層間樹脂絶縁層６８の上層には実装パッドを形成する開口７４ａの設けられたソルダーレジスト層７４が形成されている。上面側のソルダーレジスト層７４の開口には、上述した導体回路１５へのビア導体７０ｂに接続する導体回路７２上に半田バンプ７６Ｕが設けられ、アース端子２４Ａへのアースビア導体７０Ａに接続する導体回路７２上にアース用半田バンプ７６Ａが設けられ、電源端子２４Ｂへの電源ビア導体７０Ｂに接続する導体回路７２上に電源用半田バンプ７６Ｂが設けられている。該半田バンプ７６Ｕには、ＣＰＵ９０の信号端子９２が接続され、アース用半田バンプ７６Ａには、ＣＰＵ９０のアース端子９２Ａが接続され、電源用半田バンプ７６Ｂには電源端子９２Ｂが接続されている。下面側のソルダーレジスト層７４の開口７４ａには半田バンプ７６Ｄが形成されている。
【００１６】
実施形態のプリント配線板８０では、メモリ４２の上側にＣＰＵ９０を実装するため、メモリ４２とＣＰＵ９０との距離を近づけ、信号線の長さを短くすることで、高速信号伝送を可能にできる。更に、ＣＰＵ９０の直下に大容量のコンデンサ部３０を備えるため、ＣＰＵ９０で瞬時的に大電力を消費しても、電圧低下が少なく、ＣＰＵ９０を適性に動作させることができる。
【００１７】
引き続き、実施形態の電子部品５０の製造方法について図１〜図３を参照して説明する。シリコン基板１２上にレジスト液１４ａを塗布し（図１（Ａ））。パターニングしてレジスト１４を形成する（図１（Ｂ））。ＴｉＮ／Ｗのスパッタリングにより導体回路１５、第１層状電極１６を形成し、レジストを除去する（図１（Ｃ））。
【００１８】
第１層状電極１６上に高誘電体材料をロールコーター、ドクターブレード等の印刷機を用いて厚さ０．１〜１０μｍの薄膜状に印刷し未焼成層とする。印刷後、この未焼成層を真空中又はＮ2ガス等の非酸素雰囲気で６００〜９５０℃の温度範囲で焼成し、誘電体層１８を形成する（図１（Ｄ））。高誘電体材料としては、チタン酸バリウム、チタン酸ストロンチウム、酸化タンタル、チタン酸ジルコン酸鉛、チタン酸ジルコン酸ランタン鉛、チタン酸ジルコン酸ニオブ鉛、チタン酸ジルコン酸カルシウム鉛、チタン酸ジルコン酸ストロンチウム鉛より選ばれた１種類又は２種類以上の金属酸化物を含んだものを用いることができ、これにより高い誘電率を得ることができる。
【００１９】
誘電体層１８上に、ＴｉＮ／Ｗのスパッタリングにより第２層状電極となる金属膜２０αを形成する（図１（Ｅ））。金属膜をパターニングし、誘電体層１８の所定部位に貫通孔１８ａを設け、誘電体層１８上に第２層状電極２０を形成する。貫通孔１８ａに導体を形成することで、アース層と成る第１層状電極１６と接続するアース端子２４Ａと、電極層となる第２層状電極２０と接続する電極端子２４Ｂを形成し、誘電体層１８を第１層状電極１６と第２層状電極２０で挟むコンデンサ部３０を形成する（図２（Ａ））。
【００２０】
コンデンサ部３０上に薬液への可溶性粒子及び無機粒子を含む樹脂からなる絶縁層３２を形成する（図２（Ｂ））。絶縁層３２にレーザで、導体回路１５、アース端子２４Ａ、電極端子２４Ｂへ至る開口３２ａを形成する（図２（Ｃ））。薬液で処理し、表面の可溶性粒子を溶解することで絶縁層３２の表面を粗化した後、無電解めっき膜を設け、所定パターンのめっきレジストを形成して、電解めっき膜を形成した後、めっきレジストを剥離し、めっきレジスト下の無電解めっき膜を除去することで、導体回路１５へ至るビア導体３４、アース端子２４Ａへ至るビア導体３４Ａ、電極端子２４Ｂへ至るビア導体３４Ｂ、絶縁層上の導体回路３６を形成する（図２（Ｄ））。これにより、導体回路１５、絶縁層４０、導体回路３６、ビア導体３４、３４Ａ、３４Ｂからなるビルドアップ部４０を完成させる。
【００２１】
絶縁層３２上の導体回路３６をソルダーレジスト層３８で被覆し（図２（Ｅ））、ソルダーレジスト層３８に開口３８ａを設け、開口に半田ペーストを印刷してからリフローすることで、半田バンプ４１を形成する（図３（Ａ））。
【００２２】
半田バンプ４１にメモリ４２の端子４４を実装する（図３（Ｂ））。そして、メモリ４２をモールド樹脂４６で封止し（図３（Ｃ））、シリコン基板１２を剥離することで、電子部品５０を完成する（図３（Ｄ））。
【００２３】
引き続き、電子部品５０を内蔵するプリント配線板の製造方法について、図４〜図６を参照して説明する。
（１）厚さ０．２〜０．８ｍｍのガラスエポキシ樹脂またはＢＴ（ビスマレイミドトリアジン）樹脂からなるコア基板６０の中央部に開口６０ａを設け、支持板６２上に載置し、開口６０ａ内に電子部品５０をコンデンサ部３０が上側になるように位置決めし、開口６０ａと電子部品５０との間に熱膨張係数調整用高純度無機フィラーを含有したモールド樹脂６４を充填する（図４（Ａ））。
【００２４】
支持板から剥離したコア基板６０をドリル削孔して通孔を穿設し、無電解めっき処理および電解めっき処理を施し、スルーホール導体６６及び導体回路６７を形成する（図４（Ｂ））。その後、スルーホール導体６６及び導体回路６７を形成したコア基板を水洗いし、乾燥した後、黒化処理、および、還元処理を行い、スルーホール導体３６及び導体回路６７に粗化面を形成する（図示せず）。
【００２５】
（２）次に、平均粒径１０μｍの銅粒子を含む充填剤６５（タツタ電線製の非導電性穴埋め銅ペースト、商品名：ＤＤペースト）を、スルーホール導体６６へスクリーン印刷によって充填し、乾燥、硬化させる（図４（Ｃ））。
【００２６】
（３）コア基板６０の両面上に、基板６０より少し大きめの層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を載置し、仮圧着して裁断した後、真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層６８を形成する（図４（Ｄ））。
【００２７】
（４）次に、ＣＯ２ガスレーザにて層間樹脂絶縁層６８にバイアホール用開口６８を形成した。バイアホール用開口が形成された基板を、６０ｇ／ｌの過マンガン酸を含む８０℃の溶液に１０分間浸漬した。そして、層間樹脂絶縁層の表面に存在する粒子を除去することにより、バイアホール用開口の内壁を含む層間樹脂絶縁層の表面に粗化面を形成した（図示せず）。そして、基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。さらに、粗面化処理した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。
【００２８】
次に、上村工業社製の無電解銅めっき水溶液（スルカップＰＥＡ）中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口６８ａの内壁を含む層間樹脂絶縁層６８の表面に無電解銅めっき膜を形成する。無電解銅めっき膜が形成された基板に市販の感光性ドライフィルムを張り付け、マスクを載置して露光し、現像処理することにより、めっきレジストを設けた。ついで、基板を脱脂し、水洗後、さらに硫酸で洗浄してから、電解めっきを施し、めっきレジスト非形成部に電解銅めっき膜を形成した。
【００２９】
めっきレジストを剥離除去した後、そのめっきレジスト下の無電解めっき膜をエッチング処理して溶解除去し、無電解めっき膜及び電解めっき膜から成る導体回路７２、コア基板６０の導体回路６７へ接続するビア導体７０ａと、電子部品５０側の導体回路１５へ接続するビア導体７０ｂと、コンデンサ部３０のアース端子２４Ａへ接続するアースビア導体７０Ａと、コンデンサ部３０の電源端子２４Ｂへ接続する電源ビア導体７０Ｂとを形成した（図５（Ａ））。そして、導体回路７２の表面に粗化面を形成した（図示せず）。
【００３０】
（５）次に、そして、基板の両面に、市販のソルダーレジスト組成物を２０μｍの厚さで塗布し、乾燥処理を行った。引き続き、開口形成部を除いてソルダーレジスト組成物にレーザを照射してソルダーレジストの硬化を行った。その後、薬液でソルダーレジストの未硬化部分を除去することで、開口７４ａを有し、その厚さが１５〜２５μｍのソルダーレジスト層７４を形成した（図５（Ｂ））。
【００３１】
（６）次に、ソルダーレジスト層７４が形成された基板を、無電解ニッケルめっき液に浸漬して、開口部７１、７１に厚さ５μｍのニッケルめっき層（図示せず）を形成した。さらに、その基板を無電解金めっき液に浸漬して、ニッケルめっき層上に、厚さ０．０３μｍの金めっき層（図示せず）を形成し、半田パッドとした。ニッケル−金層以外にも、ニッケル−パラジウム−金層を形成してもよい。
【００３２】
（７）プリント配線板８０のソルダーレジスト層の開口７４ａに半田ペーストを印刷してリフローを行うことで、上面側に導体回路１５へのビア導体７０ｂに接続する導体回路７２上に半田バンプ７６Ｕを設け、アース端子２４Ａへのアースビア導体７０Ａに接続する導体回路７２上にアース用半田バンプ７６Ａを設け、電源端子２４Ｂへの電源ビア導体７０Ｂに接続する導体回路７２上に電源用半田バンプ７６Ｂを設ける。下面側のソルダーレジスト層７４の開口には半田バンプ７６Ｄを設ける（図５（Ｃ））。
【００３３】
ＣＰＵ９０の信号用端子９２を半田バンプ７６Ｕに位置決めし、ＣＰＵ９０のアース端子９２Ａをアース用半田バンプ７６Ａに位置決めし、電源端子９２Ｂを電源用半田バンプ７６Ｂに位置決めし、リフローを行うことで、プリント配線板１０にＣＰＵチップ９０を実装する（図６）。
【産業上の利用可能性】
【００３４】
上述した実施形態では、半導体チップとしてＣＰＵチップとメモリチップとを搭載する例を挙げたが、本願発明のプリント配線板では種々のチップを搭載することができる。
【符号の説明】
【００３５】
１５  導体回路
１６  第１層状電極
１８  誘電体層
２０  第２層状電極
３０  コンデンサ部
３４  ビア導体
４０  ビルドアップ部
４２  メモリ
５０  電子部品
６０  コア基板
６０ａ  開口
６４  モールド樹脂
６６  スルーホール導体
６７  導体回路
６８  層間樹脂絶縁層
７０  ビア導体
７０Ａ  アースビア導体
７０Ｂ  電源ビア導体
８０  プリント配線板
９０  ＣＰＵチップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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