(57)【特許請求の範囲】
【請求項１】
ディスプレイ部分に信号を供給する駆動回路を制御する制御回路であって、複数のデジタル信号を複数段階の異なる位相で出力するとともに、各段階毎の位相差が異なる間隔を含む位相差で出力し、当該位相差を時間的にランダムに変化させるように当該位相を選択素子によって設定できる機能を有する制御回路。
【請求項２】
前記制御回路においてクロック信号を数段階に位相差を設け、遅延させたクロックでデータ信号を処理することによって前記デジタル信号に位相差をもたせる機能を有する請求項１記載の制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は多数の高速デジタルデータを処理する液晶表示のようなディスプレイ部分に信号を供給する駆動回路を制御する制御回路に関する。さらに詳しくは、制御回路のノイズおよび不要電磁輻射に対する対策の施された制御回路に関する。
【０００２】
【従来の技術】
従来の高速でデジタルデータを処理する液晶表示のようなディスプレイ部分に信号を供給する駆動回路を制御する制御回路は、デジタル信号が切り替わるところで、不要電磁輻射を生じさせ、他の機器に障害を及ぼしてしまう。従来の対策としてはＧＮＤ強化、回路の平衡化、フィルタの設置または金属筐体での遮へいなどが行われてきた。ここでいう回路の平衡化とは、配線を交差させないように工夫したり、高速線の下層にはリターンとなるＧＮＤを強化するといったように配置することをいう。
【０００３】
【発明が解決しようとする課題】
デジタルエレクトロニクステクノロジーの進歩に伴いデータ処理の高速化が進み、デジタル信号のスイッチング速度が上がるために、スイッチング時の電気的変化が電磁波として輻射され、周辺の電機機器に障害を与えてしまう。従来、今までの回路レベルでの対策としてＧＮＤ強化、フィルタの設置、配線の工夫などが行われてきたが、発生源となる液晶表示に関するタイミングコントローラの対策は充分とはいえない。
【０００４】
また、デジタル信号の伝播経路上でのノイズおよび不要輻射に対する対策として、配線基板上にコンデンサや、インダクタで構成されているフィルタを設けることがある。しかし、あるフィルタ定数ではフィルタによる信号の遅延が大きくなり、セットアップ時間とホールド時間が確保できなくなる状況がでてくる。よって、フィルタの選択に関しても制約があるという問題がある。
【０００５】
このような不要電磁輻射を低減する技術として、特開平３−２３２３１７号公報、特開平４−２１９０１６号公報、特開平８−１８６４８０号公報および特開昭６０−１７１５３１号公報などが提案されている。
【０００６】
特開平３−２３２３１７号公報には、各出力バッファに入力される信号の位相をずらし同時に動作する出力バッファの数を減らすための遅延回路を設ける技術が開示されている。しかしながら、各信号に遅延を設けることによってゲート数が増加してしまうことが懸念される。また、特開平４−２１９０１６号公報には、複数のフリップフロップにそれぞれ入力されるクロックパルスに位相差を与えることにより、出力データの変化のタイミングを互いにずらす技術が開示されている。しかしながら、出力タイミングをずらす間隔を選択できず、使用する信号周波数によっては位相変化量と同期または干渉することによってノイズレベルが大きくなることがあり、１つの位相差を設けたのでは、周波数が変わったときに低ノイズ化、低ＥＭＩ化できない。また、特開平８−１８６４８０号公報には、多層クロック生成回路を設けて、同一周波数で位相が均一にずれている数種類のクロック信号で各出力バッファを動作せしめる技術が開示されている。しかしながら、多層クロック生成回路を用いるばあい、多層クロック生成回路自体から電磁波が輻射されることがあり、また、多層クロック生成回路自体を構成するゲート数が多くなる。また、特開昭６０−１７１５３１号公報には、駆動回路側に各ビデオ信号の位相をずらす手段を備える技術が開示されている。しかしながら、出力タイミングをずらす間隔を一定に保つばあい、映像信号のように恒に信号が変化するばあいは、前記したように周波数によってはデータ信号と位相差をずらしたことで、生じるノイズが同期してノイズが大きくなるばあいがある。
【０００７】
本発明は、かかる問題点を解消し、データ処理の高速化にともなう電磁波輻射を減らし、ノイズを低減する制御回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１にかかわる制御回路は、ディスプレイ部分に信号を供給する駆動回路を制御する制御回路であって、複数のデジタル信号を複数段階の異なる位相で出力するとともに、各段階毎の位相差が異なる間隔を含む位相差で出力し、当該位相差を時間的にランダムに変化させるように当該位相を選択素子によって設定できる機能を有するものである。
【００１１】
本発明の請求項２にかかわる制御回路は、前記制御回路においてクロック信号を数段階に位相差を設け、遅延させたクロックでデータ信号を処理することによって前項記載のデジタル信号に位相差をもたせる機能を有するものである。
【００１２】
本発明では、ノイズおよび不要電磁波輻射に対して前記ＩＣでのデータ処理過程においてデジタル信号の位相を変化させ信号線に流れる電流に位相差をつけて、信号線からの放射を減らし、また、同時スイッチングによる電源やＧＮＤからのノイズを低減させる。
【００１３】
前記デジタル信号遅延過程においてデータ群を赤（Ｒ）緑（Ｇ）青（Ｂ）に分けることによってデータの切り替わりの信号本数を均等に振り分けることができる。データの切り替わりタイミングを分散でき、同時スイッチングを低減できる。また、前記デジタル信号遅延過程において、基板上で（ＯＲ）（ＥＲ）（ＯＧ）（ＥＧ）（ＯＢ）（ＥＢ）というバス配線であるばあい偶数画素データ、奇数画素データ成分で位相差を設定することによって同基板上の同時スイッチングの低減ができる。
【００１４】
前記デジタル信号の位相変化機能を用いてクロック出力位相を変化させ、フィルタによって確保できなくなるデジタル信号のセットアップ時間とホールド時間を確保できるようにする。
【００１５】
【発明の実施の形態】
以下、添付図面を参照しつつ、本発明の実施の形態について詳細に説明する。
【００１６】
実施の形態１
たとえば、液晶表示のように高速でデジタルデータ処理を行なうことによって表示が行なわれるディスプレイ部分に信号を供給する駆動回路を制御する制御回路について説明する。本発明の実施の形態１にかかわる制御回路においてはデータ信号に対して、選択素子としてディレイ素子を挿入してデータタイミングを変更する。信号線に流れる電流に位相差をつけて各データ信号にかかわるスイッチングのタイミングをずらして分散することにより信号線からの放射を減らしている。また、ＩＣの同時スイッチングによる電源・ＧＮＤからの放射を減らす役割をする。選択素子とは信号のタイミングを遅らせるものをいい、その例としてディレイ素子があげられるが、その他にバッファを連結したもの、インバータを連結したものなどを用いることもできる。本発明の実施の形態における制御回路は、図４に示すディレイ素子１およびマルチプレクサ４からなるクロック遅延回路とラッチまたはフリップフロップとによって構成される。
【００１７】
たとえば図１、図２および図３は、データとクロックのタイミングを示す説明図であり、図４は、図１に示すようなタイミングで出力させるときの具体的な回路の一例を示す説明図である。図１、図２および図３において、たとえば設定によって図１は位相差なし、図２は位相差小、図３は位相差大に変更できる。図４において、１はディレイ素子であり、２はラッチであり、４はマルチプレクサであり、５ａおよび５ｂはデータ設定端子であり、ＣＬＫ１〜ＣＬＫ３はそれぞれクロックラインを示し、DATAＡｉ（０−５）、DATAＢｉ（０−５）およびDATAＣｉ（０−５）はそれぞれデータラインを示しており、図で右方が出力側である。これらの符号は図５以下の図においても共通に用いる。便宜上ディレイ素子以外では信号波形に遅延が起こらないと考える。
【００１８】
図４に示されるように、ディレイ素子で数種類のタイミングで遅らせたクロックを作製し、遅らせたクロックでデータにラッチをかけることによってデータタイミングを変化させている。このとき、複数のデジタル信号は異なる位相で出力するとともに、等間隔で数段階に位相差が設けられる。図４の回路例においては、ディレイ素子によって２nsの位相差をもたせることができるものとすると、図４の回路によってデータ信号は、異なる位相で出力し、２nsまたは４nsの間隔で３段階に位相差を設けることができる。
【００１９】
図４に示したように、データ信号線にディレイ素子を通していたばあいよりもかなりのディレイ素子数が削減できる。図５は、図１、図２および図３に示した従来型の信号をうるためのデータタイミング遅延参考回路を示す説明図である。従来型の図５に示すような回路を用いたとするとデータ数が１８ならばディレイ素子は５４個必要になる。しかし、例としてあげた本発明の回路を用いるとディレイ素子は４個でよい。しかも、ラッチ素子は従来から使用しているゲートを用いているため、ゲート数の増減には関係がない。
【００２０】
図４に示したマルチプレクサ(multiplexer)においては（ａ，ｂ）＝（０，０)のときＡに入力される信号が出力され、（ａ，ｂ）＝（１，０）のときＢに入力される信号が出力され、（ａ，ｂ）＝（０，１）のときＣに入力される信号がそれぞれ出力されるものとする。このマルチプレクサに入力する信号を制御回路の外部で設定することができ、放射ノイズの最適条件の位相差に設定できるようになる。このように、マルチプレクサによって同期をとる位相が変化したクロックを選択することによって位相差の設定を可能にした。これによって、制御回路そのものの機能を変えたりして周波数が異なったときなど、放射されるノイズの最適条件を簡単に設定できる。このように、デジタル信号に位相差をもたせる機能は、クロック、ディレイ素子、マルチプレクサ、ラッチまたはフリップフロップによってえられ、本実施の形態にかかわる制御回路はこの機能を有している。
【００２１】
図４はデータタイミング遅延参考回路の一例を示す説明図であり、また、図６はクロック遅延回路を示す説明図である。図４に示すようにデジタル信号に数段階の位相差をもたせることができる。たとえばクロックの遅延を３段階に分けるとき、図４のクロック遅延回路部または図６に示す回路例のように１段階の遅延信号ができるたびにディレイ素子などの遅延回路が有無の分岐を作ることによって確実に４段階に遅延できる。このように４段階に遅延できることによって、使用環境、ゲート機能による遅延時間のばらつき影響が小さくなる。図７は図５の回路を用いたばあいのクロック遅延例を示す説明図である。
【００２２】
デジタル信号に数段階の位相差をもたせることによって新規周波数成分が生じてくるばあいがおこる。たとえば、制御回路の出力でデジタル信号がＨＩＧＨからＬＯＷに切り替わるとき貫通電流が流れてしまう。図７は前記貫通電流の波形を示す説明図であり、図８は貫通電流の波形を示す説明図であり、貫通電流の波形が図８に示すようになり、新規周波数成分をもった電気的変化が生じることに起因し、ノイズの新規周波数成分が生じる。この新規な高周波成分は、信号を異なる間隔の位相差で出力させることによって抑制することができる。図９は異なる間隔の位相差を設ける一例を示す説明図である。図９に示したように異なる間隔の位相差を設けることによって前記ノイズの新規周波数成分生成を抑える。また、このとき、▲１▼図４または図１０に記載のディレイ素子やバッファ、インバータの種類、数、組み合わせを変えることによって遅延値を変えることができる。または、▲２▼図４に示すディレイゲートがすべて同じとすると、ディレイ素子（ｂ）部を短絡し、マルチプレクサ▲１▼▲２▼に（ａ，ｂ）＝（０，１）のとき、異なる間隔の位相差の信号を出力することができる。さらに、▲３▼図４のマルチプレクサ▲１▼▲２▼の（ａ，ｂ）に独立に設定端子を入力することによって、異なる位相差の信号を出すことができる。
【００２３】
たとえば、図４のマルチプレクサ▲１▼には（ａ，ｂ）＝（１，０）、マルチプレクサ▲２▼には（ａ，ｂ）＝（０，１）を入力することによってDATAＢは１ディレイ素子分、DATAＣは３ディレイ素子分、位相が変化することになる。すなわち、このように位相差を異なる間隔で出力させる機能は、図４の回路図の遅延部の選択素子を変えることによってえられ、この機能が本発明の実施の形態の制御回路に設けられることになる。
【００２４】
よって、DATAＡとDATAＢの位相間隔は１ディレイ素子分、DATAＢとDATAＣの位相間隔は２ディレイ素子分となり、異なる位相差を設けることができる。
【００２５】
また、図１０は、前記新規周波数成分生成を抑えるための回路を示す説明図であり、図１０において６は循環レジスタであり、１４はマルチプレクサであり、その他の符号は共通である。例として図９に示すような回路によっていくつもの位相差をもたせるようにできるようにしてシフトレジスタによってマルチプレクサ２に取り込まれる設定信号を時間的に変化させることによって、絶えず位相差間隔を変化できるようにする。例としてあげた図１０のマルチプレクサ２はそれぞれａ、ｂ、ｃにＨＩＧＨが入力されると出力がそれぞれＡ、Ｂ、Ｃに入力される信号が出力されるものである。図１１は、位相差の変化をランダムにする方法の一例を示す説明図であり、図１０のシフトレジスタのかわりに、カウンタや、ランダムパルス発生回路を用いて、周期的にまたはランダムに前記セレクタのａｂｃにＨＩＧＨを入力する回路を設けることによって図１１のように位相差の変化をランダムにすることができる。このように、位相差を時間的に変化させる機能は、マルチプレクサに入力する選択信号発生回路（このばあい、循環レジスタ）によってえられ、この機能が本発明の実施の形態の制御回路に設けられる。以上説明した点以外は、本実施の形態にかかわる制御回路は従来と同様である。また、以下の実施の形態では、実施の形態１と異なる点のみ説明する。
【００２６】
実施の形態２
図１２は、ホールド時間（hdＴ）のマージンがとれていないばあいを示す説明図であり、図１３は、クロックを反転し、セットアップ時間（stＴ）とホールド時間のマージンを確保したことを示す説明図である。コンダクタおよびインダクタで構成されているノイズフィルタによってデジタルデータ信号の遅延が大きくなるばあい、図１２のようにセットアップ時間とホールド時間が確保できなくなる状況において、クロック信号を前記遅延回路または図１３のように反転させることによって見た目上クロックを１／２波長分遅延または進行させ、セットアップ時間とホールド時間を確保することができる。
【００２７】
また、前記クロック信号の反転によってもセットアップ時間とホールド時間を確保できないときは、クロック信号を遅延素子で遅らせ、セットアップ時間とホールド時間を確保する。このばあいもそれぞれ遅延させたクロックでデータ信号を処理することによってクロック信号を数段階に位相差を設けることができる。
【００２８】
クロック信号の遅延させる量は設定によって決定できるようにすれば、現状のセットアップ時間とホールド時間に基づいてクロック信号のタイミングを調節することによって、セットアップ時間とホールド時間のマージンを確保する。
【００２９】
【発明の効果】
請求項１にかかわる制御回路は、信号線に流れる電流に位相差をつけて信号線からの放射を減らす効果をうる。またＩＣの同時スイッチングによる電源・ＧＮＤからの放射を減らす効果を奏する。また、設定によって設ける位相差を変化できることによって任意の動作周波数に対しても位相差を設けることによって、生じる新規周波数成分のノイズを抑えるために、より良い位相差を設計後の試作・ノイズ評価段階で決定できるようになる。
【００３０】
また、異なる間隔で位相差をつけることによって信号波形の新規発生周波数成分を分散させることができ、ノイズ、不要輻射の帯域を分散できる効果を奏する。
【００３１】
請求項２にかかわる制御回路は、異なる間隔で位相差をつけることによって信号波形の新規発生周波数成分を分散させることができ、ノイズ、不要輻射の帯域を分散できる効果を奏する。
【００３２】
請求項３にかかわる制御回路は、ゲート数を大幅に削減でき、回路構成も単純にすることができる効果をうる。
【００３３】
本発明の実施の形態はプラズマディスプレイ装置（ＰＤＰ）など、他のデジタル信号を取り扱う制御回路でも適用でき、同じ効果をうる。
【図面の簡単な説明】
【図１】  本発明の一実施の形態にかかわる波形タイミングを示す説明図である。
【図２】  本発明の一実施の形態にかかわる波形タイミングを示す説明図である。
【図３】  本発明の一実施の形態にかかわる波形タイミングを示す説明図である。
【図４】  本発明の図１の信号を得るためのデータタイミング遅延参考回路を示す説明図である。
【図５】  本発明の一実施の形態にかかわる従来型の図１の信号を得るためのデータタイミング遅延参考回路を示す説明図である。
【図６】  本発明の他の実施の形態にかかわるクロック遅延回路を示す説明図である。
【図７】  本発明の他の実施の形態にかかわる遅延クロック波形を示す説明図である。
【図８】  本発明の他の実施の形態にかかわる貫通電流によって生じる入力電力ノイズ波形を示す説明図である。
【図９】  本発明の他の実施の形態にかかわる異なる間隔の位相差をもつ波形タイミングを示す説明図である。
【図１０】  本発明の他の実施の形態にかかわる信号の位相差間隔を時間によって変化できる回路の例を示す説明図である。
【図１１】  本発明の他の実施の形態にかかわる信号の位相差間隔が時間的に変化している信号波形図を示す説明図である。
【図１２】  本発明の他の実施の形態にかかわるホールド時間（hdＴ）のマージンが取れていないばあいの例を示す説明図である。
【図１３】  図１２に示すばあいからクロックを反転し、セットアップ時間（stＴ）とホールド時間（hdＴ）のマージンを確保した例を示す説明図である。
【符号の説明】
１  ディレイ素子、２  ラッチ、４  マルチプレクサ、５ａ，５ｂ  データ設定端子。
【図１】
0003993297.tif 000002
【図２】
0003993297.tif 000003
【図３】
0003993297.tif 000004
【図４】
0003993297.tif 000005
【図５】
0003993297.tif 000006
【図６】
0003993297.tif 000007
【図７】
0003993297.tif 000008
【図８】
0003993297.tif 000009
【図９】
0003993297.tif 000010
【図１０】
0003993297.tif 000011
【図１１】
0003993297.tif 000012
【図１２】
0003993297.tif 000013
【図１３】
0003993297.tif 000014