(57)【要約】【課題】ＤＤＲメモリーに入力される制御信号の波形の歪みを抑制する。【解決手段】配線回路に、ＤＤＲメモリー３と、ＤＤＲメモリー３の動作を制御するための制御信号を出力する制御回路２と、制御信号を制御回路２からＤＤＲメモリー３へ伝送する信号線４と、信号線４に設けられた分岐点ＤＰに接続され、信号線４の特性インピーダンスとＤＤＲメモリー３の入力インピーダンスとを整合させる終端回路５と、を備え、信号線４の全長Ｌ０に対する、信号線４のうち分岐点ＤＰからＤＤＲメモリー３までの第一信号線４１の長さＬ１の比率が大きい程、信号線４のうち制御回路２から分岐点ＤＰまでの第二信号線４２の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率が小さくなるように、第一信号線４１及び第二信号線４２の特性インピーダンスが設定されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＤＤＲメモリーと、
前記ＤＤＲメモリーの動作を制御するための制御信号を出力する制御回路と、
前記制御信号を前記制御回路から前記ＤＤＲメモリーへ伝送する信号線と、
前記信号線に設けられた分岐点に接続され、前記信号線の特性インピーダンスと前記ＤＤＲメモリーの入力インピーダンスとを整合させる終端回路と、
を備え、
前記信号線の全長に対する、前記信号線のうち前記分岐点から前記ＤＤＲメモリーまでの第一信号線の長さの比率が大きい程、前記信号線のうち前記制御回路から前記分岐点までの第二信号線の特性インピーダンスに対する前記第一信号線の特性インピーダンスの比率が小さくなるように、前記第一信号線及び前記第二信号線の特性インピーダンスが設定されている配線回路。
【請求項２】
前記第一信号線の特性インピーダンスの下限値が、前記第二信号線の特性インピーダンスを所定の縮小率で小さくした値に制限されている請求項１に記載の配線回路。
【請求項３】
請求項１又は２に記載の配線回路が配置された制御基板を備える制御装置。
【請求項４】
請求項３に記載の制御装置と、
前記制御回路と前記ＤＤＲメモリーとの間で入出力させる画像を表すデータを前記制御回路に対して入出力する画像処理部と、
を備える画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線回路、制御装置、及び画像処理装置に関し、特に、ＤＤＲメモリーに入力される制御信号の波形の歪みを抑制する技術に関する。
【背景技術】
【０００２】
従来から、複合機等の画像処理装置では、ＣＰＵやＡＳＩＣ等の制御回路と、ＤＤＲメモリーと、が配置された制御基板を搭載した制御装置が用いられている。また、このような制御装置では、下記特許文献１乃至２等に記載のように、ＤＤＲメモリーの動作を制御するための制御信号を制御回路からＤＤＲメモリーへ伝送する信号線を分岐して、分岐した信号線の終端に終端回路を接続する構成が採用されている。これにより、信号線の特性インピーダンスとＤＤＲメモリーの入力インピーダンスとを終端回路に整合させ、ＤＤＲメモリーに入力される制御信号の反射を抑制することで、制御信号の波形の歪みを抑制することが行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２８４８７３号公報
【特許文献２】特開平１０−６９３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、発明者は、試験運転等の実験により、上述のように終端回路を設けた場合でも、制御回路からＤＤＲメモリーまでの信号線の長さに対する、分岐点からＤＤＲメモリーまでの信号線の長さ（所謂スタブの長さ）の比率が大きい程、ＤＤＲメモリーに後に入力される制御信号の波形の歪みが大きくなることを知見した。
【０００５】
本発明は、上記の問題を解決するためになされたものであり、ＤＤＲメモリーに入力される制御信号の波形の歪みを抑制することができる配線回路、制御基板、及び画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明による配線回路は、ＤＤＲメモリーと、前記ＤＤＲメモリーの動作を制御するための制御信号を出力する制御回路と、前記制御信号を前記制御回路から前記ＤＤＲメモリーへ伝送する信号線と、前記信号線に設けられた分岐点に接続され、前記信号線の特性インピーダンスと前記ＤＤＲメモリーの入力インピーダンスとを整合させる終端回路と、を備え、前記信号線の全長に対する、前記信号線のうち前記分岐点から前記ＤＤＲメモリーまでの第一信号線の長さの比率が大きい程、前記信号線のうち前記制御回路から前記分岐点までの第二信号線の特性インピーダンスに対する前記第一信号線の特性インピーダンスの比率が小さくなるように、前記第一信号線及び前記第二信号線の特性インピーダンスが設定されている。
【０００７】
発明者は、試験運転等の実験により、上記終端回路を設けた場合でも、上記信号線の全長に対する第一信号線の長さの比率が大きい程、ＤＤＲメモリーに入力される制御信号の波形の歪みが大きくなることを知見した。
【０００８】
また、発明者は、試験運転等の実験により、上記比率が大きい程、第二信号線の特性インピーダンスに対する第一信号線の特性インピーダンスの比率を小さくすることで上記制御信号の波形の歪みを抑制できることを知見した。
【０００９】
本構成によれば、信号線の全長に対する第一信号線の長さの比率が大きい程、第二信号線の特性インピーダンスに対する第一信号線の特性インピーダンスの比率が小さいので、発明者が知見したように上記制御信号の波形の歪みを抑制することができる。
【００１０】
また、前記第一信号線の特性インピーダンスの下限値が、前記第二信号線の特性インピーダンスを所定の縮小率で小さくした値に制限されていることが好ましい。
【００１１】
信号線が太い程、信号線の特性インピーダンスが小さいことが知られている。本構成によれば、第一信号線の太さを、第一信号線の特性インピーダンスが第二信号線の特性インピーダンスを所定の縮小率で小さくした値であるときの太さ以下に制限することができる。これにより、第一信号線を制限なく太くすることによって、意図した配置位置に第一信号線を配線できなくなる虞を低減することができる。
【００１２】
また、本発明による制御装置は、前記配線回路が配置された制御基板を備える。
【００１３】
本構成によれば、波形の歪みが抑制された制御信号を用いてＤＤＲメモリーを適切に制御可能な制御装置を提供することができる。
【００１４】
また、本発明による画像処理装置は、前記制御装置と、前記制御回路と前記ＤＤＲメモリーとの間で入出力させる画像を表すデータを前記制御回路に対して入出力する画像処理部と、を備える。
【００１５】
本構成によれば、制御回路は、波形の歪みが抑制された制御信号を用いて、ＤＤＲメモリーに、画像処理部から入力された画像を表すデータを適切に書き込ませることができる。また、制御回路は、波形の歪みが抑制された制御信号を用いて、ＤＤＲメモリーに書き込まれている画像を表すデータを、ＤＤＲメモリーに適切に読み出させて、当該読み出させたデータを画像処理部に出力することができる。
【発明の効果】
【００１６】
この発明によれば、ＤＤＲメモリーに入力される制御信号の波形の歪みを抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】複合機の電気的構成を示すブロック図である。
【図２】制御部の概略構成図である。
【図３】ＤＤＲメモリーに入力される制御信号の波形の比較例を示す図である。
【図４】ＤＤＲメモリーに入力される制御信号の波形の比較例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明に係る配線回路、制御装置及び画像処理装置の一実施形態を図面に基づいて説明する。尚、本実施形態では、本発明に係る画像処理装置の一実施形態として複合機を例に説明する。しかし、これに限らず、本発明に係る画像処理装置は、例えば、ファクシミリ装置、コピー機、プリンター、スキャナー等であってもよい。
【００１９】
図１に示すように、複合機１は、画像読取部２００（画像処理部）と、画像形成部３００（画像処理部）と、操作部４００と、記憶部５００と、通信部６００と、制御部１００（制御装置）と、を備えている。
【００２０】
画像読取部２００は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）ラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部２００は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部１００へ出力する。制御部１００は、画像読取部２００により入力された画像データを後述のＤＤＲメモリー３に一時的に記憶する。
【００２１】
画像形成部３００は、感光体ドラム、帯電部、露光部、現像部、クリーニング部等を備えた周知の構成を有し、制御部１００から入力された画像データが表す画像を用紙に形成する。例えば、制御部１００は、画像読取部２００により生成された画像データを後述のＤＤＲメモリー３から読み出し、当該読み出した画像データを画像形成部３００へ出力する。また、制御部１００は、後述する通信部６００を介して外部装置から受信した画像データを画像形成部３００へ出力する。
【００２２】
操作部４００は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部４００は、液晶ディスプレイ等の表示部４１０と、操作キー部４２０と、を備えている。操作キー部４２０は、例えば、数値や記号を入力するためのテンキーや、表示部４１０に表示されたポインター（カーソル）を移動させるための方向キー等の各種キーを備えている。
【００２３】
記憶部５００は、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の記憶装置である。通信部６００は、不図示のパソコン等の外部装置と制御部１００との間でＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等を介して通信を行うための通信インターフェイス回路である。
【００２４】
制御部１００は、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と不図示の制御バスを介して通信可能に接続されている。制御部１００は、画像データ等の各種データを示すデータ信号や各部の動作を制御するための制御信号を制御バスを用いて各部との間で送受信することにより、各部の動作を制御する。
【００２５】
具体的には、図２に示すように、制御部１００は、配線回路１１が配置された制御基板１０を備えている。
【００２６】
配線回路１１には、所定の演算処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の制御回路２、画像読取部２００により入力された画像データ等の各種データを一時的に記憶するためのＤＤＲメモリー３、信号線４、終端回路５及びこれらの周辺回路（不図示）等が含まれる。
【００２７】
制御回路２は、ＤＤＲメモリー３の動作を制御するための制御信号をＤＤＲメモリー３へ出力することにより、ＤＤＲメモリー３の動作を制御する。この制御信号には、ＤＤＲメモリー３の動作の基準となるクロック信号、ＤＤＲメモリー３にデータの読み書きを指示するコマンド信号、ＤＤＲメモリー３におけるデータの記憶領域を示すアドレス信号等が含まれる。
【００２８】
制御回路２は、各制御信号をそれぞれ出力するための出力端子（不図示）を備え、ＤＤＲメモリー３は、当該各制御信号をそれぞれ入力するための入力端子（不図示）を備えている。制御回路２の各出力端子とＤＤＲメモリー３の各入力端子とは、信号線４によって接続されている。尚、図２では、説明の便宜上、制御回路２の一の出力端子とＤＤＲメモリー３の一の入力端子とを接続する一の信号線４だけを図示している。実際は、制御回路２の他の一の出力端子とＤＤＲメモリー３の他の一の入力端子とを接続する信号線も、図２に示す信号線４と同様に配線されている。
【００２９】
また、制御回路２は、ＤＤＲメモリー３に書き込ませる対象のデータを示すデータ信号を出力し、ＤＤＲメモリー３により読み出されたデータを示すデータ信号を入力するための入出力端子（不図示）を備えている。一方、ＤＤＲメモリー３も、制御回路２が出力したデータ信号を入力し、読み出したデータを示すデータ信号を制御回路２へ出力するための入出力端子（不図示）を備えている。制御回路２の入出力端子とＤＤＲメモリー３の入出力端子とは、不図示の信号線によって接続されている。
【００３０】
終端回路５は、信号線４に設けられた分岐点ＤＰに一端が接続された信号線６の他端に接続されている。終端回路５は、抵抗素子等のインピーダンス素子を備え、信号線４の特性インピーダンスと、ＤＤＲメモリー３の入力インピーダンスとを整合させる周知の構成を有している。
【００３１】
信号線４の特性インピーダンスは、信号線４の製造メーカーから仕様として提供される、信号線４の太さを用いる周知の算出方法で算出する、或いは、試験運転等の実験結果に基づき把握することができる。ＤＤＲメモリー３の入力インピーダンスは、ＤＤＲメモリー３の製造メーカーから仕様として提供される、或いは、試験運転等の実験結果に基づき把握することができる。また、一般的に、ＤＤＲメモリー３の入力インピーダンスは、信号線４の特性インピーダンスよりも大きい。
【００３２】
このため、終端回路５は、終端回路５自身のインピーダンスと信号線４の特性インピーダンスとの和が、ＤＤＲメモリー３の入力インピーダンスと等しくなるようなインピーダンスを有するインピーダンス素子を備えて構成されている。
【００３３】
つまり、終端回路５は、終端回路５が備えるインピーダンス素子のインピーダンスと信号線４の特性インピーダンスとの和を、ＤＤＲメモリー３の入力インピーダンスと等しくすることにより、信号線４の特性インピーダンスとＤＤＲメモリー３の入力インピーダンスとを整合させる。
【００３４】
発明者は、試験運転等の実験により、上記終端回路５を設けた場合でも、制御回路２からＤＤＲメモリー３までの信号線４の長さ（信号線４の全長）Ｌ０に対する、分岐点ＤＰからＤＤＲメモリー３までの信号線４１（以下、第一信号線４１と記載する）の長さＬ１の比率（Ｌ１／Ｌ０、以下、線長比率と記載する）が大きい程、ＤＤＲメモリー３に入力される制御信号の波形の歪みが大きくなることを知見した。
【００３５】
具体的には、発明者は、特性インピーダンスが６０Ωの信号線を信号線４として採用した場合において、信号線４の全長Ｌ０を８３ｍｍとし、第一信号線４１の長さＬ１を３ｍｍとすることで、線長比率（Ｌ１／Ｌ０）を約３．５％にした。そして、発明者は、このときに、ＤＤＲメモリー３に入力される制御信号の波形Ｗ１（以下、第一波形Ｗ１と記載する）を測定した。
【００３６】
同様に、発明者は、特性インピーダンスが６０Ωの信号線を信号線４として採用した場合において、信号線４の全長Ｌ０を９２ｍｍとし、第一信号線４１の長さＬ１を１２ｍｍとすることで、線長比率（Ｌ１／Ｌ０）を約１３％にした。そして、発明者は、このときに、ＤＤＲメモリー３に入力される制御信号の波形Ｗ２（以下、第二波形Ｗ２と記載する）を測定した。
【００３７】
そして、発明者は、図３に示すように、第一波形Ｗ１と第二波形Ｗ２とを比較した結果、第二波形Ｗ２において、制御信号の立ち上がり／立ち下がり時のオーバーシュート／アンダーシュート（図３の楕円部）が、第一波形Ｗ１における制御信号の立ち上がり／立ち下がり時のオーバーシュート／アンダーシュートよりも大きく、第一波形Ｗ１に比して第二波形Ｗ２が大きく歪むことを知見した。
【００３８】
更に、発明者は、特性インピーダンスが６０Ωの信号線を信号線４として採用した場合において、線長比率（Ｌ１／Ｌ０）を異ならせて上記と同様の実験を行った。その結果、発明者は、線長比率（Ｌ１／Ｌ０）が大きい程、ＤＤＲメモリー３に入力される制御信号の波形が大きく歪むことを知見した。
【００３９】
また、発明者は、試験運転等の実験により、線長比率（Ｌ１／Ｌ０）が大きい程、信号線４のうち制御回路２から分岐点ＤＰまでの信号線４２（以下、第二信号線４２と記載する）の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率（第一信号線４１の特性インピーダンス／第二信号線４２の特性インピーダンス）を小さくすることで、制御信号の波形の歪みを抑制できることを知見した。
【００４０】
具体的には、発明者は、第二波形Ｗ２を測定したときと同様、信号線４の全長Ｌ０を９２ｍｍとし、第一信号線４１の長さＬ１を１２ｍｍとすることで、線長比率（Ｌ１／Ｌ０）を約１３％にした。そして、発明者は、特性インピーダンスが６０Ωの信号線を第二信号線４２として採用し、特性インピーダンスが第二信号線４２の特性インピーダンスの７５％（４５Ω）の信号線を第一信号線４１として採用した。そして、発明者は、このときにＤＤＲメモリー３に入力される制御信号の波形Ｗ３（以下、第三波形Ｗ３と記載する）を測定し、図４に示すように、当該測定した第三波形Ｗ３と第二波形Ｗ２とを比較した。
【００４１】
その結果、発明者は、第三波形Ｗ３において、制御信号の立ち上がり／立ち下がり時のオーバーシュート／アンダーシュート（図４の楕円部）が、第二波形Ｗ２における制御信号の立ち上がり／立ち下がり時のオーバーシュート／アンダーシュートよりも小さく、第二波形Ｗ２に比して波形の歪みが小さいことを知見した。
【００４２】
そこで、発明者は、線長比率（Ｌ１／Ｌ０）を変更せずに（約１３％にしたまま）、特性インピーダンスが第二信号線４２の特性インピーダンスの８０％（４８Ω）の信号線を第一信号線４１として採用した。そして、このときの制御信号の波形（以下、第四波形と記載する）と、第二波形Ｗ２と、第三波形Ｗ３と、を比較した。その結果、発明者は、第三波形Ｗ３における制御信号の立ち上がり／立ち下がり時のオーバーシュート／アンダーシュートが最も小さく、第三波形Ｗ３の歪みが最も小さいことを知見した。
【００４３】
これらの知見から、発明者は、第二信号線４２の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率（第一信号線４１の特性インピーダンス／第二信号線４２の特性インピーダンス）を小さくする程、制御信号の波形の歪みを抑制する度合いが大きいことを知見した。
【００４４】
次に、発明者は、線長比率（Ｌ１／Ｌ０）を約１３％よりも更に大きくして、特性インピーダンスが第二信号線４２の特性インピーダンスの７５％（４５Ω）の信号線を第一信号線４１として採用し、制御信号の波形を測定した。また、特性インピーダンスが第二信号線４２の特性インピーダンスの８０％（４８Ω）の信号線を第一信号線４１として採用し、制御信号の波形を測定した。また、特性インピーダンスが第二信号線４２の特性インピーダンスと同じ（１００％、６０Ω）信号線を第一信号線４１として採用し、制御信号の波形を測定した。
【００４５】
発明者は、これらの測定した波形を比較した結果、線長比率（Ｌ１／Ｌ０）を約１３％よりも更に大きくした場合においても、第一信号線４１の特性インピーダンスが第二信号線４２の特性インピーダンスの７５％（４５Ω）であるときが、波形の歪みを最も大きく抑制できることを知見した。
【００４６】
また、発明者は、線長比率（Ｌ１／Ｌ０）が約１３％よりも大きい場合に、第一信号線４１の特性インピーダンスが第二信号線４２の特性インピーダンスの７５％（４５Ω）であるときの方が、線長比率（Ｌ１／Ｌ０）が約１３％である場合に、第一信号線４１の特性インピーダンスが第二信号線４２の特性インピーダンスの７５％（４５Ω）であるときよりも、波形の歪みを抑制する度合いが小さいことを知見した。
【００４７】
これらの知見から、発明者は、同じ度合いで波形の歪みを抑制するためには、線長比率（Ｌ１／Ｌ０）が大きい程、第二信号線４２の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率（第一信号線４１の特性インピーダンス／第二信号線４２の特性インピーダンス）を小さくする必要があることを知見した。
【００４８】
このようにして、発明者は、線長比率（Ｌ１／Ｌ０）が大きい程、第二信号線４２の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率（第一信号線４１の特性インピーダンス／第二信号線４２の特性インピーダンス）を小さくすることで、制御信号の波形の歪みを抑制できることを知見した。
【００４９】
そこで、配線回路１１は、発明者が得た上記知見に基づいて、線長比率（Ｌ１／Ｌ０）が大きい程、第二信号線４２の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率（第一信号線４１の特性インピーダンス／第二信号線４２の特性インピーダンス）が小さくなるように構成されている。
【００５０】
具体的には、特性インピーダンスが６０Ωの信号線を信号線４として採用し、線長比率（Ｌ１／Ｌ０）が約１３％（Ｌ０＝９２ｍｍ、Ｌ１＝１２ｍｍ）となるように信号線４及び分岐点ＤＰを設ける必要があるとする。この場合、配線回路１１は、第一信号線４１の特性インピーダンスが、例えば、第二信号線４２の特性インピーダンスの７５％（４５Ω）となるように構成される。
【００５１】
また、線長比率（Ｌ１／Ｌ０）が約１３％よりも大きい２０％（例えば、Ｌ０＝９２ｍｍ、Ｌ１＝１８．４ｍｍ）となるように信号線４及び分岐点ＤＰを設ける必要があるとする。この場合、配線回路１１は、第一信号線４１の特性インピーダンスが、線長比率（Ｌ１／Ｌ０）が約１３％であるときの特性インピーダンス（第二信号線４２の特性インピーダンスの７５％（４５Ω））よりも小さい、例えば、第二信号線４２の特性インピーダンスの７０％（４２Ω）となるように構成される。
【００５２】
尚、第一信号線４１の特性インピーダンスを第二信号線４２の特性インピーダンスよりも小さくした場合の信号線４の特性インピーダンスは、第一信号線４１の特性インピーダンス及び第二信号線４２の特性インピーダンスを用いた周知の合成インピーダンスの算出方法で算出することができる。又は、試験運転等による実験値に基づき把握することができる。
【００５３】
これに合わせて、終端回路５は、当該算出した信号線４の特性インピーダンス、又は、実験値に基づき把握した信号線４の特性インピーダンスと、ＤＤＲメモリー３の入力インピーダンスと、を整合させるように構成されている。
【００５４】
上記実施形態の構成によれば、信号線４の全長Ｌ０に対する第一信号線４１の長さＬ１の線長比率（Ｌ１／Ｌ０）が大きい程、第二信号線４２の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率（第一信号線４１の特性インピーダンス／第二信号線４２の特性インピーダンス）が小さいので、発明者が知見したように、上記制御信号の波形の歪みを抑制することができる。
【００５５】
また、波形の歪みが抑制された制御信号を用いてＤＤＲメモリー３を適切に制御可能な制御部１００を構成することができる。
【００５６】
また、制御回路２は、波形の歪みが抑制された制御信号を用いて、ＤＤＲメモリー３に、画像読取部２００から入力された画像を表すデータを適切に書き込ませることができる。また、制御回路２は、波形の歪みが抑制された制御信号を用いて、ＤＤＲメモリー３に書き込まれている画像を表すデータを、ＤＤＲメモリー３に適切に読み出させて、当該読み出させたデータを画像形成部３００に出力することができる。
【００５７】
尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す、変形実施形態であってもよい。
【００５８】
（１）第一信号線４１及び第二信号線４２は、上記の具体例に示した、特性インピーダンスが６０Ω、４８Ω、４５Ω又は４２Ωの信号線に限らない。制御回路２、ＤＤＲメモリー３及び制御基板１０の仕様で使用可能とされている信号線の中から、上記比率が大きい程、第二信号線４２の特性インピーダンスに対する第一信号線４１の特性インピーダンスの比率（第一信号線４１の特性インピーダンス／第二信号線４２の特性インピーダンス）が小さくなるように、第一信号線４１及び第二信号線４２として採用する信号線を選択してもよい。
【００５９】
（２）第一信号線４１の特性インピーダンスの下限値を、第二信号線４２の特性インピーダンスを所定の縮小率で小さくした値に制限してもよい。
【００６０】
具体的には、特性インピーダンスが６０Ωの信号線を信号線４として採用する場合に、所定の縮小率を８０％に定めたとする。また、上記の第二波形Ｗ２を測定したときと同様、線長比率（Ｌ１／Ｌ０）が約１３％（Ｌ１＝１２ｍｍ、Ｌ０＝９２ｍｍ）となるように、信号線４及び分岐点ＤＰを設けて、配線回路１１を構成する必要があるとする。この場合、第一信号線４１の特性インピーダンスの下限値を、第二信号線４２の特性インピーダンス（６０Ω）を上記所定の縮小率（８０％）で小さくした値（４８Ω＝６０Ω×０．８）に制限してもよい。
【００６１】
信号線が太い程、信号線の特性インピーダンスが小さいことが知られている。本変形実施形態の構成によれば、第一信号線４１の太さを、第一信号線４１の特性インピーダンスが第二信号線４２の特性インピーダンス（例えば、６０Ω）を所定の縮小率（例えば、８０％）で小さくした値（例えば、４８Ω＝６０×０．８）であるときの太さ以下に制限することができる。これにより、第一信号線４１を制限なく太くすることによって、意図した配置位置に第一信号線４１を配線できなくなる虞を低減することができる。
【符号の説明】
【００６２】
１  複合機（画像処理装置）
２  制御回路
３  ＤＤＲメモリー
４  信号線
５  終端回路
１０  制御基板
１１  配線回路
４１  第一信号線
４２  第二信号線
１００  制御部（制御装置）
２００  画像読取部（画像処理部）
３００  画像形成部（画像処理部）
ＤＰ  分岐点
Ｌ０  信号線の全長
【図１】
2016212671.tif 000003
【図２】
2016212671.tif 000004
【図３】
2016212671.tif 000005
【図４】
2016212671.tif 000006