(57)【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路と、
上記メモリ回路のテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダと、
上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路とを備えてなることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体装置において、
上記入力回路は、複数ビットの単位でのメモリアクセスに対応した入力バッファのうち、上記メモリアクセスに対応した複数ビットより少ない数のビットを上記テスト信号として使用するものであることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体装置において、
上記演算回路とそれに対応したパケットデコーダは、Ｘ系のアドレス信号とＹ系のアドレス信号のそれぞれに対応して設けられ、かつ、メモリアクセス時にそのアドレス信号を保持する回路にそれぞれが隣接して設けられるものであることを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体装置において、
所定の制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路が更に設けられることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体装置において、
上記半導体記憶装置は、複数の制御信号及び必要に応じてアドレス信号とが組み合わされて指定されるコマンドにより動作制御が行われるものであり、
上記パケットデコーダは、上記演算回路に対応したものの他、タイミング発生回路を制御するもの、上記コマンドを解読するコマンドデコーダを制御するものに対応した複数個がそれぞれの回路に隣接して設けられ、
上記複数のパケットデコーダは、上記テスト信号が伝えられる信号線にパラレルに接続されることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体装置において、
上記半導体記憶装置は、４つのメモリバンクを持つシンクロナスダイナミック型ＲＡＭであり、メモリアクセス単位に対応した複数のデータビットを入出力する複数個の入出力回路を備え、
上記テスト信号は４ビットからなり、上記複数のデータビットに対応した入出力回路のうち４個の入出力回路が、テスト信号を入力する入力回路及び上記４つのメモリバンクに対応したテスト結果を出力させる出力回路として用いられることを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体装置において、
クロック信号と制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路が更に設けられることを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体装置において、
上記４ビットからなるテスト信号のうち最初に入力されるテスト信号のみからなる第１フォーマットとして、上記シンクロナスダイナミック型ＲＡＭのコマンドのうち使用頻度の高いものとし、上記４ビットからなるテスト信号のうち２サイクルで入力されるテスト信号からなる第２フォーマットとして、上記シンクロナスダイナミック型ＲＡＭのコマンドのうち、使用頻度が上記第１フォーマットより低いものとし、上記４ビットからなるテスト信号のうち４サイクルで入力されるテスト信号からなる第３フォーマットとして、上記シンクロナスダイナミック型ＲＡＭに設けられる各種レジスタの設定コマンドとすることを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体装置において、
上記第１フォーマットは、ノーオペレーション、バンクアクティブ、リード及びライトの各コマンドを含み、上記バンクアクティブ、リード及びライトの各コマンドは、それぞれ上記演算回路を用いた複数通りのアドレス制御を伴うことを特徴とする半導体記憶装置。
【請求項１０】
請求項８記載の半導体装置において、
上記第２フォーマットは、第１サイクルで入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第２サイクルで入力されたテスト信号を解読して、上記シンクロナスダイナミック型ＲＡＭのコマンドのうち、使用頻度が上記第１フォーマットより低いコマンドを発生させるものであることを特徴とする半導体記憶装置。
【請求項１１】
請求項８記載の半導体装置において、
上記第３フォーマットは、第１サイクルで入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第２サイクルで入力されたテスト信号によりレジスタの種類を設定し、第３サイクルで入力されたテスト信号でレジスタコマンドを発生し、第４サイクルで入力されたテスト信号により上記選択されたレジスタの操作を行うものであることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体装置において、
上記パケットコントロール回路は、上記クロック信号を１／２分周した第１クロックと第２クロックを発生させ、
上記テスト信号を入力するための上記第１と第３サイクルは、上記第１クロックにより行われ、
上記テスト信号を入力するための上記第２と第４サイクルは、上記第２クロックにより行われるものであることを特徴とする半導体記憶装置。
【請求項１３】
複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路と、
上記メモリ回路のテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダと、
上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路とを備えてなる複数のメモリチップが搭載されたウェハに対するテストシステムであって、
上記ウェハ上に形成された複数のメモリチップの上記テストに関連するパット一端側が電気的に接触する複数個のポゴピンを備えた中間ボードと、
上記中間ボードに設けられた複数個のポゴピンの他端と電気的に接触する電極を持ち、複数のメモリチップに対するテストのための各種信号を形成する制御用半導体集積回路装置が搭載されてなるテストボードと、
上記テストボードに設けられた制御用半導体集積回路装置に対してテスト制御信号を供給する中央制御装置とからなるテストシステム。
【請求項１４】
請求項１３記載のテストシステムにおいて、
上記中間ボードは、上記ウェハ上に形成された全メモリチップの上記テストに関連するパットに対して電気的接触を行うものであり、
上記テストボードに設けられる制御用半導体集積回路装置は、複数が設けられてウェハ上に形成された全メモリチップの一括プロービング検査を行うようにするものであることを特徴とするテストシステム。
【発明の詳細な説明】
【発明の属する技術分野】
【０００１】
この発明は、半導体記憶装置とテストシステムに関するものであり、主にダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のプロービングテスト技術に利用して有効な技術に関するものである。
【従来の技術】
【０００２】
タイミングマージンテスト、電圧マージンテスト、電流異常の検知の機能を、内臓機能により可能とするメモリ集積回路の例として、特開平８−３１５５９８号公報がある。この公報のメモリ集積回路では、メモリテスト信号と各種制御信号を発生するテスト内臓機能（ＢＩＳＴ）部と、該シーケンス部の出力信号により制御されるタイミング発生回路と電圧発生回路、および電流異常を検知するための電流電圧変換回路部とアナログ／デジタル変換回路を直列に接続した電流センサを内臓するというものである。
【０００３】
上記テスト内臓機能部に加えてタイミング発生回路、電圧発生回路、電流電圧変換部及び電流センサを内臓するものにあっては、メモリ集積回路に占めるテスト回路の規模が膨大となり、しかもそれはテスト時しか使用しないものであるから、メモリ集積回路本来の機能である記憶ビットからみたときのチップサイズを大型化し、しかも消費電流を増大させてしまうという問題を含んでいる。
【０００４】
上記公報では、これらの回路規模等の問題は、微細化とメモリの大容量化に伴うテスト回路面積の相対的な低下によって解消されると説明されている。しかしながら、ダイナミック型ＲＡＭ等の汎用メモリにおいて、現在実用化されている６４Ｍビットや２５６Ｍビット程度の記憶容量を持つものでは、上記のような大規模なテスト回路を内臓させること現実的ではない。
【０００５】
ダイナミック型ＲＡＭ等のプロービング検査のスループットは、１チップ当たりの試験時間と多数個取り数（同時測定数）で決まる。しかし、同時測定数は種々のハードウェアの制約により束縛される。例えば、６４ＭビットのシンクロナスＤＲＡＭ（ダイナミック型ＲＡＭ）のボンディングパッド数は、少なくともＮＣピンを除いた約５４個の外部端子と、プロービング検査時に使用される特殊パッドを合計した６０〜７０個となる
【０００６】
一方、上記ボンディングパッドとの電気的接続を行うプローブカードの最大針数は１０００本〜１５００本である。したがって、上記同時測定数は２０前後が限界となる。また、同時測定数の増加は、テスタ側の信号発生やコンパレータ、電源ユニットの数の増加をもたらすことでもあり、テスタの価格増加につながる。さらに、上記のような多針プローブカードの高価格化と寿命の低下などの問題などもあるために、同時測定数の引き上げは容易ではない。
【０００７】
そこで、本願発明者等においては、プロービング検査時の針当てパッド数を必要最低限に低減し、上記問題を解決しようとすることを検討した。近年のウェハの大口径化に伴いメモリチップの取得数が著しく増加しており、上記の同時測定数の引き上げは、その必要性が益々高まるものと推測される。
【０００８】
上記プロービング検査時の針当てパッド数を低減する方法として、針当てをする電源パッド数の削減、データ入出力パッド数の削減、アドレス入力パッド数の削減、クロック入力パッド数の削減が考えられる。電源パッドは、メモリチップ内部で接続することで、特性の許す限りＶＣＣとＶＳＳを少なくとも一対を残すまでその数を省略することができる。
【０００９】
しかし、アドレス入力パッド及びクロック入力パッドを削除すると、メモリに対してアドレスを指定して読み出しや書き込みなどの試験をすることができなくなる。そこで、外部からの簡単な制御により、例えばマーチングパターンなどのメモリアクセスパターンを指定して、内部でそれらを発生させる方式が考えられるが、チップ内の論理が膨大かつ複雑になり、チップサイズの増加や歩留り低下をもたらし、結局トータルの原価低減に寄与しなくなると推測される。
【００１０】
【発明が解決しようとする課題】
したがって、この発明は、簡単な構成でメモリテストを可能にした半導体記憶装置とテストシステムを提供することを目的としている。この発明は、少ない針当てパッド数でのプロービング検査を可能にした半導体記憶装置とテストシステムを提供することを他の目的としている。この発明は、同時測定数を増大させた半導体記憶装置とテストシステムを提供することを他の目的としている。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１２】
すなわち、複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路に、そのテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダ及び上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路を設ける。
【００１３】
【発明の実施の形態】
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
【００１４】
第１図には、この発明に係る半導体記憶装置の一実施例のテスト回路に関連するブロック図が示されている。この実施例は、特に制限されないが、シンクロナスダイナミック型ＲＡＭ（以下、単にＳＤＲＡＭという場合がある。）に向けられいる。
【００１５】
ＳＤＲＡＭコアには、メモリアレイやアドレス選択回路等の周辺回路が含まれる。ＳＤＲＡＭは、上記の他にＸアドレスラッチ、Ｙアドレスカウンタ、モードレジスタ、タイミングゼネレータ及びベンダテストを備えており、これらをテスト回路を構成するパケットデコーダ及びパターン発生制御回路により制御することによりプロービング検査が実施される。
【００１６】
上記ＳＤＲＡＭコアに対応して設けられるＩ／Ｏ（入出力）系のうち、４個のデータ入出力端子ＤＱ０〜ＤＱ３がテスト用の入力信号と、出力信号の端子として用いられる。また、制御信号のうちモードエントリーに用いられるパッドＣＫＥＰと、クロック端子ＣＬＫ及びチップセレクト端子ＣＳ／が上記端子ＤＱ０〜ＤＱ３からのテスト信号を取り込むために利用される。
【００１７】
電源供給のために電源電圧端子ＶＣＣ、回路の接地端子ＶＳＳが一対のみがテスト用に用いられ、内部電圧モニタのためのパッドＶＰＰ（昇圧電圧）、ＶＢＢ（基板バックバイアス電圧）、ＶＤＬＰ、ＶＤＬＡ、ＶＰＬＴ及びＶＢＬＲ（内部降圧電圧）をプロービングテストのために設けるものである。この結果、この実施例のＳＤＲＡＭでは、後述するような約６４Ｍビットもの記憶容量を持つにもかかわらずに、テストのために用いる電極（パッド）を１５個に減少させることができる。
【００１８】
この実施例では、上記データ入出力端子ＤＱ０〜ＤＱ３から入力される４ビットからなるテスト信号をパケット（情報の束）とし、その１ないし複数個の組み合わせによってＳＤＲＡＭをテストするための全ての動作制御の設定を実現するものである。上記テスト信号は、パッケットデコーダに供給され、ここでビットパターンが解読されて、例えばパターン発生制御回路ではワード線選択のためのＸアドレス信号が生成されてＸアドレスラッチに供給され、ビット線選択のためのＹアドレスが生成されてＹアドレスカウンタに供給される。
【００１９】
上記４ビットからなるテスト信号（１パケット）の組み合わせでは、最大で１６通りの制御信号を形成することができ、その一部（ｎ）と次のパケットを組み合わせると、ｎ×１６通りもの制御信号を形成することができ、さらに上記２つのパケットで未使用部分（ｍ）を組み合わせることでｍ×１６通りの制御信号を形成することができ、メモリ回路のテスト動作に必要な制御信号の全てを形成するには十分である。
【００２０】
上記データ入出力端子ＤＱ０〜ＤＱ３から供給された入力信号が上記テスト信号であるか否かの判定に、パッドＣＫＥＰが利用される。つまり、この信号ＣＫＥＰとクロック信号ＣＬＫ及びチップセレクト信号ＣＳ／とを組み合わせて、通常動作時のデータ入力信号と、上記テスト動作のときのテスト信号との区別が行われる。
【００２１】
上記のような構成により、テスト動作のときに電気的な接触を必要とするパッドの数は、１つのメモリチップ当たり１５個と大幅に低減させることができる。
【００２２】
このように接触パッド数を低減させることにより、従来のプローブカードを用いた同時接触メモリチップ数を大幅に増大させることができ、テスト時間の実質的な大幅な短縮化が可能になる。
【００２３】
このような同時測定数の増加を行いつつ、上記テスト信号をパケットとして１ないし複数個をシリアルに入力することにより、メモリ回路の動作試験に必要な全ての試験動作を確保するようにしつつ、その動作試験の設定そのものを高速に行うようにするために、次のような工夫が行われている。
【００２４】
また、上記のように４個のデータ入出力端子ＤＱ０〜ＤＱ３は、テスト結果を出力させるためにも用いられる。特に制限されないが、ＳＤＲＡＭは、４つのメモリバンクを持ち、４つのメモリバンクを同時に動作させてテストを行う。そして、各メモリバンク毎に生成されたテスト結果は、上記データ入出力端子ＤＱ０〜ＤＱ３を通して出力させられる。したがって、４つのメモリバンク毎に集約されたテストの読み出しデータが出力され、それが外部のテスタにより期待値と判定される。
【００２５】
上記のように４ビットの信号を用いてテストを行うものにあっては、ＳＤＲＡＭにとって極めて都合がよい値である。また、テスト動作の観点でみても、２ビットでは後述するようなテスト動作の設定情報としては不足するし、８ビットではビットパターンが大き過ぎて無駄が生じるとともに、テスト端子数を増加させてしまうものとなる。
【００２６】
第２図には、この発明に係る半導体記憶装置におけるテスト信号の入力プロトコルの一実施例のタイミング図が示されている。
【００２７】
この実施例では、特に制限されないが、ＡないしＣからなる３つのフォーマットが用意されている。第１のフォーマットＡでは、１サイクル（１パケット）からなり、ＳＤＲＡＭのオペレーションコマンドのうち使用頻度の高いものが組み込まれ、第２のフォーマットＢでは、２サイクル（２パケット）からなり、ＳＤＲＡＭのオペレーションコマンドのうち使用頻度の高くないものが組み込まれ、第３のフォーマットでは、４サイクル（４パケット）からなり、上記第２のフォーマットを２つ組み合わせてメモリ内の各種レジスタの設定に用いる。
【００２８】
第１のフォーマットＡでは、信号ＣＫＥＰのハイレベルとクロック信号ＣＬＫのハイレベル及びチップセレクト信号ＣＳ／のロウレベルによりテスト信号の入力モードが指定される。上記第１フォーマットＡに対応したパケットデコーダでは、データ入出力端子ＤＱ０〜ＤＱ３から入力された４ビットの信号をテスト信号（第１プライマリイ信号）ＲＰ１をコマンドそのものとして取り込み、それを解読して第２サイクル目で直ちに動作開始（スタートオペーション）ＳＴ／ＯＰとする。
【００２９】
第２のフォーマットＢでは、上記同様に信号ＣＫＥＰのハイレベルとクロック信号ＣＬＫのハイレベル及びチップセレクト信号ＣＳ／のロウレベルによりテスト信号の入力モードが指定される。上記チップセレクト信号ＣＳ／は、２サイクル期間ロウレベルにされる。上記第２フォーマットＢに対応したパケットデコーダでは、データ入出力端子ＤＱ０〜ＤＱ３から入力された４ビットの信号をテスト信号（第１プライマリ信号）ＲＰ１がＲＰ１−ＯＴＨＲ（次参照）とされることを識別し、次の第２サイクル目に入力された４ビットのテスト信号（第２プライマリ信号）ＲＰ２をコマンドとして取り込み、それを解読して第３サイクル目で動作開始（スタートオペーション）ＳＴ／ＯＰとする。
【００３０】
第３のフォーマットＣでは、上記同様に信号ＣＫＥＰのハイレベルとクロック信号ＣＬＫのハイレベル及びチップセレクト信号ＣＳ／のロウレベルによりテスト信号の入力モードが指定される。上記チップセレクト信号ＣＳ／は、２サイクル期間ずつ２回に分けてロウレベルにされる。上記第３フォーマットＣに対応したパケットデコーダでは、データ入出力端子ＤＱ０〜ＤＱ３から入力された４ビットの信号をテスト信号（第１プライマリ信号）ＲＰ１がＲＰ１＝ＯＴＨＲ（次参照）とされることを識別し、次の第２サイクル目で入力された４ビットのテスト信号（第２プライマリ信号）ＲＰ２を指定されたレジスタ情報として取り込み、第３サイクル目で入力された４ビットのテスト信号（第１セカンダリ信号）ＲＳ１がＲＳ１＝ＲＥＧ（レジスタモード）とされることを識別し、第４サイクル目で入力された４ビットのテスト信号（第２セカンダリ信号）ＲＳ２をコマンドとして取り込み、上記２サイクル目で指定されたレジスタに対して操作を行う。
【００３１】
上記のようにテスト信号（パケット）を２サイクルずつプライマリ（前半）とセカンダリ（後半）のように分けた場合、後述するようにパケットデコーダの構成が簡単にできる。つまり、上記２サイクルに対応してデコーダを２段構成にすることにより、上記フォーマットＢとＣを同様な回路で構成することができる。
【００３２】
フォーマットＡは、チップセレクト信号ＣＳ／との組み合わせにより、上記フォーマットＢと識別しつつ、第２サイクル目からコマンドの実行を行うようにすることができる。
【００３３】
第３図には、第２図のフォーマットＡに対応したビットパターンその動作の内容を説明するための構成図が示されている。
【００３４】
フォーマットＡは、ＳＤＲＡＭのオペレーションコマンドのうち使用頻度の高い、ＮＯＰ（ノーオペレーション）、ＰＲＥ（プリチャージ）、ＲＥＡＤ（リード）、ＷＲＩＴ（ライト）及びＡＣＴＶ（バンクアクティブ）の５個のコマンドが割り当てられる。上記ＲＥＡＤとＷＲＩＴは、カラム（Ｙ系）アドレス制御を伴い、上記ＡＣＴＶにはロウ（Ｘ系）アドレス制御が伴う。
【００３５】
したがって、上記３つのコマンドＲＥＡＤ，ＷＲＩＴ及びＡＣＴＶののそれぞれは、４種類のアドレス制御を伴う。つまり、ＲＥＡＤ及びＷＲＩＴの各コマンドにおいて、０はＹアドレスを０に設定することを意味し、ｈｏｌｄは現サイクルのアドレスＹを保持することを意味し、−ＢＬは現サイクルのアドレスＹにレジスタに設定された値ＢＬを加算（Ｙ＋ＢＬ）することを意味し、−ＢＬは現サイクルのアドレスＹにレジスタに設定された値ＢＬを減算（Ｙ−ＢＬ）を意味する。
【００３６】
ＡＣＴＶコマンドにおいも、上記同様に０はＸアドレスを０に設定することを意味し、ｈｏｌｄは現サイクルのアドレスＸを保持することを意味し、＋ＸＬは現サイクルのアドレスＸにレジスタに設定された値ＸＬを加算（Ｙ＋ＢＬ）することを意味し、−ＸＬは現サイクルのアドレスＸにレジスタに設定された値ＸＬを減算（Ｘ−ＸＬ）することを意味する。
【００３７】
上記のような各コマンドより，４ビットからなるテスト信号（パケット）によって、１４通のビットパターンが使われる。残りの２つのビットパターンは、前記説明した次パケットの参照を指示するＯＴＨＲと、レジスタモードを指示するＲＥＧが割り当てられる。
【００３８】
フォーマットＢは、ＳＤＲＡＭのオペレーションコマンドのうち使用頻がそれほど高くないもの、例えば、ＰＡＬＬ（全バンクプリチャージ）、ＣＢＲ（オートリフレッシュ）、ＳＥＬＦ（セルフリフレッシュ）、ＢＳＴ（バーストストップ）、ＰＷＲＤＮ（パワーダウンモード）、ＳＥＬＦＸ（セルフリフレッシュ終了）や、オートプリチャージイネーブル、オートプリチャージモードデセイブル等のモード設定のような８通りのコマンドが割り当てられる。それぞれのコマンドについてのテスト信号ＲＰ２のビットパターンの説明は省略するが、上記テスト信号ＲＰ１＝ＯＴＨＲとの組み合わせにより、最大で１６通りのコマンドが指定できるから、上記８通りのコマンドを割り当ててもまだ８通り余っているので、それをフォーマットＣのレジスタの種類設定に用いるようにすることができる。
【００３９】
フォーマットＣは、それぞれのビットパターン等は省略するが、ＳＤＲＡＭのオペレーションコマンドのうち上記テスト信号ＲＰ２ではレジスタ設定に用いる例えば、モードレジスタのセット、バンクセレクト、ベンダテストの設定、ＶＰＰ、ＶＤＬＡ、ＶＤＬＰのトリミングセレクトが割り当てられる。そして、セカンダリのテスト信号ＲＳ１では、上記上記テスト信号ＲＳ１（＝ＲＰ１）＝ＲＥＧとの組み合わせにより、上記テスト信号ＲＰ２で指定した個々のレジスタについてそれぞれ最大で１６通りのレジスタ操作が設定できる。
【００４０】
第４図には、この発明に係るＳＤＲＡＭの一実施例のパッド構成図が示されている。ＳＤＲＡＭには、外部端子と接続される端子に対応したパッドと、プロービング検査ときに用いられるパッドとが形成されている。外部端子に接続されるパッドは、＊を付した電源端子ＶＣＣとＶＳＳがパッケージの両端と中央部とで３対設けられ、出力回路用のＶＣＣＱとＶＳＳＱが２対設けられてＮＣ端子を含めて５４ピンのパッケージに搭載される。
【００４１】
そして、この発明に係るテスト回路で用いられるパッドとして、前記第１図で示したように、上記外部端子に接続されるクロックＣＬＫ、チップセレクトＣＳ／、データ入出力ＤＱ０〜ＤＱ４、電源ＶＣＣ，ＶＳＳの各パッドに他に加えて、テスト用として基板電位ＶＢＢ、ワード線昇圧電位ＶＰＰ、周辺回路電位ＶＤＬＰ、アレー電位ＶＤＬＡ、ビット線プリチャージ電位ＶＢＬＲ、プレート電位ＶＰＬＴ及びモードエントリパッドＣＫＥＰの１５個が用いられる。
【００４２】
つまり、ＳＤＲＡＭに形成される約６０個のパッドのうち、上記１５個のパッドに対して電気的接触を行って、メモリ回路の動作試験を実施するようにされる。
【００４３】
逆にいうならば、×印を付したＣＫＥ、ＲＡＳ／、ＣＡＳ／、ＷＥ／の制御端子に加えて、Ａ０〜Ａ１３のアドレス端子、ＤＱ４〜ＤＱ１５のデータ入出力端子、出力回路用の電源端子ＶＣＣＱ，ＶＳＳＱ、入出力回路のマスク端子ＤＱＭＵ，Ｌの各端子については、電気的な接続を行うことなく、上記データ入出力端子ＤＱ０〜ＤＱ３から入力されるテスト信号（パケット）によりＳＤＲＡＭのオペレーションコマンド及びアドレス信号等の各内部信号が形成される。
【００４４】
第５図には、この発明に係るＳＤＲＡＭに搭載されるテスト回路の一実施例のブロック図が示されている。
【００４５】
テスト回路は、テスト動作の対象となる各回路に対応して設けられる複数個のパケッドデコーダ回路からなる。特に、テスト動作の対象となる回路がロウアドレスラッチＸＡＤ−Ｌには、パケットデコーダＰＤＥＣ２とともにロウアドレス信号を生成するための演算回路ＡＬＵ２が付加され、カラムアドレスカウンタＹＣＮＴには、パケットデコーダＰＤＥＣ１とともにカラムアドレス信号を生成するための演算回路ＡＬＵ１が付加される。
【００４６】
上記演算回路ＡＬＵ２には、サブレジスタｓ−ｘｒｅｇが設けられる。つまり、演算回路ＡＬＵ２には、２つのレジスタｘｒｅｇとｓ−ｘｒｅｇとを切り換えて接続させる構成とすることにより、ｓ−ｘｒｅｇにリフレッシュアドレスを生成さるようにすることにより、テストアドレスとリフレッシュアドレスの切り換えを簡単に行うようにすることがてのる。この他２つのレジスタを共にテスト動作に用い、不連続的なアドレスの切り換えを行うようにすることもできる。
【００４７】
タイミングゼネレータには、パケットデコーダＰＤＥＣ３が設けられ、モードセットレジスタＭＲＧ１と２にはそれぞれパッケットデコーダＰＤＥＣ４と５が設けられ、タイミングレジスタＴＲＥＧにはパケットデコーダＰＤＥＣ６が設けられる。このように、テスト動作のための制御に必要な各回路毎にパケットデコーダが設けられ、これらのパケッドデコーダＰＤＥＣ１〜ＰＤＥＣ６は、データバスＤＢＵＳとクロックバスＣＢＵＳにパラレルに接続される。
【００４８】
上記データバスＤＢＵＳには、データ入出力端子ＤＱ０〜ＤＱ３から入力されたテスト信号がデータ入力バッファＤＩＢを通して取り込まれ、上記データバスＤＢＵＳに転送される。それ故、上記各パケットデコーダＰＤＥＣ１〜ＰＤＥＣ６は、入力されたテスト信号を受け取り、自己に割り当てられたコマンドであるか否かを識別しつつ、そのコマンドを実行する。
【００４９】
パケットコントロールＰＣは、モードエントリパッドＣＫＥＰと、クロック端子ＣＬＫ及びチップイネーブル端子ＣＳ／からの信号を受けて、クロックバスＣＢＵＳにクロック信号を送出する。このクロックバスＣＢＵＳは、４本のうち２本が上記クロック信号ＣＬＫを１／２分周して形成されたＪＪＢとＫＫＢのクロック信号とされ、上記クロック信号ＪＪＢに同期して前記信号ＲＰ１とＲＳ１が入力され、ＫＫＢに同期して前記信号ＲＰ２とＲＳ２が入力される。
【００５０】
この実施例のようにテスト動作のための回路を制御が必要な各回路ブロックに分散し、それぞれの回路に上記のようなパケットデコーダのような簡単な回路を隣接して設けることにより、レイアウト的には各回路ブロック間の隙間や空き部分を活用することができるため、実質的なチップ面積の増大を防ぐことができる。
第６図には、第５図のパケットコントロールＰＣとデータ入力バッファＤＩＢの一実施例の回路図が示されている。
【００５１】
データ入力バッファＤＩＢは、データ入出力端子ＤＱ０〜ＤＱ３から入力された信号を取り込むデータラッチ回路を備えおり、チップセレクト信号ＣＳＢ（ＣＳ／）のロウレベルとモードエントリパッドＣＫＥＰのハイレベルの条件により、上記データラッチ回路の出力部に設けられたトランスファＭＯＳＦＥＴをオン状態にして上記入力された信号をテスト信号としてデータバスＤＢＵＳに送出させる。上記データラッチ回路は、入力信号を縦列形態のＣＭＯＳインバータ回路に伝えるトランスファゲートＭＯＳＦＥＴと、上記ＣＭＯＳインバータ回路をラッチ接続する帰還用のトランスファゲートＭＯＳＦＥＴから構成される。パケットコントロールＰＣは、上記同様なスルーラッチ回路を２個用いて２進のカウンタ回路を構成し、上記ＣＫＥＰとＣＳＢによりそれを動作状態にして、入力されたクロック信号ＣＬＫの１／分周動作を行わせ、周期がクロック信号ＣＬＫの２倍で、交互に出力される２相のクロック信号ＪＪＢとＫＫＢを形成する。
【００５２】
第７図には、第５図のパケットデコーダＰＤＥＣの一実施例の回路図が示されている。同図には、信号ＲＰ１（ＲＳ１）とＲＰ２（ＲＳ２）に対応した各デコーダ回路が示されている。
【００５３】
フォーマットＡに対応したデコーダは、前記データ入力バッファＤＩＢを通して入力された４ビットのパケット信号ＰＫ０Ｂ〜ＰＫ３Ｂのうち、上位２ビットの信号ＰＫ２Ｂ，ＰＫ３Ｂを受ける各ゲート回路によりＲＥＡＤ、ＷＲＩＴ及びＡＣＴＶがそれぞれ形成される。これらの各信号ＲＥＡＤ、ＷＲＩＴ及びＡＣＴＶに図示しないゲート回路により下位２ビットの信号ＰＫ０Ｂ，ＰＫ１Ｂをデコードして４通りのコマンド（０，ｈｏｌｄ、＋と−）を付加されて、演算回路ＡＬＵを用いた前記のようなアドレス制御も加えられる。プリチャージＰＲＥ、ノーオペレーションＮＯＰ、アザーＯＴＨＲ及びレジスタモードＲＥＧの各コマンドは、上記４ビットの信号ＰＫ０Ｂ〜ＰＫ３Ｂを受けるゲート回路によりそれぞれ形成される。上記各コマンドを形成するゲート回路にはクロック信号ＪＪＢが供給されて、第１と第３サイクル目で入力される入力信号を解読する。
【００５４】
上記信号ＯＴＨＲは、上記クロック信号ＪＪＢでラッチ回路に取り込まれ、その信号と続いて入力されるクロック信号ＫＫＢによりパケット信号ＰＫ０Ｂ〜ＰＫ３Ｂに対応したゲート回路の動作を有効にする。これらのゲート回路により、フォーマットＢに対応した各コマンドＰＡＬＬ、ＣＢＲ、ＳＥＬＦ、ＢＳＴ、ＰＷＲＤＮ、ＳＥＬＦＸ及びＡＰＥＮ（オートプリチャージイネーブル）、ＡＰＤＥ（オートプリチャージデセイブル）の各信号が形成される。上記信号ＡＰＥＮとＡＰＤＥとは、ゲート回路で構成されたラッチ回路に供給され、オートプリチャージ信号ＡＰを形成する。
【００５５】
なお、図示しないが、フォーマットＣに対応して、上記信号ＲＰ２の残りの組み合わせによりレジスタの指定が行われ、次サイクルのクロック信号ＪＪＢに同期して入力される信号ＲＳ１によりＲＥＧのコマンドと、ＫＫＢに同期して入力されるパケット信号ＰＫ０Ｂ〜ＰＫ３Ｂを解読するゲート回路よりレジスタ操作のための信号が形成される。
【００５６】
上記のような複数のゲート回路が１つのパケットデコーダとして構成されるのではなく、例えばコマンドＲＥＡＤやＷＲＩＴを形成するゲート回路は、前記第５図に示されたカラムアドレスカウンタに隣接して設けられるパケットデコーダＰＤＥＣ１に含まれ、コマンドＡＣＴＶを形成するゲート回路は、前記第５図に示されたロウアドレスラッチＸＡＤ−Ｌに隣接して設けられる。以下、上記各コマンドを形成する回路は、それぞれの機能に対応した回路ブロックに分散して設けられる。このように、パケットデコーダは、簡単なゲート回路で構成されるものであり、それらを対象となる回路に分散して配置させることにより、前記説明したように、レイアウト的には各回路ブロック間の隙間や空き部分を活用することができるため、実質的なチップ面積の増大を防ぐことができるものとなる。
【００５７】
第８図には、第５図の演算回路ＡＬＵの一実施例の回路図が示されている。この実施例では、４ビット分の回路が代表として例示的に示されている。この実施例の演算回路ＡＬＵは、前記のようにテスト動作のためのロウ（Ｘ）アドレス信号及びカラム（Ｙ）アドレス信号を生成するためのものである。したがって、その機能を上記テスト動作のためのアドレス生成に限定することにより、回路の簡素化を図るよう工夫されたものである。
【００５８】
つまり、テスト動作のためのアドレス信号の生成は、＋１や−１のようなアドレスの単純な増減の他に、＋２や−２のような飛び飛びのアドレスを設定することでほぼ足りる。この実施例では、＋４や−４のような飛び飛びの加減算機能も付加し、それらの組み合わせて使用することと広い範囲のアドレス指定を可能にしつつ、クリア（０）と前の状態を保持するホールドを加えることにより、テスト動作のための全てアドレス指定を可能にする。
【００５９】
上記のように加減算を１、２、４のように限定することより、実際の演算回路では、下位３ビットの演算回路は、加算動作では加算前の値と加算される値が共に１なら反転させてキャリーを発生させ、加算前の値が０ならそれを反転させて取り込むという半加算回路と同様な単純な回路で構成できる。
【００６０】
つまり、スルーラッチ回路を２段縦列接続し、入力側のスルーラッチ回路にゲート回路を用い、それに制御信号ＺＥＲＯで制御して、強制的に前段のラッチ回路の出力をオール０になるような信号に設定する。上記出力側のラッチ回路の出力信号Ｑ０〜Ｑ３等は、入力側に帰還されて２組のトランスファゲート回路の制御に用いる。第１組のトランスファゲート回路は、当該ビットの加算出力を形成するものであり、最下位ビットで説明するなら、加算信号ＡＢ１と上記出力Ｑ０とが共に１なら０を形成し、第２組のトランスファゲート回路を通してキャリーを発生させる。加算信号ＡＢ１と上記出力Ｑ０のいずれかが１ならもとのままとする。
【００６１】
加算動作は、制御信号ＰＬＵＳにより上記２つのラッチ回路を動作させて、上記加算信号を形成する。減算動作は、制御信号ＭＩＮＵＳにより第２組のトランスファゲート回路を制御して、出力Ｑ０〜Ｑ３等の補数を形成し、加算信号ＡＢ２とＡＢ４を加えことにより実現される。制御信号ＨＯＬＤは、それが有効なると、後段側のラッチ回路の制御信号ＬＳ／とＬＳを発生させ、変化しない前段のラッチ回路の信号をそのまま取り込む。
【００６２】
この実施例では、演算回路を上記のような簡略化された回路とし、加算信号はＡＢ１，ＡＢ２及びＡＢ４のいずれか１つのみが１になることを前提としている。したがって、誤って２以上の加算信号を１に設定した場合の演算結果は保証されていない。このように演算回路としてみると不完全なものであるが、テスト動作のためのアドレス信号を生成するものであるという用途に限定したときには、これらの欠点はそれほど問題にならない。つまり、テスト回路はその機能を熟知している半導体メーカーにおいて使用されるものであり誤った使い方を考慮する必要がないからである。
【００６３】
第９図には、上記演算回路の動作の一例を説明するための波形図が示されている。
【００６４】
制御信号ＺＥＲＯをハイレベルにすると、上記演算回路の前段側のラッチ回路のノアゲート回路の出力が０となり、クロック信号ＬＳとＬＳ／が発生されて出力側のラッチ回路に取り込まれてアドレス信号は全て０になる。
【００６５】
加算信号ＡＢ１をハイレベル（１）に設定すると、前記第１組のトランスファゲート回路の出力ノードＸ０が１となり、制御信号ＰＬＵＳのハイレベルにより、クロック信号ＬＳとＬＴが発生されて、上記出力ノードＸ０の１に対応して前段のラッチ回路の出力ノードＹ０が１になる。制御信号ＰＬＵＳのロウレベルにより、クロック信号ＬＳも変化して後段のラッチ回路の出力信号Ｚ０（Ｑ０）が１に変化する。この出力信号Ｚ０の変化より上記２つのトランスファゲート回路が切り換わり、上記出力ノードＸ０はロウレベルの０に、次ビットＸ１に１に変化させる。続いて制御信号ＰＬＵＳをハイレベルにすると、上記同様にクロック信号ＬＳとＬＴが発生されて、前段のラッチ回路の出力ノードＹ０が０に変化し、Ｙ１が１に変化する。制御信号ＰＬＵＳのロウレベルにより、クロック信号ＬＳも変化して後段のラッチ回路の出力信号Ｚ０（Ｑ０）が０に、出力信号Ｚ１（Ｑ１）が１に変化する。このようにして、＋１ずつアドレス信号が増加する。上記加算信号ＡＢ１は、次の動作のためにロウレベルに戻される。
【００６６】
制御信号ＨＯＬＤがハイレベルにされると、クロック信号ＬＳのみが発生され、後段のラッチ回路には前段のラッチ回路の出力ノードＹ０〜Ｙ３等が入力されて、前の状態をそのまま取り込むので出力Ｚ０（Ｑ０）〜Ｚ３（Ｑ３）等の変化はない。
【００６７】
加算信号ＡＢ２をハイレベルにすると、第２ビット目の上記出力ノードＸ１はロウレベルの０に、次ビットＸ２を１に変化させる。続いて制御信号ＰＬＵＳをハイレベルにすると、上記と同様に前段のラッチ回路の出力ノードＹ１が０に変化し、Ｙ２が１に変化する。制御信号ＰＬＵＳのロウレベルにより、クロック信号ＬＳも変化して後段のラッチ回路の出力信号Ｚ１（Ｑ１）が０に、出力信号Ｚ２（Ｑ２）が１に変化して＋２の加算が行われる。
【００６８】
加算信号ＡＢ２をロウレベルに加算信号ＡＢ１をハイレベルにすると、上記出力ノードＸ０がハイレベルに変化し、制御信号ＭＩＮＵＳをハイレベルにすると、下位３ビットの出力Ｚ０（Ｑ０）〜Ｚ２（Ｑ２）が反転し、補数が形成されて上記ＡＢ１の＋１が加えられる。これにより、−１の減算結果が形成される。加算信号ＡＢ１をロウレベルに加算信号ＡＢ２をハイレベルにして、制御信号ＭＩＮＵＳをハイレベルにすると、下位３ビットの出力Ｚ０（Ｑ０）〜Ｚ２（Ｑ２）が反転し、補数が形成されて上記ＡＢ２の＋２が加算されて−２の減算結果が形成される。以下、制御信号ＨＯＬＤをハイレベルにすると、上記の演算結果が保持され、制御信号ＺＥＲＯを発生させると、出力Ｚ０〜Ｚ３等はオール０にクリアされる。
【００６９】
例えば、＋３のようなアドレス歩進を行わせるとき、＋１と＋２の２サイクルの演算動作を行わせるか、あるいは＋４と−１の２サイクルの演算動作を行わせることにより実現できる。このように上記±１、±２±４以外のアドレス歩進動作は、上記の組み合わせにより任意に設定することができる。テスト動作でのアドレス生成は、比較的単純なパターンで済むので、上記のような限定された演算機能により十分対応できるものである。
【００７０】
第１０図には、この発明に係るＳＤＲＡＭの一実施例の概略レイアウト図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリアレイは、前記同様に全体として４個に分けられて、メモリバンク（Ｂａｎｋ）０〜３を構成するようにされる。
【００７１】
上記メモリバンク０〜３は、半導体チップの長手方向に沿った上下に２個、左右に２個ずつに分割されたメモリアレイに対応される。上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる周辺回路が設けられる。この周辺回路は、ランダム・ロジック回路からなる上記各回路のレイアウトを合理的にするために、ランダム・ロジック回路とボンディングパッドが並んで配置される。
【００７２】
この実施例では、上記周辺回路とボンディングパッド列とが並んで配置される。この構成では、ボンディングパッド列は、半導体チップの長手方向に沿った中心線から偏った位置に配置される。この結果、半導体チップの長手方向に沿った中央部分には、比較的大きな纏まったエリアを確保することができ、回路素子のレイアウト設計を行うにおいて好都合となる。つまり、周辺回路とボンディングパッド列とが並んで配置させる構成でも、ボンディングパッドを中心にして、周辺回路を左右に振り分けて配置するようにした場合に比べて高集積化や高速化に適したものとなる。
【００７３】
同図における半導体チップの長手方向に沿った上平分の中央部においては、次の各回路ブロックが設けられる。ＶＰＰ−Ｇは、昇圧電圧発生回路であり、メモリセルが接続されたワード線の選択回路や、後述するシェアードスイッチＭＯＳＦＥＴの選択回路の動作電圧に用いられて選択レベルを決定する。ＶＰＰ−Ｃは、上記昇圧回路の動作を制御する制御回路である。
【００７４】
ＨＶＣＣＱ−Ｇは、電源電圧ＶＣＣを１／２に分圧した電圧を形成するものであり、差動回路で構成された入力バッファの参照電圧とされ、ＶＣＣ振幅の入力信号のハイレベル／ロウレベルの判定を行うのに用いられる。ＩＯＢとＣＬ−Ｃは、入出力回路とクロックコントロール回路であり、ＣＬ−Ｃは、出力バッファのＣＡＳレイテンシに対応した動作制御に用いられる。このＩＯＢとＣＬ−Ｃは、同様な回路が全体で５個設けられる。
【００７５】
Ｙ−ＰＲＥＤとＲＷＢは、Ｙプリデコーダとリード／ライトバッファである。リード／ライトバッファは、メインアンプの動作制御及びラントアンプの動作を行う。ＶＤＬＰ−ＧとＶＤＬＡ−Ｇは、降圧電圧発生回路であり、周辺回路の降圧した動作電圧ＶＤＬＰとセンスアンプの動作電圧ＶＤＬＡを形成する。これらの降圧電圧発生回路は、同様な回路が他に２個設けられる。ＶＰＰ−Ｓは、ＶＰＰ電圧が所望の電圧であるか否かを検出するＶＰＰセンサである。そして、半導体チップの中央部分には、上記降圧電圧ＶＰＥＲＩを安定化する安定化容量ＶＰＥＲＩＣが設けられる。
【００７６】
同図における半導体チップの長手方向に沿った下半分の中央部においては、次の各回路ブロックが設けられる。ＸＡＤ−Ｌは、Ｘアドレスラッチ回路であり、Ｙ−ＣＬＫは、Ｙクロック回路であり、Ｙ系の動作に対応したクロック信号を発生する。ＭＤＥＣ／ＣＬＫＢとＣＯＭＤは、モードデコーダ／クロックバッファとコマンド回路である。ＡＤＭＲは、アドレスモードレジスタであり、同様な回路が他に１個設けられる。Ｙ−ＣＮＴとＹ−ＣＮＣは、Ｙカウンタとその制御回路であり、ＲＥＦＣはリフレッシュ制御回路であり、ＢＯＰはボンディングオプション回路であり、ＰＵＰ−Ｇは、電源投入検出回路である。
【００７７】
上記のような複数からなる回路ブロックに沿って、ボンディングパッドがほぼ直線的に並べられて形成される。この構成では、ボンディングパッドを挟んで、周辺回路を左右に分離して配置するものに比べて、各回路ブロックでの信号伝達径路がボディングパッドを回避するために不所望に長くされることもなく、短い長さで形成することができるから動作の高速化が可能になる。そして、１つの回路ブロックを纏まったエリアに集中して形成できるために、自動配線を考慮した回路素子のレイアウトを容易にするものである。
【００７８】
テスト回路は、上記の各回路ブロックに分散して設けられる。例えば、ＩＯＢ−ＣＬＣに斜線を付したように前記４ビットのテスト信号を取り込むための回路が付加され、前記加算回路ＡＬＵ２とそれに対応したパケットデコーダは、アドレスラッチ回路ＸＡＤ−Ｌに隣接して配置され、前記ＡＬＵ１とそれに対応したパケットデコーダは、カラムアドレスカウンタＹＣＮＴに隣接して設けられる。また、ＭＤＥＣ／ＣＬＫＢとＣＯＭＤにも、前記パケット信号で指定されるパケットデコーダが設けられる。このように、周辺回路のそれぞれの回路機能を持つ回路ブロックに分散させて、テスト回路を形成するものであるためチップサイズの増大を防止することができる。
【００７９】
なお、半導体チップの短手方向の中央部に、別の周辺回路ＢＳＬＯＷＥＲが設けられる。この回路ＢＳＬＯＷＥＲは、特に制限されないが、後述するように、メモリアレイ（メモリバンク）の欠陥、つまり不良ワード線を予備のワード線に置き換えたり、あるいは不良ビット線を予備のビット線に置き換えるための欠陥救済回路が設けられる。
【００８０】
第１１図には、この発明に係るＳＤＲＡＭの一実施例の概略レイアウト図が示されている。同図は、主にメモリアレイを中心にして描かれており、メモリアレイが前記同様に全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられ、前記同様に上記チップの長手方向に沿った中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路ＰＥＲＩ等が設けられる。上記メモリアレイの上記中央側にはメインアンプＭＡが配置される。
【００８１】
上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対して左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置される。つまり、上記４個のメモリアレイにそれぞれ対応して、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられたメモリアレイに対応して２組ずつ振り分けて設けられる。
【００８２】
上記メモリアレの上記中間部分に沿って前記同様にメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。この構成では、前記同様なザブアレイを用いた場合には、１６個のサブアレイを貫通するようにメインワード線が延長される。そして、上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。つまり、この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイがそれぞれ挟さまれるように配置されるものである。この場合には、前記のようにチップ中央部には、縦方向と横方向に延長される配線チャンネルが交差する部分が発生し、そこに安定化容量Ｃが形成される。また、前記のように周辺回路等の隙間にも分散して小さな容量値の安定化容量が適宜に設けられる。
【００８３】
上記メモリアレイにおいて、特に制限されないが、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＣが設けられる。この実施例においては、上記中央側に配置されたメインアンプＭＡと周辺側に配置されたＹデコーダＹＤＣとにより上記４分割されてなる各メモリアレイが挟さまれるように配置される。上記メモリアレイは、その１つが拡大して示されているように、複数のサブアレイ１５に分割される。かかるサブアレイ１５は、それを挟むように配置されたセンスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプアンプ領域１６と、上記サブワードドライバ領域１７の交差部は交差領域１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００８４】
１つのサブアレイ１５は、図示しないが例えば２５６本のサブワード線と、それと直交する２５６対からなる相補ビット線（又はデータ線）とにより構成される。なお、サブアレイには不良ワード線又は不良ビット線の救済のために予備のワード線及び予備の相補ビット線も設けられるものである。上記１つのメモリアレイにおいて、上記サブアレイがワード線の配列方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ビット線の配列方向に１６個設けられるから、相補ビット線は全体として約４Ｋ分設けられる。
【００８５】
したがって、メインワード線に対応した１６個のサブアレイにおいてそれぞれサブワード線を選択して、一対の相補ビット線を選択することにより、１６ビットの単位でのメモリアクセスが行われる。上記のようにサブアレイには、２５６対の相補ビット線が設けられるから、カラムアドレス信号は、Ａ０〜Ａ７のような８ビットとされる。また、上記サブアレイはビット線方向に２５６本設けられ、それがメモリバンクに１６個設けられる。したがって、サブワード線は、２５６×１６＝４０９６となり、ロウアドレス信号は、Ａ０〜Ａ１１のような１２ビットとされる。
【００８６】
このようなメモリアレイが全体で４個設けられるから、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記憶容量を持つようにされる。これにより、相補ビット線その長さが、上記１６個のサブアレイに対応して１／１６の長さに分割される。サブワード線は、上記１６個のサブアレイに対応して１／１６の長さに分割される。
【００８７】
上記１つのメモリアレイの分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、上記のようにメインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、メインワードドライバＭＷＤには図示しないサブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００８８】
第１１図のようなレイアウトを採用した場合において、Ｙアドレスが入力されると、アドレスバッファＡＤＤＢＵＰを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのサブアレイの相補ビット線が選択されて、それと反対側のチップ中央部側のメインアンプＭＡに伝えられ、増幅されて図示しない出力回路を通して出力される。
【００８９】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【００９０】
この実施例では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＣが両側に配置されるため、サブアレイの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。これにより、メモリアクセスの高速化が可能になるものである。
【００９１】
第１２図には、この発明に係るＳＤＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。
【００９２】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される、アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００９３】
センスアンプを内部降圧電圧ＶＤＬＡで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬＡレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬＡ＋Ｖｔｈ＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００９４】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００９５】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１６と、上記内部電圧ＶＤＬＡを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＣＣが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＣＣ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＣＣが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬＡに対応した電圧を出力させることができる。
【００９６】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００９７】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００９８】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。
【００９９】
上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【０１００】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＣＣにより動作させられ、上記プリデコーダは、前記の降圧電圧ＶＤＬＰにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、次に説明するような上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【０１０１】
上記メインアンプ６１は、前記降圧電圧ＶＤＬＰにより動作させられ、外部端子から供給される電源電圧ＶＣＣで動作させられる出力バッファ６２を通して外部端子Ｄｏｕｔから出力される。外部端子Ｄｉｎから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。
【０１０２】
上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
特に制限されないが、上記外部端子から供給される電源電圧ＶＣＣは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＤＬＰは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬＡは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＣＣは、２．５Ｖのような低電圧にされてもよい。このように低い電源電圧ＶＣＣのときには、降圧電圧ＶＤＬＰが２．０Ｖにされ、降圧電圧ＶＤＬＡが１．８Ｖ程度により低くされる。
【０１０３】
第１３図には、この発明に係るＳＤＲＡＭの一実施例の全体ブロック図が示されている。この実施例のＳＤＲＡＭは、特に制限されないが、４つのメモリバンクのうちメモリバンク０を構成するメモリアレイ２００Ａとメモリバンク３を構成するメモリアレイ２００Ｄが例示的に示されている。つまり、４つのメモリバンクのうちの２つのメモリバンク１と２に対応したメモリアレイ２００Ｂ、２００Ｃが省略されている。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、同図に例示的に示されているメモリアレイ２００Ａと２００Ｄのようにマトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【０１０４】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａに結合される。センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【０１０５】
メモリアレイ２００Ｂないし２００Ｄも同様に、メモリアレイ２００Ｄに例示的に示されているようにロウデコーダ２０１Ｂ，センスアンプ及びカラム選択回路を含むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に接続される。上記メインアンプ２１２Ａ，Ｂの出力信号は、ラッチ／レジスタ２１３の入力端子に伝えられ、このラッチ／レジスタ２１３の出力信号は、出力バッファ２１１を介して外部端子から出力される。また、外部端子から入力された書き込み信号は、入力バッファ２１０を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に伝えられる。上記外部端子は、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を出力するデータ入出力端子とされる。なお、上記省略されたメモリアレイ２００ＢとＣとに対応して、それぞれ上記同様なメインアンプ、ライトバッファが設けられる。
【０１０６】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロウアドレスバッファ２０６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ２０６はリフレッシュ動作モードにおいてはリフレッシュカウンタ２０８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ２０５の出力はカラムアドレスカウンタ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【０１０７】
同図において点線で示したコントローラ２０９は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ／、カラムアドレスストローブ信号ＣＡＳ／（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、ロウアドレスストローブ信号ＲＡＳ／、及びライトイネーブル信号ＷＥ／などの外部制御信号と、アドレス入力端子Ａ０〜Ａ１３からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ１０、コマンドデコーダ２０、タイミング発生回路３０及びクロックバッファ４０等を備える。
【０１０８】
クロック信号ＣＬＫは、クロックバッファ４０を介してクロック同期回路５０に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、出力バッファ２１１、入力バッファ２１０を活性化するタイミング信号として用いられるとともに、タイミング発生回路３０に供給され、かかるクロック信号に基づいて列アドレスバッファ２０５、行アドレスバッファ２０６及び列アドレスカウンタ２０７に供給されるタイミング信号が形成される。
【０１０９】
そして、テスト回路は、一部に斜線を付して示したように、例えば行アドレスバッファ２０６に含まれるアドレスラッチに隣接して、前記演算回路ＡＬＩＵ２とパケットデコーダが組み込まれ、列アドレスカウンタに前記演算回路ＡＬＵ１とパケットデコーダが組み込まれる。また、制御信号を形成するコマンドデコケーダ２０や、タイミング発生回路３０等にもそれぞれに対応したパケットデコーダが配置され、入力バッファ２１０は、上記パケット信号を取り込む機能が付加される。また、クロックバッファ４０にも上記パケットコントロールＰＣが付加される。
【０１１０】
外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号ＣＳ／はそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号ＣＳ／がハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。ＲＡＳ／，ＣＡＳ／，ＷＥ／の各信号は通常のダイナミック型ＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【０１１１】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、出力バッファ２１１に対するアウトプットイネーブルの制御を行う外部制御信号ＯＥ／を設けた場合には、かかる信号ＯＥ／もコントローラ２０９に供給され、その信号が例えばハイレベルのときには出力バッファ２１１は高出力インピーダンス状態にされる。
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ１１のレベルによって定義される。
【０１１２】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ２１０及び出力バッファ２１１への接続などの処理によって行うことができる。
【０１１３】
上記カラムアドレス信号は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ７のレベルによって定義される。つまり、前記第１１図に示したよなうサブアレイに設けられる２５６対の相補ビット線のうち１つを選択するために用いられる。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
次に、コマンドによって指示されるＳＤＲＡＭの代表的な動作モードを説明する。
【０１１４】
（１）モードレジスタセットコマンド（ＲＥＧ）
上記モードレジスタ３０をセットするためのコマンドであり、ＣＳ／，ＲＡＳ／，ＣＡＳ／，ＷＥ／＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページとされ、設定可能なＣＡＳレイテンシイは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【０１１５】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてＣＡＳ／の立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【０１１６】
（２）バンクアクティブコマンド（ＡＣＴＶ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を有効にするコマンドであり、ＣＳ／，ＲＡＳ／＝ロウレベル、ＣＡＳ／，ＷＥ／＝ハイレベルによって指示され、このときＡ０〜Ａ１１に供給されるアドレスがロウアドレス信号として、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。なお、テスト動作ではＡ１２とＡ１３が無効とされ、４つのメモリバンクが同時にアクセスされる。
【０１１７】
（３）リードコマンド（ＲＥＡＤ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳ／，ＣＡＳ／＝ロウレベル、ＲＡＳ／，ＷＥ／＝ハイレベルによって指示され、このときＡ０〜Ａ７（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【０１１８】
（４）ライトコマンド（ＷＲＩＴ）
ライト動作の態様としてモードレジスタ１０にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ１０にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、ＣＳ／，ＣＡＳ／，ＷＥ／＝ロウレベル、ＲＡＳ／＝ハイレベルによって指示され、このときＡ０〜Ａ７に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【０１１９】
（５）プリチャージコマンド（ＰＲＥ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、ＣＳ／，ＲＡＳ／，ＷＥ／＝ロウレベル、ＣＡＳ／＝ハイレベルによって指示される。
【０１２０】
（６）オートリフレッシュコマンド（ＣＢＲ）
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、ＣＳ／，ＲＡＳ／，ＣＡＳ／＝ロウレベル、ＷＥ／，ＣＫＥ＝ハイレベルによって指示される。
【０１２１】
（７）バーストストップ（ＢＳＴ）
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、ＣＳ／，ＷＥ／＝ロウレベル、ＲＡＳ／，ＣＡＳ／＝ハイレベルによって指示される。
【０１２２】
（８）ノーオペレーションコマンド（ＮＯＰ）
これは実質的な動作を行わないこと指示するコマンドであり、ＣＳ／＝ロウレベル、ＲＡＳ／，ＣＡＳ／，ＷＥ／のハイレベルによって指示される。ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、ＳＤＲＡＭは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線１本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ／レジスタ２１３に保持されるようになっている。
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、ＸアドレスがＡ０〜Ａ１１で、ＹアドレスがＡ０〜Ａ７とされて約１Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約６４Ｍビット（１Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【０１２３】
第１４図には、この発明に係るテストシステムの一実施例の概略構成図が示されている。
この発明に係る半導体記憶装置では、前記のようにテストのための電極数が１５個のように少なくされる。それ故、このように少ない数の電極に対して、ポゴピンが設けられた中間層が用意される。この中間層には、特に制限されないが、ウェハ上に形成される全メモリチップの上記テスト用パッドと接触するポゴピンが設けられる。これにより、ウェハ上の全メモリチップに対して同時に電気的接続を行うようにすることができる。
【０１２４】
ポゴピンは、基板の上下に突出する接触ピンがバネにより軸方向に移動するものであり、中間層の下側ではウェハに形成されたメモリチップの前記テスト用パットと電気的に接触する。この中間層は、コンタクトピッチ変換ボードと機能し、上側に突出するピンによりその上に設けられた一括テスティングボードに電気的に接触する。
一括テスティングボードには、ＤＣ（直流制御／測定チップ）と、全体を制御するマイクロコンピュータ等からなる制御チップと、その制御プログラムが格納されたＥＥＰＲＯＭ等からなる制御プログラムチップが搭載される。このような３つのチップで１組となり、複数組のティスティング回路が搭載される。ウェハ上に形成されたメモリチップは、上記複数組のティスティング回路に対応して複数組に分けられる。
【０１２５】
上記一括テスティングボートには、中央制御装置が設けられる。これにより、中央制御装置から上記一括ティスティングボードの各ティスティング回路に、メモリチップの機能に応じた制御プログラム等が入力されて、一括テスティング回路を介してウェハ上に形成されたメモリチップの同時テストを実現することができる。
中央処理装置に対して、上記複数の一括テスティングボート及びコンタクトピッチ変換ボードを設ければ、同時に複数ウェハのピロービング検査を実施することができる。
上記中間層と一括テスティング回路は、ウェハを複数組に分割し、その分割されたエリアに設けられたメモリチップに限定して同時試験を行うようにしてもよい。このようにウェハを分割した一括試験を行う場合には、時分割的に他のエリアの試験を行うようにすればよい。
【０１２６】
上記の実施例から得られる作用効果は、下記の通りである。
【０１２７】
（１）  複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路を備えてなるメモリ回路に、そのテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダ及び上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路を設けることにより、簡単な回路の付加によりテスト用のパッド数を削減し同時測定数を大幅に増加によってテスト時間の短縮化を図ることができるという効果が得られる。
【０１２８】
（２）  上記入力回路は、複数ビットの単位でのメモリアクセスに対応した入力バッファのうち、上記メモリアクセスに対応した複数ビットより少ない数のビットを上記テスト信号として使用することにより、少ない電極によりテストモードの設定とテスト結果を出力させることができるという効果が得られる。
【０１２９】
（３）  上記演算回路とそれに対応したパケットデコーダは、Ｘ系のアドレス信号とＹ系のアドレス信号のそれぞれに対応して設けられ、かつ、メモリアクセス時にそのアドレス信号を保持する回路にそれぞれを隣接して設けることにより、既存の回路の空きエリアを有効に利用でき、高集積化と動作の高速化とが可能になるという効果が得られる。
【０１３０】
（４）  所定の制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路を更に設けることにより、回路の共通化が可能になるという効果が得られる。
【０１３１】
（５）  上記半導体記憶装置を複数の制御信号及び必要に応じてアドレス信号とが組み合わされて指定されるコマンドにより動作制御が行われるものとし、上記パケットデコーダとして上記演算回路に対応したものの他、タイミング発生回路を制御するもの、上記コマンドを解読するコマンドデコーダを制御するものに対応した複数個をそれぞれ隣接して設けるとともに、上記テスト信号をパラレルに接続することにより、既存の回路の空きエリアを有効に利用しつつ高集積化と動作の高速化を実現することができるという効果が得られる。
【０１３２】
（６）  上記半導体記憶装置は、４つのメモリバンクを持つシンクロナスダイナミック型ＲＡＭとし、メモリアクセス単位に対応した複数のデータビットを入出力する複数個の入出力回路を備え、上記テスト信号を４ビットとして、上記複数のデータビットに対応した入出力回路のうち４個の入出力回路をテスト信号を入力する入力回路及び上記４つのメモリバンクに対応したテスト結果を出力させる出力回路として用いることにより、少ないパッド数によりテスト動作に最適なコマンドの生成とそのテスト結果を得ることができるという効果が得られる。
【０１３３】
（７）  クロック信号と制御信号の組み合わせにより上記入力回路を通して入力された入力信号がテスト信号であることを設定するパケットコントロール回路を更に設けらることにより、既存の入出力回路を有効活用することができるという効果が得られる。
【０１３４】
（８）  上記４ビットからなるテスト信号のうち最初に入力されるテスト信号のみからなる第１フォーマットとして、上記シンクロナスダイナミック型ＲＡＭのコマンドのうち使用頻度の高いものとし、上記４ビットからなるテスト信号のうち２サイクルで入力されるテスト信号からなる第２フォーマットとして、上記シンクロナスダイナミック型ＲＡＭのコマンドのうち、使用頻度が上記第１フォーマットより低いものとし、上記４ビットからなるテスト信号のうち４サイクルで入力されるテスト信号からなる第３フォーマットとして、上記シンクロナスダイナミック型ＲＡＭに設けられる各種レジスタの設定コマンドとすることにより、テスト用端子の削減とテスト動作を遅くすることなく多様なテスト動作を実現できるという効果が得られる。
【０１３５】
（９）  上記第１フォーマットは、ノーオペレーション、バンクアクティブ、リード及びライトの各コマンドを含み、上記バンクアクティブ、リード及びライトの各コマンドは、それぞれ上記演算回路を用いた複数通りのアドレス制御を伴うことにより、テスト動作の設定を通常動作に匹敵して高速化することができるという効果が得られる。
【０１３６】
（１０）  上記第２フォーマットは、第１サイクルで入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第２サイクルで入力されたテスト信号を解読して、上記シンクロナスダイナミック型ＲＡＭのコマンドのうち、使用頻度が上記第１フォーマットより低いコマンドを発生させることにより、実質的なテスト時間を遅くすることなく、テスト動作に必要な動作設定を確保することができるという効果が得られる。
【０１３７】
（１１）  上記第３フォーマットとして、第１サイクル入力されたテスト信号で次に入力されるテスト信号の参照を指示し、第２サイクルで入力されたテスト信号によりレジスタの種類を設定し、第３サイクルで入力されたテスト信号でレジスタコマンドを発生し、第４サイクルで入力されたテスト信号により上記選択されたレジスタの操作を行うことにより、簡単な回路によって多数のスト動作に必要な動作設定を確保することができるという効果が得らる。
【０１３８】
（１２）  上記パケットコントロール回路として、上記クロック信号を１／２分周した第１クロックと第２クロックを発生させ、上記テスト信号を入力するための上記第１と第３サイクルを、上記第１クロックにより行い、上記テスト信号を入力するための上記第２と第４サイクルは、上記第２クロックにより行うようにすることにより、簡単な回路により多様なテスト動作の設定を行うようにすることができるという効果が得られる。
【０１３９】
（１３）  複数のワード線と複数のビット線対との交点に複数のメモリセルが設けられたメモリセルアレイ及びそのアドレス選択動作を行う周辺回路と、かかるメモリ回路のテスト用アドレス信号を形成するための演算回路と、上記演算回路に対して演算内容を指定するパケットデコーダと、上記パケットデコーダに対してテスト動作を指定するための複数ビットからなるテスト信号を供給する入力回路とを備えてなるメモリチップの複数が形成されてなるウェハに対するテストシステムとして、上記ウェハ上に形成された複数のメモリチップの上記テストに関連するパットの一端側に電気的に接触する複数個のポゴピンと、他端に電気的に接触する複数個のポゴピンを持つコンタクトピッチ変換ボードを設けて、複数のメモリチップに対するテストのための各種信号を形成する制御用半導体集積回路装置が搭載されてなるテストボードと接続し、上記テストボードに設けられた制御用半導体集積回路装置に対してテスト制御信号を供給する中央制御装置を設けることにより、上記電気的に接触される複数のメモリチップの同時測定を行うようにすることかできるという効果が得られる。
【０１４０】
（１４）  上記中間ボードを上記ウェハ上に形成された全メモリチップの上記テストに関連するパットに対して電気的接触させ、上記テストボードに設けられる制御用半導体集積回路装置は、複数が設けられてウェハ上に形成された全メモリチップの一括プロービング検査を行うようにすることにより、ウェハ一括テスティングを実現できるという効果が得られる。
【０１４１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、テスト用の入力回路はアドレス入力回路を用いるものであってもよい。テスト信号のパケット信号のビット数は、前記のように４ビットの他、３ビットあるいは５ビットのようにしてもよい。半導体記憶装置は、前記のようなＳＤＲＡＭの他に、ＲＡＳ／，ＣＡＳ／，ＷＥ／で制御されるダイナミック型ＲＡＭや、スタティック型ＲＡＭであってもよい。
【０１４２】
この発明は、上記のような各種の半導体記憶装置とテストシススムに広く利用できるものである。
【０１４３】
【図面の簡単な説明】
【図１】  この発明に係る半導体記憶装置の一実施例を示すテスト回路に関連するブロック図である。
【図２】  この発明に係る半導体記憶装置におけるテスト信号の入力プロトコルの一実施例を示すタイミング図である。
【図３】  上記第２図のフォーマットＡに対応したビットパターンとその動作の内容を説明するための構成図である。
【図４】  この発明に係るＳＤＲＡＭの一実施例を示すパッド構成図である。
【図５】  この発明に係るＳＤＲＡＭに搭載されるテスト回路の一実施例を示すブロック図である。
【図６】  上記第５図のパケットコントロールＰＣとデータ入力バッファＤＩＢの一実施例を示す回路図である。
【図７】  上記第５図のパケットデコーダＰＤＥＣの一実施例を示す回路図である。
【図８】  上記第５図の演算回路ＡＬＵの一実施例を示す回路図である。
【図９】  上記第８図の演算回路ＡＬＵの動作を説明するための波形図である。
【図１０】  この発明に係るＳＤＲＡＭの一実施例を示す概略レイアウト図である。
【図１１】  この発明に係るＳＤＲＡＭの一実施例を示す概略レイアウト図である。
【図１２】  この発明に係るＳＤＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【図１３】  この発明に係るＳＤＲＡＭの一実施例を示す全体ブロック図である。
【図１４】  この発明に係るテストシステムを説明するための概略構成図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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