(57)【特許請求の範囲】
【請求項１】
ＦＦＴ（Fast Fourier Transform）演算を行うＦＦＴ演算装置であって、
所定の基数Ｎのバタフライ演算を行う演算手段と、
前記バタフライ演算の対象となるＮ単位の前記バタフライ演算に関するデータを１単位毎にそれぞれ記憶するＮ個の記憶手段と
を備え、
前記Ｎ個の記憶手段は、それぞれ、前記演算手段のバタフライ演算結果としての出力である前記Ｎ単位の前記データの書き込みを同時に行って記憶し、記憶した前記Ｎ単位の前記データの読み出しを前記書き込みのタイミングとは異なるタイミングで同時に行って、前記演算手段の入力に帰還する
ことを特徴とするＦＦＴ演算装置。
【請求項２】
前記Ｎ個の記憶手段は、
それぞれ、前記演算手段のバタフライ演算結果としての出力である前記Ｎ単位の前記データの書き込みを同時に行って記憶し、記憶した前記Ｎ単位の前記データの読み出しを前記書き込みのタイミングとは異なるタイミングで同時に行って、前記演算手段の入力に帰還するＮ個の第１の記憶手段と、
それぞれ、前記演算手段への入力である前記Ｎ単位の前記データを記憶し、記憶した前記Ｎ単位の前記データの読み出しを同時に行って、前記演算手段に供給するＮ個の第２の記憶手段と
で構成されることを特徴とする請求項１に記載のＦＦＴ演算装置。
【請求項３】
前記Ｎ個の記憶手段は、
それぞれ、前記演算手段のバタフライ演算結果としての出力である前記Ｎ単位の前記データの書き込みを同時に行って記憶し、記憶した前記Ｎ単位の前記データの読み出しを前記書き込みのタイミングとは異なるタイミングで同時に行って、前記演算手段の入力に帰還するＮ個の第１の記憶手段と、
それぞれ、前記演算手段の最終的なバタフライ演算結果としての出力である前記Ｎ単位の前記データの書き込みを同時に行って記憶する前記Ｎ個の第２の記憶手段と
で構成されることを特徴とする請求項１に記載のＦＦＴ演算装置。
【請求項４】
前記Ｎ個の記憶手段は、
それぞれ、前記演算手段のバタフライ演算結果としての出力である前記Ｎ単位の前記データの書き込みを同時に行って記憶し、記憶した前記Ｎ単位の前記データの読み出しを同時に行って、前記演算手段の入力に帰還するＮ個の第１の記憶手段と、
それぞれ、前記演算手段への入力である前記Ｎ単位の前記データを記憶し、記憶した前記Ｎ単位の前記データの読み出しを同時に行って、前記演算手段に供給するＮ個の第２の記憶手段と、
それぞれ、前記演算手段の最終的なバタフライ演算結果としての出力である前記Ｎ単位の前記データの書き込みを同時に行って記憶する前記Ｎ個の第３の記憶手段と
の３種類で構成されることを特徴とする請求項１に記載のＦＦＴ演算装置。
【請求項５】
前記Ｎ個の記憶手段それぞれは、前記データを記憶する第１および第２の記憶手段を備え、
前記第１または第２の記憶手段のうちの一方に書き込みが行われているとき、他方からは読み出しが行われる
ことを特徴とする請求項１に記載のＦＦＴ演算装置。
【請求項６】
所定の基数Ｎのバタフライ演算を行う演算手段と、
前記バタフライ演算の対象となるＮ単位の前記バタフライ演算に関するデータを１単位毎にそれぞれ記憶するＮ個の記憶手段とを備え、ＦＦＴ（Fast Fourier Transform）演算を行うＦＦＴ演算装置のＦＦＴ演算方法であって、
前記Ｎ個の記憶手段は、それぞれ、前記演算手段のバタフライ演算結果としての出力である前記Ｎ単位の前記データの書き込みを同時に行って記憶し、記憶した前記Ｎ単位の前記データの読み出しを同時に行って、前記演算手段の入力に帰還する
ことを特徴とするＦＦＴ演算方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＦＴ演算装置および方法に関し、特に、より高速化を可能とするＦＦＴ演算装置および方法に関する。
【０００２】
【従来の技術】
最近、放送技術にもディジタル化が普及しつつある。図９は、オーディオ信号をディジタル化して放送するディジタルラジオ放送の１つであるＤＡＢ（Digital Audio Broadcasting）の受信装置の構成例を表している。チューナ９２は、アンテナ９１を介して受信した信号から、所定の放送局（チャンネル）の信号を受信し、Ａ／Ｄ変換器９３に出力する。Ａ／Ｄ変換器９３は、入力された信号をＡ／Ｄ変換し、ＦＦＴ（Fast Fourier Transform）回路９４は、Ａ／Ｄ変換器９３より入力された時間軸上のデータから、複数の副搬送波の周波数軸上のデータに変換するために、ＦＦＴ演算を行う。なお、このＦＦＴ回路９４には、時間軸上において隣接するシンボルとの間に設けられているガード・インタバル成分が除去された後のシンボル成分が供給される。
【０００３】
デインタリーブ回路および誤り訂正回路９５は、ＦＦＴ回路９４の出力に対して、デインタリーブ処理を行うとともに、誤り訂正処理を実行する。デインタリーブ回路および誤り訂正回路９５により処理された信号は、その一部が復号化回路９６に供給され、ＤＱＰＳＫ（Differential Quadrature Phase Shift Keying）復調され、左チャンネルのオーディオ信号と右チャンネルのオーディオ信号が、それぞれスピーカ９７と９８より出力される。また、付加データ出力回路９９は、デインタリーブ回路および誤り訂正回路９５より出力された信号から、番組内容、交通情報などの付加データを分離出力する。
【０００４】
図１０は、このようなＦＦＴ回路９４の従来の構成例を表している。この例においては、入力されたデータが、入力バッファ１に一旦蓄積された後、セレクタ２とセレクタ３を介してバタフライ演算器４の入力端子ｉｎ０またはｉｎ１に入力されるようになされている。バタフライ演算器４は、例えば基数が２のバタフライ演算（２点のＤＦＴ（Discrete Fourier Transform））を行う演算器で、ＲＯＭ（Read Only Memory）５に記憶されている回転演算子データ（回転因子）を適宜読み出して、端子ｉｎ０とｉｎ１より入力されたデータに対してバタフライ演算を施し、端子ｏｕｔ０とｏｕｔ１から出力するようになされている。
【０００５】
セレクタ６は、バタフライ演算器４の端子ｏｕｔ０とｏｕｔ１から出力されるデータを選択し、セレクタ７に出力する。セレクタ７は、セレクタ６より入力されるデータをメモリ８または出力バッファ９に出力する。メモリ８は、セレクタ７より入力されたデータを記憶するとともに、所定のタイミングで読み出し、セレクタ２に供給する。
【０００６】
セレクタ２は、入力バッファ１よりバタフライ演算の処理単位を構成する全てのデータが選択されるまで入力バッファ１からの出力を選択し、バタフライ演算を施すべき全てのデータが入力バッファ１から入力された後は、メモリ８より入力されるデータを選択し、セレクタ３に出力するようになされている。このようにして、バタフライ演算器４により、バタフライ演算結果に対して再びバタフライ演算を施す処理が所定の回数だけ繰り返し実行される。
【０００７】
例えば、図１１のタイミングチャートに示すように、バタフライ演算器４の端子ｏｕｔ０からデータ０（バタフライ演算結果）が、また、端子ｏｕｔ１からデータ１（バタフライ演算結果）が、それぞれ出力されたとすると、セレクタ６は、バタフライ演算器４の出力の周期の１／２の周期のクロックで動作し、これにより、バタフライ演算器４の出力の周期の前半の期間においては、端子ｏｕｔ０より出力されているデータ０を選択し、後半の期間においては、端子ｏｕｔ１より出力されているデータ１を選択する。このデータ０とデータ１は、セレクタ７により選択され、メモリ８に供給され、書き込まれる。即ち、バタフライ演算器４が同時に出力する２つのバタフライ演算結果は、セレクタ６においてパラレル／シリアル変換され、セレクタ７を介して、メモリ８に供給されて記憶される。メモリ８に記憶されたデータは、再び読み出され、セレクタ２とセレクタ３を介してバタフライ演算器４の端子ｉｎ０とｉｎ１に供給される。
【０００８】
即ち、図１１に示すように、セレクタ６の切り換え周期の１／２の周期で、メモリ８に対するデータの書き込みと読み出しが行われる。例えば、セレクタ６よりデータ０が出力されているとき、その前半の期間において、メモリ８にデータ０が書き込まれ、後半の期間において、既にメモリ８に記憶されているデータが読み出され、セレクタ２とセレクタ３を介してバタフライ演算器４の例えば端子ｉｎ０に入力される。
【０００９】
また、セレクタ６がデータ１を出力している周期においては、その前半の期間において、データ１がメモリ８に書き込まれ、後半の期間において、メモリ８に既に記憶されている所定のデータが読み出され、セレクタ２と３を介してバタフライ演算器４の例えば端子ｉｎ１に供給される。
【００１０】
以下、同様の処理が繰り返し実行される。
【００１１】
【発明が解決しようとする課題】
このように、従来のＦＦＴ演算装置（ここでは、ＦＦＴ回路９４）においては、図１１に示したように、バタフライ演算器４の動作クロックの周波数を１とすると、メモリ８の動作クロックの周波数は、その４倍の周波数とする必要がある。換言すれば、メモリ８の動作クロックが定まっているとすると、バタフライ演算器４における演算は、そのクロックの１／４の速度で行わなければならず、演算の高速化の妨げの１つの原因となっていた。
【００１２】
本発明はこのような状況に鑑みてなされたものであり、より高速な演算を可能とするものである。
【００１３】
【課題を解決するための手段】
請求項１に記載のＦＦＴ演算装置は、所定の基数Ｎのバタフライ演算を行う演算手段と、バタフライ演算の対象となるＮ単位のバタフライ演算に関するデータを１単位毎にそれぞれ記憶するＮ個の記憶手段とを備え、Ｎ個の記憶手段は、それぞれ、演算手段のバタフライ演算結果としての出力であるＮ単位のデータの書き込みを同時に行って記憶し、記憶したＮ単位のデータの読み出しを書き込みのタイミングとは異なるタイミングで同時に行って、演算手段の入力に帰還することを特徴とする。
【００１４】
請求項６に記載のＦＦＴ演算方法は、Ｎ個の記憶手段は、それぞれ、演算手段のバタフライ演算結果としての出力であるＮ単位のデータの書き込みを同時に行って記憶し、記憶したＮ単位のデータの読み出しを同時に行って、演算手段の入力に帰還することを特徴とする。
【００１５】
請求項１に記載のＦＦＴ演算装置および請求項６に記載のＦＦＴ演算方法においては、Ｎ個の記憶手段により、それぞれ、演算手段のバタフライ演算結果としての出力であるＮ単位のデータの書き込みが同時に行われて記憶され、記憶されたＮ単位のデータの読み出しが同時に行われて、演算手段の入力に帰還される。
【００１６】
【発明の実施の形態】
以下に、本発明の実施例を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施例との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施例（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００１７】
即ち、請求項１に記載のＦＦＴ演算装置は、ＦＦＴ（Fast Fourier Transform）演算を行うＦＦＴ演算装置であって、所定の基数Ｎのバタフライ演算を行う演算手段（例えば、図２、図４乃至図６、図８に示すバタフライ演算器４や、図７に示すバタフライ演算器５４など）と、バタフライ演算の対象となるＮ単位のバタフライ演算に関するデータを１単位毎にそれぞれ記憶するＮ個の記憶手段（例えば、図２に示すメモリ１５−０および１５−１、図４に示す入力バッファ２２−０および２２−１や、図５に示す出力バッファ３２−０および３２−１、図６に示すメモリ１５−０，１５−１、入力バッファ２２−０，２２−１、出力バッファ３２−０、および３２−１、図７に示す入力バッファ５２−０乃至５２−３、メモリ５８−０乃至５８−３、および出力バッファ５９−０乃至５９−３、図８に示す入力バッファ部７１−０，７１−１、メモリ部７２−０，７２−１、出力バッファ部７３−０、および７３−１など）とを備え、Ｎ個の記憶手段は、それぞれ、演算手段のバタフライ演算結果としての出力であるＮ単位のデータの書き込みを同時に行って記憶し、記憶したＮ単位のデータの読み出しを書き込みのタイミングとは異なるタイミングで同時に行って、演算手段の入力に帰還することを特徴とする。
【００１８】
請求項６に記載のＦＦＴ演算装置は、Ｎ個の記憶手段それぞれが、データを記憶する第１および第２の記憶手段（例えば、図８に示す入力バッファ７１−０−２および７１−０−３や、入力バッファ７１−１−２および７１−１−３、メモリ７２−０−２および７２−０−３、メモリ７２−１−２および７２−１−３、出力バッファ７３−０−２および７３−０−３、出力バッファ７３−１−２および７３−１−３など）を有し、第１または第２の記憶手段のうちの一方に書き込みが行われているとき、他方からは読み出しが行われることを特徴とする。
【００１９】
請求項６に記載のＦＦＴ演算方法は、所定の基数Ｎのバタフライ演算を行う演算手段（例えば、図２、図４乃至図６、図８に示すバタフライ演算器４や、図７に示すバタフライ演算器５４など）と、バタフライ演算の対象となるＮ単位のバタフライ演算に関するデータを１単位毎にそれぞれ記憶するＮ個の記憶手段（例えば、図２に示すメモリ１５−０および１５−１、図４に示す入力バッファ２２−０および２２−１や、図５に示す出力バッファ３２−０および３２−１、図６に示すメモリ１５−０，１５−１、入力バッファ２２−０，２２−１、出力バッファ３２−０、および３２−１、図７に示す入力バッファ５２−０乃至５２−３、メモリ５８−０乃至５８−３、および出力バッファ５９−０乃至５９−３、図８に示す入力バッファ部７１−０，７１−１、メモリ部７２−０，７２−１、出力バッファ部７３−０、および７３−１など）とを備え、ＦＦＴ（Fast Fourier Transform）演算を行うＦＦＴ演算装置のＦＦＴ演算方法であって、Ｎ個の記憶手段は、それぞれ、演算手段のバタフライ演算結果としての出力であるＮ単位のデータの書き込みを同時に行って記憶し、記憶したＮ単位のデータの読み出しを同時に行って、演算手段の入力に帰還することを特徴とする。
【００２０】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００２１】
次に、本発明の基本的原理について説明する。ＦＦＴのバタフライ演算においては、その基数をＮとすると、１回のバタフライ演算は、Ｎ個の入力データに対して行われ、そのバタフライ演算の結果得られるデータもＮ個得られる。従って、最初の入力データを記憶する入力バッファや、バタフライ演算の途中結果を記憶するメモリ、あるいは、バタフライ演算の最終的な結果を記憶する出力バッファ（以下、適宜、これらの入力バッファ、メモリ、および出力バッファを総称して、記憶部という）が１つでは、その記憶部からＮ回データを読み出した後に、バタフライ演算を行い、また、そのバタフライ演算結果の記憶部への書き込みをＮ回行う必要があり、これにより、前述したように、ＦＦＴ演算の高速化が妨げられる。
【００２２】
そこで、本発明では、基数Ｎのバタフライ演算を行う場合に、Ｎ個の記憶部を用意し、このＮ個の記憶部それぞれからデータを、同時に（並列に）読み出してバタフライ演算を行い、また、その結果得られるＮ個のバタフライ演算結果それぞれを、Ｎ個の記憶部に、同時に（並列に）書き込むようにし、これにより、ＦＦＴ演算の高速化を図るようになされている。
【００２３】
次に、以上のように、Ｎ個の記憶部に対するＮ個のデータの書き込みまたは読み出しを同時に行うための、Ｎ個の記憶部の配置方法について、図１を参照して説明する。
【００２４】
なお、図１は、時間間引き法（Ｃｏｏｌｅｙ−Ｔｕｋｅｙ法）による８点のＦＦＴを行う場合のシグナルフローを示している。また、同図において、Ｉ０乃至Ｉ７，Ｍ０乃至Ｍ７、またはＯ０乃至Ｏ７は、入力バッファ、メモリ、または出力バッファのアドレスを表している。さらに、同図において、ＢＴＦは、基数が２のバタフライ演算を表している。従って、記憶部は２個設けられている。即ち、入力バッファとしては、入力バッファＩＢ０およびＩＢ１が、メモリとしては、メモリＭＥＭ０およびＭＥＭ１が、出力バッファとしては、出力バッファＯＢ０およびＯＢ１が、それぞれ設けられている。
【００２５】
いま、ＦＦＴの対象となる８個の入力データを、時系列に、ｉ０乃至ｉ７と、その入力データをＦＦＴすることにより得られる出力データ（最終的なバタフライ演算結果）を、低周波数成分から、ｏ０乃至ｏ７と、それぞれ表すとともに、入力データｉ０乃至ｉ７は、アドレスＩ０乃至Ｉ７にそれぞれ入力され、出力データｏ０乃至ｏ７は、アドレスＯ０乃至Ｏ７からそれぞれ出力されるとする。
【００２６】
そして、図１（Ａ）に示すように、シグナルフローの上下それぞれの部分に分けて、入力バッファＩＢ０とＩＢ１、メモリＭＥＭ０とＭＥＭ１、または出力バッファＯＢ０とＯＢ１をそれぞれ設けたとする。
【００２７】
この場合、入力データｉ０乃至ｉ７は、入力バッファＩＢ０のアドレスＩ０乃至Ｉ３、または入力バッファＩＢ１のアドレスＩ４乃至Ｉ７にそれぞれ記憶され、さらに、それぞれから読み出されることで、いわゆるビット逆順に並び替えられた後、最初のバタフライ演算が施される。この最初のバタフライ演算結果は、メモリＭＥＭ０およびＭＥＭ１に記憶され、さらに、そこから読み出されて、２度目のバタフライ演算が施され、その演算結果は、再び、メモリＭＥＭ０およびＭＥＭ１に記憶される。そして、この２度目のバタフライ演算結果は、メモリＭＥＭ０およびＭＥＭ１から読み出され、３度目のバタフライ演算が施された後、出力バッファＯＢ０およびＯＢ１に記憶される。
【００２８】
いま、図１（Ａ）に示すように、入力バッファＩＢ０とＩＢ１、メモリＭＥＭ０とＭＥＭ１、または出力バッファＯＢ０とＯＢ１をそれぞれ配置した場合、最初のバタフライ演算の対象となる２つの入力データは、アドレスＩ０とＩ４、Ｉ１とＩ５、Ｉ２とＩ６、またはＩ３とＩ７にそれぞれ分けて記憶されるので、即ち、入力バッファＩＢ０と入力バッファＩＢ１とに分けて記憶されるので、同時に読み出し、バタフライ演算を行うことができる。また、最後のバタフライ演算（３回目のバタフライ演算）の結果得られる２つの出力データは、アドレスＯ０とＯ４、Ｏ１とＯ５、Ｏ２とＯ６、またはＯ３とＯ７にそれぞれ分けて供給されるので、即ち、出力バッファＯＢ０とＯＢ１とに分けて供給されるので、同時に記憶する（書き込む）ことができる。
【００２９】
しかしながら、この場合、バタフライ演算の対象となる２つのデータが、いずれも、メモリＭＥＭ０またはＭＥＭ１のいずれか一方に記憶されるため、即ち、例えば、２度目のバタフライ演算の対象となる２つのデータは、メモリＭＥＭ０のアドレスＭ０とＭ２、メモリＭＥＭ０のアドレスＭ１とＭ３、メモリＭＥＭ１のアドレスＭ４とＭ６、またはメモリＭＥＭ１のアドレスＭ５とＭ７にそれぞれ記憶されるため、バタフライ演算を行うのに、これらの２つのデータを同時に読み出すことができない。
【００３０】
さらに、この場合、メモリＭＥＭ０およびＭＥＭ１においては、バタフライ演算の結果得られる２つのデータそれぞれは、そのバタフライ演算を行うために読み出した２つのデータそれぞれが記憶されていた元のアドレスに記憶される。即ち、例えば、アドレスＭ０とＭ２とから読み出された２つのデータを用いての２度目のバタフライ演算の結果得られる２つのデータは、元のアドレスＭ０とＭ２とに記憶される。また、アドレスＭ１とＭ３とから読み出された２つのデータを用いての２度目のバタフライ演算の結果得られる２つのデータは、元のアドレスＭ１とＭ３とに記憶される。以下、同様に、アドレスＭ４乃至Ｍ７から読み出されたデータも、２度目のバタフライ演算の後、元のアドレスＭ４乃至Ｍ７に記憶される。
【００３１】
従って、バタフライ演算の結果得られた２つのデータの書き込みも同時に行うことができない。
【００３２】
そこで、例えば、図１（Ｂ）に示すように、メモリＭＥＭ０に、アドレスＭ０，Ｍ３，Ｍ５、およびＭ６を配置するとともに、メモリＭＥＭ１に、アドレスＭ１，Ｍ２，Ｍ４、およびＭ７を配置するようにする。
【００３３】
この場合、バタフライ演算の対象となる２つのデータは、メモリＭＥＭ０とＭＥＭ１とに分けて記憶され、即ち、例えば、２度目のバタフライ演算の対象となる２つのデータは、メモリＭＥＭ０のアドレスＭ０とメモリＭＥＭ１のアドレスＭ２、メモリＭＥＭ１のアドレスＭ１とメモリＭＥＭ０のアドレスＭ３、メモリＭＥＭ１のアドレスＭ４とメモリＭＥＭ０のアドレスＭ６、またはメモリＭＥＭ０のアドレスＭ５とメモリＭＥＭ１のＭ７にそれぞれ記憶され、バタフライ演算を行うのに、これらの２つのデータを同時に読み出すことができる。
【００３４】
また、上述したように、メモリＭＥＭ０およびＭＥＭ１においては、バタフライ演算の結果得られる２つのデータそれぞれは、そのバタフライ演算を行うために読み出した２つのデータそれぞれが記憶されていたアドレス（元のアドレス）に記憶されるから、バタフライ演算の結果得られた２つのデータの書き込みも同時に行うことができる。
【００３５】
従って、図１（Ｂ）で説明したようなアドレス制御を行うだけで、従来と同一の手順により、また、記憶部の容量も増加することなく、ＦＦＴ演算の高速化を図ることができる。
【００３６】
以下説明する実施例は、以上のような原理に基づいている。
【００３７】
図２は、本発明を適用したＦＦＴ演算装置の第１実施例の構成を示している。なお、図中、図１０における場合と対応する部分には、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００３８】
セレクタ１０は、ＦＦＴの対象である入力データを、セレクタ１２−０または１２−１のいずれか一方に供給するようになされている。セレクタ１１−０または１１−１は、メモリ１５−０若しくは１５−１の出力のうちのいずれか一方を選択し、セレクタ１２−０または１２−１にそれぞれ供給するようになされている。なお、セレクタ１１−０において、メモリ１５−０若しくは１５−１の出力のうちのいずれか一方が選択された場合には、セレクタ１１−１においては、そのうちの他方が選択されるようになされている。
【００３９】
セレクタ１２−０は、セレクタ１０または１１−０の出力のうちのいずれか一方を選択し、バタフライ演算器４の端子ｉｎ０に供給するようになされている。セレクタ１２−１は、セレクタ１０または１１−１の出力のうちのいずれか一方を選択し、バタフライ演算器４の端子ｉｎ１に供給するようになされている。
【００４０】
セレクタ１３−０または１３−１は、バタフライ演算器４の端子ｏｕｔ０若しくはｏｕｔ１のうちのいずれか一方より出力されるデータを選択し、セレクタ１４−０または１４−１にそれぞれ供給するようになされている。なお、セレクタ１３−０において、端子ｏｕｔ０若しくはｏｕｔ１の出力のうちのいずれか一方が選択された場合には、セレクタ１３−１においては、そのうちの他方が選択されるようになされている。これにより、端子ｏｕｔ０から出力されたデータを、後述するメモリ１５−０または１５−１のうちのいずれにも記憶させ、また、同様に、端子ｏｕｔ１から出力されたデータも、メモリ１５−０または１５−１のうちのいずれにも記憶させることができるようになされている。
【００４１】
セレクタ１４−０または１４−１は、セレクタ１３−０または１３−１の出力を、メモリ１５ー０または１５−１にそれぞれ供給するか、あるいは、セレクタ１６に供給するようになされている。メモリ１５−０または１５−１は、セレクタ１４−０または１４−１から供給されるデータをそれぞれ記憶し、また、記憶したデータを、セレクタ１１−０および１１−１の両方に供給するようになされている。セレクタ１６は、セレクタ１４−０または１４−１の出力のうちのいずれか一方を選択して出力するようになされている。
【００４２】
次に、その動作について説明する。入力データは、セレクタ１０において、セレクタ１２−０または１２−１のうちのいずれか一方に供給され、さらに、このセレクタ１２−０または１２−１から、バタフライ演算器４の端子ｉｎ０またはｉｎ１にそれぞれ入力される。バタフライ演算器４は、端子ｉｎ０とｉｎ１より入力されたデータに対してバタフライ演算を施し、その結果得られる２つのデータを端子ｏｕｔ０またはｏｕｔ１それぞれから、セレクタ１３−０および１３−１の両方に出力する。
【００４３】
セレクタ１３−０または１３−１では、次のバタフライ演算で同時に必要となる２つのデータが、メモリ１５−０と１５−１とに分けて記憶されるように、バタフライ演算器４の端子ｏｕｔ０およびｏｕｔ１から供給された２つのデータのうちのいずれか一方が選択され、セレクタ１４−０または１４−１を介して、メモリ１５−０または１５−１にそれぞれ供給される。メモリ１５−０または１５−１は、セレクタ１４−０または１４−１を介して供給されるデータを、同時に記憶する。従って、バタフライ演算器４の端子ｏｕｔ０およびｏｕｔ１から出力された２つのデータは、特に待ち時間をおかず、メモリ１５−０と１５−１に記憶される。
【００４４】
メモリ１５−０と１５−１とに分けて記憶された、次のバタフライ演算の対象となる２つのデータは、それぞれから、所定のタイミングで、同時に読み出され、セレクタ１１−０および１１−１に供給される。
【００４５】
セレクタ１１−０または１１−１は、メモリ１５−０若しくは１５−１それぞれから読み出されたデータのうち、バタフライ演算器４の端子ｉｎ０またはｉｎ１に入力するべき方を選択し、セレクタ１２−０または１２−１にそれぞれ出力する。セレクタ１２−０または１２−１は、バタフライ演算の処理単位を構成する全ての入力データが、セレクタ１０から供給されるまで、セレクタ１０の出力を選択し、バタフライ演算器４の端子ｉｎ０またはｉｎ１にそれぞれ供給する。
【００４６】
そして、セレクタ１２−０または１２−１は、バタフライ演算を施すべき全ての入力データがセレクタ１０から供給された後は、セレクタ１１−０または１１−１より供給されるデータを選択し、バタフライ演算器４の端子ｉｎ０またはｉｎ１にそれぞれ供給する。従って、この場合、メモリ１５−０または１５−１それぞれから同時に読み出されたデータは、バタフライ演算器４に同時に供給され、その結果、バタフライ演算器４では、即座にバタフライ演算を行うことができる。
【００４７】
このようにして、バタフライ演算器４により、バタフライ演算結果に対して再びバタフライ演算を施す処理が所定の回数だけ繰り返し実行される。
【００４８】
そして、バタフライ演算処理が、その所定の回数だけ行われると、即ち、最終的なバタフライ演算結果が得られると、それ以降は、セレクタ１４−０または１４−１において、セレクタ１３−０または１３−１それぞれから供給されるデータ（最終的なバタフライ演算結果）が、セレクタ１６に供給される。セレクタ１６では、セレクタ１４−０および１４−１の出力、即ち、バタフライ演算器４の端子ｏｕｔ０またはｏｕｔ１それぞれから同時に出力される２つのデータが、パラレル／シリアル変換されて出力される。
【００４９】
以上のようにしてＦＦＴ演算を行うＦＦＴ演算装置では、セレクタ１３−０，１３−１，１４−０、および１４−１は、バタフライ演算器４のクロックと同一クロックで動作し、これにより、メモリ１５−０および１５−１には、そのようなクロックのタイミングで、バタフライ演算器４によるバタフライ演算結果が供給される。
【００５０】
即ち、図３のタイミングチャートに示すように、バタフライ演算器４の端子ｏｕｔ０とｏｕｔ１より、それぞれデータ０とデータ１が出力されているとき、セレクタ１３−０または１３−１は、バタフライ演算器４のクロックと同一のクロックで、そのうちのいずれか一方または他方を、それぞれ同時に選択する。
【００５１】
なお、図３の実施例では、セレクタ１３−０において、端子ｏｕｔ０から出力されるデータ０と２が選択され、セレクタ１３−１において、端子ｏｕｔ１から出力されるデータ１と３が選択されるようになされているが、同図に付してあるデータの番号は、説明の便宜上、データを特定するために付してあるもので、バタフライ演算器４の出力が、セレクタ１３−０および１３−１において、実際に、どのように選択されるかを表したものではない。
【００５２】
セレクタ１３−０または１３−１で選択されたデータは、セレクタ１４−０または１４−１を介して、メモリ１５−０または１５−１にそれぞれ同時に供給される。メモリ１５−０または１５−１は、バタフライ演算器４のクロックの１／２の周期のクロックで、セレクタ１３−０または１３−１それぞれからのデータを同時に記憶し、また、既に記憶しているデータを、同時に読み出して、セレクタ１１−０および１１−１に供給する。
【００５３】
即ち、メモリ１５−０または１５−１は、セレクタ１３−０または１３−１それぞれから、データ０または１が出力されているとき、バタフライ演算器４のクロックの周期の前半において、そのデータ０または１それぞれを同時に記憶し、後半において、次のバタフライ演算に必要となるデータを同時に読み出して、セレクタ１１−０および１１−１に供給する。同様に、セレクタ１３−０または１３−１それぞれから、データ２または３が出力されているとき、前半において、そのデータ２または３それぞれが同時に記憶され、その後半において、次にバタフライ演算に必要となるデータが同時に読み出される。
【００５４】
このように、この実施例においては、メモリ１５−０および１５−１に対してのデータの書き込みと読み出しを同時に行うようにしたので、図３のタイミングチャートから明らかなように、メモリ１５−０および１５−１の動作クロックを１とすると、バタフライ演算器４の動作クロックは、その１／２の周波数のクロックで動作することができる。従って、単純には、図１０に示した場合より、２倍の高速化が可能となる。
【００５５】
なお、図２の実施例においては、図１０における入力バッファ１と出力バッファ９を省略した構成とされているが、このような入力バッファ１と出力バッファ９を利用するようにしても良い。
【００５６】
図４は、本発明を適用したＦＦＴ演算装置の第２実施例の構成を示している。なお、図中、図２または図１０における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００５７】
セレクタ２１は、ＦＦＴの対象である入力データを、入力バッファ２２−０または２２−１のいずれか一方に供給するようになされている。入力バッファ２２−０または２２−１は、セレクタ２１から供給される入力データを記憶し、また、既に記憶している入力データを同時に読み出し、セレクタ１２−０または１２−１にそれぞれ供給するようになされている。
【００５８】
なお、この実施例では、セレクタ１２−０および１２−１には、入力データの他、メモリ８から読み出されたデータも供給されるようになされており、セレクタ１２−０または１２−１では、入力バッファ２２−０または２２−１からそれぞれ読み出された入力データか、若しくはメモリ８から供給されるデータのうちのいずれか一方が選択され、バタフライ演算器４に供給されるようになされている。
【００５９】
この実施例においては、入力データがセレクタ２１において選択されることにより、最初のバタフライ演算の対象となる２つの入力データが、入力バッファ２２−０と２２−１とに分けて供給される。従って、この場合、バタフライ演算の対象となる２つの入力データが、入力バッファ２２−０と２２−１とに分けて記憶される。
【００６０】
このように、入力バッファ２２−０と２２−１とに分けて記憶された、バタフライ演算の対象となる２つの入力データは、それぞれから同時に読み出され、セレクタ１２−０または１２−１を介して、バタフライ演算器４の端子ｉｎ０またはｉｎ１にそれぞれ供給される。
【００６１】
従って、この場合、バタフライ演算の対象となる２つの入力データが揃うのに必要な待ち時間がない。即ち、図１０に示す場合においては、バタフライ演算器４において、セレクタ２および３を介して、入力バッファ１から、バタフライ演算の対象となる２つの入力データのうちのいずれか一方が供給された後、さらに、セレクタ２および３を介して、入力バッファ１から、他方の入力データが供給されるのを待って、バタフライ演算を行う必要があるが、この実施例においては、２つの入力データが、入力バッファ２２−０と２２−１から同時に読み出されるので、そのような待ち時間をおく必要がない。その結果、処理の高速化を図ることができる。
【００６２】
図５は、本発明を適用したＦＦＴ演算装置の第３実施例の構成を示している。なお、図中、図２または図１０における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【００６３】
この実施例においては、セレクタ１４−０および１４−１の２つの出力のうちの一方（図２において、メモリ１５−０，１５−１に供給されていた出力の方）が、いずれも、セレクタ３１に供給されるようになされており、セレクタ３１は、そのセレクタ１４−０または１４−１の出力それぞれを、バタフライ演算器４のクロックの１／２の周期のクロックのタイミングで選択し、メモリ８に供給して記憶させるようになされている。
【００６４】
また、セレクタ１４−０および１４−１の２つの出力のうちの他方（図２において、セレクタ１６に供給されていた出力の方）は、それぞれ、出力バッファ３２−０または３２−１に供給されるようになされており、出力バッファ３２−０または３２−１は、このセレクタ１４−０または１４−１の出力を、それぞれ同時に記憶するようになされている。さらに、出力バッファ３２−０および３２−１は、記憶したデータ（バタフライ演算の最終的な結果）を読み出し、セレクタ３３に供給するようにもなされている。セレクタ３３は、図２のセレクタ１６と同様に、出力バッファ３２−０および３２−１の出力を、パラレル／シリアル変換して出力するようになされている。
【００６５】
この実施例においては、最終的なバタフライ演算結果が得られるまでは、バタフライ演算器４の出力が、セレクタ１３−０および１３−１、並びにセレクタ１４−０および１４−１を介して、セレクタ３１に供給され、さらに、セレクタ３１からメモリ８に供給されて記憶される。そして、このメモリ８に記憶されたデータが、セレクタ２および３を介して、バタフライ演算器４に入力され、そのデータを対象にバタフライ演算を行う処理が繰り返される。
【００６６】
そして、バタフライ演算器４において、最終的なバタフライ演算結果としての２つのデータが得られると、それぞれは、セレクタ１３−０，１３−１，１４−０，１４−１を適宜介して、出力バッファ３２−０または３２−１に、同時に供給されて記憶される。出力バッファ３２−０または３２−１に記憶されたデータは、例えば同時に読み出され、セレクタ３３において、パラレル／シリアル変換されて出力される。
【００６７】
従って、この場合、バタフライ演算の最終的な結果として得られる２つのデータを、バタフライ演算器４は、待ち時間をおかずに出力することができる。即ち、図１０に示す場合においては、バタフライ演算器４から、セレクタ６および７を介して出力される２つのデータは、シリアルデータであるから、先に出力されたデータが出力バッファ９に供給されて記憶されるのを待って、後に出力されたデータを出力バッファ９に供給して記憶させる必要があるが、この実施例においては、２つの入力データが、出力バッファ３２−０と３２−１とに同時に書き込まれるので、そのような待ち時間をおく必要がない。その結果、処理の高速化を図ることができる（換言すれば、出力バッファ３２−０および３２−１のクロックは、図１０の出力バッファ９のクロックの１／２の周波数のクロックで良い）。
【００６８】
図６は、本発明を適用したＦＦＴ演算装置の第４実施例の構成を示している。なお、図中、図２、図４、または図５における場合と対応する部分については、同一の符号を付してある。即ち、この実施例は、図２、図４および図５の実施例を結合した構成とされている。従って、このＦＦＴ演算装置は、これらの実施例の全ての効果を合わせ持っており、最も高速にバタフライ演算を行うことができる。
【００６９】
次に、図７は、本発明を適用したＦＦＴ演算装置の第５実施例の構成を示している。この実施例は、図６の第４実施例と、その基本的構成は同一であり、基底が４のバタフライ演算が行われる点だけが異なっている。
【００７０】
即ち、図７のセレクタ５１は、図６のセレクタ２１に対応し、図７の入力バッファ５２−０乃至５２−３は、図６の入力バッファ２２−０および２２−１に対応している。また、図７のセレクタ５３−０乃至５３−３は、図６のセレクタ１２−０および１２−１に対応し、図７のバタフライ演算器５４は、図６のバタフライ演算器４に対応している。さらに、図７のＲＯＭ４５は、図６のＲＯＭ５に対応し、図６のセレクタ５６−０乃至５６−３は、図７のセレクタ１３−０および１３−１に対応している。また、図７のセレクタ５７−０乃至５７−３は、図６のセレクタ１４−０および１４−１に対応し、図７のメモリ５８−０乃至５８−３は、図６のメモリ１５−０および１５−１に対応している。さらに、図７の出力バッファ５９−０乃至５９−３は、図６の出力バッファ３２−０および３２−１に対応し、図７のセレクタ６０−０乃至６０−３は、図６のセレクタ１１−０および１１−１に対応している。そして、図７のセレクタ６１は、図６のセレクタ３３に対応している。
【００７１】
以上のように構成されるＦＦＴ演算装置では、セレクタ５１は、最初のバタフライ演算の対象となる４つ単位の入力データを、入力バッファ５２−０乃至５２−３それぞれに分けて供給し、入力バッファ５２−０乃至５２−３それぞれでは、セレクタ５１からの入力データが記憶される。そして、入力バッファ５２−０乃至５２−３では、記憶した入力データ、即ち、最初のバタフライ演算の対象となる４つの入力データが同時に読み出され、セレクタ５３−０乃至５３−３を介して、バタフライ演算器５４の端子ｉｎ０乃至ｉｎ３にそれぞれ同時に供給される。従って、バタフライ演算器５４では、待ち時間をおかずに、バタフライ演算を開始することができる。
【００７２】
バタフライ演算器５４は、ＲＯＭ５５に記憶されている回転演算子データ（回転因子）を用い、端子ｉｎ０乃至ｉｎ３に入力されたデータに対し、基底が４のバタフライ演算を施し、その結果得られる４つのデータ（バタフライ演算結果）を、それぞれ、端子ｏｕｔ０乃至ｏｕｔ３から出力する。この端子ｏｕｔ０乃至ｏｕｔ３から出力されたデータは、すべて、セレクタ５６−０乃至５６−３に供給される。
【００７３】
セレクタ５６−０乃至５６−３では、次のバタフライ演算で同時に必要となる４つのデータが、メモリ５８−０乃至５８−３それぞれに分けて記憶されるように、バタフライ演算器５４の端子ｏｕｔ０乃至ｏｕｔ３から供給される４つのデータのうちのいずれかが選択され、セレクタ５７−０乃至５７−３を介して、メモリ５８−０乃至５８−３にそれぞれ供給される。メモリ５８−０乃至５８−３は、セレクタ５７−０乃至５７−３を介して供給されるデータを、それぞれ同時に記憶する。従って、バタフライ演算器５４の端子ｏｕｔ０乃至ｏｕｔ３から出力された４つのデータは、待ち時間をおかずに、メモリ５８−０乃至５８−３にそれぞれ記憶される。
【００７４】
以上のようにしてメモリ５８−０乃至５８−３それぞれに分けて記憶された、次のバタフライ演算の対象となる４つのデータは、それぞれから、所定のタイミングで、同時に読み出され、すべて、セレクタ６０−０乃至６０−３に供給される。
【００７５】
セレクタ６０−０乃至６０−３は、メモリ５８−０乃至５８−３それぞれから読み出されたデータのうち、バタフライ演算器５４の端子ｉｎ０乃至ｉｎ３それぞれに入力するべきものを選択し、セレクタ５３−０乃至５３−３にそれぞれ出力する。セレクタ５３−０乃至５３−３は、バタフライ演算の処理単位を構成する全ての入力データが、入力バッファ５２−０乃至５２−３から供給されるまで、その入力バッファ５２−０乃至５２−３の出力を選択し、バタフライ演算器５４の端子ｉｎ０乃至ｉｎ３にそれぞれ供給する。
【００７６】
そして、セレクタ５３−０乃至５３−３は、バタフライ演算を施すべき全ての入力データが入力バッファ５２−０乃至５２−３から供給された後は、セレクタ６０−０乃至６０−３より供給されるデータを選択し、バタフライ演算器５４の端子ｉｎ０乃至ｉｎ３にそれぞれ供給する。従って、この場合、メモリ５８−０乃至５８−３それぞれから同時に読み出されたデータは、バタフライ演算器５４に同時に供給され、その結果、バタフライ演算器５４では、即座にバタフライ演算を行うことができる。
【００７７】
このようにして、バタフライ演算器５４により、バタフライ演算結果に対して再びバタフライ演算を施す処理が所定の回数だけ繰り返し実行される。
【００７８】
そして、バタフライ演算処理が、その所定の回数だけ行われると、即ち、最終的なバタフライ演算結果が得られると、それ以降は、セレクタ５７−０乃至５７−３において、セレクタ５６−０乃至５６−３それぞれから供給されるデータが、出力バッファ５９−０乃至５９−３にそれぞれ同時に供給されて記憶される。従って、この場合、バタフライ演算器５４は、バタフライ演算の最終的な結果として得られる４つのデータを、待ち時間をおかずに出力することができる。
【００７９】
出力バッファ５９−０乃至５９−３に記憶されたデータは、例えば同時に読み出され、セレクタ６１において、パラレル／シリアル変換されて出力される。
【００８０】
以上のように、基底が４のバタフライ演算によりＦＦＴ演算を行う場合においても、処理の高速化を図ることができる。
【００８１】
次に、図８は、本発明を適用したＦＦＴ演算装置の第６実施例の構成を示している。なお、図中、図６における場合と対応する部分については、同一の符号を付してある。即ち、このＦＦＴ演算装置は、入力バッファ２２−０，２２−１、メモリ１５−０，１５−１、出力バッファ３２−０、または３２−１に代えて、入力バッファ部７１−０，７１−１、メモリ部７２−０，７２−１、出力バッファ部７３−０、または７３−１がそれぞれ設けられている他は、図６のＦＦＴ演算装置と同様に構成されている。
【００８２】
入力バッファ部７１−０は、セレクタ７１−０−１、入力バッファ７１−０−２，７１−０−３、およびセレクタ７１−０−４で構成されている。セレクタ７１−０−１は、入力バッファ部７１−０に入力されたデータを、交互に、入力バッファ７１−０−２と７１−０−３とに供給するようになされている。
【００８３】
入力バッファ７１−０−２と７１−０−３とは、セレクタ７１−０−１から供給されるデータを記憶し、また、記憶したデータを読み出し、セレクタ７１−０−４に供給するようになされている。
【００８４】
セレクタ７１−０−４は、入力バッファ７１−０−２と７１−０−３とから供給されるデータを交互に選択して出力するようになされている。
【００８５】
なお、セレクタ７１−０−４は、入力バッファ７１−０−２または７１−０−３のうちの、セレクタ７１−０−１からデータが供給されていない方を選択するようになされている。従って、入力バッファ部７１−０においては、入力バッファ７１−０−２または７１−０−３のうちのいずれか一方にデータの書き込みが行われているとき、他方からは、データの読み出しが行われるようになされている。
【００８６】
入力バッファ部７１−１、メモリ部７２−０，７２−１、出力バッファ部７３−０、または７３−１も、入力バッファ部７１−０のセレクタ７１−０−１、入力バッファ７１−０−２，７１−０−３、およびセレクタ７１−０−４と対応するセレクタ７１−１−１、入力バッファ７１−１−２，７１−１−３、およびセレクタ７１−１−４、セレクタ７２−０−１、メモリ７２−０−２，７２−０−３、およびセレクタ７２−０−４、セレクタ７２−１−１、メモリ７２−１−２，７２−１−３、およびセレクタ７２−１−４、セレクタ７３−０−１、出力バッファ７３−０−２，７３−０−３、およびセレクタ７３−０−４、またはセレクタ７３−１−１、出力バッファ７３−１−２，７３−１−３、およびセレクタ７３−１−４からそれぞれ構成されている。
【００８７】
以上のように構成されるＦＦＴ演算装置においては、入力バッファ７１−０−２または７１−０−３のうちのいずれか一方にデータの書き込みが行われているとき、他方からは、データの読み出しが行われるので、入力バッファ部７１−０に対しては、データの書き込みと読み出しとを同時に行うことができる。このことは、入力バッファ部７１−０と同様に構成される入力バッファ部７１−１、メモリ部７２−０，７２−１、出力バッファ部７３−０、および７３−１についても同様であり、従って、この場合、データの読み出しと書き込みとが別に行われる図６の場合と比較して、さらに処理の高速化を図ることができる（換言すれば、入力バッファ部７１−０，７１−１、メモリ部７２−０，７２−１、出力バッファ部７３−０、または７３−１のクロックは、入力バッファ２２−０，２２−１、メモリ１５−０，１５−１、出力バッファ３２−０、または３２−１それぞれのクロックの１／２の周波数のクロックで良い）。
【００８８】
以上、本発明を適用したＦＦＴ演算装置について説明したが、このようなＦＦＴ演算装置は、例えば、前述したような、図９に示したＤＡＢの受信装置の他、ディジタル信号処理を行う装置に広く適用可能である。また、ＦＦＴの対象とするデータは、音声信号に限られるものではなく、映像信号その他のディジタル信号とすることができる。
【００８９】
なお、本実施例においては、ＦＦＴ処理を行う場合について説明したが、本発明は、逆ＦＦＴ処理を行う場合にも適用可能である（逆ＦＦＴ処理を行うには、例えば、ＲＯＭ５（５５）に記憶させておく回転因子を変えるだけで良く、従って、本明細書中におけるＦＦＴとは、広義に、逆ＦＦＴをも含むものとする）。
【００９０】
また、本実施例においては、基数Ｎが２と４である場合を例としたが、本発明は、その他の基数についても適用することが可能である。
【００９１】
さらに、図２などの実施例では、バタフライ演算器４の２つの出力を、セレクタ１３−０および１３−１の両方に供給し、セレクタ１３−０または１３−１において、そのいずれか一方または他方を選択して、セレクタ１４−０または１４−１にそれぞれ供給するとともに、セレクタ１４−０または１４−１において、セレクタ１３−０または１３−１の出力を、メモリ１５−０または１５−１にそれぞれ供給するか、あるいは、最終的なバタフライ演算結果として出力するような構成としたが、その他、例えば、バタフライ演算器４の端子ｏｕｔ０またはｏｕｔ１の出力を、セレクタ１３−０または１３−１それぞれに供給し、セレクタ１３−０または１３−１それぞれにおいて、その端子ｏｕｔ０またはｏｕｔ１の出力を、セレクタ１４−０および１４−１の両方に供給するか、あるいは、最終的なバタフライ演算結果として出力するようにするとともに、セレクタ１４−０または１４−１において、セレクタ１３−０若しくは１３−１のうちのいずれか一方または他方の出力を選択し、メモリ１５−０または１５−１にそれぞれ供給するような構成とすることも可能である。
【００９２】
但し、例えば図５や図６などの実施例について、後者の構成を適用する場合、バタフライ演算器４の端子ｏｕｔ０またはｏｕｔ１から出力される最終的なバタフライ演算結果を、それぞれ出力バッファ３２−０または３２−１にしか記憶させることができなくなるため、端子ｏｕｔ０，ｏｕｔ１から出力される最終的なバタフライ演算結果を、出力バッファ３２−０または３２−１のいずれにも記憶させることができるようにするには、本実施例で説明したような構成（前者の構成）とする必要がある。
【００９３】
【発明の効果】
請求項１に記載のＦＦＴ演算装置および請求項６に記載のＦＦＴ演算方法によれば、Ｎ個の記憶手段が、それぞれ、演算手段のバタフライ演算結果としての出力であるＮ単位のデータの書き込みを同時に行って記憶し、記憶したＮ単位のデータの読み出しを同時に行って、演算手段の入力に帰還するようにしたので、高速に、ＦＦＴ演算を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の原理を説明するためのシグナルフローを示す図である。
【図２】本発明を適用したＦＦＴ演算装置の第１実施例の構成を示すブロック図である。
【図３】図２の実施例の動作を説明するためのタイミングチャートである。
【図４】本発明を適用したＦＦＴ演算装置の第２実施例の構成を示すブロック図である。
【図５】本発明を適用したＦＦＴ演算装置の第３実施例の構成を示すブロック図である。
【図６】本発明を適用したＦＦＴ演算装置の第４実施例の構成を示すブロック図である。
【図７】本発明を適用したＦＦＴ演算装置の第５実施例の構成を示すブロック図である。
【図８】本発明を適用したＦＦＴ演算装置の第６実施例の構成を示すブロック図である。
【図９】ＤＡＢの受信装置の構成例を示すブロック図である。
【図１０】図９のＦＦＴ回路９４の構成例を示すブロック図である。
【図１１】図１０のＦＦＴ回路９４の動作を説明するタイミングチャートである。
【符号の説明】
２，３  セレクタ，  ４  バタフライ演算器，  ６，７  セレクタ，  ８  メモリ，  １０，１１−０，１１−１，１２−０，１２−１，１３−０，１３−１，１４−０，１４−１  セレクタ，  １５−０，１５−１  メモリ，  １６，２１  セレクタ，  ２２−０，２２−１  入力バッファ，  ３１  セレクタ，  ３２−０，３２−１  出力バッファ，  ３３  セレクタ，  ５１，５２−０乃至５２−３，５３−０乃至５３−３  セレクタ，  ５４  バタフライ演算器，  ５６−０乃至５６−３，５７−０乃至５７−３  セレクタ，  ５８−０乃至５８−３メモリ，  ５９−０乃至５９−３  出力バッファ，  ６０−０乃至６０−３，６１  セレクタ，  ７１−０  入力バッファ部，  ７１−０−１  セレクタ，  ７１−０−２，７１−０−３  入力バッファ，  ７１−０−４  セレクタ，  ７１−１  入力バッファ部，  ７１−１−１  セレクタ，  ７１−１−２，７１−１−３  入力バッファ，  ７１−１−４  セレクタ，  ７２−０  メモリ部，  ７２−０−１  セレクタ，  ７２−０−２，７２−０−３  メモリ，  ７２−０−４  セレクタ，  ７２−１  メモリ部，  ７２−１−１  セレクタ，  ７２−１−２，７２−１−３  メモリ，  ７２−１−４  セレクタ，  ７３−０  出力バッファ部，  ７３−０−１  セレクタ，  ７３−０−２，７３−０−３  出力バッファ，  ７３−０−４  セレクタ，  ７３−１  出力バッファ部，  ７３−１−１  セレクタ，  ７３−１−２，７３−１−３  出力バッファ，  ７３−１−４  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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