(57)【特許請求の範囲】
【請求項１】
半導体基板上に第1導電型のエピ層、第2導電型のベース層、第1導電型のソース領域を順次形成する工程と、
前記ソース領域上に絶縁膜を形成する工程と、
前記絶縁膜の所定領域をエッチング除去する工程と、
残された前記絶縁膜をマスクとして、ＲＩＥ法により、前記ソース領域、前記ベース層に接するトレンチを形成する工程と、
等方性エッチングにより、前記トレンチ側から選択的に前記絶縁膜の下方まで前記ソース領域をエッチングする工程と、
前記絶縁膜をマスクとして、前記トレンチ内部に第2導電型の不純物をイオン注入し、拡散処理を行う工程と、
前記トレンチ内部に金属層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板中にトレンチゲートを形成する工程を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記トレンチ内部に第2導電型の不純物をイオン注入し、拡散処理を行う工程の後、前記絶縁膜を、少なくとも前記エッチングされたソース領域の端部直上までエッチングする工程を備えることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にトレンチコンタクト構造を有するＭＯＳデバイスのオン抵抗低減を図った半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、携帯機器のノートパソコンや、Ｌｉイオン２次電池の制御回路等のハイサイドスイッチに用いられるＭＯＳデバイスにおいて、その微細化に伴い、トレンチコンタクト構造が採用されている。これは、図６に示すように、半導体基板１にゲート絶縁膜５を介してトレンチゲート電極６が形成されたトレンチＭＯＳデバイスであり、ｐ−ソース領域４壁面に接するようにトレンチコンタクト（金属層９）が形成されている。トレンチコンタクト直下には、キャリア抜きとしてｎ＋拡散層８が形成されている。
【０００３】
このような構造は、以下のように形成される。すなわち、図７に示すように、半導体基板１上にｐ−エピ層２、ｎ−ベース層３、ｐ−ソース領域４を順次形成し、所定の領域に、ｐ−エピ層２、ｎ−ベース層３、ｐ−ソース領域４に接するトレンチを形成し、トレンチ内部及びｐ−ソース領域表面全面にゲート絶縁膜５を形成した後、トレンチ内部で前記ゲート絶縁膜５上にゲート電極６を形成する。そして、ゲート電極６及びゲート絶縁膜５上に層間絶縁膜７を形成し、層間絶縁膜７及びゲート絶縁膜５の所定の領域をエッチング除去した後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりｎ−ベース層３に達するトレンチを形成する。
【０００４】
次いで、図８に示すように、残された層間絶縁膜７及びゲート絶縁膜５をマスクとして、トレンチ底面のｎ−ベース層３にｎ型不純物をイオン注入し、これを熱拡散処理して、ｎ＋拡散層８（キャリア抜き）を形成した後、トレンチ内部に金属層９を形成する。
【０００５】
このような構造により、これまで基板表面で取っていたソースコンタクトを基板内部で取ることができ、デバイスの微細化が可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＲＩＥにより形成されたトレンチは、底部より層間絶縁膜及びゲート絶縁膜の開口部が広く形成されており、層間絶縁膜及びゲート絶縁膜をマスクとしてｎ型不純物をイオン注入すると、実際は図９に示すように、ｐ−ソース領域にもｎ型不純物が注入され（ｎ＋拡散層８'）、ｐ−ソース領域のキャリア濃度が低下し、ドレイン−ソース間のオン特性であるオン抵抗が増大するという問題があった。
【０００７】
そこで、本発明は、従来の半導体装置の製造方法における欠点を取り除き、オン抵抗を低減することのできる半導体装置の製造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に第１導電型のエピ層、第２導電型のベース層、第１導電型のソース領域を順次形成する工程と、前記ソース領域上に絶縁膜を形成する工程と、
前記絶縁膜の所定領域をエッチング除去する工程と、
残された前記絶縁膜をマスクとして、ＲＩＥ法により、前記ソース領域、前記ベース層に接するトレンチを形成する工程と、
等方性エッチングにより、前記トレンチ側から選択的に前記絶縁膜の下方まで前記ソース領域をエッチングする工程と、
前記絶縁膜をマスクとして、前記トレンチ内部に第２導電型の不純物をイオン注入し、拡散処理を行う工程と、
前記トレンチ内部に金属層を形成する工程とを備えることを特徴とするものである。
【０００９】
また、本発明の半導体装置の製造方法においては、前記半導体基板中にトレンチゲートを形成する工程を備えることを特徴としている。
【００１０】
さらに、本発明の半導体装置の製造方法においては、前記トレンチ内部に第2導電型の不純物をイオン注入し、拡散処理を行う工程の後、前記絶縁膜を、少なくとも前記エッチングされたソース領域の端部直上までエッチングする工程を備えることを特徴としている。
【００１１】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
（実施形態１）
従来と同様に、図１に示すように、Ｓｉ基板１上にｐ−エピ層２、ｎ−ベース層３、ｐ−ソース領域４を順次形成し、所定の領域に、ｐ−エピ層２、ｎ−ベース層３、ｐ−ソース領域４に接するトレンチを形成し、トレンチ内部及びｐ−ソース領域表面全面に酸化膜からなるゲート絶縁膜５を形成した後、トレンチ内部で前記ゲート絶縁膜上にゲート電極６を形成する。そして、ゲート電極及びゲート絶縁膜上にＣＶＤ酸化膜からなる層間絶縁膜７を形成し、層間絶縁膜７及びゲート絶縁膜５の所定の領域をエッチング除去した後、ＲＩＥ法によりｎ−ベース層３に達するトレンチを形成する。
【００１２】
次いで、図２に示すように、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法を用いて、等方性エッチングにてＳｉを酸化膜に対して選択的に除去する。使用ガスはＯ２／ＣＦ４で、ｐ−ソース領域４がゲート絶縁膜５の端部直下に隠れるまでサイドエッチングする。
【００１３】
そして、図３に示すように、ひさし状の層間絶縁膜７、ゲート絶縁膜５をマスクとしてトレンチ内部にｎ型不純物として、Asをイオン注入し、これを熱拡散処理して、ｎ＋拡散層（キャリア抜き）８を形成する。そして、トレンチ内部にスパッタによりＴｉＷ（バリアメタル）とＡｌからなる金属層９を形成する。
【００１４】
このようにして形成された半導体装置において、ソース（ｐ＋）コンタクト領域の濃度低下は認められず、ソース−ドレイン間の電圧によるオン抵抗を、従来と比較したところ、図４に示すように、約８％低下していることがわかる。また、ゲートのしきい値電圧によるオン抵抗も、同様に低下している。
（実施形態２）
実施形態１と同様に、キャリア抜きを形成した後、図５に示すように、ＨＦ（又は弗化アンモニウム）及び界面活性剤を添加した弗化アンモニウムにより、ひさし状となっている層間絶縁膜、ゲート絶縁膜を、少なくともトレンチのソース領域端部直上までエッチングする（層間絶縁膜７'、ゲート絶縁膜５'）。そして、実施形態１と同様に、トレンチ内部にスパッタによりＴｉＷ（バリアメタル）とＡｌからなる金属層９'を形成する。
【００１５】
本実施形態のように、ひさし状の層間絶縁膜、ゲート絶縁膜を除去することにより、バリアメタル、及びメタルのカバレッジを改善することができる。
【００１６】
尚、実施形態１、２においては、ＰチャネルＭＯＳ−ＦＥＴを用いたが、同様に、ＮチャネルＭＯＳ−ＦＥＴにおいても適用可能である。その場合は、キャリア抜き（ｐ＋拡散層）には、ＢＦ２又はボロンをイオン注入すれば良い。
【００１７】
【発明の効果】
本発明によれば、オン抵抗を低減することのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】  本発明の半導体装置の製造方法における工程を示す図。
【図２】  本発明の半導体装置の製造方法における工程を示す図。
【図３】  本発明により形成される半導体装置を示す図。
【図４】  本発明により形成される半導体装置における特性を示す図。
【図５】  本発明により形成される半導体装置を示す図。
【図６】  従来の製造方法により形成される半導体装置を示す図。
【図７】  従来の半導体装置の製造方法における工程を示す図。
【図８】  従来の半導体装置の製造方法における工程を示す図。
【図９】  従来の半導体装置の製造方法における問題を示す図。
【符号の説明】
１  半導体基板（Ｓｉ基板）
２  ｐ−エピ層
３  ｎ−ベース層
４  ｐ−ソース領域
５、５'  ゲート絶縁膜
６  ゲート電極
７、７'  層間絶縁膜
８、８'  ｎ＋拡散層（キャリア抜き）
９、９'  金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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