(57)【要約】【課題】ベクトル合成型移相器に搭載される複数の増幅器の各々に設定される利得の制御幅を抑制すること。【解決手段】移相器は、４つ以上の増幅器を有し、４つ以上の増幅器のうち、利得が設定される一部の増幅器からの出力を合成して、任意の位相を有する出力信号を生成する。記憶部は、所定の位相範囲に出力信号の位相が存在するように、出力信号の位相と、４つ以上の増幅器のうち、２つの増幅器又は当該２つの増幅器を含む３つ以上の増幅器の各々の利得とを対応付けて記憶する。所定の位相範囲は、４つ以上の増幅器のうち、任意の２つの増幅器が増幅する２つの信号の位相で挟まれ、かつ、２つの信号の位相に達しない所定の位相範囲である。利得制御部は、出力信号の送受信に用いられる出力信号の位相に対応する利得である設定利得を記憶部から取得し、一部の増幅器となる、２つの増幅器又は３つ以上の増幅器の各々の利得を設定利得に設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
利得が可変であり、異なる位相を有する４つ以上の信号をそれぞれ増幅する４つ以上の増幅器を有し、前記４つ以上の増幅器のうち、利得が設定される一部の増幅器からの出力を合成して、任意の位相を有する出力信号を生成する移相器と、
前記４つ以上の増幅器のうち、任意の２つの増幅器が増幅する２つの信号の位相で挟まれ、かつ、前記２つの信号の位相に達しない所定の位相範囲に前記出力信号の位相が存在するように、前記出力信号の位相と、前記４つ以上の増幅器のうち、２つの増幅器又は当該２つの増幅器を含む３つ以上の増幅器の各々の利得とを対応付けて記憶する記憶部と、
前記出力信号の送受信に用いられる前記出力信号の位相に対応する利得である設定利得を前記記憶部から取得し、前記一部の増幅器となる、前記２つの増幅器又は前記３つ以上の増幅器の各々の利得を前記設定利得に設定する利得制御部と
を備えることを特徴とする無線通信装置。
【請求項２】
前記出力信号の送受信に用いられる前記出力信号の位相をランダムに切り換え、当該切り換えによって得られる複数の前記出力信号の位相の各々に関して通信品質を測定する通信品質測定部をさらに備え、
前記利得制御部は、さらに、前記通信品質測定部によって測定された通信品質が最も良好である前記出力信号の位相に対応する利得を前記設定利得として前記記憶部から取得し、前記一部の増幅器となる、前記２つの増幅器又は前記３つ以上の増幅器の各々の利得を前記設定利得に設定することを特徴とする請求項１に記載の無線通信装置。
【請求項３】
前記記憶部は、前記所定の位相範囲の中央領域に存在する前記出力信号の位相と、前記２つの増幅器の各々の利得とを対応付けて記憶し、前記所定の位相範囲の前記中央領域を挟む両端領域に存在する前記出力信号の位相と、前記３つ以上の増幅器の各々の利得とを対応付けて記憶することを特徴とする請求項１又は２に記載の無線通信装置。
【請求項４】
前記中央領域と、前記両端領域との境界の位相は、予め定められた基準に従って、予め定められることを特徴とする請求項３に記載の無線通信装置。
【請求項５】
前記記憶部に記憶される前記２つの増幅器又は前記３つ以上の増幅器の各々の利得は、前記移相器によって生成される前記出力信号の振幅が一定となるように、予め定められることを特徴とする請求項１〜４のいずれか一つに記載の無線通信装置。
【請求項６】
利得が可変であり、異なる位相を有する４つ以上の信号をそれぞれ増幅する４つ以上の増幅器を有する移相器を用いて、前記４つ以上の増幅器のうち、利得が設定される一部の増幅器からの出力を合成して、任意の位相を有する出力信号を生成し、
前記４つ以上の増幅器のうち、任意の２つの増幅器が増幅する２つの信号の位相で挟まれ、かつ、前記２つの信号の位相に達しない所定の位相範囲に前記出力信号の位相が存在するように、前記出力信号の位相と、前記４つ以上の増幅器のうち、前記２つの増幅器又は当該２つの増幅器を含む３つ以上の増幅器の各々の利得とを対応付けて記憶する記憶部から、前記出力信号の送受信に用いられる前記出力信号の位相に対応する利得である設定利得を取得し、前記一部の増幅器となる、前記２つの増幅器又は前記３つ以上の増幅器の各々の利得を前記設定利得に設定する
ことを特徴とする無線通信装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置及び無線通信装置の制御方法に関する。
【背景技術】
【０００２】
近年、無線通信の通信量の増大に伴い、３０ＧＨｚ以上の高周波帯域を用いたデータ通信が行われている。このような状況の下で、電波の減衰を抑えるための通信方式として、アレー合成方式が注目されている。アレー合成方式は、任意の位相を有する出力信号を複数のアンテナから出力して合成することで、各アンテナの指向性を高め、電波の減衰を抑える技術である。
【０００３】
アレー合成方式を採用する無線通信装置では、任意の位相を実現するために、ベクトル合成型移相器が用いられことがある。ベクトル合成型移相器は、利得が可変である２つの増幅器であって、入力信号から分岐された、互いに９０°位相が異なる２つの信号を増幅する２つの増幅器を有し、これら２つの増幅器からの出力を合成して、任意の位相を有する出力信号を生成する。出力信号の位相は、ベクトル合成型移相器に搭載される２つの増幅器の各々の利得が制御されることによって、変化する。
【０００４】
なお、ベクトル合成型移相器を用いて任意の位相を実現する技術として、ベクトル合成型移相器に、互いに位相が９０°異なる４つの信号をそれぞれ増幅する４つの増幅器を搭載し、いずれか２つの増幅器からの出力を合成して、出力信号を生成する従来技術がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７１４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来技術では、ベクトル合成型移相器に搭載される複数の増幅器の各々に設定される利得の制御幅が増大してしまうという問題がある。
【０００７】
すなわち、従来技術では、ベクトル合成型移相器に搭載される４つの増幅器のうち、いずれか２つの増幅器からの出力を合成して、出力信号を生成するが、出力信号の位相が、２つの増幅器により増幅される２つの信号の位相で挟まれる位相範囲に存在する。このため、従来技術では、上述した位相範囲の両端付近に対応する位相を有する出力信号を生成する場合に、２つの増幅器のうち、一方の増幅器の利得を他方の増幅器の利得に対して大幅に増大させた上で、２つの増幅器の出力を合成する。言い換えると、従来技術では、２つの増幅器の各々に設定される利得の差を増大させ、差が増大された２つの利得で２つの信号を増幅する。その結果、従来技術では、ベクトル合成型移相器に搭載される複数の増幅器の各々に設定される利得の制御幅が増大してしまう恐れがあった。
【０００８】
開示の技術は、上記に鑑みてなされたものであって、ベクトル合成型移相器に搭載される複数の増幅器の各々に設定される利得の制御幅を抑制することができる無線通信装置及び無線通信装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願の開示する無線通信装置は、一つの態様において、移相器と、記憶部と、利得制御部とを備える。前記移相器は、利得が可変であり、異なる位相を有する４つ以上の信号をそれぞれ増幅する４つ以上の増幅器を有し、前記４つ以上の増幅器のうち、利得が設定される一部の増幅器からの出力を合成して、任意の位相を有する出力信号を生成する。前記記憶部は、所定の位相範囲に前記出力信号の位相が存在するように、前記出力信号の位相と、前記４つ以上の増幅器のうち、２つの増幅器又は当該２つの増幅器を含む３つ以上の増幅器の各々の利得とを対応付けて記憶する。前記所定の位相範囲は、前記４つ以上の増幅器のうち、任意の２つの増幅器が増幅する２つの信号の位相で挟まれ、かつ、前記２つの信号の位相に達しない所定の位相範囲である。前記利得制御部は、前記出力信号の送受信に用いられる前記出力信号の位相に対応する利得である設定利得を前記記憶部から取得し、前記一部の増幅器となる、前記２つの増幅器又は前記３つ以上の増幅器の各々の利得を前記設定利得に設定する。
【発明の効果】
【００１０】
本願の開示する無線通信装置の一つの態様によれば、ベクトル合成型移相器に搭載される複数の増幅器の各々に設定される利得の制御幅を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施例１に係る無線通信装置の構成例を示すブロック図である。
【図２】図２は、実施例１における移相器の構成例を示すブロック図である。
【図３】図３は、実施例１における記憶部の一例を示す図である。
【図４】図４は、実施例１における所定の位相範囲と、所定の位相範囲を挟む２つの信号の位相との関係を示す図である。
【図５】図５は、実施例１における利得制御部による処理の一例を説明するための図である。
【図６】図６は、実施例１に係る無線通信装置の処理の流れの一例を示すシーケンス図である。
【図７】図７は、実施例１における利得制御処理の流れの一例を示すフローチャートである。
【図８】図８は、実施例２に係る無線通信装置の構成例を示すブロック図である。
【図９】図９は、実施例２における移相器の構成例を示すブロック図である。
【図１０】図１０は、実施例２における所定の位相範囲と、所定の位相範囲を挟む２つの信号の位相との関係を示す図である。
【図１１】図１１は、実施例２における利得制御部による処理の一例を説明するための図である。
【図１２】図１２は、無線通信装置のハードウェア構成図である。
【図１３】図１３は、前提技術の無線通信装置に適用されるベクトル合成型移相器の構成例を示す図である。
【図１４Ａ】図１４Ａは、前提技術の無線通信装置における出力信号の位相の変化を説明するための図である。
【図１４Ｂ】図１４Ｂは、前提技術の無線通信装置における出力信号の位相の変化を説明するための図である。
【発明を実施するための形態】
【００１２】
以下に、本願の開示する無線通信装置及び無線通信装置の制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示する無線通信装置が限定されるものではない。
【００１３】
まず、図１３、図１４Ａ及び図１４Ｂを参照して、本願の開示する無線通信装置の前提となる技術について説明する。図１３は、前提技術の無線通信装置に適用されるベクトル合成型移相器の構成例を示す図である。図１３に示すように、前提技術に係るベクトル合成型移相器１は、９０°Ｈｙｂｒｉｄ２と、ＶＧＡ（Variable  Gain  Amplifier）３と、ＶＧＡ４と、合成器５とを有する。
【００１４】
９０°Ｈｙｂｒｉｄ２は、入力端子からの入力信号を、互いに９０°位相が異なる２つの信号に分岐する。９０°Ｈｙｂｒｉｄ２は、分岐により得られた２つの信号のうち位相が０°である信号（以下「０°信号」という）をＶＧＡ３へ出力し、位相が９０°である信号（以下「９０°信号」という）をＶＧＡ４へ出力する。
【００１５】
ＶＧＡ３は、可変利得増幅器である。ＶＧＡ３は、図示しない利得制御部から利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ３は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ３は、０°信号の入力を９０°Ｈｙｂｒｉｄ２から受ける。そして、ＶＧＡ３は、ＶＧＡ制御信号で指定された設定利得で０°信号を増幅し、増幅した０°信号を合成器５へ出力する。
【００１６】
ＶＧＡ４は、可変利得増幅器である。ＶＧＡ４は、図示しない利得制御部から利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ４は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ４は、９０°信号の入力を９０°Ｈｙｂｒｉｄ２から受ける。そして、ＶＧＡ４は、ＶＧＡ制御信号で指定された設定利得で９０°信号を増幅し、増幅した９０°信号を合成器５へ出力する。
【００１７】
合成器５は、ＶＧＡ３が増幅した０°信号の入力をＶＧＡ３から受ける。合成器５は、ＶＧＡ４が増幅した９０°信号の入力をＶＧＡ４から受ける。合成器５は、ＶＧＡ３からの０°信号と、ＶＧＡ４からの９０°信号とを合成して、０°信号と９０°信号とのベクトル和である出力信号を生成し、生成した出力信号を出力端子へ出力する。合成器５から出力される出力信号の位相は、ＶＧＡ３及びＶＧＡ４の各々の利得がＶＧＡ制御信号により制御されることによって、０°〜９０°の位相範囲で変化する。
【００１８】
図１４Ａ及び図１４Ｂは、前提技術の無線通信装置における出力信号の位相の変化を説明するための図である。図１４Ａ及び図１４Ｂは、それぞれ、ＶＧＡ３及びＶＧＡ４のうち、いずれか一方に設定される利得を固定し、かつ、他方に設定される利得を変化させた場合に、合成器５から出力される出力信号の位相の変化を示したものである。図１４Ａ及び図１４Ｂにおいて、横軸は、ＶＧＡ３又はＶＧＡ４の利得を変化させるための電圧（Ｖ）を示し、縦軸は、合成器４から出力される出力信号の位相の変化量（ｄｅｇ）を示している。なお、ＶＧＡ３又はＶＧＡ４の利得は、電圧が０〜３Ｖの範囲で変化する場合に、４５〜０ｄＢの範囲で変化するものとする。
【００１９】
図１４Ａ及び図１４Ｂに示すように、合成器４から出力される出力信号の位相の変化量は、ＶＧＡ３又はＶＧＡ４の利得を４５〜０ｄＢの範囲で変化させた場合に、−９０°〜０°の範囲で変化する。言い換えると、合成器４から出力される出力信号の位相は、ＶＧＡ３又はＶＧＡ４の利得を４５〜０ｄＢの範囲で変化させた場合に、０°〜９０°の位相範囲で変化する。
【００２０】
ここで、前提技術の無線通信装置の問題点を説明する。すなわち、前提技術の無線通信装置では、出力信号の位相が、ＶＧＡ３及びＶＧＡ４により増幅される０°信号及び９０°信号の位相で挟まれる、０°〜９０°の位相範囲に存在する。このため、前提技術では、この位相範囲の両端付近（０°、９０°付近）に対応する位相を有する出力信号を生成する場合に、ＶＧＡ３及びＶＧＡ４のうち、一方の利得を他方の利得に対して大幅に増大させた上で、ＶＧＡ３及びＶＧＡ４の出力を合成する。例えば、前提技術では、位相が０°である出力信号又は位相が９０°である出力信号を生成する場合に、図１４Ａ及び図１４Ｂに示すように、ＶＧＡ３又はＶＧＡ４の利得を４５〜０ｄＢの範囲で最大限に変化させる。言い換えると、前提技術では、ＶＧＡ３及びＶＧＡ４の各々に設定される利得の差を最大限に増大させた上で、ＶＧＡ３及びＶＧＡ４の出力を合成することによって、位相が０°である出力信号又は位相が９０°である出力信号を生成する。その結果、前提技術では、ベクトル合成型移相器１に搭載される複数のＶＧＡの各々に設定される利得の制御幅が増大してしまう恐れがあった。
【実施例１】
【００２１】
図１は、実施例１に係る無線通信装置の構成例を示すブロック図である。図１に示すように、本実施例に係る無線通信装置１は、アンテナ１０−１〜１０−４と、移相器１１−１〜１１−４と、合成器１２と、ＲＦ（Radio  Frequency）部１３と、ＡＤＣ（Analog  to  Digital  Converter）１４とを有する。また、無線通信装置１は、ＤＡＣ（Digital  to  Analog  Converter）１５と、ＢＢ（Base  Band）処理部１６と、記憶部１７と、制御部１８と、ＤＡＣ１９とを有する。
【００２２】
なお、アンテナ１０−１〜１０−４の構成及び機能は同様であるため、以下では、これらを特に区別しない場合には「アンテナ１０」と表記する。また、移相器１１−１〜１１−４の構成及び機能は同様であるため、以下では、これらを特に区別しない場合には「移相器１１」と表記する。
【００２３】
アンテナ１０は、相手側の無線通信装置から送信された信号を受信し、受信した信号を入力信号として移相器１１へ出力する。また、アンテナ１０は、それぞれ、移相器１１から出力される出力信号を受け、電磁波として空間に放射する。
【００２４】
移相器１１は、利得が可変であり、異なる位相を有する４つ以上の信号をそれぞれ増幅する４つ以上のＶＧＡを有し、４つ以上のＶＧＡのうち、利得が設定される一部のＶＧＡからの出力を合成して、任意の位相を有する出力信号を生成する。本実施例では、移相器１１は、６つのＶＧＡを有し、６つのＶＧＡのうち、利得が設定される一部のＶＧＡからの出力を合成して、任意の位相を有する出力信号を生成する。移相器１１は、生成した出力信号をアンテナ１０又は合成器１２へ出力する。
【００２５】
図２は、実施例１における移相器の構成例を示すブロック図である。図２に示すように、移相器１１は、分配器１１１〜１１６と、遅延器１１７〜１２２と、ＶＧＡ１２３〜１２８と、合成器１２９〜１３４とを有する。
【００２６】
分配器１１１は、入力端子からの入力信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を分配器１１２へ出力し、他方の信号を分配器１１３へ出力する。ここで、入力端子は、アンテナ１０又は合成器１２へ選択的に接続し得るものとする。分配器１１２は、分配器１１１からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を分配器１１４へ出力し、他方の信号を分配器１１５へ出力する。分配器１１３は、分配器１１１からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を終端抵抗へ出力し、他方の信号を分配器１１６へ出力する。分配器１１４は、分配器１１２からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を遅延器１１７へ出力し、他方の信号を遅延器１１８へ出力する。分配器１１５は、分配器１１２からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を遅延器１１９へ出力し、他方の信号を遅延器１２０へ出力する。分配器１１６は、分配器１１３からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を遅延器１２１へ出力し、他方の信号を遅延器１２２へ出力する。
【００２７】
遅延器１１７は、分配器１１４からの信号を遅延させて、位相が３０°である信号（以下「３０°信号」という）を生成し、３０°信号をＶＧＡ１２３へ出力する。遅延器１１８は、分配器１１４からの信号を遅延させて、位相が９０°である信号（以下「９０°信号」という）を生成し、９０°信号をＶＧＡ１２４へ出力する。遅延器１１９は、分配器１１５からの信号を遅延させて、位相が１５０°である信号（以下「１５０°信号」という）を生成し、１５０°信号をＶＧＡ１２５へ出力する。遅延器１２０は、分配器１１５からの信号を遅延させて、位相が２１０°である信号（以下「２１０°信号」という）を生成し、２１０°信号をＶＧＡ１２６へ出力する。遅延器１２１は、分配器１１６からの信号を遅延させて、位相が２７０°である信号（以下「２７０°信号」という）を生成し、２７０°信号をＶＧＡ１２７へ出力する。遅延器１２２は、分配器１１６からの信号を遅延させて、位相が３３０°である信号（以下「３３０°信号」）を生成し、３３０°信号をＶＧＡ１２８へ出力する。３０°信号、９０°信号、１５０°信号、２１０°信号、２７０°信号及び３３０°信号は、異なる位相を有する４つ以上の信号の一例である。
【００２８】
ＶＧＡ１２３は、可変利得増幅器である。ＶＧＡ１２３は、後述する制御部１８の利得制御部１８２から、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ１２３は、ＶＧＡ制御信号を受信した場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ１２３は、３０°信号の入力を遅延器１１７から受ける。そして、ＶＧＡ１２３は、ＶＧＡ制御信号で指定された設定利得で３０°信号を増幅し、増幅した３０°信号を合成器１２９へ出力する。なお、ＶＧＡ１２３は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、３０°信号を合成器１２９へ出力しない。
【００２９】
ＶＧＡ１２４は、可変利得増幅器である。ＶＧＡ１２４は、制御部１８の利得制御部１８２から、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ１２４は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ１２４は、９０°信号の入力を遅延器１１８から受ける。そして、ＶＧＡ１２４は、ＶＧＡ制御信号で指定された設定利得で９０°信号を増幅し、増幅した９０°信号を合成器１２９へ出力する。なお、ＶＧＡ１２４は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、９０°信号を合成器１２９へ出力しない。
【００３０】
ＶＧＡ１２５は、可変利得増幅器である。ＶＧＡ１２５は、制御部１８の利得制御部１８２から、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ１２５は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ１２５は、１５０°信号の入力を遅延器１１９から受ける。そして、ＶＧＡ１２５は、ＶＧＡ制御信号で指定された設定利得で１５０°信号を増幅し、増幅した１５０°信号を合成器１３０へ出力する。なお、ＶＧＡ１２５は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、１５０°信号を合成器１３０へ出力しない。
【００３１】
ＶＧＡ１２６は、可変利得増幅器である。ＶＧＡ１２６は、制御部１８の利得制御部１８２から、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ１２６は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ１２６は、２１０°信号の入力を遅延器１２０から受ける。そして、ＶＧＡ１２６は、ＶＧＡ制御信号で指定された設定利得で２１０°信号を増幅し、増幅した２１０°信号を合成器１３０へ出力する。なお、ＶＧＡ１２６は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、２１０°信号を合成器１３０へ出力しない。
【００３２】
ＶＧＡ１２７は、可変利得増幅器である。ＶＧＡ１２７は、制御部１８の利得制御部１８２から、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ１２７は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ１２７は、２７０°信号の入力を遅延器１２１から受ける。そして、ＶＧＡ１２７は、ＶＧＡ制御信号で指定された設定利得で２７０°信号を増幅し、増幅した２７０°信号を合成器１３１へ出力する。なお、ＶＧＡ１２７は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、２７０°信号を合成器１３１へ出力しない。
【００３３】
ＶＧＡ１２８は、可変利得増幅器である。ＶＧＡ１２８は、制御部１８の利得制御部１８２から、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ１２８は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ１２８は、３３０°信号の入力を遅延器１２２から受ける。そして、ＶＧＡ１２８は、ＶＧＡ制御信号で指定された設定利得で３３０°信号を増幅し、増幅した３３０°信号を合成器１３１へ出力する。なお、ＶＧＡ１２８は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、３３０°信号を合成器１３１へ出力しない。
【００３４】
合成器１２９は、ＶＧＡ１２３が増幅した３０°信号の入力をＶＧＡ１２３から受ける。合成器１２９は、ＶＧＡ１２４が増幅した９０°信号の入力をＶＧＡ１２４から受ける。合成器１２９は、３０°信号の入力及び９０°信号の入力の両方の信号を受けると、３０°信号と、９０°信号とを合成して、３０°信号と９０°信号とのベクトル和である出力信号を生成し、生成した出力信号を合成器１３２へ出力する。また、合成器１２９は、ＶＧＡ１２３が増幅した３０°信号の入力及びＶＧＡ１２４が増幅した９０°信号の入力のいずれかの信号のみを受けると、３０°信号又は９０°信号を出力信号として合成器１３２へ出力する。
【００３５】
合成器１３０は、ＶＧＡ１２５が増幅した１５０°信号の入力をＶＧＡ１２５から受ける。合成器１３０は、ＶＧＡ１２６が増幅した２１０°信号の入力をＶＧＡ１２６から受ける。合成器１３０は、１５０°信号の入力及び２１０°信号の入力の両方の信号を受けると、１５０°信号と、２１０°信号とを合成して、１５０°信号と２１０°信号とのベクトル和である出力信号を生成し、生成した出力信号を合成器１３２へ出力する。また、合成器１３０は、ＶＧＡ１２５が増幅した１５０°信号の入力及びＶＧＡ１２６が増幅した２１０°信号の入力のいずれかの信号のみを受けると、１５０°信号又は２１０°信号を出力信号として合成器１３２へ出力する。
【００３６】
合成器１３１は、ＶＧＡ１２７が増幅した２７０°信号の入力をＶＧＡ１２７から受ける。合成器１３１は、ＶＧＡ１２８が増幅した３３０°信号の入力をＶＧＡ１２８から受ける。合成器１３１は、２７０°信号の入力及び３３０°信号の入力の両方の信号を受けると、２７０°信号と、３３０°信号とを合成して、２７０°信号と３３０°信号とのベクトル和である出力信号を生成し、生成した出力信号を合成器１３３へ出力する。また、合成器１３１は、ＶＧＡ１２７が増幅した２７０°信号の入力及びＶＧＡ１２８が増幅した３３０°信号の入力のいずれかの信号のみを受けると、２７０°信号又は３３０°信号を出力信号として合成器１３３へ出力する。
【００３７】
合成器１３２は、出力信号の入力を合成器１２９から受ける。合成器１３２は、出力信号の入力を合成器１３０から受ける。合成器１３２は、合成器１２９からの出力信号と、合成器１３０からの出力信号とを合成して、これらの出力信号のベクトル和である出力信号を生成し、生成した出力信号を合成器１３４へ出力する。
【００３８】
合成器１３３は、出力信号の入力を合成器１３１から受ける。合成器１３３は、合成器１３１からの出力信号と、終端抵抗からの出力信号とを合成して、これらの出力信号のベクトル和である出力信号を生成し、生成した出力信号を合成器１３４へ出力する。なお、終端抵抗からの出力信号は「０」であるので、合成器１３３は、合成器１３１からの出力信号をそのまま合成器１３４へ出力することとなる。
【００３９】
合成器１３４は、出力信号の入力を合成器１３２から受ける。合成器１３４は、出力信号の入力を合成器１３３から受ける。合成器１３４は、合成器１３２からの出力信号と、合成器１３３からの出力信号とを合成して、これらの出力信号のベクトル和である出力信号を生成し、生成した出力信号を出力端子へ出力する。ここで、出力端子は、アンテナ１０又は合成器１２へ選択的に接続し得るものとする。合成器１３４から出力される出力信号の位相は、ＶＧＡ１２３〜１２８のうち、一部のＶＧＡの各々の利得がＶＧＡ制御信号により制御されることによって、０°〜３６０°の位相範囲で変化する。
【００４０】
図１の説明に戻る。合成器１２は、４つの出力信号の入力を移相器１１−１〜１１−４から受ける。合成器１２は、４つの出力信号を合成し、合成により得られた出力信号を受信信号としてＲＦ部１３へ出力する。また、合成器１２は、送信信号の入力をＲＦ部１３から受ける。合成器１２は、送信信号を４つの入力信号へ分岐し、分岐により得られた４つの入力信号を移相器１１−１〜１１−４へ出力する。
【００４１】
ＲＦ部１３は、受信信号の入力を合成器１２から受ける。ＲＦ部１３は、受信信号に対して、無線周波数からベースバンドへの変換や直交変調を行い、得られたベースバンド信号をＡＤＣ１４へ出力する。また、ＲＦ部１３は、送信信号の入力をＤＡＣ１５から受ける。ＲＦ部１３は、送信信号に対して、ベースバンドから無線周波数への変換や直交変調を行い、得られた送信信号を合成器１２へ出力する。
【００４２】
ＡＤＣ１４は、受信信号の入力をＲＦ部１３から受ける。ＡＤＣ１４は、受信信号をディジタル信号に変換する。ＡＤＣ１４は、ディジタル信号に変換された受信信号をＢＢ処理部１６へ出力する。
【００４３】
ＤＡＣ１５は、ベースバンド信号である送信信号の入力をＢＢ処理部１６から受ける。ＤＡＣ１５は、送信信号をアナログ信号に変換する。ＤＡＣ１５は、アナログ信号に変換された送信信号をＲＦ部１３へ出力する。
【００４４】
ＢＢ処理部１６は、ベースバンド信号である送信信号を生成し、生成した送信信号をＤＡＣ１５へ出力する。例えば、ＢＢ処理部１６は、相手側の無線通信装置を探索するサーチパケットや、データパケット等を送信信号として生成する。また、ＢＢ処理部１６は、受信信号の入力をＡＤＣ１４から受け、受信信号に対して、復調処理等の所定のベースバンド処理を施す。
【００４５】
記憶部１７は、所定の位相範囲に出力信号の位相が存在するように、出力信号の位相と、ＶＧＡ１２３〜１２８のうち、２つのＶＧＡ又は当該２つのＶＧＡを含む３つ以上のＶＧＡの各々の利得とを対応付けて記憶する。ここで、所定の位相範囲とは、ＶＧＡ１２３〜１２８のうち、任意の２つのＶＧＡが増幅する２つの信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。図３は、実施例１における記憶部の一例を示す図である。
【００４６】
図３に示すように、記憶部１７は、０°〜６０°の位相範囲に出力信号の位相が存在するように、出力信号の位相と、２つのＶＧＡ又は当該２つのＶＧＡを含む３つのＶＧＡの各々の利得とを対応付けて記憶する。ここで、０°〜６０°の位相範囲は、２つのＶＧＡ１２４、１２８が増幅する９０°信号、３３０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない所定の位相範囲である。なお、利得「ＯＦＦ」は、ＶＧＡの利得が指定されないことを示す。また、図３では図示を省略するが、記憶部１７は、０°〜６０°の位相範囲以外の所定の位相範囲に出力信号の位相が存在するように、出力信号の位相と、２つのＶＧＡ又は３つのＶＧＡの各々の利得とを対応付けて記憶する。
【００４７】
図４は、実施例１における所定の位相範囲と、所定の位相範囲を挟む２つの信号の位相との関係を示す図である。図４に示すように、所定の位相範囲としては、０°〜６０°、６０°〜１２０°、１２０°〜１８０°、１８０°〜２４０°、２４０°〜３００°及び３００°〜３６０°の位相範囲が存在する。このうち、０°〜６０°の位相範囲は、上述したように、２つのＶＧＡ１２４、１２８が増幅する９０°信号、３３０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、６０°〜１２０°の位相範囲は、２つのＶＧＡ１２３、１２５が増幅する３０°信号、１５０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、１２０°〜１８０°の位相範囲は、２つのＶＧＡ１２４、１２６が増幅する９０°信号、２１０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、１８０°〜２４０°の位相範囲は、２つのＶＧＡ１２５、１２７が増幅する１５０°信号、２７０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、２４０°〜３００°の位相範囲は、２つのＶＧＡ１２６、１２８が増幅する２１０°信号、３３０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、３００°〜３６０°の位相範囲は、２つのＶＧＡ１２７、１２３が増幅する２７０°信号、３０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。記憶部１７は、図４に示したような６つの所定の位相範囲に出力信号の位相が存在するように、出力信号の位相と、２つのＶＧＡ又は当該２つのＶＧＡを含む３つのＶＧＡの各々の利得とを対応付けて記憶する。
【００４８】
また、記憶部１７は、所定の位相範囲の中央領域に存在する出力信号の位相と、２つのＶＧＡの各々の利得とを対応付けて記憶し、所定の位相範囲の中央領域を挟む両端領域に存在する出力信号の位相と、３つのＶＧＡの各々の利得とを対応付けて記憶する。図３の例では、記憶部１７は、０°〜６０°の位相範囲の中央領域である１０°〜５０°に存在する出力信号の位相と、２つのＶＧＡ１２４、１２８の各々の利得とを対応付けて記憶する。また、図３の例では、記憶部１７は、０°〜６０°の位相範囲の中央領域を挟む両端領域０°〜５°、５５°〜６０°に存在する出力信号の位相と、３つのＶＧＡ１２４、１２８、１２７又は３つのＶＧＡ１２４、１２８、１２５の各々の利得を対応付けて記憶する。ここで、中央領域と、両端領域との境界の位相は、予め定められた基準に従って、予め定められる。例えば、中央領域と、両端領域との境界の位相は、出力信号の振幅の偏差及び出力信号の位相の偏差が、出力信号の送受信に用いられる周波数帯域内で最小となるように、予め定められる。
【００４９】
また、記憶部１７に記憶される２つのＶＧＡ又は３つの以上のＶＧＡの各々の利得は、移相器１１によって生成される出力信号の振幅が一定となるように、予め定められる。
【００５０】
制御部１８は、通信品質測定部１８１と、利得制御部１８２とを有する。
【００５１】
通信品質測定部１８１は、出力信号の送受信に用いられる出力信号の位相（以下「送受信用位相」という）をランダムに切り替え、切り替えによって得られる複数の送受信用位相の各々に関して通信品質を測定する。具体的には、通信品質測定部１８１は、送受信用位相を切り替えると、切り替え後の送受信用位相を利得制御部１８２へ通知する。送受信用位相に対応する利得である設定利得が、利得制御部１８２によって移相器１１内の一部の増幅器に設定されると、通信品質測定部１８１は、相手側の無線通信装置を探索するサーチパケットをＢＢ処理部１６に生成させる。サーチパケットが相手側の無線通信装置へ送信され、相手側の無線通信装置からチャネル情報がフィードバック送信されると、通信品質測定部１８１は、チャネル情報を用いて、通信品質を測定する。通信品質としては、例えば、信号対干渉雑音電力比（ＳＩＮＲ：Signal-to-Interference  and  Noise  Ratio）等が算出される。通信品質測定部１８１は、測定した通信品質を送受信用位相に対応付けて内部メモリに格納する。通信品質測定部１８１は、送受信用位相の切り換えから、内部メモリへの通信品質の格納までの一連の処理を繰り返すことによって、複数の送受信用位相の各々に関して通信品質を測定する。
【００５２】
利得制御部１８２は、送受信用位相に対応する利得である設定利得を記憶部１７から取得し、移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する。具体的には、利得制御部１８２は、通信品質測定部１８から通知される送受信用位相に対応する設定利得を記憶部１７から取得し、取得した設定利得を移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々へ通知するＶＧＡ制御信号を生成する。そして、利得制御部１８２は、生成したＶＧＡ制御信号をＤＡＣ１９へ出力する。
【００５３】
また、利得制御部１８２は、通信品質測定部１８１によって測定された通信品質が最も良好である送受信用位相に対応する利得を設定利得として記憶部１７から取得し、移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する。具体的には、利得制御部１８２は、通信品質測定部１８１の内部メモリを参照し、通信品質が最も良好である送受信用位相を最適位相として決定し、最適位相に対応する利得を設定利得として記憶部１７から取得する。そして、利得制御部１８２は、取得した設定利得を移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々へ通知するＶＧＡ制御信号を生成する。本実施例では、４つの移相器１１（移相器１１−１〜１１−４）が存在するので、利得制御部１８２は、４つのＶＧＡ制御信号を生成する。そして、利得制御部１８２は、生成したＶＧＡ制御信号をＤＡＣ１９へ出力する。
【００５４】
ＤＡＣ１９は、ＶＧＡ制御信号の入力を利得制御部１８２から受ける。ＤＡＣ１９は、ＶＧＡ制御信号をアナログ信号に変換し、アナログ信号に変換されたＶＧＡ制御信号を移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々へ出力する。
【００５５】
なお、上記の記憶部１７は、メモリやハードディスクなどの記憶装置により実現される。また、制御部１８は、ＣＰＵ（Central  Processing  Unit）及び該ＣＰＵにて解析実行されるプログラムにて実現される。或いは、制御部１８は、ＦＰＧＡ（Field  Programmable  Gate  Array）を用いて実現しても良い。
【００５６】
次に、図５を参照して、利得制御部１８２による処理の一例を説明する。図５は、実施例１における利得制御部による処理の一例を説明するための図である。図５において、３０°に対応する矢印は、ＶＧＡ１２３が増幅する３０°信号のベクトルを示している。また、９０°に対応する矢印は、ＶＧＡ１２４が増幅する９０°信号のベクトルを示している。また、１５０°に対応する矢印は、ＶＧＡ１２５が増幅する１５０°信号のベクトルを示している。また、２１０°に対応する矢印は、ＶＧＡ１２６が増幅する２１０°信号のベクトルを示している。また、２７０°に対応する矢印は、ＶＧＡ１２７が増幅する２７０°信号のベクトルを示している。また、３３０°に対応する矢印は、ＶＧＡ１２８が増幅する３３０°信号のベクトルを示している。
【００５７】
また、図５では、所定の位相範囲の一例として、ＶＧＡ１２３〜１２８のうち、ＶＧＡ１２４、１２８が増幅する９０°信号、３３０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない０°〜６０°の位相範囲Ｐ１が示されている。また、図５では、位相範囲Ｐ１の中央領域Ｐ１−１と、位相範囲Ｐ１の中央領域Ｐ１−１を挟む両端領域Ｐ１−２とが示されている。
【００５８】
利得制御部１８２は、通信品質測定部１８１から通知される送受信用位相に対応する利得である設定利得を記憶部１７から取得し、移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する。例えば、利得制御部１８２は、通知される送受信用位相が位相範囲Ｐ１の中央領域Ｐ１−１に存在する場合、以下の処理を行う。すなわち、利得制御部１８２は、通知される送受信用位相に対応するＶＧＡ１２４、１２８の設定利得を記憶部１７から取得し、移相器１１内のＶＧＡ１２４、１２８の各々の利得を設定利得に設定する。これにより、図５に示すように、利得が設定利得に設定されたＶＧＡ１２４の出力Ｖ１−１と、利得が設定利得に設定されたＶＧＡ１２８の出力Ｖ１−２とが合成されて、位相範囲Ｐ１の中央領域Ｐ１−１に存在する出力信号Ｖ１が生成される。
【００５９】
また、例えば、利得制御部１８２は、通知される送受信用位相が位相範囲Ｐ１の両端領域Ｐ１−２に存在する場合、以下の処理を行う。すなわち、利得制御部１８２は、通知される送受信用位相に対応する、ＶＧＡ１２４、１２８を含む３つのＶＧＡの設定利得を記憶部１７から取得し、移相器１１内の３つのＶＧＡの各々の利得を設定利得に設定する。これにより、図５に示すように、利得が設定利得に設定された３つのＶＧＡの出力が合成されて、位相範囲Ｐ１の両端領域Ｐ１−２に存在する出力信号Ｖ２が生成される。
【００６０】
このように、本実施例に係る無線通信装置１では、出力信号Ｖ１又は出力信号Ｖ２の位相が位相範囲Ｐ１に存在するように、移相器１１内の２つのＶＧＡ又は３つのＶＧＡの各々の利得を設定利得に設定する。ここで、位相範囲Ｐ１は、ＶＧＡ１２３〜１２８のうち、ＶＧＡ１２４、１２８が増幅する９０°信号、３３０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない０°〜６０°の位相範囲である。このため、９０°信号、３３０°信号を増幅するＶＧＡ１２４、１２８のうち、一方のＶＧＡの利得を他方のＶＧＡの利得に対して大幅に増大させることなく、０°〜６０°の位相範囲に存在する出力信号Ｖ１又は出力信号Ｖ２を生成することができる。その結果、本実施例に係る無線通信装置１では、ベクトル合成型移相器に搭載される複数のＶＧＡの各々に設定される利得の制御幅を抑制することが可能となる。
【００６１】
また、本実施例に係る無線通信装置１では、出力信号の位相が位相範囲Ｐ１の両端領域Ｐ１−２に存在する場合、移相器１１内の３つのＶＧＡの各々の利得を設定利得に設定する。このため、本実施例に係る無線通信装置１では、９０°信号、３３０°信号を増幅するＶＧＡ１２４、１２８の各々の利得を設定利得に設定する手法と比較して、ＶＧＡの利得差をさらに抑制することができる。その結果、ベクトル合成型移相器に搭載される複数のＶＧＡの各々に設定される利得の制御幅をさらに抑制することが可能となる。
【００６２】
次に、本実施例に係る無線通信装置１の処理の流れについて説明する。図６は、実施例１に係る無線通信装置の処理の流れの一例を示すシーケンス図である。図６において、「無線通信装置Ｔｘ」は、送信側の無線通信装置１に対応し、「無線通信装置Ｒｘ」は、受信側の無線通信装置１に対応するものとする。
【００６３】
無線通信装置Ｔｘの通信品質測定部１８１は、送受信用位相を切り替える（ステップＳ１１）。通信品質測定部１８１は、切り替え後の送受信用位相を利得制御部１８２へ通知する。
【００６４】
無線通信装置Ｔｘの利得制御部１８２は、利得制御処理を行う（ステップＳ１２）。利得制御処理は、移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する処理である。利得制御処理の詳細は、後に説明する。
【００６５】
無線通信装置Ｔｘの通信品質測定部１８１は、相手側の無線通信装置を探索するサーチパケットを送信信号としてＢＢ処理部１６に生成させる。生成されたサーチパケットは、無線通信装置Ｔｘから無線通信装置Ｒｘへ送信される（ステップＳ１３）。
【００６６】
無線通信装置Ｒｘの通信品質測定部１８１は、サーチパケットを受信する。通信品質測定部１８１は、受信したサーチパケットを用いてチャネル推定を行い、チャネル情報を取得する（ステップＳ１４）。取得されたチャネル情報は、無線通信装置Ｒｘから無線通信装置Ｔｘへフィードバック送信される（ステップＳ１５）。
【００６７】
無線通信装置Ｔｘの通信品質測定部１８１は、チャネル情報がフィードバック送信されると、チャネル情報を用いて、通信品質であるＳＩＮＲを算出する（ステップＳ１６）。通信品質測定部１８１は、ＳＩＮＲをステップＳ１１で切り替えた送信用位相に対応付けて内部メモリに格納する（ステップＳ１７）。ステップＳ１１〜ステップＳ１７を含む一連の処理であるルーチンＡは、所定の回数だけ繰り返される。これにより、無線通信装置Ｔｘの通信品質測定部１８１は、複数の送受信用位相の各々に関してＳＩＮＲを測定する。
【００６８】
無線通信装置Ｔｘの利得制御部１８２は、通信品質測定部１８１の内部メモリを参照し、通信品質が最も良好である送受信用位相を最適位相として決定する（ステップＳ１８）。
【００６９】
無線通信装置Ｔｘの利得制御部１８２は、利得制御処理を行う（ステップＳ１９）。利得制御処理は、移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する処理である。利得制御処理の詳細は、後に説明する。
【００７０】
無線通信装置ＴｘのＢＢ処理部１６は、データパケットを送信信号として生成する。生成されたデータパケットは、無線通信装置Ｔｘから無線通信装置Ｒｘへ送信される（ステップＳ２０）。
【００７１】
図７は、実施例１における利得制御処理の流れの一例を示すフローチャートである。なお、図７に示した利得制御処理は、図６に示したステップＳ１２及びステップＳ１９に対応する。
【００７２】
図７に示すように、利得制御部１８２は、送受信用位相（又は最適位相）に対応する利得を設定利得として記憶部１７から取得する（ステップＳ２１）。
【００７３】
利得制御部１８２は、移相器１１内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する（ステップＳ２２）。
【００７４】
上述したように、本実施例に係る無線通信装置１では、出力信号の位相が所定の位相範囲に存在するように、移相器１１内の２つのＶＧＡ又は３つのＶＧＡの各々の利得を設定利得に設定する。ここで、所定の位相範囲は、ＶＧＡ１２３〜１２８のうち、任意の２つのＶＧＡが増幅する２つの信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。このため、２つ信号を増幅する２つのＶＧＡのうち、一方のＶＧＡの利得を他方のＶＧＡの利得に対して大幅に増大させることなく、所定の位相範囲に存在する出力信号を生成することができる。その結果、本実施例に係る無線通信装置１では、ベクトル合成型移相器１に搭載される複数のＶＧＡの各々に設定される利得の制御幅を抑制することが可能となる。特に、複数のＶＧＡの各々に設定される利得の制御幅の抑制は、いわゆるＧＢ（Gain  Band  width）積を一定に維持する通信環境の下で、移相器からの出力信号の広帯域化に寄与する。
【実施例２】
【００７５】
図８は、実施例２に係る無線通信装置の構成例を示すブロック図である。実施例２に係る無線通信装置１ａは、移相器内に８つのＶＧＡを設けた点が実施例１と異なる。そこで、以下の説明では、移相器の構成及び移相器内のＶＧＡの利得制御について主に説明する。ここで、図８において、図１と同じ符号を有する各部は、特に説明の無い限り同じ機能を有するものとする。
【００７６】
図８に示すように、実施例２に係る無線通信装置１ａは、図１に示した移相器１１−１〜１１−４に代えて、移相器１１ａ−１〜１１ａ−４を有する。また、無線通信装置１ａは、図１に示した記憶部１７に代えて、記憶部１７ａを有する。また、無線通信装置１ａは、図１に示した利得制御部１８２に代えて、利得制御部１８２ａを有する。
【００７７】
なお、移相器１１ａ−１〜１１ａ−４の構成及び機能は同様であるため、以下では、これらを特に区別しない場合には「移相器１１ａ」と表記する。
【００７８】
移相器１１ａは、８つのＶＧＡを有し、８つのＶＧＡのうち、利得が設定される一部のＶＧＡからの出力を合成して、任意の位相を有する出力信号を生成する。移相器１１ａは、生成した出力信号をアンテナ１０又は合成器１２へ出力する。
【００７９】
図９は、実施例２における移相器の構成例を示すブロック図である。図９に示すように、移相器１１ａは、分配器２１１〜２１７と、遅延器２１８〜２２５と、ＶＧＡ２２６〜２３３と、合成器２３４〜２４０とを有する。
【００８０】
分配器２１１は、入力端子からの入力信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を分配器２１２へ出力し、他方の信号を分配器２１３へ出力する。ここで、入力端子は、アンテナ１０又は合成器１２へ選択的に接続し得るものとする。分配器２１２は、分配器２１１からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を分配器２１４へ出力し、他方の信号を分配器２１５へ出力する。分配器２１３は、分配器２１１からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を分配器２１６へ出力し、他方の信号を分配器２１７へ出力する。分配器２１４は、分配器２１２からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を遅延器２１８へ出力し、他方の信号を遅延器２１９へ出力する。分配器２１５は、分配器２１２からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を遅延器２２０へ出力し、他方の信号を遅延器２２１へ出力する。分配器２１６は、分配器２１３からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を遅延器２２２へ出力し、他方の信号を遅延器２２３へ出力する。分配器２１７は、分配器２１３からの信号を２つの信号に分岐し、分岐により得られた２つの信号のうち一方の信号を遅延器２２４へ出力し、他方の信号を遅延器２２５へ出力する。
【００８１】
遅延器２１８は、分配器２１４からの信号を遅延させて、位相が４５°である信号（以下「４５°信号」という）を生成し、４５°信号をＶＧＡ２２６へ出力する。遅延器２１９は、分配器２１４からの信号を遅延させて、位相が９０°である信号（以下「９０°信号」という）を生成し、９０°信号をＶＧＡ２２７へ出力する。遅延器２２０は、分配器２１５からの信号を遅延させて、位相が１３５°である信号（以下「１３５°信号」という）を生成し、１３５°信号をＶＧＡ２２８へ出力する。遅延器２２１は、分配器２１５からの信号を遅延させて、位相が１８０°である信号（以下「１８０°信号」という）を生成し、１８０°信号をＶＧＡ２２９へ出力する。遅延器２２２は、分配器２１６からの信号を遅延させて、位相が２２５°である信号（以下「２２５°信号」という）を生成し、２２５°信号をＶＧＡ２３０へ出力する。遅延器２２３は、分配器２１６からの信号を遅延させて、位相が２７０°である信号（以下「２７０°信号」という）を生成し、２７０°信号をＶＧＡ２３１へ出力する。遅延器２２４は、分配器２１７からの信号を遅延させて、位相が３１５°である信号（以下「３１５°信号」という）を生成し、３１５°信号をＶＧＡ２３２へ出力する。遅延器２２５は、分配器２１７からの信号を遅延させて、位相が３６０°である信号（以下「３６０°信号」という）を生成し、３６０°信号をＶＧＡ２３３へ出力する。
【００８２】
ＶＧＡ２２６は、可変利得増幅器である。ＶＧＡ２２６は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２２６は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２２６は、４５°信号の入力を遅延器２１８から受ける。そして、ＶＧＡ２２６は、ＶＧＡ制御信号で指定された設定利得で４５°信号を増幅し、増幅した４５°信号を合成器２３４へ出力する。なお、ＶＧＡ２２６は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、４５°信号を合成器２３４へ出力しない。
【００８３】
ＶＧＡ２２７は、可変利得増幅器である。ＶＧＡ２２７は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２２７は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２２７は、９０°信号の入力を遅延器２１９から受ける。そして、ＶＧＡ２２７は、ＶＧＡ制御信号で指定された設定利得で９０°信号を増幅し、増幅した９０°信号を合成器２３４へ出力する。なお、ＶＧＡ２２７は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、９０°信号を合成器２３４へ出力しない。
【００８４】
ＶＧＡ２２８は、可変利得増幅器である。ＶＧＡ２２８は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２２８は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２２８は、１３５°信号の入力を遅延器２２０から受ける。そして、ＶＧＡ２２８は、ＶＧＡ制御信号で指定された設定利得で１３５°信号を増幅し、増幅した１３５°信号を合成器２３５へ出力する。なお、ＶＧＡ２２８は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、１３５°信号を合成器２３５へ出力しない。
【００８５】
ＶＧＡ２２９は、可変利得増幅器である。ＶＧＡ２２９は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２２９は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２２９は、１８０°信号の入力を遅延器２２１から受ける。そして、ＶＧＡ２２９は、ＶＧＡ制御信号で指定された設定利得で１８０°信号を増幅し、増幅した１８０°信号を合成器２３５へ出力する。なお、ＶＧＡ２２９は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、１８０°信号を合成器２３５へ出力しない。
【００８６】
ＶＧＡ２３０は、可変利得増幅器である。ＶＧＡ２３０は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２３０は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２３０は、２２５°信号の入力を遅延器２２２から受ける。そして、ＶＧＡ２３０は、ＶＧＡ制御信号で指定された設定利得で２２５°信号を増幅し、増幅した２２５°信号を合成器２３６へ出力する。なお、ＶＧＡ２３０は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、２２５°信号を合成器２３６へ出力しない。
【００８７】
ＶＧＡ２３１は、可変利得増幅器である。ＶＧＡ２３１は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２３１は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２３１は、２７０°信号の入力を遅延器２２３から受ける。そして、ＶＧＡ２３１は、ＶＧＡ制御信号で指定された設定利得で２７０°信号を増幅し、増幅した２７０°信号を合成器２３６へ出力する。なお、ＶＧＡ２３１は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、２７０°信号を合成器２３６へ出力しない。
【００８８】
ＶＧＡ２３２は、可変利得増幅器である。ＶＧＡ２３２は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２３２は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２３２は、３１５°信号の入力を遅延器２２４から受ける。そして、ＶＧＡ２３２は、ＶＧＡ制御信号で指定された設定利得で３１５°信号を増幅し、増幅した３１５°信号を合成器２３７へ出力する。なお、ＶＧＡ２３２は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、３１５°信号を合成器２３７へ出力しない。
【００８９】
ＶＧＡ２３３は、可変利得増幅器である。ＶＧＡ２３３は、制御部１８の利得制御部１８２ａから、利得を設定利得に設定するためのＶＧＡ制御信号を受信する。そして、ＶＧＡ２３３は、ＶＧＡ制御信号を受信している場合は、自己の利得をＶＧＡ制御信号で指定された設定利得に設定する。ＶＧＡ２３３は、３６０°信号の入力を遅延器２２５から受ける。そして、ＶＧＡ２３３は、ＶＧＡ制御信号で指定された設定利得で３６０°信号を増幅し、増幅した３６０°信号を合成器２３７へ出力する。なお、ＶＧＡ２３３は、ＶＧＡ制御信号で設定利得が指定されない場合は、自己の稼働を停止し、３６０°信号を合成器２３７へ出力しない。
【００９０】
合成器２３４は、ＶＧＡ２２６が増幅した４５°信号の入力をＶＧＡ２２６から受ける。合成器２３４は、ＶＧＡ２２７が増幅した９０°信号の入力をＶＧＡ２２７から受ける。合成器２３４は、４５°信号の入力及び９０°信号の入力の両方の信号を受けると、４５°信号と、９０°信号とを合成して、４５°信号と９０°信号とのベクトル和である出力信号を生成し、生成した出力信号を合成器２３８へ出力する。また、合成器２３４は、ＶＧＡ２２６が増幅した４５°信号の入力及びＶＧＡ２２７が増幅した９０°信号の入力のいずれかの信号のみを受けると、４５°信号又は９０°信号を出力信号として合成器２３８へ出力する。
【００９１】
合成器２３５は、ＶＧＡ２２８が増幅した１３５°信号の入力をＶＧＡ２２８から受ける。合成器２３５は、ＶＧＡ２２９が増幅した１８０°信号の入力をＶＧＡ２２９から受ける。合成器２３５は、１３５°信号の入力及び１８０°信号の入力の両方の信号を受けると、１３５°信号と、１８０°信号とを合成して、１３５°信号と１８０°信号とのベクトル和である出力信号を生成し、生成した出力信号を合成器２３８へ出力する。また、合成器２３５は、ＶＧＡ２２８が増幅した１３５°信号の入力及びＶＧＡ２２９が増幅した１８０°信号の入力のいずれかの信号のみを受けると、１３５°信号又は１８０°信号を出力信号として合成器２３８へ出力する。
【００９２】
合成器２３６は、ＶＧＡ２３０が増幅した２２５°信号の入力をＶＧＡ２３０から受ける。合成器２３６は、ＶＧＡ２３１が増幅した２７０°信号の入力をＶＧＡ２３１から受ける。合成器２３６は、２２５°信号の入力及び２７０°信号の入力の両方の信号を受けると、２２５°信号と、２７０°信号とを合成して、２２５°信号と２７０°信号とのベクトル和である出力信号を生成し、生成した出力信号を合成器２３９へ出力する。また、合成器２３６は、ＶＧＡ２３０が増幅した２２５°信号の入力及びＶＧＡ２３１が増幅した２７０°信号の入力のいずれかの信号のみを受けると、２２５°信号又は２７０°信号を出力信号として合成器２３９へ出力する。
【００９３】
合成器２３７は、ＶＧＡ２３２が増幅した３１５°信号の入力をＶＧＡ２３２から受ける。合成器２３７は、ＶＧＡ２３３が増幅した３６０°信号の入力をＶＧＡ２３３から受ける。合成器２３７は、３１５°信号の入力及び３６０°信号の入力の両方の信号を受けると、３１５°信号と、３６０°信号とを合成して、３１５°信号と３６０°信号とのベクトル和である出力信号を生成し、生成した出力信号を合成器２３９へ出力する。また、合成器２３７は、ＶＧＡ２３２が増幅した３１５°信号の入力及びＶＧＡ２３３が増幅した３６０°信号の入力のいずれかの信号のみを受けると、３１５°信号又は３６０°信号を出力信号として合成器２３９へ出力する。
【００９４】
合成器２３８は、出力信号の入力を合成器２３４から受ける。合成器２３８は、出力信号の入力を合成器２３５から受ける。合成器２３８は、合成器２３４からの出力信号と、合成器２３５からの出力信号とを合成して、これらの出力信号のベクトル和である出力信号を生成し、生成した出力信号を合成器２４０へ出力する。
【００９５】
合成器２３９は、出力信号の入力を合成器２３６から受ける。合成器２３９は、出力信号の入力を合成器２３７から受ける。合成器２３９は、合成器２３６からの出力信号と、合成器２３７からの出力信号とを合成して、これらの出力信号のベクトル和である出力信号を生成し、生成した出力信号を合成器２４０へ出力する。
【００９６】
合成器２４０は、出力信号の入力を合成器２３８から受ける。合成器２４０は、出力信号の入力を合成器２３９から受ける。合成器２４０は、合成器２３８からの出力信号と、合成器２３９からの出力信号とを合成して、これらの出力信号のベクトル和である出力信号を生成し、生成した出力信号を出力端子へ出力する。ここで、出力端子は、アンテナ１０又は合成器１２へ選択的に接続し得るものとする。合成器２４０から出力される出力信号の位相は、ＶＧＡ２２６〜２３３のうち、一部のＶＧＡの各々の利得がＶＧＡ制御信号により制御されることによって、０°〜３６０°の位相範囲で変化する。
【００９７】
図８の説明に戻る。記憶部１７ａは、所定の位相範囲に出力信号の位相が存在するように、出力信号の位相と、ＶＧＡ２２６〜２３３のうち、２つのＶＧＡ又は当該２つのＶＧＡを含む３つ以上のＶＧＡの各々の利得とを対応付けて記憶する。ここで、所定の位相範囲とは、ＶＧＡ２２６〜２３３のうち、任意の２つのＶＧＡが増幅する２つの信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。
【００９８】
図１０は、実施例２における所定の位相範囲と、所定の位相範囲を挟む２つの信号の位相との関係を示す図である。図１０に示すように、所定の位相範囲としては、２２．５°〜６７．５°、６７．５°〜１１２．５°、１１２．５°〜１５７．５°、１５７．５°〜２０２．５°及び２０２．５°〜２４７．５°の位相範囲が存在する。また、所定の位相範囲としては、２４７．５°〜２９２．５°、２９２．５°〜３３７．５°及び３３７．５°〜２２．５°の位相範囲が存在する。このうち、２２．５°〜６７．５°の位相範囲は、２つのＶＧＡ２３３、ＶＧＡ２２７が増幅する３６０°信号、９０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、６７．５°〜１１２．５°の位相範囲は、２つのＶＧＡ２２６、ＶＧＡ２２８が増幅する４５°信号、１３５°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、１１２．５°〜１５７．５°の位相範囲は、２つのＶＧＡ２２７、ＶＧＡ２２９が増幅する９０°信号、１８０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、１５７．５°〜２０２．５°の位相範囲は、２つのＶＧＡ２２８、ＶＧＡ２３０が増幅する１３５°信号、２２５°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、２０２．５°〜２４７．５°の位相範囲は、２つのＶＧＡ２２９、ＶＧＡ２３１が増幅する１８０°信号、２７０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、２４７．５°〜２９２．５°の位相範囲は、２つのＶＧＡ２３０、ＶＧＡ２３２が増幅する２２５°信号、３１５°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、２９２．５°〜３３７．５°の位相範囲は、２つのＶＧＡ２３１、ＶＧＡ２３３が増幅する２７０°信号、３６０°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。また、３３７．５°〜２２．５°の位相範囲は、２つのＶＧＡ２３２、ＶＧＡ２２６が増幅する３１５°信号、４５°信号の位相で挟まれ、かつ、これらの２つの信号に達しない位相範囲である。記憶部１７ａは、図１０に示したような８つの所定の位相範囲に出力信号の位相が存在するように、出力信号の位相と、２つのＶＧＡ又は当該２つのＶＧＡを含む３つのＶＧＡの各々の利得とを対応付けて記憶する。
【００９９】
また、記憶部１７ａは、所定の位相範囲の中央領域に存在する出力信号の位相と、２つのＶＧＡの各々の利得とを対応付けて記憶し、所定の位相範囲の中央領域を挟む両端領域に存在する出力信号の位相と、３つのＶＧＡの各々の利得とを対応付けて記憶する。
【０１００】
また、記憶部１７ａに記憶される２つのＶＧＡ又は３つの以上のＶＧＡの各々の利得は、移相器１１ａによって生成される出力信号の振幅が一定となるように、予め定められる。
【０１０１】
利得制御部１８２ａは、送受信用位相に対応する利得である設定利得を記憶部１７ａから取得し、移相器１１ａ内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する。具体的には、利得制御部１８２ａは、通信品質測定部１８から通知される送受信用位相に対応する設定利得を記憶部１７ａから取得し、取得した設定利得を移相器１１ａ内の２つのＶＧＡ又は３つ以上のＶＧＡの各々へ通知するＶＧＡ制御信号を生成する。そして、利得制御部１８２ａは、生成したＶＧＡ制御信号をＤＡＣ１９へ出力する。
【０１０２】
次に、図１１を参照して、利得制御部１８２ａによる処理の一例を説明する。図１１は、実施例２における利得制御部による処理の一例を説明するための図である。図１１において、４５°に対応する矢印は、ＶＧＡ２２６が増幅する４５°信号のベクトルを示している。また、９０°に対応する矢印は、ＶＧＡ２２７が増幅する９０°信号のベクトルを示している。また、１３５°に対応する矢印は、ＶＧＡ２２８が増幅する１３５°信号のベクトルを示している。また、１８０°に対応する矢印は、ＶＧＡ２２９が増幅する１８０°信号のベクトルを示している。また、２２５°に対応する矢印は、ＶＧＡ２３０が増幅する２２５°信号のベクトルを示している。また、２７０°に対応する矢印は、ＶＧＡ２３１が増幅する２７０°信号のベクトルを示している。また、３１５°に対応する矢印は、ＶＧＡ２３２が増幅する３１５°信号のベクトルを示している。また、３６０°に対応する矢印は、ＶＧＡ２３３が増幅する３６０°信号のベクトルを示している。
【０１０３】
また、図１１では、所定の位相範囲の一例として、ＶＧＡ２２６〜ＶＧＡ２３３のうち、ＶＧＡ２２６、２２８が増幅する４５°信号、１３５°信号の位相で挟まれ、かつ、これらの２つの信号に達しない６７．５°〜１１２．５°の位相範囲Ｐ２が示されている。また、図１１では、位相範囲Ｐ２の中央領域Ｐ２−１と、位相範囲Ｐ２の中央領域Ｐ２−１を挟む両端領域Ｐ２−２とが示されている。
【０１０４】
利得制御部１８２ａは、通信品質測定部１８から通知される送受信用位相に対応する利得である設定利得を記憶部１７ａから取得し、移相器１１ａ内の２つのＶＧＡ又は３つ以上のＶＧＡの各々の利得を設定利得に設定する。例えば、利得制御部１８２ａは、通知される送受信用位相が位相範囲Ｐ２の中央領域Ｐ２−１に存在する場合、以下の処理を行う。すなわち、利得制御部１８２ａは、通知される送受信用位相に対応するＶＧＡ２２６、２２８の設定利得を記憶部１７ａから取得し、移相器１１ａ内のＶＧＡ２２６、２２８の各々の利得を設定利得に設定する。これにより、図１１に示すように、利得が設定利得に設定されたＶＧＡ２２６の出力Ｖ３−１と、利得が設定利得に設定されたＶＧＡ２２８の出力Ｖ３−２とが合成されて、位相範囲Ｐ２の中央領域Ｐ２−１に存在する出力信号Ｖ３が生成される。
【０１０５】
また、例えば、利得制御部１８２ａは、通知される送受信用位相が位相範囲Ｐ２の両端領域Ｐ２−２に存在する場合、以下の処理を行う。すなわち、利得制御部１８２ａは、通知される送受信用位相に対応する、ＶＧＡ２２６、２２８を含む３つのＶＧＡの設定利得を記憶部１７ａから取得し、移相器１１ａ内の３つのＶＧＡの各々の利得を設定利得に設定する。これにより、図１１に示すように、利得が設定利得に設定された３つのＶＧＡの出力が合成されて、位相範囲Ｐ２の両端領域Ｐ２−２に存在する出力信号Ｖ４が生成される。
【０１０６】
このように、本実施例に係る無線通信装置１ａでは、出力信号Ｖ３又は出力信号Ｖ４の位相が位相範囲Ｐ２に存在するように、移相器１１ａ内の２つのＶＧＡ又は３つのＶＧＡの各々の利得を設定利得に設定する。ここで、位相範囲Ｐ２は、ＶＧＡ２２６〜２３３のうち、ＶＧＡ２２６、２２８が増幅する４５°信号、１３５°信号の位相で挟まれ、かつ、これらの２つの信号に達しない６７．５°〜１１２．５°の位相範囲である。このため、４５°信号、１３５°信号を増幅するＶＧＡ２２６、２２８のうち、一方のＶＧＡの利得を他方のＶＧＡの利得に対して大幅に増大させることなく、６７．５°〜１１２．５°の位相範囲に存在する出力信号Ｖ３又は出力信号Ｖ４を生成することができる。その結果、本実施例に係る無線通信装置１ａでは、ベクトル合成型移相器に搭載される複数のＶＧＡの各々に設定される利得の制御幅を抑制することが可能となる。
【０１０７】
また、本実施例に係る無線通信装置１ａでは、出力信号の位相が位相範囲Ｐ２の両端領域Ｐ２−２に存在する場合、移相器１１ａ内の３つのＶＧＡの各々の利得を設定利得に設定する。このため、本実施例に係る無線通信装置１ａでは、９０°信号、３３０°信号を増幅するＶＧＡ１２４、１２８の各々の利得を設定利得に設定する手法と比較して、ＶＧＡの利得差をさらに抑制することができる。その結果、ベクトル合成型移相器に搭載される複数のＶＧＡの各々に設定される利得の制御幅をさらに抑制することが可能となる。
【０１０８】
（ハードウェア構成）
次に、図１２を参照して、無線通信装置１のハードウェアの構成例について説明する。図１２は、無線通信装置のハードウェア構成図である。
【０１０９】
図１２に示すように、無線通信装置は、アンテナＡ１〜Ａ４、ＲＦ回路５０１、ＣＰＵ５０２及びメモリ５０３を有する。ＲＦ回路５０１及びメモリ５０３は、ＣＰＵ５０２と接続される。
【０１１０】
アンテナＡ１〜Ａ４は、例えば、図１に示したアンテナ１０−１〜１０−４に対応する。
【０１１１】
ＲＦ回路５０１は、例えば、図１に示した移相器１１−１〜１１−４、合成器１２、ＲＦ部１３、ＡＤＣ１４、ＤＡＣ１５及びＤＡＣ１９に対応する。
【０１１２】
メモリ５０３は、例えば、図１に示した記憶部１７に対応する。
【０１１３】
ＣＰＵ５０２及びメモリ５０３は、例えば、図１に示したＢＢ処理部１６及び制御部１８等の機能を実現する。例えば、メモリ５０３は、図１に例示した通信品質測定部１８１及び利得制御部１８２等による処理を実現する各種プログラムを記憶している。そして、ＣＰＵ５０２は、メモリ５０３に格納されているこれらのプログラムを読み出して実行することで、上述の各機能を実現するプロセスを生成する。
【符号の説明】
【０１１４】
１１−１〜１１−４、１１ａ−１〜１１ａ−４  移相器
１７、１７ａ  記憶部
１８  制御部
１２３〜１２８、２２６〜２３３  ＶＧＡ
１８１  通信品質測定部
１８２、１８２ａ  利得制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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