(57)【特許請求の範囲】
【請求項１】
ＬＳＩから出力される一の出力信号を二以上に分配し、当該出力信号のエッジ情報を取得するエッジ変換回路であって、
前記ＬＳＩからの出力信号を入力し、当該出力信号を正負の差動信号に変換して出力する差動ドライバ回路と、
前記差動ドライバ回路から出力される差動信号を入力し、２ｎ（ｎは２以上の整数）個の差動信号に変換，分配して出力する分配器と、
この分配器から出力される差動信号を、当該差動信号の正負非反転信号及び反転信号を一組として入力し、各組の差動信号が示す正負非反転信号又は反転信号のいずれか一方を選択して出力する選択回路と、
を備えることを特徴とするエッジ変換回路。
【請求項２】
前記差動ドライバ回路が、
前記ＬＳＩからの出力信号を入力するとともに所定の比較電圧を入力し、当該出力信号の非反転信号及び反転信号からなる正負の差動信号を出力するコンパレータからなる請求項１記載のエッジ変換回路。
【請求項３】
前記分配器が、
前記差動ドライバ回路から出力される差動信号を入力し、差動伝送して出力する１個の差動バッファと、この差動バッファに並列に接続され、差動バッファから出力される差動信号を差動伝送して出力する２ｎ個の差動ドライバと、を有するディストリビュータからなる請求項１又は２記載のエッジ変換回路。
【請求項４】
前記分配器が、
前記差動ドライバ回路から出力される差動信号を入力し、差動伝送して出力する差動バッファと、この差動バッファに並列に接続され、差動バッファから出力される差動信号を差動伝送して出力する２ｍ（ｍは１以上の整数）個の差動ドライバと、を有する第一のファンアウトバッファと、
この第一のファンアウトバッファの各差動ドライバから出力される差動信号を入力し、差動伝送して出力する１個の差動バッファと、この差動バッファに並列に接続され、差動バッファから出力される差動信号を差動伝送して出力する２ｍ個の差動ドライバと、を備えた２ｍ個の第二のファンアウトバッファと、からなる請求項１又は２記載のエッジ変換回路。
【請求項５】
前記選択回路が、
前記分配器から出力される差動信号の正負非反転信号及び反転信号を一組として入力し、この正負非反転信号又は反転信号のいずれか一方を選択して出力する２ｎ個のマルチプレクサからなる請求項１，２，３又は４記載のエッジ変換回路。
【請求項６】
試験対象となる被測定ＬＳＩに対する試験信号の入出力インターフェイスとなるピンエレクトロニクスと、
このピンエレクトロニクスに備えられ、前記被測定ＬＳＩから出力される被測定信号を二以上に分配し、当該被測定信号のエッジ情報を取得するエッジ変換回路と、
このエッジ変換回路で取得されるエッジ情報に基づき、前記被測定ＬＳＩの被測定信号のエッジ間の時間差を計測する時間計測ユニットと、を備え、
前記エッジ変換回路が、請求項１，２，３，４又は５記載のエッジ変換回路からなることを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩから出力される一の出力信号を二以上に分配し、当該出力信号のエッジ情報を取得するエッジ変換回路に関し、特に、ＬＳＩから出力される出力信号を差動伝送によって分配，伝送する差動伝送手段を備えることにより、分配された信号の伝搬遅延（ｔｐｄ：time propagation delay）特性を向上させるとともに、コンパレータ・スキュー等の個々の部品間のｔｐｄ差をなくし、正確かつ高精度なエッジ情報の取得を可能とするエッジ変換回路及びこのエッジ変換回路を備えた半導体試験装置に関する。
【０００２】
【従来の技術】
一般に、ＳｏＣ（System on Chip）等のＬＳＩを試験する半導体試験装置（ＬＳＩテスタ）では、試験対象となるＬＳＩから出力される被測定信号の周期やパルス幅，ジッタ等を計測するための時間計測ユニット（ＴＭＵ：Time Measurement Unit）が備えられることがある。
この種の時間計測ユニットは、ＬＳＩから出力される被測定信号が例えば二分配されて入力されることにより、その二信号のエッジ間の時間差から被測定信号の周期，パルス幅等を計測するようになっている。
そして、このような時間計測ユニットを備える半導体試験装置では、時間計測ユニットに対して二分配等した被測定信号を入力するため、ＬＳＩから出力される被測定信号を分配するエッジ変換回路が備えられている。
【０００３】
図４は、このようなエッジ変換回路を備える半導体試験装置の概略を示すブロック図である。
同図に示すＬＳＩテスタ１０は、試験対象となる被測定ＬＳＩ（ＤＵＴ）１を試験する半導体試験装置を構成しており、具体的には、タイミング発生器１１，パターン発生器１２，フォーマットコントローラ１３，ピンエレクトロニクス１４及び時間計測ユニット１５を備えている。
タイミング発生器１１は、ＬＳＩテスタ１０の基準クロックを発生させるとともに、フォーマットコントローラ１３に入力する波形形成クロックを出力する。
パターン発生器１２は、タイミング発生器１１で発生される基準クロックに従い、被測定ＬＳＩ１に与えられる試験パターン信号を発生させる。
フォーマットコントローラ１３は、パターン発生器１２で発生された試験パターン信号をタイミング発生器１１からのタイミング信号と合成し、所定のタイミング波形に変換する。
【０００４】
ピンエレクトロニクス１４は、被測定ＬＳＩ１の入出力ピンに対するインターフェイスとなる回路で、具体的には、図４に示すように、被測定ＬＳＩ１へ試験パターン信号を供給するドライバ１４ａと、被測定ＬＳＩ１から出力される被測定信号を受け取り、所定の比較電圧と比較して出力する比較器１４ｂを備えている。
そして、このピンエレクトロニクス１４にエッジ変換回路１２０が備えられるようになっており、比較器１４ｂから出力された被測定信号が二分配等、所定数に分配されるようになっている。エッジ変換回路１２０については、図５を参照して後述する。
時間計測ユニット１５は、エッジ変換回路１２０によって二分配等された被測定信号を入力し、入力された二信号のエッジ間の時間差から被測定信号の周期，パルス幅等を計測する。
【０００５】
図５は、半導体試験装置に備えられる従来のエッジ変換回路１２０の詳細を示すブロック図である。
エッジ変換回路は、上述したように、ＬＳＩテスタ１０のピンエレクトロニクス１４上に備えられる回路であり、比較器１４ｂを介して入力される被測定ＬＳＩ１の出力信号を、二分配等の所定数に分配して時間計測ユニット１５に出力する。図５に示す従来のエッジ変換回路１２０は、被測定ＬＳＩ１からの出力信号を二分配するようになっている。
具体的には、従来のエッジ変換回路１２０は、パワースプリッタ１２１と、一対のコンパレータ１２２（１２２ａ，１２２ｂ）を備えている。
各コンパレータ１２２ａ（１２２ｂ）の出力側には、それぞれ一対のＡＮＤ回路１２３ａ，１２４ａ（１２３ｂ，１２４ｂ）と、１個のＯＲ回路１２５ａ（１２５ｂ）が備えられている。
【０００６】
このような構成からなる従来のエッジ変換回路１２０では、被測定ＬＳＩ１から出力された被測定信号は、ピンエレクトロニクス１４の比較器１４ｂ（図４参照）を介してパワースプリッタ１２１に入力され（図５に示すDin）、パワースプリッタ１２１において入力信号が二分配される。
二分配された信号は、それぞれ、コンパレータ１２２ａ，１２２ｂに入力され、各コンパレータ１２２ａ，１２２ｂで波形整形される。
波形整形された各分配信号は、位相が反転した二信号（非反転信号及び反転信号）として出力され、この二信号が、対応するＡＮＤ回路１２３ａ，１２４ａ（１２３ｂ，１２４ｂ）に入力される。
また、ＡＮＤ回路１２３ａ，１２４ａ（１２３ｂ，１２４ｂ）には、正負のスロープ信号が入力される（図５に示すSlope参照）。
【０００７】
そして、このスロープ信号が入力されることにより、コンパレータ１２２ａ（１２２ｂ）からの反転信号か非反転信号のいずれかが選択されることになり、選択された一方の信号がＯＲ回路１２５ａ（１２５ｂ）を介して出力されることになる（図５に示すDout１及びDout２）。
これにより、被測定ＬＳＩ１から出力された被測定信号は二信号に分配され（Dout１及びDout２）、この分配された二信号が時間計測ユニット１１５に入力されることで、二信号のエッジ間の時間差から被測定信号の周期，パルス幅等が計測できるようになっている。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来の半導体試験装置に備えられるエッジ変換回路では、被測定ＬＳＩの出力信号をパワースプリッタを介して単純に二分配等され、分配された信号が、それぞれシングルエンドで伝送されるようになっていた。
このため、図６に示すように、エッジ変換回路から出力される二信号（図６に示すDout１及びDout２）のｔｐｄのばらつき（図６に示すΔｔｐｄ）が問題となっていた。
しかも、上述したように、従来のエッジ変換回路では、パワースプリッタで分配された信号は、各信号ごとに、それぞれ別々のコンパレータ，ＡＮＤ回路，ＯＲ回路を経由して出力されるようになっており、分配された信号はそれぞれ別系統の回路で伝送されるようになっていた。
このため、コンパレータ・スキュー等、各経路の個々の部品のｔｐｄ差が生じることになり、更にｔｐｄのばらつきが大きくなっていた。
【０００９】
例えば、従来のエッジ変換回路を介してシングルエンドで分配，伝送される二信号の場合、振幅変動によるｔｐｄのばらつきが約２００ｐｓ／３Ｖ、周波数変動によるｔｐｄのばらつきが約１００ｐｓ／１ＧＨｚ程度になり、数百ピコ秒単位でｔｐｄ差が発生していた。
このように数百ピコ秒単位でｔｐｄ差が生じるエッジ変換回路では、特にＳｏＣ等の高速化，高性能化された高密度ＬＳＩについて正確なエッジ情報を取得することが困難となり、時間測定が行えないこととなった。
その結果、従来のエッジ変換回路を備える半導体試験装置では、高性能化，高速化された近年の半導体デバイスの試験に対応できなくなるという問題が発生した。
【００１０】
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、ＬＳＩから出力される出力信号を差動伝送によって分配，伝送する差動伝送手段を備えることにより、分配された信号の伝搬遅延（ｔｐｄ）特性を向上させるとともに、コンパレータ・スキュー等の個々の部品間のｔｐｄ差をなくし、正確かつ高精度なエッジ情報の取得を可能とした、特に、ＳｏＣ等の高速化，高性能化された高密度ＬＳＩに好適なエッジ変換回路及びこのエッジ変換回路を備えた半導体試験装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の請求項１記載のエッジ変換回路は、ＬＳＩから出力される一の出力信号を二以上に分配し、当該出力信号のエッジ情報を取得するエッジ変換回路であって、前記ＬＳＩからの出力信号を入力し、当該出力信号を正負の差動信号に変換して出力する差動ドライバ回路と、前記差動ドライバ回路から出力される差動信号を入力し、２ｎ（ｎは２以上の整数）個の差動信号に変換，分配して出力する分配器と、この分配器から出力される差動信号を、当該差動信号の正負非反転信号及び反転信号を一組として入力し、各組の差動信号が示す正負非反転信号又は反転信号のいずれか一方を選択して出力する選択回路と、を備える構成としてある。
【００１２】
このような構成からなる本発明のエッジ変換回路によれば、ＬＳＩからの出力信号は、差動ドライバ回路，分配器を経て選択回路から出力されるまで、すべて差動で伝送される。その結果、従来のエッジ変換回路におけるようなシングルエンドの伝送と比べて、入力信号振幅特性（Ｖｉｎ−ｔｐｄ）及び入力信号周波数特性（ｆｉｎ−ｔｐｄ）を良好に保つことができる。
しかも、本発明に係るエッジ変換回路では、被測定ＬＳＩからの被測定信号を一つの差動ドライバ回路で受け取り、その信号を分配器を介して差動伝送しつつ分配するので、信号伝送経路が単一となり、従来のエッジ変換回路のように、パワースプリッタで二分配された信号を、対応する２個のコンパレータ等を介して二系統の回路で伝送する場合と異なり、個々の部品のｔｐｄ差が発生せず、ｔｐｄのばらつきをなくすことができる。
【００１３】
これにより、本発明のエッジ変換回路では、例えば、入力信号振幅変動によるｔｐｄのばらつきを約５ｐｓ／３Ｖ、周波数変動によるｔｐｄのばらつきを約６０ｐｓ／１ＧＨｚ程度とすることができ、エッジ変換回路から出力される二信号のｔｐｄ差を数ピコ秒，数十ピコ秒単位に抑えることができるようになる。
従って、本発明に係るエッジ変換回路では、特にＳｏＣ等の高速化，高性能化された高密度ＬＳＩについても正確なエッジ情報を取得することが可能となり、従来は困難であった高精度かつ正確な時間測定が行えるようになる。
【００１４】
そして、特に請求項２では、前記差動ドライバ回路が、前記ＬＳＩからの出力信号を入力するとともに所定の比較電圧を入力し、当該出力信号の非反転信号及び反転信号からなる正負の差動信号を出力するコンパレータからなる構成としてある。
【００１５】
このような構成からなる本発明のエッジ変換回路によれば、ＬＳＩの出力信号を入力して差動出力する差動ドライバ回路として、差動増幅器等からなるコンパレータを用いることができる。
これにより、本発明では、エッジ変換回路に備えられる差動ドライバ回路を、コンパレータのような既存の手段を用いて簡単に構成することができ、エッジ変換回路が複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るエッジ変換回路を実現することができる。
【００１６】
また、請求項３では、前記分配器が、前記差動ドライバ回路から出力される差動信号を入力し、差動伝送して出力する１個の差動バッファと、この差動バッファに並列に接続され、差動バッファから出力される差動信号を差動伝送して出力する２ｎ個の差動ドライバと、を有するディストリビュータからなる構成としてある。
【００１７】
このような構成からなる本発明のエッジ変換回路によれば、ＬＳＩの出力信号を示す差動信号を入力し、所定数の差動信号に変換，分配する分配器を、差動バッファ及び差動ドライバからなるディストリビュータにより構成することができる。
これにより、本発明では、エッジ変換回路に備えられる分配器を、ディストリビュータのような既存の手段を用いて簡単に構成することができ、エッジ変換回路が複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るエッジ変換回路を実現することができる。
しかも、ディストリビュータに備えられる差動ドライバの数は、取得したいエッジ情報数に応じて任意の２ｎ個に設定することができ、エッジ変換回路を適用する半導体試験装置等の機能や規模，コスト等に応じて、任意の数の差動ドライバを備えた分配器を選択することが可能となり、汎用性，拡張性に優れたエッジ変換回路を提供することができる。
【００１８】
一方、請求項４では、前記分配器が、前記差動ドライバ回路から出力される差動信号を入力し、差動伝送して出力する差動バッファと、この差動バッファに並列に接続され、差動バッファから出力される差動信号を差動伝送して出力する２ｍ（ｍは１以上の整数）個の差動ドライバと、を有する第一のファンアウトバッファと、この第一のファンアウトバッファの各差動ドライバから出力される差動信号を入力し、差動伝送して出力する１個の差動バッファと、この差動バッファに並列に接続され、差動バッファから出力される差動信号を差動伝送して出力する２ｍ個の差動ドライバと、を備えた２ｍ個の第二のファンアウトバッファと、からなる構成としてある。
【００１９】
このような構成からなる本発明のエッジ変換回路によれば、エッジ変換回路に備えられる分配器を、請求項３で示したディストリビュータに換えて、差動バッファ及び差動ドライバからなる複数のファンアウトバッファにより構成することができ、ディストリビュータの場合と同様、既存の手段を用いてエッジ変換回路を簡易な構成によって実現できる。
しかも、分配器をファンアウトバッファで構成する場合、第一のファンアウトバッファの次段に備えられる第二のファンアウトバッファの数は、取得したいエッジ情報数に応じて任意の２ｍ個に設定することができ、ディストリビュータの場合と同様に、拡張性，汎用性に優れたエッジ変換回路を実現することができる。
【００２０】
このように、本発明のエッジ変換回路に備えられる分配器は、差動信号を受け取り、所定数に分配して差動出力できる限り、ディストリビュータやファンアウトバッファのように、任意の差動伝送手段を用いることができ、かつ、取得できるエッジ情報数も、適宜設定，変更することができる。
これにより、本発明のエッジ変換回路は、適用する半導体試験装置等の機能や規模，コスト等に応じて、任意の分配器を選択することが可能となり、汎用性，拡張性に優れたエッジ変換回路を提供することができる。
【００２１】
さらに、請求項５では、前記選択回路が、前記分配器から出力される差動信号の正負非反転信号及び反転信号を一組として入力し、この正負非反転信号又は反転信号のいずれか一方を選択して出力する２ｎ個のマルチプレクサからなる構成としてある。
【００２２】
このような構成からなる本発明のエッジ変換回路によれば、分配器から入力される差動信号の中から所望の信号を選択する選択回路についても、マルチプレクサのように、既存の選択回路手段によって簡単に構成することができる。
これにより、回路構成が複雑化，大型化，高コスト化等することなく、簡易な構成のみによって、本発明に係るエッジ変換回路を実現することができる。
【００２３】
そして、請求項６記載の半導体試験装置は、試験対象となる被測定ＬＳＩに対する試験信号の入出力インターフェイスとなるピンエレクトロニクスと、このピンエレクトロニクスに備えられ、前記被測定ＬＳＩから出力される被測定信号を二以上に分配し、当該被測定信号のエッジ情報を取得するエッジ変換回路と、このエッジ変換回路で取得されるエッジ情報に基づき、前記被測定ＬＳＩの被測定信号のエッジ間の時間差を計測する時間計測ユニットと、を備え、前記エッジ変換回路が、請求項１，２，３，４又は５記載のエッジ変換回路からなる構成としてある。
【００２４】
このような構成からなる本発明のエッジ変換回路を備えた半導体試験装置によれば、被測定ＬＳＩから出力される被測定信号のエッジ情報を、本発明に係るエッジ変換回路によって取得することができる。
これにより、被測定ＬＳＩからの被測定信号を、出力から時間測定ユニットに供給されるまでエッジ変換回路を介してすべて差動で伝送することができ、入力信号振幅特性（Ｖｉｎ−ｔｐｄ）及び入力信号周波数特性（ｆｉｎ−ｔｐｄ）を良好に保持した状態で時間測定ユニットに供給することができる。
これにより、本発明の半導体試験装置では、信号間のｔｐｄ差が数ピコ秒，数十ピコ秒単位に抑制されたエッジ情報によって時間測定が行え、ＳｏＣ等の高速化，高性能化された高密度ＬＳＩについても正確なエッジ情報に基づいて高精度かつ正確な時間測定を実施することができる。
【００２５】
【発明の実施の形態】
以下、本発明に係るエッジ変換回路及び半導体試験装置の好ましい実施形態について、図面を参照しつつ説明する。
［第一実施形態］
まず、本発明のエッジ変換回路の第一実施形態について、図１及び図２を参照して説明する。
図１は、本発明の第一実施形態に係るエッジ変換回路の詳細を示すブロック図である。
図２は、本実施形態に係るエッジ変換回路を介して出力される分配信号の波形図である。
【００２６】
［エッジ変換回路］
エッジ変換回路２０は、ＳｏＣ等のＬＳＩデバイスから出力される一の出力信号を二以上に分配して、当該出力信号のエッジ情報を取得する回路であり、本実施形態では、試験対象となる被測定ＬＳＩ１から出力される被測定データを差動伝送により二分配し、後述するＬＳＩテスタ１０の時間計測ユニット１５に出力するようになっている（図４参照）。
具体的には、エッジ変換回路２０は、図１に示すように、コンパレータ２１とディストリビュータ３０及びマルチプレクサ２２（２２ａ，２２ｂ）を備えている。そして、これら各部がそれぞれ差動伝送線により接続されており、コンパレータ２１に入力される信号が、ディストリビュータ３０及びマルチプレクサ２２を経て時間計測ユニット１５に出力されるまでの間を、すべて差動伝送されるようになっている。
【００２７】
差動伝送は、二本の信号線（差動伝送線）を介して一つの信号を伝送する平衡伝送方式であり、送信側から、伝送しようとする本来の信号とその反転信号を同時に送出し、受信側では本来の信号と反転信号の差を取ることで、ノイズの影響を除去して見かけ上の信号強度を二倍にすることができるようになる。
すなわち、差動伝送によれば、二本の伝送線の電圧の和が常に一定電圧となるので、高速伝送してもノイズの発生が少なく、一本の信号線で一つの信号を伝送するシングルエンド伝送（不平衡伝送）と比較し、ノイズ耐性に優れ、高速伝送が可能となる（図２に示すDout１及びDout２参照）。
そこで、本実施形態では、被測定ＬＳＩ１の被測定信号を時間測定ユニット１５に伝送する伝送方式として差動伝送を採用している。
なお、本実施形態で使用する差動伝送線としては、例えば、ツイストペア同軸ケーブル等、既存のペア伝送線及び基板上でのパターン配線を用いることができる。
【００２８】
コンパレータ２１は、被測定ＬＳＩ１からの出力信号（被測定信号）を入力して波形整形するとともに、当該出力信号を正負の差動信号に変換して出力する差動ドライバ回路となっている。
具体的には、コンパレータ２１は、被測定ＬＳＩ１からの出力信号を入力するとともに、所定の比較電圧（図１に示すTrigger Level）を入力し、入力した被測定ＬＳＩ１の出力信号を波形整形する。そして、コンパレータ２１は、波形整形された被測定ＬＳＩ１の出力信号の非反転信号及び反転信号からなる正負の差動信号を出力する。
これにより、被測定ＬＳＩ１から出力された被測定信号は、コンパレータ２１で差動信号に変換され、次段のディストリビュータ３０に差動伝送されることになる。
なお、このように被測定ＬＳＩ１の出力信号を入力してその差動信号を出力するコンパレータ２１としては、例えば、差動増幅器等、既存の差動ドライバ回路を用いて構成することができる。
【００２９】
ディストリビュータ３０は、コンパレータ２１から出力される差動信号を入力し、所定数の差動信号に変換，分配して出力する分配器である。
具体的には、ディストリビュータ３０は、コンパレータ２１から出力される差動信号を入力し、当該差動信号を差動伝送して出力する１個の差動バッファ３１を備えている。さらに、ディストリビュータ３０は、この差動バッファ３１の出力側に並列に接続される４個の差動ドライバ３２，３３，３４，３５を備えており、各差動ドライバ３２，３３，３４，３５が、差動バッファ３１から出力される差動信号を入力し、差動伝送して出力するようになっている。
このディストリビュータ３０により、コンパレータ２１から差動伝送された差動信号は、四分配された差動信号に変換され、次段のマルチプレクサ２２（２２ａ，２２ｂ）に差動伝送されることになる。
なお、差動バッファ３１及び差動ドライバ３２〜３５は、入力された差動信号を次段に差動伝送できる限り、どのような構成の差動回路であっても良く、例えば、ＥＣＬ型差動回路やＣＭＯＳ型差動回路等を用いることができる。
【００３０】
ここで、本実施形態では、ディストリビュータ３０によって、コンパレータ２１から入力される一つの差動信号を四分配して差動出力するようにしてあるが、これは四分配の場合に限定されるものではない。
エッジ変換回路２０は、後述する時間計測ユニット１５（図４参照）に少なくとも二つの信号を出力することで、時間計測ユニット１５で各信号のエッジ間の時間差を計測できるようにするものである。すなわち、エッジ変換回路２０から最終的に出力される信号（図１に示すDout１及びDout２）は、対比できる少なくとも二信号であればよく、二信号以上（三信号，四信号等）であっても良い。
そして、エッジ変換回路２０から出力される信号は、後述するように、一信号につき、二つの差動信号のうち一方（非反転信号又は反転信号）がマルチプレクサ２２（２２ａ，２２ｂ）で選択されて出力されるようになっている。
【００３１】
従って、ディストリビュータ３０で分配される差動信号は、少なくとも四分配されて二信号を一組としてマルチプレクサ２２に入力されれば良く、六分配，八分配．．．のように、二信号単位で差動信号数が増加することで、マルチプレクサ２２を介して最終的にエッジ変換回路２０から出力される信号を増加させることができる。
そこで、本実施形態に係るディストリビュータ３０は、コンパレータ２１から入力された差動信号を２ｎ（ｎは２以上の整数）個の差動信号に変換，分配して出力できるものであれば良く、具体的には、並列に接続される差動ドライバ３２，３３，３４，３５が、２ｎ（ｎは２以上の整数）個備えられるようになっている。
このように、ディストリビュータ３０の差動ドライバ３２，３３．．．は取得したいエッジ情報数等に応じて任意の２ｎ個に設定することができるものである。
【００３２】
マルチプレクサ２２は、ディストリビュータ３０から出力される差動信号を、当該差動信号の正負非反転信号及び反転信号を一組として入力し、各組の差動信号が示す正負非反転信号又は反転信号のいずれか一方を選択して出力する選択回路である。
具体的には、マルチプレクサ２２は、図１に示すように、２入力１出力のマルチプレクサ２２ａ，２２ｂが２個備えられており、各マルチプレクサ２２ａ，２２ｂには、ディストリビュータ３０の差動ドライバ３２，３３，３４，３５から出力される差動信号が、二信号を一組として入力されるようになっている。
これにより、マルチプレクサ２２にセレクト信号（図１に示すSelect）が入力されることで、二信号のうち、一方の信号が選択され、エッジ変換回路の最終的な出力信号として出力されることになる（図２に示すDout１及びDout２）。
【００３３】
ここで、マルチプレクサ２２ａ，２２ｂとディストリビュータ３０の間の差動伝送線路は、図１に示すように、二本が非反転，他の二本が反転して接続されている。そして、各マルチプレクサ２２ａに入力される二信号一組の差動信号が、一方が差動信号の非反転信号、他方が差動信号の反転信号となるように組み合わされている。
これにより、ディストリビュータ３０から出力される差動信号は、正負非反転信号及び反転信号が一組として各マルチプレクサ２２ａ，２２ｂに入力されることになり、この正負非反転信号又は反転信号のいずれか一方の信号が選択され、エッジ変換回路２０の出力信号として出力されるようになっている。
なお、本実施形態に係るマルチプレクサ２２は、差動信号を入力するとともに、セレクト信号に従って一の差動信号を出力する限り、どのような構成の選択回路であっても良く、既存のマルチプレクサを用いることができる。
【００３４】
また、マルチプレクサ２２の数（入力数）は、ディストリビュータ３０から出力される差動信号数に対応して設定されるもので、本実施形態では、ディストリビュータ３０から出力される４個の差動信号に対応して、２入力のマルチプレクサ２２が２個備えられている。
すなわち、マルチプレクサ２２の個数（入力数）は、ディストリビュータ３０から出力される差動信号数に対応して適宜変更できるもので、上述したように、ディストリビュータ３０からの差動信号が六分配，八分配．．．等に増加した場合には、対応するマルチプレクサ２２の個数も増加させることができる。
従って、マルチプレクサ２２は、ディストリビュータ３０からの差動信号を二信号一組として入力できる限り、その個数は特に限定されるものではなく、ディストリビュータ３０の差動信号数に応じて２ｎ（ｎは２以上の整数）個のマルチプレクサ２２が備えられれば良い。
【００３５】
［半導体試験装置］
次に、以上のような構成からなる本実施形態のエッジ変換回路２０を備えた半導体試験装置について説明する。
本実施形態に係るエッジ変換回路２０を備えた半導体試験装置は、図４に示したＬＳＩテスタ１０と同様のもので、試験対象となる被測定ＬＳＩ（ＤＵＴ）１を試験する半導体試験装置を構成している。
具体的には、ＬＳＩテスタ１０は、図４に示したように、タイミング発生器１１，パターン発生器１２，フォーマットコントローラ１３，ピンエレクトロニクス１４及び時間計測ユニット１５を備えており、ピンエレクトロニクス１４上に、本実施形態に係る上述したエッジ変換回路２０が備えられるようになっている。
【００３６】
タイミング発生器１１は、ＬＳＩテスタ１０の基準クロックを発生させるとともに、フォーマットコントローラ１３に入力する波形形成クロックを出力する。パターン発生器１２は、タイミング発生器１１で発生される基準クロックに従い、被測定ＬＳＩ１に与えられる試験パターン信号を発生させる。
フォーマットコントローラ１３は、パターン発生器１２で発生された試験パターン信号をタイミング発生器１１からのタイミング信号と合成し、所定のタイミング波形に変換する。
ピンエレクトロニクス１４は、被測定ＬＳＩ１の入出力ピンに対するインターフェイスとなる回路であり、図４に示したように、被測定ＬＳＩ１へ試験パターン信号を供給するドライバ１４ａと、被測定ＬＳＩ１から出力される被測定信号を受け取り、所定の比較電圧と比較して出力する比較器１４ｂを備えている。
このピンエレクトロニクス１４上に、図１に示した本実施形態に係るエッジ変換回路２０が備えられ、上述したように、比較器１４ｂから出力された被測定信号が、差動伝送により二分配されるようになっている。
【００３７】
そして、時間計測ユニット１５は、本実施形態のエッジ変換回路２０によって二分配された被測定信号を入力し、入力した二信号のエッジ間の時間差から被測定信号の周期，パルス幅等を計測することになる。
従って、時間計測ユニット１５では、本実施形態に係るエッジ変換回路２０を経て出力されるｔｐｄのばらつきのない分配信号（図２に示すDout１及びDout２参照）に基づいて、正確かつ高精度な時間計測が行えることになる。
なお、以上のＬＳＩテスタ１０は、上述した他は、既存のＬＳＩテスタにおける構成や機能とほぼ同様となっており、動作や試験方法等もほぼ同様であり、詳細な説明は省略する。
【００３８】
［動作］
次に、以上のような構成からなるＬＳＩテスタ１０に備えられる本実施形態に係るエッジ変換回路２０の動作について説明する。
まず、被測定ＬＳＩ１から出力された被測定信号は、ピンエレクトロニクス１４の比較器１４ｂ（図４参照）を介してコンパレータ２１に入力される（図１に示すDin）。
入力された被測定信号は、コンパレータ２１で波形整形されるとともに、正負の差動信号に変換され、次段のディストリビュータ３０に差動伝送される。
ディストリビュータ３０では、コンパレータ２１からの差動信号を差動バッファ３１で受け取り、４個の差動ドライバ３２，３３，３４，３５を介して次段のマルチプレクサ２２（２２ａ，２２ｂ）に差動伝送される。
これにより、コンパレータ２１からの差動信号が四分配されることになる。
【００３９】
四分配された差動信号は、二信号が非反転、他の二信号が反転され、各マルチプレクサ２２ａ，２２ｂには、非反転及び反転された差動信号を二信号一組で入力される。
マルチプレクサ２２ａ，２２ｂでは、セレクト信号により、入力された二信号のうち、非反転信号か反転信号かが選択され、次段の時間測定ユニット１５（図４参照）に出力されることになる。
ここで、マルチプレクサ２２ａ，２２ｂから出力される信号は、被測定ＬＳＩ１からの被測定信号が、コンパレータ２１で波形整形された後すべて差動伝送されて出力されるので、入力信号振幅特性（Ｖｉｎ−ｔｐｄ）及び入力信号周波数特性（ｆｉｎ−ｔｐｄ）が良好に保持され、かつ、従来のエッジ変換回路（図５参照）のように、２個のコンパレータ等を介して二系統の回路で伝送する場合と異なり、個々の部品のｔｐｄ差も発生せず、図２に示すように、ｔｐｄのばらつきのない高精度な出力信号となる。
【００４０】
具体的には、本実施形態のエッジ変換回路２０から出力される被測定信号は、例えば、入力信号振幅変動によるｔｐｄのばらつきを約５ｐｓ／３Ｖ、周波数変動によるｔｐｄのばらつきを約６０ｐｓ／１ＧＨｚ程度とすることができ、エッジ変換回路２０から出力される二信号のｔｐｄ差を数ピコ秒，数十ピコ秒単位に抑えることができるようになる。
これにより、被測定ＬＳＩ１から出力された被測定信号は、エッジ変換回路２０を経て二信号に分配され（Dout１及びDout２）、この二信号が時間計測ユニット１１５に入力され、高精度な二信号に基づき、二信号のエッジ間の時間差から被測定信号の周期，パルス幅等が計測されることになる。
【００４１】
以上説明したように、本実施形態に係るエッジ変換回路２０及びこのエッジ変換回路を備えたＬＳＩテスタ（半導体試験装置）１０によれば、被測定ＬＳＩ１からの被測定信号が、コンパレータ２１で波形整形された後はすべて差動伝送されるので、従来のエッジ変換回路（図５参照）におけるようなシングルエンドの伝送と比べて、入力信号振幅特性（Ｖｉｎ−ｔｐｄ）及び入力信号周波数特性（ｆｉｎ−ｔｐｄ）を良好に保つことができる。
また、本実施形態のエッジ変換回路２０では、被測定ＬＳＩ１からの被測定信号を１個のコンパレータ２１で受け取り、その信号を１個のディストリビュータで分配するので、信号伝送経路が一系統となり、従来のエッジ変換回路（図５参照）のように、パワースプリッタで二分配された信号を、対応する２個のコンパレータ等を介して二系統の回路で伝送する場合と異なり、個々の部品のｔｐｄ差が発生せず、ｔｐｄのばらつきをなくすことができる。
これにより、本実施形態に係るエッジ変換回路２０を備えるＬＳＩテスタ１０では、特にＳｏＣ等の高速化，高性能化された高密度ＬＳＩについても正確なエッジ情報を取得することができ、時間測定ユニット１５において高精度な時間測定が行えるようになる。
【００４２】
［第二実施形態］
次に、図３を参照して、本発明のエッジ変換回路の第二実施形態について説明する。
図３は、本発明の第二実施形態に係るエッジ変換回路の詳細を示すブロック図である。
同図に示す本実施形態のエッジ変換回路は、上述した第一実施形態の変形実施形態であり、被測定ＬＳＩの出力信号を分配する分配器として、第一実施形態におけるディストリビュータ３０に換えて３個のファンアウトバッファ４０，５０ａ，５０ｂを備えたものである。
従って、その他の構成部分は、第一実施形態のエッジ変換回路と同様となっており、同様の構成部分については、図中で第一実施形態と同一符号を付し、詳細な説明は省略する。
【００４３】
具体的には、本実施形態に係るエッジ変換回路２０は、コンパレータ２１から入力される差動信号を分配して差動出力する分配器として、第一のファンアウトバッファ４０と第二のファンアウトバッファ５０（５０ａ，５０ｂ）を備えている。
第一のファンアウトバッファ４０は、コンパレータ２１から出力される差動信号を入力し、差動伝送して出力する差動バッファ４１と、この差動バッファ４１に並列に接続され、差動バッファ回路から出力される差動信号を差動伝送して出力する２個の差動ドライバ４２，４３を有している。
一方、第二のファンアウトバッファ５０ａ，５０ｂは、それぞれ同一の回路構成となっており、本実施形態では、２個のファンアウトバッファ５０ａ，５０ｂが、第一のファンアウトバッファ４０の次段に並列に接続されるようになっている。
【００４４】
そして、各第二のファンアウトバッファ５０ａ（５０ｂ）は、第一のファンアウトバッファ４０の差動ドライバ回路４２（４３）から出力される差動信号を入力し、差動伝送して出力する１個の差動バッファ５１ａ（５１ｂ）と、この差動バッファ５１ａ（５１ｂ）に並列に接続され、差動バッファ５１ａ（５１ｂ）から出力される差動信号を差動伝送して出力する２個の差動ドライバ５２ａ，５３ａ（５２ｂ，５３ｂ）を備えている。
なお、本実施形態においても、第一実施形態の場合と同様、ファンアウトバッファ４０，５０ａ，５０ｂに備えられる各差動バッファ及び差動ドライバは、入力された差動信号を次段に差動伝送できる限り、どのような構成であっても良く、ＥＣＬ型差動回路やＣＭＯＳ型差動回路等を使用することができる。
【００４５】
このように計３個のファンアウトバッファ４０，５０ａ，５０ｂからなる分配器では、コンパレータ２１から差動伝送された差動信号は、まず、第一のファンアウトバッファ４０で二分配された差動信号に変換された後、次段の第二のファンアウトバッファ５０ａ，５０ｂで更に二分配される。
これにより、次段のマルチプレクサ２２（２２ａ，２２ｂ）に四分配された差動信号が差動伝送されることになる。
但し、このファンアウトバッファ４０，５０ａ，５０ｂを介して差動出力される差動信号は、四分配される場合に限定されるものではなく、上述した第一実施形態におけるディストリビュータ３０の場合と同様、少なくとも四分配されて二信号を一組としてマルチプレクサ２２に入力されるものであれば良い。
【００４６】
すなわち、本実施形態で示した３個のファンアウトバッファ４０，５０ａ，５０ｂは一例であり、コンパレータ２１から入力された差動信号を２ｎ（ｎは２以上の整数）個の差動信号に変換，分配して出力するものであれば良い。
従って、各ファンアウトバッファ４０，５０ａ，５０ｂにおいて、差動バッファ４１，５１ａ，５１ｂの次段に並列に接続される差動ドライバ４２，４３，５２ａ，５３ａ，５２ｂ，５３ｂは、２ｍ（ｍは１以上の整数）個の差動ドライバが備えられていれば良く、取得したいエッジ情報数等に応じて任意の２ｍ個に設定できる。
同様に、第一のファンアウトバッファ４０の次段に接続される第二のファンアウトバッファ５０についても、コンパレータ２１から入力された差動信号を２ｎ（ｎは２以上の整数）個の差動信号に変換，分配して出力できれば良く、従って、第二のファンアウトバッファ５０は、本実施形態における２個の場合に限られず、任意の２ｍ（ｍは１以上の整数）個を設けることができる。
【００４７】
以上説明したように、本実施形態に係るエッジ変換回路によれば、エッジ変換回路２０に備えられる分配器として、第一実施形態で示したディストリビュータ３０に換えて、差動バッファ及び差動ドライバを備えた３個のファンアウトバッファ４０，５０ａ，５０ｂにより構成してある。
そして、このようなファンアウトバッファ４０，５０ａ，５０ｂによっても、第一実施形態の場合と同様、被測定ＬＳＩ１からの被測定信号を差動伝送して、ｔｐｄのばらつきのない良好な信号を時間測定ユニット１５に入力することができ、信号間のｔｐｄ差が数ピコ秒，数十ピコ秒単位に抑制されたエッジ情報によって高精度な時間測定が行えるようになる。
【００４８】
このように、本発明に係るエッジ変換回路に備えられる分配器は、差動信号を受け取り、所定数に分配して差動出力できる限り、ディストリビュータやファンアウトバッファのように、既存の差動伝送手段を用いることができ、取得できるエッジ情報数も、適宜設定，変更することができる。
すなわち、本発明のエッジ変換回路は、適用する半導体試験装置等の機能や規模，コスト等に応じて、任意の分配器を選択することができ、これによって汎用性，拡張性に優れたエッジ変換回路及びエッジ変換回路を備える半導体試験装置を実現することができる。
なお、本発明のエッジ変換回路及びエッジ変換回路を備えた半導体試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
【００４９】
【発明の効果】
以上説明したように、本発明のエッジ変換回路及びエッジ変換回路を備えた半導体試験装置によれば、ＬＳＩから出力される出力信号を差動伝送によって分配，伝送する差動伝送手段を備えることにより、分配された信号の伝搬遅延（ｔｐｄ）特性を向上させるとともに、コンパレータ・スキュー等の個々の部品間のｔｐｄ差をなくし、正確かつ高精度なエッジ情報を取得することが可能となる。
これにより、特に、ＳｏＣ等の高速化，高性能化された高密度ＬＳＩに好適なエッジ変換回路及び半導体試験装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第一実施形態に係るエッジ変換回路の詳細を示すブロック図である。
【図２】本発明の第一実施形態に係るエッジ変換回路を介して出力される分配信号の波形図である。
【図３】本発明の第二実施形態に係るエッジ変換回路の詳細を示すブロック図である。
【図４】エッジ変換回路を備えた半導体試験装置の概略を示すブロック図である。
【図５】従来の半導体試験装置に備えられるエッジ変換回路の詳細を示すブロック図である。
【図６】従来のエッジ変換回路を介して出力される分配信号の波形図である。
【符号の説明】
１  被測定ＬＳＩ
１０  ＬＳＩテスタ（半導体試験装置）
１１  タイミング発生器
１２  パターン発生器
１３  フォーマットコントローラ
１４  ピンエレクトロニクス
１５  時間計測ユニット
２０  エッジ変換回路
２１  コンパレータ
２２（２２ａ，２２ｂ）  マルチプレクサ
３０  ディストリビュータ
３１  差動バッファ
３２  差動ドライバ
３３  差動ドライバ
３４  差動ドライバ
３５  差動ドライバ
４０  第一のファンアウトバッファ
４１  差動バッファ
４２  差動ドライバ
４３  差動ドライバ
５０（５０ａ，５０ｂ）  第二のファンアウトバッファ
５１（５１ａ，５１ｂ）  差動バッファ
５２（５２ａ，５２ｂ）  差動ドライバ
５３（５３ａ，５３ｂ）  差動ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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