(57)【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板を貫通する第１のプラグと、
前記第１の基板を貫通し、前記第１のプラグと同じ材料で形成されている第２のプラグと、
前記第１の基板と対向配置され、前記第１のプラグを介して前記第１の基板内の素子と電気的に接続され、かつ前記第２のプラグを介して前記第１の基板内の素子と電気的に接続されていない第２の基板と
を具備し、前記第１および第２の基板は、Ｓｉ基板、ＳＯＩ基板、歪みＳｉ基板、ＳＯＩ基板と歪みＳｉ基板を組み合わせた基板、または、ＳｉＧｅ基板であることを特徴とする半導体装置。
【請求項２】
前記第１および第２の基板はチップであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の基板はチップ、前記第２の基板は前記チップを搭載する基板であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の基板の隅に前記第２のプラグが設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
基板の表面に第１の溝および該第１の溝よりも深い第２の溝を形成し、少なくとも前記第１の溝内に第１のプラグを形成する工程と、
前記第２の溝の底面が露出するまで、前記基板の裏面から該基板を研磨する工程と、
前記第２の溝の底面が露出した前記基板の裏面を後退させ、前記第１のプラグを前記基板の裏面から露出させる工程と
を有し、前記基板は、Ｓｉ基板、ＳＯＩ基板、歪みＳｉ基板、ＳＯＩ基板と歪みＳｉ基板を組み合わせた基板、または、ＳｉＧｅ基板であることを特徴とする半導体装置の製造方法。
【請求項６】
前記基板の裏面をモニターしながら、前記第２の溝の底面を検出するまで前記基板の裏面から該基板を研磨することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の溝の底面が露出した前記基板の裏面を、前記第２の溝の深さと前記第１の溝の深さとの差に対応した基板厚以上後退させることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の溝を深さを変えて複数形成するとともに、前記複数の第２の溝のうち、少なくとも最も深い第２の溝の底面が露出するまで前記基板の裏面から該基板を研磨することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
基板の表面に溝を形成し、該溝内にプラグを形成するとともに、前記基板のエッジ部の前記表面の少なくとも一部分を、前記溝の深さよりも深く除去し、肉薄部を形成する工程と、
前記肉薄部が消滅するまで、前記基板の裏面から該基板を研磨する工程と、
前記肉薄部が消滅した前記基板の裏面を後退させ、前記プラグを前記基板の裏面から突出させる工程と
を有し、前記基板は、Ｓｉ基板、ＳＯＩ基板、歪みＳｉ基板、ＳＯＩ基板と歪みＳｉ基板を組み合わせた基板、または、ＳｉＧｅ基板であることを特徴とする半導体装置の製造方法。
【請求項１０】
前記肉薄部が消滅した前記基板の裏面を、前記基板の裏面からの前記肉薄部の上面までの距離と前記溝の深さとの差に対応した基板厚以上後退させることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板間の接続にスループラグを用いた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、複数のチップを用いて、機器全体の性能を図ったマルチチップ半導体装置が注目されている。その一つにチップ直接積層型のマルチチップ半導体装置がある。この種のマルチチップ半導体装置においては、チップを貫通するプラグ（チップスループラグ）を用いて、チップ同士の電気的な接続がなされている。
【０００３】
チップスループラグを形成するには、例えば図１０に示すように、Ｓｉ基板（Ｓｉウェハ）８１の表面にメタルプラグ８２を埋込み形成し（図１０（ａ））、次にＳｉ基板８１の裏面を、研削速度が速い、砥石による機械研磨でメタルプラグ８２が露出する手前まで削っておき（図１０（ｂ））、その後メタルプラグ８２が基板裏面から数μｍ突出するまで、ウエットエッチングもしくはドライエッチング、またはＣＭＰ（Chemical Mechanical Polishing）でＳｉ基板８１を裏面から薄くする（図１０（ｃ））。
【０００４】
実際には、メタルプラグ８２を埋込み形成する前に、メタルプラグ８２が埋め込まれるトレンチの内壁を絶縁膜等によって被覆するが、ここでは説明を簡単にするために、絶縁膜等は省略してある。
【０００５】
しかしながら、この種のチップスループラグの形成方法には以下のような問題がある。まず、図１１に示すように、ウェハ工程で作られるメタルプラグ８２の長さは、仕上がり予定値に対して誤差を含むが、メタルプラグ８２は外から見えないため、メタルプラグ８２の長さを測定することはできない。図１１は、メタルプラグ８２の長さが仕上がり予定値よりも長くなった誤差が生じた例を示している。
【０００６】
また、図１０（ｂ）に示した砥石による裏面研削工程においては、図１２に示すように、Ｓｉ基板８１上に研削用テープ８３を貼り付け、研削用テープ８３上に研削テーブル８４を貼り付けた状態で、Ｓｉ基板８１の裏面を削る。このとき、砥石による裏面研削量をモニターするために、接触式の厚さモニターを用い、Ｓｉ基板８１および研削用テープ８３の合計膜厚を測定する。
【０００７】
しかし、研削用テープ８３の膜厚のばらつきが大きいため（例えば±１０μｍ）、砥石による裏面研削量にはばらつきが生じる。したがって、図１０（ｃ）のエッチング工程またはＣＭＰ工程において、エッチング量または研磨量が正確にコントロールされたとしても、メタルプラグ８２の突出量にばらつきが生じ、メタルプラグ８２の形状にばらつきが生じる。
【０００８】
接続、封止のアセンブリ条件はメタルプラグ８２の形状によって変化する。そのため、メタルプラグ８２の突出量がばらつき、メタルプラグ８２の形状にばらつきが生じると、以降のアセンブリ工程は大きな影響を受ける。これは、接続不良、信頼性低下の原因となり、歩留まりの低下を招く。
【０００９】
また、Ｓｉ基板（Ｓｉウェハ）８１を裏面から薄くする方法でコスト的に有利なものとしては、例えば図１３に示すダミー基板（ダミーウェハ）を用いる方法がある。この方法は、図１３（ａ）に示すように、Ｓｉ基板８１を研削用テープ８５によりダミー基板（仮固定基板）８６に固定してから、図１３（ｂ）に示すように、Ｓｉ基板８１の裏面から基板厚を薄くするというものである。仮固定基板としてダミー基板８６を用いることで、コストを下げることが可能となる。
【００１０】
図１３（ａ）は、Ｓｉ基板８１とダミー基板８６を合わせずれなく貼り合わせた場合を示しているが、実際には、Ｓｉ基板８１とダミー基板８６とが同径であるため、図１３（ｃ）に示すように、合わせずれが生じてしまう。
【００１１】
その結果、Ｓｉ基板８１の裏面から基板厚を薄くする工程で、ダミー基板８６のエッジ部下のＳｉ基板８１の箇所８７に大きな荷重がかかり、Ｓｉ基板８１が割れるという問題が生じる。これは、歩留まりの低下を招く。また、研削用テープ８５を用いているので、図１２の方法と同様に、裏面研削量のばらつきの問題がある。
【００１２】
【発明が解決しようとする課題】
上述の如く、従来のチップ直接積層型のマルチチップ半導体装置は、チップを貫通するチップスループラグが必要である。従来のチップスループラグの形成方法は、チップ裏面を機械的に研削し、チップをある程度薄くする工程と、その後エッチング等によってチップ裏面からチップスループラグを突出させる工程を含む。しかし、前者の工程で研削量にはばらつきが生じ、その結果としてチップ裏面からのチップスループラグの突出量がばらつくという問題があった。
【００１３】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、基板を貫通するプラグの突出量のばらつきを小さくできる半導体装置およびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１５】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、第１の基板と、前記第１の基板を貫通する第１のプラグと、前記第１の基板を貫通し、前記第１のプラグと同じ材料で形成されている第２のプラグと、前記第１の基板と対向配置され、前記第１のプラグを介して前記第１の基板内の素子と電気的に接続され、かつ前記第２のプラグを介して前記第１の基板内の素子と電気的に接続されていない第２の基板と備え、前記第１および第２の基板は、Ｓｉ基板、ＳＯＩ基板、歪みＳｉ基板、ＳＯＩ基板と歪みＳｉ基板を組み合わせた基板、または、ＳｉＧｅ基板であることを特徴とする。
【００１６】
このような構成であれば、以下の本発明に係る半導体装置の製造方法により、基板を貫通するプラグの突出量のばらつきを小さくできるようになる。
【００１７】
本発明に係る半導体装置の製造方法は、基板の表面に第１の溝および該第１の溝よりも深い第２の溝を形成し、少なくとも前記第１の溝内に第１のプラグを埋込み形成する工程と、前記第２の溝の底面が露出するまで、前記基板の裏面から該基板を研磨する工程（第１の基板薄膜化工程）と、前記第２の溝の底面が露出した前記基板の裏面を後退させ、前記第１のプラグを前記基板の裏面から露出させる工程（第２の基板薄膜化工程）とを有し、前記第１および第２の基板は、Ｓｉ基板、ＳＯＩ基板、歪みＳｉ基板、ＳＯＩ基板と歪みＳｉ基板を組み合わせた基板、または、ＳｉＧｅ基板であることを特徴とする。
【００１８】
上記第１の基板薄膜化工程において、接触式の厚さモニターを用い、基板と研削用テープとの合計膜厚を測定することは不要である。必要なことは、第２の溝の底面が露出するまで、基板の裏面から該基板を研磨することである。これは、例えば基板の裏面をモニタしながら、基板の裏面から該基板を研磨することにより、ばらつき無く行える。
【００１９】
上記第２の基板薄膜化工程において、基板の裏面から該基板を所定量よりも多く薄くするが、上記所定量は実施の形態で詳説するように容易に求まる。また、上記第２の基板薄膜化工程は、例えばエッチングやＣＭＰを用いることで、ばらつき無く行える。
【００２０】
したがって、上記第１および第２の基板薄膜化工程は、ばらつき無く行えるので、第１のプラグの突出量のばらつきを小さくできるようになる。
【００２１】
本発明に係る他の半導体装置の製造方法は、基板の表面に溝を形成し、該溝内にプラグを形成するとともに、前記基板のエッジ部の前記表面の少なくとも一部分を、前記溝の深さよりも深く除去し、肉薄部を形成する工程と、前記肉薄部が消滅するまで、前記基板の裏面から該基板を研磨する工程と、前記肉薄部が消滅した前記基板の裏面を後退させ、前記プラグを前記基板の裏面から突出させる工程とを有し、前記第１および第２の基板は、Ｓｉ基板、ＳＯＩ基板、歪みＳｉ基板、ＳＯＩ基板と歪みＳｉ基板を組み合わせた基板、または、ＳｉＧｅ基板であることを特徴とする。
【００２２】
このような半導体装置の製造方法でも、先の半導体装置の製造方法と同様に、接触式の厚さモニターを用い、基板と研削用テープとの合計膜厚を測定することは不要である。また、薄肉部が消滅するまで、基板の裏面から該基板を研磨することは、基板の裏面から薄肉部をモニタすることにより、ばらつき無く行える。さらに、基板の裏面から該基板を所定量よりも多く薄くすることも、先の半導体装置の製造方法と同様に、ばらつき無く行える。したがって、プラグの突出量のばらつきを小さくできるようになる。
【００２３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るチップ直接積層型のマルチチップ半導体装置を示す断面図である。
【００２６】
本実施形態のマルチチップ半導体装置は、３つのチップ１1 ，１2 ，１3 が積層された構成となっている。各チップ１1 ，１2 ，１3 は、それぞれ、大きく分けて、表面に素子が集積形成されたＳｉ基板１０と、集積形成された素子を覆う絶縁膜１１と、集積形成された素子を所定の関係に接続するための多層配線層１６と、チップ同士を電気的に接続するためのチップスループラグとしてのメタルプラグ１５ｃと、Ｓｉ基板１０の裏面研削時に検出部として利用されたメタルプラグ１５ｄとから構成されている。メタルプラグ１５ｄはチップ同士の電気的な接続には利用されていない。メタルプラグ１５ｄを備えていることが従来のマルチチップ半導体装置との構造上の相違点である。
【００２７】
多層配線層１６は、例えば、第１の層間絶縁膜と、この第１の層間絶縁膜および絶縁膜１１に開孔された第１の接続孔を介して素子に接続する第１の配線層と、第１の層間絶縁膜上に形成され、第１の配線層を覆う第２の層間絶縁膜と、この第２の層間絶縁膜に開孔された第２の接続孔を介して第１の配線層と接続する第２の配線層とを有する。３層以上の多層配線層であっても良い。
【００２８】
メタルプラグ１５ｃは素子形成領域の外側に形成され、メタルプラグ１５ｄはさらにその外側に形成されている。また、メタルプラグ１５ｃ，１５ｄとこれらが埋め込まれた貫通孔との間には絶縁膜１４が設けられている。
【００２９】
チップスループラグおよび検出部の本体はそれぞれメタルプラグ１５ｃおよびメタルプラグ１５ｄであるが、絶縁膜１４もチップスループラグおよび検出部を構成するものである。
【００３０】
メタルプラグ１５ｃの材料がＣｕの場合、Ｃｕの拡散を防止する膜（バリアメタル膜）も貫通孔の内壁に形成する。この場合、バリアメタル膜もチップスループラグおよび検出部を構成するものとなる。
【００３１】
また、各チップ１1 ，１2 ，１3 の多層配線層１６には、それぞれ、パッド１７が設けられている。Ｓｉ基板１０の裏面は絶縁膜１８で被覆されている。
【００３２】
チップ１1 のメタルプラグ１５ｃは、半田バンプ１９を介して、チップ１2 の多層配線層１６に設けられたパッド１７に電気的に接続している。これにより、チップ１1 はチップ１2 と電気的に接続することになる。なお、半田バンプ１９以外のバンプを用いても良い。
【００３３】
同様に、チップ１2 のメタルプラグ１５ｃは、半田バンプ１９を介して、チップ１3 の多層配線層１６に設けられたパッド１７に電気的に接続し、チップ１2 はチップ１3 と電気的に接続している。このようにしてチップ１1 ，１2 ，１3 間は電気的に接続されることになる。
【００３４】
ここでは、チップ数が３個の場合について説明したが、４個以上のチップも同様にして接続できる。また、メタルプラグ１５ｃを有するチップの全てが必ずしもメタルプラグ１５ｃを介して接続する必要はない。すなわち、放熱性の改善の目的のみでメタルプラグ１５ｃを形成したチップがあっても良い。
【００３５】
次に、本実施形態のマルチチップ半導体装置の製造方法について、図２および図３を用いて説明する。
【００３６】
まず、図２（ａ）に示すように、厚さ６００〜７００μｍ程度のＳｉ基板１０を用意する。このＳｉ基板１０は素子形成後のものであり、その表面は絶縁膜１１で覆われている。この絶縁膜１１の材料には、窒化シリコンのようにＳｉＯ2 とエッチング選択比が取れるものが選ばれている。
【００３７】
次に、図２（ｂ）に示すように、ＳｉＯ2 からなる厚さ１μｍのマスクパターン１２を絶縁膜１１上に形成した後、マスクパターン１２をマスクにして、エッチングガスがＦ系ガスのＲＩＥプロセスにより、絶縁膜１１およびＳｉ基板１０をエッチングし、絶縁膜１１を貫通し、かつＳｉ基板１０を貫通しないトレンチ１３ｃ，１３ｄを形成する。
【００３８】
トレンチ１３ｃの深さは１００μｍ程度である。トレンチ１３ｄの深さはトレンチ１３ｃのそれよりも深い。トレンチ１３ｄをトレンチ１３ｃよりも深く形成するには、トレンチ１３ｄの開口径や開口形状を変えるだけで実現できる。トレンチの開口径や開口形状によってエッチング速度が異なるためである。
【００３９】
例えば、ＲＩＥプロセスを用いる場合、トレンチ１３ｄの開口径をトレンチ１３ｃの開口径よりも広くし、トレンチ１３ｄの開口面積をトレンチ１３ｃの開口面積よりも大きくすることにより、マイクロローディング効果によって、トレンチ１３ｄの深さをトレンチ１３ｃの深さよりも深くできる。
【００４０】
トレンチ１３ｃ，１３ｄの深さの関係は、例えば、予め行った実験結果から見積もることができる。上記例のように開口径の違いによって深さを変える場合であれば、開口径が広いほどエッチングレートは速くなる。そのため、複数の異なる開口径についてエッチングレートを実験により取得しておけば、補間等の計算によって任意の開口径におけるエッチングレートが求まる。したがって、トレンチ１３ｃ，１３ｄの深さの絶対値はエッチング時間（エッチング条件）によって変わるが、互いのエッチング時間が同じであれば、開口径が異なるトレンチ１３ｃ，１３ｄの深さの差は分かる。
【００４１】
ここでは、トレンチ１３ｃ，１３ｄを同じ工程で形成したがそれぞれ別の工程で形成しても良い。ただし、トレンチ１３ｃ，１３ｄの深さの差をほぼ一定にする観点からは、トレンチ１３ｃ，１３ｄを同じ工程で形成することが好ましい。
【００４２】
次に、トレンチ１３ｃ，１３ｄの形成の際に生じたＳｉ基板１０の欠陥を回復するためのアニールを行い、その後、図２（ｃ）に示すように、トレンチ１３ｃ，１３ｄの内壁を被覆するように全面に絶縁膜１４を堆積する。絶縁膜１４は、例えばＬＰＣＶＤ法を用いて順次堆積したＳｉＯ2 膜／Ｓｉ3 Ｎ4 膜の積層膜である。絶縁膜１４は単層でも良い。
【００４３】
次に、図２（ｄ）に示すように、メタルプラグ１５ｃ，１５ｄとなる金属膜１５をトレンチ１３ｃ，１３ｄから溢れる厚さに全面に形成して、トレンチ１３ｃ，１３ｄを金属膜１５で埋め込む。
【００４４】
ここで、金属膜１５としては、例えば、Ｗ膜、Ｍｏ膜、Ｎｉ膜、Ｔｉ膜、Ｃｕ膜またはこれらの金属シリサイド膜があげられる。また、金属膜１５の形成方法としては、例えばＣＶＤ法、スパッタ法またはメッキ法があげられる。
【００４５】
次に、図２（ｅ）に示すように、例えばＣＭＰ法またはエッチバック法を用いて、絶縁膜１１の表面が露出するまで、金属膜１５、絶縁膜１４を後退させ、メタルプラグ１５ｃ，１５ｄを形成する。この後、多層配線層１６を形成する。
【００４６】
次に、図３（ｆ）に示すように、多層配線層１６の表面に溝を形成し、この溝の底面にパッド１７を露出させる。
【００４７】
次に、図３（ｇ）に示すように、メタルプラグ１５ｄが露出するまで、Ｓｉ基板１０の裏面を砥石による機械研磨により研削する。具体的には、Ｓｉ基板１０の裏面を例えば画像認識によりｉｎ−ｓｉｔｕでモニタしながら、Ｓｉ基板１０の裏面を砥石による機械研磨により研削し、モニタによってメタルプラグ１５ｄの露出を検出したら、Ｓｉ基板１０の裏面の研削を停止することにより、図３（ｇ）に示した構造が得られる。
【００４８】
この工程では、接触式の厚さモニターを用い、Ｓｉ基板１０と研削用テープとの合計膜厚を測定することは不要である。必要なことは、メタルプラグ１５ｄが露出するまで、Ｓｉ基板１０を裏面から薄くすることである。これは、上述したように、Ｓｉ基板１０の裏面をモニタしながら、基板１０を裏面から研削することにより、ばらつき無く行える。
【００４９】
ここでは、メタルプラグ１５ｄが露出した時点を砥石による裏面研削の終了時点としたが、メタルプラグ１５ｄ下の絶縁膜１４が露出した時点を終了時点とする方法もある。
【００５０】
次に、図３（ｈ）に示すように、メタルプラグ１５ｃ下の絶縁膜１４が除去され、メタルプラグ１５ｃ，１５ｄが基板裏面から数μｍ突出するまで、ＣＭＰおよびエッチングを用いてＳｉ基板１０を裏面から薄くする。具体的には、メタルプラグ１５ｃ，１５ｄが露出し、メタルプラグ１５ｃ，１５ｄを含む基板裏面が平坦になるまでＣＭＰを行い、その後基板裏面（Ｓｉ）をウエットエッチングまたはドライエッチングにより選択的に後退させ、メタルプラグ１５ｃ，１５ｄを基板裏面から数μｍ突出させる。
【００５１】
トレンチ１３ｃ，１３ｄの深さの差は、上述したように例えば開口径の違いから見積もることが可能であり、トレンチ１３ｄの深さ−トレンチ１３ｃの深さに対応した基板厚（所定量）だけ、Ｓｉ基板１０を裏面から薄くすることにより、メタルプラグ１５ｃは露出する。したがって、メタルプラグ１５ｃ，１５ｄの突出量を数μｍにするには、上記所定量よりもさらに数μｍ基板厚を薄くすれば良いことになる。これは、上記のようにＣＭＰおよびエッチングを用いることで、ばらつきなく行える。
【００５２】
図３（ｈ）において、プラグ１５ｄとプラグ１５ｃの長さが同じになっている理由は、ＣＭＰを用いた場合、プラグ１５ｄとプラグ１５ｃの長さが一致するまで研磨が進んだ後は、プラグ１５ｄとプラグ１５ｃは同じ量だけ研磨されるからである。
【００５３】
なお、メタルプラグ１５ｃ，１５ｄは必ずしも基板裏面から突出させる必要はなく、ＣＭＰでメタルプラグ１５ｃ，１５ｄを含む基板裏面を平坦にするだけでも良い。
【００５４】
また、ウエットエッチングまたはドライエッチングを用いた場合、プラグ１５ｄとプラグ１５ｃは同じ量だけエッチングされるので、プラグ１５ｄはプラグ１５ｃよりも長くなる。プラグ１５ｄとプラグ１５ｃの長さの差が許容範囲内であれば、ＣＭＰの代わりに、ウエットエッチングまたはドライエッチングを用いても良い。
【００５５】
このように、本実施形態によれば、メタルプラグ１５ｃ，１５ｄの突出量のばらつきを十分に小さくでき、メタルプラグ１５ｃ，１５ｄの形状のばらつきを十分に小さくできるようになる。さらに、突出量や形状のばらつきを十分に小さくできることから、これらのばらつきに起因するアセンブリ工程における問題、例えば接続不良、信頼性低下、歩留まりの低下を解決できる。
【００５６】
なお、従来の図１０（ｃ）の工程において基板裏面をｉｎ−ｓｉｔｕでモニタしながら、エッチングまたはＣＭＰを行い、モニタによってメタルプラグの露出を検出した後、さらにエッチングまたはＣＭＰで基板裏面を数μｍ薄くすることによっても、図１０（ｂ）の工程で接触式の厚さモニタを用いた砥石による裏面研削量のモニタを不要化してばらつきの問題を解決することは一見可能である。
【００５７】
しかしながら、裏面研削量を全くモニタすることなく砥石による機械研磨を進めると、メタルプラグが露出する手前で研削を停止することができず、図１０（ｂ）の工程において、突出量が一切コントロールされることなくメタルプラグが突出してしまうという恐れがある。
【００５８】
逆に、図１０（ｂ）の工程でメタルプラグが突出してしまうことを恐れ、砥石による機械的研磨を早く停止しすぎると、その後のエッチング等は砥石による機械研磨に比べてレートが２桁ほど遅いため、図１０（ｃ）の工程における時間がかかりすぎ、生産性が悪くなる。したがって、レートの早い砥石による機械研磨の際の裏面研削量をコントロール可能な本実施形態の方法が有効である。
【００５９】
次に、図３（ｉ）に示すように、基板裏面から突出したメタルプラグ１５ｃ，１５ｄを覆うように、ＳｉＯ2 膜等の絶縁膜１８を例えばプラズマＣＶＤ法を用いてＳｉ基板１０の裏面に形成する。
【００６０】
次に、図３（ｊ）に示すように、メタルプラグ１５ｃ，１５ｄが露出するまで、ＣＭＰ法を用いて絶縁膜１８を研磨する。その後、パッド１７上に半田バンプ１９を形成する。
【００６１】
以上述べたチップの形成方法によりチップ１1 ，１2 ，１3 を形成し、その後チップ１1 とチップ１2 およびチップ１2 とチップ１3 をそれぞれ接続することにより、図１に示したマルチチップ半導体装置が得られる。
【００６２】
なお、Ｓｉ基板１０の裏面を絶縁膜１８で覆う必要がない場合には、図３（ｈ）の工程後、上記チップ同士を接続する工程に進む。
【００６３】
本実施形態では、検出部のメタルプラグ１５ｄの材料として、チップスループラグであるメタルプラグ１５ｃと同じ材料を使用したが、異なる材料を使用しても良い。例えば、ＳｉＯ2 等の絶縁材料、ポリシリコン等の半導体材料を用いても良い。さらに、検出部として、内部が充填されていないトレンチ１３ｄを利用しても良い。
【００６４】
絶縁材料を用いる場合、トレンチ１３ｄの開口径をトレンチ１３ｃの開口径よりも小さくすることにより、トレンチ１３ｄの内部を絶縁材料（絶縁膜）で容易に埋め込むことが可能となる。ただし、トレンチ１３ｄの開口面積はトレンチ１３ｃの開口面積よりも広くし、トレンチ１３ｄがトレンチ１３ｃよりも深くなるようにする。これは、例えば図２（ｂ）のトレンチ１３ｄの紙面に垂直方向の寸法を長くすることにより可能である。
【００６５】
また、図３（ｇ）、図３（ｈ）のＳｉ基板１０の基板厚を薄くする工程はウェハごと行っても良いし、またはチップ単位で行っても良い。さらに、先ダイシングと呼ばれるプロセスを用い、ウェハ上の各チップの周囲に溝を予め形成し、ウェハを薄くする工程中で、ウェハをチップに分離する方法を用いても良い。
【００６６】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るマルチチップ半導体装置を構成するチップの製造工程を示す断面図である。図４（ａ）は図２（ｅ）に相当し、図４（ｂ）は図３（ｇ）に相当する。ここでは、簡単のために、Ｓｉ基板１０とメタルプラグ１５ｃ，１５ｄとしか示していない。また、図１〜図３と対応する部分には図１〜図３と同一符号を付してあり、詳細な説明は省略する。同様に、図５以降の図においても、前出した図と同一符号は相当部分を示してあり、詳細な説明は省略する。
【００６７】
本実施形態が第１の実施形態と異なる点は、図４（ａ）に示すように、検出部として、深さの異なる複数のメタルプラグ１５ｄを形成することにある。メタルプラグ１５ｄをメタルプラグ１５ｃよりも深くする場合と同様に、深さの異なる複数のメタルプラグ１５ｄを形成するには、これらが埋め込まれるトレンチの開口径や開口面積を変えるだけで実現できる。図４では、右から順番にメタルプラグ１５ｄの長さが長くなっているが、どのような順番で配列されていても良い。
【００６８】
次に、図４（ｂ）に示すように、Ｓｉ基板１０の裏面を砥石により機械的に研削する。その後、Ｓｉ基板１０の裏面に露出しているメタルプラグ１５ｃの数を検出し、研削後のＳｉ基板１０の厚さを見積もる。これにより、メタルプラグ１５ｃを露出するために、次工程のエッチングまたはＣＭＰで、残りどれだけＳｉ基板１０を薄くしなければならないかを、正確に求めることが可能となる。
【００６９】
例えば、メタルプラグ１５ｄの長さが短い順に１１０μｍ、１１５μｍ、１２０μｍだとすると、図４（ｂ）では２個のメタルプラグ１５ｄが露出しているので、研削後のＳｉ基板１０の厚さは１１０μｍより厚く１２０μｍ以下となる。
【００７０】
したがって、メタルプラグ１５ｃの長さが１００μｍであるならば、Ｓｉ基板１０の裏面をエッチングまたはＣＭＰし、Ｓｉ基板１０を１５μｍ（所定量）薄くすることにより、メタルプラグ１５ｃは露出する（図４（ｃ））。そして、メタルプラグ１５ｃ，１５ｄの基板裏面からの突出量を数μｍにするならば、さらに数μｍＳｉ基板１０を薄くすれば良い。
【００７１】
本実施形態によれば、Ｓｉ基板１０の裏面に露出しているメタルプラグ１５ｃの数の検出を、図４（ｂ）のＳｉ基板１０の研削工程の後に行うことが可能となる。すなわち、図４（ｂ）のＳｉ基板１０の研削工程において、Ｓｉ基板１０の裏面をｉｎ−ｓｉｔｕでモニタする必要がないという効果が得られる。さらに、深さの異なるメタルプラグ１５ｄの数を増やすことにより、より正確な見積もりが可能となる。
【００７２】
なお、Ｓｉ基板１０の裏面に露出しているメタルプラグ１５ｄの数を検出する方法としては、例えば、画像認識を用いる方法、メタルプラグ１５ｄの材料を化学的に分析する方法、研削時のトルクを管理する方法などがあげられる。
【００７３】
図５、図６に、第１、第２の実施形態におけるメタルプラグ１５ｃ，１５ｄの配置例の平面図を示す。図５（ａ）はメタルプラグ１５ｄが一つの場合の配置例を示しており、図１の断面図は図５（ａ）の矢視Ａ−Ａ’断面図に相当する。図５（ｂ）は２個のメタルプラグ１５ｃのそれぞれの外側にメタルプラグ１５ｄを設けた配置例を示している。
【００７４】
図５（ｃ）はチップの４つのコーナー部（四隅）にそれぞれ複数のメタルプラグ１５ｄを設けた配置例を示している。上記複数のメタルプラグ１５ｄは、製造途中では、例えば第２の実施形態と同様に深さが異なるものである。四隅の全てに設ける必要は必ずしも必要ではなく、一箇所でも構わない場合もある。
【００７５】
一般に、マルチチップに使用されるチップは薄いので、時にチップのコーナー部でチップがめくれ易い。図５（ｃ）に示すように、４つのコーナー部にそれぞれ複数のメタルプラグ１５ｄを設けると、チップのコーナー部での反りが緩和され、めくれを防止できるようになる。なお、図５（ａ）や図５（ｂ）に示される場合でも、基板を貫通するプラグの数を増やしたことで、チップの反りは緩和される。
【００７６】
また、メタルプラグ１５ｄはＳｉ基板１０の裏面で露出しているので、メタルプラグ１５ｄをチップの裏面ボンディング時の位置合わせマークに利用することが可能である。本実施形態も第１の実施形態と同様に種々の変形例が可能である。例えば、メタルプラグ１５ｄの代わりにトレンチを用いることが可能である。
【００７７】
図６（ａ），図６（ｂ）はメタルプラグ１５ｃの数が３個以上の配置例を示しており、それぞれは図５（ｂ）、図５（ｃ）に相当するものである。
【００７８】
（第３の実施形態）
図７は、本発明の第３の実施形態に係るマルチチップ半導体装置を構成するチップの製造工程を示す断面図である。
【００７９】
本実施形態は、図７（ａ）に示すように、Ｓｉ基板１０のエッジ部に、Ｓｉ基板１０の厚みの検出に利用する薄肉部２０を形成し、薄肉部２０をモニターすることにより、機械研磨の終点を検出する例である。薄肉部２０の平面形状は、例えばリング状である。
【００８０】
薄肉部２０の形成方法としては、例えば、メタルプラグ１５ｃが埋め込まれるトレンチをエッチングにより形成するときに、Ｓｉ基板１０のエッジ部もエッチングして、薄肉部２０を形成する方法がある。このとき、薄肉部２０の表面が上記トレンチの底よりも下になるようにする。上記エッチングは例えばレジストパターンをマスクに用いて行う。また、メタルプラグ１５ｃの形成が終了した後、Ｓｉ基板１０のエッジ部をエッチングし、薄肉部２０を形成する方法もある。なお、簡単のために、多層配線層等は省略してあり、Ｓｉ基板１０とメタルプラグ１５ｃ，１５ｄとしか示していない。
【００８１】
薄肉部２０は、Ｓｉ基板１０のエッジ部の表面側を除去して得られるものである。そのため、本実施形態は、チップ内にメタルプラグ１５ｄを形成する第１および第２の実施形態に比べて、コスト的に有利である。
【００８２】
次に、図７（ｂ）に示すように、Ｓｉ基板１０の表面側に研削用テープ２１を貼り付け、研削用テープ２１上に研削テーブル２２を貼り付ける。
【００８３】
次に、図７（ｃ）に示すように、Ｓｉ基板１０の裏面を砥石により機械的に研削する。このとき、画像認識モニター２３により薄肉部２０を観察し、薄肉部２０がなくなった時点を研削の終点とする。
【００８４】
このとき、接触式の厚さモニターを用い、Ｓｉ基板１０と研削用テープ２１との合計膜厚を測定することは不要である。上記の如きに薄肉部２０が消滅するまで、Ｓｉ基板１０をその裏面から薄くすることは、画像認識モニター２３により薄肉部２０をモニターしながら、Ｓｉ基板１０を研削することにより、ばらつきなく行える。
【００８５】
しかも、基板裏面から肉薄部２０の上面までの距離とメタルプラグ１５ｃが埋め込まれるトレンチの深さとの差は、第１の実施形態のトレンチ１３ｃ，１３ｄの深さの差の場合と同様の理由により、互いのエッチング時間が同じであれば、ほぼ一定となる。
【００８６】
したがって、基板表面から薄肉部２０の上面までの距離と、メタルプラグ１５ｃが埋め込まれるトレンチの深さとの差（所定量）だけＳｉ基板１０を裏面から薄くすれば、メタルプラグ１５ｃは露出する。よって、メタルプラグ１５ｃの基板裏面からの突出量を数μｍにするには、上記所定量よりもさらに数μｍ基板厚を薄くすれば良いことになる。これは、エッチングまたはＣＭＰを用いることによりばらつきなく行える。ただしここでは、メタルプラグ１５ｃの長さの仕上がり予定面および予め求めておいた基板表面から薄肉部２０の上面までの距離に基づいて、エッチングまたはＣＭＰによる基板のエッチング量または研磨量を決定しても良い。
【００８７】
したがって、本実施形態によれば、メタルプラグ１５ｃの突出量のばらつきを十分に小さくでき、メタルプラグ１５ｃの形状のばらつきを十分に小さくできるようになる。さらに、突出量や形状のばらつきを十分に小さくできることから、これらのばらつきに起因するアセンブリ工程における問題、例えば接続不良、信頼性低下、歩留まりの低下を解決できる。
【００８８】
ここでは、Ｓｉ基板１０の砥石による裏面研削、およびＳｉ基板１０のエッチングまたはＣＭＰによる裏面加工を、Ｓｉ基板１０を研削テーブル２２に仮固定して行う方法について説明したが、製造コストを下げるという観点からは、Ｓｉ基板１０と同径、同材料の基板（ダミー基板）を用いると良い。Ｓｉ基板１０がＳｉウェハである場合はダミーＳｉウェハとなる。
【００８９】
図８は、ダミー基板２４を用いた場合の図７（ｂ）に相当する断面図である。Ｓｉ基板１０は研削用テープ２１を介してダミー基板２４と仮固定される。Ｓｉ基板１０のエッジ部には薄肉部２０がある。その結果、Ｓｉ基板１０の接着面２５の径はダミー基板２４の接着面２６の径よりも短くなる。そのため、Ｓｉ基板１０とダミー基板２４との間に合わせずれが生じても、Ｓｉ基板１０の接着面２５はダミー基板２４の接着面２６内に収まり、これによりＳｉ基板１０を裏面から薄くする工程における、Ｓｉ基板１０の割れの問題を解決できるようになる。
【００９０】
ここでは、Ｓｉ基板１０の厚みを検出するために、Ｓｉ基板１０のエッジ部に形成した薄肉部２０を利用したが、図９に示すように、Ｓｉ基板１０のエッジ部に形成したトレンチ２７を利用しても良い。トレンチ２７はメタルプラグ１５ｃが埋め込まれるトレンチよりも深い。トレンチ２７の平面形状は、例えばリング状である。
【００９１】
トレンチ２７を利用する利点としては、Ｓｉ基板１０の裏面研削時に、Ｓｉ基板１０のエッジ部が薄くなることで生じ得るチッピングを防止できることがあげられる。
【００９２】
メタルプラグ１５ｃが埋め込まれるトレンチとトレンチ２７とを同じ工程で形成した場合に、トレンチ２７内にメタルプラグ１５ｃが埋め込まれないようにするには、例えば、メタルプラグ１５ｃをメッキ法により形成する。このとき、トレンチ２７内にシードとなる金属薄膜が形成されないようにする。これは、例えばトレンチ２７をマスクした状態で、金属薄膜の成膜を行うことで実現できる。
【００９３】
また、先ダイシングを用いる場合、トレンチ２７として、先ダイシングに用いるトレンチを利用することが可能である。これは、例えば先ダイシングに用いるトレンチをＲＩＥにより形成し、トレンチの深さを正確に制御することで可能となる。この場合、チップ厚検出用のトレンチ２７を新たに形成する必要がないので、ウェハの回路面積率を高めることができるようになる。
【００９４】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、基板としてＳｉ基板を用いたが、ＳＯＩ基板、歪みＳｉ基板、あるいはＳＯＩ基板と歪みＳｉ基板を組み合わせた基板を用いても良い。また、基板の材料はＳｉに限定されず、ＳｉＧｅでも良い。
【００９５】
また、マルチチップ半導体装置の例としては、ＮＡＮＤ型ＥＥＰＲＯＭ、ＮＯＲ型ＥＥＰＲＯＭ、ＤＲＡＭ等の半導体メモリのチップを積層したマルチチップ半導体装置や、半導体メモリとＣＰＵとから構成された情報処理を行うチップを積層したマルチチップ半導体装置があげられる。
【００９６】
さらに、本発明は、チップ直接積層型のマルチチップ半導体装置には限定されず、例えば、チップを積層しないで、基板上に１個または２個以上のチップを搭載した半導体装置にも適用できる。また、本発明は、インターポーザを含む半導体装置にも適用できる。この場合、第１の基板はインターポーザ、第２の基板はインターポーザ上に搭載されたチップとなり、さらにインターポーザ（第１の基板）を介してチップ（第２の基板）に接続する第３の基板も存在する。
【００９７】
さらにまた、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００９８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００９９】
【発明の効果】
以上詳説したように本発明によれば、基板を貫通する接続用のプラグの突出量のばらつきを小さくできるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマルチチップ半導体装置を示す断面図
【図２】本発明の第１の実施形態に係るマルチチップ半導体装置の製造工程を示す図
【図３】図２に続く同マルチチップ半導体装置の製造工程を示す図
【図４】本発明の第２の実施形態に係るマルチチップ半導体装置を構成するチップの製造工程を示す断面図
【図５】メタルプラグ（チップスループラグ）およびメタルプラグ（検出部）の配置例を示す平面図
【図６】他のメタルプラグ（チップスループラグ）およびメタルプラグ（検出部）の配置例を示す平面図
【図７】本発明の第３の実施形態に係るマルチチップ半導体装置を構成するチップの製造工程を示す断面図
【図８】同実施形態において研削テーブルの代わりにダミー基板を用いた変形例を説明するための断面図
【図９】同実施形態において薄肉部の代わりにトレンチを用いた変形例を説明するための断面図
【図１０】従来のチップスループラグの形成工程を示す断面図
【図１１】従来のチップスループラグの形成方法の問題点を説明するための断面図
【図１２】図１０の従来のチップスループラグの形成工程のうち、砥石による裏面研削工程の詳細を説明するための断面図
【図１３】従来の他のチップスループラグの形成工程を示す断面図
【符号の説明】
１1 ，１2 ，１3 …チップ
１０…Ｓｉ基板
１１…絶縁膜
１２…マスクパターン
１３ｃ，１３ｄ…トレンチ
１４…絶縁膜
１５ｃ…メタルプラグ（チップスループラグ；第１のプラグ）
１５ｄ…メタルプラグ（検出部；第２のプラグ）
１６…多層配線層
１７…パッド
１８…絶縁膜
１９…半田バンプ
２０…薄肉部
２１…研削用テープ
２２…研削テーブル
２３…画像認識モニター
２４…ダミー基板
２５…Ｓｉ基板の接着面
２６…ダミー基板の接着面
２７…トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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