(57)【特許請求の範囲】
【請求項１】
複数のチョッパ型コンパレータと、
前記複数のチョッパ型コンパレータのうち同じ基準電圧が供給される第１及び第２のチョッパ型コンパレータについて、前記第１のチョッパ型コンパレータのオートゼロ動作の直前又は直後の出力信号を前記第２のチョッパ型コンパレータに切り換える信号選択部とを含み、
オートゼロ動作を行っていない第２のチョッパ型コンパレータの出力信号からオートゼロ動作を行った第１のチョッパ型コンパレータの出力信号に切り換える場合にはその切り換えを該第１のチョッパ型コンパレータのオートゼロ動作の終了より一定期間後に行い、
オートゼロ動作を行う第１のチョッパ型コンパレータの出力信号からオートゼロ動作を行わない第２のチョッパ型コンパレータの出力信号に切り換える場合にはその切り換えを該第１のチョッパ型コンパレータのオートゼロ動作の開始より一定期間早く行うようにした、ことを特徴とするＡ／Ｄ変換器。
【請求項２】
複数のチョッパ型のコンパレータと、
前記複数のコンパレータにおける第１のチョッパ型コンパレータのオートゼロ動作の直前及び直後の出力信号を、前記第１のチョッパ型コンパレータと異なるチョッパ型コンパレータの出力信号に切り換える信号選択部とを含み、
前記異なるチョッパ型コンパレータの前記出力信号は、前記第１のチョッパ型コンパレータのオートゼロ動作の直前及び直後の基準電圧と同じ基準電圧による比較動作に基づく出力信号であることを特徴とするＡ／Ｄ変換器。
【請求項３】
前記前記信号選択部は、第１のチョッパ型コンパレータの前記出力信号を一定期間、前記異なるチョッパ型コンパレータの前記出力信号に切り換えることを特徴とする請求項２記載のＡ／Ｄ変換器。
【請求項４】
前記複数のチョッパ型コンパレータは、１回のオートゼロ動作に続いて複数回の比較動作を行うことを特徴とする請求項１乃至３のいずれか一項に記載のＡ／Ｄ変換器。
【請求項５】
前記複数のチョッパ型コンパレータのオートゼロ動作を順次行うよう制御する制御部を含むことを特徴とする請求項１乃至４のいずれか一項に記載のＡ／Ｄ変換器。
【請求項６】
前記制御部は、前記複数のチョッパ型コンパレータの比較動作の基準電圧を設定する制御を行うことを特徴とする請求項５記載のＡ／Ｄ変換器。
【請求項７】
前記複数のチョッパ型コンパレータにおいて、少なくとも２つのチョッパ型コンパレータのオートゼロ動作と、該オートゼロ動作に続く比較動作とが同時に行われることを特徴とする請求項１乃至６のいずれか一項に記載のＡ／Ｄ変換器。
【請求項８】
前記チョッパ型コンパレータの数は、ｎビットのデジタル信号を生成するために必要な（２n −１）個に１個加えた数としたことを特徴とする請求項１乃至７のいずれか一項に記載のＡ／Ｄ変換器。
【請求項９】
前記チョッパ型コンパレータの数は、ｎビットのデジタル信号を生成するために必要な（２n −１）個に２個以上加えた数としたことを特徴とする請求項１乃至７のいずれか一項に記載のＡ／Ｄ変換器。
【請求項１０】
前記複数のチョッパ型コンパレータは、オートゼロ動作時に、出力ラッチ回路の信号取り込み動作及びラッチ動作を停止することを特徴とする請求項１乃至９のいずれか一項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関するものである。
【０００２】
近年、Ａ／Ｄ変換器は種々の電子機器に使用され、そのＡ／Ｄ変換速度の高速化が益々要請されている。高速動作に有利な並列型Ａ／Ｄ変換器は、主にアナログ入力信号とアナログ基準電圧とを比較する複数のコンパレータ部と、そのコンパレータの出力信号を複数ビットのデジタル信号に変換するエンコーダ部とから構成される。そして、Ａ／Ｄ変換速度の高速化を図るために、コンパレータ部及びエンコーダ部の動作速度を高速化し、かつエラーレートを低減することが必要となっている。
【０００３】
【従来の技術】
Ａ／Ｄ変換器の一種類である並列型Ａ／Ｄ変換器は、そのＡ／Ｄ変換速度において、他の形式のＡ／Ｄ変換器に対し優れている。図２６は、並列型Ａ／Ｄ変換器の第一の従来例を示し、２ビット出力のＡ／Ｄ変換器を示す。
【０００４】
高電位側基準電圧ＶRHと、低電位側基準電圧ＶRLとの間には、４本の抵抗Ｒが直列に接続されている。前記抵抗Ｒは、両端に位置する抵抗の抵抗値がその他の抵抗の抵抗値の１／２に設定されている。
【０００５】
前記各抵抗Ｒ間は、３個のコンパレータＣＭ１〜ＣＭ３の一方の入力端子にそれぞれ接続されている。従って、各コンパレータＣＭ１〜ＣＭ３には、前記基準電圧ＶRH，ＶRLを前記抵抗Ｒで抵抗分割した基準電圧ＶR1〜ＶR3がそれぞれ入力される。
【０００６】
前記コンパレータＣＭ１〜ＣＭ３の他方の入力端子にはアナログ入力信号Ｖinがそれぞれ入力される。各コンパレータＣＭ１〜ＣＭ３はそれぞれ前記基準電圧ＶR1〜ＶR3と、アナログ入力信号Ｖinとを比較する。
【０００７】
そして、前記各コンパレータＣＭ１〜ＣＭ３はアナログ入力信号Ｖinの電位が基準電圧ＶR1〜ＶR3より高いとき、Ｈレベルの出力信号ＳＧ１〜ＳＧ３を出力する。また、アナログ入力信号Ｖinの電位が基準電圧ＶR1〜ＶR3より低いとき、Ｌレベルの出力信号ＳＧ１〜ＳＧ３を出力する。
【０００８】
従って、例えばアナログ入力信号Ｖinの電位が基準電圧ＶR2より高く、基準電圧ＶR3より低いと、コンパレータＣＭ１〜ＣＭ３の出力信号は、出力信号ＳＧ１，ＳＧ２がＨレベルとなり、出力信号ＳＧ３がＬレベルとなる。このような出力信号ＳＧ１〜ＳＧ３は、アナログ入力信号Ｖinより低い基準電圧が入力されるコンパレータの出力信号はＨレベルとなり、アナログ入力信号Ｖinより高い基準電圧が入力されるコンパレータの出力信号はＬレベルとなるサーモメータコードとなる。
【０００９】
前記コンパレータＣＭ１〜ＣＭ３の出力信号ＳＧ１〜ＳＧ３は、エンコーダ部３に出力される。そして、前記コンパレータＣＭ１〜ＣＭ３及びエンコーダ部３の動作タイミングは制御回路４により制御され、エンコーダ部３から２ビットのデジタル出力信号Ｄ０，Ｄ１が出力される。
【００１０】
前記コンパレータＣＭ１〜ＣＭ３はチョッパ型コンパレータで構成される。ＣＭＯＳ構成のコンパレータでは、ＭＯＳトランジスタの特性のばらつきにより、コンパレータ毎に入力オフセット電圧が異なるため、このようなコンパレータを使用して、並列型Ａ／Ｄ変換器を構成した場合には、入力オフセット電圧の誤差により、各コンパレータの比較結果に十分な精度が得られない。従って、トランジスタのばらつきに関わらず変換精度を確保するためにチョッパ型コンパレータが使用される。
【００１１】
前記コンパレータＣＭ１〜ＣＭ３の具体的構成を図２７に従って説明する。前記アナログ入力信号Ｖinと基準電圧ＶR が入力される入力端子は、それぞれスイッチ回路ＳＷ１，ＳＷ２を介して容量１の一方の入力端子であるノードＮ１に接続される。前記スイッチ回路ＳＷ１，ＳＷ２は、前記制御回路４から出力される制御信号Ｃ１，ＣＺバーに基づいて開閉制御され、制御信号Ｃ１，ＣＺバーがＨレベルとなると導通する。
【００１２】
前記容量１の他方の端子であるノードＮ２は、インバータ回路２ａの入力端子に接続され、同インバータ回路２ａの入出力端子はスイッチ回路ＳＷ３を介して接続される。前記スイッチ回路ＳＷ３は前記制御信号ＣＺバーの反転信号である制御信号ＣＺに基づいて開閉制御され、同制御信号ＣＺがＨレベルとなると導通する。
【００１３】
そして、スイッチ回路ＳＷ３が導通すると、インバータ回路２ａの入出力端子がそのインバータ回路２ａのしきい値にリセットされるオートゼロ動作が行われる。
【００１４】
前記インバータ回路２ａの出力端子は、インバータ回路２ｂ及びスイッチ回路ＳＷ４を介してインバータ回路２ｃの入力端子に接続される。前記スイッチ回路ＳＷ４は制御信号ＣＦバーに基づいて開閉制御され、同制御信号ＣＦバーがＨレベルとなると導通する。
【００１５】
前記インバータ回路２ｃの出力信号はインバータ回路２ｅで反転されて、出力信号ＯＵＴとして出力される。また、前記インバータ回路２ｃの出力信号はインバータ回路２ｄ及びスイッチ回路ＳＷ５を介して、同インバータ回路２ｃに入力される。
【００１６】
前記スイッチ回路ＳＷ５は前記制御信号ＣＦバーを反転させた制御信号ＣＦに基づいて開閉制御され、同制御信号ＣＦがＨレベルとなると導通する。
上記のように構成されたチョッパ型コンパレータの動作を図２８に従って説明する。
【００１７】
制御信号ＣＺバー，ＣＦバーは、制御信号Ｃ１の反転信号として入力される。まず制御信号Ｃ１がＨレベル、制御信号ＣＺバーがＬレベルとなると、スイッチ回路ＳＷ１，ＳＷ３が導通し、スイッチ回路ＳＷ２が不導通となる。
【００１８】
すると、ノードＮ２はオートゼロ動作によりインバータ回路２ａのしきい値にリセットされ、容量１に充電電流が流れてノードＮ１が基準電圧ＶR レベルとなる。
【００１９】
次いで、制御信号Ｃ１がＬレベル、制御信号ＣＺバー，ＣＦバーがＨレベルとなると、スイッチ回路ＳＷ１，ＳＷ３が不導通となり、スイッチ回路ＳＷ２，ＳＷ４が導通する。
【００２０】
すると、アナログ入力信号Ｖinと基準電圧ＶR との比較動作が行われ、アナログ入力信号Ｖinの電位が基準電圧ＶR より高いと、容量１による容量結合により、ノードＮ２がインバータ回路２ａのしきい値より高くなる。また、アナログ入力信号Ｖinの電位が基準電圧ＶR より低いと、ノードＮ２がインバータ回路２ａのしきい値より低くなる。
【００２１】
このとき、スイッチ回路ＳＷ４は導通しているので、インバータ回路２ａの出力信号はインバータ回路２ｂ及びスイッチ回路ＳＷ４を介してインバータ回路２ｃに入力される。そして、インバータ回路２ｃの出力信号は、インバータ回路２ｅを介して出力信号ＯＵＴとして出力される。
【００２２】
次いで、再び制御信号Ｃ１がＨレベル、制御信号ＣＺバー，ＣＦバーがＬレベルとなると、ノードＮ１は基準電圧ＶR レベルにリセットされ、ノードＮ２はインバータ回路２ａのオートゼロ動作によりインバータ回路２ａのしきい値にリセットされる。
【００２３】
このとき、スイッチ回路ＳＷ５が導通して、インバータ回路２ｃ，２ｄでラッチ回路が構成され、出力信号ＯＵＴがラッチされる。次いで、制御信号Ｃ１，ＣＺバー，ＣＦバーが切り換わると、再びアナログ入力信号Ｖinと基準電圧ＶR との比較動作が行われ、上記動作が繰り返される。
【００２４】
このようなチョッパ型コンパレータでは、オートゼロ動作と比較動作の繰り返しにより、インバータ回路２ａのしきい値のばらつきに関わらず、アナログ入力信号Ｖinと基準電圧ＶR との比較を精度よく行うことができる。
【００２５】
従って、コンパレータＣＭ１〜ＣＭ３にこのようなチョッパ型コンパレータを使用することにより、ＭＯＳトランジスタの特性のばらつきに影響されないＡ／Ｄ変換精度が得られる。
【００２６】
しかし、上記のようなチョッパ型コンパレータでは、ノードＮ２をインバータ回路２ａのしきい値にリセットし、かつノードＮ１を基準電圧ＶR レベルとするオートゼロ動作と、基準電圧ＶR とアナログ入力信号Ｖinとを比較する比較動作とが交互に繰り返される。
【００２７】
すると、変換動作時間のうち半分の時間がオートゼロ動作に費やされるため、変換速度が遅くなる。また、制御信号Ｃ１，ＣＺ，ＣＺバー、ＣＦ，ＣＦバーの周波数を高くして、動作速度の高速化を図ると、オートゼロ動作及び容量１を介した比較動作が制御信号に追随できなくなる。従って、制御信号Ｃ１，ＣＺ，ＣＺバー、ＣＦ，ＣＦバーの周波数を高くしてＡ／Ｄ変換速度を高速化することは容易ではないという問題点がある。
【００２８】
また、デジタル出力信号のビット数を増加させるためにコンパレータの数を増やすと、オートゼロ動作時には基準電圧ＶR と各コンパレータの容量Ｃ１との間で同時に充放電電流が流れるとともに、各コンパレータのインバータ回路２ａの入出力端子が同時にしきい値にリセットされるため、各インバータ回路２ａに同時に貫通電流が流れる。そして、比較動作時にはアナログ入力信号Ｖinと各容量１との間で同時に充放電電流が流れる。
【００２９】
従って、基準電圧ＶR 、アナログ入力信号Ｖin及び電源にノイズが生じやすく、このノイズにより誤動作が発生しやすいという問題点がある。
上記のようなチョッパ型コンパレータの変換速度を高速化するために、制御信号Ｃ１，ＣＺ，ＣＺバー，ＣＦ，ＣＦバーを図２９に示すタイミングで制御することが提案されている。
【００３０】
すなわち、オートゼロ動作を行った後、制御信号Ｃ１，ＣＺ，ＣＺバーを比較動作状態に保持し、制御信号ＣＦ，ＣＦバーを複数回反転させて、例えばアナログ入力信号ＶA ，ＶB をサンプリングすることにより、１回のオートゼロ動作に基づいて複数回の比較動作を行う。これは、オートゼロ動作時に容量１に蓄えられた電荷が抜けない限り、複数回の比較動作を行うことも可能であることによる。このような動作により、オートゼロ動作に要する時間に対して、比較動作を行う時間の割合を大きくして、変換速度を向上させることが可能となる。
【００３１】
しかし、依然として全コンパレータで同時にオートゼロ動作を行うために、オートゼロ動作を行うために独立した時間が必要となるとともに、オートゼロ動作時に発生するノイズを抑制することはできない。また、連続して行う比較動作の回数にも限界があるという問題点がある。
【００３２】
一方、特開平０８−２９３７９５号公報にはこれらの諸問題を解決するＩＡＺ（Interleaved Auto-Zero ）方式のＡ／Ｄ変換器が提案されている。このＡ／Ｄ変換器では、例えば２ビットのデジタル出力信号Ｄ１，Ｄ０を得るために、４個のチョッパ型コンパレータが使用される。
【００３３】
その４個のコンパレータのうちの１個が順次選択されてオートゼロ動作が行われ、異なる基準電圧でそれぞれオートゼロ動作が行われた３個のコンパレータで比較動作が行われる。そして、各コンパレータでは１回のオートゼロ動作に基づいて複数回の比較動作が行われ、比較動作を行ったコンパレータの出力信号に基づいて、エンコーダにより２ビットのデジタル出力信号がＤ１，Ｄ０が生成される。
【００３４】
このようなＡ／Ｄ変換器では、オートゼロ動作と比較動作とが並行して行われるため、動作速度を高速化することが可能となる。また、各コンパレータのオートゼロ動作が同時に行われることはないので、オートゼロ動作に起因して発生するノイズを抑制することが可能となる。
【００３５】
【発明が解決しようとする課題】
ところが、上記のようなＩＡＺ方式で動作するチョッパ型コンパレータを使用したＡ／Ｄ変換器では、各コンパレータが比較動作からオートゼロ動作に移行する際に発生するスイッチングノイズにより、オートゼロ動作に移行する直前の比較動作に誤動作が生じることがある。
【００３６】
また、各コンパレータがオートゼロ動作から比較動作に移行する際に発生するスイッチングノイズにより、オートゼロ動作から比較動作に移行した直後の比較動作に誤動作が生じることがある。
【００３７】
また、各コンパレータが比較動作からオートゼロ動作に移行する際に、オートゼロ動作に移行する直前の比較結果をラッチして出力するためのタイミングマージンを十分に確保することができず、比較結果の出力動作に誤動作が生じることがある。
【００３８】
また、各コンパレータがオートゼロ動作から比較動作に移行する際に、比較動作に移行した直後の比較結果は、基準電圧からアナログ入力信号への切り換えに対するコンパレータ自身の応答速度の限界により、十分な精度が得られないことがある。
【００３９】
そして、これらの不具合は、Ａ／Ｄ変換器の動作速度を向上させるために、各コンパレータを高速で動作させるほど顕著に表れて、Ａ／Ｄ変換器のエラーレートを悪化させるという問題点がある。
【００４０】
この発明の目的は、エラーレートの改善を図りながら、動作速度を向上させ得るＩＡＺ方式のＡ／Ｄ変換器を提供することにある。
【００４１】
【課題を解決するための手段】
請求項１では、複数のチョッパ型コンパレータと、前記複数のチョッパ型コンパレータのうち同じ基準電圧が供給される第１及び第２のチョッパ型コンパレータについて、前記第１のチョッパ型コンパレータのオートゼロ動作の直前又は直後の出力信号を前記第２のチョッパ型コンパレータに切り換える信号選択部とを含み、オートゼロ動作を行っていない第２のチョッパ型コンパレータの出力信号からオートゼロ動作を行った第１のチョッパ型コンパレータの出力信号に切り換える場合にはその切り換えを該第１のチョッパ型コンパレータのオートゼロ動作の終了より一定期間後に行い、オートゼロ動作を行う第１のチョッパ型コンパレータの出力信号からオートゼロ動作を行わない第２のチョッパ型コンパレータの出力信号に切り換える場合にはその切り換えを該第１のチョッパ型コンパレータのオートゼロ動作の開始より一定期間早く行うようにした。
【００４２】
請求項２では、複数のチョッパ型のコンパレータと、前記複数のコンパレータにおける第１のチョッパ型コンパレータのオートゼロ動作の直前及び直後の出力信号を、前記第１のチョッパ型コンパレータと異なるチョッパ型コンパレータの出力信号に切り換える信号選択部とを含み、前記異なるチョッパ型コンパレータの前記出力信号は、前記第１のチョッパ型コンパレータのオートゼロ動作の直前及び直後の基準電圧と同じ基準電圧による比較動作に基づく出力信号である。
【００４３】
請求項３では、前記信号選択部は、前記第１のチョッパ型コンパレータの前記出力信号を一定期間、前記異なるチョッパ型コンパレータの前記出力信号に切り換える。
【００４４】
請求項４では、前記複数のチョッパ型コンパレータは、１回のオートゼロ動作に続いて複数回の比較動作を行う。
請求項５では、前記複数のチョッパ型コンパレータのオートゼロ動作を順次行うよう制御する制御部を含む。
請求項６では、前記制御部は、前記複数のチョッパ型コンパレータの比較動作の基準電圧を設定する制御を行う。
請求項７では、前記複数のチョッパ型コンパレータにおいて、少なくとも２つのチョッパ型コンパレータのオートゼロ動作と、該オートゼロ動作に続く比較動作とが同時に行われる。
【００４５】
請求項８では、前記チョッパ型コンパレータの数は、ｎビットのデジタル信号を生成するために必要な（２n −１）個に１個加えた数とした。
請求項９では、前記チョッパ型コンパレータの数は、ｎビットのデジタル信号を生成するために必要な（２n −１）個に２個以上加えた数とした。
【００４６】
請求項１０では、前記複数のチョッパ型コンパレータは、オートゼロ動作時に出力ラッチ回路の信号取り込み動作及びラッチ動作が停止される。
（作用）
請求項１では、オートゼロ動作を行っていない第２のチョッパ型コンパレータの出力信号からオートゼロ動作を行った第１のチョッパ型コンパレータの出力信号に切り換える場合には、その切り換えが該第１のチョッパ型コンパレータのオートゼロ動作の終了より一定期間後に行われる。また、オートゼロ動作を行う第１のチョッパ型コンパレータの出力信号からオートゼロ動作を行わない第２のチョッパ型コンパレータの出力信号に切り換える場合には、その切り換えが該第１のチョッパ型コンパレータのオートゼロ動作の開始より一定期間早く行われる。そのため、オートゼロ動作の前後の比較動作に基づいて出力される不確定データは、エンコーダには入力されない。
【００４７】
請求項２では、第１のチョッパ型コンパレータのオートゼロ動作の直前及び直後の出力信号が、同一の基準電圧で比較動作を行っている他のコンパレータの出力信号に切り換えられるので、オートゼロ動作の直前直後の比較動作に基づいて出力される不確定データは、エンコーダには入力されない。
【００４８】
請求項３では、信号選択部は、第１のチョッパ型コンパレータの出力信号が一定期間、前記異なるチョッパ型コンパレータの出力信号に切り換えられるため、オートゼロ動作の前後の比較動作に基づいて出力される不確定データは、エンコーダには入力されない。
【００４９】
請求項４では、１回のオートゼロ動作に続いて複数回の比較動作が行われるため、オートゼロ動作に要する時間に対して、比較動作を行う時間の割合を大きくし、変換速度が向上される。
請求項５では、制御部によって、複数のチョッパ型コンパレータのオートゼロ動作が順次行われる。
請求項６では、制御部によって、複数のチョッパ型コンパレータの比較動作の基準電圧が設定が行われる。
請求項７では、少なくとも２つのコンパレータのオートゼロ動作と、それに続く比較動作とが同時に行われるため、それらの動作を制御するための各制御信号の種類がそれぞれ減少される。
【００５０】
請求項８では、（２n −１）個のコンパレータの比較動作に基づく出力信号がエンコーダに入力されてｎビットのデジタル信号が生成され、残りのコンパレータの出力信号は、オートゼロ動作直後若しくはオートゼロ動作直前の比較結果に基づく出力信号となる。
【００５１】
請求項９では、（２n −１）個のコンパレータの比較動作に基づく出力信号がエンコーダに入力され、残りのコンパレータは、オートゼロ動作時の出力信号と、オートゼロ動作直後及びオートゼロ動作直前の比較結果に基づく出力信号の少なくともいずれかとなる。
【００５３】
請求項１０では、オートゼロ動作時にコンパレータの出力ラッチ回路の信号取り込み動作及びラッチ動作が停止されて、出力ラッチ回路の消費電流が低減される。
【００５４】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した第一の実施の形態のＡ／Ｄ変換器を示す。このＡ／Ｄ変換器は、アナログ入力信号Ｖinを２ビットのデジタル出力信号Ｄ１，Ｄ０に変換するために、４個のチョッパ型コンパレータＣＰ１〜ＣＰ４を使用するＩＡＺ方式のＡ／Ｄ変換器である。
【００５５】
高電位側基準電圧ＶRHと、低電位側基準電圧ＶRLとの間には、４本の抵抗Ｒが直列に接続されている。前記抵抗Ｒは、両端に位置する抵抗の抵抗値がその他の抵抗の抵抗値の１／２に設定されている。従って、前記基準電圧ＶRH，ＶRLを前記抵抗Ｒで抵抗分割した基準電圧ＶR1〜ＶR3が生成される。
【００５６】
前記コンパレータＣＰ１〜ＣＰ４の入力端子Ｂには、アナログ入力信号Ｖinがそれぞれ入力される。また、前記コンパレータＣＰ１〜ＣＰ４には基準電圧を入力するための２つの入力端子Ａ１，Ａ２がそれぞれ設けられる。
【００５７】
前記コンパレータＣＰ１の入力端子Ａ２には前記基準電圧ＶRLが入力され、入力端子Ａ１には前記基準電圧ＶR1が入力される。前記コンパレータＣＰ２の入力端子Ａ２には前記基準電圧ＶR1が入力され、入力端子Ａ１には前記基準電圧ＶR2が入力される。
【００５８】
前記コンパレータＣＰ３の入力端子Ａ２には前記基準電圧ＶR2が入力され、入力端子Ａ１には前記基準電圧ＶR3が入力される。前記コンパレータＣＰ４の入力端子Ａ２には前記基準電圧ＶR3が入力され、入力端子Ａ１には前記基準電圧ＶRHが入力される。
【００５９】
前記コンパレータＣＰ１〜ＣＰ４の具体的構成を図３に示す。このコンパレータＣＰ１〜ＣＰ４は入力端子Ａ１，Ａ２に入力される基準電圧を選択するために制御信号Ｃ１，Ｃ２で開閉されるスイッチ回路を設けたこと以外は、前記従来例のチョッパ型コンパレータと同様である。
【００６０】
前記コンパレータＣＰ１〜ＣＰ４の出力信号Ｑ１〜Ｑ４は、制御部１１ａに出力される。前記制御部１１は、前記コンパレータＣＰ１〜ＣＰ４のうち、いずれか３つを選択して比較動作を行わせ、残りの１つにオートゼロ動作を行わせる。そして、コンパレータＣＰ１〜ＣＰ４のうち、選択したコンパレータの出力信号Ｑを信号選択回路で選択して出力信号Ｅ１〜Ｅ３としてエンコーダ１２に出力する。なお、図２に示す信号選択回路はＨレベルの選択信号Ｓ１〜Ｓ６に基づいて導通するスイッチとして概略的に示す。
【００６１】
前記エンコーダ１２は、制御部１１ａから出力されたサーモメータコードに基づいて２ビットのデジタル出力信号Ｄ１，Ｄ０を生成して出力する。
前記制御部１１ａの具体的構成を図１２に従って説明する。第一の論理ブロック１３ａ〜１３ｈは、図１４に示すように、入力信号が入力される入力端子Ｉと、リセット信号入力端子ＲＥＳと、クロック信号入力端子ＣＫと、出力端子Ｏとを備え、ＮＡＮＤ回路と、インバータ回路と、クロック信号入力端子ＣＫに入力されるクロック信号で開閉されるスイッチ回路Ｓ，ＸＳとから構成される。
【００６２】
前記スイッチ回路Ｓはクロック信号ＣＫがＨレベルとなったとき導通し、前記スイッチ回路ＸＳはクロック信号ＣＫがＬレベルとなったとき導通する。
そして、第一の論理ブロック１３ａ〜１３ｈのリセット信号入力端子ＲＥＳには図２２に示すリセット信号ＸＲＥＳが外部から入力される。
【００６３】
また、第一の論理ブロック１３ａ〜１３ｈのクロック信号入力端子ＣＫには、前記コンパレータＣＰ０〜ＣＰ４を駆動するクロック信号ＣＬＫを例えば１２分周したクロック信号ＨＣＫが入力される。
【００６４】
第二の論理ブロック１４ａ〜１４ｈは、図１５に示すように、入力信号が入力される入力端子Ｉと、リセット信号入力端子ＲＥＳと、クロック信号入力端子ＣＫと、出力端子ＸＯとを備え、ＮＡＮＤ回路と、インバータ回路と、クロック信号入力端子ＣＫに入力されるクロック信号で開閉されるスイッチ回路Ｓ，ＸＳとから構成される。
【００６５】
前記スイッチ回路Ｓはクロック信号ＣＫがＨレベルとなったとき導通し、前記スイッチ回路ＸＳはクロック信号ＣＫがＬレベルとなったとき導通する。
そして、第二の論理ブロック１４ａ〜１４ｈのリセット信号入力端子ＲＥＳには前記リセット信号ＸＲＥＳが外部から入力される。
【００６６】
また、第二の論理ブロック１４ａ〜１４ｈのクロック信号入力端子ＣＫには、前記クロック信号ＨＣＫが入力される。
第一の信号選択ブロック１５ａ〜１５ｇは、図１６に示すように、二つの入力端子Ｉ１，Ｉ２と、選択信号入力端子ＳＥＬと、出力端子ＸＯとを備え、二つのスイッチ回路Ｓ，ＸＳと、インバータ回路とから構成される。
【００６７】
スイッチ回路Ｓは外部から選択信号として入力されるＨレベルの選択信号ＸＵＤに基づいて導通し、スイッチ回路ＸＳはＬレベルの選択信号ＸＵＤに基づいて導通する。
【００６８】
このような構成により、第一の信号選択ブロック１５ａ〜１５ｇは選択信号ＸＵＤに基づいて、入力端子Ｉ１，Ｉ２に入力される信号のいずれかを反転させて、出力端子ＸＯに出力する。
【００６９】
第三の論理ブロック１６ａ〜１６ｄは、図１３に示すように、入力端子Ｉ，ＸＩと、出力端子Ｏと、リセット信号入力端子ＰＲＳと、オートゼロクロック信号入力端子ＡＺＣＫとを備え、１つのインバータ回路と、２つのＮＯＲ回路とから構成される。
【００７０】
前記第三の論理ブロック１６ａ〜１６ｄのリセット信号入力端子ＰＲＳには、前記リセット信号ＸＲＥＳの反転信号が入力される。また、オートゼロクロック信号入力端子ＡＺＣＫには、図２２に示すように、前記クロック信号ＨＣＫに対し立ち上がり及び立ち下がりタイミングの少なくともいずれかが異なるクロック信号ＨＫが入力される。
【００７１】
第二の信号選択ブロック１７ａ〜１７ｃは、図１７に示すように、二つの入力端子Ｉ１，Ｉ２と、選択信号入力端子ＳＥＬと、出力端子ＸＯと、クロック信号入力端子ＸＣとを備え、二つのスイッチ回路Ｓ，ＸＳと、インバータ回路と、フリップフロップ回路ＦＦとから構成される。
【００７２】
スイッチ回路ＳはＨレベルの選択信号ＳＬに基づいて導通し、スイッチ回路ＸＳはＨレベルの選択信号ＸＳＬに基づいて導通する。前記フリップフロップ回路ＦＦは、クロック信号ＸＣの立ち下がりに基づいて選択信号ＳＥＬをラッチして、信号ＳＬとして出力し、選択信号ＳＥＬの反転信号を信号ＸＳＬとして出力する。
【００７３】
このような構成により、第二の信号選択ブロック１７ａ〜１７ｃは選択信号ＳＥＬに基づいて、入力端子Ｉ１，Ｉ２に入力される信号のいずれかを反転させて、出力端子ＸＯに出力する。
【００７４】
そして、信号選択ブロック１７ａの入力端子Ｉ１，Ｉ２には、前記コンパレータＣＰ４，ＣＰ３の出力信号Ｑ４，Ｑ３が入力され、信号選択ブロック１７ｂの入力端子Ｉ１，Ｉ２には、前記コンパレータＣＰ３，ＣＰ２の出力信号Ｑ３，Ｑ２が入力される。
【００７５】
また、信号選択ブロック１７ｃの入力端子Ｉ１，Ｉ２には、前記コンパレータＣＰ２，ＣＰ１の出力信号Ｑ２，Ｑ１が入力される。
前記制御部１１ａ内に設けられ、前記制御信号ＸＵＤを生成するための信号生成回路を図１８に示す。この信号生成回路は、２つの第四の論理ブロック１８ａ，１８ｂとインバータ回路とを環状に接続し、インバータ回路の出力信号を制御信号ＸＵＤとして出力する構成としたものである。
【００７６】
前記第四の論理ブロック１８ａ，１８ｂは、図２０に示すように、入力信号が入力される入力端子Ｉと、リセット信号入力端子ＲＥＳと、クロック信号入力端子ＣＫと、出力端子ＸＯとを備え、ＮＯＲ回路と、インバータ回路と、クロック信号入力端子ＣＫに入力されるクロック信号で開閉されるスイッチ回路Ｓ，ＸＳとから構成される。
【００７７】
第四の論理ブロック１８ａ，１８ｂでは、前記スイッチ回路Ｓはクロック信号入力端子ＣＫに入力されるクロック信号がＨレベルとなったとき導通し、前記スイッチ回路ＸＳはそのクロック信号がＬレベルとなったとき導通する。
【００７８】
第四の論理ブロック１８ａ，１８ｂのリセット信号入力端子ＲＥＳには前記リセット信号ＸＲＥＳが外部から入力される。また、第四の論理ブロック１８ａのクロック信号入力端子ＣＫには制御信号Ａが入力され、第四の論理ブロック１８ｂのクロック信号入力端子ＣＫには制御信号ＸＡが入力される。
【００７９】
前記制御部１１ａ内に設けられ、前記制御信号Ａ，ＸＡを生成するための信号生成回路を図１９に示す。この信号生成回路は、前記クロック信号ＨＣＫと、前記第二の論理ブロック１４ａの出力信号ＮＨａと、前記第二の論理ブロック１４ｇの出力信号ＮＬａとが入力され、４つのインバータ回路と、ＡＮＤ回路と、ＮＯＲ回路とから構成され、前記制御信号Ａと、その反転信号である制御信号ＸＡを生成する。
【００８０】
そして、図１８に示す信号生成回路は、前記制御信号Ａ，ＸＡと、前記リセット信号ＸＲＥＳとに基づいて、前記制御信号ＸＵＤを生成する。
前記第一〜第三の論理ブロックと、第一及び第二の信号選択ブロックとを図１２に示すように接続することにより、図２２に示す各信号が出力される。
【００８１】
すなわち、第一の信号選択ブロック１５ａから出力信号ＮＨが出力され、第一の信号選択ブロック１５ｇから出力信号ＮＬが出力される。また、信号選択ブロック１５ｆから出力信号Ｎ０が論理ブロック１６ｄ，１３ｆに出力され、論理ブロック１５ｅから出力信号Ｎ１が論理ブロック１６ｃ，１６ｄ，１３ｅ及び信号選択ブロック１７ｃに出力される。
【００８２】
また、論理ブロック１５ｄから出力信号Ｎ２が論理ブロック１６ｂ，１６ｃ，１３ｄ及び信号選択ブロック１７ｂに出力され、論理ブロック１５ｃから出力信号Ｎ３が論理ブロック１６ａ，１６ｂ，１３ｃ及び信号選択ブロック１７ａに出力される。また、論理ブロック１５ｂから出力信号Ｎ４が論理ブロック１６ａ，１３ｂに出力される。
【００８３】
また、論理ブロック１６ａ〜１６ｄから前記コンパレータＣＰ４〜ＣＰ１に制御信号ＸＡＺ４〜ＸＡＺ１が出力され、前記信号選択ブロック１７ａ〜１７ｃから、前記サーモメータコードの出力信号Ｅ３〜Ｅ１が出力される。この制御信ＸＡＺ１〜ＸＡＺ４は、各コンパレータＣＰ１〜ＣＰ４のオートゼロ動作を制御する制御信号ＣＺ，バーＣＺの原信号となる。
【００８４】
そして、信号選択ブロック１７ａ〜１７ｃは、図２において制御信号Ｓ１〜Ｓ６で開閉される信号選択回路として動作し、前記出力信号Ｎ１が相補信号となる前記制御信号Ｓ１，Ｓ２の原信号となり、同様に出力信号Ｎ２，Ｎ３が前記制御信号Ｓ３〜Ｓ６の原信号となる。
【００８５】
前記制御部１１ａ内に設けられ、前記コンパレータＣＰ１〜ＣＰ４の制御信号Ｃ１，Ｃ２を生成するための信号生成回路を図２１に示す。この信号生成回路は、ＮＯＲ回路とＮＡＮＤ回路に、前記制御信号ＸＡＺの反転信号と前記制御信号ＸＵＤが入力され、そのＮＯＲ回路から制御信号Ｃ１が出力され、ＮＡＮＤ回路から制御信号Ｃ２が出力される。
【００８６】
上記のように構成された制御部１１ａの動作を図２２に従って説明する。
初期リセット動作時にはリセット信号ＸＲＥＳがＬレベルとなり、各コンパレータＣＰ１〜ＣＰ４に入力される制御信号ＸＡＺ１〜ＸＡＺ４はＬレベルとなる。また、制御信号ＸＵＤはＨレベルとなって、各信号ＮＬ〜Ｎ４がＬレベルとなる。
【００８７】
次いで、制御信号ＸＵＤがＬレベルとなると、各信号ＮＬ〜ＮＨがクロック信号ＨＣＫの１周期間隔毎に立ち上がり、さらに制御信号ＸＵＤがＨレベルとなると、各信号ＮＨ〜ＮＬがクロック信号ＨＣＫの１周期間隔毎に立ち下がり、このような動作を繰り返す。
【００８８】
すると、制御信号ＸＡＺ１〜ＸＡＺ４がこの順番でクロック信号ＨＣＫの１周期間隔毎に、同クロック信号ＨＣＫの半周期の時間幅で順次Ｌレベルとなり、さらに制御信号ＸＡＺ４〜ＸＡＺ１がこの順番で順次Ｌレベルとなり、このような動作が繰り返される。そして、制御信号ＸＡＺ４〜ＸＡＺ１がＬレベルとなると、コンパレータＣＰ４〜ＣＰ１でオートゼロ動作（ＡＺ）が行われる。
【００８９】
前記各信号ＮＬ〜ＮＨの立ち上がり及び立ち下がりタイミングは、クロック信号ＨＣＫに基づいて決定され、制御信号ＸＡＺ１〜ＸＡＺ４の立ち下がりタイミングは、クロック信号ＨＫに基づいて決定される。従って、クロック信号ＨＣＫに対するクロック信号ＨＫの立ち上がり及び立ち下がりタイミングを調整することにより、各信号Ｎ１〜Ｎ３の立ち上がり及び立ち下がりのタイミングと、制御信号ＸＡＺ１〜ＸＡＺ４のタイミングとを調整可能である。
【００９０】
次に、前記制御部１１ａの制御に基づくコンパレータＣＰ１〜ＣＰ４の動作を図４に従って説明する。図４に示す制御信号Ｓ１〜Ｓ６，Ｃ１，Ｃ２，ＣＺは、前記制御部１１ａで生成され、制御信号ＣＦは制御部１１ａから各コンパレータＣＰ１〜ＣＰ４に供給されるクロック信号ＣＬＫである。制御信号Ｓ１〜Ｓ６は、前記クロック信号ＨＣＫの立ち下がりに先立ってクロック信号ＨＫを立ち下げることにより生成される。
【００９１】
前記制御部１１ａが起動すると、各コンパレータＣＰ１〜ＣＰ４で初期化が行われ、コンパレータＣＰ１は制御信号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶRLが入力された状態でオートゼロ動作が行われる。
【００９２】
また、コンパレータＣＰ２では基準電圧ＶR1が入力された状態でオートゼロ動作が行われ、コンパレータＣＰ３では基準電圧ＶR2が入力された状態でオートゼロ動作が行われ、コンパレータＣＰ４では基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【００９３】
次いで、各コンパレータＣＰ１〜ＣＰ４の制御信号ＣＺがＬレベルとなると、各コンパレータＣＰ１〜ＣＰ４で比較動作が開始される。このとき、制御信号Ｓ１〜Ｓ６はＬレベルに維持されて、各コンパレータＣＰ１〜ＣＰ４の出力信号Ｑ１〜Ｑ４はエンコーダ１２に出力されない。
【００９４】
次いで、制御信号ＣＦの１周期後にコンパレータＣＰ１の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR1が入力された状態でオートゼロ動作が行われる。
【００９５】
次いで、そのオートゼロ動作の終了後に、制御信号Ｓ２，Ｓ４，Ｓ６がＨレベルとなる。すると、コンパレータＣＰ２，ＣＰ３，ＣＰ４の出力信号Ｑ２，Ｑ３，Ｑ４がエンコーダ１２に出力される。このとき、コンパレータＣＰ２から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ３から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。この状態は、コンパレータＣＰ１のオートゼロ動作後、制御信号ＣＦの２周期の間維持される。
【００９６】
従って、コンパレータＣＰ１において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【００９７】
コンパレータＣＰ１のオートゼロ動作から制御信号ＣＦの１周期後にコンパレータＣＰ２の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR2が入力された状態でオートゼロ動作が行われる。
【００９８】
次いで、そのオートゼロ動作の終了後に、制御信号Ｓ２がＬレベルとなり、制御信号Ｓ１がＨレベルとなる。すると、コンパレータＣＰ２の出力信号Ｑ２に変わってコンパレータＣＰ１の出力信号Ｑ１がエンコーダ１２に入力信号Ｅ１として出力される。
【００９９】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ３から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１００】
従って、コンパレータＣＰ２において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１０１】
コンパレータＣＰ２のオートゼロ動作から制御信号ＣＦの１周期後にコンパレータＣＰ３の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【０１０２】
次いで、そのオートゼロ動作の終了後に、制御信号Ｓ４がＬレベルとなり、制御信号Ｓ３がＨレベルとなる。すると、コンパレータＣＰ３の出力信号Ｑ３に変わってコンパレータＣＰ２の出力信号Ｑ２がエンコーダ１２に入力信号Ｅ２として出力される。
【０１０３】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ２から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１０４】
従って、コンパレータＣＰ３において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１０５】
コンパレータＣＰ３のオートゼロ動作から制御信号ＣＦの１周期後にコンパレータＣＰ４の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶRHが入力された状態でオートゼロ動作が行われる。
【０１０６】
次いで、そのオートゼロ動作の終了後に、制御信号Ｓ６がＬレベルとなり、制御信号Ｓ５がＨレベルとなる。すると、コンパレータＣＰ４の出力信号Ｑ４に変わってコンパレータＣＰ３の出力信号Ｑ３がエンコーダ１２に入力信号Ｅ３として出力される。
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ２から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ３から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１０７】
次いで、コンパレータＣＰ４の基準電圧ＶRHによるオートゼロ動作から制御信号ＣＦの１周期後に、再びコンパレータＣＰ４の制御信号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【０１０８】
従って、コンパレータＣＰ４において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１０９】
この後は、同様にしてコンパレータＣＰ３〜ＣＰ１において順次オートゼロ動作が行われ、このような動作が繰り返される。
上記のように４つのコンパレータＣＰ１〜ＣＰ４及び制御部１１ａが動作するＩＡＺ方式のＡ／Ｄ変換器では、以下に示す作用効果を得ることができる。
【０１１０】
（１）オートゼロ動作を行ったコンパレータの出力信号は、オートゼロ動作後、制御信号ＣＦの２周期の間エンコーダ１２には出力されず、同一の基準電圧で比較動作を行っている別のコンパレータの出力信号がエンコーダ１２に出力されているので、オートゼロ動作直後にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができる。
【０１１１】
（２）オートゼロ動作直後のコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０１１２】
（第二の実施の形態）
図５は、この発明を具体化した第二の実施の形態のＡ／Ｄ変換器の動作を示す。この実施の形態のＡ／Ｄ変換器の回路構成は、前記第一の実施の形態と同様であり、制御信号Ｓ１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ４の出力信号Ｑ１〜Ｑ４の選択のタイミングが異なる。
【０１１３】
この実施の形態の制御信号Ｓ１〜Ｓ６は、前記制御部１１ａにより生成され、クロック信号ＨＣＫの立ち上がり後にクロック信号ＨＫを立ち上げることにより生成される。
【０１１４】
図５において、制御信号Ｃ１，Ｃ２，ＣＺに基づくオートゼロ動作のタイミングは、前記第一の実施の形態と同様であり、制御信号Ｓ１〜Ｓ６の切り替わりタイミングが前記第一の実施の形態より制御信号ＣＦの１周期分早いタイミングとなっている。
【０１１５】
その動作を説明すると、各コンパレータＣＰ１〜ＣＰ４の初期化時の動作は、前記実施の形態と同様である。
次いで、制御信号ＣＦの１周期後にコンパレータＣＰ１の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR1が入力された状態でオートゼロ動作が行われる。
【０１１６】
また、そのオートゼロ動作の開始に同期して、制御信号Ｓ２，Ｓ４，Ｓ６がＨレベルとなる。すると、コンパレータＣＰ２，ＣＰ３，ＣＰ４の出力信号Ｑ２，Ｑ３，Ｑ４がエンコーダ１２に出力される。このとき、コンパレータＣＰ２から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ３から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。この状態は、コンパレータＣＰ１のオートゼロ動作の開始から、制御信号ＣＦの２周期の間維持される。
【０１１７】
従って、コンパレータＣＰ１において、オートゼロ動作に基づいて出力される無効データＤ１と、その無効データＤ１に先立って出力される不確定データＤ２は、エンコーダ１２には出力されない。
【０１１８】
この不確定データＤ２は、各コンパレータにおいて比較動作からオートゼロ動作への移行時に発生するスイッチングノイズ、あるいは各コンパレータの出力ラッチ回路のホールド時間の不足により発生するものである。
【０１１９】
コンパレータＣＰ１のオートゼロ動作から制御信号ＣＦの１周期後にコンパレータＣＰ２の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR2が入力された状態でオートゼロ動作が行われる。
【０１２０】
そのオートゼロ動作の開始と同時に、制御信号Ｓ２がＬレベルとなり、制御信号Ｓ１がＨレベルとなる。すると、コンパレータＣＰ２の出力信号Ｑ２に変わってコンパレータＣＰ１の出力信号Ｑ１がエンコーダ１２に入力信号Ｅ１として出力される。
【０１２１】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ３から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１２２】
従って、コンパレータＣＰ２において、オートゼロ動作時に制御信号ＣＦに基づいて出力される無効データＤ１及びその無効データＤ１に先立って出力される不確定データＤ２は、エンコーダ１２には出力されない。
【０１２３】
コンパレータＣＰ２のオートゼロ動作から制御信号ＣＦの１周期後にコンパレータＣＰ３の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【０１２４】
そのオートゼロ動作の開始と同時に、制御信号Ｓ４がＬレベルとなり、制御信号Ｓ３がＨレベルとなる。すると、コンパレータＣＰ３の出力信号Ｑ３に変わってコンパレータＣＰ２の出力信号Ｑ２がエンコーダ１２に入力信号Ｅ２として出力される。
【０１２５】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ２から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１２６】
従って、コンパレータＣＰ３において、オートゼロ動作時に制御信号ＣＦに基づいて出力される無効データＤ１及びその無効データＤ１に先立って出力される不確定データＤ２は、エンコーダ１２には出力されない。
【０１２７】
コンパレータＣＰ３のオートゼロ動作から制御信号ＣＦの１周期後にコンパレータＣＰ４の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶRHが入力された状態でオートゼロ動作が行われる。
【０１２８】
そのオートゼロ動作の開始と同時に、制御信号Ｓ６がＬレベルとなり、制御信号Ｓ５がＨレベルとなる。すると、コンパレータＣＰ４の出力信号Ｑ４に変わってコンパレータＣＰ３の出力信号Ｑ３がエンコーダ１２に入力信号Ｅ３として出力される。
【０１２９】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ２から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ３から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１３０】
次いで、コンパレータＣＰ４の基準電圧ＶRHによるオートゼロ動作から制御信号ＣＦの１周期後に、再びコンパレータＣＰ４の制御信号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【０１３１】
従って、コンパレータＣＰ４において、オートゼロ動作時に制御信号ＣＦに基づいて出力される無効データＤ１及びその無効データＤ１に先立って出力される不確定データＤ２は、エンコーダ１２には出力されない。
【０１３２】
この後は、同様にしてコンパレータＣＰ３〜ＣＰ１において順次オートゼロ動作が行われ、このような動作が繰り返される。
上記のように４つのコンパレータＣＰ１〜ＣＰ４及び制御部１１ｂが動作するＩＡＺ方式のＡ／Ｄ変換器では、以下に示す作用効果を得ることができる。
【０１３３】
（１）オートゼロ動作を行ったコンパレータの出力信号は、オートゼロ動作の開始から制御信号ＣＦの２周期の間エンコーダ１２に出力されることはなく、同一の基準電圧で比較動作を行っている別のコンパレータの出力信号がエンコーダ１２に出力されるので、オートゼロ動作直後にコンパレータから出力される無効データ及びその無効データに先立って出力される不確定データのエンコーダ１２への出力を阻止することができる。
【０１３４】
（２）オートゼロ動作時にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０１３５】
（第三の実施の形態）
この実施の形態のＡ／Ｄ変換器の回路構成は、前記第一の実施の形態と同様であり、制御信号Ｓ１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ４の出力信号の選択のタイミングが前記第一及び第二の実施の形態と異なる。
【０１３６】
この実施の形態の制御信号Ｓ１〜Ｓ６は、前記制御部１１ａにより生成され、クロック信号ＨＣＫの立ち上がり後にクロック信号ＨＫを立ち上げ、クロック信号ＨＣＫの立ち下がりに先立ってクロック信号ＨＫを立ち下げることにより生成される。
【０１３７】
また、各コンパレータＣＰ１〜ＣＰ４のオートゼロ動作の間隔は、前記第一及び第二の実施の形態では制御信号ＣＦの１周期分であるが、この実施の形態では、２周期分とする。そして、いずれかのコンパレータのオートゼロ動作による無効データと、その無効データに続いて出力される不確定データのエンコーダへの出力を阻止した後、続いてオートゼロ動作が行われるコンパレータの無効データ及びその無効データに先立って出力される不確定データのエンコーダへの出力を阻止するように、制御信号Ｓ１〜Ｓ６を制御する。
【０１３８】
このような制御信号Ｓ１〜Ｓ６に基づいて、各コンパレータのオートゼロ動作時に制御信号ＣＦに基づいて出力される無効データと、その無効データに先立って出力される不確定データと、その無効データに続いて出力される不確定データのエンコーダへの出力が阻止される。
【０１３９】
上記のように４つのコンパレータＣＰ１〜ＣＰ４及び制御部１１ａが動作するＩＡＺ方式のＡ／Ｄ変換器では、以下に示す作用効果を得ることができる。
（１）オートゼロ動作直後にコンパレータから出力される無効データと、その無効データの前後に出力される不確定データのエンコーダへの出力を阻止することができる。
【０１４０】
（２）オートゼロ動作時にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号の高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０１４１】
（第四の実施の形態）
図６は、この発明を具体化した第四の実施の形態のＡ／Ｄ変換器を示す。このＡ／Ｄ変換器は、２ビットのデジタル出力信号Ｄ１，Ｄ０を生成するために、５つのチョッパ型コンパレータＣＰ１〜ＣＰ５が使用される。
【０１４２】
各コンパレータＣＰ１〜ＣＰ５の入力端子Ｂには、アナログ入力電圧Ｖinが入力される。前記コンパレータＣＰ１の入力端子Ａ１には基準電圧ＶR1が入力され、入力端子Ａ２には基準電圧ＶRLが入力される。
【０１４３】
前記コンパレータＣＰ２の入力端子Ａ１には基準電圧ＶR2が入力され、入力端子Ａ２には基準電圧ＶRLが入力される。
前記コンパレータＣＰ３の入力端子Ａ１には基準電圧ＶR3が入力され、入力端子Ａ２には基準電圧ＶR1が入力される。
【０１４４】
前記コンパレータＣＰ４の入力端子Ａ１には基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧ＶR2が入力される。
前記コンパレータＣＰ５の入力端子Ａ１には基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧ＶR3が入力される。
【０１４５】
前記コンパレータＣＰ１の出力信号Ｑ１は、制御部１１ｂで生成される制御信号Ｓ１に基づいて、エンコーダ１２に入力信号Ｅ１として入力されるか否かが選択される。
【０１４６】
前記コンパレータＣＰ２の出力信号Ｑ２は、制御部１１ｂで生成される制御信号Ｓ３に基づいて、エンコーダ１２に入力信号Ｅ２として入力されるか否かが選択される。
【０１４７】
前記コンパレータＣＰ３の出力信号Ｑ３は、制御部１１ｂで生成される制御信号Ｓ２，Ｓ５に基づいて、エンコーダ１２に入力信号Ｅ１若しくはＥ３として入力されるか否かが選択される。
【０１４８】
前記コンパレータＣＰ４の出力信号Ｑ４は、制御部１１ｂで生成される制御信号Ｓ４に基づいて、エンコーダ１２に入力信号Ｅ２として入力されるか否かが選択される。
【０１４９】
前記コンパレータＣＰ５の出力信号Ｑ５は、制御部１１ｂで生成される制御信号Ｓ６に基づいて、エンコーダ１２に入力信号Ｅ３として入力されるか否かが選択される。
【０１５０】
前記制御信号Ｓ１〜Ｓ６を生成するための制御部１１ｂを図２３に示す。この制御部１１ｂは、５つのコンパレータＣＰ１〜ＣＰ５の出力信号Ｑ１〜Ｑ５を制御する制御信号Ｓ１〜Ｓ６を制御するために、第一及び第二の論理ブロック１３ａ〜１３ｉ，１４ａ〜１４ｉを９個ずつとし、第一の信号選択ブロック１５ａ〜１５ｈを８個とし、第三の論理ブロック１６ａ〜１６ｅを５個として、同図に示すように構成した点においてのみ、前記第一の実施の形態の制御部１１ａと相違する。
【０１５１】
そして、第一の信号選択ブロック１５ｃ〜１５ｅの出力信号Ｎ２〜Ｎ４が第二の信号選択ブロック１７ａ〜１７ｃに出力され、第二の信号選択ブロック１７ａ〜１７ｃにより前記制御信号Ｓ１〜Ｓ６による選択動作に相当する動作が行われ、コンパレータＣＰ１〜ＣＰ５の出力信号Ｑ１〜Ｑ５のうちの３つが出力信号Ｅ１〜Ｅ３として出力される。
【０１５２】
次に、前記制御部１１ｂの制御に基づくコンパレータＣＰ１〜ＣＰ５の動作を図７に従って説明する。図７に示す制御信号Ｓ１〜Ｓ６，Ｃ１，Ｃ２，ＣＺは、前記制御部１１ｂで生成され、制御信号ＣＦは制御部１１ｂから各コンパレータＣＰ１〜ＣＰ５に供給されるクロック信号ＣＬＫである。制御信号Ｓ１〜Ｓ６は、クロック信号ＨＣＫの立ち上がりに先立ってクロック信号ＨＫを立ち上げることにより生成される。
【０１５３】
前記制御部１１ｂが起動すると、各コンパレータＣＰ１〜ＣＰ５で初期化が行われ、コンパレータＣＰ１は制御信号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶRLが入力された状態でオートゼロ動作が行われる。
【０１５４】
また、コンパレータＣＰ２では基準電圧ＶRLが入力された状態でオートゼロ動作が行われ、コンパレータＣＰ３では基準電圧ＶR1が入力された状態でオートゼロ動作が行われ、コンパレータＣＰ４では基準電圧ＶR2が入力された状態でオートゼロ動作が行われ、コンパレータＣＰ５では基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【０１５５】
次いで、各コンパレータＣＰ１〜ＣＰ５の制御信号ＣＺがＬレベルとなると、各コンパレータＣＰ１〜ＣＰ５で比較動作が開始される。このとき、制御信号Ｓ１〜Ｓ６はＬレベルに維持されて、各コンパレータＣＰ１〜ＣＰ５の出力信号Ｑ１〜Ｑ５はエンコーダ１２に出力されない。
【０１５６】
次いで、制御信号ＣＦの１周期後にコンパレータＣＰ１の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR1が入力された状態でオートゼロ動作が行われる。
【０１５７】
次いで、そのオートゼロ動作の終了後に、制御信号Ｓ２，Ｓ４，Ｓ６がＨレベルとなる。すると、コンパレータＣＰ３，ＣＰ４，ＣＰ５の出力信号Ｑ３，Ｑ４，Ｑ５がエンコーダ１２に出力される。このとき、コンパレータＣＰ３から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ５から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。この状態は、コンパレータＣＰ１のオートゼロ動作後、制御信号ＣＦの２周期の間維持される。
【０１５８】
従って、コンパレータＣＰ１において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１５９】
コンパレータＣＰ１のオートゼロ動作後、次の制御信号ＣＦの立ち上がりと同時にコンパレータＣＰ２の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR2が入力された状態でオートゼロ動作が行われる。
【０１６０】
この状態では、制御信号Ｓ１〜Ｓ６に変化はなく、コンパレータＣＰ１では比較動作を行っているが、その出力信号Ｑ１はエンコーダ１２には出力されない。次いで、そのオートゼロ動作が終了して制御信号ＣＦの１周期後に、制御信号Ｓ２がＬレベルとなり、制御信号Ｓ１がＨレベルとなる。すると、コンパレータＣＰ３の出力信号Ｑ３に変わってコンパレータＣＰ１の出力信号Ｑ１がエンコーダ１２に入力信号Ｅ１として出力される。
【０１６１】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ４から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ５から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１６２】
従って、コンパレータＣＰ２において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１６３】
コンパレータＣＰ２のオートゼロ動作後、次の制御信号ＣＦの立ち上がりと同時にコンパレータＣＰ３の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【０１６４】
次いで、そのオートゼロ動作が終了して制御信号ＣＦの１周期後に、制御信号Ｓ４がＬレベルとなり、制御信号Ｓ３がＨレベルとなる。すると、コンパレータＣＰ２の出力信号Ｑ２がエンコーダ１２に入力信号Ｅ２として出力される。
【０１６５】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ２から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ５から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１６６】
従って、コンパレータＣＰ３において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１６７】
コンパレータＣＰ３のオートゼロ動作後、次の制御信号ＣＦの立ち上がりと同時に、コンパレータＣＰ４の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶRHが入力された状態でオートゼロ動作が行われる。
【０１６８】
次いで、そのオートゼロ動作が終了して制御信号ＣＦの１周期後に、制御信号Ｓ６がＬレベルとなり、制御信号Ｓ５がＨレベルとなる。すると、コンパレータＣＰ５の出力信号Ｑ５に変わってコンパレータＣＰ３の出力信号Ｑ３がエンコーダ１２に入力信号Ｅ３として出力される。
【０１６９】
このとき、コンパレータＣＰ１から基準電圧ＶR1とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ２から基準電圧ＶR2とアナログ入力信号Ｖinとの比較結果が出力され、コンパレータＣＰ３から基準電圧ＶR3とアナログ入力信号Ｖinとの比較結果が出力される。
【０１７０】
従って、コンパレータＣＰ４において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１７１】
コンパレータＣＰ４のオートゼロ動作後、次の制御信号ＣＦの立ち上がりと同時に、コンパレータＣＰ５の制御信号Ｃ１，ＣＺがＨレベルとなって、基準電圧ＶRHが入力された状態でオートゼロ動作が行われる。
【０１７２】
次いで、そのオートゼロ動作が終了して制御信号ＣＦの１周期後に、コンパレータＣＰ５の制御信号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶR3が入力された状態でオートゼロ動作が行われる。
【０１７３】
このとき、制御信号Ｓ１〜Ｓ６に変化はないので、引き続いてコンパレータＣＰ１〜ＣＰ３の出力信号Ｑ１〜Ｑ３がエンコーダ１２に出力される。
次いで、コンパレータＣＰ５の基準電圧ＶR3によるオートゼロ動作後、次の制御信号ＣＦの立ち上がりと同時に、コンパレータＣＰ４の制御信号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶR2が入力された状態でオートゼロ動作が行われる。このとき、制御信号Ｓ１〜Ｓ６に変化はないので、引き続いてコンパレータＣＰ１〜ＣＰ３の出力信号Ｑ１〜Ｑ３がエンコーダ１２に出力される。
【０１７４】
従って、コンパレータＣＰ５において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１７５】
コンパレータＣＰ４の基準電圧ＶR2によるオートゼロ動作後、次の制御信号ＣＦの立ち上がりと同時に、コンパレータＣＰ３の制御信号Ｃ２，ＣＺがＨレベルとなって、基準電圧ＶR1が入力された状態でオートゼロ動作が行われる。
【０１７６】
そして、そのオートゼロ動作の終了と同時に、制御信号Ｓ６がＨレベルとなり、制御信号Ｓ５がＬレベルとなる。
すると、コンパレータＣＰ３の出力信号Ｑ３に換えて、コンパレータＣＰ５の出力信号Ｑ５がエンコーダ１２に入力信号Ｅ３として入力される。また、コンパレータＣＰ１，ＣＰ２の出力信号Ｑ１，Ｑ２が引き続いてエンコーダ１２に入力信号Ｅ１，Ｅ２として入力される。
【０１７７】
従って、コンパレータＣＰ４において、オートゼロ動作後の制御信号ＣＦに基づいて出力される無効データＤ１及び不確定データＤ２は、エンコーダ１２には出力されない。
【０１７８】
この後、同様にして各コンパレータにおいて順次オートゼロ動作が行われ、このような動作が繰り返される。
上記のように５つのコンパレータＣＰ１〜ＣＰ５が動作するＩＡＺ方式のＡ／Ｄ変換器では、以下に示す作用効果を得ることができる。
【０１７９】
（１）オートゼロ動作を行ったコンパレータの出力信号は、オートゼロ動作後制御信号ＣＦの２周期の間、同一の基準電圧で比較動作を行っている別のコンパレータの出力信号に切り換えられるので、オートゼロ動作直後にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができる。
【０１８０】
（２）オートゼロ動作直後のコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０１８１】
（３）５つのコンパレータＣＰ１〜ＣＰ５のうち、安定した比較状態にある３つのコンパレータの出力信号を選択してエンコーダ１２に入力するので、選択されない２つのコンパレータの１つでオートゼロ動作を行い、残る１つは比較状態でありながら、無効データ及び不確定データを出力している状態とすることができる。
【０１８２】
（４）従って、制御信号ＣＦの立ち上がり毎に各コンパレータＣＰ１〜ＣＰ５で順次オートゼロ動作を行っても、オートゼロ動作中のコンパレータ及び無効データ及び不確定データを出力しているコンパレータを除いた３つのコンパレータを確実に選択することができるので、前記第一の実施の形態に比して各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化においてさらに有利である。
【０１８３】
（５）本実施の形態では、オートゼロ動作１回につき行なう比較動作の最多回数が第一実施の形態に比べて少なくてよい。従って、コンパレータの容量に蓄えられた電荷が変化してしまうことは低減される。その結果、比較動作の精度が向上され、さらにエラーレートの改善を図ることができる。
【０１８４】
（第五の実施の形態）
図８は、この発明を具体化した第五の実施の形態のＡ／Ｄ変換器の動作を示す。この実施の形態のＡ／Ｄ変換器の回路構成は、前記第四の実施の形態と同様であり、制御信号Ｃ１，Ｃ２，ＣＺによるオートゼロ動作のタイミングと、制御信号Ｓ１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ５の出力信号の選択のタイミングとが異なる。
【０１８５】
この実施の形態の制御信号Ｓ１〜Ｓ６は、前記制御部１１ｂにより生成され、クロック信号ＨＣＫの立ち下がり後にクロック信号ＨＫを立ち下げることにより生成される。
【０１８６】
図８において、制御信号Ｃ１，Ｃ２，ＣＺに基づく各コンパレータＣＰ１〜ＣＰ５のオートゼロ動作のタイミングは、前記第四の実施の形態と同様であり、制御信号Ｓ１〜Ｓ６の切り替わりタイミングが前記第四の実施の形態より制御信号ＣＦの１周期分早いタイミングとなっている。
【０１８７】
このような動作により、この実施の形態と前記第四の実施の形態の関係は、前記第一の実施の形態に対する第二の実施の形態と同様になる。
このように構成されたＡ／Ｄ変換器では、次に示す作用効果を得ることができる。
【０１８８】
（１）オートゼロ動作を行ったコンパレータの出力信号は、オートゼロ動作の開始から制御信号ＣＦの２周期の間、同一の基準電圧で比較動作を行っている別のコンパレータの出力信号に切り換えられているので、オートゼロ動作直後にコンパレータから出力される無効データ及びその無効データに先立って出力される不確定データのエンコーダ１２への出力を阻止することができる。
【０１８９】
（２）オートゼロ動作時にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０１９０】
（３）５つのコンパレータＣＰ１〜ＣＰ５のうち、安定した比較状態にある３つのコンパレータの出力信号を選択してエンコーダ１２に入力するので、選択されない２つのコンパレータの１つでオートゼロ動作を行い、残る１つは比較状態でありながら、オートゼロ動作にともなう無効データ及び不確定データを出力している状態とすることができる。
【０１９１】
（４）従って、制御信号ＣＦの立ち上がり毎に各コンパレータＣＰ１〜ＣＰ５で順次オートゼロ動作を行っても、オートゼロ動作中のコンパレータ及び無効データ及び不確定データを出力しているコンパレータを除いた３つのコンパレータを確実に選択することができるので、前記第二の実施の形態に比して各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化においてさらに有利である。
【０１９２】
（５）本実施の形態では、オートゼロ動作１回につき行なう比較動作の最多回数が第一実施の形態に比べて少なくてよい。従って、コンパレータの容量に蓄えられた電荷が変化してしまうことは低減される。その結果、比較動作の精度が向上され、さらにエラーレートの改善を図ることができる。
【０１９３】
（第六の実施の形態）
図９は、この発明を具体化した第六の実施の形態のＡ／Ｄ変換器の動作を示す。この実施の形態のＡ／Ｄ変換器の回路構成は、前記第四の実施の形態と同様であり、制御信号Ｃ１，Ｃ２，ＣＺによるオートゼロ動作のタイミングと、制御信号Ｓ１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ５の出力信号の選択のタイミングとが異なる。
【０１９４】
この実施の形態の制御信号Ｓ１〜Ｓ６は、前記制御部１１ｂにより生成され、クロック信号ＨＣＫの立ち下がり後にクロック信号ＨＫを立ち下げ、クロック信号ＨＣＫの立ち上がりに先立って、クロック信号ＨＫを立ち上げることにより生成される。
【０１９５】
図９において、制御信号Ｃ１，Ｃ２，ＣＺに基づく各コンパレータＣＰ１〜ＣＰ５のオートゼロ動作のタイミングは、前記第四の実施の形態と同様であり、制御信号Ｓ１〜Ｓ６の切り替わりタイミングが前記第四及び第五の実施の形態と異なる。
【０１９６】
すなわち、この実施の形態の制御信号Ｓ１〜Ｓ６は、前記第五の実施の形態の制御信号Ｓ１の立ち上がり及び制御信号Ｓ２の立ち下がりのタイミングを制御信号ＣＦの１周期分遅らせ、前記第五の実施の形態の制御信号Ｓ３の立ち上がり及び制御信号Ｓ４の立ち下がりのタイミングを制御信号ＣＦの１周期分遅らせ、前記第五の実施の形態の制御信号Ｓ５の立ち上がり及び制御信号Ｓ６の立ち下がりのタイミングを制御信号ＣＦの１周期分遅らせたものである。
【０１９７】
このような動作により、この実施の形態と前記第四の実施の形態の関係は、前記第一の実施の形態に対する第三の実施の形態と同様になる。
このように構成されたＡ／Ｄ変換器では、次に示す作用効果を得ることができる。
【０１９８】
（１）オートゼロ動作直後にコンパレータから出力される無効データ及びその無効データの前後に出力される不確定データのエンコーダ１２への出力を阻止することができる。
【０１９９】
（２）オートゼロ動作時にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０２００】
（３）５つのコンパレータＣＰ１〜ＣＰ５のうち、安定した比較状態にある３つのコンパレータの出力信号を選択してエンコーダ１２に入力するので、選択されない２つのコンパレータの１つでオートゼロ動作を行い、残る１つは比較状態でありながら、オートゼロ動作にともなう無効データ及び不確定データを出力している状態とすることができる。
【０２０１】
（４）従って、制御信号ＣＦの立ち上がり毎に各コンパレータＣＰ１〜ＣＰ５で順次オートゼロ動作を行っても、オートゼロ動作中のコンパレータ及び無効データ及び不確定データを出力しているコンパレータを除いた３つのコンパレータを確実に選択することができるので、前記第三の実施の形態に比して各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化においてさらに有利である。
【０２０２】
（５）本実施の形態では、オートゼロ動作１回につき行なう比較動作の最多回数が第一実施の形態に比べて少なくてよい。従って、コンパレータの容量に蓄えられた電荷が変化してしまうことは低減される。その結果、比較動作の精度が向上され、さらにエラーレートの改善を図ることができる。
【０２０３】
（第七の実施の形態）
図１０は、この発明を具体化した第七の実施の形態のＡ／Ｄ変換器を示す。このＡ／Ｄ変換器は、２ビットのデジタル出力信号Ｄ１，Ｄ０を生成するために、６つのチョッパ型コンパレータＣＰ１〜ＣＰ６が使用される。
【０２０４】
各コンパレータＣＰ１〜ＣＰ６の入力端子Ｂには、アナログ入力電圧Ｖinが入力される。前記コンパレータＣＰ１の入力端子Ａ１には基準電圧ＶR1が入力され、入力端子Ａ２には基準電圧ＶRLが入力される。
【０２０５】
前記コンパレータＣＰ２の入力端子Ａ１には基準電圧ＶR2が入力され、入力端子Ａ２には基準電圧ＶRLが入力される。
前記コンパレータＣＰ３の入力端子Ａ１には基準電圧ＶR3が入力され、入力端子Ａ２には基準電圧ＶRLが入力される。
【０２０６】
前記コンパレータＣＰ４の入力端子Ａ１には基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧ＶR1が入力される。
前記コンパレータＣＰ５の入力端子Ａ１には基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧ＶR2が入力される。
【０２０７】
前記コンパレータＣＰ６の入力端子Ａ１には基準電圧ＶRHが入力され、入力端子Ａ２には基準電圧ＶR3が入力される。
前記コンパレータＣＰ１の出力信号Ｑ１は、制御信号Ｓ１に基づいて、エンコーダ１２に入力信号Ｅ１として入力されるか否かが選択される。
【０２０８】
前記コンパレータＣＰ２の出力信号Ｑ２は、制御信号Ｓ３に基づいて、エンコーダ１２に入力信号Ｅ２として入力されるか否かが選択される。
前記コンパレータＣＰ３の出力信号Ｑ３は、制御信号Ｓ５に基づいて、エンコーダ１２に入力信号Ｅ３として入力されるか否かが選択される。
【０２０９】
前記コンパレータＣＰ４の出力信号Ｑ４は、制御信号Ｓ２に基づいて、エンコーダ１２に入力信号Ｅ１として入力されるか否かが選択される。
前記コンパレータＣＰ５の出力信号Ｑ５は、制御信号Ｓ４に基づいて、エンコーダ１２に入力信号Ｅ２として入力されるか否かが選択される。
【０２１０】
前記コンパレータＣＰ６の出力信号Ｑ６は、制御信号Ｓ６に基づいて、エンコーダ１２に入力信号Ｅ３として入力されるか否かが選択される。前記制御信号Ｓ１〜Ｓ６は、制御部１１ｃで生成される。
【０２１１】
図１１は、このＡ／Ｄ変換器を制御信号Ｓ１〜Ｓ６のタイミングで制御した場合の動作を示す。この制御信号Ｓ１〜Ｓ６は、初期動作時を除いて制御信号Ｓ１，Ｓ４が相補信号となり、制御信号Ｓ２，Ｓ５が相補信号となり、制御信号Ｓ３，Ｓ６が相補信号となる。
【０２１２】
各コンパレータＣＰ１〜ＣＰ６のオートゼロ動作は、前記第四〜第六の実施の形態と同様に、各コンパレータＣＰ１〜ＣＰ６の制御信号Ｃ１，Ｃ２，ＣＺに基づいて、制御信号ＣＦの立ち上がり毎に各コンパレータＣＰ１〜ＣＰ６において順次行われる。
【０２１３】
このように構成されたＡ／Ｄ変換器では、次に示す作用効果を得ることができる。
（１）オートゼロ動作直後にコンパレータから出力される無効データ及びその無効データの前後に出力される不確定データのエンコーダ１２への出力を阻止することができる。
【０２１４】
（２）オートゼロ動作時にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０２１５】
（３）６つのコンパレータＣＰ１〜ＣＰ６のうち、安定した比較状態にある３つのコンパレータの出力信号を選択してエンコーダ１２に入力するので、選択されない３つのコンパレータの１つでオートゼロ動作を行い、残る２つは比較状態でありながら、オートゼロ動作にともなう無効データ及び不確定データを出力している状態とすることができる。
【０２１６】
（４）従って、制御信号ＣＦの立ち上がり毎に各コンパレータＣＰ１〜ＣＰ６で順次オートゼロ動作を行っても、オートゼロ動作中のコンパレータ及び無効データ及び不確定データを出力しているコンパレータを除いた３つのコンパレータから安定した出力信号を得ることができるので、前記第六の実施の形態に比して各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化においてさらに有利である。
【０２１７】
（５）本実施の形態では、オートゼロ動作１回につき行なう比較動作の最多回数が第一実施の形態に比べて少なくてよい。従って、コンパレータの容量に蓄えられた電荷が変化してしまうことは低減される。その結果、比較動作の精度が向上され、さらにエラーレートの改善を図ることができる。
【０２１８】
（第八の実施の形態）
図２５は、この発明を具体化した第八の実施の形態のＡ／Ｄ変換器の動作を示す。この実施の形態のＡ／Ｄ変換器の回路構成は、前記第四の実施の形態と同様であり、制御信号Ｃ１，Ｃ２，ＣＺによるオートゼロ動作のタイミングと、制御信号Ｓ１〜Ｓ６によるコンパレータＣＰ１〜ＣＰ５の出力信号の選択のタイミングとが異なる。
【０２１９】
図２５に示すように、この実施の形態の制御信号Ｓ１〜Ｓ６は、制御信号Ｓ１，Ｓ３が同一の信号であり、制御信号Ｓ２，Ｓ４が同一の信号である。そして、制御信号Ｓ１，Ｓ２の組と、制御信号Ｓ３，Ｓ４の組と、制御信号Ｓ５，Ｓ６の組はそれぞれ相補信号であることから、その原信号である前記第一の信号選択ブロック１５の出力信号Ｎが２種類となっている。すなわち、この実施の形態の制御部１１ｂでは、前記第四の実施の形態の制御部１１ｂより少ない種類の前記出力信号Ｎが生成されるようになっている。
【０２２０】
コンパレータＣＰ１，ＣＰ３，ＣＰ５において、制御信号Ｃ１，Ｃ２，ＣＺによるオートゼロ動作のタイミングは、前記第四の実施の形態と同様である。そして、コンパレータＣＰ２のオートゼロ動作のタイミングは、コンパレータＣＰ１と同様で、コンパレータＣＰ４のオートゼロ動作のタイミングは、コンパレータＣＰ３と同様である。
【０２２１】
コンパレータＣＰ１，ＣＰ３，ＣＰ５の動作は、前記第四の実施の形態と同様となる。そして、コンパレータＣＰ２の動作は、コンパレータＣＰ１と同様となり、コンパレータＣＰ４の動作は、コンパレータＣＰ３と同様となる。
【０２２２】
このように構成されたＡ／Ｄ変換器では、次に示す作用効果を得ることができる。
（１）オートゼロ動作を行ったコンパレータの出力信号は、オートゼロ動作後制御信号ＣＦの２周期の間、同一の基準電圧で比較動作を行っている別のコンパレータの出力信号に切り換えられるので、オートゼロ動作直後にコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができる。
【０２２３】
（２）オートゼロ動作直後のコンパレータから出力される無効データ及び不確定データのエンコーダ１２への出力を阻止することができるので、エラーレートの改善を図ることができるとともに、各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化に有利である。
【０２２４】
（３）５つのコンパレータＣＰ１〜ＣＰ５のうち、安定した比較状態にある３つのコンパレータの出力信号を選択してエンコーダ１２に入力するので、選択されない２つのコンパレータでオートゼロ動作を行わせたり、比較状態でありながら、無効データ及び不確定データを出力している状態とすることができる。
【０２２５】
（４）従って、各コンパレータＣＰ１〜ＣＰ５で順次オートゼロ動作を行っても、オートゼロ動作中のコンパレータ及び無効データ及び不確定データを出力しているコンパレータを除いた３つのコンパレータを確実に選択することができるので、前記第一の実施の形態に比して各制御信号ＣＦの高周波数化によるＡ／Ｄ変換速度の高速化においてさらに有利である。
【０２２６】
（５）本実施の形態では、オートゼロ動作１回につき行なう比較動作の最多回数が第一実施の形態に比べて少なくてよい。従って、コンパレータの容量に蓄えられた電荷が変化してしまうことは低減される。その結果、比較動作の精度が向上され、さらにエラーレートの改善を図ることができる。
（６）制御部１１ｂは、２種類の出力信号Ｎを生成できればよいため、前記第四の実施の形態の制御部１１ｂより例えば第一の信号選択ブロック１５の数等を少なくすることができる。また、制御部１１ｂは、制御信号Ｃ１，Ｃ２，ＣＺをそれぞれ３種類生成できればよいため、前記第四の実施の形態の制御部１１ｂより例えば制御信号Ｃ１，Ｃ２を生成する信号生成回路（図２１参照）の数等を少なくすることができる。従って、回路規模の縮小化を図ることができるとともに、低消費電力化を図ることができる。
【０２２７】
上記各実施の形態は、以下のように変更してもよい。
・第八の実施の形態で記載したように、前記制御部１１を、Ａ／Ｄ変換器に備えられる多数のコンパレータのうち、少なくとも２つのコンパレータに同様の動作を行なわせるように適宜変更してもよい。例えば、前記第七の実施の形態において、コンパレータＣＰ２，ＣＰ３の動作をコンパレータＣＰ１の動作と同様とし、コンパレータＣＰ５，ＣＰ６の動作をコンパレータＣＰ４の動作と同様としてもよい。このようにすれば、第七の実施の形態に記載の効果と同様の効果を得ることができるとともに、制御信号Ｓ１〜Ｓ６の原信号である出力信号Ｎを２種類とすることができる。従って、回路規模の縮小化を図ることができるとともに、低消費電力化を図ることができる。
【０２２８】
・前記各実施の形態において、各コンパレータの制御信号ＣＺに基づいて出力ラッチ回路への制御信号ＣＦの入力を停止することにより、オートゼロ動作時の出力ラッチ回路の動作を停止させるようにしてもよい。このようにすれば、オートゼロ動作時の出力ラッチ回路の無用なラッチ動作を停止させて、出力ラッチ回路の消費電力を低減することができる。
【０２２９】
【発明の効果】
以上詳述したように、この発明はエラーレートの改善を図りながら、動作速度を向上させ得るＩＡＺ方式のＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  チョッパ型コンパレータを示す回路図である。
【図４】  第一の実施の形態の動作を示すタイミング波形図である。
【図５】  第二の実施の形態の動作を示すタイミング波形図である。
【図６】  第四の実施の形態を示す回路図である。
【図７】  第四の実施の形態の動作を示すタイミング波形図である。
【図８】  第五の実施の形態の動作を示すタイミング波形図である。
【図９】  第六の実施の形態の動作を示すタイミング波形図である。
【図１０】第七の実施の形態を示す回路図である。
【図１１】第七の実施の形態の動作を示すタイミング波形図である。
【図１２】第一の実施の形態の制御部を示すブロック図である。
【図１３】第三の論理ブロックを示す回路図である。
【図１４】第一の論理ブロックを示す回路図である。
【図１５】第二の論理ブロックを示す回路図である。
【図１６】第一の信号選択ブロックを示す回路図である。
【図１７】第二の信号選択ブロックを示す回路図である。
【図１８】信号生成回路を示すブロック図である。
【図１９】信号生成回路を示す回路図である。
【図２０】第四の論理ブロックを示す回路図である。
【図２１】信号生成回路を示す回路図である。
【図２２】図１２に示す制御部の動作を示すタイミング波形図である。
【図２３】第四の実施の形態の制御部を示すブロック図である。
【図２４】図２３に示す制御部の動作を示すタイミング波形図である。
【図２５】第八の実施の形態の動作を示すタイミング波形図である。
【図２６】従来例を示す回路図である。
【図２７】従来例のチョッパ型コンパレータを示す回路図である。
【図２８】従来例のチョッパ型コンパレータの動作を示すタイミング波形図である。
【図２９】従来例のチョッパ型コンパレータの動作を示すタイミング波形図である。
【符号の説明】
１１        制御部
１２        エンコーダ
ＶR         基準電圧
Ｖin        アナログ入力信号
ＣＰ        コンパレータ
Ｑ          出力信号
Ｓ          信号選択部
【図１】
0003992830.tif 000002
【図２】
0003992830.tif 000003
【図３】
0003992830.tif 000004
【図４】
0003992830.tif 000005
【図５】
0003992830.tif 000006
【図６】
0003992830.tif 000007
【図７】
0003992830.tif 000008
【図８】
0003992830.tif 000009
【図９】
0003992830.tif 000010
【図１０】
0003992830.tif 000011
【図１１】
0003992830.tif 000012
【図１２】
0003992830.tif 000013
【図１３】
0003992830.tif 000014
【図１４】
0003992830.tif 000015
【図１５】
0003992830.tif 000016
【図１６】
0003992830.tif 000017
【図１７】
0003992830.tif 000018
【図１８】
0003992830.tif 000019
【図１９】
0003992830.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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