(57)【特許請求の範囲】
【請求項１】
コンピュータが、
集積回路内の走査セルに関連している、デコンプレッサーから解凍されたテストパターンビットが走査セルへロードされている間に同時に該デコンプレッサーに適用される入力変数の関数である記号式を生成し、
所定の値が割り当てられた走査セルの部分のみを有するテスト立方体を生成し、
上記走査セルの割り当てられた値を記号式と等しくすることにより、１セットの方程式を公式で表わし、
圧縮したテストパターンを得るために方程式を解く、上記集積回路をテストするために上記圧縮したテストパターンを計算する方法。
【請求項２】
上記走査セルに割り当てられた値は上記集積回路の潜在的な障害をテストするために選択される請求項１の方法。
【請求項３】
上記コンピュータは、ＡＴＥに上記圧縮したテストパターンを格納し、テストされている上記集積回路に上記圧縮したテストパターンを転送することを更に有し、該集積回路は、上記デコンプレッサーを有する請求項１の方法。
【請求項４】
上記コンピュータは、上記方程式を解いた後、１以上の方程式によって方程式のセットを増加的に追加することを更に有する請求項１の方法。
【請求項５】
上記コンピュータは、
（ａ）方程式の追加されたセットを解き、
（ｂ）方程式を解く試みが失敗した場合、最も最近追加された方程式を削除し、また、方程式のセット上に１つ以上の異なる方程式を追加し、
（ｃ）方程式を解く試みが成功した場合、方程式のセット上に漸増的に追加の方程式を追加し、
（ｄ）所定の制限する基準に到達するまで、（ａ）〜（ｃ）を繰り返すことを更に有する請求項４の方法。
【請求項６】
記号式の生成は、
入力変数の数がチャネルの数より大きくなるように、上記集積回路への入力チャネル上のビットに上記入力変数を割り当て、
１以上のクロック・サイクル中に、１つ以上の追加の入力変数が上記デコンプレッサーに注入されるように、上記集積回路内の上記デコンプレッサーへの上記入力変数の適用のシミュレートし、上記デコンプレッサーは上記入力変数を解凍するためにクロック信号によって連続的に計測されるようにシミュレートし、
出力式は、そこでデコンプレッサーが連続的に計測されるとともに、注入される入力変数に基づくように、シミュレーションに起因するデコンプレッサーからの１セットの出力式を生成する請求項１の方法。
【請求項７】
上記集積回路中の走査チェーン内の各走査セルに上記出力式の各々を割り当てることを更に有する請求項６の方法。
【請求項８】
上記方程式を解くことは、方程式を解くガウスージョルダン除去法方法を実行することを有する請求項１の方法。
【請求項９】
テスト立方体の生成は、上記集積回路の障害をテストのために、上記走査セルへ所定の論理１あるいは所定の論理０の値を割り当てることを有する請求項１の方法。
【請求項１０】
コンピュータが、
（ａ）テスターに、請求項１記載の方法を用いて生成された圧縮されたテストパターンを格納し、
（ｂ）上記集積回路に圧縮したテストパターンを適用し、
（ｃ）上記集積回路上のデコンプレッサーで上記テストパターンを解凍し、
（ｄ）解凍されたテストパターンを集積回路内の走査セルにロードし、（ｂ）、（ｃ）、（ｄ）の動作が同時に実行されること、
を有する集積回路をテストする方法。
【請求項１１】
方程式のセットを公式で表わすことは、 走査セルとの１対１の関係において個々の記号式を関連させ、 所定の割り当てられた値がある各走査セルに対して、該所定の割り当てられた値へのその走査セルに関連した記号式を等しくすることを有する請求項１の方法。
【請求項１２】
記号式を生成する動作では、デコンプレッサーのシミュレーションを使用することを有する請求項１の方法。
【請求項１３】
記号式を生成する動作では、デコンプレッサーの数学的表現を使用することを有する請求項１の方法。
【請求項１４】
コンピュータが、
上記集積回路のテスト中にデコンプレッサーの１以上の入力インジェクターに連続的に適用されたビットに入力変数を割り当て、
デコンプレッサーが入力変数を解凍するとともにデコンプレッサーに同時に適用される上記入力変数の一次結合を有する上記走査セルに関連した記号式を使用することによって、圧縮したテストパターンを生成することを有する、
障害に関してテストするために、集積回路の走査セルへと圧縮したテストパターンが解凍されてロードされるように計算する方法。
【請求項１５】
上記デコンプレッサーは、移相器に連結された線形の有限状態マシンを有する請求項１４の方法。
【請求項１６】
上記入力インジェクターはＸＯＲゲートを有する請求項１４の方法。
【請求項１７】
上記デコンプレッサーはクロック信号に応じて状態を変更し、また、１以上のクロック・サイクル中に、入力変数の新しいセットはデコンプレッサーへの上記入力インジェクターで受信される請求項１４の方法。
【請求項１８】
上記デコンプレッサーは、線形のロジック・ゲートと一緒に接続している多数の記憶素子を有する請求項１４の方法。
【請求項１９】
上記コンピュータは、
集積回路内の障害をテストするために走査セルのうちのいくつかに所定の値を割り当てるテスト立方体を生成することを更に有する請求項１４の方法。
【請求項２０】
圧縮したテストパターンの生成は、
値を割り当てられた上記走査セルの部分を有するテスト立方体を生成し、
上記走査セルの割り当てられた値を記号式と等しくすることにより、１セットの方程式を公式で表わし、
圧縮したテストパターンを得るために方程式を解くことを有する請求項１４の方法。
【請求項２１】
１以上の方程式によって方程式のセットを増加的に追加することを更に有する請求項２０の方法。
【請求項２２】
方程式を解くことができず、制限する基準が満たされた又は越えた場合、増加分の追加を終了することを更に有する請求項２１の方法。
【請求項２３】
方程式を解くことを試み、該方程式を解くことができない場合、増加的に追加された方程式を削除し、増加的に１つ以上の他の方程式を追加することを更に有する請求項２０の方法。
【請求項２４】
上記コンピュータは、
上記走査セルの中で所定の値を作成するのに必要なビットだけを、圧縮されたテストパターンとしてＡＴＥに格納することを更に有する請求項１４の方法。
【請求項２５】
上記コンピュータは、
上記入力変数が上記デコンプレッサーに適用される際に、走査セルを圧縮されたテストパターンビットと供に同時にロードすることを更に有する請求項１４の方法。
【請求項２６】
上記デコンプレッサーはＡＴＥに位置する請求項１４の方法。
【請求項２７】
デコンプレッサーが連続的に外部的に適用された入力変数を解凍する際に、該デコンプレッサーに該外部的に適用された入力変数をロードすることに関連されていて、集積回路内の走査セルに関連している記号式を生成するための手段と、
所定の値が割り当てられた走査セルの部分だけを有するテスト立方体を生成するための手段と、
テスト立方体の割り当てられた所定値と記号式とを等しくすることによって、該割り当てられた所定値に対応する方程式のセットを公式化するための手段と、
圧縮したテストパターンを得るために該方程式のセットを解くための手段とを有する集積回路をテストするために圧縮したテストパターンを計算する装置。
【請求項２８】
デコンプレッサーの１以上の入力インジェクターに連続的に適用されたビットに入力変数を割り当て、
上記デコンプレッサーが演算の標準モードにおいて連続的に作動すると同時に、上記１以上の入力インジェクターに適用された入力変数の一次結合を有する走査セルに関連した記号式を使用することによって、圧縮したテストパターンを生成することをコンンピュータに実行させるためのコンピュータ読取可能な命令が格納されたコンピュータ読取り可能な媒体。
【請求項２９】
走査セルに連結されるシミュレートされたデコンプレッサーに適用されて該シミュレートされたデコンプレッサーによって同時に解凍されたシミュレートされた入力変数の関数であり、集積回路のシミュレートされた該走査セルに関連している記号式を生成し、
所定の値が割り当てられた上記走査セルの部分だけを有するテスト立方体を生成し、
上記走査セルの割り当てられた値を上記記号式と等しくすることにより、１セットの方程式を公式で表わし、
圧縮したテストパターンを得るために方程式を解くことを有する集積回路をテストするために圧縮したテストパターンを計算する方法。
【請求項３０】
上記入力変数が上記シミュレートされたデコンプレッサーに適用されている一方で、上記シミュレートされたデコンプレッサーは、上記シミュレートされた走査セルを解凍されたテストパターンビットで同時にロードする請求項２９の方法。
【発明の詳細な説明】
【０００１】
［発明の分野］
本発明は、一般に、集積回路テストに関し、特に、パターンまたはベクターの形態でのテスト・データの生成および適用、テスト中回路内の走査チェーンに関する。
［背景技術］
集積回路がより大きいレベルの回路密度で生産されるとともに、テストコストおよびチップ領域諸経費を最小限にする一方で、非常に高い障害検出率を保証する効果的なテスト手法が不可欠となっている。しかしながら、回路の複雑さが増加し続けるとともに、いくつかのタイプの障害モデルの高い障害検出率を従来のテスト例で達成することがより困難になっている。この困難はいくつかの理由によって生じる。第一に、大規模集積回は、チップ・ピンでテスト・データ転送ボトルネックを作成する、非常に高いが更に高くなっているｌｏｇｉｃ−ｔｏ−ｐｉｎ比率を有する。第二に、大規模回路には、その後、外部テスト装置に格納されるに違いない法外に大量のテスト・データが要求される。第三に、大規模な回路にテスト・データを適用するには、ますます長いテスト適用時間を必要とする。そして、第四に、現在の外部テスト装置は、演算の速度でそのような大規模回路をテストすることができない。
【０００２】
集積回路は、現在、多くの試験性構造化設計の（ＤＦＴ）技術を使用して、テストされる。これらの技術は、すべてあるいはいくつかの状態変数（フリップフロップとラッチのような記憶素子）を直接制御可能で観察可能にする一般的な概念に基づいている。これが調整される場合、組み合わせ障害のテストが関係する限り、回路は組み合せネットワークとして扱うことができる。最もしばしば用いられているＤＦＴ方法論は、走査チェーンに基づいている。米国特許４，５０３，５３７号において示されるように、テストの間、一つ以上のシフトレジスタへ記憶素子がすべて（又はほとんど全部）接続されると仮定する。テスト用に設計された回路は２つの演算モードを持っており、標準形およびテスト、又は走査モードである。標準形において、記憶素子はそれら正則関数を実行する。走査モードにおいて、記憶素子は、走査チェーンと呼ばれる多くのシフトレジスタを形成するために接続される走査セルになる。これら走査チェーンは、１セットのテストパターンを回路へシフトし、回路からシフトアウト、又はテストパターンをテスト、応答するために使用される。
【０００３】
走査設計方法論は、その単純自動テストパターン生成（ＡＴＰＧ）およびシリコン・デバッギング能力によって、広範囲に採用されている。今日、ＡＴＰＧソフトウェア・ツールは、非常に効率的であり、縮退障害、遷移障害、経路遅延障害、及び、ブリッジング障害を含む障害モデルのいくつかのタイプに対してほとんど完全な障害検出率を保証するテストセット（テストパターンのコレクション）を生成することが可能である。典型的に、回路の特定の潜在的欠陥がＡＴＰＧツールによって目標とされる場合、例えば、２から５％の少数の走査セルだけが、特定障害（決定論的に特定されたセル）を検知すると明示されなければならない。走査チェーン中の残りの走査セルはランダムな２進法の値（任意に特定されたセル）で満たされる。より補足の障害を検知しがちな完全にパターンが特定されるこの方法は、テスター上に格納することができる。
【０００４】
ランダムで十分な要求によって、しかしながら、テストパターンは非常に過度に特定される。これらの大規模なテストパターンは、格納するための広範囲なテスター・メモリと、テスターからテスト中回路に適用するための相当な時間とを必要とする。図１は、走査チェーンによってディジタル回路をテストするための従来システム１８を示す図である。外部の自動試験装置又はテスター（ＡＴＥ）２０は、回路内の走査チェーン２６によって走査モードにおけるＣＵＴ２４に十分に特定されたテストパターン２２のセットを一つずつ適用する。その後、回路は入力としてテストパターンを使用して標準形において実行され、テストパターンに対するテスト応答は走査チェーンに格納される。走査モードで再び回路で、応答は、その後、障害無し基準応答２８と応答とを比較するテスター２０へと、さらに一つずつ経路が定められる。大規模な回路については、このアプローチが、大規模なテストセット・サイズおよび長いテスト適用時間のために実行不可能になる。大規模な設計において、テスト・データのボリュームが単一のロジック・ゲート当たり１キロビットを超えることが報告されている。このアプローチの重要な制限は、複雑な回路をテストするために、高価で大容量メモリを必要とするテスターおよび長いテスト時間を必要とするということである。
【０００５】
米国特許４，５０３，５３７号において示されるように、時間と記憶装置のこれらの制限は、組み込みの自己テスト（ＢＩＳＴ）構成の採用によりある程度まで克服することができる。ＢＩＳＴにおいて、付加的なオンチップ回路は、テストパターンを生成し、テスト応答を評価し、テストを制御するために含まれている。従来のロジックＢＩＳＴの中で、擬似乱数的なパターンがテストパターンとして使用される場合、もしテストポイントがランダムなパターンの耐性の障害に取り組むために使用されれば、縮退障害の９５−９６％の範囲は達成することができる。平均においては、１〜２つのテストポイントがゲート１０００個ごとに必要になるかもしれない。ＢＩＳＴの中で、観察可能な出力及び符号レジスタに広げる応答全てを知らなければならない。未知の値は符号を悪くし、したがって追加のテスト・ロジックによって制限されなければならない。たとえ偽似乱数のテストパターンが縮退障害のかなりの割合をカバーするように見えても、決定論的なパターンは、残りのランダムパターン耐性障害を目的とする、これらのパターンを補わなければならない。非常にしばしば、ＢＩＳＴに追加のパターンを格納するのに必要なテスター・メモリは、上述された決定論的なアプローチにおいて要求されたメモリの５０％を超過する。ＢＩＳＴの別の制限は、遷移または経路の遅延障害のような他のタイプの障害が、擬似ランダムパターンによって、効率的に扱われないということである。回路及びＢＩＳＴに固有の制限の複雑さのため、不可能でないにしても、テスト困難な障害を十分にカバーする特定されたテストパターンのセットを提供することは非常に困難である。
【０００６】
重み付けされた偽似乱数のテストは、ランダムパターン耐性障害の問題に取り組むために使用される別の方法である。原理において、このアプローチは、入力ビットの可能性にバイアスをかけることにより偽似乱数のテストパターン・ゼネレータを拡張し、テスト困難な障害に必要となるテストがより発生するようにする。一般的に、しかしながら、回路は、非常に多数の重みのセットを要求するかもしれないし、また、各重みセットについては、多くのランダムなパターンを適用しなければならない。さらに、重みが加えられた偽似乱数のテストは、まだほんの少しの障害リストを範囲外としておく。したがって、テスト・データのボリュームは十分に特定された決定論的なテストパターンに比較で通常縮小されるが、結果として生じるテスト適用時間は増加する。さらに、重みが加えられた偽似乱数のテストは、まだ障害リストのほんの少しに覆いを取らせられておいておく。重みが加えられたランダム・パターン・テスト・システムおよび関連する方法の詳細は、米国特許４，６８７，９８８号、４，８０１，８７０号、５，３９４，４０５号、５，４１４，７１６号、及び、５，６１２，９６３号を含む多くの引用例で見つけることができる。重みが加えられたランダムパターンは、テスター上のテスト・データを圧縮する解決として、第１に使用されていた。生成ハードウェアは複雑すぎるので、チップにそれを置くことができないように見える。従って、多量のテスト・データは生成されたオフチップであり、テスト中回路に比較的遅いテスター・チャネルを通り抜けなければならない。効果的に、テスト適用時間は、従来の決定論的なアプローチを使用するＡＴＰＧパターンによって消費されたそれよりはるかに長くなりえる。
【０００７】
テスト中回路に送信する前にテスト・データを圧縮するいくつかの方法が提案されている。それらは、テスト立方体（つまり、テスト中回路の走査チェーン内にそれら格納されるようなテストパターン・ビットの配置）は、多数の未特定の（かまわない）位置を頻繁に特色とする観察に基づく。線形のフィードバック・シフトレジスタ（ＬＦＳＲ）の自生として知られている１つの方法は、ヨーロッパのテスト会の議議事録ｐｐ．２３７−２４２（１９９１）のＢ．Ｋｏｅｎｅｍａｎｎの「走査設計用ＬＦＳＲコード化テストパターン」中で最初に提案された。固定多項式を備えたｎ−ビットＬＦＳＲを考慮すると、その出力シーケンスは、初期のシードによって完全に決定される。したがって、フィードバック方程式の適用は、再帰的にシード変数のみに依存する線形方程式のシステムを提供する。これらの方程式は、ＬＦＳＲ出力シーケンスの連続の位置に関係している。従って、実際のテストパターンに対応するシードは線形方程式の系の解により決定することができる。そこでは、各方程式は、テストパターンにおいて特定された位置のうちの１つを表わす。ＬＦＳＲに結果として生ずるシードをロードし続いてそれを計測することは、所望のテストパターンを生み出す。しかしながら、このアプローチの損失は、テスト立方体の内容をエンコードするシードがほぼＬＦＳＲのサイズに制限されたということである。テスト立方体がＬＦＳＲの中の段数より多くの特定された位置を持っている場合、テスト立方体は容易にシードでエンコードすることができない。このアプローチの別の損失はそれが必要とする時間である。テスターは、シードからのテストパターンを生成するＬＦＳＲと同時にシードでＬＦＳＲを満たすことができない。これらの行為の各々は相互に排他的な時に行われなければならない。すなわち、種子がＬＦＳＲに連続的にロードされる場合、走査チェーンは作動し、また、走査チェーンがロードされたとき、テスターはＬＦＳＲにシードを転送することができない。
【０００８】
別の圧縮方法は、ＩＥＥＥ  Ｔｒａｎｓ．  Ｏｎ  Ｃｏｍｐｕｔｅｒｓ，ｖｏｌ．Ｃ−４４，ｐｐ．２２３−２３３（１９９５）のＳ．Ｈｅｌｌｅｂｒａｎｄらの「多数の多項式の線形のフィードバック・シフトレジスタの自生に基づいた走査による回路用組み込みのテスト」にて提案されるような多数の多項式ＬＦＳＲ（ＭＰ−ＬＦＳＲ）の自生に基づいている。この方法において、テスト立方体の連鎖状のグループは、シードおよび多項式識別子を特定する多くのビットでエンコードされる。ＭＰ−ＬＦＳＲの内容は各テスト・グループのためにロードされ、グループ内の各テスト立方体のデコンプレッション中に保存されていなければならない。デコンプレッサーの実装は、１グループのテストパターンのデコンプレッション中にＭＰ−ＬＦＳＲの内容に上書きすることを回避するために余分な記憶素子を加えることを伴っている。同様の技術が、ＩＣＣＡＤ議事録ｐｐ．８８−９４（１９９５）のＳ．Ｈｅｌｌｅｂｒａｎｄらの「決定論的なＢＩＳＴスキームのためのパターン生成」でも議論されている。ＭＰ−ＬＦＳＲの自生は、ＶＬＳＩテスト・シンポジウム議事録ｐｐ．４２６−４３３（１９９５）のＪ．Ｒａｊ  ｓｋｉらの「可変長シードＬＦＳＲを使用するテスト・データのデコンプレッション」、及び、ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｃｏｍｐｕｔｅｒｓ，ｖｏｌ．Ｃ−４７，ｐｐ．１１８８−１２００（１９９８）のＪ．Ｒａｊｓｋｉの「境界走査による多数走査設計のためのテスト・データ・デコンプレッション」にて記述されるような可変長シードの概念の採用によりさらに機能拡張された。この技術は、多くの特定された位置を多分に変化することによるテスト立方体に対しても、テストパターン符号化効率の著しい改良の可能性を持っている。境界走査によってデコンプレッサー構成にシードをロードするために、同じドキュメントは、多数の走査チェーンおよび機構を備えた回路のためにデコンプレッション技術を提案する。このスキームは符号化能力を著しく改善するが、まだ上記の２つの欠点を被る。シードをロードし、テストパターンをそこから生成するためのシード長制限および相互に排他的回数である。
【０００９】
上記自生方法は、このように次の制限を被る。第一に、自生可能な符号化は、ＬＦＳＲの長さによって制限されている。一般的に、ＬＦＳＲの長さより特定された位置を有するテスト立方体をエンコードすることは非常に困難である。第二に、シードとテストパターン生成をそこからロードすることは２つの別のオーバーラップしない位相において行われる。これはテスター時間の不十分な利用に帰着する。テスト適用時間およびテスト・データ・ボリュームを縮小する異なる試みは、ＦＴＣＳ−２９の議事録のｐｐ．２６０−２６７（１９９９）のＩ．Ｈａｍｚａｏｇｌｕらの「十分な走査埋め込みコアのためのテスト適用時間縮小」にて記述される。このいわゆる並列直列フル走査スキームは、走査チェーンを多数のパーティションに分割し、一つの走査入力よって各走査チェーンにて同じテストパターンでシフトする。明らかに、与えられたテストパターンは、同じ入力によってロードされた異なるチェーンにて、対応するセル上で矛盾している値を含んではならない。部分的に特定されたテスト立方体はそのような演算を許可するかもしれないが、このスキームの性能は強く走査チェーン構成に依存する。つまり、使用される走査チェーンの数、および走査チェーンへの記憶素子の割当てである。大規模な回路において、そのようなマッピングが恐らくどんな所望の形式も仮定しない。また、したがって、解決は容易に量れるものではない。更に、このスキームを使用するテスターは、多くのテスターに共通でない特徴となる、異なる走査チェーンの長さのテストパターンを扱うことができなければならない。
［発明の要約］
本発明に係る方法は、テスト中の集積回路における走査チェーンに適用される圧縮したテストパターンを生成するために使用される。圧縮したテストパターンは、ＡＴＥに格納され、入力チャネル上でテストされている集積回路に適用される。クロック信号はＡＴＥから集積回路までデータ（圧縮したパターン）の転送を同期させるために使用される。圧縮したパターンは、集積回路内の障害をテストするために、どれが走査チェーンに渡されるテストパターンを得るために集積回路上で解凍される。走査チェーンは、テストパターンを格納するともに接続した複数の走査セル（記憶素子）を含んでいる。
【００１０】
１つの態様において、圧縮したパターンは、所定の値を割り当てられた走査セルの部分だけによるテスト立方体の使用により作成される。テスト立方体中の残りの走査のセルは割り当てられずに、試験中にデコンプレッサーによって生成された擬似ランダムパターンで満たされる。したがって、ＡＴＰＧツールは、「どちらでもかまわない」位置をランダムなパターンによって満たすことなく、テスト・ベクターを生成する。走査セルに関連していて、外部的に適用される入力変数の関数である記号式が生成される。１セットの方程式は、記号式を走査セルに割り当てられた値と等しくすることにより公式で表わされる。圧縮したパターンは、既知の技術を使用して、方程式のセットを解くことにより作成される。記号式を生成するために、入力変数は入力チャネルに適用されたビットに割り当てられる。デコンプレッサーの記号シミュレーションは、入力変数の一次結合として記号式を作成するために使用される。そして、記号式は、走査チェーン内の走査セルに割り当てられる。
【００１１】
別の態様において、方程式を解いた後、新しい方程式は別の障害をテストするために方程式の既存のセットに増加的に追加することができる。解が存在する場合、方程式の新しいセットの結果が解かれるかもしれない。解が存在しない場合、最も最近追加された方程式は削除され、別の障害が選択される。失敗の試みの所定の限界に到達するように、基準の制限に到達するまで、新しい障害の選択により増加的に方程式を追加する処理は継続する。又は、テスト立方体中の所定数のビットに値が割り当てられる。
【００１２】
本発明のこれら及び他の態様及び特徴は、添付の図面を参照して以下に記述される。
［発明の実施の形態］
ここに示され記述されるようなテストパターンを圧縮する方法は、コンピュータ判読可能な媒体上に格納され、汎用計算機上で行なわれたソフトウェアにおいて実装される。例えば、本発明は、コンピュータ支援設計ツールにおいて実行することができる。明瞭とするため、本発明に密接に関係のあるソフトウェアのそれらの態様だけが記述される。技術にて周知の製品詳細は、省略される。同様の理由により、コンピューターハードウェアは一層に詳細に記述されない。任意の特定の計算機言語、プログラムあるいはコンピュータに本発明が制限されていないことはしたがって理解されるべきである。
【００１３】
図２は、走査チェーンによってディジタル回路をテストするための本発明に係るシステム３０のブロック図である。該システムは、外部の自動テスト装置（ＡＴＥ）のようなテスター２１、およびそのすべてあるいは部分としてテスト中回路（ＣＵＴ）２４を含んでいる回路３４を含んでいる。テスター２１は、記憶装置からビットの圧縮したテストパターン３２の１セット、つまり、一度に１つのパターンを、ＩＣのような回路３４への入力チャネル４０を介して提供する。
【００１４】
記述される圧縮したパターンは、従来の圧縮されていないテストパターンよりはるかに少ないビットを含んでいる。圧縮したパターンは、決定論的に特定されたビットを再生にのみ十分な情報を含んでいる必要がある。従って、圧縮したパターンは典型的に従来のテストパターンのサイズの２％から５％で、従来のパターンより記憶装置に対して非常に少ないテスター・メモリを必要とする。重要なこととして、圧縮したテストパターンは、ＣＵＴ２４へのテスターから送信する非常により少ない時間を必要とする。
【００１５】
上記従来の自生技術とは異なり、割込みのないＣＵＴ２４内のチェーン２６を走査するために、圧縮したテストパターン３２は、テスター２１から連続的に提供される。圧縮したテストパターンがテスター２１によって、回路３４内のデコンプレッサー３６の入力チャネルに備えられとともに、デコンプレッサーは、圧縮したパターンをビットの解凍されたパターンへと解凍する。解凍されたテストパターンは、走査チェーン２６に適用される。圧縮したテストパターンが回路３４に提供されている際に、好ましくはこの適用が行われる、が、そのようである必要はない。ＣＵＴ２４内の回路論理が、走査チェーン２６中の解凍されたテストパターンで計測された後、そのパターンに対するテスト応答は走査チェーンにおいて取り込まれ、そこに格納された圧縮した障害無し基準応答４１との比較のためにテスター２１に送信される。
【００１６】
典型的な構成において、デコンプレッサー３６は走査チェーン２６ごとに出力があり、デコンプレッサーへの入力チャネルより多くの走査チェーンがある。しかしながら、記述されるように、他の構成においても、デコンプレッサー出力が入力チャネルより少ないか等しいようにすることが可能である。デコンプレッサーは、それが同じ時限中に受け取る圧縮したパターン・ビットの数よりその出力で与えられた時限において多くの解凍されたビットを生成する。これはデコンプレッションの行為であり、それによってデコンプレッサー３６は与えられた時限においてそれに提供されるより多いビットの数を生成する。
【００１７】
テスターに応答を送るためのテスト応答および時間のデータ・ボリュームを縮小するために、回路３４は、走査チェーン２６から読み取られるテスト応答を圧縮するための手段を含むことができる。そのような圧縮を提供するための１つの構成は１以上の空間圧縮器３８である。そして、圧縮器３８によって生み出された圧縮したテスト応答は、圧縮した基準応答４０と一つずつ比較される。基準応答が実際の応答と一致しない場合、障害が検知される。
【００１８】
回路への圧縮したテストパターン、解凍されたテストパターンへのそのデコンプレッション、及び、走査チェーンへの解凍されたテストパターンの適用の提供は、同期して連続的に事実上同時に実行される。しかしながら、各行為が生じる率は変えることができる。所望ならば、行為はすべて同じクロックレートで同期して実行することができる。又は、行為は異なるクロックレートで実行することができる。行為が同じクロックレートで実行される場合、又は圧縮したテストパターンがより高いクロックレートで提供され解凍される場合、図２のように、デコンプレッサー３６および関連する走査チェーンの出力の数は、デコンプレッサーの入力チャネルの数を超過するだろう。この第１のケースにおいて、デコンプレッションは、入力チャネルより多くのデコンプレッサー出力の提供により達成される。圧縮したテストパターンがより低いクロックレートで提供され、より高いクロックレートで走査チェーンに解凍され適用される場合、出力および関連する走査チェーンの数は入力チャネルの数より同じ、より少い、又はより大きい。この第２のケースにおいて、デコンプレッションは、圧縮したテストパターン・ビットが提供されるクロックレートより高いクロックレートで、解凍されたテストパターン・ビットを生成することにより達成される。
【００１９】
図３は、本発明に係るデコンプレッサーのブロック図である。好ましい実施例において、所望ならば、デコンプレッサー３６は、そのタップ４８を介して、移相器５０接続された線形有限状態マシン（ＬＦＳＭ）４６を有する。移相器を介してＬＦＳＭは、ＣＵＴ２４における多数の走査チェーンの入力に多分に直線的に独立したテストパターンを提供する。ＬＦＳＭは、変換を維持している多くのｍ−シーケンスの適用により得ることができる線形のフィードバック・シフトレジスタ、セル・オートマトンあるいは変形されたＬＦＳＲの標準形に構築することができる。ＬＦＳＭの出力は、所定の時間に多数の走査チェーン２６の各々内に存在する解凍されたパターン・ビットは、パターンにおいてオーバーラップしない（位相外である）ことを保証する移相器に適用される。
【００２０】
ここに記述された連続フローデコンプレッションの概念は、テストパターン生成中に任意に満たされた残りのビットによって、決定論的なテストパターンは、典型的には決定論的に特定されているビットの２〜５％の間にのみあるという上述した事実に基づいている（部分的に特定されたビット位置を備えたテストパターンはテスト立方体と呼ばれる。（その例はテーブル２に現われる））。外部的に格納されなければならないテスト・データ・ボリュームが著しく縮小されるように、部分的に特定されたテスト立方体が圧縮される。テスト立方体中の特定されたビットの数がより少ないほど、圧縮したパターンへ情報をエンコードする能力はよりよい。圧縮したパターンへテスト立方体をエンコードする能力は、仮想走査チェーンとしてテスターによって調べられるテスト中回路を駆動する少数のデコンプレッサー入力チャネルを持つことにより開発される。しかしながら、実際のＣＵＴ２４は、多数の実在の走査チェーンへその記憶素子を接続する。これらの状況の下では、走査チャネルおよびテスト・データの格納に対する十分に小さなメモリをほとんど持たない、安価なテスターさえ、回路を外部的に駆動することができる。
【００２１】
図４は、デコンプレッサーをより詳細に示す図である。ＬＦＳＭは原始多項式ｈ（ｘ）＝ｘ８＋ｘ４＋ｘ３＋ｘ２＋１を実装する８ステージ・タイプ１ＬＦＳＲ５２で具体化される。多くのＸＯＲゲートで具体化された移相器５０は夫々８ビット長の８個の走査チェーン２６を駆動する。移相器の構成は、その出力チャネルＣＯからＣ７の間で相互の離隔距離が少なくとも８ビットであるような方法で選択され、また、出力チャネルはすべて次の形式がある３個の入力（タップ）ＸＯＲ機能によって駆動される。
【００２２】
【表１】
0003920640.tif 000002
ＣｉはＩ番目の出力チャネルであり、Ｓｋは、ＬＦＳＲのｋ番目のステージを示す。ＬＦＳＲは、クロック・サイクル毎に、その２個の入力チャネル３７ａ、３７ｂおよび入力インジェクター４８ａ、４８ｂ（ＸＯＲゲート）を介して、レジスタの第２および第６のステージへ与えられると仮定する。チャネル３７ａ上で受信した入力変数「ａ」（圧縮したテストパターン・ビット）は、偶数の添字（ａ０、ａ２、ａ４、．．）によってラベル付けされ、また、チャネル３７ａ上で受信した変数「ａ」は、奇数の偶数の添字（ａ１、ａ２、ａ５、．．）によってラベル付けされる。図５に関して下記に更に記述されるように、ブールとしてこれらの外部変数を扱うと、走査セルはすべて概念的に、テスター２１によってＬＦＳＲ５２に注入された入力変数の線形関数である記号表現で満たすことができる。フィードバック多項式（移相器５０）を与えられると、ＬＦＳＲだけがテスト・データによって供給される４つのクロック・サイクルの追加の初期期間と同様にインジェクター４８ａ、ｂの位置にて、図４中の走査チェーン２６内の各走査セルの内容は論理上決定することができる。
【００２３】
図５は、テストパターンを圧縮する方法のフローチャートを示す。第一処理ブロック６０において、走査セルに関連している記号式が生成される。生成された記号式は、入力チャネル上でデコンプレッサーに提供されている外部入力変数の連続的なストリームによってデコンプレッサーの記号シミュレーションに基づいている。同時に、入力変数がデコンプレッサーに提供されている一方、デコンプレッサーは、入力変数が解凍される演算の標準モードにある。典型的には、入力変数がデコンプレッサーに適用されている一方、デコンプレッサーに連結された走査チェーンも同時にロードされる。図６は、記号式を生成するための技術について他の詳細を提供し、特定の例に従う。
【００２４】
処理ブロック６２（図５）において、テスト立方体は生成される。テスト立方体は、走査チェーン中の走査セルに各ビットが相当するビットの決定論的なパターンである。他の走査セルが「いずれでもかまわない」である一方で、走査セルのうちのいくつかは値（例えばロジック１またはロジック０）を割り当てられる。値を割り当てられる走査セルは圧縮解析で使用され、圧縮したテストパターンにおいて表わされる。「いずれでもかまわない」残りの走査セルは、圧縮したテストパターンにおいて表わされる必要がなく、デコンプレッサーによって生成された偽似乱数の値で満たされる。
【００２５】
処理ブロック６４において、複数の方程式は、処理ブロック６２中の走査セルに割り当てられた値への処理ブロック６０において生成された記号式を等しいとすることにより公式で表わされる。典型的には、値を割り当てられる走査セルだけが方程式を公式化するのに使用される。減少した方程式の使用によって、テスト立方体の圧縮は最大限にすることができる。処理ブロック６６において、方程式はガウス−ジョルダン除去法のような既知の技術を使用して解決される。
【００２６】
図６は、記号式の生成について他の詳細を提供する。数理解析は使用されてもよいが、記号式の生成は典型的にシミュレートされた環境において遂行される。処理ブロック７０において、デコンプレッサーはリセットされる。例えば、図４のデコンプレッサーにおいて、ＬＦＳＲ ５２の記憶素子０から７は、論理的に低くリセットされる。処理ブロック７２において、入力変数は入力チャネル上のビットに割り当てられる。例えば、１以上クロック・サイクル中に、異なる入力変数は各入力チャネルに割り当てられるかもしれない。入力変数はデコンプレッサー・ロジックに従ってデコンプレッサー内の記憶素子によってデコンプレッサーおよびサイクルに適用される。記号シミュレーションを使用して、入力変数の関数としてのデコンプレッサーの出力は決定される（処理ブロック７４）。特に、デコンプレッサーの記号シミュレーションは、デコンプレッサーに注入されている入力変数と同時に（つまり、減圧して）、演算のその標準モードでのデコンプレッサーの操作により実行される。さらに、デコンプレッサーは、走査チェーン内の走査セルを満たすために使用される入力変数の注入と同時に解凍したデータを出力する。処理ブロック７６において、各出力式は、走査チェーン内の対応する走査セルに割り当てられる。すなわち、結合は式と走査セルの間で作られる。
【００２７】
したがって、デコンプレッサーの与えられた構成に対して、複数の記号式は入力変数の一次結合として各走査セルのために形成される。この場合、一次式は伴われた変数のセットによって特徴づけられる。（クロッキングスキームに依存して）デコンプレッサーの１またはそれ以上のクロック・サイクル毎に、ｋが外部入力の数であるｋ入力変数の新しいセットが、ＸＯＲゲートを通ってＬＦＳＭにロードされる。その結果、既に注入された変数の一次結合は、ＬＦＳＭの各記憶素子に関連させることができる。最初に、すべての新しいテストパターンについては、デコンプレッサーがリセットされるので、ＬＦＳＭの記憶素子に関連した対応する式は空である。すべてのサイクルの中で、ＬＦＳＭの目的エレメントと呼ばれる与えられた記憶素子に関連した新しい式は、与えられた記憶素子を供給して、ソースと呼ばれる、他の記憶素子および入力チャネルの式に基づいて計算される。これらの式の特定の形式は、シード変数注入サイトの位置と同様に、ＬＦＳＭの機能性、構成あるいは内部連結性にも依存する。記号式の生成の同じ原理、ＬＦＳＭ記憶素子の線形関数を実装する移相器の出力に当てはまる。移相器のすべての出力チャネルについては、同様の記号式が、ＸＯＲ機能、移相器の連続出力を介して、駆動するために使用されるＬＦＳＭのそれらのステージに関連したガロア体法２式ですべて加算することにより生成される。結果として生ずる式は、これらのデコンプレッサー出力によって駆動された走査チェーンの連続セルに続いてリンクされる。リンクは、走査チェーンのシフティングに正確に対応するときに成される。デコンプレッサーおよび走査チェーンが同じ頻度で作動する場合、出力式はデコンプレッサー演算のサイクル毎に対して計算される。走査チェーンが、デコンプレッサーのそのサブ倍数である頻度で動作する場合、デコンプレッサー方程式はすべてのクロック・サイクルの中で計算される。しかしながら、走査セル方程式は、シフトに応じるサイクルに対してのみ計算される。この演算は、テスト中回路中の消費電力を縮小しつつ、デコンプレッサーへのより高い転送速度を許可する。走査チェーンは、独立したシフト演算を許可するために個別のシフト・クロックによっていくつかのグループに更に分割されるかもしれない。この場合、記号式の計算は、正確に回路演算を模倣する。
【００２８】
図７は、図４で識別された走査チェーンＣ７、Ｃ１、Ｃ６、．．．に対応する図４の０〜７と番号付けられた走査チェーンと共に、図４の６４個の走査セルに対して式を与える。図４の各走査チェーンの式は、情報がチェーンへシフトされる順にリストされる、つまり、一番上の式は、データが１位にシフトしたことを表す。入力変数ａ０、ａ２、ａ４、．．．入力チャネル３７ａに割り当てられ、一方で、ａ１、ａ３、ａ５、．．．は３７ｂに割り当てられる。デコンプレッサー・ロジックを与えると、図７で示されるように、デコンプレッサーの出力は入力変数の関数として決定される。例示される例において、クロック・サイクル毎に、デコンプレッサーの出力は走査チェーンにロードされる。従って、各走査セルは、それに関連する方程式を有する。
【００２９】
記号式の生成の前、あるいはその生成の後のいずれかで、テスト立方体は生成される。テスト立方体はテストされている障害に基づいた決定論的なパターンである。図４のデコンプレッサー３６が、テーブル２中の次の部分的に特定されたテスト立方体に基づいたテストパターンを生成すると仮定する（ここに、８つの走査チェーンの内容は、走査チェーンへ最初にシフトされる情報を表わす左端のカラムによって水平に示される）。
【００３０】
0003920640.tif 000003
変数ｘは、「どちらでもかまわない」条件を示す。圧縮したテストパターンは、図７の方程式をテスト立方体中の割り当てられたビットと等しくすることにより決定される。その後、対応する圧縮したテストパターンは、ガウス‐ジョルダン消去法技術のような多くの周知の技術のいずれかを使用する図７から次の１０個の方程式の系の解により決定することができる。選択された方程式は、決定論的に特定されたビットに相当する。
【００３１】
【表２】
0003920640.tif 000004
残りの変数が０の値を仮定している一方、シード変数ａ０、ａ１、ａ２、ａ３とａｌ３は１の値と等しいことを立証することができる。このシードは、続いて次の形式で十分に特定されたテストパターンを生成する（初期の特定された位置に下線が引かれる）。
【００３２】
【表３】
0003920640.tif 000005
見て分かるように、（圧縮したパターン・ビットの数で割られた走査セルの数として定義された）達成された圧縮比は、
【００３３】
【数１】
0003920640.tif 000006
である。未特定のビットは、デコンプレッサーのロジックに従って偽似乱数の値で満たされる。
【００３４】
図８は、圧縮処理の別の説明を示す。より特に、デコンプレッサーはＬＦＳＭ  ８０および関連する線形移相器８２を含んでいる。移相器は、その様々な出力チャネル（走査チェーン２６）中の同じデータのシフトされたバージョンを回避するために使用されたＸＯＲネットワークで構成される一方で、ＬＦＳＭは多くの外部入力チャネル８４によって供給される。ＬＦＳＭは、比較的小さいにもかかわらず、多くの走査チェーンを駆動することができる。移相器８２は、ＬＦＳＭステージ出力の一次結合を提供する。ＬＦＳＭは、ＬＦＳＭおよび循環桁送りによってひとりでに生成した任意のシーケンスの和は、このシーケンスの別の循環シフトであることに従って、「シフトおよび加算」特性の使用により他のシーケンスからの所望の分離によってシーケンスを生成する。図８で分かるように、他の走査セルが、「ｘ」によって示されように、「いずれでもかまわない」である一方で、特定走査セルは所定の値を割り当てられる。所定の値を割り当てられる走査セルだけが記号式によって等しくされる。
【００３５】
図９は、デコンプレッサーおよび移相器を示し、記号式の派生を例示するために使用される。デコンプレッサーは８ビットのＬＦＳＭおよび対応する４−出力移相器を有している。ＬＦＳＭのアーキテクチャは、原始多項式ｘ８＋ｘ６＋ｘ５＋ｘ＋１を実装する８ビット線形フィードバック・シフトレジスタの変形により得られる。それぞれ記憶素子１および５の入力のＸＯＲゲートによって接続している、２つの外部入力からペアにおいて、入力変数ａ１、ａ２、．．．、ａ１４が提供される。移相器は、ＬＦＳＭの出力に接続された、４つのＸＯＲゲートから成る。例示する実施例において、ＬＦＳＭの記憶素子がすべて少なくとも１つの入力変数で満たされるまで、出力式が生成されないことが望ましい。典型的には、ＬＦＳＭをロードするのに必要なサイクル数は設計に依存して変わる。例えば、ＬＦＳＭをロードするサイクル数はＬＦＳＭおよび入力チャネルの数に依存するかもしれない。しかし、他の基準が使用されてもよい。テーブル５において例示されるように、例示する実施例において、記憶素子はすべて連続４つのクロック・サイクルの後に満たされる。デコンプレッサーの継続的な演算は、テーブル５（５番目のサイクルで開始）の第２部分に集められた式を与える。それ以来移相器の出力で生成された式は、テーブル６において提示される。新しいシード変数は、満たされている走査セルと平行して、又は、と同時に、
【００３６】
【表４】
0003920640.tif 000007
一旦記号式が決定されれば、連立方程式は各テスト立方体のために公式で表わされる。これらの方程式は、テスト立方体の特定された位置に対応する記号式の選択により（それらは、方程式の左辺を形成する）、それぞれの式にこれらの値に特定された位置を割り当てることによって得られる。したがって、方程式の右辺は部分的に特定されたテストパターンにおいて、特定された位置によって定義される。見て分かるように、与えられたテスト立方体の適切な符号づけを見つける処理は、ガロア体法２における線形方程式の系の解と等しい。方程式を解くことは、高速のｂｉｔ−ｗｉｓｅ演算を利用してガウス‐ジョルダン消去法を使用することによって、非常に効率的に遂行される。線形方程式の系が解を持つ場合、それは圧縮したテストパターンとして扱うことができる。つまり、デコンプレッサーに提供された場合、頭文字、部分的に特定されたテスト・ベクターと一致する解凍されたテストパターンを与える特性を持っている。成功の符号化の可能性を増すために、特定された位置の中で最も小さな達成可能な数によってテスト立方体を生成することが望ましい。従って、それは、同数の入力変数を管理し、したがって圧縮の尤度を増加させる一方で、方程式の数を縮小するだろう。
【００３７】
【表５】
0003920640.tif 000008
実例の便宜のため、図１０中で示されるような４つの１０ビットの走査チェーンを駆動する、２つの外部入力を備えた８ビットのデコンプレッサーの例を考察する。この回路が、テーブル７において示される、次の部分的に特定されたテスト立方体（４つの走査チェーンの内容はここに水平に示される）に基づいたテストパターンを生成することである場合、
0003920640.tif 000009
変数ｘは、「どちらでもかまわない」条件を示し、対応する圧縮したパターンは、テーブル８において示される（図９のデコンプレッサーの構成に起因して）次の連立方程式を解くことにより決定することができる。
【００３８】
【表６】
0003920640.tif 000010
残りの変数が０の値を仮定している一方、結果入力変数ａ２、ａ３、ａ５、ａ６およびａ１２が一つの値と等しいことが立証される。このシードは、続いてテーブル９において示される次の形式（初期の特定された位置は、下線が引かれる）で十分に特定されたテストパターンを生成する
【００３９】
【表７】
0003920640.tif 000011
更に、テストパターンの圧縮は、可能な符号化間隔に関する情報を使用して、多数の障害を目的とするＡＴＰＧアルゴリズムを使用して導かれる。本発明の１つの形式では、障害が、割り当てられた入力にオーバーラップがない同じ方法で選択される。特定障害のための割当てを見つけることができない場合、符号づけ間隔は別の障害の方へ完全に取り除かれ適用される。第２の形式では、励振のコーンは、割当てをオーバーラップし共有することができる。いずれの場合も、与えられた障害のためのテスト立方体の生成は、上に示されるような方程式の現在のセットを解く試みへと続く。
【００４０】
さらに圧縮の効率を機能拡張するために、インクリメント・モードは、次の目標となる障害に対する新しい方程式が方程式の既存の系に追加される点において可能となる。従って、ステップは、同じテスト立方体によってカバーされた前の障害に対して繰り返されない。実際、前のステップから利用可能な情報の利用によりガウス‐ジョルダン消去法を実行するようにしておく。解がさらに存在する場合、後の障害のための増加分のテスト立方体を生成することができるＡＴＰＧが起動される。そうでなければ、最近生成された入力割当ては取り消され、もし失敗の試みが一定の限界に到達していなければ、別の障害が目標となる。後者の場合において、新しいテスト立方体は線形方程式の対応するセットで作成される。
【００４１】
図１１は、圧縮のインクリメント・モードを例示する方法のフローチャートである。処理ブロック９０において、障害は選択されている。また、テスト立方体は選択された障害をテストするために生成される。以前に記述されるように、テスト立方体生成は決定論的なテストパターンを使用して達成される。処理ブロック９２において、テスト立方体は以前に記述されるような１セットの方程式を生成するために使用される。ブロック９４において、方程式が解決可能か決断がなされる。方程式が解決可能な場合、処理ブロック９６において、方程式のセットは、１つ以上の他の障害をテストする１つ以上の新しい方程式で増加的に追加される。そして、矢印９８によって示されるように、追加された方程式のセットが解決可能か決断される。方程式のセットを解く試みが失敗するまで、この処理は継続する。方程式を解く失敗した試みに際して、処理ブロック９４は、処理ブロック１００に渡す制御となる否定の答えとなる。その結果、処理ブロック１００において、最も最近追加された方程式または複数の方程式は削除される。処理ブロック１０２において、失敗の数が等しいか、或いは、所定のしきい値を超過したか、又は、テスト立方体中の多くの特定されたビットが到達したような、１つの基準の制限が達成されたかを判断する。例えば、値を割り当てられるテスト立方体中のビットの数が入力変数の数の９０％あるいは９５％に達する場合、増加分の追加は終了する。いかなる所望の基準を制限するものを使用してもよい。制限する基準を達成した場合、最終の圧縮したパターンが作成される（処理ブロック１０４）。そうでなければ、処理ブロック９６は増加的に別の障害をまだテストする方程式を追加するために再び試みられる。
【００４２】
典型的な実施例において本発明の原理について例証し記述することによって、そのような原理から外れずに構成と詳細において、例示される実施例を変更できることは当業者にとって明白である。例えば、集積回路上にあるように、デコンプレッサーは示されるが、さらに、それはＡＴＥの上にあるかもしれない。そのような場合において、デコンプレッサーがデコンプレッサーの出力式を生成するために操作されている一方、入力変数はデコンプレッサーに外部的に同時に供給される。さらに、デコンプレッサーの記号シミュレーションを使用して、記号式の生成は示されるが、そのような生成は、デコンプレッサーを数学的（例えば原始多項式）に表わすことによって、シミュレーション以外の技術により達成可能である。例示される実施例がこれらの原理を教授するように意図され、本発明の範囲に対する制限であるようには意図されないことが理解されるべきである。我々は、したがって、次の請求項およびそれらの均等物の範囲および精神内で生ずる全てを本発明として要求する。
【図面の簡単な説明】
【図１】  走査チェーンによってディジタル回路をテストするための従来のシステムのブロック図である。
【図２】  ＡＴＥを使用して、ディジタル回路をテストするための本発明に係るテスト・システムのブロック図である。
【図３】  線形有限状態マシン（ＬＦＳＭ）および移相器を有する本発明に係るデコンプレッサーのブロック図である。
【図４】  多数の走査チェーンに連結された図３のデコンプレッサーの第一実施例をより詳細に示す。
【図５】  テストパターンを圧縮する方法のフローチャートである。
【図６】  テストパターンを圧縮するのに使用される記号式を生成する方法のフローチャートである。
【図７】  図６の方法を使用して生成された記号式の例を示す。
【図８】  入力チャネルによって集積回路に適用されている入力変数によって本発明の別の実施例を示す。
【図９】  デコンプレッサーの別の実施例を示す。
【図１０】  デコンプレッサーの更に別の実施例をまだ示す。
【図１１】  増加的に圧縮のための記号式を追加する方法のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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