(57)【要約】      （修正有）【課題】広いダイナミックレンジを確保しながら、強い光を画素が受光した場合でも画像データを正しくウォルシュアダマール変換する固体撮像素子及び撮像装置を提供する。【解決手段】固体撮像素子は、複数の画素ＰＸ（２、０）〜ＰＸ（３、３）と、画素の夫々にウォルシュアダマール関数に従った論理を有する行制御信号及び列制御信号を夫々が出力する行デコーダ及び列デコーダとを備える。画素の夫々は、光電変換素子Ｐ（２、０）〜Ｐ（３、３）と、行制御信号及び列制御信号に応じて、光電変換素子を第１ノード又は第２ノードの何れかに接続するスイッチ回路ＳＷと、光電変換素子とスイッチ回路との間に配置され、画素の夫々の第１ノードを流れる電流を合計した第１合計電流及び画素の夫々の第２ノードを流れる電流を合計した第２合計電流の少なくとも一方の大きさが閾値以上である時に、光電変換素子に流れる電流を小さくする電流切替回路ＣＨＧとを備える。【選択図】図３
2016219856.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の画素と、
行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数に従った論理を有する行制御信号を出力する行デコーダと、
列方向に沿って配置される画素群のそれぞれに前記ウォルシュアダマール関数に従った論理を有する列制御信号を出力する列デコーダと、を備え、
前記複数の画素のそれぞれは、
光電変換素子と、
前記行制御信号及び前記列制御信号に応じて、前記光電変換素子を第１ノード又は第２ノードの何れかに接続するスイッチ回路と、
前記光電変換素子と前記スイッチ回路との間に配置され、前記複数の画素のそれぞれの前記第１ノードを流れる電流を合計した第１合計電流及び前記複数の画素のそれぞれの前記第２ノードを流れる電流を合計した第２合計電流の少なくとも一方の大きさがしきい値以上であるときに、前記光電変換素子に流れる電流の上限値を小さくする電流切替回路と、
を備えることを特徴とする固体撮像素子。
【請求項２】
前記電流切替回路は、
前記光電変換素子と前記スイッチ回路との間に接続され、前記光電変換素子に流れる電流の上限値を制限する第１電流制限素子と、
前記第１電流制限素子に並列接続され、前記第１合計電流及び前記第２合計電流の双方の大きさがしきい値より小さいときにオンし、前記第１合計電流及び前記第２合計電流の少なくとも一方の大きさがしきい値以上であるときにオフするスイッチング素子と、
を有する、請求項１に記載の固体撮像素子。
【請求項３】
前記スイッチング素子に直列接続され、前記光電変換素子に流れる電流の上限値を制限する第２電流制限素子を更に有する、請求項２に記載の固体撮像素子。
【請求項４】
前記第１電流制限素子及び第２電流制限素子は、ゲート及びソースが前記光電変換素子に接続されたデプレッション型のトランジスタである、請求項３記載の固体撮像素子。
【請求項５】
マトリックス状に配置された複数の画素と、
行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数に従った論理を有する行制御信号を出力する行デコーダと、
列方向に沿って配置される画素群のそれぞれに前記ウォルシュアダマール関数に従った論理を有する列制御信号を出力する列デコーダと、を備え、
前記複数の画素のそれぞれは、
光電変換素子と、
前記行制御信号及び前記列制御信号に応じて、前記光電変換素子を第１ノード又は第２ノードの何れかに接続するスイッチ回路と、
前記光電変換素子と前記スイッチ回路との間に配置され、前記複数の画素のそれぞれの前記第１ノードを流れる電流を合計した第１合計電流及び前記複数の画素のそれぞれの前記第２ノードを流れる電流を合計した第２合計電流の少なくとも一方の大きさがしきい値以上であるときに、前記光電変換素子に流れる電流の上限値を小さくする電流切替回路と、
を備える固体撮像素子と、
前記光電変換素子による光電変換に応じて、ウォルシュアダマール基底関数毎に前記第１ノードと前記第２ノードとに流れる電流の差に基づき、前記ウォルシュアダマール基底関数のそれぞれに対応する符号化データを生成する総和演算回路と、
前記総和演算回路が求めた複数の前記符号化データを、ウォルシュアダマール行列を用いてウォルシュアダマール変換することで、前記光電変換素子毎に受光した光量を示す画像データを生成する演算回路と、
を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及び撮像装置に関する。
【背景技術】
【０００２】
固体撮像素子において、マトリクス状に配置されるフォトダイオードが出力した電流信号のウォルシュアダマール変換を行い、画像データのウォルシュアダマール変換係数を出力する手法が提案されている（例えば、特許文献１を参照）。
【０００３】
また、白飛び現象の無い良好な画像を得るために、撮像素子における画素の飽和状態をリアルタイムに検出して、露光動作又は電荷蓄積動作を停止する手法が提案されている（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−５６３８６号公報
【特許文献２】特開２００９−００５２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
画像データのウォルシュアダマール変換係数を出力する固体撮像素子においては、固体撮像素子に配置される複数の画素のそれぞれの出力信号に１又は−１の重みを付けたアナログ値を積算して、ウォルシュアダマール変換係数を生成するアナログ回路を有する。
【０００６】
固体撮像素子の各画素には、それぞれに光電変換素子が配置されている。当該光電変換素子には電流制限をせずに、できるだけ大きなダイナミックレンジで使用することが好ましい。一方、太陽光等の強い光を一部分の画素が受光した場合、ウォルシュアダマール変換係数を生成するアナログ回路に入力される電流の大きさが、当該アナログ回路のダイナミックレンジを越えるおそれがある。そのような場合、画像データは、正しくウォルシュアダマール変換されないおそれがある。
【０００７】
一実施形態では、広いダイナミックレンジを確保しながら、太陽光等の強い光を一部分の画素が受光した場合でも画像データのウォルシュアダマール変換を正確に実行することが可能な固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一つの観点によれば、固体撮像素子は、マトリックス状に配置された複数の画素と、行デコーダと、列デコーダとを備える。行デコーダは行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数に従った論理を有する行制御信号を出力し、列デコーダは列方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数に従った論理を有する列制御信号を出力する。複数の画素は、各々、光電変換素子と、行制御信号及び列制御信号に応じて、光電変換素子を第１ノード又は第２ノードの何れかに接続するスイッチ回路と、光電変換素子とスイッチ回路との間に配置される電流切替回路とを備える。電流切替回路は、画素のそれぞれの第１ノードを流れる電流を合計した第１合計電流及び画素のそれぞれの第２ノードを流れる電流を合計した第２合計電流の少なくとも一方の大きさがしきい値以上であるときに前記光電変換素子に流れる電流の上限値を小さくして電流制限をかける。
【発明の効果】
【０００９】
一実施形態では、広いダイナミックレンジを確保しながら、太陽光等の強い光を一部分の画素が受光した場合でも画像データのウォルシュアダマール変換を正常に実行することが可能な固体撮像素子を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】固体撮像素子及び撮像装置の一実施形態を示す図である。
【図２】図１に示す固体撮像素子の例を示す図である。
【図３】図２に示す画素の例を示す図である。
【図４】図３に示すデプレッション型のトランジスタの電気特性の例を示す図である。
【図５】図１に示す固体撮像素子の動作の例を示す図である。
【図６】図１に示す総和演算回路の例を示す図である。
【図７】図６に示す信号制御回路の処理を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下図面を参照して、本発明に係る固体撮像素子及び撮像装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されない。
【００１２】
（実施形態に係る固体撮像素子の概要）
実施形態に係る固体撮像素子は、複数の画素のそれぞれからプラス線に流れる電流の合計電流及び複数の画素のそれぞれからマイナス線に流れる電流の合計電流の少なくとも一方の大きさがしきい値以上であるときに、光電変換素子に流れる電流の上限値を小さくする。実施形態に係る固体撮像素子は、プラス線又はマイナス線に流れる合計電流がウォルシュアダマール変換係数を生成する総和演算回路のダイナミックレンジを越えることを防止する。
【００１３】
（実施形態に係る固体撮像素子及び撮像装置の構成及び機能）
以下、図面を用いて実施形態を説明する。先頭に”／”を付けた信号は、負論理を示す。
【００１４】
図１は、実施形態に係る撮像装置の回路ブロック図である。
【００１５】
撮像装置１００は、レンズ等の光学系１０と、固体撮像素子２０と、総和演算回路３０と、Ａ／Ｄ（Analogue-to-Digital）変換回路４０と、演算回路５０、欠陥補正回路６０と、オフセット・ゲイン補正回路７０と、表示装置８０とを有する。実施形態に係る撮像装置の構成は、図１に示すものに限定されず、例えば、表示装置８０は撮像装置１００の外部に配置されてもよく、オフセット・ゲイン補正回路７０は省略されてもよい。
【００１６】
固体撮像素子２０は、光学系１０を介して光を受光するＮ行Ｎ列の画素を有する。ここで、Ｎは、２以上の整数である。一例では、固体撮像素子２０は赤外線センサであり、撮像装置１００は地表、物体又は人体等の被写体から放射される赤外線を検知して、被写体の温度を非接触で測定する。他の例では、固体撮像素子２０は、可視光を含む光を検知してもよい。
【００１７】
固体撮像素子２０は、全画素のそれぞれの出力電流信号を、プラス線ＰＬＳ又はマイナス線ＭＮＳの何れかに出力する。プラス線ＰＬＳに出力された電流と、マイナス線ＭＮＳに加算された電流とは、おのおの総和演算回路３０に出力される。
【００１８】
固体撮像素子２０がＮ行Ｎ列の画素を有するので、ウォルシュアダマール変換は被写体の撮像毎にＮ2個のプロセスにより実行される。Ｎ2個のプロセスのそれぞれにおいて、プロセス毎に異なるＮ2個のウォルシュアダマール行列の基底関数が用いられる。
【００１９】
各プロセスにおいて、おのおのの画素の信号は、そのアドレスが同じ基底関数の要素が１であるか、−１であるかによって、プラス線ＰＬＳ又はマイナス線ＭＮＳの何れかに出力される。
【００２０】
総和演算回路３０は、Ｎ2個のプロセス毎に、プラス線ＰＬＳに流れるプラス合計電流と、マイナス線ＭＮＳに流れるマイナス合計電流との差に応じたアナログ電圧で示されるウォルシュアダマール変換係数行列Ｘ（ｎ，ｍ）を生成する。なお、総和演算回路３０は、固体撮像素子２０の内部に配置されてもよい。
【００２１】
総和演算回路３０は、強い光を固体撮像素子２０が受光して、プラス線ＰＬＳに流れるプラス合計電流及びマイナス線ＭＮＳに流れるマイナス合計電流の何れかがしきい値以上になると、電流制御配線ＣＮＴを介して固体撮像素子２０に電流制御信号を出力する。固体撮像素子２０は、電流制御信号が総和演算回路３０から入力されると、光電変換素子に流れる電流の上限値の大きさを小さくする。また、総和演算回路３０は、電流制御信号を出力してから所定の待機時間が経過した後に、電流制御信号の出力を停止する。固体撮像素子２０は、電流制御信号が総和演算回路３０から入力されなくなると、光電変換素子に流れる電流の上限値の大きさを戻す。
【００２２】
Ａ／Ｄ変換回路４０は、総和演算回路３０から出力されるアナログ電圧をデジタル値に変換する。そして、固体撮像素子２０の画素のそれぞれから得られた画像データは、固体撮像素子２０、総和演算回路３０及びＡ／Ｄ変換回路４０により、ウォルシュアダマール変換係数行列Ｘ（ｎ，ｍ）に符号化される。符号化されたウォルシュアダマール変換係数行列Ｘ（ｎ，ｍ）のデジタル値は、演算回路５０でウォルシュアダマール変換される。
【００２３】
演算回路５０は、ウォルシュアダマール基底関数毎にＡ／Ｄ変換回路４０から順次に出力されるウォルシュアダマール変換係数行列Ｘ（ｎ，ｍ）を保持し、保持したウォルシュアダマール変換係数行列Ｘ（ｎ，ｍ）を、さらにウォルシュアダマール変換する。その結果、演算回路５０は、光電変換素子毎に受光した光量を示す画像データを生成する。生成した画像データは欠陥補正回路６０に出力される。
【００２４】
欠陥補正回路６０は、固体撮像素子２０の画素の欠陥等により異常値となった画素データを補正する。例えば、欠陥補正回路６０は、複数回の撮像により得られた複数の画像データにおいて、画素データの値が常に所定のしきい値を超える画素を、欠陥を有する欠陥画素として検出する。そして、欠陥補正回路６０は、欠陥画素の周囲に配置された正常な画素の画素データを用いて、欠陥画素の画素データを置き換えることによって補正する。欠陥補正回路６０は、補正した欠陥画素の画素データを含む画素データをオフセット・ゲイン補正回路７０に出力する。
【００２５】
一例では、欠陥補正回路６０は、欠陥画素の周囲に隣接する８つの画素の画素データの平均値を、欠陥画素の画素データとする。他の例では、欠陥補正回路６０は、欠陥画素の周囲にある所定数の画素から得られた画素データにより示されるグラデーションに合わせて、欠陥画素の画素データを補正する。
【００２６】
オフセット・ゲイン補正回路７０は、画素に依存して現れるオフセットとゲインを補正することで、画素間での受光感度のばらつきを補正し、補正した画像データを表示装置８０に出力する。
【００２７】
表示装置８０は、一例では、液晶表示装置であり、オフセット・ゲイン補正回路７０から供給される画像データを被写体の画像として表示する。固体撮像素子２０が赤外線センサの場合、表示装置８０は、被写体の温度に応じて色分けされた画像データが供給され、供給された画像データを被写体の画像として表示する。
【００２８】
図２は、固体撮像素子２０の内部回路ブロック図である。
【００２９】
固体撮像素子２０は、制御部ＣＮＴＬと、行デコーダＲＤＥＣと、列デコーダＣＤＥＣと、複数の画素ＰＸを含む画素アレイＰＡとを有する。固体撮像素子２０では、説明を容易にするために、画素アレイＰＡは、４行４列の１６個の画素ＰＸを有する。しかしながら、実施形態に係る画素アレイＰＡは、Ｎ行Ｎ列のＮ2個の画素ＰＸを有してもよい。ここで、Ｎは、２以上の整数である。
【００３０】
同一の行に配置される画素ＰＸは、共通の行制御線Ｒ及び／Ｒの対に接続される。一番上の行に配置される画素ＰＸは第１行制御線対Ｒ０及び／Ｒ０に接続され、上から２行に配置される画素ＰＸは第２行制御線対Ｒ１及び／Ｒ１に接続される。また、上から３行に配置される画素ＰＸは第３行制御線対Ｒ２及び／Ｒ２に接続され、一番下の行に配置される画素ＰＸは第４行制御線対Ｒ３及び／Ｒ３に接続される。
【００３１】
同一の列に配置される画素ＰＸは、共通の列制御線Ｃ及び／Ｃに接続される。一番左の行に配置される画素ＰＸは第１列制御線対Ｃ０及び／Ｃ０に接続され、左から２番目の列に配置される画素ＰＸは第２列制御線対Ｃ１及び／Ｃ１に接続される。また、左から３番目の列に配置される画素ＰＸは第３列制御線対Ｃ２及び／Ｃ２に接続され、一番右の行に配置される画素ＰＸは第４列制御線対Ｃ３及び／Ｃ３に接続される。
【００３２】
複数の画素ＰＸのそれぞれは、受光する光エネルギーを電気エネルギーに変換する光電変換素子Ｐを有する。光電変換素子Ｐの脇に示す折れ曲がった矢印は、光電変換素子Ｐが受光する光を示す。画素ＰＸ及び光電変換素子Ｐの右側に付した括弧内の２つの数値は、画素ＰＸに接続される制御線Ｒの番号と制御線Ｃの番号、すなわち、画素ＰＸの位置を示す。以降の説明では、画素ＰＸの位置は、ＰＸ（ｉ，ｊ）と示される場合もある。ここで、ｉ、ｊは、０、１、２、３の何れかの数字である。画素ＰＸのそれぞれは、全ての画素ＰＸに共通に配線されるプラス線ＰＬＳ及びマイナス線ＭＮＳに接続される。
【００３３】
制御部ＣＮＴＬは、行制御論理ｎを行デコーダＲＤＥＣに出力し、行デコーダＲＤＥＣにウォルシュアダマール関数に対応する論理を有する行制御信号を生成させる。また、制御部ＣＮＴＬは、列制御論理ｍを列デコーダＣＤＥＣに出力し、列デコーダＣＤＥＣにウォルシュアダマール関数に対応する論理を有する列制御信号を生成させる。
【００３４】
行デコーダＲＤＥＣは、制御部ＣＮＴＬから入力される行制御論理ｎに応じてウォルシュアダマール関数に対応する論理を有する行制御信号を生成し、生成した行制御信号を第１行制御線対Ｒ０及び／Ｒ０〜第４行制御線対Ｒ３及び／Ｒ３のそれぞれに出力する。
【００３５】
列デコーダＣＤＥＣは、制御部ＣＮＴＬから入力される列制御論理ｍに応じてウォルシュアダマール関数に対応する論理を有する行制御信号を生成し、生成した行制御信号を第１列制御線対Ｃ０及び／Ｃ０〜第４列制御線対Ｃ３及び／Ｃ３のそれぞれに出力する。
【００３６】
図３は、図２に示す画素ＰＸの部分拡大図である。図３には、図２の下側に配置されるＰＸ（２，０）〜ＰＸ（２，３）及びＰＸ（３，０）〜ＰＸ（３，３）の８つの画素ＰＸが示される。画素ＰＸは、接続される行制御線Ｒ及び／Ｒ、列制御線Ｃ及び／Ｃが異なることを除き、互いに同一の構成を有するので、ここでは画素ＰＸ（３，０）についてのみ説明される。
【００３７】
画素ＰＸ（３，０）は、光電変換素子Ｐと、電流切替回路ＣＨＧと、スイッチ回路ＳＷとを有する。電流切替回路ＣＨＧは、第１電流制限トランジスタＤＴ１と、第２電流制限トランジスタＤＴ２と、スイッチング素子ＳＴを有する。スイッチ回路ＳＷは、第１制御トランジスタＴ１〜第８制御トランジスタＴ８を有する。
【００３８】
光電変換素子Ｐは、HgCdTe等の化合物半導体により形成されるフォトダイオードであり、受光した光に応じて電流を出力する。一例では、光電変換素子Ｐを含む半導体基板は、インジウム（Ｉｎ）バンプを介して電流切替回路ＣＨＧ及びスイッチ回路ＳＷを含む半導体基板に接続される。光電変換素子Ｐは、一端が接地され、他端が第１電流制限トランジスタＤＴ１及び第２電流制限トランジタＤＴ２のゲート及びソースに接続される。
【００３９】
第１電流制限トランジスタＤＴ１及び第２電流制限トランジスタＤＴ２のそれぞれは、ゲートとソースとが接続されたデプレッション型のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。第１電流制限トランジスタＤＴ１のゲート及びソースは光電変換素子Ｐに接続され、第１電流制限トランジスタＤＴ１のドレインはスイッチ回路ＳＷの一端に接続される。一方、第２電流制限トランジスタＤＴ２のゲート及びソースは光電変換素子Ｐに接続され、第２電流制限トランジスタＤＴ２のドレインはスイッチング素子ＳＴを介してスイッチ回路ＳＷの一端に接続される。第１電流制限トランジスタＤＴ１及び第２電流制限トランジスタＤＴ２のそれぞれは、スイッチ回路ＳＷから光電変換素子Ｐに流れる電流の上限値を規定する電流制限素子として機能する。第１電流制限トランジスタＤＴ１は、光電変換素子Ｐとスイッチ回路ＳＷの間に接続され、光電変換素子Ｐに流れる電流の上限値を制限する。スイッチング素子ＳＴは、第１電流制限トランジスタＤＴ１に並列接続される。第２電流制限トランジスタＤＴ２はスイッチング素子ＳＴに直列接続され、光電変換素子Ｐに流れる電流の上限値を制限する。
【００４０】
図４は、第１電流制限トランジスタＤＴ１及び第２電流制限トランジスタＤＴ２のそれぞれの電気特性の例を示す図である。
【００４１】
ゲートとソースとが短絡したデプレッション型の第１電流制限トランジスタＤＴ１及び第２電流制限トランジスタＤＴ２では、ドレイン・ソース間を流れるドレイン電流Ｉｄは、ドレイン・ソース間電圧Ｖｄｓが上昇しても所定の電流Ｉｍａｘ以下に制限される。このため、太陽光等の強い光を一部分の画素が受光した場合及び光電変換素子Ｐが故障した場合に、光電変換素子Ｐに流れる電流を所望の電流以下に抑えることができる。スイッチング素子ＳＴがオンするときは、第１電流制限トランジスタＤＴ１及び第２電流制限トランジスタＤＴ２は並列接続されるので、光電変換素子Ｐに流れる電流は、電流２×Ｉｍａｘ以下になる。一方、スイッチング素子ＳＴがオフするときは、光電変換素子Ｐに流れる電流は、第１電流制限トランジスタＤＴ１を介して流れるので、電流Ｉｍａｘ以下になる。
【００４２】
スイッチング素子ＳＴは、エンハンスメント型のｎチャネルＭＯＳＦＥＴである。スイッチング素子ＳＴは、ゲートが電流制御配線ＣＮＴに接続され、ソースが第２電流制限トランジスタＤＴ２のドレインに接続され、ドレインがスイッチ回路ＳＷの一端に接続される。スイッチング素子ＳＴは、電流制御配線ＣＮＴを介してＬレベルの信号である電流制御信号が入力されるとオフして、第２電流制限トランジスタＤＴ２に流れる電流を遮断する。
【００４３】
第１制御トランジスタＴ１〜第８制御トランジスタＴ８のそれぞれは、エンハンスメント型のｎチャネルＭＯＳＦＥＴであり、ゲートに印加される信号に応じてオンオフするスイッチング素子として機能する。スイッチ回路ＳＷは、第４行制御線対Ｒ３及び／Ｒ３に印加される行制御信号、並びに第１列制御線対Ｃ０及び／Ｃ０に印加される列制御信号の論理に応じて、光電変換素子Ｐを、プラス線ＰＬＳ又はマイナス線ＭＮＳの何れか一方に接続する。
【００４４】
ゲートが制御線Ｒ３に接続される第５制御トランジスタＴ５、及びゲートが制御線／Ｃ０に接続される第３制御トランジスタＴ３は、光電変換素子Ｐとプラス線ＰＬＳとの間に直列接続される。ゲートが制御線／Ｒ３に接続される第７制御トランジスタＴ７、及びゲートが制御線Ｃ０に接続される第１制御トランジスタＴ１は、光電変換素子Ｐとプラス線ＰＬＳとの間に直列接続される。
【００４５】
ゲートが制御線Ｒ３に接続される第６制御トランジスタＴ６、及びゲートが制御線Ｃ０に接続される第２制御トランジスタＴ２は、光電変換素子Ｐとマイナス線ＭＮＳとの間に直列接続される。ゲートが制御線／Ｒ３に接続される第８制御トランジスタＴ８、及びゲートが制御線／Ｃ０に接続される第４制御トランジスタＴ４は、光電変換素子Ｐとマイナス線ＭＮＳとの間に直列接続される。
【００４６】
スイッチ回路ＳＷは、制御線Ｒ３に印加される信号と、制御線Ｃ０に印加される信号の論理が同一のとき、光電変換素子Ｐをマイナス線ＭＮＳに接続する。また、制御線Ｒ３に印加される信号と、制御線Ｃ０に印加される信号の論理が相違するとき、光電変換素子Ｐをプラス線ＰＬＳに接続する。
【００４７】
光電変換素子Ｐとマイナス線ＭＮＳとの接続を論理０とし、光電変換素子Ｐとプラス線ＰＬＳとの接続を論理１とすると、画素ＰＸのスイッチ回路ＳＷは、行配線Ｒ及び列配線Ｃに印加させる制御信号の排他的論理和（Exclusive OR）に基づいて動作する。固体撮像素子２０内の全ての画素ＰＸのそれぞれに流れる電流は、行制御線対Ｒ及び／Ｒ並びに列制御線対Ｃ及び／Ｃに印加されるウォルシュアダマール関数を示す制御信号のパターンに応じて、プラス線ＰＬＳ又はマイナス線ＭＮＳの何れか一方に出力される。
【００４８】
図５は、固体撮像素子２０の動作の例を示す図である。
【００４９】
行デコーダＲＤＥＣ及び列デコーダＣＤＥＣのそれぞれは、４種類のウォルシュアダマール関数に対応して制御部ＣＮＴＬが出力する制御論理ｎ、ｍの１６種類のパターン（ｎ，ｍ）に応じて行制御信号及び列制御信号を生成する。行デコーダＲＤＥＣが生成した行制御信号は行信号線対Ｒ０〜Ｒ３及び／Ｒ０〜／Ｒ３に印加され、列デコーダＣＤＥＣが生成した列制御信号は列信号線対Ｃ０〜Ｃ３及び／Ｃ０〜／Ｃ３に印加される。画素ＰＸのそれぞれの光電変換素子Ｐは、行信号線対Ｒ０及び／Ｒ０〜Ｒ３及び／Ｒ３に印加される行制御信号、並びに列信号線対Ｃ０及び／Ｃ０〜Ｃ３及び／Ｃ３に印加される列制御信号の論理に応じて、プラス線ＰＬＳ又はマイナス線ＭＮＳの何れか一方に接続される。プラス線ＰＬＳには、プラス線ＰＬＳに接続された画素ＰＸから出力される電流の合計の電流であるプラス合計電流が流れ、マイナス線ＭＮＳには、マイナス線ＭＮＳに接続された画素ＰＸから出力される電流の合計の電流であるマイナス合計電流が流れる。
【００５０】
式（１）は、４行４列のウォルシュアダマール行列Ｗ４である。
【００５１】
【数１】
2016219856.tif 000003
【００５２】
図５において、１６種類のパターン（ｎ，ｍ）毎に行制御線Ｒ０〜Ｒ３に印加される行制御信号の論理、及び列制御線Ｃ０〜Ｃ３に印加される列制御信号の論理は、ウォルシュアダマール行列の各行に対応する。例えば、ウォルシュアダマール行列の”１”は、制御線Ｒ０〜Ｒ３に印加される行制御信号、列制御線Ｃ０〜Ｃ３に印加される列制御信号の論理１（制御線／Ｒ０〜／Ｒ３に印加される行制御信号、列制御線／Ｃ０〜／Ｃ３に印加される行制御信号の論理０）である。また、ウォルシュアダマール行列の”−１”は、制御線Ｒ０〜Ｒ３に印加される行制御信号、列制御線Ｃ０〜Ｃ３に印加される列制御信号の論理０（制御線／Ｒ０〜／Ｒ３に印加される行制御信号、列制御線／Ｃ０〜／Ｃ３に印加される行制御信号の論理１）である。
【００５３】
パターン（ｎ，ｍ）毎に制御線Ｒ０〜Ｒ３に印加される行制御信号、列制御線Ｃ０〜Ｃ３に印加される列制御信号の論理は、論理０をウォルシュアダマール行列の”−１”に読み替えれば、それぞれウォルシュアダマール基底関数を示すことになる。
【００５４】
図５の下側に示す黒と白のパターン（基底関数）は、画素アレイＰＡの１６個の画素ＰＸの光電変換素子Ｐがマイナス線ＭＮＳ又はプラス線ＰＬＳの何れかに接続されるかを示す。図３に示した排他的論理和に基づいて動作するスイッチ回路ＳＷにより、互いに同じ論理の行制御信号及び列制御信号が印加される黒で示す画素ＰＸは、マイナス線ＭＮＳに接続される。一方、互いに異なる論理の行制御信号及び列制御信号が印加される白で示す画素ＰＸは、プラス線ＰＬＳに接続される。例えば、パターン（ｎ，ｍ）が（０，０）のとき、行配線Ｒ０〜Ｒ４に印加される行制御信号及び列配線Ｃ０〜Ｃ４に印加される列制御信号は何れも１であるので、画素ＰＸ（０，０）〜ＰＸ（３，３）の全ては黒になる。また、パターン（ｎ，ｍ）が（１，０）のとき、行配線Ｒ０〜Ｒ４に印加される行制御信号は何れも１であるのに対し、列配線Ｃ０〜Ｃ２に印加される列制御信号は１であり、列配線Ｃ３〜Ｃ４に印加される列制御信号は−１である。行配線Ｒ０〜Ｒ１に印加される行制御信号と配線Ｃ０〜Ｃ２に印加される列制御信号とが１で一致するので、画素ＰＸ（０，０）〜ＰＸ（３，０）及びＰＸ（０，１）〜ＰＸ（３，１）は黒になる。一方、行配線Ｒ３〜Ｒ４に印加される行制御信号は１であり、配線Ｃ０〜Ｃ２に印加される列制御信号は−１であるので、画素ＰＸ（０，２）〜ＰＸ（３，２）及びＰＸ（０，３）〜ＰＸ（３，３）は白になる。
【００５５】
式（２）は、１６種類のパターン（ｎ，ｍ）のそれぞれに応じてプラス信号線ＰＬＳ及びマイナス信号線ＭＮＳを流れる電流を用いて、総和演算回路３０が生成するウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を示す。総和演算回路３０は、１６種類のパターン（ｎ，ｍ）のそれぞれに対応して１６個のウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を生成する。なお、総和演算回路３０は、ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のアナログ値を生成し、Ａ／Ｄ変換回路４０は、ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のデジタル値を生成する。
【００５６】
【数２】
2016219856.tif 000004
【００５７】
式（２）において、”ｉ”は、”０”、”１”、”２”、”３”の何れかであり、画素アレイＰＡ内での行番号を示し、制御線Ｒの番号に等しい。式（２）において、”ｊ”は、”０”、”１”、”２”、”３”の何れかであり、画素アレイＰＡ内での列番号を示し、制御線Ｃの番号に等しい。式（２）において、ｘｉ，ｊは、”ｉ”、”ｊ”で示される画素ＰＸの光電変換素子Ｐに流れる電流（画素ＰＸの信号量）を示す。Ｗｉ，ｍＷｎ，ｊは、式（３）に示すように、”１”又は”−１”を示す。
【００５８】
【数３】
2016219856.tif 000005
【００５９】
Ｗｉ，ｍＷｎ，ｊにおけるＷｉ，ｍは、画素に供給される制御信号Ｃ（Ｃ０、Ｃ１、Ｃ２、Ｃ３）の論理を示し、Ｗｉ，ｍＷｎ，ｊにおけるＷｎ，ｊは、画素に供給される制御信号Ｒ（Ｒ０、Ｒ１、Ｒ２、Ｒ３）の論理を示す。式（３）では、Ｗｉ，ｍの論理とＷｎ，ｊの論理とが互いに同じ場合、Ｗｉ，ｍＷｎ，ｊは”１”になり、Ｗｉ，ｍの論理とＷｎ，ｊの論理とが互いに異なる場合、Ｗｉ，ｍＷｎ，ｊは”−１”になる。Ｗｉ，ｍＷｎ，ｊ＝”１”を論理０に読み替え、Ｗｉ，ｍＷｎ，ｊ＝”−１”を論理１に読み替えると、式（３）は、排他的論理和の演算を示している。すなわち、ウォルシュアダマール行列を用いた画素ＰＸの信号量の演算は、図３に示すスイッチ回路ＳＷを利用することができる。
【００６０】
図６は、総和演算回路３０の内部回路ブロック図である。
【００６１】
総和演算回路３０は、入力がマイナス線ＭＮＳに接続された第１増幅器ＣＴＩＡ０（Capacitive Trans-Impedance Amplifier）と、入力がプラス線ＰＬＳに接続された第２増幅器ＣＴＩＡ１と、差動増幅器ＡＭＰとを有する。総和演算回路３０は、第１コンパレータＣＭＰ０と、第１コンパレータＣＭＰ０と、ＯＲ素子ＯＲと、信号制御回路ＳＧＮＣＮＴを更に有する。
【００６２】
増幅器ＣＴＩＡ０は、第１差動増幅器ＡＭＰ０と、第１スイッチ回路ＳＷ０と、第１キャパシタＣＡＰ０とを有する。第１差動増幅器ＡＭＰ０、第１スイッチ回路ＳＷ０及び第１キャパシタＣＡＰ０は、マイナス線ＭＮＳと出力端子ＯＵＴ０との間に並列に接続される。第２増幅器ＣＴＩＡ１は、第２差動増幅器ＡＭＰ１と、第２スイッチ回路ＳＷ１と、第２キャパシタＣＡＰ１とを有する。第２差動増幅器ＡＭＰ１、第２スイッチ回路ＳＷ１及び第２キャパシタＣＡＰ１は、プラス線ＰＬＳと出力端子ＯＵＴ１との間に並列に接続される。差動増幅器ＡＭＰは、一方の入力端子が第１増幅器ＣＴＩＡ０の出力端子に接続され且つ他方の入力端子が第２増幅器ＣＴＩＡ１の出力端子に接続される。
【００６３】
差動増幅器ＡＭＰは、第１増幅器ＣＴＩＡ０が生成した第１出力電圧ＯＵＴ０と、第２増幅器ＣＴＩＡ１が生成した第２出力電圧ＯＵＴ１との差を増幅し、アナログ電圧であるウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を生成し、出力する。ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）は、ウォルシュアダマール関数を示すパターン毎のそれぞれに対応するように生成される。ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）は、画素アレイＰＡで撮像された画像データを符号化した符号化データである。
【００６４】
総和演算回路３０は、スイッチ回路ＳＷ０を閉じることでマイナス線ＭＮＳと出力端子ＯＵＴ０を基準電圧ＶＢＤＥＴに初期化し、スイッチ回路ＳＷ１を閉じることでプラス線ＰＬＳと出力端子ＯＵＴ１を初期電圧ＶＢＤＥＴに初期化する。そして、総和演算回路３０は、第１スイッチ回路ＳＷ０及び第２スイッチ回路ＳＷ１を開放することで、第１増幅器ＣＴＩＡ０及び第２増幅器ＣＴＩＡ１による電荷の蓄積動作を開始する。第１増幅器ＣＴＩＡ０は、マイナス線ＭＮＳに流れるマイナス合計電流に応じた電荷をキャパシタＣＡＰ０に蓄積し、第１出力電圧ＯＵＴ０を生成する。第２増幅器ＣＴＩＡ１は、プラス線ＰＬＳに流れるプラス合計電流に応じた電荷をキャパシタＣＡＰ１に蓄積し、第２出力電圧ＯＵＴ１を生成する。総和演算回路３０は、行デコーダＲＤＥＣ及び列デコーダＣＤＥＣが、ウォルシュアダマール関数を示す制御信号を行信号対Ｒ及び／並びに列信号線対Ｃ及び／Ｃに印加する毎に第１出力電圧ＯＵＴ０及び第２出力電圧ＯＵＴ１を生成する。
【００６５】
第１コンパレータＣＭＰ０は、一方の入力端子が基準電圧ＲＥＦＶに接続され且つ他方の入力端子が第１増幅器ＣＴＩＡ０の出力端子に接続される。第２コンパレータＣＭＰ１は、一方の入力端子が基準電圧ＲＥＦＶに接続され且つ他方の入力端子が第２増幅器ＣＴＩＡ１の出力端子に接続される。ＯＲ素子ＯＲは、一方の入力端子が第１コンパレータＣＭＰ０の出力端子に接続され且つ他方の入力端子が第２コンパレータＣＭＰ１の出力端子に接続される。信号制御回路ＳＧＮＣＮＴは、ＯＲ素子ＯＲの出力信号が入力され、所定の処理を実行して、出力信号を電流制御配線ＣＮＴに出力する。
【００６６】
図７は、信号制御回路ＳＧＮＣＮＴの処理を示すフローチャートである。信号制御回路ＳＧＮＣＮＴは、図７に示す処理を一定周期毎に実行する。
【００６７】
信号制御回路ＳＧＮＣＮＴは、ＯＲ素子ＯＲの出力信号が０であるか１であるかを判定する（Ｓ１０１）。信号制御回路ＳＧＮＣＮＴがＯＲ素子ＯＲの出力信号が０であると判定したとき、処理は終了する。
【００６８】
信号制御回路ＳＧＮＣＮＴは、信号制御回路ＳＧＮＣＮＴがＯＲ素子ＯＲの出力信号が１であると判定した（Ｓ１０１）とき、電流制御配線ＣＮＴに電流制御信号を出力する（Ｓ１０２）。第１増幅器ＣＴＩＡ０又は第２増幅器ＣＴＩＡ１の出力電圧が基準電圧以上になり、第コンパレータＣＭＰ０又は第２コンパレータＣＭＰ１の何れかの出力信号が１になると、ＯＲ素子ＯＲの出力信号は１になる。電流制御信号はＬレベルの信号であり、信号制御回路ＳＧＮＣＮＴが電流制御配線ＣＮＴに電流制御信号を出力すると、固体撮像素子２０の画素ＰＸのそれぞれのスイッチング素子ＳＴはオフする。固体撮像素子２０の画素ＰＸのそれぞれのスイッチング素子ＳＴがオフすることにより、光電変換素子Ｐに流れる電流の上限値は、２×ＩｍａｘからＩｍａｘに低減される。
【００６９】
信号制御回路ＳＧＮＣＮＴは、インターバルタイマにより規定される所定の待機時間に亘って待機する（Ｓ１０３）。
【００７０】
所定の待機時間が経過した後、信号制御回路ＳＧＮＣＮＴは、電流制御信号の出力を停止する（Ｓ１０４）。信号制御回路ＳＧＮＣＮＴがＬレベルの信号である電流制御信号の出力を停止すると、固体撮像素子２０の画素ＰＸのそれぞれのスイッチング素子ＳＴはオンする。固体撮像素子２０の画素ＰＸのそれぞれのスイッチング素子ＳＴがオンすることにより、光電変換素子Ｐに流れる電流の上限値は、Ｉｍａｘから２×Ｉｍａｘに戻る。
【００７１】
（実施形態に係る固体撮像素子及び撮像装置の作用効果）
以上、固体撮像素子２０では、太陽光等の強い光を一部分の画素が受光した場合でも、ウォルシュアダマール変換による画像データの符号化を正常に実行することが可能な固体撮像素子を提供するこができる。すなわち、図１〜図７に示した実施形態では、総和演算回路３０の第１増幅器ＣＴＩＡ０の出力電圧ＯＵＴ０及び第２増幅器ＣＴＩＡ１の出力電圧ＯＵＴ１の何れか一方が基準電圧ＲＥＦＶ以上になったときに、固体撮像素子２０の画素ＰＸの上限電流を抑制する。固体撮像素子２０の画素ＰＸの上限電流が抑制されることにより、マイナス線ＭＮＳ及びプラス線ＰＬＳに流れる電流がキャパシタＣＡＰ０及びＣＡＰ１に蓄電可能な電流よりも大きくなることを防止できる。
【００７２】
また、固体撮像素子２０では、所定の待機時間が経過した後に、固体撮像素子２０の光電変換素子Ｐに流れる電流の上限値を戻すので、太陽光等の強い光を一部分の画素が受光しない場合のダイナミックレンジを広くすることができる。
【００７３】
また、固体撮像素子２０では、電流制御信号の入力に応じてオフするスイッチング素子ＳＴに並列接続された第１電流制限トランジスタＤＴ１が光電変換素子Ｐに流れる電流を制限するので、電流制御信号が入力されるときに光電変換素子Ｐに流れる電流が制限される。
【００７４】
また、固体撮像素子２０では、スイッチング素子ＳＴに直列接続された第２電流制限トランジスタＤＴ２が第１電流制限トランジスタＤＴ１と共に光電変換素子Ｐに流れる電流を制限するので、電流制御信号が入力されないときに光電変換素子Ｐに流れる電流も制限される。電流制御信号が入力されないときに光電変換素子Ｐに流れる電流も制限されるので、複数の画素Ｐの何れかの光電変換素子Ｐが故障して短絡状態になった場合でも、光電変換素子Ｐに流れる上限電流は所望の電流以下に抑えることができる。
【００７５】
なお、例えば、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセン
サでは、光電変換素子を含む画素を順次に走査することで画素データが取り出される。このため、例えば、太陽光等の強い光を一部分の画素が受光した場合でも、強い光を受光した光電変換素子に流れる異常な電流が、他の画素の画素データに影響することはない。したがって、ＣＭＯＳイメージセンサの画素に、図３に示す電流切替回路ＣＨＧを配置することの動機付けはない。
【００７６】
（実施形態に係る固体撮像素子及び撮像装置の変形例）
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【００７７】
例えば、説明された実施形態では、電流切替回路ＣＨＧは、第１電流制限トランジスタＤＴ１及び第２電流制限トランジスタＤＴ２の２つの電流制限トランジスタを有するが、３つ以上の電流制限トランジスタが配置されてもよい。また、第１電流制限トランジスタＤＴ１第２電流制限トランジスタＤＴ２の何れか一方又は双方を省略してもよい。
【符号の説明】
【００７８】
１０    光学系
２０    固体撮像素子
３０    総和演算回路
４０    Ａ／Ｄ変換回路
５０    演算回路
６０    欠陥補正回路
７０    オフセット・ゲイン補正回路
８０    表示装置
１００    撮像装置
ＡＭＰ、ＡＭＰ０、ＡＭＰ１    差動増幅器
Ｃ、／Ｃ    制御線
ＣＡＰ０、ＣＡＰ１    キャパシタ
ＣＤＥＣ    列デコーダ
ＣＮＴＬ    制御部
ＣＴＩＡ０、ＣＴＩＡ１    増幅器
ＤＴ１、ＤＴ２    電流制限トランジスタ
ＭＮＳ    マイナス線
ＯＵＴ０、ＯＵＴ１    出力端子
Ｐ    光電変換素子
ＰＡ    画素アレイ
ＰＬＳ    プラス線
ＰＸ    画素
Ｒ、／Ｒ    制御線
ＲＤＥＣ    行デコーダ
ＲＥＦＶ    基準電圧
ＳＷ、ＳＷ０、ＳＷ１    スイッチ
ＶＢＤＥＴ    基準電圧
Ｘ（ｎ，ｍ）    ウォルシュアダマール変換係数
【図１】
2016219856.tif 000006
【図２】
2016219856.tif 000007
【図３】
2016219856.tif 000008
【図４】
2016219856.tif 000009
【図５】
2016219856.tif 000010
【図６】
2016219856.tif 000011
【図７】
2016219856.tif 000012