(57)【要約】【課題】電流加算型ＤＡ変換器において２次ＤＷＡアルゴリズムに基づく動作を行えるようにし、ノイズ低減効果を１次ＤＷＡよりも更に高める。【解決手段】電流加算型ＤＡ変換器１に設けられる電流出力回路２１〜２８は、出力抵抗３２を有し、その出力抵抗３２を介して、４種類の入力信号Ｓ１〜Ｓ８に応じて、基準電流Ｉの１倍の電流Ｉ、基準電流Ｉの−１倍の電流−Ｉ、基準電流Ｉの２倍の電流２Ｉ、及び、基準電流の０倍の電流のいずれか一つの値の出力電流Ｉ１〜Ｉ８を出力する構成である。【選択図】図１
2016167729.tif 000002
【特許請求の範囲】
【請求項１】
出力抵抗を有し、
前記出力抵抗を介して、４種類の入力信号に応じて、基準電流の１倍の電流、基準電流の−１倍の電流、基準電流の２倍の電流、及び、基準電流の０倍の電流のいずれか一つの値の電流を出力することを特徴とする電流出力回路。
【請求項２】
前記出力抵抗の一端が接地電位と所定の電位差を有する第１の電位に保持されており、
前記出力抵抗の他端に対して前記接地電位を印加する第１のスイッチ素子と、
前記出力抵抗の他端に対して前記第１の電位を印加する第２のスイッチ素子と、
前記出力抵抗の他端に対して前記第１の電位の２倍となる第２の電位を印加する第３のスイッチ素子と、
前記出力抵抗の抵抗値を半分にする第４のスイッチ素子と、
を更に有し、
前記入力信号が「１」に相当する値のときには前記第３のスイッチ素子をオンにし、前記入力信号が「−１」に相当する値のときには前記第１のスイッチ素子をオンにし、前記入力信号が「０」に相当する値のときには前記第２のスイッチ素子をオンにし、前記入力信号が「２」に相当する値のときには前記第３のスイッチ素子及び前記第４のスイッチ素子をオンにすることを特徴とする請求項１に記載の電流出力回路。
【請求項３】
前記出力抵抗は、
第１の抵抗と、
前記第１の抵抗と抵抗値が同一値であり、且つ、前記第４のスイッチ素子がオンのときに前記第１の抵抗と並列に接続される第２の抵抗と、
を備えて構成されることを特徴とする請求項２に記載の電流出力回路。
【請求項４】
前記第４のスイッチ素子は、前記入力信号が「２」に相当する値のとき、前記出力抵抗の一端又は他端を前記出力抵抗の中点に短絡させることを特徴とする請求項２に記載の電流出力回路。
【請求項５】
前記出力抵抗の一端が接地電位と所定の電位差を有する第１の電位に保持されており、
前記出力抵抗の他端に対して前記接地電位を印加する第１のスイッチ素子と、
前記出力抵抗の他端に対して前記第１の電位を印加する第２のスイッチ素子と、
前記出力抵抗の他端に対して前記第１の電位の２倍となる第２の電位を印加する第３のスイッチ素子と、
前記出力抵抗の他端に対して前記第１の電位の３倍となる第３の電位を印加する第４のスイッチ素子と、
を更に有し、
前記入力信号が「１」に相当する値のときには前記第３のスイッチ素子をオンにし、前記入力信号が「−１」に相当する値のときには前記第１のスイッチ素子をオンにし、前記入力信号が「０」に相当する値のときには前記第２のスイッチ素子をオンにし、前記入力信号が「２」に相当する値のときには前記第４のスイッチ素子をオンにすることを特徴とする請求項１に記載の電流出力回路。
【請求項６】
請求項１乃至５のいずれかに記載の電流出力回路を複数備え、更に、
２次ＤＷＡアルゴリズムに基づき、入力するデジタル信号に応じて「−１」、「０」、「１」及び「２」のいずれかに相当する値を前記入力信号として前記複数の電流出力回路のそれぞれに供給する制御手段と、
前記複数の電流出力回路のそれぞれから出力される電流を加算して電圧に変換する電流電圧変換回路と、
を備えることを特徴とする電流加算型ＤＡ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流出力回路及びそれを備えた電流加算型ＤＡ変換器に関し、特に電流加算型ＤＡ変換器において２次ＤＷＡアルゴリズムに基づく２次ノイズシェーピングを行うための技術に関する。
【背景技術】
【０００２】
従来、デジタル入力型Ｄ級増幅器において電流加算型ＤＡ変換器を備えたものが公知である（例えば特許文献１）。この電流加算型ＤＡ変換器は、ノンインバーティングバッファと出力抵抗とによって構成される複数の電圧電流変換部のそれぞれが「１」又は「０」に対応する電流を出力し、誤差積分器によってそれら複数の電圧電流変換部のそれぞれから出力される電流を加算して電圧に変換するように構成される。また、この電流加算型ＤＡ変換器は、出力抵抗の抵抗バラツキによるノイズを可聴域よりも高周波域にシフトさせて高音質を実現するため、ＤＥＭデコーダが入力するデジタル信号に応じて複数の電圧電流変換部のうちから循環的に選択した任意の個数の電圧電流変換部のノンインバーティングバッファを駆動させるようにしている。このようなノイズ低減手法は、一般に１次ＤＷＡ（Data Weight Averaging）と呼ばれている。
【０００３】
一方、従来、セグメントスイッチドキャパシタ型ＤＡ変換器において、２次ＤＷＡアルゴリズムを適用して各キャパシタを充電又は放電させることにより、ノイズ低減効果を１次ＤＷＡよりも更に高めたものが知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２３６０１０号公報
【特許文献２】特開２００６−１３７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来はセグメントスイッチドキャパシタ型ＤＡ変換器において２次ＤＷＡを行う手法が実現されているものの、電流加算型ＤＡ変換器において２次ＤＷＡを行う手法は確立されていない。
【０００６】
そこで本発明は、上記課題に鑑みてなされたものであり、電流加算型ＤＡ変換器において２次ＤＷＡアルゴリズムに基づく動作を行えるようにした電流出力回路、及びそれを備えた電流加算型ＤＡ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、第１に、本発明は、電流出力回路であって、出力抵抗を有し、前記出力抵抗を介して、４種類の入力信号に応じて、基準電流の１倍の電流、基準電流の−１倍の電流、基準電流の２倍の電流、及び、基準電流の０倍の電流のいずれか一つの値の電流を出力することを特徴とする構成である。
【０００８】
第２に、本発明は、上記第１の構成を有する電流出力回路において、前記出力抵抗の一端が接地電位と所定の電位差を有する第１の電位に保持されており、前記出力抵抗の他端に対して前記接地電位を印加する第１のスイッチ素子と、前記出力抵抗の他端に対して前記第１の電位を印加する第２のスイッチ素子と、前記出力抵抗の他端に対して前記第１の電位の２倍となる第２の電位を印加する第３のスイッチ素子と、前記出力抵抗の抵抗値を半分にする第４のスイッチ素子と、を更に有し、前記入力信号が「１」に相当する値のときには前記第３のスイッチ素子をオンにし、前記入力信号が「−１」に相当する値のときには前記第１のスイッチ素子をオンにし、前記入力信号が「０」に相当する値のときには前記第２のスイッチ素子をオンにし、前記入力信号が「２」に相当する値のときには前記第３のスイッチ素子及び前記第４のスイッチ素子をオンにすることを特徴とする構成である。
【０００９】
第３に、本発明は、上記第２の構成を有する電流出力回路において、前記出力抵抗は、第１の抵抗と、前記第１の抵抗と抵抗値が同一値であり、且つ、前記第４のスイッチ素子がオンのときに前記第１の抵抗と並列に接続される第２の抵抗と、を備えて構成されることを特徴としている。
【００１０】
第４に、本発明は、上記第２の構成を有する電流出力回路において、前記第４のスイッチ素子は、前記入力信号が「２」に相当する値のとき、前記出力抵抗の一端又は他端を前記出力抵抗の中点に短絡させることを特徴とする構成である。
【００１１】
第５に、本発明は、上記第１の構成を有する電流出力回路において、前記出力抵抗の一端が接地電位と所定の電位差を有する第１の電位に保持されており、前記出力抵抗の他端に対して前記接地電位を印加する第１のスイッチ素子と、前記出力抵抗の他端に対して前記第１の電位を印加する第２のスイッチ素子と、前記出力抵抗の他端に対して前記第１の電位の２倍となる第２の電位を印加する第３のスイッチ素子と、前記出力抵抗の他端に対して前記第１の電位の３倍となる第３の電位を印加する第４のスイッチ素子と、を更に有し、前記入力信号が「１」に相当する値のときには前記第３のスイッチ素子をオンにし、前記入力信号が「−１」に相当する値のときには前記第１のスイッチ素子をオンにし、前記入力信号が「０」に相当する値のときには前記第２のスイッチ素子をオンにし、前記入力信号が「２」に相当する値のときには前記第４のスイッチ素子をオンにすることを特徴とする構成である。
【００１２】
第６に、本発明は、電流加算型ＤＡ変換器であって、上記第１乃至第５のいずれかの構成を有する電流出力回路を複数備え、更に、２次ＤＷＡアルゴリズムに基づき、入力するデジタル信号に応じて「−１」、「０」、「１」及び「２」のいずれかに相当する値を前記入力信号として前記複数の電流出力回路のそれぞれに供給する制御手段と、前記複数の電流出力回路のそれぞれから出力される電流を加算して電圧に変換する電流電圧変換回路と、を備えることを特徴とする構成である。
【発明の効果】
【００１３】
本発明によれば、電流出力回路が、「−１」、「０」、「１」及び「２」の４種類の入力信号に応じた電流を出力することができるようになる。そのため、複数の電流出力回路を備えた電流加算型ＤＡ変換器において２次ＤＷＡアルゴリズムに基づく動作が可能となり、ノイズ低減効果を１次ＤＷＡよりも更に高めることができるようになる。
【図面の簡単な説明】
【００１４】
【図１】電流加算型ＤＡ変換器の構成概念を示す図である。
【図２】第１実施形態における電流出力回路の詳細な構成例を示す回路図である。
【図３】第１実施形態における電流出力回路の動作を示す図である。
【図４】第１実施形態における電流出力回路の動作を示す図である。
【図５】複数の電流出力回路のそれぞれから出力される電流の例を示す図である。
【図６】第２実施形態における電流出力回路の詳細な構成例を示す回路図である。
【図７】第２実施形態における電流出力回路の動作を示す図である。
【図８】第２実施形態における電流出力回路の動作を示す図である。
【図９】第３実施形態における電流出力回路の詳細な構成例を示す回路図である。
【図１０】第３実施形態における電流出力回路の動作を示す図である。
【図１１】第３実施形態における電流出力回路の動作を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明に関する好ましい実施形態について図面を参照しつつ詳細に説明する。尚、以下に説明する実施形態において互いに共通する部材には同一符号を付しており、それらについての重複する説明は省略する。
【００１６】
（第１実施形態）
図１は、本発明における電流加算型ＤＡ変換器１の構成概念を示す図である。この電流加算型ＤＡ変換器１は、制御手段として機能するＤＥＭ（Dynamic Element Matching）デコーダ１０と、必要なビット数に応じて設けられる複数の電流出力回路２１〜２８と、複数の電流出力回路２１〜２８のそれぞれから出力される出力電流Ｉ１〜Ｉ８を加算して電圧に変換する電流電圧変換回路４０とを備える。尚、本実施形態では、図１に示すように８つの電流出力回路２１〜２８が設けられる場合を例示するが、電流出力回路の数はこれに限られるものではない。また、複数の電流出力回路２１〜２８はいずれも同じ構成を有している。ＤＥＭデコーダ１０は、入力するデジタル信号Ｄｉｎに基づき、複数の電流出力回路２１〜２８のそれぞれから出力させる電流を制御するものである。複数の電流出力回路２１〜２８のそれぞれは、電流制御部３１と出力抵抗３２とを有し、電流制御部３１が出力抵抗３２を介してＤＥＭデコーダ１０からの各入力信号Ｓ１〜Ｓ８に応じた出力電流Ｉ１〜Ｉ８を出力する。電流電圧変換回路４０は、オペアンプなどで構成される増幅器４１と、増幅器４１の出力端子と反転入力端子との間に接続される抵抗４２とを有し、各電流出力回路２１〜２８から出力される出力電流Ｉ１〜Ｉ８を加算した電流を抵抗４２に流して電圧に変換し、出力信号Ｖｏｕｔを出力する。電流加算型ＤＡ変換器１の電源電圧をＶＤＤとすると、増幅器４１の非反転入力端子は、例えばＶＤＤ／２の所定電圧に接続される。そして増幅器４１の仮想短絡によって反転入力端子がＶＤＤ／２の所定電圧に保持される。尚、所定電圧ＶＤＤ／２は、例えば図示を省略する基準電圧生成回路で電源電圧ＶＤＤを分圧することにより生成される。
【００１７】
ここで、各電流出力回路２１〜２８に設けられる出力抵抗３２は、それぞれ抵抗バラツキを有している。この抵抗バラツキによるノイズの影響を低減するため、本実施形態では、２次ＤＷＡアルゴリズムに基づく２次ノイズシェーピングを行う。すなわち、ＤＥＭデコーダ１０は、２次ＤＷＡアルゴリズムに基づき、時系列で順次入力するデジタル信号Ｄｉｎの値に応じて「−１」、「０」、「１」及び「２」のいずれかに相当する値の入力信号Ｓ１〜Ｓ８を各電流出力回路２１〜２８へ出力する。そして各電流出力回路２１〜２８は、ＤＥＭデコーダ１０から出力される各入力信号Ｓ１〜Ｓ８の値に応じた電流を出力する。より具体的に説明すると、各電流出力回路２１〜２８は、それぞれの入力信号Ｓ１〜Ｓ８が「１」に相当する値のときには、出力抵抗３２を介して基準電流Ｉを出力し、入力信号Ｓ１〜Ｓ８が「−１」に相当する値のときには、出力抵抗３２を介して基準電流Ｉの−１倍の電流−Ｉを出力し、入力信号Ｓ１〜Ｓ８が「２」に相当する値のときには、出力抵抗３２を介して基準電流Ｉの２倍の電流２Ｉを出力し、入力信号Ｓ１〜Ｓ８が「０」に相当する値のときには、出力抵抗３２の両端を同電位に保持して出力電流を０にする。
【００１８】
このように各電流出力回路２１〜２８が、入力信号Ｓ１〜Ｓ８に応じて、「−１」、「０」、「１」及び「２」の４値に対応した電流を出力可能とすることにより、デジタル信号Ｄｉｎで示される値を複数の電流出力回路２１〜２８のそれぞれから出力される出力電流Ｉ１〜Ｉ８で表現するときのパターンの数が、従来の「０」及び「１」の２値に対応する電流を出力して１次ノイズシェーピングする場合と比較すると飛躍的に増加する。そして本実施形態のＤＥＭデコーダ１０は、特許文献２などにおいて既に公知となっている２次ＤＷＡアルゴリズムに基づいてそれら多くのパターンの中から入力するデジタル信号Ｄｉｎを表現するための１つのパターンを決定し、その決定したパターンに基づいて、「−１」、「０」、「１」及び「２」のいずれかに相当する値の入力信号Ｓ１〜Ｓ８を各電流出力回路２１〜２８へ出力する。そして複数の電流出力回路２１〜２８のそれぞれがＤＥＭデコーダ１０から指定される４値のいずれかに対応する出力電流Ｉ１〜Ｉ８を出力することにより、各電流出力回路２１〜２８に設けられている出力抵抗３２の抵抗バラツキによって生じるノイズを２次シェープし、従来の１次ＤＷＡよりもノイズ低減効果を更に高めることができるように構成される。以下、このような電流出力回路２１〜２８について詳しく説明する。
【００１９】
図２は、第１実施形態における電流出力回路２１の詳細な構成を示す回路図である。尚、図２では、電流出力回路２１を例に挙げているが、他の電流出力回路２２〜２８についてもこれと同様である。図２に示す電流出力回路２１は、出力抵抗３２として第１の抵抗３２ａと第２の抵抗３２ｂとの２つの抵抗を備えている。第１の抵抗３２ａの抵抗値は、第２の抵抗３２ｂの抵抗値と設計上同一値である。そして第２の抵抗３２ｂは、電流制御部３１に設けられるスイッチ素子（第４のスイッチ素子）３６を介して第１の抵抗３２ａと並列に接続される。ここで、出力抵抗３２は、第１の抵抗３２ａと第２の抵抗３２ｂとが互いに接続された一端側の接点Ｎ１が増幅器４１の反転入力端子に接続されており、その電位がＶＤＤ／２の所定電圧に保持される。つまり、一端側の接点Ｎ１は、接地電位ＧＮＤと所定の電位差ＶＤＤ／２を有する第１の電位ＶＤＤ／２に保持される。
【００２０】
電流制御部３１は、一端側の接点Ｎ１とは異なる側の出力抵抗３２の他端側の接点Ｎ２に対して接地電位ＧＮＤを印加するために設けられたＮ型ＭＯＳトランジスタから成る第１のスイッチ素子３３と、出力抵抗３２の他端側の接点Ｎ２に対して第１の電位ＶＤＤ／２を印加する第２スイッチ素子３４と、出力抵抗３２の他端側の接点Ｎ２に対して第１の電位ＶＤＤ／２の２倍となる第２の電位ＶＤＤを印加するために設けられたＰ型ＭＯＳトランジスタから成る第３のスイッチ素子３５と、出力抵抗３２の抵抗値を半分にする第４のスイッチ素子３６とを有している。そして電流制御部３１は、ＤＥＭデコーダ１０からの入力信号Ｓ１に応じて第１乃至第４のスイッチ素子３３，３４，３５，３６のそれぞれを個別にオンオフ制御することにより、入力信号Ｓ１に応じた出力電流Ｉ１を出力する。
【００２１】
図３及び図４は、第１実施形態における電流出力回路２１の動作を示す図である。まず入力信号Ｓ１が「１」に相当する値のときには、図３（ａ）に示すように、電流制御部３１は、Ｐ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第３のスイッチ素子３５をオンにする。このとき、第１のスイッチ素子３３、第２のスイッチ素子３４及び第４のスイッチ素子３６は、オフである。その結果、出力抵抗３２は、第１の抵抗３２ａだけが動作する状態となり、その第１の抵抗３２ａの両端の電位差は、ＶＤＤ／２となる。これにより、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉを出力する。
【００２２】
次に入力信号Ｓ１が「０」に相当する値のときには、図３（ｂ）に示すように、電流制御部３１は、第２のスイッチ素子３４をオンにする。このとき、第１のスイッチ素子３３、第３のスイッチ素子３５及び第４のスイッチ素子３６は、オフである。ただし、第４のスイッチ素子３６はオンであっても構わない。その結果、出力抵抗３２の両端の電位差は、０となる。したがって、電流出力回路２１からの出力電流Ｉ１は、０となる。
【００２３】
次に入力信号Ｓ１が「−１」に相当する値のときには、図４（ａ）に示すように、電流制御部３１は、Ｎ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第１のスイッチ素子３３をオンにする。このとき、第２のスイッチ素子３４、第３のスイッチ素子３５及び第４のスイッチ素子３６は、オフである。その結果、出力抵抗３２は、第１の抵抗３２ａだけが動作する状態となり、その第１の抵抗３２ａの両端の電位差は、ＶＤＤ／２となる。これにより、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉの−１倍となる電流−Ｉを出力する。
【００２４】
次に入力信号Ｓ１が「２」に相当する値のときには、図４（ｂ）に示すように、電流制御部３１は、Ｐ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第３のスイッチ素子３５をオンにすると共に、第４のスイッチ素子３６をオンにする。このとき、第１のスイッチ素子３３及び第２のスイッチ素子３４は、オフである。その結果、出力抵抗３２は、第１の抵抗３２ａと第２の抵抗３２ｂとが並列に接続された状態となり、第１の抵抗３２ａだけが動作する状態と比較して出力抵抗３２の抵抗値が半分になる。そして第１の抵抗３２ａと第２の抵抗３２ｂのそれぞれに基準電流Ｉが流れるので、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉの２倍となる電流２Ｉを出力する。尚、図３及び図４では、電流出力回路２１を例に挙げて説明したが、他の電流出力回路２２〜２８についてもこれと同様である。
【００２５】
図５は、公知の２次ＤＷＡアルゴリズムを適用することにより複数の電流出力回路２１〜２８のそれぞれから出力される出力電流Ｉ１〜Ｉ８の例を示す図である。例えばＤＥＭデコーダ１０に入力するデジタル信号Ｄｉｎが図５に示すように４，３，６，２，５，…と順に推移した場合、ＤＥＭデコーダ１０は、まずデジタル信号Ｄｉｎ＝４に基づき、１番目から４番目の電流出力回路２１〜２４の出力電流Ｉ１〜Ｉ４を基準電流Ｉに指定し、５番目から８番目の電流出力回路２５〜２８の出力電流Ｉ５〜Ｉ８を０に指定する。これにより、複数の電流出力回路２１〜２８から合計４Ｉ（基準電流Ｉの４倍）の電流が出力されるので、電流電圧変換回路４０は、その電流４Ｉに基づき、デジタル信号Ｄｉｎ＝４に対応する出力信号Ｖｏｕｔを出力する。
【００２６】
次に、ＤＥＭデコーダ１０は、デジタル信号Ｄｉｎ＝３に基づき、４番目の電流出力回路２４の出力電流Ｉ４を基準電流Ｉの−１倍に指定すると共に、５番目から８番目の電流出力回路２５〜２８の出力電流Ｉ５〜Ｉ８を基準電流Ｉに指定し、その他の１番目から３番目の電流出力回路２１〜２３の出力電流Ｉ１〜Ｉ３を０に指定する。これにより、複数の電流出力回路２１〜２８から合計３Ｉ（基準電流Ｉの３倍）の電流が出力されるので、電流電圧変換回路４０は、その電流３Ｉに基づき、デジタル信号Ｄｉｎ＝３に対応する出力信号Ｖｏｕｔを出力する。
【００２７】
次に、ＤＥＭデコーダ１０は、デジタル信号Ｄｉｎ＝６に基づき、４番目の電流出力回路２４の出力電流Ｉ４を基準電流Ｉの２倍に指定すると共に、５番目から８番目の電流出力回路２５〜２８の出力電流Ｉ５〜Ｉ８を基準電流Ｉに指定し、その他の１番目から３番目の電流出力回路２１〜２３の出力電流Ｉ１〜Ｉ３を０に指定する。これにより、複数の電流出力回路２１〜２８から合計６Ｉ（基準電流Ｉの６倍）の電流が出力されるので、電流電圧変換回路４０は、その電流６Ｉに基づき、デジタル信号Ｄｉｎ＝６に対応する出力信号Ｖｏｕｔを出力する。
【００２８】
次に、ＤＥＭデコーダ１０は、デジタル信号Ｄｉｎ＝２に基づき、８番目の電流出力回路２８の出力電流Ｉ８を基準電流Ｉの−１倍に指定すると共に、１番目から３番目の電流出力回路２１〜２３の出力電流Ｉ１〜Ｉ３を基準電流Ｉに指定し、その他の４番目から７番目の電流出力回路２４〜２７の出力電流Ｉ４〜Ｉ７を０に指定する。これにより、複数の電流出力回路２１〜２８から合計２Ｉ（基準電流Ｉの２倍）の電流が出力されるので、電流電圧変換回路４０は、その電流２Ｉに基づき、デジタル信号Ｄｉｎ＝２に対応する出力信号Ｖｏｕｔを出力する。
【００２９】
次に、ＤＥＭデコーダ１０は、デジタル信号Ｄｉｎ＝５に基づき、８番目の電流出力回路２８の出力電流Ｉ８を基準電流Ｉの２倍に指定すると共に、１番目から３番目の電流出力回路２１〜２３の出力電流Ｉ１〜Ｉ３を基準電流Ｉに指定し、その他の４番目から７番目の電流出力回路２４〜２７の出力電流Ｉ４〜Ｉ７を０に指定する。これにより、複数の電流出力回路２１〜２８から合計５Ｉ（基準電流Ｉの５倍）の電流が出力されるので、電流電圧変換回路４０は、その電流５Ｉに基づき、デジタル信号Ｄｉｎ＝５に対応する出力信号Ｖｏｕｔを出力する。
【００３０】
このように本実施形態では、ＤＥＭデコーダ１０が、２次ＤＷＡアルゴリズムに基づき、入力するデジタル信号Ｄｉｎに応じて「−１」、「０」、「１」及び「２」のいずれかに相当する値を入力信号Ｓ１〜Ｓ８として複数の電流出力回路２１〜２８のそれぞれに供給し、各電流出力回路２１〜２８は、それらの入力信号Ｓ１〜Ｓ８が「１」に相当する値のときには出力抵抗３２を介して基準電流Ｉを出力し、入力信号Ｓ１〜Ｓ８が「−１」に相当する値のときには出力抵抗３２を介して基準電流Ｉの−１倍の電流−Ｉを出力し、入力信号Ｓ１〜Ｓ８が「２」に相当する値のときには出力抵抗３２を介して基準電流Ｉの２倍の電流２Ｉを出力し、入力信号Ｓ１〜Ｓ８が「０」に相当する値のときには出力抵抗３２の両端を同電位に保持して出力電流Ｉ１〜Ｉ８を０にすることができる構成である。そのため、電流加算型ＤＡ変換器１において２次ＤＷＡアルゴリズムに基づく動作を行うことが可能となり、複数の電流出力回路２１〜２８のそれぞれに設けられる出力抵抗３２の抵抗バラツキによるノイズの影響を１次ＤＷＡよりも更に抑制することが可能となる。そのため、本実施形態の電流加算型ＤＡ変換器１を採用すれば、可聴域において従来よりも高音質を実現することが可能な増幅器を実現することが可能である。
【００３１】
（第２実施形態）
次に第２実施形態として、第１実施形態とは異なる構成の電流出力回路２１〜２８について説明する。図６は、第２実施形態における電流出力回路２１の詳細な構成を示す回路図である。尚、図６では、電流出力回路２１を例に挙げているが、他の電流出力回路２２〜２８の構成もこれと同様である。本実施形態においても、出力抵抗３２の一端側の接点Ｎ１は、接地電位ＧＮＤと所定の電位差ＶＤＤ／２を有する第１の電位ＶＤＤ／２に保持される。
【００３２】
電流制御部３１は、一端側の接点Ｎ１とは異なる側の出力抵抗３２の他端側の接点Ｎ２に対して接地電位ＧＮＤを印加するために設けられたＮ型ＭＯＳトランジスタから成る第１のスイッチ素子３３と、出力抵抗３２の他端側の接点Ｎ２に対して第１の電位ＶＤＤ／２を印加する第２スイッチ素子３４と、出力抵抗３２の他端側の接点Ｎ２に対して第１の電位ＶＤＤ／２の２倍となる第２の電位ＶＤＤを印加するために設けられたＰ型ＭＯＳトランジスタから成る第３のスイッチ素子３５と、出力抵抗３２の抵抗値を半分にする第４のスイッチ素子３６とを有している。ここで、第４のスイッチ素子３６は、オン状態のとき、出力抵抗３２の一端側の接点Ｎ１と出力抵抗３２の中心点とを短絡することにより、出力抵抗３２の抵抗値を半分にする。尚、第４のスイッチ素子３６は、出力抵抗３２の他端側の接点Ｎ２と出力抵抗３２の中心点とを短絡させるものであっても構わない。そして電流制御部３１は、ＤＥＭデコーダ１０からの入力信号Ｓ１に応じて第１乃至第４のスイッチ素子３３，３４，３５，３６のそれぞれを個別にオンオフ制御することにより、入力信号Ｓ１に応じた出力電流Ｉ１を出力する。
【００３３】
図７及び図８は、第２実施形態における電流出力回路２１の動作を示す図である。まず入力信号Ｓ１が「１」に相当する値のときには、図７（ａ）に示すように、電流制御部３１は、Ｐ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第３のスイッチ素子３５をオンにする。このとき、第１のスイッチ素子３３、第２のスイッチ素子３４及び第４のスイッチ素子３６は、オフである。その結果、出力抵抗３２の両端の電位差がＶＤＤ／２となり、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉを出力する。
【００３４】
次に入力信号Ｓ１が「０」に相当する値のときには、図７（ｂ）に示すように、電流制御部３１は、第２のスイッチ素子３４をオンにする。このとき、第１のスイッチ素子３３、第３のスイッチ素子３５及び第４のスイッチ素子３６は、オフである。その結果、出力抵抗３２の両端の電位差が０となり、電流出力回路２１からの出力電流Ｉ１は、０となる。
【００３５】
次に入力信号Ｓ１が「−１」に相当する値のときには、図８（ａ）に示すように、電流制御部３１は、Ｎ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第１のスイッチ素子３３をオンにする。このとき、第２のスイッチ素子３４、第３のスイッチ素子３５及び第４のスイッチ素子３６は、オフである。その結果、出力抵抗３２の両端の電位差がＶＤＤ／２となり、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉの−１倍となる電流−Ｉを出力する。
【００３６】
次に入力信号Ｓ１が「２」に相当する値のときには、図８（ｂ）に示すように、電流制御部３１は、Ｐ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第３のスイッチ素子３５をオンにすると共に、第４のスイッチ素子３６をオンにする。このとき、第１のスイッチ素子３３及び第２のスイッチ素子３４は、オフである。その結果、出力抵抗３２の抵抗値が半分になり、しかも出力抵抗３２の他端側の接点Ｎ２と出力抵抗３２の中心点との間の電位差がＶＤＤ／２となる。その結果、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉの２倍となる電流２Ｉを出力する。尚、図７及び図８では、電流出力回路２１を例に挙げて説明したが、他の電流出力回路２２〜２８についてもこれと同様である。
【００３７】
したがって、本実施形態においても、ＤＥＭデコーダ１０が、２次ＤＷＡアルゴリズムに基づき、入力するデジタル信号Ｄｉｎに応じて「−１」、「０」、「１」及び「２」のいずれかに相当する値を入力信号Ｓ１〜Ｓ８として複数の電流出力回路２１〜２８のそれぞれに供給し、各電流出力回路２１〜２８は、それらの入力信号Ｓ１〜Ｓ８が「１」に相当する値のときには出力抵抗３２を介して基準電流Ｉを出力し、入力信号Ｓ１〜Ｓ８が「−１」に相当する値のときには出力抵抗３２を介して基準電流Ｉの−１倍の電流−Ｉを出力し、入力信号Ｓ１〜Ｓ８が「２」に相当する値のときには出力抵抗３２を介して基準電流Ｉの２倍の電流２Ｉを出力し、入力信号Ｓ１〜Ｓ８が「０」に相当する値のときには出力抵抗３２の両端を同電位に保持して出力電流Ｉ１〜Ｉ８を０にすることができる。そのため、電流加算型ＤＡ変換器１において２次ＤＷＡアルゴリズムに基づく動作を行うことが可能となり、複数の電流出力回路２１〜２８のそれぞれに設けられる出力抵抗３２の抵抗バラツキによるノイズの影響を１次ＤＷＡよりも更に抑制することが可能となる。尚、本実施形態において上述した点以外については、第１実施形態で説明したものと同様である。
【００３８】
（第３実施形態）
次に第３実施形態として、第１及び第２実施形態とは更に異なる構成の電流出力回路２１〜２８について説明する。図９は、第３実施形態における電流出力回路２１の詳細な構成を示す回路図である。尚、図９では、電流出力回路２１を例に挙げているが、他の電流出力回路２２〜２８の構成もこれと同様である。本実施形態においては、増幅器４１の非反転入力端子がＶＤＤ／３に接続されており、出力抵抗３２の一端側の接点Ｎ１がこれと同電位になる。つまり、出力抵抗３２の一端側の接点Ｎ１は、接地電位ＧＮＤと所定の電位差ＶＤＤ／３を有する第１の電位ＶＤＤ／３に保持される。尚、図示を省略する基準電圧生成回路は、電源電圧ＶＤＤを分圧することにより、第１の電位ＶＤＤ／３と、後述する第２の電位２ＶＤＤ／３とを生成する。
【００３９】
電流制御部３１は、一端側の接点Ｎ１とは異なる側の出力抵抗３２の他端側の接点Ｎ２に対して接地電位ＧＮＤを印加するために設けられたＮ型ＭＯＳトランジスタから成る第１のスイッチ素子３３と、出力抵抗３２の他端側の接点Ｎ２に対して第１の電位ＶＤＤ／３を印加する第２スイッチ素子３４と、出力抵抗３２の他端側の接点Ｎ２に対して第１の電位ＶＤＤ／３の２倍となる第２の電位２ＶＤＤ／３を印加するために設けられたＰ型ＭＯＳトランジスタから成る第３のスイッチ素子３５と、出力抵抗３２の他端側の接点Ｎ２に対して第１の電位ＶＤＤ／３の３倍となる第３の電位ＶＤＤを印加するために設けられたＰ型ＭＯＳトランジスタから成る第４のスイッチ素子３７とを有している。そして電流制御部３１は、ＤＥＭデコーダ１０からの入力信号Ｓ１に応じて第１乃至第４のスイッチ素子３３，３４，３５，３７のそれぞれを個別にオンオフ制御することにより、入力信号Ｓ１に応じた出力電流Ｉ１を出力する。
【００４０】
図１０及び図１１は、第３実施形態における電流出力回路２１の動作を示す図である。まず入力信号Ｓ１が「１」に相当する値のときには、図１０（ａ）に示すように、電流制御部３１は、第３のスイッチ素子３５のＰ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第３のスイッチ素子３５をオンにする。このとき、第１のスイッチ素子３３、第２のスイッチ素子３４及び第４のスイッチ素子３７は、オフである。その結果、出力抵抗３２の両端の電位差がＶＤＤ／３となり、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉを出力する。
【００４１】
次に入力信号Ｓ１が「０」に相当する値のときには、図１０（ｂ）に示すように、電流制御部３１は、第２のスイッチ素子３４をオンにする。このとき、第１のスイッチ素子３３、第３のスイッチ素子３５及び第４のスイッチ素子３７は、オフである。その結果、出力抵抗３２の両端の電位差が０となり、電流出力回路２１からの出力電流Ｉ１は、０となる。
【００４２】
次に入力信号Ｓ１が「−１」に相当する値のときには、図１１（ａ）に示すように、電流制御部３１は、第１のスイッチ素子３３のＮ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第１のスイッチ素子３３をオンにする。このとき、第２のスイッチ素子３４、第３のスイッチ素子３５及び第４のスイッチ素子３７は、オフである。その結果、出力抵抗３２の両端の電位差がＶＤＤ／３となり、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉの−１倍となる電流−Ｉを出力する。
【００４３】
次に入力信号Ｓ１が「２」に相当する値のときには、図１１（ｂ）に示すように、電流制御部３１は、第４のスイッチ素子３７のＰ型ＭＯＳトランジスタをオンさせるための信号をゲート端子に与え、第４のスイッチ素子３７をオンにする。このとき、第１のスイッチ素子３３、第２のスイッチ素子３４及び第３のスイッチ素子３５は、オフである。その結果、出力抵抗３２の両端の電位差が２ＶＤＤ／３となり、電流出力回路２１は、その出力電流Ｉ１として、基準電流Ｉの２倍となる電流２Ｉを出力する。尚、図１０及び図１１では、電流出力回路２１を例に挙げて説明したが、他の電流出力回路２２〜２８についてもこれと同様である。
【００４４】
したがって、本実施形態においても、ＤＥＭデコーダ１０が、２次ＤＷＡアルゴリズムに基づき、入力するデジタル信号Ｄｉｎに応じて「−１」、「０」、「１」及び「２」のいずれかに相当する値を入力信号Ｓ１〜Ｓ８として複数の電流出力回路２１〜２８のそれぞれに供給し、各電流出力回路２１〜２８は、それらの入力信号Ｓ１〜Ｓ８が「１」に相当する値のときには出力抵抗３２を介して基準電流Ｉを出力し、入力信号Ｓ１〜Ｓ８が「−１」に相当する値のときには出力抵抗３２を介して基準電流Ｉの−１倍の電流−Ｉを出力し、入力信号Ｓ１〜Ｓ８が「２」に相当する値のときには出力抵抗３２を介して基準電流Ｉの２倍の電流２Ｉを出力し、入力信号Ｓ１〜Ｓ８が「０」に相当する値のときには出力抵抗３２の両端を同電位に保持して出力電流Ｉ１〜Ｉ８を０にすることができる。そのため、電流加算型ＤＡ変換器１において２次ＤＷＡアルゴリズムに基づく動作を行うことが可能となり、複数の電流出力回路２１〜２８のそれぞれに設けられる出力抵抗３２の抵抗バラツキによるノイズの影響を１次ＤＷＡよりも更に抑制することが可能となる。尚、本実施形態において上述した点以外については、第１実施形態で説明したものと同様である。
【符号の説明】
【００４５】
１…電流加算型ＤＡ変換器、１０…ＤＥＭデコーダ（制御手段）、２１〜２８…電流出力回路、３１…電流制御部、３２…出力抵抗、３２ａ…第１の抵抗、３２ｂ…第２の抵抗、３３…第１のスイッチ素子、３４…第２のスイッチ素子、３５…第３のスイッチ素子、３６，３７…第４のスイッチ素子、４０…電流電圧変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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