(57)【要約】【課題】多値データを記憶することのできるメモリセルからデータを読み出すための回路を有する電子装置を提供する。【解決手段】（Ｎ＋１）値のデータが記憶されている場合、（Ｎ＋１）値のデータそれぞれ異なる電位として記憶するメモリセルを有するメモリセルアレイ領域と、ビット線とそれに接続する配線等に放出された電荷によって得られる読み出し電位を参照電位と比較増幅するＮのセンスアンプ領域と、これらＮのセンスアンプ領域の全てをビット線に電気的に接続した後に、他のセンスアンプ領域から電気的に分離させるスイッチング素子とを有する電子装置である。センスアンプ領域は、それぞれ書き込み電位をビット線に出力することができ、書き込み電位および参照電位は、それぞれのセンスアンプ領域で用いられるビット線に近いほど高い。【選択図】図４
2016219090.tif 000002
【特許請求の範囲】
【請求項１】
Ｎを２以上の整数、ｎを１以上（Ｎ−１）以下の整数、ｍを読み出し電位に応じて決定される１以上（Ｎ＋１）以下の整数、とするとき、
ビット線と、第１乃至第Ｎのスイッチング素子と、第１乃至第Ｎのセンスアンプ領域とを有し、
第１乃至第Ｎのセンスアンプ領域はそれぞれ第１の端子を有し、
第１乃至第（Ｎ−１）のセンスアンプ領域はそれぞれ第２の端子を有し、
第ｎのセンスアンプ領域の第１の端子と第ｎのセンスアンプ領域の第２の端子と第（ｎ＋１）のセンスアンプ領域の第１の端子と第（ｎ＋１）のセンスアンプ領域の第２の端子は、回路図において、この順に並び、
ビット線と第１のセンスアンプ領域の第１の端子間には第１のスイッチング素子を有し、
ビット線と第１のセンスアンプ領域の第１の端子は、第１のスイッチング素子を用いることにより、電気的に接続することと電気的に分離することが可能であり、
第ｎのセンスアンプ領域の第２の端子と第（ｎ＋１）のセンスアンプ領域の第１の端子の間には第（ｎ＋１）のスイッチング素子を有し、
第ｎのセンスアンプ領域の第２の端子と第（ｎ＋１）のセンスアンプ領域の第１の端子とは、第（ｎ＋１）のスイッチング素子を用いることにより、電気的に接続することや電気的に分離することが可能であり、
第１乃至第Ｎのセンスアンプ領域のそれぞれは、センスアンプと、センスアンプの出力に応じて動作するスイッチを有し、
スイッチを用いることで、第１の端子と第２の端子とを電気的に接続することと、電気的に分離することが可能であり、
センスアンプの増幅過程が終了した段階で、
（Ａ）ビット線と第ｍのセンスアンプ領域の第１の端子が電気的に接続された状態であり、第ｍ乃至第（Ｎ−１）のセンスアンプ領域それぞれの第１の端子と第２の端子が電気的に分離した状態であるか、
（Ｂ）ビット線と第Ｎのセンスアンプ領域の第１の端子が電気的に接続された状態であるか、いずれかとなり、
ビット線の電位が、読み出し電位に応じたものとなる電子装置。
【請求項２】
第１乃至第（Ｎ−１）のセンスアンプ領域はそれぞれ、
センスアンプの第１の出力信号と第２の出力信号の一方あるいは双方に応じて、書き込み電位を第１の端子に供給できる構成を有することを特徴とする請求項１記載の電子装置。
【請求項３】
第１乃至第（Ｎ−１）のセンスアンプ領域のそれぞれは、センスアンプの第１の出力信号と第２の出力信号の一方あるいは双方に応じて、第１の端子と第２の端子の電気的な接続あるいは電気的な分離がおこなわれるように構成された請求項１に記載の電子装置。
【請求項４】
書き込み電位が第１の端子に供給される場合には、第１の端子と第２の端子が電気的に分離されるように構成された請求項２または３のいずれかに記載の電子装置。
【請求項５】
第ｎのセンスアンプ領域の書き込み電位が第（ｎ＋１）のセンスアンプ領域の書き込み電位より高くなるように設定された請求項２乃至４の一項に記載の電子装置。
【請求項６】
センスアンプの第１の入力端子には、第１の端子の電位が第１の期間に入力でき、センスアンプの第２の入力端子には、参照電位が第２の期間に入力でき、第１の期間と第２の期間は重なるように設定された請求項２乃至５の一項に記載の電子装置。
【請求項７】
第ｎのセンスアンプ領域の参照電位が第（ｎ＋１）のセンスアンプ領域の書き込み電位より高くなるように設定された請求項２乃至６の一項に記載の電子装置。
【請求項８】
書き込み電位は、センスアンプの第１の出力信号と等しくなるように設定された請求項２乃至７の一項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示物は、メモリセルを含む電子装置に関する。
【背景技術】
【０００２】
１つのメモリセルに１ビットを超えるデータを記憶することのできる多値メモリ、あるいは、１つのメモリセルに２ビット以上のデータを記憶することのできる多ビットメモリは、メモリの集積度を高める技術として有望である。フラッシュメモリではすでに実用化されている。
【０００３】
また、１トランジスタ１キャパシタ型のセル構造を有するＤＲＡＭ（１Ｔ１Ｃ−ＤＲＡＭ）においても、特許文献１および特許文献２に示すように、多値のデータの読み出しと読み出したデータの再書き込み（ｒｅｗｒｉｔｉｎｇ）に関する技術が開示されている。
【０００４】
例えば、特許文献２には、メモリセルの電荷を放出したときのビット線の電位（読み出し電位；ｒｅａｄ  ｐｏｔｅｎｔｉａｌ）を複数のセンスアンプに供給する過程と、これらのセンスアンプを電気的に分離する過程と、それぞれのセンスアンプで、それぞれのセンスアンプの参照電位と読み出し電位の差を増幅し出力する過程と、特定のセンスアンプの出力のみをビット線に供給する過程を有する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−１９２０８３号公報
【特許文献２】特開平１１−１１０９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
新規な構造のメモリを有する電子装置およびその駆動方法が開示される。
【課題を解決するための手段】
【０００７】
Ｎを２以上の整数、ｎを１以上（Ｎ−１）以下の整数、ｍを読み出し電位に応じて決定される１以上（ｎー１）以下の整数、とするとき、ビット線と、第１乃至第Ｎのスイッチング素子と、第１乃至第Ｎのセンスアンプ領域とを有し、第１乃至第Ｎのセンスアンプ領域はそれぞれ第１の端子を有し、第１乃至第（Ｎ−１）のセンスアンプ領域はそれぞれ第２の端子を有し、第ｎのセンスアンプ領域の第１の端子と第ｎのセンスアンプ領域の第２の端子と第（ｎ＋１）のセンスアンプ領域の第１の端子と第（ｎ＋１）のセンスアンプ領域の第２の端子は、回路図において、この順に並び、ビット線と第１のセンスアンプ領域の第１の端子間には第１のスイッチング素子を有し、ビット線と第１のセンスアンプ領域の第１の端子は、第１のスイッチング素子を用いることにより、電気的に接続することと電気的に分離することが可能であり、第ｎのセンスアンプ領域の第２の端子と第（ｎ＋１）のセンスアンプ領域の第１の端子の間には第（ｎ＋１）のスイッチング素子を有し、第ｎのセンスアンプ領域の第２の端子と第（ｎ＋１）のセンスアンプ領域の第１の端子とは、第（ｎ＋１）のスイッチング素子を用いることにより、電気的に接続することや電気的に分離することが可能であり、第１乃至第Ｎのセンスアンプ領域のそれぞれは、センスアンプと、センスアンプの出力に応じて動作するスイッチを有し、スイッチを用いることで、第１の端子と第２の端子とを電気的に接続することと、電気的に分離することが可能であり、センスアンプの増幅過程が終了した段階で、（Ａ）ビット線と第ｍのセンスアンプ領域の第１の端子が電気的に接続された状態であり、第ｍ乃至第（Ｎ−１）のセンスアンプ領域それぞれの第１の端子と第２の端子が電気的に分離した状態であるか、（Ｂ）ビット線と第Ｎのセンスアンプ領域の第１の端子が電気的に接続された状態であるか、いずれかとなり、ビット線の電位が、読み出し電位に応じたものとなる電子装置である。
【０００８】
第１乃至第（Ｎ−１）のセンスアンプ領域はそれぞれ、センスアンプの第１の出力信号と第２の出力信号の一方あるいは双方に応じて、書き込み電位を第１の端子に供給できる構成を有する上記の電子装置である。
【０００９】
第１乃至第（Ｎ−１）のセンスアンプ領域のそれぞれは、センスアンプの第１の出力信号と第２の出力信号の一方あるいは双方に応じて、第１の端子と第２の端子の電気的な接続あるいは電気的な分離がおこなわれるように構成された上記の電子装置である。
【００１０】
書き込み電位が第１の端子に供給される場合には、第１の端子と第２の端子が電気的に分離されるように構成された上記の電子装置である。
【００１１】
第ｎのセンスアンプ領域の書き込み電位が第（ｎ＋１）のセンスアンプ領域の書き込み電位より高くなるように設定された上記の電子装置である。
【００１２】
センスアンプの第１の入力端子には、第１の端子の電位が第１の期間に入力でき、センスアンプの第２の入力端子には、参照電位が第２の期間に入力でき、第１の期間と第２の期間は重なるように設定された上記の電子装置である。
【００１３】
第ｎのセンスアンプ領域の参照電位が第（ｎ＋１）のセンスアンプ領域の書き込み電位より高くなるように設定された上記の電子装置である。
【００１４】
書き込み電位は、センスアンプの第１の出力信号と等しくなるように設定された上記の電子装置である。
【００１５】
その他の解決手段については、実施の形態を参照すればよい。
【発明の効果】
【００１６】
後述するように、高速性を保ちながら、多値データの読み出しをおこなうことができるＤＲＡＭあるいはそれと同等なメモリを有する電子装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】電子装置の構成例を示す図。
【図２】電子装置の構成例を示す図。
【図３】電子装置の構成例を示す図。
【図４】Ｒ／Ｗ回路の構成例を示す図。
【図５】Ｒ／Ｗ回路の動作例を示す図。
【図６】Ｒ／Ｗ回路の動作例を示す図。
【図７】センスアンプ領域の構成例を示す図。
【図８】センスアンプ領域の構成例を示す図。
【図９】センスアンプ領域の構成例を示す図。
【図１０】センスアンプ領域の構成例を示す図。
【図１１】センスアンプ領域の構成例を示す図。
【図１２】センスアンプ領域の構成例を示す図。
【図１３】Ｒ／Ｗ回路の構成例を示す図。
【図１４】Ｒ／Ｗ回路の動作例を示す図。
【図１５】センスアンプ領域の構成例を示す図。
【図１６】ＣＰＵの一例を示すブロック図。
【図１７】トランジスタの構成例を示す上面図及び断面図。
【図１８】トランジスタの構成例を示す断面図及びエネルギーバンド図。
【図１９】酸素が拡散する経路を示す断面図。
【図２０】トランジスタの構成例を示す上面図及び断面図。
【図２１】トランジスタの構成例を示す上面図及び断面図。
【図２２】トランジスタの構成例を示す上面図及び断面図。
【図２３】トランジスタの構成例を示す上面図及び断面図。
【図２４】トランジスタの構成例を示す上面図及び断面図。
【図２５】トランジスタの構成例を示す上面図及び断面図。
【図２６】メモリセルの構成例を示す断面図。
【図２７】メモリセルの構成例を示す断面図。
【図２８】トランジスタの構成例を示す断面図。
【図２９】電子装置の作製工程を説明するためのフローチャート及び斜視図の例。
【図３０】電子装置の例を示す図。
【発明を実施するための形態】
【００１８】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、以下の説明に限定されず、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ること、開示されている技術同士やその他の技術との組み合わせ等は当業者であれば容易に理解される。
【００１９】
本開示物では、説明を簡略化するために、図面には必要最小限のことのみ記載されていることがある。より利便性、操作性、性能等を高めるため、あるいはその他の目的のため、さまざまな回路素子（スイッチやトランジスタ、キャパシタ、抵抗、インダクタを含む）を付加してもよいことはいうまでもない。また、複数の回路素子が同時に動作するような記載に対しても、個別に動作が制御できるように変形してもよい。
【００２０】
したがって、本開示物は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２１】
以下の実施の形態においては、理解を容易にするため、具体的なビット数、電位や電圧を示すが、それ以外のビット数、電位や電圧であっても回路を適切に動作させることは可能である。なお、図において、例えば、［１］は、第１列の対象物を意味し、［１／２］は、第１列と第２列の対象物を意味する。例えば、ビット線ＢＬ［２］は、第２列のビット線を意味する。例えば、センスアンプ領域ＳＡＰｃ［１／２］は、第１列と第２列に関与するセンスアンプ領域ＳＡＰｃを意味する。また、特定の列を対象としない場合には、ビット線ＢＬ、センスアンプ領域ＳＡＰｃ、とのみ表記する。
【００２２】
また、以下の実施の形態の一に記載されている技術は実施の形態の一内あるいは他の実施の形態に記載されている技術やその他の技術と組み合わせることが可能である。
【００２３】
（実施の形態１）
本実施の形態では、多値データを記憶することのできるメモリセルからデータを読み出すための回路を有する電子装置を説明する。本実施の形態の電子装置では、（Ｎ＋１）値のデータが記憶されている場合、（Ｎ＋１）値のデータをそれぞれ異なる電位として記憶するメモリセルを有するメモリセルアレイ領域と、ビット線（とそれに接続する配線等）に放出された電荷によって得られる読み出し電位を参照電位と比較増幅するＮのセンスアンプ領域と、これらＮのセンスアンプ領域の全てをビット線に電気的に接続した後に、これらＮのセンスアンプ領域を互いに電気的に分離させるスイッチング素子とを有する電子装置である。センスアンプ領域は、それぞれ書き込み電位をビット線に出力することができ、それぞれのセンスアンプ領域で用いられる書き込み電位および参照電位は、ビット線に近いほど高い。
【００２４】
＜電子装置の構成例１＞
図１には、本実施の形態で説明する電子装置の一部のブロック図を示す。電子装置は、メモリセルアレイの領域（図１の上半分）と読み出し書き込み回路（Ｒ／Ｗ回路）の領域（図１の下半分）を有する。図１では、メモリセルアレイには、１Ｔ１Ｃ型（１つのセルトランジスタと１つのキャパシタとからなる構成）のメモリセルＭＣが示されているが、電子装置に適用できるメモリセルはこれに限らない。少なくとも、ビット線の一と１つのキャパシタの間に１つのセルトランジスタのソースとドレインを有する構成であればよい。
【００２５】
以下の例では、４値のデータを読み出せるＲ／Ｗ回路を示す。そのため、Ｒ／Ｗ回路は、３つのセンスアンプ領域（センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃ、センスアンプ領域ＳＡＰｅ）を有する。センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃ、センスアンプ領域ＳＡＰｅは、センスアンプを有する。
【００２６】
また、Ｒ／Ｗ回路は、ビット線ＢＬとセンスアンプ領域ＳＡＰａの間に、スイッチＳＷ０ａを有し、センスアンプ領域ＳＡＰａとセンスアンプ領域ＳＡＰｃの間には、スイッチＳＷ０ｃを有し、センスアンプ領域ＳＡＰｃとセンスアンプ領域ＳＡＰｅの間には、スイッチＳＷ０ｅを有する。スイッチＳＷ０ａ、スイッチＳＷ０ｃ、スイッチＳＷ０ｅは、それぞれ、制御線ＣＬ０ａ、制御線ＣＬ０ｃ、制御線ＣＬ０ｅにより制御される。
【００２７】
したがって、ビット線ＢＬとセンスアンプ領域ＳＡＰａは、スイッチＳＷ０ａによって、電気的に接続することや電気的に分離することが可能であり、センスアンプ領域ＳＡＰａとセンスアンプ領域ＳＡＰｃは、スイッチＳＷ０ｃによって、電気的に接続することや電気的に分離することが可能であり、センスアンプ領域ＳＡＰｃとセンスアンプ領域ＳＡＰｅは、スイッチＳＷ０ｅによって、電気的に接続することや電気的に分離することが可能である。
【００２８】
なお、図１では、スイッチＳＷ０ａとセンスアンプ領域ＳＡＰａの間の配線を配線ＢＬａ、センスアンプ領域ＳＡＰａとスイッチＳＷ０ｃの間の配線を配線ＢＬｂ、スイッチＳＷ０ｃとセンスアンプ領域ＳＡＰｃの間の配線を配線ＢＬｃ、センスアンプ領域ＳＡＰｃとスイッチＳＷ０ｅの間の配線を配線ＢＬｄ、スイッチＳＷ０ｅとセンスアンプ領域ＳＡＰｅの間の配線を配線ＢＬｅとする。
【００２９】
上述のように、スイッチＳＷ０ａは、ビット線ＢＬとセンスアンプ領域ＳＡＰａを電気的に接続することや電気的に分離することに利用できるが、ビット線ＢＬとセンスアンプ領域ＳＡＰａは、常時、電気的に接続されていてもよいので、スイッチＳＷ０ａを設けなくてもよい。
【００３０】
制御線ＣＬ０ａ、制御線ＣＬ０ｃ、制御線ＣＬ０ｅには、同じ信号が与えられてもよい。例えば、スイッチＳＷ０ａ、スイッチＳＷ０ｃ、スイッチＳＷ０ｅが同時にオンあるいはオフとなるようにしてもよい。その場合には、実質的に制御線ＣＬ０ａ、制御線ＣＬ０ｃ、制御線ＣＬ０ｅは同一のものとなる。
【００３１】
＜電子装置の構成例２＞
図２には、別の電子装置の例を示す。図２に示す電子装置では、１つのセンスアンプ領域（例えば、センスアンプ領域ＳＡＰａ［１／２］）を２つのビット線（ビット線ＢＬ［１］、ビット線ＢＬ［２］）に接続するメモリセルのデータの読み出しに用いることができる。
【００３２】
なお、ビット線ＢＬ［１］と配線ＢＬａ［１］の間に設けられるスイッチＳＷ０ａ［１］は、ビット線ＢＬ［２］と配線ＢＬａ［２］の間に設けられるスイッチＳＷ０ａ［２］とは独立に制御できる。同様に、配線ＢＬｂ［１］と配線ＢＬｃ［１］の間に設けられるスイッチＳＷ０ｃ［１］は、配線ＢＬｂ［２］と配線ＢＬｃ［２］の間に設けられるスイッチＳＷ０ｃ［２］とは独立に制御でき、配線ＢＬｄ［１］と配線ＢＬｅ［１］の間に設けられるスイッチＳＷ０ｅ［１］は、配線ＢＬｄ［２］と配線ＢＬｅ［２］の間に設けられるスイッチＳＷ０ｅ［２］とは独立に制御できる。
【００３３】
すなわち、スイッチＳＷ０ａ［１］は制御線ＣＬ０ａにより、スイッチＳＷ０ａ［２］は制御線ＣＬＢ０ａにより制御される。同様に、スイッチＳＷ０ｃ［１］は制御線ＣＬ０ｃにより、スイッチＳＷ０ｃ［２］は制御線ＣＬＢ０ｃにより制御され、スイッチＳＷ０ｅ［１］は制御線ＣＬ０ｅにより、スイッチＳＷ０ｅ［２］は制御線ＣＬＢ０ｅにより制御される。
【００３４】
典型的には、スイッチＳＷ０ａ［１］はスイッチＳＷ０ａ［２］と同時にオンとならないように、スイッチＳＷ０ｃ［１］はスイッチＳＷ０ｃ［２］と同時にオンとならないように、スイッチＳＷ０ｅ［１］はスイッチＳＷ０ｅ［２］と同時にオンとならないように、それぞれ設定される。
【００３５】
例えば、スイッチＳＷ０ａ［１］、スイッチＳＷ０ｃ［１］、スイッチＳＷ０ｅ［１］が同じ信号で動作し、また、スイッチＳＷ０ａ［２］、スイッチＳＷ０ｃ［２］、スイッチＳＷ０ｅ［２］が同じ信号で動作するように構成され、また、スイッチＳＷ０ａ［１］とスイッチＳＷ０ａ［２］が同時にオンとならないように設定される。
【００３６】
図２に示す電子装置においても、ビット線ＢＬ［１］とセンスアンプ領域ＳＡＰａ［１／２］およびビット線ＢＬ［２］とセンスアンプ領域ＳＡＰａ［１／２］は、常時、電気的に接続されていてもよいので、スイッチＳＷ０ａ［１］とスイッチＳＷ０ａ［２］を設けなくてもよい。
【００３７】
＜電子装置の構成例３＞
図３には別の電子装置の構成例を示す。図３に示す電子装置では、３つのビット線（ビット線ＢＬ１、ビット線ＢＬ２、ビット線ＢＬ３）のうちの１つが、それぞれと配線ＢＬａの間に設けられたスイッチ（スイッチＳＷ０ａ１、スイッチＳＷ０ａ２、スイッチＳＷ０ａ３）によって選択される。
【００３８】
スイッチＳＷ０ａ１、スイッチＳＷ０ａ２、スイッチＳＷ０ａ３は、それぞれ、制御線ＣＬ０ａ１、制御線ＣＬ０ａ２、制御線ＣＬ０ａ３により独立して制御される。典型的には、スイッチＳＷ０ａ１、スイッチＳＷ０ａ２、スイッチＳＷ０ａ３は、それらの２つ以上が同時にオンとならないように設定される。
【００３９】
複数の短いビット線の一を任意に選択して、データの読み出しをおこなうことは、ビット線の静電容量が小さくなるので、エラーを防ぐ点で有利である。具体的な例を示す。例えば、１本あたり２５６個のメモリセルを有するビット線を１つ有する通常の構成のメモリ装置と、１本あたり６４個のメモリセルを有するビット線を４つ有し、４つのビット線とセンスアンプとの接続を切り替えることのできる構成のメモリ装置を比較する。両者とも２５６ビットのメモリ容量を有する。
【００４０】
一方、データを読み出す際のビット線の静電容量を比較すると、後者のほうが前者よりも十分に小さくなることがわかる。その結果、後者の読み出し精度が高まる。このことは、メモリ装置が多値であるか否かを問わないが、多値データはより細かな電位変動を検出する必要があるので、後者の構成は多値データを読み出すメモリ装置においてより有利であると言える。一方で、メモリセルＭＣのキャパシタからのリーク電流が大きい場合には、選択できるビット線の数が制約される。
【００４１】
図３の例では、３つのビット線から一を選択する方式であるが、キャパシタからのリーク電流を十分に抑制できれば、リフレッシュの頻度を下げることができ、より多くのビット線から一を選択することができる。キャパシタからのリーク電流の要因の一は、オフ状態のセルトランジスタのソースドレイン間のリーク電流（オフ電流）であるが、後述する（ワイドギャップ）酸化物を半導体に用いたトランジスタ（ＯＳトランジスタ）はオフ電流が極めて小さいという特徴を有するので好適である。
【００４２】
＜Ｒ／Ｗ回路の構成例１＞
図４には図１の電子装置に用いられるＲ／Ｗ回路の構成例を示す。上述のように、Ｒ／Ｗ回路は、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃ、センスアンプ領域ＳＡＰｅを有する。
【００４３】
センスアンプ領域ＳＡＰａは、センスアンプＳＡａを有する。センスアンプＳＡａには、信号電位入力端子ＩＮ、参照電位入力端子ＩＮＢ、出力端子ＯＵＴ、反対出力端子ＯＵＴＢを有するものとするが、多くの場合、信号電位入力端子ＩＮと出力端子ＯＵＴ、参照電位入力端子ＩＮＢと反対出力端子ＯＵＴＢは、それぞれ、一体となっている。
【００４４】
センスアンプ領域ＳＡＰａは、スイッチＳＷ１ａ、スイッチＳＷ２ａ、スイッチＳＷ３ａ、スイッチＳＷ４ａ、スイッチＳＷ５ａを有する。スイッチＳＷ３ａとスイッチＳＷ４ａは配線ＢＬａと配線ＢＬｂの間に並列に設けられる。
【００４５】
スイッチＳＷ１ａとスイッチＳＷ４ａは、出力端子ＯＵＴと反対出力端子ＯＵＴＢのいずれか一方あるいは双方の電位に応じて動作する。つまり、センスアンプＳＡａの信号電位入力端子ＩＮと参照電位入力端子ＩＮＢの相対的な差に応じて動作する。
【００４６】
また、スイッチＳＷ１ａはスイッチＳＷ４ａと反対の動作となる構成である。すなわち、スイッチＳＷ１ａがオンであれば、スイッチＳＷ４ａはオフであり、スイッチＳＷ１ａがオフであれば、スイッチＳＷ４ａはオンとなるような構成である。
【００４７】
典型的には、センスアンプを活性化する前の信号電位入力端子ＩＮの電位が参照電位入力端子ＩＮＢの電位よりも高かった場合には、スイッチＳＷ１ａがオン（スイッチＳＷ４ａがオフ）となり、低かった場合にはスイッチＳＷ１ａがオフ（スイッチＳＷ４ａがオン）となるように構成される。
【００４８】
スイッチＳＷ１ａがオンである場合には、書き込み電位ＶＤＤａ（例えば、＋４Ｖ）の一部あるいは全部がスイッチＳＷ１ａを介して配線ＢＬａに供給される。なお、書き込み電位は、出力端子ＯＵＴと反対出力端子ＯＵＴＢのいずれか一方の電位でもよい。スイッチＳＷ４ａがオンであるとき、配線ＢＬａが配線ＢＬｂと電気的に接続される。
【００４９】
スイッチＳＷ２ａ、スイッチＳＷ３ａ、スイッチＳＷ５ａは制御線ＣＬ１ａによって制御される。この例では、すべて同じように動作するように構成される。すなわち、スイッチＳＷ２ａ、スイッチＳＷ３ａ、スイッチＳＷ５ａはすべてオンであるか、すべてオフであるように構成されている。しかし、それぞれ独立に動作するように構成されていてもよい。
【００５０】
スイッチＳＷ２ａがオンであるとき、配線ＢＬａの電位はスイッチＳＷ２ａを介して、信号電位入力端子ＩＮに供給される。スイッチＳＷ３ａがオンであるとき、配線ＢＬａが配線ＢＬｂと電気的に接続される。スイッチＳＷ５ａがオンであるとき、参照電位入力端子ＩＮＢにはスイッチＳＷ５ａを介して参照電位ＶＲＥＦａ（例えば、＋１．７５Ｖ）が入力される。
【００５１】
センスアンプ領域ＳＡＰｃの構成はセンスアンプ領域ＳＡＰａと同じであるが用いられる電位が異なる。センスアンプ領域ＳＡＰｃのスイッチＳＷ１ｃ、スイッチＳＷ２ｃ、スイッチＳＷ３ｃ、スイッチＳＷ４ｃ、スイッチＳＷ５ｃは、センスアンプ領域ＳＡＰａのスイッチＳＷ１ａ、スイッチＳＷ２ａ、スイッチＳＷ３ａ、スイッチＳＷ４ａ、スイッチＳＷ５ａにそれぞれ対応する。スイッチＳＷ２ｃ、スイッチＳＷ３ｃ、スイッチＳＷ５ｃは、制御線ＣＬ１ｃにより制御されるように構成される。
【００５２】
センスアンプ領域ＳＡＰｃの書き込み電位ＶＤＤｃは、書き込み電位ＶＤＤａよりも低く、例えば、＋３Ｖである。参照電位ＶＲＥＦｃも、参照電位ＶＲＥＦａより低く、例えば、＋１．２５Ｖである。
【００５３】
センスアンプ領域ＳＡＰｅの構成は、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃの構成とやや異なる。また、用いられる電位も異なる。センスアンプ領域ＳＡＰｅは、スイッチＳＷ１ｅ、スイッチＳＷ２ｅ、スイッチＳＷ３ｅ、スイッチＳＷ４ｅ、スイッチＳＷ５ｅを有する。
【００５４】
スイッチＳＷ１ｅ、スイッチＳＷ２ｅとスイッチＳＷ５ｅは、センスアンプ領域ＳＡＰａのスイッチＳＷ１ａ、スイッチＳＷ２ａ、スイッチＳＷ５ａ（あるいは、センスアンプ領域ＳＡＰｃのスイッチＳＷ１ｃ、スイッチＳＷ２ｃ、スイッチＳＷ５ｃ）にそれぞれ対応し、同様な動作をおこなう。
【００５５】
センスアンプ領域ＳＡＰｅの書き込み電位ＶＤＤｅは、書き込み電位ＶＤＤｃよりも低く、例えば、＋２Ｖである。参照電位ＶＲＥＦｅも、参照電位ＶＲＥＦｃより低く、例えば、＋０．７５Ｖである。
【００５６】
スイッチＳＷ１ａとスイッチＳＷ４ａと同様に、スイッチＳＷ１ｅとスイッチＳＷ４ｅは、出力端子ＯＵＴと反対出力端子ＯＵＴＢのいずれか一方あるいは双方の電位に応じて動作する。また、スイッチＳＷ１ｅはスイッチＳＷ４ｅと反対の動作となる構成である。
【００５７】
スイッチＳＷ２ｅとスイッチＳＷ５ｅは、制御線ＣＬ１ｅによって制御される。この例では、すべて同じように動作するように構成される。しかし、スイッチＳＷ３ｅは、スイッチＳＷ３ａやスイッチＳＷ３ｃとは異なり、スイッチＳＷ２ｅ、スイッチＳＷ５ｅとは独立に動作するように構成される。典型的には、スイッチＳＷ３ｅは、スイッチＳＷ２ｅ、スイッチＳＷ５ｅと同時にオンとならないように設定される。例えば、スイッチＳＷ２ｅ、スイッチＳＷ５ｅがオンであるときにはスイッチＳＷ３ｅはオフであり、スイッチＳＷ３ｅがオンであるときにはスイッチＳＷ２ｅ、スイッチＳＷ５ｅはオフである。ここでは、スイッチＳＷ３ｅは制御線ＣＬ２ｅにより制御される。
【００５８】
スイッチＳＷ３ｅとスイッチＳＷ４ｅは、配線ＢＬｅと低電源電位ＶＳＳ（例えば、０Ｖ）であるノードとの間に直列に設けられる。図４では、配線ＢＬｅ側にスイッチＳＷ３ｅが設けられているが、この順序は逆でもよい。
【００５９】
制御線ＣＬ１ａ、制御線ＣＬ１ｃ、制御線ＣＬ１ｅには、同じ信号が与えられてもよい。例えば、スイッチＳＷ２ａ、スイッチＳＷ３ａ、スイッチＳＷ５ａ、スイッチＳＷ２ｃ、スイッチＳＷ３ｃ、スイッチＳＷ５ｃ、スイッチＳＷ２ｅ、スイッチＳＷ５ｅが同時にオンあるいはオフとなるようにしてもよい。その場合には、実質的に制御線ＣＬ１ａ、制御線ＣＬ１ｃ、制御線ＣＬ１ｅは同一のものとなる。
【００６０】
図４には、メモリセルの電荷がビット線ＢＬに放出された直後の動作例を示す。このとき、ビット線ＢＬから配線ＢＬｄまで電気的に接続された状態とする。そのため、スイッチＳＷ０ａ、スイッチＳＷ０ｃ、スイッチＳＷ０ｅ、スイッチＳＷ３ａ、スイッチＳＷ３ｃをオンとする。なお、スイッチＳＷ３ｅはオフとする。
【００６１】
また、センスアンプＳＡａ、センスアンプＳＡｃ、センスアンプＳＡｅは不活性な状態であるが、それぞれの信号電位入力端子ＩＮには、このときのビット線ＢＬの電位（読み出し電位）が、オンであるスイッチＳＷ２ａ、スイッチＳＷ２ｃ、スイッチＳＷ２ｅを介して、入力される。
【００６２】
同時に、センスアンプＳＡａ、センスアンプＳＡｃ、センスアンプＳＡｅの参照電位入力端子ＩＮＢには、それぞれ、＋１．７５Ｖ、＋１．２５Ｖ、＋０．７５Ｖの電位が入力される。以上の状態は、図４に示されている。
【００６３】
ここでは、１つのメモリセルのキャパシタのビット線側の電位（書き込まれていた電位）は、＋４Ｖ、＋３Ｖ、＋２Ｖ、０Ｖのいずれかであり、メモリセルの電荷がビット線ＢＬ（および、それに電気的に接続する配線等）に放出された後、読み出し電位は、書き込まれていた電位が＋４Ｖ、＋３Ｖ、＋２Ｖ、０Ｖである場合、それぞれ、＋２Ｖ、＋１．５Ｖ、＋１Ｖ、０Ｖとなるものとする。つまり、メモリセルの電荷が放出される前のビット線ＢＬ（および、それに電気的に接続する配線等）の電位は０Ｖであるとする。しかし、メモリセルの電荷が放出される前にビット線ＢＬ（および、それに電気的に接続する配線等）がその他の電位（例えば、＋２Ｖ）にプリチャージされていてもよい。
【００６４】
なお、書き込まれていた電位が＋４Ｖ、＋３Ｖ、＋２Ｖ、０Ｖである場合のデータを、それぞれ、二進数表記で、データ“１１”、データ“１０”、データ“０１”、データ“００”とする。
【００６５】
次に、スイッチＳＷ０ａ、スイッチＳＷ０ｃ、スイッチＳＷ０ｅ、スイッチＳＷ２ａ、スイッチＳＷ２ｃ、スイッチＳＷ２ｅ、スイッチＳＷ３ａ、スイッチＳＷ３ｃをオフとする。この結果、ビット線ＢＬ、配線ＢＬａ、配線ＢＬｂ、配線ＢＬｃ、配線ＢＬｄ、配線ＢＬｅは、互いに電気的に分離された状態となる。
【００６６】
その後、センスアンプＳＡａ、センスアンプＳＡｃ、センスアンプＳＡｅを活性化させて、それぞれの信号電位入力端子ＩＮと参照電位入力端子ＩＮＢの電位の差を増幅する。その結果によって、スイッチＳＷ１ａ、スイッチＳＷ１ｃ、スイッチＳＷ１ｅ、スイッチＳＷ４ａ、スイッチＳＷ４ｃ、スイッチＳＷ４ｅの状態（オンかオフか）が決定される。
【００６７】
例えば、読み出し電位が、＋１．５Ｖであれば、センスアンプＳＡｅとセンスアンプＳＡｃの信号電位入力端子ＩＮの電位は、参照電位入力端子ＩＮＢの電位より高いので、スイッチＳＷ１ｃとＳＷ１ｅはオンであり、逆に、スイッチＳＷ４ｃとＳＷ４ｅはオフである。
【００６８】
この結果、配線ＢＬｃにはスイッチＳＷ１ｃを介して、書き込み電位ＶＤＤｃが、配線ＢＬｅにはスイッチＳＷ１ｅを介して、書き込み電位ＶＤＤｅが供給されるが、スイッチＳＷ３ｃとＳＷ４ｃ、スイッチＳＷ３ｅとＳＷ４ｅがともにオフであるので、配線ＢＬｃ、配線ＢＬｄ、配線ＢＬｅは、互いに電気的に分離した状態となる。
【００６９】
一方、センスアンプＳＡａの信号電位入力端子ＩＮの電位は、参照電位入力端子ＩＮＢの電位より低いので、スイッチＳＷ１ａはオフであり、その結果、配線ＢＬａには書き込み電位ＶＤＤａが供給されない。逆に、スイッチＳＷ４ａはオンであるので、配線ＢＬａは配線ＢＬｂと電気的に接続する状態となる。
【００７０】
このように、読み出し電位に応じて、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃ、センスアンプ領域ＳＡＰｅの中のスイッチの状態が変化する。
【００７１】
その後、スイッチＳＷ０ａ、スイッチＳＷ０ｃ、スイッチＳＷ０ｅをオンとすると、ビット線ＢＬから配線ＢＬｃまでが電気的に接続された状態となる。そのため、ビット線ＢＬの電位は書き込み電位ＶＤＤｃ（例えば、＋３Ｖ）となる。この電位は、データが読み出された（電荷を放出した）メモリセルが記憶していたデータに相当するものであり、そのメモリセルに再書き込みされることとなる。したがって、そのメモリセルにはデータ”１０”が再書き込みされる。
【００７２】
一方、スイッチＳＷ３ｃ、スイッチＳＷ４ｃ、スイッチＳＷ４ｅがオフであるので、配線ＢＬｃと配線ＢＬｅの間、配線ＢＬｅと低電源電位ＶＳＳのノードの間は電気的に分離した状態となる。
【００７３】
このようにして、データの読み出しと再書き込みがおこなわれる。図５は、上記の操作を示すタイミングチャートである。Ｒ／Ｗ回路に外部から与えられる信号は、制御線ＣＬ０ａ、制御線ＣＬ０ｃ、制御線ＣＬ０ｅ、制御線ＣＬ１ａ、制御線ＣＬ１ｃ、制御線ＣＬ１ｅ、制御線ＣＬ２ｅに供給される。
【００７４】
具体的には、データの読み出しのために、第１の期間では、制御線ＣＬ０ａ、制御線ＣＬ０ｃ、制御線ＣＬ０ｅ、制御線ＣＬ１ａ、制御線ＣＬ１ｃ、制御線ＣＬ１ｅに、それらが制御するスイッチがオンとなるような信号が与えられる。その後、第２の期間では、それらのスイッチをオフとするような信号が与えられる。第２の期間では、センスアンプが活性化される。その後、第３の期間では、データの再書き込みのために制御線ＣＬ０ａ、制御線ＣＬ０ｃ、制御線ＣＬ０ｅ、制御線ＣＬ２ｅに、それらが制御するスイッチがオンとなるような信号が与えられ、その後、それらのスイッチをオフとするような信号が与えられる。
【００７５】
図２に示す回路では、これに制御線ＣＬＢ０ａ、制御線ＣＬＢ０ｃ、制御線ＣＬＢ０ｅ、制御線ＣＬＢ１ａ、制御線ＣＬＢ１ｃ、制御線ＣＬＢ１ｅ、制御線ＣＬＢ２ｅも加わる（詳細は後述される）。図５には、制御線ＣＬＢ０ａ、制御線ＣＬＢ０ｃ、制御線ＣＬＢ０ｅ、制御線ＣＬＢ１ａ、制御線ＣＬＢ１ｃ、制御線ＣＬＢ１ｅ、制御線ＣＬＢ２ｅに供給される信号も記載しているが、いずれにも、それらが関与するスイッチをオンとするような信号は供給されない。
【００７６】
なお、図３に示す回路では、スイッチＳＷ０ａ１、スイッチＳＷ０ａ２、スイッチＳＷ０ａ３の２以上が同時にオンとならないような信号が、制御線ＣＬ０ａ１、制御線ＣＬ０ａ２、制御線ＣＬ０ａ３に供給される（図５には示されていない）。
【００７７】
上記の例では、読み出し電位が＋１．５Ｖ（メモリセルに書き込まれていた電位が＋３Ｖ、メモリセルに保持されていたデータがデータ“１０”）である場合を説明したが、他のデータでも同様である。データ“１１”、データ“０１”、データ“００”を読み出した後のＲ／Ｗ回路のスイッチの状態を、それぞれ、図６（Ａ）、図６（Ｂ）、図６（Ｃ）に示す。
【００７８】
例えば、データ“１１”（読み出し電位が＋２Ｖ、書き込まれていた電位が＋４Ｖ）の場合には、スイッチＳＷ１ａ、スイッチＳＷ１ｃ、スイッチＳＷ１ｅがオンであり、スイッチＳＷ４ａ、スイッチＳＷ４ｃ、スイッチＳＷ４ｅがオフであるため、ビット線ＢＬには、スイッチＳＷ１ａを介して、書き込み電位ＶＤＤａ（例えば、＋４Ｖ）が供給される。
【００７９】
また、データ“０１”（読み出し電位が＋１Ｖ、書き込まれていた電位が＋２Ｖ）の場合には、スイッチＳＷ４ａ、スイッチＳＷ４ｃ、スイッチＳＷ１ｅがオンであり、スイッチＳＷ１ａ、スイッチＳＷ１ｃ、スイッチＳＷ４ｅがオフであるため、ビット線ＢＬには、スイッチＳＷ１ｅ（とスイッチＳＷ４ａとスイッチＳＷ４ｃ）を介して、書き込み電位ＶＤＤｅ（例えば、＋２Ｖ）が供給される。
【００８０】
また、データ“００”（読み出し電位が０Ｖ、書き込まれていた電位が０Ｖ）の場合には、スイッチＳＷ４ａ、スイッチＳＷ４ｃ、スイッチＳＷ４ｅがオンであり、スイッチＳＷ１ａ、スイッチＳＷ１ｃ、スイッチＳＷ１ｅがオフであるため、ビット線ＢＬには、スイッチＳＷ４ｅ（とスイッチＳＷ４ａとスイッチＳＷ４ｃ）を介して、低電源電位ＶＳＳ（例えば、０Ｖ）が供給される。
【００８１】
以上のように、Ｒ／Ｗ回路は、ビット線ＢＬと、スイッチＳＷ０ａ、スイッチＳＷ０ｃ、スイッチＳＷ０ｅと、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃ、センスアンプ領域ＳＡＰｅとを有し、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃ、センスアンプ領域ＳＡＰｅはそれぞれ、配線ＢＬａ、配線ＢＬｃ、配線ＢＬｅと接続する第１の端子を有し、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃはそれぞれ配線ＢＬｂ、配線ＢＬｄと接続する第２の端子を有し、センスアンプ領域ＳＡＰａの第１の端子と第２の端子とセンスアンプ領域ＳＡＰｃの第１の端子と第２の端子は、回路図において、この順に並び、同様に、センスアンプ領域ＳＡＰｃの第１の端子と第２の端子とセンスアンプ領域ＳＡＰｅの第１の端子と第２の端子は、回路図において、この順に並び、ビット線ＢＬとセンスアンプ領域ＳＡＰａの第１の端子間にはスイッチＳＷ０ａを有し、ビット線ＢＬとセンスアンプ領域ＳＡＰａの第１の端子は、スイッチＳＷ０ａを用いることにより、電気的に接続することと電気的に分離することが可能であり、センスアンプ領域ＳＡＰａの第２の端子とセンスアンプ領域ＳＡＰｃの第１の端子の間にはスイッチＳＷ０ｃを有し、センスアンプ領域ＳＡＰａの第２の端子とセンスアンプ領域ＳＡＰｃの第１の端子とは、スイッチＳＷ０ｃを用いることにより、電気的に接続することや電気的に分離することが可能であり、センスアンプ領域ＳＡＰｃの第２の端子とセンスアンプ領域ＳＡＰｅの第１の端子の間にはスイッチＳＷ０ｅを有し、センスアンプ領域ＳＡＰｃの第２の端子とセンスアンプ領域ＳＡＰｅの第１の端子とは、スイッチＳＷ０ｅを用いることにより、電気的に接続することや電気的に分離することが可能であり、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃ、センスアンプ領域ＳＡＰｅのそれぞれは、センスアンプと、センスアンプの出力に応じて動作するスイッチ（後述されるｎ型トランジスタＭ１ａｎ、ｎ型トランジスタＭ２ａｎ、ｎ型トランジスタＭ３ａｎ、ｎ型トランジスタＭ４ａｎ等）を有する。
【００８２】
これらのスイッチを用いることで、第１の端子と第２の端子とを電気的に接続することと、電気的に分離することが可能であり、センスアンプの増幅過程が終了した段階で、以下のいずれかの状態となる。
【００８３】
（Ａ）ビット線ＢＬとセンスアンプ領域ＳＡＰａの第１の端子が電気的に接続された状態であり、センスアンプ領域ＳＡＰａの第１の端子と第２の端子、とセンスアンプ領域ＳＡＰｃの第１の端子と第２の端子がそれぞれ電気的に分離した状態（データ“１１”に相当）。
【００８４】
（Ｂ）ビット線ＢＬとセンスアンプ領域ＳＡＰｃの第１の端子が電気的に接続された状態であり、センスアンプ領域ＳＡＰｃの第１の端子と第２の端子が電気的に分離した状態（データ“１０”に相当）。
【００８５】
（Ｃ）ビット線ＢＬとセンスアンプ領域ＳＡＰｅの第１の端子が電気的に接続され、センスアンプ領域ＳＡＰｅの第１の端子と第２の端子が電気的に分離した状態（データ“０１”に相当）。
【００８６】
（Ｄ）ビット線ＢＬとセンスアンプ領域ＳＡＰｅの第２の端子が電気的に接続された状態（データ“００”に相当）。
【００８７】
そして、この結果として、ビット線ＢＬの電位が、読み出し電位に応じたものとなる（ビット線ＢＬに読み出されたデータに応じた電位が書き込まれる）。なお、読み出し電位（増幅直前のビット線ＢＬの電位）、増幅後のセンスアンプＳＡａ、センスアンプＳＡｃ、センスアンプＳＡｅの出力端子ＯＵＴの電位、再書き込み時のビット線ＢＬの電位は、表１のようになる。
【００８８】
【表１】
2016219090.tif 000003
【００８９】
また、増幅後のスイッチＳＷ１ａ、スイッチＳＷ４ａ、スイッチＳＷ１ｃ、スイッチＳＷ４ｃ、スイッチＳＷ１ｅ、スイッチＳＷ４ｅ（いずれも、センスアンプＳＡａ、センスアンプＳＡｃ、センスアンプＳＡｅの出力端子ＯＵＴの電位によって状態が決定される）の状態は、表２のようになる。
【００９０】
【表２】
2016219090.tif 000004
【００９１】
（実施の形態２）
＜センスアンプ領域の構成例１＞
図７（Ａ）および図７（Ｂ）に、図１のセンスアンプ領域ＳＡＰａ［１］とセンスアンプ領域ＳＡＰｅ［１］に、用いることのできる回路の例をそれぞれ示す。
【００９２】
図７（Ａ）において、インバータＩＮＶＡａ［１］とインバータＩＮＶＢａ［１］は、それぞれの出力信号が他に入力される構成（インバータループ）であり、センスアンプとして用いられる。つまり、インバータＩＮＶＡａ［１］とインバータＩＮＶＢａ［１］は、図４におけるセンスアンプＳＡａ［１］に相当する。インバータＩＮＶＡａ［１］とインバータＩＮＶＢａ［１］には、電源電位として、それぞれ、ＶＤＤａ（例えば、＋４Ｖ）とＶＳＳ（例えば、０Ｖ）が供給される。
【００９３】
なお、インバータＩＮＶＡａ［１］とインバータＩＮＶＢａ［１］に供給される電源電位は、固定されていてもよいし、変動してもよい。例えば、インバータＩＮＶＡａ［１］（インバータＩＮＶＢａ［１］）として、クロックドインバータを用いる場合には、インバータＩＮＶＡａ［１］（インバータＩＮＶＢａ［１］）を活性化するには、インバータＩＮＶＡａ［１］（インバータＩＮＶＢａ［１］）と電源との間に設けられたスイッチトランジスタ（図示せず）をオンとすればよい。逆に非活性化するには、スイッチトランジスタをオフとすればよい。
【００９４】
一方、インバータに供給される電源電位を変動させることでも、インバータを活性化させ、非活性化させることができる。例えば、インバータＩＮＶＡａ［１］（インバータＩＮＶＢａ［１］）の第１の電源端子と第２の電源端子の電位をともに同じ電位（例えば、参照電位ＶＲＥＦａと同じ電位）に保持し、その後、第１の電源端子の電位を書き込み電位ＶＤＤａに、第２の電源端子の電位を低電源電位ＶＳＳに、連続的に変動させることで、インバータＩＮＶＡａ［１］（インバータＩＮＶＢａ［１］）を活性化させてもよい。
【００９５】
ｎ型トランジスタＭ１ａｎ［１］、ｎ型トランジスタＭ２ａｎ［１］、ｎ型トランジスタＭ３ａｎ［１］、ｎ型トランジスタＭ４ａｎ［１］、ｎ型トランジスタＭ５ａｎ［１］は、それぞれ、図４におけるスイッチＳＷ１ａ［１］、スイッチＳＷ２ａ［１］、スイッチＳＷ３ａ［１］、スイッチＳＷ４ａ［１］、スイッチＳＷ５ａ［１］に相当する。
【００９６】
図１および図４のセンスアンプ領域ＳＡＰｃ［１］も図７（Ａ）に示すものと同様な構成とできる。ただし、インバータには、電源電位として、ＶＤＤｃ（例えば、＋３Ｖ）とＶＳＳ（例えば、０Ｖ）が供給される。
【００９７】
図７（Ｂ）において、インバータＩＮＶＡｅ［１］とインバータＩＮＶＢｅ［１］は、図４におけるセンスアンプＳＡｅ［１］に相当する。インバータＩＮＶＡｅ［１］とインバータＩＮＶＢｅ［１］には、電源電位として、それぞれ、ＶＤＤｅ（例えば、＋２Ｖ）とＶＳＳ（例えば、０Ｖ）が供給される。
【００９８】
ｎ型トランジスタＭ１ｅｎ［１］、ｎ型トランジスタＭ２ｅｎ［１］、ｎ型トランジスタＭ３ｅｎ［１］、ｎ型トランジスタＭ４ｅｎ［１］、ｎ型トランジスタＭ５ｅｎ［１］は、それぞれ、図４におけるスイッチＳＷ１ｅ［１］、スイッチＳＷ２ｅ［１］、スイッチＳＷ３ｅ［１］、スイッチＳＷ４ｅ［１］、スイッチＳＷ５ｅ［１］に相当する。
【００９９】
以上において、ｎ型トランジスタＭ１ａｎ［１］、ｎ型トランジスタＭ２ａｎ［１］、ｎ型トランジスタＭ３ａｎ［１］、ｎ型トランジスタＭ４ａｎ［１］、ｎ型トランジスタＭ５ａｎ［１］、ｎ型トランジスタＭ１ｅｎ［１］、ｎ型トランジスタＭ２ｅｎ［１］、ｎ型トランジスタＭ３ｅｎ［１］、ｎ型トランジスタＭ４ｅｎ［１］、ｎ型トランジスタＭ５ｅｎ［１］等はシリコントランジスタを用いてもよい。
【０１００】
しかし、それらの全部あるいは一部を、ＯＳトランジスタを用いて構成してもよい。ＯＳトランジスタは使用時にソースドレイン間に印加できる電圧やソースゲート間に印加できる電圧の上限が高い（耐圧に優れている）ので、動作電圧を高くできる。そのため、データによるビット線の電位変動が大きくでき、多値データの読み出しに有利である。メモリセルＭＣのセルトランジスタに関しても同様である。
【０１０１】
＜センスアンプ領域の構成例２＞
図８および図９に、図２のセンスアンプ領域ＳＡＰａ［１／２］とセンスアンプ領域ＳＡＰｅ［１／２］に、用いることのできる回路の例をそれぞれ示す。図２のセンスアンプ領域ＳＡＰａ［１／２］は、図４に示すセンスアンプ領域ＳＡＰａ［１］を２つ組み合わせたような構造であり、センスアンプＳＡａ［１］（つまり、インバータＩＮＶＡｅ［１］とインバータＩＮＶＢｅ［１］）を中心にして、スイッチ等が左右対称に配置される。図２のセンスアンプ領域ＳＡＰｅ［１／２］も同様である。
【０１０２】
図２において、スイッチＳＷ０ａ［１］とスイッチＳＷ０ａ［２］が同時にオンとならないように設定されているのと同様に、図８のセンスアンプ領域ＳＡＰａ［１／２］においても、ｎ型トランジスタＭ２ａｎ［１］とｎ型トランジスタＭ２ａｎ［２］は同時にオンとならないように設定される。ｎ型トランジスタＭ３ａｎ［１］とｎ型トランジスタＭ３ａｎ［２］、ｎ型トランジスタＭ５ａｎ［１］とｎ型トランジスタＭ５ａｎ［２］に関しても同様である。
【０１０３】
したがって、例えば、ｎ型トランジスタＭ２ａｎ［１］、ｎ型トランジスタＭ３ａｎ［１］、ｎ型トランジスタＭ５ａｎ［１］を制御線ＣＬ１ａで制御し、ｎ型トランジスタＭ２ａｎ［２］、ｎ型トランジスタＭ３ａｎ［２］、ｎ型トランジスタＭ５ａｎ［２］を制御線ＣＬＢ１ａで制御する構成とする。
【０１０４】
センスアンプ領域ＳＡＰｅ［１／２］に関しても同様であり、図９に示すように、ｎ型トランジスタＭ２ｅｎ［１］とｎ型トランジスタＭ２ｅｎ［２］、ｎ型トランジスタＭ３ｅｎ［１］とｎ型トランジスタＭ３ｅｎ［２］、ｎ型トランジスタＭ５ｅｎ［１］とｎ型トランジスタＭ５ｅｎ［２］は同時にオンとならないように設定される。
【０１０５】
したがって、例えば、ｎ型トランジスタＭ２ｅｎ［１］とｎ型トランジスタＭ５ｅｎ［１］を制御線ＣＬ１ｅで制御し、ｎ型トランジスタＭ２ｅｎ［２］とｎ型トランジスタＭ５ｅｎ［２］を制御線ＣＬＢ１ｅで制御する構成とする。ｎ型トランジスタＭ３ｅｎ［１］は制御線ＣＬ２ｅで、ｎ型トランジスタＭ３ｅｎ［２］は制御線ＣＬＢ２ｅで、それぞれ制御される。
【０１０６】
図２のセンスアンプ領域ＳＡＰｃ［１／２］は、図８のセンスアンプ領域ＳＡＰａ［１／２］と同様な構成となる。ただし、インバータには、電源電位として、ＶＤＤｃ（例えば、＋３Ｖ）とＶＳＳ（例えば、０Ｖ）が供給される。
【０１０７】
＜センスアンプ領域の構成例３＞
以上の例では、トランジスタはｎ型トランジスタを用いたが、その一部あるいは全部をｐ型トランジスタとしてもよい。図１０には、図８に示すセンスアンプ領域ＳＡＰａ［１／２］において、ｎ型トランジスタＭ１ａｎ［１］、ｎ型トランジスタＭ１ａｎ［２］を、ｐ型トランジスタＭ１ａｐ［１］、ｐ型トランジスタＭ１ａｐ［２］で置き換えた例である。センスアンプ領域ＳＡＰｃやセンスアンプ領域ＳＡＰｅでも同様にできる。
【０１０８】
図８において、ｎ型トランジスタＭ１ａｎ［１］は、図４のスイッチＳＷ１ａ［１］に相当する。同様な機能はｐ型トランジスタでも実行できる。なお、この場合、同等な動作をおこなうためには、ｐ型トランジスタＭ１ａｐ［１］はインバータＩＮＶＢａ［１］の出力信号に応じて制御される必要がある。そのため、ｐ型トランジスタＭ１ａｐ［１］のゲートはインバータＩＮＶＢａ［１］の出力端子に接続される。同様に、ｐ型トランジスタＭ１ａｐ［２］のゲートはインバータＩＮＶＡａ［１］の出力端子に接続される。
【０１０９】
＜センスアンプ領域の構成例４＞
図４のスイッチＳＷ１ａ［１］に相当する機能は、いわゆるトランスファーゲート回路を用いても実行できる。図１１には、その例を示す。図１１において、ｎ型トランジスタＭ１ａｎ［１］とｐ型トランジスタＭ１ａｐ［１］がトランスファーゲート回路となり、スイッチＳＷ１ａ［１］に相当する機能を実行できる。
【０１１０】
なお、トランスファーゲート回路は、スイッチＳＷ４ａ［１］、スイッチＳＷ４ａ［２］に相当する部分やそのほかの部分に用いてもよい。センスアンプ領域ＳＡＰｃやセンスアンプ領域ＳＡＰｅでも同様にできる。
【０１１１】
＜センスアンプ領域の構成例５＞
図７（Ａ）に示すセンスアンプ領域ＳＡＰａ［１］において、ｎ型トランジスタＭ３ａｎ［１］は、読み出し過程の初期に、配線ＢＬａ［１］と配線ＢＬｂ［１］を電気的に接続するために用いられる。
【０１１２】
一方、ｎ型トランジスタＭ３ａｎ［１］と並列に設けられているｎ型トランジスタＭ４ａｎ［１］も、このときに、そのゲートの電位が一時的に適切な値になれば、配線ＢＬａ［１］と配線ＢＬｂ［１］とを電気的に接続することができる。したがって、ｎ型トランジスタＭ３ａｎ［１］がなくてもＲ／Ｗ回路の動作に問題が生じない場合がある。
【０１１３】
図１２（Ａ）に示すセンスアンプ領域ＳＡＰａ［１］においては、配線ＢＬａ［１］と配線ＢＬｂ［１］の間には、ｎ型トランジスタＭ４ａｎ［１］のみが設けられている。ここでは、ｎ型トランジスタＭ４ａｎ［１］のしきい値を＋０．５Ｖとする。一方、参照電位ＶＲＥＦａは＋１．７５Ｖからより高い電位（例えば、＋４Ｖ）まで変動可能である。
【０１１４】
例えば、ｎ型トランジスタＭ２ａｎ［１］、ｎ型トランジスタＭ５ａｎ［１］がオンとなっている期間に、参照電位ＶＲＥＦａが＋４Ｖであるよう設定される。ｎ型トランジスタＭ４ａｎ［１］のゲートには、ｎ型トランジスタＭ５ａｎ［１］を介して＋４Ｖ（の一部）が供給される。例えば、読み出されるデータがデータ“１１”であれば、読み出し電位は＋２Ｖであるので、ｎ型トランジスタＭ４ａｎ［１］は、配線ＢＬａ［１］と配線ＢＬｂ［１］を電気的に接続することができる。
【０１１５】
その後、参照電位ＶＲＥＦａは＋１．７５Ｖに設定される。この状態では、ｎ型トランジスタＭ４ａｎ［１］のゲートには、ｎ型トランジスタＭ５ａｎ［１］を介して＋１．７５Ｖ（の一部）が供給される。ｎ型トランジスタＭ４ａｎ［１］は不十分なオン状態である可能性があるが、この段階では、配線ＢＬａ［１］と配線ＢＬｂ［１］を電気的に接続することが求められていないので、問題は生じない。
【０１１６】
その後、ｎ型トランジスタＭ２ａｎ［１］、ｎ型トランジスタＭ５ａｎ［１］がオフとされ、センスアンプＳＡａ［１］（インバータＩＮＶＡａ［１］とインバータＩＮＶＢａ［１］）を活性化させることで、読み出し電位と最終的な参照電位（＋１．７５Ｖ）の差を増幅する。
【０１１７】
センスアンプ領域ＳＡＰｃやセンスアンプ領域ＳＡＰｅでも同様にできる。ただし、例えば、参照電位ＶＲＥＦｃは、＋１．２５Ｖから＋４Ｖまで変動できるように、参照電位ＶＲＥＦｅは、＋０．７５Ｖから＋４Ｖまで変動できるように設定される。
【０１１８】
＜センスアンプ領域の構成例６＞
以上の例では、センスアンプの出力信号をｎ型トランジスタＭ１ａｎのソースとドレインの一方とゲートに供給する方式、あるいは、センスアンプの出力信号をｐ型トランジスタＭ１ａｐのソースとドレインの一方とセンスアンプの反対出力信号をｐ型トランジスタＭ１ａｐのゲートに供給する方式であったが、ｎ型トランジスタＭ１ａｎ（あるいはｐ型トランジスタＭ１ａｐ）のソースとドレインの一方には、センスアンプとは無関係な電位を供給してもよい。その例を図１２（Ｂ）に示す。
【０１１９】
図１２（Ｂ）に示されるセンスアンプ領域ＳＡＰａ［１］では、インバータＩＮＶＡａ［１］、インバータＩＮＶＢａ［１］には高電源電位ＶＤＤ（例えば、＋５Ｖ）と低電源電位ＶＳＳ（例えば、０Ｖ）が供給される。インバータＩＮＶＡａ［１］の出力電位は、ｎ型トランジスタＭ１ａｎ［１］のゲートに供給される。
【０１２０】
その結果、センスアンプＳＡａ［１］（インバータＩＮＶＡａ［１］、インバータＩＮＶＢａ［１］）の増幅前の読み出し電位（配線ＢＬａ［１］の電位）が参照電位ＶＲＥＦａ（＋１．７５Ｖ）よりも高かったならば、増幅後には、ｎ型トランジスタＭ１ａｎ［１］はオンとなる。そして、ｎ型トランジスタＭ１ａｎ［１］を介して、書き込み電位ＶＤＤａ（例えば、＋４Ｖ）が配線ＢＬａ［１］に供給される。
【０１２１】
センスアンプ領域ＳＡＰｃやセンスアンプ領域ＳＡＰｅでも同様にできる。なお、例えば、センスアンプＳＡｃ、センスアンプＳＡｅに供給する電源電位をセンスアンプＳＡａに供給する電源電位と等しくしてもよい。
【０１２２】
（実施の形態３）
Ｒ／Ｗ回路の最終段であるセンスアンプ領域ＳＡＰｅの回路構成はより簡単にできる。センスアンプ領域ＳＡＰｅは、読み出し操作の結果として、例えば、＋２Ｖか０Ｖをビット線ＢＬに供給できればよい。センスアンプＳＡｅが、増幅の結果、＋２Ｖか０Ｖを出力するのであれば、これらをセンスアンプ領域ＳＡＰｅの出力電位とすればよい。
【０１２３】
図１３にその例を示す。図１３において、センスアンプ領域ＳＡＰａ、センスアンプ領域ＳＡＰｃの構成は、図４のものと同じである。センスアンプ領域ＳＡＰｅは簡略化されて、センスアンプＳＡｅとスイッチＳＷ５ｅのみとなっている。センスアンプＳＡｅの出力は、直接（つまり、スイッチを介することなく）、配線ＢＬｅに供給される。
【０１２４】
図１４（Ａ）乃至図１４（Ｃ）は、図６（Ａ）乃至図６（Ｃ）と同様に、データ“１１”、データ“０１”、データ“００”を読み出した後のＲ／Ｗ回路のスイッチの状態を示す。データ“１１”では、スイッチＳＷ４ａがオフであるのでビット線ＢＬには、オンであるスイッチＳＷ１ａを介して、書き込み電位ＶＤＤａ（例えば、＋４Ｖ）が供給される。図示されていないが、データ“１０”では、スイッチＳＷ１ａ、スイッチＳＷ４ｃがオフであるのでビット線ＢＬには、オンであるスイッチＳＷ１ｃを介して、書き込み電位ＶＤＤｃ（例えば、＋３Ｖ）が供給される。
【０１２５】
一方、図１４（Ｂ）および図１４（Ｃ）に示すように、データ“０１”、データ“００”では、ビット線ＢＬから配線ＢＬｅまで電気的な接続状態となる。また、ＳＷ１ａ、ＳＷ１ｃはオフであるので、ビット線ＢＬには、センスアンプＳＡｅの出力信号のみが供給される。データ“０１”の場合は、書き込み電位ＶＤＤｅ（例えば、＋２Ｖ）、データ“００”の場合は、低電源電位ＶＳＳ（例えば、０Ｖ）がビット線ＢＬに供給される。上記の設計思想に基づいたセンスアンプ領域ＳＡＰｅ［１／２］の回路例を図１５に示す。
【０１２６】
（実施の形態４）
本実施の形態では、上記実施の形態に示したメモリセルとＲ／Ｗ回路を有するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）について説明する。図１６は、ＣＰＵの一例の構成を示すブロック図である。
【０１２７】
図１６に示すＣＰＵ２１００は、基板２１０１上に、プロセッサコア２１０２と、記憶装置２１０３と、ＰＭＵ２１０４と、データバス２１０５と、を有している。基板２１０１は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。
【０１２８】
プロセッサコア２１０２は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【０１２９】
記憶装置２１０３は、ＣＰＵ２１００の動作中において、使用頻度の高いデータや演算処理に用いるデータ、演算処理結果のデータなどを一時的に記憶する機能を有する。そのため、記憶装置２１０３は、ＣＰＵ２１００のメインメモリ、またはキャッシュなどとして機能する。上記の実施の形態で示したＲ／Ｗ回路とメモリセルアレイは記憶装置２１０３中に設けられる。
【０１３０】
ＰＭＵ２１０４は、プロセッサコア２１０２、記憶装置２１０３、ＰＭＵ２１０４などの各回路の電源管理を行う装置である。なお、図１６において、ＰＭＵ２１０４が各回路に対して電力を供給するための配線は省略している。また、ＰＭＵ２１０４を介せず、外部電源を各回路に直接供給する構成としてもよい。
【０１３１】
プロセッサコア２１０２と、記憶装置２１０３やＰＭＵ２１０４などとのデータのやり取りは、データバス２１０５を介して行われる。ただし、ＣＰＵ２１００が起動開始を行う際、プロセッサコア２１０２への電力供給は、ＰＭＵ２１０４がプロセッサコア２１０２に対して直接行われる場合がある。
【０１３２】
データバス２１０５は、ＣＰＵ２１００の端子２１０６と電気的に接続されている。ＣＰＵ２１００で計算を行うとき、端子２１０６にプログラムコードが入力され、データバス２１０５を介してプロセッサコア２１０２に送られ、演算処理が進められる。
【０１３３】
また、データバス２１０５を介さずに、直接、ＣＰＵ２１００の内部の回路と外部とを電気的に接続して、データのやり取りを行ってもよい。例えば、ＰＭＵ２１０４に直接データを送って、プロセッサコア２１０２を制御する構成としてもよい。
【０１３４】
ＣＰＵ２１００は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、演算回路を含む構成を一つのプロセッサコアとし、当該プロセッサコアを複数含み、それぞれのプロセッサコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０１３５】
さらに、Ｒ／Ｗ回路やメモリセルアレイに用いるトランジスタとして、ＯＳトランジスタを適用することによって、読み出し、書き込み動作（あるいは再書き込み動作）の速度を向上することができる。これにより、処理速度の速いＣＰＵを実現することができる。また、ＯＳトランジスタは、オフ電流が極めて小さい特性を有しているため、オフ電流による電力の消費が小さくなる。すなわち、ＣＰＵの消費電力を低減することができる。
【０１３６】
（実施の形態５）
本実施の形態では、上記の実施の形態で使用できるトランジスタについて説明する。
【０１３７】
＜トランジスタの構成例１＞
図１７（Ａ）乃至図１７（Ｃ）は、トランジスタ１４００ａの上面図および断面図である。図１７（Ａ）は上面図である。図１７（Ｂ）は、図１７（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図１７（Ｃ）は、図１７（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ａのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ａのチャネル幅方向と呼ぶ場合がある。
【０１３８】
トランジスタ１４００ａは、基板１４５０と、基板１４５０上の絶縁膜１４０１と、絶縁膜１４０１上の導電膜１４１４と、導電膜１４１４を覆うように形成された絶縁膜１４０２と、絶縁膜１４０２上の絶縁膜１４０３と、絶縁膜１４０３上の絶縁膜１４０４と、絶縁膜１４０４上に、金属酸化物１４３１、金属酸化物１４３２の順で形成された積層と、金属酸化物１４３２の上面及び側面と接する導電膜１４２１と、同じく金属酸化物１４３２の上面及び側面と接する導電膜１４２３と、導電膜１４２１上の導電膜１４２２と、導電膜１４２３上の導電膜１４２４と、導電膜１４２２、導電膜１４２４上の絶縁膜１４０５と、金属酸化物１４３１、金属酸化物１４３２、導電膜１４２１乃至導電膜１４２４及び絶縁膜１４０５と接する金属酸化物１４３３と、金属酸化物１４３３上の絶縁膜１４０６と、絶縁膜１４０６上の導電膜１４１１と、導電膜１４１１上の導電膜１４１２と、導電膜１４１２上の導電膜１４１３と、導電膜１４１３を覆うように形成された絶縁膜１４０７と、絶縁膜１４０７上の絶縁膜１４０８を有する。なお、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３をまとめて、金属酸化物１４３０と呼称する。
【０１３９】
金属酸化物１４３２は半導体であり、トランジスタ１４００ａのチャネルとしての機能を有する。このように金属酸化物を半導体として用いるトランジスタをＯＳトランジスタともいう。
【０１４０】
また、金属酸化物１４３１及び金属酸化物１４３２は、領域１４４１及び領域１４４２を有する。領域１４４１は、導電膜１４２１と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成され、領域１４４２は、導電膜１４２３と、金属酸化物１４３１、金属酸化物１４３２が接する領域の近傍に形成される。
【０１４１】
領域１４４１、領域１４４２は低抵抗領域としての機能を有する。金属酸化物１４３１、金属酸化物１４３２は、領域１４４１を有することで、導電膜１４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、金属酸化物１４３１、金属酸化物１４３２は、領域１４４２を有することで、導電膜１４２３との間のコンタクト抵抗を低減させることが可能になる。
【０１４２】
導電膜１４２１、導電膜１４２２は、トランジスタ１４００ａのソース電極又はドレイン電極の一方としての機能を有する。導電膜１４２３、導電膜１４２４は、トランジスタ１４００ａのソース電極又はドレイン電極の他方としての機能を有する。
【０１４３】
導電膜１４２２は導電膜１４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２１の導電率の低下を防ぐことが可能になる。
同様に、導電膜１４２４は導電膜１４２３よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４２３の導電率の低下を防ぐことが可能になる。
【０１４４】
導電膜１４１１乃至導電膜１４１３は、トランジスタ１４００ａの第１のゲート電極としての機能を有する。導電膜１４１１、導電膜１４１３は、導電膜１４１２よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜１４１２の導電率の低下を防ぐことが可能になる。
【０１４５】
絶縁膜１４０６は、トランジスタ１４００ａの第１のゲート絶縁膜としての機能を有する。
【０１４６】
導電膜１４１４は、トランジスタ１４００ａの第２のゲート電極としての機能を有する。導電膜１４１１乃至導電膜１４１３と導電膜１４１４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜１４１４は、場合によっては省略してもよい。
【０１４７】
絶縁膜１４０１乃至絶縁膜１４０４は、トランジスタ１４００ａの下地絶縁膜としての機能を有する。また、絶縁膜１４０２乃至絶縁膜１４０４は、トランジスタ１４００ａの第２のゲート絶縁膜としての機能も有する。
【０１４８】
絶縁膜１４０５、絶縁膜１４０７、絶縁膜１４０８は、トランジスタ１４００ａの保護絶縁膜又は層間絶縁膜としての機能を有する。
【０１４９】
図１７（Ｃ）に示すように、金属酸化物１４３２の側面は、導電膜１４１１に囲まれている。上記構成をとることで、導電膜１４１１の電界によって、金属酸化物１４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物１４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。
【０１５０】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩなど微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
【０１５１】
トランジスタ１４００ａにおいて、ゲート電極として機能する領域は、絶縁膜１４０５などに形成された開口部１４１５を埋めるように自己整合的に形成される。
【０１５２】
図１７（Ｂ）に示すように、導電膜１４１１と導電膜１４２２は、絶縁膜を間に介して、互いに重なる領域を有する。同様に、導電膜１４１１と導電膜１４２３は、絶縁膜を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ１４００ａの動作速度を低下させる原因になり得る。トランジスタ１４００ａは、絶縁膜１４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜１４０５は、比誘電率の低い材料からなることが好ましい。
【０１５３】
図１８（Ａ）は、図１７（Ｂ）の中央部を拡大したものである。図１８（Ａ）において、導電膜１４１１の底面が、絶縁膜１４０６及び金属酸化物１４３３を介して、金属酸化物１４３２の上面と平行に面する領域の長さを、幅ＬＧとして示す。幅ＬＧは、ゲート電極の線幅を表す。また、図１８（Ａ）において、導電膜１４２１と導電膜１４２３の間の長さを、幅ＬＳＤとして示す。幅ＬＳＤは、ソース電極とドレイン電極との間の長さを表す。
【０１５４】
幅ＬＳＤは最小加工寸法で決定されることが多い。図１８（Ａ）に示すように、幅ＬＧは、幅ＬＳＤよりも小さい。すなわち、トランジスタ１４００ａは、ゲート電極の線幅を、最小加工寸法より小さくすることが可能になる。具体的には、幅ＬＧは、５ｎｍ以上かつ６０ｎｍ以下、好ましくは５ｎｍ以上かつ３０ｎｍ以下とすることが可能になる。
【０１５５】
図１８（Ａ）において、導電膜１４２１及び導電膜１４２２の厚さの合計、又は、導電膜１４２３及び導電膜１４２４の厚さの合計を高さＨＳＤと表す。絶縁膜１４０６の厚さを、高さＨＳＤ以下とすることで、ゲート電極からの電界がチャネル形成領域全体に印加することが可能になり好ましい。絶縁膜１４０６の厚さは、３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
【０１５６】
また、導電膜１４２２と導電膜１４１１の間に形成される寄生容量、及び、導電膜１４２４と導電膜１４１１の間に形成される寄生容量の値は、絶縁膜１４０５の厚さに反比例する。例えば、絶縁膜１４０５の厚さを、絶縁膜１４０６の厚さの３倍以上、好ましくは５倍以上とすることで、寄生容量は無視できるほど小さくなり、好ましい。その結果、トランジスタ１４００ａを高周波数で動作させることが可能になる。
【０１５７】
以下、トランジスタ１４００ａの各構成要素について説明を行う。
【０１５８】
＜＜金属酸化物層＞＞
まず、金属酸化物１４３１乃至金属酸化物１４３３に適用可能な金属酸化物について説明を行う。トランジスタ１４００ａは、オフ電流が低いことが好適である。オフ電流が低いトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタが挙げられる。
【０１５９】
金属酸化物１４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物１４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物１４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物１４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１６０】
ただし、金属酸化物１４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物１４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１６１】
金属酸化物１４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物１４３２のエネルギーギャップは、例えば、２．５ｅＶ以上かつ４．２ｅＶ以下、好ましくは２．８ｅＶ以上かつ３．８ｅＶ以下、さらに好ましくは３ｅＶ以上かつ３．５ｅＶ以下とする。
【０１６２】
例えば、金属酸化物１４３１および金属酸化物１４３３は、金属酸化物１４３２を構成する酸素以外の元素一種以上、または二種以上から構成される金属酸化物である。金属酸化物１４３２を構成する酸素以外の元素一種以上、または二種以上から金属酸化物１４３１および金属酸化物１４３３が構成されるため、金属酸化物１４３１と金属酸化物１４３２との界面、および金属酸化物１４３２と金属酸化物１４３３との界面において、界面準位が形成されにくい。
【０１６３】
なお、金属酸化物１４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物１４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
【０１６４】
また、金属酸化物１４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物１４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物１４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１６５】
また、金属酸化物１４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物１４３３は、金属酸化物１４３１と同種の金属酸化物を用いても構わない。
【０１６６】
また、金属酸化物１４３１または金属酸化物１４３３がインジウムを含まなくても構わない場合がある。例えば、金属酸化物１４３１または金属酸化物１４３３が酸化ガリウムであっても構わない。
【０１６７】
次に、金属酸化物１４３１乃至金属酸化物１４３３の積層により構成される金属酸化物１４３０の機能およびその効果について、図１８（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１８（Ｂ）は、図１８（Ａ）にＹ１−Ｙ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１８（Ｂ）は、トランジスタ１４００ａのチャネル形成領域とその近傍のエネルギーバンド構造を示している。
【０１６８】
図１８（Ｂ）中、Ｅｃ１４０４、Ｅｃ１４３１、Ｅｃ１４３２、Ｅｃ１４３３、Ｅｃ１４０６は、それぞれ、絶縁膜１４０４、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３、絶縁膜１４０６の伝導帯下端のエネルギーを示している。
【０１６９】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０１７０】
絶縁膜１４０４と絶縁膜１４０６は絶縁体であるため、Ｅｃ１４０６とＥｃ１４０４は、Ｅｃ１４３１、Ｅｃ１４３２、およびＥｃ１４３３よりも真空準位に近い（電子親和力が小さい）。
【０１７１】
金属酸化物１４３２は、金属酸化物１４３１および金属酸化物１４３３よりも電子親和力の大きい金属酸化物を用いる。例えば、金属酸化物１４３２としての電子親和力と、金属酸化物１４３１（金属酸化物１４３３）の電子親和力の差は０．０７ｅＶ以上かつ１．３ｅＶ以下、好ましくは０．１ｅＶ以上かつ０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上かつ０．４ｅＶ以下とする。
【０１７２】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物１４３３がインジウムガリウム酸化物であると好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１７３】
このとき、ゲート電圧を印加すると、金属酸化物１４３１、金属酸化物１４３２、金属酸化物１４３３のうち、電子親和力の大きい金属酸化物１４３２にチャネルが形成される。
【０１７４】
このとき、電子は、金属酸化物１４３１、金属酸化物１４３３の中ではなく、金属酸化物１４３２の中を主として移動する。そのため、金属酸化物１４３１と絶縁膜１４０４との界面、あるいは、金属酸化物１４３３と絶縁膜１４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。金属酸化物１４３１、金属酸化物１４３３は、絶縁膜のように機能する。
【０１７５】
金属酸化物１４３１と金属酸化物１４３２との間には、金属酸化物１４３１と金属酸化物１４３２との混合領域を有する場合がある。また、金属酸化物１４３２と金属酸化物１４３３との間には、金属酸化物１４３２と金属酸化物１４３３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１７６】
金属酸化物１４３１と金属酸化物１４３２の界面、あるいは、金属酸化物１４３２と金属酸化物１４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物１４３２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることが可能になる。
【０１７７】
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、金属酸化物１４３２の上面または下面（被形成面、ここでは金属酸化物１４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。
【０１７８】
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物１４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物１４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０１７９】
例えば、金属酸化物１４３２のある深さにおいて、または、金属酸化物１４３２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１８０】
金属酸化物１４３２の酸素欠損を低減するために、例えば、絶縁膜１４０４に含まれる過剰酸素を、金属酸化物１４３１を介して金属酸化物１４３２まで移動させる方法などがある。この場合、金属酸化物１４３１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０１８１】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、金属酸化物１４３２の全体にチャネルが形成される。したがって、金属酸化物１４３２が厚いほどチャネル領域は大きくなる。即ち、金属酸化物１４３２が厚いほど、トランジスタのオン電流を高くすることができる。
【０１８２】
また、トランジスタのオン電流を高くするためには、金属酸化物１４３３は薄いほど好ましい。金属酸化物１４３３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、金属酸化物１４３３は、チャネルの形成される金属酸化物１４３２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、金属酸化物１４３３は、ある程度の厚さを有することが好ましい。金属酸化物１４３３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、金属酸化物１４３３は、絶縁膜１４０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０１８３】
また、信頼性を高くするためには、金属酸化物１４３１は厚く、金属酸化物１４３３は薄いことが好ましい。金属酸化物１４３１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。金属酸化物１４３１の厚さを、厚くすることで、隣接する絶縁体と金属酸化物１４３１との界面からチャネルの形成される金属酸化物１４３２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、金属酸化物１４３１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【０１８４】
例えば、金属酸化物１４３２と金属酸化物１４３１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、金属酸化物１４３２と金属酸化物１４３３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０１８５】
また、金属酸化物１４３２の水素濃度を低減するために、金属酸化物１４３１および金属酸化物１４３３の水素濃度を低減すると好ましい。金属酸化物１４３１および金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物１４３２の窒素濃度を低減するために、金属酸化物１４３１および金属酸化物１４３３の窒素濃度を低減すると好ましい。金属酸化物１４３１および金属酸化物１４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１８６】
金属酸化物１４３１乃至金属酸化物１４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
【０１８７】
金属酸化物１４３１、金属酸化物１４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上かつ６５０℃以下、好ましくは４５０℃以上かつ６００℃以下、さらに好ましくは５２０℃以上かつ５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物１４３１、金属酸化物１４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
【０１８８】
上述の３層構造は一例である。例えば、金属酸化物１４３１または金属酸化物１４３３のない２層構造としても構わない。または、金属酸化物１４３１の上もしくは下、または金属酸化物１４３３上もしくは下に、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３として例示した半導体のいずれか一を有する４層構造としても構わない。または、金属酸化物１４３１の上、金属酸化物１４３１の下、金属酸化物１４３３の上、金属酸化物１４３３の下のいずれか二箇所以上に、金属酸化物１４３１、金属酸化物１４３２および金属酸化物１４３３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０１８９】
＜＜基板＞＞
基板１４５０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１９０】
また、基板１４５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１４５０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１４５０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１４５０が伸縮性を有してもよい。また、基板１４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１４５０の厚さは、例えば、５μｍ以上かつ７００μｍ以下、好ましくは１０μｍ以上かつ５００μｍ以下、さらに好ましくは１５μｍ以上かつ３００μｍ以下とする。基板１４５０を薄くすると、半導体装置を軽量化することができる。また、基板１４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１９１】
可とう性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１４５０として好適である。
【０１９２】
＜＜下地絶縁膜＞＞
絶縁膜１４０１は、基板１４５０と導電膜１４１４を電気的に分離させる機能を有する。絶縁膜１４０１又は絶縁膜１４０２は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
【０１９３】
また、絶縁膜１４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。また、絶縁膜１４０２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０１９４】
絶縁膜１４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜１４０４から脱離した酸素は金属酸化物１４３０に供給され、金属酸化物１４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０１９５】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上かつ７００℃以下、または１００℃以上かつ５００℃以下の範囲が好ましい。
【０１９６】
絶縁膜１４０４は、金属酸化物１４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。
【０１９７】
または、絶縁膜１４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
【０１９８】
絶縁膜１４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜１４０４の成膜を行えばよい。または、成膜後の絶縁膜１４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０１９９】
例えば、成膜後の絶縁膜１４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０２００】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０２０１】
また、絶縁膜１４０４を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０２０２】
絶縁膜１４０３は、絶縁膜１４０４に含まれる酸素が、導電膜１４１４に含まれる金属と結びつき、絶縁膜１４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
【０２０３】
絶縁膜１４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有する。絶縁膜１４０３を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
【０２０４】
絶縁膜１４０３としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２０５】
トランジスタ１４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜１４０２又は絶縁膜１４０３に設けることが好ましい。例えば、絶縁膜１４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
【０２０６】
＜＜ゲート電極＞＞
導電膜１４１１乃至導電膜１４１４して、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２０７】
＜＜ソース電極、ドレイン電極＞＞
導電膜１４２１乃至導電膜１４２４として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２０８】
また、導電膜１４２１乃至導電膜１４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０２０９】
＜＜低抵抗領域＞＞
領域１４４１、領域１４４２は、例えば、導電膜１４２１、導電膜１４２３が、金属酸化物１４３１、金属酸化物１４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域１４４１、領域１４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域１４４１、領域１４４２に含まれるキャリア濃度が増加する。その結果、領域１４４１、領域１４４２が低抵抗化する。
【０２１０】
＜＜ゲート絶縁膜＞＞
絶縁膜１４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜１４０６は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。
【０２１１】
また、絶縁膜１４０６は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物１４３３側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物１４３２に混入することを抑制することができる。
【０２１２】
また、例えば、酸化シリコンまたは酸化窒化シリコンを金属酸化物１４３３側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
【０２１３】
＜＜層間絶縁膜、保護絶縁膜＞＞
絶縁膜１４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜１４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁膜１４０５は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。
【０２１４】
酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
【０２１５】
絶縁膜１４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜１４０７を設けることで、金属酸化物１４３０からの酸素の外部への拡散と、外部から金属酸化物１４３０への水素、水等の入り込みを防ぐことができる。
【０２１６】
絶縁膜１４０７としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２１７】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜１４０７に適用するのに好ましい。
【０２１８】
絶縁膜１４０７は、スパッタリング法またはＣＶＤ法などにより酸素を含むプラズマを用いて成膜することで、絶縁膜１４０５、絶縁膜１４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜１４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物１４３０に到達し、金属酸化物１４３０の酸素欠損を低減することが可能になる。
【０２１９】
図１９（Ａ）、図１９（Ｂ）は、絶縁膜１４０７を成膜する際に絶縁膜１４０５、絶縁膜１４０６に添加された酸素が、第２の加熱処理によって絶縁膜中を拡散し、金属酸化物１４３０に到達する様子を描いた模式図である。図１９（Ａ）は、図１７（Ｂ）の断面図において、酸素が拡散する様子を矢印で示している。同様に、図１９（Ｂ）は、図１７（Ｃ）の断面図において、酸素が拡散する様子を矢印で示している。
【０２２０】
図１９（Ａ）、図１９（Ｂ）に示すように、絶縁膜１４０６の側面に添加された酸素が、絶縁膜１４０６の内部を拡散し、金属酸化物１４３０に到達する。また、絶縁膜１４０７と絶縁膜１４０５の界面近傍に、酸素を過剰に含む領域１４６１、領域１４６２及び領域１４６３が形成される場合がある。領域１４６１乃至１４６３に含まれる酸素は、絶縁膜１４０５、絶縁膜１４０４を経由し、金属酸化物１４３０に到達する。絶縁膜１４０５が酸化シリコンを含み、絶縁膜１４０７が酸化アルミニウムを含む場合、領域１４６１乃至１４６３は、シリコンとアルミニウムと酸素の混合層が形成される場合がある。
【０２２１】
絶縁膜１４０７は、酸素をブロックする機能を有し、酸素が絶縁膜１４０７より上方に拡散することを防ぐ。同様に、絶縁膜１４０３は、酸素をブロックする機能を有し、酸素が絶縁膜１４０３より下方に拡散することを防ぐ。
【０２２２】
なお、第２の加熱処理は、絶縁膜１４０５、絶縁膜１４０６に添加された酸素が金属酸化物１４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照しても構わない。または、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上かつ１５０℃以下、好ましくは４０℃以上かつ１００℃以下とする。これにより、絶縁膜１４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。
【０２２３】
このように、金属酸化物１４３０は、絶縁膜１４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。
【０２２４】
また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜１４０７として成膜することで、絶縁膜１４０５、絶縁膜１４０６に酸素を添加してもよい。
【０２２５】
絶縁膜１４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜１４０８には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。また、絶縁膜１４０８は上記材料の積層であってもよい。
【０２２６】
＜トランジスタの構成例２＞
図１７に示すトランジスタ１４００ａは、導電膜１４１４及び絶縁膜１４０２、絶縁膜１４０３を省略してもよい。その場合の例を図２０に示す。
【０２２７】
図２０（Ａ）乃至図２０（Ｃ）は、トランジスタ１４００ｂの上面図および断面図である。図２０（Ａ）は上面図である。図２０（Ｂ）は、図２０（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２０（Ｃ）は、図２０（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｂのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｂのチャネル幅方向と呼ぶ場合がある。
【０２２８】
＜トランジスタの構成例３＞
図１７に示すトランジスタ１４００ａにおいて、導電膜１４２１、導電膜１４２３は、ゲート電極（導電膜１４１１乃至導電膜１４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図２１に示す。
【０２２９】
図２１（Ａ）乃至図２１（Ｃ）は、トランジスタ１４００ｃの上面図および断面図である。図２１（Ａ）は上面図である。図２１（Ｂ）は、図２１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２１（Ｃ）は、図２１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｃのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｃのチャネル幅方向と呼ぶ場合がある。
【０２３０】
図２１（Ｂ）のトランジスタ１４００ｃにおいて、ゲート電極と重なる部分の導電膜１４２１が薄膜化され、その上を導電膜１４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜１４２３が薄膜化され、その上を導電膜１４２４が覆っている。
【０２３１】
トランジスタ１４００ｃは、図２１（Ｂ）に示すような構成にすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
【０２３２】
＜トランジスタの構成例４＞
図２１に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、１４３２の幅を広げてもよい。その場合の例を図２２に示す。
【０２３３】
図２２（Ａ）乃至図２２（Ｃ）は、トランジスタ１４００ｄの上面図および断面図である。図２２（Ａ）は上面図である。図２２（Ｂ）は、図２２（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２２（Ｃ）は、図２２（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｄのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｄのチャネル幅方向と呼ぶ場合がある。
【０２３４】
トランジスタ１４００ｄは、図２２に示す構成にすることで、オン電流を増大させることが可能になる。
【０２３５】
＜トランジスタの構成例５＞
図２１に示すトランジスタ１４００ｃにおいて、Ａ３−Ａ４方向に、金属酸化物１４３１、金属酸化物１４３２から成る領域（以下、フィンと呼ぶ）を複数設けてもよい。その場合の例を図２３に示す。
【０２３６】
図２３（Ａ）乃至図２３（Ｃ）は、トランジスタ１４００ｅの上面図および断面図である。図２３（Ａ）は上面図である。図２３（Ｂ）は、図２３（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２３（Ｃ）は、図２３（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線Ａ１−Ａ２をトランジスタ１４００ｅのチャネル長方向、一点鎖線Ａ３−Ａ４をトランジスタ１４００ｅのチャネル幅方向と呼ぶ場合がある。
【０２３７】
トランジスタ１４００ｅは、金属酸化物１４３１ａ、金属酸化物１４３２ａから成る第１のフィンと、金属酸化物１４３１ｂ、金属酸化物１４３２ｂから成る第２のフィンと、金属酸化物１４３１ｃ、金属酸化物１４３２ｃから成る第３のフィンと、を有している。
【０２３８】
トランジスタ１４００ｅは、チャネルが形成される金属酸化物１４３２ａ乃至金属酸化物１４３２ｃを、ゲート電極が取り囲むことで、チャネル全体にゲート電界を印加することが可能になり、オン電流が高いトランジスタを得ることが可能になる。
【０２３９】
＜トランジスタの構成例６＞
図２４（Ａ）乃至図２４（Ｄ）は、トランジスタ１４００ｆの上面図および断面図である。図２４（Ａ）は、トランジスタ１４００ｆの上面図であり、図２４（Ｂ）は図２４（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図であり、図２４（Ｃ）は一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２をチャネル長方向、一点鎖線Ａ３−Ａ４をチャネル幅方向という場合がある。トランジスタ１４００ｆもトランジスタ１４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ１４００ｆでは、ゲート電極を構成する導電膜１４１２の側面に接して、絶縁膜１４０９が設けられている。絶縁膜１４０９および導電膜１４１２が絶縁膜１４０７に覆われている。絶縁膜１４０９はトランジスタ１４００ｆのサイドウォール絶縁膜として機能する。トランジスタ１４００ａと同様に、ゲート電極を導電膜１４１１乃至導電膜１４１３の積層としてもよい。
【０２４０】
絶縁膜１４０６及び導電膜１４１２は、少なくとも一部が導電膜１４１４及び金属酸化物１４３２と重なる。導電膜１４１２のチャネル長方向の側面端部と絶縁膜１４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜１４０６はトランジスタ１４００ｆのゲート絶縁膜として機能し、導電膜１４１２はトランジスタ１４００ｆのゲート電極として機能する。
【０２４１】
金属酸化物１４３２は、金属酸化物１４３３および絶縁膜１４０６を介して導電膜１４１２と重なる領域を有する。金属酸化物１４３１の外周が金属酸化物１４３２の外周と概略一致し、金属酸化物１４３３の外周が金属酸化物１４３１及び金属酸化物１４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物１４３３の外周が金属酸化物１４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限られるものではない。例えば、金属酸化物１４３１の外周が金属酸化物１４３３の外周より外側に位置してもよいし、金属酸化物１４３１の側面端部と、金属酸化物１４３３の側面端部とが概略一致する形状としてもよい。
【０２４２】
図２４（Ｄ）に図２４（Ｂ）の部分拡大図を示す。図２４（Ｄ）に示すように、金属酸化物１４３０には、領域１４６１ａ、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅが形成されている。領域１４６１ｂ乃至領域１４６１ｅは、領域１４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域１４６１ｂ及び領域１４６１ｃは、領域１４６１ｄ及び領域１４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域１４６１ａは、領域１４６１ｂまたは領域１４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、または１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物または元素と言い換えてもよい。
【０２４３】
図２４（Ｄ）に示すように、金属酸化物１４３０において、領域１４６１ａは導電膜１４１２と概ね重なる領域であり、領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、領域１４６１ａを除いた領域である。領域１４６１ｂ及び領域１４６１ｃにおいては、金属酸化物１４３３の上面が絶縁膜１４０７と接する。領域１４６１ｄ及び領域１４６１ｅにおいては、金属酸化物１４３３の上面が絶縁膜１４０９又は絶縁膜１４０６と接する。つまり、図２４（Ｄ）に示すように、領域１４６１ｂと領域１４６１ｄの境界は、絶縁膜１４０７と絶縁膜１４０９の側面端部の境界と重なる部分である。領域１４６１ｃと領域１４６１ｅの境界についても同様である。ここで、領域１４６１ｄ及び領域１４６１ｅの一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部は、導電膜１４１２の側面端部より距離ｄだけ導電膜１４１２の内側に位置することが好ましい。このとき、絶縁膜１４０６の膜厚ｔ４０６および距離ｄは、０．２５ｔ４０６＜ｄ＜ｔ４０６を満たすことが好ましい。
【０２４４】
このように、金属酸化物１４３０の導電膜１４１２と重なる領域の一部に領域１４６１ｄ及び領域１４６１ｅが形成される。これにより、トランジスタ１４００ｆのチャネル形成領域と抵抗化された領域１４６１ｄ及び領域１４６１ｅが接し、領域１４６１ｄおよび領域１４６１ｅと、領域１４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ１４００ｆのオン電流を増大させることができる。さらに、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域１４６１ｄ及び領域１４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
【０２４５】
領域１４６１ｂ、領域１４６１ｃ、領域１４６１ｄ及び領域１４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図２４（Ｄ）に示すように、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部の位置が、金属酸化物１４３３上面から深くなるにしたがって、金属酸化物１４３０のチャネル長方向の側面端部側にシフトする場合がある。このとき、距離ｄは、最も導電膜１４１２の内側の近くに位置する、領域１４６１ｄ及び領域１４６１ｅのチャネル長方向の側面端部と導電膜１４１２のチャネル長方向の側面端部との距離とする。
【０２４６】
この場合、例えば、金属酸化物１４３１中に形成される領域１４６１ｄ及び領域１４６１ｅが導電膜１４１２と重なる領域に形成されない場合がある。この場合、金属酸化物１４３１又は金属酸化物１４３２に形成される領域１４６１ｄ及び領域１４６１ｅの少なくとも一部が導電膜１４１２と重なる領域に形成されることが好ましい。
【０２４７】
また、金属酸化物１４３１、金属酸化物１４３２及び金属酸化物１４３３の絶縁膜１４０７との界面近傍に低抵抗領域１４５１及び低抵抗領域１４５２が形成されることが好ましい。低抵抗領域１４５１及び低抵抗領域１４５２は、絶縁膜１４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域１４５１及び低抵抗領域１４５２の一部が、金属酸化物１４３２の導電膜１４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
【０２４８】
また、金属酸化物１４３３は絶縁膜１４０７と接する領域が大きいため、低抵抗領域１４５１及び低抵抗領域１４５２は金属酸化物１４３３に形成されやすい。金属酸化物１４３３における低抵抗領域１４５１と低抵抗領域１４５２は、金属酸化物１４３３の低抵抗領域１４５１及び低抵抗領域１４５２ではない領域（例えば、金属酸化物１４３３の導電膜１４１２と重なる領域）より、絶縁膜１４０７に含まれる元素の濃度が高い。
【０２４９】
領域１４６１ｂ中に低抵抗領域１４５１が形成され、領域１４６１ｃ中に低抵抗領域１４５２が形成される。金属酸化物１４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域１４５１、低抵抗領域１４５２であり、次に濃度が高い領域が、領域１４６１ｂ、領域１４６１ｃ乃至１４６１ｅの低抵抗領域１４５１、低抵抗領域１４５２を含まない領域であり、濃度が最も低い領域が領域１４６１ａであることである。添加元素とは、領域１４６１ｂ、領域１４６１ｃを形成するためのドーパント、および低抵抗領域１４５１、低抵抗領域１４５２に絶縁膜１４０７から添加される元素が該当する。
【０２５０】
なおトランジスタ１４００ｆでは低抵抗領域１４５１、低抵抗領域１４５２が形成される構成としているが、本実施の形態に示す電子装置は、必ずしもこれに限られるものではない。例えば、領域１４６１ｂ及び領域１４６１ｃの抵抗が十分低い場合、低抵抗領域１４５１及び低抵抗領域１４５２を形成する必要はない。
【０２５１】
＜トランジスタの構成例７＞
図２５（Ａ）及び図２５（Ｂ）は、トランジスタ１６８０の上面図および断面図である。図２５（Ａ）は上面図であり、図２５（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２５（Ｂ）に相当する。なお、図２５（Ａ）及び図２５（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
【０２５２】
図２５（Ｂ）に示すトランジスタ１６８０は、第１のゲートとして機能する導電膜１６８９と、第２のゲートとして機能する導電膜１６８８と、半導体１６８２と、ソース及びドレインとして機能する導電膜１６８３及び導電膜１６８４と、絶縁膜１６８１と、絶縁膜１６８５と、絶縁膜１６８６と、絶縁膜１６８７と、を有する。
【０２５３】
導電膜１６８９は、絶縁表面上に設けられる。導電膜１６８９と、半導体１６８２とは、絶縁膜１６８１を間に挟んで、互いに重なる。また、導電膜１６８８と、半導体１６８２とは、絶縁膜１６８５、絶縁膜１６８６及び絶縁膜１６８７を間に挟んで、互いに重なる。また、導電膜１６８３及び導電膜１６８４は、半導体１６８２に、接続されている。
【０２５４】
導電膜１６８９及び導電膜１６８８の詳細は、図１７に示す導電膜１４１１乃至導電膜１４１４の記載を参照すればよい。
【０２５５】
導電膜１６８９と導電膜１６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ１６８０は、第２のゲート電極として機能する導電膜１６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜１６８８は、場合によっては省略してもよい。
【０２５６】
半導体１６８２の詳細は、図１７に示す金属酸化物１４３２の記載を参照すればよい。また、半導体１６８２は、一層でも良いし、複数の半導体層の積層でも良い。
【０２５７】
導電膜１６８３及び導電膜１６８４の詳細は、図１７に示す導電膜１４２１乃至１４２４の記載を参照すればよい。
【０２５８】
絶縁膜１６８１の詳細は、図１７に示す絶縁膜１４０６の記載を参照すればよい。
【０２５９】
なお、図２５（Ｂ）では、半導体１６８２、導電膜１６８３及び導電膜１６８４上に、順に積層された絶縁膜１６８５乃至絶縁膜１６８７が設けられている場合を例示しているが、半導体１６８２、導電膜１６８３及び導電膜１６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
【０２６０】
半導体１６８２に酸化物半導体を用いた場合、絶縁膜１６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体１６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜１６８６を半導体１６８２上に直接設けると、絶縁膜１６８６の形成時に半導体１６８２にダメージが与えられる場合、図２５（Ｂ）に示すように、絶縁膜１６８５を半導体１６８２と絶縁膜１６８６の間に設けると良い。絶縁膜１６８５は、その形成時に半導体１６８２に与えるダメージが絶縁膜１６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体１６８２に与えられるダメージを小さく抑えつつ、半導体１６８２上に絶縁膜１６８６を直接形成することができるのであれば、絶縁膜１６８５は必ずしも設けなくとも良い。
【０２６１】
例えば、絶縁膜１６８５及び絶縁膜１６８６として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０２６２】
絶縁膜１６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜１６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０２６３】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２６４】
絶縁膜１６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、水、水素などの不純物が、半導体１６８２に侵入するのを防ぐことができる。半導体１６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部はドナーとなるため、上記ブロッキング効果を有する絶縁膜１６８７を用いることで、トランジスタ１６８０のしきい値がドナーの生成によりシフトするのを防ぐことができる。
【０２６５】
また、半導体１６８２に酸化物半導体を用いる場合、絶縁膜１６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ１６８０のしきい値がドナーの生成によりシフトするのを防ぐことができる。
【０２６６】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２６７】
（実施の形態６）
本実施の形態では、上記実施の形態に示す電子装置に適用可能なデバイスの構成例について、図２６乃至図２８を用いて説明を行う。
【０２６８】
＜断面図１＞
図２６（Ａ）、図２６（Ｂ）は電子装置の断面図の一部を示している。図２６（Ａ）は、電子装置のメモリセルアレイおよびＲ／Ｗ回路を構成するトランジスタのチャネル長方向の断面図を表している。また、図２６（Ｂ）は、電子装置のメモリセルアレイおよびＲ／Ｗ回路を構成するトランジスタのチャネル幅方向の断面図を表している。
【０２６９】
図２６（Ａ）、図２６（Ｂ）に示す電子装置は、下から順に、層Ｌ１、層Ｌ２、層Ｌ３、層Ｌ４、層Ｌ５、層Ｌ６、層Ｌ７、層Ｌ８、層Ｌ９、層Ｌ１０、層Ｌ１１、層Ｌ１２を有している。
【０２７０】
層Ｌ１は、基板１７００と、基板１７００に形成されたトランジスタＴｒＡと、素子分離層１７０１と、導電体１７１０、導電体１７１１などの複数の導電体を有する。
【０２７１】
層Ｌ２は、配線１７３０、配線１７３１などの複数の配線を有する。
【０２７２】
層Ｌ３は、導電体１７１２、導電体１７１３などの複数の導電体と、複数の配線（図示せず）を有する。
【０２７３】
層Ｌ４は、絶縁体１７０６と、トランジスタＴｒＢと、絶縁体１７０２と、絶縁体１７０３と、導電体１７１４、導電体１７１５などの複数の導電体を有する。
【０２７４】
層Ｌ５は、配線１７３２、配線１７３３などの複数の配線を有する。
【０２７５】
層Ｌ６は、導電体１７１６などの複数の導電体を有する。
【０２７６】
層Ｌ７は、トランジスタＴｒＣと、絶縁体１７０４、絶縁体１７０５と、導電体１７１７などの複数の導電体を有する。
【０２７７】
層Ｌ８は、配線１７３４、配線１７３５などの複数の配線を有する。
【０２７８】
層Ｌ９は、導電体１７１８などの複数の導電体と、複数の配線（図示せず）を有する。
【０２７９】
層Ｌ１０は、配線１７３６などの複数の配線を有する。
【０２８０】
層Ｌ１１は、容量素子Ｃ１と、導電体１７１９などの複数の導電体とを有している。また、容量素子Ｃ１は、第１の電極１７５１と、第２の電極１７５２と、絶縁体１７５３と、を有している。
【０２８１】
層Ｌ１２は、配線１７３７などの複数の配線を有している。
【０２８２】
トランジスタＴｒＢ、トランジスタＴｒＣは、実施の形態５に示したＯＳトランジスタを適用することが好ましい。図２６（Ａ）、図２６（Ｂ）は、トランジスタＴｒＢ、トランジスタＴｒＣに、図２１（Ａ）および図２１（Ｂ）に示すトランジスタ１４００ｃを適用した例を示している。
【０２８３】
トランジスタＴｒＡは、トランジスタＴｒＢ、トランジスタＴｒＣとは異なる半導体材料で形成されることが好ましい。図２６（Ａ）、図２６（Ｂ）では、トランジスタＴｒＡにＳｉトランジスタを適用した例を示している。
【０２８４】
つまり、Ｒ／Ｗ回路は、層Ｌ１および層Ｌ２にあることが好ましい。また、メモリセルアレイは、層Ｌ４乃至Ｌ１１にあることが好ましい。また、Ｒ／Ｗ回路のスイッチＳＷ０ａ、スイッチＳＷ０ｃ、スイッチＳＷ０ｅにＯＳトランジスタを適用する場合、層Ｌ４乃至層Ｌ７に設ける構成としてもよい。
【０２８５】
基板１７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
【０２８６】
また、基板１７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。図２６（Ａ）、図２６（Ｂ）では、一例として、基板１７００に単結晶シリコンウェハを用いた例を示している。
【０２８７】
図２８（Ａ）、図２８（Ｂ）を用いて、トランジスタＴｒＡの詳細について説明を行う。図２８（Ａ）はトランジスタＴｒＡのチャネル長方向の断面図を示し、図２８（Ｂ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。トランジスタＴｒＡは、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
【０２８８】
図２８（Ｂ）において、トランジスタＴｒＡはチャネル形成領域１７９３が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
【０２８９】
なお、トランジスタＴｒＡは、ＦＩＮ型トランジスタに限定されず、図２８（Ｃ）、図２８（Ｄ）に示すようなプレーナー型トランジスタを用いてもよい。図２８（Ｃ）は、トランジスタＴｒＡのチャネル長方向の断面図を示し、図２８（Ｄ）はトランジスタＴｒＡのチャネル幅方向の断面図を示している。図２８（Ｃ）、図２８（Ｄ）に示す符号は、図２８（Ａ）、図２８（Ｂ）に示す符号と同一である。
【０２９０】
図２６（Ａ）、図２６（Ｂ）において、絶縁体１７０２乃至絶縁体１７０６は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＴｒＢおよびトランジスタＴｒＣの信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
【０２９１】
配線１７３０乃至配線１７３７、及び、導電体１７１０乃至導電体１７１９には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２９２】
図２６において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０２９３】
＜断面図２＞
電子装置は、その有する全てのＯＳトランジスタを、同一の層に形成してもよい。その場合の例を、図２７（Ａ）、図２７（Ｂ）に示す。図２６と同様に、図２７（Ａ）は電子装置のメモリセルＭＣを構成するトランジスタのチャネル長方向の断面図を表し、図２７（Ｂ）は電子装置のメモリセルＭＣを構成するトランジスタのチャネル幅方向の断面図を表している。
【０２９４】
図２７（Ａ）、図２７（Ｂ）は、層Ｌ６乃至層Ｌ８が省かれ、層Ｌ５の上に層Ｌ９が形成されている点で、図２６（Ａ）、図２６（Ｂ）に示す断面図と相違する。図２７（Ａ）、図２７（Ｂ）のその他の詳細は、図２６（Ａ）、図２６（Ｂ）の記載を参酌する。
【０２９５】
（実施の形態７）
本実施の形態では、電子部品の例、及び電子部品を具備する電子装置に適用する例について、図２９、図３０を用いて説明する。
【０２９６】
＜電子部品＞
図２９（Ａ）では電子部品の例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２９７】
電子部品は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２９８】
後工程については、図２９（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２９９】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０３００】
なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。
【０３０１】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０３０２】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０３０３】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０３０４】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０３０５】
また、完成した電子部品の斜視模式図を図２９（Ｂ）に示す。図２９（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２９（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を有している。図２９（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子装置の内部に搭載することができる。完成した回路基板４７０４は、電子装置等の内部に設けられる。
【０３０６】
＜電子装置＞
次に上述した電子部品を適用した電子装置について説明する。
【０３０７】
開示される電子装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）である。その他に、開示される電子装置として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子装置の具体例を図３０に示す。
【０３０８】
図３０（Ａ）は携帯型ゲーム機であり、筐体５２０１、筐体５２０２、表示部５２０３、表示部５２０４、マイクロホン５２０５、スピーカー５２０６、操作キー５２０７、スタイラス５２０８等を有する。なお、図３０（Ａ）に示した携帯型ゲーム機は、２つの表示部５２０３と表示部５２０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３０９】
図３０（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３１０】
図３０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０３１１】
図３０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０３１２】
図３０（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
【０３１３】
図３０（Ｆ）は乗用車であり、車体５７０１、車輪５７０２、ダッシュボード５７０３、ライト５７０４等を有する。
【符号の説明】
【０３１４】
ＢＬ      ビット線
ＢＬ１      ビット線
ＢＬ２      ビット線
ＢＬ３      ビット線
ＢＬａ      配線
ＢＬｂ      配線
ＢＬｃ      配線
ＢＬｄ      配線
ＢＬｅ      配線
ＣＬ０ａ      制御線
ＣＬ０ａ１      制御線
ＣＬ０ａ２      制御線
ＣＬ０ａ３      制御線
ＣＬ０ｃ      制御線
ＣＬ０ｅ      制御線
ＣＬ１ａ      制御線
ＣＬ１ｃ      制御線
ＣＬ１ｅ      制御線
ＣＬ２ｅ      制御線
ＣＬＢ０ａ      制御線
ＣＬＢ０ｃ      制御線
ＣＬＢ０ｅ      制御線
ＣＬＢ１ａ      制御線
ＣＬＢ１ｃ      制御線
ＣＬＢ１ｅ      制御線
ＣＬＢ２ｅ      制御線
ＩＮ      信号電位入力端子
ＩＮＢ      参照電位入力端子
ＩＮＶＡａ      インバータ
ＩＮＶＢａ      インバータ
ＩＮＶＡｅ      インバータ
ＩＮＶＢｅ      インバータ
ＭＣ      メモリセル
Ｍ１ａｎ      ｎ型トランジスタ
Ｍ１ａｐ      ｐ型トランジスタ
Ｍ２ａｎ      ｎ型トランジスタ
Ｍ３ａｎ      ｎ型トランジスタ
Ｍ４ａｎ      ｎ型トランジスタ
Ｍ５ａｎ      ｎ型トランジスタ
Ｍ１ｅｎ      ｎ型トランジスタ
Ｍ２ｅｎ      ｎ型トランジスタ
Ｍ３ｅｎ      ｎ型トランジスタ
Ｍ４ｅｎ      ｎ型トランジスタ
Ｍ５ｅｎ      ｎ型トランジスタ
ＯＵＴ      出力端子
ＯＵＴＢ      反対出力端子
ＳＡＰａ      センスアンプ領域
ＳＡＰｃ      センスアンプ領域
ＳＡＰｅ      センスアンプ領域
ＳＷ０ａ      スイッチ
ＳＷ０ａ１      スイッチ
ＳＷ０ａ２      スイッチ
ＳＷ０ａ３      スイッチ
ＳＷ１ａ      スイッチ
ＳＷ２ａ      スイッチ
ＳＷ３ａ      スイッチ
ＳＷ４ａ      スイッチ
ＳＷ５ａ      スイッチ
ＳＷ０ｃ      スイッチ
ＳＷ１ｃ      スイッチ
ＳＷ２ｃ      スイッチ
ＳＷ３ｃ      スイッチ
ＳＷ４ｃ      スイッチ
ＳＷ５ｃ      スイッチ
ＳＷ０ｅ      スイッチ
ＳＷ１ｅ      スイッチ
ＳＷ２ｅ      スイッチ
ＳＷ３ｅ      スイッチ
ＳＷ４ｅ      スイッチ
ＳＷ５ｅ      スイッチ
ＶＤＤ      高電源電位
ＶＤＤａ      書き込み電位
ＶＤＤｃ      書き込み電位
ＶＤＤｅ      書き込み電位
ＶＳＳ      低電源電位
ＶＲＥＦａ      参照電位
ＶＲＥＦｃ      参照電位
ＶＲＥＦｅ      参照電位
Ｌ１    層
Ｌ２    層
Ｌ３    層
Ｌ４    層
Ｌ５    層
Ｌ６    層
Ｌ７    層
Ｌ８    層
Ｌ９    層
Ｌ１０    層
Ｌ１１    層
Ｌ１２    層
Ｃ１    容量素子
ＴｒＡ    トランジスタ
ＴｒＢ    トランジスタ
ＴｒＣ    トランジスタ
１４００ａ    トランジスタ
１４００ｂ    トランジスタ
１４００ｃ    トランジスタ
１４００ｄ    トランジスタ
１４００ｅ    トランジスタ
１４００ｆ    トランジスタ
１４０１    絶縁膜
１４０２    絶縁膜
１４０３    絶縁膜
１４０４    絶縁膜
１４０５    絶縁膜
１４０６    絶縁膜
１４０７    絶縁膜
１４０８    絶縁膜
１４０９    絶縁膜
１４１１    導電膜
１４１２    導電膜
１４１３    導電膜
１４１４    導電膜
１４１５     開口部
１４２１    導電膜
１４２２    導電膜
１４２３    導電膜
１４２４    導電膜
１４３０    金属酸化物
１４３１    金属酸化物
１４３１ａ    金属酸化物
１４３１ｂ    金属酸化物
１４３１ｃ    金属酸化物
１４３２    金属酸化物
１４３２ａ    金属酸化物
１４３２ｂ    金属酸化物
１４３２ｃ    金属酸化物
１４３３    金属酸化物
１４４１    領域
１４４２    領域
１４５０    基板
１４５１    低抵抗領域
１４５２    低抵抗領域
１４６１    領域
１４６１ａ    領域
１４６１ｂ    領域
１４６１ｃ    領域
１４６１ｄ    領域
１４６１ｅ    領域
１４６２    領域
１４６３    領域
１６８０    トランジスタ
１６８１    絶縁膜
１６８２    半導体
１６８３    導電膜
１６８４    導電膜
１６８５    絶縁膜
１６８６    絶縁膜
１６８７    絶縁膜
１６８８    導電膜
１６８９    導電膜
１７００    基板
１７０１    素子分離層
１７０２    絶縁体
１７０３    絶縁体
１７０４    絶縁体
１７０５    絶縁体
１７０６    絶縁体
１７１０    導電体
１７１１    導電体
１７１２    導電体
１７１３    導電体
１７１４    導電体
１７１５    導電体
１７１６    導電体
１７１７    導電体
１７１８    導電体
１７１９    導電体
１７３０    配線
１７３１    配線
１７３２    配線
１７３３    配線
１７３４    配線
１７３５    配線
１７３６    配線
１７３７    配線
１７５１    第１の電極
１７５２    第２の電極
１７５３    絶縁体
１７９０    ゲート電極
１７９２    ウェル
１７９３    チャネル形成領域
１７９４    低濃度不純物領域
１７９５    高濃度不純物領域
１７９６    導電性領域
１７９７    ゲート絶縁膜
１７９８    側壁絶縁層
１７９９    側壁絶縁層
２１００    ＣＰＵ
２１０１    基板
２１０２    プロセッサコア
２１０３    記憶装置
２１０４    ＰＭＵ
２１０５    データバス
２１０６    端子
４７００    電子部品
４７０１    リード
４７０２    プリント基板
４７０３    回路部
４７０４    回路基板
５２０１    筐体
５２０２    筐体
５２０３    表示部
５２０４    表示部
５２０５    マイクロホン
５２０６    スピーカー
５２０７    操作キー
５２０８    スタイラス
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    第１筐体
５６０２    第２筐体
５６０３    第１表示部
５６０４    第２表示部
５６０５    接続部
５６０６    操作キー
５７０１    車体
５７０２    車輪
５７０３    ダッシュボード
５７０４    ライト
５８０１    第１筐体
５８０２    第２筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2016219090.tif 000005
【図２】
2016219090.tif 000006
【図３】
2016219090.tif 000007
【図４】
2016219090.tif 000008
【図５】
2016219090.tif 000009
【図６】
2016219090.tif 000010
【図７】
2016219090.tif 000011
【図８】
2016219090.tif 000012
【図９】
2016219090.tif 000013
【図１０】
2016219090.tif 000014
【図１１】
2016219090.tif 000015
【図１２】
2016219090.tif 000016
【図１３】
2016219090.tif 000017
【図１４】
2016219090.tif 000018
【図１５】
2016219090.tif 000019
【図１６】
2016219090.tif 000020
【図１７】
2016219090.tif 000021
【図１８】
2016219090.tif 000022
【図１９】
2016219090.tif 000023
【図２０】
2016219090.tif 000024
【図２１】
2016219090.tif 000025
【図２２】
2016219090.tif 000026
【図２３】
2016219090.tif 000027
【図２４】
2016219090.tif 000028
【図２５】
2016219090.tif 000029
【図２６】
2016219090.tif 000030
【図２７】
2016219090.tif 000031
【図２８】
2016219090.tif 000032
【図２９】
2016219090.tif 000033
【図３０】
2016219090.tif 000034