(57)【特許請求の範囲】
【請求項１】
相関処理を行うために、
情報ビットにより構成される情報信号に所定の拡散符号長ｎの拡散符号列を用いてスペクトラム拡散を施した受信スペクトラム拡散信号を所定のタイミングで順次サンプリングし量子化ビット数が複数ｍの量子化を行い、生成される入力データを記憶するとともに、記憶されたデータ幅ｍで長さｎの前記入力データである入力データ列を出力する入力信号生成手段と、
前記入力データ列に対応させ、前記受信スペクトラム拡散信号に用いられた拡散符号列と同一の拡散符号列より生成される長さｎの参照データ列を出力する参照信号生成手段と、
前記入力データ列と前記参照データ列との対応するデータ同士を乗算し、生成される長さｎの乗算データを出力する乗算回路と、
この乗算データを加算し、生成される相関値を出力する加算回路とを備え、
前記入力信号生成手段は、
前記入力データに応じた個別の記憶場所を指示するための信号であって前記受信スペクトラム拡散信号のサンプリングの順番に応じてサイクリックに１つずつずれる値であるアドレス信号に基づき、少なくとも前記拡散符号長に相当する期間に生成される前記入力データを個別に記憶できるデータ幅ｍで長さｎの記憶場所を有するとともに、前記タイミングに応じて前記入力データ列を出力する記憶回路を備え、
前記参照信号生成手段は、
前記タイミングに応じて前記参照データ列をシフトしオーバフローした拡散符号が最後尾に入力されるようなリング状の構成をなすシフトレジスタを備えた
ことを特徴とするデジタルマッチドフィルタ。
【請求項２】
参照信号生成手段は、
１拡散符号長内のサンプリング回数だけ繰り返された拡散符号により構成された参照符号列より参照データ列を生成し出力するようにした
ことを特徴とする請求項１に記載のデジタルマッチドフィルタ。
【請求項３】
シフトレジスタからの出力を第２の参照データ列とし、  この第２の参照データ列を保持し、新たに参照データ列として出力するラッチ回路と、
入力データ列と前記第２の参照データ列との対応するデータ同士を乗算し、生成される複数の第２の乗算データを出力する第２の乗算回路と、
この複数の第２の乗算データを加算し、生成される第２の相関値を出力する第２の加算回路と、
この第２の相関値とあらかじめ設定されている参照相関値とを比較し、判定結果を出力する判定手段とを備え、
前記判定結果に基づき乗算回路から出力される乗算データまたはあらかじめ設定されている無入力状態を示すヌルデータのいずれかのデータを選択し、加算回路に入力するようにした
ことを特徴とする請求項１または２に記載のデジタルマッチドフィルタ。
【請求項４】
シフトレジスタからの出力を第２の参照データ列とし、  この第２の参照データ列を保持し、新たに参照データ列として出力するラッチ回路と、
入力データ列と前記第２の参照データ列との対応するデータ同士を乗算し、生成される複数の第２の乗算データを出力する第２の乗算回路と、
この複数の第２の乗算データを加算し、生成される第２の相関値を出力する第２の加算回路と、
この第２の相関値とあらかじめ設定されている参照相関値とを比較し、判定結果を出力する判定手段とを備え、
前記判定結果に基づき記憶回路から出力される入力データまたはあらかじめ設定されている無入力状態を示すヌルデータのいずれかのデータを選択し、乗算回路に入力するようにした
ことを特徴とする請求項１または２に記載のデジタルマッチドフィルタ。
【請求項５】
第２の乗算回路は、
記憶回路から出力される入力データ列の内、一部の入力データに対してのみ、対応する第２の参照データとの乗算を行い、第２の乗算データを出力するようにした
ことを特徴とする請求項３または４に記載のデジタルマッチドフィルタ。
【請求項６】
第２の乗算回路は、
記憶回路から出力される入力データの複数の量子化ビットの内、一部の量子化ビットに対してのみ、対応する第２の参照データとの乗算を行い、第２の乗算データを出力するようにした
ことを特徴とする請求項３または４に記載のデジタルマッチドフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スペクトラム直接拡散通信方式の受信装置等で用いられるデジタルマッチドフィルタに関する。
【０００２】
【従来の技術】
情報信号に広帯域の拡散符号を乗じて送信し、受信信号では逆拡散して狭帯域信号に戻す、いわゆるスペクトラム直接拡散通信方式は、受信電波のＣ／Ｎ（キャリア・ノイズ比）が悪くても情報信号を検出できるので、移動体通信システムの多元接続方式の１つである符号分割多元接続（ＣＤＭＡ(:Code Division Mutiple Access)）に有望であり、装置の低消費電力化が望まれている。
【０００３】
デジタルマッチドフィルタは、受動相関器としての利点を活かした拡散符号（チップ：拡散符号列を構成する各拡散符号を「チップ」という）時間毎の出力を利用して、同期タイミング抽出のための高速な同期捕捉、同期追尾、さらに抽出された前記同期タイミングを用いたデータ復調に使用できることが知られている。また、１拡散符号時間より短い時間、受信するタイミングがずれているような場合にも、アナログ／デジタル変換器（以下、「Ａ／Ｄ変換器」という）のサンプリングを１拡散符号時間の１／２、１／４、１／８、１／１６等のタイミングで行い、１拡散符号時間の１／２、１／４、１／８、１／１６毎の相関出力を得ることにより、精度の高い同期捕捉、同期追尾、データ復調に使用できることが知られている。
【０００４】
受動相関器の構成例として、ここでは最も簡単な構成となるＢＰＳＫ(:Bi-Phase Shifted Key) 対応のマッチドフィルタの構成を図１０を用いて説明する。スペクトラム拡散の受信機においては、受信した信号を周波数変換しベースバンド信号の周波数に落とす。この信号をサンプルホールドし、入力信号としてマッチドフィルタに入力する。入力信号は遅延線１にシリアルに入力した後、各遅延時間毎の信号がパラレルに出力される。このパラレル出力は各タップ２で各遅延時間毎の出力に応じて重み付けが行われる。重み付けが行われた前記のパラレル出力は加算回路３で全て加算され相関出力（相関値）として出力される。
【０００５】
次に、上記マッチドフィルタをデジタル的に実現する一例としてデジタルマッチドフィルタの動作を図１１を用いて説明する。図１１と類似するブロック構成は、例えば特開平７−５８６６９号公報等に紹介されている。受信機で生成された受信ベースバンド信号である受信スペクトラム拡散信号は、タイミング信号発生回路５からのタイミングに従ってサンプリングされ、Ａ／Ｄ変換器４でデジタル信号に変換される。このデジタル信号はシフトレジスタ３１に順次入力される。一方、参照データとなる拡散符号は拡散符号発生回路７で生成され、一度ロード待ちバッファ８に入力された後、乗算用のバッファ３０に入力される。ここでロード待ちバッファ８は通常の拡散に用いられる情報１シンボルと同程度の長さの「短拡散コード」に加え、情報１シンボルの長さよりも十分に長い「長拡散コード」も用いて拡散を施すようなスペクトラム拡散方式において用いられ、前記拡散符号発生回路７から出力される拡散符号列を一時的に蓄積するためのバッファである。従って「長拡散コード」を用いない方式ではロード待ちバッファ８は特に必要ではない。乗算回路１２ではシフトレジスタ３１からのパラレル出力とバッファ３０からのパラレル出力との乗算が行われる。この乗算結果は加算回路１０で加算され相関出力として出力され、同期捕捉、同期追尾、データ復調などに用いられる。上記説明では、Ａ／Ｄ変換器４のビット数には特に言及しなかったが、一般には量子化誤差を軽減し性能向上を図るために複数ビットのＡ／Ｄ変換器が用いられる（一般に複数ビットを用いた判定処理を軟判定処理、１ビットを用いた判定処理を硬判定処理という）。従ってシフトレジスタ３１も前記の複数ビットを蓄積できる構成とする必要がある。
【０００６】
図１２は情報信号と拡散符号との関係を説明するための説明図である。情報信号は基本単位である情報ビットが複数集まって構成されている。拡散符号例１では１情報ビット長を００１１０の５つの拡散符号で拡散している。このとき拡散符号長＝５と表現する。一方、拡散符号例２では２情報ビットを００１１０１００１１の１０の拡散符号で拡散している。このとき拡散符号長＝１０と表現する。ただし１情報ビットあたりでは５つの拡散符号で拡散していることとなる。また、１つの拡散符号を乗じている時間を１拡散符号時間と表現する。拡散符号例１と２は、それぞれ同じ１拡散符号時間の例を示している。
【０００７】
【発明が解決しようとする課題】
従来の構成のデジタルマッチドフィルタでは、サンプルした受信信号をシフトレジスタに蓄積し、サンプル毎に受信信号をシフトする構成となっている。特に性能向上のために複数ビットのＡ／Ｄ変換器が用いられる場合には、シフトレジスタもこの複数ビットを蓄積し更にシフトする必要がある。一般にデジタル回路においては信号の変化時に回路内の電位が変動し電力が消費される（特にＣＭＯＳなどのプロセスを使用したデバイスは、出力信号の０、１を変化させるときに消費電力を必要とすることが知られている）。従って複数ビット対応のシフトレジスタにおいてもデータのシフト時に消費電力が大幅に大きくなってしまうという問題があった。
【０００８】
この発明は上記のような問題点を解決するためになされたもので、主たる目的は、デジタルマッチドフィルタを構成する各デジタル回路ブロックでの消費電力を低減し、低消費電力のデジタルマッチドフィルタを得ることである。
【０００９】
【課題を解決するための手段】
この発明に係るデジタルマッチドフィルタにおいては、
相関処理を行うために、
情報ビットにより構成される情報信号に所定の拡散符号長ｎの拡散符号列を用いてスペクトラム拡散を施した受信スペクトラム拡散信号を所定のタイミングで順次サンプリングし量子化ビット数が複数ｍの量子化を行い、生成される入力データを記憶するとともに、記憶されたデータ幅ｍで長さｎの前記入力データである入力データ列を出力する入力信号生成手段と、
前記入力データ列に対応させ、前記受信スペクトラム拡散信号に用いられた拡散符号列と同一の拡散符号列より生成される長さｎの参照データ列を出力する参照信号生成手段と、
前記入力データ列と前記参照データ列との対応するデータ同士を乗算し、生成される長さｎの乗算データを出力する乗算回路と、
この乗算データを加算し、生成される相関値を出力する加算回路とを備え、
前記入力信号生成手段は、
前記入力データに応じた個別の記憶場所を指示するための信号であって前記受信スペクトラム拡散信号のサンプリングの順番に応じてサイクリックに１つずつずれる値であるアドレス信号に基づき、少なくとも前記拡散符号長に相当する期間に生成される前記入力データを個別に記憶できるデータ幅ｍで長さｎの記憶場所を有するとともに、前記タイミングに応じて前記入力データ列を出力する記憶回路を備え、
前記参照信号生成手段は、
前記タイミングに応じて前記参照データ列をシフトしオーバフローした拡散符号が最後尾に入力されるようなリング状の構成をなすシフトレジスタを備えるようにしたものである。
【００１３】
また、参照信号生成手段は、
１拡散符号長内のサンプリング回数だけ繰り返された拡散符号により構成された参照符号列より参照データ列を生成し出力するようにしたものである。
【００１４】
また、シフトレジスタからの出力を第２の参照データ列とし、
この第２の参照データ列を保持し、新たに参照データ列として出力するラッチ回路と、
入力データ列と前記第２の参照データ列との対応するデータ同士を乗算し、生成される複数の第２の乗算データを出力する第２の乗算回路と、
この複数の第２の乗算データを加算し、生成される第２の相関値を出力する第２の加算回路と、
この第２の相関値とあらかじめ設定されている参照相関値とを比較し、判定結果を出力する判定手段とを備え、
前記判定結果に基づき乗算回路から出力される乗算データまたはあらかじめ設定されている無入力状態を示すヌルデータのいずれかのデータを選択し、加算回路に入力するようにしたものである。
【００１５】
また、シフトレジスタからの出力を第２の参照データ列とし、
この第２の参照データ列を保持し、新たに参照データ列として出力するラッチ回路と、
入力データ列と前記第２の参照データ列との対応するデータ同士を乗算し、生成される複数の第２の乗算データを出力する第２の乗算回路と、
この複数の第２の乗算データを加算し、生成される第２の相関値を出力する第２の加算回路と、
この第２の相関値とあらかじめ設定されている参照相関値とを比較し、判定結果を出力する判定手段とを備え、
前記判定結果に基づき記憶回路から出力される入力データまたはあらかじめ設定されている無入力状態を示すヌルデータのいずれかのデータを選択し、乗算回路に入力するようにしたものである。
【００１６】
また、第２の乗算回路は、
記憶回路から出力される入力データ列の内、一部の入力データに対してのみ、対応する第２の参照データとの乗算を行い、第２の乗算データを出力するようにしたものである。
【００１７】
また、第２の乗算回路は、
記憶回路から出力される入力データの複数の量子化ビットの内、一部の量子化ビットに対してのみ、対応する第２の参照データとの乗算を行い、第２の乗算データを出力するようにしたものである。
【００１８】
【発明の実施の形態】
実施の形態１．
以下、本発明の実施の形態１について説明する。図１はこの実施の形態１であるデジタルマッチドフィルタのブロック図である。ここでは説明をわかりやすくするために最も簡単な構成となるＢＰＳＫ対応のデジタルマッチドフィルタとして説明する。
【００１９】
まず構成を説明する。図において、４は受信機で生成された受信ベースバンド信号である受信スペクトラム拡散信号を後述するタイミング発生回路５からの所定のサンプルタイミングでサンプリングし、所定の量子化ビット数のデジタル信号である入力データに変換するＡ／Ｄ変換器、５は前記Ａ／Ｄ変換器４の動作に用いられるサンプルタイミングを含め、後述する各ブロック構成での動作に必要な各種のタイミング信号を生成するタイミング信号発生回路、１１は前記Ａ／Ｄ変換器４から出力される入力データを、サンプリングの順位に応じ、後述する記憶回路６の対応する記憶場所に記憶するためのアドレス信号を生成するアドレス信号発生回路、６は前記入力データを前記アドレス信号が指定する記憶場所に記憶するとともに、記憶された各記憶場所の入力データを、前記タイミング発生回路５からの所定のタイミングで複数の入力データである入力データ列として出力する記憶回路である。ここで、前記４、５、６、１１の構成ブロックにより入力信号生成手段１００が構成されている
【００２０】
７は前記受信スペクトラム拡散信号に用いられている拡散符号列と同一の拡散符号列を生成する拡散符号発生回路、８は「長拡散コード」が使用される場合に前記拡散符号発止回路７からの拡散符号列を一時的に蓄積し、新たに拡散符号列として出力するロード待ちバッファ、９はロード待ちバッファ８からの拡散符号列を受け、 Ａ／Ｄ変換器４でのサンプリングの間隔に合わせた前記タイミング信号生成回路５からのタイミングで前記拡散符号列をシフトするとともに、参照データ列として出力するシフトレジスタである。ここで、前記７、８、９の構成ブロックにより参照信号生成手段２００が構成されている。
【００２１】
１２は記憶回路６からの入力データ列とシフトレジスタ９からの参照データ列との対応するデータ同士を乗算し、生成される複数の乗算データを出力する乗算回路、１０はこの複数の乗算データを加算し、生成される相関値を出力する加算回路である。
【００２２】
次に、動作の主要点を説明する。ここでは、Ａ／Ｄ変換器４でのサンプリングを１拡散符号時間（１拡散符号長に相当する時間）毎に行う例で説明する。タイミング信号発生回路５は受信機で生成された受信スペクトラム拡散信号を１拡散符号時間毎にサンプルホールドし、Ａ／Ｄ変換できるようなサンプルタイミング信号を生成する。このサンプルタイミング信号によりＡ／Ｄ変換器４からデジタル信号である入力データが出力される。ここでＡ／Ｄ変換の量子化ビット数としては、量子化誤差を軽減するという観点から複数ビットとすることが望ましい。アドレス信号発生回路１１は記憶回路６内の前記入力データを記憶する記憶場所のアドレスを生成する。回路の構成を簡単にするために出力されるアドレスとしては例えば前記受信スペクトラム拡散信号のサンプリングの順番に応じてサイクリックに１つずつずれる値とするのが望ましい。記憶回路６は１情報ビットがｎ個の拡散符号（拡散符号長はｎ）で拡散されているとき少なくともこれに対応したメモリ容量が必要である。すなわち、Ａ／Ｄ変換の量子化ビット数をｍビットとすれば少なくとも（ｍ×ｎ）ビットのメモリ容量が必要である。また、Ａ／Ｄ変換器４からの出力である入力データを書き込むタイミングと乗算回路へ入力データ列を出力するタイミングは同時にならないよう制御されている。図２は記憶回路６内の細部構成を示すブロック図である。サンプリング毎にアドレス１〜ｎが順次指示され、サンプリングデータはｎ個の記憶場所１〜ｎに個別に記憶される。各記憶場所はｍビットの量子化データが記憶できる。また記憶場所１〜ｎからの出力はｎ個が全て同時に出力されるようになっている。
【００２３】
一方、拡散符号発生回路７で生成された拡散符号列を構成する各拡散符号はロード待ちバッファ８にシリアルに出力される。ロード待ちバッファ８からシフトレジスタ９への拡散符号列のロードは通常１情報ビットに対応したタイミング毎にパラレルに行われる。このシフトレジスタ９は、１拡散符号時間毎に拡散符号列のシフトを行い、オーバフローした拡散符号が最後尾に入力されるようなリング状の構成となっている。
【００２４】
記憶回路６の入力データ列とシフトレジスタ９の参照データ列は乗算回路１２で乗算され、その結果が加算回路１０に入力される。この加算結果により拡散符号時間毎の相関出力が得られる。
【００２５】
以上のように、本実施の形態１では、サンプリングされた複数の量子化ビットの入力データをサンプリングに応じて決められた特定の記憶場所に蓄積しシフトさせず、参照データ列となる１ビット構成の拡散符号列をシフトする構成としたため、回路ブロック構成中のサンプリング毎におけるデータのシフトする回路素子が少なくてすみ、回路内における０、１の電位の変化を低減することができるので、低消費電力化を実現できるという効果がある。
【００２６】
実施の形態２．
次に本発明の実施の形態２について説明する。本実施の形態２では１情報ビット長が拡散符号長と異なる場合（一般には、拡散符号長＞１情報ビット長）について説明する。図３はこの実施の形態２であるデジタルマッチドフィルタのブロック図である。
【００２７】
図において、４〜１２は図１に示す実施の形態１の構成と同じであるので説明を省略する。１３は乗算回路からの出力である乗算データまたは無入力状態を示すヌルデータのいずれかのデータを選択する選択回路であって、各乗算データの出力毎にセレクタが設けられている。ここでは、ＧＮＤレベルをヌルデータとして選択する例を示している。１４は選択回路１３を制御する加算窓制御回路であって、相関処理の対象となる１情報ビット長を越える部分の乗算データについてはヌルデータを用い乗算データを生成するようにデータの選択を行う。
【００２８】
次に、動作の主要点を説明する。本実施の形態２においては、 Ａ／Ｄ変換器４でのサンプリングを１拡散符号時間毎に行う例で説明する。本実施の形態２の場合のように、拡散符号長＞１情報ビット長の場合には、記憶回路６のメモリ容量は１情報ビット分のメモリ容量よりも大きくする必要がある。すなわち、Ａ／Ｄ変換の量子化ビット数をｍビット、拡散符号長を（ｎ＋α）ビット（ここで、ｎは１拡散符号長を１ビットとして正規化した１情報ビット長（つまり１情報ビット当たりのサンプリング回数）を、αは１情報ビット長を越える拡散符号長部分の長さ（つまり１情報ビットを越える部分のサンプリング回数）である）とすれば、少なくとも｛ｍ×（ｎ＋α）｝ビットのメモリ容量が必要である。
【００２９】
加算窓制御回路１４では、選択回路１３内の各セレクタを制御することにより計算を行う対象の１情報ビット長以外のところは０を選択する。これにより、α個の乗算結果に影響されることなく加算回路１０で加算することが可能となり、拡散符号時間毎の相関出力が得られる。
【００３０】
以上のように、本実施の形態２では、相関処理の対象となる１情報ビット長を越える部分の乗算データについてはあらかじめ設定されている無入力状態を示すヌルデータを用い乗算データを生成し、加算回路に入力するようにしたので、１情報ビット長を越える部分の相関出力への影響がなくなり、より精度の高い相関処理を行うことができるという効果がある。
【００３１】
実施の形態３．
次に本発明の実施の形態３について説明する。本実施の形態３では実施の形態２の場合と同様に１情報ビット長が拡散符号長と異なる場合（一般には、拡散符号長＞１情報ビット長）について説明する。図４はこの実施の形態３であるデジタルマッチドフィルタのブロック図である。
【００３２】
図において、４〜１２は図１に示す実施の形態１の構成と同じであるので説明を省略する。１６は記憶回路からの出力である入力データまたは無入力状態を示すヌルデータのいずれかのデータを選択する選択回路であって、各入力データの出力毎にセレクタが設けられている。ここでは、ＧＮＤレベルをヌルデータとして選択する例を示している。１５は選択回路１６を制御する乗算窓制御回路であって、相関処理の対象となる１情報ビット長を越える部分の入力データについてはヌルデータを用い入力データを生成するようにデータの選択を行う。
【００３３】
次に、動作の主要点を説明する。実施の形態２での説明同様、Ａ／Ｄ変換器４でのサンプリングを１拡散符号時間毎に行う例で説明する。本実施の形態３の場合のように、拡散符号長＞１情報ビット長の場合には、記憶回路６のメモリ容量は１情報ビット分のメモリ容量よりも大きくする必要がある。すなわち、Ａ／Ｄ変換の量子化ビット数をｍビット、拡散符号長を（ｎ＋α）ビット（ここで、ｎは１拡散符号長を１ビットとして正規化した１情報ビット長（つまり１情報ビット当たりのサンプリング回数）を、αは１情報ビット長を越える拡散符号長部分の長さ（つまり１情報ビットを越える部分のサンプリング回数）である）とすれば、少なくとも｛ｍ×（ｎ＋α）｝ビットのメモリ容量が必要である。
【００３４】
乗算窓制御回路１５では、選択回路１６内の各セレクタを制御することにより計算を行う対象の１情報ビット長以外のところは０を選択する。これにより、余剰のα個の乗算結果は０に固定され、α個の乗算結果に影響されることなく加算回路１０で加算することが可能となり、拡散符号時間毎の相関出力が得られる。
【００３５】
以上のように、本実施の形態３では、相関処理の対象となる１情報ビット長を越える部分の入力データについてはあらかじめ設定されている無入力状態を示すヌルデータを用い入力データを生成し、乗算回路に入力するようにしたので、１情報ビット長を越える部分の相関出力への影響がなくなり、より精度の高い相関処理を行うことができるという効果がある。
【００３６】
実施の形態４．
次に本発明の実施の形態４について説明する。本実施の形態４では実施の形態３の場合と同様に１情報ビット長が拡散符号長と異なる場合（一般には、拡散符号長＞１情報ビット長）について説明する。図５はこの実施の形態４であるデジタルマッチドフィルタのブロック図である。
【００３７】
図において、４〜１６は図４に示す実施の形態３の構成と同じであるので説明を省略する。１７は相関処理の対象となる１情報ビット長を越える部分の余剰のαビットに相当する拡散符号にすべて無入力状態を示すヌルデータ（０あるいは１）を満たす空き詰め回路である。
【００３８】
次に、動作の主要点を説明する。実施の形態３での説明同様、Ａ／Ｄ変換器４でのサンプリングを１拡散符号時間毎に行う例で説明する。Ａ／Ｄ変換器４でのサンプリングデータが、符号ビットをＭＳＢに持ち２の補数形式の出力である場合、あるいは、Ａ／Ｄ変換器４の出力を符号ビットをＭＳＢとする２の補数形式に変換してから記憶回路６に蓄積する場合、乗算回路１２は排他的論理和などの簡易な反転回路で構成されることが知られている。この場合、記憶回路６の出力に設けられている選択回路１６がα個の余剰ビットに０を選択しても乗算結果は必ずしも０とならない。そこで、拡散符号発生回路７からの拡散符号列を、空き詰め回路１７に入力して、前記拡散符号列に余剰のαビットに対応して乗算結果が０になるようなビットをはじめから埋め込む。埋め込むビットは構成によりすべて０であったり、すべて１であったりする。例えば、乗算回路１２が排他的論理和出力の反転回路から構成され、加算回路１０では０入力をヌルデータと扱う構成である場合を考える。このとき、送信側での拡散符号が００１０１であると、拡散符号発生回路７では００１０１を生成し、選択回路１６で余剰ビットに０を選択し、空き詰め回路では１を割り当てる構成となる。これにより、余剰のα個の乗算結果は０に固定され、前記乗算結果に影響されることなく加算回路１０で加算することが可能となり、拡散符号毎の相関出力が得られる。
【００３９】
以上のように、本実施の形態４では、相関処理の対象となる１情報ビット長を越える部分の参照データについてはあらかじめ設定されている無入力状態を示すヌルデータを用い参照データを生成し、乗算回路に入力するようにしたので、１情報ビット長を越える部分の相関出力への影響がなくなり、より精度の高い相関処理を行うことができるという効果がある。
【００４０】
実施の形態５．
次に本発明の実施の形態５について説明する。本実施の形態５では１拡散符号時間内で複数回サンプリングが行われる場合について説明する。図６はこの実施の形態５であるデジタルマッチドフィルタのブロック図である。
【００４１】
図において、４〜１７は図５に示す実施の形態４の構成と同じであるので説明を省略する。１８は１拡散符号長内のサンプリング回数だけ拡散符号と空き詰めに使用するビットを繰り返し出力する繰り返し制御回路である。
【００４２】
次に、動作の主要点を説明する。１拡散符号時間より短い時間、受信するタイミングがずれているときを考慮して、Ａ／Ｄ変換器４のサンプリングを１拡散符号時間の１／２、１／４、１／８、１／１６などで行う構成が一般に知られている。ここでは１／２の場合の、いわゆる２倍オーバサンプリング時の例で説明する。さらに、拡散符号発生回路において００１０１を生成し、余剰ビットが５ビットあり、加算回路１０でヌルデータとするために、空き詰め回路ではすべて１を出力する構成である例で示す。拡散符号発生回路では「００１０１」を出力し、空き詰め回路１７では「１１１１１」を出力する。これを繰り返し制御回路１８に入力すると、「００００１１００１１１１１１１１１１１１」となる。これをシフトレジスタ９に入力し、参照データ列として用いることにより、１／２拡散符号毎の相関出力が得られる。
【００４３】
以上のように、本実施の形態５では、元の拡散符号あるいはヌルデータを繰り返し生成することにより簡単な構成でオーバサンプリング時の相関処理に対応できるという効果がある。
【００４４】
実施の形態６．
次に本発明の実施の形態６について説明する。図７はこの実施の形態６であるデジタルマッチドフィルタのブロック図である。
【００４５】
図において、４〜１８は図６に示す実施の形態５の構成と同じであるので説明を省略する。１９はシフトレジスタ９の出力をラッチするラッチ回路１９である。以下の説明では、前記ラッチ回路の入力であるシフトレジスタ９からの出力を第２の参照データ列（時間的に早い参照データとなる）、前記ラッチ回路の出力を単に参照データ列（時間的に遅い参照データとなる）というものとする。２０は前記第２の参照データ列と記憶回路からの出力である入力データ列とを掛け合わせる第２の乗算回路、２１は前記第２の乗算回路の出力を加算する第２の加算回路、２２は前記第２の加算回路の出力により判定を行う判定回路である。１３は第１の乗算回路１２の出力を制御する選択回路であって、加算窓制御回路１４と前記判定回路２２に従って乗算データあるいはヌルデータのどちらかを選択する。また、ここに言う第１の乗算回路１２とは、シフトレジスタ９からの出力をラッチすることにより時間的に遅くなった参照データ列を、記憶回路６の出力と掛け合わせる乗算回路を指す。
【００４６】
次に、動作の主要点を説明する。シフトレジスタ９からの出力は、第２の加算回路２１および判定回路２２の動作に要する時間分だけ遅らせてラッチ回路１９にてラッチされる。前記加算および判定にＡ／Ｄ変換器４のサンプリングレートより長い時間を要するときには多段階のラッチ回路にする必要がある。以下は、前記加算および判定が１サンプリングに要する時間以内に終了する場合、すなわち、ラッチ回路１９が１段のラッチで構成される場合について説明する。
【００４７】
ラッチ回路１９に入力する信号（時間的に早い参照データ列）は、第２の乗算回路２０に入力され、記憶回路６と乗算される。この乗算結果を第２の加算回路２１で加算し、この結果が判定回路２２に入力される。この判定回路２２では、あらかじめ設定されている既定値である参照相関値より小さい値であるか否かを検出する。小さいと検出された場合、加算窓制御回路１４に検出結果を戻し、ラッチ回路へのクロックの供給を止める（ラッチデータを更新しない）。シフトレジスタ９にはクロックが供給され続け、次のサイクル（１サンプリングに要する時間後）には新たな情報が第２の加算回路に供給される。また、判定回路２２の出力は第１の乗算回路１２用の選択回路１３にも入力される。ある既定値より小さいことを示す情報が入力されると前記セレクタ１３はヌルデータである０を選択し、また、加算窓制御回路１４は前記セレクタ１３への制御を変化させない（窓の位置をずらさない）。これにより連続してある既定値より小さい相関出力しか得られない状態のとき、記憶回路６に新しく蓄積されたビットを除いた第１の乗算回路１２、ラッチ回路１９、選択回路１３、加算回路１０が電位レベルを０、１変化させることがなくなる一方、ある既定値以上の相関出力は正確に得られる。
【００４８】
以上のように、本実施の形態６では、相関出力がある規定値以下の時は乗算回路、ラッチ回路、選択回路、加算回路等が動作しないようにしたので、低消費電力化を実現できるという効果がある。
【００４９】
実施の形態７．
次に本発明の実施の形態７について説明する。図８はこの実施の形態７であるデジタルマッチドフィルタのブロック図である。
【００５０】
図において、４〜１８は図６に示す実施の形態５の構成と同じであるので説明を省略する。１９はシフトレジスタ９の出力をラッチするラッチ回路１９である。以下の説明では、前記ラッチ回路の入力であるシフトレジスタ９からの出力を第２の参照データ列（時間的に早い参照データとなる）、前記ラッチ回路の出力を単に参照データ列（時間的に遅い参照データとなる）というものとする。２０は前記第２の参照データ列と記憶回路からの出力である入力データ列とを掛け合わせる第２の乗算回路、２１は前記第２の乗算回路の出力を加算する第２の加算回路、２２は前記第２の加算回路の出力により判定を行う判定回路である。２３は第１の加算回路１０の出力を制御する選択回路であって、前記判定回路２２に従って加算データあるいはヌルデータのどちらかを選択する。また、ここに言う第１の乗算回路１２とは、シフトレジスタ９からの出力をラッチすることにより時間的に遅くなった参照データ列を、記憶回路６の出力と掛け合わせる乗算回路を指す。
【００５１】
次に、動作の主要点を説明する。シフトレジスタ９からの出力は、第２の加算回路２１および判定回路２２の動作に要する時間分だけ遅らせてラッチ回路１９にてラッチされる。前記加算および判定にＡ／Ｄ変換器４のサンプリングレートより長い時間を要するときには多段階のラッチ回路にする必要がある。以下は、前記加算および判定が１サンプリングに要する時間以内に終了する場合、すなわち、ラッチ回路１９が１段のラッチで構成される場合について説明する。
【００５２】
ラッチ回路１９に入力する信号（時間的に早い参照データ列）は、第２の乗算回路２０に入力され、記憶回路６と乗算される。この乗算結果を第２の加算回路２１で加算し、この結果が判定回路２２に入力される。この判定回路２２では、あらかじめ設定されている既定値である参照相関値より小さい値であるか否かを検出する。小さいと検出された場合、加算窓制御回路１４に検出結果を戻し、ラッチ回路へのクロックの供給を止める（ラッチデータを更新しない）。シフトレジスタ９にはクロックが供給され続け、次のサイクル（１サンプリングに要する時間後）には新たな情報が第２の加算回路に供給される。また、記憶回路６用の選択回路１６の窓制御は判定回路２２の出力に左右されないため、判定回路２２の出力は第１の加算回路１０用の選択回路２３を用いて、ヌルデータである０を選択するか否か制御する。これにより連続してある既定値より小さい相関出力しか得られない状態のとき、記憶回路６に新しく蓄積されたビットを除いた第１の乗算回路１２、ラッチ回路１９が電位レベルを０、１変化させることがなくなる一方、ある既定値以上の相関出力は正確に得られる。
【００５３】
以上のように、本実施の形態７では、相関出力がある規定値以下の時は乗算回路、ラッチ回路等が動作しないようにしたので、低消費電力化を実現できるという効果がある。
【００５４】
実施の形態８．
次に本発明の実施の形態８について説明する。図９はこの実施の形態８であるデジタルマッチドフィルタのブロック図である。
【００５５】
図において、４〜２３は図８に示す実施の形態７の構成と同じであるので説明を省略する。なお、本実施の形態８においては、実施の形態７の構成に対して、第２の乗算回路２０がシフトレジスタ９の出力と記憶回路６の出力の１部分のみ乗算を行う構成となっている。
【００５６】
次に、動作の主要点を説明する。ラッチ回路１９に入力する信号（時間的に早い参照データ）は、第２の乗算回路２０に入力され、記憶回路６からの出力と乗算される。この乗算結果を第２の加算回路２１で加算するが、前記乗算結果の１部を加算すれば有意な相関出力が得られる。例えば、送信側で１情報ビットを６４の拡散符号で広帯域に拡散し、受信側のデジタルマッチドフィルタですべて相関がとれたときを６４、すべて相関がとれなかったときを−６４の相関出力値とする条件で、判定回路２２が前記最大相関値の１／４である１６の相関値以上であるか否かを判定する回路とした場合で説明する。前記の条件は、正の相関になる数をａ個とすると負の相関になる数は６４−ａとなるので、
＋ａ−（６４−ａ）≧１６
故に    ａ≧４０
となる。換言すると、２４個負の相関値をもつ場合、あるいは、４０個正の相関値を持つ場合はそれ以上の加算は必要とならない。従って、４８個分の部分相関を行う構成とすれば、有意でない相関出力がランダムであるとすると１／２以上の確率で有意でない相関出力であることを検出できる。４８より多くしていくと検出の確率は大幅に増加する。このように第２の乗算回路２０のすべての乗算結果を加算しないでも十分有意な判定結果を出すことが出来る。
【００５７】
以上のように、本実施の形態８では、実施の形態７に比べ、第２の乗算回路、第２の加算回路を簡略化したので、さらに低消費電力化を実現できるという効果がある。
【００５８】
【発明の効果】
以上のように、この発明によれば、複数の量子化ビットで量子化された複数の入力データをサンプリングに応じて決められた特定の記憶場所に蓄積しシフトさせず、参照データ列となる１ビット構成の拡散符号列をシフトする構成としたため、回路ブロック構成中のサンプリング毎にデータのシフトする回路素子が少なくてすみ、回路内における０、１の電位の変化を低減することができるので、低消費電力化を実現できるという効果がある。
【００６２】
また、元の拡散符号あるいはヌルデータを繰り返し生成することにより簡単な構成でオーバサンプリング時の相関処理に対応できるという効果がある。
【００６３】
また、相関出力がある規定値以下の時は乗算回路、ラッチ回路、選択回路、加算回路等が動作しないようにしたので、低消費電力化を実現できるという効果がある。
【００６４】
また、相関出力がある規定値以下の時は乗算回路、ラッチ回路等が動作しないようにしたので、低消費電力化を実現できるという効果がある。
【００６５】
また、乗算の対象となるデータ列中のデータの個数を減らし、一部のデータのみとし、第２の乗算回路、第２の加算回路を簡略化したので、さらに低消費電力化を実現できるという効果がある。
【００６６】
また、乗算の対象となるデータのビット数を全ビットではなく個数を減らし、一部のビットのみとし、第２の乗算回路、第２の加算回路を簡略化したので、さらに低消費電力化を実現できるという効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１によるデジタルマッチドフィルタのブロック図である。
【図２】  本発明の実施の形態１によるデジタルマッチドフィルタの記憶回路内のブロック図である。
【図３】  本発明の実施の形態２によるデジタルマッチドフィルタのブロック図である。
【図４】  本発明の実施の形態３によるデジタルマッチドフィルタのブロック図である。
【図５】  本発明の実施の形態４によるデジタルマッチドフィルタのブロック図である。
【図６】  本発明の実施の形態５によるデジタルマッチドフィルタのブロック図である。
【図７】  本発明の実施の形態６によるデジタルマッチドフィルタのブロック図である。
【図８】  本発明の実施の形態７によるデジタルマッチドフィルタのブロック図である。
【図９】  本発明の実施の形態８によるデジタルマッチドフィルタのブロック図である。
【図１０】  従来のマッチドフィルタのブロック図である。
【図１１】  従来のデジタルマッチドフィルタのブロック図である。
【図１２】  情報信号と拡散符号との関係を説明するための説明図である。
【符号の説明】
１  遅延線、２  タップ、３  加算回路、４  Ａ／Ｄ変換器、５  タイミング信号発生回路、６  記憶回路、７  拡散符号発生回路、８  ロード待ちバッファ、９  シフトレジスタ、１０  加算回路、１１  アドレス信号発生回路、１２  乗算回路、１３  選択回路、１４  加算窓制御回路、１５  乗算窓制御回路、１６  選択回路、１７  空き詰め回路、１８  繰り返し制御回路、１９  ラッチ回路、２０  第２の乗算回路、２１  第２の加算回路、２２  判定回路、２３  選択回路、３０  バッファ、３１  シフトレジスタ、１００  入力信号生成手段、２００  参照信号生成手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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