(57)【特許請求の範囲】
【請求項１】
画像データの転送タイミングをとるためのクロックに基づく信号に同期して転送される画像データに対して画像処理を行なう画像処理部と、
実装された本体システムとデータ通信を行う外部インタフェース部と、を備えた画像処理装置であって、
前記本体システムで使用される入出力用クロックを受け取る入力端子と、
その入力端子と前記外部インタフェース部を接続する手段とを備え、
前記入出力用クロックを前記外部インタフェース部の動作タイミングをとるためのシステムクロックとして使用可能にしたことを特徴とする画像処理装置。
【請求項２】
前記接続する手段は、選択手段を含み、
その選択手段は、前記入出力用クロックと、前記画像データの転送タイミングをとるためのクロックを択一的に選択し、前記システムクロックとするものであることを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記画像処理とは別の画像処理を行う本体システムに、請求項１又は２に記載の画像処理装置を搭載し、前記本体システムで使用される前記入出力用クロックを前記画像処理装置に入力可能としたことを特徴とする本体システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、紙幣、有価証券、秘密書類等の複写等が禁止されている原稿（禁止画像）の読取り，プリントアウト等を防止するために適した画像処理装置及びそれを搭載した本体システムに関するものである。
【０００２】
【従来の技術】
電子写真技術の発達，普及により、高精度のカラー複写装置や、カラープリンタが広く一般に普及してきている。そして、複写装置やプリンタでプリントアウトされた画像などの画質は原画像と肉眼では見分けがつかないレベルにまで達し、係る忠実な複写物が手軽に得られるようになった。しかし、それにともない紙幣，有価証券等の本来複写等が社会的に禁止されているものの偽造や、秘密書類のコピーによる持ち出し等に悪用される危険性が増大すると考える必要があり、係る危険性を未然に防止するための偽造防止装置が種々開発されている。
【０００３】
偽造防止措置としては各種のものがあるが、その中の１つとして、与えられた画像に対し画像認識処理を行い、紙幣などの禁止画像を検出するものがある。検出結果は複写機本体などの本体システムへ伝達され、不正出力を防止するなどの処理が実行される。この画像認識処理としては、通常、紙幣などの禁止画像に含まれる一部のある特定の画像データ（特定パターン）に着目し、与えられた画像に対して係る特定パターンが存在するか否かの認識を行い、特定パターンを検出すると禁止画像と判断するようにしている。
【０００４】
ところで、上記した画像認識処理を行う専用の画像処理チップでは、画像データと同期した画像同期クロックＶＣＬＫ或いはそれを逓倍した信号が、チップ自体の制御クロックＴＣＬＫ、さらにはＣＰＵとの通信用クロックＳＣＬＫとして用いられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記画像処理チップを汎用的に用いること（例えば該チップを種々の仕様の複写機に搭載すること）を想定すると、通信を実行するＣＰＵがこの画像処理チップ内ではなく該チップを搭載した複写機等の本体システムにあるため、その通信のためのクロックが該本体システムの仕様次第で不定となる。その結果、画像処理チップに対する画像データの転送レートと本体システム内を制御するクロックとの間に開きが生じることがある。
【０００６】
例えば、入力画像データを画像処理チップに転送する周波数よりも高速なアクセスが上記ＣＰＵに必要な場合は、画像同期クロックＶＣＬＫでは、通信タイミングに必要なクロック数が確保できなくなる。その不都合をなくすためには、本体側ＣＰＵと画像処理チップの周波数を合わせる必要があり、その結果、本体システムのＣＰＵの処理速度を低下させてしまい、前記画像処理チップを含む前記本体システム全体のパフォーマンスを低下させてしまうという問題がある。
【０００７】
この発明は、前記画像データの画像転送レートが相対的に遅く本体システム内ＣＰＵが高速な場合や、前記画像データの画像転送レートが相対的に速く本体システム内ＣＰＵが低速な場合等の、前記画像データの転送レートと本体システム内を制御するクロックとの間に開きがある場合であっても、本体システム内のＣＰＵに合わせて通信を行うことができる画像処理装置及びそれを搭載した本体システムを提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明による画像処理装置は、画像データの転送タイミングをとるためのクロックに基づく信号に同期して転送される画像データに対して画像処理を行なう画像処理部と、実装された本体システムとデータ通信を行う外部インタフェース部と、を備えた画像処理装置である。そして、前記本体システムで使用される入出力用クロックを受け取る入力端子と、その入力端子と前記外部インタフェース部を接続する手段とを備え、前記入出力用クロックを前記外部インタフェース部の動作タイミングをとるためのシステムクロックとして使用可能に構成した。
【０００９】
画像処理装置は、実施の形態では画像処理チップ１０に対応する。入力端子は、入出力用クロックＣＰＵ＿ＣＬＫを受信する端子に対応する。本体システムで使用される入出力用クロックＣＰＵ＿ＣＬＫとは、実施の形態では、本体側ＣＰＵの処理速度を規定するクロック信号（当該本体側ＣＰＵを動作させるクロック）に対応する。該入出力用クロックは画像処理装置内（実施の形態では画像処理チップ１０）での内部クロックに対応して外部クロックと称することもできる。この発明によれば、本体システム側のクロック（入出力用クロック）を、画像処理装置内に取り込み、外部インタフェース部の動作タイミングを制御するためのシステムクロックとして使用することができるので、実装する本体システム（本体側ＣＰＵ）の処理速度（クロック周波数）がどのようなものでも適合することができ、前記画像処理装置を含む本体装置全体のパフォーマンスが低下するのを抑制できる。
【００１０】
この発明の一実施態様においては、前記接続する手段は、選択手段を含み、その選択手段は、前記入出力用クロックと、前記画像データの転送タイミングをとるためのクロックを択一的に選択し、該選択したクロック信号を前記システムクロックとするように構成できる。もっとも、この選択手段は必ずしも設けなくても良い。前記画像デ−タの転送タイミングをとるためのクロックは、実施の形態では、ＶＣＬＫやＴＣＬＫに対応する。また、選択手段は、マルチプレクサ１５により実現されている。
【００１１】
選択手段により切替制御することにより、上記したように本体システム側のクロック（ＣＰＵ＿ＣＬＫ）をシステムクロック（ＳＣＬＫ）として使用することもできるし、従来からある画像データの転送タイミングをとるためのクロック（ＶＣＬＫ／ＴＣＬＫ）を外部インタフェース部用のシステムクロック（ＳＣＬＫ）として使用することもできる。つまり、画像処理装置が搭載される状況に応じて所望のクロック信号をシステムクロックとして適宜使用することができる。すなわち、全ての場合に入出力用クロックを外部インタフェース部用のシステムクロックとして使用すると、画像処理装置と本体システムとの通信の同期が常に採れる。一方、画像データの転送タイミングをとるためのクロック（ＶＣＬＫ／ＴＣＬＫ）が外部インタフェース部用のシステムクロック（ＳＣＬＫ）として使用可能な場合には、係る転送タイミングをとるためのクロック（ＶＣＬＫ／ＴＣＬＫ）をシステムクロック（ＳＣＬＫ）としても使用することにより、画像処理装置内では１つのクロックに基づいて各種の動作を制御できるので画像処理装置の動作が安定する。
【００１２】
また、本発明に係る本体システムは、本発明の画像処理装置が行う画像処理とは別の画像処理を行う本体システムであって、係るシステムに、請求項１又は２に記載の画像処理装置を搭載し、前記本体システムで使用される前記入出力用クロックを前記画像処理装置に入力可能に構成した。
【００１３】
本体システムは、画像処理（本発明に係る画像処理装置における画像処理とは別）を行う各種の装置であり、例えば、スキャナ，プリンタ，画像処理を行うコンピュータ、簡易複写機さらには通常の複写機等がある。また、この様な装置に限らず、複写機やパソコン等の装置に実装される拡張ボードのようなものも含む。
【００１４】
【発明の実施の形態】
図１，図２は、本発明に係る画像処理装置（画像処理チップ）が搭載された本体システムの一例を示している。本体システム１は、例えば、スキャナ等の画像入力装置や、プリンタ等の画像形成装置や、簡易複写機さらには複写機等の各種の画像処理を行う装置である。同図に示すように、この本体システム１内には、本体側ＣＰＵ２，メモリ３並びに画像処理チップ１０が、メインバス４を介して接続されている。
【００１５】
すなわち、本体側ＣＰＵ２は、内部の他の処理部との間でデータの送受を行うデータバスＤＡＴＡや、処理対象のデータが格納されるアドレスを指定するためのアドレスバスＡＤＲＳを有するので、それら各バスに画像処理チップ１０を接続し、ＤＡＴＡ［７：０］を介して制御データの送受を行う。つまり、ＣＰＵ２はＡＤＲＳ［１５：０］を介して特定されるアドレスにデータを格納したり、当該アドレスに格納されたデータを読み出したりする。
【００１６】
また、実際のデータの読み書きは、本体側ＣＰＵ２から画像処理チップ１０に対して与えられるライトイネーブル信号（ＷＥＺ）や、リードイネーブル信号（ＲＥＺ）に従って行われる。なお、それら両イネーブル信号は、いずれも、「Ｈｉｇｈ」がアクティブである。
【００１７】
一方、本形態における画像処理チップ１０は、与えられた画像データに従って画像認識処理をし、紙幣等の複写等禁止物が有する特定の画像を認識するものである。そして、必要に応じて認識結果を本体システム１の本体側ＣＰＵ２に送る。このとき画像処理チップ１０で行う認識アルゴリズムは、従来から有る各種のものを用いることができる。その認識結果は、本体側ＣＰＵ２に通知される。
【００１８】
本体側ＣＰＵ２は、受け取った認識結果に応じて所定の処理をする。すなわち、紙幣等の複写等禁止物の場合には、本体システム１が複写機とすると、複写画像に対して塗り潰しや、所定のマークや文字を合成してプリントアウトなどし、あるいはプリントアウトを停止して、正常な複写処理を行わない。また、本体システム１がスキャナの場合には、データ読み込み自体を停止したり、解像度を落とした状態で記憶したり、複写等禁止物であることを示す情報を付加して記憶することができる。さらに本体システム１がプリンタの場合には、複写機と同様に正常な画像形成を行わず、適宜加工してプリントアウトすることなどができる。要は、正常な画像処理を禁止することにより、偽造防止を図るようになる。
【００１９】
そして、本実施の形態では、画像処理装置を１つのＬＳＩに集積して画像処理チップ１０を形成しており、具体的には図３に示す内部構造をとる。上記に簡単に説明したが、本形態の画像処理チップ１０は、複写機やプリンタなどの本体システム１（本体側ＣＰＵ２）から見てＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を接続する場合と等価的に接続される。
【００２０】
すなわち、まず、実際の入力画像データ（ＶＤＲＢ，ＶＤＧＡ，ＶＤＢＬ各画素の色成分ごと：ＲＧＢ点順次データ）ＶＤ［７：０］や、画像データを転送するタイミングを設定する画像同期クロックＶＣＬＫや、システム全体の同期をとるシステムクロックＳＣＬＫ（図３では内部クロックである。）が、本体システム１の所定の処理部から送られる。システムクロックＳＣＬＫは、休むことなく一定の周期で発生しているが、画像同期クロックＶＣＬＫは、少なくとも画像データを転送するときに駆動していればよい。
【００２１】
そして、認識処理するための各種パラメータやコマンドが外部インタフェース（Ｉ／Ｆ）部１１のレジスタ（不図示）に書き込まれたり、該外部インタフェース部１１のレジスタに記憶された画像処理部１２で行われた認識結果や動作ステータスが読み出されたりする。なお、本体側ＣＰＵ２は、この読み出した認識結果に基づいて、動作が制御される。
【００２２】
具体的には、チップイネーブルＣＥＺ，ライトイネーブルＷＥＺ並びにリードイネーブルＲＥＺのいずれかがＯＮになったときに、ＡＤＲＥＳ端子（１６ｂｉｔｓ）で指定されるアドレスで特定される外部インタフェース部１１内のレジスタの記憶領域に対し、入出力端子ＤＡＴＡ（８ｂｉｔｓ）を介してデータの読み書きが行われる。
【００２３】
また、画像処理チップ１０内には、画像処理部１２が設けられ、外部インタフェース部１１から画像処理に必要な各種パラメータ（しきい値等）を受け取るとともに、認識結果を外部インタフェース部１１の所定記憶領域（前記レジスタ）に格納するようにしている。
【００２４】
そして、それらのデータの送受は、画像処理チップ１０内のバス１８を介して行われる。さらに、認識対象の画像データは、画像処理部１２に接続された３つの入力端子（各８ｂｉｔｓ）から与えられる。具体的には、ＶＤＲＣ端子，ＶＤＧＭ端子，ＶＤＢＹ端子の３つの入力端子であり、入力部を構成する。つまり、ＲＧＢからなる３色系の色空間で表現される画像データのうち、Ｒ（レッド）画像信号をＶＤＲＣ端子から与え、Ｇ（グリーン）画像信号をＶＤＧＭ端子から与え、Ｂ（ブルー）画像信号をＶＤＢＹ端子から与える。
【００２５】
そして、具体的な各種信号と画像データの画像処理チップ１０への転送タイミングの関係を示すと、図４に示すようになる。すなわち、副走査方向有効期間信号ＰＡＧＥは、入力画像一画面のデ−タの有効ライン（ＬＥＮＯ）範囲を規定し、その立ち上がりと立ち下がりは、ともに主走査方向有効期間信号ＬＥＮＯと重ならないようになっている。そして、その副走査方向有効期間信号ＰＡＧＥがＨ（Ｈｉｇｈ：アクティブ）であり、さらに主走査方向の有効画素範囲を示す主走査方向有効期間信号ＬＥＮＯがＨ（Ｈｉｇｈ：アクティブ）の時の画像データ各ＶＤ＊＊［７：０］が、有効画素として画像処理チップ１０に転送される。
【００２６】
なお、図示するようにＰＡＧＥがＬｏｗのときにＬＥＮＯがＨｉｇｈとなるパルスＰがあっても問題はない。また、画像同期クロックＶＣＬＫは、有効画素範囲で必須であるが、有効画素範囲外で入力されていてもよい。
【００２７】
そして、図４に示すように、ＰＡＧＥ，ＬＥＮＯがＨの期間において、画像同期信号ＶＣＬＫが発生しているときに所定の画像データＶＤが有効画素として転送される。さらに、この転送する画像データの色成分との関係を示すと、以下の通りである。
【００２８】
つまり、ある座標「ｎｍ」におけるＲ，Ｇ，Ｂの色成分がそれぞれ「Ｒｎｍ」，「Ｇｎｍ」，「Ｂｎｍ」となっているとすると、「Ｒ００→Ｇ００→Ｂ００→Ｒ０１→Ｇ０１→Ｂ０１→Ｒ０２→Ｇ０２→Ｂ０２→……→Ｒ０ｉ→Ｇ０ｉ→Ｂ０ｉ→Ｒ１０→Ｇ１０→Ｂ１０→……→Ｒｎｍ→Ｇｎｍ→Ｂｎｍ→……→Ｒｉｉ→Ｇｉｉ→Ｂｉｉ」のような順番で各色成分がＶＤ＊＊として画像データの信号線を介して画像処理チップ１０（画像処理部１２）に点順次で与えられる。
【００２９】
そして、各色成分のデータＶＤ＊＊と、各制御信号（副走査方向有効期間信号ＰＡＧＥ，主走査方向有効期間信号ＬＥＮＯ）との相関は、図５に示すようになる。すなわち、両有効期間信号ＰＡＧＥ，ＬＥＮＯがともにＨとなっている期間中において、一定の周期で発生する画像同期クロック信号ＶＣＬＫに同期して、まず１番目の画素のＲ信号（Ｒ０）を与え、次いで１番目の画素のＧ信号（Ｇ０）、１番目の画素のＢ信号（Ｂ０）、２番目の画素のＲ信号（Ｒ１）、２番目の画素のＧ信号（Ｇ１）、２番目の画素のＢ信号（Ｂ１）……というように、ラスタ方式にしたがい、１画素分の色情報を、１つの色成分ごとに３回に分けて送るようになる。このように点順次で順次画素データを送ることにより、最終的に入力原稿１枚分の画像データを転送するようになる。
【００３０】
そして、画像処理部１２は、受け取った画像データに対し、一次記憶部であるワークメモリ１３を使用しつつ、辞書メモリ１４に格納された認識アルゴリズムに基づいて画像認識処理をし、その認識結果を外部インタフェース部１１に格納する。
【００３１】
なお、辞書メモリ１４には、ＲＧＢからなる３色系の色空間で表現される画像データに対して認識処理をするための辞書データ（認識アルゴリズム，基準パターン等）が格納されている。この辞書データは、予め想定される色空間で表現される画像データに対して認識処理するためのものを格納していても良いし、外部インタフェース部１１からバス１８を経由して辞書メモリ１４に格納される辞書データを書き換えすることができるようにしても良い。
【００３２】
ところで、画像処理チップ１０は、本体側ＣＰＵ２と通信を行う際に同期をとる必要がある。すなわち、外部インタフェース部１１には、システムクロックＳＣＬＫを与え、そのクロック信号にタイミングをあわせて本体側ＣＰＵ２とデータの送受を行うようにする。従来は、係るデータ通信のためのシステムクロックＳＣＬＫも、画像同期クロックＶＣＬＫの信号或いはそれを逓倍した信号を用いていた。
【００３３】
しかし、本形態では、図３に示すように、画像処理チップ１０には、画像同期クロックＶＣＬＫとともに、本体側ＣＰＵ２のデータ入出力用クロックＣＰＵ＿ＣＬＫも与えるようにしている。そして、それら複数の両クロックＶＣＬＫ，ＣＰＵ＿ＣＬＫを選択手段たるマルチプレクサ１５に入力するようにしている。このマルチプレクサ１５は、外部（本体側ＣＰＵ２）から与えられる切替信号ＣＬＯＣＫ＿ＳＥＬ（０／１）により、２つの入力信号のうち一方を択一的に選択し、出力するようになっている。
【００３４】
このマルチプレクサ１５の出力が、外部と通信をするためのシステムクロックＳＣＬＫとして、外部インタフェース部１１に入力されるようになっている。
【００３５】
また、本形態では、画像同期信号ＶＣＬＫは、マルチプレクサ１５に入力される前で分岐して画像処理部１２にも与えられるようになっており、切替信号ＣＬＯＣＫ＿ＳＥＬに関係なく画像処理チップ１０内のシステムクロックとして機能する。そして、画像同期クロックＶＣＬＫは、システムリセット信号ＲＥＳＥＴＺによりリセットされた後、とぎれることなく入力される。
【００３６】
係る構成にすると、選択信号ＣＬＯＣＫ＿ＳＥＬが「１」の場合には、データ入出力用クロックＣＰＵ＿ＣＬＫが選択され、システムクロックＳＣＬＫとなる。また、選択信号ＣＬＯＣＫ＿ＳＥＬが「０」の場合には、画像同期クロックＶＣＬＫが選択され、システムクロックＳＣＬＫとなる。
【００３７】
従って、例えば、画像データの転送速度に比べてＣＰＵ２の動作速度が速い場合には、外部インタフェース部１１に与えるシステムクロックＳＣＬＫはデータ入出力用クロックＣＰＵ＿ＣＬＫを選択するように制御する。このようにすると、本体側ＣＰＵ２のパフォーマンスを落とすことが防げる。
【００３８】
具体的には、例えば、ＶＣＬＫ＝５０ＭＨｚ，本体側ＣＰＵ２（ＣＰＵ＿ＣＬＫ）が１００ＭＨｚとすると、ＣＬＯＣＫ＿ＳＥＬを「Ｈ（１）」にすることにより、
システムクロックＳＣＬＫ＝ＣＰＵ＿ＣＬＫ＝１００ＭＨｚ
に設定することができ、本体側ＣＰＵ２のパフォーマンスを低下させること無く本体側ＣＰＵ２と、画像処理チップ１０（外部インタフェース部１１）との間でデータ通信が行える。なお、その場合でも、画像処理部１２に与えるクロック信号は、ＶＣＬＫ（＝５０ＭＨｚ）となる。
【００３９】
一方、ＶＣＬＫ＝１０ＭＨｚ，本体側ＣＰＵ２（ＣＰＵ＿ＣＬＫ）が１０ＭＨｚとすると、ＣＬＯＣＫ＿ＳＥＬを「Ｌ（０）」にすることにより、
システムクロックＳＣＬＫ＝ＶＣＬＫ＝１０ＭＨｚ
に設定することができ、従来と同様に、画像同期クロックＶＣＬＫに基づいて画像処理チップ１０内の処理と、本体側ＣＰＵ２との間でデータ通信が行える。
【００４０】
図６は、本発明の第２の実施の形態を示している。本実施の形態は上記した第１の実施の形態を基本とし、画像同期クロックＶＣＬＫとマルチプレクサ１５の間に、ＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ：フェーズロックドループ）１６を設け、そのＰＬＬ１６の後段に画像処理部１２側への分岐点を設けている。
【００４１】
これにより、画像同期クロックＶＣＬＫは、ＰＬＬ１６により逓倍化され、その逓倍された信号ＴＣＬＫが、マルチプレクサ１５に入力されるとともに、画像処理チップ１０内のシステムクロックとなる。
【００４２】
係る構成にすると、例えばＰＬＬ１６による逓倍が２倍で、ＶＣＬＫ＝２０ＭＨｚ，本体側ＣＰＵ２（ＣＰＵ＿ＣＬＫ）が１００ＭＨｚとすると、ＣＬＯＣＫ＿ＳＥＬを「Ｈ（１）」にすることにより、
システムクロックＳＣＬＫ＝ＣＰＵ＿ＣＬＫ＝１００ＭＨｚ
に設定することができ、本体側ＣＰＵ２のパフォーマンスを低下させること無く本体側ＣＰＵ２と、画像処理チップ１０（外部インタフェース部１１）との間でデータ通信が行える。なお、その場合でも、画像処理部１２に与えるクロック信号は、ＴＣＬＫ＝２＊ＶＣＬＫ（＝４０ＭＨｚ）となる。
【００４３】
一方、ＶＣＬＫ＝５０ＭＨｚ，本体側ＣＰＵ２（ＣＰＵ＿ＣＬＫ）が１００ＭＨｚとすると、ＣＬＯＣＫ＿ＳＥＬを「Ｌ（０）」にすることにより、
システムクロックＳＣＬＫ＝ＴＣＬＫ＝１００ＭＨｚ
に設定することができ、従来と同様に、画像同期クロックＶＣＬＫの２倍のＴＣＬＫ（＝１００ＭＨｚ）に基づいて画像処理チップ１０内の処理と、本体側ＣＰＵ２との間でデータ通信が行える。
【００４４】
また、ＶＣＬＫ＝１０ＭＨｚ，本体側ＣＰＵ２（ＣＰＵ＿ＣＬＫ）が１０ＭＨｚとすると、ＣＬＯＣＫ＿ＳＥＬを「Ｈ（１）」にすることにより、
システムクロックＳＣＬＫ＝ＣＰＵ＿ＣＬＫ＝１０ＭＨｚ
に設定することができ、係るクロック数に基づいて本体側ＣＰＵ２との間でデータ通信が行える。なお、その他の構成並びに作用効果は、上記した第１の実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【００４５】
図７は、本発明の第３の実施の形態を示している。本実施の形態は、上記した２つの実施の形態と相違して、選択手段であるマルチプレクサ１５を設けることなく、データ入出力用クロックＣＰＵ＿ＣＬＫをそのまま外部インタフェース部１１のシステムクロックＳＣＬＫとして入力するようにした。これにより、画像処理チップ１０内のシステムクロックＳＣＬＫは、画像同期クロックＶＣＬＫに基づく信号（そのまま或いはＰＬＬ１６により逓倍化された信号ＴＣＬＫ）に基づいて同期がとられ、本体側ＣＰＵ２との間のデータ通信は、入出力用クロックＣＰＵ＿ＣＬＫに基づいて、つまり本体側ＣＰＵ２の速度にあわせて行うことができる。なお、その他の構成並びに作用効果は、上記した各実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【００４６】
【発明の効果】
以上のように、この発明では、画像データの転送レートと本体システム内を制御するクロックとの間に開きがある場合であっても、本体システム内のＣＰＵに合わせて通信を行うことができる。
【図面の簡単な説明】
【図１】本発明が実装される本体システムの一例を示す図である。
【図２】本体側ＣＰＵと画像処理チップの接続形態の一例を示す図である。
【図３】本発明に係る画像処理装置の第１の実施の形態である画像処理チップの内部構造を示す図である。
【図４】画像処理の概略を説明する図である。
【図５】画像処理の概略を説明する図である。
【図６】本発明に係る画像処理装置の第２の実施の形態である画像処理チップの内部構造を示す図である。
【図７】本発明に係る画像処理装置の第３の実施の形態である画像処理チップの内部構造を示す図である。
【符号の説明】
１  本体システム
２  本体側ＣＰＵ
３  メモリ
４  バス
１０  画像処理チップ
１１  外部インタフェース部
１２  画像処理部
１３  ワークメモリ
１４  辞書メモリ
１５  マルチプレクサ（選択手段）
１６  ＰＬＬ
１８  バス
【図１】
0003906643.tif 000002
【図２】
0003906643.tif 000003
【図３】
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【図４】
0003906643.tif 000005
【図５】
0003906643.tif 000006
【図６】
0003906643.tif 000007
【図７】
0003906643.tif 000008