(57)【要約】【課題】オン抵抗の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有し、第１の面に設けられる第１導電型の第１の領域と、第１の領域の第２の面側に設けられる第２導電型の第２の領域と、第２の領域の第２の面側に設けられる第１導電型の第３の領域と、を有する半導体基板と、ゲート電極と、ゲート電極と第２の領域との間に設けられるゲート絶縁膜と、半導体基板の第２の面側に設けられる第１の電極と、半導体基板の第２の面側に設けられ、第３の領域に電気的に接続される第２の電極と、半導体基板の第２の面側に設けられる第３の電極と、半導体基板内に設けられ、第１の面から第２の面に達し、第１の領域と第１の電極を電気的に接続する第４の電極と、半導体基板内に設けられ、第１の面から第２の面に達し、ゲート電極と第３の電極を電気的に接続する第５の電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面に設けられる第１導電型の第１の領域と、前記第１の領域の前記第２の面側に設けられる第２導電型の第２の領域と、前記第２の領域の前記第２の面側に設けられる第１導電型の第３の領域と、を有する半導体基板と、
ゲート電極と、
前記ゲート電極と前記第２の領域との間に設けられるゲート絶縁膜と、
前記半導体基板の前記第２の面側に設けられる第１の電極と、
前記半導体基板の前記第２の面側に設けられ、前記第３の領域に電気的に接続される第２の電極と、
前記半導体基板の前記第２の面側に設けられる第３の電極と、
前記半導体基板内に設けられ、前記第１の面から前記第２の面に達し、前記第１の領域と前記第１の電極を電気的に接続する第４の電極と、
前記半導体基板内に設けられ、前記第１の面から前記第２の面に達し、前記ゲート電極と前記第３の電極を電気的に接続する第５の電極と、
を備える半導体装置。
【請求項２】
前記第１の電極と前記第１の面との間、及び、前記第３の電極と前記第１の面との間に、前記第１の領域が設けられる請求項１記載の半導体装置。
【請求項３】
前記第１の電極と、前記第３の電極との間に、前記第２の電極が設けられる請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１の電極、又は、前記第３の電極が、前記第２の電極に囲まれる請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第１の面側に設けられ、前記第１の領域に電気的に接続される第６の電極と、
前記第１の面側に設けられ、前記ゲート電極に電気的に接続され、前記第６の電極を囲む第７の電極と、を更に備え、
前記第６の電極と前記第１の電極との間に前記第４の電極が接続され、
前記第７の電極と前記第３の電極との間に前記第５の電極が接続される請求項１乃至請求項４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備える縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や縦型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ）では、ゲート電圧を印加するためのゲートパッド直下が、ＭＯＳ構造を配置できないデッドスペースとなる。小信号ＭＯＳＦＥＴのようにチップサイズの小さいデバイスでは、チップサイズに占めるゲートパッドの割合が特に大きい。このため、オン抵抗の低減が困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１２１０４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗の低減を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有し、前記第１の面に設けられる第１導電型の第１の領域と、前記第１の領域の前記第２の面側に設けられる第２導電型の第２の領域と、前記第２の領域の前記第２の面側に設けられる第１導電型の第３の領域と、を有する半導体基板と、ゲート電極と、前記ゲート電極と前記第２の領域との間に設けられるゲート絶縁膜と、前記半導体基板の前記第２の面側に設けられる第１の電極と、前記半導体基板の前記第２の面側に設けられ、前記第３の領域に電気的に接続される第２の電極と、前記半導体基板の前記第２の面側に設けられる第３の電極と、前記半導体基板内に設けられ、前記第１の面から前記第２の面に達し、前記第１の領域と前記第１の電極を電気的に接続する第４の電極と、前記半導体基板内に設けられ、前記第１の面から前記第２の面に達し、前記ゲート電極と前記第３の電極を電気的に接続する第５の電極と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式平面図。
【図２】第１の実施形態の半導体装置の模式断面図。
【図３】第１の実施形態の半導体装置の素子領域の模式断面図。
【図４】比較形態の半導体装置の模式平面図。
【図５】第１の実施形態の半導体装置の作用及び効果の説明図。
【図６】第２の実施形態の半導体装置の模式平面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。なお、以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【０００８】
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、第ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
【０００９】
ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。また、ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００１０】
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有し、第１の面に設けられる第１導電型の第１の領域と、第１の領域の第２の面側に設けられる第２導電型の第２の領域と、第２の領域の第２の面側に設けられる第１導電型の第３の領域と、を有する半導体基板と、ゲート電極と、ゲート電極と第２の領域との間に設けられるゲート絶縁膜と、半導体基板の第２の面側に設けられる第１の電極と、半導体基板の第２の面側に設けられ、第３の領域に電気的に接続される第２の電極と、半導体基板の第２の面側に設けられる第３の電極と、半導体基板内に設けられ、第１の面から第２の面に達し、第１の領域と第１の電極を電気的に接続する第４の電極と、半導体基板内に設けられ、第１の面から第２の面に達し、ゲート電極と第３の電極を電気的に接続する第５の電極と、を備える。
【００１１】
図１は、本実施形態の半導体装置の模式平面図である。図１（ａ）は半導体装置を一方の面（表面）側から見た電極等の配置を示す図である。また、図１（ｂ）は半導体装置の他方の面（裏面）側から見た場合の電極等の配置を示す図である。
【００１２】
図２は、図１の模式断面図である。図２（ａ）が図１（ａ）のＡＡ’断面、図２（ｂ）が図１（ａ）のＢＢ’断面を示す。図３は、本実施形態の半導体装置の素子領域の模式断面図である。
【００１３】
本実施形態の半導体装置は、例えば、小信号ＭＯＳＦＥＴである。本実施形態の半導体装置は、半導体基板を挟んでソース領域とドレイン領域が設けられる縦型ＭＯＳＦＥＴである。また、本実施形態の半導体装置は、トレンチ内にゲート電極が設けられるトレンチゲート型ＭＯＳＦＥＴである。小信号ＭＯＳＦＥＴのチップサイズは、例えば、１ｍｍ×１ｍｍ以下である。
【００１４】
本実施形態の半導体装置は、図３に示すように、第１の面（以下、表面とも記載）と第２の面（以下、裏面とも記載）とを有する半導体基板１００を備える。半導体基板１００は、例えば、単結晶シリコンである。
【００１５】
半導体基板１００は、ｎ＋型のソース領域（第１の領域）１０、ｐ型のチャネル領域（第２の領域）１２、ｎ−型のドリフト領域（第３の領域）１４、ｎ＋型のドレイン領域１６を備える。
【００１６】
ｎ＋型のソース領域１０は、半導体基板１００の表面に設けられる。ｐ型のチャネル領域１２は、ｎ＋型のソース領域１０の裏面側に設けられる。ｎ−型のドリフト領域１４は、ｐ型のチャネル領域１２の裏面側に設けられる。ｎ＋型のドレイン領域１６は、半導体基板１００の裏面に設けられる。
【００１７】
半導体基板１００の表面側にトレンチ１８が設けられる。トレンチ１８内に、ゲート絶縁膜２０と、ゲート電極２２が設けられる。ゲート絶縁膜２０は、ｐ型のチャネル領域１２とゲート電極２２との間に設けられる。
【００１８】
ゲート絶縁膜２０は、例えば、シリコンの熱酸化膜である。また、ゲート電極２２は、例えば、ｎ型不純物がドープされた多結晶シリコンである。
【００１９】
半導体基板１００の表面側にソース電極（第６の電極）２４が設けられる。ソース電極２４は、ｎ＋型のソース領域１０に接して設けられる。ソース電極２４は、ｎ＋型のソース領域１０に電気的に接続される。ソース電極２４は金属である。ソース電極２４とｎ＋型のソース領域１０との間のコンタクトは、オーミックコンタクトである。
【００２０】
半導体基板１００の裏面側にドレインパッド（第２の電極）２６が設けられる。ドレインパッド２６は、ｎ＋型のドレイン領域１６に接して設けられる。ドレインパッド２６は、金属である。ドレインパッド２６とｎ＋型のドレイン領域１６との間のコンタクトは、オーミックコンタクトである。ドレインパッド２６は、ｎ＋型のドレイン領域１６を介してｎ−型のドリフト領域１４に接続される。
【００２１】
図１（ａ）に示すように、半導体基板１００の表面側には、ソース電極（第６の電極）２４と、ゲート電極配線（第７の電極）２８が設けられる。ゲート電極配線２８は、素子領域のゲート電極２２に電気的に接続される。ゲート電極配線２８は、ソース電極２４を囲む。
【００２２】
図１（ｂ）に示すように、半導体基板１００の裏面側には、ソースパッド（第１の電極）３０、ドレインパッド（第２の電極）２６、ゲートパッド（第３の電極）３２が設けられる。ソースパッド３０、ドレインパッド２６、ゲートパッド３２は、半導体基板１００と反対側の面が、略同一平面に存在するよう形成される。ソースパッド３０、ドレインパッド２６、ゲートパッド３２は、金属である。
【００２３】
図１（ｂ）に示すように、ソースパッド３０と、ゲートパッド３２との間の領域に、ドレインパッド２６の一部が設けられる。
【００２４】
図１（ａ）、図１（ｂ）に、半導体基板１００の素子領域の範囲を点線で囲んで示す。
【００２５】
図２（ａ）に示すように、半導体基板１００内に、半導体基板１００の表面から裏面に達する第１のシリコン貫通ビア（第４の電極）３４が設けられる。第１のシリコン貫通ビア３４は、半導体基板１００を貫通する。
【００２６】
第１のシリコン貫通ビア３４は、金属である。第１のシリコン貫通ビア３４は、例えば、無電解めっき法で形成される銅（Ｃｕ）である。第１のシリコン貫通ビア３４は、絶縁膜３８により、半導体基板１００と絶縁される。
【００２７】
第１のシリコン貫通ビア３４は、ソース電極２４とソースパッド３０を電気的に接続する。ソース電極２４は、ｎ＋型のソース領域１０に電気的に接続される。第１のシリコン貫通ビア３４は、ｎ＋型のソース領域１０とソースパッド３０を電気的に接続する。
【００２８】
図２（ｂ）に示すように、半導体基板１００内に、半導体基板１００の表面から裏面に達する第２のシリコン貫通ビア（第５の電極）３６が設けられる。第２のシリコン貫通ビア３６は、半導体基板１００を貫通する。
【００２９】
第２のシリコン貫通ビア３６は、金属である。第２のシリコン貫通ビア３６は、例えば、無電解めっき法で形成される銅（Ｃｕ）である。第２のシリコン貫通ビア３６は、絶縁膜４０により、半導体基板１００と絶縁される。
【００３０】
第２のシリコン貫通ビア３６は、ゲート電極配線２８とゲートパッド３２を電気的に接続する。ゲート電極配線２８は、ゲート電極２２に電気的に接続される。第２のシリコン貫通ビア３６は、ゲート電極２２とゲートパッド３２を電気的に接続する。
【００３１】
ソースパッド３０と半導体基板１００の表面との間、すなわち、ソースパッド３０直上の半導体基板１００に、素子領域が形成される。言い換えれば、ソースパッド３０と、半導体基板１００の表面との間に、ｎ＋型のソース領域１０が設けられる。
【００３２】
また、ゲートパッド３２と半導体基板１００の表面との間、すなわち、ゲートパッド３２の直上の半導体基板１００に素子領域が形成される。言い換えれば、ゲートパッド３２と、半導体基板１００の表面との間に、ｎ＋型のソース領域１０が設けられる。
【００３３】
次に、本実施形態の作用及び効果について説明する。
【００３４】
図４は、比較形態の半導体装置の模式平面図である。図４（ａ）は半導体装置を一方の面（表面）側から見た電極等の配置を示す図である。また、図４（ｂ）は半導体装置の他方の面（裏面）側から見た場合の電極等の配置を示す図である。
【００３５】
図４（ａ）に示すように、半導体基板２００の表面側には、ソースパッド５０、ゲートパッド５２、ゲート電極配線４８が設けられる。ソースパッド５０は、ｎ＋型のソース領域１０に電気的に接続される。ゲートパッド５２は、素子領域のゲート電極２２にゲート電極配線４８を介して電気的に接続される。
【００３６】
図４（ｂ）に示すように、半導体基板２００の裏面側には、ドレインパッド４６が設けられる。ドレインパッド４６は、ｎ＋型のドレイン領域１６に接して設けられる。
【００３７】
ソースパッド５０、ドレインパッド４６、ゲートパッド５２は、金属である。
【００３８】
図４（ａ）、図４（ｂ）に、半導体基板２００の素子領域の範囲を点線で囲んで示す。
【００３９】
比較形態の半導体装置では、本実施形態とは異なり、半導体基板の表面側にソースパッド５０とゲートパッド５２が設けられる。比較形態の半導体装置では、半導体基板の裏面側には、ドレインパッド４６のみが設けられる。
【００４０】
半導体基板２００の表面側には、ｎ＋型のソース領域１０及びゲート電極２２が素子領域内に設けられる。素子領域上の全面に、ｎ＋型のソース領域１０に接続されるソースパッド５０が設けられるため、素子領域上にゲートパッド５２を設けることが困難である。言い換えれば、ゲートパッド５２直下の半導体基板２００に素子領域を設けることが困難である。したがって、ゲートパッド５２直下の半導体基板２００が、素子領域を配置できないデッドスペースとなる。
【００４１】
ゲートパッド５２直下の半導体基板２００が、素子領域を配置できないデッドスペースとなるため、半導体基板２００に対する素子領域の占有面積を広げ、ＭＯＳＦＥＴのオン抵抗を低減することが困難である。特に、小信号ＭＯＳＦＥＴのように、比較的チップサイズの小さいデバイスでは、チップサイズに占めるゲートパッドの割合が大きくなるため、問題が顕在化する。
【００４２】
本実施形態の半導体装置では、図１（ａ）、図１（ｂ）に示すように、ゲートパッド３２を第２のシリコン貫通ビア３６を用いて、半導体基板１００の裏面側に設ける。したがって、ゲートパッド３２と半導体基板１００表面との間、すなわち、ゲートパッド３２直下の半導体基板１００に素子領域を設けることが可能となる。したがって、半導体基板１００に対する素子領域の占有面積を広げ、ＭＯＳＦＥＴのオン抵抗を低減することが可能となる。
【００４３】
図５は、本実施形態の半導体装置の作用及び効果の説明図である。本実施形態の半導体装置では、第１のシリコン貫通ビア３４及び第２のシリコン貫通ビア３６を用いて、半導体基板１００の裏面側に、ソースパッド３０、ドレインパッド２６、ゲートパッド３２を設ける。
【００４４】
したがって、本実施形態の半導体装置は、例えば、図５に示すように、ソースパッド３０、ドレインパッド２６、ゲートパッド３２上に、はんだボール６０を設け、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）構造のＷＬ−ＣＳＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ−Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）として実装することが可能となる。
【００４５】
また、本実施形態の半導体装置では、図１（ｂ）に示すように、ソースパッド３０と、ゲートパッド３２との間の領域に、ドレインパッド２６が設けられる。したがって、ソースパッド３０及びゲートパッド３２直下に設けられた素子領域と、ドレインパッド２６との間に介在するｎ＋型のドレイン領域１６の距離が短くなる。したがって、ＭＯＳＦＥＴの寄生抵抗が低減し、オン抵抗の上昇を抑制することが可能となる。
【００４６】
以上、本実施形態によれば、オン抵抗が低減され、ＷＬ−ＣＳＰが可能な縦型ＭＯＳＦＥＴが実現できる。
【００４７】
（第２の実施形態）
本実施形態の半導体装置は、第１の電極、又は、第３の電極が、第２の電極に囲まれること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４８】
図６は、本実施形態の半導体装置の模式平面図である。図６（ａ）は半導体装置を一方の面（表面）側から見た電極等の配置を示す図である。また、図６（ｂ）は半導体装置の他方の面（裏面）側から見た場合の電極等の配置を示す図である。
【００４９】
図６（ｂ）に示すように、ソースパッド（第１の電極）３０がドレインパッド（第２の電極）２６に囲まれるように配置される。
【００５０】
したがって、ソースパッド３０直下に設けられた素子領域と、ドレインパッド２６との間に介在するｎ＋型のドレイン領域１６の距離が第１の実施形態と比較して短くなる。よって、ＭＯＳＦＥＴの寄生抵抗が更に低減し、オン抵抗の上昇を抑制することが可能となる。
【００５１】
なお、ゲートパッド（第３の電極）３２がドレインパッド（第２の電極）２６に囲まれるように配置しても、同様の効果が得られる。
【００５２】
以上、本実施形態によれば、更に、オン抵抗が低減され、ＷＬ−ＣＳＰが可能な縦型ＭＯＳＦＥＴが実現できる。
【００５３】
以上、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
【００５４】
また、実施形態では、半導体基板の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
【００５５】
また、実施形態では、トレンチゲート型ＭＯＳＦＥＴを例に説明したが、トレンチゲート型ＩＧＢＴ、プレーナ型ＭＯＳＦＥＴ、プレーナ型ＩＧＢＴ等に本発明を適用することも可能である。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１０      ｎ＋型のソース領域（第１の領域）
１２      ｐ型のチャネル領域（第２の領域）
１４      ｎ−型のドリフト領域（第３の領域）
１６      ｎ＋型のドレイン領域
２０      ゲート絶縁膜
２２      ゲート電極
２４      ソース電極（第６の電極）
２６      ドレインパッド（第２の電極）
２８      ゲート電極配線（第７の電極）
３０      ソースパッド（第１の電極）
３２      ゲートパッド（第３の電極）
３４      第１のシリコン貫通ビア（第４の電極）
３６      第２のシリコン貫通ビア（第５の電極）
１００    半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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