(57)【要約】【課題】内部電圧のレベルが不意に変動した場合であっても内部電圧の調整動作を正しく行う。【解決手段】内部電圧ＶＩＮＴ１を生成する内部電源発生回路１１と、内部電圧ＶＩＮＴ１又はこれに連動する電圧であるモニタ電圧ＶＯＵＴと基準電圧ＶＲＥＦとを比較することによって比較結果信号ＣＭＰ１を生成する電圧比較回路２０と、比較結果信号ＣＭＰ１に基づいてラッチ動作を行い、ラッチされた値を比較結果信号ＣＭＰ２として出力するＲＳ型フリップフロップ回路３０と、比較結果信号ＣＭＰ２の活性化に応答してトリミングコードをラッチするラッチ回路４１とを備える。本発明によれば、比較結果信号ＣＭＰ１をラッチしていることから、何らかの原因で比較結果信号ＣＭＰ１が複数回変化した場合であっても、２回目以降の変化が無効化される。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部電圧を生成する内部電源発生回路と、
前記内部電圧又はこれに連動する電圧であるモニタ電圧と基準電圧とを比較することによって、第１の比較結果信号を生成する電圧比較回路と、
前記第１の比較結果信号に基づいてラッチ動作を行い、ラッチされた値を第２の比較結果信号として出力する第１のラッチ回路と、
前記第２の比較結果信号の活性化に応答して、トリミングコードをラッチする第２のラッチ回路と、を備え、
前記内部電源発生回路は、前記第２のラッチ回路にラッチされた前記トリミングコードに基づいて前記内部電圧のレベルを変化させることを特徴とする半導体装置。
【請求項２】
前記第１のラッチ回路は、ＲＳ型フリップフロップ回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＲＳ型フリップフロップ回路は、前記第１の比較結果信号の変化に応答してセットされることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の比較結果信号は、前記ＲＳ型フリップフロップ回路がリセットされている場合に活性化し、前記ＲＳ型フリップフロップ回路がセットされている場合に非活性化することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ＲＳ型フリップフロップ回路は、イネーブル信号に応答してリセットされることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電圧比較回路は、前記モニタ電圧が前記基準電圧よりも高い場合には前記第１の比較結果信号を第１の論理レベルとし、前記モニタ電圧が前記基準電圧よりも低い場合には前記第１の比較結果信号を第２の論理レベルとすることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記ＲＳ型フリップフロップ回路は、前記第１の比較結果信号が前記第１の論理レベルから前記第２の論理レベルに変化した場合、並びに、前記第１の比較結果信号が前記第２の論理レベルから前記第１の論理レベルに変化した場合のいずれにおいてもセットされることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２のラッチ回路にラッチされた前記トリミングコードを不揮発的に記憶するヒューズ回路をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ヒューズ回路は、レーザービームの照射によって前記トリミングコードを記憶する光学ヒューズ素子を含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ヒューズ回路は、高電圧の印加によって前記トリミングコードを記憶する電気ヒューズ素子を含むことを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、レベル調整が可能な内部電圧を生成する内部電源発生回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、チップの内部で内部電圧を生成する内部電源発生回路を備えていることがある。内部電源発生回路は、内部電圧のレベルが所望のレベルとなるよう設計されているが、プロセスばらつきなどの影響によって所望のレベルからずれてしまうことがある。このような問題を解消すべく、特許文献１には、内部電圧のレベルを調整可能な内部電源発生回路を備えた半導体装置が開示されている。
【０００３】
特許文献１に記載された半導体装置は、内部電源発生回路によって生成される内部電圧と基準電位とを比較することによって比較結果信号を生成し、これがローレベルである期間においてはトリミングコードの更新を許可し、ハイレベルである期間においてはトリミングコードの更新を禁止する。これにより、多数の半導体装置に対してトリミングコードの更新を並列に実行することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７１３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された半導体装置では、比較結果信号の論理レベルに基づいてトリミングコードの更新を許可するか禁止するかを決定していることから、何らかの原因で内部電圧のレベルが不意に変動した場合、比較結果信号の論理レベルが複数回に亘って変化する可能性がある。このようなケースが生じると正しいトリミングコードが設定されなくなり、結果的に、内部電圧を所望のレベルに調整することができなくなってしまう。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、内部電圧を生成する内部電源発生回路と、前記内部電圧又はこれに連動する電圧であるモニタ電圧と基準電圧とを比較することによって、第１の比較結果信号を生成する電圧比較回路と、前記第１の比較結果信号に基づいてラッチ動作を行い、ラッチされた値を第２の比較結果信号として出力する第１のラッチ回路と、前記第２の比較結果信号の活性化に応答して、トリミングコードをラッチする第２のラッチ回路と、を備え、前記内部電源発生回路は、前記第２のラッチ回路にラッチされた前記トリミングコードに基づいて前記内部電圧のレベルを変化させることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、第１の比較結果信号をラッチしていることから、何らかの原因で第１の比較結果信号が複数回変化した場合であっても、２回目以降の変化を無効化することが可能となる。これにより、多数の半導体装置に対して正しいトリミングコードの設定を並列に実行することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態による半導体装置の主要部の構成を示すブロック図である。
【図２】回路ブロックＡの構成を示すブロック図である。
【図３】内部電圧ＶＩＮＴｋが選択された場合における回路ブロックＡの動作を説明するための動作波形図である。
【図４】回路ブロックＢの構成を示すブロック図である。
【図５】ＲＳ型フリップフロップ回路３０の回路図である。
【図６】排他的否論理和ゲート回路ＥＮＯＲの機能を説明するための真理値表である。
【図７】回路ブロックＣの構成を示すブロック図である。
【図８】ラッチ回路４１＜１＞の回路図である。
【図９】選択信号ＳＥＬｋを活性化させた場合の動作を説明する動作波形図であって、比較結果信号ＣＭＰ１が１回だけ変化した場合の動作を示している。
【図１０】選択信号ＳＥＬｋを活性化させた場合の動作を説明する動作波形図であって、比較結果信号ＣＭＰ１が一度も変化しなかった場合の動作を示している。
【図１１】選択信号ＳＥＬｋを活性化させた場合の動作を説明する動作波形図であって、比較結果信号ＣＭＰ１が２回変化した場合の動作を示している。
【図１２】本発明の第２の実施形態による半導体装置の主要部の構成を示すブロック図である。
【図１３】回路ブロックＤの回路図である。
【図１４】ラッチ回路８０の回路図である。
【図１５】回路ブロックＤの動作を説明するための動作波形図であり、ラッチコードＬＡＴＣＤｋの値をチェックする場合の動作を示している。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の第１の実施形態による半導体装置の主要部の構成を示すブロック図である。
【００１１】
本発明の対象となる半導体装置の種類については特に限定されず、ＤＲＡＭなどの半導体メモリデバイスであっても構わないし、ＣＰＵなどのロジック系デバイスであっても構わない。
【００１２】
図１に示す半導体装置は、ｎ個の内部電源発生回路１１〜１ｎを備えている。内部電源発生回路１１〜１ｎは、それぞれ内部電圧ＶＩＮＴ１〜ＶＩＮＴｎを生成する。内部電圧ＶＩＮＴ１〜ＶＩＮＴｎのレベルは互いに全て異なっていても構わないし、一部のレベルが一致していても構わない。これらの内部電圧ＶＩＮＴ１〜ＶＩＮＴｎは半導体装置に含まれる図示しない内部回路に供給され、各内部回路の動作電圧あるいは基準電圧として使用される。
【００１３】
内部電源発生回路１１〜１ｎによって生成される内部電圧ＶＩＮＴ１〜ＶＩＮＴｎのレベルは、それぞれトリミングコードＣＤ１〜ＣＤｎによって調整することが可能である。トリミングコードＣＤ１〜ＣＤｎは、ヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎとラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎを排他的論理和ゲート回路ＥＯＲ１によって合成することによって生成される。詳細については後述するが、通常動作時においてはラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値が全て「０」に固定され、これによりトリミングコードＣＤ１〜ＣＤｎの値はヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎの値と一致する。これに対し、テストモードによるレベル調整動作時においては、ヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎの値が全て「０」に固定され、これによりトリミングコードＣＤ１〜ＣＤｎの値はラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値と一致する。
【００１４】
ヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎは、電源電圧調整ヒューズ回路Ｆ１〜Ｆｎから出力される。電源電圧調整ヒューズ回路Ｆ１〜Ｆｎは、ヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎを不揮発的且つ不可逆的に記憶する回路であり、複数のヒューズ素子を含んでいる。ヒューズ素子の具体的な構成については特に限定されないが、レーザービームの照射によってプログラムすることが可能な光学ヒューズ素子であっても構わないし、高電圧の印加による絶縁破壊によって情報を記憶するアンチヒューズ素子であっても構わない。
【００１５】
内部電圧ＶＩＮＴ１〜ＶＩＮＴｎは、図１に示す回路ブロックＡに供給される。回路ブロックＡは、内部電圧ＶＩＮＴ１〜ＶＩＮＴｎのレベルに基づいて第１の比較結果信号ＣＭＰ１を生成する回路ブロックである。回路ブロックＡの詳細については後述する。
【００１６】
比較結果信号ＣＭＰ１は、図１に示す回路ブロックＢに供給される。回路ブロックＢは、比較結果信号ＣＭＰ１をラッチすることにより第２の比較結果信号ＣＭＰ２を生成する回路ブロックである。回路ブロックＢの詳細については後述する。
【００１７】
比較結果信号ＣＭＰ２は、図１に示す回路ブロックＣに供給される。回路ブロックＣは、比較結果信号ＣＭＰ２に基づいて入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎをラッチすることによりラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎを生成する回路ブロックである。回路ブロックＣの詳細については後述する。入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎは、半導体装置の外部から入力される信号であり、レベル調整動作時においては、外部のテスタから多数の半導体装置に対して共通に入力される。
【００１８】
図２は、回路ブロックＡの構成を示すブロック図である。
【００１９】
図２に示すように、回路ブロックＡは、ｎ個の電源モニタ２１〜２ｎと、電圧比較回路２０を備えている。尚、電源モニタ２ｋは、電源モニタ２２〜２ｎ−１のいずれかである。つまり、１＜ｋ＜ｎである。
【００２０】
電源モニタ２１〜２ｎにはそれぞれ選択信号ＳＥＬ１〜ＳＥＬｎ及び内部電圧ＶＩＮＴ１〜ＶＩＮＴｎが入力されている。選択信号ＳＥＬ１〜ＳＥＬｎは、半導体装置の外部から入力される信号であり、レベル調整動作時においては、外部のテスタから多数の半導体装置に対して共通に入力される。
【００２１】
各電源モニタ２１〜２ｎは、それぞれ対応する選択信号ＳＥＬ１〜ＳＥＬｎによって活性化され、活性化されると、対応する内部電圧ＶＩＮＴ１〜ＶＩＮＴｎをそのままのレベルで、或いは、昇圧又は降圧して共通配線ＶＬに出力する。共通配線ＶＬは、ｎ個の電源モニタ２１〜２ｎに対して共通に設けられており、したがって、選択信号ＳＥＬ１〜ＳＥＬｎにより選択された電源モニタ２１〜２ｎのいずれか一つの出力電圧ＶＯＵＴが共通配線ＶＬに現れる。
【００２２】
電圧比較回路２０は、共通配線ＶＬに現れる出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとを比較することによって比較結果信号ＣＭＰ１を生成する回路であり、比較イネーブル信号ＣＭＰＥＮによって活性化される。基準電圧ＶＲＥＦ及び比較イネーブル信号ＣＭＰＥＮは、いずれも半導体装置の外部から入力される。
【００２３】
図３は、内部電圧ＶＩＮＴｋが選択された場合における回路ブロックＡの動作を説明するための動作波形図である。
【００２４】
内部電圧ＶＩＮＴｋを選択する場合、図３に示すように、選択信号ＳＥＬｋをハイレベルに変化させ、他の選択信号ＳＥＬ１〜ＳＥＬｋ−１，ＳＥＬｋ＋１〜ＳＥＬｎをローレベルに固定する。これにより、電源モニタ２ｋのみが活性化されるので、共通配線ＶＬには電源モニタ２ｋからの出力電圧ＶＯＵＴが現れる。この状態で比較イネーブル信号ＣＭＰＥＮをハイレベルに活性化させると、電圧比較回路２０が活性化され、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの比較が実行される。そして、比較の結果に応じ、比較結果信号ＣＭＰ１がハイレベル及びローレベルのいずれか一方の値をとる。本実施形態においては、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも高レベルである場合は、比較結果信号ＣＭＰ１がハイレベルとなり、出力電圧ＶＯＵＴが基準電圧ＶＲＥＦよりも低レベルである場合は、比較結果信号ＣＭＰ１がローレベルとなる。
【００２５】
したがって、選択信号ＳＥＬ１〜ＳＥＬｎの一つを順次ハイレベルに変化させれば、内部電圧ＶＩＮＴ１〜ＶＩＮＴｎのレベルを順次評価することが可能となる。
【００２６】
図４は、回路ブロックＢの構成を示すブロック図である。
【００２７】
図４に示すように、回路ブロックＢは、第１のラッチ回路であるＲＳ型フリップフロップ回路３０を含んでいる。ＲＳ型フリップフロップ回路３０は、セット入力端子Ｓ、リセット入力端子ＲＢ及び出力端子ＱＢを有しており、セット入力端子Ｓがハイレベルになるとセットされて出力端子ＱＢがローレベルとなり、リセット入力端子ＲＢがローレベルになるとリセットされて出力端子ＱＢがハイレベルとなる。出力端子ＱＢにはインバータ３４が接続されており、その出力信号は第２の比較結果信号ＣＭＰ２として用いられる。
【００２８】
セット入力端子Ｓには、比較結果信号ＣＭＰ１ａが入力される。比較結果信号ＣＭＰ１ａは、比較結果信号ＣＭＰ１及び切り替え信号ＳＷを受ける排他的否論理和ゲート回路ＥＮＯＲによって生成される信号である。一方、リセット入力端子ＲＢには、ラッチイネーブル信号ＬＡＴ１ＥＮが入力される。
【００２９】
図５は、ＲＳ型フリップフロップ回路３０の回路図である。
【００３０】
図５に示すように、ＲＳ型フリップフロップ回路３０は、インバータ３１と、循環接続された２つのＮＡＮＤゲート回路３２，３３によって構成されている。インバータ３１の入力端子はセット入力端子Ｓを構成し、その出力端子はＮＡＮＤゲート回路３２の一方の入力端子に接続されている。また、ＮＡＮＤゲート回路３３の一方の入力端子はリセット入力端子ＲＢを構成し、出力端子は出力端子ＱＢを構成する。
【００３１】
図６は、排他的否論理和ゲート回路ＥＮＯＲの機能を説明するための真理値表である。
【００３２】
まず、比較結果信号ＣＭＰ１の初期値がローレベルである場合は、符号Ｓ１で示すように切り替え信号ＳＷをハイレベルに設定し、逆に、比較結果信号ＣＭＰ１の初期値がハイレベルである場合は、符号Ｓ２で示すように切り替え信号ＳＷをローレベルに設定する。これにより、排他的否論理和ゲート回路ＥＮＯＲから出力される比較結果信号ＣＭＰ１ａの初期値は、必ずローレベルとなる。
【００３３】
そして、比較結果信号ＣＭＰ１の初期値がハイレベルである場合、出力電圧ＶＯＵＴの変化によって比較結果信号ＣＭＰ１がローレベルに反転すると、比較結果信号ＣＭＰ１ａはハイレベルに変化する。同様に、比較結果信号ＣＭＰ１の初期値がローレベルである場合、出力電圧ＶＯＵＴの変化によって比較結果信号ＣＭＰ１がハイレベルに反転すると、比較結果信号ＣＭＰ１ａはハイレベルに変化する。つまり、比較結果信号ＣＭＰ１の変化の方向にかかわらず、これが反転すると比較結果信号ＣＭＰ１ａをローレベルからハイレベルに変化させることが可能となる。
【００３４】
したがって、初期状態から比較結果信号ＣＭＰ１が反転すると、図４に示したＲＳ型フリップフロップ回路３０がセットされ、第２の比較結果信号ＣＭＰ２がハイレベルに活性化することになる。図１に示したように、第２の比較結果信号ＣＭＰ２は、回路ブロックＣに入力される。
【００３５】
図７は、回路ブロックＣの構成を示すブロック図である。
【００３６】
図７に示すように、回路ブロックＣは、第２のラッチ回路であるｎセットのラッチ回路４１〜４ｎを含んでいる。尚、ラッチ回路４ｋは、ラッチ回路４２〜４ｎ−１のいずれかである。つまり、１＜ｋ＜ｎである。
【００３７】
ラッチ回路４１〜４ｎは、いずれもセレクト端子ＥＮＴ、コード入力端子ＩＮ、リセット端子ＲＢ及び出力端子ＯＵＴを備えている。セレクト端子ＥＮＴには、それぞれ対応するラッチスルー信号ＴＨＲＵ１〜ＴＨＲＵｎが入力されており、これがハイレベルである期間においては、コード入力端子ＩＮに入力される入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎがそのまま出力端子ＯＵＴから出力され、対応するラッチスルー信号ＴＨＲＵ１〜ＴＨＲＵｎがハイレベルからローレベルに変化すると、変化した時点における入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎがラッチされ、これが出力端子ＯＵＴから出力される。出力端子ＯＵＴから出力されるのは、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎである。
【００３８】
また、リセット端子ＲＢに入力されるリセット信号ＲＥＳＥＴＢがローレベルになると、ラッチ回路４１〜４ｎは全てリセットされ、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値も全て「０」となる。
【００３９】
本実施形態においては、入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎ及びラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎのそれぞれがＭビット構成である。図７において＜Ｍ：１＞と表記しているのは、当該信号がＭビット構成の信号であることを意味する。したがって、ｎセットのラッチ回路４１〜４ｎは、それぞれＭ個のラッチ回路４１＜１＞〜４１＜Ｍ＞・・・４ｋ＜１＞〜４ｋ＜Ｍ＞・・・４ｎ＜１＞〜４ｎ＜Ｍ＞によって構成される。このため、回路ブロックＣには合計でｎ×Ｍ個のラッチ回路が含まれることになる。
【００４０】
図８は、ラッチ回路４１＜１＞の回路図である。他のラッチ回路についても同じ回路構成を有しているため、重複する説明は省略する。
【００４１】
図８に示すように、ラッチ回路４１＜１＞は、ＮＡＮＤゲート回路５１、インバータ５２，５３及びトランスファゲート５４，５５を備えている。ＮＡＮＤゲート回路５１はリセット端子ＲＢがハイレベルである場合に活性化され、インバータ５２との循環接続によりラッチ機能を果たす。ラッチされた信号は、インバータ５３を介して出力端子ＯＵＴから出力される。
【００４２】
コード入力端子ＩＮとＮＡＮＤゲート回路５１の一方の入力端子との間にはトランスファゲート５４が挿入されている。トランスファゲート５４は、セレクト端子ＥＮＴがハイレベルである場合にオンする。また、インバータ５２の出力端子とＮＡＮＤゲート回路５１の一方の入力端子との間にはトランスファゲート５５が挿入されている。トランスファゲート５５は、セレクト端子ＥＮＴがローレベルである場合にオンする。
【００４３】
かかる構成により、セレクト端子ＥＮＴに入力されるラッチスルー信号ＴＨＲＵ１がハイレベルであれば、トランスファゲート５４がオン、トランスファゲート５５がオフするため、コード入力端子ＩＮに供給される入力コードＯＲＧＣＤ１＜１＞がそのまま出力電圧ＶＯＵＴから出力される。そして、セレクト端子ＥＮＴに入力されるラッチスルー信号ＴＨＲＵ１がハイレベルからローレベルに変化すると、トランスファゲート５４がオフ、トランスファゲート５５がオンするため、直前に入力されていた入力コードＯＲＧＣＤ１＜１＞がラッチされ、その値が出力電圧ＶＯＵＴから出力される。
【００４４】
図７に戻って、回路ブロックＣはｎ個の複合ゲート回路６１〜６ｎをさらに含んでいる。複合ゲート回路６１〜６ｎは、それぞれラッチ回路４１〜４ｎに対応するものであり、それぞれラッチスルー信号ＴＨＲＵ１〜ＴＨＲＵｎを生成するために用いられる。複合ゲート回路６１〜６ｎには、比較結果信号ＣＭＰ２及びラッチイネーブル信号ＬＡＴ２ＥＮＢが共通に入力されるとともに、対応する選択信号ＳＥＬ１〜ＳＥＬｎがそれぞれ入力される。複合ゲート回路６１〜６ｎは、ラッチイネーブル信号ＬＡＴ２ＥＮＢがローレベルであり、且つ、対応する選択信号ＳＥＬ１〜ＳＥＬｎがハイレベルである場合に活性化され、活性化されると、比較結果信号ＣＭＰ２を反転させてラッチスルー信号ＴＨＲＵ１〜ＴＨＲＵｎを生成する。活性化されない複合ゲート回路６１〜６ｎからは、ローレベルのラッチスルー信号ＴＨＲＵ１〜ＴＨＲＵｎが出力される。
【００４５】
かかる構成により、ラッチイネーブル信号ＬＡＴ２ＥＮＢがローレベルに活性化し、且つ、選択信号ＳＥＬ１〜ＳＥＬｎのいずれかがハイレベルに活性化すると、選択信号ＳＥＬ１〜ＳＥＬｎによって指定されるラッチ回路４１〜４ｎのいずれかに比較結果信号ＣＭＰ２の反転信号であるラッチスルー信号ＴＨＲＵ１〜ＴＨＲＵｎが供給される。選択信号ＳＥＬ１〜ＳＥＬｎによって指定されない他のラッチ回路４１〜４ｎについては、ラッチスルー信号ＴＨＲＵ１〜ＴＨＲＵｎがローレベルに固定されるため、ラッチ内容が保持される。
【００４６】
次に、本発明の第１の実施形態による半導体装置の動作について説明する。
【００４７】
本実施形態においては、選択信号ＳＥＬ１〜ＳＥＬｎのいずれかをハイレベルとすることによってｎ個の内部電源発生回路１１〜１ｎのいずれか一つを選択するとともに、比較イネーブル信号ＣＭＰＥＮ、ラッチイネーブル信号ＬＡＴ１ＥＮ，ＬＡＴ２ＥＮＢを活性化させ、この状態で、選択した内部電源発生回路１１〜１ｎに対応する入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎのいずれかを入力する。そして、入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎの値を次々と変化させることによって、どの値で比較結果信号ＣＭＰ１が変化するかを検出する。以下、具体的に説明する。
【００４８】
図９は、選択信号ＳＥＬｋを活性化させた場合の動作を説明する動作波形図であって、比較結果信号ＣＭＰ１が１回だけ変化した場合の動作を示している。
【００４９】
図９に示す例では、時刻ｔ１１に選択信号ＳＥＬｋがローレベルからハイレベルに変化している。他の選択信号ＳＥＬ１〜ＳＥＬｋ−１，ＳＥＬｋ＋１〜ＳＥＫｎはローレベルのままである。その後、時刻ｔ１２にて比較イネーブル信号ＣＭＰＥＮがローレベルからハイレベルに変化し、さらに時刻ｔ１３にてラッチイネーブル信号ＬＡＴ１ＥＮがローレベルからハイレベルに変化する。尚、ラッチイネーブル信号ＬＡＴ２ＥＮＢは既にローレベルに活性化している。これにより、図４に示した回路ブロックＢが活性化されるとともに、図７に示した回路ブロックＣに含まれるラッチ回路４ｋが活性化される。
【００５０】
この状態で、対応する入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値を次々と変化させる。図９に示す例では、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の初期値がｉ（１）であり、その後、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値がｉ（２）、ｉ（３）・・・と変化する。
【００５１】
初期状態においてはラッチスルー信号ＴＨＲＵｋがハイレベルであることから、ラッチ回路４ｋは入力コードＯＲＧＣＤｋ＜Ｍ：１＞をスルーさせ、そのままラッチコードＬＡＴＣＤｋ＜Ｍ：１＞として出力する。このため、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値がｉ（１）、ｉ（２）、ｉ（３）・・・と変化すると、これに連動してラッチコードＬＡＴＣＤｋ＜Ｍ：１＞の値もｉ（１）、ｉ（２）、ｉ（３）・・・と変化する。
【００５２】
この時、ヒューズコードＦＵＳＥＣＤｋ＜Ｍ：１＞の値は全て「０」に固定されているため、ラッチコードＬＡＴＣＤｋ＜Ｍ：１＞の値は、そのままトリミングコードＣＤｋ＜Ｍ：１＞となり、対応する内部電源発生回路１ｋに供給される。これにより、内部電源発生回路１ｋは、トリミングコードＣＤｋ＜Ｍ：１＞の値に連動して、対応する内部電圧ＶＩＮＴｋのレベルを変化させる。内部電圧ＶＩＮＴｋの変化は一方向である必要があり、例えば初期値がｉ（１）によって得られる内部電圧ＶＩＮＴｋのレベルが最高レベルであれば、段階的にレベルが低下するよう入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値を変化させれば良く、初期値がｉ（１）によって得られる内部電圧ＶＩＮＴｋのレベルが最低レベルであれば、段階的にレベルが上昇するよう入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値を変化させれば良い。図９には、その両方の例が破線で示されている。
【００５３】
そして、図９に示す例では、時刻ｔ１４に入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値がｉ（ｊ−１）からｉ（ｊ）に変化し、これに伴う内部電圧ＶＩＮＴｋの変化によって、時刻ｔ１５に比較結果信号ＣＭＰ１が反転している。比較結果信号ＣＭＰ１の変化は、内部電圧ＶＩＮＴｋの初期値が最低レベルであればローレベルからハイレベルへの変化であり、逆に、内部電圧ＶＩＮＴｋの初期値が最高レベルであればハイレベルからローレベルへの変化である。しかしながら、前者の場合、切り替え信号ＳＷがハイレベルに設定され、後者の場合、切り替え信号ＳＷがローレベルに設定されることから、いずれの場合も、ＲＳ型フリップフロップ回路３０に入力される比較結果信号ＣＭＰ１ａは、ローレベルからハイレベルに変化する。図９では、時刻ｔ１６に比較結果信号ＣＭＰ１ａがローレベルからハイレベルに変化している。
【００５４】
比較結果信号ＣＭＰ１ａがハイレベルに変化すると、ＲＳ型フリップフロップ回路３０がセットされるため、比較結果信号ＣＭＰ２がハイレベルに変化し、これに連動して、スルー信号ＴＨＲＵｋがローレベルに変化する。
【００５５】
スルー信号ＴＨＲＵｋがローレベルに変化すると、その時点における入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値がラッチ回路４ｋにラッチされる。図９に示す例では、ラッチ回路４ｋにラッチされる値はｉ（ｊ）である。
【００５６】
その後は、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値がｉ（ｊ）、ｉ（ｊ＋１）・・・と変化しても、スルー信号ＴＨＲＵｋがローレベルであることから、ラッチ回路４ｋから出力されるラッチコードＬＡＴＣＤｋの値はｉ（ｊ）に固定されたままとなる。
【００５７】
以上の動作により、回路ブロックＣのラッチ回路４ｋには、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値としてｉ（ｊ）がラッチされ、これがラッチコードＬＡＴＣＤｋとして出力される。これにより、内部電源発生回路１ｋにはトリミングコードＣＤｋの値としてｉ（ｊ）が供給されることから、この値に応じた内部電圧ＶＩＮＴｋが生成されることになる。ここで、トリミングコードＣＤｋの値がｉ（ｊ）である場合の内部電圧ＶＩＮＴｋは、比較結果信号ＣＭＰ１が反転した際のレベルであることから、内部電圧ＶＩＮＴｋは所望のレベルに調整されたことになる。
【００５８】
したがって、上記のような動作を選択信号ＳＥＬ１〜ＳＥＬｎを順次活性化させて次々と実行すれば、全ての内部電源発生回路１１〜１ｎに対する調整が完了する。但し、この時点におけるトリミングコードＣＤ１〜ＣＤｎの値は、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値を反映したものであり、一時的なものである。実際にトリミングコードＣＤ１〜ＣＤｎの値を確定させるためには、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎを半導体装置の外部に読み出し、これらの値に基づいて電源電圧調整ヒューズ回路Ｆ１〜Ｆｎをトリミングする必要がある。
【００５９】
電源電圧調整ヒューズ回路Ｆ１〜Ｆｎへのトリミングは、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎをプログラミングすることにより行う。これにより、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値と一致したヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎが得られる。そして、通常動作時においてリセット信号ＲＥＳＥＴＢをローレベルとすると、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値は全て「０」となるため、トリミングコードＣＤ１〜ＣＤｎの値はヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎの値を反映したものとなり、上記の方法によって正しくレベル調整された内部電圧ＶＩＮＴ１〜ＶＩＮＴｎを得ることが可能となる。
【００６０】
図１０は、選択信号ＳＥＬｋを活性化させた場合の動作を説明する動作波形図であって、比較結果信号ＣＭＰ１が一度も変化しなかった場合の動作を示している。
【００６１】
図１０に示す例では、図９を用いて説明した時刻ｔ１３が経過した後、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値がｉ（１）、ｉ（２）、ｉ（３）・・・と変化するものの、比較結果信号ＣＭＰ１が反転せず、時刻ｔ２１にて入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値が最大値であるｉ（ｍａｘ）に到達している。このため、内部電源発生回路１ｋによって生成される内部電圧ＶＩＮＴｋのレベルも、最大値であるｉ（ｍａｘ）に対応するレベル（最低レベル或いは最高レベル）となる。
【００６２】
そして、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値が最大値であるｉ（ｍａｘ）に到達したことに応答して、時刻ｔ２２〜ｔ２４にてラッチイネーブル信号ＬＡＴ１ＥＮ、比較イネーブル信号ＣＭＰＥＮ及び選択信号ＳＥＬｋが順次ローレベルとなり、ラッチコードＬＡＴＣＤｋ＜Ｍ：１＞の値が最大値であるｉ（ｍａｘ）に確定する。
【００６３】
このように、比較結果信号ＣＭＰ１が一度も変化しなかった場合、内部電圧ＶＩＮＴｋのレベルは、最大値であるｉ（ｍａｘ）に対応するレベル（最低レベル或いは最高レベル）に設定される。この場合、内部電圧ＶＩＮＴｋが所望のレベルに調整されていない可能性があるが、少なくとも、トリミングコードＣＤｋによって調整可能なレベルの中から、所望のレベルに最も近いレベルに設定される。そして、このようにして調整された内部電圧ＶＩＮＴｋのレベルと目的とするレベルとの差が許容範囲に収まっていれば、当該半導体装置を良品として取り扱うことができる。つまり、比較結果信号ＣＭＰ１が一度も変化しなかった場合であっても、当該半導体装置を直ちに不良品として廃棄する必要はない。
【００６４】
図１１は、選択信号ＳＥＬｋを活性化させた場合の動作を説明する動作波形図であって、比較結果信号ＣＭＰ１が２回変化した場合の動作を示している。
【００６５】
図１１に示す例では、図９を用いて説明した時刻ｔ１６が経過した後、入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値が時刻ｔ３１にてｉ（ｊ２）に到達したことに応答して、時刻ｔ３２に比較結果信号ＣＭＰ１が再び反転している。尚、ｊ２＞ｊである。通常であれば、比較結果信号ＣＭＰ１が２回以上変化することはないが、何らかの原因で内部電圧ＶＩＮＴｋのレベルが変動した場合、比較結果信号ＣＭＰ１が２回以上変化する可能性がある。
【００６６】
比較結果信号ＣＭＰ１が２回目に変化すると、時刻ｔ３３にて比較結果信号ＣＭＰ１ａがハイレベルからローレベルに変化する。しかしながら、本実施形態では、回路ブロックＢにＲＳ型フリップフロップ回路３０を使用していることから、比較結果信号ＣＭＰ１ａがハイレベルからローレベルに変化しても比較結果信号ＣＭＰ２はハイレベルのままである。したがって、ラッチ回路４ｋのラッチ内容は、比較結果信号ＣＭＰ１の１回目の変化（時刻ｔ１６）に応答したものが維持され、２回目の変化は無効化される。
【００６７】
このように、本実施形態においては、レベル調整動作中において何らかの原因で内部電圧ＶＩＮＴ１〜ＶＩＮＴｎのレベルが変動した場合であっても、比較結果信号ＣＭＰ１の１回目の変化に応答したラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値が維持される。これにより、内部電圧ＶＩＮＴ１〜ＶＩＮＴｎの予期せぬレベル変動に起因して誤った値のラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎが生成されることがない。
【００６８】
以上説明したように、本実施形態による半導体装置は、選択信号ＳＥＬ１〜ＳＥＬｎを順次選択するとともに、入力コードＯＲＧＣＤｋ＜Ｍ：１＞を最小値から最大値まで（若しくは最大値から最小値まで）変化させることにより、内部電圧ＶＩＮＴ１〜ＶＩＮＴｎのレベルを正しく調整することが可能となる。そして、かかる動作は複数の半導体装置に対して共通に実行することができるため、内部電圧ＶＩＮＴ１〜ＶＩＮＴｎのレベル調整動作に要する時間を大幅に短縮することが可能となる。
【００６９】
次に、本発明の第２の実施形態について説明する。
【００７０】
図１２は、本発明の第２の実施形態による半導体装置の主要部の構成を示すブロック図である。
【００７１】
図１２に示すように、本実施形態による半導体装置は、回路ブロックＤが追加されているとともに、電源電圧調整ヒューズ回路Ｆ１〜Ｆｎが電源電圧調整電気ヒューズ回路ＡＦ１〜ＡＦｎに置き換えられている点において、図１に示した第１の実施形態による半導体装置と相違している。その他の構成については、図１に示した第１の実施形態による半導体装置と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
電源電圧調整電気ヒューズ回路ＡＦ１〜ＡＦｎは、ヒューズコードＦＵＳＥＣＤ１〜ＦＵＳＥＣＤｎを不揮発的且つ不可逆的に記憶する回路であり、電気的にプログラムすることが可能な複数の電気ヒューズ素子を含んでいる。電気ヒューズ素子の具体的な構成については特に限定されないが、高電圧の印加による絶縁破壊によって情報を記憶するアンチヒューズ素子を用いることが好ましい。
【００７３】
図１２に示すように、電源電圧調整電気ヒューズ回路ＡＦ１〜ＡＦｎにはそれぞれ対応するラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎが入力されている。これにより、上述したレベル調整動作によってラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値を確定させた後、所定の制御信号ＣＮＴを入力することにより、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値をそれぞれ対応する電源電圧調整電気ヒューズ回路ＡＦ１〜ＡＦｎにプログラミングすることが可能となる。
【００７４】
一方、回路ブロックＤは、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値を外部から確認するために設けられている回路である。本実施形態においては、内部動作によって電源電圧調整電気ヒューズ回路ＡＦ１〜ＡＦｎがプログラミングされることから、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎを半導体装置の外部に出力する必要はない。しかしながら、設計時や評価時などにおいてどのような値をプログラミングしようとしたのかを知る必要があるため、かかる目的のために回路ブロックＤが備えられている。
【００７５】
図１３は、回路ブロックＤの回路図である。
【００７６】
図１３に示すように、回路ブロックＤは、ｎセットのＡＮＤゲート回路７１〜７ｎと、ｎセットのＮチャンネル型ＭＯＳトランジスタＱ１〜Ｑｎを備えている。ＡＮＤゲート回路７１〜７ｎには、チェックテスト信号ＣＨＫＴＥＳＴが共通に入力されるとともに、ラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎのうちそれぞれ対応するもの、並びに、入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｎのうちそれぞれ対応するものが入力される。ＡＮＤゲート回路７１〜７ｎの出力信号は、それぞれ対応するトランジスタＱ１〜Ｑｎのゲート電極に供給される。
【００７７】
トランジスタＱ１〜Ｑｎのソースは接地されており、ドレインはワイヤードオア配線ＷＯＲに共通に接続されている。ワイヤードオア配線ＷＯＲは、回路ブロックＤに含まれるラッチ回路８０の入出力端子ＩＮＯＵＴに接続されている。ラッチ回路８０は、入出力端子ＩＮＯＵＴの他、イネーブル端子ＥＮ及び出力端子ＯＵＴを備えている。イネーブル端子ＥＮにはチェックテスト信号ＣＨＫＴＥＳＴが入力され、出力端子ＯＵＴからはチェック信号ＣＨＫが出力される。
【００７８】
図１４は、ラッチ回路８０の回路図である。
【００７９】
図１４に示すように、ラッチ回路８０は、ＮＯＲゲート回路及びインバータからなるＯＲゲート回路８１と、インバータ８２，８３と、Ｐチャンネル型ＭＯＳトランジスタ８４によって構成されている。ＯＲゲート回路８１の一方の入力端子は入出力端子ＩＮＯＵＴに接続され、他方の入力端子にはインバータ８２を介してイネーブル端子ＥＮの反転信号が供給される。また、ＯＲゲート回路８１の出力端子は入出力端子ＩＮＯＵＴに接続されている。さらに、電源配線と入出力端子ＩＮＯＵＴとの間にはトランジスタ８４が接続されており、そのゲート電極にはイネーブル端子ＥＮが供給される。
【００８０】
かかる構成により、イネーブル端子ＥＮに入力されるチェックテスト信号ＣＨＫＴＥＳＴがハイレベルになると、入出力端子ＩＮＯＵＴに現れるレベルがラッチされることになる。ラッチされた値は、インバータ８３を介して出力端子ＯＵＴから出力される。そして、イネーブル端子ＥＮに入力されるチェックテスト信号ＣＨＫＴＥＳＴがローレベルになると、ラッチ内容がリセットされるとともに、入出力端子ＩＮＯＵＴがハイレベルに駆動され、ワイヤードオア配線ＷＯＲがプリチャージされる。
【００８１】
図１５は、回路ブロックＤの動作を説明するための動作波形図であり、ラッチコードＬＡＴＣＤｋの値をチェックする場合の動作を示している。
【００８２】
図１５に示すように、ラッチコードＬＡＴＣＤｋの値をチェックする場合、入力コードＯＲＧＣＤ１〜ＯＲＧＣＤｋ−１，ＯＲＧＣＤｋ＋１〜ＯＲＧＣＤｎの値を全てローレベル、つまり「０」とする。この状態で、チェックテスト信号ＣＨＫＴＥＳＴをトグルさせながら、これに連動して入力コードＯＲＧＣＤｋ＜Ｍ：１＞の値を２０〜２Ｍまで乗数を変化させる。これは、入力コードＯＲＧＣＤｋ＜Ｍ：１＞を構成するＭビットのうち、ハイレベルとするビットを次々とシフトすることに他ならない。
【００８３】
これにより、入力コードＯＲＧＣＤｋ＜Ｍ：１＞を構成するＭビットのうち、１ビットのみがハイレベルとなることから、これに対応するラッチコードＬＡＴＣＤｋ＜Ｍ：１＞の１ビットがハイレベルであればトランジスタＱｋはオンするため、ワイヤードオア配線ＷＯＲはローレベルにディスチャージされる。一方、対応するラッチコードＬＡＴＣＤｋ＜Ｍ：１＞の１ビットがローレベルであればトランジスタＱｋはオフするため、ワイヤードオア配線ＷＯＲのレベルはハイレベルに維持される。
【００８４】
そして、ワイヤードオア配線ＷＯＲの論理レベルは、ラッチ回路８０によってラッチされ、その結果がチェック信号ＣＨＫとして出力されることから、これを外部へ出力すれば、ラッチコードＬＡＴＣＤｋ＜Ｍ：１＞の当該ビットの論理レベルを外部から確認することができる。つまり、チェック対象となるラッチコードＬＡＴＣＤｋ＜Ｍ：１＞の値が、チェック信号ＣＨＫとして外部にシリアルに出力されることになる。したがって、このような動作を全てのラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎに対して実行すれば、全てのラッチコードＬＡＴＣＤ１〜ＬＡＴＣＤｎの値を外部に読み出すことが可能となる。
【００８５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００８６】
１１〜１ｎ    内部電源発生回路
２０      電圧比較回路
２１〜２ｎ    電源モニタ
３０      ＲＳ型フリップフロップ回路
３１，３４    インバータ
３２，３３    ＮＡＮＤゲート回路
４１〜４ｎ    ラッチ回路
５１      ＮＡＮＤゲート回路
５２，５３    インバータ
５４，５５    トランスファゲート
６１〜６ｎ    複合ゲート回路
７１〜７ｎ    ＡＮＤゲート回路
８０      ラッチ回路
８１      ＯＲゲート回路
８２，８３    インバータ
８４      トランジスタ
Ａ〜Ｄ      回路ブロック
ＡＦ１〜ＡＦｎ    電源電圧調整電気ヒューズ回路
Ｆ１〜Ｆｎ    電源電圧調整ヒューズ回路
Ｑ１〜Ｑｎ    トランジスタ
ＶＬ      共通配線
ＷＯＲ    ワイヤードオア配線
【図１】
2016171223.tif 000003
【図２】
2016171223.tif 000004
【図３】
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【図４】
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【図５】
2016171223.tif 000007
【図６】
2016171223.tif 000008
【図７】
2016171223.tif 000009
【図８】
2016171223.tif 000010
【図９】
2016171223.tif 000011
【図１０】
2016171223.tif 000012
【図１１】
2016171223.tif 000013
【図１２】
2016171223.tif 000014
【図１３】
2016171223.tif 000015
【図１４】
2016171223.tif 000016
【図１５】
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