(57)【特許請求の範囲】
【請求項１】
入力と、出力と、を有する第１のＰＬＬ回路と、
前記第１のＰＬＬ回路の入力に接続された入力と、出力と、を有する第２のＰＬＬ回路と、
前記第１のＰＬＬ回路の出力に接続された第１の入力と、前記第２のＰＬＬ回路の出力に接続された第２の入力と、出力と、を有する排他的ＯＲ回路と、
から成り、
前記第１のＰＬＬ回路の入力及び前記第２のＰＬＬ回路の入力は、所定の周波数のクロック信号を発生する水晶発振子に接続され、前記排他的ＯＲ回路の出力は、前記所定の周波数の所定倍数の出力周波数の信号を出力するＰＬＬ回路。
【請求項２】
前記出力周波数は５００ＭＨｚよりも大きい請求項１に記載のＰＬＬ回路。
【請求項３】
前記第１のＰＬＬ回路は、
前記水晶発振子に接続された入力と、出力と、を有するＮ分周回路と、
第１の入力、第２の入力と、出力と、を有し、当該第１の入力が前記Ｎ分周回路の出力に接続された位相検出器と、
前記位相検出器の出力に接続された入力と、出力と、を有する充電ポンプ回路と、
前記充電ポンプ回路の出力に接続された入力と、出力と、を有するループ・フィルタと、
前記ループ・フィルタの出力に接続された入力と、前記排他的ＯＲ回路の第１の入力に接続された出力と、を有する電圧制御発振器と、
前記電圧制御発振器の出力に接続された入力と、前記位相検出器の第２の入力に接続された出力と、を有するＭ分周回路と、
から成る、請求項１に記載のＰＬＬ回路。
【請求項４】
前記第２のＰＬＬ回路は、
前記水晶発振子に接続された入力と、出力と、を有するＱ分周回路と、
第１の入力、第２の入力と、出力と、を有し、当該第１の入力が前記Ｑ分周回路の出力に接続された位相検出器と、
前記位相検出器の出力に接続された入力と、出力と、を有する充電ポンプ回路と、
前記充電ポンプ回路の出力に接続された入力と、出力と、を有するループ・フィルタと、
前記ループ・フィルタの出力に接続された入力と、前記排他的ＯＲ回路の第２の入力に接続された出力と、を有する電圧制御発振器と、
前記電圧制御発振器の出力に接続された入力と、前記位相検出器の第２の入力に接続された出力と、を有するＰ分周回路と、
から成る、請求項３に記載のＰＬＬ回路。
【請求項５】
前記Ｍ分周回路と前記Ｎ分周回路の各分周値の比率Ｍ：Ｎは、前記Ｐ分周回路と前記Ｑ分周回路の各分周値の比率Ｐ：Ｑと等しい請求項４に記載のＰＬＬ回路。
【請求項６】
前記排他的ＯＲ回路の出力は、前記水晶発振子が発生する前記所定の周波数と前記比率の２倍値の積に等しい請求項５に記載のＰＬＬ回路。
【請求項７】
前記Ｎ分周回路は、前記水晶発振子からのクロック信号の立ち上がりによってトリガーされ、前記Ｑ分周回路は前記水晶発振子からのクロック信号の立ち下がりによってトリガーされる請求項６に記載のＰＬＬ回路。
【請求項８】
前記排他的ＯＲ回路の前記第１の入力における前記第１のＰＬＬ回路からの第１の信号と、前記排他的ＯＲ回路の前記第２の入力における前記第２のＰＬＬ回路からの第２の信号は、その位相差が９０度である請求項７に記載のＰＬＬ回路。
【請求項９】
入力と、出力と、を有するマスターＰＬＬ回路と、
前記マスターＰＬＬ回路の入力に接続された入力と、出力と、を有し、前記マスターＰＬＬ回路によりドライブされるスレーブＰＬＬ回路と、
前記マスターＰＬＬ回路の出力に接続された第１の入力と、前記スレーブＰＬＬ回路の出力に接続された第２の入力と、出力と、を有する排他的ＯＲ回路と、
から成り、
前記マスターＰＬＬ回路の入力及び前記スレーブＰＬＬ回路の入力は、所定の周波数のクロック信号を発生する水晶発振子に接続され、前記排他的ＯＲ回路の出力は、前記所定の周波数の所定倍数の出力周波数の信号を出力するＣＭＯＳによるＰＬＬ回路。
【請求項１０】
前記出力周波数は５００ＭＨｚよりも大きい請求項９に記載のＰＬＬ回路。
【請求項１１】
前記マスターＰＬＬ回路は、
前記水晶発振子に接続された入力と、出力と、を有するＮ分周回路と、
第１の入力、第２の入力と、出力と、を有し、当該第１の入力が前記Ｎ分周回路の出力に接続された位相検出器と、
前記位相検出器の出力に接続された入力と、出力と、を有する充電ポンプ回路と、
前記充電ポンプ回路の出力に接続された入力と、出力と、を有するループ・フィルタと、
前記ループ・フィルタの出力に接続された入力と、前記排他的ＯＲ回路の第１の入力に接続された出力と、を有する電圧制御発振器と、
前記電圧制御発振器の出力に接続された入力と、前記位相検出器の第２の入力に接続された出力と、を有するＭ分周回路と、
から成る、請求項９に記載のＰＬＬ回路。
【請求項１２】
前記スレーブＰＬＬ回路は、
前記水晶発振子に接続された入力と、出力と、を有するＱ分周回路と、
第１の入力、第２の入力と、出力と、を有し、当該第１の入力が前記Ｑ分周回路の出力に接続された位相検出器と、
前記位相検出器の出力に接続された入力と、出力と、を有する充電ポンプ回路と、
前記充電ポンプ回路の出力に接続された入力と、出力と、を有するループ・フィルタと、
前記ループ・フィルタの出力に接続された第１入力と、前記電圧制御発振器の出力に接続された第２入力と、前記排他的ＯＲ回路の第２の入力に接続された出力と、を有する遅延回路と、
前記遅延回路の出力に接続された入力と、前記位相検出器の第２の入力に接続された出力と、を有するＰ分周回路と、
から成る、請求項１１に記載のＰＬＬ回路。
【請求項１３】
前記Ｍ分周回路と前記Ｎ分周回路の各分周値の比率Ｍ：Ｎは、前記Ｐ分周回路と前記Ｑ分周回路の各分周値の比率Ｐ：Ｑと等しい請求項１２に記載のＰＬＬ回路。
【請求項１４】
前記排他的ＯＲ回路の出力は、前記水晶発振子が発生する前記所定の周波数と前記比率の２倍値の積に等しい請求項１３に記載のＰＬＬ回路。
【請求項１５】
前記Ｎ分周回路は、前記水晶発振子からのクロック信号の立ち上がりによってトリガーされ、前記Ｑ分周回路は前記水晶発振子からのクロック信号の立ち下がりによってトリガーされる請求項１４に記載のＰＬＬ回路。
【請求項１６】
前記排他的ＯＲ回路の前記第１の入力における前記マスターＰＬＬ回路からの第１の信号と、前記排他的ＯＲ回路の前記第２の入力における前記スレーブＰＬＬ回路からの第２の信号は、その位相差が９０度である請求項１５に記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、ＰＬＬ回路、特に高周波数ＰＬＬ回路技術に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、クロック信号の再生、周波数の合成、周波数の乗算その他の種々の目的のため、電子回路の中に幅広く使用されている。これらＰＬＬ回路については、各種の技術文献が数多く出版されている。
【０００３】
これらの文献において共通して論じられているとおり、従来のＰＬＬが扱える信号の最大周波数は、ＰＬＬ回路内において生じる遅延によって制限を受ける。当該遅延は、発振素子が本質的に具有する遅延による。例えば、リング発振器をベースとするＰＬＬ回路においては、ＰＬＬ内の電圧制御発振器は、発振が自己的に維持されるためには、少なくとも３つの発振ステージを有しなければならない。各発振ステージは、サイクル毎に２つの遅延周期を生じさせる発振素子を含む。従って、このＰＬＬ回路における全体の遅延はサイクル毎に６つの遅延周期となる。
【０００４】
発振素子内の制御用トランジスタによっても遅延が生じる。発信周波数を制御するための制御用トランジスタによって、キャパシタと抵抗が加えられるので、これによる付加遅延もまたＰＬＬ回路の最大使用周波数を限定することとなる。
ＰＬＬ回路が０．７ミクロンのＣＭＯＳ技術によって実施される場合には、上記６つの遅延と付加遅延により、ＰＬＬ回路において使用できる最大周波数は約５００ＭＨｚである。この周波数は、電子回路内における論理ゲートの最大トグル周波数である２ＧＨｚよりもかなり小さい。
【０００５】
しかも、ＰＬＬ回路を目標周波数に対してロックさせるためには、最大使用周波数は最大設計周波数よりも高い。例えば、設計周波数が５００ＭＨｚであるならば、使用周波数は５００ＭＨｚよりも高くなければならない。
【０００６】
【発明が解決しようとする課題】
コストが低いＣＭＯＳ等所与の技術下における最大使用周波数よりも高い周波数で使用しようとすれば、よりコストの高い他の技術、例えば、シリコン・バイポーラとかガリウム砒素による回路技術に依存しなければならない。
【０００７】
それ故、従来知られたＣＭＯＳによるＰＬＬ回路における使用周波数よりも顕著に高い使用周波数で動作するＣＭＯＳによるＰＬＬ回路を供給することによって、より高い使用周波数で動作する技術を高いコストの技術を使用することなく実現することが望まれていたのである。
【０００８】
従って本願の発明は、高周波数ＰＬＬ回路を提供することであり、さらに、ＣＭＯＳ技術を用いた高周波数ＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決すべく、本願発明は、入力と、出力と、を有する第１のＰＬＬ回路と、前記第１のＰＬＬ回路の入力に接続された入力と、出力と、を有する第２のＰＬＬ回路と、前記第１のＰＬＬ回路の出力に接続された第１の入力と、前記第２のＰＬＬ回路の出力に接続された第２の入力と、出力と、を有する排他的ＯＲ回路と、から成り、前記第１のＰＬＬ回路の入力及び前記第２のＰＬＬ回路の入力は、所定の周波数のクロック信号を発生する水晶発振子に接続され、前記排他的ＯＲ回路の出力は、前記所定の周波数の所定倍数の出力周波数の信号を出力するＰＬＬ回路を提供するものである。ここで、前記出力周波数は５００ＭＨｚよりも大きい高周波数の信号を発生する。
【００１０】
第１の実施例においては、第１のＰＬＬサブ回路と第２のＰＬＬサブ回路がマスター／スレーブの関係となり、第１のＰＬＬサブ回路における電圧制御発振器が第２のＰＬＬサブ回路をドライヴする構成としている。
【００１１】
第２の実施例においては、第１のＰＬＬサブ回路と第２のＰＬＬサブ回路が並列的に配置され、それぞれのサブ回路が電圧制御発振器を有する用に構成されている。
【００１２】
ＣＭＯＳ技術の進展に伴い、ＣＭＯＳ技術において扱える周波数が向上するにしたがい、本願発明に係るＰＬＬ回路は、ギガ出力周波数の信号を発生させることも可能である。
【００１３】
【発明の実施の形態】
図１を参照しつつ、本願発明に係るＰＬＬ回路を説明する。
【００１４】
ＰＬＬ回路１１は、ロジック要素２２に対してクロック出力信号を供給する。水晶発振子１８は、ＰＬＬ回路１１に対してクロック入力信号を供給する。ロジック要素２２は、クロック信号を要求する如何なる部分のコンピュータ要素であっても良い。
【００１５】
ＰＬＬ回路１１は、ＰＬＬサブ回路１２と、ＰＬＬサブ回路１４と排他的ＯＲ回路１６を含む。ＰＬＬサブ回路１２は、２Ｎ分周器回路２０と、位相検出器２４と、充電ポンプ回路２６と、ループ・フィルタ２８と、電圧制御発振器（ＶＯＣ）３０と、１１Ｎ分周回路３２を含む。これらのコンポーネメント２０、２４、２６、２８、３０、３２のそれぞれの機能は、当業者において良く知られている。
【００１６】
ＰＬＬサブ回路１４は、２Ｎ分周器回路４０と、位相検出器４４と、充電ポンプ回路４６と、ループ・フィルタ４８と、遅延回路５０と、１１Ｎ分周回路５２を含む。これらの個々のコンポーネントの機能も良く知られている。ＰＬＬサブ回路においては、電圧制御発振器が含まれていないのでマスターとしてのＰＬＬサブ回路１２へ従属するスレーブＰＬＬサブ回路として機能する。ＰＬＬサブ回路１２は、その出力をノードＣから接続線５６経由でＰＬＬサブ回路１４の遅延回路５０に供給する。
【００１７】
それぞれのＰＬＬサブ回路１２及び１４における分周器２Ｎと１１Ｎの分周比は、クロック入力周波数とクロック出力周波数に基づいて任意に設定され得る。本実施例においては、クロック入力周波数が１００ＭＨｚであり、クロック出力周波数を１．１ＧＨｚにするために、当該分周比を２：１１に設定したが、これを例えば２：１０に設定すれば同条件下においてクロック出力周波数は１ＧＨｚになることは言うまでもない。両ＰＬＬサブ回路の分周器３２、５２による分周倍率Ｎの値は如何なる値をも取ることは可能であるが、両者は同一で１であることが望ましい。
【００１８】
図２に表示される各種信号のタイミング・ダイアグラムのとおり、マスターＰＬＬサブ回路１２は、水晶発振子１８からのクロック入力の立ち上がりエッジでトリガされ、一方、スレーブＰＬＬサブ回路１４は、同クロック入力の立ち下がりエッジでトリガされる。前記倍率Ｎが同一で１の場合、分周器２０のノードＡ及び分周器４０のノードＢにおける出力周波数はそれぞれ５０ＭＨｚであり、それぞれの位相が９０度相違している。
【００１９】
前記倍率Ｎが共に１の場合、１１Ｎ分周器３２、５２の入力側ノードＡにおける入力信号周波数５０ＭＨｚは出力側ノードＣにおいて５５０ＭＨｚに増大されることとなる。図１において、スレーブＰＬＬサブ回路の遅延回路５０は、マスタＰＬＬサブ回路側から接続線５６を介して５５０ＭＨｚの信号を入力する。ノードＤにおける信号はノードＢにおける信号と位相的にロックされており、ノードＡにおける信号とは１８０度位相が相違している。このようにして、ノードＣとノードＤにおける位相差９０は維持される。
【００２０】
本願発明の他の実施例に係る高周波ＰＬＬ回路を示す図３においては、遅延回路５０は、独自の電圧制御発振器に置き換わっている。遅延回路を不要とし、コストの高い電圧制御発振器に置き換わることになるが、それぞれのＰＬＬサブ回路１２と１４間にマスター／スレーブの関係はなくなる。前記倍率Ｎが共に等しく１の場合、ノードＡ及びノードＢにおける信号周波数５０ＭＨｚは、それぞれノードＣ及びノードＤにおいて５５０ＭＨｚに増大される。
【００２１】
上記図１及び図２に示された何れの実施例においても、ノードＣ及びノードＤにおける信号は排他的ＯＲ回路１６の入力に接続される。両入力信号は９０度位相がずれていることから、排他的ＯＲ回路１６は、入力信号の周波数の２倍、すなわち１．１ＧＨｚのクロック出力信号を出力することとなる。
【００２２】
本願発明に係る高周波数ＰＬＬ回路は、上記実施例において用いられた諸定数、諸条件に限定されるものではなく、本願発明の技術的範囲において種々の値を取りうることは言うまでもない。
【００２３】
【発明の効果】
以上のとおり、本願発明に係るＰＬＬ回路は、従来においては、コストの高いシリコン・バイポーラとかガリウム砒素による回路技術に依存しなければ不可能であった、１ＧＨｚを超える高周波数ＰＬＬ回路を、通常の低コストのＣＭＯＳ技術によって実現することを可能とした。
【図面の簡単な説明】
【図１】  本願発明に係る高周波ＰＬＬ回路のブロック・ダイアグラムである。
【図２】  本願発明に係る高周波ＰＬＬ回路の動作を説明するための各種信号のタイミング・ダイアグラムである。
【図３】  本願発明の他の実施例に係る高周波ＰＬＬ回路のブロック・ダイアグラムである。
【図１】
0003919247.tif 000002
【図２】
0003919247.tif 000003
【図３】
0003919247.tif 000004