(57)【特許請求の範囲】
【請求項１】
ビット線とライトおよびリードワード線との各交差点にメモリセルを含むマトリクスとして構成されたメモリシステムにおけるメモリセルであって、
ゲート電極がライトワード線に接続され、ドレイン電極がビット線に接続されている第１の電界効果型トランジスタ（ＦＥＴ）と、
ソース電極が前記ビット線に接続され、ドレイン電極がリードワード線に接続されている第２のＦＥＴと、
電源電圧と基板電圧との間に直列接続された第１および第２の負性抵抗デバイスとを具備し、前記直列接続負性抵抗デバイスの共通点が前記第１のＦＥＴのソース電極および前記第２のＦＥＴのゲート電極に接続されている、メモリセル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に電子回路、特に共振トンネリングダイオード共振トンネルダイオードのような負性差動抵抵（ｎｅｇａｔｉｖｅ  ｄｉｆｆｅｒｅｎｔｉａｌｒｅｓｉｓｔａｎｃｅ）デバイスを有するメモリセルに関する。
【０００２】
【従来の技術】
高密度集積半導体ランダムアクセスメモリ（以下、ＲＡＭ）は、ダイナミックＲＡＭ（以下、ＤＲＡＭ）の絶えざる進歩発展に導かれて、ギガビット台に到達しつつある。通過制御トランジスタとコンデンサからなる１Ｔ／１Ｃ（１トランジスタ及び１コンデンサ）ＤＲＡＭセルは４Ｆ２から８Ｆ２の間の範囲に入る最小可能セル寸法を有し、ここにＦは最小特徴寸法である。しかしながら、ＤＲＡＭは、ビットをコンデンサ上に電荷として記憶し、かつその電荷がセル当たり約１ｆＡ（１０−１５Ａ）の割合で漏れるので、ミリ秒当たり一回の程度で周期的リフレッシングを必要とする。
【０００３】
スタチックＲＡＭ（以下、ＳＲＡＭ）は、強化された機能的品質を備え、リフレッシングを必要とせず、かつまた一般にＤＲＡＭよりも高速である（ＤＲＡＭの場合約８０ナノ秒であるのに比較してＳＲＡＭの場合約２５ナノ秒）。しかしながら、ＳＲＡＭセルは、遥かに複雑であり、６トランジジタ又は４トランジスタのどちらか及び２つのポリシリコン負荷抵抗を必要とし、その結果セル寸法が約６０Ｆ２になる。ＳＲＡＭの機能的品質を備えるがしかしＤＲＡＭのセル密度に迫るセル密度を有するメモリセルを得ることが極めて望ましいと思える。
【０００４】
共振トンネリングダイオード（以下、ＲＴＤ）は、その最も簡単な形において、５つの半導体層の積層からなる。外側の２つの層は接触層であって、電子はこれらの層に入ってかつこの積層から出てゆく。内側の３つの別の半導体層は、それらのエネルギーバンドギャップが異なっていて、順序に広い、狭い、広いバンドギャップを呈し、かつ電子ブロッホ波長（典型的に１０ｎｍより短い）に匹敵する層の厚さを有する。半導体層のこの積層は、電子が通過しなければならないかつ量子井戸と称する狭い領域によって分離された２つのエネルギー障壁からなるエネルギープロフィールを発生する。
【０００５】
古典的には、フェルミエネルギーと呼ばれるエネルギーを持つ電子は障壁エネルギーより低いエネルギーを持つ第１エネルギー障壁に近づくと、コンクリート壁で跳ね返る野球のボール又は開放伝送線路の端における電磁波のように、反射される。しかしながら、量子機構によれば、障壁の物理的寸法が小さくなって粒子の波長に近づくに従って、粒子が反射される代わりに透過する確率を増すことが可能とされる。それゆえ、或る条件の下では、障壁が障壁電位より低いエネルギーを持っていても、電子はこの障壁を通過することができる．この古典的に禁止された現象は、トンネリングと呼ばれる。
【０００６】
もし量子井戸の幅が電子波長の或る整数倍又は半整数倍にほぼ等しいように選択されるならば、マイクロ波空洞内の定在波に類似の構造性干渉によって定在波を確立することができる。これらの波長にある電子は、他の波長にある電子より遥かに容易に量子井戸内へ及びこらから外へ結合する。
【０００７】
電子エネルギーＥとその波長１は、式Ｅ＝ｈ２／２ｍｌ２によって相反する関係にあり、ここにｈはプランク係数及びｍは電子有効質量である。電子エネルギーを二重障壁構造に掛かるバイアスを調節することによって制御することができるので、二重障壁を通る透過（又は電流）は印加電圧に敏感に依存する。或る印加バイアスに対して電子を透過させかつ他の印加バイアスに対して電子を反射させるエネルギー帯域通過フィルタとして二重障壁構造を考えることができる。電子は、入力（ｉｎｃｏｍｉｎｇ）電子エネルギーが量子井戸構造の共振伝送エネルギーと整合するとき、共振すると云われる。
【０００８】
ＲＴＤでは、電流は、平均入力電子エネルギーが共振エネルギーにほぼ等しくなりかつ電子が二重障壁構造を通して充分にトンネルするまで、印加電圧と共に単調に増大する。僅かに高いエネルギー（印加バイアス）で、電子はもはや井戸内へ充分に結合しなくなりかつ透過（電流）は減少する。更に高い印加電圧で、電子エネルギーはその電子が障壁を超えるのに充分になってバイアスに伴う電流を増大させる。それゆえ、ＲＴＤの電流−電圧特性はＮ形である。共振トンネリング電子デバイスに利点を持たらすように利用されるのは、この特性である。
【０００９】
ＲＤＴは、しばしば、論理信号処理回路及びアナログ信号処理回路に使用される。これらは、従来の回路の寸法、電力消費又は遅延を減少させるのに非常に有効である多状態スイッチング特性及び（又は）多レベルスイッチング特性を示す。しかしながら、ＲＤＴの動作は、その固有の電気ヒステリシスに起因する問題をしばしば生じる。いったん低電圧状態又は低電流状態から高電圧状態又は高電流状態にスイッチされると、そのデバイスをその元の状態へ復帰させるのにその印加バイアスのリセットが必要である。
【００１０】
Ｅ・ゴトー、米国ラジオ技術者学会トランザクション、エレクトロニックコンピュータズ、１９６０年３月、２５ページ（Ｅ．Ｇｏｔｏ，ＩＲＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｕｔｅｒｓ，Ｍａｒｃｈ  １９６０，ｐ．２５）に開示されている通例のゴトーセルは、通過制御トランジスタ１０と２つのＲＴＤ１２、１４とからなりかつ図１（ａ）に示さており、小形かつスタチックであると云う利点を有する。図１（ｂ）は、図１（ａ）の回路の負荷曲線分析を例解しかつ２つの安定ラッチング点１６，１８を示す。しかしながら、充分な電流励振を伴うＲＴＤの場合、最低電流が大きなスタチック電力消費を引き起こす。それゆえ、ＲＴＤのラッチ対の作用を増幅する「利得段」の着想が持ち上がる。
【００１１】
ＣＭＯＳギガビットＤＲＡＭに対して、要求される記憶ノードキャパシタンスを減少させるために、いくつかの２トランジスタ（以下、２Ｔ）利得セルが提案されており、これらのうちの４つが図２（ａ）から図２（ｄ）に示されている。図２（ａ）の回路は、Ｈ・シチジョー他、エキストラアブストラクト、固体デバイス及び材料に関する第１６国際会議（１９８４年）２６５ページ（Ｈ．Ｓｈｉｃｈｉｊｏ  ｅｔ  ａｌ．，Ｅｘｔ．Ａｂｓ．１６ｔｈ  Ｉｎｔ．Ｃｏｎｆ．ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖ．ａｎｄ  Ｍａｔ．（１９８４）ｐ．２６５）に開示されている。図２（ｂ）の回路は、Ｗ・キム、米国電気電子学会誌、固体回路、２９巻（１９９４年）９７８ページ（Ｗ．Ｋｉｍ，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏｌ．２９（１９９４）ｐ．９７８）に開示されている。図２（ｃ）の回路はＳ・シュクリ、国際電子デバイス会合技術ダイジェスト（１９９２年）３２．８．１ページ（Ｓ．Ｓｈｕｋｕｒｉ，Ｉｎｔ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖ．Ｍｅｅｔｉｎｇ  Ｔｅｃｈ．Ｄｉｇｅｓｔ（１９９２）ｐ．３２．８．１）に開示されている。図２（ｄ）の回路は、Ｍ・テラウチ、１９９３年シンポジウム、ＶＬＳＩ技術ダイジエスト、２１ページ（Ｍ．Ｔｅｒａｕｃｈｉ，１９９３  Ｓｙｍｐ．ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐ．２１）に開示されている。これらのセルの利点は、高雑音余裕、超低スタチック電力、及び高電流励振容量を含む。これらの回路の欠点は、リフレッシュ要件が依然として必要でありかつ多状態動作が不可能であると云うことである。
【００１２】
【発明が解決しようとする課題】
上掲の困難性の観点から、本発明の主目的は、ＳＲＡＭの基本的機能的品質を備えるがＤＲＡＭのセル密度に迫るセル密度を有するメモリセルを提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、そのゲート電極が書込み語線ライトワード線に結合されかつそのドレイン電極がビット線に結合されたｐチャネルＦＥＴと、そのソース電極がビット線に結合されかつそのドレイン電極が読出し語線リードワード線に結合されたｎチャンネルＦＥＴとを有するメモリセルを含む。電源電圧と基板電圧との間に結合された１対の直列接続ＲＴＤでは、それらの共通結線がｐチャネルＦＥＴのソース電極及びｎチャネルＦＥＴのゲート電極に結合される。
【００１４】
米国政府は、米国政府によって査定された契約第９４−Ｃ−４１０６号に従って本発明に権利を保有する。
【００１５】
【発明の実施の形態】
次に図３を参照して、前記した従来技術のメモリセル設計の前記した利点が組み合わされているが前記した欠点の無い、メモリセルとして機能する回路を示す。このメモリセル回路は、ｐチャネルＦＥＴ２０、ｎチャネルＦＥＴ２２、および共振トンネリングダイオード（ＲＴＤ）２４、２６を含んでいる。この回路は、ｐチャネルＦＥＴ２０のゲート電極がライトワード線に接続されそのドレイン電極がビット線に接続されるように構成されている。ｎチャネルＦＥＴ２２のソース電極はビット線に接続され、ドレイン電極はリードワード線に接続されている。ＲＴＤ２４，２６は電源電圧ＶＤＤと基板電圧ＶＳＳとの間に直列接続対として接続され、それらの共通接続はｐチャネルＦＥＴ２０のソース電極および蓄積ノードＳＮにおけるｎチャネルＦＥＴ２２のゲート電極に接続されている。
【００１６】
シュクリ等の参考文献に教示され、図２（ｃ）に示すものと同様なＣＭＯＳセルが仮定され、１ボルトで作動することができる。一対のＲＴＤ２４，２６のラッチ動作により通常セル状態を乱すことがある任意の漏れ電流が相殺され、リフレッシュ要求が解消される。したがって、図１に示すようなＤＲＡＭセルは図３のデバィスの修正によりＳＲＡＭセルへ変換される。
【００１７】
ＲＴＤ２４，２６のこの構成の強みは、それらのアクティブ電流が図１に示すようなＤＲＡＭセルの漏れ電流よりも僅かに大きければよいため、超低電流密度デバイスとなり得ることである。これらの電流はセル当たり１ｆＡ（１０−１５Ａ）のオーダであり、僅か１０−６Ａ／ｃｍ２の超低所要ＲＴＤ電流密度となる。このような電流レベルでは、ＲＴＤラッチ２４，２６の時定数はミリ秒の範囲である。電流レベルが高くなるとラッチ速度が増加するが、それは不要であり、余分に電力が消費される。非破壊読出し（ＮＤＲ）が存在する限り、ＲＴＤ２４，２６の高いピークピーク電流比は必要ではない。
【００１８】
図３のメモリセルは、ＳＰＩＣＥ（集積回路エミュレーション用標準コンピュータモデリングブログラム）を使用してシミュレートされた。シミュレーションには標準０．４μｍゲート長シリコンＣＭＯＳトランジスタモデルおよびテキサスインスツルメンツ社で開発したＳＰＩＣＥ  ＲＴＤモデルを使用した。シミュレーション回路を図４に示す。ｐチャネルライトＦＥＴ２０およびｎチャネルリードＦＥＴ２２の幅は１μｍに等しく選択し、２個のＲＴＤ２４，２６の面積は０．２５μｍ２に等しく選択した。図４の表はメモリセルの３つの状態を明示している。“スタンバイ”はたとえ同じワード線もしくはビット線上のセルがアドレスされている場合でもセルの書き込みや読み取りが行われないことを意味する。
【００１９】
図５に１０−４Ａ／ｃｍ２の谷電流密度（０．２５ｐＡ／セル）を得るようにＲＴＤ２４，２６のパラメータを選択し、ピークピーク電流比がおよそ８である場合の前記シミュレーション結果を実線で示す。図示する時間尺度では、ＲＴＤの明白なラッチングは観察できず、セルは本質的にＲＴＤ２４，２６が存在しない場合のように作動する。図５に破線で示すように、電流密度を１０００倍に増加すると、μｓｅｃの尺度でも幾分ラッチング効果が見え始める。これは超低電流密度ＲＴＤ対が図１のＤＲＡＭセルを漏れに対して安定にすることを暗示している。
【００２０】
本発明によるメモリセルにつけ加えられる利点はマルチステート動作である。本発明の第２の実施例に従ったメモリセル回絡を図６（ａ）に示し、畜積ノードＳＮの各側においてＲＴＤの数を１から２へ増加してＲＴＤ２４ａ，２４ｂおよび２６ａ，２６ｂの直列接続を得ることにより３つの安定な状態が得られる。図６（ａ）の実施例の４つの直列接続ＲＴＤの中間ノードＳＮに対する３つの安定点３０，３２，３４を示す負荷線グラフを図６（ｂ）に示す。
【００２１】
図７はＲＴＤラッチ構造図を示す。この構造では、ＲＴＤスタックの２本の“脚”は２つのメサ型カラム４０，４２であり、１個、２個もしくは３個以上のＲＴＤを含む同じエピタキシャル層構造を共有する。この種の構造は、蓄積ノードＳＮすなわち図３のライトＦＥＴ２０のソース電極に存在する。
【００２２】
ＲＴＤは僅か１Ａ／ｃｍ２のオーダーの電流密度（および８程度のピークピーク比）を有するＩｎＰ系材料システムで実現されている。これは従来の高速ＲＴＤよりも４〜５桁大きさが小さいが、目標として前記した１０−６Ａ／ｃｍ２よりも遥かに高い。
【００２３】
本発明に使用するための前記したＣＭＯＳデバイスおよびＲＴＤはＩＩＩ／Ｖ半導体システムに集積することができる。直接集積は、現在どこかで開発中の、リフトオフおよびエピタキシャル配置技術ならば可能に思われるが、ＣＭＯＳＤＲＡＭ量産に適合するコストレベルを達成することはないものと思われる。代替策はシリコンに基づく超低電流ＲＴＤの開発である。さらに別の代替策はＳｉもしくはＳｉＧｅに基づく超低電流密度エサキ型ダイオードを利用することである。
【００２４】
次に、図３に関して検討したセルに密接に関連する別のセルについて説明する。それには利得段（図３のリードトランジスタと等価）が無いが、負性差動抵抗（ＮＤＲ）ダイオードラッチ４４，４６と共に大型（−２５ｆＦ）ＤＲＡＭキャパシタ４８を保有している。
【００２５】
ゴトー・セル（図１（ａ））および標準ＤＲＡＭセル（１パストランジスタおよび１キャパシタ、すなわち１Ｔ／１Ｃ）の両方とある程度の類似性を示すセルを図８（ａ）に示す。その動作はＤＲＡＭセルに最も近い。ＲＴＤ対はキャパシタ４８の漏れ電流を単に補償するだけのダイオード４４，４６を具備している。ここでも、ＤＲＡＭセルはＳＲＡＭセルへ変換される。従来のＤＲＡＭのように、キャパシタ４８（−２５ｆＦ）はリード動作中にビット線を駆動するため、ＲＴＤラッチ４４，４６はやはり超低電流密度である（図１（ｂ）のゴトー・セルとは対照的）。
【００２６】
図８（ａ）のセルは２Ｔ／ＮＤＲダイオードセルよりもロバストではないが、非常に小型（ＤＲＡＭのセルサイズに近い）になる可能性がある。それはまた低速である、すなわち対応するＤＲＡＭセル速度と同じである。最後に、リード動作は、ＤＲＡＭと同様に、自動リフレッシュにより実行しなければならない。ＤＲＡＭとの重要な違いは他に（周期的な）リフレッシュ動作が必要ではないことである。従米のＤＲＡＭセルとのマイナスとなる違いは、各セルにもう１本のバイアス線（ＶＤＤもしくはＶＳＳ）を設けなければならないことである。多値データ記憶は、不可能ではないが、この設計すなわち図３の２Ｔ／ＮＤＲダイオードセルでは遥かに困難である。
【００２７】
図８（ａ）の実施例の材料問題は、ＮＤＲダイオードの物理的部分として大型容量４８を実現しなければならない点を除けば、図３の２Υ／ＮＤＲダイオードセルと一般的に同じである。このようなデバイスを図８（ｂ）に示し、負性差動抵抗ダイオード５０，５２は必要な容量を物理的に内蔵している。図８（ａ）のセルの考えられる重要な性質は次のようである。
１．およそ１０−６Ａ／ｃｍ２（あるいはそれ以下の）電流レベル、
２．Ｉ−Ｖ特性は負性差動抵抗を示し、第２の最小値は１ボルト以下の範囲である、
３．−１５ｆＦの容量（２個の負性差動抵抗ダイオード４４，４６がＳＮに並列接続）。
【００２８】
図８（ａ）のデバイスは“高容量ＮＤＲダイオード”すなわち“ＮＤＲ漏れ電流キャパシタ”と考えることができる。このＤＲＡＭキャパシタは前記性質１，３を満足させるが（Ｇビットセル設計に対して７５ｆＦ／μｍ２〉、性質２は満足されない。この“変則的”キャパシタの実現は、密度に僅かに打撃を加えセル当たりさらに１本のバイアス線を付加するだけで既存のＤＲＡＭ設計をＳＲＡＭ設計へ変えることができることを意味する。恐らくアクセス速度を除けば、これは現在のＳＲＡＭセルアーキテクチュアよりも遥かに良い。
【００２９】
特にここに開示した構造に関して本発明の原理を例示してきたが、さまざまな新しい試みにより本発明を実施できることを理解できるであろう。発明の範囲はここに開示した特定の構造に限定されるものではなく、特許請求の範囲により判断されるものとする。
以上の説明に関して更に以下の項を開示する。
【００３０】
（１）ビット線とライトおよびリードワード線との各交差点にメモリセルを含むマトリクスとして構成されたメモリシステムであって、前記メモリセルは、
ゲート電極がライトワード線に接続され、ドレイン電極がビット線に接続されている第１の電界効果型トランジスタ（ＦＥＴ）と、
ソース電極が前記ビット線に接続され、ドレイン電極がリードワード線に接続されている第２のＦＥＴと、
電源電圧と基板電圧との間に直列接続された第１および第２の負性抵抗デバイスとを具備し、前記直列接続負性抵抗デバイスの共通点が前記第１のＦＥＴのソース電極および前記第２のＦＥＴのゲート電極に接続されている、メモリセル。
【００３１】
（２）第１項記載のメモリセルであって、前記第１のＦＥＴはｐチャネルＦＥＴである、メモリセル。
【００３２】
（３）第１項記載のメモリセルであって、前記第２のＦＥＴはｎチャネルＦＥＴである、メモリセル。
【００３３】
（４）第１項記載のメモリセルであって、前記第１および第２の負性抵抗デバイスは共振トンネリングダイオード（ＲＴＤ）である、メモリセル。
【００３４】
（５）ビット線とワード線との各交差点にメモリセルを含むマトリクスとして構成されたメモリシステムであって、前記メモリセルは、
ゲート電極がワード線に接続され、ドレインおよびソース電極の一方がビット線に接続されている第１の電界効果型トランジスタ（ＦＥＴ）と、
電源電圧と基板電圧との間に直列接続された第１および第２の負性抵抗デバイスであって、前記直列接続負性抵抗デバイスの共通点が前記ドレインおよびソース電極の他方に接続されている第１および第２の負性抵抗デバイスと、
前記直列接続負性抵抗デバイスの共通点と前記電源電圧および基板電圧の一方との間に接続されている容量とを具備する、メモリセル。
【００３５】
（６）第５項記載のメモリセルであって、前記ＦＥＴはｎチャネルＦＥＴである、メモリセル。
【００３６】
（７）第５項記載のメモリセルであって、前記第１および第２の負性抵抗デバイスは共振トンネリングダイオード（ＲＴＤ）である、メモリセル。
【００３７】
（８）メモリシステムは、ビット線とライトおよびリードワード線との各交差点にメモリセルを含むマトリクスとして構成されている。各メモリセルは、ゲートがライトワード線に接続されドルインがビット線に接続されている第１のＦＥＴ２０と、ソースがビット線に接続されドレインがリードワード線に接続されている第２のＦＥＴ２２と、電源電圧と基板電圧との間に直列接続された第１および第２の負性抵抗デバイス２４，２６とを具備し、直列接続負性抵抗デバイスの共通点ＳＮは第１のＦＥＴのソースおよび第２のＦＥＴのゲートに接続されている。好ましくは、第１のＦＥＴ２０はｐチャネルデバイスであり、第２のＦＥＴ２２はｎチャネルデバイスであり、第１および第２の負性抵抗デバイス２４，２６はＲＴＤである。第２の実施例では、メモリシステムはビット線とワード線の各交差点にメモリセルを有している。メモリセルは、ゲートがワード線に接続されドレインおよびソース電極の一方がビット線に接続されているＦＥＴと、電源電圧と基板電圧との間に直列接続された第１および第２の負性抵抗デバイス４４，４６とを具備し、直列接続負性抵抗デバイスの共通点ＳＮはドレインおよびソース電極の他方に接続されており、容量４８が直列接続抵抗デバイスの共通点間に接続されている。
【図面の簡単な説明】
【図１】１対のＲＴＤを含む先行技術のメモリセルに関する図であって、（ａ）は回路図、（ｂ）は負荷曲線図。
【図２】記憶ノードキャパシタンスを減少させることを意図する先行技術の２トランジスタ利得セルの回路図であって、（ａ）はＨ・シチジョー他によるセルの回路図、（ｂ）はＷ・キムによるセルの回路図、（ｃ）はＳ・シュクリによるセルの回路図、（ｄ）はＭ・テラウチによるセルの回路図。
【図３】本発明の１実施例によるメモリセルの回路図。
【図４】図３のメモリセルを模擬するために使用される回路を示す回路図。
【図５】図４の模擬の波形図。
【図６】本発明の第２実施例によるメモリセルの図であって、（ａ）は回路図、（ｂ）は（ａ）の回路図内の４つの直列接続ＲＴＤの中間ノードに対する３つの安定点を示す負荷曲線図。
【図７】ＲＴＤラッチ構造の説明線図。
【図８】本発明の第３実施例及び第４実施例によるメモリセルの回路図であって、（ａ）は第３実施例の図、（ｂ）は第４実施例の図。
【符号の説明】
１０    パストランジスタ
１２，１４，２４，２４ａ，２４ｂ，２６．２６ａ，２６ｂ    共振トンネルダイオード
２０    ｐチャネルＦＥＴ
２２    ｎチャネルＦＥＴ
４０，４２    メサ型カラム
４４，４６，５０，５２    負性差動抵抗ダイオード
４８    キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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