(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するセルアレイと、
前記セルアレイ内に定義された第１方向のメモリセルの集合とこれを選択するための第１の選択線を含む複数の第１のノーマルエレメントと、
前記セルアレイ内に定義された第２方向のメモリセルの集合とこれを選択するための第２の選択線を含みそれぞれ対応する前記第１のノーマルエレメントと協働してメモリセルを選択する複数の第２のノーマルエレメントと、
前記セルアレイ内の欠陥の第１のノーマルエレメントを置き換えるために配置された複数の第１の冗長エレメントと、
前記セルアレイ内の欠陥の第２のノーマルエレメントを置き換えるために配置された複数の第２の冗長エレメントと、
前記セルアレイ内に、前記各第１の冗長エレメントによる置き換えが許容される第１のノーマルエレメントの集合として定義される第１の救済領域と、
前記セルアレイ内に、前記各第２の冗長エレメントによる置き換えが許容される第２のノーマルエレメントの集合として定義される第２の救済領域とを備え、
前記複数の第１のノーマルエレメントは少なくとも二つが同時活性化され、
その同時活性化される少なくとも二つの第１のノーマルエレメントが前記第１の冗長エレメントにより置換されるか否かは互いに独立に制御され、且つ
その同時活性化される第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントを置換する前記第２の冗長エレメントの少なくとも一つは、前記同時活性化される第１のノーマルエレメントの前記一つと交差しない
ことを特徴とする半導体メモリ装置。
【請求項２】
同時活性化される少なくとも二つの第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントは、前記複数の第２の冗長エレメントのうち、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記一つと交差する第２の冗長エレメントによっても置き換えられる
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
同時活性化される少なくとも二つの第１のノーマルエレメントの一つを含む第１の救済領域と他の一つを含む第１の救済領域とは隣接して配置され、
前記第２の冗長エレメントの一つは、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記他の一つと交差し、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記一つを含む第１の救済領域に欠陥を持つ第２のノーマルエレメントを置換する
ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項４】
同時活性化される少なくとも３個の第１のノーマルエレメントの一つをそれぞれ含む少なくとも３個の第１の救済領域が連続して配置され、且つ
前記同時活性化される少なくとも３個の第１のノーマルエレメントの一つを含む第１の救済領域の一つに欠陥を持つ第２のノーマルエレメントを置換可能な少なくとも２つの第２の冗長エレメントは、前記同時活性化される少なくとも３個の第１のノーマルエレメントの残りいずれとも交差する
ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項５】
隣接して又は連続して配置される前記第１の救済領域の間に第１のノーマルエレメントを選択する選択回路が配置される
ことを特徴とする請求項３記載の半導体メモリ装置。
【請求項６】
前記セルアレイは、ロウデコーダを挟んで隣接する第１及び第２のメモリアレイを有し、
前記第１及び第２のメモリアレイの前記第１のノーマルエレメントは、ロウアドレスに応答して前記ロウデコーダにより前記第１及び第２のメモリアレイから少なくとも一つずつが同時に活性化され、
前記複数の第１の冗長エレメントは、前記第１及び第２のメモリアレイに対応して少なくとも一つずつ配置されて、互いに独立に、前記第１及び第２のメモリアレイそれぞれの欠陥の第１のノーマルエレメントの置換に用いられ、
前記複数の第２の冗長エレメントは、前記第１及び第２のメモリアレイに少なくとも一つずつ、各メモリアレイ内の前記第１の冗長エレメントと交差して配置され、互いに独立に、前記第１及び第２のメモリアレイ内の欠陥の第２のノーマルエレメントの置換に用いられる
ことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項７】
前記第１及び第２のメモリアレイの第２のノーマルエレメントをそれぞれ選択するためのカラムデコーダと、
欠陥ロウアドレスに応答して発生されるロウ置換制御信号により活性化されて、前記第１の冗長エレメントをそれぞれ選択するための冗長ロウデコーダと、
欠陥カラムアドレスに応答して発生されるカラム置換制御信号により活性化されて、前記第２の冗長エレメントをそれぞれ選択するための冗長カラムデコーダと、
欠陥アドレスに応じて前記ロウ置換制御信号及びカラム置換制御信号を出力すると共に、前記第１及び第２のメモリアレイの一方に定義され、その中の第１のノーマルエレメントが前記メモリアレイの一方に対応して配置された前記第１の冗長エレメントにより置換可能である第１の救済領域と、その中の第２のノーマルエレメントが前記メモリアレイの他方に対応して配置された前記第２の冗長エレメントにより置換可能である第２の救済領域とが少なくとも一部重なる重複領域を持つように構成された置換制御回路とを有する
ことを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記第１の冗長エレメントが割り当てられる第１の救済領域はそれぞれ前記第１及び第２のメモリアレイに設定され、
前記第２の冗長エレメントが割り当てられる第２の救済領域は、前記第１及び第２のメモリアレイにまたがって設定される
ことを特徴とする請求項６又は７記載の半導体メモリ装置。
【請求項９】
前記セルアレイは、ロウアドレスに応答して少なくとも一つずつの第１のノーマルエレメントを同時に選択するロウデコーダを間に挟んで連続する３個以上のメモリアレイを有し、
前記複数の第１の冗長エレメントは、各メモリアレイに対応して少なくとも一つずつ、互いに独立に各メモリアレイ内の欠陥の第１のノーマルエレメントの置換に用いられるように配置され、
前記複数の第２の冗長エレメントは、前記各メモリアレイに少なくとも一つずつ、対応するメモリアレイ内の前記第１の冗長エレメントと交差して、互いに独立に、選択された少なくとも一つのメモリアレイ内の欠陥の第２のノーマルエレメントの置換に用いられるように配置される
ことを特徴とする請求項４記載の半導体メモリ装置。
【請求項１０】
前記各第１のノーマルエレメントは、前記第１の選択線として一つ又は複数のワード線を有し、
前記各第１の冗長エレメントは、一つ又は複数のスペアワード線を有し、
前記各第２のノーマルエレメントは、一つ又は複数のビット線、或いはその一部を有し、
前記各第２の冗長エレメントは、一つ又は複数のスペアビット線、或いはその一部を有する
ことを特徴とする請求項１〜９のいずれか一項に記載の半導体メモリ装置。
【請求項１１】
前記第１の冗長エレメントにより定義される第１の救済領域は、各メモリアレイ全体をカバーするロウ救済領域であり、
前記第２の救済領域は、各メモリアレイの全セル容量をＣ［ｂｉｔ］として、Ｎ（Ｎは２以上の整数）個の冗長カラムエレメントを含んで容量２Ｃ／Ｍ（Ｍは３以上の整数）を持ち各メモリアレイに（Ｍ−１）／２個ずつ設定される第１のカラム救済領域と、前記各メモリアレイの残り容量Ｃ／Ｍずつの二つの領域をまとめて、Ｎ個の冗長カラムエレメントを含んで設定される容量２Ｃ／Ｍの第２のカラム救済領域とを有する
ことを特徴とする請求項８記載の半導体メモリ装置。
【請求項１２】
前記第１のカラム救済領域は、ノーマルデータ部であり、前記第２のカラム救済領域は、前記ノーマルデータ部のデータの誤り検出／訂正用のための検査用データを記憶するパリティデータ部である
ことを特徴とする請求項１１記載の半導体メモリ装置。
【請求項１３】
前記各メモリアレイは、同一ロウアドレスが割り付けられて所定個数ずつ同時活性化される複数のサブアレイに分割され、且つ
前記複数のサブアレイにまたがって連続して形成された一つのスペアカラム選択線は、異なるロウアドレスが割り付けられて前記複数の第２の冗長エレメントとして用いられる
ことを特徴とする請求項６〜１２のいずれか一項に記載の半導体メモリ装置。
【請求項１４】
前記セルアレイは、複数のメモリアレイと、これらのメモリアレイにまたがって配設される複数のメインワード線と、各メモリアレイ内に配置されて各メインワード線により選択される複数のサブワード線と、前記複数のメモリアレイにまたがって配設される少なくとも一つのスペアメインワード線と、各メモリアレイ内に少なくとも一つずつ配置されてその一つが前記スペアメインワード線により各メモリアレイ内で選択されるスペアサブワード線とを有し、
一つ又は複数の前記サブワード線が前記第１のノーマルエレメントとして、一つ又は複数の前記スペアサブワード線が前記第１の冗長エレメントとして用いられる
ことを特徴とする請求項１〜５のいずれか一項に記載の半導体メモリ装置。
【請求項１５】
それぞれに複数のメモリセルと、メモリアレイ内のロウ方向のメモリセルの集合として定義される複数のノーマルロウエレメント及び、メモリアレイ内のカラム方向のメモリセルの集合として定義される複数のノーマルカラムエレメントとを備えて同時に活性化される第１及び第２のメモリアレイと、
前記第１及び第２のメモリアレイに対応して少なくとも一つずつ配置されて互いに独立に欠陥ノーマルロウエレメントの置換に用いられる冗長ロウエレメントと、
前記第１及び第２のメモリアレイに対応して少なくとも一つずつ、対応するメモリアレイ内の前記冗長ロウエレメントと交差して配置されて互いに独立に欠陥ノーマルカラムエレメントの置換に用いられる冗長カラムエレメントとを備え、
前記第１及び第２のメモリアレイの一方に配置された前記冗長ロウエレメントによる置き換えが許容されるノーマルロウエレメントの集合として定義されるロウ救済領域と、他方に配置された前記冗長カラムエレメントによる置き換えが許容されるノーマルカラムエレメントの集合として定義されるカラム救済領域とが少なくとも一部重なる重複領域を持つように設定されている
ことを特徴とする半導体メモリ装置。
【請求項１６】
前記重複領域が属するメモリアレイ内の前記冗長カラムエレメントが、その重複領域内の欠陥ノーマルカラムエレメントの置換にも用いられる
ことを特徴とする請求項１５記載の半導体メモリ装置。
【請求項１７】
前記第１及び第２のメモリアレイは、これらで共有されるロウデコーダを間に挟んで隣接して配置され、
前記ロウデコーダは、前記第１及び第２のメモリアレイの一つずつのノーマルロウエレメントを同時に選択するように構成されている
ことを特徴とする請求項１５又は１６記載の半導体メモリ装置。
【請求項１８】
前記各ノーマルロウエレメントは、一つ又は複数のワード線を有し、
前記各冗長ロウエレメントは、一つ又は複数のスペアワード線を有し、
前記各ノーマルカラムエレメントは、一つ又は複数のビット線、或いはその一部を有し、
前記各冗長カラムエレメントは、一つ又は複数のスペアビット線、或いはその一部を有する
ことを特徴とする請求項１５〜１７のいずれか一項に記載の半導体メモリ装置。
【請求項１９】
前記各メモリアレイに対応して少なくとも一つずつ配置された冗長ロウエレメントにより定義される前記ロウ救済領域は、各メモリアレイ全体をカバーし、
前記カラム救済領域は、各メモリアレイの全セル容量をＣ［ｂｉｔ］として、Ｎ（Ｎは２以上の整数）個の冗長カラムエレメントを含んで容量２Ｃ／Ｍ（Ｍは３以上の整数）を持ち各メモリアレイに（Ｍ−１）／２個ずつ設定される第１のカラム救済領域と、前記各メモリアレイの残り容量Ｃ／Ｍずつの二つの領域をまとめて、Ｎ個の冗長カラムエレメントを含んで設定される容量２Ｃ／Ｍの第２のカラム救済領域とを有する
ことを特徴とする請求項１５〜１８のいずれか一項に記載の半導体メモリ装置。
【請求項２０】
前記第１のカラム救済領域は、ノーマルデータ部であり、前記第２のカラム救済領域は、前記ノーマルデータ部のデータの誤り検出／訂正用のための検査用データを記憶するパリティデータ部である
ことを特徴とする請求項１９記載の半導体メモリ装置。
【請求項２１】
前記各メモリアレイは、同一ロウアドレスが割り付けられて所定個数ずつ同時活性化される複数のサブアレイに分割され、且つ
前記複数のサブアレイにまたがって連続して形成された一つのスペアカラム選択線は、異なるロウアドレスが割り付けられて複数の冗長カラムエレメントとして用いられる
ことを特徴とする請求項１５〜２０のいずれか一項に記載の半導体メモリ装置。
【請求項２２】
複数のメモリセルと、ロウ方向のメモリセルの集合として定義される複数のノーマルロウエレメント及び、カラム方向のメモリセルの集合として定義される複数のノーマルカラムエレメントとを有するセルアレイと、
前記セルアレイの欠陥ノーマルロウエレメントの置換に用いられる複数の冗長ロウエレメントと、
前記セルアレイの欠陥ノーマルカラムエレメントの置換に用いられる複数の冗長カラムエレメントとを備え、
前記セルアレイには、前記冗長ロウエレメントによる置き換えが許容されるノーマルロウエレメントの集合として定義される、セル容量の異なる少なくとも二つの第１及び第２のロウ救済領域が設定され、且つ
前記複数の冗長カラムエレメントによる置き換えが許容されるノーマルカラムエレメントの集合として定義される各カラム救済領域での救済効率が前記セルアレイ内で等しくなるように設定されている
ことを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置に係り、特に不良救済のためのリダンダンシーシステムに関する。
【０００２】
【従来の技術】
半導体メモリのリダンダンシーシステムには、欠陥ロウ（欠陥セルを含むロウ）を救済するためのロウリダンダンシーシステムと、欠陥カラム（欠陥セルを含むカラム）を救済するためのカラムリダンダンシーシステムとがあり、通常これらは同時に搭載される。ロウリダンダンシーシステムは、メモリアレイ内の欠陥ロウに対応するロウアドレスが入力された時に、その欠陥ロウにアクセスする代わりに、スペアロウにアクセスするものである。
【０００３】
より具体的には、欠陥セルを含むワード線を選択するロウアドレスが入力された場合に、そのワード線を活性化する代わりに、スペアワード線を活性化するという置換制御が行われる。カラムリダンダンシーシステムとは、メモリアレイ内の入力ロウアドレスに対応するロウがアクセスされた状態（例えば、ワード線が活性化された状態）で、そのメモリアレイ内の欠陥カラムに対応するカラムアドレスが入力された時に、その欠陥カラムにアクセスする代わりに、スペアカラムにアクセスするものである。
【０００４】
例えば、ビット線或いはカラム選択線をスペアビット線或いはスペアカラム選択線で置き換えるというカラムリダンダンシーシステムにおいては、欠陥カラムを選択するビット線或いはカラム選択線を活性化する代わりに、アクセスされたロウ上のスペアセルにリード，ライトするスペアビット線或いはスペアカラム選択線を活性化する、という置換制御が行われる。ここで、カラム選択線は、ビット線をデータ線に接続するカラムスイッチをコントロールする信号線の他、欠陥のデータ線を他のデータ線で置き換えるカラムリダンダンシーシステムでのデータ線をも含む。
【０００５】
この様に一般にリダンダンシーシステムにおいては、欠陥セルの置換を行うには、セル毎にスペアセルで置き換えるのではなく、欠陥セルを含むロウ又はカラム方向の複数のセルを、スペアロウ又はスペアカラム内の複数のスペアセルで置き換える。以下この明細書では、欠陥セル置換の対象となるロウ方向の複数セルの集合及びこれを選択するための信号線を、“ノーマルロウエレメント”或いは単に“ロウエレメント”という。欠陥セル置換の対象となるカラム方向の複数のセルの集合及びこれを選択するための信号線を、“ノーマルカラムエレメント”或いは単に“カラムエレメント”という。欠陥ロウ、カラムの置き換え単位であるスペアセルの集合及びこれを選択するための信号線を、“冗長エレメント”という。ロウ、カラム共に欠陥置換を行うシステムでは、“冗長ロウエレメント”と“冗長カラムエレメント”が用意される。更に“エレメント”は、一本の信号線で選択される、物理的に連続したセルの集合に限られず、２次元的なセルの集合とこれをまとめて選択する複数本の信号線の束である場合をも含む。
【０００６】
図１８は、従来の半導体メモリにおけるリダンダンシーシステムを示している。メモリアレイは、センスアンプ（Ｓ／Ａ）バンクを間に挟んで上下２つのメモリブロックに分割されている。下半分のメモリブロックには冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞が配置され、これが下半分のメモリブロック内の欠陥ロウエレメントの置き換えに割り当てられる。上半分のメモリブロックには別の冗長ロウエレメントＲＥＬＥＭＥＮＴ＜１＞が配置され、これが上半分のメモリブロック内の欠陥ロウエレメントの置き換えに割り当てられる。
【０００７】
メモリアレイは、破線で示すように、左右にも２分割されている。左半分の領域には冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞が配置され、これが左半分の領域内のカラムエレメントの置き換えに割り当てられる。右半分の領域には別の冗長カラムエレメントＣＥＬＥＭＥＮＴ＜１＞が配置され、これが右半分の領域内の欠陥カラムエレメントの置き換えに割り当てられる。
【０００８】
この明細書において、メモリアレイ内で、ある冗長エレメントによる置き換えが許容されるノーマルエレメントの集合を、その冗長エレメントによる“救済領域”と呼ぶ。救済領域は、冗長エレメント毎に割り当てられる。図１８の例では、冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞に割り当てられた“ロウ救済領域”がそれぞれ、メモリアレイの上下半分ずつのＲＲＡ＜０＞，＜１＞であり、冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞に割り当てられた“カラム救済領域”がそれぞれ、メモリアレイの左右半分ずつのＣＲＡ＜０＞，＜１＞である。
【０００９】
メモリアレイ上の欠陥セルは冗長ロウエレメントまたは冗長カラムエレメントのどちらを使っても置き換えることが可能である。これは図１８に示すように、一つのロウ救済領域は、必ず他の一つ又はそれ以上のカラ救済領域と少なくとも一部重なる“重複領域（overlap region）”を持つということである。
【００１０】
図１９は、一つの“重複領域”に着目して、冗長ロウエレメントと冗長カラムエレメントの関係を示している。リダンダンシーによる置き換えは、前述のように欠陥エレメントを冗長エレメントで置き換えることである。欠陥エレメントがこの注目する重複領域内のセルを含む場合、この欠陥エレメントのうちこの重複領域内に含まれる部分を部分欠陥エレメントと呼ぶ。またこの部分欠陥エレメントを置き換えるための、冗長エレメントの一部を部分冗長エレメントと呼ぶ。図１９では、重複領域内の部分欠陥ロウエレメント及び部分欠陥カラムエレメントにそれぞれ×印で示す欠陥セルがある場合が示されているが、欠陥セルは、部分欠陥エレメントを含む欠陥エレメントのどこかにあればよく、重複領域の外にあることもある。
【００１１】
従来のリダンダンシーシステムにおいては、ある重複領域に注目すると、その重複領域を含むロウ救済領域に割り当てられた冗長ロウエレメントと、同じ重複領域を含むカラム救済領域に割り当てられた冗長カラムエレメントが互いに交差するように、冗長エレメントと救済領域との関係が設定されている。この様に重複領域についてロウ、カラムの冗長エレメントが互いに交差するということは、その重複領域に割り当てられた冗長ロウエレメントによって、同じ重複領域に割り当てられた冗長カラムエレメント上のセルが選択可能であること、同様に、その重複領域に割り当てられた冗長カラムエレメントによって、同じ重複領域に割り当てられた冗長ロウエレメント上のセルが選択可能であることを意味する。
【００１２】
また従来のリダンダンシーシステムの特徴を別の言い方で表現するならば、次の様な条件を満たすように、メモリチップ内の複数ずつの冗長ロウエレメント及び冗長カラムエレメントと、それらが割り当てられる救済領域との関係が設定される。即ち、ある冗長ロウエレメントによる置き換えの対象である重複領域内のセルを選択するための全てのノーマルロウエレメント（重複領域内に含まれる部分ノーマルロウエレメントを含むノーマルロウエレメント，或いはノーマルロウエレメントが完全に重複領域に含まれ、部分ノーマルロウエレメントがノーマルロウエレメントと一致する場合でも可）は、その重複領域内のカラム置換に割り当てられた冗長カラムエレメントと必ず交差する。同様に、ある冗長カラムエレメントによる置き換えの対象である重複領域内のセルを選択するための全てのノーマルカラムエレメント（重複領域内に含まれる部分ノーマルカラムエレメントを含むノーマルカラムエレメント，或いはノーマルカラムエレメントが完全に重複領域に含まれ、部分ノーマルカラムエレメントがノーマルカラムエレメントと一致する場合でも可）は、その重複領域内のロウ置換に割り当てられた冗長ロウエレメントと必ず交差する。
【００１３】
従って、ある重複領域について、あるノーマルロウエレメントで冗長カラムエレメント上のセルを選択することが可能であることから、そのノーマルロウエレメントがある冗長ロウエレメントによって置き換わる場合には、冗長カラムエレメント上でも、その置き換えられるノーマルロウエレメントのロウアドレスに対応するセルも置き換わる。同様に、ある重複領域について、あるノーマルカラムエレメントで冗長ロウエレメント上のセルを選択することが可能であることから、そのノーマルカラムエレメントがある冗長カラムエレメントで置き換わる場合には、冗長ロウエレメント上でも、その置き換えられるノーマルカラムエレメントのカラムアドレスに対応するセルも置き換わる。
【００１４】
また、重複領域に対応する冗長ロウエレメントと冗長カラムエレメントが互いに交差するとは、その交差ポイントにスペアセルがあるということである。例えば、冗長ロウエレメントであるスペアワード線と冗長カラムエレメントであるスペアカラム選択線とが交差するということは、これらのスペアワード線とスペアカラム選択線が共働して選択するスペアセルがあることを意味する。このスペアセルは、図１９に示すように、リンボーセル(Limbo Cell)と通称される。このようなシステムでは、重複領域内の部分欠陥ロウエレメントと部分欠陥カラムエレメントが交差するところにあるセルは、このリンボーセルによって置き換えられることになる。
【００１５】
【発明が解決しようとする課題】
このような従来のリダンダンシーシステムの問題点を図２０を使って説明する。半導体メモリチップは、図２０に示すように、複数のメモリアレイＭＡ＜０＞，ＭＡ＜１＞，…により構成される。図２０の例では、各メモリアレイに、それぞれ二つずつの冗長ロウエレメントＲＥＬＥＭＥＭＴと冗長カラムエレメントＣＥＬＥＭＥＮＴが配置され、それぞれによる二つずつのロウ救済領域とカラム救済領域が設定されている。この様に、メモリチップ内には多数の冗長ロウエレメントロウ及び冗長カラムエレメントが存在しており、それらの冗長ロウエレメントと冗長カラムエレメントの組合せは多数ある。しかし、互いに交差する冗長ロウエレメントと冗長カラムエレメントの組合せは限定される。
【００１６】
従って、各救済領域に割り当てられる冗長エレメントを決める際、ロウ救済領域とカラム救済領域が重なった、いわゆる重複領域に割り当てられる冗長ロウエレメントと冗長カラムエレメントが互いに交差するように設計することは、冗長エレメントの選択幅を制限し、リダンダンシー設計の自由度を小さくし、置換効率或いは救済効率を上げるための障害となる。言い換えれば、重複領域に割り当てられる冗長ロウ及び冗長カラムエレメントが、図２０に○印で示したようなリンボーセルを持つように、冗長カラムエレメントと冗長ロウエレメントによる救済領域を設定することは、冗長エレメントの選択範囲を狭くし、結果として高い救済効率を得ることを制限している。また、リダンダンシー回路部の設計は、メモリアレイの構成や他の周辺回路の設計と密接に関係することから、リダンダンシー設計の自由度が制限されると、チップ全体の設計の自由度も制限されることなり、それはチップサイズの増大や、パフォーマンスの低下につながる。
【００１７】
この発明は、救済効率の高いリダンダンシーシステムを採用した半導体メモリ装置を提供することを目的としている。
【００１８】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、複数のメモリセルを有するセルアレイと、前記セルアレイ内に定義された第１方向のメモリセルの集合とこれを選択するための第１の選択線を含む複数の第１のノーマルエレメントと、前記セルアレイ内に定義された第２方向のメモリセルの集合とこれを選択するための第２の選択線を含みそれぞれ対応する前記第１のノーマルエレメントと協働してメモリセルを選択する複数の第２のノーマルエレメントと、前記セルアレイ内の欠陥の第１のノーマルエレメントを置き換えるために配置された複数の第１の冗長エレメントと、前記セルアレイ内の欠陥の第２のノーマルエレメントを置き換えるために配置された複数の第２の冗長エレメントと、前記セルアレイ内に、前記各第１の冗長エレメントによる置き換えが許容される第１のノーマルエレメントの集合として定義される第１の救済領域と、前記セルアレイ内に、前記各第２の冗長エレメントによる置き換えが許容される第２のノーマルエレメントの集合として定義される第２の救済領域とを備え、前記複数の第１のノーマルエレメントは少なくとも二つが同時活性化され、その同時活性化される少なくとも二つの第１のノーマルエレメントが前記第１の冗長エレメントにより置換されるか否かは互いに独立に制御され、且つその同時活性化される第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントを置換する前記第２の冗長エレメントの少なくとも一つは、前記同時活性化される第１のノーマルエレメントの一つと交差しないことを特徴とする。
【００１９】
この発明によると、同時活性化される第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントを置換する第２の冗長エレメントの少なくとも一つとして、同時活性化される第１のノーマルエレメントの一つと交差しないものを選択することにより、実質的に救済範囲が広がり、高い救済効率を得ることができる。
【００２０】
この発明において、好ましくは、同時活性化される少なくとも二つの第１のノーマルエレメントの一つを含む第１の救済領域内の欠陥を持つ第２のノーマルエレメントは、前記複数の第２の冗長エレメントのうち、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記一つと交差する第２の冗長エレメントによっても置き換えられる。
この発明において例えば、同時活性化される少なくとも二つの第１のノーマルエレメントの一つを含む第１の救済領域と他の一つを含む第１の救済領域とは隣接して配置される。そして第２の冗長エレメントの一つは、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記他の一つと交差し、前記同時活性化される少なくとも二つの第１のノーマルエレメントの前記一つを含む第１の救済領域に欠陥を持つ第２のノーマルエレメントを置換する。
【００２１】
この発明においてはまた、同時活性化される少なくとも３個の第１のノーマルエレメントの一つをそれぞれ含む少なくとも３個の第１の救済領域が連続して配置されることもある。この場合、同時活性化される少なくとも３個の第１のノーマルエレメントの一つを含む第１の救済領域の一つに欠陥を持つ第２のノーマルエレメントを置換可能な少なくとも２つの第２の冗長エレメントは、前記同時活性化される少なくとも３個の第１のノーマルエレメントの残りいずれとも交差する。
【００２２】
隣接して配置され或いは連続して配置される第１の救済領域の間には第１のノーマルエレメントを選択する選択回路が配置される。
【００２３】
この発明において、セルアレイは、具体的に、ロウデコーダを挟んで隣接する第１及び第２のメモリアレイを有し、第１及び第２のメモリアレイの第１のノーマルエレメントは、ロウアドレスに応答してロウデコーダにより第１及び第２のメモリアレイから少なくとも一つずつが同時に活性化され、複数の第１の冗長エレメントは、第１及び第２のメモリアレイに対応して少なくとも一つずつ配置されて、互いに独立に、第１及び第２のメモリアレイそれぞれの欠陥の第１のノーマルエレメントの置換に用いられ、複数の第２の冗長エレメントは、第１及び第２のメモリアレイに少なくとも一つずつ、各メモリアレイ内の第１の冗長エレメントと交差して配置され、互いに独立に、第１及び第２のメモリアレイ内の欠陥の第２のノーマルエレメントの置換に用いられる。
【００２４】
更にその様な置換制御を行うためには、第１及び第２のメモリアレイの第２のノーマルエレメントをそれぞれ選択するためのカラムデコーダと、欠陥ロウアドレスに応答して発生されるロウ置換制御信号により活性化されて、第１の冗長エレメントをそれぞれ選択するための冗長ロウデコーダと、欠陥カラムアドレスに応答して発生されるカラム置換制御信号により活性化されて、第２の冗長エレメントをそれぞれ選択するための冗長カラムデコーダと、欠陥アドレスに応じてロウ置換制御信号及びカラム置換制御信号を出力すると共に、第１及び第２のメモリアレイの一方に定義され、その中の第１のノーマルエレメントがメモリアレイの一方に対応して配置された第１の冗長エレメントにより置換可能である第１の救済領域と、その中の第２のノーマルエレメントがメモリアレイの他方に対応して配置された第２の冗長エレメントにより置換可能である第２の救済領域とが少なくとも一部重なる重複領域を持つように構成された置換制御回路とを備える。
【００２５】
そして、第１の冗長エレメントが割り当てられる第１の救済領域はそれぞれ第１及び第２のメモリアレイに設定され、第２の冗長エレメントが割り当てられる第２の救済領域は、第１及び第２のメモリアレイにまたがって設定される。
【００２６】
また、セルアレイは、ロウアドレスに応答して少なくとも一つずつの第１のノーマルエレメントを同時に選択するロウデコーダを間に挟んで連続する３個以上のメモリアレイを有する場合がある。この場合、複数の第１の冗長エレメントは、各メモリアレイに対応して少なくとも一つずつ、互いに独立に各メモリアレイ内の欠陥の第１のノーマルエレメントの置換に用いられるように配置され、複数の第２の冗長エレメントは、各メモリアレイに少なくとも一つずつ、対応するメモリアレイ内の第１の冗長エレメントと交差して、互いに独立に、選択された少なくとも一つのメモリアレイ内の欠陥の第２のノーマルエレメントの置換に用いられるように配置される。
【００２７】
この発明において具体的に、各第１のノーマルエレメントは、第１の選択線として一つ又は複数のワード線を有し、各第１の冗長エレメントは、一つ又は複数のスペアワード線を有し、各第２のノーマルエレメントは、一つ又は複数のビット線、或いはその一部を有し、各第２の冗長エレメントは、一つ又は複数のスペアビット線、或いはその一部を有する。
【００２８】
この発明において、セルアレイが二つの隣接するメモリアレイを有する場合、例えば第１の冗長エレメントにより定義される第１の救済領域は、各メモリアレイ全体をカバーするロウ救済領域として設定され、第２の救済領域は、各メモリアレイの全セル容量をＣ［ｂｉｔ］として、Ｎ（Ｎは２以上の整数）個の冗長カラムエレメントを含んで容量２Ｃ／Ｍ（Ｍは３以上の整数）を持ち各メモリアレイに（Ｍ−１）／２個ずつ設定される第１のカラム救済領域と、各メモリアレイの残り容量Ｃ／Ｍずつの二つの領域をまとめて、Ｎ個の冗長カラムエレメントを含んで設定される容量２Ｃ／Ｍの第２のカラム救済領域とを有するものとする。このとき例えば、第１のカラム救済領域は、ノーマルデータ部として、第２のカラム救済領域は、ノーマルデータ部のデータの誤り検出／訂正用のための検査用データを記憶するパリティデータ部として用いられる。
【００２９】
隣接して配置される二つのメモリアレイは、同一ロウアドレスが割り付けられて所定個数ずつ同時活性化される複数のサブアレイに分割されることがある。このとき、複数のサブアレイにまたがって連続して形成された一つのスペアカラム選択線は、異なるロウアドレスが割り付けられて複数の第２の冗長エレメントとして用いられる。
【００３０】
この発明において更に、セルアレイは、複数のメモリアレイと、これらのメモリアレイにまたがって配設される複数のメインワード線と、各メモリアレイ内に配置されて各メインワード線により選択される複数のサブワード線と、複数のメモリアレイにまたがって配設される少なくとも一つのスペアメインワード線と、各メモリアレイ内に少なくとも一つずつ配置されてその一つが前記スペアメインワード線により各メモリアレイ内で選択されるスペアサブワード線とを備えることができる。この場合、一つ又は複数のサブワード線が第１のノーマルエレメントとして、一つ又は複数のスペアサブワード線が前記第１の冗長エレメントとして用いられる。
【００３１】
この発明に係る半導体メモリ装置はまた、それぞれに複数のメモリセルと、メモリアレイ内のロウ方向のメモリセルの集合として定義される複数のノーマルロウエレメント及び、メモリアレイ内のカラム方向のメモリセルの集合として定義される複数のノーマルカラムエレメントとを備えて同時に活性化される第１及び第２のメモリアレイと、前記第１及び第２のメモリアレイに対応して少なくとも一つずつ配置されて互いに独立に欠陥ノーマルロウエレメントの置換に用いられるた冗長ロウエレメントと、前記第１及び第２のメモリアレイに対応して少なくとも一つずつ、対応するメモリアレイ内の前記冗長ロウエレメントと交差して配置されて互いに独立に欠陥ノーマルカラムエレメントの置換に用いられる冗長カラムエレメントとを備え、前記第１及び第２のメモリアレイの一方に配置された前記冗長ロウエレメントによる置き換えが許容されるノーマルロウエレメントの集合として定義されるロウ救済領域と、他方に配置された前記冗長カラムエレメントによる置き換えが許容されるノーマルカラムエレメントの集合として定義されるカラム救済領域とが少なくとも一部重なる重複領域を持つように設定されていることを特徴とする。
【００３２】
この場合好ましくは、重複領域が属するメモリアレイ内の前記冗長カラムエレメントが、その重複領域内の欠陥ノーマルカラムエレメントの置換にも用いられるようにする。
【００３４】
この発明に係る半導体メモリ装置は更に、複数のメモリセルと、ロウ方向のメモリセルの集合として定義される複数のノーマルロウエレメント及び、カラム方向のメモリセルの集合として定義される複数のノーマルカラムエレメントとを有するセルアレイと、前記セルアレイの欠陥ノーマルロウエレメントの置換に用いられる複数の冗長ロウエレメントと、前記セルアレイの欠陥ノーマルカラムエレメントの置換に用いられる複数の冗長カラムエレメントとを備え、前記セルアレイには、前記冗長ロウエレメントによる置き換えが許容されるノーマルロウエレメントの集合として定義される、セル容量の異なる少なくとも二つの第１及び第２のロウ救済領域が設定され、且つ前記複数の冗長カラムエレメントによる置き換えが許容されるノーマルカラムエレメントの集合として定義される各カラム救済領域での救済効率が前記セルアレイ内で等しくなるように設定されていることを特徴とする。
【００３５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
実施の形態１の半導体メモリは、セルアレイと、このセルアレイ内にロウ方向のメモリセルの集合として定義されこれを選択するための選択線を含む複数のノーマルロウエレメントと、セルアレイ内にカラム方向のメモリセルの集合として定義されこれを選択するための選択線を含み、且つノーマルロウエレメントと共働してカラム方向のメモリセルを選択するための複数のノーマルカラムエレメントとを備える。また、セルアレイ内の欠陥のノーマルロウエレメントを置き換えるための複数の冗長ロウエレメントと、欠陥のノーマルカラムエレメントを置き換えるための複数の冗長カラムエレメントとが配置される。セルアレイ内には、各冗長ロウエレメントによる置き換えが許容されるノーマルロウエレメントの集合としてロウ救済領域が定義され、各冗長カラムエレメントによる置き換えが許容されるノーマルカラムエレメントの集合としてカラム救済領域とが定義される。
【００３６】
この様な基本構成において、この実施の形態１では、複数のノーマルロウエレメントの少なくとも二つが同時活性化され、それらのノーマルロウエレメントが冗長ロウエレメントにより置換されるか否かは互いに独立に制御され、且つ同時活性化される少なくとも二つのノーマルロウエレメントの一方を含むロウ救済領域内の欠陥のノーマルカラムエレメントは、ノーマルロウエレメントの他方と共働してメモリセルを選択する冗長カラムエレメントにより置き換えられる。更にこの実施の形態１では、セルアレイのロウ，カラム救済領域と冗長エレメントの関係が、ロウ及びカラム救済領域が重なる重複領域に割り当てられた冗長ロウエレメントと、同じ重複領域に対応する冗長カラムエレメントが互いに交差しないように選択される。
【００３７】
図１は、実施の形態１を説明するための図で、半導体メモリチップのセルアレイの中の、ロウデコーダ／ワード線ドライバ（ＲＤ＆ＷＤ）を挟んで隣接する二つのメモリアレイＭＡ＜０＞，ＭＡ＜１＞の部分を示している。図では省略しているが、メモリアレイＭＡ＜０＞，＜１＞には、それぞれ独立に、複数のノーマルロウエレメントと、複数のノーマルカラムエレメントが配置されている。
【００３８】
メモリアレイＭＡ＜０＞には、欠陥ロウエレメントの置換に用いられる冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞及び欠陥カラムエレメントの置換のために用いられる冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞が配置されている。同様に、メモリアレイＭＡ＜１＞の領域にも、冗長ロウエレメントＲＥＬＥＭＥＮＴ＜２＞，＜３＞と冗長カラムエレメントＣＥＬＥＭＥＮＴ＜２＞，＜３＞が配置されている。
【００３９】
メモリアレイＭＡ＜０＞に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞は、ロウエレメントを共有し、またメモリアレイＭＡ＜０＞に配置された冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞はカラムエレメントを共有する。メモリアレイＭＡ＜０＞側の冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞と冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞とは、互いに交差し、いわゆるリンボーセルを有する。以上の関係は、メモリアレイＭＡ＜１＞についても同様である。
【００４０】
この実施の形態では、あるロウアドレスが入力すると、図１に例示したように、その入力ロウアドレスに対応したロウエレメントＮＲＥｉ＜０＞，＜１＞が、左右のメモリアレイＭＡ＜０＞，＜１＞から１つずつ同時に活性化される。
【００４１】
図１では二つのメモリアレイのみ示しているが、実際はこの２つのメモリアレイだけではない複数のメモリアレイ内でロウエレメントが同時活性化されてよい。具体的に例えば、メモリアレイＭＡ＜０＞，ＭＡ＜１＞は、それぞれロウエレメント（ワード線）が連続して配設された範囲であるが、あるロウアドレスが入力された時に、二つのメモリアレイＭＡ＜０＞，ＭＡ＜１＞間に配置されたロウデコーダ／ワード線ドライバ（ＲＤ＆ＷＤ）によって、メモリアレイＭＡ＜０＞，ＭＡ＜１＞で同時にワード線が活性化されるようにしている。これは後述するように、この実施の形態でのリダンダンシーシステム上要求される条件である。
【００４２】
メモリアレイＭＡ＜０＞は、上下（カラム方向）に２分割され、それぞれが冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞により置き換え可能なロウエレメントの集合であるロウ救済領域ＲＲＡ＜０＞，＜１＞として定義される。同様にメモりアレイＭＡ＜１＞も上下に２分割され、それぞれが冗長ロウエレメントＲＥＬＥＭＥＮＴ＜２＞，＜３＞により置き換えが可能なロウエレメントの集合であるロウ救済領域ＲＲＡ＜２＞，＜３＞として定義される。
したがって左右のメモリアレイＭＡ＜０＞，＜１＞で同時活性化される２つのノーマルロウエレメントは、異なるロウ救済領域に属し、それぞれ独立に冗長ロウエレメントで救済するかしないかを決めることが出来る。
【００４３】
一方この実施の形態では、メモリアレイＭＡ＜０＞内の欠陥カラムエレメントの置換のための冗長カラムエレメントとして、メモリアレイＭＡ＜０＞から離れた（具体的には欠陥カラムエレメントとワード線を共有しない）、メモリアレイＭＡ＜１＞側に配置されたものが用いられる。メモリアレイＭＡ＜１＞の欠陥カラム置換のための冗長カラムエレメントとしては、メモリアレイＭＡ＜０＞側に配置されたものが用いられる。この様なカラムリダンダンシーを行うためために、前述のように二つのメモリアレイＭＡ＜０＞，ＭＡ＜１＞の同時活性化が必要になる。
【００４４】
具体的に、冗長カラムエレメントのメモリアレイＭＡ＜０＞，＜１＞との関係を説明すると、次の通りである。メモリアレイＭＡ＜０＞は、左右（ロウ方向）に２分割され、それぞれがメモリアレイＭＡ＜１＞側に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜２＞，＜３＞によるカラム救済領域ＣＲＡ＜２＞，＜３＞として設定される。同様に、メモリアレイＭＡ＜１＞も左右に２分割され、それぞれがメモリアレイＭＡ＜０＞側に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞によるカラム救済領域ＣＲＡ＜０＞，＜１＞として設定される。
【００４５】
また、メモリアレイＭＡ＜０＞の左半分のカラム救済領域ＣＲＡ＜２＞とロウ救済領域ＲＲＡ＜１＞が重なる重複領域に着目すると、この重複領域に割り当てられる冗長ロウエレメントは、同じメモリアレイＭＡ＜０＞に配置されたＲＥＬＥＭＥＮＴ＜１＞であり、冗長カラムエレメントは、隣のメモリアレイＭＡ＜１＞に配置されたＣＥＬＥＭＥＮＴ＜２＞（または、ＣＥＬＥＭＥＮＴ＜３＞でも可）である。つまりロウおよびカラム救済領域の重複領域に割り当てられる冗長ロウエレメントと冗長カラムエレメントとは、互いに交差しない。言い換えれば、重複領域に対応する冗長ロウエレメントと冗長カラムエレメントは互いの交差ポイントのセルであるリンボーセルを持たない。
【００４６】
同様に、メモリアレイＭＡ＜０＞の右半分のカラム救済領域ＣＲＡ＜３＞については、メモリアレイＭＡ＜１＞側の冗長カラムエレメントＣＥＬＥＭＥＮＴ＜３＞（又はＣＥＬＥＭＥＮＴ＜２＞）が選ばれる。右側のメモリアレイＭＡ＜１＞についても同様に、その左右半分ずつのカラム救済領域ＣＲＡ＜０＞，＜１＞に対して、左側のメモリアレイＭＡ＜０＞に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞が割り当てられる。
【００４７】
メモリチップ内には多くの場合、メモリアレイが二つだけでなく、例えば図９に示すように、更に多数のメモリアレイが配列される。そうすると、ある冗長ロウエレメントに着目したとき、これと交差する冗長カラムエレメントよりも、交差しない冗長カラムエレメントの数が方が多くなる。これら複数の冗長カラムエレメントによるカラム救済領域の重複を許容すれば、救済領域に対するリダンダンシーエレメントの数を増やすことが出来る。言い換えれば、従来方式に比べて、一つの冗長カラムエレメントが救済できる範囲が広くなり、救済効率の高いリダンダンシーシステムを構築できる。具体的にいえば、従来方式では、ある領域に欠陥カラムが集中したときに、そこを救済領域とする冗長カラムエレメントの数が制限されているため、救済できない場合が生じる。これに対してこの実施の形態では、全ての冗長カラムエレメントが同時活性化されるメモリアレイの範囲でどの領域の欠陥カラムに対しても置換可能とすることにより、欠陥カラムの集中があっても、全体の欠陥数が全冗長カラムエレメント数の範囲であれば、救済可能になる。従って、より救済効率の高いリダンダンシーシステムを構築できる。
【００４８】
図１では、独立に冗長エレメントで救済される、同時活性化される複数のノーマルエレメントがロウエレメントである場合が示されているが、ロウとカラムの関係を逆転して、複数のカラムエレメントが同時活性化され、それらが別々に冗長カラムエレメントで救済される場合にも、本発明を適用できる。また、図１の各冗長エレメントは、１本のスペア信号線である場合の他、複数のスペア信号線と考えてもよい。一つの冗長エレメントを構成する複数のスペア信号線は、まとまって配置されても、分散配置されていても構わない。更に、各冗長エレメントは必ずしも連続したスペアセルの集合である必要はない。また更に、冗長エレメントが冗長エレメント専用の別アレイに配置される構成でも構わない。これらの変形は、この実施形態のみならず、以下の実施形態でも可能である。
【００４９】
図２は、図１における重複領域を規定する一組のカラム救済領域ＣＲＡとロウ救済領域ＲＲＡの関係を分かりやすく示している。互いに逆向きの斜線を施したロウ救済領域ＲＲＡとカラム救済領域ＣＲＡの一組とその重複領域に注目すると、ロウ救済領域ＲＲＡ内には重複領域以外の領域が存在し、カラム救済領域ＣＲＡ内にも重複領域以外の領域が存在する。これは、ロウ，カラムの各救済領域ＲＲＡ，ＣＲＡが交差して、それぞれの一部が重複領域となっている場合に相当する。
【００５０】
図３は、図２とは別の態様を示している。即ち、メモリアレイＭＡ＜０＞の全体が一つのカラム救済領域ＣＲＡとなり、ロウ救済領域ＲＲＡはメモリアレイＭＡ＜０＞の上下分割された半分になる例である。メモリアレイＭＡ＜０＞の全体が一つのカラム救済領域ＣＲＡになるということは、言い換えれば、右側のメモリアレイＭＡ＜１＞に配置される冗長カラムエレメントＣＥＬＥＭＥＮＴ＜２＞，＜３＞が共に、メモリアレイＭＡ＜０＞全体を救済領域とすることを意味する。この場合、カラム救済領域ＣＲＡ内にロウ救済領域ＲＲＡが完全に含まれ、ロウ救済領域ＲＲＡがそのまま重複領域となる。重複領域（ロウ救済領域）に割り当てられる冗長ロウエレメントは、ＲＥＬＥＭＥＮＴ＜０＞又はＲＥＬＥＭＥＮＴ＜１＞  である。
【００５１】
この場合も、ロウおよびカラムリダンダンシーの救済領域が重なった重複領域に割り当てられる冗長ロウエレメントと冗長カラムエレメントが互いに交差しない。
【００５２】
図４は図３とは逆に、メモリアレイＭＡ＜０＞の全体が一つのロウ救済領域ＲＲＡとなり、カラム救済領域ＣＲＡはメモリアレイＭＡ＜０＞の左右分割された半分になる例である。メモリアレイＭＡ＜０＞の全体が一つのロウ救済領域ＲＲＡになるということは、メモリアレイＭＡ＜０＞に配置される冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞が共に、メモリアレイＭＡ＜０＞全体を救済領域とすることを意味する。この場合、ロウ救済領域ＲＲＡ内にカラム救済領域ＣＲＡが完全に含まれ、カラム救済領域ＣＲＡがそのまま重複領域となっている。重複領域（カラム救済領域）に対応する冗長カラムエレメントは、メモリアレイＭＡ＜１＞側の冗長カラムエレメントＣＬＥＭＥＮＴ＜２＞又はＣＥＬＥＭＥＮＴ＜３＞である。この場合も、ロウおよびカラムリダンダンシーの救済領域が重なった重複領域に対応する冗長ロウエレメントと冗長カラムエレメントが互いに交差しない。
【００５３】
図５は更に、一組のロウ救済領域ＲＲＡとカラム救済領域ＣＲＡが完全に一致する例である。ここでは、一つのメモリアレイ全体が一つのロウ救済領域ＲＲＡであり同時に、一つのカラム救済領域ＣＲＡである場合、従ってこれらのロウ救済領域ＲＲＡ、カラム救済領域ＣＲＡがそのまま重複領域である場合を示している。即ち、メモリアレイＭＡ＜０＞側のロウ救済には冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞及び＜１＞が共に用いられ、メモリアレイＭＡ＜０＞のカラム救済には、隣のメモリアレイＭＡ＜１＞側の冗長カラムエレメントＣＬＥＭＥＮＴ＜２＞及びＣＥＬＥＭＥＮＴ＜３＞が共に利用される。この場合も、ロウおよびカラムリダンダンシーの救済領域が重なった重複領域に対応する冗長ロウエレメントと冗長カラムエレメントが互いに交差しない。
これら、ロウ救済領域とカラム救済領域の一組とその重複領域の関係に関する変形は、実施の形態１のみならず、以下の実施形態でも可能であることは言うまでもない。
【００５４】
また実施の形態１では、一組のロウ，カラム救済領域ＲＲＡ，ＣＲＡの重複領域に注目すると、その重複領域内のセルを選択するための部分ノーマルロウエレメントを含むノーマルロウエレメントは、重複領域内のセルを選択するための部分ノーマルカラムエレメントを含むノーマルカラムエレメントを置き換える冗長カラムエレメントとは交差しないが、重複領域内のセルを選択するための部分ノーマルカラムエレメントを含むノーマルカラムエレメントは、その重複領域内のセルを選択するための部分ノーマルロウエレメントを含むノーマルロウエレメントを置き換える冗長ロウエレメントとは交差している。
【００５５】
ここで、ノーマルロウエレメントが冗長カラムエレメントと交差しないとは、そのノーマルロウエレメントで冗長カラムエレメント上のセルが選択されないということである。言い換えれば、そのノーマルロウエレメントが冗長ロウエレメントによって置き換わる場合でも、冗長カラムエレメント上でその置き換わるノーマルロウエレメントのロウアドレスに対応するセルが、必ずしも置き換わるわけではないということである。ここで”必ずしも”と言ったのは、冗長カラムエレメント上でその置き換わるノーマルロウエレメントのロウアドレスに対応するセルを選択する別のノーマルロウエレメントも置き換わる場合は、その限りでないからである。
【００５６】
また、重複領域内のセルを選択するためのノーマルカラムエレメントが冗長ロウエレメントと交差しているので、そのノーマルカラムエレメントで冗長ロウエレメント上のセルを選択することが可能である。従って、そのノーマルカラムエレメントが冗長カラムエレメントで置き換わる場合には、冗長ロウエレメント上でその置き換わるノーマルカラムエレメントのカラムアドレスに対応するセルも置き換わる。
【００５７】
また注意しなければならないのは、重複領域に割り当てられた冗長カラムエレメントは、その重複領域内のセルを選択するためのノーマルロウエレメントとは交差していなくても、その重複領域内のセルを選択するためのノーマルロウエレメントと同時活性化される別のノーマルロウエレメントもしくは、その別のノーマルロウエレメントを置きかえている冗長ロウエレメントと交差していなければならない。なぜなら、カラムリダンダンシーシステムは、メモリアレイ内の入力ロウアドレスに対応したロウが活性化された状態で、そのメモリアレイ内の欠陥に対応するカラムアドレスが入力された場合に、そのロウ上でそのカラムアドレスに対応したセルにアクセスする代わりに、入力ロウアドレスに対応したロウ上のスペアセルにアクセスするものである。従って、置き換えに使用される冗長カラムエレメント上のスペアセルを選択するためのノーマルロウエレメント（又は、そのノーマルロウエレメントに代わって置き換えた冗長ロウエレメント）が活性化されていないと、そのスペアセルにアクセスすることは出来ないからである。したがって、重複領域内のセルを選択するためのノーマルロウエレメントとは交差しない全ての冗長カラムエレメントをその重複領域に割り当てられる冗長カラムエレメントとできる訳ではなく、同時活性化されるメモリアレイの範囲から選択される必要がある。
【００５８】
このように考えると、実施の形態１は、ロウ及びカラムリダンダンシーの救済領域の重複領域内のセルを選択を選択するノーマルロウ（カラム）エレメントと同時活性化される別のノーマルロウ（カラム）エレメントと交差する冗長カラム（ロウ）エレメントの中から、重複領域に適用される冗長カラム（ロウ）エレメントを選ぶということでもある。そして、この同時活性化される複数のノーマルロウ（カラム）エレメントは、それぞれ独立に冗長ロウ（カラム）エレメントにより置き換えられる。従って同時活性化されるロウ（カラム）エレメントは、全てがノーマルエレメントでも、一部が冗長エレメントで置き換えられていてもよい。同時活性化されるということは、その複数のノーマルロウ（カラム）エレメントには同一のロウ（カラム）アドレスが対応しているということである。
【００５９】
またその重複領域に対して選ばれた冗長カラム（ロウ）エレメントが同時選択される別のノーマルロウ（カラム）エレメントと交差するということは、その別のノーマルロウ（カラム）エレメントで冗長カラム（ロウ）エレメント上のセルを選択することが可能であるということで、その別のノーマルロウ（カラム）エレメントが冗長ロウ（カラム）エレメントによって置き換わる場合には、選ばれた冗長カラム（ロウ）エレメント上でその置き換わるその別のノーマルロウ（カラム）エレメントのロウ（カラム）アドレスに対応するセルも置き換わるということである。
【００６０】
ここで、一つのロウ（カラム）エレメントが複数の選択線を持つ場合には、ロウ（カラム）エレメントが活性化されるとは、そのロウ（カラム）を構成する複数の選択線のいずれかが活性化されている状態をいう。また、複数のロウ（カラム）が同時活性化されるためには、それらが別々の選択回路（ドライバ）により駆動される必要がある。
【００６１】
上の事情をより具体的に説明すれば、次のようになる。図１のメモリアレイＭＡ＜０＞の領域に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞は、メモリアレイＭＡ＜０＞のノーマルエレメントの領域のワード線と交差する。即ちメモリアレイＭＡ＜０＞内でワード線は、ノーマルカラムエレメントの領域と、冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞の領域に連続するように配設されている。同様に、メモリアレイＭＡ＜１＞の領域に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜２＞，＜３＞は、メモリアレイＭＡ＜１＞のノーマルエレメントの領域のワード線と交差する。但し、両メモリアレイＭＡ＜０＞，＜１＞の間では、ワード線は互いに独立であり、連続していない。従って、メモリアレイＭＡ＜０＞内の欠陥カラムを、メモリアレイＭＡ＜１＞側の冗長カラムエレメントＣＥＬＥＭＥＮＴ＜２＞，＜３＞により置換するときには、置き換えられる欠陥カラム上のセルを選択するワード線と、冗長カラムエレメント上のスペアセルを選択するワード線が共通ではないから、この様なカラム救済を行うこの実施の形態の場合、メモリアレイＭＡ＜０＞，＜１＞内のワード線を同時に活性化することが必要となる。
【００６２】
一方、図１のメモリアレイＭＡ＜０＞の領域に配置された冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞は、メモリアレイＭＡ＜０＞のノーマルロウエレメントの領域のカラム方向に並んだ複数のセルを選択するカラム選択線と交差する。即ちメモリアレイＭＡ＜０＞内でカラム選択線は、ノーマルロウエレメントの領域と、冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞の領域を連続するように配設されている。従って、これらの冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞によるメモリアレイＭＡ＜０＞内の欠陥ワード線置き換えは従来と同様に行われる。
【００６３】
次に、この実施の形態１での具体的な欠陥ロウ，カラムの置換制御方式を、図６を参照して説明する。図６では、説明を簡単にするため、隣接する二つのメモリアレイＭＡ＜０＞，＜１＞にそれぞれ一つずつの冗長カラムエレメントＣＥＬＥＭＥＮＴａ，ＣＥＬＥＭＥＮＴｂと冗長ロウエレメントＲＥＬＥＭＥＮＴａ，ＲＥＬＥＭＥＮＴｂが配置されている例を示している。具体的に、各メモリアレイＭＡ＜０＞，＜１＞の冗長ロウエレメントＲＥＬＥＭＥＮＴａ，ＲＥＬＥＭＥＮＴｂは、それぞれが配置されたメモリアレイ全体をロウ救済領域として割り当てられる。一方、メモリアレイＭＡ＜０＞側の冗長カラムエレメントＣＥＬＥＭＥＮＴａは、メモリアレイＭＡ＜１＞全体をカラム救済領域とし、メモリアレイＭＡ＜１＞側の冗長カラムエレメントＣＥＬＥＭＥＮＴｂは、メモリアレイＭＡ＜０＞全体をカラム救済領域とするように割り当てられる。
【００６４】
ロウデコーダ／ワード線ドライバ１１は、二つのメモリアレイＭＡ＜０＞，＜１＞で共有されて、各メモリアレイＭＡ＜０＞，＜１＞の少なくとも一つずつのノーマルロウエレメント（ワード線）を同時に活性化する。但し、メモリアレイＭＡ＜０＞，＜１＞のいずれか一方の活性化されるべきノーマルロウエレメントが欠陥を含む場合には、これを冗長ロウエレメントで置換するために、他方のノーマルロウエレメントとは独立に、非活性にすることが可能とされている。より具体的にいえば、ロウデコーダ１１のデコード部１２は二つのメモリアレイＭＡ＜０＞，＜１＞で共有されているが、ワード線ドライバ部１３ａ，１３ｂは各メモリアレイＭＡ＜０＞，＜１＞毎に用意されてそれぞれ独立に活性、非活性が制御可能とされている。ロウエレメントは、一本のワード線であってもよいし、複数本のワード線であってもよい。
【００６５】
不良ロウアドレスが入力されたときに不良ロウノーマルエレメントに代わって冗長ロウエレメントＲＥＬＥＭＥＮＴを選択するために、冗長ロウデコーダ１４が用意されている。冗長ロウデコーダ１４も、デコード部１５は二つのメモリアレイＭＡ＜０＞，＜１＞で共有され、ワード線ドライバ部１６ａ，１６ｂはメモリアレイＭＡ＜０＞，＜１＞毎に用意されてそれぞれ独立に活性，非活性が制御可能とされている。但し、デコード部１５がメモリアレイＭＡ＜０＞，＜１＞で別々に設けられる場合もある。
【００６６】
カラムアドレスに応じて、各メモリアレイＭＡ＜０＞，＜１＞のノーマルカラムエレメント（カラム選択線）を選択するのが、カラムデコーダ１７ａ，１７ｂである。不良カラムアドレスが入力されたときに不良ノーマルカラムエレメントに代わって冗長カラムエレメントＣＥＬＥＭＥＮＴを選択するために、冗長カラムデコーダ１８ａ，１８ｂが用意されている。
【００６７】
なお一般には、一つのカラム選択線は、複数のビット線対を同時に選択し、複数のデータの並列転送を制御する。しかしこれに限られる訳ではない。また、二つのメモリアレイＭＡ＜０＞，＜１＞のワード線が同時に活性化されることから、両メモリアレイＭＡ＜０＞，＜１＞で同時に複数ビットずつのデータ転送を行うことも可能である。ノーマルカラムエレメントが、カラム選択線ではなく、ビット線や、ビット線が選択的に接続されるデータ線である場合もある。一つのカラムエレメントが、複数のカラム選択線や複数のデータ線を含む場合もある。
【００６８】
ロウ，カラムの置換制御を行う置換制御回路として、ロウ置換制御回路３１ａ，３１ｂ及びカラム置換制御回路３２ａ，３２ｂが配置されている。これらの置換制御回路は、不良アドレスがプログラミングされる不良アドレス記憶回路と、この不良アドレス記憶回路に保持された不良アドレスと外部から供給されるロウ，カラムアドレスとの一致検出を行うアドレス比較回路とから構成される。具体的に不良アドレス記憶回路は、複数アドレスに対応するヒューズを用いたヒューズセットと、そのヒューズデータを電源投入時に読み出して保持するヒューズデータラッチ回路とから構成される。
【００６９】
この様なアドレス比較を行うために、ロウアドレスデータＲＡ＜０：ｎ＞は、ロウアドレス信号線２１を転送されて、ロウデコーダ１１に供給されると共に、ロウ置換制御回路３１ａ，３１ｂに供給される。同様に、カラムアドレスデータＣＡ＜０：ｍ＞は、カラムアドレス信号線２２を転送されて、カラムデコーダ１７ａ，１７ｂに供給されると同時に、カラム置換制御回路３２ａ，３２ｂに供給される。不良ロウアドレスが入力された時は、ロウ置換制御回路３１ａ，３１ｂは、ロウ置換制御信号１９ａ，１９ｂを出力する。このロウ置換制御信号１９ａ，１９ｂは、冗長ロウデコーダ１４を活性化すると同時に、入力されたロウアドレスに対応するロウデコーダ１１を非活性にする。
【００７０】
この実施の形態においては、メモリアレイＭＡ＜０＞，＜１＞において一つずつのノーマルロウエレメントが同時に選択されるが、不良ロウ置換に関しては、同時に選択された二つのノーマルロウエレメントが互いに独立に置換制御される点が重要である。即ち図６に例示したように、メモリアレイＭＡ＜０＞，＜１＞内で同時に選択されるロウノーマルエレメント（破線で示すワード線ＷＬａ，ＷＬｂ）のうち例えば、メモリアレイＭＡ＜１＞側のワード線ＷＬｂが不良である場合、これに代わって、同じメモリアレイＭＡ＜１＞内の冗長ロウエレメントＲＥＬＥＭＥＮＴｂ（スペアワード線）のみを活性化するという、置換制御が行われる。
【００７１】
この様に、メモリアレイＭＡ＜０＞，＜１＞で同時に選択されるワード線ＷＬａ，ＷＬｂの一方のみを置換する制御は、二つのロウ置換制御回路３１ａ，３１ｂを異なるロウアドレスでロウ置換制御信号１９ａ，１９ｂを出力するようにプログラムすることにより、可能である。
【００７２】
不良カラムアドレスが入力されたときは、カラム置換制御回路３２ａ，３２ｂは、カラム置換制御信号２０ａ，２０ｂを出力する。このカラム置換制御信号２０ａ，２０ｂはそれぞれ、冗長カラムデコーダ１８ａ，１８ｂを活性化すると同時に、入力された不良カラムアドレスに対応するカラムデコーダ１７ａ，１７ｂを非活性にする。この実施の形態では前述のように、メモリアレイＭＡ＜０＞内の不良ノーマルカラムエレメントを、メモリアレイＭＡ＜１＞内の冗長カラムエレメントＣＥＬＭＥＮＴｂで置換し、メモリアレイＭＡ＜１＞内の不良ノーマルカラムエレメントを、メモリアレイＭＡ＜０＞内の冗長カラムエレメントＣＥＭＥＮＴａで置換する。
【００７３】
従って、一方のカラム置換制御回路３２ａが出力するカラム置換制御信号２０ａは、メモリアレイＭＡ＜０＞の冗長カラムデコーダ１８ａに活性化信号として供給され、同時にメモりアレイＭＡ＜１＞側のカラムデコーダ１７ｂ側にディセーブル信号２０ａｂとして供給される。他方のカラム置換制御回路３２ｂが出力するカラム置換制御信号２０ｂは、メモリアレイＭＡ＜１＞の冗長カラムデコーダ１８ｂに活性化信号として供給され、同時にメモりアレイＭＡ＜０＞側のカラムデコーダ１７ａ側にディセーブル信号２０ｂｂとして供給される。図６では、メモリアレイＭＡ＜０＞側の不良ノーマルカラムエレメント（破線で示すカラム選択線ＣＳＬ）が、メモリアレイＭＡ＜１＞側の冗長カラムエレメントＣＥＬＥＭＥＮＴｂで置き換えられる例を示している。
【００７４】
メモリアレイＭＡ＜０＞，＜１＞にそれぞれ複数の冗長ロウエレメントを配置することもできる。その場合にも、各冗長ロウエレメント毎に冗長ロウデコーダが配置され、ロウ置換制御回路が用意される。各ロウ置換制御回路には、それぞれの冗長ロウエレメントによるロウ救済領域として定められた範囲の不良ロウアドレス情報をプログラムすればよい。これにより、上述の例と同様に、不良ロウアドレスに応じて必要なロウ置換制御信号を発生させることができる。
【００７５】
図７は、図６における置換制御回路３１ａ，３１ｂ，３２ａ，３２ｂの具体的な構成例を示している。図示のように置換制御回路は、不良アドレスがプログラムされる複数のヒューズＦＳｉを配列したヒューズセット４１と、各ヒューズＦＳｉのデータを読み出して保持するラッチＬＡＴｉからなるヒューズデータラッチ回路４２と、保持されたヒューズデータとアドレスＡｉを比較するアドレス比較回路４２を有する。アドレス比較回路４２は、排他的論理和ゲートＧ１ｉにより構成される。各ヒューズデータとアドレスビットの比較出力ＦＯＵＴｉは、ＮＡＮＤゲートＧ２からなる一致検出回路４４により一致検出される。これにより、入力アドレスが記憶されている不良アドレスと一致した場合に、ヒット信号ｂＨＩＴが出力される。このヒット信号ｂＨＩＴが、先に図６で説明したロウ，カラム置換制御信号１９ａ，１９ｂ，２０ａ，２０ｂに対応する。
【００７６】
ヒューズセット４１には、不良アドレスを記憶するためのヒューズＦＳｉの他に、マスターヒューズ（イネーブルヒューズ）ＦＳＭが用意されている。このマスターヒューズＦＳＭは、プログラムされていないヒューズセット４１がヒット信号ｂＨＩＴを出力することがないように、ヒューズセット４１がプログラムされた時に初めてそのヒューズセット４１をイネーブル状態に設定するためのものである。このマスターヒューズＦＳＭのデータもラッチＬＡＴＭに読み出されて保持され、その出力は一致検出回路４４にイネーブル信号ＦＯＵＴＭとして供給される。
【００７７】
図８は、ヒューズデータラッチ回路４２の一つのラッチＬＡＴの構成例である。ヒューズＦＳは、読み出し用ＮＭＯＳトランジスタＱＮとプリチャージ用ＰＭＯＳトランジスタＱＰ共に、電源端子Ｖｃｃと接地端子Ｖｓｓ間に直列接続されている。電源投入時、プリチャージ信号ＰＲＥは、一定時間“Ｌ”レベルを保ち、その後“Ｈ”になる。その間、ＮＭＯＳトランジスタＱＮはオフを保ち、ＰＭＯＳトランジスタＱＰによりノードＮが“Ｈ”にプリチャージされる。ＰＭＯＳトランジスタＱＰがオフになった後、読み出し信号ＩＮＩＴが“Ｈ”になり、ＮＭＯＳトランジスタＱＮがオンになる。ヒューズＦＳが切断されていれば、ノードＮは“Ｈ”を保持し、ヒューズＦＳが切断されていなければ、ノードＮの電荷はヒューズＦＳを介して放電されて“Ｌ”になる。これにより、ヒューズデータが読み出されて、ラッチされる。
【００７８】
［実施の形態２］
実施の形態２では、実施の形態１を拡張して、重複領域を持つロウ及びカラム救済領域に割り当てられるロウ及び冗長カラムエレメントとして、それらが互いに交差する場合をも許容する。これは、実施の形態１のリダンダンシー方式と従来のリダンダンシー方式を組み合わせたものということができる。
【００７９】
言い換えればこの実施の形態２では、ロウ及びカラム救済領域の重複領域に割り当てられるロウ（またはカラム）リダンダンシーエレメントとして、一つの重複領域に対して複数のロウ（またはカラム）リダンダンシーエレメントが用意される。そして、これら複数のロウ（またはカラム）リダンダンシーエレメントの一部は、その重複領域に割り当てられるカラム（またはロウ）リダンダンシーエレメントと交差するが、残りは交差しないものとする。
【００８０】
具体的に図１を用いて説明する。左のメモリアレイＭＡ＜０＞の上半分のロウ救済領域ＲＲＡ＜１＞に対して、冗長ロウエレメントをＲＥＬＥＭＥＮＴ＜１＞が割り当てられているとする。このとき、左のメモリアレイＭＡ＜０＞の左半分のカラム救済領域ＣＲＡ＜２＞に割り当てられる冗長カラムエレメントとして、メモリアレイＭＡ＜１＞側のＣＥＬＥＭＥＮＴ＜２＞またはＣＥＬＥＭＥＮＴ＜３＞だけでなく、メモリアレイＭＡ＜０＞側のＣＥＬＥＭＥＮＴ＜０＞または＜１＞も用いるようにする。
【００８１】
このとき、ロウ，カラム救済領域ＲＲＡ＜１＞，ＣＲＡ＜２＞の重複領域に対応する冗長ロウエレメントＲＥＬＥＭＥＮＴ＜１＞と、冗長カラムエレメントＣＥＬＥＭＥＮＴ＜２＞，ＣＥＬＥＭＥＮＴ＜３＞とは互いに交差しないが、ＲＥＬＥＭＥＮＴ＜１＞と冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞は互いに交差している。即ち、冗長ロウエレメントＲＥＬＥＭＥＮＴ＜１＞と冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞，＜１＞は、例えば連続するスペアワード線で同時に選択されるセル（リンボーセル）を持つ。
【００８２】
この実施の形態によれば、ある救済領域に対するリダンダンシーエレメントの数を実施の形態１よりさらに増やすことが出来る。置換制御方式は、先の実施の形態で説明した図６と基本的には同様である。即ち、二つのメモリアレイＭＡ＜０＞，＜１＞で同時活性化されるノーマルロウエレメントについて、不良ロウの置換制御は、メモリアレイＭＡ＜０＞，＜１＞で互いに独立に行われる。但し、図６では、一方のメモリアレイに配置された冗長カラムエレメントが他方のメモリアレイをカラム救済領域とする例を示している。従って、カラム置換制御回路３２ａ，３２ｂからのディセーブル信号２０ａｂ，２０ｂｂの信号線が一方のメモリアレイ側にのみ配設されている。
【００８３】
これに対してこの実施の形態２では、一方のメモリアレイに配置された冗長カラムエレメントは、これが配置されたメモリアレイの他、他方のメモリアレイをもカラム救済領域とする。従ってこの実施の形態では、図６に示したカラム置換制御回路３２ａ，３２ｂから出力されるディセーブル信号２０ａｂ，２０ｂｂの信号線を、両方のメモリアレイＭＡ＜０＞，＜１＞にまたがって配設することが必要になる。
【００８４】
［実施の形態３］
実施の形態３は、先の実施の形態１，２において、ある重複領域に割り当てられた冗長ロウ（またはカラム）エレメントと交差しない冗長カラム（またはロウ）エレメントとして、カラム（またはロウ）救済領域と共にその重複領域を形成するロウ（またはカラム）救済領域とは隣接する別のロウ（またはカラム）救済領域に割り当てられた冗長ロウ（またはカラム）エレメント（またはノーマルロウ（またはカラム）エレメント）と交差するものが選択されるものとする。
【００８５】
図９は、実施の形態３を説明するための１例で、ここでは４つのメモリアレイＭＡ＜０＞〜＜３＞が配置されている。二つのメモリアレイＭＡ＜０＞，＜１＞はロウデコーダ／ワード線ドライバ（ＲＤ＆ＷＤ）を間に挟む形で共有して隣接し、同様に残りの二つのメモリアレイＭＡ＜２＞，＜３＞も共有するロウデコーダ／ワード線ドライバ（ＲＤ＆ＷＤ）を挟んで隣接する。二つのメモリアレイＭＡ＜０＞，＜１＞は同時に活性化されるものとし、更に二つのメモリアレイＭＡ＜２＞，＜３＞も同時に活性化されるものとする。
【００８６】
メモリアレイＭＡ＜０＞〜＜３＞のそれぞれに、冗長ロウエレメント  ＲＥＬＥＭＥＮＴ＜０＞〜＜３＞と、冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞〜＜３＞が配置されている。メモリアレイＭＡ＜０＞〜＜３＞それぞれが一つのロウ救済領域であり同時に一つのカラム救済領域でもある。つまりロウ救済領域とカラム救済領域が完全一致する重複領域を持つ例である。
【００８７】
メモリアレイＭＡ＜０＞に着目すると、そのメモリアレイＭＡ＜０＞の欠陥ロウ救済には、そのメモリアレイＭＡ＜０＞の領域に配置された冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞が用いられ、欠陥カラム救済には隣接するメモリアレイＭＡ＜１＞に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜１＞が用いられる。従って、ロウ救済領域とカラム救済領域の重複領域であるメモリアレイＭＡ＜０＞に対応する冗長ロウエレメントと冗長カラムエレメントは互いに交差しない。
【００８８】
同様に、メモリアレイＭＡ＜１＞に着目すると、その欠陥ロウ救済には、そのメモリアレイＭＡ＜１＞の領域に配置された冗長ロウエレメントＲＥＬＥＭＥＮＴ＜１＞が用いられ、欠陥カラム救済には隣接するメモリアレイＭＡ＜０＞に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０＞が用いられる。従ってこの場合も、重複領域であるメモリアレイＭＡ＜１＞に対応する冗長ロウエレメントと冗長カラムエレメントは互いに交差しない。
メモリアレイＭＡ＜２＞，＜３＞の間でも、同様の関係でリダンダンシーエレメントとその救済領域が設定される。
【００８９】
メモリアレイＭＡ＜０＞の欠陥カラム救済について、メモリアレイＭＡ＜０＞の欠陥ロウ救済に用いられる冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞と交差しない冗長カラムエレメントとしては、ＣＥＬＥＭＥＮＴ＜１＞，＜２＞，＜３＞があるが、これらのうち置換対象とするメモリアレイＭＡ＜０＞に対して、最も近くに隣接するメモリアレイＭＡ＜１＞に配置された冗長カラムエレメントＣＥＬＥＭＥＮＴ＜１＞を用いることがこの実施の形態での特徴である。この様な置換制御を行うことにより、置換制御回路からの制御信号配線を短いものとすることができる。
【００９０】
この点を具体的に説明する。各冗長カラムエレメントに対しては、図９に示すように置換制御回路ＲＣＴＲが設けられる。置換制御回路ＲＣＴＲは、図６で説明したように、欠陥アドレスを記憶するフューズ回路等のアドレス記憶回路と、外部から供給されるアドレスとアドレス記憶回路が記憶する欠陥アドレスの一致検出を行うアドレス比較回路とを有する。この置換制御回路ＲＣＴＲにより、欠陥アドレスがアクセスされたときに、欠陥アドレスに対応するデコード部を非活性とし、これに代わるリダンダンシーエレメントに対応するスペアデコード部を活性化するという、置換制御信号が出力される。
【００９１】
具体的に図９に示したように、メモリアレイＭＡ＜０＞の欠陥カラムがアクセスされた場合、メモリアレイＭＡ＜１＞の近傍にある置換制御回路ＲＣＴＲが冗長カラムエレメントＣＥＬＥＭＥＮＴ＜１＞を活性にし、メモリアレイＭＡ＜０＞の欠陥カラムを非活性にするディセーブル信号ＤＩＳを出す。この実施の形態によると、このディセーブル信号ＤＩＳの配線長を最小化出来る。従って、高速なリダンダンシーシステムを構築でき、更にディセーブル信号の配線領域を最小化できるため、リダンダンシー回路部の面積を最小化でき、チップ面積を小さくすることができる。
【００９２】
もし、上述したメモリアレイＭＡ＜０＞の欠陥カラム救済の例において、冗長カラムエレメントとして離れた位置のメモリアレイＭＡ＜２＞，＜３＞に配置されたＣＥＬＥＭＥＮＴ＜２＞，＜３＞を選ぶと、これらを活性化するための制御回路ＲＣＴＲからメモリアレイＭＡ＜０＞の領域までの配線を経由してディセーブル信号を供給しなければならない。従って、その配線遅延の影響で欠陥ノーマルカラムエレメントをディセーブルする動作が遅れてしまう。またディセーブル信号の配線長が長くなると、結果としてその配線のチップ内に占める面積が大きくなるので、置換制御回路部の面積が増えチップサイズも大きくなる。
【００９３】
この実施の形態３の変形として、重複領域であるメモリアレイＭＡ＜０＞に対応する冗長ロウエレメントとして、隣接するメモリアレイＭＡ＜１＞のＣＥＬＭＥＮＴ＜１＞の他、更にこれに連続するメモリアレイＭＡ＜２＞，＜３＞のＣＥＬＥＭＥＮＴ＜２＞や＜３＞を用いることもできる。もちろんこの場合、メモリアレイＭＡ＜２＞や＜３＞の冗長カラムエレメントＣＥＬＥＭＥＮＴ＜２＞や＜３＞をメモリアレイＭＡ＜０＞の救済に用いるには、これらのメモリアレイ内のノーマルロウエレメントまたはそれを置き換えた冗長ロウエレメントが同時活性化されることが必要である。
【００９４】
即ち、ある重複領域に対応する冗長ロウ（またはカラム）エレメントと交差しない冗長カラム（またはロウ）エレメントとして、その重複領域を含むロウ（またはカラム）救済領域と連続する複数のロウ（またはカラム）救済領域にそれぞれ対応する冗長ロウ（またはカラム）エレメント（またはノーマルエレメント）と交差する複数の冗長カラム（またはロウ）エレメントのいずれをも選択することができる。
【００９５】
この場合も、複数のロウ（またはカラム）救済領域が物理的に大きく離れていないので、欠陥ノーマルエレメントを非活性にするデイセーブル信号の配線長を抑えることができ、高速のリダンダンシーシステムが得られる。
【００９６】
この実施の形態においても、メモリアレイＭＡ＜０＞，＜１＞で同時活性化されるノーマルロウエレメントについて、不良ロウの置換制御は、メモリアレイＭＡ＜０＞，＜１＞で互いに独立に行われる。同様に、メモリアレイＭＡ＜２＞，＜３＞で同時活性化されるノーマルロウエレメントについて、不良ロウの置換制御は、メモリアレイＭＡ＜２＞，＜３＞で互いに独立に行われる。これらの置換制御方式は、実施の形態１，２と同様である。
【００９７】
なおこの実施の形態において、重複領域を形成するロウ救済領域に隣接する、或いはこれに連続する複数のロウ救済領域は、図９に示すように間にロウデコーダ／ワード線ドライバを挟んで隣接する形態、或いはワード線がメインワード線とサブワード線の階層構造とされる場合にサブワード線ドライバを挟んだ形態になることが多い。同様に、重複領域を形成するカラム救済領域に隣接する、或いはこれに連続するカラム救済領域は、カラムデコーダ／カラム選択線ドライバ、階層的なカラム選択線構造の場合にはサブカラム選択線ドライバを挟んで隣接する形態になることが多い。
【００９８】
［実施の形態４］
この発明の実施の形態４では、重複領域に対応する冗長ロウエレメントと同じ重複領域に対応する冗長カラムエレメントが互いに交差しないものを含み、その重複領域を形成するカラム（またはロウ）救済領域がメモリチップの一部分であり、そのカラム（またはロウ）救済領域におけるリダンダンシー効率が、それ以外カラム（またはロウ）救済領域における救済効率と等しくなっていることを特徴とする。
【００９９】
半導体メモリにおける、各救済領域とそれに対する冗長エレメント数は、チップ内の欠陥分布予測に基づいて決定される。図１０に示すように、メモリチップは、それぞれ容量Ｃ［Ｍｂｉｔ］の複数のメモリアレイ（図では二つＭＡ＜０＞，＜１＞のみを示している）から構成されているものとする。各メモリアレイに備わった冗長ロウエレメントＲＬＥＭＥＮＴ＜０＞，ＲＬＥＭＥＮＴ＜１＞  によるロウ救済領域はそれぞれ、メモリアレイＭＡ＜０＞，＜１＞であるとする。
【０１００】
いま、欠陥分布予測からカラム救済効率として、容量（２／３）Ｃ［Ｍｂｉｔ］のカラム救済領域に対して４つの冗長カラムエレメントが必要であるとする。図１０の場合、メモリアレイＭＡ＜０＞の２／３の領域であるカラム救済領域ＣＲＡ＜Ａ＞に４つの冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０：１＞，＜２：３＞を備え、同様にメモリアレイＭＡ＜１＞の２／３の領域であるカラム救済領域ＣＲＡ＜Ｃ＞に４つの冗長カラムエレメントＣＥＬＥＭＥＮＴ＜８：９＞，＜１０：１１＞を備えている。このとき、メモリアレイＭＡ＜０＞，＜１＞の残り１／３の領域にいくつリダンダンシーエレメントを備えるかが問題となる。
【０１０１】
もし、残りの容量（１／３）Ｃ［Ｍｂｉｔ］をそれぞれカラム救済領域として、それぞれに対して２つの冗長カラムエレメントを配置した場合、このカラム救済領域に対する救済効率が、（２／３）Ｃ［Ｍｂｉｔ］に対して４つの冗長カラムエレメントがあるカラム救済領域ＣＲＡ＜Ａ＞，＜Ｃ＞に対するそれよりも低くなる。これは、単位容量あたりのリダンダンシーエレメント数が同一なら救済領域が大きいほど救済効率が高くなるからである。そして、このようにチップの一部救済領域だけが他の救済領域よりも救済効率が低いとチップ全体の歩留まりもそれに引きずられ低下してしまう。
【０１０２】
一方、容量（１／３）Ｃ［Ｍｂｉｔ］のカラム救済領域に対して３つ以上の冗長カラムエレメントを備えれば、救済効率を上げることは可能である。しかしこれでは、容量（１／３）Ｃ［Ｍｂｉｔ］のカラム救済領域だけが必要以上に救済効率が高くなったり、単位容量あたりのリダンダンシーエレメント数が高くなることでチップ面積の増加に繋がる。また、一般にメモリアレイは、複数の同じ容量のサブアレイを繰り返し配置することにより構成され、各サブメモリアレイ内に同数ずつリダンダンシーエレメントを配置することが多いので、一部のサブアレイだけリダンダンシーエレメントを増やすことは、レイアウトおよび回路的にアレイ構成を複雑にし、パフォーマンス低下やチップ面積の増加に繋がってしまう。
【０１０３】
そこでこの実施の形態４においては、図１０に示すように、各メモリアレイの残り１／３の領域に対して、２つの冗長カラムエレメントを備え、隣接するメモリアレイＭＡ＜０＞，＜１＞における２つの容量（１／３）Ｃ［Ｍｂｉｔ］の領域をまとめて、１つのカラム救済領域ＣＲＡ＜Ｂ＞とする。こうしてまとめられた容量（２／３）Ｃ［Ｍｂｉｔ］のカラム救済領域ＣＲＡ＜Ｂ＞に対する冗長カラムエレメントは、ＣＥＬＥＭＥＮＴ＜４：７＞  の４エレメントである。
【０１０４】
この場合、一つのロウ救済領域であるメモリアレイＭＡ＜０＞と、カラム救済領域ＣＲＡ＜Ｂ＞の重複領域に注目して、この重複領域に対応する冗長ロウエレメントＲＬＥＭＥＮＴ＜０＞と、同じ重複領域に対応する冗長カラムエレメントＣＥＬＥＭＥＮＴ＜４：７＞との関係を見ると、冗長カラムエレメントＣＥＬＥＭＥＮＴ＜４：７＞の一部であるＣＥＬＥＭＥＮＴ＜４：５＞は冗長ロウエレメントＲＬＥＭＥＮＴ＜０＞と交差するが、他の一部であるＣＥＬＥＭＥＮＴ＜６：７＞は、冗長ロウエレメントＲＬＥＭＥＮＴ＜０＞と交差しない。従ってこの実施の形態は、ある重複領域について互いに交差しない冗長ロウエレメント及び冗長カラムエレメントを用いる場合と、互いに交差する冗長ロウエレメント及び冗長カラムエレメントを用いる場合とが混在しているので、先の実施の形態２の変形であることがわかる。
【０１０５】
また、メモリアレイＭＡ＜０＞内の冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞によるロウ救済領域ＭＡ＜０＞と、メモリアレイＭＡ＜１＞内の冗長カラムエレメントＣＥＬＥＭＥＮＴ＜６：７＞によるカラム救済領域は、重複領域を持ち、冗長カラムエレメントＣＥＬＥＭＥＮＴ＜６：７＞は、メモリアレイＭＡ＜０＞側の冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞とは交差せず、隣接するメモリアレイＭＡ＜１＞側の冗長ロウエレメントＲＥＬＥＭＥＮＴ＜１＞と交差している。つまり、ＲＥＬＥＭＥＮＴ＜０＞が割り当てられた救済領域ＭＡ＜０＞と、ＲＥＬＥＭＥＮＴ＜１＞が割り当てられた救済領域ＭＡ＜１＞は隣接している。この態様は、実施の形態３の変形でもある。
【０１０６】
また、図１０ではロウ救済領域ＭＡ＜０＞とカラム救済領域ＣＲＡ＜Ｂ＞との重複領域に注目すると、ロウ救済領域ＭＡ＜０＞内には重複領域以外の領域が存在し、カラム救済領域ＣＲＡ＜Ｂ＞内には重複領域以外の領域が存在するので、これは実施の形態１で説明したところの、ロウ，カラム救済領域が一部重なるように交差する形態である。
【０１０７】
この様に図１０の実施の形態では、重複領域に対応する冗長カラムエレメントＣＥＬＥＭＥＮＴ＜４：７＞が、同じ重複領域に対応する冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞と互いに交差しないＣＥＬＥＭＥＮＴ＜６：７＞を含み、その重複領域を形成するカラム救済領域ＣＲＡ＜Ｂ＞がメモリチップの一部であることがわかる。そして、このカラム救済領域ＣＲＡ＜Ｂ＞におけるカラム欠陥に対する救済には、容量（２／３）Ｃ［Ｍｂｉｔ］に対して４リダンダンシーエレメントが用意されているから、その救済効率は他のカラム救済領域ＣＲＡ＜Ａ＞，＜Ｃ＞におけると同じになっていることがわかる。
【０１０８】
従ってこの実施の形態によれば、チップ内の全ての救済領域における救済効率を必要且つ十分な値に均一に揃えることができ、高歩留まりで面積を最小化したメモリチップを実現することが可能となる。
【０１０９】
［実施の形態５］
次に実施の形態５では、メモリチップ内に存在する複数のロウ（もしくはカラム）救済領域に関して、その救済領域の容量が異なるものを混在させることで、カラム救済領域（もしくはロウ救済領域）における救済効率がチップ全体において揃うように構成される。
【０１１０】
その一例のメモリアレイ構成を図１１に示す。これは、図１０におけるカラム救済領域ＣＲＡ＜Ｂ＞のメモリアレイＭＡ＜１＞側の領域（メモリアレイの１／３の容量部分）を、メモリアレイＭＡ＜０＞  側に移動したものである。これにより、一方のメモリアレイＭＡ＜０＞に二つのカラム救済領域Ａ，Ｂが設定され、他方のメモリアレイＭＡ＜１＞に一つのカラム救済領域Ｃが設定されたことになる。従って、メモリアレイＭＡ＜０＞の容量は、（４／３）Ｃ［Ｍｂｉｔ］となり、メモリアレイＭＡ＜１＞の容量は、（２／３）Ｃ［Ｍｂｉｔ］となる。それぞれに冗長ロウエレメントＲＥＬＥＭＥＮＴ＜０＞，＜１＞が備えられている。つまりメモリチップ内に容量の異なるロウ救済領域が混在することになる。
【０１１１】
この方法でも、メモリチップ内の全てのカラム救済領域におけるカラムリダンダンシーが容量（２／３）Ｃ［Ｍｂｉｔ］に対して４エレメントとなる。従って、メモリチップ内の全てのカラム救済領域における救済効率を必要且つ十分な値に揃えることが出来、高歩留まりで面積の最小化されたチップを実現することが可能となる。
【０１１２】
ただこの実施の形態では、メモリアレイＭＡ＜０＞，＜１＞の間で、ワード線の配線長やセンスアンプ領域をワード線方向に走るセンスアンプ制御信号等の配線長が異なることになる。このため、ロウ系の回路設計には十分注意を払う必要がある。また、ロウ救済領域の容量もメモリアレイＭＡ＜０＞とメモリアレイＭＡ＜１＞とで異なるので、結果としてロウ救済領域における救済効率も異なる。従ってその違いがチップ全体の救済効率に影響しない場合に適用することが好ましい。
【０１１３】
［実施の形態６］
図１２に示す実施の形態６は、３２ＭｂｉｔＤＲＡＭに先の実施の形態４を適用した例である。この実施の形態では、ロウ及びカラム救済領域の重複領域に対応する冗長ロウエレメントと同じ重複領域に対応する冗長カラムエレメントが互いに交差しないものを含み且つ、その重複領域を形成するメモリチップの一部分であるカラム（またはロウ）救済領域を誤り検出／訂正用の検査ビット（パリティビット）用のメモリセル部とする。具体的に、メモリアレイＭＡ＜０＞，＜１＞はそれぞれ、１６Ｍｂｉｔのノーマルデータ部に、誤り検出／訂正用のパリティビットを記憶するパリティデータ部を２Ｍｂｉｔ分併設しており、メモリチップ全体で３６Ｍｂｉｔの容量を持っている。
【０１１４】
左のメモリアレイＭＡ＜０＞には、ノーマルセルアレイとは別アレイとして、複数の冗長ロウエレメントＲＥＬＥＭＥＮＴＡ＜０：ｎ＞（ｎは自然数）を含む冗長ロウアレイが配置されている。冗長ロウエレメントＲＥＬＥＭＥＮＴＡ＜０：ｎ＞のそれぞれが、１８ＭｂｉｔのメモリアレイＭＡ＜０＞内のいかなるノーマルロウエレメントを置き換えることも許容されるものとする。従って、冗長ロウエレメントＲＥＬＥＭＥＮＴＡ＜０：ｎ＞のそれぞれによるロウ救済領域は、左の１８ＭｂｉｔのメモリアレイＭＡ＜０＞全体である。
【０１１５】
同様に右のメモリアレイＭＡ＜１＞にも、冗長ロウアレイが配置されており、その中に複数の冗長ロウエレメントＲＥＬＥＭＥＮＴＢ＜０：ｎ＞（ｎは自然数）がある。この冗長ロウエレメントＲＥＬＥＭＥＮＴＢ＜０：ｎ＞によるロウ救済領域も、右の１８ＭｂｉｔのメモリアレイＭＡ＜１＞全体である。
このようにリダンダンシー用の別アレイをもつ方式は、冗長エレメントによる救済領域を大きく出来るので、置換効率を高めることが可能である。
【０１１６】
各メモリアレイＭＡ＜０＞，＜１＞は、カラム方向に、センスアンプバンク（複数のセンスアンプＳ／Ａが連続配置された領域）によって１６個のサブメモリアレイに分割されている。あるロウアドレスが入力すると、図１２に斜線で例示したように、各メモリアレイ内２箇所のサブアレイが同時に活性化され、その各サブアレイ内で１本ずつのノーマルロウエレメント、従ってチップ全体では４本のノーマルロウエレメントが同時活性化される。この４本のノーマルロウエレメントには、同一のロウアドレスが対応しており、左右のノーマルロウエレメントは独立に冗長ロウエレメントによって置き換えることが出来る。
【０１１７】
各メモリアレイＭＡ＜０＞，＜１＞の１６Ｍｂｉｔのノーマルデータ部と２Ｍｂｉｔのパリティデータ部はそれぞれ、１６個の１Ｍｂｉｔのセグメントと２個の１Ｍｂｉｔのセグメントから構成される。それぞれのセグメントには１本ずつのリダンダンシー用のスペアカラム選択線ＳＣＳＬが備わっている。ノーマルデータ部では、４セグメントずつをまとめて、４Ｍｂｉｔずつの４倍セグメント（Ｑｕａｄｒｕｐｌｅ  Ｓｅｇｍｅｎｔ）ＱＳＥＧを構成している。従って各メモリアレイＭＡ＜０＞，＜１＞に４個ずつの４倍セグメントＱＳＥＧ＜０＞〜＜３＞，ＱＳＥＧ＜４＞〜＜７＞がある。バリティデータ部は、２つのセグメントが集まって、２Ｍｂｉｔの２倍セグメント（Ｄｏｕｂｌｅ  Ｓｅｇｍｅｎｔ）ＤＳＥＧを構成しており、メモリアレイＭＡ＜０＞，＜１＞に二つの２倍セグメントＰａｒｉｔｙＤＳＥＧ＜０＞，＜１＞がある。
【０１１８】
このチップからデータをリードするときには、４本（左右のメモリアレイで２本ずつ）のノーマルロウエレメントを活性化した状態で、各４倍セグメントＱＳＥＧから１本ずつ合計８本（左右のメモリアレイで４本ずつ）のカラム選択線ＣＳＬ（図示していない）を同時活性化する。これにより、チップ全体で１６ｍ［ｂｉｔｓ］（ｍ：自然数）のデータを読み出すと共に、２つのパリティ用２倍セグメントＤＳＥＧ（Ｐａｒｉｔｙ  ＤＥＳＧ＜０＞，Ｐａｒｉｔｙ  ＤＳＥＧ＜１＞）内で１本のカラム選択線ＣＳＬを活性化し２ｍ［ｂｉｔｓ］のパリティデータを読み出す。つまり同時活性化されるロウエレメントとカラム選択線ＣＳＬの交点より、ｍ［ｂｉｔｓ］ずつデータが読み出される。またこの様に各メモリアレイＭＡ＜０＞，＜１＞から同時にデータをリード／ライトすることは、各メモリアレイＭＡ＜０＞，＜１＞内でロウエレメントを同時活性化していることから可能となっている。
【０１１９】
また、ノーマルデータ部の４倍セグメントＱＳＥＧ内の欠陥を冗長カラムエレメントで救済する場合には、４倍セグメントＱＳＥＧ内の４本のスペアカラム選択線ＳＣＳＬを使い、２つのパリティ２倍セグメントＤＳＥＧ（Ｐａｒｉｔｙ  ＤＥＳＧ＜０＞，Ｐａｒｉｔｙ  ＤＳＥＧ＜１＞）全体のなかの欠陥を冗長カラムエレメントで救済する場合には、そのなかの４本のスペアＣＳＬを使う。
【０１２０】
ここで注意しなければならないのは、この実施の形態において、３ビットの入力ロウアドレスＡＲ＜０：２＞により、メモリアレイ内で連続するスペアカラム選択線ＳＣＳＬを８分割して、それぞれを独立の冗長カラムエレメントとして用いていることである。この様に、スペアカラム選択線をロウアドレスにより分割しているのは、次のような事情を考慮した結果である。ロウエレメントが活性化されて、カラム選択線が活性化されれば、それがノーマルカラム選択線ＣＳＬであろうとスペアカラム選択線ＳＣＳＬであろうと、活性化されたロウエレメントと活性化されたカラム選択線とで指定されるセルにはリード，ライトが行われる。ここで同じ同じメモリアレイ内でロウアドレスに対応するロウエレメントが複数本同時活性化され、欠陥を含むノーマルカラム選択線ＣＳＬに対応したカラムアドレスが入力して、ノーマルカラム選択線ＣＳＬの代わりにスペアカラム選択線ＳＣＳＬが活性化すると、同じメモリアレイ内で同時に活性化された複数のロウエレメント上でノーマルカラム選択線ＣＳＬで選択されるはずだった複数のセルにはリード，ライトされずに、スペアカラム選択線ＳＣＳＬで選択される複数のセルにリード，ライトされることになる。
【０１２１】
このように、同じメモリアレイ内で同時に活性化される複数のロウエレメント上のセルは、スペアカラム選択線で置き換えるときには必ず一緒に置き換えられる。したがって同一のスペアカラム選択線を使って同時に選択され同時にリード，ライトされる、同時活性化される複数のロウエレメント（例えばワード線）上のスペアセルは同じ冗長カラムエレメントに属する必要がある。しかし、同時にリード，ライトされないロウエレメント（ワード線）上のスペアセルは同じ冗長カラムエレメントに属していなくても構わない。
【０１２２】
図１３は、スペアカラム選択線ＳＣＳＬに対するロウアドレスの割り付けにより、一つのスペアカラム選択線で複数の冗長カラムエレメントを構成する様子を、センスアンプを共有して隣接する二つのサブアレイ（メモリブロック）ＭＢ０，ＭＢ１について示している。サブアレイＭＢ０，ＭＢ１は、ロウアドレスＡＲ０，ＡＲ１によってきまるＡ，Ｂ，Ｃ，Ｄ  の４個の領域に分割されているとする。共有センスアンプ方式では、センスアンプを共有して隣接するサブアレイは同時には活性化できない。いま、ロウアドレスが入力し、このサブアレイの範囲で一本のワード線しか活性化されないとすれば、活性化されるワード線は領域Ａ，Ｂ，Ｃ，Ｄのいずれかの中にある。
【０１２３】
同時に活性化されないために同時にリード，ライトされない複数のロウエレメント（ワード線）上のスペアセルは同じ冗長カラムエレメントに属していなくても良いので、スペアカラム選択線ＳＣＳＬ上のスペアセルをロウアドレスＡＲ０，ＡＲ１で４つに分類し、それぞれのスペアセルの集合を独立な冗長カラムエレメントとすることが可能である。このようにすれば１本のスペアカラム選択線ＳＣＳＬが、ロウアドレスＡＲ０，ＡＲ１によって決まる４個の冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０：３＞で構成されるようになる。この方式は、スペアセル数を増やすことなく、冗長エレメントを増やすことができるので、面積効率の良いリダンダンシーシステムである。
【０１２４】
冗長カラムエレメントＣＥＬＥＭＥＮＴ＜０：３＞それぞれにフューズセットが対応していれば（必ずしも１対１に対応している必要はないが）、ＣＥＬＥＭＥＮＴ＜０：３＞  の各冗長カラムエレメントは異なるカラムアドレスを置換えるようにプログラムすることが可能である。各フューズセットにこのメモリアレイの全てのカラムのアドレスをプログラムできれば、ＣＥＬＥＭＥＮＴ＜０：３＞はそれぞれ、領域Ａ、Ｂ，Ｃ，Ｄの全ての欠陥セルを置換えることが可能である。つまりＣＬＥＭＥＮＴ＜０：３＞によるカラム救済領域は、それぞれＡ，Ｂ，Ｃ，Ｄということになる。
【０１２５】
また同一のスペアカラム選択線を使って同時にリード，ライトされる、同じ目もりアレイ内で同時活性化される複数のロウエレメント（ワード線）上のスペアセルは同じ冗長エレメントに属することから、同じメモリアレイ内で同時に活性化され同時にリード，ライトされるロウエレメント（ワード線）は同じロウ救済領域内になければならないことになる。
【０１２６】
上述のように、スペアカラム選択線を物理的に増やすことなく、ロウアドレスの割り付けによって実質的に冗長カラムエレメント数を増やすには、例えば米国特許第５，８９４，４４１に開示された方法その他の適当な方法を利用することができる。２ビットのロウアドレスＡＲ０，ＡＲ１で一つのスペアカラム選択線を実質４個の冗長カラムエレメントとして利用する例を、具体的に説明する。
【０１２７】
この場合、図１４に示すように、一つのスペアカラム選択線に対してロウアドレスＡＲ０，ＡＲ１によって選択される４個のヒューズセットが用いられる。図１４では、４つのヒューズセット内の１つのアドレスＡｎに対応するそれぞれ一つずつのヒューズＦＳｎ＜０：３＞と、各ヒューズデータを保持するデータラッチＬＡＴｎ＜０：３＞を示している。これらのヒューズデータは、ヒューズセット選択信号ＦＳＥＬ＜０：３＞が入るヒューズセット選択回路５１により選択されて、アドレス比較回路であるＥＸＯＲゲート５２に転送される。
【０１２８】
選択信号ＦＳＥＬ＜０：３＞は、図１５に示すように、ロウアドレスＡＲ０，ＡＲ１をデコードするデコード回路５３により生成される。この選択信号ＦＳＥＬ＜０：３＞は、カラムアドレスが入力される前に発生され、ヒューズセット選択回路５１に与えられる。従って、活性化されたロウエレメントに対応するカラム救済領域に割り付けられた冗長カラムエレメントに対応するヒットする可能性のあるヒューズセットをロウアドレスにより選択し、図１４のように、複数のヒューズセットをアドレス比較回路以降の回路を共有することができる。
【０１２９】
これにより、一つのスペアカラム選択線を４分割した部分を、独立の冗長カラムエレメントとし、それぞれに割り当てられたカラム救済領域の不良に対して、カラム置換制御を行うことが可能になる。
【０１３０】
図１２の３２ＭｂｉｔＤＲＡＭでは、この様なやり方で３ビットの入力ロウアドレス（ＡＲ＜０：２＞）によりスペアカラム選択線ＳＣＳＬを８分割して８つの冗長カラムエレメントとしている。従って、ノーマルデータ部の各４倍セグメントＱＳＥＧ＜０：７＞内及びパリティデータ部の２つの２倍セグメントｐａｒｉｔｙＤＳＥＧ＜０：１＞全体は、それぞれ８つのカラム救済領域に分割されている。図１２の各ＱＳＥＧ＜０：７＞内及び２つのＰａｒｉｔｙＤＳＥＧ＜０：１＞全体内の同時活性化された２つの領域（斜線部）は、ロウアドレスＡＲ＜０：２＞の同じ組に対応するので、同じ冗長カラムエレメントの救済領域に属し、リンクされた部分救済領域と呼ばれる。
【０１３１】
例えば、冗長ロウエレメントＲＥＬＥＭＥＮＴＡ＜０：ｎ＞によるロウ救済領域である左側のメモリアレイＭＡ＜０＞と、２つのＰａｒｉｔｙＤＳＥＧ＜０：１＞全体内の１／８の領域であるカラム救済領域とが重なる重複領域は、ＰａｒｉｔｙＤＳＥＧ＜０＞の２つの斜線領域である。この重複領域に対応する冗長ロウエレメントＲＬＥＭＥＮＴＡ＜０：ｎ＞は、ＰａｒｉｔｙＤＳＥＧ＜０＞内のスペアカラム選択線ＳＣＳＬに属する、この重複領域に対応する冗長カラムエレメントとは交差するが、隣のメモリアレイＭＡ＜１＞のＰａｒｉｔｙＤＳＥＧ＜１＞内のスペアカラム選択線ＳＣＳＬに属する、同じ重複領域に対応する冗長カラムエレメトとは交差しない。
【０１３２】
つまり、ＰａｒｉｔｙＤＳＥＧ＜０＞内のスペアカラム選択線ＳＣＳＬで冗長ロウエレメントＲＬＥＭＥＮＴＡ＜０：ｎ＞上のセルを選択することが出来るが、Ｐａｒｉｔｙ  ＤＳＥＧ＜１＞内のスペアカラム選択線ＳＣＳＬによってＲＬＥＭＥＮＴＡ＜０：ｎ＞上のセルを選択することはできないのである。従って、この実施の形態は、先の実施の形態２の一態様であることもわかる。
【０１３３】
また、ＰａｒｉｔｙＤＳＥＧ＜１＞内のスペアカラム選択線ＳＣＳＬに属する、上記二つの重複領域に対応する冗長カラムエレメントは、その２つの重複領域を形成するロウ救済領域（左側のメモリアレイＭＡ＜０＞）と隣接するロウ救済領域（右側のメモリアレイＭＡ＜１＞）に対応する冗長ロウエレメントＲＬＥＭＥＮＴＢ＜０：ｎ＞と交差している。これは実施の形態３の一態様でもある。
【０１３４】
カラムリダンダンシーについて見ると、パリティセルデータ部は、２つの２倍セグメントＤＳＥＧ（ＰａｒｉｔｙＤＳＥＧ＜０：１＞）からなる４Ｍｂｉｔ部の１／８の領域であるカラム救済領域（５１２Ｋｂｉｔ）に対して、４つの冗長カラムエレメントがある。これは、ノーマルデータ部のカラム救済領域におけるカラムリダンダンシー効率と同じであることから、実施の形態４の一態様でもあることがわかる。
【０１３５】
ノーマルデータ部に対してパリティデータ部は、中途半端な容量であるので、一般にパリティデータ部の救済効率を、ノーマルデータ部のそれと揃えることは難しい。しかし、複数の（例えばこの実施の形態のように二つの）メモリアレイにまたがるパリティデータ部を一つのカラム救済領域とすれば、パリティデータ部の救済効率を、ノーマルデータ部のそれと揃えることが可能となる。これにより、パリティデータ部を含むメモリチップ内の全ての救済領域における救済効率を必要且つ十分な値に揃えることが出来るので、高歩留まりで面積の最小化されたチップを実現することが可能となる。
【０１３６】
ところでこの実施の形態６では、パリティデータ部内の、ロウ救済領域であるメモリアレイＭＡ＜０＞とカラム救済領域の重複領域内のセルを選択するためのノーマルロウエレメントは、重複領域内のセルを選択するためのノーマルカラム選択線ＣＳＬの１／８の部分を置き換える、メモリアレイＭＡ＜１＞内のスペアカラム選択線ＳＣＳＬの１／８の部分である冗長カラムエレメントと交差しないが、その重複領域内のセルを選択するためのノーマルカラムエレメントは、その重複領域内のセルを選択するためのノーマルロウエレメントを置き換える、別アレイ内の冗長ロウエレメントと交差していると言える。
【０１３７】
ここで、ノーマルロウエレメントが冗長カラムエレメントと交差しないとは、そのノーマルロウエレメントを選択する際に冗長カラムエレメント上のセルが選択されないということ、即ちそのノーマルロウエレメントが冗長ロウエレメントによって置き換わる場合でも、冗長カラムエレメント上でその置き換わるノーマルロウエレメントのロウアドレスに対応するセルが、必ずしも置き換わるわけではないということである。ここで”必ずしも”と言ったのは、冗長カラムエレメント上でその置き換わるノーマルロウエレメントのロウアドレスに対応するセルを選択する別のノーマルロウエレメントも別の冗長ロウエレメントによって置き換わる場合は、その限りでないからである。
【０１３８】
また、重複領域内のセルを選択するためのノーマルカラムエレメントが別アレイ内の冗長ロウエレメントと交差していると言えるのは、ノーマルカラム選択線ＣＳＬの１／８の部分であるノーマルカラムエレメントを含むノーマルカラム選択線ＣＳＬを選択することによって、冗長ロウエレメント上のセルを選択することが可能だからである。そのノーマルカラムエレメントが冗長カラムエレメントで置き換わる場合には、冗長ロウエレメント上でその置き換わるノーマルカラムエレメントのカラムアドレスに対応するセルも置き換わる。
【０１３９】
図１０の例では、二つのメモリアレイＭＡ＜０＞，＜１＞の全容量２Ｃを３分割して、ノーマルデータ領域とパリティデータ領域を設定した。また、図１２の例では、二つのメモリアレイＭＡ＜０＞，＜１＞の全容量２Ｃを９分割して、ノーマルデータ領域とパリティデータ領域を設定した。これらの実施の形態は、より一般化すれば、二つのメモリアレイＭＡ＜０＞，＜１＞の全容量２ＣをＭ（３以上の整数）分割して、ノーマルデータ領域とパリティデータ領域を設定することができる。
【０１４０】
このとき、ノーマルデータ領域として、それぞれＮ（２以上の整数）個の冗長カラムエレメントを含む容量２Ｃ／Ｍの第１のカラム救済領域が、（Ｍ−１）／２個ずつメモリアレイＭＡ＜０＞，＜１＞に設定される。パリティデータ領域としては、二つのメモリアレイＭＡ＜０＞，＜１＞にまたがるように容量Ｃ／Ｍずつの容量２Ｃ／Ｍの第２のカラム救済領域が設定される。これにより、ノーマルデータ領域とパリティデータ領域のカラム救済効率は同じになる。
【０１４１】
［実施の形態７］
図１６Ａ，Ｂは、この発明を、階層的なワード線を持つ半導体メモリに適用した実施の形態である。階層的なワード線方式では、図１６Ａに示すように、１本の低抵抗のメインワード線ＭＷＬに対して、複数本のサブワード線ＳＷＬが配置される。サブワード線ＳＷＬは、メインワード線ＭＷＬの複数箇所に接続されるサブワード線ドライバＳＷＬＤＲＶにより駆動される。ここで、一つのメインワード線ＭＷＬが複数のロウアドレスに対応して、メインワード線ＭＷＬの数カ所それぞれで複数のサブワード線ドライバＳＷＬＤＲＶが接続されてもよいし（駆動されるサブワード線ＳＷＬそれぞれに別ロウアドレスが対応）、或いは一つのメインワード線ＭＷＬが一つのロウアドレスに対応して、メインワード線ＭＷＬの数カ所の接続箇所それぞれで一つのサブワード線ドライバＳＷＬＤＲＶがメインワード線ＭＷＬと接続されるようにしてもよい。
【０１４２】
この様に、階層的なワード線方式では、論理的に１本の（一つのロウアドレスが対応する）ワード線が細かく分割された複数のサブワード線により構成される。そして図１６Ｂに破線で示したように、複数のサブワード線ＳＷＬが同時活性化される。これにより、サブワード線の長さを短くすることができる結果、ワード線遅延を小さくして高速動作が可能になる。またメインワード線に接続される一部のサブワード線ドライバのみを活性化することで、活性化されるアレイ領域を限定することができ、これにより、同時動作するセンスアンプ数を減らして消費電力を低く抑えたり、センスアンプ動作時の内部電源ノイズを抑えてセンスアンプ動作を高速化できるといった利点が得られる。
【０１４３】
この様な階層ワード線方式において、ロウリダンダンシーの救済効率を上げるためには、置き換えを１本又は複数本のメインワード線単位で行うのではなく、１本のサブワード線単位で又はメインワード線と直交する方向に並んだ複数本のサブワード線単位で行ったり、メインワード線と直交する方向に並んだ複数のサブワード線又は１本のサブワード線をワード線の長手方向に幾つかずつまとめて置き換えの単位とすることが考えられる。これに対応して、冗長ロウエレメントは、ワード線と直交する方向に配置された複数本又は１本のスペアサブワード線により構成したり、或いは、これらをワード線の長手方向に幾つかまとめて冗長ロウエレメントとすることができる。ここで冗長ロウエレメントを構成する、ワード線と直交する方向に配置された複数本のスペアサブワード線は、必ずしも連続して配置されている必要はない。また１本又は複数本のスペアサブワード線をワード線の長手方向に幾つかまとめて冗長ロウエレメントとする場合も、必ずしも連続するものをまとめる必要はない。
【０１４４】
この様なロウリダンダンシーシステムにおいて、サブワード線の長さを短くしていくと、ロウ救済領域のワード線方向の幅の、カラム救済領域のワード線方向の幅に対する相対的な比が小さくなると考えられる。同時に、冗長カラムエレメントの数が一定なら、冗長ロウエレメントと交差する冗長カラムエレメントの数が少なくなると考えられる。更に、サブワード線の長さを短くすると、冗長カラムエレメントと一切交差しない冗長ロウエレメントが出てくる場合もある。
【０１４５】
図１６Ｂは、サブワード線ＳＷＬの層に着目して、メモリアレイのレイアウトと共にリダンダンシーシステムを示している。ここでは、ある冗長ロウエレメントＲＥＬＥＭＥＮＴにより救済され得るロウエレメントの集合であるロウ救済領域は、ワード線と直交する方向に１列に並んだ複数のサブワード線ドライバＳＷＬＤＲＶによって駆動される複数のサブワード線ＳＷＬで構成される。このロウ救済領域とこれに対してワード線方向に隣接するロウ救済領域とは、各ロウ救済領域を構成するサブワード線ＳＷＬが物理的に（空間的に）が入れ子構造となるように構成される。冗長ロウエレメントＲＥＬＥＭＥＮＴは、１本のスペアサブワード線ＳＳＷＬ或いは、ワード線と直交する方向に配置された複数本のスペアサブワード線ＳＳＷＬにより、或いは１乃至複数本のスペアサブワード線ＳＳＷＬの複数個を、ワード線方向に幾つかまとめた形で構成される。このとき、冗長ロウエレメントを複数本のスペアサブサブワード線ＳＳＷＬで構成する場合に、それらの複数本は連続配置されたものでもよいし、必ずしも連続しなくてもよい。
【０１４６】
図１６Ｂでは、１本乃至複数本のスペアカラム選択線からなる一つの冗長カラムエレメントＣＥＬＥＭＥＮＴとこれにより救済される一つのカラム救済領域ＣＲＡを示しているが、このカラム救済領域ＣＲＡに、３つのロウ救済領域ＲＲＡ＜ａ＞，＜ｂ＞，＜ｃ＞が含まれ、二つのロウ救済領域ＲＲＡ＜ｄ＞，＜ｅ＞が交差している。
【０１４７】
冗長ロウエレメントのうち、ロウ救済領域ＲＲＡ＜ａ＞とカラム救済領域ＣＲＡの重複領域に対応するＲＥＬＥＭＥＮＴ＜Ａ＞は、その重複領域に対応する冗長カラムエレメントＣＥＬＥＭＥＮＴと交差するが、別のロウ救済領域ＲＲＡ＜ｃ＞とカラム救済領域の重複領域に対応するＲＥＬＥＭＥＮＴ＜Ｂ＞は、その重複領域に対応する冗長カラムエレメントＣＥＬＥＭＥＮＴと交差しない。
【０１４８】
図１７を参照して、この実施の形態の階層ワード線方式でのロウリダンダンシー方式を具体的に説明する。カラムリダンダンシーについてはここでは説明しないが、先の各実施の形態で説明したいずれの方式も適用できる。セルアレイは、図１７に示すように、複数のメモリアレイＭＡ＜０＞，＜１＞，＜２＞，…を有する。これらのメモリアレイにまたがって、メインワード線ＭＷＬ（代表的に１本のみ示している）が配設され、各メモリアレイ毎にメインワード線ＭＷＬにより同時に選択されるサブワード線ＳＷＬが配設される。これらのサブワード線ＳＷＬがそれぞれメモリアレイ内のワード線方向に配置された複数のメモリセルを選択するために用いられる。各サブワード線ＳＷＬが不良ロウ置換の単位であるノーマルロウエレメントとなる。
【０１４９】
ロウデコーダは、メインワード線ＭＷＬを選択するメインワード線デコーダ６１と、各メモリアレイ毎に設けられたサブワード線ＳＷＬを駆動するサブワード線デコーダ６２を有する。各サブワード線デコーダ６２内には、選択されたメインワード線ＭＷＬに対応するサブワード線ＳＷＬを駆動するためのサブワード線ドライバ６３がある。
【０１５０】
メインワード線ＭＷＬに対応して、スペアメインワード線ＳＭＷＬが、メモリアレイにまたがって少なくとも一本配設される。このスペアメインワード線ＳＭＷＬにより同時に選択されるスペアサブワード線ＳＳＷＬが各メモリアレイ内に、冗長ロウエレメントとして配設される。これらのスペアサブワード線ＳＳＷＬは、スペアメインワード線ＳＭＷＬにより選択され、スペアワード線デコーダ６２内のスペアサブワード線トライバ６４により駆動されて、スペアセルを選択する。
【０１５１】
各スペアワード線デコーダ６２毎に、ロウ置換制御回路６５が用意される。このロウ置換制御回路６５は、先に図６で説明したロウ置換制御回路３１ａ，３１ｂと同様に、不良アドレス記憶回路と、アドレス比較回路とを有する。ロウアドレス信号線６７を転送されるロウアドレスデータＲＡは、メインワード線デコーダ６１，各サブワード線デコーダ６２に供給されると同時に、各ロウ置換制御回路６５にも供給される。
【０１５２】
ロウ置換制御回路６５は、不良アドレスが入力されたときに、スペアメインワード線ＳＭＷＬを活性化するための第１の活性化信号６８と、スペアサブワード線ＳＳＷＬを活性化するための第２の活性化信号６９を出力する。第１の活性化信号６８は、メインワード線デコーダ６１に送られて、スペアメインワード線ＳＭＷＬを活性化する。但しこのとき、選択されているノーマルメインワード線ＭＷＬは非活性化することなく、活性状態を保つ。これは、メインワード線ＭＷＬにより同時に選択される複数のサブワード線ＳＷＬの一部のみを置き換えるために必要な条件である。
【０１５３】
あるロウ置換制御回路６５から出力される第２の活性化信号６９は、メインワード線ＭＷＬで選択されている複数のサブワード線ＳＷＬのうち欠陥サブワード線ＳＷＬを非活性化し、スペアワード線で選択される対応するスペアサブワード線線ＳＳＷＬを活性化する。この様な制御により、図１７に示した例では、メモリアレイＭＡ＜２＞内の欠陥のサブワード線ＳＷＬが同じメモリアレイＭＡ＜２＞内のスペアサブワード線ＳＳＷＬで置き換えられる。
【０１５４】
なお、図１７において、メインワード線ＭＷＬやスペアメインワード線ＳＭＷＬは、一つの信号線で構成される場合もあり、また相補的な二つの信号線の場合もある。また、各メモリアレイ内で一つのメインワード線ＭＷＬにより選択されるサブワード線ＳＷＬが、メインワード線と直交する方向に複数本配列されることもある。この場合、スペアサブワード線ＳＳＷＬも同様に、各メモリアレイ内で一つのスペアメインワード線ＳＭＷＬに対して複数本配列される。
【０１５５】
そしてこの場合、メインワード線と直交する方向に複数本配列されるサブワード線ＳＷＬの束を一つのロウエレメントとし、複数本のスペアサブワード線ＳＳＷＬの束を一つの冗長ロウエレメントとして置換することもできる。この場合には、ロウエレメントが同時活性化されている状態とは、各ロウエレメント内でいずれかのサブワード線が活性化されている状態をいう。
【０１５６】
或いは、メインワード線と直交する方向に複数本配列されるサブワード線ＳＷＬのそれぞれを一つのロウエレメントとし、複数本のスペアサブワード線ＳＳＷＬのそれぞれを一つの冗長ロウエレメントとして置換することもできる。後者の置換制御を行うためには、各サブワード線，各スペアサブワード線毎に別々のロウアドレスまたはリダンダンシー専用のロウアドレスが割り付けられる。従って、ロウ置換制御回路６５においても、そのロウアドレス情報を反映して活性化信号６９を発生するように、アドレス記憶回路がプログラムされる。そして、発生される活性化信号６９が、そのリダンダンシー専用のロウアドレス情報を有することになる。更に、スペアワード線が複数ある場合には、第１の活性化信号６８が、各スペアメインワード線を選択的に選ぶためのリダンダンシー専用のアドレス情報を含むようにすればよい。
【０１５７】
以上では、階層的なワード線方式の場合を説明したが、階層的なカラム選択線方式の場合も同様のリダンダンシーシステムを構成することができる。この場合、１本のメインカラム選択線に対して、複数本のサブカラム選択線が配置され、サブカラム選択線は、メインカラム選択線の複数箇所に接続されるサブカラム選択線ドライバにより駆動される。冗長カラムエレメントは、カラム選択線と並行して配置された１本のスペアサブカラム選択線により、或いはこれをカラム選択線方向に幾つかまとめた形で構成される。このとき、冗長カラムエレメントを複数本のスペアサブカラム選択線で構成する場合に、それらの複数本は連続配置されたものでもよいし、必ずしも連続しなくてもよい。
【０１５８】
また、冗長カラムエレメントは、上述したように１本のスペアカラム選択線、或いはこれをロウアドレスにより分割した一部で構成する場合の他、１対乃至複数対のスペアビット線（或いはその一部）を用いることもできる。
【０１５９】
【発明の効果】
以上述べたようにこの発明によれば、救済効率の高いリダンダンシーシステムが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体メモリのリダンダンシーシステムを示す図である。
【図２】カラム救済領域とロウ救済領域が一部重なる例を示す図である。
【図３】ロウ救済領域がカラム救済領域に含まれる例を示す図である。
【図４】カラム救済領域がロウ救済領域に含まれる例を示す図である。
【図５】ロウ救済領域とカラム救済領域が完全一致する例を示す図である。
【図６】置換制御回路部の構成を示す図である。
【図７】同置換制御回路の具体恒例例を示す図である。
【図８】同置換制御回路の一つのヒューズデータラッチ回路の構成を示す図である。
【図９】この発明の他の実施の形態による半導体メモリのリダンダンシーシステムを示す図である。
【図１０】この発明の他の実施の形態による半導体メモリのリダンダンシーシステムを示す図である。
【図１１】この発明の他の実施の形態による半導体メモリのリダンダンシーシステムを示す図である。
【図１２】この発明の他の実施の形態による半導体メモリのリダンダンシーシステムを示す図である。
【図１３】同実施の形態における冗長カラムエレメントの設定法を説明するための図である。
【図１４】スペアカラム選択線を４分割利用する場合のヒューズセット回路の構成を示す図である。
【図１５】ロウアドレスによるヒューズセット選択信号生成回路の構成を示す図である。
【図１６Ａ】この発明の他の実施の形態による半導体メモリの階層的ワード線構成を示す図である。
【図１６Ｂ】同階層的ワード線構成のサブワード線層のレイアウトを示す図である。
【図１７】同実施の形態のロウ置換制御回路部の構成例を示す図である。
【図１８】従来例の半導体メモリのリダンダンシーシステムを示す図である。
【図１９】同従来例のロウ救済領域とカラム救済領域の重複領域での欠陥置換の様子を示す図である。
【図２０】従来技術の問題を説明するためのメモリチップ構成を示す図である。
【符号の説明】
ＭＡ＜０：１＞…メモリアレイ、ＲＥＬＥＭＥＮＴ＜０：１＞…冗長ロウエレメントＣＥＬＥＭＥＮＴ＜０：１＞…冗長カラムエレメント。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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