(57)【特許請求の範囲】
【請求項１】
データラインに信号を出力するための信号増幅手段と、
サンプリング信号によりオンオフされ、出力部に設けられたサンプリング容量へのデータ信号の取り込みを制御するサンプルホールドスイッチと、
Ｒ／Ｗ信号によりオンオフされ、前記サンプリング容量から前記信号増幅手段の入力部への信号伝送を制御するＲ／Ｗスイッチと、
を備え、
各データライン毎に前記サンプルホールドスイッチと前記Ｒ／Ｗスイッチとの直列回路を２組並列に設け、前記各組の直列回路の前記サンプルホールドスイッチと前記Ｒ／Ｗスイッチとを、１水平走査期間毎に交互に動作させ、前記２組の直列回路を１水平走査期間毎に交互に駆動するマトリックスディスプレイのデータライン駆動回路であって、
前記Ｒ／Ｗ信号のオン時刻を前記サンプリング信号の１水平走査期間内でのオン時刻よりも、前記信号増幅手段の出力の立ち上がり時間の１／２より大きな時間、早めたことを特徴とするマトリックスディスプレイのデータライン駆動回路。
【請求項２】
１水平走査期間が終わるまで前記Ｒ／Ｗスイッチをオン状態に保持していることを特徴とする請求項１記載のマトリックスディスプレイのデータライン駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶ディスプレイ等の複数の電極をもつマトリックスタイプのディスプレイデバイスのデータラインを駆動する回路に関するものである。
【０００２】
【従来の技術】
図２４に特開平７−３２７１８５号公報に示された従来のＴＦＴ液晶ディスプレイのデータライン駆動回路を示す。線順次駆動方式によるデータライン駆動回路１は、図に示すように、シフトレジスタ１１と、複数のバッファ回路（図中、ＡＭＰ）１２と、複数のサンプルホールドスイッチ（図中、ＳＳ１）１４と、Ｒ／Ｗスイッチ（図中、ＳＳ２）１５と、サンプリング容量１６と、ホールド容量１７と、ＯＰアンプ１８とを備えている。
【０００３】
サンプルホールドスイッチ１４、Ｒ／Ｗスイッチ１５は同様の回路で構成されて直列接続されており、サンプルスイッチ１４は図２５に示すようにｐチャンネルＭＯＳトランジスタ１４ｂとｎチャンネルＭＯＳトランジスタ１４ａとで構成されたトランスファーゲートのスイッチである。サンプルホールドスイッチ１４は、バッファ回路１２を経たシフトパルスＮ１〜Ｎｍに同期して開閉し、Ｒ／Ｗスイッチ１５は、データ転送信号線ＴＲＦにて送られてきた制御信号に同期して開閉するようになっている。
【０００４】
サンプリング容量１６は、サンプルホールドスイッチ１４の出力段に設けられており、サンプルホールドスイッチ１４によりサンプリングされたデータ（アナログ映像信号）を蓄えるようになっている。また、ホールド容量１７は、Ｒ／Ｗスイッチ１５の出力段に設けられており、Ｒ／Ｗスイッチ１５によりサンプリング容量１６から転送されたデータ（アナログ映像信号）を蓄えるようになっている。
【０００５】
このとき、サンプリング容量１６の容量値をＣｓ、ホールド容量１７の容量値をＣｈ、サンプルホールドスイッチ１４によって保持されたデータの電圧値をＶ０とした場合、ホールド容量１７に発生するデータの電圧値は、入力されたＶ０よりも小さく、Ｖ０Ｃｓ／（Ｃｓ＋Ｃｈ）に減っている。ＣｓとＣｈが同程度だと、上記式より分かるように所望値の２倍のデータを入力しなければならなくなり、映像信号発生回路部分の消費電力が増えてしまう。よって、Ｃｓ＞１０Ｃｈ程度に設計される。
【０００６】
上記のように構成されるデータ信号線駆動回路１では、ある水平走査期間において、映像信号線ＳＩＧに入力された映像信号が、サンプルホールドスイッチ１４によりサンプリングされた後、一旦サンプリング容量１６に蓄えられる。そして、蓄えられた映像データ（電荷）は、次の水平走査期間においてＲ／Ｗスイッチ１５を介してホールド容量１７に転送されて保持される。
【０００７】
そして、次の水平走査期間において、ホールド容量１７に保持されている電圧と同じレベルの信号が、ＯＰアンプ１８を介してデータ信号線ＳＬ１〜ＳＬｍに出力される。ホールド容量１７は、データ信号線ＳＬ１〜ＳＬｍの容量に比べて小さいので、電荷の容量分割によってデータ信号線ＳＬ１〜ＳＬｍに書込まれる信号レベルが小さくなる。このため、ＯＰアンプ１８により信号の増幅がなされている。
【０００８】
図２６は従来の制御信号のタイミングチャートであり、そのときのＮ１、Ｎ２、Ｎ３、ＴＲＦ、水平走査１ライン目、２ライン目、３ライン目のタイミングチャートを示している。
【０００９】
従来、上記ＴＦＴ液晶ディスプレイ用データライン駆動回路は、Ｓｉ基板上に形成したトランジスタから成るＩＣを組合わせて構成されていた。これに対して、近年、上記駆動回路を低温プロセスにより、液晶パネルと同じガラス基板上に形成することが進められている。駆動回路をガラス基板上に形成することにより、液晶パネルと駆動回路を一体化することができ、装置の小型化、配線数低減による高信頼化の利点が得られる。また、駆動回路を形成する基板をＳｉからガラスにすることにより、コストが低減される。
【００１０】
液晶ディスプレイにて、良好な画像を得るために、データライン駆動回路の出力電圧誤差の低減が重要な課題となっている。出力電圧誤差の原因として、例えば、１．トランジスタのＯＦＦ時の漏れ電流、２．ホールド容量における残留電荷、３．トランジスタ内の容量結合によるフィードスルー現象がある。これらの現象は、特に低温プロセスによってガラス基板上で形成された多結晶Ｓｉを用いる場合に顕著となる。以下、それぞれの原因により発生する課題について説明する。
【００１１】
サンプリング容量１６の容量値は、サンプルホールドスイッチ１４の０Ｎ抵抗とサンプルホールドスイッチ１４のゲートが開いている時間で決まる。ガラス基板上に低温プロセスによって形成された多結晶Ｓｉのトランジスタ性能は、Ｓｉ基板上に形成されたトランジスタに比べて劣る。多結晶ＳｉのｎチャンネルＭＯＳトランジスタのＶｇ−Ｉｄ特性を図２７に示す。Ｗ／Ｌ＝１０μｍ／５μｍである。Ｖｇ＝５ＶのときのｎチャンネルＭＯＳトランジスタＯＮ電流は１０-4Ａと読み取れるので、ｐチャンネルＭＯＳトランジスタも同程度と考えると、トランスファーゲートで構成されたサンプルホールドスイッチ１４のＯＮ抵抗は、Ｖｇ＝５Ｖのとき２５ｋΩ（Ｒとおく）になる。例えば、ＳＶＧＡ（８００×６００画素）のＴＦＴ液晶ディスプレイ用データライン駆動回路を８分割する（パネルを８分周して各ブロックごとに駆動する）ことを考えると、クロック周波数が５ＭＨｚ程度になるので、サンプルホールドスイッチ１４が開いている時間は２００ｎｓｅｃ（ｔとおく）である。このときのサンプリング容量１６の容量値Ｃｓは、所望値との誤差０．１％とすると、Ｖ０（１−ｅ-t/CsR）＝０．９９９から、Ｃｓ＝１．２ｐＦとなる。ホールド容量１７の容量値ＣｈはＣｓの１／１０程度が望ましいので、Ｃｈ＝１２０ｆＦになる。
【００１２】
【発明が解決しようとする課題】
ガラス基板上に低温プロセス多結晶Ｓｉによって形成された、上記のような従来のデータライン駆動回路では、ホールド容量１７の容量値Ｃｈをあまり大きくすることができず、多結晶ＳｉのＭＯＳトランジスタのＯＦＦ電流が大きいため、せっかくホールド容量１７に蓄積した電荷（映像データ）が、Ｒ／Ｗスイッチ１５を通ってサンプリング容量１６にリークしてしまい、設定した電圧値との誤差を生じてしまう問題があった。
【００１３】
例えば、図２７に示した多結晶ＳｉのｎチャンネルＭＯＳトランジスタの特性より、ＯＦＦ電流は、Ｖｇ＝−１Ｖをみると、１×１０-10 Ａである。トランスファーゲートのｐチャンネルＭＯＳトランジスタも同程度の性能とすると、Ｒ／Ｗスイッチ１５のリーク電流は２×１０-10 Ａになる。ホールド容量１７の容量値Ｃｈを上記で設定したように１２０ｆＦ、１ラインの走査時間を２８μｓｅｃ  （１／６０ｓｅｃ／６００ライン）とすると、まずはじめの２８μｓｅｃは、サンプリング容量１６に蓄積された電圧を５Ｖ、ホールド容量１７に発生している電圧０Ｖとすると、信号線ＳＩＧとホールド容量１７にリークするので、所望値との最大誤差電圧は、
ΔＶ１＝２８×１０-6・２×１０-10・２／１．２×１０-12＝９．３ｍＶ
次に、後の２８μｓｅｃは、サンプリング容量１６に発生している電圧を０Ｖ、ホールド容量１７に蓄積している電圧を５Ｖとすると、所望値との最大誤差電圧は、
ΔＶ２＝２８×１０-6・２×１０-10／１２０×１０-15＝４７ｍＶ
になる。よって、トータルの所望値との最大誤差電圧は、
ΔＶ１＋ΔＶ２＝５６ｍＶ
になる。この電圧は０〜５Ｖを２５６レベルで制御した場合、１ビット当たり２０ｍＶになるので、３ビット近いずれになってしまう。
【００１４】
従来のデータライン駆動回路のスイッチは、トランスファーゲートになっている。前述のように、スイッチが並列に接続されているため、リーク電流が大きいという問題がある。ｎチャンネルＭＯＳトランジスタか、あるいはｐチャンネルのどちらか一方だけでスイッチ部を構成すれば、リーク電流が半分になり、低温多結晶ＳｉＴＦＴのデータライン駆動回路の出力誤差が低減される。
【００１５】
また、従来のデータライン駆動回路は、ホールド容量１７の電荷（映像データ）を１水平走査時間ごとにリセットしていないため、ホールド容量１７に残っている電荷分、次にＲ／Ｗスイッチ１５を介してサンプリング容量１６から転送されてくるデータ（電荷）に誤差が発生する。
【００１６】
例えば、前水平走査期間にホールド容量１７に５Ｖ蓄積されていた場合、次の水平走査期間に０Ｖのデータが送られてくると、ホールド容量１７に発生する電圧Ｖｈは、Ｖｈ＝０Ｖとなるべきところが、
Ｖｈ＝（５Ｃｈ＋０）／（Ｃｓ＋Ｃｈ）＝４５５ｍＶ
になってしまう。もちろん、常に一定の残留電荷が、データをホールド容量１７に転送する前に残っていれば問題がない。例えば、以前のデータが５Ｖではなく０Ｖとだったとすると、０Ｖのデータが送られてきた場合のホールド容量１７に発生する電圧は０Ｖである。このことから分かるように以前のデータによって、０Ｖという入力データが出力時に０〜４５５ｍＶの間で変化してしまう。この最大の誤差電圧４５５ｍＶは、１ビット当たりのホールド電圧２０ｍＶの２０倍以上に相当し非常に大きな誤差になる。
【００１７】
また、低温プロセス多結晶Ｓｉで構成されたＭＯＳトランジスタの性能は、単結晶ＳｉのＭＯＳトランジスタと比較して移動度が１／１０〜１／５と悪い。このトランジスタを使ってサンプルホールドスイッチ１４、Ｒ／Ｗスイッチ１５を構成すると、数百ｎｓｅｃの間にサンプリング容量、ホールド容量の電荷を充放電しなければならないため、トランジスタサイズはおのずと大きくなってしまう。（ドレイン電流はゲートの幅Ｗに依存して大きくなるため。）トランジスタサイズが大きくなると、ゲート−ソース容量、ゲート−ドレイン容量、ＯＮ時のゲート容量が大きくなり、この容量はサンプリング容量１６、ホールド容量１７に比べて無視できなくなる。各スイッチはトランスファーゲート構成であるため、容量結合によるフィードスルーで生じる電荷量の変化は小さいとはいえ、映像データの最終値と入力値との間に誤差を生じてしまう。この誤差により入力値を補正しなければならず、Ｒ／Ｗスイッチ１５をＯＦＦにしてＯＰアンプに入力するデータを確定するため、ＯＦＦ時のフィードスルーによって電荷が引き抜かれ、入力値よりも最終値は小さくなる。ホールド容量１７の容量値が上述のように小さいため、この変化量は大きい。よって、これを補正するためデータはあるバイアス値を持って入力しなければならない。これは、データライン駆動回路の負担が大きくなるという問題がある。具体的にいうと、各スイッチ１４、１５のゲート信号をレベルシフトしなければならず、そのレベルシフターを駆動するためにシフトレジスタ等の駆動電圧を上げなければならないことから、消費電力が大きくなる。また回路規模も大きくなるという問題を生じる。
【００１８】
本発明は、従来技術の前記の問題点を解決するためになされたものであり、映像信号のデータ精度を改善し、回路規模と消費電力を削減することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の第１の構成によるマトリックスディスプレイのデータライン駆動回路は、データラインに信号を出力するための信号増幅手段と、サンプリング信号によりオンオフされ、出力部に設けられたサンプリング容量へのデータ信号の取り込みを制御するサンプルホールドスイッチと、Ｒ／Ｗ信号によりオンオフされ、前記サンプリング容量から前記信号増幅手段の入力部への信号伝送を制御するＲ／Ｗスイッチとを備え、各データライン毎に前記サンプルホールドスイッチと前記Ｒ／Ｗスイッチとの直列回路を２組並列に設け、前記各組の直列回路の前記サンプルホールドスイッチと前記Ｒ／Ｗスイッチとを、１水平走査期間毎に交互に動作させ、前記２組の直列回路を１水平走査期間毎に交互に駆動するマトリックスディスプレイのデータライン駆動回路であって、前記Ｒ／Ｗ信号のオン時刻を前記サンプリング信号の１水平走査期間内でのオン時刻よりも、前記信号増幅手段の出力の立ち上がり時間の１／２より大きな時間、早めたものである。
【００２０】
また、本発明の第２の構成によるマトリックスディスプレイのデータライン駆動回路は、上記第１の構成に加え、１水平走査期間が終わるまで前記Ｒ／Ｗスイッチをオン状態に保持しているものである。
【００２１】
【発明の実施の形態】
実施の形態１．
図１に実施例を示す。図にはデータライン駆動回路に含まれている一部分で、ＲＧＢの内の１列目が示されている。Ｒｓｉｇは映像信号ライン、１４１は奇数行サンプルホールドスイッチ、１４２は偶数行サンプルホールドスイッチ、１５１は奇数行Ｒ／Ｗスイッチ、１５２は偶数行Ｒ／Ｗスイッチ、１６１は奇数行用、１６２は偶数行用のサンプリング容量であり、１ＲｏｕｔはＯＰアンプに接続されている。ホールド容量１７１はＯＰアンプの入力容量を用いて構成している。１０１はＯＰアンプの入力容量に書込まれている電圧（映像データ）を電圧Ｖｄｄにリセットするためのリセットスイッチである。電圧Ｖｄｄは一定値になっている。１Ｓ／ＨＯｄ、１Ｓ／ＨＥｖ、Ｒ／ＷＯｄ、Ｒ／ＷＥｖ、ＲＳＴｏは各スイッチを制御するための制御信号ラインが接続されている。
【００２２】
奇数行、偶数行サンプルホールドスイッチ１４１、１４２は、図に示されたように低温多結晶Ｓｉのｎ型ＭＯＳトランジスタＱａを直列に接続した構成になっている。奇数行、偶数行Ｒ／Ｗスイッチ１５１、１５２は、同様にｎ型ＭＯＳトランジスタＱｂを直列接続した構成になっている。また、同様にリセットスイッチ１０１もｎ型ＭＯＳトランジスタＱｃを直列に接続して構成されている。
【００２３】
本実施の形態の各スイッチは、ｎ型ＭＯＳトランジスタを直列にしている。この効果を説明する。図２にＷ／Ｌ＝１０μｍ／５μｍの低温多結晶Ｓｉｎ型ＭＯＳトランジスタ（Ｓｉｎｇｌｅ  Ｇａｔｅ）のＩｄ−Ｖｇ特性と、それを２個直列にした場合（Ｄｕａｌ  Ｇａｔｅ）の特性が示されている。Ｖｇ＝５ＶのときのＯＮ電流を見るとＳｉｎｇｌｅのときは１０-4Ａ、Ｄｕａｌのときは５×１０-5Ａと、直列にした分電流が減少している。しかし、ＯＦＦ電流は１／２よりもさらに小さく約１桁下げることができることが分かる。この方法は、リーク電流を抑える上で非常に有効な手段である。また、ＭＯＳトランジスタを３個以上直列にしても同様な効果が得られる。
【００２４】
また、図３にＭＯＳトランジスタの構成図を示す。ｎ型トランジスタの場合、ゲートの下はＰ型の不純物、ソース、ドレインにはｎ型の不純物がドープされている。ｎ型の高不純物濃度領域で挟まれた長さＬｅｆｆを実効チャネル長、実効的なゲートの幅を実効チャネル幅Ｗｅｆｆと呼ぶ。ゲート酸化膜の厚さをＴＯＸで表している。下式は飽和領域（Ｖｄｓ≧Ｖｇｓ−Ｖｔｈ：Ｖｄｓはドレイン−ソース電圧、Ｖｇｓはゲート−ソース電圧、Ｖｔｈはしきい値電圧である。）でのドレイン電流を表す。
Ｉｄ＝βｎ／２・（Ｖｇｓ−Ｖｔｈ）2                            （１）
βｎ＝μｎ・Ｃｏｘ・Ｗｅｆｆ／Ｌｅｆｆ
Ｃｏｘ＝εｒ・ε０／ＴＯＸ
μｎ：移動度
（１）式から分かるようにON電流はゲート幅Ｗに比例して増加し、ゲート長Ｌに反比例して減少する。
【００２５】
ガラス基板上に形成された低温多結晶Ｓｉ（低温多結晶Ｓｉ）のＭＯＳトランジスタの移動度μは、Ｓｉウエハー上に形成された単結晶なＳｉのＭＯＳトランジスタと比較して１／５〜１／１０の値である。このことから分かるように、例えば、８分周したＳＶＧＡ−ＴＦＴＬＣＤのデータライン駆動回路を設計する場合、データのサンプリング時間は２００ｎｓｅｃになる。この時間内にデータを完全にサンプリング容量１６１に充電するためには、トランジスタのＯＮ抵抗をサンプリング容量に見合った値に設定しなければならない、すなわちドレイン電流Ｉｄを合わせなければならない。単結晶Ｓｉと比べて低温多結晶ＳｉＭＯＳトランジスタは移動度が低いので、単結晶Ｓｉを用いたＭＯＳトランジスタよりもゲート幅Ｗを大きくしなければならず、おのずとリーク電流も大きくなってしまう。これは、ガラス基板上に低温プロセス多結晶ＳｉＭＯＳトランジスタを用いて構成したデータライン駆動回路の問題点である。
【００２６】
上記の問題点を解決したのが本実施の形態である。図４に制御信号と行ラインに入力される水平走査のタイミング図を示す。ＳＶＧＡ−ＴＦＴＬＣＤのデータライン駆動回路を設計した例である。駆動回路は８分周して制御されている。ＲＧＢの映像データが８分割された領域ごとに並列に駆動回路に入力されている。図４は８回路のうちの１つを示している。もちろん、他の７つも同様な制御信号が入力されている。
【００２７】
水平走査パルスが、１／６０ｓｅｃの間に１行目から６００行目まで順番に発生する。パルス幅は２５μｓｅｃ程度である。（ブランキング期間があるため。）まず、１行目の水平走査パルスが発生する前（０行目の期間）に、１行目のデータをサンプリングするために、各列の奇数行サンプルホールドスイッチ１４１…に１Ｓ／ＨＯｄ、２Ｓ／ＨＯｄ〜１０６Ｓ／ＨＯｄ（１０１〜１０６列はダミーで、実際には、映像信号は入力されない。）のデータサンプリング信号が各サンプルホールドスイッチに入力され、映像データが各サンプリング容量１６１…に順次書込まれる。１行目の水平走査期間のはじめに、制御信号ＲＳＴ０が各リセットスイッチ１０１…に入力され、各ラインのＯＰアンプの入力容量（ホールド容量）に蓄積されている電荷（映像データ）を結線１Ｒｏｕｔ、２Ｒｏｕｔ…、１Ｇｏｕｔ、２Ｇｏｕｔ…、１Ｂｏｕｔ、２Ｂｏｕｔ…を介して、各リセットスイッチにより電圧Ｖｄｄに充電される。リセット期間は４００ｎｓｅｃ、Ｖｄｄは５Ｖである。リセット後、制御信号Ｒ／ＷｏｄがＲ／Ｗスイッチ１５１に入力され、各サンプリング容量１６１…に保持されている電荷（映像データ）を結線１Ｒｏｕｔ、２Ｒｏｕｔ…、１Ｇｏｕｔ、２Ｇｏｕｔ…、１Ｂｏｕｔ、２Ｂｏｕｔ…を介して、各ＯＰアンプの入力容量に書込む。データをＯＰアンプに書込んだ後、Ｒ／Ｗスイッチは１行目の走査期間が終わるまで、ON状態が保持されている。１行目がデータをＯＰアンプに書込んでいる間、１行目水平走査期間に、２行目のデータを制御信号１Ｓ／ＨＥｖ、２Ｓ／ＨＥｖ〜１０６Ｓ／ＨＥｖによって、各列の偶数行サンプルホールドスイッチを介して、各サンプリング容量１６２…に映像信号が順次書込まれる。書込まれたデータは、２行目水平走査期間に各ＯＰアンプの入力容量に残っている電荷（映像データ）をリセットした後、各ＯＰアンプに書込まれる。６００行目まで、この動作が繰り返される。
【００２８】
このように、１データライン毎にサンプリングスイッチとＲ／Ｗの直列回路を２組並列に設けて交互に駆動するようにしたので、サンプリング、Ｒ／Ｗおよびリセット信号のタイミングの自由度が大きい。このため、移動度の小さい多結晶シリコンのトランジスタを用いた場合においても設計の自由度が大きく高精度の映像信号駆動が可能となる。
【００２９】
本実施の形態は、ＯＰアンプの入力容量を一定の電圧であるＶｄｄにリセットする。このため、以前のデータがどのような値であっても最新の入力値のみに対応した電圧が、信号線１Ｒｏｕｔ、２Ｒｏｕｔ…、１Ｇｏｕｔ、２Ｇｏｕｔ…、１Ｂｏｕｔ、２Ｂｏｕｔ…に発生する。よって、リセット動作のない従来のデータライン駆動回路の場合発生していた１行前のデータによる駆動電圧の誤差がなくなる。
【００３０】
また、本実施の形態は、ＯＰアンプの入力容量（ホールド容量）にサンプリング容量１６１…、１６２…からデータを書込む期間を、その行の水平走査期間が終わるまで十分長くしているため、データを保持している容量がサンプリング容量ＣｓとＯＰアンプの入力容量Ｃｈの並列になり、従来のデータライン駆動回路のようにホールド容量Ｃｈだけでデータを保持するのに比べて、リーク電流によって発生するデータの誤差は非常に小さくなる。
【００３１】
前述のように従来では、ＯＦＦ電流は、Ｓｉｎｇｌｅゲートのトランスファーゲートであることから図２より２×１０-10 Ａ、ホールド容量は１２０ｆＦ（サンプリング容量１．２ｐＦ）、１ラインの走査時間Ｔを２８μｓｅｃ（１／６０ｓｅｃ／６００ライン）とすると、所望値との最大誤差電圧は、
ΔＶ＝５６ｍＶ
である。比較のために本実施例も、サンプルホールドスイッチ１４１、１４２、Ｒ／Ｗスイッチ１５１、１５２をｎ型ＭＯＳトランジスタのＤｕａｌゲート構成ではなく、Ｗ／Ｌ＝１０μｍ／５μｍのＳｉｎｇｌｅのトランスファーゲート構成とした場合を考えてみる。このとき、リセットスイッチはＷ小、Ｌ大のｎ型ＭＯＳトランジスタのみを用いたＤｕａｌゲート構成とし、Ｖｄｄへのリークは非常に小さいこととした。はじめの２８μｓｅｃはサンプリング容量１．２ｐＦで保持し、後の２８μｓｅｃはサンプリング容量１．２ｐＦとホールド容量１２０ｆＦの和１．３２ｐＦで保持することになる。従来と同様にリーク電流を２×１０-10Ａとすると、所望値との最大誤差電圧は、
ΔＶ′＝28×10-6・2×10-10・2／1.2×10-12
＋28×10-6・2×10-10／1.32×10-12＝１４ｍＶ
になる。従来と比較して最大誤差電圧は、１４ｍＶ／５６ｍＶ×１００＝２５％に減ることが分かる。
【００３２】
本実施の形態は、実際は図１のようにｎ型ＭＯＳトランジスタのみを用いたＤｕａｌゲートで、サンプルホールドスイッチ１４１、１４２、Ｒ／Ｗスイッチ１５１、１５２を構成している。サンプルホールドスイッチ１４１、１４２のＭＯＳトランジスタＱａはＷ／Ｌ＝３０μｍ／５μｍ、Ｒ／Ｗスイッチ１５１、１５２のＱｂはＷ／Ｌ＝１２μｍ／５μｍ、リセットスイッチ１０１のＱｃはＷ／Ｌ＝５μｍ／５μｍ、サンプリング容量１６１、１６２の容量値は１．０５ｐＦ、ＯＰアンプの入力容量値（ホールド容量）は１０５ｆＦに設計されている。上記のようにこのときの最大誤差電圧を求めてみる。図２より、ＤｕａｌゲートにしたことによりＯＦＦ電流は１×１０-11 まで減少している。しかし、Ｗを３０μｍ、１２μｍ、５μｍと３倍、１．２倍、０．５倍にしているため、ＯＦＦ電流は３×１０-11 、１．２×１０-11 、０．５×１０-11 である。よって、はじめの２８μｓｅｃの所望値との最大誤差電圧ΔＶ1″は、
ΔＶ１″＝２８×１０-6（３×１０-11＋１．２×１０-11）
／１．０５×１０-12＝１．１ｍＶ
になる。次の水平走査期間２８μｓｅｃの所望値との最大誤差電圧ΔＶ２″は、
ΔＶ２″ ２８×１０-6（１．２×１０-11＋０．５×１０-11）
／１．１６×１０-12＝０．４１ｍＶ
となり、トータルの最大誤差電圧は、ΔＶ１″＋ΔＶ２″＝１．５ｍＶになる。従来の５６ｍＶと比べると非常に精度が上がっていることが分かる。
【００３３】
本実施の形態の各スイッチは、リーク電流を抑えるために従来のトランスファーゲートではなく、ｎ型ＭＯＳトランジスタのみのＤｕａｌゲートにしている。スイッチング時のフィードスルーにより、ＯＰアンプに書込まれたデータ（電荷）が変化してしまう。特にｎ型、ｐ型どちらか一方のみで構成されたスイッチの場合変化が大きい。（トランスファーゲートは、ｎ型ＭＯＳトランジスタのゲート電圧が立ち下がるときゲートを通してサンプリング容量、あるいはホールド容量に保持されている電荷（映像データ）の一部を放電してしまうが、同時にｐ型ＭＯＳトランジスタのゲート電圧が立ち上がるので、ゲートを通して容量に充電するので変化は少ない。）このフィードスルー現象により前述の誤差電圧が大きくなるわけではないが、（必ずその入力電圧分の電荷が変化するので、データ入力時にその変化分を考慮すればいい。）入力電圧にバイアスをかけなければならなくなる。例えば、０〜４Ｖの出力を得るために１〜５Ｖ入力しなければならなくなったりする。本実施の形態では、もともとｎ型ＭＯＳトランジスタのみで構成されているため、例えば、ソース電圧３．９Ｖ、ドレイン電圧４Ｖの場合でも十分にＯＮしなければならないので、レベルシフターを用いて、ゲートに５Ｖ以上の電圧パルスを印加している。しかし、フィードスルーによってバイアスが加わるとなると、さらにそれ以上のゲート電圧を印加しなければならず、電力、あるいは素子の信頼性の点（印加電圧が大きくなればなるほど素子は劣化する。）から不利である。また、バイアスを持ったゲート信号にすれば問題のないことになるが、制御信号は、５Ｖ、あるいは３．３Ｖであり、スイッチ１４１、１４２、１５１、１５２、１０１のゲートに掛ける電圧にバイアスを持たせるということは、制御信号の電圧、すなわちレベルシフタの入力電圧を上げなければならなくなり、やはり、消費電力の点で問題となる。
【００３４】
本実施の形態は、水平走査期間が終わるまでＲ／Ｗスイッチ１５１、１５２をＯＮしているので、サンプルホールドスイッチ１４１、１４２がＯＦＦしたときに引き抜かれる一部の電荷（映像データ）を、Ｒ／ＷスイッチのＯＮ時にゲートを介して充電する電荷とリセット時に充電する電荷でバランスをとることにより、ＯＰアンプに入力されるデータのＤＣバイアス分を最小限にすることができる。
【００３５】
次に，本実施の形態で用いた設計手法を説明する。ｎ型ＭＯＳトランジスタの容量値は、図５に示すようにＣｇｇ、Ｃｇｄ、Ｃｇｓの３つが考えられる。Ｃｇｄ、Ｃｇｓはゲート電圧（Ｖｇ）の変化分の電荷が移動するが、ＣｇｇはＶｇ−ソース電圧（Ｖｉｎ）−しきい値電圧（Ｖｔｈ）の電圧変化分の電荷が移動する。各過程ごとに計算式を示す。サンプルホールドスイッチ１４１、１４２によってサンプリング容量（Ｃｓ）１６１、１６２に充電される電圧は、
Ｖｓ１＝Ｖｉｎ                                                  （２）
サンプルホールドスイッチがＯＦＦした後の電圧Ｖｓ２は、
Vs2＝Vin−｛(Vg−Vin−Vth)/2・Cgs/(Cs＋Cgs)＋Vg/2・Cgs′/(Cs＋Cgs′)｝(3)
Ｃｇｓ：サンプルホールドスイッチのＣｇｇ、
Ｃｇｓ′：サンプルホールドスイッチのＣｇｄ＋Ｃｇｓ、
Ｃｓ：サンプリング容量
リセットスイッチ１０１がＯＮした後の電圧Ｖｓ３は、
Ｖｓ３＝Ｖｄｄ                                                （４）
リセットスイッチがＯＦＦした後にＯＰアンプの入力容量（Ｃｗ）に発生する電圧は、
Vw＝Vdd−｛(Vg−Vdd−Vth)/2・Cgr/(Ch＋Cgr)＋Vg/2・Cgr′/(Ch＋Cgr′)｝(5)
Ｃｇｒ：リセットスイッチのＣｇｇ、
Ｃｇｒ′：リセットスイッチのＣｇｄ＋Ｃｇｓ、
Ｃｈ：ホールド容量
Ｒ／ＷスイッチをＯＮした後のサンプリング容量、ＯＰアンプの入力容量に発生する電圧は、
Vout＝(ChVw＋CsVs)/(Ch＋Cs)＋｛(Vg−(ChVw＋CsVs)/(Ch＋Cs)−Vth)・Cgw/(Cs＋Ch＋Cgw)＋Vg・Cgw′/(Cs＋Ch＋Cgw′)｝                       （６）
Ｃｇｗ：Ｒ／ＷスイッチのＣｇｇ、
Ｃｇｗ′：Ｒ／ＷスイッチのＣｇｄ＋Ｃｇｓ
ゲート長Ｌは５μｍ一定で、トランジスタが２直列であるので、Ｃｇｓ、Ｃｇｒ、Ｃｇｗは、
Ｃｇｓ＝２ε0εr・ＬＷｓ／ＴＯＸ＝ＫＷｓ                      （７）
Ｃｇｒ＝２ε0εr・ＬＷｒ／ＴＯＸ＝ＫＷｒ                      （８）
Ｃｇｗ＝２ε0εr・ＬＷｗ／ＴＯＸ＝ＫＷｗ                      （９）
Ｗｓ、Ｗｒ、Ｗｗは各スイッチのトランジスタＱａ、Ｑｃ、Ｑｂのゲート幅を表す。ゲート−ソース、ゲート−ドレイン容量はゲート幅Ｗのみに依存する。これもトランジスタが２直列であるので、Ｃｇｓ′、Ｃｇｒ′、Ｃｇｗ′は、
Ｃｇｓ′＝４αＷｓ＝Ｋ′Ｗｓ                                  （１０）
Ｃｇｒ′＝４αＷｒ＝Ｋ′Ｗｒ                                  （１１）
Ｃｇｒ′＝４αＷｗ＝Ｋ′Ｗｗ                                  （１２）
ＴＯＸ：ゲート酸化膜厚、
α：ＣＧＤＯ（ゲート−ドレイン容量）、
ＣＧＳＯ  （ゲート−ソース容量）、
ＣＧＤＯ＝ＣＧＳＯとした。
【００３６】
本実施の形態は、Ｌ＝５μｍ、ＴＯＸ＝５０ｎｍ、α＝１．６８ｎＦ／ｍ（測定値）であるので、
Cgs、Cgr、Cgw＝6.73×10-9Ws、6.73×10-9Wr、6.73×10-9Ww
Cgs′、Cgr′、Cgw′＝6.72×10-9Ws、6.72×10-9Wr、6.72×10-9Ww
となり、
Ｃｇｓ＝Ｃｇｓ′＝Ｋｗｓ                                      （１３）
Ｃｇｒ＝Ｃｇｒ′＝Ｋｗｒ                                      （１４）
Ｃｇｗ＝Ｃｇｗ′＝ＫＷｗ                                      （１５）
Ｋ＝６．７３×１０-9
とおける。
Ｃｓ＝ｎＣｈとし、Ｖｉｎ＝Ｖｏｕｔで解くと、
Ｗｗ＝Ａ（ｎ＋１）Ｃｈ／｛Ｋ（１−Ａ）｝                      （１６）
Ａ＝｛Ｖｉｎ−（Ｖａ＋ｎＶｓ）／（ｎ＋１）｝／Ｖｚ
Ｖｚ＝２Ｖｇ−（Ｖａ＋ｎＶｓ）／（ｎ＋１）−Ｖｔｈ
Ｖｓ＝Ｖｉｎ−ＶｙＫＷｓ／（Ｃｓ＋ＫＷｓ）
Ｖａ＝Ｖｄｄ−ＶｘＫＷｒ／（Ｃｈ＋ＫＷｒ）
Ｖｙ＝（２Ｖｇ−Ｖｉｎ−Ｖｔｈ）／２
Ｖｘ＝（２Ｖｇ−Ｖｄｄ−Ｖｔｈ）／２
になる。本実施の形態は、Ｖｇ＝９Ｖ、Ｖｄｄ＝５Ｖ、Ｖｔｈ＝１．４Ｖ、Ｃｗ＝１０５ｆＦ、ｎ＝１０で動作する。Ｖｉｎは、１〜５Ｖの中点の３Ｖとした。（ｎ型ＭＯＳトランジスタのＯＦＦ特性が１Ｖマイナス側に寄っているため。図２）サンプルホールドスイッチを構成するＱａのゲート幅Ｗｓを変化させたときのＶｉｎ＝ＶｏｕｔとなるＲ／Ｗスイッチを構成するＱｂのゲート幅Ｗｗの値を図６に示す。本実施の形態の設計値であるトランジスタＱａのゲート幅Ｗｓ＝３０μｍの値を取ると、Ｑｂのゲート幅Ｗｗ＝１２μｍになることが分かる。
【００３７】
図７にこの設計手法の効果を示す。本実施の形態の設計値とＲ／Ｗスイッチ１５１、１５２のゲート幅Ｗｗのみ上記の１２μｍから５μｍに変えたときの入力電圧−出力電圧特性を示す。実線と点線が上述の計算式（６）より求めた結果で、ポイントがＳＰＩＣＥ系回路シミュレーションによって求めた結果である。また、破線は出力／入力が１である理想的な入出力特性を示している。図より、実線のＲ／ＷスイッチのＷｗが１２μｍの設計ではバイアス電圧を殆ど必要としないが、点線の５μｍの設計では０．５Ｖ程度のバイアス電圧を入力値に加えなければならないことが分かる。もちろん、従来方式のようにＲ／Ｗスイッチ１５１、１５２をＯＦＦにしてデータ値を確定するタイプでは、このバイアス電圧が数Ｖになってしまうことは言うまでもない。
【００３８】
また、リセット電圧をＧＮＤ電圧ではなくＶｄｄにすることにより、フィードスルーによる電荷の減少分が補われていることが分かる。この効果によりＲ／Ｗスイッチのトランジスタサイズが小さく設計できる。（Ｒ／ＷスイッチＯＮ時のフィードスルーによってゲートから供給される電荷量が、少なくても所望値からのずれが小さくできるため。）
【００３９】
図８にサンプリング容量Ｃｓ１６１、１６２とＯＰアンプの入力容量Ｃｈの電圧変化Ｖ（Ｃｓ）、Ｖ（Ｃｈ）と、サンプルホールドスイッチ１４１、１４２のゲート信号１Ｓ／ＨＯｄ、２Ｓ／ＨＯｄ…、１Ｓ／ＨＥｖ、２Ｓ／ＨＥｖ…（Ｖｇｓで表す。）、Ｒ／Ｗスイッチ１５１、１５２のゲート信号Ｒ／ＷＯｄ、Ｒ／ＷＥｖ（Ｖｇｗで表す。）、リセットスイッチ１０１のゲート信号ＲＳＴｏ（Ｖｇｒで表す。）のタイミングを示す。まず、サンプルホールドスイッチがＯＮし、サンプリング容量Ｃｓに電荷（映像データ）が蓄積される。その電荷はＯＦＦ時にフィードスルーによって一部引き抜かれ、入力値よりも小さな値となる。次に、リセットスイッチがＯＮし、ＯＰアンプの入力容量Ｃｈの電圧を電圧Ｖｄｄにリセットする。これもＯＦＦ時にフィードスルーによって電圧が低下する。この時Ｃｈに残る電荷量は一定値である。次に、Ｒ／ＷスイッチがＯＮし、ＯＰアンプの入力容量Ｃｈにデータ（電荷）を書込む。書込んだ後は、水平走査期間の間この状態を維持する。
【００４０】
ｎＭＯＳトランジスタのみでサンプルホールドスイッチ、Ｒ／Ｗスイッチを構成し、そのフィードスルーによるデータのずれを最小にする設計方法を述べたが、もちろん、各スイッチをトランスファーゲートで構成したものも同様に上記の方法を用いて、最適なトランジスタサイズにすることにより、フィードスルーによるデータのずれを最小にすることができることはいうまでもない。
【００４１】
ここで、液晶表示装置全体とデータライン駆動回路の構成を説明する。図９は液晶表示装置の全体を示す。データライン駆動回路１には、電源としてＧＮＤ、Ｖｄｄ、Ｖｆｆ、Ｖｃｃ、Ｖｅｅと、制御信号としてＨＣＬＫ、ＳＴ、Ｌ／ＳＷ、Ｒ／Ｗ、ＲＳＴと、アナログ映像信号のＲｓｉｇ、Ｇｓｉｇ、Ｂｓｉｇが入力されている。出力としてＲ１、Ｇ１、Ｂ１、Ｒ２、Ｇ２、…が、各色の各列（画素ＴＦＴのソース）に対応して接続されている。１０２は画素ＴＦＴで、１０３は液晶である。各行に対応した画素ＴＦＴのゲートは各行の水平走査期間開くように、水平シフトレジスタ１０４に接続され制御されている。Ｓ１、Ｓ２、Ｓ３、Ｓ４、…は、１行目、２行目、３行目、４行目、…を示している。
【００４２】
Ｖｄｄはシフトレジスタ等を動作させる電源で、電圧５Ｖである。Ｖｆｆはサンプルホールドスイッチ、Ｒ／Ｗスイッチ、リセットスイッチを動作させるための電源で、電圧９Ｖである。Ｖｃｃ、ＶｅｅはＯＰアンプを動作させる電源で、それぞれ電圧９Ｖ、−５Ｖの設定にしている。制御信号HCLKはシフトレジスタを動作させるクロック、STはスタートパルス、Ｌ／ＳＷはライン切り換え信号、Ｒ／ＷはＯＰアンプの入力容量にデータを書込むための信号、ＲＳＴはリセット信号である。
【００４３】
図１０はデータライン駆動回路全体を示している。データライン駆動回路１は、シフトレジスタ１０５、クロックバッファ１０６、スタートバッファ１０７、Ｌ／ＳＷコントローラ１０８、サンプルホールド信号発生部１０９、レベルシフタ１１０、サンプルホールド部１１１、Ｒ／Ｗスイッチ部１１２、Ｒ／Ｗ、リセット信号発生部１１３、ＯＰアンプ１１４から構成されている。クロックバッファ１０６はＲ１〜Ｂ２までの６列に１個、Ｌ／ＳＷコントローラ１０８は１駆動回路に１個、サンプルホールド信号発生部１０９、レベルシフタ１１０はＲ１、Ｇ１、Ｂ１の３列に１個、サンプルホールド部１１１、Ｒ／Ｗスイッチ部、ＯＰアンプは１列に１個、Ｒ／Ｗ、リセット信号発生部はＲ１〜Ｂ２の６列に１個設けられている。電源入力は省略された図になっている。
【００４４】
図１１、図１２にクロックバッファ、スタートバッファの構成を示す。クロックバッファはインバータの２直列で、１段目のインバータ出力から信号ｎＣＫを、２段目のインバータ出力から信号ｐＣＫをシフトレジスタ１０５に入力している。スタートバッファもインバータを２直列接続した構成になっており、２段目のインバータの出力信号ＳＴｏがシフトレジスタに入力されている。電圧Ｖｄｄで駆動される。図１３はシフトレジスタの構成が示されている。ｎ型ＭＯＳトランジスタＱｘ、ｐ型ＭＯＳトランジスタＱｙからなるトランスファーゲート、インバータによって構成されている。電圧Ｖｄｄで駆動され、信号ＳＴｏ、ｐＣＫ、ｎＣＫ入力されることにより、ＳＲｏ１、ＳＲｏ２、…が出力される。図に示す２段分が１組みで、これが繰り返され接続されている。ＳＲｏ１、ＳＲｏ２、ＳＲｏ３、ＳＲｏ４、…はｐＣＫ、ｎＣＫ、ｐＣＫ、ｎＣＫ、…と、図１４、図１５に示すようにＡＮＤを取られ、信号ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…が作られる。図１６に各制御信号と各出力信号のタイミングチャートを示す。図１６より分かるように、ＨＣＬＫの半周期のシフト信号ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、…を得ることができる。すなわち、シフト信号周波数の１／２のクロック周波数でシフトレジスタを駆動することができる。単結晶Ｓｉと比較して性能の劣る低温多結晶ＳｉＭＯＳトランジスタで構成されたシフトレジスタの駆動限界周波数は、単結晶Ｓｉのそれに比べて低いので、本実施の形態のように８分周して駆動したとしても、ＳＶＧＡ、ＸＧＡといった高精細ＬＣＤパネルを駆動するのには難しい。しかし、本実施の形態で用いたシフトレジスタの構成にすれば、得たいシフト信号周波数の１／２のクロック周波数で駆動できるので、一般的なクロック周波数とシフト信号周波数が一致するようなシフトレジスタと比較して、駆動限界周波数を上げることができる。本実施の形態は上記のシフトレジスタを用いたことにより、ＳＶＧＡＬＣＤパネルを駆動することができた。
【００４５】
シフト信号ＳＲ１、ＳＲ２、…はそれぞれのサンプルホールド信号発生部１０９に入力される。Ｌ／ＳＷコントローラ１０８より作られた制御信号ｐＬ／ＳＷとｎＬ／ＳＷは各サンプルホールド信号発生部１０９に入力される。Ｌ／ＳＷコントローラ１０８の構成は図１７に示す通りであり、信号Ｌ／ＳＷの反転信号ｎＬ／ＳＷと非反転信号ｐＬ／ＳＷを作っている。サンプルホールド信号発生部１０９に入力された信号ＳＲ１、ｐＬ／ＳＷ、ｎｌ／ＳＷは、図１８に示すＡＮＤ回路によって奇数行サンプルホールド制御信号１Ｓ／ＨＯｄと偶数行サンプルホールド制御信号１Ｓ／ＨＥｖになる。これらの信号１Ｓ／ＨＯｄ、２Ｓ／ＨＯｄ、…、１Ｓ／ＨＥｖ、２Ｓ／ＨＥｖ、…のタイミングチャートはすでに図４において説明した。
【００４６】
レベルシフタ１１０は、駆動電圧Ｖｄｄ（５Ｖ）で送られてきた制御信号１Ｓ／ＨＯｄ、１Ｓ／ＨＥｖの電圧をＶｆｆ（９Ｖ）にレベルシフトする回路である。図１９に示す回路を用いて電圧レベルのシフトを実現している。Ｑｘ、Ｑｚはｎ型ＭＯＳトランジスタ、Ｑｙはｐ型ＭＯＳトランジスタを示す。
【００４７】
図１０にて、点線で囲まれたサンプルホールド部１１１とＲ／Ｗスイッチ部１１２は、すでに図１で示し、説明した部分である。サンプルホールド部１１１には、映像データＲｓｉｇ、Ｇｓｉｇ、Ｂｓｉｇ、制御信号１Ｓ／ＨＯｄ、１Ｓ／ＨＥｖが入力され、Ｒ／Ｗスイッチ部にはＲ／Ｗ、リセット信号発生部１１３で形成された制御信号Ｒ／ＷＯｄ、Ｒ／ＷＥｖ、ＲＳＴｏが入力されている。
【００４８】
Ｒ／Ｗ、リセット信号発生部１１３は、電圧Ｖｄｄ（５Ｖ）の信号ＲＳＴをレベルシフトし電圧Ｖｆｆ（９Ｖ）の信号RSToを作り、信号L/SWの反転信号、非反転信号と信号Ｒ／ＷとのＡＮＤにより形成された信号Ｒ／ＷＯｄ、Ｒ／ＷＥｖをＶｆｆにレベルシフトした制御信号を作っている。
【００４９】
Ｒ／Ｗスイッチ部１１２より出力された映像データ信号１ＲｏｕｔはオペアンプＯＰＡ１Ｒの入力に接続され、そのデータはオペアンプを介して電流を増幅し、液晶セルに映像データを伝えている。
【００５０】
図４において本実施の形態の制御信号のタイミングについて以前に簡単に述べているが、ここで、１列目のサンプルホールド信号１Ｓ／ＨＯｄとＲ／ＷＥｖ、１Ｓ／ＨＥｖとＲ／ＷＯｄのタイミングについて述べる。図２０に水平走査パルス（水平シフトレジスタ１０４の出力信号Ｓ１、Ｓ２、Ｓ３…）、サンプルホールド信号１Ｓ／ＨＯｄ、２Ｓ／ＨＯｄ、…、１Ｓ／ＨＥｖ、２Ｓ／ＨＥｖ、…、リセット信号RSTo、Ｒ／Ｗ信号Ｒ／ＷＯｄ、Ｒ／ＷＥｖと、列データ線Ｒ１に発生する電圧Ｖ（Ｒ１）、電流Ｉ（Ｒ１）のタイミングが示されている。ＯＰアンプが動作すると、電流が流れＬＣＤパネルを充電する。ＬＣＤパネルは負荷が大きく、６０〜８０ｐＦである。この大きな容量性の負荷への充電を完了し、液晶セルへデータを伝えるにはある程度時間を要する。約５μｓｅｃぐらいである。このとき大きな電流がＧＮＤラインに流れ、電位が不安定になり、回路の動作に影響を与えてしまう。これを避けるために本実施の形態では、サンプルホールド信号１Ｓ／ＨＥｖ、１Ｓ／ＨＯｄのＯＮタイミングを、Ｒ／ＷＯｄ、Ｒ／ＷＥｖのＯＮのタイミングより時間Ｔｄ遅らせている。（スタート信号ＳＴｏのＯＮタイミングを遅らせている。）このＴｄの値は、ＯＰアンプの出力電圧Ｖ（Ｒ１）の立ち上がり、立ち下がり時間Ｔｒ（ＬｏｗからＨｉｇｈ、ＨｉｇｈからＬｏｗまでに要する時間）の１／２よりも大きくしている。すなわち、Ｔｄ＞Ｔｒ／２の設定にしている。このように、電流ピークのタイミングを避けてサンプルホールド動作をさせることにより、精度の高いサンプルホールド動作を可能にしている。
【００５１】
実施の形態２．
サンプルホールド部とＲ／Ｗスイッチ部の他の実施の形態について説明する。図２１にそれを示す。図１の実施の形態と比較してもらえば分かるが、異なる点はサンプルホールドスイッチ１１５、１１６の構成である。もちろん、サンプルホールドスイッチ１１５は奇数ライン用、１１６は偶数ライン用である。サンプルホールドスイッチ１１５、１１６は、実施の形態１同様にｎ型ＭＯＳトランジスタQaが直列に接続されている。トランジスタQa間の接続点に補助容量（Ｃｆ）１１７、１１８が接続されているのが特徴である。
【００５２】
これの効果を説明する。図２２にゲート長Ｌ５μｍ、ゲート幅Ｗ１０μｍの低温多結晶Ｓｉｎ型ＭＯＳトランジスタに、ゲート電圧−１Ｖをかけた時のドレイン−ソース電圧とドレイン電流の関係が示されている。すなわち、ＯＦＦ時のリーク電流がドレイン−ソース電圧でどのような値になるかが分かる。トランジスタのドレイン−ソース電圧が１Ｖ下がると、リーク電流を約１／５に抑えることができる。
【００５３】
実施の形態２はこの特性を利用し、サンプリング容量Csに保持されているデータ（電荷）のリークによる所望値からの誤差を、実施の形態１よりもさらに小さくする効果がある。動作を説明する。サンプルホールド時にサンプリング容量Ｃｓにアナログ映像データ（電荷）をサンプリングするときに、同時に補助容量Ｃｆにも同電位に充電する。補助容量Ｃｆに蓄えられた電荷は、各ラインのデータをサンプリングしている期間および、データをＯＰアンプに書込んでいる期間に、信号線Ｒｓｉｇ側にリークして電圧が下がるが、その値は１Ｖ以下である。例えば、補助容量Ｃｆの容量値を５００ｆＦとしたら、５Ｖの電荷は２ライン走査時間５６μｓｅｃ（ＳＶＧＡ−ＬＣＤパネルを８分周駆動）の間にリークした後の電圧Ｖｆは、Ｑａのトランジスタサイズは、実施の形態１よりＷ／Ｌ＝３０μｍ／５μｍなので図２２のドレイン電流を３倍にして考えると、
Ｖｆ＝（５Ｖ×５００ｆＦ−３×１０-10Ａ×５６μｓ）
／５００ｆＦ＝４．９６６Ｖ
になる。このことより分かるように、サンプリング容量Ｃｓに蓄えられている電荷がＲｓｉｇ側にリークする電流は、図２２より１０-13 Ａオーダーになる。よって、Ｒｓｉｇ側へのリークは無視できるほど小さくなり、データの所望値からの誤差が小さくなりアナログデータ出力値の精度が上がる。
【００５４】
図２３はサンプリングスイッチ１１５、１１６の他の構成である。上記説明にあるように、トランジスタＱａのリーク電流は、Ｑａのドレインーソース電圧を下げることによって小さくすることができる。図において、トランジスタ２１０には、Ｓ／ＨＯｄ信号の反転信号が入力されており、Ｑａ，ＱｂがＯＦＦの状態ではＱａとＱｂとの接続点の電位はＶｘに固定される。例えば、ＲｓｉｇがＶｍｉｎ〜Ｖｍａｘまで変化するとすれば、Ｖｘを（Ｖｍｉｎ＋Ｖｍａｘ）／２に固定するとＱａのドレインーソース電圧の最大値は約半分に低下する。例えば、Ｖｍｉｎ＝１Ｖ、Ｖｍａｘ＝５Ｖとすると、Ｖｘは３．５Ｖとなり、リーク電流は図２２では、１×１０-10（Ａ）から８×１０-12（Ａ）まで低下する。よって、Ｒｓｉｇ側へのリークは無視できるほど小さくなり、データの所望値からの誤差が小さくなり、データ精度があがる。
【００５５】
低温プロセス多結晶ＳｉのＭＯＳトランジスタで構成したＬＣＤのデータライン駆動装置について述べてきたが、この技術は、単結晶Ｓｉ、あるいは高温多結晶ＳｉのＭＯＳトランジスタで構成したデータライン駆動回路にも適用できることは言うまでもない。
【００５６】
【発明の効果】
この発明の第１の構成に係るマトリックスディスプレイのデータライン駆動回路によれば、データラインに信号を出力するための信号増幅手段と、サンプリング信号によりオンオフされ、出力部に設けられたサンプリング容量へのデータ信号の取り込みを制御するサンプルホールドスイッチと、Ｒ／Ｗ信号によりオンオフされ、前記サンプリング容量から前記信号増幅手段の入力部への信号伝送を制御するＲ／Ｗスイッチとを備え、各データライン毎に前記サンプルホールドスイッチと前記Ｒ／Ｗスイッチとの直列回路を２組並列に設け、前記各組の直列回路の前記サンプルホールドスイッチと前記Ｒ／Ｗスイッチとを、１水平走査期間毎に交互に動作させ、前記２組の直列回路を１水平走査期間毎に交互に駆動するマトリックスディスプレイのデータライン駆動回路であって、前記Ｒ／Ｗ信号のオン時刻を前記サンプリング信号の１水平走査期間内でのオン時刻よりも、前記信号増幅手段の出力の立ち上がり時間の１／２より大きな時間、早めたので、Ｒ／ＷパルスのＯＮ直後のＧＮＤライン電圧の不安定な期間を避けてサンプルホールド動作を行うことができ、精度の高いサンプルホールド動作が可能となる。
【００５７】
さらに、上記第１の構成に加え、１水平走査期間が終わるまで前記Ｒ／Ｗスイッチをオン状態に保持すれば、映像信号のホールド期間中、ホールド容量をサンプリング容量が並列に作用して容量値が増大するため、スイッチ回路のリーク電流による映像信号の誤差電圧が減少する。
【図面の簡単な説明】
【図１】  本実施の形態であるサンプルホールド部、Ｒ／Ｗスイッチ部の構成を示す回路図である。
【図２】  Ｗ／Ｌ＝10μｍ／５μｍの低温多結晶Ｓｉｎ型ＭＯＳトランジスタのシングルゲートとデュアルゲート構成のＩｄ−Ｖｇ特性を示す図である。
【図３】  ＭＯＳトランジスタの構成図である。
【図４】  本実施の形態の駆動シーケンス図である。
【図５】  ＭＯＳトランジスタの寄生容量を示す図である。
【図６】  ｎ型ＭＯＳトランジスタのデュアルゲート構成でサンプルホールド、Ｒ／Ｗ、リセットスイッチを構成した場合で、出力／入力＝１になるサンプルホールドスイッチのゲート幅ＷｓとＲ／Ｗスイッチのゲート幅Ｗｒの関係を示すグラフである。
【図７】  サンプルホールドスイッチとＲ／Ｗスイッチとリセットスイッチのトランジスタサイズを最適化した場合の入力と出力の関係を示すグラフである。
【図８】  サンプルホールドスイッチとＲ／Ｗスイッチとリセットスイッチのゲート信号のタイミングとサンプリング容量Ｃｓ、ホールド容量（ＯＰアンプの入力容量）Ｃｈの電圧変化を示す図である。
【図９】  液晶ディスプレイ全体を示す図である。
【図１０】  データライン駆動回路全体を示す図である。
【図１１】  クロックバッファ回路の構成を示す図である。
【図１２】  スタートパルスバッファの構成を示す図である。
【図１３】  シフトレジスタ回路の構成を示す図である。
【図１４】  シフトレジスタ回路の奇数段目の出力回路の構成を示す図である。
【図１５】  シフトレジスタ回路の偶数段目の出力回路の構成を示す図である。
【図１６】  シフトレジスタ回路の入力信号と出力信号のタイミングチャート図である。
【図１７】  Ｌ／ＳＷコントローラの回路構成を示す図である。
【図１８】  １Ｓ／ＨＯｄ信号、１Ｓ／ＨＥｖ信号を作る回路の構成を示す図である。
【図１９】  レベルシフト回路の構成を示す図である。
【図２０】  ＯＰアンプの出力電圧波形、電流波形と制御信号とのタイミングを示す図である。
【図２１】  他の実施の形態であるサンプルホールド部、Ｒ／Ｗスイッチ部の構成を示す回路図である。
【図２２】  Ｗ／Ｌ＝１０μｍ／５μｍの低温多結晶Ｓｉｎ型ＭＯＳトランジスタのドレーン−ソース電圧とリーク電流の関係を示したグラフである。
【図２３】  サンプリングスイッチの他の構成を示す図である。
【図２４】  従来のデータライン駆動回路を示す図である。
【図２５】  従来のスイッチ構成を示した図である。
【図２６】  従来の制御信号のタイミングチャート図である。
【図２７】  Ｗ／Ｌ＝１０μｍ／５μｍの低温多結晶Ｓｉｎ型ＭＯＳトランジスタのシングルゲート構成のＩｄ−Ｖｇ特性を示す図である。
【符号の説明】
１  データライン駆動回路、１１  シフトレジスタ、１２  バッファ回路、１４  サンプルホールドスイッチ、１５  Ｒ／Ｗスイッチ、１６  サンプリング容量、１７  ホールド容量、１８  ＯＰアンプ、１０１  リセットスイッチ、１０２  画素ＴＦＴ、１０３  液晶、１０４  水平シフトレジスタ、１０５  シフトレジスタ、１０６  クロックバッファ、１０７  スタートバッファ、１０８  Ｌ／ＳＷコントローラ、１０９  サンプルホールド信号発生部、１１０  レベルシフタ、１１１  サンプルホールド部、１１２  Ｒ／Ｗスイッチ部、１１３  Ｒ／Ｗ、リセット信号発生部、１１４  ＯＰアンプ、１１５，１１６  補助容量、１４１  奇数行サンプルホールドスイッチ、１４２  偶数行サンプルホールドスイッチ、１５１  奇数行Ｒ／Ｗスイッチ、１５２  偶数行Ｒ／Ｗスイッチ、１６１奇数行サンプリング容量、１６２  偶数行サンプリング容量。
【図１】
0003920445.tif 000002
【図２】
0003920445.tif 000003
【図３】
0003920445.tif 000004
【図４】
0003920445.tif 000005
【図５】
0003920445.tif 000006
【図６】
0003920445.tif 000007
【図７】
0003920445.tif 000008
【図８】
0003920445.tif 000009
【図９】
0003920445.tif 000010
【図１０】
0003920445.tif 000011
【図１１】
0003920445.tif 000012
【図１２】
0003920445.tif 000013
【図１３】
0003920445.tif 000014
【図１４】
0003920445.tif 000015
【図１５】
0003920445.tif 000016
【図１６】
0003920445.tif 000017
【図１７】
0003920445.tif 000018
【図１８】
0003920445.tif 000019
【図１９】
0003920445.tif 000020
【図２０】
0003920445.tif 000021
【図２１】
0003920445.tif 000022
【図２２】
0003920445.tif 000023
【図２３】
0003920445.tif 000024
【図２４】
0003920445.tif 000025
【図２５】
0003920445.tif 000026
【図２６】
0003920445.tif 000027
【図２７】
0003920445.tif 000028