(57)【特許請求の範囲】
【請求項１】
入力クロックのパルスを計数する計数手段を内部に備えて、２進数入力データの値に基づき前記入力クロックを分周したパルス出力を生成するバイナリーレートマルチプライアー（Binary Rate Multipier；以下、ＢＲＭという）と、前記ＢＲＭ内の計数手段の計数値に基づき選択信号を生成する選択信号生成手段と、前記選択信号に基づき、基本クロックから分周された、互いに異なる周波数を持つ複数のクロック信号から１つを選択して前記ＢＲＭの入力クロックとする選択手段と、を有し、前記複数のクロック信号を選択的に組み合わせて前記２進数入力データの周期に同期させることを特徴とするパルス出力装置。
【請求項２】
入力データについて、入力クロックに基づき加算動作を繰り返し行って、該加算動作により生じるオーバーフローを出力する半積分器と、前記半積分器の入力クロックとオーバーフロー出力とに基づいてパルス出力を生成する出力手段と、前記半積分器の入力クロックのパルスを計数する計数手段と、前記計数手段の計数値に基づき選択信号を生成する選択信号生成手段と、前記選択信号に基づき、基本クロックから分周された、互いに異なる周波数を持つ複数のクロック信号から１つを選択して前記半積分器の入力クロックとする選択手段と、を有し、前記複数のクロック信号を選択的に組み合わせて前記入力データの周期に同期させることを特徴とするパルス出力装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力データに基づくパルス出力を生成するパルス出力装置に係り、特に、パルス出力装置の駆動用クロックに別の水晶発振器を用いることなく、相互の発振周波数の誤差補正を不要とし、ＣＰＵ等の外部処理装置（からの入力データ）の実行周期との同期を、集積化が容易で、より高いハードウェア実装効率で、低コストで実現可能なパルス出力装置に関する。
【０００２】
【従来の技術】
従来より、負荷としてのパルスモータを駆動させるために、該パルスモータを駆動させるための指令パルスを発生させるパルス出力装置が、負荷を制御するコントローラボード上に搭載されており、このパルス出力装置からの指令パルスをパルスモータドライバに供給してパルスモータの駆動制御を行っている。
このようなパルス出力装置としては、入力データに応じたパルス出力を行うバイナリーレートマルチプライアー（ＢＲＭ）や、ＤＤＡ（Digital Differential Analizer）を用いた構成が良く知られている。例えば、ＢＲＭについては、最近までＴＩ（テキサス・インスツルメント）社製の「ＳＮ７４９７」というＭＳＩが市販されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来のパルス出力装置にあっては、該パルス出力装置の駆動用クロックに、通常、コントローラボード上のＣＰＵ駆動用のクロックとは別の水晶発振器等を用いられており、ＣＰＵ（からの入力データ）の実行周期とパルス出力装置の実行周期とを合わせるために、別途、同期手段や相互の発振周波数の誤差補正を行う手段等が必要であり、信頼性の低い水晶発振器や同期手段または誤差補正手段等の付加により、集積化が困難となってハードウェアの実装効率が悪く、また装置コストが高くなるという問題点があった。
パルス出力装置の駆動用クロックに別の水晶発振器等を用いて、ＣＰＵ（からの入力データ）の実行周期とパルス出力装置の実行周期とを合わせる構成は、特に、コントローラボードとパルス出力装置とを分散させて配置し、それらを高速伝送路によって結合する、例えば「分散型数値制御装置」（特許第１８８９８４０号）等の分散制御システムにおいては必須となる。
本発明は、上記従来の問題点に鑑みてなされたものであって、パルス出力装置の駆動用クロックに別の水晶発振器を用いることなく、相互の発振周波数の誤差補正を不要とし、ＣＰＵ等の外部処理装置（からの入力データ）の実行周期との同期を、集積化が容易で、またより高いハードウェア実装効率で、さらに低コストで実現可能なパルス出力装置を提供することを目的としている。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本願の請求項１に係るパルス出力装置は、入力クロックのパルスを計数する計数手段を内部に備えて、２進数入力データの値に基づき前記入力クロックを分周したパルス出力を生成するバイナリーレートマルチプライアー（Binary Rate Multipier；以下、ＢＲＭという）と、前記ＢＲＭ内の計数手段の計数値に基づき選択信号を生成する選択信号生成手段と、前記選択信号に基づき、基本クロックから分周された、互いに異なる周波数を持つ複数のクロック信号から１つを選択して前記ＢＲＭの入力クロックとする選択手段と、を有し、前記複数のクロック信号を選択的に組み合わせて前記２進数入力データの周期に同期させることを特徴としている。
【０００５】
また、請求項２に係るパルス出力装置は、入力データについて、入力クロックに基づき加算動作を繰り返し行って、該加算動作により生じるオーバーフローを出力する半積分器と、前記半積分器の入力クロックとオーバーフロー出力とに基づいてパルス出力を生成する出力手段と、前記半積分器の入力クロックのパルスを計数する計数手段と、前記計数手段の計数値に基づき選択信号を生成する選択信号生成手段と、前記選択信号に基づき、基本クロックから分周された、互いに異なる周波数を持つ複数のクロック信号から１つを選択して前記半積分器の入力クロックとする選択手段と、を有し、前記複数のクロック信号を選択的に組み合わせて前記入力データの周期に同期させることを特徴としている。
【０００６】
本発明の請求項１に係るパルス出力装置では、２進数入力データに応じたパルス数のパルス出力を得るＢＲＭを用いたパルス出力装置において、互いに異なる周波数を持つ複数のクロック信号を選択的に組み合わせて２進数入力データの動作周期に同期させている。これにより、２進数入力データを供給する外部処理装置（ＣＰＵ等）の駆動用クロックまたは駆動用クロックに基づき生成されるクロック信号を用いてパルス出力を行うことができるので、従来のように、別の水晶発振器等を用いることがなく、複数の発振器間で相互の発振周波数の誤差を補正する必要がなくなると共に、パルス出力装置の信頼性を向上させることができる。また、別途、同期をとるためだけの同期回路も不要となり、より簡易な構成により外部処理装置からの入力データの動作周期との同期を、ＡＳＩＣ（Application Specific Integrated Circuit）技術等を用いて、より集積化し易い回路構成で実現可能となる。その結果、高いハードウェア実装効率を実現でき、パルス出力装置の低コスト化を図ることができる。
【０００７】
また、請求項２に係るパルス出力装置では、入力データについて入力クロックに基づき加算動作を繰り返し行って、該加算動作により生じるオーバーフローに基づきパルス出力を得る半積分器（ＤＤＡ）を用いたパルス出力装置において、互いに異なる周波数を持つ複数のクロック信号を選択的に組み合わせて入力データの動作周期に同期させている。これにより、入力データを供給する外部処理装置（ＣＰＵ等）の駆動用クロックまたは駆動用クロックに基づき生成されるクロック信号を用いてパルス出力を行うことができるので、従来のように、別の水晶発振器等を用いることがなく、複数の発振器間で相互の発振周波数の誤差を補正する必要がなくなると共に、パルス出力装置の信頼性を向上させることができる。また、別途、同期をとるためだけの同期回路も不要となり、より簡易な構成により外部処理装置からの入力データの動作周期との同期を、ＡＳＩＣ技術等を用いて、より集積化し易い回路構成で実現可能となる。その結果、高いハードウェア実装効率を実現でき、パルス出力装置の低コスト化を図ることができる。
【０００８】
【発明の実施の形態】
以下、本発明のパルス出力装置の実施の形態について、〔第１の実施形態〕、〔第２の実施形態〕の順に図面を参照して詳細に説明する。
〔第１の実施形態〕
図１は本発明の第１の実施形態に係るパルス出力装置の構成図である。本実施形態のパルス出力装置は、入力データに応じたパルス出力を行うバイナリーレートマルチプライアー（ＢＲＭ）を用いたものである。
図１において、本実施形態のパルス出力装置は、１０ビットのＢＲＭ１０１と、ＪＫフリップフロップ１０２と、ＡＮＤゲート１０３と、セレクタ１０４とを備えて構成されている。
【０００９】
ＢＲＭ１０１は、クロック入力端子ＣＰに供給される入力クロックＣＬＫのパルスを計数する１０ビットカウンタ（計数手段）を内部に備えて、与えられた２進数データ、即ち１０ビット入力データＤＡＴＡの値に基づき入力クロックＣＬＫを分周したパルス出力ＰＯＵＴを生成する。ここで、パルス出力ＰＯＵＴの周波数ｆoutは、入力クロックＣＬＫの周波数をｆ，１０ビット入力データＤＡＴＡの値をＭ（０≦Ｍ≦１０２３）とするとき、ｆout＝ｆ・Ｍ／１０２４である。また、図中の端子＃ＥＩはイネーブル入力端子、端子＃ＳＴＢはストローブ入力端子、端子＃ＥＯはイネーブル出力端子である。また、１０ビット入力データＤＡＴＡのビット構成は入力ＩＮＡ〜ＩＮＪであり、内部の１０ビットカウンタの内容が計数データＤ０〜Ｄ９として出力可能な構成である。なお、本明細書中で信号名または端子名の先頭に記号＃の付くものは、該信号または端子の信号が負論理信号であることを示している。
【００１０】
ＢＲＭ１０１の内部回路構成は、例えばＴＩ社製の「ＳＮ７４９７」と同様であるが、１０ビットである点と、内部の１０ビットカウンタの内容が計数データＤ０〜Ｄ９として出力可能である点のみが異なる。
図２には、参考として、４ビットのＢＲＭの具体的な回路構成を示す。回路構成自体が公知であるので、子細な説明は略すが、基本的には、カウンタのデータが変化しないときの入力パルスＣＬＫ（ＣＰ）を、条件をとって論理和を取りパルス出力ＰＯＵＴ（＃ＰＯＵＴ）としている。４ビットＢＲＭでは、１６個のクロックパルスが入力されると、８＋４＋２＋１＝１５個のパルスが最大の出力パルス数となる。なお、図２では、ＮＯＴゲートＮＴ１，ＮＴ２と、ＡＮＤゲートＡＤ１〜ＡＤ３と、フリップフロップＤＦ１〜ＤＦ４とによる部分が内部カウンタを構成しており、その内容が計数データＤ０〜Ｄ３として出力される。
【００１１】
選択信号生成手段は、ＢＲＭ内の内部の１０ビットカウンタ（計数手段）の計数値に基づき選択信号ＳＥＬ１，ＳＥＬ２を生成する。図１の構成では、１０ビットＢＲＭ１０１のイネーブル出力端子＃ＥＯと、ＡＮＤゲート１０３と、ＪＫフリップフロップ１０２が、この選択信号生成手段に該当している。つまり、ＡＮＤゲート１０３において、計数データＤ０〜Ｄ３，Ｄ７の論理積を取ることにより、内部の１０ビットカウンタの計数値が８ＦHに至ったことを検出して、８Ｆ検出信号ＣＨＫ１として出力する。また、１０ビットＢＲＭ１０１のイネーブル出力端子＃ＥＯからの出力は、内部の１０ビットカウンタの計数値が３ＦＦHに達したときに有効となるので、これを３ＦＦ検出信号ＣＨＫ２として出力する。ここで、計数値に添え字Hが付いているのは、その値が１６進数であることを示している。
ＪＫフリップフロップ１０２では、入力端子Ｊに８Ｆ検出信号ＣＨＫ１を、入力端子Ｋに３ＦＦ検出信号ＣＨＫ２をそれぞれ入力して、出力端子Ｑから第１選択信号ＳＥＬ１を、出力端子＃Ｑから第２選択信号ＳＥＬ２をそれぞれ出力している。
【００１２】
セレクタ１０４は、３つのＮＡＮＤゲートＮＡ１〜ＮＡ３を備えて構成され、選択手段に該当するものである。選択信号ＳＥＬ１，ＳＥＬ２に基づき、互いに異なる周波数を持つ２つのクロック信号ＣＬＫ１，ＣＬＫ２から１つを選択して１０ビットＢＲＭ１０１の入力クロックＣＬＫを出力している。
【００１３】
次に、以上の構成を備えた本実施形態のパルス出力装置の動作について説明する。ここで、２つのクロック信号ＣＬＫ１，ＣＬＫ２として、それぞれ周波数１［ＭＨｚ］，１．２［ＭＨｚ］を持つクロック信号を用いるものとする。
先ず、リセット信号＃ＲＥＳにより、ＪＫフリップフロップ１０２の内容がクリアされると、ＪＫフリップフロップ１０２の出力端子Ｑから“Ｌ”レベルの第１選択信号ＳＥＬ１が、出力端子＃Ｑからは“Ｈ”レベルの第２選択信号ＳＥＬ２がそれぞれ出力されるので、セレクタ１０２において第２クロック信号ＣＬＫ２が選択され、１０ビットＢＲＭ１０１に供給されることになる。
次に、１０ビットＢＲＭ１０１内部の１０ビットカウンタが、入力クロックＣＬＫ、即ち第２クロックＣＬＫ２を順次計数して計数値が８ＦHに達すると、ＡＮＤゲート１０３の出力である８Ｆ検出信号ＣＨＫ１が“Ｈ”レベルとなるので、ＪＫフリップフロップ１０２の出力端子Ｑ（第１選択信号ＳＥＬ１）は“Ｈ”レベル、出力端子＃Ｑ（第２選択信号ＳＥＬ２）は“Ｌ”レベルにそれぞれ遷移し、セレクタ１０２において第１クロック信号ＣＬＫ１が選択されて、１０ビットＢＲＭ１０１に供給されることになる。
【００１４】
さらに、１０ビットＢＲＭ１０１内部の１０ビットカウンタが、入力クロックＣＬＫ、即ち第１クロックＣＬＫ１をさらに計数して計数値が３ＦＦHに達すると、イネーブル出力である３ＦＦ検出信号ＣＨＫ２が“Ｌ”レベルとなるので、ＪＫフリップフロップ１０２は反転して、出力端子Ｑ（第１選択信号ＳＥＬ１）は“Ｌ”レベル、出力端子＃Ｑ（第２選択信号ＳＥＬ２）は“Ｈ”レベルにそれぞれなり、セレクタ１０２において第２クロック信号ＣＬＫ２が選択されて、１０ビットＢＲＭ１０１に供給されることになる。
そして、１０ビットＢＲＭ１０１内部の１０ビットカウンタがインクリメント（＋１）された時点で計数値は０となるので、８Ｆ検出信号ＣＨＫ１が“Ｌ”レベル、３ＦＦ検出信号ＣＨＫ２が“Ｈ”レベルとなるので、ＪＫフリップフロップ１０２は、次に計数値が８ＦHに達して８Ｆ検出信号ＣＨＫ１が“Ｈ”レベルとなるまで無変化であり、第２クロック信号ＣＬＫ２が選択された状態が続くこととなる。
【００１５】
パルスモータの駆動制御を行うコントローラボード上のＣＰＵのリアルタイムクロックは、通常、２［ｍｓ］や８［ｍｓ］が用いられているので、パルス出力装置の払い出し速度を１［Ｍｐｐｓ］程度にするためには、２進数で１０２４［ＭＨｚ］を１０ビットＢＲＭ１０１に入力して１［ｍｓ］の動作周期を得ることができる。本実施形態のパルス出力装置では、この時に、１０２４［ＭＨｚ］のクロックを待たずに、ＣＰＵのリアルタイムクロックを適度に分周した２つのクロックＣＬＫ１，ＣＬＫ２を切替えて１［ｍｓ］の周期で１０ビットＢＲＭ１０１を動作させるものである。
つまり、本実施形態のパルス出力装置では、８ＦHは１４３（１０進数）で、３ＦＦHは１０２３（１０進数）であり、カウンタの計数が０から開始されることを考えあわせれば、１０ビットＢＲＭ１０１内部の１０ビットカウンタが、周波数１．２［ＭＨｚ］の第２クロック信号ＣＬＫ２で“１４４”を、周波数１［ＭＨｚ］の第１クロック信号ＣＬＫ１で“８８０”をそれぞれ計数していることとなる。すなわち、
１４４＋８８０＝１０２４
を計数し、この時の計数時間は、
１４４×１／１．２＋８８０×１＝１０００［μｓ］
となって、ちょうど１［ｍｓ］の動作周期となる。
【００１６】
以上説明したように、第１の実施形態のパルス出力装置では、１０ビット入力データＤＡＴＡに応じたパルス数を持つパルス出力ＰＯＵＴを得る１０ビットＢＲＭ１０１を用いたパルス出力装置において、周波数１［ＭＨｚ］，１．２［ＭＨｚ］を持つ２つのクロック信号ＣＬＫ１、ＣＬＫ２を選択的に組み合わせて１０ビット入力データＤＡＴＡの動作周期に同期させているので、外部処理装置（ＣＰＵ等）の駆動用クロックまたは駆動用クロックに基づき生成されるクロック信号ＣＬＫ１、ＣＬＫ２を用いてパルス出力を行うことができ、従来のように、別の水晶発振器等を用いることがなく、複数の発振器間で相互の発振周波数の誤差を補正する必要がなくなると共に、パルス出力装置の信頼性を向上させることができる。また、別途、同期をとるためだけの同期回路も不要となるので、より簡易な構成により外部処理装置からの入力データの動作周期との同期を、ＡＳＩＣ技術等を用いて、より集積化し易い回路構成で実現可能となる。その結果、高いハードウェア実装効率を実現でき、パルス出力装置の低コスト化を図ることができる。
【００１７】
〔第２の実施形態〕
図３は本発明の第２の実施形態に係るパルス出力装置の構成図である。本実施形態のパルス出力装置は、入力データに応じたパルス出力を行う半積分器（ＤＤＡ）を用いたものである。
図３において、本実施形態のパルス出力装置は、１０ビットの加算器３０１と、１０ビットＤフリップフロップ３０２と、１０ビットカウンタ３０３と、ＡＮＤゲート３０４と、ＪＫフリップフロップ３０５と、セレクタ３０６と、ＮＡＮＤゲートＮＡ１４とを備えて構成されている。
【００１８】
１０ビットの加算器３０１およびＤフリップフロップ３０２は、半積分器（ＤＤＡ）を構成しており、与えられたデータについて、入力クロックに基づき加算動作を繰り返し行って、該加算動作により生じるオーバーフロー信号ＯＶＦを出力する。また、ＮＡＮＤゲートＮＡ１４は出力手段に該当し、半積分器の入力クロックとオーバーフロー信号ＯＶＦの出力とに基づいてパルス出力ＰＯＵＴを生成する。また、１０ビットカウンタ３０３は計数手段に該当し、半積分器の入力クロックのパルスを計数する。
【００１９】
選択信号生成手段は、１０ビットカウンタ３０３の計数値に基づき選択信号ＳＥＬ１，ＳＥＬ２を生成する。図３の構成では、ＡＮＤゲート３０４と、ＮＯＴゲートＮＴ１１と、ＪＫフリップフロップ３０５が、この選択信号生成手段に該当している。つまり、ＡＮＤゲート１０３において、計数データ第０〜第３ビットおよび第７ビットの論理積を取ることにより、１０ビットカウンタ３０３の計数値が８ＦHに至ったことを検出して、８Ｆ検出信号ＣＨＫ１として出力する。また、１０ビットカウンタ３０３のリップルキャリー出力端子ＲＣからの出力は、１０ビットカウンタ３０３の計数値が３ＦＦHに達したときに有効となるので、これを反転した信号を３ＦＦ検出信号ＣＨＫ２として生成する。  ＪＫフリップフロップ３０５では、入力端子Ｊに８Ｆ検出信号ＣＨＫ１を、入力端子Ｋに３ＦＦ検出信号ＣＨＫ２をそれぞれ入力して、出力端子Ｑから第１選択信号ＳＥＬ１を、出力端子＃Ｑから第２選択信号ＳＥＬ２をそれぞれ出力している。
【００２０】
セレクタ３０６は、３つのＮＡＮＤゲートＮＡ１１〜ＮＡ１３を備えて構成され、選択手段に該当するものである。選択信号ＳＥＬ１，ＳＥＬ２に基づき、互いに異なる周波数を持つ２つのクロック信号ＣＬＫ１，ＣＬＫ２から１つを選択して半積分器の入力クロックを出力している。
【００２１】
次に、以上の構成を備えた本実施形態のパルス出力装置の動作について説明する。ここで、第１の実施形態と同様に、２つのクロック信号ＣＬＫ１，ＣＬＫ２として、それぞれ周波数１［ＭＨｚ］，１．２［ＭＨｚ］を持つクロック信号を用いるものとする。
先ず、図示しないリセット信号＃ＲＥＳにより、ＪＫフリップフロップ３０５の内容がクリアされると、ＪＫフリップフロップ３０５の出力端子Ｑから“Ｌ”レベルの第１選択信号ＳＥＬ１が、出力端子＃Ｑからは“Ｈ”レベルの第２選択信号ＳＥＬ２がそれぞれ出力されるので、セレクタ３０６において第２クロック信号ＣＬＫ２が選択され、１０ビットカウンタ３０３、ＪＫフリップフロップ３０５、半積分器およびＮＡＮＤゲートＮＡ１４に供給されることになる。
次に、１０ビットカウンタ３０３が入力クロック、即ち第２クロックＣＬＫ２を順次計数して計数値が８ＦHに達すると、ＡＮＤゲート３０４の出力である８Ｆ検出信号ＣＨＫ１が“Ｈ”レベルとなるので、ＪＫフリップフロップ３０５の出力端子Ｑ（第１選択信号ＳＥＬ１）は“Ｈ”レベル、出力端子＃Ｑ（第２選択信号ＳＥＬ２）は“Ｌ”レベルにそれぞれ遷移し、セレクタ３０６において第１クロック信号ＣＬＫ１が選択されることになる。
【００２２】
さらに、１０ビットカウンタ３０３が入力クロック、即ち第１クロックＣＬＫ１をさらに計数して計数値が３ＦＦHに達すると、リップルキャリー出力の反転である３ＦＦ検出信号ＣＨＫ２が“Ｌ”レベルとなるので、ＪＫフリップフロップ３０５は反転して、出力端子Ｑ（第１選択信号ＳＥＬ１）は“Ｌ”レベル、出力端子＃Ｑ（第２選択信号ＳＥＬ２）は“Ｈ”レベルにそれぞれなり、セレクタ３０６において第２クロック信号ＣＬＫ２が選択されることになる。
そして、１０ビットカウンタ３０３がインクリメント（＋１）された時点で計数値は０となるので、８Ｆ検出信号ＣＨＫ１が“Ｌ”レベル、３ＦＦ検出信号ＣＨＫ２が“Ｈ”レベルとなるので、ＪＫフリップフロップ３０５は、次に計数値が８ＦHに達して８Ｆ検出信号ＣＨＫ１が“Ｈ”レベルとなるまで無変化であり、第２クロック信号ＣＬＫ２が選択された状態が続くこととなる。
【００２３】
一方、半積分器では、１０ビット入力データＤＡＴＡが、１０ビットの加算器３０１により１０ビットＤフリップフロップ３０２の出力と加算されオーバーフロー信号ＯＶＦを発している。１０ビットの半積分器では、１０２４のパルスを計数して演算が一周することになり（これはＤフリップフロップ３０２の内容が０になることを意味する）、１０ビット入力データＤＡＴＡの値と同数のパルスを持つオーバーフロー信号ＯＶＦが発生することになる。ここで、半積分器におけるオーバーフロー信号ＯＶＦは連続して発生する場合があるので、ＮＡＮＤゲートＮＡ１４において、オーバーフロー信号ＯＶＦと入力クロックとの論理積を反転してパルス出力ＰＯＵＴを生成している。
【００２４】
本実施形態のパルス出力装置でも、第１の実施形態と同様に、１０ビットカウンタ３０３が、周波数１．２［ＭＨｚ］の第２クロック信号ＣＬＫ２で“１４４”を、周波数１［ＭＨｚ］の第１クロック信号ＣＬＫ１で“８８０”をそれぞれ計数していることとなる。すなわち、
１４４＋８８０＝１０２４
を計数し、この時の計数時間は、
１４４×１／１．２＋８８０×１＝１０００［μｓ］
となって、ちょうど１［ｍｓ］の動作周期となる。
【００２５】
以上説明したように、第２の実施形態のパルス出力装置では、１０ビット入力データＤＡＴＡについて入力クロックに基づき加算動作を繰り返し行って、該加算動作により生じるオーバーフロー信号ＯＶＦに基づきパルス出力ＰＯＵＴを得る半積分器（ＤＤＡ）を用いたパルス出力装置において、周波数１［ＭＨｚ］，１．２［ＭＨｚ］を持つ２つのクロック信号ＣＬＫ１、ＣＬＫ２を選択的に組み合わせて１０ビット入力データＤＡＴＡの動作周期に同期させているので、外部処理装置（ＣＰＵ等）の駆動用クロックまたは駆動用クロックに基づき生成されるクロック信号ＣＬＫ１、ＣＬＫ２を用いてパルス出力を行うことができ、従来のように、別の水晶発振器等を用いることがなく、複数の発振器間で相互の発振周波数の誤差を補正する必要がなくなると共に、パルス出力装置の信頼性を向上させることができる。また、別途、同期をとるためだけの同期回路も不要となるので、より簡易な構成により外部処理装置からの入力データの動作周期との同期を、ＡＳＩＣ技術等を用いて、より集積化し易い回路構成で実現可能となる。その結果、高いハードウェア実装効率を実現でき、パルス出力装置の低コスト化を図ることができる。
【００２６】
【発明の効果】
以上説明したように、本発明のパルス出力装置によれば、２進数入力データに応じたパルス数のパルス出力を得るＢＲＭを用いたパルス出力装置において、互いに異なる周波数を持つ複数のクロック信号を選択的に組み合わせて２進数入力データの動作周期に同期させているので、２進数入力データを供給する外部処理装置（ＣＰＵ等）の駆動用クロックまたは駆動用クロックに基づき生成されるクロック信号を用いてパルス出力を行うことができ、複数の発振器間で相互の発振周波数の誤差を補正する必要がなくなると共に、パルス出力装置の信頼性を向上させることができ、また、別途、同期をとるためだけの同期回路も不要なので、より簡易な構成により外部処理装置からの入力データの動作周期との同期を、より集積化し易い回路構成で、高いハードウェア実装効率で実現でき、パルス出力装置の低コスト化を図ることができる。
【００２７】
また、請求項２に係るパルス出力装置では、入力データについて入力クロックに基づき加算動作を繰り返し行って、該加算動作により生じるオーバーフローに基づきパルス出力を得る半積分器（ＤＤＡ）を用いたパルス出力装置において、互いに異なる周波数を持つ複数のクロック信号を選択的に組み合わせて入力データの動作周期に同期させてので、入力データを供給する外部処理装置（ＣＰＵ等）の駆動用クロックまたは駆動用クロックに基づき生成されるクロック信号を用いてパルス出力を行うことができ、複数の発振器間で相互の発振周波数の誤差を補正する必要がなくなると共に、パルス出力装置の信頼性を向上させることができ、また、別途、同期をとるためだけの同期回路も不要なので、より簡易な構成により外部処理装置からの入力データの動作周期との同期を、より集積化し易い回路構成で、高いハードウェア実装効率で実現でき、パルス出力装置の低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るパルス出力装置の構成図である。
【図２】４ビットＢＲＭの具体的な回路構成図である。
【図３】本発明の第２の実施形態に係るパルス出力装置の構成図である。
【符号の説明】
１０１    １０ビットＢＲＭ
１０２    ＪＫフリップフロップ
１０３    ＡＮＤゲート
１０４    セレクタ（選択手段）
ＣＰ    クロック入力端子
＃ＥＩ    イネーブル入力端子
＃ＳＴＢ    ストローブ入力端子
＃ＥＯ    イネーブル出力端子
ＤＡＴＡ，ＩＮＡ〜ＩＮＪ    １０ビット入力データ
ＣＬＫ    入力クロック
ＰＯＵＴ    パルス出力
Ｄ０〜Ｄ９  内部カウンタの計数データ
ＣＨＫ１    ８Ｆ検出信号
ＣＨＫ２    ３ＦＦ検出信号
ＳＥＬ１，ＳＥＬ２    選択信号
ＣＬＫ１，ＣＬＫ２    クロック信号
ＣＡＳＩ    カスケード入力
ＮＡ１〜ＮＡ１４    ＮＡＮＤゲート
ＮＴ１，ＮＴ１１    ＮＯＴゲート
ＡＤ１〜ＡＤ７    ＡＮＤゲート
ＮＯ１〜ＮＯ１１    ＮＯＲゲート
ＤＦ１〜ＤＦ４    フリップフロップ
３０１    加算器
３０２    １０ビットＤフリップフロップ
３０３    １０ビットカウンタ
３０４    ＡＮＤゲート
３０５    ＪＫフリップフロップ
３０６    セレクタ（選択手段）
ＯＶＦ    オーバーフロー信号
ＧＮＤ    接地電位
Ｖｃｃ    電源電位
【図１】
0003940877.tif 000002
【図２】
0003940877.tif 000003
【図３】
0003940877.tif 000004