(57)【要約】【課題】データ信号の波形の歪みを抑制する。【解決手段】配線回路に、誤差のある動作周期で動作する第一ＤＤＲメモリーと第二ＤＤＲメモリー搭載のＤＩＭＭが装着可能なＤＩＭＭソケットと第一及び第二ＤＤＲメモリーに対しデータ信号を入出力する制御回路と、制御回路と第一ＤＤＲメモリーとの間でデータ信号を伝送する信号線とを備え、ＤＩＭＭソケットは信号線に設けられた分岐点に接続され、信号線及び分岐点は下記数式（１）（２）（３）を満たすように又は数式（１）（４）（５）を満たすように設けられている。（１）Ｃ＜Ｂ（２）３Ａ＋３Ｃ＜Ｘ（３）Ａ＋３Ｃ＜Ｘ−２Ｂ（４）Ａ＋Ｃ＞Ｙ−２Ｂ（５）３Ａ＋３Ｃ＞Ｙ（Ａ、Ｂ、Ｃは、制御回路と分岐点間、分岐点と第二ＤＤＲメモリー間、分岐点と第一ＤＤＲメモリー間におけるデータ信号の伝送遅延時間、Ｘ、Ｙは、動作周期の半周期の最小値、最大値を示す。）【選択図】図２
2016212672.tif 000002
【特許請求の範囲】
【請求項１】
誤差のある所定の動作周期で動作する第一ＤＤＲメモリーと、
第二ＤＤＲメモリーが搭載されたＤＩＭＭが装着可能なＤＩＭＭソケットと、
前記第一ＤＤＲメモリー及び前記第二ＤＤＲメモリーに対してデータ信号を入出力する制御回路と、
前記制御回路と前記第一ＤＤＲメモリーとの間で前記データ信号を伝送する信号線と、
を備え、
前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、
前記信号線及び前記分岐点は、下記の数式（１）、（２）及び（３）を満たすように、又は、下記の数式（１）、（４）及び（５）を満たすように設けられている配線回路。
Ｃ＜Ｂ・・・（１）
３Ａ＋３Ｃ＜Ｘ・・・（２）
Ａ＋３Ｃ＜Ｘ−２Ｂ・・・（３）
Ａ＋Ｃ＞Ｙ−２Ｂ・・・（４）
３Ａ＋３Ｃ＞Ｙ・・・（５）
（上記数式（１）乃至（５）において、Ａは前記制御回路と前記分岐点との間における前記データ信号の伝送遅延時間である第一伝送遅延時間を示す。Ｂは前記分岐点と前記第二ＤＤＲメモリーとの間における前記データ信号の伝送遅延時間を示す。Ｃは前記分岐点と前記第一ＤＤＲメモリーとの間における前記データ信号の伝送遅延時間である第二伝送遅延時間を示す。Ｘは前記動作周期の半周期の最小値を示す。Ｙは前記半周期の最大値を示す。）
【請求項２】
前記信号線及び前記分岐点は、更に、前記第一伝送遅延時間が所定の第一上限時間よりも小さくなるように設けられている請求項１に記載の配線回路。
【請求項３】
前記信号線及び前記分岐点は、更に、前記第一伝送遅延時間が所定の第一下限時間よりも大きくなるように設けられている請求項１又は２に記載の配線回路。
【請求項４】
前記信号線及び前記分岐点は、更に、前記第二伝送遅延時間が所定の第二上限時間よりも小さくなるように設けられている請求項１から３の何れか一項に記載の配線回路。
【請求項５】
前記信号線及び前記分岐点は、更に、前記第二伝送遅延時間が所定の第二下限時間よりも大きくなるように設けられている請求項１から４の何れか一項に記載の配線回路。
【請求項６】
請求項１から５の何れか一項に記載の配線回路が配置された制御基板を備える制御装置。
【請求項７】
請求項６に記載の制御装置と、
前記制御回路に入出力させる画像を表す前記データ信号を前記制御回路に対して入出力する画像処理部と、
を備える画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線回路、制御装置、及び画像処理装置に関し、特に、制御回路とＤＤＲメモリーとの間で入出力されるデータ信号の波形の歪みを抑制する技術に関する。
【背景技術】
【０００２】
従来から、複合機等の画像処理装置では、ＣＰＵやＡＳＩＣ等の制御回路と、ＤＤＲメモリーと、ＤＩＭＭが装着可能なＤＩＭＭソケットと、を搭載した制御基板を備えた制御装置が用いられている。このような制御装置では、制御回路と制御基板上のＤＤＲメモリー及びＤＩＭＭ上のＤＤＲメモリーとの間でデータ信号を入出力するため、制御回路と制御基板上のＤＤＲメモリーとを接続する信号線と、当該信号線に設けられた分岐点とＤＩＭＭソケットとを接続する信号線と、が配線されている。
【０００３】
そして、一般的には、受信側の入力端でデータ信号が反射した影響を受けてデータ信号の波形が歪むことを抑制するため、分岐点から制御基板上のＤＤＲメモリーまでの信号線及び分岐点からＤＩＭＭ上のＤＤＲメモリーまでの信号線を等長にして、インピーダンスを整合する構成が採用されている。
【０００４】
しかし、近年、制御基板は小型化される傾向にあり、信号線を配線するためのスペースが小さくなってきている。このため、上述のように、分岐点から制御基板上のＤＤＲメモリーまでの信号線及び分岐点からＤＩＭＭ上のＤＤＲメモリーまでの信号線を等長にすることが困難な場合がある。
【０００５】
そこで、下記特許文献１及び２等に記載のように、分岐点と各ＤＤＲメモリーとの間に抵抗素子やバッファー回路等のインピーダンス素子を設けて、各信号線の特性インピーダンスを等価にすることで、データ信号の反射を抑制する技術も知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−８４０７０号公報
【特許文献２】特開２００８−１０３４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、分岐点から制御基板上のＤＤＲメモリーまでの信号線及び分岐点からＤＩＭＭ上のＤＤＲメモリーまでの信号線を等長にすることが困難な場合に、上記特許文献１及び２等に記載の従来技術を採用するためには、抵抗素子やバッファー回路等のインピーダンス素子を設けるためのコストや配置スペースが更に必要になるという問題があった。
【０００８】
本発明は、上記の問題を解決するためになされたものであり、制御回路とＤＤＲメモリーとの間で入出力されるデータ信号の波形の歪みを抑制することができる安価且つ簡易な構成の配線回路、制御基板、及び画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による配線回路は、誤差のある所定の動作周期で動作する第一ＤＤＲメモリーと、第二ＤＤＲメモリーが搭載されたＤＩＭＭが装着可能なＤＩＭＭソケットと、前記第一ＤＤＲメモリー及び前記第二ＤＤＲメモリーに対してデータ信号を入出力する制御回路と、前記制御回路と前記第一ＤＤＲメモリーとの間で前記データ信号を伝送する信号線と、を備え、前記ＤＩＭＭソケットは前記信号線に設けられた分岐点に接続され、前記信号線及び前記分岐点は、下記の数式（１）、（２）及び（３）を満たすように、又は、下記の数式（１）、（４）及び（５）を満たすように設けられている。
Ｃ＜Ｂ・・・（１）
３Ａ＋３Ｃ＜Ｘ・・・（２）
Ａ＋３Ｃ＜Ｘ−２Ｂ・・・（３）
Ａ＋Ｃ＞Ｙ−２Ｂ・・・（４）
３Ａ＋３Ｃ＞Ｙ・・・（５）
（上記数式（１）乃至（５）において、Ａは前記制御回路と前記分岐点との間における前記データ信号の伝送遅延時間である第一伝送遅延時間を示す。Ｂは前記分岐点と前記第二ＤＤＲメモリーとの間における前記データ信号の伝送遅延時間を示す。Ｃは前記分岐点と前記第一ＤＤＲメモリーとの間における前記データ信号の伝送遅延時間である第二伝送遅延時間を示す。Ｘは前記動作周期の半周期の最小値を示す。Ｙは前記半周期の最大値を示す。）
【００１０】
また、前記信号線及び前記分岐点は、更に、前記第一伝送遅延時間が所定の第一上限時間よりも小さくなるように設けられてもよい。
【００１１】
また、前記信号線及び前記分岐点は、更に、前記第一伝送遅延時間が所定の第一下限時間よりも大きくなるように設けられてもよい。
【００１２】
また、前記信号線及び前記分岐点は、更に、前記第二伝送遅延時間が所定の第二上限時間よりも小さくなるように設けられてもよい。
【００１３】
また、前記信号線及び前記分岐点は、更に、前記第二伝送遅延時間が所定の第二下限時間よりも大きくなるように設けられてもよい。
【００１４】
また、本発明による制御装置は、前記配線回路が配置された制御基板を備える。
【００１５】
また、本発明による画像処理装置は、前記制御装置と、前記制御回路に入出力させる画像を表す前記データ信号を前記制御回路に対して入出力する画像処理部と、を備える。
【発明の効果】
【００１６】
この発明によれば、安価且つ簡易な構成で、制御回路とＤＤＲメモリーとの間で入出力されるデータ信号の波形の歪みを抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】複合機の電気的構成を示すブロック図である。
【図２】制御部の概略構成図である。
【図３】動作周期の半周期の誤差を示す図である。
【図４】ＪＥＤＥＣで規定されている六個の動作周期で動作するＤＤＲメモリーをそれぞれ備えた配線回路の構成例を示す図である。
【図５】第一ＤＤＲメモリーに入力されるデータ信号の波形を示す図であり、図５（Ａ）は、反射信号が動作周期の半周期と同じタイミングで入力されるときを示し、図５（Ｂ）は、反射信号が動作周期の半周期とは異なるタイミングで入力されるときを示す。
【発明を実施するための形態】
【００１８】
以下、本発明に係る配線回路、制御装置及び画像処理装置の一実施形態を図面に基づいて説明する。尚、本実施形態では、本発明に係る画像処理装置の一実施形態として複合機を例に説明する。しかし、これに限らず、本発明に係る画像処理装置は、例えば、ファクシミリ装置、コピー機、プリンター、スキャナー等であってもよい。
【００１９】
図１は、複合機１の電気的構成を示すブロック図である。図１に示すように、複合機１は、画像読取部２００（画像処理部）と画像形成部３００（画像処理部）と操作部４００と記憶部５００と通信部６００と制御部１００（制御装置）とを備えている。
【００２０】
画像読取部２００は、ＣＣＤラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部２００は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部１００へ出力する。制御部１００は、画像読取部２００により入力された画像データを後述のＤＤＲメモリー２１又はＤＤＲメモリー２２に一時的に記憶する。
【００２１】
画像形成部３００は、感光体ドラム、帯電部、露光部、現像部、クリーニング部等を備えた周知の構成を有し、制御部１００から入力された画像データが表す画像を用紙に形成する。例えば、制御部１００は、画像読取部２００により生成された画像データを後述のＤＤＲメモリー２１又はＤＤＲメモリー２２から読み出し、当該読み出した画像データを画像形成部３００へ出力する。また、制御部１００は、後述する通信部６００を介して外部装置から受信した画像データを画像形成部３００へ出力する。
【００２２】
操作部４００は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部４００は、液晶ディスプレイ等の表示部４１０と、操作キー部４２０と、を備えている。操作キー部４２０は、例えば、数値や記号を入力するためのテンキーや、表示部４１０に表示されたポインター（カーソル）を移動させるための方向キー等の各種キーを備えている。
【００２３】
記憶部５００は、ＨＤＤやＳＳＤ等の記憶装置である。通信部６００は、不図示のパソコン等の外部装置と制御部１００との間でＬＡＮ等を介して通信を行うための通信インターフェイス回路である。
【００２４】
制御部１００は、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と不図示の制御バスを介して通信可能に接続されている。制御部１００は、画像データ等の各種データを示すデータ信号や各部の動作を制御するための制御信号を、制御バスを用いて各部との間で送受信することにより、各部の動作を制御する。
【００２５】
図２は、制御部１００の概略構成図である。具体的には、図２に示すように、制御部１００は、配線回路１１が配置された制御基板１０を備えている。
【００２６】
配線回路１１には、画像読取部２００により入力された画像データ等の各種データを一時的に記憶するためのＤＤＲメモリー２１（第一ＤＤＲメモリー）、ＤＩＭＭソケット３、所定の演算処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の制御回路４、信号線５、及びこれらの周辺回路（不図示）等が含まれる。
【００２７】
ＤＤＲメモリー２１は、ＪＥＤＥＣにより規定されているように、制御回路４から入力される制御信号に基づいて、所定の動作周期でデータの読み書き動作を行う周知の構成を有している。
【００２８】
具体的には、制御信号には、ＪＥＤＥＣにより規定されている所定の動作周期で発振するクロック信号、ＤＤＲメモリー２１にデータの読み書きを指示するコマンド信号、及び、ＤＤＲメモリー２１におけるデータの記憶領域を示すアドレス信号等が含まれる。コマンド信号及びアドレス信号は、クロック信号の立ち上がりタイミング又は立ち下がりタイミングに同期して、つまり、動作周期に同期してＤＤＲメモリー２１に入力される。
【００２９】
一方、ＤＤＲメモリー２１において読み書きする対象のデータを示すデータ信号は、クロック信号の立ち上がりタイミング及び立ち下がりタイミングに同期して、つまり、動作周期の半周期と同期して、制御回路４とＤＤＲメモリー２１との間で入出力される。尚、ＪＥＤＥＣの規定により、上記動作周期が所定の範囲内で変動する誤差を含むことは許容されている。このため、動作周期の半周期に相当するデータ信号の電位が変化する周期は、所定の範囲内で変動する可能性がある。
【００３０】
ＤＩＭＭソケット３は、ＪＥＤＥＣにより規定されているように、ＤＩＭＭ３１が装着可能な周知の構成を有している。ＤＩＭＭ３１には、ＤＤＲメモリー２１と同様の構成のＤＤＲメモリー２２（第二ＤＤＲメモリー）が搭載されている。
【００３１】
ＤＩＭＭソケット３は、制御回路４がＤＤＲメモリー２２に対して出力する制御信号を入力するための不図示の制御信号用の入力端子と、制御回路４がＤＤＲメモリー２２に対して入出力するデータ信号を入出力するための不図示のデータ信号用の入出力端子と、を備えている。
【００３２】
ＤＩＭＭ３１には、ＤＤＲメモリー２２の制御信号用の各入力端子と、ＤＩＭＭソケット３に設けられた制御信号用の各入力端子と、を接続する制御信号用の信号線が設けられている。また、ＤＩＭＭ３１には、ＤＤＲメモリー２２のデータ信号用の各入出力端子と、ＤＩＭＭソケット３に設けられたデータ信号用の各入出力端子と、を接続するデータ信号用の信号線が設けられている。
【００３３】
尚、ＤＩＭＭ３１に設けられたデータ信号用の信号線は、ＤＩＭＭソケット３とＤＤＲメモリー２２との間におけるデータ信号の伝送遅延時間がＪＥＤＥＣにより規定されている所定時間となるように設けられている。尚、ＪＥＤＥＣの規定により、ＤＩＭＭソケット３とＤＤＲメモリー２２との間におけるデータ信号の伝送遅延時間（上記所定時間）が所定の範囲内で変動する誤差を含むことは許容されている。
【００３４】
制御回路４は、ＤＤＲメモリー２１に各制御信号を出力するための不図示の制御信号用の出力端子を備えている。当該制御信号用の出力端子は、ＤＤＲメモリー２２に各制御信号を出力するための出力端子としても兼用されている。制御回路４の制御信号用の各出力端子と、ＤＤＲメモリー２１及びＤＤＲメモリー２２の制御信号用の各出力端子とは、それぞれ不図示の信号線によって接続されている。
【００３５】
また、制御回路４は、ＤＤＲメモリー２１に対してデータ信号を入出力するための不図示のデータ信号用の入出力端子を備えている。当該データ信号用の入出力端子は、ＤＤＲメモリー２２に対してデータ信号を入出力するための入出力端子としても兼用されている。制御回路４のデータ信号用の入出力端子とＤＤＲメモリー２１のデータ信号用の入出力端子とは、信号線５によって接続されている。信号線５は、分岐点ＤＰで分岐してＤＩＭＭソケット３のデータ信号用の入出力端子に接続されている。
【００３６】
更に、配線回路１１は、上述の構成を前提とし、信号線５及び分岐点ＤＰが、下記の数式（１）〜（３）、（６）〜（９）を満たすように、又は、下記の数式（１）、（４）〜（９）を満たすように設けられている。
【００３７】
Ｃ＜Ｂ・・・（１）
３Ａ＋３Ｃ＜Ｘ・・・（２）
Ａ＋３Ｃ＜Ｘ−２Ｂ・・・（３）
Ａ＋Ｃ＞Ｙ−２Ｂ・・・（４）
３Ａ＋３Ｃ＞Ｙ・・・（５）
Ａ＜ＬＵ１・・・（６）
Ａ＞ＬＬ１・・・（７）
Ｃ＜ＬＵ２・・・（８）
Ｃ＞ＬＬ２・・・（９）
【００３８】
尚、上記数式（１）〜（９）において、Ａは、図２に示すように、制御回路４と分岐点ＤＰとの間におけるデータ信号の伝送遅延時間（以下、第一伝送遅延時間Ａと記載する）を示す。Ｃは、図２に示すように、分岐点ＤＰとＤＤＲメモリー２１との間におけるデータ信号の伝送遅延時間（以下、第二伝送遅延時間Ｃと記載する）を示す。Ｂは、分岐点ＤＰとＤＤＲメモリー２２との間におけるデータ信号の伝送遅延時間（以下、第三伝送遅延時間Ｂと記載する）を示す。
【００３９】
図３は、動作周期の半周期Ｔの誤差を示す図である。Ｘは、図３に示すように、動作周期の半周期Ｔの最小値（以下、最小値Ｘと記載する）を示し、Ｙは、動作周期の半周期Ｔの最大値（以下、最大値Ｙと記載する）を示す。
【００４０】
また、ＬＵ１は、第一伝送遅延時間Ａの上限を定めるために予め定められた時間（以下、第一上限時間ＬＵ１と記載する）を示す。ＬＬ１は、第一伝送遅延時間Ａの下限を定めるために予め定められた時間（以下、第一下限時間ＬＬ１と記載する）を示す。ＬＵ２は、第二伝送遅延時間Ｃの上限を定めるために予め定められた時間（以下、第二上限時間ＬＵ２と記載する）を示す。ＬＬ２は、第二伝送遅延時間Ｃの下限を定めるために予め定められた時間（以下、第二下限時間ＬＬ２と記載する）を示す。
【００４１】
以下、配線回路１１の具体的な構成例について図４を用いて説明する。図４は、ＪＥＤＥＣで規定されている六個の動作周期（１／４００ＭＨｚ、１／５３３ＭＨｚ、１／６６７ＭＨｚ、１／８００ＭＨｚ、１／９３３ＭＨｚ、１／１０６６ＭＨｚ）で動作するＤＤＲメモリー２１をそれぞれ備えた配線回路１１の構成例を示す図である。以下では、上記六個の動作周期を代表して、動作周期が１／４００ＭＨｚ、１／８００ＭＨｚである場合の配線回路１１の構成例についてのみ説明する。
【００４２】
尚、本構成例では、動作周期の半周期ＴがＪＥＤＥＣで規定された動作周期の半周期の９５％から１０５％の範囲で変動するものとする。つまり、図４に示すように、動作周期がＪＥＤＥＣで規定された１／４００ＭＨｚである場合、動作周期の半周期Ｔの最小値Ｘを１１８７ｐｓ（＝１／４００ＭＨｚ×１／２×０．９５）とし、動作周期の半周期Ｔの最大値Ｙを１３１２ｐｓ（＝１．０５×１／４００ＭＨｚ×１／２×１．０５）とする。また、動作周期がＪＥＤＥＣで規定された１／８００ＭＨｚである場合には、動作周期の半周期Ｔの最小値Ｘを６５６ｐｓ（＝１／８００ＭＨｚ×１／２×０．９５）とし、動作周期の半周期Ｔの最大値Ｙを５９３ｐｓ（＝１／８００ＭＨｚ×１／２×１．０５）とする。
【００４３】
また、分岐点ＤＰとＤＩＭＭソケット３との間におけるデータ信号の伝送遅延時間が２０ｐｓとなるように、分岐点ＤＰとＤＩＭＭソケット３とを接続する信号線を設けるものとする。また、ＤＩＭＭソケット３とＤＤＲメモリー２２との間におけるデータ信号の伝送遅延時間が、ＪＥＤＥＣの規定により、１１０ｐｓ〜１７０ｐｓと定められているものとする。つまり、図４に示すように、分岐点ＤＰとＤＤＲメモリー２２との間におけるデータ信号の伝送遅延時間である第三伝送遅延時間Ｂが、１３０ｐｓ〜１９０ｐｓの範囲で変動する可能性があるものとする。
【００４４】
更に、データ信号を１ｍｍ伝送するのに要する時間が６ｐｓの信号線を信号線５として採用するものとする。そして、図４に示すように、制御基板１０における配線の都合上、制御回路４と分岐点ＤＰとの間の距離が７ｃｍよりも短く、２ｃｍよりも長くなるように、第一上限時間ＬＵ１を４２０ｐｓ（＝６ｐｓ／ｍｍ×７０ｍｍ）とし、第一下限時間ＬＬ１を１２０ｐｓ（＝６ｐｓ／ｍｍ×２０ｍｍ）と定めるものとする。
【００４５】
また、図４に示すように、第二伝送遅延時間Ｃが、ＤＩＭＭソケット３とＤＤＲメモリー２２との間におけるデータ信号の伝送遅延時間の最小値１１０ｐｓよりも小さくなるように、第二上限時間ＬＵ２を１１０ｐｓと定めるものとする。また、分岐点ＤＰとＤＤＲメモリー２１との間の距離が１ｃｍよりも長くなるように、第二下限時間ＬＬ２を６０ｐｓ（＝６×１０ｍｍ）と定めるものとする。
【００４６】
そして、動作周期が１／４００ＭＨｚである場合に、信号線５及び分岐点ＤＰを数式（１）〜（３）、（６）〜（９）を満たすように設けるとする。この場合、数式（１）〜（３）、（６）〜（９）に、上述のＢ、Ｘ、Ｙ、ＬＵ１、ＬＬ１、ＬＵ２、及びＬＬ２の既定値を適用した、以下に示す数式（１１）〜（１３）、（１６）〜（１９）を満たすように信号線５及び分岐点ＤＰを設ければよい。
【００４７】
Ｃ＜１３０ｐｓ・・・（１１）
３Ａ＋３Ｃ＜１１８７ｐｓ・・・（１２）
Ａ＋３Ｃ＜１１８７ｐｓ−２×１９０ｐｓ・・・（１３）
Ａ＜４２０ｐｓ・・・（１６）
Ａ＞１２０ｐｓ・・・（１７）
Ｃ＜１１０ｐｓ・・・（１８）
Ｃ＞６０ｐｓ・・・（１９）
【００４８】
つまり、動作周期が１／４００ＭＨｚである場合に、信号線５及び分岐点ＤＰが数式（１１）〜（１３）、（１６）〜（１９）を満たすように設けるためには、図４に示すように、数式（１１）〜（１３）、（１６）〜（１９）を満たす以下の二つの数式を満たすように、信号線５及び分岐点ＤＰを設ければよい。
１８０ｐｓ（＝１２０ｐｓ＋６０ｐｓ）＜Ａ＋Ｃ＜３９５ｐｓ（＝１１８７ｐｓ／３）
３００ｐｓ（＝１２０ｐｓ＋６０ｐｓ×３）＜Ａ＋３Ｃ＜７５０ｐｓ（＝４２０ｐｓ＋１１０ｐｓ×３）
【００４９】
一方、動作周期が１／４００ＭＨｚである場合に、信号線５及び分岐点ＤＰを数式（１）、（４）〜（９）を満たすように設けるとする。この場合、数式（１）、（４）〜（９）に、上述のＢ、Ｘ、Ｙ、ＬＵ１、ＬＬ１、ＬＵ２、及びＬＬ２の既定値を適用した、以下に示す数式（２１）、（２４）〜（２９）を満たすように信号線５及び分岐点ＤＰを設ければよい。
Ｃ＜１３０ｐｓ・・・（２１）
Ａ＋Ｃ＞１３１２ｐｓ−２×１３０ｐｓ・・・（２４）
３Ａ＋３Ｃ＞１３１２ｐｓ・・・（２５）
Ａ＜４２０ｐｓ・・・（２６）
Ａ＞１２０ｐｓ・・・（２７）
Ｃ＜１１０ｐｓ・・・（２８）
Ｃ＞６０ｐｓ・・・（２９）
【００５０】
しかし、数式（２１）、（２６）〜（２９）を満たすためには、１８０ｐｓ＜Ａ＋Ｃ＜５３０ｐｓの関係が成立する必要があるが、当該関係が成立する場合、数式（２４）（Ａ＋Ｃ＞１０５２ｐｓ）を満たさないことになる。よって、動作周期が１／４００ＭＨｚである場合には、図４に示すように、数式（２１）、（２４）〜（２９）を満たすように信号線５及び分岐点ＤＰを設けることはできない。つまり、動作周期が１／４００ＭＨｚである場合に、信号線５及び分岐点ＤＰを数式（１）、（４）〜（９）を満たすように設けることはできない。
【００５１】
また、動作周期が１／８００ＭＨｚである場合に、信号線５及び分岐点ＤＰを数式（１）〜（３）、（６）〜（９）を満たすように設けるとする。この場合、数式（１）〜（３）、（６）〜（９）に、上述のＢ、Ｘ、Ｙ、ＬＵ１、ＬＬ１、ＬＵ２、及びＬＬ２の既定値を適用した、以下に示す数式（３１）〜（３３）、（３６）〜（３９）を満たすように信号線５及び分岐点ＤＰを設ければよい。
【００５２】
Ｃ＜１３０ｐｓ・・・（３１）
３Ａ＋３Ｃ＜５９３ｐｓ・・・（３２）
Ａ＋３Ｃ＜５９３ｐｓ−２×１９０ｐｓ・・・（３３）
Ａ＜４２０ｐｓ・・・（３６）
Ａ＞１２０ｐｓ・・・（３７）
Ｃ＜１１０ｐｓ・・・（３８）
Ｃ＞６０ｐｓ・・・（３９）
【００５３】
しかし、数式（３１）、（３６）〜（３９）を満たすためには、３００ｐｓ＜Ａ＋３Ｃ＜７５０ｐｓの関係が成立する必要があるが、当該関係が成立する場合、数式（３３）（Ａ＋３Ｃ＜２１３ｐｓ）を満たさないことになる。よって、動作周期が１／８００ＭＨｚである場合には、図４に示すように、数式（３１）〜（３３）、（３６）〜（３９）を満たすように信号線５及び分岐点ＤＰを設けることはできない。つまり、動作周期が１／８００ＭＨｚである場合に、信号線５及び分岐点ＤＰを数式（１）〜（３）、（６）〜（９）を満たすように設けることはできない。
【００５４】
一方、動作周期が１／８００ＭＨｚである場合に、信号線５及び分岐点ＤＰを数式（１）、（４）〜（９）を満たすように設けるとする。この場合、数式（１）、（４）〜（９）に、上述のＢ、Ｘ、Ｙ、ＬＵ１、ＬＬ１、ＬＵ２、及びＬＬ２の既定値を適用した、以下に示す数式（４１）、（４４）〜（４９）を満たすように信号線５及び分岐点ＤＰを設ければよい。
【００５５】
Ｃ＜１３０ｐｓ・・・（４１）
Ａ＋Ｃ＞６５６ｐｓ−２×１３０ｐｓ・・・（４４）
３Ａ＋３Ｃ＞６５６ｐｓ・・・（４５）
Ａ＜４２０ｐｓ・・・（４６）
Ａ＞１２０ｐｓ・・・（４７）
Ｃ＜１１０ｐｓ・・・（４８）
Ｃ＞６０ｐｓ・・・（４９）
【００５６】
つまり、動作周期が１／８００ＭＨｚである場合に、信号線５及び分岐点ＤＰが数式（４１）、（４４）〜（４９）を満たすように設けるためには、図４に示すように、数式（４１）、（４４）〜（４９）を満たす以下の一つの数式を満たすように、信号線５及び分岐点ＤＰを設ければよい。
３９６ｐｓ（＝６５６ｐｓ−２６０ｐｓ）＜Ａ＋Ｃ＜５３０ｐｓ（＝４２０ｐｓ＋１１０ｐｓ）
【００５７】
このように、本実施形態の配線回路１１によれば、数式（１）を必ず満たすように信号線５及び分岐点ＤＰが設けられているので、分岐点ＤＰとＤＤＲメモリー２１との間におけるデータ信号の伝送遅延時間である第二伝送遅延時間Ｃを、分岐点ＤＰとＤＤＲメモリー２２との間におけるデータ信号の伝送遅延時間である第三伝送遅延時間Ｂよりも小さくすることができる。
【００５８】
つまり、伝送遅延時間は信号線の長さが長い程長くなるので、分岐点ＤＰとＤＤＲメモリー２１との間の信号線長を、分岐点ＤＰとＤＤＲメモリー２２との間の信号線長よりも短くすることができる。その結果、配線回路１１を小型化することができる。
【００５９】
また、本実施形態の配線回路１１では、更に、数式（２）（３）を満たすように、又は、数式（４）（５）を満たすように、信号線５及び分岐点ＤＰが設けられている。これにより、以下に示す効果を得ることができる。
【００６０】
制御回路４によってデータ信号が出力されてから、当該データ信号がＤＤＲメモリー２２の入力端で反射した後、当該反射した反射信号（以下、第一反射信号と記載する）が分岐点ＤＰを介してＤＤＲメモリー２１に入力されるまでの伝送遅延時間（以下、伝送遅延時間ｔ１と記載する）は、Ａ＋２Ｂ＋Ｃと示すことができる。このように、データ信号がＤＤＲメモリー２２の入力端で一回反射するパターンを、以下では第一反射パターンＰ１と記載する。
【００６１】
また、制御回路４から出力されたデータ信号がＤＤＲメモリー２１の入力端で反射し、その反射信号が分岐点ＤＰを介して制御回路４まで伝送され、制御回路４の入力端でも反射したとする。この場合、制御回路４からデータ信号が出力されてから、当該二回反射した反射信号（以下、第二反射信号と記載する）がＤＤＲメモリー２１に入力されるまでの伝送遅延時間（以下、伝送遅延時間ｔ２と記載する）は３Ａ＋３Ｃと示すことができる。このように、データ信号がＤＤＲメモリー２１の入力端と制御回路４の入力端とで二回反射するパターンを、以下では第二反射パターンＰ２と記載する。
【００６２】
更に、制御回路４から出力されたデータ信号がＤＤＲメモリー２１の入力端で反射し、その反射信号が分岐点ＤＰを介してＤＤＲメモリー２２まで伝送され、ＤＤＲメモリー２２の入力端でも反射したとする。この場合、制御回路４からデータ信号が出力されてから、当該二回反射した反射信号（以下、第三反射信号と記載する）がＤＤＲメモリー２１に入力されるまでの伝送遅延時間（以下、伝送遅延時間ｔ３と記載する）はＡ＋２Ｂ＋３Ｃと示すことができる。このように、データ信号がＤＤＲメモリー２１の入力端とＤＤＲメモリー２２の入力端とで二回反射するパターンを、以下では第三反射パターンＰ３と記載する。
【００６３】
図５は、ＤＤＲメモリー２１に入力されるデータ信号の波形を示す図であり、図５（Ａ）は、第一乃至第三反射信号が動作周期の半周期Ｔと同じタイミングＴ１で入力されるときを示し、（Ｂ）は、第一乃至第三反射信号が動作周期の半周期Ｔとは異なるタイミングＴ２１で入力されるときを示す。
【００６４】
上記の三つの伝送遅延時間ｔ１〜ｔ３が動作周期の半周期Ｔと等しい場合、図５（Ａ）に示すように、動作周期の半周期Ｔに相当する、制御回路４から出力されたデータ信号の電位が変化するタイミングＴ１で、当該データ信号と第一乃至第三反射信号とが重なり、図５（Ａ）の楕円部に示すように、当該データ信号の波形が大きく歪む。
【００６５】
尚、上記の第一乃至第三反射パターンＰ１〜Ｐ３以外にも、データ信号が三回以上反射するパターンがあり、当該三回以上反射した反射信号がＤＤＲメモリー２１に入力される可能性がある。しかし、当該三回以上反射した反射信号は減衰が大きいので、データ信号の波形の歪みに影響を与えないものとして無視することができる。
【００６６】
よって、上記の三つの伝送遅延時間ｔ１〜ｔ３が動作周期の半周期Ｔと等しくならないようにすれば、図５（Ｂ）に示すように、制御回路４から出力されたデータ信号の電位が変化するタイミングＴ２２とは異なるタイミングＴ２１で、当該データ信号と第一乃至第三反射信号とが重なる。これにより、当該データ信号の波形の歪みを抑制できる。
【００６７】
更に、動作周期が誤差を含むことを考慮すると、条件（Ｉ）「上記の三つの伝送遅延時間ｔ１〜ｔ３を動作周期の半周期Ｔの最小値Ｘよりも小さくする」、又は、条件（ＩＩ）「上記の三つの伝送遅延時間ｔ１〜ｔ３を動作周期の半周期Ｔの最大値Ｙよりも大きくする」を満たすと、データ信号の波形の歪みをより確実に抑制できる。
【００６８】
つまり、本実施形態の配線回路１１において、信号線５及び分岐点ＤＰが数式（２）（３Ａ＋３Ｃ＜Ｘ）を満たすように設けられている場合には、第二反射パターンＰ２における第二反射信号の伝送遅延時間ｔ２（＝３Ａ＋３Ｃ）を動作周期の半周期Ｔの最小値Ｘよりも小さくすることができる。
【００６９】
また、信号線５及び分岐点ＤＰが数式（３）（Ａ＋３Ｃ＜Ｘ−２Ｂ）を満たすように、つまり、Ａ＋２Ｂ＋３Ｃ＜Ｘ（数式（３）の変形式）を満たすように設けられている場合には、第三反射パターンＰ３における第三反射信号の伝送遅延時間ｔ３（＝Ａ＋２Ｂ＋３Ｃ）を動作周期の半周期Ｔの最小値Ｘよりも小さくすることができる。
【００７０】
また、Ｃは０よりも大きいので、Ａ＋２Ｂ＋３Ｃ＜Ｘ（数式（３）の変形式）を満たす場合、Ａ＋２Ｂ＋Ｃ＜Ｘを必ず満たすことは明らかである。よって、信号線５及び分岐点ＤＰが数式（３）（上記数式（３）の変形式）を満たすように設けられている場合には、第一反射パターンＰ１における第一反射信号の伝送遅延時間ｔ１（＝Ａ＋２Ｂ＋Ｃ）を動作周期の半周期Ｔの最小値Ｘより小さくすることができる。
【００７１】
このように、配線回路１１において、数式（２）（３）を満たすように信号線５及び分岐点ＤＰが設けられている場合には、上記の条件（Ｉ）「上記三つの伝送遅延時間ｔ１〜ｔ３を動作周期の半周期Ｔの最小値Ｘよりも小さくする」を満たすことができる。これにより、第一乃至第三反射信号が動作周期の半周期Ｔと考えられるタイミングでＤＤＲメモリー２１に入力されることによってデータ信号の波形が大きく歪むことを抑制することができる。
【００７２】
一方、本実施形態の配線回路１１において、信号線５及び分岐点ＤＰが数式（４）（Ａ＋Ｃ＞Ｙ−２Ｂ）を満たすように、つまり、Ａ＋２Ｂ＋Ｃ＞Ｙ（数式（４）の変形式）を満たすように設けられている場合には、第一反射パターンＰ１における第一反射信号の伝送遅延時間ｔ１（＝Ａ＋２Ｂ＋Ｃ）を動作周期の半周期Ｔの最大値Ｙよりも大きくすることができる。
【００７３】
また、Ｃは０よりも大きいので、Ａ＋２Ｂ＋Ｃ＞Ｙ（数式（４）の変形式）を満たす場合、Ａ＋２Ｂ＋３Ｃ＞Ｙを必ず満たすことは明らかである。よって、信号線５及び分岐点ＤＰが数式（４）（上記数式（４）の変形式）を満たすように設けられている場合には、第三反射パターンＰ３における第三反射信号の伝送遅延時間ｔ３（＝Ａ＋２Ｂ＋３Ｃ）を動作周期の半周期Ｔの最大値Ｙよりも大きくすることができる。
【００７４】
また、信号線５及び分岐点ＤＰが数式（５）（３Ａ＋３Ｃ＞Ｙ）を満たすように設けられている場合には、第二反射パターンＰ２における第二反射信号の伝送遅延時間ｔ２（＝３Ａ＋３Ｃ）を動作周期の半周期Ｔの最大値Ｙよりも大きくすることができる。
【００７５】
このように、配線回路１１において、数式（４）（５）を満たすように信号線５及び分岐点ＤＰが設けられている場合には、上記の条件（ＩＩ）「上記三つの伝送遅延時間ｔ１〜ｔ３を動作周期の半周期Ｔの最大値Ｙよりも大きくする」を満たすことができる。これにより、第一乃至第三反射信号が動作周期の半周期Ｔと考えられるタイミングでＤＤＲメモリー２１に入力されることによって、データ信号の波形が大きく歪むことを抑制することができる。
【００７６】
以上のように、本実施形態の配線回路１１によれば、従来のように分岐点ＤＰと各ＤＤＲメモリー２１、２２との間に抵抗素子やバッファー等のインピーダンス素子を設ける必要のない安価且つ簡易な構成で、データ信号の波形の歪みを抑制することができる。
【００７７】
また、本実施形態の配線回路１１では、更に、信号線５及び分岐点ＤＰが数式（６）（Ａ＜ＬＵ１）を満たすように設けられている。このため、第一伝送遅延時間Ａが第一上限時間ＬＵ１以上になるように信号線５及び分岐点ＤＰが設けられることによって、信号線５が必要以上に長くなり、配線回路１１が必要以上に大きくなることを抑制することができる。
【００７８】
また、本実施形態の配線回路１１では、更に、信号線５及び分岐点ＤＰが数式（７）（Ａ＞ＬＬ１）を満たすように設けられている。このため、第一伝送遅延時間Ａが第一下限時間ＬＬ１以下になるように信号線５及び分岐点ＤＰが設けられることによって、信号線５が物理的に配線を行えない程度にまで短くなることを抑制することができる。
【００７９】
また、本実施形態の配線回路１１では、更に、信号線５及び分岐点ＤＰが数式（８）（Ｃ＜ＬＵ２）を満たすように設けられている。このため、第二伝送遅延時間Ｃが第二上限時間ＬＵ２以上になるように信号線５及び分岐点ＤＰが設けられることによって、信号線５が必要以上に長くなり、配線回路１１が必要以上に大きくなることを抑制することができる。
【００８０】
また、本実施形態の配線回路１１では、更に、信号線５及び分岐点ＤＰが数式（９）（Ｃ＞ＬＬ２）を満たすように設けられている。このため、第二伝送遅延時間Ｃが第二下限時間ＬＬ２以下になるように信号線５及び分岐点ＤＰが設けられることによって、信号線５が物理的に配線を行えない程度にまで短くなることを抑制することができる。
【００８１】
また、波形の歪みが抑制されたデータ信号をＤＤＲメモリー２１に対して適切に入出力可能な制御部１００を構成することができる。
【００８２】
また、制御回路４は、画像読取部２００から入力された画像を表すデータ信号を、波形の歪みを抑制してＤＤＲメモリー２１に適切に書き込ませることができる。また、制御回路４は、ＤＤＲメモリー２１により読み出された、波形の歪みが抑制された画像を表すデータ信号を画像形成部３００に出力することができる。
【００８３】
尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す、変形実施形態であってもよい。
【００８４】
第二下限時間ＬＬ２を定めず、信号線５及び分岐点ＤＰが、数式（９）を満たさないようにしてもよい。また、第二上限時間ＬＵ２を定めず、信号線５及び分岐点ＤＰが、数式（８）を満たさないようにしてもよい。
【００８５】
第一下限時間ＬＬ１を定めず、信号線５及び分岐点ＤＰが、数式（７）を満たさないようにしてもよい。また、第一上限時間ＬＵ１を定めず、信号線５及び分岐点ＤＰが、数式（６）を満たさないようにしてもよい。
【符号の説明】
【００８６】
１  複合機（画像処理装置）
２１  ＤＤＲメモリー（第一ＤＤＲメモリー）
２２  ＤＤＲメモリー（第二ＤＤＲメモリー）
３  ＤＩＭＭソケット
３１  ＤＩＭＭ
４  制御回路
５  信号線
１０  制御基板
１１  配線回路
１００  制御部（制御装置）
２００  画像読取部（画像処理部）
３００  画像形成部（画像処理部）
Ａ  第一伝送遅延時間
Ｂ  第三伝送遅延時間
Ｃ  第二伝送遅延時間
ＤＰ  分岐点
ＬＬ１  第一下限時間
ＬＬ２  第二下限時間
ＬＵ１  第一上限時間
ＬＵ２  第二上限時間
Ｔ  動作周期の半周期
Ｘ  動作周期の半周期の最小値
Ｙ  動作周期の半周期の最大値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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