(57)【特許請求の範囲】
【請求項１】
複数のトランジスタにより構成される半導体装置に対して、そのトランジスタのしきい値電圧を補正するためのバックバイアス電圧を印加するバックバイアス回路であって、ダイナミック・ランダム・アクセス・メモリ内でチャージポンプ回路によって構成され、前記バックバイアス電圧を出力するバックバイアス発生回路と、前記バックバイアス発生回路からのバックバイアス電圧を検知して、その電圧に応じて前記バックバイアス発生回路の動作のオン・オフを制御する検知回路とで構成し、前記検知回路を、一端が接地電位である接地電極からなる接地ノードに接続された電流源と、前記電流源の他端が接続され、その電流源と等しい電流を第１の基準電位ノードおよび第２の基準電位ノードに流すカレントミラー回路と、前記第１の基準電位ノードと接地ノードとの間に接続された１個または複数個の基準トランジスタと、前記第２の基準電位ノードとバックバイアス電圧が入力されるノードとの間に接続された抵抗素子と、前記第１および第２の基準電位ノードの電圧がそれぞれ入力される第１および第２の入力端子を有し、それらの電圧差に基づいて、前記バックバイアス発生回路の動作のオン・オフ制御用の制御信号を出力する差動増幅器とで構成し、前記バックバイアス発生回路から出力されるバックバイアス電圧は、前記ダイナミック・ランダム・アクセス・メモリ内のメモリセルを構成するトランジスタの基板に供給され、かつ前記基準トランジスタを、前記メモリセルを構成するトランジスタと同じ構造となるように構成したことを特徴とするバックバイアス回路。
【請求項２】
請求項１に記載のバックバイアス回路であって、所定の製造条件で、所定の電圧のバックバイアス電圧を出力し、バックバイアス発生回路から出力されるバックバイアス電圧の絶対値が、製造条件のばらつきにより、構成されるトランジスタのしきい値電圧に逆比例するように構成したことを特徴とするバックバイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のトランジスタにより構成される半導体装置に対して、そのトランジスタのしきい値電圧を補正するためのバックバイアス電圧を印加するバックバイアス回路に関するものである。
【０００２】
【従来の技術】
従来から、複数のトランジスタにより構成される半導体装置において、その半導体装置が形成されている基板に対して、その基板上のトランジスタのしきい値電圧を補正するために、バックバイアス電圧を印加するバックバイアス回路が広く使用されている。
【０００３】
このようなバックバイアス回路を備えた半導体装置においては、半導体基板上にゲート電極を形成する前に、この半導体基板の表面に不純物を拡散し、または注入することにより、半導体装置を構成するトランジスタのしきい値電圧が決定されている。
【０００４】
なお、上記の半導体基板上には、バックバイアス回路のジェネレーターが設けられ、バックバイアス電圧が所定の電圧になるように、バックバイアス回路の動作を制御する検知回路が設けられる。
【０００５】
【発明が解決しようとする課題】
しかしながら上記のような従来のバックバイアス回路を備えた半導体装置においては、その基板上にゲート電極を形成する前にトランジスタのしきい値電圧が決定されるため、ゲート電極の寸法のばらつき及び熱履歴のばらつきによるトランジスタのしきい値電圧の変動がおこる。この際に、バックバイアス電圧が前記所定の電圧に固定されている場合、このしきい値電圧の変動を補正することができないという問題がある。
【０００６】
したがって、上記のようなしきい値電圧の変動に対する補正ができないため、その変動に応じてバックバイアス電圧を変更することができず、半導体装置の製造歩留まりを悪化させると共に、トランジスタ特性が目的のものにならず、設計のとおりの性能の半導体チップを製造することが困難となるという問題点を有していた。
【０００７】
本発明は、上記従来の問題点を解決するもので、半導体装置において、トランジスタのしきい値電圧の変動に応じてバックバイアス電圧を変更することができ、半導体装置の製造歩留まりを向上させることができると共に、トランジスタ特性を目的のものにし、設計のとおりの性能の半導体チップを製造することができるバックバイアス回路を提供する。
【０００８】
【課題を解決するための手段】
上記の課題を解決するために本発明のバックバイアス回路は、しきい値電圧の変動に応じてバックバイアス電圧を変更する機能を有し、トランジスタのしきい値電圧に比例する電圧と、バックバイアス電圧に比例する電圧との差を検知し、バックバイアス発生回路を制御することで、ゲート電極寸法のばらつき、不純物注入のばらつき、および熱履歴のばらつき等により、しきい値電圧が変動しても、それを検知してバックバイアス電圧を制御して変更し、トランジスタのしきい値電圧を補正することを特徴とする。
【００１０】
また、電源電圧に関係なくバックバイアス電圧は一定であるので、電源電圧が低い電圧となった際にもバックバイアス電圧は一定とし、リーク電流の増加を抑えることを特徴とする。
【００１１】
特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のデータ保持特性の悪化を防止することを特徴とする。
以上により、半導体装置において、トランジスタのしきい値電圧の変動に応じてバックバイアス電圧を変更することができ、半導体装置の製造歩留まりを向上させることができると共に、トランジスタ特性を目的のものにし、設計のとおりの性能の半導体チップを製造することができる。
【００１２】
【発明の実施の形態】
本発明の請求項１に記載のバックバイアス回路は、複数のトランジスタにより構成される半導体装置に対して、そのトランジスタのしきい値電圧を補正するためのバックバイアス電圧を印加するバックバイアス回路であって、ダイナミック・ランダム・アクセス・メモリ内でチャージポンプ回路によって構成され、前記バックバイアス電圧を出力するバックバイアス発生回路と、前記バックバイアス発生回路からのバックバイアス電圧を検知して、その電圧に応じて前記バックバイアス発生回路の動作のオン・オフを制御する検知回路とで構成し、前記検知回路を、一端が接地電位である接地電極からなる接地ノードに接続された電流源と、前記電流源の他端が接続され、その電流源と等しい電流を第１の基準電位ノードおよび第２の基準電位ノードに流すカレントミラー回路と、前記第１の基準電位ノードと接地ノードとの間に接続された１個または複数個の基準トランジスタと、前記第２の基準電位ノードとバックバイアス電圧が入力されるノードとの間に接続された抵抗素子と、前記第１および第２の基準電位ノードの電圧がそれぞれ入力される第１および第２の入力端子を有し、それらの電圧差に基づいて、前記バックバイアス発生回路の動作のオン・オフ制御用の制御信号を出力する差動増幅器とで構成し、前記バックバイアス発生回路から出力されるバックバイアス電圧は、前記ダイナミック・ランダム・アクセス・メモリ内のメモリセルを構成するトランジスタの基板に供給され、かつ前記基準トランジスタを、前記メモリセルを構成するトランジスタと同じ構造となるように構成する。
【００１３】
請求項２に記載のバックバイアス回路は、請求項１に記載のバックバイアス回路であって、所定の製造条件で、所定の電圧のバックバイアス電圧を出力し、バックバイアス発生回路から出力されるバックバイアス電圧の絶対値が、製造条件のばらつきにより、構成されるトランジスタのしきい値電圧に逆比例するように構成する。
【００２３】
以上の構成によると、しきい値電圧の変動に応じてバックバイアス電圧を変更する機能を有し、トランジスタのしきい値電圧に比例する電圧と、バックバイアス電圧に比例する電圧との差を検知し、バックバイアス発生回路を制御することで、ゲート電極寸法のばらつき、不純物注入のばらつき、および熱履歴のばらつき等により、しきい値電圧が変動しても、それを検知してバックバイアス電圧を制御して変更し、トランジスタのしきい値電圧を補正する。
【００２５】
また、電源電圧に関係なくバックバイアス電圧は一定であるので、電源電圧が低い電圧となった際にもバックバイアス電圧は一定とし、リーク電流の増加を抑える。
【００２６】
特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のデータ保持特性の悪化を防止する。
以下、本発明の実施の形態を示すバックバイアス回路について、図面を参照しながら具体的に説明する。
【００２７】
図１は本発明の実施の形態のバックバイアス回路の概略構成を示すブロック図である。図１に示すように、このバックバイアス回路１０は、バックバイアス発生回路１１と検知回路１２とで構成される。バックバイアス発生回路１１の出力ノードは、半導体装置の半導体基板に接続され、バックバイアス電圧ＶＢＢを出力する。また、バックバイアス発生回路１１には、その動作・停止を制御する制御信号ＧＥが入力される。検知回路１２は、上記のバックバイアス電圧ＶＢＢが入力され制御信号ＧＥを出力する。
【００２８】
図２は本発明の実施の形態のバックバイアス回路１０における検知回路１２の一構成例を示す回路図である。図２において、検知回路１２は、カレントミラー型に接続されたＰチャネルトランジスタＴ１〜Ｔ３と、電流源２０と、基準電位発生用負荷２１と、トリミング可能な抵抗２２と、差動増幅器２３と、インバータ２４、２５とを含む。
【００２９】
ＰチャネルトランジスタＴ１は、ゲートとドレインが電流源２０に接続され、基板とソースが電源電圧ＶＤＤに接続されるＰチャネルＭＯＳＦＥＴで構成される。
【００３０】
ＰチャネルトランジスタＴ２は、ＰチャネルトランジスタＴ１とカレントミラー回路を構成するように、ゲートがＰチャネルトランジスタＴ１のゲートに接続され、基板とソースが電源電圧ＶＤＤに接続され、ドレインはノード（第１の基準電位ノード）Ｖｒｅｆ１に接続されるＰチャネルＭＯＳＦＥＴで構成される。
【００３１】
ＰチャネルトランジスタＴ３は、ＰチャネルトランジスタＴ１とカレントミラー回路を構成するように、ゲートがＰチャネルトランジスタＴ１のゲートに接続され、基板とソースが電源電圧ＶＤＤに接続され、ドレインはノード（第２の基準電位ノード）Ｖｒｅｆ２に接続されるＰチャネルＭＯＳＦＥＴで構成される。
【００３２】
基準電位発生用負荷２１は、ノードＶｒｅｆ１と接地電位である接地電極との間にダイオード接続されたＮチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）Ｔ４、Ｔ５で構成される。これらＮチャネルトランジスタＴ４、Ｔ５は、バックバイアス電圧ＶＢＢが印加されるトランジスタと同じ構造および同じ工程で製造される。ただし、ＮチャネルトランジスタＴ４、Ｔ５の基板には接地電位の電圧が印加される。ここではダイオード接続されるＮチャネルトランジスタとして、ＮチャネルＭＯＳＦＥＴを２個用いたものを示しているが、１個のみであってもよいし、３個以上の直列接続であってもよい。
【００３３】
抵抗２２は、例えばポリシリコン抵抗やシリサイド抵抗などで構成される。抵抗２２は、ノードＶｒｅｆ２とバックバイアス電圧ＶＢＢのノードとの間に接続される。この抵抗２２の抵抗値は所望の抵抗値Ｒに設定される。また、抵抗２２は、複数の抵抗素子と並列に接続されたフューズ素子からなる単位が複数直列に接続され、周知技術であるレーザートリミングなどの方法により上記のフューズ素子を切断して所望の抵抗値Ｒに設定される構成であってもよい。
【００３４】
差動増幅器２３は、ノードＶｒｅｆ１およびノードＶｒｅｆ２を−端子および＋端子への入力とし、出力が波形整形用のインバータ２４に入力される。バッファ用のインバータ２５は、その入力がインバータ２４の出力に接続され、出力は制御信号ＧＥのノードに接続される構成をとる。ここでは一例としてインバータ２４、２５を用いて２段接続としたが、さらにインバータを多数接続して構成してもよいし、インバータを省略して差動増幅器２３の出力が制御信号ＧＥのノードに直接接続される構成であってもよい。
【００３５】
図３は図２内の電流源２０の構成を示す回路図である。この電流源２０は、基本的には、カレントミラー型に接続されたＰチャネルトランジスタ（ＰチャネルＭＯＳＦＥＴ）３１、３５の組と、Ｎチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）３６、３７、３９の組と、抵抗３８とからなる。
【００３６】
また、電流源２０は、基板とソースが電源電圧ＶＤＤに接続されゲートとドレインがノード３２に接続されたＰチャネルトランジスタ３１と、基板とソースがノード３３に接続されゲートがノード３２に接続されドレインがノード３４に接続されたＰチャネルトランジスタ３５と、ソースとゲートがノード３４に接続されドレインが接地電極に接地されたＮチャネルトランジスタ３６と、ソースがノード３２に接続されゲートがノード３４に接続されドレインが接地電極に接地されたＮチャネルトランジスタ３７と、電源電圧ＶＤＤとノード３３との間に接続された抵抗３８と、ゲートがノード３４に接続されドレインが接地電極に接地されソースが出力電流Ｉａを受けるＮチャネルトランジスタ３９とを含む。
【００３７】
図４は図１内のバックバイアス発生回路１１の一構成例を示す回路図である。本回路は、制御信号ＧＥによりバックバイアス発生動作の動作・停止を制御可能な構成をとる。このバックバイアス発生回路１１は、リングオシレータ４０と、インバータ４１と、容量を形成するように接続された容量用トランジスタであるＮチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）４２と、Ｎチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）４３、４４とから構成される。
【００３８】
リングオシレータ４０は、制御信号ＧＥがＨレベル（ハイレベル）の場合に、一定周期のパルスを発生し、制御信号ＧＥがＬレベル（ローレベル）の場合は、パルスを停止する回路である。インバータ４１は、リングオシレータ４０の出力を受け、その出力波形を整形するためのバッファの役割を果たす。Ｎチャネルトランジスタ４２は、ゲートがインバータ４１の出力に接続され、ソースとドレインが短絡されて、Ｎチャネルトランジスタ４３のゲートとソースおよびＮチャネルトランジスタ４４のソースに接続される。Ｎチャネルトランジスタ４３のドレインは接地電極に接地され、Ｎチャネルトランジスタ４４のドレインはバックバイアス電圧ＶＢＢを出力する。これらＮチャネルトランジスタ４２、４３、４４はチャージポンプ回路を構成する。
【００３９】
図５は図２内の差動増幅器２３の一構成例を示す回路図である。この差動増幅器２３は、基本的には、Ｐチャネルトランジスタ（ＰチャネルＭＯＳＦＥＴ）５０、５１と、Ｎチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）５２、５３と、電流制御用のＮチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）５４とから構成される。
【００４０】
また、この差動増幅器２３は、カレントミラー型に配置されたＰチャネルトランジスタ５０、５１と、それらのドレインに接続されたＮチャネルトランジスタ５２、５３とで構成され、Ｎチャネルトランジスタ５４を介して接地電極に接地される一般的な差動増幅器の構成をなす。
【００４１】
次に、図２に示す検知回路１２の動作説明を行うにあたり、先に簡単に図３に示す電流源２０の動作について説明する。
図３において、Ｎチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）３６、３７の寸法としきい値電圧Ｖｔｎが等しいとすれば、Ｎチャネルトランジスタ３６、３７は互いにカレントミラー回路を構成するから、これらＮチャネルトランジスタ３６、３７に流れる電流Ｉｏが、Ｐチャネルトランジスタ（ＰチャネルＭＯＳＦＥＴ）３１、３５にも流れる。Ｐチャネルトランジスタ３１、３５のしきい値電圧は等しくＶｔｐとすれば、各トランジスタ３１、３５、３６、３７に流れる電流は、
Ｉｏ＝β31・（Ｖ32−ＶＤＤ−Ｖｔｐ）2
Ｉｏ＝β35・（Ｖ32−ＶＤＤ＋Ｉｏ・Ｒ38−Ｖｔｐ）2
Ｉｏ＝β36・（Ｖ34−Ｖｔｎ）2
Ｉｏ＝β37・（Ｖ34−Ｖｔｎ）2
で与えられる。ここでＶ32はノード３２の電圧、Ｖ34はノード３４の電圧、Ｒ38は抵抗３８の抵抗値である。
【００４２】
ここで、β36＝β37から上式を変形して、
Ｉｏ＝１／（Ｒ382・β31）・（１−（β31／β35）0.5）2
を得る。またＮチャネルトランジスタ３６と、Ｎチャネルトランジスタ（ＮチャネルＭＯＳＦＥＴ）３９はカレントミラー回路を構成しているため、この回路は、Ｉｏの定数倍の電流Ｉａを出力する。
【００４３】
一方、この構成により、電流源２０の出力する電流は、１／βに比例することが分かる。すなわち、図３に示す電流源２０は、回路の動作温度が高い場合には電流が増加し、動作温度が低い場合には電流が減少するという特性を持つ。また電流源２０の出力する電流Ｉａは、電源電圧ＶＤＤに依存しない特徴をも持つ。
【００４４】
次に、図２に示す検知回路１２の動作について説明する。
Ｐチャネルトランジスタ（ＰチャネルＭＯＳＦＥＴ）Ｔ１には電流Ｉａが流れる。カレントミラー型に接続されたＰチャネルトランジスタ（ＰチャネルＭＯＳＦＥＴ）Ｔ２、Ｔ３には、それぞれのゲート長とゲート幅の比で決まる電流Ｉｂ、Ｉｃが流れる。
【００４５】
ノードＶｒｅｆ１の電圧値は、ＶＢＢバックバイアストランジスタ（ＮチャネルＭＯＳＦＥＴ）Ｔ４、Ｔ５のしきい値電圧をＶｔ１とすると、２・Ｖｔ１の電圧となる。ノードＶｒｅｆ２の電圧値は、抵抗２２の抵抗値をＲ２２とすると、Ｒ２２・Ｉｃ＋ＶＢＢの電圧となる。抵抗値Ｒ２２は、バックバイアス電圧が所望の電位の時に、Ｒ２２・Ｉｃ＋ＶＢＢ＝２・Ｖｔ１となるように選ばれる。
【００４６】
ノードＶｒｅｆ２の電圧が、ノードＶｒｅｆ１の電圧より高い場合には、差動増幅器２３により制御信号ＧＥがハイレベルにされ、バックバイアス発生回路１１が動作状態となり、バックバイアス電圧ＶＢＢを負電位にする。そして、バックバイアス電圧ＶＢＢが負電位になり、ノードＶｒｅｆ２の電圧がノードＶｒｅｆ１の電圧より低い場合には、制御信号ＧＥがローレベルにされ、バックバイアス発生回路１１が停止状態となる。このようにして、バックバイアス電圧ＶＢＢは、所望の電位に設定される。
【００４７】
仮に、バックバイアス電圧ＶＢＢが印加されるトランジスタ群のしきい値電圧が、不純物注入のばらつき、寸法のばらつき、熱履歴のばらつき等の影響で低くなった場合は、ノードＶｒｅｆ１の電圧が低くなる。この場合、ノードＶｒｅｆ２の電圧とノードＶｒｅｆ１の電圧とが等しくなるバックバイアス電圧ＶＢＢは、バックバイアス電圧ＶＢＢが印加されるトランジスタ群のしきい値電圧が目的のとおりに製造された場合に比べ、深い負電圧に設定される。よって、バックバイアス効果により、バックバイアス電圧ＶＢＢが印加されるトランジスタ群のしきい値電圧を高くすることができ、目的のトランジスタ性能へ補正することができる。
【００４８】
また仮に、バックバイアスが印加されるトランジスタ群のしきい値電圧が、不純物注入のばらつき、寸法のばらつき、熱履歴のばらつき等の影響で高くなった場合は、ノードＶｒｅｆ１の電圧が高くなる。この場合、ノードＶｒｅｆ２の電圧とノードＶｒｅｆ１の電圧とが等しくなるバックバイアス電圧ＶＢＢは、バックバイアスが印加されるトランジスタ群のしきい値電圧が目的のとおりに製造された場合に比べ、浅い負電圧に設定される。よって、バックバイアス効果によりバックバイアスが印加されるトランジスタ群のしきい値電圧を低くすることができ、目的のトランジスタ性能へ補正することができる。
【００４９】
また、基準電位発生用負荷２１は、ダイオード接続されたトランジスタの１個の直列接続であってもよいし、３個以上の直列接続であってもよいことは先に述べたが、前者の場合、しきい値電圧の変動に対するバックバイアス電圧ＶＢＢのレベルの変動を少なく設定することができ、後者の場合は、しきい値電圧の変動に対するバックバイアス電圧ＶＢＢのレベルの変動を大きく設定することができる。
【００５０】
一方、電流源２０として図３に示した構成を用いた場合、チップの動作温度が増加した場合、電流Ｉａが増加することは先に述べたが、ミラー効果によりＩｃも同様に増加するので、結果として、ノードＶｒｅｆ２の電位が高くなり、バックバイアス電圧は深い負電位に設定される。逆に温度が低い場合は、ノードＶｒｅｆ２の電位が低くなり、バックバイアス電圧は浅い負電位に設定される。
【００５１】
この回路を、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に使用し、そのメモリセルを構成するトランジスタへのバックバイアス電圧の印加用として用いた場合、そのＤＲＡＭで問題となる高温動作でのデータ保持能力期間に関し、高温でバックバイアス電圧が深くなり、しきい値電圧が増加する効果があるので、リーク電流を抑え、データ保持能力期間を延長することが可能となる。
【００５２】
また、この回路構成によれば、電源電圧ＶＤＤに依存せず電流Ｉａが一定であることは先に述べたが、ミラー効果によりＩｃも同様に一定であるので、結果として、電源電圧ＶＤＤに依存せず一定のバックバイアス電圧ＶＢＢを設定することができる。
【００５３】
なお、図４のバックバイアス発生回路１１は、一般的なチャージポンプ回路であるので、ここでは、その動作についての説明は省略する。
【００５４】
【発明の効果】
以上のように本発明によれば、しきい値電圧の変動に応じてバックバイアス電圧を変更する機能を有し、トランジスタのしきい値電圧に比例する電圧と、バックバイアス電圧に比例する電圧との差を検知し、バックバイアス発生回路を制御することで、ゲート電極寸法のばらつき、不純物注入のばらつき、および熱履歴のばらつき等により、しきい値電圧が変動しても、それを検知してバックバイアス電圧を制御して変更し、トランジスタのしきい値電圧を補正することができる。
【００５６】
また、電源電圧に関係なくバックバイアス電圧は一定であるので、電源電圧が低い電圧となった際にもバックバイアス電圧は一定とし、リーク電流の増加を抑えることができる。
【００５７】
特に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のデータ保持特性の悪化を防止することができる。
以上により、半導体装置において、トランジスタのしきい値電圧の変動に応じてバックバイアス電圧を変更することができ、半導体装置の製造歩留まりを向上させることができると共に、トランジスタ特性を目的のものにし、設計のとおりの性能の半導体チップを製造することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のバックバイアス回路の構成を示すブロック図
【図２】同実施の形態のバックバイアス回路における検知回路の構成を示す回路図
【図３】同実施の形態のバックバイアス回路における電流源の構成を示す回路図
【図４】同実施の形態のバックバイアス回路におけるバックバイアス発生回路の構成を示す回路図
【図５】同実施の形態のバックバイアス回路における差動増幅器の構成を示す回路図
【符号の説明】
１０    バックバイアス回路
１１    バックバイアス発生回路
１２    検知回路
２０    電流源
２１    基準電位発生用負荷
２２    抵抗
２３    差動増幅器
２４    インバータ
２５    インバータ
３１、３５    ＰチャネルＭＯＳＦＥＴ
３２、３３、３４    ノード
３６、３７、３９    ＮチャネルＭＯＳＦＥＴ
３８    抵抗
４０    リングオシレータ
４１    インバータ
４２    容量用トランジスタ
４３、４４    ＮチャネルＭＯＳＦＥＴ
５０、５１    ＰチャネルＭＯＳＦＥＴ
５２、５３、５４    ＮチャネルＭＯＳＦＥＴ
ＧＥ    制御信号
Ｔ１、Ｔ２、Ｔ３    ＰチャネルＭＯＳＦＥＴ
Ｔ４、Ｔ５    ＶＢＢバックバイアスＮチャネルＭＯＳＦＥＴ
ＶＢＢ    バックバイアス電圧
【図１】
0003868131.tif 000002
【図２】
0003868131.tif 000003
【図３】
0003868131.tif 000004
【図４】
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【図５】
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