(57)【特許請求の範囲】
【請求項１】
被試験電圧と第１基準電圧を比較する第１電圧比較回路と、前記被試験電圧と第２基準電圧を比較する第２電圧比較回路と、前記第１及び第２電圧比較回路のそれぞれの出力を受けヒステリシス特性を発生するレベル論理回路とを含むレベル検知回路を有し、
前記第１及び第２電圧比較回路は、第１モードと第２モードでその動作電流の大きさを切替可能な差動増幅器をそれぞれに有し、
前記第１基準電圧を発生する第１基準電圧発生回路を有し、前記第１基準電圧発生回路は、前記被試験電圧を出力する回路出力インピーダンスに略等しい出力インピーダンスを形成する回路を介して前記第１基準電圧を出力し、且つ、
外部電圧を受けて前記外部電圧より大きな振幅の内部電圧を形成するチャージポンプ回路を含む昇圧回路を有し、前記レベル検知回路は、前記内部電圧を前記被試験電圧として受け、前記チャージポンプ回路の動作を制御する回路であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関わり、特に半導体チップに組み込まれた電圧レベル検知回路に関する。更に、電源電圧や温度変動、デバイス特性のばらつきが大きい場合に、高精度で電圧レベルを検知することを可能にする技術に関する。
【０００２】
【従来の技術】
近年、メモリやマイクロプロセッサ等の半導体装置では、ユーザーの使いよい外部単一電源化や素子の性能向上のために正や負の電圧変換回路をチップ内に設けることが多くなっている。同時に、これらの電圧変換回路では、デバイスの動作電圧の低化により高精度化の要求が厳しくなってきている。しかしながら、高集積化や高速化に伴い、チップ内部の電源配線の電圧変動ノイズが大きくなりそれらの電圧変換回路の出力電圧を正確に制御することが困難になってきている。また、素子のプロセスばらつきによる出力電圧誤差も相対的に大きくなる。このため、プロセスばらつきやノイズに強い電圧レベル検知回路が求められている。
【０００３】
図２に従来の電圧レベル検知回路の例を示す。この回路は、誤差増幅部（Ｍ１〜Ｍ５）とヒステリシス形成回路（Ｍ６〜Ｍ８、ＩＮＶ）から構成される。誤差増幅部は、精度と安定性の良さから通常差動アンプで構成される。差動アンプは、基準電圧ＶＲと入力電圧ＩＮの差を検出増幅し、それをヒステリシス形成回路に伝達する。もし、ＩＮのレベルがＩＮ＜ＶＲの状態から上昇しＩＮ＞ＶＲとなったなら、差動アンプはこの差を増幅し、その出力ノードＮ１の電圧は上がる。この直前、出力ノードＮ１はローレベル、ノードＮ２はハイレベル、出力ｏｕｔはローレベルになっているとするとＭＯＳトランジスタＭ８はオン状態にある。そうすると、ヒステリシス形成回路の論理しきいはＭ６とＭ８の駆動能力の和とＭ７の駆動能力の比で決まり、Ｎ１のレベルがその論理しきい以上になるとノードＮ２はローレベル、出力ノードｏｕｔはハイレベルになる。同時に、ＭＯＳトランジスタＭ８がオフする。次に、ＩＮのレベルが下がりＩＮ＜ＶＲとなった場合、ノードＮ１は降下する。このとき、ヒステリシス形成回路の論理しきいは、Ｍ８はオフしているから、Ｍ６とＭ７の駆動能力の比で決まり、Ｎ１のレベルがその論理しきいより下がるとＮ２はハイレベル、出力ノードｏｕｔはローレベルになる。ここで、ＩＮがローレベルからハイレベルに遷移するときとハイレベルからローレベルに遷移するときのヒステリシス形成回路の論理しきいを比較すると前者の方が、ＰＭＯＳ  Ｍ８がオンしている分、より高くなり図４に示すようなヒステリシスを持った伝達特性が得られることになる。このヒステリシスにより入力信号ＩＮにノイズが重畳しても誤動作しなくなる。
【０００４】
図３にもう一つの従来例を示す。この回路は、プッシュプル型差動アンプの差動増幅部（Ｍ１〜Ｍ４）に正帰還用のトランジスタＭＡ、ＭＢを付加することによりヒステリシス特性を持たせている。ここでチャネル幅Ｗは、Ｗ（Ｍ３）＝Ｗ（４）＜Ｗ（ＭＡ）＝Ｗ（ＭＢ）の関係にある。この動作は以下の通りである。まず、ＩＮ＜ＶＲの状態から、ＩＮが上昇する場合を考える。ＩＮ＜ＶＲの間は、Ｍ１、Ｍ３、ＭＡはオフ、Ｍ２、Ｍ４、ＭＢはオンである。したがって、ノードＮ１の電位が変化するしきい電圧は、負荷であるＭＢと駆動トランジスタであるＭ１の駆動能力の比で決まる。この値を越えると、Ｎ１はローレベルへＮ２はハイレベルへと変化しＭ１、Ｍ３、ＭＡはオン、Ｍ２、Ｍ４、ＭＢはオフとなる。一方、ＩＮ＞ＶＲの状態からＩＮが降下する場合は、ＩＮ＞ＶＲの間は、Ｍ１、Ｍ３、ＭＡはオン、Ｍ２、Ｍ４、ＭＢはオフであるから、ノードＮ１の電位が変化するしきい電圧は、負荷であるＭ３と駆動トランジスタであるＭ１の駆動能力の比で決まる。この値より下がると、Ｎ１はハイーレベルへＮ２はローレベルへと変化しＭ１、Ｍ３、ＭＡはオフ、Ｍ２、Ｍ４、ＭＢはオンとなる。ここでＩＮ電圧の電圧が上昇していく場合と降下していく場合のしきい値を比較するとＷ（ＭＢ）＞Ｗ（Ｍ３）であるから上昇していく場合の方が高くなる。こうして、ヒステリシス特性が得られる。
【０００５】
【発明が解決しようとする課題】
しかしながら、これらの回路のヒステリシスのトリップポイント（伝達特性でハイレベルからローレベルまたはローレベルからハイレベルに遷移する点）は、電源電圧や温度変動、デバイスのプロセスばらつきにより大きく変動することが本願発明者により見いだされた。これは、上記のように回路のしきい値が、ＭＯＳトランジスタの駆動能力の比に依存していることによる。すなわち、駆動能力はしきい電圧と移動度に依存しているが、これらはｐＭＯＳとｎＭＯＳで電源電圧依存性や温度依存性、プロセス依存性が異なるためである。これにより、たとえ常温で最適なヒステリシス幅を形成しても、高温になるとなくなってしまいノイズ耐性が劣化したり、また低温になるとヒステリシス幅が大きくなり検知精度が劣化するといった問題が生ずる。この変動量はプロセス加工レベルによらずほぼ一定であるため、素子の微細化、低電圧化が進むほど回路の性能劣化が大きくなる。
【０００６】
以上のように従来の電圧レベル検知回路では、ヒステリシス幅の電源電圧依存性や温度依存性、プロセスばらつきが大きく、チップが低電源電圧化されるほどその影響が大きく現れてくるという問題があった。本発明の目的の一つは、ヒステリシス幅の電源電圧や温度依存性、プロセスばらつき依存性を小さくし、チップが低電源電圧化されてもその安定性を保つことである。
【０００７】
【課題を解決するための手段】
上記課題を解決するための手段は、２個の電圧比較回路を設け、それらの一方の入力端子にそれぞれレベルの異なる基準電圧を入力し、それらのもう一方の入力端子には比較したい信号を入力し、さらに上記信号のレベルが上記２つの基準電圧のいずれよりも高くなった場合にはセット、上記入力レベルが上記２つの基準電圧のいずれよりも低くなった場合にはリセットする論理回路を設けることにより達成する。または、上記信号のレベルが上記２つの基準電圧のいずれよりも高くなった場合にはリセット、上記入力レベルが上記２つの基準電圧のいずれよりも低くなった場合にはセットする論理回路を設けることにより達成する。
【０００８】
【発明の実施の形態】
図１は、本発明の基本構成である。本発明の特徴は、２個の電圧比較回路（ＣＯＭＰ１およびＣＯＭＰ２）を設け、それらのマイナスの入力端子（反転入力ノード）にそれぞれレベルの異なる基準電圧ＶＲ１、ＶＲ２を入力し、それらのプラスの入力端子（非反転入力ノード）には比較したい信号（被試験信号）を入力し、さらに上記信号のレベルが上記２つの基準電圧のいずれよりも高くなった場合にはセット、上記入力レベルが上記２つの基準電圧のいずれよりも低くなった場合にはリセットする論理回路（ＮＡＮＤ１〜３、ＮＯＲ１、ＩＮＶ１、ＩＮＶ２）を設けたことである。これにより、本回路のヒステリシスのトリップポイントは、ＶＲ１、ＶＲ２のみで決まるようになる。一方、レベルの異なる基準電圧は、図５に示すように、ある基準電圧ＶＢＧを受けて一旦バッファリングした後、抵抗分割でつくる。これにより、基準電圧ＶＲ１、ＶＲ２はＶＢＧと、抵抗比Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）と（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）の積のみで決定され電源電圧や温度変動、プロセスばらつきの影響はなくなる。したがって、これらの組み合わせにより、レベル検知回路のヒステリシス幅の電源電圧依存性や温度依存性、プロセス依存性をなくすことができる。さらに、基準電圧源ＶＢＧをバンドギャップジェネレータで作ればヒステリシスのトリップポイントの絶対値も温度やプロセスばらつきに対して安定化できる。
【０００９】
なお、上記論理回路は、上記入力信号レベルが上記２つの基準電圧のいずれよりも高くなった場合にはリセット、上記入力レベルが上記２つの基準電圧のいずれよりも低くなった場合にはセットするようにしてもよい。どちらを選択するかは、これを含めた回路全体で決定すればよい。また、図５に示すＶＲ１、ＶＲ２発生回路の抵抗は、ＶＲ１、ＶＲ２が若干温度依存性を持つようになるが、ＭＯＳトランジスタでもよい。たとえばｎＭＯＳを用いた場合には、チャネル幅は数μｍ程度、チャネル長は数百μｍ程度にして、ゲートは、ＶＤＤまたはバッファの出力端、ドレインはバッファの出力端、ソースはＶＳＳに接続し、チャネルの中間にタップを作ってそこからＶＲ１とＶＲ２を取り出せばよい。
【００１０】
図６は本発明に用いる電圧比較回路ＣＯＭＰ１、ＣＯＭＰ２の具体例である。本回路の特徴は差動アンプの出力をプッシュプル型にしたことである。これにより、その出力はＶＤＤ〜ＶＳＳまでフルスウィングできるのでバッファとして設けてある次段のインバータＩＮＶの貫通電流をなくすることができる。本回路は、ｎＭＯＳ入力なので、ＶＤＤ／２より高い電圧を比較するのに適している。
【００１１】
さらに、図３に従来例として示した回路において、トランジスタのチャネル幅Ｗの関係をＷ（Ｍ３）＞Ｗ（ＭＡ）、Ｗ（Ｍ４）＞Ｗ（ＭＢ）となるようにすればこの回路は、ヒステリシスは持たないが正帰還がかかるようになり、利得を非常に大きくすることができる。従って、これを電圧比較回路として用いることによりその伝達特性は急峻になり、次段の論理回路の論理しきい値が変動した場合のヒステリシスのトリップポイントの変動をより小さくできる。
【００１２】
図７は本発明に用いる電圧比較回路ＣＯＭＰ１、ＣＯＭＰ２のもう一つの具体例である。本回路の特徴は、プッシュプル型差動アンプをｐＭＯＳ入力型にしたことである。これにより、ＶＤＤ／２より低い電圧を比較するのに適するようになる。図６の実施例と同様、その出力はＶＤＤ〜ＶＳＳまでフルスウィングできるのでバッファとして設けてある次段のインバータＩＮＶの貫通電流をなくすることができる。
【００１３】
図８は、本発明を電源電圧レベル検知回路へ適用した場合の一実施例である。本実施例の特徴は、電源電圧ＶＤＤをダイオード接続した同一サイズの複数のＭＯＳトランジスタで分圧し、その電圧を本発明の電圧レベル検知回路に入力していることである。本発明の電圧レベル検知回路に加え、電源電圧ＶＤＤを同一サイズのダイオード接続した複数のＭＯＳトランジスタで分圧することにより、各ＭＯＳトランジスタのバイアス条件は等しくなるので、分圧電圧はプロセスばらつきや温度に対して依存性がなく、しかも拡散層抵抗やポリシリコン抵抗よりも小さな面積で実現できる。ここで、分圧回路の出力電圧すなわち、ＤＥＴ＿ＮＥＷの入力端子ＩＮの電圧は、本実施例ではＶＤＤ／３となっているのでＶＤＤの検知レベルは、ＶＤＤが上昇する場合は３×ＶＲ２、ＶＤＤが降下する場合は３×ＶＲ１となる。以上のように本実施例によれば、電源電圧や温度、プロセス依存性のない電源電圧レベル検知回路を実現できる。
【００１４】
図９は、本発明を昇圧電圧レベル検知回路へ適用した場合の一実施例である。ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）では、１個のトランジスタを１個のキャパシタを含むダイナミック形メモリセルから電荷を効率よく取り出すために、メモリセルトランジスタのゲートに接続されるワード線の選択時の電圧を周辺回路よりも高くする（昇圧ワード線駆動方式）。しかし、近年素子の微細化により耐圧が低下し、その電圧を精度よく制御することが求められている。本回路の特徴は、昇圧電圧をダイオード接続した同一サイズの複数のＭＯＳトランジスタで分圧し、その電圧を本発明の電圧レベル検知回路に入力していることである。本発明の電圧レベル検知回路に加え、昇圧電圧を同一サイズのダイオード接続した複数のＭＯＳトランジスタで分圧することにより、各ＭＯＳトランジスタのバイアス条件は等しくなるので、分圧電圧はプロセスばらつきや温度に対して依存性がなくなり高精度化が可能になる。ここで、分圧回路の出力電圧は、（ＶＰＰーＶＤＤ）／２となるので、ＶＰＰの検知レベルは、ＶＰＰが上昇する場合はＶＤＤ＋２×ＶＲ２、ＶＰＰが降下する場合はＶＤＤ＋２×ＶＲ１となる。すなわちＶＰＰ＝ＶＤＤ＋２×ＶＲ２で／ｏｕｔがローレベルになりＲＩＮＧ＿ＯＳＣは停止し、チャージポンプ回路も停止する。そうしてＶＰＰは降下に転じ、ＶＰＰ＝ＶＤＤ＋２×ＶＲ１となったところで／ｏｕｔがハイレベルになりＲＩＮＧ＿ＯＳＣは動作し、チャージポンプ回路も動作し、ＶＰＰは再び上昇に転ずる。以下これを繰返しＶＰＰのレベルはＶＤＤ＋２×ＶＲ１とＶＤＤ＋２×ＶＲ２の間に保たれる。
【００１５】
図１０は、本発明を昇圧電圧レベル検知回路へ適用した場合のもう一つの実施例である。本回路の特徴は、負荷回路のアクティブ時とスタンバイ時で、チャージポンプ回路の供給能力と昇圧電圧レベル検知回路の応答時間を切り換える場合に発生するスイッチングノイズによる誤動作を防ぐため、回路ＲＥＦＧ１を設けたことである。本回路の動作は以下の通りである。同図において、ＲＩＮＧ＿ＯＳＣ＿ＳＬＯＷおよびＣＨＡＲＧＥ＿ＰＵＭＰ＿ＳＭＡＬＬは常時動作する発振回路とチャージポンプ回路である。またＲＩＮＧ＿ＯＳＣ＿ＦＡＳＴおよびＣＨＡＲＧＥ＿ＰＵＭＰ＿ＬＡＲＧＥは負荷のアクティブ時に動作する発振回路とチャージポンプ回路である。ここで信号ＡＣＴは、負荷のアクティブ時にハイレベルになる信号であり、ＲＩＮＧ＿ＯＳＣ＿ＦＡＳＴおよび昇圧電圧レベル検知回路ＤＥＴ＿ＮＥＷに入力され、これらを制御する。
【００１６】
本実施例のＤＥＴ＿ＮＥＷに用いる電圧比較回路を図１１に示す。本回路はｐＭＯＳ入力型アンプで構成されその電流は、トランジスタＭ１０に入力される信号／ＡＣＴにより、負荷のアクティブ時に大きくなるように制御される。ここで、誤動作防止回路ＲＥＦＧ１がない場合の問題点について図１２を用いて説明する。
【００１７】
まず、負荷がスタンバイ時でＲＩＮＧ＿ＯＳＣ＿ＳＬＯＷとＣＨＡＲＧＥ＿ＰＵＭＰ＿ＳＭＡＬＬのみが動作しているとする。負荷回路のリーク電流によりＶＰＰが降下していきＶＲ１に達すると／ｏｕｔはハイレベルになる。そうするとＶＰＰは上昇を開始する。次に、負荷がアクティブになりＡＣＴ信号が立ち上がると、電圧比較回路内のＭ１およびＭ２のソース電位が上昇し、ゲート−ソース間容量によりＩＮおよびＶＲ端子に向って変移電流が流れる。このとき、ＶＲ端子側に接続されたノードＮ２は、図５に示すＶＲ１、ＶＲ２発生回路の平滑容量により低インピーダンスになっているのでほぼ一定である。しかし、ＩＮ端子側のノードＮ１は、ＶＰＰの変化を速く伝達するため、できるだけ低容量になるようにしているので、昇圧されてＶＲ２レベルを越え／ｏｕｔはローレベルになりアクティブ時用のポンピング回路が停止する。このため、供給能力が不足してＶＰＰレベルは設定レベルの最小値よりも下がってしまうという問題点が生ずる。
【００１８】
上記問題は、ノードＮ２のインピーダンスをノードＮ１と同じにして、カップリング量を等しくすることにより解決できる。誤動作防止回路ＲＥＦＧ１は、これを実現するための回路である。この回路は、ボルテージフォロア回路とその出力電圧を分圧する回路から構成される。この分圧回路は、ＶＰＰの分圧回路と同じ定数のトランジスタで構成される。これにより出力インピーダンスはノードＮ１と等しくなる。またボルテージフォロアには、ＶＲ１の２倍の電圧を入力する。これにより分圧回路から、ＶＲ１のレベルが得られる。すなわち回路ＲＥＦＧ１を用いることにより、インピーダンスがノードＮ１と等しく、レベルがＶＲ１の電圧源が実現できる。このときの波形を図１３に示す。ノードＮ２は、ノードＮ１と同じだけ昇圧され誤動作しないことがわかる。
【００１９】
なお、本実施例では、ＶＲ１の入力端子についてのみ高インピーダンス化回路を付加したが、ＶＲ２の入力端子にも高インピーダンス化回路を付加することにより、差動アンプが活性からスタンバイに移行するときの電流減少による逆方向のノイズに対しても同様な効果が得られ、さらにＶＰＰレベルを高精度化できる。
【００２０】
以上のように本実施例によれば、高精度、高安定性を保ちながら、電圧比較回路のスタンバイからアクティブへの切り換えに伴うノイズによる誤動作を防ぐことができる。
【００２１】
以上の実施例により得られる作用効果をまとめると下記の通りである。
【００２２】
（１）チップ内に電圧レベル検知回路を含む半導体装置において、該電圧レベル検知回路は、それぞれ異なる２種の基準電圧を入力される２個の電圧比較回路とそれらの出力を受けヒステリシス特性を発生する論理回路から構成する。これにより、レベル検知回路のヒステリシスのトリップポイントは、上記２種の基準電圧のみで決定されるようになり、ヒステリシス幅の電源電圧依存性や温度依存性、プロセス依存性をなくすことができる。
【００２３】
（２）上記電圧レベル検知回路において、該電圧比較回路の出力段は、プッシュプル構成にする。これにより、次段をインバータやＮＡＮＤ回路等の論理回路で構成しても貫通電流がなくなるので低消費電力化できる。
【００２４】
（３）上記電圧レベル検知回路において、該電圧比較回路は、ヒステリシス特性を持たない程度に正帰還を施された差動アンプでありかつその出力段は、プッシュプル構成にする。これにより該電圧比較回路の伝達特性は急峻になり、次段の論理回路の論理しきい値が変動した場合のヒステリシスのトリップポイントの変動をより小さくできる。
【００２５】
（４）上記電圧レベル検知回路において、該電圧比較回路の電流は、該電圧レベル検知回路がレベルを検知すべき負荷回路の活性化時と待機時で、その大きさを切り替えるようになっている場合、その基準電圧は、もう一方の入力端子に入力される被比較電圧を発生する回路の出力インピーダンスとほぼ等しい出力インピーダンスを持つ回路を介して入力される構成とする。これにより、該電圧比較回路の２つの入力端子は、該電流切り換え信号によるノイズを同じだけ受けるので誤動作することがなくなる。
【００２６】
【発明の効果】
電源電圧や温度変動、デバイス特性のばらつきがあっても、高精度で電圧レベルが検知できるレベル権利回路が実現できる。
【図面の簡単な説明】
【図１】本発明による電圧レベル検知回路の基本構成を示す図である。
【図２】従来の電圧レベル検知回路を示す図である。
【図３】従来のもう一つの電圧レベル検知回路を示す図である。
【図４】従来の電圧レベル検知回路の入出力特性を示す図である。
【図５】本発明に用いる基準電圧源の一実施例を示す図である。
【図６】本発明に用いる電圧比較回路の一実施例を示す図である。
【図７】本発明に用いる電圧比較回路の一実施例を示す図である。
【図８】本発明の電源電圧レベル検知回路への適用例を示す図である。
【図９】本発明の昇圧電圧レベル検知回路へ第１の適用例を示す図である。
【図１０】本発明の昇圧電圧レベル検知回路へ第２の適用例を示す図である。
【図１１】図１０に用いる電圧比較回路の一実施例を示す図である。
【図１２】従来の昇圧レベル検知回路の動作波形を示す図である。
【図１３】本発明による昇圧電圧レベル検知回路の動作波形を示す図である。
【符号の説明】
ＣＯＭＰ１，ＣＯＭＰ２…電圧比較回路、  ＤＥＴ＿ＣＯＮＶ１，ＤＥＴ＿ＣＯＮＶ２，ＤＥＴ＿ＮＥＷ…電圧レベル検知回路、  ＶＲ１，ＶＲ２…基準電圧（ＶＲ２＞ＶＲ１）、  ＮＡＮＤ１〜３…ＮＡＮＤ回路、  ＮＯＲ１…ＮＯＲ回路、  ＩＮＶ，ＩＮＶ１，ＩＮＶ２…インバータ回路、  ＶＤＤ…電源電圧、  Ｍ１〜Ｍ１０，ＭＡ，ＭＢ…ＭＯＳトランジスタ、  ＶＧ…ゲートバイアス電圧、ＩＮ…信号入力端子、  ＶＲ…基準電圧入力端子、  ｏｕｔ…電圧比較回路および電圧レベル検知回路出力端子、  Ｒ１〜３…抵抗、  Ｃ１，Ｃ２…平滑容量、  ＶＢＧ…バンドギャップジェネレータ出力電圧、  ＣＯＭＰ−Ｎ…ｎＭＯＳ入力型電圧比較回路、  ＣＯＭＰ−Ｐ…ｐＭＯＳ入力型電圧比較回路、  ＶＰＰ…ワード線電圧発生回路出力電圧、  ＲＩＮＧ＿ＯＳＣ…リングオシレータ、  ＲＩＮＧ＿ＯＳＣ＿ＦＡＳＴ…高速リングオシレータ（活性化時動作）、  ＲＩＮＧ＿ＯＳＣ＿ＳＬＯＷ…低速リングオシレータ（常時動作）、  ＣＨＡＲＧＥＰＵＭＰ…チャージポンプ回路、  ＣＨＡＲＧＥ＿ＰＵＭＰ＿ＬＡＲＧＥ…大容量チャージポンプ回路、  ＣＨＡＲＧＥ＿ＰＵＭＰ＿ＳＭＡＬＬ…小容量チャージポンプ回路、  ＡＣＴ…活性化信号、  ＣＯＭＰ−Ｐ＿ＳＷ…動作速度可変スイッチ付電圧比較回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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