(57)【特許請求の範囲】
【請求項１】
第１のトランジスタと、このソース電極に一端を、ドレイン電極に他端を接続してなる第１の強誘電体キャパシタとからメモリセルが構成され、このメモリセルが複数個直列接続しメモリセルユニットを構成し、このメモリセルユニットの１端が第２のトランジスタを介してビット線に接続され、他端がプレート線に接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置してメモリセルアレイを構成する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法。
【請求項２】
第１のトランジスタと、第１の強誘電体キャパシタとからなる複数のメモリセルと、複数のワード線と、複数のビット線と、複数のプレート線から構成されるメモリセルアレイを有する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法。
【請求項３】
強誘電体キャパシタの分極方向の違いで“１”或いは“０”のデータを記憶する半導体記憶装置において、強誘電体キャパシタの両端に印加する電圧の絶対値が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から“１”或いは“０”データを判断する半導体記憶装置。
【請求項４】
前記第１の電圧は０．３Ｖ以上１Ｖ以下であることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
強誘電体キャパシタを用いてダミーセルを構成する半導体記憶装置において、前記強誘電体キャパシタの両端に印加する電圧が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から参照電位を発生させる半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置にかかわり、特に、不揮発性の強誘電体メモリにおいて、Imprint 、Depolarization等の強誘電体膜の変化、劣化により、ビット線への読み出し信号が減少する問題を解決し、十分な読み出し信号量を確保し信頼性が高い半導体記憶装置を提供する。
【０００２】
【従来の技術】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic ＲＡＭ）、ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（MaskＲＯＭ）、Flash Ｅ２ＰＲＯＭ（Electricaly Erasable Promgramable ＲＯＭ）等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性（ FlashＥ２ＰＲＯＭに比べて）の点で優れており、市場の殆どを占めているのが現状である。書き換え可能で不揮発性のFlash Ｅ２ＰＲＯＭは、不揮発で、電源を切ることが可能ではあるが、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度しかなく、書き込む時間がマイクロ秒程度かかり、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印加する必要がある等の欠点があるため、ＤＲＡＭ程は市場がひらけていない。
【０００３】
これに対して、強誘電体キャパシタ（Ferroelectric  Capacitor）を用いた不揮発性メモリＦＲＡＭ（Ferroelectric RAM)は、１９８０年に提案されて以来、不揮発性で、しかも、書き換え回数が１０の１２乗以上、読みだし書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所があるため、全メモリ市場を置き換える可能性があり、各メーカが開発を行っている。
【０００４】
ＦＲＡＭのセルは、開発当初のＳＲＡＭ＋Shadow Memory 構成から、２transistor＋２Capacitor 構成、と、ＤＲＡＭの開発と同じく、時代と共に、セル構成の簡略化、微細化により、セルサイズが縮小されてきた。
【０００５】
図２２に、従来例１のＦＲＡＭの１transistor＋１Capacitor 構成のメモリセルとその動作法を示す。DRAMと同じメモリセル構成であり、異なる点は、（１）ＤＲＡＭでは、capacitor として常誘電体性のものを用いるが、ＦＲＡＭでは、強誘電体性のものを用いる点、（２）ＤＲＡＭでは、メモリセルトランジスタをＯＮすればcapacitor に貯えられた電荷がビット線に読み出されるが、ＦＲＡＭではメモリセルトランジスタをＯＮしただけでは、メモリセルデータが読み出されず、/EQLをHighにしておいて、bit 線をVss にPrecharge しておいて、Active時は/EQLをLow にしてFloatingにした後、メモリセルトランジスタをＯＮし、Plate 線をVss からVdd に上げ、強誘電体キャパシタの両端にVdd の電位を印加して初めて、分極情報がビット線に読み出される仕組みとなる。例えば分極反転して大きな電荷がビット線に読み出されると“１”Ｄａｔａ、分極を伴わずに小さな電荷がビット線に読み出されると“０”Ｄａｔａと言う具合である。その信号をセンスアンプで増幅してデータを読み出す仕組みを取る。
【０００６】
またこの様な従来例１のＦＲＡＭに対して、メモリセルサイズを小さくしつつ、高速動作を実現する新しいメモリセル構成を本発明者は特開平１０−２５５４８３号公報や特願平９−３４６４０４号（未公開）で示している。
【０００７】
図２３は先願である特願平９−３４６４０４号で示している従来例２のメモリセル構成とその動作例を示す。図２３では、１個のセルトランジスタと１個の強誘電体キャパシタを並列接続して１個のメモリセルを構成し、これを直列接続してブロックを構成し、一端にブロック選択トランジスタを介してビット線に接続し、他端をプレート線に接続する構成を取っている。ブロック選択信号を２本（BS0,BS1 ）、プレート線を２本（PL(/BL),PL(BL)）備えることにより、ビット線対（/BL,BL）のどちらかにセルデータを読み出し、他方をReference （参照）ビット線にするFoldedビット線構成が実現出来ている。
【０００８】
動作としては、Standby 中は全てのワード線（WL0 〜WL7 ）をHighレベルにして、セルトランジスタを全てＯＮすることにより強誘電体キャパシタの両端を電気的にshort して、セルデータを保持する。 Standby時に、/EQLをHighにしておいて、bit 線をVss にPrecharge しておいたものを、Active時には/EQLをLow にしてFloatingにした後、或いは前後して、選択した任意のワード線(WL2) のみLow レベルにして、その後、WL2 がLow でビット線がFloatingになってから、ブロック選択トランジスタBS0 をHighにして、Plate 電位をVss からVdd に上げる。これにより、Plate 電位は選択したセルの強誘電体キャパシタの一端に印加され、Floatingになっているビット線の電位がこの強誘電体キャパシタの他端に印加され、分極情報がビット線に読み出される仕組みとなる。これに対して選択ブロックの非選択セルの強誘電体キャパシタはワード線がＨｉｇｈのためShort され、分極情報は保持される。よって、例えば分極反転して大きな電荷がビット線に読み出されると“１”Ｄａｔａ、分極を伴わずに小さな電荷がビット線に読み出されると“０”Ｄａｔａと言う具合であり、先願の発明は回路構成及び特徴も従来ＦＲＡＭと異なるが、強誘電体キャパシタからのデータの読み出しの原理自身は従来のFRAMと同様であることが分かる。その信号をセンスアンプで増幅してデータを読み出すわけである。
【０００９】
以上、強誘電体キャパシタを用いた強誘電体メモリは、主に従来例１及び２の２種類が有るがどちらにおいても、強誘電体キャパシタ膜の特性の悪化により、メモリセルからビット線への読み出し信号が減少してしまう問題点がある。特性の悪化、即ち信頼性がらみの問題として、１）０Ｖバイアスでの残留分極量が時間がたつと減少するDepolarization  (Relaxatiionとも言う）、２）強誘電体膜のヒステリス曲線が±の電圧方向にシフトするImprint 、３）Read/Writeを繰り返すと分極量が減少するFatigue 等がある。
【００１０】
図２４は典型的なImprint 特性を示す。図２４(a) の点線のヒステリシス曲線は、Imprint が無い通常の曲線を示す。太いヒステリシス曲線は強誘電体キャパシタに"0"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が正（右）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。同様に、図２４(b) の点線のヒステリシス曲線は、Imprint が無い通常の曲線を示す。太いヒステリシス曲線は強誘電体キャパシタに"1"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が負（左）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。
【００１１】
次に、２つのケースで読み出し信号がどう変わるか見てみる。例えば"1"Data のビット線に読み出される電位は、"1"Data の０Ｖバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書き、ヒステリシス曲線と交わった値が、読み出し電位と言える。これは、実際の動作で言うと、ビット線がVss で、Plate 線がVss からVdd に上げると、Vdd のセルノード電位が、電荷Ｑを出し下がり、ビット線電位が電荷Ｑをもらい上昇することに対応する。ヒステリシス曲線で言うと、キャパシタはヒステリシス曲線上の０Ｖの位置から、電荷Ｑを出し電位が負の方向に向かい、ビット線は-Vddの位置から、同じ電荷Ｑをもらい、-Vddから上昇して交わった点が、-Vddを実際の動作のVss 電位と見た時の実際の"1"Data のビット線電位となるわけである。
【００１２】
同様に"0"Data のビット線に読み出される電位は、"0"Data の０Ｖバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書き、ヒステリシス曲線と交わった値が、読み出し電位と言える。図２４(a),(b) の点線のImprint が起こらない場合の"1","0"Data の読み出し電位は〇で表わされ、２つの〇の差が"1" データと"0" データの差と言える。２Ｔ２Ｃ構成のセルではこれが読み出し電位となり、１Ｔ１Ｃ構成では、この２つの〇の電位の間にReference 電位を持ってくることになる。同様にImprint が起こった場合もヒステリス曲線の軌跡がずれるだけで同じ様に、２つの「黒まる」が"1"Data 、"0"Data に対応する。
【００１３】
図２４(a) に示すような"0"Data 放置後のImprint の場合にはヒステリス曲線が右にずれるだけであるから、"1"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡はより分極反転が起こり急峻な傾きを通り、少しの軌跡の電圧の進みで大きな電荷が放出され、結果として、"1"Data の読み出し電位が上昇する。"0"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡はより分極飽和が大きい緩やかな傾きを通り、大きなの軌跡の電圧の進みで小さな電荷が放出され、結果として、"0"Data の読み出し電位が下がる。結果としてImprint により、読み出し信号が増大する。
【００１４】
これに対して、図２４(b) に示すような"1"Data 放置後のImprint の場合にはヒステリス曲線が左にずれる訳であるから、"1"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転が起こり難い領域を通り、負の大きな電圧を印可していったあたりからやっと分極反転による電荷が放出され、結果として、"1"Data の読み出し電位が下がってしまう。"0"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転領域から、やっと分極飽和の領域に入るため、小さな電圧で大きな電荷が放出され、結果として、" １"Data の読み出し電位があがる。結果としてImprint により、読み出し信号が大幅に減少して、誤動作、動作マージンの低下、信頼性の劣化等が発生する。
【００１５】
【発明が解決しようとする課題】
このように、従来のＦＲＡＭにおいては、強誘電体キャパシタのImprint が発生すると"1"Data の読み出し電位が下がり、"0"Data の読み出し電位が上がり、結果として１Ｔ１Ｃ構成、２Ｔ２Ｃ構成の両方において、強誘電体キャパシタからビット線への読み出し電位が減少して、誤動作、動作マージンの低下、信頼性の劣化等が発生する問題点があった。
【００１６】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、強誘電体キャパシタにデータを書き放置した場合にImprint が発生しても、読み出し信号の減少を抑え、十分な読み出し信号を確保することにより、より安定で、高信頼の強誘電体メモリを提供することにある。
【００１７】
【課題を解決するための手段】
本願第１の発明は、第１のトランジスタと、このソース電極に一端を、ドレイン電極に他端を接続してなる第１の強誘電体キャパシタとからメモリセルが構成され、このメモリセルが複数個直列接続しメモリセルユニットを構成し、このメモリセルユニットの１端が第２のトランジスタを介してビット線に接続され、他端がプレート線に接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置してメモリセルアレイを構成する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法である。
【００１８】
本願第２の発明は、第１のトランジスタと、このソース電極に一端を、ドレイン電極に他端を接続してなる第１の強誘電体キャパシタとからメモリセルが構成され、このメモリセルが複数個直列接続しメモリセルユニットを構成し、このメモリセルユニットの１端が第２のトランジスタを介してビット線に接続され、他端がプレート線に接続されてメモリセルブロックを構成し、このメモリセルブロックが複数個配置してメモリセルアレイを構成する半導体記憶装置において、前記プレート線に第１の電位、前記第１の電位より高い第２の電位又は前記第２の電位より高い第３の電位を順次印加するプレート線電位変換回路を備えることを特徴とする半導体記憶装置である。
【００１９】
本願第３の発明は、第１のトランジスタと、第１の強誘電体キャパシタとからなる複数のメモリセルと、複数のワード線と、複数のビット線と、複数のプレート線から構成されるメモリセルアレイを有する半導体記憶装置の駆動方法において、前記ビット線を第１の電位に固定しつつ、プレート線電位を第２の電位に上げ、前記第１の強誘電体キャパシタの両端に、第１の電位と第２の電位を印加する第１の動作と、この第１の動作に続いて、前記ビット線をフローティング状態にしつつ、プレート線電位を第２の電位からより高い第３の電位に上げ、前記第１の強誘電体キャパシタの電荷をビット線に読み出す第２の動作を行なうことを特徴とする半導体記憶装置の駆動方法である。
【００２０】
本願第４の発明は、第１のトランジスタと、第１の強誘電体キャパシタとからなる複数のメモリセルと、複数のワード線と、複数のビット線と、複数のプレート線から構成されるメモリセルアレイを有する半導体記憶装置の駆動方法において、前記プレート線に第１の電位、前記第１の電位より高い第２の電位又は前記第２の電位より高い第３の電位を順次印加するプレート線電位変換回路を備えることを特徴とする半導体記憶装置である。
【００２１】
本願第５の発明は、強誘電体キャパシタの分極方向の違いで“１”或いは“０”のデータを記憶する半導体記憶装置において、強誘電体キャパシタの両端に印加する電圧の絶対値が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から“１”或いは“０”データを判断する半導体記憶装置である。
【００２２】
本願第６の発明は、前記第１の電圧は０．３Ｖ以上１Ｖ以下であることを特徴とする本願第５の発明に記載の半導体記憶装置である。
本願第７の発明は、強誘電体キャパシタを用いてダミーセルを構成する半導体記憶装置において、前記強誘電体キャパシタの両端に印加する電圧が、０Ｖより大きな第１の電圧から第１の電圧より大きな第２の電圧までの間に変化した時に読み出される電荷量から参照電位を発生させる半導体記憶装置である。
【００２３】
すなわち、本発明によれば、強誘電体キャパシタを用いた強誘電体メモリにおいて、強誘電体キャパシタのヒステリス曲線の特性の０Ｖバイアスから、０Ｖより大きな第１の電圧までの分極情報を用いないため、Imprint により、ヒステリシス曲線がシフトして、"1"Data にも係らず、このシフトにより、分極反転が小さい部分を読み出し電荷に寄与させず、第１の電圧から第１の電圧より大きな第２の電圧までの間の分極反転量が大きい部分を用いるため、Imprint が発生しても、"1"Data の読み出し電位が高く、信号の劣化を抑制出来る。また、"0"Data にも係らず、このシフトにより、本来分極反転が小さく読み出し電荷が小さいはずが、分極反転し易い部分を含むため、読み出し電荷が多くなるヒステリス曲線の特性が０Ｖバイアスから、０Ｖより大きな第１の電圧までの分極情報を用いないため、第１の電圧から第１の電圧より大きな第２の電圧までの間の分極が飽和し、読み出し信号が小さい部分を用いるため、Imprint が発生しても、"0"Data の読み出し電位が低く、信号の劣化を抑制出来る。
【００２４】
この一連の動作は、ビット線をVss 電位に固定しつつ、プレート線電位を第１の電位に上げることにより、強誘電体キャパシタに、ヒステリシス曲線の０Ｖから第１の電位までを印加して、ビット線に読み出される電荷を捨てることが出来、つぎに、前記ビット線Floating状態にして、プレート線電位を第１の電位からより高い第2 の電位に上げることにより、第１の電位から第二の電位までを、強誘電体キャパシタに印加し、この間の電圧印加により、ビット線に読み出される電荷を読み出し信号とすることが出来、Imprint が発生しても、信号劣化を抑制出来る。
【００２５】
【発明の実施の形態】
以下、図面を参照として、本発明の実施形態を示す。
図１は本発明の第１の実施形態を示す強誘電体メモリの回路構成とその動作図を示す。これは従来型の強誘電体メモリに適用出来る、Imprint の影響低減回路動作方式を示す。セルアレイは、１Ｔ１Ｃ型の従来ＦＲＡＭと等価であり、増幅イコライズ回路は、bit 線間の信号差を増幅するFlip-Flop 回路と、ビット線対(/Bl,BL)をVss にPrecharge ＆Equalizeする３個のトランジスタ（Ｑ１〜Ｑ３）のイコライズ回路がある。動作としては、Standby 時、Plate 電位はVss で、bit 線電位は、イコライズ信号/EQLがHighになっているため、Vss 電位にPrecharge されている。Active Cycle時は、まず第１に、イコライズ信号／ＥＱＬをＨｉｇｈのまま、即ちビット線をVss に固定したまま、ワード線(WL0) を立ち上げ、セルトランジスタをＯＮさせ、Plate 線(PL0) の電位をVoffだけ、具体的には例えば0.5V程度上げる。この動作により、強誘電体キャパシタの両端にはVoffの電圧が印加され、その電荷は、bit 線がVss に固定のため、Vss 線に流れされ消える。第２に、イコライズ信号／ＥＱＬをＬｏｗレベルにし、ビット線をVss の状態でFloatingにし、Plate 線電位をVoffからVdd に上げる。これにより、ビット線容量Ｃｂがある分、強誘電体キャパシタが分極反転し電荷がビット線に読み出され、ビット線電位が上がる。この時、強誘電体キャパシタの両端に印加される電圧は、Voffから、（Vdd-読み出し電位）まで動作する軌跡となる。
【００２６】
図２は、図１の動作軌跡を表す、強誘電体キャパシタのヒステリシス曲線を示す。図２(a) のヒステリシス曲線は強誘電体キャパシタに"0"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が正（右）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。同様に、図２(b) のヒステリシス曲線は強誘電体キャパシタに"1"Data を書いて、□の位置で、長時間放置した後のヒステリシス曲線で、電圧が負（左）の方向に、ヒステリシス曲線がシフトしてしまうImprint が発生した曲線を示す。点線の動作点解析は従来の読み出し方式の動作点を示し、実線の動作点解析は、本実施形態に係る図１の動作方式の動作点を示す。
【００２７】
図１の方式により、例えば"1"Data のビット線に読み出される電位は、"1"Data のVoffバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書き、ヒステリシス曲線と交わった値が、読み出し電位と言える。これは、実際の動作で言うと、ビット線がVss で、Plate 線がVoffからVdd に上げると、（Vdd-Voff）のセルノード電位が、電荷Ｑを出し下がり、ビット線電位が電荷Ｑをもらい上昇することに対応する。ヒステリシス同様に"0"Data のビット線に読み出される電位は、"0"Data のVoffバイアスの位置から、ビット線の振幅電位だけ、マイナス（左）にＸ軸に平行に線を引き、この点から、ビット線の負荷容量Ｃｂの値の傾きの負荷曲線を書きヒステリシス曲線と交わった値が、読み出し電位と言える。図２中、従来方式の最終的な動作点、即ち"1","0"Data の読み出し電位は〇で表わされ、本実施形態に係る図１の方式の最終的な動作点、即ち"1","0"Data の読み出し電位は「黒まる」で表わされる。両者を比較すると、図２(a)  "0"Data 放置の場合は、"1"Data の読み出し電位と"0"Data の読み出し電位の差は、図１の方式は従来方式より悪化するが、もともとImprint の影響を受けない方向にヒステリシス曲線がシフトしているため信号量の絶対値が大きい。
【００２８】
これに対して、"1"Data 放置の場合は、"1"Data の読み出し電位と"0"Data の読み出し電位の差は、従来方式では大きく悪化し、減少してしまうのに対して、図１の方式では、この劣化量が抑えられ読み出し信号量を十分に確保出来ていることが分かる。２Ｔ２Ｃ構成のセルではこの「黒まる」と「黒まる」の電位差が読み出し電位となり、１Ｔ１Ｃ構成では、この２つの「黒まる」の電位の間にReference 電位を持ってくることになるが、十分な信号が確保出来る。"1"Data 書込み放置後従来方式の信号が少ない理由は、"1"Data 放置後のImprint の場合にはヒステリス曲線が左にずれる訳であるから、"1"Data 読み出しで見ると、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転が起こり難い領域を通り、負の大きな電圧を印加していったあたりからやっと分極反転による電荷が放出され、結果として、"1"Data の読み出し電位が下がってしまう。
【００２９】
これに対して図１の方式では、Voffだけシフトすることにより、最初の分極反転が起こり難い領域を通らずに済み、Voffから、「黒まる」までの分極反転領域の傾きが急な部分の電荷がビット線に読み出されるわけであるから、僅かな電圧の移動の軌跡で大きな電荷、即ちビット線から見ると"1"Data の読み出し電位がより"0"Data の読み出し電位より上昇し、"1"Data の信号が大きくなる。また"0"Data 読み出しで見ると、従来方式では、ヒステリシス曲線の０Ｖの位置から、動作点「黒まる」までの軌跡は、最初分極反転領域から、やっと分極飽和の領域に入るため、小さな電圧で大きな電荷が放出され、結果として、" １"Data の読み出し電位があがるが、図１の方式では、この最初の分極反転領域を用いないため、ビット線の読み出し電位があまり上昇せず結果として、"0"Data の信号が大きくなる（低くなる）。結果としてImprint 発生による読み出し信号の減少が抑制出来、より安定で、高信頼の強誘電体メモリが実現出来る。
【００３０】
通常Imprint のずれは最大１Ｖ程度であり、逆に0.3V未満であれば回路的対策を打つほどでは無いことを考えると、Ｖｏｆｆは0.4V以上１Ｖ以下であることが望ましい。
【００３１】
要するに効果があるのは、０ＶからVoffの間のヒステリシス曲線の傾きが、"1"Data より"0"Data の方が大きいとき、信号を減らす原因となるため、この現象が電圧増加で、本来の"0"Data より" １"Data の方が大きくなり始める点にVoffを設定するのが一つの解である。即ち最大Imprint の電圧値をVoffとするわけである。また図２の動作軌跡であればImprint に効果があるため、回路動作方式としては、図１の回路及び動作方式にこだわらない。
【００３２】
図３は、Imprint とDepolarization(Relaxation とも呼ばれている) の両方が発生した場合の、従来方式と図１の方式の場合の動作点解析を示す。通常強誘電体膜は、書込み終了後放置すると０Ｖバイアスでの残量分極量が減少する問題がある。よって、 ImprintとDepolarizationが両方発生した場合でも、本方式が従来方式より最小の読み出し信号になる条件での信号を大きく必要がある。図３はこのあたりを調べるために、Imprint とDepolarizationが発生したばあいのヒステリシス曲線での動作点解析を示す。〇は従来方式での"1" 、"0"Data の読み出し電位、「黒まる」は図１の方式での"1" 、"0"Data の読み出し電位をしめす。最悪の"1"Data 放置後の場合でも図１の方式が従来方式より"1"Data と"0"Data の読み出し電位の差が大きく効果があることが分かる。
【００３３】
図４は、本発明の第２の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１との違いは、ビット線をVss にPrecharge するトランジスタはあるが、ビット線対を同電位にするイコライズトランジスタが省略されている点のみである。その他回路動作は図１と同じで、効果は図２、図３と同じである。
【００３４】
図５は本発明の第３の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１との違いは、１本のワード線に対してビット線対の両ビット線にメモリセルが接続される２Ｔ２Ｃ型のメモリセルを適用した点のみである。その他回路動作は図１と同じで、効果は図２、図３と同じである。
【００３５】
図６は本発明の第４の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１との違いは、ビット線をVss に固定しながらPlate 線をVoffに上げ、その後bit 線をFloatingにしてから、Plate 線をVdd に上げるまでは同じであるが、その後Plate を一旦Vss に下げた後、センス増幅して、その後もう一度Plate 線をVss からVdd 、Vdd からVss に上げ下げする点である。このようにPlate 線を一旦Vss に下げセンスすると、強誘電体キャパシタの常誘電体成分のばらつく成分がキャンセル出来ることが報告されており、この２回Plate を上げ下げする方式に本発明のPlate 線をVss からVoff,Voff からVdd に2 段階に上げる方式を組み合わせ、さらに、図５の２Ｔ２Ｃ構成を組み合わせた例である。その他回路動作は図１と同じで、効果は図２、図３と同じである。
【００３６】
図７は本発明の第５実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。これは先願である特願平９−３４６４０４号の強誘電体メモリに適用出来る、Imprint の影響低減回路動作方式を示す。セルアレイは、１個のセルトランジスタと１個の強誘電体キャパシタを並列接続したメモリセルを、複数個直列接続してセルブロックを構成し、一端をブロック選択トランジスタを解してビット線に接続し、他端をPlate 線に接続する構成の先願ＦＲＡＭと等価であり、増幅イコライズ回路は、bit 線間の信号差を増幅するFlip-Flop 回路と、ビット線対(/Bl,BL)をVss にPrecharge ＆Equalizeする３個のトランジスタ（Ｑ１〜Ｑ３）のイコライズ回路がある。
【００３７】
動作としては、Standby 時、Plate 電位はＶｓｓで、bit 線電位は、イコライズ信号/EQLがＨｉｇｈになっているため、Vss 電位にPrecharge されている。Active Cycle時は、まず第１に、イコライズ信号／ＥＱＬをＨｉｇｈのまま、即ちビット線をVss に固定したまま、選択したワード線(WL ２) を立ち下げ、セルトランジスタをＯＦＦさせ、ブロック選択線ＢＳ０を立ち上げ、ブロック選択トランジスタをＯＮさせ、Plate 線(PL(/BVL))の電位をVoffだけ、具体的には例えば0.5V程度上げる。この動作により、選択したセルの強誘電体キャパシタの両端にはVoffの電圧が印加され、その電荷は、bit 線がVss に固定のため、Vss 線に流れされ消える。この時選択したブロックの非選択のセルの強誘電体キャパシタはShort され保護される。第２に、イコライズ信号／ＥＱＬをＬｏｗレベルにし、ビット線をVss の状態でFloatingにし、Plate 線電位をVoffからVdd に上げる。これにより、ビット線容量Ｃｂがある分、強誘電体キャパシタが分極反転し電荷がビット線に読み出され、ビット線電位が上がる。この時、強誘電体キャパシタの両端に印可される電圧は、Voffから、（Vdd-読み出し電位）まで動作する軌跡となる。このときの選択したセルの強誘電体キャパシタに印加される電位の軌跡は図２、図３と等価であり、結果としてImprint 発生による読み出し信号の減少が抑制出来、より安定で、高信頼の強誘電体メモリが実現出来る。
【００３８】
なお図７の方式では、Foldedビット線構成を用いるため、例えば上のセルブロックを選択する場合は、ＢＳ０とPL(/BL) を選択し、セルデータを/BL 側に読み出し、BL側はreference ビット線となり、例えば下のセルブロックを選択する場合は、ＢＳ１とPL(BL)を選択し、セルデータをBL側に読み出し、/BL 側はreference ビット線となる。
【００３９】
図８は本発明の第６の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図７との違いは、ビット線をVss にPrehargeするトランジスタはあるが、ビット線対を同電位にするイコライズトランジスタが省略されている点のみである。その他回路動作は図７と同じで、効果は図２、図３と同じである。
【００４０】
図９は本発明の第７の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図７との違いは、Plate 電位はstandby 中最初からVoff電位にしておき、WL2 を下げ、BS0 を上げた時点で、bit 線がVss に固定されているから、選択した強誘電体キャパシタには自動的にVoffの電位が印加され、この部分の電荷を捨てることが出来るのは図８と等価である。その後bit 線をFloatingにしてPlate 線をVdd 上げ電荷を読み出し、センス増幅して、さらにPlate を下げ再書込み終了後は、BS0 を下げ、WL2 を上げてから、Plate 線をVoffに戻してPreharge状態に入る点が異なる。その他回路動作は図８と同じで、効果は図２、図３と同じである。本方式は先願の強誘電体メモリの構成では、Standby 中Plate 電位を０Ｖより高く設定していおいても、強誘電体キャパシタはShort しているため、セル分極が破壊されない特徴を利用している。この方法では、第１に、Ｃｈｉｐ内のすべての非選択のセルアレイのPlate 電位がVoffに設定されているため安定化容量として寄与するため、選択したセルアレイのPlate 電位の変動が減少される特徴がある。第２にPrecharge にVoffに上げるため、動作が遅くてもAccess Time に影響しない、図７の様にAccess時に新たにVoffに上げる作業が省略でき高速化出来るメリットがある。
【００４１】
図１０は本発明の第８の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図９との違いは、ビット線をVss にPrehargeするトランジスタはあるが、ビット線対を同電位にするイコライズトランジスタが省略されている点のみである。その他回路動作は図９と同じで、効果は図２、図３と同じである。
【００４２】
図１１は本発明の第９の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図７との違いは、2T2C構成にするため、ブロック選択トランジスタを1 種類、Plate 線を１種類に統合し、／ＢＬ、ＢＬの両方から"1","0" 或いは"0","1" のデータをビット線に読みだしている点である。その他回路動作は図７と同じで、効果は図２、図３と同じである。
【００４３】
図１２は本発明の第１０の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。図１２は、図９と、図１１を組み合わせた構成をとり、両方の効果がある。その他回路動作は図７と同じで、効果は図２、図３と同じである。
【００４４】
図１３は本発明の第１１の実施形態を示す、プレート線駆動回路とその動作タイミング図を示す。スタンドバイ時はＣＫ１がＨｉｇｈでPlate 線ＰＬはＶｓｓにしてあり、Active時、ＣＫ１をＬｏｗにして、ＣＫ３をＨｉｇｈ、／ＣＫ３をＬｏｗにし、ビット線をVss に固定しつつ、Voff電源からの電位をＰＬに伝え、Plate 線をVoffにする。その後、bit 線をFloatingにしてから、ＣＫ３をＬｏｗ、/CLK3 をＨｉｇｈにしてVoff電源から遮断して、ＣＫ２をＬｏｗにすることによりVdd 電位をPlate に伝えplate 線をVdd に上げる。その後センス動作させた後、ＣＫ２をＨｉｇｈにして、ＣＫ１をＨｉｇｈにすることによりPlate 電位をVss に戻す。この一連の動作により、図１、図７等に用いられるPlate 線を駆動する回路が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４５】
図１４は本発明の第１２の実施形態を示す、プレート線駆動回路とその動作タイミング図を示す。図１３と異なる点は／ＣＫ３の制御線とそれをゲートに入力するＰＭＯＳトランジスタを省略した場合を示す。Voff電位は0.5V程度と低いため、ＰＭＯＳを省略出来、Plate 駆動回路を小さく出来る。この一連の動作により、図１、図７等に用いられるPlate 線を駆動する回路が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４６】
図１５は本発明の第１３の実施形態を示す、プレート線駆動回路とその動作タイミング図を示す。この回路は、図９等に用いることが出来る。スタンドバイ時はＣＫ３がＨｉｇｈ、／ＣＫ３がＬｏｗでPlate 線ＰＬはＶoff にしてあり、Active時、そのままの状態で、  ビット線をVss に固定しつつ、セルを選択することにより、強誘電体キャパシタにＶｏｆｆの電圧を印加して、電荷を放出する。その後、bit 線をFloatingにしてから、  ＣＫ３をＬｏｗ、／ＣＫ３をＨｉｇｈにしてから、Vdd 電位をPlate に伝えplate 線をVdd に上げる。その後センス動作させた後、ＣＫ２をＨｉｇｈ、ＣＫ１をＨｉｇｈにすることによりPlate 電位をVss に戻す。そしてセルを閉じてから、再度ＣＫ３をＨｉｇｈ、／ＣＫ３をＬｏｗにしてStandby にもどる。この一連の動作により、図９等に用いられるPlate 線を駆動する回路が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４７】
図１６は本発明の第１４の実施形態を示す、Ｖｏｆｆ電源発生回路例を示す。安定用Capacitor と、Vref電位と同じ電位を発生するオペアンプを用いたFeedback回路を備えている。Vref電位は、電圧が0.3V〜1Vと低いため、Band-gap Reference回路等がVrefとなるのみ適している。ＶｒｅｆとVoff電位が異なる場合は、Voff電位を抵抗分割で下げたものをオペアンプの入力にすれば良い。この回路によりPlate 線を駆動する回路の電源が実現出来、図２、図３に示した様な効果が発揮出来る。
【００４８】
図１７は本発明の第１５の実施形態を示す、ダミーセルを示す。ダミーセルに於いても、ビット線電位をVss に固定にしつつ、Plate 電位をVoffに上げ、その後、bit 線をFloatingにしてから、Plate 電位を任意の電位（Vdd 或いはVDPL）にすることによりReference ビット線の電位を発生出来る。Dummy セルと言えど、強誘電体キャパシタを用いる場合はImprint,Depolarizationの影響を受けるわけで、図２、図３に示した様な効果が発揮出来る。この図で上左図は各ビット線毎にダミーセルを備える場合で、上右図はビット線対でダミーセルを共有する場合を示す。DRST信号をＨｉｇｈにしつつPlate 電位をVoffに上げることにより、ダミーセル内で強誘電体キャパシタのＶｓｓからVoffまでの軌跡の電荷を放出できる。その後、ダミーワード線ＤＷＬ０を上げPlate をVDPL或いはVdd に上げることによりReference 電位が発生出来る。
【００４９】
図１８は本発明の第１６の実施形態を示す、ダミーセルを示す。図１７と同様な回路構成で動作が図１７と少しことなる。効果は図１８と同様で、図２、図３に示した様な効果が発揮出来る。ビット線をVss に固定しつつ、DRST信号をＬｏｗにして、DWL0を上げてから、Plate 電位をVoffにして電荷を逃がす点が図１７と異なる点である。
【００５０】
図１９は本発明の第１７の実施形態を示す、先願の強誘電体メモリに適用出来るダミーセルを示す。／ＥＱＬをＨｉｇｈのままビット線をVss に固定にしつつ、ＤＲＳＴをＬｏｗにして、ＤＷＬ２をＬｏｗにして、ＤＢＳ０をＨｉｇｈにしてからダミープレート線をVss からVoffに上げることにより、強誘電体キャパシタ両端にはVoffの電圧が印加され、電荷が放出される。その後、／ＥＱＬをＬｏｗにしてビット線をFloatingにしてからPlate 電位をVdd 或いはVDPLに上げ、Imprint の影響の無い部分でReference 電位を発生させるわけであるから、図２、図３に示した様な効果が発揮出来る。
【００５１】
図２０は本発明の第１８の実施形態を示す、先願の強誘電体メモリに適用出来るダミーセルを示す。ＤＲＳＴをＨｉｇｈにしつつ、ダミープレート線をVss からVoffに上げることにより、ダミーセルブロック内で強誘電体キャパシタ両端にVoffの電圧の印加が可能になり、電荷が放出される。その後、ＤＲＳＴをＬｏｗ、DBS0をＨｉｇｈにしてビット線と接続して、Plate 電位をVdd 或いはVDPLに上げ、Imprint の影響の無い部分でReference 電位を発生させるわけであるから、図２、図３に示した様な効果が発揮出来る。
【００５２】
図２１は本発明の第１９の実施形態を示す、先願の強誘電体メモリに適用出来るダミーセルを示す。ＤＰＬ電位をstandby 中に既にＶｏｆｆにしておき、Active時、ビット線電位をVss に固定にしつつ、DWL2を下げ、DBS0を上げることにより、強誘電体キャパシタ両端にVoffの電圧の印加が可能になり、余分な電荷が放出される。その後、／ＥＱＬを下げ、bit 線をFloatingにしてからＤＰＬ電位をVoffからVdd 或いはＶＤＰＬ電位に上げ、Imprint の影響の無い部分でReference 電位を発生させる。その後DBS0を下げ、ＤＲＳＴをＨｉｇｈにして、ダミーセルの強誘電体キャパシタに“０”電位を書込み、次にＤＰＬをＶｏｆｆに戻し、ＤＲＳＴをＬｏｗにさげ、ＤＷＬ２をＨｉｇｈに戻し、／ＥＱＬをＨｉｇｆにするとStandby 状態と同じになる。この方式でも図２、図３に示した様な効果が発揮出来る。
【００５３】
【発明の効果】
以上詳述してきたように本発明によれば、Imprint が発生しても、Imprint の影響により、読み出し信号が減少するヒステリシス曲線上のバイアス部分を取り除くことが出来、読み出し信号の減少を抑え、十分な読み出し信号を確保することにより、より安定で、高信頼の強誘電体メモリが実現出来る。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図２】  第１の実施形態の効果を示す、Imprint があるヒステリシス曲線上の動作軌跡。
【図３】  第１の実施形態の効果を示す、Imprint とDepolarizationがあるヒステリシス曲線上の動作軌跡。
【図４】  本発明の第２の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図５】  本発明の第３の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図６】  本発明の第４の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図７】  本発明の第５実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図８】  本発明の第６実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図９】  本発明の第７の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１０】  本発明の第８の実施形態を示す、強誘電体メモリの回路構成とその動作図を示す。
【図１１】  本発明の第９の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１２】  本発明の第１０の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１３】  本発明の第１１の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１４】  本発明の第１２の実施形態を示す、強誘電体メモリの回路構成とその動作図。
【図１５】  本発明の第１３の実施形態を示す、プレート線駆動回路とその動作タイミング図。
【図１６】  本発明の第１４の実施形態を示す、プレート線駆動回路とその動作タイミング図。
【図１７】  本発明の第１５の実施形態を示す、プレート線駆動回路とその動作タイミング図。
【図１８】  本発明の第１６の実施形態を示す、Ｖｏｆｆ電源発生回路例を示す。
【図１９】  本発明の第１７の実施形態を示す、ダミーセルを示す。
【図２０】  本発明の第１８の実施形態を示す、ダミーセルを示す。
【図２１】  本発明の第１９の実施形態を示す、ダミーセルを示す。
【図２２】  従来例１のＦＲＡＭの強誘電体メモリの回路構成とその動作図。
【図２３】  従来例２のＦＲＡＭの強誘電体メモリの回路構成とその動作図。
【図２４】  典型的なＩｍｐｒｉｎｔ特性図。
【符号の説明】
／ＢＬ、ＢＬ    ビット線
ＰＬ、ＰＬｉ、ＰＬ(/BL),PL(BL)    プレート線
ＷＬ、ＷＬｉ    ワード線
／ＥＱＬ    ビット線Vss Precharge 信号
ＢＳｉ    ブロック選択線
ＤＷＬｉ    ダミーワード線
ＤＲＳＴ    ダミーセルリセット信号
Ｖｏｆｆ    強誘電体キャパシタへのバイアス電圧
CK1 ，CK2 ，ＣＫ３，／ＣＫ３    Ｐｌａｔｅ電位制御信号
Ｖｒｅｆ    Reference 電位
Ｃｉ    ｃｏｕｐｌｉｎｇ容量
ＤＢＳｉ    ダミーセル用ブロック選択線
ＤＷＬｉ    ダミーワード線
ＤＰＬ    ダミーＰｌａｔｅ線
ＶＤＷＬ    ダミーワード線電位
ＶＤＰＬ      ダミーＰｌａｔｅ電位
【図１】
0003868660.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003868660.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0003868660.tif 000018
【図１８】
0003868660.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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