(57)【特許請求の範囲】
【請求項１】
素子が集積形成された半導体基板と、この半導体基板に形成され、他のチップと電気的に接続するための接続部と、前記半導体基板に設けられた２個以上の位置合わせ用の光透過部とを具備してなるマルチチップ半導体装置用チップを複数積層する際に、最上層または最下層のマルチチップ半導体装置用チップの光透過部に光を照射し、最下層または最上層のマルチチップ半導体装置用チップの光透過部を透過した光を検出し、この検出した光の光量が最大となるように、前記マルチチップ半導体装置用チップの位置合わせを行なうことを特徴とするマルチチップ半導体装置用チップの位置合わせ方法。
【請求項２】
前記接続部は、前記半導体基板を貫通する貫通孔内に形成された接続プラグであることを特徴とする請求項１に記載のマルチチップ半導体装置用チップの位置合わせ方法。
【請求項３】
前記光透過部は、前記半導体基板を貫通し、内部が空洞の貫通孔、または前記半導体基板を貫通し、内部に光透明膜が埋め込まれた貫通孔であることを特徴とする請求項１または請求項２に記載のマルチチップ半導体装置用チップの位置合わせ方法。
【請求項４】
前記光は、レーザ光であることを特徴とする請求項１ないし３のいずれか１項に記載のマルチチップ半導体装置用チップの位置合わせ方法。
【請求項５】
半導体基板の表面に該半導体基板を貫通しない深さの接続プラグ用および光透過部用の孔を形成する工程と、前記接続プラグ用の孔の側壁および底部に該孔を充填しない厚さの絶縁膜を形成する工程と、前記接続プラグ用の孔内に前記絶縁膜を介して導電性膜を形成し、前記光透過部用の孔の内部を光透明膜で埋め込むか、または前記光透過部用の孔の内部を埋め込まずに空洞のまま残す工程と、前記孔が形成された表面と反対側の表面から、前記半導体基板および前記絶縁膜を後退させて、前記接続プラグ用の孔の底部の前記導電性膜、および前記光透過部用の孔の底部の前記光透明膜または前記光透過部用の孔の内部の空洞を露出させ、接続用プラグおよび位置合わせ用の光透過部を形成する工程とを有することを特徴とするマルチチップ半導体装置用チップの製造方法により、複数の半導体基板の各々に２個以上の同数の位置合わせ用の光透過部が設けられ、かつ前記同数と同数の互いに異なる直線上の各々に、前記半導体基板の各々から１個ずつ選んだ光透過部の少なくとも一部が並び、かつ同じ光透過部が異なる直線上に並ばない、複数のマルチチップ半導体装置用チップを製造する工程と、
請求項１ないし３のいずれか１項に記載の複数のマルチチップ半導体装置用チップの位置合わせ方法により、前記複数のマルチチップ半導体装置用チップの位置合わせを行なう工程と、
前記複数のマルチチップ半導体装置用チップを電気的に接続する工程と
を有することを特徴とするマルチチップ半導体装置の製造方法。
【請求項６】
請求項１ないし請求項３のいずれか１項に記載されたマルチチップ半導体装置用チップを載置する積層された複数のステージであって、前記マルチチップ半導体装置用チップの接続プラグに対応した貫通孔および前記マルチチップ半導体装置用チップの光透過部に対応した光透過部を有する積層された複数のステージと、
これらのステージの各々を、前記マルチチップ半導体装置用チップの載置面に対して平行かつ互いに非平行の２つの方向の直線運動および前記載置面内に対して垂直な方向の直線運動、ならびに前記載置面に対して垂直な軸を中心とした回転運動させ、前記複数のステージの位置関係を粗調整するステージ位置粗調整手段と、
前記ステージの各々を、前記３つの方向の直線運動および前記回転運動させ、前記複数のステージの位置関係を微調整するステージ位置微調整手段と、
最下層または最上層のステージの光透過部から、前記最上層または前記最下層のステージの光透過部に向かって光を照射し、かつ前記２つの方向の直線運動を行なえる光照射手段と、
前記最上層または前記最下層のステージの光透過部を透過した前記光を検出する光検出手段と、
この光検出手段の検出結果に基づいて、前記ステージ位置粗調整手段および前記ステージ位置微調整手段を制御する制御手段と
を具備してなることを特徴とするマルチチップ半導体装置の製造装置。
【請求項７】
前記制御手段により、前記ステージ位置粗調整手段および前記ステージ位置微調整手段を制御することにより、前記複数のマルチチップ半導体装置用チップの位置合わせを行なうことを特徴とする請求項６に記載のマルチチップ半導体装置の製造装置。
【請求項８】
前記制御手段により、前記ステージ位置粗調整手段および前記ステージ位置微調整手段の少なくとも一方を制御することにより、前記マルチチップ半導体装置用チップ同士の圧接を行なうことを特徴とする請求項６に記載のマルチチップ半導体装置の製造装置。
【請求項９】
前記ステージ位置粗調整手段および前記ステージ位置微調整手段は、前記ステージを仰角運動させることができることを特徴とする請求項６に記載のマルチチップ半導体装置の製造装置。
【請求項１０】
前記ステージを加熱する加熱手段を有することを特徴とする請求項６に記載のマルチチップ半導体装置の製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位置合わせの改善に有効なマルチチップ半導体装置用チップの位置合わせ方法、ならびにマルチチップ半導体装置、その製造方法および製造装置に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等の素子を半導体基板上に集積形成した超大規模集積回路（チップ）が多用され、機器全体の性能は、チップ単体の性能と大きく結びついている。
【０００３】
一方、複数のチップを積層実装することで、機器全体の機能向上を図った、いわゆるマルチチップ半導体モジュールも提案されている。最近、本出願人は、単純な方法で、かつ省スペースに３つ以上のチップ同士を接続できるマルチチップ半導体装置用チップおよびその形成方法を提案している（特願平８−３２１９３１）。
【０００４】
この新チップの特長の一つは、素子が集積形成された半導体基板に貫通孔を形成し、その貫通孔の内部に導電性材料で構成された接続プラグが設けられていることにある。そして、この接続プラグを介してチップ同士を電気的に接続することにより、積層された複数のチップからなるマルチチップ半導体装置を実現できるようになる。
【０００５】
このマルチチップ半導体装置においては、異なるチップの接続プラグ同士の接続や、異なるチップの接続プラグと多層配線層との電気的接続は、例えば導電性の材料で構成され、半田バンプが設けられたパッドを介して行なわれる。
【０００６】
ここで、チップ同士の位置合わせずれを考慮すると、比較的面積の大きなパッドを設ける必要がある。しかしながら、このような面積の大きなパッドを設けることは、配線層の寄生抵抗を低減するために、チップ内にできる限り多数のパッドを設けたいとする性能向上の要求と相反する。
【０００７】
【発明が解決しようとする課題】
上述の如く、本出願人の提案した新マルチチップ半導体装置においては、チップ同士の位置合わせずれを考慮すると、比較的面積の大きなパッドを設ける必要があり、配線層の寄生抵抗を低減するために、チップ内にできる限り多数のパッドを設けたいとする要求と相反するという問題があった。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高精度の位置合わせが可能となるマルチチップ半導体装置用チップの位置合わせ方法、ならびにマルチチップ半導体装置、その製造方法および製造装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係るマルチチップ半導体装置用チップの位置合わせ方法（請求項１）は、素子が集積形成された半導体基板と、この半導体基板に形成され、他のチップと電気的に接続するための接続部と、前記半導体基板に設けられた２個以上の位置合わせ用の光透過部とを具備してなるマルチチップ半導体装置用チップを複数積層する際に、最上層または最下層のマルチチップ半導体装置用チップの光透過部に光を照射し、最下層または最上層のマルチチップ半導体装置用チップの光透過部を透過した光を検出し、この検出した光の光量が最大となるように、前記マルチチップ半導体装置用チップの位置合わせを行なうことを特徴とする。
【００２０】
合わせずれの変化は光量に敏感に反映されるので、各チップ同士の位置合わせを高精度に行なうことができるようになる。また、本発明に係る他のマルチチップ半導体装置用チップの位置合わせ方法（請求項４）は、上記マルチチップ半導体装置用チップの位置合わせ方法（請求項１）において、前記光が、レーザ光であることを特徴とする。
【００２１】
このような構成であれば、光透過部に強度の大きい光（レーザ光）を照射することができるので、検出する光の強度も大きくなり、検出が容易になる。
【００２７】
また、本発明に係るマルチチップ半導体装置の製造方法（請求項５）は、半導体基板の表面に該半導体基板を貫通しない深さの接続プラグ用および光透過部用の孔を形成する工程と、前記接続プラグ用の孔の側壁および底部に該孔を充填しない厚さの絶縁膜を形成する工程と、前記接続プラグ用の孔内に前記絶縁膜を介して導電性膜を形成し、前記光透過部用の孔の内部を光透明膜で埋め込むか、または前記光透過部用の孔の内部を埋め込まずに空洞のまま残す工程と、前記孔が形成された表面と反対側の表面から、前記半導体基板および前記絶縁膜を後退させて、前記接続プラグ用の孔の底部の前記導電性膜、および前記光透過部用の孔の底部の前記光透明膜または前記光透過部用の孔の内部の空洞を露出させ、接続用プラグおよび位置合わせ用の光透過部を形成する工程とを有することを特徴とするマルチチップ半導体装置用チップの製造方法により、複数の半導体基板の各々に２個以上の同数の位置合わせ用の光透過部が設けられ、かつ前記同数と同数の互いに異なる直線上の各々に、前記半導体基板の各々から１個ずつ選んだ光透過部の少なくとも一部が並び、かつ同じ光透過部が異なる直線上に並ばない、複数のマルチチップ半導体装置用チップを製造する工程と、上記複数のマルチチップ半導体装置用チップの位置合わせ方法（請求項１）により、前記複数のマルチチップ半導体装置用チップの位置合わせを行なう工程と、前記複数のマルチチップ半導体装置用チップを電気的に接続する工程とを有することを特徴とする。
【００２８】
また、本発明に係るマルチチップ半導体装置の製造装置（請求項６）は、請求項１ないし請求項３のいずれか１項に記載のマルチチップ半導体装置用チップを載置する積層された複数のステージであって、前記マルチチップ半導体装置用チップの接続プラグに対応した貫通孔および前記マルチチップ半導体装置用チップの光透過部に対応した光透過部を有する積層された複数のステージと、これらのステージの各々を、前記マルチチップ半導体装置用チップの載置面に対して平行かつ互いに非平行の２つの方向の直線運動および前記載置面内に対して垂直な方向の直線運動、ならびに前記載置面に対して垂直な軸を中心とした回転運動させ、前記複数のステージの位置関係を粗調整するステージ位置粗調整手段と、前記ステージの各々を、前記３つの方向の直線運動および前記回転運動させ、前記複数のステージの位置関係を微調整するステージ位置微調整手段と、最下層または最上層のステージの光透過部から、前記最上層または前記最下層のステージの光透過部に向かって光を照射し、かつ前記２つの方向の直線運動を行なえる光照射手段と、前記最上層または前記最下層のステージの光透過部を透過した前記光を検出する光検出手段と、この光検出手段の検出結果に基づいて、前記ステージ位置粗調整手段および前記ステージ位置微調整手段を制御する制御手段とを備えている。
【００２９】
このような構成であれば、積層された複数のマルチチップ半導体装置用チップの光透過部の全てを透過した光を検出できるとともに、検出する光の光量が最大となるように、複数のステージの位置関係を正確に調整できる。したがって、このような製造装置を用いることにより、本発明のマルチチップ半導体装置の製造方法を容易に実施できるようになる。
【００３０】
また、本発明に係る他のマルチチップ半導体装置の製造装置（請求項７）は、上記マルチチップ半導体装置の製造装置（請求項６）において、前記ステージ位置粗調整手段および前記ステージ位置微調整手段を制御することにより、前記複数のマルチチップ半導体装置用チップの位置合わせを行なうことを特徴とする。
【００３１】
また、本発明に係る他のマルチチップ半導体装置の製造装置（請求項８）は、上記マルチチップ半導体装置の製造装置（請求項６）において、前記制御手段により、前記ステージ位置粗調整手段および前記ステージ位置微調整手段の少なくとも一方を制御することにより、前記マルチチップ半導体装置用チップ同士の圧接を行なうことを特徴とする。
【００３２】
制御手段は、基本的には、検出する光の光量が最大になるように、ステージ位置粗調整手段およびステージ位置微調整手段を制御するものであるが、これらの調整手段を載置面に対して垂直方向に直進運動させることにより、半導体基板同士を押しつけることができる。これにより、チップ同士を圧接することが可能となる。このような圧接はチップ同士を電気的に接続するときに役立つ。
【００３３】
また、本発明に係る他のマルチチップ半導体装置の製造装置（請求項９）は、上記マルチチップ半導体装置の製造装置（請求項６）において、前記ステージ位置粗調整手段および前記ステージ位置微調整手段が、前記ステージを仰角運動させることができることを特徴とする。
【００３４】
このような構成であれば、半導体基板の表面が傾いている場合にも、仰角運動により２つのチップの接続面を平行にできるので、表面が傾いていない場合と同様の位置合わせおよび接続が可能となる。
【００３５】
また、本発明に係る他のマルチチップ半導体装置の製造装置（請求項１０）は、上記マルチチップ半導体装置の製造装置（請求項６）において、前記ステージを加熱する加熱手段を有することを特徴とする。このような構成であれば、例えば半導体基板に設けたバンプ等を加熱することができ、チップ同士の電気的接続を容易に行なえるようになる。
【００３６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るマルチチップ半導体装置を示す断面図である。
【００３７】
このマルチチップ半導体装置は、三つのチップ１Ａ，１Ｂ，１Ｃ（マルチチップ半導体装置用チップ）が積層された構成となっている。
各チップ１Ａ，１Ｂ，１Ｃは、それぞれ大きく分けて、素子が集積形成されたシリコン基板２と、素子を所定の関係に接続するための多層配線層３と、シリコン基板２を貫通し、チップ同士を電気的に接続するための複数の導電性の貫通プラグ４（導電性プラグ）と、シリコン基板２を貫通し、チップ同士を互いに接続する工程において、チップ同士の位置合わせに利用する光を透過するアライメント孔５（光透過部）とから構成されている。
【００３８】
アライメント孔５は各チップに少なくとも２個以上設ける必要があるが、図には１つのアライメント孔５しか示していない。また、アライメント孔５の配置位置は、各チップ１Ａ，１Ｂ，１Ｃにおいて同じである。
【００３９】
多層配線層３を構成する層間絶縁膜は光を透過する材料（例えばＳｉＯ2 ）から構成されている。貫通プラグ４とシリコン基板２との間には、絶縁膜６が設けられており、この絶縁膜６と貫通プラグ４とで接続プラグが構成されている。
【００４０】
また、各チップ１Ａ，１Ｂ，１Ｃの多層配線層３には、それぞれ、パッド７が設けれている。また、各チップ１Ａ，１Ｂ，１Ｃのパッド７とは反対側のシリコン基板２のシリコン領域、つまり、貫通プラグ４およびアライメント孔５以外のシリコン領域は絶縁膜８で被覆されている。
【００４１】
チップ１Ａの貫通プラグ４は、半田バンプ９を介して、チップ１Ｂの多層配線層３に設けられたパッド７に電気的に接続している。これにより、チップ１Ａはチップ１Ｂと電気的に接続することになる。なお、半田バンプ９以外のバンプを用いても良い。
【００４２】
同様に、チップ１Ｂの貫通プラグ４は、半田バンプ９を介して、チップ１Ｃの多層配線層３に設けられたパッド７に電気的に接続し、チップ１Ｂはチップ１Ｃと電気的に接続している。このようにしてチップ１Ａ，１Ｂ，１Ｃ間は電気的に接続されることになる。
【００４３】
また、各チップ１Ａ，１Ｂ，１Ｃの各々のアライメント孔５には、レーザ光を通す材料、例えばシリコン酸化膜（ＳｉＯ2 膜）１０が埋め込まれている。各チップの同じ配置位置のアライメント孔５は、その少なくとも一部が、チップの積層する方向に一直線に並んでいる。
【００４４】
また、ここでは、アライメント孔５の内部はシリコン酸化膜１０で埋め込まれているが、その他のレーザ光を通す膜が埋め込まれていても良いし、また何も埋め込まれていなくても良い。要はアライメント孔５が位置合わせに使用する光を通す機能を有すれば良い。
【００４５】
このようにアライメント孔を設けることで、最下層のチップ１Ａの下方に設置されたレーザ光源１１から出射したレーザ光１２は、最下層のチップ１Ａのアライメント孔５から入射し、チップ１Ｂのアライメント孔５、チップ１Ｂのアライメント孔５を順次通り、最上層のチップ１Ｃのアライメント孔５の上方に設置された例えばフォトマルチプライアで構成された光検出器１３に入射する。なお、逆に、最下層のチップ１Ａの下方に光検出器１３、最上層のチップ１Ｃの上方にレーザ光源１１を設置しても良い。
【００４６】
光検出器１３に入射したレーザ光１２の光量は、図２に示すように、レーザ光源１１から光検出器１３を見た場合の其々のアライメント孔５を通して見ている投影面積（図中の斜線が引かれた領域の面積）が最大の場合に最大になる。
【００４７】
したがって、光量が最大になるように、チップ１Ａ，１Ｂ，１Ｃの位置関係を調整することにより、各チップ同士の位置合わせを行なうことができる。すなわち、光量が最大になるほど、各チップのパッド７等の接続部が所定の位置に近くなるように、各チップのアライメント孔５およびパッド７を形成する。
【００４８】
しかも、投影面積の変化は、光検出器１３に入射したレーザ光１２の光量に敏感に反映されるので、各チップ同士の位置合わせを高精度に行なうことができるようになる。
【００４９】
これにより従来とは異なり、位置合わせずれ考慮して、比較的面積の大きなパッドを設けるということが不要になるので、チップ内に多数のパッドを設けることが可能となり、配線層の寄生抵抗を低減できるようになる。
【００５０】
図３、図４に、アライメント孔５の平面パターンの具体例を示す。
図３は、各チップの対角線上の角に近い位置にアライメント孔５をそれぞれ１個配置した例である。このようにアライメント孔５を配置することで、チップ同士を電気的に接続する工程の際、必要最小限の数のアライメント孔５およびアライメント機構（レーザ光源・光検出器対）でもって、各チップの位置合わせを高精度に行なうことができる。
【００５１】
図４は、各チップの角線上の角に近い位置にアライメント孔５をそれぞれ１個配置し、さらにそれ以外の角に近い位置にアライメント孔５を１個配置した例である。基本的にアライメント孔５の数が多いほど、高精度の位置合わせが可能となる。
【００５２】
また、本実施形態によれば、チップ１Ａ，１Ｂ，１Ｃを積層しているので、複数のチップを平面位置する従来のマルチチップ半導体装置とは異なり、装置の平面面積が増大するという問題はない。
【００５３】
また、本実施形態によれば、シリコン基板２を貫通する貫通プラグ４により、チップ同士を接続しているので、Ｆａｃｅ  ｔｏ  Ｆａｃｅによりチップ同士を接続する従来のマルチチップ半導体装置とは異なり、チップの積層枚数が２枚に限定されるという問題はない。
【００５４】
さらに、チップ同士の接続に積層板を用いていないので、積層板によりチップ同士を接続する従来のマルチチップ半導体装置とは異なり、構造が複雑になったり、厚みが増大するという問題はない。
【００５５】
さらにまた、貫通プラグ４には、放熱を促進する効果がある。
したがって、本実施形態によれば、装置の平面面積が小さく、構造が単純で、厚さが薄く、かつ放熱性に優れたマルチチップ半導体装置を実現できるようになる。
【００５６】
なお、本実施形態では、チップ数が３の場合について説明したが、本実施形態のチップ構造であれば、４個以上のチップも同様にして接続できる。また、貫通プラグ４を有するチップの全てが必ずしも貫通プラグ４を介して接続する必要はない。すなわち、放熱性の改善の目的のみで貫通プラグ４を形成したチップがあっても良い。
【００５７】
また、本実施形態では、全てのチップに貫通プラグ４が形成されている場合について説明したが、必ずしもそうである必要はない。例えば、チップ１Ａ，１Ｃはチップ１Ｂにだけ接続すれば良いので、必ずしも貫通プラグ４を用いる必要はない。
（第２の実施形態）
図５〜図７は、本発明の第２の実施形態に係るマルチチップ半導体装置の製造方法を示す工程断面図である。
【００５８】
先ず、図５（ａ）に示すように、シリコン基板２１上にＳｉＯ2 からなる厚さ１μｍのマスクパターン２２を形成する。
次に同図（ａ）に示すように、マスクパターン２２をマスクにして、シリコン基板２１を選択的にＲＩＥして、シリコン基板２１の表面に深さ１００μｍの複数の孔２３を形成する。ここで、エッチング種としては、例えばＦ系のガスを使用する。複数の孔２３の一部は最終的には接続プラグ用の貫通孔となり、残りはアライメント孔用の貫通孔となる。
【００５９】
次に図５（ｂ）に示すようにマスクパターン２２を除去した後、全面に厚さ１００ｎｍのＳｉＯ2 膜、厚さ１００ｎｍのＳｉ3 Ｎ4 膜をＣＶＤ法で順次堆積して、ＳｉＯ2 ／Ｓｉ3 Ｎ4 の積層絶縁膜２４を形成する。なお、積層絶縁膜２４の代わりに、単層の絶縁膜を用いても良い。
【００６０】
次に図５（ｃ）に示すように、ＣＶＤ法を用いて全面にシリコン酸化膜２５（光透明膜）を孔２３から溢れる厚さに形成し、孔２３の内部をシリコン酸化膜２５で埋め込む。このシリコン酸化膜２５は最終的にはアライメント孔の内部のみに残る。
【００６１】
次に図５（ｄ）に示すように、ＣＭＰ法を用いて、積層絶縁膜２４の表面が露出するまで、シリコン酸化膜２５の表面を研磨する。この結果、孔２３の内部にシリコン酸化膜２５が埋め込まれた構造が形成される。
【００６２】
次に図６（ａ）に示すように、レジストからなる厚さ１μｍのマスクパターン２６を積層絶縁膜２４上に形成し、このマスクパターン２６をマスクにして、接続プラグ用の孔２３の内部に埋め込まれたシリコン酸化膜２５を選択的に除去し、図中右側のアライメント孔用の孔２３の内部のみにシリコン酸化膜２５を選択的に残置させる。
【００６３】
次に図６（ｂ）に示すように、マスクパターン２６を剥離した後、貫通プラグとなる、Ｂ等の不純物がドープされたアモルファスシリコン膜２７をＣＶＤ法で孔２３から溢れる厚さに全面に形成して、図中左側の接続プラグ用の孔２３の内部をアモルファスシリコン膜２７で埋め込む。
【００６４】
ここでは、貫通プラグとなる導電性膜として、不純物がドープされた多結晶シリコン膜２７を用いたが、その代わりに、不純物がドープされたアモルファスシリコン膜を用いても良い。さらに、Ｗ膜、Ｍｏ膜、Ｎｉ膜、Ｔｉ膜等の金属、またはこれらの金属シリサイド膜を用いても良い。
【００６５】
次に図６（ｃ）に示すように、ＣＭＰ法を用いて、シリコン基板２１の表面が露出するまで、アモルファスシリコン膜２７の表面を研磨する。この結果、接続プラグ用の孔２３の内部にアモルファスシリコン膜（貫通プラグ）２７が埋め込まれた構造が形成される。
【００６６】
次に図６（ｄ）に示すように、孔２３が形成された側の基板上に、多層金属配線２８と透光性の層間絶縁膜２９で構成された多層配線層を形成する。層間絶縁膜２９としては、例えばＳｉＯ2 膜を使用する。
【００６７】
なお、図では、多層金属配線２８間の層間絶縁膜２９は省略してある。また、多層配線層を形成する前に、素子分離、素子形成を行なっておく。
また、シリコン酸化膜２５直上の領域（アライメント領域）には、多層配線層の構成要素である配線間の層間絶縁膜２９のみを形成し、多層金属配線２８が存在しないようにする。すなわち、アライメント孔を透過した光の検出が多層金属配線２８により妨げられないようにする。ただし、多層金属配線２８の材料として、ＩＴＯ等の透明金属材料を用いた場合にはこの限りではない。
【００６８】
次に同図（ｄ）に示すように、多層金属配線２８上の層間絶縁膜２９の表面に溝を形成した後、この溝に金属からなるパッド３０を形成する。この時点で半導体基板２１は、ウェハからチップ、あるいは複数のチップ状に切り出す。
【００６９】
次に図７（ａ）に示すように、孔２３が形成された表面と反対側の表面（裏面）から、孔２３の底部の積層絶縁膜２４が露出するまで、ＣＭＰ法を用いて、シリコン基板２１の表面を研磨する。
【００７０】
このシリコン基板２１の研磨は、本実施形態のように、シリコン基板２１をウェハから切り出した後に行なうことが好ましい。何故なら、ウェハは一般に大きく、機械的強度が弱いので、均一に研磨することが困難であるからである。
【００７１】
次に同図（ａ）に示すように、裏面のシリコン基板２１を選択的にエッチングする。このエッチング量は、孔２３の底部の積層絶縁膜２４の膜厚以上とする。この後、同図（ａ）に示すように、裏面全面にシリコン酸化膜（ＳｉＯ2 膜）３１を形成する。
【００７２】
次に図７（ｂ）に示すように、シリコン酸化膜２５、アモルファスシリコン膜（貫通プラグ）２７が露出するまで、ＣＭＰ法を用いて、シリコン酸化膜３１、積層絶縁膜２４を研磨する。
【００７３】
この結果、貫通孔の内部が積層絶縁膜２４を介して貫通プラグ２９が埋め込まれた構造の接続プラグ、貫通孔の内部が積層絶縁膜２４を介してシリコン酸化膜２５が埋め込まれ構造のアライメント孔、およびシリコン基板２１の裏面のシリコン領域がシリコン酸化膜３１で被覆された構造が形成される。なお、裏面のシリコン領域を必ずしもシリコン酸化膜３１で覆う必要はない。
【００７４】
このようにして、本実施形態によれば、もとのシリコン基板２１が厚くても（通常は厚い）、深い貫通孔を形成する必要がないので、貫通孔が貫通プラグ２７で埋め込まれた構造の接続プラグ、および貫通孔がシリコン酸化膜２５（透明膜）で埋め込まれ構造のアライメント孔を有するチップ（マルチチップ半導体装置用チップ）を容易に形成できるようになる。
【００７５】
次に図７（ｃ）に示すように、パッド３０上に半田バンプ３２を設け、上記と同様の工程で形成した３個のチップ２１Ａ〜２１Ｃを縦に並べ、チップ２１Ａ，２１Ｂのパッド３０上に半田バンプ３２を設ける。各々のチップのアライメント孔は、その少なくとも一部が、チップの積層する方向に一直線に並んでいる。
【００７６】
次に同図（ｃ）に示すように、チップ２１Ａの下方に設置されたレーザ光源１１から出射したレーザ光１２を、チップ２１Ａのライメント孔２５に裏面から照射し、チップ２１Ｂ，２１Ｃのアライメント孔を順次通り抜けて、チップ２１Ｃの表面から出射したレーザ光を、チップ２１Ｃの上方に設置されたレーザー検出器１１により検出する。
【００７７】
そして、検出器１１により検出されるレーザ光１２の光量が最大になるように、チップ２１Ａ〜２１Ｃをアライメントすることで、各チップの接続部（貫通プラグ２７、パッド３０、半田バンプ３２）の位置合わせを行なう。このようにしてチップ２１Ａ〜２１Ｃの位置合わせを高精度に容易に行なうことができる。
【００７８】
位置合わせを終えたら、半田バンプ３２が溶ける温度まで、チップ温度を図示しない加熱装置により加熱し、さらにチップ同士を図示しない圧接装置により圧接することにより、チップ同士を電気的に接続してマルチチップ半導体装置が完成する。
（第３の実施形態）
図８、図９は、本発明の第３の実施形態に係るマルチチップ半導体装置の製造方法を示す工程断面図である。なお、図５〜図７のマルチチップ半導体装置と対応する部分には図５〜図７と同一符号を付してある。
【００７９】
本実施形態では、アライメント孔の内部が空洞であるマルチチップ半導体装置の製造方法について説明する。アライメント孔の内部を空洞にすることにより、放熱性が向上する。このような放熱性の向上は、例えば、加熱・圧接によりチップ同士を接続する際の、熱膨脹率の違いによる合わせずれの防止に寄与する。
【００８０】
まず、第２の実施形態の図５（ｂ）に示す工程に引き続いて、図８（ａ）に示すように、Ｂ等の不純物がドープされたアモルファスシリコン膜２７をＣＶＤ法で孔２３から溢れる厚さに全面に形成して、孔２３の内部をアモルファスシリコン膜２７で埋め込む。
【００８１】
次に図８（ｂ）に示すように、ＣＭＰ法を用いて、シリコン基板２１の表面が露出するまで、アモルファスシリコン膜２７の表面を研磨する。この結果、図中左側の接続プラグ用の孔２３の内部にアモルファスシリコン膜（貫通プラグ）２７が埋め込まれた構造が形成される。
【００８２】
なお、図中右側のアライメント孔用の孔２３の内部にもアモルファスシリコン膜２７が埋め込まれるが、これは最終的には除去される。
次に図８（ｃ）に示すように、孔２３が形成された側の基板上に、多層金属配線２８と透光性の層間絶縁膜２９で構成された多層配線層を形成する。層間絶縁膜２９としては、例えばＳｉＯ2 膜を使用する。
【００８３】
なお、図では、多層金属配線２８間の層間絶縁膜２９は省略してある。また、多層配線層を形成する前に、素子分離、素子形成を行なっておく。
また、アライメント孔となる領域上には、多層配線層の構成要素である配線間の層間絶縁膜２９のみを形成し、多層金属配線２８が存在しないようにする。
【００８４】
すなわち、アライメント孔を透過した光の検出が多層金属配線２８により妨げられないようにする。ただし、多層金属配線２８の材料として、ＩＴＯ等の透明金属材料を用いた場合にはこの限りではない。
【００８５】
次に同図（ｃ）に示すように、多層金属配線２８上の層間絶縁膜２９の表面に溝を形成した後、この溝に金属からなるパッド３０を形成する。
次に図８（ｄ）に示すように、レジストからなるマスクパターン３３を層間絶縁膜２９上に形成し、このマスクパターン３３をマスクにして、アライメント孔となる孔２３上およびその近傍の層間絶縁膜２９、ならびにアライメント孔となる孔２３内部のアモルファスシリコン膜２７を順次選択的にエッチング除去する。エッチングとしては、例えばＲＩＥ等の異方性エッチング（ドライエッチング）を用いる。また、ウエットエッチングを用いても良い。
【００８６】
この後、マスクパターン３３を剥離する。この時点で半導体基板２１は、ウェハからチップ、あるいは複数のチップ状に切り出す。
次に図９（ａ）に示すように、孔２３が形成された表面と反対側の表面（裏面）から、孔２３の底部の積層絶縁膜２４が露出するまで、ＣＭＰ法を用いて、シリコン基板２１の裏面を研磨する。
【００８７】
次に同図（ａ）に示すように、裏面のシリコン基板２１を選択的にエッチングする。このエッチング量は、孔２３の底部の絶縁膜２４の膜厚以上とする。この後、同図（ａ）に示すように、裏面全面にシリコン酸化膜３１を形成する。
【００８８】
次に図９（ｂ）に示すように、アモルファスシリコン膜（貫通プラグ）２７が露出するまで、ＣＭＰ法を用いて、シリコン酸化膜３１、積層絶縁膜２４を研磨する。
【００８９】
この結果、貫通孔の内部に積層絶縁膜２４を介して貫通プラグ２７が埋め込まれた構造の接続プラグ、貫通孔の内部が空洞のアライメント孔、およびシリコン基板２１の裏面のシリコン領域がシリコン酸化膜３１で被覆された構造が形成される。なお、裏面のシリコン領域を必ずしもシリコン酸化膜３１で覆う必要はない。
【００９０】
次に図９（ｃ）に示すように、上記と同様の工程で形成した３個のチップ３４Ａ〜３４Ｃを縦に並べ、チップ３４Ａ，３４Ｂのパッド３０上に半田バンプ３２を設ける。ここで、各々のチップのアライメント孔は、その貫通孔の少なくとも一部が、チップの積層する方向に一直線に並ぶようにする。
【００９１】
次に同図（ｃ）に示すように、チップ３４Ａの下方に設置されたレーザ光源１１から出射したレーザ光１２を、チップ３４Ａのライメント孔に照射し、チップ３４Ｂ，３４Ｃのアライメント孔を順次通り抜けて、チップ３４Ｃの表面から出射したレーザ光を、チップ３４Ｃの上方に設置された光検出器１３により検出する。
【００９２】
そして、光検出器１３により検出されるレーザ光１２の光量が最大になるように、チップ３４Ａ〜３４Ｃをアライメントすることで、各チップの接続部の位置合わせを行なう。このようにしてチップ３４Ａ〜３４Ｃの位置合わせを高精度に容易に行なうことができる。
【００９３】
位置合わせを終えたら、半田バンプ３２が溶ける温度まで、チップ温度を図示しない加熱装置により加熱し、さらにチップ同士を図示しない圧接装置により圧接することにより、チップ同士を電気的に接続してマルチチップ半導体装置が完成する。
（第４の実施形態）
図１０は、本発明の第４の実施形態に係るマルチチップ半導体装置の製造装置を示す断面図である。これはチップの位置合わせ、電気的接続を行なうためのものである。
【００９４】
図中、４０Ａ〜４０Ｃはそれぞれチップ４１Ａ〜４１Ｃを載置する積層されたステージを示している。これらのステージ４０Ａ〜４０Ｃはそれぞれチップ挾持機構４２Ａ〜４２Ｃを有している。
【００９５】
チップ挾持機構４２Ａ〜４２Ｃはそれぞれチップ４１Ａ〜４１Ｃを上下の２つの挟み部材により挟み付けるようになっている。これにより、チップは下の挟み部材上に載置されるとともに、上下の挟み部材により保持されることになる。
【００９６】
また、チップ挾持機構４２Ａ〜４２Ｃは、チップ同士が最も接近するチップ接続動作時でも、互いにぶつからないような位置に置かれている。すなわち、チップ挾持機構４２Ａ〜４２Ｃは、装置の上から見た場合に互いに重なる部分ないように、紙面に垂直な方向に関して互いに異なる位置に配置されている。
【００９７】
さらに、チップ挾持機構４２Ａ〜４２Ｃは、チップ４０Ａ〜４０Ｃのアライメント孔４３，４４および接続プラグ（不図示）に重ならないように配置されている。すなわち、チップ挾持機構４２Ａ〜４２Ｃは、アライメント孔４３，４４および接続プラグに対応した領域に貫通孔を有している。これにより、全てのアライメント孔４３，４４にレーザ光を透過させること、およびチップ同士を接続することが可能となる。
【００９８】
なお、アライメント孔４３，４４に対応した領域の貫通孔は光を通す膜で埋め込まれていても良い。すなわち、チップ挾持機構４２Ａ〜４２Ｃはアライメント孔に重なっても良いが、その場合、重なった部分はレーザ光を透過する材料で形成する。
【００９９】
また、ステージ４０Ａ〜４０Ｃの各々は、図示しないステージ位置粗調整装置により、チップ４１Ａ〜４１Ｃの載置面に対して平行かつ互いに直角な２方向（Ｘ軸方向、Ｙ軸方向）の直線運動および載置面内に対して垂直な方向（Ｚ軸方向）の直線運動、ならびにＺ軸方向に平行な軸を中心とした回転運動させることができ、これによりステージ４０Ａ〜４０Ｃの位置関係を粗調整することができるようになっている。ステージ位置粗調整装置の駆動機構としては、例えばステップ装置におけるステージの駆動機構があげられる。
【０１００】
さらに、ステージ４０Ａ〜４０Ｃの各々は、図示しないステージ位置微調整装置により、上記３軸方向の直線運動および上記回転運動させることができ、これによりステージ４０Ａ〜４０Ｃの位置関係を微調整できるようになっている。ステージ位置微調整装置の駆動機構としては、例えばステップ装置におけるステージの駆動機構があげられる。
【０１０１】
また、ステージ４０Ａの下方にはレーザ光源４５が設けられ、ステージ４０Ｃの上方には光検出器４６が設けられている。また、レーザ光源４５と光検出器４６は、レーザ光の光軸方向に関して一直線上に並び、さらに光軸方向に対して垂直な平面内で互いに直交するＸ軸方向、Ｙ軸方向に関して直線運動することができる。
【０１０２】
ここで、レーザ光源４５としては、そのレーザ光がアライメント孔４３，４４の埋め込み材料により吸収されないものを使用する。言い換えれば、レーザ光を吸収しない材料を使用する。
【０１０３】
例えば、アライメント孔４３，４４の内部をＳｉＯ2 で埋め込んだ場合には、ＳｉＯ2 は波長９μｍ以上の赤外光領域に幾つかの吸収帯を有するのでその波長を避けた、例えばＨｅ：Ｎｅレーザ（波長１．１５μｍ）やＡｒレーザ（波長０．５１μｍ）等のレーザを使用することが好ましい。一方、アライメント孔４３，４４の内部を埋め込まない場合には、装置内の雰囲気（例えば空気）に大きく吸収されない波長であれば良い。また、光検出器４６としては、例えばフォトマルチプライアで構成されたものを使用する。
【０１０４】
光検出器４６の検出結果は図示しない制御装置に送られ、この制御装置は光検出器４６の検出結果に基づいて、上記ステージ位置粗調整装置およびステージ位置微調整装置を制御する。
【０１０５】
そして、ステージ４０Ａの下方およびステージ４０Ｃの上方には、チップに設けた半田バンプが溶ける温度まで加熱できる加熱装置４７が設置されている。なお、図には、加熱装置４７としてランプ加熱器が示されているがこれに限定されるものではない。
【０１０６】
ここで、注意を要することは、チップの位置合わせを行なう際に、チップ温度とチップ接着温度が異なることによるステージ等の熱膨張により、合わせずれが起こらないようにすることである。
【０１０７】
そのためには、例えば、チップのみを加熱できるように、ステージのチップと接する部分を断熱材（例えば多孔質アルミナ）で構成するとか、ランプ加熱器の放射光がチップに集中するような光学的機構を設ければ良く、好ましくはこれらの両方を採用する。あるいは半田バンプを選択的に高周波加熱する加熱装置を用いても良い。要は合わせずれを招くこと無く、半田バンプが溶ける温度まで加熱できれば良い。
【０１０８】
なお、本実施形態の製造装置では、アライメント装置（レーザ光源４５と光検出器４６の対）が一つであるが、アライメント装置が複数あっても構わない。この場合、装置構成は多少複雑になるが、アライメント操作の時間は短縮される。
【０１０９】
次にこのように構成された製造装置により、チップ４１Ａ〜４１Ｃの位置合わせを行ない、チップ４１Ａ〜４１Ｃを電気的に接続し、マルチチップ半導体装置を製造する方法につて説明する。
【０１１０】
先ず、ステージ４０Ａ〜４０Ｃにそれぞれにチップ４１Ａ〜４１Ｃを載置し、保持する。チップ４１Ａ，４１Ｂのパッドには接続に必要な半田バンプが設けられている。
【０１１１】
次に以下に説明する方法に従って、チップ４１Ａ〜４１Ｃの位置合わせを行なう。
まず、ステージ位置粗調整装置により、ステージ４０ＡをＸ軸方向、Ｙ軸方向の直線運動に関して粗動運動させ、光検出器４６により検出されるレーザ光の光量が最大となる位置にステージ４０Ａを設定する。
【０１１２】
この後、ステージ位置微調整装置により、ステージ４０ＡをＸ軸方向、Ｙ軸方向の直線運動に関して微細運動させ、光検出器４６により検出されるレーザ光の光量が最大となる位置にステージ４０Ａを設定する。
【０１１３】
次にステージ位置粗調整装置により、ステージ４０Ｂ，４３ＣをＸ軸方向、Ｙ軸方向の直線運動に関して粗動運動させ、光検出器４６により検出されるレーザ光の光量が最大となる位置にステージ４０Ｂ，４３Ｃを設定する。
【０１１４】
この後、ステージ位置微調整装置により、ステージ４０Ｂ，４０ＣをＸ軸方向、Ｙ軸方向の直線運動に関して微細運動させ、光検出器４６により検出されるレーザ光の光量が最大となる位置にステージ４０Ｂ，４０Ｃを設定する。
【０１１５】
次にステージ位置粗調整装置により、ステージ４０Ｂ，４０ＣをＺ軸方向に平行な軸を中心とした回転運動に関して粗動運動させ、光検出器４６により検出されるレーザ光の光量が最大となる位置にステージ４０Ｂ，４０Ｃを設定する。
【０１１６】
最後に、テージ位置微調整装置により、ステージ４０Ｂ，４０ＣをＺ軸方向に平行な軸を中心とした回転運動に関して微細運動させ、光検出器４６により検出されるレーザ光の光量が最大となる位置にステージ４０Ｂ，４０Ｃを設定し、チップ４１２Ａ〜４１Ｃの位置合わせが終了する。
【０１１７】
次にチップ４１Ａ〜４１Ｃを加熱・圧接して、チップ４１Ａ〜４１Ｃを電気的に接続する。すなわち、加熱装置４７によりチップ４１Ａ〜４１Ｃを加熱して半田バンプを溶かすとともに、ステージ位置微調整装置によりステージ４０Ａ〜４０ＣをＺ軸方向に直線運動させてチップ同士を圧接することにより、チップ４１Ａ〜４１Ｃを電気的に接続する。なお、必要に応じて、ステージ位置粗調整装置、またはステージ位置微調整装置およびステージ位置粗調整装置により電気的接続を行なっても良い。
【０１１８】
なお、本実施形態では、ステージを直線運動および回転運動させて、位置合わせを行なう場合について説明したが、上記運動に加えて仰角運動を行なっても良い。
【０１１９】
これにより、例えば、図１１（ａ）に示すように、チップ４１Ａの表面が傾いていても、図１１（ｂ）に示すように、チップ４１Ａの表面がチップ４１Ｂの裏面と平行になるように、チップ４１Ａを仰角運動させることにより、表面が傾いていない場合と同様の位置合わせおよび接続が可能となる。
【０１２０】
【発明の効果】
以上詳述したように本発明によれば、位置合わせ用の光透過部が設けられたマルチチップ半導体装置用チップを用いることにより、精度の高い位置合わせを行なうことができる。
【０１２１】
これにより従来とは異なり、位置合わせずれ考慮して、比較的面積の大きなパッドを設けるということが不要になるので、チップ内に多数のパッドを設けることが可能となり、配線層の寄生抵抗を低減できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマルチチップ半導体装置を示す断面図
【図２】本発明の位置合わせ方法を説明するための図
【図３】アライメント孔の具体的な平面パターンを示す図
【図４】アライメント孔の他の具体的な平面パターンを示す図
【図５】本発明の第２の実施形態に係るマルチチップ半導体装置の前半の製造方法を示す工程断面図
【図６】本発明の第２の実施形態に係るマルチチップ半導体装置の中半の製造方法を示す工程断面図
【図７】本発明の第２の実施形態に係るマルチチップ半導体装置の後半の製造方法を示す工程断面図
【図８】本発明の第３の実施形態に係るマルチチップ半導体装置の前半の製造方法を示す工程断面図
【図９】本発明の第３の実施形態に係るマルチチップ半導体装置の後半の製造方法を示す工程断面図
【図１０】本発明の第４の実施形態に係るマルチチップ半導体装置の製造装置を示す断面図
【図１１】ステージを仰角運動させた場合の効果を説明するための図
【符号の説明】
１Ａ〜１Ｃ…チップ（マルチチップ半導体装置用チップ）
２…シリコン基板
３…多層配線層
４…貫通プラグ（導電性プラグ）
５…アライメント孔（光透過部）
６…絶縁膜
７…パッド
８…絶縁膜
９…半田バンプ
１０…シリコン酸化膜（光透明膜）
１１…レーザ光源（光照射手段）
１２…レーザ光
１３…光検出器（光検出手段）
２１…シリコン基板
２２…マスクパターン
２３…孔
２４…積層絶縁膜
２５…シリコン酸化膜（光透明膜）
２６…マスクパターン
２７…アモルファスシリコン膜（貫通プラグ）
２８…多層金属配線層
２９…層間絶縁膜
３０…パッド
３１…ＳｉＯ2 膜
３２…ハンダバンプ
３３…マスクパターン
４０Ａ〜４０Ｃ…ステージ
４１Ａ〜４１Ｃ…チップ（マルチチップ半導体装置用チップ）
４２Ａ〜４２Ｃ…チップ挾持機構
４３，４４…アライメント孔
４５…レーザ光源（光照射手段）
４６…光検出器（光検出手段）
４７…加熱装置（加熱手段）
【図１】
0003920399.tif 000002
【図２】
0003920399.tif 000003
【図３】
0003920399.tif 000004
【図４】
0003920399.tif 000005
【図５】
0003920399.tif 000006
【図６】
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【図７】
0003920399.tif 000008
【図８】
0003920399.tif 000009
【図９】
0003920399.tif 000010
【図１０】
0003920399.tif 000011
【図１１】
0003920399.tif 000012