(57)【特許請求の範囲】
【請求項１】
絶縁層により分離された複数の磁性層から構成され、前記複数の磁性層の磁化の状態に応じた２つの抵抗値が得られる磁気抵抗素子を有するメモリセルと、前記メモリセルに接続されるビット線と、前記ビット線及び前記メモリセルにセンス電流を流すセンス電流源としての第１ＭＯＳトランジスタと、前記ビット線及び前記メモリセルに前記センス電流を流したときの前記ビット線の電位をリファレンス電位と比較して、前記メモリセルのデータを検出するセンスアンプと、バイアス電圧発生回路とを具備し、
前記バイアス電圧発生回路は、直列接続される第２ＭＯＳトランジスタ及びリファレンスセルと、前記第２ＭＯＳトランジスタ及び前記リファレンスセル間の電位を前記リファレンス電位に等しくするために前記第２ＭＯＳトランジスタのゲートにバイアス電位を与える差動アンプとから構成され、
前記バイアス電位は、前記第１ＭＯＳトランジスタのゲートにも与えられ、前記バイアス電位が前記第１ＭＯＳトランジスタのゲートに与えられているときに前記センス電流が前記メモリセルに流れ、
前記リファレンスセルは、前記磁気抵抗素子が持つ前記２つの抵抗値の中間の抵抗値を有していることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記センス電流が前記メモリセルに流れる前に、前記ビット線の電位は、前記リファレンス電位を有していることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項３】
前記リファレンスセルは、前記メモリセル内の前記磁気抵抗素子と同じ構造を有する複数の磁気抵抗素子から構成されることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項４】
前記リファレンスセルは、磁化の状態が平行である並列接続された２つの磁気抵抗素子と磁化の状態が反平行である並列接続された２つの磁気抵抗素子とを、互いに直列接続した構造を有することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項５】
前記メモリセルは、前記磁気抵抗素子に流れる前記センス電流を遮断し得る第１スイッチ素子を有し、前記バイアス電圧発生回路は、前記リファレンスセルに流れる定電流を遮断し得る第２スイッチ素子を有し、前記第１及び第２スイッチ素子は、互いに同じ構造を有することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項６】
前記第１及び第２スイッチ素子は、ゲート電位によりスイッチング制御されるＭＯＳトランジスタであることを特徴とする請求項５記載の磁気ランダムアクセスメモリ。
【請求項７】
前記第１及び第２スイッチ素子は、カソード電位によりスイッチング制御されるダイオードであることを特徴とする請求項５記載の磁気ランダムアクセスメモリ。
【請求項８】
前記定電流の電流値と前記センス電流の電流値は、互いに等しいことを特徴とする請求項５記載の磁気ランダムアクセスメモリ。
【請求項９】
前記リファレンスセルに調整用抵抗が直列接続され、前記調整用抵抗は、前記ビット線の抵抗値の半分の抵抗値を有し、前記調整用抵抗の一端又は前記リファレンスセルの一端の電位が前記リファレンス電位に等しくなることを特徴とする請求項５記載の磁気ランダムアクセスメモリ。
【請求項１０】
請求項１記載の磁気ランダムアクセスメモリにおいて、さらに、リード時に、前記ビット線をプリチャージ電位に設定するプリチャージ回路を具備し、前記プリチャージ電位は、前記リファレンス電位に等しいことを特徴とする磁気ランダムアクセスメモリ。
【請求項１１】
絶縁層により分離された複数の磁性層から構成され、前記複数の磁性層の磁化の状態に応じた第１及び第２抵抗値が得られる磁気抵抗素子を有する複数のメモリセルを有する磁気ランダムアクセスメモリにおいて、
複数のビット線対と、前記複数のビット線対に対応して設けられる複数のセンスアンプと、前記複数のビット線対にセンス電流を流すためのセンス電流源と、前記複数のビット線対の一方側の複数のビット線に前記複数のメモリセルのデータを読み出す場合に、前記複数のビット線対の他方側の複数のビット線のうちの少なくとも２つのビット線を短絡するイコライズ回路と、前記少なくとも２つのビット線にそれぞれ接続されるダミーセルとを具備し、
前記ダミーセルは、前記複数のメモリセルの構造と同じ構造を有し、前記ダミーセルのうちの半分は、前記第１抵抗値を有する磁気抵抗素子を有し、前記ダミーセルのうちの残りの半分は、前記第２抵抗値を有する磁気抵抗素子を有し、
前記イコライズ回路は、前記複数のビット線対に前記センス電流を流したときの前記少なくとも２つのビット線の電位をイコライズしてリファレンス電位を生成し、前記複数のセンスアンプは、前記複数のビット線対の一方側の前記複数のビット線に読み出された前記複数のメモリセルのデータを前記リファレンス電位と比較して、前記複数のメモリセルのデータを検出することを特徴とする磁気ランダムアクセスメモリ。
【請求項１２】
請求項１１記載の磁気ランダムアクセスメモリにおいて、さらに、前記複数のビット線対に接続される分離回路を具備し、前記分離回路は、前記少なくとも２つのビット線の電位をイコライズする際に、前記複数のセンスアンプ及び前記イコライズ回路を前記複数のビット線対から切り離すことを特徴とする磁気ランダムアクセスメモリ。
【請求項１３】
前記メモリセルは、前記磁気抵抗素子に流れる前記センス電流を遮断し得る第１スイッチ素子を有し、前記バイアス電圧発生回路は、前記リファレンスセルに流れる定電流を遮断し得る第２スイッチ素子を有し、前記第１及び第２スイッチ素子は、互いに同じ構造を有することを特徴とする請求項１１記載の磁気ランダムアクセスメモリ。
【請求項１４】
前記第１及び第２スイッチ素子は、ゲート電位によりスイッチング制御されるＭＯＳトランジスタであることを特徴とする請求項１３記載の磁気ランダムアクセスメモリ。
【請求項１５】
前記第１及び第２スイッチ素子は、カソード電位によりスイッチング制御されるダイオードであることを特徴とする請求項１３記載の磁気ランダムアクセスメモリ。
【請求項１６】
請求項１１記載の磁気ランダムアクセスメモリにおいて、さらに、リード時に、前記複数のビット線対をプリチャージ電位に設定するプリチャージ回路を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項１７】
前記プリチャージ電位は、前記リファレンス電位に等しいことを特徴とする請求項１６記載の磁気ランダムアクセスメモリ。
【請求項１８】
前記少なくとも２つのビット線は、隣り合う２つのビット線対の他方側の２つのビット線であることを特徴とする請求項１１記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ランダムアクセスメモリ（ Ｍagnetic ＲＡＭ ）に関し、特に、メモリセルの情報を増幅するセンスアンプに関する。
【０００２】
【従来の技術】
近年、強磁性トンネル接合（ Magnetic Tunnel Junction : MTJ ）が室温で大きな磁気抵抗比（ＭＲ比）を持ち得ることが報告され、トンネル磁気抵抗（ Tunneling Magneto-Resistive : TMR ）効果のＭＲＡＭへの応用が研究されている。
【０００３】
ＴＭＲ効果をＭＲＡＭに応用する以前においても、巨大磁気抵抗（ Giant Magneto-Resistance : GMR ）効果を応用したＭＲＡＭが知られていたが、ＧＭＲ効果を応用したＭＲＡＭは、そのＭＲ比が数％から１０％と小さく、また、低抵抗の金属薄膜に電流が流れ、信号量が数ｍＶと極めて小さくなるという問題を有している。
【０００４】
また、ＧＭＲ効果を応用したＭＲＡＭでは、信号量が極めて小さいため、誤ったデータを読み出さないように、磁気抵抗素子（メモリセル）間の特性のばらつきを相殺するための手段が必要となる。例えば、従来では、同一のメモリセルに対して２回のデータ読み出し動作を行い、磁気抵抗素子間の特性のばらつきを相殺している。このため、ＧＭＲ効果を応用したＭＲＡＭでは、読み出し動作の高速化が困難であった。
【０００５】
また、磁気抵抗素子とＭＯＳトランジスタを組み合わせて１つのメモリセルを構成する場合、ＭＯＳトランジスタのオン抵抗を十分に小さくしないと、ＭＯＳトランジスタの特性のばらつきによってデータを正確に読み出せなくなる。
【０００６】
そこで、ＭＯＳトランジスタのオン抵抗をＧＭＲ素子のそれと同等程度に小さくする必要があるが、そのためには、ＭＯＳトランジスタのサイズをかなり大きくしなければならない。つまり、読み出し動作を正確に行うために、トランスファゲートとしてのＭＯＳトランジスタのサイズを大きくしなければならず、メモリセルが大きくなり、メモリ容量の大容量化が困難であった。
【０００７】
このように、ＧＭＲ効果を応用したＭＲＡＭは、読み出し動作の高速化、メモリ容量の大容量化に関して大きな問題があるため、現在では、優れた放射線耐性を有するというＭＲＡＭの特徴を生かし、宇宙、原子炉などの特殊な環境下でのみ使用されているに過ぎず、一般には、あまり普及していない。
【０００８】
ＴＭＲ効果を利用したＭＲＡＭに話を戻す。ＴＭＲ素子の基本構造は、絶縁層を２つの強磁性層で挟み込んだＭＴＪ構造である。ＴＭＲ素子の抵抗は、この２つの強磁性層の磁化の方向が平行（向きが同じ）か又は反平行（向きが逆）かによって変化する。これは、トンネル確率のスピン依存性に起因しているものと考えられている。
【０００９】
このようなＴＭＲ素子の性質を利用し、ＴＭＲ効果を利用したＭＲＡＭでは、２つの強磁性層の磁化の方向（平行、反平行）によりデータを記憶する。また、データの読み出しは、２つの強磁性層の磁化の方向に依存するＴＭＲ素子の抵抗の変化を利用して行う。
【００１０】
ＴＭＲ効果を利用したＭＲＡＭのＭＲ比は、数十％にも達し、また、そのＴＭＲ素子の抵抗も、２つの磁性層に挟まれた絶縁層（トンネル絶縁膜）の厚さを変化させることにより、広範囲に設定できる。また、ＴＭＲ効果を利用したＭＲＡＭでは、読み出し時の信号量がＤＲＡＭにおける信号量と同程度又はそれ以上になる可能性がある。
【００１１】
ＴＭＲ効果を利用したＭＲＡＭでは、書き込みは、互いに直交する２つの配線（ライトワード線及びビット線）に流れる電流により発生する磁場を用い、ＴＭＲ素子の磁化の方向を変える（平行又は反平行にする）ことにより行う。
【００１２】
具体的には、２つの強磁性層の厚さを異ならしめ、両磁性層に保磁力の差を設ければ、厚さの薄い磁性層（保磁力の弱い磁性層）の磁化のみを自由に反転し、２つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。また、２つの強磁性層のうちの１つに反磁性層を付加し、交換結合により反磁性層が付加された磁性層の磁化の向きを固定すれば、反磁性層が付加されていない磁性層の磁化のみを自由に反転し、２つの強磁性層の磁化の相対的な方向を、平行又は反平行にすることができる。
【００１３】
ところで、磁性層は、磁性層の磁化方向に対して反対方向の磁場を印加して磁性層の磁化を反転させようとする場合、予め、磁化に直交する方向に磁場を印加しておくと、磁性層の磁化の反転に必要な磁場（反転磁場）の大きさを小さくできる、という性質を有している。
【００１４】
従って、互いに直交する２本の配線を使い、互いに直交する２方向の磁場を印加することにより、その配線の交点にあるメモリセルの磁化だけを選択的に反転させることができる。
【００１５】
ＴＭＲ素子を用いたメモリセルの構成としては、幾つかの候補が考えられている。例えば、図２２に示すような、ＴＭＲ素子とＭＯＳトランジスタを組み合わせたメモリセルや、図２３に示すような、ＴＭＲ素子とダイオードを組み合わせたメモリセルが有力視されている。なお、図２２及び図２３では、ＴＭＲ素子を抵抗素子として表している。
【００１６】
ＴＭＲ素子（メモリセル）に記憶されたデータを読み出すには、ＴＭＲ素子に電流を流したり、又は、電圧を加えたりして、データ（ＴＭＲ素子の磁化の方向）を、電流又は電圧に変換する必要がある。
【００１７】
例えば、ＴＭＲ素子（メモリセル）に、センス電流としての定電流を流した場合、そのＴＭＲ素子に接続されるビット線の電位は、ＴＭＲ素子に記憶されているデータ（磁化の方向）によって異なる。即ち、ＴＭＲ素子の抵抗は、磁化の方向が平行のときよりも反平行のときの方が大きくなる。つまり、ビット線の電位は、磁化の方向が平行のときよりも反平行のときの方が高くなる。
【００１８】
【発明が解決しようとする課題】
以下では、電圧センスによる読み出しを念頭に説明すると共に、ＴＭＲ素子が高抵抗状態のときを、メモリセルに“１”が記憶されている状態とし、ＴＭＲ素子が低抵抗状態のときを、メモリセルに“０”が記憶されている状態と仮定して説明する。
【００１９】
データ読み出しに際しては、メモリセルに記憶されたデータに応じてビット線の電位を変化させ、かつ、この電位変化を増幅する必要がある。ビット線の電位変化を検出するためには、例えば、２本のビット線を用意し、一方のビット線にメモリセルのデータを読み出し、他方のビット線にメモリセルのデータと反対のデータを読み出せばよい。
【００２０】
この場合、１ビットデータを記憶するために、そのデータを記憶するメモリセルとそのデータの値と反対の値を持つデータを記憶するメモリセルの合計、２個のメモリセルが必要となる。また、２個のメモリセルに相補データを記憶することとなるため、読み出し信号は、差動センス方式により自動的に検出することができ、信号量についても、１つのメモリセルのみにデータを記憶する場合に比べて２倍になる。
【００２１】
また、相補データを記憶する２個のメモリセルを近接して配置すれば、メモリセル（ＴＭＲ素子）間の特性のばらつきも大きな問題とはならない。このため、このような１ビットデータを相補データとして２個のメモリセルに記憶させる方式は、現在のＭＲＡＭの開発において多く採用されている。
【００２２】
しかし、２個のメモリセルを用いて１ビットデータを記憶する方式では、１個のメモリセルを用いて１ビットデータを記憶する方式に比べて、当然に、１ビット当たりのメモリセル面積は、２倍となる。つまり、２個のメモリセルを用いて１ビットデータを記憶する方式は、メモリ容量の大容量化には向いていない。
【００２３】
従って、製品化に際しては、磁性層の材料開発を進め、信号量の増大を実現した上で、１つの磁気抵抗素子と１つのスイッチ素子からなる１つのメモリセルにより１ビットデータを記憶するような仕様にしたい、という強い要求がある。
【００２４】
１つの磁気抵抗素子と１つのスイッチ素子からなる１つのメモリセルを用いて１ビットデータを記憶し、かつ、この１つのメモリセルから正確にデータを読み出すためには、そのための特別な読み出し回路が必要となるが、現在のところ、このような読み出し回路については、ＤＲＡＭのように、十分に、検討、洗練され、かつ、収束されるに至っていない、というのが現状である。
【００２５】
特に、ＭＲＡＭの場合、ＤＲＡＭのように、センス時のリファレンス電位を自動的に作ることができない、という問題を有している。
【００２６】
リファレンス電位を作るための最も単純な手法としては、固定電位をリファレンス電位として用いるという手法があるが、この場合、センスを開始するタイミングによって、読み出し電位（“０”又は“１”）とリファレンス電位との電位差にばらつきが生じる。その結果、広い動作条件の中で、正しくデータをセンスすることができなくなる、という問題が生じる。
【００２７】
本発明は、上述の問題を解決するためになされたもので、その目的は、１つの磁気抵抗素子と１つのスイッチ素子からなる１つのメモリセルにより１ビットデータを記憶するＭＲＡＭにおいて、適切なリファレンス電位を生成し、かつ、このリファレンス電位を用いてセンス動作を行うことにある。
【００２８】
【課題を解決するための手段】
（１）  本発明の磁気ランダムアクセスメモリは、絶縁層により分離された複数の磁性層から構成され、前記複数の磁性層の磁化の状態に応じた２つの抵抗値が得られる磁気抵抗素子を有するメモリセルと、前記メモリセルに接続されるビット線と、前記ビット線及び前記メモリセルにセンス電流を流すためのセンス電流源と、前記ビット線及び前記メモリセルに前記センス電流を流したときの前記ビット線の電位をリファレンス電位と比較して、前記メモリセルのデータを検出するセンスアンプと、前記リファレンス電位を生成するためのリファレンスセルを有するバイアス電圧発生回路とを備え、前記リファレンスセルは、前記磁気抵抗素子が持つ前記２つの抵抗値の中間の抵抗値を有している。
【００２９】
本発明の磁気ランダムアクセスメモリは、絶縁層により分離された複数の磁性層から構成され、前記複数の磁性層の磁化の状態に応じた２つの抵抗値が得られる磁気抵抗素子を有するメモリセルと、前記メモリセルに接続されるビット線と、前記ビット線及び前記メモリセルにセンス電流を流すセンス電流源としての第１ＭＯＳトランジスタと、前記ビット線及び前記メモリセルに前記センス電流を流したときの前記ビット線の電位をリファレンス電位と比較して、前記メモリセルのデータを検出するセンスアンプと、前記リファレンス電位を生成するためのリファレンスセルを有するバイアス電圧発生回路とを備える。
【００３０】
前記バイアス電圧発生回路は、ゲートが前記第１ＭＯＳトランジスタのゲートに接続される第２ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタに直列接続される前記リファレンスセルとから構成され、前記リファレンスセルは、前記磁気抵抗素子が持つ前記２つの抵抗値の中間の抵抗値を有している。
【００３１】
前記リファレンスセルは、前記メモリセル内の前記磁気抵抗素子と同じ構造を有する複数の磁気抵抗素子から構成される。
【００３２】
前記リファレンスセルは、磁化の状態が平行である並列接続された２つの磁気抵抗素子と磁化の状態が反平行である並列接続された２つの磁気抵抗素子とを、互いに直列接続した構造を有する。
【００３３】
前記メモリセルは、前記磁気抵抗素子に流れる前記センス電流を遮断し得る第１スイッチ素子を有し、前記バイアス電圧発生回路は、前記リファレンスセルに流れる定電流を遮断し得る第２スイッチ素子を有し、前記第１及び第２スイッチ素子は、互いに同じ構造を有する。
【００３４】
前記第１及び第２スイッチ素子は、ゲート電位によりスイッチング制御されるＭＯＳトランジスタである。
【００３５】
前記第１及び第２スイッチ素子は、カソード電位によりスイッチング制御されるダイオードである。
【００３６】
前記定電流の電流値と前記センス電流の電流値は、互いに等しく、前記リファレンスセルの一端の電位が前記リファレンス電位に等しくなる。
【００３７】
前記リファレンスセルに調整用抵抗が直列接続され、前記調整用抵抗は、前記ビット線の抵抗値の半分の抵抗値を有し、前記調整用抵抗の一端又は前記リファレンスセルの一端の電位が前記リファレンス電位に等しくなる。
【００３８】
本発明の磁気ランダムアクセスメモリは、さらに、リード時に、前記ビット線をプリチャージ電位に設定するプリチャージ回路を備え、前記プリチャージ電位は、前記リファレンス電位に等しい。
【００３９】
（２）  本発明の磁気ランダムアクセスメモリは、絶縁層により分離された複数の磁性層から構成され、前記複数の磁性層の磁化の状態に応じた第１及び第２抵抗値が得られる磁気抵抗素子を有する複数のメモリセルを有し、複数のビット線対と、前記複数のビット線対に対応して設けられる複数のセンスアンプと、前記複数のビット線対にセンス電流を流すためのセンス電流源と、前記複数のビット線対の一方側の複数のビット線に前記複数のメモリセルのデータを読み出す場合に、前記複数のビット線対の他方側の複数のビット線のうちの少なくとも２つのビット線を短絡するイコライズ回路と、前記少なくとも２つのビット線にそれぞれ接続されるダミーセルとを備える。
【００４０】
前記ダミーセルは、前記複数のメモリセルの構造と同じ構造を有し、前記ダミーセルのうちの半分は、前記第１抵抗値を有する磁気抵抗素子を有し、前記ダミーセルのうちの残りの半分は、前記第２抵抗値を有する磁気抵抗素子を有する。
【００４１】
前記イコライズ回路は、前記複数のビット線対に前記センス電流を流したときの前記少なくとも２つのビット線の電位をイコライズしてリファレンス電位を生成し、前記複数のセンスアンプは、前記複数のビット線対の一方側の前記複数のビット線に読み出された前記複数のメモリセルのデータを前記リファレンス電位と比較して、前記複数のメモリセルのデータを検出する。
【００４２】
本発明の磁気ランダムアクセスメモリは、さらに、前記複数のビット線対に接続される分離回路を備え、前記分離回路は、前記少なくとも２つのビット線の電位をイコライズする際に、前記複数のセンスアンプ及び前記イコライズ回路を前記複数のビット線対から切り離す。
【００４３】
前記メモリセルは、前記磁気抵抗素子に流れる前記センス電流を遮断し得る第１スイッチ素子を有し、前記バイアス電圧発生回路は、前記リファレンスセルに流れる定電流を遮断し得る第２スイッチ素子を有し、前記第１及び第２スイッチ素子は、互いに同じ構造を有する。
【００４４】
前記第１及び第２スイッチ素子は、ゲート電位によりスイッチング制御されるＭＯＳトランジスタである。
【００４５】
前記第１及び第２スイッチ素子は、カソード電位によりスイッチング制御されるダイオードである。
【００４６】
本発明の磁気ランダムアクセスメモリは、さらに、リード時に、前記複数のビット線対をプリチャージ電位に設定するプリチャージ回路を備える。
【００４７】
前記プリチャージ電位は、前記リファレンス電位に等しい。
【００４８】
前記少なくとも２つのビット線は、隣り合う２つのビット線対の他方側の２つのビット線である。
【００４９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリについて詳細に説明する。
【００５０】
（１）  第１発明
本発明の磁気ランダムアクセスメモリは、複数の磁気抵抗素子を用いて、メモリセルのＭＲ比の半分のＭＲ比を持つリファレンスセルを作成するものである。即ち、リファレンスセルに定電流を流したときに、このリファレンスセルにより生成される電位が所定の定電位となるようにする。
【００５１】
そして、プリチャージ時に、このリファレンスセルにより生成される定電位と同じ電位をプリチャージ電位としてビット線に与える。また、センス時には、リファレンスセルに定電流を流すと共に、カレントミラー回路を用いて、ビット線（メモリセル）にも定電流を流す。
【００５２】
この時、例えば、メモリセルに記憶されるデータが“０”であるとすると、ビット線の電位は、プリチャージ電位から低下する。一方、メモリセルに記憶されるデータが“１”であるとすると、ビット線の電位は、プリチャージ電位から上昇する。また、このビット線の電位変化を、センスアンプによりセンスする。
【００５３】
このように、本発明の磁気ランダムアクセスメモリでは、ＤＲＡＭと同様の動作により、リード動作を行うことができるものである。
【００５４】
以下、本発明の磁気ランダムアクセスメモリの実施の形態について説明する。
【００５５】
［第１実施の形態］
図１は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【００５６】
メモリセルＭＣは、１つの磁気抵抗素子１１と１つのＭＯＳトランジスタ１２とから構成される。ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリードワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、カラム方向に延びている。
【００５７】
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【００５８】
リードワード線ＲＷＬ１，ＲＷＬ２，・・・は、メモリセルＭＣを構成するＭＯＳトランジスタ１２のゲートに接続される。リード時には、選択されたメモリセルＭＣのＭＯＳトランジスタ１２をオン状態にし、選択されたメモリセルＭＣの磁気抵抗素子１１に定電流を流して、磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【００５９】
センスアンプ（Ｓ／Ａ）２４は、１組のビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対して１つだけ設けられる。
【００６０】
本実施の形態では、センスアンプ２４は、メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式を前提としている。また、メモリセルアレイは、フォールデッドビット線（ Folded Bit Line ）方式を採用している。
【００６１】
但し、図１のメモリセルアレイ構成は、一例であり、本発明は、これ以外のメモリセルアレイ構成を有する磁気ランダムアクセスメモリにも適用できることは言うまでもない。
【００６２】
センスアンプ２４は、選択されたメモリセルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅する。
【００６３】
ここで、リファレンス電位Ｖｒｅｆは、“０”−リードと“１”−リードとの間でセンスマージンを均等化するため、“０”−リード時におけるビット線の電位Ｖ０と“１”−リード時におけるビット線の電位Ｖ１とのちょうど中間値（Ｖ０＋Ｖ１）／２に設定することが望ましい。
【００６４】
メモリセルＭＣの磁気抵抗素子１１がＴＭＲ素子の場合、磁性層の磁化の状態が反平行のときのＴＭＲ素子の抵抗をＲａ、磁性層の磁化の状態が平行のときのＴＭＲ素子の抵抗をＲｐとすると、その磁気抵抗変化率ＭＲは、
ＭＲ  ＝  （Ｒａ−Ｒｐ）／Ｒｐ              ・・・（１）
で定義される。
【００６５】
上記（１）式を変形し、かつ、Ｒｐ＝Ｒとすると、
Ｒａ  ＝  Ｒ（１＋ＭＲ）                    ・・・（２）
を得ることができる。
【００６６】
ここで、ＭＲ比がメモリセルの半分であるリファレンスセルを作ることができれば、センス電流Ｉｓをリファレンスセルに流すことにより、リファレンス電位Ｖｒｅｆ＝（Ｖ０＋Ｖ１）／２を得ることができる。
【００６７】
リファレンスセルの構成例について、図２を参照しつつ説明する。
なお、図２では、各磁気抵抗素子の磁化の状態を一目で直ちに分かるようにするため、各磁性層の磁化の向きを矢印で示している。
【００６８】
リファレンスセルは、４つのＴＭＲ素子から構成される。各ＴＭＲ素子は、メモリセルＭＣを構成するＴＭＲ素子と同じ構造を有している。
【００６９】
磁化の方向が平行（向きが同じ）である２つのＴＭＲ素子（“０”−状態）を互いに並列接続し、かつ、磁化の方向が反平行（向きが逆）である２つのＴＭＲ素子（“１”−状態）を互いに並列接続する。また、“０”−状態の２つのＴＭＲ素子と“１”−状態の２つのＴＭＲ素子を直列接続する。これにより、リファレンスセルの抵抗値は、Ｒ（１＋ＭＲ／２）となる。
【００７０】
本実施の形態においては、センス電流Ｉｓをリファレンスセルに流したとき、リファレンスセルにより生成される電位がＶｒｅｆになるように設定される。この電位Ｖｒｅｆは、ＴＭＲ素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存性、ＭＯＳトランジスタの抵抗などを考慮して、信頼性の許す範囲内で、最大の信号が出力されるように決められる。
【００７１】
リード時には、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、ＮチャネルＭＯＳトランジスタＱＮ４がオン状態となり、ＮチャネルＭＯＳトランジスタＱＮ５がオフ状態となる。
【００７２】
また、例えば、ロウアドレス信号の最下位ビットとしてのＲＡ０が“Ｈ”レベル、ｂＲＡ０が“Ｌ”レベルとなると、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタｂＱＰ２のゲートに伝達される。
【００７３】
従って、この場合には、ビット線ｂＢＬ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、選択されたメモリセルＭＣのデータに応じて変化する。また、ビット線ＢＬ１，ＢＬ２，・・・は、プリチャージ電位Ｖｒｅｆを維持する。
【００７４】
また、例えば、ロウアドレス信号の最下位ビットとしてのＲＡ０が“Ｌ”レベル、ｂＲＡ０が“Ｈ”レベルとなると、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに伝達される。
【００７５】
従って、この場合には、ビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ＢＬ１，ＢＬ２，・・・の電位は、選択されたメモリセルＭＣのデータに応じて変化する。また、ビット線ｂＢＬ１，ｂＢＬ２，・・・は、プリチャージ電位Ｖｒｅｆを維持する。
【００７６】
図３は、図２のリファレンスセルを用いたバイアス電圧発生回路の一例を示している。
【００７７】
Ｒｒｅｆは、図２に示すように、４つの磁気抵抗素子から構成され、抵抗変化率がＭＲ／２となるように設定される。また、ゲートに差動アンプ２５の出力信号Ｖｂｉａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１のサイズは、センス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャネルＭＯＳトランジスタ１２のサイズと実質的に同じに設定される。
【００７８】
なお、バイアス電圧発生回路内のＰチャネルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレントミラー回路を構成している。
【００７９】
ところで、リード時、Ｒｒｅｆにセンス電流Ｉｓが流れると共に、ビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）のいずれか一方にもセンス電流Ｉｓが流れる。この時、ビット線ＢＬｉ，ｂＢＬｉには、配線抵抗が存在するため、この配線抵抗による電位降下により、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択されたメモリセルＭＣの位置によって異なるものとなる。
【００８０】
例えば、センスアンプ（Ｓ／Ａ）２４に最も近いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さくなるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も大きくなる。
【００８１】
このような選択されるメモリセルの位置、即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセンスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差の変化は、メモリセルＭＣのデータをセンスする際のノイズとなる。
【００８２】
このようなセンス時のノイズを低減するために、本発明では、図３に示すように、ＰチャネルＭＯＳトランジスタＱＰ１と磁気抵抗素子Ｒｒｅｆの間に、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を有する調整用抵抗ｒを接続している。この調整用抵抗ｒを作る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと同じ配線層で、同じ断面積、半分の長さを有する配線を形成するというものである。
【００８３】
なお、ロウアクセスがないとき、即ち、リードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されていないときに、バイアス電流発生回路に電流を流すことは、無駄な電流を消費することになり、低消費電流化に不都合である。
【００８４】
そこで、ロウアクセスが行われている期間だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レベル（例えば、選択されたリードワード線に与える電位と同じ電位）に設定し、それ以外の期間においては、バイアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル（例えば、接地電位）に設定する。
【００８５】
これにより、ＮチャネルＭＯＳトランジスタＱＮ３は、ロウアクセスが行われている期間だけ、オン状態となるため、バイアス発生回路における無駄な電流の垂れ流しを防止でき、低消費電流化に貢献することができる。
【００８６】
図４は、図１のセンスアンプの一例を示している。
【００８７】
本例のセンスアンプ２４は、ＤＲＡＭによく用いられているセンスアンプと同様に、予め制御信号ＳＡＰ，ＳＡＮをＶｄｄ／２にプリチャージしておき、この後、制御信号ＳＡＰをＶｄｄ（内部電源電位）、制御信号ＳＡＮをＶｓｓ（接地電位）に設定することにより活性化される。
【００８８】
センスアンプ２４は、ビット線対ＢＬｉ，ｂＢＬｉの間の電位差をセンスし、かつ、増幅する。即ち、選択されたメモリセルＭＣのデータは、センスアンプ２４によりセンスされた後、データ線対（ＤＱ線対）ＤＱ，ｂＤＱに転送される。
【００８９】
なお、カラムの選択、即ち、センスアンプ２４とデータ線対ＤＱ，ｂＤＱの電気的接続は、カラム選択信号ＣＳＬによりカラム選択スイッチ２８のオン／オフを制御することにより行われる。
【００９０】
次に、上述した図１乃至図４の磁気ランダムアクセスメモリに関し、図５の波形図を参照しつつ、リード時のセンス動作について説明する。
【００９１】
なお、以下の説明では、簡単のため、リードワード線ＲＷＬ１が選択され、メモリセルＭＣのデータがビット線ＢＬ１に読み出される場合を考える。
【００９２】
まず、センス動作開始前にビット線対ＢＬｉ，ｂＢＬｉに対するプリチャージ動作が実行される。プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”レベル（例えば、接地電位）に設定されるため、全てのビット線対ＢＬｉ，ｂＢＬｉは、Ｖｒｅｆにプリチャージされる。
【００９３】
この後、プリチャージ信号ＰＣが“Ｈ”レベル（例えば、内部電源電位）に設定されると、ビット線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。
【００９４】
そして、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルになると、リードワード線ドライバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設定される。これと同時に、図１のＮチャネルＭＯＳトランジスタＱＮ４がオン状態となるため、バイアス電圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２又はＰチャネルＭＯＳトランジスタｂＱＰ２に伝達される。
【００９５】
即ち、ロウアドレス信号の最下位ビットＲＡ０とその相補信号ｂＲＡ０により選択されるメモリセルＭＣが接続されるビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れる。
【００９６】
具体的には、ロウアドレス信号の最下位ビットＲＡ０が“０（＝Ｌ）”であるとき、例えば、リードワード線ＲＷＬ１が“Ｈ”レベルとなり、かつ、ＰチャネルＭＯＳトランジスタＱＰ２がオン状態となるため、カレントミラーによりビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れる。
【００９７】
なお、ロウアドレス信号の最下位ビットＲＡ０が“１（＝Ｈ）”であるときには、例えば、リードワード線ＲＷＬ２が“Ｈ”レベルとなり、かつ、ＰチャネルＭＯＳトランジスタｂＱＰ２がオン状態となるため、カレントミラーによりビット線ｂＢＬ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れる。
【００９８】
その結果、選択されたメモリセルＭＣに記憶されているデータが“０”のときには、ビット線ＢＬ１の電位は、プリチャージ電位Ｖｒｅｆから低下し、選択されたメモリセルＭＣに記憶されているデータが“１”のときには、ビット線ＢＬ１の電位は、プリチャージ電位Ｖｒｅｆから上昇する。
【００９９】
一方、ロウアドレス信号の最下位ビットＲＡ０が“０（＝Ｌ）”であるため、ＰチャネルＭＯＳトランジスタｂＱＰ２は、オフ状態であり、ビット線ｂＢＬ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れることはない。従って、選択されたメモリセルが接続されていないビット線ｂＢＬ１，ｂＢＬ２，・・・は、フローティング状態で、かつ、プリチャージ電位Ｖｒｅｆを維持している。
【０１００】
この後、センスアンプ２４を活性化し、ビット線対ＢＬ１，ｂＢＬ１の間の電位差をセンスする。
【０１０１】
ここで、センス時、ビット線ＢＬ１の電位が上昇する場合又は低下する場合のいずれにおいても、ビット線ＢＬ１の電位の時間的変化は、同じとなる。従って、センスアンプ２４を動作させるタイミングにより、“０”−リードと“１”−リードとの間で、ビット線対ＢＬ１，ｂＢＬ１に生じる電位差が互いに異なることはない。
【０１０２】
本例では、ビット線対ＢＬ１，ｂＢＬ１の電位は、センスアンプ２４内のＮチャネルＭＯＳトランジスタＱＮ６，ＱＮ７のゲートに入力される。つまり、ビット線対ＢＬ１，ｂＢＬ１の間の電位差は、センスアンプ２４内のＮチャネルＭＯＳトランジスタＱＮ６，ＱＮ７の電流駆動能力の差として表れる。
【０１０３】
従って、センスアンプ活性化信号ＳＡＰをＶｄｄ／２からＶｄｄに設定し、また、センスアンプ活性化信号ＳＡＮをＶｄｄ／２からＶｓｓに設定することにより、センスアンプ２４は、活性化され、メモリセルＭＣのデータがセンスアンプ２４にラッチされる。
【０１０４】
具体的には、“０”−リードの場合には、センスアンプ２４の出力ノードＳＡ１がＶｓｓ（＝ｇｎｄ）となり、センスアンプ２４の出力ノードｂＳＡ１がＶｄｄとなる。また、“１”−リードの場合には、センスアンプ２４の出力ノードＳＡ１がＶｄｄとなり、センスアンプ２４の出力ノードｂＳＡ１がＶｓｓとなる。
【０１０５】
この後、カラム選択信号ＣＳＬを“Ｈ”レベルに設定し、センスアンプ２４にラッチされたデータをデータ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出力回路に転送する。
【０１０６】
上述のセンス動作においては、ＤＲＡＭで行われるようなリストア動作は、行われない。その理由は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破壊読み出しによりデータを読み出すことができるため、データを再びメモリセルに書き込む必要がないためである。従って、データリストアのために、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要はない。
【０１０７】
また、データセンス後、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要がないため、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷量が減り、低消費電力化に貢献できる。また、磁気抵抗素子（ＴＭＲ素子）に高い電圧が加わることを防止できるため、磁気抵抗素子の信頼性を向上させることができる。
【０１０８】
さらに、リストア動作が不要なため、メモリセルＭＣのデータがビット線ＢＬ１に十分に出力された後には、直ちに、選択されたリードワード線ＲＷＬ１のレベルを“Ｈ”から“Ｌ”に低下させることができる。つまり、データリストアのために、リードワード線ＲＷＬ１の電位レベルを立ち上げておく必要がないため、データをビット線ＢＬ１に出力した後、直ちに、リードワード線ＲＷＬ１の電位レベルを立ち下げて、ビット線ＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電をなくし、低消費電流化を実現できる。
【０１０９】
また、メモリセルＭＣのデータをセンスアンプ２４にラッチした後には、次のリードサイクルに備えて、直ちに、全てのビット線対ＢＬｉ，ｂＢＬｉのプリチャージすることができるため、高速読み出しを実現できる。
【０１１０】
このように、磁気ランダムアクセスメモリ（ＭＲＡＭ）では、非破壊読み出しが行われるため、リストア動作が不要であり、ビット線対の電位をフルスイングさせる必要がなく、ビット線とセンスアンプを独立にプリチャージできる。従って、磁気ランダムアクセスメモリは、リードに関しては、ＤＲＡＭに比べ、低消費電力で、高速なランダムアクセスを実現できる。
【０１１１】
［第２実施の形態］
本実施の形態に関わる磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、センスアンプの構成にある。即ち、本実施の形態に関わる磁気ランダムアクセスメモリは、上述の第１実施の形態に関わる磁気ランダムアクセスメモリと比べると、センスアンプの構成のみにおいて相違し、その他の構成については、全く同じとなる。
【０１１２】
従って、以下では、本実施の形態に関わるセンスアンプの構成についてのみ説明する。
【０１１３】
図６は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリのセンスアンプを示している。
【０１１４】
このセンスアンプは、通常のＤＲＡＭに用いられるフリップフロップ型センスアンプである。
【０１１５】
ビット線対ＢＬｉ，ｂＢＬｉとフリップフロップ回路の間には、分離ゲートとしてのＮチャネルＭＯＳトランジスタＱＮ８，ＱＮ９が接続される。そして、ビット線対ＢＬｉ，ｂＢＬｉの電位をフリップフロップ回路のノードＳＡ１，ｂＳＡ１に導いた後、分離ゲートをオフ状態にし、ビット線対ＢＬｉ，ｂＢＬｉとフリップフロップ回路を分離した状態でセンスアンプ２４を活性化する。
【０１１６】
次に、図７の波形図を参照しながら、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリのセンス動作について説明する。
【０１１７】
なお、磁気ランダムアクセスメモリ主要部の構成は、センスアンプを除き、第１実施の形態に関わる磁気ランダムアクセスメモリ（図１、図２及び図３参照）と同じであるとする。また、簡単のため、リードワード線ＲＷＬ１が選択され、メモリセルＭＣのデータがビット線ＢＬ１に読み出される場合を考える。
【０１１８】
まず、センス動作開始前にビット線対ＢＬｉ，ｂＢＬｉに対するプリチャージ動作が実行される。プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”レベル（例えば、接地電位）に設定されるため、全てのビット線対ＢＬｉ，ｂＢＬｉは、Ｖｒｅｆにプリチャージされる。
【０１１９】
また、この時、制御信号ＩＳＯは、“Ｈ”レベル（例えば、内部電源電位Ｖｄｄ）に設定されているため、センスアンプノードＳＡ１，ｂＳＡ１も、Ｖｒｅｆにプリチャージされる。また、センスアンプ活性化信号ＳＡＰ，ＳＡＮも、Ｖｒｅｆに設定されている。
【０１２０】
この後、プリチャージ信号ＰＣが“Ｈ”レベル（例えば、内部電源電位）に設定されると、ビット線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。
【０１２１】
そして、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルになると、リードワード線ドライバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設定される。これと同時に、図１のＮチャネルＭＯＳトランジスタＱＮ４がオン状態となるため、バイアス電圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２又はＰチャネルＭＯＳトランジスタｂＱＰ２に伝達される。
【０１２２】
即ち、ロウアドレス信号の最下位ビットＲＡ０とその相補信号ｂＲＡ０により選択されるメモリセルＭＣが接続されるビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れる。
【０１２３】
具体的には、ロウアドレス信号の最下位ビットＲＡ０が“０（＝Ｌ）”であるとき、例えば、リードワード線ＲＷＬ１が“Ｈ”レベルとなり、かつ、ＰチャネルＭＯＳトランジスタＱＰ２がオン状態となるため、カレントミラーによりビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れる。
【０１２４】
なお、ロウアドレス信号の最下位ビットＲＡ０が“１（＝Ｈ）”であるときには、例えば、リードワード線ＲＷＬ２が“Ｈ”レベルとなり、かつ、ＰチャネルＭＯＳトランジスタｂＱＰ２がオン状態となるため、カレントミラーによりビット線ｂＢＬ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れる。
【０１２５】
その結果、選択されたメモリセルＭＣに記憶されているデータが“０”のときには、ビット線ＢＬ１の電位は、プリチャージ電位Ｖｒｅｆから低下し、選択されたメモリセルＭＣに記憶されているデータが“１”のときには、ビット線ＢＬ１の電位は、プリチャージ電位Ｖｒｅｆから上昇する。
【０１２６】
一方、ロウアドレス信号の最下位ビットＲＡ０が“０（＝Ｌ）”であるため、ＰチャネルＭＯＳトランジスタｂＱＰ２は、オフ状態であり、ビット線ｂＢＬ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れることはない。従って、選択されたメモリセルが接続されていないビット線ｂＢＬ１，ｂＢＬ２，・・・は、フローティング状態で、かつ、プリチャージ電位Ｖｒｅｆを維持している。
【０１２７】
この後、センスアンプ２４を活性化し、ビット線対ＢＬ１，ｂＢＬ１の間の電位差をセンスする。
【０１２８】
ここで、センス時、ビット線ＢＬ１の電位が上昇する場合又は低下する場合のいずれにおいても、ビット線ＢＬ１の電位の時間的変化は、同じとなる。従って、センスアンプ２４を動作させるタイミングにより、“０”−リードと“１”−リードとの間で、ビット線対ＢＬ１，ｂＢＬ１に生じる電位差が互いに異なることはない。
【０１２９】
本例では、ビット線対ＢＬ１，ｂＢＬ１は、分離ゲートとしてのＮチャネルＭＯＳトランジスタＱＮ８，ＱＮ９を経由して、フリップフロップ回路のノード（センスアンプノード）ＳＡ１，ｂＳＡ１に接続される。
【０１３０】
即ち、センス時、メモリセルからビット線対ＢＬｉ，ｂＢＬｉにデータが十分に出力され、かつ、センスアンプノードＳＡ１，ｂＳＡ１に、ビット線対ＢＬｉ，ｂＢＬｉの微小な電位差が伝わった時点で、制御信号ＩＳＯを“Ｌ”レベル（例えば、接地電位）に設定する。その結果、分離ゲートとしてのＮチャネルＭＯＳトランジスタＱＮ８，ＱＮ９は、オフ状態となり、ビット線対ＢＬｉ，ｂＢＬｉとフリップフロップ回路は、電気的に分離される。
【０１３１】
この後、センスアンプ活性化信号ＳＡＰをＶｄｄ／２からＶｄｄに設定し、また、センスアンプ活性化信号ＳＡＮをＶｄｄ／２からＶｓｓに設定することにより、センスアンプ２４は、活性化され、メモリセルＭＣのデータがセンスアンプ２４にラッチされる。
【０１３２】
具体的には、“０”−リードの場合には、センスアンプ２４の出力ノードＳＡ１がＶｓｓ（＝ｇｎｄ）となり、センスアンプ２４の出力ノードｂＳＡ１がＶｄｄとなる。また、“１”−リードの場合には、センスアンプ２４の出力ノードＳＡ１がＶｄｄとなり、センスアンプ２４の出力ノードｂＳＡ１がＶｓｓとなる。
【０１３３】
ここで、データの増幅時、センスアンプ（フリップフロップ回路）は、ビット線対ＢＬｉ，ｂＢＬｉから電気的に切断されている。つまり、ビット線対ＢＬｉ，ｂＢＬｉに生じる寄生容量がセンスアンプノードＳＡ１，ｂＳＡ１に接続されることがないため、高速に、データを増幅することができる。
【０１３４】
この後、カラム選択信号ＣＳＬを“Ｈ”レベルに設定し、センスアンプ２４にラッチされたデータをデータ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出力回路に転送する。
【０１３５】
ところで、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破壊読み出しによりデータを読み出すことができるため、上述のセンス動作においても、第１実施の形態と同様に、データリストア動作が必要ない。つまり、データリストアのために、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要はない。
【０１３６】
また、データセンス後、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要がないため、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷量が減り、低消費電力化に貢献できる。また、磁気抵抗素子（ＴＭＲ素子）に高い電圧が加わることを防止できるため、磁気抵抗素子の信頼性を向上させることができる。
【０１３７】
さらに、リストア動作が不要なため、メモリセルＭＣのデータがビット線ＢＬ１に十分に出力された後には、直ちに、選択されたリードワード線ＲＷＬ１のレベルを“Ｈ”から“Ｌ”に低下させることができる。つまり、データリストアのために、リードワード線ＲＷＬ１の電位レベルを立ち上げておく必要がないため、データをビット線ＢＬ１に出力した後、直ちに、リードワード線ＲＷＬ１の電位レベルを立ち下げて、ビット線ＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電をなくし、低消費電流化を実現できる。
【０１３８】
また、メモリセルＭＣのデータをセンスアンプ２４にラッチした後には、次のリードサイクルに備えて、直ちに、全てのビット線対ＢＬｉ，ｂＢＬｉのプリチャージすることができるため、高速読み出しを実現できる。
【０１３９】
このように、磁気ランダムアクセスメモリ（ＭＲＡＭ）では、非破壊読み出しが行われるため、リストア動作が不要であり、ビット線対の電位をフルスイングさせる必要がなく、ビット線とセンスアンプを独立にプリチャージできる。従って、磁気ランダムアクセスメモリは、リードに関しては、ＤＲＡＭに比べ、低消費電力で、高速なランダムアクセスを実現できる。
【０１４０】
なお、本実施の形態では、第１実施の形態に比べて、分離ゲートのオン／オフを制御するための制御信号ＩＳＯが必要となる。このように、本実施の形態では、制御信号ＩＳＯが１つ増えるが、その代わりに、ビット線対ＢＬｉ，ｂＢＬｉの電位をゲートに受けるトランジスタの特性のばらつきの影響をなくすことができるという利点を得ることができる。
【０１４１】
［第３実施の形態］
本実施の形態に関わる磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、メモリセルが、磁気抵抗素子（例えば、ＴＭＲ素子）とダイオードから構成される点にある。以下、本実施の形態に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【０１４２】
図８は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【０１４３】
メモリセルＭＣは、１つの磁気抵抗素子１１と１つのダイオード１３とから構成される。ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリードワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、カラム方向に延びている。
【０１４４】
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【０１４５】
リードワード線ＲＷＬ１，ＲＷＬ２，・・・は、メモリセルＭＣを構成するダイオード１３のカソードに接続される。リード時には、選択されたメモリセルＭＣのダイオード１３のカソードを接地電位にし、選択されたメモリセルＭＣの磁気抵抗素子１１に定電流を流して、磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【０１４６】
センスアンプ（Ｓ／Ａ）２４は、１組のビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対して１つだけ設けられる。
【０１４７】
本実施の形態では、センスアンプ２４は、メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式を前提としている。また、メモリセルアレイは、フォールデッドビット線（ Folded Bit Line ）方式を採用している。
【０１４８】
但し、図８のメモリセルアレイ構成は、一例であり、本発明は、これ以外のメモリセルアレイ構成を有する磁気ランダムアクセスメモリにも適用できることは言うまでもない。
【０１４９】
センスアンプ２４は、選択されたメモリセルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅する。
【０１５０】
ここで、リファレンス電位Ｖｒｅｆは、“０”−リードと“１”−リードとの間でセンスマージンを均等化するため、“０”−リード時におけるビット線の電位Ｖ０と“１”−リード時におけるビット線の電位Ｖ１とのちょうど中間値（Ｖ０＋Ｖ１）／２に設定することが望ましい。
【０１５１】
なお、リファレンスセルは、第１実施の形態と同様に、図２に示すような４つのＴＭＲ素子から構成することができる。
【０１５２】
本実施の形態においても、センス電流Ｉｓをリファレンスセルに流したとき、リファレンスセルにより生成される電位がＶｒｅｆになるように設定される。この電位Ｖｒｅｆは、ＴＭＲ素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存性、ＭＯＳトランジスタの抵抗などを考慮して、信頼性の許す範囲内で、最大の信号が出力されるように決められる。
【０１５３】
リード時には、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、ＮチャネルＭＯＳトランジスタＱＮ４がオン状態となり、ＮチャネルＭＯＳトランジスタＱＮ５がオフ状態となる。
【０１５４】
また、例えば、ロウアドレス信号の最下位ビットとしてのＲＡ０が“Ｈ”レベル、ｂＲＡ０が“Ｌ”レベルとなると、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタｂＱＰ２のゲートに伝達される。
【０１５５】
従って、この場合には、ビット線ｂＢＬ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、選択されたメモリセルＭＣのデータに応じて変化する。また、ビット線ＢＬ１，ＢＬ２，・・・は、プリチャージ電位Ｖｒｅｆを維持する。
【０１５６】
また、例えば、ロウアドレス信号の最下位ビットとしてのＲＡ０が“Ｌ”レベル、ｂＲＡ０が“Ｈ”レベルとなると、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに伝達される。
【０１５７】
従って、この場合には、ビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ＢＬ１，ＢＬ２，・・・の電位は、選択されたメモリセルＭＣのデータに応じて変化する。また、ビット線ｂＢＬ１，ｂＢＬ２，・・・は、プリチャージ電位Ｖｒｅｆを維持する。
【０１５８】
図９は、図８のバイアス電圧発生回路の一例を示している。
【０１５９】
Ｒｒｅｆは、図２に示すように、４つの磁気抵抗素子から構成され、抵抗変化率がＭＲ／２となるように設定される。また、ゲートに差動アンプ２５の出力信号Ｖｂｉａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１のサイズは、センス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャネルＭＯＳトランジスタ１２のサイズと実質的に同じに設定される。
【０１６０】
なお、バイアス電圧発生回路内のＰチャネルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレントミラー回路を構成している。
【０１６１】
ところで、リード時、Ｒｒｅｆにセンス電流Ｉｓが流れると共に、ビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）のいずれか一方にもセンス電流Ｉｓが流れる。この時、ビット線ＢＬｉ，ｂＢＬｉには、配線抵抗が存在するため、この配線抵抗による電位降下により、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択されたメモリセルＭＣの位置によって異なるものとなる。
【０１６２】
例えば、センスアンプ（Ｓ／Ａ）２４に最も近いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さくなるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も大きくなる。
【０１６３】
このような選択されるメモリセルの位置、即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセンスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差の変化は、メモリセルＭＣのデータをセンスする際のノイズとなる。
【０１６４】
このようなセンス時のノイズを低減するために、本発明では、図９に示すように、ＰチャネルＭＯＳトランジスタＱＰ１と磁気抵抗素子Ｒｒｅｆの間に、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を有する調整用抵抗ｒを接続している。この調整用抵抗ｒを作る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと同じ配線層で、同じ断面積、半分の長さを有する配線を形成するというものである。
【０１６５】
なお、ロウアクセスがないとき、即ち、リードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されていないときに、バイアス電流発生回路に電流を流すことは、無駄な電流を消費することになり、低消費電流化に不都合である。
【０１６６】
そこで、ロウアクセスが行われている期間だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レベル（例えば、選択されたリードワード線に与える電位と同じ電位）に設定し、それ以外の期間においては、バイアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル（例えば、接地電位）に設定する。
【０１６７】
これにより、ＮチャネルＭＯＳトランジスタＱＮ３は、ロウアクセスが行われている期間だけ、オン状態となるため、バイアス発生回路における無駄な電流の垂れ流しを防止でき、低消費電流化に貢献することができる。
【０１６８】
本実施の形態におけるバイアス電圧発生回路は、図３のバイアス電圧発生回路に比べて、磁気抵抗素子ＲｒｅｆとＮチャネルＭＯＳトランジスタＱＮ３の間にダイオード１４が接続されている点、及び、Ｎチャネル型ＭＯＳトランジスタＱＮ３のソースに制御信号ＶＷＬＬが入力されている点において相違している。
【０１６９】
制御信号ＶＷＬＬは、リードワード線ＲＷＬｉに与える電位のうち“Ｌ”レベルの電位を意味し、選択されたリードワード線に与える電位と同じ電位、即ち、接地電位となる。ＮチャネルＭＯＳトランジスタＱＮ３のサイズは、リードワード線ＲＷＬｉにＶＷＬＬ(接地電位）を与えるＮチャネルＭＯＳトランジスタのサイズと同じに設定される。
【０１７０】
ｒは、ビット線の配線抵抗を模したものであるが、これと同様に、ワード線の配線抵抗を模した抵抗を、ＰチャネルＭＯＳトランジスタＱＰ１と磁気抵抗素子(リファレンスセル）Ｒｒｅｆの間に接続してもよい。
【０１７１】
なお、センスアンプ２４に関しては、例えば、第１実施の形態で使用したもの（図４参照）をそのまま使うことができるし、また、第２実施の形態で使用したもの（図６参照）をそのまま使うこともできる。
【０１７２】
次に、図８及び図９の磁気ランダムアクセスメモリに関し、図１０の波形図を参照しつつ、リード時のセンス動作について説明する。
【０１７３】
なお、センスアンプは、第１実施の形態と同じもの（図４）を使用する。また、説明を簡単にするため、リードワード線ＲＷＬ１が選択され、メモリセルＭＣのデータがビット線ＢＬ１に読み出されることを前提とする。
【０１７４】
まず、センス動作開始前にビット線対ＢＬｉ，ｂＢＬｉに対するプリチャージ動作が実行される。プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”レベル（例えば、接地電位）に設定されるため、全てのビット線対ＢＬｉ，ｂＢＬｉは、Ｖｒｅｆにプリチャージされる。
【０１７５】
この時、リードワード線ＲＷＬ１は、“Ｈ”レベル、即ち、ＶＷＬＨに設定されている。ＶＷＬＨは、Ｖｒｅｆよりも高い電位であるため、メモリセルＭＣ内のダイオード１３は、逆バイアス状態になっている。従って、理想的には、メモリセルＭＣには、電流が流れない。
【０１７６】
この後、プリチャージ信号ＰＣが“Ｈ”レベル（例えば、内部電源電位）に設定されると、ビット線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。
【０１７７】
そして、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルになると、リードワード線ドライバにより、選択されたリードワード線ＲＷＬ１が“Ｈ”レベルから“Ｌ”レベル、即ち、ＶＷＬＨからＶＷＬＬに変化する。従って、選択されたリードワード線ＲＷＬ１に接続されるメモリセルＭＣ内のダイオード１３は、順バイアス状態となる。
【０１７８】
なお、ＶＷＬＨが“０”−リード時のビット線電位よりも低ければ、非選択のメモリセルＭＣ内のダイオード１３は、逆バイアス状態のままであるため、メモリセルＭＣに電流が流れることはない。
【０１７９】
これと同時に、図８のＮチャネルＭＯＳトランジスタＱＮ４がオン状態となるため、バイアス電圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２又はＰチャネルＭＯＳトランジスタｂＱＰ２に伝達される。
【０１８０】
即ち、ロウアドレス信号の最下位ビットＲＡ０とその相補信号ｂＲＡ０により選択されるメモリセルＭＣが接続されるビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れる。
【０１８１】
本例では、ロウアドレス信号の最下位ビットＲＡ０が“０（＝Ｌ）”であることを前提としているため、リードワード線ＲＷＬ１が“Ｌ”レベルとなり、かつ、ＰチャネルＭＯＳトランジスタＱＰ２がオン状態となるため、カレントミラーによりビット線ＢＬ１，ＢＬ２，・・・にセンス電流Ｉｓが流れる。
【０１８２】
その結果、選択されたメモリセルＭＣに記憶されているデータが“０”のときには、ビット線ＢＬ１の電位は、プリチャージ電位Ｖｒｅｆから低下し、選択されたメモリセルＭＣに記憶されているデータが“１”のときには、ビット線ＢＬ１の電位は、プリチャージ電位Ｖｒｅｆから上昇する。
【０１８３】
なお、ロウアドレス信号の最下位ビットＲＡ０が“０（＝Ｌ）”であるため、ＰチャネルＭＯＳトランジスタｂＱＰ２は、オフ状態であり、ビット線ｂＢＬ１，ｂＢＬ２，・・・にセンス電流Ｉｓが流れることはない。従って、選択されたメモリセルが接続されていないビット線ｂＢＬ１，ｂＢＬ２，・・・は、フローティング状態で、かつ、プリチャージ電位Ｖｒｅｆを維持している。
【０１８４】
このように、センス電流ＩｓがメモリセルＭＣに流れることにより、磁気抵抗素子の磁化の状態がビット線対ＢＬ１，ｂＢＬ１の間の電位差として表れる。この後、センスアンプ２４を活性化し、ビット線対ＢＬ１，ｂＢＬ１の間の電位差をセンスする。
【０１８５】
ここで、センス時、ビット線ＢＬ１の電位が上昇する場合又は低下する場合のいずれにおいても、ビット線ＢＬ１の電位の時間的変化は、同じとなる。従って、センスアンプ２４を動作させるタイミングにより、“０”−リードと“１”−リードとの間で、ビット線対ＢＬ１，ｂＢＬ１に生じる電位差が互いに異なることはない。
【０１８６】
本例では、ビット線対ＢＬ１，ｂＢＬ１の電位は、センスアンプ２４内のＮチャネルＭＯＳトランジスタＱＮ６，ＱＮ７のゲートに入力される。つまり、ビット線対ＢＬ１，ｂＢＬ１の間の電位差は、センスアンプ２４内のＮチャネルＭＯＳトランジスタＱＮ６，ＱＮ７の電流駆動能力の差として表れる。
【０１８７】
従って、センスアンプ活性化信号ＳＡＰをＶｄｄ／２からＶｄｄに設定し、また、センスアンプ活性化信号ＳＡＮをＶｄｄ／２からＶｓｓに設定することにより、センスアンプ２４は、活性化され、メモリセルＭＣのデータがセンスアンプ２４にラッチされる。
【０１８８】
具体的には、“０”−リードの場合には、センスアンプ２４の出力ノードＳＡ１がＶｓｓ（＝ｇｎｄ）となり、センスアンプ２４の出力ノードｂＳＡ１がＶｄｄとなる。また、“１”−リードの場合には、センスアンプ２４の出力ノードＳＡ１がＶｄｄとなり、センスアンプ２４の出力ノードｂＳＡ１がＶｓｓとなる。
【０１８９】
この後、カラム選択信号ＣＳＬを“Ｈ”レベルに設定し、センスアンプ２４にラッチされたデータをデータ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出力回路に転送する。
【０１９０】
なお、上述のセンス動作に関し、データをセンスアンプ２４にラッチした後、直ちに、リードワード線ＲＷＬ１をＶＷＬＬからＶＷＬＨに戻し、次のリードサイクルに備えて、ビット線のプリチャージ動作を行ってもよい。
【０１９１】
上述のセンス動作においては、ＤＲＡＭで行われるようなリストア動作は、行われない。その理由は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破壊読み出しによりデータを読み出すことができるため、データを再びメモリセルに書き込む必要がないためである。従って、データリストアのために、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要はない。
【０１９２】
また、データセンス後、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要がないため、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷量が減り、低消費電力化に貢献できる。また、磁気抵抗素子（ＴＭＲ素子）に高い電圧が加わることを防止できるため、磁気抵抗素子の信頼性を向上させることができる。
【０１９３】
さらに、リストア動作が不要なため、メモリセルＭＣのデータがビット線ＢＬ１に十分に出力された後には、直ちに、選択されたリードワード線ＲＷＬ１のレベルを“Ｈ”から“Ｌ”に低下させることができる。つまり、データリストアのために、リードワード線ＲＷＬ１の電位レベルを立ち上げておく必要がないため、データをビット線ＢＬ１に出力した後、直ちに、リードワード線ＲＷＬ１の電位レベルを立ち下げて、ビット線ＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電をなくし、低消費電流化を実現できる。
【０１９４】
また、メモリセルＭＣのデータをセンスアンプ２４にラッチした後には、次のリードサイクルに備えて、直ちに、全てのビット線対ＢＬｉ，ｂＢＬｉのプリチャージすることができるため、高速読み出しを実現できる。
【０１９５】
このように、磁気ランダムアクセスメモリ（ＭＲＡＭ）では、非破壊読み出しが行われるため、リストア動作が不要であり、ビット線対の電位をフルスイングさせる必要がなく、ビット線とセンスアンプを独立にプリチャージできる。従って、磁気ランダムアクセスメモリは、リードに関しては、ＤＲＡＭに比べ、低消費電力で、高速なランダムアクセスを実現できる。
【０１９６】
［まとめ］
本発明によれば、複数の磁気抵抗素子を用いて、メモリセルのＭＲ比の半分のＭＲ比を持つリファレンスセルを作成している。そして、プリチャージ時に、このリファレンスセルにより生成される定電位と同じ電位をプリチャージ電位としてビット線に与える。また、センス時には、リファレンスセルに定電流を流すと共に、カレントミラー回路を用いて、ビット線（メモリセル）にも定電流を流す。これにより、ＤＲＡＭと同様の動作により、リード動作を行うことができ、ＤＲＡＭの置き替え用途としてＭＲＡＭを開発する場合に、ＤＲＡＭとの互換性を高くすることができる。
【０１９７】
（２）  第２発明
上述の第１の発明では、複数の磁気抵抗素子を用いて、メモリセルのＭＲ比の半分のＭＲ比を持つリファレンスセルを作成し、このリファレンスセルに定電流を流して、センス時に用いるリファレンス電位Ｖｒｅｆを生成する手法を提案した。ここで、各々の磁気抵抗素子は、基本的には、メモリセルに用いる磁気抵抗素子と同じステップ及び同じレイアウトで形成される。
【０１９８】
しかし、リファレンスセルは、複数の磁気抵抗素子を組み合わせることにより形成されるため、各々の磁気抵抗素子を接続するための配線などが必要となり、全体としては、メモリセルの磁気抵抗素子とは異なる構造となる。また、メモリセルアレイや周辺回路などのレイアウトを考慮すると、リファレンスセルをメモリセル内の磁気抵抗素子と完全に同じ環境下に配置することが難しい。
【０１９９】
従って、リファレンスセルを形成するに当たり、メモリセル内の磁気抵抗素子の特性のばらつきの範囲内で、リファレンスセルを形成できない場合がある。
【０２００】
本発明は、上記事情に鑑みてなされたもので、リファレンス電位Ｖｒｅｆを、メモリセルアレイ内のメモリセル（ダミーセル）を用いて生成する点に特徴を有する。具体的には、“０”−データを記憶するメモリセル（“０”−セル）と“１”−データを記憶するメモリセル（“１”−セル）に、それぞれセンス電流を流す。
【０２０１】
ここで、各メモリセルにセンス電流を流したときの“０”−セルに接続されるビット線の電位をＶ０とし、“１”−セルに接続されるビット線の電位をＶ１とすると、各ビット線を短絡することにより、リファレンス電位Ｖｒｅｆに最も適した中間電位（Ｖ０＋Ｖ１）／２を得ることができる。
【０２０２】
このように、メモリセルアレイ内の特定のメモリセルを、ダミーセルとして、リファレンス電位Ｖｒｅｆを生成するために用いれば、正確なリファレンス電位Ｖｒｅｆを生成することができ、磁気ランダムアクセスメモリ（ＭＲＡＭ）の信頼性の向上に貢献できる。
【０２０３】
以下、本発明の実施の形態について、詳細に説明する。
【０２０４】
［第１実施の形態］
図１１は、本発明の第１実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【０２０５】
メモリセルＭＣは、１つの磁気抵抗素子１１と１つのＭＯＳトランジスタ１２とから構成される。ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリードワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、カラム方向に延びている。
【０２０６】
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【０２０７】
リードワード線ＲＷＬ１，ＲＷＬ２，・・・は、メモリセルＭＣを構成するＭＯＳトランジスタ１２のゲートに接続される。リード時には、選択されたメモリセルＭＣのＭＯＳトランジスタ１２をオン状態にし、選択されたメモリセルＭＣの磁気抵抗素子１１に定電流を流して、磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【０２０８】
本発明では、メモリセルアレイ内の特定のメモリセルを、ダミーセルとして、リファレンス電位Ｖｒｅｆを生成するために使用している。例えば、１本のビット線に接続される複数のメモリセルのうちの特定の１つをダミーセルＤＵＭＭＹとする。
【０２０９】
ダミーセルＤＵＭＭＹは、メモリセルＭＣと同様に、１つの磁気抵抗素子１１と１つのＭＯＳトランジスタ１２とから構成される。ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及びダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ロウ方向に延びている。ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、メモリセルＭＣとダミーセルＤＵＭＭＹに共通に接続されている。
【０２１０】
ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、ダミーセルＤＵＭＭＹ内の磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、ダミーセルＤＹＭＭＹ内の磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【０２１１】
ダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ダミーセルＤＵＭＭＹを構成するＭＯＳトランジスタ１２のゲートに接続される。リード時には、選択されたダミーセルＤＵＭＭＹ内のＭＯＳトランジスタ１２をオン状態にし、選択されたダミーセルＤＵＭＭＹ内の磁気抵抗素子１１に定電流を流して、その磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【０２１２】
本実施の形態では、ビット線対ＢＬｉ，ｂＢＬｉの一方（ＢＬｉ）に関し、奇数番目のビット線ＢＬ１，ＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、偶数番目のビット線ＢＬ２，ＢＬ４，・・・に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶される。
【０２１３】
そして、奇数番目のビット線ＢＬ１，ＢＬ３，・・・と偶数番目のビット線ＢＬ２，ＢＬ４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯＳトランジスタ）２４により互いに接続されている。具体的には、ビット線ＢＬ１とビット線ＢＬ２が短絡用ＰチャネルＭＯＳトランジスタＱＰ１０を介して接続され、同様に、ビット線ＢＬ３とビット線ＢＬ４が短絡用ＰチャネルＭＯＳトランジスタＱＰ１０を介して接続される。
【０２１４】
短絡用ＰチャネルＭＯＳトランジスタＱＰ１０のオン／オフは、制御信号ＥＱＬ０により制御される。
【０２１５】
また、ビット線対ＢＬｉ，ｂＢＬｉの他方（ｂＢＬｉ）に関し、奇数番目のビット線ｂＢＬ１，ｂＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、偶数番目のビット線ｂＢＬ２，ｂＢＬ４，・・・に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶される。
【０２１６】
そして、奇数番目のビット線ｂＢＬ１，ｂＢＬ３，・・・と偶数番目のビット線ｂＢＬ２，ｂＢＬ４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯＳトランジスタ）２４により互いに接続されている。具体的には、ビット線ｂＢＬ１とビット線ｂＢＬ２が短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続され、同様に、ビット線ｂＢＬ３とビット線ｂＢＬ４が短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続される。
【０２１７】
短絡用ＰチャネルＭＯＳトランジスタＱＰ１１のオン／オフは、制御信号ＥＱＬ１により制御される。
【０２１８】
なお、ダミーセルＤＵＭＭＹに記憶されるデータと互いに短絡するビット線との間の関係は、上述の例に限られず、種々の変更が可能である。
【０２１９】
即ち、重要な点は、ビット線ＢＬｉ同士又はビット線ｂＢＬｉ同士で短絡し、かつ、短絡される２×ｎ（ｎは、自然数）本のビット線に接続される２×ｎ個のダミーセルＤＵＭＭＹのうちの半分が“０”を記憶し、残りの半分が“１”を記憶していることにある。
【０２２０】
プリチャージ回路２３は、スタンバイ状態において、全てのビット線ＢＬｉ，ｂＢＬｉをプリチャージ電位ＶＰＣにプリチャージしておく役割を果たす。プリチャージ電位ＶＰＣは、接地電位でも動作上は問題ないが、プリチャージ電位ＶＰＣが接地電位であると、高速データリードや低消費電力にとって不利となるため、適当な電位に設定することが望ましい。
【０２２１】
即ち、プリチャージ電位ＶＰＣが接地電位であると、センス時、ａ．ビット線の電位が十分に上昇し、メモリセルに十分なバイアスが加わり、メモリセルからデータが出力されるまでに、長い時間がかかる、  ｂ．ビット線の電位の振幅が大きくなり、ビット線の充放電に際して無駄な電流を消費する、などの問題が生じる。
【０２２２】
なお、プリチャージ電位ＶＰＣの値は、磁気抵抗素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存性、ＭＯＳトランジスタのオン抵抗などを考慮して、信頼性の許す範囲内で最大の信号が出力されるように決定される。
【０２２３】
センスアンプ（Ｓ／Ａ）２４は、１組のビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対して１つだけ設けられる。
【０２２４】
本実施の形態では、センスアンプ２４は、メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式を前提としている。また、メモリセルアレイは、フォールデッドビット線（ Folded Bit Line ）方式を採用している。
【０２２５】
但し、図１１のメモリセルアレイ構成は、一例であり、本発明は、これ以外のメモリセルアレイ構成を有する磁気ランダムアクセスメモリにも適用できることは言うまでもない。
【０２２６】
センスアンプ２４は、選択されたメモリセルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅する。
【０２２７】
リード時には、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、ＮチャネルＭＯＳトランジスタＱＮ４がオン状態となり、ＮチャネルＭＯＳトランジスタＱＮ５がオフ状態となる。従って、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに伝達される。
【０２２８】
従って、全てのビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位は、選択されたメモリセルＭＣのデータ又は選択されたダミーセルＤＵＭＭＹのデータに応じて変化する。
【０２２９】
なお、ダミーセルＤＵＭＭＹが接続されるビット線の電位は、この後、イコライズ回路２６によりイコライズされるため、Ｖｒｅｆ（＝（Ｖ０＋Ｖ１）／２）となる。
【０２３０】
図１２は、図１１のバイアス電圧発生回路の一例を示している。
【０２３１】
磁気抵抗素子Ｒ及びＮチャネルＭＯＳトランジスタＱＮ３は、メモリセルＭＣ内の磁気抵抗素子１１及びＮチャネルＭＯＳトランジスタ１２とレイアウトやサイズが同じものを使用する。
【０２３２】
但し、第２発明の場合、磁気抵抗素子Ｒは、例えば、メモリセルＭＣ内の磁気抵抗素子１１と同じものを使用できれば一番良いが、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓの精度は、あまり問題とならないため、他の素子で置き換えてもよい。
【０２３３】
ゲートに差動アンプ２５の出力信号Ｖｂｉａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１のサイズは、センス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャネルＭＯＳトランジスタ１２のサイズと実質的に同じに設定される。
【０２３４】
なお、バイアス電圧発生回路内のＰチャネルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレントミラー回路を構成している。
【０２３５】
ところで、リード時、バイアス電圧発生回路２１内の磁気抵抗素子Ｒにセンス電流Ｉｓが流れると共に、ビット線ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）にもセンス電流Ｉｓが流れる。この時、ビット線ＢＬｉ，ｂＢＬｉには、配線抵抗が存在するため、この配線抵抗による電位降下により、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択されたメモリセルＭＣの位置によって異なるものとなる。
【０２３６】
例えば、センスアンプ（Ｓ／Ａ）２４に最も近いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さくなるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も大きくなる。
【０２３７】
このような選択されるメモリセルの位置、即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセンスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差の変化は、メモリセルＭＣのデータをセンスする際のノイズとなる。
【０２３８】
このようなセンス時のノイズを低減するために、本発明では、図１２に示すように、ＰチャネルＭＯＳトランジスタＱＰ１と磁気抵抗素子Ｒの間に、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を有する調整用抵抗ｒを接続している。この調整用抵抗ｒを作る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと同じ配線層で、同じ断面積、半分の長さを有する配線を形成すればよい。
【０２３９】
なお、ロウアクセスがないとき、即ち、リードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されていないときに、バイアス電流発生回路２１に電流を流すことは、無駄な電流を消費することになり、低消費電流化に不都合である。
【０２４０】
そこで、ロウアクセスが行われている期間だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レベル（例えば、選択されたリードワード線に与える電位と同じ電位）に設定し、それ以外の期間においては、バイアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル（例えば、接地電位）に設定する。
【０２４１】
これにより、ＮチャネルＭＯＳトランジスタＱＮ３は、ロウアクセスが行われている期間だけ、オン状態となるため、バイアス発生回路における無駄な電流の垂れ流しを防止でき、低消費電流化に貢献することができる。
【０２４２】
図１３は、図１１のセンスアンプの一例を示している。
【０２４３】
このセンスアンプ２４は、いわゆるダイレクトセンス方式で使用されるセンスアンプである。ビット線対ＢＬｉ，ｂＢＬｉの各電位は、ＰチャネルＭＯＳトランジスタＱＰ１２，ＱＮ１３のゲートに入力される。つまり、ビット線対ＢＬｉ，ｂＢＬｉの電位差は、ＰチャネルＭＯＳトランジスタＱＰ１２，ＱＮ１３の電流駆動能力の差となって表れる。
【０２４４】
センスアンプ２４は、ビット線対ＢＬｉ，ｂＢＬｉの間の電位差をセンスし、かつ、増幅する。即ち、選択されたメモリセルＭＣのデータは、センスアンプ２４によりセンスされた後、データ線対（ＤＱ線対）ＤＱ，ｂＤＱに転送される。
【０２４５】
なお、カラムの選択、即ち、センスアンプ２４とデータ線対ＤＱ，ｂＤＱの電気的接続は、カラム選択信号ＣＳＬによりカラム選択スイッチ２８のオン／オフを制御することにより行われる。
【０２４６】
次に、上述した図１１乃至図１３の磁気ランダムアクセスメモリに関し、図１４の波形図を参照しつつ、リード時のセンス動作について説明する。
【０２４７】
なお、以下の説明では、簡単のため、リードワード線ＲＷＬ１が選択され、メモリセルＭＣのデータがビット線ＢＬ１に読み出される場合を考える。
【０２４８】
まず、センス動作開始前にビット線対ＢＬｉ，ｂＢＬｉに対するプリチャージ動作が実行される。プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”レベル（例えば、接地電位）に設定されるため、全てのビット線対ＢＬｉ，ｂＢＬｉは、ＶＰＣにプリチャージされる。
【０２４９】
この後、プリチャージ信号ＰＣが“Ｈ”レベル（例えば、内部電源電位）に設定されると、ビット線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。
【０２５０】
そして、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルになると、リードワード線ドライバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設定される。また、本実施の形態では、リードワード線ＲＷＬ１が“Ｈ”レベルになると同時に、ダミーリードワード線ＤＲＷＬ２も“Ｈ”レベルに設定する。
【０２５１】
これと同時に、図１１のＮチャネルＭＯＳトランジスタＱＮ４がオン状態となるため、バイアス電圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２に伝達され、カレントミラーにより全てのビット線対ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２・・・にセンス電流Ｉｓが流れる。
【０２５２】
その結果、選択されたメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されているデータが“０”のときには、ビット線ＢＬ１の電位は、プリチャージ電位ＶＰＣのままか、又は、図１４に示すように、プリチャージ電位ＶＰＣから少しだけ上昇し、選択されたメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されているデータが“１”のときには、ビット線ＢＬ１の電位は、プリチャージ電位ＶＰＣから大きく上昇する。
【０２５３】
なお、ダミーセルＤＵＭＭＹは、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の配線抵抗（又は電位降下）によるノイズを平均化ために、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の中央部に配置することが望ましい。
【０２５４】
本実施の形態では、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２がそれぞれ選択されるため、ビット線ＢＬ１，ＢＬ２，・・・の電位は、メモリセルＭＣに記憶されたデータに応じた値に変化し、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、ダミーセルＤＵＭＭＹに記憶されたデータに応じた値に変化する。
【０２５５】
ここで、ビット線ｂＢＬ１に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、ビット線ｂＢＬ２に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶されている。
【０２５６】
各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位がメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されたデータに応じた値に十分に変化した後、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルから“Ｌ”レベルに変化し、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位も、“Ｈ”レベルから“Ｌ”レベルに変化する。
【０２５７】
その結果、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れていたセンス電流Ｉｓは、停止し、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、メモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されたデータに応じた値を保持したまま、フローティング状態となる。
【０２５８】
この後、制御信号ＥＱＬ１を“Ｈ”レベルに設定し、イコライズ回路２６内のＰチャネルＭＯＳトランジスタＱＰ１１をオン状態にし、選択されたダミーセルＤＵＭＭＹのデータが出力されたビット線ｂＢＬ１，ｂＢＬ２同士を互いに短絡する。その結果、２本のビット線ｂＢＬ１，ｂＢＬ２の間で、電荷共有が起こり、ビット線ｂＢＬ１，ｂＢＬ２の電位は、共に、リファレンス電位に最適な中間電位（＝（Ｖ０＋Ｖ１）／２）となる。
【０２５９】
即ち、ビット線ｂＢＬ１には、ダミーセルＤＵＭＭＹに記憶された“０”−データが出力され、Ｖ０となっており、ビット線ｂＢＬ２には、ダミーセルＤＵＭＭＹに記憶された“１”−データが出力され、Ｖ１となっているため、制御信号ＥＱＬ１を“Ｈ”レベルに設定することにより、ビット線ｂＢＬ１，ｂＢＬ２の電位は、共に、中間電位（＝（Ｖ０＋Ｖ１）／２）となる。
【０２６０】
なお、イコライズ回路２６による電荷共有は、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れるセンス電流Ｉｓを止め、かつ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・をフローティング状態にして、データをビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に閉じ込めた状態で行うため、イコライズのタイミングによって、生成されるリファレンス電位Ｖｒｅｆがばらつくということがない。
【０２６１】
ビット線ｂＢＬ１，ｂＢＬ２，・・・においてリファレンス電位Ｖｒｅｆが生成された後は、カラム選択信号ＣＳＬを“Ｈ”レベルに設定すれば、ビット線対ＢＬ１，ｂＢＬ１の電位差は、センスアンプ２４を経由して、データ線対（ＤＱ線対）ＤＱ，ｂＤＱに流れる電流差として、データ線対ＤＱ，ｂＤＱに転送される。
【０２６２】
なお、このように、本実施の形態では、ダイレクトセンス方式のセンスアンプを採用しているため、データ線対ＤＱ，ｂＤＱには、データ線対ＤＱ，ｂＤＱの電流差を直接センスするか、又は、この電流差を再び電位差に変換し、電圧センスする回路を接続する必要がある。
【０２６３】
最後に、プリチャージ信号ＰＣを、再び、“Ｌ”レベルに設定し、全てのビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・をプリチャージ電位ＶＰＣにし、次のリードサイクルに備える。
【０２６４】
上述のセンス動作においては、ＤＲＡＭで行われるようなリストア動作は、行われない。その理由は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破壊読み出しによりデータを読み出すことができるため、データを再びメモリセルに書き込む必要がないためである。従って、データリストアのために、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要はない。
【０２６５】
また、データセンス後、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要がないため、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷量が減り、低消費電力化に貢献できる。また、磁気抵抗素子（ＴＭＲ素子）に高い電圧が加わることを防止できるため、磁気抵抗素子の信頼性を向上させることができる。
【０２６６】
さらに、リストア動作が不要なため、メモリセルＭＣのデータがビット線ＢＬ１に十分に出力された後には、直ちに、選択されたリードワード線ＲＷＬ１及び選択されたダミーリードワード線ＤＲＷＬ２のレベルを“Ｈ”から“Ｌ”に低下させることができる。
【０２６７】
つまり、データリストアのために、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位レベルを立ち上げておく必要がないため、データをビット線ＢＬ１，ｂＢＬ１に出力した後、直ちに、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位レベルを立ち下げて、ビット線ＢＬ１，ｂＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電をなくし、低消費電流化を実現できる。
【０２６８】
このように、磁気ランダムアクセスメモリ（ＭＲＡＭ）では、非破壊読み出しが行われるため、リストア動作が不要であり、ビット線対の電位をフルスイングさせる必要がなく、ビット線とセンスアンプを独立にプリチャージできる。従って、磁気ランダムアクセスメモリは、リードに関しては、ＤＲＡＭに比べ、低消費電力で、高速なランダムアクセスを実現できる。
【０２６９】
［第２実施の形態］
本実施の形態に関わる磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、上述の第１実施の形態に関わる磁気ランダムアクセスメモリと比べると、第一に、ビット線対ＢＬｉ，ｂＢＬｉとセンスアンプＳ／Ａを電気的に接続／分離する分離回路（分離トランジスタ）を設けた点、第二に、センスアンプの構成を、通常のＤＲＡＭに使用されるセンスアンプと同様に、フリップフロップ型とした点にある。
【０２７０】
以下、本実施の形態に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【０２７１】
図１５は、本発明の第２実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【０２７２】
メモリセルＭＣは、１つの磁気抵抗素子１１と１つのＭＯＳトランジスタ１２とから構成される。ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリードワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、カラム方向に延びている。
【０２７３】
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【０２７４】
リードワード線ＲＷＬ１，ＲＷＬ２，・・・は、メモリセルＭＣを構成するＭＯＳトランジスタ１２のゲートに接続される。リード時には、選択されたメモリセルＭＣのＭＯＳトランジスタ１２をオン状態にし、選択されたメモリセルＭＣの磁気抵抗素子１１に定電流を流して、磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【０２７５】
本実施の形態においても、上述の第１実施の形態と同様に、メモリセルアレイ内の特定のメモリセルを、ダミーセルとして、リファレンス電位Ｖｒｅｆを生成するために使用している。例えば、１本のビット線に接続される複数のメモリセルのうちの特定の１つをダミーセルＤＵＭＭＹとする。
【０２７６】
ダミーセルＤＵＭＭＹは、メモリセルＭＣと同様に、１つの磁気抵抗素子１１と１つのＭＯＳトランジスタ１２とから構成される。ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及びダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ロウ方向に延びている。ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、メモリセルＭＣとダミーセルＤＵＭＭＹに共通に接続されている。
【０２７７】
ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、ダミーセルＤＵＭＭＹ内の磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、ダミーセルＤＹＭＭＹ内の磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【０２７８】
ダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ダミーセルＤＵＭＭＹを構成するＭＯＳトランジスタ１２のゲートに接続される。リード時には、選択されたダミーセルＤＵＭＭＹ内のＭＯＳトランジスタ１２をオン状態にし、選択されたダミーセルＤＵＭＭＹ内の磁気抵抗素子１１に定電流を流して、その磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【０２７９】
本実施の形態では、ビット線対ＢＬｉ，ｂＢＬｉの一方（ＢＬｉ）に関し、奇数番目のビット線ＢＬ１，ＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、偶数番目のビット線ＢＬ２，ＢＬ４，・・・に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶される。
【０２８０】
そして、奇数番目のビット線ＢＬ１，ＢＬ３，・・・と偶数番目のビット線ＢＬ２，ＢＬ４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯＳトランジスタ）２４により互いに接続されている。具体的には、ビット線ＢＬ１とビット線ＢＬ２が短絡用ＰチャネルＭＯＳトランジスタＱＰ１０を介して接続され、同様に、ビット線ＢＬ３とビット線ＢＬ４が短絡用ＰチャネルＭＯＳトランジスタＱＰ１０を介して接続される。
【０２８１】
短絡用ＰチャネルＭＯＳトランジスタＱＰ１０のオン／オフは、制御信号ＥＱＬ０により制御される。
【０２８２】
また、ビット線対ＢＬｉ，ｂＢＬｉの他方（ｂＢＬｉ）に関し、奇数番目のビット線ｂＢＬ１，ｂＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、偶数番目のビット線ｂＢＬ２，ｂＢＬ４，・・・に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶される。
【０２８３】
そして、奇数番目のビット線ｂＢＬ１，ｂＢＬ３，・・・と偶数番目のビット線ｂＢＬ２，ｂＢＬ４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯＳトランジスタ）２４により互いに接続されている。具体的には、ビット線ｂＢＬ１とビット線ｂＢＬ２が短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続され、同様に、ビット線ｂＢＬ３とビット線ｂＢＬ４が短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続される。
【０２８４】
短絡用ＰチャネルＭＯＳトランジスタＱＰ１１のオン／オフは、制御信号ＥＱＬ１により制御される。
【０２８５】
なお、ダミーセルＤＵＭＭＹに記憶されるデータと互いに短絡するビット線との間の関係は、上述の例に限られず、種々の変更が可能である。
【０２８６】
即ち、重要な点は、ビット線ＢＬｉ同士又はビット線ｂＢＬｉ同士で短絡し、かつ、短絡される２×ｎ（ｎは、自然数）本のビット線に接続される２×ｎ個のダミーセルＤＵＭＭＹのうちの半分が“０”を記憶し、残りの半分が“１”を記憶していることにある。
【０２８７】
プリチャージ回路２３は、スタンバイ状態において、全てのビット線ＢＬｉ，ｂＢＬｉをプリチャージ電位ＶＰＣにプリチャージしておく役割を果たす。プリチャージ電位ＶＰＣは、接地電位でも動作上は問題ないが、プリチャージ電位ＶＰＣが接地電位であると、高速データリードや低消費電力にとって不利となるため、適当な電位に設定することが望ましい。
【０２８８】
即ち、プリチャージ電位ＶＰＣが接地電位であると、センス時、ａ．ビット線の電位が十分に上昇し、メモリセルに十分なバイアスが加わり、メモリセルからデータが出力されるまでに、長い時間がかかる、  ｂ．ビット線の電位の振幅が大きくなり、ビット線の充放電に際して無駄な電流を消費する、などの問題が生じる。
【０２８９】
なお、プリチャージ電位ＶＰＣの値は、磁気抵抗素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存性、ＭＯＳトランジスタのオン抵抗などを考慮して、信頼性の許す範囲内で最大の信号が出力されるように決定される。
【０２９０】
センスアンプ（Ｓ／Ａ）２４は、１組のビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対して１つだけ設けられる。
【０２９１】
本実施の形態では、センスアンプ２４は、メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式を前提としている。また、メモリセルアレイは、フォールデッドビット線（ Folded Bit Line ）方式を採用している。
【０２９２】
但し、図１１のメモリセルアレイ構成は、一例であり、本発明は、これ以外のメモリセルアレイ構成を有する磁気ランダムアクセスメモリにも適用できることは言うまでもない。
【０２９３】
センスアンプ２４は、選択されたメモリセルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅する。
【０２９４】
本実施の形態では、ビット線対ＢＬｉ，ｂＢＬｉとセンスアンプ（Ｓ／Ａ）２４の間に、ＮチャネルＭＯＳトランジスタから構成される分離回路２７が接続される。
【０２９５】
分離回路２７は、センスアンプノードＮｉ，ｂＮｉがメモリセルＭＣ又はダミーセルＤＵＭＭＹのデータに応じた値に十分に変化した後、ビット線対ＢＬｉ，ｂＢＬｉをセンスアンプ２４から電気的に切り離し、増幅時に、ビット線対ＢＬｉ，ｂＢＬｉに生じる寄生容量をセンスアンプ２４から切り離すなどの役割を果たす。
【０２９６】
ビット線対ＢＬｉ，ｂＢＬｉとセンスアンプ２４の間に分離回路２７を接続した結果、上述の第１実施の形態とは異なり、プリチャージ回路２３は、分離回路２７よりもビット線対ＢＬｉ，ｂＢＬｉ側に配置される。イコライズ回路２６は、分離回路２７よりもセンスアンプ２４側に配置される。イコライズ回路２６は、分離回路２７によりビット線対ＢＬｉ，ｂＢＬｉとセンスアンプ２４を電気的に分離した後に、ビット線ＢＬｉとビット線ＢＬｉ＋１又はビット線ｂＢＬｉとビット線ｂＢＬｉ＋１を短絡し、中間電位Ｖｒｅｆを生成する。
【０２９７】
なお、リード時には、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、ＮチャネルＭＯＳトランジスタＱＮ４がオン状態となり、ＮチャネルＭＯＳトランジスタＱＮ５がオフ状態となる。従って、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに伝達される。
【０２９８】
従って、全てのビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位は、選択されたメモリセルＭＣのデータ又は選択されたダミーセルＤＵＭＭＹのデータに応じて変化する。
【０２９９】
なお、ダミーセルＤＵＭＭＹが接続されるビット線の電位は、この後、イコライズ回路２６によりイコライズされるため、Ｖｒｅｆ（＝（Ｖ０＋Ｖ１）／２）となる。
【０３００】
図１６は、図１５のバイアス電圧発生回路の一例を示している。
【０３０１】
磁気抵抗素子Ｒ及びＮチャネルＭＯＳトランジスタＱＮ３は、メモリセルＭＣ内の磁気抵抗素子１１及びＮチャネルＭＯＳトランジスタ１２とレイアウトやサイズが同じものを使用する。
【０３０２】
但し、第２発明の場合、磁気抵抗素子Ｒは、メモリセルＭＣ内の磁気抵抗素子１１と同じものを使用できれば一番よいが、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓの精度は、あまり問題とならないため、他の素子で置き換えても構わない。
【０３０３】
ゲートに差動アンプ２５の出力信号Ｖｂｉａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１のサイズは、センス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャネルＭＯＳトランジスタ１２のサイズと実質的に同じに設定される。
【０３０４】
なお、バイアス電圧発生回路内のＰチャネルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレントミラー回路を構成している。
【０３０５】
ところで、リード時、バイアス電圧発生回路２１内の磁気抵抗素子Ｒにセンス電流Ｉｓが流れると共に、ビット線ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）にもセンス電流Ｉｓが流れる。この時、ビット線ＢＬｉ，ｂＢＬｉには、配線抵抗が存在するため、この配線抵抗による電位降下により、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択されたメモリセルＭＣの位置によって異なるものとなる。
【０３０６】
例えば、センスアンプ（Ｓ／Ａ）２４に最も近いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さくなるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も大きくなる。
【０３０７】
このような選択されるメモリセルの位置、即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセンスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差の変化は、メモリセルＭＣのデータをセンスする際のノイズとなる。
【０３０８】
このようなセンス時のノイズを低減するために、本発明では、ＰチャネルＭＯＳトランジスタＱＰ１と磁気抵抗素子Ｒの間に、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を有する調整用抵抗ｒを接続している。この調整用抵抗ｒを作る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと同じ配線層で、同じ断面積、半分の長さを有する配線を形成すればよい。
【０３０９】
また、本実施の形態では、図１５に示すように、ビット線対ＢＬｉ，ｂＢＬｉとセンスアンプ２４の間に分離回路（ＮチャネルＭＯＳトランジスタ）２７が接続される。そこで、バイアス電圧発生回路２１においても、ＰチャネルＭＯＳトランジスタ（降圧トランジスタ）ＱＰ１と抵抗素子ｒの間に、分離回路２７のＮチャネルＭＯＳトランジスタを模したＰチャネルＭＯＳトランジスタＱＰ１４が接続される。
【０３１０】
なお、ロウアクセスがないとき、即ち、リードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されていないときに、バイアス電流発生回路２１に電流を流すことは、無駄な電流を消費することになり、低消費電流化に不都合である。
【０３１１】
そこで、ロウアクセスが行われている期間だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レベル（例えば、選択されたリードワード線に与える電位と同じ電位）に設定し、それ以外の期間においては、バイアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル（例えば、接地電位）に設定する。
【０３１２】
これにより、ＮチャネルＭＯＳトランジスタＱＮ３は、ロウアクセスが行われている期間だけ、オン状態となるため、バイアス発生回路における無駄な電流の垂れ流しを防止でき、低消費電流化に貢献することができる。
【０３１３】
図１７は、図１５のセンスアンプの一例を示している。
【０３１４】
このセンスアンプ２４は、ＤＲＡＭによく用いられるフリップフロップ型センスアンプである。センスアンプ２４は、ＳＡＰ（例えば、内部電源電位Ｖｄｄ）とＳＡＮ（例えば、接地電位Ｖｓｓ）により駆動される２つのＣＭＯＳインバータから構成される。
【０３１５】
センスアンプ２４は、ビット線対ＢＬｉ，ｂＢＬｉの間の電位差をセンスし、かつ、増幅する。即ち、選択されたメモリセルＭＣのデータは、センスアンプ２４によりセンスされた後、データ線対（ＤＱ線対）ＤＱ，ｂＤＱに転送される。
【０３１６】
なお、カラムの選択、即ち、センスアンプ２４とデータ線対ＤＱ，ｂＤＱの電気的接続は、カラム選択信号ＣＳＬによりカラム選択スイッチ２８のオン／オフを制御することにより行われる。
【０３１７】
次に、上述した図１５乃至図１７の磁気ランダムアクセスメモリに関し、図１８の波形図を参照しつつ、リード時のセンス動作について説明する。
【０３１８】
なお、以下の説明では、簡単のため、リードワード線ＲＷＬ１が選択され、メモリセルＭＣのデータがビット線ＢＬ１に読み出される場合を考える。
【０３１９】
まず、センス動作開始前にビット線対ＢＬｉ，ｂＢＬｉに対するプリチャージ動作が実行される。プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”レベル（例えば、接地電位）に設定されるため、全てのビット線対ＢＬｉ，ｂＢＬｉは、ＶＰＣにプリチャージされる。
【０３２０】
また、この時、制御信号ＩＳＯは、“Ｈ”レベル（例えば、内部電源電位Ｖｄｄ）に設定され、ビット線対ＢＬｉ，ｂＢＬｉとセンスアンプ２４は、互いに電気的に接続された状態となっている。従って、センスアンプノードＮｉ，ｂＮｉも、ＶＰＣにプリチャージされている。センスアンプ活性化信号ＳＡＰ，ＳＡＮについても、ＶＰＣにプリチャージされている。
【０３２１】
この後、プリチャージ信号ＰＣが“Ｈ”レベルに設定されると、ビット線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。
【０３２２】
そして、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルになると、リードワード線ドライバによりリードワード線ＲＷＬ１が“Ｈ”レベルに設定される。また、本実施の形態では、リードワード線ＲＷＬ１が“Ｈ”レベルになると同時に、ダミーリードワード線ＤＲＷＬ２も“Ｈ”レベルに設定する。
【０３２３】
これと同時に、図１５のＮチャネルＭＯＳトランジスタＱＮ４がオン状態となるため、バイアス電圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２に伝達され、カレントミラーにより全てのビット線対ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２・・・にセンス電流Ｉｓが流れる。
【０３２４】
その結果、選択されたメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されているデータが“０”のときには、ビット線ＢＬ１の電位は、プリチャージ電位ＶＰＣのままか、又は、図１８に示すように、プリチャージ電位ＶＰＣから少しだけ上昇し、選択されたメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されているデータが“１”のときには、ビット線ＢＬ１の電位は、プリチャージ電位ＶＰＣから大きく上昇する。
【０３２５】
なお、ダミーセルＤＵＭＭＹは、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の配線抵抗（又は電位降下）によるノイズを平均化ために、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の中央部に配置することが望ましい。
【０３２６】
本実施の形態では、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２がそれぞれ選択されるため、ビット線ＢＬ１，ＢＬ２，・・・の電位は、メモリセルＭＣに記憶されたデータに応じた値に変化し、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、ダミーセルＤＵＭＭＹに記憶されたデータに応じた値に変化する。
【０３２７】
ここで、ビット線ｂＢＬ１に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、ビット線ｂＢＬ２に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶されている。
【０３２８】
各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位がメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されたデータに応じた値に十分に変化した後、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルから“Ｌ”レベルに変化し、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位も、“Ｈ”レベルから“Ｌ”レベルに変化する。
【０３２９】
その結果、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れていたセンス電流Ｉｓは、停止し、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・及び各センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・は、メモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されたデータに応じた値を保持したまま、フローティング状態となる。
【０３３０】
この後、制御信号ＩＳＯを“Ｌ”レベルに変化させ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・とセンスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・を互いに電気的に分離する。
【０３３１】
また、制御信号ＥＱＬ１を“Ｈ”レベルに設定し、イコライズ回路２６内のＰチャネルＭＯＳトランジスタＱＰ１１をオン状態にし、選択されたダミーセルＤＵＭＭＹのデータが出力されたビット線ｂＢＬ１，ｂＢＬ２同士を互いに短絡する。その結果、２本のビット線ｂＢＬ１，ｂＢＬ２の間で、電荷共有が起こり、ビット線ｂＢＬ１，ｂＢＬ２の電位は、共に、リファレンス電位Ｖｒｅｆに最適な中間電位（＝（Ｖ０＋Ｖ１）／２）となる。
【０３３２】
即ち、センスアンプノードｂＮ１には、ダミーセルＤＵＭＭＹに記憶された“０”−データが出力され、Ｖ０となっており、センスアンプノードｂＮ２には、ダミーセルＤＵＭＭＹに記憶された“１”−データが出力され、Ｖ１となっているため、制御信号ＥＱＬ１を“Ｈ”レベルに設定することにより、センスアンプノードｂＮ１，ｂＮ２の電位は、共に、中間電位Ｖｒｅｆ（＝（Ｖ０＋Ｖ１）／２）となる。
【０３３３】
また、イコライズ回路２６による電荷共有は、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れるセンス電流Ｉｓを止め、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・をフローティング状態にし、さらに、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・をビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・から電気的に切り離した状態で行う。
【０３３４】
つまり、イコライズ回路２６による電荷共有は、データをセンスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・に閉じ込めた状態で行うため、イコライズのタイミングによって、生成されるリファレンス電位Ｖｒｅｆがばらつくということがない。
【０３３５】
また、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・がビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・から電気的に切り離された状態でイコライズを行うため、高速に、中間電位Ｖｒｅｆを生成することができる。
【０３３６】
なお、本実施の形態では、プリチャージ回路２３が分離回路２３よりもビット線ＢＬｉ，ｂＢＬｉ側に配置されている。このため、制御信号ＩＳＯを“Ｌ”レベルに設定し、センスアンプノードＮｉ，ｂＮｉをビット線ＢＬｉ，ｂＢＬｉから切り離した後は、次のリードサイクルに備えて、直ちに、ビット線ＢＬｉ，ｂＢＬｉのプリチャージを開始してもよい。
【０３３７】
イコライズが十分に行われ、センスアンプノードｂＮ１，ｂＮ２，・・・においてリファレンス電位Ｖｒｅｆが生成された時点で、センスアンプ活性化信号ＳＡＰを“Ｈ”レベル（例えば、内部電源電位Ｖｄｄ），センスアンプ活性化信号ＳＡＮを“Ｌ”レベル（例えば、接地電位Ｖｓｓ）に設定し、センスアンプ２４を動作させる。
【０３３８】
この時、センスアンプノードＮｉ，ｂＮ１は、ビット線ＢＬｉ，ｂＢＬｉから電気的に切り離されているため、センスアンプ（Ｓ／Ａ）２４は、センスアンプノードＮｉ，ｂＮ１の間の電位差を高速に増幅し、かつ、ラッチすることができる。
【０３３９】
そして、データがセンスアンプ２４にラッチされた後、カラム選択信号ＣＳＬを“Ｈ”レベルに設定すれば、センスアンプ２４にラッチされたデータは、データ線対（ＤＱ線対）ＤＱ，ｂＤＱを経由して、出力回路に転送される。
【０３４０】
最後に、制御信号ＩＳＯを、再び、“Ｈ”レベルに設定することにより、センスアンプノードＮｉ，ｂＮｉとビット線対ＢＬｉ，ｂＢＬｉを電気的に接続し、センスアンプノードＮｉ，ｂＮｉをＶＰＣにプリチャージし、次のリードサイクルに備える。
【０３４１】
上述のセンス動作においては、ＤＲＡＭで行われるようなリストア動作は、行われない。その理由は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破壊読み出しによりデータを読み出すことができるため、データを再びメモリセルに書き込む必要がないためである。従って、データリストアのために、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要はない。
【０３４２】
また、データセンス後、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要がないため、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷量が減り、低消費電力化に貢献できる。また、磁気抵抗素子（ＴＭＲ素子）に高い電圧が加わることを防止できるため、磁気抵抗素子の信頼性を向上させることができる。
【０３４３】
さらに、リストア動作が不要なため、メモリセルＭＣのデータがビット線ＢＬ１に十分に出力された後には、直ちに、選択されたリードワード線ＲＷＬ１及び選択されたダミーリードワード線ＤＲＷＬ２のレベルを“Ｈ”から“Ｌ”に低下させることができる。
【０３４４】
つまり、データリストアのために、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位レベルを立ち上げておく必要がないため、データをビット線ＢＬ１，ｂＢＬ１に出力した後、直ちに、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位レベルを立ち下げて、ビット線ＢＬ１，ｂＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電をなくし、低消費電流化を実現できる。
【０３４５】
また、分離回路２７により、センスアンプノードＮｉ，ｂＮｉをビット線ＢＬｉ，ｂＢＬｉから電気的に切り離した後に、センスアンプ２４においてセンスアンプノードＮｉ，ｂＮｉの間の電位差を増幅しているため、データリードの高速化を実現することができる。
【０３４６】
このように、磁気ランダムアクセスメモリ（ＭＲＡＭ）では、非破壊読み出しが行われるため、リストア動作が不要であり、ビット線対の電位をフルスイングさせる必要がなく、ビット線とセンスアンプを独立にプリチャージできる。従って、磁気ランダムアクセスメモリは、リードに関しては、ＤＲＡＭに比べ、低消費電力で、高速なランダムアクセスを実現できる。
【０３４７】
［第３実施の形態］
本実施の形態に関わる磁気ランダムアクセスメモリ（ＭＲＡＭ）の特徴は、メモリセルが、磁気抵抗素子（例えば、ＴＭＲ素子）とダイオードから構成される点にある。以下、本実施の形態に関わる磁気ランダムアクセスメモリについて詳細に説明する。
【０３４８】
図１９は、本発明の第３実施の形態に関わる磁気ランダムアクセスメモリの主要部を示している。
【０３４９】
メモリセルＭＣは、１つの磁気抵抗素子１１と１つのダイオード１３とから構成される。ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びリードワード線ＲＷＬ１，ＲＷＬ２，・・・は、ロウ方向に延び、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、カラム方向に延びている。
【０３５０】
ライトワード線ＷＷＬ１，ＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ライトワード線ＷＷＬ１，ＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【０３５１】
リードワード線ＲＷＬ１，ＲＷＬ２，・・・は、メモリセルＭＣを構成するダイオード１３のカソードに接続される。リード時には、選択されたメモリセルＭＣ内のダイオード１３を順方向にバイアスし、選択されたメモリセルＭＣ内の磁気抵抗素子１１に定電流を流して、磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【０３５２】
本発明では、メモリセルアレイ内の特定のメモリセルを、ダミーセルとして、リファレンス電位Ｖｒｅｆを生成するために使用している。例えば、１本のビット線に接続される複数のメモリセルのうちの特定の１つをダミーセルＤＵＭＭＹとする。
【０３５３】
ダミーセルＤＵＭＭＹは、メモリセルＭＣと同様に、１つの磁気抵抗素子１１と１つのダイオード１３とから構成される。ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及びダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ロウ方向に延びている。ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、メモリセルＭＣとダミーセルＤＵＭＭＹに共通に接続されている。
【０３５４】
ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・は、メモリセルアレイ上においては接続点を持たず、ダミーセルＤＵＭＭＹ内の磁気抵抗素子１１の近傍を通るように配置される。即ち、ライト時に、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２，・・・及びビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れる電流により作られる磁場を用いて、ダミーセルＤＹＭＭＹ内の磁気抵抗素子１１の磁化の方向（平行、反平行）を変える。
【０３５５】
ダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２，・・・は、ダミーセルＤＵＭＭＹを構成するダイオード１３のカソードに接続される。リード時には、選択されたダミーセルＤＵＭＭＹ内のダイオード１３を順方向にバイアスし、選択されたダミーセルＤＵＭＭＹ内の磁気抵抗素子１１に定電流を流して、その磁気抵抗素子１１の状態に応じてビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位を変化させる。
【０３５６】
本実施の形態では、ビット線対ＢＬｉ，ｂＢＬｉの一方（ＢＬｉ）に関し、奇数番目のビット線ＢＬ１，ＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、偶数番目のビット線ＢＬ２，ＢＬ４，・・・に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶される。
【０３５７】
そして、奇数番目のビット線ＢＬ１，ＢＬ３，・・・と偶数番目のビット線ＢＬ２，ＢＬ４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯＳトランジスタ）２４により互いに接続されている。具体的には、ビット線ＢＬ１とビット線ＢＬ２が短絡用ＰチャネルＭＯＳトランジスタＱＰ１０を介して接続され、同様に、ビット線ＢＬ３とビット線ＢＬ４が短絡用ＰチャネルＭＯＳトランジスタＱＰ１０を介して接続される。
【０３５８】
短絡用ＰチャネルＭＯＳトランジスタＱＰ１０のオン／オフは、制御信号ＥＱＬ０により制御される。
【０３５９】
また、ビット線対ＢＬｉ，ｂＢＬｉの他方（ｂＢＬｉ）に関し、奇数番目のビット線ｂＢＬ１，ｂＢＬ３，・・・に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、偶数番目のビット線ｂＢＬ２，ｂＢＬ４，・・・に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶される。
【０３６０】
そして、奇数番目のビット線ｂＢＬ１，ｂＢＬ３，・・・と偶数番目のビット線ｂＢＬ２，ｂＢＬ４，・・・は、イコライズ回路（短絡用ＮチャネルＭＯＳトランジスタ）２４により互いに接続されている。具体的には、ビット線ｂＢＬ１とビット線ｂＢＬ２が短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続され、同様に、ビット線ｂＢＬ３とビット線ｂＢＬ４が短絡用ＰチャネルＭＯＳトランジスタＱＰ１１を介して接続される。
【０３６１】
短絡用ＰチャネルＭＯＳトランジスタＱＰ１１のオン／オフは、制御信号ＥＱＬ１により制御される。
【０３６２】
なお、ダミーセルＤＵＭＭＹに記憶されるデータと互いに短絡するビット線との間の関係は、上述の例に限られず、種々の変更が可能である。
【０３６３】
即ち、重要な点は、ビット線ＢＬｉ同士又はビット線ｂＢＬｉ同士で短絡し、かつ、短絡される２×ｎ（ｎは、自然数）本のビット線に接続される２×ｎ個のダミーセルＤＵＭＭＹのうちの半分が“０”を記憶し、残りの半分が“１”を記憶していることにある。
【０３６４】
プリチャージ回路２３は、スタンバイ状態において、全てのビット線ＢＬｉ，ｂＢＬｉをプリチャージ電位ＶＰＣにプリチャージしておく役割を果たす。プリチャージ電位ＶＰＣは、接地電位でも動作上は問題ないが、プリチャージ電位ＶＰＣが接地電位であると、高速データリードや低消費電力にとって不利となるため、適当な電位に設定することが望ましい。
【０３６５】
即ち、プリチャージ電位ＶＰＣが接地電位であると、センス時、ａ．ビット線の電位が十分に上昇し、メモリセルに十分なバイアスが加わり、メモリセルからデータが出力されるまでに、長い時間がかかる、  ｂ．ビット線の電位の振幅が大きくなり、ビット線の充放電に際して無駄な電流を消費する、などの問題が生じる。
【０３６６】
なお、プリチャージ電位ＶＰＣの値は、磁気抵抗素子の耐圧、磁気抵抗変化率ＭＲのバイアス依存性、ＭＯＳトランジスタのオン抵抗などを考慮して、信頼性の許す範囲内で最大の信号が出力されるように決定される。
【０３６７】
センスアンプ（Ｓ／Ａ）２４は、１組のビット線対ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）に対して１つだけ設けられる。
【０３６８】
本実施の形態では、センスアンプ２４は、メモリセルＭＣに定電流Ｉｓを流し、ビット線対ＢＬｉ，ｂＢＬｉに生じる電位差を検出する差動センス方式を前提としている。また、メモリセルアレイは、フォールデッドビット線（ Folded Bit Line ）方式を採用している。
【０３６９】
但し、図１９のメモリセルアレイ構成は、一例であり、本発明は、これ以外のメモリセルアレイ構成を有する磁気ランダムアクセスメモリにも適用できることは言うまでもない。
【０３７０】
センスアンプ２４は、選択されたメモリセルＭＣが接続されるビット線対ＢＬｉ，ｂＢＬｉの一方の電位と、ビット線対ＢＬｉ，ｂＢＬｉの他方の電位（リファレンス電位Ｖｒｅｆ）とを比較し、差動増幅する。
【０３７１】
リード時には、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルとなる。この時、ＮチャネルＭＯＳトランジスタＱＮ４がオン状態となり、ＮチャネルＭＯＳトランジスタＱＮ５がオフ状態となる。従って、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２のゲートに伝達される。
【０３７２】
従って、全てのビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・にセンス電流Ｉｓが流れ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位は、選択されたメモリセルＭＣのデータ又は選択されたダミーセルＤＵＭＭＹのデータに応じて変化する。
【０３７３】
なお、ダミーセルＤＵＭＭＹが接続されるビット線の電位は、この後、イコライズ回路２６によりイコライズされるため、Ｖｒｅｆ（＝（Ｖ０＋Ｖ１）／２）となる。
【０３７４】
図２０は、図１９のバイアス電圧発生回路の一例を示している。
【０３７５】
磁気抵抗素子Ｒ及びダイオード１４は、メモリセルＭＣ内又はダミーセルＤＵＭＭＹ内の磁気抵抗素子１１及びダイオード１３とレイアウトやサイズが同じものを使用する。
【０３７６】
但し、第２発明の場合、磁気抵抗素子Ｒは、メモリセルＭＣ内の磁気抵抗素子１１と同じものを使用できれば一番よいが、バイアス電圧発生回路２１の出力信号Ｖｂｉａｓの精度は、あまり問題とならないため、他の素子で置き換えても構わない。
【０３７７】
ゲートに差動アンプ２５の出力信号Ｖｂｉａｓが入力されるＰチャネルＭＯＳトランジスタＱＰ１のサイズは、センス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２及びメモリセルＭＣのＮチャネルＭＯＳトランジスタ１２のサイズと実質的に同じに設定される。
【０３７８】
なお、バイアス電圧発生回路２１内のＰチャネルＭＯＳトランジスタＱＰ１とセンス電流源２２のＰチャネルＭＯＳトランジスタＱＰ２，ｂＱＰ２は、カレントミラー回路を構成している。
【０３７９】
ところで、リード時、バイアス電圧発生回路２１内の磁気抵抗素子Ｒにセンス電流Ｉｓが流れると共に、ビット線ＢＬｉ，ｂＢＬｉ（ｉ＝１，２，・・・）にもセンス電流Ｉｓが流れる。この時、ビット線ＢＬｉ，ｂＢＬｉには、配線抵抗が存在するため、この配線抵抗による電位降下により、センスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差は、選択されたメモリセルＭＣの位置によって異なるものとなる。
【０３８０】
例えば、センスアンプ（Ｓ／Ａ）２４に最も近いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も小さくなるが、センスアンプ（Ｓ／Ａ）２４に最も遠いメモリセルＭＣがアクセスされたときには、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の影響は、最も大きくなる。
【０３８１】
このような選択されるメモリセルの位置、即ち、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗によるセンスアンプノードＮ１，ｂＮ１，Ｎ２，ｂＮ２，・・・の電位差の変化は、メモリセルＭＣのデータをセンスする際のノイズとなる。
【０３８２】
このようなセンス時のノイズを低減するために、本発明では、図２０に示すように、ＰチャネルＭＯＳトランジスタＱＰ１と磁気抵抗素子Ｒの間に、ビット線ＢＬｉ，ｂＢＬｉの配線抵抗の半分の抵抗値を有する調整用抵抗ｒを接続している。この調整用抵抗ｒを作る一番簡単な方法は、ビット線ＢＬｉ，ｂＢＬｉと同じ配線層で、同じ断面積、半分の長さを有する配線を形成すればよい。
【０３８３】
なお、ロウアクセスがないとき、即ち、リードワード線ＲＷＬ１，ＲＷＬ２，・・・が選択されていないときに、バイアス電流発生回路２１に電流を流すことは、無駄な電流を消費することになり、低消費電流化に不都合である。
【０３８４】
そこで、ロウアクセスが行われている期間だけ、バイアスイネーブル信号ＢＩＡＳＥＮを“Ｈ”レベル（例えば、選択されたリードワード線に与える電位と同じ電位）に設定し、それ以外の期間においては、バイアスイネーブル信号ＢＩＡＳＥＮは、“Ｌ”レベル（例えば、接地電位）に設定する。
【０３８５】
これにより、ＮチャネルＭＯＳトランジスタＱＮ３は、ロウアクセスが行われている期間だけ、オン状態となるため、バイアス発生回路における無駄な電流の垂れ流しを防止でき、低消費電流化に貢献することができる。
【０３８６】
なお、ＮチャネルＭＯＳトランジスタＱＮ３のソースには、ＶＷＬＬ（リードワード線及びダミーリードワード線に与える“Ｌ”レベルの電位）が印加されている。ＮチャネルＭＯＳトランジスタＱＮ３は、リードワード線ＲＷＬｉ及びダミーリードワード線ＤＲＷＬｉにＶＷＬＬを与えるＭＯＳトランジスタと同じレイアウト及び同じサイズに設定される。
【０３８７】
また、ＰチャネルＭＯＳトランジスタＱＰ１とＮチャネルＭＯＳトランジスタＱＮ３の間には、ビット線の配線抵抗を模した抵抗ｒと同様に、ワード線の配線抵抗を模した抵抗を接続してもよい。
【０３８８】
次に、上述した図１９乃至図２０の磁気ランダムアクセスメモリに関し、図２１の波形図を参照しつつ、リード時のセンス動作について説明する。
【０３８９】
なお、以下の説明では、簡単のため、リードワード線ＲＷＬ１が選択され、メモリセルＭＣのデータがビット線ＢＬ１に読み出される場合を考える。
【０３９０】
まず、センス動作開始前にビット線対ＢＬｉ，ｂＢＬｉに対するプリチャージ動作が実行される。プリチャージ動作時、プリチャージ信号ＰＣは、“Ｌ”レベル（例えば、接地電位）に設定されるため、全てのビット線対ＢＬｉ，ｂＢＬｉは、ＶＰＣにプリチャージされる。
【０３９１】
この時、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２は、“Ｈ”レベル、即ち、ＶＷＬＨに設定されている。ＶＷＬＨは、Ｖｒｅｆよりも高い電位であるため、メモリセルＭＣ内及びダミーセルＤＵＭＭＹ内のダイオード１３は、それぞれ逆バイアス状態となっている。従って、理想的には、メモリセルＭＣ及びダミーセルＤＵＭＭＹには、電流が流れない。
【０３９２】
この後、プリチャージ信号ＰＣが“Ｈ”レベル（例えば、内部電源電位）に設定されると、ビット線対ＢＬｉ，ｂＢＬｉのプリチャージが解除される。
【０３９３】
そして、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルになると、リードワード線ドライバにより、選択されたリードワード線ＲＷＬ１及び選択されたダミーリードワード線ＤＲＷＬ２がそれぞれ“Ｈ”レベルから“Ｌ”レベル、即ち、ＶＷＬＨからＶＷＬＬに変化する。
【０３９４】
従って、選択されたリードワード線ＲＷＬ１に接続されるメモリセルＭＣ内のダイオード１３及び選択されたダミーリードワード線ＤＲＷＬ２に接続されるダミーセルＤＵＭＭＹ内のダイオード１３は、それぞれ順方向にバイアスされる。
【０３９５】
なお、ＶＷＬＨが“０”−リード時のビット線電位よりも低ければ、非選択のメモリセルＭＣ内又は非選択のダミーセルＤＵＭＭＹ内のダイオード１３は、逆バイアス状態のままであるため、メモリセルＭＣ及びダミーセルＤＵＭＭＹに電流が流れることはない。
【０３９６】
これと同時に、図１９のＮチャネルＭＯＳトランジスタＱＮ４がオン状態となるため、バイアス電圧発生回路２１から出力されるバイアス電位Ｖｂｉａｓは、ＰチャネルＭＯＳトランジスタＱＰ２に伝達され、カレントミラーにより全てのビット線対ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２・・・にセンス電流Ｉｓが流れる。
【０３９７】
その結果、選択されたメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されているデータが“０”のときには、ビット線ＢＬ１の電位は、プリチャージ電位ＶＰＣのままか、又は、図２１に示すように、プリチャージ電位ＶＰＣから少しだけ上昇し、選択されたメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されているデータが“１”のときには、ビット線ＢＬ１の電位は、プリチャージ電位ＶＰＣから大きく上昇する。
【０３９８】
なお、ダミーセルＤＵＭＭＹは、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の配線抵抗（又は電位降下）によるノイズを平均化ために、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の中央部に配置することが望ましい。
【０３９９】
本実施の形態では、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２がそれぞれ選択されるため、ビット線ＢＬ１，ＢＬ２，・・・の電位は、メモリセルＭＣに記憶されたデータに応じた値に変化し、ビット線ｂＢＬ１，ｂＢＬ２，・・・の電位は、ダミーセルＤＵＭＭＹに記憶されたデータに応じた値に変化する。
【０４００】
ここで、ビット線ｂＢＬ１に接続されるダミーセルＤＵＭＭＹには、“０”−データが記憶され、ビット線ｂＢＬ２に接続されるダミーセルＤＵＭＭＹには、“１”−データが記憶されている。
【０４０１】
各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・の電位がメモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されたデータに応じた値に十分に変化した後、リードワード線イネーブル信号ＲＷＬＥＮが“Ｈ”レベルから“Ｌ”レベルに変化し、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位が、ＶＷＬＬからＶＷＬＨに変化する。
【０４０２】
その結果、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れていたセンス電流Ｉｓは、停止し、各ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・は、メモリセルＭＣ又はダミーセルＤＵＭＭＹに記憶されたデータに応じた値を保持したまま、フローティング状態となる。
【０４０３】
この後、制御信号ＥＱＬ１を“Ｈ”レベルに設定し、イコライズ回路２６内のＰチャネルＭＯＳトランジスタＱＰ１１をオン状態にし、選択されたダミーセルＤＵＭＭＹのデータが出力されたビット線ｂＢＬ１，ｂＢＬ２同士を互いに短絡する。その結果、２本のビット線ｂＢＬ１，ｂＢＬ２の間で、電荷共有が起こり、ビット線ｂＢＬ１，ｂＢＬ２の電位は、共に、リファレンス電位に最適な中間電位（＝（Ｖ０＋Ｖ１）／２）となる。
【０４０４】
即ち、ビット線ｂＢＬ１には、ダミーセルＤＵＭＭＹに記憶された“０”−データが出力され、Ｖ０となっており、ビット線ｂＢＬ２には、ダミーセルＤＵＭＭＹに記憶された“１”−データが出力され、Ｖ１となっているため、制御信号ＥＱＬ１を“Ｈ”レベルに設定することにより、ビット線ｂＢＬ１，ｂＢＬ２の電位は、共に、中間電位（＝（Ｖ０＋Ｖ１）／２）となる。
【０４０５】
なお、イコライズ回路２６による電荷共有は、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に流れるセンス電流Ｉｓを止め、かつ、ビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・をフローティング状態にして、データをビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・に閉じ込めた状態で行うため、イコライズのタイミングによって、生成されるリファレンス電位Ｖｒｅｆがばらつくということがない。
【０４０６】
ビット線ｂＢＬ１，ｂＢＬ２，・・・においてリファレンス電位Ｖｒｅｆが生成された後は、カラム選択信号ＣＳＬを“Ｈ”レベルに設定すれば、ビット線対ＢＬ１，ｂＢＬ１の電位差は、例えば、ダイレクトセンス方式のセンスアンプ２４を経由して、データ線対（ＤＱ線対）ＤＱ，ｂＤＱに流れる電流差として、データ線対ＤＱ，ｂＤＱに転送される。
【０４０７】
なお、ダイレクトセンス方式のセンスアンプを採用する場合、データ線対ＤＱ，ｂＤＱには、データ線対ＤＱ，ｂＤＱの電流差を直接センスするか、又は、この電流差を再び電位差に変換し、電圧センスする回路を接続する必要となる。
【０４０８】
最後に、プリチャージ信号ＰＣを、再び、“Ｌ”レベルに設定し、全てのビット線ＢＬ１，ｂＢＬ１，ＢＬ２，ｂＢＬ２，・・・をプリチャージ電位ＶＰＣにし、次のリードサイクルに備える。
【０４０９】
上述のセンス動作においては、ＤＲＡＭで行われるようなリストア動作は、行われない。その理由は、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、非破壊読み出しによりデータを読み出すことができるため、データを再びメモリセルに書き込む必要がないためである。従って、データリストアのために、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要はない。
【０４１０】
また、データセンス後、ビット線対ＢＬ１，ｂＢＬ１の電位をフルスイングさせる必要がないため、ビット線対ＢＬ１，ｂＢＬ１の充放電に要する電荷量が減り、低消費電力化に貢献できる。また、磁気抵抗素子（ＴＭＲ素子）に高い電圧が加わることを防止できるため、磁気抵抗素子の信頼性を向上させることができる。
【０４１１】
さらに、リストア動作が不要なため、メモリセルＭＣのデータがビット線ＢＬ１に十分に出力された後には、直ちに、選択されたリードワード線ＲＷＬ１及び選択されたダミーリードワード線ＤＲＷＬ２のレベルを“Ｈ”から“Ｌ”に低下させることができる。
【０４１２】
つまり、データリストアのために、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位レベルを立ち上げておく必要がないため、データをビット線ＢＬ１，ｂＢＬ１に出力した後、直ちに、リードワード線ＲＷＬ１及びダミーリードワード線ＤＲＷＬ２の電位レベルを立ち下げて、ビット線ＢＬ１，ｂＢＬ１に流れるセンス電流Ｉｓを止めれば、無駄な消費電をなくし、低消費電流化を実現できる。
【０４１３】
このように、磁気ランダムアクセスメモリ（ＭＲＡＭ）では、非破壊読み出しが行われるため、リストア動作が不要であり、ビット線対の電位をフルスイングさせる必要がなく、ビット線とセンスアンプを独立にプリチャージできる。従って、磁気ランダムアクセスメモリは、リードに関しては、ＤＲＡＭに比べ、低消費電力で、高速なランダムアクセスを実現できる。
【０４１４】
［まとめ］
本発明によれば、メモリセルアレイ内の特定のメモリセル（ダミーセル）であって、“０”−データを記憶するメモリセルと“１”−データを記憶するメモリセルに、それぞれセンス電流を流し、かつ、これにより生成される電位Ｖ０，Ｖ１を合成し、リファレンス電位Ｖｒｅｆに最も適した中間電位（Ｖ０＋Ｖ１）／２を得ている。
【０４１５】
従って、センス動作を正確に行うことができ、信頼性の向上に貢献することができる。また、ＤＲＡＭと同様の動作により、リード動作を行うことができるため、ＤＲＡＭの置き替え用途としてＭＲＡＭを開発する場合に、ＤＲＡＭとの互換性を高くすることができる。
【０４１６】
【発明の効果】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、１つの磁気抵抗素子（例えば、ＴＭＲ素子）と１つのスイッチ素子（ＭＯＳトランジスタ、ダイオードを含む）からなる１つのメモリセルにより１ビットデータを記憶する場合に、センス時に必要なリファレンス電位を生成し、かつ、このリファレンス電位を用いてセンス動作を確実に行うことができる。
【図面の簡単な説明】
【図１】本願の第１発明の第１実施の形態であるＭＲＡＭの主要部を示す回路図。
【図２】バイアス電圧発生回路内のリファレンスセルを示す図。
【図３】バイアス電圧発生回路の一例を示す回路図。
【図４】センスアンプの一例を示す回路図。
【図５】図１乃至図４の要素を備えるＭＲＡＭのセンス動作を示す波形図。
【図６】本願の第１発明の第２実施の形態であるＭＲＡＭのセンスアンプについて示す回路図。
【図７】図１乃至図３及び図６の要素を備えるＭＲＡＭのセンス動作を示す波形図。
【図８】本願の第１発明の第３実施の形態であるＭＲＡＭの主要部を示す回路図。
【図９】バイアス電圧発生回路の一例を示す回路図。
【図１０】図２、図４、図８及び図９の要素を備えるＭＲＡＭのセンス動作を示す波形図。
【図１１】本願の第２発明の第１実施の形態であるＭＲＡＭの主要部を示す回路図。
【図１２】バイアス電圧発生回路の一例を示す回路図。
【図１３】センスアンプの一例を示す回路図。
【図１４】図１１乃至図１３の要素を備えるＭＲＡＭのセンス動作を示す波形図。
【図１５】本願の第２発明の第２実施の形態であるＭＲＡＭの主要部を示す回路図。
【図１６】バイアス電圧発生回路の一例を示す回路図。
【図１７】センスアンプの一例を示す回路図。
【図１８】図１５乃至図１７の要素を備えるＭＲＡＭのセンス動作を示す波形図。
【図１９】本願の第２発明の第３実施の形態であるＭＲＡＭの主要部を示す回路図。
【図２０】バイアス電圧発生回路の一例を示す回路図。
【図２１】図１３、図１９乃至図２０の要素を備えるＭＲＡＭのセンス動作を示す波形図。
【図２２】ＭＲＡＭのメモリセルアレイの一例を示す回路図。
【図２３】ＭＲＡＭのメモリセルアレイの他の例を示す回路図。
【符号の説明】
１１                          ：磁気抵抗素子、
１２                          ：ＭＯＳトランジスタ、
１３，１４                    ：ダイオード、
２１                          ：バイアス電圧発生回路、
２２                          ：センス電流源、
２３                          ：プリチャージ回路、
２４                          ：センスアンプ、
２５                          ：差動アンプ、
２６                          ：イコライズ回路、
２７                          ：分離回路、
２８                          ：カラム選択スイッチ、
ＱＰ１，ＱＰ２，ｂＱＰ２      ：ＰチャネルＭＯＳトランジスタ、
ＱＮ３〜ＱＮ１４              ：ＮチャネルＭＯＳトランジスタ、
ｒ                            ：調整用抵抗、
Ｒ                            ：磁気抵抗素子、
Ｒｒｅｆ                      ：リファレンスセル。
【図１】
0003920565.tif 000002
【図２】
0003920565.tif 000003
【図３】
0003920565.tif 000004
【図４】
0003920565.tif 000005
【図５】
0003920565.tif 000006
【図６】
0003920565.tif 000007
【図７】
0003920565.tif 000008
【図８】
0003920565.tif 000009
【図９】
0003920565.tif 000010
【図１０】
0003920565.tif 000011
【図１１】
0003920565.tif 000012
【図１２】
0003920565.tif 000013
【図１３】
0003920565.tif 000014
【図１４】
0003920565.tif 000015
【図１５】
0003920565.tif 000016
【図１６】
0003920565.tif 000017
【図１７】
0003920565.tif 000018
【図１８】
0003920565.tif 000019
【図１９】
0003920565.tif 000020
【図２０】
0003920565.tif 000021
【図２１】
0003920565.tif 000022
【図２２】
0003920565.tif 000023
【図２３】
0003920565.tif 000024