(57)【特許請求の範囲】
【請求項１】
行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、
外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、
前記列アドレス信号と共に入力された前記データを前記メモリセルに書き込むためのデータ線と、
外部より入力されるコマンドに基づいて、複数の制御信号を発生する制御回路と、
前記制御回路が発生する第１制御信号に応答して、前記外部端子に入力された前記行アドレス信号を出力するか否かを選択する第１のセレクタと、
前記第１のセレクタから出力された前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、
前記制御回路が発生する第２制御信号に応答して、前記外部端子に入力された前記列アドレス信号及びデータを記憶するラッチ回路と、
第１、第２入力端子を備え、前記外部端子から前記第１入力端子に入力される前記列アドレス信号及びデータ、あるいは前記ラッチ回路から前記第２入力端子に入力される前記列アドレス信号及びデータのいずれか一方を前記制御回路が発生する第３制御信号に応答して選択し出力する第１のマルチプレクサと、
前記制御回路が発生する第４制御信号に応答して、前記第１のマルチプレクサから出力された前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に前記第１のマルチプレクサから出力された前記データを前記データ線に出力するか否かを選択する第２のセレクタと、
前記第２のセレクタから出力された前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路とを具備し、
前記行アドレス信号、前記列アドレス信号及びデータを前記行デコード回路、前記列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが前記制御回路に入力されたとき、前記制御回路は、前記第１のマルチプレクサに対して前記ラッチ回路に記憶された前記列アドレス信号及びデータを選択して出力させる前記第３の制御信号を出力するとともに、前記第１のセレクタ及び第２のセレクタを出力状態に設定する前記第１制御信号及び前記第４制御信号を出力して、
前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする半導体記憶装置。
【請求項２】
行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、
外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、
前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、
前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、
前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、
前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、
前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、
前記外部端子と前記第２のセレクタとの間に設けられ、前記外部端子に入力される前記列アドレス信号及びデータを記憶するラッチ回路と、
前記外部端子に入力される前記列アドレス信号及びデータ、あるいは前記ラッチ回路に記憶された前記列アドレス信号及びデータのいずれか一方を選択し、前記第２のセレクタに出力するマルチプレクサと、
前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記第１のセレクタを出力状態に設定するとともに、前記マルチプレクサに前記ラッチ回路に記憶された前記列アドレス信号及びデータを選択して出力させ、かつ第２のセレクタを出力状態に設定する制御回路とを具備し、
前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする半導体記憶装置。
【請求項３】
行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、
外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、
前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、
前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、
前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、
前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、
前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、
前記外部端子と前記第１のセレクタとの間に設けられ、前記外部端子に入力された前記行アドレス信号を記憶するラッチ回路と、
前記外部端子に入力される前記行アドレス信号、あるいは前記ラッチ回路に記憶された前記行アドレス信号のいずれか一方を選択し、前記第１のセレクタに出力するマルチプレクサと、
前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを前記列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記マルチプレクサに前記ラッチ回路に記憶された前記行アドレス信号を選択して出力させ、かつ前記第１のセレクタを出力状態に設定するとともに、第２のセレクタを出力状態に設定する制御回路とを具備し、
前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする半導体記憶装置。
【請求項４】
前記制御回路は、
外部より前記コマンドを受け取り、前記コマンドに基づいて、前記ロウ系動作及びカラム系動作を同時に実行させるための同時発行コマンドと、前記ロウ系動作を実行させるためのロウ系コマンドと、前記カラム系動作を実行させるためのカラム系コマンドとを発生するコマンド発生回路と、
前記同時発行コマンドと前記ロウ系コマンドとで論理積を行い、前記論理積の演算結果に応じて前記第１のセレクタを出力状態に設定するか否かの信号を出力する第１のアンド回路と、
前記同時発行コマンドと前記カラム系コマンドとで論理積を行い、前記論理積の演算結果に応じて前記第２のセレクタを出力状態に設定するか否かの信号を出力する第２のアンド回路とを備えることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記外部端子に入力される前記行アドレス信号、前記列アドレス信号、及び前記データはそれぞれテスト動作時に用いられる行テストアドレス信号、列テストアドレス信号、及びテストデータであり、外部より入力される前記コマンドはテスト動作時に用いられるテストコマンドであって、
前記外部端子と前記第１のセレクタとの間に第１、第２入力端子を有する第２のマルチプレクサを、前記第１のマルチプレクサと前記第２のセレクタとの間に第３、第４入力端子を有する第３のマルチプレクサを備え、
前記第２のマルチプレクサは、テスト動作時であることを指示する制御信号に応答して、第１入力端子に入力される前記行テストアドレス信号、あるいは第２入力端子に入力される通常用いられる行アドレス信号のいずれか一方を選択して第１のセレクタに出力し、
前記第３のマルチプレクサは、前記制御信号に応答して第３入力端子に入力される前記第１のマルチプレクサが出力する前記列テストアドレス信号、あるいは第４入力端子に入力される通常用いられる列アドレス信号のいずれか一方を選択して第２のセレクタに出力することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項６】
前記外部端子に入力される前記行アドレス信号、前記列アドレス信号、及び前記データはそれぞれテスト動作時に用いられる行テストアドレス信号、列テストアドレス信号、及びテストデータであり、外部より入力される前記コマンドはテスト動作時に用いられるテストコマンドであって、
前記外部端子と前記第２のセレクタとの間に第１、第２入力端子を有する第２のマルチプレクサを、前記第１のマルチプレクサと前記第１のセレクタとの間に第３、第４入力端子を有する第３のマルチプレクサを備え、
前記第２のマルチプレクサは、テスト動作時であることを指示する制御信号に応答して、第１入力端子に入力される前記列テストアドレス信号、あるいは第２入力端子に入力される通常用いられる列アドレス信号のいずれか一方を選択して第２のセレクタに出力し、
前記第３のマルチプレクサは、前記制御信号に応答して第３入力端子に入力される前記第１のマルチプレクサが出力する前記行テストアドレス信号、あるいは第４入力端子に入力される通常用いられる行アドレス信号のいずれか一方を選択して第１のセレクタに出力することを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、
外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、
前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、
前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、
前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、
前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、
前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、
前記外部端子と前記第２のセレクタとの間に設けられ、前記外部端子に入力される前記列アドレス信号及びデータを記憶するラッチ回路と、
前記外部端子に入力される前記列アドレス信号及びデータ、あるいは前記ラッチ回路に記憶された前記列アドレス信号及びデータのいずれか一方を選択し、前記第２のセレクタに出力するマルチプレクサと、
前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記第１のセレクタを出力状態に設定するとともに、前記マルチプレクサに前記ラッチ回路に記憶された前記列アドレス信号及びデータを選択して出力させ、かつ第２のセレクタを出力状態に設定する制御回路とを具備し、
前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とするメモリ混載ロジックＬＳＩ。
【請求項８】
前記外部端子に入力される前記行アドレス信号、前記列アドレス信号、及び前記データはそれぞれテスト動作時に用いられる行テストアドレス信号、列テストアドレス信号、及びテストデータであり、外部より入力される前記コマンドはテスト動作時に用いられるテストコマンドであって、
前記外部端子と前記第１のセレクタとの間に第１、第２入力端子を有する第２のマルチプレクサを、前記第１のマルチプレクサと前記第２のセレクタとの間に第３、第４入力端子を有する第３のマルチプレクサを備え、
前記第２のマルチプレクサは、テスト動作時であることを指示する制御信号に応答して、第１入力端子に入力される前記行テストアドレス信号、あるいは第２入力端子に入力される通常用いられる行アドレス信号のいずれか一方を選択して第１のセレクタに出力し、
前記第３のマルチプレクサは、前記制御信号に応答して第３入力端子に入力される前記第１のマルチプレクサが出力する前記列テストアドレス信号、あるいは第４入力端子に入力される通常用いられる列アドレス信号のいずれか一方を選択して第２のセレクタに出力することを特徴とする請求項７に記載のメモリ混載ロジックＬＳＩ。
【請求項９】
行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、
外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、
前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、
前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、
前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、
前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、
前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、
前記外部端子と前記第１のセレクタとの間に設けられ、前記外部端子に入力された前記行アドレス信号を記憶するラッチ回路と、
前記外部端子に入力される前記行アドレス信号、あるいは前記ラッチ回路に記憶された前記行アドレス信号のいずれか一方を選択し、前記第１のセレクタに出力するマルチプレクサと、
前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを前記列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記マルチプレクサに前記ラッチ回路に記憶された前記行アドレス信号を選択して出力させ、かつ前記第１のセレクタを出力状態に設定するとともに、第２のセレクタを出力状態に設定する制御回路とを具備し、
前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とするメモリ混載ロジックＬＳＩ。
【請求項１０】
前記外部端子に入力される前記行アドレス信号、前記列アドレス信号、及び前記データはそれぞれテスト動作時に用いられる行テストアドレス信号、列テストアドレス信号、及びテストデータであり、外部より入力される前記コマンドはテスト動作時に用いられるテストコマンドであって、
前記外部端子と前記第２のセレクタとの間に第１、第２入力端子を有する第２のマルチプレクサを、前記第１のマルチプレクサと前記第１のセレクタとの間に第３、第４入力端子を有する第３のマルチプレクサを備え、
前記第２のマルチプレクサは、テスト動作時であることを指示する制御信号に応答して、第１入力端子に入力される前記列テストアドレス信号、あるいは第２入力端子に入力される通常用いられる列アドレス信号のいずれか一方を選択して第２のセレクタに出力し、
前記第３のマルチプレクサは、前記制御信号に応答して第３入力端子に入力される前記第１のマルチプレクサが出力する前記行テストアドレス信号、あるいは第４入力端子に入力される通常用いられる行アドレス信号のいずれか一方を選択して第１のセレクタに出力することを特徴とする請求項９に記載のメモリ混載ロジックＬＳＩ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロウ／カラム同時アクセス機能を有する半導体記憶装置及びメモリ混載ロジックＬＳＩに関するものである。
【０００２】
【従来の技術】
半導体記憶装置のバンクインターリーブ機能は、２つ以上の異なるバンクでワード線の活性化、読み書き動作、プリチャージ動作などの一連の動作をある時間差をつけて実行する機能である。このとき、あるバンクでカラム系動作を実行すると同時に、別のバンクでロウ系動作を実行する場合がある。例えば、あるバンクで指定したロウアドレスのワード線を活性化した後、同じバンクで指定したカラムアドレスのビット線と前記ワード線との交点にあるメモリセルに対し、書き込み動作または読み出し動作（カラム系動作）を実行すると同時に、別のバンクで指定した異なるロウアドレスのワード線を活性化（ロウ系動作）する場合である。
【０００３】
このロウ／カラム同時アクセス機能を実現するための従来技術について説明する。図９は、同時アクセスを実現するための従来の半導体記憶装置の構成を示すブロック図である。
【０００４】
メモリセルアレイ１０１は、所定容量の正規のメモリセルＭＣを行及び列のマトリクス状に配列して構成されている。このメモリセルアレイ１０１には、Ｎraビットのロウアドレスと、Ｎcaビットのカラムアドレスとで表される２次元のアドレス空間が割り付けられている。ロウアドレス及びカラムアドレスの大きさは、メモリセルアレイ１０１の記憶容量に応じて定められる。
【０００５】
行デコード回路１０２は、ロウアドレスをデコードして、メモリセルアレイ１０１の行を選択するためのものであり、ロウアドレスに基づいてワード線ＷＬを選択する。また、列デコード回路１０３は、カラムアドレスをデコードして、メモリセルアレイ１０１の列を選択するものであり、カラムアドレスに基づいてビット線ＢＬを選択する。
【０００６】
コマンド発生回路１０４は、Ｎcmビットのコード化されたコマンドをデコードし、ワード線ＷＬを活性化するためのコマンド（ロウ系コマンド）や、読み出しや書き込み動作を実行するためのコマンド（カラム系コマンド）を発生する。
【０００７】
読み出しや書き込み等の動作では、行デコード回路１０２と列デコード回路１０３とによりそれぞれ選択されたワード線ＷＬとビット線ＢＬとの交点にあるメモリセルＭＣがアクセスされて、コマンドに基づく動作命令によりメモリセルＭＣに対してデータの読み出しや書き込み等の動作が実行される。ただし、書き込み動作時には、外部から入力されたＮdビットの書き込みデータがメモリセルに書き込まれる。
【０００８】
バンクインターリーブ時のロウ／カラム同時アクセス機能は、あるバンクでカラム系動作を実行すると同時に、別のバンクでロウ系動作を実行する機能である。このため、カラム系動作のためのカラムアドレス及びデータと、ロウ系動作のためのロウアドレスの同時発行が必要となる場合がある。さらに、併せてロウ系コマンドとカラム系コマンドの発行が必要になる。したがって、入力ピンとして、Ｎcaビットのカラムアドレスを送信するためのカラムアドレス線１０５、Ｎｄビットのデータを送信するためのデータ線１０６、Ｎraビットのロウアドレスを送信するためのロウアドレス線１０７、及びＮcmビットのコマンドを送信するためのコマンド線１０８の和Ｎｉ（Ｎｉ＝Ｎca＋Ｎｄ＋Ｎra＋Ｎcm）本が必要となる。
【０００９】
ここで、コマンド線１０８のビット数Ｎcmは、コマンド数＝２Ｎｃｍより算出される。例えば、コマンド数が１６個であれば、ビット数Ｎcmは４ビットとなる。このように、独立して入力ピンが用意できるＬＳＩであれば問題はないが、現実的にはピン数の制限がある。
【００１０】
このピン数の制限を回避するために、実際には図１０に示すような構成が現実的である。図９と異なる点は、カラムアドレス線１０５及びデータ線１０６に用いるピンと、ロウアドレス線１０７に用いるピンを共通化することである。共通化した後のＮmxビットのアドレス及びデータ線１１０は、カラムアドレス線１０５とデータ線１０６のビット数の和（Ｎca＋Ｎｄ）と、ロウアドレス線１０７のビット数（Ｎra）を比較して、大きい方のビット（ピン）数分あれば、共通化できる。
【００１１】
例えば、カラムアドレス線１０５とデータ線１０６のビット数の和が１２、ロウアドレス線１０７のビット数が１３ならば、大きい方の１３ビット分あれば、アドレス及びデータを入力できる。この例の場合、共通化されたアドレス及びデータ線１１０はＮmx＝１３ビット、ロウアドレスを送信するため信号線はＮｒａ＝１３ビット、カラムアドレス及びデータを送信するための信号線は、Ｎca＋Ｎｄ＋１＝１３ビットとなる。カラムアドレス及びデータを送信するための信号線の余分となる１ビットはDon't Careである。
【００１２】
共通化されたＮmxビットのアドレス及びデータ線１１０に入力されるものが、ロウアドレスならば、コマンドを送信するためのコマンド線１１１にもロウ系コマンドが入力される。アドレス及びデータ線１１０に入力されるものがカラムアドレスならば、コマンド線１１１にもカラム系コマンドが入力される。したがって、ロウアドレスが入力された場合、コマンド発生回路１０４からセレクタ１０５にその出力を有効にする信号が出力され、ロウアドレスが行デコード回路１０２に入力される。カラムアドレス及びデータが入力された場合、コマンド発生回路１０４からセレクタ１０６にその出力を有効にする信号が出力され、カラムアドレスが列デコード回路１０３に入力され、データの書き込みが有効となる。この技術は、一般的にアドレスマルチプレクスと呼ばれる。
【００１３】
【発明が解決しようとする課題】
しかしながら、アドレスマルチプレクスした場合、ロウ系動作とカラム系動作を同時に実行できないことから、ロウ／カラム同時アクセス機能の動作をシームレス（継ぎ目のない状態）で実行することは不可能である。
【００１４】
また、前記アドレスマルチプレクスした場合の半導体記憶装置のロウ／カラム同時アクセス機能のテストにおいては、テストピン数を最小限にすることは必須であるため、同様にロウ／カラム同時アクセス機能の動作をシームレスに実行させてテストすることは不可能である。
【００１５】
前述したように、ロウ／カラム同時アクセス機能を持つ半導体記憶装置またはメモリ混載ロジックＬＳＩにおいて、アドレスマルチプレクスした場合のように限られたピン数しかない場合、ロウ／カラム同時アクセス機能の動作をシームレス（継ぎ目のない状態）で実行させることができず、さらにピン数の低減が要求されるテストにおいてもロウ／カラム同時アクセス機能の動作を実行することが不可能となる問題が生じている。
【００１６】
そこで本発明は、前記課題に鑑みてなされたものであり、前動作サイクルで予め必要なアドレスまたはデータをラッチしておき、現動作サイクルで用いるアドレスまたはデータと同時に、ラッチした前記アドレスまたはデータを発行することにより、アドレスマルチプレクスした場合のように少数のピン数でロウ／カラム同時アクセス機能の動作が実現できる半導体記憶装置及びメモリ混載ロジックＬＳＩを提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、本発明の第１実施態様の半導体記憶装置は、行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、前記列アドレス信号と共に入力された前記データを前記メモリセルに書き込むためのデータ線と、外部より入力されるコマンドに基づいて、複数の制御信号を発生する制御回路と、前記制御回路が発生する第１制御信号に応答して、前記外部端子に入力された前記行アドレス信号を出力するか否かを選択する第１のセレクタと、前記第１のセレクタから出力された前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、前記制御回路が発生する第２制御信号に応答して、前記外部端子に入力された前記列アドレス信号及びデータを記憶するラッチ回路と、第１、第２入力端子を備え、前記外部端子から前記第１入力端子に入力される前記列アドレス信号及びデータ、あるいは前記ラッチ回路から前記第２入力端子に入力される前記列アドレス信号及びデータのいずれか一方を前記制御回路が発生する第３制御信号に応答して選択し出力する第１のマルチプレクサと、前記制御回路が発生する第４制御信号に応答して、前記第１のマルチプレクサから出力された前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に前記第１のマルチプレクサから出力された前記データを前記データ線に出力するか否かを選択する第２のセレクタと、前記第２のセレクタから出力された前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路とを具備し、前記行アドレス信号、前記列アドレス信号及びデータを前記行デコード回路、前記列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが前記制御回路に入力されたとき、前記制御回路は、前記第１のマルチプレクサに対して前記ラッチ回路に記憶された前記列アドレス信号及びデータを選択して出力させる前記第３の制御信号を出力するとともに、前記第１のセレクタ及び第２のセレクタを出力状態に設定する前記第１制御信号及び前記第４制御信号を出力して、前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする。
【００１８】
また、本発明の第２実施態様の半導体記憶装置は、行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、
前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、前記外部端子と前記第２のセレクタとの間に設けられ、前記外部端子に入力される前記列アドレス信号及びデータを記憶するラッチ回路と、前記外部端子に入力される前記列アドレス信号及びデータ、あるいは前記ラッチ回路に記憶された前記列アドレス信号及びデータのいずれか一方を選択し、前記第２のセレクタに出力するマルチプレクサと、前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記第１のセレクタを出力状態に設定するとともに、前記マルチプレクサに前記ラッチ回路に記憶された前記列アドレス信号及びデータを選択して出力させ、かつ第２のセレクタを出力状態に設定する制御回路とを具備し、前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする。
【００１９】
また、本発明の第３実施態様の半導体記憶装置は、行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、前記外部端子と前記第１のセレクタとの間に設けられ、前記外部端子に入力された前記行アドレス信号を記憶するラッチ回路と、前記外部端子に入力される前記行アドレス信号、あるいは前記ラッチ回路に記憶された前記行アドレス信号のいずれか一方を選択し、前記第１のセレクタに出力するマルチプレクサと、前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを前記列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記マルチプレクサに前記ラッチ回路に記憶された前記行アドレス信号を選択して出力させ、かつ前記第１のセレクタを出力状態に設定するとともに、第２のセレクタを出力状態に設定する制御回路とを具備し、前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする。
【００２０】
また、本発明の第４実施態様のメモリ混載ロジックＬＳＩは、行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、前記外部端子と前記第２のセレクタとの間に設けられ、前記外部端子に入力される前記列アドレス信号及びデータを記憶するラッチ回路と、前記外部端子に入力される前記列アドレス信号及びデータ、あるいは前記ラッチ回路に記憶された前記列アドレス信号及びデータのいずれか一方を選択し、前記第２のセレクタに出力するマルチプレクサと、前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記第１のセレクタを出力状態に設定するとともに、前記マルチプレクサに前記ラッチ回路に記憶された前記列アドレス信号及びデータを選択して出力させ、かつ第２のセレクタを出力状態に設定する制御回路とを具備し、前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする。
【００２１】
また、本発明の第５実施態様のメモリ混載ロジックＬＳＩは、行列状にメモリセルが配置された第１バンク及び第２バンクを有するメモリセルアレイと、外部より、行アドレス信号が入力されるか、あるいは前記行アドレス信号のビット数よりビット数が小さい列アドレス信号及びデータが入力される外部端子と、前記行アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの行を選択するための行デコード回路と、前記列アドレス信号をデコードして前記第１バンク及び前記第２バンクのいずれかの列を選択するための列デコード回路と、前記行デコード回路及び列デコード回路により選択された行及び列の交点にあるメモリセルに対して、前記列アドレス信号と共に入力された前記データを書き込むためのデータ線と、前記外部端子と前記行デコード回路との間に設けられ、前記行アドレス信号を前記行デコード回路に出力するか否かを選択する第１のセレクタと、前記外部端子と前記列デコード回路との間に設けられ、前記列アドレス信号を前記列デコード回路に、かつ前記列アドレス信号と共に入力される前記データを前記データ線に出力するか否かを選択する第２のセレクタと、前記外部端子と前記第１のセレクタとの間に設けられ、前記外部端子に入力された前記行アドレス信号を記憶するラッチ回路と、前記外部端子に入力される前記行アドレス信号、あるいは前記ラッチ回路に記憶された前記行アドレス信号のいずれか一方を選択し、前記第１のセレクタに出力するマルチプレクサと、前記行アドレス信号を前記行デコード回路に、前記列アドレス信号及びデータを前記列デコード回路及びデータ線にそれぞれ同時に入力するためのコマンドが外部より入力されたとき、前記マルチプレクサに前記ラッチ回路に記憶された前記行アドレス信号を選択して出力させ、かつ前記第１のセレクタを出力状態に設定するとともに、第２のセレクタを出力状態に設定する制御回路とを具備し、前記第１バンクで前記行デコード回路により選択された行に対してロウ系動作を実行すると同時に、前記第２バンクで前記列デコード回路により選択された列に対してカラム系動作を実行することを特徴とする。
【００２２】
本発明は、アドレスマルチプレクスした場合のように、少ないピン数のインタフェースを持つ半導体記憶装置またはメモリ混載ロジックＬＳＩにおいて、ロウとカラムの動作を同時に行うために、前動作サイクルで予め必要なアドレスまたはデータをラッチして、現動作サイクルで用いるアドレスまたはデータと同時にラッチした前記アドレスまたはデータを発行することを可能にしている。これにより、ロウ／カラム同時アクセス機能の動作が実現でき、この状態のテストが実現できる。
【００２３】
【発明の実施の形態】
以下、図面を参照し、行と列との２次元のアドレス空間が割り付けられたメモリセルアレイを有する半導体記憶装置を例として、この発明の実施の形態について説明する。
【００２４】
［第１の実施の形態］
図１は、この発明の第１の実施の形態の半導体記憶装置の構成を示す回路図である。
【００２５】
この半導体記憶装置は、メモリセルＭＣが行及び列のマトリクス状に配列されたメモリセルアレイ１１と、入力されるロウアドレスからワード線ＷＬを選択する行デコード回路１２と、入力されるカラムアドレスからビット線ＢＬを選択する列デコード回路１３と、入力端子ＩＮ１に入力されたロウアドレスを受け取り、このロウアドレスを行デコード回路１２に出力するか否かを選択するセレクタ１４とを有している。
【００２６】
さらに、この半導体記憶装置は、入力端子ＩＮ１に入力されたカラムアドレス及びデータをラッチするラッチ回路１５と、入力端子ＩＮ１に入力されたカラムアドレス及びデータと前記ラッチ回路１５から出力されるカラムアドレス及びデータとを受け取り、いずれかを選択して出力するマルチプレクサ１６と、前記マルチプレクサ１６から受け取った信号を列デコード回路１３に出力するか否かを選択するセレクタ１７とを有している。
【００２７】
さらに、半導体記憶装置は、入力端子ＩＮ２に入力されるコマンドを受け取り、各種のコマンドを発生するコマンド発生回路１８と、ロウ系動作及びカラム系動作を同時に開始するときに発行される同時発行コマンドとロウ系コマンドとでＡＮＤ演算を取るＡＮＤ回路１９と、前記同時発行コマンドとカラム系コマンドとでＡＮＤ演算を取るＡＮＤ回路２０とを有している。
【００２８】
前記メモリセルアレイ１１は、ワード線ＷＬとビット線ＢＬとの交点に所定容量の正規のメモリセルＭＣを行及び列のマトリクス状に配列して構成されている。このメモリセルアレイ１１には、Ｎraビットのロウアドレスと、Ｎcaビットのカラムアドレスとで表される２次元のアドレス空間が割り付けられている。ロウアドレス及びカラムアドレスのビット数は、メモリセルアレイ１１の記憶容量に応じて定められる。入力端子ＩＮ１には、Ｎraビットのロウアドレス、またはＮcaビットのカラムアドレス及びＮdビットのデータが入力される。入力端子ＩＮ１は、Ｎraビットまたは（Ｎca＋Ｎd）ビットのうち、大きいほうのビット数（Ｎｍｘ）を送信可能なピン数を有している。
【００２９】
前記セレクタ１４は、ＡＮＤ回路１９からの制御信号ＣＬ１に応答して、ロウアドレスを行デコード回路１２に出力するか否かを選択する。行デコード回路１２は、ロウアドレスをデコードして、メモリセルアレイ１１の行を選択するためのものであり、ロウアドレスに基づいてワード線ＷＬを選択する。
【００３０】
入力端子ＩＮ２には、Ｎcmビットのコマンドが入力される。前記コマンド発生回路１８は、Ｎcmビットのコード化されたコマンドをデコードし、ラッチ回路１５にカラムアドレス及びデータをラッチさせるための/LOAD信号や、ロウ／カラム同時アクセスを実行させるための/ROW WITH COLUMN信号、ワード線ＷＬを活性化するための/ACTIVE信号（ロウ系コマンド）、読み出しや書き込み動作を実行するための信号（カラム系コマンド）を発生する。ここでは、書き込み動作を例に上げて/WRITE信号のみを記述する。/はバーを表し反転信号であることを示す。ラッチ回路１５は、/LOADに応答して、入力されたカラムアドレス及びデータをラッチするか否かを設定する。
【００３１】
第１端子及び第２端子を持つマルチプレクサ１６は、/ROW WITH COLUMNに応答して、その第１端子に入力される信号と第２端子に入力されるラッチ回路１５の出力（カラムアドレス及びデータ）のいずれかを選択してセレクタ１７に出力する。言い換えると、マルチプレクサ１６は、外部より入力されたカラムアドレス及びデータを通常動作（同時発行しない動作）として処理する場合と、ラッチ回路１５により予めラッチしたカラムアドレス及びデータを同時発行する動作として処理する場合とで、出力の切り替えを行う。
【００３２】
セレクタ１７は、ＡＮＤ回路２０からの制御信号ＣＬ２に応答して、マルチプレクサ１６から出力されるカラムアドレス及びデータを、列デコード回路１３及びデータ線ＤＬにそれぞれ出力するか否かを選択する。列デコード回路１３は、カラムアドレスをデコードして、メモリセルアレイ１１の列を選択するものであり、カラムアドレスに基づいてビット線ＢＬを選択する。
【００３３】
前記ＡＮＤ回路１９は、コマンド発生回路１８から出力される/ROW WITH COLUMNと/ACTIVEとで論理積演算を行い、その演算結果より制御信号ＣＬ１を出力する。前記ＡＮＤ回路２０は、コマンド発生回路１８から出力される/ROW WITH COLUMNと/WRITEとで論理積演算を行い、その演算結果より制御信号ＣＬ２を出力する。
【００３４】
次に、この第１の実施の形態の半導体記憶装置のロウ／カラム同時アクセス機能の動作例について説明する。
【００３５】
読み出しや書き込み等の動作では、行デコード回路１２と列デコード回路１３とによりそれぞれ選択されたワード線ＷＬとビット線ＢＬとの交点にあるメモリセルＭＣがアクセスされる。そして、コマンドに基づく動作命令により、前記メモリセルに対してデータの読み出しや書き込み等の動作が実行される。ただし、書き込み動作時には、外部から入力された書き込みデータがデータ線を介して入力される。
【００３６】
バンクインターリーブ時のロウ／カラム同時アクセス機能は、あるバンクでカラム系動作を実行すると同時に、別のバンクでロウ系動作を実行する機能である。このため、カラム系動作のためのカラムアドレス及びデータと、ロウ系動作のためのロウアドレスの同時発行が必要となる。このようなロウ／カラム同時アクセス機能の動作は、書き込みのページ動作を例に取ると次のようになる。
【００３７】
図２（ａ）、（ｂ）は、ロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。図２（ａ）における、BANK＃０、BANK＃１は半導体記憶装置が有する２つのバンクを示す。/ACTIVE、/PRECHAGE、/WRITE、/LOADは、入力端子ＩＮ２に入力されるコマンドＣＭに基づいて、コマンド発生回路１８から出力されるコマンドを示す。/はバーを表し反転信号であることを示す。ロウバンク選択信号は、入力端子ＩＮ１に入力されるロウアドレスの一部のビットにより供給される。カラムバンク選択信号は、入力端子ＩＮ１に入力されるカラムアドレス及びデータの一部のビットにより供給される。図２（ａ）におけるロウアドレス、カラムアドレス、データは、入力端子ＩＮ１に入力される信号を示す。
【００３８】
図２（ｂ）におけるカラムアドレス、データは、ラッチ回路１５にラッチされ、さらにマルチプレクサ１６に選択されて出力される信号を示す。/ROW WITH COLUMNは、入力端子ＩＮ２に入力されるコマンドに基づいて、コマンド発生回路１８から出力されるコマンドを示す。
【００３９】
まず、動作の概要を述べる。図２（ａ）、（ｂ）に示すタイミングチャートより、異なるバンクでロウ系動作とカラム系動作が同時に実行されているサイクルはＴ９、Ｔ１５の２箇所ある。サイクルＴ９では、BANK＃０で書き込み（Wt）の動作、BANK＃１で活性化（Act）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＢａで選択し、また列（カラム）側のアドレスはＣＡｅで選択、書き込みのデータはＡｅである。サイクルＴ１５では、BANK＃０で活性化（Act）の動作、BANK＃１で書き込み（Wt）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＡｂで選択し、また列（カラム）側のアドレスはＣＢｃで選択、書き込みのデータはＢｃである。
【００４０】
図２（ａ）に示すように、サイクルＴ４でコマンド発生回路１８から/LOAD信号を発生させ、ラッチ回路１５にカラムアドレスＣＡｅ及びデータＡｅをラッチしておく。そして、サイクルＴ９でコマンド発生回路１８から、ロウアドレス／カラムアドレス及びデータを同時発行するための/ROW WITH COLUMN信号を発生させる。これにより、入力端子ＩＮ１に入力されたロウアドレスＲＢａを発行させると同時に、予めラッチ回路１５にラッチした前記カラムアドレスＣＡｅ及びデータＡｅを発行させる。
【００４１】
また、サイクルＴ１２でコマンド発生回路１８から/LOAD信号を発生させ、ラッチ回路１５にカラムアドレスＣＢｃ及びデータＢｃをラッチしておく。そして、サイクルＴ１５でコマンド発生回路１８から、ロウアドレス／カラムアドレス及びデータを同時発行するための/ROW WITH COLUMN信号を発生させる。これにより、入力端子ＩＮ１に入力されたロウアドレスＲＡｂを発行させると同時に、予めラッチ回路１５にラッチした前記カラムアドレスＣＢｃ及びデータＢｃを発行させる。
【００４２】
次に、ロウ／カラム同時アクセス機能を実現するための動作を詳細に述べる。図２（ａ）に示すように、サイクルＴ１において、入力端子ＩＮ１にロウアドレスＲＡａが入力される。これと同時に、コマンド発生回路１８から活性化を指示する/ACTIVE信号の“Ｌ”がＡＮＤ回路１９に出力される。ＡＮＤ回路１９からは、セレクタ１４に出力を有効とする制御信号ＣＬ１の“Ｌ”が出力される。これにより、セレクタ１４は、ロウアドレスＲＡａを行デコード回路１２に出力する。このとき、ロウバンク選択信号が“Ｌ”であるため、BANK＃０が活性化（Act）の状態になる。セレクタ１４は、“Ｌ”が入力されたとき出力を有効とし、“Ｈ”が入力されたとき出力を無効とする。また、ロウバンク選択信号が“Ｌ”のときBANK＃０が選択され、“Ｈ”のときBANK＃１が選択される。
【００４３】
なお、ロウアドレスＲＡａは、マルチプレクサ１６の第１端子とラッチ回路１５にも入力される。マルチプレクサ１６には/ROW WITH COLUMN信号の“Ｈ”が入力されているため、マルチプレクサ１６は第１端子に入力されたロウアドレスＲＡａをセレクタ１７に出力する。しかし、コマンド発生回路１８からＡＮＤ回路２０に、/WRITE信号の“Ｈ”と/ROW WITH COLUMN信号の“Ｈ”が入力されているため、このＡＮＤ回路２０からセレクタ１７に制御信号ＣＬ２の“Ｈ”が入力される。よって、セレクタ１７は無効となり、ロウアドレスＲＡａは出力されない。セレクタ１７は、“Ｌ”が入力されたとき出力を有効とし、“Ｈ”が入力されたとき出力を無効とする。続いて、サイクルＴ２、Ｔ３において、BANK＃０はノンオペレーションの状態になる。
【００４４】
次に、サイクルＴ４において、入力端子ＩＮ１にカラムアドレスＣＡｅ及びデータＡｅが入力される。これと同時に、入力端子ＩＮ２に入力されるコマンドに基づいて、コマンド発生回路１８から/LOAD信号の“Ｌ”がラッチ回路１５に出力される。これにより、ラッチ回路１５にカラムアドレスＣＡｅ及びデータＡｅがラッチされる。なおこのとき、セレクタ１４にもカラムアドレスＣＡｅ及びデータＡｅが入力されるが、コマンド発生回路１８からＡＮＤ回路１９に出力される/ACTIVE信号と/ROW WITH COLUMN信号がともに“Ｈ”であるため、このＡＮＤ回路１９からセレクタ１４に制御信号ＣＬ１の“Ｈ”が入力される。よって、セレクタ１４は無効となり、カラムアドレスＣＡｅ及びデータＡｅは出力されない。
【００４５】
次に、サイクルＴ５〜Ｔ８において、入力端子ＩＮ１に入力されるカラムアドレスＣＡａ及びデータＡａ、ＣＡｂ及びＡｂ、ＣＡｃ及びＡｃ、ＣＡｄ及びＡｄがマルチプレクサ１６に順次入力される。これと同時に、コマンド発生回路１８から/ROW WITH COLUMNの“Ｈ”が出力され、マルチプレクサ１６、ＡＮＤ回路２０の第１端子に入力される。マルチプレクサ１６では、/ROW WITH COLUMNの“Ｈ”が入力されるため、その第１端子に入力されたカラムアドレス及びデータが選択されて、セレクタ１７に出力される。
【００４６】
このとき、ＡＮＤ回路２０の第１端子には/ROW WITH COLUMNの“Ｈ”が入力され、ＡＮＤ回路２０の第２端子にはコマンド発生回路１８から/WRITE信号の“Ｌ”が入力される。このため、ＡＮＤ回路２０からセレクタ１７に、出力を有効とする制御信号ＣＬ２の“Ｌ”が出力される。これにより、セレクタ１７は、カラムアドレスＣＡａ及びデータＡａ、ＣＡｂ及びＡｂ、ＣＡｃ及びＡｃ、ＣＡｄ及びＡｄを順次、列デコード回路１３に出力する。このとき、カラムバンク選択信号が“Ｌ”であるため、BANK＃０が書き込み（Wt）の状態になる。カラムバンク選択信号では、“Ｌ”のときBANK＃０が選択され、“Ｈ”のときBANK＃１が選択される。
【００４７】
次に、ロウ／カラム同時発行を行うサイクルＴ９においては次のようになる。図２（ａ）に示すように、サイクルＴ９において、入力端子ＩＮ１にロウアドレスＲＢａが入力される。これと同時に、コマンド発生回路１８から/ACTIVE信号の“Ｌ”がＡＮＤ回路１９に出力される。ＡＮＤ回路１９からは、セレクタ１４に出力を有効とする制御信号ＣＬ１の“Ｌ”が出力される。これにより、セレクタ１４は、ロウアドレスＲＢａを行デコード回路１２に出力する。このとき、ロウバンク選択信号が“Ｈ”であるため、BANK＃１が活性化（Act）の状態になる。
【００４８】
これと同時に、コマンド発生回路１８から/ROW WITH COLUMNの“Ｌ”が出力され、マルチプレクサ１６、ＡＮＤ回路２０の第１端子に入力される。マルチプレクサ１６では、/ROW WITH COLUMNの“Ｌ”が入力されるため、その第２端子に入力されるラッチ回路１５からの出力、すなわちカラムアドレスＣＡｅ及びデータＡｅが選択されて、セレクタ１７に出力される。このとき、ＡＮＤ回路２０の第１端子にはコマンド発生回路１８から/ROW WITH COLUMNの“Ｌ”が入力され、ＡＮＤ回路２０の第２端子にはコマンド発生回路１８から/WRITEの“Ｌ”のが入力される。このため、ＡＮＤ回路２０からセレクタ１７に、出力を有効とする制御信号ＣＬ２の“Ｌ”が出力される。これにより、セレクタ１７は、カラムアドレスＣＡｅ及びデータＡｅを列デコード回路１３に出力する。このとき、カラムバンク選択信号が“Ｌ”であるため、BANK＃０が書き込み（Wt）の状態になる。
【００４９】
その後、サイクルＴ１０においては、サイクルＴ５〜Ｔ８と同様に、入力端子ＩＮ１にカラムアドレスＣＡｆ及びデータＡｆが入力され、BANK＃０が書き込み（Wt）の状態になる。さらに、サイクルＴ１１においては、BANK＃０がプリチャージ（Prec）の状態になる。
【００５０】
次に、サイクルＴ１２において、サイクルＴ４と同様に、入力端子ＩＮ１にカラムアドレスＣＢｃ及びデータＢｃが入力される。これと同時に、入力端子ＩＮ２に入力されるコマンドに基づいて、コマンド発生回路１８から/LOAD信号の“Ｌ”がラッチ回路１５に出力される。これにより、ラッチ回路１５にカラムアドレスＣＢｃ及びデータＢｃがラッチされる。なおこのとき、セレクタ１４にもカラムアドレスＣＢｃ及びデータＢｃが入力されるが、コマンド発生回路１８からＡＮＤ回路１９に出力される/ACTIVE信号と/ROW WITH COLUMN信号がともに“Ｈ”であるため、このＡＮＤ回路１９からセレクタ１４に制御信号ＣＬ１の“Ｈ”が入力される。よって、セレクタ１４は無効となり、カラムアドレスＣＢｃ及びデータＢｃは出力されない。
【００５１】
次に、サイクルＴ１３、Ｔ１４においては、入力端子ＩＮ１に入力されるカラムアドレスＣＢａ及びデータＢａ、ＣＢｂ及びＢｂがマルチプレクサ１６に順次入力される。これと同時に、コマンド発生回路１８から/ROW WITH COLUMNの“Ｈ”が出力され、マルチプレクサ１６、ＡＮＤ回路２０の第１端子に入力される。マルチプレクサ１６では、/ROW WITH COLUMNの“Ｈ”が入力されるため、その第１端子に入力されたカラムアドレス及びデータが選択されて、セレクタ１７に出力される。
【００５２】
このとき、ＡＮＤ回路２０の第１端子にはコマンド発生回路１８から/ROW WITH COLUMNの“Ｈ”が入力され、ＡＮＤ回路２０の第２端子にはコマンド発生回路１８から/WRITE信号の“Ｌ”が入力される。このため、ＡＮＤ回路２０からセレクタ１７に、出力を有効とする制御信号ＣＬ２の“Ｌ”が出力される。これにより、セレクタ１７は、カラムアドレスＣＢａ及びデータＢａ、ＣＢｂ及びＢｂを順次、列デコード回路１３に出力する。このとき、カラムバンク選択信号が“Ｈ”であるため、BANK＃１が書き込み（Wt）の状態になる。
【００５３】
次に、ロウ／カラム同時発行を行うサイクルＴ１５においては次のようになる。図２（ａ）に示すように、サイクルＴ１５において、入力端子ＩＮ１にロウアドレスＲＡｂが入力される。これと同時に、コマンド発生回路１８から/ACTIVE信号の“Ｌ”がＡＮＤ回路１９に出力される。ＡＮＤ回路１９からは、セレクタ１４に出力を有効とする制御信号ＣＬ１の“Ｌ”が出力される。これにより、セレクタ１４は、ロウアドレスＲＡｂを行デコード回路１２に出力する。このとき、ロウバンク選択信号が“Ｌ”であるため、BANK＃０が活性化（Act）の状態になる。
【００５４】
これと同時に、コマンド発生回路１８から/ROW WITH COLUMNの“Ｌ”が出力され、マルチプレクサ１６、ＡＮＤ回路２０の第１端子に入力される。マルチプレクサ１６では、/ROW WITH COLUMNの“Ｌ”が入力されるため、その第２端子に入力されるラッチ回路１５からの出力、すなわちカラムアドレスＣＢｃ及びデータＢｃが選択されて、セレクタ１７に出力される。このとき、ＡＮＤ回路２０の第１端子にはコマンド発生回路１８から/ROW WITH COLUMNの“Ｌ”が入力され、ＡＮＤ回路２０の第２端子にはコマンド発生回路１８から/WRITEの“Ｌ”のが入力される。このため、ＡＮＤ回路２０からセレクタ１７に、出力を有効とする制御信号の“Ｌ”が出力される。これにより、セレクタ１７は、カラムアドレスＣＢｃ及びデータＢｃを列デコード回路１３に出力する。このとき、カラムバンク選択信号が“Ｈ”であるため、BANK＃１が書き込み（Wt）の状態になる。
【００５５】
その後、サイクルＴ１６、Ｔ１７においては、サイクルＴ１３、Ｔ１４と同様に、入力端子ＩＮ１にカラムアドレスＣＢｄ及びデータＢｄ、…が入力され、BANK＃１が書き込み（Wt）の状態になる。
【００５６】
上述したような動作により、図１に示すような少数のピンしか持たない半導体記憶装置においても、ロウアドレス／カラムアドレス及びデータを同時発行するロウ／カラム同時アクセス機能の動作を実現できる。
【００５７】
以上説明したようにこの第１の実施の形態によれば、前動作サイクルで予め必要なカラムアドレス及びデータをラッチしておき、現動作サイクルで入力されるロウアドレスと同時に、ラッチした前記カラムアドレス及びデータを発行することにより、アドレスマルチプレクスした場合のように少数のピン数でロウ／カラム同時アクセス機能の動作が実現できる。
【００５８】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体記憶装置について説明する。
【００５９】
図３は、この発明の第２の実施の形態の半導体記憶装置の構成を示す回路図である。前記第１の実施の形態は、カラムアドレス及びデータを予めラッチしておいて、同時発行させる構成であった。この第２の実施の形態は、ロウアドレスを予めラッチしておいて、その後に同時発行させる構成にしたものである。
【００６０】
この半導体記憶装置は、メモリセルＭＣが行及び列のマトリクス状に配列されたメモリセルアレイ１１と、入力されるロウアドレスからワード線ＷＬを選択する行デコード回路１２と、入力されるカラムアドレスからビット線ＢＬを選択する列デコード回路１３と、入力端子ＩＮ１に入力されたロウアドレスをラッチするラッチ回路２１と、入力端子ＩＮ１に入力されたロウアドレスと前記ラッチ回路２１から出力されるロウアドレスとを受け取り、いずれかを選択して出力するマルチプレクサ２２と、前記マルチプレクサ２２から受け取った信号を行デコード回路１２に出力するか否かを選択するセレクタ１４とを有している。
【００６１】
さらに、この半導体記憶装置は、入力端子ＩＮ１に入力されたカラムアドレス及びデータを列デコード回路１３に出力するか否かを選択するセレクタ１７とを有している。
【００６２】
さらに、半導体記憶装置は、入力端子ＩＮ２に入力されるコマンドを受け取り、各種のコマンドを発生するコマンド発生回路１８と、ロウ系動作及びカラム系動作を同時に開始するときに発行される同時発行コマンドとロウ系コマンドとでＡＮＤ演算を取るＡＮＤ回路１９と、前記同時発行コマンドとカラム系コマンドとでＡＮＤ演算を取るＡＮＤ回路２０とを有している。
【００６３】
前記メモリセルアレイ１１は、ワード線ＷＬとビット線ＢＬとの交点に所定容量の正規のメモリセルＭＣを行及び列のマトリクス状に配列して構成されている。このメモリセルアレイ１１には、Ｎraビットのロウアドレスと、Ｎcaビットのカラムアドレスとで表される２次元のアドレス空間が割り付けられている。ロウアドレス及びカラムアドレスのビット数は、メモリセルアレイ１１の記憶容量に応じて定められる。入力端子ＩＮ１には、Ｎraビットのロウアドレス、またはＮcaビットのカラムアドレス及びＮdビットのデータが入力される。入力端子ＩＮ１は、Ｎraビットまたは（Ｎca＋Ｎd）ビットのうち、大きいほうのビット数（Ｎｍｘ）を送信可能なピン数を有している。
【００６４】
前記セレクタ１７は、ＡＮＤ回路２０からの制御信号ＣＬ１に応答して、カラムアドレス及びデータを列デコード回路１３及びデータ線ＤＬにそれぞれ出力するか否かを選択する。列デコード回路１３は、カラムアドレスをデコードして、メモリセルアレイ１１の列を選択するものであり、カラムアドレスに基づいてビット線ＢＬを選択する。
【００６５】
入力端子ＩＮ２には、Ｎcmビットのコマンドが入力される。前記コマンド発生回路１８は、Ｎcmビットのコード化されたコマンドをデコードし、ラッチ回路２１にロウアドレスをラッチさせるための/LOAD信号や、ロウ／カラム同時アクセスを実行させるための/COLUMN WITH ROW信号、ワード線ＷＬを活性化するための/ACTIVE信号（ロウ系コマンド）、読み出しや書き込み動作を実行するための信号（カラム系コマンド）を発生する。ここでは、書き込み動作を例に上げて/WRITE信号のみを記述する。ラッチ回路２１は、/LOADに応答して、入力されたロウアドレスをラッチするか否かを設定する。
【００６６】
第１端子及び第２端子を持つマルチプレクサ２２は、/COLUMN WITH ROWに応答して、その第１端子に入力される信号と第２端子に入力されるラッチ回路２１の出力（ロウアドレス）のいずれかを選択してセレクタ１４に出力する。言い換えると、マルチプレクサ２２は、外部より入力されたロウアドレスを通常動作（同時発行しない動作）として処理する場合と、ラッチ回路２１により予めラッチしたロウアドレスを同時発行する動作として処理する場合とで、出力の切り替えを行う。
【００６７】
セレクタ１４は、ＡＮＤ回路１９からの制御信号ＣＬ１に応答して、マルチプレクサ２２から出力されるロウアドレスを、行デコード回路１２に出力するか否かを選択する。行デコード回路１２は、ロウアドレスをデコードして、メモリセルアレイ１１の行を選択するためのものであり、ロウアドレスに基づいてワード線ＷＬを選択する。
【００６８】
前記ＡＮＤ回路１９は、コマンド発生回路１８から出力される/COLUMN WITH ROWと/ACTIVEとで論理積演算を行い、その演算結果より制御信号ＣＬ１を出力する。前記ＡＮＤ回路２０は、コマンド発生回路１８から出力される/COLUMN WITH ROWと/WRITEとで論理積演算を行い、その演算結果より制御信号ＣＬ２を出力する。
【００６９】
次に、この第２の実施の形態の半導体記憶装置のロウ／カラム同時アクセス機能の動作例について説明する。
【００７０】
前記第１の実施の形態と同様に、バンクインターリーブ時のロウ／カラム同時アクセス機能は、あるバンクでカラム系動作を実行すると同時に、別のバンクでロウ系動作を実行する機能である。このため、カラム系動作のためのカラムアドレス及びデータと、ロウ系動作のためのロウアドレスの同時発行が必要となる。このようなロウ／カラム同時アクセス機能の動作は、書き込みのページ動作を例に取ると次のようになる。
【００７１】
図４（ａ）、（ｂ）は、ロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。前記第１の実施の形態と同様に、図４（ａ）における、BANK＃０、BANK＃１は半導体記憶装置が有する２つのバンクを示す。/ACTIVE、/PRECHAGE、/WRITE、/LOADは、入力端子ＩＮ２に入力されるコマンドＣＭに基づいて、コマンド発生回路１８から出力されるコマンドを示す。/はバーを表し反転信号であることを示す。ロウバンク選択信号は、入力端子ＩＮ１に入力されるロウアドレスの一部のビットにより供給される。カラムバンク選択信号は、入力端子ＩＮ１に入力されるカラムアドレス及びデータの一部のビットにより供給される。図４（ａ）におけるロウアドレス、カラムアドレス、データは、入力端子ＩＮ１に入力される信号を示す。
【００７２】
図４（ｂ）におけるロウアドレスは、ラッチ回路２１にラッチされ、さらにマルチプレクサ２２に選択されて出力される信号を示す。/COLUMN WITH ROWは、入力端子ＩＮ２に入力されるコマンドに基づいて、コマンド発生回路１８から出力されるコマンドを示す。
【００７３】
前記第１の実施の形態における動作と同様に動作する部分の説明は省略し、異なる部分の動作のみを以下に記述する。図４（ａ）、（ｂ）に示すタイミングチャートより、異なるバンクでロウ系動作とカラム系動作が同時に実行されているサイクルはＴ９、Ｔ１５の２箇所ある。サイクルＴ９では、BANK＃０で書き込み（Wt）の動作、BANK＃１で活性化（Act）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＢａで選択し、また列（カラム）側のアドレスはＣＡｅで選択、書き込みのデータはＡｅである。サイクルＴ１５では、BANK＃０で活性化（Act）の動作、BANK＃１で書き込み（Wt）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＡｂで選択し、また列（カラム）側のアドレスはＣＢｃで選択、書き込みのデータはＢｃである。
【００７４】
図４（ａ）に示すように、サイクルＴ４でコマンド発生回路１８から/LOAD信号を発生させ、ラッチ回路２１にロウアドレスＲＢａをラッチしておく。そして、サイクルＴ９でコマンド発生回路１８から、ロウアドレス／カラムアドレス及びデータを同時発行するための/COLUMN WITH ROW信号を発生させる。これにより、入力端子ＩＮ１に入力されたカラムアドレスＣＡｅ及びデータＡｅを発行させると同時に、予めラッチ回路２１にラッチした前記ロウアドレスＲＢａを発行させる。
【００７５】
また、サイクルＴ１２でコマンド発生回路１８から/LOAD信号を発生させ、ラッチ回路２１にロウアドレスＲＡｂをラッチしておく。そして、サイクルＴ１５でコマンド発生回路１８から、ロウアドレス／カラムアドレス及びデータを同時発行するための/COLUMN WITH ROW信号を発生させる。これにより、入力端子ＩＮ１に入力されたカラムアドレスＣＢｃ及びデータＢｃを発行させると同時に、予めラッチ回路２１にラッチした前記ロウアドレスＲＡｂを発行させる。
【００７６】
上述したような動作により、図３に示すような少数のピンしか持たず、ロウアドレスをラッチするような構成を有する半導体記憶装置においても、ロウアドレス／カラムアドレス及びデータを同時発行するロウ／カラム同時アクセス機能の動作を実現できる。
【００７７】
以上説明したようにこの第２の実施の形態によれば、前動作サイクルで予め必要なロウアドレスをラッチしておき、現動作サイクルで入力されるカラムアドレス及びデータと同時に、ラッチした前記ロウアドレスを発行することにより、アドレスマルチプレクスした場合のように少ないピン数でロウ／カラム同時アクセス機能の動作が実現できる。
【００７８】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体記憶装置について説明する。
【００７９】
図５は、この発明の第３の実施の形態の半導体記憶装置の構成を示す回路図である。この第３の実施の形態の半導体記憶装置は、ロウ／カラム同時アクセス機能の動作をテストすることを目的とした構成となっている。
【００８０】
この半導体記憶装置は、メモリセルＭＣが行及び列のマトリクス状に配列されたメモリセルアレイ１１と、入力されるロウアドレスからワード線ＷＬを選択する行デコード回路１２と、入力されるカラムアドレスからビット線ＢＬを選択する列デコード回路１３と、入力端子ＩＮ１に入力されたロウテストアドレス（テストパス）と通常のロウアドレス（ノーマルパス３１ａ）とを受け取り、いずれかを選択して出力するマルチプレクサ３１と、前記マルチプレクサ３１から出力されたロウアドレスを受け取り、このロウアドレスを行デコード回路１２に出力するか否かを選択するセレクタ１４とを有している。
【００８１】
さらに、この半導体記憶装置は、入力端子ＩＮ１に入力されたカラムテストアドレス及びテストデータをラッチするラッチ回路１５と、入力端子ＩＮ１に入力されたカラムテストアドレス及びテストデータと前記ラッチ回路１５から出力されるカラムテストアドレス及びテストデータとを受け取り、いずれかを選択して出力するマルチプレクサ１６と、前記マルチプレクサ１６から出力されたカラムテストアドレス（テストパス）と通常のカラムアドレス（ノーマルパス３２ａ）とを受け取り、いずれかを選択して出力するマルチプレクサ３２と、前記マルチプレクサ１６から出力されたテストデータ（テストパス）と通常のデータ（ノーマルパス３３ａ）とを受け取り、いずれかを選択して出力するマルチプレクサ３３と、前記マルチプレクサ３２から受け取ったカラムアドレスを列デコード回路１３に出力するか否か、及び前記マルチプレクサ３３から受け取ったデータをデータ線ＤＬに出力するか否かを選択するセレクタ１７とを有している。
【００８２】
さらに、半導体記憶装置は、入力端子ＩＮ２に入力されるコマンドを受け取り、各種のコマンドを発生するコマンド発生回路１８と、ロウ系動作及びカラム系動作を同時に開始するときに発行される同時発行コマンドとロウ系コマンドとでＡＮＤ演算を取るＡＮＤ回路１９と、前記同時発行コマンドとカラム系コマンドとでＡＮＤ演算を取るＡＮＤ回路２０とを有している。
【００８３】
前記メモリセルアレイ１１は、ワード線ＷＬとビット線ＢＬとの交点に所定容量の正規のメモリセルＭＣを行及び列のマトリクス状に配列して構成されている。このメモリセルアレイ１１には、Ｎraビットのロウアドレスと、Ｎcaビットのカラムアドレスとで表される２次元のアドレス空間が割り付けられている。ロウアドレス及びカラムアドレスのビット数は、メモリセルアレイ１１の記憶容量に応じて定められる。入力端子ＩＮ１には、Ｎraビットのロウテストアドレス、またはＮcaビットのカラムテストアドレス及びＮdビットのテストデータが入力される。入力端子ＩＮ１は、Ｎraビット、またはＮca＋Ｎdビットのうち、大きいほうのビット数（Ｎｍｘ）を送信可能なピン数を有している。
【００８４】
第１端子及び第２端子を持つマルチプレクサ３１は、テストモード用の制御信号/TM（TMバー）に応答して、その第１端子に入力されるロウテストアドレスと、第２端子に入力されるノーマルパス３１ａの出力（ロウアドレス）のいずれかを選択してセレクタ１４に出力する。前記セレクタ１４は、ＡＮＤ回路１９からの制御信号ＣＬ１に応答して、マルチプレクサ３１から出力されるロウテストアドレスまたはロウアドレスを行デコード回路１２に出力するか否かを選択する。行デコード回路１２は、ロウテストアドレスまたはロウアドレスをデコードして、メモリセルアレイ１１の行を選択するためのものであり、ロウテストアドレスまたはロウアドレスに基づいてワード線ＷＬを選択する。
【００８５】
入力端子ＩＮ２には、Ｎcmビットのコマンドが入力される。前記コマンド発生回路１８は、Ｎcmビットのコード化されたコマンドをデコードし、ラッチ回路１５にカラムテストアドレス及びテストデータをラッチさせるための/LOAD信号や、ロウ／カラム同時アクセスを実行させるための/ROW WITH COLUMN信号、ワード線ＷＬを活性化するための/ACTIVE信号（ロウ系コマンド）、読み出しや書き込み動作を実行するための信号（カラム系コマンド）を発生する。ここでは、書き込み動作を例に上げて/WRITE信号のみを記述する。ラッチ回路１５は、/LOADに応答して、入力されたカラムテストアドレス及びテストデータをラッチするか否かを設定する。
【００８６】
第１端子及び第２端子を持つマルチプレクサ１６は、/ROW WITH COLUMNに応答して、その第１端子に入力されるカラムテストアドレス及びテストデータと第２端子に入力されるラッチ回路１５の出力（カラムテストアドレス及びテストデータ）のいずれかを選択してマルチプレクサ３２及びマルチプレクサ３３に出力する。言い換えると、マルチプレクサ１６は、外部より入力されたカラムテストアドレス及びテストデータを通常動作（同時発行しない動作）として処理する場合と、ラッチ回路１５により予めラッチしたカラムテストアドレス及びテストデータを同時発行する動作として処理する場合とで、出力の切り替えを行う。
【００８７】
第１端子及び第２端子を持つマルチプレクサ３２は、テストモード用の制御信号/TM（TMバー）に応答して、その第１端子に入力されるカラムテストアドレスと、第２端子に入力されるノーマルパス３２ａの出力（カラムアドレス）のいずれかを選択してセレクタ１７に出力する。第１端子及び第２端子を持つマルチプレクサ３３は、テストモード用の制御信号/TM（TMバー）に応答して、その第１端子に入力されるテストデータと、第２端子に入力されるノーマルパス３３ａの出力（データ）のいずれかを選択してセレクタ１７に出力する。
【００８８】
セレクタ１７は、ＡＮＤ回路２０からの制御信号ＣＬ２に応答して、マルチプレクサ３２及びマルチプレクサ３３から出力される信号を、列デコード回路１３及びデータ線ＤＬにそれぞれ出力するか否かを選択する。列デコード回路１３は、カラムテストアドレスまたはカラムアドレスをデコードして、メモリセルアレイ１１の列を選択するものであり、カラムテストアドレスまたはカラムアドレスに基づいてビット線ＢＬを選択する。
【００８９】
前記ＡＮＤ回路１９は、コマンド発生回路１８から出力される/ROW WITH COLUMNと/ACTIVEとで論理積演算を行い、その演算結果より制御信号ＣＬ１を出力する。前記ＡＮＤ回路２０は、コマンド発生回路１８から出力される/ROW WITH COLUMNと/WRITEとで論理積演算を行い、その演算結果より制御信号ＣＬ２を出力する。
【００９０】
次に、この第３の実施の形態の半導体記憶装置のロウ／カラム同時アクセス機能の動作例について説明する。
【００９１】
前記第１の実施の形態と同様に、バンクインターリーブ時のロウ／カラム同時アクセス機能は、あるバンクでカラム系動作を実行すると同時に、別のバンクでロウ系動作を実行する機能である。このため、カラム系動作のためのカラムアドレス及びデータと、ロウ系動作のためのロウアドレスの同時発行が必要となる。このようなロウ／カラム同時アクセス機能の動作は、書き込みのページ動作を例に取ると次のようになる。
【００９２】
図６（ａ）、（ｂ）は、ロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。前記第１の実施の形態と同様に、図６（ａ）における、BANK＃０、BANK＃１は半導体記憶装置が有する２つのバンクを示す。/TM、/ACTIVE、/PRECHAGE、/WRITE、/LOADは、入力端子ＩＮ２に入力されるコマンドＣＭに基づいて、コマンド発生回路１８から出力されるコマンドを示す。/はバーを表し反転信号であることを示す。ロウバンク選択信号は、入力端子ＩＮ１に入力されるロウアドレスの一部のビットにより供給される。カラムバンク選択信号は、入力端子ＩＮ１に入力されるカラムアドレス及びデータの一部のビットにより供給される。図６（ａ）におけるロウテストアドレス、カラムテストアドレス、テストデータは、入力端子ＩＮ１に入力される信号を示す。
【００９３】
図６（ｂ）におけるカラムテストアドレスは、ラッチ回路１５にラッチされ、さらにマルチプレクサ１６に選択されて出力される信号を示す。/ROW WITH COLUMNは、入力端子ＩＮ２に入力されるコマンドに基づいて、コマンド発生回路１８から出力されるコマンドを示す。
【００９４】
図６（ａ）、（ｂ）に示すタイミングチャートより、異なるバンクでロウ系動作とカラム系動作が同時に実行されているサイクルはＴ９、Ｔ１５の２箇所ある。サイクルＴ９では、BANK＃０で書き込み（Wt）の動作、BANK＃１で活性化（Act）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＢａで選択し、また列（カラム）側のアドレスはＣＡｅで選択、書き込みのデータはＡｅである。サイクルＴ１５では、BANK＃０で活性化（Act）の動作、BANK＃１で書き込み（Wt）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＡｂで選択し、また列（カラム）側のアドレスはＣＢｃで選択、書き込みのデータはＢｃである。
【００９５】
前記第１の実施の形態における動作と同様に動作する部分の説明は省略し、異なる部分の動作のみを以下に記述する。
【００９６】
図６（ａ）に示すように、サイクルＴ１でテストモード用の制御信号/TMが“Ｌ”となり、動作はテストモードの状態に入る。サイクルＴ４でコマンド発生回路１８から/LOAD信号を発生させ、ラッチ回路１５にカラムテストアドレスＣＡｅ及びテストデータＡｅをラッチしておく。そして、サイクルＴ９でコマンド発生回路１８から、ロウテストアドレス／カラムテストアドレス及びテストデータを同時発行するための/ROW WITH COLUMN信号を発生させる。これにより、入力端子ＩＮ１に入力されたロウテストアドレスＲＢａを発行させると同時に、図６（ｂ）に示すように、予めラッチ回路１５にラッチした前記カラムテストアドレスＣＡｅ及びテストデータＡｅを発行させる。
【００９７】
また、サイクルＴ１２でコマンド発生回路１８から/LOAD信号を発生させ、ラッチ回路１５にカラムテストアドレスＣＢｃ及びテストデータＢｃをラッチしておく。そして、サイクルＴ１５でコマンド発生回路１８から、ロウテストアドレス／カラムテストアドレス及びテストデータを同時発行するための/ROW WITH COLUMN信号を発生させる。これにより、入力端子ＩＮ１に入力されたロウテストアドレスＲＡｂを発行させると同時に、図６（ｂ）に示すように、予めラッチ回路１５にラッチした前記カラムテストアドレスＣＢｃ及びテストデータＢｃを発行させる。
【００９８】
上述したような構成により、特にテストピン数の低減が要求されるメモリ混載ロジックＬＳＩにおいても、ロウアドレス／カラムアドレス及びデータを同時発行するロウ／カラム同時アクセス機能の動作を実現できる。
【００９９】
以上説明したようにこの第３の実施の形態によれば、前動作サイクルで予め必要なカラムアドレス及びデータをラッチしておき、現動作サイクルで入力されるロウアドレスと同時に、ラッチした前記カラムアドレス及びデータを発行することにより、アドレスマルチプレクスした場合のように少ないピン数でロウ／カラム同時アクセス機能の動作が実現できる。
【０１００】
［第４の実施の形態］
次に、この発明の第４の実施の形態の半導体記憶装置について説明する。
【０１０１】
図７は、この発明の第４の実施の形態の半導体記憶装置の構成を示す回路図である。この第４の実施の形態の半導体記憶装置は、前記第３の実施の形態と同様に、ロウ／カラム同時アクセス機能の動作をテストすることを目的とした構成となっている。
【０１０２】
この半導体記憶装置は、メモリセルＭＣが行及び列のマトリクス状に配列されたメモリセルアレイ１１と、入力されるロウアドレスからワード線ＷＬを選択する行デコード回路１２と、入力されるカラムアドレスからビット線ＢＬを選択する列デコード回路１３と、入力端子ＩＮ１に入力されたロウテストアドレスをラッチするラッチ回路２１と、入力端子ＩＮ１に入力されたロウテストアドレスと前記ラッチ回路２１から出力されるロウテストアドレスとを受け取り、いずれかを選択して出力するマルチプレクサ２２と、前記マルチプレクサ２２から出力されたロウテストアドレスと（テストパス）と通常のロウアドレス（ノーマルパス３１ａ）とを受け取り、いずれかを選択して出力するマルチプレクサ３１と、前記マルチプレクサ３１から出力されたロウアドレスを受け取り、このロウアドレスを行デコード回路１２に出力するか否かを選択するセレクタ１４とを有している。
【０１０３】
さらに、この半導体記憶装置は、入力端子ＩＮ１に入力されたカラムテストアドレス（テストパス）と通常のカラムアドレス（ノーマルパス３２ａ）とを受け取り、いずれかを選択して出力するマルチプレクサ３２と、入力端子ＩＮ１に入力されたテストデータ（テストパス）と通常のデータ（ノーマルパス３３ａ）とを受け取り、いずれかを選択して出力するマルチプレクサ３３と、前記マルチプレクサ３２から受け取ったカラムアドレスを列デコード回路１３に出力するか否か、及び前記マルチプレクサ３３から受け取ったデータをデータ線ＤＬに出力するか否かを選択するセレクタ１７とを有している。
【０１０４】
さらに、半導体記憶装置は、入力端子ＩＮ２に入力されるコマンドを受け取り、各種のコマンドを発生するコマンド発生回路１８と、ロウ系動作及びカラム系動作を同時に開始するときに発行される同時発行コマンドとロウ系コマンドとでＡＮＤ演算を取るＡＮＤ回路１９と、前記同時発行コマンドとカラム系コマンドとでＡＮＤ演算を取るＡＮＤ回路２０とを有している。
【０１０５】
前記メモリセルアレイ１１は、ワード線ＷＬとビット線ＢＬとの交点に所定容量の正規のメモリセルＭＣを行及び列のマトリクス状に配列して構成されている。このメモリセルアレイ１１には、Ｎraビットのロウアドレスと、Ｎcaビットのカラムアドレスとで表される２次元のアドレス空間が割り付けられている。ロウアドレス及びカラムアドレスのビット数は、メモリセルアレイ１１の記憶容量に応じて定められる。入力端子ＩＮ１には、Ｎraビットのロウテストアドレス、またはＮcaビットのカラムテストアドレス及びＮdビットのテストデータが入力される。入力端子ＩＮ１は、ＮraビットまたはＮca＋Ｎdビットのうち、大きいほうのビット数（Ｎｍｘ）を送信可能なピン数を有している。
【０１０６】
第１端子及び第２端子を持つマルチプレクサ３２は、テストモード用の制御信号/TM（TMバー）に応答して、その第１端子に入力されるカラムテストアドレスと、第２端子に入力されるノーマルパス３２ａの出力（カラムアドレス）のいずれかを選択してセレクタ１７に出力する。第１端子及び第２端子を持つマルチプレクサ３３は、テストモード用の制御信号/TM（TMバー）に応答して、その第１端子に入力されるテストデータと、第２端子に入力されるノーマルパス３３ａの出力（データ）のいずれかを選択してセレクタ１７に出力する。
【０１０７】
セレクタ１７は、ＡＮＤ回路２０からの制御信号ＣＬ２に応答して、マルチプレクサ３２及びマルチプレクサ３３から出力される信号を、列デコード回路１３及びデータ線ＤＬにそれぞれ出力するか否かを選択する。列デコード回路１３は、カラムテストアドレスまたはカラムアドレスをデコードして、メモリセルアレイ１１の列を選択するものであり、カラムテストアドレスまたはカラムアドレスに基づいてビット線ＢＬを選択する。
【０１０８】
入力端子ＩＮ２には、Ｎcmビットのコマンドが入力される。前記コマンド発生回路１８は、Ｎcmビットのコード化されたコマンドをデコードし、ラッチ回路２１にロウテストアドレスをラッチさせるための/LOAD信号や、ロウ／カラム同時アクセスを実行させるための/COLUMN WITH ROW信号、ワード線ＷＬを活性化するための/ACTIVE信号（ロウ系コマンド）、読み出しや書き込み動作を実行するための信号（カラム系コマンド）を発生する。ここでは、書き込み動作を例に上げて/WRITE信号のみを記述する。ラッチ回路２１は、/LOADに応答して、入力されたロウテストアドレスをラッチするか否かを設定する。
【０１０９】
第１端子及び第２端子を持つマルチプレクサ２２は、/COLUMN WITH ROWに応答して、その第１端子に入力されるロウテストアドレスと、第２端子に入力されるラッチ回路２１の出力（ロウテストアドレス）のいずれかを選択してマルチプレクサ３１に出力する。言い換えると、マルチプレクサ２２は、外部より入力されたロウテストアドレスを通常動作（同時発行しない動作）として処理する場合と、ラッチ回路２１により予めラッチしたロウテストアドレスを同時発行する動作として処理する場合とで、出力の切り替えを行う。
【０１１０】
第１端子及び第２端子を持つマルチプレクサ３１は、テストモード用の制御信号/TM（TMバー）に応答して、その第１端子に入力されるロウテストアドレスと第２端子に入力されるノーマルパス３１ａの出力（ロウアドレス）のいずれかを選択してセレクタ１４に出力する。前記セレクタ１４は、ＡＮＤ回路１９からの制御信号ＣＬ１に応答して、マルチプレクサ３１から出力されるロウテストアドレスまたはロウアドレスを行デコード回路１２に出力するか否かを選択する。行デコード回路１２は、ロウテストアドレスまたはロウアドレスをデコードして、メモリセルアレイ１１の行を選択するためのものであり、ロウテストアドレスまたはロウアドレスに基づいてワード線ＷＬを選択する。
【０１１１】
前記ＡＮＤ回路１９は、コマンド発生回路１８から出力される/COLUMN WITH ROWと/ACTIVEとで論理積演算を行い、その演算結果より制御信号ＣＬ１を出力する。前記ＡＮＤ回路２０は、コマンド発生回路１８から出力される/COLUMN WITH ROWと/WRITEとで論理積演算を行い、その演算結果より制御信号ＣＬ２を出力する。
【０１１２】
次に、この第４の実施の形態の半導体記憶装置のロウ／カラム同時アクセス機能の動作例について説明する。
【０１１３】
前記第２の実施の形態と同様に、バンクインターリーブ時のロウ／カラム同時アクセス機能は、あるバンクでカラム系動作を実行すると同時に、別のバンクでロウ系動作を実行する機能である。このため、カラム系動作のためのカラムアドレス及びデータと、ロウ系動作のためのロウアドレスの同時発行が必要となる。このようなロウ／カラム同時アクセス機能の動作は、書き込みのページ動作を例に取ると次のようになる。
【０１１４】
図８（ａ）、（ｂ）は、ロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。前記第２の実施の形態と同様に、図８（ａ）における、BANK＃０、BANK＃１は半導体記憶装置が有する２つのバンクを示す。/TM、/ACTIVE、/PRECHAGE、/WRITE、/LOADは、入力端子ＩＮ２に入力されるコマンドＣＭに基づいて、コマンド発生回路１８から出力されるコマンドを示す。/はバーを表し反転信号であることを示す。ロウバンク選択信号は、入力端子ＩＮ１に入力されるロウアドレスの一部のビットにより供給される。カラムバンク選択信号は、入力端子ＩＮ１に入力されるカラムアドレス及びデータの一部のビットにより供給される。図８（ａ）におけるロウテストアドレス、カラムテストアドレス、テストデータは、入力端子ＩＮ１に入力される信号を示す。
【０１１５】
図８（ｂ）におけるロウテストアドレスは、ラッチ回路２１にラッチされ、さらにマルチプレクサ２２に選択されて出力される信号を示す。/COLUMN WITH ROWは、入力端子ＩＮ２に入力されるコマンドに基づいて、コマンド発生回路１８から出力されるコマンドを示す。
【０１１６】
図８（ａ）、（ｂ）に示すタイミングチャートより、異なるバンクでロウ系動作とカラム系動作が同時に実行されているサイクルはＴ９、Ｔ１５の２箇所ある。サイクルＴ９では、BANK＃０で書き込み（Wt）の動作、BANK＃１で活性化（Act）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＢａで選択し、また列（カラム）側のアドレスはＣＡｅで選択、書き込みのデータはＡｅである。サイクルＴ１５では、BANK＃０で活性化（Act）の動作、BANK＃１で書き込み（Wt）の動作が行われている。このとき、行（ロウ）側のアドレスはＲＡｂで選択し、また列（カラム）側のアドレスはＣＢｃで選択、書き込みのデータはＢｃである。
【０１１７】
前記第２の実施の形態における動作と同様に動作する部分の説明は省略し、異なる部分の動作のみを以下に記述する。
【０１１８】
図８（ａ）に示すように、サイクルＴ１でテストモード用の制御信号/TMが“Ｌ”となり、動作はテストモードの状態に入る。サイクルＴ４でコマンド発生回路１８から/LOAD信号“Ｌ”を発生させ、ラッチ回路２１にロウテストアドレスＲＢａをラッチしておく。そして、サイクルＴ９でコマンド発生回路１８から、ロウテストアドレス／カラムテストアドレス及びテストデータを同時発行するための/COLUMN WITH ROW信号を発生させる。これにより、入力端子ＩＮ１に入力されたカラムテストアドレスＣＡｅ及びテストデータＡｅを発行させると同時に、図８（ｂ）に示すように、予めラッチ回路２１にラッチした前記ロウテストアドレスＲＢａを発行させる。
【０１１９】
また、サイクルＴ１２でコマンド発生回路１８から/LOAD信号を発生させ、ラッチ回路２１にロウテストアドレスＲＡｂをラッチしておく。そして、サイクルＴ１５でコマンド発生回路１８から、ロウテストアドレス／カラムテストアドレス及びテストデータを同時発行するための/COLUMN WITH ROW信号を発生させる。これにより、入力端子ＩＮ１に入力されたカラムテストアドレスＣＢｃ及びテストデータＢｃを発行させると同時に、図８（ｂ）に示すように、予めラッチ回路２１にラッチした前記ロウテストアドレスＲＡｂを発行させる。
【０１２０】
上述したような構成により、特にテストピン数の低減が要求されるメモリ混載ロジックＬＳＩにおいても、ロウアドレス／カラムアドレス及びデータを同時発行するロウ／カラム同時アクセス機能の動作を実現できる。
【０１２１】
以上説明したようにこの第４の実施の形態によれば、前動作サイクルで予め必要なロウアドレスをラッチしておき、現動作サイクルで入力されるカラムアドレス及びデータと同時に、ラッチした前記ロウアドレスを発行することにより、アドレスマルチプレクスした場合のように少ないピン数でロウ／カラム同時アクセス機能の動作が実現できる。
【０１２２】
【発明の効果】
以上述べたように本発明によれば、前動作サイクルで予め必要なアドレスまたはデータをラッチしておき、現動作サイクルで用いるアドレスまたはデータと同時に、ラッチした前記アドレスまたはデータを発行することにより、アドレスマルチプレクスした場合のように少数のピン数でロウ／カラム同時アクセス機能の動作が実現できる半導体記憶装置及びメモリ混載ロジックＬＳＩが提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体記憶装置の構成を示す回路図である。
【図２】前記半導体記憶装置におけるロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。
【図３】この発明の第２の実施の形態の半導体記憶装置の構成を示す回路図である。
【図４】前記半導体記憶装置におけるロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。
【図５】この発明の第３の実施の形態の半導体記憶装置の構成を示す回路図である。
【図６】前記半導体記憶装置におけるロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。
【図７】この発明の第４の実施の形態の半導体記憶装置の構成を示す回路図である。
【図８】前記半導体記憶装置におけるロウ／カラム同時アクセス機能の動作を示すタイミングチャートである。
【図９】従来の半導体記憶装置の第１の構成例を示すブロック図である。
【図１０】従来の半導体記憶装置の第２の構成例を示すブロック図である。
【符号の説明】
１１…メモリセルアレイ
１２…行デコード回路
１３…列デコード回路
１４…セレクタ
１５…ラッチ回路
１６…マルチプレクサ
１７…セレクタ
１８…コマンド発生回路
１９…ＡＮＤ回路
２０…ＡＮＤ回路
２１…ラッチ回路
２２…マルチプレクサ
３１…マルチプレクサ
３１ａ…ノーマルパス
３２…マルチプレクサ
３２ａ…ノーマルパス
３３…マルチプレクサ
３３ａ…ノーマルパス
ＢＬ…ビット線
ＤＬ…データ線
ＩＮ１…入力端子
ＩＮ２…入力端子
ＭＣ…メモリセル
ＷＬ…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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