(57)【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層の上方に形成された第２導電型のバッファ層と、
前記バッファ層の上に形成された第２導電型の高抵抗層と、
前記高抵抗層の上に形成された第１導電型のベース層と、
前記ベース層の表面領域に形成された高不純物濃度の第２導電型のソース層と、
前記ベース層に絶縁膜を介して形成されたゲート電極と、
前記ドレイン層とバッファ層の間に形成され、前記ドレイン層及びバッファ層より不純物濃度が低い低濃度層とを具備し、
前記ドレイン層の不純物総量は、５×１０１４ｃｍ−２以下であることを特徴とする半導体装置。
【請求項２】
第１導電型のドレイン層と、
前記ドレイン層の上方に形成された第２導電型のバッファ層と、
前記バッファ層の上に形成された第２導電型の高抵抗層と、
前記高抵抗層の上に形成された第１導電型のベース層と、
前記ベース層の表面領域に形成された高不純物濃度の第２導電型のソース層と、
前記ベース層に絶縁膜を介して形成されたゲート電極と、
前記ドレイン層に電位を供給するためのドレイン電極とを具備し、
前記ドレイン層は前記バッファ層側とドレイン電極側に不純物濃度の高い高濃度層を有し、これら高物濃度層の間に不純物濃度の低い低不濃度層を有することを特徴とする半導体装置。
【請求項３】
前記ドレイン層の不純物総量は、５×１０１４ｃｍ−２以下であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記低濃度層の導電型は、第１導電型、又は第２導電型であることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記低濃度層の膜厚は、０．５μｍ以上、３０μｍ以下であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記低濃度層の膜厚は、１μｍ以上、２０μｍ以下であることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記低濃度層の不純物濃度は、前記バッファ層の不純物濃度の１／５未満であることを特徴とする請求項４記載の半導体装置。
【請求項８】
前記低濃度層の不純物濃度は、１×１０１６ｃｍ−３以下であることを特徴とする請求項４記載の半導体装置。
【請求項９】
前記低濃度層の不純物の総量は、前記バッファ層の不純物総量の１／１０未満であることを特徴とする請求項４記載の半導体装置。
【請求項１０】
前記低濃度層と前記バッファ層との間にライフタイムが短い領域が設けられていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記低濃度層の内部にライフタイムが短い領域が設けられていることを特徴とする請求項２記載の半導体装置。
【請求項１２】
前記ゲート電極は、トレンチゲートであることを特徴とする請求項１又は２記載の半導体装置。
【請求項１３】
前記ゲート電極は、プレーナゲートであることを特徴とする請求項１又は２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧の半導体装置、例えばＩＧＢＴ（Insulating Gate Bi-polar Transistor）に関する。
【０００２】
【従来の技術】
ＩＧＢＴに関する技術は著しく進歩し、過去十数年の間にオン電圧の低電圧化とスイッチング速度の高速化が著しく進行した。例えば耐圧が６００Ｖ系のＩＧＢＴの場合、電流のフォールタイムが１００ｎｓ、電流密度が１５０Ａ／ｃｍ２、オン電圧が１．８Ｖ以下の製品が開発されている。しかし、さらなる低電圧化と高速化が要求されている。また、スイッチング速度の高速化に伴いノイズの低減も求められている。
【０００３】
オン電圧の低電圧化を実現する技術としては、トレンチゲートと薄いウェハを用いる技術がある。
【０００４】
図１９は、一般的な６００Ｖ系のＩＧＢＴの一例を示している。この例は、ｎ＋型のバッファ層を用いないノンパンチスルー構造である。このＩＧＢＴは、ｐ＋型のドレイン層１０１、１００μｍ程度の厚いｎ−型の高抵抗層１０２、ｐ型のベース層１０３、ソース領域１０４、トレンチゲート電極１０５を有している。このＩＧＢＴは、膜厚が薄いドレイン層１０１により、低注入のアノードを形成しているため、高抵抗層１０２のライフタイムを制御することなく、スイッチング速度の高速化を実現することができる。
【０００５】
図２０は、ＩＧＢＴの他の例を示しており、図１９と同一部分には同一符号を付している。このＩＧＢＴは、ｎ＋バッファ層１０６を有するパンチスルー構造とされている。ｎ＋バッファ層１０６及び高抵抗層１０２は、ｐ＋基板１０７上にエピタキシャル成長法により形成される。パンチスルー構造のＩＧＢＴの場合、厚いｐ＋基板１０７を用いて製造する。このため、ドレイン層１０１から高抵抗層１０２へのホールの注入効率を下げるためには、不純物濃度が高いｎ＋バッファ層１０６を用いるとともに、ウェハプロセスの終了後に電子線を照射してアニールする。このような構成とすることにより、ライフタイムを小さくすることができ、スイッチング速度を高速化できる。
【０００６】
パンチスルー構造のＩＧＢＴの場合、ｎ＋バッファ層１０６を用いているため、高抵抗層１０２を薄くすることができる。６００Ｖ系のＩＧＢＴにおいて、高抵抗層１０２の厚みは例えば５０μｍ程度である。パンチスルー構造のＩＧＢＴにおいて、ｐ＋基板１０７の厚みは、それ程重要ではなく、ウェハプロセスにおいてハンドリング可能な厚みとされる。具体的には、５００乃至６００μｍの基板が使用される。
【０００７】
このように、オン電圧を低電圧化するためには、パンチスルー構造が適している。しかし、このパンチスルー構造のＩＧＢＴは、次のような問題を有している。
【０００８】
【発明が解決しようとする課題】
（１）  スイッチング速度を高速化するためには、ライフタイムを小さくするか、ｐ＋ドレイン層１０１の注入効率を低下させる必要がある。しかし、パンチスルー構造のＩＧＢＴの場合、厚いｐ＋基板を用いているため、ドレイン層１０１の不純物の総量を低下させ、ホールの注入効率を低下させることが困難である。このため、ライフタイムを小さくせざるを得ない。しかし、ライフタイムを小さくすると、高抵抗層１０２中のキャリア濃度が低下する。パンチスルー構造のＩＧＢＴの場合、厚みが薄い高抵抗層１０２を用いているため、高抵抗層１０２の電圧降下が大きくなり、オン電圧の低電圧化が困難となる。したがって、パンチスルー構造のＩＧＢＴの場合、スイッチング速度を高速化することが容易ではない。
【０００９】
（２）  パンチスルー構造の場合、電流のターンオフ時に電圧が印加されて高抵抗層１０２内に伸びた空乏層は、ｎ＋バッファ層１０６により伸びが止められる。このため、ドレイン電流が急速にゼロになる。したがって、図２１に示すように、ドレイン電圧が振動してノイズが発生するという問題を有している。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、スイッチング速度を高速化することが可能であるとともに、ノイズを低減することが可能な半導体装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の第１の態様は、第１導電型のドレイン層と、前記ドレイン層の上方に形成された第２導電型のバッファ層と、前記バッファ層の上に形成された第２導電型の高抵抗層と、前記高抵抗層の上に形成された第１導電型のベース層と、前記ベース層の表面領域に形成された高不純物濃度の第２導電型のソース層と、前記ベース層に絶縁膜を介して形成されたゲート電極と、前記ドレイン層とバッファ層の間に形成され、前記ドレイン層及びバッファ層より不純物濃度が低い低濃度層とを具備し、前記ドレイン層の不純物総量は、５×１０１４ｃｍ−２以下であることを特徴とする。
本発明の半導体装置の第２の態様は、第１導電型のドレイン層と、前記ドレイン層の上方に形成された第２導電型のバッファ層と、前記バッファ層の上に形成された第２導電型の高抵抗層と、前記高抵抗層の上に形成された第１導電型のベース層と、前記ベース層の表面領域に形成された高不純物濃度の第２導電型のソース層と、前記ベース層に絶縁膜を介して形成されたゲート電極と、前記ドレイン層に電位を供給するためのドレイン電極とを具備し、前記ドレイン層は前記バッファ層側とドレイン電極側に不純物濃度の高い高濃度層を有し、これら高物濃度層の間に不純物濃度の低い低不濃度層を有することを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＩＧＢＴの構成を示している。このＩＧＢＴ１０はｎ＋型のバッファ層１３を有するパンチスルー構造とされており、このバッファ層１３とｐ＋型のドレイン層１１の相互間にｐ−型（又はｎ−型）の低濃度層１２を有することを特徴としている。
【００１４】
すなわち、このＩＧＢＴ１０において、ｐ＋型のドレイン層１１上には、例えばｐ−型の低濃度層１２が形成されている。この低濃度層１２の上には、ｎ＋型のバッファ層１３が形成され、このバッファ層１３の上にｎ−型のエピタキシャル層１４が形成されている。このエピタキシャル層１４の上にｐ型のベース層１５が形成されている。このベース層１５の表面領域にはｎ＋型のソース領域１６が形成されている。このソース領域１６、前記ベース層１５及びエピタキシャル層１４内にトレンチ構造のゲート電極１７が形成されている。このゲート電極１７は、ゲート絶縁膜１８により、前記ソース領域１６、ベース層１５及びエピタキシャル層１４から絶縁されている。前記ベース層１５及びソース領域１６の全面には、例えばアルミニウムからなるソース電極１９が形成されている。また、前記ドレイン層１１にはドレイン電極２０が形成されている。
【００１５】
図２は、図１に示すＩＧＢＴ１０の各層の膜厚と不純物濃度の関係を示している。図２に示すように、バッファ層１３の厚みが例えば５μｍ、不純物濃度が例えば１×１０１７ｃｍ−３であり、ドレイン層１１の厚みが例えば０．３μｍ、不純物濃度が例えば２×１０１８ｃｍ−３である。また、低濃度層１２の厚みは、例えば０．５μｍ以上、３０μｍ以下であり、不純物濃度は、例えば１×１０１６ｃｍ−３に設定されている。上記バッファ層１３の厚みは、導入される不純物がヒ素の場合である。導入される不純物がリンの場合、バッファ層１３の厚みは例えば５〜２０μｍとなる。
【００１６】
図３乃至図５は、上記ＩＧＢＴ１０の製造方法を示すものであり、図１と同一部分には同一符号を付している。
【００１７】
図３に示すように、先ず、例えばｐ型の高抵抗ウェハ２１の表面に例えばヒ素（Ａｓ）がイオン注入され、ｎ＋型のバッファ層１３が形成される。次に、このウェハ２１をアニールした後、図４に示すように、ｎ−型の高抵抗のエピタキシャル層１４が形成される。このエピタキシャル層１４の膜厚は、例えば５０μｍである。この後、通常のトレンチＩＧＢＴの製造プロセスを用いて、図５に示すように、エピタキシャル層１４上にＭＯＳゲート構造が形成される。次いで、ウェハ２１の裏面を例えば５μｍ程度残してラッピングされる。この後、ウェハ２１の裏面に例えばボロンがイオン注入され、熱処理されることにより、ｐ＋型のドレイン層１１が形成される。この結果、図１に示すように、ドレイン層１１とバッファ層１３の間にウェハ２１からなる低濃度層１２が形成される。最後に、ドレイン層１１にドレイン電極２０が形成され、ＩＧＢＴ１０が完成される。
【００１８】
上記ｎ＋型のバッファ層１３は、ウェハ２１に不純物をイオン注入することにより形成した。しかし、これに限らず、エピタキシャル成長により形成することも可能である。
【００１９】
図８は、上記方法により製造された６００Ｖ系ＩＧＢＴの一部の構造を示している。このＩＧＢＴは約６５μｍの厚みを有している。このＩＧＢＴのターンオフ特性を高速化するためには、ｎ＋型のバッファ層１３の厚みは薄いほうがよい。好ましくは１５μｍ以下、さらに好ましくは５μｍ以下がよい。また、バッファ層１３の不純物濃度は高いほど、スイッチング速度を高速化することができる。しかし、不純物濃度が低いほどオン電圧が低くなる。
【００２０】
したがって、ＩＧＢＴの特性としてスイッチング速度の高速化が要求される場合、バッファ層１３の不純物濃度を、例えば５×１０１６ｃｍ−３以上とし、さらに好ましくは１×１０１７ｃｍ−３以上がよい。
【００２１】
また、ＩＧＢＴの特性として低オン電圧が要求される場合、バッファ層１３の不純物濃度を、例えば５×１０１６ｃｍ−３以下とすればよい。
【００２２】
前記低濃度層１２の導電型はｐ型としたが、これに限らずｎ型とすることも可能である。低濃度層１２の厚みは、０．５μｍ以上、３０μｍ以下であることが望ましく、１μｍ以上、２０μｍ以下がより好ましい。２０μｍ以上の膜厚の場合、素子の電圧降下が増大し、ターンオフ速度が低下する虞がある。
【００２３】
また、低濃度層１２の不純物濃度は、バッファ層１３の不純物濃度より低ければよく、バッファ層１３の不純物濃度の１／５未満であることが好ましい。具体的には、上記のように、１×１０１５ｃｍ−３が好ましい。
【００２４】
低濃度層１２の膜厚は基板を研磨する際の誤差に影響を受ける。このため、製造のばらつきを小さくし、注入効率が大きく変化しないようにするためには、低濃度層１２の不純物総量をバッファ層１３の不純物総量の１／１０未満（１０％未満）に設定することが望ましい。
【００２５】
さらに、低濃度層１２は、前述したようにｐ型でもｎ型でもよい。このため、不純物濃度及び不純物総量の下限は、製造が可能な範囲で限りなくゼロに近くてもよい。
【００２６】
また、ドレイン層１１の不純物濃度は、１×１０１９ｃｍ−３以下、好ましくは５×１０１８ｃｍ−３以下、不純物総量は、５×１０１４ｃｍ−２以下であることが望ましい。
【００２７】
上記構成のＩＧＢＴ１０によれば、ｐ＋型のドレイン層１１とｎ＋型のバッファ層１３の間にｐ−型の低濃度層１２を形成している。この低濃度層１２を設けたことにより、ターンオフ時にドレイン電流が従来に比べてゆっくり切れる。すなわち、図２に破線Ａで示すように、ＩＧＢＴがオン状態のとき低濃度層１２にキャリアが蓄積される。この蓄積されたキャリアは、ＩＧＢＴがターンオフする時、ベース電流としてドレイン層１１側に流れる。このため、ドレイン電流が急速に減少せず、ゆっくりと減少する。
【００２８】
具体的には、図６に示すように、ドレイン電流密度が２５（Ａ／ｃｍ２）以下の範囲において、低濃度層１２からのキャリアにより、ホール電流の急激な減少が緩和されるため、ドレイン電流の減少も緩やかとなる。したがって、ドレイン電圧の振動を防止することができ、ターンオフ時にノイズが発生することを防止できる。
【００２９】
しかも、低濃度層１２内のキャリア量はｎ−型のエピタキシャル層１４内のキャリア量に比べて少ない。このため、ターンオフ損失を低減できる。
【００３０】
また、上記ＩＧＢＴ１０は、ｐ＋型のドレイン層１１の膜厚を薄くすることにより、ドレイン層１１の不純物のドーズ量を少なくしている。したがって、ｎ−型のエピタキシャル層１４のライフタイムを短くすることなく、スイッチング速度を高速化できる。このため、エピタキシャル層１４に蓄積されるキャリア濃度を大きくすることができ、電圧降下を１．２Ｖ以下と従来のＩＧＢＴより０．５Ｖ程度低い最高の特性を得ることができる。
【００３１】
また、上記ＩＧＢＴ１０は、厚いウェハの表面にバッファ層１３、エピタキシャル層１４からなる高抵抗層、ベース層１５、ソース領域１７、ゲート電極１７及びソース電極１９を形成した後、ウェハの裏面がラッピングもしくはエッチング（以下、薄層化と称す）される。次いで、ウェハの裏面から不純物イオンを注入することにより、ドレイン層１１及び低濃度層１２を形成している。このため、ドレイン層１１及び低濃度層１２を高精度に形成することができる。
【００３２】
（第２の実施形態）
図７は、本発明に係わるＩＧＢＴの第２の実施形態を示すものであり、各部の膜厚と不純物濃度との関係を示すものである。第２の実施形態は、第１の実施形態に比べてｎ＋型のバッファ層１３の不純物濃度を低く設定し、このバッファ層１３とｐ＋型のドレイン層１１との間に、ｎ−型の低濃度層１２を設けている。
【００３３】
前記バッファ層１３の不純物濃度は、例えば５×１０１６ｃｍ−３に設定され、膜厚は例えば１５μｍに設定されている。また、低濃度層１２の不純物濃度は、例えば１×１０１５ｃｍ−３に設定され、膜厚は例えば５μｍに設定されている。
【００３４】
このように、ｎ−型の低濃度層１２をバッファ層１３とドレイン層１１の相互間に設けることにより、ＩＧＢＴがオン状態のとき、この低濃度層１２にキャリアが蓄積される。この蓄積されたキャリアは、ＩＧＢＴがターンオフした時、ドレイン層１１側に移動する。この時、ドレイン層１１からホールが注入され、このホールの作用により、ドレイン電流がゆっくりゼロとなる。このため、第１の実施形態と同様に、ドレイン電圧が振動することを防止でき、ターンオフ時にノイズが発生することを防止できる。
【００３５】
また、低濃度層１２には、多量のキャリアが蓄積されるため、低濃度層１２での電圧降下は小さく、素子のオン電圧の上昇は殆どない。
【００３６】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
【００３７】
上記ＩＧＢＴの製造方法において、ｐエミッタとしてのドレイン層１１のドーズ量を一定に保持し、特性を安定化する必要がある。しかし、上記製造方法において、ドレイン層１１は、ウェハを薄層化した後、不純物をイオン注入し、活性化させている。この注入された不純物はアニール時の加熱温度や時間により活性化率が大きく変化するため、出来上がりの不純物総量を調整するのが難しく、ドレイン層１１の特性が変化することがある。また、十分に活性化させようと熱工程を、高温・長時間のように十分に施すことは、素子表面側のプロファイルが変化してしまうので適切でない。これを回避するため、第３の実施形態は、バッファ層１３を形成する際、ドレイン層１１も予め形成し、ウェハの裏面を薄層化した後、ウェハに注入する不純物イオンのドーズ量を少なくしている。
【００３８】
具体的には、図９に示すように、先ず、ドレイン層１１を形成するため、ウェハ２１にｐ型の不純物、例えばボロンをイオン注入する。
【００３９】
この後、図１０に示すように、バッファ層１３を形成するため、ウェハ２１にｎ型の不純物、例えばリン又はヒ素をイオン注入する。これら注入したｐ型及びｎ型の不純物をアニールして十分活性化する。この段階では他のイオン注入も無く、メタル等も堆積していない状態である。このため、十分な熱工程を施すことが可能であり、１００％近くの活性化状態が得られる。このようにして、ドレイン層１１の上にｎ＋バッファ層１３を形成する。次いで、上記実施形態と同様にして、図示せぬエピタキシャル層、ベース層、ソース領域、ゲート電極等を形成する。
【００４０】
この後、図１１に示すように、ウェハ２１の裏面を薄層化し、所要の厚さとする。次いで、ウェハの裏面からｐ型の不純物、例えばボロンを僅かにイオン注入することにより、コンタクト層１１−１を形成する。このコンタクト層１１−１は、電極とのオーミックコンタクトをとるためだけに機能すれば良い。このため、コンタクト層１１−１の表面濃度はオーミックコンタクトのとれる濃度であればよく、不純物総量は少なくて構わない。このコンタクト層１１−１とドレイン層１１の間に低濃度層１２が形成される。よって、低濃度層１２、コンタクト層１１−１の各々の不純物総量の値は小さく、ドレイン層１１、低濃度層１２、コンタクト層１１−１の不純物総量の和は、ドレイン層１１の不純物総量によって決まる。
【００４１】
図１２、図１３は、図１１に示す構成のＩＧＢＴの不純物プロファイルを示している。図１３は、ドレイン層１１の濃度と厚さが図１２と相違している。すなわち、図１３において、ドレイン層１１の濃度は、図１２のドレイン層１１の濃度より低い。また、図１３において、ドレイン層１１の膜厚は、図１２のドレイン層１１の膜厚より厚く設定されている。しかし、図１２、図１３において、ドレイン層１１とコンタクト層１１−１との不純物総量は、第１の実施形態におけるドレイン層１１の不純物総量と同様であり、５×１０１４ｃｍ−２以下であることが望ましい。
【００４２】
図１１に示す構成の場合、第１、第２の実施形態のように、低濃度層１２がドレイン層１１とバッファ層１３の間に形成されていない。しかし、ドレイン層１１、低濃度層１２、コンタクト層１１−１は、全体としてドレイン層として機能する。換言すれば、ドレイン層はバッファ層１３側とドレイン電極２０側に不純物濃度の高い高濃度層を有し、これら高物濃度層の間に不純物濃度の低い低濃度領域を有している。
【００４３】
図１１に示すＩＧＢＴの動作は、第１、第２の実施形態と同様である。すなわち、ＩＧＢＴがオン状態のとき低濃度層１２にキャリアが蓄積される。この蓄積されたキャリアは、ＩＧＢＴがターンオフする時、ベース電流としてドレイン層１１側に流れる。このため、ドレイン電流が急速に減少せず、ゆっくりと減少する。
【００４４】
第３の実施形態によれば、ウェハの薄層化以前にドレイン層１１を形成し、薄層化後にウェハに注入する不純物の量を少なくしている。このため、特性が安定したドレイン層を形成することができる。しかも、ウェハの薄層化以前にドレイン層１１を形成することにより、製造プロセスが容易となる利点を有している。
【００４５】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
【００４６】
ウェハを薄層化する際の誤差により、低濃度層１２の厚みが厚くなった場合、ＩＧＢＴがオン状態のとき低濃度層１２に大量のキャリアが蓄積される。このため、ターンオフ時に蓄積されたキャリアを排出するために時間がかかり、ターンオフが遅れる。
【００４７】
そこで、図１４に示すように、第４の実施形態は、低濃度層１２内、又は低濃度層１２とバッファ層１３の間にライフタイムが短い低ライフタイム領域３１を形成している。この低ライフタイム領域３１により、ターンオフの高速化を図っている。
【００４８】
図１５、図１６は、上記低ライフタイム領域３１の形成方法の一例を示している。一般に、ヒ素のような重い元素は、１×１０１４ｃｍ−２程度の高濃度のイオン注入で連続的な非晶質層が形成される。このため、基板結晶からの固相エピタキシャル成長により、低温のアニールで結晶性を回復することができ、キャリアもほぼ１００％活性化される。
【００４９】
一方、低濃度あるいは中濃度のイオン注入では、結晶欠陥は数多く存在するが非晶質層が形成されない。このため、アニールによる結晶回復の過程で二次欠陥を発生させやすく、完全にアニールするには９００〜１０００℃の高温が必要になる。これを利用して、第４の実施形態は、中濃度及び高濃度のイオン注入を併用して低ライフタイム領域を形成する。
【００５０】
図１５に示すように、例えばｐ型の高抵抗ウェハ２１の表面に、先ず、高加速で中濃度、例えばドーズ量が１×１０１３ｃｍ−２のヒ素イオンを注入し、さらに、低加速で高濃度、例えばドーズ量が１×１０１４ｃｍ−２のヒ素イオンを注入する。この後、ウェハ２１を低温、例えば９００℃でアニールし、注入した不純物を例えば５０％活性化する。
【００５１】
すると、図１６に示すように、高濃度のイオンが注入されたウェハ２１の表面部分は結晶性が回復し、ｎ＋バッファ層１３が形成される。また、中濃度のイオンが注入されたバッファ層１３より若干深い部分は、結晶性が十分には回復されず、結晶欠陥が多く点在する。この結晶欠陥が点在する部分が低ライフタイム領域３１となる。
【００５２】
上記バッファ層１３と低ライフタイム領域３１を形成するためにウェハ内に注入する不純物の総量は、ヒ素又はリンの場合、ほぼ６×１０１３ｃｍ−２である。アニール後のバッファ層１３の不純物濃度は、スイッチング速度の高速化が要求される場合、前述したように、例えば５×１０１６ｃｍ−３以上とし、さらに好ましくは１×１０１７ｃｍ−３以上がよい。
【００５３】
また、ＩＧＢＴの特性として低オン電圧が要求される場合、バッファ層１３の不純物濃度は、例えば５×１０１６ｃｍ−３以下とすればよい。
【００５４】
この後、第１の実施形態と同様にして、バッファ層１３の上に高抵抗層としてのエピタキシャル層１４、ベース層、ソース領域等が形成される。さらに、ウェハ２１の裏面が薄層化され、この後、ドレイン層１１等が形成されて、図１４に示すＩＧＢＴが完成される。
【００５５】
上記第４の実施形態によれば、低濃度層１２とバッファ層１３の間に低ライフタイム領域３１を設けている。このため、低濃度層１３からのキャリアの排出を少なくすることができる。したがって、ターンオフ損失を一層少なくすることができ、ウェハを薄層化する際の誤差により、低濃度層１３の厚みが厚くなった場合においても、ターンオフ時の振動を防止しつつ、ドレイン電流のテール部分を減少させることができる。
【００５６】
尚、第４の実施形態において、低ライフタイム領域３１は、低濃度層１２とバッファ層１３の間に設けたが、これに限定されるものではない。
【００５７】
図１７は、第３の実施形態に第４の実施形態を適用したものであり、低濃度領域１２内に低ライフタイム領域３１を形成した場合を示している。このような構成としても第４の実施形態と同様の効果を得ることができる。
【００５８】
また、低ライフタイム領域３１はイオン注入と低温アニールとを用いて形成した。しかし、これに限定されるものではなく、第１の実施形態又は第３の実施形態に示すＩＧＢＴを形成後、例えばウェハにプロトンを照射することにより、低ライフタイム領域を形成することも可能である。
【００５９】
さらに、上記第１乃至第４の実施形態は、トレンチゲート型のＩＧＢＴを例に説明した。しかし、本発明は、これに限定されるものではなく、例えば図１８に示すプレーナゲート型のＩＧＢＴに本発明を適用することも可能である。
【００６０】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６１】
【発明の効果】
以上、詳述したように本発明によれば、スイッチング速度を高速化することが可能であるとともに、ノイズを低減することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係り、ＩＧＢＴの構成を示す断面図。
【図２】図１に示すＩＧＢＴの各層の膜厚と不純物濃度の関係を示す図。
【図３】図１に示すＩＧＢＴの製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図１に示すＩＧＢＴのターンオフ特性を示す図。
【図７】本発明の第２の実施形態に係るＩＧＢＴの膜厚と不純物濃度との関係を示す図。
【図８】図３乃至図５に示す方法により製造された６００Ｖ系ＩＧＢＴの一部の構造を示す断面図。
【図９】本発明の第３の実施形態に係るＩＧＢＴの製造工程を示す要部の断面図。
【図１０】図９に続く製造工程を示す要部の断面図。
【図１１】図１０に続く製造工程を示す要部の断面図。
【図１２】図１１に示すＩＧＢＴの各層の膜厚と不純物濃度の一例を示す図。
【図１３】図１１に示すＩＧＢＴの各層の膜厚と不純物濃度の他の例を示す図。
【図１４】本発明の第４の実施形態に係るＩＧＢＴを示す断面図。
【図１５】図１４に示すＩＧＢＴの製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】第４の実施形態の変形例を示す断面図。
【図１８】一般的なプレーナゲート型のＩＧＢＴの構成を示す断面図。
【図１９】一般的なトレンチゲート型のＩＧＢＴの一例を示す断面図。
【図２０】ＩＧＢＴの他の例を示す断面図。
【図２１】ＩＧＢＴのターンオフ特性を示す図。
【符号の説明】
１０…ＩＧＢＴ、
１１…ｐ＋型のドレイン層、
１１−１…コンタクト層、
１２…低濃度層、
１３…ｎ＋型のバッファ層、
１４…ｎ−型のエピタキシャル層、
１５…ｐ型のベース層、
１６…ｎ＋型のソース領域、
１７…ゲート電極、
１９…ソース電極、
２０…ドレイン電極
３１…低ライフタイム領域。
【図１】
0003906076.tif 000002
【図２】
0003906076.tif 000003
【図３】
0003906076.tif 000004
【図４】
0003906076.tif 000005
【図５】
0003906076.tif 000006
【図６】
0003906076.tif 000007
【図７】
0003906076.tif 000008
【図８】
0003906076.tif 000009
【図９】
0003906076.tif 000010
【図１０】
0003906076.tif 000011
【図１１】
0003906076.tif 000012
【図１２】
0003906076.tif 000013
【図１３】
0003906076.tif 000014
【図１４】
0003906076.tif 000015
【図１５】
0003906076.tif 000016
【図１６】
0003906076.tif 000017
【図１７】
0003906076.tif 000018
【図１８】
0003906076.tif 000019
【図１９】
0003906076.tif 000020
【図２０】
0003906076.tif 000021
【図２１】
0003906076.tif 000022