(57)【特許請求の範囲】
【請求項１】
プログラムによって所定のディジタル信号処理を行うプログラマブル・ロジックの少なくとも一個を搭載した多角形状のコア基板と、各種アプリケ−ションに対応し、それらを機能的に実現する個々の標準的な回路を搭載したオプション基板と、上記コア基板およびオプション基板を相互に接続するためのジョイント基板とを備え、これらの各基板を一定のルールに従って配置されたピン端子を有し、互換性を有するコネクタを介して接続することによって所望の機能、システムを実現するようにしたものにおいて、上記コア基板、オプション基板及びジョイント基板はほぼ四角形状に形成されると共に、上記コア基板とジョイント基板は上記コネクタが四角形の各辺に設けられ、上記オプション基板は上記コネクタが四角形の少なくとも一辺に設けられ、かつ上記ジョイント基板は、対向する２辺のコネクタ間を接続する信号バスラインを有すると共に、この信号バスラインに対応して、配線制御用スイッチが配置され、上記対向する２辺を除く他の２辺に、それらの辺の各コネクタのピン端子から当該ジョイント基板上の配線を介し、直接、同一コネクタの別のピン端子にバイパスさせるバイパス用信号バスラインが設けられていることを特徴とする回路基板装置。
【請求項２】
上記コア基板は、隣接する二つの辺に設けられたコネクタの所定のピン端子間を接続する配線を有し、上記配線を介して上記各コネクタに接続された二つの基板の信号バスラインが直接接続されるようにしたことを特徴とする請求項１記載の回路基板装置。
【請求項３】
上記コア基板は、一般的な電子回路基板に立体的に接続できるピン端子を有することを特徴とする請求項１または請求項２記載の回路基板装置。
【請求項４】
上記バイパス用信号バスラインは、少なくとも２系統設けられていることを特徴とする請求項１記載の回路基板装置。
【請求項５】
上記各基板は、相互に接続されることによってクロック信号、同期信号または電源等の各基板に共通の電位が全基板に供給されるピン端子を有するコネクタと、上記ピン端子に対応した基板内の配線を有することを特徴とする請求項１〜請求項４のいずれか一項記載の回路基板装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明はマルチメディア情報、特に映像、画像情報など情報量の大きい信号処理に関する機能の開発、或いは処理機能の論理検証など、短期間に効率よく実現することができる回路基板装置に関するものである。
近年、超ＬＳＩの進歩により、プログラマブル・ロジック或いはリコンフィギャラブル・ロジックを利用する事によって、短期間に優れた機能開発が可能となった。この発明は、プログラマブル・ロジックを用いて、ラピットプロト−タイピングと言われる、所定の機能をもつ電子回路を短期間で開発することと、所定の機能のエミュレ−ション、即ち論理シミュレ−ションによっての検証を短期間で効率よく実施するための、配線基板のパタ−ン構成と複数種類の配線基板の組み合わせ構成を提供するものである。
【０００２】
【従来の技術】
近年の半導体技術の目覚ましい進歩により、システム・オン・チップと言われる大規模なＡＳＩＣ開発が可能となった。しかし大規模になる程、開発にかかる時間とコストは多大になり、それをいかにセ−ブするかが技術的な課題である。当初は、機能試作を行うために基板上に汎用ＩＣを配置し、手配線により回路を構成していた。また予め規定された標準バスを使用することにより、複数の基板をそのバスに接続、追加してゆく方法もとられた。その後プログラマブル・ロジック等が実用化され、図６に示すように、一枚の基板上に複数個のプログラマブル・ロジックと配線制御用ＩＣまたは配線制御用セレクタ群とディジタル／アナログ入出力端子並びに個別のアプリケ−ションに対応するＩＣ等回路素子で構成されたボ−ドを用い、所望の信号処理を実行させるよう予めプログラムする事によって、プログラマブル・ロジックを動作させ、かつ配線制御することによって、目標とする機能を実現させることが可能となった。
【０００３】
図６に示す従来の、一枚の基板の上にプログラマブル・ロジックを始め各種部品が配置された回路構成による場合の動作説明を行う。ここに示す機能例はエミュレ−ション装置に関するものである。図６において、８はディジタル入力端子部で、ここに入力された信号群が配線制御用セレクタ部７で供給先が制御され、プログラマブル・ロジックの一種であるエミュレ−ション用ＦＰＧＡ１〜４に供給され、あらかじめプログラムされた所定のディジタル処理機能によって処理されたのちに、配線制御用セレクタ部７を経てディジタル出力端子部９に処理された信号群として取り出され、所望の出力が得られるかどうか、即ちディジタル処理のアルゴリズムが正しいかどうかが確認される。このようなエミュレ−ションを、種々の目的に対して図１に示すエミュレ−ションボ−ドを用いて行っていた。ここで図６において、１０はアナログユニバ−サル領域、１１はアナログ入出力端子群で、処理されるべき信号がアナログ信号で入力され、Ａ／Ｄ変換後ディジタルレベルで処理され、さらにＤ／Ａ変換してアナログで出力する場合に用いられるものである。
【０００４】
【発明が解決しようとする課題】
上記のように、一枚の基板上において、予め想定された機能を充足すべく、構成部品、デバイスを配置しているために、当該基板上の部品、デバイス間の配線変更の自由度は高い反面、基板構造が自己完結しており、その後の拡張性が犠牲になっている。従って、より多くの目的、アプリケ−ションに対応させようとする場合、その回路構成が制約となっていた。そこで、制約を越えた目的に対しては、新しく大きな基板を設計する必要があり、多くの時間を要し、コストアップにもなった。
【０００５】
この発明は、このような課題を解決するためになされたもので、第一の目的は、如何なる回路機能の開発、如何なるエミュレ−ションの実行にも幅広く対処できるように、主要デバイスであるプログラマブル・ロジックの数、配線制御用スイッチの数が自由に選択でき、アプリケ−ションの目的に応じ自由にオプション基板が選択でき、更にそれぞれの機能部品、コンポ−ネント間の配線がフレキシブルになされ、所望の回路機能が短期間かつ最小のコストで実現させることにある。
また第二の目的は、フレキシブルな配線処理と共に、信号或いはデ−タラインは、パラレル、シリアルのどちらの方式にも対応し得るものであり、クロック信号のスピ−ドもフレキシブルにして、この発明の装置と外部装置との間の信号の受け渡し、この発明の装置の中の部分、部分間の信号の受け渡しにフレキシビリティ−をもたせ、より多岐にわたるアプリケ−ションに対応できるようにすることである。
【０００６】
また第三の目的は、フレキシブルな配線処理を行うために、従来使われていた、配線制御用ＬＳＩとそのための専用ソフトウェアをこの考案では使用せず、配線制御用スイッチ群を用いることにより、取り扱いを容易にすると共に、検証中のタ−ンアラウンドタイムの短縮と装置のコストダウンを実現することにある。さらに第四の目的は、上記各種基板の接続を行うコネクタ部のピン配置と基板内の配線レイアウトを基準化、共通化する事により、また信号或いはデ−タラインの条件を規定する事により、所望する回路機能実現の全体の開発を、複数人で分担して短期間で容易に実施し得るようにする事、即ち開発作業がほぼ均等になるように、回路構成を分割し、夫れ夫れの部分を分担作業で行う、いわゆるコンカレントな開発を容易に実行し得るようにする事と、併せて開発された部分、コンポ−ネントの流用、再利用を容易ならしめる、オブジェクト指向的な開発手段を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係わる回路基板装置は、プログラムによって所定のディジタル信号処理を行うプログラマブル・ロジックの少なくとも一個を搭載した多角形状のコア基板と、各種アプリケ−ションに対応し、それらを機能的に実現する個々の標準的な回路を搭載したオプション基板と、上記コア基板およびオプション基板を相互に接続するためのジョイント基板とを備え、これらの各基板を一定のルールに従って配置されたピン端子を有し、互換性を有するコネクタを介して接続することによって所望の機能、システムを実現するようにしたものにおいて、上記コア基板、オプション基板及びジョイント基板はほぼ四角形状に形成されると共に、上記コア基板とジョイント基板は上記コネクタが四角形の各辺に設けられ、上記オプション基板は上記コネクタが四角形の少なくとも一辺に設けられ、かつ上記ジョイント基板は、対向する２辺のコネクタ間を接続する信号バスラインを有すると共に、この信号バスラインに対応して、配線制御用スイッチが配置され、上記対向する２辺を除く他の２辺に、それらの辺の各コネクタのピン端子から当該ジョイント基板上の配線を介し、直接、同一コネクタの別のピン端子にバイパスさせるバイパス用信号バスラインが設けられているものである。
【０００８】
また、上記コア基板は、隣接する二つの辺に設けられたコネクタの所定のピン端子間を接続する配線を有し、上記配線を介して上記各コネクタに接続された二つの基板の信号バスラインが直接接続されるようにしたものである。
【０００９】
また、コア基板は、一般的な電子回路基板に立体的に接続できるピン端子を有するものである。
また、バイパス用信号バスラインは、少なくとも２系統設けられている。
また、各基板は、相互に接続されることによってクロック信号、同期信号または電源等の各基板に共通の電位が全基板に供給されるピン端子を有するコネクタと、上記ピン端子に対応した基板内の配線を有するものであり、基板の枚数を拡張しても設計上の配慮を特に必要としない方式となっている。
【００１０】
【発明の実施の形態】
実施の形態１．
図１は本発明によるコア基板の実施の形態１を示す概略図である。
図１において、１２はコア基板用の多層プリント基板で、１３は多層プリント基板１２の上にマウントされたプログラマブル・ロジックデバイス（以下単にプログラマブル・ロジックという）である。１４ａ〜１４ｄは基板１２の各辺に具備されたコネクタで、各コネクタの指定されたピン端子とプログラマブル・ロジック１３の所定の端子との間が、それぞれ信号バスライン１５ａ〜１５ｄで接続されている。１６ａ〜１６ｄは隣接する辺のコネクタの指定されたピン端子間を直接接続するバイパス用の信号バスラインである。
【００１１】
実施の形態２．
図２は本発明によるジョイント基板の実施の形態２を示す概略図である。
図２において、１７はジョイント基板用の多層プリント基板、１８は多層プリント基板１７の上にマウントされている配線制御用スイッチ群である。１９ａ，１９ｂはコネクタで、各コネクタ１９ａ，１９ｂ間は基板１７を縦貫して設けられた複数の信号バスライン２０ａ〜２０ｃによって接続されている。ここで各バスライン２０ａ〜２０ｃの個々の信号線は配線制御用スイッチ１８でそれぞれオン、オフ制御され、当該基板が受け持つ信号バスラインの配線制御が行われる。２１ａ及び２１ｂは基板１７上でロ−カルなバイパス用の信号バスラインを形成するためのコネクタである。コネクタ２１ａからは、２系統のバイパスライン２２ａ，２２ｂが形成され、コネクタ２１ｂからは、２系統のバイパスライン２２ｃ，２２ｄが形成される。
【００１２】
実施の形態３．
図３は図１におけるバイパスライン１６と、図２におけるバイパスライン２２とを組み合わせた使用例を示す概略図である。
図３において、１２はコア基板、１３は基板１２の上にマウントされたプログラマブル・ロジックである。コア基板１２のコネクタ１４ａはジョイント基板１７のコネクタ２１ａに接続されている。１６ａ、１６ｄはコア基板１２上のバイパスライン、２２ａと２２ｂはジョイント基板１７上のバイパスラインである。２３は、アプリケ−ション機能部２４をもったオプション基板であり、コア基板１２のコネクタ１４ｂと接続されるコネクタ２５を有している。コア基板１２のその他のコネクタは開放されており、他に接続されていないので、図３に示すように、プログラマブル・ロジック１３とアプリケ−ション機能部２４との間の信号経路として、信号バスライン１５ｂを経由する直接的な信号バスライン▲１▼と、コネクタ１４ａと２１ａを経由する信号バスライン▲２▼とが形成される。従って、オプション基板のアプリケ−ション機能部２４とコア基板のプログラマブル・ロジック１３との間を接続する信号バスラインの容量は、▲１▼のみから▲１▼＋▲２▼に拡張することが可能となる。
【００１３】
実施の形態４．
図４は、具体的な映像信号のディジタル処理に関する実施の形態４を示す回路基板の構成図である。この回路構成は二つのＮＴＳＣ映像信号をディジタル化した後に、ウインドゥの子画面に親画面とは別の映像を表示するとか、部分的にモザイクをかけるなどの合成処理を行うためのものである。オプション基板ｉは二つのＮＴＳＣ映像信号入力端子をもち、アナログ信号として同期分離、Ｙ／Ｃ分離、色復調、クロック信号発生をもち、コネクタによってオプション基板iiに接続される。オプション基板iiは輝度信号と色差信号をアナログからディジタルへ変換するＡ／Ｄ変換機能をもち、コア基板Ｉにコネクタで接続される。コア基板Ｉの他の辺のコネクタにオプション基板iii が接続されている。オプション基板iii はＦＩＦＯと言われる機能をもつ。即ちコア基板Ｉのプログラマブル・ロジックでディジタル処理する際に必要なデータのタイミング調整、即ち水平走査ｎラインの遅延、垂直走査ｍフィールドの遅延（ｎ，ｍは任意の正数）の機能をもつものである。コア基板Ｉは、所望の機能を予めプログラムしたプログラマブル・ロジックで種々の映像処理を行う。即ち輝度信号、色差信号からＲ，Ｇ，Ｂ信号への変換、フィルタリング、上記の特殊効果などを実行する。コア基板Ｉの別の他の辺のコネクタはオプション基板ivに接続されている。オプション基板ivはディジタルからアナログへのＤ／Ａ変換機能をもつ。オプション基板ivの出力はコネクタを通してオプション基板ｖに導かれる。オプション基板ｖはディスプレ−ドライブ機能を有し、Ｒ，Ｇ，Ｂ信号の振幅調整、出力インピ−ダンスを調整して図で示したように当該基板の出力端子から出力する。
【００１４】
実施の形態５．
図５はコア基板を２枚を用いた並列処理に関する実施の形態５を示す回路構成図である。この回路構成は三つのＮＴＳＣ映像信号を処理し、親画面にその一つの映像を表示し、二つのウインドゥに他の二つの映像を表示する外、実施の形態４で説明した内容と同様の合成処理を行うものである。オプション基板viは親画面となるＮＴＳＣ映像信号を入力し、同期分離、Ｙ／Ｃ分離、色復調、クロック信号の発生を行い、これらをＡ／Ｄ変換する機能をもち、ディジタル化された信号はコア基板IIに与えられる。オプション基板vii は子画面の一つへ入力されるＮＴＳＣ映像信号に対して、オプション基板viと同等の機能をもつ。オプション基板viiiは子画面の他の一つへ入力されるＮＴＳＣ映像信号に対して、同様にオプション基板viと同等の機能をもつものである。オプション基板vi, vii,viiiは夫れ夫れ入力端子をもつ。オプション基板viとvii はコア基板IIにコネクタで接続されている。またオプション基板viiiはコア基板III にコネクタで接続される。オプション基板ixとオプション基板ｘは、それぞれコア基板IIとIII がそれぞれ映像信号について所望のディジタル処理を行う際に必要な、デ−タのタイミング調整を行うためのＦＩＦＯ機能をもつ周辺回路機能を有するものである。オプション基板ixはコア基板IIに、オプション基板ｘはコア基板III にコネクタで接続されている。また図５に示すように、コア基板IIとコア基板III とはジョイント基板IVによってカスケ−ドに接続されている。コア基板IIとコア基板III の各プログラマブル・ロジックは、それぞれのプログラムに従って、親画面の信号に対し、順次子画面の信号を重畳してゆく処理を、並列に実行する。それらの実行結果は、オプション基板xiに導かれ、Ｄ／Ａ変換され、さらにディスプレ−ドライブの機能を経て当該基板の出力端子から出力される。
この実施例では二つのコア基板をカスケ−ドに接続しているが、更に接続を増やす事により、二つ以上の並列処理も可能である。
【００１５】
【発明の効果】
以上のようにこの発明によれば、所望の、デザインアルゴリズムの検証を含めたディジタル信号処理機能の開発、プロトタイプ試作、場合によっては製品に組み込む実機の製作が、ごく短期間で実現することが可能となり、また小規模のシステムから大規模のシステムへの展開も容易となる。さらに特定の基板を組み合わせて、一つの機能を実現したユニットを他に流用すること、再利用することも容易に可能である。さらに、基本的に、特定の機能単位で基板を区分していることから、一つのシステム開発に対して複数人の技術者が、効率よく業務分担し共同で開発に従事できる、いわゆるコンカレントな開発が実施しやすい長所がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１を示す概略図である。
【図２】  この発明の実施の形態２を示す概略図である。
【図３】  この発明の実施の形態３を示す概略図である。
【図４】  この発明の実施の形態４を示す構成図である。
【図５】  この発明の実施の形態５を示す構成図である。
【図６】  従来の、一枚の基板上に、この発明と同一機能を実現しようとした回路構成の概略図である。
【符号の説明】
１〜４，１３  プログラマブル・ロジック或いはＦＰＧＡ、
７  配線制御用セレクタ群、８  ディジタル入力端子群、
９  ディジタル出力端子群、
１ａ，１ｂ，１ｅ，２ａ，２ｂ，７ａ，７ｂ，８ａ，９ａ  信号バスライン、
１２  コア基板用の多層プリント基板、
１４ａ，１４ｂ，１４ｃ，１４ｄ  コア基板の各辺のコネクタ、
１５ａ，１５ｂ，１５ｃ，１５ｄ  信号バスライン、
１６ａ，１６ｂ，１６ｃ，１６ｄ  信号バスライン、
１７  ジョイント基板用の多層プリント基板、
１８  配線制御用スイッチ群、
１９ａ，１９ｂ  配線制御を受ける信号バスラインの入出力コネクタ、
２０ａ，２０ｂ，２０ｃ  配線制御を受ける信号バスライン、
２１ａ，２１ｂ  バイパス用信号バスラインのためのコネクタ、
２２ａ，２２ｂ，２２ｃ，２２ｄ  バイパス用信号バスライン、
２３  オプション基板用多層プリント基板、
２４  アプリケ−ションの機能を実行する電子回路部、
２５  オプション基板のコネクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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