(57)【特許請求の範囲】
【請求項１】
入力電圧源に結合されたスイッチ回路であって、スイッチノードに結合された第１のスイッチング素子を有するスイッチ回路と、
該第１のスイッチング素子に結合された第１のドライバを有する駆動回路と、
該スイッチ回路に結合された出力回路であって、出力端子と接地との間に結合された誘導性蓄積素子および容量性蓄積素子を有する出力回路と、
発振回路からの発振器信号と、該誘導性蓄積素子を通って流れる電流に対応するフィードバック信号と、該出力端子における電圧に対応するフィードバック信号とに少なくとも基づいて制御信号を生成する制御回路であって、該制御信号は、入力電圧が所定の電圧以下であるか否かを示し、該制御回路は、該制御信号を該駆動回路に提供するように該駆動回路に結合されている、制御回路と、
該第１のスイッチング素子が所定の数の発振器サイクルのあいだ連続的に導通状態にある場合に該制御信号の状態を変化させるように、該制御回路に結合されているリミッタ回路と
を備えたスイッチング電圧レギュレータ回路。
【請求項２】
前記スイッチノードと接地との間に結合された第２のスイッチング素子をさらに備えている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項３】
前記駆動回路が、前記第２のスイッチング素子に結合された第２のドライバをさらに備えている、請求項２に記載のスイッチング電圧レギュレータ回路。
【請求項４】
電圧源と前記スイッチノードとの間に結合された第２の容量性蓄積素子をさらに備えている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項５】
前記リミッタ回路が、
前記発振器信号により駆動されるクロック入力と、リセット入力と、出力とを有するカウンタであって、該カウンタが所定の数の発振器サイクルをカウントした場合に該出力が状態を変化させ、前記第１のスイッチング素子がオフされる度に該カウンタがリセットされる、カウンタと、
該カウンタと前記制御回路とに結合された論理回路であって、該カウンタの出力が状態を変化させた結果として、前記制御信号の状態を変化させる論理回路と
を備えている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項６】
前記論理回路が、
前記発振器信号により駆動されるクロック入力と、前記カウンタの出力に結合された信号入力とを有するフリップフロップであって、該信号入力における信号がハイであり、かつ、該クロック入力が該発振器信号によりハイに駆動された場合にローからハイに変化する出力を有するフリップフロップと、
該発振器信号を反転させる第１のリミッタ回路論理ゲートと、
該第１のリミッタ回路論理ゲートに結合された第１の入力と、該フリップフロップの出力に結合された第２の入力とを有する第２のリミッタ回路論理ゲートであって、前記第１のスイッチング素子が所定の数の発振器サイクルのあいだ連続的に導通状態にある場合に状態を変化させる出力信号を生成する第２のリミッタ回路論理ゲートと
を備えている、請求項５に記載のスイッチング電圧レギュレータ回路。
【請求項７】
前記第１のスイッチング素子がＭＯＳＦＥＴである、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項８】
前記第１のスイッチング素子が、前記入力電圧源と前記スイッチノードとの間に結合されている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項９】
前記誘導性蓄積素子が、前記スイッチノードと前記出力端子との間に結合されている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項１０】
前記制御回路が、
前記リミッタ回路に結合された第１の入力と、パルス幅変調器コントローラの出力に結合された第２の入力とを備えた第１の制御回路論理ゲートであって、第１の制御回路論理ゲート信号を生成する第１の制御回路論理ゲートと、
該第１の制御回路論理ゲートに結合された第２の制御回路論理ゲートであって、該第１の制御回路論理ゲート信号を反転させる第２の制御回路論理ゲートと
をさらに備えている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項１１】
前記第１のドライバが、前記第２の制御回路論理ゲートに結合された入力を有している、請求項１０に記載のスイッチング電圧レギュレータ回路。
【請求項１２】
前記第２のドライバが、前記第１の制御回路論理ゲートに結合された入力を有している、請求項１１に記載のスイッチング電圧レギュレータ回路。
【請求項１３】
前記リミッタ回路が、
前記発振器信号により駆動されるクロック入力と、リセット入力と、出力とを有するカウンタであって、該カウンタが所定の数の発振器サイクルをカウントした場合に該出力が状態を変化させ、前記第１のスイッチング素子がオフされる度に該カウンタがリセットされる、カウンタと、
該カウンタと前記制御回路とに結合された論理回路であって、該カウンタの出力が状態を変化させた結果として、前記制御信号の状態を変化させる論理回路と
を備えている、請求項１０に記載のスイッチング電圧レギュレータ回路。
【請求項１４】
前記論理回路が、
前記発振器信号により駆動されるクロック入力と、前記カウンタの出力に結合された信号入力とを有するフリップフロップであって、該信号入力における信号がハイであり、かつ、該クロック入力が該発振器信号によりハイに駆動された場合にローからハイに変化する出力を有するフリップフロップと、
該発振器信号を反転させる第１のリミッタ回路論理ゲートと、
該第１のリミッタ回路論理ゲートに結合された第１の入力と、該フリップフロップの出力に結合された第２の入力とを有する第２のリミッタ回路論理ゲートであって、前記第１のスイッチング素子が所定の数の発振器サイクルのあいだ連続的に導通状態にある場合に状態を変化させる出力信号を生成する第２のリミッタ回路論理ゲートと
を備えている、請求項１３に記載のスイッチング電圧レギュレータ回路。
【請求項１５】
前記第２のドライバがワンショット回路を備えている、請求項３に記載のスイッチング電圧レギュレータ回路。
【請求項１６】
前記スイッチノードと接地との間に結合された導電性素子をさらに備え、前記第１のスイッチング素子がオフである場合に該導電性素子が導通する、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項１７】
前記第１のスイッチング素子が、前記スイッチノードと前記出力端子との間に結合されている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項１８】
前記誘導性蓄積素子が、前記入力電圧源と前記スイッチノードとの間に結合されている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項１９】
前記制御回路が、
パルス幅変調器コントローラの出力に結合された入力を備えた第１の制御回路論理ゲートであって、該パルス幅変調器コントローラの出力を反転させる第１の制御回路論理ゲートと、
前記リミッタ回路に結合された第１の入力と、該第１の制御回路論理ゲートに結合された第２の入力とを備えた第２の制御回路論理ゲートであって、第２の制御回路論理ゲート信号を生成する第２の制御回路論理ゲートと、
該第２の制御回路論理ゲートに結合された第３の制御回路論理ゲートであって、該第２の制御回路論理ゲート信号を反転させる第３の制御回路論理ゲートと
をさらに備えている、請求項１に記載のスイッチング電圧レギュレータ回路。
【請求項２０】
前記第１のドライバが、前記第３の制御回路論理ゲートの出力に結合された入力を有している、請求項１９に記載のスイッチング電圧レギュレータ回路。
【請求項２１】
前記第２のドライバが、前記第２の制御回路論理ゲートの出力に結合された入力を有している、請求項１９に記載のスイッチング電圧レギュレータ回路。
【請求項２２】
前記リミッタ回路が、
前記発振器信号により駆動されるクロック入力と、前記第３の制御回路論理ゲートの前記出力により駆動されるリセット入力と、出力とを有するカウンタであって、該カウンタが所定の数の発振器サイクルをカウントした場合に該出力が状態を変化させ、前記第１のスイッチング素子がオフされる度に該カウンタがリセットされる、カウンタと、
該カウンタと前記制御回路とに結合された論理回路であって、該カウンタの出力が状態を変化させた結果として、前記制御信号の状態を変化させる論理回路と
を備えている、請求項１９に記載のスイッチング電圧レギュレータ回路。
【請求項２３】
前記論理回路が、
前記発振器信号により駆動されるクロック入力と、前記カウンタの出力に結合された信号入力とを有するフリップフロップであって、該信号入力における信号がハイであり、かつ、該クロック入力が該発振器信号によりハイに駆動された場合にローからハイに変化する出力を有するフリップフロップと、
該発振器信号を反転させる第１のリミッタ回路論理ゲートと、
該第１のリミッタ回路論理ゲートに結合された第１の入力と、該フリップフロップの出力に結合された第２の入力とを有する第２のリミッタ回路論理ゲートであって、前記第１のスイッチング素子が所定の数の発振器サイクルのあいだ連続的に導通状態にある場合に状態を変化させる出力信号を生成する第２のリミッタ回路論理ゲートと
を備えている、請求項２２に記載のスイッチング電圧レギュレータ回路。
【請求項２４】
スイッチング電圧レギュレータを制御する方法であって、
該方法は、
発振器信号と、誘導性蓄積素子を通って流れる電流に対応するフィードバック信号と、出力端子における電圧に対応するフィードバック信号とに少なくとも基づいて第１の制御信号を生成するステップであって、該制御信号は、入力電圧が所定の電圧以下であるか否かを示す、ステップと、
該第１の制御信号を駆動回路に印加するステップであって、該駆動回路が、第１のドライバ信号を生成する第１のドライバを備えている、ステップと、
該第１のドライバ信号を用いて、入力電圧源に結合されたスイッチ回路を駆動するステップであって、該スイッチ回路が、スイッチノードに結合された第１のスイッチング素子を有している、ステップと、
該スイッチ回路から、調整された出力信号を生成する出力回路にスイッチ信号を供給するステップと、
該調整された出力信号をモニタするステップと、
該調整された出力信号に少なくとも部分的に基づいて該第１の制御信号を変更するステップと、
該第１のスイッチング素子が所定の数の発振器サイクルのあいだ連続的に導通状態であることを可能にするリミッタ信号に、該制御信号を組み合わせるステップと
を包含する、方法。
【請求項２５】
前記駆動回路が第２のドライバをさらに備え、
前記スイッチ回路が、前記スイッチノードと接地との間に結合された第２のスイッチング素子であって、該第２のドライバにより駆動される第２のスイッチング素子をさらに備え、
前記第１のスイッチング素子が、前記入力電圧源と該スイッチノードとの間に結合されている、請求項２４に記載の方法。
【請求項２６】
前記駆動回路が、ワンショット回路を備えた第２のドライバをさらに備え、
前記スイッチ回路が、前記スイッチノードと接地との間に結合された第２のスイッチング素子であって、該第２のドライバにより駆動される第２のスイッチング素子をさらに備え、
前記第１のスイッチング素子が、前記入力電圧源と該スイッチノードとの間に結合されている、請求項２４に記載の方法。
【請求項２７】
前記駆動回路が第２のドライバをさらに備え、
前記スイッチ回路が、前記スイッチノードと接地との間に結合された第２のスイッチング素子であって、該第２のドライバにより駆動される第２のスイッチング素子をさらに備え、
前記第１のスイッチング素子が、該スイッチノードと前記出力端子との間に結合されている、請求項２４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチングレギュレータ回路に関する。より具体的には、本発明は、低ドロップアウト電圧での動作を実現するスイッチングレギュレータアーキテクチャに関する。
【０００２】
【従来の技術】
電圧レギュレータの目的は、仕様が十分に規定されていない電圧源、または変動する電圧源から、負荷へと実質的に一定の出力電圧を供給することにある。電圧レギュレータ回路が正常に機能するためには、入力供給電圧と、調整された出力電圧との間の電圧差分を最小化する必要がある。この電圧差分は、レギュレータのドロップアウト電圧としても知られている。降圧型レギュレータの場合、ドロップアウト電圧は、負荷に供給可能な最大の調整電圧を限定する。逆にいうと、ある与えられた出力電圧について、ドロップアウト電圧は、調整を維持するのに必要な最小の供給電圧を決定することになる。
【０００３】
従来の電圧レギュレータに存在する可能性のある欠陥としては、例えば、出力電圧が低下するにつれて、そのようなレギュレータが消費する供給電力の割合が高くなる傾向があることが挙げられる。例えば、１ボルトのドロップアウト電圧で１０ボルトの出力を供給するリニア電圧レギュレータは、結果として１０％の電力を損失するが、同じ１ボルトのドロップアウト電圧で２ボルトの出力（すなわち出力電圧）を供給すると、結果として５０％の電力を損失することになる。しかし、電圧レギュレータをますます低い電圧で動作させようとする要求が高まってきており（例えば、マイクロプロセッサに電力を供給する際の電圧は、５ボルトから３ボルト未満へと低下の一途をたどっている）、マイクロプロセッサ電圧がこのように絶えず低下していく一方で、そのクロック速度および供給電流は増加し続けている。よって、例えば、今日のマイクロプロセッサに調整された電圧入力を効率よく供給するためには、ドロップアウト電圧を低くすることが必要である。
【０００４】
よって、ドロップアウト電圧の低い電圧レギュレータは、ドロップアウト電圧の高い電圧レギュレータに比べて、より低い供給電圧で調整された出力電圧を供給することができる。また、ドロップアウト電圧の低い電圧レギュレータは、より高い効率で動作することもできる。なぜなら、このレギュレータの入力／出力電圧差分に出力電流を掛け合わせれば、その積は、このレギュレータが電力を負荷へと伝達する際に消費した電力に等しくなるからである。少なくともこれらの理由により、ドロップアウト電圧が低い電圧レギュレータ回路は、多くの応用分野で有用であり、そのようなレギュレータ回路を用いれば、これに関連するその他の回路のパフォーマンスを向上させ、そのコストを下げることも可能になる。
【０００５】
一般に、レギュレータは、いくつかのカテゴリーに分類することができる。すなわち、降圧型あるいは昇圧型、リニア型あるいはスイッチング型などのレギュレータがある。
【０００６】
降圧型レギュレータは、電力の伝達がより高い電圧からより低い電圧へとおこなわれるレギュレータである。昇圧型レギュレータは、電力の伝達がより低い電圧からより高い電圧へとおこなわれるレギュレータである。
【０００７】
リニアレギュレータは、負荷と直列に結合された制御可能な可変抵抗素子（例えば、パワートランジスタ）を用い、その可変抵抗素子上の電圧降下を制御することによって、負荷に現れる電圧を調整する。これに対して、スイッチングレギュレータは、負荷と直列または並列に結合されたスイッチング素子（例えば、パワートランジスタ）を有するスイッチを用いる。スイッチングレギュレータは、スイッチング素子をオン／オフするタイミング（すなわちデューティ比）を制御することによって、負荷への電力の流れを制御する。典型的なスイッチングレギュレータは、スイッチングされた電流パルスを安定した負荷電流へと変換するのに、誘導性エネルギー蓄積素子を用いる。よって、スイッチングレギュレータでは、電力は、複数の不連続電流パルスのかたちでスイッチを通して伝達されるが、リニアレギュレータでは、電力は、安定した電流のかたちで可変抵抗素子を通して伝達される。
【０００８】
一般に、スイッチングレギュレータのほうが、リニアレギュレータよりも効率が高い（ここで、効率とは、レギュレータに供給された電力に対するレギュレータにより供給された電力の比と定義される）。このため、スイッチングレギュレータは、例えば、セルラー電話や、コードレス電話や、ページャや、パーソナルコミュニケータや、無線モデムのようなさまざまなバッテリ駆動型通信システムで用いられることが多い。
【０００９】
スイッチングレギュレータにおいて動作上、損失を招く重要な要素として、スイッチング素子により消費される電力が挙げられる。ここでの電力消費量は、スイッチング素子における電圧降下と、このスイッチング素子を通る電流との関数である。この電圧降下の量、さらに回路の効率は、スイッチングレギュレータの特定の構成に依存しうる。スイッチをオンするのに必要な電圧が、レギュレータの入力電圧よりも高い時には、ブートストラップを用いたスイッチ駆動が通常行われる。
【００１０】
降圧型スイッチングレギュレータの場合、ドロップアウトとは、レギュレータの出力電圧が調整から外れ始める点へとレギュレータの入力電圧が降下した状態を指す。ドロップアウト電圧は、出力電圧が調整から外れ始める時の、電圧レギュレータの入力電圧および出力電圧間の電圧差分である。例えば、もし調整された５Ｖの出力電圧を生成するように設計された降圧型レギュレータが、６Ｖの入力電圧で調整から外れたのなら、そのようなレギュレータのドロップアウト電圧は１Ｖになる。
【００１１】
このようなスイッチに必要なデューティ比（スイッチの切り替え周期に対するスイッチのオン時間の比として規定される）は、入力電圧および出力電圧により設定される。理想的な降圧型スイッチングレギュレータの場合、デューティ比は、ＶINに対するＶOUTの比に等しいことが示されうる。理想的な昇圧型スイッチングレギュレータの場合、デューティ比は、ＶOUTに対する（ＶOUT−ＶIN）の比に等しいことが示されうる。
【００１２】
降圧型スイッチングレギュレータにおいてドロップアウトに近い状態（すなわち、入力電圧が出力電圧を大きく上回っているわけではない時）では、調整された出力電圧を維持するためには、高いデューティ比が必要になる。従来の降圧型スイッチングレギュレータでは、適切なブートストラップを用いたスイッチ駆動を維持しつつ、ドロップアウト電圧を低くするために必要な高いデューティ比を実現するためには、非常に短い最短のオフ時間または低い動作周波数が要求される。これらの要求には、それぞれに関連した問題が存在する。
【００１３】
オフ時間を最短にすることについての問題としては、スイッチドライバがある程度の遅延時間を有することが挙げられる。それは、立上がりおよび立下がり時間の存在により、ある時間より短い時間では制御信号に応答することができないことによるものである。
【００１４】
動作周波数を低くする場合も、それに関連した問題が生じる。通常動作の間は、動作周波数が低い場合、大きなインダクタを用いなければ、大きなインダクタ脈流が生じる。また、レギュレータを低い周波数で動作させるためには、大きなキャパシタが必要になることも多い。その結果、スイッチングレギュレータは、大型で、重く、高価なものになってしまう。さらには、動作周波数が低いと、耳につきやすいノイズを発生したり、オーディオ周波数帯域や中間周波数帯域のような比較的低い周波数帯域に干渉が生じたりする。
【００１５】
これに対応して、昇圧型スイッチングレギュレータの場合、低ドロップアウト電圧を実現するためには、最短のオン時間が要求される。よって、低ドロップアウト電圧であって高／低デューティ比を有しつつも、動作に最短のオフ／オン時間を必要としたり、低い動作周波数を必要としたりする欠点のない降圧型／昇圧型スイッチングレギュレータが必要とされている。
【００１６】
本発明の目的は、低ドロップアウト電圧であって高／低デューティ比を有する降圧型／昇圧型スイッチングレギュレータを提供することにある。
【００１７】
本発明の別の目的は、動作に最短のオフ／オン時間を必要とすることなく、低ドロップアウト電圧であって高／低デューティ比を有する降圧型／昇圧型スイッチングレギュレータを提供することにある。
【００１８】
本発明のさらに別の目的は、通常の動作条件下では動作に低い周波数を必要とすることがなく、低ドロップアウト電圧であって高／低デューティ比を有する降圧型／昇圧型スイッチングレギュレータを提供することにある。
【００１９】
本発明のさらに別の目的は、低ドロップアウト電圧であってブートストラップを用いたスイッチ駆動を行う降圧型／昇圧型スイッチングレギュレータを提供することにある。
【００２０】
【発明が解決しようとする課題】
従来は、降圧型／昇圧型スイッチングレギュレータでは、適切なブートストラップを用いたスイッチ駆動を維持しつつ、ドロップアウト電圧を低くするために必要な高／低デューティ比を実現するためには、最短のオフ／オン時間または低い動作周波数が要求されるという問題があった。
【００２１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ドロップアウト電圧を低くするために高／低デューティ比を有しつつも、動作に最短のオフ／オン時間を必要としたり、低い動作周波数を必要としない、ブートストラップを用いたスイッチ駆動を行う降圧型／昇圧型スイッチングレギュレータを提供することにある。
【００２２】
【課題を解決するための手段】
本発明によるスイッチング電圧レギュレータ回路は、入力電圧源に結合されたスイッチ回路であって、スイッチノードに結合された第１のスイッチング素子を有する、スイッチ回路と、該第１のスイッチング素子に結合された第１のドライバを有する駆動回路と、該スイッチ回路に結合された出力回路であって、出力端子と接地との間に結合された誘導性蓄積素子および容量性蓄積素子を有する、出力回路と、発振回路からの発振信号に少なくとも部分的には基づいて制御信号を発生する制御回路であって、該駆動回路に結合されることにより、該制御信号を該駆動回路に供給する、制御回路と、該第１のスイッチング素子が、所定数の発振器サイクルのあいだ連続的に導通状態にあった時、該制御信号の状態を変化させるように該制御回路に結合されているリミッタ回路を備えており、そのことにより上記目的が達成される。
【００２３】
ある実施の形態では、本発明のスイッチング電圧レギュレータ回路は、前記スイッチノードと接地との間に結合された第２のスイッチング素子をさらに備えている。
【００２４】
さらに、前記駆動回路は、前記第２のスイッチング素子に結合された第２のドライバを備えていてもよい。
【００２５】
さらに、前記制御回路は、前記誘導性蓄積素子を通って流れる電流に対応するフィードバック信号と、前記出力端子における電圧に対応するフィードバック信号とに少なくとも部分的には基づいて出力を発生するパルス幅変調器コントローラを備えていてもよい。
【００２６】
また、ある実施の形態では、本発明のスイッチング電圧レギュレータ回路は、駆動電圧源と前記スイッチノードとの間に結合された第２の容量性蓄積素子をさらに備えている。
【００２７】
また、ある実施の形態では、前記リミッタ回路は、前記発振器信号により駆動されるクロック入力と、リセット入力と、出力と、を有するカウンタであって、該カウンタが所定数の発振器サイクルをカウントした時に該出力が状態を変化させ、前記第１のスイッチング素子がオフされる度にリセットされる、カウンタと、該カウンタおよび前記制御回路に結合された論理回路であって、該カウンタの該出力が状態を変化させた結果、前記制御信号の前記状態を変化させる、論理回路を備えている。
【００２８】
さらに、前記論理回路は、前記発振器信号により駆動されるクロック入力と、前記カウンタの前記出力に結合された信号入力とを有するフリップフロップであって、該信号入力における信号がハイであり、かつ該クロック入力が該発振器信号によりハイに駆動される時に、ローからハイへと変化する出力を有する、フリップフロップと、該発振器信号を反転させる第１のリミッタ回路論理ゲートと、該第１のリミッタ回路論理ゲートに結合された第１の入力と、該フリップフロップ回路の該出力に結合された第２の入力とを有する、第２のリミッタ回路論理ゲートであって、前記第１のスイッチング素子が所定数の発振器サイクルのあいだ連続的に導通状態にあった時に状態を変化させる出力信号を生成する、第２のリミッタ回路論理ゲートを備えていてもよい。
【００２９】
また、ある実施の形態では、前記第１のスイッチング素子はＭＯＳＦＥＴである。
【００３０】
また、ある実施の形態では、前記第１のスイッチング素子は、前記入力電圧源と前記スイッチノードとの間に結合されている。
【００３１】
また、ある実施の形態では、本発明のスイッチング電圧レギュレータ回路においては、前記誘導性蓄積素子は、前記スイッチノードと前記出力端子との間に結合されている。
【００３２】
さらに、前記制御回路は、前記リミッタ回路に結合された第１の入力と、前記パルス幅変調器コントローラの前記出力に結合された第２の入力とを備えた第１の制御回路論理ゲートであって、第１の制御回路論理ゲート信号を生成する、第１の制御回路論理ゲートと、該第１の制御回路論理ゲートに結合された第２の制御回路論理ゲートであって、該第１の制御回路論理ゲート信号を反転させる、第２の制御回路論理ゲートと、をさらに備えていてもよい。
【００３３】
さらに、前記第１のドライバは、前記第２の制御回路論理ゲートに結合された入力を有していてもよい。
【００３４】
さらに、前記第２のドライバは、前記第１の制御回路論理ゲートに結合された入力を有していてもよい。
【００３５】
さらに、前記リミッタ回路は、前記発振器信号により駆動されるクロック入力と、リセット入力と、出力と、を有するカウンタであって、該カウンタが所定数の発振器サイクルをカウントした時に該出力が状態を変化させ、前記第１のスイッチング素子がオフされる度にリセットされる、カウンタと、該カウンタおよび前記制御回路に結合された論理回路であって、該カウンタの該出力が状態を変化させた結果、前記制御信号の前記状態を変化させる、論理回路を備えていてもよい。
【００３６】
さらに、前記論理回路は、前記発振器信号により駆動されるクロック入力と、前記カウンタの前記出力に結合された信号入力とを有するフリップフロップであって、該信号入力における信号がハイであり、かつ該クロック入力が該発振器信号によりハイに駆動される時に、ローからハイへと変化する出力を有する、フリップフロップと、該発振器信号を反転させる第１のリミッタ回路論理ゲートと、該第１のリミッタ回路論理ゲートに結合された第１の入力と、該フリップフロップ回路の該出力に結合された第２の入力とを有する、第２のリミッタ回路論理ゲートであって、前記第１のスイッチング素子が所定数の発振器サイクルのあいだ連続的に導通状態にあった時に状態を変化させる出力信号を生成する、第２のリミッタ回路論理ゲートを備えていてもよい。
【００３７】
さらに、前記第２のドライバは、ワンショット回路を備えていてもよい。
【００３８】
また、ある実施の形態では、本発明のスイッチング電圧レギュレータ回路は、前記スイッチノードと接地との間に結合された、前記第１のスイッチング素子がオフである時に該導電性素子が導通する導電性素子を備えている。
【００３９】
また、ある実施の形態では、前記第１のスイッチング素子は、前記スイッチノードと前記出力端子との間に結合されている。
【００４０】
また、ある実施の形態では、前記誘導性蓄積素子は、前記入力電圧源と前記スイッチノードとの間に結合されている。
【００４１】
さらに、前記制御回路は、前記パルス幅変調器コントローラの前記出力に結合された入力を備え、該パルス幅変調器コントローラの該出力を反転させる、第１の制御回路論理ゲートと、前記リミッタ回路に結合された第１の入力と、該第１の制御回路論理ゲートに結合された第２の入力とを備えた第２の制御回路論理ゲートであって、第２の制御回路論理ゲート信号を生成する、第２の制御回路論理ゲートと、該第２の制御回路論理ゲートに結合された第３の制御回路論理ゲートであって、該第２の制御回路論理ゲート信号を反転させる、第３の制御回路論理ゲートと、をさらに備えていてもよい。
【００４２】
さらに、前記第１のドライバは、前記第３の制御回路論理ゲートの出力に結合された入力を有していてもよい。
【００４３】
さらに、前記第２のドライバは、前記第２の制御回路論理ゲートの出力に結合された入力を有していてもよい。
【００４４】
さらに、前記リミッタ回路は、前記発振器信号により駆動されるクロック入力と、前記第３の制御回路論理ゲートの前記出力により駆動されるリセット入力と、出力とを有するカウンタであって、該カウンタが所定数の発振器サイクルをカウントした時に該出力が状態を変化させ、前記第１のスイッチング素子がオフされる度にリセットされる、カウンタと、該カウンタおよび前記制御回路に結合された論理回路であって、該カウンタの該出力が状態を変化させた結果、前記制御信号の前記状態を変化させる、論理回路を備えていてもよい。
【００４５】
さらに、前記論理回路は、前記発振器信号により駆動されるクロック入力と、前記カウンタの前記出力に結合された信号入力とを有するフリップフロップであって、該信号入力における信号がハイであり、かつ該クロック入力が該発振器信号によりハイに駆動される時に、ローからハイへと変化する出力を有する、フリップフロップと、該発振器信号を反転させる第１のリミッタ回路論理ゲートと、該第１のリミッタ回路論理ゲートに結合された第１の入力と、該フリップフロップ回路の該出力に結合された第２の入力とを有する、第２のリミッタ回路論理ゲートであって、前記第１のスイッチング素子が所定数の発振器サイクルのあいだ連続的に導通状態にあった時に状態を変化させる出力信号を生成する、第２のリミッタ回路論理ゲートを備えていてもよい。
【００４６】
また、本発明によるスイッチング電圧レギュレータを制御する方法は、発振器信号に少なくとも部分的には基づいて第１の制御信号を生成するステップと、該第１の制御信号を駆動回路に供給するステップであって、該駆動回路が、第１のドライバ信号を生成する第１のドライバを備えている、ステップと、該第１のドライバ信号を用いて、入力電圧源に結合されたスイッチ回路を駆動するステップであって、該スイッチ回路が、スイッチノードに結合された第１のスイッチング素子を有している、ステップと、該スイッチ回路から、調整された出力信号を生成する出力回路へとスイッチ信号を供給するステップと、該調整された出力信号をモニタするステップと、該調整された出力信号に少なくとも部分的には基づいて該第１の制御信号を変更するステップと、該第１のスイッチング素子が、所定数の発振器サイクルのあいだ連続的に導通状態でありうるようにするリミッタ信号に、該制御信号を結合するステップを含み、そのことにより上記目的が達成される。
【００４７】
ある実施の形態では、本発明のスイッチング電圧レギュレータを制御する方法においては、前記駆動回路は第２のドライバをさらに備えており、前記スイッチ回路は、前記スイッチノードと接地との間に結合され、該第２のドライバにより駆動される第２のスイッチング素子をさらに備えており、かつ前記第１のスイッチング素子は、前記入力電圧源と該スイッチノードとの間に結合されている。
【００４８】
さらに、前記駆動回路は、ワンショット回路を備えた第２のドライバをさらに備えており、前記スイッチ回路は、前記スイッチノードと接地との間に結合され、該第２のドライバにより駆動される第２のスイッチング素子をさらに備えており、かつ前記第１のスイッチング素子は、前記入力電圧源と該スイッチノードとの間に結合されていてもよい。
【００４９】
さらに、前記駆動回路は第２のドライバをさらに備えており、前記スイッチ回路は、前記スイッチノードと接地との間に結合され、該第２のドライバにより駆動される第２のスイッチング素子をさらに備えており、かつ前記第１のスイッチング素子は、該スイッチノードと前記出力端子との間に結合されていてもよい。
【００５０】
以下に作用を説明する。
【００５１】
上述した従来のスイッチングレギュレータの欠点および限界は、高い周波数で効率よく動作するスイッチングレギュレータを提供する本発明により克服される。本発明によるスイッチングレギュレータは、ドロップアウト近くでデューティ比要件を満たすのに低い周波数が必要な場合には、周波数を所定の低いレベルに下げるだけで効率のよい動作を実現する。この動作は、１サイクルを上回る時間のあいだ供給スイッチを連続的にオン／オフに維持して、より高い／低いデューティ比を実現することにより、降圧型／昇圧型レギュレータ回路において実現される。このような高／低デューティ比は、供給スイッチが１サイクル毎に強制的にオフ／オンされる場合に比べて、ドロップアウト電圧をより低くする。オン／オフ時間が所定の限界を超えないようにするために、さらなる制御回路も設けられる。これは、耳につくノイズを防止したり、ブートストラップを用いたゲート駆動による損失のため起こる過熱のためにスイッチの部品がダメージを受けるのを防止したりするためである。
【００５２】
【発明の実施の形態】
本発明の上記目的および利点、ならびに、その他の目的および利点は、添付の図面を参照しながら以下に述べる詳細な説明を考慮すれば、明らかになるであろう。なお、全図面を通して、同一の参照番号は、同一の部分を指す。
【００５３】
本発明は、高／低デューティ比を実現するために、短く最小のオフ／オン時間を伴って動作したり、一定の低い動作周波数で動作したりする必要がなく、低ドロップアウト電圧での動作を実現する降圧型／昇圧型スイッチングレギュレータのためのアーキテクチャを含んでいる。
【００５４】
図１は、負荷５０を駆動するために出力端子６０において調整されたＤＣ出力電圧ＶOUT（例えば、５Ｖ）を供給する従来の降圧型スイッチングレギュレータ７０を図示している。負荷５０は、例えば、携帯型あるいはラップトップのコンピュータでもよいし、その他のバッテリ駆動型システムでもよい。
【００５５】
駆動回路４５は、２つのドライバ２４および２６を備えている。これらのドライバとしては、例えば、ＣＭＯＳ電力インバータの段が用いられる。ドライバ２４は、接地を基準とする論理信号を、スイッチノード１１０における電圧を基準とするゲート駆動論理信号に変換する回路を備えている。
【００５６】
駆動回路４５は、スイッチ回路１５を駆動するのに用いられる。スイッチ回路１５は、供給レール電圧ＶINと接地との間でスイッチノード１１０において直列に積層された一対の同期スイッチング型スイッチングトランジスタ３２および３４を有するプッシュプルスイッチである。なお、ここで、用語「同期スイッチング型」とは、調整された電圧において電流を負荷５０に供給するために、２つのスイッチングトランジスタが互いにその位相をずらして駆動されることを意味する。必要な動作電圧をドライバ２４に供給するには、ブートストラップキャパシタ１０６（ＣB）が必要である。なぜなら、スイッチングトランジスタ３２のソースにおける電圧は、接地とＶINとの間を遷移するからである。入力キャパシタ１０８（ＣIN）は、供給レール電圧ＶINにおける変化を平滑化する。
【００５７】
スイッチングトランジスタ３２および３４は、出力回路７２へと電流をスイッチングして供給する。出力回路７２は、インダクタ１２０（Ｌ1）と、出力キャパシタ１２２（ＣOUT）とを備えている。スイッチングトランジスタ３２がオフである時、スイッチングトランジスタ３４はオンであり、導通している。ダイオード９４は、デッドタイム（すなわち、トランジスタ３２および３４が共にオフである時間）に導通する。出力回路７２は、スイッチノード１１０のスイッチング電圧を平滑化する。その結果、負荷５０には、調整された電圧ＶOUTが供給される。インダクタ１２０に電流を供給するために、スイッチングトランジスタ３２および３４は、それぞれドライバ２４および２６により駆動される。これらのドライバ２４および２６は共に、パルス幅変調器（「ＰＷＭ」）制御回路１４により制御される。
【００５８】
ドライバ２４は、インバータ２２の出力により制御される。インバータ２２の入力は、ＮＡＮＤゲート２０の出力である。ＮＡＮＤゲート２０の出力は、発振器１２からの信号１６と、ＰＷＭ制御回路１４の出力からの制御信号１８とに基づいて生成される。ドライバ２６は、ＮＡＮＤゲート２０の出力信号により直接、制御される。ＰＷＭ制御回路１４は、発振器１２からの信号と、出力電圧ＶOUTと、インダクタ電流ＩLに比例するフィードバック電流ＩFBとを用いて、制御信号１８を生成する。ドロップアウト時には、制御信号１８がハイになる。その結果、発振器１２の出力信号１６がハイである時にはいつも、スイッチングトランジスタ３２はオンになり、スイッチングトランジスタ３４はオフになる。
【００５９】
図１に示されているスイッチングレギュレータ７０の欠点としては、例えば、たとえ制御信号１８が連続的にハイであっても、スイッチングトランジスタ３２は、発振器のパルス１０（すなわち出力信号１６の一部）により、発振器１２の１サイクル毎に最小の時間のあいだ強制的にオフされることが挙げられる。この最小のオフ時間は、スイッチングレギュレータ回路７０が、低ドロップアウト電圧での動作に必要なスイッチデューティ比で動作するためには、非常に短くなければならない。しかし、もしこの最小のオフ時間が短すぎると、ドライバ２４および２６は応答できなくなり、スイッチノード１１０は、ブートストラップキャパシタ１０６を再び充電するのに十分なほど低くスイングできなくなる。いっぽう、ドライバ２４および２６をこのように短い信号に対して強制的に正しく応答させると、ピーク電流および電流スルーレートを増大させることになる。その結果、電磁干渉が増大するという問題が生じる。
【００６０】
図１のスイッチングレギュレータ回路７０に伴う別の問題点としては、たとえスイッチングトランジスタ３２の最小のオフ時間の長さをドライバ２４および２６に適合する長さに維持したとしても、デューティ比を高くするためには、動作周波数を下げるしかないということが挙げられる。しかし、既に述べたように、そのように動作周波数を低くすると、スイッチングレギュレータのサイズ、重量およびコストがすべて大きくなってしまう。
【００６１】
図２は、降圧型スイッチングレギュレータの低ドロップアウト電圧での動作を実現するために、本発明の好ましい実施の形態を取り入れた場合の模式的ブロック図である。本発明によるスイッチングレギュレータ回路は、ＰＷＭ制御回路１４がより完全なかたちでスイッチングトランジスタ３２および３４を制御できるようにするリミッタ回路８０を設けることにより、従来のスイッチングレギュレータの欠点を克服する。
【００６２】
なお、図１〜図４に示されている回路は、スイッチングトランジスタ３２および３４としてｎチャネルＭＯＳＦＥＴを用いて動作するが、このような構成は単なる設計上の選択事項にすぎないこと、および本発明の原理は、他の回路に小さな改変を施せば、ＮＰＮバイポーラトランジスタを用いても同様に実施可能であることは、当業者には理解できるであろう。
【００６３】
図２の回路のドロップアウト動作が、図１の回路のドロップアウト動作と異なるのは、発振器パルス１０には、１サイクル毎にスイッチングトランジスタ３２を強制的にオフすることが許されていないことである。スイッチングトランジスタ３２がオフされる度に、カウンタ４０がセットされる。これにより、カウンタ４０の反転Ｑ出力４２は、論理ローになる。信号４２は、フリップフロップ４４のＤ入力からフリップフロップ４４のＱ出力４６へとクロックにより伝えられる。その結果、ＮＡＮＤゲート２０の入力４８において論理ハイになる。これにより、ＰＷＭ制御回路１４が、発振器の出力信号１６の１サイクルを超える時間のあいだスイッチングトランジスタ３２を連続的にオンすることが可能になる。その結果、ドロップアウト時に発振器パルス１０により１サイクル毎にスイッチングトランジスタ３２を強制的にオフする場合に比べて、デューティ比を高くすることができ、より低いドロップアウト電圧での動作を実現することができる。
【００６４】
いったんカウンタ４０がセットされると、カウンタ４０は、スイッチングトランジスタ３２がオンされている間の発振器１２のサイクル数をモニタする。Ｎ回目のカウントと同時に、カウンタ４０の反転Ｑ出力４２は、ローからハイへと変化する。Ｎ＋１回目のカウントと同時に、ハイの信号が、フリップフロップ４４のＤ入力からフリップフロップ４４のＱ出力４６へとクロックにより伝えられる。同時に、発振器の出力信号１６は、インバータ４７により反転される（すなわち、インバータ４７の出力がローになる）。その結果、入力４８における信号は、Ｎ＋２番目の発振器パルス１０までハイであり続ける。そのとき、発振器パルス１０（ローになっている）が、ＮＡＮＤゲート２０およびインバータ２２に通されることによって、その発振器パルス１０の持続時間のあいだ、スイッチングトランジスタ３２をオフさせ、スイッチングトランジスタ３４をオンさせる。同時に、カウンタ４０が再びセットされると、反転Ｑ出力４２はローになる。後続する発振器パルス１０と同期して、このローの出力信号が、Ｄフリップフロップ４４のＱ出力４６へと再びクロックにより伝えられる。その結果、入力４８ではハイになる。入力４８におけるこのハイの信号が、再びスイッチングトランジスタ３２をオンに維持し、スイッチングトランジスタ３４をオフに維持する。
【００６５】
よって、このレギュレータは、連続的にハイである制御信号１８によりドロップアウト状態に維持されるので、スイッチングトランジスタ３２は、発振器１２のＮ＋２個のサイクル毎に１回だけオフされる。なお、Ｎの値は、ドロップアウト時における耳ざわりな動作を防止しつつ、最大デューティ比を拡大するように調整されてもよい。
【００６６】
図３は、非同期降圧型スイッチングレギュレータの低ドロップアウト電圧での動作を実現するために、本発明の別の好ましい実施の形態を取り入れた場合の模式的ブロック図である。
【００６７】
図３の非同期降圧型スイッチングレギュレータ回路は、ドライバ２６をワンショット回路９０に置き換えた点を別にすれば、図２のスイッチングレギュレータ回路と同様である。図１および図２の降圧型スイッチングレギュレータにおけるスイッチングトランジスタ３４とは異なり、図３のスイッチングトランジスタ３４は、スイッチングトランジスタ３２がオフになった後、短い時間のあいだだけオンになる。スイッチングトランジスタ３４をオンすると、ブートストラップキャパシタ１０６（ＣB）の下側の極板は、接地近くにプルされる。その結果、ブートストラップキャパシタ１０６（ＣB）を確実にリチャージすることができ、ドライバ２４に必要な動作電圧を供給することができる。スイッチングトランジスタ３４は、ブートストラップキャパシタ１０６（ＣB）をリチャージするのに必要な時間のあいだだけオンであるので、トランジスタ３４を、スイッチングトランジスタ３２よりも小さくすることができる。
【００６８】
図４は、同期昇圧型スイッチングレギュレータの低ドロップアウト電圧での動作を実現するために、本発明のさらに別の好ましい実施の形態を取り入れた場合の模式的ブロック図である。
【００６９】
駆動回路４５は、スイッチ回路１５を駆動するのに用いられる。スイッチ回路１５は、一対の同期スイッチング型スイッチングトランジスタ３２および３４を有するプッシュプルスイッチである。スイッチングトランジスタ３４は、スイッチノード１１０と接地との間に結合されている。スイッチングトランジスタ３２は、スイッチノード１１０と出力端子６０との間に結合されている。
【００７０】
スイッチングトランジスタ３２および３４は、出力回路へと電流をスイッチングして供給するのに用いられる。出力回路７２は、入力端子６１とスイッチノード１１０との間に結合されたインダクタ１２０（Ｌ1）と、出力端子６０と接地との間に結合された出力キャパシタ１２２（ＣOUT）とを備えている。出力回路は、スイッチノード１１０の波形のピーク値を出力端子６０へと結合する。その結果、負荷５０には、調整された電圧ＶOUTが供給される。インダクタ１２０に電流を供給するために、スイッチングトランジスタ３２および３４は、それぞれドライバ２４および２６により駆動される。これらのドライバ２４および２６は共に、パルス幅変調器（「ＰＷＭ」）制御回路１４により制御される。
【００７１】
ドライバ２４は、インバータ２２の出力により制御される。インバータ２２の入力は、ＮＡＮＤゲート２０の出力である。ＮＡＮＤゲート２０の出力は、発振器１２からの信号１６と、ＰＷＭ制御回路１４の出力からの制御信号１８とに基づいて生成される。ドライバ２６は、ＮＡＮＤゲート２０の出力信号により直接、制御される。ＰＷＭ制御回路１４は、発振器１２からの信号と、出力電圧ＶOUTと、インダクタ電流ＩLに比例するフィードバック電流ＩFBとを用いて、制御信号１８を生成する。
【００７２】
図４の同期昇圧型スイッチングレギュレータがドロップアウト動作するあいだ、リミッタ回路８０は、発振器のパルス１０が、１サイクル毎にスイッチングトランジスタ３２を強制的にオフしたり、スイッチングトランジスタ３４を強制的にオンしたりしないようにする。スイッチングトランジスタ３２がオフされる度に、カウンタ４０がセットされる。これにより、カウンタ４０の反転Ｑ出力４２は、論理ローになる。信号４２（論理ローになっている）は、フリップフロップ４４のＤ入力からフリップフロップ４４のＱ出力４６へとクロックにより伝えられる。その結果、ＮＡＮＤゲート２０の入力４８において論理ハイになる。これにより、ＰＷＭ制御回路１４が、ドライバ２６をオフし、発振器の出力信号１６の１サイクルを超える時間のあいだスイッチングトランジスタ３２を連続的にオンし、スイッチングトランジスタ３４を連続的にオフすることが可能になる。その結果、ドロップアウト時に発振器パルス１０により１サイクル毎に、スイッチングトランジスタ３２を強制的にオフし、スイッチングトランジスタ３４を強制的にオンする場合に比べて、デューティ比を低くすることができ、より低いドロップアウト電圧での動作を実現することができる。
【００７３】
いったんカウンタ４０がセットされると、カウンタ４０は、スイッチングトランジスタ３２がオンされている間の発振器１２のサイクル数をモニタする。Ｎ回目のカウントと同時に、カウンタ４０の反転Ｑ出力４２は、ローからハイへと変化する。Ｎ＋１回目のカウントと同時に、ハイの信号が、フリップフロップ４４のＤ入力からフリップフロップ４４のＱ出力４６へとクロックにより伝えられる。同時に、発振器の出力信号１６は、インバータ４７により反転される（すなわち、インバータ４７の出力がローになる）。その結果、入力４８における信号は、Ｎ＋２番目の発振器パルス１０までハイであり続ける。そのとき、発振器パルス１０（ローになっている）が、ＮＡＮＤゲート２０およびインバータ２２に通されることによって、その発振器パルス１０の持続時間のあいだ、スイッチングトランジスタ３２をオフさせ、スイッチングトランジスタ３４をオンさせる。同時に、カウンタ４０が再びセットされると、反転Ｑ出力４２はローになる。後続する発振器パルス１０と同期して、このローの出力信号が、Ｄフリップフロップ４４のＱ出力４６へと再びクロックにより伝えられる。その結果、入力４８ではハイになる。入力４８におけるこのハイの信号が、再びスイッチングトランジスタ３２をオンに維持し、スイッチングトランジスタ３４をオフに維持する。
【００７４】
よって、図４の同期昇圧型レギュレータは、連続的にローである制御信号１８によりドロップアウト状態に維持されるので、スイッチングトランジスタ３４は、発振器１２のＮ＋２回のサイクル毎に１回だけオンされる。
【００７５】
ドロップアウト動作の間に高／低デューティ比を有する降圧型／昇圧型スイッチングレギュレータは、このようにして提供される。以上に、本発明による３つの特定の実施形態例を開示したが、本発明は、以上に（例示を目的とし、限定を意図せずに）開示された実施の形態以外でも実施可能であること、および、本発明は請求の範囲によってのみ限定されることは、当業者には理解できるであろう。
【００７６】
【発明の効果】
本発明によれば、少なくとも以下の効果が得られる。
【００７７】
本発明によるスイッチングレギュレータは、高い周波数で効率よく動作し、ドロップアウト近くでデューティ比要件を満たすのに低い周波数が必要な場合には、周波数を所定の低いレベルに下げるだけで効率のよい動作を実現する。この動作は、１サイクルを上回る時間のあいだ供給スイッチを連続的にオン／オフに維持して、より高い／低いデューティ比を実現することにより、降圧型／昇圧型レギュレータ回路において実現される。このような高／低デューティ比は、供給スイッチが１サイクル毎に強制的にオフ／オンされる場合に比べて、ドロップアウト電圧をより低くする。オン／オフ時間が所定の限界を超えないようにするために、さらなる制御回路が設けられると、耳につくノイズを防止したり、ブートストラップを用いたゲート駆動による損失のため起こる過熱のためにスイッチの部品がダメージを受けるのを防止したりすることができる。
【図面の簡単な説明】
【図１】従来のスイッチングレギュレータを示す回路図である。
【図２】本発明の原理に基づいて構成された降圧型スイッチングレギュレータの実施の形態の一例を示す回路図である。
【図３】本発明の原理に基づいて構成された非同期降圧型スイッチングレギュレータの実施の形態の一例を示す回路図である。
【図４】本発明の原理に基づいて構成された同期昇圧型スイッチングレギュレータの実施の形態の一例を示す回路図である。
【符号の説明】
１２  発振器
１４  パルス幅変調器コントローラ
２０  第１の制御回路論理ゲート
２２  第２の制御回路論理ゲート
２４  第１のドライバ
２６  第２のドライバ
３２  第１のスイッチング素子
３４  第２のスイッチング素子
４０  カウンタ
４１  第２のリミッタ回路論理ゲート
４４  フリップフロップ
４７  第１のリミッタ回路論理ゲート
８０  リミッタ回路
ＶIN  入力電圧
【図１】
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【図２】
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【図３】
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【図４】
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