(57)【特許請求の範囲】
【請求項１】
電荷を蓄積するメモリ絶縁膜と、該メモリ絶縁膜上に設けるゲート電極と、該ゲート電極の両側の半導体基板に設けるソース領域およびドレイン領域とを有する半導体不揮発性記憶装置であって、
前記ソース領域と接続し、前記ゲート電極と同一の材料であるとともに、前記ゲート電極の形成時に同時に形成してなる抵抗を備え、
前記ゲート電極と前記ドレイン領域とに書込み電圧をそれぞれ印加して前記メモリ絶縁膜に電荷の注入を行うとき、前記抵抗は、前記ソース領域と前記半導体基板との間に電位差を発生させ、該電位差により前記ソース領域近傍からも前記メモリ絶縁膜に電荷を蓄積することを特徴とする半導体不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体不揮発性記憶装置に関し、特に電荷蓄積層に電荷を蓄積することにより、しきい値電圧を変化させる半導体不揮発性記憶装置の構造に関する。
【０００２】
【従来の技術】
従来の半導体不揮発性記憶装置の構造と書込み方法を図８用いて説明する。
【０００３】
図８に従来の半導体不揮発性記憶装置の構造を示す。半導体不揮発性記憶装置は、半導体基板１５上に、素子分離領域１８を形成し、トンネル酸化膜と電荷蓄積層からなるメモリ絶縁膜を形成し、ポリシリコンからなるゲート電極１１を形成し、前記ゲート電極の両側の半導体基板１５中にソース領域１３およびドレイン領域１４を形成する。
【０００４】
上記、半導体不揮発性記憶装置に対する、データの書込みは、ゲート電極１１にゲート書込み電圧ＶＧ、ドレイン領域１４にドレイン書込み電圧ＶＤをそれぞれ印加することにより、メモリ絶縁膜に電荷を注入し、しきい値電圧を変化させることにより行う。ソース領域１３と半導体基板１５には、電圧は印加されず、ともにグランド電位となっている。
【０００５】
また、図８に書込み動作中の半導体不揮発性記憶装置の空乏層１９の広がりを示す。ソース領域１３と半導体基板１５との間には電位差がないため、ソース領域１３近傍の空乏層１９の広がりは、ドレイン領域１４近傍の空乏層１９の広がりに比べて小さい。
【０００６】
以上説明した従来の書込み方法では、注入効率を高めるために半導体基板の表面濃度を高くする必要があった。しかし表面濃度を高くすることは、半導体不揮発性記憶装置のしきい値電圧が高くなってしまい、読み出し時に書込みを行っていない半導体不揮発性記憶装置が、書込まれたと誤認識する問題があった。特に読み出しに使用する電源電圧が低い、例えば電源電圧が１．５Ｖの場合、書込まれたと誤認識の発生が顕著であった。また、書込み後の半導体不揮発性記憶装置のしきい値電圧を高くするために、書込み電圧を高くしなければならないが、半導体不揮発性記憶装置のドレイン接合耐圧の制約により、書込み電圧を高くすることは困難であった。
【０００７】
【発明が解決しようとする課題】
上記記載のとおり、ソース領域のチャネルに沿った電界が小さいため、ソース領域近傍のチャネルからのメモリ絶縁膜中への電荷注入が発生しない。よって、ドレイン領域近傍のチャネルからのみ、メモリ絶縁膜に対する電荷注入がなされているため、電荷注入効率が悪く、半導体不揮発性記憶装置のしきい値電圧を高くすることは困難であった。
【０００８】
（発明の目的）
そこで本発明の目的は、上記課題を解決して、データの書込み時に、メモリ絶縁膜に充分な電荷注入を可能とし、しきい値電圧を高くすることができる半導体不揮発性記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明の半導体不揮発性記憶装置は、下記記載の構成を採用する。
【００１１】
電荷を蓄積するメモリ絶縁膜と、該メモリ絶縁膜上に設けるゲート電極と、該ゲート電極の両側の半導体基板に設けるソース領域およびドレイン領域とを有する半導体不揮発性記憶装置であって、ソース領域と接続し、ゲート電極と同一の材料であるとともに、ゲート電極の形成時に同時に形成してなる抵抗を備え、ゲート電極とドレイン領域とに書込み電圧をそれぞれ印加してメモリ絶縁膜に電荷の注入を行うとき、その抵抗は、ソース領域と半導体基板との間に電位差を発生させ、この電位差によりソース領域近傍からもメモリ絶縁膜に電荷を蓄積することを特徴とする。
【００１２】
ソース領域と接続する抵抗を形成することにより、ソース領域と半導体基板に電位差が発生し、ソース領域近傍の空乏層の広がりが増加する。よって、ソース領域近傍でのインパクトイオン化により、ドレイン領域のみではなく、ソース領域からもメモリ絶縁膜中に電荷蓄積が発生し、半導体不揮発性記憶装置への書込み効率が高くなる。したがって、書込み後の半導体不揮発性記憶装置のしきい値電圧を高くすることが可能となり、書込みの誤認識の発生がなく、半導体不揮発性記憶装置の信頼性が高くなる。
【００１５】
【発明の実施の形態】
以下、図面を用いて本発明の最適な実施形態における半導体不揮発性記憶装置を説明する。
図１、図２、および図３を用いて、本発明の第１の実施形態を説明する。
まず、図１に本発明の第１の実施形態における半導体不揮発性記憶装置の構造を示す。半導体不揮発性記憶装置は、Ｐ型の半導体基板１５上に、素子分離領域１８を形成し、チャネル領域で発生した電荷をトンネルさせ得る膜厚が３ｎｍのトンネル酸化膜と、トンネル酸化膜をトンネルしてきた電荷を蓄積する膜厚が１０ｎｍのシリコン窒化膜と、ゲート電極からシリコン窒化膜に対する電荷の蓄積を防ぐ膜厚が４ｎｍのトップ酸化膜からなる積層構造のメモリ絶縁膜を形成し、ポリシリコンからなるＮ型のゲート電極１１を形成し、素子分離領域１８上にポリシリコンからなるソース接続抵抗２３をゲート電極１１と同時に形成し、前記ゲート電極の両側の半導体基板１５中に、ゲート電極１１と素子分離領域１８に対して自己整合的に、Ｎ型のソース領域１３およびＮ型のドレイン領域１４を形成する。
【００１６】
つぎに、膜厚が６００ｎｍのリン、およびボロンを含んだ層間絶縁膜２１を半導体基板１５上に形成し、ゲート電極１１、ソース領域１３、ドレイン領域１４、およびソース接続抵抗２３上にコンタクトホールを形成する。
【００１７】
つぎに、膜厚が８００ｎｍのシリコンを含んだアルミニウムからなる配線２２を形成し、ソース接続抵抗上のコンタクトホールと、ソース領域上のコンタクトホールを介して、配線２２によりソース接続抵抗２３とソース領域１３を接続する。この、層間絶縁膜２１は、ソース領域１３、ドレイン領域１４、あるいはゲート電極１１を、配線２２から電気的に絶縁するための機能を有する。
【００１８】
半導体不揮発性記憶装置を書込む場合、Ｎ型のゲート電極１１に書込みゲート電圧ＶＧを９Ｖ印加する。同時に、Ｎ型のドレイン領域１４に書込みドレイン電圧ＶＤを９Ｖ印加する。Ｐ型の半導体基板１５、およびソース領域１３はグランド電位となっている。
【００１９】
また、図１には、書込み中、動作中の半導体不揮発性記憶装置の空乏層１９の広がりを示している。ソース領域１３に接続したソース接続抵抗２３により、ドレイン領域１４からソース領域１３に流れ込む電流が制限される。このドレイン領域１４からソース領域１３に流れ込む電流を制限することは、ソース領域１３の電位が半導体基板１５よりも高くなっている状態を示しており、ソース領域１３と半導体基板１５が逆バイアスされた電位関係になっていることとなる。
【００２０】
したがって、書込み中のソース領域１３近傍のチャネルに沿った方向の電界が強まるため、ソース領域１３近傍の空乏層１９の広がりが増加し、ソース領域１３近傍のチャネルからのメモリ絶縁膜への電荷の注入が発生することとなる。
【００２１】
つぎに、図２に書込み後の半導体不揮発性記憶装置の、ゲート電圧とドレイン電流の関係を示す。横軸にゲート電圧、縦軸にドレイン電流をとっている。ソース領域にソース抵抗を接続していない場合の、従来の場合のドレイン電流を３１、ソース領域にソース抵抗を接続した場合のドレイン電流を３２で示す。
【００２２】
上記、図２において、ドレイン電流が流れ始めるゲート電圧の値、つまり半導体不揮発性記憶装置のしきい値電圧は、ソースにソース抵抗を接続したより増加している。
【００２３】
すなわち、ドレイン領域１４近傍のチャネルからメモリ絶縁膜への電荷の注入に加え、ソース領域１３近傍でのインパクトイオン化により、ソース領域１３近傍のチャネルからもメモリ絶縁膜に対する電荷の蓄積が発生する。したがって、ソース領域１３にソース接続抵抗２３を接続しない従来技術よりも、メモリ絶縁膜への電荷の注入効率が増加することとなる。
【００２４】
図３にソース領域に接続するソース抵抗値と、半導体不揮発性記憶装置の書込み後のしきい値電圧の関係を示す。横軸にソース抵抗値、縦軸に半導体不揮発性記憶装置の書込み後のしきい値電圧を示す。
【００２５】
図３に示すように、ソース接続抵抗のソース抵抗値により半導体不揮発性記憶装置の書込み後のしきい値電圧は増加する。すなわち、ソース接続抵抗を増加させることは、前記したように、ソース領域と半導体基板との逆バイアス電圧が増加することを意味し、ソース領域からのメモリ絶縁膜に対する電荷の蓄積が増加することを示す。
【００２６】
上記、第１の実施形態では、Ｎ型のゲート電極、ソース領域、およびドレイン領域と、Ｐ型の半導体基板との構成で説明したが、Ｐ型のゲート電極、ソース領域、およびドレイン領域と、Ｎ型の半導体基板との構成を用いても同様の効果を得ることができる。
【００２７】
図４、および図５を用いて、本発明の第２の実施形態を説明する。
【００２８】
図４に本発明の第２の実施形態における半導体不揮発性記憶装置の構造を示す。半導体不揮発性記憶装置は、Ｐ型の半導体基板１５上に、素子分離領域１８を形成し、チャネル領域で発生した電荷をトンネルさせ得る膜厚が３ｎｍのトンネル酸化膜と、トンネル酸化膜をトンネルしてきた電荷を蓄積する膜厚が１０ｎｍのシリコン窒化膜と、ゲート電極からシリコン窒化膜に対する電荷の蓄積を防ぐ膜厚が４ｎｍのトップ酸化膜からなる積層構造のメモリ絶縁膜を形成し、ポリシリコンからなるＮ型のゲート電極１１を形成し、前記ゲート電極の両側の半導体基板１５に、ゲート電極１１と素子分離領域１８に対して自己整合的に、Ｎ型のソース領域１３およびＮ型のドレイン領域１４を形成する。
【００２９】
つぎに、膜厚が６００ｎｍのリン、およびボロンを含んだ層間絶縁膜２１を半導体基板１５上に形成し、ソース領域１３上、ソースコンタクトホール１６、およびドレイン領域１４上に、ドレインコンタクトホール１７を形成する。このソースコンタクトホール１６は、ドレインコンタクトホール１７よりも、ゲート電極１１の側端部から離れた位置に形成している。
【００３０】
つぎに、膜厚が８００ｎｍのシリコンを含んだアルミニウムからなる配線２２を形成し、ソースコンタクトホール１６、およびドレインコンタクトホール１７を介して、配線２２を接続する。この、層間絶縁膜２１は、ソース領域１３、ドレイン領域１４、あるいはゲート電極１１と、配線２２を電気的に絶縁するための機能を有する。
【００３１】
図４に示す半導体不揮発性記憶装置の構造において、ソース領域１３には、ゲート電極１１側端部とソースコンタクトホール１６との距離に比例した、寄生抵抗が付加することとなる。
【００３２】
半導体不揮発性記憶装置を書込む場合、Ｎ型のゲート電極１１に書込みゲート電圧ＶＧを９Ｖ印加する。同時に、Ｎ型のドレイン領域１４に書込みドレイン電圧ＶＤを９Ｖ印加する。Ｐ型の半導体基板１５、およびソース領域１３はグランド電位となっている。
【００３３】
図５に、ゲート電極側端部からソースコンタクトホールまでの距離と、半導体不揮発性記憶装置の書込み後のしきい値電圧との関係を示す。横軸にゲート電極側端部からコンタクトホールまでの距離、縦軸に半導体不揮発性記憶装置の書込み後のしきい値電圧を示す。
【００３４】
図５に示すように、ゲート電極側端部とソースコンタクトホールとの距離を増加すると、半導体不揮発性記憶装置の書込み後のしきい値電圧は増加することなる。すなわち、第１の実施形態に示した効果と同様の効果が得ることが可能である。
【００３５】
上記、第２の実施形態では、Ｎ型のゲート電極、ソース領域、およびドレイン領域と、Ｐ型の半導体基板との構成で説明したが、Ｐ型のゲート電極、ソース領域、およびドレイン領域と、Ｎ型の半導体基板との構成を用いても同様の効果を得ることができる。
【００３６】
図６、図７を用いて、本発明の第３の実施形態を説明する。
【００３７】
図６に本発明の第３の実施形態における半導体不揮発性記憶装置の構造を示す。半導体不揮発性記憶装置は、Ｐ型の半導体基板１５上に、素子分離領域１８を形成し、チャネル領域で発生した電荷をトンネルさせ得る膜厚が３ｎｍのトンネル酸化膜と、トンネル酸化膜をトンネルしてきた電荷を蓄積する膜厚が１０ｎｍのシリコン窒化膜と、ゲート電極からシリコン窒化膜に対する電荷の蓄積を防ぐ膜厚が４ｎｍのトップ酸化膜からなる積層構造のメモリ絶縁膜を形成し、ポリシリコンからなるＮ型のゲート電極１１を形成し、前記ゲート電極の両側の半導体基板１５中にＮ型のソース領域１３を形成し、ソース領域よりも表面濃度が高いＮ型のドレイン領域１４を形成する。
【００３８】
つぎに、膜厚が６００ｎｍのリン、およびボロンを含んだ層間絶縁膜２１を半導体基板１５上に形成し、ソース領域１３、ドレイン領域１４、およびゲート電極１１上に、コンタクトホールを形成する。
【００３９】
つぎに、膜厚が８００ｎｍのシリコンを含んだアルミニウムからなる配線２２を形成し、ソース領域１３、ドレイン領域１４、およびゲート電極１１上のコンタクトホールを介して、配線２２を接続する。この、層間絶縁膜２１は、ソース領域１３、ドレイン領域１４、あるいはゲート電極１１を、配線２２から電気的に絶縁するための機能を有する。
【００４０】
上記、半導体不揮発性記憶装置のソース領域１３は、ドレイン領域１４よりも低い不純物濃度で形成するため、ソース領域１３はドレイン領域１４よりも抵抗は高くなる。
【００４１】
半導体不揮発性記憶装置を書込む場合、Ｎ型のゲート電極１１に書込みゲート電圧ＶＧを９Ｖ印加する。同時に、Ｎ型のドレイン領域１４に書込みドレイン電圧ＶＤを９Ｖ印加する。Ｐ型の半導体基板１５、およびソース領域１３はグランド電位となっている。
【００４２】
図７にソース領域の不純物濃度と、半導体不揮発性記憶装置の書込み後のしきい値電圧との関係を示す。横軸にソース領域の不純物濃度、縦軸に半導体不揮発性記憶装置の書込み後のしきい値電圧を示す。
【００４３】
図７に示すように、ソース領域の不純物濃度を減少すると、半導体不揮発性記憶装置の書込み後のしきい値電圧は増加することなる。すなわち、第１の実施形態に示した効果と同様の効果を得ることが可能である。
【００４４】
上記、第３の実施形態では、Ｎ型のゲート電極、ソース領域、およびドレイン領域と、Ｐ型の半導体基板との構成で説明したが、Ｐ型のゲート電極、ソース領域、およびドレイン領域と、Ｎ型の半導体基板との構成を用いても同様の効果を得ることができる。
【００４５】
さらに、上記、第３の実施形態では、ソース領域をドレイン領域よりも低い濃度で形成することで、ソース領域の抵抗をドレイン領域よりも抵抗を高くする半導体不揮発性記憶装置の構造で説明したが、ソース領域をゲート電極とオーバーラップしない構造、一般的にはオフセットを設けることにより、ソース領域の抵抗を高くする半導体不揮発性記憶装置の構造を用いても、同様の効果を得ることができる。
【００４６】
【発明の効果】
以上の説明から明らかなように、本発明による半導体不揮発性記憶装置の構造においては、書込み後の半導体不揮発性記憶装置のしきい値電圧を効率良く増加することができる。したがって、書込まれた半導体不揮発性記憶装置と書込まれていない半導体不揮発性記憶装置のしきい値電圧の差を大きくすることができ、読み出し時の誤認識を無くすことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体不揮発性記憶装置の構造を示す断面図面である。
【図２】本発明の第１の実施形態における半導体不揮発性記憶装置の特性を示すグラフである。
【図３】本発明の第１の実施形態における半導体不揮発性記憶装置の特性を示すグラフである。
【図４】本発明の第２の実施形態における半導体不揮発性記憶装置の構造を示す断面図である。
【図５】本発明の第２の実施形態における半導体不揮発性記憶装置の特性を示すグラフである。
【図６】本発明の第３の実施形態における半導体不揮発性記憶装置の構造を示す断面図面である。
【図７】本発明の第３の実施形態における半導体不揮発性記憶装置の特性を示すグラフである。
【図８】従来技術における半導体不揮発性記憶装置の構造を示す図面である。
【符号の説明】
１１  ゲート電極
１３  ソース領域
１４  ドレイン領域
１５  半導体基板
１６  ソースコンタクトホール
１７  ドレインコンタクトホール
１８  素子分離領域
１９  空乏層
２１  層間絶縁膜
２２  配線
２３  ソース接続抵抗
３１  従来技術におけるゲート電圧とドレイン電流の関係
３２  本発明におけるゲート電圧とドレイン電流の関係
【図１】
0003993007.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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