(57)【要約】【課題】信頼性が高い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１電極と、前記第１電極に接続された第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第３半導体層上に設けられ、前記第３半導体層に接続された第２電極と、絶縁膜を介して前記第２半導体層に向かい合う第３電極と、上端が前記第２電極に接続され、前記第１半導体層、前記第２半導体層、前記第３半導体層及び前記第３電極から、前記絶縁膜を介して離隔された第４電極と、を備える。前記第２電極の抵抗率は、前記第４電極の抵抗率よりも低い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極に接続された第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に設けられた第１導電形の第３半導体層と、
前記第３半導体層上に設けられ、前記第３半導体層に接続された第２電極と、
絶縁膜を介して前記第２半導体層に向かい合う第３電極と、
上端が前記第２電極に接続され、前記第１半導体層、前記第２半導体層、前記第３半導体層及び前記第３電極から、前記絶縁膜を介して離隔され、且つ前記第２電極の抵抗率よりも高い抵抗率を有する第４電極と、
を備える半導体装置。
【請求項２】
前記第２電極は金属からなり、前記第４電極はシリコンからなる請求項１記載の半導体装置。
【請求項３】
前記第３電極及び前記第４電極は前記第１電極の上面に対して平行な一方向に延び、
前記絶縁膜内には、２本の前記第３電極及び１本の前記第４電極が配置されており、
前記第４電極の上部は前記２本の第３電極の間に配置されている請求項１または２に記載の半導体装置。
【請求項４】
前記第２電極の下面は平坦であり、前記第４電極は前記第２電極の下面に接触している請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２電極の下面には、前記第４電極に接続された凸部が形成されている請求項１〜３のいずれか１つに記載の半導体装置。
【請求項６】
前記第２半導体層、前記第３半導体層及び前記第２電極に接続され、第２導電形である第４半導体層をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２電極の下面には、前記第４半導体層に接続された凸部が形成されている請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力制御用の半導体装置として、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が用いられている。縦型ＭＯＳＦＥＴにおいて、低いオン抵抗と高いスイッチング速度を両立させるためには、構造を微細化することが有効であるが、その場合は、信頼性の確保が課題となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１６４９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、耐圧低下を抑制することを可能とする半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、前記第１電極に接続された第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第３半導体層上に設けられ、前記第３半導体層に接続された第２電極と、絶縁膜を介して前記第２半導体層に向かい合う第３電極と、上端が前記第２電極に接続され、前記第１半導体層、前記第２半導体層、前記第３半導体層及び前記第３電極から、前記絶縁膜を介して離隔された第４電極と、を備える。前記第２電極の抵抗率は、前記第４電極の抵抗率よりも低い。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】比較例に係る半導体装置を示す断面図である。
【図６】第２の実施形態に係る半導体装置を示す断面図である。
【図７】第３の実施形態に係る半導体装置を示す断面図である。
【図８】第４の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
【０００８】
図１に示すように、本実施形態に係る半導体装置１は、例えば、電力制御用の縦型のＭＯＳＦＥＴである。半導体装置１においては、例えば金属からなるドレイン電極１１が設けられている。ドレイン電極１１上には、導電形がｎ＋形のｎ＋形ドレイン層２１が設けられている。ｎ＋形ドレイン層２１の下面はドレイン電極１１の上面に接している。ｎ＋形ドレイン層２１上には、導電形がｎ−形のｎ−形ドリフト層２２が設けられている。
【０００９】
以下、説明の便宜上、ドレイン電極１１からｎ＋形ドレイン層２１に向かう方向を「上」といい、その反対方向を「下」という。但し、これらの方向は重力の方向とは無関係である。また、本明細書において、導電形を表す「ｐ」及び「ｎ」の文字に付した上付きの「＋」及び「−」の文字は、キャリア濃度を相対的に表している。例えば、導電形がｎ形の領域に関しては、キャリア濃度が高い順に、「ｎ＋形」、「ｎ形」、「ｎ−形」と表記する。ｐ形についても同様である。キャリア濃度は実効的な不純物濃度とみなす。「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、ある部分がドナーとなる不純物及びアクセプタとなる不純物の双方を含む場合は、それらの相殺分を除いた濃度をいう。
【００１０】
ｎ−形ドリフト層２２上には、ｐ形ベース層２３が設けられている。ｐ形ベース層２３上には、ｎ＋形ソース層２４が設けられている。また、ｐ形ベース層２３内には、ｎ＋形ソース層２４に隣接したｐ＋形コンタクト層２５が設けられている。ｐ＋形コンタクト層２５の下部はｐ形ベース層２３内に配置されているが、ｐ形ベース層２３の下面には到達していない。ｐ＋形コンタクト層２５の上部はｎ＋形ソース層２４の上部と隣接しており、ｐ＋形コンタクト層２５の上面はｎ＋形ソース層２４の上面において露出している。
【００１１】
ｎ＋形ドレイン層２１、ｎ−形ドリフト層２２、ｐ形ベース層２３、ｎ＋形ソース層２４及びｐ＋形コンタクト層２５により、半導体部分２０が構成されている。半導体部分２０は、例えば、単結晶のシリコン（Ｓｉ）からなる。後述するように、例えば、ｎ＋形ドレイン層２１はシリコンウェーハの一部であり、それ以外の部分はシリコンウェーハ上に成長したエピタキシャルシリコン層である。
【００１２】
半導体部分２０上には、例えば金属からなるソース電極１２が設けられている。ソース電極１２の下面は平坦であり、ｎ＋形ソース層２４の上面及びｐ＋形コンタクト層２５の上面に接しており、従って、ｎ＋形ソース層２４及びｐ＋形コンタクト層２５に接続されている。
【００１３】
半導体部分２０には、上面側から複数のトレンチ２６が形成されている。トレンチ２６は、ドレイン電極１１の上面に対して平行な方向であって、図１の紙面に対して垂直な方向（以下、「奥行方向」という）に延びている。また、トレンチ２６は、図１の横方向（以下、「横方向」という）に沿って複数配列されている。トレンチ２６は、ｎ＋形ソース層２４及びｐ形ベース層２３を貫通し、ｎ−形ドリフト層２２の下部内まで到達している。但し、トレンチ２６はｎ−形ドリフト層２２を貫通していない。また、ｐ＋形コンタクト層２５も奥行方向に延びている。横方向において、ｐ＋形コンタクト層２５及びトレンチ２６は交互に配列されており、相互に離隔している。
【００１４】
トレンチ２６内には、例えばシリコン酸化物からなる絶縁膜３０が埋め込まれている。絶縁膜３０の上面はソース電極１２の下面に接している。絶縁膜３０内におけるｎ−形ドリフト層２２の上部、ｐ形ベース層２３及びｎ＋形ソース層２４の下部に対向する位置には、一対のゲート電極１３が設けられている。一対のゲート電極１３はトレンチ２６内の横方向両側に配置され、奥行方向に延びている。これにより、ゲート電極１３は絶縁膜３０を介してｐ形ベース層２３に向かい合っている。また、ゲート電極１３は例えばポリシリコンにより形成されている。ゲート電極１３は、絶縁膜３０によって、半導体部分２０、ドレイン電極１１及びソース電極１２から絶縁されている。
【００１５】
トレンチ２６内の横方向中央部には、１本のフィールドプレート（ＦＰ）電極１４が設けられている。ＦＰ電極１４は例えばポリシリコンにより形成されている。従って、金属からなるソース電極１２の抵抗率は、ＦＰ電極１４の抵抗率よりも低い。ＦＰ電極１４は奥行方向に延び、その上部１４ａは一対のゲート電極１３間に配置されており、下部１４ｂはゲート電極１３よりも下方に配置されている。ＦＰ電極１４の下部１４ｂは上部１４ａよりも太く、下部１４ｂの幅は、上部１４ａとの境界から少し離隔した位置で最大値をとり、そこから下方に向かって細くなっている。ＦＰ電極１４の上端はゲート電極１３の上端よりも上方に位置し、ソース電極１２の下面に接触している。これにより、ＦＰ電極１４の上端はソース電極１２の下面に接続されている。一方、ＦＰ電極１４の下端は、トレンチ２６の下端には達しておらず、絶縁膜３０によって覆われている。
【００１６】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）は、本実施形態に係る半導体装置の製造方法を示す断面図である。
【００１７】
先ず、図２（ａ）に示すように、ｎ＋形シリコンウェーハ２１ｗ上に、ｎ−形のシリコン層をエピタキシャル成長させて、ｎ−形エピタキシャル層２２ｅを形成する。次に、ｎ−形エピタキシャル層２２ｅ上にマスク４１を形成する。マスク４１には、例えばリソグラフィ法により、奥行方向に延びる開口部４１ａを形成する。次に、マスク４１をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、ｎ−形エピタキシャル層２２ｅ内に複数本のトレンチ２６を形成する。このとき、トレンチ２６にはｎ−形エピタキシャル層２２ｅを貫通させない。その後、マスク４１を除去する。
【００１８】
次に、図２（ｂ）に示すように、ｎ−形エピタキシャル層２２ｅの表面上に、例えばシリコン酸化物を堆積させて、絶縁膜３０ａを形成する。絶縁膜３０ａは、トレンチ２６の内面上にも形成するが、トレンチ２６内を完全には埋めきらないようにする。次に、例えばシリコンを堆積させて、エッチバックすることにより、トレンチ２６内であって絶縁膜３０ａの表面上に、ポリシリコンからなるＦＰ電極１４を形成する。
【００１９】
次に、図３（ａ）に示すように、上方からシリコンよりもシリコン酸化物を優先的にエッチングする条件でエッチバックすることにより、絶縁膜３０ａにおけるｎ−形エピタキシャル層２２ｅの上面上に配置された部分及びトレンチ２６の上部内に配置された部分を除去する。一方、ＦＰ電極１４の下部１４ｂは絶縁膜３０ａにより埋め込まれたままである。これにより、トレンチ２６の上部の横方向両側部に、奥行方向に延びる一対の溝部４２が形成される。
【００２０】
次に、図３（ｂ）に示すように、全面に例えばシリコン酸化物を堆積させて、絶縁膜３０ｂを形成する。絶縁膜３０ｂは溝部４２の内面上にも形成するが、溝部４２内を埋めきらないようにする。これにより、ＦＰ電極１４の上部１４ａが絶縁膜３０ｂによって覆われる。このとき、ＦＰ電極１４は、不純物が高濃度にドープされたポリシリコンにより形成されているため、上部１４ａは酸化が促進されて、ある程度幅が細くなる。次に、例えばシリコンを堆積させて、エッチバックすることにより、溝部４２内であって絶縁膜３０ｂの表面上に、ポリシリコンからなるゲート電極１３を形成する。このとき、ゲート電極１３の上端は、ＦＰ電極１４の上端よりも低い位置とする。
【００２１】
次に、図４（ａ）に示すように、アクセプタとなる不純物をイオン注入することにより、ｎ−形エピタキシャル層２２ｅの上部にｐ形ベース層２３を形成する。次に、ドナーとなる不純物を注入することにより、ｐ形ベース層２３の上部にｎ＋形ソース層２４を形成する。次に、ｎ＋形ソース層２４上にマスク（図示せず）を形成し、アクセプタとなる不純物をイオン注入することにより、ｐ形ベース層２３の上部の一部及びｎ＋形ソース層２４の一部をｐ＋形コンタクト層２５にする。ｎ−形エピタキシャル層２２ｅにおけるｐ形ベース層２３、ｎ＋形ソース層２４及びｐ＋形コンタクト層２５にならなかった部分は、ｎ−形ドリフト層２２となる。ｎ＋形シリコンウェーハ２１ｗ、ｎ−形ドリフト層２２、ｐ形ベース層２３、ｎ＋形ソース層２４及びｐ＋形コンタクト層２５により、半導体部分２０が形成される。次に、全面に例えばシリコン酸化物を堆積させることにより、絶縁膜３０ｃを形成する。絶縁膜３０ｃは溝部４２内にも進入し、ゲート電極１３の上面を覆う。
【００２２】
次に、図４（ｂ）に示すように、絶縁膜３０ｃ及び３０ｂをエッチバックすることにより、半導体部分２０及びＦＰ電極１４が露出する。このとき、ゲート電極１３は絶縁膜３０ｃに覆われており、露出しない。
【００２３】
次に、図１に示すように、全面に金属を堆積させることにより、半導体部分２０、ＦＰ電極１４及び絶縁膜３０ｃの上面上に、ソース電極１２を形成する。ソース電極１２は、ｎ＋形ソース層２４、ｐ＋形コンタクト層２５及びＦＰ電極１４に接触する。また、半導体部分２０の下面上にドレイン電極１１を形成する。ドレイン電極１１はｎ＋形シリコンウェーハ２１ｗに接触する。次に、ｎ＋形シリコンウェーハ２１ｗをダイシングする。これにより、１枚のｎ＋形シリコンウェーハ２１ｗ及びその上下面上に形成された積層体から、多数の半導体装置１が個片化される。このとき、ｎ＋形シリコンウェーハ２１ｗはｎ＋形ドレイン層２１となる。また、絶縁膜３０ａ、３０ｂ及び３０ｃにより、絶縁膜３０が形成される。このようにして、本実施形態に係る半導体装置１が製造される。
【００２４】
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、ＦＰ電極１４の電位（ＦＰ電位）がソース電極１２の電位（ソース電位）と等しいときに、所定の耐圧が得られるように各部の形状及び寸法等が設計されている。そして、半導体装置１においては、ポリシリコンからなるＦＰ電極１４の上面が、金属からなるソース電極１２の下面に接続されている。これにより、ソース電極１２からＦＰ電極１４の各部分までの最大距離が短くなり、ＦＰ電位をソース電位に安定して固定することができる。このため、例えば、半導体装置１のスイッチング時においても、ＦＰ電位が変動しにくく、ＦＰ電位の変動による耐圧の低下が生じにくく、耐圧の低下に起因したアバランシェ降伏が生じにくく、ソース電極１２とドレイン電極１１との間に意図しない電流が流れにくい。この結果、信頼性が高い半導体装置を実現することができる。
【００２５】
（比較例）
次に、比較例について説明する。
図５は、比較例に係る半導体装置を示す断面図である。
【００２６】
図５に示すように、本比較例に係る半導体装置１０１においては、ＦＰ電極１４の上端がゲート電極１３の上端とほぼ同じ高さに位置し、ソース電極１２から絶縁膜３０を挟んで離隔している。一方、ＦＰ電極１４は、奥行方向の一部において、ソース電極１２に接続されている。
【００２７】
本比較例においては、ＦＰ電極１４が奥行方向の一部においてのみソース電極１２に接続されているため、ソース電極１２からＦＰ電極１４の各部分までの最大距離が長い。また、ＦＰ電極１４はポリシリコンからなり、一般にポリシリコンは金属よりも抵抗率が高い。このため、ＦＰ電極１４におけるソース電極１２から遠い部分とソース電極１２との間には、比較的高い配線抵抗が介在する。従って、例えば、半導体装置１０１のスイッチング時に、ＦＰ電極１４におけるソース電極１２から遠い部分の電位は、ゲート電極１３とのカップリング及びドレイン電極１１とのカップリング等により、ソース電位から変動しやすくなる。特に、半導体装置１０１を高速でスイッチングさせると、ＦＰ電位の変動が大きくなりやすい。
【００２８】
半導体装置１０１においては、ＦＰ電位がソース電位であるときに、ソース電極１２とドレイン電極１１との間の耐圧が最大になるように、各部の設計が最適化されているため、ＦＰ電位がソース電位に対して変動すると耐圧が低下し、耐圧がある閾値以下となったときに半導体装置１０１がダイナミックアバランシェモードに移行し、セルフターンオンが生じ、リーク電流が流れてしまう。この結果、半導体装置１０１の動作が不安定になる。このように、本比較例に係る半導体装置１０１は、第１の実施形態に係る半導体装置１と比較して、信頼性が低い。
【００２９】
（第２の実施形態）
次に、第２の実施形態について説明する。
図６は、本実施形態に係る半導体装置を示す断面図である。
【００３０】
図６に示すように、本実施形態に係る半導体装置６においては、ｐ＋形コンタクト層２５がｎ＋形ソース層２４内のみに配置されており、ｐ形ベース層２３内には配置されていない。このため、ｐ＋形コンタクト層２５は半導体部分２０の上面には露出していない。一方、ソース電極１２の下面には奥行方向に延びる凸部１２ａが形成されている。凸部１２ａはｎ＋形ソース層２４を上下方向に貫通し、ｐ＋形コンタクト層２５に接続されている。凸部１２ａはソース電極１２の本体部と一体的に形成されており、ソース電極１２の埋込電極として機能する。
【００３１】
本実施形態によれば、ｐ＋形コンタクト層２５が凸部１２ａを介してソース電極１２に接続されているため、ｐ＋形コンタクト層２５の最下部とソース電極１２との間の配線抵抗が低い。この結果、アバランシェ降伏時に発生した正孔を排出する際の抵抗を低減することができ、アバランシェ耐量をより一層向上させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３２】
（第３の実施形態）
次に、第３の実施形態について説明する。
図７は、本実施形態に係る半導体装置を示す断面図である。
【００３３】
図７に示すように、本実施形態に係る半導体装置３においては、ＦＰ電極１４の上端がゲート電極１３の上端よりも低い位置にある。一方、ソース電極１２の下面に奥行方向に延びる凸部１２ｂが形成されており、その下端はＦＰ電極１４の上端に当接している。これにより、ソース電極１２は凸部１２ｂを介してＦＰ電極１４に接続されている。凸部１２ｂはソース電極１２の本体部と一体的に形成されており、ソース電極１２の埋込電極として機能する。
【００３４】
本実施形態によれば、前述の第１の実施形態と比較して、ソース電極１２の下面に凸部１２ｂを形成することにより、ＦＰ電極１４の各部分とソース電極１２との間の距離をより短縮することができる。これにより、ＦＰ電極１４の電位をより安定してソース電位に固定することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３５】
（第４の実施形態）
次に、第４の実施形態について説明する。
図８は、本実施形態に係る半導体装置を示す断面図である。
図８に示すように、本実施形態は、前述の第２の実施形態と第３の実施形態を組み合わせた例である。
【００３６】
すなわち、本実施形態に係る半導体装置４においては、ソース電極１２の下面に凸部１２ａ及び凸部１２ｂが形成されている。凸部１２ａ及び凸部１２ｂは奥行方向に延び、横方向に沿って交互に配列されている。そして、凸部１２ａの下端はｐ＋形コンタクト層２５に接続されており、凸部１２ｂの下端はＦＰ電極１４の上端に接続されている。
【００３７】
半導体装置４においては、アバランシェ降伏時に発生した正孔がｐ＋形コンタクト層２５及び凸部１２ａを介してソース電極１２に速やかに排出されると共に、ＦＰ電極１４に凸部１２ｂを介してより効果的にソース電位を印加することができる。この結果、半導体装置４はアバランシェ耐量が高く、信頼性が高い。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３８】
以上説明した実施形態によれば、耐圧低下を抑制することが可能な半導体装置を実現することができる。
【００３９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４０】
１、２、３、４：半導体装置、１１：ドレイン電極、１２：ソース電極、１２ａ、１２ｂ：凸部、１３：ゲート電極、１４：フィールドプレート（ＦＰ）電極、１４ａ：上部、１４ｂ：下部、２０：半導体部分、２１：ｎ＋形ドレイン層、２１ｗ：ｎ＋形シリコンウェーハ、２２：ｎ−形ドリフト層、２２ｅ：ｎ−形エピタキシャル層、２３：ｐ形ベース層、２４：ｎ＋形ソース層、２５：ｐ＋形コンタクト層、２６：トレンチ、３０、３０ａ、３０ｂ、３０ｃ：絶縁膜、４１：マスク、４１ａ：開口部、４２：溝部、１０１：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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