(57)【特許請求の範囲】
【請求項１】
第１外部端子と第２外部端子と第３外部端子とを有する半導体装置であって、
上記第３外部端子に接続された第１端子と、上記第１外部端子に接続された第２端子と、制御端子とを有し、該第１端子がそのボディに接続された第１トランジスタと、
その電流経路が上記第２外部端子と上記第１トランジスタの制御端子との間に設けられた第２トランジスタと、
上記第２外部端子と上記第２トランジスタのボディとの間に設けられた第２スイッチ回路と、
上記第３外部端子と上記第２トランジスタのボディとの間に設けられた第３スイッチ回路とを有し、
上記第２外部端子の電位が上記第３外部端子の電位に対して負となったときに、上記第２スイッチ回路はオン状態となり、上記第３スイッチ回路はオフ状態となり、
上記第２外部端子の電位が上記第３外部端子の電位に対して正となったときに、上記第２スイッチ回路はオフ状態となり、上記第３スイッチ回路はオン状態となり、
上記第１外部端子の電位が上記第３外部端子の電位に対して正となったときに、上記第２スイッチ回路はオン状態となり、上記第３スイッチ回路はオフ状態となる半導体装置。
【請求項２】
請求項１において、
上記第２スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、制御端子とを有し、該第１端子がそのボディに接続された第３トランジスタを含み、
上記第３トランジスタの制御端子は、その電位が上記第２外部端子の電位と上記第３外部端子の電位の間の電位となるノードに接続された半導体装置。
【請求項３】
請求項２において、
上記第２スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、上記第３外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第４トランジスタを含む半導体装置。
【請求項４】
請求項１において、
上記第２スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第２外部端子に接続された第２端子と、上記第３外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第４トランジスタと、
上記第２外部端子と上記第２トランジスタのボディとの間に設けられた抵抗とを含む半導体装置。
【請求項５】
請求項１において、
上記第３スイッチ回路は、上記第２トランジスタのボディに接続された第１端子と、上記第３外部端子に接続された第２端子と、上記第２外部端子に接続された制御端子とを有し、該第１端子がそのボディに接続された第５トランジスタを含む半導体装置。
【請求項６】
請求項１において、
上記第３スイッチ回路は、そのアノードが上記第２トランジスタのボディに接続され、そのカソードが上記第３外部端子に接続されたダイオードを含む半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳＦＥＴやＩＧＢＴ(Insulated gate bipolar transistor)等の絶縁ゲート型半導体装置に係わり、特に、過熱保護回路や過電流保護回路などを含む制御回路を同一チップ上に具備する絶縁ゲート型半導体装置の高速駆動法、負ゲート電圧保護方法、および耐圧劣下防止に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴの信頼性向上のため同一チップ上に過熱保護回路を内蔵した例が特開平７−５８２９３号公報に開示されている。この従来例では外部ゲート端子と内部ゲート端子との間にゲート抵抗を接続し、さらに内部ゲート端子と外部ソース端子との間には保護回路用ＭＯＳＦＥＴを接続してある。チップ温度が規定温度以上に上昇した場合には、保護回路用ＭＯＳＦＥＴをオンさせて前記抵抗にゲート電流を流すことにより、パワーＭＯＳＦＥＴが破壊する前にパワーＭＯＳＦＥＴを遮断させることができる。
【０００３】
この従来例では、プロセスステップの増加を抑さえるためパワーＭＯＳＦＥＴのドレイン領域に制御回路を形成する自己分離型構造の素子である。このため、コストは安く抑さえられる。しかし、ゲート電圧が負になった場合に、保護回路用ＭＯＳＦＥＴのドレインとパワーＭＯＳＦＥＴのドレインとの間に存在する寄生ｎｐｎトランジスタにより、外部ドレイン端子から外部ゲート端子にリーク電流が流れるという問題が生じる。そこで、従来例ではこの対策として、前記寄生ｎｐｎトランジスタのベース電流を遮断するためのダイオードを保護回路用ＭＯＳＦＥＴと直列に接続し、さらにこのダイオードの降伏を防止する別のダイオードを外部ゲート端子と外部ソース端子との間に接続していた。
【０００４】
また、過熱保護回路を内蔵したパワーＭＯＳＦＥＴの高周波化のために、上記ゲート抵抗の代わりにＭＯＳＦＥＴを用いた例が、特開平６−２４４４１４号公報に開示されている。この従来例では、外部ゲート端子と内部ゲート端子との間にゲート抵抗を使用する代わりにボディの電位がソース端子電圧に固定されているＭＯＳＦＥＴを使用していた。
【０００５】
【発明が解決しようとする課題】
前述した特開平７−５８２９３号公報に開示された従来の半導体装置では、保護回路用ＭＯＳＦＥＴのソースとドレインが共にパワーＭＯＳＦＥＴのソース端子に接続されていない場合の寄生ｎｐｎトランジスタ動作を防止する負ゲート電圧保護に関しては検討がなされていなかった。また、この従来例ではゲート端子とソース端子との間にダイオードを挿入するために、このダイオードの電圧降下によりパワーＭＯＳＦＥＴを完全に遮断できなかったり、過熱保護回路等の制御回路が正常動作するための最小ゲート端子電圧を低くできないという問題があった。
【０００６】
さらに、特開平６−２４４４１４号公報に開示された高速動作化を図るために前記ゲート抵抗の代わりにＭＯＳＦＥＴを用いる場合に、ボディ電位を制御してオン抵抗を低減することに関しては述べられてなかった。
【０００７】
そこで、本発明の第１の目的は、保護回路用ＭＯＳＦＥＴのソースとドレインが共にパワーＭＯＳＦＥＴのソース端子に接続されていない場合にも寄生ｎｐｎトランジスタ動作が問題とならない負ゲート電圧保護を有する制御回路内蔵絶縁ゲート型半導体装置を提供することにある。
【０００８】
本発明の第２の目的は、高速動作化が可能な制御回路内蔵絶縁ゲート型半導体装置を提供することにある。
【０００９】
本発明の第３の目的は、上記負ゲート電圧保護や高速動作化を行ってもパワーＭＯＳＦＥＴのドレイン耐圧やＩＧＢＴのコレクタ耐圧が低下しない制御回路内蔵絶縁ゲート型半導体装置を提供することにある。
【００１０】
本発明の第４の目的は、制御回路部が正常動作するためのゲート電圧の動作マージンを拡大した制御回路内蔵絶縁ゲート型半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る制御回路内蔵絶縁ゲート型半導体装置は、例えば図１および図２に示すように、半導体基板のｎ型の第１の不純物領域（１０２）と該第１の不純物領域に接するｐ型の第２の不純物領域（１０７）と該第２の不純物領域に覆われたｎ型の第３の不純物領域（１０９ａ）とを含む第１のトランジスタ（パワーＭＯＳ３０）と、上記第１の不純物領域に接するＰ型の第４の不純物領域（１０４a）と、上記第４の不純物領域に覆われたＮ型の第５及び第６の不純物領域（１０９ｂ，１０９ｃ）を含む第２のトランジスタ（ＭＯＳＦＥＴ３２）と、上記第１の不純物領域に接続されたドレイン端子１と、上記第２のトランジスタの上記第５の不純物領域（１０９ｂ）に接続されたゲート端子２と、上記第３の不純物領域に接続されたソース端子３と、上記ゲート端子と上記第４の不純物領域との間に設けられた第１のスイッチ回路（ＳＷ２）と、上記ソース端子と上記第４の不純物領域との間に設けられた第２のスイッチ回路（ＳＷ３）とから構成される。そして、このように構成した本発明に係る制御回路内蔵絶縁ゲート型半導体装置は、上記ゲート端子の電圧が上記ソース端子に対して負極性のときは、上記第２のスイッチ回路（ＳＷ３）がオフ、かつ、上記第１のスイッチ回路（ＳＷ２）がオンし、上記ゲート端子の電圧が上記ソース端子に対して正極性のときは、上記第２のスイッチ回路（ＳＷ３）がオン、かつ、上記第１のスイッチ回路（ＳＷ２）がオフし、上記ゲート端子２が上記ソース端子とほぼ同じ電位であり、さらに上記ドレイン端子の電圧が上記ソース端子に対して所定の正極性の電圧よりも大きいときは、上記第２のスイッチ回路（ＳＷ３）がオフであるとともに上記第１のスイッチ回路（ＳＷ２）がオン動作することを特徴とするものである。
【００１２】
さらに好適な構成としては、同図に示したように、上記第１のトランジスタのゲート電極が上記第６の不純物領域（１０９ｃ）と接続され、そして上記第１のトランジスタのゲート電極と上記ソース端子に接続されたグランド線（６）との間に設けられた第３のスイッチ回路（ＳＷ１）と、上記第１のトランジスタの過負荷状態を検出して上記第３のスイッチ回路をオンにし、かつ、上記第２のトランジスタのソース・ドレイン間抵抗を大きくする保護回路（２１）とをさらに具備すればよい。
【００１３】
また、上記第１のトランジスタのゲート電極は上記第６の不純物領域と接続され、そして上記第１のトランジスタのゲート電極と上記第４の不純物領域に接続されたグランド線（６）との間に設けられた第３のスイッチ回路（ＳＷ１）と、上記第１のトランジスタの過負荷状態を検出して上記第３のスイッチ回路をオンにし、かつ、上記第２のトランジスタのソース・ドレイン間抵抗を大きくする保護回路（２１）とをさらに具備すれば好適である。
【００１４】
ここで、上記第３のスイッチ回路（ＳＷ１）は、例えば図３に示すように、上記保護回路が該半導体装置の過熱状態を検出したことを示す信号によりオン状態となる第３のトランジスタ（３１）と、上記保護回路が上記第１のトランジスタのドレイン電流を過電流状態であることを示す信号によりオン状態となる第４のトランジスタ（４２）とから構成すれば好適である。
【００１５】
また、本発明をさらに好適な構成にするならば、上記第１のトランジスタのゲートにそのアノードが接続された第１及び第２のダイオード（９１、８９）をさらに設け、上記第３のトランジスタ（３１）のソース・ドレイン経路を上記第１のダイオード（９１）のカソードと上記グランド線（６）との間に接続され、上記第４のトランジスタ（４２）のソース・ドレイン経路は上記第２のダイオード（８９）のカソードと上記グランド線（６）との間に接続すればよい。
【００１６】
これらのさらに具体的な構成及び作用効果は、以下の説明において明らかにする。
【００１７】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施の形態につき、添付図面を参照しながら詳細に説明する。
【００１８】
＜実施例１＞
図１は、本発明に係る半導体装置の第１の実施例を示すブロック回路図である。図１に示した回路構成の半導体装置は、パワーＭＯＳＦＥＴ３０と保護回路２１を１つのチップに備え、チップ外部からは１つのトランジスタと見えるように構成したものである。そのため、本半導体装置のチップの外部端子としては、通常のパワーＭＯＳＦＥＴ同様に、ドレイン端子１、ゲート端子２、ソース端子３を有する。
【００１９】
本実施例の半導体装置では、保護回路２１の中に温度検出回路や過電流検出回路などを内蔵させ、ゲート端子２に正の電圧が印加されている場合でもドレイン端子１とソース端子３の間に大電流が流れる過負荷状態ではパワーＭＯＳＦＥＴ３０を強制的に遮断、若しくは、パワーＭＯＳＦＥＴ３０のドレイン電流を制限するスイッチ回路ＳＷ１を設けてある。
【００２０】
ＭＯＳＦＥＴ３２は、通常のパワーＭＯＳＦＥＴ３０のスイッチング時に、ＭＯＳＦＥＴ３２のオン抵抗を下げることにより、ゲート端子２からパワーＭＯＳＦＥＴ３０のゲートまで入力信号を伝達しやすくして、高速スイッチングを可能にさせる。過負荷状態では、保護回路２１に内蔵してある過熱または過電流などの検出回路が動作し、信号ｘによりスイッチ回路ＳＷ１を閉じるように保護回路が動作する。これにより、過負荷状態においてはパワーＭＯＳＦＥＴ３０のドレイン電流を遮断または制限し、素子の破壊を防止できる。
【００２１】
本回路では、保護回路２１が動作するときノード１０の電圧を低下させてＭＯＳＦＥＴ３２のオン抵抗を上げることが特徴である。これにより、保護回路２１が動作してパワーＭＯＳＦＥＴ３０のドレイン電流を遮断または制限する場合には、ゲート端子２からのゲート電流が流れにくくなる。その結果、スイッチ回路ＳＷ１を介してパワーＭＯＳＦＥＴ３０のゲートにある電荷が放出される。この場合、スイッチ回路ＳＷ１のオン抵抗が高い場合でも、ＭＯＳＦＥＴ３２がゲートへの電荷注入を低減しているため、パワーＭＯＳＦＥＴ３０を高速に遮断できる。また、保護回路が働いた後のゲート電流も小さくできるため、消費電力が小さくてすむという特徴がある。
【００２２】
一方、図２を用いて後述するが、本半導体装置はプロセスコスト低減のため通常のパワーＭＯＳＦＥＴプロセスを用いて制御回路２０を形成している。このため、安いプロセスコストで制御回路を内蔵できるという利点がある。しかし、パワーＭＯＳＦＥＴのドレイン１０２をコレクタ、制御回路用ＭＯＳＦＥＴであるＭＯＳＦＥＴ３２のドレイン領域１０９ｂをエミッタ、制御回路用ＭＯＳＦＥＴ３２のボディ領域１０４ａをベースとする寄生ｎｐｎトランジスタ２９が形成される。従って、ゲート端子２が負になった場合には、ゲート端子２に接続されるＭＯＳＦＥＴ３２のドレイン領域１０９ｂとＭＯＳＦＥＴ３２のボディ領域１０４ａに順方向電圧が印加されることになる。このため、寄生ｎｐｎトランジスタ２９がオンして、ドレイン端子１からゲート端子２へリーク電流が流れるという問題が生じる。
【００２３】
本実施例では、この寄生ｎｐｎトランジスタ問題を解決するために、ＭＯＳＦＥＴ３２のボディ４とゲート端子２を接続（すなわち、短絡）するスイッチ回路ＳＷ２と、ＭＯＳＦＥＴ３２のボディ４とソース端子３を接続するスイッチ回路ＳＷ３を設けている。
【００２４】
ゲート端子２の電圧がソース端子３の電圧に対して正の場合には、スイッチ回路ＳＷ２はオフに、スイッチ回路ＳＷ３はオンとなるように制御される。通常、ゲート端子２の電圧が正の場合には、パワーＭＯＳＦＥＴ３０がオンしてソース端子３に対するドレイン端子１の電圧は立ち下がり、ゲート端子２の電圧はドレイン端子１の電圧よりも大きくされる。従って、スイッチ回路ＳＷ２がオンのままでは、ＭＯＳＦＥＴ３２のボディ４とドレイン端子１との間のＰＮ接合に順バイアスが印加されることになる。すなわち、寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間が順バイアスされ、寄生ｎｐｎトランジスタ２９は逆方向動作する。このため、ゲート端子２からドレイン端子１へリーク電流が流れるという問題が生じる。そこで、スイッチ回路ＳＷ２をオフにし、スイッチ回路ＳＷ３をオンにして、ＭＯＳＦＥＴ３２のボディ４をソース端子３と同電位とする。このようにスイッチ回路を制御することにより、寄生ｎｐｎトランジスタ２９の逆方向動作を防止できる。
【００２５】
一方、ゲート端子２の電圧がソース端子３の電圧に対して負の場合には、スイッチ回路ＳＷ２をオンにし、スイッチ回路ＳＷ３をオフにする。これにより、ＭＯＳＦＥＴ３２のボディ４はゲート端子２と同電位になり、寄生ｎｐｎトランジスタ２９がオンすることを防止する。このようにスイッチ回路を制御することにより、本実施例ではドレイン端子１からゲート端子２へのリーク電流を防止できるという特徴がある。
【００２６】
上述の対策は、本願発明者等が先に出願した特開平９−１３９６３３号公報において考慮されている。ところが、この公報に開示された本実施例のスイッチ回路ＳＷ２とＳＷ３に相当するスイッチング手段は、ゲート端子２とソース端子３との間に印加される電圧により動作するため、ゲート端子２とソース端子３との間の電圧がほぼ等しい場合には、スイッチッング手段（ＳＷ２とＳＷ３の両方）がオフ状態または高インピーダンスとなることが新たに発見された。つまり、前記寄生ｎｐｎトランジスタ２９のベース４はフローティングまたは高インピーダンスとなる。このため、ゲート端子２とソース端子３との間の電圧がほぼ等しい場合に、ドレイン端子１に高電圧が印加されると、寄生ｎｐｎトランジスタはパワーＭＯＳＦＥＴ３０の本来のドレイン耐圧（約７０Ｖ）より低いコレクタ・エミッタ間耐圧ＢＶceo（約２０〜３０Ｖ：ベース・エミッタ間が開放の場合の耐圧）またはそれに近い値で降伏し、ドレイン端子１からゲート端子２に大電流が流れる危険性があることが判明した。
【００２７】
そこで、本発明では前記寄生ｎｐｎトランジスタ２９がコレクタ・エミッタ間耐圧ＢＶceoにより降伏しないように、ゲート端子２とソース端子３の電圧がほぼ等しく、ドレイン端子１に正の電圧が印加される場合は、上記耐圧ＢＶceoにマージンを入れて、この耐圧よりも低い１０〜２０Ｖ程度から前記スイッチ回路ＳＷ２をオンすることにした。スイッチ回路ＳＷ２がオンすることにより、寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間耐圧はパワーＭＯＳＦＥＴ３０のドレイン・ソース間耐圧と等しいコレクタ・エミッタ間耐圧ＢＶces（ベース・エミッタ間が短絡の場合の耐圧）となる。このため、パワーＭＯＳＦＥＴ３０のドレイン耐圧劣化を防止できる。なお、ここでは正の電圧が印加される場合に１０〜２０Ｖ程度からスイッチ回路ＳＷ２をオンすることにしたが、スイッチ回路ＳＷ２をオンする電圧は耐圧ＢＶceoよりも小さい値であれば、理論的には問題ない。
【００２８】
すなわち、本実施例では信頼性向上のための保護回路を低コストプロセスで内蔵したインテリジェントなパワーＭＯＳＦＥＴを高速動作化できる。さらに、ゲート・ソース間が負になる場合にも寄生素子動作を防止する負ゲート電圧保護を内蔵できる。またさらに、このような機能追加によってもパワーＭＯＳＦＥＴのドレイン・ソース間耐圧が低下しないという特徴がある。
【００２９】
図２は、図１に示したＭＯＳＦＥＴ３２とパワーＭＯＳＦＥＴ３０の断面構造である。図２に示したように、アンチモン又は砒素を不純物とした抵抗率０．０２Ω・ｃｍ〜０．００２Ω・ｃｍ程度の高濃度ｎ型半導体基板１０１上に、抵抗率１〜２Ω・ｃｍ程度のｎ型エピタキシャル層を１０μｍ程度形成されている。
【００３０】
パワーＭＯＳＦＥＴ３０の形成部分には、約５０ｎｍのゲート酸化膜１０５ａと、その上に形成した多結晶シリコンゲート層１０６ａと、多結晶シリコンゲート層１０６ａのパターン間に、深さ６μｍ、ドーズ量１０15ｃｍ-2程度の第１のｐ型ウエル拡散層１０３ａと、多結晶シリコンゲート層１０６ａをマスクにして自己整合的に形成した深さ２μｍ、ドーズ量５×１０13ｃｍ-2程度のボディ用ｐ型拡散層１０７と、深さ０．４μｍ、ドーズ量１０16ｃｍ-2程度のソース用ｎ型拡散層１０９ａとが設けられている。また、ボディ１０７とアルミ電極１１２ａの間にオーミックなコンタクトを取るために深さ０．５μｍ、ドーズ量１０15ｃｍ-2程度の高濃度ｐ型拡散層１１０ａが設けられ、多結晶シリコンゲート層１０６ａの上には絶縁層１１１を介してソース電極となるアルミ電極層１１２ａが形成されている。
【００３１】
また、ＭＯＳＦＥＴ３２の形成部分にはボディとなる深さ５μｍ、ドーズ量２×１０13ｃｍ-2程度の第２のｐ型ウエル不純物層１０４ａと、前記ｎ型拡散層１０９ａと同一工程で形成され、ドレイン不純物層およびソース不純物層となる高濃度ｎ型不純物層１０９ｂ及び高濃度ｎ型拡散層１０９ｃと、前記ｐ型拡散層１１０ａと同一工程で形成される高濃度ｐ型不純物層１１０ｂが設けられている。また、多結晶シリコンゲート層１０６ａと同じ工程で形成される多結晶シリコンゲート層１０６ｂを保護回路用ＭＯＳＦＥＴ３２のゲート電極とし、さらにドレイン耐圧向上のためのドーズ量５×１０12ｃｍ-2程度の低濃度ｎ型オフセット領域１０８を設けてある。
【００３２】
また、アルミ電極層１１２ｂ、１１２ｃ、１１２ｄは各々ＭＯＳＦＥＴ３２のドレイン電極、ソース電極、ボディ電極である。また、参照符号１０５ｂは選択酸化により形成された厚さ約１μｍのフィールド酸化膜である。
【００３３】
本半導体装置は、プロセスコスト低減のため通常のパワーＭＯＳＦＥＴプロセスを用いてＭＯＳＦＥＴ３２等の保護回路用ＭＯＳＦＥＴをパワーＭＯＳＦＥＴ３０のドレイン領域であるｎ型エピタキシャル層１０２の中に形成した自己分離型構造である。このため、従来のパワーＭＯＳＦＥＴプロセスと同様に低コストで制御回路を内蔵できるという利点があるものの、図１に示したようにパワーＭＯＳＦＥＴのドレイン端子１をコレクタ、ＭＯＳＦＥＴ３２のドレイン領域１０９ｂをエミッタ、ＭＯＳＦＥＴ３２のボディ領域１０４ａをベースとする寄生ｎｐｎトランジスタ２９が形成される。しかし、本発明の半導体装置では上記図１で説明したように、スイッチ回路ＳＷ２、ＳＷ３によりＭＯＳＦＥＴ３２のボディ４の電圧を制御することにより寄生ｎｐｎトランジスタ２９の動作を防止することができる。
【００３４】
＜実施例２＞
図３は、本発明に係る半導体装置の第２の実施例を示す回路図である。本実施例は、図１に示したグランド６をソース端子３に接続する場合（接続ａ）に対応した実施例であり、スイッチ回路ＳＷ１からＳＷ３を具体的な回路構成で示してある。また、本実施例では保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合を示してある。
【００３５】
すなわち、スウイッチ回路ＳＷ１はパワーＭＯＳＦＥＴ３０の内部ゲート５とソース端子３の間を開閉し、パワーＭＯＳＦＥＴ３０が過負荷状態においても破壊しないように設けたスイッチであり、過熱保護に対するＭＯＳＦＥＴ３１と、過電流保護に対するＭＯＳＦＥＴ４２で構成されている。スイッチ回路ＳＷ２は、ゲート端子２とＭＯＳＦＥＴ３２のボディ４を開閉するスイッチであり、ソース端子３に対しゲート端子２が負になった時にオンするＭＯＳＦＥＴ３９と、ソース端子３に対しゲート端子２がほぼ同電位の時にドレイン端子１の電位がソース端子３に対して１０〜２０Ｖ以上の正電圧になった場合にオンするＭＯＳＦＥＴ４０で構成されている。スイッチ回路ＳＷ３はソース端子３とＭＯＳＦＥＴ３２のボディ４を開閉するスイッチであり、ＭＯＳＦＥＴ３８で構成されている。
【００３６】
室温において、ゲート端子２に５〜１０Ｖ程度の正のゲート電圧を印加してパワーＭＯＳＦＥＴ３０をオンさせる場合、ＭＯＳＦＥＴ３１、３３、４２、３５、３６、３９、４０はオフ状態、ＭＯＳＦＥＴ３４、３７、３８、４１はオン状態になる。この理由は以下の通りである。すなわち、抵抗６６とダイオード８２は定電圧回路を構成しており、ダイオード８２のカソードには３Ｖ程度の定電圧が印加される。室温状態では、抵抗６５とダイオード列８１の分圧によりＭＯＳＦＥＴ３７のゲートには１．５Ｖ以上の電圧が印加されている。このためＭＯＳＦＥＴ３７はオン、ＭＯＳＦＥＴ３６はオフ状態である。また、抵抗６２、６３とＭＯＳＦＥＴ３４、３５で構成されるラッチ回路は、抵抗６２の値を抵抗６３の値より約１桁大きく設計してあるため、ゲート端子２に正の電圧が印加されたときには、常にＭＯＳＦＥＴ３４はオン、ＭＯＳＦＥＴ３５はオフ状態となる。このため、ＭＯＳＦＥＴ３１はオフ状態である。従って、ゲート端子２に電圧が印加されるとダイオード９０と抵抗６１にゲート端子２から電流が流れてＭＯＳＦＥＴ３２をオンし、パワーＭＯＳＦＥＴ３０のゲートに電荷が供給され、パワーＭＯＳＦＥＴ３０は高速にオンする。抵抗６０は、定常状態においてゲート端子２と内部ゲート端子５の電位差を小さくするために設けてある。また、キャパシタ２５はゲート端子２の電圧を上昇させるとき、ブートストラップ効果によりさらに高速にＭＯＳＦＥＴ３２のゲート電圧を上昇させるために設けてある。
【００３７】
ゲート端子２をゼロボルトにしてパワーＭＯＳＦＥＴ３０をオフする場合、ＭＯＳＦＥＴ３２のみならずダイオード８０を介してもパワーＭＯＳＦＥＴ３０のゲート電荷を放出できるため、パワーＭＯＳＦＥＴ３０を高速に遮断できる。
【００３８】
過電流保護動作は、以下の通りである。すなわち、ドレイン電流が増加する場合には、パワーＭＯＳＦＥＴ３０のドレイン電流をモニタする電流センス用のＭＯＳＦＥＴ４３のドレイン電流が増加する。このため、抵抗７０における電圧降下が増加してＭＯＳＦＥＴ４２がオンし始める。このため、ＭＯＳＦＥＴ３２が高インピーダンスとなり、パワーＭＯＳＦＥＴ３０の内部ゲート５の電圧を低下させる（スイッチ回路ＳＷ１の抵抗を小さくする）。これにより、パワーＭＯＳＦＥＴ３０のドレイン電流が過大になることを防止する。
【００３９】
過熱保護動作は、以下の通りである。すなわち、チップ温度が規定温度以上に上昇する場合には、温度の上昇によりダイオード列８１の順方向電圧が低下するためＭＯＳＦＥＴ３７のゲート電圧が低下し、ＭＯＳＦＥＴ３７がオフする。このため、ＭＯＳＦＥＴ３６がオンして、ＭＯＳＦＥＴ３４、３５と抵抗６２、６３で構成されるラッチ回路の状態が反転する。従って、ＭＯＳＦＥＴ３４がオフしＭＯＳＦＥＴ３３がオンすることにより、パワーＭＯＳＦＥＴ３０の内部ゲート電圧５は低下する（スイッチ回路ＳＷ１の抵抗を小さくする）。これにより、パワーＭＯＳＦＥＴ３０が遮断する。
【００４０】
本実施例では、上述の過電流保護や過熱保護が働き、パワーＭＯＳＦＥＴ３０の内部ゲート５の電圧を下げる場合にもＭＯＳＦＥＴ３２のゲート１０の電圧を下げて、ＭＯＳＦＥＴ３２のオン抵抗を増加させることが特徴である。これにより、ＭＯＳＦＥＴ３１やＭＯＳＦＥＴ４２のようにパワーＭＯＳＦＥＴ３０のドレイン電流を遮断または制限するために設けてあるスイッチ回路ＳＷ１のオン抵抗をあまり低くしなくても高速に保護回路を動作できるという効果がある。また、過大なゲート電流を流す必要がなくなるという効果もある。
【００４１】
本実施例では、ソースがソース端子３に接続されているＭＯＳＦＥＴ、すなわち、ＭＯＳＦＥＴ３１、ＭＯＳＦＥＴ４２、ＭＯＳＦＥＴ３３〜３７に関しては、特開平７−５８２９３号公報に開示してある方法、すなわちダイオード９１、８９、９０、８８を用いることにより、上記ソースがソース端子３に接続されているＭＯＳＦＥＴのドレインとパワーＭＯＳＦＥＴ３０のドレインとの間に存在する寄生ｎｐｎトランジスタの動作防止を行って負ゲート電圧保護を行なう。
【００４２】
さらにソースがソース端子３に接続されていないＭＯＳＦＥＴ３２の寄生ｎｐｎトランジスタの動作防止のためには、ＭＯＳＦＥＴ３９、４０、３８を使用している。すなわち、外部ゲート端子２が負になった場合にはスイッチ回路ＳＷ２を構成するＭＯＳＦＥＴ３９とＭＯＳＦＥＴ４０がオンし、スイッチ回路ＳＷ３を構成するＭＯＳＦＥＴ３８がオフする。このため、ＭＯＳＦＥＴ３２のボディ電圧４はゲート端子電圧２と同電位になり、図１に示した寄生ｎｐｎトランジスタ２９のベース・エミッタ間が順バイアスされることを防止した。本実施例ではこのような負ゲート電圧保護により、高速動作化のためＭＯＳＦＥＴ３２を内蔵させた場合でも、ドレイン端子１からゲート端子２へのリーク電流を遮断できるという効果がある。
【００４３】
さらに本実施例では、ＭＯＳＦＥＴ３９、３８、４０のしきい電圧を例えば１Ｖにした場合、ゲート端子２の電圧が±１Ｖの範囲内ではＭＯＳＦＥＴ３８、３９、４０はすべてオフ状態となる。このため、ゲート端子２がゼロボルト近辺の時には図１で述べた寄生ｎｐｎトランジスタ２９のベースが、開放状態もしくは開放状態に近くなる。従って、寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間耐圧は、ベース・エミッタ間を短絡した場合の耐圧ＢＶces（約７０Ｖ）ではなく、ベースが開放の場合の耐圧ＢＶceo（２０〜３０Ｖ程度）近くに低下する恐れがある。
【００４４】
そこで、本実施例ではドレイン端子１がソース端子３に対し高電位になり、スイッチ回路ＳＷ２を構成するＭＯＳＦＥＴ４０がオンすると、ゲート端子２とＭＯＳＦＥＴ３２のボディ４を短絡するように回路構成してある。これにより、寄生ｎｐｎトランジスタ２９のコレクタ・エミッタ間耐圧を、ベース・エミッタ間を短絡した場合の耐圧ＢＶces（約７０ＶでパワーＭＯＳＦＥＴ３０のドレイン・ソース間耐圧と同じ）に戻し、ドレイン耐圧の劣下を防止することができるという効果がある。
【００４５】
なお、ダイオード８３、８４の降伏電圧を各々１０Ｖとし、抵抗６７として４００ｋΩ以上の抵抗、抵抗７１として１ＭΩの抵抗を用いた場合、抵抗６７を通って流れるドレインリーク電流はドレイン電圧が２０Ｖ程度までは遮断し、ドレイン電圧が６０Ｖにおいても１００μＡ（＝（６０Ｖ−２×１０Ｖ）／４００ｋΩ）程度以下に抑えられる。ここで、ダイオード８４はＭＯＳＦＥＴ４０のゲート保護としても働く。
【００４６】
従って本実施例でも、実施例１で述べたように、信頼性向上のための保護回路を低コストプロセスで内蔵したインテリジェントなパワーＭＯＳＦＥＴの高速動作化を図ることができる。さらに、ゲート・ソース間が負になる場合にも寄生素子動作を防止する負ゲート電圧保護機能を内蔵できる。またさらに、このような機能追加によってもパワーＭＯＳＦＥＴのドレイン・ソース間耐圧が劣化しないという特徴がある。なお、本実施例で使用されるダイオードや抵抗は、寄生素子が形成されないようにＭＯＳＦＥＴのゲート用の多結晶シリコン層を用いて形成することが望ましい。
【００４７】
＜実施例３＞
図４は、本発明に係る半導体装置の第３の実施例を示す回路図である。本実施例も、図１に示したグランド６はソース端子３に接続する場合（接続ａ）に対応した実施例であり、スイッチ回路ＳＷ１からＳＷ３を具体的な回路構成で示してある。
【００４８】
本実施例では、図３においてスイッチ回路ＳＷ３として使用したＭＯＳＦＥＴ３８の代りにダイオード９３を用いた場合を示してある。ゲート端子２の電圧が正の時には、ＭＯＳＦＥＴ３２のボディ４の電圧はダイオード９３を介してほぼソース端子３の電圧になるため、ＭＯＳＦＥＴ３８を用いた場合に比べてＭＯＳＦＥＴ３２のボディ電圧とソース端子３の電圧との差が大きくなりやすいという点で、実施例２と異なるだけである。従って、実施例１と２で述べたように低コストプロセスを用いて、高速動作化と、負ゲート電圧保護と、ドレイン耐圧の劣下防止とを達成できる。
【００４９】
＜実施例４＞
図５は、本発明に係る半導体装置の第４の実施例を示す回路図である。本実施例は、図１に示したグランド６をＭＯＳＦＥＴ３２のボディ４に接続する場合（接続ｂ）に対応した実施例であり、スイッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。
【００５０】
本実施例では、図３に示していたＭＯＳＦＥＴ３１、３３〜３７に存在する寄生ｎｐｎトランジスタの動作を防止するために使用していた負ゲート電圧保護用ダイオード８８、９１を使用せずに、スイッチ回路ＳＷ３を構成するＭＯＳＦＥＴ３８を用いてＭＯＳＦＥＴ３２に対する負ゲート電圧保護と同じ方法により負ゲート電圧保護を行う場合である。なお、本実施例ではダイオード９０は残してある。これは、キャパシタ２５によるブートストラップ効果により、パワーＭＯＳＦＥＴ３０の通常のオン動作時にＭＯＳＦＥＴ３２のゲートを高速に昇圧させるためである。従って、このブートストラップ効果を期待しない場合にはダイオード９０とキャパシタ２５は不要である。
【００５１】
本実施例の場合には、実施例１や２で述べた高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下防止の効果のみならず、ＭＯＳＦＥＴ３８として低オン抵抗素子を使用することにより、ＭＯＳＦＥＴ３８のドレイン・ソース間電圧を図１〜図４で用いていた負ゲート電圧保護用ダイオード８８、９１のアノード・カソード間電圧より低くすることができる。従って、この電圧分だけゲート端子２の電圧が下がっても、ＭＯＳＦＥＴ３３〜３７を用いた過熱保護回路は正常に動作できる。すなわち、ゲート電圧の動作マージンを拡大できるという効果がある。さらに、過熱保護回路が動作した後の内部ゲート端子５の電圧を従来より低くできるため、ドレイン電流を低くできるという効果もある。勿論、本実施例の場合にも実施例１や２で述べた高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下防止の効果がある。
【００５２】
＜実施例５＞
図６は、本発明に係る半導体装置の第５の実施例を示す回路図である。本実施例も図１に示したグランド６をＭＯＳＦＥＴ３２のボディ４に接続する場合（接続ｂ）に対応した実施例であり、スイッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。
【００５３】
図５に示した実施例４ではスイッチ回路ＳＷ２をＭＯＳＦＥＴ３９とＭＯＳＦＥＴ４０を用いて構成していたのに対し、本実施例はスイッチ回路ＳＷ２をＭＯＳＦＥＴ４０だけで構成した場合の実施例である。本実施例では実施例４に比べ負ゲート電圧保護能力が低下するものの、図５に示したＭＯＳＦＥＴ３９を使用しなくてもすむため、半導体チップ上の保護回路の占有面積を低減できるという効果がある。勿論、本実施例の場合にも実施例１や２で述べた高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下防止の効果がある。
【００５４】
＜実施例６＞
図７は本発明に係る半導体装置の第６の実施例を示す回路図である。本実施例は図１に示したグランド６をソース端子３に接続する場合（接続ａ）に対応した実施例であり、スイッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。
【００５５】
本実施例は、図１に示したグランド６はソース端子３に接続する場合（接続ａ）ではあるが、ＭＯＳＦＥＴ３１、３３〜３７のボディはＭＯＳＦＥＴ３２のボディ４と接続してある。このため、ＭＯＳＦＥＴ３１、３３〜３７に存在する寄生ｎｐｎトランジスタの動作を防止するために図１等で使用していた負ゲート電圧保護用ダイオード８８、９１を使用せずにスイッチ回路ＳＷ３を構成するＭＯＳＦＥＴ３８を用いて、ＭＯＳＦＥＴ３２と同じ方法（寄生ｎｐｎトランジスタのエミッタ・ベース間を短絡する方法）により負ゲート電圧保護を行っている。この点では、図５に示した実施例４の場合と同様である。
【００５６】
本実施例ではＭＯＳＦＥＴ３１、３３〜３７のソースをソース端子３に接続してあるため、ＭＯＳＦＥＴ３１、３３〜３７のドレイン電流がＭＯＳＦＥＴ３８には流れない。このため、図６に示した実施例５の場合に比べＭＯＳＦＥＴ３８のオン抵抗を低くしなくても（すなわち、素子の半導体チップ内の占有面積を大きくしなくても）、ＭＯＳＦＥＴ３２のボディ４を容易に制御できるという利点がある。その他の点では、本実施例の場合にも実施例１や２で述べた高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下防止の効果がある。さらに、実施例４で述べたように、ゲート電圧動作マージンを拡大できるという効果もある。
【００５７】
＜実施例７＞
図８は、本発明に係る半導体装置の第７の実施例を示すブロック回路図である。本実施例は、図９の断面図に示してあるようにフローティングのｐ型拡散層１０３ｃのノード７を用いてスイッチ回路ＳＷ２を制御する場合の実施例である。
【００５８】
本実施例では、ドレイン端子１に１０Ｖ程度の電圧が印加されたときパワーＭＯＳＦＥＴ３０のボディであるｐ型拡散層１０３ａとｎ型エピタキシャル層１０２の間に形成される空乏層がフローティングのｐ型拡散層１０３ｃに達するように設計し、これによりスイッチ回路ＳＷ２がオンするように構成したことが特徴である。
【００５９】
このフローティングノード７とｎ型エピタキシャル層１０２との間には寄生ダイオード９２が形成されるが、この寄生ダイオードの耐圧はＭＯＳＦＥＴ３０のドレイン耐圧と同じにしても構わない。本実施で寄生ダイオード９２の耐圧をパワーＭＯＳＦＥＴ３０のドレイン耐圧と同じにした場合は、図３等においてドレイン端子１からのリーク電流を低減するために設けていた抵抗６７は不要である。本実施例の場合にも、実施例１で述べたように低コストプロセスを用いて高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下防止を達成できる。
【００６０】
＜実施例８＞
図１０は、本発明に係る半導体装置の第８の実施例を示す回路図である。本実施例は、図８に示したグランド６をソース端子３に接続する場合（接続ａ）に対応した実施例であり、図８に示したスイッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。また、本実施例は、保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合である。
【００６１】
本実施例は、図３の多結晶ダイオード８３の代りに、ｎ型エピタキシャル層１０２とｐ型拡散層１０３ｃにより形成される寄生ダイオード９２を用いた回路構成である。本実施例では、前述のように寄生ダイオード９２の耐圧をパワーＭＯＳＦＥＴ３０のドレイン耐圧と同じにした場合、図３等においてドレイン端子１からのリーク電流を低減するために設けていた抵抗６７は不要である。
【００６２】
また、本実施例では、実施例７で説明したように、ドレイン電圧が例えば１０Ｖ以上になるとｐ型拡散層１０３ａとｎ型エピタキシャル層１０２の間に形成される空乏層がフローティングのｐ型拡散層１０３ｃに達するために、フローティングノード７が１０Ｖになる（寄生ダイオード９２が降伏するためではない）。このため、ゲート端子２とソース端子３がほぼ同じ電圧の場合でも、図３の回路と同じようにＭＯＳＦＥＴ４０がオンするので、ＭＯＳＦＥＴ３２のボディ４はゲート端子２と同じ電圧となり、寄生ｎｐｎトランジスタによるドレイン・ソース間の耐圧劣化を防止できる。従って、本実施例の場合にも実施例１や２で述べたように低コストプロセスを用いて高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下防止が達成できる。
【００６３】
＜実施例９＞
図１１は、本発明に係る半導体装置の第９の実施例を示すブロック回路図である。本実施例では、実施例１においてゲート端子２とソース端子３がほぼ同じ電圧となる場合に、ＭＯＳＦＥＴ３２のボディがフローティングになることを防止する手段として、スイッチ回路ＳＷ３と並列に抵抗７２を設け、またスイッチ回路ＳＷ２と並列に抵抗７３を設けて寄生ｎｐｎトランジスタ２９によるドレイン・ソース間耐圧の劣化を防止する場合の実施例である。
【００６４】
例えば、ゲート端子２の電圧が±０．７Ｖの場合に、ゲート端子２から供給される電圧ではスイッチ回路ＳＷ３もＳＷ２も共にオンさせることができないとすると、抵抗７２や抵抗７３がない場合には、ｎｐｎトランジスタ２９のベースノード４の電圧は、±０．７Ｖの範囲で変動し得るオープン状態となり、寄生ｎｐｎトランジスタ２９によるドレイン・ソース間の耐圧が劣化するという問題がある。
【００６５】
これに対して、本実施例では、抵抗７２と抵抗７３に同じ値の抵抗を設けることにより、ゲート端子２が±０．７Ｖの範囲（スイッチ回路ＳＷ３もＳＷ２も共にオフ状態）となる場合でも、寄生ｎｐｎトランジスタ２９のベースノード４の電圧は±０．３５Ｖ以内に抑える。このため、寄生ｎｐｎトランジスタ２９によるドレイン・ソース間の耐圧劣化を防止できる。なお、この場合の抵抗７２，７３はベースノード４とゲート端子２またはソース端子３とのインピーダンスを低減できる抵抗値を有すれば良く、５０ＭΩ以下、好ましくは５ＭΩ以下、より好ましくは５００ｋΩ以下が望ましい。そして、抵抗体としては多結晶シリコンを用いた抵抗でも拡散層を用いた抵抗でも良く、その抵抗値の大きさの中には配線抵抗等の寄生抵抗を含んでも良い。
【００６６】
従って、本実施例の場合には、実施例１のようにドレイン電圧（端子１の電圧）によりスイッチ回路ＳＷ２を制御してＭＯＳＦＥＴ３２のボディがフローティングになることを防ぐ必要はなくなる。
【００６７】
本実施例の場合にも、実施例１や２で述べた高速動作化、負ゲート電圧保護、ドレイン耐圧の劣化防止の効果がある。
【００６８】
＜実施例１０＞
図１２は、本発明に係る半導体装置の第１０の実施例を示す回路図である。本実施例は、図１１に示したグランド６をソース端子３に接続する場合（接続ａ）に対応した実施例であり、スイッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。また、本実施例では保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合である。
【００６９】
本実施例では、ゲート電圧がゼロボルト近辺になりスイッチ回路ＳＷ２として働くＭＯＳＦＥＴ３９と、スイッチ回路ＳＷ３として働くＭＯＳＦＥＴ３８が共にオフ状態になっても、抵抗７２と抵抗７３として、例えば共に１ＭΩの抵抗を入れておくことにより、図１に示した寄生ｎｐｎトランジスタ２９によるドレイン・ソース間の耐圧の劣化を防止することができる。
【００７０】
すなわち、ＭＯＳＦＥＴ３９とＭＯＳＦＥＴ３８のしきい電圧が共に０．７Ｖの場合には、ボディ電圧を±０．３５Ｖの範囲に抑えられる。このため、寄生ｎｐｎトランジスタ２９によるドレイン・ソース間の耐圧の劣化を防止できる。
【００７１】
本実施例では、ドレイン電圧（端子１の電圧）によりスイッチ回路ＳＷ２を制御してＭＯＳＦＥＴ３２のボディがフローティングになることを防ぐ必要はないため、図３に示した抵抗６７〜６９、７１、ＭＯＳＦＥＴ４０、４１、ダイオード８３、８４が不要となり、その代わりに抵抗７２と抵抗７３を設けてＭＯＳＦＥＴ３２のボディがフローティングになることを防止している。これにより、本実施例の場合にも実施例１や２で述べた高速動作化、負ゲート電圧保護、ドレイン耐圧の劣下防止が達成できる。なお、本実施例においてゲート端子２に正の電圧が印加されている場合で、ＭＯＳＦＥＴ３２のボディ４とソース端子３のインピーダンスを小さくする必要がない場合にはＭＯＳＦＥＴ３８を取り除くことも可能である。
【００７２】
なお、抵抗７２と抵抗７３は、本半導体装置の全使用温度範囲において、ＭＯＳＦＥＴ３９のしきい電圧を０．６Ｖ程度以下に選ぶことができる場合には、抵抗７３を取り除くことが可能となる。また同様に、ＭＯＳＦＥＴ３８のしきい電圧を０．６Ｖ程度以下に選ぶことができる場合は、抵抗７２を取り除くことが可能となる。ＭＯＳＦＥＴ３９やＭＯＳＦＥＴ３８のしきい電圧を低くしすぎると高温時にＭＯＳＦＥＴ３９とＭＯＳＦＥＴ３８のしきい電圧が低下するため、ゲートリーク電流が増加するという問題があるが、本実施例では、抵抗７２と抵抗７３を用いることにより、ＭＯＳＦＥＴ３９やＭＯＳＦＥＴ３８のしきい電圧を低くせずに本発明の目的の一つであるドレイン耐圧の劣化防止が達成できる。
【００７３】
＜実施例１１＞
図１３は、本発明に係る半導体装置の第１１の実施例を示すブロック回路図である。本実施例は、図１に示したパワーＭＯＳＦＥＴ３０の代りにＩＧＢＴ(Insulated gate bipolar transistor：絶縁ゲート型バイポーラトランジスタ)５０を用いた場合である。
【００７４】
図１３において、参照符号１１はコレクタ端子、１２はゲート端子、１３はエミッタ端子である。また、ＭＯＳＦＥＴ３２は図１の場合と同様にＩＧＢＴ５０の高速スイッチングを行うために設けてある。図１４には保護回路を内蔵したＩＧＢＴの断面構造を示してある。図１４と図２の相違点は、半導体基板としてｐ型基板２０１を使用し、その上にｐ型基板２０１からｎ型ベース領域として働くｎ型エピタキシャル層１０２への少数キャリアの注入を抑制するために、ｎ型エピタキシャル層１０２より高濃度のｎ型バッファ領域２０２を設けている点だけである。
【００７５】
また、本実施例の場合には寄生ｎｐｎトランジスタの代りに図１４の断面構造から明らかなように、ＩＧＢＴ５０のコレクタ端子１１とＭＯＳＦＥＴ３２のドレインの間には図１３に示す寄生サイリスタ５２が形成される。従って、ゲート端子１２に負の電圧が印加されると、この寄生サイリスタ５２がオンしてコレクタ端子１１からゲート端子１２にリーク電流が流れる恐れがある。つまり、パワーＭＯＳＦＥＴ３０の代りにＩＧＢＴ５０を用いた場合には、寄生ｎｐｎトランジスタ２９の代りに寄生サイリスタ５２による問題が発生するが、その対策はこれまで述べてきたパワーＭＯＳＦＥＴ３０の場合と同じ方法が使用できる。
【００７６】
すなわち、実施例１の図１に示したスイッチ回路ＳＷ２とＳＷ３を用いたＭＯＳＦＥＴ３２のボディ４の制御によりＩＧＢＴ５０の負ゲート電圧保護を達成できる。さらに、ゲート端子１２がゼロボルト付近において、サイリスタ５２のベース４がフローティングになった時、サイリスタ５２のラッチアップによりＩＧＢＴ５０の実効的コレクタ・エミッタ間耐圧が劣化することを、実施例２の場合と同様にスイッチ回路ＳＷ２とＳＷ３を用いたＭＯＳＦＥＴ３２のボディ４の制御により防止している。また、実施例１０までにパワーＭＯＳＦＥＴを用いて説明した本発明の半導体装置の特徴は、ＩＧＢＴを用いた場合にも全く同じ制御回路２０を用いて達成できる。従って、低コストプロセスを用いて高速動作化、負ゲート電圧保護、コレクタ・エミッタ間耐圧の劣下防止を達成できる。
【００７７】
＜実施例１２＞
図１５は、本発明に係る半導体装置の第１２の実施例を示すブロック回路図である。本実施例は、実施例１においてゲート端子２とソース端子３がほぼ同じ電圧の場合にＭＯＳＦＥＴ３２のボディがフローティングになることを防止する手段として、スイッチ回路ＳＷ３と直列に抵抗７４を設け、またスイッチ回路ＳＷ２と直列に抵抗７５を設けて寄生ｎｐｎトランジスタ２９によるドレイン・ソース間耐圧の劣化を防止する場合である。
【００７８】
実施例１のように、ドレイン電圧（端子１の電圧）によりスイッチ回路ＳＷ２を制御してＭＯＳＦＥＴ３２のボディがフローティングになることを防ぐ理由は、ゲート端子２がゼロボルト近辺になるとスイッチ回路ＳＷ２やＳＷ３が導通状態とならないためである。また、ゲート端子２がゼロボルト近辺でもスイッチ回路ＳＷ２やＳＷ３を導通状態とするためには、例えばスイッチ回路ＳＷ２やＳＷ３を構成するために用いるＭＯＳＦＥＴのしきい電圧を極力ゼロボルトに近づけることが必要である。しかしこの場合、高温になり、しきい電圧が低下した時にゲート端子２からスイッチ回路ＳＷ２とＳＷ３を通るゲート電流が増加するという問題がある。
【００７９】
そこで、本実施例では、スイッチ回路ＳＷ２とＳＷ３がゼロボルト近辺でも導通状態となるように、スイッチ回路ＳＷ２とＳＷ３を構成するために用いるＭＯＳＦＥＴのしきい電圧を極力ゼロに近づけたり、場合によってはデプレッション型のＭＯＳＦＥＴを使用することにより、ＭＯＳＦＥＴ３２のボディ４がフローティングになることを防いで、ドレイン耐圧の劣化防止を実現すると共に、更にスイッチ回路ＳＷ２とＳＷ３を通るゲート電流の増加に対しては、それぞれスイッチ回路ＳＷ２とＳＷ３と直列に設けた抵抗７４と抵抗７５により低減するようにした。なお、この場合の抵抗７４，７５はゲート端子２とソース端子３との間の貫通電流を阻止できる抵抗値を有すれば良く、抵抗７４と抵抗７５の抵抗値の合計は１０Ω以上、好ましくは５００Ω以上、より好ましくは５ｋΩ以上が望ましい。そして、抵抗体としては多結晶シリコンを用いた抵抗でも拡散層を用いた抵抗でも良く、その抵抗値の大きさの中には配線抵抗等の寄生抵抗を含んでも良い。
【００８０】
本実施例の場合にも、実施例１や２で述べた高速動作化、負ゲート電圧保護、パワーＭＯＳＦＥＴ３０のドレイン耐圧劣化防止の効果がある。
【００８１】
＜実施例１３＞
図１６は、本発明に係る半導体装置の第１３の実施例を示す回路図である。本実施例は、図１５に示したグランド６をソース端子３に接続する場合（接続ａ）に対応した実施例であり、スイッチ回路ＳＷ１〜ＳＷ３を具体的な回路構成で示してある。また、本実施例は、保護回路２１として過熱保護回路と過電流保護回路を内蔵した場合である。
【００８２】
本実施例では、ゲート電圧がゼロボルトになり、スイッチ回路ＳＷ２として働くＭＯＳＦＥＴ３９とスイッチ回路ＳＷ３として働くＭＯＳＦＥＴ３８が共にオン状態となっても、抵抗７２と抵抗７３とを入れておくことにより、ゲート端子２からスイッチ回路ＳＷ２とＳＷ３を通るゲート電流の増加を防止することができる。
【００８３】
また、スイッチ回路ＳＷ２として働くＭＯＳＦＥＴ３９とスイッチ回路ＳＷ３として働くＭＯＳＦＥＴ３８のしきい電圧を極力ゼロボルトに近づける（または負にする）ことにより、ゲート端子２がゼロボルト近辺となる場合でも寄生ｎｐｎトランジスタ２９によるパワーＭＯＳＦＥＴ３０のドレイン・ソース間の耐圧劣化を防止できる。
【００８４】
また更に、ＭＯＳＦＥＴ３８とＭＯＳＦＥＴ３９のしきい電圧の選び方によっては抵抗７４か抵抗７５のいずれかがなくても、本実施例の半導体装置のドレイン耐圧（端子１と端子３の間の耐圧）の劣化防止を行い、なおかつ、ＭＯＳＦＥＴ３８とＭＯＳＦＥＴ３９を通るゲート電流を低減できるように設定することが可能となる。
【００８５】
勿論、本実施例の場合にも、実施例１や２で述べた高速動作化、負ゲート電圧保護、パワーＭＯＳＦＥＴ３０のドレイン耐圧劣化防止の効果がある。
【００８６】
以上、本発明の好敵な実施例について説明したが、本発明は前記実施例に限定するものではなく、例えば前記実施例ではパワーＭＯＳＦＥＴを含む全てのＭＯＳＦＥＴやＩＧＢＴはｎチャネル型として説明したが全ての素子をｐチャネル型としても同様の効果が得られ、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【００８７】
【発明の効果】
前述した各実施例から明らかなように、本発明によれば例えば過熱保護回路や過電流保護回路等の制御回路を自己分離型構造で内蔵したパワーＭＯＳＦＥＴやＩＧＢＴの高速動作化を図ることができる。また、ゲート端子に負の電圧が印加されても寄生ｎｐｎトランジスタ動作や寄生サイリスタ動作によりドレイン端子（ＩＧＢＴではコレクタ端子）からゲート端子へのリーク電流を防止でき、ゲート端子がゼロボルト付近でのドレイン・ソース間（ＩＧＢＴではコレクタ・エミッタ間）耐圧の劣化を防止できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置のブロック回路図である。
【図２】本発明の第１の実施例の半導体装置の断面構造図を示す。
【図３】本発明の第２の実施例の半導体装置の回路図である。
【図４】本発明の第３の実施例の半導体装置の回路図である。
【図５】本発明の第４の実施例の半導体装置の回路図である。
【図６】本発明の第５の実施例の半導体装置の回路図である。
【図７】本発明の第６の実施例の半導体装置の回路図である。
【図８】本発明の第７の実施例の半導体装置のブロック回路図である。
【図９】本発明の第７の実施例の半導体装置の断面構造図を示す。
【図１０】本発明の第８の実施例の半導体装置の回路図である。
【図１１】本発明の第９の実施例の半導体装置のブロック回路図である。
【図１２】本発明の第１０の実施例の半導体装置の回路図である。
【図１３】本発明の第１１の実施例の半導体装置のブロック回路図である。
【図１４】本発明の第１１の実施例の半導体装置の断面構造図を示す。
【図１５】本発明の第１２の実施例の半導体装置のブロック回路図である。
【図１６】本発明の第１３の実施例の半導体装置の回路図である。
【符号の説明】
１…パワーＭＯＳＦＥＴの外部ドレイン端子、２…パワーＭＯＳＦＥＴの外部ゲート端子、３…パワーＭＯＳＦＥＴの外部ソース端子、４…保護回路用ＭＯＳＦＥＴのボディノード（寄生ｎｐｎのベースノード）、５…内部ゲートノード、６…保護回路２１のグランドノード、７…ｐ型拡散層１０３ｃのフローティングノード、１０…ＭＯＳＦＥＴ３２のゲート端子、１１…ＩＧＢＴの外部コレクタ端子、１２…ＩＧＢＴの外部ゲート端子、１３…ＩＧＢＴの外部エミッタ端子
２０…制御回路、２１…保護回路、２９…寄生ｎｐｎトランジスタ、３０…パワーＭＯＳＦＥＴ、３１〜４２…ＭＯＳＦＥＴ、４３…電流センス用ＭＯＳＦＥＴ、５０…ＩＧＢＴ、５２…寄生サイリスタ、６０〜７５…抵抗、８０〜９３…ダイオード、１０１…ｎ型基板、１０２…ｎエピタキシャル層、１０３ａ，１０３ｂ…第１のｐ型ウエル層、１０４ａ…第２のｐ型ウエル層、１０５…ゲート酸化膜、１０６ａ，１０６ｂ…ゲート電極、１０７，１０９ａ，１０９ｂ…ｐ型拡散層、１０８…低濃度ｎ型拡散層、１０９ａ，１０９ｂ，１０９ｃ…ｎ型拡散層、１０９ｂ，１０９ｃ，１０３…ｎ型拡散層、１１０ａ，１１０ｂ…ｐ型拡散層、１１１…保護膜、１１２ａ〜１１２ｇ…アルミ電極、２０１…ｐ型基板、２０２…ｎ型バッファ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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