(57)【要約】【課題】耐圧をより向上させた半導体装置を提供することである。【解決手段】実施形態の半導体装置は、第１半導体領域と、第１半導体領域の表面に選択的に設けられた第２半導体領域と、第２半導体領域の表面に選択的に設けられた第３半導体領域と、第３半導体領域の表面から第２半導体領域まで延在し、第３半導体領域よりも下側に下端が位置し、第３半導体領域の表面の位置における幅よりも下端の幅が狭くなっているコンタクト領域を含み、第３半導体領域に電気的に接続された第１電極と、コンタクト領域と、第２半導体領域および第３半導体領域と、の間に設けられた第４半導体領域と、第１半導体領域に電気的に接続された第２電極と、第１半導体領域、第２半導体領域、および第３半導体領域に絶縁膜を介して設けられた第３電極と、を備える。【選択図】図１
2016171176.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の表面に選択的に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の表面に選択的に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域の表面から前記第２半導体領域まで延在し、前記第３半導体領域よりも下側に下端が位置し、前記第３半導体領域の前記表面の位置における幅よりも前記下端の幅が狭くなっているコンタクト領域を含み、前記第３半導体領域に電気的に接続された第１電極と、
前記コンタクト領域と、前記第２半導体領域および前記第３半導体領域と、の間に設けられた第２導電形の第４半導体領域と、
前記第１半導体領域に電気的に接続された第２電極と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に絶縁膜を介して設けられた第３電極と、
を備えた半導体装置。
【請求項２】
前記第３半導体領域の側から前記第２半導体領域の側に向かうにつれ、前記コンタクト領域の前記幅が連続的に狭くなっている請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域のキャリア濃度は、前記第２半導体領域のキャリア濃度よりも高い請求項１または２に記載の半導体装置。
【請求項４】
第２実施形態
前記第３半導体領域の下側において、前記第２半導体領域と前記第３半導体領域との間に、第２導電形の第５半導体領域をさらに備えた請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記コンタクト領域の前記下端に接する前記第４半導体領域の厚さは、前記コンタクト領域の側壁に接する前記第４半導体領域の厚さよりも厚い請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
第１導電形の第１半導体領域の上に、前記第１半導体領域を選択的に露出させる開口を有する第１マスク層を形成する工程と、
前記開口において露出された前記第１半導体領域に第２導電形の不純物元素を導入し、前記第１半導体領域の表面に第２導電形の第２半導体領域を選択的に形成する工程と、
前記第１マスク層の側壁に接する第２マスク層を前記第２半導体領域の上に形成する工程と、
前記第１マスク層および前記第２マスク層から露出された前記第２半導体領域に第１導電形の不純物元素を導入し、前記第２半導体領域の表面に第１導電形の第３半導体領域を選択的に形成する工程と、
前記第２マスク層を前記第１マスク層の前記側壁とによって挟む第３マスク層を前記第３半導体領域の上に形成する工程と、
前記第１マスク層、前記第２マスク層、および前記第３マスク層から露出された前記第３半導体領域と、前記露出された前記第３半導体領域下の前記第２半導体領域を除去し、前記第２半導体領域が底部となり、前記第３半導体領域および前記第２半導体領域が側壁となるトレンチを前記第２半導体領域および前記第３半導体領域に形成する工程と、
前記トレンチの前記側壁において露出されている前記第３半導体領域および前記第２半導体領域と、前記トレンチの前記底部において露出されている前記第２半導体領域に第２導電形の不純物元素を導入し、前記トレンチの前記側壁において露出されている前記第３半導体領域の表面および前記第２半導体領域の表面と、前記トレンチの前記底部において露出されている前記第２半導体領域の表面と、に第２導電形の第４半導体領域を形成する工程と、
を備えた半導体装置の製造方法。
【請求項７】
前記第３半導体領域の側から前記第２半導体領域の側に向かうにつれ、前記トレンチの幅を狭く形成する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１マスク層および前記第２マスク層から露出された前記第２半導体領域に第１導電形の不純物元素を導入する前に、前記第１マスク層および前記第２マスク層から露出された前記第２半導体領域に第２導電形の不純物元素を導入し、前記第２半導体領域の表面に前記第２半導体領域のキャリア濃度よりも高い第２導電形の第５半導体領域を選択的に形成する請求項６または７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体装置は、ｐ形ベース領域に代表されるｐ形領域と、ｎ形ドリフト領域に代表されるｎ形領域と、を含んでいる。つまり、ＭＯＳＦＥＴ等の半導体装置内には、寄生のｐｎ接合が存在している。ここで、ソース側よりもドレイン側に高い電位を印加した場合には、ｐ形領域とｎ形領域とに逆バイアスが印加され、ｐｎ接合部においてアバランシェ降伏が発生し、リーク電流が流れる可能性がある。このアバランシェ降伏を所望の耐圧で制御し、ＭＯＳＦＥＴの耐圧向上を図る技術として、ソース電極に接続されたコンタクト領域をベース領域まで延在させる方法がある。
【０００３】
しかし、コンタクト領域の下端の角部には、逆バイアス印加時に電界が集中してしまう。すなわち、この角部においてアバランシェ降伏が引き起こされ、リーク電流が流れる可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２４６５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ｐｎ接合部におけるアバランシェ降伏の抑制をし、リーク電流の低減が可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域の表面に選択的に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の表面に選択的に設けられた第１導電形の第３半導体領域と、前記第３半導体領域の表面から前記第２半導体領域まで延在し、前記第３半導体領域よりも下側に下端が位置し、前記第３半導体領域の前記表面の位置における幅よりも前記下端の幅が狭くなっているコンタクト領域を含み、前記第３半導体領域に電気的に接続された第１電極と、前記コンタクト領域と、前記第２半導体領域および前記第３半導体領域と、の間に設けられた第２導電形の第４半導体領域と、前記第１半導体領域に電気的に接続された第２電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に絶縁膜を介して設けられた第３電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図であり、図１（ｂ）におけるＡ−Ａ’線に沿った位置での断面に対応した模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的平面図であり、図１（ａ）におけるＢ−Ｂ’線に沿った位置での断面に対応した模式的平面図である。
【図２】図２（ａ）〜図２（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図３】図３（ａ）〜図３（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図５】図５（ａ）〜図５（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図６】図６（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【図７】図７は、参考例に係る半導体装置の要部を表す模式的断面図である。
【図８】図８は、第２実施形態に係る半導体装置の要部を表す模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的断面図であり、図１（ｂ）におけるＡ−Ａ’線に沿った位置での断面に対応した模式的断面図である。図１（ｂ）は、第１実施形態に係る半導体装置の要部を表す模式的平面図であり、図１（ａ）におけるＢ−Ｂ’線に沿った位置での断面に対応した模式的平面図である。
【００１０】
第１実施形態に係る半導体装置１は、上下電極構造のＭＯＳＦＥＴである。半導体装置１は、第１半導体領域（以下、例えば、半導体領域２０）と、第２半導体領域（以下、例えば、ベース領域３０）と、第３半導体領域（以下、例えば、ソース領域４０）と、コンタクト領域１１ｃを有する第１電極（以下、例えば、ソース電極１１）と、第４半導体領域（以下、例えば、ｐ＋形半導体領域３１）と、第２電極（以下、例えば、ドレイン電極１０）と、第３電極（以下、例えば、ゲート電極５０）と、を備える。
【００１１】
半導体領域２０は、ｎ形のドリフト領域２１と、ｎ＋形のドレイン領域２２と、を含む。ここで、ドリフト領域２１は、ドレイン領域２２の上に設けられている。ドリフト領域２１は、例えば、エピタキシャル成長層である。半導体領域２０の表面２０ｕには、ｐ形のベース領域３０が選択的に設けられている。ベース領域３０の表面３０ｕには、ｎ＋形のソース領域４０が選択的に設けられている。
【００１２】
ソース電極１１は、ドリフト領域２１、ベース領域３０、およびソース領域４０の上側に設けられている。ソース電極１１は、ソース領域４０に接している。ソース電極１１は、ソース領域４０に電気的に接続されている。
【００１３】
ソース電極１１は、ソース電極１１の側からドレイン電極１０の側に延びたコンタクト領域１１ｃを有している。コンタクト領域１１ｃは、Ｚ方向において、ソース領域４０の表面からベース領域３０にまで延在している。コンタクト領域１１ｃの下端１１ｄは、ソース領域４０よりも下側に位置し、半導体領域２０よりも上側に位置している。コンタクト領域１１ｃにおいては、ソース領域４０の表面の位置における幅Ｗ１よりも、その下端１１ｄの幅Ｗ２の方が狭くなっている。すなわち、コンタクト領域１１ｃの断面は、テーパ状になっている。
【００１４】
ここで、「コンタクト領域１１ｃの幅」とは、コンタクト領域１１ｃが延在する方向（例えば、図１（ａ）、（ｂ）のＸ方向）およびドレイン電極１０からソース電極１１に向かう方向（例えば、図１（ａ）、（ｂ）のＺ方向）に対して、垂直な方向（例えば、図１（ａ）、（ｂ）のＹ方向）におけるコンタクト領域１１ｃの長さで定義される。
【００１５】
例えば、コンタクト領域１１ｃの幅は、ソース領域４０の側からベース領域３０の側に向かうにつれ狭くなっている。例えば、コンタクト領域１１ｃの幅は、ソース領域４０の側からベース領域３０の側に向かうにつれ連続的に狭くなっている。
【００１６】
ｐ＋形半導体領域３１は、コンタクト領域１１ｃとベース領域３０との間およびコンタクト領域１１ｃとソース領域４０との間に設けられている。ｐ＋形半導体領域３１のキャリア濃度は、ベース領域３０のキャリア濃度よりも高い。ここで、キャリア濃度とは、実効的な不純物濃度である。一例として、ベース領域３０における不純物のドーズ量が１×１０１４（ａｔｏｍｓ／ｃｍ２）であるのに対し、ｐ＋形半導体領域３１におけるドーズ量は２×１０１５（ａｔｏｍｓ／ｃｍ２）である。
【００１７】
コンタクト領域１１ｃの下端１１ｄの角部１１ｃｎは、ｐ＋形半導体領域３１に接している。つまり、コンタクト領域１１ｃの下端１１ｄの角部１１ｃｎは、ｐ＋形半導体領域３１によって覆われている。コンタクト領域１１ｃのテーパ角（コンタクト領域１１ｃの側壁１１ｗとＹ方向とがなす角）は、一例として、６０°以上、８５°以下である。コンタクト領域１１ｃの下端１１ｄに接する半導体領域３１の厚さは、コンタクト領域１１ｃの側壁１１ｃｗに接する半導体領域３１の厚さよりも厚い。一例として、コンタクト領域１１ｃの下端１１ｄに接する半導体領域３１の厚さは、０．１μｍ以上、０．４μｍ以下である。また、コンタクト領域１１ｃの側壁１１ｗに接する半導体領域３１の厚さは、一例として、０．０１μｍ以上、０．１５μｍ以下である。
【００１８】
ゲート電極５０は、ドリフト領域２１、ベース領域３０、およびソース領域４０にゲート絶縁膜５１を介して設けられている。
【００１９】
ソース電極１１は、ソース領域４０の上側に設けられている。ソース電極１１は、ソース領域４０に電気的に接続されている。ソース電極１１とゲート電極５０との間には、層間絶縁膜５５が設けられている。コンタクト領域１１ｃは、ベース領域３０およびソース領域４０に、ｐ＋形半導体領域３１を介して接している。
【００２０】
ドレイン電極１０は、ドレイン領域２２の下側に設けられている。ドレイン電極１０は、ドレイン領域２２に接している。ドレイン電極１０は、ドレイン領域２２に電気的に接続されている。
【００２１】
ベース領域３０、ソース領域４０、コンタクト領域１１ｃ、ｐ＋形半導体領域３１、およびゲート電極５０は、Ｘ方向に延在している。
【００２２】
半導体領域２０、ベース領域３０、ソース領域４０、ｐ＋形半導体領域３１のそれぞれの主成分は、例えば、シリコン炭化物（ＳｉＣ）である。また、半導体領域２０、ベース領域３０、ソース領域４０、ｐ＋形半導体領域３１のそれぞれの主成分は、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）等でもよい。絶縁膜、層間絶縁膜の材料は、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）等を含む。
【００２３】
ドレイン電極１０またはソース電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。
【００２４】
コンタクト領域１１ｃの材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、ポリシリコン等の群から選ばれる少なくとも１つを含む金属である。ゲート電極５０の材料は、例えば、ポリシリコンを含む。
【００２５】
また、実施形態では、特に断らない限り、ｎ＋形、ｎ形の順でｎ形（第１導電形）のキャリア濃度が低くなることを表す。また、ｐ＋形、ｐ形の順でｐ形（第２導電形）のキャリア濃度が低くなることを表す。
【００２６】
ｎ＋形、ｎ形等の導電形の不純物元素としては、例えば、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。ｐ＋形、ｐ形等の導電形の不純物元素としては、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）等が適用される。また、半導体装置１において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得られる。
【００２７】
図２（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置の要部の製造過程を表す模式的断面図である。
【００２８】
例えば、図２（ａ）に表すように、半導体領域２０の上に、第１マスク層（以下、例えば、マスク層９０）を選択的に形成する。マスク層９０は、半導体領域２０が選択的に露出する開口９０ｈを有している。マスク層９０は、シリコン酸化物、シリコン窒化物、レジスト等のいずれかを含む。
【００２９】
次に、図２（ｂ）に表すように、マスク層９０の開口９０ｈにおいて露出された半導体領域２０に、ｐ形の不純物元素をイオン注入によって導入する。例えば、ｐ形の不純物元素は、マスク層９０の開口９０ｈを経由してドリフト領域２１に注入される。これにより、半導体領域２０の表面２０ｕにベース領域３０が選択的に形成される。
【００３０】
次に、図３（ａ）に表すように、ベース領域３０の上、およびマスク層９０の上に、第２マスク層（以下、例えば、マスク層９１）を形成する。マスク層９１は、シリコン酸化物、シリコン窒化物、レジスト等のいずれかを含む。
【００３１】
この後、マスク層９１を異方性エッチングによりエッチバックし、マスク層９１の表面９１ｕを降下させる。ここで、マスク層９０の膜厚は、マスク層９０の側壁９０ｓｗ上に形成された膜厚において特異的に厚くなっている。
【００３２】
従って、図３（ｂ）に表すように、エッチバック後、マスク層９０の側壁９０ｓｗに接する第２マスク層（以下、例えば、マスク層９１）が半導体領域２０の上に残存する。また、マスク層９０およびマスク層９１は、ベース領域３０の表面３０ｕの一部が選択的に露出する開口９１ｈを有している。
【００３３】
次に、図４（ａ）に表すように、マスク層９０およびマスク層９１から露出されたベース領域３０に、ｎ形の不純物元素をイオン注入により導入する。これにより、ベース領域３０の表面３０ｕに、ｎ＋形のソース領域４０が選択的に形成される。
【００３４】
次に、図４（ｂ）に表すように、ソース領域４０の上、およびマスク層９０、９１の上に、第３マスク層（以下、例えば、マスク層９２）を形成する。マスク層９２は、ポリシリコン、シリコン酸化物、シリコン窒化物、レジスト等のいずれかを含む。
【００３５】
この後、マスク層９２を異方性エッチングによりエッチバックし、マスク層９２の表面９２ｕを降下させる。マスク層９２のエッチバックにより、マスク層９０と、マスク層９１と、を覆うマスク層９２が残存する。また、ソース領域４０の表面４０ｕの一部がマスク層９０、９１、９２から選択的に露出する。この状態を、図５（ａ）に表す。
【００３６】
図５（ａ）に表すように、マスク層９０、９１を覆うマスク層９２がソース領域４０の一部の上に形成されている。マスク層９１は、マスク層９０の側壁９０ｓｗとマスク層９２とによって挟まれている。
【００３７】
次に、図５（ｂ）に表すように、マスク層９０、マスク層９１、およびマスク層９２から露出されたソース領域４０と、この露出されたソース領域４０の下のベース領域３０と、をＲＩＥ（Reactive Ion Etching）により除去する。
【００３８】
これにより、ベース領域３０およびソース領域４０にトレンチ８０が形成される。トレンチ８０においては、ベース領域３０がその底部８０ｂになっている。また、トレンチ８０では、ベース領域３０およびソース領域４０がその側壁８０ｓｗになっている。そして、ＲＩＥ条件が調整されて、トレンチ８０の幅がソース領域４０の側からベース領域３０の側に向かうにつれ、狭くなるように形成される。
【００３９】
次に、図６（ａ）に表すように、トレンチ８０の側壁８０ｓｗにおいて露出されているベース領域３０およびソース領域４０と、トレンチ８０の底部８０ｂにおいて露出されているベース領域３０と、にｐ形の不純物元素をイオン注入により導入する。
【００４０】
ここで、トレンチ８０の幅は、ソース領域４０の側からベース領域３０の側に向かうにつれ、狭くなるように形成されている。従って、ｐ形の不純物元素は、イオン注入によりトレンチ８０の側壁８０ｓｗにおいて露出されているベース領域３０およびソース領域４０の表面と、トレンチ８０の底部８０ｂにおいて露出されているベース領域３０の表面と、に確実に注入される。
【００４１】
これにより、トレンチ８０の側壁８０ｓｗにおいて露出されているベース領域３０およびソース領域４０の表面と、トレンチ８０の底部８０ｂにおいて露出されているベース領域３０の表面と、にｐ＋形半導体領域３１が形成される。トレンチ８０の深さは、０．２μｍ〜０．５μｍである。次に、図６（ｂ）に表すように、マスク層９０、９１、９２のそれぞれを、例えば、ウェットエッチングにより除去する。
【００４２】
マスク層９０、９１、９２が剥離された後、ベース領域３０、ソース領域４０、およびｐ＋形半導体領域３１に注入した不純物元素を活性化するために、ベース領域３０、ソース領域４０、およびｐ＋形半導体領域３１に加熱処理を施す。
【００４３】
この後は、図１（ａ）に表すように、ドリフト領域２１、ベース領域３０、およびソース領域４０の上に、ゲート絶縁膜５１を介してゲート電極５０を形成する。続いて、コンタクト領域１１ｃと、ソース領域４０に電気的に接続されるソース電極１１と、ドレイン領域２２に電気的に接続されるドレイン電極１０と、を形成する。
【００４４】
ここで、コンタクト領域１１ｃの下端１１ｄの角部１１ｃｎは、ｐ＋形半導体領域３１によって覆われる（図１（ａ））。これは、トレンチ８０の幅をソース領域４０の側からベース領域３０の側に向かうにつれ狭くなるように形成し、トレンチ８０の側壁８０ｓｗと、トレンチ８０の底部８０ｂと、にｐ形の不純物元素を注入したためである。
【００４５】
図７は、参考例に係る半導体装置の要部を表す模式的断面図である。
【００４６】
参考例に係る半導体装置１００においては、ソース電極１１に接続されたコンタクト領域１１０ｃがＺ方向においてストレートになっている。つまり、コンタクト領域１１０ｃの幅は、ソース領域４０の側からベース領域３０の側に向かうにつれ同じになっている。また、ベース領域３０よりキャリア濃度が高いｐ＋形半導体領域３１０は、コンタクト領域１１０ｃの下端１１０ｄの下側に設けられている。つまり、コンタクト領域１１０ｃの側面は、ｐ＋形半導体領域３１０によって覆われていない。
【００４７】
半導体装置１００においては、ソース電極１１よりもドレイン電極１０に高い電位を印加し、ゲート電極５０に閾値電位（Ｖｔｈ）以上の電位が印加されると、ゲート絶縁膜５１に沿ってベース領域３０にチャネルが形成される。これにより、ソース電極１１、ソース領域４０、チャネル、ドリフト領域２１、ドレイン領域２２、およびドレイン電極１０に電子電流が流れる（オン状態）。
【００４８】
一方、半導体装置１００においては、ドレイン電極１０にソース電極１１よりも高い電位が印加されても、ゲート電極５０の電位が閾値電位より小さければ、ゲート絶縁膜５１に沿ってベース領域３０にはチャネルが形成されず、電子電流は流れない（オフ状態）。
【００４９】
但し、オフ状態であっても、ｐ形のベース領域３０とｎ形のドリフト領域２１とによって構成されるｐｎ接合には逆バイアスが印加されている。
【００５０】
ここで、シリコン炭化物（ＳｉＣ）の耐圧は、シリコン（Ｓｉ）の耐圧より高い。従って、オフ状態において、ＳｉＣを含む半導体装置内の電界は、ドリフト領域のキャリア濃度が高く、膜厚が薄いために、同じ耐圧系のＳｉを含む半導体装置内の電界より強い。
【００５１】
従って、半導体装置１００の半導体がＳｉＣを含む場合、ベース領域３０とドリフト領域２１とによって構成されるｐｎ接合には、高い逆バイアスが印加されている。例えば、ベース領域３０の角部３０ｃｎにおけるｐｎ接合には、高い逆バイアス電界が集中している場合がある。このようなｐｎ接合に印加された高い逆バイアスによって生じるアバランシェ降伏を所望の耐圧で制御するために、半導体装置１００では、ソース電極１１からベース領域３０にまでトレンチ状のコンタクト領域１１０ｃを設け、コンタクト領域１１０ｃの下端１１０ｄに電界集中を分散させている。これにより、ベース領域３０の角部３０ｃに特異的に集中する電界が緩和される。この緩和の程度は、コンタクト領域１１０ｃのＺ方向の長さに応じて変化する。これにより、アバランシェ降伏が制御される。
【００５２】
しかし、コンタクト領域１１０ｃは、ソース電極１１の側からドレイン電極１０の側に延在している。従って、オフ状態では、コンタクト領域１１０ｃの下のｐｎ接合部からベース領域３０の側に伸びる空乏層がコンタクト領域１１０ｃに接近する。仮に、ｐｎ接合部からベース領域３０の側に伸びた空乏層が角部１１０ｃｎに到達すると、いわゆるパンチスルーにより、ソース・ドレイン間にリーク電流が流れる可能性がある。
【００５３】
このように、半導体装置１００では、ｐｎ接合部におけるアバランシェ降伏の制御とリーク電流の低減とのトレードオフ関係が改善されていない。
【００５４】
これに対して、第１実施形態に係る半導体装置１においては、コンタクト領域１１ｃの下端１１ｄ、角部１１ｃｎおよび側壁１１ｗがキャリア濃度の高いｐ＋形半導体領域３１によって覆われている。これにより、オフ状態においては、ベース領域３０における空乏層の延びが抑制されて、コンタクト領域１１ｃにまで空乏層が届き難くなっている。これにより、パンチスルーが起き難くなっている。
【００５５】
従って、半導体装置１では、オフ状態において、コンタクト領域１１ｃの角部１１ｃｎを経由してのソース・ドレイン間のリーク電流が抑えられる。つまり、半導体装置１では、ｐｎ接合部におけるアバランシェ降伏の制御とリーク電流の低減とのトレードオフ関係が改善される。
【００５６】
なお、ソース・ドレイン間のリーク電流を抑えるために、ＭＯＳＦＥＴの外にダイオードを付加し、ＭＯＳＦＥＴとダイオードとをモジュール化する方法がある。半導体装置１では、ソース・ドレイン間のリーク電流が抑制され、かつ、アバランシェ耐量を外付けのダイオードではなく、ＭＯＳＦＥＴ内で保障できるので、このようなモジュール化を要しない。
【００５７】
また、半導体装置１においては、高濃度のｐ＋形半導体領域３１がコンタクト領域１１ｃの下端１１ｄに接している。これにより、正孔がｐ＋形半導体領域３１、コンタクト領域１１ｃを介してソース電極１１に排出され易くなっている。従って、ソース領域４０、ベース領域３０、およびドリフト領域２１の電位が安定し、寄生のｎｐｎバイポーラトランジスタ（ｎ＋形ソース領域４０／ｐ形ベース領域３０／ｎ形ドリフト領域２１）の誤動作が抑制される。
【００５８】
また、半導体装置１においては、ベース領域３０とコンタクト領域１１ｃとの間に、高濃度のｐ＋形半導体領域３１が設けられている。従って、オフ状態では、ベース領域３０とドリフト領域２１とによって構成されるｐｎ接合部からベース領域３０内に拡がる空乏層の延びが抑制される。これにより、半導体装置１においては、所謂、パンチスルーが防止される。
【００５９】
また、半導体装置１の製造過程においては、ベース領域３０、ソース領域４０、およびトレンチ８０の形成で、ＰＥＰ（Photo Engraving Process）工程を経ていない。
【００６０】
例えば、ソース領域４０とトレンチ８０とを、ＰＥＰ工程で形成したマスク層で形成すると、露光の位置ずれのため、ベース領域３０におけるソース領域４０の位置、およびソース領域４０におけるトレンチ８０の位置がずれる場合がある。
【００６１】
これに対し、半導体装置１の製造過程においては、ベース領域３０の形成で用いたマスク層９０をベース領域３０の形成からトレンチ８０の形成まで残している。つまり、マスク層９０に接するマスク層９１を形成してソース領域４０を形成し、マスク層９１に接するマスク層９２を形成してトレンチ８０を形成している。
【００６２】
つまり、マスク層９１、９２は、共に、マスク層９０の位置を基準に自己整合によって形成されている。従って、マスク層９１を用いて形成したソース領域４０の位置は、ベース領域３０内においてずれ難く、マスク層９２を用いて形成したトレンチ８０の位置は、ソース領域４０内においてずれ難くなる。
【００６３】
（第２実施形態）  
図８は、第２実施形態に係る半導体装置の要部を表す模式的断面図である。
【００６４】
第２実施形態に係る半導体装置２は、半導体装置１の構成の他に、ｐ＋形の第５半導体領域（以下、例えば、ｐ＋形半導体領域３２）を備える。ｐ＋形半導体領域３２は、ソース領域４０の下側において、ソース領域４０とベース領域３０との間に設けられている。ｐ＋形半導体領域３２のキャリア濃度は、ベース領域３０のキャリア濃度よりも高い。
【００６５】
ｐ＋形半導体領域３２は、例えば、図５（ｂ）に表す、マスク層９０およびマスク層９１から露出されたベース領域３０にｎ形の不純物元素を導入する前に、マスク層９０およびマスク層９１から露出されたベース領域３０の表面にｐ形の不純物元素を選択的に導入して形成される。
【００６６】
半導体装置２では、ｐ＋形半導体領域３２がソース領域４０の下側に設けられている。このため、オフ状態において、ベース領域３０とドリフト領域２１とによって構成されるｐｎ接合部からベース領域３０内に拡がる空乏層の延びがさらに抑制される。これにより、半導体装置２においては、パンチスルーがより確実に防止される。
【００６７】
上記の実施形態では、「ＡはＢの上に設けられている」と表現された場合の「の上に」とは、ＡがＢに接触して、ＡがＢの上に設けられている場合の他に、ＡがＢに接触せず、ＡがＢの上方に設けられている場合との意味で用いられる場合がある。また、「ＡはＢの上に設けられている」は、ＡとＢとを反転させてＡがＢの下に位置した場合や、ＡとＢとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【００６８】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６９】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１、２、１００  半導体装置、  １０  第２電極、  １１  第１電極、  １１ｃ、１１０ｃ  コンタクト領域、  １１ｃｎ、３０ｃｎ、１１０ｃｎ  角部、  １１ｄ、１１０ｄ  下端、  ２０  第１半導体領域、  ２０ｕ、３０ｕ、４０ｕ、９１ｕ、９２ｕ  表面、  ２１  ドリフト領域、  ２２  ドレイン領域、  ３０  第２半導体領域、  ３１  第４半導体領域、  ３２  第５半導体領域、  ４０  第３半導体領域、  ５０  第３電極、  ５１  ゲート絶縁膜、  ５５  層間絶縁膜、  ８０  トレンチ、  ８０ｂ  底部、  ８０ｓｗ、９０ｓｗ  側壁、  ９０  第１マスク層、  ９０ｈ、９１ｈ  開口、  ９１  第２マスク層、  ９２  第３マスク層、  ３１０  ｐ＋形半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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