(57)【要約】【課題】マルチプレクサーの前段の駆動能力が低い場合でも正確なＡ／Ｄ変換値が得られる回路装置、電子機器及び移動体等を提供すること。【解決手段】  回路装置は、第１〜第ｎの入力信号を時分割に選択して出力ノードに出力するマルチプレクサー２０と、マルチプレクサー２０から時分割に出力ノードに出力される第１〜第ｎの入力信号を時分割にＡ／Ｄ変換するＡ／Ｄ変換回路３０と、マルチプレクサー２０の第ｉの入力ノードと出力ノードとの間に設けられるバッファー回路と、を含む。バッファー回路は、第１期間において第ｉの入力信号をバッファリングしてマルチプレクサー２０の出力ノードに出力する。マルチプレクサー２０は、第２期間において第ｉの入力信号を選択して出力ノードに出力する。第２期間の終了タイミングが第１期間の終了タイミングよりも後である。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１〜第ｎの入力ノードに入力される第１〜第ｎの入力信号（ｎは２以上の整数）を時分割に選択して出力ノードに出力するマルチプレクサーと、
前記マルチプレクサーから時分割に前記出力ノードに出力される前記第１〜第ｎの入力信号を時分割にＡ／Ｄ変換するＡ／Ｄ変換回路と、
前記第１〜第ｎの入力ノードの第ｉの入力ノード（ｉは１以上ｎ以下の整数）と前記マルチプレクサーの前記出力ノードとの間に設けられるバッファー回路と、
を含み、
前記バッファー回路は、第１期間において前記第１〜第ｎの入力信号の前記第ｉの入力信号をバッファリングして前記マルチプレクサーの前記出力ノードに出力し、
前記マルチプレクサーは、第２期間において前記第ｉの入力信号を選択して前記出力ノードに出力し、
前記第２期間の終了タイミングが前記第１期間の終了タイミングよりも後であることを特徴とする回路装置。
【請求項２】
請求項１において、
前記Ａ／Ｄ変換回路は、前記第１期間の終了タイミングよりも後であり、かつ前記第２期間の終了タイミングよりも前に、前記第ｉの入力信号をサンプリングすることを特徴とする回路装置。
【請求項３】
請求項１又は２において、
前記第２期間の開始タイミングが前記第１期間の開始タイミングよりも後であることを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記バッファー回路は、
前記第ｉの入力信号を増幅するアンプ回路と、
前記アンプ回路の出力と前記マルチプレクサーの前記出力ノードとの間に設けられるスイッチ素子と、
を有し、
前記スイッチ素子は、前記第１期間においてオンになることを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第１〜第ｎの入力ノードの第ｉ＋１の入力ノード（ｉはｎ−１以下）と前記マルチプレクサーの前記出力ノードとの間に設けられる第２のバッファー回路を含み、
前記第２のバッファー回路は、第３期間において前記第１〜第ｎの入力信号の第ｉ＋１の入力信号をバッファリングして前記出力ノードに出力し、
前記マルチプレクサーは、第４期間において前記第ｉ＋１の入力信号を選択して前記出力ノードに出力し、
前記第３期間の終了タイミングよりも後に前記第４期間の終了タイミングが設定されることを特徴とする回路装置。
【請求項６】
請求項５において、
前記第２期間の終了タイミングよりも後に前記第３期間の開始タイミングが設定されることを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれか一項において、
パッシブローパスフィルターを含み、
前記第ｉの入力信号は、前記パッシブローパスフィルターの出力信号であることを特徴とする回路装置。
【請求項８】
請求項７において、
物理量トランスデューサーからの検出信号が入力される検出回路を含み、
前記第ｉの入力信号は、前記パッシブローパスフィルターを介して入力される前記検出回路の出力信号であることを特徴とする回路装置。
【請求項９】
請求項８において、
前記物理量トランスデューサーは、角速度センサーであることを特徴とする回路装置。
【請求項１０】
請求項８において、
前記物理量トランスデューサーは、加速度センサーであることを特徴とする回路装置。
【請求項１１】
請求項８乃至１０のいずれか一項において、
前記第ｉの入力信号は差動信号であり、前記マルチプレクサーの前記出力ノードは差動ノードであり、
前記Ａ／Ｄ変換回路は、前記差動ノードに出力された前記第ｉの入力信号をＡ／Ｄ変換することを特徴とする回路装置。
【請求項１２】
請求項８乃至１１のいずれか一項において、
前記検出回路は、同期検波回路を含むことを特徴とする回路装置。
【請求項１３】
請求項１２において、
前記検出回路は、
前記同期検波回路の前段に設けられる増幅回路と、
前記増幅回路の前段に設けられる電荷電圧変換回路と、
を有することを特徴とする回路装置。
【請求項１４】
請求項１乃至１３のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
【請求項１５】
請求項１乃至１３のいずれか一項に記載された回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、電子機器及び移動体等に関する。
【背景技術】
【０００２】
近年、ジャイロセンサーや加速度センサーなどのモーションセンサーが脚光を浴びている。このようなモーションセンサーを用いることで、例えば、カメラの手ブレ補正や、ゲーム機における直感的な操作入力などを実現できる。このようなセンサーデバイスからの検出信号を受けて、Ａ／Ｄ変換処理やフィルター処理を行う装置の従来技術としては、例えば特許文献１に開示される技術がある。特許文献１では、各センサーデバイスからの検出信号を時分割にＡ／Ｄ変換しており、Ａ／Ｄ変換回路に入力する検出信号をマルチプレクサーで時分割に選択している。
【０００３】
さて、マルチプレクサーで複数の入力信号を時分割に選択した場合、Ａ／Ｄ変換回路の入力は時分割に変化することになる。Ａ／Ｄ変換回路は、この入力信号をサンプリングするが、そのサンプリングのタイミングまでにＡ／Ｄ変換回路の入力（マルチプレクサーの出力）が確定している必要がある。このとき、Ａ／Ｄ変換のサンプリング周波数は、各入力信号に対するサンプリング周波数にマルチプレクサーの時分割の回数を乗じた周波数となるので、１つの入力信号をＡ／Ｄ変換する場合に比べて速くなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−４２２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、マルチプレクサーの前段の回路の駆動能力が低い場合には、その入力信号が選択されたときにマルチプレクサーの出力が十分に駆動されない。そのため、Ａ／Ｄ変換のサンプリングまでにマルチプレクサーの出力が入力信号と同じレベルにならず、正確なＡ／Ｄ変換値が得られないという課題がある。例えば、ジャイロセンサーや加速度センサーでは帯域制限のためにローパスフィルターを用いるが、Ｓ／Ｎの観点からパッシブローパスフィルターを用いることが望ましい。例えばパッシブローパスフィルターの時定数がＡ／Ｄ変換のサンプリング周期よりも長い場合、Ａ／Ｄ変換のサンプリングまでにマルチプレクサーの出力が入力信号と同じレベルに到達しない可能性がある。
【０００６】
本発明の幾つかの態様によれば、マルチプレクサーの前段の回路の駆動能力が低い場合でも正確なＡ／Ｄ変換値が得られる回路装置、電子機器及び移動体等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１〜第ｎの入力ノードに入力される第１〜第ｎの入力信号（ｎは２以上の整数）を時分割に選択して出力ノードに出力するマルチプレクサーと、前記マルチプレクサーから時分割に前記出力ノードに出力される前記第１〜第ｎの入力信号を時分割にＡ／Ｄ変換するＡ／Ｄ変換回路と、前記第１〜第ｎの入力ノードの第ｉの入力ノード（ｉは１以上ｎ以下の整数）と前記マルチプレクサーの前記出力ノードとの間に設けられるバッファー回路と、を含み、前記バッファー回路は、第１期間において前記第１〜第ｎの入力信号の前記第ｉの入力信号をバッファリングして前記マルチプレクサーの前記出力ノードに出力し、前記マルチプレクサーは、第２期間において前記第ｉの入力信号を選択して前記出力ノードに出力し、前記第２期間の終了タイミングが前記第１期間の終了タイミングよりも後である回路装置に関係する。
【０００８】
本発明の一態様によれば、第１期間において、マルチプレクサーの第ｉの入力ノードに入力される第ｉの入力信号がバッファー回路によりバッファリングされてマルチプレクサーの出力ノードに出力され、第２期間において、マルチプレクサーにより第ｉの入力信号が選択されてマルチプレクサーの出力ノードに出力される。このとき、第１期間が終了した後に第２期間が終了する。これにより、マルチプレクサーの前段の駆動能力が低い場合でも、バッファー回路により第ｉの入力信号がバッファリングされるので、正確なＡ／Ｄ変換値を得ることが可能になる。
【０００９】
また本発明の一態様では、前記Ａ／Ｄ変換回路は、前記第１期間の終了タイミングよりも後であり、かつ前記第２期間の終了タイミングよりも前に、前記第ｉの入力信号をサンプリングしてもよい。
【００１０】
第１期間の終了タイミングよりも後でＡ／Ｄ変換回路が第ｉの入力信号をサンプリングすることで、バッファー回路のバッファリングが終了した後にサンプリングできる。これにより、アクティブ回路が発生する１／ｆノイズ等の影響を避けながら、バッファー回路によるバッファリングを行うことができる。
【００１１】
また本発明の一態様では、前記第２期間の開始タイミングが前記第１期間の開始タイミングよりも後であってもよい。
【００１２】
第２期間の開始タイミングが第１期間の開始タイミングよりも前である場合、バッファー回路によるバッファリングが行われる前にマルチプレクサーが第ｉの入力信号を選択することになる。このとき、マルチプレクサーの出力は第ｉ−１の入力信号となっている。マルチプレクサーの前段の駆動能力が低い場合には、マルチプレクサーの第ｉの入力信号がマルチプレクサーの出力（第ｉ−１の入力信号）の影響を受けて変化してしまう。この点、本発明の一態様によれば、第２期間の開始タイミングが第１期間の開始タイミングよりも後であることで、第ｉの入力信号が選択される前にバッファー回路がバッファリングを行い、第ｉの入力信号をマルチプレクサーの出力ノードに出力できる。
【００１３】
また本発明の一態様では、前記バッファー回路は、前記第ｉの入力信号を増幅するアンプ回路と、前記アンプ回路の出力と前記出力ノードとの間に設けられるスイッチ素子と、を有し、前記スイッチ素子は、前記第１期間においてオンになってもよい。
【００１４】
このようにすれば、スイッチ素子がオンになる第１期間においてアンプ回路により第ｉの入力信号をバッファリングしてマルチプレクサーの出力ノードに出力できる。また、スイッチ素子がオフになることで、アンプ回路の出力とマルチプレクサーの出力ノードとの間を遮断できる。これにより、アンプ回路が発生するノイズの影響を受けることなく第ｉの入力信号をＡ／Ｄ変換できる。
【００１５】
また本発明の一態様では、前記第１〜第ｎの入力ノードの第ｉ＋１の入力ノード（ｉはｎ−１以下）と前記マルチプレクサーの前記出力ノードとの間に設けられる第２のバッファー回路を含み、前記第２のバッファー回路は、第３期間において前記第１〜第ｎの入力信号の第ｉ＋１の入力信号をバッファリングして前記出力ノードに出力し、前記マルチプレクサーは、第４期間において前記第ｉ＋１の入力信号を選択して前記出力ノードに出力し、前記第３期間の終了タイミングよりも後に前記第４期間の終了タイミングが設定されてもよい。
【００１６】
また本発明の一態様では、前記第２期間の終了タイミングよりも後に前記第３期間の開始タイミングが設定されてもよい。
【００１７】
マルチプレクサーが第ｉの入力信号を選択している間にマルチプレクサーの出力ノードに第ｉ＋１の入力信号がバッファリングされた場合、第ｉの入力信号が変化してしまう。この点、本発明の一態様によれば、第２期間の終了タイミングよりも後に第３期間の開始タイミングが設定される。これにより、マルチプレクサーが第ｉの入力信号を選択している間にマルチプレクサーの出力ノードに第ｉ＋１の入力信号がバッファリングされることがない。
【００１８】
また本発明の一態様では、パッシブローパスフィルターを含み、前記第ｉの入力信号は、前記パッシブローパスフィルターの出力信号であってもよい。
【００１９】
パッシブローパスフィルターのカットオフ周波数がマルチプレクサーの時分割の周波数よりも低い場合、マルチプレクサーの前段の駆動能力が低い状態となり、正確なＡ／Ｄ変換値が得られない。この点、本発明の一態様によれば、バッファー回路により駆動能力を補うことが可能になり、正確なＡ／Ｄ変換値を得ることが可能になる。
【００２０】
また本発明の一態様では、物理量トランスデューサーからの検出信号が入力される検出回路を含み、前記第ｉの入力信号は、前記パッシブローパスフィルターを介して入力される前記検出回路の出力信号であってもよい。
【００２１】
検出回路が発生するノイズをカットするためにローパスフィルターが必要であるが、仮にアクティブローパスフィルターを用いた場合には、そのアクティブローパスフィルターが発生するノイズがＡ／Ｄ変換回路に入力されてしまう。この点、本発明の一態様によれば、パシブローパスフィルターは受動回路なのでノイズ発生源にならない。そして、本発明の一態様ではバッファー回路により駆動能力を補うことが可能である。
【００２２】
また本発明の一態様では、前記物理量トランスデューサーは、角速度センサーであってもよい。
【００２３】
また本発明の一態様では、前記物理量トランスデューサーは、加速度センサーであってもよい。
【００２４】
角速度センサーでは、例えば検出信号の平滑化や離調周波数成分の除去等のためにローパスフィルターが必要となる。また、加速度センサーでは、例えばアンチエイリアスのためにローパスフィルターが必要となる。本発明の一態様によればパッシブローパスフィルターを用いることでＳ／Ｎ低下を防ぐことができ、バッファー回路を設けることで正確なＡ／Ｄ変換値を得ることができる。
【００２５】
また本発明の一態様では、前記第ｉの入力信号は差動信号であり、前記出力ノードは差動ノードであり、前記Ａ／Ｄ変換回路は、前記差動ノードに出力された前記第ｉの入力信号をＡ／Ｄ変換してもよい。
【００２６】
このようにすれば、マルチプレクサーにより差動信号を時分割に選択し、その差動信号をＡ／Ｄ変換できる。これにより、マルチプレクサーの前段側のアナログ処理や、Ａ／Ｄ変換を差動で行うことが可能になり、例えばＳ／Ｎ向上や同相ノイズの低減等の差動処理の利益を享受できる。
【００２７】
また本発明の一態様では、前記検出回路は、同期検波回路を含んでもよい。
【００２８】
本発明の一態様によれば、同期検波回路の出力をパッシブローパスフィルターにより平滑化できる。パッシブローパスフィルターを設けたことでマルチプレクサーの前段の駆動能力が低くなるが、バッファー回路を設けることで正確なＡ／Ｄ変換値を得ることができる。
【００２９】
また本発明の一態様では、前記検出回路は、前記同期検波回路の前段に設けられる増幅回路と、前記増幅回路の前段に設けられる電荷電圧変換回路と、を有してもよい。
【００３０】
このようにすれば、検出信号として電流信号を出力する物理量トランスデューサーを用いた場合に、その電流信号から所望信号を検出できる。
【００３１】
また本発明の他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。
【００３２】
また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００３３】
【図１】回路装置の第１構成例。
【図２】回路装置の第２構成例。
【図３】バッファー回路とセンサーの詳細な構成例。
【図４】バッファー回路とマルチプレクサーのタイミングチャート。
【図５】バッファー回路とマルチプレクサーとＡ／Ｄ変換回路のタイミングチャート。
【図６】本実施形態のシミュレーション結果。
【図７】本実施形態のシミュレーション結果。
【図８】第１の物理量トランスデューサーが振動片である場合センサーの構成例。
【図９】検出回路の詳細な構成例。
【図１０】Ａ／Ｄ変換回路の基本構成例。
【図１１】Ｓ／Ｈ回路、Ｄ／Ａ変換回路、比較回路の詳細な構成例。
【図１２】Ａ／Ｄ変換回路の動作タイミングチャート。
【図１３】電子機器の構成例。
【図１４】図１４（Ａ）〜図１４（Ｄ）は、移動体、電子機器の例。
【発明を実施するための形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．第１構成例
図１にセンサーと回路装置の第１構成例を示す。第１構成例のセンサーは、物理量トランスデューサーＳＤ１〜ＳＤ６（第１〜第ｎの物理量トランスデューサー。ｎは２以上の整数）と、物理量トランスデューサーＳＤ１〜ＳＤ６からの検出信号を受けて所望信号を検出する回路装置（検出装置）と、を含む。
【００３６】
第１構成例の回路装置は、物理量トランスデューサーＳＤ１〜ＳＤ６からの検出信号をアナログフロントエンド処理する検出回路６１〜６６（第１〜第ｎの検出回路）と、検出回路６１〜６４（第１〜第ｋの検出回路。ｋは１以上ｎ以下の整数）の出力信号をローパスフィルター処理するパッシブローパスフィルター１１〜１４（第１〜第ｋのパッシブローパスフィルター）と、パッシブローパスフィルター１１〜１４及び検出回路６５、６６（第ｋ＋１〜第ｎの検出回路）からの出力信号を第１〜第６の入力信号（第１〜第ｎの入力信号）として時分割に第１〜第６の入力信号を選択するマルチプレクサー２０と、マルチプレクサー２０の出力信号を増幅する増幅回路５０と、前記増幅回路５０の出力信号をＡ／Ｄ変換するＡ／Ｄ変換回路３０と、を含む。
【００３７】
物理量トランスデューサーＳＤ１〜ＳＤ６は、種々の物理量（例えば、角速度、加速度、温度、或いはこれらに等価な物理量等）を検出して電気信号に変換する素子である。例えば、センサーがジャイロセンサー（角速度センサー）を含む場合、物理量トランスデューサーは例えば圧電型の振動片や静電容量検出方式の振動片（振動ジャイロ）等である。或いは、センサーが加速度センサーを含む場合、物理量トランスデューサーは例えば静電容量検出方式の素子やピエゾ抵抗方式の素子、熱検知方式の素子等である。
【００３８】
センサーは、例えば同種の物理量を複数検出するセンサー（例えば、複数軸の角速度を検出する多軸ジャイロセンサーや、複数軸の加速度を検出する多軸加速度センサー等）であってもよいし、或いは多種の物理量を検出するセンサー（例えば、ジャイロセンサーと加速度センサーを組み合わせたコンボセンサー、或いは、更に温度センサー等を組み合わせたセンサー等）であってもよい。
【００３９】
回路装置１００は、例えば集積回路装置として構成され、物理量トランスデューサーＳＤ１〜ＳＤ６と共に基板に実装される。例えば、回路装置１００と物理量トランスデューサーＳＤ１〜ＳＤ６は１つのパッケージに封入され、モジュール化されてもよい。なお、物理量トランスデューサーＳＤ１〜ＳＤ６のうち、その一部の集積可能なもの（例えば、ＰＮ接合の順方向電圧の温度依存性を利用した温度センサー等）は回路装置１００に含まれてもよい。
【００４０】
検出回路６１〜６６は、物理量トランスデューサーＳＤ１〜ＳＤ６からの差動の検出信号を受けて、その差動信号から検出対象の信号を検出し、その検出対象の信号（所望信号）を差動信号として出力する。各検出回路は、例えば増幅回路やフィルター回路等で構成される。検出対象の信号は、例えば物理量（角速度、加速度、温度等）に対応する信号である。例えば圧電型の振動片から角速度の信号を検出する場合、その振動片の駆動周波数で変調された角速度の信号が振動片から出力され、検出回路は、その変調された角速度の信号に対して増幅や検波等の処理を行う。なお、物理量トランスデューサーはシングルエンドの検出信号を出力してもよい。この場合、検出回路は、シングルエンドの検出信号を差動信号に変換する。
【００４１】
パッシブローパスフィルター１１〜１４は、受動素子で構成されたローパスフィルターであり、検出回路６１〜６４からの差動信号を帯域制限（或いは平滑化）して、差動信号を出力する。各パッシブローパスフィルターの構成を、パッシブローパスフィルター１１を例にとって説明する。パッシブローパスフィルター１１は、ノードＰＬ１とノードＰＩ１の間に設けられる抵抗素子ＲＡ１と、ノードＮＬ１とノードＮＩ１の間に設けられる抵抗素子ＲＢ１と、ノードＰＩ１とノードＮＩ１との間に設けられるキャパシターＣＡ１と、を含む。ノードＰＬ１、ＮＬ１は、パッシブローパスフィルター１１の差動入力ノード（検出回路６１の差動出力ノード）である。ノードＰＩ１、ＮＩ１は、パッシブローパスフィルター１１の差動出力ノード（マルチプレクサー２０の第１の差動入力ノード）である。
【００４２】
マルチプレクサー２０は、ノードＰＩ１〜ＰＩ６とノードＰＭＱの間に設けられるスイッチ素子ＳＷＡ１〜ＳＷＡ６と、ノードＮＩ１〜ＮＩ６とノードＮＭＱの間に設けられるスイッチ素子ＳＷＢ１〜ＳＷＢ６と、を含む。ノードＰＩｊ、ＮＩｊ（ｊ＝１、２、・・・、ｎ）は、マルチプレクサー２０の第ｊの差動入力ノードである。ノードＰＭＱ、ＮＭＱは、マルチプレクサー２０の差動出力ノード（増幅回路５０の差動入力ノード）である。各スイッチ素子は、例えばトランスファーゲート（Ｐ型トランジスターとＮ型トランジスターを並列接続したもの）等で構成される。マルチプレクサー２０が第ｊの差動入力ノード（第ｊチャンネル）を選択する場合にはスイッチ素子ＳＷＡｊ、ＳＷＢｊがオンになり、第ｊの差動入力ノードと差動出力ノードが接続される。
【００４３】
増幅回路５０は、マルチプレクサー２０からの差動信号を増幅して、差動の出力信号を差動出力ノードＰＡＩ、ＮＡＩ（Ａ／Ｄ変換回路３０の差動入力ノード）に出力する。増幅回路５０は、例えば演算増幅器や抵抗素子、キャパシター等で構成される。増幅回路５０のゲインは一定でもよいし、可変（プログラマブルゲインアンプ）であってもよい。なお、増幅回路５０は省略されてもよい。例えば、ＳＡＲ型（逐次比較型）のＡ／Ｄ変換回路のように入力負荷（入力容量）が大きいＡ／Ｄ変換回路を駆動する場合には、増幅回路５０を設けることが望ましい。一方、Ａ／Ｄ変換回路の入力負荷が小さい場合には増幅回路５０を省略できる場合がある。
【００４４】
Ａ／Ｄ変換回路３０は、増幅回路５０からの差動信号をＡ／Ｄ変換し、デジタル信号として出力する。Ａ／Ｄ変換回路３０としては、例えばＳＡＲ型のＡ／Ｄ変換回路、或いはデルタシグマ型のＡ／Ｄ変換回路等を用いることができる。マルチプレクサー２０は第１〜第６チャンネルを順次に選択し、それに同期してＡ／Ｄ変換回路３０は第１〜第６チャンネルの信号を順次にＡ／Ｄ変換する。例えば、マルチプレクサー２０は６×１６ｋＨｚでチャンネルを切り替え、Ａ／Ｄ変換回路３０は６×１６ｋＨｚでサンプリングを行う。この場合、１つのチャンネルについては１６ｋＨｚのサンプリング周波数となる。
【００４５】
２．第２構成例
さて、上記の第１構成例ではマルチプレクサー２０の前段にパッシブローパスフィルター１１〜１４が設けられている。そのため、その時定数（カットオフ周波数）とＡ／Ｄ変換回路３０のサンプリング周波数の関係によってはＡ／Ｄ変換値が不正確になるという課題がある。以下、この課題について第１、第２チャンネルを例にとって説明する。
【００４６】
マルチプレクサー２０では、まず第１チャンネルのスイッチ素子ＳＷＡ１、ＳＷＢ１がオンになり、次に第２チャンネルのスイッチ素子ＳＷＡ２、ＳＷＢ２がオンになる。第１、第２チャンネルの電圧（信号の電圧）は通常は異なるので、チャンネルの選択にともなってマルチプレクサー２０の出力ノードＰＭＱ、ＮＭＱの電圧も変化する。このとき、第１、第２チャンネルの信号はパッシブローパスフィルター１１、１２を通過するので、出力ノードＰＭＱ、ＮＭＱの電圧は、パッシブローパスフィルター１１、１２の時定数に応じて変化する。
【００４７】
例えば、物理量トランスデューサーが角速度センサー（振動片）である場合、パッシブローパスフィルターのカットオフ周波数は２５０Ｈｚ（時定数４ｍｓ）程度である。このカットオフ周波数は、振動片の離調周波数（例えば１ｋＨｚ程度）の成分を低減できるように設定されたものである。離調周波数成分は、例えば水晶などの圧電材料から形成されるＴ字型やダブルＴ字型等の圧電振動片において発生し、駆動側共振周波数と検出側共振周波数の差が離調周波数となる。或いは、物理量トランスデューサーが加速度センサーである場合、パッシブローパスフィルターのカットオフ周波数は５ｋＨｚ（時定数２００ｕｓ）程度である。このカットオフ周波数は、Ａ／Ｄ変換（１チャンネルに対しては１６ｋＨｚ）のアンチエイリアスのために設定されている。
【００４８】
一方、Ａ／Ｄ変換のサンプリング周波数は例えば６×１６ｋＨｚ＝９６ｋＨｚ（時定数１０．４ｕｓ）であり、その時定数はパッシブローパスフィルターの時定数よりもかなり短い（４ｍｓの約１／４００、２００ｕｓの約１／２０）。そのため、マルチプレクサー２０が第２チャンネルを選択した後、マルチプレクサーの出力ノードＰＭＱ、ＮＭＱが充電される（第２の差動入力ノードＰＩ２、ＮＩ２と同じ電圧になる）前に、Ａ／Ｄ変換のサンプリングタイミングが来てしまう。
【００４９】
このような課題の解決手法として、例えばアクティブローパスフィルターを用いることが考えられる。しかしながら、アクティブ回路はノイズ（例えば演算増幅器が発生する１／ｆノイズ）を発生するため、そのノイズがＡ／Ｄ変換回路３０によってサンプリングされ、Ｓ／Ｎを低下させてしまう。パッシブローパスフィルター１１〜１４の前段側であれば、アクティブ回路を設けてもパッシブローパスフィルター１１〜１４によってカットオフ周波数よりも高周波側のノイズが低減され、Ａ／Ｄ変換による折り返しノイズが低減する。しかし、アクティブ回路でローパスフィルターを構成した場合には、高周波側のノイズがそのままＡ／Ｄ変換され、折り返しノイズが発生する。
【００５０】
以上のように、ノイズの観点からマルチプレクサー２０前段のローパスフィルターはパッシブフィルターが望ましく、その場合にマルチプレクサー２０の出力ノードＰＭＱ、ＮＭＱへの信号伝達が遅くなり、Ａ／Ｄ変換値が不正確になるという課題がある。
【００５１】
図２に、このような課題を解決できる本実施形態のセンサーと回路装置の第２構成例を示す。第２構成例のセンサーは、物理量トランスデューサーＳＤ１〜ＳＤ６（第１〜第ｎの物理量トランスデューサー。ｎは２以上の整数）と、物理量トランスデューサーＳＤ１〜ＳＤ６からの検出信号を受けて所望信号を検出する回路装置（検出装置）と、を含む。
【００５２】
第２構成例の回路装置は、検出回路６１〜６６（第１〜第ｎの検出回路）と、パッシブローパスフィルター１１〜１４（第１〜第ｋのパッシブローパスフィルター。ｋは１以上ｎ以下の整数）と、マルチプレクサー２０と、バッファー回路４１〜４４（第１〜第ｋのバッファー回路）と、増幅回路５０と、Ａ／Ｄ変換回路３０と、を含む。
【００５３】
なお以下では、第１構成例で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。また以下では、バッファー回路が設けられる第１〜第４チャンネルのうち第３チャンネル（パッシブローパスフィルター１３、スイッチ素子ＳＷＡ３、ＳＷＢ３、バッファー回路４３等）を例にとって説明するが、第１、第２、第４チャンネルにおいても同様の構成・動作である。
【００５４】
マルチプレクサー２０は、第１〜第６の入力ノード（第１〜第ｎの入力ノード。例えば第１の入力ノードはＰＩ１、ＮＩ１）に入力される第１〜第６の入力信号（第１〜第ｎの入力信号）を時分割に選択して出力ノードＰＭＱ、ＮＭＱに出力する。Ａ／Ｄ変換回路３０は、マルチプレクサー２０から時分割に出力ノードＰＭＱ、ＮＭＱに出力される第１〜第６の入力信号を時分割にＡ／Ｄ変換する。バッファー回路４３は、第３の入力ノード（第ｉの入力ノード）とマルチプレクサー２０の出力ノードＰＭＱ、ＮＭＱとの間に設けられる。
【００５５】
このとき、図４に示すように、バッファー回路４３は、第１期間ＴＡ１において第３の入力信号（第ｉの入力信号）をバッファリングして出力ノードＰＭＱ、ＮＭＱに出力する。マルチプレクサー２０は、第２期間ＴＡ２において第３の入力信号を選択して出力ノードＰＭＱ、ＮＭＱに出力する。そして、第２期間ＴＡ２の終了タイミングｅａ２が第１期間ＴＡ１の終了タイミングｅａ１よりも後である。
【００５６】
このように本実施形態では、バッファー回路４３が第３の入力信号をバッファリングしてマルチプレクサー２０の出力ノードＰＭＱ、ＮＭＱを駆動する。これにより、マルチプレクサー２０が第３チャンネルを選択したときに素早く出力ノードＰＭＱ、ＮＭＱを入力信号と同じ電圧に駆動でき、マルチプレクサー２０前段の駆動能力が低い場合であっても、正確なＡ／Ｄ変換値を得ることができる。
【００５７】
また、第２期間ＴＡ２の終了タイミングｅａ２が第１期間ＴＡ１の終了タイミングｅａ１よりも後なので、Ａ／Ｄ変換のサンプリング時にはバッファー回路４３は駆動を行っていない。即ち、サンプリング時にはバッファー回路４３からのノイズが発生しないので、Ｓ／Ｎを低下させることなく正確なＡ／Ｄ変換値を得ることができる。
【００５８】
具体的には、Ａ／Ｄ変換回路３０は、第１期間ＴＡ１の終了タイミングｅａ１よりも後であり、かつ第２期間ＴＡ２の終了タイミングｅａ２よりも前に、第ｉの入力信号をサンプリングする。
【００５９】
ここで、サンプリングとは、Ａ／Ｄ変換のサンプリング電圧を確定させる動作であり、サンプリングタイミングとは、Ａ／Ｄ変換のサンプリング電圧が確定するタイミングである。例えば、Ａ／Ｄ変換回路３０の入力にはサンプリングスイッチとサンプリングキャパシターが接続されており、サンプリングスイッチがオンしている間にサンプリングキャパシターが入力電圧で充電され、サンプリングスイッチがオフしたときにサンプリングキャパシターの電圧（電荷）が確定する。この場合、サンプリングは、サンプリングスイッチがオフする動作であり、サンプリングタイミングは、サンプリングスイッチがオフするタイミングである。
【００６０】
Ａ／Ｄ変換回路３０は、マルチプレクサー２０が第３の入力信号を出力している第２期間ＴＡ２においてサンプリングを行う。本実施形態では、第２期間ＴＡ２において第１期間ＴＡ１の終了タイミングｅａ１よりも後にサンプリングを行うことで、第３のバッファー回路４３の駆動が終了した後にサンプリング電圧を確定できる。これにより、アクティブ回路が発生する１／ｆノイズ等の影響を避けながら、第３のバッファー回路４３による駆動を行うことができる。
【００６１】
また本実施形態では、第２期間ＴＡ２の開始タイミングｓａ２が第１期間ＴＡ１の開始タイミングｓａ１よりも後である。
【００６２】
例えばマルチプレクサー２０が第２チャンネルを選択した場合、出力は第２の入力信号となっているが、そのまま第３チャンネルのスイッチ素子ＳＷＡ３、ＳＷＢ３をオンにすると、出力の第２の入力信号が第３のパッシブローパスフィルター１３の出力に印加される。本来、パッシブローパスフィルター１３の出力は第３の入力信号であるが、マルチプレクサー２０の出力との短絡によって電圧が変わってしまうことになる。この状態でバッファー回路４３がバッファリングを行うと、第３の入力信号ではない電圧をマルチプレクサーの出力に伝えることになってしまう。
【００６３】
この点、本実施形態によれば、第２期間ＴＡ２の開始タイミングｓａ２よりも第１期間ＴＡ１の開始タイミングｓａ１の方が前なので、第３チャンネルのスイッチ素子ＳＷＡ３、ＳＷＢ３がオンになる前にバッファー回路４３がバッファリングを行う。第３チャンネルのスイッチ素子ＳＷＡ３、ＳＷＢ３がオンになる前は、パッシブローパスフィルター１３の出力は第３の入力信号なので、バッファー回路４３は第３の入力信号で正しくマルチプレクサーの出力を駆動できる。
【００６４】
また本実施形態では、バッファー回路４４（第ｉ＋１のバッファー回路、ｉがｎ−１以下の場合）は、第３期間ＴＢ１において第４の入力信号（第ｉ＋１の入力信号）をバッファリングして出力ノードＰＭＱ、ＮＭＱに出力する。マルチプレクサー２０は、第４期間ＴＢ２において第４の入力信号を選択して出力ノードＰＭＱ、ＮＭＱに出力する。そして、第３期間ＴＢ１の終了タイミングよりも後に第４期間ＴＢ２の終了タイミングが設定される。
【００６５】
このとき、第２期間ＴＡ２の終了タイミングｅａ２よりも後に第３期間ＴＢ１の開始タイミングｓｂ１が設定される。
【００６６】
第２期間ＴＡ２ではマルチプレクサー２０は第３の入力ノードＰＩ３、ＮＩ３と出力ノードＰＭＱ、ＮＭＱを接続している。この第２期間ＴＡ２においてバッファー回路４４が第４の入力信号を出力ノードＰＭＱ、ＮＭＱに出力すると、パッシブローパスフィルター１３の出力に第４の入力信号が印加されてしまう。パッシブローパスフィルター１３の出力が元の第３の入力信号に戻るには、その時定数程度の時間が掛かるため、次の時分割の選択までに、第３の入力信号に戻らない可能性がある。
【００６７】
この点、本実施形態によれば、第２期間ＴＡ２の終了タイミングｅａ２よりも後に第３期間ＴＢ１の開始タイミングｓｂ１が設定されるので、パッシブローパスフィルター１３の出力に第４の入力信号が印加されることがない。
【００６８】
また本実施形態では、マルチプレクサー２０の第３の入力信号（第ｉの入力信号）は、パッシブローパスフィルター１３の出力信号である。
【００６９】
このような構成では、マルチプレクサー２０が第３チャンネル（第ｉチャンネル）を選択した場合、マルチプレクサー２０の出力にはパッシブローパスフィルター１３からの出力信号が出力される。一般にローパスフィルターのカットオフ周波数はナイキスト周波数（１チャンネルに対するサンプリング周波数の１／２）よりも小さいが、Ａ／Ｄ変換のサンプリング周波数（６チャンネル分のサンプリング周波数）はマルチプレクサー２０により時分割で速くなっている。そのため、上述したようにマルチプレクサー２０の前段の駆動能力が低い状態となり、Ａ／Ｄ変換値が不正確になる。
【００７０】
この点、本実施形態によれば、バッファー回路４３がＡ／Ｄ変換回路３０のサンプリングの前にマルチプレクサー２０の出力を第３の入力信号で駆動する。これにより、マルチプレクサー２０の出力を第３の入力信号で高速に駆動することが可能となり、正確なＡ／Ｄ変換値を得ることが可能になる。
【００７１】
また本実施形態では、検出回路６３には、物理量トランスデューサーＳＤ３からの検出信号が入力される。そして、マルチプレクサー２０の第３の入力信号（第ｉの入力信号）は、パッシブローパスフィルター１３を介して入力される検出回路６３の出力信号である。
【００７２】
このような構成では、検出回路６３が発生するノイズはパッシブローパスフィルター１３によってカットオフ周波数よりも高周波の成分がカットされる。そして、パッシブローパスフィルター１３は受動回路なのでノイズ発生源にならず、後段でノイズがカットされなくてもＡ／Ｄ変換値のＳ／Ｎを低下させることがない。
【００７３】
また本実施形態では、物理量トランスデューサーＳＤ３（第１〜第ｋの物理量トランスデューサーの少なくとも１つ）は、例えば角速度センサー（例えば圧電型、静電容量検出方式の振動片）であってもよい。
【００７４】
また本実施形態では、物理量トランスデューサーＳＤ３（第１〜第ｋの物理量トランスデューサーの少なくとも１つ）は、例えば加速度センサー（例えば静電容量検出方式、ピエゾ抵抗方式、熱検知方式の素子）であってもよい。
【００７５】
角速度センサーでは、例えば検出信号の平滑化（後述するスイッチングミキサーの出力の平滑化）や離調周波数成分の除去等のためにローパスフィルターが必要となる。また、加速度センサーでは、例えばアンチエイリアスのためにローパスフィルターが必要となる。上述したように、本実施形態ではパッシブローパスフィルターを用いることでＳ／Ｎ低下を防ぐことができ、バッファー回路４３を設けることで正確なＡ／Ｄ変換値を得ることができる。
【００７６】
また本実施形態では、第３の入力信号（第ｉの入力信号）は差動信号であり、マルチプレクサー２０の出力ノードは差動ノードＰＭＱ、ＮＭＱである。そして、Ａ／Ｄ変換回路３０は、差動ノードＰＭＱ、ＮＭＱに出力された第３の入力信号をＡ／Ｄ変換する。
【００７７】
具体的には、マルチプレクサー２０の第３の入力ノードは差動ノードであり、その差動ノードは第１ノードＰＩ３と第２ノードＮＩ３で構成される。出力ノードの差動ノードは、第１ノードＰＭＱと第２ノードＮＭＱで構成される。第１ノードＰＩ３、ＰＭＱの間には第１スイッチ素子ＳＷＡ３が設けられ、第２ノードＮＩ３、ＮＭＱの間には第２スイッチ素子ＳＷＢ３が設けられる。そして、第１、第２スイッチ素子ＳＷＡ３、ＳＷＢ３がオンになることで、出力ノードに第３の入力信号が出力され、Ａ／Ｄ変換回路３０が第３の入力信号をサンプリングする。
【００７８】
このようにすれば、マルチプレクサー２０により差動信号を時分割に選択し、その差動信号をＡ／Ｄ変換できる。これにより、マルチプレクサー２０の前段側のアナログ処理や、Ａ／Ｄ変換を差動で行うことが可能になり、例えばＳ／Ｎ向上や同相ノイズの低減等の差動処理の利益を享受できる。角速度センサー等の検出信号は微小であるためアナログ処理では大きなゲインが必要であり、Ｓ／Ｎ低下が課題となるが、本実施形態では差動回路を用いることでＳ／Ｎを向上できる。
【００７９】
また本実施形態では、検出回路６３は、図８で後述するように同期検波回路３３４を含んでもよい。例えば、物理量トランスデューサーＳＤ３が振動片（角速度センサー）である場合、検出回路６３は同期検波回路３３４を含む。
【００８０】
例えば、検出回路６３の最終段に同期検波回路３３４が設けられる場合、その出力は高周波成分を含む波形（その実効値が検出対象の信号）になっている。パッシブローパスフィルター１３は、その高周波成分を含む波形を平滑化し、検出対象の信号（所望帯域（物理量の変化の帯域）の信号）を抽出する。或いは、帯域制限により不要信号（例えば、上述した離調周波数成分）をカットできる。このような理由により本実施形態ではパッシブローパスフィルター１３を設ける必要があるが、上述したようにバッファー回路４３を設けることで正確なＡ／Ｄ変換値を得ることができる。
【００８１】
また本実施形態では、検出回路６３は、図８で後述するように同期検波回路３３４の前段に設けられる増幅回路３３２と、増幅回路３３２の前段に設けられる電荷電圧変換回路３３１と、を有する。
【００８２】
例えば圧電型の振動片（角速度センサー）等の物理量トランスデューサーでは、検出信号として電流信号を出力する。本実施形態によれば、その電流信号を電荷電圧変換回路３３１により電圧信号に変換し、その電圧信号を増幅回路３３２により増幅できる。検出信号は、振動片の振動周波数を搬送波の周波数とする信号であるが、その検出信号を同期検波回路３３４により検波できる。
【００８３】
３．詳細構成
図３に、バッファー回路とセンサーの詳細な構成例を示す。図３にはバッファー回路４１〜４４のうちバッファー回路４３を例として図示するが、バッファー回路４１、４２、４４も同様に構成できる。なお、図３では増幅回路５０を省略しているが、図２と同様に増幅回路５０を設けてもよい。
【００８４】
図３のセンサーは、物理量トランスデューサーＳＤ３、検出回路６３、パッシブローパスフィルター１３、マルチプレクサー２０、バッファー回路４３、Ａ／Ｄ変換回路３０、制御回路８０、ＤＳＰ部７０（処理部）を含む。なお以下では、第１、第２構成例で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。
【００８５】
バッファー回路４３は、第３の入力信号（第ｉの入力信号）を増幅するアンプ回路ＯＰＡ３、ＯＰＢ３と、アンプ回路ＯＰＡ３、ＯＰＢ３の出力とマルチプレクサー２０の出力ノードＰＭＱ、ＮＭＱとの間に設けられるスイッチ素子ＢＳＡ３、ＢＳＢ３と、を含む。図４に示すように、スイッチ素子ＢＳＡ３、ＢＳＢ３は、第１期間ＴＡ１においてオンになる。
【００８６】
このようにすれば、スイッチ素子ＢＳＡ３、ＢＳＢ３がオンになる第１期間ＴＡ１においてアンプ回路ＯＰＡ３、ＯＰＢ３により第３の入力信号をバッファリングしてマルチプレクサー２０の出力ノードＰＭＱ、ＮＭＱに出力できる。また、スイッチ素子ＢＳＡ３、ＢＳＢ３がオフになることで、アンプ回路ＯＰＡ３、ＯＰＢ３の出力とマルチプレクサー２０の出力ノードＰＭＱ、ＮＭＱとの間を遮断できる。これにより、アンプ回路ＯＰＡ３、ＯＰＢ３のノイズをＡ／Ｄ変換回路３０の入力から遮断できる。
【００８７】
具体的には、バッファー回路４３は、ノードＰＩ３とノードＰＭＱの間に設けられる第１のアンプ回路ＯＰＡ３と、ノードＮＩ３とノードＮＭＱの間に設けられる第２のアンプ回路ＯＰＢ３と、第１のアンプ回路ＯＰＡ３の出力とノードＰＭＱとの間に設けられる第１のスイッチ素子ＢＳＡ３と、第２のアンプ回路ＯＰＢ３の出力とノードＮＭＱとの間に設けられる第２のスイッチ素子ＢＳＢ３と、を含む。
【００８８】
第１、第２のアンプ回路ＯＰＡ３、ＯＰＢ３は演算増幅器（オペアンプ）を含み、ボルテージフォロアに構成される。なお、アンプ回路の構成はこれに限定されず、マルチプレクサー２０の入力信号に基づいて出力ノードを駆動するアクティブ回路であればよい。
【００８９】
第１、第２のスイッチ素子ＢＳＡ３、ＢＳＢ３は、例えばトランスファーゲート（Ｐ型トランジスターとＮ型トランジスターが並列接続されたもの）や、Ｐ型トランジスター、Ｎ型トランジスター等で構成される。
【００９０】
制御回路８０は、回路装置の各部を制御する回路である。例えば、マルチプレクサー２０のスイッチ素子の制御信号や、バッファー回路４１〜４４のスイッチ素子の制御信号、Ａ／Ｄ変換回路３０の制御信号等を出力する。ＤＳＰ部７０は、Ａ／Ｄ変換回路３０からのＡ／Ｄ変換値を処理する処理部である。例えばゲートアレイとして回路装置に内蔵されてもよいし、ディスクリートのプロセッサーとして設けられてもよい。或いは、制御回路８０とＤＳＰ部７０が一体のゲートアレイとして回路装置に内蔵されてもよい。ＤＳＰ部７０は、時分割のＡ／Ｄ変換値から各チャンネルのデジタル信号を生成する。例えば、角速度信号や加速度信号に対して、ディジタルフィルターによる帯域制限や、ＤＣオフセットの除去、積分による角度や位置（移動量）の算出等を行う。
【００９１】
図４に、バッファー回路４１〜４４とマルチプレクサー２０のタイミングチャートを示す。図４は各スイッチ素子の制御信号のタイミングチャートであり、制御信号のアクティブをハイレベル（第１論理レベル）、非アクティブをローレベル（第２論理レベル）で表している。
【００９２】
図４に示すように、第１期間ＴＡ１の開始タイミングｓａ１でバッファー回路４３のスイッチ素子ＢＳＡ３、ＢＳＢ３がオフからオンになる。次に、第２期間ＴＡ２の開始タイミングｓａ２でマルチプレクサー２０のスイッチ素子ＳＷＡ３、ＳＷＢ３がオフからオンになる。次に、第１期間ＴＡ１の終了タイミングｅａ１でバッファー回路４３のスイッチ素子ＢＳＡ３、ＢＳＢ３がオンからオフになる。次に、第２期間ＴＡ２の終了タイミングｅａ２でマルチプレクサー２０のスイッチ素子ＳＷＡ３、ＳＷＢ３がオンからオフになる。
【００９３】
マルチプレクサー２０は時分割に第１〜第６チャンネルを選択するので、上記の第３チャンネルと同じ動作を第１〜第４チャンネルについて順次繰り返す。その後に第５、第６チャンネルを時分割に選択するが、第５、第６チャンネルにはバッファー回路がないので、第５、第６チャンネルではマルチプレクサー２０のスイッチ素子のみがオンになる。第６チャンネルの次には再び第１チャンネルが選択される。マルチプレクサー２０の各チャンネルのスイッチ素子がオンしている期間と、次のチャンネルのバッファー回路のスイッチ素子がオンしている期間は重複しないようになっている。例えば、マルチプレクサー２０の第３チャンネルのスイッチ素子ＳＷＡ３、ＳＷＢ３がオフ（ｅａ２）した後に、第４チャンネルのバッファー回路のスイッチ素子がオン（ｓｂ１）する。
【００９４】
各チャンネルが選択される周期は、１つのスイッチ素子（例えばＢＳＡ１）の制御信号の立ち上がりから次の立ち上がりまでの周期であり、例えば１６ｋＨｚの逆数である。マルチプレクサー２０の時分割の周期は、あるチャンネルのスイッチ素子（例えばＳＷＡ１）の制御信号の立ち上がりから次のチャンネルのスイッチ素子（ＳＷＡ２）の制御信号の立ち上がりまでの周期である。図４の例では６チャンネルなので、マルチプレクサー２０の時分割の周期は６×１６＝９６ｋＨｚの逆数となる。
【００９５】
図５に、バッファー回路４３とマルチプレクサー２０とＡ／Ｄ変換回路３０のタイミングチャートを示す。図５は第３チャンネルのスイッチ素子の制御信号とＡ／Ｄ変換回路３０の制御信号のタイミングチャートであり、制御信号のアクティブをハイレベル（第１論理レベル）、非アクティブをローレベル（第２論理レベル）で表している。ここではＡ／Ｄ変換回路３０がＳＡＲ型である場合を例に説明する。
【００９６】
バッファー回路４３のスイッチ素子ＢＳＡ３、ＢＳＢ３、マルチプレクサー２０のスイッチ素子ＳＷＡ３、ＳＷＢ３のオン・オフ制御は図４で説明した通りである。ＰＨ１はＡ／Ｄ変換回路３０のサンプリング制御信号であり、ＰＨ２はＡ／Ｄ変換回路３０の逐次比較動作の制御信号である。信号ＰＨ１は期間ＴＳＡＭＡにおいてアクティブになり、この期間ＴＳＡＭＡにおいてＡ／Ｄ変換回路３０は第３チャンネルの信号をサンプリングキャパシターに取り込む。上述したサンプリングタイミングは、期間ＴＳＡＭＡの終了タイミングに対応し、第３チャンネルの信号をサンプリングキャパシターでホールドするタイミングである。信号ＰＨ２は期間ＴＣＮＶＡにおいてアクティブになり、この期間ＴＳＡＭＡにおいてＡ／Ｄ変換回路３０は第３チャンネルの信号（サンプリングキャパシターにホールドされた信号）を逐次比較し、Ａ／Ｄ変換値を得る。
【００９７】
サンプリング期間ＴＳＡＭＡの開始タイミングは、マルチプレクサー２０のスイッチ素子ＳＷＡ３、ＳＷＢ３のオン期間ＴＡ２の開始タイミングよりも後であり、サンプリング期間ＴＳＡＭＡの終了タイミングは、マルチプレクサー２０のスイッチ素子ＳＷＡ３、ＳＷＢ３のオン期間ＴＡ２の終了タイミングよりも前であり、バッファー回路４３のスイッチ素子ＢＳＡ３、ＢＳＢ３のオン期間の終了タイミングよりも後である。逐次比較期間ＴＣＮＶＡの開始タイミングは、サンプリング期間ＴＳＡＭＡの終了タイミング以降である。
【００９８】
図６、図７に本実施形態のシミュレーション結果を示す。図６は、バッファー回路を設けない第１構成例におけるマルチプレクサー２０の出力のシミュレーション結果である。図７は、バッファー回路を設けた第２構成例におけるマルチプレクサー２０の出力のシミュレーション結果である。
【００９９】
マルチプレクサー２０の第３チャンネルのスイッチ素子ＳＷＡ３、ＳＷＢ３がオンしている期間ＴＡ２において、第３チャンネルの入力ノードＰＩ３、ＮＩ３の電圧と出力ノードＰＭＱ、ＮＭＱの電圧が一致するはずである。しかし図６に示すように、バッファー回路を設けない場合には、期間ＴＡ２において第３チャンネルの入力ノードＰＩ３、ＮＩ３の電圧と出力ノードＰＭＱ、ＮＭＱの電圧は一致していない。出力ノードＰＭＱ、ＮＭＱの電圧は、第３チャンネルの入力ノードＰＩ３、ＮＩ３の電圧に漸近しているが、期間ＴＡ２の間では一致するに至らないことが分かる。
【０１００】
一方、図７に示すように、バッファー回路を設けた場合には、バッファー回路のスイッチ素子ＢＳＡ３、ＢＳＢ３がオンしている期間ＴＡ１において第３チャンネルの入力ノードＰＩ３、ＮＩ３の電圧と出力ノードＰＭＱ、ＮＭＱの電圧が一致する。そして、期間ＴＡ２においても第３チャンネルの入力ノードＰＩ３、ＮＩ３の電圧と出力ノードＰＭＱ、ＮＭＱの電圧が一致する。このように、パッシブローパスフィルターのカットオフ周波数が時分割の周波数に比べて低い場合であっても、バッファー回路を設けることで高速にチャンネルを選択できることが分かる。
【０１０１】
４．検出回路
次に、物理量トランスデューサーＳＤ１が振動片（角速度センサー）である場合を例に、検出回路の詳細について説明する。図８に、この場合のセンサーの構成例を示す。図８には、検出回路６１〜６４のうち振動片ＳＤ１に対応する検出回路６１のみを示すが、物理量トランスデューサーＳＤ２〜ＳＤ４が振動片である場合には検出回路６２〜６４も同様に構成できる。
【０１０２】
図８のセンサーは、振動片ＳＤ１、駆動回路３２０、検出回路６１、パッシブローパスフィルター１１、マルチプレクサー２０、Ａ／Ｄ変換回路３０を含む。検出回路６１は、電荷電圧変換回路３３１、増幅回路３３２、同期検波回路３３４を含む。駆動回路３２０は駆動信号により振動片ＳＤ１を駆動し、振動片ＳＤ１からの検出信号（電流信号）が検出回路３３０の電荷電圧変換回路３３１に入力され、電荷電圧変換回路３３１からの出力信号が増幅回路３３２に入力される。同期検波回路３３４は、駆動回路３２０からの同期信号（駆動信号に同期する信号）に基づいて、増幅回路３３２の出力信号に対して同期検波を行い、所望信号を抽出する。
【０１０３】
そしてパッシブローパスフィルター１１が信号の平滑化と不要信号（例えば離調周波数成分）の除去のためのローパスフィルター処理を行い、検出電圧の信号をマルチプレクサー２０へ出力する。検出電圧（差動信号の差分）は、角速度（ｄｐｓ）に比例するＤＣ電圧になっており、例えば角速度が速くなるほど検出電圧が高くなる。
【０１０４】
図９に、検出回路の詳細な構成例を示す。検出回路は、第１の電荷電圧変換回路１１０、第２の電荷電圧変換回路１２０、第１のゲイン調整アンプ１３０、第２のゲイン調整アンプ１４０、スイッチングミキサー１７０を含む。なお、電荷電圧変換回路１１０、１２０が図８の電荷電圧変換回路３３１に対応し、ゲイン調整アンプ１３０、１４０が図８の増幅回路３３２に対応し、スイッチングミキサー１７０が図８の同期検波回路３３４に対応する。
【０１０５】
電荷電圧変換回路１１０は、演算増幅器ＯＰＣ１、キャパシターＣＣ１、抵抗素子ＲＣ１を有し、電荷電圧変換回路１２０は、演算増幅器ＯＰＣ２、キャパシターＣＣ２、抵抗素子ＲＣ２を有する。
【０１０６】
電荷電圧変換回路１１０の演算増幅器ＯＰＣ１は、その非反転入力端子（広義には第１の入力端子）の電位が固定される。具体的には、電荷電圧変換回路１１０の演算増幅器ＯＰＣ１は、非反転入力端子が所定電位（ＡＧＮＤ）に設定される。キャパシターＣＣ１及び抵抗素子ＲＣ１は、電荷電圧変換回路１１０の出力ノードと演算増幅器ＯＰＣ１の反転入力端子（広義には第２の入力端子）のノードとの間に設けられる。ＩＱ１は振動片ＳＤ１の差動出力電流の一方（第１出力電流）であり、ＱＡ１は電荷電圧変換回路１１０の出力電圧である。
【０１０７】
電荷電圧変換回路１２０の演算増幅器ＯＰＣ２は、その非反転入力端子の電位が固定される。具体的には、電荷電圧変換回路１２０の演算増幅器ＯＰＣ２は、非反転入力端子が所定電位に設定される。キャパシターＣＣ２及び抵抗素子ＲＣ２は、電荷電圧変換回路１２０の出力ノードと演算増幅器ＯＰＣ２の反転入力端子のノードとの間に設けられる。ＩＱ１は振動片ＳＤ１の差動出力電流の他方（第２出力電流）であり、ＱＡ２は電荷電圧変換回路１２０の出力電圧である。
【０１０８】
ゲイン調整アンプ１３０は、演算増幅器ＯＰＤ１、第１、第２のキャパシターＣＤ１１、ＣＤ１２、抵抗素子ＲＤ１を有する。ゲイン調整アンプ１４０は、演算増幅器ＯＰＤ２、第１、第２のキャパシターＣＤ２１、ＣＤ２２、抵抗素子ＲＤ２を有する。
【０１０９】
ゲイン調整アンプ１３０の演算増幅器ＯＰＤ１は、非反転入力端子（第１の入力端子）が所定電位（ＡＧＮＤ）に設定される。キャパシターＣＤ１１は、ゲイン調整アンプ１３０の入力ノードと演算増幅器ＯＰＤ１の反転入力端子（第２の入力端子）のノードとの間に設けられる。キャパシターＣＤ１２及び抵抗素子ＲＤ１は、ゲイン調整アンプ１３０の出力ノードと演算増幅器ＯＰＤ１の反転入力端子のノードとの間に設けられる。ＱＢ１はゲイン調整アンプ１３０の出力電圧である。
【０１１０】
ゲイン調整アンプ１４０の演算増幅器ＯＰＤ２は、非反転入力端子が所定電位に設定される。キャパシターＣＤ２１は、ゲイン調整アンプ１４０の入力ノードと演算増幅器ＯＰＤ２の反転入力端子のノードとの間に設けられる。キャパシターＣＤ２２及び抵抗素子ＲＤ２は、ゲイン調整アンプ１４０の出力ノードと演算増幅器ＯＰＤ２の反転入力端子のノードとの間に設けられる。ＱＢ２はゲイン調整アンプ１４０の出力電圧である。
【０１１１】
ゲイン調整アンプ１３０では、キャパシターＣＤ１１、ＣＤ１２の少なくとも一方が、容量値が可変のキャパシターになっている。ゲイン調整アンプ１４０でも、キャパシターＣＤ２１、ＣＤ２２の少なくとも一方が、容量値が可変のキャパシターになっている。これらのキャパシターの容量値は、制御回路８０（レジスター）により可変に設定される。そして、例えばキャパシターＣＤ１１、ＣＤ２１の容量値をＣ１として、キャパシターＣＤ１２、ＣＤ２２の容量値をＣ２とすると、ゲイン調整アンプ１３０、１４０のゲインは、Ｃ１とＣ２の容量比Ｃ２／Ｃ１により設定されることになる。
【０１１２】
また図９のゲイン調整アンプ１３０、１４０は、ハイパスフィルターの周波数特性を有している。即ち、ゲイン調整アンプ１３０のキャパシターＣＤ１１と抵抗素子ＲＤ１によりハイパスフィルターが構成され、ゲイン調整アンプ１４０のキャパシターＣＤ２１と抵抗素子ＲＤ２によりハイパスフィルターが構成される。これにより、ゲイン調整アンプ１３０は、電荷電圧変換回路１１０の１／ｆノイズを低減（除去）するハイパスフィルターの周波数特性を有することになる。またゲイン調整アンプ１４０は、電荷電圧変換回路１２０の１／ｆノイズを低減（除去）するハイパスフィルターの周波数特性を有することになる。
【０１１３】
スイッチングミキサー１７０は、スイッチ素子ＳＷ１〜ＳＷ４を有する。スイッチ素子ＳＷ１は、スイッチングミキサー１７０の第１の入力ノードＮＳＩ１と第１の出力ノードＰＬ１との間に設けられる。スイッチ素子ＳＷ２は、スイッチングミキサー１７０の第１の入力ノードＮＳＩ１と第２の出力ノードＮＬ２との間に設けられる。スイッチ素子ＳＷ３は、スイッチングミキサー１７０の第２の入力ノードＮＳＩ２と第１の出力ノードＰＬ１との間に設けられる。スイッチ素子ＳＷ４は、第２の入力ノードＮＳＩ２と第２の出力ノードＮＬ２との間に設けられる。これらのスイッチ素子ＳＷ１〜ＳＷ４は、例えばＭＯＳトランジスター（例えばＮＭＯＳ型トランジスター或いはトランスファーゲート）により構成できる。
【０１１４】
そして駆動回路３２０からの同期信号ＳＹＣに基づいて、スイッチ素子ＳＷ１とＳＷ２は排他的にオン・オフされ、スイッチ素子ＳＷ３とＳＷ４は排他的にオン・オフされる。例えば同期信号ＳＹＣがハイレベル（第１のレベル）の場合に、スイッチ素子ＳＷ１、ＳＷ４がオンになり、スイッチ素子ＳＷ２、ＳＷ３がオフになる。一方、同期信号ＳＹＣがローレベル（第２のレベル）の場合に、スイッチ素子ＳＷ２、ＳＷ３がオンになり、スイッチ素子ＳＷ１、ＳＷ４がオフになる。これにより、ゲイン調整アンプ１３０、１４０からの差動の信号ＱＢ１、ＱＢ２が、差動信号の状態で同期検波されて、同期検波後の信号が差動の信号ＱＣ１、ＱＣ２として出力される。例えば、信号ＱＢ１、ＱＢ２は逆相の正弦波であり、信号ＱＢ１、ＱＢ２の正極側（ＡＧＮＤより高電位側）が信号ＱＣ１として出力され、信号ＱＢ１、ＱＢ２の負極側（ＡＧＮＤより低電位側）が信号ＱＣ２として出力される。
【０１１５】
５．Ａ／Ｄ変換回路
次に、Ａ／Ｄ変換回路３０がＳＡＲ型である場合を例に、Ａ／Ｄ変換回路３０の詳細について説明する。
【０１１６】
図１０に、本実施形態のＡ／Ｄ変換回路の基本構成例を示す。図１０のＡ／Ｄ変換回路は、比較回路４１０、制御部４２０、Ｓ／Ｈ（サンプル・ホールド）回路４３０、Ｄ／Ａ変換回路４４０を含む。
【０１１７】
Ｓ／Ｈ回路４３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプル・ホールドする回路である。なお、後述する構成例のように電荷再分配型の場合にはＳ／Ｈ回路４３０の機能をＤ／Ａ変換回路４４０に含ませてもよい。Ｄ／Ａ変換回路４４０は、制御部４２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行い、逐次比較用データＲＤＡに対応したアナログ信号のＤ／Ａ出力信号ＤＱを出力する。比較回路４１０は、コンパレーターにより実現され、サンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱの比較処理を行う。制御部４２０は、逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡをＤ／Ａ変換回路４４０に対して出力する。制御部４２０は、逐次比較により得られた逐次比較レジスターＳＡＲのレジスター値をＡ／Ｄ変換データＤＯＵＴとして出力する。逐次比較レジスターＳＡＲは、比較回路４１０からの比較結果信号ＣＰＱによりそのレジスター値が設定されるレジスターである。また制御部４２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理を行う。
【０１１８】
図１１にＳ／Ｈ回路、Ｄ／Ａ変換回路、比較回路の詳細な構成例を示す。図１１は、全差動型の構成例であり、Ｓ／Ｈ回路の機能がＤ／Ａ変換回路に含まれている。なお、以下ではＡ／Ｄ変換のビット数が８ビットである場合を例に説明する。
【０１１９】
図１１の構成例は、比較回路４１０の非反転入力端子に接続されるＤ／Ａ変換回路ＤＡＣ１Ｐと、比較回路４１０の反転入力端子に接続されるＤ／Ａ変換回路ＤＡＣ１Ｎと、比較回路４１０と、を含む。
【０１２０】
Ｄ／Ａ変換回路ＤＡＣ１Ｐは、キャパシターＣＡ１Ｐ〜ＣＡ４ＰとキャパシターＣＢ１Ｐ〜ＣＢ４Ｐとを有するキャパシターアレイ部と、比較回路４１０の非反転入力端子のノードＮＣＰとノードＮ１Ｐとの間に設けられる直列キャパシターＣＳ１Ｐと、スイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐとスイッチ素子ＳＢ１Ｐ〜ＳＢ４Ｐとを有するスイッチアレイ部と、ノードＮＣＰとコモン電圧ＶＣＭのノードとの間に設けられるスイッチ素子ＳＳ１Ｐと、を含む。
【０１２１】
スイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの各スイッチ素子は、第１〜第４端子を有し、第１端子を第２〜第４端子のいずれかに接続する。スイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの第１端子は、キャパシターＣＡ１Ｐ〜ＣＡ４Ｐ、ＣＢ１Ｐ〜ＣＢ４Ｐの一端に接続される。スイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの第２、第３、第４端子は、非反転側の入力信号ＰＩＮのノード、グランド電圧（第１基準電圧）のノード、基準電圧ＶＲＥＦ（第２基準電圧）のノードに接続される。キャパシターＣＡ１Ｐ〜ＣＡ４Ｐの他端は、比較回路４１０の非反転入力端子のノードＮＣＰ（直列キャパシターＣＳ１Ｐの一端のノード）に接続される。キャパシターＣＢ１Ｐ〜ＣＢ４Ｐの他端は、直列キャパシターＣＳ１Ｐの他端のノードＮ１Ｐに接続される。
【０１２２】
Ｄ／Ａ変換回路ＤＡＣ１Ｎは、キャパシターＣＡ１Ｎ〜ＣＡ４ＮとキャパシターＣＢ１Ｎ〜ＣＢ４Ｎとを有するキャパシターアレイ部と、比較回路４１０の反転入力端子のノードＮＣＮとノードＮ１Ｎとの間に設けられる直列キャパシターＣＳ１Ｎと、スイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎとスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎとを有するスイッチアレイ部と、ノードＮＣＮとコモン電圧ＶＣＭのノードとの間に設けられるスイッチ素子ＳＳ１Ｎと、を含む。
【０１２３】
スイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｐの各スイッチ素子は、第１〜第４端子を有し、第１端子を第２〜第４端子のいずれかに接続する。スイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの第１端子は、キャパシターＣＡ１Ｎ〜ＣＡ４Ｎ、ＣＢ１Ｎ〜ＣＢ４Ｎの一端に接続される。スイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの第２、第３、第４端子は、反転側の入力信号ＮＩＮのノード、グランド電圧（第１基準電圧）のノード、基準電圧ＶＲＥＦ（第２基準電圧）のノードに接続される。キャパシターＣＡ１Ｎ〜ＣＡ４Ｎの他端は、比較回路４１０の反転入力端子のノードＮＣＮ（直列キャパシターＣＳ１Ｎの一端のノード）に接続される。キャパシターＣＢ１Ｎ〜ＣＢ４Ｎの他端は、直列キャパシターＣＳ１Ｎの他端のノードＮ１Ｎに接続される。
【０１２４】
キャパシターＣＡ１Ｐ〜ＣＡ４Ｐの容量比、キャパシターＣＢ１Ｐ〜ＣＢ４Ｐの容量比は、それぞれバイナリ（１：２：４：８）である。直列キャパシターＣＳ１ＰとキャパシターＣＢ１Ｐを直列接続した容量と、キャパシターＣＡ１Ｐの容量との比は１：１６である。これにより実質的な容量比が１：２：４：８：１６：３２：６４：１２８となり、８ビットの逐次比較用データＲＤＡをＤ／Ａ変換できる。Ｄ／Ａ変換回路ＤＡＣ１Ｎについても同様の容量比により８ビットの逐次比較用データＲＤＡをＤ／Ａ変換できる。
【０１２５】
図１２に、本実施形態のＡ／Ｄ変換回路の動作タイミングチャートを示す。サンプリング期間では、スイッチ素子ＳＳ１Ｐ、ＳＳ１Ｎがオンになり、Ｄ／Ａ変換回路ＤＡＣ１ＰのノードＮＣＰ、Ｄ／Ａ変換回路ＤＡＣ１ＮのノードＮＣＮはコモン電圧ＶＣＭに設定される。またサンプリング期間では、スイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの第１端子は第２端子（入力信号ＰＩＮのノード）に接続され、Ｄ／Ａ変換回路ＤＡＣ１Ｐが入力信号ＰＩＮをサンプリングする。スイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの第１端子は第２端子（入力信号ＮＩＮのノード）に接続され、Ｄ／Ａ変換回路ＤＡＣ１Ｎが入力信号ＮＩＮをサンプリングする。
【０１２６】
逐次比較期間では、スイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの第１端子は、逐次比較用データＲＤＡの対応するビットが「１」である場合には第４端子（ＶＲＥＦのノード）に接続され、「０」である場合には第３端子（グランド電圧のノード）に接続される。このとき、ノードＮＣＰには、入力信号ＰＩＮのサンプリング結果と逐次比較用データＲＤＡのＤ／Ａ変換結果の差分が出力される。同様に、スイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの第１端子は、逐次比較用データＲＤＡの対応するビットが「１」である場合には第４端子（ＶＲＥＦのノード）に接続され、「０」である場合には第３端子（グランド電圧のノード）に接続される。このとき、ノードＮＣＮには、入力信号ＮＩＮのサンプリング結果と逐次比較用データＲＤＡのＤ／Ａ変換結果の差分が出力される。そして、比較回路４１０が比較結果信号ＣＰＱを出力し、制御部４２０が逐次比較レジスターＳＡＲのレジスター値を更新する。この比較動作を８ビット繰り返してＡ／Ｄ変換値を得る。
【０１２７】
なお、図５の期間ＴＳＡＭＡが図１２のサンプリング期間に対応し、図５の期間ＴＣＮＶＡが図１２の逐次比較期間に対応する。
【０１２８】
６．電子機器、移動体
図１３に、本実施形態のセンサーを含む電子機器の構成例を示す。電子機器は、物理量トランスデューサーＳＤ１〜ＳＤ６（センサー素子）、回路装置１００（例えば集積回路装置）、処理部５５０、記憶部５２０、無線回路５３０、アンテナ５４０を含む。
【０１２９】
物理量トランスデューサーＳＤ１〜ＳＤ６は、各種の物理量（角速度、加速度、角加速度、力、質量、温度等）を検出する。そして物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。回路装置１００は、物理量トランスデューサーＳＤ１〜ＳＤ６からの検出信号を受け、検出信号のＡ／Ｄ変換を行ったり、必要であればＡ／Ｄ変換後のデジタルデータに対する演算処理（信号処理）を行う。そして、得られたデジタルデータを、処理部５５０などに出力する。処理部５５０は、デジタルデータに対する種々のデジタル処理を行う。この処理部５５０の機能は、例えばマイクロコンピューターなどにより実現される。記憶部５２０は、デジタルデータ等を一時的に記憶する。この記憶部５２０の機能は、ＲＡＭなどのメモリーにより実現される。無線回路５３０は、回路装置１００により得られたデジタルデータに対して変調処理などを行い、アンテナ５４０を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５４０を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、回路装置１００の制御等を行ってもよい。
【０１３０】
図１４（Ａ）に本実施形態の回路装置１００を含む移動体の例を示す。本実施形態の回路装置１００は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１４（Ａ）は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、振動片と回路装置１００を有するジャイロセンサー５１０（或いは、加速度を検出する物理量トランスデューサーを更に有するコンボセンサー）が組み込まれている。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。
【０１３１】
図１４（Ｂ）、図１４（Ｃ）に示すように、本実施形態の回路装置１００はデジタルスチルカメラや生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）などの種々の電子機器に適用できる。例えばデジタルスチルカメラにおいてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出できる。また図１４（Ｄ）に示すように、本実施形態の回路装置１００はロボットの可動部（アーム、関節）や本体部にも適用できる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置１００を利用できる。
【０１３２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また物理量トランスデューサー、回路装置、センサー、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３３】
１１〜１４  パッシブローパスフィルター、２０  マルチプレクサー、
３０  Ａ／Ｄ変換回路、４１〜４４  バッファー回路、５０  増幅回路、
６１〜６６  検出回路、７０  ＤＳＰ部、８０  制御回路、１００  回路装置、
１１０，１２０  電荷電圧変換回路、１３０，１４０  ゲイン調整アンプ、
１７０  スイッチングミキサー、２０６  自動車、２０７  車体、
２０８  車体姿勢制御装置、２０９  車輪、３１０  振動子、３２０  駆動回路、
３３０  検出回路、３３１  電荷電圧変換回路、３３２  増幅回路、
３３４  同期検波回路、４１０  比較回路、４２０  制御部、４３０  Ｓ／Ｈ回路、
４４０  Ｄ／Ａ変換回路、５１０  ジャイロセンサー、５２０  記憶部、
５３０  無線回路、５４０  アンテナ、５５０  処理部、
ＢＳＡ３，ＢＳＢ３  スイッチ素子、ＯＰＡ３，ＯＰＢ３  アンプ回路、
ＳＤ１〜ＳＤ６  物理量トランスデューサー、
ＳＷＡ１〜ＳＷＡ６，ＳＷＢ１〜ＳＷＢ６  スイッチ素子、
ＴＡ１，ＴＡ２，ＴＢ１，ＴＢ２  期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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