(57)【特許請求の範囲】
【請求項１】
強誘電体キャパシタを含むメモリセルを有する半導体記憶装置の試験方法において、前記半導体記憶装置に書き込み試験を行う工程と、前記強誘電体キャパシタに残留する残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるように残留分極を除去する工程と、を備え、前記残留分極を除去する工程では、全てのメモリセルに同一のデータを書き込む工程と、残留分極を除去するブロック内において、前記メモリセルに接続されたビット線を０ボルトに設定し、前記メモリセルに接続されたプレート線に通常の書き込み時より低い残留分極除去用プレート線電圧を一定時間印加する工程と、を有し、前記残留分極除去用プレート線電圧は、前記強誘電体キャパシタの抗電圧と同一、又はこの抗電圧より高いことを特徴とする半導体記憶装置の試験方法。
【請求項２】
強誘電体キャパシタを含むメモリセルを有する半導体チップをパッケージングした半導体記憶装置の試験方法において、前記半導体チップに書き込み試験を行う第１の試験工程と、前記第１の試験工程において前記強誘電体キャパシタに残留した残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるように残留分極を除去する工程と、前記半導体チップにパッケージアセンブリを行って半導体記憶装置を得る工程と、前記半導体記憶装置に書き込み試験を行う第２の試験工程と、前記第２の試験工程において前記強誘電体キャパシタに残留した残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるように残留分極を除去する工程と、を備え、前記残留分極を除去する工程では、全てのメモリセルに同一のデータを書き込む工程と、残留分極を除去するブロック内において、前記メモリセルに接続されたビット線を０ボルトに設定し、前記メモリセルに接続されたプレート線に通常の書き込み時より低い残留分極除去用プレート線電圧を一定時間印加する工程と、を有し、前記残留分極除去用プレート線電圧は、前記強誘電体キャパシタの抗電圧と同一、又はこの抗電圧より高いことを特徴とする半導体記憶装置の試験方法。
【請求項３】
強誘電体キャパシタを含むメモリセルが複数配置されたセルアレイと、前記メモリセルに接続されたプレート線に供給された電圧を印加するプレート線ドライバと、通常動作用プレート線電圧より低い残留分極除去用プレート線電圧を発生するプレート線電圧発生回路と、前記プレート線ドライバに、与えられた前記通常動作用プレート線電圧、又は前記プレート線電圧発生回路が発生した前記残留分極除去用プレート線電圧のいずれかを選択して供給する切り替え回路と、を備え、前記プレート線電圧発生回路が発生する前記残留分極除去用プレート線電圧は可変であり、前記切り替え回路は、通常動作を行う場合、前記通常動作用プレート線電圧を前記プレート線ドライバに供給して前記プレート線に印加させ、前記強誘電体キャパシタに残留する残留分極を除去する場合、前記強誘電体キャパシタの抗電圧と同一、又はこの抗電圧より高い前記残留分極除去用プレート線電圧を前記プレート線ドライバに供給して前記プレート線に一定時間印加させ、前記強誘電体キャパシタに残留した残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるようにすることを特徴とする半導体記憶装置。
【請求項４】
前記切り替え回路は、外部からコマンドを与えられて、前記通常動作用プレート線電圧又は前記残留分極除去用プレート線電圧のいずれかを選択して前記プレート線ドライバに供給することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記切り替え回路は、外部端子に制御端子を接続され、入力端子に前記通常動作用プレート線電圧を入力され、出力端子が前記プレート線ドライバの入力端子に接続された第１のスイッチ素子と、前記外部端子に前記制御端子を接続され、入力端子に前記残留分極除去用プレート線電圧を入力され、出力端子が前記プレート線ドライバの入力端子に接続された第２のスイッチ素子とを有し、前記外部端子に入力された信号に応じて、前記第１又は第２のスイッチ素子のいずれかがオンし、前記プレート線ドライバに前記通常動作用プレート線電圧又は前記残留分極除去用プレート線電圧を供給することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記プレート線電圧発生回路は、電源端子と接地端子との間に直列に接続された複数の抵抗又はダイオードと、それぞれの前記抵抗又はダイオードを接続するノードと出力端子との間にそれぞれ接続された複数のヒューズとを有し、前記ヒューズの溶断の有無により、前記出力端子から出力される前記残留分極除去用電圧が変化することを特徴とする請求項４又は５記載の半導体記憶装置。
【請求項７】
前記プレート線電圧発生回路は、電源端子と接地端子との間に直列に接続された複数の抵抗と、それぞれの前記抵抗を接続するノードと出力端子との間にソース及びドレインがそれぞれ接続された複数のトランジスタと、前記トランジスタのそれぞれのゲートに接続された制御回路とを有し、前記制御回路は、外部から与えられたコマンドに従って前記トランジスタのゲートに電圧を印加して導通を制御することにより、前記出力端子から出力される前記残留分極除去用プレート線電圧を変化させることを特徴とする請求項４又は５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその試験方法に係わり、特に強誘電体メモリにおける残留分極の除去に関するものである。
【０００２】
【従来の技術】
従来の強誘電体メモリは、図１３に示されるような工程を経て試験及びパッケージアセンブリを行い出荷していた。
【０００３】
ステップＳ１０において、半導体ウェーハを単位とする半導体チップの製造が行われる。この後、ステップＳ１２として半導体ウェーハを単位とする試験が行われる。ステップＳ１６としてダイシングが行われてチップ毎にパッケージアセンブリが行われた後、ステップＳ１８として最終製品試験が行われる。そして、ステップＳ２２として製品の出荷が行われる。
【０００４】
ここで、ステップＳ１２及びＳ１８における試験では、強誘電体キャパシタに対する書き込み及び消去が行われる。
【０００５】
【発明が解決しようとする課題】
しかし、従来は強誘電体キャパシタに分極が残留した状態で試験工程を終了していた。このような状態で以降の工程に進むと、熱履歴によって強誘電体キャパシタの特性が劣化し、データの読み出し量が減少していわゆるインプリントという現象を起こすことになる。
【０００６】
例えば、ステップＳ１６におけるパッケージアセンブリ工程では、半導体チップを樹脂により封止した後に、摂氏約１７０〜２００度の熱を約１時間加える。この工程において、分極が残留した強誘電体キャパシタはインプリントを起こして特性が劣化するので、製品としての寿命が短くなるという問題が発生する。
【０００７】
また、強誘電体キャパシタに分極が残留した状態で出荷した場合には、使用前の保存の段階で不用意な熱履歴が加わるとやはりインプリントが生じ、その後の製品寿命が短くなる。このように、従来は試験工程で行なった書き込みにより生じた分極を残留したままで試験工程を終了させており、この残留分極が原因となって特性が劣化し製品寿命が短縮されるという問題があった。
【０００８】
本発明は上記事情に鑑みてなされたもので、試験工程における残留分極がもたらす特性の劣化及び製品寿命の短縮を防止することができる半導体記憶装置及びその試験方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体記憶装置の試験方法は、強誘電体キャパシタを含むメモリセルを有する装置に試験を行う方法であって、前記半導体記憶装置に書き込み試験を行う工程と、前記強誘電体キャパシタに残留する残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるように残留分極を除去する工程とを備え、前記残留分極を除去する工程では、全てのメモリセルに同一のデータを書き込む工程と、残留分極を除去するブロック内において、前記メモリセルに接続されたビット線を０ボルトに設定し、前記メモリセルに接続されたプレート線に通常の書き込み時より低い残留分極除去用プレート線電圧を一定時間印加する工程と、を有し、前記残留分極除去用プレート線電圧は、前記強誘電体キャパシタの抗電圧と同一、又はこの抗電圧より高いことを特徴とする。
【００１０】
また、本発明の半導体記憶装置の試験方法は、強誘電体キャパシタを含むメモリセルを有する半導体チップをパッケージングした装置に試験を行う方法であって、前記半導体チップに書き込み試験を行う第１の試験工程と、前記第１の試験工程において前記強誘電体キャパシタに残留した残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるように残留分極を除去する工程と、前記半導体チップにパッケージアセンブリを行って半導体記憶装置を得る工程と、前記半導体記憶装置に書き込み試験を行う第２の試験工程と、前記第２の試験工程において前記強誘電体キャパシタに残留した残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるように残留分極を除去する工程とを備え、前記残留分極を除去する工程では、全てのメモリセルに同一のデータを書き込む工程と、残留分極を除去するブロック内において、前記メモリセルに接続されたビット線を０ボルトに設定し、前記メモリセルに接続されたプレート線に通常の書き込み時より低い残留分極除去用プレート線電圧を一定時間印加する工程と、を有し、前記残留分極除去用プレート線電圧は、前記強誘電体キャパシタの抗電圧と同一、又はこの抗電圧より高いことを特徴とする。
【００１３】
本発明の半導体記憶装置は、強誘電体キャパシタを含むメモリセルが複数配置されたセルアレイと、前記メモリセルに接続されたプレート線に供給された電圧を印加するプレート線ドライバと、通常動作用プレート線電圧より低い残留分極除去用プレート線電圧を発生するプレート線電圧発生回路と、前記プレート線ドライバに、与えられた前記通常動作用プレート線電圧、又は前記プレート線電圧発生回路が発生した前記残留分極除去用プレート線電圧のいずれかを選択して供給する切り替え回路と、を備え、前記プレート線電圧発生回路が発生する前記残留分極除去用プレート線電圧は可変であり、前記切り替え回路は、通常動作を行う場合、前記通常動作用プレート線電圧を前記プレート線ドライバに供給して前記プレート線に印加させ、前記強誘電体キャパシタに残留する残留分極を除去する場合、前記強誘電体キャパシタの抗電圧と同一、又はこの抗電圧より高い前記残留分極除去用プレート線電圧を前記プレート線ドライバに供給して前記プレート線に一定時間印加させ、前記強誘電体キャパシタに残留した残留分極量の絶対値が通常動作において残留する残留分極量の絶対値よりも小さくなるようにすることを特徴としている。
【００１４】
ここで前記切り替え回路は、外部からコマンドを与えられて、前記通常動作用プレート線電圧又は前記残留分極除去用プレート線電圧のいずれかを選択して前記プレート線ドライバに供給するものであってもよい。
【００１５】
あるいは、前記切り替え回路は、外部端子に制御端子を接続され、入力端子に前記通常動作用プレート線電圧を入力され、出力端子が前記プレート線ドライバの入力端子に接続された第１のスイッチ素子と、前記外部端子に前記制御端子を接続され、入力端子に前記残留分極除去用プレート線電圧を入力され、出力端子が前記プレート線ドライバの入力端子に接続された第２のスイッチ素子とを有し、
前記外部端子に入力された信号に応じて、前記第１又は第２のスイッチ素子のいずれかがオンし、前記プレート線ドライバに前記通常動作用プレート線電圧又は前記残留分極除去用プレート線電圧を供給するものであってもよい。
【００１６】
また、前記プレート線電圧発生回路は、電源端子と接地端子との間に直列に接続された複数の抵抗又はダイオードと、それぞれの前記抵抗又はダイオードを接続するノードと出力端子との間にそれぞれ接続された複数のヒューズとを有し、前記ヒューズの溶断の有無により、前記出力端子から出力される前記残留分極除去用電圧が変化するものであってよい。
【００１７】
あるいはまた、前記プレート線電圧発生回路は、電源端子と接地端子との間に直列に接続された複数の抵抗と、それぞれの前記抵抗を接続するノードと出力端子との間にソース及びドレインがそれぞれ接続された複数のトランジスタと、前記トランジスタのそれぞれのゲートに接続された制御回路とを有し、前記制御回路は、外部から与えられたコマンドに従って前記トランジスタのゲートに電圧を印加して導通を制御することにより、前記出力端子から出力される前記残留分極除去用プレート線電圧を変化させるものであってもよい。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１９】
本発明の第１の実施の形態による半導体記憶装置の試験方法は、図１に示されるような工程を備えている。
【００２０】
ステップＳ１０として半導体ウェーハを単位とする半導体チップの製造が行われる。ステップＳ１２として、半導体ウェーハを単位とする試験が行われる。ここで、強誘電体メモリに対する書き込み及び消去が行われる。
【００２１】
ステップＳ１４として、強誘電体キャパシタに残留している分極の除去が行われる。
【００２２】
ステップＳ１６として、ダイシングが行われてチップ毎にパッケージアセンブリが行われ、ステップＳ１８として最終製品に対する試験が行われる。ここで書き込み及び消去試験が行われ、強誘電体キャパシタに残留分極が生じる。ステップＳ２０としてこの残留分極を除去する工程が行われ、ステップＳ２２として製品の出荷が行われる。
【００２３】
本実施の形態では、ステップＳ１２において強誘電体メモリに対する書き込み及び消去を行った後、ステップＳ１６のパッケージアセンブリ工程に進む前に、ステップＳ１４として強誘電体キャパシタに残っている残留分極量を少なくする工程が入っている点に特徴がある。
【００２４】
このように、ステップＳ１２の試験工程において強誘電体キャパシタに分極が残留した後において、ステップＳ１６のパッケージアセンブリ工程で熱を印加される前に、ステップＳ１４で残留分極の除去が行われる。よって、強誘電体キャパシタがインプリントを起こして劣化することが防止される。さらに、製品出荷の前にステップＳ２０において残留分極の除去を行うことで、出荷後に強誘電キャパシタがインプリントを起こすことが防止される。ここで、強誘電体キャパシタの残留分極量は、その絶対値が通常動作において生じる残留分極量の絶対値より小さくなるまで除去する必要がある。
【００２５】
強誘電体キャパシタに残留する分極量を減少させる工程は、以下のようにして実現することができる。強誘電体メモリには、一般に１つのトランジスタ及び１つのキャパシタで１つのメモリセルを構成する１Ｔ１Ｃ構成のものと、２つのトランジスタ及び２つのキャパシタで１つのメモリセルを構成する２Ｔ２Ｃ構成のものとが存在する、本実施の形態では、先ず１Ｔ１Ｃ構成の強誘電体メモリに本発明を適用した場合について説明し、後に２Ｔ２Ｃ構成の強誘電体メモリに適用した場合における変更点に付いて述べることとする。
【００２６】
図２に、強誘電体キャパシタに残っている残留分極量を減少させる工程を実現するための本発明の第２の実施の形態による半導体記憶装置のブロック構成を示す。この強誘電体メモリは、セルアレイＣＡ、ワード線ドライバＷＤ、残留分極除去制御回路ＲＰＣＣ、センスアンプ及びカラムデコーダＳＡＣＤ、残留分極除去用プレート線電圧発生回路ＰＰＧＣ、プレート線ドライバＰＤを備えている。セルアレイＣＡは、メモリセルがアレイ状に配置されたもので、ロー方向に配線された複数のワード線に同方向のメモリセルが共通に接続され、カラム方向に配線された複数のビット線に同方向のメモリセルが共通に接続されている。各々のメモリセルには、上述したように１Ｔ１Ｃ構成のものと２Ｔ２Ｃ構成のものとが存在する。
【００２７】
ワード線ドライバＷＤは、図示されていないローデコーダからロー方向の選択信号を与えられてワード線の選択を行うものである。
【００２８】
センスアンプ及びカラムデコーダＳＡＣＤは、カラム方向のビット線の選択を行うと共に、選択されたワード線及びビット線に接続されたメモリセルに書き込まれたデータを読み出すものである。
【００２９】
さらに、残留分極除去制御回路ＲＰＣＣは、残留分極を除去すべきメモリセルのワード線をワード線ドライバＷＤに選択駆動させるものである。
【００３０】
残留分極除去用プレート線電圧発生回路ＰＰＧＣは、残留分極を除去すべきメモリセルのプレート線を駆動するためのプレート線電圧を発生し、プレート線ドライバＰＤに与えるものである。
【００３１】
プレート線ドライバＰＤは、残留分極除去用プレート線電圧発生回路ＰＰＧＣが発生したプレート線電圧を与えられて、選択したプレート線に印加するものである。ここで、残留分極除去用のプレート線電圧は、通常のデータの書き込み時におけるプレート電圧よりも低く設定される。
【００３２】
このように、本実施の形態による半導体記憶装置は、残留分極除去時において通常のデータ書き込み時よりも低い電圧を強誘電体メモリセルのプレート線に印加する構成を備えている。
【００３３】
上記構成を備えた本実施の形態による半導体記憶装置は、次のように動作する。図３に、セルアレイＣＡを構成する各々のメモリセルの構成を示す。このメモリセルは、１Ｔ１Ｃ構成によるものである。セルトランジスタＣＴのゲートＧＴが図示されていないワード線に接続され、ドレインＤＲが図示されていないビット線に接続され、ソースＳＣが強誘電体キャパシタＣＰの一端に接続されている。キャパシタＣＰの他端は図示されていないプレート線に接続されている。
【００３４】
図１においてステップＳ１２として示された試験工程では、メモリセルへのデータの書き込みを行うが、これは通常行われている方法により行う。ここでは、ビット線の電位をプレート線の電位より高く設定して書き込みを行った場合のデータを「１」データとし、逆にプレート線の電位をビット線の電位より高くして書き込みを行った場合のデータを「０」データとする。
【００３５】
次のステップＳ１４における強誘電体キャパシタに残留する分極の除去は、以下の二つのステップで行われる。
【００３６】
まず、半導体チップ内の全てのビットに対して、「１」データを書き込む。
【００３７】
次に、半導体チップ内において、残留分極を除去するブロック内に含まれるビット線に０（Ｖ）を印可する。さらに、残留分極除去制御回路ＲＰＣＣ、ワード線ドライバＷＤを動作させて当該ブロック内のワード線に電源電圧Ｖccを印加し、選択するセルトランジスタＣＴのゲートＧＴを開いた後、残留分極除去用プレート線電圧発生回路ＰＰＧＣ、プレート線ドライバＰＤを動作させて、プレート線に残留分極除去用プレート線電圧を一定時間印加する。残留分極除去用プレート線電圧は、上述のように通常の書き込み時の電圧Ｖ２よりも低く設定される。そして、強誘電体キャパシタの抗電圧Ｖ２との関係において、残留除去用プレート電圧Ｖ１は抗電圧Ｖ２と同程度又は抗電圧Ｖ２よりやや大きい程度の電圧であることが望ましい。
【００３８】
以上のような手順で、当該ブロック内のキャパシタの残留分極が除去される。ここで、一度に分極除去を行う単位を示すブロックは、半導体チップのセルアレイＣＡ全体に設定してもよいし、あるいはセルアレイＣＡの一部に設定してもよい。ブロックをセルアレイＣＡの一部に設定する場合には、ブロックの数だけ上記処理を順に行ってセルアレイＣＡ全体の分極除去を行う。
【００３９】
残留分極を除去する工程に要する時間を短縮するためには、セルアレイＣＡ全体の残留分極を一度に除去するのが望ましい。しかし、この場合には通常の書き込み処理と比較し、駆動しなければならない強誘電体キャパシタＣＰの数が多くなるので、ＲＣ遅延量が通常の書き込みの場合よりも大きくなり、残留分極除去用プレート電圧を印加する時間が長くなる点に留意する必要がある。
【００４０】
また、残留分極除去の工程でプレート線に印加する電圧は、（１）チップ外部から供給を受ける手法と、（２）チップ内部で発生させる手法のいずれかが考えられる。ここで、（２）の手法に従いチップ内部で印加電圧を発生させる手段を備える場合には、チップ外部から発生電圧を制御できるようにしておくことが望ましい。
【００４１】
ここで、発生電圧を外部から制御する手法としては、（２ａ）外部からコマンドを与えて発生電圧を制御する手法と、（２ｂ）ヒューズの溶断の有無により発生電圧を制御する手法とが考えられる。いずれかの手法を用いて、残留分極除去の工程でプレート線に印加する電圧を外部から制御できるようにすることで、製造プロセスの変動により強誘電体キャパシタの特性が変化した場合にも、印加電圧を適切な値に設定することができる。
【００４２】
この場合、印加電圧を最適な値に設定する手法としては、例えばダイシングライン等のチップ面積に影響のない領域に設けたテストパターンを測定することにより、強誘電体キャパシタの特性に応じた値に設定することが考えられる。ここでテストパターンは、例えばメモリセルに含まれる強誘電体キャパシタと同一寸法のキャパシタを複数個並列に接続したもので構成することができる。
【００４３】
次に、残留分極を除去するためにプレート線に印加する電圧をチップ外部から供給する回路の具体的な構成例を示す。図６に示されたプレート線電圧発生回路は、外部／内部プレート線切り替え端子ＰＥＸＴ、外部プレート線電圧端子ＯＰＴ、ＮチャネルトランジスタＮＴ１及びＮＴ２、インバータＩＮ、プレート線ドライバＰＤを備えている。トランジスタＮＴ１は、ドレインが電源電圧Ｖcc端子に接続され、ゲートがインバータＩＮを介して外部／内部プレート線切り替え端子ＰＥＸＴに接続され、ドレインがプレート線ドライバＰＤの入力端子に接続されている。トランジスタＮＴ２は、ドレインが外部プレート線電圧Ｖ端子ＯＰＴに接続され、ゲートが外部／内部プレート線切り替え端子ＰＥＸＴに接続され、ドレインがプレート線ドライバＰＤの入力端子に接続されている。
【００４４】
この電圧発生回路には、プレート線切り替え端子ＰＥＸＴに入力切り替え信号が入力され、外部プレート線電圧端子ＯＰＴには、プレート線電圧が入力される。通常の動作時には、入力切り替え信号として接地電位が与えられる。この場合には、トランジスタＮＴ１がオンし、トランジスタＮＴ２がオフするので、プレート線ドライバＰＤには電源電圧Ｖccが供給される。これにより、プレート線に印加する電位として電源電圧Ｖccが使用される。
【００４５】
残留分極除去時に、通常の動作時よりも小さなプレート線電位をプレート線に与える場合は、切り替え端子ＰＥＸＴに電源電圧Ｖccを入力する。この場合はトランジスタＮＴ１がオフし、トランジスタＮＴ２がオンする。これにより、外部プレート線電圧端子ＯＰＴに入力されたプレート線電圧が使用される。この方式の利点は、分極除去時のプレート線の電位を外部から自由に設定することができる点にある。
【００４６】
但し、この回路構成では、切り替え端子ＰＥＸＴ、プレート線電圧端子ＯＰＴにより外部端子数が増加することになる。さらに、通常はパッケージアセンブリを行うとき、切り替え端子ＰＥＸＴやプレート線電圧端子ＤＰＴのようなオプションの端子はパッケージの端子と接続しない。よって、図１に示されたステップＳ１６としてのパッケージアセンブリを行った後において、ステップＳ２０としての残留分極除去を行うことは困難である。
【００４７】
これに対し、図７に示されたプレート線電圧発生回路は、残留分極除去用のプレート線電圧をチップ内部で発生させるものである。この回路は図６に示された回路と異なり、トランジスタＮＴ２のドレインに電圧出力回路の出力端子が接続されている。そして、切り替え端子ＰＥＸＴに接地電圧を入力したときは電源電圧Ｖccがプレート線に印加され、切り替え端子ＰＥＸＴに電源電圧Ｖccが入力されたときは、トランジスタＮＴ２のドレインより入力されたプレート線電圧がプレート線に印加される。ここで、切り替え端子ＰＥＸＴを設けて切り替え信号を外部から入力する替わりに、チップ外部から与えられたコマンドによってチップ内部で発生させてもよい。このように構成した場合には、チップの外部端子の数を少なくすることができる。
【００４８】
トランジスタＮＴ２に接続する電圧発生回路の具体的な構成例を図８、図９、図１０にそれぞれ示す。図８に示された電圧発生回路は抵抗分割により所望の電位を発生する。電源電圧Ｖcc端子と接地端子との間に複数の抵抗Ｒ１〜Ｒ４が直列に接続されている。抵抗Ｒ１とＲ２、Ｒ２とＲ３、Ｒ３とＲ４の接続ノードにヒューズＦＳ１〜ＦＳ３のそれぞれの一端が接続され、他端が共通にトランジスタＮＴ２のドレインに接続されている。ヒューズＦＳ１〜ＦＳ３のそれぞれの溶断の有無によって、出力するプレート線電圧が異なる。
【００４９】
図９に示された回路は、図８に示された回路における抵抗Ｒ１〜Ｒ３をダイオードＤ１〜Ｄ３に入れ替えたものに相当し、バンドギャップ電位を利用して所望の電位を発生させることができる。
【００５０】
図１０に示された回路は、図８に示された回路と同様に抵抗分割により所望の電位を発生させるものであるが、電位の選択をヒューズの溶断の有無により行うのでなく、外部から制御コマンドを入力することで行う。電源電圧Ｖcc端子と接地端子との間に抵抗Ｒ１〜Ｒ４が直列に接続され、抵抗Ｒ１とＲ２との接続ノードにＮチャネルトランジスタＮＴ１１のドレイン、抵抗Ｒ２とＲ３との接続ノードにＮチャネルトランジスタＮＴ１２のドレイン、抵抗Ｒ３とＲ４との接続ノードにＮチャネルトランジスタＮＴ１３のドレインがそれぞれ接続され、トランジスタＮＴ１１〜ＮＴ１３のソースが共通にトランジスタＮＴ２のドレインに接続されている。さらに、電圧制御回路ＶＣＴに外部から制御コマンドが入力され、この回路ＶＣＴの出力端子にトランジスタＮＴ１１〜ＮＴ１３のゲートが接続されている。
【００５１】
外部から制御コマンドが電圧制御回路ＶＣＴに入力され、この制御コマンドに応じてトランジスタＮＴ１１〜ＮＴ１３がオン又はオフする。これにより、抵抗分割により発生した電圧のうち所望のものがプレート電圧として出力される。図１０に示された電圧発生回路によれば、上述したように外部端子を設けることなく制御コマンドにより電圧を選択することができる。よって、外部端子数を減少させることができる。
【００５２】
さらに、図１０の電圧発生回路を用いることで、パッケージアセンブリを行った後でも、外部から制御コマンドを与えて適切な電圧を選択してプレート線に印加することにより、残留分極の除去が可能である。
【００５３】
以上、１Ｔ１Ｃ構成の強誘電体メモリにおいて残留分極除去を行う場合について説明したが、２Ｔ２Ｃ構成の強誘電体メモリでは次のように行うことができる。２Ｔ２Ｃ構成の強誘電体メモリは、各々のメモリセルが図１１に示されたように、１Ｔ１Ｃ構成のセルが２組で対をなした構成を備えている。セルトランジスタＣＴ１及びＣＴ２のそれぞれのドレインＤＲ１及びＤＲ２がビット線対ＢＬ及び／ＢＬに接続され、それぞれのゲートＧＴ１及びＧＴ２がワード線ＷＬに共通接続され、それぞれのソースＳＣ１及びＳＣ２が強誘電体キャパシタＣＰ１及びＣＰ２の一端に接続されている。強誘電体キャパシタＣＰ１及びＣＰ２の他端はプレート線ＰＬに共通接続されている。
【００５４】
このような２Ｔ２Ｃ構成のメモリセルでは、データの書き込み時において二つの強誘電体キャパシタＣＰ１及びＣＰ２に極性が相異なるデータが書き込まれる。従って、両方の強誘電体キャパシタＣＰ１及びＣＰ２に「１」データを書き込むことはできない。そこで、２Ｔ２Ｃ構成のメモリにおいて残留分極除去を行うためには、通常の書き込みと異なり全ての強誘電体キャパシタに「１」データを書き込む残留分極除去用の書き込み回路が必要になる。この書き込み回路は、具体的にはビット線対ＢＬ及び／ＢＬを同時に接地電位にすることができる構成を有していればよい。
【００５５】
図１２に、残留分極除去用書き込み回路の構成の一例を示す。ビット線ＢＬにトランジスタＴ１及びＴ２の一端が共通接続され、トランジスタＴ１の他端が残留分極除去用電圧電源線ＰＬに接続され、トランジスタＴ２の他端が接地線ＧＬに接続されている。ビット線／ＢＬにトランジスタＴ３及びＴ４の一端が共通接続され、トランジスタＴ３の他端が残留分極除去用電圧電源線ＰＬに接続され、トランジスタＴ４の他端が接地線ＧＬに接続されている。トランジスタＴ１及びＴ３のゲートは電源電圧印加信号線ＰＳＬに接続され、トランジスタＴ２及びＴ４のゲートは接地電圧印加信号線ＧＳＬに接続されている。また、センスアンプＳ／Ａ１の制御端子にはセンスアンプ動作指示信号線ＳＡＩＬが接続され、ビット線ＢＬにはデータ出力端子ＤＯＴが接続されている。
【００５６】
残留分極を除去する場合は、次のように各々の電位を設定する。センスアンプ動作指示信号線ＳＡＩＬを接地電位Ｖssに設定し、センスアンプＳ／Ａ１を非活性状態にする。電源電圧印加信号線ＰＳＬを電源電圧Ｖccに設定し、トランジスタＴ１及びＴ３をオンさせる。接地電圧印加信号線ＧＳＬを接地電圧Ｖssに設定し、トランジスタＴ２及びＴ４をオフさせる。そして、残留分極除去用電圧線ＰＬを残留分極除去用の適当な電圧に設定する。これにより、強誘電体キャパシタＣＰ１及びＣＰ２の残留電極を除去することができる。
【００５７】
図４に、強誘電体キャパシタＣＰ１、ＣＰ２の両極に印加する電圧とキャパシタの分極量との関係を示す。キャパシタの分極量はヒステリシス特性を有し、電圧の変化によって分極は矢印の向きに変化する。
【００５８】
ここで、抗電圧Ｖ２は図示されているように分極量が「０」になるときのキャパシタ電圧である。通常の動作では、キャパシタには電源電圧Ｖcc又は−Ｖccが印加される。このため、キャパシタの分極量は実線Ｌ１に沿って変化し、キャパシタに印加している電圧を「０」Ｖにしても分極は「０」にならず、残留分極が存在することになる。しかし、キャパシタに印加する電圧を抗電圧Ｖ２より少し大きくした電圧Ｖ１から「０」Ｖにすると、分極量は破線Ｌ２で示されたような曲線に従って変化する。この場合には、キャパシタに印加している電圧が「０」Ｖになったときに残留分極量は「０」Ｖになる。
【００５９】
以上のように、キャパシタに印加する電圧を抗電圧Ｖ２よりやや高い電圧Ｖ１に設定することで、キャパシタの残留分極量を「０」にすることが可能である。
上記第２の実施の形態による半導体記憶装置では、残留分極除去の工程においてプレート線に適切な電圧を印可して残留分極除去を行う。これに対し、本発明の第３の実施の形態による半導体記憶装置では、ビット線ＢＬに適切な電圧を印可して残留分極除去を行う点が相違する。
【００６０】
本実施の形態による半導体記憶装置は、ビット線に通常の書き込み動作時よりも小さい電圧を残留分極を除去するときに印加する回路を備えている。分極除去動作は、上記第２の実施の形態と同様に２ステップで行われる。
【００６１】
先ず、全てのメモりセルに「０」データを書き込む。
【００６２】
次に、残留分極除去を行うブロックのワード線にワード線電位を与えて立ち上げ、ビット線に通常の書き込みよりも小さい電圧を一定時間印加する。
【００６３】
この時のビット線電圧は、強誘電体キャパシタの抗電圧と同程度又は抗電圧よりやや大きい程度であることが望ましい。またワード線電圧は、このビット線電圧をビット線対ＢＬ及び／ＢＬに十分に転送することができる程度の電位である必要がある。このような工程を経ることにより、上記第２の実施の形態と同様に強誘電体キャパシタの残留分極を除去することができる。
【００６４】
ここで、本実施の形態において述べた２番目のステップにおける工程は、次のように行うことも可能である。
【００６５】
先ず、残留分極を除去するブロックのビット線に電源電圧Ｖccを印加し、ワード線にワード線電位を与える。
【００６６】
そして、この時のワード線電位を、強誘電体キャパシタの抗電圧程度の電圧がキャパシタヘ転送される程度の電位に設定する。セルトランジスタのドレインに十分な電圧が印加されている場合には、トランジスタのソースに転送される電位は、一般にゲート電圧（Ｖgs）−トランジスタ閾値（Ｖth)で与えられる。よって、この値（Ｖgs−Ｖth）が強誘電体キャパシタの抗電圧になるように、ワード線電位（＝ゲート電圧)を設定すれば良い。
【００６７】
いずれの場合においても、残留分極除去操作中のビット線もしくはワード線の電圧は、プロセス変動による特性の変化にも対応できるように、チップ外部から制御することができるようにしておくことが望ましい。ここで、残留分極を除去するためのワード線電圧及びビット線電圧の発生手段は、上記第２の実施の形態において述べた回路を流用することが可能である。
【００６８】
本発明の第４の実施の形態は、ＭＦＳ（Metal Ferroelectrics Silicon）又はＭＦＭＩＳ(Metal Feroelectrics Metal Insulator Silicon）−ＦＥＴ型の強誘電体メモリにおける残留分極を除去する方法に適用したものに相当する。
【００６９】
図５に、ＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリのセル構造を示す。シリコン基板ＳＢの表面部分にドレインＤＲ、ソースＳＣが形成され、その間のチャネル領域上に、シリコン酸化膜ＳＸ、多結晶シリコン膜から成る浮遊ゲートＦＧ、強誘電体膜ＦＦ、多結晶シリコン膜から成るゲート電極ＧＴが順に形成されている。ドレインＤＲはビット線に、ソースＳＣはプレート線に、ゲート電極ＧＴはワード線にそれぞれ接続されている。また、浮遊ゲート電極ＦＧ、強誘電体膜ＦＦ、ゲート電極ＧＴにより、強誘電体キャパシタを構成する。
【００７０】
このメモリセルには、ゲート電極ＧＴとシリコン基板ＳＢの間に、正または負の電圧を印加して「１」又は「０」のデータを書き込む。ここでは、正の電圧を印加した場合に書き込まれるデータを「１」、負の電圧を印加した場合に書き込まれるデータを「０」とする。
【００７１】
本実施の形態においても、上記第１〜第３の実施の形態と同様に残留分極除去は２ステップで行う。
【００７２】
まず、全てのメモりセルのゲート電極ＧＴに対して負の電圧を印加し、「０」データを書き込む。その後、全てのメモりセルのゲート電極ＧＴに通常の書き込みよりも低い正の電圧を印加して、残留分極を除去する。
【００７３】
この時に印加する電圧は、強誘電体キャパシタの抗電圧と同程度、又は抗電圧より少し大きいくらいの電圧に設定することが望ましい。また、残留分極の除去はセルアレイ全体に対して同時に行ってもよく、あるいはブロック毎に分割して行ってもよい。ブロック毎に分割して残留分極除去を行う場合には、複数回上記処理を繰り返し、チップ中の全ビットの残留分極が除去されるようにする。
【００７４】
上述した実施の形態はいずれも一例であり、本発明を限定するものではない。例えば、上記第４の実施の形態において、残留分極除去の最初のステップにおいて全メモリセルに「０」データの書き込みを行い、ゲート電極に正の電圧を印加して残留分極を除去する場合について述べた。しかし、最初のステップで全メモリセルに「１」データの書き込みを行い、次にゲート電極に負の電圧を印加して残留分極の除去を行ってもよい。
【００７５】
【発明の効果】
本発明の半導体記憶装置及びその試験方法は、試験後に強誘電体キャパシタに残留している分極を除去することにより、試験工程以降の工程における熱履歴によって強誘電体キャパシタがインプリントを起こして特性が劣化したり製品寿命が短縮することを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体記憶装置の試験方法における工程のフローを示す説明図。
【図２】本発明の第２の実施の形態による半導体記憶装置の構成を示すブロック図。
【図３】同半導体記憶装置の１Ｔ１Ｃ型セルの構成を示す回路図。
【図４】強誘電体キャパシタの両極に印加する電圧と分極量との関係を示すグラフ。
【図５】ＭＦＭＩＳ−ＦＥＴ型の強誘電体メモリのセルの構成を示す縦断面図。
【図６】上記第２の実施の形態による半導体記憶装置におけるプレート線印加電圧発生回路の構成を示す回路図。
【図７】同半導体記憶装置における他のプレート線電圧発生回路の構成を示す回路図。
【図８】図７に示されたプレート線電圧発生回路におけるプレート線電位出力回路の構成を示す回路図。
【図９】図７に示されたプレート線電圧発生回路における他のプレート線電位出力回路の構成を示す回路図。
【図１０】図７に示されたプレート線電圧発生回路における他のプレート線電位出力回路の構成を示す回路図。
【図１１】上記第２の実施の形態による半導体記憶装置における２Ｔ２Ｃ型セルの構成を示す回路図。
【図１２】２Ｔ２Ｃ型セルにおける残留分極を消去させるための回路の構成例を示す回路図。
【図１３】従来の半導体記憶装置の試験方法における工程のフローを示す説明図。
【符号の説明】
ＷＤ  ワード線ドライバ
ＣＡ  セルアレイ
ＰＤ  プレート線ドライバ
ＲＰＣＣ  残留分極除去制御回路
ＳＡＣＤ  センスアンプカラムデコーダ
ＰＰＧＣ  残留分極除去用プレート線電圧発生回路
ＤＲ、ＤＲ１、ＤＲ２  ドレイン
ＧＴ  ゲート
ＣＴ、ＣＴ１、ＣＴ２  セルトランジスタ
ＳＣ、ＳＣ１、ＳＣ２  ソース
ＣＰ、ＣＰ１、ＣＰ２  キャパシタ
ＦＦ  浮遊ゲート
ＦＦ  強誘電体膜
ＳＸ  ゲート酸化膜
ＳＢ  シリコン基板
ＰＥＸＴ  外部／内部プレート線切り替え端子
ＩＮ  インバータ
ＮＴ１、ＮＴ２  Ｎチャネルトランジスタ
ＯＰＴ  外部プレート線電圧端子
ＰＤ  プレート線ドライバ
ＦＳ１〜ＦＳ３  ヒューズ
Ｒ１〜Ｒ４  抵抗
Ｄ１〜Ｄ３  ダイオード
Ｓ／Ａ１、Ｓ／Ａ２  センスアンプ
ＷＬ  ワード線
ＰＬ  プレート線
ＣＰ１、ＣＰ２  キャパシタ
ＢＬ、／ＢＬ  ビット線
ＰＳＬ  電源電圧印加信号線
ＧＳＬ  接地電圧印加信号線
ＳＡＩＬ  センスアンプ動作指示信号線
ＤＯＴ  データ出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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