(57)【特許請求の範囲】
【請求項１】
半導体記憶装置のトレンチキャパシタのための埋め込みプレート電極を形成する方法であって、
半導体基板中にトレンチを形成する工程と、
前記トレンチの側壁および底部上にドーパントソース膜を形成する工程と、
前記ドーパントソース膜上にレジストを形成するとともに、レジストによって前記トレンチを充填する工程と、
前記トレンチ内の前記レジストが前記半導体基板の表面より下方のレベルで残るように前記レジストを処理する工程と、
前記トレンチ内に残存したレジストをブロックマスクとして前記半導体基板内に不純物を導入する工程と、
前記不純物を導入した後、前記トレンチ内に残存したレジストをエッチングマスクとしてトレンチ上部の前記ドーパントソース膜をエッチングする工程と、
前記ドーパントソース膜をエッチングした後、前記トレンチ内に残存したレジストを除去する工程と、
前記レジストを除去した後、前記導入された不純物および前記エッチングによりトレンチ内に残存したドーパントソース膜からのドーパントを前記半導体基板内に拡散して前記埋め込みプレート電極を形成する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板中にトレンチを形成する工程と、
前記トレンチの側壁および底部上にドーパントソース膜を形成する工程と、
前記ドーパントソース膜上にレジストを形成するとともに前記トレンチを充填する工程と、
前記トレンチ内の前記レジストが前記半導体基板の表面より下方のレベルで残るように前記レジストを処理する工程と、
前記トレンチ内に残存したレジストをマスクとして前記半導体基板内に不純物を導入する工程と、
前記不純物を導入した後、前記トレンチ内に残存したレジストをマスクとして前記ドーパントソース膜をエッチングする工程と、
前記ドーパントソース膜をエッチングした後、前記トレンチ内に残存したレジストを除去する工程と、
前記レジストを除去した後、前記導入された不純物および前記エッチングによりトレンチ内に残存したドーパントソース膜からのドーパントを前記半導体基板内に拡散してトレンチキャパシタのための埋め込みプレート電極を形成する工程と、
前記トレンチ内に残存したドーパントソース膜を除去する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記ドーパントソース膜はヒ素ガラス層を含むことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項４】
前記導入された不純物はリンを含むことを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項５】
前記ドーパントソース膜は約１０乃至１００ナノメートルの範囲の膜厚を有することを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【請求項６】
前記注入された不純物および前記ドーパントソース膜からのドーパントはアニーリング処理により前記半導体基板内に拡散されることを特徴とする請求項１又は２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体装置の製造方法に係わり、特に、埋め込みプレート電極を有する半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
高集積化されたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）において、データを記憶するためのトレンチキャパシタを使用するメモリセルが開発されている。このようなメモリセルの１つが、Nesbit氏等による文献“A 0.6 μｍ2 256Mb Trench DRAM Cell with Self-Aligned BuriEd STrap (BEST), IEDM93-627 ”に記載されている。また、米国特許第5,618,751 号の明細書に記載されるように、埋め込みプレート電極は、トレンチキャパシタが形成される半導体基板内に設けられる。埋め込みプレート電極は、基板電圧を制御するというよりもむしろ、複数のキャパシタそれぞれのプレートで電圧を制御する能力を有している。データの読み出しあるいは書き込み動作中における複数のキャパシタのプレート電圧の変更は、動作マージンを増加させるために使用できる。さらに、埋め込みプレート電極を分割することによって、プレート電極の電圧を変更するのに必要とされる電流を減少できる。また、埋め込みプレート電極および半導体基板の電圧を独立して制御することによって、メモリのキャパシタと、半導体基板上に形成された周辺回路（例えばセンスアンプ、アドレス回路等）中のトランジスタとの干渉を防止できる。さらに、埋め込みプレート電極により、キャパシタ絶縁物に対する電圧を制限できる。
【０００３】
上記ネスビット（Nesbit）氏等による文献に記載されたようなＤＲＡＭにおいて、埋め込みプレート電極（または埋め込みウェル）は、（トレンチから不純物を外方拡散することによって形成された）Ｎ型の不純物領域と、イオン注入によって形成され（外方拡散された不純物領域相互を接続する）Ｎ型ウェルバンドとによって構成されている。外方拡散は、深いトレンチの側壁上にドーパント（ドープ不純物）ソース層を設け、トレンチ内で半導体基板の表面より下のレベルまで凹部が形成されたレジストを使用してドーパントソース膜をパターン化し、レジストを剥離した後、アニーリングして不純物を外方へ拡散することによって行われる。また、不純物を外方拡散することにより埋め込み電極を形成して１つの連続的な領域を形成することにより、Ｎ型ウェルバンドを除去することが可能であるが、このようなプロセスは埋め込みプレートを形成する不純物層の外方拡散長が大きくなり、この不純物層のトレンチ表面濃度が低下するとともに、基板表面方向への拡散も大きくなるため、基板表面のトランジスタの性能に悪影響を与える。さらに、埋め込みプレート電極の横方向の比抵抗は、Ｎ型ウェルバンドを使用して減少することができる。
【０００４】
【発明が解決しようとする課題】
Ｎ型ウェルバンドに対する不純物の注入は通常、キャパシタのストレージノードが形成される深いトレンチをエッチングする前に行われる。しかし、これは以下の理由により不適当である。Ｎ型ウェルバンドの注入は、図６（ａ）に示すように、半導体基板１５５上に形成され、パターン化されたブロック（阻止）マスクとしての厚いレジスト膜１５０を用いて行われる。これに続いて形成される深いトレンチは、この注入位置にアライメントされなければならない。しかし、注入後、表面上にはパターンが何らないため、深いトレンチを形成するためのマスクを注入位置にアライメントさせることは困難である。この問題を解決するため、図６（ｂ）に示すように、チップのコーナーにアライメントマーク１７５を設けるようにした第１のマスク（所謂ゼロレベル（ＺＬ）マスク）が使用される。この場合、注入マスクおよび深いトレンチマスクはこれらのアライメントマークを使用してアライメントされる。これによってアライメントの問題は解決されるが、このプロセスには深いトレンチのマスクに加えて幾つかのマスクが必要となる。これら付加的なマスクは処理工程の増加を伴うため、製造プロセスが複雑になる。また、これら処理工程の増加によって処理時間全体が長くなるとともにコストが増大する。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、製造工程の増加、コストの増大を防止でき、処理時間を短縮することが可能な埋め込みプレート電極を有する半導体記憶装置の製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明によれば、半導体基板に形成されたトレンチの開口より下方のレベルとなるように処理されたレジスト膜（あるいは別の都合のよい膜）は、不純物の注入に対するブロックマスク、およびドーパントソース膜のパターニングに対するマスクとして機能する。特に、不純物はトレンチ内に残存したレジストをブロックマスクとして用いることにより注入され、ドーパントソース膜はトレンチ内に残存したレジストをエッチングマスクとして使用することによりエッチングされる。注入された不純物およびドーパントソース膜からの不純物は半導体基板中に拡散され、埋め込みプレート電極を形成する。
【０００７】
また、トレンチから外方拡散された不純物領域を共に接続するための不純物バンドを設けることによって、埋め込みプレート電極の形成プロセスは欠陥に感応しにくくなり、埋め込みプレート電極の横方向の比抵抗が減少する。トレンチ内に残存したレジストは、不純物バンドを形成するためのイオン注入のためのブロックマスクならびにドーパントソース膜をパターニングするためのマスクとして機能する。このため、アライメントマークを形成するためのゼロ層マスク、及び不純物バンドを形成するためのイオン注入用の別個のブロックマスクを形成する必要がない。したがって、処理工程数を削減でき、さらに製造プロセス全体を簡単化できる。また、処理工程数の減少によって処理時間およびコストが減少する。さらに、注入された不純物およびドーパントソース膜からの不純物の拡散は、イオン注入の際のダメージを除去する。
【０００８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【０００９】
図１（ａ）乃至３（ｃ）は本発明による方法を示している。この方法は、上記ネスビット氏等による文献に記載されたようなＤＲＡＭの埋め込みプレート電極を形成するために使用してもよい。ネスビット氏等の文献に記載されたＤＲＡＭのメモリセルの断面図を図５に示す。もちろん、本発明の技術は図５に示すＤＲＡＭに限定されるものではなく、埋め込みプレート電極を有する一般的な半導体記憶装置に適用可能である。
【００１０】
図５に示すＤＲＡＭを簡単に説明する。ＤＲＡＭセル５０は、トレンチキャパシタ５５およびＭＯＳ転送ゲート６０を含んでいる。トレンチキャパシタ５５は、第１のＮ+ 型多結晶シリコン充填材６５と、第２の多結晶シリコン充填材６７と、酸化物カラー７１を有している。転送ゲート６０は、Ｐ型ウェル７５中に形成されたＮ型のソース／ドレイン領域７３と、ドレイン／ソース領域７４と、ソース／ドレイン領域７３とドレイン／ソース領域７４との間のチャンネル領域から絶縁されたタングステンシリサイド（ＷＳｉｘ）／多結晶シリコンゲート７７とを有している。（例えばＢＰＳＧ等の）絶縁層８０の開口部中および（例えば窒化シリコン等の）絶縁層７８中に形成されたビット線コンタクト７９は、ソース／ドレイン領域７３をビット線８１に電気的に接続している。シャロートレンチ分離（ＳＴＩ）構造９０は、ＤＲＡＭセル５０を隣接した図示せぬＤＲＡＭセルおよび通過ワードライン９２から電気的に分離している。通過ワードライン９２は、ＷＳｉｘ／多結晶シリコン構造を有している。誘電体層８７はビット線８１上に形成され、アルミニウム配線８９は誘電体層８７上に形成される。アルミニウム配線８９の１つは、例えばタングステンのコンタクトスタッド９１によってビット線８１に接続される。
【００１１】
拡散領域８３は、第３の多結晶シリコン充填材６９とＭＯＳ転送ゲート６０のドレイン／ソース領域７４とを電気的に接続する。この拡散領域８３は、トレンチ中の高濃度にドープされた多結晶シリコン充填材からＰ型ウェル７５中にドーパントを外方拡散させることによって形成される。拡散領域８３および第３の多結晶シリコン充填材６９は、トレンチキャパシタ５５を転送ゲート６０に接続するための埋め込みストラップを構成する。
【００１２】
図１（ａ）を再び参照する。Ｐ型の半導体基板（例えばシリコン等）１００は、第１のパッドシリコン酸化膜（ＳｉＯ2 ）１０２と、パッドシリコン窒化膜（Ｓｉ3 Ｎ4 ）１０４と、その上面に連続的に形成された第２のパッドシリコン酸化膜１０６とを有している。第１のパッドシリコン酸化膜１０２は約１０ナノメートルの膜厚を有しており、例えば約９００℃の熱酸化によって形成される。パッドシリコン窒化膜１０４は約１００乃至２５０ナノメートル（例えば２２０ナノメートル等）の膜厚を有し、例えば化学気相成長法（ＣＶＤ）によって形成される。第２のパッドシリコン酸化膜１０６は約７００ナノメートルの厚さを有し、例えばテトラエチルオルトシリケート（ＴＥＯＳ）のＣＶＤにより形成される。（例えばＳｈｉｐｌｅｙ社から販売されているＢＡＲＬ等の）反射防止膜（ＡＲＣ）１０８は、第２のパッドシリコン酸化膜１０６の上面に形成され、ＡＲＣ膜１０８の上面にレジスト膜１１０が形成される。このレジスト膜１１０は、例えばＳｈｉｐｌｅｙ社から販売されているＡＰＥＸ−ＥあるいはＵＶ２ＨＳが適用される。このレジスト膜としては、別のタイプのレジスト膜を使用してもよく、例えば化学増幅レジスト、非化学増幅レジスト、ポジタイプのレジストおよびネガタイプのレジストを適用できるが、これに限定されるものではない。レジスト膜１１０は図示せぬマスクを使用して選択的に露光されて現像され、図１（ｂ）に示すようにパターニングされたレジスト１１０’が形成される。露光装置としては、例えばＳＶＧＬ社から販売されているマイクラスキャンシリーズの露光ツールを適用できる。先進のリソグラフィにおいては、１９３ナノメートルの単一帯域のＡｒＦエキシマレーザが使用される。深いトレンチ（図２（ａ）に示す１１２）は、パターン化されたレジスト膜１１０’をエッチングマスクとして反応性イオンエッチング（ＲＩＥ）によりエッチングされる。ＴＥＯＳパッドシリコン酸化膜１０６、パッドシリコン窒化膜１０４およびパッドシリコン酸化膜１０２は、例えばＣＨＦ3 −ＣＦ4 混合ガスを使用してエッチングされる。シリコン基板１００は、例えばＨＢｒ、Ｏ2 あるいはＮＦ3 を使用してエッチングされる。深いトレンチ１１２は約８マイクロメートルの深さを有している。次に、パターン化されたレジスト１１０’、残存するＡＲＣ膜１０８、及び残存する第２のパッドＴＥＯＳ膜１０６が除去され、図２（ａ）に示すような構造が形成される。
【００１３】
次に、図２（ｂ）に示すように、パッドシリコン窒化膜１０４の上面、深いトレンチ１１２の側壁ならびに底部上に減圧化学気相成長法（ＬＰＣＶＤ）によって約１０乃至１００ナノメートル（例えば４０ナノメートル）の膜厚を有するドーパントソース膜１１４が形成される。このドーパントソース膜１１４は、不純物濃度が約１×１０20ｃｍ-3以上のＮ型不純物を含んでおり、このドーパントソース膜としては例えばひ素ガラス膜（ＡｓＧ）あるいはリンガラス膜等である。この後、約３マイクロメートルの膜厚を有するｉ−線レジスト膜１１６（例えばＨｏｅｃｈｓｔ社により販売されているＡＺ７５ＸＸシリーズ等）がドーパントソース膜１１４の上面に形成され、深いトレンチ１１２が充填される。次に、図示せぬマスクを使用して、レジスト膜１１６が波長が３６５ナノメートルの放射線により最適な時間露光される。Ｈｏｅｃｈｓｔ社のＡＺ７５２３の場合、この時間は約８００ミリ秒である。一般に、この放射線の照射量は、半導体基板の表面より下方でレジストに凹部を形成できる量に設定される。ＡＺ７５２３のレジストの場合、３６５ナノメートルの波長の放射線を８００ミリ秒の間照射することで十分な照射量が得られ、それによって現像後、レジスト膜１１６は、図２（ｃ）に示すように、深いトレンチ内において半導体基板１００の表面より下方約１．５マイクロメートルの深さまで凹部が形成される。
【００１４】
次に、図３（ａ）に示すように、例えばリン（あるいはヒ素等の別のＮ型の不純物）が半導体基板１００の表面より下方約１．５マイクロメートルの深さまで注入される。二倍にチャージされたリンの場合、例えば約１×１０13ｃｍ-2のドーズ量および約７５０ｋＶの加速電圧（すなわち、注入エネルギは１．５ＭｅＶ）が使用される。単一にチャージされたリンの場合、１．５ＭＶの加速電圧が使用される。残りのレジスト膜１１６は、イオン注入に対するブロックマスクとして機能する。トレンチ上部のドーパントソース膜１１４（すなわち、ドーパントソース膜１１４の部分はレジスト膜１１６によって覆われていない）は、イオン注入工程中に存在する不純物を遮蔽するための犠牲層を形成する。この犠牲層は、アルミニウム、鉄およびニッケル等の低エネルギーの金属汚染物質がシリコン基板を汚染することを防いでいる。
【００１５】
次に、図３（ｂ）に示すように、残存するレジスト１１６をマスクとしてエッチングプロセスを行うことによってドーパントソース膜１１４がエッチングされる。ドーパントソース膜１１４をエッチングするためのエッチングプロセスとしては、例えばＨＦ、稀釈されたＨＦ、あるいは幾つかの適切な気相エッチングプロセスを適用できる。次に、レジスト１１６は、Ｏ2 アッシングおよび／またはＨ2 ＳＯ4 ／Ｈ2 Ｏ2 混合物を使用して剥離され、埋め込みプレート電極は約１０５０℃の温度で３０分間アニールすることによって拡散される。この拡散の結果、図３（ｃ）に示すように、半導体基板の表面の下方約１．５マイクロメートルの深さにおいて約３×１０17ｃｍ-3のピーク濃度を有するＮ型ウェルバンド１４０が形成される。さらに、ヒ素が半導体基板１００中に拡散されて外方拡散領域１４２が形成される。これらの外方拡散領域１４２は、シリコン境界面において約２×１０19ｃｍ-3以上の不純物濃度を有している。Ｎ型ウェルバンドおよび外方拡散領域を形成するためのアニーリングもイオン注入によって生じたダメージを除去するダメージ除去工程として機能する。続いて、ドーパントソース膜１１４の残りの部分がエッチングプロセスによって除去される。この後、トレンチキャパシタを完成させるための通常の処理工程が実行される。これらの工程は、例えば窒化シリコンの減圧化学気相成長法（ＬＰＣＶＤ）によるノード誘電体の堆積、ノード誘電体の再酸化、ＬＰＣＶＤを使用した第１のポリシリコン充填材の堆積、第１のポリシリコン充填材の化学的機械研磨（ＣＭＰ）、ＲＩＥを使用した第１のポリシリコン充填材中の第１の凹部のエッチング、トレンチの上部におけるノード誘電膜の除去、酸化物カラーの堆積、ＲＩＥを使用した酸化物カラーのエッチング、ＬＰＣＶＤを使用した第２のポリシリコン充填材の堆積、第２のポリシリコン充填材のＣＭＰ、および深いトレンチキャパシタをメモリセルの転送ゲートに接続するためのストラップの形成を含んでいる。このストラップは、例えばＲＩＥを使用して第２のポリシリコン充填材および酸化物カラーに凹部を設け、ＬＰＣＶＤによって第３のポリシリコン充填材を堆積し、第３のポリシリコン充填材のＣＭＰを行い、ＲＩＥによって半導体基板１００の表面の下方に約５０ナノメートルのレベルまで第３のポリシリコン充填材に凹部を設けることによって形成してもよい。一般に、１以上のポリシリコン充填材が不純物を含んでおり、これら不純物は第３のポリシリコン充填材を介して製造プロセス中に半導体基板に外方拡散され、転送ゲートの不純物領域に対する接続を形成する。転送ゲートは、任意の通常のプロセスにより形成される。
【００１６】
埋め込みプレートとコンタクトをとるために、メモリセルアレイから離れた基板の領域内へＮ型（埋め込みプレートやウェルバンドと同型）の不純物層をＮウェルバンドと接続するように形成し、これにより埋め込みプレートに電位が供給される。
【００１７】
トレンチから外方拡散された不純物領域相互を不純物バンドにより接続することにより、埋め込みプレート電極を形成するためのプロセスは欠陥に感応しにくくなり、埋め込みプレート電極の横方向の比抵抗が減少する。
【００１８】
本発明の方法によれば、レジスト１１６はイオン注入のためのブロックマスクならびにドーパント膜１１４をパターン化するためのマスクとして機能する。このため、アライメントマークを形成するためのゼロ層マスク、およびＮ型ウェルを形成するためのイオン注入のための別個のブロックマスクのいずれもを形成する必要がない。したがって、深いトレンチのマスクに加えて１つのマスクだけを用いればよいため、プロセスの工程数を削減でき、製造プロセス全体を簡単化できる。
【００１９】
また、プロセスの工程数を削減できるため、処理時間を短縮できる。さらに、注入された不純物およびドーパントソース膜からのドーパントを拡散するためのアニールプロセスは、イオン注入によるダメージを除去するために有効である。
【００２０】
図４は、上記本発明の方法によるドーパントソース膜１１４の選択的エッチング後のアレイの端部の走査電子顕微鏡による断面図である。図４に示す断面図は図３（ｂ）の断面図に対応する。
【００２１】
上記特許文献あるいは技術文献は参照により本明細書に組み込まれる。
【００２２】
本発明は、上記実施例に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００２３】
【発明の効果】
以上、詳述したように本発明によれば、製造工程の増加、コストの増大を防止でき、処理時間を短縮することが可能な埋め込みプレート電極を有する半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の製造方法を示す断面図。
【図２】本発明の半導体記憶装置の製造方法を示すものであり、図１に続く製造工程を示す断面図。
【図３】本発明の半導体記憶装置の製造方法を示すものであり、図２に続く製造工程を示す断面図。
【図４】本発明に従って処理されたアレイ端部の走査形電子顕微鏡による写真。
【図５】ダイナミック・ランダム・アクセス・メモリ装置のメモリセルを示す断面図。
【図６】不純物注入のために半導体基板上に構成されたブロックマスクと、半導体基板上に形成されたアライメントマークを示す概略断面図。
【符号の説明】
１００…半導体基板、
１０２…第１のパッドシリコン酸化膜（ＳｉＯ2 ）、
１０４…パッドシリコン窒化膜（Ｓｉ3 Ｎ4 ）、
１０６…第２のパッドシリコン酸化膜、
１０８…反射防止膜（ＡＲＣ）、
１１０…レジスト膜、
１１２…深いトレンチ、
１１４…ドーパントソース膜、
１１６…レジスト膜、
１４０…Ｎ型ウェルバンド。
【図１】
0003940514.tif 000002
【図２】
0003940514.tif 000003
【図３】
0003940514.tif 000004
【図４】
0003940514.tif 000005
【図５】
0003940514.tif 000006
【図６】
0003940514.tif 000007