(57)【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、該第一導電型半導体基板の表面上に形成される絶縁膜と、該絶縁膜上に選択的に形成される第一導電型の半導体層と、からなるＳＯＩウェーハを備え、
上記第一導電型半導体基板の裏面と、上記第一導電型半導体層の表面とにオーミック電極を形成したことを特徴とする、ＳＯＩウェーハの過渡容量測定試料構造。
【請求項２】
前記第一導電型半導体層の表面に形成されるオーミック電極の周囲に、第一導電型と反対の第二導電型の半導体領域を設け、該第二導電型半導体層表面にオーミック電極が形成され、上記第二導電型半導体層のオーミック電極と前記第一導電型半導体基板の裏面のオーミック電極間に逆バイアスの直流電圧が印加され、上記第一導電型半導体層の少数キャリアの生成を抑圧することを特徴とする、請求項１に記載の過渡容量測定試料構造。
【請求項３】
請求項１または２に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、
前記第一導電型の半導体層オーミック電極に、前記第一導電型半導体基板の裏面に形成されるオーミック電極に対して負の直流バイアス電圧を印加した状態から正方向のパルス電圧を印加するか、または該オーミック電極に対して正の直流バイアス電圧を印加した状態から負方向のパルス電圧を印加し、パルス印加終了後の上記オーミック電極間の容量の時間変化を測定して上記第一導電型半導体層の電気的活性欠陥を検出することを特徴とするＳＯＩウェーハの評価方法。
【請求項４】
請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、
前記第一導電型半導体基板の裏面に形成されるオーミック電極に、前記第一導電型半導体層に形成されるオーミック電極に対して負の直流バイアス電圧を印加した状態から正方向のパルス電圧を印加するか、または該オーミック電極に対して正の直流バイアス電圧を印加した状態から負方向のパルス電圧を印加し、
パルス印加終了後の前記オーミック電極間の容量の時間変化を測定して上記第一導電型半導体基板の電気的活性欠陥を検出することを特徴とするＳＯＩウェーハの評価方法。
【請求項５】
前記オーミック電極間の容量の時間変化を測定する方法が、ＤＬＴＳ測定方法であることを特徴とする、請求項３または４に記載のＳＯＩウェーハの評価方法。
【請求項６】
請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、
前記第一導電型の半導体層オーミック電極に、前記第一導電型半導体基板に形成されるオーミック電極に対して、一定温度で、正あるいは零の直流バイアス電圧を印加した状態から突然に負のバイアス電圧を印加するか、または負あるいは零の直流バイアス電圧を印加した状態から突然に正のバイアス電圧を印加し、
その後検出される上記オーミック電極間の容量の時間変化から、上記第一導電型半導体層中の少数キャリアの生成寿命を測定することを特徴とする、ＳＯＩウェーハの評価方法。
【請求項７】
請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、
前記第一導電型半導体基板の裏面に形成されるオーミック電極に、前記第一導電型の半導体層オーミック電極に対して、一定温度で、正あるいは零の直流バイアス電圧を印加した状態から突然に負のバイアス電圧を印加するか、または負あるいは零の直流バイアス電圧を印加した状態から突然に正のバイアス電圧を印加し、
その後検出される上記オーミック電極間の容量の時間変化から上記第一導電型半導体基板中の少数キャリアの生成寿命を測定することを特徴とする、ＳＯＩウェーハの評価方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＬＳＩ用の基板として用いられるＳＯＩウェーハの深い準位に関する評価を可能とする新規なＳＯＩウェーハの過渡容量測定試料構造及びＳＯＩウェーハの評価方法に関する。
【０００２】
【従来の技術】
Ｓｉデバイスを集積化したＬＳＩは、今日までＳｉウェーハの大口径化と微細化技術により、１９７０年以降、３年間で４倍の高密度化を達成し、既に１Ｇ（１０9 ）ビットＤＲＡＭが研究開発レベルで実現している。
この高密度化を支える指導原理はデバイスの寸法を等倍で縮小するスケーリング則で、２〜３世代（６〜９年）でデバイス寸法が１／２となり、デバイスの２倍の高速化と低消費電力化が推進されてきている。
しかしながら、２００５年以降のデバイス寸法（０．１μｍ以下）においては微細化が難しくなり、高速化と低消費電力化が限界になると予測されている。
従って、これまでのスケーリング則に頼らないＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎＩｎｓｕｌａｔｏｒ）ウェーハなどの新規なウェーハ開発と、これに用いる新規なプロセス開発及びデバイス開発が活発に行われている。
また、ＬＳＩ製造において意図せずに導入される欠陥は、デバイスの歩留まりを低下させることから、欠陥に対する正しい理解と制御技術が今日でも重要な研究課題となっている。
【０００３】
中でも鉄（Ｆｅ）やニッケル（Ｎｉ）などの重金属は、Ｓｉ中での固溶度が低く拡散係数が大きい特徴を持ち、微量でもＳｉ中に入るとバンドギャップ中に深い不純物を作ってキャリア捕獲中心や再結合中心として働き、デバイス中のｐｎ接合リークやライフタイムの低下の原因となり、ひいてはｐｎ接合耐圧の低下等を引き起こすデバイス不良の原因となり歩留まりを減少させる。
このため、デバイス動作に悪影響を及ぼすこれらの電気的活性欠陥を高感度で検出する評価技術と、電気的活性欠陥を引き起こす重金属などをデバイスの活性層から除去するゲッタリング技術は、Ｓｉデバイス産業にとって歩留まり向上の観点から工業的に極めて重要であるため、常にウェーハ開発、プロセス開発、デバイス開発と共に行われてきた。
【０００４】
１９７４年Ｄ．Ｖ．Ｌａｎｇが、従来から行われていたｐｎ接合の接合容量の過渡応答特性から深い準位の測定を行う方法において、測定試料温度を変えてスペクトロスコピックに表す方法を開発し、ＤＬＴＳ測定方法（Ｄｅｅｐ  Ｌｅｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｔｏｓｃｏｐｙ）として発表した（Ｄ．Ｖ．Ｌａｎｇ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｐ．３０２３，１９７４年）。
【０００５】
この測定方法は、半導体の一方の表面にｎ+ 層を形成したｎ+ ｐ接合と反対表面にオーミック層を設けたいわゆるｐｎダイオード構造、または一方の表面に金属を堆積したショットキー接合と反対表面にオーミック層を設けたショットキーダイオード構造が用いられている。これらは、いずれも縦方向デバイス構造である。測定は、接合を逆バイアスにして接合面から数μｍの深さの範囲に空乏層を作り出し、この状態から正方向パルスを印加して空乏層を狭め、このパルス印加時間内で深い不純物準位にキャリアを捕獲させる。
この状態から再び逆バイアス状態に戻すと、深い準位に捕えられていたキャリアが熱平衡状態に戻ろうとして価電子帯あるいは伝導帯に放出される。この放出過程を、パルス印加後の時刻ｔ1 とｔ2 における容量を測定し、その差分を温度の関数として観測するのがＤＬＴＳ測定方法である。
【０００６】
ＤＬＴＳ測定方法の特徴は、
（１）周期的パルスを印加して時刻ｔ1 とｔ2 における容量を測定し、ボックスカーやロックインアンプで平均化してＳＮ比が向上できること、
（２）深い準位の位置をスペクトロスコピックに決定できること、
（３）深い準位濃度ＮT は浅い準位濃度ＮS との比較で算出され、その検出限界はＮT ／Ｎs ＝１０-4と超高感度であること、
（４）パルス幅、パルス電圧高さを可変することにより深い準位の捕獲断面積や不純物密度分布が求まること、
等の優れた特徴を持つ。
従って、ＤＬＴＳ法は試料を低温から室温付近まで温度掃引し、深い準位からのキャリア放出過程をｐｎ接合やショットキー接合の接合過渡容量によりモニターして深い準位の物性パラメータを決定する手法である。
【０００７】
ＤＬＴＳ測定方法を用いたＳｉ中の重金属不純物の物性と挙動解明の基礎研究が１９８０年から欧米を中心として精力的に進められた（たとえば、Ｅ．Ｗｅｂｅｒ，Ａｐｐｌ．Ｐｈｙｓ．ｐ．１，１９８３年）。
これとほぼ同時期に、本発明者らはＤＬＴＳ法にいち早く注目し、「Ｓｉ中の鉄族３ｄ遷移金属不純物の物性と挙動解明」の研究を行い、周期律表３ｄ遷移金属であるＴｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉの各元素に対して、電荷状態、準位深さ、捕獲断面積等の深い準位の物性パラメータを決定しただけでなく、各元素の固溶度、拡散係数、ペア反応等を詳細に調べ、Ｓｉ中の挙動を明らかにした（Ｈ．Ｎａｋａｓｈｉｍａ，Ｔ．Ｓａｄｏｈ，Ｈ．Ｋｉｔａｇａｗａ，ａｎｄ  Ｋ．Ｈａｓｈｉｍｏｔｏ，Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ，ｐ．７６１，１９９４年参照）。
【０００８】
これらの成果は、２０００年に刊行された“Ｈａｎｄｂｏｏｋ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．１  Ｅｄｉｔｅｄ  ｂｙ  Ｋ．Ａ．Ｊａｃｋｓｏｎ  ａｎｄ  Ｗ．Ｓｃｈｒｏｔｅｒ，ＷＩＬＥＹ−ＶＣＨ）”に基礎データとして詳しく掲載されている。
このように、Ｓｉウェーハ中の重金属不純物の物性は研究者間で一致した見解が得られるに至り、それをベースとした重金属のゲッタリングに関するモデルが明確になって来ている。
ＳｉのＤＬＴＳ測定方法においては、ｐｎダイオードよりも、製造工程に深い準位等の欠陥が導入され易い高温の拡散工程などを必要しないために製作が容易で、正確なデータが得られるショットキー接合ダイオードが専ら用いられている（例えば、特開２００１−７７３４８号公報、特開２００２−３３３６７号公報を参照）。
【０００９】
一方、ＭＯＳダイオードのＤＬＴＳ測定方法に関しては、その原理と解析手法が既に報告されている（Ｋ．Ｙａｍａｓａｋｉ，Ｍ．Ｙｏｓｈｉｄａ，  ａｎｄＴ．Ｓｕｇａｎｏ，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｐ．１１３，１９７９年）。
この報告によれば、ＭＯＳダイオードのバイアス印加条件を適切にすれば、Ｓｉの電気的活性欠陥並びに酸化膜−半導体界面準位が測定できることと、その解析手法が詳細に記載されている。
界面準位密度に関しては、測定結果が高周波Ｃ−Ｖ法による測定結果とも比較され、ＭＯＳダイオードのＤＬＴＳの測定精度の妥当性が示されている。
しかし、Ｓｉ中の欠陥に関しては、ＭＯＳダイオードのＤＬＴＳにより測定された検出結果が、同一欠陥を導入したｐｎダイオードやショットキー接合ダイオードなどの他の試料によるＤＬＴＳ測定と比較検証が行われていないので、妥当性は示されていなかった。その後、ＭＯＳダイオードによるＤＬＴＳ測定の報告は殆どないのが実情である。
【００１０】
また、ＭＯＳ構造では少数キャリアが生成する時に容量が過渡的に変化する。この時定数を少数キャリア生成寿命と呼んでいる。この少数キャリア生成寿命は、結晶性を強く反映する物性量であることから、この値の大きさが結晶性の指標となる。
しかし、ＭＯＳ構造ＤＬＴＳ測定方法では、深い準位が寄与する接合過渡容量と少数キャリア生成が寄与する過渡容量とが混在してしまうために、少数キャリア生成が生ずる温度領域での測定は困難となる。
これを解決する方法として、測定対象試料をＭＯＳＦＥＴ構造として、ＭＯＳ構造のゲートに印加する電圧をソースとドレインにも印加する方法が提案されている（Ｋ．Ｌ．Ｗａｎｇ  ａｎｄ  Ａ．Ｏ．Ｅｖｗａｒａｙｅ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，ｐ．４５７４，１９７６年）。
しかし、ＭＯＳＦＥＴを製作するためには、ＭＯＳダイオードに比べてより数多くの製作工程を必要とし、その工程の間に導入される欠陥と、工程開始時の基板が有する欠陥との分離が困難である。
【００１１】
ＳＯＩウェーハは高速・低消費電力用ＬＳＩの基板材料として近年その利用が間近に迫っている。更に、高速性を極限まで追求した歪ＳＯＩ（Ｓｉ／ＳｉＧｅ／ＳＯＩ構造）ウェーハの利用も視野に入りつつある。しかしながら、ＳＯＩウェーハにおいては、デバイスの活性層となるＳｉ結晶薄膜が埋込酸化膜により基板から電気的に絶縁されているために、ＤＬＴＳに代表される従来の接合過渡容量測定法は適用できないものであった。
【００１２】
この問題を解決するための方法が幾つか報告されている。
（１）Ｕｓａｍｉ等によりＳＯＩウェーハのデバイスの活性層となるＳｉ薄膜結晶の表面にショットキー接合とオーミック層を設けた横方向デバイス構造を用いたＤＬＴＳ法が提案されている（Ａ．Ｕｓａｍｉ，Ｔ．Ｎａｔｏｒｉ，Ａ．Ｉｔｏｈ，Ｓ．Ｉｓｈｉｇａｍｉ，Ｙ．Ｔｏｋｕｄａ  ａｎｄ  Ｔ．Ｗａｄａ，ＩＥＩＣＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．，Ｐ．１０４９，１９９２年）。
図１３は、Ｕｓａｍｉ等により報告された従来のＳＯＩ用のＤＬＴＳ測定用試料の断面図である。図において、３０は基板（（以下、Ｂ−Ｓｉと呼ぶ）、３１は埋込酸化膜（以下、ＢＯＸと呼ぶ）、３２はデバイスの活性層となるＳｉ結晶薄膜（以下、Ｔ−Ｓｉと呼ぶ）、３３はＴ−Ｓｉへのオーミック電極、３４はショットキー接合となる金属層である。Ｔ−Ｓｉの厚みは２５μｍと４０μｍである。
この方法により、Ｔ−Ｓｉ層３２の厚さが厚いＳＯＩウェーハでは、ＤＬＴＳ信号は一応観測できている。
【００１３】
しかし、ＬＳＩ用のＳＯＩウェーハを想定すると、Ｔ−Ｓｉ層３２の厚さは少なくとも１μｍ以下においてＤＬＴＳ測定が可能でなければならない。
（２）本発明者等はＬＳＩ用のＳＯＩウェーハにＤＬＴＳ法を適用するため、サファイア基板上に０．６μｍのＳｉをエピタキシャル成長させたＳＯＳ（Ｓｉｏｎ  Ｓａｐｐｈｉｒｅ）試料に横方向ショットキー接合を形成して、ＳＯＳの容量測定によるＤＬＴＳ測定を試みた。
しかしながら、Ｔ−Ｓｉ層が薄いために、
（ａ）ショットキー接合の直下の領域が零バイアスでも空乏化してしまうこと、
（ｂ）直列抵抗が大きくなり容量成分が検出できなくなること（例えば、Ａ．Ｂｒｏｎｉａｔｏｗｓｋｉ，Ａ．Ｂｌｏｓｓｅ，Ｐ．Ｃ．Ｓｒｉｖａｓｔａｖａ  ａｎｄ  Ｃ．Ｂｏｕｒｇｏｉｎ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｐ．２９０７，１９８３年）、さらに、（ｃ）実効的面積が小さく容量成分が極めて小さいこと、等が原因で、ＤＬＴＳ測定では信号がまったく検出できないばかりでなく、容量そのものの値がほほ零であった。
【００１４】
（３）さらに、上記（２）の問題を解決する手段として、横方向ショットキー接合に流れる過渡電流測定によるＤＬＴＳを適用し、Ｓｉ−サファイア界面からの界面準位を検出した（Ｔ．Ｓａｄｏｈ，Ａ．Ｍａｔｓｕｓｈｉｔａ，Ｙ．Ｑ．Ｚｈａｎｇ，Ｄ．Ｊ．Ｂａｉ，Ａ．Ｂａｂａ，Ａ．Ｋｅｎｊｏ，Ｔ．Ｔｓｕｒｕｓｈｉｍａ，Ｈ．Ｈｏｒｉ  ａｎｄ  Ｈ．Ｎａｋａｓｈｉｍａ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｐ．５２６２，１９９７年）。
しかしながら、この方法の問題点は、横方向の空乏層の広がりに伴うキャリア放出を電流で検出しているために、
（ａ）準位密度解析が困難であること、
（ｂ）温度上昇に伴いリーク電流が増大するので深く位置する準位を検出することが困難であること、
（ｃ）Ｔ−Ｓｉ中に含まれる電気的活性欠陥と界面準位からの信号が区別できないこと、等の課題があった。
【００１５】
【発明が解決しようとする課題】
このように、Ｓｉのウェーハ中の深い準位の超高感度分析を可能としたＤＬＴＳ測定方法に代表される過渡接合容量分光法をＳＯＩの評価に応用する方法は、いくつか試みられていたが、ＬＳＩ用の薄いＴ−Ｓｉを有するＳＯＩウェーハを評価するという課題は解決できないままである。
【００１６】
本発明の目的は、上記課題に鑑み、表面Ｓｉ層が１μｍ以下のＳＯＩウェーハの過渡容量測定が可能な新規なＳＯＩウェーハの過渡容量測定試料構造及びＳＯＩウェーハの評価方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記の課題を解決するため、この発明は次のような構成をとる。
すなわち、請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造は、第一導電型の半導体基板と、この第一導電型半導体基板の表面上に形成される絶縁膜と、この絶縁膜上に選択的に形成される第一導電型の半導体層と、からなるＳＯＩウェーハを備え、上記第一導電型半導体基板の裏面と、上記第一導電型半導体層の表面とにオーミック電極を形成することによって構成される。
【００１８】
請求項２に記載のＳＯＩウェーハの過渡容量測定試料構造は、請求項１に記載の過渡容量測定試料構造において、前記第一導電型の半導体層の表面に形成されるオーミック電極の周囲に、第一導電型と反対の第二導電型の半導体領域を設け、この第二導電型半導体層表面にオーミック電極が形成され、上記第二導電型半導体層のオーミック電極と前記第一導電型半導体基板の裏面のオーミック電極間に逆バイアスの直流電圧が印加され、上記第一導電型半導体層の少数キャリアの生成を抑圧することを特徴とするものである。
【００１９】
請求項３に記載のＳＯＩウェーハの評価方法は、請求項１または２に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、前記第一導電型の半導体層オーミック電極に、前記第一導電型の導体基板の裏面に形成されるオーミック電極に対して負の直流バイアス電圧を印加した状態から正方向のパルス電圧を印加するか、または該オーミック電極に対して正の直流バイアス電圧を印加した状態から負方向のパルス電圧を印加し、パルス印加終了後の上記オーミック電極間の容量の時間変化を測定して上記第一導電型半導体層の電気的活性欠陥を検出することを特徴とするものである。
【００２０】
請求項４に記載のＳＯＩウェーハの評価方法は、請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、前記第一導電型半導体基板の裏面に形成されるオーミック電極に、前記第一導電型半導体層に形成されるオーミック電極に対して負の直流バイアス電圧を印加した状態から正方向のパルス電圧を印加するか、または該オーミック電極に対して正の直流バイアス電圧を印加した状態から負方向のパルス電圧を印加し、パルス印加終了後の前記オーミック電極間の容量の時間変化を測定して上記第一導電型半導体基板の電気的活性欠陥を検出することを特徴とするものである。
【００２１】
請求項５に記載の発明は、請求項３または４に記載のＳＯＩウェーハの評価方法において、前記オーミック電極間の容量の時間変化を測定する方法が、ＤＬＴＳ測定であることを特徴とするものである。
【００２２】
請求項６に記載のＳＯＩウェーハの評価方法は、請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、前記第一導電型の半導体層オーミック電極に、前記第一導電型半導体基板に形成されるオーミック電極に対して、一定温度で、正あるいは零の直流バイアス電圧を印加した状態から突然に負のバイアス電圧を印加するか、または負あるいは零の直流バイアス電圧を印加した状態から突然に正のバイアス電圧を印加し、その後検出される上記オーミック電極間の容量の時間変化から、上記第一導電型半導体層中の少数キャリアの生成寿命を測定することを特徴とするものである。
【００２３】
請求項７に記載のＳＯＩウェーハの評価方法は、請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造を用いた評価方法であって、前記第一導電型の半導体基板の裏面に形成されるオーミック電極に、前記第一導電型の半導体層オーミック電極に対して、一定温度で、正あるいは零の直流バイアス電圧を印加した状態から突然に負のバイアス電圧を印加するか、または負あるいは零の直流バイアス電圧を印加した状態から突然に正のバイアス電圧を印加し、その後検出される上記オーミック電極間の容量の時間変化から上記第一導電型半導体基板中の少数キャリアの生成寿命を測定することを特徴とするものである。
【００２４】
次に各請求項１に記載の発明の作用を説明するが、第一導電型はｐ型として説明をする。
請求項１に記載の発明の作用は次のとおりである。
請求項１に記載のＳＯＩウェーハの過渡容量測定試料構造は、ｐ型半導体基板と、ｐ型半導体基板の表面上に形成される絶縁膜と、この絶縁膜上に選択的に形成されるｐ型半導体層からなるＳＯＩウェーハと、を備え、ｐ型半導体基板の裏面と、ｐ型形半導体層の表面にオーミック電極を形成することによって構成される。これにより、ＳＯＩウェーハの過渡容量測定を行うための試料構造の提供が可能となる。
【００２５】
請求項２に記載の発明の作用は次のとおりである。請求項１に記載の過渡容量測定試料構造において、さらにｐ型半導体層の表面に形成されるオーミック接合の周囲に、ｎ型半導体領域を設け、このｎ型半導体層表面にはオーミック電極が形成され、ｎ型半導体層のオーミック電極とｐ型半導体基板の裏面のオーミック電極間には逆バイアスの直流電圧が印加され、ｐ型半導体層の少数キャリアの生成を抑圧することを特徴とするものである。これにより、ｐ型半導体層の少数キャリアの生成を抑圧できるＳＯＩウェーハの過渡容量測定を行うための試料構造を提供することができる。
【００２６】
請求項３に記載の発明によれば、ＳＯＩのウェーハのｐ型半導体層オーミック電極に、ｐ型半導体基板の裏面に形成されるオーミック電極に対して負の直流バイアス電圧を印加した状態から正方向のパルス電圧を印加し、パルス印加終了後ｐ型半導体層側を空乏状態にするように電圧を印加すればｐ型半導体基板側は蓄積状態となり、ＳＯＩウェーハが等価的にｐ型半導体層と絶縁膜によるＭＯＳダイオードと同様の容量成分となることにより、自己整合的に抵抗成分のみで容量成分はない状態となる。これにより、パルス印加終了後のオーミック電極間の容量の時間変化を測定してｐ型半導体層側の電気的活性欠陥である、例えば深い準位や界面準位を測定することが可能となる。
【００２７】
請求項４に記載の発明によれば、ＳＯＩウェーハのｐ型半導体基板の裏面に形成されるオーミック電極に、ｐ型半導体層に形成されるオーミック電極に対して負の直流バイアス電圧を印加した状態から正方向のパルス電圧を印加し、ｐ型半導体基板側を空乏状態にするように電圧を印加すれば、ｐ型半導体側は上記と同様に、自己整合的に抵抗成分のみで容量成分はない蓄積状態となり、ＳＯＩウェーハが等価的にｐ型半導体基板と絶縁膜によるＭＯＳダイオードと同様の容量成分となる。これにより、パルス印加終了後のオーミック電極間の容量の時間変化を測定してｐ型半導体基板側の電気的活性欠陥である、例えば深い準位や界面準位を測定することが可能となる。
【００２８】
請求項５に記載のＳＯＩウェーハの評価方法によれば、オーミック電極間の容量を、ＤＬＴＳ測定方法により測定することができる。
【００２９】
請求項６に記載の発明によれば、ＳＯＩウェーハの過渡容量測定試料構造により、ｐ型半導体層オーミック電極に、ｐ型半導体基板に形成されるオーミック電極に対して、一定温度で、正あるいは零の直流バイアス電圧を印加した状態から突然に負バイアス電圧を印加し、その後検出されるオーミック電極間の容量の時間変化から、ｐ型半導体層中の少数キャリアの生成寿命を測定することが可能となる。
【００３０】
請求項７に記載の発明によれば、ＳＯＩウェーハの過渡容量測定試料構造により、ｐ型半導体基板の裏面に形成されるオーミック電極に、ｐ型半導体層オーミック電極に対して、一定温度で、正あるいは零の直流バイアス電圧を印加した状態から突然に負バイアス電圧を印加し、その後検出されるオーミック電極間の容量の時間変化からｐ型半導体基板中の少数キャリアの生成寿命を測定することが可能となる。
これらの構成による本発明によれば、新規なＳＯＩウェーハの過渡容量測定試料構造及びＳＯＩウェーハの評価方法を実現できる。
【００３１】
【発明の実施の形態】
以下、この発明の実施の形態を図面により詳細に説明する。
図１及び図２は、本発明の実施の形態であるＳＯＩウェーハの過渡容量測定試料２０の構成を示す断面図である。
図１において、ＳＯＩウェーハの過渡容量測定試料２０は、Ｓｉのｐ型基板１（以下、Ｂ−Ｓｉと呼ぶ）と、埋込酸化膜（以下、ＢＯＸと呼ぶ）２、デバイスの活性層となるｐ型Ｓｉ結晶薄膜（以下、Ｔ−Ｓｉと呼ぶ）３から構成される。Ｔ−Ｓｉ３の表面オーミック電極５と、Ｂ−Ｓｉ１の裏面にはオーミック電極４が形成されている。さらに表側のＴ−Ｓｉ３が、ＢＯＸ２まで選択的に除去されてメサ状の形状となっている。
なお、良好なオーミック電極４と５を形成するために、Ｔ−Ｓｉ３の最上層６と基板の裏面７は、ｐ型の薄い高不純物密度領域を形成することが好ましい。
【００３２】
図２は、ＳＯＩウェーハの少数キャリアの発生を抑える過渡容量測定試料２１の構成を示す断面図である。
ＳＯＩウェーハの過渡容量測定試料２１は、ＳＯＩウェーハのＴ−Ｓｉ側オーミック電極５の周りにｎ領域８を設けた構造である。ｎ領域８にはオーミック電極９を設けている。ｎ領域８へのオーミック電極９をゲート電極と呼ぶ。図において、少数キャリアの生成を抑えるために、ｎ領域８のオーミック電極９とＢ−Ｓｉ１のオーミック電極４との間にオーミック電極９が正、オーミック電極４が負となるように逆バイアス電圧１０（ＶR ）を印加して少数キャリアの生成を抑え、Ｔ−Ｓｉ３中の深い準位や界面準位を検出することができる。
【００３３】
図３にＴ−Ｓｉ３側の電気的活性欠陥の検出原理を示すための構成を示す。図３（ａ）は、測定の構成を示す図である。図において、ＳＯＩウェーハの過渡容量測定試料２０は、オーミック電極４と５の間に測定用の電圧パルス１２が印加され、そのときにＳＯＩウェーハの過渡容量測定試料２０に生じる過渡接合容量１３を容量測定器により測定する。電圧パルス１２は、Ｂ−Ｓｉ１を零電位として印加する。
図３（ｂ）は、電圧パルスのタイムチャートである。時間（Ａ）において、ｐ型ＳＯＩウェーハ１のＴ−Ｓｉ３側に負の直流バイアスＶG を印加する。時間（Ｂ）においては、正方向のパルス電圧ＶP をｔW の時間印加する。さらに、時間（Ｃ）においては、ＶP のパルス印加終了後、再び負のバイアスＶG が印加される。
図３（ｃ）は、このときの時間（Ａ）から（Ｃ）の時間の過渡接合容量１３の時間変化を示す。
【００３４】
図４に電圧パルスを印加したときのＳＯＩウェーハの過渡容量測定試料２０のバンドダイアグラムを示す。図４（ａ），（ｂ），（ｃ）はそれぞれ図３（ｂ）の時間（Ａ），（Ｂ），（Ｃ）に対応する。
バンドダイアグラム中のＥc 、Ｅv 、ＥF 、ＥT は、それぞれ伝導帯、価電子帯、フェルミ準位、深い準位を示す。また、Ｅは深い準位からのキャリア放出であり、Ｆは界面準位からのキャリア放出である。
この場合、時間（Ａ）では、Ｔ−Ｓｉ３は空乏状態で、Ｂ−Ｓｉ１側は蓄積状態である。パルス電圧ＶP 印加中の（Ｂ）ではＴ−Ｓｉ３は蓄積状態となり、電気的活性欠陥として例えば、正孔の深い準位への捕獲過程が生じる。パルス印加終了後の時間（Ｃ）では、Ｂ−Ｓｉ１側は蓄積状態となるので容量成分はもたないが、Ｔ−Ｓｉ３側は強空乏状態となり、深い準位に捕えられていたキャリアの放出過程が生じ、過渡接合容量１３の時間変化は深い準位からの正孔放出過程を反映する。
【００３５】
図３（ｃ）に示す過渡接合容量１３の時間変化をさらに詳しく説明する。時間（Ａ）に相当する容量はＣ0 、時間（Ｂ）に相当する容量はＣ1 である。時間（Ｃ）における過渡容量の変化は、Ｔ−Ｓｉ３側が強空乏状態となり深い準位に捕えられていたキャリアの放出過程が生じ、過渡接合容量１３の時間変化は深い準位からの正孔放出過程を反映した容量となる。
【００３６】
従って、Ｔ−Ｓｉ３側を空乏状態にするように電圧を印加すれば、Ｂ−Ｓｉ１側は自己整合的に蓄積状態（抵抗成分のみで容量成分はない）となり、ＳＯＩ２０は、Ｂ−Ｓｉ１側をゲート電極とみなしたＭＯＳダイオードと等価の容量成分となる。これを利用してＴ−Ｓｉ３側の欠陥や界面準位を評価するものである。この放出過程を、パルス印加終了直後をｔ＝０として、時刻ｔ1 とｔ2 における容量Ｃ（ｔ1 ）とＣ（ｔ2 ）を測定し、その差分ΔＣ＝Ｃ（ｔ1 ）−Ｃ（ｔ2 ）を温度の関数として観測すれば、ＤＬＴＳ測定方法と同様の解析を行うことができる。
【００３７】
図４において、電気的活性欠陥として、深い準位と界面準位の例を示しているが、ＤＬＴＳによれば、それらの準位の活性化エネルギーや、その密度、捕獲断面積等が測定できる。
また深い準位は、バイアス電圧に依存しないシャープなＤＬＴＳスペクトルとなり、界面準位の場合にはバイアス電圧に依存する比較的ブロードなＤＬＴＳスペクトルとなるので分離することが可能である。
これにより、従来の基板中の深い準位の検出と同じ原理でＴ−Ｓｉ３中の電気的活性欠陥として、深い準位や界面準位の観測が可能となる。
【００３８】
次に、図５にＢ−Ｓｉ１側の電気的活性欠陥の検出原理を示すための構成を示す。図５（ａ）は測定の構成を示す図である。図において、ＳＯＩウェーハの過渡容量測定試料２０は、オーミック電極４と５の間に測定用の電圧パルス１２が印加され、そのときにＳＯＩウェーハの過渡容量測定試料２０に生じる過渡接合容量１３を容量測定器により測定する。電圧１２は、Ｔ−Ｓｉ３を基準として印加する。
図５（ｂ）は、電圧パルスのタイムチャートである。時間（Ａ）において、ｐ型ＳＯＩウェーハのＢ−Ｓｉ１側に負の直流バイアスＶG が印加される。時間（Ｂ）においては、正方向のパルス電圧ＶP がｔW の時間印加される。さらに、時間（Ｃ）においては、ＶP のパルス印加終了後、再び負のバイアスＶG が印加される。
図５（ｃ）は、このときの時間（Ａ）から（Ｃ）の時間の過渡接合容量１３の時間変化を示す。
【００３９】
図６に電圧パルスを印加したときのＳＯＩウェーハの過渡容量測定試料２０のバンドダイアグラムを示す。図６（ａ），（ｂ），（ｃ）はそれぞれ図５（ｂ）の時間（Ａ），（Ｂ），（Ｃ）に対応する。バンドダイアグラム中の符号は、図４で説明したものと同じである。
この場合、時間（Ａ）では、Ｔ−Ｓｉ３は蓄積状態で、Ｂ−Ｓｉ１側は空乏状態である。パルス電圧ＶP 印加中の（Ｂ）ではＢ−Ｓｉ１は蓄積状態となり、電気的活性欠陥として例えば、正孔の深い準位への捕獲過程が生じる。パルス印加終了後の時間（Ｃ）では、Ｔ−Ｓｉ３側は蓄積状態となるので容量成分はもたないが、Ｂ−Ｓｉ１側は強空乏状態となり、深い準位に捕えられていたキャリアの放出過程が生じ、過渡接合容量１３の時間変化は深い準位からの正孔放出過程を反映する。
【００４０】
ここで、図５（ｃ）の過渡接合容量１３の時間変化をさらに詳しく説明する。時間（Ａ）に相当する容量はＣ0 、時間（Ｂ）に相当する容量はＣ1 である。時間（Ｃ）での過度接合容量１３の変化は、上記のＢ−Ｓｉ１側が強空乏状態となり、深い準位に捕えられていたキャリアの放出過程が生じることによる深い準位からの正孔放出過程を反映した容量となる。
【００４１】
従って、Ｂ−Ｓｉ１側を空乏状態にするように電圧を印加すれば、Ｔ−Ｓｉ３側は自己整合的に蓄積状態（抵抗成分のみで容量成分はない）となり、ＳＯＩウェーハの過渡容量測定試料２０は、Ｔ−Ｓｉ３側をゲート電極とみなしたＭＯＳダイオードと等価の容量成分となる。これを利用してＢ−Ｓｉ１側の欠陥や界面準位が評価できる。
これにより、従来のバルクウェーハ中の深い準位の検出と同じ原理で、Ｂ−Ｓｉ１中の電気的活性欠陥として、深い準位や界面準位の観測が可能となる。
【００４２】
図７にＴ−Ｓｉ中の少数キャリアの生成寿命測定をする構成を示す。図７（ａ）は測定の構成を示す図である。図において、ＳＯＩウェーハの過渡容量測定試料２０は、オーミック電極４と５の間に少数キャリア測定用のステップ電圧１５が印加され、このときにＳＯＩウェーハの過渡容量測定試料２０に生じる過渡接合容量１６を容量測定器などにより測定する。ステップ電圧１５は、Ｂ−Ｓｉ１を基準電位として印加する。
図７（ｂ）は、ステップ電圧のタイムチャートである。図７（ｂ）に示すように、室温付近の一定温度でｐ形ＳＯＩウェーハのＴ−Ｓｉ３側に、ｔ＜０において、正あるいは零のバイアス電圧を印加した状態から、ｔ＝０で突然に負バイアスを印加し、ｔ＞０において観測される容量の時間変化からＴ−Ｓｉ３中の少数キャリアの生成寿命を求めれば、Ｔ−Ｓｉ層の結晶性を短時間で評価できる。
図７（ｃ）は、このときの時間（Ａ）から（Ｃ）の時間の過渡接合容量１６の時間変化を示す。
【００４３】
図８は、ステップ電圧１５を印加したときのＳＯＩウェーハの過渡容量測定試料２０のバンドダイアグラムを示す。図８において、（Ａ）はｔ＜０、（Ｂ）はｔ＝０、（Ｃ）はｔ＞０のそれぞれの時間に対応する。バンドダイアグラム中の符号のうち、Ｇは少数キャリアの生成であり、他は図４で説明したものと同じである。
Ｔ−Ｓｉ３は、ｔ＜０の時間には、蓄積状態にあり、時刻ｔ＝０で空乏状態になり、ｔ＞０で反転状態になり、少数キャリアが発生する。
ｔ＞０では、Ｂ−Ｓｉ１は、自己整合的に蓄積状態（抵抗成分のみで容量分はない）となり、このときにＴ−Ｓｉ３側を反転状態にするように電圧を印加すれば、少数キャリアが発生し、少数キャリアの生成寿命に応じてその後の容量の時間変化Ｃ（ｔ）が観測される。
これによりＣ（ｔ）特性から、ゼルブスト解析により少数キャリアの生成寿命を求めることができる（例えば、Ｅ．Ｈ．Ｎｉｃｏｌｉａｎ  ａｎｄ  Ｊ．Ｒ．Ｂｒｅｗｓ，“ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）Ｐｈｙｓｉｃｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ”，ｐｐ．４９２−４９３，ＪＯＨＮ  ＷＩＬＥＹ  ＆  ＳＯＮＳ，１９８２年参照）。
【００４４】
さらにＢ−Ｓｉ１中の少数キャリアの生成寿命測定をする場合には、Ｂ−Ｓｉ１の裏面に形成されるオーミック接合に、Ｔ−Ｓｉ３のオーミック接合に対して、一定温度で、正あるいは零の直流バイアス電圧を印加した状態から突然に負バイアス電圧を印加し、その後検出されるオーミック接合（４、５）間の容量の時間変化から、上記で説明したＴ−Ｓｉ３の少数キャリアの生成寿命の測定の原理と同様に、Ｂ−Ｓｉ１中の少数キャリアの生成寿命を測定することができる。
ＭＯＳダイオードの少数キャリアの生成寿命は、結晶性を強く反映するパラメータで、代表的な少数キャリア生成寿命の値は室温で数１０ｓ程度であり、結晶性が低下すると１μｓ以下にまで低下する。
【００４５】
つぎに、以上説明してきたＳＯＩの測定結果についての実施例を述べる。
（実施例１）
ｐ型ＳＯＩウェーハの過渡容量測定試料構造２０は、以下の構造である。
Ｔ−Ｓｉ３の厚み＝５μｍ、不純物密度＝４×１０14ｃｍ-3
ＢＯＸ２の厚み＝１μｍ
Ｂ−Ｓｉ１の厚み＝５００μｍ、Ｂ−Ｓｉ１の不純物密度＝１．２×１０15ｃｍ-3
図１のようなメサ状構造にした後、Ｔ−Ｓｉ３面にホウ素ドープオキサイドを塗布し、１０００℃で１０分間の熱処理を行い、高不純物密度層としてのＴ−Ｓｉ３の最上層６を形成した後にオーミック電極５を形成した。Ｂ−Ｓｉ１側のオーミック電極４は、ＩｎＧａの擦付けにより形成した。この試料２０は、故意には深い準位となる重金属などを添加していないものである。
図９はＳＯＩウェーハの過渡容量測定試料構造２０の容量（Ｃ）−電圧（ＶG ）の測定結果を示す。測定条件は、測定周波数は１ＭＨｚ、印加電圧ＶG は−２０Ｖから＋２０Ｖまで速度０．２Ｖ／ｓで掃引した。
【００４６】
このＣ−Ｖ測定結果は、以下の特徴がある。
（１）ＢＯＸ１中に正の固定電荷が存在して零バイス時でもＴ−Ｓｉ３とＢ−Ｓｉ１側に空乏層が広がっていること。
（２）２００Ｋあたりを境にして低温では少数キャリアの発生割合が低下するために逆転状態にはならずに強空乏状態になること。
この特性からＴ−Ｓｉ３側を零バイアスから負バイアスに変化すれば、通常のＳｉ基板と同様のＤＬＴＳ測定が可能であることを示している。
また、０Ｖから−２０Ｖの電圧印加に対応するＴ−Ｓｉ３側の空乏層幅は０〜４．５μｍと計算される。
【００４７】
この試料２０のＴ−Ｓｉ３側に対して、図３（ａ）に示したＶG とＶP の電圧を印加してＤＬＴＳ測定を行った。
測定条件は、ＶG ＝−５Ｖ、パルス電圧ＶP ＝＋５Ｖ、パルス周期Ｔp ＝１０ｍｓ、パルス幅ｔw ＝１００μｓ、ｔ1 ＝０．５ｍｓ、ｔ2 ＝５ｍｓである。
さらに、Ｂ−Ｓｉ１側に対して、図５（ａ）に示したＶG とＶP の電圧を印加してＤＬＴＳ測定を行った。
測定条件は、ＶG ＝−１５Ｖ、パルス電圧ＶP ＝＋５Ｖ、パルス周期Ｔp ＝１０ｍｓ、パルス幅ｔw ＝１００μｓ、ｔ1 ＝０．５ｍｓ、ｔ2 ＝５ｍｓである。
【００４８】
図１０に、ＳＯＩウェーハの過渡容量測定試料構造２０のＤＬＴＳ信号強度（ΔＣ）と温度の関係を示す。図中、（ａ）がＴ−Ｓｉ側の測定結果で、（ｂ）がＢ−Ｓｉ側の測定結果である。
故意には深い準位となる重金属を添加していないので、（ａ）、（ｂ）のいずれもＤＬＴＳ信号は観測されないが、少数キャリアの生成はかなり異なることがわかる。Ｔ−Ｓｉ３側においては、２６０Ｋ付近から少数キャリアの生成が観測されるのに対して、Ｂ−Ｓｉ側においては、２９０Ｋでも少数キャリアの生成が観測されない。
【００４９】
（実施例２）
さらに、図７と図８において説明した少数キャリアの生成寿命の測定方法により、少数キャリアの生成寿命を測定した。
Ｔ−Ｓｉ３側の少数キャリアの生成寿命は２６０Ｋで約２ｍｓ、Ｂ−Ｓｉ１側の少数キャリアの生成寿命は室温で１ｓと算出できた。
このことから、この試料２０においては、Ｔ−Ｓｉ３側の結晶性は、Ｂ−Ｓｉ１の結晶性に比べて悪いと言える。
これにより、少数キャリアの生成寿命は結晶性を強く反映する物性量であり、室温付近の一定温度で図７に示したバイアスを印加し、その後観測される容量の時間変化から少数キャリアの生成寿命を求める方法は結晶性を短時間で評価する方法として有効である。
【００５０】
（実施例３）
ＳＯＩウェーハの過渡容量測定試料２０は、厚さと不純物密度は、実施例１と同じ構造であるが、Ｔ−Ｓｉ３に故意に深い準位となる鉄を添加した。
Ｔ−Ｓｉ３に鉄とホウ素を１０００℃で１０分間同時に拡散した。鉄の拡散源にはＦｅＣｌ3 のスピンコート法を用いた。すなわち、１ｐｐｍのＦｅＣｌ3 溶液をＴ−Ｓｉ３側表面上に滴下し１分間この状態を保ち、その後３０００ｒｐｍの速度で回転させてスピン乾燥した。拡散の際には、裏面のＢ−Ｓｉ１側表面を１μｍの酸化膜で覆い、Ｂ−Ｓｉ１側に鉄が拡散しないようにした。
その後、Ｔ−Ｓｉ３表面層に高不純物密度のｐ層としてＴ−Ｓｉ３の最上層６を形成するために、Ｔ−Ｓｉ３表面上にホウ素ドープオキサイドを塗布して１０００℃、１０分間の熱処理を施し、急冷した。裏面のＢ−Ｓｉ側オーミック接合はＩｎＧａの擦付けにより形成した。
【００５１】
この試料のＴ−Ｓｉ側に対して、図３に示したＶG とＶP の電圧を印加してＤＬＴＳ測定を行った。測定条件は、ＶG ＝−５Ｖ、パルス電圧ＶP ＝＋５Ｖ、パルス周期Ｔp ＝１０ｍｓ、パルス幅ｔw ＝１００μｓ、ｔ1 ＝０．５ｍｓ、ｔ2 ＝５ｍｓである。
図１１に、Ｔ−Ｓｉ３側のＤＬＴＳ信号強度と温度の関係を示す。
鉄−ホウ素対に起因する信号が６０Ｋ付近に観測される。通常行われるｔ1 とｔ2 を可変した時のピーク位置変化（レイトウインドウ変化法）からこの準位の位置は価電子帯上０．１０ｅＶと求められる。この深い準位の活性化エネルギーは、Ｓｉ基板のダイオードによるＤＬＴＳ測定から求めた鉄−ホウ素対の準位と完全に一致する。
また、ΔＣ＝０．３８ｐＦ、定常容量Ｃ＝６９ｐＦ、計算されるＢＯＸ２の酸化膜による容量ＣOX＝１７０ｐＦ、ＮA ＝４×１０14ｃｍ-3から求められる深い準位の密度（ＮT ）は７．５×１０12ｃｍ-3であった。
【００５２】
なお、深い準位の密度ＮT は、近似的に次式で与えられる。
ＮT ＝２ΔＣ／Ｃ｛１−（Ｃ2 ／ＣOX2 ）｝・Ｋ・ＮA 
ここで、Ｋ＝ａ(a/a-1) ／（ａ−１）、ａ＝ｔ2 ／ｔ1 である。
ＮA は、Ｔ−Ｓｉ３、またはＢ−Ｓｉ１の不純物密度、Ｃは定常容量、ＣOXはＢＯＸ２の酸化膜容量である。酸化膜容量は、酸化膜の誘電率と厚みと面積から計算により算出できる。
【００５３】
さらに、図において、６０Ｋ付近に観測される鉄−ホウ素対に起因する信号の他に、１８０Ｋ付近にもＤＬＴＳ信号が観測され、その準位深さはレイトウインドウ変化法から価電子帯上０．３０ｅＶと求まった。
この深い準位の密度は、実測したΔＣ＝０．６９ｐＦ、定常容量Ｃ＝７７ｐＦ、計算されるＢＯＸ２の酸化膜容量ＣOX＝１７０ｐＦ、ＮA ＝４×１０14ｃｍ-3から、ＮT ＝１．３×１０13ｃｍ-3であった。
この準位の起因は明確ではないが、鉄が関与する欠陥の可能性が強い。
一方、このＤＬＴＳスペクトルは、少数キャリアの生成に起因して２２０Ｋ以上の温度で信号が増加している。従って、実施例１の鉄をドープしていないＳＯＩウェーハの過渡容量測定試料２０のＤＬＴＳ測定結果である図１０（ａ）と比較して、より低温から少数キャリアの生成が観測されている。
【００５４】
（実施例４）
実施例３のＳＯＩウェーハの過渡容量測定試料２０の少数キャリアの生成寿命の測定を行った。Ｔ−Ｓｉ３側の少数キャリアの生成寿命は、２２０Ｋで２ｍｓと推定できる。これは、鉄−ホウ素対と０．３０ｅＶの準位の存在により少数キャリア寿命が低下したと解釈される。この意味で、少数キャリアの生成寿命を求める方法は結晶性を評価する方法として有効であると言える。
ＤＬＴＳを観測する立場からすると、ＭＯＳ構造特有の少数キャリア生成が、欠陥のある試料では低温で生ずるようになることは、観測可能な準位の範囲を狭めることから好ましくない。この現象を避けるためには図２で説明した、ＳＯＩウェーハの過渡容量測定試料２１を使用することが好ましい。
【００５５】
（実施例５）
実施例３と同様の手法で、Ｂ−Ｓｉ１側から鉄の拡散を行った。すなわち、１ｐｐｍのＦｅＣｌ3 溶液をＢ−Ｓｉ１側表面に滴下し、この状態を１分間保ち、その後３０００ｒｐｍの速度で回転してスピン乾燥を行った。
その後、Ｂ- Ｓｉ１側とＴ- Ｓｉ３側表面上にホウ素ドープオキサイドを塗布して、１０００℃、１時間の熱処理を施し、急冷した。
この試料のＢ- Ｓｉ１側に対して、図５に示したＶG とＶP の電圧を印加してＤＬＴＳ測定を行った。測定条件は、ＶG ＝−４０Ｖとパルス電圧ＶP ＝＋４０Ｖ及びＶG ＝−４０Ｖとパルス電圧ＶP ＝＋２０Ｖで、いずれもパルス周期Ｔp ＝１０ｍｓ、パルス幅ｔw ＝１００μｓ、ｔ1 ＝０．５ｍｓ、ｔ2 ＝５ｍｓで行った。
【００５６】
図１２に、Ｂ−Ｓｉ１側に鉄を故意に添加したＳＯＩウェーハの過渡容量測定試料２１のＤＬＴＳ信号強度と温度の関係を示す。図において（ａ）は、ＶP ＝４０Ｖ、ＶG ＝−４０Ｖの場合で、（ｂ）はＶP ＝２０Ｖ、ＶG ＝−４０Ｖの場合のＤＬＴＳ測定結果である。
両者のスペクトルから、鉄−ホウ素対に起因する信号が６０Ｋ付近に観測される。また、ピーク高さ、定常容量、酸化膜容量から求められる深い準位の密度は、（ａ）においては、１．０×１０14ｃｍ-3であり、（ｂ）においては、９．９×１０3 ｃｍ-3とほぼ同じ値が得られた。
また、（ａ）、（ｂ）共に、レイトウインドウ変化法からこの準位の位置は価電子帯上０．１０ｅＶと同じ値が得られた。
一方、ＶP ＝４０Ｖ、ＶG ＝−４０Ｖの条件では、１００Ｋから２５０Ｋ付近に幅広い信号が観測され、これはＢＯＸ３とＢ−Ｓｉ１との間の領域に存在する界面準位によるものである。
【００５７】
さらに、この試料のＴ−Ｓｉ３およびＢＯＸ層２を化学エッチングにより除去して、Ｂ−Ｓｉ１上にＡｌショットキー接合を形成し、ＤＬＴＳ測定を行った。その結果を図１２（ｃ）に示す。得られた深い準位である鉄の密度は、１．０×１０14ｃｍ-3となり、上記（ａ）、（ｂ）の結果と完全に一致する。
これにより、本発明のＳＯＩウェーハの過渡容量測定試料構造２０により、ＳＯＩウェーハの評価を行い、深い準位に関してＢ−Ｓｉ１のショットキー接合ダイオードによるＤＬＴＳ測定と同じ結果を得ることができた。これは、本発明の有効性を実証するものである。
【００５８】
本発明は上記実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。なお、専らｐ型ＳＯＩについて記述したが、ｎ型ＳＯＩに対しては、Ｔ−ＳｉとＢ−Ｓｉに印加する電圧をすべて反転することで全く同様に観測できる。
【００５９】
【発明の効果】
上記説明から理解されるように、本発明は以上のように構成することにより、従来ＤＬＴＳ等の測定が全く出来なかったＳＯＩウェーハにおいて、新規なＳＯＩウェーハの過渡容量測定試料構造を提供することができる。
さらに、この新規なＳＯＩウェーハの過渡容量測定試料構造によりＤＬＴＳ測定や少数キャリアの生成寿命などの測定を可能とする新規な評価方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態であるＳＯＩウェーハの過渡容量測定試料の構成を示す断面図である。
【図２】本発明の別の実施の形態であるＳＯＩウェーハの過渡容量測定試料の構成を示す断面図である。
【図３】Ｔ−Ｓｉ側の電気的活性欠陥の検出原理を示すための構成を示す図である。
【図４】Ｔ−Ｓｉ側の電気的活性欠陥の検出原理を示すためのＳＯＩウェーハのバンドダイアグラムである。
【図５】Ｂ−ＳｉＴ側の電気的活性欠陥の検出原理を示すための構成を示す図である。
【図６】Ｂ−Ｓｉ側の電気的活性欠陥の検出原理を示すためのＳＯＩウェーハのバンドダイアグラムである。
【図７】Ｔ−Ｓｉ中の少数キャリアの生成寿命の検出原理を示すための構成を示す図である。
【図８】Ｔ−Ｓｉ側の少数キャリアの生成寿命の検出原理を示すためのＳＯＩウェーハのバンドダイアグラムである。
【図９】ＳＯＩウェーハの過渡容量測定試料構造の容量（Ｃ）−電圧（ＶG ）測定結果を示すグラフである。
【図１０】ＳＯＩウェーハの過渡容量測定試料構造のＤＬＴＳ信号強度と温度の関係を示すグラフである。
【図１１】Ｔ−Ｓｉ側に鉄を故意に添加したＳＯＩウェーハの過渡容量測定試料のＤＬＴＳ信号強度と温度の関係を示すグラフである。
【図１２】Ｂ−Ｓｉ側に鉄を故意に添加したＳＯＩウェーハの過渡容量測定試料のＤＬＴＳ信号強度と温度の関係を示すグラフである。
【図１３】従来のＳＯＩウェーハのＤＬＴＳ測定試料の断面図である。
【符号の説明】
１      ｐ型Ｓｉ基板（Ｂ−Ｓｉ）
２      埋込酸化膜（ＢＯＸ）
３      選択的に形成されたｐ型Ｓｉ表面層（Ｔ−Ｓｉ）
４，５  オーミック電極
６      ｐ型Ｓｉ表面層（Ｔ−Ｓｉ）の表面の高不純物密度層
７      ｐ型Ｓｉ基板（Ｂ−Ｓｉ）の高不純物密度層
８      ｐ型Ｓｉ表面層のオーミック電極の周囲に形成したｎ領域
９      ｎ領域に設けたオーミック電極
１０      直流電源（ＶR ）
１２      電気的活性欠陥測定用のパルス電源
１３，１６    過渡容量
１５      Ｔ−Ｓｉ中の少数キャリアの生成寿命測定用のステップ電圧
２０      ＳＯＩウェーハの過渡容量測定試料
２１      ＳＯＩウェーハの少数キャリアの発生を抑える過渡容量測定試料
【図１】
0003906390.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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