(57)【特許請求の範囲】
【請求項１】
データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、
データ書込側のブロック先頭信号に同期して論理１レベルが複数ビット連続する所定のパターン信号を生成すると共に、該所定のパターン信号をパリティーエラーの形で連続する複数の書込パリティー信号に多重する同期多重部と、
データ読出側のパリティー検査出力を監視すると共に、前記所定のパターン信号に相当するパリティーエラーの検出によりデータ読出側のブロック先頭信号を分離再生する同期分離部とを備えることを特徴とするバッファ回路。
【請求項２】
データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、
データ書込側の各ブロック先頭信号に同期してパリティー生成部に偶数モードと奇数モードのパリティー信号を交互に生成させる同期多重部と、
データ読出側のパリティ検査モードをデータ書込側よりも複数データ分位相を遅らさせて変化させ、そのパリティー検査出力を監視すると共に、前記複数データ分のパリティーエラーの検出によりデータ読出側のブロック先頭信号を分離再生する同期分離部とを備えることを特徴とするバッファ回路。
【請求項３】
データ書込側におけるブロック先頭信号の多重に同期して所定の符号情報を生成すると共に、該符号情報をパリティーエラーの形で書込パリティー信号に多重する符号情報多重部と、
データ読出側におけるブロック先頭信号の分離に同期して前記と同一の符号情報を生成すると共に、該符号情報とパリティー検査出力中の符号情報との一致検査を行う符号情報検査部とを備えることを特徴とする請求項１又は２記載のバッファ回路。
【請求項４】
所定の符号情報は１ブロック毎に更新されるブロックシーケンス番号であることを特徴とする請求項３記載のバッファ回路。
【請求項５】
所定の符号情報は１ブロック周期以上の符号長を有する疑似ランダム信号系列であることを特徴とする請求項３記載のバッファ回路。
【請求項６】
データ読出側で生成された符号情報によりパリティー検査部の奇／偶モードを制御することを特徴とする請求項３記載のバッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバッファ回路に関し、更に詳しくはデータとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック（フレーム）先頭信号に同期したブロックデータをその書込順に読み出すＦＩＦＯ形のバッファ回路に関する。
【０００２】
この種のバッファ回路は例えばデータ伝送装置のクロック乗換制御等に用いて好適である。
【０００３】
【従来の技術】
図１２は従来のバッファ回路を説明する図で、図において１は１０ビット×ｎワード（以下、バイトと呼ぶ）の記憶容量を有するデュアルポートＲＡＭ（ＤＰＲＡＭ）、２はバッファ制御部（ＢＣＮＴ）、３は書込カウンタ（ＷＣ）、４は読出カウンタ（ＲＣ）、５はアップ・ダウンカウンタ（Ｕ／ＤＣ）、６はデコーダ（ＤＥＣ）、７は書込データのパリティー信号を生成するパリティー生成部（ＰＧ）、８は読出データのパリティー検査を行うパリティー検査部（ＰＣ）である。
【０００４】
伝送路（不図示）からの受信データは８ビットパラレルの書込データＷＤに変換される。パリティー生成部７は書込データＷＤにつき書込パリティービット（この例では偶数パリティー）ＷＰＢを生成する。また書込ブロックの先頭バイトに同期してフレーム同期用（ブロック先頭）信号ＷＦＰが入力する。これらの書込データＷＤ，書込パリティービット及びブロック先頭信号は書込クロック信号ＷＣＫにより順次ＤＰＲＡＭ１に書き込まれる。この場合に、書込カウンタ３はデータ書込１バイト毎に＋１され、書込アドレスＷＡＤを更新する。同時にＵ／ＤＣ５も＋１され、データ書込数を更新（＋１）する。こうして、もしＤＰＲＡＭ１の全記憶領域にデータが書き込まれるとデコーダ６からバッファフル信号ＢＦ＝１が出力され、それ以上のデータ書込は行われない。
【０００５】
一方、ＤＰＲＡＭ１の書込データは読出クロック信号ＲＣＫにより順次読み出される。パリティー検査部８は読出データＲＤ及び読出パリティービットＲＰＢに基づきパリティー検査（この例では偶数パリティー検査）を行う。また読出ブロックの先頭バイトに同期してブロック先頭信号ＲＦＰが読み出される。この場合に、読出カウンタ４はデータ読出１バイト毎に＋１され、読出アドレスＲＡＤを更新する。同時にＵ／ＤＣ５は−１され、データ書込数を更新（−１）する。こうして、もしＤＰＲＡＭ１の全書込データが読み出されるとデコーダ６からバッファエンプティー信号ＢＥ＝１が出力され、それ以上のデータ読出は行われない。
【０００６】
実際上は、上記データの書込より適当な位相遅れでデータの読出が開始され、各ブロックに渡ってのデータ書込とデータ読出とが連続的に行われる。この場合に、書込カウンタ３は最大数ｎをカウントすると０に戻り、またこれを追いかける読出カウンタ４も最大数ｎをカウントすると０に戻る。そして、Ｕ／ＤＣ５は常にデータ書込数とデータ読出数との差分を計数している。従って、データ書込側とデータ読出側の状態（制御）が正常であれば、各書込データは書込順に読み出される。
【０００７】
しかし、この種のバッファ回路が用いられる環境では、様々な伝送路障害やデータ送信回路の活線挿抜等によりデータ書込側のバッファ制御が乱されることも少なくない。例えば伝送路の受信クロックが瞬断すると書込データが失われる。また受信クロックに高周波のチャタリング（リンギング）等が載ると意味の無いデータが余分に書き込まれる。その結果、データ読出側ではブロック（フレーム）先頭を見失うことになり、一旦ブロック先頭を見失うと回復不可能となる。
【０００８】
そこで、従来は、上記各ブロックデータの先頭にブロック先頭ビットを書き込むことにより、データ読出側におけるデータ先頭の識別（リタイミング）を可能としていた。
【０００９】
【発明が解決しようとする課題】
しかし、上記従来方式によると、データ先頭ビットを書き込むためにメモリが１ビット分余分に必要となる。因みに、市販のメモリは汎用の８ビット＋１パリティーの９ビットメモリは比較的入手し易いが、１０ビットメモリとなると、入手し難い。また、もしこのために市販の９ビットメモリを付加すると、メモリが大幅に無駄になってしまう。
【００１０】
また、上記従来方式によると、読出ブロックのデータ先頭は分かるが、例えばバッファ制御部２におけるデータ書／読制御の誤動作等により読出データがブロック単位で抜けたり又はダブったりする様な異常が発生していてもこれを有効に検出できない。
本発明の目的は、バッファ回路の入出力間でメモリビットを増やさずにデータ読出側のブロック（フレーム）先頭を検出可能なバッファ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題は例えば図１の構成により解決される。即ち、本発明（１）のバッファ回路は、データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、データ書込側のブロック先頭信号ＷＦＰに同期して論理１レベルが複数ビット連続する所定のパターン信号を生成すると共に、該所定のパターン信号をパリティーエラーの形で連続する複数の書込パリティー信号ＷＰＢに多重する同期多重部と、データ読出側のパリティー検査出力ＰＥＲを監視すると共に、前記所定のパターン信号に相当するパリティーエラーの検出によりデータ読出側のブロック先頭信号ＲＦＰを分離再生する同期分離部とを備えるものである。
【００１２】
本発明（１）によれば、ブロック先頭信号に同期してパリティー信号に所定のパターン信号をパリティーエラーの形で多重／分離するので、従来の様にブロック先頭信号をメモリに記憶する必要は無く、メモリの節約が図れる。
ここで、所定のパターン信号とは、例えばパリティーエラーが２ビット（２アドレス）以上連続する様なパターン信号である。この種のメモリではパリティーエラーが２ビット以上連続することは極めて稀であるので、この様な疑似パリティーエラーを強制的に多重することで、データ読出側ではブロック先頭信号を有効に分離できる。またデータ読出側では２ビット以上連続する様なパリティーエラーはパリティーエラーでは無いと判別できると共に、本来のパリティーエラー（通常は１ビットエラー）を適正に検出できる。
【００１３】
また、本発明（２）のバッファ回路は、データとパリティー信号を読書可能なメモリと、書込データのパリティー信号を生成するパリティー生成部と、読出データのパリティー検査を行うパリティー検査部とを備え、ブロック先頭信号に同期したブロックデータをその書込順に読み出すバッファ回路において、データ書込側の各ブロック先頭信号ＷＦＰに同期してパリティー生成部に偶数モードと奇数モードのパリティー信号ＷＰＢを交互に生成させる同期多重部と、データ読出側のパリティ検査モードをデータ書込側よりも複数データ分位相を遅らさせて変化させ、そのパリティー検査出力ＰＥＲを監視すると共に、前記複数データ分のパリティーエラーの検出によりデータ読出側のブロック先頭信号を分離再生する同期分離部とを備えるものである。
【００１４】
本発明（２）によれば、ブロック先頭信号に同期して書込パリティー信号を偶数モードと奇数モードに変化させる方法により、該ブロック先頭信号をパリティー信号に多重／分離するので、従来の様にブロック先頭信号をメモリに記憶する必要は無く、メモリの節約が図れる。
好ましくは、本発明（３）においては、上記本発明（１）又は（２）において、データ書込側におけるブロック先頭信号ＷＦＰの多重に同期して所定の符号情報を生成すると共に、該符号情報をパリティーエラーの形で書込パリティー信号ＷＰＢに多重する符号情報多重部と、データ読出側におけるブロック先頭信号ＲＦＰの分離に同期して前記と同一の符号情報を生成すると共に、該符号情報とパリティー検査出力中の符号情報との一致検査を行う符号情報検査部とを備える。
【００１５】
従って、データ読出側では読出ブロックのデータ先頭が分かるのみならず、例えばバッファ制御部におけるデータ書／読制御の誤動作等により読出データがブロック単位で抜けたりダブったりする様な異常が発生していてもこれを有効に検出できる。
また好ましくは、本発明（４）においては、上記本発明（３）において、所定の符号情報は１ブロック毎に更新されるブロックシーケンス番号である。
【００１６】
従って、読出データがブロック単位で抜けたりダブったりする様な異常を有効に検出できる。
また好ましくは、本発明（５）においては、上記本発明（３）において、所定の符号情報は１ブロック周期以上の符号長を有する疑似ランダム信号系列である。
【００１７】
従って、読出データがブロック単位で抜けたりダブったりする様な異常を有効に検出できるのみならず、読出データのワード（バイト）単位の読出異常も有効に検出できる。
また好ましくは、本発明（６）においては、上記本発明（３）において、データ読出側で生成された符号情報によりパリティー検査部の奇／偶モードを制御する。
【００１８】
従って、データ書込側で多重された符号情報（強制パリティーエラー）がどの様に複雑なパターンであっても該符号情報はデータ読出側で有効に相殺され、よってパリティー検査部では本来のパリティーエラーのみが有効に検出される。
【００１９】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図２は第１の実施の形態によるバッファ回路の構成を示す図で、ブロック先頭信号に同期してパリティー信号に所定のパターン信号をパリティーエラーの形で多重／分離する場合を示している。
【００２０】
図において、１１は書込パリティー信号にブロック先頭信号を多重するＦＰ多重部、１２は読出パリティー信号からブロック先頭信号を分離再生するＦＰ分離部、ＦＦはフリップフロップ回路、ＯはＯＲゲート回路、ＡはＡＮＤゲート回路、ＥＯはＥＸ−ＯＲ回路である。他の構成は図１２と同様で良い。但し、ＤＰＲＡＭ１は９ビット×ｎワード（以下、バイトと呼ぶ）の記憶容量を有する。
【００２１】
図３は第１の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図２，図３を参照して動作を説明する。
受信データは８ビットパラレルの書込データＷＤに変換され、ＤＰＲＡＭ１に入力する。ＰＧ７は各書込データＷＤに基づきパリティービット（この例では偶数パリティー）ＷＰＢを生成する。
【００２２】
ＦＰ多重部１１において、ＦＦ１はブロック先頭バイトを示すタイミング信号ＯＦＰに基づきブロック先頭信号ＷＦＰを生成する。ＦＦ２は該ブロック先頭信号ＷＦＰを１クロック信号ＷＣＫ分遅延させる。ＯＲゲート回路Ｏは両信号の論理和をとり、ブロック先頭に同期したブロック先頭拡張信号ＥＦＰを形成する。該拡張信号ＥＦＰはＥＸ−ＯＲ回路ＥＯに加えられ、ＰＧ７により生成されたパリティービットＷＰＢを複数データ分（この例では２データ分）に渡って連続的に反転させる。即ち、この例では書込パリティービットＷＰＢはブロック先頭に同期した連続する２データ分だけ奇数パリティー（図３の左下がりの斜線で示す）に変換される。
【００２３】
これによりデータ読出側では、ブロック先頭バイトに同期して上記奇数パリティーとされたパリティー信号ＲＰＢが読み出される。ＰＣ８は読出データＲＤ及び奇数パリティーの読出パリティービットＲＰＢに基づきパリティーエラーＰＥＲ＝１を出力する。
ＦＰ分離部１２において、ＦＦ３はブロック先頭のＰＥＲ＝１によりセットされ、ＦＦ４は次のクロックタイミングにＦＦ３−Ｑ＝１によりセットされる。この時、もし２番目の読出データＲＤについてもＰＥＲ＝１であると引き続きＦＦ３−Ｑ＝１となる。その結果、ＡＮＤゲート回路Ａの出力Ａ＝１となり、ＦＦ５がセットされる。こうして、ＰＥＲ＝１が２ビット連続した時は、データ読出側でブロック先頭信号ＲＦＰが分離される。
【００２４】
図３において、この例では各ブロック先頭において２ビット連続する強制的なパリティーエラーに加え、本来のパリティーエラー（右下がりの斜線で示す）が２つ単発的に発生している。本第１の実施の形態によれば、一般に本来のパリティーエラーがｍ個（この例では２個）連続して発生する確率は極めて少ないので、データ読出側でブロック先頭信号ＲＦＰを誤分離再生してしまう確率は極めて少ない。また、このことに基づきブロック先頭信号ＲＦＰに同期した連続する２ビット分のＰＥＲ＝１については本来のパリティーエラーでは無いと判断できる。また、それ以外の単発的に発生している各ＰＥＲ＝１については本来のパリティーエラーと判断できる。
【００２５】
なお、この方法ではブロック先頭信号ＲＦＰの検出時点が２データ分遅延するが、システムの読出データをこれに同期させるには、ＤＰＲＡＭ１の読出データＲＤをシフトレジスタ等で２クロック分遅延させれば良い。
また、上記本第１の実施の形態ではパリティー検査部８はＤＰＲＡＭ１の読出データＲＤ及び読出パリティービットＲＰＢに基づきパリティー検査（入力の全ビットの１の数が偶数ならＰＥＲ＝０、奇数ならＰＥＲ＝１）を行ったがこれに限らない。例えば読出データＲＤに基づき別途不図示のパリティー発生部によりパリティービット（偶数パリティー）を生成し、これと読出パリティービットＲＰＢとを比較する様に構成しても良い。この場合は、比較一致ならＰＥＲ＝０であり、比較不一致ならＰＥＲ＝１である。この方法は、以下の各実施の形態についても同様に適用できる。
【００２６】
図４は第２の実施の形態によるバッファ回路の構成を示す図で、ブロック先頭信号に同期して書込パリティー信号を偶数モードと奇数モードに変化させる方法により、該ブロック先頭信号をパリティー信号に多重／分離する場合を示している。図において、１３はこの方法によるＦＰ多重部、１４は同じくＦＰ分離部である。
【００２７】
図５は第２の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図４，図５を参照して動作を説明する。
図４において、この例のパリティー生成部７はパリティー生成モードの制御端子を備えており、入力の制御信号Ｅ／Ｏ＝０／１に従って偶数／奇数モードのパリティービットＷＰＢを生成する。
【００２８】
ＦＰ多重部１３において、ＦＦ１はデータブロックの先頭バイトを示す信号ＯＦＰに基づきブロック先頭信号ＷＦＰを生成する。ＦＦ２はブロック先頭信号ＷＦＰの各立ち上がりで反転する。これにより、パリティー生成モードの制御信号Ｅ／Ｏ（即ち、ＦＦ２−Ｑ）は最初のデータ書込ブロックではＥ／Ｏ＝０であり、ＰＧ７は偶数モードのパリティービットＷＰＢを生成する。次にブロック先頭信号ＷＦＰが生成されると、２番目のデータ書込ブロックではＥ／Ｏ＝１となり、ＰＧ７は奇数モードのパリティービットＷＰＢを生成する。以後はこれを繰り返す。
【００２９】
データ読出側において、パリティー検査部８は常に一方のモード（この例では偶数モードＥ）でパリティー検査を行う。従って、最初のデータ読出ブロックでは常にＰＥＲ＝０（パリティー正常）であり、２番目のデータ読出ブロックでは常にＰＥＲ＝１（パリティーエラー）となる。以後はこれを繰り返す。
ＦＰ分離部１４において、ＦＦ６はパリティー検査出力ＰＥＲの監視モードを決定する。最初の読出ブロックではＦＦ６−Ｑ／＝１であり、これによりＥＸ−ＯＲ回路（パリティー監視回路）ＥＯはＰＥＲ＝０（パリティー正常）の時に論理１レベルを出力する。その結果、最初の読出ブロックでは書込側が偶数パリティーであることにより該ブロックの先頭２バイト目でＡＮＤゲート回路Ａ１を満足し、これによりブロック先頭信号ＲＦＰが分離再生される。またＡＮＤゲート回路Ａ１の出力Ａ＝１に基づきＦＦ６−Ｑ／＝０に反転され、このタイミングからＥＸ−ＯＲ回路ＥＯはＰＥＲ＝１が連続する状態を監視するモードになる。但し、この最初の残りの読出ブロックでは書込側が偶数パリティーであることにより、本来のパリティーエラーが発生しない限りＥＸ−ＯＲ回路ＥＯの出力＝０である。
【００３０】
２番目の読出ブロックになると、データ書込側は奇数パリティーに変わったことによりＰＣ８はＰＥＲ＝１を連続して出力し、これによりＥＸ−ＯＲ回路ＥＯの出力も連続して「１」となる。その結果、２番目の読出ブロックでも該ブロックの先頭２バイト目でＡＮＤゲート回路Ａ１を満足し、ブロック先頭信号ＲＦＰが分離再生される。またＡＮＤゲート回路Ａ１の出力Ａ＝１に基づきＦＦ６−Ｑ／＝１に反転され、このタイミングからＥＸ−ＯＲ回路ＥＯはＰＥＲ＝０が連続する状態を監視するモードになる。以後はこの繰り返しである。
【００３１】
図５において、この例では１ブロック置きに強制的に発生するパリティーエラーに加え、本来のパリティーエラーが２つ単発的に発生している。本第２の実施の形態によれば奇数番目の読出ブロックではＰＥＲ＝１を本来のパリティーエラーと判断し、偶数番目の読出ブロックではＰＥＲ＝０を本来のパリティーエラーと判断できる。
【００３２】
なお、データブロック長が固定の場合は、例えば該ブロック長（前回のデータ先頭検出から次回のデータ先頭検出まで）を計数する様な信号でＡＮＤゲート回路Ａ１の入力にゲートを掛ける（負論理の信号を加える）ことにより、該ブロック長よりも短い区間に２ビット以上の連続する本来のパリティーエラーが発生しても、これを本来のパリティーエラーと判断すると共に、データブロックの変わり目とは誤判断しない様にできる。
【００３３】
図６は第３の実施の形態によるバッファ回路の構成を示す図で、ブロック先頭信号に同期して書込パリティー信号の奇／偶モードを反転させる他の場合を示している。
図において、１３はＦＰ多重部、１４´は他の例のＦＰ分離部である。
図７は第３の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図６，図７を参照して動作を説明する。
【００３４】
データ書込側の制御は図４の場合と同様で良い。
データ読出側において、上記図４のＥＸ−ＯＲ回路（パリティー監視部）ＥＯを設ける代わりに、ＦＦ６−Ｑ／の信号がＰＣ８のパリティー検査モード制御端子に直接加えられている。
係る構成では、最初のデータ読出ブロックではＦＦ６−Ｑ／＝１であり、ＰＣ８は先ず奇数モードのパリティー検査を行う。その結果、最初の読出ブロックでは書込側が偶数パリティーであることにより該ブロックの先頭２バイト目でＡＮＤゲート回路Ａ１を満足し、これによりブロック先頭信号ＲＦＰが分離再生される。またＡＮＤゲート回路Ａ１の出力Ａ＝１に基づきＦＦ６−Ｑ／＝０に反転され、このタイミングからＰＣ８は偶数モードのパリティー検査を行う。この最初の残りの読出ブロックでは書込側が偶数パリティーであることにより、本来のパリティーエラーが発生しない限りＰＥＲ＝０である。
【００３５】
２番目の読出ブロックになると、書込側は奇数パリティーに変わったことによりＰＣ８はＰＥＲ＝１を連続して出力する。その結果、２番目の読出ブロックでも先ず該ブロックの先頭２バイト目でＡＮＤゲート回路Ａ１を満足し、ブロック先頭信号ＲＦＰが分離再生される。またＡＮＤゲート回路Ａ１の出力Ａ＝１に基づきＦＦ６−Ｑ／＝１に反転され、このタイミングからＰＣ８は奇数モードのパリティー検査を行う。以後はこの繰り返しである。
【００３６】
本第３の実施の形態によればＰＣ８のパリティー検査モードが各ブロックの切れ目で変化するので、常にＰＣ８の出力のＰＥＲ＝１を本来のパリティーエラーと判断できる。但し、ブロック先頭信号ＲＦＰに同期した連続する２ビットのＰＥＲ＝１については本来のパリティーエラーとは判断しない。
図８は第４の実施の形態によるバッファ回路の構成を示す図で、パリティー信号ラインにおける上記ブロック先頭信号の多重分離に加え、ブロック毎に更新されるブロックシーケンス番号ＳＮの多重と、その分離検査を行う場合を示している。
【００３７】
図において、１５はブロックシーケンス番号ＳＮをパリティーエラーの形で多重するＳＮ多重部、１６はＰＥＲ＝１の信号パターンに基づきブロックシーケンス番号ＳＮの検査を行うＳＮ検査部、ＣＴＲはカウンタ、Ｐ／Ｓはパラレルシリアル変換部である。
図９は第４の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図８，図９を参照して動作を説明する。
【００３８】
ブロック先頭信号の多重分離については図２（又は図４，図６）の場合と同様で良い。
ＳＮ多重部１５において、カウンタＣＴＲ１はブロック先頭に同期したブロック先頭拡張信号ＥＦＰの各立ち上がりで＋１される。またこの拡張信号ＥＦＰの各立ち下がりではカウンタＣＴＲ１の計数値Ｑ（即ち、ブロックシーケンス番号ＳＮ）がパラレルシリアル変換部Ｐ／Ｓ１にパラレルロードされ、その後のクロック信号ＷＣＫ／により該Ｐ／Ｓ１の内容はシリアル出力端子ＳＯから順次シフトアウトされる。
【００３９】
なお、このカウンタＣＴＲ１は所定の計数値Ｋに達するとキャリー信号Ｃが出力され、次の拡張信号ＥＦＰの立ち上がりでは＋１が強制的にロードされる。即ち、このカウンタＣＴＲ１は１〜Ｋの計数を繰り返す。
上記拡張信号ＥＦＰ及びＰ／Ｓ１のＳＮパターン信号ＷＳＮはＯＲゲート回路Ｏ１を介してＰＧ７のパリティー制御端子に加えられる。これによりＰＧ７は、本来の偶数パリティーの信号に対し、書込ブロックの先頭より２ビット分のブロック先頭信号ＥＦＰと、これに続く所定ビット数分（この例では４ビット分）のブロックシーケンス番号ＳＮとからなる奇数パリティーの信号を多重する。
【００４０】
ＳＮ検査部１６において、カウンタＣＴＲ２はＦＰ分離部１２のＡＮＤゲート回路Ａの出力Ａの立ち上がりで＋１される。またこの信号Ａ＝１の区間に発生するクロック信号ＲＣＫの立ち下がりではカウンタＣＴＲ２の計数値Ｑ（即ち、ブロックシーケンス番号ＳＮ）がパラレルシリアル変換部Ｐ／Ｓ２にパラレルロードされ、その後のクロック信号ＲＣＫによりＰ／Ｓ２の内容はシリアル出力端子ＳＯから順次シフトアウトされる。
【００４１】
なお、このカウンタＣＴＲ２も所定の計数値Ｋに達するとキャリー信号Ｃが出力され、次の信号Ａの立ち上がりでは＋１が強制的にロードされる。即ち、このカウンタＣＴＲ２も１〜Ｋの計数を繰り返す。
このＰ／Ｓ２のＳＮパターン信号ＲＳＮはＰＣ８のパリティー制御端子に加えられる。この場合に、Ｐ／Ｓ２の出力は上記ＳＮパターン信号ＲＳＮが出力されるタイミング以外は常にＬＯＷレベル（偶数モード）である。
【００４２】
図９において、上記構成では、あるブロックの先頭２バイト分の読出パリティ−ＲＰＢについては強制的に奇数パリティーであることにより連続して２ビット分ＰＥＲ＝１となる。これによりＦＰ分離部１６でブロック先頭信号ＲＦＰが分離再生される。更に、続く４バイト分の読出パリティ−ＲＰＢにはシ−ケンス番号ＳＮ＝「２」のバイナリパターンが多重（重畳）されている。これに対してＳ／Ｐ２はシ−ケンス番号ＳＮ＝「２」のバイナリパターンを出力する。その結果、このブロックの残りの読出データについては本来のパリティーエラーが生じていない限りＰＥＲ＝０となる。
【００４３】
同様にして、次ブロックの先頭２バイト分の読出パリティ−ＲＰＢについても強制的な奇数パリティーであることにより連続して２ビット分ＰＥＲ＝１となる。これによりＦＰ分離部１６ではブロック先頭信号ＲＦＰが分離再生される。更に、続く４バイト分の読出パリティ−ＲＰＢにはシ−ケンス番号ＳＮ＝「３」のバイナリパターンが多重されている。これに対してＳ／Ｐ２はシ−ケンス番号ＳＮ＝「３」のバイナリパターンを出力する。その結果、次ブロックの残りの読出データについても本来のパリティーエラーが生じていない限りＰＥＲ＝０となる。以下、同様である。
【００４４】
本第４の実施の形態によれば、システム側は、ブロック先頭信号ＲＦＰに同期した連続する２つのＰＥＲ＝１についてはパリティーエラーとは判断しないことが出来る。またデータ書込側で多重したシ−ケンス番号ＷＳＮはデータ書／読の制御に不整合が生じていない限りはデータ読出側で生成した同一のシーケンス番号ＲＳＮにより相殺（分離）される。従って、当該ブロックの残りのデータ部分では常にＰＥＲ＝０となる。即ち、システム側ではこのＰＥＲ＝０の状態が維持されている限りデータ書／読のシーケンスに異常が無いと判断できる。また、このシーケンス番号の重畳領域でパリティーエラーが頻発する様な場合はデータ書／読のシーケンスに異常が発生したと判断できる。更にまた、必要ならＣＴＲ２の計数値Ｑを監視することでシーケンス番号ＳＮそのものを認識できる。
【００４５】
図９において、この例ではブロック毎に強制的に発生するパリティーエラーに加え、本来のパリティーエラーが２つ単発的に発生しているが、これらは本来のパリティーエラーとして認識されることは言うまでも無い。
なお、ＰＣ８のパリティー検査モードを偶数モードＥに固定するように構成しても良い。この場合はＰＣ８の出力信号ＰＥＲとＰ／Ｓ２の出力信号ＲＳＮとを比較することになる。この場合でもブロック先頭信号ＲＦＰに同期したＰＥＲ＝１についてはパリティーエラーとは判断しないことが出来る。またブロック長を固定とすることにより、次のブロック先頭信号ＲＦＰの検出時点まで（又はシ−ケンス番号ＳＮの検査区間）に表れる２ビット以上の不一致検出をブロック先頭信号検出の対象から除外できる。
【００４６】
図１０は第５の実施の形態によるバッファ回路の構成を示す図で、パリティー信号ラインにおける上記ブロック先頭信号の多重分離に加え、ブロック毎に疑似ランダム信号パターンＰＮの多重と、その分離検査を行う場合を示している。
図において、１７は疑似ランダム信号パターンＰＮをパリティーエラーの形で多重するＰＮ多重部、１８はＰＥＲ＝１の信号パターンに基づき疑似ランダム信号パターンＰＮの検査を行うＰＮ検査部、ＰＮＧは疑似ランダム信号発生部、ＴＧはタイミング発生部である。
【００４７】
図１１は第５の実施の形態によるバッファ回路の動作タイミングチャートで、以下、図１０，図１１を参照して動作を説明する。
ブロック先頭信号の多重分離については図８の場合と同様で良い。
ＰＮ多重部１７において、ＦＦ７はＦＰ分離部の信号Ａに相当する信号ａ＝１の区間におけるクロック信号ＷＣＫ／の立ち上がりでセットされる。ＰＮＧ１はＦＦ７−Ｑ＝１により付勢されて所定符号長の疑似ランダム信号系列ＷＰＮを繰り返し発生する。そして、データ先頭拡張信号ＥＦＰ及びＰＮＧ１のＰＮパターン信号ＷＰＮはＯＲゲート回路Ｏ１を介してＰＧ７のパリティー制御端子に加えられる。これによりＰＧ７は、本来の偶数パリティーの生成信号に対し、書込ブロックの先頭より２ビット分のブロック先頭拡張信号ＥＦＰと、これに続く所定符号長分のＰＮパターン信号ＷＰＮとからなる奇数パリティーの信号とを多重することになる。
【００４８】
ＰＮ検査部１８において、ＦＦ８はＦＰ分離部１２の信号Ａ＝１の区間におけるクロック信号ＲＣＫ／の立ち上がりでセットされる。ＰＮＧ２はＦＦ８−Ｑ＝１により付勢されて前記と同一の所定符号長の疑似ランダム信号系列ＲＰＮを繰り返し発生する。一方、タイミング発生部ＴＧは前回のブロック先頭信号ＲＦＰによりトリガされ、次のブロック先頭の２ビット分のＰＥＲ＝１が得られる区間に同期したゲート信号Ｇ＝０を発生する。この区間におけるＡＮＤゲート回路Ａ３の入力のＰＮパターン信号ＲＰＮはゲート信号Ｇ＝０により阻止され、よってこの区間におけるＡＮＤゲート回路Ａ３の出力＝０であり、それ以外の区間におけるＡＮＤゲート回路Ａ３の出力はＰＮパターン信号ＲＰＮに従う。
【００４９】
ＡＮＤゲート回路Ａ３の出力はＰＣ８のパリティー制御端子に加えられる。このＡＮＤゲート回路Ａ３の出力は、上記ブロック先頭の２ビット分のパリティー信号ＲＰＢが読み出されるタイミングには常にＬＯＷレベル（偶数検査モード）である。
図１１において、データ読出側におけるあるブロックの先頭２バイト分の読出パリティ−ＲＰＢは奇数パリティーであることにより連続して２ビット分ＰＥＲ＝１となる。これによりＦＰ分離部１６でブロック先頭信号ＲＦＰが分離再生される。該ブロックの残りの読出パリティ−信号ＲＰＢにはＰＮパターンが多重（重畳）されている。これに対してＡＮＤゲート回路Ａ３は前記と同一のＰＮパターンを出力する。その結果、このブロックの残りの各読出データについては本来のパリティーエラーが生じない限りＰＥＲ＝０となる。
【００５０】
同様にして、次ブロックの先頭２バイト分の読出パリティ−ＲＰＢは奇数パリティーであることにより連続して２ビット分のＰＥＲ＝１となる。これによりＦＰ分離部１６でブロック先頭信号ＲＦＰが分離再生される。該ブロックの残りの読出パリティ−信号ＲＰＢには前回のブロックに続くＰＮパターンが多重（重畳）されている。これに対してＡＮＤゲート回路Ａ３は同じく前回のブロックに続くＰＮパターンを出力する。その結果、次ブロックの残りの各読出データについても本来のパリティーエラーが生じない限りＰＥＲ＝０となる。以下、同様である。
【００５１】
本第５の実施の形態によれば、ブロック先頭信号ＲＦＰに同期した連続する２つのＰＥＲ＝１についてはパリティーエラーとは判断しないことが出来る。またデータ書込側で多重したＰＮパターン信号ＷＰＮはデータ書／読の制御に不整合が生じていない限りはデータ読出側で生成した同一のＰＮパターン信号ＲＰＮにより相殺（分離）される。従って、当該ブロックの残りのデータ部分では常にＰＥＲ＝０となる。即ち、システム側ではＰＥＲ＝０の状態が維持されている限りデータ書／読シーケンスに異常が無いと判断できる。またＰＮパターンの多重領域でパリティーエラーが頻発するような場合にはデータ書／読シーケンスに異常が発生したと判断できる。特に本第５の実施の形態では複数ブロックに渡るＰＮパターン系列を万遍なく多重分離することにより、上記ブロックシーケンス番号ＳＮを監視する以上の、データバイデータの高精度なデータ書／読制御監視が行える。また図１１において、この例では本来のパリティーエラーが２つ単発的に発生しているが、これらは本来のパリティーエラーとして認識されることは言うまでも無い。
【００５２】
なお、上記各実施の形態ではメモリにＤＰＲＡＭ１を使用する場合を示したがこれに限らない。バッファ回路の機能がＦＩＦＯ形であればバッファ回路の構成は問わない。例えば一方のバッファメモリにデータを書き込み、かつ同時に他方のバッファメモリからデータを読み出す様なダブルバッファメモリの構成に対しても本発明を適用できる。
【００５３】
また、上記各実施の形態ではブロック先頭信号を多重分離するための信号パターンを２ビット連続するパリティーエラー信号としたがこれに限らない。３ビット以上連続する信号パターンでも、またビット１／０の任意組み合わせの信号パターンでも良い。
また、図示しないが、上記第４，第５の各実施の形態は上記第２の実施の形態と組み合わせて構成しても良い。
【００５４】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で、各部の構成、パリティー信号の比較方法、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【００５５】
【発明の効果】
以上述べた如く本発明によれば、メモリにデータとパリティビット以外の余剰ビットを記憶すること無く、ブロック分割されたデータ信号の誤り検出及びデータ先頭信号の検出、更にはデータ書／読制御回路の異常動作の検出が適正かつ効率良く行える。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】第１の実施の形態によるバッファ回路の構成を示す図である。
【図３】第１の実施の形態によるバッファ回路の動作タイミングチャートである。
【図４】第２の実施の形態によるバッファ回路の構成を示す図である。
【図５】第２の実施の形態によるバッファ回路の動作タイミングチャートである。
【図６】第３の実施の形態によるバッファ回路の構成を示す図である。
【図７】第３の実施の形態によるバッファ回路の動作タイミングチャートである。
【図８】第４の実施の形態によるバッファ回路の構成を示す図である。
【図９】第４の実施の形態によるバッファ回路の動作タイミングチャートである。
【図１０】第５の実施の形態によるバッファ回路の構成を示す図である。
【図１１】第５の実施の形態によるバッファ回路の動作タイミングチャートである。
【図１２】従来のバッファ回路を説明する図である。
【符号の説明】
１  デュアルポートＲＡＭ（ＤＰＲＡＭ）
２  バッファ制御部（ＢＣＮＴ）
３  書込カウンタ（ＷＣ）
４  読出カウンタ（ＲＣ）
５  アップダウンカウンタ（Ｕ／ＤＣ）
６  デコーダ（ＤＥＣ）
７  パリティー生成部（ＰＧ）
８  パリティー検査部（ＰＣ）
１１，１３  ＦＰ多重部
１２，１４  ＦＰ分離部
１５  ＳＮ多重部
１６  ＳＮ検査部
１７  ＰＮ多重部
１８  ＰＮ検査部
Ａ  ＡＮＤゲート回路
ＣＴＲ  カウンタ
ＥＯ  ＥＸ−ＯＲ回路
ＦＦ  フリップフロップ
Ｏ  ＯＲゲート回路
ＰＮＧ  ＰＮ信号発生部
Ｐ／Ｓ  パラレルシリアル変換部
ＴＧ  タイミング発生部
【図１】
0003868047.tif 000002
【図２】
0003868047.tif 000003
【図３】
0003868047.tif 000004
【図４】
0003868047.tif 000005
【図５】
0003868047.tif 000006
【図６】
0003868047.tif 000007
【図７】
0003868047.tif 000008
【図８】
0003868047.tif 000009
【図９】
0003868047.tif 000010
【図１０】
0003868047.tif 000011
【図１１】
0003868047.tif 000012
【図１２】
0003868047.tif 000013