(57)【要約】      （修正有）【課題】オッドモード発振が抑制され、かつ、出力合成効率が高められた電界効果トランジスタを提供する。【解決手段】電界効果トランジスタ１０は、複数のフィンガー電極と、ゲートバスライン２３１と、ゲート端子電極２３３と、ドレイン端子電極２５３と、ソース端子電極２４３と、を有する。フィンガー電極は、２つのフィンガーゲート電極と、フィンガーゲート電極を挟むように設けられたフィンガードレイン電極及びフィンガーソース電極と、を有する。ゲートバスライン２３１はフィンガーゲート電極を、ドレイン端子電極２５３はフィンガードレイン電極を、ソース端子電極２４３はフィンガーソース電極を、共通に束ねる。ドレイン端子電極２５３が束ねるセルの組み合わせと、ゲートバスライン２３１が束ねるセルの組み合わせとが異なるように、ドレイン端子電極２５３及びゲートバスライン２３１が分割される。【選択図】図１
2016219678.tif 000002
【特許請求の範囲】
【請求項１】
半導体積層体上に設けられたフィンガー電極により動作電流を制御するセルが複数個並列に配置された電界効果トランジスタであって、
複数のフィンガー電極であって、それぞれのフィンガー電極は、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有し、それぞれのセルを構成する、複数のフィンガー電極と、
複数のフィンガーゲート電極をグループごとに共通に束ねたゲートバスラインと、
前記ゲートバスラインに接続されたゲート端子電極と、
複数のフィンガードレイン電極をグループごとに共通に束ねたドレイン端子電極と、
複数のフィンガーソース電極を共通に束ね、かつ前記半導体積層体に設けられたヴィアホールを通して前記半導体積層体の裏面導電部に接続されたソース端子電極と、
を備え、
前記ドレイン端子電極が束ねるセルの組み合わせと、前記ゲートバスラインが束ねるセルの組み合わせと、が異なるように、前記ドレイン端子電極および前記ゲートバスラインがそれぞれ分割された、電界効果トランジスタ。
【請求項２】
前記ドレイン端子電極が束ねるセルの組み合わせは、２つの隣接するセルの組み合わせを含み、
前記ゲートバスラインを束ねるセルの組み合わせは、２つの隣接するセルの組み合わせを含み、
前記ドレイン端子電極の分割位置と前記ゲートバスラインの分割位置とは、互い違いである、請求項１記載の電界効果トランジスタ。  
【請求項３】
フィンガー電極により動作電流を制御するセルが複数個並列に配置された電界効果トランジスタを含む半導体装置であって、
半導体積層体と、
前記半導体積層体の上に設けられた複数のフィンガー電極であって、それぞれのフィンガー電極は、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有し、それぞれのセルを構成する、複数のフィンガー電極と、
複数のフィンガーゲート電極をグループごとに共通に束ねた複数のゲートバスラインと、
それぞれのゲートバスラインに接続された複数の領域を有するゲート端子電極と、
複数のフィンガードレイン電極をグループごとに共通に束ねた複数の領域を有するドレイン端子電極と、
前記半導体積層体に設けられたヴィアホール内の導電部を通して、前記半導体積層体の裏面導電部に接続されたソース端子電極と、
前記ドレイン端子電極のうちの２つの領域を接続する抵抗と、
前記ゲート端子電極のうちの２つの領域を接続する抵抗と、
入力信号を分岐し、前記ゲート端子電極のそれぞれの領域に接続された入力伝送線路と、
前記ドレイン端子電極のそれぞれの領域に接続され、前記電界効果トランジスタの出力を合成する出力伝送線路と、
を備え、
前記ドレイン端子電極が束ねるセルの組み合わせと前記ゲート端子電極が束ねるセルの組み合わせとは異なる、半導体装置。
【請求項４】
前記ドレイン端子電極が束ねるセルの組み合わせは、２つの隣接するセルの組み合わせを含み、
前記ゲートバスラインを束ねるセルの組み合わせは、２つの隣接するセルの組み合わせを含み、
前記ドレイン端子電極を前記複数の領域に分割する位置と、前記ゲート端子電極を前記複数の領域に分割する位置と、は互い違いである、請求項３記載の半導体装置。  
【請求項５】
前記入力伝送線路および前記出力伝送線路のうちの少なくともいずれかは、４分の１波長インピーダンス変換器を含む請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタおよび半導体装置に関する。
【背景技術】
【０００２】
レーダー装置や通信機器を高出力化する場合、多数のセルを並列接続した電界効果トランジスタを用いるとその構成が容易となる。
【０００３】
入力信号をそれぞれのセルに分配し、それぞれ増幅したのち、出力信号を合成する構成では、長さの異なる複数のループが形成されるので、ループの長さに起因した周波数で発振を生じる可能性がある。
【０００４】
たとえば、ループを構成する並列接続された２つの増幅素子は、特定の周波数で互いに逆相で動作し、適切な負荷がない場合、オッドモード発振を生じ、安定した増幅動作が困難となる。動作周波数や動作電圧、出力電力などが異なる製品ごとにオッドモード発振が生じやすいループは変わる。オッドモード発振が生じた場合、そのループを特定し、ループ内にアイソレーション抵抗を設けることで発振を抑制する。特に、電界効果トランジスタ上にループが形成され、そのループでオッドモード発振が生じた場合は、電界効果トランジスタにアイソレーション抵抗を加える、もしくはその値を変更する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５４８７０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
動作周波数や動作電圧、出力電力が異なる製品においても共通に使うことができ、かつオッドモード発振が抑制され、かつ出力合成効率が高められた電界効果トランジスタおよび半導体装置を提供する。  
【課題を解決するための手段】
【０００７】
実施形態の電界効果トランジスタは、半導体積層体上に設けられたフィンガー電極により動作電流を制御するセルを複数個並列に有する。前記電界効果トランジスタは、複数のフィンガー電極と、ゲートバスラインと、ゲート端子電極と、ドレイン端子電極と、ソース端子電極と、を有する。それぞれのフィンガー電極は、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有し、それぞれのセルを構成する。前記ゲートバスラインは、複数のフィンガーゲート電極をグループごとに共通に束ねる。前記ゲート端子電極は、前記ゲートバスラインに接続される。前記ドレイン端子電極は、複数のフィンガードレイン電極をグループごとに共通に束ねる。前記ソース端子電極は、複数のフィンガーソース電極を共通に束ね、かつ前記半導体積層体に設けられたヴィアホールを通して前記半導体積層体の裏面導電部に接続される。前記ドレイン端子電極が束ねるグループ（セルの組み合わせ）と、前記ゲートバスラインが束ねるグループ（セルの組み合わせ）と、が異なるように、前記ドレイン端子電極および前記ゲートバスラインがそれぞれ分割される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態にかかる半導体装置の模式平面図である。
【図２】図２（ａ）は第１実施形態にかかる半導体装置の構成図、図２（ｂ）はその等価回路図、である。
【図３】図３（ａ）は電界効果トランジスタの単位セルの模式平面図、図３（ｂ）はＡ−Ａ線に沿った模式断面図、である。
【図４】第１比較例にかかる半導体装置の模式平面図である。
【図５】第１比較例にかかる半導体装置の構成図である。
【図６】第２比較例にかかる半導体装置の模式平面図である。
【図７】第２比較例にかかる半導体装置の構成図である。
【図８】第２の実施形態にかかる半導体装置の模式平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、第１実施形態にかかる半導体装置の模式平面図である。
また、図２（ａ）は第１実施形態にかかる半導体装置の構成図、図２（ｂ）はその等価回路図、である。
半導体装置５は、電界効果トランジスタ１０と、入力キャパシタ基板２０と、出力キャパシタ基板３０と、ボンディングワイヤＬＩ１〜ＬＩ８、ＬＧ１〜ＬＧ８、ＬＤ１〜ＬＤ８、ＬＯ１〜ＬＯ８、を有する。半導体装置５は、入力中継基板４０と、出力中継基板５０と、をさらに有してもよい。
【００１０】
電界効果トランジスタ１０において、半導体積層体に設けられたフィンガー電極により動作電流を制御するセルが複数個並列に配置される。入力キャパシタ基板２０は、高誘電体材料と、その上に設けられた入力導電部と、を有する。出力キャパシタ基板３０は、高誘電体材料と、その上に設けられた出力導電部と、を有する。
【００１１】
図３（ａ）は電界効果トランジスタの単位セルの模式平面図、図３（ｂ）はＡ−Ａ線に沿った模式断面図、である。
電界効果トランジスタ１０の単位セルＭは、電子供給層１４とチャネル層１２と基板１０とを含む半導体積層体１７と、半導体積層体１７の上に設けられたフィンガー電極２１３と、を有する。
【００１２】
それぞれのフィンガー電極２１３は、少なくとも２つのフィンガーゲート電極２３０と、それぞれのフィンガーゲート電極２３０を挟むように設けられたフィンガードレイン電極２５０およびフィンガーソース２４０電極と、を有する。
【００１３】
電界効果トランジスタ１０の単位セルは、ゲートバスライン２３１をさらに有することができる。ゲートバスライン２３１は、複数のフィンガーゲート電極２３０をグループごとに共通に束ねる。ゲート端子電極２３３には、ゲートバスライン２３１が接続される。ドレイン端子電極２５３は、複数のフィンガードレイン電極２５０をグループごとに共通に束ねて接続する。
【００１４】
ソース端子電極２４３は、複数のフィンガーソース電極２４０をグループごとに共通に束ね、かつ半導体積層体１７に設けられたヴィアホール２１２を通して、半導体積層体１７の裏面導電部９０に接続される。
【００１５】
図３（ｂ）に表すように、たとえば、基板１０はＳｉＣなどからなり、チャネル層１２はＧａＮからなり、電子供給層１４はＡｌＧａＮからなる。さらに、半導体積層体１７は、ソースコンタクト層２１５と、ドレインコンタクト層２１６と、を含んでもよい。
【００１６】
このような電界効果トランジスタをＨＥＭＴ（High  Electron  Mobility Transistor)とよぶことができる。ＧａＮは、高い飽和電子速度と絶縁破壊耐圧を有しており、マイクロ波帯以上の周波数において高出力増幅素子として用いることができる。
【００１７】
第１の実施形態では、１つのドレイン端子電極２５３が２つのセルの複数のフィンガードレイン電極を束ねる際のセルの組み合わせと、１つのゲートバスライン２３１が２つのセルのフィンガーゲート電極２３０を束ねる際のセルの組み合わせと、が異なるようにドレイン端子電極２５３およびゲートバスライン２３１を分割するスリットを配置する。図１では、ドレイン端子電極２５３が束ねるセルの組み合わせは、２つの隣接するセルの組み合わせを含む。また、ゲートバスライン２３１を束ねるセルの組み合わせは、２つの隣接する２つの組み合わせを含む。ドレイン端子電極２５３のスリットＳ３の位置と、ゲートバスライン２３１のスリットＳ１の位置とは、互い違い（ジグザグ）である。
【００１８】
たとえば、ゲートバスライン２３１は、セルＭ１およびセルＭ２、セルＭ３およびセルＭ４、セルＭ５およびセルＭ６、セルＭ７およびセルＭ８、のフィンガーゲート電極２３０をそれぞれ束ねる。他方、ドレイン端子電極２５３は、セルＭ１、セルＭ２およびセルＭ３、セルＭ４およびセルＭ５、セルＭ６およびセルＭ７、セルＭ８、のフィンガードレイン電極２５０をそれぞれ束ねる。すなわち、スリットＳ１とスリットＳ３の位置が互い違いであるため、電界効果トランジスタ１０上で２つのセルを束ねているにもかかわらず、電界効果トランジスタ１０上でループが形成されない。
【００１９】
図２（ａ）は第１実施形態の半導体装置の構成を詳細に説明する図、図２（ｂ）はその等価回路図、である。
入力キャパシタ基板２０の導電領域２１〜２４の間には抵抗Ｒ２５、Ｒ２６、Ｒ２７が設けられる。抵抗Ｒ２５は、ループを構成するセルＭ１、Ｍ２と、セルＭ３、Ｍ４と、の間のアイソレーション抵抗として作用する。抵抗Ｒ２６は、ループを構成するセルＭ１〜Ｍ４とセルＭ５〜Ｍ８との間のアイソレーション抵抗として作用する。抵抗Ｒ２７は、ループを構成するセルＭ５、Ｍ６と、セルＭ７、Ｍ８との間のアイソレーション抵抗として作用する。さらに、出力キャパシタ基板３０の導電領域３１〜３５の間には抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４が設けられる。
【００２０】
また、出力中継基板５０はスリットＳ４などで分割された２つの導電領域５１、５２を有する。抵抗Ｒ５１は、２つの導電領域５１、５２にそれぞれ接続される。
【００２１】
次に、オッドモード発振について説明する。高出力化のためにセルを並列に配置する場合、並列セルがセル間で逆位相となると、オッドモード発振を生じることがある。たとえば、２つのセル間で位相が１８０°異なると、２つのセルの接続点は接地と等価になり、ループの外にある回路は負荷として見えなくなる。すなわち、２つのセル間でループが形成され特定の周波数で望ましくない発振を生じる可能性がある。
【００２２】
図２において、主なループとしてＬＰ１〜ＬＰ４が考えられる。たとえば、ループＬＰ１は、入力中継基板４０の導電領域４１とドレイン端子電極２５３の導電領域２５３ｂとを接続点とし、入力中継基板４０の導電領域４１、ボンディングワイヤＬＩ２、入力キャパシタ基板２０の導電領域２１、ボンディングワイヤＬＧ２、ゲート端子電極２３３ｂ、ゲートバスライン２３１ａ、セルＭ２、ドレイン端子電極２５３の導電領域２５３ｂ、セルＭ３、ゲートバスライン２３１ｂ、ゲート端子電極２３３ｃ、ボンディングワイヤＬＧ３、入力キャパシタ基板２０の導電領域２２、ボンディングワイヤＬＩ３、および入力抵抗Ｒ２５を含む。この場合、入力抵抗Ｒ２５によりオッドモード発振が抑制される。
【００２３】
また、ループＬＰ２は、ゲートバスライン２３１ａと出力中継基板５０の導電領域５１とを接続点とし、ゲートバスライン２３１ａ、セルＭ１、ボンディングワイヤＬＤ１、出力キャパシタ基板３０の導電領域３１、ボンディングワイヤＬＯ１、出力中継基板５０の導電領域５１、ボンディングワイヤＬＯ２、出力キャパシタ基板３０の導電領域３２、ボンディングワイヤＬＤ２、抵抗Ｒ３１およびセルＭ２を含む。同様に、隣接するセル（Ｍ３とＭ４、Ｍ５とＭ６、Ｍ７とＭ８）の間でもループＬＰ２が形成される。この場合、出力キャパシタ基板３０の導電領域３１、３２にそれぞれ接続された抵抗Ｒ３１によりオッドモード発振が抑制される。
【００２４】
ループＬＰ３は、入力キャパシタ基板２０の導電領域２３と出力中継基板５０の導電部５２とを接続点とし、入力キャパシタ基板２０の導電領域２３、導電領域２２、ボンディングワイヤＬＧ４、セルＭ４、ボンディングワイヤＬＤ４、出力キャパシタ基板３０の導電領域３３、ボンディングワイヤＬＯ５、出力中継基板５０の導電部５２、ボンディングワイヤＬＯ６、出力キャパシタ基板３０の導電領域３４、ボンディングワイヤＬＤ７、セルＭ７、ボンディングワイヤＬＧ７、入力キャパシタ基板２０の導電領域２４を含む。この場合、抵抗Ｒ２６、Ｒ２７、Ｒ３３によりオッドモード発振がさらに抑制される。
【００２５】
ループＬＰ４は、入力中継基板４０の導電領域４１と出力中継基板５０の導電部５２とを接続点とし、入力中継基板４０の導電領域４１、ボンディングワイヤＬＩ５、入力キャパシタ基板２０の導電領域２３、ボンディングワイヤＬＧ５、セルＭ５、ボンディングワイヤＬＤ５、出力キャパシタ基板３０の導電領域３３、ボンディングワイヤＬＯ５、出力中継基板５０の導電部５２、ボンディングワイヤＬＯ８、出力キャパシタ基板３０の導電領域３５、ボンディングワイヤＬＤ８、セルＭ８、ボンディングワイヤＬＧ８、入力キャパシタ基板２０の導電領域２４、ボンディングワイヤＬＩ８を含む。この場合、抵抗Ｒ２７、Ｒ３３、Ｒ３４によりオッドモード発振がさらに抑制される。
【００２６】
なお、オッドモード発振の定在波の電圧振幅が大きくなるポイント（腹）同士を抵抗で接続すると、オッドモード発振を効果的に抑制できる。
【００２７】
半導体装置５が実装部材（図示せず）上に配置され、出力中継基板５０の導電領域５１、５２から外部端子に接続されると、他のループが生じる場合がある。この場合、導電領域５１、５２とにそれぞれ接続された抵抗Ｒ５１によりオッドモードがさらに抑制される。
【００２８】
たとえば、比誘電体率を１４０などの高誘電体材料を用いると、図２（ｂ）に表すように、入力キャパシタ基板２０に設けられた導電領域と接地との間に入力キャパシタＣＩが形成され、出力キャパシタ基板３０に設けられた導電領域と接地との間に出力キャパシタＣＯが形成される。入力側の整合回路は、入力中継基板４０との間のボンディングワイヤＬＩと、入力キャパシタＣＩと、ゲート端子電極２３３との間のボンディングワイヤＬＧと、からなるＴ型回路で構成できる。
【００２９】
また、出力側の整合回路は、ドレイン端子電極２５３との間のボンディングワイヤＬＤと、出力キャパシタンスＣＯと、出力中継基板５０との間のボンディングワイヤＬＯと、からなるＴ型回路で構成できる。
【００３０】
図４は、第１比較例にかかる半導体装置の模式平面図である。
また、図５は第１比較例にかかる半導体装置の構成図である。
半導体装置１０５は、電界効果トランジスタ１１０と、入力キャパシタ基板１２０と、出力キャパシタ基板１３０と、ボンディングワイヤＬＩ１〜ＬＩ８、ＬＧ１〜ＬＧ８、ＬＤ１〜ＬＤ８、ＬＯ１〜ＬＯ４、を有する。半導体装置１０５は、入力中継基板１４０と、出力中継基板１５０と、をさらに有してもよい。
【００３１】
電界効果トランジスタ１１０において、ゲートバスライン３３１はセルＭＭ１〜ＭＭ８ごとに８分割され、１つのセルのゲートフィンガー電極のみを束ねる。８分割されたゲートバスライン３３１は、７つの抵抗Ｒ１０１〜Ｒ１０７によりそれぞれ接続される。また、ドレイン端子電極３５３はセルＭＭ１〜ＭＭ８ごとに８分割され、１つのセルのドレインフィンガー電極のみを束ねるが、電界効果トランジスタ１０上でいかなる他のセルも束ねていない。セルＭＭ１と、セルＭＭ２と、を含むループＬＰ１１は、入力キャパシタ基板１２０の導電領域１２１、１２２と出力キャパシタ基板１３０の導電領域とを接続点として形成される。この場合、電界効果トランジスタ１０上のゲートバスライン間に設けられた抵抗Ｒ１０１によりオッドモードがさらに抑制される。
【００３２】
また、セルＭＭ５とセルＭＭ８を含むループＬＰ１２は、入力キャパシタ基板１２０の導電領域と出力キャパシタ基板１３０の導電領域とを接続点として形成される。この場合、電界効果トランジスタ１０上のゲートバスライン間に設けられた抵抗Ｒ１０６によりオッドモード発振が抑制される。電界効果トランジスタ１０上でいかなるセルも束ねていないので、合成損失が生じ、利得、出力、電力付加効率が低下する。また、電界効果トランジスタ１０上で発生したオッドモードごとにアイソレーション抵抗を形成する必要があるので、発生したオッドモード発振の周波数、ループによって電界効果トランジスタ１０を作り分けなければならない。
【００３３】
図６は、第２比較例にかかる半導体装置の模式平面図である。
また、図７は第２比較例にかかる半導体装置の構成図である。
半導体装置１０５は、電界効果トランジスタ１１０と、入力キャパシタ基板１２０と、出力キャパシタ基板１３０と、ボンディングワイヤと、を有する。半導体装置１０５は、入力中継基板１４０と、出力中継基板１５０と、をさらに有してもよい。
【００３４】
電界効果トランジスタ１１０において、ドレイン端子電極３５３は連続している。ループＬＰ１５は、隣接する２つのセルを含み、入力キャパシタ基板１２０の導電部と、ドレイン端子電極３５３と、を接続点として形成される。この場合、電界効果トランジスタ１０上のゲートバスライン間に設けられた抵抗Ｒ１０１によりオッドモード発振が抑制される。またループＬＰ１６は、たとえば、セルＭＭ５とセルＭＭ８を含み、入力キャパシタ基板１２０の導電領域と、ドレイン端子電極３５３と、を接続点として形成される。この場合、電界効果トランジスタ１０上のゲートバスライン間に設けられた抵抗Ｒ１０６によりオッドモード発振が抑制される。電界効果トランジスタ１０上にアイソレーション抵抗を形成する必要があり、発生したオッドモード発振の周波数、ループによって電界効果トランジスタ１０を作り分けなければならない。
【００３５】
これに対して、図１、２に表す第１の実施形態にかかる半導体装置において、アイソレーション抵抗Ｒ２５〜Ｒ２７は、電界効果トランジスタ１０外部の回路基板上に形成され、アイソレーション抵抗を電界効果トランジスタ１０上に内蔵されないため、オッドモード発振が生じた場合でも、電界効果トランジスタは共通部品として使える。
【００３６】
図８は第２の実施形態にかかる半導体装置の模式平面図である。
半導体装置６は、半導体積層体１７と、複数のフィンガー電極と、ゲートバスライン２３１ａ、２３１ｂ、２３１ｃ、２３１ｄと、ゲート端子電極２３３ａ、２３３ｂ、２３３ｃ、２３３ｄ、２３３ｅ、２３３ｆ、２３３ｇ、２３３ｈと、ドレイン端子電極２５３ａ、２５３ｂ、２５３ｃ、２５３ｄ、２５３ｅ、と、ソース端子電極（ビアホールにより接地、図示せず）と、抵抗Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４と、抵抗Ｒ２５、Ｒ２６、Ｒ２７と、入力伝送線路５４０と、出力伝送線路５６０と、を有する。第２の実施形態にかかる半導体装置６は、ＭＭＩＣ（Microwave  Monolythic  Integrated  Circuit)化増幅器などと呼ぶことができる。
【００３７】
フィンガー電極は、少なくとも２つのフィンガーゲート電極と、それぞれのフィンガーゲート電極を挟むように設けられたフィンガードレイン電極およびフィンガーソース電極と、を有し、それぞれのセルを構成する。
【００３８】
ゲート端子電極２３３ａ〜２３３ｈは、セルＭ１〜Ｍ８のゲートバスラインにそれぞれ接続される。セルＭ１とＭ２のゲートバスラインは短絡され１つのゲートバスライン２３１ａを形成し、セルＭ１とＭ２の複数のフィンガーゲート電極２３０をグループとして共通に束ねる。同様に、ゲートバスライン２３１ｂ〜２３１ｄは、複数のフィンガーゲート電極２３０をグループごとに共通に束ねるドレイン端子電極２５３ａ〜２５３ｅは、複数のフィンガードレイン電極２５０をグループごとに共通に束ねる。
【００３９】
ソース端子電極は、半導体積層体に設けられたヴィアホールを通して、半導体積層体の裏面導電部に接続される。ドレイン端子電極２５３が束ねるグループ（セルの組み合わせ）と、ゲートバスライン２３１が束ねるグループ（セルの組み合わせ）と、は異なる。
【００４０】
入力伝送線路５４０は、ゲート端子電極２３３ａ〜２３３ｈにそれぞれ接続され、入力信号を分岐する。本図において、入力伝送線路５４０は、入力端子から２分岐される伝送線路５４５、５４６と、伝送線路５４５から２分岐される伝送線路５４１、５４２と、伝送線路５４６から２分岐される伝送線路５４３、５４４と、などを含む。たとえば、伝送線路５４１は、さらに２分岐されて、セルＭ１、Ｍ２のゲート端子電極２３３ａ、２３３ｂに接続される。入力端子からそれぞれのセルまでは、電気長を等しくする。
【００４１】
出力伝送線路５６０は、ドレイン端子電極２５３の分割されたそれぞれの領域と接続され、電界効果トランジスタ１０の出力を合成する。出力伝送線路５６０は、２合成伝送線路を３段含み、出力端子に接続される。それぞれのセルから出力端子までの電気長を等しくする。
【００４２】
抵抗Ｒ２５は、ゲート端子電極２３３ｂと２３３ｃとにそれぞれ接続される。抵抗Ｒ２６は、ゲート端子電極２３３ｄと２３３ｅとにそれぞれ接続される。抵抗Ｒ２７は、ゲート端子電極２３３ｆと２３３ｇとの間にそれぞれ接続される。
【００４３】
本実施例におけるＭＭＩＣにおいても複数のループが形成されるが、抵抗Ｒ３１は、ドレイン端子電極２５３ａと２５３ｂとの間に接続される。（第１の）抵抗Ｒ３２は、ドレイン端子電極２５３ｂと２５３ｃとの間に接続される。抵抗Ｒ３４は、ドレイン端子電極２５３ｄと２５３ｅとの間に接続される。
【００４４】
また、入力伝送線路５４０および出力伝送線路５６０のうちの少なくともいずれかは、４分の１波長インピーダンス変換器を含むことができる。４分の１インピーダンス変換器は、分布定数からなる整合回路として動作する。
【００４５】
なお、電界効果トランジスタ６は、二次元電子ガスによるチャネル形成領域をメサ状に残し他の領域を除去するか、または電界効果トランジスタ６の外部をイオン注入などにより素子分離領域とする。
【００４６】
第２の実施形態にかかる半導体装置６では、２つのセルをセル端面で接続するので、セル間のアンバランスが低減され、出力合成効率を高めることができる。
【００４７】
本実施形態にかかる電界効果トランジスタおよび半導体装置は、レーダー装置や通信機器に広く用いることができる。
【００４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４９】
５、６  半導体装置、１０  電界効果トランジスタ、１７  半導体積層体、２０  入力キャパシタ基板、３０  出力キャパシタ基板、５４０、５４１、５４２、５４３、５４４、５４５、５４６  入力伝送線路、５６０、５６１、５６２、５６３、５６４、５６５、５６６、５６７、５６８、５６９、５７０、５７１、５７２、５７３、５７４  出力伝送線路、９０  裏面導電部、２１２  ヴィアホール、２１３  フィンガー電極、２３０  フィンガーゲート電極、２４０  フィンガーソース電極、２５０  フィンガードレイン電極、２３１  ゲートバスライン、２３３  ゲート端子電極、２４３  ソース端子電極、２５３  ドレイン端子電極、Ｓ１、Ｓ２、Ｓ３、Ｓ４  スリット、ＬＩ１〜ＬＩ８  入力ボンディングワイヤ、ＬＧ１〜ＬＧ８  ゲートボンディングワイヤ。ＬＤ１〜ＬＤ８  ドレインボンディングワイヤ、ＬＯ１〜ＬＯ８  出力ボンディングワイヤ、Ｍ１〜Ｍ８  セル、Ｒ２５〜２７  抵抗、Ｒ３１〜３４、Ｒ５１  抵抗
【図２】
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【図５】
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【図７】
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【図８】
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【図１】
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【図３】
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【図４】
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【図６】
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