(57)【要約】【課題】  画素回路領域および周辺回路領域のそれぞれの特性の向上を両立する。【解決手段】  画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置であって、画素回路領域および周辺回路領域には、半導体層の素子部を画定する、絶縁体で構成された素子分離部が設けられており、画素回路領域の素子分離部の水素濃度が、周辺回路領域の素子分離部の水素濃度の１０倍以上である。【選択図】  図２
2016219550.tif 000002
【特許請求の範囲】
【請求項１】
画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置であって、
前記画素回路領域および前記周辺回路領域には、前記半導体層の素子部を画定する、絶縁体で構成された素子分離部が設けられており、
前記画素回路領域の前記素子分離部の水素濃度が、前記周辺回路領域の前記素子分離部の水素濃度の１０倍以上であることを特徴とする撮像装置。
【請求項２】
画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置であって、
前記画素回路領域および前記周辺回路領域には、前記半導体層の素子部を画定する、絶縁体で構成された素子分離部が設けられており、
前記周辺回路領域に配されたＭＩＳトランジスタのゲート絶縁膜は、酸化シリコン換算の膜厚が３５Å以下であり、
前記画素回路領域の前記素子分離部の水素濃度が、前記周辺回路領域の前記素子分離部の水素濃度より高いことを特徴とする撮像装置。
【請求項３】
画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置であって、
前記画素回路領域および前記周辺回路領域には、前記半導体層の素子部を画定する、絶縁体で構成された素子分離部が設けられており、
前記画素回路領域において、前記半導体層の上には、水素を含有するパッシベーション膜と、前記パッシベーション膜と前記半導体層との間に位置する第１配線と、前記第１配線と前記パッシベーション膜との間に位置する第２配線と、が設けられており、
前記第１配線および前記第２配線は、アルミニウムからなる導電部と、窒化チタンおよびチタンの少なくとも一方からなるバリアメタル部と、を有し、
前記画素回路領域の前記素子分離部の水素濃度が、前記周辺回路領域の前記素子分離部の水素濃度より高いことを特徴とする撮像装置。
【請求項４】
前記画素回路領域の前記素子分離部の水素濃度が、前記周辺回路領域の前記素子分離部の水素濃度の１０倍以上である、請求項２または３に記載の撮像装置。
【請求項５】
前記画素回路領域における前記素子分離部の面積占有率をＯＡ、前記周辺回路領域における前記素子分離部の面積占有率をＯＢ、前記画素回路領域の前記素子分離部の前記水素濃度をＣＡ、前記周辺回路領域の前記素子分離部の水素濃度をＣＢとして、ＯＡ＜ＯＢかつＣＡ×ＯＡ＞ＣＢ×ＯＢを満たす、請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記画素回路領域には、前記半導体層の上に位置する層間絶縁膜と、前記層間絶縁膜と前記素子分離部との間に位置する窒化シリコン層と、が設けられている、請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
前記窒化シリコン層は、前記画素回路領域の光電変換部および増幅トランジスタを覆う、請求項６に記載の撮像装置。
【請求項８】
前記画素回路領域には、前記半導体層に接続されたコンタクトプラグが設けられており、前記コンタクトプラグは前記層間絶縁膜および前記窒化シリコン層を貫通する、請求項６または７に記載の撮像装置。
【請求項９】
前記画素回路領域には、光電変換部が遮光部材で遮光された遮光画素が設けられており、前記遮光部材は、水素を含有するパッシベーション膜で覆われている、請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記周辺回路領域に配されたＭＩＳトランジスタはコバルトシリサイド領域またはニッケルシリサイド領域を有し、前記画素回路領域に配されたＭＩＳトランジスタはコバルトシリサイド領域およびニッケルシリサイド領域を有さない、請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
前記画素回路領域に配されたＭＩＳトランジスタのゲート絶縁膜は、前記周辺回路領域に配されたＭＩＳトランジスタのゲート絶縁膜よりも厚い、請求項１乃至１０のいずれか１項に記載の撮像装置。
【請求項１２】
請求項１乃至１１のいずれか１項に記載の撮像装置と、
前記撮像装置を制御する制御装置、前記撮像装置から得られた信号を処理する処理装置、前記撮像装置から得られた画像を表示する表示装置および前記撮像装置から得られた画像を記憶する記憶装置の少なくともいずれかと、を備える撮像システム。
【請求項１３】
画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置の製造方法であって、
前記画素回路領域および前記周辺回路領域において、絶縁体で構成された素子分離部で画定された素子部を有する半導体層を用意する工程と、
前記半導体層の上に、前記周辺回路領域の前記素子分離部に重なり、前記画素回路領域の前記素子分離部の少なくとも一部に重ならない部材を形成する工程と、
前記部材をマスクとして、前記画素回路領域の前記素子分離部に、加速した水素イオンを注入する工程と、を有することを特徴とする撮像装置の製造方法。
【請求項１４】
前記注入する工程の後に前記部材を除去する、請求項１３に記載の撮像装置の製造方法。
【請求項１５】
前記注入する工程では前記画素回路領域の前記素子分離部の上および前記画素回路領域の光電変換部の上に窒化シリコン層が位置している請求項１２または１３に記載の撮像装置の製造方法。
【請求項１６】
前記注入する工程では前記画素回路領域の増幅トランジスタの上に前記窒化シリコン層が位置している、請求項１３乃至１５のいずれか１項に記載の撮像装置の製造方法。
【請求項１７】
前記注入する工程の前に周辺回路領域のトランジスタにシリサイド領域を形成する工程を有し、前記注入する工程の後に前記画素回路領域を覆うパッシベーション膜を形成する工程を有する、請求項１３乃至１６のいずれか１項に記載の撮像装置の製造方法。
【請求項１８】
前記注入する工程の前に前記半導体層に接続するコンタクトプラグを形成する工程を有し、前記注入する工程の後に配線を形成する工程を有する、請求項１３乃至１７のいずれか１項に記載の撮像装置の製造方法。
【請求項１９】
前記注入する工程の前に前記半導体層の温度が６００℃を超える工程を有し、前記注入する工程の後に前記半導体層の温度が６００℃を超える工程を有しない、請求項１３乃至１８のいずれか１項に記載の撮像装置の製造方法。
【請求項２０】
前記注入する工程では前記画素回路領域の光電変換部の上に窒化シリコン層が位置しており、前記窒化シリコン層は前記画素回路領域の前記素子分離部の少なくとも一部に重ならず、
前記注入する工程の後に前記半導体層の温度が４５０℃を超える工程を有しない、請求項１３乃至１９のいずれか１項に記載の撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路領域および周辺回路領域を有する撮像装置に関する。
【背景技術】
【０００２】
撮像装置は、画素回路領域および周辺回路領域が単一の半導体層に設けられたモノリシックな半導体デバイスで構成される。画素回路領域と周辺回路領域の特性を向上する上で、画素回路領域と周辺回路領域とでは求められる要件が異なっている。具体的には、画素回路領域では画素回路のノイズの低減が求められる一方、周辺回路領域では周辺回路の信頼性の向上が求められる。画素回路領域におけるノイズの低減には、半導体層の表面のダングリングボンドを水素で終端することが有効であることが知られている。一方、周辺回路領域において、水素の存在は周辺回路の信頼性を低下させる一因になり得る。従って、画素回路領域および周辺回路領域のそれぞれの特性の向上を両立する必要がある。
【０００３】
特許文献１には画素部と周辺回路部を有する固体撮像素子において、水素供給源となるパッシベーション膜が、画素部上と周辺回路部上とで異なる残留水素量に設定されていることが開示されている。これにより、周辺回路部での微細トランジスタの閾値経時変動に関する信頼性を確保すると共に、画素部表面における暗電圧を良好に低減することができる、としている。ここで、特許文献１の画素部、周辺回路部は、上述した撮像装置における画素回路領域、周辺回路領域に相当する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１８８０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術を検討したところ、撮像装置内における半導体層への水素の供給について、検討が十分ではないことが分かった。撮像装置において、パッシベーション膜から半導体層までの水素供給経路に配線や絶縁膜があると、これらがパッシベーション膜から拡散してきた水素の半導体層への供給を制限し得るからである。そのため、パッシベーション膜の残留水素量を画素回路領域と周辺回路領域とで異ならせても、半導体層に供給される水素量を、画素回路領域と周辺回路領域とで大きく異ならせることが困難である。その結果、画素回路領域および周辺回路領域のそれぞれの特性の向上を両立することができなくなる。
【０００６】
そこで本発明は、画素回路領域および周辺回路領域のそれぞれの特性の向上を両立する上で有利な技術を提供供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための手段は、画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置であって、前記画素回路領域および前記周辺回路領域には、前記半導体層の素子部を画定する、絶縁体で構成された素子分離部が設けられており、前記画素回路領域の前記素子分離部の水素濃度が、前記周辺回路領域の前記素子分離部の水素濃度の１０倍以上であることを特徴とする。
【０００８】
また、上記課題を解決するための手段は、画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置であって、前記画素回路領域および前記周辺回路領域には、前記半導体層の素子部を画定する、絶縁体で構成された素子分離部が設けられており、前記周辺回路領域に配されたＭＩＳトランジスタのゲート絶縁膜は、酸化シリコン換算の膜厚が３５Å以下であり、前記画素回路領域の前記素子分離部の水素濃度が、前記周辺回路領域の前記素子分離部の水素濃度より高いことを特徴とする。
【０００９】
また、上記課題を解決するための手段は、画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置であって、前記画素回路領域および前記周辺回路領域には、前記半導体層の素子部を画定する、絶縁体で構成された素子分離部が設けられており、前記画素回路領域において、前記半導体層の上には、水素を含有するパッシベーション膜と、前記パッシベーション膜と前記半導体層との間に位置する第１配線と、前記第１配線と前記パッシベーション膜との間に位置する第２配線と、が設けられており、前記第１配線および前記第２配線は、アルミニウム層と、窒化チタンおよびチタンの少なくとも一方からなるバリアメタル部と、を有し、前記画素回路領域の前記素子分離部の水素濃度が、前記周辺回路領域の前記素子分離部の水素濃度より高いことを特徴とする。
【００１０】
また、上記課題を解決するための手段は、画素回路領域および周辺回路領域を構成する半導体層を備える撮像装置の製造方法であって、前記画素回路領域および前記周辺回路領域において、絶縁体で構成された素子分離部で画定された素子部を有する半導体層を用意する工程と、前記半導体層の上に、前記周辺回路領域の前記素子分離部に重なり、前記画素回路領域の前記素子分離部の少なくとも一部に重ならない部材を形成する工程と、前記部材をマスクとして、前記画素回路領域の前記素子分離部に、加速した水素イオンを注入する工程と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、画素回路領域および周辺回路領域のそれぞれの特性の向上を両立することができる。
【図面の簡単な説明】
【００１２】
【図１】撮像装置を説明するための模式図。
【図２】撮像装置を説明するための模式図。
【図３】撮像装置を説明するための模式図。
【図４】撮像装置の製造方法を説明するための模式図。
【図５】撮像装置の製造方法を説明するための模式図。
【図６】撮像装置の製造方法を説明するための模式図。
【図７】撮像装置の製造方法を説明するための模式図。
【発明を実施するための形態】
【００１３】
本発明者は、半導体層の表面近傍に配置される、素子分離部の絶縁体を水素供給源として用いるという着想に至った。その上で、素子分離部の絶縁体中の水素濃度を、周辺回路領域よりも画素回路領域で高くするという解決手段を見出した。これにより、画素回路領域および周辺回路領域のそれぞれの特性の向上を両立することができる。
【００１４】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【００１５】
図１（ａ）に撮像装置の全部または一部を成す撮像デバイスＩＣの概要を示す。撮像デバイスＩＣは集積回路を有する半導体デバイスであり、撮像装置は半導体装置である。半導体デバイスは半導体ウエハをダイシングすることで得られる半導体チップで有り得る。
【００１６】
撮像デバイスＩＣは基板１上に画素回路領域２と周辺回路領域３とを有する。画素回路領域２には画素回路ＰＸＣが行列状に配列されている。周辺回路領域３には周辺回路が配されている。図１（ａ）において、画素回路領域２は１点鎖線で囲まれた領域である。画素回路領域２には、有効画素を成す画素回路を少なくとも含み、基準信号を得るための画素回路や、焦点検出信号を得るための画素回路を含みうる。有効画素を成す画素回路が焦点検出信号を得るための画素回路を兼ねていてもよい。
【００１７】
図１（ａ）において、周辺回路領域３は１点鎖線と２点鎖線の間の領域であり、画素回路領域２を囲んでいる。周辺回路領域３に配された周辺回路は、例えば、信号処理部４０と出力部５０と駆動部６０とを含む。信号処理部４０は、画素回路ＰＸＣの列に対応して画素回路ＰＸＣからの信号を処理する。本例の信号処理部４０は、複数の列アンプを有する増幅回路４１と、複数の列ＡＤコンバータを有する変換回路４２と、変換回路４２からの出力を選択して出力部５０へ出力するための水平走査回路４３を含む。本例の駆動部６０は、画素回路ＰＸＣの行に対応して画素回路ＰＸＣを駆動する垂直走査回路６１、水平走査回路４３や垂直走査回路６１の動作タイミングを制御するためのタイミング生成回路６２を含む。
【００１８】
図１（ｂ）に画素回路ＰＸＣの回路構成の一例を示す。画素回路ＰＸＣは、光電変換部ＰＤ、転送ゲートＴＸ、電荷検出部ＦＤ、増幅トランジスタＳＦ、リセットトランジスタＲＳ、選択トランジスタＳＬを有する。光電変換部ＰＤをソース、転送ゲートＴＸをゲート、電荷検出部ＦＤをドレインとしたトランジスタを転送トランジスタと称する。増幅トランジスタＳＦ、選択トランジスタＳＬおよびリセットトランジスタＲＳを画素トランジスタＰＸと総称する。本例では転送トランジスタおよび画素トランジスタＰＸは全てＮ型のＭＩＳトランジスタである。しかし、画素回路ＰＸＣを、Ｎ型のＭＩＳトランジスタとＰ型のＭＩＳトランジスタの両方で構成することもできるし、Ｐ型のＭＩＳトランジスタのみで構成することもできる。また、画素回路ＰＸＣを構成するトランジスタの少なくとも１つは、ＭＩＳトランジスタ以外のトランジスタ、例えば接合型電界効果トランジスタ（ＪＦＥＴ）やバイポーラトランジスタであってもよい。なお、ここでいうＭＩＳトランジスタは絶縁ゲート型の電界効果トランジスタと同義であり、そのゲート絶縁膜の材料は純粋な酸化シリコンに限定されることない。ゲート絶縁膜の材料は窒化シリコンであってもよいし、窒素を含有した酸化シリコンでもよし、酸化ハフニウム等のｌｏｗ−ｋ材料であってもよい。
【００１９】
転送ゲートＴＸは、光電変換部ＰＤで生成された信号電荷を電荷検出部ＦＤに転送する。増幅トランジスタＳＦのゲートに電荷検出部ＦＤが接続され、増幅トランジスタＳＦに電源線ＶＤＤが接続され、増幅トランジスタＳＦに出力線ＯＵＴが接続されている。増幅トランジスタＳＦはソースフォロワ回路を構成しており、電荷検出部ＦＤの電位に応じた信号を出力線ＯＵＴに出力する。選択トランジスタＳＬは画素回路ＰＸＣからの出力のＯＮ／ＯＦＦを切替え、リセットトランジスタＲＳは電荷検出部ＦＤの電位をリセット電位にリセットする。本例では、電源線ＶＤＤから供給される電位をリセット電位に用いている。転送ゲートＴＸ、増幅トランジスタＳＦ、リセットトランジスタＲＳに加えて、電荷検出部ＦＤの容量を切替えるスイッチ部を含むことができる。また、画素回路ＰＸＣの列毎に配された信号処理回路の機能の一部を、画素回路ＰＸＣに組み込んでもよい。
【００２０】
図１（ｃ）に撮像装置ＩＳを用いて構築された撮像システムＳＹＳの構成の一例を示す。撮像システムＳＹＳは、カメラや撮影機能を有する情報端末である。撮像装置ＩＳは撮像デバイスＩＣを収容するパッケージＰＫＧをさらに備えることもできる。パッケージＰＫＧは、撮像デバイスＩＣが固定された基体と、撮像デバイスＩＣに対向する蓋体と、基体に設けられた端子と撮像デバイスＩＣに設けられた端子とを接続する接続部材と、を含みうる。撮像装置ＩＳは共通のパッケージＰＫＧに複数の撮像デバイスＩＣを並べて搭載することもできる。また、撮像装置ＩＳは共通のパッケージＰＫＧに撮像デバイスＩＣと他の半導体デバイスＩＣとを重ねて搭載することもできる。
【００２１】
撮像システムＳＹＳは、撮像装置ＩＳに結像する光学系ＯＵを備え得る。また、撮像システムＳＹＳは、撮像装置ＩＳを制御する制御装置ＣＵ、撮像装置ＩＳから得られた信号を処理する処理装置ＰＵ、撮像装置ＩＳから得られた画像を表示する表示装置ＤＵ、撮像装置ＩＳから得られた画像を記憶する記憶装置ＭＵの少なくともいずれかを備え得る。
【００２２】
図２は、第１の実施形態に係る撮像装置ＩＳにおいて、図１（ａ）における画素回路領域２の１つの画素回路ＰＸＣの一部の断面構造と、周辺回路領域３の周辺回路の一部の断面構造と、を示している。
【００２３】
撮像装置ＩＳは、画素回路領域２および周辺回路領域３を構成する半導体層１００を備える。典型的な半導体層１００は単結晶シリコン層である。半導体層１００は基板１の上に配されたエピタキシャル層であってもよいし、バルクシリコンの内部に形成された不純物層であってもよいし、層間絶縁膜を介して基板１に支持された半導体層であってもよい。
【００２４】
画素回路領域２において、半導体層１００の素子部は、絶縁体で構成された素子分離部１０２で画定されている。素子部をアクティブ領域と呼ぶこともでき、素子分離部をフィールド領域と呼ぶこともできる。周辺回路領域３において、半導体層１００の素子部は、絶縁体で構成された素子分離部１０３で画定されている。絶縁体で構成された素子分離部１０２、１０３は、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有し得る。このほか、半導体層の表面上に堆積した絶縁体膜を素子分離用の絶縁体とし、その全部あるいは大部分を半導体層の表面から突出させた素子分離構造を用いてもよい。また、画素回路領域２の素子分離部１０２が周辺回路領域３の素子分離部１０３とは異なる構造を有していてもよい。例えば画素回路領域２の素子分離部１０２がＬＯＣＯＳ構造を有し、周辺回路領域３の素子分離部１０３がＳＴＩ構造を有することもできる。また、例えば画素回路領域２の素子分離部１０２の半導体層１００の表面に対する深さが、周辺回路領域３の素子分離部１０３の半導体層１００の表面に対する深さよりも大きくてもよい。本実施形態において、素子分離部１０２、１０３の絶縁体は主成分と水素を含む。典型的には、素子分離部１０２、１０３の絶縁体の主成分は酸化シリコンである。画素回路領域２に位置する素子分離部１０２の絶縁体中の水素濃度ＣＡは、周辺回路領域３に位置する素子分離部１０３の絶縁体中の水素濃度ＣＢよりも高い（ＣＢ＜ＣＡ）。画素回路領域２に位置する素子分離部１０２の絶縁体中の水素濃度ＣＡは、周辺回路領域３に位置する素子分離部１０３の絶縁体中の水素濃度ＣＢの１０倍以上で有ることが好ましい（１０×ＣＢ≦ＣＡ）。
【００２５】
撮像装置の製造過程では撮像デバイスＩＣに様々な欠陥が発生する。この欠陥としては半導体層１００中の点欠陥、半導体層１００と素子分離部１０２との界面に存在する界面準位が挙げられる。また、例えば、半導体層１００とゲート絶縁膜１１１、１１２との界面に存在する界面準位、ゲート絶縁膜１１１、１１２中の欠陥もが挙げられる。これらの欠陥はトランジスタの性能低下や画素回路領域で発生するノイズの増加を招く。画素回路領域２で発生するノイズは画質に直結する。よって、画素回路領域２では、水素供給量を増やすことで欠陥の水素終端を促進させる事が望ましい。一方、周辺回路領域３では、ＭＩＳトランジスタの信頼性確保に主点を置いた場合、水素供給量を制限することが望ましい。これは以下の理由による。撮像装置ＩＳでは、信号処理速度の高速化や低消費電力化への要求から、周辺回路領域３を構成するＭＩＳトランジスタの微細化が進展している。微細化の進展とともに、ホットキャリア耐性の低下やＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）といった、ＭＩＳトランジスタの信頼性低下が顕在化する。これらは水素が過剰に存在すると特性の劣化が促進される。ＣＢ＜ＣＡ、さらには、１０×ＣＢ≦ＣＡを満足することで、画素回路領域２および周辺回路領域３のそれぞれの特性の向上を両立することができる。
【００２６】
素子分離部１０２、１０３の絶縁体中の水素濃度は、ＳＩＭＳ分析により算出した値を採用できる。素子分離部１０２、１０３のＳＩＭ分析は、半導体層１００において素子分離部１０２、１０３やトランジスタが設けられた面（表面）とは反対側の面（裏面）から行うことができる。ＳＩＭＳ分析を半導体層１００と素子分離部１０２、１０３以外の層を全て除去した状態で半導体層１００の表面側から行うこともできる。以下、水素濃度ＣＡ，ＣＢの算出の方法を説明する。
【００２７】
図３（ａ）に画素回路領域２の素子部２０１と素子分離部１０２の配置パターンとＳＩＭＳによる分析領域２０２の概略を示す。分析領域２０２は１辺が数１０μｍ程度の矩形、または直径が数１０μｍ程度の円形の領域でありその面積をＳＣ（ｃｍ２）とする。画素回路領域２は数μｍ程度の画素回路のパターンが繰り返して配列されている。そのため、分析領域２０２には画素回路のパターンが数個から数１０個含まれる。この分析領域２０２についてＳＩＭＳ分析を実施して、分析領域２０２における水素密度ＤＡ（ａｔｏｍｓ／ｃｍ３）を算出する。なお、画素回路領域２では画素回路の繰り返しパターンなので、画素回路領域２内のどの領域でＳＩＭＳ分析を行っても分析領域２０２内の水素密度ＤＡはほぼ同じになる。なお、素子部２０１は水素の固溶限が低いシリコンからなり、一方で素子分離部１０２は水素の固溶限が高い、酸化シリコン等の絶縁体からなる。そのため、素子部２０１の水素濃度は素子分離部１０２の水素濃度と比較して無視できるほど低くなる。ここで水素密度ＤＡの分析領域２０２に素子部２０１と素子分離部１０２が含まれている点に着目すると、ＳＩＭＳ分析で得られた水素密度ＤＡは素子部２０１と素子分離部１０２とを含むＳＩＭＳの分析領域における平均的な水素密度であるといえる。そして、素子部２０１の水素濃度が素子分離部１０２の水素濃度と比較して無視できるほど低くなる。そのため、ＳＩＭＳ分析で得られた水素密度ＤＡは素子分離部１０２の水素濃度ＣＡと同等とはならない。それは、分析領域の全体に素子分離部１０２が存在するのではなく、分析領域には素子部２０１と素子分離部１０２とが混在しているからである。そこで、実際の素子分離部１０２の水素濃度ＣＡは以下のとおり算出する。まず、分析領域２０２における素子分離部１０２の面積占有率ＯＡを算出する。面積占有率の算出は、素子分離部１０２のレイアウト設計に用いたＣＡＤデータ等から算出できる。素子分離部１０２の面積占有率ＯＡは、分析領域２０２を平面視した際の素子分離部１０２の面積の総和ＳＡ（ｃｍ２）を分析領域２０２の面積ＳＣで割った値である（ＯＡ＝ＳＡ／ＳＣ）。素子分離部１０２の絶縁体中の水素濃度ＣＡは、分析領域２０２における水素密度ＤＡを素子分離部１０２の面積占有率ＯＡで割った値である（ＣＡ＝ＤＡ／ＯＡ）。面積占有率ＯＡは０より大きく１より小さい値であり、０．２〜０．６程度である。撮像装置ＩＳでは、光電変換部ＰＤの受光面積をより大きくするために、画素回路領域２の素子部は素子分離部１０２よりも大きく設定され、ＯＡは０．５以下でありうる。
【００２８】
図３（ｂ）に周辺回路領域３の素子部３０１と素子分離部１０３の配置パターンとＳＩＭＳによる分析領域２０３の概略を示す。同様のＳＩＭＳ分析を周辺回路領域３でも実施する。周辺回路領域３は画素回路領域２と異なり回路パターンはランダムである。そのため、ＳＩＭＳ分析を行う箇所に応じて分析領域中の素子分離部１０３の面積占有率が異なる。よって、周辺回路領域３で、画素回路領域２における分析領域２０２と幾何学的に合同な輪郭を有する複数の領域２０３ａ、２０３ｂについて、それぞれの領域２０３ａ、２０３ｂに含まれる素子分離部１０３の面積占有率を算出する。そして、得られた複数の面積占有率から素子分離部１０２の平均的な面積占有率ＯＢを算出する。面積占有率の算出は、素子分離部１０３のレイアウト設計に用いたＣＡＤデータ等から算出できる。面積占有率ＯＢは０より大きく１より小さい値であり、０．４〜０．８程度である。そして、平均的な面積占有率ＯＢを有し、画素回路領域２における分析領域２０２と合同な領域を周辺回路領域３の分析領域２０３として設定する。そして、この分析領域２０３に対してＳＩＭＳ分析を実施して、分析領域２０３における水素密度ＤＢ（ａｔｏｍｓ／ｃｍ３）を算出する。素子分離部１０３の絶縁体中の水素濃度ＣＢは、分析領域２０３における水素密度ＤＢを素子分離部１０３の面積占有率ＯＢで割った値である（ＣＢ＝ＤＢ／ＯＢ）。
【００２９】
撮像装置ＩＳでは、光電変換部ＰＤの受光面積をより大きくするために、画素回路領域２の素子部は素子分離部１０２よりも大きく設定される。そのため、画素回路領域２での素子分離部１０２の面積占有率ＯＡは周辺回路領域３での素子分離部１０３の面積占有率ＯＢよりも低い（ＯＡ＜ＯＢ）。一方、単位体積当たりで素子分離部から供給される水素量は周辺回路領域３よりも画素回路領域２で多いことが好ましい。画素回路領域２において単位体積当たりで素子分離部１０２から供給可能な水素量ＱＡは水素濃度ＣＡに面積占有率ＯＡを乗じた値に比例する（ＱＡ∝ＣＡ×ＯＡ）。同様に、周辺回路領域３において単位体積当たりで素子分離部１０３から供給可能な水素量ＱＢは水素濃度ＣＢに面積占有率ＯＢを乗じた値に比例する（ＱＢ∝ＣＢ×ＯＢ）。従って、ＱＢ＜ＱＡを満足することはＣＢ×ＯＢ＜ＣＡ×ＯＡを満足することを意味する。ＯＡ＜ＯＢとＣＢ×ＯＢ＜ＣＡ×ＯＡの両方を満足する上では、１０×ＣＢ≦ＣＡを満足することがより好ましい。なお、ＣＡ×ＯＡ＝ＤＡ、ＣＢ×ＯＢ＝ＤＢであることから、ＱＢ＜ＱＡを満足しているかどうかは、ＳＩＭＳ分析において、同じ形状の分析領域２０２と分析領域２０３とで検出された水素量を比較することで判断できる。
【００３０】
図１（ｂ）の光電変換部ＰＤはフォトダイオードであり、図２においてｎ型の不純物領域１０５とｐ型の不純物領域１０６で構成される。不純物領域１０５は信号電荷が蓄積される蓄積領域として機能する。さらに、このフォトダイオードは、不純物領域１０５と半導体層１００の表面との間にｐ型の不純物領域１０７を配することにより埋め込み構造を有している。
【００３１】
以下の説明では、画素回路において信号電荷として取り扱う電荷を多数キャリアとする導電型に一致する導電型を第一導電型とし、信号電荷として取り扱う電荷を少数キャリアとする導電型に一致する導電型を第二導電型とする。信号電荷として電子を用いる場合にはｎ型が第一導電型、ｐ型が第二導電型となり、信号電荷として正孔を用いる場合にはｎ型が第一導電型、ｐ型が第二導電型となる。
【００３２】
ｐ型の不純物領域１０６はウェル領域として機能する。不純物領域１０６は互いにｐ型の不純物濃度が異なる複数の不純物領域で構成され得る。光電変換部ＰＤの不純物領域１０５が配された第１の素子部には、転送ゲートＴＸを成すゲート電極１２１と電荷検出部ＦＤの浮遊拡散領域として機能する不純物領域１０４が配されている。第１の素子部から素子分離部１０２で分離された第２の素子部には、画素トランジスタＰＸのゲート電極１２２、ソース・ドレインを成す不純物領域１０９、コンタクトプラグ１３０との接続を成す不純物領域１２５が配されている。
【００３３】
周辺回路で使用されるＭＩＳトランジスタを周辺トランジスタＰＲと称する。周辺トランジスタＰＲのゲート絶縁膜１１３の膜厚は、画素回路で用いられる転送ゲートＴＸのゲート絶縁膜１１１や画素トランジスタＰＸのゲート絶縁膜１１２と比較して薄くすることが好ましい。画素回路における耐圧性と、周辺回路における高速性を両立するためである。例えば画素回路を３．３Ｖ系の駆動電圧とした場合、転送ゲートＴＸや画素トランジスタＰＸのゲート絶縁膜１１１、１１２の酸化シリコン換算の等価膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）は８０Å前後である。これに対して、周辺回路を１．３Ｖ系の駆動電圧とした場合、周辺トランジスタＰＲのゲート絶縁膜の酸化シリコン換算の等価膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）は３５Å以下である。このように、周辺回路のＭＩＳトランジスタのゲート絶縁膜１１３の膜厚が小さくなると、周辺回路領域３ではゲート電極１２３に含まれるボロンがゲート絶縁膜１１３を介して半導体層１００中へ拡散する現象が顕在化する。それによりＰＭＩＳトランジスタの閾値電圧が変動するという問題が発生する。これを抑制するために、窒素を添加した酸化シリコン膜をゲート絶縁膜として使用することができる。一般的に、窒素を添加した酸化シリコン膜を使用することでＰＭＩＳトランジスタの閾値変動は抑制されるが、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）の劣化が促進されうる。その結果、周辺トランジスタＰＲの信頼性が低下する。
【００３４】
周辺トランジスタＰＲの信頼性を向上するためには、周辺トランジスタＰＲへの水素供給量を減らすことが好ましい。上述したように、ＣＢ＜ＣＡさらには、１０×ＣＢ≦ＣＡを満たすようにすることで、画素回路領域および周辺回路領域のそれぞれの特性の向上を両立することができる。
【００３５】
配線１３２、１３５、１３８はアルミニウムからなる導電部ＣＭと、チタン層および／または窒化チタン層からなるバリアメタル部ＢＭと、を有する導電部材（アルミニウム配線）である。アルミニウムからなる導電部ＣＭは微量の銅を含みうる。アルミニウム配線は半導体層１００の側から順にＴｉ／ＴｉＮ／ＡＬ／Ｔｉ／ＴｉＮの層構成を有し得る。プラグ１３０、１３１、１３４、１３７はタングステン層からなる導電部と、バリアメタル部として機能するチタン層および／または窒化チタン層からなるバリアメタル部と、を有する導電部材である。配線１３２、１３５、１３８と同様にアルニウム層からなる導電部と、チタン層および／または窒化チタン層からなるバリアメタル部と、を有する導電部材を、遮光部材として用いることもできる。配線およびプラグとして、銅層からなる導電部と、タンタル層および／または窒化タンタル層からなるバリアメタル部と、を有する導電部材（銅配線）を用いてもよい。
【００３６】
半導体層１００の上方に設けられた導電部材（配線）に含まれるバリアメタル部のチタンは水素を吸蔵し、窒化チタンは水素の拡散を制限する。パッシベーション膜１３９と半導体層１００との間には、配線１３２と、配線１３２とパッシベーション膜１３９との間に位置する配線１３５、１３８が設けられている。このようなチタン層や窒化チタン層からなるバリアメタル部が半導体層１００から離れて配されていると、半導体層１００の上方から供給された水素は、半導体層１００まで到達することがバリアメタル部によって阻害される。
【００３７】
本実施形態では、半導体層１００の近傍に位置する素子分離部１０２に素子分離部１０３よりも水素を多く含有させている。そのために、これらチタン層および／または窒化チタン層の影響を小さくして、半導体層１００に水素を供給できる。
【００３８】
画素回路領域２および周辺回路領域３には、配線１３２と半導体層１００との間に位置する層間絶縁膜１２９が設けられている。また、配線１３２と配線１３５との間にはプラグ１３４が貫通する層間絶縁膜１３３が設けられている。配線１３５と配線１３８との間にはプラグ１３７が貫通する層間絶縁膜１３６が設けられている。また、画素回路領域２には、層間絶縁膜１２９と素子分離部１０２の間に位置する窒化シリコン層１１０が設けられている。周辺回路領域３には、層間絶縁膜１２９と素子分離部１０３の間に位置する窒化シリコン層１２０が設けられている。プラグ１３０は窒化シリコン層１１０を貫通し、プラグ１３１は窒化シリコン層１２０を貫通する。これらの窒化シリコン層１１０、１２０もまた、水素の拡散を制限しうる。本実施形態では、半導体層１００の近傍に位置する素子分離部１０２に素子分離部１０３よりも水素を多く含有させている。そのために、窒化シリコン層１１０、１２０の影響を小さくして、半導体層１００に水素を供給できる。
【００３９】
窒化シリコン層１１０は光電変換部ＰＤ、転送ゲートＴＸ，電荷検出部ＦＤを覆う。されに、窒化シリコン層１１０は画素トランジスタＰＸ、具体的には増幅トランジスタＳＦを覆う。窒化シリコン層１１０が外方からの水素の供給を妨げる場合、これら光電変換部ＰＤや増幅トランジスタＳＦその他への水素の供給が妨げられ得る。そのため、光電変換部ＰＤ、転送ゲートＴＸ，電荷検出部ＦＤで発生する暗電流や、増幅トランジスタＳＦで発生するランダムノイズが増加する要因になる。本実施形態では、半導体層１００の近傍に位置する素子分離部１０２に素子分離部１０３よりも水素を多く含有させている。そのために、窒化シリコン層１１０を設けても、半導体層１００に水素を供給できる。
【００４０】
層間絶縁膜１２９にはＢＳＧ層、ＰＳＧ層、ＢＰＳＧ層が用いられ得るが、これらＢＳＧ層、ＰＳＧ層、ＢＰＳＧ層は水素の拡散を制限しうる。また、銅配線を用いる際には、炭化シリコン層や窒化シリコン層が拡散防止層として用いられるが、これら炭化シリコン層や窒化シリコン層もまた、水素の拡散を制限しうる。本実施形態では、半導体層１００の近傍に位置する素子分離部１０２に素子分離部１０３よりも水素を多く含有させているために、これらＢＳＧ層、ＰＳＧ層、ＢＰＳＧ層、炭化シリコン層、窒化シリコン層の影響を小さくして、半導体層１００に水素を供給できる。層間絶縁膜１３３、１３６は酸化シリコン層である。
【００４１】
少なくとも周辺回路領域３に配された最上の配線１３８は、パッシベーション膜として機能するパッシベーション膜１３９で覆われている。本例では配線１３８が画素回路領域２においてグリッド状の遮光部材として機能している。配線１３８と半導体層１００から同じ高さの位置には、遮光画素において光電変換部を遮光する遮光部材（不図示）位置している。パッシベーション膜１３９は画素回路領域２の複数の光電変換部ＰＤの上方に延在している。パッシベーション膜１３９は水素を含有しており、素子分離部１０２、１０３から半導体層１００への水素供給に加えてパッシベーション膜１３９から半導体層１００へ水素を供給することができる。パッシベーション膜１３９は主に水素を含有する窒化シリコン層と、この窒化シリコン層の上面および／または下面での反射を抑制するための酸窒化シリコン層とを有し得る。パッシベーション膜１３９の上には平坦化膜１４０、カラーフィルタ１４１、マイクロレンズ１４２が設けられている。
【００４２】
図４（ａ）〜（ｃ）および図５（ｄ）、（ｅ）を用いて第１実施形態に係る撮像装置ＩＳの製造方法を説明する。
【００４３】
図４（ａ）に示す工程ａ１では、まず、画素回路領域２および周辺回路領域３において、半導体層１００上に、例えばＬＯＣＯＳ法またはＳＴＩ法により、素子分離部１０１を形成する。次に、ウェル領域としての不純物領域１０６、１０８を形成する。さらに、画素トランジスタＰＸのゲート絶縁膜１１１、１１２と、周辺トランジスタＰＲのゲート絶縁膜１１３を形成する。ゲート絶縁膜１１１、１１２、１１３は半導体層１００を熱酸窒化したり、半導体層１００を熱酸化して形成された酸化シリコン膜をプラズマ窒化することで、窒素を含有する酸化シリコン膜とすることができる。そして、ゲート絶縁膜１１１の上にゲート電極１２１を、ゲート絶縁膜１１２の上に、各々がポリシリコンからなるゲート電極１２２を、ゲート絶縁膜１１３の上にゲート電極１２３を、それぞれ形成する。ゲート電極１２１、１２２はリンなどのｎ型の不純物を含有し得る。ゲート電極１２１、１２３はボロンなどのｐ型の不純物を含有し得る。また、ポリシリコンからなる抵抗１２４を形成する。その後、不純物領域１０４、１０５、１０９、１０７、１１４を形成する。
【００４４】
図４（ｂ）に示す工程ｂ１では、まず、画素回路領域２および周辺回路領域３に渡って半導体層１００を覆う誘電体膜を形成する。この工程ｂ１で形成される誘電体膜は窒化シリコン層の単層膜あるいは窒化シリコン層と酸化シリコン層を含む複層膜である。次に、この誘電体膜のうち、画素回路領域２に位置する部分をマスクで覆って、周辺回路領域３に位置する部分をエッチングする。これにより、ゲート電極１２３の側壁にサイドウォールスペーサ１１５が形成される。サイドウォールスペーサ１１５をマスクとして用いて、周辺トランジスタＰＲのソース・ドレインに不純物領域１１６を形成する。高濃度の不純物領域１１６と低濃度の不純物領域１１４とで、周辺トランジスタＰＲのソース・ドレインにＬＤＤ構造を形成することができる。半導体層１００内にイオン注入で不純物領域を形成した後、この不純物領域を活性化させるために、８００〜１１００℃程度の熱処理が施される。
【００４５】
上記誘電体膜のうち、エッチングされずに画素回路領域２に残った部分が、窒化シリコン層１１０として示されている。窒化シリコン層１１０は、画素回路領域２を金属汚染やプラズマダメージから保護する保護層として機能することで白キズを低減させ得る。窒化シリコン層１１０は酸化シリコン層に比べて水素の拡散を制限するので、後の工程で実施される熱処理において、半導体層１００の上方から水素を半導体層１００に供給する際に、水素の供給を阻害し得る。
【００４６】
図４（ｃ）に示す工程ｃ１では、まず、画素回路領域２および抵抗１２４を覆い、周辺トランジスタＰＲを覆わない絶縁体層１１７を形成する。画素回路領域２および周辺回路領域３に渡って半導体層１００を覆う金属膜を形成する。金属膜の材料は、コバルト、ニッケル、タングステン、モリブデン、タンタル、クロム、パラジウム、プラチナ等が挙げられ、とりわけ、コバルトまたはニッケルが典型的である。そして、絶縁体層１１７をシリサイドプロテクションに用いたサイリサイド（Ｓｅｆｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）プロセスを行う。すなわち、半導体層１００と金属膜の接触部を熱処理により選択的にシリサイド化する。この時の熱処理はモノシリサイドを形成するための第１段階では４００〜６００℃で行われ、ダイシリサイドを形成するための第２段階では７００〜１０００℃で行われる。これにより、周辺トランジスタＰＲに、上記金属膜に含まれる金属のシリサイドで形成されたシリサイド領域１１８、１１９が形成される。典型的には、シリサイド領域１１８、１１９はコバルトシリサイド領域またはニッケルシリサイド領域である。ゲート電極１２３のシリサイド領域１１８は無くてもよい。絶縁体層１１７が抵抗１２４を覆うことで、抵抗１２４がシリサイド化して抵抗が下がることを抑制できる。サイリサイドプロセスにおいて反応しなかった金属は絶縁体層１１７上から除去される。
【００４７】
図５（ｄ）に示す工程ｄ１では、以上のようにして用意された半導体層１００の上に、マスク部材３１０を形成する。マスク部材３１０はフォトレジストなどの樹脂からなる。このマスク部材３１０は周辺回路領域３の素子分離部１０３を覆う。画素回路領域２の素子分離部１０２の少なくとも一部の上に開口部３１１を有している。そのため、マスク部材３１０は画素回路領域２の素子分離部１０２の少なくとも一部に重ならない。本例のマスク部材３１０は画素回路領域２の素子部を覆っているが、画素回路領域２の素子部を覆わなくてもよい。マスク部材３１０が周辺回路領域３の素子分離部１０３の上にのみに配されていてもよい。そして、マスク部材３１０をマスクとして、画素回路領域２の素子分離部１０２に加速した水素イオンを注入する。このイオン注入は、マスク部材３１０を設けることにより、画素回路領域２の素子分離部１０２の絶縁体中の水素濃度が周辺回路領域３の素子分離部１０３の絶縁体中の水素濃度よりも高くなるよう行われる。なお、加速された水素イオンの一部はマスク部材３１０を透過して素子分離部１０３にも注入されうるが、その量は、マスク部材３１０で覆われていない素子分離部１０２に比べて十分に少ない。イオン注入法を用いることで、画素回路領域２の素子分離部１０２の上に窒化シリコン層１１０が位置していても、素子分離部１０２に水素を導入することができる。さらに、光電変換部ＰＤの上や増幅トランジスタＳＦの上に窒化シリコン層１１０が位置していても、素子分離部１０２に水素を導入することができるため、素子分離部１０２から光電変換部ＰＤや増幅トランジスタＳＦへの十分な水素供給が可能になる。水素イオンの注入後にマスク部材３１０を除去する。
【００４８】
図５（ｅ）に示す工程ｅ１では、周辺回路領域３において周辺トランジスタＰＲを覆い、画素回路領域２において画素トランジスタＰＸを覆わない窒化シリコン層１２０を形成する。そして、画素回路領域２および周辺回路領域３に渡って半導体層１００を覆う層間絶縁膜１２９を形成する。層間絶縁膜１２９を平坦化するために層間絶縁膜１２９にリフロー処理を施す。リフロー処理のときの熱処理の温度は６００〜１０００℃でありうる。さらに、平坦性を向上させるために、層間絶縁膜１２９にＣＭＰ処理を施す。
【００４９】
画素回路領域２において層間絶縁膜１２９にコンタクトホールを形成する。コンタクトホールを形成する際に、窒化シリコン層１１０はエッチングストッパとして機能し得る。さらにこのコンタクトホール内に、半導体層１００またはゲート電極１２１、１２２に接続するコンタクトプラグ１３０を形成する。また、周辺回路領域３において層間絶縁膜１２９にコンタクトホールを形成する。コンタクトホールを形成する際に、窒化シリコン層１２０はエッチングストッパとして機能し得る。さらにこのコンタクトホール内に、半導体層１００またはゲート電極１２３に接続するコンタクトプラグ１３１を形成する。コンタクトプラグ１３０用のコンタクトホールとコンタクトプラグ１３１用のコンタクトホールを同時に形成してもよいし別々に形成してもよい。コンタクトプラグ１３０とコンタクトプラグ１３１を同時に形成してもよいし、別々に形成してもよい。コンタクトプラグ１３０の形成前に、所望のコンタクトホールを介してウェルに不純物を注入（イオン注入）して不純物領域１２５を形成することで、コンタクト抵抗を安定化させることもできる。不純物領域１２５を活性化するために、６００〜９００℃程度の熱処理を行ってもよい。また、コンタクトプラグ１３０を形成する前に、フッ酸やアンモニア過水などの酸性、あるいはアルカリ性の溶液でコンタクトプラグ１３０用のコンタクトホール内の洗浄を行ってもよい。コンタクトホールへの不純物の注入後にコンタクトホール内の洗浄を行うことが好ましい。これによって、半導体層１００への金属の混入を低減することが可能である。また、コンタクトプラグ１３０を形成した後、６００℃以下の熱処理を施して、半導体層１００のコンタクトプラグ１３０と接する部分をシリサイド化させてコンタクト抵抗を下げることもできる。この場合、半導体層１００のコンタクトプラグ１３０と接する部分には、コンタクトプラグ１３０に含まれるタングステンかチタンのシリサイド領域が形成され得る。
【００５０】
この後、図２に示す構造を形成する。層間絶縁膜１２９の上に配線１３２を形成し、さらに層間絶縁膜１３３を形成する。層間絶縁膜１３３を貫通して配線１３２に接続するビアプラグ１３４を形成する。層間絶縁膜１３３の上に配線１３５を形成し、さらに層間絶縁膜１３６を形成する。層間絶縁膜１３６を貫通して配線１３５に接続するビアプラグ１３７を形成する。層間絶縁膜１３６の上に配線１３８を形成する。層間絶縁膜１３３、１３６をＨＤＰ−ＣＶＤ法で形成した酸化シリコン膜とすることで層間絶縁膜１３３、１３６の水素含有量を増加させることができる。配線１３８を覆うように、パッシベーション膜としてのパッシベーション膜１３９を形成する。パッシベーション膜１３９は、窒化シリコン層を有する単層膜でもよいが、窒化シリコン層の下面および上面の少なくとも一方に反射防止の目的で酸窒化シリコン層を配した複層膜であってもよい。
【００５１】
そしてパッシベーション膜１３９のうち、外部との入力または出力を行うためのパッド電極（ＰＡＤ）上を開口する。次に、Ｎ２ガス雰囲気、Ｈ２ガス雰囲気、あるいはそれらの混合ガス雰囲気中の熱処理によりパッシベーション膜１３９中から水素を脱離させて、半導体層１００に水素を供給する。熱処理の温度条件としては、例えば３５０〜４５０℃の範囲内で設定し得る。
【００５２】
画素回路領域２の素子分離部１０２の絶縁体は周辺回路領域３の素子分離部１０３の絶縁体よりも水素濃度が高い。さらに、素子分離部１０２は、水素を吸蔵または水素の拡散を抑制する窒化チタン層を有する配線１３２、１３５、１３８およびプラグ１３１、１３４、１３７よりも半導体層の近くに存在する。そのため、素子分離部１０２は水素供給源として有効に作用する。これにより、周辺回路領域３での水素供給量を制限しつつ、画素回路領域２の水素供給量を増やすことができる。
【００５３】
熱処理の後、パッシベーション膜１３９の上に平坦化膜１４０、カラーフィルタ１４１、マイクロレンズ１４２を形成する。
【００５４】
一般的には、水素イオンを注入する工程ｄ１以降は、素子分離部１０２からの水素の外方拡散を抑制するためにプロセス温度を低温化することが望ましい。しかし、本実施形態の場合は光電変換部ＰＤだけでなく、画素トランジスタＰＸや素子分離部１０２の全体が窒化シリコン層１１０で覆われている。そのため、窒化シリコン層１１０により素子分離部１０２からの水素の外方拡散が抑制される。水素の外方拡散を抑制するための窒化シリコン層１１０の厚さは５０ｎｍ以上であることが好ましい。
【００５５】
図６（ａ）〜（ｃ）および図７（ｄ）、（ｅ）を用いて第２の実施形態に係る撮像装置ＩＳの製造方法を説明する。
【００５６】
本実施形態は、第１の実施形態における窒化シリコン層１１０の代わりに、窒化シリコン層２１０を用いている点で、第１の実施形態と異なる。また、水素イオンの注入のタイミングが、第１の実施形態と異なる。
【００５７】
図６（ａ）に示す工程ａ２では、前述した工程ａ１と同様に実施できるので説明を省略する。
【００５８】
図６（ｂ）に示す工程ｂ２では、まず、画素回路領域２および周辺回路領域３に渡って半導体層１００を覆う誘電体膜を形成する。次に、この誘電体膜のうち、画素回路領域２のうち、光電変換部ＰＤ上に位置する部分をマスクで覆って、画素トランジスタＰＸ上に位置する部分と、周辺トランジスタＰＲ上に位置する部分をエッチングする。これにより、ゲート電極１２２の側壁にサイドウォールスペーサ１１５が形成される。また、ゲート電極１２３の側壁にサイドウォールスペーサ１１５が形成される。サイドウォールスペーサ１１５を用いて、周辺トランジスタＰＲのソース・ドレインに不純物領域１１６を形成する。高濃度の不純物領域１１６と低濃度の不純物領域１１４とで、周辺トランジスタＰＲのソース・ドレインにＬＤＤ構造を形成することができる。
【００５９】
この工程ｂ２で形成される誘電体膜は窒化シリコン層を有する単層膜あるいは窒化シリコン層と酸化シリコン層を含む複層膜である。この誘電体膜のうち、エッチングされずに画素回路領域２に残った部分が、窒化シリコン層２１０である。窒化シリコン層２１０は、画素回路領域２を金属汚染やプラズマダメージから保護する保護層として機能することで白キズを低減させ得る。窒化シリコン層１１０は酸化シリコン層に比べて水素の拡散を制限するので、後の工程で実施される熱処理において、半導体層１００の上方から水素を半導体層１００に供給する際に、水素の供給を阻害し得る。
【００６０】
図６（ｃ）に示す工程ｃ２では、前述した工程ｃ１と同様に、サリサイドプロセスを行って周辺トランジスタＰＲにシリサイド領域１１８、１１９を形成する。
【００６１】
図７（ｄ）に示す工程ｄ２では、前述した工程ｅと同様に、半導体層１００上に層間絶縁膜１２９、コンタクトプラグ１３０、１３１を形成する。その後、層間絶縁膜１２９の上に、マスク部材３２０を形成する。マスク部材３２０はフォトレジストなどの樹脂からなる。このマスク部材３２０は周辺回路領域３の素子分離部１０３を覆う。画素回路領域２の素子分離部１０２の少なくとも一部の上に開口部３２１を有している。そのため、マスク部材３２０は画素回路領域２の素子分離部１０２の少なくとも一部に重ならない。本例のマスク部材３１０は画素回路領域２の素子部を覆っているが、画素回路領域２の素子部を覆わなくてもよい。マスク部材３１０が周辺回路領域３の素子分離部１０３の上にのみに配されていてもよい。そして、マスク部材３２０をマスクとして、画素回路領域２の素子分離部１０２に加速した水素イオンを注入する。このイオン注入は、マスク部材３２０を設けることにより、画素回路領域２の素子分離部１０２の絶縁体中の水素濃度が周辺回路領域３の素子分離部１０３の絶縁体中の水素濃度よりも高くなるよう行われる。なお、加速された水素イオンの一部はマスク部材３２０を透過して素子分離部１０３にも注入されうるが、その量は、マスク部材３２０で覆われていない素子分離部１０２に比べて十分に少ない。
【００６２】
水素イオン注入の注入エネルギーは、画素回路領域２の素子分離部１０２の絶縁体中に水素濃度のピーク（Ｒｐ）が位置する範囲内で任意に設定し得る。また、水素イオン注入のドーズ量は、後の工程を経た後においても、素子分離部１０２の水素濃度が、素子分離部１０３の水素濃度の１０倍以上となるように、設定することが好ましい。水素のドーズ量は例えば５×１０１５（ａｔｏｍｓ／ｃｍ２）以上に設定し得る。
【００６３】
イオン注入法を用いることで、画素回路領域２の素子分離部１０２の上に窒化シリコン層１１０が位置していても、素子分離部１０２に水素を導入することができる。さらに、光電変換部ＰＤの上や増幅トランジスタＳＦの上に窒化シリコン層１１０が位置していても、素子分離部１０２に水素を導入することができるため、素子分離部１０２から光電変換部ＰＤや増幅トランジスタＳＦへの十分な水素供給が可能になる。水素イオンの注入後にマスク部材３２０を除去する。
【００６４】
本実施形態では、画素回路領域２において、窒化シリコン層２１０が画素トランジスタＰＸ上および素子分離部１０２上で開口している。つまり、窒化シリコン層２１０は画素回路領域２の素子分離部１０２の少なくとも一部に重ならない。そのため、水素イオン注入後の製造工程のプロセス温度が高いと、素子分離部１０２の絶縁体からの水素の外方拡散が顕著になる。よって、水素イオンを注入する工程ｄ２以降の工程での熱処理は温度が低いことが好ましい。本実施形態では、不純物領域の活性化のためや、金属と半導体層１００との反応のため、あるいは、絶縁体のリフローのためなどに行われる、６００℃を超える熱処理を伴う工程が、工程ｄ２の前に行われている。そして、水素イオンを注入する工程の後に半導体層１００の温度が６００℃を超える工程を有しない。例えば、パッシベーション膜中から水素を離脱させてデバイス領域に水素を供給させるための熱処理を、６００℃以下に設定することができる。また、配線等や絶縁膜を形成するための成膜温度も６００℃以下に設定できる。さらに、水素をイオン注入する工程の後に半導体層１００の温度が４５０℃を超える工程を有しないようにすることが好ましい。本実施形態では、素子分離部１０２から水素を半導体層１００に供給できる。そのため、水素イオンを注入する工程の後にパッシベーション膜から水素を供給させる工程での熱処理を４５０℃以下にしても、画素回路領域２でのノイズ低減は十分に達成できる。
【００６５】
第３の実施形態としては、第１の実施形態の工程ｅ１の後、パッシベーション膜１３９を形成した後、必要に応じて半導体層１００を薄化する。さらに、半導体層１００の支持基板に貼り付ける。そして、半導体層１００に対してトランジスタや配線が設けられた側とは反対側にカラーフィルタやマイクロレンズを形成してもよい。これにより、いわゆる裏面照射型の撮像装置を得ることができる。
【符号の説明】
【００６６】
２  画素回路領域
３  周辺回路領域
１００  半導体層
１０２  素子分離部（画素回路領域）
１０３  素子分離部（周辺回路領域）
１１１、１１２  ゲート絶縁膜（画素回路領域）
１１３  ゲート絶縁膜（周辺回路領域）
１３１、１３４、１３７  配線
ＩＳ  撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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