(57)【特許請求の範囲】
【請求項１】
半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、
前記被エッチング層上にハードマスク層を形成する段階と、
前記ハードマスク層をパターニングして前記アイランド形パターンの第１方向の第１外郭を限定する第１ハードマスク層パターンを形成する段階と、
前記第１ハードマスク層パターンをパターニングして、前記アイランド形パターンの第１方向及び第２方向へ前記第１外郭及び第２外郭を限定し、前記アイランド形パターンと同一な第２ハードマスク層パターンを形成する段階と、
前記第２ハードマスク層パターンを用いて前記被エッチング層をエッチングして、前記アイランド形パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法。
【請求項２】
前記第１ハードマスク層パターンを形成する段階は、
前記ハードマスク層上に前記アイランド形パターンの第１方向の第１外郭を限定する第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクに用いて、前記ハードマスク層をエッチングする段階と、を具備することを特徴とする請求項１に記載の半導体装置のパターン形成方法。
【請求項３】
前記第２ハードマスク層パターンを形成する段階は、
前記第１ハードマスク層パターンを含む前記半導体基板上に、前記アイランド形パターンの第２方向の第２外郭を限定する第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをマスクに用いて、前記第１ハードマスク層パターンをエッチングする段階と、を具備することを特徴とする請求項１に記載の半導体装置のパターン形成方法。
【請求項４】
前記ハードマスク層は、任意のエッチング工程に対して、前記被エッチング層より高いエッチング選択比を有する物質で形成することを特徴とする請求項１に記載の半導体装置のパターン形成方法。
【請求項５】
前記ハードマスク層は、シリコンオキサイド（ＳｉＯ２）、シリコンナイトライド（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）よりなる群から選択されたいずれか一つで形成し、前記被エッチング層は、ポリシリコン又はメタルシリサイドで形成することを特徴とする請求項４に記載の半導体装置のパターン形成方法。
【請求項６】
前記第２方向は、前記第１方向に対して垂直であることを特徴とする請求項１に記載の半導体装置のパターン形成方法。
【請求項７】
半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、
前記被エッチング層上にハードマスク層を形成する段階と、
前記ハードマスク層上に第１フォトレジスト層を塗布する段階と、
第１方向に延びる第１遮光膜パターンが形成された第１フォトマスクを用いて、前記第１フォトレジスト層を露光及び現像して第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクに用いて前記ハードマスク層をエッチングして、第１ハードマスク層パターンを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
前記第１ハードマスク層パターンが形成された前記半導体基板上に第２フォトレジスト層を塗布する段階と、
前記第１方向と垂直である第２方向に延びる第２遮光膜パターンが形成された第２フォトマスクを用いて、前記第２フォトレジスト層を露光及び現像して第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをマスクに用いて前記第１ハードマスク層パターンをエッチングして、前記アイランド形パターンと同一な第２ハードマスク層パターンを形成する段階と、
前記第２フォトレジストパターンを除去する段階と、
前記第２ハードマスク層パターンを用いて前記被エッチング層をエッチングして、前記アイランド形パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法。
【請求項８】
前記ハードマスク層は、任意のエッチング工程に対して、前記被エッチング層より高いエッチング選択比を有する物質で形成することを特徴とする請求項７に記載の半導体装置のパターン形成方法。
【請求項９】
前記ハードマスク層は、シリコンオキサイド（ＳｉＯ２）、シリコンナイトライド（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）よりなる群から選択されたいずれか一つで形成し、前記被エッチング層は、ポリシリコン又はメタルシリサイドで形成することを特徴とする請求項８に記載の半導体装置のパターン形成方法。
【請求項１０】
前記第１フォトマスクと第２フォトマスクは、互いに同一なマスクとして、前記第２フォトマスクは前記第１フォトマスクを９０°回転させたことを特徴とする請求項７に記載の半導体装置のパターン形成方法。
【請求項１１】
ライン／スペースパターン及びアイランド形パターンを同時にパターニングしてアイランド形パターンを含む所定パターンを形成する方法において、
半導体基板上に前記所定パターンを形成する被エッチング層を形成する段階と、
前記被エッチング層上にハードマスク層を形成する段階と、
前記ハードマスク層上に、前記ライン／スペースパターンが形成される第１領域では、ライン／スペースパターンによりパターニングされながら、前記アイランド形パターンが形成される第２領域では第１方向に延びる第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをマスクに用いて、前記ハードマスク層をエッチングして第１ハードマスク層パターンを形成する段階と、
前記第１フォトレジストパターンを除去する段階と、
前記第１ハードマスク層パターンが形成された前記半導体基板上に、前記第１領域では前記ライン／スペースパターンによりパターニングされながら、前記第２領域では前記第１方向と垂直である第２方向に延びる第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをマスクに用いて、前記第１ハードマスク層パターンをエッチングして、前記所定パターンと同一な第２ハードマスク層パターンを形成する段階と、
前記第２フォトレジストパターンを除去する段階と、
前記第２ハードマスク層パターンを用いて、前記被エッチング層をエッチングして、前記所定パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法。
【請求項１２】
前記ハードマスク層は任意のエッチング工程に対して、前記被エッチング層より高いエッチング選択比を有する物質で形成することを特徴とする請求項１１に記載の半導体装置のパターン形成方法。
【請求項１３】
前記ハードマスク層は、シリコンオキサイド（ＳｉＯ２）、シリコンナイトライド（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）よりなる群から選択されたいずれか一つで形成し、前記被エッチング層はポリシリコン又はメタルシリサイドで形成することを特徴とする請求項１２に記載の半導体装置のパターン形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。より詳細には、パターンのライン末端部（即ち、ラインエッジ）がラウンディングされることを防止することができるパターン形成方法に関する。
【０００２】
【従来の技術】
半導体装置の各種パターンは、リソグラフィー（Ｌｉｔｈｏｇｒａｐｈｙ）技術により形成される。リソグラフィー技術は、絶縁層や導電層上にフォトレジスト膜を形成する段階（ａ）と、このフォトレジスト膜の所定部分にＸ線や紫外線を照射して、その部位の溶解度を変化させる段階（ｂ）と、露光されたフォトレジスト膜を現像して高い溶解度を有する部位を除去することにより、フォトレジストパターンを形成する段階（ｃ）と、パターンが形成される層の露出された部位をエッチングして、配線や電極などの各種パターンを形成する段階（ｄ）とを具備する。
【０００３】
図１及び図２は、従来のリソグラフィー工程による半導体装置のパターン形成方法を説明するための平面図である。
【０００４】
図１は、半導体基板上に直四角形のアイランド（ｉｓｌａｎｄ）形パターンを形成するために使用されるフォトマスクを部分的に図示した平面図として、透明なマスク基板１０上に直四角形のアイランド形パターンを有する遮光膜パターン１２が形成されている。
【０００５】
従来のパターン形成方法によると、フォトマスクを露光させ、ウェーハ（即ち、半導体基板）上に塗布されているフォトレジスト膜の溶解度を変化させた後、このフォトレジスト膜を現像して所定のパターンを形成する。
【０００６】
しかし、前記露光のときに、遮光膜パターンの末端部又はラインエッジ１２ａで３次元的光学回折現象が発生する。これにより、図２に図示したように、半導体基板２０上には具現しようとする直四角形のパターン２４が形成されず、末端部又はラインエッジがラウンドされたフォトレジストパターン２２となる。
【０００７】
このような３−Ｄ現象を光近接効果（Ｏｐｔｉｃａｌ  ｐｒｏｘｉｍｉｔｙ  ｅｆｆｅｃｔ）というが、ライン／スペース（以下、“Ｌ／Ｓ”とする）パターンのような周期的なグレーンタイプのパターンでは、光近接効果の影響が激しくない。しかし、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＤＲＡＭ）装置のキャパシタの電極やスタティックランダムアクセスメモリ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ；ＳＲＡＭ）装置のゲート電極のようなアイランド形パターンでは、光近接効果によるパターンのラインエッジのラウンディングが回路動作に激しい影響を及ぼす。
【０００８】
特に、素子のデザインルールが減少するにつれて、このようなラウンディングが激しく発生し、その結果パターンサイズが減少し、工程マージンが急激に減少される。例えば、ＳＲＡＭ装置のゲート電極の場合、ラインエッジのラウンディングが約７０ｎｍであるとき、その下層である活性領域に対する拡張マージンが約３０ｎｍ程度で相当に小さくなる。従って、ゲート電極の活性領域に対するオーバーラップマージンが足りなく、工程マージンが低下され、リーク電流が増加する。
【０００９】
上述したパターンのラインエッジラウンディングを防止するために、従来は入射光の位相を反転させる位相反転マスク（ｐｈａｓｅ  ｓｈｉｆｔ  ｍａｓｋ；ＰＳＭ）を使用したり、フォトマスクの遮光膜パターンのうち、ラウンディング現象が発生する部分に棒形補助パターンを形成するフィード（ｆｅｅｄ）形光近接補正方法を使用したりしている。
【００１０】
位相反転マスクの場合は、位相反転膜を通過した光と残り部位を通過した光が互いに逆位相であるために、光の回折特性を利用してパターンイメージのコントラストを増加させることができる反面、パターンのラインエッジラウンディングは完全に除去されない。
【００１１】
フィード形光近接補正方法の場合は、０．１５μｍデザインルールのパターンに適用する際は、ラウンディングが３０〜４０ｎｍ程度で改善されオーバーラップマージンが増加されるが、０．１２μｍのデザインルールを有するパターンでは、ラウンディングの改善に限界を示す。
【００１２】
従って、パターンのラインエッジラウンディングを改善するために、２枚のフォトマスクを使用する二重露光方法によりパターンを形成する方法が開発された。
【００１３】
図３乃至図６は、韓国特許第９７−３７５８８号に開示されている従来の二重露光方法による半導体装置のパターン形成方法を説明するための断面図及び平面図である。
【００１４】
図３は、パターンを具現する被エッチング層５２が形成されている半導体基板５０上に塗布されたフォトレジスト層５４の断面図である。
【００１５】
図４は、縦方向に延びるパターン５４ａが形成されている第１フォトマスクを通じて露光されたフォトレジスト層５４の平面図である。
【００１６】
図５は、横方向に延びるパターン５４ｂが形成されている第２フォトマスクを通じて露光されたフォトレジスト層５４の平面図である。
【００１７】
図６は、図５の切断線２−２による断面図であり、前記フォトレジスト層５４を現像して得られたフォトレジストパターン５４ｃを示す。このようにして形成されたフォトレジストパターン５４ｃをエッチングマスクに利用して、前記被エッチング層５２をエッチングすることにより半導体基板５０上に所望する所定パターンを形成する。
【００１８】
しかしながら、上述した従来の二重露光方法は、光学回折現象を防止することができるが、二度の露光工程の間に２次露光パターン５４ｂと１次露光パターン５４ａが互いに交差される領域で、潜在イメージ（ｌａｔｅｎｔ  ｉｍａｇｅ）が重畳されるために、パターンのラウンディングが発生する。
【００１９】
【発明が解決しようとする課題】
従って、本発明の第１目的は、パターンのラインエッジラウンディングを防止することができる半導体装置のパターン形成方法を提供することである。
【００２０】
本発明の第２目的は、ライン／スペースパターンとアイランド形パターンにより同時にパターニングされるパターンを形成する場合において、前記パターンのラインエッジにラウンディングが発生することを防止することができる半導体装置のパターン形成方法を提供することである。
【００２１】
【課題を解決するための手段】
前記した第１目的を達成するための本発明は、半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、被エッチング層上にハードマスク層を形成する段階と、ハードマスク層をパターニングしてアイランド形パターンの第１方向の第１外郭を限定する第１ハードマスク層パターンを形成する段階と、第１ハードマスク層パターンをパターニングして、アイランド形パターンの第１方向及び第２方向で第１外郭及び第２外郭を限定し、アイランド形パターンと同一な第２ハードマスク層パターンを形成する段階と、第２ハードマスク層パターンを用いて被エッチング層をエッチングして、アイランド形パターンを形成する段階とを具備することを特徴とする半導体装置のパターン形成方法により達成することができる。
【００２２】
前記第１ハードマスク層パターンは、ハードマスク層上にアイランド形パターンの第１方向の第１外郭を限定する第１フォトレジストパターンを形成し、第１フォトレジストパターンを用いて、ハードマスク層をエッチングして形成する。
【００２３】
前記第２ハードマスク層パターンは、第１ハードマスク層パターンが形成されている半導体基板上に、アイランド形パターンの第２方向の第２外郭を限定する第２フォトレジストパターンを形成した後、第２フォトレジストパターンをマスクに用いて、第１ハードマスク層パターンをエッチングして第２ハードマスク層パターンを形成する。
【００２４】
望ましくは、ハードマスク層は、任意のエッチング工程に対して、被エッチング層より高いエッチング選択比を有する物質で形成する。
【００２５】
また、本発明の第１目的は、半導体基板上にアイランド形パターンを形成する被エッチング層を形成する段階と、被エッチング層上にハードマスク層を形成する段階と、ハードマスク層上に第１フォトレジスト層を塗布する段階と、第１方向に延びる第１遮光膜パターンが形成された第１フォトマスクを用いて、第１フォトレジスト層を露光及び現像して第１フォトレジストパターンを形成する段階と、第１フォトレジストパターンをマスクに用いて、ハードマスク層をエッチングして、第１ハードマスク層パターンを形成する段階と、第１フォトレジストパターンを除去する段階と、第１ハードマスク層パターンが形成された半導体基板上に、第２フォトレジスト層を塗布する段階と、第１方向と垂直である第２方向に延びる第２遮光膜パターンが形成された第２フォトマスクを用いて、第２フォトレジスト層を露光及び現像して第２フォトレジストパターンを形成する段階と、第２フォトレジストパターンをマスクに用いて第１ハードマスク層パターンをエッチングして、アイランド形パターンと同一な第２ハードマスク層パターンを形成する段階と、第２フォトレジストパターンを除去する段階と、第２ハードマスク層パターンを用いて被エッチング層をエッチングして、前記アイランド形パターンを形成する段階とを具備することを特徴とする半導体装置のパターン形成方法により達成することができる。
【００２６】
前記第２目的を達成するための本発明は、ライン／スペースパターン及びアイランド形パターンを同時にパターニングしてアイランド形パターンを含む所定パターンを形成する方法において、半導体基板上に前記所定パターンを形成する被エッチング層を形成する段階と、前記被エッチング層上にハードマスク層を形成する段階と、前記ハードマスク層上に、前記ライン／スペースパターンが形成される第１領域では、ライン／スペースパターンによりパターニングされながら、前記アイランド形パターンが形成される第２領域では第１方向に延びる第１フォトレジストパターンを形成する段階と、前記第１フォトレジストパターンをマスクに用いて、前記ハードマスク層をエッチングして第１ハードマスク層パターンを形成する段階と、前記第１フォトレジストパターンを除去する段階と、前記第１ハードマスク層パターンが形成された前記半導体基板上に、前記第１領域では前記ライン／スペースパターンによりパターニングされながら、前記第２領域では前記第１方向と垂直である第２方向に延びる第２フォトレジストパターンを形成する段階と、前記第２フォトレジストパターンをマスクに用いて、前記第１ハードマスク層パターンをエッチングして、前記所定パターンと同一な第２ハードマスク層パターンを形成する段階と、前記第２フォトレジストパターンを除去する段階と、前記第２ハードマスク層パターンを用いて、前記被エッチング層をエッチングして、前記所定パターンを形成する段階と、を具備することを特徴とする半導体装置のパターン形成方法により達成することができる。
【００２７】
本発明によると、一番目のリソグラフィー工程によりハードマスク層を１次エッチングして、第１ハードマスク層パターンを形成した後、二番目のリソグラフィー工程によりハードマスク層を２次エッチングして、第２ハードマスク層パターンを形成する。従って、二度のリソグラフィー工程によりパターンのラウンディングが発生する領域がカッティングされ、第１フォトレジストパターンを除去した後、第２フォトレジストパターンを形成するために、１次及び２次潜在イメージが重畳されない。
【００２８】
特に、本発明は、被エッチング層により形成する所定パターンとして、０．１５μｍ以下のデザインルールのパターン、さらには０．１２μｍ以下のデザインルールを有する微細なパターンにおいて好適であり、このようなデザインルールにおけるパターンにおいてラインエッジのラウンディングが発生することを防止することができる。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施の形態をより詳細に説明する。
【００３０】
図７乃至図２５は、本発明による半導体装置のパターン形成方法を説明するための断面図及び平面図である。
【００３１】
図７は、第１フォトレジスト層を塗布する段階を図示した断面図である。
【００３２】
まず、半導体基板１００上に所定パターンを形成するための被エッチング層１０２を形成した後、被エッチング層１０２上にハードマスク層１０４を約１０００Åの厚さで形成する。
【００３３】
ハードマスク層１０４は、任意のエッチング工程に対して、被エッチング層１０２より高いエッチング選択比を有する物質で形成する。例えば、被エッチング層１０２をポリシリコン又はメタルシリサイドで形成する場合、ハードマスク層１０４はシリコンオキサイド（ＳｉＯ2）、シリコンナイトライド（ＳｉＮ）、シリコンオキシナイトライド（ＳｉＯｘＮｙ）で形成する。
【００３４】
続いて、ハードマスク層１０４上に第１フォトレジスト層１０６をスピンコーティング方により塗布する。
【００３５】
続いて、図８〜図１０に示すように、第１フォトレジスト層１０６を露光及び現像して第１フォトレジストパターン１０６ａを得る。なお、図８は、第１フォトレジストパターン１０６ａの平面図であり、図９及び図１０は、各々図８の切断線４−４及び４′−４′による断面図である。
【００３６】
この工程は、図１１に示すように、形成する所定パターンの第１方向の第１外郭を限定するために、第１方向、例えば、横方向（即ち、ｘ方向）に延びる第１遮光膜パターン１５２を有する第１フォトマスク１５０を利用して、第１フォトレジスト層１０６を露光し、続いて、現像工程として、第１フォトレジスト層１０６の露光された領域を除去すると、図８に図示したように、第１方向に延びる第１フォトレジストパターン１０６ａが形成される。
【００３７】
望ましくは、第１フォトマスク１５０の第１遮光膜パターン１５２は、半導体基板１００上に形成されるパターン（図２４の参照符号１０２ａ）のｙ方向（即ち、縦方向）の長さに該当する幅を有する。また、第１フォトマスク１５０の第１遮光膜パターン１５２は半導体基板１００上に形成されるパターンのｘ方向の幅よりさらに長い長さを有し、パターンを中心としてｘ方向に沿って左右に長く延びるストライプ形状で形成される。
【００３８】
図１２は、ハードマスク層１０４を１次エッチングした後の平面図であり、図１３及び図１４は、各々図１２の切断線５−５及び５′−５′による断面図である。
【００３９】
第１フォトレジストパターン１０６ａをエッチングマスクに用いて、ハードマスク層１０４を１次エッチングすることにより、第１ハードマスク層パターン１０４ａを形成する。続いて、第１フォトレジストパターン１０６ａをエッシング及びストリップ工程により除去する。第１ハードマスク層パターン１０４ａは所定パターンの第１方向の第１外郭を限定し、第１方向即ち、横方向に延びる。
【００４０】
上述したように、第１フォトレジストパターン１０６ａを除去した後、この結果物である半導体基板上に、例えば、スピンコーティング方式により第２フォトレジスト層１０８を塗布する。
【００４１】
図１５は、第２フォトレジスト層１０８が塗布された結果物である半導体基板を示した平面図である。図１６及び図１７は、各々図１５の切断線６−６及び６′−６′による断面図である。
【００４２】
図１８は、第２フォトレジスト層１０８を露光及び現像した後の平面図であり、図１９及び図２０は各々図１８の切断線７−７及び７′−７′による断面図である。
【００４３】
この工程は、図２１に示すように、所定パターンの第２方向への第２外郭を限定するために、第１方向に対して垂直である第２方向、例えば、横方向又はｙ方向に延びる第２遮光膜パターン１６２が形成されている第２フォトマスク１６０を利用して、第２フォトレジスト層１０８を露光する。
【００４４】
この時、第１フォトマスク１５０及び第２フォトマスク１６０は相異するマスクでありうるし、同一なマスクでありうる。第１フォトマスク１５０と第２フォトマスク１６０に同一なマスクを使用する場合は、第１フォトマスク１５０を９０°回転させ、第２遮光膜パターン１６２を有する第２フォトマスク１６０を得ることができる。従って、第２遮光膜パターン１６２は第１フォトマスク１５０の第１遮光膜パターン１５２に垂直する。望ましくは、第２フォトマスク１６０の第２遮光膜パターン１６２は半導体基板１００上に形成されるパターン（図２４の参照符号１０２ａ）のｘ方向の長さに該当する幅と、パターンのｘ方向の幅よりさらに長い長さを有し、パターンを中心にｙ方向で上下へ長く延びるストライプ形状で形成される。
【００４５】
続いて、現像工程により第２フォトレジスト層１０８の露光された領域を除去すると、図１８に図示したように、前記第２方向に延びる第２フォトレジストパターン１０８ａが形成され、所定パターンの第２方向の第２外郭を限定する。本発明では、第１フォトレジストパターン１０６ａを除去した後、第２フォトレジストパターン１０８ａを形成するために、１次露光ときに発生した潜在イメージが第２フォトレジストパターン１０８ａと重畳されない。
【００４６】
図２２は、ハードマスク層１０４を２次エッチングした後の平面図であり、図２３は、図２２の切断線８−８による断面図である。
【００４７】
第２フォトレジストパターン１０８ａをエッチングマスクに用いて、第１ハードマスク層パターン１０４ａを２次エッチングする。そうすると、図２２に示したように所定パターンと同一な直四角形の第２ハードマスク層パターン１０４ｂが形成される。
【００４８】
一般的に、ライン／スペースパターンのようにストライプが周期的に形成されるパターンでは、ラインエッジのラウンディングが発生しない。アイランド形パターンの場合、第１ハードマスク層パターン１０４ａで一番目リソグラフィー工程を通じて、ラウンディングが発生した部分を第２フォトレジストパターン１０８ａがカッティングする。従って、第２フォトレジストパターン１０８ａをエッチングマスクに用いて形成される第２ハードマスク層パターン１０４ｂのラインエッジにはラウンディングが発生しない。
【００４９】
上述したように、本実施の形態は、第２ハードマスク層パターン１０４ｂを形成した後、第２フォトレジストパターン１０８ａをエッシング及びストリップ工程により除去する。続いて、第２ハードマスク層パターン１０４ｂをエッチングマスクに用いて、被エッチング層１０２をエッチングした後の、第２ハードマスク層パターン１０４ｂを除去する。これにより、図２４および２５に示すように、被エッチング層１０２をエッチングした後にアイランド形パターン、すなわちアイランド形に被エッチング層の一部が残った直四角形パターン１０２ａが形成される。そしてこの直四角形パターン１０２ａにはラウンディングが発生しない。なお、図２４は被エッチング層１０２をエッチングした後、直四角形パターン１０２ａが形成された結果物の平面図であり、図２５は図２４の切断線９−９による断面図である。
【００５０】
図２６乃至図２８は、本発明の望ましい実施の形態によるＳＲＡＭ装置のゲート形成方法を説明するための平面図である。
【００５１】
図２６は、一番目のリソグラフィー工程で形成される第１フォトレジストパターン２００を図示した平面図である。図２７は、二番目リソグラフィー工程で形成される第２フォトレジストパターン２０２を図示した平面図である。また、図２８は、第１フォトレジストパターン２００と第２フォトレジストパターン２０２をエッチングマスクに用いて最終的で形成されるゲートパターン２０４を図示した平面図である。
【００５２】
図２８に図示すように、ＳＲＡＭ装置のゲートパターン２０４は、一部の領域がライン／スペースパターン（Ｄ）で形成され、他の領域がアイランド形パターン（Ｅ）で形成される。
【００５３】
第１フォトレジストパターン２００と第２フォトレジストパターン２０２は、光近接効果の影響を及ぼさないライン／スペースパターンが形成される領域ではライン／スペースパターンによりパターニングされる。また、第１フォトレジストパターン２００と第２フォトレジストパターン２０２は、アイランド形パターンが形成される領域では、互いに垂直したパターンによりパターニングされる。その結果、ラウンディングが発生しないラインエッジ（図２８のＦ参照）を有するアイランド形パターン（Ｅ）が形成され、ライン／スペースパターン（Ｄ）とアイランド形パターン（Ｅ）のゲートパターンが得ることができる。
【００５４】
以上、本発明の実施の形態を詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【００５５】
【発明の効果】
本発明によると、一番目のリソグラフィー工程によりハードマスク層を１次エッチングして、第１ハードマスク層パターンを形成した後、二番目のリソグラフィー工程によりハードマスク層を２次エッチングして、第２ハードマスク層パターンを形成する。従って、二度のリソグラフィー工程によりパターンのラウンディングが発生する領域がカッティングされ、第１フォトレジストパターンを除去した後、第２フォトレジストパターンを形成するために、１次露光による潜在イメージが第２フォトレジストパターンと重畳することがない。これにより、ラインエッジにラウンディングが発生しないアイランド形のパターンを具現することができる。
【図面の簡単な説明】
【図１】  従来のリソグラフィー工程による半導体装置のパターン形成方法を説明するための平面図である。
【図２】  従来のリソグラフィー工程による半導体装置のパターン形成方法を説明するための平面図である。
【図３】  従来の二重露光方法による半導体装置のパターン形成方法を説明するための断面図である。
【図４】  従来の二重露光方法による半導体装置のパターン形成方法を説明するための平面図である。
【図５】  従来の二重露光方法による半導体装置のパターン形成方法を説明するための平面図である。
【図６】  従来の二重露光方法による半導体装置のパターン形成方法を説明するための断面図である。
【図７】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図８】  本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図９】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図１０】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図１１】  本発明による半導体装置のパターン形成方法を説明するためにフォトマスクを示す図である。
【図１２】  本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図１３】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図１４】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図１５】  本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図１６】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図１７】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図１８】  本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図１９】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図２０】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図２１】  本発明による半導体装置のパターン形成方法を説明するためにフォトマスクを示すである。
【図２２】  本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図２３】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図２４】  本発明による半導体装置のパターン形成方法を説明するための平面図である。
【図２５】  本発明による半導体装置のパターン形成方法を説明するための断面図である。
【図２６】  本発明の望ましい実施の形態によるＳＲＡＭ装置のゲート形成方法を説明するための平面図である。
【図２７】  本発明の望ましい実施の形態によるＳＲＡＭ装置のゲート形成方法を説明するための平面図である。
【図２８】  本発明の望ましい実施の形態によるＳＲＡＭ装置のゲート形成方法を説明するための平面図である。
【符号の説明】
１００  半導体装置
１０２  被エッチング層
１０４  ハードマスク層
１０６  第１フォトレジスト層
１０８  第２フォトレジスト層
１５０  第１フォトマスク
１５２  第１遮光膜パターン
１６０  第２フォトマスク
１６２  第２遮光膜パターン
２００  第１フォトレジストパターン
２０２  第２フォトレジストパターン
２０４  ゲートパターン
【図１】
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【図２】
0003884934.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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