(57)【特許請求の範囲】
【請求項１】
ホストコンピュータにより磁気ディスク装置をアクセスするためのディスク制御装置において、
前記ホストコンピュータとのインターフェースを持つホストインターフェース部と、
前記磁気ディスク装置とのインターフェースを持つディスクインターフェース部と、
前記磁気ディスク装置に対してリード・ライトされるデータを一時的に格納するキャッシュメモリ部と、
このディスク制御装置の制御用データを格納する共有メモリ部とを有し、
前記キャッシュメモリ部は、前記磁気ディスク装置に対してリード・ライトされるデータに加えて、前記制御用データをも格納し、
前記キャッシュメモリ部と前記共有メモリ部との間にデータ転送のパスを設け、
前記制御用データを、前記共有メモリ部を介して、前記キャッシュメモリ部に格納することを特徴とするディスク制御装置。
【請求項２】
前記キャッシュメモリ部と、前記ホストインターフェース部と前記ディスクインターフェース部との結合をスイッチ結合とし、
前記共有メモリ部と、前記ホストインターフェース部と前記ディスクインターフェース部との結合をダイレクト結合にしたことを特徴とする請求項１記載のディスク制御装置。
【請求項３】
前記共有メモリ部と前記キャッシュメモリ部との前記データ転送のパスによる接続を、１対１の接続としたことを特徴とする請求項１記載のディスク制御装置。
【請求項４】
前記共有メモリ部と前記キャッシュメモリ部との前記データ転送のパスによる接続を、１対多の接続としたことを特徴とする請求項１記載のディスク制御装置。
【請求項５】
ホストコンピュータにより磁気ディスク装置をアクセスするためのディスク制御装置のデータアクセス方法において、
このディスク制御装置は、
前記ホストコンピュータとのインターフェースを持つホストインターフェース部と、
前記磁気ディスク装置とのインターフェースを持つディスクインターフェース部と、
前記磁気ディスク装置に対してリード・ライトされるデータを一時的に格納するキャッシュメモリ部と、
このディスク制御装置の制御用データを格納する共有メモリ部とを有し、
前記キャッシュメモリ部は、前記磁気ディスク装置に対してリード・ライトされるデータに加えて、前記制御用データをも格納し、
さらに、このディスク制御装置に、前記キャッシュメモリ部と前記共有メモリ部との間にデータ転送のパスを設け、
このディスク制御装置の制御用データを、前記共有メモリ部を介して、前記キャッシュメモリ部に格納するディスク制御装置のデータアクセス方法。
【請求項６】
ホストコンピュータにより磁気ディスク装置をアクセスするためのディスク制御装置において、
前記ホストコンピュータとのインターフェースを持つホストインターフェース部と、
前記磁気ディスク装置とのインターフェースを持つディスクインターフェース部と、
前記磁気ディスク装置に対してリード・ライトされるデータを一時的に格納するキャッシュメモリ部と、
このディスク制御装置の制御用データを格納する共有メモリ部とを有し、
前記キャッシュメモリ部は、前記磁気ディスク装置に対してリード・ライトされるデータに加えて、前記制御用データをも格納し、
前記ホストインタフェース部は、前記ホストコンピュータとのインタフェースを受け持つホストインタフェースと、データ転送の制御をおこなうマイクロプロセッサと、前記キャッシュメモリ部とのアクセス制御をおこなうキャッシュメモリアクセス制御部と、前記共有メモリ部とのアクセス制御をおこなう共有メモリアクセス制御部とからなり、
前記ディスクインタフェース部は、前記磁気ディスク装置とのインタフェースを受け持つドライブインタフェースと、データ転送の制御をおこなうマイクロプロセッサと、前記キャッシュメモリ部とのアクセス制御をおこなうキャッシュメモリアクセス制御部と、前記共有メモリ部とのアクセス制御をおこなう共有メモリアクセス制御部とからなり、
前記ホストインタフェース部と前記ディスクインタフェース部のそれぞれのキャッシュメモリアクセス制御部は、前記キャッシュメモリ部とクロスバースイッチを介して結合され、
前記ホストインタフェース部と前記ディスクインタフェース部のそれぞれの共有メモリアクセス制御部とは、前記共有メモリ部と、ダイレクト結合され、
前記キャッシュメモリ部は、キャッシュメモリコントローラとメモリモジュールとからなり、
前記共有メモリ部は、共有メモリコントローラとメモリモジュールとからなり、
前記キャッシュメモリコントローラと前記共有メモリコントローラとは、キャッシュメモリ／共有メモリパスにより結合され、
前記キャッシュメモリコントローラと前記共有メモリコントローラとは、前記制御用データを、前記キャッシュメモリ／共有メモリパスにより転送して、前記キャッシュメモリ部のメモリモジュールに格納することを特徴とするディスク制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスク制御装置に係り、特に、磁気ディスク装置に対してリード・ライトされるデータを格納するためのキャッシュメモリ部と、ディスク制御装置の制御用データを格納するための共有メモリ部の二種の内部メモリを有するディスク制御装置であって、キャッシュメモリ部を増設しても、それに応じた共有メモリ部の増設の必要のないディスク制御装置に関する。
【０００２】
【従来の技術】
今日のコンピュータシステムにおいて、処理性能の向上に対する期待は大きく、特に、補助記憶装置の代表たる磁気ディスクを記憶媒体とするディスクサブシステムのＩ／Ｏ性能向上に対する要求は、年々高いものになっている。このディスクサブシステム（以下「サブシステム」ともいう。）のＩ／Ｏ性能は、半導体記憶装置を記憶媒体とするコンピュータの主記憶のＩ／Ｏ性能に比べて、３〜４桁程度小さく、従来からこの差を縮めること、すなわちサブシステムのＩ／Ｏ性能を向上させる努力がなされている。
【０００３】
また、銀行、証券、電話会社等に代表される大企業では、従来各所に分散していたコンピュータおよびストレージを、データセンターの中に集中化してコンピュータシステムおよびストレージシステム構成することにより、コンピュータシステムおよびストレージシステムの運用、保守、管理に要する費用を削減する傾向にあり、特に、大型／ハイエンドのストレージシステムには、数百台以上のホストコンピュータへ接続するためのチャネルインタフェースのサポート（コネクティビティ）、数百テラバイト以上の記憶容量のサポートが要求されている。
【０００４】
サブシステムのＩ／Ｏ性能を向上させるための１つの方法として、複数の磁気ディスク装置でサブシステムを構成し、データを複数の磁気ディスク装置に格納する、いわゆるディスクアレイと呼ばれるシステムが知られている。ディスクアレイの場合、上位コンピュータからのＩ／Ｏを記録する複数の磁気ディスク装置と、上位コンピュータのＩ／Ｏを受付け、複数の磁気ディスク装置へ転送するディスクアレイ制御装置（以下、単に「ディスク制御装置」ということも有る）から構成されるのが一般的である。
【０００５】
このようなディスクアレイ制御装置は、性能を向上させるために、磁気ディスク装置に対してリード・ライトされるデータをこの制御装置内に格納するためのキャッシュメモリ部を持つのが一般的である。
【０００６】
また、そのようなキャッシュメモリ部とは別に、ディスクアレイ制御装置の制御用情報を格納を格納する共有メモリ部を持つことがある。このような制御用情報としては、例えば、ディスクアレイ制御装置内のキャッシュメモリの管理情報等がある。
【０００７】
以下、図２を用いて、このようなキュッシュメモリ部と共有メモリ部の二種の内部メモリを持つようなディスクアレイ制御装置の構成に関して説明する。
図２は、従来技術に係る内部構成を共有バス結合にしたディスクアレイ制御装置の構成図である。
【０００８】
図２に示されるディスクアレイ制御装置２では、共有バス１６により、内部の構成要素であるホストＩＦ部１１、ディスクＩＦ部１２、共有メモリ部１３、キャッシュメモリ部１４が接続されている。
【０００９】
ホストＩＦ部１１は、ホストコンピュータ５０とディスクアレイ制御装置２との間のデータ転送を実行し、ディスクＩＦ部１２は、磁気ディスク装置５とディスクアレイ制御装置２間のデータ転送を実行する部分である。
【００１０】
また、上で説明したようにキャッシュメモリ部１４は、磁気ディスク装置２０のデータを一時的に格納するメモリであり、共有メモリ部１３は、ディスクアレイ制御装置２に関する制御情報を格納するメモリである。
【００１１】
そして、１つのディスクアレイ制御装置２内において，共有メモリ部１３、キャッシュメモリ部１４は、全てのホストＩＦ部１１およびディスクＩＦ部１２からアクセス可能な構成となっている。
【００１２】
また、ホストＩＦ部１１は、ホストコンピュータ５０と接続するためのインターフェースおよびホストコンピュータ５０に対する入出力を制御するマイクロプロセッサ（図示せず）を有している。同様に、ディスクＩＦ部１２は、磁気ディスク装置５と接続するためのインターフェースおよび磁気ディスク装置５に対する入出力を制御するマイクロプロセッサ（図示せず）を有している。また、ディスクＩＦ部１２は、ＲＡＩＤ機能の実行もおこなう。
【００１３】
図２で示した共有バス１６に代わってスイッチを用いた相互結合網を介して、各ＩＦ部を接続する
【００１４】
【発明が解決しようとする課題】
上記ディスクアレイ制御装置では、データの種別によって、二種類の内部メモリを使い分けて性能向上を図っている。
【００１５】
ところで、ディスクアレイ装置のＩ／Ｏスループット性能の伸びは大きく、それに対応するため各ＩＦ部の処理性能を向上させる必要がある。この従来技術に係るディスクアレイ制御装置では、この処理性能の向上に伴って共有バス１６の利用率は飽和状態となり、それが原因でスループット性能が制限されていた。そこで共有バスのスループットを上げるための努力がなされたが装置の構成上、バス幅、駆動周波数等を改善することは難しくスループット向上にも限界があった。
【００１６】
一方、キャッシュメモリに対しては近年、ディスク容量の増大に伴い、メモリ容量も増大化している。ディスク装置の増設に伴って、ユーザは、キャッシュメモリ部のメモリモジュールを増設しなければならないこともある。
【００１７】
ところが、共有メモリ部は、キャッシュメモリアクセスの排他制御のために管理情報を格納するために、キャッシュメモリを増設することにより、共有メモリ部のメモリ容量も増設することが必要となる。
【００１８】
そのため、上記従来技術に係るディスクアレイ制御装置の場合に、共有メモリ部とキャッシュメモリ部を分離しているが、キャッシュメモリのピーク容量（使用される可能性のある最大値）に合せて、予め共有メモリの必要とする最大の容量を搭載しておくか、さもなければ、キャッシュメモリ増設時にユーザーに対して共有メモリの増設を促す必要が生じる。そのためにユーザにコスト的な負担をかけると言う問題点があった。
【００１９】
そこで、その解決策として、キャッシュメモリの一部を共有メモリに格納されるべきディスクアレイ制御装置の制御情報を格納するために使うことが考えられる。通常、キャッシュメモリの増設量に比べて、共有メモリの増設分はかなり小さなものになるからである。
【００２０】
しかしながら、共有メモリに格納されるべきディスクアレイ制御装置の制御情報は、短く頻繁なアクセスをおこなうデータであったため、そのように一部をキャッシュメモリに置いて、アクセスすれば、プロトコル・オーバーヘッドによる影響をうけ、アクセス性能は低下してしまうことが予想されると言う問題点があった。
【００２１】
本発明は、上記従来技術の問題点を解決するためになされたもので、その目的は、キュッシュメモリ部と共有メモリ部の二種類のメモリを有するディスク制御装置において、キュッシュメモリ部の増設に応じて、共有メモリ部の増設を必要とせず、しかも、アクセス性能の低下しないようなディスク制御装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
キャッシュメモリ部と共有メモリ部との間に転送パスを設ける。そして、ディスク制御装置の制御データは、今まで通り、共用メモリ部の結合網を利用して転送し、新たに設けたキャッシュメモリ部と共有メモリ部の間の転送パスを通じて、キュッシュメモリ部の専用バッファへデータを転送する。キャッシュメモリ部アクセス権を、従来のキャッシュアクセスとこのキュッシュメモリ部と共有メモリ部の転送パス経由のアクセスとの間を調停し、メモリへライトをおこなう。これによりプロトコル性能を変更せずに、一部の共有メモリデータをキュッシュメモリに格納することが可能となる。
【００２３】
このようにすれば、アクセスは、共有メモリの接続を通じてなされるため、キャッシュメモリに格納するデータであっても、キャッシュメモリデータのプロトコルによるオーバーヘッドによる性能低下をすることなく、アクセスすることが可能となる。また、メモリコントローラの制御を工夫することにより、キャッシュメモリデータパスからのメモリへのデータの書き込み時間の隙間に共有メモリ部からのデータをメモリへ格納することができ、メモリパスの効率を上げることが可能である。
【００２４】
【発明の実施の形態】
以下、本発明に係る一実施形態を、図１、図３ないし図１３を用いて説明する。
【００２５】
〔共有メモリとキャッシュメモリの結合網〕
先ず、図３、図４を用いて共有メモリとキャッシュメモリの結合網について説明する。
図３、図４は、共有メモリとキャッシュメモリの結合網として、図２に示した共有バス１６に代わってスイッチを用いた相互結合網を介して各ＩＦ部を接続する別のタイプであるディスクアレイ制御装置の構成図である。
【００２６】
ここで、図３に示す例では、共有メモリとキャッシュメモリの結合網の両者がスイッチを用いた結合網になっており、図４に示す例では、キャッシュメモリの結合網のみがスイッチを用いた結合網になっている。
【００２７】
図３のディスクアレイ制御装置２Ｂでは、共有メモリ部１３と、ホストＩＦ部１１、ディスクＩＦ部１２との間、および、キャッシュメモリ部１４と、ホストＩＦ部１１、ディスクＩＦ部１２との間は，それぞれクロスバースイッチからなる相互結合網２１、および、相互結合網２２でそれぞれ接続されている。
【００２８】
この方法では相互接続された個々のパスのスループットは、共有バスの数分の１であるが相互接続された２点間には複数のパスが存在するため、負荷が分散され、スループットの向上が可能となる。
【００２９】
さらに、共有メモリとキャッシュメモリの結合網を別のタイプにした図４に示すディスクアレイ制御装置も考えられる。
【００３０】
この構成では、キャッシュメモリ部１４と、ホストＩＦ部１１、ディスクＩＦ部１２との間は，図３と同じようにクロスバースイッチからなる相互結合網２２であるが、共有メモリ部１３は、ホストＩＦ部１１、ディスクＩＦ部１２との間は、ダイレクトに接続されている。
【００３１】
このように、図４において共有メモリ結合網２１とキャッシュメモリ結合網２２は区別し、独立する構成にしたのは、両者の取扱うデータの種類に起因するものである。すなわち、キャッシュメモリ部１４は、ディスクから読み込むデータをホストへ格納する途中に一時格納するメモリであるため、データ長の長いパケットデータ転送のようなシーケンシャルなアクセスが多く、このアクセスには、スループット性能が重要となる。
【００３２】
一方、共有メモリ部１３は、装置の制御情報を格納するためりメモリであるため、ランダムアクセスの多いメモリアクセスが多くなり、レスポンス重視という性格がある。この２つのアクセスの性格は、相反するもので同じ経路、プロトコルで転送すれば、どちらかの性能を低下させてしまうことになるからである。
【００３３】
図４の装置では、図３と違い、共有メモリ部１３の共有メモリ結合網２１は、ＣＳＷ（クロスバースイッチ）部を使わないダイレクト結合になっており、このためレスポンス時間を短くするには都合が良い。また、反対にキャッシュメモリ部１４の、キャッシュメモリ結合網２２は、構成が大きいが、多重にアクセスをおこない使用帯域をあげるためにＣＳＷ（クロスバースイッチ）部により階層化した構造をとっている。
【００３４】
〔ディスク制御装置の構成〕
次に、図１を用いて本発明に係るディスク制御装置の構成について説明する。
図１は、本発明に係るディスク制御装置の構成図である。
【００３５】
本実施形態のディスク制御装置１は、ホストコンピュータ５０とインタフェースを持つためのホストＩＦ部１１と、磁気ディスク装置２０とインターフェースを持つためのディスクＩＦ部１２を有している。通常、これらのインタフェースは、並列処理により、性能を上げるため、複数設けられることが多い。図１では、それぞれ２つずつ図示されている。また、このディスク制御装置１は、用途の異なるキャッシュメモリ部１４と、共有メモリ部１５の二種類のメモリを有し、それぞれ、ホストＩＦ部１１とディスクＩＦ部１２と接続されている。なお、以下、キャッシュメモリのことを「ＣＭ」と表記し、共有メモリのことを「ＳＭ」と表記することがある。
【００３６】
ホストＩＦ部１１は、ホストＩＦ３、マイクロプロセッサ６、ＣＭアクセス制御部４ａ、ＳＭアクセス制御部５ａを有している。ホストＩＦ３は、ホストコンピュータ５０とのインタフェースを担当する部分である。マイクロプロセッサ６は、ホストコンピュータ５０に対する入出力を制御する部分である。ＣＭアクセス制御部４ａは、キャッシュメモリ部１４へのアクセスを制御する部分である。ＳＭアクセス制御部５ａは、共有メモリ部１５へのアクセスを制御する部分である。
【００３７】
ホストＩＦ部１１は、マイクロプロセッサ６の制御により、ホストコンピュータ５０とキャッシュメモリ部１４との間のデータ転送を実行する。図１に示されるようにマイクロプロセッサ６とホストＩＦ３は、内部バスによって接続され、ＣＭアクセス制御部４も、ホストＩＦ３に接続されている。
【００３８】
また、同様に、ＳＭアクセス制御部５ａもマイクロプロセッサ６の制御により共有メモリ部１５と接続するＳＭパス４０を使用しデータを転送する。
【００３９】
ディスクＩＦ部１２は、ドライブＩＦ２、マイクロプロセッサ６、ＣＭアクセス制御部４ｂ、ＳＭアクセス制御部５ｂを有している。
【００４０】
ドライブＩＦ２は、磁気ディスク装置２０とのインタフェースを担当する部分である。マイクロプロセッサ６は、磁気ディスク装置２０に対する入出力を制御する部分である。ＣＭアクセス制御部４ｂは、キャッシュメモリ部１４へのアクセスを制御する部分である。ＳＭアクセス制御部５ｂは、共有メモリ部１５へのアクセスを制御する部分である。
【００４１】
このディスクＩＦ部１２は、マイクロプロセッサ６の制御により磁気ディスク装置２０とキャッシュメモリ部１４間のデータ転送を実行する。図１に示されるようにマイクロプロセッサ６およびドライブＩＦ２は内部バスによって接続され、ＣＭアクセス制御部４ｂは、ドライブＩＦ２に接続されている。また、ディスクＩＦ部はＲＡＩＤ制御等の演算機能の実行もおこなう。
【００４２】
また、同様に、ＳＭアクセス制御部５ｂもマイクロプロセッサ６の制御により共有メモリ部１５と接続するＳＭパス４０を使用しデータを転送する。
【００４３】
キャッシュメモリ部１４は、磁気ディスク装置２０に対してリード・ライトされるデータを一時的に格納し、アクセスすることにより、アクセス性能を上げるために設けられるメモリである。キャッシュメモリ部１４は、ＣＭコントローラ７、メモリモジュール９を１つの単位として、磁気ディスク２０の容量、性能に対する要求に応じて、複数設置される。
【００４４】
ホストＩＦ部１１とディスクＩＦ部１２は、ＣＭパス０（３１）により、クロスバー・スイッチ部１３と接続されていて、キャッシュメモリ部１４は、ＣＭパス１（３２）により接続されている。
【００４５】
すなわち、ホストＩＦ部１１のＣＭアクセス制御部４ａと、ディスクＩＦ部１２のＣＭアクセス制御部４ｂにはＣＭパス０（３１）が接続されており、キャッシュメモリ部１４のＣＭコントローラ部７は、ＣＭパス１（３２）が接続されている。そして、複数のＣＭアクセス制御部４ａ，４ｂに接続するそれぞれのＣＭパス０（３１）と複数のＣＭコントローラ部７に接続するそれぞれのＣＭパス１（３２）は、クロスバー・スイッチ（ＣＳＷ）部１３を経由し、階層的に接続されている。
【００４６】
共有メモリ部１５は、このディスク制御装置１の制御用データを格納するメモリである。特に、共有メモリ部１５は、制御用データとして、キャッシュメモリ部７のアクセスの排他制御等に必要な管理情報を格納する。この共有メモリ部１５も、ＳＭコントローラ７、メモリモジュール９を１つの単位として、性能に対する要求に応じて、複数設置される。
【００４７】
また、共有メモリ部１５は、ＳＭパス４０により、ホストＩＦ部１１とディスクＩＦ部１２により接続されている。
【００４８】
すなわち、ホストＩＦ部１１のＳＭアクセス制御部５ａと、ディスクＩＦ部１２のＳＭアクセス制御部５ｂには、ＳＭパス４０を介して共有メモリ部１５のＳＭコントローラ部８と接続されている。
【００４９】
ここで、ＣＭパスのようにクロスバースイッチによる階層構造をとらないのは、共有メモリデータがキャッシュメモリデータと違って、容量も小さく、トランザクション的なアクセスが多くレスポンス時間が短いことが性能向上に不可欠なため、スイッチングによるプロトコル・オーバーヘッド時間を少なくする効果もある。すなわち、キャッシュメモリ部と共有メモリ部を分離した経路を持つ意味は、データアクセスの性質が相異なることを考慮している為である。
【００５０】
また、共有メモリ部１５のＳＭコントローラ８と、キャッシュメモリ部１４のＣＭコントローラ８は、独自のＣＭ／ＳＭ転送パス４１で接続されていて、従来なら共有メモリ部１５に、格納していた制御データをこのＣＭ／ＳＭ転送パス４１を介して、キャッシュメモリ部１４にも格納できるようになっている。
【００５１】
この接続の形態は、共有メモリ部１５とキャッシュメモリ部１４を１対１で接続する形態でも良いし、１つの共有メモリ部１５に対して、キャッシュメモリ部１４を複数接続する、１対多で接続する形態でも良い。
【００５２】
〔各ディスク制御装置の各部の詳細構成〕
次に、図５ないし図９を用いて本発明に係るディスク制御装置の各部のより詳細な構成について説明する。
（I）ＣＭアクセス制御部
先ず、図５を用いてＣＭアクセス制御部４ａ，４ｂの構成について説明する。
図５は、ＣＭアクセス制御部４ａ，４ｂの構成図である。
【００５３】
ＣＭアクセス制御部４は、セレクタ１０２と、アドレス、コマンド、データを一時格納するパケットバッファ１０３と、クロスバー・スイッチ部１３に接続するＣＭパス０（３１）とのパスＩＦ１０１と、データのエラーチェック回路部１００と、データ転送制御部１１０とを有する。
【００５４】
セレクタ１０２の２つのポートは、データ線２９でホストＩＦ３あるいはドライブＩＦ２に接続されている。
【００５５】
また、セレクタ１０２の他の２つのポートは、パケットバッファ１０３を介してパスＩＦ１０１に接続され、パスＩＦ１０１は、ＣＭパス０（３１）でクロスバー・スイッチ部１３に接続されている。データ転送制御部１１０は、制御線２（３３）でクロスバー・スイッチ部１３内（後の図７に示す）のデータ転送制御部１３２に接続されている。データ転送制御部１１０は、アービタ１０８によりホストＩＦ３あるいはドライブＩＦ２からのアクセス要求のアービトレーション（調停）をおこない、セレクタ１０２に切り替えをおこなう。
（II）ＳＭアクセス制御部
次に、図６を用いてＳＭアクセス制御部５ａ，５ｂの構成について説明する。図６は、ＳＭアクセス制御部５ａ，５ｂの構成図である。
【００５６】
ＳＭアクセス制御部４は、セレクタ１１２と、アドレス、コマンド、データを一時格納するパケットバッファ１１３と、クロスバー・スイッチ部１３に接続するＳＭパス０（３１）とのパスＩＦ１１１と、データのエラーチェック回路部１１４と、データ転送制御部１１５とを有する。
【００５７】
セレクタ１０２の２つのポートは、データ線２８でホストＩＦ３あるいはドライブＩＦ２に接続されている。
【００５８】
また、セレクタ１０２の他の２つのポートは、パケットバッファ１１３を介してパスＩＦ１０１に接続され、パスＩＦ１０１は、ＳＭパス４０で、共有メモリ部１５にダイレクトに接続されている。データ転送制御部１１５は、制御線２（３６）で共有メモリ部１５内（後の図９に示す）のデータ転送制御部１５２に接続されている。データ転送制御部１１５は、アービタ１１８によりホストＩＦ３あるいはドライブＩＦ２からのアクセス要求のアービトレーションをおこない、セレクタ１１２に切り替えをおこなう。
（III）クロスバー・スイッチ部
次に、図７を用いてクロスバー・スイッチ部１３内の構成について説明する。図７は、クロスバー・スイッチ部１３の構成図である。
【００５９】
クロスバー・スイッチ（ＣＳＷ）部１３は、ＣＭパス０（３１）とＣＭパス１（３２）の両者間を互いに接続するセレクタ１３６と、パケットバッファ１３３と、パスＩＦ１３１と、データのエラーチェック回路部１３０と、ＣＭアクセス制御部４から送出されたアドレスおよびコマンドを解析するアドレス/コマンド解析部１３５と、データ転送制御部１３２とを有する。
【００６０】
ＣＭパス０（３１）は、ホストＩＦ部１１、ディスクＩＦ部１２につながっていて、 ＣＭパス１（３２）は、キャッシュメモリ部１４の中のＣＭコントローラ７につながっている。
【００６１】
データ転送制御部１３２は、制御線２（３３）で、図５に示したＣＭアクセス制御部４内のデータ転送部１１０に接続され、制御線３（３４）で、キャッシュメモリ部１４の中のＣＭコントローラ７内のデータ転送制御部１４８（次の図７に示す）に接続されている。また、データ転送制御部１３２は、アービタ１３８により、アドレス/コマンド解析部１３５で解析したＣＭパス０（３１）からのアクセス要求のアービトレーション（調停）を行い、セレクタ１３６の切り替えをおこなう。
【００６２】
パケットバッファ１３３は、ＣＭパス０（３１）側のパスとＣＭパス１（３２）側のパスでデータ転送速度に差がある場合、速度差を吸収するために、転送するデータの一部または全部をバッファリングする。
【００６３】
アドレス/コマンド解析部１３５は、アドレスおよひコマンドを格納するバッファと、アドレス抽出部と、コマンド抽出部とを有する（図示はしていない）。アドレス/コマンド解析部１３５は、ＣＭアクセス制御部４に接続される複数のＣＭパス０（３１）、それぞれに割り当てられたバッファに、アドレス、コマンドを格納する。アドレス抽出部およびコマンド抽出部では、アクセスするＣＭコントローラ７を割り出し、データ転送制御部１３２内のアービタ１３８へ送出する。
（IV）キャッシュメモリ部
次に、図８を用いてキャッシュメモリ部１４内の構成について説明する。
図８は、キャッシュメモリ部１４の構成図である。
【００６４】
キャッシュメモリ部１４は、ＣＭコントローラ７とメモリモジュール９とを有する。
【００６５】
ＣＭコントローラ７は、パスＩＦ１４１と、セレクタ１４４と、データを一時格納するパケットバッファ１４３と、データのエラーチェック回路部１４０と、メモリ・モジュール９へのアクセスを制御するメモリ制御部１４７と、ＣＭアクセス制御部４から送出されたアドレスおよびコマンドを解析するアドレス/コマンド解析部１４５と、データ転送制御部１４８とを有する。
【００６６】
そして、このＣＭコントローラ７は、ＣＭパス１（３２）によりクロスバー・スイッチ部１３につながっている
データ転送制御部１４８は、アービタ１８０により、アドレス/コマンド解析部１４５で解析したＣＭパス１（３２）からのアクセス要求と、本発明の特徴であるＳＭコントローラ８（後の図９に示す）に接続するＳＭ／ＣＭパス４１からアクセス要求とのアービトレーションをおこない、セレクタ１４４の切り替えをおこなう。
【００６７】
アドレス/コマンド解析部１４５は、バッファとアドレス抽出部とコマンド抽出部を有する（図示はしていない）。アドレス/コマンド解析部１４５では、ＣＭコントローラ７に接続されるＣＭパス１（３２）のそれぞれに１つずつ割り当てられたバッファに、アドレス、コマンドを格納する。アドレス抽出部およびコマンド抽出部ではアクセスするメモリのアドレスとアクセスの種類を割り出し、メモリ制御部１４７へ送出する。また、ＣＭパス１（３２）からのアクセス要求をデータ転送制御部１４８内のアービタ１４８へ送出する。
（V）共有メモリ部
次に、図９を用いて共有メモリ部１５内の構成について説明する。
図９は、共有メモリ部１５の構成図である。
【００６８】
共有メモリ部１５は、ＳＭコントローラ８とメモリモジュール９とを有する。
【００６９】
ＳＭコントローラ８は、パスＩＦ１５１と、セレクタ１５６と、データを一時格納するパケットバッファ１５３と、データのエラーチェック回路部１５０と、メモリ・モジュール９へのアクセスを制御するメモリ制御部１５７と、ＳＭアクセス制御部４から送出されたアドレスおよびコマンドを解析するアドレス/コマンド解析部１５５と、データ転送制御部１５２とを有する。
【００７０】
そして、このＳＭコントローラ８は、ＳＭパス４０により、ダイレクトにＳＭアクセス制御部５ａ，５ｂにつながっている
データ転送制御部１５２は、アービタ１５８により、アドレス/コマンド解析部１５５で解析したＳＭパス４０からのアクセス要求のアービトレーションをおこな、セレクタ１５４の切り替え、すなわち図１０に示されているように、メモリモジュール９への接続するか、あるいは、パスＩＦ１５１を介して、図８に示したＣＭコントローラ７へ接続するＳＭ／ＣＭパス４１への接続するかの選択をおこなう。
【００７１】
アドレス/コマンド解析部１５５は、バッファとアドレス抽出部とコマンド抽出部を有する（図示はしていない）。アドレス/コマンド解析部１５５では、ＳＭコントローラ７に接続されるＳＭパス４０のそれぞれに１つずつ割り当てられたバッファに、アドレス、コマンドを格納する。アドレス抽出部およびコマンド抽出部ではアクセスするメモリのアドレスとアクセスの種類を割り出し、メモリ制御部１５７へ送出する。また、ＳＭパス４０からのアクセス要求をデータ転送制御部１５２内のアービタ１５８へ送出する。
【００７２】
〔メモリアクセスの動作〕
次に、図１０ないし図１３を用いて本発明に係るディスク制御装置のメモリアクセスの動作について詳細に説明する。
（I）キャシュメモリ部のアクセス
先ず、キャシュメモリ部１４のアクセス手順について説明する。
キャッシュメモリ部１４へのアクセスする場合、マイクロプロセッサ６は、ホストＩＦ３あるいはドライブＩＦ２へ、キャッシュメモリ部１４へのアクセス開始を指示する。
【００７３】
アクセス開始の指示を受けたホストＩＦ３あるいはドライブＩＦ２は、制御線１（３０）により、図５に示されるＣＭアクセス制御部４ａ，４ｂ内のデータ転送制御部１１０へアクセス開始を示す信号を送出し、それとともにデータ線２９を通じてアドレス、コマンド、データを送出する。
【００７４】
ＣＭアクセス制御部４は、データ線２９を通して送られてきたアドレス、コマンド、データをパケットバッファ１０３に格納する。データ転送制御部１１０はアービトレーションをおこなってパスＩＦ１０１の使用権を決定し、セレクタ１０２を切り替える。
（I−１）キャッシュライトアクセス
ここで、図１０を用いてキャッシュメモリ部１４へデータを書き込む場合の手順について説明する。
図１０は、キャッシュメモリ部１４へデータを書き込む場合の、ＣＭアクセス制御部４ａ，４ｂからＣＭコントローラ７へのアクセスの流れを示すシーケンス図である。
【００７５】
図５に示されるＣＭアクセス制御部４ａ，４ｂ内のデータ転送部１１０は、アービトレーションによってＣＭパス０（３１）の使用権が決定されると、制御線２（３３）によって、クロスバー・スイッチ部１３内のデータ転送制御部１（３２）へアクセス開始を示す信号(ＲＥＱ)を出す（シーケンス５０１）。続いてアドレスおよびコマンドを送出する（シーケンス５０２)。
【００７６】
図７に示されるクロスバー・スイッチ部１３内のデータ転送制御部１３２は、ＣＭアクセス制御部４からＲＥＱ信号を受け取り、次に、ＣＭパス０（３１）を通じて送られてくるアドレスおよびコマンドを受信し、アドレス/コマンド解析部１３５で解析したアクセス要求に基づいてアービトレーションをおこなう（シーケンス５０３）。アービトレーションの結果、ＣＭパス１（３２）への接続権を得たら、データ転送制御部１３２は、セレクタ１３６を切り替える(シーケンス５０４)。そして、制御線２（３３）によりＣＭアクセス制御部４ａ，４ｂ内のデータ転送制御部１１０へ、ＣＭパス１（３２）への接続が得られたことを示す信号(ＡＣＫ)を返す(シーケンス５０５）。
【００７７】
次に、クロスバー・スイッチ部１３内のデータ転送制御部１３２は、制御線３（３２）によって、図８に示されるＣＭコントローラ７内のデータ転送制御部１４８へのアクセス開始を示す信号(ＲＥＱ)を出す（シーケンス５０６)。続いてアドレスおよびコマンドを送出する（シーケンス５０７)。
【００７８】
ＣＭアクセス制御部４ａ，４ｂは、ＡＣＫ信号を受け取ると、パケットバッファ１０３からデータを読み出しセレクタ１０２、パスＩＦ１０１を介してＣＭパス０（３１）へ送出する。クロスバー・スイッチ部１３は、ＣＭパス０（３１）を通して送られてきたデータを、パスＩＦ１３１およびセレクタ１３６を介してＣＭパス１（３２）へ送出する（シーケンス５０９）。
【００７９】
ＣＭコントローラ７内のデータ転送制御部１４８は、制御線３（３４）によってＲＥＱ信号を受け取ると、次に、ＣＭパス１（３２）を通して送られてきたアドレスおよびコマンドを受信し、アドレス/コマンド解析部１４５で解析したアクセス要求に基づいてアービトレーションをおこない(シーケンス５０８)、セレクタ１４４を切り替える。ＣＭパス１（３２）を通じて送られてくるデータは、パケットバッファ１４３に格納される。
【００８０】
そして、アービトレーションの結果、メモリモジュール９へのアクセス権を得たときに、メモリの制御情報をメモリ制御部１４７へ送出し、メモリアクセスのための前処理をおこなう（シーケンス５１０)。次に、パケットバッファ１４３からデータが読み出され、セレクタ３０４を介してメモリモジュール９へ書き込まれる（シーケンス５１１）。
【００８１】
メモリモジュール９へのアクセスが終了すると、ＣＭコントローラ７は、メモリアクセスの後処理をおこない、データ転送制御部１４８においてアクセス結果（アクセス状況）を示すステータス情報(ＳＴＡＴＵＳ)を生成する（シーケンス５１２)。次に、ステータス情報をクロスバー・スイッチ部１３を介してＣＭアクセス部４へ送出する（シーケンス５１３)。クロスバー・スイッチ部１３内のデータ転送制御部１４８は、ステータス情報(ＳＴＡＴＵＳ)を受け取ると、ＣＭコントローラ１０７へのＲＥＱ信号をオフにする（シーケンス５１４)。
【００８２】
そして、ＣＭアクセス制御部４内のデータ転送制御部１１０は、ＳＴＡＴＵＳを受け取るクロスバー・スイッチ部１３へのＲＥＱ信号をオフにする（シーケンス５１５)。クロスバー・スイッチ部１３内のデータ転送制御部１３２は、ＣＭアクセス制御部４からのＲＥＱ信号のオフを確認すると、ＣＭアクセス制御部４へのＡＣＫ信号をオフする（シーケンス５１６)。ＣＭアクセス制御部４内のデータ転送制御部１１０はステータスを受け取ると、制御線１（３０）により、ホストＩＦ１１あるいはドライブＩＦ１２へキャッシュメモリ部１４へのアクセスの終了を報告する。
（I−２）キャッシュリードアクセス
次に、キャッシュメモリ部１４からデータを読み出す場合の手順について説明する。
【００８３】
キャッシュメモリ部１４からデータを読み出す場合（リード動作）のＣＭアクセス制御部４からＣＭコントローラ７へのアクセスの流れはシーケンス５０１から５０８までと同じであり、シーケンス５１２以降はデータの書き込みの場合（ライト動作）と同じである。ここでＣＭアクセス制御部４は、シーケンス５０６でＡＣＫ信号を受けると、データの受信待ち状態に入る。
【００８４】
ＣＭコントローラ７は、シーケンス５０８でメモリアクセス権を得ると、メモリモジュール９からデータを読み出し、セレクタ１４４、パスＩＦ１４１を介してＣＭパス１（３２）にデータを送出する。クロスバー・スイッチ部１３は、ＣＭパス１（３２）を通じてデータを受信すると、ＣＭパス０（３１）に出力し、ＣＭアクセス制御部４ａ，４ｂは、セレクタ１０２、データ線２９を介してホストＩＦ３あるいはドライブＩＦ２へデータを送出する。
（II）共有メモリ部のアクセス
次に、共有メモリ部１５のアクセス手順について説明する。
【００８５】
共有メモリ部１５へのアクセスする場合、マイクロプロセッサ６は、ホストＩＦ３あるいはドライブＩＦ２へ、共有メモリ部１５へのアクセス開始を指示する。
【００８６】
アクセス開始の指示を受けたホストＩＦ３あるいはドライブＩＦ２は、制御線１（３５）により、図６に示されるＳＭアクセス制御部５ａ，５ｂ内のデータ転送制御部１１５へアクセス開始を示す信号を送出し、それとともにデータ線２８を通してアドレス、コマンド、データを送出する。
【００８７】
ＳＭアクセス制御部５ａ，５ｂは、データ線２８を通じて送られてきたアドレス、コマンド、データをパケットバッファ１１３に格納する。データ転送制御部１１５は、アービトレーションをおこなって、パスＩＦ１１１の使用権を決定し、セレクタ１１２を切り替える。
（II−１）共有メモリライトアクセス
先ず、図１１を用いて共有メモリ部１５へデータを書き込む場合の手順について説明する。
図１１は、共有メモリ部１５へデータを書き込む場合の、ＳＭアクセス制御部５ａ，５ｂからＳＭコントローラ８へのアクセスの流れを示すシーケンス図である。
【００８８】
図６に示されるＳＭアクセス制御部５ａ，５ｂ内のデータ転送部１１５は、アービトレーションによってＳＭパス４０の使用権が決定されると、制御線２（３６）によってＳＭアクセス制御部５ａ，５ｂ内のデータ転送制御部１１５へアクセス開始を示す信号(ＲＥＱ)を出す（シーケンス６０１）。続いてアドレスおよびコマンドを送出する（シーケンス６０２)。図９に示される共有メモリ部１５のＳＭコントローラ８内のデータ転送制御部１５２は、ＳＭアクセス制御部５ａ，５ｂからＲＥＱ信号を受け取り、次に、ＳＭパス４０を通じて送られてくるアドレスおよびコマンドを受信し、アドレス/コマンド解析部１５５で解析したアクセス要求に基づいてアービトレーションをおこなう（シーケンス６０３）。アービトレーションの結果、接続権を得たときに、データ転送制御部１５２はセレクタ１５６を切り替える（シーケンス５０４)。
【００８９】
ＳＭコントローラ８内のデータ転送制御部１５２は、制御線２（３５）によってＲＥＱ信号を受け取ると、次にＳＭパス１４０を通じて送られてきたアドレスおよびコマンドを受信し、アドレス/コマンド解析部１５５で解析したアクセス要求に基づいてアービトレーションをおこない（シーケンス６０８)、セレクタ１５６を切り替える。ＳＭパス４０を通じて送られてくるデータは、パケットバッファ１５３に格納される。
【００９０】
アービトレーションの結果、メモリモジュール９へのアクセス権を得たときに、データ転送制御部１５２は、メモリの制御情報をメモリ制御部１５７へ送出し、メモリアクセスのための前処理をおこなう（シーケンス６１０)。次に、パケットバッファ１５３からデータが読み出され、セレクタ１５６を介してメモリモジュール９へ書き込まれる（シーケンス６１１）。
【００９１】
メモリモジュール９へのアクセスが終了すると、ＳＭコントローラ８は、メモリアクセスの後処理をおこない、データ転送制御部１５２においてアクセス結果（アクセス状況）を示すステータス情報(ＳＴＡＴＵＳ)を生成する（シーケンス６１２)。次に、ステータス情報をＳＭアクセス制御部５ａ，５ｂへ送出する（シーケンス６１３)。ＳＭアクセス制御部５ａ，５ｂ内のデータ転送制御部１１５は、ステータス情報(ＳＴＡＴＵＳ)を受け取ると、ＳＭコントローラ８へのＲＥＱ信号をオフにする（シーケンス６１４)。制御線１（３５）により、ホストＩＦ３あるいはドライブＩＦ２へ共有メモリ部１５へのアクセスの終了を報告する。
（II−２）共有メモリリードアクセス
次に、共有メモリ部１５からデータを読み出す場合の手順について説明する。
【００９２】
共有メモリ部１５からデータを読み出す場合（リード動作）のＳＭアクセス制御部５ａ，５ｂからＳＭコントローラ８へのアクセスの流れはシーケンス６０１からシーケンス６０８までと同じであり、シーケンス６１２以降はデータの書き込みの場合（ライト動作）と同じである。
【００９３】
シーケンス６０８でメモリアクセス権を得ると、ＳＭコントローラ８は、メモリモジュール９からデータを読み出し、セレクタ１５６、パスＩＦ１５１を介してＳＭパス４０にデータを送出する。ＳＭアクセス制御部５ａ，５ｂは、セレクタ１１２、データ線２８を介してホストＩＦ３あるいはドライブＩＦ２へデータを送出する。
（III）ＳＭデータ／ＣＭアクセス
これまで述べてきたように、本発明の特徴は、キャッシュメモリ部１４と共有メモリ部１５の間にＳＭ／ＣＭパス４１を設け、従来なら共有メモリ部１５に格納していた制御データをこのパスを通じて、キャッシュメモリ部１４に格納できるようにしたことであった。
【００９４】
このような転送をおこなう条件としては、予め、キャッシュメモリ部に格納するデータを決めておく場合（例えば、キャッシュメモリのある番地からある番地の管理情報は、キャッシュメモリに格納するように決める）と、共有メモリ部１５にデータが格納できなくなった場合の二通りが考えられる。
【００９５】
以下では、図１２および図１３を用いて、このＳＭ／ＣＭパス４１のパスによりＳＭコントロール部からＣＭコントロール部へのデータを転送する手順について説明する。
図１２は、ＳＭ／ＣＭパス４１のパスを用いて、ＳＭコントロール部からＣＭコントロール部へのデータを転送する手順を示すシーケンス図である。
図１３は、キャッシュメモリ部１４のＣＭコントローラ７の動作の概要を示すフローチャートである。
【００９６】
共有メモリ部１５からデータをキャッシュメモリへ転送する場合（ライト動作）のＳＭアクセス制御部５ａ，５ｂから共有メモリ部１５のＳＭコントローラ８へのアクセスの流れは、図１１に示されているシーケンス６０１からシーケンス６０４までと同じである。
【００９７】
シーケンス６０２で、アドレス／コマンドをＳＭコントローラ８が受信し、さらに、ＳＭ／ＣＭパス１（４１）を通じて送られてくるデータをＳＭバッファ１４３に格納する（シーケンス７０４）。ＳＭコントローラ８は、すべてのデータを受信して、ＳＭ／ＣＭパスを通じて、データをＣＭコントローラ９への送信完了すると、データ転送制御部１５２においてアクセス結果（アクセス状況）を示すステータス情報(ＳＴＡＴＵＳ)を生成する（シーケンス６０５)。そして、次にステータス情報をＳＭアクセス制御部５ａ，５ｂへ送出する（シーケンス６１３)。
【００９８】
この場合に、ＳＭコントローラ８は、ＣＭコントローラ７からの返答を待たずに処理が進められることに注意する。
【００９９】
ＳＭアクセス制御部５ａ，５ｂ内のデータ転送制御部１１５はステータス情報(ＳＴＡＴＵＳ)を受け取ると、ＳＭコントローラ８へのＲＥＱ信号をオフにする（シーケンス６１４)。そして、制御線１（３５）により、ホストＩＦ３あるいはドライブＩＦ２へ共有メモリ部１５へのアクセスの終了を報告する。
【０１００】
一方、ＣＭコントローラ９においては、シーケンス７０４にてデータを受信後、データアドレス/コマンド解析部１５５で解析したアクセス要求に基づいてアービトレーションをおこない（シーケンス７０５)、メモリモジュール９へのアクセス権を得たときに、セレクタ１５６をＳＭ／ＣＭ４１への接続に切り替える（シーケンス７０６）。そして、 ＣＭコントローラ９は、メモリの制御情報をメモリ制御部１４７へ送出し、メモリアクセスのための前処理をおこないパケットバッファ１４３からデータを読み出し、セレクタ３０４を介してメモリモジュール９へ書き込み（シーケンス７０７）、メモリモジュール９へのアクセスを終了する。
【０１０１】
この間のキャッシュメモリ部１４のＣＭコントローラ７の動作の概要は、図１３に示されるようになる。
【０１０２】
ＣＭコントローラ７のアドレス/コマンド解析部１４５は、ＲＥＱ  ＯＮになっているかを、解析する（Ｓ８０１，Ｓ８０２）。
【０１０３】
ＲＥＱ  ＯＮのときには、データ転送制御部１４８のアービタ１８０により、アービトレーションをおこなう（Ｓ８０５）。
【０１０４】
ＲＥＱ  ＯＮになっていないときには、ＳＭ／ＣＭパス４１に接続されているＳＭバッファ１４９にデータが来ていないかを調べ、来ているときには、アドレス/コマンド解析部１４５によるコマンド解析をおこなって、データ転送制御部１４８のアービタ１８０により、アービトレーションをおこなう（Ｓ８０５）。
【０１０５】
その結果、ＣＭパスの出力ポートを獲得できたときには（Ｓ８０６）、セレクタを切替え、アドレス/コマンド解析の結果に従い、ＣＭパス１（３２）とメモリモジュール９の接続をする（Ｓ８０７）。そして、メモリモジュール９に対して、データをライトしたり、リードしたりする（Ｓ８０８）。
【０１０６】
次に、ＳＴＡＴＵＳ情報を受信したり、送信して（Ｓ８０９）、最後にＲＥＱＯＦＦを受信して終了する（Ｓ８１０）。
【０１０７】
また、ＳＭパスの出力ポートを獲得できたときには（Ｓ８１１）、セレクタを切替え、アドレス/コマンド解析の結果に従い、ＳＭ／ＣＭパス４１とメモリモジュール９の接続をする（Ｓ８１２）。そして、メモリモジュール９に対して、データをライトしたり、リードしたりする（Ｓ８１３）。
【０１０８】
どちらの出力ポートを獲得できないときには、出力ポートを獲得できるまで、アービトレーションを繰り返す。
【０１０９】
【発明の効果】
本発明によれば、キュッシュメモリ部と共有メモリ部の二種類のメモリを有するディスク制御装置において、キュッシュメモリ部の増設に応じて、共有メモリ部の増設を必要とせず、しかも、アクセス性能の低下しないようなディスク制御装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るディスク制御装置の構成図である。
【図２】従来技術に係る内部構成を共有バス結合にしたディスクアレイ制御装置の構成図である。
【図３】共有メモリとキャッシュメモリの結合網として、両者にスイッチを用いた相互結合網を介して各ＩＦ部を接続するディスクアレイ制御装置の構成図である。
【図４】共有メモリとキャッシュメモリの結合網として、キャッシュメモリの結合網のみにスイッチを用いた相互結合網を介して各ＩＦ部を接続するディスクアレイ制御装置の構成図である。
【図５】ＣＭアクセス制御部４ａ，４ｂの構成図である。
【図６】ＳＭアクセス制御部５ａ，５ｂの構成図である。
【図７】クロスバー・スイッチ部１３の構成図である。
【図８】キャッシュメモリ部１４の構成図である。
【図９】共有メモリ部１５の構成図である。
【図１０】キャッシュメモリ部１４へデータを書き込む場合の、ＣＭアクセス制御部４ａ，４ｂからＣＭコントローラ７へのアクセスの流れを示すシーケンス図である。
【図１１】共有メモリ部１５へデータを書き込む場合の、ＳＭアクセス制御部５ａ，５ｂからＳＭコントローラ８へのアクセスの流れを示すシーケンス図である。
【図１２】ＳＭ／ＣＭパス４１のパスを用いて、ＳＭコントロール部からＣＭコントロール部へのデータを転送する手順を示すシーケンス図である。
【図１３】キャッシュメモリ部１４のＣＭコントローラ７の動作の概要を示すフローチャートである。
【符号の説明】
１…ディスク制御装置、２…ドライブＩＦ、３…ホストＩＦ、４…ＣＭ（キャッシュメモリ）制御部、５…ＳＭ（共有メモリ）アクセス制御部、６…マイクロプロセッサ部、１１…ホストＩＦ部、１２…ディスクＩＦ部、１３…ＣＳＷ（クロスバースイッチ）部、１４…キャッシュメモリ部、１５…共有メモリ部、２０…磁気ディスク装置、３１…ＣＭ（キャッシュメモリ）パス０、３２…ＣＭ（キャッシュメモリ）パス１、４０…ＳＭ（共有メモリメモリ）パス、４１ＣＭ／ＳＭパス、５０ホストコンピュータ。
【図１】
0004025032.tif 000002
【図２】
0004025032.tif 000003
【図３】
0004025032.tif 000004
【図４】
0004025032.tif 000005
【図５】
0004025032.tif 000006
【図６】
0004025032.tif 000007
【図７】
0004025032.tif 000008
【図８】
0004025032.tif 000009
【図９】
0004025032.tif 000010
【図１０】
0004025032.tif 000011
【図１１】
0004025032.tif 000012
【図１２】
0004025032.tif 000013
【図１３】
0004025032.tif 000014