(57)【特許請求の範囲】
【請求項１】
基板上に、白金族の金属よりなる下部電極を形成する工程と、
前記下部電極上に、化学量論的組成よりも少ない組成の酸素を含む第１の酸化物誘電体膜を形成する工程と、
前記下部電極と前記第１の酸化物誘電体膜との界面に形成された前記下部電極の酸化膜と前記第１の酸化物誘電体膜とを反応させることにより、前記酸化膜を還元する熱処理を行う工程と、
前記第１の酸化物誘電体膜上に、上部電極を形成する工程と
を有することを特徴とする容量素子の製造方法。
【請求項２】
基板上に、白金族の金属よりなる下部電極を形成する工程と、
前記下部電極上に、第１の酸化物誘電体膜を構成する金属よりなる金属膜と、前記第１の酸化物誘電体膜との積層膜を形成する工程と、
熱処理を行い、前記金属膜と前記下部電極との界面に形成された酸化膜と前記金属膜とを反応させることにより、前記第１の酸化物誘電体膜と同じ構成元素からなる第２の酸化物誘電体膜を形成し、前記酸化膜を還元する工程と
を有することを特徴とする容量素子の製造方法。
【請求項３】
請求項１又は２記載の容量素子の製造方法において、
前記熱処理は、４００〜５５０℃の範囲で行う
ことを特徴とする容量素子の製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の容量素子の製造方法において、
前記熱処理を行う工程は、前記酸化膜の膜厚が３ｎｍ以下となるように行う
ことを特徴とする容量素子の製造方法。
【請求項５】
請求項１記載の容量素子の製造方法において、
前記熱処理を行う工程は、熱処理後における前記第１の酸化物誘電体膜が化学量論的組成となるように行う
ことを特徴とする容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子の製造方法に係り、特に、キャパシタ誘電体膜として金属の酸化物よりなる酸化物誘電体膜を用いた容量素子の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成しうる半導体記憶装置であり、従来より、高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、キャパシタの占有面積はデバイスの集積化に多大な影響を与えるため、単位面積あたりの蓄積容量を如何にして増加するかが極めて重要である。このため、近年開発が行われているギガビット級の記憶容量を有するＤＲＡＭでは、キャパシタによる所有面積を狭めるべく、従来より広く用いられていたシリコン酸化膜やシリコン窒化膜よりも誘電率の大きな金属酸化物をキャパシタ誘電体膜として採用することが検討されている。このような酸化物誘電体膜としては、タンタル酸化膜（Ｔａ2Ｏ5）、ＢＳＴＯ膜、ＳＴＯ膜、ＰＺＴ膜などの酸化物誘電体膜が検討されている。
【０００３】
キャパシタ誘電体膜としてこれら酸化物誘電体膜を用いる場合、通常、その成膜にはＣＶＤ法が用いられていた。これは、ＣＶＤにより形成した膜が高い誘電率を有すること、リーク電流が小さいこと及びステップカバレッジに優れた膜を形成できることによる。また、電極材料としては、ルテニウム（Ｒｕ）などの貴金属材料が用いられていた。これは、貴金属膜が酸化物誘電体膜との密着性に優れているとともに、仕事関数差が大きくリーク電流の小さいキャパシタを構成できるからである。
【０００４】
【発明が解決しようとする課題】
しかしながら、アモルファスの酸化物誘電体膜を用いてキャパシタを形成する場合、トランジスタの特性向上のために行われるフォーミングガスアニールによって、下部電極とキャパシタ誘電体膜との間で膜剥がれが生じることが、本願発明者により初めて明らかとなった。
【０００５】
本発明の目的は、下部電極と酸化物誘電体膜との間における膜剥がれを防止しうる容量素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的は、基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、化学量論的組成よりも少ない組成の酸素を含む第１の酸化物誘電体膜を形成する工程と、前記下部電極と前記第１の酸化物誘電体膜との界面に形成された前記下部電極の酸化膜と前記第１の酸化物誘電体膜とを反応させることにより、前記酸化膜を還元する熱処理を行う工程と、前記第１の酸化物誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法によって達成される。このようにして容量素子を製造することにより、下部電極と酸化物誘電体膜との間に形成される下部電極の酸化膜を効果的に除去することができる。したがって、水素を含む雰囲気中での熱処理による下部電極と酸化物誘電体膜との界面における膜剥がれを防止することができる。
また、上記目的は、基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、第１の酸化物誘電体膜を構成する金属よりなる金属膜と、前記第１の酸化物誘電体膜との積層膜を形成する工程と、熱処理を行い、前記金属膜と前記下部電極との界面に形成された酸化膜と前記金属膜とを反応させることにより、前記第１の酸化物誘電体膜と同じ構成元素からなる第２の酸化物誘電体膜を形成し、前記酸化膜を還元する工程とを有することを特徴とする容量素子の製造方法によっても達成される。
【０００７】
【発明の実施の形態】
［本発明の原理］
前述の通り、アモルファスの酸化物誘電体膜を用いてキャパシタを形成した場合、トランジスタの特性向上のために行われるフォーミングガスアニールによって、下部電極とキャパシタ誘電体膜との間で膜剥がれが生じる。
【０００８】
本願発明者が鋭意検討を行った結果、フォーミングガスアニールを行うことにより下部電極とキャパシタ誘電体膜との間で膜剥がれが生じる原因は、下部電極の表面に形成されている自然酸化膜や、酸化物誘電体膜の成膜過程における下部電極の酸化によって形成される薄い金属酸化膜が、フォーミングガスに含まれる水素によって還元されるためであることがはじめて明らかとなった。
【０００９】
以下、キャパシタ誘電体膜としてタンタル酸化膜を用い、上部電極及び下部電極としてルテニウムを用いた場合を例にして、膜剥がれが生じるメカニズム及び本発明の原理について詳細に説明する。
【００１０】
フォーミングガスアニールとは、トランジスタの特性向上のために行われるものであり、水素を例えば３％含む窒素雰囲気中で行う熱処理である。フォーミングガスに含まれる水素は、フォーミングガスアニールの際にトランジスタが形成されている素子内部まで入り込む。この際、上部電極に達した水素分子は、上部電極を構成するルテニウムの触媒作用によって活性な原子状水素となる。この原子状水素がキャパシタ誘電体膜と下部電極との界面に達すると、この界面に形成されている酸化ルテニウム膜を還元するとともに水分を発生する。これにより、キャパシタ誘電体膜と下部電極との間において膜剥がれが生じる。
【００１１】
このように、膜剥がれの原因はキャパシタ誘電体膜と下部電極との間に形成されている酸化ルテニウム膜である。したがって、キャパシタ誘電体膜と下部電極との間にこの酸化ルテニウム膜が形成されなければ、膜剥がれが生じることはない。ところが、キャパシタ誘電体膜は酸化物であり、その成膜は酸素を含む雰囲気中で行うため、キャパシタ誘電体膜の成膜過程における下部電極の酸化を完全に防止するのは困難である。
【００１２】
そこで、本発明では、キャパシタ誘電体膜を形成した後、キャパシタ誘電体膜と下部電極との間に形成されている酸化ルテニウム膜を除去するための処理を行うことにより、フォーミングガスアニールによる膜剥がれを防止する。
【００１３】
具体的には、タンタルリッチなタンタル酸化膜をルテニウムよりなる下部電極上に形成後、フォーミングガスアニールの前に、例えば窒素ガス雰囲気中において４００〜５５０℃の温度で熱処理を行う。この熱処理を行うことにより、タンタル酸化膜中に含まれている過剰なタンタルが酸化ルテニウム膜中の酸素と反応し、酸化ルテニウムを還元する。したがって、この熱処理によってキャパシタ誘電体膜と下部電極との間の酸化ルテニウム膜が除去され、フォーミングガスアニールによる膜剥がれを防止することができる。
【００１４】
タンタル又はルテニウムを酸化してタンタル酸化膜又は酸化ルテニウム膜を形成する際に必要なエネルギ（ギプスエネルギ（ΔＧ））は、温度Ｔを関数として以下のように表されることが知られている（例えば、D.S.Wuu et al., J. Vac.Sci.Technol., A17, 3327 (1999)を参照）。
【００１５】
Ｒｕ ＋ Ｏ2 → ＲｕＯ2
ΔＧ ＝ - 307943 + 261.08Ｔ - 28.87ＴlogＴ ［Ｊ／ｍｏｌ］
２Ｔａ ＋ ２．５Ｏ2 → Ｔａ2Ｏ5
ΔＧ ＝ - 1015664 + 312.96Ｔ + 25.36ＴlogＴ ［Ｊ／ｍｏｌ］
上記の式より、酸化ルテニウム膜を形成する際に必要なエネルギは、タンタル酸化膜を形成する際に必要なエネルギよりも大きいことが判る。したがって、下部電極上にタンタルリッチなキャパシタ誘電体膜を形成しておくと、その後の熱処理によって酸化ルテニウム膜中の酸素がタンタル酸化膜の形成に用いられ、界面の酸化ルテニウム膜厚を減少することが可能と考えられる。
【００１６】
タンタルリッチなタンタル酸化膜は、キャパシタ誘電体膜として用いるすべての膜のタンタル組成を増加することにより形成してもよいし、タンタルリッチなタンタル酸化膜を下部電極側のみに形成するようにしてもよい。後者の場合、タンタルリッチなタンタル酸化膜の代わりに、タンタル膜を用いることもできる。
【００１７】
熱処理の温度は、４００〜５５０℃程度の範囲、より好ましくは５００℃前後の温度で行うことが望ましい。４００℃以上よりも高い温度が必要なのは、それよりも低い温度では酸化ルテニウムの十分な還元作用が望めないからである。また、５５０℃以下の温度とするのは、それよりも高い温度で熱処理を行うと、例えば下部電極の下層に形成されるバリアメタル層が破壊されてコンタクト抵抗が増大し、最悪の場合には下部電極が剥がれこととなるからである。
【００１８】
熱処理を行う雰囲気は、窒素やアルゴンなどの不活性ガスに限られず、Ｏ2ガスなど酸素ガスを含む雰囲気であっても差し支えない。タンタル酸化膜中における酸素の拡散は小さいため、上述のような比較的低温の熱処理では、雰囲気中の酸素がタンタル酸化膜を通過して下地ルテニウム膜を酸化することはなく、酸化ルテニウムの還元反応を阻害することはない。但し、ＵＶ−Ｏ3を用いた熱処理など、活性な酸素を含む雰囲気での熱処理は下地ルテニウムを酸化するため、酸化ルテニウムを還元するための熱処理の雰囲気としては好ましくない。
【００１９】
なお、酸化ルテニウム膜を除去するための熱処理を行う工程では、必ずしもすべての酸化ルテニウム膜を除去する必要はない。酸化ルテニウム膜は強い結晶配向性を有するため、スパッタやＣＶＤで成膜した多結晶ルテニウム上に形成される酸化ルテニウム膜の均一性は乏しい。したがって、酸化ルテニウム膜の膜厚を３ｎｍ以下に抑えることにより、たとえ酸化ルテニウム膜が還元されてもルテニウム膜とタンタル酸化膜との間の密着性を十分に維持することができる。
【００２０】
また、タンタル酸化膜の成膜前の下部電極上には、通常、膜厚２ｎｍ程度の自然酸化膜が形成されている。したがって、タンタル酸化膜の成膜前に、この自然酸化膜を除去する処理、例えば水素などの還元性ガス雰囲気中で例えば４００〜５３０℃の熱処理を行うことにより、上記熱処理の効果を更に高めることができる。
【００２１】
表１〜４は、種々の条件でタンタル酸化膜を形成した場合におけるフォーミングガスアニールによる膜剥がれの有無をまとめたものである。
【００２２】
表１は、窒素雰囲気中での熱処理を行わなかった場合である。
【００２３】
【表１】
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表２は、４００℃１時間の窒素雰囲気中での熱処理を行った場合である。
【００２４】
【表２】
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表３は、４５０℃１時間の窒素雰囲気中での熱処理を行った場合である。
【００２５】
【表３】
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表４は、５００℃１時間の窒素雰囲気中での熱処理を行った場合である。
【００２６】
【表４】
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表１〜４に示すように、タンタル酸化膜の成膜温度或いは成膜室の圧力が低いほど、すなわち酸化力が弱い条件ほど、膜剥がれが生じにくい傾向にある。このことは、下部電極の酸化が膜剥がれに影響していることを示唆している。
【００２７】
窒素雰囲気中での熱処理を行っていない試料（表１）においても、膜剥がれが生じない条件は存在する。しかしながら、この場合はプロセスウィンドウが狭く、実際の製造プロセスに適用することは困難であると考えられる。
【００２８】
窒素雰囲気中での熱処理を行った試料（表２〜表４）では、より高い温度で熱処理を行うほどに膜剥がれが生じる条件が少なくなっていることが判る。５００℃で熱処理を行った試料（表４）にあっては、５２０℃でタンタル酸化膜を成膜した場合や、成膜室の圧力を２．５Ｔｏｒｒと高めに設定した場合においても、膜剥がれを防止することができた。
【００２９】
［第１実施形態］
本発明の第１実施形態による容量素子の製造方法について図１乃至図４を用いて説明する。
【００３０】
図１は本実施形態による容量素子の製造方法を示す工程断面図、図２は容量素子の断面構造を走査型電子顕微鏡により観察した結果を示す図、図３は容量素子の断面構造を透過型電子顕微鏡により観察した結果を示す図、図４は容量素子のリーク電流を測定した結果を示すグラフである。
【００３１】
まず、基板１上に、例えばスパッタ法によりルテニウム膜を堆積し、ルテニウム膜よりなる下部電極２を形成する。
【００３２】
次いで、下部電極２上に、例えばＣＶＤ法により、例えば膜厚１〜２ｎｍであり、Ｔａ2Ｏ5-aとしてａが５以下であるであるタンタルリッチなタンタル酸化膜４を形成する（図１（ａ））。
【００３３】
次いで、タンタル酸化膜４上に、例えばＣＶＤ法により、例えば膜厚１０〜３０ｎｍの化学量論的組成近傍の組成を有するタンタル酸化膜５を堆積する（図１（ｂ））。
【００３４】
タンタル酸化膜４，５は、例えば基板温度を４８０℃、成膜チャンバの圧力を１．３Ｔｏｒｒとして、成膜を行う。
【００３５】
なお、下部電極２とタンタル酸化膜４との界面には、自然酸化膜或いはタンタル酸化膜４，５の成膜過程で形成された酸化膜である酸化ルテニウム膜３が形成されている。
【００３６】
次いで、ＵＶ−Ｏ3、Ｏ3或いはＨ2Ｏ雰囲気などにおける熱処理を行い、タンタル酸化膜４，５中の酸素空孔を充填する。
【００３７】
次いで、例えば窒素雰囲気中で４００〜５００℃１時間の熱処理を行う。この熱処理により、タンタル酸化膜４中のタンタルが酸化ルテニウム膜３中の酸素と反応してタンタル酸化物となる一方、還元されたルテニウムが下部電極２上に形成される。また、タンタル酸化膜４，５の組成は化学量論的組成であるＴａ2Ｏ5に近づき、膜質が向上する。こうして、下部電極２上に、タンタル酸化膜よりなるキャパシタ誘電体膜６を形成する。
【００３８】
次いで、キャパシタ誘電体膜６上に、例えばスパッタ法によりルテニウム膜を堆積し、ルテニウム膜よりなる上部電極７を形成する。
【００３９】
図２は、容量素子の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図２（ａ）は上部電極を形成した直後の状態を示す図、図２（ｂ）は窒素雰囲気中での熱処理を行わず、上部電極の形成後にフォーミングガスアニール（ＦＧＡ）を行った場合の状態を示す図、図２（ｃ）は窒素雰囲気中での熱処理（Ｎ2アニール）を行い、上部電極の形成後にフォーミングガスアニール（ＦＧＡ）を行った場合の状態を示す図である。
【００４０】
図示するように、窒素雰囲気中での熱処理を行わなかった図２（ｂ）の試料では下部電極とキャパシタ誘電体膜との間で膜剥がれが生じたが、窒素雰囲気中での熱処理を行った図２（ｃ）の試料では膜剥がれは生じなかった。
【００４１】
図３は、容量素子の断面構造を透過型電子顕微鏡により観察した結果を示す図である。図３（ａ）は上部電極を形成した直後の状態を示す図、図３（ｂ）は窒素雰囲気中での熱処理（Ｎ2アニール）を行い、上部電極の形成後にフォーミングガスアニールを行わなかった場合の状態を示す図、図３（ｃ）は窒素雰囲気中での熱処理（Ｎ2アニール）を行い、上部電極の形成後にフォーミングガスアニール（ＦＧＡ）を行った場合の状態を示す図である。
【００４２】
図示するように、上部電極の形成直後（図３（ａ））にはタンタル酸化膜と下部電極との界面に酸化ルテニウムとみられる薄い層が観察されるが、窒素雰囲気中での熱処理を行った図３（ｂ）及び（ｃ）の試料ではこの層は観察されず、下部電極とキャパシタ誘電体膜との界面は極めて清浄であった。
【００４３】
図４は、容量素子のリーク電流を測定した結果を示すグラフである。図中、◆は酸化ルテニウムを除去する熱処理を行わずにフォーミングガスアニールを行った試料の場合、▲は酸化ルテニウムを除去する熱処理後にフォーミングガスアニールを行った試料の場合である。
【００４４】
図示するように、酸化ルテニウムを除去する熱処理を行うことにより、リーク電流を大幅に低減することができた。
【００４５】
このように、本実施形態によれば、タンタルリッチなタンタル酸化膜を形成した後に熱処理を行うことにより、タンタル酸化膜とルテニウム膜との界面に形成される酸化ルテニウム膜を除去するので、フォーミングガスアニールを行っても膜剥がれが生じない容量素子を形成することができる。また、この熱処理は、タンタル酸化膜の膜質向上にも貢献するため、良質のタンタル酸化膜を形成することができる。
【００４６】
なお、上記実施形態では、図１（ａ）に示す工程において、下部電極２上にタンタルリッチなタンタル酸化膜４を形成しているが、このタンタル酸化膜の代わりにタンタル膜を形成してもよい。
【００４７】
また、上記実施形態では、タンタルリッチなタンタル酸化膜と化学量論的組成近傍の組成を有するタンタル酸化膜とを形成したが、タンタルリッチなタンタル酸化膜のみを堆積するようにしてもよい。
【００４８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図５乃至図１７を用いて説明する。
【００４９】
図５は本実施形態による半導体装置の構造を示す平面図、図６は本実施形態による半導体装置の構造を示す概略断面図、図７乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図、図１７は半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【００５０】
はじめに、本実施形態による半導体装置の構造を図５及び図６を用いて説明する。
【００５１】
シリコン基板１０上には、素子領域を画定する素子分離膜１２が形成されている。素子領域上には、ゲート電極２０とソース／ドレイン拡散層２４、２６とを有するメモリセルトランジスタが形成されている。ゲート電極２０は、図５に示すように、ワード線を兼ねる導電膜としても機能する。メモリセルトランジスタが形成されたシリコン基板１０上には、ソース／ドレイン拡散層２４に接続されたプラグ３６及びソース／ドレイン拡散層２６に接続されたプラグ３８とが埋め込まれた層間絶縁膜３０が形成されている。
【００５２】
層間絶縁膜３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０上には、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８が形成されている。ビット線４８は、図５に示すように、ワード線（ゲート電極２０）と交わる方向に延在して複数形成されている。ビット線４８が形成された層間絶縁膜４０上には、層間絶縁膜５８が形成されている。層間絶縁膜５８には、プラグ３８に接続されたプラグ６２が埋め込まれている。
【００５３】
層間絶縁膜５８上には、エッチングストッパ膜６４、層間絶縁膜６６及びエッチングストッパ膜６８が形成されている。エッチングストッパ膜６８上には、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４を貫きプラグ６２に接続され、エッチングストッパ膜６８上に突出して形成されたシリンダ状の蓄積電極７６が形成されている。蓄積電極７６上には、タンタル酸化膜（Ｔａ2Ｏ5）よりなるキャパシタ誘電体膜７８を介して、ルテニウム膜よりなるプレート電極８８が形成されている。
【００５４】
プレート電極８８上には、層間絶縁膜９０が形成されている。層間絶縁膜９０上には、プラグ９６を介してプレート電極８８に接続され、或いは、プラグ９８を介してビット線４８に接続された配線層１００が形成されている。配線層１００が形成された層間絶縁膜９０上には、層間絶縁膜１０２が形成されている。
【００５５】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭが構成されている。
【００５６】
次に、本実施形態による半導体装置の製造方法について図７乃至図１６を用いて説明する。なお、図７及び図８は図５のＡ−Ａ′線断面における工程断面図を表し、図９乃至図１６は、図５のＢ−Ｂ′線断面における工程断面図を表している。
【００５７】
まず、シリコン基板１０の主表面上に、例えば、ＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する（図７（ａ））。例えば、まず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒化膜（図示せず）を形成する。次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板１０をエッチングし、シリコン基板１０に例えば深さ２００ｎｍの素子分離溝を形成する。次いで、例えばＣＶＤ法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板１０の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜１２を形成する。
【００５８】
次いで、メモリセル領域のシリコン基板１０中にＰウェル（図示せず）を形成し、しきい値電圧制御のためのイオン注入を行う。
【００５９】
次いで、素子分離膜１２により画定された複数の素子領域上に、例えば熱酸化法により、例えば膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【００６０】
次いで、ゲート絶縁膜１４上に、例えばポリシリコン膜１６とタングステン膜１８との積層膜よりなるポリメタル構造のゲート電極２０を形成する（図７（ｂ））。例えば、膜厚７０ｎｍのポリシリコン膜１６と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）と、膜厚４０ｎｍのタングステン膜１８と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積した後、リソグラフィー技術及びエッチング技術によりこれら膜を同一の形状にパターニングし、上面がシリコン窒化膜２２で覆われ、タングステンナイトライド膜を介してポリシリコン膜１６及びタングステン膜１８が積層されてなるポリメタル構造のゲート電極２０を形成する。なお、ゲート電極２０は、ポリメタル構造に限られるものではなく、ポリゲート構造、ポリサイド構造、或いは、金属ゲート等を適用してもよい。
【００６１】
次いで、ゲート電極２０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２４、２６を形成する。
【００６２】
こうして、シリコン基板１０上に、ゲート電極２０、ソース／ドレイン拡散層２４、２６を有するメモリセルトランジスタを形成する。
【００６３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３５ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０及びシリコン窒化膜２２の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２８を形成する（図７（ｃ）、図９（ａ））。
【００６４】
次いで、全面に、例えばＣＶＤ法により例えばＢＰＳＧ膜を堆積した後、リフロー法及びＣＭＰ法等により、シリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間絶縁膜３０を形成する。
【００６５】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０に、ソース／ドレイン拡散層２４に達するスルーホール３２と、ソース／ドレイン拡散層２６に達するコンタクトホール３４とを、ゲート電極２０及びサイドウォール絶縁膜２８に対して自己整合的に形成する（図７（ｄ）、図９（ｂ））。
【００６６】
次いで、層間絶縁膜３０に開口されたコンタクトホール３２、３４内に、プラグ３６、３８をそれぞれ埋め込む（図８（ａ）、図９（ｃ））。例えば、ＣＶＤ法により、砒素ドープした多結晶シリコン膜を堆積した後、ＣＭＰ法によりシリコン窒化膜２２が露出するまで研磨し、コンタクトホール３２、３４内のみに多結晶シリコン膜よりなるプラグ３６、３８を選択的に残存させる。
【００６７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４０を形成する。
【００６８】
次いで、リソグラフィー技術及びエッチング技術により、プラグ３６に達するコンタクトホール４２を層間絶縁膜４０に形成する（図８（ｂ）、図９（ｄ））。
【００６９】
次いで、層間絶縁膜４０上に、コンタクトホール４２を介してプラグ３６に接続されたビット線４８を形成する（図８（ｃ）、図１０（ａ））。例えば、まず、スパッタ法により、膜厚４５ｎｍの窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順次堆積する。次いで、ＣＭＰ法によりタングステン膜５１を研磨し、コンタクトホール４２内にタングステン膜５１よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚３０ｎｍのタングステン膜５２を堆積する。次いで、ＣＶＤ法により、タングステン膜５２上に、膜厚２００ｎｍのシリコン窒化膜５４を堆積する。次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜５４、タングステン膜５２及び密着層５０をパターニングし、上面がシリコン窒化膜５４に覆われ、密着層５０及びタングステン膜５２よりなり、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８を形成する。
【００７０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線４８及びシリコン窒化膜５４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５６を形成する（図１０（ｂ））。
【００７１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００７２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜５８、４０に、プラグ３８に達するコンタクトホール６０を形成する（図１０（ｃ））。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線４８上を覆うシリコン窒化膜５４及びビット線４８の側壁に形成されたサイドウォール絶縁膜５６に自己整合でコンタクトホール６０を開口することができる。
【００７３】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール６０内に埋め込まれたプラグ６２を形成する（図１１（ａ））。
【００７４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６４を形成する。
【００７５】
次いで、エッチングストッパ膜６４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜６６を形成する。
【００７６】
次いで、層間絶縁膜６６上に、例えばＣＶＤ法により、例えば膜厚４０ｎｍ程度のシリコン窒化膜を堆積し、シリコン窒化膜よりなるエッチングストッパ膜６８を形成する。
【００７７】
次いで、エッチングストッパ膜６８上に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜７０を形成する（図１１（ｂ））。
【００７８】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いてプラグ６２に達する開口部７２を形成する（図１２（ａ））。
【００７９】
次いで、全面に、例えばＣＶＤ法により、膜厚１０ｎｍの窒化チタン膜と、膜厚４０ｎｍのルテニウム（Ｒｕ）膜とを堆積する。
【００８０】
次いで、フォトレジスト膜（図示せず）を塗布し、窒化チタン膜及びルテニウム膜が形成された開口部７２内を埋め込む。
【００８１】
次いで、例えばＣＭＰ法及び反応性イオンエッチング法により、層間絶縁膜７０の表面が露出するまでフォトレジスト膜、ルテニウム膜及び窒化チタン膜を研磨するとともに、開口部７２内のフォトレジスト膜を除去し、開口部７２の内壁に沿って形成され、窒化チタン膜よりなる密着層７４と、ルテニウム膜よりなる蓄積電極７６とを形成する（図１２（ｂ））。
【００８２】
次いで、例えば弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６８をストッパとして、層間絶縁膜７０を選択的にエッチングする。
【００８３】
次いで、密着層７４を、例えば硫酸と過酸化水素とを含む水溶液により、蓄積電極７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングする（図１３（ａ））。このエッチングは、密着層７４と後に形成するキャパシタ誘電体膜７８との相性が悪い場合を考慮したものであり、密着層７４と蓄積電極７６との相性がよい場合には、必ずしも密着層７４を除去する必要はない。密着層７４のエッチングは、少なくともエッチングストッパ膜６８と蓄積電極７６との間に間隙が形成されるまで行うことが望ましい。なお、キャパシタ誘電体膜との相性に基づいて密着層を除去する技術については、例えば、同一出願人による特開２０００−１２４４２３号公報に詳述されている。
【００８４】
次いで、全面に、例えばＣＶＤ法により、膜厚が例えば１０〜３０ｎｍであり、組成が例えばＴａ：Ｏ＝２：４．８であるタンタルリッチなタンタル酸化膜を堆積し、このタンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する（図１３（ｂ））。例えば、酸素とペントエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）との混合ガスを用い、基板温度を４８０℃、圧力を１．３Ｔｏｒｒとして成膜を行い、タンタル酸化膜よりなるキャパシタ誘電体膜７８を形成する。このように成膜されたタンタル酸化膜はアモルファス状態である。
【００８５】
なお、蓄積電極７６の酸化や密着層７４の劣化の防止、プロセスウィンドウ等を考慮すると、タンタル酸化膜の成膜は、成膜温度が４８０℃以下、酸素分圧が０．２５Ｔｏｒｒ以下の条件で行うことが望ましい。
【００８６】
次いで、ＵＶ−Ｏ3、Ｏ3或いはＨ2Ｏ雰囲気などにおける熱処理を行い、タンタル酸化膜中の酸素空孔を充填するとともに、ＰＥＴの加水分解反応を促進する。例えば、ＵＶ−Ｏ3中で、温度を４８０℃として２時間の熱処理を行う。
【００８７】
なお、蓄積電極とタンタル酸化膜との界面には、自然酸化膜或いはタンタル酸化膜の成膜過程で形成された酸化膜である酸化ルテニウム膜（図示せず）が形成される。
【００８８】
次いで、例えば窒素雰囲気中で５００℃１時間の熱処理を行う。この熱処理により、タンタル酸化膜中のタンタルが酸化ルテニウム膜中の酸素と反応してタンタル酸化膜が形成される一方、還元されたルテニウムが蓄積電極７６上に形成される。また、タンタル酸化膜の組成は化学量論的組成であるＴａ2Ｏ5に近づき、膜質が向上する。
【００８９】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３０〜５０ｎｍのルテニウム膜を堆積する。例えば、スパッタ法により膜厚約１０ｎｍのシード層を形成した後、ＣＶＤ法によりルテニウム膜を堆積することにより、所定膜厚のルテニウム膜を形成する。ＣＶＤによる成膜では、例えば、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、ルテニウム源としてのＲｕ（ＥｔＣｐ）2の流量を０．０６ｃｃ、Ｏ2ガス流量を１６０ｓｃｃｍとしてルテニウム膜を成膜する。
【００９０】
次いで、リソグラフィー技術及びエッチング技術により、ルテニウム膜をパターニングし、ルテニウム膜よりなるプレート電極８８を形成する（図１４）。例えば、ルテニウム膜は、圧力を０．１Ｔｏｒｒ、パワーを５００Ｗ、ガス流量をＣｌ2／Ｏ2＝５０／５００ｓｃｃｍとしてエッチングすることができる。
【００９１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【００９２】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜９０を貫きプレート電極８８に達するコンタクトホール９２と、層間絶縁膜９０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４及びシリコン窒化膜５４を貫きビット線４８に達するコンタクトホール９４とを形成する（図１５）。例えば、層間絶縁膜９０及び層間絶縁膜６６は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣ4Ｆ8／ＣＯ／Ａｒ／Ｏ2＝１５／３００／３５０／５ｓｃｃｍとして、シリコン窒化膜に対してエッチング選択性を確保しうる条件でエッチングし、エッチングストッパ膜６８、６４及びシリコン窒化膜５４は、圧力を０．０５Ｔｏｒｒ、パワーを１５００Ｗ、ガス流量をＣＨＦ3／ＣＯ／Ｏ2＝５０／１５０／５ｓｃｃｍとして、シリコン酸化膜に対してエッチング選択性を確保しうる条件でエッチングする。
【００９３】
次いで、全面に、例えばスパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのタングステン膜とを堆積した後、層間絶縁膜９０の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール９２内に埋め込まれたプラグ９６と、コンタクトホール９４内に埋め込まれたプラグ９８とを形成する。
【００９４】
次いで、フォーミングガス（３％Ｈ2＋９７％Ｎ2）中で、例えば４００℃、１時間のアニールを行う。この際、フォーミングガス中に含まれる水素が内部に浸入するが、蓄積電極７６とキャパシタ誘電体膜７８との間には酸化ルテニウム膜が形成されていないため、フォーミングガスに起因して膜剥がれが生じることはない。
【００９５】
次いで、全面に、例えばスパッタ法により、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜と、膜厚３００ｎｍのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ９６、９８を介して下層配線に接続された配線層１００を形成する。
【００９６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜１０２を形成する（図１６）。
【００９７】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造することができる。
【００９８】
図１７は、半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。図１７（ａ）は酸化ルテニウムを除去する熱処理を行わずにフォーミングガスアニール（ＦＧＡ）を行った試料、図１７（ｂ）は酸化ルテニウムを除去する熱処理（Ｎ2アニール）後にフォーミングガスアニール（ＦＧＡ）を行った試料である。
【００９９】
図示するように、酸化ルテニウムを除去する熱処理を行わずにフォーミングガスアニールを行った試料では蓄積電極とキャパシタ誘電体膜との界面で膜剥がれが生じているが、酸化ルテニウムを除去する熱処理後にフォーミングガスアニールを行った試料では膜剥がれは生じなかった。
【０１００】
このように、本実施形態によれば、タンタルリッチなタンタル酸化膜を形成した後に所定の熱処理を行うことによりキャパシタ誘電体膜を形成するので、この熱処理によって蓄積電極とキャパシタ誘電体膜との界面に形成される酸化ルテニウム膜を除去することができる。したがって、キャパシタの形成後にフォーミングガスアニールを行っても膜剥がれが生じない半導体装置を形成することができる。また、この熱処理は、キャパシタ誘電体膜の膜質向上にも貢献するため、良質のキャパシタを有する半導体装置を形成することができる。
【０１０１】
なお、上記実施形態では、酸化ルテニウム膜を除去するための熱処理は、キャパシタ誘電体膜の堆積後、プレート電極の形成前に行っているが、必ずしもプレート電極の形成前に行う必要はない。酸化ルテニウム膜を除去するための熱処理はフォーミングガスアニールを行う工程の前に行えばよく、フォーミングガスアニールの前であれば、例えばプレート電極の形成直後やフォーミングガスアニールの直前であってもよい。
【０１０２】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０１０３】
例えば、上記実施形態では、ルテニウム膜上にタンタル酸化膜を形成する場合を代表的な例として示しているが、本発明はルテニウム膜上にタンタル酸化膜を形成する場合に限定されるものではない。
【０１０４】
下部電極としては、成膜過程で酸化されるとフォーミングガスアニールによって膜剥がれを誘起する虞のある電極材料、例えば上記ルテニウムと共通の性質を有する白金族元素である、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）を用いた場合に効果が期待できる。特に、タンタル酸化膜の成膜温度である４００〜６００℃程度の温度において酸化反応が生じるルテニウムやイリジウムを下地膜として用いる場合には、極めて有効である。
【０１０５】
また、タンタル酸化膜を形成する場合のほか、上記導電性材料を電極材として用いる酸化物誘電体材料、例えば酸化ジルコニウム（ＺｒＯｘ）膜、酸化ハフニウム（ＨｆＯｘ）膜、ＢＳＴ膜、ＳＴＯ膜、ＰＺＴ膜を形成する場合においても、本発明を適用することができる。
【０１０６】
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
【０１０７】
（付記１） 基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、化学量論的組成よりも多い組成の金属を含む酸化物誘電体膜を形成する工程と、前記下部電極と前記酸化物誘電体膜との界面に形成された前記下部電極の酸化膜と前記酸化物誘電体膜とを反応させることにより、前記酸化膜を還元する熱処理を行う工程と、前記酸化物誘電体膜上に、上部電極を形成する工程とを有することを特徴とする容量素子の製造方法。
【０１０８】
（付記２）  付記１記載の容量素子の製造方法において、前記酸化物誘電体膜を形成する工程では、前記酸化物誘電体膜を構成する金属よりなる金属膜と、化学量論的組成の近傍の組成を有する前記酸化物誘電体膜との積層膜を形成し、前記熱処理を行う工程において、前記酸化膜と前記金属膜とを反応させることにより、前記酸化膜を還元することを特徴とする容量素子の製造方法。
【０１０９】
（付記３）  付記１又は２記載の容量素子の製造方法において、前記熱処理は、４００〜５５０℃の範囲で行うことを特徴とする容量素子の製造方法。
【０１１０】
（付記４）  付記１乃至３のいずれか１項に記載の容量素子の製造方法において、前記熱処理を行う工程は、前記酸化膜の膜厚が３ｎｍ以下となるように行うことを特徴とする容量素子の製造方法。
【０１１１】
（付記５）  付記１乃至４のいずれか１項に記載の容量素子の製造方法において、前記熱処理を行う工程は、熱処理後における前記酸化物誘電体膜が化学量論的組成近傍の組成となるように行うことを特徴とする容量素子の製造方法。
【０１１２】
（付記６）  付記１乃至５のいずれか１項に記載の容量素子の製造方法において、前記酸化物誘電体膜は、タンタル酸化膜、ＢＳＴＯ膜、ＳＴＯ膜又はＰＺＴ膜であることを特徴とする容量素子の製造方法。
【０１１３】
（付記７）  付記１乃至６のいずれか１項に記載の容量素子の製造方法において、前記下部電極は、ルテニウム膜又はイリジウム膜であることを特徴とする容量素子の製造方法。
【０１１４】
（付記８）  付記１乃至７のいずれか１項に記載の容量素子の製造方法において、前記酸化物誘電体膜を形成する工程の前に、前記下部電極上の自然酸化膜を除去する工程を更に有することを特徴とする容量素子の製造方法。
【０１１５】
（付記９）  付記１乃至７のいずれか１項に記載の容量素子の製造方法において、前記酸化膜は、前記下部電極の自然酸化膜又は前記酸化物誘電体膜を形成する際に前記下部電極が酸化されてなる酸化膜であることを特徴とする容量素子の製造方法。
【０１１６】
（付記１０）  付記１乃至９のいずれか１項に記載の容量素子の製造方法において、前記熱処理を行う工程は、前記上部電極を形成する工程の後に行うことを特徴とする容量素子の製造方法。
【０１１７】
（付記１１）  付記１乃至１０のいずれか１項に記載の容量素子の製造方法において、前記上部電極を形成する工程の後に、水素を含む雰囲気中で熱処理を行う工程を更に有し、前記酸化膜を還元する熱処理を行う工程は、前記水素を含む雰囲気中での熱処理よりも前に行うことを特徴とする容量素子の製造方法。
【０１１８】
（付記１２） 半導体基板上に、白金族の金属よりなる下部電極を形成する工程と、前記下部電極上に、化学量論的組成よりも多い組成の金属を含む酸化物誘電体膜を形成する工程と、前記下部電極と前記酸化物誘電体膜との界面に形成された前記下部電極の酸化膜と前記酸化物誘電体膜とを反応させることにより、前記酸化膜を還元する熱処理を行う工程と、前記酸化物誘電体膜上に、上部電極を形成する工程と、前記酸化膜を還元する熱処理を行う工程よりも後に、水素を含む雰囲気中で熱処理を行う工程とを有することを特徴とする半導体装置の製造方法。
【０１１９】
【発明の効果】
以上の通り、本発明によれば、基板上に、白金族の金属よりなる下部電極を形成する工程と、下部電極上に、化学量論的組成よりも少ない組成の酸素を含む第１の酸化物誘電体膜を形成する工程と、下部電極と第１の酸化物誘電体膜との界面に形成された下部電極の酸化膜と第１の酸化物誘電体膜とを反応させることにより、酸化膜を還元する熱処理を行う工程と、第１の酸化物誘電体膜上に、上部電極を形成する工程とにより容量素子を製造するので、下部電極と酸化物誘電体膜との間に形成される下部電極の酸化膜を効果的に除去することができる。したがって、水素を含む雰囲気中での熱処理による下部電極と酸化物誘電体膜との界面における膜剥がれを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による容量素子の製造方法を示す工程断面図である。
【図２】容量素子の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【図３】容量素子の断面構造を透過型電子顕微鏡により観察した結果を示す図である。
【図４】容量素子のリーク電流を測定した結果を示すグラフである。
【図５】本発明の第２実施形態による半導体装置の構造を示す平面図である。
【図６】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１３】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１４】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１７】本発明の方法及び従来の方法により形成した半導体装置の断面構造を走査型電子顕微鏡により観察した結果を示す図である。
【符号の説明】
１…基板
２…下部電極
３…酸化ルテニウム膜
４…タンタル膜
５…タンタル酸化膜
６…キャパシタ誘電体膜
７…上部電極
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…多結晶シリコン膜
１８，５２…タングステン膜
２０…ゲート電極
２２、５４…シリコン窒化膜
２４、２６…ソース／ドレイン拡散層
２８、５６…サイドウォール絶縁膜
３０、４０、５８、６６、７０、９０、１０２…層間絶縁膜
３２、３４、６０、９２、９４…コンタクトホール
３６、３８、６２、９６、９８…プラグ
４８…ビット線
５０、７４…密着層
６４、６８…エッチングストッパ膜
７２…開口部
７６…蓄積電極
７８…キャパシタ誘電体膜
８８…プレート電極
１００…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003929743.tif 000012
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003929743.tif 000018
【図１４】
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【図１５】
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【図１６】
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【図１７】
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