(57)【要約】【課題】低消費電力かつ高精度な増幅回路を提供する。【解決手段】増幅回路は、入力信号を電圧／時間変換することによって時間信号を生成する第１の変換器１００と、時間信号を時間／電圧変換することによって出力信号を生成する第２の変換器２００と、時間信号と、参照信号とを比較することによって制御信号を出力する補正回路３００と、を備え、第１の変換器は、制御信号に基づいて時間信号を生成する。【選択図】      図１
2016171538.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を電圧／時間変換することによって時間信号を生成する第１の変換器と、
前記時間信号を時間／電圧変換することによって出力信号を生成する第２の変換器と、
前記時間信号と、参照信号とを比較することによって制御信号を出力する補正回路と、
を備え、
前記第１の変換器は、前記制御信号に基づいて前記時間信号を生成する
ことを特徴とする増幅回路。
【請求項２】
前記補正回路は、
前記時間信号で示される第１の期間が、前記参照信号で示される第２の期間よりも大きい場合、前記第１の期間を小さくする前記制御信号を生成する
ことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記補正回路は、
前記第１の期間が、前記第２の期間よりも小さい場合、前記第１の期間を大きくする前記制御信号を生成する
ことを特徴とする請求項２に記載の増幅回路。
【請求項４】
前記補正回路は、
前記第１の期間が、前記第２の期間よりも大きい場合、前記第１の期間を小さくする前記制御信号を生成し、且つ前記第１の期間を大きくする前記制御信号を生成する動作を禁止する第３の期間を設定する
ことを特徴とする請求項２または３に記載の増幅回路。
【請求項５】
前記補正回路は、
前記第３の期間の経過後、
前記第１の期間が、前記第２の期間よりも小さい場合、前記第１の期間を大きくする前記制御信号を生成し、且つ前記第３の期間の間、前記第１の期間を大きくする前記制御信号を生成する動作を禁止する
ことを特徴とする請求項４に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路に関する。
【背景技術】
【０００２】
従来、増幅回路は、典型的にはオペアンプを用いて実現されてきた。近年、オペアンプに代えてチャージポンプ回路および比較器を採用した離散時間型の増幅回路が提案されている。この離散時間型の増幅回路の消費電力は、オペアンプを用いた増幅回路に比べて小さい。
【０００３】
しかしながら、従来のとある離散時間型の増幅回路は、増幅動作の開始時点で入力の電圧と出力の電圧との間に時間差（ミスマッチとも呼ぶ）が生じていることがある。故に、この増幅回路の精度（分解能）を向上させることは困難である。他方、従来の別の離散時間型の増幅回路は、入出力間にスイッチを挿入しているので、上記ミスマッチは改善する可能性があるものの、代わりに入出力間のアイソレーションの低下および当該スイッチの非線形歪が生じる。故に、この増幅回路の精度を向上させることも困難である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１３／２０１０４７号明細書
【非特許文献】
【０００５】
【非特許文献１】Ｊｕｎｈｕａ  Ｓｈｅｎ  ａｎｄ  Ｐｅｔｅｒ  Ｒ．  Ｋｉｎｇｅｔ，  “Ｃｕｒｒｅｎｔ−Ｃｈａｒｇｅ−Ｐｕｍｐ  Ｒｅｓｉｄｕｅ  Ａｍｐｌｉｆｉｃａｔｉｏｎ  ｆｏｒ  Ｕｌｔｒａ−Ｌｏｗ−Ｐｏｗｅｒ  Ｐｉｐｅｌｉｎｅｄ  ＡＤＣｓ”，  ＩＥＥＥ  ＴＣＡＳ−ＩＩ，  Ｊｕｌｙ  ２０１１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低消費電力かつ高精度な増幅回路を提供する。
【課題を解決するための手段】
【０００７】
実施形態の増幅回路は、入力信号を電圧／時間変換することによって時間信号を生成する第１の変換器と、前記時間信号を時間／電圧変換することによって出力信号を生成する第２の変換器と、前記時間信号と、参照信号とを比較することによって制御信号を出力する補正回路と、を備え、前記第１の変換器は、前記制御信号に基づいて前記時間信号を生成する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係る増幅回路を例示するブロック図である。
【図２】図２は、図１の電圧／時間変換器を例示する回路図である。
【図３】図３は、図２の可変電流源を例示する回路図である。
【図４】図４は、図２の電圧／時間変換器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャートである。
【図５】図５は、サンプルフェーズにおける図２の電圧／時間変換器の動作を説明するための回路図である。
【図６】図６は、リセットフェーズにおける図２の電圧／時間変換器の動作を説明するための回路図である。
【図７】図７は、変換フェーズにおける図２の電圧／時間変換器の動作を説明するための回路図である。
【図８】図８は、図２の電圧／時間変換器の変形例を示す回路図である。
【図９】図９は、図１の時間／電圧変換器を例示する回路図である。
【図１０】図１０は、図９の時間／電圧変換器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャートである。
【図１１】図１１は、第１の実施形態に係る増幅回路の補正回路を例示するブロック図である。
【図１２】図１２は、図１１の補正回路の補正量調整動作を示すタイミングチャートである。
【図１３】図１３は、第１の実施形態の変形例に係る増幅回路を例示するブロック図である。
【図１４】図１４は、図１３の電圧／時間変換器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャートである。
【図１５】図１５は、第２の実施形態に係るパイプライン型アナログ／ディジタル変換回路を例示するブロック図である。
【図１６】図１６（ａ）はパイプライン型アナログ／ディジタル変換回路の入出力特性を示し、図１６（ｂ）は入力信号の波形を示し、図１６（ｃ）は中間信号の波形を示し、図１６（ｄ）は出力信号の波形を示す図である。
【図１７】図１７は、第２の実施形態に係る増幅回路の補正回路を例示するブロック図である。
【図１８】図１８は、図１７の補正回路の補正量調整動作を示す図である。
【図１９】図１９は、第３の実施形態に係る増幅回路を例示するブロック図である。
【図２０】図２０は、第３の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図である。
【図２１】図２１は、図２０の時間増幅器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャートである。
【図２２】図２２は、図２０の時間増幅器の変形例を示す回路図である。
【図２３】図２３は、第３の実施形態に係る増幅回路によって行われるパイプライン処理の説明図である。
【図２４】図２４は、第４の実施形態に係る増幅回路に含まれる電流源を例示する回路図である。
【図２５】図２５は、第５の実施形態に係る増幅回路に含まれる比較器を例示する回路図である。
【図２６】図２６は、第６の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図である。
【図２７】図２７は、第７の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図である。
【図２８】図２８は、第８の実施形態に係る増幅回路に含まれる時間増幅器を例示する回路図である。
【図２９】図２９は、図２８の検出器を例示する回路図である。
【図３０】図３０は、図２９のスイッチを例示する回路図である。
【図３１】図３１は、第９の実施形態に係るアナログ／ディジタル変換回路を例示するブロック図である。
【図３２】図３２は、図３１のアナログ／ディジタル変換回路の変形例を示すブロック図である。
【図３３】図３３は、第１０の実施形態に係る電圧／時間変換器を例示するブロック図である。
【図３４】図３４は、第１０の実施形態に係る電圧／時間変換器を例示する回路図である。
【図３５】図３５は、図３４の電圧／時間変換器の動作を区分した各フェーズにおける種々の信号の変化を例示するタイミングチャートである。
【図３６】図３６は、第１１の実施形態に係る電圧／時間変換器を例示する回路図である。
【発明を実施するための形態】
【０００９】
以下、実施形態の詳細を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
以降、説明の具体化のために様々な電流源が示されているが、これらの電流源が生成する定電流信号が持つ電流の向きは適宜変更されてもよい。具体的には、各電流源は、サンプリング容量を充電ではなく放電するための定電流信号を生成してもよい。また、以降の説明において示される様々な回路は、差動構成に変更可能である。差動構成に変更する場合に、各電流源は電流源ペアに置き換えられることになる。そして、各電流源ペアが生成する定電流信号が持つ電流の向きは互いに同一であってもよいし反対であってもよい。
【００１１】
以下の各実施形態では、入力電圧を時間信号に変換し、当該時間信号を電圧信号に変換することによって入力電圧を増幅させる増幅回路について説明する。
【００１２】
（第１の実施形態）  
第１の実施形態では、通常の増幅動作を行う前のキャリブレーション期間中に、予め電流源の電流値の補正を行っておく増幅回路について説明する。
【００１３】
＜１＞構成
＜１−１＞増幅回路の概要
図１に示すように、第１の実施形態に係る増幅回路１は、スイッチ１０、電圧／時間変換器１００、時間／電圧変換器２００、及び補正回路３００を含む。この増幅回路１は、入力電圧（ＶＩＮ）を増幅することによって出力電圧（ＶＯＵＴ）を得る。
【００１４】
＜１−２＞電圧／時間変換器の概要
まず、電圧／時間変換器１００の概要について説明する。電圧／時間変換器１００は、入力信号を電圧／時間変換することによって時間信号を生成する。時間信号は、入力信号の電圧（ＶＩＮ）に依存する時間長（時間情報）を示す。時間信号は、例えば、入力電圧（ＶＩＮ）に比例して変化するパルス幅を備える矩形波信号である。電圧／時間変換器１００は、時間信号を時間／電圧変換器２００へと出力する。
【００１５】
図１の電圧／時間変換器１００は、第１のサンプリング回路１１０と、第２のサンプリング回路１２０と、ボトムプレートサンプラ１３０と、検出器１４０と、信号生成器１５０とを含む。
【００１６】
第１のサンプリング回路１１０は、第１の端子、第２の端子および第３の端子を持ち、図１には示されないサンプリング容量を含む。第１のサンプリング回路１１０の第１の端子は、スイッチ１０の一端、電圧／時間変換器１００の入力端子および第２のサンプリング回路１２０の第１の端子に共通に接続される。第１の端子は、入力電圧（ＶＩＮ）を印加される。第１のサンプリング回路１１０の第２の端子は、第２のサンプリング回路１２０の第２の端子、ボトムプレートサンプラ１３０の第１の端子および検出器１４０の入力端子に共通に接続される。第１のサンプリング回路１１０の第３の端子は、信号生成器１５０の出力端子に接続される。
【００１７】
第１のサンプリング回路１１０は、後述されるサンプルフェーズ（ＳＡＭＰＬＥ）において、入力電圧（ＶＩＮ）をサンプリング容量の第１の端子に印加することによって当該入力電圧（ＶＩＮ）をサンプリングする。他方、サンプリング容量の第２の端子の電圧はボトムプレートサンプラ１３０によって固定される。
【００１８】
第１のサンプリング回路１１０は、サンプルフェーズに続くリセットフェーズ（ＲＥＳＥＴ）において、サンプリング容量の第１の端子の電圧を後述されるリセット電圧を用いてリセットする。他方、後述されるように、ボトムプレートサンプラ１３０は電流経路を提供しない。結果的に、第１のサンプリング回路１１０の第２の端子の電圧は、サンプルフェーズにおいてサンプリングされた入力電圧（ＶＩＮ）によって決まる。
【００１９】
リセットフェーズに続く変換フェーズ（ＣＯＮＶＥＲＴ）の少なくとも一部において、サンプリング容量の第１の端子は、信号生成器１５０から電気信号（例えば、可変電流信号）が供給される。後述されるように、信号生成器１５０は、検出器１４０の入力端子の電圧が第１の条件を満足する第１の期間に亘って電気信号を生成し続ける。そして、サンプリング容量は、第１の期間に亘って充電または放電され続ける。結果的に、検出器１４０の入力端子の電圧は、上昇または降下し続け、最終的に上記第１の条件を満足する。尚、第１のサンプリング回路１１０は、後述するキャリブレーション期間において、スイッチ１０を介して、入力電圧（ＶＣＡＬ）が入力される。
【００２０】
第２のサンプリング回路１２０は、第１の端子および第２の端子を持ち、図１には示されないサンプリング容量を含む。第２のサンプリング回路１２０の第１の端子は、電圧／時間変換器１００の入力端子および第１のサンプリング回路１１０の第１の端子に共通に接続される。第１の端子は、入力電圧（ＶＩＮ）を印加される。第２のサンプリング回路１２０の第２の端子は、第１のサンプリング回路１１０の第２の端子、ボトムプレートサンプラ１３０の第１の端子および検出器１４０の入力端子に共通に接続される。
【００２１】
第２のサンプリング回路１２０は、サンプルフェーズにおいて、入力電圧（ＶＩＮ）をサンプリング容量の第１の端子に印加することによって当該入力電圧（ＶＩＮ）をサンプリングする。他方、サンプリング容量の第２の端子の電圧は、ボトムプレートサンプラ１３０によって固定される。
【００２２】
第２のサンプリング回路１２０は、リセットフェーズにおいて、サンプリング容量の第１の端子の電圧を後述される調整用電圧を用いて固定する。他方、ボトムプレートサンプラ１３０は電流経路を提供しない。結果的に、第２のサンプリング回路１２０の第２の端子の電圧は、サンプルフェーズにおいてサンプリングされた入力電圧（ＶＩＮ）によって決まる。
【００２３】
第２のサンプリング回路１２０は、リセットフェーズに引き続き変換フェーズにおいても、サンプリング容量の第１の端子の電圧を固定し続ける。結果的に、第２のサンプリング回路１２０は、信号生成器１５０によって生成された電気信号のための電流経路を提供する。この電気信号が上記電流経路を通じて流れることによって、サンプリング容量は充電または放電される。故に、サンプリング容量の第２の端子の電圧は上昇または降下し続け、結果的に検出器１４０の入力端子の電圧は最終的に上記第１の条件を満足する。尚、第２のサンプリング回路１２０は、後述するキャリブレーション期間において、スイッチ１０を介して、入力電圧（ＶＣＡＬ）が入力される。
【００２４】
ボトムプレートサンプラ１３０は、第１の端子を持つ。ボトムプレートサンプラ１３０の第１の端子は、第１のサンプリング回路１１０の第２の端子、第２のサンプリング回路１２０の第２の端子および検出器１４０の入力端子に共通に接続される。
【００２５】
ボトムプレートサンプラ１３０は、サンプルフェーズにおいて、所定の中間電圧を発生する電圧源（図１には示されない）を第１の端子に接続する。この電圧源は、第１のサンプリング回路１１０に含まれるサンプリング容量の第２の端子および第２のサンプリング回路１２０に含まれるサンプリング容量の第２の端子の電圧を固定する。
【００２６】
ボトムプレートサンプラ１３０は、リセットフェーズおよび変換フェーズにおいて上記電圧源を第１の端子に接続しない。さらに、理想的には、ボトムプレートサンプラ１３０は、リセットフェーズおよび変換フェーズにおいて電流経路を提供しない。
【００２７】
検出器１４０は、入力端子および出力端子を持つ。検出器１４０の入力端子は、第１のサンプリング回路１１０の第２の端子、第２のサンプリング回路１２０の第２の端子およびボトムプレートサンプラ１３０の第１の端子に共通に接続される。検出器１４０の出力端子は、信号生成器１５０の制御端子および時間／電圧変換器２００の入力端子に接続される。
【００２８】
変換フェーズにおいて、検出器１４０は、その入力端子の電圧が第１の条件を満足するか否かを検出する。そして、検出器１４０は、その入力端子の電圧が第１の条件を満足する第１の期間の時間長を示す時間信号を生成する。例えば、時間信号は、第１の期間に亘って“Ｈ（high）”レベルであって他の期間に亘って“Ｌ（low）”レベルであるディジタル信号であってもよい。検出器１４０は、時間信号を信号生成器１５０および時間／電圧変換器２００へと出力する。なお、検出器１４０は、サンプルフェーズおよびリセットフェーズにおいて動作を停止する。
【００２９】
信号生成器１５０は、可変電流源であり、制御端子および出力端子を持つ。信号生成器１５０の制御端子は、検出器１４０の出力端子に接続される。信号生成器１５０の出力端子は、第１のサンプリング回路１１０の第３の端子に接続される。
【００３０】
信号生成器１５０は、検出器１４０から時間信号（ＤＯＵＴ）が入力され、補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される（Ｘは０以上の整数である）。信号生成器１５０は、時間信号（ＤＯＵＴ）及び制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて電気信号を生成し、当該電気信号を第１のサンプリング回路１１０へと供給する。信号生成器１５０が生成する電気信号が大きくなるほど、時間信号（ＤＯＵＴ）における時間長（ＴＤＯＵＴ）が短くなる。
【００３１】
＜１−３＞時間／電圧変換器の概要
次に、時間／電圧変換器２００の概要について説明する。時間／電圧変換器２００は、電圧／時間変換器１００から時間信号（ＤＩＮ）が入力される。時間／電圧変換器２００は、時間信号（ＤＩＮ）を時間／電圧変換することによって出力信号を生成する。出力信号の電圧（ＶＯＵＴ）は、時間信号の示す時間長に依存する。なお、時間信号（ＤＩＮ）と、時間信号（ＤＯＵＴ）と、は同じ信号である。時間信号（ＤＯＵＴ）とは、電圧／時間変換器１００から見た時間信号の表記であり、時間信号（ＤＩＮ）とは、時間／電圧変換器２００から見た時間信号の表記である。また、時間長（ＴＤＯＵＴ）とは、電圧／時間変換器１００から見た時間長の表記であり、時間長（ＴＤＩＮ）とは、時間／電圧変換器２００から見た時間長の表記である。更に、図１の時間／電圧変換器２００は、別の公知の時間／電圧変換器に置き換えられてもよい。
【００３２】
図１の時間／電圧変換器２００は、信号生成器２１０と、第３のサンプリング回路２２０と、ボトムプレートサンプラ２３０とを含む。
【００３３】
信号生成器２１０は、可変電流源であり、制御端子および出力端子を持つ。信号生成器２１０の制御端子は、電圧／時間変換器１００の出力端子に接続される。信号生成器２１０の出力端子は、第３のサンプリング回路２２０の第１の端子に接続される。
【００３４】
信号生成器２１０は、電圧／時間変換器１００から時間信号（ＤＩＮ）が入力され、補正回路３００から制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。信号生成器２１０は、時間信号（ＤＩＮ）及び制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて電気信号を生成し、当該電気信号を第３のサンプリング回路２２０へと供給する。信号生成器２１０は、信号生成器１５０と同一または類似であってよい。
【００３５】
第３のサンプリング回路２２０は、第１の端子および第２の端子を持ち、図１には示されないサンプリング容量を含む。第３のサンプリング回路２２０の第１の端子は、信号生成器２１０の出力端子に接続される。第３のサンプリング回路２２０の第２の端子は、ボトムプレートサンプラ２３０の第１の端子および時間／電圧変換器２００の出力端子に接続される。
【００３６】
第３のサンプリング回路２２０は、後述されるリセットフェーズ（ＲＥＳＥＴ）において、サンプリング容量の第１の端子を例えば前述のリセット電圧を用いてリセットする。他方、サンプリング容量の第２の端子の電圧は、ボトムプレートサンプラ２３０によって固定される。具体的には、第３のサンプリング回路２２０は、サンプリング容量の第１の端子の電圧を、電圧／時間変換器１００のリセットフェーズにおける第１のサンプリング回路１１０内部のサンプリング容量の第１の端子の電圧と略一致するようにリセットする。さらに、第３のサンプリング回路２２０は、サンプリング容量の第２の端子の電圧を、電圧／時間変換器１００のサンプルフェーズにおける第１のサンプリング回路１１０内部のサンプリング容量の第２の端子の電圧と略一致するように固定する。
【００３７】
リセットフェーズに続くサンプルフェーズ（ＳＡＭＰＬＥ）の少なくとも一部において、サンプリング容量の第１の端子は、信号生成器２１０から電気信号（例えば、可変電流信号）を供給される。他方、サンプルフェーズにおいて、サンプリング容量の第２の端子の電圧は、引き続きボトムプレートサンプラ２３０によって固定される。時間／電圧変換器２００のサンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。すなわち、信号生成器２１０は、信号生成器１５０と同様に、上記第１の期間に亘って電気信号を生成し続ける。そして、サンプリング容量は、第１の期間に亘って充電または放電され続ける。故に、サンプリング容量の第１の端子の電圧は、上昇または降下し続ける。
【００３８】
サンプルフェーズに続くホールドフェーズ（ＨＯＬＤ）において、サンプリング容量の第１の端子の電圧は例えば前述の中間電圧を発生する電圧源（図１には示されない）によって固定される。他方、後述されるように、ボトムプレートサンプラ２３０は電流経路を提供しない。結果的に、第３のサンプリング回路２２０の第２の端子の電圧（すなわち、時間／電圧変換器２００の出力電圧（ＶＯＵＴ））は、上記サンプルフェーズの終了時におけるサンプリング容量の第１の端子の電圧に依存する値にホールドされる。
【００３９】
ボトムプレートサンプラ２３０は、第１の端子を持つ。ボトムプレートサンプラ２３０の第１の端子は、第３のサンプリング回路２２０の第２の端子および時間／電圧変換器２００の出力端子に接続される。ボトムプレートサンプラ２３０は、ボトムプレートサンプラ１３０と同一または類似であってよい。
【００４０】
ボトムプレートサンプラ２３０は、リセットフェーズおよびサンプルフェーズにおいて、前述の中間電圧を発生する電圧源（図１には示されない）を第１の端子に接続する。この電圧源は、第３のサンプリング回路２２０に含まれるサンプリング容量の第２の端子の電圧を固定する。
【００４１】
ボトムプレートサンプラ２３０は、ホールドフェーズにおいて上記電圧源を第１の端子に接続しない。さらに、理想的には、ボトムプレートサンプラ２３０は、ホールドフェーズにおいて電流経路を提供しない。
【００４２】
＜１−４＞補正回路の概要
増幅回路１は、例えばクロック信号に基づいて増幅動作を行う。そのため、増幅回路１は増幅に許容される時間（時間長（ＴＡＭＰ））内に、入力信号の増幅動作を終了する必要がある。そこで、補正回路３００は、入力信号の最大値に相当する時間長（ＴＤＩＮ）（入力信号の振幅に依存する時間情報）と、増幅に許容される時間長（ＴＡＭＰ）と、を比較し、入力信号の最大値に相当する時間長（ＴＤＩＮ）が、増幅に許容される時間長（ＴＡＭＰ）と、ほぼ同一になるように信号生成器１５０及び２１０に、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を供給する。信号生成器１５０は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に応じて、時間信号（ＤＩＮ）を生成する。
【００４３】
補正回路３００は、電圧／時間変換器１００から時間信号（ＤＩＮ）が入力される。補正回路３００は、時間信号（ＤＩＮ）と、増幅回路１の外部から与えられる参照信号（例えばクロック信号）ＰＨＩ＿ＲＥＦと、に基づいて制御信号（ＤＣＮＴ［Ｘ：０］）を生成する。
【００４４】
上述したように、尚、補正回路３００の動作に関する詳細な説明に関しては後述する。
【００４５】
＜１−５＞電圧／時間変換器の具体的な構成
図２を用いて、電圧／時間変換器の具体的な構成について説明する。本実施形態において、例えば図２に示される電圧／時間変換器１００が採用されてもよい。図２の電圧／時間変換器１００は、第１のサンプリング回路１１０と、第２のサンプリング回路１２０と、ボトムプレートサンプラ１３０と、検出器１４０と、信号生成器１５０とを含む。
【００４６】
第１のサンプリング回路１１０は、スイッチ１１１と、サンプリング容量１１２と、電圧源１１３と、スイッチ１１４とを含む。
【００４７】
スイッチ１１１は、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間に挿入される。スイッチ１１１は、第１のスイッチ制御信号（φ１）に従って、第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を短絡または開放する。具体的には、スイッチ１１１は、電圧／時間変換器１００のサンプルフェーズにおいて第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を短絡する。他方、スイッチ１１１は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいて第１のサンプリング回路１１０の第１の端子とサンプリング容量１１２の第１の端子との間を開放する。
【００４８】
サンプリング容量１１２は、第１の端子および第２の端子を持つ。サンプリング容量１１２の第１の端子は、第１のサンプリング回路１１０の第３の端子と、スイッチ１１１と、スイッチ１１４とに共通に接続される。サンプリング容量１１２の第２の端子は、第１のサンプリング回路１１０の第２の端子に接続される。サンプリング容量１１２のキャパシタンス＝Ｃ１とする。
【００４９】
電圧源１１３は、正極端子および負極端子を持つ。電圧源１１３の正極端子は、スイッチ１１４に接続される。電圧源１１３の負極端子は接地される。電圧源１１３は、リセット電圧（ＶＲＥＳ）を発生する。
【００５０】
スイッチ１１４は、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間に挿入される。スイッチ１１４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡または開放する。具体的には、スイッチ１１４は、電圧／時間変換器１００のリセットフェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を短絡する。他方、スイッチ１１４は、電圧／時間変換器１００のサンプルフェーズおよび変換フェーズにおいてサンプリング容量１１２の第１の端子と電圧源１１３の正極端子との間を開放する。
【００５１】
第２のサンプリング回路１２０は、スイッチ１２１と、サンプリング容量１２２と、電圧源１２３と、スイッチ１２４とを含む。
【００５２】
スイッチ１２１は、第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間に挿入される。スイッチ１２１は、第１のスイッチ制御信号（φ１）に従って、第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間を短絡または開放する。具体的には、スイッチ１２１は、電圧／時間変換器１００のサンプルフェーズにおいて第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間を短絡する。他方、スイッチ１２１は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいて第２のサンプリング回路１２０の第１の端子とサンプリング容量１２２の第１の端子との間を開放する。
【００５３】
サンプリング容量１２２は、第１の端子および第２の端子を持つ。サンプリング容量の第１の端子は、スイッチ１２１と、スイッチ１２４とに共通に接続される。サンプリング容量１２２の第２の端子は、第２のサンプリング回路１２０の第２の端子に接続される。サンプリング容量１２２のキャパシタンス＝Ｃ１とする。
【００５４】
電圧源１２３は、正極端子および負極端子を持つ。電圧源１２３の正極端子は、スイッチ１２４に接続される。電圧源１２３の負極端子は接地される。電圧源１２３は、調整用電圧（ＶＤＡＣ）を発生する。この電圧（ＶＤＡＣ）は、図１に示されない制御信号によって制御されてもよい。
【００５５】
スイッチ１２４は、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間に挿入される。スイッチ１２４は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を短絡または開放する。具体的には、スイッチ１２４は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいてサンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を短絡する。他方、スイッチ１２４は、電圧／時間変換器１００のサンプルフェーズにおいてサンプリング容量１２２の第１の端子と電圧源１２３の正極端子との間を開放する。
【００５６】
ボトムプレートサンプラ１３０は、スイッチ１３１と、電圧源１３２とを含む。
【００５７】
スイッチ１３１は、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間に挿入される。スイッチ１３１は、第１のスイッチ制御信号（φ１）に従って、ボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を短絡または開放する。具体的には、スイッチ１３１は、電圧／時間変換器１００のサンプルフェーズにおいてボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を短絡する。他方、スイッチ１３１は、電圧／時間変換器１００のリセットフェーズおよび変換フェーズにおいてボトムプレートサンプラ１３０の第１の端子と電圧源１３２の正極端子との間を開放する。
【００５８】
電圧源１３２は、正極端子および負極端子を持つ。電圧源１３２の正極端子は、スイッチ１３１に接続される。電圧源１３２の負極端子は接地される。電圧源１３２は、中間電圧（ＶＣＭ）を発生する。中間電圧（ＶＣＭ）は、例えば電圧／時間変換器１００が差動構成である場合には、同相電圧に一致するように設計されてもよい。
【００５９】
検出器１４０は、比較器１４１と、電圧源１４２とを含む。
【００６０】
比較器１４１は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１４１の第１の入力端子は、検出器１４０の入力端子に接続される。比較器１４１の第２の入力端子は、電圧源１４２の正極端子に接続される。比較器１４１の出力端子は、検出器１４０の出力端子に接続される。
【００６１】
比較器１４１は、電圧／時間変換器１００の変換フェーズにおいて、第１の入力端子の電圧を第２の入力端子の電圧と比較する。比較器１４１は、電圧／時間変換器１００のサンプルフェーズおよびリセットフェーズにおいて動作を停止する。
【００６２】
具体的には、電圧／時間変換器１００の変換フェーズにおいて、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１４１は“Ｈ”レベル（電源電圧）の時間信号（ＤＯＵＴ）を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１４１は”Ｌ”レベル（グラウンド電圧）の時間信号（ＤＯＵＴ）を出力する。故に、図２の例によれば、前述の第１の条件とは、検出器１４０の入力端子の電圧が後述される比較基準電圧（ＶＲＣ）よりも小さいこと、に相当する。
【００６３】
電圧源１４２は、正極端子および負極端子を持つ。電圧源１４２の正極端子は、比較器１４１の第２の入力端子に接続される。電圧源１４２の負極端子は接地される。電圧源１４２は、比較基準電圧（ＶＲＣ）を発生する。
【００６４】
信号生成器１５０は可変電流源１５１を含む。可変電流源１５１は、第１の端子、第２の端子、第１の制御端子、及び第２の制御端子を含む。可変電流源１５１の第１の端子は接地される。可変電流源１５１の第２の端子は、信号生成器１５０の出力端子に接続される。可変電流源１５１の第１の制御端子及び第２の制御端子は、信号生成器１５０の制御端子に接続される。
【００６５】
可変電流源１５１は、第１の制御端子を介して検出器１４０からの時間信号（ＤＯＵＴ）が入力される。可変電流源１５１は、第２の制御端子を介して補正回路３００からのディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。時間信号（ＤＯＵＴ）が“Ｈ”レベルであるならば、可変電流源１５１はディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて可変電流信号を発生し、当該可変電流信号を第２の端子を介して第１のサンプリング回路１１０へと供給する。他方、時間信号（ＤＯＵＴ）が”Ｌ”レベルであるならば、可変電流源１５１は動作を停止する。可変電流源１５１によって出力される電流量（Ｉ１５１）は、（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ［Ｘ：０］）によって制御される。
【００６６】
＜１−６＞可変電流源の具体的な構成
次に、図３を用いて、可変電流源１５１の構成例について説明する。本実施形態において、図３に例示される可変電流源１５１が採用されてもよい。図３の可変電流源は、（Ｘ＋１）個のサブ電流源１５１ａを含む。各サブ電流源１５１ａは、インバータ１５１ａ１と、トランジスタ１５１ａ２と、トランジスタ１５１ａ３と、トランジスタ１５１ａ４とを含む。なお、図３において、トランジスタ１５１ａ２〜１５１ａ４は、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。
【００６７】
インバータ１５１ａ１は、（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ［Ｘ：０］）うち所定の１ビットディジタル信号が入力される。インバータ１５１ａ１は、入力した１ビットディジタル信号を論理反転し、トランジスタ１５１ａ４のゲート端子へと出力する。
【００６８】
トランジスタ１５１ａ２は、電源に接続されるソース端子と、トランジスタ１５１ａ３のソース端子およびトランジスタ１５１ａ４のドレイン端子に接続されるゲート端子と、電流出力端子に接続されるドレイン端子とを持つ。各サブ電流源１５１ａは、トランジスタ１５１ａ２がオン状態である期間に亘って、電流出力端子を介して定電流信号を出力する。この定電流信号は、トランジスタ１５１ａ２の素子サイズと、バイアス端子の電圧（ＶＢＩＡＳ１）とによって決まる。
【００６９】
トランジスタ１５１ａ３は、バイアス端子に接続されるドレイン端子と、インバータ１５１ａ１の入力端子に接続されるゲート端子と、トランジスタ１５１ａ２のゲート端子に接続されるソース端子とを持つ。トランジスタ１５１ａ３は、スイッチとして機能する。具体的には、インバータ１５１ａ１に入力される１ビットディジタル信号が”Ｌ”レベルである期間に亘って、バイアス端子とトランジスタ１５１ａ２のゲート端子との間を短絡する。この結果、トランジスタ１５１ａ２はオン状態となる。他方、インバータ１５１ａ１に入力される１ビットディジタル信号が”Ｈ”レベルである期間に亘って、バイアス端子とトランジスタ１５１ａ２のゲート端子との間を開放する。この結果、トランジスタ１５１ａ２はオフ状態となる。
【００７０】
トランジスタ１５１ａ４は、電源に接続されるソース端子と、インバータ１５１ａ１の出力端子に接続されるゲート端子と、トランジスタ１５１ａ２のゲート端子に接続されるドレイン端子とを持つ。トランジスタ１５１ａ４は、スイッチとして機能する。具体的には、インバータ１５１ａ１から出力される１ビットディジタル信号が”Ｌ”レベルである期間に亘って、電源とトランジスタ４１３のゲート端子との間を短絡する。この結果、トランジスタ１５１ａ２はオフ状態となる。他方、インバータ１５１ａ１から出力される１ビットディジタル信号が”Ｈ”レベルである期間に亘って、バイアス端子とトランジスタ１５１ａ２のゲート端子との間を開放する。この結果、トランジスタ１５１ａ２はオン状態となる。
【００７１】
＜１−７＞電圧／時間変換器の動作
次に、図４を用いて、電圧／時間変換器１００の動作について説明する。前述のように、電圧／時間変換器１００の基本的な動作は、サンプルフェーズ、リセットフェーズおよび変換フェーズによって区分される。そして、種々のスイッチ制御信号、時間信号および種々のノードにおける電圧は図４に例示されるように変化する。
【００７２】
＜１−７−１＞電圧／時間変換器の動作（サンプルフェーズ）
サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｈ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｌ”レベルである。さらに、サンプルフェーズにおいて、検出器１４０は動作しない。従って、サンプルフェーズにおいて、図２の電圧／時間変換器１００は、図５に例示されるように動作する。
【００７３】
すなわち、サンプルフェーズにおいて、図２の電圧／時間変換器１００は、サンプリング容量１１２およびサンプリング容量１２２に、当該電圧／時間変換器１００の入力電圧（ＶＩＮ）と中間電圧（ＶＣＭ）との差電圧を充電する。
＜１−７−２＞電圧／時間変換器の動作（リセットフェーズ）
リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｈ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｈ”レベルである。さらに、リセットフェーズにおいて、検出器１４０は動作しない。従って、リセットフェーズにおいて、図２の電圧／時間変換器１００は、図６に例示されるように動作する。
【００７４】
すなわち、リセットフェーズにおいて、図２の電圧／時間変換器１００は、サンプリング容量１１２の第１の端子の電圧をリセット電圧（ＶＲＥＳ）を用いてリセットし、サンプリング容量１２２の第１の端子の電圧を調整用電圧（ＶＤＡＣ）を用いて固定する。
【００７５】
ここで、検出器１４０の入力端子と同電位のノード（以降の説明においてノードＡと称される）のリセットフェーズにおける電圧（ＶＡ＿ＲＥＳ）は、以下のように導出することができる。
【００７６】
サンプルフェーズの終了時に、サンプリング容量１１２およびサンプリング容量１２２は、Ｃ１・（ＶＩＮ−ＶＣＭ）の電荷をそれぞれ蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量１１２およびサンプリング容量１２２に蓄えられた電荷の総量（２Ｃ１・（ＶＩＮ−ＶＣＭ））は、リセットフェーズにおいて変化しない。故に、下記数式（１）が成立する。
【００７７】
【数１】
2016171538.tif 000003
【００７８】
ここで、入力電圧（ＶＩＮ）が直流成分および交流成分からなり、交流成分をＶＩＮＡＣとし、直流成分に一致するように中間電圧（ＶＣＭ）を設計すると、下記数式（２）が成立する。
【００７９】
【数２】
2016171538.tif 000004
【００８０】
＜１−７−３＞電圧／時間変換器の動作（変換フェーズ）
変換フェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｈ”レベルである。さらに、変換フェーズにおいて、検出器１４０は動作する。従って、変換フェーズにおいて、図２の電圧／時間変換器１００は、図７に例示されるように動作する。
【００８１】
すなわち、変換フェーズにおいて、図２の電圧／時間変換器１００は、サンプリング容量１１２の第１の端子を電圧源１１３から切断する。比較器１４１は、ノードＡの電圧（ＶＡ）が比較基準電圧（ＶＲＣ）未満であるか否かを検出し、ＶＡ＜ＶＲＣが成立する第１の期間に亘って”Ｈ”レベルの時間信号（ＤＯＵＴ）を出力する。なお、前述のリセット電圧（ＶＲＥＳ）、電圧（ＶＤＡＣ）および比較基準電圧（ＶＲＣ）は、変換フェーズの開始時にＶＡ＜ＶＲＣが成立するように定められるものとする。可変電流源１５１は、第１の期間に亘って、サンプリング容量１１２の第１の端子に可変電流信号を供給する。この可変電流信号は、サンプリング容量１１２、サンプリング容量１２２、スイッチ１２４および電圧源１２３によって形成される電流経路を通じて流れる。この可変電流信号がサンプリング容量１１２およびサンプリング容量１２２を充電するので、ノードＡの電圧（ＶＡ）は、時間と共に上昇し、最終的（第１の期間の終了時）には比較基準電圧（ＶＲＣ）に一致する。
【００８２】
可変電流源１５１から見てサンプリング容量１１２およびサンプリング容量１２２は直列接続されており、サンプリング容量１１２の第１の端子と同電位のノード（以降の説明においてノードＢと称される）の電圧（ＶＢ）は、変換フェーズの開始時にはＶＲＥＳに等しい。従って、第１の期間終了時におけるノードＢの電圧（ＶＢ＿ＣＮＶ）は、下記数式（３）を用いて計算できる。
【００８３】
【数３】
2016171538.tif 000005
【００８４】
数式（３）において、ＴＤＯＵＴは第１の期間の時間長を示し、Ｉ１５１は可変電流源１５１によって供給される可変電流信号が持つ電流量を示す。前述したように、Ｉ１５１は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）によって制御される。
【００８５】
そして、サンプリング容量１１２およびサンプリング容量１２２による分圧を考慮すると、第１の期間におけるノードＡの電圧（ＶＡ）の増分は、当該第１の期間におけるノードＢの電圧の増分の半分に一致する。また、変換フェーズの開始時におけるノードＡの電圧（ＶＡ）はＶＡ＿ＲＥＳに等しい。従って、第１の期間終了時におけるノードＡの電圧（ＶＡ＿ＣＮＶ）は、下記数式（４）を用いて計算できる。
【００８６】
【数４】
2016171538.tif 000006
【００８７】
前述のように、第１の期間の終了時に、ノードＡの電圧（ＶＡ）は比較基準電圧（ＶＲＣ）に一致する。故に、下記数式（５）および数式（６）を用いて、第１の期間の時間長（ＴＤＯＵＴ）を導出することができる。
【００８８】
【数５】
2016171538.tif 000007
【００８９】
【数６】
2016171538.tif 000008
【００９０】
数式（６）から理解されるように、第１の期間の時間長（ＴＤＯＵＴ）は、入力電圧（ＶＩＮ）の交流成分（ＶＩＮＡＣ）と、直流成分との和に比例する。すなわち、時間信号（ＤＯＵＴ）は、入力電圧（ＶＩＮ）に依存する時間長（ＴＤＯＵＴ）を示す。
【００９１】
比例係数は、Ｉ１５１およびＣ１を適切に設計することにより、所望の値に設定することができる。直流成分は、ＶＲＣ、ＶＲＥＳおよびＶＤＡＣを適切に設計することにより、所望の値に設定することができる。
【００９２】
＜１−８＞電圧／時間変換器の他の構成例
さらに、図８に例示されるように、図２の第２のサンプリング回路１２０と同一または類似のＮ個（Ｎは２以上の任意の整数）の第２のサンプリング回路１２０−１，・・・，１２０−Ｎを設けることによって、比例係数および直流成分をさらに細かく設定することも可能である。なお、第２のサンプリング回路１２０−１，・・・，１２０−Ｎの各々に含まれる電圧源が発生する調整用電圧（ＶＤＡＣ）は、それぞれ異なってもよい。
【００９３】
＜１−９＞時間／電圧変換器の具体的な構成
図９を用いて、時間／電圧変換器の具体的な構成について説明する。本実施形態において、例えば図９に示される時間／電圧変換器２００が採用されてもよい。図９の時間／電圧変換器２００は、信号生成器２１０と、第３のサンプリング回路２２０と、ボトムプレートサンプラ２３０とを含む。
【００９４】
信号生成器２１０は、可変電流源２１１を含む。
【００９５】
可変電流源２１１は、第１の端子、第２の端子、第１の制御端子、及び第２の制御端子を含む。可変電流源２１１の第１の端子は接地される。可変電流源２１１の第２の端子は、信号生成器２１０の出力端子に接続される。可変電流源２１１の第１の制御端子及び第２の制御端子は、信号生成器２１０の制御端子に接続される。
【００９６】
可変電流源２１１は、第１の制御端子を介して電圧／時間変換器１００からの時間信号（ＤＩＮ）が入力される。可変電流源２１１は、第２の制御端子を介して補正回路３００からのディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。時間信号（ＤＩＮ）が”Ｈ”レベルであるならば、可変電流源２１１はディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて可変電流信号を発生し、当該可変電流信号を第２の端子を介して第３のサンプリング回路２２０へと供給する。他方、時間信号（ＤＩＮ）が”Ｌ”レベルであるならば、可変電流源２１１は動作を停止する。
【００９７】
第３のサンプリング回路２２０は、電圧源２２１と、電圧源２２２と、サンプリング容量２２３と、スイッチ２２４と、スイッチ２２５とを含む。
【００９８】
電圧源２２１は、正極端子および負極端子を持つ。電圧源２２１の正極端子は、スイッチ２２５に接続される。電圧源２２１の負極端子は接地される。電圧源２２１は、中間電圧（ＶＣＭ）を発生する。
【００９９】
電圧源２２２は、正極端子および負極端子を持つ。電圧源２２２の正極端子は、スイッチ２２４に接続される。電圧源２２２の負極端子は接地される。電圧源２２２は、リセット電圧（ＶＲＥＳ）を発生する。
【０１００】
サンプリング容量２２３は、第１の端子および第２の端子を持つ。サンプリング容量の第１の端子は、第３のサンプリング回路２２０の第１の端子と、スイッチ２２４と、スイッチ２２５とに共通に接続される。サンプリング容量２２３の第２の端子は、第３のサンプリング回路２２０の第２の端子に接続される。サンプリング容量２２３のキャパシタンス＝Ｃ２とする。Ｃ２は、典型的にはＣ１の定数倍に一致するように設計される。この定数は、例えば図１の増幅回路の利得（増幅率）の逆数であってもよい。例えば、利得が２倍であれば、Ｃ２＝Ｃ１／２程度に設定すればよい。
【０１０１】
スイッチ２２４は、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間に挿入される。スイッチ２２４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を短絡または開放する。具体的には、スイッチ２２４は、時間／電圧変換器２００のリセットフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を短絡する。他方、スイッチ２２４は、時間／電圧変換器２００のサンプルフェーズおよびホールドフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２２の正極端子との間を開放する。
【０１０２】
スイッチ２２５は、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間に挿入される。スイッチ２２５は、第１のスイッチ制御信号（φ１）に従って、サンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を短絡または開放する。具体的には、スイッチ２２５は、時間／電圧変換器２００のホールドフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を短絡する。他方、スイッチ２２５は、時間／電圧変換器２００のリセットフェーズおよびサンプルフェーズにおいてサンプリング容量２２３の第１の端子と電圧源２２１の正極端子との間を開放する。
【０１０３】
ボトムプレートサンプラ２３０は、電圧源２３１と、スイッチ２３２とを含む。
【０１０４】
電圧源２３１は、正極端子および負極端子を持つ。電圧源２３１の正極端子は、スイッチ２３２に接続される。電圧源２３１の負極端子は接地される。電圧源２３１は、中間電圧（ＶＣＭ）を発生する。
【０１０５】
スイッチ２３２は、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間に挿入される。スイッチ２３２は、第３のスイッチ制御信号（φ３）に従って、ボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を短絡または開放する。具体的には、スイッチ２３２は、時間／電圧変換器２００のリセットフェーズおよびサンプルフェーズにおいてボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を短絡する。他方、スイッチ２３２は、時間／電圧変換器２００のホールドフェーズにおいてボトムプレートサンプラ２３０の第１の端子と電圧源２３１の正極端子との間を開放する。
【０１０６】
＜１−１０＞時間／電圧変換器の動作
次に、図１０を用いて、時間／電圧変換器２００の動作について説明する。前述のように、時間／電圧変換器２００の基本的な動作は、リセットフェーズ、サンプルフェーズおよびホールドフェーズによって区分される。そして、種々のスイッチ制御信号および時間信号は図１０に例示されるように変化する。
【０１０７】
＜１−１０−１＞時間／電圧変換器の動作（リセットフェーズ）
リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｈ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｈ”レベルである。時間／電圧変換器２００のリセットフェーズは、電圧／時間変換器１００のリセットフェーズと時間的に揃えられる。
【０１０８】
すなわち、リセットフェーズにおいて、図９の時間／電圧変換器２００は、サンプリング容量２２３の第１の端子の電圧をリセット電圧（ＶＲＥＳ）を用いてリセットし、サンプリング容量２２３の第２の端子の電圧を中間電圧（ＶＣＭ）を用いて固定する。
【０１０９】
＜１−１０−２＞時間／電圧変換器の動作（サンプルフェーズ）
サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｈ”レベルである。時間／電圧変換器２００のサンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。
【０１１０】
すなわち、サンプルフェーズにおいて、図９の時間／電圧変換器２００は、サンプリング容量２２３の第１の端子を電圧源２２２から切断する。可変電流源２１１は、前述の第１の期間に亘って”Ｈ”レベルの時間信号（ＤＩＮ）が入力されるので、当該第１の期間に亘って可変電流信号を第３のサンプリング回路２２０へと供給する。この可変電流信号は、サンプリング容量２２３、スイッチ２３２および電圧源２３１によって形成される電流経路を通じて流れる。この可変電流信号がサンプリング容量２２３を充電するので、サンプリング容量２２３の第１の端子の電圧は時間と共に上昇する。
【０１１１】
サンプリング容量２２３の第１の端子と同電位のノード（以降の説明においてノードＣと称される）の電圧（ＶＣ）は、サンプルフェーズの開始時にはＶＲＥＳに等しい。従って、第１の期間終了時におけるノードＣの電圧（ＶＣ＿ＳＭＰ）は、下記数式（７）を用いて計算できる。
【０１１２】
【数７】
2016171538.tif 000009
【０１１３】
数式（７）において、ＴＤＩＮは第１の期間の長さを示し、Ｉ２１１は可変電流源２１１によって供給される可変電流信号が持つ電流量を示す。Ｉ２１１は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）によって制御される。
【０１１４】
＜１−１０−３＞時間／電圧変換器の動作（ホールドフェーズ）
ホールドフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｈ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｌ”レベルである。時間／電圧変換器２００のホールドフェーズは、電圧／時間変換器１００のサンプルフェーズと時間的に揃えられる。
【０１１５】
ホールドフェーズにおいて、図９の時間／電圧変換器２００は、サンプリング容量２２３の第１の端子の電圧を中間電圧（ＶＣＭ）を用いて固定し、サンプリング容量２２３の第２の端子を電圧源２３１から切断する。
【０１１６】
サンプルフェーズの終了時に、サンプリング容量２２３は、Ｃ２・（ＶＣ＿ＳＭＰ−ＶＣＭ）の電荷を蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量２２３に蓄えられた電荷の総量は、ホールドフェーズにおいて変化しない。故に、時間／電圧変換器２００の出力電圧（ＶＯＵＴ）に関して下記数式（８）が成立する。
【０１１７】
【数８】
2016171538.tif 000010
【０１１８】
数式（８）のＴＤＩＮが、数式（６）に示されるＴＤＯＵＴに一致すると仮定すれば、数式（８）は下記数式（９）に書き換え可能である。
【０１１９】
【数９】
2016171538.tif 000011
【０１２０】
さらに、Ｃ２＝Ｃ１／２と仮定し、Ｉ２１１＝Ｉ１５１と仮定すれば、数式（９）は下記数式（１０）に書き換え可能である。
【０１２１】
【数１０】
2016171538.tif 000012
【０１２２】
さらに、ＶＣＭ＝ＶＲＣと仮定すると、数式（１０）は下記数式（１１）に書き換え可能である。
【０１２３】
【数１１】
2016171538.tif 000013
【０１２４】
数式（１１）から理解されるように、出力電圧（ＶＯＵＴ）は、入力電圧（ＶＩＮ）の交流成分（ＶＩＮＡＣ）を−２倍し、調整用電圧（ＶＤＡＣ）を加算することによって得られる電圧に等しい。さらに、ＶＤＡＣが入力電圧（ＶＩＮ）の直流成分に等しいと仮定すれば、以上の数値例によって、入力電圧（ＶＩＮ）の直流成分を固定したまま交流成分（ＶＩＮＡＣ）を−２倍に増幅することができる。
【０１２５】
＜１−１１＞補正回路の具体的な構成
図１１を用いて、本実施形態に係る増幅回路の補正回路について説明する。本実施形態において、例えば図１１に示される補正回路３００が採用されてもよい。図１１の補正回路３００は、位相比較器３１０と、カウンタ３２０と、制御回路３３０と、を含む。
【０１２６】
位相比較器３１０は、例えばフリップ（Ｄ−ＦＦ）３１１を備えている。フリップ（Ｄ−ＦＦ）３１１は、第１の入力端子に時間信号（ＤＩＮ）が入力され、第２の入力端子に参照信号（ＰＨＩ＿ＲＥＦ）が反転入力される。そして、位相比較器３１０は、時間信号（ＤＩＮ）と、参照信号（ＰＨＩ＿ＲＥＦ）との比較結果として信号（ＣＭＰＯＵＴ）を出力する。具体的には、位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が立ち下がった時点で、時間信号（ＤＩＮ）が“Ｌ”レベルである場合は、“Ｌ”レベルの信号（ＣＭＰＯＵＴ）を出力する。また、位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が立ち下がった時点で、時間信号（ＤＩＮ）が“Ｈ”レベルである場合は、“Ｈ”レベルの信号（ＣＭＰＯＵＴ）を出力する。
【０１２７】
カウンタ３２０は、イネーブル期間にディジタル制御信号（ＤＣＮＴ［Ｘ：０］）をカウントアップまたはカウントダウンするアップダウンカウンタである。カウンタ３２０は、第１の入力端子に信号（ＣＭＰＯＵＴ）が入力され、第２の入力端子に参照信号（ＰＨＩ＿ＲＥＦ）が入力される。カウンタ３２０は、例えば参照信号（ＰＨＩ＿ＲＥＦ）のタイミングに合わせて動作する。カウンタ３２０は、信号（ＣＭＰＯＵＴ）に基づいて、初期値ｎ（自然数）に対して、カウントアップまたはカウントダウンし、参照信号（ＰＨＩ＿ＲＥＦ）のタイミングに合わせて（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を出力する。
【０１２８】
制御回路３３０は、補正回路３００の動作を司る。例えば、制御回路３３０は、外部入力信号に基づいて、位相比較器３１０、及びカウンタ３２０の動作を制御する。
【０１２９】
尚、図１１に示す例では、補正回路３００は制御回路３３０を備えているが、必ずしもこれに限らず、補正回路３００は、例えば増幅回路１の外部の制御回路によって制御されても良い。
【０１３０】
また、位相比較器３１０は、例えばフリップ（Ｄ−ＦＦ）３１１を備えているが、必ずしもこれに限らず、時間信号（ＤＩＮ）と、参照信号（ＰＨＩ＿ＲＥＦ）とを比較できる構成であれば、どのようなものでも良い。
【０１３１】
また、カウンタ３２０は、例えば参照信号（ＰＨＩ＿ＲＥＦ）のタイミングに合わせて動作し、その立ち上がりエッジに同期してカウントアップまたはカウントダウンするが、別の信号のタイミングに合わせて動作しても良いし、カウントアップまたはカウントダウン動作は、その信号の立ち上がりエッジに同期しても立下りエッジに同期しても良い。
【０１３２】
＜１−１１＞補正回路の補正量調整動作
次に、本実施形態に係る増幅回路の補正回路の補正量調整動作について説明する。補正回路３００は、通常動作前に行われるキャリブレーション期間にて補正量調整動作を行う。補正量調整動作とは、信号生成器１５０及び２１０における電流量を適切な量となるように調整を行う動作の事である。キャリブレーションは、例えば図示しない制御部などによって行われる。このキャリブレーションは、上述した通常の動作を行う前に行われる動作である。キャリブレーションを行うタイミングは任意で変更可能であり、増幅回路１を備える装置の電源がオンとなった直後に行われても良いし、所定の時間毎に行われても良い。図１２を用いて、キャリブレーション期間における補正回路３００の補正量調整動作の具体例について説明する。
【０１３３】
［時刻Ｔ１］
図示しない制御部は、キャリブレーションを行う際、増幅回路１のスイッチ１０をオン状態にし、電圧（ＶＩＮ）の代わりに電圧（ＶＣＡＬ）を電圧／時間変換器１００に供給する。これにより、電圧／時間変換器１００は、電圧（ＶＣＡＬ）に基づく時間信号（ＤＩＮ）が生成される。例えば、電圧（ＶＣＡＬ）は、増幅回路１に入力されると想定される電圧の中で、最大の電圧に相当する電圧である。図示しない制御部は、キャリブレーションを行う際、制御回路３３０を介して補正回路３００を動作状態にする。
【０１３４】
時刻Ｔ１において、位相比較器３１０に入力される時間信号（ＤＩＮ）と、参照信号（ＰＨＩ＿ＲＥＦ）とが“Ｌ（Low）”レベルから“Ｈ（high）”レベルに立ち上がる。カウンタ３２０は、初期値“ｎ”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を、少なくとも信号生成器１５０に供給する。これにより、電圧／時間変換器１００は、初期値“ｎ”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、時間信号（ＤＩＮ）を生成する。
【０１３５】
［時刻Ｔ２］
時刻Ｔ１から時間長（ＴＤＩＮ）経過後の時刻Ｔ２において、時間信号（ＤＩＮ）が“Ｈ”レベルから“Ｌ”レベルに下がる。この時間長（ＴＤＩＮ）は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）＝“ｎ”に依存する長さである。
【０１３６】
［時刻Ｔ３］
時刻Ｔ１から時間長（ＴＡＭＰ）（ＴＡＭＰ＞ＴＤＩＮ）経過後の時刻Ｔ３において、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに下がる。
【０１３７】
位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに立ち下がった時点で、時間信号（ＤＩＮ）が“Ｈ”レベルか、“Ｌ”レベルか、を判定する。位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに立ち下がった時点で、時間信号（ＤＩＮ）が“Ｌ”レベルであると判定する場合、“Ｌ”レベルの信号（ＣＭＰＯＵＴ）を出力する。
【０１３８】
［時刻Ｔ４］
時刻Ｔ４において時間信号（ＤＩＮ）と、参照信号（ＰＨＩ＿ＲＥＦ）とが“Ｌ”レベルから“Ｈ”レベルに立ち上がる。
【０１３９】
参照信号（ＰＨＩ＿ＲＥＦ）が“Ｌ”レベルから“Ｈ”レベルに立ち上がると、カウンタ３２０は、信号（ＣＭＰＯＵＴ）に基づいてカウントアップ、またはカウントダウンを行う。本例では、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｌ”レベルから“Ｈ”レベルに立ち上がる時点で、信号（ＣＭＰＯＵＴ）は“Ｌ”レベルである。そのため、カウンタ３２０は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を、初期値“ｎ”から“ｎ−１”にカウントダウンする。カウンタ３２０は、“ｎ−１”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を、少なくとも信号生成器１５０に供給する。これにより、電圧／時間変換器１００は、“ｎ−１”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、時間信号（ＤＩＮ）を生成する。
【０１４０】
［時刻Ｔ５］
時刻Ｔ４から時間長（ＴＤＩＮ）経過後の時刻Ｔ５において、時間信号（ＤＩＮ）が“Ｈ”レベルから“Ｌ）”レベルに下がる。この時間長（ＴＤＩＮ）は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）＝“ｎ−１”に依存する長さである。
【０１４１】
［時刻Ｔ６］
時刻Ｔ４から時間長（ＴＡＭＰ）（ＴＡＭＰ＞ＴＤＩＮ）経過後の時刻Ｔ６において、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに下がる。
【０１４２】
位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに立ち下がった時点で、時間信号（ＤＩＮ）が“Ｌ”レベルであると判定するため、“Ｌ”レベルの信号（ＣＭＰＯＵＴ）を出力する。
【０１４３】
［時刻Ｔ７］
時刻Ｔ７において時間信号（ＤＩＮ）と、参照信号（ＰＨＩ＿ＲＥＦ）とが“Ｌ”レベルから“Ｈ”レベルに立ち上がる。
【０１４４】
本例では、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｌ”レベルから“Ｈ”レベルに立ち上がる時点で、信号（ＣＭＰＯＵＴ）は“Ｌ”レベルである。そのため、カウンタ３２０は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を、 “ｎ−１”から“ｎ−２”にカウントダウンする。カウンタ３２０は、“ｎ−２”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を、少なくとも信号生成器１５０に供給する。これにより、電圧／時間変換器１００は、“ｎ−２”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、時間信号（ＤＩＮ）を生成する。
【０１４５】
［時刻Ｔ８］
時刻Ｔ７から時間長（ＴＡＭＰ）（ＴＡＭＰ＜ＴＤＩＮ）経過後の時刻Ｔ８において、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに下がる。
【０１４６】
位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに立ち下がった時点で、時間信号（ＤＩＮ）が“Ｈ”レベルであると判定する場合、“Ｈ”レベルの信号（ＣＭＰＯＵＴ）を出力する。
【０１４７】
［時刻Ｔ９］
時刻Ｔ７から時間長（ＴＤＩＮ）経過後の時刻Ｔ９において、時間信号（ＤＩＮ）が“Ｈ”レベルから“Ｌ（Low）”レベルに下がる。この時間長（ＴＤＩＮ）は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）＝“ｎ−２”に依存する長さである。
【０１４８】
［時刻Ｔ１０］
時刻Ｔ１０において時間信号（ＤＩＮ）と、参照信号（ＰＨＩ＿ＲＥＦ）とが“Ｌ”レベルから“Ｈ”レベルに立ち上がる。
【０１４９】
本例では、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｌ”レベルから“Ｈ”レベルに立ち上がる時点で、信号（ＣＭＰＯＵＴ）は“Ｈ”レベルである。そのため、カウンタ３２０は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を、“ｎ−２”から“ｎ−１”にカウントアップする。カウンタ３２０は、“ｎ−１”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を、少なくとも信号生成器１５０に供給する。これにより、電圧／時間変換器１００は、“ｎ−１”のディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、時間信号（ＤＩＮ）を生成する。
【０１５０】
［時刻Ｔ１１］
時刻Ｔ１０から時間長（ＴＤＩＮ）経過後の時刻Ｔ１１において、時間信号（ＤＩＮ）が“Ｈ”レベルから“Ｌ”レベルに下がる。
【０１５１】
［時刻Ｔ１２］
時刻Ｔ１０から時間長（ＴＡＭＰ）（ＴＡＭＰ＞ＴＤＩＮ）経過後の時刻Ｔ１２において、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに下がる。
【０１５２】
位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が“Ｈ”レベルから“Ｌ”レベルに立ち下がった時点で、時間信号（ＤＩＮ）が“Ｌ”レベルであると判定するため、“Ｌ”レベルの信号（ＣＭＰＯＵＴ）を出力する。
【０１５３】
補正回路３００は、制御回路３３０が、位相比較器３１０及びカウンタ３２０の動作を終了させるまでは、上述した動作を繰り返す。
【０１５４】
このように、時間長（ＴＤＩＮ）と、時間長（ＴＡＭＰ）と、の比較を繰り返すことにより、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）は、望ましいディジタル制御信号（ＤＣＮＴ［Ｘ：０］）へと収束していく。
【０１５５】
そして、例えば制御回路３３０は、望ましいディジタル制御信号（ＤＣＮＴ［Ｘ：０］）へと収束されると想定される期間が経過すると、補正回路３００による、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）導出動作が完了する。このようにして、補正回路３００の補正量調整動作が完了する。そして、増幅回路１は、導出されたディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を用いて、上述した通常動作を行う。
【０１５６】
＜１−１３＞作用効果
以上説明したように、第１の実施形態に係る増幅回路は、入力側のサンプリング容量および出力側のサンプリング容量を同時期に同一のリセット電圧を用いてリセットし、それから入力電圧を増幅する。故に、この増幅回路によれば、増幅動作の開始時における入出力間の電圧のミスマッチは緩和される。また、この増幅回路は、入出力間を短絡するスイッチを備えていない。故に、入出力間のアイソレーションの低下および当該スイッチの非線形歪は生じない。従って、この増幅回路によれば、消費電力を低減し、かつ、精度を向上させることができる。
【０１５７】
本実施形態に係る増幅回路１においては、増幅動作に許容される時間（例えばクロック）内に増幅動作が完了することが望ましい。そこで、本実施形態に係る増幅回路１においては、増幅回路１に入力される最大の電圧を想定した電圧（ＶＣＡＬ）を時間信号に変換し、その時間信号が、増幅動作に許容される時間に収まるように、信号生成器１５０及び信号生成器２１０を制御する。ところで、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に応じてＩ１５１が変化する。その結果、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に応じて、時間長（ＴＤＩＮ）の長さが変わる。例えば、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が大きくなれば、Ｉ１５１が大きくなり、時間長（ＴＤＩＮ）は短くなる。また、例えば、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が小さくなれば、Ｉ１５１が小さくなり、時間長（ＴＤＩＮ）は長くなる。
【０１５８】
例えば、時間長（ＴＤＩＮ）が、時間長（ＴＡＭＰ）よりも小さい場合、増幅回路１が十分に入力信号を増幅できていることを意味する。しかしながら、このような場合、Ｉ１５１が不必要に大きく、不必要に電力が消費されている可能性がある。この場合、カウンタ３２０は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を小さくする。
【０１５９】
また、例えば、時間長（ＴＤＩＮ）が、時間長（ＴＡＭＰ）よりも大きい場合、増幅回路１が十分に入力信号を増幅できていないことを意味する。このような場合、Ｉ１５１を大きくする必要がある。この場合、カウンタ３２０は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を大きくする。
【０１６０】
このように、時間長（ＴＤＩＮ）と、時間長（ＴＡＭＰ）と、の比較を繰り返すことにより、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）は、望ましいディジタル制御信号（ＤＣＮＴ［Ｘ：０］）へと収束していく。
【０１６１】
これにより、増幅回路１は、導出された望ましいディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を用いて、通常動作を行う。これにより、増幅回路１の増幅性能を保障しつつ、不必要な電力消費を抑えることが可能となる。
【０１６２】
なお、導出されたディジタル制御信号（ＤＣＮＴ［Ｘ：０］）は、少なくとも信号生成器１５０に入力されれば良い。しかしながら、信号生成器１５０と、信号生成器２１０と、の増幅率が同様であることが望ましい場合は、信号生成器１５０と、信号生成器２１０と、に導出されたディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力されても良い。また、制御回路３３０が、補正回路３００による、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）導出動作を終了させるタイミングを決定する方法は、どのような方法であっても良い。
【０１６３】
また、上述した実施形態によれば、電圧／時間変換器１００は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が大きくなると、時間長（ＴＤＩＮ）が短くなるような時間信号（ＤＩＮ）を生成し、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が小さくなると、時間長（ＴＤＩＮ）が長くなるような時間信号（ＤＩＮ）を生成している。しかしながら、これに限らず、例えば電圧／時間変換器１００は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が大きくなると、時間長（ＴＤＩＮ）が長くなるような時間信号（ＤＩＮ）を生成し、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が小さくなると、時間長（ＴＤＩＮ）が短くなるような時間信号（ＤＩＮ）を生成しても良い。電圧／時間変換器１００が、このような動作を行う場合、カウンタ３２０は、上述した動作と逆の動作を行う。このことは、後述する他の実施形態等においても同様である。
【０１６４】
＜１−１４＞変形例
＜１−１４−１＞変形例の構成例
なお、上述したように、増幅回路１は差動構成に変更可能である。増幅回路１は差動構成となる場合、図１３に示すような構成となる。図１３に示すように、第１の実施形態の変形例に係る差動構成の増幅回路１は、スイッチ１０、スイッチ２０、電圧／時間変換器１００ｐ、電圧／時間変換器１００ｎ、時間／電圧変換器２００ｐ、時間／電圧変換器２００ｎ、補正回路３００ａ、ＯＲ回路４００を含む。この増幅回路１は、入力電圧（ＶＩＮＰ）を増幅することによって出力電圧（ＶＯＵＴＰ）を得る。また、増幅回路１は、入力電圧（ＶＩＮＮ）を増幅することによって出力電圧（ＶＯＵＴＮ）を得る。ＯＲ回路４００は、電圧／時間変換器１００ｐの時間信号（ＤＩＮＰ）、及び電圧／時間変換器１００ｎの時間信号（ＤＩＮＮ）のうち、少なくともいずれかが“Ｈ”レベルである場合は、“Ｈ”レベルの信号を出力する。
【０１６５】
＜１−１４−２＞変形例の動作例
次に、図１４を用いて、第１の実施形態の変形例に係る差動構成の増幅回路１の動作例について簡単に説明する。差動構成の増幅回路１の場合、補正回路３００ａは、時間信号（ＤＩＮＰ）の示す時間長（ＴＤＩＮＰ）、及び時間信号（ＤＩＮＮ）の示す時間長（ＴＤＩＮＮ）うち、より長い時間長（より長い時間長を時間長（ＴＤＩＮ）とする）が、時間長（ＴＡＭＰ）に収まるように補正回路３００を動作させる。このようにすることによって、第１の実施形態の変形例に係る差動構成の増幅回路１についても第１の実施形態と同様の効果を得ることが可能となる。
【０１６６】
（第２の実施形態）  
第２の実施形態では、通常の増幅動作中に、バックグラウンドで補正量調整動作を行う増幅回路について説明する。尚、第２の実施形態に係る増幅回路の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る増幅回路と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
【０１６７】
＜２＞構成
通常の増幅動作中に、電流源の電流値の補正を行う増幅回路は、図１５に示すようなパイプライン型アナログ／ディジタル変換回路（analog digital converter）に適用可能である。パイプライン型アナログ／ディジタル変換回路は、ＡＤ変換を、複数段のパイプラインステージに分けて行い、最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで、各段で所定のビットずつ順番にＡＤ変換する。
【０１６８】
＜２−１＞パイプライン型アナログ／ディジタル変換回路の概要
図１５に示すように、第２の実施形態に係るパイプライン型アナログ／ディジタル変換回路は、複数のパイプラインステージ５００と、ロジック回路６００と、を含む。各パイプラインステージ５００は、例えば入力信号に対して２ビット（４値）のＡＤ変換を行う。図１５には、簡単のために３つもパイプラインステージ５００−Ｎ−１〜５００−Ｎ＋１（Ｎ：自然数）を示しているが、これに限らず、４つ以上でも良いし、２つでも良い。ロジック回路６００は、各パイプラインステージ５００のＡＤ変換出力に基づいて、ＡＤ変換出力を生成する。
【０１６９】
図１５に示すように、パイプラインステージ５００は、アナログ／ディジタル変換回路（ＡＤＣ）６１０と、ディジタル／アナログ変換回路（ＤＡＣ）６２０と、減算部６３０と、増幅回路１と、を備えている。
【０１７０】
アナログ／ディジタル変換回路６１０は、入力信号をＡＤ変換し、ロジック回路６００及びディジタル／アナログ変換回路６２０に出力する。ディジタル／アナログ変換回路６２０は、アナログ／ディジタル変換回路６１０から受信したディジタル信号をＤＡ変換する。減算部６３０は、入力信号から、ＤＡ変換した値を差し引く。増幅回路１は、減算部６３０によって差し引かれた信号を増幅する。尚、アナログ／ディジタル変換回路６１０が１ビットの変換を行う場合は、増幅回路１は、中間信号を２倍に増幅する。また、アナログ／ディジタル変換回路６１０が２ビットの変換を行う場合は、増幅回路１は、中間信号を４倍に増幅する。
【０１７１】
アナログ入力信号は、初段のパイプラインステージ５００で、ＡＤ変換されてＭＳＢが決定される。そして、その決定されたＭＳＢをＤＡ変換器で一旦アナログ信号に戻し、減算部６３０でアナログ入力信号との差を演算する。ここで得られたアナログ信号はＭＳＢのＡＤ変換で生じた量子化誤差になる。この量子化誤差を次段のパイプラインステージで再びＡＤ変換する。  以下、順番にパイプラインステージの最終段まで同様の動作を繰り返し、ＬＳＢまでの全ビットを決定する。パイプライン型ＡＤ変換回路においては、変換にかかるクロック数に依らずクロックごとに新たなアナログ信号をサンプルし、ディジタル変換値が出力される。
【０１７２】
図１５には、図示していないが、パイプライン型アナログ／ディジタル変換回路は、サンプルホールド回路を備えていても良い。図示しないサンプルホールド回路でサンプル＆ホールドされたアナログ入力信号（Ｖｉｎ）は、アナログ／ディジタル変換回路６１０および減算部６３０に入力される。増幅回路１の出力は、後段のパイプラインステージ５００に入力される。
【０１７３】
一般に、ディジタル／アナログ変換回路６２０と、減算部６３０と、増幅回路１は、増幅ディジタル／アナログ変換回路として一体に形成され、増幅した残差信号を保持するサンプルホールド機能を有し、これが次段のパイプラインステージのサンプルホールド回路として機能する。
【０１７４】
＜２−２＞パイプライン型アナログ／ディジタル変換回路の動作
例えば、パイプラインステージ５００におけるＡＤ変換のビット数を２ビット（４値）とする。アナログ／ディジタル変換回路６１０は、アナログ入力信号の電圧範囲を４個のサブ範囲に分ける（図１６（ａ）参照）。３個の比較器を有するアナログ／ディジタル変換回路６１０でアナログ入力信号（図１６（ｂ）参照）がいずれのサブ範囲に入るかを判定する。ディジタル／アナログ変換回路６２０は、サブ範囲を示す電圧を発生し、減算部６３０でその電圧をアナログ入力信号から減算して中間信号を生成する（図１６（ｃ）参照）。これにより、中間信号は、電圧（ＶＲＥＦ１）と、電圧（ＶＲＥＦ２）（ＶＲＥＦ１＜ＶＲＥＦ２）との間に収まる。そして、増幅回路１は、中間信号を４倍に増幅する（図１６（ｄ）参照）。これにより、増幅回路１の出力電圧の範囲は、入力電圧範囲と同じ大きさになる。増幅回路１は、中間信号に基づいて増幅性能を調整しながら出力信号を生成する。
【０１７５】
なお、電圧（ＶＲＥＦ１）が入力されると、電圧／時間変換器１００は時間長（ＴＤＩＮ）が最小値となる時間信号（ＤＩＮ）を生成する。そのため、電圧（ＶＲＥＦ１）は、時間長（ＴＤＩＮ）が最小値になる電圧となる。また、電圧（ＶＲＥＦ２）が入力されると、電圧／時間変換器１００は時間長（ＴＤＩＮ）が最大値となる時間信号（ＤＩＮ）を生成する。そのため、電圧（ＶＲＥＦ２）は、時間長（ＴＤＩＮ）が最大値になる電圧となる。
【０１７６】
また、本実施携帯では、パイプラインステージ５００におけるＡＤ変換のビット数を２ビット（４値）としているが、これに限らない。また、パイプラインステージ５００毎に、異なるビット数のＡＤ変換を行うような構成であっても良い。更に、パイプラインステージ５００の数は種々変更可能である。
【０１７７】
＜２−３＞補正回路の構成
次に、図１７を用いて第２の実施形態に係る増幅回路１の補正回路３００について説明する。本実施形態において、例えば図１７に示される補正回路３００が採用されてもよい。図１７の補正回路３００は、位相比較器３１０と、カウンタ３２０と、制御回路３４０と、を含む。
【０１７８】
制御回路３４０は、補正回路３００の動作を司る。例えば、制御回路３４０は、位相比較器３１０から出力される信号（ＣＭＰＯＵＴ）に基づいて、カウンタ３２０の動作を制御する。
【０１７９】
＜２−４＞補正回路の動作
次に、本実施形態に係る増幅回路の補正回路の調整動作について説明する。第１の実施形態に係る増幅回路では、通常動作前に行われるキャリブレーション期間において、ディジタル制御信号（ＤＣＮＴ）の調整動作を行った。しかしながら、第２の実施形態において、補正回路３００は、通常動作期間にて調整動作を行う。通常動作期間とは、パイプラインアナログ／ディジタル変換回路がアナログ信号をＡＤ変換する期間である。
【０１８０】
入力信号の振幅が、ある程度の大きさを有している場合、中間信号のフルスケールの最大電圧（ＶＲＥＦ２）が出力される。制御回路３４０は、所定の期間（ＴＣＨＥＣＫ）、中間信号を監視することで、中間信号の最大電圧（ＶＲＥＦ２）を抽出する。例えば、中間信号が、図１６（ｃ）に示す最大電圧（ＶＲＥＦ２）となると、電圧／時間変換器１００は、最大の時間長（ＴＤＩＮ）を含む時間信号（ＤＩＮ）を出力する。そして、位相比較器３１０は、時間信号（ＤＩＮ）に含まれる時間長（ＴＤＩＮ）と、参照信号（ＰＨＩ＿ＲＥＦ）に含まれる時間長（ＴＡＭＰ）と、を比較する（位相比較器３１０における動作に関しては、図１２を用いて説明した箇所を参照）。位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が立ち下がった時点で、時間長（ＴＤＩＮ）が“Ｈ”レベルである場合、信号（ＣＭＰＯＵＴ）を“Ｈ”レベルにする。位相比較器３１０は、参照信号（ＰＨＩ＿ＲＥＦ）が立ち下がった時点で、時間長（ＴＤＩＮ）が“Ｌ”レベルである場合、信号（ＣＭＰＯＵＴ）を“Ｌ”レベルにする。
【０１８１】
制御回路３４０は、位相比較器３１０の信号（ＣＭＰＯＵＴ）が“Ｈ”レベルである場合、または、制御回路３４０がダウン信号を出力する場合、監視動作を開始する。そして、制御回路３４０は、監視動作を開始すると、監視期間（ＴＣＨＥＣＫ）が終了するまではカウンタ３２０のカウント動作を停止（disable）させるとともに、位相比較器３１０の出力を監視する。そして、監視期間（ＴＣＨＥＣＫ）の間、信号（ＣＭＰＯＵＴ）が“Ｈ”レベルにならない場合、監視期間（ＴＣＨＥＣＫ）経過した後に、制御回路３４０はカウンタ３２０をカウントダウンさせるダウン信号と動作させるイネーブル信号を出力する。
【０１８２】
図１８を用いて、本実施形態に係る増幅回路の補正回路の補正量調整動作例について説明する。
【０１８３】
［時刻Ｔ１］
制御回路３４０は、信号（ＣＭＰＯＵＴ）が“Ｈ”レベルになったと判定する場合、カウンタ３２０にイネーブル信号と、アップ信号を送信する。カウンタ３２０は、イネーブル信号を受信すると動作する仕組みとなっている。
【０１８４】
［時刻Ｔ２］
カウンタ３２０は、イネーブル信号及びアップ信号を受信すると、ディジタル制御信号（ＤＣＮＴ）をカウントアップする。制御回路３４０は、同時に監視動作をスタートする。制御回路３４０は、監視期間中に信号（ＣＭＰＯＵＴ）が“Ｈ”レベルになるか否かを判定する。また、制御回路３４０は、監視期間中において、信号（ＣＭＰＯＵＴ）が“Ｌ”レベルになった場合においても、カウンタ３２０をカウントダウンさせない。
【０１８５】
［時刻Ｔ３］
監視期間（ＴＣＨＥＣＫ）を経過すると、制御回路３４０はカウンタ３２０にイネーブル信号と、ダウン信号を送信できる。
【０１８６】
時刻Ｔ２から、監視期間（ＴＣＨＥＣＫ）経過後の時刻Ｔ３において、制御回路３４０は、信号（ＣＭＰＯＵＴ）が“Ｌ”レベルの場合に、カウンタ３２０にイネーブル信号と、ダウン信号を送信する。
【０１８７】
［時刻Ｔ４］
カウンタ３２０は、イネーブル信号及びダウン信号を受信すると、ディジタル制御信号（ＤＣＮＴ）をカウントダウンする。制御回路３４０は、同時に監視動作をスタートする。
【０１８８】
［時刻Ｔ５］
制御回路３４０は、監視期間中において、信号（ＣＭＰＯＵＴ）が“Ｈ”レベルになったと判定する場合、カウンタ３２０にイネーブル信号と、アップ信号を送信する。
【０１８９】
［時刻Ｔ６］
カウンタ３２０は、イネーブル信号及びアップ信号を受信すると、ディジタル制御信号（ＤＣＮＴ）をカウントアップする。制御回路３４０は、同時に監視動作をスタートする。
【０１９０】
［時刻Ｔ７］
監視期間（ＴＣＨＥＣＫ）を経過すると、制御回路３４０はカウンタ３２０にイネーブル信号と、ダウン信号を送信できる。
【０１９１】
上述したように、制御回路３４０は、必要に応じて、カウンタ３２０に、カウントアップまたはカウントダウンさせている。
【０１９２】
＜２−５＞作用効果
上述した実施形態によれば、補正回路３００は、パイプライン型アナログ／ディジタル変換回路が通常動作を行っている最中に取得される最大電圧を用いて、補正量調整動作を行っている。
【０１９３】
現状のパイプラインアナログ／ディジタル変換回路では、増幅器の消費電力が大きな割合を占めており、低消費電力のパイプライン型アナログ／ディジタル変換回路を実現することが求められている。
【０１９４】
そこで、上述するような補正回路３００を用いて、通常動作を行っている最中に補正量調整動作を行う事によって、低消費電力、且つ適切な増幅特性を有するパイプライン型アナログ／ディジタル変換回路を実現することができる。
【０１９５】
＜２−６＞変形例
＜２−６−１＞補正回路の調整動作の変形例１
尚、増幅回路１が、上述した第１の実施形態の変形例のように、差動構成である場合、例えば電圧／時間変換器１００ｎは、電圧（ＶＲＥＦ１）に基づいて、時間長（ＴＤＩＮ）が最大値になる時間信号（ＤＩＮ）を出力しても良い。そして、電圧／時間変換器１００ｐは、上述したように、電圧（ＶＲＥＦ２）に基づいて、時間長（ＴＤＩＮ）が最大値になる時間信号（ＤＩＮ）を出力しても良い。このように、増幅回路１が、差動構成である場合、電圧（ＶＲＥＦ１）及び電圧（ＶＲＥＦ２）に基づいて、補正量調整動作を行う事も可能である。この場合、第１の実施形態の変形例で説明したように、ＯＲ回路４００によって、電圧／時間変換器１００ｎ、及び電圧／時間変換器１００ｐの出力する時間信号（ＤＩＮ）のうち、より長い時間長（ＴＤＩＮ）に基づいて、第２の実施形態に係る補正量調整動作を行うことができる。
【０１９６】
＜２−６−２＞補正回路の調整動作の変形例２
ところで、パイプラインステージ５００に入力される入力信号の振幅が小さい場合、中間信号の振幅が不十分となる。そのため、時間長（ＴＤＩＮ）は、最大値とならない。そのため、最大の時間長（ＴＤＩＮ）を得ないまま、増幅回路１を動作させると、ＴＡＭＰ＞ＴＤＩＮ（最大値）の関係を満たさなくなる。
【０１９７】
そこで、後段のパイプラインステージ５００のＡＤ変換結果を、制御回路３４０にフィードバックすることが考えられる。“増幅回路１の出力値＝後段のパイプラインステージ５００のＡＤ変換結果”であるため、後段のパイプラインステージ５００のＡＤ変換結果の振幅で、増幅回路１の出力値の振幅を判断できる。後段のパイプラインステージ５００のＡＤ変換結果の振幅が十分に大きくない場合は、制御回路３４０はカウンタ３２０を停止（disable）させる。カウンタ３２０を停止させることによって、カウンタ３２０がディジタル制御信号（ＤＣＮＴ）の値をカウントダウンする事を防ぐことができる。これにより、増幅回路１の出力値が小さくなることを抑制することが可能となる。
【０１９８】
＜２−６−３＞補正回路の調整動作の変形例３
パイプライン型アナログ／ディジタル変換回路を備える受信機の場合、パイプライン型アナログ／ディジタル変換回路外部のＡＧＣ（Automatic gain control）回路等によって、パイプライン型アナログ／ディジタル変換回路への入力が十分な振幅となるように振幅調整される。すなわち、ＡＧＣ回路等による制御が完了してから、パイプライン型アナログ／ディジタル変換回路の増幅回路１の電流制御を開始すれば良い。
【０１９９】
＜２−６−４＞補正回路の調整動作の変形例４
消費電力よりも増幅特性を優先する場合、制御回路３４０は、例えば信号（ＣＭＰＯＵＴ）が“Ｈ”レベルとなる場合、いかなる場合でもカウンタ３２０にカウントアップさせても良い。より具体的には、制御回路３４０は、位相比較器３１０の“Ｈ”の情報に対しては、カウンタ３２０をカウントアップさせるが、“Ｌ”の情報に対してはカウンタ３２０をカウントダウンさせず、カウンタ３２０を停止状態とする。
【０２００】
電流が不足している場合だけ増加させる制御を行う。電流は最適値にはならないが、不足による動作不良を避けることができる。
【０２０１】
（第３の実施形態）  
＜３−１＞増幅回路の構成
前述の第１の実施形態において、時間／電圧変換器は、電圧／時間変換器によって生成された時間信号を出力信号へと変換する。第３の実施形態において、例えば図１９に示されるように、電圧／時間変換器と時間／電圧変換器との間に上記時間信号が示す時間長を増幅することによって増幅時間信号を得る時間増幅器が挿入される。そして、本実施形態において、時間／電圧変換器は、増幅時間信号を出力信号へと変換する。なお、時間増幅器が挿入されることにより、時間／電圧変換器の動作タイミングは第１の実施形態に比べて一定時間（例えば、半周期）遅延することになる。本実施形態に係る増幅回路においても、上述した補正回路３００を適用することが可能である。補正回路３００は、時間増幅器７００から増幅時間信号（ＤＯＵＴ）が入力される。補正回路３００は、増幅時間信号（ＤＯＵＴ）と、増幅回路１の外部から与えられる参照信号（ＰＨＩ＿ＲＥＦ）（例えばクロック信号）と、に基づいてディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を生成する。
【０２０２】
＜３−２＞時間増幅器の構成
本実施形態において、例えば図２０に示される時間増幅器７００が採用されてもよい。時間増幅器７００は、電圧／時間変換器１００から時間信号（ＤＩＮ）が入力される。また、時間増幅器７００は、補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。時間増幅器７００は、時間信号（ＤＩＮ）が示す時間長を増幅することによって増幅時間信号（ＤＯＵＴ）を得る。時間増幅器７００は、例えば矩形波信号としての時間信号（ＤＩＮ）が持つパルス幅を増幅することによって矩形波信号としての増幅時間信号（ＤＯＵＴ）を得る。時間増幅器７００は、増幅時間信号（ＤＯＵＴ）を時間／電圧変換器２００へと出力する。
【０２０３】
図２０の時間増幅器７００は、信号生成器７１０と、第４のサンプリング回路７２０と、信号生成器７３０と、第５のサンプリング回路７４０と、ボトムプレートサンプラ７５０と、検出器７６０と、信号生成器７７０とを含む。
【０２０４】
信号生成器７１０は、制御端子および出力端子を持つ。信号生成器７１０の制御端子は、時間増幅器７００の入力端子および信号生成器７３０の制御端子に共通に接続される。信号生成器７１０の出力端子は、第４のサンプリング回路７２０の第１の端子に接続される。
【０２０５】
信号生成器７１０は、電圧／時間変換器１００から時間信号が入力される。信号生成器７１０は、時間信号に基づいて電気信号を生成し、当該電気信号を第４のサンプリング回路７２０へと供給する。
【０２０６】
具体的には、図２０の信号生成器７１０は電流源７１１を含む。
【０２０７】
電流源７１１は、第１の端子、第２の端子および制御端子を含む。電流源７１１の第１の端子は接地される。電流源７１１の第２の端子は、信号生成器７１０の出力端子に接続される。電流源７１１の制御端子は、信号生成器７１０の制御端子に接続される。
【０２０８】
電流源７１１は、制御端子を介して電圧／時間変換器１００からの時間信号（ＤＩＮ）が入力される。時間信号（ＤＩＮ）が”Ｈ”レベルであるならば、電流源７１１は定電流信号を発生し、当該定電流信号を第２の端子を介して第４のサンプリング回路７２０へと供給する。他方、時間信号（ＤＩＮ）が”Ｌ”レベルであるならば、電流源７１１は動作を停止する。
【０２０９】
第４のサンプリング回路７２０は、第１の端子、第２の端子および第３の端子を持ち、後述されるサンプリング容量７２２を含む。第４のサンプリング回路７２０の第１の端子は、信号生成器７１０の出力端子に接続され、前述の第１の期間に亘って電気信号が入力される。第４のサンプリング回路７２０の第２の端子は、第５のサンプリング回路７４０の第２の端子、ボトムプレートサンプラ７５０の第１の端子および検出器７６０の入力端子に共通に接続される。第４のサンプリング回路７２０の第３の端子は、信号生成器７７０の出力端子に接続される。
【０２１０】
第４のサンプリング回路７２０は、後述されるサンプル前リセットフェーズ（ＲＥＳＥＴ＿ＳＭＰ）において、サンプリング容量７２２の第１の端子の電圧をリセット電圧（ＶＲＥＳ）を用いてリセットする。他方、サンプリング容量７２２の第２の端子の電圧はボトムプレートサンプラ７５０によって固定される。
【０２１１】
サンプル前リセットフェーズに続くサンプルフェーズ（ＳＡＭＰＬＥ）は、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。故に、サンプルフェーズの少なくとも一部において、サンプリング容量７２２の第１の端子は、信号生成器７１０から電気信号（例えば、定電流信号）を供給される。具体的には、信号生成器７１０は、前述の第１の期間に亘って電気信号を生成し続ける。そして、第１の期間に亘ってサンプリング容量７２２は充電または放電され続ける。なお、サンプリング容量７２２の第２の端子の電圧は、ボトムプレートサンプラ７５０によって引き続き固定される。故に、サンプリング容量７２２の第１の端子の電圧は上昇または降下し続ける。
【０２１２】
第４のサンプリング回路７２０は、サンプルフェーズに続く増幅前リセットフェーズ（ＲＥＳＥＴ＿ＡＭＰ）において、サンプリング容量７２２の第１の端子の電圧をリセット電圧（ＶＲＥＳ）を用いてリセットする。他方、後述されるように、ボトムプレートサンプラ７５０は電流経路を提供しない。結果的に、第４のサンプリング回路７２０の第２の端子の電圧は、サンプルフェーズの終了時におけるサンプリング容量７２２の第１の端子の電圧によって決まる。
【０２１３】
増幅前リセットフェーズに続く増幅フェーズ（ＡＭＰＬＩＦＹ）の少なくとも一部において、サンプリング容量７２２の第１の端子は、信号生成器７７０から電気信号（例えば、可変電流信号）を供給される。後述されるように、信号生成器７７０は、検出器７６０の入力端子の電圧が第２の条件を満足する第２の期間に亘って電気信号を生成し続ける。そして、第２の期間に亘ってサンプリング容量７２２は充電または放電され続ける。結果的に、検出器７６０の入力端子の電圧は、上昇または降下し続け、最終的に上記第２の条件を満足する。
【０２１４】
具体的には、図２０の第４のサンプリング回路７２０は、電圧源７２１と、サンプリング容量７２２と、スイッチ７２３を含む。
【０２１５】
電圧源７２１は、正極端子および負極端子を持つ。電圧源７２１の正極端子は、スイッチ７２３に接続される。電圧源７２１の負極端子は接地される。電圧源７２１は、リセット電圧（ＶＲＥＳ）を発生する。
【０２１６】
サンプリング容量７２２は、第１の端子および第２の端子を持つ。サンプリング容量７２２の第１の端子は、第４のサンプリング回路７２０の第１の端子および第３の端子と、スイッチ７２３とに共通に接続される。サンプリング容量７２２の第２の端子は、第４のサンプリング回路７２０の第２の端子に接続される。サンプリング容量７２２のキャパシタンス＝Ｃ３とする。
【０２１７】
スイッチ７２３は、サンプリング容量７２２の第１の端子と電圧源７２１の正極端子との間に挿入される。スイッチ７２３は、第４のスイッチ制御信号（φ４）に従って、サンプリング容量７２２の第１の端子と電圧源７２１の正極端子との間を短絡または開放する。具体的には、スイッチ７２３は、時間増幅器７００のサンプル前リセットフェーズおよび増幅前リセットフェーズにおいてサンプリング容量７２２の第１の端子と電圧源７２１の正極端子との間を短絡する。他方、スイッチ７２３は、時間増幅器７００のサンプルフェーズおよび増幅フェーズにおいてサンプリング容量７２２の第１の端子と電圧源７２１の正極端子との間を開放する。
【０２１８】
信号生成器７３０は、制御端子および出力端子を持つ。信号生成器７３０の制御端子は、時間増幅器７００の入力端子に接続される。信号生成器７３０の出力端子は、第５のサンプリング回路７４０の第１の端子に接続される。
【０２１９】
信号生成器７３０は、電圧／時間変換器１００から時間信号が入力される。信号生成器７３０は、時間信号に基づいて電気信号を生成し、当該電気信号を第５のサンプリング回路７４０へと供給する。信号生成器７３０は、信号生成器７１０と同一または類似であってよい。
【０２２０】
具体的には、図２０の信号生成器７３０は電流源７３１を含む。
【０２２１】
電流源７３１は、第１の端子、第２の端子および制御端子を含む。電流源７３１の第１の端子は接地される。電流源７３１の第２の端子は、信号生成器７３０の出力端子に接続される。電流源７３１の制御端子は、信号生成器７３０の制御端子に接続される。
【０２２２】
電流源７３１は、制御端子を介して電圧／時間変換器１００からの時間信号（ＤＩＮ）が入力される。時間信号（ＤＩＮ）が”Ｈ”レベルであるならば、電流源７３１は定電流信号を発生し、当該定電流信号を第２の端子を介して第５のサンプリング回路７４０へと供給する。他方、時間信号（ＤＩＮ）が”Ｌ”レベルであるならば、電流源７３１は動作を停止する。
【０２２３】
第５のサンプリング回路７４０は、第１の端子および第２の端子を持ち、後述されるサンプリング容量７４２を含む。第５のサンプリング回路７４０の第１の端子は、信号生成器７３０の出力端子に接続され、前述の第１の期間に亘って電気信号が入力される。第５のサンプリング回路７４０の第２の端子は、第４のサンプリング回路７２０の第２の端子、ボトムプレートサンプラ７５０の第１の端子および検出器７６０の入力端子に接続される。
【０２２４】
第５のサンプリング回路７４０は、サンプル前リセットフェーズにおいて、サンプリング容量７４２の第１の端子の電圧をリセット電圧（ＶＲＥＳ）を用いてリセットする。他方、サンプリング容量７４２の第２の端子の電圧はボトムプレートサンプラ７５０によって固定される。
【０２２５】
前述のように、サンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。故に、サンプルフェーズの少なくとも一部において、サンプリング容量７４２の第１の端子は、信号生成器７３０から電気信号（例えば、定電流信号）を供給される。具体的には、信号生成器７３０は、前述の第１の期間に亘って電気信号を生成し続ける。そして、第１の期間に亘ってサンプリング容量７４２は充電または放電され続ける。なお、サンプルフェーズにおいて、サンプリング容量７４２の第２の端子の電圧はボトムプレートサンプラ７５０によって引き続き固定される。故に、サンプリング容量７４２の第１の端子の電圧は上昇または降下し続ける。
【０２２６】
第５のサンプリング回路７４０は、増幅前リセットフェーズにおいて、サンプリング容量７４２の第１の端子の電圧を調整用電圧（ＶＤＡＣ２）を用いてリセットする。他方、ボトムプレートサンプラ７５０は電流経路を提供しない。結果的に、第５のサンプリング回路７４０の第２の端子の電圧は、サンプルフェーズの終了時におけるサンプリング容量７４２の第１の端子の電圧によって決まる。
【０２２７】
第５のサンプリング回路７４０は、増幅前リセットフェーズに続き増幅フェーズにおいても、サンプリング容量７４２の第１の端子の電圧を固定し続ける。結果的に、第５のサンプリング回路７４０は、信号生成器７７０によって生成された電気信号のための電流経路（サンプリング容量７４２と、スイッチ７４３と、スイッチ７４４と、電圧源７４５によって形成される電流経路）を提供する。この電気信号が上記電流経路を通じて流れることによって、サンプリング容量７４２は充電または放電される。故に、サンプリング容量７４２の第２の端子の電圧は上昇または降下し続け、結果的に検出器７６０の入力端子の電圧は最終的に上記第２の条件を満足する。
【０２２８】
具体的には、図２０の第５のサンプリング回路７４０は、電圧源７４１と、サンプリング容量７４２と、スイッチ７４３と、スイッチ７４４と、電圧源７４５とを含む。
【０２２９】
電圧源７４１は、正極端子および負極端子を持つ。電圧源７４１の正極端子は、スイッチ７４４に接続される。電圧源７４１の負極端子は接地される。電圧源７４１は、リセット電圧（ＶＲＥＳ）を発生する。
【０２３０】
サンプリング容量７４２は、第１の端子および第２の端子を持つ。サンプリング容量７４２の第１の端子は、第５のサンプリング回路７４０の第１の端子と、スイッチ７４３と、スイッチ７４４とに共通に接続される。サンプリング容量７４２の第２の端子は、第５のサンプリング回路７４０の第２の端子に接続される。サンプリング容量７４２のキャパシタンス＝Ｃ３とする。
【０２３１】
スイッチ７４３は、サンプリング容量７４２の第１の端子と電圧源７４５の正極端子との間に挿入される。スイッチ７４３は、第３のスイッチ制御信号（φ３）に従って、サンプリング容量７４２の第１の端子と電圧源７４５の正極端子との間を短絡または開放する。具体的には、スイッチ７４３は、時間増幅器７００の増幅前リセットフェーズおよび増幅フェーズにおいてサンプリング容量７４２の第１の端子と電圧源７４５の正極端子との間を短絡する。他方、スイッチ７４３は、時間増幅器７００のサンプル前リセットフェーズおよびサンプルフェーズにおいてサンプリング容量７４２の第１の端子と電圧源７４５の正極端子との間を開放する。
【０２３２】
スイッチ７４４は、サンプリング容量７４２の第１の端子と電圧源７４１の正極端子との間に挿入される。スイッチ７４４は、第２のスイッチ制御信号（φ２）に従って、サンプリング容量７４２の第１の端子と電圧源７４１の正極端子との間を短絡または開放する。具体的には、スイッチ７４４は、時間増幅器７００のサンプル前リセットフェーズにおいてサンプリング容量７４２の第１の端子と電圧源７４１の正極端子との間を短絡する。他方、スイッチ７４４は、時間増幅器７００のサンプルフェーズ、増幅前リセットフェーズおよび増幅フェーズにおいてサンプリング容量７４２の第１の端子と電圧源７４１の正極端子との間を開放する。
【０２３３】
電圧源７４５は、正極端子および負極端子を持つ。電圧源７４５の正極端子は、スイッチ７４３に接続される。電圧源７４５の負極端子は接地される。電圧源７４５は、調整用電圧（ＶＤＡＣ２）を発生する。この電圧（ＶＤＡＣ２）は、図２０に示されない制御信号によって制御されてもよい。
【０２３４】
ボトムプレートサンプラ７５０は、第１の端子を持つ。ボトムプレートサンプラ７５０の第１の端子は、第４のサンプリング回路７２０の第２の端子および第５のサンプリング回路７４０の第２の端子に接続される。
【０２３５】
ボトムプレートサンプラ７５０は、サンプル前リセットフェーズおよびサンプルフェーズにおいて、中間電圧（ＶＣＭ）を用いて、サンプリング容量７２２の第２の端子およびサンプリング容量７４２の第２の端子の電圧を固定する。
【０２３６】
ボトムプレートサンプラ７５０は、増幅前リセットフェーズおよび増幅フェーズにおいて、サンプリング容量７２２の第２の端子およびサンプリング容量７４２の第２の端子の電圧を固定しない。さらに、理想的には、ボトムプレートサンプラ７５０は、増幅前リセットフェーズおよび増幅フェーズにおいて電流経路を提供しない。
【０２３７】
具体的には、図２０のボトムプレートサンプラ７５０は、電圧源７５１と、スイッチ７５２とを含む。
【０２３８】
電圧源７５１は、正極端子および負極端子を持つ。電圧源７５１の正極端子は、スイッチ７５２に接続される。電圧源７５１の負極端子は接地される。電圧源７５１は、中間電圧（ＶＣＭ）を発生する。
【０２３９】
スイッチ７５２は、ボトムプレートサンプラ７５０の第１の端子と電圧源７５１の正極端子との間に挿入される。スイッチ７５２は、第１のスイッチ制御信号（φ１）に従って、ボトムプレートサンプラ７５０の第１の端子と電圧源７５１の正極端子との間を短絡または開放する。具体的には、スイッチ７５２は、サンプル前リセットフェーズおよびサンプルフェーズにおいてボトムプレートサンプラ７５０の第１の端子と電圧源７５１の正極端子との間を短絡する。他方、スイッチ７５２は、増幅前リセットフェーズおよび増幅フェーズにおいてボトムプレートサンプラ７５０の第１の端子と電圧源７５１の正極端子との間を開放する。
【０２４０】
検出器７６０は、入力端子および出力端子を持つ。検出器７６０の入力端子は、第４のサンプリング回路７２０の第２の端子、第５のサンプリング回路７４０の第２の端子およびボトムプレートサンプラ７５０の第１の端子に共通に接続される。検出器７６０の出力端子は、信号生成器７７０の第１の制御端子および時間／電圧変換器２００の入力端子に接続される。
【０２４１】
増幅フェーズにおいて、検出器７６０は、その入力端子の電圧が第２の条件を満足するか否かを検出する。そして、検出器７６０は、その入力端子の電圧が第２の条件を満足する第２の期間の長さを示す増幅時間信号を生成する。なお、第２の期間は、第１の期間に比べて長い。例えば、時間信号は、第２の期間に亘って”Ｈ”レベルであって他の期間に亘って”Ｌ”レベルであるディジタル信号であってもよい。検出器７６０は、増幅時間信号を信号生成器７７０および時間／電圧変換器２００へと出力する。なお、検出器７６０は、サンプル前リセットフェーズ、サンプルフェーズおよび増幅前リセットフェーズにおいて動作を停止する。
【０２４２】
具体的には、図２０の検出器７６０は、電圧源７６１と、比較器７６２とを含む。
【０２４３】
電圧源７６１は、正極端子および負極端子を持つ。電圧源７６１の正極端子は、比較器７６２の第２の入力端子に接続される。電圧源７６１の負極端子は接地される。電圧源７６１は、比較基準電圧（ＶＲＣ）を発生する。
【０２４４】
比較器７６２は、第１の入力端子、第２の入力端子および出力端子を含む。比較器７６２の第１の入力端子は、検出器７６０の入力端子に接続される。比較器７６２の第２の入力端子は、電圧源７６１の正極端子に接続される。比較器７６２の出力端子は、検出器７６０の出力端子に接続される。
【０２４５】
比較器７６２は、増幅フェーズにおいて動作し、第１の入力端子の電圧を第２の入力端子の電圧と比較する。比較器７６２は、サンプル前リセットフェーズ、サンプルフェーズおよびリセットフェーズにおいて動作を停止する。
【０２４６】
具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器７６２は”Ｈ”レベル（電源電圧）の増幅時間信号（ＤＯＵＴ）を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器７６２は”Ｌ”レベル（グラウンド電圧）の増幅時間信号（ＤＯＵＴ）を出力する。故に、図２０の例によれば、前述の第２の条件とは、検出器７６０の入力端子の電圧が比較基準電圧（ＶＲＣ）よりも小さいこと、に相当する。
【０２４７】
信号生成器７７０は、第１の制御端子、第２の制御端子および出力端子を持つ。信号生成器７７０の第１の制御端子は、検出器７６０の出力端子に接続される。信号生成器７７０の第２の制御端子は、補正回路３００の出力端子に接続される。信号生成器７７０の出力端子は、第４のサンプリング回路７２０の第３の端子に接続される。
【０２４８】
信号生成器７７０は、第１の制御端子を介して検出器７６０から時間信号（ＤＯＵＴ）が入力される。信号生成器７７０は、第２の制御端子を介して補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。信号生成器７７０は、時間信号及びディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて電気信号を生成し、当該電気信号を第４のサンプリング回路７２０へと供給する。
【０２４９】
具体的には、図２０の信号生成器７７０は可変電流源７７１を含む。可変電流源７７１は、第１の端子、第２の端子、第１の制御端子及び第２の制御端子を含む。可変電流源７７１の第１の端子は接地される。可変電流源７７１の第２の端子は、信号生成器７７０の出力端子に接続される。可変電流源７７１の第１の制御端子は、信号生成器７７０の第１の制御端子に接続される。可変電流源７７１の第２の制御端子は、信号生成器７７０の第２の制御端子に接続される。
【０２５０】
可変電流源７７１は、第１の制御端子を介して受信する時間信号（ＤＯＵＴ）が”Ｈ”レベルであるならば、第２の制御端子を介して受信するディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて可変電流源７７１は可変電流信号を発生する。そして、可変電流源７７１は、当該可変電流信号を第２の端子を介して第４のサンプリング回路７２０へと供給する。他方、第１の制御端子を介して受信する時間信号（ＤＯＵＴ）が”Ｌ”レベルであるならば、可変電流源７７１は動作を停止する。
【０２５１】
＜３−３＞時間増幅器の動作
前述のように、時間増幅器７００の動作は、サンプル前リセットフェーズ、サンプルフェーズ、増幅前リセットフェーズおよび増幅フェーズによって区分される。そして、種々のスイッチ制御信号、時間信号および増幅時間信号は図２１に例示されるように変化する。
【０２５２】
＜３−３−１＞時間増幅器の動作（サンプル前リセットフェーズ）
サンプル前リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｈ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｈ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｌ”レベルであり、第４のスイッチ制御信号（φ４）は”Ｈ”レベルである。時間増幅器７００のサンプル前リセットフェーズは、電圧／時間変換器１００のリセットフェーズと時間的に揃えられる。
【０２５３】
すなわち、サンプル前リセットフェーズにおいて、図２０の時間増幅器７００は、サンプリング容量７２２の第１の端子の電圧およびサンプリング容量７４２の第１の端子の電圧をリセット電圧（ＶＲＥＳ）を用いてそれぞれリセットし、サンプリング容量７２２の第２の端子の電圧およびサンプリング容量７４２の第２の端子の電圧を中間電圧（ＶＣＭ）を用いてそれぞれ固定する。
【０２５４】
＜３−３−２＞時間増幅器の動作（サンプルフェーズ）
サンプルフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｈ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｌ”レベルであり、第４のスイッチ制御信号（φ４）は”Ｌ”レベルである。時間増幅器７００のサンプルフェーズは、電圧／時間変換器１００の変換フェーズと時間的に揃えられる。
【０２５５】
すなわち、サンプルフェーズにおいて、図２０の時間増幅器７００は、サンプリング容量７２２の第１の端子を電圧源７２１から切断し、サンプリング容量７４２の第１の端子を電圧源７４１から切断する。電流源７１１および電流源７３１は、前述の第１の期間に亘って”Ｈ”レベルの時間信号（ＤＩＮ）をそれぞれ入力するので、当該第１の期間に亘って定電流信号を第４のサンプリング回路７２０および第５のサンプリング回路７４０へとそれぞれ供給する。電流源７１１によって生成された定電流信号は、サンプリング容量７２２、スイッチ７５２および電圧源７５１によって形成される電流経路を通る。電流源７３１によって生成された定電流信号は、サンプリング容量７４２、スイッチ７５２および電圧源７５１によって形成される電流経路を通る。これらの定電流信号がサンプリング容量７２２およびサンプリング容量７４２をそれぞれ充電するので、サンプリング容量７２２の第１の端子の電圧およびサンプリング容量７４２の第１の端子の電圧は時間と共にそれぞれ上昇する。
【０２５６】
サンプリング容量７２２の第１の端子と同電位のノード（以降の説明においてノードＥと称される）の電圧（ＶＥ）はサンプルフェーズの開始時にはＶＲＥＳに等しい。従って、第１の期間終了時におけるノードＥの電圧（ＶＥ＿ＳＭＰ）は、下記数式（１２）を用いて計算できる。
【０２５７】
【数１２】
2016171538.tif 000014
【０２５８】
数式（１２）において、Ｉ７１１は電流源７１１によって供給される定電流信号が持つ電流量を示す。
【０２５９】
＜３−３−３＞時間増幅器の動作（増幅前リセットフェーズ）
増幅前リセットフェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は“Ｈ“レベルであり、第４のスイッチ制御信号（φ４）は”Ｈ“レベルである。時間増幅器７００の増幅前リセットフェーズは、時間／電圧変換器２００のリセットフェーズと時間的に揃えられる。
【０２６０】
すなわち、増幅前リセットフェーズにおいて、図２０の時間増幅器７００は、サンプリング容量７２２の第１の端子の電圧をリセット電圧（ＶＲＥＳ）を用いてリセットし、サンプリング容量７４２の第１の端子の電圧を調整用電圧（ＶＤＡＣ２）を用いて固定する。
【０２６１】
ここで、検出器７６０の入力端子と同電位のノード（以降の説明においてノードＤと称される）の増幅前リセットフェーズにおける電圧（ＶＤ＿ＲＥＳＡ）は、以下のように導出することができる。
【０２６２】
サンプルフェーズの終了時に、サンプリング容量７２２およびサンプリング容量７４２は、Ｃ３・（ＶＥ＿ＳＭＰ−ＶＣＭ）の電荷をそれぞれ蓄えている。電荷保存則によれば、サンプルフェーズにおいてサンプリング容量７２２およびサンプリング容量７４２に蓄えられた電荷の総量（２Ｃ３・（ＶＥ＿ＳＭＰ−ＶＣＭ））は、増幅前リセットフェーズにおいて変化しない。故に、下記数式（１３）が成立する。
【０２６３】
【数１３】
2016171538.tif 000015
【０２６４】
＜３−３−４＞時間増幅器の動作（増幅フェーズ）
増幅フェーズにおいて、第１のスイッチ制御信号（φ１）は”Ｌ”レベルであり、第２のスイッチ制御信号（φ２）は”Ｌ”レベルであり、第３のスイッチ制御信号（φ３）は”Ｈ”レベルであり、第４のスイッチ制御信号（φ４）は”Ｌ”レベルである。時間増幅器７００の増幅フェーズは、時間／電圧変換器２００のサンプルフェーズと時間的に揃えられる。
【０２６５】
すなわち、増幅フェーズにおいて、図２０の時間増幅器７００は、サンプリング容量７２２の第１の端子を電圧源７２１から切断する。比較器７６２は、ノードＤの電圧（ＶＤ）が比較基準電圧（ＶＲＣ）未満であるか否かを検出し、ＶＤ＜ＶＲＣが成立する第２の期間に亘って”Ｈ”レベルの時間信号（ＤＯＵＴ）を出力する。なお、前述のリセット電圧（ＶＲＥＳ）、電圧（ＶＤＡＣ２）および比較基準電圧（ＶＲＣ）は、増幅フェーズの開始時にＶＤ＜ＶＲＣが成立するように定められるものとする。可変電流源７７１は、第２の期間に亘って、サンプリング容量７２２の第１の端子に可変電流信号を供給する。この可変電流信号は、サンプリング容量７２２、サンプリング容量７４２、スイッチ７４４および電圧源７４１によって形成される電流経路を通る。この可変電流信号がサンプリング容量７２２およびサンプリング容量７４２を充電するので、ノードＤの電圧（ＶＤ）は、時間と共に上昇し、最終的（第２の期間の終了時）には比較基準電圧（ＶＲＣ）に一致する。
【０２６６】
可変電流源７７１から見てサンプリング容量７２２およびサンプリング容量７４２は直列接続されており、増幅フェーズの開始時におけるノードＥの電圧（ＶＥ）はＶＲＥＳに等しい。従って、第２の期間終了時におけるノードＥの電圧（ＶＥ＿ＡＭＰ）は、下記数式（１４）を用いて計算できる。
【０２６７】
【数１４】
2016171538.tif 000016
【０２６８】
数式（１４）において、ＴＤＯＵＴは第２の期間の長さを示し、Ｉ７７１は可変電流源７７１によって供給される可変電流信号が持つ電流量を示す。Ｉ７７１は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）によって制御される。
【０２６９】
そして、サンプリング容量７２２およびサンプリング容量７４２による分圧を考慮すると、第２の期間におけるノードＤの電圧（ＶＤ）の増分は、当該第２の期間におけるノードＥの電圧の増分の半分に一致する。また、増幅フェーズの開始時におけるノードＤの電圧（ＶＤ）はＶＤ＿ＲＥＳＡに等しい。従って、第２の期間終了時におけるノードＤの電圧（ＶＤ＿ＡＭＰ）は、下記数式（１５）を用いて計算できる。
【０２７０】
【数１５】
2016171538.tif 000017
【０２７１】
前述のように、第２の期間の終了時に、ノードＤの電圧（ＶＤ）は比較基準電圧（ＶＲＣ）に一致する。故に、下記数式（１６）および数式（１７）を用いて、第２の期間の長さ（ＴＤＯＵＴ）を導出することができる。
【０２７２】
【数１６】
2016171538.tif 000018
【０２７３】
【数１７】
2016171538.tif 000019
【０２７４】
数式（１７）から理解されるように、第２の期間の長さ（ＴＤＯＵＴ）は、第１の期間の長さ（ＴＤＩＮ）に比例する時間長と、一定時間長との和に等しい。
【０２７５】
比例係数は、Ｉ７１１およびＩ７７１を適切に設計することにより、所望の値に設定することができる。固定の時間長は、Ｃ３、Ｉ７７１、ＶＲＣ、ＶＣＭ、ＶＤＡＣ２およびＶＲＥＳを適切に設計することにより、所望の値に設定することができる。
【０２７６】
＜３−４＞時間増幅器の他の構成例
さらに、図２２に例示されるように、図２０の信号生成器７３０および第５のサンプリング回路７４０と同一または類似のＭ組（Ｍは２以上の任意の整数）の信号生成器７３０−１および第５のサンプリング回路７４０−１，・・・，信号生成器７３０−Ｍおよび第５のサンプリング回路７４０−Ｍを設けることによって、比例係数および一定時間長をさらに細かく設定することも可能である。なお、第５のサンプリング回路７４０−１，・・・，第５のサンプリング回路７４０−Ｍの各々に含まれる電圧源が発生する調整用電圧（ＶＤＡＣ２）は、それぞれ異なってもよい。
【０２７７】
本実施形態において、時間／電圧変換器２００は、増幅時間信号を出力電圧へと変換する。この出力電圧（ＶＯＵＴ）は、下記数式（１８）に示されるように、上記数式（８）のＴＤＩＮとして上記数式（１７）の右辺を代入し、さらに当該数式（１７）の右辺のＴＤＩＮとして上記数式（６）の右辺を代入することによって導出可能である。
【０２７８】
【数１８】
2016171538.tif 000020
【０２７９】
さらに、Ｃ１＝２Ｃ２＝Ｃ３とし仮定し、Ｉ１５１＝Ｉ２１１＝Ｉ７１１／２＝Ｉ７７１と仮定すれば、数式（１８）は下記数式（１９）に書き換え可能である。
【０２８０】
【数１９】
2016171538.tif 000021
【０２８１】
さらに、ＶＣＭ＝ＶＲＣと仮定すると、数式（１９）は下記数式（２０）に書き換え可能である。
【０２８２】
【数２０】
2016171538.tif 000022
【０２８３】
数式（２０）から理解されるように、出力電圧（ＶＯＵＴ）は、入力電圧（ＶＩＮ）の交流成分（ＶＩＮＡＣ）を−４倍し、直流成分を加算することによって得られる電圧に等しい。さらに、ＶＣＭ＝ＶＤＡＣ＝ＶＤＡＣ２と仮定すると、数式（２０）は下記数式（２１）に書き換え可能である。
【０２８４】
【数２１】
2016171538.tif 000023
【０２８５】
数式（２１）を上記数式（１１）と比べると、時間増幅器７００を設けることによって、入力電圧（ＶＩＮ）の交流成分（ＶＩＮＡＣ）はさらに２倍に増幅されている。
【０２８６】
なお、図１９に例示されるように、図２０の時間増幅器７００と同一または類似のＫ個（Ｋは２以上の任意の整数）の時間増幅器７００−１，・・・，７００−Ｋを設けることによって、本実施形態に係る増幅回路の利得を細かく調整できる。電圧／時間変換器１００、Ｋ個の時間増幅器７００−１，・・・，７００−Ｋおよび時間／電圧変換器２００は、パイプライン処理を行う。具体的には、Ｋ＝３の場合に、電圧／時間変換器１００、３個の時間増幅器７００−１，７００−２および７００−３、ならびに、時間／電圧変換器２００は、図２３に例示されるように動作する。
【０２８７】
より一般化すれば、各時間増幅器のサンプル前リセットフェーズおよびサンプルフェーズは、直前に配置された電圧／時間変換器のリセットフェーズおよび変換フェーズまたは直前に配置された時間増幅器の増幅前リセットフェーズおよび増幅フェーズに時間的に揃えられる。そして、各時間増幅器の増幅前フェーズおよび増幅フェーズは、直後に配置された時間増幅器のサンプル前リセットフェーズおよびサンプルフェーズまたは直後に配置された時間／電圧変換器のリセットフェーズおよびサンプルフェーズに時間的に揃えられる。
【０２８８】
＜３−５＞作用効果
以上説明したように、第３の実施形態に係る増幅回路は、前述の第１の実施形態において説明された電圧／時間変換器と時間／電圧変換器との間に１以上の時間増幅器を挿入する。従って、この増幅回路によれば、適切な数の時間増幅器を挿入することによって、所望の利得を達成することができる。
【０２８９】
（第４の実施形態）  
前述の可変電流源１５１、可変電流源２１１、電流源７１１、及び電流源７３１として、例えば図２４に示される電流源を採用することができる。
【０２９０】
図２４の電流源は、電流出力端子８０１と、第１のバイアス端子８０２と、第２のバイアス端子８０３と、制御端子８０４とを持つ。図２４の電流源は、トランジスタ８０５と、トランジスタ８０６と、トランジスタ８０７と、可変電流源８１０とを含む。なお、図２４において、トランジスタ８０５、８０６および８０７は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。
【０２９１】
図２４の電流源は、制御端子８０４を介して入力される時間信号または増幅時間信号がスイッチとしてのトランジスタ８０７をオフ状態としている期間に亘って、電流出力端子８０１を介して定電流信号を出力する。例えば、この定電流信号は、トランジスタ８０５の素子サイズと、第１のバイアス端子８０２の電圧（ＶＢＩＡＳ１）とによって決まる電流量（ＩＯＵＴ）を持つ。
【０２９２】
トランジスタ８０５は、電源に接続されるソース端子と、第１のバイアス端子８０２に接続されるゲート端子と、トランジスタ８０６のソース端子に接続されるドレイン端子とを持つ。前述のように、トランジスタ８０５の素子サイズは、電流出力端子８０１を介して出力される定電流信号が持つ電流量（ＩＯＵＴ）を決定づける。
【０２９３】
トランジスタ８０６は、トランジスタ８０５のドレイン端子に接続されるソース端子と、第２のバイアス端子８０３に接続されるゲート端子と、電流出力端子８０１に接続されるドレイン端子とを持つ。トランジスタ８０６は、トランジスタ８０５にカスコード接続されており、出力抵抗値を増加させる役割がある。
【０２９４】
トランジスタ８０７は、電源に接続されるソース端子と、制御端子８０４に接続されるゲート端子と、第２のバイアス端子８０３に接続されるドレイン端子とを持つ。トランジスタ８０７は、スイッチとして機能する。具体的には、制御端子８０４を介して入力される時間信号または増幅時間信号（ＤＩＮ／ＤＯＵＴ）が”Ｌ”レベルである期間に亘って、トランジスタ８０７は電源とトランジスタ８０６のゲート端子との間を短絡する。この結果、トランジスタ８０６はオフ状態となるため、図２４の電流源は定電流信号を出力しない。他方、制御端子８０４を介して入力される時間信号または増幅時間信号（ＤＩＮ／ＤＯＵＴ）が”Ｈ”レベルである期間に亘って、トランジスタ８０７は電源とトランジスタ８０６のゲート端子との間を開放する。この結果、トランジスタ８０６はオン状態となるため、図２４の電流源は定電流信号を出力する。
【０２９５】
可変電流源８１０は、トランジスタ８０５のドレイン電流に対して少量の電流を加算または減算することによって、上記定電流信号が持つ電流量を微調整する。可変電流源８１０を設けることによって、素子ミスマッチなどの影響で生じる可能性がある上記ドレイン電流の変動を補償することができる。可変電流源８１０によって出力される電流量は、（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ［Ｘ：０］）によって制御される。Ｘは０以上の整数である。
【０２９６】
（第５の実施形態）  
前述の比較器１４１および比較器７６２として、例えば図２５に示される比較器を採用することができる。
【０２９７】
図２５の比較器は、差動単相増幅回路８２１と、Ｌ個（Ｌは１以上の任意の整数）のインバータ８２２−１〜８２２−Ｌとを含む。なお、図２５において、いずれのトランジスタも、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。また、図２５において、Ｌ個のインバータ８２２−１〜８２２−Ｌは、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）インバータとして描かれているが他の種別のインバータに置き換えられてもよい。
【０２９８】
差動単相増幅回路８２１は、第１の入力端子の電圧（ＶＩＮＰ）と第２の入力端子の電圧（ＶＩＮＭ）との差動電圧を増幅して単相信号をインバータ８２２−１へと出力する。
【０２９９】
Ｌ個のインバータ８２２−１〜８２２−Ｌは縦続接続されている。インバータ８２２−１は、差動単相増幅回路８２１から単相信号が入力され、当該単相信号を増幅及び論理反転してインバータ８２２−２へと出力する。インバータ８２２−２，・・・，８２２−（Ｌ−１）は、直前に配置されたインバータ８２２−１〜８２２−（Ｌ−２）からの入力信号を増幅および論理反転して直後に配置されたインバータ８２２−Ｌへと出力する。インバータ８２２−Ｌは、８２２−（Ｌ−１）からの入力信号を増幅および論理反転して比較器の出力端子を介して出力する。
【０３００】
なお、Ｌ個のインバータ８２２−１〜８２２−Ｌは、差動単相増幅回路８２１から出力される単相信号を電源電圧レベルまたはグラウンド電圧レベルまで増幅するために設けられる。故に、差動単相増幅回路８２１が十分な利得を持つ場合には、Ｌ個のインバータ８２２−１〜８２２−Ｌを省略することもできる。
【０３０１】
（第６の実施形態）  
＜６−１＞時間増幅器の構成
前述の各実施形態において、図２０に示される時間増幅器７００に代えて図２６に例示される時間増幅器７００ａが採用されてもよい。
【０３０２】
時間増幅器７００ａは、信号生成器７１０ａと、第４のサンプリング回路７２０と、信号生成器７３０ａと、第５のサンプリング回路７４０と、ボトムプレートサンプラ７５０ａと、検出器７６０と、信号生成器７７０とを含む。なお、第４のサンプリング回路７２０、第５のサンプリング回路７４０、検出器７６０および信号生成器７７０は、図２０に示される第４のサンプリング回路７２０、第５のサンプリング回路７４０、検出器７６０および信号生成器７７０と同一または類似であってよい。
【０３０３】
信号生成器７１０ａは、出力端子を持つ。信号生成器７１０ａの出力端子は、第４のサンプリング回路７２０の第１の端子に接続される。信号生成器７１０ａは、電気信号を生成し、当該電気信号を第４のサンプリング回路７２０へと供給する。
【０３０４】
具体的には、図２６の信号生成器７１０ａは電流源７１１ａを含む。電流源７１１ａは、第１の端子および第２の端子を含む。電流源７１１ａの第１の端子は接地される。電流源７１１ａの第２の端子は、信号生成器７１０ａの出力端子に接続される。電流源７１１ａは、定電流信号を発生し、当該定電流信号を第２の端子を介して第４のサンプリング回路７２０へと供給する。
【０３０５】
信号生成器７３０ａは、出力端子を持つ。信号生成器７３０ａの出力端子は、第５のサンプリング回路７４０の第１の端子に接続される。信号生成器７３０ａは、電気信号を生成し、当該電気信号を第５のサンプリング回路７４０へと供給する。信号生成器７３０ａは、信号生成器７１０ａと同一または類似であってよい。
【０３０６】
具体的には、図２６の信号生成器７３０ａは電流源７３１ａを含む。電流源７３１ａは、第１の端子および第２の端子を含む。電流源７３１ａの第１の端子は接地される。電流源７３１ａの第２の端子は、信号生成器７３０ａの出力端子に接続される。電流源７３１ａは、定電流信号を発生し、当該定電流信号を第２の端子を介して第５のサンプリング回路７４０へと供給する。
【０３０７】
ボトムプレートサンプラ７５０ａは、第１の端子を持つ。ボトムプレートサンプラ７５０ａの第１の端子は、第４のサンプリング回路７２０の第２の端子、第５のサンプリング回路７４０の第２の端子および検出器７６０の入力端子に共通に接続される。
【０３０８】
ボトムプレートサンプラ７５０ａは、サンプルフェーズのうち前述の第１の期間に亘って、中間電圧（ＶＣＭ）を用いて、サンプリング容量７２２の第２の端子およびサンプリング容量７４２の第２の端子の電圧を固定する。
【０３０９】
ボトムプレートサンプラ７５０ａは、サンプル前リセットフェーズ、サンプルフェーズのうち前述の第１の期間を除く期間、増幅前リセットフェーズおよび増幅フェーズにおいて、サンプリング容量７２２の第２の端子およびサンプリング容量７４２の第２の端子の電圧を固定しない。さらに、理想的には、ボトムプレートサンプラ７５０ａは、サンプル前リセットフェーズ、サンプルフェーズのうち第１の期間を除く期間、増幅前リセットフェーズおよび増幅フェーズにおいて電流経路を提供しない。
【０３１０】
具体的には、図２６のボトムプレートサンプラ７５０ａは、電圧源７５１ａと、スイッチ７５２ａとを含む。
【０３１１】
電圧源７５１ａは、正極端子および負極端子を持つ。電圧源７５１ａの正極端子は、スイッチ７５２ａに接続される。電圧源７５１ａの負極端子は接地される。電圧源７５１ａは、中間電圧（ＶＣＭ）を発生する。
【０３１２】
スイッチ７５２ａは、ボトムプレートサンプラ７５０ａの第１の端子と電圧源７５１ａの正極端子との間に挿入される。スイッチ７５２ａは、時間信号（ＤＩＮ）に従って、ボトムプレートサンプラ７５０ａの第１の端子と電圧源７５１ａの正極端子との間を短絡または開放する。具体的には、スイッチ７５２ａは、サンプルフェーズのうち第１の期間においてボトムプレートサンプラ７５０ａの第１の端子と電圧源７５１ａの正極端子との間を短絡する。他方、スイッチ７５２ａは、サンプル前リセットフェーズ、サンプルフェーズのうち第１の期間を除く期間、増幅前リセットフェーズおよび増幅フェーズにおいてボトムプレートサンプラ７５０ａの第１の端子と電圧源７５１ａの正極端子との間を開放する。
【０３１３】
＜６−２＞作用効果
以上説明したように、第６の実施形態に係る増幅回路に含まれる時間増幅器は、時間増幅器を用いて信号生成器の代わりにボトムプレートサンプラに含まれるスイッチを制御する。従って、この時間増幅器によれば、第４の実施形態において説明された時間増幅器と同一または類似の動作を実現しながらチャージインジェクションの影響を緩和することができる。
【０３１４】
なお、時間増幅器に限らず時間／電圧変換器を同様に変形することも可能である。具体的には、図９の時間／電圧変換器２００に関して、時間信号（ＤＩＮ）を用いて信号生成器２１０の代わりにボトムプレートサンプラ２３０に含まれるスイッチ２３２を制御すればよい。係る変形によれば、時間／電圧変換器へのチャージインジェクションの影響を緩和することができる。
【０３１５】
（第７の実施形態）  
＜７−１＞時間増幅器の構成
前述の各実施形態において、図２０に示される時間増幅器７００または図２６に示される時間増幅器７００ａに代えて図２７に例示される時間増幅器７００ｂが採用されてもよい。
【０３１６】
前述の時間増幅器７００および時間増幅器７００ａでは、検出器７６０の入力端子の電圧（ＶＤ）が比較基準電圧（ＶＲＣ）以上となったタイミングで、”Ｌ”レベルの増幅時間信号が信号生成器７７０に入力されることになる。ところが、実用上、雑音の影響により検出器７６０の入力端子の電圧（ＶＤ）または比較基準電圧（ＶＲＣ）が変動し、再びＶＤ＜ＶＲＣとなり、”Ｈ”レベルの増幅時間信号が誤って出力されるおそれがある。
【０３１７】
時間増幅器７００ｂは、信号生成器７１０と、第４のサンプリング回路７２０と、信号生成器７３０と、第５のサンプリング回路７４０と、ボトムプレートサンプラ７５０と、検出器７６０と、信号生成器７７０と、遅延素子７８０とを含む。なお、信号生成器７１０、第４のサンプリング回路７２０、信号生成器７３０、第５のサンプリング回路７４０、ボトムプレートサンプラ７５０、検出器７６０および信号生成器７７０は、図２０に示される信号生成器７１０、第４のサンプリング回路７２０、信号生成器７３０、第５のサンプリング回路７４０、ボトムプレートサンプラ７５０、検出器７６０および信号生成器７７０と同一または類似であってよい。
【０３１８】
遅延素子７８０は、検出器７６０と信号生成器７７０との間に挿入される。遅延素子７８０は、検出器７６０からの増幅時間信号を遅延させて遅延時間信号を得る。遅延素子７８０は、遅延時間信号を信号生成器７７０へと出力する。そして、信号生成器７７０は、増幅時間信号の代わりに遅延時間信号に従って動作する。故に、検出器７６０の入力端子の電圧（ＶＤ）が比較基準電圧（ＶＲＣ）以上となったタイミングではなく当該タイミングから所定時間遅延して、”Ｌ”レベルの遅延時間信号が信号生成器７７０に入力されることになる。この遅延時間中に、信号生成器７７０は動作を停止しないので検出器７６０の入力端子の電圧（ＶＤ）は上昇し続ける。すなわち、信号生成器７７０が動作を停止した時点では、入力端子の電圧（ＶＤ）は比較基準電圧（ＶＲＣ）に比べて十分に大きくなる。従って、雑音の影響により入力端子の電圧（ＶＤ）または比較基準電圧（ＶＲＣ）が多少変動したとしても、増幅時間信号は”Ｌ”レベルのまま安定する。
【０３１９】
＜７−２＞作用効果
以上説明したように、第７の実施形態に係る増幅回路に含まれる時間増幅器は、検出器と信号生成器との間に遅延素子が挿入される。従って、この時間増幅器によれば、第４の実施形態において説明された時間増幅器と同一または類似の動作を実現しながら雑音耐性を高めることができる。
【０３２０】
なお、時間増幅器に限らず電圧／時間変換器を同様に変形することも可能である。具体的には、図２の電圧／時間変換器１００に関して、検出器１４０と信号生成器１５０との間に遅延素子を挿入すればよい。係る変形によれば、電圧／時間増幅器の雑音耐性を高めることができる。
【０３２１】
（第８の実施形態）  
前述の各実施形態において説明された検出器は、いずれも比較器を含む。そして、例えば図２５の比較器は、差動単相増幅回路８２１を含む。差動単相増幅回路８２１は、定常的にバイアス電流を消費する。そこで、第８の実施形態に係る増幅回路は、検出器を変形することによって消費電力を削減する。具体的には、閾値電圧を基準に入力電圧を論理反転するインバータによって比較器を置き換える。但し、通常のインバータの閾値電圧は、当該インバータに含まれるトランジスタの特性、電源電圧などに依存するので必ずしも適切な値とはならない。従って、好ましくは、閾値を調整する機能を持つインバータを用いることになる。
【０３２２】
＜８−１＞時間増幅器の構成
具体的には、前述の各実施形態において、図２０に示される時間増幅器７００、図２６に示される時間増幅器７００ａまたは図２７に示される時間増幅器７００ｂに代えて図２８に例示される時間増幅器７００ｃが採用されてもよい。
【０３２３】
時間増幅器７００ｃは、信号生成器７１０と、第４のサンプリング回路７２０と、信号生成器７３０と、第５のサンプリング回路７４０と、ボトムプレートサンプラ７５０と、検出器７６０ｃと、信号生成器７７０とを含む。なお、信号生成器７１０、第４のサンプリング回路７２０、信号生成器７３０、第５のサンプリング回路７４０、ボトムプレートサンプラ７５０および信号生成器７７０は、図２０に示される信号生成器７１０、第４のサンプリング回路７２０、信号生成器７３０、第５のサンプリング回路７４０、ボトムプレートサンプラ７５０および信号生成器７７０と同一または類似であってよい。
【０３２４】
＜８−２＞検出器の構成
検出器７６０ｃの具体例が図２９に示される。図２９の検出器７６０ｃは、可変閾値インバータ７６１ｃと、Ｌ個（Ｌは１以上の任意の整数）のインバータ８２２−１〜８２２−Ｌとを含む。Ｌ個のインバータ８２２−１〜８２２−Ｌは、図２５に示されるＬ個のインバータ８２２−１〜８２２−Ｌと同一または類似であってよい。
【０３２５】
なお、図２９において、いずれのトランジスタも、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。また、図２９において、可変閾値インバータ７６１ｃおよびＬ個のインバータ８２２−１〜８２２−Ｌは、ＣＭＯＳインバータとして描かれているが他の種別のインバータに置き換えられてもよい。
【０３２６】
可変閾値インバータ７６１ｃの閾値電圧は、（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ１［Ｘ：０］）によって制御される。Ｘは０以上の整数である。可変閾値インバータ７６１ｃは、検出器７６０ｃの入力端子の電圧を閾値電圧を基準に論理反転して、インバータ８２２−１へと出力する。
【０３２７】
具体的には、可変閾値インバータ７６１ｃは、複数のＮＭＯＳトランジスタと、複数のスイッチ７６２ｃと、複数のＰＭＯＳトランジスタと、複数のスイッチ７６３ｃと、スイッチ７６４ｃとを含む。
【０３２８】
複数のＮＭＯＳトランジスタは、ソース端子が互いに共通接続されている。さらに、複数のＮＭＯＳトランジスタは、ドレイン端子も互いに共通接続されている。複数のＮＭＯＳトランジスタの各々のゲート端子は、対応するスイッチ７６２ｃに接続される。
【０３２９】
複数のスイッチ７６２ｃの各々は、対応するＮＭＯＳトランジスタのゲート端子と可変閾値インバータ７６１ｃの入力端子との間を短絡または開放する。複数のスイッチ７６２ｃの各々のオン／オフ状態は、（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ１［Ｘ：０］）によって個別に制御される。
【０３３０】
＜８−３＞複数のスイッチの構成
複数のスイッチ７６２ｃの各々の具体例が図３０に示される。図３０のスイッチ７６２ｃは、入力端子７７１ｃ、出力端子７７２ｃおよび制御端子７７３ｃを持ち、ＣＭＯＳスイッチ７７４ｃと、インバータ７７５ｃと、ＮＭＯＳトランジスタ７７６ｃとを含む。なお、図３０において、いずれのトランジスタも、ＭＯＳトランジスタとして描かれているが他の種別のトランジスタに置き換えられてもよい。
【０３３１】
ＣＭＯＳスイッチ７７４ｃは、制御端子７７３ｃを介して入力されるディジタル制御信号（ＤＣＮＴ１）と、インバータ７７５ｃから入力される当該ディジタル制御信号（ＤＣＮＴ１）の反転信号とに従って、入力端子７７１ｃと出力端子７７２ｃとの間を短絡または開放する。具体的には、ディジタル制御信号（ＤＣＮＴ１）が”Ｈ”レベルであるならば、ＣＭＯＳスイッチ７７４ｃは入力端子７７１ｃと出力端子７７２ｃとの間を短絡する。他方、ディジタル制御信号（ＤＣＮＴ１）が”Ｌ”レベルであるならば、ＣＭＯＳスイッチ７７４ｃは入力端子７７１ｃと出力端子７７２ｃとの間を開放する。
【０３３２】
インバータ７７５ｃは、入力端子および出力端子を持つ。インバータ７７５ｃは、制御端子７７３ｃを介してディジタル制御信号（ＤＣＮＴ１）が入力される。インバータ７７５ｃは、ディジタル制御信号（ＤＣＮＴ１）を論理反転することによって、反転信号を得る。インバータ７７５ｃは、反転信号をＣＭＯＳスイッチ７７４ｃおよびＮＭＯＳトランジスタ７７６ｃのゲート端子へと出力する。
【０３３３】
ＮＭＯＳトランジスタ７７６ｃは、インバータ７７５ｃの出力端子に接続されるゲート端子と、出力端子７７２ｃに接続されるドレイン端子と、グラウンドに接続されるソース端子とを持つ。ＮＭＯＳトランジスタ７７６ｃは、ゲート端子を介してインバータ７７５ｃからディジタル制御信号（ＤＣＮＴ１）の反転信号が入力される。反転信号が”Ｈ”レベルである（すなわち、ディジタル制御信号（ＤＣＮＴ１）が”Ｌ”レベルである）ならば、ＮＭＯＳトランジスタ７７６ｃは、出力端子７７２ｃとグラウンドとの間を短絡する。他方、反転信号が”Ｌ”レベルである（すなわち、ディジタル制御信号（ＤＣＮＴ１）が”Ｈ”レベルである）ならば、ＮＭＯＳトランジスタ７７６ｃは、出力端子７７２ｃとグラウンドとの間を開放する。
【０３３４】
複数のＰＭＯＳトランジスタは、ソース端子が互いに共通接続されている。さらに、複数のＰＭＯＳトランジスタは、ドレイン端子も互いに共通接続されている。複数のＰＭＯＳトランジスタの各々のゲート端子は、対応するスイッチ７６３ｃに接続される。
【０３３５】
複数のスイッチ７６３ｃの各々は、対応するＰＭＯＳトランジスタのゲート端子と可変閾値インバータ７６１ｃの入力端子との間を短絡または開放する。複数のスイッチ７６３ｃの各々のオン／オフ状態は、（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ１［Ｘ：０］）によって個別に制御される。複数のスイッチ７６３ｃの各々は、例えば図３０に示されるスイッチ７６２ｃと類似であってもよい。但し、複数のスイッチ７６３ｃの各々は、ディジタル制御信号（ＤＣＮＴ１）が”Ｌ”レベルであるならば、出力端子をグラウンドの代わりに電源と短絡する必要がある。
【０３３６】
スイッチ７６４ｃは、可変閾値インバータ７６１ｃの入出力を短絡または開放する。スイッチ７６４ｃのオン／オフ状態は、（Ｘ＋１）ビットのディジタル制御信号（ＤＣＮＴ１［Ｘ：０］）によって制御される。スイッチ７６４ｃは、ＣＭＯＳスイッチを用いて実装されてよい。
【０３３７】
複数のスイッチ７６２ｃおよび複数のスイッチ７６３ｃのオン／オフ状態が変化すると、ＣＭＯＳインバータとしての可変閾値インバータ７６１ｃにおけるＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのサイズ比が実質的に変化する。すなわち、ディジタル制御信号（ＤＣＮＴ１［Ｘ：０］）を通じて、可変閾値インバータ７６１ｃの閾値電圧を制御することができる。なお、可変閾値インバータ７６１ｃの閾値電圧は、複数のスイッチ７６２ｃおよび複数のスイッチ７６３ｃを所望のオン／オフ状態にしたままでスイッチ７６４ｃをさらにオン状態にしてから、当該可変閾値インバータ７６１ｃの入力端子の電圧を観測することによって測定可能である。
【０３３８】
なお、公知の技術（例えば、オートゼロ技術）を用いてＣＭＯＳインバータの閾値電圧を調整することも可能である。しかしながら、オートゼロ技術によれば、入力端子に直列に容量を接続する必要がある。他方、可変閾値インバータ７６１ｃによれば、容量およびスイッチに起因する遅延を回避できるので、高速動作を実現可能である。但し、適切な（例えば、比較基準電圧（ＶＲＣ）と同程度の）閾値電圧を持つインバータを利用可能であるならば、閾値電圧の制御はそもそも不要である。すなわち、可変閾値インバータ７６１ｃは、適切な閾値を持つ通常のインバータに置き換えられてもよい。
【０３３９】
＜８−４＞作用効果
以上説明したように、第８の実施形態に係る増幅回路は、比較器をインバータに置き換えた検出器を採用する。従って、この増幅回路によれば、検出器における消費電力を削減することができる。
【０３４０】
また、時間増幅器に限らず電圧／時間変換器を同様に変形することも可能である。具体的には、図２の電圧／時間変換器１００に関して、検出器１４０を図２９に例示される検出器７６０ｃと置き換えればよい。係る変形によれば、電圧／時間増幅器の検出器における消費電力を削減することができる。
【０３４１】
（第９の実施形態）  
＜９−１＞アナログ／ディジタル変換回路の構成
図３１に示されるように、第９の実施形態に係るアナログ／ディジタル変換回路は、第１のアナログ／ディジタル変換部９００と、第２のアナログ／ディジタル変換部９１０と、時間／電圧変換器２００と、補正回路３００と、バックエンドアナログ／ディジタル変換回路（ＡＤＣ）９２０と、エンコーダ９３０とを含む。なお、本実施形態では、第１の実施形態で説明した補正回路３００が適用可能である。
【０３４２】
なお、図３１のアナログ／ディジタル変換回路は、３段のパイプライン型アナログ／ディジタル変換回路に相当するが、その段数は増加させることも減少させることも可能である。段数を増加させる場合には、第２のアナログ／ディジタル変換部９１０と同一または類似の回路を増設すればよい。段数を減少させる場合には、第２のアナログ／ディジタル変換部９１０を取り除けばよい。また、本実施形態は、パイプライン型アナログ／ディジタル変換回路に限られず例えばΔΣＡＤＣなどの他の種別のアナログ／ディジタル変換回路に適用することも可能である。
【０３４３】
第１のアナログ／ディジタル変換部９００は、入力アナログ信号の一部をアナログ／ディジタル変換することによって第１のディジタル信号を生成する。第１のアナログ／ディジタル変換部９００は、第１のディジタル信号をエンコーダ９３０へと出力する。さらに、第１のアナログ／ディジタル変換部９００は、入力アナログ信号の残部（以降、第１の残差信号と称される）を実質的に電圧／時間変換することによって第１の時間信号を得る。第１のアナログ／ディジタル変換部９００は、第１の時間信号を第２のアナログ／ディジタル変換部９１０へと出力する。
【０３４４】
具体的には、第１のアナログ／ディジタル変換部９００は、電圧／時間変換器１００と、サブアナログ／ディジタル変換回路９０１と、サブディジタル／アナログ変換回路９０２とを含む。
【０３４５】
サブアナログ／ディジタル変換回路９０１は、入力アナログ信号の一部をアナログ／ディジタル変換することによって第１のディジタル信号を得る。サブアナログ／ディジタル変換回路９０１は、第１のディジタル信号をサブディジタル／アナログ変換回路９０２およびエンコーダ９３０へと出力する。
【０３４６】
サブディジタル／アナログ変換回路９０２は、サブアナログ／ディジタル変換回路９０１から第１のディジタル信号が入力される。サブディジタル／アナログ変換回路９０２は、第１のディジタル信号をディジタル／アナログ変換することによって第１のアナログ信号を得る。サブディジタル／アナログ変換回路９０２は、第１のアナログ信号を電圧／時間変換器１００へと出力する。
【０３４７】
電圧／時間変換器１００は、入力アナログ信号を電圧／時間変換する。電圧／時間変換器１００は、補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。但し、電圧／時間変換器１００は、サブディジタル／アナログ変換回路９０２から第１のアナログ信号が入力され、当該第１のアナログ信号を用いて前述の調整用電圧（ＶＤＡＣ）を制御する。故に、電圧／時間変換器１００は、実質的には、入力アナログ信号と上記第１のアナログ信号との差分に相当する第１の残差信号を電圧／時間変換することによって第１の時間信号を得る。電圧／時間変換器１００は、第１の時間信号を第２のアナログ／ディジタル変換部９１０へと出力する。電圧／時間変換器１００は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、時間信号の時間長を調整する。
【０３４８】
第２のアナログ／ディジタル変換部９１０は、第１のアナログ／ディジタル変換部９００から第１の時間信号が入力される。第２のアナログ／ディジタル変換部９１０は、第１の時間信号を時間／電圧変換することによって前述の第１の残差信号を復元する。そして、第２のアナログ／ディジタル変換部９１０は、第１の残差信号の一部をアナログ／ディジタル変換することによって第２のディジタル信号を得る。第２のアナログ／ディジタル変換部９１０は、第２のディジタル信号をエンコーダ９３０へと出力する。さらに、第２のアナログ／ディジタル変換部９１０は、第１の残差信号の残部（以降、第２の残差信号と称される）を実質的に電圧／時間変換することによって第２の時間信号を得る。第２のアナログ／ディジタル変換部９１０は、第２の時間信号を時間／電圧変換器２００へと出力する。
【０３４９】
具体的には、第２のアナログ／ディジタル変換部９１０は、時間増幅器７００と、時間／電圧変換器９１１と、サブアナログ／ディジタル変換回路９１２と、サブディジタル／アナログ変換回路９１３とを含む。
【０３５０】
時間／電圧変換器９１１は、第１のアナログ／ディジタル変換部９００から第１の時間信号が入力される。時間／電圧変換器９１１は、補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。時間／電圧変換器９１１は、第１の時間信号を時間／電圧変換することによって第１の残差信号を復元する。時間／電圧変換器９１１は、第１の残差信号をサブアナログ／ディジタル変換回路９１２へと出力する。時間／電圧変換器９１１は、前述の時間／電圧変換器２００と同一または類似であってもよい。時間／電圧変換器９１１は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、出力電圧を調整する。
【０３５１】
サブアナログ／ディジタル変換回路９１２は、第１の残差信号の一部をアナログ／ディジタル変換することによって第２のディジタル信号を得る。サブアナログ／ディジタル変換回路９１２は、第２のディジタル信号をサブディジタル／アナログ変換回路９１３およびエンコーダ９３０へと出力する。
【０３５２】
サブディジタル／アナログ変換回路９１３は、サブアナログ／ディジタル変換回路９１２から第２のディジタル信号が入力される。サブディジタル／アナログ変換回路９１３は、第２のディジタル信号をディジタル／アナログ変換することによって第２のアナログ信号を得る。サブディジタル／アナログ変換回路９１３は、第２のアナログ信号を時間増幅器７００へと出力する。
【０３５３】
時間増幅器７００は、第１のアナログ／ディジタル変換部９００から第１の時間信号が入力される。時間増幅器７００は、補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。時間増幅器７００は、第１の時間信号を増幅する。但し、時間増幅器７００は、サブディジタル／アナログ変換回路９１３から第２のアナログ信号が入力され、当該第２のアナログ信号を用いて前述の調整用電圧（ＶＤＡＣ２）を制御する。故に、時間増幅器７００は、実質的には、第１の残差信号と上記第２のアナログ信号との差分に相当する第２の残差信号を電圧／時間変換することによって第２の時間信号を得る。時間増幅器７００は、第２の時間信号を時間／電圧変換器２００へと出力する。時間増幅器７００は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、第２の時間信号の時間長を調整する。
【０３５４】
時間／電圧変換器２００は、第２のアナログ／ディジタル変換部９１０から第２の時間信号が入力される。時間／電圧変換器２００は、補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。時間／電圧変換器２００は、第２の時間信号を時間／電圧変換することによって前述の第２の残差信号を復元する。時間／電圧変換器２００は、第２の残差信号をバックエンドアナログ／ディジタル変換回路９２０へと出力する。時間／電圧変換器２００はディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、出力電圧を調整する。
【０３５５】
補正回路３００は、時間増幅器７００から増幅時間信号（ＤＯＵＴ）が入力される。補正回路３００は、増幅時間信号（ＤＯＵＴ）と、増幅回路１の外部から与えられる参照信号（ＰＨＩ＿ＲＥＦ）（例えばクロック信号）と、に基づいてディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を生成する。補正回路３００は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）を電圧／時間変換器１００と、時間／電圧変換器９１１と、時間増幅器７００と、時間／電圧変換器２００と、に供給する。
【０３５６】
バックエンドアナログ／ディジタル変換回路９２０は、第２の残差信号をアナログ／ディジタル変換することによって第３のディジタル信号を得る。バックエンドアナログ／ディジタル変換回路９２０は、第３のディジタル信号をエンコーダ９３０へと出力する。
【０３５７】
エンコーダ９３０は、第１のアナログ／ディジタル変換部９００から第１のディジタル信号が入力され、第２のアナログ／ディジタル変換部９１０から第２のディジタル信号が入力され、バックエンドアナログ／ディジタル変換回路９２０から第３のディジタル信号が入力される。エンコーダ９３０は、第１のディジタル信号、第２のディジタル信号および第３のディジタル信号を変換することによってバイナリデータとしての出力ディジタル信号を得る。
【０３５８】
＜９−２＞アナログ／ディジタル変換回路の変形例
なお、図３１のアナログ／ディジタル変換回路は、図３２に例示されるように変形されてもよい。図３２のアナログ／ディジタル変換回路は、第１のアナログ／ディジタル変換部９００と、第２のアナログ／ディジタル変換部１０１０と、時間／ディジタル変換器（ＴＤＣ）１０２０と、補正回路３００と、エンコーダ９３０とを含む。第１のアナログ／ディジタル変換部９００とおよびエンコーダ９３０は、図３１に示される第１のアナログ／ディジタル変換部９００とおよびエンコーダ９３０と同一または類似であってよい。
【０３５９】
第２のアナログ／ディジタル変換部１０１０は、第１のアナログ／ディジタル変換部９００から第１の時間信号が入力される。第２のアナログ／ディジタル変換部１０１０は、第１の時間信号を時間／ディジタル変換することによって前述の第２のディジタル信号を得る。第２のアナログ／ディジタル変換部１０１０は、第２のディジタル信号をエンコーダ９３０へと出力する。さらに、第２のアナログ／ディジタル変換部１０１０は、第１の残差信号の残部（以降、第２の残差信号と称される）を実質的に電圧／時間変換することによって第２の時間信号を得る。第２のアナログ／ディジタル変換部１０１０は、第２の時間信号を時間／電圧変換器２００へと出力する。
【０３６０】
第２のアナログ／ディジタル変換部１０１０は、時間増幅器７００と、ＴＤＣ１０１１と、サブディジタル／アナログ変換回路１０１２とを含む。
【０３６１】
ＴＤＣ１０１１は、第１のアナログ／ディジタル変換部９００から第１の時間信号が入力される。ＴＤＣ１０１１は、第１の時間信号を時間／ディジタル変換することによって第２のディジタル信号を得る。ＴＤＣ１０１１は、第２のディジタル信号をサブディジタル／アナログ変換回路１０１２およびエンコーダ９３０へと出力する。
【０３６２】
サブディジタル／アナログ変換回路１０１２は、ＴＤＣ１０１１から第２のディジタル信号が入力される。サブディジタル／アナログ変換回路１０１２は、第２のディジタル信号をディジタル／アナログ変換することによって第２のアナログ信号を得る。サブディジタル／アナログ変換回路１０１３は、第２のアナログ信号を時間増幅器７００へと出力する。
【０３６３】
時間増幅器７００は、第１のアナログ／ディジタル変換部９００から第１の時間信号が入力される。時間増幅器７００は、補正回路３００からディジタル制御信号（ＤＣＮＴ［Ｘ：０］）が入力される。時間増幅器７００は、第１の時間信号を増幅する。但し、時間増幅器７００は、サブディジタル／アナログ変換回路１０１２から第２のアナログ信号が入力され、当該第２のアナログ信号を用いて前述の調整用電圧（ＶＤＡＣ２）を制御する。故に、時間増幅器７００は、実質的には、第１の残差信号と上記第２のアナログ信号との差分に相当する第２の残差信号を電圧／時間変換することによって第２の時間信号を得る。時間増幅器７００は、第２の時間信号をＴＤＣ１０２０へと出力する。時間増幅器７００は、ディジタル制御信号（ＤＣＮＴ［Ｘ：０］）に基づいて、第２の時間信号を調整する。
【０３６４】
ＴＤＣ１０２０は、第２のアナログ／ディジタル変換部９１０から第２の時間信号が入力される。ＴＤＣ１０２０は、第２の時間信号を時間／ディジタル変換することによって前述の第３のディジタル信号を得る。ＴＤＣ１０２０は、第３のディジタル信号をエンコーダ９３０へと出力する。
【０３６５】
図３２のアナログ／ディジタル変換回路は、図３１のアナログ／ディジタル変換回路に比べて消費電力が低い。
【０３６６】
＜９−３＞作用効果
以上説明したように第９の実施形態に係るアナログ／ディジタル変換回路は、前述の第１の実施形態において説明された電圧／時間変換器および前述の第３の実施形態において説明された時間増幅器を含む。故に、このアナログ／ディジタル変換回路によれば、低消費電力かつ高精度に動作することができる。
【０３６７】
（第１０の実施形態）  
＜１０−１＞電圧／時間変換器の構成
第１０の実施形態に係る電圧／時間変換器は、入力アナログ信号の一部をディジタル信号へと変換する。従って、この電圧／時間変換器は、アナログ／ディジタル変換器と呼ぶこともできる。さらに、この電圧／時間変換器は、入力アナログ信号の残部を電圧／時間変換することによって時間信号を得る。
【０３６８】
本実施形態に係る電圧／時間変換器の具体例が図３３に示される。図３３の電圧／時間変換器１１００は、第１のサンプリング回路１１０と、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎと、ボトムプレートサンプラ１３０と、検出器１４０と、信号生成器１５０と、検出器１１６０と、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）ロジック１１７０とを備える。第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、検出器１４０および信号生成器１５０は、図８の第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、検出器１４０および信号生成器１５０と同一または類似であってもよい。
【０３６９】
検出器１１６０は、入力端子および出力端子を持つ。検出器１１６０の入力端子は、第１のサンプリング回路１１０の第２の端子、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎの第２の端子、ボトムプレートサンプラ１３０の第１の端子および検出器１４０の入力端子に共通に接続される。検出器１１６０の出力端子は、ＳＡＲロジック１１７０の入力端子に接続される。
【０３７０】
図３３の電圧／時間変換器１１００のリセットフェーズにおいて、検出器１１６０はその入力端子の電圧を比較基準電圧と周期的に比較する。検出器１１６０は、比較結果を示すディジタル信号をＳＡＲロジック１１７０へと周期的に出力する。電圧／時間変換器１１００のサンプルフェーズおよび変換フェーズにおいて、検出器１１６０は動作を停止する。
【０３７１】
＜１０−２＞電圧／時間変換器の具体例
より詳細には、図３４に示されるように、検出器１１６０は、電圧源１１６１と、比較器１１６２とを含む。
【０３７２】
電圧源１１６１は、正極端子および負極端子を持つ。電圧源１１６１の正極端子は、比較器１１６２の第２の入力端子に接続される。電圧源１１６１の負極端子は接地される。電圧源１１６１は、比較基準電圧（ＶＲＣ２）を発生する。比較基準電圧（ＶＲＣ２）は、中間電圧（ＶＣＭ）と同一であってもよい。
【０３７３】
比較器１１６２は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１１６２の第１の入力端子は、検出器１１６０の入力端子に接続される。比較器１１６２の第２の入力端子は、電圧源１１６１の正極端子に接続される。比較器１１６２の出力端子は、検出器１１６０の出力端子に接続される。
【０３７４】
比較器１１６２は、クロック信号（ＣＬＫ）に同期して動作する。比較器１１６２は、クロック信号（ＣＬＫ）の立ち上がりエッジ（または立ち下がりエッジ）を検出すると、第１の入力端子の電圧を第２の入力端子の電圧と比較する。なお、図３５に示されるように、クロック信号は電圧／時間変換器１１００のリセットフェーズの間に比較器１１６２に供給される一定周期のパルス信号であってよい。なお、比較器１１６２は、電圧／時間変換器１００のサンプルフェーズおよび変換フェーズにおいて動作を停止する。
【０３７５】
具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１１６２は”Ｈ”レベル（電源電圧）のディジタル信号を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１１６２は”Ｌ”レベル（グラウンド電圧）のディジタル信号を出力する。
【０３７６】
ＳＡＲロジック１１７０は、入力端子、ディジタル出力端子および制御出力端子を持つ。ＳＡＲロジック１１７０の入力端子は、検出器１１６０の出力端子に接続される。ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎに接続される。
【０３７７】
なお、図３４の例によれば、ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎに含まれるスイッチ１２４−１などに接続されている。しかしながら、ＳＡＲロジック１１７０の制御出力端子は、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎにおける調整用電圧を制御するために、他の要素（例えば、電圧源１２３−１など）に接続されてもよい。
【０３７８】
図３３の電圧／時間変換器１１００のリセットフェーズにおいて、ＳＡＲロジック１１７０は、検出器１１６０から比較結果を示すディジタル信号を周期的に入力する。ＳＡＲロジック１１７０は、このディジタル信号に応じてＮ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎにおける調整用電圧を制御するための制御信号を周期的に生成し、制御出力端子を介して出力する。さらに、ＳＡＲロジック１１７０は、電圧／時間変換器１１００のリセットフェーズの間に入力されたディジタル信号を蓄積することによって、当該リセットフェーズの終了時に出力ディジタル信号（ＡＤＣＯＵＴ）を得る。ＳＡＲロジック１１７０は、出力ディジタル信号（ＡＤＣＯＵＴ）をディジタル出力端子を介して出力する。
【０３７９】
＜１０−３＞作用効果
以上説明したように、第１０の実施形態に係る電圧／時間変換器は、入力アナログ信号の一部をディジタル信号へと変換し、当該入力アナログ信号の残部を第１の実施形態と同様に電圧／時間変換することによって時間信号を得る。従って、この電圧／時間変換器を例えばパイプライン型アナログ／ディジタル変換回路の初段に組み込むことによって、消費電力を低減し、かつ、精度を向上させることができる。
【０３８０】
（第１１の実施形態）  
＜１１−１＞電圧／時間変換器の構成
第１１の実施形態に係る電圧／時間変換器は、入力アナログ信号の一部をディジタル信号へと変換する。従って、この電圧／時間変換器は、アナログ／ディジタル変換器と呼ぶこともできる。さらに、この電圧／時間変換器は、入力アナログ信号の残部を電圧／時間変換することによって時間信号を得る。
【０３８１】
本実施形態に係る電圧／時間変換器の具体例が図３６に示される。図３６の電圧／時間変換器１２００は、第１のサンプリング回路１１０と、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎと、ボトムプレートサンプラ１３０と、検出器１２４０と、信号生成器１５０と、ＳＡＲロジック１１７０とを備える。第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、信号生成器１５０およびＳＡＲロジック１１７０は、図３３の第１のサンプリング回路１１０、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎ、ボトムプレートサンプラ１３０、信号生成器１５０およびＳＡＲロジック１１７０と同一または類似であってもよい。
【０３８２】
検出器１２４０は、入力端子および出力端子を持つ。検出器１２４０の入力端子は、第１のサンプリング回路１１０の第２の端子、Ｎ個の第２のサンプリング回路１２０−１，・・・，１２０−Ｎの第２の端子およびボトムプレートサンプラ１３０の第１の端子に共通に接続される。検出器１２４０の出力端子は、信号生成器１５０の制御端子、ＳＡＲロジック１１７０の入力端子および時間／電圧変換器２００の入力端子に共通に接続される。
【０３８３】
検出器１２４０は、図３６の電圧／時間変換器の変換フェーズにおいて、前述の検出器１４０と同様に動作する。検出器１２４０は、図３６の電圧／時間変換器のリセットフェーズにおいて、前述の検出器１１６０と同様に動作する。
【０３８４】
変換フェーズにおいて、検出器１２４０は、その入力端子の電圧が第１の条件を満足するか否かを検出する。そして、検出器１２４０は、その入力端子の電圧が第１の条件を満足する第１の期間の長さを示す時間信号を生成する。検出器１２４０は、時間信号を信号生成器１５０および時間／電圧変換器２００へと出力する。
【０３８５】
リセットフェーズにおいて、検出器１２４０はその入力端子の電圧を比較基準電圧と周期的に比較する。検出器１２４０は、比較結果を示すディジタル信号をＳＡＲロジック１１７０へと周期的に出力する。なお、サンプルフェーズにおいて、検出器１２４０は動作を停止する。
【０３８６】
検出器１２４０は、比較器１２４１と電圧源１２４２とを含む。
【０３８７】
比較器１２４１は、第１の入力端子、第２の入力端子および出力端子を含む。比較器１２４１の第１の入力端子は、検出器１２４０の入力端子に接続される。比較器１２４１の第２の入力端子は、電圧源１２４２の正極端子に接続される。比較器１２４１の出力端子は、検出器１２４０の出力端子に接続される。
【０３８８】
比較器１２４１は、変換フェーズにおいて、第１の入力端子の電圧を第２の入力端子の電圧と比較する。具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１２４１は”Ｈ”レベル（電源電圧）の時間信号（ＤＯＵＴ）を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１２４１は”Ｌ”レベル（グラウンド電圧）の時間信号（ＤＯＵＴ）を出力する。
【０３８９】
比較器１２４１は、リセットフェーズにおいて、クロック信号（ＣＬＫ）に同期して動作する。比較器１２４１は、クロック信号（ＣＬＫ）の立ち上がりエッジ（または立ち下がりエッジ）を検出すると、第１の入力端子の電圧を第２の入力端子の電圧と比較する。具体的には、第１の入力端子の電圧が第２の入力端子の電圧よりも小さければ、比較器１２４１は”Ｈ”レベル（電源電圧）のディジタル信号を出力する。他方、第１の入力端子の電圧が第２の入力端子の電圧以上であれば、比較器１２４１は”Ｌ”レベル（グラウンド電圧）のディジタル信号を出力する。なお、比較器１２４１は、サンプルフェーズにおいて動作を停止する。
【０３９０】
電圧源１２４２は、正極端子および負極端子を持つ。電圧源１２４２の正極端子は、比較器１２４１の第２の入力端子に接続される。電圧源１２４２の負極端子は接地される。電圧源１２４２は、比較基準電圧（ＶＲＣ）を発生する。
【０３９１】
＜１１−２＞作用効果
以上説明したように、第１１の実施形態に係る電圧／時間変換器は、第１０の実施形態に係る電圧／時間変換器に含まれる２つの検出器を統合している。従って、この電圧／時間変換器によれば、第１０の実施形態に係る電圧／時間変換器に比べて回路面積および消費電力を削減することができる。
【０３９２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０３９３】
１…増幅回路、    １０…スイッチ、    ２０…スイッチ、    １００…電圧／時間変換器
１００ｐ…電圧／時間変換器、    １００ｎ…電圧／時間変換器
１１０…第１のサンプリング回路、    １１１…スイッチ、    １１２…サンプリング容量
１１３…電圧源、    １１４…スイッチ、    １２０…第２のサンプリング回路
１２１…スイッチ、    １２２…サンプリング容量、    １２３…電圧源
１２４…スイッチ、    １３０…ボトムプレートサンプラ、    １３１…スイッチ
１３２…電圧源、    １４０…検出器、    １４１…比較器、    １４２…電圧源
１５０…信号生成器、    １５１…可変電流源、    １５１ａ…サブ電流源
１５１ａ１…インバータ、    １５１ａ２…トランジスタ、    １５１ａ３…トランジスタ
１５１ａ４…トランジスタ、    １５１ａ２〜１５１ａ４…トランジスタ、  
２００…時間／電圧変換器、    ２００ｐ…時間／電圧変換器
２００ｎ…時間／電圧変換器、    ２１０…信号生成器
２１１…可変電流源、    ２２０…第３のサンプリング回路
２２１…電圧源、    ２２２…電圧源、    ２２３…サンプリング容量
２２４…スイッチ、    ２２５…スイッチ、    ２３０…ボトムプレートサンプラ
２３１…電圧源、    ２３２…スイッチ、    ３００…補正回路
３００ａ…補正回路、    ３１０…位相比較器、    ３１１…フリップ
３２０…カウンタ、    ３３０…制御回路、    ３４０…制御回路
４００…ＯＲ回路、    ４１３…トランジスタ、    ５００…パイプラインステージ
６００…ロジック回路、    ６１０…ディジタル変換回路
６２０…アナログ変換回路、    ６３０…減算部、    ７００…時間増幅器
７００ａ…時間増幅器、    ７００ｂ…時間増幅器
７００ｃ…時間増幅器、    ７１０…信号生成器
７１０ａ…信号生成器、    ７１１…電流源
７１１ａ…電流源、    ７２０…第４のサンプリング回路
７２１…電圧源、    ７２２…サンプリング容量、    ７２３…スイッチ
７３０…信号生成器、    ７３０ａ…信号生成器、    ７３１…電流源
７３１ａ…電流源、    ７４０…第５のサンプリング回路、    ７４１…電圧源
７４２…サンプリング容量、    ７４３…スイッチ、    ７４４…スイッチ
７４５…電圧源、    ７５０…ボトムプレートサンプラ、  
７５０ａ…ボトムプレートサンプラ、    ７５１…電圧源
７５１ａ…電圧源、    ７５２…スイッチ、    ７５２ａ…スイッチ
７６０…検出器、    ７６０ｃ…検出器、    ７６１…電圧源
７６１ｃ…可変閾値インバータ、    ７６２…比較器
７６２ｃ…スイッチ、    ７６３ｃ…スイッチ、    ７６４ｃ…スイッチ
７７０…信号生成器、    ７７１…可変電流源、    ７７１ｃ…入力端子
７７２ｃ…出力端子、    ７７３ｃ…制御端子、    ７７４ｃ…ＣＭＯＳスイッチ
７７５ｃ…インバータ、    ７７６ｃ…ＮＭＯＳトランジスタ
７８０…遅延素子、    ８０１…電流出力端子、    ８０２…第１のバイアス端子
８０３…第２のバイアス端子、    ８０４…制御端子、    ８０５…トランジスタ
８０６…トランジスタ、    ８０７…トランジスタ、    ８１０…可変電流源
８２１…差動単相増幅回路、    ８２２…インバータ、    ９００…ディジタル変換部
９０１…ディジタル変換回路、    ９０２…アナログ変換回路、  
９１０…ディジタル変換部、    ９１１…電圧変換器、    ９１２…ディジタル変換回路
９１３…アナログ変換回路、    ９２０…ディジタル変換回路
９３０…エンコーダ、    １０１０…ディジタル変換部
１０１１…ＴＤＣ、    １０１２…サブディジタル／アナログ変換回路
１０１３…サブディジタル／アナログ変換回路、    １０２０…ＴＤＣ
１１００…時間変換器、    １１６０…検出器、    １１６１…電圧源
１１６２…比較器、    １１７０…ＳＡＲロジック
１２００…電圧／時間変換器、    １２４０…検出器、    １２４１…比較器
１２４２…電圧源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2016171538.tif 000033
【図１１】
2016171538.tif 000034
【図１２】
2016171538.tif 000035
【図１３】
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【図１４】
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【図１５】
2016171538.tif 000038
【図１６】
2016171538.tif 000039
【図１７】
2016171538.tif 000040
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2016171538.tif 000047
【図２５】
2016171538.tif 000048
【図２６】
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【図２７】
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【図２８】
2016171538.tif 000051
【図２９】
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【図３０】
2016171538.tif 000053
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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