(57)【特許請求の範囲】
【請求項１】
複数ピンから多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
電圧を出力する第１の電圧発生部と、
前記被試験対象より多段階電圧が出力されるピンごとに設けられ、前記被試験対象の多段階電圧と前記第１の電圧発生部の電圧の差電圧を出力する差電圧発生部と、
電圧を出力する第２の電圧発生部と、
前記差電圧発生部の出力と前記第２の電圧発生部の出力とを比較するコンパレータと、
このコンパレータの出力の変化を検出する変化検出部と
を有し、前記第１の電圧発生部または前記第２の電圧発生部の少なくとも一方をステップ電圧ΔＶ１ごとに増加または減少させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、ステップ電圧ΔＶ１増加だった場合ステップ電圧ΔＶ２（＜ΔＶ１）ごとに減少させ、ステップ電圧ΔＶ１減少だった場合ステップ電圧ΔＶ２ごとに増加させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、前記第１、第２の電圧発生部の出力の合計をピン間ばらつきの中の最小値または最大値とし、ピン間ばらつきを求めることを特徴とするＩＣテスタ。
【請求項２】
差電圧発生部とコンパレータとの間に電圧増幅器を設けたことを特徴とする請求項１記載のＩＣテスタ。
【請求項３】
複数ピンから多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
電圧を出力する電圧発生部と、
前記被試験対象より多段階電圧が出力されるピンごとに設けられ、前記被試験対象の出力と電圧発生部の出力とを比較するコンパレータと、
このコンパレータの出力の変化を検出する変化検出部と
を有し、前記電圧発生部をステップ電圧ΔＶ１ごとに増加または減少させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、ステップ電圧ΔＶ１増加だった場合ステップ電圧ΔＶ２（＜ΔＶ１）ごとに減少させ、ステップ電圧ΔＶ１減少だった場合ステップ電圧ΔＶ２ごとに増加させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、前記電圧発生部の出力をピン間ばらつきの中の最小値または最大値とし、ピン間ばらつきを求めることを特徴とするＩＣテスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数ピンから多段階電圧を出力する被試験対象、例えば液晶駆動ドライバ等を試験するＩＣテスタに関し、高速に被試験対象の試験が行えるＩＣテスタに関するものである。
【０００２】
【従来の技術】
液晶駆動ドライバは、複数ピンから多段階（多階調）電圧を出力し、液晶ディスプレイを駆動している。このような液晶駆動ドライバを試験するＩＣテスタを図５に示し説明する。
【０００３】
図において、被試験対象（以下ＤＵＴと略す）１は、複数ピンから多段階電圧を出力する。スイッチ２は、ＤＵＴ１のピンを選択する。Ａ／Ｄコンバータ３は、スイッチ２からの出力を入力し、デジタルデータに変換する。メモリ４は、Ａ／Ｄコンバータ３からのデジタルデータを格納する。デジタル信号処理部（以下ＤＳＰと略す）５は、メモリ４のデジタルデータにより、ＤＵＴ１の良否判定を行う。
【０００４】
このような装置の動作を以下に説明する。ＤＵＴ１は、図６に示す多段階電圧を出力する。そして、スイッチ２がＤＵＴ１のピンを順番に選択し、出力する。この出力を、Ａ／Ｄコンバータ３は、デジタルデータに変換し、メモリ４に格納する。そして、ＤＳＰ５は、メモリ４のデジタルデータにより、各ピンの出力電圧の絶対値の大きさ、ピン間の出力電圧のばらつきの大きさなどを演算処理して、ＤＵＴ１の良否の判定を行う。
【０００５】
【発明が解決しようとする課題】
しかし、このような従来の構成によれば、ＤＵＴ１の各ピンの出力電圧の測定にあたり、ＤＵＴ１の各ピンの出力電圧をスイッチ２で切り換えて、Ａ／Ｄコンバータ３に入力しているので、かなりの測定時間を要する。
【０００６】
測定時間を短縮する方法として、Ａ／Ｄコンバータ３をＤＵＴ１の各ピンごとに設け、並列に測定することにより短縮することができるが、高精度のＡ／Ｄコンバータ３を複数設けなければならず、高価になってしまう。
【０００７】
また、デジタル信号処理部５としても、高速処理性能が要求されることから、コスト高の要因となっている。
【０００８】
そこで、本発明の目的は、Ａ／Ｄコンバータやデジタル信号処理部を設けることなく、高速に被試験対象の試験を行うことができるＩＣテスタを実現することにある。
【０００９】
【課題を解決するための手段】
第１の本発明は、
複数ピンから多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
電圧を出力する第１の電圧発生部と、
前記被試験対象より多段階電圧が出力されるピンごとに設けられ、前記被試験対象の多段階電圧と前記第１の電圧発生部の電圧の差電圧を出力する差電圧発生部と、
電圧を出力する第２の電圧発生部と、
前記差電圧発生部の出力と前記第２の電圧発生部の出力とを比較するコンパレータと、
このコンパレータの出力の変化を検出する変化検出部と
を有し、前記第１の電圧発生部または前記第２の電圧発生部の少なくとも一方をステップ電圧ΔＶ１ごとに増加または減少させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、ステップ電圧ΔＶ１増加だった場合ステップ電圧ΔＶ２（＜ΔＶ１）ごとに減少させ、ステップ電圧ΔＶ１減少だった場合ステップ電圧ΔＶ２ごとに増加させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、前記第１、第２の電圧発生部の出力の合計をピン間ばらつきの中の最小値または最大値とし、ピン間ばらつきを求めることを特徴とするものである。
【００１０】
第２の本発明は、
複数ピンから多段階電圧を出力する被試験対象を試験するＩＣテスタにおいて、
電圧を出力する電圧発生部と、
前記被試験対象より多段階電圧が出力されるピンごとに設けられ、前記被試験対象の出力と電圧発生部の出力とを比較するコンパレータと、
このコンパレータの出力の変化を検出する変化検出部と
を有し、前記電圧発生部をステップ電圧ΔＶ１ごとに増加または減少させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、ステップ電圧ΔＶ１増加だった場合ステップ電圧ΔＶ２（＜ΔＶ１）ごとに減少させ、ステップ電圧ΔＶ１減少だった場合ステップ電圧ΔＶ２ごとに増加させ、前記変化検出部が前記コンパレータの全出力が変化したことを検出したとき、前記電圧発生部の出力をピン間ばらつきの中の最小値または最大値とし、ピン間ばらつきを求めることを特徴とするものである。
【００１１】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。
【００１２】
図において、Ｄ／Ａコンバータ６は第１の電圧発生部で、ＤＵＴ１の多段階電圧に対応した期待値電圧を出力する。減算器７は差電圧発生部、ＤＵＴ１のピンごとに設けられ、ＤＵＴ１の多段階電圧とＤ／Ａコンバータ６の期待値電圧の差電圧を出力する。電圧増幅器８は、減算器７の差電圧を増幅する。Ｄ／Ａコンバータ９は第２の電圧発生部で、電圧増幅器８の出力に対応した比較電圧を出力する。コンパレータ１０は、電圧増幅器８の出力とＤ／Ａコンバータ９の出力とを比較する。デジタルコンパレータ１１は変化検出部で、コンパレータ１０の出力により、変化を検出すると共に、パス／フェイルを出力する。なお、図示しない制御部が、Ｄ／Ａコンバータ６，９を制御し、デジタルコンパレータ１１の出力を入力することはいうまでもない。
【００１３】
このような装置の動作を以下で説明する。まず、ピン間ばらつきの試験について、図２，３を用いて説明する。図２は図１に示す装置の動作を示したフローチャートで、図３は図１に示す装置の動作を説明する図である。ピン間ばらつきの試験は、液晶駆動ドライバの場合、ばらつきが許容範囲を越えると、表示むらなどが生じるため行われている。
【００１４】
ＤＵＴ１が、図３の破線に示される期待値電圧に対応する電圧を全ピンから出力する。初期値として、カウント値ＳＣ１は”０”なので、ステップ電圧ΔＶは”０”となる（Ｓ１）。従って、Ｄ／Ａコンバータ６は、期待値電圧より低く、ばらつきの下限電圧より低い電圧Ｖ１を出力する。減算器７が、ＤＵＴ１の出力とＤ／Ａコンバータ６の出力との差電圧を出力する。この差電圧を、電圧増幅器８は増幅する。Ｄ／Ａコンバータ９は、比較電圧として、理想的状態では、０Ｖを出力する。そして、コンパレータ１０は、電圧増幅器８の出力とＤ／Ａコンバータ９の出力とを入力し、比較する。この比較結果により、デジタルコンパレータ１１の全出力はハイレベルとなる。
【００１５】
すべてがハイレベルなので、カウント値ＳＣ１を”１”にする（Ｓ２，Ｓ３）。そして、Ｄ／Ａコンバータ６は、”Ｖ１＋ΔＶ”、つまり、”Ｖ１＋ΔＶ１”を出力する（Ｓ１）。しかし、デジタルコンパレータ１１の全出力はハイレベルなので、カウント値ＳＣ１を”２”にする（Ｓ２，Ｓ３）。そして、Ｄ／Ａコンバータ６は、”Ｖ１＋ΔＶ”、つまり、”Ｖ１＋２×ΔＶ１”を出力する。この結果、ばらつきの中の最小値ＶＡを越え、デジタルコンパレータ１１の全出力がハイレベルでなくなる。
【００１６】
次に、カウント値ＳＣ１を”２”、カウント値ＳＣ２を”１”とし、Ｄ／Ａコンバータ６は、”Ｖ１＋ΔＶ”、つまり、”Ｖ１＋２×ΔＶ１−ΔＶ２”（ΔＶ２＜ΔＶ１）を出力する（Ｓ２，Ｓ４）。しかし、デジタルコンパレータ１１の全出力がハイレベルでないので、カウント値ＳＣ２を”２”にする（Ｓ５，Ｓ６）。そして、Ｄ／Ａコンバータ６は、”Ｖ１＋ΔＶ”、つまり、”Ｖ１＋２×ΔＶ１−２×ΔＶ２”を出力する（Ｓ２，Ｓ４）。しかし、デジタルコンパレータ１１の全出力がハイレベルでないので、カウント値ＳＣ２を”３”にする（Ｓ５，Ｓ６）。このような動作を繰り返し、カウント値ＳＣ２が”４”のとき、最小値ＶＡを越えなくなり、デジタルコンパレータ１１の全出力がハイレベルになる。
【００１７】
そして、カウント値ＳＣ１，ＳＣ２，ＳＣ３を”２，４，１”とし、Ｄ／Ａコンバータ６は、”Ｖ１＋３×ΔＶ１−４×ΔＶ２”を出力する（Ｓ５，Ｓ７）。この結果、デジタルコンパレータ１１の全出力がロウレベルでないので、カウント値ＳＣ３を上げていき、Ｄ／Ａコンバータ６の電圧を上げていく、カウント値ＳＣ３が”３”のとき、ばらつきの中の最大値ＶＢを越え、デジタルコンパレータ１１の全出力がロウレベルとなる（Ｓ８，Ｓ９，Ｓ７）。
【００１８】
次に、カウント値ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４を”２，４，３，１”とし、Ｄ／Ａコンバータ６は、”Ｖ１＋５×ΔＶ１−５×ΔＶ２”を出力する（Ｓ８，Ｓ１０）。しかし、デジタルコンパレータ１１の全出力がロウなので、カウント値ＳＣ４を上げていき、Ｄ／Ａコンバータ６の電圧を下げていく、カウント値ＳＣ４が”３”のとき、ばらつきの中の最大値ＶＢを越えなくなり、デジタルコンパレータ１１の全出力がロウレベルでなくなる（Ｓ１２，Ｓ１０，Ｓ１１）。
【００１９】
この結果、ピン間ばらつき”ＶＢ−ＶＡ”は、”ΔＶ１×ＳＣ３−ΔＶ２×ＳＣ４”となる。そして、ＶＡ＝Ｖ１＋ΔＶ１×ＳＣ１−ΔＶ２×ＳＣ２、ＶＢ＝Ｖ１＋ΔＶ１×（ＳＣ１＋ＳＣ３）−ΔＶ２×（ＳＣ２＋ＳＣ４）となる。このようにして、各階調のばらつきを求め、ピン間ばらつき”ＶＢ−ＶＡ”が許容範囲内かによりＤＵＴ１の良否の判定を行う。
【００２０】
例えば、ピン間ばらつきの下限電圧より低い電圧と上限電圧より高い電圧の差を４０ｍＶとし、ΔＶ１を５ｍＶ、ΔＶ２を０．１ｍＶとすると、測定ステップは、４０ｍＶ／５ｍＶ＋２×５ｍＶ／０．１ｍＶ＝１０８ステップで測定できる。
【００２１】
このように、Ｄ／Ａコンバータ６の出力電圧を２段階に変化させ、デジタルコンパレータ１１により変化を検出し、ピン間ばらつきを求めたので、Ａ／Ｄコンバータやデジタル信号処理部を用いることなく、高速に試験を行うことができる。従って、安価にＩＣテスタを構成することができる。
【００２２】
次に、ＤＵＴ１のピンごとの出力電圧試験について説明する。ＤＵＴ１は、全ピンから電圧を出力し、Ｄ／Ａコンバータ６は期待値電圧を出力する。減算器７が、ＤＵＴ１の出力とＤ／Ａコンバータ６の期待値電圧との差電圧を出力する。この差電圧を、電圧増幅器８は電圧増幅する。そして、Ｄ／Ａコンバータ９は、比較電圧を出力する。コンパレータ１０は、電圧増幅器８の出力とＤ／Ａコンバータ９の出力とを比較する。通常、コンパレータ１０は、ウィンドウコンパレータで構成され、Ｄ／Ａコンバータ９は、上限、下限電圧をコンパレータ１０に与えている。この比較結果により、デジタルコンパレータ１１は、パス／フェイルを出力する。
【００２３】
また、第２の実施例を図４に示し説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。
【００２４】
図において、Ｄ／Ａコンバータ１２は、期待値電圧を出力する。コンパレータ１３は、ＤＵＴ１の出力とＤ／Ａコンバータ１２の出力とを比較し、デジタルコンパレータ１１に出力する。
【００２５】
このような装置のピン間ばらつきの試験動作は、Ｄ／Ａコンバータ１２は、図１に示す装置のＤ／Ａコンバータ６と同一の動作を行い、コンパレータ１３はコンパレータ１０と同一の動作を行うので、説明を省略する。
【００２６】
また、ピンごとの出力電圧試験の動作は、Ｄ／Ａコンバータ１２が図１に示すＤ／Ａコンバータ６，９を合わせた出力を行うだけで、その他の動作は変わらないので、説明を省略する。
【００２７】
なお、本発明はこれに限定されるものではなく、Ｄ／Ａコンバータ６をΔＶ１，ΔＶ２の２段階に変化させたが、３段階以上でもよい。また、Ｄ／Ａコンバータ６を変化させる代わりに、Ｄ／Ａコンバータ９を変化させる構成でもよい。
【００２８】
そして、Ｄ／Ａコンバータ６は、ピン間ばらつきの下限電圧より低い電圧より、ΔＶ１増加、ΔＶ２減少させる構成を示したが、ピン間ばらつきの上限電圧より高い電圧より、ΔＶ１減少、ΔＶ２増加する構成でもよい。
【００２９】
さらに、差電圧発生部として、減算器７を用いた構成を示したが、加算器でもよい。この場合、Ｄ／Ａコンバータ６が期待値電圧のマイナスの値を出力する。
【００３０】
【発明の効果】
本発明によれば、電圧発生部の出力電圧を２段階以上に変化させ、変化検出部により変化を検出し、ピン間ばらつきを求めたので、Ａ／Ｄコンバータやデジタル信号処理部を用いることなく、高速に試験を行うことができる。従って、安価にＩＣテスタを構成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示したフローチャートである。
【図３】図１に示す装置の動作を説明する図である。
【図４】本発明の他の実施例を示した構成図である。
【図５】従来のＩＣテスタの構成を示した図である。
【図６】多段階電圧の出力例を示した図である。
【符号の説明】
１  ＤＵＴ
６，９，１２  Ｄ／Ａコンバータ
７  減算器
８  電圧増幅器
１０，１３  コンパレータ
１１  デジタルコンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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