(57)【特許請求の範囲】
【請求項１】
第１の入力信号の電圧と第２の入力信号の電圧との差を増幅し，第１の増幅信号を出力する第１の差動増幅回路と；
前記第１の入力信号の電圧と前記第２の入力信号の電圧の差を増幅し，第２の増幅信号を出力する第２の差動増幅回路と；
前記第１の増幅信号の電圧と前記第２の増幅信号の電圧との差を増幅し，第３の増幅信号を出力する第３の差動増幅回路と；
から構成された入力回路において：
前記第１の増幅信号の電圧を調整する第１の電圧調整手段と；
前記第２の増幅信号の電圧を調整する第２の電圧調整手段と；
を備えたことを特徴とする入力回路。
【請求項２】
前記第１の電圧調整手段は，前記第１の増幅信号における論理的低レベルの電圧を上昇させるものであり，
前記第２の電圧調整手段は，前記第２の増幅信号における論理的低レベルの電圧を上昇させるものであることを特徴とする請求項１に記載の入力回路。
【請求項３】
前記第１の電圧調整手段は，
前記第１の増幅信号が与えられる一方の電極およびゲート電極と，
前記第１の増幅信号の電圧よりも高い電圧が与えられる他方の電極と，
を有する第１の電圧調整用Ｐチャネル型トランジスタであり，
前記第２の電圧調整手段は，
前記第２の増幅信号が与えられる一方の電極およびゲート電極と，
前記第２の増幅信号の電圧よりも高い電圧が与えられる他方の電極と，
を有する第２の電圧調整用Ｐチャネル型トランジスタであることを特徴とする請求項２に記載の入力回路。
【請求項４】
前記第１の電圧調整手段は，前記第１の増幅信号における論理的高レベルの電圧を低下させるものであり，
前記第２の電圧調整手段は，前記第２の増幅信号における論理的高レベルの電圧を低下させるものであることを特徴とする請求項１に記載の入力回路。
【請求項５】
前記第１の電圧調整手段は，
前記第１の増幅信号が与えられる一方の電極およびゲート電極と，
前記第１の増幅信号の電圧よりも低い電圧が与えられる他方の電極と，
を有する第１の電圧調整用Ｎチャネル型トランジスタであり，
前記第２の電圧調整手段は，
前記第２の増幅信号が与えられる一方の電極およびゲート電極と，
前記第２の増幅信号の電圧よりも低い電圧が与えられる他方の電極と，
を有する第２の電圧調整用Ｎチャネル型トランジスタであることを特徴とする請求項４に記載の入力回路。
【請求項６】
前記第３の差動増幅回路は，前記第３の増幅信号に従って出力電流が制御される定電流源を備えたことを特徴とする請求項１，２，３，４，または５のいずれかに記載の入力回路。
【請求項７】
前記定電流源は，前記第３の増幅信号に対して逆位相の信号が入力されるゲート電極を有するトランジスタであることを特徴とする請求項６に記載の入力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路装置の入力回路にかかり，特に，周波数が高く，かつ電源電圧よりも低い電圧レベルの入力信号を増幅し，接続された所定の内部回路へ増幅した信号を供給する機能を有する入力回路に関する。
【０００２】
【従来の技術】
従来，半導体集積回路装置において，周波数が高く，電源電圧よりも電圧レベルの低い入力信号ＩＮ，ＩＮＮ（入力信号ＩＮと入力信号ＩＮＮは，相補の信号である。）を受信するためには，図９に示す入力回路２０１が用いられていた。
【０００３】
この入力回路２０１は，第１の差動増幅回路としての第１のセンスアンプ２１１，第２の差動増幅回路としての第２のセンスアンプ２２１，第３の差動増幅回路としての第３のセンスアンプ２３１，およびインバータ２４１，２４３から構成されている。
【０００４】
第１のセンスアンプ２１１は，Ｐチャネル型トランジスタ（以下，「Ｐトランジスタ」という。）２１２，２１３，２１４，およびＮチャネル型トランジスタ（以下，「Ｎトランジスタ」という。）２１５，２１６から構成されている。そして，第１のセンスアンプ２１１は，第１の入力信号としての入力信号ＩＮ，および第２の入力信号としての入力信号ＩＮＮを受信するために，それぞれＰトランジスタ２１３，２１４が用いられており，一般的にＰ型センスアンプといわれている。
【０００５】
第２のセンスアンプ２２１は，Ｐトランジスタ２２２，２２３，２２４，およびＮトランジスタ２２５，２２６から構成されている。そして，第２のセンスアンプ２２１も，第１のセンスアンプ２１１と同様に，入力信号ＩＮ，ＩＮＮを受信するために，それぞれＰトランジスタ２２４，２２３が用いられており一般的にＰ型センスアンプといわれている。
【０００６】
第３のセンスアンプ２３１は，Ｎトランジスタ２３２，２３３，２３４，およびＰトランジスタ２３５，２３６から構成されている。そして，第３のセンスアンプ２３１は，第１のセンスアンプ２１１からの第１の増幅信号，および第２のセンスアンプ２２１からの第２の増幅信号を受信するために，それぞれＮトランジスタ２３３，２３４が用いられており，一般的にＮ型センスアンプといわれている。
【０００７】
次に，従来の入力回路２０１の各構成要素の接続内容を説明する。入力回路２０１の外部からの入力信号ＩＮの入力ポイントであるノードＮ１には，第１のセンスアンプ２１１に属するＰトランジスタ２１３のゲート，および第２のセンスアンプ２２１に属するＰトランジスタ２２４のゲートが接続されている。一方，入力回路２０１の外部からの入力信号ＩＮＮの入力ポイントであるノードＮ２には，第１のセンスアンプ２１１に属するＰトランジスタ２１４のゲート，および第２のセンスアンプ２２１に属するＰトランジスタ２２３のゲートが接続されている。
【０００８】
ここで，第１のセンスアンプ２１１の内部の接続内容を説明する。Ｐトランジスタ２１２のソースは，電源に接続され，ドレインは，ノードＮ２１１に接続され，ゲートは，グランドに接続されている。そして，ノードＮ２１１には，Ｐトランジスタ２１３のソース，およびＰトランジスタ２１４のソースが共通接続されている。Ｐトランジスタ２１３のドレイン，Ｎトランジスタ２１５のドレイン，ゲート，およびＮトランジスタ２１６のゲートは，ノードＮ２１２に共通接続されている。Ｎトランジスタ２１５のソース，およびＮトランジスタ２１６のソースは，グランドに共通接続されている。そして，Ｐトランジスタ２１４のドレイン，およびＮトランジスタ２１６のドレインは，ノードＮ３に共通接続されている。
【０００９】
次に，第２のセンスアンプ２２１の内部の接続内容を説明する。Ｐトランジスタ２２２のソースは，電源に接続され，ドレインは，ノードＮ２２１に接続され，ゲートは，グランドに接続されている。そして，ノードＮ２２１には，Ｐトランジスタ２２３のソース，およびＰトランジスタ２２４のソースが共通接続されている。Ｐトランジスタ２２３のドレイン，Ｎトランジスタ２２５のドレイン，ゲート，およびＮトランジスタ２２６のゲートは，ノードＮ２２２に共通接続されている。Ｎトランジスタ２２５のソース，およびＮトランジスタ２２６のソースは，グランドに共通接続されている。そして，Ｐトランジスタ２２４のドレイン，およびＮトランジスタ２２６のドレインは，ノードＮ４に共通接続されている。
【００１０】
次に，第３のセンスアンプ２３１の内部の接続内容を説明する。Ｎトランジスタ２３２のソースは，グランドに接続され，ドレインは，ノードＮ２３１に接続され，ゲートは，電源に接続されている。そして，ノードＮ２３１には，Ｎトランジスタ２３３のソース，およびＮトランジスタ２３４のソースが共通接続されている。Ｎトランジスタ２３３のドレイン，Ｐトランジスタ２３５のドレイン，ゲート，およびＰトランジスタ２３６のゲートは，ノードＮ２３２に共通接続されている。Ｐトランジスタ２３５のソース，およびＰトランジスタ２３６のソースは，電源に共通接続されている。そして，Ｎトランジスタ２３４のドレイン，およびＰトランジスタ２３６のドレインは，ノードＮ５に接続されている。
【００１１】
さらに，ノードＮ５には，インバータ２４１，およびインバータ２４３が順次接続されている。そして，インバータ２４３の出力には，所定の回路（図示せず。）が接続され，かかる回路に対して出力信号ＯＵＴが供給されることになる。
【００１２】
以上の構成を有する従来の入力回路２０１の動作について，図１０を参照しながら説明する。図１０は，入力信号ＩＮ，ＩＮＮの電圧に変動がない状態，いわゆる静的な状態，および，入力信号ＩＮ，ＩＮＮの電圧の変動が生じ，その変動が周期的に繰り返される状態，いわゆる動的な状態を示すものである。そして，図１０において静的な状態は，時間領域［１］に対応し，動的な状態は，時間領域［２］に対応している。また，図１０の（ａ）は，時間領域［１］において，入力信号ＩＮの電圧が入力信号ＩＮＮの電圧よりも低い場合を示し，図１０の（ｂ）は，図１０の（ａ）とは逆に，時間領域［１］において入力信号ＩＮの電圧が入力信号ＩＮＮの電圧よりも高い場合を示している。
【００１３】
まず，時間領域［１］において，第１のセンスアンプ２１１は，入力信号ＩＮの電圧（Ｖｉ１）に対する入力信号ＩＮＮの電圧（Ｖｉ２）の電圧差（Ｖｉ１−Ｖｉ２）を増幅して第１の増幅信号としてノードＮ３に出力する。これとは逆に，第２のセンスアンプ２２１は，入力信号ＩＮＮの電圧（Ｖｉ２）に対する入力信号ＩＮの電圧（Ｖｉ１）の電圧差（Ｖｉ２−Ｖｉ１）を増幅して第２の増幅信号としてノードＮ４に出力する。そして，第３のセンスアンプ２３１は，ノードＮ３の電圧（Ｖａ１）に対するノードＮ４の電圧（Ｖａ２）の電圧差（Ｖａ１−Ｖａ２）を増幅して第３の増幅信号としてノードＮ５に出力しており，さらに，インバータ２４１，２４３は，ノードＮ５の電圧（Ｖａ３）を増幅し，所定の電圧（ここでは，０Ｖ／３．３Ｖ）の出力信号ＯＵＴを出力する。
【００１４】
次に，入力信号ＩＮの電圧（Ｖｉ１）と入力信号ＩＮＮの電圧（Ｖｉ２）が逆転した時点，すなわち時間領域［１］から時間領域［２］へ移行した時点から，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の変動に応じて，ノードＮ３，Ｎ４の電圧（Ｖａ１，Ｖａ２）が変動し始める。ここで，ノードＮ３，Ｎ４の電圧変動は，第１のセンスアンプ２１１および第２のセンスアンプ２２１を構成する複数のトランジスタの動作遅れ等により，入力信号ＩＮ，ＩＮＮの電圧変動よりも緩慢なものとなる。
【００１５】
その後，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）は，所定の周期で変動を繰り返し，この電圧変動に応じてノードＮ３の電圧（Ｖａ１），およびノードＮ４の電圧（Ｖａ２）も変動することになる。さらに，ノードＮ３，Ｎ４の電圧変動に伴ってノードＮ５の電圧（Ｖａ３）にも変動が生じ，結果的にインバータ２４３からは，入力信号ＩＮ，ＩＮＮと同一の周波数で，ピーク電圧０Ｖ／３．３Ｖを有する出力信号ＯＵＴが出力されることになる。すなわち，従来の入力回路２０１によれば，電源電圧（ここでは，３．３Ｖ）よりも電圧が低く，論理的高レベル（以下，「Ｈレベル」という。）の電圧と論理的低レベル（以下，「Ｌレベル」という。）の電圧の差が微少な（ここでは，数十ｍＶ）入力信号ＩＮ，ＩＮＮを受信し，接続された所定の回路（図示せず。）に対して，電源電圧／グランド電圧まで振幅が増幅された出力信号ＯＵＴを供給することが可能とされていた。
【００１６】
【発明が解決しようとする課題】
しかしながら，図１０に示すように，入力信号ＩＮ，ＩＮＮの周波数が高い場合（ここでは，約５００ＭＨｚ），時間領域［２］における最初の入力信号ＩＮ，ＩＮＮの電圧変動に対して，ノードＮ３，Ｎ４の電圧（Ｖａ１，Ｖａ２）の変動が追従しきれず，ノードＮ３のピーク電圧値ｐＮ３と，ノードＮ４のピーク電圧値ｐＮ４との差が不十分となってしまう。このため，ピーク電圧値ｐＮ３とピーク電圧値ｐＮ４との差を第３のセンスアンプ２３１によって増幅するものの，ノードＮ５の電圧（Ｖａ３）がインバータ２４１のスレショルド電圧に達せず，入力信号ＩＮ，ＩＮＮの電圧変動が出力信号ＯＵＴの電圧変動として現れてこないおそれがあった。例えば，入力信号ＩＮ，ＩＮＮがシリアルデータを示すものである場合，入力回路２０１に接続された所定の回路は，最初のデータの取り込みに失敗することになる。データ処理の高速化が要求される今日においては，より周波数の高い信号を後段の回路に対して安定的に供給することが可能な入力回路の必要性が高まっている。
【００１７】
本発明は，従来の入力回路が有する上記のような問題点に鑑みてなされたものであり，本発明の目的は，電源電圧よりも電圧レベルが低く，また，Ｈレベルにおける電圧とＬレベルにおける電圧の差が微少な入力信号を増幅する機能を有するとともに，入力信号の周波数が高い場合であってもかかる入力信号を確実に受信し，他の回路に対して増幅した信号を安定的に供給することが可能な入力回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために，請求項１によれば，第１の入力信号の電圧と第２の入力信号の電圧との差を増幅し，第１の増幅信号を出力する第１の差動増幅回路と，第１の入力信号の電圧と第２の入力信号の電圧の差を増幅し，第２の増幅信号を出力する第２の差動増幅回路と，第１の増幅信号の電圧と第２の増幅信号の電圧との差を増幅し，第３の増幅信号を出力する第３の差動増幅回路とから構成された入力回路が提供される。そして，この入力回路は，第１の増幅信号の電圧を調整する第１の電圧調整手段と，第２の増幅信号の電圧を調整する第２の電圧調整手段とを備えたことを特徴としている。
【００１９】
かかる構成によれば，第１の増幅信号の電圧は，第１の電圧調整手段によって所定の値に調整され，第２の増幅信号の電圧値は，第２の電圧調整手段によって所定の値に調整されるため，これら第１の増幅信号の電圧と第２の増幅信号の電圧の電圧差を増幅する第３の差動増幅回路から出力される第３の増幅信号の電圧も第１の電圧調整手段と第２の電圧調整手段によって調整可能となる。したがって，例えば，所定の回路に対してインバータゲートを介して第３の増幅信号を供給する場合，かかるインバータゲートを構成するトランジスタのスレショルド電圧に応じて第３の増幅信号の電圧を調整することが可能であり，インバータゲートの動作の信頼性が向上し，結果的に入力回路に接続された所定の回路の動作の安定化が図られることになる。
【００２０】
また，例えば，第１の入力信号の電圧が周期的に変動し，その電圧変動の周波数が高い場合，第１の差動増幅回路の動作遅れによって，第１の入力信号の電圧変動に対して第１の増幅信号の電圧変動が追従しなくなるおそれがある。同様に，第２の入力信号の電圧が周期的に変動し，その電圧変動の周波数が高い場合，第２の差動増幅回路の動作遅れによって，第２の入力信号の電圧変動に対して第２の増幅信号の電圧変動が追従しなくなるおそれがある。このような第１の増幅信号や第２の増幅信号の電圧変動の遅れは，第３の差動増幅回路で生成される第３の増幅信号の電圧が所定の値に達しなくなる原因となる。かかる問題について，請求項１に記載の入力回路によれば，第１の電圧調整手段によって第１の増幅信号の電圧を調整し，また，第２の電圧調整手段によって第２の増幅信号の電圧を調整することによって第３の増幅信号の電圧を所定のレベルにシフトさせることが可能となる。したがって，第１の入力信号の電圧および第２の入力信号の電圧が高速に変動する場合であっても，第３の増幅信号が供給される所定の回路の安定動作は維持されることになる。
【００２１】
そして，請求項２によれば，請求項１に記載の入力回路における第１の電圧調整手段は，第１の増幅信号における論理的低レベルの電圧を上昇させるように構成され，第２の電圧調整手段は，第２の増幅信号における論理的低レベルの電圧を上昇させるように構成される。
【００２２】
かかる構成によれば，例えば，第１の入力信号，および第２の入力信号が相補の信号であり，これらの電圧が周期的に変動する場合，第１の入力信号が論理的低レベルであるときには，第１の電圧調整手段がない従来の入力回路に対して電圧の値は大きくなり，第１の差動増幅回路で生成される第１の増幅信号の電圧は，高電圧側で変動することになる。同様に，第２の入力信号が論理的低レベルであるときには，第２の電圧調整手段がない従来の入力回路に対して電圧の値は大きくなり，第２の差動増幅回路で生成される第２の増幅信号の電圧は，高電圧側で変動することになる。したがって，第１，２の入力信号の電圧の変動の周波数が高い場合であっても，かかる第１，２の入力信号の論理的低レベルから論理的高レベルへの切り替え動作時間の短縮化が図られる。これによって，例えば，第３の増幅信号をインバータゲートに入力する場合，第３の増幅信号の電圧変動範囲をかかるインバータゲートを構成するトランジスタのスレショルド電圧に適応させることが調整可能となり，インバータゲートの動作の応答速度が向上することになる。
【００２３】
さらに，請求項３によれば，請求項２に記載の入力回路において，第１の電圧調整手段は，第１の増幅信号が与えられる一方の電極およびゲート電極と，第１の増幅信号の電圧よりも高い電圧が与えられる他方の電極とを有する第１の電圧調整用Ｐチャネル型トランジスタとすることが可能である。同様に，第２の電圧調整手段は，第２の増幅信号が与えられる一方の電極およびゲート電極と，第２の増幅信号の電圧よりも高い電圧が与えられる他方の電極とを有する第２の電圧調整用Ｐチャネル型トランジスタとすることが可能である。本発明によれば，単純な回路構成で，第１の電圧調整手段および第２の電圧調整手段を実現することが可能となる。
【００２４】
また，請求項４によれば，請求項１に記載の入力回路における第１の電圧調整手段は，第１の増幅信号における論理的高レベルの電圧を低下させるように構成され，第２の電圧調整手段は，第２の増幅信号における論理的高レベルの電圧を低下させるように構成される。
【００２５】
かかる構成によれば，例えば，第１の入力信号，および第２の入力信号が相補の信号であり，これらの電圧が周期的に変動する場合，第１の入力信号が論理的高レベルであるときには，第１の電圧調整手段がない従来の入力回路に対して電圧値は小さくなり，第１の差動増幅回路で生成される第１の増幅信号の電圧は，低電圧側で変動することになる。同様に，第２の入力信号が論理的高レベルであるときには，第２の電圧調整手段がない従来の入力回路に対して電圧値は小さくなり，第２の差動増幅回路で生成される第２の増幅信号の電圧は，低電圧側で変動することになる。したがって，第１，２の入力信号の電圧の変動の周波数が高い場合であっても，かかる第１，２の入力信号の論理的高レベルから論理的低レベルへの切り替え動作時間の短縮化が図られる。これによって，例えば，第３の増幅信号をインバータゲートに入力する場合，第３の増幅信号の電圧変動範囲をかかるインバータゲートを構成するトランジスタのスレショルド電圧に適応させることが調整可能となり，インバータゲートの動作の応答速度が向上することになる。
【００２６】
さらに，請求項５によれば，請求項６に記載の入力回路において，第１の電圧調整手段は，第１の増幅信号が与えられる一方の電極およびゲート電極と，第１の増幅信号の電圧よりも低い電圧が与えられる他の電極とを有する第１の電圧調整用Ｎチャネル型トランジスタとすることが可能である。同様に，第２の電圧調整手段は，第２の増幅信号が与えられる一方の電極およびゲート電極と，第２の増幅信号の電圧よりも低い電圧が印加される他方の電極とを有する第２の電圧調整用Ｎチャネル型トランジスタとすることが可能である。本発明によれば，単純な回路構成で，第１の電圧調整手段および第２の電圧調整手段を実現することが可能となる。
【００２７】
また，請求項６によれば，第３の差動増幅回路は，第３の増幅信号に従って出力電流が制御される定電流源を備えるよう構成される。かかる構成によれば，第３の増幅信号が論理的高レベルにあるときの電圧を上昇させ，論理的低レベルにあるときの電圧を低下させることが可能となる。したがって，第３の増幅信号の電圧の振幅を拡大できるため，例えば，この第３の増幅信号をインバータゲートに入力する場合，インバータゲートの動作の応答速度を向上させることが可能となる。
【００２８】
そして，請求項７に記載のように，請求項６における定電流源は，第３の増幅信号に対して逆位相の信号が入力されるゲート電極を有するトランジスタとすることが可能である。かかる構成によれば，定電流源の出力電流は，第３の増幅信号の電圧レベルに従って直接的に制御されることになる。すなわち，無駄のない回路構成で，第３の増幅信号の振幅を拡大させることが可能となる。
【００２９】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる入力回路の好適な実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能および構成を有する構成要素については，同一符号を付することにより，重複説明を省略することにする。
【００３０】
（第１の実施の形態）
第１の実施の形態にかかる入力回路１は，図１に示すように，従来の入力回路２０１に対して第１のセンスアンプ２１１が第１の差動増幅回路としての第１のセンスアンプ１１に変更され，第２のセンスアンプ２２１が第２の差動増幅回路としての第２のセンスアンプ２１に変更された構成を有している。
【００３１】
そして，第１のセンスアンプ１１は，従来の入力回路２０１における第１のセンスアンプ２１１に対して第１の電圧調整手段としてのＰトランジスタ１２が追加された構成を有するものである。また，第２のセンスアンプ２１は，従来の入力回路２０１における第２のセンスアンプ２２１に対して第２の電圧調整手段としてのＰトランジスタ２２が追加された構成を有するものである。
【００３２】
次に，第１の実施の形態にかかる入力回路１の各構成要素の接続内容を説明する。入力回路１の外部からの第１の入力信号としての入力信号ＩＮの入力ポイントであるノードＮ１には，第１のセンスアンプ１１に属するＰトランジスタ２１３のゲート，および第２のセンスアンプ２１に属するＰトランジスタ２２４のゲートが接続されている。一方，入力回路１の外部からの第２の入力信号としての入力信号ＩＮＮの入力ポイントであるノードＮ２には，第１のセンスアンプ１１に属するＰトランジスタ２１４のゲート，および第２のセンスアンプ２１に属するＰトランジスタ２２３のゲートが接続されている。
【００３３】
ここで，第１のセンスアンプ１１の内部の接続内容を説明する。Ｐトランジスタ２１２のソースは，電源に接続され，ドレインは，ノードＮ２１１に接続され，ゲートはグランドに接続されている。そして，ノードＮ２１１には，Ｐトランジスタ２１３のソース，Ｐトランジスタ２１４のソース，およびＰトランジスタ１２のソースが共通接続されている。Ｐトランジスタ２１３のドレイン，Ｎトランジスタ２１５のドレイン，ゲート，およびＮトランジスタ２１６のゲートは，ノードＮ２１２に共通接続されている。Ｎトランジスタ２１５のソース，およびＮトランジスタ２１６のソースは，グランドに共通接続されている。そして，Ｐトランジスタ２１４のドレイン，Ｎトランジスタ２１６のドレイン，およびＰトランジスタ１２のドレイン，ゲートは，ノードＮ３に共通接続されている。
【００３４】
次に，第２のセンスアンプ２１の内部の接続内容を説明する。Ｐトランジスタ２２２のソースは，電源に接続され，ドレインは，ノードＮ２２１に接続され，ゲートは，グランドに接続されている。そして，ノードＮ２２１には，Ｐトランジスタ２２３のソース，Ｐトランジスタ２２４のソース，およびＰトランジスタ２２のソースが共通接続されている。Ｐトランジスタ２２３のドレイン，Ｎトランジスタ２２５のドレイン，ゲート，およびＮトランジスタ２２６のゲートは，ノードＮ２２２に共通接続されている。Ｎトランジスタ２２５のソース，およびＮトランジスタ２２６のソースは，グランドに共通接続されている。そして，Ｐトランジスタ２２４のドレイン，Ｎトランジスタ２２６のドレイン，およびＰトランジスタ２２のドレイン，ゲートは，ノードＮ４に共通接続されている。
【００３５】
なお，第３のセンスアンプ２３１は，従来の入力回路２０１と同様に，ノードＮ３，Ｎ４，Ｎ５に接続されている。さらにノードＮ５には，インバータ２４１，およびインバータ２４３が順次接続されている。そして，インバータ２４３の出力には，所定の回路（図示せず。）が接続され，かかる回路に対して出力信号ＯＵＴが供給されることになる。
【００３６】
以上の構成を有する第１の実施の形態にかかる入力回路１の動作について，図２を用いて説明する。なお，図２の（ａ）は，従来の入力回路２０１の動作を示す図１０の（ａ）に対応し，図２の（ｂ）は，図１０の（ｂ）に対応するものである。
【００３７】
まず，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域［１］において，入力信号ＩＮがＬレベルであり，入力信号ＩＮＮがＨレベルである場合，図２の（ａ）に示すように，第１のセンスアンプ１１の出力ノードであるノードＮ３の電圧（Ｖａ１）は，第２のセンスアンプ２１の出力ノードであるノードＮ４の電圧（Ｖａ２）よりも低くなる。このため第３のセンスアンプ２３１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｌレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｌレベルとなる。
【００３８】
ところで，第１のセンスアンプ１１は，本発明に特徴的なＰトランジスタ１２を備えている。このＰトランジスタ１２は，ノードＮ３の電圧（Ｖａ１）が低下するとオン状態が強まるため，ノードＮ３は，電源電圧の影響を受けるようになる。したがって，Ｐトランジスタ１２を有しない従来の入力回路２０１と比較して，時間領域［１］におけるノードＮ３の電圧（Ｖａ１）は高くなる。
【００３９】
次に，入力信号ＩＮの電圧（Ｖｉ１）と入力信号ＩＮＮの電圧（Ｖｉ２）が逆転した時点，すなわち時間領域［１］から時間領域［２］へ移行した時点から，入力信号ＩＮ，ＩＮＮの電圧変動に応じて，ノードＮ３の電圧（Ｖａ１）は上昇し，逆にノードＮ４の電圧（Ｖａ２）は低下し始める。そして，上述のように第１のセンスアンプ１１に備えられたＰトランジスタ１２の作用によって，最初の入力信号ＩＮ，ＩＮＮの変動に対するノードＮ３のピーク電圧値ｐＮ３（約２．２Ｖ）は，図１０の（ａ）に示した従来の入力回路２０１での値（約１．８Ｖ）に対して高くなっている。これによって，ノードＮ３のピーク電圧値ｐＮ３とノードＮ４のピーク電圧値ｐＮ４との差が十分に確保され，ノードＮ５の電圧（Ｖａ３）はインバータ２４１のスレショルド電圧を上回り，出力信号ＯＵＴの電圧は上昇することになる。その後，出力信号ＯＵＴの電圧は，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の変動に従って変動する。
【００４０】
一方，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域［１］において，入力信号ＩＮがＨレベルであり，入力信号ＩＮＮがＬレベルである場合，図２の（ｂ）に示すように，第２のセンスアンプ２１の出力ノードであるノードＮ４の電圧（Ｖａ２）は，第１のセンスアンプ１１の出力ノードであるノードＮ３の電圧（Ｖａ２）よりも低くなる。そのため第３のセンスアンプ２３１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｈレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｈレベルとなる。
【００４１】
ところで，第２のセンスアンプ２１は，第１のセンスアンプ１１と同様に，本発明に特徴的なＰトランジスタ２２が備えられている。このＰトランジスタ２２は，ノードＮ４の電圧（Ｖａ２）が低下するとオン状態が強まるため，ノードＮ４は，電源電圧の影響を受けるようになる。したがって，Ｐトランジスタ２２を有しない従来の入力回路２０１と比較して，時間領域［１］におけるノードＮ４の電圧（Ｖａ２）は高くなる。
【００４２】
次に，入力信号ＩＮの電圧（Ｖｉ１）と入力信号ＩＮＮの電圧（Ｖｉ２）が逆転した時点，すなわち時間領域［１］から時間領域［２］へ移行した時点から，入力信号ＩＮ，ＩＮＮの電圧変動に応じて，ノードＮ４の電圧（Ｖａ２）は上昇し，逆にノードＮ３の電圧（Ｖａ１）は低下し始める。そして，上述のように，第２のセンスアンプ２１に備えられたＰトランジスタ２２の作用によって，最初の入力信号ＩＮ，ＩＮＮの変動に対するノードＮ４のピーク電圧値ｐＮ４（約２．０Ｖ）は，図１０の（ｂ）に示した従来の入力回路２０１での値（約１．７Ｖ）に対して高くなっている。これによって，ノードＮ４のピーク電圧値ｐＮ４とノードＮ３のピーク電圧値ｐＮ３との差が十分に確保され，ノードＮ５の電圧（Ｖａ３）はインバータ２４１のスレショルド電圧を下回り，出力信号ＯＵＴの電圧は低下することとなる。その後，出力信号ＯＵＴの電圧は，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の変動に従って変動する。
【００４３】
以上，説明したように，本発明の第１の実施の形態にかかる入力回路１は，入力信号ＩＮ，ＩＮＮの周波数が高い場合であっても，時間領域［２］における入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の最初の変動に対するノードＮ３のピーク電圧値ｐＮ３とノードＮ４のピーク電圧値ｐＮ４に十分な差を生じさせることが可能とされている。したがって，第１の実施の形態にかかる入力回路１によれば，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の変動を増幅して出力信号ＯＵＴとして安定的に出力することは勿論のこと，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）が例えば数百ＭＨｚ以上の高い周波数で切り替わる場合であっても，入力信号ＩＮ，ＩＮＮの最初の電圧変動を確実に出力信号ＯＵＴとして出力することが可能となる。
【００４４】
（第２の実施の形態）
第２の実施の形態にかかる入力回路３１は，図３に示すように，第１の実施の形態にかかる入力回路１に対して第３のセンスアンプ２３１が第３のセンスアンプ４１に変更された構成を有しており，その他の構成は，略同一とされている。
【００４５】
そして，第３のセンスアンプ４１は，従来の入力回路２０１および第１の実施の形態にかかる入力回路１に備えられた第３のセンスアンプ２３１に対して，Ｎトランジスタ２３２が定電流源としてのＮトランジスタ４２に変更された構成を有している。
【００４６】
次に，第２の実施の形態にかかる入力回路３１の各構成要素の接続内容を説明する。入力回路３１の外部からの入力信号ＩＮの入力ポイントであるノードＮ１には，第１のセンスアンプ１１に属するＰトランジスタ２１３のゲート，および第２のセンスアンプ２１に属するＰトランジスタ２２４のゲートが接続されている。一方，入力回路３１の外部からの入力信号ＩＮＮの入力ポイントであるノードＮ２には，第１のセンスアンプ１１に属するＰトランジスタ２１４のゲート，および第２のセンスアンプ２１に属するＰトランジスタ２２３のゲートが接続されている。
【００４７】
そして，第１のセンスアンプ１１の出力ノードであるノードＮ３には，第３のセンスアンプ４１に備えられたＮトランジスタ２３３のゲートが接続され，第２のセンスアンプ２１の出力ノードであるノードＮ４には，第３のセンスアンプ４１に備えられたＮトランジスタ２３４のゲートが接続されている。
【００４８】
次に，第３のセンスアンプ４１の内部の接続内容を説明する。Ｎトランジスタ４２のソースは，グランドに接続され，ドレインは，ノードＮ２３１に接続されている。そして，ノードＮ２３１には，Ｎトランジスタ２３３のソース，およびＮトランジスタ２３４のソースが共通接続されている。Ｎトランジスタ２３３のドレイン，Ｐトランジスタ２３５のドレイン，ゲート，Ｐトランジスタ２３６のゲート，およびＮトランジスタ４２のゲートは，ノードＮ２３２に共通接続されている。Ｐトランジスタ２３５のソース，およびＰトランジスタ２３６のソースは，電源に共通接続されている。そして，Ｎトランジスタ２３４のドレイン，およびＰトランジスタ２３６のドレインは，ノードＮ５に接続されている。
【００４９】
さらにノードＮ５には，インバータ２４１，およびインバータ２４３が順次接続されている。そして，インバータ２４３の出力には，所定の回路（図示せず。）が接続され，かかる回路に対して出力信号ＯＵＴが供給されることになる。
【００５０】
以上の構成を有する第２の実施の形態にかかる入力回路３１の動作について，図４を用いて説明する。なお，図４の（ａ）は，第１の実施の形態にかかる入力回路１の動作を示す図２の（ａ）に対応し，図４の（ｂ）は，図２の（ｂ）に対応するものである。
【００５１】
まず，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域［１］において，入力信号ＩＮがＬレベルであり，入力信号ＩＮＮがＨレベルである場合，図４の（ａ）に示すように，第１のセンスアンプ１１の出力ノードであるノードＮ３の電圧（Ｖａ１）は，第２のセンスアンプ２１の出力ノードであるノードＮ４の電圧（Ｖａ２）よりも低くなる。そのため第３のセンスアンプ４１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｌレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｌレベルとなる。
【００５２】
ところで，第１のセンスアンプ１１は，本発明に特徴的なＰトランジスタ１２を備えている。このＰトランジスタ１２は，ノードＮ３の電圧（Ｖａ１）が低下するとオン状態が強まるため，ノードＮ３は，電源電圧の影響を受けるようになる。したがって，Ｐトランジスタ１２を有しない従来の入力回路２０１と比較して，時間領域［１］におけるノードＮ３の電圧（Ｖａ１）は高くなる。
【００５３】
次に，入力信号ＩＮの電圧（Ｖｉ１）と入力信号ＩＮＮの電圧（Ｖｉ２）が逆転した時点，すなわち時間領域［１］から時間領域［２］へ移行した時点から，入力信号ＩＮ，ＩＮＮの電圧変動に応じて，ノードＮ３の電圧（Ｖａ１）は上昇し，逆にノードＮ４の電圧（Ｖａ２）は低下し始める。そして，上述のように第１のセンスアンプ１１に備えられたＰトランジスタ１２の作用によって，最初の入力信号ＩＮ，ＩＮＮの変動に対するノードＮ３のピーク電圧値ｐＮ３は，図１０の（ａ）に示した従来の入力回路２０１での値に対して高くなっている。これによって，ノードＮ３の電圧（Ｖａ１）とノードＮ４の電圧（Ｖａ２）の差が十分に確保され，ノードＮ５の電圧（Ｖａ３）はインバータ２４１のスレショルド電圧を上回り，出力信号ＯＵＴの電圧は上昇することになる。その後，出力信号ＯＵＴの電圧は，入力信号ＩＮ，ＩＮＮの電圧変動に従って変動する。
【００５４】
一方，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域［１］において，入力信号ＩＮがＨレベルであり，入力信号ＩＮＮがＬレベルである場合，図４の（ｂ）に示すように，第２のセンスアンプ２１の出力ノードであるノードＮ４の電圧（Ｖａ２）は，第１のセンスアンプ１１の出力ノードであるノードＮ３の電圧（Ｖａ１）よりも低くなる。そのため第３のセンスアンプ４１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｈレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｈレベルとなる。
【００５５】
ところで，第２のセンスアンプ２１は，第１のセンスアンプ１１と同様に，本発明に特徴的なＰトランジスタ２２を備えている。このＰトランジスタ２２は，ノードＮ４の電圧（Ｖａ２）が低下するとオン状態が強まるため，ノードＮ４は，電源電圧の影響を受けるようになる。したがって，Ｐトランジスタ２２を有しない従来の入力回路２０１と比較して，時間領域［１］におけるノードＮ４の電圧（Ｖａ２）は高くなる。
【００５６】
次に，入力信号ＩＮの電圧（Ｖｉ１）と入力信号ＩＮＮの電圧（Ｖｉ２）が逆転した時点，すなわち時間領域［１］から時間領域［２］へ移行した時点から，入力信号ＩＮ，ＩＮＮの電圧変動に応じて，ノードＮ４の電圧（Ｖａ２）は上昇し，逆にノードＮ３の電圧（Ｖａ１）は低下し始める。そして，上述のように第２のセンスアンプ２１に備えられたＰトランジスタ２２の作用によって，最初の入力信号ＩＮ，ＩＮＮの変動に対するノードＮ４のピーク電圧値ｐＮ４は，図１０の（ｂ）に示した従来の入力回路２０１での値に対して高くなっている。これによって，ノードＮ４の電圧（Ｖａ２）とノードＮ３の電圧（Ｖａ１）との差が十分に確保され，ノードＮ５の電圧（Ｖａ３）はインバータ２４１のスレショルド電圧を下回り，出力信号ＯＵＴの電圧は低下することになる。その後，出力信号ＯＵＴの電圧は，入力信号ＩＮ，ＩＮＮの電圧変動に従って変動する。
【００５７】
ところで，入力信号ＩＮ，ＩＮＮの電圧変動に伴い，ノードＮ５の電圧（Ｖａ３）が上昇すると，第３のセンスアンプ４１内部のノードＮ２３２の電圧が低下する。そして，このノードＮ２３２にゲートが接続されているＮトランジスタ４２のオン状態が弱まり，ノードＮ５の電圧（Ｖａ３）は，より上昇することになる。逆に，ノードＮ５の電圧（Ｖａ３）が低下すると，Ｎトランジスタ４２のオン状態が強まり，ノードＮ５の電圧（Ｖａ３）は，より低下することになる。
【００５８】
以上説明したように，本発明の第２の実施の形態にかかる入力回路３１は，第１の実施の形態にかかる入力回路１と同様の効果を有するとともに，以下の特有の効果を有する。第３のセンスアンプ４１に備えられたＮトランジスタ４２のゲート電圧は，ノードＮ５の電圧（Ｖａ３）に応じて制御されるために，ノードＮ５における電圧振幅は拡大され，ノードＮ５に接続されているインバータ２４１の応答特性が向上することになる。したがって，第２の実施の形態にかかる入力回路３１によれば，周波数の高い入力信号ＩＮ，ＩＮＮをより確実に増幅し，接続される所定の回路（図示せず。）に対して出力信号ＯＵＴを安定的に供給することが可能となる。
【００５９】
（第３の実施の形態）
第３の実施の形態にかかる入力回路５１は，図５に示すように，従来の入力回路２０１に対して第３のセンスアンプ２３１が第３の差動増幅回路としての第３のセンスアンプ６１に変更され，さらに第１の電圧調整手段としてのＮトランジスタ５２，および第２の電圧調整手段としてのＮトランジスタ５３が追加された構成を有している。
【００６０】
そして，第３のセンスアンプ６１は，Ｐトランジスタ６２，６３，６４，およびＮトランジスタ６５，６６から構成されている。なお，第３のセンスアンプ６１は，入力ポートとしてＰトランジスタ６３，６４が用いられており，一般的にＰ型センスアンプといわれている。
【００６１】
次に，第３の実施の形態にかかる入力回路５１の各構成要素の接続内容を説明する。入力回路５１の外部からの入力信号ＩＮの入力ポイントであるノードＮ１には，第１のセンスアンプ２１１に属するＰトランジスタ２１３のゲート，および第２のセンスアンプ２１に属するＰトランジスタ２２４のゲートが接続されている。一方，入力回路５１の外部からの入力信号ＩＮＮの入力ポイントであるノードＮ２には，第１のセンスアンプ２１１に属するＰトランジスタ２１４のゲート，および第２のセンスアンプ２２１に属するＰトランジスタ２２３のゲートが接続されている。
【００６２】
そして，第１のセンスアンプ２１１の出力ノードであるノードＮ３には，第３のセンスアンプ６１に備えられたＮトランジスタ６３のゲートが接続され，さらに，Ｎトランジスタ５２のドレイン，ゲートが接続されている。一方，第２のセンスアンプ２２１の出力ノードであるノードＮ４には，第３のセンスアンプ６１に備えられたＮトランジスタ６４のゲートが接続され，さらに，Ｎトランジスタ５３のドレイン，ゲートが接続されている。また，Ｎトランジスタ５２およびＮトランジスタ５３のソースは，ともにグランドに接続されている。
【００６３】
次に，第３のセンスアンプ６１の内部の接続内容を説明する。Ｐトランジスタ６２のソースは，電源に接続され，ドレインは，ノードＮ６１に接続され，ゲートは，グランドに接続されている。そして，ノードＮ６１には，Ｐトランジスタ６３のソース，およびＰトランジスタ６４のソースが共通接続されている。Ｐトランジスタ６３のドレイン，Ｎトランジスタ６５のドレイン，ゲート，およびＮトランジスタ６６のゲートは，ノードＮ６２に共通接続されている。Ｎトランジスタ６５のソース，およびＮトランジスタ６６のソースは，グランドに共通接続されている。そして，Ｐトランジスタ６４のドレイン，およびＮトランジスタ６６のドレインは，ノードＮ５に接続されている。
【００６４】
さらにノードＮ５には，インバータ２４１，およびインバータ２４３が順次接続されている。そして，インバータ２４３の出力には，所定の回路（図示せず。）が接続され，かかる回路に対して出力信号ＯＵＴが供給されることになる。
【００６５】
以上の構成を有する第３の実施の形態にかかる入力回路５１の動作について，図６を用いて説明する。なお，図６の（ａ）は，第１，２の実施の形態にかかる入力回路１，３１の動作を示す図２，４の（ａ）に対応し，図６の（ｂ）は，図２，４の（ｂ）に対応するものである。
【００６６】
まず，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域［１］において，入力信号ＩＮがＬレベルであり，入力信号ＩＮＮがＨレベルである場合，図６の（ａ）に示すように，第１のセンスアンプ２１１の出力ノードであるノードＮ３の電圧（Ｖａ１）は，第２のセンスアンプ２２１の出力ノードであるノードＮ４の電圧（Ｖａ２）よりも低くなる。このため第３のセンスアンプ６１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｌレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｌレベルとなる。
【００６７】
ところで，ノードＮ４には，本発明に特徴的なＮトランジスタ５３が備えられている。このＮトランジスタ５３は，ノードＮ４の電圧（Ｖａ３）が上昇するとオン状態が強まるため，ノードＮ４は，グランドの影響を受けるようになる。したがって，Ｎトランジスタ５３を有しない従来の入力回路２０１と比較して，時間領域［１］におけるノードＮ４の電圧（Ｖａ２）は低くなる。
【００６８】
次に，入力信号ＩＮの電圧（Ｖｉ１）と入力信号ＩＮＮの電圧（Ｖｉ２）が逆転した時点，すなわち時間領域［１］から時間領域［２］へ移行した時点から，入力信号ＩＮ，ＩＮＮの電圧変動に応じて，ノードＮ３の電圧（Ｖａ１）は上昇し，逆にノードＮ４の電圧（Ｖａ２）は低下し始める。そして，上述のようにノードＮ４に接続されたＮトランジスタ５３の作用によって，最初の入力信号ＩＮ，ＩＮＮの電圧変動に対するノードＮ４のピーク電圧値ｐＮ４は，図１０の（ａ）に示した従来の入力回路２０１での値に対して低くなっている。これによって，ノードＮ３のピーク電圧値ｐＮ３とノードＮ４のピーク電圧値ｐＮ４との差が十分に確保され，ノードＮ５の電圧（Ｖａ３）はインバータ２４１のスレショルド電圧を上回り，出力信号ＯＵＴの電圧は上昇することになる。その後，出力信号ＯＵＴの電圧は，入力信号ＩＮ，ＩＮＮの電圧変動に従って変動する。
【００６９】
一方，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域［１］において，入力信号ＩＮがＨレベルであり，入力信号ＩＮＮがＬレベルである場合，図６の（ｂ）に示すように，第２のセンスアンプ２２１の出力ノードであるノードＮ４の電圧（Ｖａ２）は，第１のセンスアンプ２１１の出力ノードであるノードＮ３の電圧（Ｖａ１）よりも低くなる。このため第３のセンスアンプ６１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｈレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｈレベルとなる。
【００７０】
ところで，ノードＮ３には，本発明に特徴的なＮトランジスタ５２が備えられている。このＮトランジスタ５２は，ノードＮ３の電圧（Ｖａ１）が上昇するとオン状態が強まるため，ノードＮ３は，グランドの影響を受けるようになる。したがって，Ｎトランジスタ５２を有しない従来の入力回路２０１と比較して，時間領域［１］におけるノードＮ３の電圧（Ｖａ１）は低くなる。
【００７１】
次に，入力信号ＩＮの電圧（Ｖｉ１）と入力信号ＩＮＮの電圧（Ｖｉ２）が逆転した時点，すなわち時間領域［１］から時間領域［２］へ移行した時点から，入力信号ＩＮ，ＩＮＮの電圧変動に応じて，ノードＮ４の電圧（Ｖａ２）は上昇し，逆にノードＮ３の電圧（Ｖａ１）は低下し始める。そして，上述のようにノードＮ３に接続されたＮトランジスタ５２の作用によって，最初の入力信号ＩＮ，ＩＮＮの変動に対するノードＮ３のピーク電圧値ｐＮ３は，図１０の（ｂ）に示した従来の入力回路２０１での値に対して低くなっている。これによって，ノードＮ３のピーク電圧値ｐＮ３）とノードＮ４のピーク電圧値ｐＮ４との差が十分に確保され，ノードＮ５の電圧（Ｖａ３）はインバータ２４１のスレショルド電圧を下回り，出力信号ＯＵＴの電圧は低下することとなる。その後，出力信号ＯＵＴの電圧は，入力信号ＩＮ，ＩＮＮの電圧変動に従って変動する。
【００７２】
以上，説明したように，本発明の第３の実施の形態にかかる入力回路５１は，入力信号ＩＮ，ＩＮＮの周波数が高い場合であっても，時間領域［２］における入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の最初の変動に対するノードＮ３のピーク電圧値ｐＮ３とノードＮ４のピーク電圧値ｐＮ４に十分な差を生じさせることが可能とされている。したがって，入力回路５１によれば，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の変動を増幅して出力信号ＯＵＴとして安定的に出力することは勿論のこと，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）が例えば数百ＭＨｚ以上の高い周波数で切り替わる場合であっても，入力信号ＩＮ，ＩＮＮの最初の電圧変動を確実に出力信号ＯＵＴとして出力することが可能となる。
【００７３】
さらに，入力回路５１における第１，２，３のセンスアンプ２１１，２２１，６１は，全て略同一の回路を有するＰ型センスアンプで構成されているために，例えば，入力回路５１を半導体基板上に形成する場合，製造上の効率化が図られ，結果的にスループットが向上することになる。
【００７４】
（第４の実施の形態）
第４の実施の形態にかかる入力回路７１は，図７に示すように，従来の入力回路２０１に対して第１のセンスアンプ２１１が第１の差動増幅回路としての第１のセンスアンプ８１に変更され，第２のセンスアンプ２２１が第２の差動増幅回路としての第２のセンスアンプ９１に変更され，第３のセンスアンプ２３１が第３の差動増幅回路としての第３のセンスアンプ１０１に変更された構成を有している。
【００７５】
第１のセンスアンプ８１は，Ｎトランジスタ８２，８３，８４，第１の電圧調整手段としてのＮトランジスタ８７，およびＰトランジスタ８５，８６から構成されており，Ｎトランジスタ８３，８４のゲートが入力ポートとして用いられているため，一般的にＮ型センスアンプといわれている。
【００７６】
第２のセンスアンプ９１は，Ｎトランジスタ９２，９３，９４，第２の電圧調整手段としてのＮトランジスタ９７，およびＰトランジスタ９５，９６から構成されており，Ｎトランジスタ９３，９４のゲートが入力ポートとして用いられているため，一般的にＮ型センスアンプといわれている。
【００７７】
第３のセンスアンプ１０１は，定電流源としてのＰトランジスタ１０２，Ｐトランジスタ１０３，１０４，およびＮトランジスタ１０５，１０６から構成されており，Ｐトランジスタ１０３，１０４のゲートが入力ポートとして用いられているため，一般的にＰ型センスアンプといわれている。
【００７８】
次に，第４の実施の形態にかかる入力回路７１の各構成要素の接続内容を説明する。入力回路７１の外部からの入力信号ＩＮの入力ポイントであるノードＮ１には，第１のセンスアンプ８１に属するＮトランジスタ８３のゲート，および第２のセンスアンプ９１に属するＮトランジスタ９４のゲートが接続されている。一方，入力回路７１の外部からの入力信号ＩＮＮの入力ポイントであるノードＮ２には，第１のセンスアンプ８１に属するＮトランジスタ８４のゲート，および第２のセンスアンプ９１に属するＮトランジスタ９３のゲートが接続されている。
【００７９】
ここで，第１のセンスアンプ８１の内部の接続内容を説明する。Ｎトランジスタ８２のソースは，グランドに接続され，ドレインは，ノードＮ８１に接続され，ゲートは電源に接続されている。そして，ノードＮ８１には，Ｎトランジスタ８３のソース，Ｎトランジスタ８４のソース，およびＮトランジスタ８７のソースが共通接続されている。Ｎトランジスタ８３のドレイン，Ｐトランジスタ８５のドレイン，ゲート，およびＰトランジスタ８６のゲートは，ノードＮ８２に共通接続されている。Ｐトランジスタ８５のソース，およびＰトランジスタ８６のソースは，電源に共通接続されている。そして，Ｎトランジスタ８４のドレイン，Ｐトランジスタ８６のドレイン，およびＮトランジスタ８７のドレイン，ゲートは，ノードＮ３に共通接続されている。
【００８０】
次に，第２のセンスアンプ９１の内部の接続内容を説明する。Ｎトランジスタ９２のソースは，グランドに接続され，ドレインは，ノードＮ９１に接続され，ゲートは電源に接続されている。そして，ノードＮ９１には，Ｎトランジスタ９３のソース，Ｎトランジスタ９４のソース，およびＮトランジスタ９７のソースが共通接続されている。Ｎトランジスタ９３のドレイン，Ｐトランジスタ９５のドレイン，ゲート，およびＰトランジスタ９６のゲートは，ノードＮ９２に共通接続されている。Ｐトランジスタ９５のソース，およびＰトランジスタ９６のソースは，電源に共通接続されている。そして，Ｎトランジスタ９４のドレイン，Ｐトランジスタ９６のドレイン，およびＮトランジスタ９７のドレイン，ゲートは，ノードＮ４に共通接続されている。
【００８１】
次に，第３のセンスアンプ１０１の内部の接続内容を説明する。Ｐトランジスタ１０２のソースは，電源に接続され，ドレインは，ノードＮ１０１に接続され，ゲートは，ノードＮ１０２に接続されている。そして，ノードＮ１０１には，Ｐトランジスタ１０３のソース，およびＰトランジスタ１０４のソースが共通接続されている。Ｐトランジスタ１０３のドレイン，Ｎトランジスタ１０５のドレイン，ゲート，およびＮトランジスタ１０６のゲートは，ノードＮ１０２に共通接続されている。Ｎトランジスタ１０５のソース，およびＮトランジスタ１０６のソースは，グランドに共通接続されている。そして，Ｐトランジスタ１０４のドレイン，およびＮトランジスタ１０６のドレインは，ノードＮ５に共通接続されている。
【００８２】
そして，ノードＮ５には，インバータ２４１，およびインバータ２４３が順次接続されている。そして，インバータ２４３の出力には，所定の回路（図示せず。）が接続され，かかる回路に対して出力信号ＯＵＴが供給されることになる。
【００８３】
以上の構成を有する第４の実施の形態にかかる入力回路７１の動作について説明する。
【００８４】
入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域において，入力信号ＩＮがＬレベルであり，入力信号ＩＮＮがＨレベルである場合，第１のセンスアンプ８１の出力ノードであるノードＮ３の電圧（Ｖａ１）は，第２のセンスアンプ９１の出力ノードであるノードＮ４の電圧（Ｖａ２）よりも低くなる。そのため第３のセンスアンプ１０１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｌレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｌレベルとなる。
【００８５】
そして，第２のセンスアンプ９１は，本発明に特徴的なＮトランジスタ９７を備えている。このＮトランジスタ９７は，ノードＮ４の電圧（Ｖａ２）が上昇するとオン状態が強まるため，Ｎトランジスタ９７を有しない従来の入力回路２０１と比較して，ノードＮ４の電圧（Ｖａ２）は低くなる。
【００８６】
一方，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域において，入力信号ＩＮがＨレベルであり，入力信号ＩＮＮがＬレベルである場合，第２のセンスアンプ９１の出力ノードであるノードＮ４の電圧（Ｖａ２）は，第１のセンスアンプ８１の出力ノードであるノードＮ３の電圧（Ｖａ１）よりも低くなる。このため第３のセンスアンプ１０１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｈレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｈレベルとなる。
【００８７】
そして，第１のセンスアンプ８１は，本発明に特徴的なＮトランジスタ８７を備えている。このＮトランジスタ８７は，ノードＮ３の電圧（Ｖａ１）が上昇するとオン状態が強まるため，Ｎトランジスタ８７を有しない従来の入力回路２０１と比較して，ノードＮ３の電圧（Ｖａ１）は低くなる。
【００８８】
以上，説明したように，本発明の第４の実施の形態にかかる入力回路７１によれば，第１のセンスアンプ８１に備えられたＮトランジスタ８７によって，ノードＮ３がＨレベルにあるときの電圧を低く抑えることが可能となり，また，第２のセンスアンプ９１に備えられたＮトランジスタ９７によって，ノードＮ４がＨレベルにあるときの電圧を低く抑えることが可能となる。したがって，第１，２，３の実施の形態にかかる入力回路１，３１，５１と同様に，入力信号ＩＮ，ＩＮＮの電圧変動の周波数が高い場合であっても，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の最初の変動に対するノードＮ３のピーク電圧値とノードＮ４のピーク電圧値とに十分な差を生じさせることが可能となる。これによって，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）が例えば数百ＭＨｚ以上の高い周波数で切り替わる場合であっても，入力信号ＩＮ，ＩＮＮの最初の電圧変動を確実に出力信号ＯＵＴとして出力することが可能となる。なお，第１のセンスアンプ８１，および第２のセンスアンプ９１は，Ｎ型センスアンプであるために，第１，２，３の実施の形態にかかる入力回路１，３１，５１と比較して，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）が電源電圧近傍で変動する場合であっても，かかる入力信号ＩＮ，ＩＮＮの電圧変動を確実に受信することが可能となる。
【００８９】
ところで，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）が変動すると，これに応じてノードＮ３，Ｎ４の電圧（Ｖａ１，Ｖａ２）が変動し，さらにノードＮ５の電圧（Ｖａ３）が変動する。ここで，ノードＮ５の電圧（Ｖａ３）が上昇すると，第３のセンスアンプ１０１内部のノードＮ１０２の電圧が低下する。そして，このノードＮ１０２にゲートが接続されているＰトランジスタ１０２のオン状態が強まり，ノードＮ５の電圧（Ｖａ３）は，より上昇することになる。逆に，ノードＮ５の電圧（Ｖａ３）が低下すると，Ｐトランジスタ１０２のオン状態が弱まり，ノードＮ５の電圧（Ｖａ３）は，より低下することになる。
【００９０】
すなわち，本発明の第４の実施の形態にかかる入力回路７１によれば，第３のセンスアンプ１０１に備えられたＰトランジスタ１０２のゲート電圧は，ノードＮ５の電圧（Ｖａ３）に応じて制御されるように構成されているために，ノードＮ５における電圧振幅は拡大され，かかるノードＮ５に接続されているインバータ２４１の応答特性が向上することになる。したがって，第４の実施の形態にかかる入力回路７１によれば，周波数の高い入力信号ＩＮ，ＩＮＮを確実に増幅し，接続される所定の回路（図示せず。）に対して出力信号ＯＵＴを安定的に供給することが可能となる。
【００９１】
（第５の実施の形態）
第５実施の形態にかかる入力回路１１１は，図８に示すように，従来の入力回路２０１に対して第１のセンスアンプ２１１が第１の差動増幅回路としての第１のセンスアンプ１２１に変更され，第２のセンスアンプ２２１が第２の差動増幅回路としての第２のセンスアンプ１３１に変更され，さらに，第１の電圧調整手段としてのＰトランジスタ１１２，および第２の電圧調整手段としてのＰトランジスタ１１３が追加された構成を有している。
【００９２】
そして，第１のセンスアンプ１２１は，第４の実施の形態にかかる入力回路７１における第１のセンスアンプ８１に対してＮトランジスタ８７が省略された構成を有するものである。また，第２のセンスアンプ１３１は，第４の実施の形態にかかる入力回路７１における第２のセンスアンプ９１に対してＮトランジスタ９７が省略された構成を有するものである。
【００９３】
次に，第５の実施の形態にかかる入力回路１１１の各構成要素の接続内容を説明する。入力回路１１１の外部からの入力信号ＩＮの入力ポイントであるノードＮ１には，第１のセンスアンプ１２１に属するＮトランジスタ８３のゲート，および第２のセンスアンプ１３１に属するＮトランジスタ９４のゲートが接続されている。一方，入力回路１１１の外部からの入力信号ＩＮＮの入力ポイントであるノードＮ２には，第１のセンスアンプ１２１に属するＮトランジスタ８４のゲート，および第２のセンスアンプ１３１に属するＮトランジスタ９３のゲートが接続されている。
【００９４】
ここで，第１のセンスアンプ１２１の内部の接続内容を説明する。Ｎトランジスタ８２のソースは，グランドに接続され，ドレインは，ノードＮ８１に接続され，ゲートは電源に接続されている。そして，ノードＮ８１には，Ｎトランジスタ８３のソース，およびＮトランジスタ８４のソースが共通接続されている。Ｎトランジスタ８３のドレイン，Ｐトランジスタ８５のドレイン，ゲート，およびＰトランジスタ８６のゲートは，ノードＮ８２に共通接続されている。Ｐトランジスタ８５のソース，およびＰトランジスタ８６のソースは，電源に共通接続されている。そして，Ｎトランジスタ８４のドレイン，およびＰトランジスタ８６のドレインは，ノードＮ３に共通接続されている。
【００９５】
次に，第２のセンスアンプ１３１の内部の接続内容を説明する。Ｎトランジスタ９２のソースは，グランドに接続され，ドレインは，ノードＮ９１に接続され，ゲートは電源に接続されている。そして，ノードＮ９１には，Ｎトランジスタ９３のソース，およびＮトランジスタ９４のソースが共通接続されている。Ｎトランジスタ９３のドレイン，Ｐトランジスタ９５のドレイン，ゲート，およびＰトランジスタ９６のゲートは，ノードＮ９２に共通接続されている。Ｐトランジスタ９５のソース，およびＰトランジスタ９６のソースは，電源に共通接続されている。そして，Ｎトランジスタ９４のドレイン，およびＰトランジスタ９６のドレインは，ノードＮ４に共通接続されている。
【００９６】
そして，第１のセンスアンプ１２１の出力ノードであるノードＮ３には，本発明に特徴的なＰトランジスタ１１２のドレイン，ゲートが接続されている。一方，第２のセンスアンプ１３１の出力ノードであるノードＮ４には，本発明に特徴的なＰトランジスタ１１３のドレイン，ゲートが接続されている。また，Ｐトランジスタ１１２およびＰトランジスタ１１３のソースは，ともに電源に接続されている。
【００９７】
なお，第３のセンスアンプ２３１は，従来の入力回路２０１と同様に，ノードＮ３，Ｎ４，Ｎ５に接続されている。さらにノードＮ５には，インバータ２４１，およびインバータ２４３が順次接続されている。そして，インバータ２４３の出力には，所定の回路（図示せず。）が接続され，かかる回路に対して出力信号ＯＵＴが供給されることになる。
【００９８】
以上の構成を有する第５の実施の形態にかかる入力回路１１１の動作について説明する。
【００９９】
まず，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域において，入力信号ＩＮがＬレベルであり，入力信号ＩＮＮがＨレベルである場合，第１のセンスアンプ１２１の出力ノードであるノードＮ３の電圧（Ｖａ１）は，第２のセンスアンプ１３１の出力ノードであるノードＮ４の電圧（Ｖａ２）よりも低くなる。そのため第３のセンスアンプ２３１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｌレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｌレベルとなる。
【０１００】
そして，本発明に特徴的なＰトランジスタ１１２は，ノードＮ３の電圧（Ｖａ１）が低下するとオン状態が強まり，Ｐトランジスタ１１２を有しない従来の入力回路２０１と比較してノードＮ３の電圧（Ｖａ１）は高くなる。
【０１０１】
一方，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）に変動がない時間領域において，入力信号ＩＮがＨレベルであり，入力信号ＩＮＮがＬレベルである場合，第２のセンスアンプ１３１の出力ノードであるノードＮ４の電圧（Ｖａ２）は，第１のセンスアンプ１２１の出力ノードであるノードＮ３の電圧（Ｖａ１）よりも低くなる。そのため第３のセンスアンプ２３１の出力ノードであるノードＮ５の電圧（Ｖａ３）は，Ｈレベルとなり，インバータ２４１，２４３を介して出力される出力信号ＯＵＴは，Ｈレベルとなる。
【０１０２】
そして，本発明に特徴的なＰトランジスタ１１３は，ノードＮ４の電圧（Ｖａ２）が低下するとオン状態が強まり，Ｐトランジスタ１１３を有しない従来の入力回路２０１と比較してノードＮ４の電圧（Ｖａ２）は高くなる。
【０１０３】
以上，説明したように，本発明の第５の実施の形態にかかる入力回路１１１によれば，ノードＮ３に接続されたＰトランジスタ１１２によって，ノードＮ３がＬレベルにあるときの電圧値を上昇させ，また，ノードＮ４に接続されたＰトランジスタ１１３によって，ノードＮ４がＬレベルにあるときの電圧値を上昇させることが可能となる。したがって，第１，２，３，４の実施の形態にかかる入力回路１，３１，５１，７１と同様に，入力信号ＩＮ，ＩＮＮの電圧変動の周波数が高い場合であっても，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）の最初の変動に対するノードＮ３のピーク電圧値とノードＮ４のピーク電圧値とに十分な差を生じさせることが可能となる。これによって，入力信号ＩＮ，ＩＮＮの電圧（Ｖｉ１，Ｖｉ２）が例えば数百ＭＨｚ以上の高い周波数で切り替わる場合であっても，入力信号ＩＮ，ＩＮＮの最初の電圧変動を確実に出力信号ＯＵＴとして出力することが可能となる。なお，第１のセンスアンプ１２１，および第２のセンスアンプ１３１は，Ｎ型センスアンプであるために，第４の実施の形態にかかる入力回路７１と同様に，入力信号ＩＮ，ＩＮＮの電圧が高く，電源電圧に近い場合であっても，かかる入力信号ＩＮ，ＩＮＮの電圧変動を確実に受信することが可能となる。
【０１０４】
さらに，入力回路１１１における第１，２，３のセンスアンプ１２１，１３１，２３１は，全て略同一の回路を有するＮ型センスアンプで構成されているために，例えば，入力回路１１１を半導体基板上に形成する場合，製造上の効率化が図られ，結果的にスループットが向上することになる。
【０１０５】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１０６】
例えば，第１の実施の形態にかかる入力回路１において，第１のセンスアンプ１１に備えられたＰトランジスタ１２のソース，および第２のセンスアンプ２１に備えられたＰトランジスタ２２のソースを電源に接続するようにしてもよい。
【０１０７】
また，第４の実施の形態にかかる入力回路７１において，第１のセンスアンプ８１に備えられたＮトランジスタ８７のソース，および第２のセンスアンプ９１に備えられたＮトランジスタ９７のソースをグランドに接続するようにしてもよい。
【０１０８】
【発明の効果】
以上説明したように，本発明にかかる入力回路によれば，第１の入力信号の電圧および第２の入力信号の電圧が高速に変動する場合であっても，入力回路に接続された所定の回路に対して安定した第３の増幅信号を供給することが可能となる。
【０１０９】
さらに，請求項６，７によれば，第３の増幅信号の電圧の振幅を拡大できるため，例えば，この第３の増幅信号をインバータゲート等の所定の回路に入力する場合，回路の動作の応答速度を向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる入力回路の回路図である。
【図２】図１の入力回路の動作を示す波形図である。
【図３】本発明の第２の実施の形態にかかる入力回路の回路図である。
【図４】図３の入力回路の動作を示す波形図である。
【図５】本発明の第３の実施の形態にかかる入力回路の回路図である。
【図６】図５の入力回路の動作を示す波形図である。
【図７】本発明の第４の実施の形態にかかる入力回路の回路図である。
【図８】本発明の第５の実施の形態にかかる入力回路の回路図である。
【図９】従来の入力回路の回路図である。
【図１０】図９の入力回路の動作を示す波形図である。
【符号の説明】
１    入力回路
１１    第１のセンスアンプ
２１    第２のセンスアンプ
２３１    第３のセンスアンプ
ＩＮ，ＩＮＮ    入力信号
Ｎ３，Ｎ４    ノード
ＯＵＴ    出力信号
【図１】
0003919138.tif 000002
【図２】
0003919138.tif 000003
【図３】
0003919138.tif 000004
【図４】
0003919138.tif 000005
【図５】
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【図６】
0003919138.tif 000007
【図７】
0003919138.tif 000008
【図８】
0003919138.tif 000009
【図９】
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【図１０】
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