(57)【特許請求の範囲】
【請求項１】
複数の外部入力信号と内部で発生される複数のトリガ信号の選択と論理の反転/非反転の選択を１つのレジスタの設定により行う入力選択ブロックを複数と、上記レジスタと異なるレジスタの設定により上記複数の入力選択ブロックの出力の論理積又は論理和を選択して出力する演算ブロックと、上記各レジスタと異なるレジスタの設定により上記演算ブロックからの出力を遅延させるタイマブロック及び上記各レジスタと異なるレジスタの設定により上記タイマブロックからの出力を反転して出力する出力選択ブロックとを有する基本構造ブロックを複数有し、
上記基本構造ブロックは、前記入力選択ブロックに外部入力信号として画像形成装置の電源を投入することを示す各種情報が入力したとき、画像形成装置の電源を制御することを特徴とするプログラマブルシーケンサ内蔵ＡＳＩＣ。
【請求項２】
上記基本構造ブロックは、前記入力選択ブロックに外部入力信号としてネットワークからの情報を入力したとき、画像形成装置の電源を制御する請求項１記載のプログラマブルシーケンサ内蔵ＡＳＩＣ。
【請求項３】
上記基本構造ブロックは、前記入力選択ブロックに外部入力信号として通信における特定のパケットの受信を示すトリガ信号を入力したとき、画像形成装置の電源を制御する請求項１又は２記載のプログラマブルシーケンサ内蔵ＡＳＩＣ。
【請求項４】
請求項１，２又は３記載のプログラマブルシーケンサ内蔵ＡＳＩＣにより省電力モードへの移行と省電力モードからの復帰シーケンスをコントロールする画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複写機やプリンタ及びそれらの複合機等において省電力モードの電源制御をするプログラマブルシーケンサ内蔵ＡＳＩＣ及び画像形成装置に関するものである。
【０００２】
【従来の技術】
近年、複写機やプリンタ及びそれらの複合機は、環境問題への注目度が高まるなかで、これらの機器に対する省電力化の要望が強いため、その構成や使用頻度及び時刻などにより多種多様な電源管理を行っている。この電源管理を行うときに、機器の構成に応じて電源の種類や管理方法が変わるため、ソフトウェアによる電源のオン／オフ制御を行うのが一般的である。すなわち、ソフトウェアならば機器の仕様に応じて変更／修正が容易であるためである。このようにソフトウェアによる制御ができない場合、例えばＣＰＵ自体の電源を切断するようなレベルの電源制御は、電源の切断はソフトウェアで行えるが、電源の復帰はハードウェアによって行う必要がある。また、プログラマブルシーケンサはソフトウェア実行が一般的で、ＣＰＵなしの場合は特定の動作に限定されるものであった。
【０００３】
【発明が解決しようとする課題】
高度な省電力モードにおいてはＣＰＵも電源を切断するために、電源を復帰させるためにはハードウェアによって行う必要がある。しかしながら機器の構成により制御する電源の数や制御方法が異なるために、機器に合わせて、その都度設計する必要がある。また、この方法では設計に不具合があったり制御方法の修正があった場合に、ハードウェアの設計からやり直す必要があった。
【０００４】
この発明は係る短所を改善し、プログラマブルな制御回路を内部に構成することにより、ソフトウェアの介在なしに電源制御を可能とすることができるプログラマブルシーケンサ内蔵ＡＳＩＣ及びそれを使用した画像形成装置を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】
この発明に係るプログラマブルシーケンサ内蔵ＡＳＩＣは、複数の外部入力信号と内部で発生される複数のトリガ信号の選択と論理の反転/非反転の選択を１つのレジスタの設定により行う入力選択ブロックを複数と、上記レジスタと異なるレジスタの設定により上記複数の入力選択ブロックの出力の論理積又は論理和を選択して出力する演算ブロックと、上記各レジスタと異なるレジスタの設定により上記演算ブロックからの出力を遅延させるタイマブロック及び上記各レジスタと異なるレジスタの設定により上記タイマブロックからの出力を反転して出力する出力選択ブロックとを有する基本構造ブロックを複数有し、上記基本構造ブロックは、前記入力選択ブロックに外部入力信号として画像形成装置の電源を投入することを示す各種情報が入力したとき、画像形成装置の電源を制御することを特徴とする。
【０００６】
上記基本構造ブロックは、前記入力選択ブロックに外部入力信号としてネットワークからの情報を入力したとき、画像形成装置の電源を制御する。
【０００７】
また、上記基本構造ブロックは、前記入力選択ブロックに外部入力信号として通信における特定のパケットの受信を示すトリガ信号を入力したとき、画像形成装置の電源を制御する。
【０００８】
この発明に係る画像形成装置は、上記プログラマブルシーケンサ内蔵ＡＳＩＣによりことを特徴とする。
【０００９】
【発明の実施の形態】
この発明の複写機は電源をコントロールするＡＳＩＣを有する。ＡＳＩＣは、複数の外部入力信号と、内部で発生される複数のトリガ信号及びソフトウェアによって制御可能なレジスタからの入力を持ち、ソフトウェアによるレジスタへの設定内容にしたがって動作する複数の基本構造ブロックを有し、ソフトウェアによる制御を必要とせずに決められた動作を実行して複写機の省電力モードへの移行と省電力モードからの復帰シーケンスをコントロールする
【００１０】
【実施例】
図１はこの発明の一実施例のプログラマブルシーケンサ内蔵ＡＳＩＣの構成を示すブロック図である。ＡＳＩＣ１は複写機等の画像形成装置の電源をコントロールし、省電力モードへの移行と省電力モードからの復帰シーケンスをコントロールするものであり、３個の基本構造ブロック２ａ，２ｂ，２ｃを有する。
【００１１】
各基本構造ブロック２は、図２の構成図に示すように、ブロックＡとブロックＢとブロックＣとブロックＤを有する。この基本構造ブロック２のブロックＡは入力選択ブロックであり、ＡＳＩＣの外部信号あるいは内部信号とレジスタによる設定値の選択と論理の反転/非反転の選択をする。この入力選択ブロックＡを４つ配置する。なお、入力選択ブロックＡについては外部信号や内部信号数に応じて、４つ以上でも以下でも構わない。入力選択ブロックＡで選択できる信号も状況に応じて設計者が任意に変更して構わない。図１では、外部信号入力EXT-INを３つ、内部信号としてはシーケンサブロックの出力OUTとレジスタ出力regを想定して記載している。レジスタ設定により入力選択ブロックＡの入力信号を選択する。同時に、選択した信号を論理反転するかしないかを設定する。これにより入力選択ブロックＡからブロックＢに対して信号が入力される。ブロックＢは演算ブロックであり、入力選択ブロックＡ１〜Ａ４からの信号の論理積または論理和を選択する。すなわち、レジスタ設定により、４つの入力選択ブロックＡ１〜Ａ４からの信号の論理和ORと論理積ANDを選択する。ブロックＣはタイマブロックであり、演算ブロックＢからの信号の立ち上り若しくは立ち下がりを検出してディレイタイマによる遅延を加え、出力信号を発生／ラッチする機能を有する。演算ブロックＢからの信号の立ち上り／立ち下がりを検出すると、ディレイタイマが動作を開始する。カウントが終了した時点でブロックＤに対し信号を出力する。立ち上り／立ち下がりの選択はレジスタ設定にて行う。また、ディレイタイマのリセット（初期化）は、ＡＳＩＣ外部信号とＡＳＩＣ内部信号とレジスタ出力のいずれかを選択できる。また、出力は正論理のみとする。ブロックＤは出力選択ブロックであり、出力信号の正論理／負論理を選択するものであり、レジスタの設定内容に応じてブロックＣからの出力を反転／反転して出力端子からブロック外部に出力する。
【００１２】
上記各ブロックＡ〜Ｄの設定／選択は全てソフトウェアからのレジスタ設定で行う。このため、ＡＳＩＣ１の電源が切断されたり、ＡＳＩＣ１自身がリセットされない限りはシーケンサとしての機能を失うことはない。ＡＳＩＣ１内部の基本構造ブロック２は複雑な制御を行う場合には数を増やせば良い。
【００１３】
この基本構造ブロック２のレジスタ構成の一例を図３に示す。入力選択ブロックＡのレジスタ３〜６は、ＡＳＩＣ１であらかじめ決められた外部ピンEXT-IN１〜EXT-IN３からの入力とＡＳＩＣ１の出力信号OUT１〜OUT３とソフトウェアによる固定値のいずれかから１つを選択し、その値の反転／非反転を設定できる。このレジスタ３〜６は入力選択ブロックＡ毎に８ビットで構成され、基本構造ブロック１に４つ存在する。ＡＳＩＣ１内部の他の信号を使う場合は、このレジスタ３〜６に該当信号を追加するようにする。演算ブロックＢのレジスタ７は入力選択ブロックＡからの信号の論理和をとるか論理積をとるかの選択を行うため１ビットのレジスタを用いる。タイマブロックＣのレジスタ８はタイマカウント値を設定するレジスタと、カウンタをリセットするトリガ信号の選択及びカウント開始を入力信号の立ち上り／立ち下がりいずれで行うかを設定するレジスタを用いる。カウンタはカウントのベースクロックや必要最長カウント時間にもよるが１６〜３２ビットに収めるようにしている。トリガ信号の選択とトリガ選択は８ビットで構成されるレジスタで制御する。出力選択ブロックＤのレジスタ９は出力信号の論理選択のため１ビットのレジスタを用いる。ＡＳＩＣ１においては搭載する基本構造ブロック２の数に応じてこれらのレジスタを用意する。また、ＡＳＩＣ１の外部ピンへの入力設定によりレジスタへロードする初期値を変更できるようにしている。これは、ＡＳＩＣ１がリセット中に入力設定をチェックし、レジスタ初期値を変更している。
【００１４】
図１において、Ｖｄｄ１は電源スイッチに連動した一次電源、Ｖｄｄ２及びＶｄｄ３はソフトウェア／ＡＳＩＣ１によって制御される二次電源である。ＡＳＩＣ１には電源スイッチをオンにすることにより一次電源Ｖｄｄ１から電力を供給される。このとき二次電源Ｖｄｄ２は一次電源Ｖｄｄ１がオンになってから一定時間経過後にオンになり、二次電源Ｖｄｄ３は二次電源Ｖｄｄ２がオンになってから一定時間経過後にオンになる。ＣＰＵ／メモリ等を二次電源Ｖｄｄ２に接続することにより、ＡＳＩＣ１とごくわずかの周辺回路を残して電源をオフにすることができ、省エネルギー効果を高めることができる。
【００１５】
基本構成ブロック２ａでは、外部からの入力と入力選択ブロックＡのレジスタとの論理和をトリガにし、レジスタの初期値でトリガがかかるようにすれば良い。そして、ディレイタイマーのカウント終了後にOUT１の出力で二次電源Ｖｄｄ２への電源供給が始まるようにする。二次電源Ｖｄｄ３についてはOUT１の出力を入力にするか、二次電源Ｖｄｄ２のレベルを直接入力しても良い。１つのディレイカウンタでたりない場合は、図１に示すように２つの基本構成ブロック２ｂ，２ｃを直列にして使用しても良い。また、一次電源Ｖｄｄ１が供給され二次電源Ｖｄｄ２，Ｖｄｄ３がオフの状態で特定の操作、例えば操作パネルのスイッチを押すこととか、機器のカバーを開けるとかをトリガとして、二次電源Ｖｄｄ２，Ｖｄｄ３をオンにすることもできる。
【００１６】
また、ディレイカウンタはエッジ検出でラッチの機能も兼ね備えているので、特定の電源をオフにしたい場合、例えば二時電源Ｖｄｄ３だけをオフにしたい場合は、ソフトウェアが基本構成ブロック２ｂ，２ｃのディレイタイマをリセットすれば良い。また、再度オンにしたいときは、基本構成ブロック２ａ，２ｃの入力選択ブロックＡのレジスタ設定がトリガとなるようにする。
【００１７】
さらに、制御する電源の数の増減を見込んで基本構成ブロック２をＡＳＩＣ１に配置しておけば、機器の構成の変更のたびにＡＳＩＣ１の設計変更を行う必要性はなくなる。また、外部信号によって基本構成ブロック２の初期値を選択できるようにしておくことにより、一次電源Ｖｄｄ１を投入した時のパラメータや機器構成変更にも対応することができる。
【００１８】
図４は、ＡＳＩＣ１内部の他のモジュールからの信号をトリガとした場合を示す。ネットワークをはじめとする通信インターフェイス１０で信号やパケットの受信をトリガ信号として出力することにより、電源をオンにすることも可能になる。また、拡張外部入力ブロックのようなものを配置しておけば、基本構成ブロック２への入力を見かけ上増やすこともできる。
【００１９】
このように、ＡＳＩＣ１の内部に基本構成ブロック２を配置することにより、プログラマブルな制御回路を簡単に構成することができ、機器の省電力化を進めることが容易になる。また、プログラマブルのため機器の設計変更があってもＡＳＩＣ１への影響は発生しにくく、多機種へＡＳＩＣ１を流用することができ、開発コストや期間の短縮をすることができる。
【００２０】
【発明の効果】
この発明は以上説明したように、システムに応じてＡＳＩＣをはじめとするハードウェアの再設計を行うことなく、ソフトウェアもしくはＡＳＩＣへの初期入力設定により異なる電源シーケンスに対応できるようになり、開発コストや期間の削減と省電力化の促進を図ることができる。
【００２１】
また、ＡＳＩＣを除くすべての電源を切断することが可能となり、より省電力効果を高めることができる。さらに、プログラマブルなため、機器の構成や制御方法の変更があっても、ソフトウェアの変更によって制御回路の変更が可能であり、ハードウェアを作り変える頻度を減らすことができる。
【図面の簡単な説明】
【図１】この発明の実施例の構成を示すブロック図である。
【図２】上記実施例の基本構造ブロックの構成図である。
【図３】レジスタの構成図である。
【図４】他の実施例の構成を示すブロック図である。
【符号の説明】
１；ＡＳＩＣ、２；基本構造ブロック、３〜９；レジスタ。
【図１】
0003895120.tif 000002
【図２】
0003895120.tif 000003
【図３】
0003895120.tif 000004
【図４】
0003895120.tif 000005