(57)【特許請求の範囲】
【請求項１】
外部からの同期クロック信号に同期して動作可能な半導体記憶装置において、
オートリフレッシュモードのエントリーを指示するコマンド入力があった後、前記同期クロック信号を半導体記憶装置に取り込むかどうかを指示するクロック信号が所定のレベル変化をした場合にセルフリフレッシュモードをエントリーする回路を
具備することを特徴とする半導体記憶装置。
【請求項２】
外部からの同期クロック信号に同期して動作可能な半導体記憶装置において、
オートリフレッシュモードのエントリーを指示するコマンド入力があった後の一定期間内でセルフリフレッシュモードをキャンセルする信号を検出しない場合にセルフリフレッシュモードをエントリーする回路を具備し、
前記一定期間は、前記同期クロック信号を半導体記憶装置に取り込むかどうかを指示するクロック信号が所定のレベル変化をした時点から計数されることを特徴とする半導体記憶装置。
【請求項３】
外部からの同期クロック信号に同期して動作可能な半導体記憶装置において、
オートリフレッシュモードのエントリーを指示するコマンド入力があった後の一定期間内で前記同期クロック信号が所定のレベルに固定されている場合にセルフリフレッシュモードをエントリーする回路を
具備することを特徴とする半導体記憶装置。
【請求項４】
前記一定期間は、前記オートリフレッシュモードのエントリーを指示するコマンド入力があった時点から計数されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記一定期間は、前記オートリフレッシュモードのエントリーを指示するコマンド入力があった後、前記同期クロック信号が所定のレベルに固定された時点から計数されることを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、より詳細には外部クロックに同期して動作可能な同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  ＲａｎｄｏｍＡｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＤＲＡＭ）デバイスに関する。より特定すれば、本発明はＳＤＲＡＭデバイスのリフレッシュに関する。
【０００２】
【従来の技術】
現在までに、ＳＲＡＭやＤＲＡＭなど種々の半導体記憶装置が提案されている。これらの半導体記憶装置は用途等で使い分けられるが、最近では、アプリケーションやシステムの構成により、大量のＤＲＡＭを使うようになってきた。このような状況下において、極めて高速な外部クロックに同期して動作できるＳＤＲＡＭが特に注目されている。
【０００３】
ＳＤＲＡＭも汎用のＤＲＡＭと同様にリフレッシュ動作を必要とする。最近のＤＲＡＭでは、オートリフレッシュモードやセルフリフレッシュモード等の複数のリフレッシュモードを具備している。オートリフレッシュモードでは外部クロックや外部アドレスを必要とするが、セルフリフレッシュモードではこれらを必要としない。セルフリフレッシュモードはシステム待機時に外部信号を全く必要とせずにデータを保持することができる。
【０００４】
汎用のＤＲＡＭでのリフレッシュモードの選択は、／ＣＡＳ（コラムアドレスストローブ信号）や／ＲＡＳ（ローアドレスストローブ信号）等の所定の信号を所定のタイミングで制御することで行われている（コマンドエントリー）。例えば、ＣＡＳビフォーＲＡＳでオートリフレッシュモードをエントリーでき、このサイクル後、／ＣＡＳ信号を所定時間（例えば１００μｓ）だけ所定レベルに保持することで、セルフリフレッシュモードをエントリーできる。なお、記号”／”はローアクティブを示す。
【０００５】
ＳＤＲＡＭでは例えば、ＳＤＲＡＭへの同期クロック信号ＣＬＫを取り込むか取り込まないかの選択をするためのクロックイネーブル信号ＣＫＥ、チップ選択信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、書き込みイネーブル信号／ＷＥを制御してオートリフレッシュモードやセルフリフレッシュモードをエントリーできる。例えば、クロックイネーブル信号ＣＫＥが２サイクル連続してハイ（Ｈ）であり、この時／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ（ロー）で／ＷＥ＝Ｈの状態でオートリフレッシュモードをエントリーでき、クロックイネーブル信号ＣＫＥがＨからＬに変化した時点で／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ、で／ＷＥ＝Ｈの場合にはセルフリフレッシュモードをエントリーできる。ＳＤＲＡＭでは、クロックに同期したコマンドを入力することにより、セルフリフレッシュモードに入ればいつでも外部よりのコントロールを停止できる。なお、コマンドの解読は、ＳＤＲＡＭ内部に設けられたコマンドデコーダで行う。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＳＤＲＡＭにおけるセルフリフレッシュのエントリーには以下の問題点がある。
通常、コンピュータや周辺機器などのシステムでは、複数のＳＤＲＡＭを１つのグループにまとめて用いる。このグループをチップセットという。上述した信号のうちチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥチップセットは、チップセット内の各ＳＤＲＡＭ毎に生成される。これに対し、ＳＤＲＡＭへの同期クロック信号ＣＬＫを取り込むか取り込まないかの選択をするためのクロックイネーブル信号ＣＫＥは、チップセット内のＳＤＲＡＭに共通に用いられる。従って、他の信号に比べ、クロックイネーブル信号ＣＫＥの負荷は非常に重いものである。この負荷の相違に起因して、タイミングのずれが発生する。すなわち、クロックイネーブル信号ＣＫＥは他の信号に遅れて変化する。このタイミングのずれがコマンドエントリー、特にセルフリフレッシュのエントリーに影響を与える。クロック同期で同期するＳＤＲＡＭでは、このタイミングのずれによりセルフリフレッシュエントリーのコマンド（例えば、上述したように、クロックイネーブル信号ＣＫＥがＨからＬに変化した時点で、／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ、で／ＷＥ＝Ｈの場合）を認識することができない。換言すれば、ＳＤＲＡＭではセルフリフレッシュモードのコマンドエントリーが定義されているにもかかわらず、チップセットのように複数のＳＤＲＡＭをまとめて用いるような場合には、セルフリフレッシュモードを設定することができない。
【０００７】
したがって、本発明は上記従来の問題点を解決し、セルフリフレッシュモードのエントリーを確実に行える半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、外部からの同期クロック信号（ＣＬＫ）に同期して動作可能な半導体記憶装置において、オートリフレッシュモードのエントリーを指示するコマンド入力があった後、前記同期クロック信号を半導体記憶装置に取り込むかどうかを指示するクロック信号が所定のレベル変化をした場合にセルフリフレッシュモードをエントリーする回路を具備することを特徴とする。請求項１に記載の発明は、後述する第１の実施の態様に相当する。
【００１０】
請求項２に記載の発明は、外部からの同期クロック信号に同期して動作可能な半導体記憶装置において、オートリフレッシュモードのエントリーを指示するコマンド入力があった後の一定期間内でセルフリフレッシュモードをキャンセルする信号を検出しない場合にセルフリフレッシュモードをエントリーする回路を具備し、前記一定期間は、前記同期クロック信号を半導体記憶装置に取り込むかどうかを指示するクロック信号が所定のレベル変化をした時点から計数されることを特徴とする。請求項２に記載の発明は、例えば後述する第２の実施の態様に相当する。
【００１１】
請求項３に記載の発明は、外部からの同期クロック信号に同期して動作可能な半導体記憶装置において、オートリフレッシュモードのエントリーを指示するコマンド入力があった後の一定期間内で前記同期クロック信号が所定のレベルに固定されている場合にセルフリフレッシュモードをエントリーする回路を具備することを特徴とする。請求項３に記載の発明は、例えば第３及び第４の実施の態様に相当する。
【００１２】
請求項４に記載の発明は、請求項３において、前記一定期間は、前記所定のコマンド入力があった時点から計数されることを特徴とする。請求項４に記載の発明は、例えば第１及び第３の実施の態様に相当する。
【００１３】
請求項５に記載の発明は、請求項３において、前記一定期間は、前記所定のコマンド入力があった後、前記同期クロック信号が所定のレベルに固定された時点から計数されることを特徴とする。請求項６に記載の発明は、例えば第４の実施の態様に相当する。
【００１５】
【発明の実施の形態】
本発明は、ＳＤＲＡＭではクロック同期なのである状態を一定期間保持すると当初のモードとは別のモードに入るような動作を全く想定していなかったし、またその必要性も全くなかった状況において、敢て所定の信号を一定時間保持して所定の状態を保持することで、当初のモード（オートリフレッシュモード）から別のモード（セルフリフレッシュモード）に移行させることを１つの特徴とする。具体的には、クロックＣＫＥ信号が有効となる期間を他の信号より長く設定するか、又はＣＫＥ信号を使用せずに他の信号を制御する、例えばクロック信号ＣＬＫを止める等を行う。
【００１６】
以下、本発明の実施の形態について説明する。
図１は、本発明の実施の形態によるＳＤＲＡＭデバイスの全体構成を示すブロック図である。ＳＤＲＡＭデバイス１０は複数のバンク１１（ＢＡＮＫ−０）、１２（ＢＡＮＫ−１）を有する。図１では便宜上２つのバンクを示しているが、実際はこれ以上のバンク（例えば４つのバンク）を具備している。なお、説明の都合上、ＳＤＲＡＭデバイス１０は２つのバンク１１、１２を有しているものとする。
【００１７】
各バンク１１、１２はＤＲＡＭコアであり、同一構成である。図１はバンク１１の詳細を示している。バンク１１は内部回路用制御信号発生器１１ａ、セルフリフレッシュコントローラ１１ｂ、ロー（行）関連コントローラ１１ｃ、ＤＲＡＭコア１１ｄ及びコラム（列）関連コントローラ１１ｅを有する。これらのバンク１１の各部の詳細は後述する。
【００１８】
更に、ＳＤＲＡＭデバイス１０はクロックバッファ１３、コマンドデコーダ１４、アドレスバッファ／デコーダ１５、Ｉ／Ｏデータバッファ／デコーダ１６、制御信号ラッチ回路１７、１８、モードレジスタ１９及びコラムアドレスカウンタ２０、２１を有する。
クロックバッファ１３は、同期用に外部から供給されるクロック信号ＣＬＫと、ＳＤＲＡＭデバイス１０にクロック信号ＣＬＫを取り込むべきかどうかのクロックイネーブル信号ＣＫＥを受け取る。クロックイネーブル信号ＣＫＥがオンのとき、クロック信号ＣＬＫはＳＤＲＡＭデバイス１０の各ブロックに供給される。更に、クロックイネーブル信号ＣＫＥはクロックバッファ１３から読み出され、ブロック１４、１５及び１６に供給される。
【００１９】
コマンドデコーダ１４はチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、及びライトイネーブル信号／ＷＥをデコードし、これらから種々の制御信号を生成する。そして、制御信号は制御信号ラッチ回路１７、１８及びモードレジスタ１９に与えられる。
図２（Ａ）は、コマンドデコーダ１４の動作を示す図である。例えば、オートリフレッシュモードのエントリーを指示するコマンドは、次の通り定義される。
【００２０】
（１）クロックイネーブル信号ＣＫＥが前回のサイクルｎ−１と今回のサイクルｎで連続してＨ（ハイ）；
（２）／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ；
（３）／ＷＥ＝Ｈ。
セルフリフレッシュモードのエントリーを指示するコマンドは、次の通り定義される。
【００２１】
（１）クロックイネーブル信号ＣＫＥがサイクルｎ−１でＨであり、次のサイクルｎでＬに変化する；
（２）／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ；
（３）／ＷＥ＝Ｈ。
後述するように、コマンドデコーダ１４はセルフリフレッシュモードのエントリー及び解除のために、本発明固有の動作をする。
【００２２】
アドレスバッファ／デコーダ１５はアドレス信号Ａ０〜Ａ１１を一時記憶した後デコードし、デコードされた信号をモードレジスタ１９、バンク１１、１２、コラムアドレスカウンタ２０、２１に出力する。
Ｉ／Ｏデータバッファ／レジスタ１６はデータの入出力を制御するもので、図２（Ｂ）に示すように動作する。例えばデータ制御信号ＤＱＭＬ＝Ｌでサイクルｎ−１におけるクロックイネーブル信号ＣＫＥがＨの場合には、データＤＱ０〜ＤＱ３のうちのロー側バイトの書き込み／出力が活性化される。
【００２３】
制御信号ラッチ１７、１８はコマンドデコーダから信号／ＲＡＳ、／ＣＡＳ、／ＷＥを受け取り、これをバンク１１、１２に出力する。
モードレジスタ１９は、所定のデコードされたコマンド及びデコードされたアドレス信号を受け取り、バーストモード等の所定の動作モードをリセットする。バーストモードにおいて、所定数のデータビットが記憶され、選択されたメモリセルに書き込まれる。バーストモードを実現するために、モードレジスタ１９はコラムアドレスカウンタ２０、２１のカウント動作を制御する。コラムアドレスカウンタ２０、２１はデコードされたアドレス信号をカウントし、コラムアドレスを生成する。モードレジスタ１９によりバーストモードが指定された時には、コラムアドレスカウンタ２０、２１はコラムアドレスが間欠的に出力されるようにカウント動作を変更する。
【００２４】
前述したように、バンク１１は内部回路用制御信号発生器１１ａ、セルフリフレッシュコントローラ１１ｂ、ロー関連コントローラ１１ｃ、ＤＲＡＭコア１１ｄ及びコラム関連コントローラ１１ｅを有する。
ＤＲＡＭコア１１ｄは、マトリクス状に配列されたメモリセルのアレイと、センスアンプと、ワードデコーダとコラムデコーダとを有する。各メモリセルは、１つのトランジスタと１つのキャパシタからなる。センスアンプはメモリセルに接続されているビット線対にそれぞれ接続されている。ワードデコーダはメモリセルに接続されているワード線を駆動する。コラムデコーダはメモリセルのコラムを駆動するとともに、ビット線を対応するバスラインに接続する。
【００２５】
制御信号生成回路１１ａは、信号ＲＡＳ、ＣＡＳ、ＷＥから、ロー関連コントローラ１１ｃに与えるべき種々の制御信号を生成する。更に、制御信号生成回路１１ａは、セルフリフレッシュコマンドのエントリーがセルフリフレッシュコントローラ１１ｂで検出された時に、ロー関連コントローラ１１ｃ内のワードデコーダが必要とする制御信号が生成されるように、セルフリフレッシュコントローラ１１ｂで制御される。これについては、後で詳述する。
【００２６】
セルフリフレッシュコントローラ１１ｂは、後述するセルフリフレッシュのエントリーを検出し、ＳＤＲＡＭデバイス１０がセルフリフレッシュモードで動作するように制御信号生成回路１１ａを制御する。セルフリフレッシュコントローラ１１ｂの詳細については、後述する。
ロー関連コントローラ１１ｃは、プリデコーダ、ワードデコーダドライバ、及びセンスアンプドライバを含む。回路１１ａのプリデコーダは、アドレスバッファ／デコーダ１５からのローアドレスと制御信号発生回路１１ａからの対応する制御信号とを受け取り、プリデコードされたローアドレス信号を生成する。プリデコードされたローアドレス信号はＤＲＡＭコア１１ｄに供給される。ワードデコーダドライバは、制御信号発生回路１１ａから供給される対応する制御信号に従い、ＤＲＡＭコア１１ｄ内のワードデコーダを駆動する。ロー関連コントローラ１１ｃのセンスアンプドライバは、制御信号生成回路１１ａからの対応する制御信号に従い、ＤＲＡＭコア１１ｄ内のセンスアンプを駆動する。
【００２７】
コラム関連コントローラ１１ｅはプリデコーダと、Ｉ／Ｏデータセレクタとを有する。プリデコーダは、コラムアドレスカウンタ２０によって生成されたコラムアドレスから、ＤＲＡＭコア１１ｄ内のコラムデコーダに供給されるプリデコードされたコラムアドレス信号を生成する。プリデコードされたコラムアドレス信号は、ＤＲＡＭコア１１ｄ内のコラムデコーダに与えられる。コラム関連コントローラ１１ｅ内に設けられたＩ／Ｏデータセレクタは、コラムアドレスに従って、Ｉ／Ｏデータバッファ／デコーダ１６に出力すべき読み出しデータを選択し、選択されたメモリセル内に書き込むべき書き込むデータを選択する。
【００２８】
次に、ＳＤＲＡＭデバイス１０のセルフリフレッシュモードのエントリーは、次の通り実現される。
図３は、本発明の第１の実施の形態を示すタイミング図であり、図１に示すコマンドデコーダ１４の第１の動作を示す。図２（Ａ）に示すように、セルフリフレッシュモードのコマンドによるエントリーは、ＣＫＥn-1 ＝Ｈ、ＣＫＥn ＝Ｌ、／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。サイクルｎでは本来クロックイネーブル信号ＣＫＥはＬに変化しなければならないが、クロックイネーブル信号ＣＫＥは大きな負荷を駆動しなければならないため、サイクルｎではＬに変化せず、Ｈのままである。すなわち、サイクルｎではオートリフレッシュモードがエントリーされたことになる。コマンドデコーダ１４はオートリフレッシュモードがエントリーされると、内部のカウンタ又はタイマ等を駆動して所定の一定期間Ｔc1（例えば１００μｓ）を計測する。
【００２９】
この一定期間Ｔc1内にクロックイネーブル信号ＣＫＥがＨからＬに変化したことを検出すると、オートリフレッシュモードに代えてセルフリフレッシュモードをエントリーする。すなわち、クロックイネーブル信号ＣＫＥが他の信号と同期していなくても、一定期間Ｔc1の間にクロックイネーブル信号ＣＫＥがＬになったことが確認できれば、セルフリフレッシュモードに入る。なお、上記一定期間Ｔc1内に、後述するキャンセル信号がコマンドデコーダ１４によりデコードされると、セルフリフレッシュモードはエントリーされない。
【００３０】
以上の通り、従来技術ではセルフリフレッシュモードをエントリーすることができなかったが、上記の構成によればセルフリフレッシュモードをエントリーすることができる。なお、一定期間Ｔc1は任意に設定できるが、セルフリフレッシュモードを確実にエントリーできる期間であって、できるだけ短いことが好ましい。
【００３１】
図４は、本発明の第２の実施の形態を示すタイミング図であり、図１に示すコマンドデコーダ１４の第２の動作を示す。図３に示す第１の実施の形態と同様に、一旦オートリフレッシュモードがエントリーされるが、クロックイネーブル信号ＣＫＥがＬになった時点から一定期間Ｔc1（例えば１００μｓ）の計測を開始する点で第１の実施の形態とは異なる。クロックイネーブル信号ＣＫＥがＨからＬに変化した後一定期間Ｔc1の間Ｌレベルを保持したことを検出すると、オートリフレッシュモードに代えてセルフリフレッシュモードをエントリーする。なお、一定期間Ｔc1中Ｌを保持していることを検出する理由の１つは、スタンバイ状態の指示コマンドを区分するためである。また、上記一定期間Ｔc1内に、後述するキャンセル信号がコマンドデコーダ１４によりデコードされると、セルフリフレッシュモードはエントリーされない。本発明の第２の実施の形態によれば、上記第１の実施の形態と同様の効果が得られる。
【００３２】
図５は、本発明の第３の実施の形態を示すタイミング図であり、図１に示すコマンドデコーダ１４の第３の動作を示す。第３の実施の形態では、クロックイネーブル信号ＣＫＥがサイクルｎ−１の終わりでＨに変化しているが、これはクロックイネーブル信号ＣＫＥを用いないでオートリフレッシュモードに入るコマンドを意味している。このオートリフレッシュモードのコマンドエントリーがあってから一定期間Ｔc1（例えば１００μｓ）の計測を開始し、その間にクロック信号ＣＬＫがＨ又はＬに固定（図ではＬ固定）されている場合には、その間にキャンセル信号が入らない限りセルフリフレッシュモードがエントリーされる。本発明の第３の実施の形態によれば、上記第１の実施の形態と同様の効果が得られる。ただし、第３の実施の形態では、セルフリフレッシュモードにエントリーするためにクロックイネーブル信号ＣＫＥを使用しない。
【００３３】
図６は、本発明の第４の実施の形態を示すタイミング図であり、図１に示すコマンドデコーダ１４の第４の動作を示す。図５に示す第３の実施の形態と同様に、一旦オートリフレッシュモードがエントリーされるが、同期クロック信号ＣＬＫがＬになった時点で一定期間Ｔc1（例えば１００μｓ）の計測を開始する点で第３の実施の形態とは異なる。一定期間Ｔc1内にクロック信号ＣＬＫがＨ又はＬに固定（図ではＬ固定）されていることを検出すると、オートリフレッシュモードに代えてセルフリフレッシュモードをエントリーする。ただし、上記一定期間Ｔc1内に、後述するキャンセル信号がコマンドデコーダ１４によりデコードされると、セルフリフレッシュモードはエントリーされない。本発明の第４の実施の形態によれば、上記第１の実施の形態と同様の効果が得られる。
【００３４】
ここで、第１ないし第４の実施の形態において、セルフリフレッシュモードに入った場合には、外部から信号は実質的に全くＳＤＲＡＭに入力されない状況が考えられる。一方、セルフリフレッシュモードから抜けるためには、外部から何らかの信号を与える必要がある。このような外部の信号を受ける回路は一般に消費電流が多い。よって、同期クロック信号ＣＬＫとクロックイネーブル信号ＣＫＥのみを受け付け可能な状態に設定しておき、その他の信号を受ける回路をディスエーブル状態に設定しておけば、消費電流の削減になる。
【００３５】
また、上記第１ないし第４の実施の形態では、セルフリフレッシュモードのエントリーに関するものであるが、以下に説明する実施の形態はセルフリフレッシュモードから抜け出る方法に関する。
図７は、本発明の第５の実施の形態を示すタイミング図であり、図１に示すコマンドデコーダ１４の第５の動作を示す。図７に示す動作において、セルフリフレッシュモードのエントリーは、図５又は図６に示す方法、すなわち、クロックイネーブル信号ＣＫＥを使用しない方法、換言すれば一定期間内でクロック信号ＣＬＫが変化しないことを検出する方法である。セルフリフレッシュモードから抜け出るために、抜け出る時点よりも一定期間Ｔc2経過前にクロックイネーブル信号ＣＫＥをＨに設定して、同期クロック信号を受け付け可能状態にする。この状態で同期クロック信号ＣＬＫを供給すると動作を開始し、セルフリフレッシュモードから抜け出ることができる。
【００３６】
セルフリフレッシュモードのエントリーをクロックイネーブル信号ＣＫＥを用いて行った場合（図３又は図４に示す場合で、同期クロック信号ＣＬＫは供給され続けている）には、クロックイネーブル信号ＣＫＥをＨにすれば直ちにセルフリフレッシュモードから抜け出ることができる。また、クロックイネーブル信号ＣＫＥがＨのまま固定されている状況で同期クロック信号ＣＬＫの供給が停止したことでセルフリフレッシュモードにエントリーされた場合には、同期クロック信号ＣＬＫの供給を開始することでセルフリフレッシュモードから抜け出ることができる。なお、セルフリフレッシュモードを抜け出る時に、通常モードとの移行期間（マージン）として一定期間を取ることが好ましい。
【００３７】
なお、図２（Ａ）に示すように、セルフリフレッシュから抜け出るコマンドを用いてもよい。
上記本発明の第５の実施の形態は、一旦セルフリフレッシュモードに入った後にこれから抜け出る方法であった。これに対し、先に説明したキャンセル信号でセルフリフレッシュモードに実際に移行する前にキャンセルできるようにすることは、ユーザのニーズを幅広く満足させる１つの要因となる。以下、この場合の構成を本発明の第６の実施の形態として、図８を参照して説明する。
【００３８】
図８において、図３を参照して説明したように、オートリフレッシュモードのエントリーから所定の一定期間Ｔc1が経過する間にクロック信号がＬに変化した場合に、一定期間経過時にセルフリフレッシュモードにエントリーされる。よって、一定期間が経過する前に、キャンセルしたいタイミングよりも期間Ａだけ早くクロック信号ＣＬＫをＨとし、新たな任意のコマンド（定義されている以外のコマンド）をコマンドデコーダ１４に入力することで、セルフリフレッシュモードをキャンセルすることができる。図８に示す例では、新たなコマンドは／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝Ｌである。コマンドデコーダ１４は、この新たなコマンドをデコードすると、セルフリフレッシュモードをキャンセルし、各部をリセットする。
【００３９】
上記キャンセル条件は、セルフリフレッシュモードのエントリー時に同期クロック信号ＣＬＫを固定し、かつクロックイネーブル信号ＣＫＥをＨに固定した場合（図５や図６の場合）には、同期クロック信号ＣＬＫを供給することでセルフリフレッシュモードをキャンセルすることができる。この場合には、上記のような新たなコマンドを必要としない。
【００４０】
また、上記キャンセル条件は、セルフリフレッシュモードのエントリー時に同期クロック信号ＣＬＫを固定し、かつ任意の時間にクロックイネーブル信号ＣＫＥをＬにした場合には、キャンセルしたいタイミングよりも前に２クロック分同期クロックＣＬＫを供給し、かつ期間Ａよりも前にクロックイネーブル信号ＣＫＥを立ち上げる。この場合にも、上記のような新たなコマンドを必要としない。
【００４１】
次に、上記発明の実施の形態のより詳細な構成及び動作について説明する。
図９は、図１に示すコマンドデコーダ１４の詳細な一構成例を示す回路図である。コマンドデコーダ１４は、信号ｒａｓｃｘ、ｒａｓｃｚ、ｃａｓｃｘ、ｃａｓｃｚ、ｗｅｃｘ、ｗｅｃｚ、ｃｓｐｚを受け取り、種々のデコードされた信号を生成しる。信号ｒａｓｃｘ、ｃａｓｃｘ、ｗｅｃｘはそれぞれ前述の／ＲＡＳ、／ＣＡＳ、／ＷＥに対応する。信号ｒａｓｃｚ、ｃａｓｃｚ、ｗｅｃｚ及びｃｓｐｚはそれぞれ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳの反転信号である。更に、コマンドデコーダ１４はクロック信号ＣＬＫの反転信号である信号ｃｌｋｐｚと信号ｃｋｅｃｘ、ｃｋｅｚ（これらはそれぞれ、クロックイネーブル信号ＣＫＥ及びその反転信号に相当する）を受け取る。
【００４２】
コマンドデコーダ１４はＮＡＮＤゲート１４1 〜１４11、ＮＯＲゲート１４12〜１４13、及びインバータ１４14〜１４23を有する。上記入力信号は上記論理素子でデコードされ、デコードされた信号が生成される。例えば、オートリフレッシュコマンドはＮＡＮＤゲート１４6 及びＮＯＲゲート１４12で検出され、デコードされた信号ｒｅｆｐｚがＮＯＲゲート１４12から出力される。すなわち、ＮＡＮＤゲート１４6 及びＮＯＲゲート１４12は、図２Ａに示すオートリフレッシュコマンドに関連する論理演算を行う。セルフリフレッシュコマンドはＮＡＮＤゲート１４6 及びＮＯＲゲート１４13によって検出され、デコードされた信号ｓｒｅｐｚがＮＯＲゲート１４13から出力される。すなわち、ＮＡＮＤゲート１４6 及びＮＯＲゲート１４13は図２Ａに示すセルフリフレッシュコマンドに関連する論理演算を行う。本発明では、たとえデコードされた信号が生成されなくても、上記動作によりセルフリフレッシュモードをエントリーすることができる。上記デコードされた信号ｒｅｆｐｚ、ｓｒｅｐｚは、図１に示すセルフリフレッシュコントローラ１１ｂに与えられる。
【００４３】
インバータ１４15から出力されるデコードされた信号ｗｒｔｃｚは、ローアドレスの生成及びオートリフレッシュモードに係る回路を活性化する。インバータ１４14から出力されるデコードされた信号ｃａｃｐｚは、ローアドレスの生成及び図２Ａに示すアクティブモードに係る回路を活性化する。インバータ１４17から出力されるデコードされた信号ｄａｃｐｚは、プリチャージ動作に係る回路を活性化する。上記コマンド化ｃｐｚ，ａｃｔｐｚ及びｄａｃｐｚは、図１に示すセルフリフレッシュコントローラ１１ｂに与えられる。
【００４４】
インバータ１４19から出力されるデコードされた信号ｍｒｓｐｚは、前述したバーストモードのような所定のモードの設定を指示している。インバータ１４20から出力されるデコードされた信号ｍｒｓｃｚは、所定モードのリセットを指示している。デコードされた信号ｍｒｓｐｚは、セルフリフレッシュコントローラ１１ｂ及びモードレジスタ１９に与えられる。デコードされた信号ｍｒｓｃｚは、モードレジスタ１９に与えられる。インバータ１４23から出力されるデコードされた信号ｂｓｔｃｚは、制御信号ラッチ回路１７、１８及びセルフリフレッシュコントローラ１１ｂに与えられる。インバータ１４21から出力される信号は、コラムアドレスストローブ信号／ＣＡＳのキャンセルを指示するもので、制御信号ラッチ回路１７、１８及びセルフリフレッシュコントローラ１１ｂに与えられる。
【００４５】
クロック信号ＣＬＫに対応する信号ｃｌｋｐｚは、ＮＡＮＤゲート１４11とインバータ１４22とで内部クロック信号ｃｍｃｐｚに変換される。
図１０は、図１に示すセルフリフレッシュコントローラ１１ｂのブロック図である。図１０に示す構成は、一定の所定期間Ｔc1の開始がクロック信号ＣＬＫに依存する場合の動作に対応している。オートリフレッシュコマンドラッチ回路３６は上記デコードされた信号ｒｅｆｐｚに対応するセット信号を受け取り、ラッチ信号を出力する。１ショットパルス発生器３８は、この設定信号をパルス信号に変換する。このパルス信号は、第１のセット信号として、セルフリフレッシュコマンドラッチ回路４０に与えられる。第１の設定信号に応答して、セルフリフレッシュコマンドラッチ回路４０はセットされる。また、ラッチ回路４０は第２のセット信号でもセット可能である。この第２のセット信号は、前述したデコードされた信号ｓｒｅｐｚに相当する。第２のセット信号は、図２Ａを参照して説明したように、セルフリフレッシュモードのエントリーの要求を受け付けるために用いられる。オートリフレッシュコマンドラッチ回路３６から１ショットパルス発生器３８を介して供給された第１のセット信号は、本発明によって定義されたものである。
【００４６】
セルフリフレッシュコマンドラッチ回路４０がセットされた時、ラッチ信号が出力され、１ショットパルスぱっせいき４１でパルス信号に変換される。このパルス信号は、セット信号として、セルフリフレッシュ状態ラッチ回路４３に与えられる。セルフリフレッシュ状態ラッチ回路４３がセットされると、クロック転送回路４５が活性化され、リング発振器等で構成されるクロック発生器４４により生成されたクロック信号がカウンタ４８に与えられる。ＮＡＮＤゲート４９の出力信号でリセットされるカウンタ４８は、クロック転送回路４５を介してクロック発生器４４から受け取ったクロック信号をカウントし、前記一定の所定期間Ｔc1（例えば、１００μｓ）に相当するカウント値になった時に、出力信号を発生する。１ショットパルス発生器５１は、カウンタ４８の出力信号をパルス信号に変換する。このパルス信号は、第２のリセット信号として、オートリフレッシュラッチ回路３６に与えられる。上記パルス信号はまた、アービタ４６に与えられる。アービタ４６は、所定のパルス期間を有する調停信号をリセット信号阻止回路４２に送る。セルフリフレッシュコマンドラッチ回路４０がリセットされると、その出力信号がリセット信号阻止回路４２を通過できるようになる。また、調停信号がリセット信号阻止回路４２に与えられていない場合には、回路４０の出力信号はセルフリフレッシュ状態ラッチ回路４３に与えられる。調停信号がリセット信号阻止回路４２に与えれると、阻止回路４２は所定のパルス期間に対応する期間において、ラッチ回路４０の出力信号を阻止する。調停信号はＤＲＡＭコア１１ｄがアクセス中であり、直ちにセルフリフレッシュモードから開放できない状況を考慮して用いられるものである。
【００４７】
ブロック１４、１５及び１６を有する入力初段回路に接続される入力初段ディスエーブル回路３７は、オートリフレッシュコマンドラッチ回路３６のラッチ信号に応答して、入力初段回路をディスエーブル状態（不活性化）にする。従って、ブロック１４、１５、１６中で消費される電力を減らすことができる。
オートリフレッシュコマンドラッチ回路３６はまた、第１のリセット信号でリセットできる。この第１のリセット信号はクロック検出器３２、ＮＯＲゲート３３及びインバータ３５で生成される。ＮＯＲゲート３３は前述した新たに定義したコマンドに相当するデコードされた信号であってセルフリフレッシュモードのエントリーのキャンセルを指示する信号を受け取る。クロック検出器３２は、図６及び図７を参照して前述した第５及び第６の動作に相当する。すなわち、クロック検出器３２は、クロックイネーブル信号ＣＫＥがハイレベル（イネーブルを示す）に切り替わった後のクロック信号ＣＬＫの最初のパルスを検出する。ＮＯＲゲート３３の出力信号はインバータ３５によって反転される。その反転信号は、第１のリセット信号として、オートリフレッシュコマンドラッチ回路３６に与えられる。第１のリセット信号は、セルフリフレッシュコマンドラッチ回路４０に与えられ、これをリセットする。
【００４８】
図１１は、図１０に示すクロック検出器３２の構成を示すブロック図である。クロック検出器３２は、ＮＡＮＤゲート３２1 、インバータ３２2 及びパルス伸張回路３２3 からなる。ＮＡＮＤゲート３２1 は、クロックイネーブル信号ＣＫＥと図１０に示すラッチ回路３６が出力するオートリフレッシュラッチコマンド信号とのＮＡＮＤ演算を行う。オートリフレッシュモードのエントリーの要求が受け付けられると、オートリフレッシュコマンドラッチ回路３６はハイレベルのラッチ信号を出力する。クロックイネーブル信号ＣＫＥがハイレベルに切り替わり、クロック信号ＣＬＫの最初のパルスが与えられると、オートリフレッシュコマンドラッチ信号はローレベルに切り替わる。これはＮＡＮＤゲート３２1 で検出され、その出力信号はインバータ３２2 で反転される。パルス伸張回路３２3 は、インバータ３２2 の出力信号のパルス期間を所定のパルス期間まで伸張する。パルス伸張回路３２3 の出力信号ｃｌｋｐｚは、第１のリセット信号として、オートリフレッシュコマンドラッチ回路３６に与えられる。
【００４９】
図１０に戻り、内部クロック発生器４７は、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥから、内部クロック（図１２に示す内部クロック信号ｃｌｋｍｐｚに相当する）を生成する。クロックイネーブル信号ＣＫＥがローレベル又はクロック信号ＣＬＫの供給が停止すると、内部クロック発生器４７は内部クロックの生成を停止する。このようにして生成された内部クロックは、ＮＡＮＤゲート４９を介して、初期値設定回路５０に与えられる。ＮＡＮＤゲート４９の出力信号はカウンタ４８をリセットし、初期値設定回路５０の初期値を設定する。この初期値は、前述した一定の所定期間Ｔc1に相当する。
【００５０】
図１２は、図１０の示すセルフリフレッシュコントローラ１１ｂの構成を示す回路図である。図９を参照して既に説明したデコードされた信号ｍｒｓｐｚ、ｄａｃｐｚ、ａｃｔｐｚ及びｂｓｔｃｚ、並びに信号ｃｌｋｐｚがＯＲゲート３３に与えられている。信号ｃｌｋｐｚは、図１１に示すクロックデコーダ３２で生成される。図９に示すＮＯＲゲート１４12から出力されるデコードされた信号ｒｅｆｐｚは、セット信号として、オートリフレッシュコマンドラッチ回路３６に与えられる。図９のＮＯＲゲート１４13から出力されるデコードされた信号ｓｒｅｐｚは、第２のセット信号として、セルフリフレッシュコマンドラッチ回路４０に与えられる。入力初段ディスエーブル回路３７に与えられる信号ｃｋｅｍｘｌｐは、クロックイネーブル信号ＣＫＥがハイのときディスエーブル状態である。回路３７が出力する信号ｓｅｌｆｚ及びｅｎｚｅｎは、図１に示すブロック１４、１５、１６の入力初段回路に与えられる。
【００５１】
図１３は図１２の動作を示すタイミング図であり、オートリフレッシュをエントリーするコマンド検出からセルフリフレッシュモードに入るまでの動作を示す。なお、図１３中、（ａ）〜（ｎ）はそれぞれ図１０の（ａ）〜（ｎ）の信号を示す。
オートリフレッシュコマンドが図１に示すコマンドデコーダ１４に与えられると、セット信号として機能するデコードされた信号ｒｅｆｐｚ（図１３（ａ））がオートリフレッシュコマンドラッチ回路３６に与えられる。セット信号ｒｅｆｐｚに応答して、オートリフレッシュコマンドラッチ回路３６はセットされ、図１３（ｂ）に示すコマンドラッチ信号を出力する。コマンドラッチ信号は図１２に示すインバータ５３で反転され、図１３（ｃ）に示す信号ｓｒａｚが１ショットパルス発生器３８に与えられる。１ショットパルス発生器３８は、図１３（ｄ）に示すように、信号ｓｒａｚからパルス信号ｓｒａｒｚを生成し、パルス信号ｓｒａｒｚが第１のセット信号としてセルフリフレッシュコマンドラッチ回路４０に与えられる。従って、セルフリフレッシュコマンドラッチ回路４０はセットされ、図１３（ｅ）に示すように、内部のフリップフロップの出力信号がローレベルに切り替わる。そして、図１３（ｆ）に示すように、セルフリフレッシュコマンドラッチ回路４０の出力信号はハイレベルに切り替わる。
【００５２】
セルフリフレッシュコマンドラッチ回路４０のラッチ出力信号は、１ショットパルス発生器４１に与えられる。この１ショットパルス発生器４１は、図１３（ｇ）に示す内部クロック信号ｃｌｋｍｐｘが与えられる。１ショットパルス発生器４１は、図１３（ｈ）に示すパルス信号を生成する。図１３（ｈ）に示すパルス信号は、セルフリフレッシュ状態ラッチ信号４３をセットし、その出力信号は図１３（ｉ）に示すように、ローレベルに切り替わる。クロック転送回路４５は図１３（ｉ）に示すパルス信号を受け取り、図１３（ｊ）に示すように、その内部のインバータの出力信号がローレベルからハイレベルに切り替わる。従って、図１３（ｋ）に示すクロック信号であって、図１０に示すクロック発生器４４で生成されるクロック信号ｏｓｃｚは、カウンタ４８に転送可能となる。
【００５３】
カウンタ４８は信号ｏｓｃｚをカウントし、カウント値が一定の所定期間Ｔ1c（例えば１００μｓ）に相当する所定数のパルスに等しいカウント値となったときに、図１３（ｌ）に示すように、カウンタ４８の出力信号ｓｒｃｂｚはローレベルに切り替わる。１ショットパルス発生器５１は、図１３（ｍ）に示すように、信号ｓｒｃｂｚからパルス信号ｓｒｐｚを生成する。このように生成されたパルス信号ｓｒｐｚは、第２のリセット信号として、オートリフレッシュコマンドラッチ回路３６に与えられ、オートリフレッシュモードのエントリーが取り消される。前述したように、パルス信号ｓｒｐｚはアービタ４６に出力される。そして、ＮＡＮＤゲート４９の出力信号によってカウンタ４８はリセットされ、カウンタ４６は例えば１６μｓに等しい信号ｏｓｃｚの所定パルス数をカウントする。そして、図１３（ｎ）に示すように、パルス信号が１６μｓ毎に間欠的に生成される。このパルス信号は図１に示す制御信号発生回路１１ａに与えられ、セルフリフレッシュモードでロー関連コントローラ１１ｃが動作する。
【００５４】
上記方法でセットされたオートリフレッシュモードは、以下のようにして開放できる。ＳＤＲＡＭデバイスをオートリフレッシュモードから開放するために、クロック検出器３２に与えられるクロックイネーブル信号ＣＫＥはハイレベルに切り替わり、入力初段ディスエーブル回路３７に供給される信号ｃｋｅｍｘｌｐはハイレベルに切り替わる。従って、回路３７で制御される入力初段回路は、ディスエーブル状態から開放される。その後、図１１に示すクロックデコーダ３２のＮＡＮＤゲート３２1 はクロック信号ＣＬＫを受け取り、これの最初のパルスに応答して１ショットパルス信号ｃｌｋｐｘを出力する。このパルス信号ｃｌｋｐｘはＮＯＲゲート３３に与えられる。パルス信号ｃｌｋｐｘはオートリフレッシュコマンドラッチ回路３６とセルフリフレッシュコマンドラッチ回路４０をリセットする。ラッチ回路４０の出力信号の変化はリセット信号阻止回路４２を通り、リセット信号として、セルフリフレッシュ状態ラッチ回路４３に与えられる。従って、ラッチ回路４３でラッチされた状態は開放され、クロック発生器４４からのクロック信号の供給が停止する。更に、カウンタ４８の動作は停止される。ラッチ回路４０の出力信号の上記変化は、アービタ４６に与えられる。ＤＲＡＭコアがアクセス中であり、直ちにセルフリフレッシュモードから開放できない場合には、アービタ４６は所定の期間、調停信号をリセット信号阻止回路４２に出力する。そして、セルフリフレッシュモードが開放される。
【００５５】
図１４は、図１０の示す構成とは異なる、セルフリフレッシュコントローラ１１ｂの別の構成を示すブロック図である。図１４において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図１４に示す構成は、オートリフレッシュモードのエントリーが認識されたときから、前記一定の所定期間Ｔc1がスタートする場合の動作を実現する。
【００５６】
図１４に示す構成は、図１０に示す構成と次のように異なる。オートリフレッシュモードがエンターされたときに所定期間Ｔc1の計測を開始するために、オートリフレッシュモードコマンドラッチ回路３６の出力信号は、１ショットパルス発生器５６のみならず、クロック転送回路５８及び初期値設定回路６０に与えられる。すなわち、オートリフレッシュコマンドが検出されると、クロック発生器４４が出力するクロック信号はクロック転送回路５８を介してカウンタ５９に与えられる。前述した信号ｃｌｋｍｐｘである内部クロック停止指示信号は、１ショットパルス発生器５６に与えられる。パルス発生器５６は、クロックイネーブル信号ＣＫＥがローレベルに切り替わったときに、第１のセット信号を発生する。カウンタ５９のカウント値が所定値になる前に、クロックイネーブル信号ＣＫＥがローレベルに切り替わる。内部クロック停止指示信号が１ショットパルス発生器５６に与えられると、発生器５６は第１のセット信号を出力し、これによりセルフリフレッシュコマンドラッチ回路４０はセットされる。
【００５７】
図１５は、図１４に示すセルフリフレッシュコントローラ１１ｂの回路図である。図１５に示すように、オートリフレッシュコマンドラッチ回路３６の出力信号はクロック転送回路５８とコントローラ５９（初期値設定回路６０を含む）に与えられる。初期クロック停止指示信号ｃｌｋｍｐｘは、１ショットパルス発生器５６に与えられる。
【００５８】
図１６は、図１５に示す回路の動作を示すタイミング図である。このタイミング図は、オートリフレッシュモードのエントリーの要求の検出から、セルフリフレッシュモードのエントリーまでのシーケンスを示す。図１６の（ａ）〜（ｈ）は、図１５の（ａ）〜（ｈ）に相当する。
オートリフレッシュコマンドがコマンドデコーダ１４でデコードされると、図１６（ａ）に示すデコードされた信号ｒｅｆｐｚがオートリフレッシュコマンドラッチ回路３６に与えられる。回路３６の出力信号は、図１６（ｂ）に示すように、ローレベルに切り替わる。この図１６（ｂ）に示すコマンドラッチ信号は、１ショットパルス発生器５６、クロック転送回路５８及びカウンタ５９に与えられる。上記コマンドラッチ信号がクロック転送回路５８のＮＡＮＤゲートに与えられると、クロック発生器４４で生成されたクロック信号ｏｓｃｚはクロック転送回路５８を通り、カウンタ５９に与えられる。カウント値が所定値（例えば１００μｓ）になると、信号ｓｒｃｂｚ（図１６では図示しないが、図１３（ｌ）に示してある）がカウンタ５９から出力される。そして、パルス信号ｓｒｐｚが図１３（ｍ）で示すように、１ショットパルス発生器５１によって信号ｓｒｃｂｚから生成され、第２のリセット信号としてオートリフレッシュコマンドラッチ回路３６に与えられる。従って、図１６（ｂ）に示すコマンドラッチ信号は、ハイレベルに切り替わる。
【００５９】
内部クロック停止指示信号ｃｌｋｍｘがローレベルに変化しない時のみ、カウンタ５９のカウント値は１００μｓに等しい値となる。前述したように、クロックイネーブル信号ＣＫＥがローレベルに変化した時又はクロック信号ＣＬＫの供給が停止した時のみ、内部クロック停止指示信号ｃｌｋｍｘは変化する。もし、図１６（ｄ）に示すように、カウンタ５９のカウント値が１００μｓに等しいカウンタ値に到達する前に内部クロック信号ｃｌｋｍｐｘがローレベルに変化したとすると、図１６（ｅ）に示すパルスが生成され、デコードされたセルフリフレッシュコマンド信号（又は第１のセット信号）として、セルフリフレッシュコマンドラッチ回路４０に与えられる。
【００６０】
従って、セルフリフレッシュコマンドラッチ回路４０はセットされ、その出力信号は図１６（ｆ）に示すように、ローレベルに切り替わる。そして、１ショットパルス発生器５７は、上記出力信号から図１６（ｇ）に示す１ショットパルス信号を生成する。セルフリフレッシュ状態ラッチ回路４３は図１６（ｇ）に示すセット信号をラッチし、その出力信号は図１６（ｈ）に示すように、ローレベルに切り替わる。この状態であっても、オートリフレッシュコマンドのラッチされた状態が開放されるまで、クロック信号ｏｓｃｚはクロック転送回路５８を介してカウンタ５９に継続的に出力される。
【００６１】
オートリフレッシュコマンドラッチ回路４０がセットされたときに行われるアービタ４６の動作は、図１０〜図１３を参照して説明した動作と同一である。
上記のようにして設定されたセルフリフレッシュモードから抜け出る動作は、次の通りである。クロックイネーブル信号ＣＫＥをハイレベルにすると、入力初段停止回路３７に供給されている信号ｃｋｅｍｘｌｐがハイレベルに切り替わる。その後、図１１に示すクロック検出器３２のＮＡＮＤゲート３２1 がクロック信号ＣＬＫを受け取り、その最初のパルスに応答して１ショットパルス信号ｃｌｋｐｘが生成され、ＮＯＲゲート３３に与えられる。パルス信号ｃｌｋｐｘはオートリフレッシュコマンドラッチ回路３６とセルフリフレッシュコマンドラッチ回路４０をリセットする。ラッチ回路４０の出力信号の変化はリセット信号阻止回路４２を通り、リセット信号としてセルフリフレッシュ状態ラッチ回路４３に与えられる。従って、ラッチ回路４３でラッチされた状態は開放され、クロック発生器４４からのクロック信号の供給が停止する。更に、カウンタ５９はその動作を停止する。ラッチ回路４０の出力信号の上記変化は、アービタ４６に与えられる。ＤＲＡＭコアがアクセス中で、直ちにセルフリフレッシュモードから開放できな場合には、アービタ４６は所定の時間、調停信号をリセット信号阻止回路４２に出力する。そして、セルフリフレッシュモードが開放される。
【００６２】
以上、本発明の実施の形態を説明した。以上説明したように、クロックイネーブル信号ＣＫＥの負荷が他の信号に比べ重く、変化のタイミングが揃わなくても、確実にセルフリフレッシュモードをコマンドエントリーすることができる。
【００６３】
【発明の効果】
以上説明したように、本発明によれば以下の効果が得られる。
請求項１ないし８に記載の発明によれば、一定期間、所定の信号の状態を検出し、この検出結果に応じてセルフリフレッシュモードをコマンドエントリーする構成としたため、コマンドエントリーに必要な信号のうち、ある信号、具体的にはクロックイネーブル信号ＣＫＥが他の信号よりも遅れているような場合であっても、確実にセルフリフレッシュモードをコマンドエントリーすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体記憶装置の全体構成を示すブロック図である。
【図２】（Ａ）は図１に示すコマンドデコーダの動作の一例を示す図で、（Ｂ）は図１に示すＩ／Ｏデータバッファ／レジスタの動作の一例を示す図である。
【図３】本発明の第１の実施の形態の動作を示すタイミング図である。
【図４】本発明の第２の実施の形態の動作を示すタイミング図である。
【図５】本発明の第３の実施の形態の動作を示すタイミング図である。
【図６】本発明の第４の実施の形態の動作を示すタイミング図である。
【図７】本発明の第５の実施の形態の動作を示すタイミング図である。
【図８】本発明の第６の実施の形態の動作を示すタイミング図である。
【図９】図１に示す半導体記憶装置のコマンドデコーダの一構成例を示すブロック図である。
【図１０】図１に示す半導体記憶装置のセルフリフレッシュコントローラの一構成例を示すブロック図である。
【図１１】図１０に示すクロック検出器の一構成例を示すブロック図である。
【図１２】図１０に示すセルフリフレッシュコントローラの回路構成の一例を示す回路図である。
【図１３】図１２に示す構成の動作を示すタイミング図である。
【図１４】図１に示す半導体記憶装置のセルフリフレッシュコントローラの別の構成例を示すブロック図である。
【図１５】図１４に示すセルフリフレッシュコントローラの回路構成の一例を示す回路図である。
【図１６】図１５に示す構成の動作を示すタイミング図である。
【符号の説明】
１０    ＳＤＲＡＭデバイス
１１、１２  バンク（ＤＲＡＭコア）
１３    クロックバッファ
１４    コマンドデコーダ
１５    アドレスバッファ／デコーダ
１６    Ｉ／Ｏデータバッファ／レジスタ
１７、１８    制御信号ラッチ
１９    モードレジスタ
２０、２１    コラムアドレスカウンタ
【図１】
0004000206.tif 000002
【図２】
0004000206.tif 000003
【図３】
0004000206.tif 000004
【図４】
0004000206.tif 000005
【図５】
0004000206.tif 000006
【図６】
0004000206.tif 000007
【図７】
0004000206.tif 000008
【図８】
0004000206.tif 000009
【図９】
0004000206.tif 000010
【図１０】
0004000206.tif 000011
【図１１】
0004000206.tif 000012
【図１２】
0004000206.tif 000013
【図１３】
0004000206.tif 000014
【図１４】
0004000206.tif 000015
【図１５】
0004000206.tif 000016
【図１６】
0004000206.tif 000017