(57)【特許請求の範囲】
【請求項１】
ゲートアレイ方式の半導体集積回路装置のレイアウト設計方法であって、
基本セルが配置された論理ゲート上に、第一の電源によって動作する第一の回路ブロックと第二の電源によって動作する第二の回路ブロックの少なくとも一部が対向するように配置する場合に、前記第一の回路ブロックと第二の回路ブロック間にあって前記第一の回路ブロックと第二の回路ブロック間をつなぐ方向に伸びる拡散領域が不連続になるように、前記拡散領域の一部にウェルを作り込まないことで、拡散領域が伸びる方向と垂直な方向にのびるスリット状の基本セルの未配置領域を設けることを特徴とするレイアウト設計方法。
【請求項２】
請求項１において、
複数の基本セルの未配置領域を前記拡散領域が伸びる方向と垂直方向に直線的に連続して設けることを特徴とするレイアウト設計方法。
【請求項３】
請求項１または２のいずれかにおいて、
半導体集積回路装置の外周領域に設けられたＩ／Ｏセル領域に電源電圧に接続される電源配線が略リング状に走っている場合に、第一のＰＡＤに接続された第一のＩ／Ｏセルと第二のＰＡＤに接続された第二のＩ／Ｏセルの両端で前記電源配線を不連続にして、前記第一の回路ブロックに第一の電源電圧を供給するための第一の電源配線領域と前記第二の回路ブロックに第二の電源電圧を供給するための第二の電源配線領域を分離することを特徴とするレイアウト設計方法。
【請求項４】
請求項３において、
前記第一の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第一の回路ブロックに対する信号の入出力および電源電圧の供給を行うように第一の回路ブロックに対する配線を行い、
前記第二の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第二の回路ブロックに対する信号の入出力および電源電圧の供給を行うように第二の回路ブロックに対する配線を行うことを特徴とするレイアウト設計方法。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記半導体集積回路装置にアナログ回路とロジック回路が混在している場合に、アナログ回路を前記第一の回路ブロックとし、ロジック回路を前記第二の回路ブロックとして基本セルの未配置領域を設けることを特徴とするレイアウト設計方法。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記半導体集積回路装置に所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路が存在する場合に、所与のロジック回路を前記第一の回路ブロックとし、他のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域を設けることを特徴とするレイアウト設計方法。
【請求項７】
ゲートアレイ方式の半導体集積回路装置であって、
基本セルが配置された論理ゲート上に、第一の電源によって動作する第一の回路ブロックと第二の電源によって動作する第二の回路ブロックの少なくとも一部が対向するように配置されており、前記第一の回路ブロックと第二の回路ブロック間にあって前記第一の回路ブロックと第二の回路ブロック間をつなぐ方向に伸びる拡散領域が不連続になるように、前記拡散領域の一部にウェルを作り込まないことで、拡散領域が伸びる方向と垂直な方向にのびるスリット状の基本セルの未配置領域が設けられていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において
複数の基本セルの未配置領域が前記拡散領域が伸びる方向と垂直方向に直線的に連続して設けられていることを特徴とする半導体集積回路装置。
【請求項９】
請求項７または８のいずれかにおいて、
外周領域に設けられたＩ／Ｏセル領域に電源電圧に接続される電源配線が略リング状に走っており、第一のＰＡＤに接続された第一のＩ／Ｏセルと第二のＰＡＤに接続された第二のＩ／Ｏセルの両端で前記電源配線を不連続にして、前記第一の回路ブロックに第一の電源電圧を供給するための第一の電源配線領域と前記第二の回路ブロックに第二の電源電圧を供給するための第二の電源配線領域とが分離されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記第一の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第一の回路ブロックに対する信号の入出力および電源電圧の供給を行い、
前記第二の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第二の回路ブロックに対する信号の入出力および電源電圧の供給を行うことを特徴とする半導体集積回路装置。
【請求項１１】
請求項７乃至１０のいずれかにおいて、
所与のアナログ回路を前記第一の回路ブロックとし、所与のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域が設けられていることを特徴とする半導体集積回路装置。
【請求項１２】
請求項７乃至１１のいずれかにおいて、
所与のロジック回路を前記第一の回路ブロックとし、所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域が設けられていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項７乃至１２のいずれかの半導体集積回路装置を用いて形成されたマイクロコンピュータであって、
前記ハードマクロとして、ＣＰＵコアが形成されていることを特徴とするマイクロコンピュータ。
【請求項１４】
請求項１３に記載のマイクロコンピュータと、
前記マイクロコンピュータの処理対象となるデータの入力手段と、
前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置のレイアウト設計方法および当該レイアウト設計方法によって製造された半導体集積回路装置であり、さらに詳しくはゲートアレイ方式の半導体集積回路装置において電源系統の異なる回路ブロック間の好適な電源分離を実現するためのレイアウト設計方法および当該レイアウト設計方法によって製造された半導体集積回路装置である。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年では１の半導体チップに搭載すべき回路の大規模化に伴い、高集積化の傾向が著しい。このような半導体チップにおいてゲートアレイの一部にハードマクロを一または複数埋め込んで高機能な半導体チップを形成することが行われている。
【０００３】
エンベディットセルアレイはユーザブルゲートとハードマクロが混在した半導体チップを形成するセミカスタムＩＣの開発手法のひとつであり、論理ゲート領域にはあらかじめ基本セルが配置されているが、加えて機能ブロックレベルのハードマクロをあらかじめ配置しておくことができる。
【０００４】
エンベディットセルアレイのような半導体チップにおいては、高集積化に伴い、例えばデジタル回路とアナログ回路のように電源分離が必要な回路を混在させる必要がでてくる。
【０００５】
かかる場合に電源分離が必要な回路間にウェルを伝って電流が流れてしまうと、ノイズや誤動作が発生する。
【０００６】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、ゲートアレイ方式の半導体集積回路装置において、電源分離が必要な複数の回路ブロック間にウェルを伝って電流が流れてしまうことによるノイズや誤動作の発生を防止するためのレイアウト設計方法および当該レイアウト設計方法によって配置された半導体集積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明はゲートアレイ方式の半導体集積回路装置のレイアウト設計方法であって、第一の電源によって動作する第一の回路ブロックと第二の電源によって動作する第二の回路ブロックの少なくとも一部が対向するように配置する場合に、前記第一の回路ブロックと第二の回路ブロック間にあって前記第一の回路ブロックと第二の回路ブロック間をつなぐ方向に伸びる拡散領域が不連続になるように、前記拡散領域の間に基本セルの未配置領域を設けることを特徴とする。
【０００８】
ゲートアレイ方式の半導体集積回路装置とは、チップ上にＮＡＮＤあるいはＮＯＲなどの論理ゲートに相当する基本セルを格子上に整列したＬＳＩのことで、例えばエンベディットセルアレイ方式のＬＳＩやチャネルレスゲートアレイ（ＳＯＧ）で構成されたＬＳＩ等がある。
【０００９】
第一の回路ブロックと第二の回路ブロックはユーザブルゲート上に設けられた回路の場合がもっとも効果的であるが、ハードマクロであってもよい。
【００１０】
回路ブロックとは一塊の回路の単位をあらわしており例えば論理機能単位やフィリップフロップ等を１ブロックとしてもよい。
【００１１】
本発明によれば電源分離された第一の回路ブロックと第二の回路間をつなぐＰウェルまたはＮウェルを不連続とすることができる。これによって第一の回路ブロックと第二の回路ブロック間のウェルを伝って流れる電流を遮断することができるため、電源系統の異なる２つの回路間におけるノイズの発生や誤動作を防止することができる。
【００１２】
セルの未配置領域をつくるとは、例えばレイアウトデータを抜いておいて、最初からウェルを作らないようにして実現することができる。
【００１３】
本発明の半導体集積回路装置のレイアウト設計方法は、複数の基本セルの未配置領域を前記拡散領域が伸びる方向と垂直方向に直線的に連続して設けることを特徴とする。
【００１４】
前記拡散領域が伸びる方向と垂直方向に複数の基本セルを未配置にする場合には未配置領域が直線的になるようにすることが好ましい。
【００１５】
本発明の半導体集積回路装置のレイアウト設計方法は、半導体集積回路装置の外周領域に設けられたＩ／Ｏセル領域に電源電圧に接続される電源配線が略リング状に走っている場合に、第一のＰＡＤに接続された第一のＩ／Ｏセルと第二のＰＡＤに接続された第二のＩ／Ｏセルの両端で前記電源配線を不連続にして、前記第一の回路ブロックに第一の電源電圧を供給するための第一の電源配線領域と前記第二の回路ブロックに第二の電源電圧を供給するための第二の電源配線領域を分離することを特徴とする。
【００１６】
本発明によれば半導体集積回路装置の外周領域に設けられたリング電源を、第一の電源電圧を供給するための配線と第二の電源電圧を供給するための配線を分離することができるので、リング電源を用いて電源系統の異なる第一の回路ブロックと第二の回路ブロックに電源電圧を供給する場合の電源分離を行うのに便利である。
【００１７】
本発明の半導体集積回路装置のレイアウト設計方法は、前記第一の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第一の回路ブロックに対する信号の入出力および電源電圧の供給を行うように第一の回路ブロックに対する配線を行い、前記第二の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第二の回路ブロックに対する信号の入出力および電源電圧の供給を行うように第二位の回路ブロックに対する配線を行うことを特徴とする。
【００１８】
本発明によれば電源系統の異なる回路ブロックに対する信号の入出力および電源電圧の供給を、異なる電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して行うことができる。このため、リング電源を用いた半導体集積回路装置においても、電源系統の異なる電源電圧のリング配線の影響を受けずに信号の入出力を行うことができるため、ノイズや誤動作の発生を防止することができる。
【００１９】
本発明の半導体集積回路装置のレイアウト設計方法は、前記半導体集積回路装置にアナログ回路とロジック回路が混在している場合に、アナログ回路を前記第一の回路ブロックとし、ロジック回路を前記第二の回路ブロックとして基本セルの未配置領域を設けることを特徴とする。
【００２０】
本発明によればアナログ回路とロジック回路間でウェルを伝って電流が流れるのを防止することができるため、ノイズや誤動作の発生を防止することができる。
【００２１】
本発明の半導体集積回路装置のレイアウト設計方法は、前記半導体集積回路装置に所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路が存在する場合に、所与のロジック回路を前記第一の回路ブロックとし、他のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域を設けることを特徴とする。
【００２２】
本発明によれば所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路間でウェルを伝って電流が流れるのを防止することができる。このためウェル間に流れる電流により発生するノイズや誤動作を防止することができる。
【００２３】
例えばリアルタイムクロック回路のように他の電源をＯＦＦにした場合でもそこだけは独立した電源で動作させたい回路が存在する場合等の電源分離に有効である。
【００２４】
本発明はゲートアレイ方式の半導体集積回路装置であって、第一の電源によって動作する第一の回路ブロックと第二の電源によって動作する第二の回路ブロックの少なくとも一部が対向するように配置されており、前記第一の回路ブロックと第二の回路ブロック間にあって前記第一の回路ブロックと第二の回路ブロック間をつなぐ方向に伸びる拡散領域が不連続になるように、前記拡散領域の間に基本セルの未配置領域が設けられていることを特徴とする。
【００２５】
本発明の半導体集積回路装置のレイアウト設計方法は、複数の基本セルの未配置領域が前記拡散領域が伸びる方向と垂直方向に直線的に連続して設けられていることを特徴とする。
【００２６】
本発明の半導体集積回路装置は、外周領域に設けられたＩ／Ｏセル領域に電源電圧に接続される電源配線が略リング状に走っており、第一のＰＡＤに接続された第一のＩ／Ｏセルと第二のＰＡＤに接続された第二のＩ／Ｏセルの両端で前記電源配線を不連続にして、前記第一の回路ブロックに第一の電源電圧を供給するための第一の電源配線領域と前記第二の回路ブロックに第二の電源電圧を供給するための第二の電源配線領域とが分離されていることを特徴とする。
【００２７】
本発明の半導体集積回路装置は、前記第一の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第一の回路ブロックに対する信号の入出力および電源電圧の供給を行い、前記第二の電源配線領域に位置するＩ／Ｏセルに接続されたＰＡＤを介して第二の回路ブロックに対する信号の入出力および電源電圧の供給を行うことを特徴とする。
【００２８】
本発明の半導体集積回路装置は、所与のアナログ回路を前記第一の回路ブロックとし、所与のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域が設けられていることを特徴とする。
【００２９】
本発明の半導体集積回路装置は、所与のロジック回路を前記第一の回路ブロックとし、所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路を前記第二の回路ブロックとして基本セルの未配置領域が設けられていることを特徴とする。
【００３０】
本発明のマイクロコンピュータは、上記いずれかに記載の半導体集積回路装置を用いて形成されたマイクロコンピュータであって、前記ハードマクロとして、ＣＰＵコアが形成されていることを特徴とする。
【００３１】
本発明の電子機器は、前記マイクロコンピュータの処理対象となるデータの入力手段と、前記マイクロコンピュータにより処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００３２】
【発明の実施の形態】
１．半導体集積回路装置
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３３】
図１は、本実施形態のレイアウト手法の一例について説明するための図である。
【００３４】
ＩＣ１０はユーザブルゲート４０とハードマクロ３０が混在したエンベディットセルアレイである。
【００３５】
図１のユーザブルゲート４０には基本セル（ベーシックセル）が格子上に整列されている。
【００３６】
またＩＣ１０の外周に設けられたＩ／Ｏエリア２０には、電源電圧（Ｖｄｄ）、グランド電圧（Ｖｓｓ）に接続された電源電圧配線用メタル９０、９２、グランド電圧用配線メタル１００が略リング上に走っている。
【００３７】
５０はユーザブルゲート上に設けられたアナログ回路であり、６０はユーザブルゲート上に設けられたロジック回路である。
【００３８】
アナログ回路５０は他のロジック回路と電源系統を分離することが必要であるため、アナログ回路５０の近くには分離ＰＡＤ用Ｉ／Ｏセル７０，８０が配置されている。
【００３９】
分離ＰＡＤ用Ｉ／Ｏセル７０、８０はその両端で前記電源電圧配線用メタル（Ｖｄｄ）を切断する機能を有する。図１では分離ＰＡＤ用Ｉ／Ｏセル７０、８０によって、第一の電源配線エリア１１０と第二の電源配線エリア１１２に分離されている。すなわち第一の電源配線エリア１１０の電源電圧配線用メタル９２と第二の電源配線エリア１１２の電源電圧配線用メタル９０は分離ＰＡＤ用Ｉ／Ｏセル７０、８０の両側で不連続になっている。
【００４０】
なおグランド電圧用配線メタル１００は電源分離ＰＡＤ用Ｉ／Ｏセル７０、８０の両端でも連続している。
【００４１】
ここでアナログ回路５０に電源電圧（Ｖｄｄ）を供給する電源電圧配線用メタル９２を第一の電源配線エリアに設けられたＩ／０セルに接続し、他のロジック回路に電源電圧（Ｖｄｄ）を供給する電源電圧配線用メタル９０を第二の電源配線エリアに設けられたＩ／０セルに接続することによりアナログ回路に供給する電源を他のロジック回路に供給する電源から分離することができる。
【００４２】
またアナログ回路に入出力信号線を供給する配線を第一の電源配線エリア１１０に設けられたＩ／０セルに接続することにより、アナログ回路に入出力する信号にノイズが入るのを防止することができる。
【００４３】
ここにおいてアナログ回路５０とロジック回路６０は少なくともその一部が対向する位置に配置されている。アナログ回路５０やロジック回路６０を実現する配線パターンはあらかじめレイアウト設計され、ライブラリ等で準備しておくことができる。
【００４４】
一般にアナログ回路とロジック回路はノイズや誤動作を防止するために電源を分離することが必要である。
【００４５】
アナログ回路５０とロジック回路６０のように電源系統の異なる回路ブロックが対向して配置されている場合に、本実施の形態では両回路間に１２０に示すようなセルスリットを設ける。
【００４６】
セルスリット１２０とはスリット上の基本セルが未配置の領域のことである。ＩＣ基盤上の基本セルの未配置領域にＰウェルおよびＮウェルをつくり込まないようにマスクレイアウトすることで、基本セル上にセルスリットを実現することができる。
【００４７】
図２はセルスリットの周辺の詳細な構成について説明するための図であり、図１の１３０の部分を詳細に図示したものである。
【００４８】
図１で説明したように電源電圧を供給するための配線は分離ＰＡＤ用Ｉ／Ｏセル７０、８０を境に分離されている。
【００４９】
アナログ電源ＰＡＤ用Ｉ／Ｏセル１９０は第一の電源配線エリア１１０に設けられている。そしてアナログ回路５０およびハードマクロ３０のアナログ部等にアナログ用の電源電圧を供給するためのアナログ電源供給メタル１６０は、アナログ電源ＰＡＤ用Ｉ／Ｏセル１９０に接続されている。
【００５０】
デジタル電源ＰＡＤ用Ｉ／Ｏセル１８０，１８２は第二の電源配線エリア１１２に設けられている。そしてロジック回路６０およびハードマクロ３０のリング電源２００等にロジック用の電源電圧を供給するためのデジタル電源供給メタル１７０は、デジタル電源ＰＡＤ用Ｉ／Ｏセル１８２に接続されている。
【００５１】
このように電源系統の異なるアナログ電源配線とデジタル電源配線は分離された電源配線に接続されている。
【００５２】
またユーザブルゲート４０上にはＮウェルとＰウェルが交互に形成されており、いずれのウェルも１４０に示す方向に連続して伸びている。ここで２３０に示すＰウェルとＮウェルで構成された部分が基本セルの１単位となる。図２には４個の基本セルを未配置にした例が示されている。
【００５３】
図２に示すようにアナログ回路５０とデジタル回路６０の間２１０には、複数のＮウェルとＰウェルが交互に配置されており、各ウェルはアナログ回路５０とデジタル回路６０をつなぐ方向１４０に平行に伸びている。
【００５４】
本実施の形態のセルスリット１２０は、アナログ回路５０とデジタル回路６０の間２１０でアナログ回路５０とデジタル回路６０をつなぐ方向１４０に伸びる拡散領域（ＰウェルおよびＮウェル）が不連続になるように、前記拡散領域（ＰウェルおよびＮウェル）の間に設けられている。セルスリット１２０の部分は基本セルが配置されていないため、基盤上にウェルが生成されていない。
【００５５】
一般に基盤上にウェルが連続して生成されている場合には、ウェル上を電流が流れる。電源系統が異なる回路間では、これがノイズや誤動作の原因となる場合もおおい。
【００５６】
しかし本実施の形態ではアナログ回路５０とデジタル回路６０をつなぐ方向に伸びたウェルがセルスリットにより不連続となっているため、アナログ回路５０とデジタル回路６０間でウェルを伝って電流が流れるのを防止することができる。
【００５７】
したがってアナログ回路５０とロジック回路６０のように電源分離された回路間のウェルを伝って流れる電流によるノイズや誤動作を防止することができる。
【００５８】
また同図に示すようにセルスリットが直線的に形成されるように複数の基本セルの未配置領域を設定する。
【００５９】
なおセルスリット１２０とアナログ回路間（２２０参照）の基本セルは未配線にして使用しないことが好ましい。
【００６０】
図３はセルスリットの周辺の基本セルの配置の一例について説明するための図である。
【００６１】
３１０はハードマクロであり、３２０、３３０はそれぞれユーザブルゲートのアナログ回路配置領域、ロジック回路配置領域である。
【００６２】
一般にハードマクロ３１０とユーザブルゲート（３２０、３３０）間には３５０に示すように所定の間隔が設けられている。これはハードマクロと３１０ユーザブルゲート３２０、３３０間で短絡をおこさないように半導体チップの設計ルールに従って設けられるものである。
【００６３】
また本実施の形態のセルスリット３４０はユーザブルゲートのアナログ回路配置領域３２０とロジック配置領域３３０が対向する部分に、ウェルの伸びる方向と垂直な方向３６０に直線的に設けられている。同図に示すようにセルスリット部分は、３４０の方向に連続して配置された複数の基本セル未配置となっている。
【００６４】
図４はリング電源と分離ＰＡＤ用Ｉ／Ｏセルについて説明するための図である。  ４００はＩＣの外周に略リング状に走っているリング電源配線であり同図に示すように、Ｖｓｓ供給用メタル４１０、Ｖｄｄ供給用メタル４２０、Ｖｓｓ供給用メタル４３０がメタル１領域に略リング状に配線されている。
【００６５】
４４０、４５０は分離ＰＡＤ用Ｉ／Ｏセルであり、それぞれ分離ＰＡＤ４４２、４５２に接続され、各分離ＰＡＤ用Ｉ／Ｏセル４４０、４５０の両端でＶｄｄ供給用メタル４２０が不連続になっている。なおＶｓｓ供給用メタル４１０、４３０は各分離ＰＡＤ用Ｉ／Ｏセル４４０、４５０の両端で連続している。
【００６６】
これにより第一の電源配線領域４６０のＶｄｄ供給用メタル４２２は第二の電源配線領域のＶｄｄ供給用メタル４２０から分離されている。
【００６７】
分離ＰＡＤ４４０、４５０はＶｄｄのリング電源を分離するために設けられている。また分離ＰＡＤ用Ｉ／Ｏセル４４０、４５０にはそれぞれＶｓｓ供給メタル４９０、Ｖｓｓ供給メタル５００が接続されており、リング電源であるＶｓｓ供給用メタル４１０、４３０を介してＶｓｓを供給するためにもちいられる。なお、Ｖｓｓ供給メタル４９０、Ｖｓｓ供給メタル５００はメタル２領域に配線されている。
【００６８】
第一の電源配線領域４６０に設けられたＩ／Ｏセルに接続されたアナログＶｄｄＰＡＤ４７２は外部のアナログ電源に接続されており、当該ＰＡＤのＩ／ＯセルにアナログＶｄｄ供給メタル４８０が接続されている。
【００６９】
２．マイクロコンピュータ
図５は、本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【００７０】
本マイクロコンピュータ１７００は、ＣＰＵ１５１０、リセット回路１５４０、プログラマブルタイマ１５５０、リアルタイムクロック（ＲＴＣ）１５６０、ＤＭＡ１５７０、割り込みコントローラ１５８０、シリアルインターフェース１５９０、バスコントローラ１６００、Ａ／Ｄ変換器１６１０、Ｄ／Ａ変換器１６２０、入力ポート１６３０、出力ポート１６４０、Ｉ／Ｏポート１６５０、クロック発生装置１６６０、プリスケーラ１６７０、ＲＡＭ１７２０が及びそれらを接続する各種バス１６８０等、各種ピン１６９０等を含む。
【００７１】
ここにおいてリアルタイムクロック（ＲＴＣ）１５６０はロジック回路であるが、他の電源をＯＦＦにした場合でも単独で動作することが必要な回路であるため、他の回路と電源分離をすることが必要な回路である。したがってマイクロコンピュータのチップ上でリアルタイムクロック（ＲＴＣ）の回路ブロックと対向する位置に電源系統が異なる回路が存在する場合には両回路間に、セルスリットを設けることによりノイズの発生や誤動作を防止することができる。
【００７２】
またＡ／Ｄ変換器１６１０はアナログ回路であるため、他のロジック回路と電源分離が必要な回路である。したがってマイクロコンピュータのチップ上でＡ／Ｄ変換器の回路ブロックと対向する位置にロジック回路が存在する場合には両回路間に、セルスリットを設けることによりノイズの発生や誤動作を防止することができる。
【００７３】
３．電子機器
図６に、本実施の形態の電子機器のブロック図の一例を示す。本電子機器８００は、キャラクタ表示制御部８１０、入力部８２０、メモリ８３０、電源生成部８４０、画像出力部８５０、音出力部８６０を含む。
【００７４】
ここで入力部８２０は種々のデータを入力するためのものである。キャラクタ表示制御部８１０は本実施の形態のキャラクタ表示制御装置が用いられており、入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリ８３０は、マイクロコンピュータ８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。画像出力部８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００７５】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【００７６】
図７（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【００７７】
図７（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示する画像出力部９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【００７８】
図７（Ｃ）に、電子機器の１つである携帯用情報機器（ＰＤＡ）９７０の外観図の例を示す。この携帯用情報機器（ＰＤＡ）９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示する画像出力部９７４、音出力部９７６を備える。
【００７９】
なお、本実施形態を利用できる電子機器としては、図７（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、パーソナルコンピュータ、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の電子機器を考えることができる。
【００８０】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８１】
本実施の形態では電源分離を行う回路ブロックの例としてアナログ回路とロジック回路の場合を例にとり説明したがこれに限られない。
【００８２】
例えば所与のロジック回路と当該ロジック回路とは別系統の電源で動作させたい他のロジック回路が存在する場合のようにロジック回路同士で電源分離を行う場合でもよい。また所与のアナログ回路と当該アナログ回路とは別系統の電源で動作させたい他のアナログ回路が存在する場合のようにアナログ回路同士で電源分離を行う場合でもよい。
【００８３】
また本実施の形態では電源分離を行う回路ブロックがユーザブルゲートに設けられている場合を例にとり説明したがこれに限らず、ハードマクロ等であってもよい。
【００８４】
また本実施の形態では、ＩＣの外周にリング電源が配線されている場合の電源分離を例にとし説明したがこれに限られず、リング電源でない場合にも適用可能である。
【００８５】
また本実施の形態では、２系統の電源に分離する場合を例にとり説明したがこれに限られない。３系統以上の複数の電源系統に分離する場合でもよい。
【図面の簡単な説明】
【図１】本実施形態のレイアウト手法の一例について説明するための図である。
【図２】セルスリットの周辺の詳細な構成について説明するための図である。
【図３】セルスリットの周辺の基本セルの配置の一例について説明するための図である。
【図４】リング電源と分離ＰＡＤ用Ｉ／Ｏセルについて説明するための図である。
【図５】本実施の形態のマイクロコンピュータのハードウエアブロック図の一例である。
【図６】本実施の形態の電子機器のブロック図の一例を示す。
【図７】図７（Ａ）（Ｂ）（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１０    ＩＣ
２０    Ｉ／Ｏエリア
３０    ハードマクロ
４０    ユーザブルゲート
５０    アナログ回路（第一の回路ブロック）
６０    ロジック回路（第二の回路ブロック）
７０、８０    分離ＰＡＤ用Ｉ／Ｏセル
９０、９２    電源電圧配線用メタル
１００  グランド電圧配線用メタル
１１０  第一の電源配線エリア
１１２  第二の電源配線エリア
１２０  セルスリット（基本セルの未配置領域）
１６０  アナログ電源供給用メタル
１７０  デジタル電源供給用メタル
１８０、１８２  デジタル電源ＰＡＤ用Ｉ／Ｏセル
２００  基本セル
８００  電子機器
８１０  キャラクタ表示制御部
８２０  入力部
８３０  メモリ
８４０  電源生成部
８５０  画像出力部
８６０  音出力部
１５００  マイクロプロセッサ
１５１０  ＣＰＵ
１５２０  キャッシュ装置
１５４０  リセット回路
１５５０  プログラマブルタイマ
１５６０  リアルタイムクロック（ＲＴＣ）
１５７０  ＤＭＡ
１５８０  割り込みコントローラ
１５９０  シリアルインターフェース
１６００  バスコントローラ
１６１０  Ａ／Ｄ変換器
１６２０  Ｄ／Ａ変換器
１６３０  入力ポート
１６４０  出力ポート
１６５０  Ｉ／Ｏポート
１６６０  クロック発生装置（ＰＬＬ）
１６７０  プリスケーラ
１６８０  各種バス
１６９０  各種ピン
１７００  マイクロコンピュータ
１７１０  ＲＯＭ
１７２０  ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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