(57)【特許請求の範囲】
【請求項１】
半導体基板上に、導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第１電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第１電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第２電極を形成する段階を具備し、
前記導電性構造物は各セル単位に形成される導電性パターンであり、
前記外部蝕刻マスクは前記導電性構造物の縁の近所に突出された段差部分の外壁に形成されたスペーサであり、
前記内部蝕刻マスクは前記突出された段差部分の内壁に形成されたスペーサであることを特徴とする半導体メモリ装置のキャパシター製造方法。
【請求項２】
前記外部蝕刻マスク及び内部蝕刻マスクは、
前記半導体基板上に導電層を形成する段階と、
各セル単位に形成される第１物質層パターンを前記導電層上に形成する段階と、
前記第１物質層パターンの側壁に第１スペーサを形成する段階と、
前記第１スペーサの側壁に第２スペーサを形成する段階と、
前記第１物質層パターンと前記第１スペーサ及び第２スペーサを蝕刻マスクとして利用し前記導電層を異方性蝕刻することにより、前記第１物質層パターン及び前記第２スペーサを取り除く段階と、
前記第１スペーサを蝕刻マスクとして利用し前記導電性構造物の各セル単位に形成される導電性パターンを異方性に部分的に蝕刻することにより突出された段差部分を有する第２の導電性パターンを形成する段階と、
前記突出された段差部の内壁に内部シリンダーを形成し、且つ、その外壁には外部シリンダーを形成するための第３スペーサを形成する段階と、
前記第１スペーサを取り除く段階により形成されることを特徴とする請求項１記載の半導体メモリ装置のキャパシター製造方法。
【請求項３】
半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第１電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第１電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第２電極を形成する段階を具備し、
前記導電性構造物は、各セル単位に形成される導電性パターンであり、
前記外部蝕刻マスクと内部蝕刻マスクは、
前記半導体基板上に導電層を形成する段階と、
各セル単位に第１物質層パターンを前記導電層上に形成する段階と、
前記第１物質層パターンの側壁に第１スペーサを形成する段階と、
前記第１スペーサの側壁に第２スペーサを形成する段階と、
前記第１物質層パターン及び前記第１スペーサと第２スペーサを蝕刻マスクとして利用し前記導電層を異方性蝕刻することにより、各セル単位で前記導電性パターンを形成する段階と、
前記第１物質層パターン及び前記第２スペーサを取り除く段階と、
前記第１スペーサの内壁に内部蝕刻マスクを、そして前記第１スペーサの外壁に外部蝕刻マスクを形成した後前記第１スペーサを取り除く段階により形成されることを特徴とする半導体メモリ装置のキャパシター製造方法。
【請求項４】
半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第１電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第１電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第２電極を形成する段階を具備し、
前記導電性構造物は各セル単位に形成される導電性パターンであり、前記導電性パターンを形成する段階に先立ち、半導体基板の上の絶縁物質からなる平坦層への蝕刻を阻止する蝕刻阻止層、第１隔離層、第２隔離層及び第３隔離層を形成する段階を更に具備し、
前記第１隔離層及び第３隔離層は酸化物から構成され、前記第２隔離層は導電性物質から構成され、
前記第２隔離層は前記導電性パターンの下に各セル単位で蝕刻されて一端がトランジスタのソース領域に連結され他端がダブルシリンダー形電極に連結され、
前記ダブルシリンダー形電極を支持する柱電極と前記柱電極がその中心を通過するフィン構造の電極を前記ダブルシリンダー形電極の下部に形成することを特徴とする半導体メモリ装置のキャパシター製造方法。
【請求項５】
半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第１電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第１電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第２電極を形成する段階を具備する導体メモリ装置のキャパシター製造方法であって、
前記導電性構造物は、各セル単位の間に溝を有する導電層にセル単位に形成される導電性パターンによって構成されており、
前記導電性構造物は、
前記半導体基板上に導電層を形成する段階と、
前記導電層上に第１物質層を形成する段階と、
各セル単位に第２物質層パターン及び第３物質層パターンから構成された複合パターンを前記第１物質層上に形成する段階と、
前記複合パターンの側壁に第１スペーサを形成する段階と、
前記第１スペーサ及び前記第３物質層パターンを蝕刻マスクとして使用し前記第１物質層を異方性蝕刻することにより第１物質層パターンを形成する段階と、  前記第１スペーサ及び前記第３物質層パターンを取り除く段階と、
前記第１物質層パターンの側壁に前記外部蝕刻マスクを形成し前記第２物質層パターンの側壁に内部蝕刻マスクを形成する段階と、
前記第２物質層パターンを取り除き、導電性構造物を構成する各セル単位の間に溝を形成することにより、溝を有する導電性パターンを提供する段階を具備して形成されることを特徴とする半導体メモリ装置のキャパシター製造方法。
【請求項６】
前記外部蝕刻マスク及び前記内部蝕刻マスクは前記第１スペーサ及び前記第３物質層パターンを取り除く段階以後に得られた結果物上に第３物質層を塗布し前記第３物質層を異方性蝕刻することにより形成された第２スペーサ及び第３スペーサであることを特徴とする請求項５記載の半導体メモリ装置のキャパシター製造方法。
【請求項７】
半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第１電極を形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第１電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第２電極を形成する段階を具備する半導体メモリ装置のキャパシター製造方法において、
前記半導体基板上に導電性構造物を形成する段階は、
前記半導体基板上に導電層を形成する段階と、
前記導電層上に第１物質層を形成する段階と、
前記第１物質層上に第２物質層パターン及び第３物質層パターンから構成され各セル単位に複合パターンを前記第１物質層上に形成する段階と、
前記複合パターンの側壁に第１スペーサを形成する段階と、
前記第１スペーサ及び前記第３物質層パターンを蝕刻マスクとして使用し前記第１物質層を異方性蝕刻することにより第１物質層パターンを形成する段階と、  前記第１スペーサ及び前記第３物質層パターンを取り除く段階と、
前記第１物質層パターンの側壁に前記外部蝕刻マスクを形成し前記第２物質層パターンの側壁に内部蝕刻マスクを形成する段階と、
前記第２物質層パターンを取り除き各セルの間に溝を形成して溝を有する導電層パターンを提供する段階からなることを特徴とする半導体メモリ装置のキャパシター製造方法。
【請求項８】
半導体基板上に導電性構造物を形成する段階と、
前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び前記導電性構造物上に内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク及び内部蝕刻マスクを使用し前記導電性構造物を異方性蝕刻することにより、ダブルシリンダー形の第１電極を形成する段階と、前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、
前記第１電極を被覆する誘電体膜を形成する段階と、
前記誘電体膜上に第２電極を形成する段階を具備する半導体メモリ装置のキャパシター製造方法であって、
前記半導体基板上に導電性構造物を形成する段階は、
前記半導体基板上に導電層を形成する段階と、
前記導電層の上に第１物質層パターン及び第２物質層パターンから構成され各セル単位に形成された複合パターンを形成する段階と、
前記各セル単位に形成された複合パターンを構成する第１物質層パターン及び第２物質層パターンの間に入り込んだ部分を有する第３物質層を形成する段階と、
前記入り込んだ部分の側壁に第１スペーサを形成する段階と、
前記第１スペーサを蝕刻マスクとして利用し前記第３物質層を異方性蝕刻することにより前記第１スペーサの下部に第３物質層パターンを形成する段階と、
前記第１スペーサ及び前記第２物質層パターンを取り除く段階と、
前記第３物質層パターンの外壁に前記外部蝕刻マスクを形成し前記第３物質層パターンと前記第１物質層パターンの間に内部蝕刻マスクを形成する段階と、
前記外部蝕刻マスク、内部蝕刻マスク、前記第３物質層パターン及び前記第１物質層パターンを蝕刻マスクとして使用し前記導電層を部分的に蝕刻することにより、溝を有する前記導電層を提供する段階と、
前記第１物質層パターン及び前記第３物質層パターンを取り除く段階により形成されることを特徴とする半導体メモリ装置のキャパシター製造方法。
【請求項９】
前記複合パターンを形成する段階以前に前記導電層の上に前記導電層の蝕刻を阻止する前記第２蝕刻阻止層を形成する段階を更に具備することを特徴とする請求項８記載の半導体メモリ装置のキャパシター製造方法。
【請求項１０】
半導体基板上に導電層を形成する段階と、
前記導電層に各セル単位に第１物質層パターンを形成する段階と、
前記第１物質層パターンの側壁に第１スペーサ及び第２スペーサを順次的に形成する段階と、
第１物質層パターン及び前記第１スペーサと第２スペーサを蝕刻マスクとして使用し前記導電層を異方性蝕刻することにより各セル単位で第１導電性パターンを形成する段階と、
前記第１物質層パターン及び前記第２スペーサを取り除く段階と、
前記第１スペーサを蝕刻マスクとして使用し前記第１導電性パターンを部分的に蝕刻することにより、突出された段差部を有する第２導電性パターンを形成する段階と、
前記突出された段差部分の内壁に内部スペーサを形成し前記突出された段差部分の外壁に外部スペーサを形成する段階と、
前記内部スペーサ及び前記外部スペーサを蝕刻マスクとして使用し前記第２導電性パターンを異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置のキャパシター製造方法。
【請求項１１】
半導体基板上に導電層を形成する段階と、
前記導電層の上に各セル単位に第１物質層パターンを形成する段階と、
前記第１物質層パターンの側壁に第１スペーサ及び第２スペーサを順次的に形成する段階と、
前記第１物質層パターンと前記第１スペーサ及び第２スペーサを蝕刻マスクとして使用し前記導電層を異方性蝕刻することにより、各セル単位に第１導電性パターンを形成する段階と、
前記第１物質層パターン及び前記第２スペーサを取り除く段階と、
前記第１スペーサの内壁に内部スペーサを、そして前記第１スペーサの外壁に外部スペーサを形成する段階と、
前記内部スペーサ及び外部スペーサを蝕刻マスクとして使用し前記第１導電性パターンを異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置の製造方法。
【請求項１２】
半導体基板上に導電層を形成する段階と、
前記導電層上に第１物質層を形成する段階と、
第２物質層パターンと第３物質層パターンから構成され各セル単位に複合パターンを前記第１物質層上に形成する段階と、
前記複合パターンの側壁に第１スペーサを形成する段階と、
前記第１スペーサと前記第３物質層パターンを蝕刻マスクとして利用し前記第１物質層を異方性蝕刻することにより第１物質層パターンを形成する段階と、
前記第１スペーサ及び前記第３物質層パターンを取り除く段階と、
前記第１物質層パターンの側壁に第２スペーサを、そして前記第２物質層パターンの側壁に第３スペーサを形成する段階と、
前記第２物質層パターンを取り除いて溝を形成することにより、各セル単位に溝を有する導電層パターンを提供する段階と、
前記第１物質層パターンと前記導電層を異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置の製造方法。
【請求項１３】
半導体基板上に導電層を形成する段階と、
前記導電層の上に第１物質層パターンと第２物質層パターンから構成され各セル単位に形成される複合パターンを形成する段階と、
前記各セル単位に形成される第１物質層パターンと第２物質層パターンから構成される複合パターンの間に入り込んだ部分を有する第３物質層を形成する段階と、
前記入り込んだ部分の側壁に第１スペーサを形成する段階と、
前記第１スペーサを蝕刻マスクとして利用し前記第３物質層を異方性蝕刻することにより、前記第１スペーサの下部に第３物質層パターンを形成する段階と、  前記第１スペーサ及び前記第２物質層パターンを取り除く段階と、
前記第３物質層パターンの外壁に第２スペーサを形成し前記第３物質層パターンと前記第１物質層パターンの間に第４物質層パターンを形成する段階と、
前記第２スペーサ、前記第４物質層パターン、前記第３物質層パターン及び前記第１物質層パターンを蝕刻マスクとして使用し前記導電層を部分的に蝕刻することにより溝を有する前記導電層を提供する段階と、
前記第１物質層パターンと前記第３物質層パターンを取り除く段階と、
前記第２スペーサ及び前記第４物質層パターンを蝕刻マスクとして使用し前記導電層を異方性蝕刻する段階を具備することを特徴とする半導体メモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置の情報電荷記憶用キャパシター製造方法に係り、特にメモリセルの高信頼性と大きいセルキャパシタンスのためのダブルシリンダー形ストレージ電極を含む高集積半導体メモリのキャパシター製造方法に関する。
【０００２】
【従来の技術】
メモリセル面積の減少によるセルキャパシタンスの減少はＤＲＡＭ（Dynamic Random Access Memory）の集積度増加を妨げる要因となるが、セルキャパシタンスの減少問題はメモリセルの読み出し能力を低下させソフトエラー率を増加させるだけでなく、低電圧での素子動作を妨げ、作動の際電力消耗を過多にするので半導体メモリ装置の高集積化のためには必ず解決されるべき課題である。
【０００３】
通常、約１．５μｍ2 のメモリセル面積を有する６４Ｍｂ級ＤＲＡＭにおいては一般的な２次元的なスタック形メモリセルを使用するならＴａ2 Ｏ5 のような高誘電率の物質を使用しても充分なキャパシタンスが得にくいので３次元的構造のスタック形キャパシターを提案しセルキャパシタンスの向上を図っている。二重スタック(Double stack)構造、フィン(Fin) 構造、円筒形電極 (Cylindrical electrode)構造、スプレッドスタック(Spread stack)構造及びボックス(Box) 構造はメモリセルのセルキャパシタンス増加のため提案されたスタック形キャパシターである。
【０００４】
円筒構造は円筒の外面だけでなく内面まで有効キャパシター領域に利用でき３次元的スタック形キャパシター構造になるが、特に６４Ｍｂ級メモリセルやそれ以上に高集積されるメモリセルに適した構造である。又、現在は円筒の内部に円柱或いは他の円筒を添加することによりシリンダーの内面及び外面だけでなく、シリンダー内に形成された柱や内部シリンダーの外面までも有効セルキャパシタンス領域に利用するための改善されたスタック形キャパシター構造が提案されている。
【０００５】
一例として、Ｔ．カガ（Ｋａｇａ）らが提案した１．５Ｖ動作６４ＭｂＤＲＡＭのための王冠形のスタック形キャパシターセル（Crown-Shaped Stacked-Capacitor Cell for 1.5-V Operation 64-Mb DRAM's）にはシリンダー（外部シリンダー）の内部に又他の内部シリンダーが形成されている。（このような構造を以下ダブルシリンダーと称する）
【０００６】
図１乃至図４は前記Ｔ．カガ（Ｋａｇａ）らの論文に述べられている従来の方法による半導体メモリ装置のダブルシリンダー形スタック形キャパシターの製造方法を説明するために示した断面図である。
【０００７】
図１は外部シリンダーを形成するための第１多結晶シリコン層３４とスペーサ３６を形成する段階を説明する。特に、フィールド酸化膜１２により活性領域及び分離領域に区切られた半導体基板の前記活性領域に、一つのビットライン２０とドレイン領域１６を共有しそれぞれが一つずつのソース領域１４及びゲート電極１８を具備する２個のトランジスタを形成した後に、結果物全面に前記トランジスタを他の導電層（以後の段階により製造される導電層）から絶縁させるための絶縁層１９を形成する。次いで、この結果物全面に平坦化層２２を形成した後、前記ソース領域１４上に積層されている絶縁層及び平坦化層を部分的に除きストレージ電極をソース電極１４と連結するためのコンタクトホールを形成する。こうして得られた結果物の全面に第１多結晶シリコンを沈積し前記コンタクトホールを満たす柱電極３０を形成し、これで得られた結果物全面に第１二酸化シリコン層２４と窒化シリコン層２６及び第２二酸化シリコン層３２を積層し続ける。そして、前記ソース領域１４上に形成された第２二酸化シリコン層３２、窒化シリコン層２６及び第１二酸化シリコン層２４を部分的に除き井戸を形成する。この井戸は各セル単位で限定された模様に形成され前記柱電極３０の表面を露出させる。次に、結果物全面に外部シリンダーを形成するための第１多結晶シリコン層３４を形成した後、前記第１多結晶シリコン層３４の上に第３二酸化シリコン層を形成する。この第３二酸化シリコン層を異方性蝕刻することにより前記井戸の内部側壁に第３二酸化シリコン層からなるスペーサ３６を形成する。
【０００８】
図２では第２多結晶シリコン層３８及び第４二酸化シリコン層４０を形成する段階を説明する。図１の段階以後に、スペーサ３６が形成されている結果物の全面に第３多結晶シリコンを蒸着し外部シリンダーを形成するための第２多結晶シリコン層３８を形成しこの結果物の全面に第４二酸化シリコン層４０を形成し第２多結晶シリコン層の表面が露出されないようにする。
【０００９】
図３ではストレージ電極１００を形成する段階を説明している。図２の段階を完了した後に、前記第４の二酸化シリコン層４０をエッチバックするが、この際エッチバック工程は前記第２多結晶シリコン層３８の一部分が外部に露出されるまで結果物の全面に対し実施される。前記第２多結晶シリコン層３８の露出された部分を異方性蝕刻で除き第１多結晶シリコン層３４の一部を露出させこの露出された部分も同様に異方性蝕刻により除かれる。こうして外部シリンダー３４′及び内部シリンダー３８′からなるストレージ電極１００を形成する。この際、参照符号４０′は前記第４二酸化シリコン層４０をエッチバックすることにより内部シリンダー内に残された酸化物を指示する。
【００１０】
図４ではキャパシターを完成する段階を説明する。図３に示す酸化物滓４０′、スペーサ３６及び第２二酸化シリコン層３２を取り除いた後前記ストレージ電極１００全面に誘電体膜１１０を形成し、次いで結果物の全面に第４多結晶シリコンを蒸着しプレート電極１２０を形成することにより、ストレージ電極１００、誘電体膜１１０及びプレート電極１２０からなるキャパシターを完成する。
【００１１】
前述した従来の方法による半導体メモリ装置のキャパシター製造方法によると、外部円筒の内部に又他の内部円筒の添加されたダブルシリンダー形ストレージ電極が形成でき半導体メモリ装置のセルキャパシタンスを向上させることはできるが、次のような短所を有する。
【００１２】
第１）図１に示したように柱電極の形成のためコンタクトホールを形成した後このコンタクトホールを第１多結晶シリコンで満たすが、第１多結晶シリコンがコンタクトホールを埋める状態によりその上部に形成される円筒の模様が左右されるのでコンタクトホール部分にのみ前記第１多結晶シリコンを正確に満たすことが重要だが、その工程が非常に難しい。
【００１３】
第２）図１に示したように、前記第２二酸化シリコン層３２を異方性蝕刻し前記井戸を形成する工程において、前記井戸はその側壁が傾斜するよう形成されやすいが、プレート電極形成の際セルの間に孔（Void）を発生させ半導体メモリ装置の電気的特性を潜在的に低下させる。
【００１４】
第３）図３に説明したように、第４の二酸化シリコン層４０をエッチバックする工程はその程度が調節しにくいので均一のセルキャパシタンスの確保が困難である。
【００１５】
第４）図２でのように、ストレージ電極が三つの多結晶シリコンにより構成されるので、各多結晶シリコン間の境界面には自然酸化膜ができ直列抵抗成分が大きくなり、各導電層間の接着性のよくない場合ウェハーを回転する時のように力を加えると多結晶シリコンのかけらが取れることもある。
【００１６】
第５）こうして得られたダブルシリンダー形電極の端部分が尖って形成されるので漏洩電流の発生する可能性が多い等の問題点が指摘された。
【００１７】
【発明が解決しようとする課題】
本発明の目的は半導体装置の高集積度と大きいセルキャパシタンスが確保できる半導体メモリ装置のダブルシリンダー形キャパシターを製造する方法を提供する。
【００１８】
【課題を達成するための手段】
前記目的を達成するために、本発明は導電層或いは導電性パターンの上に外部シリンダーを形成するための蝕刻マスク（以下、外部蝕刻マスクという）と内部シリンダーを形成するための蝕刻マスク（以下、内部蝕刻マスクという）を形成した後前記外部蝕刻マスクと内部蝕刻マスクを利用し前記導電層又は導電性パターンを蝕刻することを特徴とする半導体メモリ装置のキャパシター製造方法を提供する。
【００１９】
要約すれば、本発明は半導体基板上に導電性構造物を形成する段階と、前記導電性構造物上に外部シリンダーを形成するための外部蝕刻マスク及び内部シリンダーを形成するための内部蝕刻マスクを形成する段階と、前記外部蝕刻マスク及び内部蝕刻マスクを利用し前記導電性構造物を異方性蝕刻することによりダブルシリンダー形の第１電極を形成する段階と、前記外部蝕刻マスク及び内部蝕刻マスクを取り除く段階と、前記第１電極を被覆する誘電体膜を形成する段階と、前記誘電体膜の上に第２電極を形成する段階を具備することを特徴とする半導体メモリ装置のキャパシター製造方法を提供する。前記導電性構造物は各セル単位に形成される導電性パターン或いは外部蝕刻マスクの外側に溝を有する導電層となる。又、前記導電性パターンはその縁の近所に突出された段差部が形成できる。
【００２０】
外部蝕刻マスクは突出された段差部分の外壁に形成されたスペーサであり、内部蝕刻マスクは突出された段差部分の内壁に形成されたスペーサである。
【００２１】
本発明の一態様によれば、前記外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、各セル単位で限定された模様の第１物質層パターンを形成する段階と、前記第１物質層パターンの側壁に第１スペーサを形成する段階と、前記第１スペーサの側壁に第２スペーサを形成する段階と、前記第１物質層パターンと第１スペーサ及び第２スペーサを利用し前記導電層を異方性蝕刻することにより、各セル単位に形成される導電層パターンを形成する段階と、第１物質層パターン及び第２スペーサを取り除く段階と、前記第１スペーサを蝕刻マスクとして利用し前記導電性パターンを異方性蝕刻し部分的に蝕刻することにより突出された段差部を有する第２導電性パターンを形成する段階と、前記突出された段差部分の内部側壁に内部スペーサを形成し前記突出された段差部分の外部側壁に外部スペーサを形成する段階と、前記第１スペーサを取り除く段階により形成される。
【００２２】
本発明の他の態様によると、前記外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、各セル単位に形成される第１物質層パターンを形成する段階と、前記第１物質層パターンの側壁に第１スペーサを形成する段階と、第１スペーサの側壁に第２スペーサを形成する段階と、前記第１物質層パターン及び第１スペーサと第２スペーサを利用し前記導電層を異方性蝕刻することにより、各セル単位に形成される導電性パターンを形成する段階と、前記第１物質層パターン及び第２スペーサを取り除く段階と、第１スペーサの内壁に内部蝕刻マスクを形成し第１スペーサの外壁に外部蝕刻マスクを形成した後前記第１スペーサを取り除く段階により形成され得る。
【００２３】
本発明の又他の態様によれば、溝を有する導電層と外部蝕刻マスク及び内部蝕刻マスクは、半導体基板上に導電層を形成する段階と、前記導電層上に第１物質層を形成する段階と、第２物質層パターンと第３物質パターンから構成され各セル単位に形成される複合パターンを形成する段階と、前記複合パターン上に第１スペーサを形成する段階と、前記第１スペーサと第３物質層パターンを蝕刻マスクとして利用し第１物質層を異方性蝕刻することにより第１物質層パターンを形成する段階と、前記第１スペーサ及び第３物質層パターンを取り除く段階と、前記第１物質層パターンの側壁に外部蝕刻マスクを形成し第２物質層パターンの側壁に内部蝕刻マスクを形成する段階と、前記第２物質層パターンを取り除き溝を形成することにより、溝を具備した導電層パターンを提供する段階により形成される。
【００２４】
本発明の又他の態様によれば、溝を具備する導電層と外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、前記導電層上に第１物質層を形成する段階と、第１物質層上に第２物質層パターンと第３物質層パターンから構成され各セル単位に形成される複合パターンを形成する段階と、前記複合パターンの上に第１スペーサを形成する段階と、第１スペーサと第３物質層パターンを蝕刻マスクとして利用し第１物質層を異方性蝕刻することにより第１物質層パターンを形成する段階と、第１スペーサと第３物質層を取り除く段階と、第１物質層パターンの側壁に外部蝕刻マスクを形成し第２物質層パターンの側壁に内部蝕刻マスクを形成する段階と、前記第２物質層パターンを取り除き溝を形成することにより溝を具備する導電層パターンを提供する段階と、前記第１物質層パターンを異方性蝕刻する段階により形成される。
【００２５】
本発明の又他の態様によると、溝を具備する導電層と外部蝕刻マスク及び内部蝕刻マスクは半導体基板上に導電層を形成する段階と、前記導電層の上に第１物質層パターンと第２物質層パターンから構成され各セル単位に形成される複合パターンを形成する段階と、セル単位で隣り合う前記複合パターンの間に入り込んだ部分を有する第３物質層を形成する段階と、前記入り込んだ部分の側壁に第１スペーサを形成する段階と、前記第１スペーサを蝕刻マスクとして利用し前記第３物質層を異方性蝕刻することにより第１スペーサの下に第３物質層パターンを形成する段階と、前記第１スペーサ及び第２物質層パターンを取り除く段階と、前記第３物質層パターンの外壁に外部蝕刻マスクを形成し前記第３物質層パターンと第１物質層パターンの間に内部蝕刻マスクを形成する段階と、前記外部蝕刻マスク、内部蝕刻マスク、第３物質層パターン及び第１物質層パターンを蝕刻マスクとして利用し前記導電層を部分的に蝕刻することにより、溝を具備する導電層を提供する段階と、前記第１物質層パターンと前記第３物質層パターンを取り除く段階により形成される。
【００２６】
【作用】
本発明によれば、キャパシターのダブルシリンダー形ストレージ電極は外部シリンダーを形成するための外部蝕刻マスクと内部シリンダーを形成するための内部蝕刻マスクを利用し一つの導電層から形成される。これは自然酸化膜の影響を避け電極の耐久性を高め、内部シリンダーと外部シリンダーの高さを等しくすることにより、大きいセルキャパシタンスが確保できる。又、本発明のストレージ電極は端が尖っておらずそれによる漏洩電流問題が避けられる。
【００２７】
【実施例】
以下、添付した図面に基づき本発明を詳細に説明する。
【００２８】
〔第１実施例〕
図５乃至図９は本発明による半導体メモリ装置の製造方法の第１実施例を説明する断面図である。
【００２９】
図５は第１導電層５０の上に第１物質パターン５２を形成する段階を示す。特に、複数の活性領域を分離（隔離）するために半導体基板１０の上にフィールド酸化膜１２を形成する。次いで、ビットライン２０とドレイン領域１６を共有しソース領域１４とゲート電極１８を個々に具備する複数のトランジスタが各活性領域上に形成される。ゲート電極１８はフィールド酸化膜１２の上にまで延長配置されワードライン１８′を形成する。そして、純粋な酸化膜、例えば高温酸化膜HTO を結果物の全面に塗布し前記トランジスタを以後の工程により形成される導電素子（例えば、ストレージ電極）から絶縁させるための絶縁層１９を形成する。絶縁層１９の上には絶縁物質、例えばＢＰＳＧ（borophosphorous silicate glass）やＰＳＧ（phosphor silicate glass ）が結果物全面に塗布され、次いで平坦化工程が遂行されその表面が平坦化された平坦化層２２を形成する。
【００３０】
平坦化層２２の上には任意の蝕刻方法に関して蝕刻率（蝕刻速度）の相異なる二絶縁物質、例えばＨＴＯのような酸化物と窒化シリコン（Ｓｉ3 Ｎ4 ）のような窒化物が交互に蒸着され蝕刻阻止層４２と第１、第２及び第３隔離層として第１層間絶縁膜４４、第２層間絶縁膜４６と第３層間絶縁膜４８を形成する。この際、蝕刻阻止層４２は窒化シリコンのような窒化物を約１００〜２００Åの厚さで蒸着し形成する。第１層間絶縁膜４４はＨＴＯのような酸化物を５００〜１，０００Åの厚さで蒸着し形成する。第２層間絶縁膜４６は窒化シリコンのような窒化物を約５００〜１，０００Åの厚さで蒸着し形成する。第３層間絶縁膜４８はＨＴＯのような酸化物を約５００〜１，０００Åの厚さで蒸着し形成する。
【００３１】
第１及び第３層間絶縁膜４４、４８は第２層間絶縁膜４６を下部構造物（即ち、蝕刻阻止層４２）及び上部構造物（例えば後続段階で形成される第１導電層）から分離するために形成される。
【００３２】
次に、トランジスタのソース領域の直上に沈積された物質を取り除きストレージ電極をソース領域１４と連結するコンタクトホールを形成する。導電性物質、例えば不純物のドープされた多結晶シリコンをコンタクトホールを形成した結果物の表面上に約４，０００〜６，０００Åの厚さで沈積し前記コンタクトホールを満たす第１導電層５０を形成する。第１導電層５０の上には任意の蝕刻に対し第１導電層を構成する物質と蝕刻率の異なる第１物質を１，０００〜１，５００Åの厚さで塗布し第１物質層を形成する。そして、第１物質層を各セル単位で限定されるようパタニングし第１物質パターン５２を完成する。第１物質として酸化シリコンを使用することもできる。
【００３３】
図６は第１スペーサ５４、第２スペーサ５６及び第１導電性パターン５０ａを形成する段階を説明する。図５に示す結果物全面に窒化シリコンを塗布し約５００〜１，０００Å位の厚さで窒化シリコンを形成する。その後、前記窒化シリコン層を異方性蝕刻し第１物質パターン５２の側壁に第１スペーサ５４を形成する。この結果物の全面に酸化物を約５００〜１，０００Å位の厚さで塗布し酸化膜を形成し、この酸化膜を異方性蝕刻し第１スペーサ５４の側壁に第２スペーサ５６を形成する。次に、第１物質パターン５２と第１スペーサ５４及び第２スペーサ５６を蝕刻マスクとして使用し第１導電層５０の露出された部分を第３層間絶縁膜４８の表面が露出されるまで異方性蝕刻し第１導電性パターン５０ａを形成する。
【００３４】
図７はその縁の近所に突出された段差部分を具備する第２導電性パターン５０ｂを形成する段階を説明する。それぞれ酸化物から構成された第１物質パターン５２、第２スペーサ５６及び第３層間絶縁膜４８を取り除いた後に、第１スペーサ５４を蝕刻マスクとして利用し第１導電性パターン５０ａを所定の深さ、例えば５００Å位蝕刻することにより、その縁近所に突出された段差部分を有する第２導電性パターン５０ｂを形成する。この段差部分は後続く段階で第３スペーサを形成するために使用される。
【００３５】
図８はダブルシリンダーを形成するための第３スペーサ５８ａ、５８ｂを形成した後に第２導電性パターン５０ｂを蝕刻する段階を説明する。図７の段階を終えた後に、ともに窒化シリコンから構成された第１スペーサ５４及び第２層間絶縁膜４６を取り除く。次に、任意の蝕刻に対し第１導電性物質５０とその蝕刻率の異なる第２物質、例えばＨＴＯのような酸化シリコン又は窒化シリコンを前記結果物の全面に約５００〜１，０００Åの厚さで塗布し第２物質層を形成する。第２物質として、本実施例ではＨＴＯが使用された。第２物質層を異方性蝕刻し第２導電性パターンの突出された段差部分の側壁にダブルシリンダー構造を形成するための第３スペーサ５８ａ、５８ｂと第２導電性パターンの側壁にダミースペーサ５８′を形成する。ここで、参照符号５８ａ、５８ｂは各々外部シリンダーと内部シリンダーを形成するための第３スペーサを指す。この際、第１層間絶縁膜４４は部分的に蝕刻され第２導電性パターンの間にある蝕刻阻止層４２の一部を露出させる。外部シリンダーを形成するための第３スペーサ５８ａ及び内部シリンダーを形成するための第３スペーサ５８ｂを蝕刻マスクとして利用し、第２導電性パターン５０ｂを約３，０００〜５，０００Åの厚さで異方性蝕刻することにより、図９に示すストレージ電極１００を形成する。ここで、点線で表した部分はこの蝕刻段階から取り除かれる部分を意味し、この蝕刻の深さは蝕刻時間を調節することにより制御される。（このようなエッチングを時間エッチングとする）
【００３６】
図９はキャパシターを完成する段階を示す。図８の段階以後に、全て酸化シリコンからなる第３スペーサ５８ａ、５８ｂとダミースペーサ５８′、第１層間絶縁膜４４はＢＯＥ（buffered oxide etchant）又は希釈されたＨＦ溶液を利用した湿式蝕刻により取り除かれる。次いで、誘電体膜１１０、例えば酸化物／窒化物／酸化物（ＯＮＯ）膜や窒化物／酸化物（ＮＯ）膜或いはＴａ2 Ｏ5 膜をストレージ電極１００の全面にＳｉＯ等価厚さで４５〜６０Åの厚さで塗布するか、電極材の多結晶シリコン表面を熱窒化するか、あるいは電極としてシリコン電極上に金属タンタルＴａを付着させた後に表面酸化する。この時、シリコン電極１００を軽くエッチングして、多結晶構造による凹凸を形成させれば、一層の表面積拡大が期待できる。次に、導電性物質、即ち不純物のドープされた多結晶シリコンを誘電体膜１１０の上に蒸着しプレート電極１２０を形成する。
【００３７】
〔第２実施例〕
図１０乃至図１１は本発明による半導体メモリ装置のキャパシター製造方法の第２実施例を示す断面図である。
【００３８】
本実施例は第２層間絶縁膜４６を形成する代わりに第２導電層が形成されることを除けば第１実施例と類似した方法で遂行される。第２導電層を構成する物質は、望ましくは第１導電層５０を構成する物質と同一の物質が用いられる。
【００３９】
図１０はその縁近所に突出された段差部分を有する第２導電性パターン５０ｂを形成する段階を説明する。本段階は第１実施例の図７に説明したような方法で遂行される。しかしながら、第２導電性パターン５０ｂを形成するために第１スペーサ５４をエッチングマスクとして利用し第１導電性パターン５０ａを異方性蝕刻する際、これと共に第２導電層も蝕刻され、第２導電性パターン５０ｂの下で各セル単位で限定された模様に第２導電性パターン６０を形成する。第２導電性パターン６０はダブルシリンダー形のストレージ電極に電気的に連結された付加的なフィン構造の電極となる。
【００４０】
図１１は本実施例によるキャパシターを完成する段階を説明する。図１０の段階以後に、図８乃至図９に示す段階が第１実施例のような方法で遂行され二つのシリンダー（内部及び外部シリンダー）と一端がトランジスタのソース領域１４に連結され他端がダブルシリンダー形電極１００ｂに連結され、これを支持する柱電極１００ａと前記柱電極１００ａがその中心を通過するフィン構造の付加電極１００ｃを有するダブルシリンダー形の電極１００ｂを有するストレージ電極１００を形成する。
【００４１】
〔第３実施例〕
図１２乃至図１５は本発明による半導体メモリ装置のキャパシター製造方法の第３実施例を説明する断面図である。
【００４２】
第１実施例では第２導電性パターン５０ｂを形成するために第１導電性パターン５０ａを部分的に蝕刻した後ダブルシリンダー形のストレージ電極を形成するための第３スペーサ５８ａ、５８ｂを第２導電性パターン５０ｂの突出部の側壁に形成した。この際、本実施例ではダブルシリンダー形ストレージ電極を形成するためのスペーサ６２ａ、６２ｂを（図８でのように）第１導電性パターン５０ａを蝕刻せず第１スペーサ５４の側壁に直接形成した。
【００４３】
図１２は第１導電性パターン５０ａ上に第１スペーサ５４を残して置く段階を説明する。図５及び図６に示した段階を遂行した後、全て酸化シリコンからなる第２スペーサ５６及び第１物質層パターン５２をＢＯＥ或いは希釈されたＨＦ溶液を利用し湿式蝕刻することにより取り除く。
【００４４】
図１３は第３スペーサ６２ａ、６２ｂを形成する段階を説明する。図１２の段階を終えた後、結果物全面に任意の蝕刻に対し第１スペーサ５４及び第１導電性パターン５０ａを構成する物質と蝕刻率の異なる第２物質、例えばＨＴＯのような酸化物を５００〜１，０００Åの厚さで塗布し、第２物質層を形成する。次いで、第２物質を異方性蝕刻しダブルシリンダー形ストレージ電極を形成するための第３スペーサ６２ａ、６２ｂを形成する。ここで、参照番号６２ａ、６２ｂはそれぞれ外部シリンダーと内部シリンダーを形成するための第３スペーサを指示する。この際、ダミースペーサ６２′は第１導電性パターン５０ａの側壁に形成される。
【００４５】
図１４は第１導電性パターン５０ａを蝕刻する段階を説明する。第１スペーサ５４を取り除いた後外部シリンダーを形成するための第３スペーサ６２ａ及び内部シリンダーを形成するための第３スペーサ６２ｂを第１実施例のような方法で蝕刻マスクとして利用し第  １導電性パターン５０ａを約３，０００〜５，０００Å位の厚さまで異方性蝕刻する。窒化シリコンから構成された第１スペーサ５４を取り除く際、窒化シリコンから構成された第２絶縁層４６も共に取り除かれる。ここで、点線で表示される部分は本蝕刻段階により取り除かれる。
【００４６】
図１５はキャパシターを完成する段階を説明する。図１４の段階以後に、第３スペーサ６２ａ、６２ｂ、ダミースペーサ６２′及び第１層間絶縁膜４４を取り除く。次に、誘電体膜１１０及びプレート電極１２０が第１実施例のような方法で形成され、そうしてストレージ電極１００、誘電体膜１１０及びプレート電極１２０を備えて形成されたキャパシターを完成する。
【００４７】
本実施例によれば、ストレージ電極の高さは第１実施例に比べ約５００〜１，０００Å位高くなる。即ち、第１実施例によると、第１導電性パターンは第２導電性パターンを形成するために蝕刻されるべきであった。しかしながら、本実施例ではこのようなエッチングが要らず、従って第１実施例に比べ同じ厚さを有する導電層に対してより高いストレージ電極が得られる。
【００４８】
付加的に、第２層間絶縁膜４６が第１導電層を構成する物質と同じ物質からなる第２導電層に代われれば、図１１に示したような主なダブルシリンダー形電極上に付加的なフィン構造の電極を有するストレージ電極が本実施例により得られることは注目すべきである。
【００４９】
〔第４実施例〕
図１６乃至図２３は本発明による半導体メモリ装置のキャパシター製造方法に関する第４実施例を説明する断面図である。
【００５０】
図１６は第１導電層５０、第１物質層７８、第２物質層８０及び第３物質層８２を形成する段階を説明する。
【００５１】
特に、第２層間絶縁膜４６と第３層間絶縁膜４８を形成する過程が略されることを除いては第１実施例の手続きが第１導電層５０（図５）を形成するところまで反復される。任意の蝕刻に対し第１導電層５０を構成する物質と蝕刻率の異なる第１物質、例えば窒化シリコンのような窒化物やＨＴＯのような酸化物を第１導電層５０の上に約１，０００Å位の厚さで塗布し第１物質層７８を形成する。又、任意の異方性蝕刻に対し第１導電層５０を構成する物質と同じ蝕刻率を有する第２物質、例えば多結晶シリコンを第１物質層７８の上に約１，０００Å位の厚さで塗布し第２物質層８０を形成する。その後、任意の等方性蝕刻に対し第２物質層７８、第１物質層８０及び第１導電層７６を構成する物質と蝕刻率の異なる第３物質、例えばＨＴＯのような酸化物或いはシリコン窒化物のような窒化物を第２物質層上に約１，０００Å位の厚さで塗布し、第３物質層８２を形成する。
【００５２】
図１７は複合パターン８３を形成する段階を説明する。第３物質層と第２物質層を従来の写真蝕刻工程を通じて異方性蝕刻し、各セル単位で限定され第３物質層パターン８２ａ及び第２物質層８０ａからなる複合パターン８３を形成する。
【００５３】
図１８は第１スペーサ８４と第１の第１物質層パターン７８ａを形成する段階を説明する。図１７の段階以後に、複合パターン８３の形成されている結果物全面にＨＴＯのような酸化物を約１，０００Åの厚さで塗布し酸化膜を形成する。こうして得られた酸化膜は複合パターンの側壁に第１スペーサ８４を形成するために異方性蝕刻される。次いで、複合パターン８３と第１スペーサ８４を蝕刻マスクとして利用し第１物質層７８を異方性蝕刻することにより第１の第１物質層パターン７８ａを形成する。
【００５４】
図１９はダブルシリンダーを形成するための第２スペーサ８６ａ、８６ｂを形成する段階を説明する。ＢＯＥのようなエッチング溶液を利用し湿式蝕刻をすることにより第１スペーサ８３及び第３物質層パターン８２ａを取り除いた後、ＨＴＯにような酸化物を結果物全面に約５００Å位の厚さで塗布し酸化膜を形成する。酸化膜は異方性蝕刻され、第２物質層パターン８０ａの側壁に外部シリンダーを形成するための第２スペーサ８６ａ及び第１の第１物質層パターン７８ａの側壁に内部シリンダーを形成するための第２スペーサ８６ｂを形成する。
【００５５】
図２０は第１導電性パターン５０ｃを形成する段階を説明する。図１９の段階以後に、結果物上の第２物質層パターン８０ａを第１の第１物質層パターン７８ａの表面が外部に露出されるまで異方性蝕刻し第２物質層パターン８０ａを取り除く。この際、これと同時に第２物質と同一の物質からなる第１導電層５０の一部分（第１の第１物質層パターン７８ａ上に外部シリンダーを形成するための第２スペーサ８６ａの間）が第２物質層パターン８０ａの厚さと同じ深さで部分的に蝕刻され第２スペーサ８６ａの間に溝を有する第１導電性パターン５０ｃを形成する。この段階は第２物質層パターン８０ａを構成する物質と第１導電層５０を構成する物質と同一の物質なので容易に遂行され得る。そうして、各セルの間に溝を有する第１導電性パターン５０ｃが得られる。
【００５６】
ここで、第１導電層５０の蝕刻された量（溝の深さ）は第２物質層パターン８０ａの厚さにより決定され得るので、この段階は時間蝕刻工程でぶつかる工程再現性問題に構わず容易に遂行され得る。
【００５７】
図２１は第２の第１物質層パターン７８ｂを形成する段階を説明する。図２０の段階以後に、第１の第１物質層パターンは第２スペーサ８６ｂを蝕刻マスクとして異方性蝕刻され、第２スペーサ８６ｂの下部に位置し第１物質からなる第２の第１物質層パターン７８ｂを形成する。
【００５８】
図２２はダブルシリンダー形ストレージ電極１００を形成する段階を説明する。図２１の段階以後に、結果物全面に第２スペーサ８６ａ、８６ｂを蝕刻マスクとし第１導電層パターン５０ｃを蝕刻対象物とし、第１層間絶縁膜４４の表面が露出されるまで異方性蝕刻を実施しダブルシリンダー形ストレージ電極１００を形成する。ここで、溝の深さがダブルシリンダーの下部支持部分の厚さｔ（第１導電層の厚さ−溝の深さ）を決定することに注意しなければならない。
【００５９】
図２３は誘電体膜１１０とプレート電極１２０を形成しキャパシターを完成する段階を説明する。第２スペーサ８６ａ、８６ｂ、第２の第１物質層パターン７８ｂと第１層間絶縁膜４４を取り除いた後、誘電体膜１１０及びプレート電極１２０を第１実施例のような方法で形成し、ストレージ電極１００、誘電体膜１１０及びプレート電極１２０からなるキャパシターを完成する。
【００６０】
本実施例で、図２０に示すように第１導電層５０の溝を形成する時、溝の深さは第２物質層パターン８０ａの厚さにより決定されるので、この実施例の方法は容易に遂行され得る。このような溝（凹部）形成と下部電極の分離過程を要約すると次のようになる。
【００６１】
第１工程で厚さｔ１の電極層Ａを基板上に形成し、第２工程で目的の下部電極外周より少し小さい平面形状を有する第１マスクを電極層Ａの上方に形成する。第１マスクは厚さｔ２であって、特定のエッチング操作を受ける時にエッチ速度が導電層ＡのＮ倍である。
【００６２】
第３工程では第１マスク上に第２マスク層を形成し、これに異方性エッチング操作を施して、第１マスク及び導電層Ａに影響することなく、第１マスク側面にサイドスペーサを形成する。
【００６３】
第４工程において前記特定エッチング操作により第１マスクと導電層Ａを同時にエッチし、この時に前記サイドスペーサがエッチされなければ、一定時間後には、サイドスペーサにより囲まれた領域を残して導電層Ａが島状に残り、島と島の間では基板が露出する。この時、第１マスクの直下では、導電層Ａに凹部が生じて、その底の厚さはｔ２／Ｎとなるはずである。
【００６４】
現実には種々のバラツキが考えられるので、基板露出を検知した後に若干のオーバーエッチを続けて工程を終わらせる。従って、ｔ２／Ｎをオーバーエッチ量に対し十分厚くするとよい。このような方法は被エッチング物である導電層Ａと第１マスクとの自己整合的操作であって、工程管理を容易にする。又、前記実施例のように、導電層Ａと第１マスクの間に他の目的を有するマスクを介在させ、エッチングを２工程に分離しても本質的な変化はない。
【００６５】
〔第５実施例〕
図２４乃至図３０は本発明による半導体メモリ装置の製造方法の第５実施例を説明する断面図である。
【００６６】
図２４は第１導電層５０と複合パターン７９を形成する段階を説明する。第１実施例の手続きが、第１層間絶縁膜４４、第２層間絶縁膜４６及び第３層間絶縁膜４８を形成することを略するのを除けば第１導電層５０を形成することまで（図５）反復される。ストレージ電極をソース領域１４に連結するコンタクトホールを形成した後、不純物のドープされた多結晶シリコンのような導電性物質を結果物の全面に４，０００〜６，０００Åの厚さで沈積し第１導電層５０を形成する。その次に、任意の蝕刻に対し第１導電層を構成する物質とその蝕刻率の異なる物質、例えば酸化物（即ち、ＣＶＤ酸化物）や窒化物（即ち、窒化シリコン）を第１導電層の全面に５００〜１，０００Åの厚さで沈積し第１物質層を形成する。そして、任意の蝕刻に対し第１物質層と第１導電層を構成する物質と蝕刻率の異なる物質、例えば窒化物（第１物質が酸化物の場合）や酸化物（第１物質が窒化物の場合）を５００〜１，０００Å位の厚さで沈積し、第１物質層上に第２物質層を形成する。この第２物質層上にはフォトレジストが塗布されフォトレジスト膜が形成され、このフォトレジスト膜は露光及び現像過程を経てパタニングされ、各セル単位で限定された模様のフォトレジストパターンＰＲを形成する。フォトレジストパターンＰＲを蝕刻マスクとして使用し、第２物質層及び第１物質層を蝕刻することにより、第１物質層パターン７８と第２物質層パターン８０からなる複合パターン７９を形成する。
【００６７】
選択的には、コンタクトホールを形成する前に隔離層４９を平坦化層２２上に形成することもできる。隔離層４９は望ましくは任意の蝕刻に対し第２物質層パターン８０を構成する物質と蝕刻率の等しかったり似た物質を平坦化層２２上に約５００〜１，０００Å位の厚さで沈積し形成できる。
【００６８】
図２５は第３物質層８２及び第１スペーサ８３を形成する段階を説明する。フォトレジストパターンＰＲを取り除いた後、第１物質層パターンを構成する物質と同一の物質を複合パターン７９の形成されている結果物の全面に、約５００〜１，０００Åの厚さで沈積し、複合パターン７９を被覆し、複合パターンの間にリセスされた部分を有する第３物質層８２を形成する。次に、第２物質層パターン８０を構成する物質と同一の物質を第３物質層上に約５００Åの厚さで塗布し第４物質層を形成し、この第４物質層を異方性蝕刻し第３物質層８２のリセスされた部分の側壁に第１スペーサ８３を形成する。その結果、第３物質層８２は複合パターン７９と第１スペーサ８３の間に介される。
【００６９】
図２６は第３物質層パターン８２ａを形成する段階を説明する。図２５の段階以後に、第１スペーサ８３を蝕刻マスクとして利用し第３物質層を第１導電層５０の表面が外部に露出されるまで異方性蝕刻する。そうして、第３物質層パターン８２ａが第１スペーサ８３の直下に形成される。
【００７０】
この際、複合パターン７９を構成する第２物質層パターン８０を成す物質は所定の異方性蝕刻に対し第３物質層８２を成す物質と蝕刻率が異なるので第２物質層８０は第１物質層７８が異方性蝕刻されることから防ぐ。それに、第３物質層パターン８２ａが第１物質層パターン７８を完全に取り囲む円筒状に形成され第１物質層パターンから所定の距離ほど離れて位置することに注目する必要がある。この間隔は第３物質層８２の厚さにより決定される。
【００７１】
図２７は外部シリンダーを形成するのに外部蝕刻マスクとして利用される第４物質層スペーサ９０ａ及び内部シリンダーを形成することにおいて内部エッチングマスクとして利用される第４物質層スペーサ９０ｂを形成する段階を説明する。第１スペーサ８３及び第２物質層パターン８０を取り除いた後、任意の蝕刻に対し第１導電層５０及び第１物質層パターン７８を構成する物質と蝕刻率の異なる物質、例えば第２物質層パターン８０を成す物質と同一の物質（即ち、窒化物或いは酸化物）を結果物の全面に沈積し、第４物質層を形成した後、第１物質層パターン７８及び第３物質層パターン８２ａが外部に露出されるまで第４物質層をエッチバックして第３物質層パターン８２ａの外壁に外部シリンダーを形成するための外部蝕刻マスクとして第４物質層スペーサ９０ａを形成し第１物質層パターン７８と第３物質層パターン８２ａの間の空間に内部シリンダーを形成するための内部蝕刻マスクとして第４物質層パターン９０ｂを形成する。
【００７２】
図２８は外部シリンダーを形成するための外部蝕刻マスクとして使用される第４物質スペーサ９０ａ及び内部シリンダーを形成するための第４物質パターン９０ｂを含む第１導電層パターン５０ａを形成する段階を説明する。第１導電層５０を約５００〜１，０００Å位の厚さで異方性蝕刻した後、第１物質層パターン７８、第３物質層パターン８２ａ、第４物質スペーサ９０ａ及び第４物質パターン９０ｂを蝕刻マスクとして使用し外部蝕刻マスクの間に溝を有する第１導電層パターン５０ａを形成するためにＢＯＥのような酸化物エッチング溶液や燐酸のような窒化物エッチング溶液を用い湿式蝕刻することにより第１物質層パターン７８及び第３物質層パターン８２ａを取り除く。
【００７３】
図２９はストレージ電極１００を形成する段階を説明する。図２８の段階以後、第１導電層パターン５０ａの直下に形成された隔離層４９の表面が外部に露出されるまで第４物質スペーサ９０ａ及び第４物質パターン９０ｂを蝕刻マスクとして使用し第１導電層パターン５０ａを異方性蝕刻することにより、各セル単位で分離されたダブルシリンダー形のストレージ電極１００を形成する。
【００７４】
図３０は誘電体膜１１０及びプレート電極１２０を形成しキャパシターを完成する段階を説明する。第４物質スペーサ９０ａ及び第４物質パターン９０ｂと隔離層４９を取り除いた後、誘電体膜１１０とプレート電極１２０を第１実施例のような方法で形成することにより、ストレージ電極１００、誘電体膜１１０及びプレート電極１２０からなるキャパシターを完成する。
【００７５】
ここで、平坦化層上の隔離層の取り除かれた表面領域はセルキャパシタンスを増加させるために有効セルキャパシタンス領域に使用され得る。
【００７６】
〔第６実施例〕
図３１乃至図３５は本発明による半導体メモリ装置の製造方法の第６実施例を説明する断面図である。本実施例では第５実施例の第１導電層上に形成された第２蝕刻阻止層を利用しキャパシターを製造する方法を示す。第２蝕刻阻止層を形成することを除けば本実施例の過程は第５実施例の過程と類似して進行される。
【００７７】
図３１は第１導電層５０、第２蝕刻阻止層５１及び複合パターン７９を形成する段階を説明する。第２層間絶縁膜４６と第３層間絶縁膜４８を形成する工程を略することを除けば第１導電層５０を形成するところまで（図５）第１実施例の手続きが繰り返される。結果物の中の第１導電層５０の上に第２蝕刻阻止層５１が約２０〜３０Å位の厚さで形成される。本実施例で使用される第２蝕刻阻止層５１は第１導電層５０が外部に露出される時自然的に形成される自然酸化膜であることが望ましい。しかしながら、任意の従来の工程により自然酸化膜のように薄く形成され得る酸化膜や窒化膜が自然酸化膜に代われる。
【００７８】
次に、複合パターン７９は第５実施例のような方法で自然酸化膜５１の上に形成される。しかしながら、この実施例で第１物質層パターン７８を構成する物質は第５実施例の第１物質層パターンを構成する物質とは異なる。特に、任意の蝕刻に関し第１導電層５０を構成する物質と同じ蝕刻率を有する物質、例えば不純物のドープされた多結晶シリコンを第１物質層パターン７８に使用し得る。
【００７９】
それに、平坦化層２２上に第１蝕刻阻止層４２を形成するために任意の蝕刻に関し第２物質層パターン８０を構成する物質と蝕刻率が等しかったり似た物質を平坦化層２２の上に約７０〜５００Å位の厚さで沈積した後、任意の蝕刻に対し第２物質層を構成する物質と蝕刻率の異なる物質を第１蝕刻阻止層４２上に約７０〜１，０００Å位の厚さで沈積し第１層間絶縁膜４４を形成する。
【００８０】
図３２は第１スペーサ８３と第３物質層パターン８２ａを形成する段階を説明する。この段階は任意の蝕刻に関し第１物質層パターン４８を構成する物質と蝕刻率の同じ物質、例えば多結晶シリコンを第３物質層パターン８２ａに使用することを除けば、前述したように得られた第２蝕刻阻止層を使用する第５実施例中の図２５及び図２６に述べられている方法と同じ方式で遂行される。
【００８１】
図３３は外部シリンダーを形成するための外部蝕刻マスクとして用いられる第４物質層スペーサ９０ａ及び内部シリンダーを形成するための内部蝕刻マスクとして使用される第４物質スペーサ９０ｂを形成する段階を説明する。第１スペーサ８３及び第２物質層パターン８０を取り除いた後に、窒化物のような第４物質を結果物上に塗布し第４物質層を形成し、この第４物質層は第１物質層パターン７８及び第３物質層パターン８２ａの表面が外部に露出されるまで異方性蝕刻されることにより、外部シリンダーを形成するための外部蝕刻マスクとして用いられる第４物質層スペーサ９０ａ及び内部シリンダーを形成するための内部蝕刻マスクとして用いられる第４物質スペーサ９０ｂを形成する。第２蝕刻阻止層として酸化膜或いは窒化膜が自然酸化膜の代わりに形成されれば、この酸化物や窒化物は第１物質層パターン７８及び第３物質層パターン８０ａがその上に形成された結果物上に第４物質層として塗布される。
【００８２】
図３４はストレージ電極１００を形成する段階を説明する。図３３の段階以後に、第１物質層パターン７８、第３物質層パターン８２ａ、第４物質スペーサ９０ａ及び第４物質パターン９０ｂを蝕刻マスクとして利用し、外部蝕刻マスクとして使用される第４物質層スペーサ９０ａの間に挟まれた第２蝕刻阻止層５１の一部を選択的に取り除き、第４物質層スペーサ９０ａの間に位置する第１導電層５０の一部を外部に露出させる。次に、第１物質層パターン７８、第３物質層８２ａ及び第４物質層スペーサ９０ａの間の第１導電性５０の露出された部分を取り除き、（図２８の第１導電層５０ａと似た模様を有する）第４物質層スペーサ９０ａの間に介された溝を有する第１導電性パターンを形成する。第１物質層パターン７８と第３物質層８２ａを取り除いた後、第２蝕刻阻止層５１の露出された部分と第１導電層５０を第１層間絶縁膜４４の表面が外部に露出されるまで異方性蝕刻する。
【００８３】
図３５は誘電体膜１１０及びプレート電極１２０を形成しキャパシターを完成する段階を説明する。第４物質スペーサ９０ａ及び第４物質パターン９０ｂ、第１層間絶縁膜４２を取り除いた後、誘電体膜１１０及びプレート電極１２０を第１実施例のような方法で形成することにより、ストレージ電極１００、誘電体膜１１０及びプレート電極１２０を具備するキャパシターを完成する。
【００８４】
本実施例（第６実施例）によると、同じ高さのダブルシリンダーを具備するストレージ電極を第１導電層の上に形成された第２蝕刻阻止層を利用し製造し得る。
【００８５】
【発明の効果】
本発明によれば、キャパシターのストレージ電極は単一導電層から得られる。これは自然酸化膜の影響を避けることである。ストレージ電極は一つの導電層から形成されるので電極は容易に破砕されず、一方同じ高さを有する内部シリンダー及び外部シリンダーを得て大きいセルキャパシタンスが確保できる。又、このように形成されたストレージ電極はストレージ電極が相異なる層から形成された場合のように素子間の弱い結合力により容易に破砕されない。
【００８６】
本発明によるストレージ電極は電極の端部が尖っておらず漏洩電流の発生が避けられる。又、蝕刻マスクを使用しストレージ電極を形成するために導電層を直接蝕刻するのでストレージ電極が傾斜して形成されることを避け空洞が生ずることが避けられ、本発明による半導体メモリ装置の信頼性を高めることに寄与する。
【００８７】
それに、ストレージ電極の下部表面は有効セルキャパシタンス領域に利用されることができ高い集積度を達成するためのセルキャパシタンスを増加させることに貢献する。
【００８８】
そして、主なダブルシリンダー形電極部分の直下に付加的なフィン構造の電極を有するストレージ電極が形成されセルキャパシタンスを増加させる。
【図面の簡単な説明】
【図１】  従来の方法による半導体メモリ装置のダブルシリンダー形キャパシター製造方法を説明するために示した断面図である。
【図２】  同じく従来の方法による製造方法を説明するために示した断面図である。
【図３】  同じく従来の方法による製造方法を説明するために示した断面図である。
【図４】  同じく従来の方法による製造方法を説明するために示した断面図である。
【図５】  本発明による半導体メモリ装置のキャパシター製造方法の第１実施例を説明するために示した断面図である。
【図６】  同じく第１実施例を説明するために示した断面図である。
【図７】  同じく第１実施例を説明するために示した断面図である。
【図８】  同じく第１実施例を説明するために示した断面図である。
【図９】  同じく第１実施例を説明するために示した断面図である。
【図１０】  本発明による半導体メモリ装置のキャパシター製造方法の第２実施例を説明するために示した断面図である。
【図１１】  同じく第２実施例を説明するために示した断面図である。
【図１２】  本発明による半導体メモリ装置のキャパシター製造方法の第３実施例を説明するために示した断面図である。
【図１３】  同じく第３実施例を説明するために示した断面図である。
【図１４】  同じく第３実施例を説明するために示した断面図である。
【図１５】  同じく第３実施例を説明するために示した断面図である。
【図１６】  本発明による半導体メモリ装置のキャパシター製造方法の第４実施例を説明するために示した断面図である。
【図１７】  同じく第４実施例を説明するために示した断面図である。
【図１８】  同じく第４実施例を説明するために示した断面図である。
【図１９】  同じく第４実施例を説明するために示した断面図である。
【図２０】  同じく第４実施例を説明するために示した断面図である。
【図２１】  同じく第４実施例を説明するために示した断面図である。
【図２２】  同じく第４実施例を説明するために示した断面図である。
【図２３】  同じく第４実施例を説明するために示した断面図である。
【図２４】  本発明による半導体メモリ装置のキャパシター製造方法の第５実施例を説明するために示した断面図である。
【図２５】  同じく第５実施例を説明するために示した断面図である。
【図２６】  同じく第５実施例を説明するために示した断面図である。
【図２７】  同じく第５実施例を説明するために示した断面図である。
【図２８】  同じく第５実施例を説明するために示した断面図である。
【図２９】  同じく第５実施例を説明するために示した断面図である。
【図３０】  同じく第５実施例を説明するために示した断面図である。
【図３１】  本発明による半導体メモリ装置のキャパシター製造方法の第６実施例を説明するために示した断面図である。
【図３２】  同じく第６実施例を説明するために示した断面図である。
【図３３】  同じく第６実施例を説明するために示した断面図である。
【図３４】  同じく第６実施例を説明するために示した断面図である。
【図３５】  同じく第６実施例を説明するために示した断面図である。
【符号の説明】
１０  半導体基板、１２  フィールド酸化膜、１４  ソース領域、１６  ドレイン領域、１８  ゲート電極、１８′ワードライン、１９絶縁層、２２  平坦化層、２４  第１二酸化シリコン層、２６  窒化シリコン層、３０  柱電極、３２第２二酸化シリコン層、３４  第１多結晶シリコン層、３４′外部シリンダー、３６  スペーサ（第３二酸化シリコン層）、３８  第２多結晶シリコン層、３８′内部シリンダー、４０  第４二酸化シリコン層、４２  蝕刻阻止層、４４  第１層間絶縁膜、４６  第２層間絶縁膜、４８  第３層間絶縁膜、４９  隔離層、５０  第１導電層、５０ａ  第１導電性パターン、５０ｂ  第２導電性パターン、５０ｃ  第１導電性パターン、５２  第１物質パターン、５４  第１スペーサ、５６  第２スペーサ、５８ａ，５８ｂ  第３スペーサ、５８′ダミースペーサ、６０  第２導電性パターン、６２ａ，６２ｂ  スペーサ、６２′ダミースペーサ、７８  第１物質層、７８ａ，７８ｂ  第１物質層パターン、７９  複合パターン、８０  第２物質層、８２  第３物質層、８２ａ  第３物質層パターン、８３  複合パターン、８４  第１スペーサ、８６ａ  第２スペーサ、９０ａ  第４物質層スペーサ、９０ｂ  第４物質層パターン、１００  ストレージ電極、１１０  誘電体膜、１２０  プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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