(57)【特許請求の範囲】
【請求項１】
正規カラム選択信号を出力する正規カラムデコーダと、
冗長カラム選択信号を出力する冗長カラムデコーダと、
前記正規カラム選択信号又は冗長カラム選択信号を選択的に受けて、ビット線とデータ線とを接続するカラムスイッチと、
入力カラムアドレスと冗長カラムアドレスとが一致しない正規時及び一致する冗長時を判定する冗長判定手段と
を備えた半導体記憶装置において、
前記冗長判定手段の判定結果に拘わらず、第１タイミング信号を発生させる信号発生手段と、
前記冗長判定手段の判定結果及び前記信号発生手段の第１タイミング信号を受け、前記第１タイミング信号を受ける毎に正規動作選択信号及び冗長動作選択信号を同時に出力し、前記冗長判定手段の判定結果が正規時には、前記正規カラムデコーダに前記正規動作選択信号に同期して前記正規カラム選択信号を出力させ、前記冗長判定手段の判定結果が冗長時には、前記冗長カラムデコーダに前記冗長動作選択信号に同期して前記冗長カラム選択信号を出力させる動作選択手段と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記冗長判定手段は、
第２タイミング信号を受け、この第２タイミング信号を受信する毎に、アドレスの一致を判定し、
前記信号発生手段は、
前記第２タイミング信号を受け、この第２タイミング信号に基づいて前記第１タイミング信号を発生させる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記信号発生手段は、
前記冗長判定手段でのアドレスの一致判定の終了を検出し、この検出時に冗長判定終了信号を第１タイミング信号として発生する冗長判定終了信号発生手段である
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記冗長判定終了信号発生手段は、
前記入力カラムアドレスと前記冗長カラムアドレスとの一致判定について、常に不一致と判定するダミー冗長判定手段を持つ
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記冗長判定手段は、
前記第２のタイミング信号に基づいてプリチャージされる第１ノードと、
前記第１ノードと基準電位点との間に複数個並列接続され、且つ前記入力カラムアドレスと前記冗長カラムアドレスとのビット毎の一致判定の結果により各々制御される第１トランジスタとを有して、
前記第１ノードの電位に基づいて、アドレスの一致判定結果を出力し、
前記ダミー冗長判定手段は、
前記第２のタイミング信号に基づいてプリチャージされる第２ノードと、
前記第２ノードと基準電位点との間に前記第１トランジスタと同数並列接続され、且つ１個のみが常時オン状態にある第２トランジスタとを有して、
前記第２ノードの電位に基づいて冗長判定終了信号を出力する
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１タイミング信号を受け、この第１タイミング信号に基づいて、前記データ線をプリチャージさせるデータ線プリチャージ信号、及び前記データ線の電位を増幅させるデータ線増幅信号を生成する信号生成手段
を備えたことを特徴とする請求項２又は３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の動作速度の高速化に関し、特に、ＤＲＡＭのカラム選択制御及びデータ増幅制御に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭの一般的な構成を図１１に模式的に示す。同図のＤＲＡＭでは、アドレス信号は入出力インターフェイス回路及び制御回路５０に入力され、そのうちローアドレスがローデコーダ５１でデコードされて、１本のワード線ＷＬが選択される。ワード線ＷＬにより選択された複数のメモリセルＭのデータは、各々、ビット線ＢＬに読み出され、読み出されたビット線ＢＬのデータはセンスアンプＳＡで増幅される。その後、入出力インターフェイス回路５０によりカラムアドレスＡＹの読み込みが行われ、このカラムアドレスＡＹはカラムデコーダ５２でデコードされて、１本のカラム選択線ＣＳＬが選択される。カラム選択線ＣＳＬが選択されると、このカラム選択線ＣＳＬに接続されたカラムスイッチＣＳがＯＮし、前記ビット線ＢＬのデータがデータ線ＤＬに読み出される。更に、データ線ＤＬに読み出されたデータは、図１１では図示しないリードアンプにより増幅され、Ｉ／Ｏ制御回路５３で選択されて、入出力インターフェイス回路５０により外部出力される。尚、図１１では、略記しているが、ビット線ＢＬ及びデータ線ＤＬは、各々、一対の相補ビット線及び一対の相補ワード線により構成される。
【０００３】
また、図１１において、ＤＲＡＭには、製造欠陥による不良メモリセルを救済する複数の冗長メモリセルＲＭが設けられる。不良メモリセルの救済時には、前記カラムデコーダ機能を合わせ持つ冗長カラムデコーダ５２は、１本の冗長カラム選択線ＲＣＳＬを選択する。この冗長カラム選択線ＲＣＳＬに接続された冗長カラムスイッチＲＣＳがＯＮすると、ビット線ＢＬのデータがデータ線ＤＬに読み出される。
【０００４】
図１１において、前記入出力インターフェイス及び制御回路５０は、アドレス取り込み信号、センスアンプ起動信号、リードアンプ起動信号、データ出力タイミング信号等の制御信号を生成して、前記データの読み出し動作等の制御に使用する。
【０００５】
図９は、前記図１１に示したＤＲＡＭのカラム選択に関する回路のブロック図を示す。図１０は、そのタイムチャートである。図９において、カラムプリデコーダ９０１はカラムアドレスＡＹをプリデコードし、カラムデコーダ９０２は前記カラムプリデコーダ９０１のカラムアドレスプリデコード信号ＹＰをデコードして、カラム選択信号Ｙを生成する。このカラム選択信号ＹはカラムスイッチＣＳに入力されて、正規カラムの選択が行われる。
【０００６】
一方、前記カラムアドレスＡＹ及び、冗長救済の対象となる不良メモリセルのカラムアドレス（冗長カラムアドレス）ＲＡＹは、カラム冗長判定回路９０３に入力される。このカラム冗長判定回路９０３は、冗長用クロックＲＣＬＫを受けて、前記カラムアドレスＡＹと冗長カラムアドレスＲＡＹとの一致比較を行い、一致する場合には冗長カラムアドレスプリデコード信号ＳＹＰを冗長カラムデコーダ９０４に出力する。前記冗長カラムデコーダ９０４は、前記冗長カラムアドレスプリデコード信号ＳＹＰをデコードし、冗長カラム選択信号ＳＹを出力する。カラムスイッチＣＳは前記冗長カラム選択信号ＳＹを受けて、対応する冗長カラムを選択する。
【０００７】
前記冗長カラムの選択時に正規カラムの選択を停止するために、カラム選択信号出力制御回路９０５が設けられる。この制御回路９０５は、前記カラム冗長判定回路９０３の冗長カラムアドレスプリデコード信号ＳＹＰを受けて、冗長カラムの選択時と判定し、前記カラムプリデコーダ９０１による正規カラムアドレスプリデコード信号ＹＰを非活性化するように、活性／非活性化信号ＮＥＮを出力する。その結果、カラムデコーダ９０２からの正規カラム選択信号Ｙが非活性化される。
【０００８】
また、図９において、ＡＴＤ（アドレス・トラジション・デテクタ）９０６は、カラムアドレスＡＹが遷移する度にワンショットのパルスを発生する。遅延回路９０７は、前記ＡＴＤ９０６によるワンショットパルスを遅延させて、図１０に示すようなデータ線プリチャージ信号ＤＬＰＲＥ、及びデータ線増幅信号ＤＬＳＥＮを生成し、これ等信号をリードアンプ９０８に出力して、データ線ＤＬのプリチャージ及び増幅を行っている。
【０００９】
【発明が解決しようとする課題】
しかしながら、前記従来のＤＲＡＭでは、その構成上、カラムの選択に時間を要する欠点があることが判った。この欠点を以下に説明する。
【００１０】
図９において、カラムプリデコーダ９０１では、カラム選択信号出力制御回路９０５からの活性／非活性化信号ＮＥＮを受けた後に、正規カラムアドレスプリデコード信号ＹＰの出力が許容される関係上、図１０に示すように、正規時の正規カラム選択信号Ｙと冗長時の冗長カラム選択信号ＳＹとの出力タイミング間に、位相差が存在する。この位相差に起因して次の制御が必要になる。
【００１１】
即ち、データ線ＤＬのプリチャージは、カラム選択によりビット線ＢＬのデータがデータ線ＤＬに読み出される前に行い、そのデータ線のプリチャージ後に、データ線にビット線の情報を読み出し、データ線の増幅を行う必要があるものの、前記位相差に起因して正規のカラム選択時と冗長カラムの選択時とでデータ線上にビット線の情報が読み出されるタイミングが異なる。このため、カラム選択信号の出力が遅い場合に対応させて、データ線の増幅開始のタイミングを制御する必要があって、データの読み出しが遅れる。一方、データ線のプリチャージ終了のタイミングは、カラム選択信号の出力が早い場合に対応させて設定する必要がある。その結果、データ線のプリチャージ終了からデータ線電位の増幅開始タイミングまでの期間として、前記位相差分を含んだ長いタイミングマージンを必要として、高速動作の妨げとなっていた。
【００１２】
また、前記リードアンプ９０８に出力するデータ線プリチャージ信号ＤＬＰＲＥ、及びデータ線増幅信号ＤＬＳＥＮは、カラムアドレスＡＹの遷移に基づくＡＴＤ９０６のワンショットパルスを遅延回路９０７で遅延して生成されるため、前記カラムアドレスＡＹの遷移時からこれ等信号ＤＬＰＲＥ、ＤＬＳＥＮの発生時までに長い遅延を必要とする。しかし、遅延回路９０７で使用する遅延素子には、電圧や、生成の際のプロセス変動による特性のバラツキが存在するため、長い遅延時間を設定した遅延素子では遅延量の変動幅が大きくなる。従って、この変動幅を考慮してデータ線プリチャージ信号ＤＬＰＲＥ及びデータ線増幅信号ＤＬＳＥＮを生成する場合には、図１０のように大きな動作マージンが必要となり、やはり高速動作の妨げとなっていた。
【００１３】
本発明は、前記従来の問題点を解決するものであり、その目的は、正規カラム選択信号と冗長カラム選択信号間の位相差をなくし、その分、データ線のプリチャージ終了からデータ線電位の増幅開始タイミングまでの期間を短縮して、半導体記憶装置の動作を高速化することにある。
【００１４】
更に、本発明は、前記目的を達成する構成を採用した上で、更に、データ線プリチャージ信号やデータ線増幅信号の生成を小さい動作マージンで行うことをも目的とする。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明では、正規カラム選択信号及び冗長カラム選択信号を各々出力するカラムデコーダ及び冗長カラムデコーダを単一の制御手段で同時に制御する構成を採用する。
【００１６】
即ち、請求項１記載の発明の半導体記憶装置は、正規カラム選択信号を出力する正規カラムデコーダと、冗長カラム選択信号を出力する冗長カラムデコーダと、前記正規カラム選択信号又は冗長カラム選択信号を選択的に受けて、ビット線とデータ線とを接続するカラムスイッチと、入力カラムアドレスと冗長カラムアドレスとが一致しない正規時及び一致する冗長時を判定する冗長判定手段とを備えた半導体記憶装置において、前記冗長判定手段の判定結果に拘わらず、第１タイミング信号を発生させる信号発生手段と、前記冗長判定手段の判定結果及び前記信号発生手段の第１タイミング信号を受け、前記第１タイミング信号を受ける毎に正規動作選択信号及び冗長動作選択信号を同時に出力し、前記冗長判定手段の判定結果が正規時には、前記正規カラムデコーダに前記正規動作選択信号に同期して前記正規カラム選択信号を出力させ、前記冗長判定手段の判定結果が冗長時には、前記冗長カラムデコーダに前記冗長動作選択信号に同期して前記冗長カラム選択信号を出力させる動作選択手段とを備えたことを特徴としている。
【００１７】
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記冗長判定手段は、第２タイミング信号を受け、この第２タイミング信号を受信する毎に、アドレスの一致を判定し、前記信号発生手段は、前記第２タイミング信号を受け、この第２タイミング信号に基づいて前記第１タイミング信号を発生させることを特徴とする。
【００１８】
請求項３記載の発明は、前記請求項１又は２記載の半導体記憶装置において、前記信号発生手段は、前記冗長判定手段でのアドレスの一致判定の終了を検出し、この検出時に冗長判定終了信号を第１タイミング信号として発生する冗長判定終了信号発生手段であることを特徴とする。
【００１９】
請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記冗長判定終了信号発生手段は、前記入力カラムアドレスと前記冗長カラムアドレスとの一致判定について、常に不一致と判定するダミー冗長判定手段を持つことを特徴とする。
【００２０】
請求項５記載の発明は、前記請求項４記載の半導体記憶装置において、前記冗長判定手段は、前記第２のタイミング信号に基づいてプリチャージされる第１ノードと、前記第１ノードと基準電位点との間に複数個並列接続され、且つ前記入力カラムアドレスと前記冗長カラムアドレスとのビット毎の一致判定の結果により各々制御される第１トランジスタとを有して、前記第１ノードの電位に基づいて、アドレスの一致判定結果を出力し、前記ダミー冗長判定手段は、前記第２のタイミング信号に基づいてプリチャージされる第２ノードと、前記第２ノードと基準電位点との間に前記第１トランジスタと同数並列接続され、且つ１個のみが常時オン状態にある第２トランジスタとを有して、前記第２ノードの電位に基づいて冗長判定終了信号を出力することを特徴とする。
【００２１】
請求項６記載の発明は、前記請求項２又は３記載の半導体記憶装置において、前記第１タイミング信号を受け、この第１タイミング信号に基づいて、前記データ線をプリチャージさせるデータ線プリチャージ信号、及び前記データ線の電位を増幅させるデータ線増幅信号を生成する信号生成手段を備えたことを特徴とする。
【００２２】
以上の構成により、請求項１ないし請求項６記載の発明では、単一の動作選択手段が、第１タイミング信号を受ける毎に、正規カラムデコーダ又は冗長カラムデコーダを制御して、正規カラムの選択時には、正規カラムデコーダに対して正規動作選択信号を出力する一方、冗長カラムの選択時には、冗長カラムデコーダに対して冗長動作選択信号を出力する。従って、正規カラムの選択時での正規カラム選択信号の出力タイミングと、冗長カラムの選択時での冗長カラム選択信号の出力タイミングとが一致して、その両信号間の位相差が無くなる。その結果、データ線のプリチャージ終了からデータ線電位の増幅開始タイミングまでの期間を短縮でき、高速動作が可能になる。
【００２３】
特に、請求項６記載の発明では、第２タイミング信号に基づいて第１タイミング信号が発生すると、信号生成手段が、前記第１タイミング信号に基づいてデータ線プリチャージ信号及びデータ線増幅信号を生成する。従って、前記信号生成手段での信号の生成に使用する遅延素子では、第２タイミング信号に基づいてデータ線プリチャージ信号等を生成する場合に比して、短い遅延時間を設定すればよく、その遅延の変動幅が小さくなる。その結果、前記遅延の変動幅を考慮したデータ線のプリチャージ及び増幅のタイミングマージンを小さく抑えることが可能となり、カラム選択からデータ線の増幅までの動作が高速化する。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００２５】
図１は、本実施の形態におけるＤＲＡＭのカラム選択に関する主要回路のブロック構成を示す。尚、本実施の形態のＤＲＡＭの全体構成は、図１１に示した構成と同様であるので、本実施の形態ではその説明を省略する。
【００２６】
図１において、１０１はカラムプリデコーダ、１０２はカラムデコーダ（正規カラムデコーダ）、１０３はカラム冗長判定回路（冗長判定手段）、１０４は冗長カラムデコーダ、１０５はダミー冗長判定回路（ダミー冗長判定手段）、１０６はカラム選択出力制御回路、１０７はリードアンプ制御回路、１０８はカラムスイッチ、１０９はリードアンプである。
【００２７】
次に、前記各構成要素の具体的な説明を図２に示すタイムチャートに基づいて説明する。前記カラムプリデコーダ１０１は、カラムアドレスＡＹを受けてプリデコードし、カラムアドレスプリデコード信号ＹＰを出力する。
【００２８】
前記カラム冗長判定回路（冗長判定手段）１０３は、前記カラムアドレスＡＹ及び冗長カラムアドレスを受け、冗長用クロックＲＣＬＫの入力毎に前記両アドレスの一致を比較判定し、その判定結果に応じた値の冗長カラムアドレスプリデコード信号ＳＹＰ、及びこの信号を反転した信号ＸＳＹＰを出力する。前記冗長カラムアドレスプリデコード信号ＳＹＰは、一致判定時にＨレベルとなる。前記冗長カラムアドレスＲＡＹは、製造検査時にフューズ等を用いて予め動作不良メモリセルのカラムアドレスが設定されたものである。また、前記冗長用クロックＲＣＬＫは、図２に示すように、カラムアドレスＡＹが決定した後にＬレベルになり、所定時間後にＨレベルに反転するクロックである。前記ダミー冗長判定回路１０５は、前記冗長用クロックＲＣＬＫを受けて、前記カラム冗長判定回路１０３でのアドレスの一致比較の終了を検出し、この検出時にＨレベルの冗長判定終了信号ＲＥＤを出力する。
【００２９】
前記カラム冗長判定回路１０３及びダミー冗長判定回路１０５の内部構成を各々図３及び図４に示す。これ等の判定回路１０３、１０５は、各々、１本のカラム冗長単位を示し、実際はこれ等単位回路がカラム冗長本数分存在する。図３のカラム冗長判定回路１０３では、冗長カラムアドレスプリデコード信号ＳＹＰの信号線（第１ノード）３００と、この信号線３００を充放電するチャージＰｃｈトランジスタ３０１及びディスチャージＮｃｈトランジスタ３０２とを持つ。また、複数のＥＸＮＯＲ回路３０３は、カラムアドレスＡＹ及び冗長カラムアドレスＲＡＹの構成ビット数と同数設けられて、対応するビットのカラムアドレスＡＹと冗長カラムアドレスＲＡＹとを比較する。複数のＮｃｈトランジスタ（第１トランジスタ）３０４は、前記ＥＸＮＯＲ回路３０３と同数設けられ、対応するＥＸＮＯＲ回路３０３の出力を受けて動作する。これ等Ｎｃｈトランジスタ３０４は、前記信号線３００と接地（基準電位点）との間に並列に接続されて、ワイヤードＯＲ回路３０５を構成する。また、インバータ３０６は、前記冗長カラムアドレスプリデコード信号ＳＹＰを反転する。
【００３０】
図３のカラム冗長判定回路１０３では、カラムアドレスＡＹと冗長カラムアドレスＲＡＹとが全ビットで一致した場合には、ワイヤードＯＲ回路３０５の各Ｎｃｈトランジスタ３０４はＯＦＦである。カラムアドレスＡＹの遷移後、冗長用クロック（第２タイミング信号）ＲＣＬＫがＬレベルとなってチャージＰｃｈトランジスタ３０１がＯＮすると、信号線３００が充電され、冗長カラムアドレスプリデコード信号ＳＹＰはＨレベルになる。その後、冗長用クロックＲＣＬＫがＨレベルとなってディスチャージＮｃｈトランジスタ３０２がＯＮする。ここで、冗長カラムアドレスＲＡＹとカラムアドレスＡＹとの一致時には、冗長カラムアドレスプリデコード信号ＳＹＰはＨレベルに保たれ、冗長救済時であると判断できる。一方、１ビットでもアドレスが不一致であれば、対応するＥＸＮＯＲ回路３０３の出力がＨレベルとなり、信号線３００の電荷が放電されて、冗長カラムアドレスプリデコード信号ＳＹＰはＬレベルになり、この冗長カラムアドレスＲＡＹでの冗長救済は行われない。
【００３１】
図４のダミー冗長判定回路１０５は、前記カラム冗長判定回路１０３と同様に、信号線（第２ノード）４００と、この信号線４００を充放電するチャージＰｃｈトランジスタ４０１及びディスチャージＮｃｈトランジスタ４０２とを有する。複数のＮｃｈトランジスタ（第２トランジスタ）４０３は、前記図３のカラム冗長判定回路１０３のワイヤードＯＲ回路３０５のＮｃｈトランジスタ３０４の個数と同数設けられ、且つこれ等Ｎｃｈトランジスタ３０４と同一サイズのトランジスタで構成される。前記複数のＮｃｈトランジスタ４０３は、前記信号線４００と接地（基準電位点）との間に並列に接続されてワイヤードＯＲ回路４０４を構成する。インバータ４０５は、前記信号線４００の電位を反転して冗長判定終了信号ＲＥＤを生成する。前記ワイヤードＯＲ回路４０４では、所定の１個のＮｃｈトランジスタ４０３のゲートに電源電圧Ｖｄｄが加えられ、残りの全Ｎｃｈトランジスタ４０３のゲートは接地される。図４のダミー冗長判定回路１０５には、図３のカラム冗長判定回路１０３のアドレス比較用のＥＸＮＯＲ回路は設けられない。
【００３２】
従って、図４のダミー冗長判定回路（信号発生手段）１０５では、ゲートに電源電圧Ｖｄｄが加えられた１個のＮｃｈトランジスタ４０３のみが常時ＯＮしているので、如何なるカラムアドレスＡＹが入力されても、常に、冗長カラムアドレスＲＡＹとの不一致を検出する。ここで、１個のＮｃｈトランジスタ４０３のみを常時ＯＮさせる理由は次の通りである。即ち、図３のカラム冗長判定回路１０３では、冗長カラムアドレスプリデコード信号ＳＹＰの信号線３００の電荷はワイヤードＯＲ回路３０５を経て放電される関係上、不一致ビットの数が少ないほど、冗長カラムアドレスプリデコード信号ＳＹＰがＨからＬレベルに反転して確定する時点が遅くなり、この時点は１ビットのみ不一致の場合が最も遅くなる。従って、冗長カラムアドレスプリデコード信号ＳＹＰがＨ又はＬレベルに確定する時点、即ち、冗長判定が終了する時点を、常に、１ビットのみ不一致の場合の終了時点で検出するためである。図４のダミー冗長判定回路（冗長判定終了信号出力手段）１０５では、カラム冗長判定回路１０３でのアドレスの一致判定結果に拘わらず、冗長判定の終了が検出された時点で、インバータ４０５の出力、即ち冗長判定終了信号（第１タイミング信号）ＲＥＤは必ずＨレベルとなる。
【００３３】
図１において、カラム選択出力制御回路（動作選択手段）１０６は、前記ダミー冗長判定回路１０５からの冗長判定終了信号ＲＥＤ、及び前記カラム冗長判定回路１０３からの反転冗長カラムアドレスプリデコード信号ＸＳＹＰを受け、冗長判定終了信号ＲＥＤのＨレベルへの遷移に同期して、反転冗長カラムアドレスプリデコード信号ＸＳＹＰがＨレベルの場合、即ち正規時に、Ｈレベルの正規カラム選択出力制御信号（正規動作選択信号）ＮＥＮを出力すると同時に、Ｌレベルの冗長カラム選択出力制御信号ＲＥＮを出力する。一方、反転冗長カラムアドレスプリデコード信号ＸＳＹＰがＬレベルの場合、即ち冗長時に、Ｈレベルの冗長カラム選択出力制御信号（冗長動作選択信号）ＲＥＮを出力すると同時にＬレベルの正規カラム選択出力制御信号ＮＥＮを出力する。
【００３４】
前記カラム選択出力制御回路１０６の内部構成を図５に示す。同図のカラム選択出力制御回路１０６では、ＮＡＮＤ回路５０１は、前記カラム冗長判定回路１０３からのカラム冗長本数分の反転冗長カラムアドレスプリデコード信号ＸＳＹＰ（0）,（1）・・（正規時にＨレベル）を受ける。第１のＡＮＤ回路５０２は、前記ダミー冗長判定回路１０５の冗長判定終了信号ＲＥＤと、前記ＮＡＮＤ回路５０１の出力とを受けて、冗長カラム選択出力制御信号ＲＥＮを生成する。また、第２のＡＮＤ回路５０３は、前記ダミー冗長判定回路１０５の冗長判定終了信号ＲＥＤと、前記ＮＡＮＤ回路５０１の出力をインバータ５０４で反転した信号とを受けて、正規カラム選択出力制御信号ＮＥＮを生成する。
【００３５】
従って、図５のカラム選択出力制御回路１０６では、少なくとも１本のカラム冗長が行われる場合には、第１ＡＮＤ回路５０２からのＨレベルの冗長カラム選択出力制御信号ＲＥＮが出力されると同時に、第２ＡＮＤ回路５０３からのＬレベルの正規カラム選択出力制御信号ＮＥＮが出力される。一方、正規時には、Ｌレベルの冗長カラム選択出力制御信号ＲＥＮが出力されると同時に、Ｈレベルの正規カラム選択出力制御信号ＮＥＮが出力される。
【００３６】
更に、図１において、カラムデコーダ１０２は、前記カラムプリデコーダ１０１からのカラムアドレスプリデコード信号ＹＰを受けると共に、前記カラム選択出力制御回路１０６の正規カラム選択出力制御信号ＮＥＮを受け、この正規カラム選択出力制御信号ＮＥＮのＨレベルへの遷移に同期して正規カラム選択信号Ｙを出力する。また、冗長カラムデコーダ１０４は、前記カラム冗長判定回路１０３の冗長カラムアドレスプリデコード信号ＳＹＰを受けると共に、前記カラム選択出力制御回路１０６の冗長カラム選択出力制御信号ＲＥＮを受け、この冗長カラム選択出力制御信号ＲＥＮのＨレベルへの遷移に同期して冗長カラム選択信号ＳＹを出力する。
【００３７】
前記カラムデコーダ１０２の内部構成を図６に示す。同図のカラムデコーダ１０２では、デコーダ６０１は、正規カラムアドレスプリデコード信号ＹＰをデコードする。アドレスのビット数と同数配置されるＮＡＮＤ回路６０２は、前記デコーダ論理６０１からの出力の対応ビットと、前記カラム選択出力制御回路１０６からのＨレベルの正規カラム選択出力制御信号ＮＥＮとを入力する。前記ＮＡＮＤ回路６０２と同数設けられたインバータ６０３は、各々、対応するＮＡＮＤ回路６０２の出力を反転して、正規カラム選択信号の対応ビットＹ（0）,（1）・・を出力する。従って、図６のカラムデコーダ１０２では、Ｈレベルの正規カラム選択出力制御信号ＮＥＮを受けて、初めて、正規カラム選択信号Ｙが生成される。
【００３８】
続いて、前記冗長カラムデコーダ１０４の内部構成を図７に示す。同図の冗長カラムデコーダ１０４では、カラム冗長本数分のＮＡＮＤ回路７０１は、対応する前記カラム冗長判定回路１０３からの冗長カラムアドレスプリデコード信号ＳＹＰ（0）,（1）・・（冗長時にＨレベル）と、前記カラム選択出力制御回路１０６からの冗長カラム選択出力制御信号ＲＥＮを受ける。前記ＮＡＮＤ回路７０１と同数のインバータ７０２は、対応するＮＡＮＤ回路７０１の出力を反転する。従って、この冗長カラムデコーダ１０４では、Ｈレベルの冗長カラム選択出力制御信号ＲＥＮを受けて、初めて、冗長カラム選択信号ＳＹを生成する。
【００３９】
更に、図１において、リードアンプ制御回路（信号生成手段）１０７は、前記ダミー冗長判定回路１０５からの冗長判定終了信号（第１タイミング信号）ＲＥＤに基づいて、データ線のプリチャージ信号ＤＬＰＲＥ及びデータ線の増幅信号ＤＬＳＥＮを生成し、出力する。
【００４０】
前記リードアンプ制御回路１０７の内部構成を図８に示す。同図のリードアンプ制御回路１０７では、遅延回路８０１は、前記ダミー冗長判定回路１０５からの冗長判定終了信号ＲＥＤを受け、この終了信号ＲＥＤを図２に示すように時間ｔDLPLEだけ遅延する。また、他の遅延回路８０２は、前記冗長判定終了信号ＲＥＤを受け、この終了信号ＲＥＤを図２に示すように時間ｔDLSENだけ遅延する。２個のパルス幅制御回路８０３、８０４は、各々、前記遅延回路８０１、８０２の出力をパルス幅制御して、データ線のプリチャージ信号ＤＬＰＲＥ及びデータ線の増幅信号ＤＬＳＥＮを出力する。
【００４１】
従って、本実施の形態のＤＲＡＭでは、カラム選択出力制御回路１０６は正規カラム選択出力制御信号ＮＥＮ及び冗長カラム選択出力制御信号ＲＥＮを同時に出力して、正規時には、カラムデコーダ１０２がＨレベルの正規カラム選択出力制御信号ＮＥＮに同期して正規カラム選択信号Ｙを出力し、冗長時には、冗長カラムデコーダ１０４がＨレベルの冗長カラム選択出力制御信号ＲＥＮに同期して冗長カラム選択信号ＳＹを出力する。従って、図２に示すように、カラムアドレスＡＹ遷移時を基準として、正規時の正規カラム選択信号Ｙの出力タイミングｔＹｎと、冗長時の冗長カラム選択信号ＳＹの出力タイミングｔＹｒとが一致し、両カラム選択信号間に位相差がない。従って、データ線ＤＬのプリチャージ信号ＤＬＰＲＥ及び増幅信号ＤＬＳＥＮの出力タイミングを小さいマージンで設定でき、データの読み出し動作の高速化を達成できる。
【００４２】
しかも、リードアンプ制御回路１０７で生成されるデータ線プリチャージ信号ＤＬＰＲＥ及び増幅信号ＤＬＳＥＮは、図２に示すように、冗長判定終了信号ＲＥＤから各々時間ｔＤＬＰＲＥ及びｔＤＬＳＥＮだけ遅延させてパルス幅制御された信号である。この遅延量は、図１０に示した従来のカラムアドレスＡＹの遷移時点を基準とする遅延時間ｔＤＬＰＲＥ、ｔＤＬＳＥＮと比較して、非常に少ない。従って、リードアンプ制御回路１０７内の２個の遅延回路８０１、８０２の遅延変動量が小さくて済む。よって、データ線プリチャージ信号ＤＬＰＲＥ及び増幅信号ＤＬＳＥＮの出力タイミングを高精度に制御できて、動作マージンが小さくでき、データの読み出し動作の高速化が達成できる。
【００４３】
以上、本発明の実施の形態を具体的に説明したが、本発明はこれに限定されない。例えば、カラム選択出力制御回路１０６の動作を冗長終了判定信号ＲＥＤに基づいて行ったが、その他、この冗長終了判定信号ＲＥＤを所定時間遅延させた信号を用いたり、別途に発生させる信号を使用しても良い。また、本実施の形態ではＤＲＡＭのカラムの選択制御について説明したが、ＳＤＲＡＭやＳＲＡＭでのカラムの選択制御にも適用可能である。
【００４４】
【発明の効果】
以上説明したように、請求項１ないし請求項６記載の発明の半導体記憶装置によれば、正規カラムの選択時での正規カラム選択信号の出力タイミングと、冗長カラムの選択時での冗長カラム選択信号の出力タイミングとを一致させて、その両信号間の位相差を無くしたので、データ線のプリチャージ終了からデータ線電位の増幅開始タイミングまでの期間を短縮して、高速動作を可能にできる。
【００４５】
特に、請求項６記載の発明の半導体記憶装置によれば、データ線プリチャージ信号及びデータ線増幅信号の生成に使用する遅延素子での遅延時間を短く設定できるので、その遅延の変動幅を小さく抑えて、データ線のプリチャージ及び増幅のタイミングマージンを小さく設定でき、データの読み出し動作の高速化を可能にできる。
【図面の簡単な説明】
【図１】  本発明の実施の形態のＤＲＡＭのカラム選択に関する主要回路のブロック構成を示す図である。
【図２】  同ＤＲＡＭのカラム選択に関する主要回路の動作タイミングを示す図である。
【図３】  同ＤＲＡＭに含まれる冗長判定回路の構成を示す図である。
【図４】  同ＤＲＡＭに含まれるダミー冗長判定回路の構成を示す図である。
【図５】  同ＤＲＡＭに含まれるカラムデコーダ回路の構成を示す図である。
【図６】  同ＤＲＡＭに含まれる冗長カラムデコーダ回路の構成を示す図である。
【図７】  同ＤＲＡＭに含まれるカラム選択出力制御回路の構成を示す図である。
【図８】  同ＤＲＡＭに含まれるリードアンプ制御回路の構成を示す図である。
【図９】  従来のＤＲＡＭのカラム選択に関する主要回路の構成を示すブロック図である。
【図１０】  同主要回路の動作タイミングを示す図である。
【図１１】  ＤＲＡＭの全体概略構成を示すブロック図である。
【符号の説明】
１０１          カラムプリデコーダ
１０２          カラムデコーダ（正規カラムデコーダ）
１０３          カラム冗長判定回路（冗長判定手段）
１０４          冗長カラムデコーダ
１０５          ダミー冗長判定回路（ダミー冗長判定手段）
（信号出力手段）、（冗長判定終了信号出力手段）
１０６          カラム選択出力制御回路（動作選択手段）
１０７          リードアンプ制御回路（信号生成手段）
１０８          カラムスイッチ
１０９          リードアンプ
３００          信号線（第１ノード）
３０４          Ｎｃｈトランジスタ（第１トランジスタ）
４００          信号線（第２ノード）
４０３          Ｎｃｈトランジスタ（第２トランジスタ）
８０１、８０２  遅延回路
ＡＹ            カラムアドレス
ＲＡＹ          冗長カラムアドレス
ＲＣＬＫ        冗長用クロック（第２タイミング信号）
ＹＰ            カラムアドレスプリデコード信号
ＳＹＰ          冗長カラムアドレスプリデコード信号
ＸＳＹＰ        反転冗長カラムアドレスプリデコード信号
ＮＥＮ          正規カラム選択出力制御信号
ＲＥＮ          冗長カラム選択出力制御信号
Ｙ              カラム選択信号
ＳＹ            冗長カラム選択信号
ＲＥＤ          冗長判定終了信号（第１タイミング信号）
ＤＬＰＲＥ      データ線プリチャージ信号
ＤＬＳＥＮ      データ線増幅信号
ＢＬ            ビット線
ＤＬ            データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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