(57)【特許請求の範囲】
【請求項１】
ダブル・ゲート・トランジスタを作製する方法であって、
（ａ）チャネル領域の上に第１ゲート誘電体及び第１ゲート電極が形成され、前記チャネル領域の下に犠牲酸化物層及び窒化物層が形成されている積層構造を形成するステップと、
（ｂ）前記チャネル領域の下の前記犠牲酸化物層及び窒化物層を除去することにより、前記チャネル領域をチャネル長さ方向に懸吊したブリッジ形状にするステップと、
（ｃ）前記チャネル領域の下に第２ゲート誘電体及び第２ゲート電極を形成するステップと、
を含み、前記第１ゲート電極と前記第２ゲート電極は互いに電気的に分離した、
方法。
【請求項２】
前記第１ゲート電極と前記第２ゲート電極の材料はポリシリコンであり、前記第１ゲート電極と前記第２ゲート電極のドーピング・レベルが互いに異なる、請求項１記載の方法。
【請求項３】
前記第１ゲート電極と前記第２ゲート電極の材料はポリシリコンであり、前記第１ゲート電極と前記第２ゲート電極に異なるドーピング種を適用するステップを含む、請求項１記載の方法。
【請求項４】
前記ステップ（ａ）は、前記チャネル領域の上面に前記第１ゲート誘電体を形成し、該第１ゲート誘電体の上面に前記第１ゲート電極を形成するステップを含み、前記ステップ（ｃ）は、前記チャネル領域の下面に前記第２ゲート誘電体を形成し、該第２ゲート誘電体の下面に前記第２ゲート電極を形成するステップを含む、請求項１記載の方法。
【請求項５】
前記第１ゲート誘電体の物質は前記第２ゲート誘電体の物質とは異なる、請求項３記載の方法。
【請求項６】
前記第１ゲート誘電体の厚みは前記第２ゲート誘電体の厚みとは異なる、請求項３記載の方法。
【請求項７】
前記ステップ（ａ）は、前記チャネル領域の上面に第１ゲート酸化物を形成し、該第１ゲート酸化物の上面に前記第１ゲート電極を形成するステップを含み、前記ステップ（ｃ）は、前記チャネル領域の下面に第２ゲート酸化物を形成し、該第２ゲート酸化物の下面に前記第２ゲート電極を形成するステップを含む、請求項１記載の方法。
【請求項８】
前記第１ゲート電極に第１導電コンタクトを形成するステップ、及び前記第２ゲート電極に第２導電コンタクトを形成するステップを含む、請求項１記載の方法。
【請求項９】
前記第１ゲート電極の物質は前記第２ゲート電極の物質とは異なる、請求項１記載の方法。
【請求項１０】
前記第１ゲート電極の厚みは前記第２ゲート電極の厚みとは異なる、請求項１記載の方法。
【請求項１１】
ダブル・ゲート・トランジスタを作製する方法であって、
（イ）チャネル層の上及び下のそれぞれに絶縁層を有する積層構造を形成するステップと、
（ロ）チャネル領域の長さの方向に沿って互いに離れた２つの位置のそれぞれに、前記積層構造の前記チャネル層の上の絶縁層、前記チャネル層及び前記チャネル層の下の絶縁層を貫通する開口を形成することによりチャネル領域を画定するステップと、
（ハ）前記２つの位置に形成された開口のうちの一方の開口内に前記チャネル領域の一端に接続するソース領域を形成し、他方の開口内に前記チャネル領域の他端に接続するドレイン領域を形成するステップと、
（ニ）前記チャネル領域の上の前記絶縁層を除去して前記チャネル領域の上面を露出したまま残すステップと、
（ホ）前記チャネル領域上に第１ゲート誘電体を形成するステップと、
（ヘ）前記第１ゲート誘電層上に第１ゲート電極を形成するステップと、
（ト）前記チャネル領域の下の前記絶縁層を除去して前記チャネル領域の下面を露出したまま残すステップと、
（チ）前記チャネル領域の下面に第２ゲート誘電層を形成するステップと、
（リ）前記第２ゲート誘電層の下面に第２ゲート電極を形成するステップと、
（ヌ）前記ソース領域及び前記ドレイン領域をドープするステップとを前記（イ）乃至（ヌ）の順番に行い、前記第１ゲート電極と前記第２ゲート電極が互いに個別に形成される、方法。
【請求項１２】
前記第１ゲート電極及び前記第２ゲート電極は電気的に分離している、請求項１１記載の方法。
【請求項１３】
前記第１ゲート電極を前記第２ゲート電極より厚みが大きくなるよう形成するステップを含む、請求項１１記載の方法。
【請求項１４】
前記第１ゲート電極は第１物質から、前記第２ゲート電極は前記第１物質と異なる第２物質から形成するステップを含む、請求項１１記載の方法。
【請求項１５】
前記ステップ（ト）は、前記チャネル領域の前記下面を露出するトンネルを前記積層構造に形成する、請求項１１記載の方法。
【請求項１６】
前記第１ゲート誘電体の物質は前記第２ゲート誘電体の物質とは異なる、請求項１１記載の方法。
【請求項１７】
前記第１ゲート誘電体の厚みは前記第２ゲート誘電体の厚みとは異なる、請求項１１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にはゲートが上下に電気的に分離した自己整合ダブル・ゲート金属酸化物半導体電界効果トランジスタ（ＤＧ−ＭＯＳＦＥＴ）に関する。本発明では、上下のゲートは異なる物質から形成することができる。
【０００２】
【従来の技術】
ダブル・ゲート金属酸化物半導体電界効果トランジスタ（ＤＧ−ＭＯＳＦＥＴ）は、チャネル内のキャリアが上下のゲートにより制御されるＭＯＳＦＥＴである。ダブル・ゲートＭＯＳＦＥＴには、トランスコンダクタンスが高い、寄生抵抗が小さい、ドーパント変化の影響を受けない、短チャネル特性に優れる、といった従来のシングル・ゲートＭＯＳＦＥＴにはない利点がある。更に、チャネル長２０ｎｍまで、チャネル領域のドーピングは必要なく、良好な短チャネル特性が得られる。これにより、チャネル・ドーピングに伴うトンネル・ブレークダウン、ドーパント量子化、不純物拡散といった問題が全て回避される。
【０００３】
従来のシステムは、上下両方のゲートがチャネル領域と自己整合するダブル・ゲート構造を目指していた。しかし、この自己整合構造を達成する上で満足のいく方法は得られていない。一般に、これまでの努力は次のようなカテゴリに分けられる。第１のカテゴリは、ピラー（pillar）構造へのシリコン（Ｓｉ）のエッチングと、その周りのゲート付着を含む（垂直電界効果トランジスタ（ＦＥＴ））。第２のカテゴリは、ＳＯＩ（silicon-on-insulator）膜をエッチングして薄いバーにし、バーの両端にソース／ドレイン・コンタクトを形成し、薄いＳｉバーの全３面にゲート物質を付着する。もう１つの方法では、従来のシングル・ゲートＭＯＳＦＥＴが作製され、接合エッチバック法により第２ゲートが形成される。４つ目の従来法は、ＳＯＩ薄膜からスタートし、ストリップがパターン化され、埋め込み酸化物をエッチングすることでその下にトンネルが掘られ、懸吊したＳｉブリッジが形成される。次に、懸吊したＳｉブリッジ全てにゲート物質を付着する。
【０００４】
前記のアプローチのどれにも大きな欠点がある。例えば、第１と第２のカテゴリは垂直ピラーまたはＳｉバーを１０ｎｍ厚に形成する必要があり、厚みを十分制御しながらこの寸法を達成し、反応性イオン・エッチング（ＲＩＥ）破損を防ぐのは困難である。垂直例（第１）の場合、ピラー下に埋められたソース／ドレイン端末に低直列抵抗コンタクトを作製することは困難である。横の例（第２）では、デバイス幅がＳｉバー高さによって制限される。第３の例では、厚み制御と上下のゲートの自己整合が大きな問題になる。第４の例では、ゲート長の制御が不十分であり、２つのゲートは電気的に接続され、同じ物質で構成する必要がある。
【０００５】
K. L. Chan、G. M. Cohen、Y. Taut、H. S. P. Wongによる１９９９年３月１９日付米国特許出願第０９／２７２２９７号"Self-Aligned Double-Gate MOSFET by Selective Epitaxy and Silicon Wafer Bonding Techniques"（以下、Chanと呼ぶ）は、上下のゲートが両方ともチャネル領域に自己整合するダブル・ゲートＭＯＳＦＥＴ構造の作製方法を利用している。このプロセスにより前記の問題はほとんど回避される。しかし上下のゲートは物理的に接続されたままである。これは、ゲート物質が"チャネル全周"ゲートとして１回の処理ステップで付着されるためである。
【０００６】
これは、次のような理由から、用途によっては好ましくない結果をもたらす。第１に、回路設計の観点からは２つのゲートを電気的に分離することが望ましい。第２に、下ゲートと上ゲートは基本的には同じ物質から形成されるので、対称型ＤＧ−ＭＯＳＦＥＴしか作製できない。下ゲートの物質が上ゲートと異なる非対称ＤＧ−ＭＯＳＦＥＴを実現することはできない。
【０００７】
Chanは、懸吊したシリコン・ブリッジ（チャネル）の形成とこれに続くチャネル周囲へのコンフォーマルなゲート物質の付着により"チャネル全周"ゲートを形成する方法を開示している。しきい値電圧の制御性を良くするには、チャネルの厚さをを３ｎｍ乃至５ｎｍまで薄くする必要がある。そのような薄いブリッジを処理しながら十分高い歩留まりを保てるかどうかは明らかでない。従って、この点はChanによるプロセスに制限を課す可能性がある。
【０００８】
【発明が解決しようとする課題】
従って、上下のゲートを個別に付着することによって形成される自己整合ＤＧ−ＭＯＳＦＥＴが求められる。そのような構造では多くのメリットが得られる。例えば、ゲートを独立に形成することでゲートを電気的に分離でき、物質及び厚みの異なるゲートを形成でき、平坦化された構造が得られるので、デバイスとの接続が容易になる。また極薄チャネルを形成できるＤＧ−ＭＯＳＦＥＴが求められる。
【０００９】
【課題を解決するための手段】
本発明の目的は、チャネル層及びチャネル層の各側面に第１絶縁層を持つ積層構造を形成するステップ、積層構造に開口を形成するステップ、開口にソースとドレインの領域を形成するステップ、積層構造を一部削除して露出したチャネル層の第１部分を残すステップ、チャネル層に第１ゲート誘電層を形成するステップ、第１ゲート誘電層に第１ゲート電極を形成するステップ、積層構造の一部を除去して露出したチャネル層の第２部分を残すステップ、チャネル層に第２ゲート誘電層を形成するステップ、第２ゲート誘電層に第２ゲート電極を形成するステップ、及び自己整合イオン注入によりソースとドレインの領域をドープするステップを含み、第１ゲート電極と第２ゲート電極が互いに独立に形成される、ダブル・ゲート集積回路（ＩＣ）を作製する方法及びその構造を提供することである。
【００１０】
ゲート誘電体は通常、ＳｉＯ2から形成されるが、他の誘電物質でもよい。また上ゲートに関連するゲート誘電体は下ゲートに関連するゲート誘電体から独立している。従ってゲート誘電体は厚みと物質が異なるものでよい。
【００１１】
【発明の実施の形態】
以下、上下のゲートが電気的に分離した自己整合ダブル・ゲート金属酸化物半導体電界効果トランジスタ（ＤＧ−ＭＯＳＦＥＴ）及びその作製方法である本発明について説明する。更に、上下のゲートは異なる物質を含む。
【００１２】
図１乃至図６に示すように、本発明は一連の層の形成から始まる。まず約２ｎｍの薄い二酸化シリコン１を単結晶ウエハ５Ａ（ドナー・ウエハ）に形成する。次に窒化シリコン層２（これは例えば約１００ｎｍ厚）を二酸化シリコン層１に形成する。次に厚みのある（例えば約４００ｎｍ厚）二酸化シリコン層３を窒化層２に形成する。次に結晶ウエハをハンドル・ウエハ４に接合する。この接合は、ボロン・エッチ・ストップ、smartCut、当業者には周知の方法等、一般的シリコン・ウエハ接合法により行われる。（接合法の詳細については、Jean-Pierre ColingeによるSilicon-On-Insulator Technology、2nd Ed、Kluwer Academic Publishers、1997を参照されたい。）次にＳＯＩ層５をＭＯＳＦＥＴチャネルに必要な厚みに形成する。例えばsmartCut法を用いる場合、薄いＳｉ層がドナー・ウエハ５Ａ表面からハンドル・ウエハ４に移動される。移動されたＳｉ層は通常、ＳｉＯ2等の絶縁膜に接合される（従ってsilicon-on-insulator（ＳＯＩ）と呼ばれる）。移動されたＳｉ層の厚みは、smartCut法の一部である注入水素の深さにより決まる。ＳＯＩ層は、ハンドル・ウエハ４に移動された後、酸化と剥離により更に薄くすることができる。ＳＯＩ膜厚は通常、偏光解析法やＸ線回折法により観測される（G.M CohenらによるApplied Physics Letters、75(6)、p. 787、August 1999を参照されたい）。
【００１３】
次に薄い二酸化シリコン層６（約２ｎｍ）がＳＯＩ層５に形成される。その後、厚みのある窒化シリコン層７（約１５０ｎｍ等）が二酸化シリコン層６に形成される。
【００１４】
最初の層群が完成した後、２つの領域８がエッチングされて膜のスタックが形成される。図７及び図８に示すように、エッチ・ストップ（または同様な制御機能が埋め込み酸化物（ＢＯＸ）３内に一定距離まで配置される。これら２つの領域間の距離は、作製されたＭＯＳＦＥＴゲートの長さ（Ｌｇ）になる。
【００１５】
簡潔化のため、ここでは本発明の構造とプロセスについて、様々な断面図を参照して説明する。例えば図７、図９、図１１乃至図１８、図２０、図２１、図２３、図２５、図２７、図２９、図３１、図３３乃至図３８、図４０、図４１、図４３、図４５及び図４７は、図８及び図９に示した構造の平面図を線Ｌ−Ｌに沿って切り取った図である。
【００１６】
本発明では、エッチングされた領域の形状を調整するため一連のステップが実行される。最初に、図９及び図１０に示すように、単結晶ＳＯＩ５チャネルからエピタキシャル・シリコン（ｅｐｉ）延長部９を選択的に成長させる。ｅｐｉ延長部９は、エッチングされた領域８に延び、エッチングされた領域の全周に成長する。ｅｐｉ延長部９の大きさは、好適には５０ｎｍである。延長部は、ＳｉＧｅ、ＳｉＧｅＣ、当業者には周知の他の適切な物質等、他の合金の成長によっても得られる。
【００１７】
次に、図１１に示すように、エッチングされた領域８の側壁に側壁スペーサ１０が形成される。これは構造全体への誘電体（図示せず）の付着により行われる。誘電体の厚みにより得られるスペーサ１０の厚みが決まる。誘電体は、エッチング選択性を与える要素にもなる（例えば、後で酸化物と窒化物の層を付着する等）。好適実施例の場合、反応性イオン・エッチングにより側壁スペーサ１０が形成される。また等方性エッチング（反応性イオン・エッチングまたは湿式化学エッチング）により、ＳＯＩチャネルの露出したシリコン延長部からスペーサ誘電体の残留物が取り除かれる。
【００１８】
次に図１２に示すように、ソース／ドレイン領域１１が形成される。これは第１に、アモルファス・シリコンまたはポリシリコン１１を、エッチングされた領域８に付着することによって行われる。図１２に示すように、アモルファス・シリコンは窒化物７の上面より高くなるまで付着される。第２に、機械化学的研磨（ＣＭＰ：chemical-mechanical polishing）により上面が平坦化される。ＣＭＰプロセスは主に、アモルファスＳｉを除去し、窒化物７に対しては選択的である。次に図１３に示すように、反応性イオン・エッチングによりソース／ドレイン領域１１のシリコンにリセス１２が形成される。最後に、図１４に示すようにリセス領域１２に誘電体１３（酸化物等）が付着され、誘電体はリセス領域１２に対して完全に同形になる。その後、ＣＭＰにより誘電体が平坦化される。
【００１９】
また、図１５に示すように、構造の上部の形状が調整される。これは第１に、湿式化学エッチング（高温リン酸等）により上窒化物７を取り除くことによって行われる。第２に、図１６に示すように側壁１４が形成される。側壁は、誘電体を構造全体に対してコンフォーマルに付着し、誘電体をエッチングすることによって形成される。誘電体の厚みにより側壁１４の厚みが決まる。第３に、上犠牲パッド酸化物６が湿式化学エッチング（例えばフッ化水素酸）により除去される。次に、図１７に示すように、ＳＯＩチャネル５の上面に上ゲート誘電体（酸化物）１５を成長させる。上ゲート物質１６（例えば、ドープしたポリシリコンまたはタングステン）がコンフォーマルに付着され、図１８に示すようにゲート電極が形成される。最後に、機械化学的研磨により上面が平坦化される。ＣＭＰプロセスは主に、窒化物７に対して選択的なスラリを使用して上ゲート物質を取り除く。その後、図１９及び図２０に示すように、構造にメサ・ハード・マスク１７が配置される。メサ・ハード・マスクは、好適には約１００ｎｍ厚の窒化膜の付着により、窒化層は後でパターン化される。図２２、図２４、図２６、図２８、図３０、図３２、図４２、図４４、図４６及び図４８は、図１９に示す線Ｗ−Ｗに沿った断面図である。
【００２０】
具体的には、メサ・ハード・マスク１７により個々のデバイスが分離される。構造は次のようにパターン化される。１）図２１及び図２２に示すように、ＲＩＥでＳＯＩ膜を超えてエッチングし、窒化物でストップする。２）図２３及び図２４に示すように、好適には約７５ｎｍの低温酸化物（ＬＴＯ：low temperature oxide）等の誘電体を構造全体にコンフォーマルに付着し、誘電体をエッチングして側壁１８を形成する。３）図２５及び図２６に示すように、ＢＯＸ３の方へ一定距離エッチングしてメサのエッチングを完了する。このプロセスの間に下窒化物２の側壁も露出する。
【００２１】
図２７及び図２８に示すように、本発明では熱酸化物１９を成長させ、露出したソース及びドレインの側壁を分離する。次に、図２９及び図３０に示すように、湿式化学エッチング（高温リン酸等）により下窒化物２と上窒化物ハード・マスク１７が取り除かれる。下窒化物２が除去されることで、デバイスの幅方向にトンネル２０が、長さ方向に懸吊したブリッジが形成される。また湿式化学エッチング（リン酸等）により下犠牲パッド酸化物１が取り除かれる。
【００２２】
次に、図３１及び図３２に示すように、下ゲート電極２２が形成される。これは最初、ＳＯＩチャネル５下面に下ゲート誘電体（酸化物）２１を成長させることによる。下ゲート物質２２（ドープしたポリシリコン、タングステン等）がコンフォーマルに付着され、下ゲート電極が形成される。次に、ＣＭＰにより上面が平坦化される。ＣＭＰプロセスは主に、下ゲート物質を取り除き、ＬＴＰに対して選択的である。
【００２３】
図３３に示すように、ソース／ドレイン・キャップ誘電体ＬＴＯ１３がエッチングされる。本発明では、図３４に示すように、構造全体に誘電体がコンフォーマルに付着されて側壁２３が形成される。ここでも、この誘電体の厚みにより、得られるスペーサの厚みが決まる。誘電体は次にエッチングされ、最終的な側壁２３の構造が形成される。
【００２４】
次に、図３５に示すように、自己整合イオン注入２４によりソース／ドレイン領域１１をドープし、シリコン１１を重ドープする。ＳＯＩチャネル領域をイオン注入に対してマスクするため、上ポリ・ゲート１６が自己整合注入マスクとして用いられる。ソース／ドレイン注入は、側壁スペーサ２３によりチャネル領域からはずれる。注入の後、高速熱アニールによりドーパントが活性化される。
【００２５】
次に、図３７に示すように、自己整合シリサイド・プロセスによりソース／ドレインとゲート１１にシリサイド２６が形成される。これは当業者には周知の標準的なプロセスにより行われる。例えば、シリサイドの適用に備えて、図３６に示すように構造全体にＣｏ（コバルト）、Ｔｉ（チタニウム）等の金属２５がコンフォーマルに付着され、構造が加熱される。シリサイドの付着後、ＬＴＯ等の誘電体がシリサイドにコンフォーマルに付着され、ＬＴＯキャップ２７が形成される（図３８）。次にＣＭＰにより上面が平坦化される。ＣＭＰプロセスは主に、誘電体物質２７を取り除き、シリサイド２６やゲート物質１６、２２に対して選択的である。ＣＭＰプロセスの選択性には限度があるため、ゲート・シリサイド２６の一部または全部を除去できないことがある。その場合は、自己整合シリサイド・プロセスを繰り返すことで、新しいゲート・シリサイドを形成することができる。次に下ゲート２２に最終処理が施される。まず好適には約１００ｎｍの窒化物またはＬＴＯ膜２７が付着され、後にフォトリソグラフィによりパターン化され、図３９の平面図と図４０の線Ｌ−Ｌに沿った断面図に示すように、下ゲート領域２８を画設するハード・マスクが形成される。次に、余分な下ゲート物質２２がＢＯＸ３までエッチングされ、図４１及び図４２に示すように、厚みのあるパシベーション誘電体２９が付着される。再びＣＭＰにより上面が平坦化される。ＣＭＰプロセスは主に、誘電体物質２９を取り除き、窒化物ハード・マスク２８に対して選択的であってこれを取り除くことはない。次に、図４３及び図４４に示すように、第２パシベーション誘電体３０が付着される。
【００２６】
次に、図４５及び図４６に示すように、ソース及びドレイン１１、コンタクト・ホール３２上ににコンタクト・ホール（バイア）３１が形成され、２つのゲート１６、２２上で、フォトリソグラフィのパターン化とエッチングによりエッチングされる。次に、図４７及び図４８に示すように、メタライゼーション（金属）３３が付着され、後にパターン化されてソース、ドレイン、及び上下のゲート電極との電気コンタクトが形成される。ゲートが短すぎる場合は、２つのレベルのメタライゼーションを適用することで、上ゲートのコンタクトに関して設計ルールに幅をもたせることができる。図４９は完成した構造の平面図である。本発明による改良により、従来技術に比べて多くのメリットが得られる。第１に、本発明では上下のゲートが２回の独立したステップで付着され、電気的に分離した上下ゲートが形成される。これにはいくつか利点がある。例えば、下ゲートはしきい値電圧の制御に使用でき、従って低電力用途に合った混合しきい値電圧（Ｖｔ）回路が得られる。
【００２７】
この構造ではまた回路密度を上げることができる。ゲートが電気的に分離しているとき、ダブル・ゲートＭＯＳＦＥＴは、入力ゲートが２つの端末デバイスを４つ含む。従って、１つのデバイスによりＮＯＲ（ｎＦＥＴ）、ＮＡＮＤ（ｐＦＥＴ）セル等のバイナリ論理演算を実現することができる。通常こうしたバイナリ論理演算の実現には、セル毎に２つの標準ＭＯＳＦＥＴが必要である。回路密度をこのように高めることはアナログ回路でも可能である。例えば、オシレータ電圧を１つのゲートに印加し、信号（データ）電圧をもう１つのゲートに印加することによってミキサーを実現することができる。
【００２８】
本発明では、上下のゲートを対応するゲート誘電体を個別に成長させるので、ゲートとゲート誘電体は物質及び厚みを変えて形成することができる。また各ゲートに導入するドーピング・レベルとドーピング種を同じにする必要はない。従って、非対称ゲートを作製することができる。非対称ダブル・ゲートＭＯＳＦＥＴは例えば、静的ランダム・アクセス・メモリ（ＳＲＡＭ）用途のように、スピードを得るためゲートを一括接合し、ゲートを個別に使用して低電力と高密度を達成するような混合用途に最も有用である。また本発明では、プレーナの構造が得られるので、デバイスの接続が容易になる。良好なしきい値電圧動作を得るため、約３ｎｍ乃至約５ｎｍ厚の極薄チャネルを持つデバイスを必要とすることがある。薄い層を持つ懸吊したシリコン・ブリッジを作製すると、全体の歩留まりが低下することがある。本発明では、厚みのある層２２を持つチャネルがサポートされる。従って、本発明では極薄チャネルを持つデバイスを作製でき、そのようなデバイスで良好なしきい値電圧挙動が得られる。本発明はまた、直列抵抗を下げる自己整合シリサイド・プロセスを利用している。
【００２９】
本発明は、好適実施例に関して説明したが、当業者には明らかなように、特許請求の範囲の主旨及び範囲から逸脱することなく変更を加えて実施することができる。
【００３０】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３１】
（１）チャネル領域と、
前記チャネル領域の上の第１ゲートと、
前記チャネル領域の下の第２ゲートと、
を含み、前記第１ゲート及び前記第２ゲートが互いに電気的に分離した、
トランジスタ。
（２）前記第１ゲートは前記第２ゲートとドーピング濃度が異なる、前記（１）記載のトランジスタ。
（３）前記第１ゲートは前記第２ゲートとドーピング種が異なる、前記（１）記載のトランジスタ。
（４）前記第１ゲートの下に第１ゲート誘電体を、前記第２ゲートの上に第２ゲート誘電体を含む、前記（１）記載のトランジスタ。
（５）前記第１ゲートに第１導電コンタクトが、前記第２ゲートに第２導電コンタクトがあり、該第１導電コンタクトと該第２導電コンタクトはコプラナである、前記（１）記載のトランジスタ。
（６）前記第１ゲートは前記第２ゲートとは異なる物質を含む、前記（１）記載のトランジスタ。
（７）前記第１ゲートは前記第２ゲートとは厚みが異なる、前記（１）記載のトランジスタ。
（８）前記第１ゲート、前記第２ゲート、及びチャネル領域により平坦化された構造が形成される、前記（１）記載のトランジスタ。
（９）前記第１ゲート誘電体は前記第２ゲート誘電体とは異なる物質を含む、前記（４）記載のトランジスタ。
（１０）前記第１ゲート誘電体は前記第２ゲート誘電体とは厚みが異なる、前記（４）記載のトランジスタ。
（１１）少なくとも１つのトランジスタを持つ半導体チップであって、該トランジスタは、
チャネル領域と、
前記チャネル領域の上の第１ゲートと、
前記チャネルゲートの下の第２ゲートと、
を含み、前記第１ゲートは前記第２ゲートとは異なる物質を含む、
半導体チップ。
（１２）前記第１ゲートと前記第２ゲートはドーパント濃度が異なる、前記（１１）記載の半導体チップ。
（１３）
前記第１ゲートと前記第２ゲートはドーパント種が異なる、前記（１１）記載の半導体チップ。
（１４）前記第１ゲートの下に第１ゲート誘電体を、前記第２ゲートの上に第２ゲート誘電体を含む、前記（１１）記載の半導体チップ。
（１５）前記第１ゲート誘電体は前記第２ゲート誘電体とは異なる物質を含む、前記（１４）記載の半導体チップ。
（１６）前記第１ゲート誘電体は前記第２ゲート誘電体とは厚みが異なる、前記（１４）記載の半導体チップ。
（１７）前記第１ゲートに第１導電コンタクトが、前記第２ゲートに第２導電コンタクトがあり、該第１導電コンタクトと該第２導電コンタクトはコプラナである、前記（１１）記載の半導体チップ。
（１８）前記第１ゲートと前記第２ゲートは電気的に分離した、前記（１１）記載の半導体チップ。
（１９）前記第１ゲートと前記第２ゲートは厚みが異なる、前記（１１）記載の半導体チップ。
（２０）前記第１ゲート、前記第２ゲート、及び前記チャネル領域により平坦化された構造が形成される、前記（１１）記載の半導体チップ。
（２１）トランジスタを形成する方法であって、
チャネル領域上に第１ゲートを含む積層構造を形成するステップと、
前記チャネル領域下の前記積層の一部を取り除くステップと、
前記チャネル領域の下に第２ゲートを形成するステップと、
を含み、前記第１ゲートと前記第２ゲートは互いに電気的に分離した、
方法。
（２２）前記第１ゲートは前記除去プロセスの間に前記チャネル領域を支持する、前記（２１）記載のトランジスタ形成方法。
（２３）前記第１ゲートと前記第２ゲートはドーパント濃度が異なる、前記（２１）記載のトランジスタ形成方法。
（２４）前記第１ゲートと前記第２ゲートに異なるドーピング種を適用するステップを含む、前記（２１）記載のトランジスタ形成方法。
（２５）前記第１ゲート下に第１ゲート誘電体を、前記第２ゲート上に第２ゲート誘電体を形成するステップを含む、前記（２１）記載のトランジスタ形成方法。
（２６）前記第１ゲート誘電体は前記第２ゲート誘電体とは異なる物質を含む、前記（２４）記載のトランジスタ形成方法。
（２７）前記第１ゲート誘電体は前記第２ゲート誘電体とは厚みが異なる、前記（２４）記載のトランジスタ形成方法。
（２８）前記第１ゲート下に第１ゲート酸化物を、前記第２ゲート上に第２ゲート酸化物を形成するステップを含む、前記（２１）記載のトランジスタ形成方法。
（２９）前記第１ゲートに第１導電コンタクトが、前記第２ゲートに第２導電コンタクトがあり、該第１導電コンタクトと該第２導電コンタクトはコプラナである、前記（２１）記載のトランジスタ形成方法。
（３０）前記第１ゲートは前記第２ゲートとは異なる物質を含む、前記（２１）記載のトランジスタ形成方法。
（３１）前記第１ゲートは前記第２ゲートとは厚みが異なる、前記（２１）記載のトランジスタ形成方法。
（３２）前記第１ゲート、前記第２ゲート、及び前記チャネル領域により平坦化された構造が形成される、前記（２１）記載のトランジスタ形成方法。
（３３）ダブル・ゲート・トランジスタを作製する方法であって、
チャネル層及び該チャネル層の各側面に第１絶縁層を持つ積層構造を形成するステップと、
前記積層構造に開口を形成するステップと、
前記開口にソース及びドレインの領域を形成するステップと、
前記積層構造の一部を除去して前記チャネル層の第１部分を露出したまま残すステップと、
前記チャネル層上に第１ゲート誘電体を形成するステップと、
前記第１ゲート誘電層上に第１ゲート電極を形成するステップと、
前記積層構造の一部を除去し、前記チャネル層の第２部分を露出したまま残すステップと、
前記チャネル層上に第２ゲート誘電層を形成するステップと、
前記第２ゲート誘電層上に第２ゲート電極を形成するステップと、
前記ソース及びドレインの領域をドープするステップと、
を含み、前記第１ゲート電極と前記第２ゲート電極が互いに個別に形成される、
方法。
（３４）前記第１及び第２のゲート電極は電気的に分離した、前記（３３）記載の方法。
（３５）前記ソース及びドレインの領域の前記ドーピングは自己整合イオン注入を含む、前記（３３）記載の方法。
（３６）前記第１ゲート電極を前記第２ゲート電極より厚みが大きくなるよう形成するステップを含む、前記（３３）記載の方法。
（３７）前記第１ゲートを前記第２ゲートより幅が大きくなるよう形成するステップを含む、前記（３３）記載の方法。
（３８）前記第１ゲート誘電体を前記第２ゲート誘電体より幅が大きくなるよう形成するステップを含む、前記（３３）記載の方法。
（３９）前記第１ゲートは第１物質から、前記第２ゲートは第２物質から形成するステップを含む、前記（３３）記載の方法。
（４０）前記第１ゲート誘電体は第１物質から、前記第２ゲート誘電体は第２物質から形成するステップを含む、前記（３３）記載の方法。
（４１）前記積層構造の一部を除去する前記ステップは、前記チャネル層の第２部分を露出したまま残し、前記積層にトンネルを形成するステップを含み、該トンネルは上層と下層の間に形成される、前記（３３）記載の方法。
（４２）前記第１ゲート誘電体は前記第２ゲート誘電体とは異なる物質を含む、前記（３３）記載の方法。
（４３）前記第１ゲート誘電体は前記第２ゲート誘電体とは厚みが異なる、前記（３３）記載の方法。
【図面の簡単な説明】
【図１】積層を作製するための付着と接合の一部を示す図である。
【図２】積層を作製するための付着と接合の一部を示す図である。
【図３】積層を作製するための付着と接合の一部を示す図である。
【図４】積層を作製するための付着と接合の一部を示す図である。
【図５】積層を作製するための付着と接合の一部を示す図である。
【図６】積層を作製するための付着と接合の一部を示す図である。
【図７】図８の線Ｌ−Ｌに沿った断面を示す図である。
【図８】本発明に従って作製されたＤＧ−ＭＯＳＦＥＴの平面図である。
【図９】図１０の線Ｌ−Ｌに沿った断面を示す図である。
【図１０】本発明に従って作製されたＤＧ−ＭＯＳＦＥＴの平面図であり、エピタキシによるソース、ドレイン領域へのＳＯＩチャネルの延長部を示す図である。
【図１１】側壁スペーサを示す図である。
【図１２】ソース、ドレインのトレンチをソース／ドレイン物質で埋めるプロセスとその後のＣＭＰによる平坦化を示す図である。
【図１３】ソース、ドレインのリセス（凹部）を示す図である。
【図１４】誘電物質で埋められたソース、ドレインのリセス領域を示す図である。
【図１５】窒化物上層のエッチングを示す図である。
【図１６】側壁の形成を示す図である。
【図１７】上ゲート誘電体の成長後の構造を示す図である。
【図１８】上ゲート物質の付着後の構造とＣＭＰによるその平坦化を示す図である。
【図１９】デバイス・メサを画設する窒化物ハード・マスクを持つ構造を示す図である。
【図２０】図１９の線Ｌ−Ｌに沿った断面を示す図である。
【図２１】メサ・エッチング後の線Ｌ−Ｌに沿った構造を示す図である。
【図２２】メサ・エッチング後の線Ｗ−Ｗに沿った構造を示す図である。
【図２３】線Ｌ−Ｌに沿った側壁を示す図である。
【図２４】線Ｗ−Ｗに沿った側壁を示す図である。
【図２５】メサ・エッチングがＢＯＸまで続いた後の線Ｌ−Ｌに沿った構造を示す図である。
【図２６】メサ・エッチングがＢＯＸまで続いた後の線Ｌ−Ｌに沿った構造を示す図である。
【図２７】線Ｌ−Ｌに沿った構造と、露出したソース、ドレインの側壁の酸化による分離を示す図である。
【図２８】線Ｗ−Ｗに沿った構造と、露出したソース、ドレインの側壁の酸化による分離を示す図である。
【図２９】下窒化層が湿式エッチングで除去された後の線Ｌ−Ｌに沿った構造を示す図である。
【図３０】下窒化層が湿式エッチングで除去された後の線Ｗ−Ｗに沿った構造を示す図である。
【図３１】下ゲート誘電体の成長、下ゲート物質の付着、及びＣＭＰによる平坦化の後の線Ｌ−Ｌに沿った構造を示す図である。
【図３２】下ゲート誘電体の成長、下ゲート物質の付着、及びＣＭＰによる平坦化の後の線Ｗ−Ｗに沿った構造を示す図である。
【図３３】ソース／ドレイン・リセス領域から誘電体が除去され、側壁が形成された後の線Ｌ−Ｌに沿った構造を示す図である。
【図３４】ソース／ドレイン・リセス領域から誘電体が除去され、側壁が形成された後の線Ｗ−Ｗに沿った構造を示す図である。
【図３５】自己整合ソース／ドレインの注入を線Ｌ−Ｌに沿って示す図である。
【図３６】自己整合シリサイドの形成を線Ｌ−Ｌに沿って示す図である。
【図３７】自己整合シリサイドの形成を線Ｌ−Ｌに沿って示す図である。
【図３８】誘電物質で再び埋められたソース、ドレインのリセス領域を線Ｌ−Ｌに沿って示す図である。
【図３９】余分な下ゲート物質のエッチングに用いられる窒化物ハード・マスクの平面図と線Ｌ−Ｌに沿った図である。
【図４０】余分な下ゲート物質のエッチングに用いられる窒化物ハード・マスクの平面図と線Ｗ−Ｗに沿った図である。
【図４１】誘電体の付着及びＣＭＰによるデバイスのパシベーションと平坦化を線Ｌ−Ｌに沿って示す図である。
【図４２】誘電体の付着とＣＭＰによるデバイスのパシベーションと平坦化を線Ｗ−Ｗに沿って示す図である。
【図４３】誘電体の付着とＣＭＰによるデバイスのパシベーションと平坦化を線Ｌ−Ｌに沿って示す図である。
【図４４】誘電体の付着とＣＭＰによるデバイスのパシベーションと平坦化を線Ｗ−Ｗに沿って示す図である。
【図４５】デバイスのソース、ドレイン、及び上下のゲートに接触するためのコンタクト・ホール（バイア）開口を示す図である。
【図４６】デバイスのソース、ドレイン、及び上下のゲートに接触するためのコンタクト・ホール（バイア）開口を示す図である。
【図４７】デバイスのソース、ドレイン、及び上下のゲートに接触するためのコンタクト・ホール（バイア）開口を示す図である。
【図４８】本発明に従って部分的に完成した構造を線Ｗ−Ｗに沿って示す図である。
【図４９】本発明の構造の平面図である。
【符号の説明】
１、３、６  酸化物
２、７  窒化物
４  ウエハ
５  ＳＯＩ
５Ａ  Ｓｉドナー・ウエハ
１０、１４、１８、２３  側壁
１１  ａ−Ｓｉ
１２  リセス
１３、２７、２９、３０  ＬＯＴ
１５  上ゲート酸化物
１６  上ゲート
１７、２２、２８  窒化物ハード・マスク
１９  分離酸化物
２１  下ゲート酸化物
２４  ドーパント注入
２５  シリサイド金属
２６  シリサイド
３１、３２  バイア
３３  金属
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003872316.tif 000011
【図１１】
0003872316.tif 000012
【図１２】
0003872316.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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