(57)【特許請求の範囲】
【請求項１】
複数のフォーマットを有するビデオ信号を処理する共通構造を持つデジタル処理装置であって、
高精細度フォーマットビデオデータおよび標準精細度フォーマットビデオデータを受信する入力ネットワークと、
前記入力ネットワークに結合された、画素ブロックフォーマットの高精細度復号され圧縮解除されたビデオデータを生成する復号器と、
高精細度フォーマットビデオデータを格納するメモリと、
前記高精細度フォーマットビデオデータを表示装置に表示するように処理する表示処理装置とを備え、
前記デジタル処理装置が、前記入力ネットワークに結合された、前記標準精細度フォーマットビデオデータを前記高精細度フォーマットビデオデータに適合する画素ブロックフォーマットに変換する変換器をさらに備え、
前記メモリが、高精細度および変換された標準精細度フォーマットビデオデータを格納する共通メモリを提供し、
前記表示処理装置が、前記変換された標準精細度フォーマットビデオデータを表示装置に表示するように処理することを特徴とする処理装置。
【請求項２】
前記高精細度フォーマットビデオデータがＭＰＥＧ２互換であり、
前記表示処理装置が画素ブロックフォーマットのビデオデータを受理する請求項１に記載の処理装置。
【請求項３】
前記入力ネットワークが高精細度フォーマットビデオデータを表すバースト圧縮ビデオデータを受信する請求項１に記載の処理装置。
【請求項４】
前記メモリが画素ブロックベースのビデオデータを受け入れる請求項１に記載の処理装置。
【請求項５】
前記復号され圧縮解除されたＭＰＥＧ２ビデオデータを前記メモリに格納する前に再圧縮する再圧縮装置をさらに備える請求項２に記載の処理装置。
【請求項６】
前記表示処理装置が、前記表示処理装置に結合された表示装置に適合する出力ビデオデータフォーマットを提供するようにプログラム可能である請求項１に記載の処理装置。
【請求項７】
前記入力ネットワークが、ＭＰＥＧ２フォーマットビデオデータを受信する入力と、非ＭＰＥＧ２フォーマットビデオデータを受信する入力を含み、
前記表示処理装置が、ブロックフォーマットのＭＰＥＧ２ビデオデータと、ライン／ブロック変換を行った非ＭＰＥＧ２フォーマットビデオデータとを処理するブロック／ライン変換器を含み、
前記共通メモリが、前記ＭＰＥＧ２フォーマットビデオデータと前記非ＭＰＥＧ２フォーマットビデオデータとを格納する請求項１に記載の処理装置。
【請求項８】
前記メモリが画素ブロックベースのビデオデータを受け入れる請求項７に記載の処理装置。
【請求項９】
前記入力ネットワークに関連付けられ、ＭＰＥＧ２フォーマットビデオデータを受信する入力と、前記復号器に対応するＭＰＥＧ２復号器と、イメージ情報を表示装置に搬送する出力を有する前記表示処理装置とを備えた第１処理経路と、
前記入力ネットワークに関連付けられ、標準精細度フォーマットビデオデータを受信する入力と、ライン／ブロック変換器と、前記表示処理装置とを備えた第２処理経路と、
前記第１処理経路および前記第２処理経路を介して前記表示出力にビデオデータを選択的に搬送する切り換え手段とを備え、
前記共通メモリが、ブロックベースであり前記第１処理経路および前記第２処理経路に結合され、
前記表示処理装置が、前記標準精細度フォーマットビデオデータの解像度を変更する手段を含み、
前記切り換え手段が、処理の間、前記メモリ内に前記標準精細度フォーマットビデオデータを格納する請求項１に記載の処理装置。
【請求項１０】
前記メモリが画素ブロックベースのビデオデータと、ラスターフォーマットのフィールドおよびフレームデータとを受け入れる請求項９に記載の処理装置。
【請求項１１】
複数のフォーマットを有するビデオ信号を処理する方法であって、
処理すべきビデオデータを含む信号を受信するステップと、
前記受信信号を、ＭＰＥＧ２フォーマット信号および標準精細度フォーマット信号の１つとして識別するステップと、
受信時に入力ＭＰＥＧ２フォーマット信号を復号化して画素ブロックフォーマットのビデオデータを生成するステップと、
前記画素ブロックフォーマットビデオデータを画像表示に適したフォーマットに調整するステップと、
メモリ内に前記ＭＰＥＧ２フォーマットビデオデータを格納するステップと、
表示調整したビデオデータを表示装置に搬送するステップとを含み、
前記方法が、さらに、入力標準精細度フォーマット信号を前処理して、前記ＭＰＥＧ２フォーマットビデオデータに適合する画素ブロックフォーマットのビデオデータを生成するステップと、
前記メモリ内に前記前処理した標準精細度フォーマットビデオデータを格納するステップとを含むことを特徴とする方法。
【請求項１２】
前記前処理ステップが、ラインフォーマットビデオデータを画素ブロックフォーマットビデオデータに変換する請求項１１に記載の方法。
【請求項１３】
前記調整ステップが、画素ブロックフォーマットビデオデータをラインフォーマットビデオデータに変換する請求項１１に記載の方法。
【請求項１４】
前記メモリが画素ブックベースのビデオデータを受け入れる請求項１１に記載の方法。
【発明の詳細な説明】
技術分野
本発明は、ビデオ信号を表示するための処理に関する。
背景情報
圧縮ビデオ信号伝送システム、たとえばＭＰＥＧ２（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）圧縮フォーマット（「Ｃｏｄｉｎｇ  ｏｆ  Ｍｏｖｉｎｇ  Ｐｉｃｔｕｒｅｓ  ａｎｄ  Ａｓｓｏｃｉａｔｅｄ  Ａｕｄｉｏ」ＩＳＯ／ＩＥＣ  ＪＴＣ１／ＳＣ２９／ＷＧ１１  Ｎ０７０２（改訂）１９９４年５月１０日）を使用したシステムでは、現在数カ所の試験場からＨＤＴＶ（高精細度テレビジョン）のデジタル信号を放送している。最初のＨＤＴＶ受像機が市場に登場するのに合わせて商用プログラム放送が開始される計画である。ＨＤＴＶ信号と現在のテレビジョン受像機との間には、米国のＮＴＳＣ標準信号処理におけるような互換性がない。したがって、ＳＤ受像機がすぐにも使いものにならなくなることのないように移行期間が設けられ、その間はＮＴＳＣまたはＰＡＬテレビジョン標準方式に準拠するＳＤ（標準精細度）テレビジョン信号の放送が継続される。さらに、放送局が移行準備によって、一部のプログラムが一定期間ＭＰＥＧ２フォーマットでは利用できなくなる。
ビデオデータは、様々なフォーマット（たとえば、画像表示縦横比４：３および１６：９、データサンプルフォーマット４：４：４、４：２：２、および４：２：０、飛び越し／非飛び越し走査など）ならびに様々な空間解像度（たとえば、ライン当たり画素数３５２、４８０、５４４、６４０、７２０…１９２０およびフレーム当たりアクティブライン２４０、４８０、７２０、１０８０など）で伝送される。通常、ビデオ信号受信機に伝送前のフォーマットで圧縮解除信号を表示できる機能を備えるのは、美的感覚および経費の両面から見て非実用的である。むしろ、圧縮解除後処理回路を組み込んで、様々なフォーマットの圧縮解除ビデオ信号を希望の表示フォーマットにトランスコーードする方が好ましい。
ビデオ信号処理分野の当業者に知られている数多くのトランスコーディングまたは時空変換システムがある。一般に、それぞれが飛び越しから非飛び越しへの変換、あるいはサンプル、ライン、またはフィールドレートの倍加など、特定タイプの変換を対象としている。
ビデオ圧縮解除システムには相当量の回路が組み込まれているが、非圧縮または標準精細度のビデオ信号を処理する追加回路を採用することが望ましい。受信機に含まれる後処理回路は、トランスコーディング回路の量を著しく増加させずにＳＤビデオ信号をトランスコードするものでなければならない。デジタルのＭＰＥＧ２フォーマットテレビジョン信号は、復号された画素ブロックフォーマットでＭＰＥＧ２互換表示処理装置に到来するので、これは困難である。ＳＤテレビジョン信号は、通常ＮＴＳＣまたはＰＡＬいずれかのフォーマットで、多重化アナログＹＣRＣB表示対応画素ライン（ラスタ走査）として４：２：２の割合で表示処理装置に到来する。また、ＳＤ信号は、ＭＰＥＧ２ＨＤ信号と協働する多くの高精細度（ＨＤ）表示装置よりも低い解像度である。画像内に発生する動きを正確に補償するアップコンバージョンは、複合処理である。というのは、その画像が飛び越しフィールドデータとして一時的に表されるからである。重要なメモリが、表示に適合する画像フレームを構成するために要請される。
発明の概要
本発明によれば、デジタルビデオ信号処理システムがＭＰＥＧ２互換のデータおよび非ＭＰＥＧ２互換のデータの両方を受信する。表示処理装置は、プロックフォーマットＭＰＥＧ２データおよびデジタルビデオデータを受信するライン／ブロック変換された非ＭＰＥＧ２フォーマットデータを処理するブロック／ライン変換器を含む。共通のメモリは、前記システムによって処理する間に、ＭＰＥＧ２フォーマットデータおよび非ＭＰＥＧ２フォーマットデータを格納する。
【図面の簡単な説明】
図１は、本発明の一実施例を示す構成図である。
図２Ａは、本発明を採用したＳＤ／ＨＤＴＶ  ＭＰＥＧ２復号器および表示処理回路の構成図である。
図２Ｂは、図２Ａで使用されたＭＰＥＧ２圧縮解除装置の一実施例を示す構成図である。
図２Ｃは、図２Ａの表示処理装置の構成図である。
図３は、ラインからブロックへの変換例を示す図である。
図４および、図５Ａおよび図５Ｂから図８Ａおよび図８Ｂは、復号器回路が実施する様々な信号フォーマット変換を示す図である。
図９は、本発明に基づく、復号器を含む受信機を通る信号経路の流れ図である。
好ましい実施例の説明
図１に、本発明の好ましい実施例の基本要素を示す。圧縮されたデータ（ＣＤ）入力からおよびＭＰＥＧ２入力からの圧縮されたＭＰＥＧ２データは、圧縮されたＭＰＥＧ２データをＭＰＥＧ２復号器１６に提供する。ＭＰＥＧ２は、ＭＰＥＧ２標準のガイドライン内の圧縮されたおよび送信されたいずれかのタイプのデータである。これは、たとえば、高精細度データおよび標準精細度データを含む。この復号されたＭＰＥＧ２データは、ブロックメモリ２０およびそこから表示処理装置４０に提供される。非ＭＰＥＧ２、標準精細度データ、たとえばＣＣＩＲ６０１フォーマットのビデオデータは、ＳＤインターフェース２２によって受信され、これがラインデータを受理しブロックデータに変換する。ブロックメモリ２０は、標準精細度（ＳＤ）データをＳＤインターフェース２２からブロックフォーマットで受信し、それを同じ表示処理装置４０に供給する。表示処理装置４０は、両方のソースからメモリ２０を介してブロックデータを受信し、所望の表示装置に合わせたフォーマットのブロック／ライン変換ならびに縦横比変換を行う。各要素１６、２０、２２、および４０の間のバス構造は、図のような共通バスでもよいが、要素１６、２２および４０のそれぞれを要素２０に接続する別々のバスでもよい。
図２Ａは、異なるフォーマットで発生する信号を１つまたは複数の好ましいフォーマットに変換するための表示処理回路を含む、圧縮ビデオ信号復号器の一部分を示す構成図である。図示されたすべての回路は、外部メモリおよびシステム制御を除き、特定のシステムの要求にしたがって、単一の集積回路に組み込むこと、または組み込まないこともできるが、本発明を実施するにはそれは必ずしも必要ではない。たとえば図２Ａの装置は、ＭＰＥＧ２圧縮デジタルビデオ信号などを供給する、チューナ／中間周波回路、インターリーブ解除回路、エラー修正回路、および逆移送（ｔｒａｎｓｐｏｒｔ）回路などを含んだ、高性能テレビジョン受像機（ＡＴＶ）に組み込むことができる。図２Ａの装置は、テレビジョン受信機が、たとえば復号化されたＮＴＳＣ、ＰＡＬ、またはＳＥＣＡＭ信号（すべてＳＤと呼ばれる）をＣＣＩＲ６０１などのデジタルフォーマットで供給することを想定している。さらに図２Ａの装置は、連続的にまたはバーストで一定速度および可変速度で伝送される、他のソースからの圧縮ビデオ信号を受信して復号する。受理可能なフォーマットで信号を供給する変換器を追加することで、復号器１０に他のデータフォーマットを入力することもできる。そのようなデータフォーマットは、コンピュータ業界でたとえばＲＧＢ、ＶＧＡ、ＳＶＧＡなどとして知られているものである。
復号器１０は、ＳＤビデオデータ以外の外部圧縮ビデオデータを復号器に結合する、入力インターフェース１２を含んでいる。たとえば入力インターフェース１２は、全システムコントローラ１４、ＭＰＥＧ２の１次圧縮解除装置１６、およびメモリインターフェース１８に結合される。入力インターフェース１２は、この例では２１ビット幅であるＲＢＵＳを介して、外部データおよび制御信号を復号器１０の様々な部分と結合する。圧縮ビデオデータはＭＰＥＧ２フォーマットのパケットから取り出され、圧縮解除の前に外部メモリ２０のバッファへ格納される。
非ＭＰＥＧ２、標準精細度デジタルビデオは、外部ソースから８ビットバスを介してＳＤインターフェース２２へ直接加えられる。ＳＤデータは、デジタルラスタラインフォーマットで、すなわちラインごとに受信される。ＳＤインターフェース２２は、ＬＭＣ２４（ローカルメモリコントローラ）と協働して動作し、ＳＤデータを表示処理装置４０の入力要件に適合する画素ブロックデータとして外部メモリ２０へ渡す。ＳＤデータはラインフォーマットの画素表示であるため、画素データは、メモリ２０内に書き込まれているように、単に位置によって画素ブロックに再編成される。ＳＤデータを画素ブロックに変換すると、ＳＤデータおよび圧縮解除したＭＰＥＧデータの両方が同一の表示処理装置によって処理できるので有利である。
ＳＤインターフェース２２は、表示処理装置４０をバイパスしたり第２の互換表示処理装置を提供したりするよりも、簡単かつ低価格である。画素ブロックデータはラスタラインデータのように処理されないため、バイパスを行うには、ＳＤデータの受信時に表示処理装置４０内にある多数の要素の再プログラミングおよび再構成を処理する必要がある。ＳＤインターフェース２２は、ある種のタスクを処理する単純な要素である。これらのタスクには、１ライン当たりの画素数を受信およびカウントすること、常に正しい量または情報が外部メモリ２０に出力されるようにすること、およびブランキング期間中はデータが出力されないようにすることが含まれる。さらにＬＭＣ２４は、ＳＤインターフェース２２が受信したデータの再編成を指示する単純なアルゴリズムのみを必要とする。
図３には、ラインフォーマットからブロックフォーマットへデータを再編成する例を示す。一般に、ＳＤインターフェース２２が受信するデータはデジタルフォーマットである。ただし、ＳＤインターフェース２２の入力時または入力前に変換器（表示せず）を簡単に追加して、必要に応じてデータをデジタルフォーマットに変換することができる。ＡからＬまでの行は、４：２：２の縦横比およびラスタラインフォーマットを有する画素データを示す。データ行は受信したデータフォーマットに基づいて継続する。ＳＤインターフェース２２は、ルミナンス（ルマ）とＵおよびＶクロミナンス値とを分離することによってデータを再編成する。ルミナンスデータは８×８ブロックのグループに分けられ、ＵおよびＶクロミナンスデータは４×４ブロックのグループに分けられる。クロミナンスデータブロックには、Ｕブロックの奇数データ位置とＶブロックの偶数位置とが含まれる。また、再編成時に縦横比が４：２：２から４：２：０に変換されているが、縦横比変換は表示装置の入力データ要件によって異なる。再編成されたデータは、ブロックとして外部メモリ２０に格納される。
１回だけ表示される、可変速度で受信される、またはバーストで受信される圧縮データは、優先ＣＤ（圧縮データ）インターフェース３２の復号器１０で受信される。データがＣＤインターフェース３２上にあると、復号器１０は正しい受信を行うためにそのインターフェースの動作を最優先にする。ＣＤインターフェース３２は、圧縮ビデオデータをＭＰＥＧ２互換フォーマットで受け取る。ＣＤインターフェース３２は８ビット入力および１２８ビット出力を有するバッファを含み、このバッファがデータを変換し、圧縮解除の前に外部メモリ２０に送信する。
外部メモリ２０はさらに復号器１０に外部接続されており、高精細度テレビジョン信号用に１２８Ｍビットの大きさまで可能である。接続は、マルチプレクサ／ディマルチプレクサ２６を介して結合された６４ビットバスである。ユニット２６は、データを１２８ビット内部メモリデータバス（ＭＥＭ  ＢＵＳ）から６４ビットメモリバスに変換する。ＬＭＣ２４は、様々なインターフェースおよび様々な処理回路の要求に応じて、外部メモリ２０への読み取り／書き込みを制御する。ＬＭＣ２４は、ビデオデータをブロックフォーマットでメモリ２０に格納するようにプログラムされ、この場合１ブロックは８×８画素データのＭＰＥＧ２構造化ブロックと一致する。
復号器１０は、その記憶域容量上の理由から、外部フレームメモリ２０を圧縮ビデオデータ用の受信およびタイミングバッファとして使用する。受信データを圧縮解除する前にバッファに入れるには、大容量の記憶域が必要である。このバッファを集積回路に含めると、物理領域をかなり占有するので不利である。また、バッファリングはフレームを再構築するための画素ブロックの構成を容易にする。開始コード検出器３４がオーバーヘッド情報を回収し、圧縮解除に必要な情報を取得する。
圧縮された入力ビデオデータが初回圧縮解除のために外部メモリ２０から取り出され、ＭＥＭ  ＢＵＳを介してＭＰＥＧ２圧縮解除装置１６に加えられる。本発明の趣旨を変えることなく、他の圧縮解除フォーマットを利用することもできる。予測フレームのＭＰＥＧ２圧縮解除を行うには、予め圧縮解除した「アンカ（ａｎｃｈｏｒ）」フレームをメモリに格納し、圧縮解除してイメージを再構築する必要が生じたときに取り出す必要がある。図２Ａの装置は、全フレームをメモリ２０に格納する前に、圧縮解除したＭＰＥＧ２ビデオデータの２次圧縮を好ましくは組み込むので、受信機が必要とする外部メモリの量が著しく減少する。以下では、２次圧縮を再圧縮と呼ぶ。
初回圧縮およびそれ以降に行う圧縮解除は、移送（ｔｒａｎｓｐｏｒｔ）ストリームにおける放送用ＭＰＥＧ２フォーマットでのデータのフォーマット化である。図２Ｂは、ＭＰＥＧ２圧縮解除装置の例である。図２Ａの圧縮解除装置１６は、ＭＰＥＧ２圧縮解除装置に必要な一般要素を示した拡大図である。符号化および圧縮されたＭＰＥＧ２データは、ＶＬＤ（可変長復号器）１００によってＲＢＵＳ上で受信される。ＶＬＤ１００は復号されたデータを逆量子化器１０２に渡し、これが未量子化データを逆離散変形処理装置１０４に渡し、これがＭＰＥＧ２圧縮解除ブロックベースデータを作成する。このデータは結合器１０６にある動作処理装置１０８からのデータと結合され、再圧縮装置２８に渡される。
再圧縮装置２８はＭＰＥＧ２符号器内のＭＰＥＧ２圧縮とは異なり、数多くのフォーマットで実施される。たとえば再圧縮は、ブロックベースの差分パルス符号変調と、それに続く固定長、可変長、またはランレングス符号化を含むことがある。あるいは、ブロックベースのハフマン符号化を組み込んでいることもある。圧縮による損失は、ない場合とある場合がある。
再圧縮は、図２ＡのＭＰＥＧ２圧縮解除装置１６とＭＥＭ  ＢＵＳとの間を結合する圧縮装置２８で実行される。したがって、ＭＰＥＧ２の復号および圧縮解除ビデオデータは、圧縮装置２８に加えられてデータ再圧縮された後、外部メモリ２０に格納される。再圧縮されたビデオデータが動作処理ネットワークにおけるＭＰＥＧ２予測フレームの再構築のために取り出されると、まず圧縮解除装置３０に加えられ、この装置が圧縮装置２８とは逆の処理を行う。圧縮解除装置３０を通過した後に取り出されたデータは、ＭＰＥＧ２復号器１０が一連の動作補正処理で予測フレームを再構築するために使用する状態になっている。
ＨＤ再圧縮ビデオフレームとＳＤビデオフレームは、図２Ｃに示されるように、どちらも外部メモリ２０から取り出され、表示または格納の前にコンポーネント信号として希望の縦横（ａｓｐｅｃｔ）比および表示解像度で処理するために、ＭＥＭ  ＢＵＳを介して表示処理装置４０に加えられる。外部メモリ２０から取り出されたデータは、２つの機能を実行するＦＩＦＯの４２、４４、４６、４８、５０を通じて表示処理装置４０に加えられる。その１つはデータのタイムバッファリング機能である。もう１つは、ＭＥＭ  ＢＵＳからの１６バイト幅データ（１２８ビット）を、１バイト幅データ（圧縮解除装置５２へのＭＰＥＧデータ）または４バイト幅データ（ＬＭＵ５４へのＳＤデータ）に変換する機能である。ここで指定したバイト幅は例示的なものである。
表示処理装置４０は図２Ｃに示してある。表示処理装置４０では、再圧縮されたＭＰＥＧ２ビデオデータが最初に圧縮解除装置５２に加えられる。この装置は圧縮解除装置３０と同じである。圧縮解除装置５２は、圧縮解除したビデオルミナンス（Ｙ）およびクロミナンス（Ｃ）ビデオコンポーネント信号をブロックごとに提供する。圧縮解除装置５２からの圧縮解除されたＭＰＥＧ２コンポーネント信号は、それぞれ、ルミナンスおよびクロミナンスのブロック／ライン変換器５６および５８に加えられる。ブロック／ライン変換器は、ＹおよびＣコンポーネント信号をそれぞれルミナンス垂直フォーマット変換器（ＬＵＭＡ  ＶＦＣ６０）とクロミナンス垂直フォーマット変換器（ＣＨＲＯＭＡ  ＶＦＣ６２）へラインごとに加える。ルミナンスおよびクロミナンスレート変換器６０と６２のどちらにも、垂直フォーマット変換用および水平サンプルレート変換用の回路が含まれる。垂直および水平変換器は、変換器間のタイミング移行を処理するようにＦＩＦＯによって分割される。
サンプルレート変換器は特定システムのパラメータに応じてプログラム可能であり、画像当たりのライン数を増減したり、および／またはライン当たりの画素数を増加したりすることができる。サンプルレート変換器からのルミナンスおよびクロミナンスコンポーネントデータは、コンポーネントビデオ信号上のオーバーレイテキストおよび／またはグラフィックスが認識するように選択的に調整された画面上表示（ＯＳＤ６４）に結合される。システムコントローラ１４または入力データストリームのいずれかが外部メモリ２０に格納されているＯＳＤデータを提供するが、ブロックごとではない。
復号器１０は、ＳＤ画像フォーマットの飛び越し解除、および４８０本（アクティブ）のライン順次走査出力のための回路を効果的に含んでいる。この回路はＬＭＵ５４に配置されている。ＳＤ画像フォーマットには４８０本のアクティブ飛び越しラインが含まれる。より高い垂直解像度表示を高解像度モニタ画面に提供するために、出力は、４８０のアクティブ順次ラインにまで増やされる。
ＬＭＵ５４（直線動き対応アップコンバータ）は、出力イメージ表示装置によって要求され、画像フレームからの飛び越しフィールドに起因するライン変換を実行する。ＳＤ信号は外部メモリ２０に格納され、その後、ＬＭＵ５４がイメージの動きを算出し、同じかそれより高い解像度で順次走査を発生するために隣接フィールドからのＳＤ信号を同時に必要とするので外部メモリ２０から取り出される。これは、ＭＰＥＧ２フォーマットで知られる動き補正ではない。各フィールドでは、関連付けられたラインがＬＭＵ５４を通過し、イメージの動き量に基づいてフィールドラインの隙間にあるラインを推定する。イメージの動きは、前および続くフィールドの対応する画素値の差から推定する。動き値が通常ゼロの場合、前および続くフィールドからのラインの平均が推定ラインとして使用される。大きな動きが推定された画素に対してある場合、その画素値は現在のフィールドの隙間ラインより上および下にあるラインの平均から推定される。小さな動きしかない場合、その隙間ラインは、前のフィールドにあるラインと現在のフィールドから平均したラインとの組み合わせから推定される。動きが多いほど、隣のフィールドからの飛び越しラインに関連して使用される現在のフィールドからの現在のラインより上および下にあるラインの平均も多くなる。ラインの平均値算出のためにメモリ２０に隣接ラインを強制的に提供させるのではなく、ルミナンスのブロック／ライン変換器６０の内部にあるメモリを効果的に使用して、隣接ラインからＬＭＵ５４へビデオ信号を同時に提供する。しかしながら、先行するまたは引き続くラインだけが、変換器６０内のラインメモリから利用できる。さらに、ＬＭＵ５４は、フィルタと、ラインまたはフィールドあるいはその両方の遅延を使用し、フレーム内で発生した動作を基準にしてフレームを明瞭にする。
ＬＭＵ５４は、ＳＤデータを処理するためにメモリを必要とする。というのは、画像フレームが、原画像から動き情報を正確に再構成するために一時的に処理される２つの飛び越しフィールド内に表れるからである。処理は、両方のフィールドからの隣接ラインが利用されるまで完了しない。ＳＤデータに対する画像フィールドは、約２４０のアクティブなラインである。以前に行ったと同様にこの機能のために付加的内部メモリを供給するよりは、処理中のデータは、メモリ２０に格納し、メモリ２０から取り出すことができる。（上述した）ＨＤデータを処理する際にフルに使用されないので、メモリ２０の十分な部分が利用できる。ＬＭＵ５４からのデータをメモリ２０に導くことによって、表示処理集積回路内にローカルメモリを供給するよりは、集積回路のサイズとコストが削減される。メモリバスＲＥＡＤ  ＤＡＴＡ  ＢＵＳおよびＷＲＩＴＥ  ＤＡＴＡ  ＢＵＳがあり、ＬＭＵ２４と協働するファームウェアがあるので、メモリ２０に対する伝送は速く、かつ効率的である。
処理要素内部のＦＩＦＯメモリ（図を簡略するため図示せず）を介してＭＥＭ  ＢＵＳからおよびＭＥＭ  ＢＵＳへデータを加えることができる。図２Ａの要素には入力ＦＩＦＯまたは出力ＦＩＦＯあるいはその両方があり、復号器１０はこれを使用して途切れなく機能することができる。データのセグメントをバッファ／ＦＩＦＯにロードすることによって、処理要素内の一様な（ｓｔｅａｄｙ）データフローを維持する間、各要素は、それが利用できるようにＭＥＭ  ＢＵＳをアクセスすることができる。
表示処理装置には、異なるセクションを制御する２つの異なるクロックがある。
図２Ｃに示されるように、１つは圧縮解除クロックドメイン６６で、もう１つは表示クロックドメイン６８である。圧縮解除クロックドメイン６６には、ブロック／ライン変換ＲＡＭ５６、５８と同期的にインターフェースする必要があり、希望の帯域幅を達成するために４０ＭＨｚから８１ＭＨｚのクロック速度で動作する、すべての機能が含まれている。表示クロックドメイン６８には、２７ＭＨｚから８１ＭＨｚのクロック速度で最終出力と同期的に動作する機能が含まれている。この２つのクロックは、アプリケーションによって同じ速度で動作する場合と異なる速度で動作する場合がある。２つのクロックドメイン間で受け渡されるビデオデータは、水平サンプルレート変換器コントローラから入力されるＦＩＦＯの読み取り要求によって、ＦＩＦＯ７１、７３（ルミナンスおよびクロミナンスにそれぞれ１つ）を介して渡される。
それぞれのＦＩＦＯには、表示処理装置４０とＬＭＣ２４からの読み取りおよび書き込みアクノリッジおよび要求信号に応答する制御論理が含まれる。制御論理には、それぞれのＦＩＦＯにあるデータ量を追跡するという目的と、データバスと同じクロックを使用するＦＩＦＯの「バス」エンドと圧縮解除クロックを使用するＦＩＦＯの「表示」エンドとの間で非同期インターフェースを制御するという目的もある。表示セクションには制御論理が含まれているので、実際には「バス」クロックなしで動作している回路の量は可能な限り少なくなる。
１次またはＭＰＥＧ２圧縮解除データ（ただし２次的に再圧縮されたデータ）には、ブロックベースで外部メモリ２０からアクセスする。このデータはＦＩＦＯ３  ４６およびＦＩＦＯ４  ４８を介してルミナンスおよびクロミナンス２次圧縮解除装置に加えられ、この装置が、圧縮解除したルミナンスおよびクロミナンス画素ブロック値を与える。圧縮解除したルミナンスおよびクロミナンス画素値のブロックは、ローカルＲＡＭメモリを備えるブロック／ライン変換器５６と５８とにそれぞれ加えられる。８×８ブロック（ルミナンス）または４×４ブロック（クロミナンス）の全行が、それぞれのローカルメモリに書き込まれる。このメモリは、メモリ出力メモリに接続された変換器回路の即時機能に応じて、ラインごとまたは平行な複数ラインごとに読み出される。データが読み出されると新しいデータがその位置に書き込まれて、必要なローカルメモリ量を最小限にする。ブロック／ライン変換器５６と５８のローカルメモリの例示サイズは、幅１６バイト幅９６０ワード深さと１６バイト幅７２０ワード深さである。ローカルメモリには入力マルチプレクサと出力マルチプレクサが含まれており、入力データをローカルメモリ内の記憶域用に１６バイト幅データに配列し、メモリから読み取った１６バイト幅データをそれぞれの垂直サンプルレート変換器で使用するように適切に配列する。
圧縮解除されたＭＰＥＧ２ビデオを高精細度の１６：９画面上に表示するための処理を行う水平および垂直のサンプルレート変換器は、それぞれ表Ｉおよび表ＩＩに記載したライン変換を実行する。水平変換器は、８１ＭＨｚまでの最大画素出力レートが可能であるものとする。
0003907706.tif 000002
0003907706.tif 000003
表Ｉおよび表ＩＩは、ルミナンス信号変換について記載したものである。クロミナンス信号でも同様の変換が実行される。クロミナンスについて言えば、圧縮された信号は４：２：０フォーマットであり、前述のクロミナンス変換には４：２：０から４：２：２への追加変換が含まれる。通常このクロミナンス処理は、他の何らかの必要な垂直処理に含まれる。垂直クロミナンス変換の場合、通常、結合再サンプリングおよび４：２：０／４：２：２変換用に２タップ多相フィルタが採用される。
図４から図８では、ＸおよびＯが位置合わせされていないかまたは不正にオーバーラップしている場合がある。これらの図は配置を近似したものであるが、ＸとＯの全体的位置関係は正確である。見かけの位置合わせ不良やオーバーラップは正常で、変換の非整数比によって生じるものである。
図４は、４：２：０／４：２：２変換のみが必要な場合（すなわち、４８０順次を受け取り４８０飛び越しを表示するか、１０８０順次を受け取り１０８０飛び越しを表示する）に、入力クロミナンスラインと出力クロミナンスラインとの垂直／時間関係を図示したものである。図４は、フィールドのライン部分を示したものである。円は４：２：０フォーマットの元の画素を示している。Ｘは４：２：２信号に変換された画素を示している。各フィールドの補間ラインは、それぞれのフィールドのラインから算出される。
図４はフィールドベースの表示を示したものである。この場合、偶数のクロミナンスライン（ライン０から始まる）を使用して第１すなわち上のフィールドを生成し、奇数のクロミナンスラインを使用して第２すなわち下のフィールドを生成する。
図５Ａおよび図６Ａは、図２Ａに関して説明したのと同じフォーマットのルミナンス変換オプションを示したものである。図５Ａは、７２０順次フォーマットを１０８０飛び越しフォーマットに変換する場合の、入力ルミナンスラインと出力ルミナンスラインの垂直／時間関係を示したものである。図６Ａは、７２０順次フォーマットを４８０飛び越しフォーマットに変換する場合の、入力ルミナンスラインと出力起動ラインの垂直／時間関係を示したものである。
図５Ｂおよび図６Ｂは、前述のルミナンス変換に関連した対応するクロミナンス変換オプションを示したものである。図５Ｂは、７２０順次フォーマットを１０８０飛び越しフォーマットに変換する場合の、入力クロミナンスラインと出力クロミナンスラインとの垂直／時間関係を示したものである。図６Ｂは、７２０順次フォーマットを４８０飛び越しフォーマットに変換する場合の、入力クロミナンスラインと出力クロミナンスラインとの垂直／時間関係を示したものである。
これら例示的変換に、時間処理は含まれていない。ルミナンスおよびクロミナンス処理は、垂直方向の場合にのみ生じる。さらに、入力クロミナンス情報はフレームベースであるため、フレームベースの４：２：０／４：２：２変換についてのみ考察すればよい。
図７Ａと図７Ｂとは異なるものである。図７Ａは、１０８０飛び越しフォーマットを４８０飛び越しフォーマットに変換する場合の、入力ルミナンスラインと出力ルミナンスラインとの垂直／時間関係を示したものである。図７Ｂは、１０８０飛び越しフォーマットを４８０飛び越しフォーマットに変換する場合の、入力クロミナンスラインと出力クロミナンスラインとの垂直／時間関係を示したものである。
図８Ａおよび図８Ｂは、それぞれ、ＬＭＵ５４が実行するＳＤビデオ信号のルミナンス垂直変換とクロミナンス垂直変換とを図示したものである。垂直および時間処理は、垂直のみの処理ではなくこれらの変換に含まれるということを想起されたい。通常、飛び越し解除アルゴリズムの演算は、７２０×４８０飛び越し（すなわちＣＣＩＲ６０１解像度）サイズまでのイメージにのみ必要である。これらのイメージは、ＭＰＥＧ２復号プロセスから、またはＳＤ入力ポートからの入力として発生させることができる。
図９は、本発明の原理に従った復号器を含む受信機を通る信号経路の流れ図である。受信機はこの入力信号を受信する（１２０）。前述のように、この入力信号はＭＰＥＧ２または非ＭＰＥＧ２の互換信号としてフォーマット化される。信号フォーマットは識別され（１２２）、識別された信号は適切な処理経路に送られる。信号フォーマットがＭＰＥＧ２互換の場合、信号は前述のように復号化され（１２４）、表示処理装置と互換性のあるブロックデータが生成され、メモリ２０に格納される。信号がＭＰＥＧ２互換でない場合、信号は前述のように処理され、メモリ２０に格納される（１２６）。このデータは、図１の表示処理装置４０と互換性のあるブロックデータである。表示処理装置互換ブロックデータはメモリ２０から表示処理装置４０に渡される。特定の表示装置あるいは別の記憶装置との互換性があるフォーマット化されたデータが生成される（１２８）。より高い解像度が要求されるデータは、このような処理の間に、表示処理装置４０およびメモリ２０間を転送される。最終的に表示互換データは、表示装置（または記憶媒体）に送信される（１３０）。
上述した共通の構造は、メモリ２０が他に使用されない場合と同様に他の標準精細度データを処理する間、メモリ２０内にフィールドおよびフレーム画像情報を格納することに対して有用である。例えば、標準精細度データは、画像フィールドおよびフレームを格納するのに充分なメモリを使用するくし形フィルタによってしばしば、ろ過される。このメモリは、他の機能に使用されるメモリから通常分離される。上述した共通構造の使用によって、フレームメモリは、設計および実行コストを節約することに使用される。スクリーン上の表示は、メモリを分離する必要を除くために、同様の方法で、メモリ２０を使用することができる。
【図１】
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【図２Ｂ】
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【図２Ａ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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