(57)【特許請求の範囲】
【請求項１】
複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、
前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、
書込み動作後の書込みベリファイ読出し動作の前に、ロードデータにより書込みを指示されたセンスアンプ回路を、記憶回路の記憶内容に基づいてロードデータの通りリセットするリセット回路と、
を具備し、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされる半導体記憶装置。
【請求項２】
前記センスアンプ回路は、
センスノードに読み出されたメモリセルデータをラッチするためのラッチ回路と、
ラッチ回路の相補的な一対の記憶ノードのうちの第１の記憶ノードと接地ノードとの間に接続され、ゲートがセンスノードに接続されたセンス用のＮＭＯＳトランジスタと、
ラッチ回路の第１の記憶ノードと接地ノードとの間でセンス用のＮＭＯＳトランジスタに直列に接続され、ゲートに所定期間印加される第１のデータラッチ信号によりオン状態に制御される第１のデータラッチ用のＮＭＯＳトランジスタと、
センスノードとラッチ回路の相補的な一対の記憶ノードのうちの第２の記憶ノードとの間に挿入され、メモリセルの読出し時にはオフ状態に制御され、メモリセルの書込み時にはオン状態に制御されるトランスファーゲート用のＮＭＯＳトランジスタと、
を具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプ回路は前記ラッチ回路の第２の記憶ノードと接地ノードとの間でセンス用のＮＭＯＳトランジスタに直列に接続され、ゲートに印加される逆読出し動作用の第２のデータラッチ信号によりオン状態に制御される第２のデータラッチ用のＮＭＯＳトランジスタを具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ラッチ回路は、書込みが指示されているセンスアンプ回路では、書込みベリファイ読出し動作の前に第２の記憶ノードの電位が接地電位にリセットされることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記記憶回路は、
前記ラッチ回路の第１の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第１のＮＭＯＳトランジスタと、
前記ラッチ回路の第２の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第２のＮＭＯＳトランジスタとを具備し、
前記リセット回路は第２のＮＭＯＳトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは接地電位に接続された第３のＮＭＯＳトランジスタを具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が充電されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記書込みデータ記憶ノードに接続される記憶データ保持用のキャパシタ、及び記憶データラッチ用のフリップフロップ回路の一方をさらに具備することを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記記憶回路は、
ラッチ回路の第２の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第１のＮＭＯＳトランジスタと、
ラッチ回路の第１の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第１のＰＭＯＳトランジスタとを具備し、
前記リセット回路は第１のＰＭＯＳトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは電源電位に接続された第２のＰＭＯＳトランジスタを具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が放電されていることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
ワード線により選択されるページに対する書込みを行う際に、
（ａ）書込みデータをセンスアンプ回路のラッチ回路にロードし、
（ｂ）書込みを指示するセンスアンプ回路を識別し、記憶回路に記憶させ、
（ｃ）書込み動作を行い、
（ｄ）ロードされた書込みデータにより書込みが指示されているセンスアンプ回路に対して、記憶回路の記憶内容に基づいてデータをリセットし、
（ｅ）書込み動作後の書込みベリファイ読出し動作を行い、
（ｆ）１ページ分のセンスアンプ回路のデータが全て書込み完了状態になったか否かを判定し、完了の場合には書込み動作を終了し、未完了の場合には（ｃ）のステップに移行することを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記メモリセルは、複数のデータ線に対応して設けられている複数のメモリセルが同時に選択制御され、選択時には対応するデータ線の電荷を選択されたメモリセルの閾値に応じて放電するあるいは放電しないように制御され、複数のメモリセルの放電電荷の経路が共通に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１２】
複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、
前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、
ワード線により選択されるページに対する書込みを複数回に分割して分割書込みを行なう場合に、ｎ（ｎは２以上の整数）回目の分割書込みに当たって、（ｎ−１）回目までの分割書込みでロードデータにより書込みを行なうように指示されたセンスアンプ回路を記憶回路の記憶内容に基づいて前記ロードデータの通りリセットする回路と、
を具備し、
ｎ回目の分割書込みのデータをセンスアンプ回路にロードする前、または後に、前記センスアンプ回路を記憶回路の記憶内容に基づいてリセットし、その後、書込み動作を行なう前に書込みベリファイ読出し動作を行ない、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされ、
ｎ回目の分割書込みのためのリセット動作を行うことで、ｎ回目までの分割書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、ｎ回目までの分割書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされる半導体記憶装置。
【請求項１３】
ｎ回目の分割書込みに当たって、ｎ回目の分割書込みのデータをセンスアンプ回路にロードする前、またはロードした後に、センスアンプ回路の論理が通常の読出し動作とは反転する逆読出し動作を行うことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、
前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路とを具備し、
第１の書込みパスの判定が得られるまで、書込み動作および書込みベリファイ読出し動作のサイクルを行い、第１の書込みパスの判定後に、ロードデータにより書込みが指示されているセンスアンプ回路では、記憶回路の記憶内容に基づいてロードデータの通りセンスアンプ回路のデータがリセットされ、再度書込みベリファイ読出し動作を行い、
書き込みシーケンスが、書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第１の書込み動作、前記書込みパスの判定後に行うリセット動作、及び前記リセット動作の後に再度書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第２の書込み動作を行い、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされる半導体記憶装置。
【請求項１５】
前記第１の書込みパスの判定が得られるまで行われる書込み動作および書込みベリファイ読出し動作のサイクルでは、サイクル毎に書込み電圧が段階的に高くなるステップアップ書込み方式で書込みが行われることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧に戻すように制御されることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧から１ステップ、または２ステップ分高い電圧に戻すように制御されることを特徴とする請求項１５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に電気的に書換え可能な半導体記憶装置、書込み後のベリファイ読出し制御方法に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭにおいては、１つ、あるいは複数のメモリセルからなるメモリセルユニット( ＮＡＮＤ型メモリセルユニット、ＮＯＲ型メモリセルユニット、ＡＮＤ型メモリセルユニット、ＤＩＮＯＲ型メモリセルユニット等) が複数配列され、メモリセルアレイを構成している。この中でも、メモリセルを複数個直列接続してＮＡＮＤ型メモリセルユニットを構成するＮＡＮＤ型セル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤ型セル型ＥＥＰＲＯＭの１つのメモリセルユニットは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤ型メモリセルユニットを構成する。このようなＮＡＮＤ型メモリセルユニットがマトリックス配列されてメモリセルアレイが構成される。
【０００４】
メモリセルアレイの列方向に並ぶＮＡＮＤ型メモリセルユニットの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリセルトランジスタの制御ゲート線及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線（制御ゲート線）、選択ゲート線として共通接続されている。
【０００５】
このようなＮＡＮＤ型セル型ＥＥＰＲＯＭは、
K.-D. Suh et al., "A 3.3Ｖ 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits, vol.30, pp.1149-1156, Nov. 1995. （文献１）、
Y. Iwata et al., "A 35ns Cycle Time 3.3 Ｖ Only 32Mb NAND Flash EEPROM," IEEE J. Sold-State Circuits, vol.30, pp.1157-1164, Nov. 1995.（文献２）等に発表されている。
【０００６】
以下、文献１に開示されている従来例のＮＡＮＤ型セル型ＥＥＰＲＯＭについて、図３５（文献１のFIG.1 ）および図３６（文献１のFIG.3 ）を参照しながら紹介する。
【０００７】
図３５は、従来例のＮＡＮＤ型セル型ＥＥＰＲＯＭのメモリセルアレイの構成を示すブロック図である。図３５において、１０はＮＡＮＤ型セルユニット、BSELはブロック選択信号、ＣＧ０〜ＣＧ１５は共通ゲート線、ＷＬ０〜ＷＬ１５はワード線、ＢＬ０〜ＢＬ４２４３はビット線、SSL はビット線側の選択ゲート線、GSL はソース線側の選択ゲート線、Ｓ／Ａはページバッファの一部（センスアンプ回路部）を示す。
【０００８】
図３６（ａ）は、図３５中のＮＡＮＤ型メモリセルの構成、図３６（ｂ）はその消去動作、読出し動作、書込み(program) 動作のバイアス状態を示す図である。
【０００９】
図３６（ｂ）において、Bulkはｎ型半導体基板内に形成されたｐウエル、Ｆはフローティング状態を示している。
【００１０】
図３５、図３６において、ＮＡＮＤ型セルユニット１０は、浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなる複数個のセルトランジスタが直列に接続され、一端側のドレインが選択ゲート用のＮＭＯＳトランジスタを介してビット線ＢＬに、他端側のソースが選択ゲート用のＮＭＯＳトランジスタを介して共通ソース線に接続されている。
【００１１】
各トランジスタは同一のウェル基板上に形成されており、メモリセルの制御電極は行方向に連続的に配設されたワード線ＷＬ０〜ＷＬ１５に接続されており、ビット線側の選択トランジスタの制御電極は選択ゲート線ＳＳＬに、ソース線側の選択トランジスタの制御電極は選択ゲート線ＧＳＬに接続されている。
【００１２】
セルトランジスタは、それぞれ保持するデータに応じた閾値を持っている。ＮＡＮＤ型フラッシュメモリの場合は、通常、セルトランジスタがディプレッション型（Ｄタイプ）になっている状態を“１”データの保持状態（消去状態）、セルトランジスタがエンハンスメント型（Ｅタイプ）になっている状態を“０”データの保持状態（書込み状態）と定義している。また、“１”データが保持されているセルトランジスタの閾値を正方向にシフトさせ、“０”データを保持するようにすることを書込み動作と呼び、“０”データが保持されているセルトランジスタの閾値を負方向にシフトさせ“１”データを保持するようにすることを消去動作と呼ぶ。
【００１３】
消去動作時には、共通ゲート線ＣＧ０〜ＣＧ１５は接地される。選択ブロックのブロック選択信号ＢＳＥＬは論理レベルが“Ｈ”（電源電圧）となり、非選択ブロックのブロック選択信号は論理レベルが“Ｌ”（接地電位）を維持する。従って、選択ブロックのワード線は接地電位となり、非選択ブロックのワード線はフローティング状態になる。
【００１４】
次に、２１Ｖ、３ｍｓの消去パルスがバルク（セルトランジスタのＰウェル）に印加される。その結果、選択ブロックでは、バルクとワード線との間に消去電圧（２１Ｖ）が加わり、浮遊ゲート中の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流により、セルのＰウェル中に抜け、セルの閾値電圧はほぼ−３Ｖとなる。ＮＡＮＤ型フラッシュでは過消去が問題とならないので、セルは１回の消去パルスで−３Ｖ程度に深く消去される。
【００１５】
一方、非選択ブロックでは、フローティング状態のワード線とセルのＰウェルとの容量カップリングにより、消去パルスの影響を受けない。フローティング状態のワード線には、ブロック選択信号ＢＳＥＬが入力するトランジスタのソース、そのソースとポリシリコンのワード線との間の金属配線およびポリシリコンのワード線が接続されている。このワード線とチャネル間の容量結合比（カップリング比）は、フローティング状態のワード線に接続される容量から計算される。
【００１６】
この容量としては、トランジスタのソース接合容量、ソースとゲートのオーバラップ容量、ポリシリコンと金属配線のフィールド上の容量、ポリシリコンのワード線とセルのウェル領域（Ｐウェル）との容量等があるが、ワード線とセルのＰウェルとの容量が全容量に対して支配的に大きい。このため、実測結果から求めたカップリング比は約０．９と大きく、ＦＮトンネル電流が流れるのを防ぐことができる。
【００１７】
次に、消去ベリファイ読出し動作では、選択ブロック内の全てのセルの閾値電圧が−１Ｖ以下になったかどうかが判定される。
【００１８】
読出し動作では、１ページ分のセルデータが同時にページバッファ（以下、センスアンプ回路と称する）のラッチ回路に転送され、連続的に読み出される。
【００１９】
図３７（文献１のFIG.4 ）は、図３５のＥＥＰＲＯＭにおける読出し時の主要信号の動作波形図である。
【００２０】
１ページ分のセルデータをセンスする際、センスアンプ回路は最初“０”状態（“Ｌ”レベル、消去セルからデータを読出した状態）に初期化されており、時刻ｔ１ではビット線は０Ｖに、選択ゲート線ＳＳＬ、ＧＳＬは４．５Ｖになる。
【００２１】
その後、時刻ｔ２では、選択ブロック（ＮＡＮＤ列）内の選択ワード線ＷＬｉには０Ｖが、選択ブロック内の非選択ワード線ＷＬｉにはパス電圧である４．５Ｖが入力される。非選択ワード線に入力する４．５Ｖは、書込み動作後および消去後のそれぞれのセルの閾値電圧よりも高いので、全ての非選択セルはパス・トランジスタとして働く。
【００２２】
一方、０Ｖが印加される選択ワード線により、消去後のセルトランジスタのみが導通する。従って、消去後のセルが読み出されたＮＡＮＤ列はビット線ＢＬを接地するパスとなり、書込み動作後のセルが読み出されたＮＡＮＤ列はビット線ＢＬを開放状態（オープン状態）にする。
【００２３】
時刻ｔ３では、ビット線からラッチ回路への直接のセンス経路は、図３５中の制御信号ＰＧＭを“Ｌ”にすることにより遮断されており、ラッチデータはセンス用トランジスタを通してのみ決定される。基準電圧Ｖref によってＰＭＯＳカレント・ミラー回路の負荷（Current LOAD）トランジスタが活性化され、この負荷トランジスタから２μＡの負荷電流がビット線に供給される。消去後のセルを読出しているビット線では、負荷電流が垂れ流され、“Ｌ”レベルを維持し、書込み動作後のセルを読出しているビット線は“Ｈ”レベルとなる。
【００２４】
時刻ｔ４では書込み動作後のセルを読出しているビット線はセンス用トランジスタを導通させ、ラッチデータを“１”に反転させる。
【００２５】
このようにして、書込み動作後のセルを読出したラッチ回路は“１”、消去後のセルを読出したラッチ回路は“０”を保存する。これらのラッチデータは読出し回路を経た後、正規の論理レベルに変換される。従って、１ページ分の全ラッチ回路は同時にセットされた後、連続的な読出しを可能とする。
【００２６】
次に、書込み動作では、最初、連続的にセンスアンプ回路に書込みデータがロードされる。“０”は書込みを行なうセルデータであり、“１”は書込み禁止のセルデータである。書込みサイクルは全ての“０”ラッチデータに対応するカラムのセルが書き込まれるまで繰り返される。
【００２７】
各書込みサイクルは、書込みパルスの印加と、“０”ラッチのセルの過書込みを防止するための書込みベリファイ読出し動作とで構成されている。さらに具体的には、４０μｓの書込みサイクルは以下のステップで構成される。
【００２８】
（１）ビット線セットアップ（８μｓ）：センスアンプ回路のラッチ回路内の書込みデータに従ってビット線のレベルを書込みは０Ｖに、書込み禁止はＶccに設定する。
【００２９】
（２）書込み（２０μｓ）：選択ワード線に書込み電圧を短いパルス幅のパルスとして入力する。
【００３０】
（３）ワード線放電（４μｓ）：選択ワード線の高電位は放電され、次の低いベリファイ電位の入力に備える。
【００３１】
（４）書込みベリファイ（８μｓ）：書込みセルの閾値電圧が目標値以上に書き込まれた否かをチェックする。
【００３２】
書込みベリファイ読出し動作では、十分に書込みが行われたセルのラッチ回路は“０”から“１”へと変わり、これ以上書き込まれることを防ぐ。書込みベリファイ読出し動作時のバイアス条件は読出し動作時のそれとほぼ同じであるが、ラッチ回路には書込み状態のデータが保持され、０Ｖとは異なる０．７Ｖが選択ワード線に入力される。
【００３３】
この条件のもとで、書込みセルの閾値電圧が０．７Ｖを越えた時、即ち、十分に書込みが行われた時に、ラッチ回路内のデータは“０”から“１”へと変化する。“１”データの入ったラッチ回路は、ベリファイ読出し動作ではラッチ回路は“０”から“１”へのみ変化するので、影響を受けない。
【００３４】
書込みサイクルはページバッファのラッチ回路が全て“１”を保持するまで、もしくは１０サイクルの最大書込み時間に達するまで繰り返される。
【００３５】
図３８（文献１のＦｉg.５）は、選択セルのチャネルに供給する書込み禁止電圧のバイアス条件を示している。
【００３６】
ビット線側の選択ゲート線ＳＳＬのトランジスタは導通状態で、かつ、ソース線側の選択ゲート線ＧＳＬのトランジスタは非導通状態で、書き込むセルのビット線は０Ｖに、書込み禁止セルのビット線はＶccにする。ＮＡＮＤ列のチャネルは、０Ｖのビット線により接地電位となる。
【００３７】
選択セルは、そのゲートに書込み電圧が入力すると、浮遊ゲートとチャネル間に大きなポテンシャルの差が生じ、浮遊ゲートにＦＮトンネル電流で電子が注入され、セルが書き込まれる。
【００３８】
書込み禁止セルにおいては、Ｖccのビット線により選択ＮＡＮＤ列のチャネルが予備充電される。選択ＮＡＮＤ列のワード線、即ち、書込み電圧が入力される選択ワード線とパス電圧が入力される非選択ワード線が立ち上がると、ワード線、浮遊ゲート、チャネル、セルのＰウェルのそれぞれを介した直列容量の結合により、チャネル容量は自動的に昇圧される。
【００３９】
このように選択ブロック内の書込み禁止のＮＡＮＤ列のチャネル電位はワード線とチャネルとの容量結合によって決定される。従って、書込み禁止電位を十分に高くするためには、チャネルの初期充電を十分に行なうこと、また、ワード線とチャネル間の容量カップリング比を大きくすることが重要となる。
【００４０】
ワード線とチャネル間のカップリング比Ｂは以下のように算出される。
【００４１】
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘはワード線とチャネルとの間のゲート容量の総和、Ｃｊはセルトランジスタのソースおよびドレインの接合容量の総和である。また、ＮＡＮＤ列のチャネル容量とは、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊの合計となる。さらに、その他の容量である選択ゲートとソースのオーバラップ容量や、ビット線とソースおよびドレインとの容量等は全チャネル容量に比べて非常に小さいので、ここでは無視している。
【００４２】
図３９は、センスアンプ回路周辺のコア回路の従来例を示しており、図４０はその書込み動作および書込みベリファイ読出し動作のタイミングチャートを示している。
【００４３】
なお、図３９、図４０において、LOAD、SBL 、DCB 、BLSHF 、φlatch1、φlatch2はセンスアンプ回路Ｓ／Ａに供給される制御信号であり、Ｎsense はビット線電位センスノードである。
【００４４】
図３９において、センスアンプ回路Ｓ／Ａは、プリチャージ制御信号LOAD（図３５中のカレントミラー回路の出力ＣＭout に相当する）に基づいてビット線ＢＬを所定期間に充電するための定電流源用のＰチャネルトランジスタＭ２と、ビット線ＢＬに直列に挿入され、ゲートに制御電圧BLSHF が与えられるビット線電位クランプ用のＮチャネルトランジスタＭ１と、ＰチャネルトランジスタＭ２とＮチャネルトランジスタＭ１との間のセンスノードＮsense に読み出されたメモリセルデータをラッチするラッチ回路ＬＴと、センスノードＮsense の電荷をディスチャージ制御信号DCB に基づいて所定期間に放電するためのＮチャネルトランジスタＭ３と、センスノードＮsense とラッチ回路ＬＴの第２の記憶ノードＱとの間に挿入され、制御信号SBL によりゲート駆動されるセンスアンプ回路リセット用およびトランスファーゲート用のＮＭＯＳトランジスタＭ４と、ラッチ回路ＬＴの第１の記憶ノード／Ｑ（以下、本明細書では“／”は反転を示す）と接地ノードとの間に接続され、ゲートに所定期間印加される第１のデータラッチ制御信号φlatch1によりオン状態に制御されるラッチ回路強制反転制御用のＮＭＯＳトランジスタＭ５と、ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間でＮＭＯＳトランジスタＭ５に直列に接続され、ゲートがセンスノードＮsense に接続されたセンス用のＮＭＯＳトランジスタＭ７と、ラッチ回路ＬＴの第２の記憶ノードＱと接地ノードとの間でＮＭＯＳトランジスタＭ７に直列に接続され、ゲートに所定期間印加される第２のデータラッチ制御信号（逆読出し動作ラッチ制御信号）φlatch2によりオン状態に制御される逆読出し動作ラッチ制御用のＮＭＯＳトランジスタＭ６とを具備する。
【００４５】
ラッチ回路ＬＴは、２個のＣＭＯＳインバータ回路ＩＶ１、ＩＶ２の互いの入力ノードと出力ノードが交差接続された（逆並列接続された）フリップフロップ回路からなる。
【００４６】
この場合、第１のＣＭＯＳインバータ回路ＩＶ１の入力ノード（第１の記憶ノード／Ｑ）は、強制反転入力ノードである。また、第２のＣＭＯＳインバータ回路ＩＶ２の入力ノード（第２の記憶ノードＱ）はデータバスを介して入／出力回路Ｉ／Ｏに接続されており、リセットノードとなる。
【００４７】
次に、図３９のセンスアンプ回路の読出し動作、消去動作、書込み動作を説明する。
【００４８】
ＥＥＰＲＯＭの通常の読出し時には、まず、トランジスタＭ３とＭ４を所定期間オンさせてラッチ回路ＬＴをリセットし、ノードＱを“Ｌ”、ノード／Ｑを“Ｈ”にする。この後、トランジスタＭ２による定電流でビット線ＢＬを充電し、定電流を流したまま、セルトランジスタの閾値状態によって生じるセル電流ＩCellでビット線を放電させ、所定時間後にトランジスタＭ５をオンさせる。
【００４９】
この場合、ビット線ＢＬにＮＡＮＤ型メモリセルユニットから“１”データが読み出された時には、セル電流が流れるのでビット線電位が低下し、トランジスタＭ７はオフであり、ノード／Ｑはラッチ回路ＬＴのリセット状態の“Ｈ”のままとなる。逆に、ビット線ＢＬにＮＡＮＤ型メモリセルユニットから“０”データが読み出された時には、セル電流は流れないのでビット線電位は“Ｈ”に保たれ、トランジスタＭ７がオンになり、ラッチ回路ＬＴの記憶データが強制反転され、ノード／Ｑは“Ｌ”、ノードＱは“Ｈ”になる。選択されたカラムに対応するラッチ回路ＬＴのノードＱのデータは、データバスを介して入／出力回路Ｉ／Ｏに読み出される。
【００５０】
ＥＥＰＲＯＭの消去時には、センスアンプ回路は消去ベリファイ読出し動作時に使用される。この時、センスアンプ回路は通常の読出し動作時と同じ順序で動作し、セルトランジスタが消去されていれば（“１”データの場合）、ノード／Ｑは“Ｈ”、ノードＱは“Ｌ”となる。逆に、セルトランジスタが消去できていなければ（“０”データの場合）、ノード／Ｑは“Ｌ”、ノードＱは“Ｈ”となる。このデータをもとに、同時に動作している全てのセンスアンプ回路Ｓ／ＡのノードＱが１つでも“Ｈ”となると消去不完全であるので、再度消去に入るための信号を出し再度消去する。
【００５１】
ＥＥＰＲＯＭの書込み時には、書込み／非書込みのデータを入力することにより、選択されたカラムに対応するラッチ回路ＬＴのノードＱにデータバスからデータが入力される。もし、“０”データ入力であればノードＱには“Ｌ”、“１”データ入力であればノードＱには“Ｈ”が入る。トランジスタＭ４がオン状態に制御されると、ノードＱのデータがトランジスタＭ４を通じてビット線ＢＬに転送される。書込み動作時には選択ＮＡＮＤ型メモリセルユニット内のチャネルは中間電位にブートされているので、ビット線ＢＬに“Ｌ”データが印加された場合には書き込まれるが、“Ｈ”データが印加された場合には書込みがされない。
【００５２】
なお、ＥＥＰＲＯＭは、高速動作および高信頼性を得るために、書込み動作終了後のセルトランジスタの閾値分布を狭く制御する必要があり、前述したように書込み動作を行う度に書き込まれた内容を読出し（書込みベリファイ読出し動作）、書き込むべき内容と比較し、書き込まれた内容が不十分であればさらに書込み動作を実行し、書き込まれた内容が書き込むべき内容と一致したことを確認すれば書込みを終了する。
【００５３】
このような書込みベリファイ読出し動作に際して、従来はラッチ回路ＬＴのリセット動作を行なわず、書込みデータをセンスアンプ回路Ｓ／Ａに残したまま読出しを行なう。この読出し動作は、リセット動作がないこと以外は通常の読出し動作と同じである。
【００５４】
従って、消去状態を保つ書き込まないセル、および消去状態から書込み状態に変化する書き込まれたセルに対応するラッチ回路ＬＴのノードＱは“Ｈ”になり、書込みが完了していないセルに対応するラッチ回路ＬＴのノードＱは“Ｌ”となる。そこで、ノードＱのデータをそのまま用いて再度書込み動作を行なうことにより、書込み未完了のセルのみを書き込むことができる。
【００５５】
また、通常の読出し動作時には選択ワード線に０Ｖを印加するのに対して、書込みベリファイ読出し動作時には選択ワード線にベリファイ電圧（参照電圧）Ｖref （＞０Ｖ）  を印加する。このため、０ＶからＶref の間の閾値となるセルトランジスタをさらに再書込みし、書込み閾値分布の最小値がベリファイ電圧Ｖref 以上となるまで書き込むことにより、読出し電圧に対する書込みばらつきのマージンをとっている。
【００５６】
しかし、図３９に示したセンスアンプ回路は、拡散層などを用いた共通ソース線の抵抗成分の電圧降下によりソース側電位（例えば接地電位）の浮きに起因して発生する問題があり、これについて以下に詳しく説明する。
【００５７】
即ち、ＥＥＰＲＯＭは、ＤＲＡＭなどと比べて書込み／消去などの動作が遅いので、高速な書込み／読出しを行うためにページ書込み方式やページ読出し方式を採用することが多い。ページ書込み方式は、同一行線に接続されている複数のメモリセルのそれぞれに同時に複数の列線から書込みデータを書込む（ページ単位で書込む）方式である。また、ページ読出し方式は、同一行線に接続されている複数のメモリセルからそれぞれの記憶データを同時に複数の列線に読出してセンス増幅する（ページ単位で読みだす）方式である。
【００５８】
このようなＥＥＰＲＯＭにおいて、ページ書込みを行う際の書込みベリファイ読出し動作を説明する。
【００５９】
いま、ページサイズが例えば５１２カラムの場合に、書込み前の全てのセルが消去状態にあるとし、１つだけ非常に書込み速度の速いセルトランジスタが存在したと仮定する。１回目の書込み動作で書込み速度の速いセルが０Ｖ〜１Ｖ程度書込みされ、他のセルの閾値は０Ｖ以下の状態となったとする。
【００６０】
この状態でベリファイを行なうと、書込みの速いセル以外の５１１カラムのセルはセル電流を流す状態であるから、ＮＡＮＤ型メモリセルユニットのソース側の配線（拡散層など）の寄生抵抗成分により電圧降下が生じ、接地電位が浮き上がる。
【００６１】
この状態での書込みの速いセルは、接地電位の浮きによってセル電流は減少する（さらに、接地電位の浮きによるバックバイアス効果も加わり、セルの見かけ上の閾値が高くなる）ので、十分に書き込まれていなくても十分に書き込まれた（つまり、閾値電圧が実際の閾値電圧よりも高くなった）ように見えてしまう。この結果、書込みの速いセルはベリファイ読出し動作で書込み完了と誤って判断される。
【００６２】
しかし、全てのセルの書込みが完了した後のページ読出しに際して、殆んどのセルは書き込まれているのでセル電流を流さなくなっており、接地電位の浮きがない状態になる。
【００６３】
従って、この接地電位の浮きがない状態での読出しでは、書込みの速いセルは１回目の書込み動作後のベリファイ読出し動作時よりもセル電流が流れ易く見えるので、書込みの速いセルは上述したように書込み完了と判断されたにも拘らず書込みが不十分であり、書込み不良となってしまうおそれがある。
【００６４】
以下、問題点について詳細に説明する。
【００６５】
まず、最初に、チップ外部から書込みを指示するコマンドが入力されると、書込みが開始され、制御信号BLSHF, DCBがＶccとなり、ビット線ＢＬが接地される（ビット線電位がリセットされる）。その後、書込みデータをセンスアンプ回路へロードする前に、制御信号LOADがＶssに、制御信号φlatch1がＶccになり、センスアンプ回路のデータがプリセットされる。即ち、全ての１ページ分のセンスアンプ回路のラッチ回路ＬＴでは、ノードＱがＶccに、ノード／ＱがＶssにセットされる。
【００６６】
次に、入出力回路Ｉ／Ｏからデータバスを介して書込みデータがロードされ、各センスアンプ回路のラッチ回路ＬＴにデータがラッチされ、ノードＱ、／Ｑはデータに応じてＶcc、Ｖssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路ではノードＱはＶssとなり、書込みを行なわないセンスアンプ回路ではノードＱはＶccとなる。
【００６７】
次に、ラッチ回路ＬＴにラッチされたデータに基づき、ビット線ＢＬの充電が始まる。即ち、書込みを行なうビット線ＢＬはＶssの接地状態を保ち、書込みを行なわないビット線ＢＬはＶccに充電される。ワード線ＷＬ０〜ＷＬ１５のいずれかが選択され、例えばワード線ＷＬ２に関して書込みが行われる場合、このワード線ＷＬ２が書込み電圧Ｖpgm （２０Ｖ程度）に上がり、その他のワード線は電圧Ｖpass（１０Ｖ程度）になる。この動作によって、前述したようにメモリセルCell２への書込みが行われる。
【００６８】
書込み動作終了後、書込みベリファイ読出し動作が開始される。即ち、書込みを行なったワード線ＷＬ２はベリファイ電位（参照電位）Ｖref （０．５Ｖ程度）になり、その他のワード線は読出し電圧Ｖread（４．５Ｖ程度）になる。
【００６９】
この際、負荷トランジスタＭ２のゲートに印加される制御信号LOADを１．８Ｖ程度に制御して負荷電流をメモリセル電流とバランスさせることにより、読出しを行なっている。例えば、消去されたメモリセルのセル電流は最悪でも２μＡ程度であるので、この場合は、負荷トランジスタの電流は１．５μＡ程度になるようにセル電流に合わせて設定される。
【００７０】
従って、書込みが行われたメモリセル、即ち、その閾値電圧がベリファイ電位（参照電位）Ｖref （０．５Ｖ程度）よりも高いメモリセルでは、セル電流を流さないのでビット線ＢＬの電位は上昇する。この際、ビット線ＢＬをＶccまで充電すると読出し時間が長くなるので、高耐圧ＭＯＳトランジスタＭ１のゲートに印加される制御信号BLSHF を例えば１．８Ｖにクランプさせている。これにより、ビット線ＢＬの電位が、例えば０．９Ｖまで上昇すると、トランジスタＭ１がカットオフ状態となり、センスノードＮsense がＶccとなる。
【００７１】
次に、センスノードＮsense がＶccになったのを見計らってデータラッチ信号φlatch1がＶccになる。この時、センスノードＮsense がＶccの場合、即ち、その閾値電圧がベリファイ電位Ｖref よりも高いと判断されたセルが読み出された場合、センスノードＮsense はＶccであるので、ノード／ＱはＶssに、ノードＱはＶccになる。
【００７２】
書込みを行なわないセンスアンプ回路ではノードＱは予めＶccになっているので、１ページ分の全てのセンスアンプ回路においてノードＱの電位がＶccになった場合には書込みが終了する。
【００７３】
しかし、書込みを行なうセンスアンプ回路においてメモリセルへの書込みが不十分な場合には、センスノードＮsense がＶssのままであるので、ラッチ回路ＬＴの反転は起らず、ノードＱはＶssを保つ。
【００７４】
次に、上述した従来の書込み動作および書込みベリファイ読出し動作における問題点について図４１、図４２を参照しながら説明する。
【００７５】
図４１において、例えばワード線ＷＬ１５に関して書込みが行われた場合を考える。また、メモリセルCellｉ１からCellｉ５まで全て、それらの閾値電圧を高くするべく、書込みが行われる場合を想定する。
【００７６】
この際、プロセス的な製造上のバラツキがあり、メモリセルのカップリング比等が異なっているので、例えばメモリセルCellｉ５は、その他のメモリセルと比較してカップリング比が大きく、速く書き込まれるメモリセルであると仮定する。
【００７７】
書込み動作後のベリファイ読出しでは、その他のメモリセルが消去状態であるので、メモリセル電流とソース線の抵抗成分Ｒ０、Ｒｉ１、Ｒｉ２、…によって、メモリセルCellｉ５のソースノードＳｉ５の電位が浮き上る。浮き上るレベルは、セル電流ICell ｉ１〜ＩCellｉ４と抵抗成分に依存し、ICell ｉ１×Ｒ０＋ＩCellｉ２×（Ｒ０＋Ｒｉ１）＋ＩCellｉ３×（Ｒ０＋Ｒｉ１＋Ｒｉ２）＋ＩCellｉ４×（Ｒ０＋Ｒｉ１＋Ｒｉ２＋Ｒｉ３）である。
【００７８】
この結果、ベリファイ電位Ｖref ＝０．５Ｖとしても、仮にCellｉ５のソースノードＳｉ５の電位が０．５Ｖ程度になっていると、Cellｉ５の閾値電圧がほぼ０Ｖでもベリファイ読出しで書き込まれたものと判断される。
【００７９】
他のメモリセルと比較して速く書き込まれるメモリセルCellｉ５の書込みが終了した後、メモリセルCellｉ１からCellｉ４の書込みが行われた場合、メモリセルCellｉ１からCellｉ４の閾値電圧は正になる。
【００８０】
従って、その後の読出し時には、メモリセルCellｉ５のソースノードＳｉ５の電位は、最初のメモリセルCellｉ５だけが書き込まれたように、ICell ｉ１×Ｒ０＋ＩCellｉ２×（Ｒ０＋Ｒｉ１）＋ＩCellｉ３×（Ｒ０＋Ｒｉ１＋Ｒｉ２）＋ＩCellｉ４×（Ｒ０＋Ｒｉ１＋Ｒｉ２＋Ｒｉ３）までは上がらないのである。
【００８１】
この結果、メモリセルCellｉ５の閾値電圧はＶref 以下に読み出されるので、図４２に示したように、書込み動作後の閾値電圧の分布は斜線を施したようにベリファイ電位（参照電位）Ｖref よりも低い閾値電圧の分布（distribution foot ）が生じてしまうことになる。書込みが不十分であると、これらのメモリセルはその後の読出し動作で消去セルとして判断されることも有り、信頼性を欠く問題となる。
【００８２】
このようなソース線の抵抗成分による影響を減少させるために、拡散層ソース線の途中で金属ソース配線とのコンタクトをとり、コンタクト箇所を増やす方法が知られているが、これに伴うパターン面積の増大が無視できなくなる。
【００８３】
また、ＮＡＮＤ型ＥＥＰＲＯＭの場合、１ページを複数のグループに分けて複数回の書込み動作で１ページを書き込む仕様、即ち、分割書込みの仕様を許している。例えば６４ＭビットＮＡＮＤ型ＥＥＰＲＯＭの１ページはＥＣＣ（エラービット検出および修正の冗長ビット）の１６バイトを含めて５２８バイト（５１２バイト＋１６バイト）であるが、ページ書込みにおいて、例えば６４バイトずつ９回に分けて、５２８バイトを６４バイト単位でシーケンシャルあるいはアトランダムに書込みを行なってもよいという仕様である。この仕様は、ユーザが取り扱う１塊のデータが、５１２バイトよりも少ない場合に有効である。
【００８４】
図４３は、ＥＥＰＲＯＭにおける分割書込み動作を説明するためにメモリセルアレイの一部を取り出して示している。
【００８５】
同一ワード線により選択される１ページ分のカラムを第１グループ〜第９グループに分割して１ページ分の５２８バイトを分割書込みする際、まず、例えば第１グループのカラムのみを選択し、これに対応する例えば６４バイト分のセンスアンプ回路に書込みデータをロード（残りのセンスアンプ回路には非書込みデータをロード）して１回目の分割書込みを行う。次に、例えば第２グループのカラムのみを選択し、これに対応する６４バイト分のセンスアンプ回路にデータをロードして２回目の分割書込みを行う。以下、カラム選択を変更しながら同様な動作を繰り返し、５２８バイト分の書込みを完了する。
【００８６】
しかし、この分割書込みの際にも、前述したような問題が発生する。即ち、分割書込み動作で最初に書込みが行われるメモリセルに対しては、メモリセルのソース線が浮き上って見えるのである。
【００８７】
この理由は、分割書込み動作で最初に書込みを行なわないメモリセルは全て消去状態であるので、それらのＮＡＮＤ列では、全てメモリセル電流を流すことになる。その結果、分割書込み動作で最初に書込みを行なうメモリセルの閾値電圧は、ベリファイ電位Ｖref よりも低くても、書込みベリファイ読出し動作で書込みパスとなってしまうのである。
【００８８】
これらの問題は、従来の回路にその原因がある。即ち、図３９に示した従来の回路において、一度書込みが十分に行われたと判断されたセンスアンプ回路では、次のサイクルでは、書込みベリファイの判定がされないためである。即ち、書込みベリファイの判定結果が更新されないのである。
【００８９】
この問題を回避する１つの方法として、書込みデータを蓄えておくストア回路と、書込みベリファイ読出し結果の出力データを蓄えておくストア回路と、さらにそれらを比較するための回路を用いることが提案されている。
【００９０】
しかし、上述したような２個のストア回路と比較回路をチップ内部に設けると、チップ面積が増大し、チップコストが高くなる問題に繋がる。また、上述したような２個のストア回路と比較回路をチップ外部に設ける場合には、チップ外のシステム側へ負担を掛けるだけではなく、チップの内外での比較データのやり取りを行なうために、書込み時間の高速化が図れない問題となる。
【００９１】
ここで、上述したように２個のストア回路と比較回路をチップ内部に設けた従来のＥＥＰＲＯＭにおけるカラム系回路について、図４４を参照しながら簡単に説明する。
【００９２】
図４４において、REG-NTOGL は書込みデータがストアされているレジスタ（図示せず）からの出力データであり、Outputは書込みベリファイ読出し結果の出力データであり、N-Input はREG-NTOGL とOutputとの比較結果データである。
【００９３】
最初に、書込みデータがストアされているレジスタからの出力データREG-NTOGL は、データREG-NQとしてレジスタ（図示せず）にストアされるとともに比較結果データN-Input となり、トランジスタＴ１５のゲートに入力する。比較結果データN-Input は、書込みを行う場合には“Ｌ”レベルになり、消去状態を保つ場合には“Ｈ”レベルになる。
【００９４】
書込みを行うビット線ＢＬの場合には、比較結果データN-Input は“Ｌ”レベルであるので、トランジスタＴ１３、Ｔ１４、Ｔ１５で構成されるインバータの出力Ｔ５は“Ｈ”レベルになる。このインバータの出力Ｔ５はインバータＴ６に入力し、このインバータＴ６の出力Ｔ４はビット線書込み用のノア回路Ｔ３に入力し、このノア回路Ｔ３の出力によりビット線書込み用のトランジスタＴ１が駆動され、書込みを行うべきビット線は書込み電圧Ｖpp−Ｖthが印加される。ここで、ＶthはトランジスタＴ１のゲート閾値電圧である。
【００９５】
一方、書込みを行わないビット線ＢＬの場合には、比較結果データN-Input は“Ｈ”レベルであるので、ビット線書込み用のトランジスタＴ１が駆動されず、接地レベルを保つので、書込みは行われない。
【００９６】
書込み動作後、ベリファイ読出しが行われ、書き込まれたメモリセルを読出したビット線は“Ｈ”レベル、消去状態にあるメモリセルを読出したビット線ＢＬは“Ｌ”レベルになる。
【００９７】
従って、書込みベリファイ読出し結果の出力データOutputは、上記とは逆に書き込まれたメモリセルを読出したビット線ＢＬは“Ｌ”レベル、消去状態にあるメモリセルを読出したビット線ＢＬは“Ｈ”レベルになる。
【００９８】
次に、書込み結果の出力データOutputと書込みデータがストアされているレジスタからの出力データREG-NTOGL とが比較され、比較結果データN-Input が更新され、上記の書込み動作、書込みベリファイ読出し比較動作が繰り返される。
【００９９】
しかし、上述したような回路では、センスアンプ回路のほかに、書込みデータをストアしておくレジスタ、比較結果データをストアしておくレジスタが必要であり、チップ面積が増大する。特に、ＮＡＮＤ型ＥＥＰＲＯＭでは、１ページ５２８バイト分のセンスアンプ回路の全てにこのようなレジスタを２個ずつ余分に設けることは、チップ面積が増大し、チップコストが高くなるという問題が生じる。
【０１００】
上述したように従来のＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルの一部に書込み速度の速いメモリセルが存在した場合に書込み動作後のベリファイ読出し動作時やページの分割書込み動作時に複数のメモリセルの共通ソース線の電位が浮き上がり、かつ書込み動作後のベリファイ読出し動作時と通常の読出し動作時とではその共通ソース線の電位の浮きの程度が異なるため、書込み不良が発生するという問題があった。
【０１０１】
また、この様な従来のＮＡＮＤ型ＥＥＰＲＯＭにおいて、低い確率であるが誤書込みが発生することがある。ここで、誤書込みとは、ページ書込みの場合、選択された1 ページの中で消去状態を保ちたいメモリセルに誤ってデータ“０”が書かれてしまうことを指す。この誤書込みの原因は、ワード線との容量結合によるチャネル電位の制御が期待通りに行われない場合に生じる。具体的には、消去状態に保つべきメモリセルにつながるビット線の初期充電電位（図３６（ｂ）においては、Ｖcc）が不十分である場合、ワード線とチャネルとの間の容量結合比が小さい場合、或いはチャネルのノードにリークパスがある場合等に、ワード線との容量結合によりチャネル電位が十分に昇圧せず、誤って電子注入がなされることにより、誤書込みとなる。
【０１０２】
従来のＮＡＮＤ型ＥＥＰＲＯＭでは、書込みベリファイ読出し動作を行っても、この様な誤書込みを検出することはできない。これは、従来のセンスアンプ回路方式が、そのような誤書込みを確認できるように構成されていないためである。これを図３９を参照して具体的に説明する。
【０１０３】
図３９において、データ書込み動作及びベリファイ読出し動作を簡単に説明すると次のようになる。Ｉ／Ｏ線からは書込みデータ“０”，“１”に応じて、Ｖss，Ｖccがラッチ回路のノードＱに与えられる。このノードＱをビット線ＢＬに接続する直列接続されたＮＭＯＳトランジスタＭ４，Ｍ１の接続ノードＮsense がセンスノードであって、このセンスノードＮsense には、充電用ＰＭＯＳトランジスタＭ２と放電用ＮＭＯＳトランジスタＭ３が設けられていて、データ書込み時はＶccに予備充電されている。ＮＭＯＳトランジスタＭ４，Ｍ１がオンになると、ノードＱのデータがビット線ＢＬに与えられる。
【０１０４】
そして、前述した書込み動作により、データ“０”が与えられたビット線につながる選択メモリセルでは書込みが行われてＥタイプになり、データ“１”が与えられた書込み禁止のビット線につながるメモリセルは、Ｄタイプの消去状態に保たれる。
【０１０５】
ベリファイ読出し動作では、選択されたページのワード線にしきい値検出のためのベリファイ電圧（参照電圧）が与えられて、通常の読出し動作と同様にメモリセルの導通、非導通が検出される。“０”が書き込まれたメモリセルは導通しないから、ＮＭＯＳトランジスタＭ１をオンしたときにビット線によるセンスノードＮsense の引き込みはない。従って、その間にＰＭＯＳトランジスタＭ２によりＶccに充電されているセンスノードＮsense により、ＮＭＯＳトランジスタＭ７がオンする。このとき制御信号φlatch1によりＮＭＯＳトランジスタＭ５がオンであり、ＮＭＯＳトランジスタＭ７がオンすることにより、ノード／Ｑが接地される。これによりラッチ回路は強制的に反転されて、ノードＱは、ロードされた値ＶssがＶccになる。一方、書込み禁止のメモリセルは導通するから、センスノードＮsense がビット線を通して放電され、ＮＭＯＳトランジスタＭ７はオフ、従ってラッチ回路は反転されず、ノードＱはロードされたままの値Ｖccを保つ。
【０１０６】
選択されたページ内で書込みが不十分なメモリセルがあれば、ベリファイ読出し動作の結果、ノードＱがＶccに反転しないセンスアンプ回路が残る。そこで、データ書込み動作とベリファイ読出し動作とを繰り返すことにより、全てのセンスアンプ回路のノードＱがＶccになったことを判定して、書込み終了とすることができる。
【０１０７】
この様に、図３９に示した従来のセンスアンプ回路と書込み／ベリファイ読出し方式では、書き込まれたメモリセル（書込み禁止、即ち消去状態に保つべきところを誤って書き込まれたメモリセルを含む）及び書込み禁止の指示通り消去状態を保つメモリセルいずれも、ラッチ回路のノードＱがＶccとなって書込み終了と判定されるため、誤書込みを検出する機能はない。
【０１０８】
以上のように従来のＥＥＰＲＯＭでは、誤書込みがあっても、ベリファイ読出し動作でパスとなってしまい、検出できないという問題があった。
【０１０９】
この問題に対して従来は、ＥＥＰＲＯＭチップの内外にエラー検出訂正回路（ＥＣＣ回路）を設けることにより対処していた。しかし、エラーチェックを行うには余分な時間を必要とし、またＥＣＣ回路をチップ内部に設ければチップサイズを増大させ、チップ外部に設けてもシステムのコストが高くなるという問題があった。
【０１１０】
【発明が解決しようとする課題】
以上のように、従来の半導体記憶装置においては、複数のメモリセルの一部に書込み速度の速いメモリセルが存在した場合や、１ページを複数のグループに分けて分割書込みを行う場合に、書込み不良が発生することがあった。
【０１１１】
また、従来の半導体記憶装置では、誤書込みがあっても、ベリファイ読出し動作でパスとなってしまい、検出できないという問題があった。
【０１１２】
本発明は上述した事情に対処すべくなされたもので、その目的は、複数のメモリセルの一部に書込み速度の速いメモリセルが存在した場合でも、書込み動作後のベリファイ読出し動作時における複数のメモリセルの共通ソース線の電位の浮き上がりの変動を考慮して書込みを行うことで書込み不良の発生を防止でき、書込みベリファイ読出し動作やページの分割書込み動作の信頼性の向上を図り得る半導体記憶装置を提供することである。
【０１１３】
この発明の他の目的は、消去状態を保つセンスアンプ回路を識別し、書込みベリファイ読出し動作において書込みデータに対してパスとされた後に誤書込み判定を可能とした半導体記憶装置を提供することである。
【０１１４】
【課題を解決するための手段】
前記課題を解決し目的を達成するために、本発明は以下に示す手段を用いている。
【０１１５】
（１）本発明による半導体記憶装置は、複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、書込み動作後の書込みベリファイ読出し動作の前に、ロードデータにより書込みを指示されたセンスアンプ回路を、記憶回路の記憶内容に基づいてロードデータの通りリセットするリセット回路とを具備し、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされるものである。
【０１１６】
（２）本発明による半導体記憶装置は（１）に記載の半導体記憶装置において、前記センスアンプ回路は、センスノードに読み出されたメモリセルデータをラッチするためのラッチ回路と、ラッチ回路の相補的な一対の記憶ノードのうちの第１の記憶ノードと接地ノードとの間に接続され、ゲートがセンスノードに接続されたセンス用のＮＭＯＳトランジスタと、ラッチ回路の第１の記憶ノードと接地ノードとの間でセンス用のＮＭＯＳトランジスタに直列に接続され、ゲートに所定期間印加される第１のデータラッチ信号によりオン状態に制御される第１のデータラッチ用のＮＭＯＳトランジスタと、センスノードとラッチ回路の相補的な一対の記憶ノードのうちの第２の記憶ノードとの間に挿入され、メモリセルの読出し時にはオフ状態に制御され、メモリセルの書込み時にはオン状態に制御されるトランスファーゲート用のＮＭＯＳトランジスタとを具備するものである。
【０１１７】
（３）本発明による半導体記憶装置は（２）に記載の半導体記憶装置において、前記センスアンプ回路は前記ラッチ回路の第２の記憶ノードと接地ノードとの間でセンス用のＮＭＯＳトランジスタに直列に接続され、ゲートに印加される逆読出し動作用の第２のデータラッチ信号によりオン状態に制御される第２のデータラッチ用のＮＭＯＳトランジスタを具備するものである。
【０１１８】
（４）本発明による半導体記憶装置は（２）に記載の半導体記憶装置において、前記ラッチ回路は、書込みが指示されているセンスアンプ回路では、書込みベリファイ読出し動作の前に第２の記憶ノードの電位が接地電位にリセットされるものである。
【０１１９】
（５）本発明による半導体記憶装置は（２）に記載の半導体記憶装置において、前記記憶回路は、前記ラッチ回路の第１の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第１のＮＭＯＳトランジスタと、前記ラッチ回路の第２の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第２のＮＭＯＳトランジスタとを具備し、前記リセット回路は第２のＮＭＯＳトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは接地電位に接続された第３のＮＭＯＳトランジスタを具備するものである。
【０１２０】
（６）本発明による半導体記憶装置は（５）に記載の半導体記憶装置において、前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が充電されているものである。
【０１２１】
（７）本発明による半導体記憶装置は（５）に記載の半導体記憶装置において、前記書込みデータ記憶ノードに接続される記憶データ保持用のキャパシタ、及び記憶データラッチ用のフリップフロップ回路の一方をさらに具備するものである。
【０１２２】
（８）本発明による半導体記憶装置は（２）に記載の半導体記憶装置において、前記記憶回路は、ラッチ回路の第２の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第１のＮＭＯＳトランジスタと、ラッチ回路の第１の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第１のＰＭＯＳトランジスタとを具備し、前記リセット回路は第１のＰＭＯＳトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは電源電位に接続された第２のＰＭＯＳトランジスタを具備するものである。
【０１２３】
（９）本発明による半導体記憶装置は（８）に記載の半導体記憶装置において、前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が放電されているものである。
【０１２４】
（１０）本発明による半導体記憶装置は（１）に記載の半導体記憶装置において、ワード線により選択されるページに対する書込みを行う際に、（ａ）書込みデータをセンスアンプ回路のラッチ回路にロードし、（ｂ）書込みを指示するセンスアンプ回路を識別し、記憶回路に記憶させ、（ｃ）書込み動作を行い、（ｄ）ロードされた書込みデータにより書込みが指示されているセンスアンプ回路に対して、記憶回路の記憶内容に基づいてデータをリセットし、（ｅ）書込み動作後の書込みベリファイ読出し動作を行い、（ｆ）１ページ分のセンスアンプ回路のデータが全て書込み完了状態になったか否かを判定し、完了の場合には書込み動作を終了し、未完了の場合には（ｃ）のステップに移行するものである。
【０１２５】
（１１）本発明による半導体記憶装置は（１）に記載の半導体記憶装置において、前記メモリセルは、複数のデータ線に対応して設けられている複数のメモリセルが同時に選択制御され、選択時には対応するデータ線の電荷を選択されたメモリセルの閾値に応じて放電するあるいは放電しないように制御され、複数のメモリセルの放電電荷の経路が共通に接続されているものである。
【０１２６】
（１２）本発明による半導体記憶装置は、複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、ワード線により選択されるページに対する書込みを複数回に分割して分割書込みを行なう場合に、ｎ（ｎは２以上の整数）回目の分割書込みに当たって、（ｎ−１）回目までの分割書込みでロードデータにより書込みを行なうように指示されたセンスアンプ回路を記憶回路の記憶内容に基づいて前記ロードデータの通りリセットする回路とを具備し、
ｎ回目の分割書込みのデータをセンスアンプ回路にロードする前、または後に、前記センスアンプ回路を記憶回路の記憶内容に基づいてリセットし、その後、書込み動作を行なう前に書込みベリファイ読出し動作を行ない、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされ、
ｎ回目の分割書込みのためのリセット動作を行うことで、ｎ回目までの分割書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、ｎ回目までの分割書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされるものである。
【０１２７】
（１３）本発明による半導体記憶装置は（１２）に記載の半導体記憶装置において、ｎ回目の分割書込みに当たって、ｎ回目の分割書込みのデータをセンスアンプ回路にロードする前、またはロードした後に、センスアンプ回路の論理が通常の読出し動作とは反転する逆読出し動作を行うものである。
【０１２９】
（１５）本発明による半導体記憶装置は、複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路とを具備し、第１の書込みパスの判定が得られるまで、書込み動作および書込みベリファイ読出し動作のサイクルを行い、第１の書込みパスの判定後に、ロードデータにより書込みが指示されているセンスアンプ回路では、記憶回路の記憶内容に基づいてロードデータの通りセンスアンプ回路のデータがリセットされ、再度書込みベリファイ読出し動作を行い、
書き込みシーケンスが、書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第１の書込み動作、前記書込みパスの判定後に行うリセット動作、及び前記リセット動作の後に再度書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第２の書込み動作を行い、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされるものである。
【０１３０】
（１６）本発明による半導体記憶装置は（１５）に記載の半導体記憶装置において、前記第１の書込みパスの判定が得られるまで行われる書込み動作および書込みベリファイ読出し動作のサイクルでは、サイクル毎に書込み電圧が段階的に高くなるステップアップ書込み方式で書込みが行われるものである。
【０１３１】
（１７）本発明による半導体記憶装置は（１６）に記載の半導体記憶装置において、再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧に戻すように制御されるものである。
【０１３２】
（１８）本発明による半導体記憶装置は（１６）に記載の半導体記憶装置において、再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧から１ステップ、または２ステップ分高い電圧に戻すように制御されるものである。
【０１４２】
【発明の実施の形態】
以下、図面を参照して本発明による半導体記憶装置の実施形態を説明する。
【０１４３】
（第１実施形態）
図１は、本発明の半導体記憶装置の第１の実施形態に係るページ書込み／読出し機能、分割書込み機能を有する一括消去可能なＮＡＮＤ型セル型ＥＥＰＲＯＭの全体構成を示す。
【０１４４】
このＥＥＰＲＯＭは、複数のＮＡＮＤ型メモリセルがマトリクス状に配設され、縦方向にデータ線としてのビット線ＢＬが多数本、横方向にワード線ＷＬが多数本配列されているメモリセルアレイ１１と、外部から入力されたアドレスに基いて上記メモリセルアレイ１１のワード線を選択駆動するロウデコーダ１２と、上記メモリセルアレイ１１のビット線に接続されているビット線制御回路（センスアンプ回路および書込みデータラッチ回路）１３と、このビット線制御回路１３に接続されているカラムゲート（カラム選択スイッチ）１５と、外部から入力されたアドレスに基き上記カラムゲート１５を制御し、対応するビット線およびセンス回路を選択するカラムデコーダ１４と、カラムゲート１５に接続されているデータ入／出力（Ｉ／Ｏ）バッファ１８と、書込み動作や消去動作に必要な高電圧を供給するための昇圧回路１６と、チップ内部を制御するとともに外部とのインターフェースをとるための制御回路１７とを具備している。
【０１４５】
ロウデコーダ１２は、データの書込み時、消去時およびデータの読出し時にそれぞれアドレス信号に基づいて複数のワード線ＷＬを選択駆動するものであり、そのワード線ドライバには、所要の電圧が供給される。
【０１４６】
また、ビット線制御回路１３は、データの書込み、消去、データの読出しに際して、ビット線ＢＬに対して所要の電圧をそれぞれ選択的に供給するビット線ドライバが設けられている。
【０１４７】
制御回路１７には、ＮＡＮＤ型メモリセルに対する消去／消去ベリファイ／書込み／書込みベリファイ／読出し動作などを制御するためのシーケンス制御手段（例えばプログラマブルロジックアレイ）が含まれている。
【０１４８】
図２は、図１のＥＥＰＲＯＭにおけるセンスアンプ回路周りのコア回路の一例を示している。図２において、１０は図１中のメモリセルアレイ１１内のＮＡＮＤ型メモリセル、Ｓ／Ａは図１中のビット線制御回路１３内のセンスアンプ回路、２０は各センスアンプ回路Ｓ／Ａに対応して付加接続された書込みデータ記憶用のダイナミックラッチ形の記憶回路、２１は記憶回路２０の記憶内容に基づいてロードデータの通り、各センスアンプ回路Ｓ／Ａのデータをリセットするリセット回路である。
【０１４９】
なお、LOAD、SBL 、DCB 、BLSHF 、φlatch1、φlatch2はセンスアンプ回路Ｓ／Ａに供給される制御信号である。φload、RESET はそれぞれ本発明で付加された記憶回路２０、リセット回路２１に供給される制御信号であり、Ｎprogは記憶回路２０の書込みデータ記憶ノードである。
【０１５０】
ＮＡＮＤ型メモリセル１０は、図４１に示した従来例のＮＡＮＤ型メモリセル１０と同じである。即ち、このＮＡＮＤ型メモリセル１０は、浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなる複数個のセルトランジスタCell０〜Cell１５が直列に接続され、一端側のドレインが選択ゲート用のＮＭＯＳトランジスタを介してビット線ＢＬに、他端側のソースが選択ゲート用のＮＭＯＳトランジスタを介して共通ソース線に接続されている。上記各トランジスタは同一のウェル上に形成されており、メモリセルCell０〜Cell１５の制御電極は行方向に連続的に配設されたワード線ＷＬ０〜ＷＬ１５に接続されており、ビット線側の選択トランジスタの制御電極は選択ゲート線ＳＳＬに、ソース線側の選択トランジスタの制御電極は選択ゲート線ＧＳＬに接続されている。
【０１５１】
センスアンプ回路Ｓ／Ａは、図３９を参照して前述した従来例のセンスアンプ回路Ｓ／Ａと同じである。即ち、このセンスアンプ回路Ｓ／Ａは、ビット線ＢＬに直列に挿入され、ゲートに制御電圧BLSHF が与えられるビット線電位クランプ用のＮチャネルトランジスタＭ１と、トランジスタＭ１の一端のビット線電位センスノードＮsense をプリチャージ制御信号LOADに基づいて所定期間に充電するための定電流源用のＰチャネルトランジスタＭ２と、センスノードＮsense に読み出されたメモリセルデータをラッチするラッチ回路ＬＴと、センスノードＮsense の電荷をディスチャージ制御信号DCB に基づいて所定期間に放電するためのＮチャネルトランジスタＭ３と、センスノードＮsense とラッチ回路ＬＴの第２の記憶ノードＱとの間に挿入され、制御信号SBL によりゲート駆動されるセンスアンプ回路リセット用およびトランスファーゲート用のＮＭＯＳトランジスタＭ４と、ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間に接続され、ゲートに所定期間印加される第１のデータラッチ制御信号φlatch1によりオン状態に制御されるラッチ回路強制反転制御用のＮＭＯＳトランジスタＭ５と、ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間でＮＭＯＳトランジスタＭ５に直列に接続され、ゲートがセンスノードＮsense に接続されたセンス用のＮＭＯＳトランジスタＭ７と、ラッチ回路ＬＴの第２の記憶ノードＱと接地ノードとの間でＮＭＯＳトランジスタＭ７に直列に接続され、ゲートに所定期間印加される第２のデータラッチ制御信号（逆読出し動作ラッチ制御信号）φlatch2によりオン状態に制御される逆読出し動作ラッチ制御用のＮＭＯＳトランジスタＭ６とを具備する。
【０１５２】
ラッチ回路ＬＴは、２個のＣＭＯＳインバータ回路ＩＶ１、ＩＶ２の互いの入力ノードと出力ノードが交差接続された（逆並列接続された）フリップフロップ回路からなる。
【０１５３】
この場合、第１のＣＭＯＳインバータ回路ＩＶ１の入力ノード（第１の記憶ノード／Ｑ）は、強制反転入力ノードである。また、第２のＣＭＯＳインバータ回路ＩＶ２の入力ノード（第２の記憶ノードＱ）はデータバスを介して入／出力回路Ｉ／Ｏが接続されており、リセットノードである。
【０１５４】
記憶回路２０は、ラッチ回路ＬＴの第１のノード／Ｑにドレインが接続され、そのゲートには書込みデータラッチ信号φloadが入力し、そのソースは書込みデータ記憶ノードＮprogに接続された第１のＮＭＯＳトランジスタＭ８と、ラッチ回路ＬＴの第２のノードＱにドレインが接続され、そのゲートは書込みデータ記憶ノードＮprogに接続された第２のＮＭＯＳトランジスタＭ９とを具備し、リセット回路２１は、第２のＮＭＯＳトランジスタＭ９のソースにドレインが接続され、そのゲートはリセット信号RESET が入力され、そのソースは接地電位に接続された第３のＮＭＯＳトランジスタＭ１０を具備する。
【０１５５】
図３は、図２中のＮＡＮＤ型メモリセルの書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャートである。
【０１５６】
このシーケンス制御手段は、センスアンプ回路Ｓ／Ａに対する書込み動作、書込み動作後のベリファイ読出し動作を行う際に、以下の各ステップ（Ｓ１〜Ｓ６）で順次制御する。
【０１５７】
ステップＳ１で、書込みを開始するために書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路ＬＴにロードする。
【０１５８】
ステップＳ２で、書込みを指示するセンスアンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回路Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させる。
【０１５９】
ステップＳ３で、書込み動作を行う。
【０１６０】
ステップＳ４で、書込みが指示されていたセンスアンプ回路Ｓ／Ａを記憶回路２０の記憶内容に基づいてラッチ回路ＬＴにロードされた書込みデータの通り、リセットする。
【０１６１】
ステップＳ５で、書込み動作後の書込みベリファイ読出し動作を行う。
【０１６２】
ステップＳ６で、１ページ分の全てのセンスアンプ回路Ｓ／Ａのデータが書込み完了状態になったか否かを判定し、全て完了の場合には終了し、未完了の場合にはステップＳ３に戻り、書込み動作を繰返す。
【０１６３】
図４は、図２中のＮＡＮＤ型メモリセル１０の書込み動作および書込みベリファイ読出し動作のタイミングチャートを示している。
【０１６４】
以下、図３および図４を参照しながら、ＮＡＮＤ型メモリセルの書込み動作および書込みベリファイ読出し動作およびその制御方法を説明する。
【０１６５】
最初に、チップ外部から書込みを指示するコマンドが入力されると、書込みを開始（センスノードＮsense をリセット）するために、ビット線接地用の制御信号DCB がＶccとなり、センスノードＮsense が接地される。その後、書込みデータのセンスアンプ回路へのロードの前に、プリチャージ制御信号LOADがＶssに、データラッチ制御信号φlatch1がＶccになり、センスアンプ回路のデータがプリセットされる。即ち、１ページ分の全てのセンスアンプ回路では、ラッチ回路ＬＴのノードＱがＶccに、ノード／ＱがＶssにセットされる。
【０１６６】
次に、入出力回路Ｉ／Ｏから書込みデータがロードされ、各センスアンプ回路のラッチ回路ＬＴに書込みデータがラッチされ、ノードＱ、／Ｑはロードデータに応じてＶcc、Ｖssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路ではノードＱがＶssとなり、書込みを行なわないセンスアンプ回路ではノードＱがＶccとなる。（ステップＳ１）
次に、書込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがＶccもしくはＶcc＋αとなり、書込みを指示するセンスアンプ回路のみ書込みデータ記憶ノードＮprogがＶccもしくはＶcc−Ｖthに充電される。これにより書込みを行なうセンスアンプ回路を識別することができる。なお、ＶthはＮＭＯＳトランジスタＭ８の閾値電圧である。（ステップＳ２）
次に、従来のセンスアンプ回路Ｓ／Ａの動作と同様に、ラッチ回路ＬＴにラッチされたデータに基づき、ビット線の充電が始まる。即ち、書込みを行なうビット線はＶssの接地状態を保ち、書込みを行なわないビット線はＶccに充電される。ワード線が選択され、例えばワード線ＷＬ２に関して書込みが行われる場合、このワード線ＷＬ２が書込み電圧Ｖpgm （２０Ｖ程度）に上がり、その他のワード線は電圧Ｖpass（１０Ｖ程度）になる。この動作によってメモリセルCell２への書込みが行われる。（ステップＳ３）
書込み動作終了後、書込みベリファイ読出し動作が開始されるが、まず、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう。即ち、書込みを行なうセンスアンプ回路に対応する書込みデータ記憶ノードＮprogはＶccもしくはＶcc−Ｖthであるので、リセット信号RESET をＶccにすると、書込みを行なうセンスアンプ回路のラッチ回路ＬＴのノードＱはＶss、ノード／ＱはＶccになる。この結果、その前の書込みサイクルで書込みが十分行われたと判定され、ノードＱがＶcc、ノード／ＱがＶssになっているセンスアンプ回路のラッチ回路ＬＴは反転し、リセットされる。（ステップＳ４）
従って、最初のロードデータにより書込みを行なうように指示されていたセンスアンプ回路では、毎回の書込みベリファイ読出し動作でベリファイ電位（参照電圧）と閾値電圧との比較により、書込みが十分行われたか否かの判定が行われる。（ステップＳ５）
その他の書込みベリファイ読出し動作は従来のセンスアンプ回路Ｓ／Ａの動作と同様である。即ち、書込みを行なったワード線ＷＬ２はベリファイ電位Ｖref （０．５Ｖ程度）になり、その他のワード線は読出し電圧Ｖread（４．５Ｖ程度）になる。
【０１６７】
この際、負荷トランジスタＭ２のゲートに印加される制御信号LOADを１．８Ｖ程度に制御し、負荷電流をメモリセル電流とバランスさせることにより読出しを行なっている。例えば、消去されたメモリセルのセル電流は最悪でも２μＡ程度であるので、この場合は、負荷トランジスタの電流は１．５μＡ程度になるようにセル電流に合わせて設定される。
【０１６８】
従って、書込みが行われたメモリセル、即ち、その閾値電圧がベリファイ電位（参照電位）Ｖref （０．５Ｖ程度）よりも高いメモリセルでは、セル電流を流さないのでビット線の電位は上昇する。
【０１６９】
この際、ビット線をＶccまで充電すると読出し時間が長くなるので、高耐圧ＭＯＳトランジスタＭ１のゲート信号BLSHF を例えば１．８Ｖにクランプさせている。これにより、ビット線の電位が例えば、０．９Ｖまで上昇すると、トランジスタＭ１がカットオフ状態となり、センスノードＮsense がＶccとなる。
【０１７０】
次に、センスノードＮsense がＶccになったのを見計らって制御信号φlatch1がＶccになる。この時、センスノードＮsense がＶccの場合、即ち、閾値電圧がベリファイ電位Ｖref よりも高いと判断されたセルのデータが読み出された場合、センスノードＮsense はＶccであるので、ノード／ＱはＶss、ノードＱはＶccになる。
【０１７１】
書込みを行なわないセンスアンプ回路では、ノードＱは予めＶccになっているので、１ページ分の全てのセンスアンプ回路において、ノードＱの電位がＶcc（“１”）になった場合には書込みが終了する。（ステップＳ６）
しかし、書込みを指示するセンスアンプ回路において、メモリセルへの書込みが不十分な場合には、センスノードＮsense がＶssのままであるので、ラッチ回路ＬＴの反転は起らず、ノードＱはＶssを保つ。
【０１７２】
従って、図２に示したようなコア回路を有するＥＥＰＲＯＭによれば、書込み動作後の書込みベリファイ読出し動作の前に、記憶回路２０の記憶内容に基づいて書込みが指示されたセンスアンプ回路のデータをロードデータの通りにリセットさせることにより、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルに対して追加書込みを行うことが可能になる。
【０１７３】
また、上述したような分割書込みを行うＥＥＰＲＯＭでは、ページの分割書込みを行なう際には、記憶回路の記憶内容に基づいて書込みが指示されたセンスアンプ回路のデータをロードデータの通りリセットさせることにより、既に書込みが行われたメモリセルに関しても、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルに対しては追加書込みを行うことが可能になる。
【０１７４】
なお、図５に示す動作波形のように、書込みベリファイ読出し動作の前に、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう際、書込みデータ記憶ノードＮprogのデータをリフレッシュしてもよい。
【０１７５】
即ち、書込みを行なうセンスアンプ回路の書込みデータ記憶ノードＮprogはＶccまたはＶcc−Ｖthであるので、リセット信号RESET をＶccにすると、書込みを行なうセンスアンプ回路のラッチ回路ＬＴのノードＱはＶss、ノード／ＱはＶccになる。次に、書込みデータラッチ信号φloadをＶccもしくはＶcc＋αにして、書込みデータ記憶ノードＮprogのデータをリフレッシュする。
【０１７６】
上記リフレッシュの目的は、書込み動作時間が長くなる場合、書込みデータ記憶ノードＮprogの電荷が接合のリーク電流やトランジスタのサブスレッショルド電流等により放電し、書込みデータ記憶ノードＮprogがＶccからＶssへ向かい変化したり、あるいは、充電され、ＶssからＶccへ向かって変化することを防止するためである。
【０１７７】
また、上記実施形態では、シーケンス制御部をメモリと同一チップ上に形成しているが、本発明は、メモリ外部から前記したように書込み制御を行う場合にも適用可能である。
【０１７８】
即ち、本発明に係る半導体記憶装置の書込み制御方法は、前述した半導体記憶装置のメモリセルに対する書込み動作のためにセンスアンプ回路Ｓ／Ａに書込みデータをロードする際に、書込みを指示するセンスアンプ回路Ｓ／Ａを識別し、識別結果を記憶回路に記憶させるステップと、書込み動作後の書込みベリファイ読出し動作の前に、記憶回路の記憶内容に基づいて書込みが指示されているセンスアンプ回路Ｓ／Ａに対してロードデータの通りセンスアンプ回路Ｓ／Ａのデータをリセットするステップとを具備するものである。
【０１７９】
次に、本実施形態で分割書込みを行う場合の書込みベリファイ読出し動作を説明する。
【０１８０】
図６、図７は、図２中のＮＡＮＤ型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャートである。
【０１８１】
ステップＳ１１で、書込みを開始するために、１回目の分割書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路ＬＴにロードする。
【０１８２】
ステップＳ１２で、書込みを指示するセンスアンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回路Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させる。
【０１８３】
ステップＳ１３で、１回目の分割書込み動作を行う。
【０１８４】
ステップＳ１４で、書込みが指示されていたセンスアンプ回路Ｓ／Ａに対して、記憶回路２０の記憶内容に基づいてロードされた書込みデータの通りデータをリセットする。
【０１８５】
ステップＳ１５で、書込み動作後の書込みベリファイ読出し動作を行う。
【０１８６】
ステップＳ１６で、１ページ分の全てのセンスアンプ回路Ｓ／Ａのデータが書込み完了状態になったか否かを判定し、全て完了の場合には１回目の分割書込み動作を終了し、未完了の場合にはステップＳ１３に戻り、分割書込み動作を続ける。
【０１８７】
ステップＳ１７で、逆読出し動作を行う。通常の読出し動作はφlatch1がＶccになるのに対し、逆読出し動作はφlatch2がＶccになる点が異なるだけで、他は通常の読出し動作とほぼ同じである。なお、この時のワード線の電圧は書込みベリファイ読出し動作時と同じＶref でよく、また、メモリセルのデータが“１”であるか、“０”であるかを読み出すことが可能なＶref 未満の通常の読出し電圧（例えばＶss）であってもよい。
【０１８８】
ステップＳ１８で、ｎ（ｎ≧２）回目の分割書込み動作を開始するために、ｎ回目の分割書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路ＬＴにロードする。
【０１８９】
ステップＳ１９で、書込みを指示するセンスアンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回路Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させる。
【０１９０】
ステップＳ２０で、書込みを指示されたセンスアンプ回路のデータをプリセットする。
【０１９１】
ステップＳ２１で、ｎ（ｎ≧２）回目の分割書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路ＬＴに再度ロードする。
【０１９２】
ステップＳ２２で、ｎ回目の分割書込み動作を行う。
【０１９３】
ステップＳ２３で、記憶回路２０の記憶内容に基づいて書込みが指示されたセスアンプ回路Ｓ／Ａに対してｎ回目までのロードデータ（Σ（LOAD Data ）ｉ）（ｉ＝１〜Ｎ）の通りデータをリセットする。
【０１９４】
ステップＳ２４で、書込み動作後の書込みベリファイ読出し動作を行う。
【０１９５】
ステップＳ２５で、１ページ分の全てのセンスアンプ回路Ｓ／Ａのデータが書込み完了状態になったか否かを判定し、未完了の場合にはステップＳ２２に戻り、完了の場合にはステップＳ２６で全部の分割書込み動作が終了したか否か判定する。未完了の場合は、ステップＳ２７でｎをインクリメントしてステップＳ１７に戻り、完了の場合は動作終了する。
【０１９６】
図８は図６、図７に示したフローチャートに対応するＮＡＮＤ型ＥＥＰＲＯＭの分割書込み時の逆読出し動作、書込み動作および書込みベリファイ読出し動作のタイミングチャートを示している。
【０１９７】
最初に、分割書込み動作の前に逆読出し動作を行なうのであるが、逆読出し動作は、第１回目の分割書込み時に行なってもよいが、第２回目以降は必ず分割書込み動作の前に行なう。
【０１９８】
まず、ビット線接地用制御信号DCB がＶccとなり、センスノードＮsense が接地される。その後、逆読出し動作の前にセンスアンプ回路のデータが、LOADがＶssに、φlatch1がＶccになり、プリセットされる。即ち、全ての１ページ分のセンスアンプ回路のラッチ回路ＬＴでは、ノードＱがＶcc、ノード／ＱがＶssにセットされる。
【０１９９】
次に、逆読出し動作を行なうのであるが、これは一部を除いては書込みベリファイ読出し動作と同様である。即ち、分割書込みを行なっているワード線ＷＬ２は、ベリファイ電位Ｖref （０．５Ｖ程度）になり、その他のワード線は、読出し電圧Ｖread（４．５Ｖ程度）になる。この際、負荷トランジスタＭ２の制御信号LOADは１．８Ｖ程度に制御して負荷電流をメモリセル電流とバランスさせることにより、読出し動作を行なっている。例えば、消去されたメモリセルのセル電流は最悪でも、２μＡ程度であるので、この場合は、負荷トランジスタの電流は１．５μＡ程度になるようにセル電流に合わせて設定される。
【０２００】
従って、書込み動作が行われたメモリセル、即ち、その閾値電圧がベリファイ電位（参照電位）Ｖref （０．５Ｖ程度）よりも高いメモリセルでは、セル電流を流さないので、ビット線の電位は上昇する。この際、ビット線ＢＬをＶccまで充電すると、読出し時間が長くなるので、高耐圧ＭＯＳトランジスタＭ１の制御信号BLSHF を例えば、１．８Ｖにクランプさせている。これにより、ビット線ＢＬの電位が、例えば、０．９Ｖまで上昇すると、トランジスタＭ１がカットオフ状態となり、センスノードＮsense がＶccとなる。
【０２０１】
次に、センスノードＮsense がＶccになったのを見計らってφlatch2がＶccとなる。通常の読出し動作とは異なり、φlatch1の代わりにφlatch2がＶccとなる点が逆読出し動作の特徴である。
【０２０２】
この時、センスノードＮsense がＶccの場合、即ち、その閾値電圧がＶref よりも高いと判断されたセルが読み出された場合、センスノードＮsense はＶccであるので、ノードＱはＶssに、ノード／ＱはＶccになる。なお、逆読出し動作の際には、ワード線ＷＬ２の電位は、ベリファイ電圧Ｖref の代わりに通常の読出し電圧Ｖss等にしても本発明は有効である。
【０２０３】
その後、ビット線をリセットした後、入出力回路Ｉ／Ｏから、分割書込みの次の回の書込みデータがロードされ、各センスアンプ回路のラッチ回路内にデータがラッチされ、ノードＱ、／Ｑはデータに応じてＶcc、Ｖssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路では、ノードＱはＶssとなり、書込みを行なわないセンスアンプ回路では、ノードＱはＶccとなる。また、分割書込み時には、分割書込みを行なうセンスアンプ回路のみへデータロードが行われる。
【０２０４】
次に、書込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがＶccもしくはＶcc＋αとなり、ノードＮprogが書込みを指示するセンスアンプ回路のみＶccもしくはＶcc−Ｖthに充電される。これにより書込みを行なうセンスアンプ回路を識別する。
【０２０５】
この動作によって、分割書込みの前回までの書込み動作で、書込みを指示したセンスアンプ回路および次回の書込み動作で書込みを指示するセンスアンプ回路のノードＱはＶssとなる。
【０２０６】
次に、このまま書込みを行なうと、分割書込みの前回までの書込み動作で、書込みが行われたセンスアンプ回路のノードＱはＶssとなっているので、書込み動作が再度行われてしまい、過書込みの問題が生じる。この問題を回避するために、LOADがＶssに、φlatch1がＶccになり、センスアンプ回路のデータがプリセットされる。
【０２０７】
その後、次回の分割書込みのデータが入出力回路Ｉ／Ｏからセンスアンプ回路内に再度ロードされ、次に、従来のセンスアンプ回路Ｓ／Ａの動作と同様にラッチ回路ＬＴにラッチされたデータに基づいてビット線の充電が始まる。
【０２０８】
書込み動作終了後、書込みベリファイ読出し動作が開始されるが、まず、前回までの分割書込み動作で書込みを行なうよう指示されたセンスアンプ回路および次回（今回）の分割書込みのロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう。即ち、前回までまたは次回の分割書込みの際、書込みを行なうように指示されたセンスアンプ回路のノードＮprogはＶccもしくはＶcc−Ｖthであるから、リセット信号RESET をＶccにすると、書込みを行なうセンスアンプ回路のラッチ回路ＬＴのノードＱはＶss、ノード／ＱはＶccになる。
【０２０９】
この結果、その前の分割書込みあるいは書込みサイクルで書込みが十分行われたと判定され、ノードＱがＶcc、ノード／ＱがＶssになっているセンスアンプ回路のラッチ回路ＬＴは反転し、リセットされる。
【０２１０】
従って、前回までの分割書込み動作で書込みを行なうように指示したセンスアンプ回路および次回の分割書込みにおける最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、毎回の書込みベリファイで書込みベリファイ電位と閾値電圧との比較により、書込み判定が行われる。この結果、書込み動作後のメモリセルの閾値電圧の分布は、図９に示したように、ベリファイ電位（参照電位）Ｖref 以下の閾値電圧分布は無くなり、書込み動作後のデータの信頼性は高くなる。
【０２１１】
図１０（ａ）、（ｂ）はそれぞれ従来の書込みベリファイ、本発明の書込みベリファイ後の閾値分布の実測値である。測定は６４ＭビットのＮＡＮＤ型ＥＥＰＲＯＭについて行い、Ｖref は１Ｖに設定される。図１０（ａ）に示すように、従来の書込みベリファイ後はＶref 以下の閾値電圧分布（distribution foot ）が生じてしまうが、本発明では図１０（ｂ）に示すように、閾値電圧分布は１．１Ｖから１．９Ｖの間に入る。
【０２１２】
また、分割書込みの際に、最初に（分割）書込みデータを入出力回路Ｉ／Ｏからロードし、次に、逆読出し動作を行い、その後、前回までの分割書込み動作で書込みを行なうように指示したセンスアンプ回路および次回の分割書込みのロードデータで書込みを行なうように指示するセンスアンプ回路のノードＮprogにＶccをラッチさせた場合でも本発明は有効である。この場合の分割書込み時のタイミングチャートを図１１に示す。
【０２１３】
最初に、チップ外部から書込みを指示するコマンドもしくは分割書込みを指示するコマンドが入力されると、書込みが開始される。ビット線をリセットするために、ビット線接地用制御信号DCB がＶccとなり、ビット線が接地される。その後、書込みデータのセンスアンプ回路へのロードの前に、LOADがＶssに、φlatch1がＶccになり、センスアンプ回路のデータがプリセットされる。即ち、全ての１ページ分のセンスアンプ回路のラッチ回路ＬＴでは、ノードＱがＶccに、ノード／ＱがＶssにセットされる。
【０２１４】
次に、入出力回路Ｉ／Ｏから、書込みデータがロードされ、各センスアンプ回路のラッチ回路内にデータがラッチされ、ノードＱ、／Ｑはデータに応じてＶcc、Ｖssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路ではノードＱはＶssとなり、書込みを行なわないセンスアンプ回路ではノードＱはＶccとなる。
【０２１５】
次に、前回までの分割書込み動作で書き込まれたメモリセルのデータの逆読出し動作を行なう。まず、ビット線接地用制御信号DCB がＶccとなり、センスノードが接地される。しかし、一部のセンスアンプ回路には、次回の分割書込みのデータが入力されているので、プリセットはされない。
【０２１６】
次に、逆読出し動作を行なう。即ち、分割書込みを行なっているワード線ＷＬ２はベリファイ電位Ｖref （０．５Ｖ程度）になり、その他のワード線は読出し電圧Ｖread（４．５Ｖ程度）になる。この際、負荷トランジスタＭ２の制御信号LOADを１．８Ｖ程度に制御して負荷電流をメモリセル電流とバランスさせることにより、読出しを行なっている。
【０２１７】
例えば、消去されたメモリセルのセル電流は最悪でも２μＡ程度であるので、この場合は、負荷トランジスタの電流は１．５μＡ程度になるようにセル電流に合わせて設定される。従って、書込みが行われたメモリセル、即ち、その閾値電圧がベリファイ電位（参照電位）Ｖref （０．５Ｖ程度）よりも高いメモリセルでは、セル電流を流さないのでビット線の電位は上昇する。
【０２１８】
この際、ビット線ＢＬをＶccまで充電すると、読出し時間が長くなるので、高耐圧ＭＯＳトランジスタＭ１の制御信号BLSHF を例えば１．８Ｖにクランプさせている。これにより、ビット線ＢＬの電位が例えば０．９Ｖまで上昇すると、トランジスタＭ１がカットオフ状態となり、センスノードＮsense がＶccとなる。
【０２１９】
次に、センスノードＮsense がＶccになったのを見計らってφlatch2がＶccとなる。通常の読出し動作とは異なり、φlatch1の代わりにφlatch2がＶccとなる点が逆読出し動作の特徴である。
【０２２０】
この時、センスノードＮsense がＶccの場合、即ち、その閾値電圧がＶref よりも高いと判断されたセルが読み出された場合、センスノードＮsense はＶccであるから、ノードＱはＶssに、ノード／ＱはＶccになる。この際、一部のセンスアンプ回路には、次回の分割書込みデータが入力されているが、この逆読出し動作では、前回までの分割書込みで既に書込みが行われ、その閾値電圧がＶref よりも高いと判断されたセルのセンスアンプ回路のノードＱはＶssに、ノード／ＱはＶccになるだけなので、次回の分割書込みデータは破壊されずに、一部のセンスアンプ回路内に保存される。なお、逆読出し動作の際には、ワード線ＷＬ２の電位をベリファイ電圧Ｖref の代わりに通常の読出し電圧Ｖss等にしても本発明は有効である。
【０２２１】
次に、書き込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがＶccもしくはＶcc＋αとなり、ノードＮprogが書込みを行なうセンスアンプ回路のみＶccもしくはＶcc−Ｖthに充電される。これにより書込みを指示するセンスアンプ回路を識別することができる。
【０２２２】
次に、このまま書込みを行なうと、分割書込みの前回までの書込み動作で、書込みが行われたセンスアンプ回路のノードＱはＶssとなっているので、再度書込みが行われてしまい、過書込みの問題が生じる。この問題を回避するために、前述したように、センスアンプ回路をプリセット後、次回の分割書込みのデータをセンスアンプ回路内に入出力回路Ｉ／Ｏから再度、ロードしてもよいが、その代わりに書込みベリファイ読出しを行なって前回までの書込み動作で書込みを行なうように指示されたセンスアンプ回路のラッチ回路を反転させてもよい。
【０２２３】
次に、従来のセンスアンプ回路Ｓ／Ａの動作と同様にラッチ回路ＬＴにラッチされたデータに基づいてビット線ＢＬの充電が始まる。書込み動作終了後、書込みベリファイ読出し動作が開始されるが、まず、前回までの分割書込み動作で書込みを行なうように指示されたセンスアンプ回路および次回の分割書込みのロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう。
【０２２４】
即ち、前回まで、または次回の分割書込みの際に、書込みが指示された、または指示するセンスアンプ回路のノードＮprogはＶccもしくはＶcc−Ｖthであるので、リセット信号RESET をＶccにすると、書込みを指示した、または指示するセンスアンプ回路のラッチ回路ＬＴのノードＱはＶssに、ノード／ＱはＶccになる。
【０２２５】
この結果、その前までの分割書込みあるいは書込みサイクルで書込みが十分行われたと判定され、ノードＱがＶccに、ノード／ＱがＶssになっているセンスアンプ回路のラッチ回路ＬＴは反転し、リセットされる。
【０２２６】
従って、前回までの分割書込みで書込みを行なうように指示したセンスアンプ回路および次回の分割書込みの最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、毎回の書込みベリファイ読出し動作でベリファイ電位と閾値電圧との比較により、書込み判定が行われる。
【０２２７】
図６、図７の変形例を次に説明する。
【０２２８】
図６のステップＳ１７で示されるように、分割書込みデータをセンスアンプ回路にロードする前、またはロードした後に、前述したような逆読出し動作を行う代わりに、前回までの分割書込みで書込みを行うように指示したセンスアンプ回路のデータをリセット信号RESET をＶccにすることでリセットさせても同様に有効である。この場合は、逆読出し動作を行う場合に比べ、誤読出しのおそれがないため、分割書込みの前回までの書込みで、書込み指示したセンスアンプ回路のノードＱを確実、かつ高速にＶssに設定することができる。
【０２２９】
即ち、図６のステップＳ１７の逆読出しの代わりに、前回までの分割書込みにおいてロードされた書込みデータの通りロードデータによるセンスアンプ回路のラッチ回路のリセットを行ってもよい。これを図１２に示す。すなわち、ステップＳ１６の判定で、１ページ分の全てのセンスアンプ回路Ｓ／Ａのデータが書込み完了状態になったことが検出された場合、ステップＳ１７Ａで前回までのロードデータにより書込みを指示されたセンスアンプ回路をリセットする。この後の処理は図７と同じである。
【０２３０】
図１３は図７の変形例であり、図７のステップＳ２０、Ｓ２１の代わりに、書込みベリファイ読出し動作を行う（ステップＳ２８）ものである。この場合、前半部分は図６でもよいし、図１２でもよい。
【０２３１】
図１４は図１３の変形例であり、図１３のステップＳ２３（センスアンプのリセット）を省略したものである。この場合、前半部分はステップＳ１４を省略した上で、その他は図１２と同様に制御するか、ステップＳ１７でワード線の電圧をベリファイ電圧未満の通常の読出し電圧として読出しを行えばよい。
【０２３２】
即ち、上記したような分割書込みが可能な本発明に係る半導体記憶装置の書込み制御方法は、前述したように分割書込みが可能な半導体記憶装置におけるワード線に関して同時に選択されるメモリセルに対する書込みを複数のバイト単位で分割して書込みを行なう分割書込みに際して、センスアンプ回路Ｓ／Ａに書込みデータをロードする際に、書込みを指示するセンスアンプ回路Ｓ／Ａのみを識別し、識別結果を記憶回路に記憶させるステップと、分割書込み時における書込みベリファイ読出し動作の前に、記憶回路の記憶内容に基づいて前回までの分割書込み動作で書込みを行なうように指示したセンスアンプ回路Ｓ／Ａおよび次回の分割書込み動作でロードデータにより書込みが指示されるセンスアンプ回路Ｓ／Ａに対してはロードデータの通りセンスアンプ回路Ｓ／Ａのデータをリセットするステップとを具備するものである。
【０２３３】
次に、本発明を適用したＮＡＮＤ型ＥＥＰＲＯＭにおけるステップアップ書込み動作について図１５、図１６、図１７を参照しながら説明する。
【０２３４】
ステップアップ書込みは、書込み電圧Ｖpgm を書込み動作／書込みベリファイ読出し動作サイクル毎に段階的に上げていく手法である。この手法は、書込み電圧を固定する方法と異なり、カップリング比が大きく書き込まれ易いメモリセルは低い電圧で書込みを行い、カップリング比が小さく書き込まれにくいメモリセルは高い電圧で書込みを行なうものである。この結果、書込み時間が短縮化され、また、書込み時にメモリセルに加わる電界も書込み電圧を固定する方法と比較して低く抑えられる。
【０２３５】
最初に、チップ外部から書込みを指示するコマンドが入力されると、書込みが開始される。書込みデータのセンスアンプ回路へのロード（図１６のステップＳ３１）後、書込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがＶccもしくはＶcc＋αとなり、ノードＮprogが書込みを指示するセンスアンプ回路のみＶccもしくはＶcc−Ｖthに充電される。これにより書込みを指示するセンスアンプ回路を識別する（ステップＳ３２）。ここまでは、前述の図４、図５で示した動作と同じである。
【０２３６】
次に、従来のセンスアンプ回路Ｓ／Ａの動作と同様にラッチ回路ＬＴにラッチされたデータに基づき、書込み動作／書込みベリファイ読出し動作のサイクルが繰り返されながら、書込み電圧が段階的に高くなる（ステップＳ３３〜Ｓ３５）。
【０２３７】
即ち、書込み電圧Ｖpgm は、最初は例えば１５Ｖから始まり、サイクルを繰り返す毎に０．５Ｖずつ高くしていく。そして、例えば、１７．５Ｖで書き込んだ後のベリファイ読出し動作で、第１書込みベリファイ（第１回目の書込み）がパスとなる（ステップＳ３６）。
【０２３８】
次に、ロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう（ステップＳ３７）。即ち、書込みを指示するセンスアンプ回路のノードＮprogはＶccもしくはＶcc−Ｖthであるので、リセット信号RESET をＶccにすると、書込みを指示するセンスアンプ回路のラッチ回路ＬＴのノードＱはＶss、ノード／ＱはＶccになる。
【０２３９】
この結果、その前の書込みサイクルで書込みが十分行われたと判定され、ノードＱがＶccに、ノード／ＱがＶssになっているセンスアンプ回路のラッチ回路ＬＴは反転し、リセットされる。従って、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、この第１書込みベリファイパス後の書込みベリファイで再度ベリファイ電位と閾値電圧との比較により、書込み判定が行われる（ステップＳ３９、Ｓ４０）。
【０２４０】
書込み再判定の結果、書込みが不十分と判定されたメモリセルは、さらに書込みが行われる（ステップＳ３８）。この時、書込み電圧Ｖpgm は再び低い電圧、例えば１５Ｖから始める。これは、過書込みを避けるためである。
【０２４１】
即ち、低い書込み電圧、例えば１５Ｖで一旦書込みベリファイがパスしたメモリセルが、書込み再判定の結果、書込みが不十分と判定され、さらに書込みが行われる際に、書込み電圧を高く、例えば、１７．５Ｖにすると、このカップリング比の大きなメモリセルに対しては、書込み電圧が高すぎ、過書込みとなってしまうおそれがあるからである。
【０２４２】
そして、例えば書込み電圧１５．５Ｖで書き込んだ後のベリファイ読出し動作において、第２書込みベリファイ（第２回目の書込み）がパスとなった時点（ステップＳ４１）で書込み動作が終了する。
【０２４３】
また、図１８に示すように、書込み時間の短縮化のために、第１書込みパス後の追加書込みの開始電圧を、最初の書込み開始電圧よりも１ステップまたは２ステップ高い電圧にしてもよい。
【０２４４】
即ち、最初の書込み開始電圧が例えば１５Ｖの時、追加書込みの開始電圧はそれよりも２ステップ分高い１６Ｖにする。これは、最初の書込み動作でメモリセルの浮遊ゲートには電子が注入されているので、それよりも１Ｖ程度高い電圧で追加書込みしても過書込みとはならないためである。
【０２４５】
なお、図１６、図１７のフローチャートはステップアップ書込みに限定されず、書込み電圧を一定として書込み時間を等倍（書込みパルスの時間を２倍、４倍、８倍、…）にしていく書込み時間等倍方式でも有効である。
【０２４６】
本発明のコア回路は図２に限定されず、図１９に示すように、書込みデータ記憶ノードＮprogに記憶データ保持用のキャパシタＣ１を付加した記憶回路２０ａ、図２０に示すように、書込みデータ記憶ノードＮprogに記憶データラッチ用のフリップフロップ回路Ｆ／Ｆを付加した記憶回路２０ｂも適用可能である。
【０２４７】
また、図２に示した記憶回路２０、リセット回路２１のＮＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０に代えて、図２１に示す記憶回路２０ｃ、リセット回路２１ｃのように、ＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２、Ｍ１３を用いて構成し、リセット信号RESET の反転信号／RESET をＰＭＯＳトランジスタＭ１３のゲートに印加するように変更した場合にも本発明は適用可能である。
【０２４８】
このような構成の記憶回路２０ｃ、リセット回路２１ｃを用いる場合には、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、毎回の書込みベリファイ読出しの前にはノード／Ｑの電位をＶccにリセットするように動作する。
【０２４９】
上述したように本発明の第１実施形態によれば、ロードデータにより書込みを行なうことが指示されたセンスアンプ回路では、書込みベリファイ読出しの前にセンスアンプ回路のデータがリセットされるので、一旦書込みパスしたメモリセルでも、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルは追加書込みが行われるので、書込みデータの信頼性の向上を図ることができる。
【０２５０】
また、ページの分割書込みを行なう際には、既に書込みが行われたメモリセルに関しても、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルに対しては追加書込みすることにより、信頼性の向上を図ることができる。
【０２５１】
次に本発明の他の実施形態を説明する。以下の実施形態で第１実施形態と対応する部分は同一参照数字を付して詳細な説明は省略する。
【０２５２】
（第２実施形態）
図２２は、この発明の第２実施形態による、ページ書込み／読出し機能、分割書込み機能を有する一括消去可能なＮＡＮＤ型ＥＥＰＲＯＭの全体構成を示す。図２２は図１に示す第１実施形態のＮＡＮＤ型ＥＥＰＲＯＭと比べてビット線制御回路１０２が異なるだけで、他は同一である。すなわち、第２実施形態のＥＥＰＲＯＭは、ＮＡＮＤ型セルユニットを構成する複数のメモリセルがマトリクス状に配設され、縦方向にデータ線として複数本のビット線ＢＬ、横方向に複数本のワード線ＷＬが配列されたメモリセルアレイ１１と、外部から入力されたアドレスに基いてメモリセルアレイ１１のワード線を選択駆動するロウデコーダ１２と、メモリセルアレイ１１のビット線ＢＬに接続されるビット線制御回路１０２と、このビット線制御回路１０２に接続されているカラムゲート１５と、外部から入力されたアドレスに基づきカラムゲート１５を制御し、対応するビット線およびセンスアンプ回路を選択するカラムデコーダ１４と、カラムゲート１５に接続されるデータ入出力（Ｉ／Ｏ）バッファ１８と、書込み動作や消去動作に必要な高電圧を供給するための昇圧回路１６と、メモリセルアレイ１１へのデータ書込み、消去及び読出しの制御信号を生成してチップ内部を制御するとともに外部とのインターフェースをとるための制御回路１７とを有する。
【０２５３】
ロウデコーダ１２は、データの書込み時、消去時およびデータの読出し時にそれぞれアドレス信号に基づいて複数のワード線ＷＬを選択駆動するものであり、そのワード線ドライバには、所要の電圧が供給される。ビット線制御回路１０２は、読出し時にビット線データをセンスする機能、書込み時に外部からロードされるデータを保持するデータラッチ機能、書込み及び消去の際にビット線ＢＬに対して所要の電圧をそれぞれ選択的に供給する機能を有する。
【０２５４】
制御回路１７には、ＮＡＮＤ型セルユニットに対する消去／消去ベリファイ、書込み／書込みベリファイ、及び読出し動作を制御するためのシーケンス制御手段（例えばプログラマブルロジックアレイ）が含まれている。
【０２５５】
図２３は、メモリセルアレイ１１の構成を示す。図では、４個のメモリセルＭが直列接続されて一つのＮＡＮＤ型セルユニットを構成した例を示しているが、一般に８個，１６個或いは３２個のメモリセルによりＮＡＮＤ型セルユニットが構成される。メモリセルＭは、浮遊ゲートと制御ゲートが積層された周知のＦＥＴＭＯＳ構造のものである。ワード線方向に配列された複数のＮＡＮＤ型セルユニットはまとめて１ブロックを構成し、各ブロック内の一本のワード線に沿うメモリセル列が１ページを構成している。消去動作では１ブロックが消去単位となり、書込み及び読出し動作では、１ページが単位となる。なお、図１に示した第１実施形態のメモリセルアレイも図２３と同じ構成であってもよい。
【０２５６】
図２４は、図２２におけるビット線制御回路１０２のうち、１本のビット線ＢＬｉに接続されるセンスアンプ回路１０６の構成を示している。センスアンプ回路１０６は、入出力が交差接続された二つのＣＭＯＳインバータＩＶ１，ＩＶ２により構成されるラッチ回路ＬＴを主体とする。ラッチ回路ＬＴの第２の記憶ノードＱは、カラム選択ＮＭＯＳトランジスタＭ３１を介してＩ／Ｏ線に接続されると同時に、センスアンプ回路リセット用及びトランスファーゲート用ＮＭＯＳトランジスタＭ２４及びビット線電位クランプ用ＮＭＯＳトランジスタＭ２１を介してビット線ＢＬｉに接続される。ＮＭＯＳトランジスタＭ２１，Ｍ２４の接続ノードがセンスノードＮsense となる。センスノードＮsense には、プリチャージ制御信号LOADに基づいて所定期間にこれを充電するための定電流源用ＰＭＯＳトランジスタＭ２２と、センスノードＮsense の電荷を放電するためのディスチャージ制御信号DCB により制御されるＮＭＯＳトランジスタＭ２３が接続されている。ラッチ回路ＬＴの第１、第２の記憶ノード／Ｑ，Ｑにはそれぞれ、制御信号φlatch1，φlatch2により制御されてそれぞれのノードをセンス用ＭＯＳトランジスタＭ２７に接続するための、読出し（逆読出し）時にオン駆動されるタイミング制御用ＮＭＯＳトランジスタＭ２５，Ｍ２６が設けられている。
【０２５７】
ラッチ回路ＬＴの書込みデータがロードされる第２の記憶ノードＱには、そのロードされたデータを記憶するためのデータ記憶回路１２０が設けられている。データ記憶回路１２０は、メモリＭＯＳトランジスタとしてのＮＭＯＳトランジスタＭ３０と、このＮＭＯＳトランジスタＭ３０のゲートとラッチ回路ＬＴの第２の記憶ノードＱの間に介挿されて、制御信号φloadにより制御される書込み用ＮＭＯＳトランジスタＭ２８とから構成されている。これは、メモリトランジスタＭ３０のゲートを記憶ノードＮerase としたダイナミックメモリである。
【０２５８】
ＮＭＯＳトランジスタＭ３０のドレインは、誤書込みチェック用信号φchにより制御されるチェック用ＮＭＯＳトランジスタＭ２９を介してラッチ回路ＬＴの第２の記憶ノードＱに接続されている。ＮＭＯＳトランジスタＭ３０のソースは、ラッチ回路ＬＴのタイミング制御用ＮＭＯＳトランジスタＭ２５，Ｍ２６の共通ソースを介し、更にセンスノードＮsense の電位により制御されるセンス用ＮＭＯＳトランジスタＭ２７を介して接地されている。センス用ＮＭＯＳトランジスタＭ２７は、ＮＭＯＳトランジスタＭ２５，Ｍ２６と共にラッチ回路ＬＴのプリセット用、保持データの強制反転用、及び逆読出し動作ラッチ用としても用いられるが、これらのＮＭＯＳトランジスタＭ２９，Ｍ２７の部分は、データ記憶回路１２０の記憶ノードＮerase の電位と、センスノードＮsense の電位のＡＮＤ論理により、誤書込みがあった場合にのみラッチ回路ＬＴの第２の記憶ノードＱを強制接地して、データ反転させる働きをする。即ちこれらのＮＭＯＳトランジスタＭ２９，Ｍ２７の部分は、誤書込みを知らせる誤書込み検知回路１２３を構成している。
【０２５９】
図２５は、この実施形態によるＮＡＮＤ型ＥＥＰＲＯＭの書込み動作及び書込みベリファイ読出し動作の概略的なシーケンス制御を示すフローチャートである。このシーケンス制御は、図２２の制御回路１７により行われる。このフローチャートに従って簡単に書込み及び書込みベリファイ読出し動作を説明すると、次のようになる。
【０２６０】
ステップＳ７３で、書込み動作を開始し、１ページ分の書込みデータをビット線制御回路１０２にロードする。
【０２６１】
ステップＳ７４で、消去状態を保つことを指示するセンスアンプ回路１０６を識別し、識別結果をデータ記憶回路１２０に記憶させる。具体的には、ラッチ回路ＬＴに保持されている書込みデータをデータ記憶回路１２０に保持すればよい。
【０２６２】
ステップＳ７５で、ラッチ回路ＬＴにロードされた書込みデータに従ってデータの書込み動作を行う。
【０２６３】
ステップＳ７６で、書込み動作後の書込みベリファイ読出し動作を行う。
【０２６４】
ステップＳ７７で、１ページ分の全てのデータが書込み完了したか否かを判定し、書込み完了の場合には書込み動作を終了し、未完了の場合にはステップ７３に戻る。
【０２６５】
書込み動作終了後、ステップＳ７８で、誤書込みがあったか否かを判定する。具体的には、書込み動作終了後の通常読み出し、またはベリファイ読出しによるセンスノードのデータと、データ記憶回路１２０に保持されたデータとのＡＮＤ論理により、誤書込みがあったか否かを判定する。
【０２６６】
センスアンプ回路１０６のデータの強制反転により誤書込みがあったことが検出されると、ステップＳ７９で、誤書込み検出フラグを立てる。
【０２６７】
次に、図２４に示すセンスアンプ回路１０６の動作を中心に、図２６のタイミングチャートを参照しながら、書込み動作および書込みベリファイ読出し動作を詳細に説明する。チップ外部から書込みを指示するコマンドが入力されると、書込みが開始される。まず、センスノードＮsense をリセットするために、制御信号DCB がＶccとなり、ＭＯＳトランジスタＭ２３がオンしてセンスノードＮsense が接地される（ｔ１）。このとき同時に制御信号BLSHF がＶccになり、ＭＯＳトランジスタＭ２１がオンしてビット線ＢＬｉも接地される。
【０２６８】
その後、書込みデータのセンスアンプ回路１０６へのロードの前に、データラッチ制御信号φlatch1がＶcc、プリチャージ制御信号LOADがＶssになり、ＭＯＳトランジスタＭ２５，Ｍ２７がオンして、ラッチ回路ＬＴの第１の記憶ノード／Ｑが強制接地されてデータがプリセットされる（ｔ２）。即ち、１ページ分の全てのセンスアンプ回路で、ラッチ回路ＬＴの第２の記憶ノードＱがＶcc、第１の記憶ノード／ＱがＶssになる。
【０２６９】
次に、Ｉ／Ｏ線から書込みデータがロードされ、各センスアンプ回路１０６のラッチ回路ＬＴにデータがラッチされ、ノードＱ、／Ｑはロードデータに応じて“Ｈ”、“Ｌ”に設定される（ｔ３）。具体的には、メモリセルに書込みを行うセンスアンプ回路１０６では第２の記憶ノードＱに“Ｌ”（＝Ｖss）が与えられ、書込み禁止のメモリセルに対応するセンスアンプ回路１０６では第２の記憶ノードＱに“Ｈ”（＝Ｖcc）が与えられる。
【０２７０】
このデータロードに先だって、データ記憶回路１２０の書込み制御信号φloadがＶcc（又はＶcc＋Ｖth、Ｖthは書込み用ＭＯＳトランジスタＭ２８のしきい値電圧）となって、第２の記憶ノードＱにＶcc又はＶssがラッチされると、その電位が書込み用ＭＯＳトランジスタＭ２８を介して記憶ノードＮerase に転送されて、“Ｈ”（＝Ｖcc−Ｖth（又はＶcc）又は“Ｌ”（＝Ｖss）の電位がダイナミックに保持される。これが消去状態を保つべきセンスアンプ回路１０６の識別データとなる。
【０２７１】
次に、従来の書込み動作と同様に、制御信号BLSHF ，SBL が“Ｈ”になってラッチ回路ＬＴにラッチされたデータに基づき、ビット線ＢＬｉの充電が始まる（ｔ４）。即ち、書込みを行うビット線はＶss状態を保ち、書込み禁止のビット線はＶccに充電される。ワード線が選択され、選択ワード線は書込み電圧Ｖpgm （２０Ｖ程度）に上がり、その他の非選択ワード線は、中間電圧Ｖｍ（＝Ｖpass：１０Ｖ程度）になる。この動作によって選択ワード線に沿った１ページ分のメモリセルへの書込み動作が行われる。
【０２７２】
書込み動作終了後、書込みベリファイ読出し動作が開始される。
【０２７３】
書込みベリファイ読出し動作は従来のセンスアンプ回路と同様である。まず、制御信号DCB をＶccにすることで、ＭＯＳトランジスタＭ２３がオンしてセンスノードＮsense が強制的に接地される（ｔ５）。続いて、選択ワード線にはベリファイ電圧（参照電圧）Ｖref （０．５Ｖ程度）、非選択ワード線及び制御ゲート線ＳＳＬ，ＧＳＬには読出し電圧Ｖread（４．５Ｖ程度）を与えて、ベリファイ読出し動作が行われる（ｔ６）。このとき、昇圧電位Ｖcc＋αに設定されていた制御信号BLSHF をＶcc−αにクランプし、またプリチャージ制御信号LOADを１．８Ｖ程度にクランプし、ＭＯＳトランジスタＭ２１を流れるメモリセル電流と、センスノードＮsense を充電するＭＯＳトランジスタＭ２２の電流をバランスさせることにより読出しを行っている。例えば、消去状態のメモリセルのセル電流は最悪でも２μＡ程度として、ＭＯＳトランジスタＭ２２の電流は１．５μＡ程度になるように、セル電流に合わせて設定される。ここで、書き込むべきメモリセルにしきい値電圧Ｖref 以上の十分な書込みが行われて、書込みを行うビット線の電位が例えば、０．９Ｖまで上昇すると、ＭＯＳトランジスタＭ２１がカットオフ状態となり、センスノードＮsense がＶccとなる。
【０２７４】
次に、こうしてセンスノードＮsense が“Ｈ”（＝Ｖcc）になったのを見計らって、ラッチ制御信号φlatch1がＶccになり、ＭＯＳトランジスタＭ２５がオンする（ｔ７）。この時、センスノードＮsense がＶccの場合（即ち、しきい値電圧がベリファイ電位Ｖref よりも高いメモリセルにつながるセンスアンプ回路１０６の場合）、ＭＯＳトランジスタＭ２７がオンして、第１の記憶ノード／ＱはＶss、第２の記憶ノードＱはＶccになる。従って、第２の記憶ノードＱにＶssがロードされてメモリセルに対し書込みを行うべきセンスアンプ回路１０６で正常に書込みがなされると、ラッチデータが反転される。一方、メモリセルへの書込みが不十分な場合には、ベリファイ読出しでセンスノードＮsense が“Ｌ”（＝Ｖss）のままであるので、ラッチ回路ＬＴのデータ反転は起こらず、第２の記憶ノードＱはＶssを保つ。また、書込み禁止のメモリセルにつながるセンスアンプ回路１０６では、第２の記憶ノードＱはＶccで、もともと第１の記憶ノード／ＱがＶssであるのでデータ反転はない。
【０２７５】
書込み不十分なメモリセルがある間、言い換えればラッチ回路ＬＴのデータ反転が生じないセンスアンプ回路１０６がある間、同様の書込み動作とベリファイ読出しが繰り返され、１ページ分の全てのセンスアンプ回路１０６において第２の記憶ノードＱの電位がＶccになったことを判定して、書込み動作が終了となる。
【０２７６】
書込み動作が終了した後、チェック用信号φchをＶccにすることにより、誤書込みの検知が行われる（ｔ８）。データ記憶回路１２０の記憶ノードＮerase は前述のように、書込みを行うセンスアンプ回路１０６ではＶss（従ってメモリトランジスタＭ３０がオフ）、書込み禁止のセンスアンプ回路１０６ではＶcc（又はＶcc−Ｖth）（従ってメモリトランジスタＭ３０がオン）とされている。誤書込みがなされたセンスアンプ回路１０６では、センスノードＮsense はベリファイ読出し動作でＶccとなり、これによりＮＭＯＳトランジスタＭ２７がオンであるから、チェック用信号φchによりＮＭＯＳトランジスタＭ２９がオンになると、ラッチ回路ＬＴの第２の記憶ノードＱは、ＭＯＳトランジスタＭ２９，Ｍ３０及びＭ２７を介して強制接地され、データ反転する。
【０２７７】
これに対して、正しく書込みがなされたセンスアンプ回路１０６では、メモリトランジスタＭ３０がオフであるため、ラッチ回路ＬＴのデータ反転はない。また、書込み禁止が指示され、指示通り書込みがなされなかったセンスアンプ回路１０６では、センスノードＮsense がＶssであって、ＮＭＯＳトランジスタＭ２７がオフであるから、やはりラッチ回路ＬＴのデータ反転はない。なお、ここで、ベリファイ読出しによりセンスノードＮsense へデータを読み出す代わりに、ワード線にＶref 未満の電圧（例えばＶss）を与える通常の読出し動作により、センスノードＮsense へデータを読み出してもよい。
【０２７８】
以上のように、書込み動作終了後にチェック用信号φchをＶccにすると、書込み動作終了により全てのセンスアンプ回路１０６で“Ｈ”（＝Ｖcc）となっている第２の記憶ノードＱの電位が、誤書込みがあったセンスアンプ回路１０６についてのみ、同時にオンになるＭＯＳトランジスタＭ２９，Ｍ３０，Ｍ２７を介して放電され、データが反転する。これが１ページ分の書込みにおける誤書込み検知信号となる。
【０２７９】
誤書込みの判定は、ＥＥＰＲＯＭチップ内部に、１ページ分のセンスアンプ回路１０６のデータをカラムゲート１５によりカラムスキャンして読出して、パス又はフェイルのフラグを立てる判定回路を設けることにより行うことができる。より簡単には例えば、図２７に示すように、１ページ分のセンスアンプ回路の第１のノードＱ0 〜Ｑ2047を入力とするＮＡＮＤゲートＧをチップ内に設けて、第1 のノードＱ0 〜Ｑ2047の一致検出を行えば、誤書込みがあった場合にのみ“Ｈ”となる誤書込み判定信号を出すことができる。この誤書込み判定の結果をチップ外部に出力することにより、ユーザーは誤書込みがあったことを知ることができる。また、このように１ページ分のセンスアンプ回路における各記憶ノードのレベルの論理を取る論理ゲートは、ＥＥＰＲＯＭの書込み動作において、１ページ分の全てのデータが書込み完了したか否かを判定する際、例えば図２５に示されるステップＳ７７の判定回路としても好適に用いられる。
【０２８０】
この実施形態によるＥＥＰＲＯＭのデータ読出し動作及び消去動作は、従来のものと変わらない。即ち、データ読出し動作は、選択ワード線に０Ｖを与える他、図２６で説明した書込み動作後のベリファイ読出しと基本的に同じである。読出しもページ単位で行われる。データ消去は、ブロック単位で全ワード線を０Ｖとし、バルク（基板及びウェル）に消去電圧を与えて、ブロック内の全メモリセルの浮遊ゲートの電子を放出させることにより行われる。消去ベリファイ読出しの動作は、選択ワード線に対する参照電圧が異なる他、書込みベリファイ読出しの動作と同様である。
【０２８１】
図２８は、図２４に示した第２実施形態の第１の変形例によるＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ回路構成である。第２実施形態では、メモリトランジスタとしてＮＭＯＳトランジスタＭ３０を用いたのに対して、この変形例ではＰＭＯＳトランジスタＭ４０をメモリトランジスタとして用いている。これに伴って記憶ノードＮerase には、図２４とは逆に、ラッチ回路ＬＴの第１の記憶ノード／Ｑのデータを記憶するように、書込み用ＮＭＯＳトランジスタＭ２８のドレインを第１の記憶ノード／Ｑに接続している。それ以外は図２４の実施形態と同様である。
【０２８２】
即ち、図２４の実施形態では、ラッチ回路ＬＴの第２の記憶ノードＱにＶccがロードされたとき、データ記憶回路１２０の記憶ノードＮerase にはＶccが書き込まれてＮＭＯＳのメモリトランジスタＭ３０がオン状態で書込みデータ保持を行うのに対して、この変形例ではラッチ回路ＬＴの第２の記憶ノードＱにＶccがロードされたとき、データ記憶回路１２０の記憶ノードＮerase には第１の記憶ノード／ＱのＶssが書き込まれて、同様にＰＭＯＳのメモリトランジスタＭ４０がオン状態で書込みデータ保持が行われる。従って第２実施形態と同様の論理で誤書込み検知を行うことができる。
【０２８３】
図２９は、図２８の変形例をさらに変形した、第２実施形態の第２の変形例である。この変形例では、データ記憶回路１２０に、書込み動作と書込みベリファイ読出し動作を繰り返す場合に、既に書込みが行われたメモリセルに対して各書込み動作毎に初期データによる追加書込みの動作を行わせ得る機能を付加している。前述のように、書込み動作でセンスアンプ回路にロードされるデータは、書込みを行うセンスアンプ回路では第２の記憶ノードＱにＶssが与えられ、書込みベリファイ読出し動作で“０”書込みが確認されると、第２の記憶ノードＱの電位はＶccに反転する。しかし、第１の実施形態で詳述したように、実際のＥＥＰＲＯＭでは、１ページ毎の書込み動作及びベリファイ読出し動作を繰り返し行ったときに、書込み初期には、しきい値が十分に高い“０”状態でなくても、書込み完了と判定されることがある。従って、データ記憶回路１２０に保持されたロードデータにより、毎回の書込みベリファイ読出し前に書き込むべきセンスアンプ回路のデータを初期化して、最初のロードデータで追加書込みを行うことが好ましい場合がある。
【０２８４】
そこで、この変形例では、データ記憶回路１２０に、ＰＭＯＳトランジスタＭ４０と記憶ノードＮerase を共有するもう一つのメモリトランジスタとしてのＮＭＯＳトランジスタＭ４２が設けられている。ＮＭＯＳトランジスタＭ４２は、ゲートが記憶ノードＮerase に接続され、ドレインがラッチ回路ＬＴの第２の記憶ノードＱに接続され、ソースは、リセット用のＮＭＯＳトランジスタＭ４４を介して接地されている。
【０２８５】
データ記憶回路１２０のメモリトランジスタであるＰＭＯＳトランジスタＭ４０を用いて、誤書込み検知を行う動作は、先の実施形態と同様である。この実施形態の場合、例えばデータ書込み動作と書込みベリファイ読出し動作を行う度に、その間にリセット信号ＲＥＳＥＴを“Ｈ”にして、リセット用ＮＭＯＳトランジスタＭ４４をオンする。データロードによりラッチ回路ＬＴの第２の記憶ノードＱにＶssが与えられたセンスアンプ回路では、記憶ノードＮerase はＶccで、ＮＭＯＳトランジスタＭ４２がオンの状態を記憶している。従って、書込みベリファイ読出しにより、第２の記憶ノードＱが一旦Ｖccに反転されていても、リセット信号ＲＥＳＥＴを“Ｈ”にすると、同時にオンであるＮＭＯＳトランジスタＭ４２及びＭ４４を介して第２の記憶ノードＱは強制的にＶssになる。即ち、センスアンプ回路は最初のデータロード状態に初期化される。これにより、次の書込みベリファイ読出し動作において、書込みが不十分であることが判定されると、ラッチ回路ＬＴのデータ反転が起こらず、引き続く書込み動作において追加の書込みが行われる。その他、第１実施形態における変形例の場合と同様の制御によっても、一旦書込みパスしたメモリセルに追加の書込みを行わせることが可能である。
【０２８６】
図３０は、図２８の変形例をさらに変形した、第２実施形態の第３の変形例である。この変形例は、ＰＭＯＳトランジスタＭ４０をＮＭＯＳトランジスタＭ２６とＭ２７との間に接続し、制御信号φlatch2が誤書込みチェック用信号φchを兼ねる点が図２８と異なる。すなわち、図２８中のＮＭＯＳトランジスタＭ２９が不要となり、トランジスタが１個減ることがこの変形例の利点である。なお、この変形例で逆読出しを行う場合は、逆読出し動作の前にセンスアンプ回路１０６のラッチ回路ＬＴにおいて、ノードＱがＶcc、ノード／ＱがＶssとなっていることを利用し、予め制御信号φloadをＶcc（またはＶcc＋Ｖth）とすることで、データ記憶回路２０の記憶ノードＮerase にラッチ回路ＬＴの第１の記憶ノード／Ｑの電位Ｖssを保持させ、メモリトランジスタＭ４０をオン状態に制御すればよい。
【０２８７】
図３１は、図３０において、Ｍ４０をＮＭＯＳトランジスタで構成した場合の変形例を示す。
【０２８８】
次に、図２５の変形例を説明する。即ち、図２５に示される制御の流れでは、誤書込みがあったことが検出されると、誤書込みフラグを立てる（ステップＳ７９）だけであるが、図３２に示すように、フラグを出力した後、ステップＳ８０に示すようにページ消去して、ステップＳ７３に戻り、再度、データロードし、書込み動作を再実行することも好ましい。
【０２８９】
（第３実施形態）
第２実施形態では、書込み動作終了後のベリファイ読出しによるセンスノードのレベルと、データ記憶回路１２０に保持されたレベルとの論理により、誤書込みがあったか否かを判定しているが、別の回路構成を用い同様の原理により誤書込みがあったことを検出する実施形態を次に説明する。本実施形態は、図２等に示す記憶回路２０を有する第１実施形態と同じ構成である。
【０２９０】
図３３は本実施形態の書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャートである。図３４は図３３の一部分（ステップＳ８７〜Ｓ８９）の信号波形を示すタイミングチャートである。
【０２９１】
ステップＳ８１で、書込みを開始するために書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路ＬＴにロードする。
【０２９２】
ステップＳ８２で、書込みを指示するセンスアンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回路Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させる。
【０２９３】
ステップＳ８３で、書込み動作を行う。
【０２９４】
ステップＳ８４で、書込みが指示されていたセンスアンプ回路Ｓ／Ａを記憶回路２０の記憶内容に基づいてラッチ回路ＬＴにロードされた書込みデータの通り、リセットする。ただし、このリセットステップＳ８４は省略可能である。
【０２９５】
ステップＳ８５で、書込み動作後の書込みベリファイ読出し動作を行う。
【０２９６】
ステップＳ８６で、１ページ分の全てのセンスアンプ回路Ｓ／Ａのデータが書込み完了状態になったか否かを判定し、未完了の場合にはステップＳ８３に戻り、書込み動作を繰返し、全て完了の場合にはステップＳ８７で、制御信号SBL 、DBL を“Ｈ”レベルとして、センスアンプ回路のノードＱを“Ｌ”、ノード／Ｑを“Ｈ”レベルにリセットする。ステップＳ８８で、選択ゲート線SSL 、GSL を“Ｈ”レベル、非選択ワード線を“Ｈ”レベル、制御信号LOADを“Ｌ”レベルとして読出し動作を行う。これにより、センスノードＮsense は、書込みセル、及び誤書込みセルでは“Ｈ”レベルに上昇し、非書込みセルでは“Ｌ”レベルを保つ。センスノードが“Ｈ”レベルになったのを見計らって制御信号φlatch1が“Ｈ”レベルとされ、書込みセル及び誤書込みセルではセンスアンプ回路のラッチ回路が反転し、その結果、センスアンプ回路の記憶ノードＱは書込みセル、及び誤書込みセルでは“Ｈ”レベル、非書込みセルでは“Ｌ”レベルになる。
【０２９７】
ステップＳ８９で書込みが指示されたセンスアンプをロードデータの通りリセットする。すなわち、制御信号RESET を“Ｈ”レベルにすると、書込みが指示されたセンスアンプ回路では第２の記憶ノードＱが“Ｌ”レベルに反転する。一方、誤書込みのセルに対応するセンスアンプ回路の第２の記憶ノードＱは“Ｈ”レベルのままであり、これに対し、正しく書き込みが行われたセル、及び書込みが禁止されて消去状態を保持したセルに対応するセンスアンプ回路の第２の記憶ノードＱは“Ｌ”レベルとなる。これを利用して、ステップＳ９０で誤書込みの有無を判断する。誤書込み検出の原理は次のようである。
【０２９８】
ある３つのメモリセルへの書込みデータが“０”、“１”、“１”の場合（後の２つが書込み禁止が指示されたセル）、実際に書き込まれたデータが“０”、“１”、“０”であったとすると、この３番目のメモリセル（誤書込みセル）を検出するのが、本実施形態の目的である。これらのメモリのデータをステップＳ８８で読み出すと、読出しデータは書込みデータと反転するので、図２のラッチ回路ＬＴの第２の記憶ノードＱのレベルはそれぞれ“１”、“０”、“１”となる。ここで、書込みが指示されているセンスアンプ回路では書込みデータ記憶ノードＮprogが“Ｈ”レベルであるので、ステップＳ８９でRESET 信号を“Ｈ”レベル（Ｖcc）としてリセット用のＮＭＯＳトランジスタＭ１０を導通させると、誤書込みのセルから読み出されたラッチ回路ＬＴのデータはそのままであるが、“０”が正しく書込まれたセルからラッチ回路ＬＴに読み出されたデータ“１”は反転して“０”となる。この結果、これら３つのセルと対応するラッチ回路ＬＴのデータは書込みデータを読み出したときのセンスノードのレベルと書込みデータ記憶ノードＮprogのレベルとの論理を反映してそれぞれ“０”、“０”、“１”となり、ここでラッチ回路ＬＴに保持された“１”データを検出することにより、誤書込みを検出できる。すなわち、ステップＳ９０では、１ページ分のセンスアンプ回路における第２の記憶ノードＱのデータが全て“０”（Ｖss）であるか否かにより誤書込みの有無を検出できる。
【０２９９】
誤書込みがあったことが検出されると、ステップＳ９１で、誤書込み検出フラグを立てる。あるいは、図３２と同様に、フラグを出力した後、ページ消去して、再度、データロードして、書込み動作を再実行してもよい。
【０３００】
本発明は上述した実施形態に限定されず、種々変形して実施可能である。例えば、各実施形態は単独で説明したが、複数の実施形態を適宜組み合わせてもよい。
【０３０１】
さらに、前記各実施形態では、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明してきたが、本発明はこれに限られるものではなく、メモリセルユニットとして、電気的書き換え可能な不揮発性メモリセルを複数個直列接続してなるＮＡＮＤ型メモリセルユニット、または不揮発性メモリセルを複数個並列接続してなるＡＮＤ型セルもしくはＤＩＮＯＲ型セルユニットで構成することができる。
【０３０２】
また、ビット毎ベリファイ機能を有するＮＯＲ型セルユニットの場合にも、本発明は有効である。すなわち、センスアンプ回路に書込みデータがロードされる際に、書込みを指示するセンスアンプ回路のみを識別するための記憶回路が具備され、例えば書込み動作後の書込みベリファイ読出し動作の前に、ロードデータにより書込みが指示されているセンスアンプ回路では記憶回路の記憶内容に基づいてロードデータをリセットすればよい。
【０３０３】
また、前記各実施形態では、セルデータを読み出す際にビット線に負荷電流を流しながらセルデータに対応したビット線電位を検知する方式（電流検知方式、電流垂れ流し方式）のスタティック型のセンスアンプ回路Ｓ／Ａに記憶回路を付加した例を説明したが、本発明はこれに限らず、セルデータを読み出す際にセルデータに対応したビット線電荷の放電によるビット線電位の低下を検知する方式のダイナミック型のセンスアンプ回路Ｓ／Ａに記憶回路を付加する場合にも適用可能である。
【０３０４】
【発明の効果】
以上説明したように本発明によれば、ロードデータにより書き込みを行なうことが指示されたセンスアンプ回路では、書き込みベリファイ読み出しの前にセンスアンプ回路のデータがリセットされるので、一旦書き込みパスしたメモリセルでも、その後の書き込みベリファイ読出し動作で書き込み不十分と判定されたメモリセルは追加書き込みが行われるので、書き込みデータの信頼性の向上を図ることができる。
【０３０５】
また、ページの分割書き込みを行なう際には、既に書き込みが行われたメモリセルに関しても、その後の書き込みベリファイ読出し動作で書き込み不十分と判定されたメモリセルに対しては追加書き込みすることにより、信頼性の向上を図ることができる。
【０３０６】
また、センスアンプ回路にロードされる書込みデータを記憶するデータ記憶回路及び、このデータ記憶回路に書込み動作の間保持されたデータとメモリセルアレイへの書込み動作終了後の読出し動作、またはベリファイ読出し動作によりセンスノードに得られるデータとの論理によって、誤書込みを検知してセンスアンプ回路の保持データを強制反転させて誤書込みがあったことを知らせる誤書込み検知回路を備えることにより、簡単に誤書込みを判定することができるようにしたＥＥＰＲＯＭを提供することができる。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを示すブロック図。
【図２】図１のＥＥＰＲＯＭのセンスアンプ回路周辺のコア回路を示す回路図。
【図３】図２中のＮＡＮＤ型メモリセルの書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャート。
【図４】図２中のＮＡＮＤ型メモリセルの書込み動作および書込みベリファイ読出し動作の一例を示すタイミングチャート。
【図５】図２中のＮＡＮＤ型メモリセルの書込み動作、書込みベリファイ読出し動作の他の例を示すタイミングチャート。
【図６】図２中のＮＡＮＤ型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャート（前半）。
【図７】図２中のＮＡＮＤ型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャート（後半）。
【図８】図２中のＮＡＮＤ型メモリセルの分割書込み時の逆読出し動作、分割書込み動作、書込みベリファイ読出し動作の一例を示すタイミングチャート。
【図９】図２のＥＥＰＲＯＭにおける本発明の効果を説明するためにセルトランジスタの閾値分布を示す図。
【図１０】従来例と本発明による閾値分布の実測結果を示す図。
【図１１】図２のＥＥＰＲＯＭにおける分割書込み時の逆読出し動作、分割書込み動作、書込みベリファイ読出し動作の他の例を示すタイミングチャート。
【図１２】図２中のＮＡＮＤ型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の他の流れを示すフローチャート（前半）。
【図１３】図２中のＮＡＮＤ型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の別の流れを示すフローチャート（後半）。
【図１４】図２中のＮＡＮＤ型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御のさらに他の流れを示すフローチャート（後半）。
【図１５】本発明をステップアップ書込み方式のＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の動作の一例を示すタイミングチャート。
【図１６】本発明をステップアップ書込み方式のＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の基本的な流れを示すフローチャート（前半）。
【図１７】本発明をステップアップ書込み方式のＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の基本的な流れを示すフローチャート（後半）。
【図１８】本発明をステップアップ書込み方式のＮＡＮＤ型ＥＥＰＲＯＭに適用した場合の動作の他の例を示すタイミングチャート。
【図１９】図２中のセンスアンプ回路周辺のコア回路の変形例を示す回路図。
【図２０】図２中のセンスアンプ回路周辺のコア回路の他の変形例を示す回路図。
【図２１】図２中のセンスアンプ回路周辺のコア回路のさらに他の変形例を示す回路図。
【図２２】本発明の第２実施形態によるＮＡＮＤ型ＥＥＰＲＯＭの全体構成を示すブロック図。
【図２３】第２実施形態のＥＥＰＲＯＭのメモリセルアレイの構成を示す回路図。
【図２４】第２実施形態の一つのビット線につながるセンスアンプ回路の構成を示す回路図。
【図２５】第２実施形態のＥＥＰＲＯＭの書込み動作の制御の流れを示すフローチャート。
【図２６】第２実施形態のセンスアンプ回路を中心とする書込み動作及び書込みベリファイ読出し動作と誤書込み検出動作時の信号波形を示すタイミングチャート。
【図２７】第２実施形態の誤書込み判定信号を出力する回路を示す回路図。
【図２８】第２実施形態の第１の変形例に係るＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ回路の構成を示す回路図。
【図２９】第２実施形態の第２の変形例に係るＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ回路の構成を示す回路図。
【図３０】第２実施形態の第３の変形例に係るＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ回路の構成を示す図。
【図３１】第２実施形態の第４の変形例に係るＮＡＮＤ型ＥＥＰＲＯＭのセンスアンプ回路構成を示す図。
【図３２】第２実施形態の第５変形例に係るＮＡＮＤ型ＥＥＰＲＯＭの書込み動作の制御の流れを示すフローチャート。
【図３３】本発明の第３実施形態のＥＥＰＲＯＭの書込み動作の制御の流れを示すフローチャート。
【図３４】本発明の第３実施形態のＥＥＰＲＯＭの書込み動作（一部分）の信号波形を示すタイミングチャート。
【図３５】従来のＮＡＮＤ型セル型ＥＥＰＲＯＭにおけるメモリセルアレイの全体的な構成を概略的に示すブロック図。
【図３６】図３５のＥＥＰＲＯＭのメモリセルアレイの構成と、消去動作、読出し動作、書込み動作時のバイアス状態を示す図。
【図３７】図３５のＥＥＰＲＯＭにおける読出し動作時の主要信号を示す波形図。
【図３８】図３５のＥＥＰＲＯＭにおける選択セルのチャネルに供給する書込み禁止電圧のバイアス条件を説明するために示す図。
【図３９】図３５のＥＥＰＲＯＭにおけるセンスアンプ回路周辺のコア回路図。
【図４０】図３５の回路における書込み動作、書込みベリファイ読出し動作の一例を示すタイミングチャート。
【図４１】従来のＥＥＰＲＯＭにおけるメモリセルアレイの一部を示す回路図。
【図４２】図３５の回路における書込みおよび書込みベリファイによる問題点を説明するためにセルトランジスタの閾値分布を示す図。
【図４３】従来のＥＥＰＲＯＭにおける分割書込み動作を説明するためにメモリセルアレイの一部を取り出して示す回路図。
【図４４】従来のＮＡＮＤ型セル型ＥＥＰＲＯＭにおけるセンスアンプ回路の他の例を示す回路図。
【符号の説明】
１０…ＮＡＮＤ型セルユニット
１１…メモリセルアレイ
１２…ロウデコーダ
１３…ビット線制御回路
１４…カラムデコーダ
１５…カラムゲート
１６…昇圧回路
１７…制御回路
１８…データ入出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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