(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に配置された複数の素子分離領域と、
前記半導体基板の主面に配置され、前記素子分離領域に囲まれた複数の素子領域と、
前記素子領域の上部に配置された浮遊ゲート電極とを有するメモリセルアレイ構造を少なくとも具備し、
複数の素子分離領域を備える前記メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きく、かつ、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性半導体記憶装置は、さらに、複数の素子領域を備える前記メモリセルアレイの端部での素子領域幅が前記メモリセルアレイの内部での素子領域幅よりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイの端部から内部方向に向かってｎ番目（ｎ：自然数）の素子領域幅Ｌｎは、
Ｌｎ−１＞Ｌｎ＞Ｌｎ＋１
の関係を有することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイの端部から内部方向に向かってｎ番目（ｎ：自然数）の素子分離領域幅Ｔｎは、
Ｔｎ−１＞Ｔｎ＞Ｔｎ＋１
の関係を有することを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイの端部から内部方向に向かってｎ番目（ｎ：自然数）の浮遊ゲート電極間隔Ｓｎは、
Ｓｎ−１＞Ｓｎ＞Ｓｎ＋１
の関係を有することを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きくなるように、半導体基板の主面に素子分離領域を形成する工程と、
前記素子分離領域に囲まれた素子領域の上部に、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きくなるように、浮遊ゲート電極を形成する工程
とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記素子分離領域を形成する工程は、前記メモリセルアレイの端部での素子領域幅が前記メモリセルアレイの内部での素子領域幅よりも大きくなるように、前記素子領域を画定するものであることを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記メモリセルアレイの端部から内部方向に向かってｎ番目（ｎ：自然数）の素子領域幅Ｌｎは、
Ｌｎ−１＞Ｌｎ＞Ｌｎ＋１
の関係を有することを特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記メモリセルアレイの端部から内部方向に向かってｎ番目（ｎ：自然数）の素子分離領域幅Ｔｎは、
Ｔｎ−１＞Ｔｎ＞Ｔｎ＋１
の関係を有することを特徴とする請求項６又は請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記メモリセルアレイの端部から内部方向に向かってｎ番目（ｎ：自然数）の浮遊ゲート電極間隔Ｓｎは、
Ｓｎ−１＞Ｓｎ＞Ｓｎ＋１
の関係を有することを特徴とする請求項６又は請求項７に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷蓄積層として浮遊ゲートを有する不揮発性半導体記憶装置に係り、特に、その不揮発性半導体記憶装置のメモリセルアレイ構造に関する。
【０００２】
【従来の技術】
通常、半導体メモリやマイクロプロセッサ等の半導体装置の製造工程では、光リソグラフィが用いられる。光リソグラフィは、レチクル上に描画された半導体装置のパターンを、半導体基板上に転写する技術である。この技術では、パターンを形成したレチクルに光線を照射し、その光線を光学系を介して半導体基板上に投影する。その投影によって、半導体基板表面のフォトレジストは露光され、レチクルのパターンが半導体基板上に転写される。
【０００３】
近年、半導体装置の高集積化、低コスト化等を目的として、半導体装置の微細化が進められている。この微細化のためには、光リソグラフィにより形成されるパターンの微細化を実現することがまず必要となる。
【０００４】
一般に、縮小投影露光装置に用いられているレンズの解像度Ｒと焦点深度ＤＯＦとの関係は、次のレイリーの式で表わされる。
【０００５】
Ｒ＝ｋ１（λ／ＮＡ）…（１）
ＤＯＦ＝ｋ２（λ／ＮＡ２）…（２）
ここで、λは光源の波長、ＮＡはレンズの開口率、ｋ１，ｋ２はレジストの性能、下地基板の材料等によって決定される比例定数である。上記の（１）式から分かるように、解像度Ｒを向上（小さく）させるためには、すなわち、微細なパターンを解像するためには、まず、波長を短くすることが有効である。露光装置の光源として従来では、波長３６５ｎｍのｉ線が一般に用いられていたが、より微細なパターンを形成するため、現在では、波長２４８ｎｍのＫｒＦエキシマレーザが使用されるようになって来ている。
【０００６】
そして、より微細化を進めるためには、▲１▼より短波長の光源を用いること、▲２▼開口率ＮＡを増加させること（高ＮＡ化）、あるいは▲３▼ｋ１，ｋ２を小さくすること、が必要となる。これらのうち、上記の▲１▼の短波長の光源としては、波長１９３ｎｍのＡｒＦエキシマレーザが有望視されている。しかしながら、ＡｒＦエキシマレーザ用の光学系やフォトレジスト等の開発は現実には困難であり、まだ実用化には至っていない。また、上記の▲３▼のｋ１，ｋ２は、レジストやプロセスの改良により、ある程度は小さくできるものの、一般には０．４〜０．５程度が限界となっている。さらに、上記の▲２▼の高ＮＡ化に関しては、大面積を露光できる高ＮＡレンズの加工は困難であることから現実的ではない。その上、実際の露光では、焦点深度をある程度以上確保する必要があるが、上記の（２）式より明らかなように、高ＮＡ化を進めると焦点深度が低下してしまう。したがって、この点からも高ＮＡ化は困難である。
【０００７】
このように、光源の波長、レンズの開口率、プロセスの改善だけでは、解像度Ｒの向上には限界がある。そこで、解像度Ｒをさらに高める技術として、ハーフトーン位相シフトレチクルの使用や、変形照明といった、いわゆる超解像技術が用いられるようになって来ている。以下、ハーフトーン位相シフトレチクルおよび変形照明について順に説明する。
【０００８】
通常のレチクルは、ラインパターン部のフォトレジストが露光されないように、クロム等でラインパターン部の光が遮断されるように形成されている。これに対して、ハーフトーン位相シフトレチクルでは、ラインパターン部においても完全に光を遮断することはしない。たとえば、光を完全に遮断するクロム等の替わりに、透過係数３〜１０％の半透明の膜を利用し、さらに、その半透明膜を通過する光の位相が、通常透過光の位相から１８０度ずれるように構成される。このような構成から、ラインパターン部を通過する光とスペースパターン部を通過する光との間に干渉が生じ、ラインパターン部とスペースパターン部との境界における光強度は急峻な分布を持つことになる。そして、その急峻な光強度分布によって、ラインパターン部とスペースパターン部との間の解像度Ｒの向上が実現される。
【０００９】
一方、変形照明は、光源の中心付近を遮光するアパーチャの設置によって、斜め方向に入射する光のみをレチクルに照射する方法である。通常の照明方法の場合、光源からレチクルに照射された光は、０次光と、回折によって生じる±１次光とが投影されることによって、半導体基板上に光学像を結像する。これに対し、変形照明の場合、上記の±１次光のうちのいずれか一方のみが投影されることになる。変形照明では、この一方の１次光と０次光とから成る２つの光束を用いて結像することで、解像度Ｒを向上させる。
【００１０】
上述したような超解像技術は、たとえば、半導体メモリのメモリセルアレイのような、周期的に配置されたパターンに対しては、非常に有効な技術である。しかしながら、メモリセルアレイの端部のように、非周期的なパターンに対しては、あまり有効な技術とはなり得ない。というのは、非周期的なパターンにおいては、光の回折や、光の干渉の様相が、周期的なパターンの場合とは異なるからである。このため、メモリセルアレイの端部付近では、アレイの内部と比べて、露光量や露光装置のフォーカスに対する加工裕度が小さくなってしまう。したがって、露光量やフォーカスにズレが生じた場合、メモリセルアレイ端部のパターンは、その内部パターンと比べて、その寸法変動が大きくなってしまう。
【００１１】
この寸法変動は、次のような問題点を招くことになる。図１９は、従来技術に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。図１９に示すように、この従来の不揮発性半導体記憶装置では、素子領域１２の上部に、ゲート絶縁膜１４を介して、複数の浮遊ゲート電極１８が配置されている。浮遊ゲート１８それぞれは、素子分離領域１６の上方の位置で分断されており、メモリセル２４ごとに分離されている。複数の浮遊ゲート電極１８の上部には、ゲート間絶縁膜２０を介して、複数の制御ゲート電極２２が配置されている。
【００１２】
図１９に示したメモリセルアレイを有する不揮発性半導体記憶装置は、電気的にデータの書き込み・消去が可能であり、一般に、EEPROM(Electrically Erasable and Programmable ROM)と呼ばれる半導体メモリである。EEPROMのメモリセルは、通常、浮遊ゲート電極１８と制御ゲート電極２２が積層されたゲート電極構造を有するＭＯＳトランジスタから成り、浮遊ゲート電極１８は電気的に浮遊し、その周囲は、ゲート間絶縁膜２０等によって絶縁されている。この浮遊ゲート電極１８に電荷を注入したり、あるいは浮遊ゲート電極１８から電荷を放出させることにより、“１”または“０”レベルのデータの記憶が実現される。より具体的には、制御ゲート電極２２と素子領域１２との間への電位の印加によって、浮遊ゲート電極１８に対する電荷の出し入れが実現される。そして、その電荷の有無によって、メモリセルを構成するＭＯＳトランジスタのしきい値が変動し、そのしきい値の変化分の有無を上記の“１”、“０”レベルに対応させる。浮遊ゲート電極１８に対する電荷の出し入れは、通常、ゲート絶縁膜１４あるいはゲート間絶縁膜２０を流れるＦＮトンネル電流またはホットキャリア注入によって行なわれる。
【００１３】
次に、図２０乃至図２４を用いて、図１９に示した従来の不揮発性半導体記憶装置の製造方法について説明する。なお、図２０乃至図２４において、（ｂ）は平面図、（ａ）は（ｂ）の断面図を示すものとする。
【００１４】
まず最初に、図２０に示すように、半導体基板１０の上部にバッファ酸化膜２６、エッチングマスク材（たとえば、窒化シリコン膜）２８を順次堆積する。そして、フォトリソグラフィ技術により、図１９の素子領域１２が形成される領域の上部にフォトレジストパターン３０を形成する。ここで、メモリセルアレイ端部および内部のいずれであっても、フォトレジストパターン３０のライン幅はＬ１、スペースはＴ１である。
【００１５】
次に、図２０のフォトレジストパターン３０をエッチングマスクとして、窒化シリコン膜２８を除去する。続いて、図２１に示すように、パターニングされた窒化シリコン膜２８をエッチングマスクとして、バッファ酸化膜２６および半導体基板１０を順次除去し、複数の溝（トレンチ）３２を形成する。そして、複数の溝３２の内部に絶縁膜を埋め込み、複数の素子分離領域１６を形成する。
【００１６】
次に、図２１の残存する窒化シリコン膜２８およびバッファ酸化膜２６を順次除去した後、図２２に示すように、素子領域１２の上部にゲート絶縁膜１４を形成する。そして、ゲート絶縁膜１４形成後、半導体基板１０全面に図１９の浮遊ゲート電極１８を構成する導電材１８ａを堆積する。そして、図２３に示すように、導電材１８ａの上部に、フォトレジストパターン３４を形成する。ここで、メモリセルアレイ端部および内部のいずれであっても、フォトレジストパターン３４のスペースはＳ１である。
【００１７】
次に、図２３のフォトレジストパターン３４をエッチングマスクとして、導電材１８ａを除去した後、図２４に示すように、フォトレジストパターン３４を除去する。そして、図１９のゲート間絶縁膜２０、制御ゲート電極２２を順次形成すれば、図１９に示した不揮発性半導体記憶装置が完成する。なお、図示はしないが、制御ゲート電極２２形成後、層間絶縁膜形成工程、配線工程等が順次行なわれる。
【００１８】
次に、図１９乃至図２４に示した従来技術に係る不揮発性半導体記憶装置の問題点について説明する。図２５は、図２０乃至図２４に示した、図１９の不揮発性半導体記憶装置の製造工程で用いられるレチクル上のパターンの主要部を示す図であり、（ａ）は図２０のフォトレジストパターン３０を半導体基板１０上に転写するレチクルに相当し、（ｂ）は図２３のフォトレジストパターン３４を半導体基板１０上に転写するレチクルに相当する。なお、一般に、光リソグラフィは縮小投影露光を採用するため、レチクルパターンの寸法は半導体基板上に転写されるパターンの寸法の４倍乃至５倍程度の値を持っている。たとえば、半導体基板上に０．１５μｍのレジストパターンを形成する場合、レチクルパターンの寸法は０．６μｍ乃至０．７５μｍ程度となる。以下では、説明の簡単化を図るため、レチクルパターンの寸法と、そのレチクルパターンによって転写されたフォトレジストパターンの寸法とは、同一であるとする。
【００１９】
たとえば、図２５（ａ）に示したレチクルには、Ｌ１のライン幅、Ｔ１のスペースを有するライン・アンド・スペースパターンが描画されている。上述したように、メモリセルアレイの端部付近では、アレイ内部よりも露光量や露光装置のフォーカスに対する加工裕度が小さく、所望のパターンを形成することが困難である。たとえば、露光量や露光装置のフォーカスにズレが生じた場合、メモリセルアレイの端部付近のパターンは、アレイ内部のパターンと比較して、その寸法変動は大きいものとなる。特に、超解像技術を利用した場合、その傾向は顕著となる。このため、メモリセルアレイ端部に位置するメモリセル、あるいは、アレイ端部付近に位置する複数のメモリセルを、電気的に使用しないダミーセルとするのが一般的である。それにより、アレイ端部付近の寸法バラツキは許容されることになる。
【００２０】
【発明が解決しようとする課題】
しかしながら、実際には、アレイ端部付近の寸法バラツキは、次のような不良をメモリセルアレイに引き起こす要因となり得るものである。たとえば、図２６は、図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２０と同じ工程に対応するものである。図２６の場合、アレイ端部のフォトレジストパターン３０ａが、他のパターン３０と比べて、細く形成されている。そして、このアレイ端のパターン３０ａは、その細さから安定性に欠け、その後の工程において倒れてしまう危険性がある。たとえば、露光後の現像工程で倒れてしまうと、その倒れたパターン３０ａをエッチングマスクとしてエッチングが実行されてしまい、その結果、半導体基板１０上には、誤ったパターンが形成されることになる。
【００２１】
また逆に、露光量や露光装置のフォーカスのズレによって、アレイ端部のフォトレジストパターンが、他のパターンと比べて、太く形成されてしまう場合もあり得る。図２７は、図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２０と同じ工程に対応するものである。また、図２８は、図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２７のエッチング後に対応するものである。図２７の場合、アレイ端部のフォトレジストパターン３０ｂが、他のパターン３０と比べて、太く形成されている。この場合、このフォトレジストパターン３０，３０ｂをエッチングマスクとして窒化シリコン膜２８を除去し、さらに窒化シリコン膜２８をエッチングマスクとしてバッファ酸化膜２６および半導体基板１０を除去すると、図２８に示すように、アレイ端部の溝３２ａの幅が、アレイ内部の溝３２の幅と比べて、狭くなってしまう。このため、これら溝３２，３２ａの内部に絶縁膜を埋め込む際に、幅の狭い溝３２ａの埋め込みが、他の溝３２と比べて、不十分となり易い。その結果、後の工程におけるダスト発生の原因になったり、図１９の制御ゲート電極２２間での短絡（ショート）を招いてしまうおそれもある。
【００２２】
さらに、図２８に示した溝３２，３２ａの形成によって、次のような問題点が新たに生じてしまう。図２９は、図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２３と同じ工程に相当するものである。また、図３０は、図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２４と同じ工程に相当するものである。図２９では、アレイ端部の素子領域１２ａの幅が、他の素子領域１２と比べて、大きく形成されている。そして、レチクルの位置合わせズレ等によって、フォトレジストパターン３４の配置にズレが生じている。このため、素子領域１２ａ上にパターン３４のスペースが配置されている。このフォトレジストパターン３４を用いて導電材１８ａをエッチングした場合、図３０に示すように、ゲート絶縁膜１４や素子領域１２ａまでもエッチングされてしまい、基板やられ４２が発生し、不良の原因となってしまう。さらに、アレイ端部では、露光量やフォーカスのバラツキに対する加工裕度が小さいため、上記の現象がより顕著となる。
【００２３】
本発明は、このような課題を解決し、メモリセルアレイ端部での寸法バラツキに起因する不良を抑制し、高歩留りおよび高信頼性を実現できる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【００２４】
本発明の他の目的は、高歩留りおよび高信頼性の不揮発性半導体記憶装置を製造するための露光工程で用いられるレチクルを提供することである。
【００２５】
【課題を解決するための手段】
上記目的を達成するための本発明の一態様によれば、半導体基板と、前記半導体基板の主面に配置された複数の素子分離領域と、前記半導体基板の主面に配置され、前記素子分離領域に囲まれた複数の素子領域と、前記素子領域の上部に配置された浮遊ゲート電極とを有するメモリセルアレイ構造を少なくとも具備し、複数の素子分離領域を備える前記メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きく、かつ、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きいことを特徴とする不揮発性半導体記憶装置が提供される。
【００２６】
本発明の他の態様によれば、メモリセルアレイの端部での素子分離領域幅が前記メモリセルアレイの内部での素子分離領域幅よりも大きくなるように、半導体基板の主面に素子分離領域を形成する工程と、前記素子分離領域に囲まれた素子領域の上部に、前記メモリセルアレイの端部での浮遊ゲート電極間隔が前記メモリセルアレイの内部での浮遊ゲート電極間隔よりも大きくなるように、浮遊ゲート電極を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００２７】
本発明によれば、メモリセルアレイ端部での寸法変動に起因する従来技術の問点を回避することが可能となる。このため、歩留りを向上させ、高信頼性の不揮発性半導体記憶装置を実現することができる。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。
【００２９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。この第１の実施の形態に係る不揮発性半導体記憶装置では、図１９と同様、素子領域１２の上部に、ゲート絶縁膜１４を介して、複数の浮遊ゲート電極１８が配置されている。浮遊ゲート１８それぞれは、素子分離領域１６の上方の位置で分断されており、メモリセル２４ごとに分離されている。複数の浮遊ゲート電極１８の上部には、ゲート間絶縁膜２０を介して、複数の制御ゲート電極２２が配置されている。複数のメモリセル２４は、縦横のアレイ状に配置されており、素子分離領域１６を挟んで隣接するメモリセル２４の制御ゲート電極２２は互いに接続されている。
【００３０】
本発明の第１の実施の形態では、さらに、素子分離領域１６の幅が、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部における素子分離領域１６ａの幅をＴ１、メモリセルアレイの内部における素子分離領域１６の幅をＴ２とした場合、Ｔ１，Ｔ２は、次の条件を満足する。
【００３１】
Ｔ１＞Ｔ２…（３）
また、浮遊ゲート電極１８間のスペースが、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部におけるスペースをＳ１、メモリセルアレイの内部におけるスペースをＳ２とした場合、Ｓ１，Ｓ２は、次の条件を満足する。
【００３２】
Ｓ１＞Ｓ２…（４）
なお、メモリセルアレイ端部のメモリセルは、通常、電気的に使用しないダミーセルとして扱われるが、本発明の第１の実施の形態では、上記の（３）式および（４）式から明らかなように、ダミーセルの占有面積が従来より増大するので、その分だけ、メモリセルアレイの面積を増大させてしまうとも考えられる。しかしながら、メモリセルアレイは非常に多くのメモリセルが配置されており、メモリセルアレイ端部のわずかな面積増加は、アレイ全体の面積に対して非常にわずかな割合でしかない。したがって、アレイ端部のダミーセルの占有面積の増大は、メモリセルアレイ全体の面積増加を招く要因にはならない。
【００３３】
図２乃至図６を用いて、図１に示した本発明の第１の実施の形態に係る不揮発性半導体装置の製造方法について説明する。なお、図１乃至図６において、（ｂ）は平面図、（ａ）は（ｂ）の断面図を示すものとする。
【００３４】
まず最初に、図２に示すように、半導体基板１０の上部にバッファ酸化膜２６、エッチングマスク材（たとえば、窒化シリコン膜）２８を順次積層する。もちろん、バッファ酸化膜２６、窒化シリコン膜２８の積層前に、半導体基板１０の表面部分にウェル領域が形成される場合もある。バッファ酸化膜２６は、たとえば、１０ｎｍの膜厚で形成し、窒化シリコン膜２８は、たとえば、１００ｎｍの膜厚で形成する。また、半導体基板１０は、たとえば、ｎ型またはｐ型のシリコン基板である。そして、フォトリソグラフィ技術により、図１の素子領域１２が形成される領域の上部にフォトレジストパターン３０を形成する。フォトレジストパターン３０は、素子分離領域１６の形成領域を規定する開口を有する。ここで、フォトレジストパターン３０のスペースは、アレイ端部でＴ１、アレイ内部でＴ２であり、その大小関係は、Ｔ１＞Ｔ２である。また、図７（ａ）は、フォトレジストパターン３０を半導体基板１０上に転写するレチクル上のパターンの主要部を示す図である。
【００３５】
次に、図２のフォトレジストパターン３０をエッチングマスクとして、窒化シリコン膜２８を除去する。フォトレジストパターン３０除去後、図３に示すように、パターニングされた窒化シリコン膜２８をエッチングマスクとして、バッファ酸化膜２６および半導体基板１０を順次除去し、図１の素子分離領域１６の形成領域である、複数の溝（トレンチ）３２，３２ｂを形成する。そして、複数の溝３２，３２ｂの内部に絶縁膜を埋め込み、複数の素子分離領域１６を形成する。この素子分離領域１６の形成には、たとえば、ＣＭＰ技術が利用される。すなわち、複数の溝３２，３２ｂ形成後、その溝３２，３２ｂが完全に埋め込まれるように、半導体基板１０の上部に絶縁膜を堆積する。そして、余分な絶縁膜をＣＭＰ技術によって除去することで、溝３２の内部のみに絶縁膜を残存させることができる。
【００３６】
次に、バッファ酸化膜２６および半導体基板１０のエッチングマスクであった窒化シリコン膜２８を除去する。通常、この窒化シリコン膜２８は、熱リン酸を用いたウェットエッチングによって選択的に除去される。続いて、バッファ酸化膜２６も、たとえば、希フッ酸溶液を用いたウェットエッチングによって除去される。そして、これらの除去後、ゲート絶縁膜１４、たとえば、熱酸化による極薄酸化膜を、半導体基板１０の表面上に形成する。そして、図４に示すように、半導体基板１０全面に、図１の浮遊ゲート１８を構成する導電材１８ａ、たとえば、アモルファスシリコン膜や、多結晶シリコン膜を堆積する。そして、図５に示すように、導電材１８ａの上部に、フォトレジストパターン３４を形成する。ここで、フォトレジストパターン３４のスペースは、アレイ端部でＳ１、アレイ内部でＳ２であり、その大小関係は、Ｓ１＞Ｓ２である。また、図７（ｂ）は、フォトレジストパターン３４を半導体基板１０上に転写するレチクル上のパターンの主要部を示す図である。
【００３７】
次に、図５のフォトレジストパターン３４をエッチングマスクとして、導電材１８ａを除去した後、図６に示すように、フォトレジストパターン３４を除去する。そして、図１のゲート間絶縁膜２０、制御ゲート電極２２を順次形成すれば、図１に示した不揮発性半導体記憶装置が完成する。ゲート間絶縁膜２０は、たとえば、酸化膜／窒化シリコン膜／酸化膜の積層構造であるＯＮＯ膜から成り、また、制御ゲート電極２２は、浮遊ゲート電極１８と同様、導電材から構成される。その導電材としては、たとえば、アモルファスシリコン膜、多結晶シリコン膜、あるいは、それらとタングステン膜やタングステンシリサイド膜との積層膜が典型的である。なお、図示はしないが、制御ゲート電極２２形成後、層間絶縁膜形成工程、配線工程等が順次行なわれる。
【００３８】
このように、本発明の第１の実施の形態に係る不揮発性半導体記憶装置では、図２に示すように、素子分離領域１６の幅を規定するフォトレジストパターン３０のスペースが、Ｔ１（アレイ端部）＞Ｔ２（アレイ内部）となっている。すなわち、図７（ａ）に示すように、フォトレジストパターン３０を半導体基板１０上に転写するレチクル上のパターンのスペースが、Ｔ１（アレイ端部）＞Ｔ２（アレイ内部）となるようにあらかじめ規定されている。これに対応して、さらに、図５に示すように、浮遊ゲート電極１８間のスペースを規定するフォトレジストパターン３４のスペースが、Ｓ１（アレイ端部）＞Ｓ２（アレイ内部）となっている。すなわち、図７（ｂ）に示すように、フォトレジストパターン３４を半導体基板１０上に転写するレチクル上のパターンのスペースが、Ｓ１（アレイ端部）＞Ｓ２（アレイ内部）となるようにあらかじめ規定されている。
【００３９】
このため、アレイ端部のフォトレジストパターン３０が太く形成された場合であっても、アレイ端部のスペースがアレイ内部と比べて極端に狭くなることはなくなる。それにより、従来技術で問題となったアレイ端部での絶縁膜の埋め込み性を向上させ、各種の不良を抑制することが可能となる。
【００４０】
さらに、アレイ端部における寸法変動やレチクルの位置合わせズレが生じた場合であっても、アレイ端部の素子領域１２の上方に浮遊ゲート電極１８間のスペースが配置されてしまうことを防止できる。それにより、従来技術で問題となったアレイ端部での基板やられを防止し、製造歩留りおよび信頼性の向上を図ることができる。
【００４１】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。この第２の実施の形態は、図１に示した第１の実施の形態において、さらに、素子領域１２の幅が、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部における素子領域１２ｂの幅をＬ１、メモリセルアレイの内部における素子領域１２の幅をＬ２とした場合、Ｌ１，Ｌ２は、次の条件を満足する。
【００４２】
Ｌ１＞Ｌ２…（５）
このように、本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、さらに、素子領域１２の幅を規定するフォトレジストパターン（図２のフォトレジスト３０参照）のラインが、Ｌ１（アレイ端部）＞Ｌ２（アレイ内部）となっている。すなわち、図９（ｂ）に示すように、このフォトレジストパターンを半導体基板１０上に転写するレチクル上のパターンのラインが、Ｌ１（アレイ端部）＞Ｌ２（アレイ内部）となるようにあらかじめ規定されている。
【００４３】
このため、本発明の第２の実施の形態によれば、上記の第１の実施の形態の効果に加えて、アレイ端部のフォトレジストパターン３０が細く形成された場合であっても、倒れない程度の幅を維持することが可能となる。それにより、倒れたフォトレジストによる誤ったパターンの形成を防止することができる。
【００４４】
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。図１０は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。上記の第１および第２の実施の形態の素子分離は、ＳＴＩ構造で構成されていたが、この第３の実施の形態は、素子分離構造として、セルフアラインＳＴＩ（ＳＡ−ＳＴＩ）構造を採用するものである。また、この第３の実施の形態では、上記第２の実施の形態と同様、素子分離領域１６の幅、浮遊ゲート電極１８間のスペースおよび素子領域１２の幅それぞれは、上記の第２の実施の形態と同一の関係を満足するものである。
【００４５】
次に、図１１乃至図１５を参照して、図１０に示した本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図１１乃至図１５において、（ｂ）は平面図、（ａ）は（ｂ）の断面図を示すものとする。
【００４６】
まず最初に、図１１に示すように、半導体基板１０全面に、ゲート絶縁膜１４、たとえば、熱酸化による極薄酸化膜、を形成し、続いて、浮遊ゲート電極１８の構成材料である導電材１８ｃを堆積する。さらに、導電材１８ｃの上部には、マスク材３６、たとえば、窒化シリコン膜を堆積する。そして、フォトリソグラフィ技術により、窒化シリコン膜３６の上部にフォトレジストパターン３８を形成する。ここで、フォトレジストパターン３８のスペースは、アレイ端部でＴ１、アレイ内部でＴ２であり、その大小関係は、Ｔ１＞Ｔ２である。また、その幅は、アレイ端部でＬ１、アレイ内部でＬ２であり、その大小関係は、Ｌ１＞Ｌ２である。
【００４７】
次に、図１１のフォトレジストパターン３８をエッチングマスクとして、窒化シリコン膜３６を除去する。フォトレジストパターン３８除去後、今度はパターニングされた窒化シリコン膜３６をエッチングマスクとして、導電材１８ｃ、ゲート絶縁膜１４および半導体基板１０を順次除去し、図１２に示すように、複数の溝（トレンチ）３２を形成する。このエッチングによって、図１０の素子領域１２と浮遊ゲート電極１８とを自己整合的に形成することが可能となる。
【００４８】
そして、図１２に示すように、複数の溝３２の内部に絶縁膜を埋め込み、複数の素子分離領域１６を形成する。この素子分離領域１６の形成には、たとえば、ＣＭＰ技術が利用される。すなわち、複数の溝３２を形成後、その溝３２が完全に埋め込まれるように、半導体基板１０の上部に絶縁膜を堆積する。そして、余分な絶縁膜をＣＭＰ技術によって除去することで、溝３２の内部のみに絶縁膜を残存させることができる。
【００４９】
次に、半導体基板１０の上部に残存する窒化シリコン膜３６を除去する。通常、この窒化シリコン膜３６は、熱リン酸を用いたウェットエッチングによって、選択的に除去される。この除去によって、導電材１８ｃの上部が露出する。そして、図１３に示すように、半導体基板１０の全面に導電材１８ｄを堆積する。この時、導電材１８ｃと導電材１８ｄとは電気的に接続される。導電材１８ｄは、導電材１８ｃと同様、アモルファスシリコン膜あるいは多結晶シリコン膜で構成される。そして、図１４に示すように、導電材１８ｄの上部に、フォトレジストパターン４０を形成する。ここで、フォトレジストパターン４０のスペースは、アレイ端部でＳ１、アレイ内部でＳ２であり、その大小関係は、Ｓ１＞Ｓ２である。
【００５０】
次に、図１４のフォトレジストパターン４０をエッチングマスクとして、導電材１８ｄを除去した後、図１５に示すように、フォトレジストパターン４０を除去する。この時点で、導電材１８ｃと導電材１８ｄとから構成された浮遊ゲート電極１８が完成することになる。そして、図１０のゲート間絶縁膜２０、制御ゲート電極２２を順次形成すれば、図１０に示した不揮発性半導体記憶装置が完成する。ゲート間絶縁膜２０は、たとえば、酸化膜／窒化シリコン膜／酸化膜の積層構造であるＯＮＯ膜から成り、また、制御ゲート電極２２は、浮遊ゲート電極１８と同様、導電材から構成される。その導電材としては、たとえば、アモルファスシリコン膜、多結晶シリコン膜、あるいは、これらとタングステン膜あるいはタングステンシリサイド膜との積層膜が一般的である。なお、図示はしないが、制御ゲート電極２２形成後、層間絶縁膜形成工程、配線工程等が順次行なわれる。
【００５１】
このように、本発明の第３の実施の形態によれば、セルフアラインＳＴＩ構造の不揮発性半導体記憶装置においても、上記第１および第２の実施の形態と同様の効果を得ることができる。
【００５２】
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。図１６は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。上記の第１および第２の実施の形態の素子分離は、ＳＴＩ構造で構成されていたが、この第４の実施の形態は、素子分離構造として、ＬＯＣＯＳ構造を採用するものである。また、この第４の実施の形態では、上記第２の実施の形態と同様、素子分離領域１６の幅、浮遊ゲート電極１８間のスペースおよび素子領域１２の幅それぞれは、上記の第２の実施の形態と同一の関係を満足するものである。
【００５３】
このように、本発明の第４の実施の形態によれば、素子分離構造にＬＯＣＯＳ構造を採用した場合であっても、上記第１および第２の実施の形態と同様の効果を呈することができる。
【００５４】
（第５の実施の形態）
次に、本発明の第５の実施の形態について説明する。図１７は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。上記の第１乃至第４の実施の形態では、メモリセルアレイ端部における素子分離領域１６の幅、浮遊ゲート電極１８間のスペースおよび素子領域１２の幅のみをアレイ内部のものより大きくなるように設定したが、この第５の実施の形態では、アレイ端部の素子分離領域１６等に限らず、アレイ端部から内部方向に向かって２番目、３番目、……、に位置する素子分離領域１６の幅もアレイ内部よりも大きくなるように設定した例である。
【００５５】
図１７に示すように、この第５の実施の形態に係る不揮発性半導体記憶装置では、第１に、素子分離領域１６の幅が、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部における素子分離領域１６の幅をＴ１、メモリセルアレイの端部から内部方向に向かって２番目の素子分離領域１６の幅をＴ２、メモリセルアレイの内部における素子分離領域１６の幅をＴ３とした場合、Ｔ１，Ｔ２，Ｔ３は、次の条件を満足する。
【００５６】
Ｔ１＞Ｔ２＞Ｔ３…（６）
第２に、浮遊ゲート電極１８間のスペースが、次の条件を満足するように設定される。すなわち、メモリセルアレイの端部におけるスペースをＳ１、メモリセルアレイの端部から内部方向に向かって２番目のスペースをＳ２、メモリセルアレイの内部におけるスペースをＳ３とした場合、Ｓ１，Ｓ２，Ｓ３は、次の条件を満足する。
【００５７】
Ｓ１＞Ｓ２＞Ｓ３…（７）
第３に、メモリセルアレイの端部における素子領域１２の幅をＬ１、メモリセルアレイ端部から内部方向に向かって２番目の素子領域の幅をＬ２、メモリセルアレイの内部における素子領域１２の幅をＬ３とした場合、Ｌ１，Ｌ２，Ｌ３は、次の条件を満足する。
【００５８】
Ｌ１＞Ｌ２＞Ｌ３…（８）
このように、本発明の第５の実施の形態によれば、上記第１および第２の実施の形態の効果を、より顕著に実現することができる。
【００５９】
（その他の実施の形態）
上記の実施の形態においては、図１、図８、図１０、図１６および図１７に示すように、メモリセルアレイ端部における浮遊ゲート電極１８は、アレイ外側では完全に除去されているが、本発明はこのような構成に限るものではない。たとえば、図１８に示すように、アレイ外側４４においても、浮遊ゲート電極１８が残存するように構成しても、もちろん構わない。
【００６０】
また、本発明は、電気的に書き換え可能な不揮発性半導体記憶装置であれば良く、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型等の各種のメモリセルアレイ構成に適用可能である。
【００６１】
上記の実施の形態に係るレチクルでは、アレイ端付近ではパターンの規則性の崩れによって、レチクルの寸法通りにフォトレジストパターンが形成されない場合がある。そこで、たとえば、アレイ端部のライン幅をアレイ内よりも太くする等の補正をすることも可能である。
【００６２】
また、上記の実施の形態では、露光された部分がフォトレジストのスペースとなるポジタイプのレジストを適用した場合を例として説明しているが、逆に露光された部分がフォトレジストのラインとなるネガタイプのレジストを適用しても良い。この場合、上記の実施の形態に係るレチクルのパターンは、白黒を反転させたパターンを用いれば良い。
【００６３】
さらに、上記の実施の形態に係るレチクルは、その遮光部分がクロム等の完全に光を遮光するものであっても良いし、また、ハーフトーン位相シフトマスクのように、若干の光を透過させたり位相を変化させたりするものであっても良い。また、隣接するラインパターンの位相が異なる、レベルソン型位相シフトマスクであっても良い。
【００６４】
【発明の効果】
本発明によれば、メモリセルアレイ端部での寸法バラツキに起因する不良を抑制し、高歩留りおよび高信頼性を実現できる不揮発性半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
【図２】図１の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図３】図１の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図４】図１の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図５】図１の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図６】図１の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図７】（ａ）は図２のフォトレジストパターン３０を半導体基板１０上に転写するレチクル上のパターンの主要部を示す図、（ｂ）は図２のフォトレジストパターン３４を半導体基板１０上に転写するレチクル上のパターンの主要部を示す図である。
【図８】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
【図９】（ａ）は図８の素子領域１２および素子分離領域１６を規定するフォトレジストパターンを半導体基板１０上に転写するレチクル上のパターンの主要部を示す図、（ｂ）は図８の浮遊ゲート電極１８を規定するフォトレジストパターンを半導体基板１０上に転写するレチクル上のパターンの主要部を示す図である。
【図１０】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
【図１１】図１０の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図１２】図１０の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図１３】図１０の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図１４】図１０の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図１５】図１０の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図１６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
【図１７】本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
【図１８】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
【図１９】従来技術に係る不揮発性半導体記憶装置のメモリセルアレイの主要部を示す図であり、（ｂ）はその平面図、（ａ）は（ｂ）の線Ａ−Ａに関する断面図である。
【図２０】図１９の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図２１】図１９の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図２２】図１９の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図２３】図１９の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図２４】図１９の不揮発性半導体記憶装置の製造工程を示す図であり、（ａ）はその断面図、（ｂ）のその平面図である。
【図２５】図２０乃至図２４に示した、図１９の不揮発性半導体記憶装置の製造工程で用いられるレチクル上のパターンの主要部を示す図であり、（ａ）は図２０のフォトレジストパターン３０を半導体基板１０上に転写するレチクルで、（ｂ）は図２３のフォトレジストパターン３４を半導体基板１０上に転写するレチクルである。
【図２６】図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２０と同じ工程に対応するものである。
【図２７】図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２０と同じ工程に対応するものである。
【図２８】図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２７のエッチング後に対応するものである。
【図２９】図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２３と同じ工程に相当するものである。
【図３０】図１９の不揮発性半導体記憶装置の製造工程を示す断面図であり、図２４と同じ工程に相当するものである。
【符号の説明】
１０  半導体基板
１２  素子領域
１４  ゲート絶縁膜
１６  素子分離領域
１８  浮遊ゲート電極
２０  ゲート電極間絶縁膜
２２  制御ゲート電極
２４  メモリセル
２６  バッファ酸化膜
２８，３６  マスク材（窒化シリコン膜）
３０，３２，３８，４０  フォトレジストパターン
３２  溝（トレンチ）
４２  基板やられ
【図１】
0004004721.tif 000002
【図２】
0004004721.tif 000003
【図３】
0004004721.tif 000004
【図４】
0004004721.tif 000005
【図５】
0004004721.tif 000006
【図６】
0004004721.tif 000007
【図７】
0004004721.tif 000008
【図８】
0004004721.tif 000009
【図９】
0004004721.tif 000010
【図１０】
0004004721.tif 000011
【図１１】
0004004721.tif 000012
【図１２】
0004004721.tif 000013
【図１３】
0004004721.tif 000014
【図１４】
0004004721.tif 000015
【図１５】
0004004721.tif 000016
【図１６】
0004004721.tif 000017
【図１７】
0004004721.tif 000018
【図１８】
0004004721.tif 000019
【図１９】
0004004721.tif 000020
【図２０】
0004004721.tif 000021
【図２１】
0004004721.tif 000022
【図２２】
0004004721.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0004004721.tif 000027
【図２７】
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【図２８】
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【図２９】
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【図３０】
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