(57)【特許請求の範囲】
【請求項１】
ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
前記動作電圧で動作する発振回路から供給されるクロック信号である発振信号の振幅レベルを監視し前記動作電圧の降下による前記振幅レベルの低下が予め設定した低限レベル以下となったときレベル検出信号を出力する発振振幅レベル検出手段と、
前記レベル検出信号の供給に応じて前記動作電圧を制御する電圧制御手段とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とする消費電力低減回路。
【請求項２】
ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
基本動作電圧を供給する電源と、
後述の降圧信号及び又は昇圧信号に応じて供給を受けた前記基本動作電圧を可変し動作電圧を出力する電圧可変レギュレータと、
前記動作電圧の供給を受け動作し前記システムロジックのクロック信号である発振信号を出力する発振回路と、
前記基本動作電圧の供給を受けて動作し前記システムロジックから供給を受けた第１及び第２の検出レベル設定信号の各々に応じて設定した第１及び第２の検出レベルにより前記発振信号のレベルを検出し対応する降圧信号及び又は昇圧信号を生成して前記電圧可変レギュレータに供給する発振振幅レベル検出回路とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とする消費電力低減回路。
【請求項３】
前記システムロジックが、ディジタル値である前記第１及び第２の検出レベル設定信号を保持するレジスタを備えることを特徴とする請求項２記載の消費電力低減回路。
【請求項４】
前記発振振幅レベル検出回路が、前記発振信号をサンプルホールドし直流電圧の振幅レベルを出力するサンプルホールド回路と、
前記第１の検出レベルの供給を受け前記振幅レベルとの比較結果に応じたレベルの前記降圧信号を出力する第１のレベル検出回路と、
前記第２の検出レベルの供給を受け前記振幅レベルとの比較結果に応じたレベルの前記昇圧信号を出力する第２のレベル検出回路と、
前記第１の検出レベル設定信号をＤ／Ａ変換し前記第１の検出レベルを出力する第１のＤ／Ａ変換回路と、
前記第２の検出レベル設定信号をＤ／Ａ変換し前記第２の検出レベルを出力する第２のＤ／Ａ変換回路とを備えることを特徴とする請求項２記載の消費電力低減回路。
【請求項５】
前記第１のレベル検出回路が、前記振幅レベルと前記第１の検出レベルとを比較する第１のアナログコンパレータを備え、
前記第２のレベル検出回路が、前記振幅レベルと前記第２の検出レベルとを比較する第２のアナログコンパレータを備えることを特徴とする請求項４記載の消費電力低減回路。
【請求項６】
ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
基本動作電圧を供給する電源と、
後述の昇圧信号に応じて供給を受けた前記基本動作電圧を可変し動作電圧を出力する電圧可変レギュレータと、
前記動作電圧の供給を受け動作し前記システムロジックのクロック信号である発振信号を出力する発振回路と、
前記基本動作電圧の供給を受けて動作し前記システムロジックから供給を受けた検出レベル設定信号に応じて設定した検出レベルにより前記発振信号のレベルを検出し対応する昇圧信号を生成して前記電圧可変レギュレータに供給する発振振幅レベル検出回路とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とする消費電力低減回路。
【請求項７】
ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
基本動作電圧を供給する電源と、
後述の降圧信号及び又は昇圧信号に応じて供給を受けた前記基本動作電圧を可変し動作電圧を出力する電圧可変レギュレータと、
前記動作電圧の供給を受け動作し前記システムロジックのクロック信号である発振信号を出力する発振回路と、
前記基本動作電圧の供給を受けて動作し前記システムロジックから供給を受けた第１及び第２の検出レベル設定信号により前記発振信号のレベルを検出し対応する降圧信号及び又は昇圧信号を生成して前記電圧可変レギュレータに供給する発振振幅レベル検出回路とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とする消費電力低減回路。
【請求項８】
発振振幅レベル検出回路が、前記発振信号をサンプルホールドし直流電圧の振幅レベルを出力するサンプルホールド回路と、
前記振幅レベルをディジタル値のディジタル振幅レベルに変換するＡ／Ｄ変換回路と、
前記ディジタル振幅レベルと前記第１及び第２の検出レベル設定信号とを比較し比較結果に応じて前記降圧信号及び昇圧信号をそれぞれ出力する第１及び第２の比較器を備えることを特徴とする請求項７記載の消費電力低減回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は消費電力低減回路に関し、特にガスメータ等に使用されている電池駆動のマイクロコンピュータの消費電力低減を図った消費電力低減回路に関する。
【０００２】
【従来の技術】
この種のマイクロコンピュータは、バッテリの長時間駆動を可能とするため、低消費電力化が求められており、近年さらに待機状態時のみならず通常動作中においてもより低消費電力化を実現することが要求されている。
【０００３】
消費電力低減の手法の一つとして、マイクロコンピュータの主論理回路であるＣＰＵを含むシステムロジックへの入力周波数を低くするというものがある。現在のこの種の殆どのマイクロコンピュータで使用されているシステムロジックは、ＣＭＯＳＬＳＩにより構成されており、その消費電力は、動作周波数にはぼ比例するので、本手法は、消費電力低減に有効である。
【０００４】
上記要求に応えるために、例えば、特開平９−２８８５２７号公報記載の従来の第１の消費電力低減回路は、待機状態時等消費電力を低減したいときに上記消費電力低減手法を用いるとともに、ＣＭＯＳＬＳＩの動作周波数と動作電圧の依存関係を利用し、システムロジックヘの供給電圧も可変することにより、より効果的な低消費電力回路を実現することを提案している。
【０００５】
従来の第１の消費電力低減回路をマイクロコンピュータの主論理回路であるシステムロジック１０５とともにブロックで示す図７を参照すると、この従来の消費電力低減回路は、動作電力を供給するバッテリ１０１と、基本周波数を設定している周波数制御回路１０６と、周波数を変更可能な発振回路１０４と、電圧を変更可能な電圧可変レギュレータ１０２と、システムロジック１０５が動作可能な周波数と電源電圧の組み合わせを決定する動作周波数・動作電圧決定回路１０３とを備える。
【０００６】
次に、図７を参照して、従来の第１の消費電力低減回路の動作について説明すると、まず、周波数制御回路１０６は、システムロジック１０５に供給すべき周波数を決定し対応コントロール信号を動作周波数・動作電圧決定回路１０３に供給する。周波数の決定方法は、通常動作時はシステムロジック１０５が動作可能な最大周波数で動作させ、待機状態など消費電力を低減したいときには、低い周波数で動作させるものとする。動作周波数・動作電圧決定回路１０３は、コントロール信号ｏに基づき周波数制御回路１０６で決定された周波数でシステムロジックが動作可能な最低電圧を決定する。
【０００７】
動作周波数と動作電圧の組合せはシステムロジック１０５を構成するＣＭＯＳＬＳＩの特性により決定する。
【０００８】
次に、動作周波数・動作電圧決定回路１０３は、決定した動作周波数をコントロール信号ｐで発振回路１０４に伝え、発振回路１０４は所定のクロックを生成しシステムロジック１０５に供給する。また、動作周波数・動作電圧決定回路１０３は、決定した動作電圧を電圧可変レギュレータ１０２に伝え、電圧可変レギュレータ１０２は、バッテリ１０１からの入力電圧からシステムロジック１０５への上記動作電圧を生成・供給する。
【０００９】
しかし、この従来の第１の消費電力低減回路は、上述の通常動作時において、発振回路の動作電圧を可変にするという機能・構成を有していないので、通常動作時における低消費電力化はできない。
【００１０】
このため、通常動作時における低消費電力化を図って、動作電圧を通常動作時に変更しようとする場合は、マイクロコンピュータへの供給電圧を複数準備し、それら複数の電圧の電源（以下複数の電圧）を供給し、内部でその１つを選択使用する従来の第２の消費電力低減回路が考えられる。しかし、複数の電圧を供給するためには対応する複数の入力ピンを用意する必要があり、チップ面積の増大要因となるので、小チップにする必要があるマイクロコンピュータには不都合である。
【００１１】
また、マイクロコンピュータ内部にて電源を分割し、分割した中の一つである発振器への供給用電源と発振器の間にレギュレータを挿入するすることにより発振器の動作電圧を低下させる従来の第３の消費電力低減回路が考えられる。しかし、本回路では、動作電圧がマイクロコンピュータの起動時から低下しているため発振の立ち上がりが妨げられ、正常動作できないことが予想される。
【００１２】
【発明が解決しようとする課題】
上述した従来の第１の消費電力低減回路は、通常動作時において、発振回路の動作電圧を可変する機能・構成を有していないため、この通常動作時における低消費電力化はできないという欠点があった。
【００１３】
また、マイクロコンピュータへの供給電圧を複数準備し、それら複数の電圧の電源（以下複数の電圧）を供給し、内部でその１つを選択使用することにより上記欠点の解決を図った従来の第２の消費電力低減回路は、複数の電圧を供給するための複数の入力ピンを用意する必要があり、チップ面積の増大要因となるという欠点があった。
【００１４】
さらに、マイクロコンピュータ内部にて電源を分割し、分割した中の一つである発振器への供給用電源と発振器の間にレギュレータを挿入するすることにより発振器の動作電圧を低下することにより上記欠点の解決を図った従来の第３の消費電力低減回路は、動作電圧がマイクロコンピュータの起動時から低下しているため発振の立ち上がりが妨げられ、正常動作阻害要因となるという欠点があった。
【００１５】
本発明の目的は、待機状態にすることによる消費電力低減に加えて、通常動作時においてもより低消費電力化を実現する消費電力低減回路を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１記載の発明の消費電力低減回路は、ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
前記動作電圧で動作する発振回路から供給されるクロック信号である発振信号の振幅レベルを監視し前記動作電圧の降下による前記振幅レベルの低下が予め設定した低限レベル以下となったときレベル検出信号を出力する発振振幅レベル検出手段と、
前記レベル検出信号の供給に応じて前記動作電圧を制御する電圧制御手段とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とするものである。
【００１７】
請求項２記載の発明の消費電力低減回路は、ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
基本動作電圧を供給する電源と、
後述の降圧信号及び又は昇圧信号に応じて供給を受けた前記基本動作電圧を可変し動作電圧を出力する電圧可変レギュレータと、
前記動作電圧の供給を受け動作し前記システムロジックのクロック信号である発振信号を出力する発振回路と、
前記基本動作電圧の供給を受けて動作し前記システムロジックから供給を受けた第１及び第２の検出レベル設定信号の各々に応じて設定した第１及び第２の検出レベルにより前記発振信号のレベルを検出し対応する降圧信号及び又は昇圧信号を生成して前記電圧可変レギュレータに供給する発振振幅レベル検出回路とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とするものである。
【００１８】
また、請求項３記載の発明は、請求項２記載の消費電力低減回路において、前記システムロジックが、ディジタル値である前記第１及び第２の検出レベル設定信号を保持するレジスタを備えて構成されている。
【００１９】
また、請求項４記載の発明は、請求項２記載の消費電力低減回路において、前記発振振幅レベル検出回路が、前記発振信号をサンプルホールドし直流電圧の振幅レベルを出力するサンプルホールド回路と、
前記第１の検出レベルの供給を受け前記振幅レベルとの比較結果に応じたレベルの前記降圧信号を出力する第１のレベル検出回路と、
前記第２の検出レベルの供給を受け前記振幅レベルとの比較結果に応じたレベルの前記昇圧信号を出力する第２のレベル検出回路と、
前記第１の検出レベル設定信号をＤ／Ａ変換し前記第１の検出レベルを出力する第１のＤ／Ａ変換回路と、
前記第２の検出レベル設定信号をＤ／Ａ変換し前記第２の検出レベルを出力する第２のＤ／Ａ変換回路とを備えて構成されている。
【００２０】
また、請求項５記載の発明は、請求項４記載の消費電力低減回路において、前記第１のレベル検出回路が、前記振幅レベルと前記第１の検出レベルとを比較する第１のアナログコンパレータを備え、
前記第２のレベル検出回路が、前記振幅レベルと前記第２の検出レベルとを比較する第２のアナログコンパレータを備えて構成される。
【００２１】
請求項６記載の発明の消費電力低減回路は、ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
基本動作電圧を供給する電源と、
後述の昇圧信号に応じて供給を受けた前記基本動作電圧を可変し動作電圧を出力する電圧可変レギュレータと、
前記動作電圧の供給を受け動作し前記システムロジックのクロック信号である発振信号を出力する発振回路と、
前記基本動作電圧の供給を受けて動作し前記システムロジックから供給を受けた検出レベル設定信号に応じて設定した検出レベルにより前記発振信号のレベルを検出し対応する昇圧信号を生成して前記電圧可変レギュレータに供給する発振振幅レベル検出回路とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とするものである。
【００２２】
請求項７記載の発明の消費電力低減回路は、ＣＰＵを含むシステムロジックに対し待機状態時に動作周波数及び動作電圧を低減することにより消費電力の低下を行う消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、
基本動作電圧を供給する電源と、
後述の降圧信号及び又は昇圧信号に応じて供給を受けた前記基本動作電圧を可変し動作電圧を出力する電圧可変レギュレータと、
前記動作電圧の供給を受け動作し前記システムロジックのクロック信号である発振信号を出力する発振回路と、
前記基本動作電圧の供給を受けて動作し前記システムロジックから供給を受けた第１及び第２の検出レベル設定信号により前記発振信号のレベルを検出し対応する降圧信号及び又は昇圧信号を生成して前記電圧可変レギュレータに供給する発振振幅レベル検出回路とを備え、
通常動作時において前記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、前記通常動作時にも消費電力低減を可能とすることを特徴とするものである。
【００２３】
また、請求項８記載の発明は、請求項７記載の消費電力低減回路において、発振振幅レベル検出回路が、前記発振信号をサンプルホールドし直流電圧の振幅レベルを出力するサンプルホールド回路と、
前記振幅レベルをディジタル値のディジタル振幅レベルに変換するＡ／Ｄ変換回路と、
前記ディジタル振幅レベルと前記第１及び第２の検出レベル設定信号とを比較し比較結果に応じて前記降圧信号及び昇圧信号をそれぞれ出力する第１及び第２の比較器を備えて構成される。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２５】
本実施の形態の消費電力低減回路は、従来と同様に、待機状態時にマイクロコンピュータの主論理回路であるＣＰＵを含むシステムロジックへの入力周波数の低減と動作電圧の低減による消費電力低減機能を有するマイクロコンピュータの消費電力低減回路において、上記動作電圧で動作する発振回路から供給されるクロック信号である発振信号の振幅レベルを監視し前記動作電圧の降下による振幅レベルの低下が予め設定した低限レベル以下となったときレベル検出信号を出力する発振振幅レベル検出手段と、上記レベル検出信号の供給に応じて上記動作電圧を制御する電圧制御手段とを備え、通常動作時において上記システムロジックが安定動作を確保できる限界近くまで動作電圧を低減することにより、通常動作時にも消費電力低減を可能とすることを特徴とするものである。
【００２６】
なお、待機状態における入力周波数の低減と動作電圧の低減による消費電力低減機能は、従来と同様の技術であるので、以下の実施の形態の説明では省略する。
【００２７】
次に、本発明の第１の実施の形態をマイクロコンピュータの主論理回路であるシステムロジック５とともにブロックで示す図１を参照すると、この図に示す本実施の形態の消費電力低減回路は、基本動作電圧ａを供給する電源（ＶＤＤ）１と、後述の降圧信号ｂ／昇圧信号ｃに応じて供給を受けた基本動作電圧ａを可変し動作電圧ｄを出力する電圧可変レギュレータ２と、動作電圧ｄの供給を受け動作し後述のシステムロジック５のクロック信号である発振信号ｅを出力する発振回路４と、基本動作電圧ａの供給を受けて動作しシステムロジック５から供給を受けた高位及び低位の各々の検出レベル設定信号ｆ，ｇに応じて設定した高位及び低位の検出レベルＦ，Ｇにより入力した発振信号ｅのレベルを検出し対応する降圧信号ｂ／昇圧信号ｃを生成して電圧可変レギュレータ２に供給する発振振幅レベル検出回路３とを備える。
【００２８】
システムロジック５は、検出レベルＦ，Ｇ対応のディジタル値の検出レベル設定信号ｆ，ｇを保持するレジスタ５１を備え、マイクロコンピュータの主論理回路であるＣＰＵを含み動作電圧ｄと発振信号ｅとの供給を受けて動作し検出レベル設定信号ｆ，ｇを出力する。
【００２９】
次に、図１、各信号波形をタイムチャートで示す図２及び処理をフローチャートで示す図３を参照して本実施の形態の動作について説明すると、まず、ＶＤＤ１は基本動作電圧ａ、ここでは説明の便宜上５Ｖを出力し、電圧可変レギュレータ２と発振振幅レベル検出回路３とに供給する。電圧可変レギュレータ２は、詳細は後述するように発振振幅レベル検出回路３から供給を受けた降圧信号ｂ／昇圧信号ｃに応じて供給を受けた基本動作電圧ａを可変し動作電圧ｄを出力し、発振回路４とシステムロジック５とに供給する。発振回路４は、動作電圧ｄに応じた振幅の発振信号ｅを出力し、発振振幅レベル検出回路３と、システムロジック５とに供給する。
【００３０】
システムロジック５は、動作電圧ｄと発振信号ｅの供給を受けて動作し、クロック信号である発振信号ｅによりＣＰＵとしての主動作を実行すると共に、レジスタ５１に、発振信号ｅの振幅レベルＥに対し予め定めた高位及び低位の振幅レベルＦ及びＧをそれぞれ設定するための検出レベル設定信号ｆ及びｇを予め設定（ステップＳ１）しておき、通常動作時にこれら検出レベル設定信号ｆ，ｇを発振振幅レベル検出回路３に供給する（ステップＳ２）。なお、振幅レベルＦ，Ｇの設定については発振振幅レベル検出回路３の動作のところで説明する。
【００３１】
本実施の形態を特徴付ける発振振幅レベル検出回路３は、発振信号ｅの高位及び低位のアナログ値の発振振幅検出レベルＦ，Ｇをシステムロジック５から供給されるディジタル値の検出レベル設定信号ｆ，ｇで設定する。予め設定した一定期間、例えば発振信号の１周期の間、発振信号ｅの振幅レベルＥを設定した発振振幅検出レベルＦ，Ｇと比較し、発振信号ｅの振幅レベルＥが発振振幅検出レベルＦより大きいか小さいか（ステップＳ８，Ｓ１０）、また、発振振幅検出レベルＧより小さいか大きいか（ステップＳ３，Ｓ５）を調べる。発振信号ｅの振幅レベルＥが発振振幅検出レベルＦより大きい場合には降圧信号ｂを出力（Ｈレベル）する（ステップＳ９）。発振信号ｅの振幅レベルＥが発振振幅検出レベルＧより小さい場合には昇圧信号ｃを出力（Ｈレベル）する（ステップＳ４）。上記以外の場合、すなわち、発振信号ｅの振幅レベルＥが発振振幅検出レベルＦより小さく、発振振幅検出レベルＧより大きい場合には降圧信号ｂ及び昇圧信号ｃのいずれも出力しない（Ｌレベル）（ステップＳ１１，Ｓ６）。
【００３２】
以上のような動作を行う発振振幅レベル検出回路３の構成の一例をブロックで示す図４を参照すると、この図に示す発振振幅レベル検出回路３は、発振信号ｅをサンプルホールドし直流電圧の振幅レベルＥを出力するサンプルホールド回路３１と、高位の発振振幅検出レベルＦの供給を受け振幅レベルＥとの比較結果に応じたレベルの降圧信号ｂを出力するレベル検出回路３２と、低位の発振振幅検出レベルＧの供給を受け振幅レベルＥとの比較結果に応じたレベルの昇圧信号ｃを出力するレベル検出回路３３と、検出レベル設定信号ｆをＤ／Ａ変換し発振振幅検出レベルＦを出力するＤ／Ａ変換回路３４と、検出レベル設定信号ｇをＤ／Ａ変換し発振振幅検出レベルＧを出力するＤ／Ａ変換回路３５とを備える。
【００３３】
レベル検出回路３２，３３は、例えば、振幅レベルＥと発振振幅検出レベルＦ及び振幅レベルＥと発振振幅検出レベルＧとをそれぞれ比較する公知のアナログコンパレータを用いて構成できる。
【００３４】
この種の回路のクロック等の供給を含む一般的な細部構成及び動作については当業者には公知であるので、詳細な説明は省略する。
【００３５】
次に、図１〜図４及び具体的な数値例を用いて本実施の形態の動作を詳細に説明すると、まず、説明の便宜上、発振回路４及びシステムロジック５が、ある一定の動作電圧ｄの供給を受けて回路全体が十分安定して動作している状態のとき、このときの発振信号ｅの振幅レベルＥを１００％とする。発振回路４及びシステムロジック５は、動作電圧ｄが低下し、このため発振信号ｅの振幅レベルＥが８５％まで低下しても、なお、十分安定動作を継続するものとする。さらに、動作電圧ｄが低下し、発振信号ｅの振幅レベルＥが７５％以下となると発振回路４及びシステムロジック５の動作が不安定となり、発振停止あるいは論理回路の誤動作により安定動作が保証できないものとする。それぞれ、マージンをとり、高位発振振幅検出レベルＦを９０％、低位発振振幅検出レベルＧを８０％に設定するものとする。
【００３６】
また、上述のように、基本動作電圧ａを５．０Ｖとし、発振信号ｅの振幅レベルＥは１００％のとき５．０Ｖとする。従って、発振振幅検出レベルＦ，Ｇは、それぞれ、４．５Ｖ，４．０Ｖとなる。
【００３７】
すなわち、システムロジック５のレジスタ５１に検出レベル設定信号ｆ及びｇとして発振振幅検出レベルＦ，Ｇ（４．５Ｖ，４．０Ｖ）対応の値をそれぞれ設定する。
【００３８】
システムロジック５は、レジスタ５１から、ディジタル信号である検出レベル設定信号ｆ，ｇを出力し、発振振幅レベル検出回路３に供給する。発振振幅レベル検出回路３は、Ｄ／Ａ変換回路３２，３３で検出レベル設定信号ｆ，ｇをアナログ（直流電圧）信号である発振振幅検出レベルＦ，Ｇに変換し、サンプルホールド回路３１で、発振信号ｅをサンプルホールドして同様にアナログ信号である振幅レベルＥに変換する。次に、レベル検出回路３２，３３で、予め設定した比較期間、例えば、発振信号ｅの１周期の期間、以下の４項目を同時に検出し、その結果に基づき対応する降圧信号ｂ、及び昇圧信号ｃの各々のレベルを設定することを繰り返し動作する。
【００３９】
なお、ここでは、説明の便宜上、発振信号ｅは正弦波とし、振幅レベルｅは波形の正側の尖頭値で表すものとする。
【００４０】
（１）発振信号ｅの振幅レベルＥが発振振幅検出レベルＦ＝４．５ｖより高い場合、降圧信号ｂをＨレベルとして出力する（Ｔ１）。
【００４１】
（２）発振信号ｅの振幅レベルＥが発振振幅検出レベルＦ＝４．５ｖより低い場合、その検出直後の発振信号ｅの０レベルのタイミングで降圧信号ｂをＬレベルとして出力する（Ｔ２）。
【００４２】
（３）発振信号ｅの振幅レベルＥが発振振幅検出レベルＧ＝４．０ｖより低い場合、その検出直後の発振信号ｅの０レベルのタイミングで昇圧信号ｃをＨレベルとして出力する（Ｔ３）。
【００４３】
（２）発振信号ｅの振幅レベルＥが発振振幅検出レベルＧ＝４．０ｖより高い場合、昇圧信号ｃをＬレベルとして出力する（Ｔ４）。
【００４４】
電圧可変レギュレータ２は、降圧信号ｂと昇圧信号ｃの各々のレベルに基づき、以下の動作を繰り返す。
【００４５】
（１）降圧信号ｂがＨレベルの期間、動作電圧ｄの電圧を降下させ続ける。この例では、動作電圧ｄの電圧は５．０Ｖから４．８Ｖに、さらに、４．６Ｖまで降下する。
【００４６】
（２）昇圧信号ｃがＨレベルの期間、動作電圧ｄの電圧を上昇させ続ける。この例では、動作電圧ｄの電圧は４．５Ｖから４．６Ｖに上昇する。
【００４７】
このように、発振振幅レベル検出回路３及び電圧可変レギュレータ２の動作により、通常動作時における発振回路４及びシステムロジック５の動作電圧を変化させることにより、これら発振回路４及びシステムロジック５の動作電圧を安定動作が確保できる限界まで、低減することができる。従って、通常動作時の消費電力の低減が可能である。
【００４８】
一般に、発振回路及び論理回路の消費電流ｉは、動作電圧ｖと動作周波数ｆとの間で、以下の関係がある。
【００４９】
ｉ＝ｃｖｆ・・・・・・・・・・・・・・・・・・・・・・・・（１）
ここで、ｃは定数である。
【００５０】
従って、本実施の形態を、例えば、動作電圧±１０％で安定動作する回路に適用した場合、周波数ｆを一定とすると、約１０％の動作電流低減となり、結果的に消費電力を約１０％低減をすることができる。
【００５１】
さらに、本実施の形態では、発振回路４の動作電圧の調整を行うので、発振安定も期待できる。しかも、発振振幅レベル検出回路３の機能により、電源オン（起動）時の発振立ち上がり時に、発振振幅検出レベルＧよりも発振信号ｅの振幅レベルＥが低い間は、昇圧信号ｃがＨレベルとなっているので、発振回路４の動作電圧ｄが上昇し続けることになり、発振立ち上がりを助長する。
【００５２】
次に、本発明の第２の実施の形態を図１と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図５を参照すると、この図に示す本実施の形態の前述の第１の実施の形態との相違点は、システムロジック５の代わりに検出レベル設定信号ｇのみを出力するシステムロジック５Ａと、発振振幅レベル検出回路３の代わりに検出レベル設定信号ｇの供給により低位の発振振幅検出レベルＧのみを設定し発振信号ｅの振幅レベルＥが発振振幅検出レベルＧより低い間は昇圧信号ｃを出力する発振振幅レベル検出回路３Ａと、電圧可変レギュレータ２の代わりに予め設定した低電圧の動作電圧ｄを出力するとともに昇圧信号ｃの供給に応じて動作電圧ｄの電圧を上昇する電圧可変レギュレータ２Ａとを備えることである。
【００５３】
本実施の形態では、昇圧信号のみを使用することにより、動作電圧ｄは基本的に低電力化のため低めに、例えば８５％に初期設定しても起動時における確実な発振立ち上がりを得ることができる。
【００５４】
また、第１の実施の形態と比較して、さらに、構成要素が少ないので、チップ面積を削減できる。
【００５５】
次に、本発明の第３の実施の形態を特徴付ける発振振幅レベル検出回路３Ｂを図１と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図６を参照すると、この図に示す本実施の形態の発振振幅レベル検出回路３Ｂの前述の第１の実施の形態の発振振幅レベル検出回路３との相違点は、サンプルホールド回路の出力信号である振幅レベルＥをディジタル値の振幅レベルＤに変換するＡ／Ｄ変換回路３６と、レベル検出回路３２，３３及びＤ／Ａ変換回路３４，３５の代わりにそれぞれディジタル値である振幅レベルＤと検出レベル設定信号ｆ，ｇとを比較し比較結果に応じて降圧信号ｂ，昇圧信号ｃをそれぞれ出力する比較器３７，３８を備え、第１の実施の形態のアナログ方式による発振振幅レベル検出の代わりにディジタル方式で発振振幅レベル検出を行うことである。
【００５６】
２つのディジタル値の大小を比較する比較器３７，３８は、例えば、２値の差を求める公知のディジタル減算器を用いて構成できる。
【００５７】
この種の回路のクロック等の供給を含む一般的な細部構成及び動作については当業者には公知であるので、詳細な説明は省略する。
【００５８】
以上本発明の実施の形態を述べたが、本発明は上記実施の形態に限られることなく種々の変形が可能である。例えば、発振信号波形として正弦波でなく矩形波を用いても良いことは明らかである。
【００５９】
また、高位、低位の発振振幅検出レベルは任意に設定できることは明らかである。
【００６０】
また、レベル比較は波形の尖頭値の代わりに実効値を用いても良い。
【００６１】
【発明の効果】
以上説明したように、本発明の消費電力低減回路は、発振信号の振幅レベルを監視し動作電圧の降下による振幅レベルの低下が予め設定した低限レベル以下となったときレベル検出信号を出力する発振振幅レベル検出手段と、レベル検出信号の供給に応じて動作電圧を制御する電圧制御手段とを備え、通常動作時における発振回路及びシステムロジック５の動作電圧を変化させて、これら発振回路及びシステムロジックの動作電圧を安定動作が確保できる限界まで低減することができるため、通常動作時の消費電力の低減が可能であるという効果がある。
【図面の簡単な説明】
【図１】本発明の消費電力低減回路の第１の実施の形態を示すブロック図である。
【図２】本実施の形態の消費電力低減回路における動作の一例を示すタイムチャートである。
【図３】本実施の形態の消費電力低減回路における動作の一例を示すフローチャートである。
【図４】図１の発振振幅レベル検出回路の構成の一例を示すブロック図である。
【図５】本発明の消費電力低減回路の第２の実施の形態を示すブロック図である。
【図６】本発明の消費電力低減回路の第３の実施の形態を特徴付ける発振振幅レベル検出回路の構成を示すブロック図である。
【図７】従来の消費電力低減回路の一例を示すブロック図である。
【符号の説明】
１    ＶＤＤ
２，２Ａ    電圧可変レギュレータ
３，３Ａ，３Ｂ    発振振幅レベル検出回路
４    発振回路
５，５Ａ    システムロジック
３１    サンプルホールド回路
３２，３３    レベル検出回路
３４，３５    Ｄ／Ａ変換回路
３６    Ａ／Ｄ変換回路
３７，３８    比較器
５１    レジスタ
１０１    バッテリ
１０２    電圧可変レギュレータ
１０３    動作周波数・動作電圧決定回路
１０４    発振回路
１０５    システムロジック
１０６    周波数制御回路
【図１】
0003987681.tif 000002
【図２】
0003987681.tif 000003
【図３】
0003987681.tif 000004
【図４】
0003987681.tif 000005
【図５】
0003987681.tif 000006
【図６】
0003987681.tif 000007
【図７】
0003987681.tif 000008