(57)【特許請求の範囲】
【請求項１】
ゲート電極下に形成されるゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置において、
前記ゲート絶縁膜は、ソース領域とドレイン領域にまたがるように半導体基板上に形成され、第１の酸化物と、バンドギャップが前記第１の酸化物より小さく、前記第１の酸化物中にドット状に分布させた第２の酸化物との混合物からなり、前記ドット内の電子の有無により情報を記憶することを特徴とする半導体記憶装置。
【請求項２】
前記第１の酸化物または前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とすることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記ゲート絶縁膜の上下界面の少なくとも下側界面にシリコン酸窒化膜を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
ゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置において、
前記ゲート絶縁膜は、第１の酸化物と、バンドギャップが前記第１の酸化物より小さく、前記第１の酸化物中にドット状に分布させた第２の酸化物との混合物からなり、
ソース電極とドレイン電極の対を２つ有し、
前記対は、前記ゲート絶縁膜上のゲート電極を共有するように交差して配置されたことを特徴とする半導体記憶装置。
【請求項７】
ゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置において、
前記ゲート絶縁膜は、第１の酸化物と、バンドギャップが前記第１の酸化物より小さく、前記第１の酸化物中にドット状に分布させた第２の酸化物との混合物からなり、
ソース電極とドレイン電極の対の２つを有し、前記ゲート絶縁膜上のゲート電極を共有するように交差して配置したセルを有し、
前記セルが縦横に配置され、
複数の前記セルによる列の各前記セルにおける１つのソース電極ごとを電気的に接続する第１の配線と、
前記列の各前記セルにおける１つのドレイン電極ごとを電気的に接続する第２の配線と、
他方の列の各前記セルにおけるゲート電極ごとを電気的に接続する第３の配線とを有し、
前記第１の配線及び前記第２の配線は、前記第３の配線と直交するように配置され、
前記列あたり前記第１の配線及び前記第２の配線をそれぞれ２本有することを特徴とする半導体記憶装置。
【請求項８】
ゲート電極下に形成されるゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置の製造方法において、
ソース領域とドレイン領域にまたがるように半導体基板上に、それぞれ第１の酸化物と、バンドギャップが前記第１の酸化物より小さい第２の酸化物の混合物からなる前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を加熱し、前記第１の酸化物と前記第２の酸化物とに相分離させる工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記ゲート絶縁膜の上下界面の少なくとも下側界面にシリコン酸窒化膜を形成する工程を有することを特徴とする請求項８記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
デジタルデータを記憶するメモリにおいて、ＭＯＳ型ＦＥＴ（Metal Oxide Semiconductor Type Field Effect Transistor）による半導体記憶装置が一般的に用いられている。
【０００３】
中でも、電気的に書き換え可能なＲＯＭ（Read Only Memory）であるＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）やフラッシュメモリは、携帯電話のプログラムコードの格納や、ＰＣ（パーソナルコンピュータ）のマザーボードのシステムＢＩＯＳ（Basic Input Output System）を格納するためなどに用いられている。
【０００４】
ＥＥＰＲＯＭとしてフローティングゲート型、ＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor）型あるいはＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型など、様々な特徴を有する構造のものが開発されている。
【０００５】
図１２は、従来のＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型の半導体記憶装置の概略の断面構造図である。
ＭＯＮＯＳ型の半導体記憶装置５０は、ｎ型の拡散領域として、ソース領域５１ｓ、ドレイン領域５１ｄが形成されたｐ型のＳｉ（シリコン）基板５１と、Ｓｉ基板５１上にＳｉＯ2（シリコン酸化）膜５２ａ、ＳｉＮ（シリコン窒化）膜５２ｂ、ＳｉＯ2膜５２ｃからなるＯＮＯ（Oxide-Nitride-Oxide）膜５２と、その上にコントロールゲート５３が積層されている構造からなる。これはｎチャネルＭＯＳ型ＦＥＴのゲート絶縁膜をＯＮＯ膜５２で置き換えた構造である。
【０００６】
ここで、ＳｉＯ2膜５２ａとＳｉＮ膜５２ｂの界面付近またはその近傍のＳｉＮ膜５２ｂ中に存在するトラップ準位に、Ｓｉ基板５１から電荷を注入し、閾値を変化させることにより、導通あるいは遮断を選択できることになり、半導体記憶装置５０はメモリとして機能する。
【０００７】
一方、近年、イスラエルのSaifun Semiconductors社が開発したＮＲＯＭ（Nitrided Read Only Memory）などの１つのセルで多値の記憶が可能な半導体記憶装置が注目されている。
【０００８】
ＮＲＯＭは、上記のＭＯＮＯＳ構造の半導体記憶装置を採用して、ＳｉＮ膜の異なる２ヶ所（ソース近傍とドレイン近傍）のトラップ準位による電荷蓄積領域に電子を蓄積することで、１つのセルに２ビットを記憶させることを可能としている。これにより、メモリの大容量化及び高集積化が期待されている。
【０００９】
【発明が解決しようとする課題】
しかし、上記の半導体記憶装置において、以下に示すような問題点があった。ＭＯＮＯＳ構造のＯＮＯ膜中に用いるＳｉＮは生来膜自体に固定電荷やトラップ準位など多く含まれていることが知られている。また、電子を電荷蓄積領域に注入する際のＦＮ（ファウラー・ノルドハイム）トンネル注入あるいはダイレクトトンネル注入には数ボルトから十数ボルトの電圧を印加する必要があり、その際にホットキャリア化した電子がトンネルする過程でＯＮＯ膜中に新たにトラップ準位を形成したり、トラップされていた電子を励起しゲート電極側に掃き出してしまうなどの問題があった。
【００１０】
また前述のＮＲＯＭは、ソース、ドレイン近傍のＳｉＮ膜に２箇所電子を蓄えるものであるが、十分制御されたトラップ準位（準位深さ、捕獲断面積、捕獲レート、放出レート）を形成するのは困難であり、一方で蓄えられた電子によりポテンシャルエネルギーが上がり電子自身がトラップから抜け出て他方のトラップへ集まって、記憶情報に誤りを生じさせる問題があった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、電荷蓄積領域に蓄積した電子の保持特性の優れた半導体記憶装置を提供することを目的とする。
また本発明の他の目的は、電荷蓄積領域に蓄積した電子の保持特性の優れた半導体記憶装置の製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す半導体記憶装置において、半導体基板２上に、ソース領域２ｓとドレイン領域２ｄにまたがるように形成され、酸化物３ｂと、酸化物３ｂに囲まれた酸化物３ｂよりバンドギャップが小さいドット状の酸化物３ａとから構成され、ドット内の電子の有無により情報を記憶する高誘電ゲート絶縁膜３をゲート電極（コントロールゲート４）下に有する半導体記憶装置１が提供される。
【００１３】
上記構造において、ドット状の酸化物３ａと酸化物３ｂのバンドギャップ差に起因して生じるローカルポテンシャルミニマムに電子が蓄積され、ドット内の電子の有無により情報が記憶される。
【００１４】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態に関わる半導体記憶装置の概略の構成を示す断面図である。
【００１５】
半導体記憶装置１は、ｐ型の半導体基板２と、半導体基板２上に、ソース領域２ｓとドレイン領域２ｄにまたがるように形成された高誘電ゲート絶縁膜３と、その上に形成されたコントロールゲート４とから構成される。
【００１６】
半導体基板２はシリコン基板であり、ソース領域２ｓ及びドレイン領域２ｄは、ｎ+領域であり、Ｐ（燐）などをイオン注入して形成した領域である。また、コントロールゲート４はポリシリコンなどである。
【００１７】
以下、高誘電ゲート絶縁膜３の組成について説明する。
North Carolina State UniversityのA.I.Kingon教授らはＭＯ2（Ｍはシリコン（Ｓｉ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）など）の分子式からなる酸化物は相分離を起こしやすく、Ｍ’2Ｏ3（Ｍ’はアルミニウム（Ａｌ）、イットリウム（Ｙ）、ランタン（Ｌａ）、プラセオジム（Ｐｒ）、ガドリニウム（Ｇｄ）及びジスプロシウム（Ｄｙ）など）の化学式からなる酸化物はシリケートを形成しやすいことを相図を用いて議論している（IWGI2001,Tokyo,Nov.1-2,2001）。これからすれば、ＭＯ2系酸化物を数種類あるいはＭＯ2系酸化物にＭ2Ｏ3系酸化物を混ぜても相分離することが予想される。相分離は熱力学的に複数の異なる物質を混ぜようとしても熱平衡状態での生成エネルギーが異なることから生じ、通常微視的な塊（ドット状）の分布として観測され、ドット状の物質が周囲の物質よりエネルギーポテンシャルが低ければローカルポテンシャルミニマムを形成する。
【００１８】
これにより、ＭＯ2系酸化物を数種類あるいはＭＯ2系酸化物にＭ2Ｏ3系酸化物を混ぜて形成した高誘電ゲート絶縁膜３は、熱処理を行うことにより、ドット状の酸化物３ａと、それを取り囲む酸化物３ｂに相分離して不均一な構造となる。ここで、ドット状の酸化物３ａが周囲の酸化物３ｂよりエネルギーポテンシャルが低いような材料を選択することで、ローカルポテンシャルミニマムを形成し、そこに電子を蓄えることによりメモリの機能を持たすことが可能となる。
【００１９】
本実施の形態では、高誘電ゲート絶縁膜３としてＨｆＯ2とＳｉＯ2の混合系であるＨｆシリケートを用いる。これにより上記の理由から形成されるドット状の酸化物３ａはＨｆリッチな酸化物であり、周囲の酸化物３ｂはＳｉリッチな酸化物となる。
【００２０】
図２は、図１の半導体記憶装置のａ−ａ’断面でのエネルギーバンド図である。
図２において、左側がコントロールゲート４のエネルギーバンド、中央が高誘電ゲート絶縁膜３のエネルギーバンド、右側が半導体基板２のエネルギーバンドである。ここでは、半導体基板２のフェルミ準位Ｅｆと、コントロールゲートのフェルミ準位Ｅｆｍは等しくフラットバンド状態であるとした。また半導体基板２はｐ型であるので、フェルミ準位Ｅｆは、伝導帯の下端のエネルギー準位Ｅｃと価電子帯の上端のエネルギー準位Ｅｖの中央に存在する真性フェルミ準位Ｅｉより下側に位置している。
【００２１】
ここで、高誘電ゲート絶縁膜３の構成元素であるＳｉＯ2のバンドギャップは９ｅＶ、ＨｆＯ2は５ｅＶ程度である。よって高誘電ゲート絶縁膜３のバンド構造にはＳｉＯ2とＨｆＯ2のバンドギャップ差に起因して、Ｓｉリッチな相とＨｆリッチな相で４ｅＶ近くのバンドギャップ差が生じ、その半分ずつがバンド不連続値に相当すると考えると、Ｓｉリッチバリア５ａに囲まれたＨｆリッチドット５ｂによる２ｅＶ近いバリア高さのローカルポテンシャルミニマムを有する高誘電ゲート絶縁膜のエネルギーバンド構造が形成される。
【００２２】
次に半導体記憶装置１の記憶動作を説明する。
半導体記憶装置１をメモリとして機能させるために、図２で示した上記の高誘電ゲート絶縁膜３のＳｉリッチバリア５ａに囲まれたＨｆリッチドット５ｂによるローカルポテンシャルミニマムに電子を注入し蓄積する。
【００２３】
図３は、半導体記憶装置の記憶原理を説明する図であり、（ａ）は電子が注入されていない場合の半導体装置のａ−ａ’断面でのエネルギーバンド図、（ｂ）は電子が注入された場合の半導体装置のａ−ａ’断面でのエネルギーバンド図、（ｃ）はドレイン電流―ゲート電圧特性を示す図である。
【００２４】
ローカルポテンシャルミニマムに電子１０を注入してない場合、コントロールゲート４に、ある一定の正のゲート電圧Ｖｃｇを印加すると、図３（ａ）のように、フェルミ準位Ｅｆが半導体基板の伝導帯の下端のエネルギー準位Ｅｃ付近にきて、ｐ型の半導体基板２上にｎ型の半導体に反転した領域（チャネル）６が形成される。これにより、ソース、ドレイン間が導通しドレイン電流Ｉｄが流れる。
【００２５】
一方、ローカルポテンシャルミニマムに電子１０が注入された場合、図３（ｂ）のように、クーロン反発により、ポテンシャルがあがり、その結果、図３（ｃ）のように閾値がＶｔｈ１からＶｔｈ２へと増加しゲート電圧Ｖｃｇを増加しない限り、ドレイン電流Ｉｄが流れない。
【００２６】
この半導体記憶装置１においてローカルポテンシャルミニマムに電子１０を保持していない状態を０、ローカルポテンシャルミニマムに電子１０を保持している状態を１とすると、１、０のメモリとして機能する。
【００２７】
ローカルポテンシャルミニマムへの電子１０の注入方法としては、基板注入、チャネルホットエレクトロン注入、ＦＮ（ファウラー・ノルドハイム）トンネル注入あるいはダイレクトトンネル注入などが用いられる。
【００２８】
基板注入では、ゲート電圧Ｖｃｇを印加させ形成するチャネル６と、半導体基板２の間の図示しない空乏層に電圧を印加して空乏層内の電界によって電子１０を加速してローカルポテンシャルミニマムに電子１０を注入する。
【００２９】
チャネルホットエレクトロン注入ではドレイン電圧Ｖｄがゲート電圧Ｖｃｇと同程度か大きな正電位となるようにして、ドレイン近傍でホットエレクトロンを生成して、それをローカルポテンシャルミニマムに注入する。
【００３０】
ＦＮトンネル注入では、大きなゲート電圧Ｖｃｇを印加して形成される三角ポテンシャルをトンネル電流が流れるように絶縁膜を薄くし、電子１０をローカルポテンシャルミニマムに注入する。
【００３１】
ダイレクトトンネル注入は台形ポテンシャルをトンネル電流が流れることが可能なほどに薄い絶縁膜を介して直接電子１０をローカルポテンシャルミニマムに注入する。
【００３２】
図４は、半導体記憶装置のａ−ａ’断面でのエネルギーバンド図であり、ＦＮトンネル注入の様子を示す図である。
大きな正のゲート電圧Ｖｃｇを印加すると、高誘電ゲート絶縁膜３のバンドの曲がりが大きくなり、膜厚が薄くなったと同じような状態が生じ、図４の矢印Ａのように、電子１０が高誘電ゲート絶縁膜３のＳｉリッチバリア５ａをトンネルし、Ｈｆリッチドット５ｂによるローカルポテンシャルミニマムに注入される。
【００３３】
上記のように、相分離して組成が不均一な高誘電ゲート絶縁膜３を用いることで、Ｈｆリッチのドット状の酸化物３ａにより生じるローカルポテンシャルミニマムのため電子は局在し、かつ高いバリア高さのために抜け出ることはほとんどできず、ＭＯＳ型ＦＥＴの閾値を変化させ、その状態を再度電界印加して抽出しない限り不揮発性に保持することが可能である。
【００３４】
また、高誘電ゲート絶縁膜３の構成元素を選択することによって、トラップの性質（準位深さ、捕獲断面積、捕獲レート、放出レート）がよく制御されたトラップを形成可能となる。従来のＳｉＮ膜に電子を蓄積するタイプでは、トラップが偶発的に生成され、未結合手が捕獲された電子によって荷電状態が変化し、トラップの性質を変えるなどが懸念されるが、本実施の形態のように構成元素同士の相分離によりドット状のローカルポテンシャルミニマムが形成されるため、電子を捕獲してもポテンシャルエネルギーの変化を除き、周囲の結合手と相互作用することなく安定に電荷保持状態を長時間維持することが可能になる。
【００３５】
従来技術の項で説明したＮＲＯＭのように、１つのセルで２ビットメモリを実現することもできる。
図５は、電荷蓄積領域を２箇所備えた半導体記憶装置の断面図である。
【００３６】
前述したＦＮトンネル注入やダイレクトトンネル注入などで、ソース領域２ｓ近傍の高誘電ゲート絶縁膜３中のＡと、ドレイン領域２ｄ近傍の高誘電ゲート絶縁膜３中のＢの点線で示した２箇所の領域に電子を注入することによって、００、０１、１０、１１の２ビットメモリが実現できる。
【００３７】
例えば、ＦＮトンネル注入の場合、ゲート電圧Ｖｃｇ＞＞ソース電圧Ｖｓとなるように電圧を印加すると、ソース領域２ｓ近傍の高誘電ゲート絶縁膜３のローカルポテンシャルミニマムに電子がトンネル注入され、ゲート電圧Ｖｃｇ＞＞ドレイン電圧Ｖｄとなるように電圧を印加すると、ドレイン領域２ｄ近傍の高誘電ゲート絶縁膜３のローカルポテンシャルミニマムに電子がトンネル注入され、２箇所の電荷蓄積領域を備えた半導体記憶装置１が形成される。
【００３８】
以下本発明の第１の実施の形態の半導体記憶装置１の製造方法を説明する。
なお、以下では高誘電ゲート絶縁膜３の材料としてＨｆＯ2とＳｉＯ2の混合系であるＨｆシリケートを用いた場合について説明する。
【００３９】
図６は半導体記憶装置の製造方法を示すフローチャートである。
Ｓ１：表面酸化膜の除去
ここでは、半導体基板２の表面に形成されたシリコン酸化膜を除去する。
【００４０】
また、この前の工程に、半導体基板２上に複数の記憶素子を形成する場合における各素子間を分離するための素子分離用酸化膜を形成するようにしてもよい。
Ｓ２：高誘電ゲート絶縁膜の形成
ここでは、ＨｆＯ2とＳｉＯ2の混合系であるＨｆシリケートからなる高誘電ゲート絶縁膜３をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成する。Ｈｆ原料にはテトラキスジエチルアミノハフニウム（ＴＤＥＡＨｆ）を、Ｓｉ原料にはビスタ−シャリブチルアミンシラン（ＢＴ−ＢＡＳ）を用いる。またキャリアガスにＮ2を用い、酸素原料にはＯ2もしくはＮ2Ｏを用いる。成長圧力を６０Ｔｏｒｒに調整し、基板温度５００℃にて８ｎｍ成膜する。
【００４１】
Ｓ３：コントロールゲートの形成
ステップＳ２で形成した高誘電ゲート絶縁膜３上に、コントロールゲート４としてポリシリコンを６５０℃で形成する。ここでは、フォトレジストをマスクとしてポリシリコンによるコントロールゲート４を形成する。
【００４２】
Ｓ４：イオン注入
レジストを除去した後、ソース領域２ｓ、ドレイン領域２ｄ及びコントロールゲート４にＰをイオン注入する。
【００４３】
Ｓ５：熱処理
イオン注入後、不純物活性化のためにＲＴＡ（Rapid Thermal Anneal）を１０００℃で１０秒間行う。このＲＴＡにより高誘電ゲート絶縁膜３はＨｆリッチなドット状の酸化物３ａと、酸化物３ａを囲むようなＳｉリッチな酸化物３ｂとに相分離を起こす。以上の工程によって、図１に示したような半導体記憶装置１が作成される。
【００４４】
なお、実験によって、この相分離は平面透過型電子顕微鏡（ＴＥＭ：Transmission Electron Microscopy）とともに用いられる組成分析法であるエネルギー分散Ｘ線分光法（ＥＤＸＳ：Energy Dispersive X-Ray Spectroscopy）による分析結果から、Ｈｆが９０％以上の粒径約５ｎｍ程度のドットが、周囲をＳｉ組成９０％以上のバリア領域で囲まれるように相分離していることが確認された。
【００４５】
次に、半導体記憶装置１を動作させるための電極を形成する工程に移る。
Ｓ６：電極の形成
ステップＳ５までの工程で形成した半導体記憶装置１の上に図示しない層間絶縁膜をＣＶＤで形成した後、ソース領域２ｓ、ドレイン領域２ｄ、コントロールゲート４に向けてフォトリソグラフィ工程で開口し、図示しない引出し電極をスパッタ法で蒸着する。さらにパターンニングすることにより図示しないソース電極、ドレイン電極及びゲート電極を形成する。
【００４６】
上記のように、従来の半導体装置の製造工程に含まれる熱処理で、高誘電ゲート絶縁膜３をＨｆリッチな相と、Ｓｉリッチな相とに相分離することができる。なお、上記では、イオン注入後の不純物活性化のための熱処理の時に、高誘電ゲート絶縁膜３が相分離するとして説明したがこれに限定されることはなく、高誘電ゲート絶縁膜３の形成後にアニールなどの熱処理を行い、相分離させるようにしてもよい。
【００４７】
なお、熱処理の際に高誘電ゲート絶縁膜３とポリシリコンのコントロールゲートが反応してシリサイドを形成しリーク電流が生じる場合があるので、これを防止するために、高誘電ゲート絶縁膜３の表面を酸化窒化するようにしてもよい。
【００４８】
次に本発明の第２の実施の形態を説明する。
図７は、本発明の第２の実施の形態の半導体記憶装置の概略の構成を示す断面図である。
【００４９】
半導体記憶装置２０は、ｐ型の半導体基板２１と、半導体基板２１上に、ソース領域２１ｓとドレイン領域２１ｄにまたがるように形成された、ＳｉＯＮ（シリコン酸窒化）膜２２と、ＳｉＯＮ膜２２上に形成された高誘電ゲート絶縁膜２３と、高誘電ゲート絶縁膜２３上に形成されたＳｉＯＮ膜２４と、ＳｉＯＮ膜２４上に形成されたコントロールゲート２５とから構成される。
【００５０】
第１の実施の形態と異なり、高誘電ゲート絶縁膜２３をＳｉＯＮ膜２２、２４で挟んだ構造となっている。
半導体基板２１はｐ型のシリコン基板であり、ソース領域２１ｓ及びドレイン領域２１ｄは、ｎ+領域であり、Ｐなどをイオン注入して形成した領域である。また、コントロールゲート２５はポリシリコンなどである。
【００５１】
高誘電ゲート絶縁膜２３は第１の実施の形態と同様に、ＨｆＯ2とＳｉＯ2の混合系であるＨｆシリケートであり、ドット状の酸化物２３ａはＨｆリッチな酸化物であり、周囲の酸化物２３ｂはＳｉリッチな酸化物である。
【００５２】
ＳｉＯＮ膜２２、２４はＳｉＯ2に０〜１０％程度の窒素を導入したものであり、従来のフラッシュメモリのトンネル酸化膜でよく用いられている８〜１０ｎｍ程度か、それより薄くしてもよい。ＳｉＯＮ膜２２、２４は、最初ドライ酸化（９００℃、Ｏ2）で５ｎｍ、ＳｉＯ2膜を形成した後、ＮＯガス（もしくはＮ2Ｏガス）中でアニール（８００℃）するか、ＲＰＮ（Remote Plasma Nitridation）を行うことで形成可能である。
【００５３】
図８は、図７の半導体記憶装置のａ−ａ’断面でのエネルギーバンド図である。
左側がコントロールゲート２５のエネルギーバンド、中央が高誘電ゲート絶縁膜２３とＳｉＯＮ膜２２、２４のエネルギーバンド、右側が半導体基板２１のエネルギーバンドである。また、半導体基板２１のフェルミ準位Ｅｆと、コントロールゲート２５のフェルミ準位Ｅｆｍは等しくフラットバンド状態であるとした。また半導体基板２１はｐ型であるので、フェルミ準位Ｅｆは、伝導帯の下端のエネルギー準位Ｅｃと価電子帯の上端のエネルギー準位Ｅｖの中央に存在する真性フェルミ準位Ｅｉより下側に位置している。
【００５４】
さらに、第１の実施の形態と異なり、高誘電ゲート絶縁膜２３の構成元素であるＳｉＯ2に起因するＳｉリッチバリア３０ａよりΔｈだけバリア高さが高い、ＳｉＯＮ膜２２、２４によるＳｉＯＮバリア３０ｃが形成されている。
【００５５】
Ｓｉリッチバリア３０ａには、Ｈｆリッチドット３０ｂを形成するＨｆが含まれるため、その分実際のＳｉＯ2のバンドギャップより小さくなる。よって、ＳｉＯＮバリア３０ｃよりΔｈだけバリア高さが低くなる。Δｈは０．１ｅＶ程度である。
【００５６】
このような構造にすることにより、第１の実施の形態の半導体記憶装置１よりも記憶をさらに長時間保持し、より確実なものとすることが可能である。
また、第１の実施の形態と同様に、１つのセルで２ビットメモリを実現することもできる。
【００５７】
図９は、電荷蓄積領域を２箇所備えた半導体記憶装置の断面図である。
前述したＦＮトンネル注入やダイレクトトンネル注入などで、ソース領域２１ｓ近傍の高誘電ゲート絶縁膜２３中のＡと、ドレイン領域２１ｄ近傍の高誘電ゲート絶縁膜２３中のＢの点線で示した２箇所の領域に電子を注入することによって、００、０１、１０、１１の２ビットメモリが実現できる。
【００５８】
なお、以上の２つの実施の形態では、高誘電ゲート絶縁膜材としてＨｆシリケートを用いたが、これに限定されることはなく、前述したように、相分離可能なＭＯ2型の酸化物とＭ’Ｏ2型の酸化物の組み合わせや、ＭＯ2型の酸化物とＭ’2Ｏ3型の酸化物の組み合わせを用いることが可能で、例えば、ＺｒＯ2とＳｉＯ2の混合物、ＨｆＯ2とＡｌ2Ｏ3の混合物、ＺｒＯ2とＡｌ2Ｏ3の混合物、ＨｆＯ2とＬａ2Ｏ3の混合物、ＺｒＯ2とＬａ2Ｏ3の混合物、ＨｆＯ2とＹ2Ｏ3の混合物、ＺｒＯ2とＹ2Ｏ3の混合物、ＨｆＯ2とＧｄ2Ｏ3の混合物、ＨｆＯ2とＰｒ2Ｏ3の混合物、ＨｆＯ2とＤｙ2Ｏ3の混合物、ＺｒＯ2とＤｙ2Ｏ3の混合物、あるいはこれら混合物の組み合わせを用いてもよい。
【００５９】
また、上記では高誘電ゲート絶縁膜３、２３の形成はＭＯＣＶＤ法で行ったがこれに限定されることはなく、スパッタ法などのＰＶＤ法でもよい。
次に、第３の実施の形態として、第１の実施の形態及び第２の実施の形態で説明した半導体記憶装置の素子レイアウトを説明する。
【００６０】
図１０は十字型のセル構造を示す平面図である。
ソース電極Ｓａとドレイン電極Ｄａの対と、ソース電極Ｓｂとドレイン電極Ｄｂの対と２つ存在し、ゲート電極ＣＧを共有している構造である。
【００６１】
ここで、前述の図５及び図９で示したメモリ領域を２箇所備えた半導体記憶装置１または２０を十字型に配置することで、１セルで４ビットメモリを実現することができる。
【００６２】
なお、必ずしも十字型でなくてもよく、２つのソース−ドレインの対をゲート電極ＣＧを共有して配置した構造であればよい。
次に、前述の十字型セルによる配線レイアウトを説明する。
【００６３】
図１１は十字型セルによる素子レイアウト図である。
図のように、十字型のセル３０、３１、３２、３３、３４、３５を約４５°回転して配置される。また、セル３０、３２、３４のソース電極Ｓ１ｂ、Ｓ３ｂ、Ｓ５ｂに配線Ｖｓ１、ソース電極Ｓ１ａ、Ｓ３ａ、Ｓ５ａに配線Ｖｓ２、ドレイン電極Ｄ１ａ、Ｄ３ａ、Ｄ５ａに配線ＢＬ１、ドレイン電極Ｄ１ｂ、Ｄ３ｂ、Ｄ５ｂに配線ＢＬ２が接続される。さらに、セル３１、３３、３５のソース電極Ｓ２ｂ、Ｓ４ｂ、Ｓ６ｂに配線Ｖｓ３、ソース電極Ｓ２ａ、Ｓ４ａ、Ｓ６ａに配線Ｖｓ４、ドレイン電極Ｄ２ａ、Ｄ４ａ、Ｄ６ａに配線ＢＬ３、ドレイン電極Ｄ２ｂ、Ｄ４ｂ、Ｄ６ｂに配線ＢＬ４が接続される。また配線ＷＬ１はセル３０、３１のゲート電極ＣＧ１、ＣＧ２に、配線ＷＬ２はセル３２、３３のゲート電極ＣＧ３、ＣＧ４に、配線ＷＬ３はセル３４、３５のゲート電極ＣＧ５、ＣＧ６に接続される。
【００６４】
セル３０への書き込みを説明する。
配線ＷＬ１は、セル３０とセル３１に接続されているため、配線ＷＬ１の電位を“Ｈｉｇｈ”にすると書き込みの際、セル３０とセル３１が同時に書き込み可能な状態になる。このとき、セル３０に接続された４本の配線Ｖｓ１、ＢＬ１、Ｖｓ２、ＢＬ２によって、４ビット独立に書き込むことが可能である。
【００６５】
このように、配線ＷＬ１、ＷＬ２、ＷＬ３は配線Ｖｓ１、Ｖｓ２、Ｖｓ３、Ｖ４、配線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４と直交しているため、隣接するセルへの同時書き込みを防止することができる。
【００６６】
なお、これら配線Ｖｓ１、Ｖｓ２、Ｖｓ３、Ｖｓ４と、配線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４のいずれか１本を隣接セル同士で共有するようにしてもよい。
（付記１）  ゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置において、
前記ゲート絶縁膜は、第１の酸化物と、バンドギャップが前記第１の酸化物より小さく、前記第１の酸化物中にドット状に分布させた第２の酸化物との混合物からなることを特徴とする半導体記憶装置。
【００６７】
（付記２）  前記第１の酸化物または前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１記載の半導体記憶装置。
【００６８】
（付記３）  前記第１の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１記載の半導体記憶装置。
【００６９】
（付記４）  前記第１の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１記載の半導体記憶装置。
【００７０】
（付記５）  前記ゲート絶縁膜の上下界面の少なくとも下側界面にシリコン酸窒化膜を有することを特徴とする付記１記載の半導体記憶装置。
（付記６）  ゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置において、
前記ゲート絶縁膜は、第１の酸化物と、バンドギャップが前記第１の酸化物より小さく、前記第１の酸化物中にドット状に分布させた第２の酸化物との混合物からなり、
ソース電極とドレイン電極の対を２つ有し、
前記対は、前記ゲート絶縁膜上のゲート電極を共有するように交差して配置されたことを特徴とする半導体記憶装置。
【００７１】
（付記７）  前記第１の酸化物または前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする付記６記載の半導体記憶装置。
【００７２】
（付記８）  前記第１の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とすることを特徴とする付記６記載の半導体記憶装置。
【００７３】
（付記９）  前記第１の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴と付記６記載の半導体記憶装置。
【００７４】
（付記１０）  前記ゲート絶縁膜の上下界面の少なくとも下側界面にシリコン酸窒化膜を有することを特徴とする付記６記載の半導体記憶装置。
（付記１１）  ゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置において、
前記ゲート絶縁膜は、第１の酸化物と、バンドギャップが前記第１の酸化物より小さく、前記第１の酸化物中にドット状に分布させた第２の酸化物との混合物からなり、
ソース電極とドレイン電極の対の２つを有し、前記ゲート絶縁膜上のゲート電極を共有するように交差して配置したセルを有し、
前記セルが縦横に配置され、
複数の前記セルによる列の各前記セルにおける１つのソース電極ごとを電気的に接続する第１の配線と、
前記列の各前記セルにおける１つのドレイン電極ごとを電気的に接続する第２の配線と、
他方の列の各前記セルにおけるゲート電極ごとを電気的に接続する第３の配線とを有し、
前記第１の配線及び前記第２の配線は、前記第３の配線と直交するように配置され、
前記列あたり前記第１の配線及び前記第２の配線をそれぞれ２本有することを特徴とする半導体記憶装置。
【００７５】
（付記１２）  前記第１の酸化物または前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１１記載の半導体記憶装置。
【００７６】
（付記１３）  前記第１の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１１記載の半導体記憶装置。
【００７７】
（付記１４）  前記第１の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴と付記１１記載の半導体記憶装置。
【００７８】
（付記１５）  前記ゲート絶縁膜の上下界面の少なくとも下側界面にシリコン酸窒化膜を有することを特徴とする付記１１記載の半導体記憶装置。
（付記１６）  ゲート絶縁膜に高誘電体を用いた不揮発性メモリの機能を有する半導体記憶装置の製造方法において、
それぞれ第１の酸化物と、バンドギャップが前記第１の酸化物より小さい第２の型の酸化物の混合物からなる前記ゲート酸化膜を形成する工程と、
前記ゲート絶縁膜を加熱し、前記第１の酸化物と前記第２の酸化物とに相分離させる工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【００７９】
（付記１７）  前記第１の酸化物または前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１６記載の半導体記憶装置の製造方法。
【００８０】
（付記１８）  前記第１の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１６記載の半導体記憶装置の製造方法。
【００８１】
（付記１９）  前記第１の酸化物は、Ｍ’ 2Ｏ3（Ｍ’はアルミニウム、イットリウム、ランタン、プラセオジム、ガドリニウムまたはジスプロシウム）の化学式からなる酸化物を主成分とし、前記第２の酸化物は、ＭＯ2（Ｍはシリコン、チタン、ハフニウムまたはジルコニウム）の化学式からなる酸化物を主成分とすることを特徴とする付記１６記載の半導体記憶装置の製造方法。
【００８２】
（付記２０）  前記相分離した前記第１の酸化物と前記第２の酸化物の前記バンドギャップの差に起因して生じるローカルポテンシャルミニマムに、基板注入、チャネルホットエレクトロン注入、ＦＮトンネル注入またはダイレクトトンネル注入で、電子を注入することを特徴とする付記１６記載の半導体記憶装置の製造方法。
【００８３】
（付記２１）  前記ゲート絶縁膜の上下界面の少なくとも下側界面にシリコン酸窒化膜を形成する工程を有することを特徴とする付記１６記載の半導体記憶装置の製造方法。
【００８４】
（付記２２）  ゲート電極と接する前記ゲート絶縁膜の表面を酸化窒化処理することを特徴とする付記１６記載の半導体記憶装置の製造方法。
【００８５】
【発明の効果】
以上説明したように本発明では、半導体記憶装置のゲート電極下に形成されるゲート絶縁膜に、相分離して組成不均一な高誘電絶縁体を用いることによって、電荷蓄積領域に偶発的に形成されるトラップではなく、意図的に構成元素のバンドギャップの差に起因して生じるドット状のローカルポテンシャルミニマムに電子を蓄積することが可能になり、構成元素を選択することによってトラップの性質（準位深さ、捕獲断面積、捕獲レート、放出レート）がよく制御されたトラップを形成可能となる。よって、トラップされた電子によりそのトラップの電子状態が変化することなく安定に電荷保持状態を長時間維持することが可能になり、多値メモリの保持特性を大幅に改善することが可能になり、ひいては集積度向上につながる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わる半導体記憶装置の概略の構成を示す断面図である。
【図２】図１の半導体記憶装置１のａ−ａ’断面でのエネルギーバンド図である。
【図３】半導体記憶装置の記憶原理を説明する図であり、図３（ａ）は電子が注入されていない場合の半導体装置のａ−ａ’断面でのエネルギーバンド図、図３（ｂ）は電子が注入された場合の半導体装置のａ−ａ’断面でのエネルギーバンド図、図３（ｃ）はドレイン電流―ゲート電圧特性を示す図である。
【図４】半導体記憶装置のａ−ａ’断面でのエネルギーバンド図であり、ＦＮトンネル注入の様子を示す図である。
【図５】電荷蓄積領域を２箇所備えた半導体記憶装置の断面図である。
【図６】半導体記憶装置の製造方法を示すフローチャートである。
【図７】本発明の第２の実施の形態の半導体記憶装置の概略の構成を示す断面図である。
【図８】図７の半導体記憶装置のａ−ａ’断面でのエネルギーバンド図である。
【図９】電荷蓄積領域を２箇所備えた半導体記憶装置の断面図である。
【図１０】十字型のセル構造を示す平面図である。
【図１１】十字型セルによる素子レイアウト図である。
【図１２】従来のＭＯＮＯＳ型の半導体記憶装置の概略の断面図である。
【符号の説明】
１  半導体記憶装置
２  半導体基板
２ｓ  ソース領域
２ｄ  ドレイン領域
３  高誘電ゲート絶縁膜
３ａ、３ｂ  酸化物
４  コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004014431.tif 000009
【図９】
0004014431.tif 000010
【図１０】
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【図１１】
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【図１２】
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