(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に区画された第１の領域に形成された、第１の絶縁膜と第２の絶縁膜が前記半導体基板からこの順に積層された構造の第１のゲート絶縁膜を有する第１のトランジスタと、
前記半導体基板に区画された第２の領域に形成された、第３の絶縁膜と第４の絶縁膜が前記半導体基板からこの順に積層された構造であって且つ、前記第１のゲート絶縁膜に比べてシリコン酸化膜換算膜厚が厚い第２のゲート絶縁膜を有する第２のトランジスタとを有し、
前記第２及び第４の絶縁膜は、前記第１の領域及び前記第２の領域に同時に形成された高誘電体膜であり、
前記第１及び第３の絶縁膜は、前記高誘電体膜中の酸素の吸収の違いに基づいて互いに組成及び膜厚が異なる界面層であり、
前記第１の絶縁膜は、ゲート電極直下以外の領域では除去され、前記第３の絶縁膜は、ゲート電極直下以外の領域に少なくとも一部残される
ことを特徴とする半導体装置。
【請求項２】
異なるゲート絶縁膜構造を有するトランジスタを含む半導体装置の製造方法であって、
半導体基板に高誘電体絶縁膜を形成する工程と、
前記高誘電体絶縁膜上に選択的に耐酸化性の低い材料膜を形成する工程と、
前記高誘電体絶縁膜の結晶化熱処理を行って、前記材料膜で覆われた第１の領域では前記高誘電体絶縁膜と前記半導体基板の間に成長が抑制された界面層を含み、前記材料膜で覆われていない第２の領域では前記高誘電体絶縁膜と前記半導体基板の反応により成長した界面層を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極をパターン形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、高誘電体からなるゲート絶縁膜を持つＭＩＳ型電界効果トランジスタ（以下、単にトランジスタという）を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路では、より速い動作速度を得る為に、トランジスタの微細化スケーリングが押し進められている。特にゲート絶縁膜厚５ｎｍを切るトランジスタの開発がなされている。しかし、ゲート絶縁膜厚が３ｎｍを切ると、従来見られなかったゲート絶縁膜のダイレクトトンネリング電流が流れ、消費電力が増加するという問題が生じる。
【０００３】
ゲート絶縁膜のダイレクトトンネリング電流を抑制する手法として、シリコン酸化膜よりも誘電率の高いＴａ2Ｏ5、ＴｉＯ2などの高誘電体膜をゲート絶縁膜として使用する試みがなされている。高誘電体膜をゲート絶縁膜として用いると、電気的な膜厚（シリコン酸化膜換算膜厚）を一定として、物理膜厚を増加させることができる。
【０００４】
ゲート絶縁膜としてＴａ2Ｏ5を用いたトランジスタの従来の製造方法について、図面を参照して説明する。先ず、図１に示すように、シリコン単結晶基板１１にＰウエル領域１２を形成し、ＬＯＣＯＳ法等を用いて素子分離領域にフィールド酸化膜１３を形成する。これにより、トランジスタを形成する活性領域１４が区画される。
【０００５】
次に、図２に示すように、１５ｎｍの熱酸化膜２１を犠牲酸化膜として形成した後、活性領域１４以外をレジストマスク２２で覆い、しきい値電圧を調整するためのボロンをイオン注入して、チャネルイオン注入層２３を形成する。そして、レジスト２２を除去した後、チャネルイオン注入層２３内のボロンを活性化させるための熱処理を、１０００℃、１０秒のＲＴＡ  （Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）にて行なう。
【０００６】
次に、熱酸化膜２１をフッ酸により除去し、基板表面の汚染を除去する為の洗浄処理を行う。その後、図３に示すように、ゲート絶縁膜３１として物理膜厚５ｎｍのＴａ2Ｏ5膜を成膜し、オゾン雰囲気にて熱処理温度８００℃、熱処理時間３０分の熱処理により後酸化を行う。Ｔａ2Ｏ5の誘電率は約２５であるので、５ｎｍのＴａ2Ｏ5膜はシリコン酸化膜換算膜厚０．８ｎｍとなる。この後、２００ｎｍのポリシリコン膜をＣＶＤ法により成膜し、パターンニングを行って、ゲート電極３２を形成する。
【０００７】
この後の側壁工程、ソース／ドレイン形成工程、配線工程等は、従来と同様であるので、説明を省略する。
【０００８】
一般に、金属酸化物系の高誘電体膜をシリコン基板上に形成した場合、高誘電体膜とシリコン基板との界面には、高誘電体膜とシリコン基板の反応により薄いシリコン酸化膜が界面層として形成される。これは、高誘電体膜成膜時の酸素プラズマ雰囲気、その後の熱処理時の酸素の拡散により、シリコン基板が酸化される為である。上記従来例においても、ゲート電極３２形成後およそ２．１ｎｍの界面層３３が形成されることが確認されている。この様な界面層の存在により、ゲート絶縁膜の実質的なシリコン酸化膜換算膜厚は２．９ｎｍに増大する。このように、界面層３３はシリコン酸化膜であり、金属酸化物中のメタルが微量に混入されるとはいえ、低誘電率であることから、ゲート絶縁膜全体の誘電率を低下させ、シリコン酸化膜換算膜厚の増大を招く。
【０００９】
これに対して、界面層を成長させない方法も提案されている。その一つは、チャネルイオン注入時に窒素イオン注入を行ない、基板中に窒素を導入して酸素バリアとすることにより、界面層の成長を抑制する方法である（特開２０００−１０６４３２号公報参照）。具体的には、図２に示したチャネルイオン注入層２３の形成後、図４に示すように、チャネルイオン注入用レジストマスク２２をそのまま用いて、窒素を注入加速電圧５ｋｅＶ、注入ドーズ量５×１０14／ｃｍ2の条件でイオン注入し、基板表面に窒素導入領域４１を形成する。
【００１０】
この様なチャネル領域への窒素イオン注入による基板表面への窒素導入の結果、酸素の拡散が抑制される。これにより、Ｔａ2Ｏ5膜／シリコン基板界面の界面層厚は０．７ｎｍに抑えられ、窒素イオン注入を行なわない場合に比べて、酸化膜換算膜厚で１．４ｎｍの薄膜化が達成できる。
【００１１】
【発明が解決しようとする課題】
現在、多くの集積回路チップでは、異なる目的を持った複数種のトランジスタが混載されている。例えば０．２５μｍＤＲＡＭ混載ＣＭＯＳロジックＬＳＩチップの場合には、ＤＲＡＭセルアレイ用トランジスタ、ロジック回路用トランジスタ、Ｉ／Ｏ回路用トランジスタが、信頼性、駆動力、耐圧といった異なる仕様で搭載されている。これらの異なる仕様を満たす為に、それぞれのトランジスタに対して異なる膜厚のゲート絶縁膜を形成しており、これがプロセスの複雑さ、製造コストの上昇を招いている。上述の０．２５μｍｍＤＲＡＭ混載ＣＭＯＳロジックＬＳＩチップの場合では、ＤＲＡＭセル用トランジスタのゲート絶縁膜厚は８ｎｍ、ロジック回路用トランジスタは同５ｎｍ、Ｉ／Ｏ回路用トランジスタは同７ｎｍである。
【００１２】
この発明は、上記事情を考慮してなされたもので、複雑なプロセスを用いることなく、異なるゲート絶縁膜構造を作り分けた複数のトランジスタを搭載した半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板と、前記半導体基板に区画された第１の領域に形成された、第１の絶縁膜と第２の絶縁膜が前記半導体基板からこの順に積層された構造の第１のゲート絶縁膜を有する第１のトランジスタと、前記半導体基板に区画された第２の領域に形成された、第３の絶縁膜と第４の絶縁膜が前記半導体基板からこの順に積層された構造であって且つ、前記第１のゲート絶縁膜に比べてシリコン酸化膜換算膜厚が厚い第２のゲート絶縁膜を有する第２のトランジスタとを有し、前記第２及び第４の絶縁膜は、前記第１の領域及び前記第２の領域に同時に形成された高誘電体膜であり、前記第１及び第３の絶縁膜は、前記高誘電体膜中の酸素の吸収の違いに基づいて互いに組成及び膜厚が異なる界面層であり、前記第１の絶縁膜は、ゲート電極直下以外の領域では除去され、前記第３の絶縁膜は、ゲート電極直下以外の領域に少なくとも一部残されることを特徴とする。
【００１４】
この発明はまた、異なるゲート絶縁膜構造を有するトランジスタを含む半導体装置の製造方法であって、半導体基板に高誘電体絶縁膜を形成する工程と、前記高誘電体絶縁膜上に選択的に耐酸化性の低い材料膜を形成する工程と、前記高誘電体絶縁膜の結晶化熱処理を行って、前記材料膜で覆われた第１の領域では前記高誘電体絶縁膜と前記半導体基板の間に成長が抑制された界面層を含み、前記材料膜で覆われていない第２の領域では前記高誘電体絶縁膜と前記半導体基板の反応により成長した界面層を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極をパターン形成する工程と、を有することを特徴とする。
【００１５】
この発明においては、ゲート絶縁膜としての高誘電体膜（金属酸化物或いはそのシリケート）の成膜時、或いは、その後の結晶化アニールの際に、基板もしくは、基板上に形成された薄膜との間に形成される界面層について、基板表面への窒素導入、薄膜窒化膜の挿入などの方法で、界面層の電気的膜厚、膜質をコントロールする事により、異なる特性、構造を有するゲート絶縁膜を同一基板上に形成する。言い換えれば、これまで高誘電体膜と一体であった界面層を独立に機能を持たせた積層構造と捉え、ダイレクトトンネリングを抑止するに十分な厚さの高誘電体膜を成膜することにより、ゲートリーク電流を抑制するとともに、基板界面の状態をトランジスタ領域に応じて異ならせることにより、異なる仕様を要求されるトランジスタ毎にゲート絶縁膜を使い分けることができる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
本実施の形態１では、高誘電体膜をゲート絶縁膜に用い、かつ高誘電体膜と基板との間の反応により形成される界面層の膜厚を選択的に、窒素イオン注入を用いた基板表面への窒素導入にてコントロールして、異なった用途のトランジスタを同一基板上に形成せしめる。
【００１７】
図５〜図１２は、この実施の形態の製造工程を示している。
まず、図５に示すように、シリコン単結晶基板５１上に、シリコン酸化膜換算膜厚の薄いゲート絶縁膜を必要とするトランジスタ領域Ａと、この領域Ａに比べてシリコン酸化膜換算膜厚の厚いゲート絶縁膜を必要とするトランジスタ領域Ｂを区画する。具体的に、それぞれの領域Ａ，Ｂに必要なＰウエル５２，５３を形成し、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離絶縁膜５４を埋め込むことにより、領域Ａ，Ｂが区画される。
【００１８】
次に、図６に示すように、２５ｎｍの犠牲酸化膜６１を熱処理温度９００℃、Ｏ2雰囲気による熱処理で形成する。その後、領域Ｂ上に厚さ１μｍのレジストマスク６２を形成し、領域Ａにしきい値電圧を調整するためのボロンを注入加速電圧１０ｋｅＶ〜３０ｋｅｖ、注入ドーズ量５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入する。引き続き、同じレジストマスク６２を用いて、窒素を注入加速電圧５ｋｅＶ、注入ドーズ量５×１０14／ｃｍ2の条件でイオン注入する。これにより領域Ａに薄いチャネルイオン注入層６３及び、酸素バリア層となる窒素導入領域６４が形成される。
【００１９】
この後、レジストマスク６２を剥離した後、図７に示すように、領域Ａを覆うレジストマスク７１を形成し、領域Ｂにしきい値電圧を調整するためのボロンを注入加速電圧１０ｋｅＶ〜３０ｋｅｖ、注入ドーズ量５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入する。これにより領域Ｂに薄いチャネルイオン注入層７２が形成される。
【００２０】
この後、レジスト７１を除去し、基板表面の汚染を除去する前処理を施した後、チャネルイオン注入層６３、窒素導入領域６４、チャネルイオン注入層７２の不純物を活性化させるアニールを、処理温度１０００℃、処理時間１０秒のＲＴＡにより行う。
【００２１】
次に、希フッ酸処理により犠牲酸化膜６１を除去し、シリコン基板５１表面の水素終端処理を行なった後、図８に示すように、高誘電体膜であるＴｉＯ2膜８１を形成する。具体的には、ＴｉＯ2焼結ターゲットを用いたＤＣスパッタ法により、電力３００Ｗ、圧力１Ｐａ、Ａｒ／Ｏ2流量２２／１．２ｓｃｃｍのスパッタ条件で、厚さ５ｎｍのＴｉＯ2膜８１を形成する。この時、ＴｉＯ2膜スパッタ時の酸素プラズマ雰囲気により、領域Ａ，Ｂのシリコン基板表面は酸化され、界面層８２、８３が形成される。領域Ａの界面層８２は、窒素導入領域６４が酸素の基板中への拡散を抑制する結果、薄いシリコン酸化膜となり、領域Ｂの界面層８３はこれより厚いシリコン酸化膜となる。
【００２２】
次に、図９に示すように、ＴｉＯ2膜８１上に、ＣＶＤ法により多結晶シリコン膜を厚さ１７５ｎｍ成膜して、パターニングすることによってゲート電極９１を形成する。ゲート電極９１と共に、その下のゲート絶縁膜となるＴｉＯ2膜８１及び界面層８２，８３もパターニングする。この後、ＴｉＯ2膜８１の結晶化の為に、熱処理温度９００℃、熱処理時間３０秒のＲＴＡを行なう。この時、ＲＴＡによるＴｉＯ2膜８１からシリコン基板５１への酸素の拡散により、領域Ｂのシリコン基板表面は酸化され、界面層８３は成長して、最終的に２ｎｍ程度の界面層８３ａとなる。領域Ａでは、窒素導入領域６４により酸素の基板中への拡散が抑制され、界面層８２の成長は抑制されて、最終的におよそ０．７ｎｍの界面層８２ａとなる。
【００２３】
ＴｉＯ2膜８１は、ＲＴＡ処理により微結晶状態になり、その誘電率はおよそ２０程度、従ってこの部分の酸化膜換算膜厚は約１ｎｍである。また、ＴｉＯ2膜８１のスパッタによる基板へのＴｉの物理的混入と、後工程にて行なわれる活性化アニールによって、界面層８２ａ，８３ａは微量のＴｉが混入したシリコン酸化膜となり、その誘電率は５程度になる。
【００２４】
従って、領域Ａのゲート絶縁膜は、界面層８２ａとＴｉＯ2膜８１の積層構造となり、領域Ｂのゲート絶縁膜は、界面層８３ａとＴｉＯ2膜８１の積層構造となる。これらのゲート絶縁膜は、物理膜厚としては５ｎｍ以上の膜厚を有し、ダイレクトトンネリング電流を十分に抑制できる。一方、界面層８２ａ，８３ｂの膜厚の違いにより、領域Ａでは、酸化膜換算膜厚１．６ｎｍのゲート絶縁膜が、領域Ｂでは酸化膜換算膜厚２．６ｎｍのゲート絶縁膜が形成されたことになる。
【００２５】
次に、図１０に示すように、シリコン単結晶基板５１に対してほぼ垂直にＮ型不純物をイオン注入し、浅いソース／ドレインのｎ型拡散層１０１を形成する。具体的に例えば、砒素を加速電圧５ｋｅＶ〜１０ｋｅＶ、ドーズ量５×１０14／ｃｍ2〜１×１０15／ｃｍ2にて注入する。
【００２６】
次に、ＣＶＤ法によって、１０ｎｍ〜５０ｎｍの膜厚のＳｉ3Ｎ4膜を堆積し、異方性エッチングを用いてエッチバックすることにより、図１１に示すように、ゲート電極９１の側面にゲート側壁１１１を形成する。続いて、シリコン単結晶基板５１に対してほぼ垂直にＮ型不純物を、例えば、砒素を加速電圧５０ｋｅＶ〜７０ｋｅＶ、ドーズ量５×１０15／ｃｍ2でイオン注入し、深いソース／ドレイン領域となるｎ+型拡散層１１２を形成する。次に、ソース／ドレイン不純物活性化のため、温度１０３５℃、時間１０秒のＲＴＡによる熱処理工程を行う。以上により、領域Ａ，Ｂに、シリコン酸化膜換算膜厚の異なるゲート絶縁膜を持つトランジスタＱ１，Ｑ２が形成される。
【００２７】
次に、フッ酸によりシリコン単結晶基板５１及びゲート電極９１上部の酸化膜を除去した後、Ｃｏをスパッタによりウエハ全体に成膜して、ＲＴＡによる熱処理によって、図１２に示すように、ソース／ドレイン領域及びゲート電極９１上部にコバルトシリサイド膜１２１を形成する。余分なＣｏ膜は剥離する。更に、ＣＶＤ法によりシリコン酸化膜からなる層間絶縁膜１２２を成膜し、異方性エッチングによりコンタクトホール１２３を形成した後、アルミニウムをスパッタ法により成膜し、パターニングして配線１２４を形成する。
【００２８】
以上のようにして、この実施の形態によれば、領域Ａ，Ｂに形成されるトランジスタＱ１，Ｑ２は、共にダイレクトトンネリング電流を抑止するに十分な厚さの物理膜厚を有しながら、シリコン酸化膜換算膜厚の異なるゲート絶縁膜をもって形成される。ゲート絶縁膜構造の相違から、領域ＡのトランジスタＱ１は、領域ＢのトランジスタＱ２と比べて相対的に、ゲート耐圧や信頼性に劣るが、電流駆動能力が高いという特性の相違を持つ。
【００２９】
ゲート絶縁膜は、高誘電体膜と、これと基板との間の反応層として形成される界面層の積層構造となっているが、これは予め領域Ａ，Ｂの基板表面状態を変化させることで、両者の界面層が異なる状態を実現している。しかも、基板表面状態を変化させるための処理は、領域Ａ，Ｂのチャネルイオン注入のためのマスクをそのまま用いて行うことができる。従って、トランジスタＱ１，Ｑ２が異種のゲート絶縁膜構造を持つとはいえ、製造プロセスは、イオン注入工程が１工程増えるだけであり、簡単である。
【００３０】
この実施の形態での窒素イオン注入は、シリコン基板への窒素導入による酸化抑止効果を狙ったものであり、その必要とされる抑止効果の程度により注入加速電圧・ドーズ量は変更が可能である。図１３は、窒素ドーズ量と界面層厚の関係を示している。高誘電体絶縁膜の場合、絶縁膜の耐圧、信頼性は界面層の膜厚が厚いほど改善され、反面トランジスタの電流駆動力は、界面層の誘電率が低い事から、界面層厚が厚いほど低下するというトレードオフの関係にある。すなわち、窒素ドーズ量は、各トランジスタの必要とされる仕様を勘案して、任意に決定する事ができる。
【００３１】
また、窒素の導入方法は、イオン注入に限られず、例えば窒素ラジカルによる基板窒化などでも構わない。
【００３２】
また、実施の形態では、高誘電体膜８１としてＴｉＯ2膜を用いたが、これに限らず、Ａｌ2Ｏ3、Ｔａ2Ｏ3、ＺｒＯ2、ＨｆＯ2、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ2、ＰｒＯ2、Ｇｄ2Ｏ3、Ｓｃ2Ｏ3、ＬａＡｌＯ3、ＺｒＴｉＯ4、（Ｚｒ，Ｓｎ）ＴｉＯ4、ＳｒＺｒＯ4、ＬａＡｌ3Ｏ4、ＳｒＴｉＯ3、ＢａＳｒＴｉＯ3等の金属酸化膜或いは、これらのシリケート、もしくは、上述の金属酸化物とシリコン酸化膜、シリコン窒化膜及びＡｌ2Ｏ3のなかから選ばれた少なくとも一種との混晶の形態でもよい。
【００３３】
本実施の形態では、高誘電体膜形成にＤＣスパッタ法を用いているが、成膜法はこれに限るわけではなく、界面層を伴う高誘電体膜の成膜法であればよい。例えば、ＴｉＣｌ4とＯ2を用いたプラズマＣＶＤ法などでもよい。
更に本実施の形態では、ゲート電極９１としてノンドープの多結晶シリコンを用いているが、これに限るわけではなく、不純物ドープの多結晶リシリコン、アモルファスシリコン、ＳｉＧｅ或いは金属等、他の導電性材料膜を用いうる。
更に、Ｎ型不純物をＰ型不純物に、Ｐ型不純物をＮ型不純物に置き換えることにより、ＰチャネルＭＯＳトランジスタも同様に作成できる。
【００３４】
［実施の形態２］
この実施の形態では、高誘電体と基板との間に形成される界面層の膜質を、窒素ラジカルを用いた基板表面窒化にてコントロールし、異なった用途のトランジスタが所望とするゲート絶縁膜をより簡易に、同一基板上にて形成することに主眼を置いている。先の実施の形態１の図６に示した犠牲酸化膜６１の形成までは、実施の形態１と同じである。
【００３５】
この後、図１４に示すように、領域Ｂ上に厚さ１μｍのレジストマスク１４１を形成し、領域Ａにしきい値電圧を調整するためのボロンを加速電圧１０ｋｅＶ〜３０ｋｅｖ、ドーズ量５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入する。次に、希フッ酸処理にて領域Ａの犠牲酸化膜６１を除去し、ラジカル窒素処理をＮ2流量２００ｓｃｃｍ、圧力０．２５Ｔｏｒｒ、ＲＦ電力１００Ｗにて行う。これにより領域Ａに、薄いチャネルイオン注入層１４２及び物理膜厚１ｎｍのシリコン窒化膜１４３が形成される。
【００３６】
次に、レジスト１４１を除去し、図１５に示すように、領域Ａを覆うレジストマスク１５１を形成して、領域Ｂにしきい値電圧を調整するためのボロンを加速電圧１０ｋｅＶ〜３０ｋｅｖ、ドーズ量５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入する。これにより領域Ｂに薄いチャネルイオン注入層１５２が形成される。
【００３７】
この後、レジスト１５１を除去し、基板表面の汚染を除去する前処理を施した後、チャネルイオン注入層１４２、１５２の不純物を活性化させるアニールを、温度１０００℃、時間１０秒のＲＴＡにより行う。そして、希フッ酸処理により犠牲酸化膜６１を除去し、シリコン基板５１表面の水素終端処理を行なった後、図１６に示すように、高誘電体膜として厚さ５ｎｍのＴｉＯ2膜１６１を成膜する。以後のプロセスは、実施の形態１と同じであるので、説明は省略する。
【００３８】
この実施の形態においても、ＴｉＯ2膜スパッタ時の酸素プラズマ雰囲気、及び、ＲＴＡによるＴｉＯ2からシリコン基板５１への酸素の拡散により、領域Ｂではシリコン基板表面が酸化され、２ｎｍ程度のシリコン酸化膜からなる界面層１６３が形成される。しかし、領域Ａではシリコン基板表面は、窒素ラジカル処理により形成された膜厚１ｎｍのシリコン窒化膜１４３がバリアとなり、新たな界面層成長は抑制され、シリコン窒化膜（又は酸窒化膜）１４３がそのまま界面層となる。また、シリコン窒化膜１４３及び界面層１６３は、ＴｉＯ2膜スパッタによる基板へのＴｉの物理的混入と、この後に行なわれる活性化アニールによって、それぞれ微量のＴｉが混入したシリコン窒化膜及びシリコン酸化膜となり、その誘電率はそれぞれ１０及び５程度になる。
【００３９】
これにより、領域Ａ，Ｂのゲート絶縁膜は、物理膜厚としては５ｎｍ以上の膜厚を有しダイレクトトンネリング電流を十分に抑制できる。また、領域Ａ上にはシリコン窒化膜１４３を界面層に持つ酸化膜換算膜厚１．４ｎｍのゲート絶縁膜が、領域Ｂ上にはシリコン酸化膜を界面層にもつ酸化膜換算膜厚２．６ｎｍのゲート絶縁膜が、それぞれ形成される。
【００４０】
この様に、領域Ａについて界面層としてシリコン窒化膜を用いると、酸化膜換算膜厚をさらに薄くできるため、トランジスタの駆動電流を増大させる事ができる反面、シリコン窒化膜のバンドギャップはシリコン酸化膜に比べ狭い為に、領域Ｂのそれに比べるとゲート絶縁膜の信頼性、耐圧は劣ることになる。
【００４１】
この実施の形態における窒素ラジカル処理は、上述の条件に限られるわけではなく、ゲート絶縁膜が必要とする誘電率、耐圧の仕様により任意に決定する事ができる。またこの実施の形態でも、実施の形態１と同様に、高誘電体ゲート絶縁膜種類とその成膜法、ゲート電極の種類等に関して、他の形態を選択しても同様の効果が得られ。更に、Ｎ型不純物をＰ型不純物に、Ｐ型不純物をＮ型不純物に置き換えることにより、ＰＭＯＳトランジスタも同様に作成できる。
【００４２】
［実施の形態３］
この実施の形態では、高誘電体ゲート絶縁膜を有するトランジスタを形成するにあたり、ゲート電極加工時の界面層のエッチング量の制御により、より高速動作が可能なトランジスタと、より信頼性の高いトランジスタを同一基板上に形成する。
【００４３】
この実施の形態の工程は、図５〜図８までの工程が実施の形態１と同じである。図１７は、図８の工程の後、ＴｉＯ2膜８１上に、スパッタ法によりＴｉＮ膜を１００ｎｍ成膜し、これをパターニングしてゲート電極１７１を形成した状態を示している。ＴｉＮ膜の成膜の工程で、領域Ａ，Ｂには、それぞれ膜厚０．７ｎｍ、２ｎｍ程度の界面層１７２、１７３が形成される。この時、ＴｉＯ2膜スパッタによる基板へのＴｉの物理的混入と、後工程にて行なわれる活性化アニールによって、界面層１７２，１７３は微量のＴｉが混入したシリコン酸化膜となり、その誘電率は５程度になる。
【００４４】
ゲート電極１７１は、電力１００Ｗ、圧力２０ｍＴｏｒｒの条件で、ＢＣＬ3，Ｃｌ2及びＮ2の混合ガスでＴｉＮ膜１７１及びＴｉＯ２膜８１をＲＩＥ（Ｒａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングすることでパターン形成する。この時、ＴｉＮ膜１００ｎｍに対して４０％のオーバーエッチングを行うと、図１７に示したように、領域Ａではゲート電極１７１の領域以外の界面層１７２が完全に除去され、領域Ｂでは、界面層１７３が一部残された状態を得ることができる。これは、シリコン酸化膜系の界面層１７２，１７３とＴｉＮ膜のエッチング選択比が５０以上と大きいことと、界面層１７２の物理膜厚が界面層１７３の物理膜厚の１／３であることを利用して、制御可能である。
【００４５】
この後のプロセスは、活性化アニール条件が８００℃、３０秒のＲＴＡである事以外は、実施の形態１と同様である。
この実施の形態により、領域Ａのトランジスタは、ゲート電極脇のソース／ドレイン領域上に誘電率の高い界面層１７２が残らない構造となり、ソース／ドレインとゲート電極との間の寄生容量が低減されて、高速動作が可能となる。領域Ｂのトランジスタは、ゲート脇の領域に界面層１７３を残した構造とする事で、ゲート電極ＲＩＥ時のダメージが基板に入ることがなく、より信頼性が高いものとなる。
【００４６】
この実施の形態でも、実施の形態１と同様に、高誘電体ゲート絶縁膜種類とその成膜法、ゲート電極の種類等に関して、他の態様を選択しても同様の効果が得られる。また、Ｎ型不純物をＰ型不純物に、Ｐ型不純物をＮ型不純物に置き換えることにより、ＰＭＯＳトランジスタも同様に作成できる。
【００４７】
［実施の形態４］
この実施の形態では、実施の形態２と実施の形態３を組み合わせる。図１６のＴｉＯ2膜１６１を高誘電体ゲート絶縁膜として領域Ａ，Ｂ上に形成するまでは実施の形態２と同じである。
【００４８】
図１８は、その後ゲート電極を形成した状態を示している。即ちＴｉＯ2膜１６１上にスパッタ法によりゲート電極１８１となるＴｉＮ膜を１００ｎｍ成膜し、電力１００Ｗ、圧力２０ｍＴｏｒｒの条件で、ＢＣＬ3及びＣｌ2及びＮ2の混合ガスでＴｉＮ膜１８１及びＴｉＯ2膜１６１をＲＩＥ（Ｒａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）し、ゲート電極パターニングを行う。この時、シリコン酸・窒化膜系の界面層とＴｉＮ膜のエッチング選択比が５０以上と大きい事と、界面層１８２の膜厚が界面層１８３の膜厚の１／２である事を利用し、ＴｉＮ膜１００ｎｍに対して５０％のオーバーエッチングを施し、領域Ａでは界面層１８２は完全に除去し、領域Ｂでは界面層１８３が部分的に除去された状態を得る。
この後のプロセスは、活性化アニール条件が８００℃、３０秒のＲＴＡである事以外は、実施の形態２と同様である。
【００４９】
この実施の形態により、領域Ａのトランジスタは、ゲート脇の領域に誘電率の高い界面層１８２のない構造とする事でソース・ドレインとゲート電極の寄生容量を低減し、より高速動作が可能となる。また、領域Ｂのトランジスタは、ゲート脇の領域に界面層１８３を残した構造とする事で、ゲート電極ＲＩＥ時のダメージが基板に到達しないようにでき、より信頼性を高める事が可能となる。
【００５０】
この実施の形態でも、実施の形態１と同様に、高誘電体ゲート絶縁膜種類とその成膜法、ゲート電極の種類等に関して、他の形態を選択しても同様の効果が得られる。また、Ｎ型不純物をＰ型不純物に、Ｐ型不純物をＮ型不純物に置き換えることにより、ＰＭＯＳトランジスタも同様に作成できる。
【００５１】
［実施の形態５］
次にこの発明をＤＲＡＭに適用した実施の形態を説明する。
図１９は、ＤＲＡＭチップ１９０の概略ブロック構成を示している。ＤＲＡＭチップ１９０は、ＤＲＡＭセルアレイ１９１と、センスアンプ、デコーダ及びそれらの制御回路を含む周辺回路１９２と、外部とのデータ入出力を行う入出力回路とその制御回路及びチップ全体の制御回路を含むＩ／Ｏ回路部１９３と、電源電圧を供給する電源回路部１９４とから構成される。
【００５２】
ＤＲＡＭセルアレイ１９１は、メモリ保持特性の向上及び高集積化の点から、リークが少なく信頼性の高いゲート酸化膜及び低いサブスレッショルド係数が要求される。サブスレッショルド係数の低減にはしきい値電圧を高くとる事が必要であり、十分な駆動電流を確保する為には高い電源電圧が必要となる。すなわち、ＤＲＡＭセルアレイ１９１のゲート絶縁膜としては、先の特性に加え高耐圧であることも要求される。
【００５３】
電源回路部１９４は、外部から高電圧が入力される為、そのゲート絶縁膜には高耐圧性が要求される。ＤＲＡＭ周辺回路１９２及びＩ／Ｏ回路部１９３では、増幅特性の向上、高速動作の必要から、高駆動力である事が要求される。
【００５４】
以上を考慮してこの実施の形態では、ＤＲＡＭセルアレイ１９１は、実施の形態１における領域ＢのトランジスタＱ２をセルトランジスタとして構成し、周辺回路１９２は、実施の形態１における領域ＡのトランジスタＱ１を構成素子として構成する。更に好ましくは、Ｉ／Ｏ回路部１９３は、周辺回路１９２と同じ領域Ａのトランジスタ構成を用い、電源回路部１９４はセルアレイ１９１と同じ領域Ｂのトランジスタ構成を用いる。
【００５５】
この結果、ＤＡＲＭセルアレイ１９１及び電源回路部１９４のゲート絶縁膜の信頼性、リーク特性、及び耐圧を犠牲にすることなく、ＤＲＡＭ周辺回路１９２及びＩ／Ｏ回路部１９３の増幅特性、高速動作性の向上が可能となる。また、ＤＲＡＭ周辺回路１９２及びＩ／Ｏ回路部１９３に、実施の形態３における領域Ａのトランジスタ構成を適用し、ＤＲＡＭセルアレイ１９１及び電源回路部１９４に、領域Ｂのトランジスタ構成を適用することも可能である。これによると、領域Ｂのトランジスタにおいては、ゲートエッジのＲＩＥダメージが入らない事により、ドレイン耐圧が向上し、信頼性の高いＤＲＡＭセルアレイを得ることができる。
【００５６】
更に、実施の形態２，４の領域Ａのトランジスタ構成を、周辺回路１９２、Ｉ／Ｏ回路１９３に適用し、領域Ｂのトランジスタ構成を、セルアレイ１９１及び電源回路部１９４に適用しても同様に、各回路部の好ましい性能が得られる。
【００５７】
［実施の形態６］
次にこの発明を論理ＬＳＩに適用した実施の形態を説明する。
図２０は、ＣＭＯＳ論理ＬＳＩのブロック構成を示している。ＬＳＩチップ２００は、ＣＭＯＳロジック回路部２０１と、これと外部との入出力回路、その制御回路及びチップ全体の制御回路を含むＩ／Ｏ回路部２０２と、電源電圧を供給する電源回路部２０３とから構成される。
【００５８】
ロジック回路部２０１を構成するトランジスタは、動作周波数向上の観点から、最も高駆動力を必要とされる為、ここで用いられるゲート絶縁膜は酸化膜換算膜厚の薄膜化を最も強く要求される。そこで、実施の形態２を適用して、その領域Ａのトランジスタ構成を用いてロジック回路部２０１を形成し、領域Ｂのトランジスタ構成を用いて、Ｉ／Ｏ回路部２０２及び電源回路部２０３を形成する。
【００５９】
この結果、電源回路部２０３及びＩ／Ｏ回路部２０２のゲート絶縁膜の信頼性、リーク特性、及び耐圧を犠牲にすることなく、ロジック回路部２０１の高速動作性の向上が得られる。更に、実施の形態４の領域Ａのトランジスタ構成を用いてロジック回路部２０１を、領域Ｂのトランジスタ構成を用いてＩ／Ｏ回路部２０２及び電源回路部２０３を形成するのも好ましい。この場合、領域Ａのトランジスタは、ゲートとソース・ドレイン間の寄生容量が低減されるから、ロジック回路部２０２は、更に高駆動力のトランジスタにより高性能を得ることができる。
【００６０】
更に、実施の形態１，３の領域Ａのトランジスタ構成を、ロジック回路部２０１に適用し、領域Ｂのトランジスタ構成を、Ｉ／Ｏ回路部２０２及び電源回路部２０３に適用しても同様に、各回路部の好ましい性能が得られる。
【００６１】
［実施の形態７］
次に、ＤＲＡＭ混載ロジックＬＳＩにこの発明を適用した実施の形態を説明する。この実施の形態の場合には、高誘電体ゲート絶縁膜を３つの回路領域で作り分ける。より具体的には、ロジック回路部のゲート絶縁膜の界面層としては、駆動力の向上を目的に薄膜シリコン窒化膜を、Ｉ／Ｏ回路部の界面層としては、駆動力と信頼性を兼ね備えた特性を得る目的で薄いシリコン酸化膜を、ＤＲＡＭセルアレイ及び電源回路部の界面層としては、信頼性と耐圧の向上を目的に厚いシリコン酸化膜を用いる。また好ましくは、ＤＲＡＭセルアレイ及び電源回路部では、ゲートエッジ部に界面層が残る構造を用いる。
【００６２】
図２１は、この実施の形態のＤＲＡＭ混載ロジックＬＳＩのブロック構成を示している。ＬＳＩチップ２１０に、ロジック回路２１６、ＤＲＡＭセルアレイ２１７、Ｉ／Ｏ回路２１５及び電源回路部２１９が形成される。これらの回路部が、ゲート絶縁膜の構成によって、図示のように領域Ａ１，Ａ２，Ｂの３つに分けられる。
【００６３】
具体的に、各領域のトランジスタ形成工程を図２２〜図２７を参照して説明する。図２２に示すように、シリコン単結晶基板２１１上に、ロジック回路部２１６を構成するトランジスタ領域Ａ１、Ｉ／Ｏ回路部２１５を構成するトランジスタ領域Ａ２、及びＤＲＡＭセルアレイ２１７と電源回路部２１９のトランジスタ領域Ｂに、それぞれＰウエル２２２，２２１，２２３を形成する。そして、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離領域２２４を形成し、領域Ａ１，Ａ２，Ｂを区画する。
【００６４】
次に、図２３に示すように、２５ｎｍの犠牲酸化膜２３１を熱処理温度９００℃、Ｏ２雰囲気による熱処理で形成し、その後、領域Ａ１，Ｂ上に厚さ１μｍのレジストマスク２３２を形成して、領域Ａ１にしきい値電圧を調整するためのボロンを注入加速電圧１０ｋｅＶ〜３０ｋｅｖ、注入ドーズ量５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入し、しかる後に、同一マスクにて連続して窒素を注入加速電圧５ｋｅＶ、注入ドーズ量５×１０14／ｃｍ2の条件でイオン注入する。これにより領域Ａ１に、薄いチャネルイオン注入層２３４及び窒素導入領域２３３が形成される。
【００６５】
この後レジスト２３２を剥離した後、図２４に示すように、領域Ａ１，Ｂにレジストマスク２４１を形成し、領域Ａ２にしきい値電圧を調整するためのボロンを注入加速電圧１０ｋｅＶ〜３０ｋｅｖ、注入ドーズ量５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入する。これにより領域Ａ２に薄いチャネルイオン注入層２４２が形成される。次に、希フッ酸処理にて領域Ａ２の犠牲酸化膜２３１を除去し、この領域Ａ２にラジカル窒素処理をＮ2流量２００ｓｃｃｍ、圧力０．２５Ｔｏｒｒ、ＲＦ電力１００Ｗにて行なう。これにより領域Ａ２に物理膜厚１ｎｍのシリコン窒化膜２４３が形成される。
【００６６】
この後、レジスト２４１を除去した後、図２５に示すように、領域Ａ１，Ａ２を覆うレジストマスク２５１を形成し、領域Ｂにしきい値電圧を調整するためのボロンを注入加速電圧１０ｋｅＶ〜３０ｋｅｖ、注入ドーズ量５×１０12／ｃｍ2〜１×１０13／ｃｍ2の条件でイオン注入する。これにより領域Ｂに薄いチャネルイオン注入層２５２が形成される。
【００６７】
この後、レジスト２５１を除去し、基板表面の汚染を除去する前処理を施した後、チャネルイオン注入層２３４，２４２，２５２、窒素導入領域２３３の不純物を活性化させるアニールを、熱処理温度１０００℃、熱処理時間１０秒のＲＴＡにより行なう。そして、希フッ酸処理により犠牲酸化膜２３１の除去、及び、シリコン基板２２１表面の水素終端処理を行なった後、ＴｉＯ2焼結ターゲットを用いたＤＣスパッタ法により厚さ５ｎｍのＴｉＯ2膜２６１を高誘電体ゲート絶縁膜として形成する。この時のスパッタ条件は、電力＝３００Ｗ、圧力＝１Ｐａ、Ａｒ／Ｏ2流量＝２２／１．２ｓｃｃｍである。
【００６８】
この時、領域Ａ１，Ｂには、それぞれ膜厚０．７ｎｍ、２ｎｍ程度の界面層２６２、２６３が形成される。領域Ａ２のシリコン基板表面は、窒素ラジカル処理により形成された膜厚１ｎｍのシリコン窒化膜２４３により界面層の成長は殆ど抑制される。また、窒化膜２４３及び界面層２６２、２６３は、ＴｉＯ2膜スパッタによる基板へのＴｉの物理的混入と、この後に行なわれる活性化アニールによって、それぞれ微量のＴｉが混入したシリコン窒化膜及びシリコン酸化膜となり、その誘電率はそれぞれ１０及び５程度に増加する。
【００６９】
次に、図２７に示すように、ＴｉＯ２膜２６１上にスパッタ法によりゲート電極２７１としてＴｉＮ膜を１００ｎｍ成膜する。そして、電力１００Ｗ、圧力２０ｍＴｏｒｒの条件で、ＢＣＬ3，Ｃｌ2及びＮ2の混合ガスでＴｉＮ膜２７１及びＴｉＯ２膜２６１をＲＩＥ（Ｒａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングして、ゲート電極をパターニングする。この時、シリコン酸・窒化膜系の界面層とＴｉＮ膜のエッチング選択比が５０以上と大きい事と、窒化膜２４３、界面層２６２、２６３の膜厚が異なる事を利用し、ＴｉＮ膜１００ｎｍに対して５０％のオーバーエッチングを施して、領域Ａ２及びＡ１の窒化膜２４３及び界面層２６２はゲート電極２７１の外側では完全に除去され、領域Ｂの界面層２６３は部分的に残る状態を得る。
この後のプロセスは、活性化アニール条件が８００℃、３０秒のＲＴＡである事以外は、実施の形態２と同様とする。
【００７０】
この結果、ＤＡＲＭセルアレイ２１７及び電源回路部２１９のトランジスタは、シリコン酸化膜換算膜厚が最も厚いゲート絶縁膜となり、高い信頼性、良好なリーク特性、及び、高い耐圧が実現できる。Ｉ／Ｏ回路部２１５のトランジスタは、セルアレイよりシリコン酸化膜換算膜厚が薄いが、ロジック回路部２１６よりは厚く、信頼性、リーク特性を犠牲にすることなく高駆動力性が得られる。ロジック回路部２１６では、シリコン酸化膜換算膜厚の最も薄いゲート絶縁膜となり、高速動作性を得る事が可能になる。
【００７１】
なお、高周波アナログ回路等のように、高耐圧と共に高速動作性も要求されるトランジスタに関しては、この実施の形態７の領域Ｂのゲート絶縁膜構造を基本として、その界面層２６３が、ゲート電極以外の部分で完全に除去されたものとして、ゲートとドレイン・ソース電極間の寄生容量を低減することが望ましい。
【００７２】
［実施の形態８］
次に、ｐチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）とｎチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）により構成されるＣＭＯＳ回路でのＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅アンバランスを解消する実施の形態を説明する。従来のように、同一ゲート絶縁膜を用いてＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳ回路を形成した場合、ＰＭＯＳトランジスタは電流駆動力がＮＭＯＳトランジスタのそれの半分であるため、両者の駆動電流を揃えるためには、ＰＭＯＳトランジスタのゲート幅をＮＭＯＳトランジスタのそれの２倍程度にすること必要である。これはＣＭＯＳ回路の設計を不自由にしていた。
【００７３】
これに対してこの実施の形態では、高誘電体膜をゲート絶縁膜に用い、且つ高誘電体膜と基板との間に形成される界面層の膜厚を、ＮＭＯＳトランジスタ側で厚く、ＰＭＯＳトランジスタ側で薄くなるようにして、両者の電流駆動力を揃える。図２８〜図３１を参照してその製造工程を説明する。
【００７４】
図２８に示すように、シリコン基板２８０のＰＭＯＳトランジスタを形成する領域Ａにｎ型ウェル２８１を形成し、ＮＭＯＳトランジスタを形成する領域にｐ型ウェル２８２を形成する。そして、ＳＴＩにより素子分離絶縁膜２８３を形成して、領域Ａ，Ｂを区画する。
【００７５】
次に、２５ｎｍの犠牲酸化膜２８４を、処理温度９００℃、Ｏ２雰囲気での熱処理により形成する。そして、領域Ｂをレジストマスク（図示せず）で覆い、領域Ａにしきい値調整のためのイオン注入を行う。例えば、リンを加速電圧１０ｋｅＶ〜３０ｋｅＶ、ドーズ量５×１０12〜１×１０13／ｃｍ2の条件でイオン注入する。続いて同じレジストマスクを用いて、窒素を、加速電圧５ｋｅＶ、ドーズ量５×１０14ｃｍ2の条件でイオン注入する。これにより、領域Ａには、薄いチャネルイオン注入層２８５と窒素導入領域２８６が形成される。
【００７６】
この後、レジストを剥離して改めて、領域Ａを覆うレジストマスクを形成し、領域Ｂにイオン注入を行う。具体的に、ボロンを加速電圧１０ｋｅＶ〜３０ｋｅＶ、ドーズ量５×１０12〜１×１０13／ｃｍ2の条件でイオン注入する。これにより、領域Ｂに、薄いチャネルイオン注入層２８７が形成される。
【００７７】
この後、レジストを除去し、基板表面の汚染を除去する前処理を施した後、チャネルイオン注入層２８５，２８７及び窒素導入領域２８６の不純物を活性化するアニールを、温度１０００℃、処理時間１０秒のＲＴＡにより行う。以下、実施の形態１と同様の工程でゲート絶縁膜、ゲート電極形成を行う。
【００７８】
これにより、図２９に示すように、領域Ａでは、ＴｉＯ2膜２８８と界面層２８９の積層構造のゲート絶縁膜上にゲート電極２９１が形成され、領域Ｂでは、ＴｉＯ2膜２８８と界面層２９０の積層構造のゲート絶縁膜上にゲート電極２９１が形成される。領域Ｂの界面層２９０は成長して、最終的に２ｎｍ程度となり、領域Ａでは、窒素導入領域２８６により酸素の基板中への拡散が抑制される結果、界面層２８９の成長は抑制されて、最終的におよそ０．７ｎｍとなる。
【００７９】
以上により、ＰＭＯＳトランジスタ領域Ａでは、酸化膜換算膜厚１．６ｎｍのゲート絶縁膜が、ＮＭＯＳトランジスタ領域Ｂでは、酸化膜換算膜厚２．６ｎｍのゲート絶縁膜が得られる。この結果、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅の比Ｗｐ／Ｗｎを、１／０．８として、電流駆動力を揃えることができる。
【００８０】
この実施の形態において、窒素イオン注入に代えて、実施の形態２におけるように窒素ラジカル処理を行うこともできる。これにより、ＰＭＯＳトランジスタの領域Ａには、シリコン窒化膜を界面層として持つ酸化膜換算膜厚１．４ｎｍのゲート絶縁膜が得られ、ＮＭＯＳトランジスタの領域Ｂには、シリコン酸化膜を界面層として持つ酸化膜換算膜厚２．６ｎｍのゲート絶縁膜が得られる。この場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅の比Ｗｐ／Ｗｎを、１／０．９として、電流駆動力を揃えることができる。
【００８１】
［実施の形態９］
次に、界面層形成のための窒素イオン注入を、ゲート電極膜形成後にゲート電極膜を通して行う実施の形態を説明する。ゲート絶縁膜形成前に基板の窒化処理を行った場合、高誘電体絶縁膜堆積後の高温結晶化アニール時に、雰囲気中の巻き込み酸素や高誘電体絶縁膜に含まれる余剰酸素が基板に拡散して基板を酸化し、界面層の成長を促進する。また、ゲート電極に多結晶シリコンのような酸化されやすい膜を用いると、ゲート電極とゲート絶縁膜の界面にも界面層が形成され、酸化膜換算膜厚の増加を招く。
【００８２】
そこでこの実施の形態では、基板／高誘電体絶縁膜界面に形成される界面層を、窒素イオン注入による基板表面の窒化によりコントロールする場合に、ゲート電極膜が形成された後に窒素イオン注入を行い、ゲート電極及び高誘電体絶縁膜にも窒素を導入する。これにより、酸素に対するバリア性を高めて、界面層の成長を効果的に抑制する。
【００８３】
具体的に、図３０〜図３３を参照して製造工程を説明する。図３０に示すように、シリコン基板３００のトランジスタ形成領域Ａ，Ｂにそれぞれｐ型ウェル３０１，３０２を形成する。そして、ＳＴＩにより素子分離絶縁膜３０３を埋め込んで、領域Ａ，Ｂを区画する。
【００８４】
次に、図３１に示すように、２５ｎｍの犠牲酸化膜３０４を、処理温度９００℃、Ｏ２雰囲気での熱処理により形成する。そして、領域Ａ，Ｂに、しきい値調整のためのイオン注入を行う。例えば、ボロンを加速電圧１０ｋｅＶ〜３０ｋｅＶ、ドーズ量５×１０12〜１×１０13／ｃｍ2の条件でイオン注入してチャネルイオン注入層３０５，３０６を形成する。
【００８５】
この後、犠牲酸化膜３０４を除去して、図３２に示すように、高誘電体絶縁膜であるＴｉＯ2膜３２２を形成し、その上に多結晶シリコン膜３２１を堆積する。そして、領域Ｂをレジストマスク３２０で覆って、窒素イオン注入を行い、領域Ａに窒素イオン注入領域３２３を形成する。このときＴｉＯ2膜３２２にも窒素が導入されて、これがＴｉＯｘＮｙ膜となる。
【００８６】
その後、レジストマスクを除去し、図３３に示すように、多結晶シリコン膜３２１とＴｉＯｘＮｙ膜３２２をエッチングしてゲート電極を形成する。そして、ＴｉＯｘＮｙ膜３２２の結晶化のために、温度９００℃、時間３０秒のＲＴＡ処理を行う。これにより、領域Ｂでは、ＴｉＯｘＮｙ膜３２２からの酸素の拡散によりシリコン酸化膜からなる界面層３２５が形成される。領域Ａでは、窒素イオン注入による基板の耐酸化性向上と、高誘電体絶縁膜の窒化による、基板への拡散バリア性の向上により、領域Ｂに比べて薄い界面層３２４が形成される。
【００８７】
この実施の形態によると、高誘電体絶縁膜への窒素導入により、領域Ａでの界面層３２４の成長をより抑制することができる。また、高誘電体膜は窒素の導入により誘電率が上がり、領域Ａではゲート絶縁膜の酸化膜換算膜厚をより薄くすることができる。
【００８８】
［実施の形態１０］
次に、高誘電体絶縁膜の決結晶化アニールの際に、アニール雰囲気に含まれる巻き込み酸素等の微量酸素や高誘電体絶縁膜に含まれる余剰酸素を、選択的に耐酸化性の低い材料膜に吸収させることによって、基板／高誘電体絶縁膜界面の界面層成長をコントロールする実施の形態を説明する。この実施の形態では基板の窒化は行わない。
【００８９】
図３４に示すように、シリコン基板３４０のトランジスタ形成領域Ａ，Ｂにそれぞれｐ型ウェル３４１，３４２を形成する。そして、ＳＴＩにより素子分離絶縁膜３４３を埋め込んで、領域Ａ，Ｂを区画する。次に、２５ｎｍの犠牲酸化膜３４４を、処理温度９００℃、Ｏ２雰囲気での熱処理により形成する。そして、領域Ａ，Ｂに、しきい値調整のためのイオン注入を行う。例えば、ボロンを加速電圧１０ｋｅＶ〜３０ｋｅＶ、ドーズ量５×１０12〜１×１０13／ｃｍ2の条件でイオン注入してチャネルイオン注入層３４５，３４６を形成する。
【００９０】
この後、図３５に示すように、高誘電体絶縁膜であるＴｉＯ2膜３５１を形成し、その上に多結晶シリコン膜３５２を堆積する。そして、多結晶シリコン膜３５２を領域Ａには残し、領域Ｂではエッチングして除去する。この状態で、高誘電体絶縁膜の結晶化熱処理を、９００℃，３０秒のＲＴＡにより行う。このとき、領域Ｂでは、ＴｉＯ2膜３５１からの酸素拡散により、基板表面は酸化されて界面層３５４が形成される。領域Ａでは、ＴｉＯ2膜中の余剰酸素はその上の多結晶シリコン膜３５２に吸収されて消費される結果、基板界面の酸化は抑制され、領域Ｂに比べて薄い界面層３５３が形成される。
【００９１】
この後、多結晶シリコン膜３５０は燐酸処理により除去し、更にフッ酸処理により酸化物を除去した後、改めて多結晶シリコン膜を堆積してゲート電極を形成する。
【００９２】
この実施の形態によっても、ダイレクトトンネリング電流を十分に抑制できる物理膜厚を有し、且つ同一基板上で酸化膜換算膜厚の異なるゲート絶縁膜を持つトランジスタを形成することができる。
【００９３】
【発明の効果】
以上述べたようにこの発明によれば、高誘電体膜によりゲート絶縁膜を形成する際に、その界面状態を制御することにより、ゲート絶縁膜構造の異なる複数のトランジスタをそれぞれ最適特性を持って作り分けることができる。
【図面の簡単な説明】
【図１】第１の従来例の高誘電体ゲート絶縁膜を持つトランジスタの製造工程における素子分離工程を示す断面図である。
【図２】同トランジスタの製造工程におけるチャネルイオン注入工程を示す断面図である。
【図３】同トランジスタのゲート電極形成工程を示す断面図である。
【図４】第２の従来例の高誘電体ゲート絶縁膜を持つトランジスタの製造工程における図２対応の工程を示す断面図である。
【図５】この発明の実施の形態１に係るトランジスタの製造方法における素子分離工程を示す断面図である。
【図６】同実施の形態１の領域Ａに対するチャネルイオン注入及び窒素イオン注入の工程における断面図である。
【図７】同実施の形態１の領域Ｂに対するチャネルイオン注入工程における断面図である。
【図８】同実施の形態１の高誘電体ゲート絶縁膜形成工程の断面図である。
【図９】同実施の形態１のゲート電極形成工程の断面図である。
【図１０】同実施の形態１のソース、ドレイン領域へのイオン注入工程の断面図である。
【図１１】同実施の形態１のゲート側壁形成及びソース、ドレイン領域へのイオン注入工程の断面図である。
【図１２】同実施の形態１の層間絶縁膜形成及び配線形成工程を示す断面図である。
【図１３】同実施の形態１における窒素イオン注入による基板の酸化抑止効果を示す図である。
【図１４】この発明の実施の形態２による領域Ａに対するチャネルイオン注入及びラジカル窒化工程を示す断面図である。
【図１５】同実施の形態２の領域Ｂに対するチャネルイオン注入工程を示す断面図である。
【図１６】同実施の形態２の高誘電体ゲート絶縁膜形成工程を示す断面図である。
【図１７】この発明の実施の形態３によるゲート電極パターニング工程を示す断面図である。
【図１８】この発明の実施の形態４によるゲート電極パターニング工程を示す断面図である。
【図１９】この発明を適用したＤＲＡＭチップのブロック構成を示す図である。
【図２０】この発明を適用したＣＭＯＳロジックＬＳＩのブロック構成を示す図である。
【図２１】この発明を適用したＤＲＡＭ混載ロジックＬＳＩのブロック構成を示す図である。
【図２２】この発明の実施の形態７の素子分離工程を示す断面図である。
【図２３】同実施の形態７の領域Ａ１に対するチャネルイオン注入及び窒素イオン注入の工程を示す断面図である。
【図２４】同実施の形態７の領域Ａ２に対するチャネルイオン注入及びラジカル窒化の工程を示す断面図である。
【図２５】同実施の形態７の領域Ｂに対するチャネルイオン注入工程を示す断面図である。
【図２６】同実施の形態７の高誘電体ゲート絶縁膜形成工程を示す断面図である。
【図２７】同実施の形態７のゲート電極パターニング工程を示す断面図である。
【図２８】他の実施の形態８のチャネルイオン注入及び窒素イオン注入の工程を示す図である。
【図２９】同実施の形態８のゲート電極形成工程を示す図である。
【図３０】他の実施の形態９のウェル形成と素子分離工程を示す図である。
【図３１】同実施の形態９のチャネルイオン注入工程を示す図である。
【図３２】同実施の形態９のゲート電極膜形成後の窒素イオン注入工程を示す図である。
【図３３】同実施の形態９のゲート電極形成工程を示す図である。
【図３４】他の実施の形態１０のチャネルイオン注入工程を示す図である。
【図３５】同実施の形態１０の高誘電体ゲート絶縁膜形成工程を示す図である。
【符号の説明】
５１…シリコン単結晶基板、５２，５３…Ｐウェル、５４…素子分離領域、６１…熱酸化膜、６２…レジストマスク、６３…チャネルイオン注入領域、６４…窒素イオン注入領域、７１…レジストマスク、７２…チャネルイオン注入領域、８１…高誘電体膜、８２，８２ａ，８３，８３ａ…界面層、９１…ゲート電極、１０１…浅いソース、ドレイン拡散層、１１２…深いソース、ドレイン拡散層、１２１…シリサイド膜、１２２…層間絶縁膜、１２３…配線、１４１…レジストマスク、１４２…チャネルイオン注入層、１４３…窒化膜（界面層）、１５１…レジストマスク、１５２…チャネルイオン注入層、１６１…高誘電体膜、１６３…界面層、１７１…ゲート電極、１７２，１７３…界面層、１８１…ゲート電極、１８２，１８３…界面層、１９０…ＤＲＡＭチップ、１９１…ＤＲＡＭセルアレイ、１９２…周辺回路、１９３…Ｉ／Ｏ回路、１９４…電源回路、２００…ロジックＬＳＩチップ、２０１…ロジック回路、２０２…Ｉ／Ｏ回路、２０３…電源回路、２１０…ＤＲＡＭ混載ロジックＬＳＩチップ、２１５…Ｉ／Ｏ回路、２１６…ロジック回路、２１７…ＤＲＡＭセルアレイ、２１９…電源回路、２１１…シリコン単結晶基板、２２１，２２２，２２３…Ｐウェル、２２４…素子分離領域、２３１…熱酸化膜、２３２…レジスタマスク、２３３…窒素導入領域、２３４…チャネルイオン注入領域、２４１…レジスタマスク、２４２…チャネルイオン注入領域、２４３…窒化膜、２５２…チャネルイオン注入領域、２６１…高誘電体膜、２６２，２６３…界面層、２７１…ゲート電極、２８０…シリコン単結晶基板、２８１…ｎ型ウェル、２８２…ｐ型ウェル、２８３…素子分離絶縁膜、２８４…犠牲酸化膜、２８６…窒素導入領域、２８７…チャネルイオン注入層、２８８…ＴｉＯ２膜、２８９…界面層、２９０…界面層、３００…シリコン単結晶基板、３０１…ｐ型ウェル、３０２…ｎ型ウェル、３０３…素子分離絶縁膜、３０４…犠牲酸化膜、３０５…チャネルイオン注入層、３０６…チャネルイオン注入層、３２０…レジストマスク、３２１…多結晶シリコン膜、３２２…ＴｉＯ２膜、３２３…窒素イオン注入領域、３２４…界面層、３２５…界面層、３４０…シリコン単結晶基板、３４１…ｐ型ウェル、３４２…ｐ型ウェル、３４３…素子分離絶縁膜、３４４…犠牲酸化膜、３４５…チャネルイオン注入層、３４６…チャネルイオン注入層、３５１…ＴｉＯ２膜、３５２…多結晶シリコン膜、３５３…界面層、３５４…界面層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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