(57)【特許請求の範囲】
【請求項１】
複数の受光素子が第１の解像度で配置された受光素子アレイと、交互に入力される第１シフトレジスタ駆動パルスと第２シフトレジスタ駆動パルスにより駆動され、該受光素子の信号を読み出す読み出しパルスを出力する走査手段と、前記第１の解像度と該第１の解像度の１／Ｎ（Ｎは自然数）である第２の解像度とを切り換える解像度切り換え手段と、を有する光電変換装置において、
前記受光素子アレイの第１番目の受光素子の信号は前記第１シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出され、かつ、最後の受光素子の信号は該第２シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出されることを特徴とする光電変換装置。
【請求項２】
複数の受光素子が第１の解像度で配置された受光素子アレイと、交互に入力される第１シフトレジスタ駆動パルスと第２シフトレジスタ駆動パルスにより駆動され、該受光素子の信号を読み出す読み出しパルスを出力する走査手段と、前記第１の解像度と該第１の解像度の１／Ｎ（Ｎは自然数）である第２の解像度とを切り換える解像度切り換え手段と、を有する光電変換装置が複数実装されて構成されるイメージセンサにおいて、
前記受光素子アレイの第１番目の受光素子の信号は前記第１シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出され、かつ、最後の受光素子の信号は前記第２シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出されることを特徴とするイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光電変換装置及びそれを複数実装したイメージセンサに関するものである。
【０００２】
【従来の技術】
近年、情報処理システムの分野では、１次元の画像読み取り装置として、従来の光学系を用いた縮尺系のラインセンサに対して、複数の半導体光センサチップをマルチ実装した、等倍系の密着型イメージセンサの開発が積極的に行われている。
【０００３】
（従来技術１）
例えば、特開平５−２２７３６２号公報には、新規に解像度制御用のコントロール端子を設け、ユーザが利用条件にあわせて解像度を切り換えることが可能な密着型イメージセンサが提案されている。
【０００４】
図７は当該公開公報に提案されている密着型イメージセンサ用集積回路の回路図である。この従来技術においては、イメージセンサチップにコントロール端子（１２５）を設け、その端子にユーザが、ハイレベルまたはローレベルの信号を入力することにより高解像度モードと低解像度モードの解像度切り換えを実現している。図７について概略説明すれば、スタートパルスＳＩと、クロックパルスＣＬＫとをシフトレジスタ群１０４に供給する。スタートパルスＳＩによってシフトレジスタ１０４ａが起動されると、その出力はノアゲート１２１ａおよびアンドゲート１２０ａを通ってチャンネルセレクトスイッチ１０３ａに入力され、これをオンにし、フォトセル１０１ａからの信号を信号ライン１０７ａに取り出す。他のシフトレジスタ１０４ｂ〜１０４ｆも順次起動していき、各フォトセル１０１ｂ〜１０１ｌからの信号を信号ライン１０７ａ，１０７ｂに出力する。
【０００５】
ここで、コントロール信号入力端子１２５にコントロール信号"Ｈ"が入力されると、アナログスイッチ１１０ａ，１１０ｂ，１２２ａ，１２２ｂが切り替えられ、画像出力端子１１１に１６ドット／ミリの読み取り密度で画像信号が得られる。また、コントロール信号入力端子１２５にコントロール信号"Ｌ"が入力されると、アナログスイッチ１１０ａが常にオン状態となり、画像出力端子１１１にはフォトセル１０１ａ〜１０１ｌ全体の半分の８ドット／ミリの読み取り密度で画像信号が得られる。つまり、センサＩＣ上のフォトセル１０１ａ〜１０１ｌは常に全数が動作しているが、外部に出力画像信号を取り出す際に、コントロール信号によって一部を間引いて出力させることができる。そのため、画像信号の電圧レベルは常に一定となり、後段の画像処理回路の構成は従来のもので対応が可能となる。
【０００６】
（従来技術２）
一方、高速化の要求に対して、例えば、特開平２−２１０９５０号公報にはスタート信号を遅延させる手段を有するイメージセンサチップ、及び密着型イメージセンサが提案されており、センサ信号を読み出す前に定電流回路を立ち上げることにより、高速読み出しを実現している。すなわち、受光要素を有するイメージセンサチップを複数個配列することによって構成されるマルチチップ型の光電変換装置に用いられるイメージセンサチップ及びこれを用いた光電変換装置において、受光要素による光信号読み出し動作のスタート信号を遅延させる遅延手段と、前記光信号読み出し動作が終了する前に、次段のイメージセンサチップに対するスタート信号に用いられる信号を有し、前記光信号読み出し信号を増幅する増幅回路内の定電流回路を、前記遅延手段の遅延開始を示すスタート信号によって、立ち上げることを特徴としている。
【０００７】
また、特開平２−２１０９４９号公報には、上記特開平２−２１０９５０号公報に用いる１チップの構成を示しており、クロック信号のハイレベルに同期する内部クロックΦ１、クロック信号のローレベルに同期する内部クロックΦ２を用いてシフトレジスタを駆動するイメージセンサチップ、及び密着型イメージセンサが提案されており、これによりデューティ１００％の高速読み出しを実現している。
【０００８】
図８に、従来例として、上記特開平２−２１０９４９及び特開平２−２１０９５０号公報に記載された内容から想定されるイメージセンサチップの等価回路図を示す。
【０００９】
図８において、光電変換装置（１、１′、１″）がマルチ実装されており、各光電変換装置を駆動するクロック（ＣＬＫ）、及びスタートパルス（ＳＰ）が共通接続されている。また、各光電変換装置（１、１′、１″）は、Ｎｂｉｔの遅延手段（Ｎｂｉｔプレシフトレジスタ２、２′、２″）、Ｋｂｉｔのシフトレジスタ（３、３′、３″）、Ｋｂｉｔの受光素子アレイ（４、４′、４″）、タイミング発生回路（５、５′、５″）、信号出力アンプ（６、６′、６″）を有している。
【００１０】
また、次チップスタート信号（９、９′、９″）は各光電変換装置のビットが読み出しを終了する時よりＮビット前（Ｋ−Ｎビット）時の信号を、シフトレジスタ３、３′、３″の最終レジスタの手前Ｎビット部分から次チップのスタート信号として出力する。
【００１１】
また、クロック信号ＣＬＫとスタートパルス信号ＳＰにより駆動されるタイミング発生回路（５、５′、５″）により、受光素子４、４′、４″を駆動するパルス、及び、シフトレジスタ３、３′、３″を駆動する駆動パルスΦ１（７、７′、７″）、Φ２（８、８′、８″）が生成される。スタートパルス信号ＳＰが各イメージセンサチップに共通に接続されているのは、各イメージセンサチップの動作開始の同期を取るためである。
【００１２】
また、信号出力アンプ６、６′、６″は、受光素子アレイ４、４′、４″からシフトレジスタのシフト信号によってオン／オフするスイッチを介して１本の信号出力線に読み出される画像信号を増幅し、タイミング発生回路５、５′、５″の制御信号によって信号出力Ｖｏｕｔされる。なお、信号出力アンプ６、６′、６″内には定電流回路が備えられ、スタート信号の入力と同時に、電源供給が始まり、スタート信号からＮビットのクロック信号入力時には定常の増幅動作を可能としている。
【００１３】
図９はＣＬＫに対するシフトレジスタ３の駆動パルスΦ１（７、７′、７″）、Φ２（８、８′、８″）のタイミングチャートである。
【００１４】
尚、図９は、図８における遅延手段２を４ビットとした場合のタイミングである。従って、シフトレジスタ３，３'，３"はスタートパルス信号ＳＰから４ビット遅延して、最初のシフトレジスタの動作を開始する。
【００１５】
ここで、図９に示すように、シフトレジスタ３の駆動パルスΦ１（７、７′、７″）はＣＬＫのハイレベルに同期したパルスとなり、Φ２（８、８′、８″）はＣＬＫのローレベルに同期したパルスとなる。信号出力ＶｏｕｔはΦ１、Φ２に同期して取り出される。従って、シフトレジスタ３の１ｂｉｔ目がΦ１に対応する場合、奇数ｂｉｔはΦ１同期、偶数ｂｉｔはΦ２同期の信号出力となる。
【００１６】
同図Ａは光電変換装置（１）の信号出力、同図Ｃは光電変換装置（１′）の信号出力、同図Ｅは光電変換装置（１″）の信号出力であり、全体の信号出力Ｖｏｕｔは図に示すようになる。また、各々の光電変換装置は、最終ビットの４ビット前の信号を次の光電変換装置のスタート信号（Ｂ，Ｄ）として出力している。
【００１７】
こうして、マルチチップ型の密着型イメージセンサとして大きな原稿を直接読み出すことが可能となり、チップ間の読み出し休息時間や、信号出力レベルの差異をなくすことができる。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記の従来技術１に開示されている密着型イメージセンサの解像度切り換え方式においては、画素を読み飛ばすことにより解像度を切り換えているため、例えば、クロックレートが同一の場合には、解像度を半分にしても読み出し時間は、解像度が通常の場合でも半分の場合でも変わらない。仮に、受光素子が６００ｄｐｉの光学解像度で配置され、高解像度モードで６００ｄｐｉ、低解像度モードで３００ｄｐｉの解像度が得られるとすると、例えば、６００ｄｐｉ時に６ｍｓｅｃ／ｌｉｎｅの読み取り速度が得られる場合、３００ｄｐｉ時でも６ｍｓｅｃ／ｌｉｎｅの読み取り速度となり、解像度を落としても読み取り速度が変わらない。
【００１９】
従って、同一のクロックレートを用いて６００ｄｐｉ時に５ｍｓｅｃ／ｌｉｎｅの読み取り速度、３００ｄｐｉ時に３ｍｓｅｃ／ｌｉｎｅの読み取り速度というように、解像度に応じた読み取り速度を実現することができないという問題がある。
【００２０】
また、奇数ビットと偶数ビットの信号出力線が分離しているため、偶数ビットと奇数ビットのレベル差も生じやすいという問題もある。
【００２１】
更に、従来技術１で開示されている解像度切り換えを従来技術２で開示されている密着型イメージセンサに適用した場合には、解像度切り換え時に光電変換装置の継ぎ目の部分で、不連続部が生じるという問題が生じる。
【００２２】
例えば、従来技術２において、プレシフトレジスタのビット数を１０ビットとすると、高解像度モード時には次チップスタート信号を出力してから１０ビット後に次の光電変換装置の１ビット目が出力されるため、光電変換装置の継ぎ目の部分での信号は不連続にならないが、低解像度モード時には次チップスタート信号が出力されてから５ビット後に信号出力が終了するため、次の光電変換装置の１ビット目が出力されるまでの間、５ビット分の不連続部分が光電変換装置の継ぎ目で生じることになる。
【００２３】
［発明の目的］
本発明の目的は、解像度切り換え時に、解像度に応じた読み取り速度が実現可能で、かつ高速なイメージセンサ及び光電変換装置を提供することにある。
【００２４】
【課題を解決するための手段】
本発明は、上記目的を達成するため、複数の受光素子が第１の解像度で配置された受光素子アレイと、交互に入力される第１シフトレジスタ駆動パルスと第２シフトレジスタ駆動パルスにより駆動され、該受光素子の信号を読み出す読み出しパルスを出力する走査手段と、前記第１の解像度と該第１の解像度の１／Ｎ（Ｎは自然数）である第２の解像度とを切り換える解像度切り換え手段と、を有する光電変換装置において、
前記受光素子アレイの第１番目の受光素子の信号は前記第１シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出され、かつ、最後の受光素子の信号は該第２シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出されることを特徴とする。
【００２５】
また、本発明は、複数の受光素子が第１の解像度で配置された受光素子アレイと、交互に入力される第１シフトレジスタ駆動パルスと第２シフトレジスタ駆動パルスにより駆動され、該受光素子の信号を読み出す読み出しパルスを出力する走査手段と、前記第１の解像度と該第１の解像度の１／Ｎ（Ｎは自然数）である第２の解像度とを切り換える解像度切り換え手段と、を有する光電変換装置が複数実装されて構成されるイメージセンサにおいて、
前記受光素子アレイの第１番目の受光素子の信号は前記第１シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出され、かつ、最後の受光素子の信号は前記第２シフトレジスタ駆動パルスにより出力された前記読み出しパルスにより読み出されることを特徴とする。
【００２６】
［作用］
本発明においては、マルチチップ実装されたイメージセンサにおいて、次のチップのシフトレジスタを起動するスタート信号を解像度切り換え信号により選択する手段を設けているため、解像度切り換え時においても、光電変換装置の継ぎ目において不連ビットが生じない。
【００２７】
また、本発明は、４画素（ａ，ｂ，ｃ，ｄ）を１ブロックとし、高解像度モードでは同期クロックΦ１でａ，ｃのビットを、同期クロックΦ１に反転した同期クロックΦ２でｂ，ｄのビットを駆動し、低解像度モードでは、同期クロックΦ１でａ＋ｂのビットを、同期クロックΦ２でｃ＋ｄのビットを画素加算により読み出す手段を設けているため、同一のクロックレートを用いても、解像度に応じた読み取りスピードが実現可能となる。
【００２８】
【発明の実施の形態】
以下、本発明による実施形態について、図面を用いて詳細に説明する。
【００２９】
（実施形態１）
図１は本発明の実施形態１における光電変換装置を用いた密着型イメージセンサの回路ブロック図、図２は図１における８ビット分のシフトレジスタと受光素子の回路ブロック図、図４は図２の動作を示すタイミングチャート、図３は４画素分の受光素子の等価回路図である。
【００３０】
図１において、光電変換装置１、１′がマルチ実装され、密着型イメージセンサが形成されている。尚、同図には２チップ分のみを図示しているが、本実施形態では例えば１５チップを１列に配置しマルチ実装して、密着型イメージセンサを構成している。
【００３１】
図１において、各々の光電変換装置１，１'には、光電変換装置を駆動するクロック（ＣＬＫ）、スタートパルス（ＳＰ）、解像度切り換え信号（ＭＯＤＥ）、及び信号出力Ｖｏｕｔが共通接続されており、ラインセンサの読み出しスタート信号ＳＩが当初のイメージセンサチップ１に入力されている。
【００３２】
また、本実施形態においては、ＭＯＤＥ信号がハイレベルの場合は高解像度モード（６００ｄｐｉ）、ＭＯＤＥ信号がローレベルの場合は低解像度モード（３００ｄｐｉ）の解像度が得られる構成としている。
【００３３】
さらに、本実施形態の各々の光電変換装置１、１′はマルチ実装されており、Ｎｂｉｔ、例えば４ｂｉｔの遅延を有するプレシフトレジスタ２、２′、シフトレジスタ３、３′、Ｋビット、例えば３４４ビットの受光素子アレイ４、４′、タイミング発生回路５、５′、信号出力アンプ６、６′を有している。ここで、シフトレジスタ３、３′は４ビット分のシフトレジスタブロック１１から構成されている。
【００３４】
また、受光素子アレイ４、４′で受光された画像信号は、シフトレジスタ３，３'のシフト信号によってオン／オフするスイッチを介して、信号出力線に読み出され、信号出力アンプ６、６′で増幅される。そうして、タイミング発生回路５、５′、５″の制御信号によってスイッチングされて信号出力Ｖｏｕｔとして出力される。なお、信号出力アンプ６、６′内には定電流回路が備えられ、スタート信号ＳＰの入力と同時に、信号出力アンプ６、６′に電源供給が始まり、スタート信号からＮビットのクロック信号入力時には定常の増幅動作を可能としている。
【００３５】
また、高解像度モード時のスタート信号（９−１、９′−１）、及び低解像度時のスタート信号（９−２、９′−２）をスタート信号切り換え手段１０、１０′を用いて選択することにより、次チップスタート信号９、９′が得られる構成となっている。
【００３６】
また、次チップスタート信号９、９′は各光電変換装置のビットが読み出しを終了する時よりＮビット前（Ｋ−Ｎビット）時の信号を、シフトレジスタ３、３′の最終レジスタの手前Ｎビット部分から次チップのスタート信号として出力する。
【００３７】
また、クロック信号ＣＬＫとスタートパルス信号ＳＰにより駆動されるタイミング発生回路５、５′により、受光素子４、４′を駆動するパルス、及び、シフトレジスタ３、３′を駆動する駆動パルスΦ１（７、７′）、Φ２（８、８′）が生成される。スタートパルス信号ＳＰが各イメージセンサチップに共通に接続されているのは、各イメージセンサチップの動作開始の同期を取るためである。
【００３８】
次に、図２は８ビット分のシフトレジスタと受光素子の回路ブロック図である。シフトレジスタは４ビットを１ブロックとするシフトレジスタブロック１１から構成されており、シフトレジスタブロック１１はΦ１同期の１ビットシフトレジスタ１２−１〜１２−４、Φ２同期の１ビットシフトレジスタ１３−１〜１３−４、及びモード信号を切り替えるアナログスイッチＳ１１〜Ｓ１７，Ｓ２１〜Ｓ２７で構成されている。
【００３９】
また、シフトレジスタブロック１１は、読み出しパルス線Φａ１〜Φｄ２で、受光素子ａ１〜ｄ２と不図示の信号出力線間の各スイッチ制御端子と接続されている。
【００４０】
さらに、図３は図２における受光素子４画素分の等価回路であり、各々の受光素子ａ１〜ｄ１は、光電変換手段となるホトダイオードＰＤａ〜ＰＤｄ、読み出しスイッチＭ１ａ〜Ｍ１ｄ、信号転送スイッチＭ２ａ〜Ｍ２ｄ、ＭＯＳソースホロアＭ３ａ〜Ｍ３ｄ、上記光電変換手段をリセットする手段であるリセットスイッチＭ４ａ〜Ｍ４ｄ、一時的に電荷を蓄積する蓄積容量Ｃａ〜Ｃｄで構成されている。
【００４１】
以下、本実施形態の動作について説明する。
【００４２】
図３に示す各受光素子ａ１〜ｄ１において、ホトダイオードＰＤａ〜ＰＤｄにて光電変換により生成した光キャリアはＭＯＳソースホロアＭ３ａ〜Ｍ３ｄで電荷電圧変換され、信号転送パルスΦＴにて全画素一括で蓄積容量Ｃａ〜Ｃｄに転送される。続いて、シフトレジスタ１１から順次ハイとなる読み出しパルスΦａ１〜Φｄ１によって順次読み出しスイッチＭ１ａ〜Ｍ１ｄをオン状態にし、共通信号線１４に信号電圧が容量分割し読み出される。
【００４３】
本実施形態においては、高解像度モード時には読み出しパルスΦａ１〜Φｄ１は順次オンしていくが、低解像度モード時には、隣接する２ビット、すなわちシフトレジスタ１１から走査するΦａ１とΦｂ１が同時にオンし、続いてΦｃ１とΦｄ１が同時にオンする構成となる。従って、低解像度モードにおいては２画素の容量分割加算により、信号電圧を高解像度モード時より大きくすることが可能となる。尚、上記の容量分割加算については、例えば、特開平４−４６８２号公報に開示されている。
【００４４】
次に、図２、図３を用いてシフトレジスタ部の動作を説明する。
【００４５】
図２において、ＭＯＤＥ信号がハイレベルの場合は、Ｓ１１、Ｓ２１、Ｓ１６、Ｓ１７、Ｓ２６、Ｓ２７のアナログスイッチがオフ状態となり、一方、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５がオン状態となる。従って、解像度切り換えの無い、通常のシフトレジスタ動作となり、各受光素子用の読み出し制御パルスΦａ１からΦｄ２までは時系列的に順次オン状態となる。なお、図２においては、画像信号の出力線を図示していないが、制御パルスΦａ１からΦｄ２による順次ハイとなるのに同期して、各受光素子ａ１からｄ２の受光電荷が信号出力線に出力される。
【００４６】
次に、ＭＯＤＥ信号がローレベルの場合は、Ｓ１１、Ｓ２１、Ｓ１６、Ｓ１７、Ｓ２６、Ｓ２７のアナログスイッチがオン状態となり、一方、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５がオフ状態となる。従って、シフトレジスタ１２−１にシフトパルスが入力されると、シフトレジスタ１２−１からΦａ１とΦｂ１がΦ１同期で出力され、ａ１とｂ１の受光素子の信号を同時に読み出す。続いて、シフトパルスはアナログスイッチＳ１１を介してシフトレジスタ１３−２に入力され、シフトレジスタ１３−２からΦｃ１とΦｄ１がΦ２同期で出力され、ｃ１とｄ１の受光素子の信号を同時に読み出す。本低解像度読み出しのモードの場合も、不図示の出力線に受光素子ａ１とｂ１、ｃ１とｄ１、ａ２とｂ２、ｃ２とｄ２というように対の受光素子の加算電荷が順次読み出される。
【００４７】
このとき、シフトレジスタ１３−１とシフトレジスタ１２−２はシフトパルスが入力されないため動作しない。同様にして、シフトレジスタ１２−３からΦａ２とΦｂ２がΦ１同期で出力され、ａ２とｂ２の受光素子の信号を同時に読み出し、シフトレジスタ１３−４からΦｃ２とΦｄ２がΦ２同期で出力され、ｃ２とｄ２の受光素子の信号を同時に読み出す。
【００４８】
以上の動作のタイミングチャートを図４に示す。図４において、クロック信号ＣＬＫと、同期信号Φ１，Φ２が高解像度モードと低解像度モードに共通に供給され、スタート信号ＳＲがハイとなると共に高解像度モードと低解像度モードのそれぞれの画像信号出力が得られる。同図より、同一のクロックレートにおいて、低解像度モードにおいては、高解像度モード時の２倍の読み出し速度で読み出すことが可能であることがわかる。
【００４９】
次に、次チップスタート信号の切り換え手段について説明する。
【００５０】
図１において、プレシフトレジスタ２、２′は４ビットの遅延を有するため、４ビット前の信号を次チップのスタート信号として出力しなければならない。プレシフトレジスタ２、２′によって、スタート信号ＳＰから時間調節の必要がなく、前段の光電変換装置の読み出しが終了した後、同一タイミングに従って空隙のない連続的な画像信号を得ることができる。従って、高解像度モードの場合には、光電変換装置１、１′はそれぞれ３４４ビットの信号を有するため、３４１ビット目のシフトレジスタ信号９−１、９′−１を次チップスタート信号として用いる。
【００５１】
また、低解像度モードにおいては、２画素加算信号が１ビットとなるため、光電変換装置１、１′は等価的に１７７ビットの信号を有することになる。従って、受光素子換算で３３７ビット目のシフトレジスタ信号９−２、９′−２を次チップスタート信号として用いる。すなわち、次チップスタート信号を切り換えるスタート信号切り換え手段を設けることにより、解像度を切り換えても光電変換装置の継ぎ目の部分において画素信号は連続性を保つことが可能となる。
【００５２】
尚、上記実施形態においては、光電変換装置のビット数を３４４ビットとしたが、４の倍数のビット数であれば幾つでも構わない。
【００５３】
また、解像度も［高解像モード／低解像モード］が［６００ｄｐｉ／３００ｄｐｉ］の場合に限らず、例えば、［４００ｄｐｉ／２００ｄｐｉ］等の解像度でも構わない。
【００５４】
更に、本実施形態は高解像度モードと低解像度モードの解像度比が２倍の場合を示したが、例えば、６画素を１ブロックとし、光電変換装置の画素数を６の倍数とすることで、［６００ｄｐｉ／２００ｄｐｉ］の切り換えのように、解像度比を３倍に設定することも容易である。
【００５５】
従って、この場合には、高解像度とこの高解像度の１／Ｎ（Ｎは自然数）を低解像度とすれば、各光電変換装置の複数の受光素子数は２Ｎの倍数である。
【００５６】
また、各光電変換装置の複数の受光素子に着目すれば、受光素子アレイの第１番目の受光素子は奇数用のシフトレジスタ駆動パルスにより読み出され、かつ、最後の受光素子は偶数用のシフトレジスタ駆動パルスにより読み出されることで、タイミング的に不連続性のない連続した画像信号を得ることができる。
【００５７】
また、シフトレジスタ駆動パルスは、以上の実施形態では２つであるが、これに限るものではなくシフトレジスタの構成を変えることにより、例えば３つのシフトレジスタ駆動パルスでは、低解像度が選択された場合には隣り合う３つの受光素子を加算して読み出すようにすることも可能である。すなわち、Ｍ個のシフトレジスタ駆動パルスで駆動させる場合、解像度が１／Ｎずつ変化する複数の解像度を持つものであれば、受光素子の数はＭＮの倍数であればよい。
【００５８】
また、イメージスキャナや、ファクシミリ、電子複写機として、複数の解像度のいずれかを選択する選択スイッチを設け、上記密着型イメージセンサを読み出す方向を主走査方向とし、その主走査方向に垂直な方向を副走査方向として、機構的に副走査方向にも画像原稿に対応して走査することにより、２次元状の読み取り信号を得て、この読み取り信号に応じて光学感光体に露光することにより、且つ複数の解像度に応じて被転写紙に転写することができ、機能的な自由度を増加することができる。
【００５９】
（実施形態２）
図５は本発明の実施形態２における光電変換装置を用いた密着型イメージセンサの回路ブロック図である。
【００６０】
本実施形態においては、上記実施形態１に対して、更に解像度制御用の端子（ＭＯＤＥ２）を追加し、高解像度モード（１２００ｄｐｉ）、中解像度モード（６００ｄｐｉ）、低解像度モード（３００ｄｐｉ）の３種類の解像度切り換えが可能な構成を示している。但し、各モードの解像度数は例示であり、目的に応じて任意に設定できるものである。
【００６１】
図５において、各々の光電変換装置１、１′は、４ｂｉｔの遅延を有するプレシフトレジスタ２、２′、シフトレジスタ３、３′、６８８ビットの受光素子アレイ１７、１７′、タイミング発生回路５、５′、信号出力アンプ６、６′を有している。ここで、シフトレジスタ３、３′は８ビット分のシフトレジスタブロック１６から構成されている。また、シフトレジスタから取り出された３種のスタート信号、すなわち、高解像度モード時のスタート信号９−１、９′−１、中解像度モード時のスタート信号９−３、９′−３及び低解像度時のスタート信号９−２、９′−２を、スタート信号切り換え手段１０、１０′を用いて選択することにより、次チップスタート信号９、９′が得られる構成となっている。
【００６２】
図６に、スタート信号切り換え回路１０の具体的回路図を示す。ＭＯＤＥ１，２のそれぞれから１ビット信号を入力し、高解像度モード時のスタート信号９−１、９′−１と、中解像度モード時のスタート信号９−３、９′−３及び低解像度時のスタート信号９−２、９′−２を選択して、次段のイメージチップのスタート信号９，９'として出力する。ＭＯＤＥ１，２が［０，０］の場合はブランクモードであり、出力しない。なお、このような選択用切り換え回路は、論理回路によって他の回路ででも容易に達成できるので、説明を省略する。
【００６３】
本実施形態においては、高解像度モード時は１画素で１ビット、中解像度モード時は２画素加算により２画素で１ビット、低解像度モード時は４画素加算により４画素で１ビットとなる。従って、シフトレジスタブロック１６は８画素分が１ブロックとなり、実施形態１と同様に構成することができる。
【００６４】
本実施形態に示すように、本発明においては、解像度モードを３種類、もしくはそれ以上に設定することも可能であり、かつ、各々の解像度に応じた読み取り速度が実現でき、光電変換装置の継ぎ目においても信号の不連続を生じさせないようにすることが可能となる。
【００６５】
また、本発明は１次元光電変換装置のみならず、２次元光電変換装置に応用しても有効であることは言うまでもない。本発明を２次元光電変換装置に応用する場合は画素レベルの解像度切り換えの他に、水平方向のみの解像度切り換え、垂直方向のみの解像度切り換え等も実現可能である。
【００６６】
【発明の効果】
以上説明したように、本発明により、解像度切り換え時においても光電変換装置の継ぎ目において信号が不連続にならず、かつ、解像度に応じた読み取り速度が得られるため、その効果は絶大である。
【００６７】
また、当該イメージセンサを用いたイメージスキャナや、ファクシミリ、電子複写機等に用いることにより、高画質、通常画質等という被転写紙に要求される画質に応じて出力することができ、機能上の自由度を増加できる。
【図面の簡単な説明】
【図１】本発明の実施形態１における密着型イメージセンサの回路ブロック図である。
【図２】本発明の実施形態による８ビット分のシフトレジスタと受光素子の回路ブロック図である。
【図３】本発明の実施形態による受光素子の等価回路図（４画素分）である。
【図４】本発明の実施形態による動作を示すタイミングチャートである。
【図５】本発明の実施形態２における光電変換装置を用いた密着型イメージセンサの回路ブロック図である。
【図６】本発明の実施形態２におけるスタート信号切り換え回路の回路図である。
【図７】従来技術（１）における密着型イメージセンサ用集積回路の回路図である。
【図８】従来技術（２）におけるイメージセンサチップの等価回路図である。
【図９】従来技術（２）におけるタイミングチャートである。
【符号の説明】
１、１′  光電交換装置
２、２′  プレシフトレジスタ
３、３′  シフトレジスタ
４、４′  受光素子アレイ
５、５′  タイミング発生回路
７、７′  シフトレジスタ駆動パルス（Φ１）
８、８′  シフトレジスタ駆動パルス（Φ２）
９、９′  次チップスタート信号線
９−１、９−１′  高解像モード時スタート信号線
９−２、９−２′  低解像モード時スタート信号線
１０、１０′  スタート信号切り替え手段
１１  シフトレジスタブロック（４ビット分）
１２−１〜１２−４′  Φ１同期１ビットシフトレジスタ
１３−１〜１３−４′  Φ２同期１ビットシフトレジスタ
１４  共通信号線
ａ１〜ｄ２  受光素子
Φａ１〜Φｄ２  ａ１〜ｄ２読み出しパルス
Ｍ１ａ〜Ｍ１ｄ  読み出しスイッチ
Ｍ４ａ〜Ｍ４ｄ  リセットスイッチ
ＰＤａ〜ＰＤｄ  ホトダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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