(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと、このＭＯＳトランジスタのソースまたはドレイン拡散層に埋込みストラップを介して接続されたストレージノード電極を有するトレンチキャパシタとを具備してなり、
前記ストレージノード電極はＡｓを含む第１の多結晶シリコン膜からなり、前記埋込みストラップはＡｓを含み、かつ前記第１の多結晶シリコン膜よりも平均粒径が小さい第２の多結晶シリコン膜からなることを特徴とする半導体装置。
【請求項２】
前記第１の多結晶シリコン膜の平均粒径は２００ｎｍ以上であり、前記第２の多結晶シリコン膜の平均粒径は２００ｎｍ未満であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタのソースまたはドレイン拡散層が埋込みストラップを介してトレンチキャパシタのストレージ電極と接続してなる接続構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭに代表される半導体集積回路の高集積化に伴い、素子面積は世代毎に縮小されている。メモリセルが１つのトランジスタと１つのキャパシタで構成されたＤＲＡＭにおいて、素子面積の縮小化は、情報を記憶するキャパシタの面積の縮小を招き、情報の記憶機能を損なうことになる。
【０００３】
そこで、ＤＲＡＭでは、高集積化・微細化によって情報記憶機能が損なわれないように、十分なキャパシタ容量を確保するための様々な工夫がなされている。その１つとして、キャパシタを立体構造にすること、すなわちトレンチキャパシタやスタックトキャパシタの採用があげられる。
【０００４】
トレンチキャパシタとしては、基板プレート型と呼ばれる構造のものが６４ＭＤＲＡＭ以降の主流になっている。基板プレート型のトレンチキャパシタを用いたメモリセルにおいて重要なことは、キャパシタのストレージノード電極（トレンチ内に埋め込まれた電極）とトランジスタのソース／ドレイン拡散層との接続部をどのような構造にするかということである。
【０００５】
その１つとして埋込みストラップ（Buried Strap）構造が知られている。図８に、従来の埋込みストラップ構造を有するＤＲＡＭメモリセルの断面図を示す。図中、８０はシリコン基板、８１はプレート電極、８２はキャパシタ絶縁膜、８３はカラー酸化膜、８４1 ，８４2 はストレージノード電極（不純物を含む多結晶シリコン膜）、８５は埋込みストラップ（不純物を含む多結晶シリコン膜）、８６，８７はソース／ドレイン拡散層、８８はゲート絶縁膜、８９はゲート電極、９０はＳＴＩ（Shallow Trench Isolation）のための素子分離絶縁膜をそれぞれ示している。
【０００６】
この種のメモリセルでは、ソース／ドレイン拡散層８６とストレージノード電極８４2 との電気的接続を埋込みストラップ８５によって行う。この埋込みストラップ８５は、マスクを用いたフォトリソグラフィ工程を使わずに自己整合的に形成できるという利点がある。さらに、埋込みストラップ８５の形成による面積増加がないという利点もある。
【０００７】
しかしながら、この種のメモリセルにおいては、以下のようなプロセス上の問題があった。
【０００８】
すなわち、埋込みストラップ８５の形成後に経る多数の工程、特に高温工程時（ゲート酸化膜形成時、後酸化時、ＳＴＩ時）に、埋込みストラップ８５およびストレージノード電極８４2 中の不純物がソース／ドレイン拡散層８６中に拡散し、その結果としてソース／ドレイン拡散層８６の不純物濃度が設計値よりも高くなったり、あるいはソース／ドレイン拡散層８６の接合深さが設計値よりも深くなってしまう。さらにはチャネル領域の不純物濃度が設計値よりも高くなってしまう。
【０００９】
このような不純物濃度や接合深さの増加は、設計上起こらないはずのショートチャネル効果を招く原因となる。すなわち、しきい値電圧の低下や接合リーク電流の発生を招く原因となる。このような素子特性の劣化はＤＲＡＭのデータ保持特性（リテンション特性）を悪化させる。
【００１０】
また、上記高温工程においては、ストレージノード電極８４2 である非晶質シリコン膜が多結晶シリコン膜に変わるときの相変化や粒径の拡大化に伴う体積収縮によって機械的ストレスが発生しやすく、したがってシリコン基板８０中に転位が発生しやくなる。このような転位は接合リーク電流を増加させ、ＤＲＡＭのデータ保持特性（リテンション特性）を悪化させる。
【００１１】
【発明が解決しようとする課題】
上述の如く、埋込みストラップを用いたＤＲＡＭメモリセルは、埋込みストラップの形成後に経る高温工程時に、埋込みストラップおよびストレージノード電極中の不純物がソース／ドレイン拡散層中に拡散したり、あるいはストレージノード電極が体積収縮して基板に機械的ストレスがかかることによって、データ保持特性の悪化に繋がる、しきい値電圧等の素子特性の劣化が起こるという問題があった。
【００１２】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、埋込みストラップの形成後の高温工程の悪影響を軽減できる半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明（請求項１）に係る半導体装置は、ＭＯＳトランジスタと、このＭＯＳトランジスタのソースまたはドレイン拡散層に埋込みストラップを介して接続されたストレージノード電極を有するトレンチキャパシタとを備え、さらに前記ストレージノード電極がＡｓを含む第１の多結晶シリコン膜からなり、前記埋込みストラップがＡｓを含み、かつ前記第１の多結晶シリコン膜よりも平均粒径が小さい第２の多結晶シリコン膜から構成されていることを特徴とする。
【００１４】
具体的には、前記第１の多結晶シリコン膜の平均粒径は２００ｎｍ以上、好ましくは３００ｎｍ以上であり、前記第２の多結晶シリコン膜の平均粒径は２００ｎｍ未満、好ましくは１００ｎｍ以下である（請求項２）。
【００２０】
［作用］
多結晶半導体膜中の不純物の拡散速度は、多結晶半導体膜の平均粒径が大きいほど遅い。そのため、本発明（請求項１，２）のように、ストレージノード電極（Ａｓを含む第１の多結晶シリコン膜）の平均粒径を、埋込みストラップ（Ａｓを含む第２の多結晶シリコン膜）の平均粒径よりも大きくすることによって、ストレージノード電極中のＡｓの拡散を抑制でき、これにより埋込みストラップの形成後の高温工程の悪影響を低減できるようになる。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＤＲＡＭメモリセルを示す断面図である。
【００２７】
このメモリセルは埋込みストラップ構造のキャパシタを有し、その特徴は、第２ストレージノード電極８2 の平均粒径が埋込みストラップ１０の平均粒径よりも大きいことにある。第２ストレージノード電極８2 の平均粒径は２００ｎｍ以上、好ましくは３００ｎｍ以上である。込みストラップ１０の平均粒径は２００ｎｍ未満、好ましくは１００ｎｍ以下である。第２ストレージノード電極８2 および埋込みストラップ１０はＡｓを１×１０20ｃｍ-3程度含む多結晶シリコン膜である。なお、図には、第２ストレージノード電極８2 および埋込みストラップ１０のみ結晶粒を模式的に示している。
【００２８】
一般に、多結晶シリコン膜中の不純物の拡散速度は多結晶シリコン膜の平均粒径が大きいほど遅い。したがって、上記の如き構成であれば、後述するように、高温工程において第２ストレージノード電極８2 中のＡｓがシリコン基板１に拡散することを効果的に抑制できる。
【００２９】
第２ストレージノード電極８2 中のＡｓのシリコン基板１シリコン基板１への拡散を抑制できれば、その分ソース／ドレイン拡散層１７の接合深さ（拡散層深さ）を浅くでき、ショートチャネル効果が起こりにくくすることができる。したがって、本実施形態によれば、ショートチャネル効果によるしきい値電圧の低下やリーク電流の増加などの素子特性の劣化を防止でき、ＤＲＡＭのデータ保持特性の向上を図れるようになる。その他、ファンクション（回路動作）不良の発生等を含む、第２ストレージノード電極８2 中の不純物の拡散による起因する問題を解決できる。
【００３０】
図８に示した従来のメモリセルでは、埋込みストラップおよび第２ストレージノード電極の平均粒径は同程度小さい。そのため、埋込みストラップ中のＡｓのシリコン基板への拡散に加えて、第２ストレージノード電極中のＡｓの埋込みストラップを通してシリコン基板への拡散も同時に起こり、ショートチャネル効果の発生の原因となる、ソース／ドレイン拡散の接合深さの増加、チャネル領域の不純物濃度の増加を防止することはできない。
【００３１】
次に本実施形態のＤＲＡＭメモリセルの製造方法について説明する。図２〜図４に、その工程断面図を示す。
【００３２】
まず、図２（ａ）に示すように、シリコン基板１上にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造のマスクパターン２を形成し、これをマスクにしてシリコン基板１をＲＩＥ法にてエッチングすることによって、深いトレンチ３を形成する。
【００３３】
次に図２（ｂ）に示すように、トレンチ３の内面（側面および底面）を被覆するように不純物ドープ膜４を形成した後、トレンチ３内をその途中の深さまでフォトレジスト層５で埋め込む。
【００３４】
不純物ドープ膜４としては、例えば砒素ガラス膜を用いる。また、フォトレジスト層５は以下のようにして形成する。すなわち、ポジ型のフォトレジストを全面に塗布し、次にトレンチ３の中央部よりも上の部分のフォトレジストだけを全面露光し、最後にフォトレジストを現像して、その上部だけを除去することによって形成することができる。
【００３５】
次に図２（ｃ）に示すように、フォトレジスト層５をマスクにして不純物ドープ膜４をエッチングして、フォトレジスト層５よりも上の部分のトレンチ３の側面を露出させる。この後、フォトレジスト層５を剥離する。
【００３６】
次に図２（ｄ）に示すように、不純物ドープ膜４中の不純物を基板中に拡散させて、不純物ドープ膜４の周囲の基板中にプレート電極６を形成する。この後、不純物ドープ膜４を除去する。
【００３７】
次に図３（ｅ）に示すように、非常に薄いシリコン窒化膜／シリコン酸化膜からなるキャパシタ絶縁膜７をトレンチ３の側面および底面を被覆するように全面に形成する。
【００３８】
次に同図（ｅ）に示すように、ＬＰＣＶＤ装置内でトレンチ３の内部を充填するように第１ストレージノード電極となるＡｓを高濃度に含む第１ｎ型多結晶シリコン膜８1 を全面に堆積する。
【００３９】
次に図３（ｆ）に示すように、第１ｎ型多結晶シリコン膜８1 をＲＩＥによってエッチバックして第１ストレージノード電極８1 を形成する。
【００４０】
次に同図（ｆ）に示すように、第１ストレージノード電極８1 をマスクにしてキャパシタ絶縁膜７をエッチングすることによって、第１ストレージノード電極８1 より上の部分のトレンチ３の側面を露出させ、その露出部分にカラー酸化膜（ＳｉＯ2 膜）９をいわゆる側壁残しによって形成する。
【００４１】
次に図３（ｇ）に示すように、ＬＰＣＶＤ装置内でトレンチ３の内部を埋め込むようにＡｓを高濃度に含む第２ｎ型多結晶シリコン膜を堆積した後、これをＲＩＥによりエッチバックして第２ｎ型多結晶シリコン膜からなる第２ストレージノード電極８2 を形成する。このとき、トレンチ３の上部に未充填部分が残るようにエッチバックを行う。図には、第２ストレージノード電極８2 の結晶粒を模式的に示してある。また、第２ｎ型多結晶シリコン膜はその平均粒径が大きくなる条件で形成することが好ましい。具体的には、成膜温度を９５０℃以上、または成膜後に９５０℃上の熱処理を加えることで、平均粒径を３００ｎｍ以上とすることが可能である。
【００４２】
次に図３（ｈ）に示すように、第２ストレージノード電極８2 をマスクにしてカラー酸化膜９をエッチングすることによって、第２ストレージノード電極８2 よりも上の部分のトレンチ３の側面を露出させる。
【００４３】
次に図４（ｉ）に示すように、ＬＰＣＶＤ装置内で埋込みストラップ１０となるＡｓを高濃度に含むｎ型非晶質シリコン膜をトレンチ３の内部を埋め込むように全面に形成した後、トレンチ３の外部の余剰なｎ型非晶質シリコン膜をエッチバックにより除去することによって埋込みストラップ１０を形成する。このとき、トレンチ３の開口面の少し下までｎ型非晶質シリコン膜を除去し、トレンチ３の上部に浅い未充填部分を残す。
【００４４】
次に図４（ｊ）に示すように、素子分離溝形成用のレジストパターン１２を形成した後、これをマスクにして埋込みストラップ１０、第２ストレージノード電極８2 、カラー酸化膜９およびシリコン基板１をＲＩＥにてエッチングして、ＳＴＩのための浅いトレンチ（素子分離溝）１３を形成する。この後、レジストパターン１２、マスクパターン２を除去する。
【００４５】
次に図４（ｋ）に示すように、絶縁膜の堆積およびＣＭＰによる平坦化によって、素子分離溝１２の内部を素子分離絶縁膜１３で埋め込む。素子分離絶縁膜１３の形成工程は高温工程なので、埋込みストラップ１０である非晶質シリコン膜は多結晶化し、多結晶シリコン膜に変わる。
【００４６】
第２ストレージノード電極８2 は最初から多結晶状態であるので、第２ストレージノード電極８2 は後から多結晶状態になる埋込みストラップ１０に比べて上記高温工程後の平均粒径が大きくなる。すなわち、第２ストレージノード電極８2 の平均粒径が従来の第２ストレージノード電極のそれよりも大きくなる。しかも、埋込みストラップ１０としての多結晶シリコン膜の平均粒径は、素子分離絶縁膜１３の成膜温度を制御することで、１００ｎｍ以下にすることが可能である。
【００４７】
そのため、埋込みストラップ１０中のＡｓはシリコン基板１へは従来と同様に拡散するが、第２ストレージノード電極８2 から埋込みストラップ１０へのＡｓの拡散は従来よりも抑制される。その結果、後で形成するソース／ドレイン拡散層１７が深くなることなどを防止できる。
【００４８】
したがって、素子分離絶縁膜１３の形成工程は高温工程であるが、ショートチャネルの原因となる、シリコン基板１へのトータルのＡｓの拡散量を少なくでき、しきい値電圧の低下やリーク電流の増加を防止できるので、ＤＲＡＭのデータ保持特性を改善できるようになる。
【００４９】
最後に、周知の方法に従って、ゲート絶縁膜１４、ゲート電極１５、後酸化膜（不図示）、ソース／ドレイン拡散層１６，１７を形成して、図１に示したＤＲＡＭメモリセルが完成する。ゲート電極１５は、例えば多結晶シリコンゲート電極、ポリサイドゲート電極、またはメタルゲート電極である。メタルゲート電極の場合にはいわゆるダマシンゲート電極を採用すると良い。
【００５０】
このとき、ゲート絶縁膜１４、後酸化膜等の形成工程は高温工程であるが、素子分離絶縁膜１３の形成工程の場合と同様に、第２ストレージノード電極８2 の平均粒径が大きいことから、シリコン基板１へのトータルのＡｓの拡散量を少なくでき、しきい値電圧の低下やリーク電流の増加を防止できるので、ＤＲＡＭのデータ保持特性を改善できるようになる。なお、第２ストレージノード電極８2 と埋込みストラップ１０との間の平均粒径の大小関係は最後まで保たれるが、埋込みストラップ１０の平均粒径は最終的には２００ｎｍ以上になることもある。ただし、各熱工程（サーマルバジェット）を制御することで、埋込みストラップ１０の最終的な平均粒径を容易に２００ｎｍ未満にすることができる。
【００５１】
図には示していないが、ショートチャネル効果を抑制するために、浅く低不純物濃度の拡散層（エクステンション）を形成することが好ましい。
【００５２】
ここで、応力の発生に関して説明する。例えば、第２ストレージノード電極８2 および埋込みストラップ１０を非晶質シリコン膜で形成する場合を考える。これらの非晶質シリコン膜はその後の高温工程によって多結晶シリコン膜に相変化する。このときの非晶質から多結晶への臨界温度は約６５０℃である。
【００５３】
非晶質シリコン膜から多結晶シリコン膜への相変化の際には、体積収縮が起こる。そのため、第２ストレージノー電極８2 および埋込みストラップ１０の多結晶シリコン膜はそれぞれ下方に収縮し、カラー酸化膜９は下方に引っ張られる。
【００５４】
例えば、１０００℃程度の熱工程においては、シリコン酸化膜はクリープ特性が顕著となり、応力に応じて変形するようになる。この場合、カラー酸化膜９のクリープ変形によって、特にカラー酸化膜９の上部に変形が残る。
【００５５】
図５は、この様子を有限要素法を用いた応力シミュレーションの結果を示しており、各部の変形を５０倍に拡大した変形図である。
【００５６】
室温時（図５（ａ））および１０００℃到達時点（図５（ｂ））では、カラー酸化膜９の変形は顕著ではないが、１０００℃で１０分放置（図５（ｃ））すると、カラー酸化膜９のクリープ変形が起こり、特にカラー酸化膜９の上部がくさび状に変形する。その後、室温に戻しても、カラー酸化膜４の変形は保持される（図５（ｄ））。
【００５７】
このクリープ変形により、埋込みストラップ１０の下部付近にシリコン基板に高い応力が蓄積される。この高応力が結晶欠陥（転位）の発生の原因になる。このような高応力による結晶欠陥は、接合リーク電流の増加を招き、データ保持特性を悪化させる。以上の高応力発生、結晶欠陥発生のメカニズムは、上記シミュレーションの結果、発明者が発見したものであり、容易には知りがたい事実である。
【００５８】
一方、本実施形態のように、第２ストレージノード電極８2 を平均粒径が大きい多結晶シリコン膜で形成した場合には安定しているので、上述したような第２ストレージノード電極８2 の体積収縮はほとんど起こらない。埋込みストラップ１０の体積収縮は起こるが、第２ストレージノード電極６の体積に比較して、埋込みストラップ１０の体積は著しく小さいので、発生する応力は十分に小さく、問題とはならない。
【００５９】
したがって、本実施形態によれば、第２ストレージノード電極８2 および埋込みストラップ１０の体積収縮はほとんどこらず、高応力による結晶欠陥（転位）の転位は起こらない。これによっても、接合リーク電流を抑制でき、ＤＲＡＭのデータ保持特性を改善することができる。
【００６０】
（第２の実施形態）
図６は、本発明の第２の実施形態に係るＤＲＡＭメモリセルの製造方法を示す工程断面図である。なお、図２〜図４と対応する部分には図２〜図４と同一符号を付してあり、詳細な説明は省略する。
【００６１】
まず、第１の実施形態で説明した図２（ａ）〜図３（ｂ）までの工程、すなわち第１ストレージノード電極８1 を形成するまでの工程を行う。
【００６２】
次に図６（ａ）に示すように、ＬＰＣＶＤ装置内で第２ストレージノード電極８2 としてのＡｓを高濃度に含む非晶質シリコン膜を全面に堆積した後、非晶質シリコン膜をＲＩＥによってエッチバックして、第２ストレージノード電極８2 を形成する。上記エッチバックは、第２ストレージノード電極８2 の表面が、トレンチ３の最上面から少し下がった位置になるように行う。
【００６３】
次に図６（ｂ）に示すように、非晶質シリコンが多結晶シリコンへ転位を起こす６５０℃以上、望ましくはカラー酸化膜９がクリープ変形を顕著に起こす１０００℃以上の熱処理を行って、第２ストレージノード電極８2 としての非晶質シリコン膜を多結晶シリコン膜に変える。この結果、見かけ上図５（ｂ）と同様な構造が得られる。なお、図６（ｂ）には変形の様子は示していない。
【００６４】
上記熱処理の際に、第２ストレージノード電極８2 である多結晶シリコン膜は体積収縮を起こして下方に収縮する。この多結晶シリコン膜の収縮により、カラー酸化膜９には下方に引っ張られる応力が加わる。その結果、カラー酸化膜９のクリープ変形が顕著になり、特にカラー酸化膜９の上部が大きく変形する。したがって、この段階では、特にカラー酸化膜９の上部およびその近傍のシリコン基板１に大きな応力が蓄積されることになる。
【００６５】
次に図６（ｃ）に示すように、カラー酸化膜９の上部をエッチングにより除去する。この後の工程は、第１の実施形態で説明した図４（ｉ）以降の工程と同じである。
【００６６】
カラー酸化膜９の上部をエッチングすると、カラー酸化膜４およびシリコン基板１に蓄積された応力はほぼ開放され、その後の高温工程で応力が蓄積されることはない。この効果は、有限要素法を用いた応力シミュレーションにて初めて、確認された事実である。
【００６７】
図７に、上記有限要素法を用いたシミュレーションによる解析結果を示す。図中の横軸は時刻を示しており、種々の高温工程を受ける順番を示している。縦軸はカラー酸化膜９の上部、埋込みストラップ１０下部付近の分解せん断応力を示している。応力値のプロットは従来技術と本発明について記されている。
【００６８】
図から、本発明によれば、埋込みストラップ形成後の高温工程において、従来技術に比べて、結晶欠陥発生の原因になる分解せん断応力を１００ＭＰａ程度低くできることが分かる。
【００６９】
このように本実施形態によれば、カラー酸化膜９に起因する応力を積極的に蓄積させ、その後、カラー酸化膜９の上部を除去して応力を開放させることによって、埋込みストラップ形成後の高温工程における結晶欠陥の発生を抑制でき、これにより接合リーク電流を抑制できるので、ＤＲＡＭのデータ保持特性を改善できるようになる。
【００７０】
また、第２ストレージノード電極８2 のほうが、埋込みストラップ１０よりも先に多結晶状態になるので、第１の実施形態と同様に、埋込みストラップの形成後の高温工程の悪影響を軽減できるようになる。
【００７１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、埋込みストラップとして多結晶シリコン膜を用いる場合について説明したが、その代わりに多結晶Ｇｅ膜または多結晶ＳｉＧｅ膜を用いても良い。また、半導体基板にＳｉＧｅ基板等を用いても良い。
【００７２】
また、上記実施形態の説明では、ＭＯＳトランジスタのチャネルタイプについては言及しなかったが、ｎチャネルおよびｐチャネルのいずれの場合にも本発明は有効であり、さらにＣＭＯＳ（デュアルゲート）に対しても本発明は有効である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００７３】
【発明の効果】
以上詳説したように本発明によれば、ストレージノード電極の平均粒径を、埋込みストラップの平均粒径よりも大きくすることによって、ストレージノード電極中の不純物の拡散を抑制でき、これにより埋込みストラップの形成後の高温工程の悪影響を低減できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る埋込みストラップ構造を有するＤＲＡＭメモリセルを示す断面図
【図２】同ＤＲＡＭメモリセルの製造方法を示す工程断面図
【図３】図２に続く同ＤＲＡＭメモリセルの製造方法を示す工程断面図
【図４】図３に続く同ＤＲＡＭメモリセルの製造方法を示す工程断面図
【図５】第２ストレージノード電極および埋込みストラップを非晶質シリコン膜で形成した場合（従来法）の埋込みストラップ形成後の熱工程で生じるカラー酸化膜の変形を示す図
【図６】本発明の第２の実施形態に係る埋込みストラップ構造を有するＤＲＡＭメモリセルの製造方法を示す工程断面図
【図７】同ＤＲＡＭメモリセルの製造方法の効果を説明するための図
【図８】従来の埋込みストラップ構造を有するＤＲＡＭメモリセルを示す断面図
【符号の説明】
１…シリコン基板
２…マスクパターン
３…トレンチ
４…不純物ドープ膜
５…フォトレジスト層
６…プレート電極
７…キャパシタ絶縁膜
８1 …第１ストレージノード電極
８2 …第２ストレージノード電極（第１の多結晶半導体膜）
９…カラー酸化膜
１０…埋込みストラップ（第２の多結晶半導体膜）
１１…レジストパターン
１２…素子分離溝
１３…素子分離絶縁膜
１４…ゲート絶縁膜
１５…ゲート電極
１６，１７…ソース／ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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