(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられたトレンチ型のゲートで囲まれた領域にユニットセルが構成され、当該ユニットセル内にベース層及びソース層が形成され、当該ユニットセルの中央に基板の表面側から前記ソース層及びベース層にわたってトレンチ型のコンタクトが形成され、前記基板の表面に前記コンタクトにつながるソース電極が形成され、前記基板の裏面にドレイン電極が形成されている縦型ＭＯＳＦＥＴの製造方法において、前記トレンチ型のコンタクトを形成するためのコンタクトホールを前記ベース層の不純物のピークの深さとは異なる深さまで形成するように前記基板の表面からの前記コンタクトの深さｄと、同じく前記ベース層の不純物濃度のピークの深さｚとの間の関係をｄ≦ｚ−０．１μｍまたはｄ≧ｚ＋０．１μｍとした後、当該コンタクトホールの内面に酸化膜を形成し、前記酸化膜を介して前記コンタクトホールの底面に不純物をイオン注入してベースコンタクト層を形成し、その後前記酸化膜を除去して前記コンタクトホール内に金属を埋設することを特徴とする縦型ＭＯＳＦＥＴの製造方法。
【請求項２】
前記コンタクトホールは表面から裏面側に向けて開口寸法が徐々に低減するテーパ状に形成することを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴの製造方法。
【請求項３】
前記コンタクトホールの底面に対して垂直方向、あるいは垂直方向から若干傾いた角度方向から前記不純物をイオン注入することを特徴とする請求項２に記載の縦型ＭＯＳＦＥＴの製造方法。
【請求項４】
前記コンタクトホールの底面及び側壁に金属シリサイドを形成する工程を含むことを特徴とする請求項１ないし３のいずれかに記載の縦型ＭＯＳＦＥＴの製造方法。
【請求項５】
前記金属の表面を平坦化した後にソース電極を形成することを特徴とする請求項１ないし４のいずれかに記載の縦型ＭＯＳＦＥＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はセルの小型化を図った縦型ＭＯＳＦＥＴに関し、特にＵ字型のトレンチ溝にゲート電極を形成したＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）の製造方法を提供するものである。
【０００２】
【従来の技術】
縦型電界効果トランジスタ（ＭＯＳＦＥＴ）は、パワーエレクトロニクス分野で用いられるデバイスである。応用機器により数１０〜数１００Ｖの耐電圧（ドレイン・ソース間耐圧：ＢＶｄｓｓ）が要求されるとともに、オン時（動作時）の抵抗（オン抵抗：Ｒｏｎ）低減による低消費電力対応、寄生容量・寄生抵抗の低減による高速動作対応、過酷な動作環境における破壊対量の向上、及びそれら諸特性間のトレードオフ改善が、技術トレンドとなっている。
【０００３】
必要な耐圧を維持しつつ、オン抵抗を低減するためには、縦型ＭＯＳＦＥＴ構造における各抵抗成分をそれぞれ低減することが必要である。従来からあるＮチャネル二重拡散型ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）の場合、オン抵抗Ｒｏｎの構成成分は式（１）で示されることが、Power Semiconductor Devices(1996年,PWS PUBLISH COMPANY) に記述されている。
Ｒｏｎ＝Ｒ（Ｎ＋）＋Ｒ（ＣＨ）＋Ｒ（Ａ）＋Ｒ（Ｊ）＋Ｒ（Ｄ）＋Ｒ（Ｓ）…（１）
ここで、Ｒ（Ｎ＋）はＮ+ ソース層、Ｒ（ＣＨ）はチャネル領域、Ｒ（Ｊ）は寄生ジャンクションＦＥＴ領域、Ｒ（Ｄ）はドレインドリフト層、Ｒ（Ｓ）はシリコン基板領域におけるそれぞれの抵抗成分である。ただし、実際は、Ｒ（Ｎ＋）、Ｒ（Ａ）は他の抵抗成分と比べると寄与が小さいことがわかっている。
【０００４】
また、近年、従来のＤＭＯＳＦＥＴに比べてオン抵抗が低減できることから製品化が増えてきている、Ｕ字型のトレンチ溝にゲート電極を形成したＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）では、構造上Ｒ（Ｊ）が存在せず、式（１）を重要な項のみにすると、式（２）のように表すことができる。
Ｒｏｎ≒Ｒ（ＣＨ）＋Ｒ（Ｄ）＋Ｒ（Ｓ）…（２）
実際は、チップレイアウトに依存するソースＡｌ（アルミニウム）抵抗、実装時のボンディングワイヤー抵抗などが製品レベルでは存在するが、チップレベルでの規格化された性能比較においては、式（２）の成分で議論されることが多い。
【０００５】
各抵抗成分を低減する手法の例を次に示す。Ｒ（ＣＨ）は、並列に接続されるＭＯＳＦＥＴセルの小型化を図ることで、単位面積あたりの電流密度を向上させることができるので、結果として低減することが可能となる。Ｒ（Ｄ）は、通常シリコン基板上に成長させたエピタキシャル層をドリフト層として用いるため、このエピタキシャル層を薄くするか、不純物濃度を高くすることで低減が可能となる。ただし、同時に耐圧を維持する工夫が不可欠となる。Ｒ（Ｓ）はシリコン基板を薄くするか、不純物濃度を高くすることで低減が可能となる。比較的使用電圧の高い応用分野（例えば１００Ｖ以上）では、Ｒ（Ｄ）の占める割合が非常に大きいのに大して、比較的使用電圧の低い応用分野（例えば１００Ｖ以下）では、Ｒ（ＣＨ）とＲ（Ｄ）がともに支配的となり、さらに低い電圧ではＲ（ＣＨ）の占める割合が一番大きくなってくる。
【０００６】
以上の各抵抗成分のうち、主としてＲ（ＣＨ）を低減する手法であるセルの小型化については様々な構造・製法が提案されているが、例えば、電気学会研究会資料ＥＤＤ−９０−５２、IEEE Transaction on Electron Devicees,Vol.41,No.5 には、トレンチ溝をゲート電極にしたＵＭＯＳＦＥＴ構造に加え、ソース拡散層にも溝を形成してＷ（タングステン）を埋め込んだソースコンタクト構造により、セルピッチ３〜４μｍを実現した技術が提案されている。この技術を用いたＵＭＯＳＦＥＴの構造の一例を、図１０の断面図により説明する。
【０００７】
図１０において、Ｎ+ 型シリコン基板４０１表面に形成されたＮ- 型エピタキシャル層４０２表面に、Ｐ型ベース層４０９、Ｎ+ 型ソース層４１０が形成され、Ｐ型ベース層４０９を貫通してＮ- 型エピタキシャル層４０２に達するトレンチ溝内には、ゲート酸化膜４０７及びポリシリコン４０８が埋め込まれている。ゲート電極となるポリシリコン４０８上には選択酸化（ＬＯＣＯＳ）による酸化膜４１１が形成され、トレンチゲート間にはＮ+ 型ソース層４１０を貫通してＰ型ベース層４０９に達するコンタクトホール４１２が形成されている。コンタクトホール４１２直下にはＰ+ 型ベースコンタクト層４１４が形成され、またコンタクトホール４１２内部には選択ＣＶＤによるＷ４１７が埋め込まれ、酸化膜２０及びＷ４１７上に、Ａｌからなるソース電極４１８が形成されている。またＮ+ 型シリコン基板４０１の裏面にはＣｒ−Ｎｉ−Ａｇ（クロム・ニッケル・銀）からなるドレイン電極４１９が形成されている。
【０００８】
この構造における利点は、ＬＯＣＯＳセルフアラインでソースコンタクト領域が決定でき、さらにＰ+ 型ベースコンタクト層４１４もそのコンタクトとセルフアラインで形成することができるため、２回のマスクを必要とするフォトリソグラフィ工程が不要となることである。そのため、パターンずれを考慮することなくトレンチゲート・コンタクト間隔を設計でき、結果としてセルの小型化が可能となる。また、Ｗを埋め込むことでコンタクト幅を小さくすることも可能としている。その一方で、問題点としては、トレンチ溝内のポリシリコン及びゲート酸化膜は、実際には表面に凹凸が残るため、ＬＯＣＯＳ形成自体が困難であるか、または厚さ制御が困難であることが挙げられる。また、通常のＬＯＣＯＳのバーズビークは、ほぼ厚さと同等の長さに形成されるため、トレンチゲート・コンタクト間隔に制限が生じる。また、Ｗの選択ＣＶＤにはＴｉ（チタン）、Ｍｏ（モリブデン）等による下地パターンが必要であり、この形成にフォトリソグラフィ工程が必要となってしまう。
【０００９】
一方、Proceedings of International Symposium On Power Semiconductor Devices and ICs(1999年) にも前述と同様なＵＭＯＳＦＥＴのソースコンタクト部において、高温プロセス（〜５００℃）によりアルミニウムを埋め込んだ構造が示されていて、セルピッチが従来構造の１／２になることが記述されている。また、特開２０００−２２３７０８号公報にも、このアルミニウム埋め込み構造と同様なＵＭＯＳＦＥＴ構造及び製造方法が示されている。この技術を用いたＵＭＯＳＦＥＴの構造を、図１１の断面図により説明する。図１１において、Ｎ+ 型シリコン基板５０１表面に形成されたＮ- 型エピタキシャル層５０２表面に、Ｐ型ベース層５０９、Ｎ+ 型ソース層５１０が形成され、Ｐ型ベース層５０９を貫通してＮ- 型エピタキシャル層５０２に達するトレンチ溝内には、ゲート酸化膜５０７及びポリシリコン５０８が埋め込まれている。ゲート電極となるポリシリコン５０８上には層間酸化膜５１１が形成され、トレンチゲート間にはＮ+ 型ソース層５１０を貫通してＰ型ベース層５０９に達するコンタクトホール５１２が形成されている。コンタクトホール５１２直下にはＰ+ 型ベースコンタクト層５１４が形成され、コンタクトホール５１２内部には層間酸化膜５１１上にまで延在するＴｉＷ（チタンタングステン）５１６が堆積され、その表面上にはＡｌからなるソース電極５１８が形成されている。またＮ+ 型シリコン基板５０１の裏面にはドレイン電極５１９が形成されている。
【００１０】
この構造における利点は、コンタクトホール５１２の側面でＮ+ 型ソース層５１０とのコンタクトを、また、コンタクトホール５１２の底面でＰ+ 型ベースコンタクト層５１４とのコンタクトを、すなわちＰ型ベース層５０９とコンタクトを取ることができるため、Ｐ+ 型ベースコンタクト層５１４を形成するフォトリソグラフィ工程が不要となることである。しかしながら、問題点としては、Ａｌ形成に高温プロセスを用いる場合、特殊な工程が必要になることと、例えば通常の１００〜３００℃程度でのＡｌスパッタの場合はカバレッジが悪く、コンタクトホールが小さいとボイド（「す」）ができてしまい、十分に埋め込みができないため、結局コンタクト幅の設計に制限がかかるということが挙げられる。また、どうにか埋め込めたにしても、Ａｌカバレッジが悪いと表面形状が凸凹になり、チップレイアウトに依存するソースＡｌ抵抗の増大が懸念される。
【００１１】
【発明が解決しようとする課題】
以上のように、図１０及び図１１の構造では利点がある一方で前述したような問題点も残されており、さらに、両者に共通の問題点としては、Ｐ+ 型コンタクト層をコンタクトホール底部に形成する際、横方向への拡散によりチャネル部の不純物濃度が高くなるため、しきい値電圧（Ｖｔ）が増加するという問題があることである。このＶｔを増加させないためには、トレンチゲート・コンタクト間隔を広く取る必要があり、結果としてセルの小型化ができなくなる。また、コンタクトホールの側面でＮ＋ ソースのコンタクトを取るため、側面では表面より不純物濃度が低下するためにコンタクト抵抗の増大が懸念される。すなわち、式（１）の説明で、他の抵抗成分と比べると寄与が小さいとされるＲ（Ｎ＋）が無視できなくなり、Ｒｏｎの増加につながってしまうことになる。
【００１２】
本発明の目的は、縦型ＭＯＳＦＥＴとしてのＵＭＯＳＦＥＴにおいて、ソース層とベース層にも溝を形成するトレンチコンタクト構造を用いる場合において、Ｖｔやソース抵抗を増大させずにセルサイズを小型化した縦型ＭＯＳＦＥＴの製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
【００１５】
本発明の製造方法は、ＵＭＯＳＦＥＴの製造方法において、ソース層及びベース層にトレンチ型のコンタクトを形成するためのコンタクトホールをベース層の不純物濃度のピーク深さと異なる深さに形成するように基板の表面からのコンタクトの深さｄと、同じくベース層の不純物濃度のピークの深さｚとの間の関係をｄ≦ｚ−０．１μｍまたはｄ≧ｚ＋０．１μｍとした後、当該コンタクトホールの内面に酸化膜を形成し、当該酸化膜を介してコンタクトホールの底面に不純物をイオン注入してベースコンタクト層を形成し、その後前記酸化膜を除去して前記コンタクトホール内に金属を埋設することを特徴とする。
【００１６】
ここで、コンタクトホールは表面から裏面側に向けて開口寸法が徐々に低減するテーパ状に形成する。また、当該コンタクトホールの底面に対して垂直方向、あるいは垂直方向から若干傾いた角度方向からイオン注入する。また、コンタクトホールの底面及び側壁に金属シリサイドを形成する工程を含むことが好ましい。さらに、コンタクトホール内に埋設した金属の表面を平坦化した後にソース電極を形成する工程を含むことが好ましい。
【００１７】
本発明によれば、コンタクトの深さをベース層の不純物濃度のピーク深さと異なる深さに形成し、特に半導体基板の表面からのコンタクトの深さｄと、同じくベース層の不純物濃度のピーク深さｚとの間に、ｄ≦ｚ−０．１μｍまたはｄ≧ｚ＋０．１μｍの関係となるように構成した後、コンタクトホールの内面に酸化膜を形成し、当該酸化膜を介してコンタクトホールの底面に不純物をイオン注入してベースコンタクト層を形成し、その後酸化膜を除去してコンタクトホール内に金属を埋設することで、コンタクトの底面に形成されるベースコンタクト層の不純物によるチャネル部への影響を抑制し、Ｖｔを増大させずにセルサイズを小型化することができる。また、コンタクトの側壁にベースコンタクト層が存在しないため、ソース層抵抗を増加させることはない。さらに、ソース電極の表面を平坦化することが可能になり、ボンディング抵抗を低減することが可能になる。
【００１８】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１及び図２は、本発明の実施例を説明するための、ＵＭＯＳＦＥＴチップにおけるセルの平面図である。図１（ａ）は複数個の四角形セルを行列配置した場合、図１（ｂ）は同じ四角形セルの行方向の配列位置を相違させて行列配置した場合、また、図２（ａ）は六角形セルを配置した場合、図２（ｂ）は細長いセルを列方向に配置した場合の例を示している。各図のセルにおいて、セルの構成単位であるユニットセル１０１，２０１，３０１はゲート電極が形成されるトレンチ１０６，２０６，３０６によって便宜的に分離して定義することができる。各ユニットセル１０１，２０１，３０１の中央にはコンタクトホール１１２，２１２，３１２が配置されるが、形状は四角形、六角形、八角形、円形など、どれであっても良く、コンタクトホールが十分小さい場合は、フォトリソグラフィの解像力にもよるが、角が取れてほぼ円形になる。また、各図のセルのいずれにおいても、Ａ−Ａ’線での断面構造は同様となり、その詳細な断面構造を図３に示す。
【００１９】
図３（ａ）は本発明の第１の実施形態の断面図であり、Ｎ+ 型シリコン基板１表面に形成されたＮ- 型エピタキシャル層２表面に、Ｐ型ベース層９、Ｎ+ 型ソース層１０が形成され、Ｐ型ベース層９を貫通してＮ- 型エピタキシャル層２にするトレンチ６内には、ゲート酸化膜７及びポリシリコン８が埋め込まれている。ゲート電極となるポリシリコン８上には層間酸化膜１１が形成され、隣接するトレンチゲート間にはＮ+ 型ソース層１０を貫通してＰ型ベース層９に達する所要深さのコンタクトホール１２が形成されている。コンタクトホール１２直下にはＰ+ 型ベースコンタクト層１４が形成されている。コンタクトホール１２内には層間酸化膜１１上にまで延在するバリアメタル１６が堆積され、その表面上のコンタクトホール１２の直上部分にはＷ１７が埋め込まれ、さらにその表面上にはソース電極１８が形成されている。またＮ+ 型シリコン基板１の裏面にはドレイン電極１９が形成されている。
【００２０】
このＵＭＯＳＦＥＴでは、ポリシリコン８に接続された図には表れないゲート電極にＶｔ以上の電圧が印加されると、トレンチ６の側壁に接するＰ型ベース層９が反転してチャネルとなり、ドレイン電流が流れる。詳細に説明すると、オン時の電流経路には、ソース電極１８、Ｗ１７、バリアメタル１６、シリサイド１５、ソース層１０、前記チャネル領域、Ｎ- 型エピタキシャル層２、Ｎ+ 型シリコン基板１、ドレイン電極１９が存在する。また、オフ時（ゲート電極に電圧を加えない状態）は、ドレイン電極１９とソース電極１８間に高電圧をかけることが可能で、主としてＮ- 型エピタキシャル層２とＰ型ベース層９のＰＮ接合に空乏層が形成され、耐圧を越えるとブレークダウンしてアバランシェ電流がドレイン・ソース間に流れる。
【００２１】
図４〜図６は図２のＵＭＯＳＦＥＴの製造方法を説明するための工程断面図である。まず、図４（ａ）に示すように、Ｎ+ 型シリコン基板１表面に、Ｎ- 型エピタキシャル層２を成長させる。Ｎ+ 型シリコン基板１は結晶面｛１００｝で、Ａｓ（ヒ素）が１Ｅ１９〜８Ｅ１９／ｃｍ3 ドープされたものが好ましく、その厚さは、例えば６インチ径ウェハの場合６００〜７００μｍである。Ｎ- 型エピタキシャル層２の厚さと不純物濃度は、ＭＯＳＦＥＴの耐圧やオン抵抗特性によって決定する必要があるが、例えば、Ｐ（リン）が２Ｅ１６／ｃｍ3 程度ドープされた、厚さ約５μｍの層とする。
【００２２】
次に図４（ｂ）に示すように、熱酸化により厚さ１０〜５０ｎｍの酸化膜（ＳｉＯ2 ）３を形成後、ＣＶＤにより厚さ１００〜２００ｎｍの窒化膜（Ｓｉ3 Ｎ4 ）４及び厚さ１００〜２００ｎｍの酸化膜５を堆積し、これら複合膜をフォトリソグラフィ技術によりパターニングする。その後それら複合膜をマスクにしてシリコンエッチングを行い、Ｎ- 型エピタキシャル層２にトレンチ６を形成する。このトレンチ６の深さ、幅、隣接トレンチ間の距離は、ＭＯＳＦＥＴの耐圧やオン抵抗特性を左右するため、最適な寸法とする必要があるが、後で形成する不純物拡散層の形成状態ともかかわりがあり、ある程度の自由度もある。トレンチ幅は、今日の微細加工技術では０．５μｍ以下とすることが可能である。トレンチ深さは、Ｎ- 型エピタキシャル層２の厚さより浅く、後で形成するＰ型ベース層より深いことが好ましく、例えば１〜１．５μｍ程度とする。また、トレンチ６の底面に対するトレンチ６側壁の角度（テーパ角度）は９０°以下とすることが望ましい。
【００２３】
次に、図４（ｃ）に示すように、前記複合膜をエッチングにより除去した後、トレンチ６の開口部コーナー及び底部コーナーを丸める。この丸めの方法としては、例えば特開平１０−２２３８９１号公報に記載されているように、酸素雰囲気、約１１００℃でシリコン表面に犠牲酸化膜を成長した後、これをエッチング除去する方法や、例えば、Proceedings of International Symposium On Power Semiconductor Devices and ICs(2000年) に記述されているような、水素雰囲気、約９５０℃で熱処理を行う方法がある。
【００２４】
次に、図４（ｄ）に示すように、熱酸化により厚さ１０〜１００ｎｍのゲート酸化膜７をＮ- 型エピタキシャル層２表面及びトレンチ６内部に形成後、ＣＶＤによりポリシリコン８を堆積する。ポリシリコン８をトレンチ内に十分に埋め込むため、その厚さはトレンチ６の開口幅以上にする必要があり、例えばトレンチ６の開口幅が０．３５μｍの場合、０．３５〜０．７μｍの厚さとする。トレンチ６の丸め処理によっては、トレンチ６の開口幅が大きくなることを考慮している。また、ポリシリコン８はゲート電極として用いられるため、低抵抗であることが好ましく、堆積後にＰやＡｓ拡散を行い高濃度Ｎ型にするか、それら不純物をドープしながら堆積する方法が用いられる。
【００２５】
次に、図５（ａ）に示すように、ポリシリコン８をエッチバックして、トレンチ６内部にのみ残るように形成する。ただし、ＭＯＳＦＥＴチップ構造においては、ポリシリコン６によるゲート電極の引出しが必要であり、セル領域外の場所では図には表れないがフォトリソグラフィによるパターニングが必要である。続いて、Ｂ（ボロン）またはＢＦ2 （弗化ボロン）イオンの注入及び酸素雰囲気あるいは窒素雰囲気での熱処理を行い、トレンチ６よりも浅い深さでＰ型ベース層９を形成する。例えば、Ｂイオンを、３０〜８０ｋｅＶのエネルギー、５Ｅ１２〜５Ｅ１３／ｃｍ2 のドーズ量で注入し、１１００〜１１５０℃、数１０分の熱処理を行うことで、０．５〜１．５μｍ程度の深さに形成することができる。さらにＰ型ベース層９の表面には、Ａｓイオンの注入及び窒素雰囲気での熱処理を行い、Ｎ+ 型ソース層１０を形成する。例えば、Ａｓイオンを、３０〜１００ｋｅＶのエネルギー、１Ｅ１５〜５Ｅ１６／ｃｍ2 のドーズ量で注入し、８００〜９００℃、数分〜数１０分の熱処理を行うことで、０．１〜０．５μｍ程度の深さに形成することができる。なお、ＢまたはＡｓのイオン注入前には、ゲート酸化膜７がシリコン表面に残っているが、イオン注入条件に合わせ、酸化膜の付け直し（厚さを変えるなど）を行っても良い。
【００２６】
次に、図５（ｂ）に示すように、ＣＶＤにより０．５〜１μｍの厚さで層間酸化膜１１を堆積する。層間酸化膜としては、ＴＥＯＳ（テトラエトキシシラン）ガスを用いたＳｉＯ2 やＢＰＳＧ（ボロンリンケイ酸ガラス）が一般的である。次に、図５（ｃ）に示すように、フォトリソグラフィーによりパターニングを行い、層間酸化膜１１のエッチングを行い、連続してＮ+ 型ソース層１０を貫通してＰ型ベース層９まで達する深さにシリコンをエッチングして、コンタクトホール１２を形成する。ここで、シリコン表面からコンタクトホール１２の底部までの深さｄは、図３（ｂ）に示したＸ−Ｘ’線でのＰ型ベース層９の不純物濃度プロファイルによるピーク深さｚとの関係において、当該ピーク深さｚと異なる深さにすることが好ましい。特に、ｄ≦ｚ−０．１μｍまたはｄ≧ｚ＋０．１μｍとすることが好ましい。
【００２７】
また、前記コンタクトホール１２において、図７（ａ）に示すように、シリコン表面であるＮ+ 型ソース層１０表面とコンタクトホール１２のなすテーパ角度θ１は、θ１＜９０°、また、コンタクトホール１２の底部と側壁のなすテーパ角度θ２は、θ２＜９０°であることが望ましい。これは、後でソース電極またはそれに接続される材料を埋め込む際のカバレッジを考慮してのことであり、θ１，θ２ともに小さい程、埋め込みは容易となる。ただし、θ１，θ２が小さ過ぎると、逆に埋め込み材料にボイドができたり、また、トレンチ６とコンタクトホール１２の間隔が狭くなりゲート・ソース間ショートが起きやすくなるなどの弊害があるため、その点では、θ１＞８０°、θ２＞８０°が許容範囲となる。
【００２８】
次に、図５（ｄ）に示すように、ＣＶＤにより酸化膜１３を５〜３０ｎｍの厚さで堆積後、ＢＦ2 イオンの注入を及び窒素雰囲気での熱処理による活性化を行い、Ｐ+型ベースコンタクト層１４をコンタクトホール１２の底部下に形成する。この時、熱処理をかけすぎると、不純物が横方向と下方向に拡散が進み、Ｐ+ 型ベースコンタクト層が拡がってしまうため、イオンの活性化に必要な最小限の熱処理時間、温度に抑える必要がある。例えば、ＢＦ2 イオンを、１５〜８０ｋｅＶのエネルギー、５Ｅ１４〜５Ｅ１５／ｃｍ2 のドーズ量で注入し、８００〜９００℃、数分〜数１０分の熱処理、または９００〜１０５０℃、数秒〜数１０秒のＲＴＡ（Rapid Thermal Anealling)を行う。
【００２９】
次に、前記酸化膜１３を除去した後、図６（ａ）に示すように、スパッタによりＴｉとＴｉＮ（窒化チタン）からなるバリアメタル１６を堆積した後、ＣＶＤによりＷ１７を堆積する。Ｗ１７の厚さは、コンタクトホール１２の開口幅以上にする。次に、図６（ｂ）に示すように、Ｗ１７をエッチバックしてコンタクトホール１２内にプラグ状に残す。次に、図６（ｃ）に示すように、スパッタによりＡｌＳｉ（アルミシリコン）またはＡｌＳｉＣｕ（アルミ銅シリコン）を堆積し、ソース電極１８を形成する。ソース電極１８の厚さはＡｌＳｉまたはＡｌＳｉＣｕの抵抗成分を減らすためには厚いほど好ましく、実際には４〜６μｍ程度に形成する。ＡｌＳｉまたはＡｌＳｉＣｕは、ＭＯＳＦＥＴチップ構造において、ソース電極１９以外に、ポリシリコン８に接続するゲート電極としても使用されるため、セル領域外の場所でフォトリソグラフィーによるパターニング及び、エッチングが必要である（図示無し）。続いて、表面保護膜として、ＰＳＧや窒化膜などのカバー材を堆積して、ボンディング領域の形成などのためフォトリソグラフィーによるパターニング及び、エッチングを行う（図示無し）。最後にＮ+シリコン基板１の裏面を所望の厚さ分だけ研削し、数種のメタルを蒸着することでドレイン電極１９を形成する。
【００３０】
この第１の実施形態によれば、コンタクトホール１２の基板表面からの深さｄをＰ型ベース層９の不純物濃度ピークの基板表面からの深さｚとは異なる深さに形成することで、すなわち、前述のように深さｄを不純物濃度ピーク深さｚに対し、ｄ≦ｚ−０．１μｍまたはｄ≧ｚ＋０．１μｍとしているので、コンタクトホール１２の底部に形成したベースコンタクト用の不純物拡散層１４が熱処理により下方向及び横方向に拡がっている場合でも、Ｖｔに影響を与えるチャネル部の不純物濃度ピークをほとんど変えることなく、ゲート電極としてのトレンチ６とコンタクトホール１２との間隔を詰めることが可能になり、セルサイズの小型化に有効となる。なお、本発明者の実験によれば、ある耐圧をもつＭＯＳＦＥＴにおいては、ｄ＝ｚ−０．１μｍ、あるいはｄ＝ｚ＋０．１μｍにおいて好ましい結果が得られている。ＭＯＳＦＥＴの耐圧が相違する場合には深さｄは変化するが、前記範囲内に設定することで好ましい結果が得られている。因みに、コンタクトホール１２の深さｄがＰ型ベース層９の不純物濃度ピーク深さｚに対して前述の範囲以外の深さにあると、特に、トレンチ６とコンタクトホール１２との間隔が狭い場合にはベースコンタクト用の不純物拡散層１４の拡散により不純物濃度ピークが高くなり、チャネル部での不純物濃度に影響を与え、Ｖｔを増加させてしまうことになる。
【００３１】
なお、コンタクトホール１２の深さｄは、Ｎ+ 型ソース層１０の深さよりも深く形成することが必要であり、特に、ソース層１０の底部の不純物濃度が逆導電型であるＰ型ベース層９に打ち消されてソース抵抗Ｒ（Ｎ＋）が上昇する懸念があるため、ソース層１０の深さ＋０．１μｍ程度よりも深く形成することが好ましい。また、深さｄは最大でＰ型ベース層９とＮ- 型エピタキシャル層２の接合部まで深く形成することが可能であるが、当該接合部とコンタクトホール１２の底部との間隔がソース・ドレイン間耐圧に関係するために、当該接合部の深さよりも０．３μｍ程度浅く形成することが好ましい。
【００３２】
また、この第１の実施形態では、コンタクトホール１２のテーパ角度θ２、コンタクトホール１２内に不純物をイオン注入する際に形成する酸化膜厚ｔ、注入するイオンの飛程（Ｒｐ＋ΔＲｐ）の関係が、（Ｒｐ＋ΔＲｐ）＜ｔ／ｃｏｓ（θ２）となるようにして製造を行っているため、前述のようにコンタクトホール１２をＰ型ベース層９内に所要の深さで形成した場合においても、コンタクトホール１２の側壁にベースコンタクト用の不純物拡散層１４が存在することはなく、ソースコンタクト抵抗の増大を抑制し、オン抵抗の増大を抑制することが可能である。すなわち、コンタクトホール１２の側壁にソース拡散層１４の一部が拡散していると、ソースコンタクト抵抗が増大し、オン抵抗の増大を招いてしまう。また、このようなコンタクトホール１２の側壁に拡散している不純物はチャネル部へ拡散され、Ｖｔを増加させる原因となる。
【００３３】
さらに、この第１の実施形態では、コンタクトホール１２内にＷ１７がプラグとして埋設され、その上でソース電極１８が形成されているため、最終的にソース電極１８の表面が平坦に形成されている。そのため、ソース電極１８の抵抗成分が低減可能になるとともに、平坦な表面のソース電極１８は、当該表面に対して施されるワイヤボンディングやクリップボンディングにおいて接触面積を大きくでき、実装後の全体でのオン抵抗を低減することができる。また、表面に凹凸のあるソース電極では形成困難なバンプ接続によるチップ実装も可能となる。
【００３４】
なお、前記第１の実施形態において、図５（ｃ）の工程で形成したコンタクトホール１２におけるテーパ角が、９０°＞θ２＞８０°の場合、その直後の工程の後形成する酸化膜１３の厚さをｔ、ＢＦ2 イオンの注入角度を０°、注入エネルギーに対するイオンの飛程（分散を含む）を（Ｒｐ＋ΔＲｐ）とすると、（Ｒｐ＋ΔＲｐ）＜ｔ／ｃｏｓ（θ２）となるように、それぞれを設定すればよい。例えば、θ２＞８０°、ｔ＝１０ｎｍの時、コンタクトホール１２の側壁酸化膜１３の垂直方向の厚さは最大で約５７．６ｎｍとなるので、注入エネルギー４５ＫｅＶであれば、（Ｒｐ＋ΔＲｐ）≒（３６＋１７）＝５３ｎｍのため、側壁にはイオン注入されない
【００３５】
図８は本発明の第２の実施形態を示す図であり、図１及び図２のＡ−Ａ’線に相当する箇所の断面図である。図８において、図３（ａ）と等価な部分には同一符号を付して詳細な説明は省略する。この第２の実施形態では、コンタクトホール１２の底面及び側壁、すなわちＰ型ベース層９及びＮ+ 型ソース層１０に接する部分にシリサイド層１５を設けたことが第１の実施形態と異なる特徴である。
【００３６】
図９は第２の実施形態の製造工程の工程一部の断面図である。第１の実施形態と同じ工程の図４（ａ）〜図５（ｃ）の工程を行い、さらに、図５（ｄ）に示したように、酸化膜１３を通して、Ａｓを１Ｅ１４〜３Ｅ１４／ｃｍ2 程度のドーズ量で注入し、コンタクトホール１２に接するＮ+ 型ソース層１０、Ｐ+ 型ベースコンタクト層１４、Ｐ型ベース層９の表面を非晶質化する。その後、酸化膜１３はエッチングにより除去する。ここでは、コンタクトホール１２の底部はもとより、側壁も非晶質化することが重要であり、図７（ｂ）を参照すると、コンタクトホール１２におけるテーパ角度をθ２、酸化膜１３の厚さをｔ、Ａｓイオンの注入角度をλとすると、（Ｒｐ＋ΔＲｐ）＞ｔ／ｓｉｎ（λ）となるように、それぞれを設定する。例えば、θ２＜９０°、ｔ＝１０ｎｍ、λ＞１０°の時、コンタクトホール１２の側壁酸化膜１３の垂直方向の厚さは約５７．６ｎｍとなるので、注入エネルギー１００ＫｅＶであれば、（Ｒｐ＋ΔＲｐ）≒（４７＋１５）＝６２ｎｍのため、側壁にＡｓイオン注入される。また、Ａｓイオンはコンタクトホール１２の側壁全体に注入するため、回転させながら注入する。
【００３７】
次に、図９（ａ）に示すように、スパッタによりＴｉを堆積し、ＲＴＡによりシリコンとＴｉをシリサイド反応させ、余剰Ｔｉをエッチング除去することにより、シリサイド（チタンシリサイド）１５を形成する。一連のシリサイド化プロセスは、例えば０．３５μｍの設計ルールのＬＳＩプロセスで用いられる一般的な手法で実現できる。なお、Ｔｉのカバレッジを良くするためにＣＶＤを用いる方法もある。しかる後、図９（ｂ）〜図９（ｄ）に示した工程によりＵＭＯＳＦＥＴを完成させる。この工程は第１の実施形態の図６（ａ）〜（ｃ）に示した工程と同じであるので、詳細な説明は省略する。
【００３８】
この第２の実施形態では、コンタクトホール１２の底面及び側壁にはシリサイド１５が形成されているので、第１の実施形態に比較して当該シリサイド１５によりコンタクトホール１２の側壁におけるソースコンタクト抵抗の増大を抑制することができる。また、コンタクトホール１２の深さｄを第１の実施形態と同様の深さに形成し、かつコンタクトホール１２の側壁にベースコンタクト層１４が存在してないことにより、さらにソース電極１８の表面が平坦化されていることにより、それぞれ第１の実施形態と同様に、Ｖｔに影響を与えることなくセルサイズの小型化に有効となり、また、実装用ボンディングでの接触面積を大きくして、実装後の全体でのオン抵抗を低減し、かつバンプ接続によるチップ実装も可能となる等の作用効果が得られる。
【００３９】
なお、前記各実施形態では本発明をＮチャネル型ＭＯＳＦＥＴ構造について示したが、導電型を逆にすることでＰチャネル型ＭＯＳＦＥＴ構造についても実施可能であることは言うまでもない。また、本発明におけるＵＭＯＳＦＥＴのトレンチは必ずしもＵ字型である必要はなく、これに近い形状のＶ字型、矩形型であっても同様に適用できることは言うまでもない。
【００４０】
【発明の効果】
以上説明したように本発明は、ＵＭＯＳＦＥＴの、コンタクトの深さをベース層の不純物濃度のピーク深さとは異なる深さに形成し、特に半導体基板の表面からのコンタクトの深さｄと、同じくベース層の不純物濃度のピーク深さｚとの間に、ｄ≦ｚ−０．１μｍまたはｄ≧ｚ＋０．１μｍの関係となるように構成した後、コンタクトホールの内面に酸化膜を形成し、当該酸化膜を介してコンタクトホールの底面に不純物をイオン注入してベースコンタクト層を形成し、その後酸化膜を除去してコンタクトホール内に金属を埋設することで、コンタクトの底面に形成されるベースコンタクト層の不純物によるチャネル部への影響を抑制し、Ｖｔを増大させずにセルサイズを小型化することができる。また、コンタクトの側壁にベースコンタクト層が存在しないため、ソース層抵抗を増加させることはない。さらに、ソース電極の表面を平坦化することが可能になり、ボンディング抵抗を低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の縦型ＭＯＳＦＥＴのセルの平面レイアウト図である。
【図２】図１とは異なるセルの平面レイアウト図である。
【図３】第１の実施形態における図１及び図２のＡ−Ａ’線に沿う断面図と、本図のＸ−Ｘ’線に沿う不純物の濃度プロファイル図である。
【図４】第１の実施形態の製造方法を工程順に示す断面図のその１である。
【図５】第１の実施形態の製造方法を工程順に示す断面図のその２である。
【図６】第１の実施形態の製造方法を工程順に示す断面図のその３である。
【図７】コンタクトホール内へのイオン注入の状態を示す模式断面図である。
【図８】第２の実施形態における図１及び図２のＡ−Ａ’線に沿う断面図である。
【図９】第２の実施形態の製造方法の工程一部を示す断面図である。
【図１０】従来の縦型ＭＯＳトランジスタの第１の例の断面図である。
【図１１】従来の縦型ＭＯＳトランジスタの第２の例の断面図である。
【符号の説明】
１０１，２０１，３０１  ユニットセル
１０６，２０６，３０６  トレンチ（ゲート）
１１２，２１２，３１２  コンタクトホール
１  Ｎ+ 型シリコン基板
２  Ｎ- 型エピタキシャル層
６  トレンチ（ゲート）
７  ゲート酸化膜
８  ポリシリコン
９  Ｐ型ベース層
１０  Ｎ+ 型ソース層
１１  層間酸化膜
１２  コンタクトホール
１３  酸化膜
１４  Ｐ+ 型ベースコンタクト層
１５  シリサイド
１６  バリアメタル
１７  Ｗ（タングステン）
１８  ソース電極
１９  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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