(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリと、並列入出力回路と、前記並列入出力回路を介して外部の記憶装置からデータを読み込んで、入力されるデータの分割・結合及びアドレスの変更の少なくとも１つの処理を行い、前記不揮発性半導体メモリに書き込む回路であって、前記記憶装置に対する電源接地ラインを同相制御して接続確認を行う処理回路と、を備えることを特徴とするプログラマブルＲＯＭ。
【請求項２】
不揮発性半導体メモリとマイクロプロセッサと並列入出力回路とを内蔵したプログラマブルＲＯＭであって、前記マイクロプロセッサが前記並列入出力回路を介して外部の記憶装置からデータを読み込んで前記不揮発性半導体メモリに書き込むものであり且つ前記記憶装置に対する電源接地ラインを同相制御して接続確認を行うものであることを特徴とするプログラマブルＲＯＭ。
【請求項３】
プログラマブルＲＯＭを着脱しうる第１ソケットと、外部記憶装置を着脱しうる第２ソケットと、これらのソケットをパラレル接続する接続ラインとを具えたプログラマブルＲＯＭライタであって、前記第１ソケットを介する制御信号に応じて前記第２ソケットにおける電源接地ラインを同相で切り換える切換手段を備えたことを特徴とするプログラマブルＲＯＭライタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プログラマブルＲＯＭ及びプログラマブルＲＯＭライタに関し、詳しくは、フラッシュメモリ等の不揮発性半導体メモリと共にマイクロプロセッサも搭載したメモリＩＣであるプログラマブルＲＯＭと、そのメモリへの書き込みに用いられるプログラマブルＲＯＭライタに関する。
【０００２】
【従来の技術】
大容量のフラッシュメモリ等を搭載した汎用のプログラマブルＲＯＭ１０にデータを書き込むには、その種類や特質に適合したプログラマブルＲＯＭライタ２０が用いられるが、プログラマブルＲＯＭ１０の種類等は、そのＩＣピン１１の個数やパッケージなどの形状的な相違の他、メモリ容量やデータ幅などのメモリ配列状態の相違、ドライブ電圧やメモリ素子に最適な書き込み手順などの電気的特質の相違などに基づいて区々に細分化されることから、プログラマブルＲＯＭライタ２０も、多様化が避けられない。
【０００３】
プログラマブルＲＯＭライタ２０は（図５（ａ）参照）、操作スイッチやデータ入力ユニット等からなる操作部２１と、操作部２１に接続されたマイクロプロセッサ２２と、マイクロプロセッサ２２によって制御されるＬＥＤ等からなる表示部２３と、マイクロプロセッサ２２によってアクセスされるＲＡＭ２４と、マイクロプロセッサ２２の制御下でＲＡＭ２４にリードアクセスすると共にソケット２６にリードライトアクセスを行うカスタマボード２５と、プログラマブルＲＯＭ１０のＩＣピン１１に適合したソケット２６とを具えたものである。
【０００４】
そして、プログラマブルＲＯＭ１０への書込を行うときは（図５（ｂ）参照）、先ず、作業者は、操作部２１を操作してプログラマブルＲＯＭライタ２０にデータ準備の指示を与える（ステップＳ５１）。操作部２１を介して作業者からの指示やデータの入力を受けると、これに応じてプログラマブルＲＯＭライタ２０ではマイクロプロセッサ２２によってＲＡＭ２４にプログラマブルＲＯＭ１０への書込データが作り上げられる。次に、作業者は、プログラマブルＲＯＭ１０をソケット２６に装着し（ステップＳ５２）、さらに、操作部２１を操作してプログラマブルＲＯＭライタ２０にデータ書込の指示を与える（ステップＳ５３）。すると、プログラマブルＲＯＭライタ２０では、マイクロプロセッサ２２を経由して書込指令を受けたカスタマボード２５によってデータがＲＡＭ２４からソケット２６を介してプログラマブルＲＯＭ１０に送られて書き込まれる。
【０００５】
また、プログラマブルＲＯＭ１０に書き込まれたデータが、カスタマボード２５を介してマイクロプロセッサ２２に読み込まれ、ＲＡＭ２４のマスタデータと比較される。そして、その結果がマイクロプロセッサ２２によって表示部２３に表示されるので、作業者は、その表示を見て、書込結果を確認する（ステップＳ５４）。なお、同じデータを書き込むべきプログラマブルＲＯＭ１０がその他にも複数・多数有る場合、プログラマブルＲＯＭ１０の装着以降の作業を繰り返す（図５の破線の流れを参照、ステップＳ５２〜Ｓ５４）。
【０００６】
このようにして同種のプログラマブルＲＯＭ１０であれば次々にデータ書込が行われるが、プログラマブルＲＯＭ１０の種類等が異なる場合、それまで用いていたカスタマボード２５をプログラマブルＲＯＭライタ２０から取り外すとともに、新たなプログラマブルＲＯＭ１０に適合するカスタマボード２５を用意して、それをプログラマブルＲＯＭライタ２０に挿着し直してから、上述の書込作業を繰り返す。なお、ソケット２６は、ピッチさえ合えば、端子数がＩＣピン１１より多くても使用可能であり、ピン位置のずれに対する許容度の大きなものが通常用いられることから、ソケット２６が適合しない場合は、別のプログラマブルＲＯＭライタが用意される。
【０００７】
これに対し、形状的な相違と異なりメモリ配列状態の相違や電気的特質の相違はソケット等の機械的部品では容易に吸収しきれないので、プログラマブルＲＯＭ１０の種類等ごとに各種のカスタマボード２５が揃えられ、プログラマブルＲＯＭライタ２０を用いたプログラマブルＲＯＭ１０への書込作業に際しては、プログラマブルＲＯＭ１０の種類等に応じて、カスタマボード２５を交換することがしばしば行われていた。
なお、プログラマブルＲＯＭには、上記のシンプルなものの他、不揮発性半導体メモリと共にマイクロプロセッサも搭載したものも知られているが（例えば特開平６−２５９５８０号公報を参照）、そのようなものであっても、マイクロプロセッサの実行に先だって必要なアプリケーションプログラムのコードやパラメータなどの初期データを書き込むときは同じである。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタでは、カスタマボードを交換可能とするために、プログラマブルＲＯＭライタが複雑で高価なものになってしまう。また、プログラマブルＲＯＭの種類等ごとに別個のカスタマボードが必要となり、しかも、プログラマブルＲＯＭの仕様が確定しないとカスタマボードの設計制作に取り掛かれないため、即時利用可能な既存のプログラマブルＲＯＭライタを共用することに拘ると、プログラマブルＲＯＭの設計が束縛されてしまう。
【０００９】
これに対し、プログラマブルＲＯＭは多様化する一方であり、特に、マイクロプロセッサも搭載したプログラマブルＲＯＭは、汎用ＲＯＭより遙かに多種多様のものとなっている。このため、その設計に制約が課されたままでは、設計者の負担も増大するばかりである。
そこで、データ書込対象のプログラマブルＲＯＭが多様化しても、設計者の負担や関連装置に掛かる費用が増大しないようにするために、プログラマブルＲＯＭの設計自由度を確保しつつプログラマブルＲＯＭライタの簡素化および共用性を向上しうるような新らしいプログラマブルＲＯＭ及びプログラマブルＲＯＭライタを案出することが課題となる。
【００１０】
この発明は、このような課題を解決するためになされたものであり、プログラマブルＲＯＭライタの制約から開放されて設計自由度の大きいプログラマブルＲＯＭを実現することを目的とする。
また、本発明は、簡素で共用し易いプログラマブルＲＯＭライタを実現することも目的とする。
【００１１】
【課題を解決するための手段】
このような課題を解決するために発明された第１乃至第４の解決手段について、その構成および作用効果を以下に説明する。
【００１２】
［第１の解決手段］
第１の解決手段のプログラマブルＲＯＭは（、出願当初の請求項１に記載の如く）、不揮発性半導体メモリとマイクロプロセッサと並列入出力回路とを内蔵したプログラマブルＲＯＭであって、前記マイクロプロセッサが前記並列入出力回路を介して外部の記憶装置からデータを読み込んで前記不揮発性半導体メモリに書き込むものであることを特徴とするものである。
【００１３】
このような第１の解決手段のプログラマブルＲＯＭにあっては、データの書込に際し、外部の記憶装置に保持されているデータが、内蔵したマイクロプロセッサによって、並列入出力回路を介して読み込まれ、不揮発性半導体メモリに書き込まれる。そこで、マスタデータを保持した外部記憶装置を用意するとともに、その外部記憶装置と書込対象のプログラマブルＲＯＭとの接続を確立するだけで、データの書込がなされる。しかも、内蔵マイクロプロセッサが主体的に働いて不揮発性半導体メモリへの書込処理が行われることに加えて、外部記憶装置との接続に介在する並列入出力回路も内蔵されたことにより、プログラマブルＲＯＭ内におけるメモリ配列状態の相違や電気的特質の相違は、プログラマブルＲＯＭのマイクロプロセッサや並列入出力回路の多少の設計変更で対処可能となり、外部記憶装置やＲＯＭライタ等の関連装置にほとんど影響しなくなる。
【００１４】
これにより、不揮発性半導体メモリの種類などプログラマブルＲＯＭ側の特質がプログラマブルＲＯＭ内で吸収され、プログラマブルＲＯＭライタは、外部記憶装置とプログラマブルＲＯＭとの信号伝達にほぼ専念できるので、カスタマボードが不要となるうえ、形状的な面で適合しさえすれば各種のプログラマブルＲＯＭに適用可能となって、簡素でありながら広範なプログラマブルＲＯＭの書込に共用されることとなる。そして、その結果、プログラマブルＲＯＭは、プログラマブルＲＯＭライタ特にそのカスタマボードに緊く縛りつけられるということが無くなり、設計上の制約が、局所に萎んで、軽減されることとなる。
したがって、この発明によれば、プログラマブルＲＯＭライタの制約から開放されて設計自由度の大きいプログラマブルＲＯＭを実現することができる。また、簡素で共用し易いプログラマブルＲＯＭライタを実現することにも役立つ。
【００１５】
［第２の解決手段］
第２の解決手段のプログラマブルＲＯＭは（、出願当初の請求項２に記載の如く）、上記の第１の解決手段のプログラマブルＲＯＭであって、前記マイクロプロセッサが、前記記憶装置に対する電源接地ラインを同相制御して接続確認を行うものである。
【００１６】
ここで、上記の「電源接地ラインを同相制御」とは、電源ライン及び接地ラインに対する駆動をハイ・ローに振る等の場合に揃えて行う即ち同時に同一状態に変化維持させる制御を意味する。
【００１７】
このような第２の解決手段のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタにあっては、データの書込に先だって、プログラマブルＲＯＭと外部記憶装置との接続について良不良の確認が行われるが、その際に、電源接地ラインが同相制御されるので、プログラマブルＲＯＭの着脱部や外部記憶装置の着脱部なども含めてどこかに接続不良があれば、そのことが検知される。しかも、その作業がプログラマブルＲＯＭの主体的な働きによって自動的に行われる。
【００１８】
これにより、接続不良による誤った書込が未然に防止されるので、接続のところに複数の着脱部を介在させても、確実にデータを書き込むことができるうえ、作業も楽になる。
したがって、この発明によれば、プログラマブルＲＯＭライタの制約から開放されて設計自由度の大きいプログラマブルＲＯＭであってデータ書込の信頼性が高いものを実現することができる。
【００１９】
［第３の解決手段］
第３の解決手段のプログラマブルＲＯＭライタは（、出願当初の請求項３に記載の如く）、プログラマブルＲＯＭを着脱しうる第１ソケットと、外部記憶装置を着脱しうる第２ソケットと、これらのソケットをパラレル接続する接続ラインと、接続確認手段とを備えたプログラマブルＲＯＭライタであって、前記第１ソケット又は前記第２ソケットがケルビン形のものであり、前記接続確認手段が、前記第１ソケット又は前記第２ソケットにおいて対をなす接点経由の入出力値の一致不一致に基づいて接続確認を行うものである。
【００２０】
ここで、上記の「ケルビン形のソケット」とは、装着されたＩＣの端子それぞれに対して一対以上の接触子を具えるとともに、対の接触子同士が導通していなくて独立に信号伝達や駆動を行えるようになっているソケットを意味する。
また、上記の「対をなす接点経由の入出力」とは、一方の接点に向けて出力された信号等がその接点だけでなく他方の接点をも経由してから入力されるときの入出力を意味する。
【００２１】
このような第３の解決手段のプログラマブルＲＯＭライタにあっては、第１解決手段のプログラマブルＲＯＭが第１ソケットに装着されるとともに、マスタデータを保持した外部記憶装置が第２ソケットに装着されると、接続ラインを介して両者の接続が確立され、上述したようにプログラマブルＲＯＭが主体的に働いて不揮発性半導体メモリへのデータ書込が行われる。
このように、カスタマボードが無くてもプログラマブルＲＯＭの書込が行えるので、プログラマブルＲＯＭライタの簡素化および共用性が向上する。
【００２２】
しかも、そのようなデータの書込に先だち、接続確認手段によって、プログラマブルＲＯＭと第１ソケットとの接続または外部記憶装置と第２ソケットとの接続について良不良の確認が行われるが、その際に、ケルビン形ソケットにおいて対をなす接触子の接点が共に確実に接続されていなければ、両接触子を介する入出力値が一致しないので、そのソケットと装着ＩＣとに接続不良があれば、そのことが検知される。
【００２３】
これにより、接続不良による誤った書込が未然に防止されるので、接続ラインに複数のソケットを介在させても、確実にデータを書き込むことができる。
したがって、この発明によれば、簡素で共用し易いプログラマブルＲＯＭライタであってデータ書込の信頼性が高いものを実現することができる。
【００２４】
［第４の解決手段］
第４の解決手段のプログラマブルＲＯＭライタは（、出願当初の請求項４に記載の如く）、プログラマブルＲＯＭを着脱しうる第１ソケットと、外部記憶装置を着脱しうる第２ソケットと、これらのソケットをパラレル接続する接続ラインとを具えたプログラマブルＲＯＭライタであって、前記第１ソケットを介する制御信号に応じて前記第２ソケットにおける電源接地ラインを同相で切り換える切換手段を備えたものである。
【００２５】
ここで、上記の「電源接地ラインを同相で切り換える」とは、電源ライン及び接地ラインに対する駆動がハイ・ローなど同一状態で同時に振られるように切り換ることを意味する。
【００２６】
このような第４の解決手段のプログラマブルＲＯＭライタにあっては、第２解決手段のプログラマブルＲＯＭが第１ソケットに装着されるとともに、マスタデータを保持した外部記憶装置が第２ソケットに装着されると、接続ラインを介して両者の接続が確立され、上記の解決手段に関して前述したようにプログラマブルＲＯＭが主体的に働いて不揮発性半導体メモリへのデータ書込が行われる。
このように、カスタマボードが無くてもプログラマブルＲＯＭの書込が行えるので、プログラマブルＲＯＭライタの簡素化および共用性が向上する。
【００２７】
しかも、そのようなデータの書込に際し、切換手段を制御するプログラマブルＲＯＭの主体的な働きによって外部記憶装置との接続について良不良の確認が行われるが、その際に、第２ソケットに装着中の外部記憶装置の電源接地ラインが同相で切り換えられるとともに、第１ソケットに装着中のプログラマブルＲＯＭにて良否確認がなされるので、第１，第２ソケット双方も含めてどこかに接続不良があれば、そのことが検知される。しかも、その作業がプログラマブルＲＯＭの主体的な働きによって自動的に行われる。
【００２８】
これにより、接続不良による誤った書込が未然に防止されるので、接続ラインに複数のソケットを介在させても、確実にデータを書き込むことができるうえ、作業も楽になる。さらに、ソケットがケルビン形で無くても良いので、プログラマブルＲＯＭライタが一層簡素になる。
したがって、この発明によれば、一層簡素で共用し易いプログラマブルＲＯＭライタであってデータ書込の信頼性が高いものを実現することができる。
【００２９】
【発明の実施の形態】
このような解決手段で達成された本発明のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタについて、これを実施するための形態を、第１，第２実施例により説明する。
第１実施例は、上述した第１解決手段のプログラマブルＲＯＭと第３解決手段のプログラマブルＲＯＭライタとを具現化したものであり、第２実施例は、上述した第２解決手段のプログラマブルＲＯＭと第４解決手段のプログラマブルＲＯＭライタとを具現化したものである。
【００３０】
【第１実施例】
本発明のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタの第１実施例について、その具体的な構成を、図面を引用して説明する。図１は、（ａ）がその全体ブロック図であり、（ｂ）及び（ｃ）が、ソケット接点部の詳細図である。
【００３１】
プログラマブルＲＯＭライタ５０には（図１（ａ）参照）、フラッシュメモリ３１（不揮発性半導体メモリ）を内蔵したプログラマブルＲＯＭ３０のＩＣピン３４に適合したソケット５５と、予めマスタデータを記憶したＲＯＭ４０（外部記憶装置）のＩＣピン４１に適合したソケット５１と、が設けられており、何れのソケット５１，５５も、ピンのピッチが一致していてピン数が足りれば、ＩＣピン４１やＩＣピン３４を挿抜するとともにロックの掛け外しも行うことで容易に、ＩＣが着脱されるようになっている。これにより、プログラマブルＲＯＭライタ５０は、不揮発性半導体メモリ３１に転写しようとするデータを、内部に設置されたＲＡＭ（２４）でなく、外部から着脱自在な記憶装置４０に準備するものとなっている。
【００３２】
また、ソケット５５にケルビン形のものが採用されていて、装着中のプログラマブルＲＯＭ３０に対しそれぞれのＩＣピン３４ごとに一対の接触子５５ａ，５５ｂが接触する。接触子５５ａ，５５ｂは、ＩＣピン３４を両側から挟むようにして接するもの（図１（ｂ）参照）と、同じ側に並んで接するもの（図１（ｃ）参照）とがあるが、いずれにしても、１つのＩＣピン３４について２つの接点が確保される。ソケット５１も同様である（図１（ｂ），（ｃ）参照）。これにより、プログラマブルＲＯＭライタ５０は、プログラマブルＲＯＭ３０を着脱しうる第１ソケット５５に加えて、外部記憶装置４０を着脱しうる第２ソケット５１を備えたものであって、その第１ソケット５５及び第２ソケット５１がケルビン形のものとなっている。
【００３３】
さらに、両ソケット５１，５５は、互いの接触子がパラレルライン５３を介して一対一で接続される。パラレルライン５３は、多芯のケーブルや，フラットケーブル，あるいはプリントパターン等で具現化されるが。その実装に際して、ソケット５１の各接触子のうち対をなす一方（例えば接触子５１ａ）がソケット５５の各接触子のうちの対をなす一方（例えば接触子５５ａ）に接続される。これにより、プログラマブルＲＯＭライタ５０は、カスタマボードを省いて、第１ソケット５５と第２ソケット５１とをパラレル接続する接続ライン５３を備えたものとなっている。
【００３４】
また、ソケット５１の各接触子のうち対をなす他方（例えば接触子５１ｂ）は接続確認回路５２に接続されるが、この接続確認回路５２には、パラレルライン５３も接続される。接続確認回路５２は、ハイロー変化する所定の出力信号をソケット５１の各接触子に向けて（例えば接触子５１ｂの方へ）送出する信号出力回路と、ソケット５１の各接触子から（例えば接触子５１ａ及びパラレルライン５３を経て）戻って来た入力信号と上記の出力信号とが等しいか否かの比較を各接触子ごとに行う比較回路と、総ての比較結果が揃って等しいとき一致の信号を出力しそうでなければ不一致の信号を出力する一致検出回路とを具えている。そして、スイッチ５２ａが押下操作されると、これらの回路を動作させ、一致または不一致の信号に応じてインジケータ５２ｂの点灯状態を変える。これにより、プログラマブルＲＯＭライタ５０は、第２ソケット５１において対をなす接点経由の入出力値の一致不一致に基づいて接続確認を行う接続確認手段（５２等）も備えたものとなっている。
【００３５】
同様に、ソケット５５の各接触子のうち対をなす他方（例えば接触子５５ｂ）は接続確認回路５４に接続され、この接続確認回路５４には、パラレルライン５３も接続される。接続確認回路５４は、ハイロー変化する所定の出力信号をソケット５５の各接触子に向けて（例えば接触子５５ｂの方へ）送出する信号出力回路と、ソケット５５の各接触子から（例えば接触子５５ａ及びパラレルライン５３を経て）戻って来た入力信号と上記の出力信号とが等しいか否かの比較を各接触子ごとに行う比較回路と、総ての比較結果が揃って等しい方のとき一致の信号を出力しそうでなければ不一致の信号を出力する一致検出回路とを具えている。そして、スイッチ５４ａが押下操作されると、これらの回路を動作させ、一致または不一致の信号に応じてインジケータ５４ｂの点灯状態を変える。これにより、プログラマブルＲＯＭライタ５０は、第１ソケット５５において対をなす接点経由の入出力値の一致不一致に基づいて接続確認を行う接続確認手段（５４等）も備えたものとなっている。
【００３６】
このプログラマブルＲＯＭライタ５０には、さらに、ソケット５５の接触子のうちパラレルライン５３に接続されなかった何れか一つに接続されたスイッチ５６と、同様な他の一つの接触子に接続されたインジケータ５７も設けられていて、ソケット５５に装着されたプログラマブルＲＯＭ３０に対して、スイッチ５６を操作してコピー開始の指示を与えたり、表示部を持たないプログラマブルＲＯＭ３０に代わってコピーが適正に行われたか否かの結果を表示することも可能なようになっている。
【００３７】
プログラマブルＲＯＭ３０は（図１（ａ）参照）、データ書込対象のフラッシュメモリ３１と、プログラムコード保持用ＲＯＭ部等も含んだマイクロプロセッサ３２と、ＩＣピン３４の本数に対応した個数の入出力ポートを持ったパラレルポート３３とが内蔵されている。パラレルポート３３（並列入出力回路）は、その出力ポートの電気的特性たとえば出力電圧やファンアウト等がＲＯＭ４０の駆動条件に適合し、その入力ポートの電気的特性たとえば閾値電圧やファンイン等がＲＯＭ４０の出力条件に適合したものが採用される。これにより、プログラマブルＲＯＭ３０は、内蔵のフラッシュメモリ３１と外部のＲＯＭ４０との電気的特質の相違をパラレルポート３３にて吸収するものとなっている。
【００３８】
パラレルポート３３の入出力ポートはそれぞれＩＣピン３４の何れかに接続されているが、ＩＣピン３４にはフラッシュメモリ３１のアドレス信号やデータ信号のライン等も接続されているので、パラレルポート３３等はマイクロプロセッサ３２の制御に従って動作状態が切り替わる。具体的には、それぞれのＩＣピン３４ごとに、フラッシュメモリ３１又はマイクロプロセッサ３２の信号ライン、パラレルポート３３の出力ポート、パラレルポート３３の入力ポートのうち、何れか一つだけが有効になる。これにより、プログラマブルＲＯＭ３０は、不揮発性半導体メモリ３１とマイクロプロセッサ３２に加えて並列入出力回路３３も内蔵したものとなっている。
【００３９】
プログラマブルＲＯＭ３０のマイクロプロセッサ３２には、予めデータコピールーチン３２ａがインストールされており、データコピールーチン３２ａは、スイッチ５６の押下操作に応じて起動されるプログラムであり、その処理内容は、ＲＯＭ４０のマスタデータを読み出してフラッシュメモリ３１に書き込むというデータコピーが主なものであるが、その際、通常はフラッシュメモリ３１等の方が有効になっているＩＣピン３４の接続を一時的にパラレルポート３３の方に切り換える。そして、データのビット数やアドレス等がフラッシュメモリ３１とＲＯＭ４０とで同じときには、そのままＲＯＭ４０からフラッシュメモリ３１へデッドコピーするが、異なるときには、パラレルポート３３を介して入出力されるデータ等がＲＯＭ４０の方に適合するように、データの分割・結合やアドレスの変換など適宜な調整も随時行う。これにより、プログラマブルＲＯＭ３０は、マイクロプロセッサ３２が並列入出力回路３３を介して外部の記憶装置４０からデータを読み込んで不揮発性半導体メモリ３１に書き込むものとなっている。また、内蔵のフラッシュメモリ３１と外部のＲＯＭ４０とのメモリ配列状態の相違をマイクロプロセッサ３２にて吸収するものにもなっている。
【００４０】
なお、ＲＯＭ４０は、シンプルな汎用ＲＯＭで良く、一般にも広く普及していて、容量の大きなものが好ましい。これには、従来のプログラマブルＲＯＭライタ２０を用いて、マスタデータが書き込まれる。
【００４１】
この第１実施例のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタについて、その使用態様及び動作を、図面を引用して説明する。図２は、その操作手順を示すフローチャートである。
【００４２】
プログラマブルＲＯＭ３０への書込に先だって（図２参照）、先ず、作業者は、ＲＯＭ４０の準備を行う（ステップＳ２１）。この作業は、従来例のときとほぼ同様にして行われるが、ＲＯＭ４０は汎用品であり、プログラマブルＲＯＭライタ２０もカスタマボードを含めて既製品で間に合うので、また、一度で足りるので、直ぐ済む。こうして、マスタデータを持ったＲＯＭ４０が準備される。
【００４３】
作業者は、そのＲＯＭ４０をプログラマブルＲＯＭライタ５０のソケット５１に装着するとともに（ステップＳ２２）、そこの接続を確認するためにスイッチ５２ａを押下する。すると、接続確認回路５２によって、ソケット５１の各接触子５１ａ，５１ｂとＲＯＭ４０の各ＩＣピン４１との接続確認がなされて、その結果がインジケータ５２ｂに表示される。これを見て、作業者は、ＲＯＭ４０がソケット５１に適切に装着されそこの接続が確立されたことを確認する（ステップＳ２３）。接続不良の場合は、ＲＯＭ４０の装着をやり直し、適切な接続が確立してから次の作業に進む。こうして、ＲＯＭ４０の装着ミスが確実に防止される。
【００４４】
次に、作業者は、プログラマブルＲＯＭ３０をソケット５５に装着するとともに（ステップＳ２４）、そこの接続を確認するためにスイッチ５４ａを押下する。すると、接続確認回路５４によって、ソケット５５の各接触子５５ａ，５５ｂとプログラマブルＲＯＭ３０の各ＩＣピン３４との接続確認がなされて、その結果がインジケータ５４ｂに表示される。これを見て、作業者は、プログラマブルＲＯＭ３０がソケット５５に適切に装着されそこの接続が確立されたことを確認する（ステップＳ２５）。接続不良の場合は、プログラマブルＲＯＭ３０の装着をやり直し、適切な接続が確立してから次の作業に進む。こうして、プログラマブルＲＯＭ３０の装着ミスも確実に防止される。
【００４５】
それから、作業者は、スイッチ５６を押下して、プログラマブルＲＯＭ３０にデータコピー開始の指示を与える（ステップＳ２６）。すると、プログラマブルＲＯＭ３０のマイクロプロセッサ３２のプログラム処理によって、ＲＯＭ４０のマスタデータが次々と読み出されてプログラマブルＲＯＭ３０に送られてそこのフラッシュメモリ３１に書き込まれる。こうして、カスタマボード（２５）やマイクロプロセッサ（２２）の無いプログラマブルＲＯＭライタ５０を利用して作業しても、プログラマブルＲＯＭ３０に所望のデータが書き込まれる。
【００４６】
そして、コピー処理が済むと、データコピールーチン３２ａによって、フラッシュメモリ３１に書き込まれたデータとＲＯＭ４０のマスタデータとの突き合わせチェック等も適宜行われ、その結果がマイクロプロセッサ３２によってインジケータ５７に表示される。作業者は、その表示を見て、コピー結果を確認する（ステップＳ２７）。こうして、ＲＯＭ４０のマスタデータがプログラマブルＲＯＭ３０の主体的な働きによってフラッシュメモリ３１にコピーされる。
【００４７】
さらに、同じデータを書き込むべき他のプログラマブルＲＯＭ３０が有れば、プログラマブルＲＯＭ３０の装着以降の作業を繰り返す（図２の破線の流れを参照、ステップＳ２４〜Ｓ２７）。
こうして、同種のプログラマブルＲＯＭ３０について、次々に、データ書込が行われる。
【００４８】
しかも、プログラマブルＲＯＭ３０の種類等が異なっても、データが同じであれば、同じＲＯＭ４０及びプログラマブルＲＯＭライタ５０を使用して、データ書込の作業が行える。
また、プログラマブルＲＯＭ３０の種類等が異なるとともに、データも異なる場合でも、新たなマスタデータを書き込んだ同種のＲＯＭ４０を準備することは必要であるが、プログラマブルＲＯＭライタ５０は同じものを使用して、データ書込を行うことができる。
【００４９】
【第２実施例】
本発明のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタの第２実施例について、その具体的な構成を、図面を引用して説明する。図３は、（ａ）がその全体ブロック図であり、（ｂ）が、パラレル接続ライン周りの詳細図であり、（ｃ）が、電源接地ラインに対する切換回路の詳細図である。
【００５０】
このプログラマブルＲＯＭライタ７０が上述のプログラマブルＲＯＭライタ５０と相違するのは（図３（ａ）参照）、ソケット５１に代わるソケット７１およびソケット５５に代わるソケット７４がケルビン形でなく従来のソケット２６同様に一接点のシンプルなものである点と、接続確認回路５２等および接続確認回路５４等が省かれてその代わりに切換回路７２が導入された点と、これに伴いパラレルライン５３に代えてパラレルライン７３が設けられた点である。すなわち、プログラマブルＲＯＭライタ７０は、プログラマブルＲＯＭ６０を着脱しうる第１ソケット７４と、外部記憶装置４０を着脱しうる第２ソケット７１と、これらのソケットをパラレル接続する接続ライン７３とを具えたものである。
【００５１】
パラレルライン７３の各ラインは（図３（ｂ）参照）、その信号レベルをＲＯＭ４０に適合させるために、プログラマブルＲＯＭライタ７０内で所定のプルアップ抵抗Ｒ１を介して電源Ｖｄｄに接続されるとともに抵抗Ｒ２を介して接地ＧＮＤにも接続されている。また、ＲＯＭ４０の各ＩＣピン４１も、一般に保護ダイオードＤ１，Ｄ２を介して、電源Ｖｄｄ，接地ＧＮＤに接地されている。そして、パラレルライン７３は、それぞれのラインが、パラレルポート３３による駆動状態がハイロー変化すると、それに対応して明確に電源Ｖｄｄ，接地ＧＮＤの何れかの状態をとる。これにより、プログラマブルＲＯＭライタ７０は、プログラマブルＲＯＭ６０の出力電圧がその種類等によって異なっていても常に、ＲＯＭ４０に適した駆動電圧でＲＯＭ４０を駆動するものとなっている。
【００５２】
切換回路７２は（図３（ｃ）参照）、ソケット７１の接触子のうちＲＯＭ４０の電源（Ｖｄｄ）供給用ピンに対して接続されるスイッチＳＷ１と、ソケット７１の接触子のうちＲＯＭ４０の接地（ＧＮＤ）用ピンに対して接続されるスイッチＳＷ２とからなり、スイッチＳＷ１はプログラマブルＲＯＭ６０から送出された制御信号Ｓ１に従って電源供給用ピンを電源Ｖｄｄ，接地ＧＮＤの何れかに導通させ、スイッチＳＷ２はプログラマブルＲＯＭ６０から送出された他の制御信号Ｓ２に従って接地用ピンを電源Ｖｄｄ，接地ＧＮＤの何れかに導通させるようになっている。
【００５３】
そして、制御信号Ｓ１，Ｓ２が有意となっていない通常状態では、スイッチＳＷ１が電源Ｖｄｄ側で、スイッチＳＷ２が接地ＧＮＤ側の切換状態となっているが、プログラマブルＲＯＭ６０からの制御信号Ｓ１，Ｓ２によってはスイッチＳＷ１，ＳＷ２共に電源Ｖｄｄ側に切り替わったり逆の接地ＧＮＤ側に切り替わったり同時に揃って変化するのも可能である。これにより、プログラマブルＲＯＭライタ７０は、第１ソケット７４を介する制御信号Ｓ１，Ｓ２に応じて第２ソケット７１における電源接地ラインを同相で切り換える切換手段７２を備えたものとなっている。
【００５４】
また、プログラマブルＲＯＭ６０は、マイクロプロセッサ３２に接続確認ルーチン６１が追加されている点が、上述のプログラマブルＲＯＭ３０と相違する。接続確認ルーチン６１は、データコピールーチン３２ａの実行に先だって実行され、適宜変化する制御信号Ｓ１，Ｓ２を制御信号切換回路７２に送出して、ＲＯＭ４０の電源供給用ピン及び接地用ピン双方に対し、同じ電源Ｖｄｄと接地ＧＮＤを交互に印加させる。そして、電源Ｖｄｄの印加時にパラレルライン７３の全ラインが電源Ｖｄｄになるとともに、接地ＧＮＤの印加時にはパラレルライン７３の全ラインが接地ＧＮＤになるか否かによって、ＩＣピン３４とソケット７４とパラレルライン７３とソケット７１とＩＣピン４１との接続が適正かそうでないかを判別する。これにより、プログラマブルＲＯＭ３０のマイクロプロセッサ３２は、外部記憶装置４０に対する電源接地ラインを同相制御して接続確認を行うものとなっている。
【００５５】
この第２実施例のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタについて、その使用態様及び動作を、図面を引用して説明する。図４は、その操作手順を示すフローチャートである。
【００５６】
この場合も、プログラマブルＲＯＭ６０への書込に先だち（図４参照）、上述の第１実施例のときと同様にして、作業者は、ＲＯＭ４０の準備（ステップＳ４１）と、プログラマブルＲＯＭライタ７０のソケット７１への装着（ステップＳ４２）とを行う。ただし、スイッチ５２ａを押下しての接続確認作業は、行う必要がない。
【００５７】
次に、作業者は、プログラマブルＲＯＭ６０をソケット７４に装着するが（ステップＳ４３）、ここでも、スイッチ５４ａを押下しての接続確認作業を行う必要は無く、ただちに、作業者は、スイッチ５６を押下して、プログラマブルＲＯＭ６０にデータコピー開始の指示を与える（ステップＳ４４）。すると、プログラマブルＲＯＭ６０のマイクロプロセッサ３２のプログラム処理によって、先ず接続確認ルーチン６１の接続確認処理が行われる。そして、接続不良があれば、その旨の表示がインジケータ５７にてなされるので（ステップＳ４５）、作業者は、プログラマブルＲＯＭ６０又はＲＯＭ４０の装着をやり直し、再度スイッチ５６を押下する。こうして、この場合も、プログラマブルＲＯＭ６０及びＲＯＭ４０の装着ミスが確実に防止される。
【００５８】
プログラマブルＲＯＭ６０とＲＯＭ４０との接続が適正に確立されていれば、自動的に継続してデータコピールーチン３２ａの処理が行われる。そして、ＲＯＭ４０のマスタデータがプログラマブルＲＯＭ６０のフラッシュメモリ３１にコピーされ、書込の適否等の結果がマイクロプロセッサ３２によってインジケータ５７に表示される。作業者は、その表示を見て、コピー結果を確認する（ステップＳ４５）。こうして、この場合も、ＲＯＭ４０のマスタデータがプログラマブルＲＯＭ６０の主体的な働きによってフラッシュメモリ３１にコピーされる。しかも、ケルビン形でない一般的なソケットを採用した一層安価なプログラマブルＲＯＭライタ７０を用いても、データ書込が確実に行なわれるうえ、その作業は楽になっている。
【００５９】
また、同じデータを書き込むべき他のプログラマブルＲＯＭ６０が有ればプログラマブルＲＯＭ６０の装着以降の作業を繰り返すことや（図４の破線の流れを参照、ステップＳ４３〜Ｓ４５）、プログラマブルＲＯＭ６０の種類等が異なってもデータが同じであれば同じＲＯＭ４０及びプログラマブルＲＯＭライタ７０を使用してデータ書込が行えること、プログラマブルＲＯＭ７０の種類等が異なるとともにデータも異なる場合でも新たなマスタデータを書き込んだ同種のＲＯＭ４０を準備することは必要であるがプログラマブルＲＯＭライタ７０は同じものを使用してデータ書込を行えること等は、この例でも、同様である。
【００６０】
【従来との比較例】
具体的な数値を揚げて比較するために、多数のプログラマブルＲＯＭを使用するに際し、２０種類のプログラマブルＲＯＭを対象として各種類ごとに１０個ずつ同時に書き込みを行う場合について述べる。
この場合、従来では、プログラマブルＲＯＭライタ２０が１０台、さらにカスタマボード２５が２００枚も、必要であった。
これに対し、本発明では、ＲＯＭ４０用にプログラマブルＲＯＭライタ２０が１台だけ、プログラマブルＲＯＭ３０（又は６０）用にプログラマブルＲＯＭライタ５０（又は７０）が１０台だけ、で済む。
しかも、従来は新種のプログラマブルＲＯＭへの書き込みがカスタマボード２５の出来上がりまで待たされたのに対し、本発明では、そのようなボードの制作も、待つのも、必要無い。
【００６１】
【発明の効果】
以上の説明から明らかなように、本発明の第１の解決手段のプログラマブルＲＯＭにあっては、プログラマブルＲＯＭ側の特質がそこで吸収されるようにしたことにより、プログラマブルＲＯＭライタにはカスタマボードが不要となり、プログラマブルＲＯＭはプログラマブルＲＯＭライタの制約から開放されるので、設計自由度の大きいプログラマブルＲＯＭを実現するとともに、簡素で共用し易いプログラマブルＲＯＭライタの実現に貢献することもできたという有利な効果が有る。
【００６２】
また、本発明の第２の解決手段のプログラマブルＲＯＭにあっては、電源接地ラインを同相制御して接続不良による誤書込が未然に防止されるようにしたことにより、接続のところに複数の着脱部を介在させても確実にデータが書き込まれるうえ作業も楽になり、その結果、プログラマブルＲＯＭライタの制約から開放されて設計自由度の大きいプログラマブルＲＯＭであってデータ書込の信頼性が高いものを実現することができたという有利な効果を奏する。
【００６３】
さらに、本発明の第３の解決手段のプログラマブルＲＯＭライタにあっては、多重の接点を利用して接続不良による誤書込が未然に防止されるようにしたことにより、接続ラインに複数のソケットを介在させても確実にデータが書き込まれて、その結果、簡素で共用し易いプログラマブルＲＯＭライタであってデータ書込の信頼性が高いものを実現することができたという有利な効果が有る。
【００６４】
また、本発明の第４の解決手段のプログラマブルＲＯＭライタにあっては、プログラマブルＲＯＭの制御にて電源接地ラインを同相で切り換えて接続不良による誤書込が未然に防止されるようにしたことにより、接続ラインに多重接点を持たない複数のソケットを介在させても確実にデータが書き込まれるうえ作業も楽になり、その結果、一層簡素で共用し易いプログラマブルＲＯＭライタであってデータ書込の信頼性が高いものを実現することができたという有利な効果を奏する。
【図面の簡単な説明】
【図１】  本発明のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタの第１実施例について、（ａ）が、その全体のブロック図であり、（ｂ）及び（ｃ）が、ソケット接点部の詳細図である。
【図２】    その操作手順を示すフローチャートである。
【図３】  本発明のプログラマブルＲＯＭ及びプログラマブルＲＯＭライタの第２実施例について、（ａ）が、その全体のブロック図であり、（ｂ）が、パラレル接続ライン周りの詳細図であり、（ｃ）が、電源接地ラインに対する切換回路の詳細図である。
【図４】    その操作手順を示すフローチャートである。
【図５】  従来例の全体ブロック図およびフローチャートである。
【符号の説明】
１０  プログラマブルＲＯＭ
１１        ＩＣピン（リード、端子）
２０  プログラマブルＲＯＭライタ
２１        操作部
２２        マイクロプロセッサ（ＭＰＵ）
２３        表示部
２４        ＲＡＭ（書込データ展開メモリ）
２５        カスタマボード（書込駆動回路）
２６        ソケット（プログラマブルＲＯＭ着脱用ソケット）
３０  プログラマブルＲＯＭ
３１        フラッシュメモリ（不揮発性半導体メモリ）
３２        マイクロプロセッサ（ＭＰＵ）
３２ａ            データコピールーチン（読出書込手段、転記手段）
３３        パラレルポート（Ｐ−Ｉ／Ｏ、並列入出力回路）
３４        ＩＣピン（リード、端子）
４０  ＲＯＭ（マスタデータ、マスタセット、外部の記憶装置）
４１        ＩＣピン（リード、端子）
５０  プログラマブルＲＯＭライタ
５１        ソケット（外部記憶装置着脱用の第２ソケット）
５１ａ，５１ｂ    接触子（接触端子、一対の接点）
５２        接続確認回路（一致不一致の検出および判別、接続確認手段）
５２ａ            スイッチ（接続確認トリガー用の操作部）
５２ｂ            インジケータ（接続確認結果の表示部）
５３        パラレルライン（接続ライン）
５４        接続確認回路（一致不一致の検出および判別、接続確認手段）
５４ａ            スイッチ（接続確認トリガー用の操作部）
５４ｂ            インジケータ（接続確認結果の表示部）
５５        ソケット（プログラマブルＲＯＭ着脱用の第１ソケット）
５５ａ，５５ｂ    接触子（接触端子、一対の接点）
５６        スイッチ（コピー開始指示用の操作部）
５７        インジケータ（コピー結果確認用の表示部）
６０  プログラマブルＲＯＭ
６１        接続確認ルーチン（接続確認手段）
７０  プログラマブルＲＯＭライタ
７１        ソケット（外部記憶装置着脱用の第２ソケット）
５１ａ，５１ｂ    接触子（接触端子、一対の接点）
７２        切換回路（切換手段）
７３        パラレルライン（接続ライン）
７４        ソケット（プログラマブルＲＯＭ着脱用の第１ソケット）
【図１】
0004014316.tif 000002
【図２】
0004014316.tif 000003
【図３】
0004014316.tif 000004
【図４】
0004014316.tif 000005
【図５】
0004014316.tif 000006