(57)【特許請求の範囲】
【請求項１】
１フレーム期間を複数のサブフレーム期間に分割する手段と、
前記複数のサブフレーム期間それぞれにおいて、デジタル信号を対応する画素に入力することにより前記画素が有する発光素子の発光状態または非発光状態を選択する手段と、
第１の表示モードまたは第２の表示モードを選択する手段と、
前記第１の表示モードでは、前記１フレーム期間中に、第１位ビット乃至第ｎ（ｎは自然数）位ビットのデジタル信号を、第１のデジタル映像信号として、前記画素に入力する手段と、
前記第２の表示モードでは、前記１フレーム期間中に、前記第１位ビット乃至第ｎ（ｎは自然数）位ビットのデジタル信号のうち、第１位ビット乃至第ｍ（ｍはｎより小さな自然数）位ビットのデジタル信号を、第２のデジタル映像信号として、前記画素に入力する手段と、
前記第２の表示モードにおける前記第２のデジタル映像信号の前記第１位ビット乃至第ｍ位ビットのデジタル信号に対応するサブフレーム期間の長さを、それぞれ、前記第１の表示モードにおける前記第１のデジタル映像信号の前記第１位ビット乃至第ｍ位ビットのデジタル信号に対応するサブフレーム期間の長さのｑ（ｑは１より大きな数）倍とする手段と、
前記第２の表示モードの第ｔ（ｔは、ｍ以下の自然数）位ビットに対応するサブフレーム期間において発光状態が選択された前記発光素子の輝度が、前記第１の表示モードの第ｔ位ビットに対応するサブフレーム期間において発光状態が選択された前記発光素子の輝度より低くなるように、前記発光素子の電極の電位を変化させる手段とを有することを特徴とする表示装置。
【請求項２】
請求項１において、
前記画素がマトリクス状に配置された画素部を有し、
前記第１の表示モードに対して前記第２の表示モードでは、前記デジタル信号を前記画素部の各画素に入力する駆動回路の駆動周波数を、１／ｑ倍とする手段を有することを特徴とする表示装置。
【請求項３】
請求項１または請求項２において、
前記画素がマトリクス状に配置された画素部と、メモリとを有し、
前記メモリに、前記第１の表示モードでは前記画素部の各画素に入力される前記第１位ビット乃至第ｎ位ビットのデジタル信号を記憶し、前記第２の表示モードでは前記画素部の画素数分の前記第１位ビット乃至第ｎ位ビットのデジタル信号のうち、前記第１位ビット乃至前記第ｍ位ビットのデジタル信号を読み出す手段を有し、
前記第１の表示モードに対して前記第２の表示モードでは、前記メモリからの前記デジタル信号を読み出す周波数を、１／ｑ倍とする手段を有することを特徴とする表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一項の表示装置を用いることを特徴とする電子機器。
【請求項５】
１フレーム期間を複数のサブフレーム期間に分割し、
前記複数のサブフレーム期間それぞれにおいて、デジタル信号を対応する画素に入力することにより前記画素が有する発光素子の発光状態または非発光状態を選択し、
第１の表示モードまたは第２の表示モードを選択し、
前記第１の表示モードでは、前記１フレーム期間中に、第１位ビット乃至第ｎ（ｎは自然数）位ビットのデジタル信号が、第１のデジタル映像信号として、前記画素に入力され、
前記第２の表示モードでは、前記１フレーム期間中に、前記第１位ビット乃至第ｎ位ビットのデジタル信号のうち、第１位ビット乃至第ｍ（ｍはｎより小さな自然数）位ビットのデジタル信号が、第２のデジタル映像信号として、前記画素に入力され、
前記第２の表示モードの第ｔ（ｔは、ｍ以下の自然数）位ビットに対応するサブフレーム期間において発光状態が選択された前記発光素子の輝度が、前記第１の表示モードの第ｔ位ビットに対応するサブフレーム期間において発光状態が選択された前記発光素子の輝度より低くなるように、前記発光素子の電極の電位を変化させ、
前記第２の表示モードにおける前記第２のデジタル映像信号の前記第１位ビット乃至第ｍ位ビットのデジタル信号に対応するサブフレーム期間の長さは、それぞれ、前記第１の表示モードにおける前記第１のデジタル映像信号の前記第１位ビット乃至第ｍ位ビットのデジタル信号に対応するサブフレーム期間の長さのｑ（ｑは１より大きな数）倍であることを特徴とする表示装置の駆動方法。
【請求項６】
請求項５において、
前記画素がマトリクス状に配置された画素部を有し、
前記第１の表示モードに対して前記第２の表示モードでは、前記デジタル信号を前記画素部の各画素に入力する駆動回路の駆動周波数は、１／ｑ倍であることを特徴とする表示装置の駆動方法。
【請求項７】
請求項５または請求項６において、
前記画素がマトリクス状に配置された画素部と、メモリとを有し、
前記メモリに、前記第１の表示モードでは前記画素部の画素数分の前記第１位ビット乃至第ｎ位ビットのデジタル信号を記憶し、前記第２の表示モードでは前記画素部の画素数分の前記第１位ビット乃至第ｎ位ビットのデジタル信号のうち、前記第１位ビット乃至第ｍ位ビットのデジタル信号を読み出し、
前記第１の表示モードに対して前記第２の表示モードでは、前記メモリからの前記デジタル信号を読み出す周波数が、１／ｑ倍であることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。特に、発光素子を有する表示装置に関する。また、表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像を表示を行う表示装置について以下に説明する。
【０００３】
ここで本明細書中では、発光素子は、電界が生じると発光する有機化合物層を陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとして説明を行うが、これに限定されない。陽極と陰極の間に、電界を印加することで発光する素子であれば自由に用いることができる。
【０００４】
また、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとして説明を行う。
【０００５】
有機化合物層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示されるが、この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。
【０００６】
なお、有機化合物層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０００７】
また、無機物が混合されていてもよい。
【０００８】
また、ＯＬＥＤ素子の有機化合物層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。
【０００９】
なお、本明細書中において、中分子材料とは、分子数が２０以下または連鎖する分子の長さが１０μｍ以下で、昇華性を有さないものとする。
【００１０】
表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。
【００１１】
ディスプレイの構成について、説明する。
【００１２】
ディスプレイは、ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とによって構成されている。画素部は、マトリクス状に画素が配置された構成なっている。
【００１３】
画素部の各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。
【００１４】
図７に、表示装置の画素部の構成を示す。
【００１５】
画素部７００には、ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源供給線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素８００は、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４をそれぞれ有している。
【００１６】
図８に、図７で示した画素部の１つの画素を拡大して示す。
【００１７】
画素は、ソース信号線Ｓ１〜Ｓｘのうちの１本Ｓと、ゲート信号線Ｇ１〜Ｇｙのうちの１本Ｇと、電源供給線Ｖ１〜Ｖｘのうちの１本Ｖと、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４とによって構成されている。
【００１８】
スイッチング用ＴＦＴ８０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ８０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ８０２のゲート電極もしくは、保持容量８０３の一方の電極に接続されている。駆動用ＴＦＴ８０２のソース領域とドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子８０４の陽極もしくは陰極に接続されている。保持容量８０３の２つの電極のうち、駆動用ＴＦＴ８０２及びスイッチング用ＴＦＴ８０１に接続されていない側は、電源供給線Ｖに接続されている。
【００１９】
ここで本明細書中では、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陽極と接続されている場合、発光素子８０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陰極と接続されている場合、発光素子８０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。
【００２０】
また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。
【００２１】
スイッチング用ＴＦＴ８０１及び駆動用ＴＦＴ８０２は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも構わないが、発光素子８０４の画素電極が陽極の場合、駆動用ＴＦＴ８０２は、ｐチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ８０１は、ｎチャネル型ＴＦＴが望ましい。一方、画素電極が、陰極の場合、駆動用ＴＦＴ８０２は、ｎチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ８０１は、ｐチャネル型ＴＦＴが望ましい。
【００２２】
なお、保持容量８０３は、必ずしも設ける必要はない。
【００２３】
例えば、駆動用ＴＦＴ８０２として用いるｎチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、この寄生容量を、駆動用ＴＦＴ８０２のゲート電極にかかる電圧を保持するための保持容量として積極的に用いることも可能である。
【００２４】
上記構成の画素において、画像を表示する際の動作を以下に説明する。
【００２５】
ゲート信号線Ｇに信号が入力されて、スイッチング用ＴＦＴ８０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチング用ＴＦＴ８０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ８０２のゲート電極に信号が入力される。また、保持容量８０３に信号が保持される。駆動用ＴＦＴ８０２のゲート電極に入力された信号によって、駆動用ＴＦＴ８０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。電源供給線Ｖの電位が、駆動用ＴＦＴ８０２を介して、発光素子８０４の画素電極に与えられる。こうして、発光素子８０４は発光する。
【００２６】
このような構成の画素において、階調を表現する手法について説明する。
【００２７】
階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、多階調化に向くなどの利点がある。
【００２８】
ここでは、デジタル方式の階調表現方法に注目する。
【００２９】
デジタル方式の階調表現方法として、時間階調方式が挙げられる。
【００３０】
時間階調方式の駆動方式について、以下に詳しく説明する。
【００３１】
この方式の駆動方法では、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。
【００３２】
１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。
【００３３】
サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるか、させないかして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。
【００３４】
この時間階調方式の駆動方法について、図５のタイミングチャートを用いて詳しく説明する。
【００３５】
なお、図５（Ａ）においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。
【００３６】
なお、画素及び画素部の構成としては、図７及び図８に示したものを参照する。
【００３７】
ここで、対向電位は、外部電源（図示せず）によって、電源供給線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｘの電位との間に、発光素子８０４が発光する程度の電位差かを有するように切り換えることができる。
【００３８】
１フレーム期間Ｆは、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。
【００３９】
第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ８０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動用ＴＦＴ８０２は、オンの状態もしくはオフの状態となる。
【００４０】
ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソース・ドレイン間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソース・ドレイン間が、非導通状態であることを示すとする。
【００４１】
このとき、発光素子８０４の対向電位は、電源供給線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動用ＴＦＴ８０２がオンの状態となった画素においても発光素子８０４は発光しない。
【００４２】
ここで、図５（Ｂ）は、各画素の駆動用ＴＦＴ８０２にデジタル映像信号を入力する動作を示すタイミングチャートである。
【００４３】
図５（Ｂ）では、各ソース信号線に対応する信号を、ソース信号線駆動回路（図示せず）がサンプリングする期間を、Ｓ１〜Ｓｘで示した。サンプリングされた信号は、図中帰線期間において、全てのソース信号線に同時に出力される。こうして出力された信号は、ゲート選択線が選択された画素において、駆動ＴＦＴ８０２のゲート電極に入力される。
【００４４】
全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。
【００４５】
なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間ＳＦｊの書き込み期間をＴａｊと呼ぶことにする。
【００４６】
書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子８０４が発光する程度の電位差を有するように変化する。こうして表示期間Ｔｓ１が始まる。
【００４７】
なお、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間ＳＦｊの表示期間をＴｓｊと呼ぶことにする。
【００４８】
表示期間Ｔｓ１において、各画素の発光素子８０４は、入力された信号に応じて、発光もしくは非発光の状態となる。
【００４９】
図５（Ａ）に示す様に、上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。
【００５０】
ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆあたりで、発光素子８０４が発光したサブフレーム期間の表示期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。
【００５１】
一般に、ｎビットのデジタルビデオ信号を入力して、２n階調を表現する手法について説明する。
【００５２】
このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２0：２‐1：・・・：２‐n+2：２‐n+1となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。
【００５３】
１フレーム期間中に発光素子８０４において、発光状態が選択された表示期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。
【００５４】
上記の時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に入力する回路について、図１０を用いて説明する。
【００５５】
本明細書中では、表示装置に入力される信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、ｎビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。
【００５６】
表示装置は、ソース信号線駆動回路１１０７と、ゲート信号線駆動回路１１０８と、画素部１１０９とによって構成されるディスプレイ１１００と、信号制御回路１１０１と、ディスプレイコントローラ１１０２とによって構成される。
【００５７】
信号制御回路１１０１にデジタルビデオ信号が読み込まれ、信号制御回路１１０１は、ディスプレイ１１００にデジタル映像信号（ＶＤ）を出力する。
【００５８】
また、本明細書中では、信号制御回路において、デジタルビデオ信号を編集し、ディスプレイ１１００に入力する信号に変換したものを、デジタル映像信号と呼ぶ。
【００５９】
ディスプレイ１１００の、ソース信号線駆動回路１１０７及びゲート信号線駆動回路１１０８を駆動するための信号は、ディスプレイコントローラ１１０２によって入力されている。
【００６０】
信号制御回路１１０１及びディスプレイコントローラ１１０２の構成について説明する。
【００６１】
なお、ディスプレイ１１００のソース信号線駆動回路１１０７は、シフトレジスタ１１１０、ＬＡＴ（Ａ）１１１１、ＬＡＴ（Ｂ）１１１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。
【００６２】
信号制御回路１１０１は、ＣＰＵ１１０４、メモリＡ１１０５、メモリＢ１１１６及びメモリコントローラ１１０３によって構成されている。
【００６３】
信号制御回路１１０１に入力されたデジタルビデオ信号は、ＣＰＵ１１０４を介してメモリＡ１１０５に入力される。
【００６４】
つまり、デジタルビデオ信号において、各画素に対する各ビットのデジタル信号が、メモリＡ１１０５に入力され、記憶される。
【００６５】
ここで、メモリＡ１１０５は、ディスプレイ１１００の画素部１１０９の全画素分のｎビットのデジタル信号を、記憶可能な容量を有する。
【００６６】
メモリＡ１１０５に１フレーム期間分のデジタル信号が記憶されると、メモリコントローラ１１０３によって、各ビットのデジタル信号が順に読み出され、デジタル映像信号ＶＤとして、ソース信号線駆動回路に入力される。
【００６７】
メモリＡ１１０５に記憶された信号の読み出しが始まると、今度は、メモリＢ１１０６にＣＰＵ１１０４を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリＢ１１０６もメモリＡ１１０５と同様に、表示装置の全画素分のｎビットのデジタル信号を記憶可能な容量を有するとする。
【００６８】
このように、信号制御回路１１０１は、それぞれ１フレーム期間分ずつのｎビットのデジタル信号を記憶することができるメモリＡ１１０５及びメモリＢ１１０６を有し、このメモリＡ１１０５とメモリＢ１１０６とを交互に用いて、デジタルビデオ信号をサンプリングする。
【００６９】
ここでは、２つのメモリＡ１１０５及びメモリＢ１１０６を、交互に用いて信号を記憶する信号制御回路１１０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることができる。
【００７０】
信号制御回路１１０１のメモリＡ１１０５及びメモリＢ１１０６において、デジタルビデオ信号の入力及び各メモリからの信号の読み出しを制御するメモリコントローラ１１０３の構成について、図１１を用いて説明する。
【００７１】
図１１において、メモリコントローラ１１０３は、メモリ読み書きコントロール（以下、メモリＲ／Ｗと表記）回路１２０２、基準発振回路１２０３、可変分周回路１２０４、ｘカウンタ１２０５ａ、ｙカウンタ１２０５ｂ、ｘデコーダ１２０６ａ及びｙデコーダ１２０６ｂによって構成されている。
【００７２】
以下、上述した信号制御回路が有するメモリＡ及びメモリＢのメモリの両方をまとめて、メモリと表記する。また、メモリは複数の記憶素子によって構成され、それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。
【００７３】
ＣＰＵ１１０４からの信号は、基準発振回路１２０３に入力される。基準発振回路１２０３からの信号は、可変分周回路１２０４に入力され、適当な周波数の信号に変換される。可変分周回路１２０４からの信号は、ｘカウンタ１２０５ａ及びｘデコーダ１２０６ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路１２０４からの信号は、ｙカウンタ１２０５ｂ及びｙデコーダ１２０６ｂに入力され、メモリｙアドレスを選択する。こうしてメモリのアドレス（ｘ、ｙ）が選択される。また、ＣＰＵ１１０４からの信号が、メモリＲ／Ｗ回路１２０２に入力され、メモリに信号を書き込む操作、もしくはメモリから信号を読み出す操作を選択するメモリＲ／Ｗ信号が出力される。
【００７４】
こうして、メモリｘアドレス及びメモリｙアドレスによって、デジタル信号を書き込みや読み出しをする際のメモリのアドレスを選択し、このアドレスによって選択された記憶素子において、メモリＲ／Ｗ信号によって、デジタル信号の書き込みや読み出しの操作が行われる。
【００７５】
次いで、図１０における、ディスプレイコントローラ１１０２の構成について、以下に説明する。
【００７６】
ディスプレイコントローラ１１０２は、ソース信号線駆動回路１１０７及びゲート信号線駆動回路１１０８に、スタートパルス（Ｓ＿ＳＰ、Ｇ＿ＳＰ）やクロックパルス（Ｓ＿ＣＬＫ、Ｇ＿ＣＬＫ）等の信号を出力している。
【００７７】
ディスプレイコントローラ１１０２の構成について、図１２を用いて説明する。
【００７８】
ディスプレイコントローラ１１０２は、基準クロック発生回路１３０１、水平クロック発生回路１３０３、垂直クロック発生回路１３０４及び発光素子用電源制御回路１３０５によって構成されている。
【００７９】
ＣＰＵ１１０４から入力されるクロック信号３１は、基準クロック発生回路１３０１に入力され、基準クロックを発生する。この基準クロックは、水平クロック発生回路１３０３及び垂直クロック発生回路１３０４に入力される。また、水平クロック発生回路１３０３には、ＣＰＵ１１０４から水平周期を定める水平周期信号３２が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及びスタートパルスＳ＿ＳＰを出力する。同様に、垂直クロック発生回路１３０４には、ＣＰＵから垂直周期を定める垂直周期信号３３が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰを出力する。
【００８０】
再び図１０を参照する。
【００８１】
ディスプレイコントローラ１１０２から出力されたソース信号線駆動回路用スタートパルスＳ＿ＳＰ及びクロックパルスＳ＿ＣＬＫは、ディスプレイ１１００のソース信号線駆動回路１１０７のシフトレジスタ１１１０に入力される。また、ゲート信号線駆動回路用スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫは、ディスプレイ１１００のゲート信号線駆動回路１１０８に入力される。
【００８２】
ここで、ディスプレイコントローラ１１０２において、発光素子用電源制御回路１３０５は、ディスプレイの各画素の発光素子の対向電極の電位が、書き込み期間中は、電源電位と同じ電位に保たれ、また表示期間においては、電源電位との間に、発光素子が発光する程度の電位差を有するように変化するよう制御している。
【００８３】
こうして、表示装置は、画像を表示する。
【００８４】
ここで表示装置は、その消費電力をできるだけ少なくするよう望まれている。携帯情報機器等に組み込まれ利用される場合、特に消費電力を小さくすることが望まれている。
【００８５】
そこで、多階調表示が必要ない場合において、画像表示の際の階調数（表現する階調数）を少なくすることにより表示装置の消費電力を抑える手法が提案されている。
【００８６】
この手法について図９のタイミングチャートを用いて、以下に詳しく説明する。
【００８７】
ここでは、４ビットの信号を入力して、２4の階調を表現する表示装置に注目する。切り換え信号によって、上位１ビットの信号（デジタル信号）のみを用いて階調を表現する。こうして、表示装置の消費電力を小さくする手法を例に説明する。
【００８８】
このとき、４ビットのデジタルビデオ信号を入力して、２4階調を表現する場合を第１の表示モードと呼び、上位１ビットの信号のみを用いて２階調を表現する場合を第２の表示モードと呼ぶことにする。
【００８９】
なお一般に、入力されたデジタルビデオ信号がｎビットの信号である場合に、ｎビットの信号を用いて、階調を表現する場合を、第１の表示モードと呼び、ｎビットのうち、ｍ（ｍは、ｎより小さい自然数）ビットの信号のみを用いて階調を表現する場合を第２の表示モードと呼ぶことにする。
【００９０】
なお、ｎビットのデジタル映像信号のうち、第１位ビットを最上位ビットとし、第ｎ位ビットを最下位ビットとする。
【００９１】
第２の表示モードにおいては、第１の表示モードにおけるデジタル映像信号の下位ビットに対応する信号を用いず、階調を表現する。
【００９２】
１フレーム期間は、４個のサブフレーム期間ＳＦ１〜ＳＦ４に分割されている。サブフレーム期間ＳＦ１〜ＳＦ４は、上位ビットに対するサブフレーム期間から下位ビットに対応するサブフレーム期間を順に表し、この順に出現して、１フレーム期間を構成しているものとする。
【００９３】
第１の表示モードにおいて、入力された４ビットのデジタルビデオ信号を全て用いて階調を表現するので、信号制御回路からソース信号線駆動回路に入力される信号は、前述した様に、４ビットのデジタル映像信号を用いて階調を表現する場合と同じである。また、ディスプレイコントローラから出力されるソース信号線駆動回路用クロックパルスＳ＿ＣＬＫ及びスタートパルスＳ＿ＳＰと、ゲート信号線駆動回路用クロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰも、４ビットのデジタル映像信号を用いて階調を表現する場合と同じ信号で表現される。
【００９４】
第２の表示モードにおける表示装置の駆動方法について以下に説明する。
【００９５】
第２の表示モードにおける表示装置の駆動方法を示すタイミングチャートを、図９に示す。
【００９６】
第１のサブフレーム期間ＳＦ１において、各画素に信号が入力される。信号が全ての画素に入力されると、対向電位が、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。こうして、各画素の発光素子は、発光状態もしくは非発光状態となる。
【００９７】
この第１のサブフレーム期間の動作については、第１の表示モードにおける動作と同じである。
【００９８】
次に、第２のサブフレーム期間においても、同様に書き込み期間において、全ての画素にデジタル映像信号が書き込まれるが、その後の表示期間において、対向電極の電位が、電源電位との間に発光素子が発光する程度の電位差を有するように変化しない。つまり、第２のサブフレーム期間の表示期間においては、画素に入力された信号に関わらず、全ての画素の発光素子は一律に発光しない。この期間を非表示と表記する。
【００９９】
上記第２のサブフレーム期間の動作と同様の動作を、第３のサブフレーム期間及び第４のサブフレーム期間についても繰り返し、１フレーム期間が終了する。
【０１００】
1フレーム期間のうち、画素が表示を行う期間は、第１のサブフレーム期間のみである。こうして、第２の表示モードにおいて、画素の発光素子が発光する回数を減らし、表示装置の消費電力を少なくすることができる。
【０１０１】
【発明が解決しようとする課題】
従来の表示装置では、下位ビットの情報を用いず階調を表現する第２の表示モードに切り換えた場合に、上位ビットに対応するサブフレーム期間以外の期間は、表示装置の各画素は表示を行わない。しかし、各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）において、デジタル映像信号を各画素に書き込む動作は行われる。このとき、表示装置の各駆動回路には、スタートパルス、クロックパルス等が入力されて動作し続ける。
【０１０２】
そのため、第２の表示モードにおいて、少ない情報量で階調表示を行っている場合でも、各駆動回路は、第１の表示モードの駆動におけるサンプリングの動作と同じだけ、デジタル映像信号のサンプリング動作を繰り返すことになる。そのため、サンプリングのために電力が消費され、消費電力を小さくできないといった問題がある。
【０１０３】
また、実際に表示を行っているサブフレーム期間以外に、表示を行なっていないサブフレーム期間においては、画素が、一律に発光しない非表示の状態であるため、１フレーム期間あたりの有効な表示期間の割合が少ないといった問題がある。
【０１０４】
そこで、表現する階調数を減らした駆動を行う場合に、消費電力が少なく、また、１フレーム期間あたりの有効な表示期間の占める割合が大きい表示装置及びその駆動方法を提供することを課題とする。
【０１０５】
【課題を解決するための手段】
第１の表示モードに対して第２の表示モードでは、表示装置が有する信号制御回路のメモリコントローラによって、デジタルビデオ信号の下位ビットの信号の、メモリへの書き込みを無くす。また、メモリからの下位ビットのデジタル信号の読み出しを無くす。こうして、各駆動回路は、第１の表示モードにおけるデジタル映像信号（第１のデジタル映像信号）に対して、情報量を少なくしたデジタル映像信号（第２のデジタル映像信号）をソース信号線駆動回路に入力する。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するスタートパルス及びクロックパルスの周波数を小さく変化させる。これによって、表示に関与するサブフレーム期間の書き込み期間及び表示期間を長く設定する。
【０１０６】
上記構成によって、消費電力が少なく、また、１フレーム期間あたりに有効な表示期間の占める割合が大きい表示装置及びその駆動方法を提供することができる。
【０１０７】
以下に、本発明の構成について記載する。
【０１０８】
本発明によって、
１フレーム期間を複数のサブフレーム期間に分割し、
前記サブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって階調を表現する表示装置において、
前記１フレーム期間が、ｎ（ｎは自然数）個のサブフレーム期間に分割される第１の表示モードと、前記１フレーム期間が、ｍ（ｍは、ｎより小さな自然数）個のサブフレーム期間に分割される第２の表示モードとを有することを特徴とする表示装置が提供される。
【０１０９】
本発明によって、
ディスプレイと、クロック信号を供給するディスプレイコントローラとを有し、
１フレーム期間を複数のサブフレーム期間に分割し、
前記サブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって階調を表現する表示装置において、
表現する階調数に応じて、前記ディスプレイコントローラは、前記ディスプレイに、異なる周波数のクロック信号を供給することを特徴とする表示装置が提供される。
【０１１０】
本発明によって、
１フレーム期間分のデジタルビデオ信号を記憶するメモリを有し、
前記１フレーム期間を複数のサブフレーム期間に分割し、
前記サブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって階調を表現する表示装置において、
表現する階調数に応じて、前記メモリに記憶された前記デジタルビデオ信号を異なる周波数で読み出すことを特徴とする表示装置が提供される。
【０１１１】
本発明によって、
ディスプレイと、クロック信号を供給するディスプレイコントローラとを有し、
１フレーム期間分のデジタルビデオ信号を記憶するメモリを有し、
１フレーム期間を複数のサブフレーム期間に分割し、
前記サブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって階調を表現する表示装置において、
表現する階調数に応じて、前記ディスプレイコントローラは、前記ディスプレイに異なる周波数のクロック信号を供給し、また、前記メモリに記憶された前記デジタルビデオ信号を異なる周波数で読み出すことを特徴とする表示装置が提供される。
【０１１２】
本発明によって、
ディスプレイと、クロック信号を供給するディスプレイコントローラとを有し、
１フレーム期間を複数のサブフレーム期間に分割し、
前記サブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって階調を表現する表示装置において、
前記１フレーム期間が、ｎ（ｎは自然数）個のサブフレーム期間に分割される第１の表示モードと、前記１フレーム期間が、ｍ（ｍは、ｎより小さな自然数）個のサブフレーム期間に分割される第２の表示モードとを有し、
前記第１の表示モードと前記第２の表示モードとでは、前記ディスプレイコントローラは、前記ディスプレイに、異なる周波数のクロック信号を供給することを特徴とする表示装置が提供される。
【０１１３】
本発明によって、
１フレーム期間分のデジタルビデオ信号を記憶するメモリを有し、
前記１フレーム期間を複数のサブフレーム期間に分割し、
前記サブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって階調を表現する表示装置において、
前記１フレーム期間が、ｎ（ｎは自然数）個のサブフレーム期間に分割される第１の表示モードと、前記１フレーム期間が、ｍ（ｍは、ｎより小さな自然数）個のサブフレーム期間に分割される第２の表示モードとを有し、
前記第１の表示モードと前記第２の表示モードとでは、前記メモリに記憶された前記デジタルビデオ信号を異なる周波数で読み出すことを特徴とする表示装置が提供される。
【０１１４】
本発明によって、
ディスプレイと、クロック信号を供給するディスプレイコントローラとを有し、
１フレーム期間分のデジタルビデオ信号を記憶するメモリを有し、
１フレーム期間を複数のサブフレーム期間に分割し、
前記サブフレーム期間を、点灯もしくは非点灯とし、前記１フレーム期間中の点灯時間の総和をもって階調を表現する表示装置において、
前記１フレーム期間が、ｎ（ｎは自然数）個のサブフレーム期間に分割される第１の表示モードと、前記１フレーム期間が、ｍ（ｍは、ｎより小さな自然数）個のサブフレーム期間に分割される第２の表示モードとを有し、
前記第１の表示モードと前記第２の表示モードとでは、前記ディスプレイコントローラは、前記ディスプレイに、異なる周波数のクロック信号を供給し、また前記メモリに記憶された前記デジタルビデオ信号を異なる周波数で読み出すことを特徴とする表示装置が提供される。
【０１１５】
前記表現する階調数に応じて、前記サブフレーム期間の点灯時の輝度が、異なることを特徴とする表示装置であってもよい。
【０１１６】
前記第１の表示モードと前記第２の表示モードとでは、前記サブフレーム期間の点灯時の輝度が、異なることを特徴とする表示装置であってもよい。
【０１１７】
本発明によって、
ディスプレイと、メモリとを有し、
前記ディスプレイは、複数の画素を有し、
前記複数の画素はそれぞれ、発光素子を有し、
前記メモリに、デジタルビデオ信号を書き込み、
前記メモリから、デジタル映像信号を前記ディスプレイに出力し、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間においてそれぞれ、前記複数の画素に、前記デジタル映像信号を入力する書き込み期間と、前記書き込み期間に前記複数の画素に入力された前記デジタル映像信号によって、前記発光素子が発光もしくは非発光状態となる表示期間とを有し、
前記デジタルビデオ信号の第１位ビットから第ｎ（ｎは自然数）位ビットの信号を用い階調を表現する第１の表示モードと、前記デジタルビデオ信号の第１位ビットから第ｍ（ｍは、ｎより小さな自然数）位ビットの信号を用い階調を表現する第２の表示モードとを切り換えて画像の表示を行う表示装置において、
前記第１の表示モードにおいて、前記デジタルビデオ信号の第１位ビットから第ｎ位ビットの信号を前記メモリに記憶させ、前記第２の表示モードにおいて、前記デジタルビデオ信号の第１位ビットから第ｍ位ビットの信号を前記メモリに記憶させ、
前記第２の表示モードにおいて、第ｔ（ｔは、ｍ以下の自然数）位ビットに対応するサブフレーム期間の、前記書き込み期間及び前記表示期間はそれぞれ、前記第１の表示モードにおいて、第ｔ位ビットに対応するサブフレーム期間の前記書き込み期間及び前記表示期間それぞれより長いことを特徴とする表示装置が提供される。
【０１１８】
本発明によって、
ディスプレイと、メモリとを有し、
前記ディスプレイは、複数の画素を有し、
前記複数の画素は、複数の発光素子を有し、
前記メモリに、デジタルビデオ信号を書き込み、
前記メモリから、デジタル映像信号を前記ディスプレイに出力し、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間においてそれぞれ、前記複数の画素に、前記デジタル映像信号を入力する書き込み期間と、前記書き込み期間に前記複数の画素に入力された前記デジタル映像信号によって、前記発光素子が発光もしくは非発光状態となる表示期間とを有し、
前記デジタルビデオ信号の第１位ビットから第ｎ（ｎは自然数）位ビットの信号を用い階調を表現する第１の表示モードと、前記デジタルビデオ信号の第１位ビットから第ｍ（ｍは、ｎより小さな自然数）位ビットの信号を用い階調を表現する第２の表示モードとを切り換えて画像の表示を行い、
前記第１の表示モードにおいて、前記複数のサブフレーム期間は、ｎ個存在し、
前記ｎ個のサブフレーム期間がそれぞれ有する表示期間Ｔｓ１〜Ｔｓｎの長さの比は、２0：２-1：２-(n-2)：２-(n-1)となり、
前記第２の表示モードにおいて、前記複数のサブフレーム期間は、ｍ個存在し、
前記ｍ個のサブフレーム期間がそれぞれ有する表示期間Ｔｓ１〜Ｔｓｍの長さの比は、２0：２-1：２-(m-2)：２-(m-1)となる表示装置において、
前記デジタルビデオ信号の第１位ビットから第ｎ位ビットの信号を前記メモリに記憶させる第１の表示モードと、前記デジタルビデオ信号の第１位ビットから第ｍ位ビットの信号を前記メモリに記憶させる第２の表示モードとを、切り換え、
前記第２の表示モードにおいて、第ｔ（ｔは、ｍ以下の自然数）位ビットに対応するサブフレーム期間の、前記書き込み期間及び表示期間はそれぞれ、前記第１の表示モードにおいて、第ｔ位ビットに対応するサブフレーム期間の前記書き込み期間及び表示期間それぞれより長いことを特徴とする表示装置が提供される。
【０１１９】
前記第２の表示モードの第ｔ位のビットに対応する前記表示期間において、発光状態が選択された前記発光素子の発光輝度が、前記第１の表示モードの第ｔ位のビットに対応する前記表示期間において、発光状態が選択された前記発光素子の発光輝度より低くなるように、前記発光素子の対向電極の電位を変化させることを特徴とする表示装置であってもよい。
【０１２０】
本発明によって、
信号制御回路と、ディスプレイコントローラと、ディスプレイとを有し、
前記ディスプレイは、ソース信号線駆動回路と、ゲート信号線駆動回路と、複数の画素とを有し、
前記複数の画素はそれぞれ、発光素子を有し、
前記信号制御回路は、ＣＰＵと、メモリと、メモリコントローラとを有し、
前記ディスプレイコントローラは、前記ソース信号線駆動回路に、ソース信号線駆動回路用クロックパルス及びソース信号線駆動回路用スタートパルスを入力し、前記ゲート信号線駆動回路に、ゲート信号線駆動回路用クロックパルス及びゲート信号線駆動回路用スタートパルスを入力し、
前記メモリに、デジタルビデオ信号を書き込み、
前記メモリから、デジタル映像信号を前記ディスプレイに出力し、
１フレーム期間を複数のサブフレーム期間に分割し、前記複数のサブフレーム期間においてそれぞれ、前記複数の画素に、前記デジタル映像信号を入力する書き込み期間と、前記書き込み期間に前記複数の画素に入力された前記デジタル映像信号によって、前記発光素子が発光もしくは非発光状態となる表示期間とを有し、
前記デジタルビデオ信号の第１位ビットから第ｎ（ｎは自然数）位ビットの信号を用い階調を表現する第１の表示モードと、前記デジタルビデオ信号の第１位ビットから第ｍ（ｍは、ｎより小さな自然数）位ビットの信号を用い階調を表現する第２の表示モードとを切り換えて画像の表示を行う表示装置において、
前記第１の表示モードにおいて、前記メモリコントローラは、前記メモリに、第１位ビットから第ｎ位ビットの前記デジタルビデオ信号を前記ＣＰＵから書き込み、また、前記メモリに書き込んだ前記デジタルビデオ信号を、前記デジタル映像信号として前記ソース信号線駆動回路に出力し、
前記第２の表示モードにおいて、前記メモリコントローラは、前記メモリに、、第１位ビットから第ｍ位ビットの前記デジタルビデオ信号を前記ＣＰＵから書き込み、また、前記メモリに書き込んだ前記デジタルビデオ信号を、前記デジタル映像信号として前記ソース信号線駆動回路に出力し、
前記ディスプレイコントローラは、前記第２の表示モードにおいては、前記第１の表示モードと比較して、前記ソース信号線駆動回路用クロックパルス、前記ソース信号線駆動回路用スタートパルス、前記ゲート信号線駆動回路用クロックパルス及び前記ゲート信号線駆動回路用スタートパルスのそれぞれの周波数を低くすることを特徴とする表示装置が提供される。
【０１２１】
前記ディスプレイコントローラは、可変分周回路を有し、
前記可変分周回路に階調コントロール信号が入力され、
前記第２の表示モードにおいては、前記第１の表示モードと比較して、前記ソース信号線駆動回路用クロックパルス、前記ソース信号線駆動回路用スタートパルス、前記ゲート信号線駆動回路用クロックパルス及び前記ゲート信号線駆動回路用スタートパルスの周波数を低くすることを特徴とする表示装置であってもよい。
【０１２２】
前記ディスプレイコントローラは、発光素子用電源制御回路を有し、
前記発光素子用電源制御回路に入力される階調コントロール信号によって、
前記発光素子の対向電極の電位を変化させ、前記第２の表示モードの第ｔ（ｔは、ｍ以下の自然数）位のビットに対応する前記表示期間において、発光状態が選択された前記発光素子の発光輝度が、前記第１の表示モードの第ｔ位のビットに対応する前記表示期間において、発光状態が選択された前記発光素子の発光輝度より低くなるように、前記発光素子の対向電極の電位を変化させることを特徴とする表示装置であってもよい。
【０１２３】
前記表示装置を用いることを特徴とするビデオカメラ、ＤＶＤ再生装置、テレビ受像機、ヘッドマウントディスプレイ、携帯情報端末、パーソナルコンピュータであってもよい。
【０１２４】
【発明の実施の形態】
本発明の実施の形態について説明する。
【０１２５】
本発明の表示装置の駆動方法を示すタイミングチャートを図１に示す。
【０１２６】
図１においては、４ビットのデジタルビデオ信号が入力される表示装置に注目する。第１の表示モードにおいては、４ビットのデジタル映像信号をディスプレイに入力して、画像の表示を行う。一方、第２の表示モードにおいては、上記４ビットのデジタルビデオ信号のうち、上位１ビットのデジタルビデオ信号のみを用いた、１ビットのデジタル映像信号で階調を表現する。本実施の形態では、上述の場合の例を用いて説明するが、本発明の表示装置はこの場合に限定されない。
【０１２７】
一般に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置に注目する。第１の表示モードにおいては、ｎビットのデジタル映像信号を用いて、ｎ個のサブフレーム期間ＳＦ１〜ＳＦｎによって２nの階調を表現可能である。一方、切り換え動作によって、第２の表示モードにおいては、ｍ（ｍは、ｎより小さな自然数）ビットのデジタル映像信号を用いて、２m階調を表現する。このような場合についても応用することができる。
【０１２８】
なお、更に一般的に、ｎ（ｎは自然数）ビットのデジタルビデオ信号を入力する表示装置に注目する。第１の表示モードにおいては、ｎビットのデジタル映像信号を入力し、ｒ（ｒは自然数）個のサブフレーム期間を用いてｗ（ｗは、自然数）階調を表現可能である。一方、切り換え動作によって、第２の表示モードにおいては、ｍ（ｍは、ｎより小さな自然数）ビットのデジタル映像信号を用い、ｓ（ｓは、ｒより小さな自然数）個のサブフレーム期間によって、ｕ（ｕは、ｗより小さな自然数）階調を表現する。このような場合についても応用することができる。
【０１２９】
４ビットの信号を入力して、２4階調を表現する第１の表示モードの場合のタイミングチャートを図１（Ａ）に示す。
【０１３０】
1フレーム期間を構成するサブフレーム期間ＳＦ１〜ＳＦ４のそれぞれの表示期間において、各画素の発光もしくは非発光状態が選択される。ここで、対向電位は、書き込み期間中は、電源電位とほぼ同じに設定され、表示期間においては、電源電位との間に発光素子が発光する程度の電位差を有するように変化する。
【０１３１】
この動作については、従来例と同様であるので、詳しい説明は省略する。
【０１３２】
図１（Ｂ）に、上位１ビットの信号のみを用いて階調を表現する第２の表示モードの場合のタイミングチャートを示す。
【０１３３】
図１（Ａ）に示した第１の表示モードの場合と比較して、書き込み期間及び表示期間が長く設定され、１フレーム期間がほぼ第１のサブフレーム期間に対応している。
【０１３４】
上記駆動動作を行うための表示装置の構成について、以下に説明する。
【０１３５】
上記動作を行う、表示装置のブロック図を図４及び図６に示す。
【０１３６】
表示装置は、信号線制御回路１０１と、ディスプレイコントローラ１０２と、ディスプレイ１００とによって構成されている。
【０１３７】
ディスプレイコントローラ１０２は、ディスプレイ１００に、スタートパルスＳＰやクロックパルスＣＬＫを供給している。
【０１３８】
信号制御回路１０１は、ＣＰＵ１０４と、メモリＡ１０５と、メモリＢ１０６と、メモリコントローラ１０３によって構成されている。
【０１３９】
図４では、４ビットのデジタルビデオ信号を入力し、第１の表示モードにおいて、４ビットのデジタル映像信号を用いて階調を表現する表示装置を例に示している。メモリＡ１０５は、デジタルビデオ信号の第１位のビット〜第４位のビットの信号をそれぞれ記憶するメモリ１０５＿１〜１０５＿４によって構成されている。同様にメモリＢ１０６も、デジタルビデオ信号の第１位のビット〜第４位のビットの信号をそれぞれ記憶するメモリ１０６＿１〜１０６＿４によって構成されている。これらの各ビットのデジタル信号に対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。
【０１４０】
一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリＡは、第１位のビット〜第ｎ位のビットの情報をそれぞれ記憶するメモリ１０５＿１〜１０５＿ｎによって構成される。同様に、メモリＢも、第１位のビット〜第ｎ位のビットの情報をそれぞれ記憶するメモリ１０６＿１〜１０６＿ｎのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。
【０１４１】
図４におけるメモリコントローラ１０３の構成を、図２に示す。
【０１４２】
図２において、メモリコントローラ１０３は、階調制限回路２０１、メモリＲ／Ｗ回路２０２、基準発振回路２０３、可変分周回路２０４、ｘカウンタ２０５ａ、ｙカウンタ２９５ｂ、ｘデコーダ２０６ａ、ｙデコーダ２０６ｂによって構成されている。
【０１４３】
上述したメモリＡ及びメモリＢ等のメモリの両方をまとめてメモリと表記する。また、メモリは、複数の記憶素子によって構成される。それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。
【０１４４】
ＣＰＵ１０４からの信号が、階調制限回路２０１を介して、メモリＲ／Ｗ回路２０２に入力される。階調制限回路２０１では、第１の表示モードもしくは第２の表示モードのいずれかに応じて、信号をメモリＲ／Ｗ回路２０２に入力する。メモリＲ／Ｗ回路２０２は、階調制限回路２０１の信号に応じて、各ビットに対応するデジタルビデオ信号それぞれを、メモリに書き込むかどうかを選択する。同様に、メモリに書き込まれたデジタル信号を読み出す動作を選択する。
【０１４５】
また、ＣＰＵ１０４からの信号は、基準発振回路２０３に入力される。基準発振回路２０３からの信号は、可変分周回路２０４に入力され、適当な周波数の信号に変換される。ここで、可変分周回路２０４には、第１の表示モードもしくは第２の表示モードのいずれかに応じて、階調制限回路２０１からの信号が入力されている。この信号によって、可変分周回路２０４からの信号は、ｘカウンタ２０５ａ及びｘデコーダ２０６ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路２０４からの信号は、ｙカウンタ２０５ｂ及びｙデコーダ２０６ｂに入力され、メモリｙアドレスを選択する。
【０１４６】
このような構成のメモリコントローラ１０３を用いることで、高階調表示が必要ない場合に、信号制御回路に入力されるデジタルビデオ信号のうち、メモリに書き込まれる信号、及び、メモリから読み出される信号（デジタル映像信号）の情報量を抑えることができる。また、メモリから信号を読み出す周波数を変化させることができる。
【０１４７】
以上が、メモリコントローラ１０３の説明である。
【０１４８】
また図４における、ディスプレイコントローラ１０２の構成について,以下に説明する。
【０１４９】
図３は、本発明のディスプレイコントローラの構成を示した図である。
【０１５０】
ディスプレイコントローラ１０２は、基準クロック発生回路３０１、可変分周回路３０２、水平クロック発生回路３０３、垂直クロック発生回路３０４、発光素子用電源３０５によって構成されている。
【０１５１】
ＣＰＵ１０４から入力されるクロック信号３１は、基準クロック発生回路３０１に入力され、基準クロックを発生する。この基準クロックは、可変分周回路３０２を介して、水平クロック発生回路３０３及び垂直クロック発生回路３０４に入力される。可変分周回路３０２には、階調コントロール信号３４が入力される。この信号によって、基準クロックの周波数を変化させる。
【０１５２】
可変分周回路３０２において基準クロックの周波数を変化させる度合いは、実施者が適宜定めることができる。これは、第２の表示モードにおいて階調表現に関与するビットに対応する、第１の表示モードにおけるサブフレーム期間が、1フレーム期間あたりに占める割合によって異なるためである。
【０１５３】
つまり、第２の表示モードでは、第１の表示モードに対して、１フレーム期間中のサブフレーム期間を削減している。ここで本発明では、第２の表示モードにおいても、１フレーム期間中の有効な表示期間を長く設定するため、可変分周回路３０２において基準クロックの周波数を変化させる。この周波数を変化させる割合は、そのビット数の削減の割合に応じて変化させることができる。
【０１５４】
また、水平クロック回路３０３には、ＣＰＵ１０４から水平周期を定める、水平周期信号３２が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路３０４には、ＣＰＵ１０４から垂直周期を定める垂直周期信号３３が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。
【０１５５】
以上が、ディスプレイコントローラ１０２の説明である。
【０１５６】
こうして本発明の表示装置は、第２の表示モードでは、信号制御回路のメモリコントローラにおいて、メモリからの下位ビットの信号の読み出しを無くす。また、メモリからの信号の読み出しの周波数を小さくする。この動作に対応して、ディスプレイコントローラは、各駆動回路（ソース信号線駆動回路及びゲート信号先駆動回路）に入力するサンプリングパルスＳＰ及びクロックパルスＣＬＫの周波数を小さくし、画像を表現するサブフレーム期間の書き込み期間及び表示期間を長く設定する。
【０１５７】
例えば、第１の表示モードにおいて、1フレーム期間を４つのサブフレーム期間に分割する。そして、それぞれのサブフレーム期間の表示期間Ｔｓ１：Ｔｓ２：Ｔｓ３：Ｔｓ４の比を２0：２-1：２-2：２-3として、４ビットのデジタル映像信号を用いて、２4の階調を表現する表示装置を考える。簡単にするために、各サブフレーム期間の表示期間Ｔｓ１〜Ｔｓ４の長さを、８、４、２、１とする。また、各サブフレーム期間の書き込み期間Ｔａ１〜Ｔａ４の長さを１とする。また、第２の表示モードにおいて、上位１ビットの信号を用いて階調を表現する場合を考える。
【０１５８】
このとき、第２の表示モードにおいて、階調表現に関与するビットに対応する第１の表示モードにおけるサブフレーム期間が、１フレーム期間あたりに占める割合は、９／１９となる。
【０１５９】
つまり、第２の表示モードにおいて階調表現に関与するサブフレーム期間は、上位１ビットに対応するサブフレーム期間（ＳＦ１と表記）である。ここで、第１の表示モードにおいて、ＳＦ１が１フレーム期間あたりに占める割合は、９／１９となる。
【０１６０】
本発明の構成を用いない場合、例えば、従来例の図９で示したような駆動方法を用いる場合は、第２の表示モードにおいて、１フレーム期間の内の１０／１９が、表示に関与しない期間となってしまう。
【０１６１】
一方、本発明は上記構成によって、第２の表示モードにおいては、ディスプレイの各駆動回路に入力されるクロック信号等の周波数を変化させ、第１の表示モードにおける書き込み期間の１９／９倍の長さの書き込み期間を設定し、同様に表示期間も、第１の表示モードの第１ビットに対応するサブフレーム期間ＳＦ１の表示期間Ｔｓ１の１９／９倍の長さに設定する。これによって、１フレーム期間を、サブフレーム期間ＳＦ１が占めるようにすることができる。こうして、第２の表示モードにおいて、１フレーム期間中において表示に関与しない期間を減らすことができる。
【０１６２】
一般に、第１位ビットから第ｎ（ｎは自然数）位ビットの信号を用いて階調を表現する第１の表示モードと、第１位ビットから第ｍ（ｍは、ｎより小さな自然数）位ビットの信号を用いて階調を表現する第２の表示モードを有する表示装置に注目する。
【０１６３】
第２の表示モードにおいて階調表現に関与するビットに対応する、第１の表示モードにおけるサブフレーム期間が、1フレーム期間あたりに占める割合が、１／ｑ（ｑは１より大きな数）の場合を考える。
【０１６４】
つまり、第１の表示モードにおいて、第１位ビットから第ｍ位ビットに対応するサブフレーム期間の、1フレーム期間あたりに占める割合が、１／ｑ（ｑは１より大きな数）の場合を考える。
【０１６５】
第２の表示モードの第ｔ（ｔは、ｍ以下の自然数）位ビットに対応するサブフレーム期間においては、ディスプレイの各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）に入力される各信号（クロックパルス及びスタートパルス等）の周波数を１／ｑ倍に変化させ、第１の表示モードの第ｔ位ビットに対応するサブフレーム期間の書き込み期間のｑ倍の長さの書き込み期間を設定する。同様に表示期間も、第１の表示モードの第ｔ（ｔは、ｍ以下の自然数）位ビットに対応するサブフレーム期間の表示期間のｑ倍の長さに設定することによって、１フレーム期間を十分用いて画像の表示を行うことができる。
【０１６６】
こうして、第２の表示モードにおいても、１フレーム期間あたりの発光素子の表示期間を多くとることができる。
【０１６７】
そのため、第２の表示モードにおいて、第１位ビットに対応するサブフレーム期間の表示期間において発光状態が選択された発光素子の輝度は、第１の表示モードにおいて、第１位ビットに対応するサブフレーム期間の表示期間において発光状態が選択された発光素子の輝度と比較して、小さくすることができる。よって、第２の表示モードでは、その表示期間において、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。
【０１６８】
表示モードに応じて、発光素子の陽極と陰極間に印加する電圧を変化させる手法について説明する。
【０１６９】
図３において、発光素子用電源制御回路３０５は、発光素子の対向電極の電位（対向電位）を、書き込み期間中は電源電位とほぼ同じ電位に保たれるようにし、表示期間においては電源電位との間に発光素子が発光する程度の電位差を有するように、制御している。ここで、発光素子用電源制御回路３０５にも、階調コントロール信号３４が入力される。これによって、発光状態を選択された画素において、発光素子が発光する期間が長くなった分、発光素子の両電極間にかける電圧が小さくなるように、発光素子の対向電極の電位を変化させる。
【０１７０】
一般に、第２の表示モードの第ｔ（ｔは、ｍ以下の自然数）位ビットに対応するサブフレーム期間において、その表示期間を、第１の表示モードの第ｔ位ビットに対応するサブフレーム期間の表示期間のｑ（ｑは、１より大きい数）倍の長さに設定した場合を考える。第２の表示モードの第ｔ位ビットに対応するサブフレーム期間において発光状態を選択された発光素子の輝度は、第１の表示モードの第ｔ位ビットに対応するサブフレーム期間において発光状態を選択された発光素子の輝度の１／ｑ倍とすることができる。
【０１７１】
第２の表示モードにおいて、発光素子の両電極間に印加する電圧の大きさを小さくすることができるので、発光素子の、印加される電圧によるストレスを少なくすることできる。
【０１７２】
なお、第１の表示モードと第２の表示モードの２つのモードを切り換える表示装置について示したが、第１の表示モードと第２の表示モードの他に、更に細かく、表現する階調の数を変えたモードを設定し、それらの複数の表示モードを切り換えて表示を行う場合に、適用することができる。
【０１７３】
ここで、本発明の表示装置のディスプレイが有する画素部の構成としては、従来例において、図８で示した構成の画素を用いることができる。また、それ以外の公知の構成の画素も、自由に用いることができる。
【０１７４】
例えば、次の２つの方式の画素を適用することができる。１つは、発光素子の陽極と陰極の間に印加する電圧を定めることによって、発光素子の輝度を定める方式の画素である。図８に示した構成の画素は、この方式の画素に相当する。２つ目は、発光素子を流れる電流を定めることによって、発光素子の輝度を定める方式の画素である。
【０１７５】
また、発明の表示装置のディスプレイが有するソース信号線駆動回路及びゲート信号線駆動回路についても、公知の構成の回路を自由に用いることができる。
【０１７６】
また、本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。
【０１７７】
【実施例】
以下に、本発明の実施例について説明する。
【０１７８】
（実施例１）
本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。
【０１７９】
ソース信号線駆動回路の構成例を図１５に示す。
【０１８０】
ソース信号線駆動回路は、シフトレジスタと、走査方向切り換え回路、ＬＡＴ（Ａ）及びＬＡＴ（Ｂ）によって構成されている。なお、図１５では、シフトレジスタからの出力の１つに対応する、ＬＡＴ（Ａ）の一部２６１２とＬＡＴ（Ｂ）の一部２６１８のみを図示するが、シフトレジスタからの全ての出力に対して、同様の構成のＬＡＴ（Ａ）及びＬＡＴ（Ｂ）が対応する。
【０１８１】
シフトレジスタ２６０１は、クロックドインバータ２６０２と２６０３、インバータ２６０４、ＮＡＮＤ２６０７によって構成されている。シフトレジスタ２６０１には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータ２６０２及び２６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ２６０７から順に、ＬＡＴ（Ａ）にサンプリングパルスを出力する。
【０１８２】
また、走査方向切り換え回路は、スイッチ２６０５及びスイッチ２６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１５では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０１８３】
各ステージのＬＡＴ（Ａ）２６１３は、クロックドインバータ２６１４、２６１５と、インバータ２６１６、２６１７によって構成されている。
【０１８４】
ここで、各ステージのＬＡＴ（Ａ）とは、１本のソース信号線に入力する映像信号を取り込むＬＡＴ（Ａ）を示すものとする。
【０１８５】
ここでは、実施の形態において説明した信号制御回路より出力されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファ２６０８〜２６１１を介して、ｐ個のステージのＬＡＴ（Ａ）２６１２のクロックドインバータ２６１４、２６１５に同時に入力されると、ｐ分割された入力信号はｐ個のステージのＬＡＴ（Ａ）２６１２において、それぞれ同時にサンプリングされる。
【０１８６】
ここでは、ｘ本のソース信号線に信号電流を出力するソース信号線駆動回路２６００を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）２６１３は、同時にｐ本のソース信号線への出力に対応するデジタル映像信号をサンプリングする。
【０１８７】
本明細書中では、このようにソース信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。
【０１８８】
上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【０１８９】
各ステージのＬＡＴ（Ａ）２６１３に１水平期間の信号がすべて入力されると、ラッチパルスＬＰ及びその極性が反転した、反転ラッチパルスＬＰＢが入力されて、各ステージのＬＡＴ（Ａ）２６１３に入力された信号を各ステージのＬＡＴ（Ｂ）２６１９へ一斉に出力する。
【０１９０】
なお、ここで各ステージのＬＡＴ（Ｂ）とは、各ステージのＬＡＴ（Ａ）からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）回路のことを示すとする。
【０１９１】
ＬＡＴ（Ｂ）の各ステージ２６１９は、クロックドインバータ２６２０、２６２１及び、インバータ２６２２、２６２３によって構成されている。ＬＡＴ（Ａ）の各ステージ２６１３より出力された信号は、ＬＡＴ（Ｂ）に保持されると同時に、各ソース信号線Ｓ１〜Ｓｘに出力される。
【０１９２】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１９３】
シフタレジスタ及びＬＡＴ（Ａ）、ＬＡＴ（Ｂ）に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、発明の実施の形態で示したディスプレイコントローラから入力されている。
【０１９４】
本発明では、ビット数の少ないデジタル映像信号を、ソース信号線駆動回路のＬＡＴ（Ａ）に入力する動作を、信号制御回路によって行い、同時に、ソース信号線駆動回路のシフトレジスタに入力されるクロックパルスＳ＿ＣＬＫや、スタートパルスＳ＿ＳＰ等の周波数を小さくする動作を、ディスプレイコントローラによって行う。
【０１９５】
こうして、第２の表示モードにおいて、ソース信号線駆動回路がデジタル映像信号をサンプリングする動作を少なくして、表示装置の消費電力を抑えることができる。
【０１９６】
なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。
【０１９７】
（実施例２）
本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。
【０１９８】
ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０１９９】
シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ等が入力されて、ゲート信号線選択信号を出力している。
【０２００】
ゲート信号線駆動回路の構成について、図１６を用いて説明する。
【０２０１】
シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ３６０７によって構成されている。シフトレジスタ３６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ３６０７から順に、サンプリングパルスを出力する。
【０２０２】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図１６では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０２０３】
シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ３６０８から出力された信号は、バッファ３６０９、３６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。
【０２０４】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０２０５】
シフタレジスタに入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ等は、実施の形態で示したディスプレイコントローラから入力されている。
【０２０６】
本発明では、第２の表示モードにおいて、ゲート信号線駆動回路のシフトレジスタに入力されるクロックパルスＧ＿ＣＬＫや、スタートパルスＧ＿ＳＰ等の周波数を小さくする動作を、ディスプレイコントローラによって行う。
【０２０７】
こうして、下第２の表示モードにおいて、ゲート信号線駆動回路のサンプリングの動作を少なくし、表示装置の消費電力を抑えることができる。
【０２０８】
なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。
【０２０９】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０２１０】
（実施例３）
本実施例では、本発明の表示装置の封止の方法について、図１３を用いて説明する。
【０２１１】
図１３（Ａ）は、表示装置の上面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ’における断面図、図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ’における断面図である。
【０２１２】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２１３】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有している。図１３（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる駆動用ＴＦＴ４２０２を図示した。
【０２１４】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２１５】
駆動ＴＦＴ４２０１及び駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２１６】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機化合物層４２０４が形成される。有機化合物層４２０４は公知の有機材料または無機材料を用いることができる。また、有機材料には低分子系（モノマー系）材料と、高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２１７】
有機化合物層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２１８】
有機化合物層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機化合物層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２１９】
以上のようにして、画素電極（陽極）４２０３、有機化合物層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２２０】
４００５ａは電源供給線に接続された引き回し配線であり、駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２２１】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２２２】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２２３】
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２２４】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０２２５】
図１３（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２２６】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２２７】
本実施例は、実施例１〜実施例２と自由に組み合わせて実施することが可能である。
【０２２８】
（実施例４）
本実施例では、本発明の表示装置を利用した電子機器について図１４を用いて説明する。
【０２２９】
図１４（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体２７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部入力ポート２７０１ｆによって構成されている。実施の形態及び実施例１〜実施例３に示した構成の表示装置を、表示部２７０１ｅに用いることができる。
【０２３０】
図１４（Ｂ）に本発明のパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ２７０２ｅ、外部入力ポート２７０２ｆによって構成されている。実施の形態及び実施例１〜実施例３に示した構成の表示装置を、表示部２７０２ｃに用いることができる。
【０２３１】
図１４（Ｃ）に本発明の画像再生装置の模式図を示す。画像再生装置は、本体２７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２７０３ｆによって構成されている。実施の形態及び実施例１〜実施例３に示した構成の表示装置を、表示部２７０３ｄに用いることができる。
【０２３２】
図１４（Ｄ）に本発明のテレビの模式図を示す。テレビは、本体２７０４ａ、筐体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０４ｄによって構成されている。実施の形態及び実施例１〜実施例３に示した構成の表示装置を、表示部２７０４ｃに用いることができる。
【０２３３】
図１４（Ｅ）に本発明のヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体２７０５ａ、モニター部２７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５ｄ、光学系２７０５ｅによって構成されている。実施の形態及び実施例１〜実施例３に示した構成の表示装置を、表示部２７０５ｄに用いることができる。
【０２３４】
図１４（Ｆ）に本発明のビデオカメラの模式図を示す。ビデオカメラは、本体２７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって構成されている。実施の形態及び実施例１〜実施例３に示した構成の表示装置を、表示部２７０６ｈに用いることができる。
【０２３５】
本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。
【０２３６】
【発明の効果】
本発明は、上記構成によって、表示装置の消費電力を抑えることができる。且つ、第２の表示モードにおいて、階調を表現するのに用いるサブフレームの数を少なくした場合においても、１フレーム期間あたりの表示期間を長くとることが可能となり、鮮明な画像表示が可能な表示装置及びその駆動方法を提供することが可能となる。
【０２３７】
また、１フレーム期間あたりの発光素子の表示期間を多くとることができるので、１フレームあたりで同じ明るさを表現する場合、発光素子の陽極と陰極間に印加する電圧を小さく設定することができる。こうして、信頼性の高い表示装置を提供することが可能となる。
【０２３８】
本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、ＦＤＰ、ＰＤＰ等その他の自発光型表示装置などについても適用が可能である。
【図面の簡単な説明】
【図１】    本発明の表示装置の駆動方法を示すタイミングチャートを示す図。
【図２】    本発明の表示装置のメモリコントローラの構成を示す図。
【図３】    本発明の表示装置のディスプレイコントローラの構成を示す図。
【図４】    本発明の表示装置の構成を示すブロック図。
【図５】    時間階調方式の駆動方法を示すタイミングチャートを示す図。
【図６】    本発明の表示装置の構成を示すブロック図。
【図７】    表示装置の画素部の構成を示す図。
【図８】    表示装置の画素の構成を示す図。
【図９】    従来の表示装置の駆動方法を示すタイミングチャートを示す図。
【図１０】  従来の表示装置の構成を示すブロック図。
【図１１】  従来の表示装置のメモリコントローラの構成を示す図。
【図１２】  従来の表示装置のディスプレイコントローラの構成を示す図。
【図１３】  本発明の表示装置の発光素子の封止の仕方を示す図。
【図１４】  本発明の電子機器を示す図。
【図１５】  本発明の表示装置のソース信号線駆動回路の構成を示す図。
【図１６】  本発明の表示装置のゲート信号線駆動回路の構成を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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