(57)【特許請求の範囲】
【請求項１】
第１の電源を発生する第１電源発生回路と、前記第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、前記第1の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続され、前記第2の電源がＮ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続された半導体集積回路において、さらに、
電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、前記電圧検知回路の出力信号をその入力信号とし、前記第１の電源発生回路の動作開始時期を第２の電源発生回路の動作開始時期よりも遅延させる遅延回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
第１の電源を発生する第１電源発生回路と、前記第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、前記第１の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続された半導体集積回路において、
さらに、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、前記電圧検知回路の出力信号を入力信号として、時間Δｔの遅延信号を発生する遅延回路と、前記遅延回路の出力を入力とし、前記第１の電源と前記第２の電源のいずれか一方を、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続するように切り替えられるスイッチ回路とを備え、
前記遅延回路の出力信号に基づいて、前記スイッチ回路を切り替えるように構成された半導体集積回路。
【請求項３】
第１の電源を発生する第１電源発生回路と、前記第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、前記第1の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続され、前記第2の電源がＮ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続された半導体集積回路において、
さらに、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第１電圧検知回路と、前記第2の電源の電圧レベルを検知して論理が反転する信号を発生する第２電圧検知回路と、前記第１電圧検知回路および、第２電圧検知回路の出力信号に基づいて前記第１電源発生回路を動作開始させる制御回路とを備えたことを特徴とする半導体集積回路。
【請求項４】
第１の電源を発生する第１電源発生回路と、前記第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、前記第１の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続された半導体集積回路において、
さらに、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第１電圧検知回路と、前記第2の電源の電圧レベルを検知して論理が反転する信号を発生する第２電圧検知回路と、前記第１電圧検知回路および第２電圧検知回路の出力信号を入力信号とする制御回路と、前記制御回路の出力信号をその入力信号とし、前記第１の電源と前記第２の電源のいずれか一方を、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続するように切り替えられるスイッチ回路とを備え、
前記制御回路は、前記第１電圧検知回路および前記第２電圧検知回路の出力信号に基づいて、前記スイッチ回路を切り替える信号を出力することを特徴とする半導体集積回路。
【請求項５】
前記第２電圧検知回路の検知レベルは、外部電源を基準とした電圧レベルであることを特徴とする請求項３または４記載の半導体集積回路。
【請求項６】
前記第２電圧検知回路の検知レベルは、前記第１の電源の基準電位となる電圧を基準とした電圧レベルであることを特徴とする請求項３または４記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特にＰＭＯＳトランジスタのＮ形基板と、ソースが形成されるＰ＋拡散層に、電圧レベルが異なる内部発生された電源が接続された構成を有する半導体集積回路に関する。
【０００２】
【従来の技術】
ＣＭＯＳ構造を有する半導体集積回路では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ相互の間で生ずるラッチアップを防止するために、各トランジスタ相互を分離するＰＮ接合部に逆バイアスをかけて、これらトランジスタ相互を分離することが行われている。図１３にＣＭＯＳインバータ回路の構造及び電源接続を断面略図として示す。図のように、Ｎ形基板１４３上にＮＭＯＳトランジスタを設けるためのＰ−Ｗｅｌｌ１３９が形成される。ＰＭＯＳトランジスタを設けるためのＮ形基板１４３上には、ソース１４１及びドレイン１４２領域をなすＰ＋拡散層が各々形成される。通常ソース１４１は外部電源（以下、ＶＣＣと示す）あるいは内部電源（以下、ＶＤＤと記す）に接続される。Ｎ形基板１４３は、Ｎ＋拡散層１４０を介してＶＣＣあるいはＶＤＤに接続されて正電位が印加されている。一方、Ｐ−Ｗｅｌｌ１３９内には、ソース１３７及びドレイン１３６領域を成すＮ＋拡散層が各々形成されている。通常ソース１３７はＧＮＤに接続される。Ｐ−Ｗｅｌｌ１３９は、Ｐ＋拡散層１３８を介してＶＳＳに接続されるが、ＤＲＡＭにおいては、このＰ−Ｗｅｌｌ１３９はＶＢＢ発生回路１３２に接続されて負電位が印加される。上記構成により、Ｐ−Ｗｅｌｌ１３９とＮ形基板１４３との間のＰＮ接合部には、０バイアスあるいは逆バイアスがかけられて、ＰＭＯＳ及びＮＭＯＳ間で生ずるおそれがあるラッチアップが防止されている。
【０００３】
半導体集積回路の一つに半導体記憶装置があるが、この半導体記憶装置はメモリセルアレイを含むコア部と、制御回路やデコード回路などを含む周辺部とから構成される。コア部においては、電源としてＶＳＳと、バックバイアス電源（以下、ＶＢＢと示す）と、内部動作電源ＶＤＤと、ワード線昇圧のためのＶＤＤより電圧レベルが高い昇圧電源（以下、ＶＰＰと示す）が用いられる場合がある。これらの電源が接続される拡散層は、デザインルールに基づいて分離領域を確保しながらレイアウトされている。半導体記憶装置においては、チップ面積に占めるコア回路の比率が高いが、大容量化に伴い、この比率はますます高くなる傾向にある。
【０００４】
そこで、例えばコア部に含まれるセンスアンプドライバーにおいて、ＰＭＯＳトランジスタのソースを形成するＰ＋拡散層にＶＤＤを接続し、その基板にはＮ＋拡散層を介してＶＰＰを接続したトランジスタ構造を用いることで、分離領域の確保によるレイアウト面積の増加を極力抑制している。図１４に上記構造を有する集積回路の断面略図を示す。この集積回路は、図１３の集積回路とほぼ同様の構造であり、図１３と同様の要素については同一の番号を付して、説明を省略する。図１３の集積回路との相違は、Ｎ＋拡散層１４０に、内部電源ＶＤＤではなく、ＶＰＰ発生回路１４４で発生される昇圧電源ＶＰＰが接続されていることである。
【０００５】
図１５にＶＤＤ発生回路として一般的に用いられるカレントミラー差動増幅回路を示す。図において、１５は基準電位発生回路、１６，１７，１８はＰＭＯＳトランジスタ、１９，２０，２１はＮＭＯＳトランジスタ、２４は内部電源ＶＤＤである。ＮＭＯＳトランジスタ２１のゲートには外部電源ＶＣＣが、またＮＭＯＳトランジスタ１９のゲートには基準電圧発生回路が接続されている。ここで、内部回路の動作により内部電源２４の電圧レベルが、基準電位発生回路１５で発生される基準電位よりも低くなると、ＮＭＯＳトランジスタ１９のドレイン電圧が低くなり、すなわちＰＭＯＳトランジスタ１８のＶＧＳが大きくなって、内部電源２４に電荷を供給する。一方、内部電源２４の電圧レベルが基準電位より高くなると、ＰＭＯＳトランジスタ１６，１７のゲートの電圧レベルが低くなる。従ってＰＭＯＳトランジスタ１８のゲートの電圧レベルが高くなって、内部電源２４への電荷供給が抑制される。このようにして、内部電源ＶＤＤの電圧レベルは一定に保持される。
【０００６】
【発明が解決しようとする課題】
図１４に示す構造の半導体集積回路においては、定常状態では、Ｎ＋拡散層１４０を介してＮ形基板１４３に接続されるＶＰＰの電圧レベルは、ＰＭＯＳトランジスタのソース１４１を形成する拡散層に接続されるＶＤＤの電圧レベルよりも高く、このＰＮ接合部には逆バイアスがかかっている。ところが電源投入時、外部電源ＶＣＣの電圧レベルが低いときには、ＶＰＰの電圧レベルが十分上がらず、逆バイアスにならないおそれがある。
【０００７】
図１６に電源投入時におけるＶＣＣ、ＶＤＤ、ＶＰＰの動作波形をタイミングチャートとして示す。電源投入時、まずＶＰＰが立ち上がり（ｔ＝ｔ０）、続いてＶＤＤが立ち上がる（ｔ＝ｔ１）。ＶＰＰ、ＶＤＤの電圧が定常レベルに到達する過程で、Ｐ＋拡散層１４１に接続されているＶＤＤの電圧レベルが、Ｎ＋拡散層１４０を介してＮ形基板１４３に接続されるＶＰＰの電圧レベルに対して、ＰＮ接合部のポテンシャル電位を超えて高くなる状態が発生する（ｔ＝ｔ２）と、このＰＮ接合部が導通し、ラッチアップを起こしてしまう。
【０００８】
この発明は、上記の問題点を解消するためになされたもので、電源投入時におけるラッチアップを防止し得る半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路は、第１の電源を発生する第１電源発生回路と、第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、第1の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続され、第2の電源がＮ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、電圧検知回路の出力信号をその入力信号とし、第１の電源発生回路の動作開始時期を第２の電源発生回路の動作開始時期よりも遅延させる遅延回路とをさらに備える。
【００１０】
第２の発明の半導体集積回路は、第１の電源を発生する第１電源発生回路と、第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、第１の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する電圧検知回路と、電圧検知回路の出力信号を入力信号として、時間Δｔの遅延信号を発生する遅延回路と、遅延回路の出力を入力とし、第１の電源と第２の電源のいずれか一方を、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続するように切り替えられるスイッチ回路とをさらに備え、遅延回路の出力信号に基づいて、スイッチ回路を切り替えるように構成する。
【００１１】
第３の発明の半導体集積回路は、第１の電源を発生する第１電源発生回路と、第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、第1の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続され、第2の電源がＮ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第１電圧検知回路と、第2の電源の電圧レベルを検知して論理が反転する信号を発生する第２電圧検知回路と、第１電圧検知回路および、第２電圧検知回路の出力信号に基づいて第１電源発生回路を動作開始させる制御回路とをさらに備える。
【００１２】
第４の発明の半導体集積回路は、第１の電源を発生する第１電源発生回路と、第1の電源より電圧レベルが高い第２の電源を発生する第２電源発生回路とを備え、第１の電源がＰＭＯＳトランジスタのソースを形成するＰ＋拡散層に接続された構成を前提とする。そして、電源投入時に外部電源の電圧レベルを検知して論理が反転する信号を発生する第１電圧検知回路と、第2の電源の電圧レベルを検知して論理が反転する信号を発生する第２電圧検知回路と、第１電圧検知回路および第２電圧検知回路の出力信号を入力信号とする制御回路と、制御回路の出力信号をその入力信号とし、第１の電源と第２の電源のいずれか一方を、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続するように切り替えられるスイッチ回路とをさらに備え、制御回路は、第１電圧検知回路および第２電圧検知回路の出力信号に基づいて、スイッチ回路を切り替える信号を出力するように構成する。
【００１３】
第５の発明の半導体集積回路は、第３または第４の発明において、第２電圧検知回路の検知レベルを、外部電源を基準とした電圧レベルとする。
【００１４】
第６の発明の半導体集積回路は、第３または第４の発明において、第２電圧検知回路の検知レベルを、第１の電源の基準電位となる電圧を基準とした電圧レベルとする。
【００１７】
【発明の実施の形態】
図１は、本発明の第１の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含む概略ブロック図である。図において、１はＶＤＤ発生回路であり、ソース９を形成するＰ＋拡散層に接続されている。２はＶＰＰ発生回路であり、Ｎ＋拡散層８を介してＮ形基板１１に接続されている。ＶＤＤ発生回路１には、遅延回路４を介して電圧検知回路３の出力が入力される。電圧検知回路３は外部電源５に接続されている。６はＰＭＯＳトランジスタのゲートへの入力、７はドレイン１０からの出力を示す。
【００１８】
図２に本発明の第1の実施形態におけるＶＤＤ発生回路１の回路構成を示す。図２のＶＤＤ発生回路は、図１５の回路とほぼ同じ構成であり、同一の要素については同一の番号を付して説明を省略する。相違点は、ＮＭＯＳトランジスタ２１のゲートに、外部電源ＶＣＣではなく、図１の遅延回路４の出力が入力信号２３として印加されている点である。すなわち、ＶＤＤ発生回路１の動作を遅延回路４の出力信号で制御できる構成になっている。
【００１９】
図３は上記実施形態の動作説明図であり、電源投入時のＶＣＣ、ＶＤＤ、ＶＰＰ，／ＰＯＲの動作波形をタイミングチャートとして示したものである。なお、／ＰＯＲは、外部電源ＶＣＣの電圧レベルを検知したときに“Ｌ”→“Ｈ”に論理が反転する信号である。
【００２０】
外部電源ＶＣＣが投入された（ｔ＝０）後、ＶＣＣの電圧レベルが所定の電圧レベルに到達するまでは、電圧検知回路３の出力は、“Ｌ”を保持し、この電圧検知回路３の出力を入力信号とする遅延回路４の出力も“Ｌ”を保持する。従って、図２に示すＶＤＤ発生回路のＮＭＯＳトランジスタ２１は、そのゲートが“Ｌ”でＯＦＦ状態にあるため、ＶＤＤ発生回路は動作停止状態にある。ｔ＝ｔ０でＶＰＰは立ち上がる。その後ＶＣＣレベルが上昇し、所定の検知レベルに到達すると、電圧検知回路３の出力は“Ｌ”→“Ｈ”となる（ｔ＝ｔ２）。遅延回路４の出力は，電圧検知回路３の出力を受けて時間Δt経過後に“Ｌ”→“Ｈ”となり、ＶＤＤ発生回路１におけるＮＭＯＳトランジスタ２１のゲートが“Ｈ”となって、ＶＤＤ発生回路１は動作を開始する（ｔ＝ｔ３）。
【００２１】
このように、電圧検知回路３と遅延回路４を設けて、ＶＤＤ発生回路１の動作開始時期を制御することにより、電源投入時に、ＰＭＯＳトランジスタのＰ＋拡散層９に接続されるＶＤＤの電圧レベルが、Ｎ＋拡散層８を介してＮ形基板に接続されるＶＰＰの電圧レベルより高くなることがない。従って、電源投入時のラッチアップを未然に防止することができる。
【００２２】
遅延回路４における遅延時間は、電源投入時のＶＤＤ発生回路１及びＶＰＰ発生回路２の立ち上がり特性に合わせて設定すればよい。
【００２３】
図４は、本発明の第２の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図である。図において、２５はＶＤＤ発生回路であり、ソース３４を形成するＰ＋拡散層に接続されている。２９はスイッチ回路であり、ＶＤＤ発生回路２５とＶＰＰ発生回路２６とを選択的にＮ＋拡散層３３に接続する。スイッチ回路２９には遅延回路２８の出力が印加され、その出力に基づいてＮ＋拡散層３３に接続する電源が切り替えられる。遅延回路２８には、電圧検知回路２７の出力が接続されている。
【００２４】
この構成において、スイッチ回路２９は遅延回路２８の出力により、電源投入時に外部電源ＶＣＣが所定の電圧レベルに到達するまでは、Ｎ形基板３６にＮ＋拡散層３３を介してＶＤＤを接続するように動作する。ＶＣＣが所定の電圧レベルに到達した後は、Ｎ形基板３６にＮ＋拡散層３３を介してＶＰＰを接続するように、スイッチ回路２９が遅延回路２８の出力により切り替えられる。従って、電源投入時にＰＭＯＳトランジスタのＰ＋拡散層３４の電圧レベルが、Ｎ形基板３６の電圧レベルより高くなることはないので、電源投入時のラッチアップを未然に防止することができる。
【００２５】
第５図は、本発明の第３の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図である。図において、４１はＶＤＤ発生回路であり、ＰＭＯＳトランジスタのソース５０に接続されている。４２はＶＰＰ発生回路であり、ＰＭＯＳトランジスタのＮ＋拡散層４９を介してＮ形基板５２に接続されている。４３はＶＣＣの電圧検知回路４３、４４はＶＰＰの電圧検知回路４４であり、それらの出力は制御回路４５に接続されている。制御回路４５の出力はＶＤＤ発生回路４１に入力される。
【００２６】
図６に電圧検知回路４４の回路例を示す。図において５５、５６はＰＭＯＳトランジスタ、５７，５８はＮＭＯＳトランジスタ、５９はインバータである。ＰＭＯＳトランジスタ５５のゲートには外部電源ＶＣＣ６０が接続され、そのソースにはＶＰＰ６１が接続されている。ＰＭＯＳトランジスタ５６のゲートはＶＳＳに接続され、ＮＭＯＳトランジスタ５７のゲート及びドレインはＮＭＯＳトランジスタ５８のゲートと接続されている。電源投入直後は、ＮＭＯＳトランジスタ５７，５８はＯＦＦ、ＰＭＯＳトランジスタ５６はＯＮであるから、出力信号６３は“Ｌ”である。時間経過にともないＶＰＰの電圧レベルが徐々に高くなり、その電圧レベルが「ＶＣＣ＋Ｖｔｐ」に到達すると、ＰＭＯＳトランジスタ５５がＯＮする。その結果、ＮＭＯＳトランジスタ５７，５８のゲートの電圧レベルがそのしきい値より高くなると、ＮＭＯＳトランジスタ５７，５８がＯＮして、ＰＭＯＳトランジスタ５６、ＮＭＯＳトランジスタ５８を介してＶＣＣ−ＶＳＳ間に電流が流れる。ここで、ＶｔｐはＰＭＯＳトランジスタ５５のしきい値電圧である。この時、ＰＭＯＳトランジスタ５６、ＮＭＯＳトランジスタ５８の抵抗分割によりノードAの電圧レベルがインバータ５９のスイッチングレベルより低くなると、出力信号６３は“Ｈ”となる。すなわち、この電圧検知回路４４は、電源投入時にＶＰＰの電圧レベルが、外部電源ＶＣＣを基準として「ＶＣＣ＋Ｖｔｐ」の電圧レベルに到達するまでは、“Ｌ”を保持し、「ＶＣＣ＋Ｖｔｐ」に到達すると、“Ｌ”→“Ｈ”となる信号を出力する。
【００２７】
図７に制御回路４５の回路図例を示す。図において、６５，６６，６７はＮＡＮＤ回路であり、６８，６９は入力信号、７０は出力信号である。ＮＡＮＤ回路６５には信号６８，６９が入力され、ＮＡＮＤ回路６５の出力７１とＮＡＮＤ回路６７の出力７２がＮＡＮＤ回路６６に入力され、また、ＮＡＮＤ回路６７には信号６９と出力信号７０が入力される構成である。入力信号６８としては電圧検知回路４４の出力が、入力信号６９としては電圧検知回路４３の出力がそれぞれ印加される。
【００２８】
図８は、上記構成の動作説明図で、電源投入時のＶＣＣ、ＶＤＤ、ＶＰＰ、／ＰＯＲの挙動をタイミングチャートとして示したものである。
【００２９】
外部電源ＶＣＣが投入され（ｔ＝０）、ＶＣＣの電圧レベルが所定の電圧レベルに到達するまでは、電圧検知回路４３の出力は、“Ｌ”を保持するので、制御回路４５の入力信号も“Ｌ”である。すなわち、ＮＡＮＤ回路６５，６７の出力はともに“Ｈ”となるため、ＶＰＰの電圧検知回路４４の出力にかかわらず、制御回路４５の出力は“Ｌ”状態になってＮＡＮＤ回路６７の出力７２は“Ｈ”状態をラッチする。すなわち、ＶＤＤ発生回路４１は動作せず、ＶＤＤは“Ｌ”レベルのままである。
【００３０】
ここで、ＶＣＣレベルが上昇し、所定の検知レベルに到達すると、電圧検知回路４３の出力は“Ｌ”→“Ｈ”となり（ｔ＝ｔ２）、この電圧検知回路４３の出力信号が接続される制御回路４５の入力信号６９は“Ｈ”となる。この時、Ｎ＋拡散層４９を介してＮ形基板５２に接続されるＶＰＰレベルが所定の電圧レベルより低い時は、電圧検知回路４４の出力は“Ｌ”のままであるため、ＮＡＮＤ回路６５の出力７１も“Ｈ”を保持し、制御回路４５の出力は“Ｌ”のままでＶＤＤ発生回路４１は動作停止状態を保持している。時間の経過と共にＶＰＰレベルが上昇し所定の電圧レベルに到達すると（ｔ＝ｔ４）、電圧検知回路４４の出力、すなわち制御回路４５の入力信号６８は“Ｌ”→“Ｈ”となる。それにより、ＮＡＮＤ回路６５の出力７１は“Ｈ”→“Ｌ”となるため、制御回路４５の出力は“Ｌ”→“Ｈ”となって、ＶＤＤ発生回路は動作を開始する。制御回路４５において、出力信号７０が“Ｌ”→“Ｈ”となることで、ＮＡＮＤ回路６７の出力７２は“Ｌ”をラッチするので、出力信号７０は“Ｈ”を保持する。
【００３１】
このように、ＶＰＰの電圧レベルを検知して、ＶＰＰレベルが所定の電圧レベルに到達した後にＶＤＤ発生回路を動作させることで、電源投入時にＰＭＯＳトランジスタのソースを形成するＰ＋拡散層５０の電圧レベルが、Ｎ形基板５２の電圧レベルより高くなることがなくなるので、電源投入時のラッチアップを未然に防止することができる。ここで、図６の電圧検知回路において、ＰＭＯＳトランジスタ５５のゲートに、図２示したＶＤＤ発生回路で用いられる基準電位発生装置１５（以下、その電位をＶＲＥＦと記す）を接続すると、ＶＰＰの検知レベルは「ＶＲＥＦ＋Ｖｔｐ」となる。このように、ＶＤＤ発生回路の動作開始時期を決定するＶＰＰの電圧検知レベルは、電源投入時のＶＣＣ、ＶＤＤ、ＶＰＰの立ち上がり特性を考慮して最適なレベルに設定することができる。
【００３２】
図９は、本発明の第４の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図である。図において、７５はＶＤＤ発生回路であり、ＰＭＯＳトランジスタのソースを形成するＰ＋拡散層８５に接続されている。８０はスイッチ回路であり、ＶＤＤ発生回路７５とＶＰＰ発生回路７６とを選択的に、Ｎ＋拡散層８４を介してＮ形基板８７に接続する。スイッチ回路８０には制御回路７９の出力が印加され、その出力に基づいてＮ＋拡散層３３に接続する電源が切り替えられる。７７は外部電源ＶＣＣの電圧検知回路、７８はＶＰＰの電圧検知回路であり、それらの出力が制御回路７９に接続されている。電圧検知回路７８としては、図６と同様の回路を用いることができる。また、制御回路７９としては、図７と同様の回路を用いることができる。
【００３３】
上記ような構成にすることで、電源投入時に、外部電源ＶＣＣが所定の電圧レベルに到達し、かつ、ＶＰＰが所定の電圧レベルに到達するまでは、Ｎ形基板８７にはＮ＋拡散層８４を介してＶＤＤが接続されるように、制御回路７９が動作する。また、ＶＣＣが所定の電圧レベルに到達し、かつＶＰＰが所定の電圧レベルに到達した後は、Ｎ形基板８７にはＮ＋拡散層８４を介してＶＰＰが接続されるようになる。従って、電源投入時にＰＭＯＳトランジスタのソースを形成するＰ＋拡散層８５の電圧レベルが、Ｎ形基板８７の電圧レベルより高くなることによって生ずるラッチアップを未然に防止することができる。
【００３４】
以上、ＶＰＰの電圧検知回路、制御回路の回路例を図６，７に示したが、同様の効果を得ることができる回路構成であれば、上記構成に限定されない。
【００３５】
ところで、一般的にＶＰＰはワード線の昇圧電源として用いられるため、所望の電圧レベルは、メモリセルトランジスタのしきい値をＶｔｍｃとすると、「ＶＤＤ＋Ｖｔｍｃ」と表される。図１０に、この「ＶＤＤ＋Ｖｔｍｃ」の検知レベルを得ることができる電圧検知回路の回路例を示す。図において、９１，９２はＰＭＯＳトランジスタ、９３，９４，９５，９６，９７はＮＭＯＳトランジスタ、９８、９９はインバータである。ＰＭＯＳトランジスタ９１のソースには内部電源ＶＤＤが、ＮＭＯＳトランジスタ９５のドレインにはＶＰＰが接続されている。ＮＭＯＳトランジスタ９３のゲートには、ＶＤＤまたはＶＣＣが接続されている。また、ＰＭＯＳトランジスタ９１のゲートとドレインは短絡されてＰＭＯＳトランジスタ９２のゲートに接続され、ＮＭＯＳトランジスタ９４のゲートとドレインは短絡されてＮＭＯＳトランジスタ９６のゲートに接続されている。さらに、ＮＭＯＳトランジスタ９７にはインバータ９８の出力がフィードバックされてヒステリシス特性を有する構成になっている。
【００３６】
ここで、ＮＭＯＳトランジスタ９３はそのゲート幅が広く、抵抗成分として用いられている。ＮＭＯＳトランジスタ９５はメモリセルトランジスタと同じしきい値Ｖｔｍｃを有するトランジスタである。定常状態においては、ＰＭＯＳトランジスタ９１、ＮＭＯＳトランジスタ９３、９４を介してＶＤＤ―ＶＳＳ間にＤＣ電流が流れており、ノードＰの電位はＶＤＤ−Ｖｔｐ、ノードＮの電位はＶｔｎである。なお、ＶｔｎはＮＭＯＳトランジスタ９４のしきい値電圧である。ここで、ＰＭＯＳトランジスタ９１，９２のしきい値が等しく、またＮＭＯＳトランジスタ９４，９６のしきい値も等しいとすると、ＮＭＯＳトランジスタ９６は常時ＯＮである。ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」より低い場合は、ＮＭＯＳトランジスタ９５はＯＦＦとなるので、ノードＡはＮＭＯＳトランジスタ９６を介してＶＳＳにディスチャージされ、出力１４２は“Ｌ”となる。一方、ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」以上になると、ＮＭＯＳトランジスタ９５およびＰＭＯＳトランジスタ９２がＯＮして、ＶＰＰ−ＧＮＤ間に電流が流れる。ＶＰＰ−ＧＮＤ間の抵抗分割によりノードＡの電圧レベルがインバータ９８のスイッチングレベルより高くなると、出力１００は“Ｈ”となる。すなわちこの電圧検知回路は、ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」より低い時は“Ｌ”を出力し、ＶＰＰの電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」よりも高くなると“Ｈ”を出力する構成である。
【００３７】
ＶＰＰレベルが低い時は、電圧検知回路の出力“Ｌ”を受けてＶＰＰ発生回路が動作してＶＰＰノードに電荷を供給し、この電荷供給によりＶＰＰレベルが検知レベルより高くなると、電圧検知回路の出力は“Ｈ”となるため、ＶＰＰ発生回路は動作を停止して、ＶＰＰノードへの電荷供給を停止する。
【００３８】
ところで、ＶＰＰ発生回路は発振回路とポンプ回路とから構成されるが、発振回路の電源として外部電源ＶＣＣを用いると、ＶＣＣの電圧変動の影響を直接受けてしまうため、安定した特性を得るためには内部電源ＶＤＤを用いる方が好ましい。ここでＶＰＰ発生回路および電圧検知回路は内部電源ＶＤＤをその動作電源および検知レベルの基準電位とするが、上記実施形態１，３ではＶＰＰの電圧レベルが十分高くなってからＶＤＤ発生回路が動作するようにしている。そのため、ＶＤＤ発生回路の動作開始を遅延させてしまうと、電源投入時にＶＤＤを電源とする電圧検知回路及びＶＰＰ回路が正常に動作しない可能性がある。
【００３９】
そこで、上記問題点も解決する本発明における第５の実施形態の構成を示すブロック図を図１１に示す。Ｎ形基板１１６上にはＰ＋拡散層１１４、１１５を含むＰＭＯＳトランジスタが形成され、Ｎ形基板１１６上のＮ−Ｗｅｌｌ１２２内には、Ｐ＋拡散層１１９，１２０を含むＰＭＯＳトランジスタが形成されており、Ｎ−Ｗｅｌｌ１２２とＮ形基板１１６は異なる電位を有する構造である。１０５はＶＤＤＡ発生回路であり、ＰＭＯＳトランジスタ１のＰ＋拡散層１１４に接続されている。１０６はＶＰＰ発生回路であり、Ｎ＋拡散層１１３を介してＮ形基板１１６に接続されている。１０７はＶＤＤＢ発生回路であり、ＰＭＯＳトランジスタ２のＰ＋拡散層１２０と、Ｎ−Ｗｅｌｌ１２２（Ｎ＋拡散層１２１を介して）に接続されている。１０８はＶＰＰの電圧検知回路、１０９はＶＤＤＢの電圧検知回路であり、それらの出力は制御回路１１０に入力される。制御回路１１０の出力はＶＤＤＡ発生回路１０５に接続される。なお、ＶＤＤＡ発生回路１０５はＶＤＤＢ発生回路１０７と同様の構成である。また、電圧検知回路１０８には、図１０と同様の構成を、制御回路１１０には、図７と同様の構成を用いることができる。
【００４０】
図１２に、本実施形態における各電源波形をタイミングチャートとして示す。図において、／ＰＯＲ（ＶＤＤ）は電圧検知回路１０９の出力であり、電源投入時にＶＤＤＢの電圧レベルを検知して“Ｌ”→“Ｈ”になる信号である。電源投入後当初は、ＶＰＰの電圧レベルは基準電位となるＶＤＤＢに対して十分な電圧レベルを有していないので電圧検知回路１０８の出力は“Ｌ”であり、制御回路１１０の出力も“Ｌ”となって、ＶＤＤＡ発生回路１０５は動作停止状態にある。時間の経過に伴ってＶＰＰの電圧レベルが上昇し、その電圧レベルが「ＶＤＤ＋Ｖｔｍｃ」に到達すると（ｔ＝ｔ３）、電圧検知回路１０８の出力が“Ｈ”となり、制御回路１１０の出力も“Ｈ”となって、ＶＤＤＡ発生回路１０５が動作を開始し、ＶＤＤＡが立ち上がり始める。
【００４１】
以上のように、電源投入時はまずＶＣＣが、ついでＶＤＤＢが立ち上がり、さらに続いてＶＰＰが立ち上がって、ＶＰＰの電圧レベルがＶＤＤＢを基準とした所定の電圧レベルに到達したことを検知した後に、ＶＤＤＡ発生回路１０５が動作を開始するため、ＰＭＯＳトランジスタ１のＮ形基板１１６とＰ＋拡散層１１４間のＰＮ接合が導通することで生ずるラッチアップを防止することができるとともに、最適なＶＰＰの電圧レベルを得ることができる。しかも、ＶＤＤＡ発生回路１０５とは別にＶＤＤＢ発生回路１０７を設けることにより、ＶＤＤＡ発生回路１０５の動作開始を遅延させることに起因する、ＶＰＰ発生回路１０６の動作に関する問題を回避できる。
【００４２】
なお実施形態１〜４については、Ｎ形基板上にＰ−Ｗｅｌｌが形成される構造のトランジスタについて、また実施形態５については、Ｎ形基板上にＮ−Ｗｅｌｌが形成されるツインＷｅｌｌ構造のトランジスタについて説明したが、Ｐ形基板上にＰ−Ｗｅｌｌが形成されるツインＷｅｌｌや、Ｎ（Ｐ）形基板上にまず深いＰ（Ｎ）−Ｗｅｌｌを形成し、その深いＰ（Ｎ）−Ｗｅｌｌ領域内に、Ｎ（Ｐ）−Ｗｅｌｌが形成されるトリプルＷｅｌｌ構造のトランジスタにおいても、同様の効果を得ることができる。
【００４３】
【発明の効果】
第１および第３の発明によれば、電源投入時に、Ｎ＋拡散層を介してＰＭＯＳトランジスタのＮ形基板に接続されるＶＰＰの電圧レベルが確立してから、ＰＭＯＳトランジスタのＰ＋拡散層に接続されるＶＤＤを発生させるため、電源投入時に、ＰＭＯＳトランジスタのＰ＋拡散層の電圧レベルとＮ形基板の電圧レベルが逆転することで生ずる恐れがあったラッチアップを未然に防止できるという効果を奏する。
【００４４】
また、第２、第４〜６の発明によれば、電源投入時にＶＣＣが所定の電圧レベルに到達し、かつ、ＶＰＰレベルが所定の電圧レベルに到達するまでは、ＰＭＯＳトランジスタのＮ形基板にはＮ＋拡散層を介してＰ＋拡散層と同じＶＤＤが接続され、ＶＰＰの電圧レベルが十分確立した後は、Ｎ形基板にはＮ＋拡散層を介してＶＰＰが接続されるようにしたので、電源投入時にＰ＋拡散層の電圧レベルとＮ形基板の電圧レベルが逆転することで生ずる恐れがあったラッチアップを未然に防止できるという効果を奏する。
【００４５】
さらに、第７，第８の発明によれば、ＶＤＤ発生回路を２つ設け、第２のＶＤＤ発生回路の出力レベルを基準としてＶＰＰレベルが十分高くなってから、Ｐ＋拡散層に接続される第１のＶＤＤ発生回路を動作させるようにしたので、電源投入時にＰ＋拡散層に接続されるＶＤＤの電圧レベルとＮ＋拡散層を介してＮ形基板に接続されるＶＰＰの電圧レベルが逆転することで生ずる恐れがあったラッチアップを未然に防止できる。加えて、最適なＶＰＰの電圧レベルを得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図
【図２】  図１の実施形態におけるＶＤＤ発生回路の回路図
【図３】  図１の実施形態における要部の動作波形を示すタイミングチャート
【図４】  本発明の第２の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図
【図５】  本発明の第３の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図
【図６】  図５の実施形態における電圧検知回路の回路図
【図７】  図５の実施形態における制御回路の回路図
【図８】  図５の実施形態における要部の動作波形を示すタイミングチャート
【図９】  本発明の第４の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図
【図１０】  電圧検知回路の他の例を示す回路図
【図１１】  本発明の第５の実施形態における半導体集積回路の要部の構成を示す、ＰＭＯＳトランジスタの断面略図を含むブロック図
【図１２】  図１１の実施形態における要部の動作波形を示すタイミングチャート
【図１３】  従来例における、ＣＭＯＳインバータの断面略図を含む各拡散層の電源接続を示すブロック図
【図１４】  他の従来例における、ＣＭＯＳインバータの断面略図を含む各拡散層の電源接続を示すブロック図
【図１５】  図１３及び図１４の従来例において用いられるＶＤＤ発生回路の回路図
【図１６】  図１４の従来例における要部の動作波形を示すタイミングチャート
【符号の説明】
１  ＶＤＤ発生回路
２  ＶＰＰ発生回路
３  電圧検知回路
４  遅延回路
５  外部電源
８  Ｎ＋拡散層
９  Ｐ＋拡散層
１１  Ｎ形基板
２９  スイッチ回路
４３，４４  電圧検知回路
４５  制御回路
８０  スイッチ回路
１０５  ＶＤＤ発生回路Ａ
１０７  ＶＤＤ発生回路Ｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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