(57)【特許請求の範囲】
【請求項１】
非同期パルスニューラルネットワークシステムにおける軸索上を伝搬するパルスの遅延機能を有する軸索回路において、
（ａ）入力電圧を電流に変換して出力し、該出力電流をリセット電圧により制御するスイッチトカレント回路と、該スイッチトカレント回路の出力部に接続され、前記出力電流により充電されるキャパシタを有する不応性ニューロン回路とを有する遅延回路と、
（ｂ）前記出力電流が前記キャパシタに流れ込み、該キャパシタの両端の電圧は前記不応性ニューロン回路により遅延し上昇するとともに、該キャパシタの両端の電圧を前記スイッチトカレント回路のリセット入力となし、前記キャパシタの電流は遮断され、遅延パルスを生成させ、該パルスの遅延時間は前記キャパシタの充電時間に相当するため、前記リセット入力により、前記キャパシタに流れ込む電流をアナログ的に制御することを特徴とする連続パルス遅延機能を有する軸索回路。
【請求項２】
請求項１記載の連続パルス遅延機能を有する軸索回路において、前記遅延回路により前ニューロンからのパルス列中の各パルスを遅延させ、該遅延したパルスを波形整形させた後、後ニューロンに伝達させることを特徴とする連続パルス遅延機能を有する軸索回路。
【請求項３】
請求項２記載の連続パルス遅延機能を有する軸索回路において、パルスのタイミングを単一遅延回路の最大遅延時間をニューロンモデルの絶対不応期と同一に設定することにより保存することを特徴とする連続パルス遅延機能を有する軸索回路。
【請求項４】
請求項２記載の連続パルス遅延機能を有する軸索回路において、前記遅延回路を多段接続することにより、長い遅延を得ることを特徴とする連続パルス遅延機能を有する軸索回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非同期パルスニューラルネットワークシステムにおける軸索上を伝搬するパルスの遅延機能を有する軸索回路に関するものである。
【０００２】
【従来の技術】
近年、脳の神経回路中におけるパルスタイミングを用いた情報処理が注目されている。このような時空間情報処理を実現し、ＶＬＳＩ（Ｖｅｒｙ  ＬａｒｇｅＳｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）化に適した非同期パルスニューラルネットワークモデルが提案されている。例えば、
（１）Ｍ．Ｈａｎａｇａｔａ  ａｎｄ  Ｙ．Ｈｏｒｉｏ：“Ａ  Ｍｏｄｉｆｉｅｄ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｐｕｌｓｅ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ  Ｍｏｄｅｌ  ｆｏｒ  ＶＬＳＩ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ，”ｉｎ  Ｐｒｏｃ．１９９７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｎｏｎｌｉｎｅａｒ  Ｔｈｅｏｒｙ  ａｎｄ  ｉｔｓ  Ａｐｐｌｉｃａｔｉｏｎｓ（ＮＯＬＴＡ‘９７），ｐｐ．８４９−８５２
（２）Ｋ．Ｙａｓｕｄａ，Ｍ．Ｈａｎａｇａｔａ，Ｒ．Ｋａｓａｈａｒａ  ａｎｄ  Ｙ．Ｈｏｒｉｏ：“Ａｎａｌｏｇ  Ｃｉｒｃｕｉｔ  Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｆ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｐｕｌｓｅ  Ｎｅｕｒａｌ  Ｎｅｔｗｏｒｋ  Ｍｏｄｅｌ，”ｉｎ  Ｐｒｏｃ．１９９７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｎｏｎｌｉｎｅａｒ  Ｔｈｅｏｒｙ  ａｎｄ  ｉｔｓ  Ａｐｐｌｉｃａｔｉｏｎｓ（ＮＯＬＴＡ‘９７），ｐｐ．８５３−８５６。
【０００３】
また、不応性ニューロン回路（Ｒｅｆｒａｃｔｏｒｙ  Ｎｅｕｒｏｎ  Ｃｉｒｃｕｉｔ）として、（３）Ｒ．Ｓａｒｐｅｓｈｋａｒ，Ｌ．Ｗａｔｔｓ，ａｎｄＣ．Ｍｅａｄ，“Ｒｅｆｒａｃｔｏｒｙ  Ｎｅｕｒｏｎ  Ｃｉｒｃｕｉｔｓ，”ＣＮＳ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ，ＣＮＳ−ＴＲ−９２−０８，Ｃａｌｉｆｏｒｎｉａ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｔｅｃｈｎｏｌｏｇｙ，Ｐａｓａｄｅｎａ，１９９２に開示されている。
【０００４】
このような非同期パルスニューラルネットワークモデルでは、連続時間の遅延を扱うために、アナログ的な遅延を有する軸索回路が必要である。
【０００５】
【発明が解決しようとする課題】
上記したように、従来の方法では、連続時間の遅延を扱うために、アナログ的な遅延を有する軸索回路が必要であり、技術的に満足のいくものが見受けられないのが状況である。
本発明は、上記状況に鑑みて、遅延時間がアナログ電圧により調節でき、パルスタイミングを遅延させる遅延回路を有する連続パルス遅延機能を有する軸索回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕非同期パルスニューラルネットワークシステムにおける軸索上を伝搬するパルスの遅延機能を有する軸索回路において、入力電圧を電流に変換して出力し、この出力電流をリセット電圧により制御するスイッチトカレント回路と、このスイッチトカレント回路の出力部に接続され、前記出力電流により充電されるキャパシタを有する不応性ニューロン回路とを有する遅延回路と、前記出力電流が前記キャパシタに流れ込み、このキャパシタの両端の電圧は前記不応性ニューロン回路により遅延し上昇するとともに、このキャパシタの両端の電圧を前記スイッチトカレント回路のリセット入力となし、前記キャパシタの電流は遮断され、遅延パルスを生成させ、このパルスの遅延時間は前記キャパシタの充電時間に相当するため、前記リセット入力により、前記キャパシタに流れ込む電流をアナログ的に制御するようにしたものである。
【０００７】
〔２〕上記〔１〕記載の連続パルス遅延機能を有する軸索回路において、前記遅延回路により前ニューロンからのパルス列中の各パルスを遅延させ、この遅延したパルスを波形整形させた後、後ニューロンに伝達させるようにしたものである。
〔３〕上記〔２〕記載の連続パルス遅延機能を有する軸索回路において、パルスのタイミングを単一遅延回路の最大遅延時間をニューロンモデルの絶対不応期と同一に設定することにより保存するようにしたものである。
【０００８】
〔４〕上記〔２〕記載の連続パルス遅延機能を有する軸索回路において、前記遅延回路を多段接続することにより、長い遅延を得るようにしたものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について詳細に説明する。
図１は本発明の実施例を示す理想的な軸索伝搬の説明図であり、図１（ａ）は前ニューロン出力波形を示し、図１（ｂ）は後ニューロン入力波形を示している。
【００１０】
軸索上を伝搬するパルスは、図１（ａ）に示すように、前ニューロンから出力されたパルスを、図１（ｂ）に示すように、ある遅延時間Ｄを経て、後ニューロンに伝達されるように構成しなければならない。
非同期パルスニューラルネットワークモデルは、パルスタイミングをアナログ情報として重視しているため、連続時間の遅延を扱う必要がある。そこで、遅延時間がアナログ電圧により調節でき、パルスタイミングを遅延させる遅延回路が必要であり、これを用いて軸索回路を提供する。
【００１１】
遅延回路は、スイッチトカレント回路を応用した不応性ニューロン回路により構成した。まず、スイッチトカレント回路、不応性ニューロン回路について順次説明する。
図２は本発明の実施例を示すスイッチトカレント回路図、図３はそのスイッチトカレント回路の動作波形図である。
【００１２】
図２において、Ｍ１，Ｍ２，Ｍ３はカレントミラー回路を構成するＭＯＳトランジスタ（ＭＯＳスイッチ）であり、ＭＯＳトランジスタＭ１のソースはアースされ、そのゲートにはバイアス電圧Ｖbiasが印加される。そして、そのカレントミラー回路には、ＭＯＳトランジスタＭ４、Ｍ６が付加される。また、Ｍ５はクロックフィードスルーを避けるためのダミートランジスタ（ダミースイッチ）である。更に、ＭＯＳトランジスタＭ４のゲートにはインバータＩＮ１を介して入力電圧Ｖinが、ＭＯＳトランジスタＭ６にはインバータＩＮ２を介してリセット電圧Ｖreset が印加される。そして、ＭＯＳトランジスタＭ３のドレインから出力電流Ｉout を得るようにしている。
【００１３】
以下、このスイッチトカレント回路の動作を図２及び図３を参照しながら説明する。
まず、図３（ａ）に示すように、入力電圧Ｖinが立ち上がると、図３（ｃ）に示すように、ＭＯＳトランジスタＭ４はＯＮ状態となり、ＭＯＳトランジスタＭ２とＭ３のゲート・ソース間電圧Ｖgsは等しくなる（Ｖgs２＝Ｖgs３）。ここで、ＭＯＳトランジスタＭ２とＭ３の形状比が等しく、ＭＯＳトランジスタＭ３が飽和領域で動作している場合、バイアス電圧Ｖbiasにより、調整することができるバイアス電流Ｉbiasは、ＭＯＳトランジスタＭ３のドレインにミラーされ、図３（ｅ）に示すように出力電流Ｉout （＝Ｉbias）が出力される。
【００１４】
また、図３（ａ）に示すように、入力電圧Ｖinが立ち下がると、図３（ｃ）に示すように、ＭＯＳトランジスタＭ４はＯＦＦ状態となるが、ＭＯＳトランジスタＭ３のゲート・ソース間容量により、ゲート・ソース間電圧Ｖgs３は、保持（Ｖgs３＝Ｖgs２）され、図３（ｅ）に示すように、出力電流Ｉout は流出し続ける。次に、図３（ｂ）に示すように、リセット電圧Ｖreset が立ち上がると、図３（ｄ）に示すように、ＭＯＳトランジスタＭ６はＯＮ状態となる。この結果、ＭＯＳトランジスタＭ３のゲート・ソース間電圧はＶgs３＝０〔Ｖ〕となり、図３（ｅ）に示すように、出力電流Ｉout は遮断される。
【００１５】
すなわち、このスイッチトカレント回路は、入力電圧Ｖinを電流に変換して出力し、この出力電流はリセット電圧Ｖreset により制御される回路構成である。
次に、不応性ニューロン回路について説明する。
図４は本発明の実施例を示す不応性ニューロン回路図、図５はその不応性ニューロン回路の動作波形図である。
【００１６】
図４において、ＭＰ、ＭＣ３、ＭＣ４、ＭＣ５、ＭＲＳ、ＭＢＰ、Ｍref は、それぞれＭＯＳトランジスタ、Ｃm ，Ｃref はそれぞれキャパシタである。
以下、この不応性ニューロン回路の動作を図４及び図５を参照しながら説明する。
まず、図５（ａ）に示すように、入力電流ＩinがキャパシタＣm に流れ込むと、図５（ｂ）に示すように、キャパシタＣm の両端の電圧Ｖm が上昇する。この電圧Ｖm はＭＯＳトランジスタＭＰのゲート電圧となっているため、このＭＯＳトランジスタＭＰの閾値電圧を越すと、ＭＯＳトランジスタＭＢＰのゲートに印加される電圧Ｖpwにより制御された電流Ｉpwが流れる。ここで、ＭＯＳトランジスタＭＣ３とＭＣ４はカレントミラーとなっているため、キャパシタＣm に電流Ｉp が流入し、急激にＶm は上昇する。
【００１７】
一方、ＭＯＳトランジスタＭＣ４とＭＣ５もカレントミラーとなっているため、キャパシタＣref にＩref が流入し、図５（ｃ）に示すように、電圧Ｖn も同時に上昇する。
この電圧Ｖn は、トランジスタＭＲＳのゲート電圧を制御しているため、いずれＯＮ状態となり、図５（ｂ）に示すように、キャパシタＣm の電荷は放電され電圧Ｖm も下降する。また、図５（ｃ）に示すように、電圧Ｖn も下降する。
【００１８】
この不応性ニューロン回路は、図２に示すスイッチトカレント回路を入力部に応用している。この結果、Ｖinに電圧パルスが入力されると、電圧Ｖm が急激に上昇するまでスイッチトカレント回路から電流を流出し、その後、電圧Ｖm により電流は遮断される。
次に、本発明の実施例を示す遅延回路（連続パルス遅延を持つ軸索回路）について説明する。
【００１９】
図６は本発明の実施例を示す遅延回路図である。
この遅延回路は、上記したスイッチトカレント回路を上記した不応性ニューロン回路の入力部としている。
この図において、ＭＢ，ＭＣ１，ＭＣ２はカレントミラー回路を構成するＭＯＳトランジスタであり、ＭＯＳトランジスタＭＢのソースはアースされ、そのゲートにはバイアス電圧Ｖbiasが印加される。そして、そのカレントミラー回路には、ＭＯＳトランジスタ（ＭＯＳスイッチ）ＭＳＷ１、ＭＳＷ２が付加される。また、ＭＤＭ１はクロックフィードスルーを避けるためのダミートランジスタ（ダミースイッチ）である。更に、ＭＯＳトランジスタＭＳＷ１のゲートにはインバータＩＮ１を介して入力電圧Ｖinが、ＭＯＳトランジスタＭＳＷ２にはインバータＩＮ２を介してリセット電圧Ｖm が印加される。そして、ＭＯＳトランジスタＭＣ２のドレインから出力を得るようにしている。
【００２０】
従来、スイッチトカレント回路は、ＭＯＳスイッチを同期した２相のクロックで制御することにより電流をスイッチングしていたが、本発明のスイッチトカレント回路は、スイッチトカレント回路に２つのＭＯＳトランジスタ（ＭＯＳスイッチ）ＭＳＷ１、ＭＳＷ２を設けることにより、一方のスイッチＭＳＷ１は電流のスイッチング、もう一方のスイッチＭＳＷ２は、電流のリセットをする役割を果たしている。すなわち、２つのスイッチＭＳＷ１，ＭＳＷ２の開閉のタイミングにより電流パルス幅を調節するようにしている。
【００２１】
その結果、Ｖinに電圧パルスが入力されると、バイアス電圧Ｖbiasによって決定された電流がキャパシタＣm に流れ込み、キャパシタＣm の両端の電圧Ｖm は不応性ニューロン回路により遅延し上昇する。この電圧Ｖm はさらにスイッチトカレント回路のリセット入力となっているために、キャパシタＣm の電流は遮断され、遅延パルスＶm が生成される。
【００２２】
また、パルスの遅延時間はキャパシタＣm の充電時間に相当するため、バイアス電圧Ｖbiasにより、キャパシタＣm に流れ込む電流をアナログ的に制御することができるので、遅延時間もアナログ的な調節が実現可能である。
次に、この遅延回路のシミュレーション結果について説明する。
遅延回路をＭＯＳＩＳ０．５μｍＣＭＯＳプロセス（ＨＰ）で設計し、ＨＳＰＩＣＥによるシミュレーションを行った。
【００２３】
バイアス電圧Ｖbiasを変化させた時のシミュレーション結果を図７〜図９に示す。
このように本発明の遅延回路は、パルスのタイミングは保存された状態で、連続時間の遅延を実現していることが確認できる。
図７はその遅延回路のシミュレーション結果（その１）である。
【００２４】
ここでは、図７（ａ）は入力パルスＶin、図７（ｂ）は遅延パルスＶm 、図７（ｃ）は不応性パルスＶref であり、バイアス電圧Ｖbias＝１．０（Ｖ）、Ｖr ＝１．０（Ｖ）、Ｖpw＝１．６（Ｖ）、Ｖleak＝０．８（Ｖ）である。
図８はその遅延回路のシミュレーション結果（その２）である。
ここでは、図８（ａ）は入力パルスＶin、図８（ｂ）は遅延パルスＶm 、図８（ｃ）は不応性パルスＶref であり、バイアス電圧Ｖbias＝１．１（Ｖ）、Ｖr ＝１．０（Ｖ）、Ｖpw＝１．６（Ｖ）、Ｖleak＝０．８（Ｖ）である。
【００２５】
図９はその遅延回路のシミュレーション結果（その３）である。
ここでは、図９（ａ）は入力パルスＶin、図９（ｂ）は遅延パルスＶm 、図９（ｃ）は不応性パルスＶref であり、バイアス電圧Ｖbias＝３．３（Ｖ）、Ｖr ＝１．０（Ｖ）、Ｖpw＝１．３３（Ｖ）、Ｖleak＝０．８（Ｖ）である。
次に、軸索回路について説明する。
【００２６】
図１０は本発明の実施例を示す連続パルス遅延機能を有する軸索回路図である。
この図において、１、２，…，ｎは、上記した遅延回路であり、波形整形回路５は公知の回路である。なお、波形整形回路５において、Ｍ１５，Ｍ１６，Ｍ１７，Ｍ１８，Ｍ１９，Ｍ２０はＭＯＳトランジスタ、Ｃp はキャパシタであり、ＶplはＭＯＳトランジスタＭ１５のゲートに印加される電圧である。
【００２７】
この図に示すように、この連続パルス遅延機能を有する軸索回路は、前ニューロンからのパルス列中の各パルスを遅延させる第１の遅延回路１、第２の遅延回路２、…、第ｎの遅延回路ｎと、その遅延したパルスを波形整形回路５により波形整形させた後、後ニューロンに伝達されるように構成されている。
ここで、パルスのタイミングは、単一遅延回路の最大遅延時間をニューロンモデルの絶対不応期と同一に設定することにより保存される。また、遅延回路を多段接続することにより、長い遅延が可能である。
【００２８】
図１１は遅延回路を２段接続した軸索回路のＨＳＰＩＣＥによるシミュレーション結果を示す図（その１）である。
ここで、図１１（ａ）は入力パルスＶin、図１１（ｂ）は伝搬パルスＶm1、図１１（ｃ）は伝搬パルスＶm2、図１１（ｄ）は出力パルスＶout であり、バイアス電圧Ｖbias＝１．０５（Ｖ）、Ｖr ＝１．０（Ｖ）、Ｖpw＝１．６（Ｖ）、Ｖleak＝０．８（Ｖ）、Ｖpl＝１．０（Ｖ）である。
【００２９】
図１２は遅延回路を２段接続した軸索回路のＨＳＰＩＣＥによるシミュレーション結果を示す図（その２）である。
ここで、図１２（ａ）は入力パルスＶin、図１２（ｂ）は伝搬パルスＶm1、図１２（ｃ）は伝搬パルスＶm2、図１２（ｄ）は出力パルスＶout であり、バイアス電圧Ｖbias＝１．１５（Ｖ）、Ｖr ＝１．０（Ｖ）、Ｖpw＝１．６（Ｖ）、Ｖleak＝０．８（Ｖ）、Ｖpl＝１．０（Ｖ）である。
【００３０】
図１３は遅延回路を２段接続した軸索回路のＨＳＰＩＣＥによるシミュレーション結果を示す図（その３）である。
ここで、図１３（ａ）は入力パルスＶin、図１３（ｂ）は伝搬パルスＶm1、図１３（ｃ）は伝搬パルスＶm2、図１３（ｄ）は出力パルスＶout であり、バイアス電圧Ｖbias＝３．３（Ｖ）、Ｖr ＝１．０（Ｖ）、Ｖpw＝１．３３（Ｖ）、Ｖleak＝０．８（Ｖ）、Ｖpl＝１．１５（Ｖ）である。
【００３１】
このように、遅延回路を多段接続することにより、短い遅延から長い遅延まで実現可能であることが確認できる。
上記したように、スイッチトカレント回路を応用した遅延回路を設計し、非同期ニューラルネットワークモデル中で用いる軸索回路を得た。この軸索回路のシミュレーション結果により、この軸索回路はパルス列中の各パルスのタイミングを保存し、連続時間のパルス遅延伝達が実現できることが確認できた。
【００３２】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００３３】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
（Ａ）スイッチトカレント回路には２つのＭＯＳスイッチを設けることにより、一方のスイッチは電流のスイッチングを、もう一方のスイッチには、電流のリセットを行わせ、２つのスイッチの開閉のタイミングにより電流パルス幅を調節することができる。
【００３４】
また、パルスの遅延時間はキャパシタＣm の充電時間に相当するため、バイアス電圧ＶbiasによりキャパシタＣm に流れ込む電流をアナログ的に制御することができるので、遅延時間もアナログ的な調節を実現することができる。
（Ｂ）パルス列中の各パルスのタイミングを保存し、連続時間のパルス遅延伝達が実現できる。
【００３５】
また、遅延回路を多段接続することにより、短い遅延から長い遅延まで実現可能である。
【図面の簡単な説明】
【図１】本発明の実施例を示す理想的な軸索伝搬の説明図である。
【図２】本発明の実施例を示すスイッチトカレント回路図である。
【図３】本発明の実施例を示すスイッチトカレント回路の動作波形図である。
【図４】本発明の実施例を示す不応性ニューロン回路図である。
【図５】本発明の実施例を示す不応性ニューロン回路の動作波形図である。
【図６】本発明の実施例を示す遅延回路図である。
【図７】本発明の実施例を示す遅延回路のシミュレーション結果（その１）である。
【図８】本発明の実施例を示す遅延回路のシミュレーション結果（その２）である。
【図９】本発明の実施例を示す遅延回路のシミュレーション結果（その３）である。
【図１０】本発明の実施例を示す連続パルス遅延機能を有する軸索回路図である。
【図１１】本発明の実施例を示す連続パルス遅延機能を有する軸索回路のシミュレーション結果（その１）である。
【図１２】本発明の実施例を示す連続パルス遅延機能を有する軸索回路のシミュレーション結果（その２）である。
【図１３】本発明の実施例を示す連続パルス遅延機能を有する軸索回路のシミュレーション結果（その３）である。
【符号の説明】
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ６，ＭＰ，ＭＣ３，ＭＣ４，ＭＣ５，ＭＲＳ，ＭＢＰ，Ｍref ，ＭＢ，ＭＣ１，ＭＣ２，ＭＳＷ１、ＭＳＷ２，Ｍ１５，Ｍ１６，Ｍ１７，Ｍ１８，Ｍ１９，Ｍ２０    ＭＯＳトランジスタ（ＭＯＳスイッチ）
Ｍ５，ＭＤＭ１    ダミートランジスタ（ダミースイッチ）
ＩＮ１，ＩＮ２    インバータ
Ｖin    入力電圧（入力パルス）
Ｖreset     リセット電圧
Ｉout     出力電流
Ｖgs    ゲート・ソース間電圧
Ｃm ，Ｃref ，Ｃp       キャパシタ
Ｖm     キャパシタＣm の両端の電圧（遅延パルス）
Ｖpw    ＭＯＳトランジスタＭＢＰのゲートに印加される電圧
Ｖref     不応性パルス
１，２，…，ｎ    遅延回路
５    波形整形回路
Ｖm1，Ｖm2    伝搬パルス
Ｖout     出力パルス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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