(57)【特許請求の範囲】
【請求項１】
書き込み動作中に読み出し動作が実行される半導体不揮発性メモリにおいて，
データを記憶する複数のセルトランジスタを有するコアと，
当該コア側のセルトランジスタへの電荷の注入または引き抜きにより，当該セルトランジスタのゲート電圧・ドレイン電流特性を記憶データに対応する状態に変更する書き込み動作時において，前記コア側のセルトランジスタの特性の変化を検出する書き込みベリファイ回路と，
前記コア側のセルトランジスタへの読み出し動作期間において，前記書き込みベリファイ回路を非活性化する書き込みベリファイ禁止信号を生成する書き込みベリファイ禁止信号生成回路とを有し，
前記コアは，アドレスをデコードするデコーダを更に有し，前記書き込みベリファイ禁止信号生成回路は，前記読み出し動作におけるアドレスの変化に応答して前記デコーダが動作する時に，前記書き込みベリファイ禁止信号を生成し、
前記書き込みベリファイ禁止信号生成回路は，読み出しデータを出力する読み出しデータ出力バッファの出力動作時において，前記書き込みベリファイ禁止信号を生成し，
前記デコーダが動作する前記時及び前記読み出しデータ出力バッファの前記出力動作時を除く，前記読出し動作期間において，前記書き込みベリファイ禁止信号が生成されないことを，
特徴とする半導体不揮発性メモリ。
【請求項２】
書き込み動作中に読み出し動作が実行される半導体不揮発性メモリにおいて，
電源電圧及びグランド電圧が供給される電源パッド及びグランドパッドと，
記憶データに応じたゲート電圧・ドレイン電流特性を有する複数のセルトランジスタを有するコアと，
ベリファイレベルに応じたゲート電圧・ドレイン電流特性を有する書き込みベリファイ用のレファレンスセルトランジスタと，
当該コア側のセルトランジスタへの電荷の注入または引き抜きにより，当該セルトランジスタのゲート電圧・ドレイン電流特性を記憶データに対応する状態に変更する書き込み動作時において，前記電源パッドとコア内のセルトランジスタとグランドパッドとを結ぶ電流パス内の第１のノードと，前記電源パッドとレファレンスセルトランジスタとグランドパッドとを結ぶ電流パス内の第２のノードの電圧差を検出して，前記コア側のセルトランジスタの特性の変化を検出する書き込みベリファイ回路と，
前記コア側のセルトランジスタへの読み出し動作期間において，前記書き込みベリファイ回路を非活性化する書き込みベリファイ禁止信号を生成する書き込みベリファイ禁止信号生成回路とを有し，
前記コアは，アドレスをデコードするデコーダを更に有し，前記書き込みベリファイ禁止信号生成回路は，前記読み出し動作におけるアドレスの変化に応答して前記デコーダが動作する時に，前記書き込みベリファイ禁止信号を生成し、
前記書き込みベリファイ禁止信号生成回路は，読み出しデータを出力する読み出しデータ出力バッファの出力動作時において，前記書き込みベリファイ禁止信号を生成し，
前記デコーダが動作する前記時及び前記読み出しデータ出力バッファの前記出力動作時を除く，前記読出し動作期間において，前記書き込みベリファイ禁止信号が生成されないことを，
特徴とする半導体不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，フラッシュメモリなどの半導体不揮発性メモリに関し，特に，書き込み（プログラム及び消去）と読み出し動作とを同時に行うことができる不揮発性メモリに関する。
【０００２】
【従来の技術】
半導体不揮発性メモリを利用したフラッシュメモリは，電源オフでも記憶データが失われないことから，携帯情報端末，携帯電話などに広く利用されている。この不揮発性メモリは，半導体基板表面に形成したトランジスタのフローティングゲートやトラップゲート内に電荷を蓄積する・しないによりトランジスタのゲート電圧・ドレイン電流特性を異なるレベルにして，データの蓄積を行う。
【０００３】
上記不揮発性メモリは，データの書き込み動作に，フローティングゲートやトラップゲートに電荷を注入してトランジスタの閾値電圧を高くするプログラム動作と，逆に電荷を引き抜いてトランジスタの閾値電圧を低くする消去動作とを含む。そして，不揮発性メモリは，上記２つの閾値電圧の中間の電圧をゲートに印加することで，セルトランジスタに流れるドレイン電流値に応じて，書き込まれたデータを読み出す。
【０００４】
従って，読み出し動作では，コア側のセルトランジスタとレファレンス側のセルトランジスタのゲートに所定の読み出し電圧を印加し，両トランジスタに流れるドレイン電流に応じた電圧レベルの違いをセンスアンプで検出する。レファレンストランジスタには，セルトランジスタがデータ「１」と「０」の時の中間の閾値電圧になるように電荷が注入されている。そして，両トランジスタに読み出し電圧を印加するときに，レファレンス側のセルトランジスタのドレイン電流よりもコア側のセルトランジスタのドレイン電流が高いか低いかにより，データの検出が可能になる。
【０００５】
また，書き込み動作において，低い閾値電圧のデータ「１」の状態から電荷を注入して高い閾値電圧のデータ「０」の状態にプログラムする場合，セルトランジスタの閾値電圧が十分に高くなったか否かを確認するプログラムベリファイが行われる。このプログラムベリファイは，プログラム用のレファレンス側セルトランジスタを利用した読み出し動作である。即ち，この動作では，プログラム用のレファレンス側セルトランジスタとコア側のセルトランジスタの両方にプログラムベリファイ用電圧を印加し，両トランジスタのドレイン電流に応じた電圧レベルの違いをセンスアンプで検出する。
【０００６】
更に，書き込み動作において，高い閾値電圧のデータ「０」の状態から電荷を引き抜いて低い閾値電圧のデータ「１」の状態に消去する場合，セルトランジスタの閾値電圧が十分に低くなったか否かを確認するイレーズベリファイが行われる。このイレーズベリファイも，イレーズ用のレファレンス側セルトランジスタを利用した読み出し動作である。即ち，この動作では，消去用のレファレンス側セルトランジスタとコア側のセルトランジスタの両方に消去ベリファイ用電圧を印加し，両トランジスタの電流に応じた電圧レベルの違いをセンスアンプで検出する。
【０００７】
従来の不揮発性メモリを利用したフラッシュメモリでは，原則として書き込み動作中の読み出し動作を禁止している。そのため，プログラム中や消去中の読み出し動作要求は拒否される。ただし，セクターイレーズ（消去）中に読み出し要求があった場合に，例外的に，消去動作を中断させて読み出し要求を受け付ける特別のモードが設けられることがある。その場合も，消去動作と読み出し動作とが同時に行われるわけでもなかった。
【０００８】
【発明が解決しようとする課題】
しかし，チップ内のセルへの書き込み動作中であっても，読み出し動作を受け付けて，書き込み動作と読み出し動作とを同時に行うことができるフラッシュメモリが提案されている。例えば，チップのメモリコア内に複数のメモリバンクを設け，各メモリバンクにメモリセルアレイと行，列デコーダとを設け，バンク毎に書き込み動作と読み出し動作とが制御される構成である。かかる構成において，あるメモリバンクで書き込み動作中であっても，別のメモリバンクで読み出し動作を行うことができる。
【０００９】
ところが，このような書き込み動作と読み出し動作とを同時に行うフラッシュメモリにおいて，読み出し動作に伴う大電流消費動作によって，書き込み動作でのベリファイ動作に誤動作が発生する可能性があることが，本発明者により発見された。
【００１０】
図１は，コア側のセルトランジスタとレファレンス側のセルトランジスタとセンスアンプの概略回路図である。また，図２は，イレーズベリファイとプログラムベリファイとを説明する図である。
【００１１】
図１に示されるとおり，読み出しベリファイ回路及び書き込みベリファイ回路では，チップ内に設けられた電源Ｖcc用とグランドＶss用の電源パッド１０，１２との間にコア側のセルトランジスタC-CELの電流パスと，レファレンス側のセルトランジスタRef-CELの電流パスとが形成される。そして，これらの電流パス中のノードN1とノードN2の電圧差が，センスアンプ１４にて検出される。つまり，両セルトランジスタのゲートWLc，WLrefに同じ電圧が印加され，コア側のセルトランジスタC-CELに流れるドレイン電流とレファレンス側のセルトランジスタRef-CELに流れるドレイン電流とによりノードＮ１，Ｎ２にそれぞれ電圧が生成される。そして，このノードN1,N2の電圧の違いがセンスアンプ１４により検出される。
【００１２】
また，コア側のセルトランジスタC-CELの電流パス内には，寄生抵抗及び容量とその他の回路の抵抗と容量RCa-cとRCb-cとが存在する。同様に，レファレンス側のセルトランジスタRef-CELの電流パス内には，寄生抵抗及び容量とその他の回路の抵抗と容量RCa-refとRCa-refとが存在する。これらの抵抗と容量値は，チップ内における電源配線やグランド配線に対するセルトランジスタの位置に依存して異なる。
【００１３】
図２のグラフは，横軸がセルトランジスタのゲート電圧Ｖｇを示し，縦軸がそのドレイン電流Ｉｄを示す。レファレンス側のセルトランジスタRef-CELには，読み出しベリファイ用のゲート電圧・ドレイン電流特性ＲＶを有するリードベリファイ用トランジスタと，プログラムベリファイ用のゲート電圧・ドレイン電流特性PRVを有するプログラムベリファイ用トランジスタと，イレーズベリファイ用のゲート電圧・ドレイン電流特性ERVを有するイレーズベリファイ用トランジスタとが含まれる。それぞれのトランジスタのフローティングゲート中には，対応する特性を有するように電荷が注入されている。
【００１４】
読み出し動作においては，コア側のセルトランジスタC-CELとレファレンス側のリードベリファイ用セルトランジスタRef-CELとの電流が比較され，コア側のセルトランジスタがデータ「０」のプログラム状態であれば，レファレンス側よりドレイン電流が小さく，コア側のセルトランジスタがデータ「１」のイレーズ状態であれば，レファレンス側よりドレイン電流が大きくなる。
【００１５】
コア側のセルトランジスタのフローティングゲートに電荷を注入してデータ「１」の状態からデータ「０」の状態にするプログラム動作では，図中破線で示されるプログラム中のコア側セルトランジスタの特性C-CEL(P)が，プログラムベリファイ特性PRVを越えて図中の右側に移動したか否かが，ドレイン電流に依存したノードＮ１，Ｎ２の電圧の比較により検出される。
【００１６】
更に，コア側のセルトランジスタのフローティングゲートから電荷を引き抜いてデータ「０」の状態からデータ「１」の状態にするイレーズ（消去）動作では，図中破線で示されるイレーズ中のコア側セルトランジスタの特性C-CEL(E)が，イレーズベリファイ特性ERVを越えて図中の左側に移動したか否かが，ドレイン電流によるノードＮ１，Ｎ２の電圧の比較により検出される。
【００１７】
ところで，読み出しまたはベリファイ対象のコア側のセルトランジスタC-CELの配置に依存して，その電流パス内の抵抗・容量値RCa-cとRCb-cとが，レファレンストランジスタ側の対応する値RCa-refとRCb-refとに比較して，大きくなったり小さくなったりする。そして，読み出し動作中のデコーダ動作や出力動作などの大きな電流が消費される時に，電源Ｖcc，Ｖssレベルの変動が生じる。かかる電源変動は，大電流消費動作において通常発生するが，上記の両電流パスの抵抗・容量値が異なる場合は，各ノードＮ１，Ｎ２での電源変動による影響が異なり，ベリファイ動作に誤動作を招くことになる。
【００１８】
例えば，イレーズベリファイ時の誤動作を説明する。仮に，電源Ｖcc側の電流パスの抵抗・容量値について，コア側がレファレンス側より小さい（RCa-c＜RCa-ref）とする。この場合に，同時進行中の読み出し動作での大電流消費により電源Ｖccのレベルが一次的に低下したとすると，抵抗・容量値が小さいノードN1のほうがノードN2よりも電源Ｖccの低下に追従しやすく，ノードN1の電位がより低下する。ノードN1の電位が低下することは，センスアンプ１４にとっては，コア側のセルトランジスタC-CLEのドレイン電流が大きくなる現象である。この現象は，図２の矢印Ｃ１に示したとおり，コア側セルトランジスタの特性C-CEL(E)が，イレーズベリファイ用のレファレンス側セルトランジスタの特性ERVの右側に位置している消去未完了の状態にあるにもかかわらず，特性ERVの左側に移動したように，センスアンプ１４により検出されてしまうことを意味する。
【００１９】
また，別の仮定として，グランド側の電流パスの抵抗・容量値において，コア側がレファレンス側より大きい（RCb-c＞RCb-ref）とする。この場合に，同時進行中の読み出し動作によりグランド電位Ｖssが上昇したとすると，抵抗・容量値が小さいノードN2のほうがノードN1よりもグランド電位Ｖssの上昇に追従しやすく，ノードN2の電位がより上昇する。ノードN2の電位が上昇することは，センスアンプにとっては，レファレンス側のセルトランジスタRef-CELのドレイン電流が小さくなる現象である。従って，この現象は，図２の矢印Ｃ２に示したとおり，消去未完了の状態にあるにもかかわらず，イレーズベリファイ用のセルトランジスタ特性ERVが，コア側のセルトランジスタの特性C-CEL(E)の右側に移動したように，センスアンプ１４により検出されてしまう。
【００２０】
上記のいずれの場合も，同時進行中の読み出し動作により大電流が消費された時のイレーズベリファイ判定結果が，消去未完了にもかかわらず，消去完了になってしまう。
【００２１】
プログラムベリファイにおいても，同様の誤ったベリファイ判定を招く。即ち，RCa-c＞RCa-refの時に，読み出し動作により電源Ｖccが低下したとすると，ノードN2がよりその電源低下に追従し，N1＞N2となり，レファレンス側のセルトランジスタRef-CELのドレイン電流Idがより多くなり，図中矢印Ｃ３のように特性変動が生じたことを意味する。
【００２２】
また，RCb-c＜RCb-refの時に，読み出し動作によりグランドＶssが上昇したとすると，ノードN1がよりそのグランド上昇に追従し，N1＞N2となり，コア側のセルトランジスタC-CELのドレイン電流IDがより少なくなり，図中矢印Ｃ４のように特性変動が生じたことを意味する。
【００２３】
従って，プログラムベリファイにおいては，同時進行中の読み出し動作によって大電流が消費された時のプログラムベリファイ判定結果が，プログラム未完了にもかかわらず，プログラム完了になってしまう。
【００２４】
以上のように，同時進行の読み出し動作の大電流消費に伴い，イレーズベリファイやプログラムベリファイの判定結果に誤りが発生する。
【００２５】
そこで，本発明の目的は，イレーズベリファイやプログラムベリファイの誤り判定が発生しないようにした不揮発性メモリを提供することにある。
【００２６】
更に，本発明の別の目的は，読み出し動作と書き込み動作（消去及びプログラム）とが同時に行われるメモリであって，書き込み動作において誤ったベリファイ判定の発生を防止した不揮発性メモリを提供することにある。
【００２７】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，書き込み動作中に読み出し動作が実行される半導体不揮発性メモリにおいて，データを記憶する複数のセルトランジスタを有するコアと，当該コア側のセルトランジスタへの電荷の注入または引き抜きにより当該セルトランジスタのゲート電圧・ドレイン電流特性を記憶データに対応する状態に変更する書き込み動作時において，前記コア側のセルトランジスタの特性の変化を検出する書き込みベリファイ回路とを有し，前記コア側のセルトランジスタへの読み出し動作期間において，前記書き込みベリファイ回路を非活性にする書き込みベリファイ禁止信号を生成する書き込みベリファイ禁止信号生成回路を更に有することを特徴とする。
【００２８】
上記の発明によれば，読み出し動作中の大電流消費に伴い電源電位が変化して書き込みベリファイ回路が誤ったベリファイ判定結果を生成することが防止され，書き込みベリファイの誤動作が防止される。
【００２９】
上記の発明のより好ましい実施例では，書き込みベリファイ禁止信号生成回路は，読み出し動作におけるアドレスの変化を検出するアドレスディテクション信号または読み出しデータの出力を許可する読出データ出力信号のいずれかが活性状態にある時に，前記書き込みベリファイ禁止信号を活性状態にして，書き込みベリファイ回路の判定動作を禁止する。
【００３０】
読み出し動作において，特にアドレスが変化した直後のアドレスデコード動作や，データ出力バッファの駆動能力が大きい大型の出力トランジスタが動作するデータ出力動作時に，チップ内部の電源配線やグランド配線に大電流が流れて，電源やグランド電位に変動が発生する。そこで，上記の実施例では，少なくともこのような期間での書き込みベリファイ信号の出力を禁止する。この書き込みベリファイ回路の非活性化は，ベリファイ判定結果信号そのものの生成が禁止されても良いし，生成されたベリファイ判定結果信号の出力が禁止されていも良い。
【００３１】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００３２】
図３は，本実施の形態例における半導体不揮発性メモリの構成図である。メモリ回路には，データを記憶する複数のセルトランジスタを有するメモリコアＭＣと，メモリコアＭＣにアドレスを供給し，読み出されたデータのベリファイをし，読み出しデータを出力し，読み出しや書き込み動作を制御する周辺回路とで構成される。
【００３３】
メモリコアＭＣは，図３の例では，２つのメモリバンクBANK-A,Bを有し，各メモリバンクは，行アドレスをデコードするＸデコーダと，列アドレスをデコードするＹデコーダと，セルアレイCAA,CABを有する。そして，一方のメモリバンクが書き込み動作中に残りのメモリバンクへの読み出し動作が実行可能になっている。セルアレイ内のセルトランジスタは，フローティングゲートまたはトラップゲートに電荷を注入または引き抜くことで，ゲート電圧・ドレイン電流特性がデータに対応する状態に変更されることでデータの書き込みが行われる。そして，その読み出しは，所定の読み出しゲート電圧を印加した時のドレイン電流に応じて行われる。
【００３４】
周辺回路は，読み出し動作と書き込み動作を制御するステートコントローラ４０を有し，ステートコントローラ４０は，図示しない外部から供給されるコマンドに応答して，内部に読み出し制御信号φReadと，書き込み制御信号φWriteとを出力する。更に，周辺回路には，外部アドレスAddを入力するアドレスバッファ２０と，外部アドレスの変化を検出してアドレス変化信号ATDを出力するアドレス変化検出回路３２と，スイッチ２２，２４と，レファレンス側のセルトランジスタ群を有するレファレンスセル群３０と，書き込みベリファイ回路２８と，読み出しベリファイ回路２６と，読み出しデータRDataを保持し外部に出力する出力バッファ３８とが含まれる。また，リードコントロール回路３４は，アドレス変化検出信号ATDに応答して，所定のタイミングで読み出しベリファイ回路２６内のセンスアンプ活性化信号SEを生成する。また，出力コントロール回路３６は，アドレス変化検出信号ATDに応答して，読み出しベリファイ回路２６から出力された読出データRDataを出力バッファ回路３８が取り込み，外部に出力することを許可する読出データ出力信号ＬＴＥを生成する。また，出力バッファ３８には，出力イネーブル信号ＯＥが供給され，ハイインピーダンス状態と出力イネーブル状態とに制御される。
【００３５】
今仮に，メモリコアMC内の第１のバンクBANK-Aが消去またはプログラムの書き込み動作中であり，第２のバンクBANK-Bに対して読み出し要求が発生したとする。書き込み用のアドレスW-Addは，スイッチ回路２２により第１のバンクBANK-AのＸ，Ｙデコーダに供給される。そして，セルアレイCAA内のセルトランジスタに対して，消去またはプログラム用のパルスが印加され，そのゲート電圧・ドレイン電流特性が変更される。パルス印加後の書き込みベリファイ時に，コア側のセルトランジスタの状態がデータバスDB-A，スイッチ回路２４，及び書き込み用データバスW-DBを介して，ライトベリファイ回路２８に供給される。また，レファレンスセル群３０内のライトベリファイ用のレファレンス側セルトランジスタの状態も，書き込みベリファイ時に，ライトベリファイ回路２８に供給される。
【００３６】
図１，２で説明したとおり，ライトベリファイ回路２８内のセンスアンプが，コア側のセルトランジスタの特性による第１のノードの電位と，レファレンス側のセルトランジスタの特性による第２のノードの電位とを比較し，両電位の高低関係をベリファイデータVDataとして出力する。このベリファイ動作時に，ステートコントローラ４０は，ライトベリファイ回路２８により生成されるベリファイデータVDataに応じて，更に書き込み用のパルスをコア側のセルトランジスタに印加すべきか，それとも書き込み動作を終了すべきかを判定する。
【００３７】
一方，メモリバンクBANK-Bに対して読み出し要求が行われると，読み出し用のアドレスR-Addが供給される。その読み出し用のアドレスR-Addは，スイッチ２２を介して，メモリバンクBANK-BのＸ，Ｙデコーダに供給される。それに伴い，アドレスR-Addにより特定されるワード線が駆動され，ビット線がデータバス線DB-Bに接続され，選択されたメモリセルの電流に応じた電位がデータバス線DB-Bに出力される。この読み出された電位は，スイッチ２４及び読み出し用データバスR-DBを介して，リードベリファイ回路２６内のセンスアンプの一方の入力に供給される。
【００３８】
また，レファレンスセル群３０内では，読み出し用レファレンス側セルトランジスタが選択され，その電流に応じた電位が，読み出し用レファレンス信号Rrefとして，リードベリファイ回路２６内のセンスアンプの他方の入力に供給される。そして，読み出し用データバスR-DBと読み出し用レファレンス信号Rrefとがセンスアンプにより比較され，読み出しデータRDataが出力バッファ３８に供給される。
【００３９】
リードベリファイ回路２６の構成は，図１で説明した通りであり，読み出し用のレファレンス側セルトランジスタRef-CELのゲート電圧・ドレイン電流特性は，図２のRVの通り，データ「０」と「１」の間に位置し，そのゲートにはコア側のセルトランジスタのゲート（ワード線）と同じ電圧が印加される。そして，レファレンス側セルトランジスタRef-CELのドレイン電流に応じたノードN2の電圧が，センスアンプに供給され，コア側のセルトランジスタC-CELのドレイン電流に応じたノードN1の電圧と比較される。
【００４０】
図４は，出力バッファ３８の回路図であり，その動作が論理値表に示される。出力バッファ３８は，電源VccとグランドVssとの間にＮチャネルトランジスタＱ１，Ｑ２を直列に接続したプッシュプル回路を有する。また，リードデータRDataを保持するラッチ回路５９と，リードデータRDataを取り込み，出力が遷移するタイミングを制御する読出データ出力信号ＬＴＥがゲートに入力されるトランジスタ５５，５８と，リードデータRDataがゲートに入力され，それぞれ前記トランジスタ５５，５８と直列に接続されるトランジスタ５６，５７とを有する。リードデータRDataは，前記トランジスタ５６，５７とラッチ回路５９，インバータ５０，ANDゲート５２を介してトランジスタＱ１のゲートに供給され，また，リードデータRDataは，ANDゲート５４を介してトランジスタＱ２のゲートに供給される。両ANDゲート５２，５４の他方の入力端子には，出力端子DOutに対してリードデータを出力するかしないかを制御する出力イネーブル信号OEが供給される。
【００４１】
この出力バッファ３８の動作は次の通りである。まず，出力イネーブル信号OEがＬレベルの時は，リードデータRDataにかかわらずANDゲート５２，５４の出力はＬレベルになるので，出力トランジスタＱ１，Ｑ２は共に非導通状態であり，出力端子DOutはハイインピーダンス状態になる。また，出力イネーブル信号OEがＨレベルになると，リードデータRDataの反転信号がトランジスタＱ１のゲートに，非反転信号がトランジスタＱ２のゲートにそれぞれ供給され，リードデータRDataの反転データが，出力端子DOutから出力される。
【００４２】
出力イネーブル信号OEがＨレベルの状態で，出力が遷移するタイミングを制御する読出データ出力信号ＬＴＥがＬレベルの時は，リードデータRDataにかかわらず前サイクルのリードデータがラッチ回路５９に保持され，出力端子DOutは前サイクルのリードデータのままで変化しない。次に，出力が遷移するタイミングを制御する読出データ出力信号ＬＴＥがＨレベルになると，その信号ＬＴＥがゲートに入力されるトランジスタ５５，５８がそれぞれ導通状態になり，リードデータRDataがトランジスタ５６，５７を介して，ラッチ回路５９に取り込まれ，出力端子DOutから出力される。リードデータRDataが前サイクルのデータと反転するデータであれば，出力端子に接続されたトランジスタＱ１またはＱ２に大きな電流が発生する。
【００４３】
即ち，出力バッファ３８の出力トランジスタＱ１，Ｑ２は，比較的サイズが大きく駆動能力の高いトランジスタであり，読出データ出力信号ＬＴＥがＨレベルになる出力動作時に，図中矢印で示した大きな電流パスが発生する。この大電流動作により，電源Vccの電位レベルが一時的に低下し，或いはグランドVssの電位レベルが一時的に上昇したりする。
【００４４】
図５は，読み出し動作時のタイミングチャート図である。外部からのアドレスAddに変化があると，アドレス変化検出回路３２によりアドレスの変化が検出され，期間Ｔ１にてアドレス変化検出信号ATDが出力される。この期間Ｔ１の間，外部からのアドレスがメモリコア内の選択されたバンクのデコーダに供給され，デコードされる。このデコード動作において，比較的多くのアドレス線が充電・放電され，電源VccとグランドVssとに比較的多くの電流が流れる。その結果，図示されるように期間Ｔ１にて，電源Vccの電位が低下し，グランドVssの電位が上昇する。
【００４５】
アドレス変化検出信号ATDに応答して，リードコントロール回路３４は，期間Ｔ２の間，センスアンプ活性化信号SEを出力し，リードベリファイ回路２６内のセンスアンプ（図示せず）を活性化する。その結果，検出されたリードデータRDataが出力される。その後の期間Ｔ３で，出力コントロール回路３６が読出データ出力信号ＬＴＥを出力し，リードデータRDataに応じて出力バッファ３８の出力トランジスタが駆動される。この出力バッファ３８が動作する期間Ｔ３においても，比較的大きな電流が電源Vcc，グランドVssに流れ，電源Vccの電位が低下し，グランドVssの電位が上昇する。
【００４６】
図１，２にて説明したとおり，上記の電源Vccの一時的な低下と，グランドVssの一時的な上昇は，同時に進行中の書き込みベリファイ回路の誤動作を招く。そこで，本実施の形態例では，図３に示されるとおり，コア側のセルトランジスタへの読み出し動作期間において，書き込みベリファイ回路２８を非活性化する書き込みベリファイ禁止信号WVInhを生成する書き込みベリファイ禁止信号生成回路４６を設ける。より具体的には，書き込みベリファイ禁止信号WVInhにより，書き込みベリファイ回路でのベリファイ判定結果の生成が禁止される。この書き込みベリファイ禁止信号生成回路４６は，例えば，アドレス変化検出信号ATDと読出データ出力信号ＬＴＥとの論理和をとって書き込みベリファイ禁止信号WVInhを生成するORゲートである。
【００４７】
そして，書き込みベリファイ禁止信号WVInhが生成されると，書き込みベリファイ回路２８のベリファイ判定結果VDataの生成若しくは出力が禁止され，誤ったベリファイ判定結果がステートコントローラ４０に供給されるのが防止される。その結果，同時進行中の読み出し動作に伴う電源Vccの低下やグランドVssの上昇による，ベリファイ判定の誤動作により，書き込み動作が誤って終了されてしまうことが防止される。
【００４８】
図６は，本実施の形態例における書き込みベリファイ回路を示す図である。図６には，図１と同様に，コア側のセルトランジスタC-CELの電流パスと，レファレンス側のセルトランジスタRef-CELの電流パスと，それらのノードN1,N2の電位レベルの差を検出するセンスアンプ１４とが示される。更に，２つのインバータの入出力を交差接続したラッチ回路４４とセンスアンプ１４との間に，センスアンプ１４の出力を反転するインバータ回路が設けられ，このインバータ回路には，書き込みベリファイ禁止信号WVInhが供給され，ベリファイ判定結果VDataの出力が制御される。
【００４９】
即ち，センスアンプ１４の出力はＰチャネルトランジスタP11とＮチャネルトランジスタN14のゲートに供給され，更に，書き込みベリファイ禁止信号WVInhがＰチャネルトランジスタP12のゲートに，禁止信号WVInhの反転信号がインバータバータ４２を介してＮチャネルトランジスタN13のゲートに供給される。従って，書き込みベリファイ禁止信号がＨレベルになると，トランジスタP12,N13が非導通となり，トランジスタP11,P12,N13,N14で構成されるインバータ回路が非活性状態になり，センスアンプ１４が出力するベリファイ判定結果が，ラッチ回路４４に供給されるのが禁止される。
【００５０】
一方，書き込みベリファイ禁止信号がＬレベルになると，センスアンプ１４が出力するベリファイ判定結果が，ラッチ回路４４に供給されラッチされる。
【００５１】
図７は，書き込みベリファイ禁止信号を含む読み出し動作のタイミングチャート図である。図５と同様に，アドレスAddの変化に応答してアドレス変化検出信号ATDが生成され，期間Ｔ１の間にデコーダが動作し，更に，読み出しベリファイ回路２６内のセンスアンプが動作した後の期間Ｔ３にて，読出データ出力信号ＬＴＥがＨレベルになり，出力バッファ３８が読み出しデータRDataに応じて出力端子DOutを駆動する。そして，デコーダが動作する期間Ｔ１と出力バッファが動作する期間Ｔ３にて，書き込みベリファイ禁止信号WVInhがＨレベルになり，書き込みベリファイ回路２８での書き込みベリファイ判定結果の生成が禁止される。
【００５２】
従って，書き込みベリファイ禁止信号WVInhがＨレベルの間におけるベリファイ判定結果VDataは，ラッチ回路４４に保持されていた以前のベリファイ判定結果となり，その判定結果が引き続き出力される。そのため，ステートコントローラ４０は，以前のベリファイ判定結果により，ベリファイ判定結果がフェイルであると判定し，書き込み用のパルスをコア側のセルトランジスタに印加する書き込み動作を継続する。
【００５３】
上記の実施の形態例では，消去またはプログラムを含む書き込み動作中に，読み出し動作が発生した場合，読み出し動作中の特に多くの電流が消費されるデコーダ動作期間と出力バッファ動作期間において，書き込みベリファイ禁止信号WVInhをＨレベルにして，書き込みベリファイ回路２８の判定動作を非活性にした。それ以外に，読み出し動作中に大電流が消費される期間があれば，その期間においても書き込みベリファイ禁止信号WVInhをＨレベルにして，書き込みベリファイ回路の動作を非活性化して，誤った判定結果が生成されることを防止することが好ましい。
【００５４】
実施の形態例によれば，一時的に書き込みベリファイ回路２８でのベリファイ判定結果の生成を禁止するだけであるので，例えその間に書き込みベリファイがパス状態になっても，禁止期間後のベリファイ判定で，ベリファイパス状態が検出されるので，書き込み動作に悪影響を与えることはない。
【００５５】
以上，実施の形態例をまとめると以下の付記の通りである。
【００５６】
（付記１）書き込み動作中に読み出し動作が実行される半導体不揮発性メモリにおいて，
データを記憶する複数のセルトランジスタを有するコアと，
当該コア側のセルトランジスタへの電荷の注入または引き抜きにより，当該セルトランジスタのゲート電圧・ドレイン電流特性を記憶データに対応する状態に変更する書き込み動作時において，前記コア側のセルトランジスタの特性の変化を検出する書き込みベリファイ回路と，
前記コア側のセルトランジスタへの読み出し動作期間において，前記書き込みベリファイ回路を非活性化する書き込みベリファイ禁止信号を生成する書き込みベリファイ禁止信号生成回路とを有することを特徴とする半導体不揮発性メモリ。
【００５７】
（付記２）付記１において，
前記書き込みベリファイ禁止信号生成回路は，前記読み出し動作におけるアドレスの変化時において，前記書き込みベリファイ禁止信号を生成することを特徴とする半導体不揮発性メモリ。
【００５８】
（付記３）付記１において，
前記コアは，アドレスをデコードするデコーダを更に有し，
前記書き込みベリファイ禁止信号生成回路は，前記読み出し動作におけるアドレスの変化に応答して前記デコーダが動作する時に，前記書き込みベリファイ禁止信号を生成することを特徴とする半導体不揮発性メモリ。
【００５９】
（付記４）付記１において，
前記書き込みベリファイ禁止信号生成回路は，読み出しデータを出力する読み出しデータ出力バッファの出力動作時において，前記書き込みベリファイ禁止信号を生成することを特徴とする半導体不揮発性メモリ。
【００６０】
（付記５）付記１において，
前記書き込みベリファイ禁止信号生成回路は，前記読み出し動作におけるアドレス変化を検出するアドレス変化検出信号，または，読み出しデータを出力する読み出しデータ出力バッファの出力動作を制御する読出データ出力信号に応答して，前記書き込みベリファイ禁止信号を生成することを特徴とする半導体不揮発性メモリ。
【００６１】
（付記６）付記１において，
更に，ベリファイレベルに応じたゲート電圧・ドレイン電流特性を有する書き込みベリファイ用のレファレンスセルトランジスタを有し，
前記書き込みベリファイ回路は，前記コア側のセルトランジスタのドレイン電流に応じた第１の電圧と，前記レファレンスセルトランジスタのドレイン電流に応じた第２の電圧とを比較するセンスアンプと，前記センスアンプが検出するベリファイ判定結果信号をラッチするラッチ回路とを有し，
前記書き込みベリファイ禁止信号に応答して，前記センスアンプの出力の前記ラッチ回路への供給が禁止されることを特徴とする半導体不揮発性メモリ。
【００６２】
（付記７）付記１において，
前記セルトランジスタは，フローティングゲートまたはトラップゲートに電荷を注入または引き抜くことにより，前記ゲート電圧・ドレイン電流特性が変更されることを特徴とする半導体不揮発性メモリ。
【００６３】
（付記８）書き込み動作中に読み出し動作が実行される半導体不揮発性メモリにおいて，
電源電圧及びグランド電圧が供給される電源パッド及びグランドパッドと，
記憶データに応じたゲート電圧・ドレイン電流特性を有する複数のセルトランジスタを有するコアと，
ベリファイレベルに応じたゲート電圧・ドレイン電流特性を有する書き込みベリファイ用のレファレンスセルトランジスタと，
当該コア側のセルトランジスタへの電荷の注入または引き抜きにより，当該セルトランジスタのゲート電圧・ドレイン電流特性を記憶データに対応する状態に変更する書き込み動作時において，前記電源パッドとコア内のセルトランジスタとグランドパッドとを結ぶ電流パス内の第１のノードと，前記電源パッドとレファレンスセルトランジスタとグランドパッドとを結ぶ電流パス内の第２のノードの電圧差を検出して，前記コア側のセルトランジスタの特性の変化を検出する書き込みベリファイ回路と，
前記コア側のセルトランジスタへの読み出し動作期間において，前記書き込みベリファイ回路を非活性化する書き込みベリファイ禁止信号を生成する書き込みベリファイ禁止信号生成回路とを有することを特徴とする半導体不揮発性メモリ。
【００６４】
（付記９）付記８において，
前記書き込みベリファイ禁止信号生成回路は，前記読み出し動作におけるアドレスの変化時において，前記書き込みベリファイ禁止信号を生成することを特徴とする半導体不揮発性メモリ。
【００６５】
（付記１０）付記８において，
前記コアは，アドレスをデコードするデコーダを更に有し，
前記書き込みベリファイ禁止信号生成回路は，前記読み出し動作におけるアドレスの変化に応答して前記デコーダが動作する時に，前記書き込みベリファイ禁止信号を生成することを特徴とする半導体不揮発性メモリ。
【００６６】
（付記１１）付記８において，
前記書き込みベリファイ禁止信号生成回路は，読み出しデータを出力する読み出しデータ出力バッファの出力動作時において，前記書き込みベリファイ禁止信号を生成することを特徴とする半導体不揮発性メモリ。
【００６７】
【発明の効果】
以上，本発明によれば，書き込み動作中に読み出し動作が実行される半導体不揮発性メモリにおいて，読み出し動作中の比較的電流消費が大きい期間において，書き込みベリファイ回路でのベリファイ判定結果の生成を禁止するようにしたので，電源，グランド電位の変動に伴う誤ったベリファイ判定結果が生成されることが防止される。
【図面の簡単な説明】
【図１】コア側のセルトランジスタとレファレンス側のセルトランジスタとセンスアンプの概略回路図である。
【図２】イレーズベリファイとプログラムベリファイとを説明する図である。
【図３】本実施の形態例における半導体不揮発性メモリの構成図である。
【図４】出力バッファ３８の回路図である。
【図５】読み出し動作時のタイミングチャート図である。
【図６】本実施の形態例における書き込みベリファイ回路を示す図である。
【図７】書き込みベリファイ禁止信号を含む読み出し動作のタイミングチャート図である。
【符号の説明】
ＭＣ           メモリコア
CCA,CCB        セルアレイ
C-CEL          コア側セルトランジスタ
Ref-CEL        レファレンス側セルトランジスタ
X-DEC,Y-DEC    デコーダ
１４           センスアンプ
２６           読み出しベリファイ回路
２８           書き込みベリファイ回路
３８           出力バッファ
【図１】
0004004306.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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