(57)【特許請求の範囲】
【請求項１】
行及び列に配列される多数個のメモリセルを有するバンクと、前記バンクの列を選択するカラムデコーダとを含み、クロック信号に同期して動作する同期式半導体メモリ装置において、
前記バンクの列を選択するカラムアドレスを入力するカラムアドレス入力端と、
前記カラムアドレス入力端と前記カラムデコーダとの間で、前記カラムアドレスを所定の遅延クロック周期数だけ遅らせる第１シフトレジスタと、
ロウアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号のクロック周期数をＲＬ、最小クロック周期数をＲＬminとし、カラムアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号のクロック周期数をＣＬ、最小クロック周期数をＣＬminとするとき、同一のバンクに対し、前記ロウアクセス命令の印加から前記カラムアクセス命令の印加までの前記クロック信号のクロック周期数のＲＣＤを感知して、前記ＲＣＤと前記（ＲＬmin−ＣＬmin）との差分ＲＣＤminに関する情報を有する第１遅延クロック制御信号を前記第１シフトレジスタに供給するカウンタとを具備し、
前記遅延クロック周期数は、前記ＲＣＤと前記（ＲＬmin−ＣＬmin）との差分に対応してＲＣＤ＜ＲＣＤminの場合にもＲＬ≧ＲＬminを満足させるように決定されることを特徴とする同期式半導体メモリ装置。
【請求項２】
前記第１シフトレジスタは、
毎周期の前記クロック信号に応答して前記カラムアドレスを継続的に伝送し、直列に接続される多数個のレジスタと、
前記ＲＣＤと前記（ＲＬmin−ＣＬmin）との差分に対応して、前記多数個のレジスタの出力信号の内いずれかの信号を選択的に前記カラムデコーダに供給するマルチプレクサとを具備することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項３】
前記多数個のレジスタは、
Ｄフリップ−フロップであることを特徴とする請求項２に記載の同期式半導体メモリ装置。
【請求項４】
前記カウンタは、
前記（ＲＬmin−ＣＬmin）の値を前記クロック信号に応答して１ずつデクリメントさせるダウンカウンタと、
前記ロウアクセス命令が発生してから前記カラムアクセス命令が発生する時の前記ダウンカウンタの出力値の情報を有する前記第１遅延クロック制御信号を前記第１シフトレジスタに供給するレジスタと、
前記ロウアクセス命令の発生によってイネーブルされて前記クロック信号に応答する第１クロック制御信号を前記ダウンカウンタに供給し、前記ダウンカウンタの出力値が０となる時にディスエーブルされるクロック制御部と、
前記ロウアクセス命令の発生によってイネーブルされて前記第１クロック制御信号に応答する第２クロック制御信号を前記レジスタに供給し、前記カラムアクセス命令の発生によってディスエーブルされる論理部とを具備することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項５】
前記同期式半導体メモリ装置は、
前記ロウアクセス命令の発生によって活性化され、前記カラムアクセス命令の発生によって非活性化される出力信号を前記論理部に供給するＲＣＤ測定部をさらに具備することを特徴とする請求項４に記載の同期式半導体メモリ装置。
【請求項６】
前記同期式半導体メモリ装置は、
前記メモリセルの出力データをＣＬminだけ遅らせる第２シフトレジスタと、
所定の第２遅延クロック制御信号に応答して、前記第２シフトレジスタの出力信号を前記遅延クロック周期数だけ遅らせてバッファリングするバッファとをさらに具備することを特徴とする請求項１に記載の同期式半導体メモリ装置。
【請求項７】
前記同期式半導体メモリ装置は、前記バッファを制御する第２遅延クロック制御信号を発生させるバッファ制御部をさらに具備し、
前記バッファ制御部は、
毎周期の前記クロック信号に応答して、前記カラムアクセス命令を前記遅延クロック周期数だけ遅らせて出力する第１レジスタと、
毎周期の前記クロック信号に応答して、前記第１レジスタの出力信号を前記ＣＬminだけ遅らせて前記バッファを制御する前記第２遅延クロック制御信号とを発生させる第２レジスタとを具備することを特徴とする請求項６に記載の同期式半導体メモリ装置。
【請求項８】
行及び列に配列される多数個のメモリセルを有するバンクと、  前記バンクの列を選択するカラムデコーダと、選択される前記メモリセルからのデータを出力するビットライン対と、前記ビットライン対のデータを増幅するセンスアンプとを含み、クロック信号に同期されて動作する同期式半導体メモリ装置において、
前記バンクの列を選択するカラムアドレスを入力するカラムアドレス入力端と、
前記カラムアドレス入力端と前記カラムデコーダとの間で、前記カラムアドレスを所定の遅延クロック周期数だけ遅らせる第１シフトレジスタと、
ロウアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号のクロック周期数をＲＬ、最小クロック周期数をＲＬminとするとき、
同一のバンクに対しロウアクセス命令の印加からカラムアクセス命令の印加までの前記クロック信号のクロック周期数のＲＣＤ、及び前記ロウアクセス命令の印加から前記センスアンプがイネーブルされるまでの前記クロック信号のクロック周期数のＲＳＥ値が定まっている時、前記ＲＣＤと前記ＲＳＥとの差分に関する情報を有する第１遅延クロック制御信号を前記第１シフトレジスタに供給するカウンタとを具備し、
前記遅延クロック周期数は、前記ＲＣＤと前記ＲＳＥとの差分に対応してＲＣＤ＜ＲＳＥの場合にもＲＬ≧ＲＬminを満足させるように決定されることを特徴とする同期式半導体メモリ装置。
【請求項９】
前記第１シフトレジスタは、
毎周期の前記クロック信号に応答して前記カラムアドレスを継続的に伝送し、直列に接続される多数個のレジスタと、
前記ＲＣＤと前記ＲＳＥとの差分に対応して、前記多数個のレジスタの出力信号の内いずれかの信号を選択的に前記カラムデコーダに供給するマルチプレクサとを具備することを特徴とする請求項８に記載の同期式半導体メモリ装置。
【請求項１０】
前記多数個のレジスタは、
Ｄフリップ−フロップであることを特徴とする請求項９に記載の同期式半導体メモリ装置。
【請求項１１】
前記カウンタは、
前記ＲＳＥをカウントして第１クロック周期数を発生させる第１カウント回路と、
前記ＲＣＤをカウントして第２クロック周期数を発生させる第２カウント回路と、
前記第１クロック周期数から前記第２クロック周期数を減算して第３クロック周期数を算出し、前記第２クロック周期数が前記第１クロック周期数より大きい場合には前記第３クロック周期数を０にする減算器とを具備することを特徴とする請求項８に記載の同期式半導体メモリ装置。
【請求項１２】
前記第１カウント回路は、
前記ロウアクセス命令の発生によって活性化され、前記センスアンプイネーブル信号の活性化によって非活性される出力信号を発生させる論理ラッチ部と、
前記論理ラッチ部の出力信号の活性区間でイネーブルされて、前記活性区間で発生される前記クロック信号のクロック周期数をカウントして前記第１クロック周期数を発生させるカウンタとを具備することを特徴とする請求項１１に記載の同期式半導体メモリ装置。
【請求項１３】
前記第２カウント回路は、
前記ロウアクセス命令の発生によって活性化され、前記カラムアクセス命令の発生によって非活性化される出力信号を発生させる論理ラッチ部と、
前記論理ラッチ部の出力信号の活性区間でイネーブルされて、前記活性区間で発生される前記クロック信号のクロック周期数をカウントして前記第２クロック周期数を発生させるカウンタとを具備することを特徴とする請求項１２に記載の同期式半導体メモリ装置。
【請求項１４】
前記カウンタは、
前記カラムアクセス命令の発生によって活性化され、前記センスアンプをイネーブルさせるセンスアンプイネーブル信号に応答して非活性される出力信号を発生させる論理部と、
前記論理部の出力信号の活性区間で発生される前記クロック信号のクロック周期数をカウントするカウンタとを具備することを特徴とする請求項８に記載の同期式半導体メモリ装置。
【請求項１５】
前記半導体メモリ装置は、
カラムアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＣＬminとするとき、前記メモリセルの出力データを前記ＣＬminだけ遅らせる第２シフトレジスタと、
所定の第２遅延クロック制御信号に応答して、前記第２シフトレジスタの出力信号を所定の遅延クロック周期数だけ遅らせてバッファリングするバッファとをさらに具備することを特徴とする請求項８に記載の同期式半導体メモリ装置。
【請求項１６】
前記同期式半導体メモリ装置は、前記バッファを制御する第２遅延クロック制御信号を発生させるバッファ制御部をさらに具備し、
前記バッファ制御部は、
毎周期の前記クロック信号に応答して、前記カラムアクセス命令を前記第１遅延クロック周期数だけ遅らせて出力する第１レジスタと、
毎周期の前記クロック信号に応答して、前記第１レジスタの出力信号を前記遅延クロック周期数だけ遅らせて前記バッファを制御する前記第２遅延クロック制御信号を発生させる第２レジスタとを具備することを特徴とする請求項１５に記載の同期式半導体メモリ装置。
【請求項１７】
前記第１遅延クロック信号は、
外部から直接供給されることを特徴とする請求項８に記載の同期式半導体メモリ装置。
【請求項１８】
行及び列に配列される多数個のメモリセルを有するバンクを含み、選択される前記メモリセルのデータをクロック信号に同期して出力する同期式半導体メモリ装置において、
ロウアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＲＬminとし、カラムアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＣＬminとし、同一のバンクに対しロウアクセス命令の印加からカラムアクセス命令の印加までの前記クロック信号のクロック周期数をＲＣＤとするとき、
前記カラムアクセス命令の印加からデータが出力されるのにかかる前記クロック信号のクロック周期数であるＣＡＳラテンシは、
ＲＣＤが（ＲＬmin−ＣＬmin）より小さい場合には（ＲＬmin−ＲＣＤ）に決定され、
ＲＣＤが（ＲＬmin−ＣＬmin）以上の場合にはＣＬminに決定されることを特徴とする同期式半導体メモリ装置。
【請求項１９】
前記（ＲＬmin−ＣＬmin）は、
前記同期式半導体メモリ装置の外部から入力されることを特徴とする請求項１８に記載の同期式半導体メモリ装置。
【請求項２０】
行及び列に配列される多数個のメモリセルを有するバンクと、前記バンクの列を選択するカラムデコーダと、選択される前記メモリセルからのデータを出力するビットライン対と、前記ビットライン対のデータを増幅するセンスアンプとを含み、クロック信号に同期されて動作する同期式半導体メモリ装置において、
ロウアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号のクロック周期数をＲＬ、最小クロック周期数をＲＬminとし、カラムアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号のクロック周期数をＣＬ、最小クロック周期数をＣＬminとし、同一のバンクに対しロウアクセス命令の印加からカラムアクセス命令の印加までの前記クロック信号のクロック周期数をＲＣＤ、最小クロック周期数をＲＣＤminとし、前記ロウアクセス命令の印加から前記センスアンプがイネーブルされるまでの前記クロック信号のクロック周期数をＲＳＥとする時、
前記カラムアクセス命令の印加からデータが出力されるのにかかる前記クロック信号のクロック周期数であるＣＡＳラテンシは、
前記ＲＣＤと前記ＲＳＥとの差分に対応してＲＣＤ＜ＲＳＥの場合にもＲＬ≧ＲＬminを満足させるように決定されることを特徴とする同期式半導体メモリ装置。
【請求項２１】
前記ＣＡＳラテンシは、
前記ＲＣＤが前記ＲＳＥより小さく、且つその差分が所定の基準クロック周期数以上である場合には（ＲＬmin−ＲＣＤ）に決定され、
前記ＲＣＤが前記ＲＳＥ以上、或いはその差分が前記基準クロック周期数以下である場合には前記ＣＬminに決定されることを特徴とする請求項２０に記載の同期式半導体メモリ装置。
【請求項２２】
行及び列に配列される多数個のメモリセルを有するバンクを含み、クロック信号に同期されて選択される前記メモリセルのデータを出力する同期式半導体メモリ装置のＣＡＳラテンシ制御方法において、
ロウアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＲＬminとし、カラムアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＣＬminとするとき、前記（ＲＬmin−ＣＬmin）を前記同期式半導体メモリ装置の外部から入力する段階と、
同一のバンクに対しロウアクセス命令の印加からカラムアクセス命令の印加までの前記クロック信号のクロック周期数をＲＣＤとするとき、前記ＲＣＤと前記（ＲＬmin−ＣＬmin）とを比較する段階と、
前記ＲＣＤが（ＲＬmin−ＣＬmin）より小さければ、前記カラムアクセス命令の印加からデータが出力されるのにかかる前記クロック信号のクロック周期数であるＣＡＳラテンシを（ＲＬmin−ＲＣＤ）に決定する段階と、
前記ＲＣＤが（ＲＬmin−ＣＬmin）以上であれば、前記ＣＡＳラテンシをＣＬminに決定する段階とを具備することを特徴とする同期式半導体メモリ装置のＣＡＳラテンシ制御方法。
【請求項２３】
行及び列に配列される多数個のメモリセルを有するバンクを含み、ロウアクセス命令の印加から前記メモリセルのデータが出力されるのに必要なクロック信号の最小クロック周期数をＲＬminとし、カラムアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＣＬminとし、前記クロック信号に同期されて選択される前記メモリセルのデータを出力する同期式半導体メモリ装置のＣＡＳラテンシ制御方法において、
ロウアクセス命令の印加から前記カラムアクセス命令の印加までの前記クロック信号のクロック周期数のＲＣＤを感知する段階と、
前記ロウアクセス命令の印加から前記センスアンプがイネーブルされるまでの前記クロック信号のクロック周期数のＲＳＥを感知する段階と、
前記ＲＣＤと前記ＲＳＥとを比較する段階と、
前記ＲＣＤが前記ＲＳＥより小さく、且つその差分が所定の基準クロック周期数以上であれば、前記カラムアクセス命令の印加からデータが出力されるのにかかる前記クロック信号のクロック周期数であるＣＡＳラテンシを（ＲＬmin−ＲＣＤ）に決定する段階と、
前記ＲＣＤが前記ＲＳＥ以上、或いはその差分が前記基準クロック周期数より小さければ、前記ＣＡＳラテンシをＣＬminに決定する段階とを具備することを特徴とする同期式半導体メモリ装置のＣＡＳラテンシ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式半導体メモリ装置（シンクロナスＲＡＭ；以下、ＳＤＲＡＭと称する）に係り、具体的には、ポステッドＣＡＳラテンシ機能を備えたＳＤＲＡＭ及びＣＡＳラテンシ制御方法に関する。
【０００２】
【従来の技術】
一般に、ＳＤＲＡＭは、外部から入力されるクロック信号に同期して読出しまたは書込み動作が制御される。図１３は、ロウアクセス命令またはカラムアクセス命令の印加からデータが出力されるまでのそれぞれのラテンシ（Ｌａｔｅｎｃｙ）を説明するための図である。
まず、ロウアクセス命令が印加されてから最初のデータが出力されるまでの外部クロック信号のクロック周期数をＲＡＳラテンシ（以下、ＲＬ）とし、カラムアクセス命令が印加されてから最初のデータが出力されるまでの外部クロック信号のクロック周期数をＣＡＳラテンシ（以下、ＣＬ）とする。そしてロウアクセス命令が印加されてから同一のバンクへのカラムアクセス命令が印加されるまでの外部クロック信号のクロック周期数をＲＡＳ−ＣＡＳラテンシ（以下、ＲＣＤ）とする。また、これらＲＣＤ、ＲＬ及びＣＬの間には以下のような数式が成立つ。
【０００３】
【数１】
ＲＬ＝ＲＣＤ＋ＣＬ            …（１）
また、特定の外部クロック信号の周波数におけるＲＬの最小値をＲＬminとするとき、ＲＬは、下記式を満足しなければならない。
【数２】
ＲＬ≧ＲＬmin         …（２）
続けて、特定の外部クロック信号の周波数におけるＣＬの最小値をＣＬminとするとき、ＲＣＤminは下記式のように定義される。
【数３】
ＲＣＤmin＝ＲＬmin−ＣＬmin  …（３）
【０００４】
ところが、ＳＤＲＡＭを使用するシステムにおいて、その性能を向上させるためには、ＲＣＤminがＲＣＤより大きい（ＲＣＤ＜ＲＣＤmin）場合、すなわち、ポステッドＣＡＳラテンシ（ＰｏｓｔｅｄＣＡＳＬａｔｅｎｃｙ）の場合にもデータが正常に出力可能な機能が望まれる。すなわち、ＲＣＤ＜ＲＣＤminの場合にも製品の仕様であるＲＬ≧ＲＬminを満足しなければならないのである。このように、ポステッドＣＡＳラテンシの場合にＲＬ≧ＲＬminを満足するためには、ＣＬが下記式を満足しなければならない。
【数４】
ＣＬ＞ＣＬmin＋（ＲＣＤmin−ＲＣＤ）…（４）
【０００５】
【発明が解決しようとする課題】
従来のＳＤＲＡＭにおいては、ＲＣＤmin−ＲＣＤ＜０といった仕様を厳守しなければならなかったため、モードレジスタセット（以下、ＭＲＳ）命令によりＣＬの最小値ＣＬminを保障するＣＬを決定することで十分であった。ところが、ポステッドＣＡＳ状態では、式（４）から分かるように、（ＲＣＤmin−ＲＣＤ）値及びＣＬminを別に知っていなければ、適宜な遅延時間及びデータパスのラテンシを制御するＣＡＳ命令（カラムアドレス命令を含む）が入力できない。したがって本発明の目的は、ポステッドＣＡＳ命令が行えるようなＳＤＲＡＭ及びこれを用いたデータ出力方法を提供することである。
【０００６】
【課題を解決するための手段】
前記目的を達成するため、本発明では、行及び列に配列される多数個のメモリセルを有するバンクと、前記バンクの列を選択するカラムデコーダとを含み、クロック信号に同期されて動作するＳＤＲＡＭが提供される。本発明のＳＤＲＡＭは、ポステッドＣＡＳ状態でＣＡＳ命令を遅らせる適宜な遅延手段を具備する。すなわち、（ｔＲＣＤmin−ｔＲＣＤ）の値を決定する方法及び、その結果分メモリの内部においてＣＡＳ命令を遅らせる方法が提案される。また、本発明のＳＤＲＡＭは、前記バンクの列を選択するカラムアドレスを入力するカラムアドレス入力端と、前記カラムアドレス入力端と前記カラムデコーダとの間で、前記カラムアドレスを所定の遅延クロック周期数だけ遅らせる第１シフトレジスタと、ロウアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＲＬminとし、カラムアクセス命令の印加から前記メモリセルのデータが出力されるのに必要な前記クロック信号の最小クロック周期数をＣＬminとするとき、同一のバンクに対し、前記ロウアクセス命令の印加から前記カラムアクセス命令の印加までの前記クロック信号のクロック周期数のＲＣＤに対応して、前記ＲＣＤと前記（ＲＬmin−ＣＬmin）との差分に関する情報を有する第１遅延クロック制御信号を前記第１シフトレジスタに供給する手段とを具備する。そして前記遅延クロック周期数は、前記ＲＣＤと前記（ＲＬmin−ＣＬmin）との差分に対応して、外部においてプログラムされるか、或いは内部において決定される。特に、内部において決定される時には、所定のカウンタを具備する。
【０００７】
本発明のＳＤＲＡＭの前記カウンタは、同一のバンクに対し、ロウアクセス命令の印加からカラムアクセス命令の印加までの前記クロック信号のクロック周期数のＲＣＤ及び前記ロウアクセス命令の印加から前記センスアンプがイネーブルされるまでの前記クロック信号のクロック周期数のＲＳＥを感知して、前記ＲＣＤと前記ＲＳＥとの差分に関する情報を有する第１遅延クロック制御信号を前記第１シフトレジスタに供給することもできる。このとき、前記遅延クロック周期数は、前記ＲＣＤと前記ＲＳＥとの差分に対応して決定される。
【０００８】
前記目的を達成するため、本発明は、ＳＤＲＡＭのＣＡＳラテンシ制御方法を提供する。本発明のＣＡＳラテンシ制御方法は、前記（ＲＬmin−ＣＬmin）を前記ＳＤＲＡＭの外部から入力する段階と、前記ＲＣＤと前記（ＲＬmin−ＣＬmin）とを比較する段階と、前記ＲＣＤが（ＲＬmin−ＣＬmin）より小さければ、前記カラムアクセス命令の印加からデータが出力されるのにかかる前記クロック信号のクロック周期数であるＣＬを（ＲＬmin−ＲＣＤ）に決定する段階と、前記ＲＣＤが（ＲＬmin−ＣＬmin）以上であれば、前記ＣＬをＣＬminに決定する段階とを具備する。
【０００９】
本発明の他のＣＡＳラテンシ制御方法は、ＲＣＤを感知する段階と、ＲＳＥを感知する段階と、前記ＲＣＤと前記ＲＳＥとを比較する段階と、前記ＲＣＤが前記ＲＳＥより小さく、且つその差分が所定の基準クロック周期数以上であれば、前記カラムアクセス命令の印加からデータが出力されるのかかる前記クロック信号のクロック周期数であるＣＬを（ＲＬmin−ＲＣＤ）に決定する段階と、前記ＲＣＤが前記ＲＳＥ以上、或いはその差分が前記基準クロック周期数より小さければ、前記ＣＬをＣＬminに決定する段階とを具備する。
【００１０】
本発明のさらに他の制御方法は、前記（ＲＣＤＬmin−ＲＣＤ）値を外部においてプログラムして、内部ＣＡＳ命令の遅延を制御することである。これは、外部ＲＣＤを感知する過程が省かれる場合である。
本発明のＳＤＲＡＭ及びＣＡＳラテンシ制御方法によると、ＳＤＲＡＭにおいて別途のＭＲＳ命令なしでも、ポステッドＣＡＳラテンシ及び通常のＣＡＳラテンシ動作が適宜行える。
【００１１】
【発明の実施の形態】
本発明及び本発明の動作上の利点並びに本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施の形態を例示する添付図面及び添付図面に対応して記載された内容を参照しなければならない。
以下、添付した図面に基づき、本発明の好適な実施の形態について詳細に説明する。  図中、同一の参照符号は同一の部材を表わす。
【００１２】
先ず、通常のＳＤＲＡＭの出力に関わる構成要素及びデータ出力動作は、概して説明すれば、下記の通りである。
ＳＤＲＡＭは、多数個のバンクを有している。また、この個々のバンクは、行及び列に配列される多数個のメモリセルから構成される。そしてＳＤＲＡＭは、１つのバンク中に含まれる多数個のメモリセルから特定のメモリセルを選択するため、行を選択するロウデコーダ及び列を選択するカラムデコーダを含む。また、ロウデコーダを介して選択される行のメモリセルのデータは、ビットライン対に出力される。また、出力されるデータはセンスアンプを介して増幅される。また、選択される列に対応するビットライン対の増幅されたデータは、伝送スイッチを介してデータ入出力線に出力される。この時、伝送スイッチは、カラムデコーダを介して入力されるデコーディングされたカラムアドレスによって選択的にターンオンされる。入出力線に出力されたデータは、出力バッファを介して外部に出力される。ＳＤＲＡＭの出力動作は、外部から入力されるクロック信号に同期されて制御される。
【００１３】
【実施例】
第１実施例
図１は、本発明の第１実施例によるポステッドＣＡＳラテンシ機能を備えたＳＤＲＡＭの概略ブロック図である。図中には、本発明と関わる要素が示してある。図１を参照すると、第１実施例によるＳＤＲＡＭは、カラムアドレス入力端Ｎ１０２、第１シフトレジスタ１０３、カラムデコーダ１０９、カウンタ１１５及びメモリセルバンク１０５を含む。
【００１４】
メモリセルバンク１０５は、行及び列に配列される多数個のメモリセルから構成される（ここでは、便宜上１つのバンクのみを示す）。カラムデコーダ１０９は、メモリセルバンク１０５の列を選択する。カラムアドレス入力端Ｎ１０２は、メモリセルバンク１０５の列を選択するカラムアドレスＣＡを受信する。第１シフトレジスタ１０３は、カラムアドレス入力端Ｎ１０２を介して入力されるカラムアドレスＣＡを遅延クロック周期数ＴＤ１だけ遅らせてカラムデコーダ１０９に供給する。ここで、遅延クロック周期数ＴＤ１は、下記式を満足する。
【数５】
ＴＤ１=（ＲＬmin−ＣＬmin）−ＲＣＤ    …（５）
【００１５】
ここで、ＲＬminは、ロウアクセス命令の印加からメモリセルのデータが出力されるのに必要なクロック信号ＣＬＫの最小クロック周期数を表わす。またＣＬminは、カラムアクセス命令の印加からメモリセルのデータが出力されるのに必要なクロック信号ＣＬＫの最小クロック周期数を表わす。またＲＣＤは、同一のバンクに対しロウアクセス命令の印加からカラムアクセス命令の印加までのクロック信号ＣＬＫのクロック周期数を表す。
【００１６】
第１シフトレジスタ１０３は、具体的には多数個のレジスタ１０３ａ、１０３ｂ、１０３ｃ及びマルチプレクサ１０３ｘを具備する。レジスタ１０３ａ、１０３ｂ、１０３ｃは直列に接続され、クロック信号ＣＬＫに応答して入力されるカラムアドレスＣＡを順次送る。従って、カラムアドレスＣＡは、クロック信号ＣＬＫの１クロック毎に次のレジスタに送られる。マルチプレクサ１０３ｘは、カラムアドレス入力端Ｎ１０２及び前記レジスタ１０３ａ、１０３ｂ、１０３ｃの出力信号を入力信号とし、カウンタ１１５から出力される第１遅延クロック制御信号ＤＲＣＤに応答して選択される１つの信号をカラムデコーダ１０９に供給する。第１シフトレジスタ１０３に含まれるレジスタの数は拡張可能である（ここでは、便宜上３つのレジスタのみを示す）。好ましい実施例によると、レジスタ１０３ａ、１０３ｂ、１０３ｃはＤフリップ−フロップである。
カウンタ１１５はＲＣＤを感知して、ＲＣＤと（ＲＬmin−ＣＬmin）との差分に関する情報を有する第１遅延クロック制御信号ＤＲＣＤを第１シフトレジスタ１０３のマルチプレクサ１０３ｘに供給する。（ＲＬmin−ＣＬmin）の値は、ＭＲＳを介してＳＤＲＡＭの外部から入力可能である。カウンタ１１５の詳細については、図２を参照して具体的に説明する。
【００１７】
図１に示されたように、第１実施例によるＳＤＲＡＭは、センスアンプ１０７、第２シフトレジスタ１１１及びバッファ１１３をさらに具備する。
センスアンプ１０７は、ビットライン対に出力されるメモリセルのデータを増幅する。第２シフトレジスタ１１１は、メモリセルの出力データをＣＬminだけ遅らせてバッファ１１３に供給する。第２シフトレジスタ１１１は、第１シフトレジスタ１０３とほぼ同一の構成及び作用効果を有するので、ここではそれについての具体的な説明は省略する。ただ、マルチプレクサ１１１ｘはＣＬminによって制御される。
【００１８】
バッファ１１３は、第２遅延クロック制御信号ＰＴＲＳＴに応答して、第２シフトレジスタ１１１の出力信号Ｎ１１２を遅延クロック周期数ＴＤ１だけ遅らせてバッファリングする。本発明の好ましい実施例によると、ＳＤＲＡＭは、バッファ１１３を制御する第２遅延クロック制御信号ＲＴＲＳＴを発生させるバッファ制御部１１７をさらに具備する。バッファ制御部１１７の詳細については、図３を参照して具体的に説明する。ＡＮＤゲート１１９は、図２と関連づけられて後述するカウンティング静止信号ＱＲＣＤＺＥによってイネーブルされて、クロック信号ＣＬＫに応答してカラム制御信号ＰＣＤＥＮを発生させる。カラム制御信号ＰＣＤＥＮは、最終的には、カラムデコーダ１０９を制御する。
【００１９】
図２は、図１のカウンタ１１５を具体的に示す回路図である。これを参照すると、カウンタ１１５は、ダウンカウンタ２０１、レジスタ２０３、クロック制御部２０５、論理部２０７及びＲＣＤ測定部２０９を具備する。
ダウンカウンタ２０１は、（ＲＬmin−ＣＬmin）の値であるＲＣＤminを入力し、クロック制御部２０５の出力信号である第１クロック制御信号ＣＫＣＯＮ１に応答して、ＲＣＤminから１ずつデクリメントされる値を有する出力信号ＱＲＣＤを発生させる。レジスタ２０３は、ダウンカウンタ２０１の出力信号ＱＲＣＤを論理部２０７の出力信号である第２クロック制御信号ＣＫＣＯＮ２に応答して格納させ、第１遅延クロック制御信号ＤＲＣＤを第１シフトレジスタ１０３（図１参照）に供給する。
【００２０】
クロック制御部２０５は、ロウアクセス命令の発生によってイネーブルされて、クロック信号ＣＬＫに応答する第１クロック制御信号ＣＫＣＯＮ１をダウンカウンタ２０１に供給する。クロック制御部２０５は、ダウンカウンタ２０１の出力信号ＱＲＣＤの値が“０”となるときにディスエーブルされる。好ましくは、クロック制御部２０５は、インバータ２０５ａ及びＡＮＤゲート２０５ｂから構成される。インバータ２０５ａは、ダウンカウンタ２０１の出力信号ＱＲＣＤの値が"０"となる時に"ハイ"に活性化するカウンティング静止信号ＱＲＣＤＺＥを反転させる。そしてＡＮＤゲート２０５ｂは、ロウアクセス信号ＰＲ、クロック信号ＣＬＫ及びインバータ２０５ａの出力信号Ｎ２０６を論理積して第１クロック制御信号ＣＫＣＯＮ１を発生させる。ここで、ロウアクセス信号ＰＲは、ロウアクセス命令が発生されると"ハイ"に活性化される信号である。従って、第１クロック制御信号ＣＫＣＯＮ１は、ロウアクセス命令が発生した後にクロック信号ＣＬＫに応答する。しかし乍ら、第１クロック制御信号ＣＫＣＯＮ１は、ダウンカウンタ２０１の出力信号ＱＲＣＤが"０"となってからは、"ロウ"の状態が続く。
【００２１】
しかし、再びロウアクセス命令が発生されると、リセット制御部２１１の出力信号ＰＲＳＥＴが活性化され、ダウンカウンタ２０１はリセットされる。そして第１クロック制御信号ＣＫＣＯＮ１は再びクロック信号ＣＬｋに応答する。
ＲＣＤ測定部２０９は、ロウアクセス信号ＰＲ及びカラムアクセス信号ＰＣを入力されて、論理部２０７に出力されるＲＣＤ測定信号ＲＣＤＥＴを発生させる。ここで、カラムアクセス信号ＰＣは、カラムアクセス命令が発生されると"ハイ"に活性化される信号である。ＲＣＤ測定信号ＲＣＤＥＴは、ロウアクセス命令の発生によって活性化され、カラムアクセス命令の発生によってディスエーブルされる。
【００２２】
本発明の好ましい実施例によると、ＲＣＤ測定部２０９は２つのインバータ２０９ａ、２０９ｄ及び２つのＮＡＮＤゲート２０９ｂ、２０９ｃから構成される。インバータ２０９ａは、カラムアクセス信号ＰＣを反転させる。そして２つのＮＡＮＤゲート２０９ｂ、２０９ｃは、それぞれロウアクセス信号ＰＲ及びインバータ２０９ａの出力信号を１つの入力信号とし、クロスカップルする。そしてインバータ２０９ｄは、ＮＡＮＤゲート２０９ｂの出力信号を反転させてＲＣＤ測定信号ＲＣＤＥＴを発生させる。従って、ＲＣＤ測定信号ＲＣＤＥＴは、ロウアクセス命令の発生によって活性化され、カラムアクセス命令の発生によってディスエーブルされる。
論理部２０７は、第１クロック制御信号ＣＫＣＯＮ１及びＲＣＤ測定信号ＲＣＤＥＴを論理和して、その出力信号である第２クロック制御信号ＣＫＣＯＮ２をレジスタ２０３のクロック端に供給する。好ましくは、論理部２０７はＯＲゲートにて具現される。
【００２３】
図２に示されたように、カウンタ１１５は、ＲＣＤmin、ロウアクセス信号ＰＲ、カラムアクセス信号ＰＣ、クロック信号ＣＬＫを入力されて（ＲＣＤmin−ＲＣＤ）に関する情報を有する第１遅延クロック制御信号ＤＲＣＤを発生させる。ここで、（ＲＣＤmin−ＲＣＤ）が"０"より小さな値である場合には、第１遅延クロック制御信号ＤＲＣＤは、（ＲＣＤmin−ＲＣＤ）が"０"である場合の情報と同一の情報を有する。
【００２４】
図３は、図１のバッファ制御部１１７を具体的に示す回路図である。これを参照すると、バッファ制御部１１７は、第１レジスタ３０１及び第２レジスタ３０３を具備する。
第1レジスタ３０１はクロック信号ＣＬＫに応答して、カラムアクセス信号ＰＣを遅延クロック周期数ＴＤ１だけ遅らせて出力する。第１レジスタ３０１は、クロック信号ＣＬＫに代えて、内部クロック信号ＰＣＬＫに応答する場合もある。ここで、内部クロック信号ＰＣＬＫは、クロック信号ＣＬＫの立ち上がりエッジに応答して発生される信号である。第１レジスタ３０１は、図１に示された第１シフトレジスタ１０３とほぼ同一の構成及び作用効果を有する。ただ、第１シフトレジスタ１０３はカラムアドレスＣＡを遅延クロック周期数ＴＤ１だけ遅らせるのに対し、第１レジスタ３０１はカラムアクセス信号ＰＣを遅延クロック周期数ＴＤ１だけ遅らせる点で違う。
【００２５】
第２レジスタ３０３はクロック信号ＣＬＫに応答して、第１レジスタ３０１の出力信号Ｎ３０２を遅延クロック周期数ＣＬminだけ遅らせて出力する。第２レジスタ３０３は、図１に示された第２シフトレジスタ１１１とほぼ同一の構成及び作用効果を有する。ただ、第２シフトレジスタ１１１はメモリセルの出力データをＣＬminだけ遅らせるのに対し、第２レジスタ３０３は第１レジスタ３０１の出力信号Ｎ３０２をＣＬminだけ遅らせる点で違う。
【００２６】
図４は、ポステッドＣＡＳ命令において、第１実施例によるＳＤＲＡＭの重要端子のタイミング図である。図中、ＲＣＤminは4であり、ＣＬminは４であり、ＲＣＤが２である。このように、ＲＣＤがＲＣＤminより小さな場合には、ＣＬが６に変わり、データの出力動作が適宜行われるということが分かる。
図５は、通常のＣＡＳ命令において、第１実施例によるＳＤＲＡＭの重要端子のタイミング図である。図中、ＲＣＤminは４であり、ＣＬminは４であり、ＲＣＤが６である。このように、ＲＣＤがＲＣＤminより大きい場合には、ＣＬがＣＬminである４となって、ＣＬの損失なしにデータの出力動作が適宜行われるということが分かる。
【００２７】
図６は、第１実施例によるＳＤＲＡＭを使用するＣＡＳラテンシ制御方法を示すフローチャートである。これを参照して、ＣＬ制御方法につき説明すれば、下記の通りである。先ず、ＲＣＤminがＳＤＲＡＭの外部から入力される（ステップ６０３）。次にＲＣＤが測定される（ステップ６０５）。次にＲＣＤとＲＣＤminとが比較される（ステップ６０７）。次に、ステップ６０７においてＲＣＤがＲＣＤminより小さければ、ＣＬは（ＲＬmin−ＲＣＤ）に決定される（ステップ６０９）。これに対し、前記ステップ６０７においてＲＣＤがＲＣＤmin以上であれば、ＣＬはＣＬminに決定される（ステップ６１１）。
【００２８】
第２実施例
図７は、本発明の第２実施例によるポステッドＣＡＳラテンシ機能を備えたＳＤＲＡＭの概略ブロック図である。図中には、本発明と関わった要素が示してある。そして図７の第２実施例において、図１の第１実施例と同一の機能をする信号には同一の符号が付してある。図７に示されたように、第２実施例は、図１の第１実施例とほぼ同一の構成及び作用効果を有する。よって、ここでは、説明の便宜のため、第２実施例の構成及び作用効果が第１実施例と区別される部分についてのみ説明する。ただ、図７の第２実施例は、第１遅延クロック制御信号ＤＲＣＤを発生させるカウンタ７１５に、図１のカウンタ１１５と違いがある。
カウンタ７１５は、ＲＣＤ及びＲＳＥを感知して、ＲＣＤとＲＳＥとの差分に関する情報を有する第１遅延クロック制御信号ＤＲＣＤを第１シフトレジスタ７０３のマルチプレクサ７０３ｘに供給する。もちろん、第１遅延クロック制御信号が外部から直接的にＭＲＳなどの手段を介して印加されるのも、一つの具現方法として認められる。ここで、ＲＳＥは、ロウアクセス命令の印加からセンスアンプ７０７がイネーブルされるまでのクロック信号ＣＬＫのクロック周期数である。そしてＲＳＥは、ＳＤＲＡＭの内部において自動的に測定される。
【００２９】
そしてカラムアドレスＣＡが第１シフトレジスタ７０３によって遅延されて遅延クロック周期数ＴＤ２が発生される。そして遅延クロック周期数ＴＤ２は、下記式を満足する。
【数６】
ＴＤ２＝ＲＳＥ−ＲＣＤ        …（６）
【００３０】
カウンタ７１５の詳細については、図８ないし図１１を参照して具体的に説明する。
図８は、図７のカウンタ７１５を具体的に示す図面である。図８を参照すると、カウンタ７１５は、第１カウンティング回路８０１、第２カウンティング回路８０３及び減算部８０５を具備する。
第１カウンティング回路８０１は、ＲＳＥをカウントして第１クロック周期数ＣＮＴ１を発生させる。第２カウンティング回路８０３は、ＲＣＤをカウントして第２クロック周期数ＣＮＴ２を発生させる。減算器８０５は、第２クロック周期数ＣＮＴ２から第１クロック周期数ＣＮＴ１を減算して第１遅延クロック制御信号ＤＲＣＤを発生させる。しかし、第２クロック周期数ＣＮＴ２が第１クロック周期数ＣＮＴ１より小さな場合、第１遅延クロック制御信号ＤＲＣＤは"０"の情報を有する。
【００３１】
第１カウンティング回路８０１は、具体的に論理ラッチ部及びカウンタ８０１ｃを具備する。本発明の好ましい実施例によると、論理ラッチ部は、ＮＡＮＤゲート８０１ａ、８０１ｂにて具現される。ＮＡＮＤゲート８０１ａ、８０１ｂは、ロウ感知信号/ＰＲＤ及びセンスアンプ感知信号/ＰＲＣＤをそれぞれ１つの入力信号とする。そしてＮＡＮＤゲート８０１ａ、８０１ｂは、クロスカップルされる。ここで、ロウ感知信号/ＰＲＤはロウアクセス信号ＰＲの立ち上がり遷移に応答してパルスとして発生される信号である。そしてセンスアンプ感知信号/ＰＲＣＤはセンスアンプ７０７（図７参照）のイネーブルを指示するセンスアンプイネーブル信号ＰＳＥの立ち上がり遷移に応答してパルスとして発生する信号である。従って、論理ラッチ部の出力信号Ｎ８０１はロウアクセス命令の発生によって活性化され、センスアンプイネーブル信号ＰＳＥの活性化によって非活性化される。
そしてカウンタ８０１ｃは、ＮＡＮＤゲート８０１ａ、８０１ｂの出力信号Ｎ８０１の活性区間でイネーブルされて、活性区間で発生されるクロック信号ＣＬＫのクロック周期数をカウントして第１クロック周期数ＣＮＴ１を減算器８０５に供給する。従って、第１クロック周期数ＣＮＴ１は、ロウアクセス命令の印加からセンスアンプ６０７がイネーブルされるまでのクロック信号ＣＬＫのクロック周期数ＲＳＥとなる。
【００３２】
第２カウンティング回路８０３は、具体的に論理ラッチ部及びカウンタ８０３ｃを具備する。本発明の好ましい実施例によると、論理ラッチ部は、ＮＡＮＤゲート８０３ａ、８０３ｂにて具現される。ＮＡＮＤゲート８０３ａ、８０３ｂは、ロウ感知信号/ＰＲＤ及びカラム感知信号/ＰＣＤをそれぞれ１つの入力信号とする。そしてナンドゲート８０３ａ、８０３ｂはクロスカップルされる。ここで、カラム感知信号/ＰＣＤは、カラムアクセス信号ＰＣの立ち上がり遷移に応答してパルスとして発生される信号である。従って、論理ラッチ部の出力信号Ｎ８０３は、ロウアクセス命令の発生によって活性化され、カラムアクセス信号ＰＣの活性化によって非活性化される。
そしてカウンタ８０３ｃは、ＮＡＮＤゲート８０３ａ、８０３ｂの出力信号Ｎ８０３の活性区間でイネーブルされて、活性区間で発生されるクロック信号ＣＬＫのクロック周期数をカウントして第２クロック周期数ＣＮＴ２を減算器８０５に供給する。従って、前記第２クロック周期数ＣＮＴ２は、同一のバンクに対しロウアクセス命令の印加からカラムアクセス命令の印加までのクロック信号ＣＬＫのクロック周期数ＲＣＤとなる。
【００３３】
図８の第１感知信号発生部８０７は、ロウアクセス信号ＰＲまたはカラムアクセス信号ＰＣに応答して、ロウ感知信号/ＰＲＤまたはカラム感知信号/ＰＣＤを発生させる回路であって、その具体的な構成は図９と関連づけられて説明される。また、図８の第２感知信号発生部８０９はセンスアンプイネーブル信号ＰＳＥに応答して、センスアンプ感知信号/ＰＲＣＤを発生させる回路であって、その具体的な構成は図１０と関連づけられて説明される。
図９は、図８の第１感知信号発生部８０７を具体的に示す回路図である。図９を参照すると、ロウ感知信号/ＰＲＤまたはカラム感知信号/ＰＣＤは、ロウアクセス信号ＰＲまたはカラムアクセス信号ＰＣに応答して、パルスとして発生される信号である。
【００３４】
図１０は、図８の第２感知信号発生部８０９を具体的に示す回路図である。図１０を参照すると、センスアンプ感知信号/ＰＲＣＤは、センスアンプイネーブル信号ＰＳＥに応答して、パルスとして発生される信号である。しかし、センスアンプ感知信号/ＰＲＣＤのセンスアンプイネーブル信号ＰＳＥへの応答は、遅延部１００１による遅延時間ＴＤＥＬを有する。好ましくは、遅延時間ＴＤＥＬは、カラムアクセス命令の発生からビットライン対のデータを入出力線に伝送する伝送スイッチが"ターンオン"されるのにかかる時間である。そして遅延時間ＴＤＥＬは、基準クロック周期数Ｔ１のクロック信号ＣＬＫが発生される時間である。
【００３５】
図１１は、図７のカウンタ７１５を具体的に示す他の図面である。図１１のカウンタ７１５は、論理部１１０１及びカウンタ１１０３を具備する。
論理部１１０１は、具体的に３つのＮＡＮＤゲート１１０１ａ、１１０１ｂ、１１０１ｃを含む。ＮＡＮＤゲート１１０１ａは、ロウアクセス命令及びカラムアクセス命令が発生されると活性化される出力信号Ｎ１１０１を発生させる。そしてＮＡＮＤゲート１１０１ｂ、１１０１ｃは、それぞれＮＡＮＤゲート１１０１ａの出力信号Ｎ１１０１及びセンスアンプ感知信号/ＰＲＣＤをそれぞれ１つの入力信号とする。そしてＮＡＮＤゲート１１０１ｂ、１１０１ｃは、クロスカップルされる。従って、論理部１１０１の出力信号Ｎ１１０２はカラムアクセス命令の発生に応答して活性化され、センスアンプイネーブル信号ＰＳＥに応答して非活性化される。
カウンタ１１０３は、論理部１１０１の出力信号Ｎ１１０２の活性区間で発生されるクロック信号ＰＣＬＫのクロック周期数をカウントする。
そして、図１１の第１及び第２感知信号発生部１１０７、１１０９は、図８の第１及び第２感知信号発生部８０７、８０９と同一の構成をもって具現可能なので、それについての具体的な説明は省略する。
【００３６】
図１２は、本発明の第２実施例によるＳＤＲＡＭを用いるＣＡＳラテンシ制御方法を示すフローチャートである。これを参照してＣＡＳラテンシ制御方法について説明すると、下記の通りである。先ず、ＲＣＤ及びＲＳＥがＳＤＲＡＭの内部において測定される（ステップ１２０３）。次に、ＲＣＤとＲＳＥとが比較される（ステップ１２０５）。前記ステップ１２０５において、ＲＣＤがＲＳＥより小さく、且つその差分が基準クロック周期数Ｔ１以上であれば、ＣＬは（ＲＬmin−ＲＣＤ）に決定される（ステップ１２０７）。これに対し、ＲＣＤがＲＳＥ以上、或いはその差分が基準クロック周期数Ｔ１より小さければ、ＣＬはＣＬminに決定される（ステップ１２０９）。
本発明の第１実施例によるＳＤＲＡＭは、ＲＣＤminをＳＤＲＡＭの外部からＭＲＳなどを介して入力し、ＲＣＤとＲＣＤminとを比較し、その結果に応じてＣＬを調節する。これに対し、本発明の第２実施例によるＳＤＲＡＭは、同期式半導体メモリ自体でＲＣＤ及びＲＳＥを測定して比較し、その結果に応じてＣＬを調節するという点で、第１実施例と違う。
【００３７】
【発明の効果】
以上述べたように、本発明のＳＤＲＡＭ及びＣＡＳラテンシ制御方法によると、ＳＤＲＡＭにおいて、ポステッドＣＡＳラテンシ及び通常のＣＡＳラテンシ動作が適宜行えるようになる。
本発明は、図面に示された実施例を参考に説明されたが、これは単なる例示的なものに過ぎず、本技術分野において通常の知識を有した者なら、これより種々なる変形及び均等な他の実施例が可能なことは言うまでもない。よって、本発明の真の保護範囲は、請求範囲の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図１】本発明の第１実施例によるポステッドＣＡＳラテンシ機能を備えたＳＤＲＡＭの概略ブロック図である。
【図２】図１のカウンタを具体的に示す回路図である。
【図３】図１のバッファ制御部を具体的に示す回路図である。
【図４】ポステッドＣＡＳ命令において、本発明の第１実施例によるＳＤＲＡＭの重要端子のタイミング図である。
【図５】通常のＣＡＳ命令において、本発明の第１実施例によるＳＤＲＡＭの重要端子のタイミング図である。
【図６】本発明の第１実施例によるＳＤＲＡＭを使用するＣＡＳラテンシ制御方法を示すフローチャートである。
【図７】本発明の第２実施例によるポステッドＣＡＳラテンシ機能を備えたＳＤＲＡＭの概略ブロック図である。
【図８】図７のカウンタを具体的に示す図面である。
【図９】図８の第１感知信号発生部を具体的に示す回路図である。
【図１０】図８の第２感知信号発生部を具体的に示す回路図である。
【図１１】図７のカウンタを具体的に示す他の図面である。
【図１２】本発明の第２実施例によるＳＤＲＡＭを使用するＣＡＳラテンシ制御方法を示すフローチャートである。
【図１３】通常のロウアクセス命令またはカラムアクセス命令の印加からデータが出力されるまでのそれぞれのラテンシを説明するための図面である。
【符号の説明】
１０３・・・・・第１シフトレジスタ
１１１・・・・・第２シフトレジスタ
１１９・・・・・ＡＮＤゲート
【図１】
0003865561.tif 000002
【図２】
0003865561.tif 000003
【図３】
0003865561.tif 000004
【図４】
0003865561.tif 000005
【図５】
0003865561.tif 000006
【図６】
0003865561.tif 000007
【図７】
0003865561.tif 000008
【図８】
0003865561.tif 000009
【図９】
0003865561.tif 000010
【図１０】
0003865561.tif 000011
【図１１】
0003865561.tif 000012
【図１２】
0003865561.tif 000013
【図１３】
0003865561.tif 000014