(57)【特許請求の範囲】
【請求項１】
受信信号に同期した再生クロックを生成する再生クロック生成回路において、
上記受信信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第１の検出パルスとオフセットを除去した第２の検出パルスを生成する第１の生成手段と、
この第１の生成手段により生成される第１の検出パルスに応じた期間、正極性の電流が流れ、上記第１の生成手段により生成される第２の検出パルスに応じた期間、負極性の電流が流れることにより、上記第１の生成手段における位相差に応じた信号を平滑化する第１の平滑化回路と、
この第１の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、
上記受信信号と上記クロック生成手段により生成された再生クロックとにより定常位相偏差に対する補正信号を生成する第２の生成手段と、
この第２の生成手段による補正信号を平滑化する第２の平滑化回路と、
上記第１の生成手段により生成される第１の検出パルスあるいは第２の検出パルスに応じた期間、上記第２の平滑化回路の出力を上記第１の平滑化回路の出力に加算する加算手段と、
を具備したことを特徴とする再生クロック生成回路。
【請求項２】
光ディスクに記録されているデータを再生する光ディスク装置において、
上記光ディスクに対してデータの再生を行う光学ヘッドと、
この光学ヘッドにより再生される再生信号に基づいて再生クロックを生成する再生クロック生成回路と、
この再生クロック生成回路により生成される再生クロックに基づいて、上記光学ヘッドにより再生される再生信号を再生データに復調する復調手段とを具備し、
上記再生クロック生成回路が、
上記光学ヘッドにより再生される再生信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第１の検出パルスとオフセットを除去した第２の検出パルスを生成する第１の生成手段と、
この第１の生成手段により生成される第１の検出パルスに応じた期間、正極性の電流が流れ、上記第１の生成手段により生成される第２の検出パルスに応じた期間、負極性の電流が流れることにより、上記第１の生成手段における位相差に応じた信号を平滑化する第１の平滑化回路と、
この第１の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、
上記再生信号と上記クロック生成手段により生成される再生クロックとにより定常位相偏差に対する補正信号を生成する第２の生成手段と、
この第２の生成手段による補正信号を平滑化する第２の平滑化回路と、
上記第１の生成手段により生成される第１の検出パルスあるいは第２の検出パルスに応じた期間、上記第２の平滑化回路の出力を上記第１の平滑化回路の出力に加算する加算手段とからなる、
ことを特徴とする光ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光ディスクに対してデータを記録したり、上記光ディスクに記録されているデータを再生する光ディスク装置と、上記光ディスクからデータを再生する際に用いる再生クロックを生成する再生クロック生成回路に関する。
【０００２】
【従来の技術】
最近、大容量記録媒体の光ディスクとして、ディジタル・ビデオ・ディスク（ＤＶＤ）が開発され、この光ディスクにデータを記録したり、この光ディスクに記録されているデータを再生する記録再生を行う光ディスク装置や光ディスクに記録されているデータを再生する再生専用の光ディスク装置が開発されている。
【０００３】
このような光ディスク装置では、マーク長記録（マークエッジ記録）方式によるピットが形成されて、チャネルデータの記録が行われるようになっている。
上記した光ディスク装置内の再生回路においては、光学ヘッドの検出器からの再生信号（増幅後）をコンパレータで２値化し、この２値化信号により再生クロックつまりチャネルクロックを生成するＰＬＬ回路（再生クロック生成回路、位相同期回路）が用いられ、このＰＬＬ回路で生成されたチャネルクロックに基づいてチャネルデータつまり再生データが復調されるようになっている。
【０００４】
上記のＰＬＬ回路は、供給される２値化信号とＶＣＯにより生成されるチャネルクロックとの位相を比較しこの比較した位相差に比例したパルス幅を持つ信号とチャネルデータを出力する位相比較器と、この位相比較器からのオフセット付き位相誤差検出パルスによりオン、オフする第１のスイッチと、位相比較器からのオフセット除去パルスによりオン、オフする第２のスイッチと、第１のスイッチのオンにより加算抵抗Ｒ１の逆数に比例した量の正極性の電流が流れ、第２のスイッチのオンにより加算抵抗Ｒ２の逆数に比例した量の負極性の電流が流れ、位相比較器の出力を平滑化するループフィルタと、ループフィルタからの出力によりの電圧値（アナログ値）に比例した周波数の２値のクロック信号（チャネルクロック）を出力する電圧制御発振器（ＶＣＯ；ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌ  ｏｓｃｉｌｌａｔｏｒ）により構成されている。
【０００５】
上記のようなＰＬＬ回路では、実際に回路を製作する場合、２つの加算抵抗Ｒ１、Ｒ２の抵抗値比を誤差なく所定値にすることは、非常に困難である。抵抗値比の誤差は、定常位相偏差の原因となる。
【０００６】
たとえば、２値化信号がチャネルクロックに対して、チャネルクロック１周期分の１０％だけ位相が進んでいるとする。オフセット付き位相誤差検出パルスとオフセット除去パルスのパルス幅比は１．２：２である。加算抵抗Ｒ１とＲ２の抵抗値の比を１：２とすると、正極性の総電流値と負極性の総電流値との比は１．２：１となり、その結果、ループフィルタの出力電圧が低下し、２値化信号とチャネルクロックの位相差が除去される。加算抵抗Ｒ１とＲ２の抵抗値の比が１．２：２ならば、正極性の総電流値と負極性の総電流値との比は１：１となり、結果としてループフィルタの出力電圧は変化しない。チャネルクロックの周波数が変化しないため、２値化信号の位相がチャネルクロックの位相に対して進んでいる状態が保持される。
【０００７】
上記のように加算抵抗値の比が誤った値の場合、定常状態において２値化信号とチャネルクロックの間に位相偏差が存在する。２値化信号とチャネルクロックの間に定常位相偏差が存在すると、データの打ちぬき位相が位相最良点でないため、２値化信号にジッタが含まれている場合にジッタによるエラーが増大する。
【０００８】
加算抵抗値比が誤っている場合以外にも、２つのスイッチの内部抵抗が原因で加算抵抗に流れる電流値が変わった場合や、ループフィルタ内のコンパレータに供給される比較電圧値が加算抵抗Ｒ１に印加される電圧から加算抵抗Ｒ２に印加される電圧値との差の１／２を満たさない場合に定常位相偏差が発生する。
【０００９】
したがって、上記のようなＰＬＬ回路では、定常位相偏差により正確なチャネルクロックの生成ができないという欠点がある。これにより、そのチャネルクロックに基づくチャネルデータも正確なものではないという欠点がある。
このため、このようなＰＬＬ回路を用いてデータの再生を行う光ディスク装置では、正確な再生を行うことができないという欠点がある。
【００１０】
【発明が解決しようとする課題】
この発明は、定常位相偏差により正確な再生クロックを生成できないという欠点を除去するもので、定常位相偏差を除去した正確な再生クロックを生成することができる再生クロック生成回路を提供することを目的としている。
【００１１】
この発明は、正確な再生クロックに基づく正確な再生を行うことができないという欠点を除去するもので、正確な再生クロックに基づく正確な再生を行うことができる光ディスク装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明の再生クロック生成回路は、受信信号に同期した再生クロックを生成するものにおいて、上記受信信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第１の検出パルスとオフセットを除去した第２の検出パルスを生成する第１の生成手段と、この第１の生成手段により生成される第１の検出パルスに応じた期間、正極性の電流が流れ、上記第１の生成手段により生成される第２の検出パルスに応じた期間、負極性の電流が流れることにより、上記第１の生成手段における位相差に応じた信号を平滑化する第１の平滑化回路と、この第１の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、上記受信信号と上記クロック生成手段により生成された再生クロックとにより定常位相偏差に対する補正信号を生成する第２の生成手段と、この第２の生成手段による補正信号を平滑化する第２の平滑化回路と、上記第１の生成手段により生成される第１の検出パルスあるいは第２の検出パルスに応じた期間、上記第２の平滑化回路の出力を上記第１の平滑化回路の出力に加算する加算手段とから構成されている。
【００１３】
この発明の光ディスク装置は、光ディスクに記録されているデータを再生するものにおいて、上記光ディスクに対してデータの再生を行う光学ヘッドと、この光学ヘッドにより再生される再生信号に基づいて再生クロックを生成する再生クロック生成回路と、この再生クロック生成回路により生成される再生クロックに基づいて、上記光学ヘッドにより再生される再生信号を再生データに復調する復調手段とを具備し、上記再生クロック生成回路が、上記光学ヘッドにより再生される再生信号と生成した再生クロックとの位相を比較し、この比較結果に基づいて位相差に比例したオフセット付の第１の検出パルスとオフセットを除去した第２の検出パルスを生成する第１の生成手段と、この第１の生成手段により生成される第１の検出パルスに応じた期間、正極性の電流が流れ、上記第１の生成手段により生成される第２の検出パルスに応じた期間、負極性の電流が流れることにより、上記第１の生成手段における位相差に応じた信号を平滑化する第１の平滑化回路と、この第１の平滑化回路の出力に応じた周波数をもつ再生クロックを生成するクロック生成手段と、上記再生信号と上記クロック生成手段により生成される再生クロックとにより定常位相偏差に対する補正信号を生成する第２の生成手段と、この第２の生成手段による補正信号を平滑化する第２の平滑化回路と、上記第１の生成手段により生成される第１の検出パルスあるいは第２の検出パルスに応じた期間、上記第２の平滑化回路の出力を上記第１の平滑化回路の出力に加算する加算手段とから構成されている。
【００１８】
【発明の実施の形態】
以下、図面を参照してこの発明の第１の実施形態を示す光ディスクシステムを説明する。
図１に示す光ディスクシステム６０は、記録媒体としての光ディスク（ＤＶＤ−ＲＡＭ）１に対して集束光を用いてデータ（情報）を記録したり、上記光ディスク１に記録されているデータを再生する光ディスク装置６１と、上記光ディスク装置６１に対する記録や再生の指示を行う外部装置としての光ディスク制御装置６２とからなる。
【００１９】
上記光ディスク１は、例えば基板の表面に金属被膜層がドーナツ型にコーティングされて構成され、同心円状あるいはスパイラル状のグルーブおよびランドの両方を用いてデータの記録あるいは記録されているデータの再生が行われ、マスタリング工程で記録マークにより所定間隔ごとにアドレスデータが記録されている相変化形で書換え形の光ディスクである。
【００２０】
上記光ディスク１は、図２、図３に示すように、リードインエリア２、データテスト用のゾーン、ドライブテスト用のゾーン、ディスク識別データ用のゾーン、および交替管理エリアとしての交替管理ゾーンにより構成されている。
【００２１】
データエリア３は、半径方向に複数のトラックからなる複数たとえば２４のゾーン３ａ、…３ｘにより構成されている。
リードアウトエリア４は、複数のトラックからなり、上記書換え可能なデータゾーン６と同様に、書換え可能なデータゾーンであり、データゾーン６の記録内容と同じものが記録できるようになっている。
【００２２】
上記光ディスク１は、図３に示すように、内側から順に、リードインエリア２のエンボスデータゾーン５と書換え可能なデータゾーン６、データエリア３のゾーン３ａ、…３ｘ、およびリードアウトエリア４のデータゾーンからなり、それぞれのゾーンに対するクロック信号は同一であり、各ゾーンに対する光ディスク１の回転数（速度）と１トラックずつのセクタ数とがそれぞれ異なったものとなっている。
【００２３】
データエリア３のゾーン３ａ、…３ｘでは、光ディスク１の内周側から外周側に向かうのにしたがって、回転数（速度）遅くなり、１トラックずつのセクタ数が増加するようになっている。
【００２４】
上記各ゾーン３ａ、…３ｘ、４、５、６に対する、回転数としての速度データと１トラックずつのセクタ数との関係は、メモリ１０のテーブル１０ａに記録されている。
【００２５】
上記データエリア３のゾーン３ａ、…３ｘのトラックには、図２、図３に示すように、データの記録の単位としてのＥＣＣ（error correction code ）ブロックデータ単位（たとえば３８６８８バイト）ごとに、データが記録されるようになっている。
【００２６】
ＥＣＣブロックは、２Ｋバイトのデータが記録される１６個のセクタからなり、各セクタごとにアドレスデータとしての４バイト（３２ビット）構成のセクタＩＤ（識別データ）１〜ＩＤ１６が２バイト構成のエラー検知コード（ＩＥＤ：ＩＤエラーディテクションコード）とともにメインデータ（セクタデータ）に付与され、ＥＣＣブロックに記録されるデータを再生するためのエラー訂正コードとしての横方向のＥＣＣ（error correction code ）１と縦方向のＥＣＣ２が記録されるようになっている。このＥＣＣ１、２は、光ディスク１の欠陥によりデータが再生できなくなることを防止するために冗長語としてデータに付与されるエラー訂正コードである。
【００２７】
各セクタは、１７２バイトで１２行のデータにより構成され、各行（ライン）ごとに１０バイト構成の横方向のＥＣＣ１が付与されているとともに、１８２バイト構成の１行分の縦方向のＥＣＣ２が付与されている。これにより、後述するエラー訂正回路５２は、横方向のＥＣＣ１を用いて各ラインごとのエラー訂正処理を行うとともに、縦方向のＥＣＣ２を用いて各列ごとのエラー訂正処理を行うようになっている。
【００２８】
上記ＥＣＣブロックが光ディスク１に記録される際には、各セクタの所定のデータ量ごと（所定データ長さ間隔ごとたとえば９１バイト：１４５６チャネルビットごと）にデータを再生する際にバイト同期を取るための同期コード（２バイト：３２チャネルビット）が付与されている。
【００２９】
上記データエリア３のゾーン３ａ、…３ｘのトラックには、図２に示すように、各セクタごとに、それぞれアドレス等が記録されているヘッダ部１１、…があらかじめプリフォーマッティングされている。
【００３０】
各ヘッダ部１１には、ＰＬＬの引き込みを行うための領域として同期コード部ＶＦＯが設けられ、同期コード部ＶＦＯはチャネルビットで“０１０…”の連続を所定バイト分記録（一定間隔のパターンを記録）されている。
【００３１】
また、図１において、上記光ディスク１は、モータ２３によって例えば、ゾーンごとに異なった回転数で回転される。このモータ２３は、モータ制御回路２４によって制御されている。
【００３２】
上記光ディスク１に対するデータの記録、あるいは光ディスク１に記録されているデータの再生は、光学ヘッド２５によって行われるようになっている。この光学ヘッド２５は、リニアモータ２６の可動部を構成する駆動コイル２７に固定されており、この駆動コイル２７はリニアモータ制御回路２８に接続されている。
【００３３】
このリニアモータ制御回路２８には、速度検知器２９が接続されており、光学ヘッド２５の速度信号をリニアモータ制御回路２８に送るようになっている。
また、リニアモータ２６の固定部には、図示しない永久磁石が設けられており、上記駆動コイル２７がリニアモータ制御回路２８によって励磁されることにより、光学ヘッド２５は、光ディスク１の半径方向に移動されるようになっている。
【００３４】
上記光学ヘッド２５には、対物レンズ３０が図示しない支持部材によって支持されており、この対物レンズ３０は、駆動コイル３１によってフォーカシング方向（レンズの光軸方向）に移動され、駆動コイル３２によってトラッキング方向（レンズの光軸と直交する方向）に移動可能とされている。
【００３５】
また、レーザ制御回路３３によって半導体レーザ発振器３９が駆動されて、レーザ光を発生するようになっている。レーザ制御回路３３は、半導体レーザ発振器３９のモニタ用のフォトダイオードＰＤからのモニタ電流に応じて半導体レーザ発振器３９によるレーザ光の光量を補正するようになっている。
【００３６】
レーザ制御回路３３は、図示しないＰＬＬ回路からの記録用のクロック信号に同期して動作するようになっている。このＰＬＬ回路は、発振器（図示しない）からの基本クロック信号を分周して、記録用のクロック信号を発生するものである。
【００３７】
そして、レーザ制御回路３３によって駆動される半導体レーザ発振器３９より発生されたレーザ光は、コリメータレンズ４０、ハーフプリズム４１、対物レンズ３０を介して光ディスク１上に照射され、この光ディスク１からの反射光は、対物レンズ３０、ハーフプリズム４１、集光レンズ４２、およびシリンドリカルレンズ４３を介して光検知器４４に導かれる。
【００３８】
上記光検知器４４は、４分割の光検知セル４４ａ、４４ｂ、４４ｃ、４４ｄによって構成されている。
上記光検知器４４の光検知セル４４ａの出力信号は、増幅器４５ａを介して加算器４６ａの一端に供給され、光検知セル４４ｂの出力信号は、増幅器４５ｂを介して加算器４６ｂの一端に供給され、光検知セル４４ｃの出力信号は、増幅器４５ｃを介して加算器４６ａの他端に供給され、光検知セル４４ｄの出力信号は、増幅器４５ｄを介して加算器４６ｂの他端に供給されるようになっている。
【００３９】
上記光検知器４４の光検知セル４４ａの出力信号は、増幅器４５ａを介して加算器４６ｃの一端に供給され、光検知セル４４ｂの出力信号は、増幅器４５ｂを介して加算器４６ｄの一端に供給され、光検知セル４４ｃの出力信号は、増幅器４５ｃを介して加算器４６ｄの他端に供給され、光検知セル４４ｄの出力信号は、増幅器４５ｄを介して加算器４６ｃの他端に供給されるようになっている。
【００４０】
上記加算器４６ａの出力信号は差動増幅器ＯＰ２の反転入力端に供給され、この差動増幅器ＯＰ２の非反転入力端には上記加算器４６ｂの出力信号が供給される。これにより、差動増幅器ＯＰ２は、上記加算器４６ａ、４６ｂの差に応じてフォーカス点に関する信号（フォーカス誤差信号）をフォーカシング制御回路４７に供給するようになっている。このフォーカシング制御回路４７の出力信号は、フォーカシング駆動コイル３１に供給され、レーザ光が光ディスク１上で常時ジャストフォーカスとなるように制御される。
【００４１】
上記加算器４６ｃの出力信号は差動増幅器ＯＰ１の反転入力端に供給され、この差動増幅器ＯＰ１の非反転入力端には上記加算器４６ｄの出力信号が供給される。これにより、差動増幅器ＯＰ１は、上記加算器４６ｃ、４６ｄの差に応じてトラッキング誤差信号をトラッキング制御回路４８に供給するようになっている。このトラッキング制御回路４８は、差動増幅器ＯＰ１から供給されるトラッキング誤差信号に応じてトラック駆動信号を作成するものである。
【００４２】
上記トラッキング制御回路４８から出力されるトラック駆動信号は、前記トラッキング方向の駆動コイル３２に供給される。また、上記トラッキング制御回路４８で用いられたトラッキング誤差信号は、リニアモータ制御回路２８に供給されるようになっている。
【００４３】
上記のようにフォーカシング、トラッキングを行った状態での光検知器４４の各光検知セル４４ａ、〜４４ｄの出力の和信号、つまり加算器４６ｃ、４６ｄからの出力信号を加算器４６ｅで加算した信号は、トラック上に形成されたピット（記録データ）からの反射率の変化が反映されている。この信号は、データ再生回路３８に供給され、このデータ再生回路３８において、記録されているデータが再生される。
【００４４】
このデータ再生回路３８で再生された再生データは、付与されているエラー訂正コードＥＣＣを用いてエラー訂正回路５２でエラー訂正を行った後、インターフェース回路５５を介して外部装置としての光ディスク制御装置６２に出力される。
【００４５】
また、上記トラッキング制御回路４８で対物レンズ３０が移動されている際、リニアモータ制御回路２８は、対物レンズ３０が光学ヘッド２５内の中心位置近傍に位置するようにリニアモータ２６つまり光学ヘッド２５を移動するようになっている。
【００４６】
また、レーザ制御回路３３の前段には、データ生成回路３４が設けられている。このデータ生成回路３４には、エラー訂正回路５２から供給される、記録データとしてのＥＣＣブロックのフォーマットデータを、ＥＣＣブロック用の同期コードを付与した記録用のＥＣＣブロックのフォーマットデータに変換するＥＣＣブロックデータ生成回路３４ａと、このＥＣＣブロックデータ生成回路３４ａからの記録データを８−１６コード変換方式で変調する変調回路３４ｂとを有している。
【００４７】
データ生成回路３４には、エラー訂正回路５２によりエラー訂正符号が付与された記録データやメモリ１０から読出されたエラーチェック用のダミーデータが供給されるようになっている。エラー訂正回路５２には外部装置としての光ディスク制御装置５６からの記録データがインターフェース回路５５およびバス４９を介して供給されるようになっている。
【００４８】
エラー訂正回路５２は、光ディスク制御装置６２から供給される３２Ｋバイトの記録データを２Ｋバイトごとのセクタ単位の記録データに対する横方向と縦方向のそれぞれのエラー訂正符号（ＥＣＣ１、ＥＣＣ２）を付与するとともに、セクタＩＤ（論理アドレス番号）を付与し、ＥＣＣブロックのフォーマットデータを生成するようになっている。
【００４９】
また、この光ディスク装置６１にはそれぞれフォーカシング制御回路４７、トラッキング制御回路４８、リニアモータ制御回路２８と光ディスク装置の全体を制御するＣＰＵ５０との間で情報の授受を行うために用いられるＤ／Ａ変換器５１が設けられている。
【００５０】
上記モータ制御回路２４、リニアモータ制御回路２８、レーザ制御回路３３、データ再生回路３８、フォーカシング制御回路４７、トラッキング制御回路４８、エラー訂正回路５３等は、バス４９を介してＣＰＵ５０によって制御されるようになっており、このＣＰＵ５０はメモリ１０に記録された制御プログラムによって所定の動作を行うようになされている。
【００５１】
上記メモリ１０は、制御プログラムが記録されていたり、データ記録用に用いられる。このメモリ１０には、上記各ゾーン３ａ、…３ｘ、４、５、６に対する、回転数としての速度データと１トラックずつのセクタ数とが記録されているテーブル１０ａを有している。
【００５２】
上記データ再生回路３８は、図１に示すように、２値化回路７１、ＰＬＬ回路７２、復調回路７３によって構成されている。
上記２値化回路７１は、加算器４６ｅからの出力信号を２値化する回路である。この２値化回路７１には、図示しないオートスライス回路を有し、加算器４６ｅからの出力信号（再生信号）の波形を方形波に近い波形に変更するものである。２値化回路７１から出力される２値化信号は、ＰＬＬ回路７２に出力される。
【００５３】
上記ＰＬＬ回路７２は、２値化回路７１からの２値化信号によりチャネルクロックとチャネルデータとを生成するものである。
上記ＰＬＬ回路７２は、上記ＣＰＵ５０から供給される定常位相偏差補正制御信号が供給されている間、回路内の定常位相偏差に対する補正値を生成し、上記定常位相偏差補正制御信号が供給されなくなった後は、その補正値を保持して定常位相偏差に対する補正を行うようになっている。上記ＣＰＵ５０から定常位相偏差補正制御信号は、たとえば光ディスク１の装填時、あるいは再生開始の直前に、所定時間、供給されるようになっている。
【００５４】
復調回路７３は、ＰＬＬ回路７２からのチャネルクロックを分周して作成したデータクロックに応じて、ＰＬＬ回路７２からのチャネルデータを復調するものである。
【００５５】
上記ＰＬＬ回路７２は、図４に示すように、基準パターン信号発生回路８１、セレクタ回路８２、８３、位相比較器８４、スイッチＳＷ１、ＳＷ２、ＳＷ３、加算抵抗Ｒ１、Ｒ２、Ｒ３、ループフィルタ（平滑化回路）８５、電圧制御発振器（ＶＣＯ）８６、分周器８７、定常位相偏差補正値生成回路８８、およびローパスフィルタ（平滑化回路）８９により構成されている。
【００５６】
基準パターン信号発生回路８１は、図示しない発振器からのクロックに基づいて光ディスク１に記録されている同期コードと同様な４Ｔが連続するチャネル信号を基準パターン信号として発生するものである。この基準パターン信号はセレクタ回路８２へ出力される。
【００５７】
セレクタ回路８２は、基準パターン信号発生回路８１からの基準パターン信号と上記２値化回路７１からの２値化信号とが供給され、上記ＣＰＵ５０から供給される定常位相偏差補正制御信号が供給されている間、基準パターン信号を出力し、それ以外の時、２値化信号を出力するようになっている。このセレクタ回路８２からの信号は位相比較器８４、定常位相偏差補正値生成回路８８に出力される
セレクタ回路８３は、電圧制御発振器８６からのチャネルクロックと分周器８７からのチャネルクロックをｎ分周したクロックとが供給され、上記ＣＰＵ５０から供給される定常位相偏差補正制御信号が供給されている間、分周器８７からのクロックを出力し、それ以外の時、電圧制御発振器８６からのチャネルクロックを出力するようになっている。このセレクタ回路８３からのクロックは位相比較器８４、定常位相偏差補正値生成回路８８に出力される
上記位相比較器８４は、上記セレクタ回路８２からの２値化信号（再生信号）と上記セレクタ回路８２からのチャネルクロックとの位相を比較し、その比較した位相差に比例したパルス幅を持つ信号としてオフセット付き位相誤差検出パルスとオフセット除去パルスと、チャネルクロックに同期したチャネルデータを出力する。この位相比較器８４からのオフセット付き位相誤差検出パルスはオン、オフパルスとしてスイッチＳＷ１、ＳＷ３に出力され、オフセット除去パルスはオン、オフパルスとしてスイッチＳＷ２に出力され、チャネルデータは復調回路７３に出力される。
【００５８】
位相比較器８４は、図４に示すように、２個のフリップフロップ回路（ＦＦ回路）９１、９２とＥＯＲ（エックスクルーシブオア）回路９３とＥＮＲ（エックスクルーシブノア）回路９４とにより構成される。上記セレクタ回路８２からの２値化信号は、ＦＦ回路９１のデータ入力端とＥＯＲ回路９３の一端に供給され、上記セレクタ回路８２からのチャネルクロックは、ＦＦ回路９１、９２のクロック入力端に供給される。ＦＦ回路９１のセット出力はＥＯＲ回路９３の他端とＥＮＲ回路９４の一端に供給され、ＦＦ回路９２のセット出力はＥＮＲ回路９４の他端に供給される。
【００５９】
ＦＦ回路９１のセット出力はチャネルデータとして出力され、ＥＯＲ回路９３からの出力信号はオフセット付き位相誤差検出パルスとなっており、ＥＮＲ回路９４からの出力信号はオフセット除去パルスとなっている。
【００６０】
スイッチＳＷ１は、オフセット付き位相誤差検出パルスにより制御される。オフセット付き位相誤差検出パルスがＨレベルの期間、スイッチＳＷ１がオンとなり、加算抵抗Ｒ１の逆数に比例した量の正極性の電流がループフィルタ８５に流れる。スイッチＳＷ２は、オフセット除去パルスにより制御される。オフセット除去パルスがＬレベルの期間、スイッチＳＷ２がオンとなりループフィルタ８５に加算抵抗Ｒ２の逆数に比例した量の負極性の電流が流れる。
【００６１】
ループフィルタ８５は、オペアンプ８５ａとコンデンサＣ１と抵抗Ｒ４で構成されている。点Ｃには、点Ａの電位をＶＡ、点Ｂの電位をＶＢとすると、ＶＣ＝（ＶＡ＋ＶＢ）／２となる電圧ＶＣが印加される。点Ｄの電位ＶＤは、ループフィルタ８５の動作によりＶＤ＝ＶＣである。ループフィルタ８５の出力電圧は、入力電荷の総和量に比例する。この例におけるＶＣＯ８６は、出力信号の周波数が入力制御電圧に逆比例する。したがって、ループフィルタ８５の出力電圧が上昇すればＶＣＯ８６の出力信号の周波数は低下し、ループフィルタ８５の出力電圧が低下すればＶＣＯ８６の出力信号の周波数は上昇するようになっている。
【００６２】
電圧制御発振器（ＶＣＯ；ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌ  ｏｓｃｉｌｌａｔｏｒ）８６は、ループフィルタ８５から供給される信号の電圧値（アナログ値）に比例した周波数の２値のクロック信号（チャネルクロック）を出力するものである。
【００６３】
この電圧制御発振器８６のチャネルクロックは、セレクタ回路８３に供給されるとともに、分周器８７を介してセレクタ回路８３に供給され、さらに復調回路７３に出力される。
【００６４】
上記分周器８７は、電圧制御発振器８６のチャネルクロックをｎ（２）分周するものである。ＶＣＯ８６の出力をｎ分周する理由は、クロックのデューティ比を保証するためである。
【００６５】
上記定常位相偏差補正値生成回路８８は、図示しない発振器からのＰＷＭ（パルスワイズモジュレーション）生成クロックと基準パターン信号発生回路８１からセレクタ回路８２を介して供給される基準パターン信号とＶＣＯ８６からのチャネルクロックを分周器８７でｎ分周してセレクタ回路８２を介して供給されるクロックと上記ＣＰＵ５０から供給される定常位相偏差補正制御信号とに基づいて、定常位相偏差の補正値を生成するものである。
【００６６】
ローパスフィルタ８９は、抵抗Ｒ５とコンデンサＣ２からなる積分器により構成される。
上記定常位相偏差補正値生成回路８８は、図５に示すように、インバータ１００、ＦＦ回路１０１、１０２、１０３、１０４、ＥＯＲ回路１０５、アンド回路１０６、１０７、アップダウンカウンタ１０８、レジスタ１０９、比較器１１０、カウンタ１１１、ＦＦ回路１１２、およびインバータ１１３により構成されている。
【００６７】
上記ＦＦ回路１０１、１０２のデータ入力端には、上記セレクタ回路８２から供給される図６の（ｃ）に示す基準パターン信号が供給され、上記ＦＦ回路１０１のクロック入力端には、図６の（ａ）に示すＶＣＯ８６からのチャネルクロックを２分周した図６の（ｂ）に示す上記セレクタ回路８３からのクロックがインバータ１００により反転されて供給され、上記ＦＦ回路１０２のクロック入力端には、上記セレクタ回路８３からのクロックが供給される。
【００６８】
上記ＦＦ回路１０１、１０２のセット出力（図６の（ｅ）（ｄ）に示す）は、ＥＯＲ回路１０５に供給され、このＥＯＲ回路１０５の出力（図６の（ｆ）に示す）は、上記ＦＦ回路１０３、１０４のデータ入力端に供給される。
【００６９】
上記ＦＦ回路１０３のクロック入力端には、上記セレクタ回路８３からのクロックがインバータ１００により反転されて供給され、上記ＦＦ回路１０４のクロック入力端には、上記セレクタ回路８３からのクロックが供給される。上記ＦＦ回路１０４、１０５のセット出力（図６の（ｈ）（ｇ）に示す）は、それぞれアンド回路１０６、１０７の一端に供給され、アンド回路１０６、１０７の他端には、上記ＣＰＵ５０から供給される定常位相偏差補正制御信号（図６の（ｉ）に示す）が供給される。アンド回路１０６からの図６の（ｋ）に示すダウンカウント出力とアンド回路１０７からの図６の（ｊ）に示すアップカウント出力は、アップダウンカウンタ１０８に供給される。アップダウンカウンタ１０８のカウント値（図６の（ｌ）、図７の（ｄ）に示す）はレジスタ１０９に供給される。このレジスタ１０９にはカウンタ１１１からの図７の（ｃ）に示すリップルキャリーン信号をインバータ１１３で反転した信号が供給される。
【００７０】
レジスタ１０９は、インバータ１１３からの信号により、アップダウンカウンタ１０８のカウント値を保持し、この保持した図７の（ｅ）に示すカウント値は比較器１１０へ出力される。
【００７１】
カウンタ１１１には、バイナリカウンタであり、図示しない発振器のクロックを分周した図７の（ａ）に示すＰＷＭ生成クロックが供給される。このカウンタ１１１は、８ビットのバイナリカウンタであり、供給されるクロックにより巡回カウントを行い、このカウント値（図７の（ｂ）に示す）が比較器１１０へ出力され、カウント値がＦＦｈとなるごとに出力するリップルキャリーン信号はＦＦ回路１１２のセット入力端に供給されるとともに、インバータ１１３を介してレジスタ１０９のリセット入力端に供給される。
【００７２】
比較器１１０は、レジスタ１０９からのカウント値とカウンタ１１１からのカウント値とをビット比較し、一致している場合に図７の（ｆ）に示す一致信号がＦＦ回路１１２のリセット入力端に供給される。ＦＦ回路１１２のセット出力は図７の（ｇ）に示すＰＷＭ信号（定常位相偏差補正値）に変調されてローパスフィルタ８９に出力される。
【００７３】
上記インバータ１００、ＦＦ回路１０１、１０２、１０３、１０４、ＥＯＲ回路１０５により、位相差極性信号検出回路が構成され、アンド回路１０６、１０７、アップダウンカウンタ１０８、レジスタ１０９、比較器１１０、カウンタ１１１、ＦＦ回路１１２により、ＰＷＭ回路が構成されている。
【００７４】
すなわち、図６の（ａ）から（ｌ）は、図５の各部の動作タイミングであり、アップダウンカウンタ１０８までの動作を示す。
図６の（ａ）は、ＶＣＯ８６からのチャネルクロックで、デューティーが５０％でない場合を示している。
【００７５】
図６の（ｂ）は、ＶＣＯ８６からのチャネルクロックを分周器８７により２分周した信号で、クロックに相当する。
図６の（ｃ）は、基準パターン信号に相当する。時間軸前半は相対的に図６の（ｂ）のクロックがが遅れるように定常位相偏差が生じている場合を、後半は相対的に図６の（ｂ）のクロックがが進んでいるように定常位相偏差が生じている場合を示す。
【００７６】
図６の（ｄ）は、基準パターン信号をクロックの立ち上がりにＦＦ回路１０２で同期化した信号を示す。
図６の（ｅ）は、基準パターン信号をクロックの立ち下がりにＦＦ回路１０１で同期化した信号を示す。
【００７７】
図６の（ｆ）は、ＦＦ回路１０１のセット出力とＦＦ回路１０２のセット出力のＥＯＲ回路１０５による排他的論理和を示す。
図６の（ｇ）は、ＥＯＲ回路１０５による排他的論理和出力をクロックの立ち上がりにＦＦ回路１０４で同期化した信号であり、相対的にクロックが遅れていることを示す。
【００７８】
図６の（ｈ）は、ＥＯＲ回路１０５による排他的論理和出力をクロックの立ち下がりにＦＦ回路１０３で同期化した信号であり、相対的にクロックが進んでいることを示す。
【００７９】
図６の（ｉ）は、定常位相偏差補正制御信号で、Ｈレベルで定常位相偏差補正値の生成状態を示す。Ｌレベルでは、図６の（ｋ）（ｊ）に示す、アンド回路１０６、１０７の出力がＬレベルに固定になり、アップダウンカウンタ１０８の動作が停止（ホールド）となる。
【００８０】
図６の（ｊ）は、ＦＦ回路１０７のセット出力と定常位相偏差補正制御信号を論理積した結果を示し、アップダウンカウンタ１０８のアップカウント信号となる。
【００８１】
図６の（ｋ）は、ＦＦ回路１０６のセット出力と定常位相偏差補正制御信号を論理積した結果を示し、アップダウンカウンタ１０８のダウンカウント信号となる。
【００８２】
図７の（ａ）は、カウンタ１１１へのＰＷＭ生成クロックで、所定の周波数を持ち、例えばクロック生成回路で生成される。
図７の（ｂ）は、カウンタ１１１の出力値を示し、この例では８ビットカウンタの出力値を示す。
【００８３】
図７の（ｃ）は、カウンタ１１１のリップルキャリー信号で、カウンタ出力値がＦＦｈでＨレベルとなる。
図７の（ｄ）は、アップダウンカウンタ１０８の出力値を示す。
【００８４】
図７の（ｅ）は、アップダウンカウンタ１０８の出力値をカウンタ１１１のリップルキャリー信号の立ち下がりでラッチした信号で、レジスタ１０９の出力となる。
【００８５】
図７の（ｆ）は、カウンタ１１１の出力値とレジスタ１０９の出力が一致するとＨレベルとなる比較器１１０の出力となる。
図７の（ｇ）は、カウンタ１１１のリップルキャリー信号でセットし、比較器１１０からの一致信号によりリセットするＦＦ回路１１２からのセット出力としてのＰＷＭ信号を示す。
【００８６】
この実施の形態では、通常動作時の前に、定常位相偏差補正動作を行う。定常位相偏差補正動作時は、定常位相偏差補正制御信号がＨレベルとなり、セレクタ回路８２は基準パターン信号を出力し、セレクタ回路８３はＶＣＯ８６の出力をｎ分周した信号を出力する。したがって、定常位相偏差補正動作時において、位相比較器８４は、基準パターン信号とＶＣＯ８６の出力をｎ分周した信号の位相を比較する。ＶＣＯ８６の出力をｎ分周する理由は、再生クロックのデューティ比を保証するためである。定常位相偏差補正制御信号がＨレベルなので、アップダウンカウンタ１０８は、カウンタ動作を実行する。
【００８７】
図８の（ａ）から（ｅ）に、定常位相偏差補正動作時における定常位相偏差の補正動作の様子を示す。図８の（ａ）は時点（１）〜（３）における基準パターン信号を、図８の（ｂ）は時点（１）〜（３）における再生クロックを、図８の（ｃ）はアップダウンカウンタ１０８の出力値を、図８の（ｄ）はローパスフィルタ８９の出力電圧を、図８の（ｅ）はループフィルタ８５への入力電流波形を示す。図８の（ｅ）の斜線部は、加算抵抗Ｒ３を介して加算される補正電流分を示す。
【００８８】
図８の時点（１）は、定常位相偏差の補正動作を開始していない初期状態である。図８の（ａ）および（ｂ）は、時点（１）において、基準パターン信号と再生クロックの間に定常位相偏差が存在し、基準パターン信号は再生クロックに対して位相が進んでいる事を示す。図８の（ｃ）および（ｄ）は、時点（１）において、それぞれの値が初期値である事を示す。初期状態において、加算抵抗アップダウンカウンタ１０８の出力は、ローパスフィルタ８９の出力電圧がＶＣとなる値である。点Ｄの電位ＶＤは、ＶＤ＝ＶＣとなるようにループフィルタ８５により制御されているので、スイッチＳＷ３がオン状態になっても、加算抵抗Ｒ３には加算電流が流れない。図８の（ｅ）は、時点（１）において、加算抵抗Ｒ３を介して加算される補正電流が零である事を示す。ループフィルタは、オフセット付き位相誤差検出パルスとオフセット除去パルスによって制御され、定常位相偏差は除去されない。
【００８９】
図８の時点（２）は、定常位相偏差の補正動作を開始後、アップダウンカウンタ１０８が収束していない状態である。図８の（ａ）および（ロ）は、図８の時点（２）において、基準パターン信号と再生クロックの位相誤差が、アップダウンカウンタ１０８の出力に基づいて補正されている事を示す。図８の時点（２）において、基準パターン信号と再生クロックｋ位相誤差は、完全には補正されていない。図８の（ｃ）および（ｄ）は、時点（２）において、アップダウンカウンタ１０８の出力値は収束点に向かって増加し、ローパスフィルタ８９の出力電圧は、アップダウンカウンタ１０８の出力値に比例して増加している事を示す。スイッチＳＷ３がオン状態の時、加算抵抗Ｒ３には、ローパスフィルタ８９の出力電圧の増加分に比例した値の正極性の電流が流れる。図８の（ｅ）は、時点（２）において、補正電流分が加算されて、ループフィルタ８５に入力される様子を示す。
【００９０】
図８の時点（３）では、定常位相偏差が補正された状態である。図８の（ａ）および（ｂ）は、時点（３）において、基準パターン信号と再生クロックの位相差が零である事を示す。図８の（ｃ）および（ｄ）は、時点（３）において、アップダウンカウンタ１０８の出力値とローパスフィルタ８９の出力電圧が収束している事を示す。図８の時点（３）において、アップダウンカウンタ１０８の出力値およびローパスフィルタ８９の出力電圧は、定常位相偏差を補正する値となつている。スイッチＳＷ３がオン状態の時、加算抵抗Ｒ３には、定常位相偏差を補正する値の電流が流れる。図８の（ｅ）は、時点（３）において、定常位相偏差を補正する値の補正電流が加算されて、ループフィルタ８５に入力される様子を示す。
【００９１】
図８の時点（３）におけるアップダウンカウンタ１０８の出力値は、定常位相偏差を補正する値となっているので、この時点でのアップダウンカウンタ１０８の出力値を定常位相偏差補正制御信号により保持する。
【００９２】
通常動作時には、定常位相偏差補正制御信号がＬレベルとなり、セレクタ回路８２は２値化信号を出力し、セレクタ回路８３はＶＣＯ８６の出力信号を出力する。したがって、通常動作時において、位相比較器は、２値化信号とＶＣＯ８６の出力信号の位相を比較する。アップダウンカウンタ１０８は、定常位相偏差補正動作時のカウンタ値を保持している。オフセット付き位相誤差検出パルスがＨレベルの期間に、定常位相偏差補正動作時に保持したカウンタ出力値より生成した補正電流をループフィルタ８５に入力して、定常位相偏差を補正する。
【００９３】
次に、上記のような構成において、上記ＣＰＵ５０から供給される定常位相偏差補正制御信号が供給されていない場合のＰＬＬ回路７２の動作を、図９の（ａ）から（ｉ）に示すタイミングチャートを用いて説明する。この場合、２値化回路７１からの２値化信号がセレクタ回路８２を介して位相比較器８４に供給され、電圧制御発振器８６のチャネルクロックがセレクタ回路８２を介して位相比較器８４に供給される。また、後述する定常位相偏差の補正値に基づく、ローパスフィルタ８９からの出力がループフィルタ８５に加算されて、定常位相偏差が補正されているものとする。
【００９４】
図９の（ａ）は２値化信号を示し、図９の（ｂ）は再生クロックを示し、図９の（ｃ）はＦＦ回路９１の出力信号を示し、図９の（ｄ）はＦＦ回路９２の出力信号を示し、図９の（ｅ）はオフセット付き位相誤差検出パルスを示し、図９の（ｆ）はオフセット除去パルスを示し、図９の（ｇ）は抵抗Ｒ１を流れる電流の波形を示し、図９の（ｈ）は抵抗Ｒ２を流れる電流の波形を示す。
【００９５】
図９の時点（１）においては、２値化信号とチャネルクロックは位相が同期しており、オフセット付き位相誤差検出パルスとオフセット除去パルスのパルス幅比は１：２である。加算抵抗Ｒ１とＲ２の抵抗値の比を１：２とすると、図９の（ｇ）の斜線部の面積と図９の（ｈ）の斜線部の面積が等しくなる。すなわち、それぞれのパルスによってループフィルタ８５に供給される電荷量の絶対値が等しくなる。それそれのパルスによってループフィルタ８５に供給される電荷の極性は逆であるため、結果としてループフィルタ８５の出力は変化しない。ＶＣＯ８６８６の入力電圧が変化しないため、チャネルクロックの周波数も変化せず、２値化信号とチャネルクロックの位相は同期した状態を保持する。
【００９６】
図９の時点（２）では、２値化信号がチャネルクロックに対して位相が進んでいる。オフセット付き位相誤差検出パルスのパルス幅は、時点（１）と比較して位相誤差分だけ増加している。加算抵抗Ｒ１とＲ２の抵抗値の比が１：２の場合、図９の（ｇ）の斜線部の面積が図９の（ｈ）の斜線部の面積より大きくなる。すなわち、オフセット付き位相誤差検出パルスによってループフィルタ８５に供給される電荷量の絶対値が、オフセット除去パルスによって供給される値より多くなる。その結果、ループフィルタ８５の出力電圧が低下するため、ＶＣＯ８６８６の出力信号の周波数が高くなり、２値化信号とチャネルクロックの位相差分が除去される。
【００９７】
図９の時点（３）では、２値化信号がチャネルクロックに対して位相が遅れている。オフセット付き位相誤差検出パルスのパルス幅は、時点（１）と比較して位相誤差分だけ減少している。加算抵抗Ｒ１とＲ２の抵抗値の比が１：２の場合、図９の（ｇ）の斜線部の面積が図９の（ｈ）の斜線部の面積より小さくなる。すなわち、オフセット付き位相誤差検出パルスによってループフィルタ８５に供給される電荷量の絶対値が、オフセット除去パルスによって供給される値より少なくなる。その結果、ループフィルタ８５の出力電圧が上昇するため、ＶＣＯ８６の出力信号の周波数が低くなり、２値化信号と再生クロックの位相差分が除去される。
【００９８】
なお、上記例では、オフセット付き位相誤差検出パルスがハイレベルの際に、定常位相偏差補正値が加算される場合、つまりスイッチＳＷ１とＳＷ３とが同時にオンされる場合について説明したが、これに限らず、補正信号生成ループつまり定常位相偏差補正値生成回路８８とローパスフィルタ８９の極性が反転している場合、オフセット除去パルスがハイレベルの際に、定常位相偏差補正値が加算される、つまりスイッチＳＷ２とＳＷ３とが同時にオンされる場合も同様に実施できる。
【００９９】
図１０に第２の実施形態の構成図を示す。
この場合、データレートデータレート検出回路９０が図４のＰＬＬ回路７２に追加される。
【０１００】
基準パターン信号発生回路８１は、基準パターン信号を出力する。基準パターン信号は、例えば１４Ｔ−４Ｔのような特定パターンと４Ｔが連続するパターンとで構成される。２値化信号には、基準パターン信号と同じ特定パターンが含まれる。
【０１０１】
データレート検出回路９０には、セレクタ回路８２の出力信号と再生クロックが入力される。データレート検出回路９０では、セレクタ回路８２の出力信号中に含まれている特定パターン（本例では、１４Ｔ−４Ｔ）を検出し、再生クロック周期と検出された特定パターンの周期を相対比較する。
【０１０２】
比較した結果、再生クロック周期が特定パターンの周期に対して相対的に所定値以上に大きい（再生クロックの周波数が相対的に低い）と判断された場合は、所定輻のＨレベルパルスを周波数制御信号として出力し、抵抗Ｒ４を介してループフィルタ８５に注入する。これにより、再生クロック周波数は高められる。
【０１０３】
一方、再生クロック周期が特定パターンの周期に対して相対的に所定値以上に小さい（再生クロックの周波数が相対的に高い）と判断された場合は、所定幅のＬレベルパルスを周波数制御信号として出力し、抵抗Ｒ４を介してループフィルタ８５に注入する。
【０１０４】
これにより、再生クロック周波数は低められる。もし、再生クロック周期と特定パターンの周期との相対誤差が所定値以下であれば、周波数制御信号は出力されない。
【０１０５】
ここで、動作初期状態などにおける位相非同期状態などにおいてＶＣＯ８６の出力信号周波数が入力信号のデータレートに対して大きく異なる場合、周波数制御信号によりＶＣＯ８６の出力信号周波数（再生クロック周波数）は概ね入力信号データレート近傍に制御される。この周波数制御によりＶＣＯ８６の出力信号周波数（再生クロック周波数）が、位相比較器８４、ループフィルタ８５、ＶＣＯ８６で構成される位相同期ループにおけるキャプチャレンジ内になると、前記位相同期ループの働きにより、ＶＣＯ８６は制御され、入力信号のデータレートに一致し、位相同期した再生クロックが得られる。
【０１０６】
データレート検出回路９０の出力である周波数制御信号は、加算抵抗Ｒ４を介してループフィルタ８５に入力される。データレート検出回路９０は、位相同期ループ回路が引き込める範囲内に再生クロックの周波数を追い込むように、ループフィルタ８５を制御する。
【０１０７】
図１１に周波数制御信号と再生クロックの周波数の関係を示す。図１１の（ａ）は再生クロック周波数とデータレートとの比率と回路動作の関係を、図１１の（ｂ）は各動作時における周波数制御信号を示す。図１１の（ａ）は、再生クロック周波数とデータレートとの比率が、位相同期ループ回路のキャプチャレンジ内にあれば、本回路は位相制御動作を行い、位相同期ループ回路のキャプチャレンジ外ならば、本回路は周波数制御動作を行う事を示す。
【０１０８】
それぞれの動作期間を（１）〜（３）とする。期間（１）と（３）は、再生クロックの周波数とデータレートとの比率が位相同期ループ回路のキャプチャレンジ範囲外である。期間（１）は再生クロックの周波数が位相同期ループ回路のキャプチャレンジより低い場合で、期間（３）は再生クロックの周波数が位相同期ループ回路のキャプチャレンジより高い場合である。期間（２）は、再生クロックの周波数とデータレートとの比率が位相同期ループ回路のキャプチャレンジ範囲内の場合である。
【０１０９】
図１１の（ｂ）は、各期間における周波数制御信号の様子を示す。期間（１）において、周波数制御信号は正極性のパルスとなる。期間（２）において、周波数制御信号はハイインピーダンス状態となる。期間（３）において、周波数制御信号は負極性のパルスとなる。
【０１１０】
期間（１）では、周波数制御信号によってループフィルタに正極性の電流が入力され、ＶＣＯ８６の出力信号の周波数が上昇する。その結果、再生クロックの周波数とデータレートとの比率か、位相同期ループ回路のキャプチャレンジに入る。期間（２）では、ループフィルタ８５には電流が入力されないため、ＶＣＯ８６の出力信号の周波数が周波数制御信号によつて変化することはない。
【０１１１】
したがって、再生クロックの周波数とデータレートとの比率は、位相同期ループ回路のキャプチャレンジから外れない。期間（３）では、周波数制御信号によってループフィルタに負極性の電流が入力され、ＶＣＯ８６の出力信号の周波数は低下する。その結果、再生クロックの周波数とデータレートとの比率か、位相同期ループ回路のキャプチャレンジに入る。
【０１１２】
上記のような動作により、上記回路は、再生クロックの周波数が位相同期ループ回路のキャプチャレンジより外れている場合に、位相同期ループ回路が引き込める範囲内に再生クロックの周波数を追い込む。再生クロックの周波数が位相同期ループ回路のキャプチャレンジに入っている場合には、位相同期ループ回路が第１の実施形態と同様の動作をし、再生クロックと、２値化信号または基準パターン信号を位相同期させる。
【０１１３】
【発明の効果】
以上詳述したように、この発明によれば、定常位相偏差を除去した正確な再生クロックを生成することができる再生クロック生成回路を提供できる。
また、この発明によれば、正確な再生クロックに基づく正確な再生を行うことができないという欠点を除去するもので、正確な再生クロックに基づく正確な再生を行うことができる光ディスク装置を提供できる。
【図面の簡単な説明】
【図１】図１は、この発明の実施形態に係る光ディスクシステムの概略構成を示すブロック図。
【図２】図２は、図１に示した光ディスクの概略構成を示す平面図。
【図３】図３は、図１に示した光ディスクの概略構成を示す図。
【図４】図４は、図１に示したＰＬＬ回路の構成を示すブロック図。
【図５】図５は、図４に示した定常位相偏差補正値生成回路の構成を示すブロック図。
【図６】図６は、図５の各部の動作タイミングを示す図。
【図７】図７は、図５の各部の動作タイミングを示す図。
【図８】図８は、定常位相偏差補正動作時における定常位相偏差の補正動作の様子を示す図。
【図９】図９は、定常位相偏差補正制御信号が供給されていない場合のＰＬＬ回路の動作を示すタイミングチャート。
【図１０】図１０は、第２の実施態様のＰＬＬ回路の構成を示すブロック図。
【図１１】図１１は、第２の実施態様の周波数制御信号と再生クロックの周波数の関係を示す図。
【符号の説明】
１…光ディスク
１０…メモリ
２５…光学ヘッド
３８…データ再生回路
５０…ＣＰＵ
７１…２値化回路
７２…ＰＬＬ回路
８１…基準パターン信号発生回路
８８…定常位相偏差補正値生成回路
８９…ローパスフィルタ
９０…データレート検出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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