(57)【特許請求の範囲】
【請求項１】
（ａ）第１導電形半導体層の表面にゲート絶縁膜を介してゲート電極を形成し、
（ｂ）該ゲート電極をマスクとして第２導電形不純物を導入して拡散することにより、前記ゲート電極の下側に入り込む第２導電形拡散領域を形成し、
（ｃ）前記ゲート電極をマスクとして、前記第２導電形拡散領域の表面に第１導電形不純物を導入し、
（ｄ）前記導入された第１導電形不純物を拡散することによりソース領域を形成し、
（ｅ）該ソース領域に電気的に接続してソース電極を、前記第１導電形半導体層に電気的に接続してドレイン電極をそれぞれ形成する
縦型ＭＯＳＦＥＴの製法であって、
前記（ａ）工程から前記（ｄ）工程の前までのいずれかの工程で前記少なくともゲート電極上に第１導電形の不純物をドープした絶縁膜を設けておき、前記（ｂ）工程および／または（ｄ）工程の拡散時に前記絶縁膜の不純物を前記ゲート電極を経由して前記第１導電形半導体層に拡散させることにより、該第１導電形半導体層との境界の前記第２導電形拡散領域の表面側に、凹んだ形状を形成することを特徴とする縦型ＭＯＳＦＥＴの製法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は第１導電形の半導体層をドレインとして、その半導体層に第２導電形の拡散領域が形成され、その拡散領域中に第１導電形のソース領域が形成される縦型二重拡散ＭＯＳＦＥＴの製法に関する。さらに詳しくは、耐圧および耐量を維持しつつチャネル長を短くしてオン抵抗を低減でき、順伝達アドミッタンスなどの電気特性を向上することができる縦型ＭＯＳＦＥＴの製法に関する。
【０００２】
【従来の技術】
従来の縦型二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）は、たとえば図５に示されるような構造になっている。すなわち、たとえばｎ+ 形の半導体基板２１ａ上にエピタキシャル成長され、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１の表面側にｐ形不純物を拡散することによりｐ形のボディ領域２２が形成され、そのボディ領域２２の表面側にｎ+ 形のソース領域２３が形成されている。ボディ領域２２の端部およびその外側の半導体層２１上にゲート酸化膜２４を介してゲート電極２５が設けられている。そして、ソース領域２３と接続するようにＡｌなどによりソース電極２６が形成され、半導体基板２１ａの裏面にドレイン電極２７が形成されることにより、ボディ領域２２の端部がドレイン領域（半導体層）２１とソース領域２３とで挟まれたチャネル領域２８とされ、そのチャネル領域２８上のゲート酸化膜２４を介したゲート電極２５によりオンオフが制御されるトランジスタが形成されている。
【０００３】
図５ではボディ領域２２の周囲にソース領域が形成されてボディ領域２２の周囲にチャネル領域２８が形成された１つのトランジスタセルが示されているが、実際にはこのボディ領域２２がマトリクス状に形成され、トランジスタセルが沢山形成され、大電流に対応するパワーＭＯＳＦＥＴが形成されている。
【０００４】
前述のボディ領域２２のチャネル領域２８側およびソース領域２３は共にゲート電極２５を形成してから、そのゲート電極２５をマスクとして不純物を導入することにより形成される。すなわち、まずｐ形不純物を導入し、熱処理をして拡散することによりボディ領域２２のチャネル領域２８側が形成され、さらにｎ形不純物を導入して拡散することによりソース領域２３が形成される。この拡散は、縦方向と横方向の両方に同程度（円弧状）に拡散される。そのため、一旦拡散して形成されるチャネル領域２８側はソース領域２３の形成の際にさらに下側および横側に同じ量だけ拡散し、ボディ領域２２のチャネル領域２８側の形状とソース領域２３の端部形状とは同心円の相似形に形成される。その結果、図５に示されるように、ゲート電極２５の下側にもボディ領域２２のチャネル領域２８側およびソース領域２３の端部が入り込み、チャネル領域２８がゲート電極の下側に形成される。
【０００５】
【発明が解決しようとする課題】
前述の構造で、ボディ領域２２であるｐ形拡散層の深さが浅すぎると、誘導起電力による破壊耐量が小さくなる。すなわち、たとえばスイッチング電源などにこの種のＤＭＯＳＦＥＴを使用する場合、回路上に存在する負荷のインダクタンス（Ｌ）の作用により、電流をオフにしたとき逆起電力が発生し、この逆起電力のエネルギーによりＤＭＯＳＦＥＴが破壊する。この破壊耐量を上げるためには、前述のボディ領域をベースとする寄生のバイポーラトランジスタの電流増幅率を小さくすることが効果的であるため、ボディ領域の不純物濃度を高くし、かつ、深く形成する必要がある。しかし、不純物濃度についてはＭＯＳＦＥＴの閾値電圧特性に直接影響するため、あまり高くすることができず、前述のように深く形成することが必要となる。
【０００６】
一方、ソース領域２３であるｎ+ 形拡散層を深くすると、ドレイン・ソース間に逆バイアスが印加されたとき、すなわちｎ形半導体層２１とｐ形層（ボディ領域２２）とで形成されるｐｎ接合に逆バイアスが印加されたときｐ形層に広がる空乏層がｎ+ 形層に達して耐圧が低下してしまう。
【０００７】
そのため、ボディ領域２２の深さをあまり浅くすることも、ｎ+ 形拡散層を深くすることもできない。その結果、ボディ領域とソース領域の横広がりにより、その間隔として形成されるチャネル長Ｌが長くなり、短くすることができない。チャネル長Ｌが長くなると、トランジスタのオン抵抗が大きくなって、コンダクタンスｇおよびドレイン電流Ｉｄが小さくなり、ＭＯＳＦＥＴの電気特性が低下するという問題がある。
【０００８】
本発明はこのような問題を解決するためになされたもので、破壊耐量や耐圧を高く維持しながら、チャネル長を短くして、優れた電気特性の縦型ＭＯＳＦＥＴの製法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の縦型ＭＯＳＦＥＴの製法は、（ａ）第１導電形半導体層の表面にゲート絶縁膜を介してゲート電極を形成し、（ｂ）該ゲート電極をマスクとして第２導電形不純物を導入して拡散することにより、前記ゲート電極の下側に入り込む第２導電形拡散領域を形成し、（ｃ）前記ゲート電極をマスクとして、前記第２導電形拡散領域の表面に第１導電形不純物を導入し、（ｄ）前記導入された第１導電形不純物を拡散することによりソース領域を形成し、（ｅ）該ソース領域に電気的に接続してソース電極を、前記第１導電形半導体層に電気的に接続してドレイン電極をそれぞれ形成する縦型ＭＯＳＦＥＴの製法であって、前記（ａ）工程から前記（ｄ）工程の前までのいずれかの工程で前記少なくともゲート電極上に第１導電形の不純物をドープした絶縁膜を設けておき、前記（ｂ）工程および／または（ｄ）工程の拡散時に前記絶縁膜の不純物を前記ゲート電極を経由して前記第１導電形半導体層に拡散させることにより、該第１導電形半導体層との境界の前記第２導電形拡散領域の表面側に、凹んだ形状を形成することを特徴とする。この方法によれば、デバイスの特性により拡散時間が長い場合でも、チャネル長を精度よく制御することができる。
【００１４】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の縦型ＭＯＳＦＥＴの製法について説明をする。
【００１５】
本発明の方法により製造される縦型ＭＯＳＦＥＴは、図１（ａ）にその断面説明図が示されるように、ドレイン領域１とする第１導電形（たとえばｎ形）の半導体層の表面側に第２導電形（ｐ形）の拡散領域（ボディ領域）２が形成され、その拡散領域２の表面側に第１導電形（ｎ形）のソース領域３が形成されている。そして、ソース領域３およびドレイン領域１により挟まれ、前記拡散領域２の表面側にチャネル領域８が形成されている。チャネル領域８の表面にはゲート絶縁膜（ゲート酸化膜）４を介してゲート電極５が設けられている。本発明では、チャネル領域８を形成する拡散領域２とドレイン領域１との境界部がその表面側で拡散領域２側に食い込まれる形状に形成されていることに特徴がある。
【００１６】
ドレイン領域１とする半導体層は、ｎ+ 形半導体基板１ａ上にｎ形の半導体層がエピタキシャル成長されることにより形成されている。そして、半導体基板１ａの裏面にＮｉ、Ａｕなどからなる金属膜が設けられてドレイン電極７が形成され、表面側のソース領域３上の絶縁膜９が除去されてＡｌなどの蒸着によりソース電極６が形成されることにより、縦型ＭＯＳＦＥＴが形成されている。
【００１７】
第２導電形拡散領域（ボディ領域）２のチャネル領域８を形成する部分の形状は、図１（ｂ）にその拡大図が示されるように、凹み２ｂ部分の形状は、目的とするＭＯＳＦＥＴの特性にもよるが、たとえばその深さＢが０.３〜０.８μｍ程度で、横方向への食い込みＡは０.５μｍ程度に形成されることにより、チャネル長Ｌが、従来の２μｍ程度から１.５μｍ程度に短く形成されている。
【００１８】
このようなチャネル領域８での凹み２ｂを形成するには、たとえばドレイン領域１とする半導体層の表面の第１導電形（ｎ形）の不純物濃度を高くすることにより、ボディ領域２を形成するためのｐ形不純物の拡散が横方向に進む際に、ｎ形の濃い不純物濃度の不純物により相殺されて拡散が進まなくなることにより凹み２ｂが形成される。半導体層１の表面の不純物濃度を高くする方法としては、たとえばゲート電極５を形成する前にゲート電極５の下側の半導体層１の表面のみにｎ形の不純物を導入しておいたり、ポリシリコンなどからなるゲート電極５に抵抗を下げるための不純物量だけでなく、ｐ形の拡散領域２の形成のための拡散をする際に、ゲート電極５からｎ形不純物が半導体層１の表面に拡散するように、ゲート電極５に不純物をドーピングすることなどにより行える。この方法では、ゲート電極５に導入する不純物濃度だけに依存するのではなく、たとえばゲート酸化膜４の厚さを薄くして制御したり、ゲート電極５とするポリシリコン膜の厚さを厚くして不純物量を多くしたり、拡散条件の温度を高くしたり拡散時間を長くしたりする制御によりｎ形不純物が半導体層の表面に拡散しやすくすることもできる。
【００１９】
つぎに、この縦型ＭＯＳＦＥＴの製法を具体例により図２〜３の工程図を参照しながら説明をする。
【００２０】
まず、図２（ａ）に示されるように、ｎ+ 形半導体基板１ａ上にｎ形半導体層１をエピタキシャル成長する。以後の工程図では半導体基板１ａの図示を省略する。そして、図２（ｂ）に示されるように、表面にＳｉＯ2 膜１１をたとえば熱酸化法により形成し、ボディ領域の形成場所を目抜いてボロン（Ｂ）などのｐ形不純物を、たとえばドーズ量が１×１０14〜２×１０15ａｔｍｓ／ｃｍ2 程度でイオン注入により導入する。その後、図２（ｃ）に示されるように、１０５０〜１２００℃程度で１〜１０時間程度の熱処理を行うことにより、ｐ形拡散領域２を形成する。この拡散時に表面には酸化膜であるＳｉＯ2 膜が形成される。この酸化膜のゲート部を選択的にエッチングしてゲート酸化膜４を形成する。この際、ｐ形層２の中心部にはＳｉＯ2 膜１２を厚く残存させる。
【００２１】
つぎに、図２（ｄ）に示されるように、たとえばポリシリコン膜をＣＶＤ法などにより０.４〜１.１μｍ程度の厚さ堆積しＰなどのｎ形不純物を拡散などにより導入する。この不純物の導入は従来よりゲート電極としての電気抵抗を下げるために行われるが、本発明では電気抵抗を下げるためだけではなく、後述するチャネル領域とするｐ- 形拡散領域の形成のために拡散する際に、ゲート電極からゲート酸化膜４を通して半導体層１まで不純物が拡散するように５×１０20〜１×１０21ｃｍ-3（ａｔｍｓ／ｃｍ3 、以下同じ）程度（従来は１×１０19〜１×１０20ｃｍ-3程度）に導入する。そして、ポリシリコン膜をパターニングすることによりゲート電極５を形成する。
【００２２】
その後、図３（ｅ）に示されるように、ゲート電極５およびＳｉＯ2 膜１２をマスクとしてＢなどのｐ形不純物をイオン注入し、１０５０〜１１５０℃程度で、１〜４時間程度の熱処理を行いチャネル領域部を形成するｐ- 形拡散領域２ａをボディ領域２と連続的に形成する。この熱処理の際に、前述のゲート電極５に導入したｎ形の不純物がゲート酸化膜４を通して半導体層１の表面に拡散する。その結果、ｐ- 形拡散領域２ａの拡散がゲート電極５からの拡散により高濃度になったｎ形の不純物により相殺されて図３（ｅ）に示されるように、その表面部が凹んだ形状の凹み２ｂが形成される。
【００２３】
その後、図３（ｆ）に示されるように、前述のゲート電極５およびＳｉＯ2 膜１２をマスクとして、Ｐなどのｎ形不純物をイオン注入し、９００〜１０５０℃、０.５〜２時間程度の熱処理を行うことにより、ソース領域３を形成する。この際、ｐ- 形拡散領域２ａもさらに横方向および下方向に拡散してソース領域３と等間隔を保ちながら下方向および横方向に拡散するが、表面では前述のゲート電極５からのｎ形の不純物の拡散により、相殺されて表面での凹み２ｂがさらに助長される。
【００２４】
さらに、図３（ｇ）に示されるように、全面にＣＶＤ法によりＳｉＯ2 膜からなる層間絶縁膜９を形成する。そして、ソース領域３が露出するように層間絶縁膜９をエッチングしてコンタクトホールを形成する。その露出した半導体層の表面にＡｌなどを蒸着してソース電極６を形成し、半導体基板１ａの裏面にＮｉ、Ａｕなどをスパッタリング法により形成し、ドレイン電極７を形成する。その結果、図１に示される構造の縦型ＭＯＳＦＥＴが得られる。
【００２５】
この製法の例は、ゲート電極５にｎ形不純物をドープして、その不純物をｎ形半導体層１に拡散させることにより、凹み２ｂを形成したが、デバイスの製造条件によっては、拡散量が多くなり過ぎる場合があり得る。そのような場合には、図４に途中からの製造工程図が示されるように、ゲート電極５の上に設けられる層間絶縁膜９にｎ形不純物をドープして、その不純物をゲート電極５を通過させて半導体層１に拡散させることにより、適度な凹み２ｂを形成することができる場合もある。
【００２６】
すなわち、前述の図２（ｄ）に示されるポリシリコン膜を成膜する際に、ｎ形不純物を導入しないでゲート電極５を形成する。その後、図４（ｈ）に示されるように、前述の例と同様に、ゲート電極５およびＳｉＯ2 膜１２をマスクとしてＢなどのｐ形不純物をイオン注入し、１０５０〜１１５０℃程度で、１〜４時間程度の熱処理を行いチャネル領域部を形成するｐ- 形拡散領域２ａをボディ領域２と連続的に形成する。
【００２７】
その後、図４（ｉ）に示されるように、前述のゲート電極５およびＳｉＯ2 膜１２をマスクとして、Ｐなどのｎ形不純物３ａをイオン注入する。ついで、図４（ｊ）に示されるように、不純物濃度が５〜１０ｍｏｌ％（５×１０21〜１×１０22ｃｍ-3）になるようにｎ形不純物をドーピングしながら、全面にＣＶＤ法によりＳｉＯ2 膜からなる層間絶縁膜９を形成する（ＳｉＯ2 ＋Ｐ2 Ｏ5 の絶縁膜で、Ｐ2 Ｏ5 のモル濃度が５〜１０％）。そして、９００〜１０５０℃、０.５〜２時間程度の熱処理を行うことにより、ソース領域３を形成する。この際、ｐ- 形拡散領域２ａもさらに横方向および下方向に拡散してソース領域３と等間隔を保ちながら下方向および横方向に拡散するが、表面では層間絶縁膜９からのｎ形ドーパントが拡散してゲート電極５およびゲート酸化膜４を経て半導体層１に達する。このｎ形の不純物の拡散により、ｐ- 形拡散領域２ａの表面側は相殺されて半導体層１との境界面に凹み２ｂが形成され、チャネル長を短くすることができる。
【００２８】
このｎ形不純物による相殺は、一度の拡散工程による相殺だけであるため、図２〜３に示される例より凹み２ｂの量は小さいが、ソース領域３側からもｎ形不純物が拡散してきてソース領域３の広がりが大きくなり、チャネル長を適度に調整することができる。すなわち、この方法によれば、短い拡散時間でチャネル長を短くすることができるため、チャネル長を精度よく制御することができる。
【００２９】
その後、前述の例と同様に、ソース領域３が露出するように層間絶縁膜９をエッチングしてコンタクトホールを形成する。その露出した半導体層の表面にＡｌなどを蒸着してソース電極６を形成し、半導体基板１ａの裏面にＮｉ、Ａｕなどをスパッタリング法により形成し、ドレイン電極７を形成する。その結果、図１に示される構造の縦型ＭＯＳＦＥＴが得られる。
【００３０】
図４に示される例は、最後の拡散工程の前に設ける層間絶縁膜９にｎ形不純物をドーピングしてその不純物を半導体層１に拡散させたが、たとえば前述の図４（ｈ）の工程の前工程、すなわち、図２（ｄ）に示されるゲート電極５の形成工程の際にノンドープのポリシリコン膜を成膜し、その上にｎ形不純物をドーピングした層間絶縁膜を設け、ポリシリコン膜のゲート電極用のパターニングと同時に層間絶縁膜を同様にパターニングし、図３（ｅ）〜（ｇ）に示される工程と同様に行うこともできる。この場合、ｎ形不純物のドーピングされる層が、ゲート電極５より半導体層１と離れた方向にあるため、拡散工程などの時間が長くなっても半導体層１への拡散効果を抑制することができる。このような層間絶縁膜を設ける時期は、このゲート電極５の形成工程後でも、ソース領域３を形成するための最後の拡散工程の前のいずれかの工程で設けられておればよい。
【００３１】
本発明の縦型ＭＯＳＦＥＴによれば、第２導電形拡散領域（ボディ領域）の深さを充分に確保し、かつ、ソース領域の深さを浅く形成しながら、チャネル長は短く形成されているため、破壊耐量および逆耐圧が大きく、しかもオン抵抗が小さく、順伝達アドミッタンス｜Ｙfs｜を大きくすることができ、電気特性が非常に向上する。
【００３２】
すなわち、破壊耐量については、前述のように、ソース領域と第２導電形拡散領域と第１導電形半導体層（ドレイン領域）とで形成される寄生バイポーラトランジスタのベースとなる第２導電形拡散領域の厚さが充分厚く形成されるため、その寄生バイポーラトランジスタの電流増幅率が小さくなり、破壊しにくくなる。また、逆耐圧についても、第１導電形半導体層（ドレイン領域）と第２導電形拡散層（ボディ領域）との間に印加される逆バイアスに対してそのｐｎ接合の第２導電形拡散領域に空乏層を充分に広げるスペースがあるため、強くなる。
【００３３】
一方、トランジスタの電気特性については、ソースとドレイン間の反転層形成後のコンダクタンスＧ、ドレイン電流Ｉd 、オン抵抗Ｒonはそれぞれ次式で表される。
【００３４】
Ｇ＝Ｗ／Ｌ・μn Ｃox（Ｖg −Ｖt ）          （１）
Ｉd ＝Ｗ／Ｌ・μn Ｃox（Ｖg −Ｖt ）2         （２）
Ｒon＝１／｛Ｗ／Ｌ・μn Ｃox（Ｖg −Ｖt ）｝  （３）
ここで、Ｗはチャネル幅、Ｌはチャネル長、μn は電子の移動度、Ｃoxは酸化膜の容量、Ｖg はゲート電圧、Ｖt は閾値電圧をそれぞれ示す。
【００３５】
これらの式で、コンダクタンスＧおよびドレイン電流Ｉd は大きく、オン抵抗Ｒonは小さいほどＭＯＳＦＥＴの特性はよくなるが、前述の構造によりチャネル長Ｌが小さくなり、式（１）〜（３）よりいずれも特性の向上に寄与していることが分る。
【００３６】
また、前述の製法によれば、特別の工程を付加することなく、第２導電形拡散領域を深く形成し、ソース領域を浅く形成しながら、チャネル長を短くすることができ、縦型ＭＯＳＦＥＴの性能を向上させることができる。
【００３７】
なお、前述の各例は、ｎチャネルの例であったが、ｐチャネルの場合でも、不純物のｎ形とｐ形とが変わるだけで同様である。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、破壊耐量や逆耐圧を低下させることなく、チャネル長を短くしてトランジスタの特性を向上させることができる。その結果、非常に高性能のＭＯＳＦＥＴが得られる。
【００３９】
さらに、本発明の製法によれば、工程を増やすことなく、縦型ＭＯＳＦＥＴの拡散深さを変えないでチャネル長を短くすることができる。
【図面の簡単な説明】
【図１】  本発明の方法により製造される縦型ＭＯＳＦＥＴの断面説明図である。
【図２】  図１のＭＯＳＦＥＴの製造工程を示す断面説明図である。
【図３】  図１のＭＯＳＦＥＴの製造工程の一例を示す断面説明図である。
【図４】  本発明の縦型ＭＯＳＦＥＴの製法の一実施形態の説明図である。
【図５】  従来の縦型ＭＯＳＦＥＴの断面説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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