(57)【特許請求の範囲】
【請求項１】
不純物を加えない状態で１０2Ｓ・ｍ-1以上１０5Ｓ・ｍ-1以下の電気伝導率を持つとともに半導体バンド構造をも持つＩｒＳｉ2、ＢａＳｉ2、ＣａＳｉ2のいずれかの金属間化合物半導体からなることを特徴とするゲート。
【請求項２】
請求項１のゲートを用いたＣＭＯＳ構造。
【請求項３】
請求項１のゲートを用いたＭＯＳ構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この出願の発明は、ゲートおよびＣＭＯＳ構造・ＭＯＳ構造に関するものである。さらに詳しくは、この出願の発明は、従来のゲートに取って代わる、次世代集積回路に有用な新しいゲート、ならびにそのゲートを用いた新しいＣＭＯＳ構造およびＭＯＳ構造に関するものである。
【０００２】
【従来の技術】
次世代集積回路に求められる要件は▲１▼高集積化、▲２▼高速化、▲３▼省電力化であり、これらを満たす構造として、Complementary Metal Oxide Semiconductor(ＣＭＯＳ)構造が知られている。
【０００３】
たとえば図３に例示したように、従来のＣＭＯＳ構造の電界効果型トランジスタ（ＦＥＴ）は、ゲート絶縁膜（２）をＳｉＯ2のシリコン酸化膜とし、ｎ型不純物を含ませた多結晶Ｓｉ（ポリシリコン）を用いたゲート（１）で構成されている。
【０００４】
通常、ゲート（１）へバイアス電圧を印加してチャネル開き電流を流し始めるのに必要な電圧であるしきい値電圧Ｖｔｈは、基本的に基板Ｓｉのフェルミレベルとゲート材料のフェルミレベルで決定される。このため、ＣＭＯＳ構造ではｎ基板とｐ基板とでＶｔｈが異なる。
【０００５】
そこで、安定したＣＭＯＳ動作のためにはＶｔｈをほぼ同じ電圧にする必要から、従来はどちらかのチャネル領域に不純物をイオン注入することでＶｔｈを制御している。
【０００６】
この場合、図示したように一つのチャネルは表面チャネル、残りのチャネルは埋め込みチャネルとなる。そして、半導体である多結晶Ｓｉはフェルミレベルの位置を不純物濃度によって広い範囲で制御が可能であり、基板の伝導性（ｐ、ｎ）に対しても自由にＶｔｈを設定、制御することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のとおりの従来のＣＭＯＳ構造には、集積回路のさらなる高集積化を進める上で以下のような問題がある。
【０００８】
すなわち、高集積化に重要なゲート線幅の微細化への要求は益々高くなり、その微細化に伴う抵抗の増加を防ぐ必要があるが、上述したように多結晶Ｓｉに不純物をドープした多結晶Ｓｉゲート（１）では低抵抗化に限界が出始めているのである。
【０００９】
この問題を解決すべく、ゲート（１）を金属で構成することが提案され、タングステンなどの高融点金属の使用が検討されてもいる。しかしながら、金属ゲートの場合、▲１▼Ｖｔｈは下地Ｓｉのフェルミレベルと金属との仕事関数できまるため、これまで自由に設定できていたフェルミレベルの制御範囲が狭くなり、Ｖｔの制御が難しくなるといった問題が発生する。また、▲２▼金属／ＳｉＯ2などのゲート絶縁膜との密着が悪い、▲３▼金属の拡散によりゲート絶縁膜のリーク電流が増える、▲４▼チャネル領域まで金属が拡散してキャリアーのトラップが発生するなどといった問題が指摘されている。
【００１０】
また最近では、金属並みの電気伝導率を持つ金属間化合物である金属シリサイド（３）が見出されており、ゲート抵抗を少しでも下げようと、それをたとえば図４に例示したように多結晶Ｓｉゲート（１）の上部に設けることが提案されている。しかしながら、この場合も、金属のような上記問題点はないものの、ゲート（１）上に設けるだけであるので、ゲート（１）そのものの抵抗が下がるわけではなく、著しい低抵抗化の実現は望めない。
【００１１】
この出願の発明は、以上のとおりの事情に鑑みてなされたものであり、従来技術の問題点を解消し、従来にはない程の低抵抗化を実現して、集積回路のさらなる高集積化に多大に貢献することのできる新しいゲート、ならびにそのゲートを用いた新しいＣＭＯＳ構造およびＭＯＳ構造を提供することを課題としている。
【００１２】
【課題を解決する手段】
この出願の発明は、上記の課題を解決するものとして、不純物を加えない状態で１０2Ｓ・ｍ-1以上１０5Ｓ・ｍ-1以下の電気伝導率を持つとともに半導体バンド構造をも持つＩｒＳｉ2、ＢａＳｉ2、ＣａＳｉ2のいずれかの金属間化合物半導体からなることを特徴とするゲート（請求項１）を提供する。
【００１５】
さらにまた、この出願の発明は、上記のゲートを用いたＣＭＯＳ構造（請求項２）やＭＯＳ構造（請求項３）をも提供する。
【００１６】
【発明の実施の形態】
この出願の発明は、不純物を加えない状態で１０2Ｓ・ｍ-1以上１０5Ｓ・ｍ-1以下の電気伝導率を持つとともに半導体バンド構造をも持つ金属間化合物半導体である金属間化合物半導体を、ゲート材料として用いるという、この出願の発明の発明者等による全く新しい知見に基づいてなされたものであり、これによってより一層の低抵抗化を実現し、次世代・次次世代集積回路には欠かせない根幹技術となり得るものである。
【００１７】
より具体的には、この金属間化合物半導体は、▲１▼不純物を加えない状態で１０2Ｓ・ｍ-1以上１０5Ｓ・ｍ-1以下の電気伝導率を持ち、▲２▼半導体バンド構造を持つ、▲３▼金属との半導体化合物である。
【００１８】
まず、▲１▼不純物を加えない状態で１０2Ｓ・ｍ-1以上１０5Ｓ・ｍ-1以下の電気伝導率であるということは、半導体の電気伝導率が一般的に常温で１０-2〜１０4Ｓ・ｍ-1であるのに対し、金属の電気伝導率は一般的に常温で１０6〜１０8Ｓ・ｍ-1であり、この出願の発明のゲートの材料に用いる金属間化合物半導体は、平均的な半導体に比べて金属の電気伝導率の範囲に近い電気伝導率を有するものであると言える。また不純物を加えることによって、さらに金属間化合物半導体の電気伝導率を向上させることができる。
【００１９】
次に、▲２▼半導体バンド構造とは、自由にフェルミレベルを制御できる電気伝導機構を持つことを意味しており、これによってしきい値電圧Ｖｔｈの制御を行い、ｎ型基板上にはｎ型用ゲート、ｐ型基板上にはｐ型用ゲートを実現できるようになる。すなわち、この特性によってゲート材料としての使用が可能とされるのである。
【００２０】
(3)金属との半導体化合物については、これら二つの特性を実現する材料として、ＩｒＳｉ2、ＢａＳｉ2、ＣａＳｉ2のいずれかの金属間化合物半導体が挙げられる。
【００２１】
以上の特性を有する金属間化合物半導体によりなるこの出願の発明のゲートは、優れた低抵抗性を有するだけでなく、容易な制御をも実現して、ＣＭＯＳ構造の設計の幅を大きく広げる。また、ｎｐチャネルともに表面チャネルになるため、短チャネル効果を避けることもできる。さらには、これまで必要であった不純物のイオン注入も不要となり、チャネル領域の結晶性も確保できる。
【００２２】
そして、このゲートを用いることで、単純でプロセス制御性にも優れたＣＭＯＳ構造を実現できるのである。もちろんこの出願の発明のゲートは、ＭＯＳ構造にも適用できることは言うまでもなく、ＣＭＯＳ構造と同様の優れた効果が実現される。
【００２３】
この出願の発明は、以上のとおりの特徴を有するものであるが、以下に、添付した図面に沿って実施例を示し、さらに詳しくこの発明の実施の形態について説明する。
【００２４】
【実施例】
図１は、この出願の発明の一実施例であるゲートを用いたＣＭＯＳ構造を例示したものであり、ゲート材料に、ＩｒＳｉ2、ＢａＳｉ2、ＣａＳｉ2のいずれかの金属間化合物半導体を用いたもので、金属間化合物半導体のｐｎ伝導機構を制御することで、ｎ型基板上にｎ型用ゲート（１０）、ｐ型基板上にｐ型用ゲート（１１）が設けられている。
【００２５】
この場合、前述したように、低抵抗化を進めることができるだけでなく、両チャネルとも表面チャネルとなるので、従来のＣＭＯＳ構造における埋め込みチャネルで発生していたような短チャネル効果もなくなり、高集積化に一層良好なゲートおよびＣＭＯＳ構造となっている。
【００２６】
また、上記金属間化合物半導体の一例として図２にＩｒＳｉ2の光吸収スペクトルのグラフを示す。図２の縦軸はスペクトルの強度を示し、横軸は波長を示している。
【００２７】
この図２に示すように、波長１１００ｎｍ付近にスペクトル吸収があるため、ＩｒＳｉ2のバンドギャップが１．１３ｅＶであることがわかる。つまり、このＩｒＳｉ2が半導体バンド構造を有していることがわかる。
【００２８】
もちろん、この発明は以上の例に限定されるものではなく、細部については様々な態様が可能である。
【００２９】
【発明の効果】
以上詳しく説明した通り、この出願の発明によって、低抵抗性および制御性などに優れた次世代の新しいゲートが実現され、そのゲートを用いた新しいＣＭＯＳ構造やＭＯＳ構造も提供されることとなり、集積回路のさらなる発展を図ることができる。
【図面の簡単な説明】
【図１】この出願の発明の一実施例であるゲートを用いたＣＭＯＳ構造を例示した図である。
【図２】この出願の発明の一実施例であるＩｒＳｉ2の波長−スペクトル強度の関係を表したグラフである。
【図３】従来のＣＭＯＳ構造を例示した図である。
【図４】従来の別のＣＭＯＳ構造を例示した図である。
【符号の説明】
１  ゲート
２  ゲート絶縁膜
３  金属シリサイド
１０  ｎ型用ゲート
１１  ｐ型用ゲート
【図１】
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【図２】
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【図３】
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【図４】
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