(57)【特許請求の範囲】
【請求項１】
外部システムクロック信号に同期して動作する同期式ランダムアクセスメモリ制御装置において、
前記同期式ランダムアクセスメモリのデータ入/出力を中断させるバースト完了信号と、外部から入力される入/出力動作命令信号とを論理和して出力する論理和手段と、
前記論理和の結果に応答してリセットされ、前記外部システムクロック信号に応答してカウンティングするカウンティング手段と、
前記同期式ランダムアクセスメモリに貯蔵されたデータを終結方式でアクセスするか、あるいはラップアラウンド方式でアクセスするかに相応して、制御信号を出力する制御手段と、
外部から入力されるバーストの長さに対する情報を有する少なくとも１つ以上のバーストの長さ信号と、前記カウンティング手段でカウンティングした結果とから、１回のバースト動作の完了を感知するバースト感知手段であって、バーストの長さが全ページで無い場合、感知した結果を前記バースト完了信号として出力し、バーストの長さが全ページである場合、前記制御信号が終結方式を示すと感知した結果を前記バースト完了信号として出力し、前記制御信号がラップアラウンド方式を示すと感知した結果を前記バースト完了信号として出力しないバースト感知手段とを具備することを特徴とする同期式ランダムアクセスメモリ制御装置。
【請求項２】
前記制御手段は、
前記同期式ランダムアクセスメモリに安定した電源が印加する時に発生する電力オン信号と連結するゲートと、前記電源と第１ノードとの間に連結するソース及びドレインとを有する第１MOSトランジスタと、
前記第１ノードと第２ノードとの間に連結され、前記同期式ランダムアクセスメモリに貯蔵した前記データを前記終結方式でアクセスするか、あるいは前記ラップアラウンド方式でアクセスするかに相応してカットされるヒューズと、
前記電力オン信号と連結するゲートと、前記第２ノードと基準電位との間に連結するドレイン及びソースとを有する第２MOSトランジスタと、
前記第２ノードと前記基準電位との間に連結するドレイン及びソースを有する第３MOSトランジスタと、
前記第２ノードの電圧を反転し、反転した電圧を前記制御信号として前記第３MOSトランジスタのゲート及び前記バースト感知手段に各々出力する第１インバータとを具備することを特徴とする請求項１に記載の同期式ランダムアクセスメモリ制御装置。
【請求項３】
前記制御手段は、
前記同期式ランダムアクセスメモリに貯蔵されたデータを前記終結方式でアクセスするか、あるいは前記ラップアラウンド方式でアクセスするかを決定する所定の電圧を印加されて第３ノードに出力するパッドと、
基準電位と連結するゲートと、前記第３ノードの電圧と供給電源との間に連結するドレイン及びソースとを有する第４MOSトランジスタと、
前記第３ノードの電圧と前記供給電源との間に連結するドレイン及びソースを有する第５MOSトランジスタと、
前記第３ノードの電圧を反転し、反転した電圧を前記制御信号で前記バースト感知手段及び前記第５MOSトランジスタのゲートに各々出力する第２インバータを具備することを特徴とする請求項１に記載の同期式ランダムアクセスメモリ制御装置。
【請求項４】
前記制御手段は、
前記同期式ランダムアクセスメモリに貯蔵されたデータを前記終結方式でアクセスするか、あるいは前記ラップアラウンド方式でアクセスするかを決定する所定の電圧を印加されて第３ノードに出力するパッドと、
基準電位と連結するゲート、前記第３ノードの電圧と供給電源との間に連結するドレイン及びソースとを有する第4MOSトランジスタと、
前記第３ノードの電圧と前記供給電源との間に連結するドレイン及びソースを有する第５MOSトランジスタと、
前記第３ノードの電圧を反転し、反転した電圧を前記制御信号で前記バースト感知手段及び前記第５MOSトランジスタのゲートに各々出力する第２インバータと、
前記第１インバータの出力と前記第２インバータの出力を反転論理和し、その結果を前記制御信号として前記バースト感知手段に出力する反転論理和手段とをさらに具備することを特徴とする請求項２に記載の同期式ランダムアクセスメモリ制御装置。
【請求項５】
外部システムクロック信号に同期して動作する同期式ランダムアクセスメモリを制御する同期式ランダムアクセスメモリ制御方法において、
(a) 入/出力動作命令によって前記外部システムクロック信号をカウンティングする段階と、
(b) バーストの長さが全ページかどうかを判断する段階と、
(c) バーストの長さが全ページでない場合、バースト完了信号を前記カウンティングされた値とバーストの長さとによって生成する段階と、
(d) バーストの長さが全ページの場合、前記同期式ランダムアクセスメモリからデータを終結方式でアクセスするか、あるいはラップアラウンド方式でアクセスするかを判断する段階と、
(e) バーストの長さが全ページでデータを終結方式でアクセスする場合には、バースト完了信号を前記カウンティングされた値とバーストの長さとによって生成する段階と、
(f) バーストの長さが全ページでデータをラップアラウンド方式でアクセスしようとする場合には、バースト完了信号を前記カウンティングされた値とバーストの長さとによっては生成せずに、バースト停止命令によって生成する段階と、
(g) 前記(c)段階または前記(e)段階または前記(f)段階後に、前記バースト完了信号によって前記同期式ランダムアクセスメモリのデータアクセスを中断させる段階とを具備することを特徴とする同期式ランダムアクセスメモリ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はランダムアクセスメモリ(RAM)に係り、特に、システムクロック信号と同期して動作する同期式ランダムアクセスメモリを制御する同期式ランダムアクセスメモリ(SDRAM)の制御方法とその装置に関する。
【従来の技術】
小さな面積に多くの情報が貯蔵できる半導体メモリ装置としては、同期式ダイナミックランダムアクセスメモリ（以下、SDRAM）がある。このSDRAMは、'SYSTEM INCLUDING A DATA PROCESSOR、 A SYNCHRONOUS DRAM、A PERIPHERAL DEVICE、AND A SYSTEM CLOCK'という名称で出願された米国特許USP5,390,149に開示されているように、コンピュータのコントローラプロセッサユニット（CPU）で使用するシステムクロック信号に同期して動作するDRAMである。結局、SDRAMは、システムクロック信号を活用してデータをアクセスするため、従来の一般のDRAMに比べてデータアクセス時間が大幅に短縮できる。
しかし、短時間内に開発されたSDRAMでは、その動作の標準が明確に定義されていないのが実情である。その一例として、バーストの長さ(BL:Burst Length)が全ページ(full page)である場合に、SDRAMからデータをアクセスする２種類の方式が存在する。即ち、バーストの長さが1、2、4または8のような長さを有する時にデータをアクセスする方式でもあり、バーストの長さが全ページの時に全ページの深さだけのデータが全てアクセスされた後に、同期式ランダムアクセスメモリの出力端を"高" インピーダンス状態で終結させる終結方式と、全ページの深さだけのデータが全てアクセスされた後に、開始アドレスに該当するデータが再び反復してアクセスされるラップアラウンド方式とがある。ここで、開始アドレスというのは、データ入/出力命令が印加される時点に外部から入力されたカラムアドレスを意味する。
前述した終結方式及びラップアラウンド方式は、汎用SDRAMを製造する会社によって選択的に使われる。即ち、SDRAMの一種類であって、グラフィック用に活用されているシンクグラフィックメモリでは、通常はラップアラウンド方式を採用している。
【発明が解決しようとする課題】
このように、SDRAMのデータアクセスを制御する従来のSDRAM制御装置は、上記２種類の方式の中の一方だけを支援するハードウェア構造しか有していない。従って、従来のSDRAM制御装置では、上記２種類のデータアクセス方式を支援できないという問題点がある。
本発明が達成しようとする技術的な課題は、バーストの長さが全ページの場合、終結アクセス方式及びラップアラウンド方式でデータがアクセスできるように同期式ランダムアクセスメモリを制御する同期式ランダムアクセスメモリ制御装置を提供することにある。
本発明が達成しようとする他の技術的な課題は、簡単な構成を付加することにより、バーストの長さが全ページの場合、終結アクセス方式及びラップアラウンド方式でデータがアクセスできるように同期式ランダムアクセスメモリを制御する同期式ランダムアクセスメモリ制御方法を提供することにある。
【課題を解決するための手段】
前記課題を達成するために、本発明の同期式ランダムアクセスメモリ制御装置は、外部システムクロック信号に同期して動作する同期式ランダムアクセスメモリ制御装置において、前記同期式ランダムアクセスメモリのデータ入/出力を中断させるバースト完了信号と、外部から入力される入/出力動作命令信号とを論理和して出力する論理和手段と、前記論理和の結果に応答してリセットされ、前記外部システムクロック信号に応答してカウンティングするカウンティング手段と、前記同期式ランダムアクセスメモリに貯蔵されたデータを終結方式でアクセスするか、あるいはラップアラウンド方式でアクセスするかに相応して、制御信号を出力する制御手段と、外部から入力されるバーストの長さに対する情報を有する少なくとも１つ以上のバーストの長さ信号と、前記カウンティング手段でカウンティングした結果とから、１回のバースト動作の完了を感知するバースト感知手段であって、バーストの長さが全ページで無い場合、感知した結果を前記バースト完了信号として出力し、バーストの長さが全ページである場合、前記制御信号が終結方式を示すと感知した結果を前記バースト完了信号として出力し、前記制御信号がラップアラウンド方式を示すと感知した結果を前記バースト完了信号として出力しないバースト感知手段とを具備することを特徴とする。
前記他の課題を達成するために、本発明の同期式ランダムアクセスメモリ制御方法は、外部システムクロック信号に同期して動作する同期式ランダムアクセスメモリを制御する同期式ランダムアクセスメモリ制御方法において、(a)入/出力動作命令によって前記外部システムクロック信号をカウンティングする段階と、(b)バーストの長さが全ページかどうかを判断する段階と、(c)バーストの長さが全ページでない場合、バースト完了信号を前記カウンティングされた値とバーストの長さとによって生成する段階と、(d)バーストの長さが全ページの場合、前記同期式ランダムアクセスメモリからデータを終結方式でアクセスするか、あるいはラップアラウンド方式でアクセスするかを判断する段階と、(e)バーストの長さが全ページでデータを終結方式でアクセスする場合には、バースト完了信号を前記カウンティングされた値とバーストの長さとによって生成する段階と、(f) バーストの長さが全ページでデータをラップアラウンド方式でアクセスしようとする場合には、バースト完了信号を前記カウンティングされた値とバーストの長さとによっては生成せずに、バースト停止命令によって生成する段階と、(g) 前記(c)段階または前記(e)段階または前記(f)段階後に、前記バースト完了信号によって前記同期式ランダムアクセスメモリのデータアクセスを中断させる段階とを具備することを特徴とする。
【０００２】
【発明の実施の形態】
＜本実施の形態の同期式ランダムアクセスメモリの概略＞
本実施の形態の同期式ランダムアクセスメモリ制御装置を有する同期式ランダムアクセスメモリの概略を説明する。
【０００３】
本実施の形態による同期式ランダムアクセスメモリ制御装置が制御する同期式ランダムアクセスメモリは、同期式DRAM(SDRAM)または同期式スタティックRAMであって良い。ここで、SRAMの動作用語の中には、バーストの長さとカラム待ち時間とがあり、以下これを説明する。
【０００４】
まず、バーストの長さ(BL)というのは、一度の読出または書込動作命令により同期式ランダムアクセスメモリから連続的に読出または書込みできるデータの数を意味する。即ち、バーストの長さが'4'の時、一回の入/出力命令により'4'ビットのデータが連続的にデータ入/出力ピンを通じて入/出力でき、バーストの長さが全ページの場合、一回の入/出力命令により全ページの深さのデータが連続的に入/出力できる。ここで、全ページの深さというのは、任意のワードラインが選択される場合、そのワードラインに連結されたセルの情報がアクセスできるカラムアドレスの総組合数を意味する。即ち、カラムアドレスの数がNビットの場合、全ページの深さは2のN乗になる。このようなバーストの長さの設定は、同期式ランダムアクセスメモリを使用する時に、モードレジスタセット信号を利用することによって可能になる。
また、カラム待ち時間(CL)というのは、データ読出命令が発生した時点から、読出されるべき最初のデータが出力される時点までに、入力されたシステムクロック信号の周期数を意味する。
前述した用語を基として、同期式ランダムアクセスメモリの基本的な動作を、添付した図面を参照して説明する。
図１の（A）〜（D）は、同期式RAMの動作を説明するためのタイミング図であって、（A）はシステムクロック信号の波形図を示し、（B）〜（D）は同期式ランダムアクセスメモリから出力されるデータの波形図を各々示す。
もし、BL=4であり、（A）に示したシステムクロック信号の所定時点10からデータ読出命令が印加されると、CL=1、2及び3の場合には、システムクロック信号の1、2及び3周期内で図１の（B）、（C）及び（D）に各々示したように、４個のデータQ0、Q1、Q2及びQ3が同期式ランダムアクセスメモリからシステムクロック信号に応答して出力されることが分かる。即ち、CL=1の場合は、システムクロック信号の最初の周期２から（B）に示したように４個のデータQ0、Q1、Q2及びQ3が出力し始め、CL=2の場合は、システムクロック信号の2番目の周期4から（C）に示したように４個のデータQ0、Q1、Q2及びQ3が出力される。
同期式ランダムアクセスメモリから該当するデータが全て出力した後には、図１の（B）〜（D）に各々示したように、同期式ランダムアクセスメモリの出力端は"高"インピーダンス状態(12、14及び16で示す)になる。
図２の（A）〜（C）は、終結方式とラップアラウンド方式とを説明するための波形図であって、（A）はシステムクロック信号の波形図を示し、（B）及び（C）は同期式ランダムアクセスメモリから出力されるデータの波形図を各々示す。
もし、BL=全ページで、CL=1であり、カラムアドレスの数(N)が8だと仮定しよう。図２の（A）に示したシステムクロック信号の上昇エッジ20からデータ読出命令が印加されると、終結方式でデータをアクセスする場合には、（B）に示したように、256個のデータQ0〜Q255を全て出力した後、同期式ランダムアクセスメモリの出力端は"高"インピーダンス状態22になる。しかし、ラップアラウンド方式でデータをアクセスする場合には、（C）に示したように、256個のデータを全て出力した後、開始アドレスに該当するデータQ0から順に再び同期式ランダムアクセスメモリからデータを出力する。ラップアラウンド方式の場合、同期式ランダムアクセスメモリからデータが出力することを終結させるためには、別にバースト停止命令を印加して同期式ランダムアクセスメモリの出力端を"高"インピーダンス状態とする。
＜本実施の形態の同期式ランダムアクセスメモリ制御装置＞
以下、本実施の形態による同期式ランダムアクセスメモリ制御装置の構成及び動作を添付した図面を参照して説明する。
図３は、本実施の形態による同期式ランダムアクセスメモリ制御装置のブロック図であって、ORゲート40、カウンティング部42、バースト感知部44及び制御部46よりなる。
図３に示したORゲート40は、入力端子IN1を通じて入力した入/出力動作命令信号とバースト感知部44から出力されるバースト完了信号とを論理和し、論理和した結果をリセット信号としてカウンティング部42に出力する。この際、バースト完了信号は、同期式ランダムアクセスメモリからデータが入/出力することを中断させる役割をする信号である。
カウンティング部42は、リセット信号に応答してリセットされ、同期式ランダムアクセスメモリが同期するシステムクロック信号CKをカウンティングし、カウンティングした結果をバースト感知部44に出力する。
バースト感知部44は、外部から入力されるバーストの長さBLに対する情報、即ちBLがいくらかを示すバーストの長さ信号BLSと、カウンティング部42からのカウンティング結果とから、制御部46からの制御信号Cに応答してバースト動作の完了を感知し、感知した結果をバースト完了信号としてORゲート40及び出力端子OUTを通じて出力する。ここで、バースト動作とは、BLにより同期式ランダムアクセスメモリからデータをアクセスさせることを意味する。
一方、制御部46は、同期式ランダムアクセスメモリに貯蔵されたデータを前述した終結方式でアクセスするか、あるいは前述したラップアラウンド方式でアクセスするかを決定する外部制御信号を、入力端子IN2を介して入力され、入力した外部制御信号に相応する制御信号Cをバースト感知部44に出力する。ここで、BLが全ページであり、ラップアラウンド方式でデータをアクセスしようとする場合、カウンティング部42でカウンティングする値のビット数は制御部46から発生する制御信号Cにより変更できる。これに対しては以下で詳細に後述する。
以下、図３に示した本実施の形態によるランダムアクセスメモリ制御装置の各部の構成及び動作例を添付した図面を参照して説明する。
【０００５】
（カウンティング部42）
図４は、図３に示したカウンティング部42の望ましい回路例を示す図である。
【０００６】
カウンティング部42は、第1、第2、第3、第4、…、第N-2、第N-1及び第Nフリップフロップ(F/F)60、62、64、66、…、68、70及び72と、インバータ80、82、84、86、…、88及び90と、NORゲート100、104、…及び106と、NANDゲート102、…及び108とからなる。
図４に示した第1、第2、第3、第4、…、第N-2、第N-1及び第Nフリップフロップ60、62、64、66、…、68、70及び72の各々は、図３に示したORゲート40から出力され、リセット端子Rを通じて入力するリセット信号（Highが真）に応答してリセットされ、データ入力端子Dを通じて入力する信号（Lowが真）に対応して、クロック端子CKを通じて入力されるシステムクロック信号CKに応答して、図３に示したバースト感知部44に出力するBCNTK(0≦K≦N-1)を反転する。詳細には、図５に示すように、データ入力端子DがLowの場合には反転し、Highの場合には前の状態を保持する。
【０００７】
カウンティングを実現するために、インバータ80は、NORゲート100の出力を反転して第1フリップフロップ60のデータ入力端子Dに出力し、インバータ90は、第Nフリップフロップ72の出力を反転して第N-1フリップフロップ70のデータ入力端子Dに出力する。
【０００８】
この際、NORゲート100は、インバータ82で反転した第2フリップフロップ62の出力とNANDゲート102の出力とを反転論理和し、反転論理和した結果をインバータ80に出力する。また、NANDゲート102は、NORゲート104の出力と第3フリップフロップ64の出力(BCNTN-3)とを反転論理積し、反転論理積した結果をNORゲート100及び第2フリップフロップ62のデータ入力端子Dに出力する。また、NORゲート104は、インバータ86で反転した第4フリップフロップ66の出力とNANDゲート(図示せず)の出力とを反転論理和し、反転論理和した結果をインバータ84及びNANDゲート102に出力する。インバータ88、NORゲート106、第N-2及び第N-1フリップフロップ68及び70は、前述したような原理により動作する。
一方、第Nフリップフロップ72は、図３に示したORゲート40から出力され、リセット端子Rを通じて入力するリセット信号に応答してリセットされ、データ入力端子Dを通じて常に"低"論理レベルの信号が入力されるため、クロック端子CKを通じて入力するシステムクロック信号CKに応答して、図３に示したバースト感知部44に出力するBCNT0は、システムクロック信号CK毎に反転する。
すなわち、BCNT0はシステムクロック信号CKに応答して反転される信号であって、システムクロック信号CK周期の2倍周期を有し、BCNTkはBCNTk-1に応答して反転される信号であって、BCNTk-1周期の2倍周期を有する。
前述した第1、第2、第3、第4、…、第N-2、第N-1及び第Nフリップフロップ60、62、64、66、…、68、70及び72の各々は、ORゲート40から出力されるリセット信号に応答して同時にリセットされ、下位からの移転ゲート(100,102,104,106,108)の出力によって反転される。従って、バーストの長さによって動作しないフリップフロップが存在する。例を上げれば、BLが全ページでラップアラウンド方式の場合であって、BLが前述したように1、2、4または8だけであるならば、第N-2〜第Nフリップフロップだけが動作し、第1〜第N-3フリップフロップは動作する前に全てリセットされる。従って、動作しないフリップフロップで消耗される電力が節約できる。
図５は、図４に示した第1〜第N-1フリップフロップ60、62、64、…及び72の各々の回路例を示す図であって、NORゲート110と、インバータ112、116、118、124、126及び128と、転送ゲート114及び122と、NMOSトランジスタ120とからなる。
図５に示したNORゲート110は、システムクロック信号CK、データ入力端子を通じて入力したデータD及びリセット信号Rを反転論理和し、反転論理和した結果をインバータ112に出力する。転送ゲート114は、インバータ112で反転した信号のLowとNORゲート110の出力のHighとに応答して、インバータ128から出力する信号をインバータ116と118からなるバッファに転送し、転送ゲート122は、インバータ112で反転した信号のHighとNORゲート110の出力のLowとに応答して、インバータ116から出力する信号をインバータ124と126からなるバッファに転送する。この際、NMOSトランジスタ120は、リセット信号Rに応答してオン/オフして、リセット信号RがHighの場合に出力信号BCNTKをリセットさせる役割をする。
図６は、図４に示した第Nフリップフロップ72の他の回路例を示す図であって、NORゲート140と、インバータ142、146、148、154、156及び158と、転送ゲート144及び152と、NMOSトランジスタ150とからなる。
図６に示したNORゲート140が、図５に示したNORゲート110とは違って、システムクロック信号CKとリセット信号Rだけを反転論理和することを除外すると、図６に示した回路は図５に示した回路と構成が同一であり、同じ動作を遂行してカウンティングした値の最下位ビットBCNT0を出力する。
【０００９】
（バースト感知部44）
図７は、図３に示したバースト感知部44の回路例を示す図であって、多数個のANDゲート180、182、184、…、186及び188と、ORゲート190とからなる。
図７に示したANDゲート180は、BL=2の時に活性化するバーストの長さの信号BLS2とカウンティング部42でカウンティングした値の最下位ビットBCNT0とを論理積し、論理積した結果をORゲート190に出力する。同じように、ANDゲート182は、BL=4の時に活性化するバーストの長さの信号BLS4とカウンティング部42でカウンティングした値の２つの最下位ビットBCNT0及びBCNT1とを論理積し、論理積した結果をORゲート190に出力する。また、ANDゲート184は、BL=8の時に活性化するバーストの長さの信号BCNT8とカウンティング部42でカウンティングした値の３つの最下位ビットBCNT0、BCNT1及びBCNT2とを論理積し、論理積した結果をORゲート190に出力する。また、ANDゲート186は、BL=全ページの時に活性化するバーストの長さの信号BCNTFULLとカウンティング部42でカウンティングしたN個のビットBCNTN-1、BCNT0N-2、…、BCNT2、BCNT1及びBCNT0とを論理積し、論理積した結果をORゲート190に出力する。また、ANDゲート188は、制御信号CによりANDゲート186の出力が選択的にORゲート190に出力できるように、ANDゲート186の出力と制御信号Cとを論理積し、論理積した結果をORゲート190に出力する。
ORゲート190は、ANDゲート180、182、184、…及び188の出力を論理和し、論理和した結果をバースト完了信号として出力端子OUTを通じて出力する。
図８の（A）〜（H）は、図７に示したバースト感知部44の動作を説明するための波形図であって、図８の（A）はシステムクロック信号の波形図を示し、図８の（B）〜（G）は図４に示したカウンティング部42でカウンティングした値の波形図を示し、図８の（H）はバースト終了信号の波形図を各々示す。
図３に示したカウンティング部42は、図８の（A）に示したシステムクロック信号CKをカウンティングし、図８の（B）、（C）、（D）、（E）、（F）、…及び（G）に各々示したカウンティングした値BCNT0、BCNT1、BCNT2、BCNT3、BCNT4、…及びBCNTN-1をバースト感知部44に出力する。もし、BL=8の場合は、BLS2、BLS4、…及びBLSFULLは全て"低"論理レベルになり、BLS8だけが"高"論理レベルに活性化する。したがって、図７に示したANDゲート180、182、…及び186の出力は"低"論理レベルになり、ORゲート190の出力はANDゲート184の出力にだけ依存するようになる。
この際、図８の（A）に示したシステムクロック信号CKのある時点（200）からデータ読出命令が入力すると、図３に示したカウンティング部42から出力する図８の（B）〜（G）に各々示したカウンティングした値はまず"低"論理レベルにリセットされる。この後、カウンティング部42はシステムクロック信号CKを継続的にカウンティングし、システムクロック信号の8周期後（202）に最下位の３つのビットBCNT0、BCNT1及びBCNT2は全て"高"論理レベルになる。したがって、ANDゲート184は"高"論理レベルのBLS8と図８の（B）、（C）及び（D）に各々示した"高"論理レベルのBCNT0、BCNT1及びBCNT2とを論理積して、図８の（H）に示したように、ORゲート190から"高"論理レベルのバースト完了信号が出力される。
【００１０】
同期式ランダムアクセスメモリは"高"論理レベルのバースト完了信号に応答して、メモリアクセス動作を止める。一方、"高"論理レベルのバースト完了信号により図８の（B）、（C）及び（D）に示したように、カウンティング部42から出力するカウンティングした値BCNT0、BCNT1及びBCNT2は再びリセットされて、"低"論理レベル0になる(204)。
もし、バーストの長さが全ページに設定されると、BLSFULL信号が"高"論理レベルに活性化し、図８の（G）〜（B）に各々示したカウンティングした値BCNTN-1…BCNT4 BCNT3 BCNT2 BCNT1 BCNT0が全て"高"論理レベルの場合にだけ、ANDゲート186の出力は"高"論理レベルになる。即ち、システムクロック信号の2のN乗周期後に、"高"論理レベルの信号がANDゲート186から出力する。この際、メモリアクセス方式でラップアラウンド方式が使われていれば"低"論理レベルの制御信号Cが発生するので、ANDゲート186の出力はORゲート190に伝えられず、終結方式が使われていれば"高"論理レベルの制御信号Cが発生するので、ANDゲート186の出力はORゲート190に入力して、"高"論理レベルのバースト終了信号が出力端子OUTを通じて出力される。
（制御部46）
図９は、図３に示した制御部46の回路例を示す図であって、パッド210と、PMOSトランジスタ212、214及び216と、NMOSトランジスタ218及び220と、インバータ222及び224と、ヒューズ226と、NORゲート228とからなる。 尚、図９のNORゲート228は、終結方式とラップアラウンド方式とを選択する２つの回路を結び付けれものであり、NORゲート228の２つの入力信号の１つを制御信号として使用してもよい。
図９に示したパッド210は、ワイヤーボンディングが可能であり、人為的な電圧を外部制御信号として入力端子IN2を通じて印加できる。
【００１１】
PMOSトランジスタ212は、接地するゲートと、供給電源Vsとパッド210との間に連結するソース及びドレインとを有し、PMOSトランジスタ214は、供給電源Vsとパッド210との間に連結するソース及びドレインとインバータ222の出力と連結するゲートとを有する。また、PMOSトランジスタ216は、同期式ランダムアクセスメモリに安定した供給電源が印加された後、"高"論理レベルから"低"論理レベルに遷移する電力オン信号POSに連結するゲートと、供給電源Vsとヒューズ226との間に連結するソース及びドレインとを有し、NMOSトランジスタ218は、電力オン信号POSと連結するゲートと、ヒューズ226と接地との間に連結するドレイン及びソースとを有し、NMOSトランジスタ220は、インバータ224の出力と連結するゲートと、ヒューズ226と接地との間に連結するドレイン及びソースとを有する。
【００１２】
一方、NORゲート228は、インバータ222で反転した電圧とインバータ224で反転した電圧とを入力して反転論理和し、反転論理和した結果を制御信号Cとしてバースト感知部44に出力する。ここで、ヒューズ226はレーザを用いてカット可能に作られる。即ち、ヒューズ226はレーザから発生して入力端子IN2を通じて外部制御信号として入力する光によりカットできる。
前述した構成を有する制御部46の動作を調べる前に、同期式ランダムアクセスメモリのデータアクセスをラップアラウンド方式で遂行しようとする時は、ヒューズ226をカットさせたり、あるいはパッド210に"低"論理レベルの外部制御信号を入力端子IN2を通じて印加すると仮定する。即ち、終結方式ではヒューズ226がカットされず、パッド210に"低"論理レベルの人為的な信号も印加されない。したがって、終結方式で、インバータ222は、PMOSトランジスタ212を通じて供給される"高"論理レベルの信号を反転した"低"論理レベルの信号を出力し、インバータ224は、PMOSトランジスタ216を通じて供給される"高"論理レベルの信号を反転した"低"論理レベルの信号をNORゲート228に出力する。結局、終結方式では、NORゲート228は、"高"レベルの制御信号Cを図７に示したANDゲート188に出力して、図７に示したANDゲート186の出力がORゲート190に入力できるようにする。
しかし、ラップアラウンド方式のために、ヒューズ226がカットされると、インバータ224はNMOSトランジスタ220を通じて入力する"低"論理レベルの信号を反転した"高"論理レベルの信号をNORゲート228に出力するので、"低"論理レベルの制御信号Cが発生する。または、ラップアラウンド方式のために、パッド210を通じて"低"論理レベルの人為的な外部制御信号が印加されると、インバータ222は印加された"低"論理レベルの信号を反転した"高"論理レベルの信号をNORゲート228に出力するので、"低"論理レベルの制御信号Cが発生する。ここで、"低"論理レベルの制御信号CがANDゲート188に入力すると、ANDゲート186の出力はORゲート190から出力するバースト終了信号に影響を及ぼすことができない。
結局、本実施の形態による同期式ランダムアクセスメモリ制御装置は、バーストの長さが全ページの場合に、終結方式でデータをアクセスさせるだけでなく、パッケージ組立段階の直前に図９に示した制御部のパッド210を"低"論理レベルでワイヤーボンディングしたり、単純にヒューズ226をカットすることによって、ラップアラウンド方式でもデータがアクセスできるようになる。
以下、本実施の形態による同期式ランダムアクセスメモリ制御方法を添付した図面を参照して説明する。
図１０は、本実施の形態の同期式ランダムアクセスメモリ制御方法を説明するためのフローチャートであって、外部システムクロック信号をカウンティングする段階(第240段階)、バーストの長さ及びデータアクセス方式によってバースト停止命令を生成する段階(第242〜第248段階)、及び生成したバースト停止命令によってデータのアクセスを制御する段階(第250段階)よりなる。
図１０を参照すると、まず同期式ランダムアクセスメモリが同期する外部システムクロック信号をカウンティングする(第240段階)。第240段階後に、バーストの長さが全ページかどうかを判断する(第242段階)。もし、バーストの長さが全ページでなく、1、2、4または8の場合には、同期式ランダムアクセスメモリのアクセスを中止させるバースト完了信号を、カウンティングした値とバーストの長さによって前述したように生成する(第246段階)。
しかし、バーストの長さが全ページの場合、ランダムアクセスメモリを終結方式でアクセスするか、あるいはラップアラウンド方式でアクセスするかを判断する(第244段階)。もし、終結方式でアクセスする場合、第246段階に進行して、バースト完了信号をカウンティングした値とバーストの長さによって生成する。しかし、ラップアラウンド方式でランダムアクセスメモリをアクセスする場合、バースト停止命令によってバースト完了信号を生成する(第248段階)。
第248段階または第246段階後に、バースト完了信号によって同期式ランダムアクセスメモリのデータアクセスを中止させる(第250段階)。
【発明の効果】
以上、説明したように、本発明による同期式ランダムアクセスメモリ制御装置及び方法は、簡単な構成を付加することにより、同期式ランダムアクセスメモリに貯蔵されたデータを終結方式及びラップアラウンド方式の中でいずれの方式でもアクセスできるように制御し、アクセス方式によってカウンティング部を制御することによって消費電流を省ける効果がある。
【００１３】
【図面の簡単な説明】
【図１】同期式RAMの動作を説明するためのタイミング図である。
【図２】終結方式とラップアラウンド方式を説明するための波形図である。
【図３】本実施の形態の同期式ランダムアクセスメモリ制御装置のブロック図である。
【図４】図３に示したカウンティング部の望ましい一実施の形態の回路図である。
【図５】図４に示した第1〜第Nフリップフロップの望ましい一実施の形態の回路図である。
【図６】図４に示した第Nフリップフロップの望ましい他の実施の形態の回路図である。
【図７】図３に示したバースト感知部の望ましい一実施の形態の回路図である。
【図８】図７に示したバースト感知部の動作を説明するための波形図である。
【図９】図３に示した制御部の望ましい一実施の形態の回路図である。
【図１０】本実施の形態の同期式ランダムアクセスメモリ制御方法を説明するためのフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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