(57)【特許請求の範囲】
【請求項１】
既知のデジタル・データ信号から、エラーがポアソン分布である試験信号を発生する試験信号発生装置であって、
上記既知のデジタル・データ信号を発生する手段と、
確率制御信号に応じてポアソン分布エラー信号を発生する手段と、
上記既知のデジタル・データ信号を上記ポアソン分布エラー信号と組み合わせて上記試験信号を発生する手段とを具え、
上記ポアソン分布エラー信号を発生する手段は、
疑似ランダム２進シーケンスを発生する手段と、
上記疑似ランダム２進シーケンスを上記確率制御信号と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットする手段と
を有することを特徴とする試験信号発生装置。
【請求項２】
既知のデジタル・データ信号から、エラーがポアソン分布である試験信号を発生する試験信号発生装置であって、
上記既知のデジタル・データ信号を発生する手段と、
確率制御信号に応じてポアソン分布エラー信号を発生する手段と、
上記既知のデジタル・データ信号を上記ポアソン分布エラー信号と組み合わせて上記試験信号を発生する手段とを具え、
上記ポアソン分布エラー信号が複数ビットであり、上記ポアソン分布エラー信号を発生する手段は、
上記ポアソン分布エラー信号の複数ビットに対応する複数の独立した疑似ランダム２進シーケンスを発生する手段と、
上記複数の疑似ランダム２進シーケンスの各々を上記確率制御信号と比較し、上記ポアソン分布エラー信号の各ビットに対して独立した単一ビットのエラー信号を発生する手段とを有し、
上記独立した疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の各ビットをセットすることを特徴とする試験信号発生装置。
【請求項３】
既知のデジタル・データ信号から、エラーがポアソン分布である試験信号を発生する方法であって、
上記既知のデジタル・データ信号を発生するステップと、
確率制御信号に応じてポアソン分布エラー信号を発生するステップと、
上記既知のデジタル・データ信号を上記ポアソン分布エラー信号と組み合わせて上記試験信号を発生するステップとを具え、
上記ポアソン分布エラー信号を発生するステップは、疑似ランダム２進シーケンスを発生し、該疑似ランダム２進シーケンスを上記確率制御信号と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットすることを特徴とする試験信号発生方法。
【請求項４】
ポアソン分布エラー信号を発生する信号発生器であって、
疑似ランダム２進シーケンスを発生する手段と、
上記疑似ランダム２進シーケンスを確率制御信号と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットする手段と
を具えたポアソン分布エラー信号発生器。
【請求項５】
複数ビットのポアソン分布エラー信号を発生する信号発生器であって、
上記ポアソン分布エラー信号の複数ビットに対応する複数の疑似ランダム２進シーケンスを発生する手段と、
上記疑似ランダム２進シーケンスの各々を確率制御信号と比較し、上記ポアソン分布エラー信号の各ビットに対して単一ビットのエラー信号を発生する手段とを具え、
上記疑似ランダム２進シーケンスの各々が上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の各ビットをセットすること特徴とするポアソン分布エラー信号発生器。
【請求項６】
ポアソン分布エラー信号を発生する方法であって、
疑似ランダム２進シーケンスを発生し、
上記疑似ランダム２進シーケンスを確率制御信号と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットする
ことを特徴とするポアソン分布エラー信号発生方法。
【請求項７】
複数ビットのポアソン分布エラー信号を発生する方法であって、
上記ポアソン分布エラー信号の複数ビットに対応する複数の疑似ランダム２進シーケンスを発生し、
上記疑似ランダム２進シーケンスの各々を確率制御信号と比較し、上記ポアソン分布エラー信号の各ビットに対して独立した単一ビットのエラー信号を発生し、
上記疑似ランダム２進シーケンスの各々が上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の各ビットをセットすること特徴とするポアソン分布エラー信号発生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、デジタル通信システムの試験に関し、特に、デジタル通信システムの試験に用いるために、既知のデジタル・データ信号から、エラーがポアソン分布である試験信号を発生する試験信号発生装置及び方法と、ポアソン分布エラー信号発生器及び発生方法とに関する。
【０００２】
【従来の技術】
ＳＯＮＥＴ／ＳＤＨ電気通信システムなどのデジタル通信システムを試験する際に、試験期間中に被試験システムにストレスを加えて、これらシステムが有効に動作し続ける限界を求めることが望ましい。この試験を行うためには、既知のデジタル・データ信号にエラーを故意に導入して試験信号を発生し、この試験信号に応答したシステムの出力を既知のデジタル・データ信号と比較して、導入したエラーによってどのような劣化が生じたかを判断する。従来技術においては、試験信号を発生するときに、時間的に均等な間隔でエラーを発生していた。このアプローチは、非常に良好な特定レートでエラーを発生するが、エラーの分布は、実際の信号で通常見られるパターンではない。試験信号を発生するのに、既知のデジタル・データ信号を減衰することにより、エラーを一層ランダムに分布させることが可能である。しかし、これは、非常に近似的な方法であり、現実のエラー・レートにおいて実際の制御が行えず、既知のデジタル・データ信号の特定部分にエラーを選択的に与える能力もなかった。実際には、エラーが総合的にランダム及びバーストとなる場合も含めて、エラーはいくつかの分布となる。全体的にランダムな分布、即ち、ポアソン分布においては、デジタル・データ信号の各ビットは、他の総てのビットから独立してエラーとなる。このことは、７７．７６ＭＨｚクロックから一度に３２ビットを発生する２．４８８３２ＧＨｚ信号の場合、各クロック・サイクルに、３２個の独立したエラー信号を必要とする。
【０００３】
【発明が解決しようとする課題】
したがって、既知のデジタル・データ信号から、エラーがポアソン分布である試験信号を特定レートで発生するために、ポアソン分布エラー信号を用いた試験信号発生装置及び方法が求められている。
【０００４】
したがって、本発明は、既知のデジタル・データ信号から、エラーがポアソン分布である試験信号を発生する試験信号発生装置及び方法と、かかるポアソン分布エラー信号を発生する発生器及びその発生方法を提供するものである。
【０００５】
【課題を解決するための手段】
本発明は、既知のデジタル・データ信号（Ｄ）から、エラーがポアソン分布である試験信号（Ｔ）を発生する試験信号発生装置であって；上記既知のデジタル・データ信号を発生する手段（６）と；確率制御信号（Ｐ）に応じてポアソン分布エラー信号（Ｅ）を発生する手段（８）と；上記既知のデジタル・データ信号を上記ポアソン分布エラー信号と組み合わせて上記試験信号を発生する手段（１０）とを具え、上記ポアソン分布エラー信号を発生する手段は、疑似ランダム２進シーケンスを発生する手段と、上記疑似ランダム２進シーケンスを上記確率制御信号と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットする手段とを有することを特徴としている。
また、本発明は、既知のデジタル・データ信号（Ｄ）から、エラーがポアソン分布である試験信号（Ｔ）を発生する方法であって；上記既知のデジタル・データ信号を発生するステップと（６）；確率制御信号（Ｐ）に応じてポアソン分布エラー信号（Ｅ）を発生するステップと；上記既知のデジタル・データ信号を上記ポアソン分布エラー信号と組み合わせて（１０）上記試験信号を発生するステップとを具え、上記ポアソン分布エラー信号を発生するステップは、疑似ランダム２進シーケンスを発生し、該疑似ランダム２進シーケンスを上記確率制御信号と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットすることを特徴としている。
さらに、本発明は、ポアソン分布エラー信号（Ｅｓ）を発生する信号発生器であって；疑似ランダム２進シーケンス（Ｓ）を発生する手段（１２）と；上記疑似ランダム２進シーケンスを確率制御信号（Ｐ）と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットする手段（１４）とを具えている。
また、本発明は、複数ビットのポアソン分布エラー信号（Ｅ）を発生する信号発生器であって；上記ポアソン分布エラー信号の複数ビットに対応する複数の疑似ランダム２進シーケンス（Ｓ”）を発生する手段（１２’、１６）と；上記疑似ランダム２進シーケンスの各々を確率制御信号（Ｐ’：Ｐ）と比較し、上記ポアソン分布エラー信号の各ビットに対する単一ビットのエラー信号を発生する手段（１４’(1-m)：１４”）とを具え；上記疑似ランダム２進シーケンスの各々が上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の各ビットをセットすること特徴とする。
そして、本発明は、ポアソン分布エラー信号（Ｅｓ）を発生する方法であって；疑似ランダム２進シーケンス（Ｓ）を発生し（１２）；上記疑似ランダム２進シーケンスを確率制御信号（Ｐ）と比較して、上記疑似ランダム２進シーケンスが上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の出力ビットをセットする（１４）ことを特徴としている。
また、本発明は、複数ビットのポアソン分布エラー信号（Ｅ）を発生する方法であって；上記ポアソン分布エラー信号の複数ビットに対応する複数の疑似ランダム２進シーケンス（Ｓ”）を発生し（１２’、１６）；上記疑似ランダム２進シーケンスの各々を確率制御信号（Ｐ’；Ｐ）と比較し、上記ポアソン分布エラー信号の各ビットに対して単一ビットのエラー信号を発生し（１４’(1-m)：１４”）；上記疑似ランダム２進シーケンスの各々が上記確率制御信号よりも小さいときに上記ポアソン分布エラー信号の各ビットをセットすること特徴としている。
【０００６】
上述のように、本発明は、デジタル通信システム用の試験信号発生装置であって、ポアソン分布エラー信号を発生して、既知のデジタル・データ信号から、エラーがポアソン分布である試験信号を生成する。この試験信号を発生するために用いるポアソン分布エラー信号発生器は、ｍビットのポアソン分布エラー信号を発生する。また、エラー信号発生器は、このエラー信号のｍビットの各ビットに対して、１クロック・サイクル当たりｎビットの疑似ランダム２進シーケンス（PRBS:pseudo-random binary sequence）信号も発生する。各ＰＲＢＳ信号を、対応するｎビット比較器にて、確率制御信号と別個に比較する。この確率制御信号は、エラー信号のビットを「１」にセット（設定）する確率を表す信号である。よって、ｍビットのエラー信号の各ビットにおいて、ＰＲＢＳ信号（の値）が確率制御信号（の値）よりも小さいと、エラー信号のそのビットが「１」にセットされる。回路を簡単にするために、単一のＰＲＢＳ発生器を用いて、１クロック・サイクル当たりの出力ビット数をｋとする。なお、ｋは、ｎよりも大きく、ｎ＊ｍよりも小さい。（なお、「＊」は、乗算を意味する。）これらビットを配分（再編）させて、ｍ個の比較器の各々が、ｋビットのＰＲＢＳ信号からｎビットを受けて、それを確率制御信号と比較する。さらに、簡略化するために、エラー・レートを考慮して、ｍ個の比較器の構成を簡単にする。ここでは、このエラー信号の多数ビットを同時にセットする確率を無視できる。すなわち、確率制御信号は、エラー信号のｍビットの内の１ビットのみをセットする確率を表すものとなる。また、エラー信号の内の単一ビットをセットする確率よりも高い確率、即ち、エラー信号の複数ビットを同時にセットする確率に対しては、比較器として、単にｎ’ビットの比較器が複数個必要である。なお、ｎ’は、ｎよりも小さい。これら比較器の各々には、確率制御信号の最上位ビットからｎ’個のビットのみが入力する。エラー信号の内の「単一ビット」がセットされる場合に対しては、別個のｎビット比較器を用いる。この場合、ビットがセットされると、ｍビットのエラー信号の内の１ビットのみがランダムに影響される。エラー信号発生器から得たポアソン分布エラー信号を、試験信号発生器からの既知のデジタル・データ信号と排他的オア処理をして、即ち、ポアソン分布エラー信号と既知のデジタル・データ信号とを組み合わせて、エラーがポアソン分布である特定レートの試験信号を発生する。
【０００７】
本発明の目的、利点及び新規な特徴は、添付図を参照した以下の説明から更に理解できよう。
【０００８】
【発明の実施の形態】
図１は、本発明により、エラーがポアソン分布の試験信号を既知のデジタル・データ信号から発生する試験信号発生装置の簡略化したブロック図である。この試験信号発生装置は、試験信号発生器６と、ポアソン分布エラー信号発生器８とを具えている。試験信号発生器６は、既知のデジタル・データ信号Ｄを発生する。ポアソン分布エラー信号発生器８は、確率制御信号Ｐに応じて、特定レートでポアソン分布エラー信号Ｅを発生する。排他的オア・ゲート（組み合わせ手段）１０は、既知のデジタル・データ信号Ｄと、エラー信号Ｅとを組み合わせて、エラーがポアソン分布の試験信号Ｔを発生する。エラー信号Ｅは、本質的には総てがゼロであるが、確率制御信号Ｐにより決まる如き特定レートにて、ポアソン分布に応じてゼロを１にセットする。
【０００９】
図２は、シングル（単一）ビットのエラー信号Ｅsを発生するエラー信号発生器８の基本的なブロック図である。「１」がポアソン分布で他の総てが「０」のシーケンスであるエラー信号Ｅｓを発生するために、２個の回路要素を確率制御信号Ｐと共に用いる。確率制御信号Ｐは、０から１にセットされるシングル・ビット・エラー信号Ｅｓのシーケンスにおける任意不定のビットの確率を決める。この確率は、エラー信号Ｅｓの「１」の平均密度であり、このエラー信号を用いて既知のデジタル・データ信号Ｄにエラーを注入する際に、エラー・レートを直接的に変換する。第１回路要素は、疑似ランダム２進シーケンス（ＰＲＢＳ）発生器１２であり、「ｎ」ビット幅であるシーケンスＳを供給する。ＰＲＢＳシーケンスＳを発生するが、各クロック・サイクル期間において、ｎビットの総ては、以前のクロック・サイクルの内容と相関していない。ＰＲＢＳ発生器１２は、各クロック・サイクルでｎ状態だけ進める線形帰還シフト・レジスタ（ＬＦＳＲ）により実現してもよいし、又は、ｎビット全体を提供するいくつかの独立且つ相関していないＬＦＳＲにより実現してもよい。
【００１０】
第２回路要素は、１対の入力端を有するｎビット幅の比較器（ＣＭＰ）１４である。ＰＲＢＳ発生器１２からのシーケンスＳが比較器１４の一方の入力となり、ｎビット幅の確率制御信号Ｐがこの比較器の他方の入力となる。シーケンスＳの値（ｎビットのデータ値）が確率制御信号Ｐの値（ｎビットのデータ値）未満のときに、比較器１４からのエラー信号Ｅｓ出力が真となる、即ち、そのビットが１にセットされる。また、シーケンスＳの値が確率制御信号Ｐの値未満でないときに、エラー信号Ｅｓが偽となる、即ち、そのビットが０に維持される。
【００１１】
ＰＲＢＳシーケンスＳ及び確率制御信号Ｐのビット数ｎの決定は、必要な最小エラー・レート及び特定の精度に基づく。例えば、最小エラー・レートが１ｅ−１２であり（平均で１０＾１２ビットに１回のエラー「１」が生じる）、特定の精度が１００分の１ならば、２＾ｎが少なくとも１ｅ−１４となるようにｎを選択する。なお、「１ｅ−Ｙ」は、１０の−Ｙ乗を意味するので、例えば、１ｅ−２は０．０１である。また、２＾ｎは、２のｎ乗を意味する。この実施例において、ｌｏｇ2（１ｅ−１４）が４６．５なので、ｎは、少なくとも４７でなければならない。この制御信号の値は、２＾ｎ＊ｅである。この場合、単なる「ｅ」は、独立した各ビットをセットする（即ち、「１」にする）確率であり、エラー信号Ｅｓにおける「１」の平均密度と同じであるし、エラー信号と組み合わせた場合における既知のデジタル・データ信号の平均エラー・レートと同じである。「＊」は、乗算記号である。ｎ＝３７であり、且つｅ＝１ｅ−３（即ち、独立した各ビットをセットする確率「ｅ」が、０．００１）である場合、確率制御信号Ｐは、２＾３７＊（１ｅ−３）＝１３７,４３８,９５３である。
【００１２】
単一ビットのエラー信号Ｅｓを発生することを、独立したｍ個の単一ビット・エラー信号を同時に発生することに拡張して、ｍビットのエラー信号Ｅを発生することは、図２に示す回路をｍ回だけ独立して複製することを単に繰り返す単純方法により、即ち、図２の回路をｍ個だけ用意することにより実施できる。このアプローチは、実行可能であるが、回路要素１２及び１４をｍ回だけ複製すること、即ち、回路要素１２及び１４をｍ組も設けることは、効率的でない。この点を改良した他の実施例を図３に示す。この図３に示すように、出力がｋビットである単一の疑似ランダム２進シーケンス（ＰＲＢＳ）発生器１２’を用いる。なお、ｋは、ｎよりも大きく、ｎ＊ｍよりも小さい。ｎ＝４８及びｍ＝３２の場合、ｋは２８０でもよい。比較動作において、ＰＲＢＳ発生器１２をｍ回完全に複製する場合、即ち、ｍ個のＰＲＢＳ発生器を用いる場合は、１５３６（＝４８×３２）ビットの出力が必要となる。しかし、本実施例では、信号再編回路１６が、この解決用に特別に定義した選択アルゴリズムを用いて、ＰＲＢＳ発生器１２’からの２８０ビットを種々に組み合わせから選択して、ｍ個の比較器１４’(1-m)への入力を発生する。なお、信号再編回路１６は、ＰＲＢＳ発生器１２’及びｍ個の比較器１４’(1-m)の各々との間の巨大なワイヤ交差接続スイッチとして働く。よって、信号再編回路１６は、ＰＲＢＳ発生器１２’からのｋビットのＰＲＢＳシーケンスＳ’から、このシーケンスＳ’とは異なるｎ’ビットのｍ個のサブセット・シーケンスＳ”1〜Ｓ”mを発生する。比較器１４’(1-m)の各々は、対応するサブセット・シーケンスと、確率制御信号Ｐから得たｎ’ビットのサブセット確率制御信号Ｐ’とを受けて、比較を行う。
【００１３】
ｍ個の比較器１４’(1-m)が発生したｍ個の独立したエラー信号、即ち、ｍビットのエラー信号の動作を分析することにより、比較器１４’(1-m)を簡略化してもよい。任意の個別の出力ビットのセット確率が高くなるように設定すると、多数の出力ビットのセット確率も同時に高くなるように設定される。換言すれば、任意の個別出力ビットのセット確率が低くなるように設定されると、多数の出力ビットのセット確率も同時に低くなるように設定される。ある状態では、多ビット出力を同時にセットする確率を無視できるようになる。マイクロソフト社製エクセルにおけるＢＩＮＯＭＤＩＳＴ（ｍ、ｎ、ｐ、ｆａｌｓｅ）機能や、それに匹敵するプログラムにより、任意の個別ビットの確率を設定することにより、セットされるｎビット・ワードのｍビットの確率を得る（リータンする）。例として、各単一ビットに対して、７．４５ｅ−９の確率を用いることにより、３２ビットの内の２ビットを同時にセットする確率は、２．７５ｅ−１４である。これは、７７．７６ＭＨｚのクロック・レートにて、１３０分ごとに１回生じる確率である。よって、７．４９ｅ−９未満のエラー・レートの場合、比較器１４’(1-m)の比較動作によるエラー信号のセットを考慮すると、１クロック時間において複数のビット・エラーが同時に生じないので、各比較器の構成を簡単にできる。
【００１４】
上述の確率とエラー・レートの考察を活用するために、比較器の入力におけるＰＲＢＳシーケンスＳ”のビット数をｎ’にまで充分に減らして、最低レートにまで落としたエラー・レートを維持して、多数のビット・エラーを生じさせる。エラー・レートを下げることは、比較器１４’(1-m)により多くのビットを必要とするので、最低エラー・レートをより高くすることは、ｍ個の比較器をｎビット比較器からｎ’ビット比較器（ｎ’＜ｎ）に簡略化できる。多数のビット・エラーが最低レート未満であるエラー・レートでは、単一の別の比較器１４”がこの処理を扱う。この比較器１４”は、入力ビット数が充分であり、多ビット・エラーの最低レートまで扱える。シングル（単一の）比較器１４”は、単一ビットのエラーを発生する。この単一ビットのエラーは、エラー信号のｍビットの内の１ビットにランダムに配置される、即ち、単一ビットのみが１クロック・サイクルにつきセットされる。ｍ個の比較器１４’(1-m)からの出力及びシングル比較器１４”からの出力は、選択回路１８に入力される。この選択回路１８は、検出器２０から得た信号「シングル」により制御される。この「シングル」信号は、確率制御信号Ｐが最小多ビット確率値（即ち、エラー信号にて同時に複数ビットがセットされる確率値）未満の値を示すか否かを表す。これは、確率制御信号Ｐの最上位ビットからのｘ個のビットがゼロか否かを表す。したがって、確率制御信号Ｐの最上位ビットからのｘ個のビットがゼロのとき（ｘ＜ｎ’）、検出器２０が信号「シングル」を発生する。
【００１５】
一実施例として、ＰＲＢＳ発生器１２’を１０個の独立した線形帰還シフト・レジスタ（ＬＦＳＲ）で実現してもよい。この場合、組み合わせた出力のビット数がｋ＝２８０であるＰＲＢＳシーケンスＳ’を発生する単一の２３７ビットＬＦＳＲと等化になる。これらシーケンスの各々の長さが他の全シーケンスの長さと良好に関連するように、ＬＦＳＲの各シーケンスの長さが選択される。ＬＦＳＲのＰＲＢＳ変数に複数ビットが存在するように単一ビットの反復が多くあるので、実際の１システム・クロック時点にて各変数に対して、総合的に新たに相関されていない１組のビットを与えることにより、ＬＦＳＲの各ＰＲＢＳ変数を進展させる。このＰＲＢＳ発生器１２’の出力は、回路の残りの部分により単一のｋビット変数として実際的に扱われる、例えば、１０個の個別の疑似ランダム変数である。この変数を２８０個のランダム・ビットのプール（かたまり）として用い、ここから、ビット幅３５ビット（ｎ’＝３５）である３２個（ｍ＝３２）の比較器を選択する。例えば、３２個の比較器１４’(1-m)の各々が、エラー信号Ｅである３２ビットの各ビットを発生する。
【００１６】
信号再編回路１６は、シーケンスＳ’のサブセットＳ”を発生する。信号再編回路１６は、ロジック動作をする回路素子ではなく、ＰＲＢＳ発生器１２’が発生した２８０ビットのシーケンスＳ’から、３５ビットの異なるサブセットを３２組だけ発生するワイヤの束となる。
【００１７】
３２個の比較器１４’(1-m)の各々は、３５ビットの数値同士を比較するが、比較する一方の数値がＰ［４７：１３］であり、他方の数値が異なるサブセットＳ”の１つである。なお、Ｐ［Ａ：Ｂ］は、ビットが０からＡまであるデータＰのビットＢ〜Ａを表すので、Ｐ［４７：１３］は、４７ビットの確率制御信号のビット１３から４７までを表す。任意のサブセットＳ”の値が基準値Ｐ［４７：１３］未満の場合、ｍビット出力の対応する１ビットがセットされる。比較器１４’（１−ｍ）からの３２ビット出力は、３２個の独立したポアソン分布の単一ビットのエラー信号を表す。
【００１８】
エラー・レートが充分に低ければ、３２ビットの内の２ビットが同時にセットされる確率は、無視できる程度に充分に低い。これにより、ｍ個の比較器１４’(1-m)は、それらの比較動作において、３２ビットよりも少ないビットを比較すればよい。これは、これら比較器を、上述の如く、非常に低いエラー・レートを考慮した比較を行う必要がないためである。低いエラー・レートにおいては、３２ビット出力において１ビットのみをセットすればよく、この場合、シングル比較器１４”を用いる。このシングル比較器１４”は、より多くのビット、この例では、４３ビットを比較するが、この付加回路である比較器１４”は、１個のみでよい。ＰＲＢＳビットの個別の集まりであるＳＳ［４２：０］（４３ビットのデータのビット０から４２まで）を用いて、ＳＳの上位２２ビットがゼロであり、ＳＳの下位２１ビットの値がＰ［２０：０］の値未満のときに、比較器出力が真になる、即ち、セット状態になる。検出器２０の出力信号「シングル」が真のとき、即ち、確率制御信号Ｐの上位ビットであるビット２１からビット４７がゼロのときに、選択回路１８の選択動作により、シングル比較器１４”を用いる。図３のブロック図では、シングル比較器１４”は、３２ビット・ワードを出力する。実際には、比較器１４”からの３２ビット・ワードの内のシングル・ビット値をセットし、検出器２０からの信号「シングル」の値により駆動される選択回路１８が、比較器１４’(1-m)及び比較器１４”の３２ビット出力のいずれか一方を選択する。ＰＲＢＳ発生器１２’を構成する線形帰還シフト・レジスタ（ＬＦＳＲ）の１つの出力からの特定ビット（ｍ＝３２で、ＳＳ［４７：４３］の５ビット）が、比較結果に影響する。Ｐ［４７：２１］（確率制御信号Ｐのビット２１からビット４７まで）がゼロである場合に、検出器２０の出力信号「シングル」が真となり、シングル比較器１４”からの３２ビット値が選択回路１８を通過して出力される。信号「シングル」が偽ならば、ｍ個の比較器１４’(1-m)からの３２ビット値が選択回路１８を通過して出力される。なお、上述では、正論理で説明したので、セットとは、ロジック「１」に設定することであるが、負論理で、セットが「０」への設定でもよい。
【００１９】
【発明の効果】
本発明によれば、エラー信号の各出力ビット用に疑似ランダム２進シーケンスを発生して、確率制御信号と比較する。疑似ランダム２進シーケンスの値が確率制御信号の値未満ならば、エラー信号の特定ビットをセットする。このエラー信号を既知のデジタル・データ信号と組み合わせて、試験信号を発生する。よって、本発明は、既知のデジタル・データ信号からエラーがポアソン分布である試験信号を発生できる。
【図面の簡単な説明】
【図１】本発明により、エラーがポアソン分布の試験信号を既知のデジタル・データ信号から発生する試験信号発生装置の簡略化したブロック図である。
【図２】本発明による試験信号発生装置用の単一ビットのエラー信号発生器の簡略化したブロック図である。
【図３】本発明による試験信号発生装置用の多数ビットのエラー信号発生器の簡略化したブロック図である。
【符号の説明】
６  試験信号発生器
８  エラー信号発生器
１０  排他的オア・ゲート（組み合わせ手段）
１２、１２’  疑似ランダム２進シーケンス（ＰＲＢＳ）発生器
１４  比較器
１４’(1-m)  比較器
１４”  シングル比較器
１６  信号再編回路
１８  選択回路
２０  検出器
【図１】
0003921098.tif 000002
【図２】
0003921098.tif 000003
【図３】
0003921098.tif 000004