(57)【特許請求の範囲】
【請求項１】
基板内に形成される埋め込み絶縁膜と、
前記埋め込み絶縁膜の上面に形成される第１金属層と、
前記第１金属層の上方で、基板に垂直な方向に形成されるチャネルボディと、該チャネルボディを基板に水平な方向の両側から挟み込むように、あるいは周囲を囲むように形成されるゲートと、を有する縦型トランジスタと、を備え、
前記縦型トランジスタは、PMOSFET及びNMOSFETで構成され、
前記第１金属層は、前記PMOSFET及び前記NMOSFETの下方に形成されることを特徴とする半導体集積回路。
【請求項２】
前記第１金属層は、絶縁膜を介して互いに分離して形成される第２及び第３の金属層からなり、
前記第２の金属層は前記PMOSFET及び前記埋め込み絶縁膜の間に形成され、前記第３の金属層は前記NMOSFET及び前記埋め込み絶縁膜の間に形成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記縦型トランジスタを含んで構成される論理回路と、
前記論理回路と信号の送受を行い、基板に垂直な方向に延びるチャネルボディと、該チャネルボディを基板に水平な方向の両側から挟み込むように形成されるゲートと、を有する縦型トランジスタを含んで構成され、前記埋め込み絶縁膜の上方に形成されて、前記チャネルボディに多数キャリアを蓄積することで情報を記憶するFBC（Floating Body Cell）と、を備え、
前記第１金属層は、前記埋め込み絶縁膜と前記FBCとの間、前記埋め込み絶縁膜と前記PMOSFETとの間、および前記埋め込み絶縁膜と前記NMOSFETとの間に形成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記論理回路は、前記PMOSFET及び前記NMOSFETを有するCMOS回路であり、
前記第１金属層は、前記CMOS回路を構成するPMOSFETと前記埋め込み絶縁膜との間、及び前記CMOS回路を構成するNMOSFETと前記埋め込み絶縁膜との間にそれぞれ分離して形成されることを特徴とする特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記NMOSFETの下方に形成される前記第１金属層は、前記NMOSFETの接地線として用いられることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記PMOSFETの下方に形成される前記第１金属層は、前記PMOSFETの電源線として用いられることを特徴とする請求項４または５に記載の半導体集積回路。
【請求項７】
前記FBCのチャネルボディを基板に水平な方向の両側から挟み込むゲートの一方はワード線であり、他方は前記FBCの基板電位を設定するためのプレート線であることを特徴とする請求項３〜６のいずれかに記載の半導体集積回路。
【請求項８】
前記FBCのチャネルボディを基板に水平な方向の両側から挟み込むゲートの一方はワード線であり、他方は前記ワード線と同相で動作する裏ワード線であることを特徴とする請求項３〜６のいずれかに記載の半導体集積回路。
【請求項９】
前記ワード線及び裏ワード線は、互いに異なる材料で形成され、両ワード線は同相で動作することを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記ワード線及び裏ワード線は、同振幅で動作することを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記裏ワード線はＰ型のポリシリコンで形成され、前記ワード線はＮ型のポリシリコンで形成され、両ワード線は同相かつ同振幅で動作することを特徴とする請求項８に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、縦型トランジスタを有する半導体記憶装置及び半導体集積回路に関する。
【０００２】
【従来の技術】
トレンチキャパシタ(trench capacitor)やスタックトキャパシタ(stacked capacitor)を有する従来の単一トランジスタ（one transistor）と単一キャパシタ（one capacitor）からなるDRAMセルは、微細化に伴ってその作製が困難になることが懸念されている。この種のDRAMセルに替わり得るメモリセルとして、Silicon on Insulator(SOI)の上などに形成されたFETのフローティングボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている(特許文献１，２参照)。
【０００３】
また、SOI基板を使用しないで通常のBulkシリコン基板上にFBCを形成する技術として、ゲートがシリコン柱を覆うトランジスタ(SGT)を利用するものが提案されている(特許文献３参照)。この種のFBCは、シリコン柱の高さ方向がチャンネルの長さLに対応していて、微細化してもLを平面トランジスタよりも長く取れるため、比較的厚いゲート絶縁膜を使用できるという利点がある。また、比較的濃いボディ不純物濃度を設定できるため、信号量を増大させたり、データ保持時間を長くできるという利点もある。
【０００４】
【特許文献１】
特開２００３−６８８７７号公報
【特許文献２】
特開２００２−２４６５７１号公報
【発明が解決しようとする課題】
しかしながら、特許文献３に開示されたFBCは、ソースの寄生抵抗が大きく動作が不安定になりやすく、また、寄生バイポーラ素子による”1”ディスターブを受けやすという欠点がある。
【０００５】
『寄生抵抗により動作が不安定になる』現象については以下のように説明される。”1”書き込みに際してはトランジスタを５極管領域で動作させる。例えば、ワード線が1.5V、ビット線も1.5Vで動作させると、Vgs=1.5V、Vds=1.5Vが印加されることになる。このような条件ではドレイン電流Idsは15μA程度流れる。従って、ソース抵抗が10KΩ程度以上あると、150mV程度以上の電圧降下が生じ、Vds=1.5Vかけたつもりであっても、実質的にFBCセルトランジスタには1.35V程度以下しかかからないことになり、インパクトイオン化によるホール生成電流が減少し、"1"書きのスピードが著しく低下する。
【０００６】
一方、"0"書き込みに際しては、ワード線1.5Vで、かつビット線-1.5Vで動作させるとすれば、Vgs=3V、Vds=1.5Vが印加されることになる。この条件ではドレイン電流は50μA程度流れる。従って、ソースの抵抗が10KΩ程度以上あると、500mV程度以上の電圧降下が生じ、ビット線を-1.5Vに下げていても、FBCセルトランジスタには-1V程度以上に浮いていることになる。従って、"0"書きのレベルが高すぎて不十分な"0"データしか書き込めないことになる。
【０００７】
図２２は縦型トランジスタからなるFBCを備えた従来の半導体記憶装置の断面図である。図２２のFBC７０は、シリコン基板７１上に、ソース面を形成する７２を介して配置されるＮ型拡散層７３と、このＮ型拡散層７３の上面に形成されるシリコン柱７４と、さらにその上面に形成されるＮ型拡散層７５とを備えている。
【０００８】
図２２のセルＡ，Ｂは、金属材料からなるビット線７６を共有する。また、FBC７０のシリコン柱７４の左右にはポリシリコンからなるゲートが形成されている。一方のゲートはワード線７７に接続され、他方のゲートはプレート線７８に接続されている。
【０００９】
プレート線７８はマイナス電位に設定され、FBC７０のシリコン柱７４はＰ型拡散層で形成されているため、プレート線７８とシリコン柱７４との間の界面はホールの蓄積状態であり、一定の容量が確保される。
【００１０】
ここで、初期状態ではセルAもセルBも”0”状態、つまりホールの数が少ない状態であるとする。その状態から、セルAにデータ”1”を書く状況を考える。それは、セルAに属するワード線７７(左のワード線７７)を1.5Vに持ち上げ、ビット線も1.5Vに高くした状態である。
【００１１】
これにより、セルAは5極管領域で動作し、ドレイン近傍のピンチオフ点からホールと電子対が発生し、そのうちホールがボディに蓄積し始める。それとともに、ボディ電位が上昇し始める。ボディ電位がPN接合のターンオン電圧Vfまで上昇すると、図２３に示すように、PN接合の電流が大きくなり、ボディで発生したホールの一部がソースのN型拡散層７３の方へ流れ出てくる。
【００１２】
N型拡散層７３へ出たホールはそこで電子と再結合して消滅する割合が高くなるが、一部は再結合せず拡散層７２の中を拡散していき、隣のセルBの下を通過し、更に一部はポテンシャルが低いセルBのボディに入り込む確率が出てくる。このような状況になれば、もともと”0”データが書き込まれていたセルB(つまり、セルBのボディ中にはホールの数が少ない状態として記憶状態を保持している)が”1”の状態に変化していくことを意味する。
【００１３】
従って、セルAに長い間”1”を書きつづけるとか、あるいは一回の書き込み期間は短いが多くの回数”1”を書く事象が起これば、セルBは”1”に変わってしまう不具合が起こる。これが”1”ディスターブである。言うなれば、セルAのボディがエミッタでセルBのボディがコレクタ、そしてその間の拡散層７２がベースとする寄生PNPバイポーラの動作により、あるセルに”1”を書き込むと、隣接する”0”セルを”1”に変化させてしまう不都合が起こることになる。
【００１４】
本発明は、このような点に鑑みてなされたものであり、その目的は、ソースの寄生抵抗が小さく、寄生バイポーラ素子による"1"ディスターブの影響を受けない縦型トランジスタを有する半導体記憶装置及び半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】
本願発明の一態様によれば、基板内に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜の上面に形成される第１金属層と、前記第１金属層の上方で、基板に垂直な方向に形成されるチャネルボディと、該チャネルボディを基板に水平な方向の両側から挟み込むように、あるいは周囲を囲むように形成されるゲートと、を有する縦型トランジスタと、を備え、前記縦型トランジスタは、PMOSFET及びNMOSFETで構成され、前記第１金属層は、前記PMOSFET及び前記NMOSFETの下方に形成されることを特徴とする特徴とする半導体集積回路が提供される。
【００１７】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置及び半導体集積回路について、図面を参照しながら具体的に説明する。
【００１８】
（第１の実施形態）
図１は本発明に係る半導体記憶装置の第１の実施形態の平面図、図２は図１のA-A線断面図、図３は図１の概略斜視図である。図１の点線部分が１ビット分の構成を示している。
【００１９】
本実施形態の半導体記憶装置は、SOI基板１上に縦型トランジスタからなるFBC２をマトリクス状に配置したものであり、SOI基板１の埋め込み酸化膜３とFBC２との間に金属層４を形成した点に特徴がある。
【００２０】
FBC２の縦型トランジスタは、基板の上下方向に縦積みされるＮ拡散層５、Ｐ拡散層６からなるチャネルボディ及びＮ拡散層７と、チャネルボディの左右に形成されるポリシリコンからなるゲートとを有する。これらゲートの一方はワード線８に接続され、他方はプレート線９に接続される。ワード線８はチャネルを形成するために用いられる。プレート線９にはマイナスの電位が与えられ、これによりチャネルボディに正孔を蓄積して容量を形成する。
【００２１】
FBC２、ワード線８及びプレート線９の下面と埋め込み酸化膜３との間には、上述した金属層４（ソースプレーン）が形成されている。また、FBC２、ワード線８及びプレート線９の上面にはビット線１０が配置されている。ビット線１０は、図１及び図３に示すように、一定間隔で複数設けられている。
【００２２】
チャネルボディは、図４に示すように縦型トランジスタのチャネル幅方向に延ばしてもよく、これにより、読み出し電流を増やすことができ、高速読み出しが可能になる。また、チャネル長を長くするには、チャネルボディの高さを高くすればよい。
【００２３】
第１の実施形態では、FBC２、ワード線８及びプレート線９の下面に金属層４を配置しているため、FBC２のソース面の抵抗を十分に下げることができる。したがって、従来問題視されていた、寄生抵抗により動作が不安定になるという欠点を確実に解消できる。また、隣接セル間に金属層４が存在するため、セルからＮ拡散層７に放出されたホールは、金属層４の中で容易に電子と再結合するようになり、ホールが隣りのセルのＮ拡散層７に到達することはありえなくなる。したがって、寄生バイポーラ素子による"1"ディスターブを受けやすくなる現象を完全に回避できる。
【００２４】
図５はFBC２がアレー状に形成されるFBCアレー領域１１と周辺回路が形成される周辺回路領域１２との接合部分の断面図である。周辺回路領域１２は、Ｐ型MOSFET（以下、PFET）１３とＮ型MOSFET（以下、NFET）１４が絶縁膜で分離されてSOI基板１の埋め込み酸化膜３上に形成されている。PFET１３とNFET１４は、縦型ではなく横型の平面トランジスタである。PFET１３とNFET１４のゲートはポリシリコンで形成され、NFET１４のソース及びドレイン領域はＮ拡散層１５で形成され、PFET１３のソース及びドレイン領域はＰ拡散層１６で形成されている。
【００２５】
周辺回路と埋め込み酸化膜３との間には金属層４は存在しない。周辺回路領域１２のゲートの高さは、FBCアレー領域１１内のワード線８及びプレート線９のポリシリコン領域の高さよりも低い。
【００２６】
これにより、周辺回路領域１２に平面トランジスタのソース及びドレインを電気的に短絡することなく形成できるとともに、FBC２領域のビット線１０を高さを変えることなく、周辺回路領域１２の上にも延在させることができ、周辺回路領域１２はこのビット線１０を配線領域として利用できる。
【００２７】
図６〜図１３は本実施形態の半導体記憶装置の製造工程を示す工程図であり、２枚のウェハ２１，２３を用いて形成される。まず、図６に示すようにウェハ２１に水素イオンをイオン注入した後、図７に示すように表面に金属４を付着させ、マスクを用いてパターンニングを行う。続いて、図８に示すように厚い酸化膜２２を堆積させた後、図９に示すように表面を平坦化する。
【００２８】
一方、図１０に示すようにウェハ２３の表面に酸化膜３を付着させておき、次に、図１１に示すようにウェハ２１，Ｂを互いの酸化膜３，２２を対向させて貼り合わせる。そして、水素イオンを注入した面から上方のシリコンを剥がして、図１２に示すように残りのシリコン表面を研磨する。続いて、図１３に示すように金属４が付着していない領域、すなわち周辺回路領域１２をマスクにてエッチング除去する。
【００２９】
なお、水素イオンをイオン注入した面からシリコンを剥がす方法は、Smart-cutプロセスとしてすでによく知られているものである（J-P Colinge: "Silicon-On-Insulator Technology: Materials to VLSI", 2nd Edition, Kluwer Academic Publishers, P.50, 1997）。
【００３０】
このように、第１の実施形態では、FBC２と埋め込み酸化膜３との間に金属層４を形成するため、ソースの寄生抵抗を小さくでき、寄生バイポーラ素子による"1"ディスターブの影響を受けなくなり、特性のよいFBC２が得られる。
【００３１】
（第２の実施形態）
第２の実施形態は、周辺回路のチャネル、ソース及びドレイン領域が形成されるシリコン膜が厚い場合の構造である。
【００３２】
図１４は本発明に係る半導体記憶装置の第２の実施形態の断面図である。図１４の半導体記憶装置は、周辺回路領域１２のNFET１４のＰウェル領域３１とPFET１３のＮウェル領域３２が図５よりも厚くなっている。この場合でも、金属層４はFBCアレー領域１１の下方のみに設けられる。なお、Ｐウェル領域３１とＮウェル領域３２の間にはSTI（Shallow Trench Isolation）領域３３が設けられる。
【００３３】
あるいは、図１５に示すように、NFET１４と埋め込み酸化膜３との間に金属層４を配置するとともに、PFET１３と埋め込み酸化膜３との間に金属層４を配置してもよい。これにより、周辺回路を構成するCMOSのラッチアップ耐性が向上する。
【００３４】
（第３の実施形態）
第３の実施形態は、周辺回路のPFET１３のＮウェル領域が浅い場合の構造である。
【００３５】
図１６は本発明に係る半導体記憶装置の第３の実施形態の断面図である。図１６の半導体記憶装置は、NFET１４のＰウェル領域３１がPFET１３のＮウェル領域３２の下方まで延びている。
【００３６】
この場合、埋め込み酸化膜３の上面の金属層４をパターンニングする必要はなくなり、金属層４を周辺回路領域１２まで延在させればよい。
【００３７】
これにより、製造工程が簡略化し、予め金属層４が埋め込まれたSOI基板１を材料メーカから容易に購入できるようになり、材料費を抑制できる。
【００３８】
（第４の実施形態）
上述した第１〜第３の実施形態では、周辺回路領域１２内のNFET１４やPFET１３を平面トランジスタで構成する例を説明したが、NFET１４やPFET１３を縦型トランジスタで構成してもよい。この場合の断面構造は図１７のようになる。
【００３９】
図１７では、FBCアレー領域１１の埋め込み酸化膜３の上面に形成された金属層４を、絶縁膜で分離させて周辺回路領域１２にも配置している。周辺回路領域１２では、金属層４をNFET１４のGND線やPFET１３の電源線として利用する。
【００４０】
また、スタックトトランジスタの中間ノードやトランスファゲートのノードのような電源やGND以外の配線として利用することも可能である。
【００４１】
図１７のNFET１４は、基板の上下方向に縦積みされたＮ拡散層４３、チャネルボディ４４及びＮ拡散層４５で構成され、PFET１３は、同じく基板の上下方向に縦積みされたＰ拡散層４６、チャネルボディ４７及びＰ拡散層４８で構成される。NFET１４及びPFET１３の上側のＮ拡散層４３及びＰ拡散層４６はビット線１０に接触し、NFET１４及びPFET１３の下側のＮ拡散層４５及びＰ拡散層４８は金属層４に接触している。また、NFET１４及びPFET１３には、ポリシリコンからなるゲート４９が配置されている。NFET１４及びPFET１３は、ゲート４９で周囲から囲まれるような構造になっている。
【００４２】
このように、周辺回路を縦型トランジスタで形成することにより、FBC２と同じ工程で周辺回路を形成でき、製造工程を簡略化できる。
【００４３】
（第５の実施形態）
第５の実施形態は、NFET１４及びPFET１３を有するCMOS回路を縦型トランジスタで構成したものである。
【００４４】
図１８は半導体集積回路の一実施形態の平面図であり、NFET１４及びPFET１３を有するCMOSトランジスタを縦型トランジスタで構成したものである。図１８の例では、埋め込み酸化膜３上の金属層４をNFET１４がGND線として利用し、PFET１３が電源線Ｖccとして利用する場合の例を示している。周辺回路領域１２の入力配線と出力配線は、FBC２領域のビット線１０と同じ高さの配線層を利用する。
【００４５】
NFET１４及びPFET１３のゲートは、図１８に示すように、NFET１４及びPFET１３で共通のポリシリコン層５０を利用しており、NFET１４及びPFET１３の周囲を取り囲んでいる。なお、図１８では省略しているが、金属層４の電位は、金属層４から上方に延びるコンタクトにより設定される。
【００４６】
このように、第５の実施形態によれば、金属層４、ポリシリコン層５０及びビット線１０を周辺回路領域１２で共用できるため、本実施形態はFBC２の有無にかかわらず、一般的な縦型トランジスタの配線技術として有効である。
【００４７】
図１９は２入力のCMOS-NAND回路を縦型トランジスタで実現した場合の平面図である。図１９の回路は、ゲート電極６１と、電源線Ｖccと、GND線と、入力配線in1,in2と、出力配線OUTと、NFET１４及びPFET１３のチャネルボディ６２と、入力配線をゲートに接続するためのコンタクト６３と、チャネルボディ６２を出力配線に接続するためのコンタクト６４及びシリコンの上面と下図の配線間を接続するスルーホール６５とを備えている。
【００４８】
このように、第５の実施形態によれば、NFET１４及びPFET１３のチャネルボディ６２と、それを取り囲むゲート絶縁膜で絶縁されたゲート電極６１と、チャネルボディ６２の下面側の配線層Ｖcc，GNDと、チャネルボディ６２の上面側の配線層とでCMOS回路を構成でき、構造を簡略化できる。
【００４９】
（第６の実施形態）
第６の実施形態は、ワード線８の他に裏ワード線を設けたものである。
【００５０】
図２０は本発明に係る半導体記憶装置の第６の実施形態の平面図、図２１は図２０のA-A線断面図である。図２０の点線が１ビット分の構成を示している。
【００５１】
図２１の半導体記憶装置は、図２のプレート線９の代わりに、裏ワード線８ａを備えている。FBC２のチャネルボディの両側にはワード線８と裏ワード線８ａが配置されている。すなわち、FBC２のチャネルボディは、ワード線８と裏ワード線８ａで挟み込まれるような形態になっている。
【００５２】
ワード線８の振幅は、例えば-0.5Ｖ（データ保持時）から1.5Ｖ（書込み・読出し時）なのに対して、裏ワード線８ａの振幅は、例えば-1.5Ｖ（データ保持時）から0.5Ｖ（書込み・読出し時）である。このように、裏ワード線８ａの振幅は、オフセット電圧分だけワード線８の振幅よりも低く設定されている。
【００５３】
あるいは、ワード線８のポリシリコンに注入されている不純物タイプがN型で、裏ワード線８ａのポリシリコンに注入されている不純物タイプがP型であり、オフセットなしで、-0.5V(データ保持時)から1.5V(書き込み・読み出し時)とワード線８と同じ振幅で駆動してもよい。
【００５４】
イオン注入によりポリシリコンをP型にすれば、P型シリコンとN型シリコンの仕事関数の違い(約1V)により、裏ワード線８ａによる閾値電圧はワード線８による閾値電圧よりも約1V高くなる。これにより、実質的に-1Vのオフセットを付けたのと同じ効果が得られる。なお、ワード線８と裏ワード線８ａは、同相及び同振幅で動作する。
【００５５】
裏ワード線８ａを設ける技術は、既に特許提案されている(特開2003-86712公報)。このような一連の技術により、FBC２のチャネルボディは裏ワード線８ａとほぼ線形容量でカップリングし、ワード線８の保持時のレベルを浅くすることができる。
【００５６】
これにより、ゲート耐圧やGIDLによる保持時間（retention time）の悪化などの状況に対して有利になる。なお、周辺回路の構造に対するバリエーションは第１の実施形態と全く同じである。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明によれば、縦型トランジスタのチャネルボディと埋め込み酸化膜との間に第１金属層を配置するため、寄生抵抗を小さくでき、寄生バイポーラ素子による"1"ディスターブの影響を受けにくい縦型トランジスタを実現できる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態の平面図。
【図２】図１のA-A線断面図。
【図３】図１の概略斜視図。
【図４】チャネルボディを縦型トランジスタのチャネル幅方向に伸ばした状態を示す平面図。
【図５】  FBC２がアレー状に形成されるFBCアレー領域１１と周辺回路が形成される周辺回路領域１２との接合部分の断面図。
【図６】本実施形態の半導体記憶装置の製造工程を示す工程図。
【図７】図６に続く工程図。
【図８】図７に続く工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】図１１に続く工程図。
【図１３】図１２に続く工程図。
【図１４】本発明に係る半導体記憶装置の第２の実施形態の断面図。
【図１５】  NFET１４と埋め込み酸化膜３との間に金属層４を配置するとともに、PFET１３と埋め込み酸化膜３との間に金属層４を配置した断面図。
【図１６】本発明に係る半導体記憶装置の第３の実施形態の断面図。
【図１７】周辺回路を縦型トランジスタで構成した場合の断面図。
【図１８】半導体集積回路の一実施形態の平面図。
【図１９】２入力のCMOS-NAND回路を縦型トランジスタで実現した場合の平面図。
【図２０】本発明に係る半導体記憶装置の第６の実施形態の平面図。
【図２１】図２０のA-A線断面図。
【図２２】縦型トランジスタからなるFBCを備えた従来の半導体記憶装置の断面図。
【図２３】図２２の構造でホールが蓄積された状態を示す図。
【符号の説明】
１  SOI基板
２  FBC
３  埋め込み酸化膜
４  金属層
５  Ｎ拡散層
６  Ｐ拡散層
７  Ｎ拡散層
８  ワード線
９  プレート線
１０  ビット線
１１  FBCアレー領域
１２  周辺回路領域
１３  PFET
１４  NFET
１５  Ｎ拡散層
１６  Ｐ拡散層
３１  Ｐウェル領域
３２  Ｎウェル領域
【図１】
0003933608.tif 000002
【図２】
0003933608.tif 000003
【図３】
0003933608.tif 000004
【図４】
0003933608.tif 000005
【図５】
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【図６】
0003933608.tif 000007
【図７】
0003933608.tif 000008
【図８】
0003933608.tif 000009
【図９】
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【図１０】
0003933608.tif 000011
【図１１】
0003933608.tif 000012
【図１２】
0003933608.tif 000013
【図１３】
0003933608.tif 000014
【図１４】
0003933608.tif 000015
【図１５】
0003933608.tif 000016
【図１６】
0003933608.tif 000017
【図１７】
0003933608.tif 000018
【図１８】
0003933608.tif 000019
【図１９】
0003933608.tif 000020
【図２０】
0003933608.tif 000021
【図２１】
0003933608.tif 000022
【図２２】
0003933608.tif 000023
【図２３】
0003933608.tif 000024