(57)【特許請求の範囲】
【請求項１】
複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器は加算結果とともに桁上げ信号を出力する集積回路の乗算回路において、
各加算器の入力側の接続は、
前段の加算器からの加算結果入力の遅延時間と、前段且つ前桁の加算器からの桁上げ信号入力の遅延時間とを比較し、
加算結果入力の遅延時間が、桁上げ信号入力の遅延時間よりも多い場合には、
前段の加算器からの加算結果入力と、桁上げ信号入力とを入れ替えて接続する
ことを特徴とする集積回路の乗算回路。
【請求項２】
前記加算結果入力と、桁上げ信号入力とを入れ替え接続するための遅延時間の比較は、
前記多段および多桁のアレー状に配置および接続された各加算器で乗数および被乗数の桁に応じて昇順に実施する
ことを特徴とする請求項１に記載した集積回路の乗算回路。
【請求項３】
複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器は加算結果とともに桁上げ信号を出力する集積回路の乗算回路において、
前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とが入力する加算器の場合、
該加算器の入力側の接続は、
前段且つ前桁の加算器からの桁上げ信号入力の遅延時間と、前桁の加算器からの桁上げ信号入力の遅延時間とを比較し、
前段且つ前桁の加算器からの桁上げ信号入力の遅延時間が、前桁の加算器からの桁上げ信号入力の遅延時間よりも多い場合には、
前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とを入れ替えて接続する
ことを特徴とする集積回路の乗算回路。
【請求項４】
前記前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とを入れ替え接続するための遅延時間の比較は、
前記多段および多桁のアレー状に配置および接続された各加算器で乗数および被乗数の桁に応じて昇順に実施する
ことを特徴とする請求項３に記載した集積回路の乗算回路。
【請求項５】
複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器には、加算数、被加算数、および、桁上げ信号が入力されるとともに、加算結果および桁上げ信号が出力される集積回路の乗算回路において、
前記加算器毎に、桁上げ信号入力の遅延時間と、加算数入力の遅延時間と、被加算数入力の遅延時間とを比較し、
該比較結果に基づいて、加算入力と桁上げ信号入力とを入れ替える接続と、被加算入力と桁上げ信号入力とを入れ替える接続と、各入力を入れ替えない接続のいずれかを選択して実施する
ことを特徴とする集積回路の乗算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の１ビット加算器をアレー状に接続して構成され、各加算器を同時に動作させ、各桁の加算を時間的に重複させて実施することにより乗算を高速に実施する乗算回路に関し、特に、各１ビット加算器の接続方法を変更することにより乗算の演算速度を改善する技術に関する。
【０００２】
【従来の技術】
論理回路で乗算を実施する場合には、１個の加算器と複数のレジスタ（常数、被常数、積用等）、および、桁移動用の制御回路から乗算回路を構成できることが知られている。また、集積回路で乗算回路を構成する場合には、高速に演算するために１ビット加算器をアレー状に並べて、各桁の加算を時間的に重複させて乗算を高速に実施できることも知られている。
【０００３】
乗算回路の各加算器では、例えば、加算数をｘ、被加算数をｙ、加算結果をｓ、加算時の桁上げ信号入力をｃ−ｉｎ、および、加算時の桁上げ出力をｃ−ｏｕｔとした場合に、加算数ｘ、被加算数ｙおよび桁上げ信号入力ｃ−ｉｎが入力され、加算結果ｓおよび桁上げ出力ｃ−ｏｕｔが出力される。
【０００４】
また、一般的に演算回路では、演算することにより遅延時間が発生し、加算器の場合にも演算により遅延時間が発生する。従って、加算器をアレー状に並べた乗算回路の場合には、使用された各加算器で発生する遅延時間の合計となる遅延時間が発生する。
【０００５】
これは、加算器をアレー状に並べた乗算回路で各桁の加算を時間的に重複させて実施した場合でも、上位桁の演算（加算）時には、前の桁からの桁上げ信号を待つ必要があるためである。従って、加算器をアレー状に並べた乗算回路では、上記したように各加算器毎に追加して合計されるので、回路における後段の加算器ほど、あるいは、上位桁の加算器ほどトータルの遅延時間が多くなる。また、上記した理由から、集積回路の乗算回路では、通常は、最終段、かつ、最上位桁の加算器における遅延時間により演算時間が決まることになる。
【０００６】
図６は、従来の１ビットの加算器をアレー状に並べた乗算回路の構成を示すブロック図である。
図６場合の乗数ａは、５ビット（５桁）の２進数値であり、桁数が少ない方からａ０、ａ１、ａ２、ａ３、および、ａ４とする。また、被乗数ｂも、５ビット（５桁）の２進数値であり、桁数が少ない方からｂ０、ｂ１、ｂ２、ｂ３、および、ｂ４とする。乗算結果ｚは、１０ビット（１０桁）の２進数値となり、桁数が少ない方からｚ０、ｚ１、ｚ２、ｚ３、ｚ４、ｚ５、ｚ６、ｚ７、ｚ８、および、ｚ９とする。
【０００７】
図６の乗算回路では、各段毎に４個の加算器を用いており、段数がｂ１段〜ｂ４段および最終段を加えた５段であるので、２０個の加算器Ｆ（ｉ）：（以下のｉは全て正の整数）が用いられている。各加算器Ｆ（ｉ）では、加算数ｘ（ｉ）、被加算数ｙ（ｉ）および桁上げ信号入力ｃ（ｉ）−ｉｎが入力され、加算結果ｓ（ｉ）および桁上げ出力ｃ（ｉ）−ｏｕｔが出力される。例えば、加算器Ｆ１では、加算数ｘ１＝ａ１＊ｂ（０）、被加算数ｙ１＝ａ（０）＊ｂ（１）および桁上げ信号入力ｃ１＝０が入力され、加算結果ｓ１および桁上げ出力ｃ５が出力される。
【０００８】
ここで、各加算器の構成について説明する。
図７は、一般的に使用される加算器の論理回路の一例を示すブロック図である。
加算器Ｆ（ｉ）は、２個の排他的論理和回路ＥＸ−ＯＲ１およびＥＸ−ＯＲ２、２個の論理積回路ＡＮＤ１およびＡＮＤ２、および、１個の論理和回路ＯＲを有する。ＥＸ−ＯＲ１は、加算数ｘ（ｉ）と被加算数ｙ（ｉ）が入力されて演算結果がＥＸ−ＯＲ２とＡＮＤ２に出力される。ＥＸ−ＯＲ２は、ＥＸ−ＯＲ１の出力と桁上げ信号入力ｃ（ｉ）−ｉｎが入力され、演算結果が加算結果ｓ（ｉ）が出力される。ＡＮＤ１は、加算数ｘ（ｉ）と被加算数ｙ（ｉ）が入力されて演算結果がＯＲに出力される。ＡＮＤ２は、ＥＸ−ＯＲ１の出力と桁上げ信号入力ｃ（ｉ）−ｉｎが入力されて演算結果がＯＲに出力される。ＯＲは、ＡＮＤ１の出力とＡＮＤ２の出力が入力されてその演算結果が桁上げ信号出力ｃ（ｉ）−ｏｕｔとして出力される。
【０００９】
ところで、排他的論理和回路ＥＸ−ＯＲ１およびＥＸ−ＯＲ２に入力された値が演算されて演算結果が出力されるまでの時間（遅延時間）は、他の論理回路（ＡＮＤ１、ＡＮＤ２およびＯＲ）に比べて多く必要である。以下の説明では、ＡＮＤ１、ＡＮＤ２およびＯＲの遅延時間を１ｔとした場合、ＥＸ−ＯＲ１およびＥＸ−ＯＲ２の遅延時間が２ｔとする。
【００１０】
従って、回路中の最も時間がかかる経路をクリティカルパスとした場合、ｘ（ｉ）からｓ（ｉ）のクリティカルパスの遅延時間は４ｔとなる。同様に、ｙ（ｉ）からｓ（ｉ）のクリティカルパスの遅延時間も４ｔであり、ｃ（ｉ）−ｉｎからｓ（ｉ）のクリティカルパスの遅延時間は２ｔである。また、ｘ（ｉ）からｃ（ｉ）−ｏｕｔのクリティカルパスの遅延時間は２ｔであり、ｙ（ｉ）からｃ（ｉ）−ｏｕｔのクリティカルパスの遅延時間は２ｔであり、ｃ（ｉ）−ｉｎからｃ（ｉ）−ｏｕｔのクリティカルパスの遅延時間は２ｔである。
【００１１】
ここで、再び、図６に戻って、加算器Ｆ１では、加算結果ｓ１の遅延時間は、クリティカルパスの遅延時間であるので、４ｔとなる。一方、桁上げ信号出力ｃ５の遅延時間は２ｔとなる。また、桁上げ信号出力ｃ５は、加算器Ｆ５の桁上げ信号入力となる。同様にして、加算器Ｆ２では、加算結果ｓ２の遅延時間は、クリティカルパスの遅延時間であるので、４ｔとなり、桁上げ信号出力ｃ６の遅延時間は２ｔとなる。
【００１２】
次に、加算器Ｆ５では、４ｔだけ遅延した加算数ｘ５、被加算数ｙ５、２ｔだけ遅延した桁上げ信号出力ｃ５が入力されるので、加算結果ｓ５の遅延時間は、元の加算数ｘ５の遅延時間４ｔにさらにＦ５内部のクリティカルパスの遅延時間が加えられて８ｔとなり、桁上げ信号出力ｃ９の遅延時間は、元の加算数ｘ５の遅延時間４ｔにさらにＦ５内部のクリティカルパスの遅延時間が加えられて６ｔとなる。なお、以下の記載中では、特に説明しないで遅延時間と記載した場合は、全てクリティカルパスの遅延時間とする。
【００１３】
図８は、図６の乗算回路における各加算器の入出力の一覧表である。
図６の各段の加算器について、図８に示したように遅延時間が追加されていくため、最終段かつ最上位桁の加算器Ｆ２０の最終的な遅延時間は、図６および図８中に遅延時間Ｚ０で示したように２８ｔに達する。この２８ｔが、乗算回路Ｆ（ｉ）の演算に必要な時間となる。
【００１４】
【発明が解決しようとする課題】
一般的に集積回路は、演算速度の向上が求められており、クロック数や内部バスの伝送ビット数の増加等の様々な改良が実施されており、その他の内部回路についても演算速度の向上が要求されている。
【００１５】
乗算回路についても例外ではなく、演算速度を向上させることが課題となっているが、従来の乗算回路は、上記したように複数の１ビット加算回路をアレー状に接続して桁上げ信号入力が必要である演算以外を同時に実施することで演算速度を改善する他には、有効な改善はあまり実施されていなかった。また、乗算回路内の各加算回路は、同じ構成であり、格段および各桁で同様に他の素子と接続して論理回路を構成しており、例えば、各加算回路における桁上げ信号入力としては、前段の桁上げ信号出力あるいは桁上げ信号用に規定された所定値が必須で入力されるように構成されていた。
【００１６】
本発明は、上述した如き従来の問題を解決するためになされたものであって、演算速度を向上させた集積回路の乗算回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上述の目的を達成するため、請求項１に記載した本発明の集積回路の乗算回路は、複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器は加算結果とともに桁上げ信号を出力する集積回路の乗算回路において、各加算器の入力側の接続は、前段の加算器からの加算結果入力の遅延時間と、前段且つ前桁の加算器からの桁上げ信号入力の遅延時間とを比較し、加算結果入力の遅延時間が、桁上げ信号入力の遅延時間よりも多い場合には、前段の加算器からの加算結果入力と、桁上げ信号入力とを入れ替えて接続することを特徴とする。
【００１８】
また、請求項２の本発明は、請求項１に記載した集積回路の乗算回路において、加算結果入力と、桁上げ信号入力とを入れ替え接続するための遅延時間の比較は、多段および多桁のアレー状に配置および接続された各加算器で乗数および被乗数の桁に応じて昇順に実施することを特徴とする。
【００１９】
また、請求項３に記載した本発明の集積回路の乗算回路は、複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器は加算結果とともに桁上げ信号を出力する集積回路の乗算回路において、前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とが入力する加算器の場合、該加算器の入力側の接続は、前段且つ前桁の加算器からの桁上げ信号入力の遅延時間と、前桁の加算器からの桁上げ信号入力の遅延時間とを比較し、前段且つ前桁の加算器からの桁上げ信号入力の遅延時間が、前桁の加算器からの桁上げ信号入力の遅延時間よりも多い場合には、前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とを入れ替えて接続することを特徴とする集積回路の乗算回路。
【００２０】
また、請求項４の本発明は、請求項３に記載した集積回路の乗算回路において、前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とを入れ替え接続するための遅延時間の比較は、多段および多桁のアレー状に配置および接続された各加算器で乗数および被乗数の桁に応じて昇順に実施することを特徴とする。
【００２１】
また、請求項５に記載した本発明の集積回路の乗算回路は、複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器には、加算数、被加算数、および、桁上げ信号が入力されるとともに、加算結果および桁上げ信号が出力される集積回路の乗算回路において、加算器毎に、桁上げ信号入力の遅延時間と、加算数入力の遅延時間と、被加算数入力の遅延時間とを比較し、該比較結果に基づいて、加算入力と桁上げ信号入力とを入れ替える接続と、被加算入力と桁上げ信号入力とを入れ替える接続と、各入力を入れ替えない接続のいずれかを選択して実施することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明を図示した実施の形態に基づいて説明する。
図１は、本発明で用いられる一般的な集積回路の乗算回路中の加算器の真理値表である。
図１の真理値表は、一般的な集積回路の乗算回路における加算器のものであり、図６に示した従来の乗算回路のように複数の加算器がアレー状に並べて接続されているものの中の任意の加算器である。また、その加算器は、図７に示したように、次の桁の演算に用いられる桁上げ信号ｃ（ｉ）−ｏｕｔ、および、加算出力ｓ（ｉ）を出力する出力端を有すると共に、前の桁の演算で発生した桁上げ信号ｃ（ｉ）−ｉｎ、加算数ｘ（ｉ）、被加算数ｙ（ｉ）を入力できる入力端を有する論理回路である。
【００２３】
図１は、例えば、上記したように図６における任意の加算器Ｆ（ｉ）の真理値表であり、加算数をｘ（ｉ）、被加算数をｙ（ｉ）、加算結果をｓ（ｉ）、加算時の桁上げ信号入力をｃ（ｉ）−ｉｎ、および、加算時の桁上げ出力をｃ（ｉ）−ｏｕｔとしており、加算数ｘ（ｉ）、被加算数ｙ（ｉ）および桁上げ信号入力ｃ（ｉ）−ｉｎが入力され、加算結果ｓ（ｉ）および桁上げ出力ｃ（ｉ）−ｏｕｔが出力される。
【００２４】
図１で１行目（Ｌ１）では、入力側の加算数ｘ（ｉ）＝０、被加算数ｙ（ｉ）＝０、および、桁上げ信号入力ｃ（ｉ）−ｉｎ＝０である場合を示し、出力側の加算結果ｓ（ｉ）＝０、および、桁上げ出力ｃ（ｉ）−ｏｕｔ＝０であることを示している。また、図１の最後の行である８行目（Ｌ８）では、入力側の加算数ｘ（ｉ）＝１、被加算数ｙ（ｉ）＝１、および、桁上げ信号入力ｃ（ｉ）−ｉｎ＝１である場合を示し、出力側の加算結果ｓ（ｉ）＝１、および、桁上げ出力ｃ（ｉ）−ｏｕｔ＝１であることを示している。つまり、３種類の入力が全て０である場合には、２種類の出力も双方とも０になり、３種類の入力が全て１である場合には、２種類の出力も双方とも１になる。
【００２５】
ところで、図１中で上記した残りのＬ２〜Ｌ７までの２種類の出力は、加算結果ｓ（ｉ）＝１、および、桁上げ出力ｃ（ｉ）−ｏｕｔ＝０の組み合わせであるか、加算結果ｓ（ｉ）＝０、および、桁上げ出力ｃ（ｉ）−ｏｕｔ＝１の組み合わせであるかの何れかになっている。つまり、入力が全て０である場合と、入力が全て１である場合以外は、出力の組み合わせは、上記した２通りの組み合わせの何れかである。
【００２６】
具体的には、図１の２行目（Ｌ２）、３行目（Ｌ３）、および、５行目（Ｌ５）では、３種類の入力の何れかが異なっているにも関わらず、２種類の出力の組み合わせは同じであり、加算結果ｓ（ｉ）＝１、および、桁上げ出力ｃ（ｉ）−ｏｕｔ＝０の組み合わせである（前提条件１）。また、図１の４行目（Ｌ４）、６行目（Ｌ６）、および、７行目（Ｌ７）でも、３種類の入力の何れかが異なっているにも関わらず、２種類の出力の組み合わせは同じであり、加算結果ｓ（ｉ）＝０、および、桁上げ出力ｃ（ｉ）−ｏｕｔ＝１の組み合わせである（前提条件２）。
【００２７】
従って、例えば、従来の乗算回路６の各加算回路への入力で、上記した２種類の出力の組み合わせが同じもの同士の間で、入力の真理値がちょうど逆になる行同士では、入力の接続を入れ替えても、加算結果や桁上げ信号出力には変化はないことになる。
【００２８】
具体的には、図１のＬ２とＬ５の場合なら、被加算数ｙ（ｉ）＝０で共通であるが、加算数ｘ（ｉ）は、Ｌ２が０に対し、Ｌ５が１になっている。一方、桁上げ信号入力ｃ（ｉ）−ｉｎは、Ｌ２が１に対し、Ｌ５が０になっている。そして、Ｌ２とＬ５の出力の組み合わせは上記したように同じである。つまり、Ｌ２とＬ５の場合には、入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても、加算結果や桁上げ信号出力には変化はないことになる。
【００２９】
また、上記のようにＬ２とＬ５に基づいて入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替える場合には、双方とも０の場合と双方とも１の場合も考える必要がある。例えば、上記と同様に、被加算数ｙ（ｉ）＝０で共通である場合で、加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎを入れ替え、双方の入力信号が０または１の何れか一方である場合は、図１のＬ１かＬ６となる。図１のＬ１で０同士を入れ替える場合も、図１のＬ６で１同士を入れ替える場合も、当然ながら、入力接続を入れ替えても同じ数同士の入力値は変わらないので、加算結果や桁上げ信号出力には変化はないことになる。
【００３０】
ここで、上記では、被加算数ｙ（ｉ）＝０で共通である場合に、入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替える場合ついて説明したが、加算器Ｆ（ｉ）の入力は３種類である。従って、被加算数ｙ（ｉ）＝１で共通である場合もありえる。つまり、被加算数ｙ（ｉ）＝１で共通である場合に、入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても加算結果や桁上げ信号出力に変化が無いということでなければ、加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えることはできないことになる。
【００３１】
被加算数ｙ（ｉ）＝１で共通である場合は、図１のＬ３、Ｌ４、Ｌ７、および、Ｌ８の場合である。図１のＬ４とＬ７の場合には、加算数ｘ（ｉ）は、Ｌ４が０に対し、Ｌ７が１になっている。一方、桁上げ信号入力ｃ（ｉ）−ｉｎは、Ｌ４が１に対し、Ｌ７が０になっている。そして、Ｌ４とＬ７の出力の組み合わせは上記したように同じである。つまり、Ｌ４とＬ７の場合には、入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても、加算結果や桁上げ信号出力には変化はないことになる。
【００３２】
また、上記のようにＬ４とＬ７に基づいて入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えるようにすると、双方とも０の場合と双方とも１の場合についても確認する必要がある。図１から被加算数ｙ（ｉ）＝１で共通で加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの双方とも０あるいは１の場合を選択するとＬ３あるいはＬ８となる。図１のＬ３で０同士を入れ替える場合も、図１のＬ８で１同士を入れ替える場合も、当然ながら、入力接続を入れ替えても同じ数同士の入力値は変わらないので、加算結果や桁上げ信号出力には変化はないことになる。
【００３３】
上記から、図６に示した従来の乗算回路の任意の加算器Ｆ（ｉ）の入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えた場合には、図１の真理値表でＬ２とＬ５が入れ替わり、また、Ｌ４とＬ７が入れ替わるが、加算結果や桁上げ信号出力には変化はないことがわかる。つまり、必要に応じて、乗算回路の任意の加算器Ｆ（ｉ）の入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても、乗算結果には影響がないことになる（前提条件３）。
【００３４】
また、上記では被加算数ｙ（ｉ）を固定して、被加算数ｙ（ｉ）＝０で共通である場合、および、被加算数ｙ（ｉ）＝１で共通である場合について、入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えができることを説明したが、以下では、逆に、加算数ｘ（ｉ）を固定して、加算数ｘ（ｉ）＝０で共通である場合、および、加算数ｘ（ｉ）＝１で共通である場合について、入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えができることについて説明する。
【００３５】
図１のＬ２とＬ３の場合なら、加算数ｘ（ｉ）＝０で共通であるが、被加算数ｙ（ｉ）は、Ｌ２では０に対し、Ｌ３では１になっている。一方、桁上げ信号入力ｃ（ｉ）−ｉｎは、Ｌ２では１に対し、Ｌ３では０になっている。そして、Ｌ２とＬ３の出力の組み合わせは上記したように同じである。つまり、Ｌ２とＬ３の場合には、入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても、加算結果や桁上げ信号出力には変化はないことになる。
【００３６】
また、上記のようにＬ２とＬ３に基づいて入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替える場合には、双方とも０の場合と双方とも１の場合も考える必要がある。例えば、上記と同様に、加算数ｘ（ｉ）＝０で共通である場合で、被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの双方の入力信号が０または１の何れか一方である場合は、図１のＬ１かＬ４となる。図１のＬ１で０同士を入れ替える場合も、図１のＬ４で１同士を入れ替える場合も、当然ながら、入力接続を入れ替えても同じ数同士の入力値は変わらないので、加算結果や桁上げ信号出力には変化はないことになる。
【００３７】
次に、上記では、加算数ｘ（ｉ）＝０で共通である場合に、入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替える場合ついて説明したが、加算数ｘ（ｉ）＝１で共通である場合についても説明する。
【００３８】
加算数ｘ（ｉ）＝１で共通である場合は、図１のＬ５、Ｌ６、Ｌ７、および、Ｌ８の場合である。図１のＬ６とＬ７の場合には、被加算数ｙ（ｉ）は、Ｌ６が０に対し、Ｌ７が１になっている。一方、桁上げ信号入力ｃ（ｉ）−ｉｎは、Ｌ６が１に対し、Ｌ７が０になっている。そして、Ｌ６とＬ７の出力の組み合わせは上記したように同じである。つまり、Ｌ６とＬ７の場合には、入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても、加算結果や桁上げ信号出力には変化はないことになる。
【００３９】
また、上記のようにＬ６とＬ７に基づいて入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替える場合には、双方とも０の場合と双方とも１の場合も考える必要がある。例えば、上記と同様に、加算数ｘ（ｉ）＝１で共通である場合で、被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの双方とも０の場合と双方とも１の場合で選択すると、図１のＬ５かＬ８となる。図１のＬ５で０同士を入れ替える場合も、図１のＬ８で１同士を入れ替える場合も、当然ながら、入力接続を入れ替えても同じ数同士の入力値は変わらないので、加算結果や桁上げ信号出力には変化はないことになる。
【００４０】
上記から、図６に示した従来の乗算回路の任意の加算器Ｆ（ｉ）の入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えた場合には、図１の真理値表でＬ２とＬ３が入れ替わり、また、Ｌ６とＬ７が入れ替わるが、加算結果や桁上げ信号出力には変化はないことがわかる。つまり、必要に応じて、乗算回路の任意の加算器Ｆ（ｉ）の入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても、乗算結果には影響がないことになる（前提条件４）。
【００４１】
上記（前提条件３）に示した「乗算回路の任意の加算器Ｆ（ｉ）の入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても乗算結果には影響がない」ことと、また、上記（前提条件４）に示した「入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続を入れ替えても乗算結果には影響がない」ことから、「図６に示した従来の乗算回路の任意の加算器Ｆ（ｉ）において、入力側の加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続と、入力側の被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）−ｉｎの入力接続は、必要に応じて入れ替えて接続しても加算結果に影響はない」ことがわかる（前提条件５）。
【００４２】
ところで、図７に示したように各加算器Ｆ（ｉ）内の遅延時間は、入力から出力に至る経路によって異なり、加算数ｘ（ｉ）および被加算数ｙ（ｉ）が演算されて加算結果ｓ（ｉ）として出力されるまでの遅延時間は「４ｔ」であるのに対し、桁上げ信号入力ｃ（ｉ）−ｉｎが演算されて加算結果ｓ（ｉ）として出力されるまでの遅延時間は「２ｔ」である。同様にして、加算数ｘ（ｉ）および被加算数ｙ（ｉ）が演算されて桁上げ信号出力ｃ（ｉ）−ｏｕｔとして出力されるまでの遅延時間が「２ｔ」であり、桁上げ信号入力ｃ（ｉ）−ｉｎが演算されて桁上げ信号出力ｃ（ｉ）−ｏｕｔとして出力されるまでの遅延時間も「２ｔ」である。特に、加算数ｘ（ｉ）および被加算数ｙ（ｉ）の入力が加算結果ｓ（ｉ）として出力されるまでの遅延時間は「４ｔ」であるが、桁上げ信号入力ｃ（ｉ）−ｉｎが加算結果ｓ（ｉ）として出力されるまでの遅延時間では「２ｔ」となっており半減する点を以下に説明する本発明では有効に活用する。
【００４３】
ここで、上記の各前提条件、および、図７の遅延時間の違いを考慮しつつ、図６に示した従来の乗算回路を詳細に検討する。また、図６の最終的な遅延時間はＺ０の範囲内に示したように加算器Ｆ２０の加算結果ｓ２０と桁上げ信号出力ｃ２４の遅延時間である２８ｔであるが、乗算の演算においては下位の桁から演算し、桁上げ信号を上位の桁に出力するので、まず、下位の段および桁の加算器から遅延時間を比較して検討する。つまり、遅延時間の比較と検討は、多段および多桁のアレー状に配置および接続された乗算回路中の各加算器で、乗数および被乗数の桁に応じて昇順に実施する。
【００４４】
加算器Ｆ１〜Ｆ４では、図８に示したように桁上げ信号入力ｃ（ｉ）−ｉｎは全て０であり、各加算器からは４ｔ遅延された加算結果ｓ１〜ｓ４が出力され、２ｔ遅延された桁上げ信号出力ｃ５〜ｃ８が出力される。
【００４５】
次の段の加算器Ｆ５〜Ｆ８では、まず、加算器Ｆ５〜Ｆ７で検討し、加算数ｘ５〜ｘ７が前段の加算器ですでに４ｔ分遅延されて入力されるのに対し、桁上げ信号入力ｃ（ｉ）−ｉｎであるｃ５〜ｃ７は前段の加算器で２ｔのみ遅延されて入力される。つまり、加算器Ｆ５〜Ｆ７では、入力される加算数と桁上げ信号入力の信号自体の遅延時間が異なっており、加算数ｘ（ｉ）の遅延時間よりも、桁上げ信号入力ｃ（ｉ）−ｉｎの遅延時間の方が少なくなっている。また、図６の加算器Ｆ５〜Ｆ７からは、８ｔ遅延された加算結果ｓ５〜ｓ７が出力され、６ｔ遅延された桁上げ信号出力ｃ９〜ｃ１１が出力される。加算器Ｆ８は、加算数ｘ８が遅延無く入力されるので、２ｔ遅延して入力される桁上げ信号入力ｃ８よりも遅延していないため、入力接続の入れ替え対象にはならない。
【００４６】
ここで、上記の各前提条件、および、図７の遅延時間の違いに基づき、加算器Ｆ５〜Ｆ７の加算数ｘ５〜ｘ７と、桁上げ信号入力ｃ５〜ｃ７の各入力接続を入れ替えると、各加算器Ｆ５〜Ｆ７からは、６ｔ遅延された加算結果ｓ５〜ｓ７が出力され、６ｔ遅延された桁上げ信号出力ｃ９〜ｃ１１が出力される。つまり、上記した入力接続の入れ替えにより、加算結果ｓ５〜ｓ７の遅延時間を、８ｔから６ｔに減少させることができることがわかる。
【００４７】
実施の形態１．
図２は、本発明の実施の形態１の１ビットの加算器をアレー状に並べた乗算回路の構成を示すブロック図であり、図３は、図２の乗算回路における各加算器の入出力の一覧表である。
【００４８】
尚、図２および図３において、図６および図８に示した従来の乗算回路と同じ機能の部分については同じ符号を付し、重複する説明を省略する。また、加算数ｘ１〜ｘ４、ｘ８、ｘ１２、ｘ１６、ｘ２０、被加算数ｙ１〜ｙ１７、および、桁上げ信号入力ｃ１〜ｃ４の遅延時間は全て０である。また、遅延時間は、上記した各入力接続の入れ替えにより、一部の遅延時間については減少しており、図２中では、減少した遅延時間を斜体字で示している。
【００４９】
本実施の形態では、加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）の入力接続を入れ替えることにより、遅延時間を減少させることについて説明する。
【００５０】
図２に示した本実施の形態が図６に示した従来例と構成上異なる点は、上記したように、加算器Ｆ５〜Ｆ７の加算数ｘ５〜ｘ７と、桁上げ信号入力ｃ５〜ｃ７の各入力接続を入れ替えている点に加え、加算器Ｆ１３の加算数ｘ１３と、桁上げ信号入力ｃ１３の各入力接続を入れ替えている点である。他の構成は、図６の従来例と同様である。
【００５１】
図２の加算器Ｆ１〜Ｆ８までについては、上記した説明と重複するので説明を省略するが、加算器Ｆ５〜Ｆ７で加算数ｘ５〜ｘ７と桁上げ信号入力ｃ５〜ｃ７の各入力接続の入れ替えた部分をＡの範囲で示している。
【００５２】
加算器Ｆ９〜Ｆ１２では、まず、加算器Ｆ９〜Ｆ１０で説明する。加算器Ｆ９〜Ｆ１０では、図２中にＡで示した加算器Ｆ５〜Ｆ７の加算数ｘ５〜ｘ７と桁上げ信号入力ｃ５〜ｃ７の各入力接続の入れ替えにより、各加算数ｘ９〜ｘ１０の遅延時間は６ｔに減少しており、桁上げ信号入力ｃ９〜ｃ１０の遅延時間６ｔと同じであるので、入力接続を入れ替える必要が無くなっている。加算器Ｆ１１では、加算数ｘ１１の遅延時間が４ｔで、桁上げ信号入力ｃ１１は６ｔ遅延されて入力されるので、加算数ｘ１１は、６ｔ遅延して入力される桁上げ信号入力ｃ１１よりも遅延していないため、入力接続の入れ替え対象にはならない、また、加算器Ｆ１２では、加算数ｘ１２が遅延無く入力されるので、４ｔ遅延して入力される桁上げ信号入力ｃ１２よりも遅延していないため、入力接続の入れ替え対象にはならない。
【００５３】
加算器Ｆ１３〜Ｆ１６では、まず、図２中にＢの範囲で入力接続を示した加算器Ｆ１３について説明する。加算器Ｆ１３では、加算数ｘ１３が前段の加算器ですでに１２ｔ分遅延されて入力されるのに対し、桁上げ信号入力ｃ（ｉ）−ｉｎであるｃ１３は前段の加算器で１０ｔのみ遅延されて入力される。従って、１２ｔ遅延して入力される加算数ｘ１３は、１０ｔ遅延して入力される桁上げ信号入力ｃ１３よりも遅延しているので、入力接続の入れ替え対象となる。
【００５４】
加算器Ｆ１４では、加算数ｘ１４の遅延時間８ｔと桁上げ信号入力ｃ１４の遅延時間８ｔとは同じ遅延時間であるので、入力接続を入れ替える必要が無い。加算器Ｆ１５では、加算数ｘ１５の遅延時間が６ｔで、桁上げ信号入力ｃ１５は８ｔ遅延されて入力されるので、加算数ｘ１５は８ｔ遅延して入力される桁上げ信号入力ｃ１５よりも遅延していないため、入力接続の入れ替え対象にはならない、また、加算器Ｆ１６では、加算数ｘ１６が遅延無く入力されるので、６ｔ遅延して入力される桁上げ信号入力ｃ１６よりも遅延していないため、入力接続の入れ替え対象にはならない。
【００５５】
加算器Ｆ１７〜Ｆ２０では、まず、加算器Ｆ１７で、加算数ｘ１７の遅延時間１２ｔと桁上げ信号入力ｃ１７の遅延時間１２ｔとは同じ遅延時間であり、また、加算器Ｆ１８でも、加算数ｘ１８の遅延時間１０ｔと桁上げ信号入力ｃ１８の１０ｔとは同じ遅延時間であるので入力接続を入れ替える必要が無い。次に、加算器Ｆ１９では、加算数ｘ１９の遅延時間が８ｔで、桁上げ信号入力ｃ１９は１０ｔ遅延されて入力されるので、加算数ｘ１９は１０ｔ遅延して入力される桁上げ信号入力ｃ１９よりも遅延していないため、入力接続の入れ替え対象にはならない、また、加算器Ｆ２０では、加算数ｘ２０が遅延無く入力されるので、８ｔ遅延して入力される桁上げ信号入力ｃ２０よりも遅延していないため、入力接続の入れ替え対象にはならない。
【００５６】
上記したように、加算器Ｆ５〜Ｆ７およびＦ１３において、加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）の入力接続の入れ替えを実施した結果、加算器Ｆ１７〜Ｆ２０の桁上げ信号出力ｃ（ｉ）−ｏｕｔ＝ｃ２１〜ｃ２４を各２ｔ減少させることができ、加算器Ｆ１８〜Ｆ２０の加算結果ｓ１８〜ｓ２０も各２ｔ減少させることができる。従って、最終的な、図２の乗算器の遅延時間は、Ｚ１に示した２６ｔとなり、図６の従来の乗算器のＺ０に示した２８ｔよりも２ｔ減少させることができる。
【００５７】
このように本実施の形態では、複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器は加算結果とともに各桁上げ信号を次桁の各加算器に出力する集積回路の乗算回路において、各加算器の入力側の接続は、前段の加算器からの加算結果入力の遅延時間と、前段且つ前桁の加算器からの桁上げ信号入力の遅延時間とを比較し、加算結果入力の遅延時間が、桁上げ信号入力の遅延時間よりも多い場合には、前段の加算器からの加算結果入力と、桁上げ信号入力とを入れ替えて接続するように構成し、また、上記した加算結果入力と桁上げ信号入力とを入れ替え接続するための遅延時間の比較については、多段および多桁のアレー状に配置および接続された各加算器で乗数および被乗数の桁に応じて昇順に実施するように集積回路の乗算回路を構成したので、遅延時間を減少させることができる。
【００５８】
実施の形態２．
上記した実施の形態１では、本実施の形態では、集積回路の乗算回路における複数の１ビット加算器で、加算数ｘ（ｉ）と桁上げ信号入力ｃ（ｉ）の入力接続を入れ替えることにより、遅延時間を減少させることについて説明したが、上記したように、被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）の入力接続を入れ替えることも可能である。ところが、被加算数ｙ１〜ｙ１７の遅延時間は全て０であるので、加算器Ｆ１〜Ｆ１７までは、各加算器において、被加算数ｙ（ｉ）の遅延時間が桁上げ信号入力ｃ（ｉ）−ｉｎの遅延時間よりも多くなることはないので、被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）の入力接続を入れ替える必要はない。
【００５９】
従って、本実施の形態では、加算器Ｆ１８〜Ｆ２０のみについて、被加算数ｙ（ｉ）と桁上げ信号入力ｃ（ｉ）の入力接続を入れ替えることにより、遅延時間を減少させることについて説明する。
【００６０】
図４は、本発明の実施の形態２の１ビットの加算器をアレー状に並べた乗算回路の構成を示すブロック図であり、図５は、図４の乗算回路における各加算器の入出力の一覧表である。
【００６１】
図４および図５に示した本実施の形態が図２および図３に示した実施の形態１と構成上異なる点は、図４中にＣで示した加算器Ｆ１８〜Ｆ２０の被加算数ｙ１８〜ｙ２０と、桁上げ信号入力ｃ１８〜ｃ２０の各入力接続を入れ替えている点である。他の構成は、図２および図３に示した実施の形態１と同様である。
【００６２】
加算器Ｆ１８〜Ｆ２０では、まず、加算器Ｆ１８で、被加算数ｙ１８の遅延時間１４ｔと桁上げ信号入力ｃ１８の遅延時間１０ｔとが比較され、被加算数ｙ１８の遅延時間１４ｔの方が桁上げ信号入力ｃ１８の遅延時間１０ｔよりも多いので、入力接続を入れ替えることにより遅延時間を減少させることができる。入力接続を入れ替えた加算器Ｆ１８から出力される桁上げ信号出力ｃ（ｉ）−ｏｕｔ＝ｃ２２は、実施の形態１よりも２ｔ減少させることができ、加算器Ｆ１８の加算結果ｓ１８については４ｔ減少させることができる。
【００６３】
次に、加算器Ｆ１９で、被加算数ｙ１９の遅延時間１６ｔと桁上げ信号入力ｃ１９の遅延時間１０ｔとが比較され、被加算数ｙ１９の遅延時間１６ｔの方が桁上げ信号入力ｃ１９の遅延時間１０ｔよりも多いので、入力接続を入れ替えることにより遅延時間を減少させることができる。入力接続を入れ替えた加算器Ｆ１９から出力される桁上げ信号出力ｃ（ｉ）−ｏｕｔ＝ｃ２３は、実施の形態１よりも４ｔ減少させることができ、加算器Ｆ１９の加算結果ｓ１９についても４ｔ減少させることができる。
【００６４】
さらに、加算器Ｆ２０では、被加算数ｙ２０の遅延時間１８ｔと桁上げ信号入力ｃ２０の遅延時間８ｔとが比較され、被加算数ｙ２０の遅延時間１８ｔの方が桁上げ信号入力ｃ２０の遅延時間８ｔよりも多いので、入力接続を入れ替えることにより遅延時間を減少させることができる。入力接続を入れ替えた加算器Ｆ２０から出力される桁上げ信号出力ｃ（ｉ）−ｏｕｔ＝ｃ２４は、実施の形態１よりも６ｔ減少させることができ、加算器Ｆ２０の加算結果ｓ１９についても６ｔ減少させることができる。
【００６５】
このように本実施の形態では、複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器は加算結果とともに各桁上げ信号を次桁の各加算器に出力する集積回路の乗算回路において、前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とが入力する加算器の場合、その加算器の入力側の接続は、前段且つ前桁の加算器からの桁上げ信号入力の遅延時間と、前桁の加算器からの桁上げ信号入力の遅延時間とを比較し、前段且つ前桁の加算器からの桁上げ信号入力の遅延時間が、前桁の加算器からの桁上げ信号入力の遅延時間よりも多い場合には、前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とを入れ替えて接続するように構成し、また、上記した前段且つ前桁の加算器からの桁上げ信号入力と、前桁の加算器からの桁上げ信号入力とを入れ替え接続するための遅延時間の比較は、多段および多桁のアレー状に配置および接続された各加算器で乗数および被乗数の桁に応じて昇順に実施するように集積回路の乗算回路を構成したので、遅延時間を減少させることができる。
【００６６】
また、本実施の形態では、実施の形態１で説明した前段の加算器からの加算結果入力と桁上げ信号入力とを入れ替える接続と、上記した前段且つ前桁の加算器からの桁上げ信号入力と前桁の加算器からの桁上げ信号入力とを入れ替えた接続とを組み合わせて実施することにより、実施の形態１よりもさらに遅延時間を減少させることができる。
【００６７】
上記した内容から、本実施の形態の集積回路の乗算回路では、複数の同じ構成の１ビット加算器を、複数桁の乗数および被乗数が桁順に順次異なる各加算器に入力されるように多段および多桁のアレー状に配置および接続し、各加算器には、加算数、被加算数、および、桁上げ信号が入力されるとともに、加算結果および桁上げ信号が出力される集積回路の乗算回路において、加算器毎に、桁上げ信号入力の遅延時間と、加算数入力の遅延時間と、被加算数入力の遅延時間とを比較し、該比較結果に基づいて、加算入力と桁上げ信号入力とを入れ替える接続と、被加算入力と桁上げ信号入力とを入れ替える接続と、各入力を入れ替えない接続のいずれかを選択していると言える。
【００６８】
なお、図７に示した加算器は、一例であり、他の論理構成の加算器を用いても良く、また、図２および図４に示した乗算器の構成も、例えば、乗数は５ビットでなく他のビット数であっても良い。また、図２および図４を用いて説明した各実施形態の加算器Ｆ５〜Ｆ７、Ｆ１３、Ｆ１８〜Ｆ２０の入力接続の入れ替えも、例えば、他のビット数の構成では、異なる配置で、異なる位置の加算器の入力接続を、加算数と桁上げ信号入力との遅延時間の比較、あるいは、被加算数と桁上げ信号入力との遅延時間の比較により、入れ替えるように構成しても良い。
【００６９】
【発明の効果】
上記のように本発明では、集積回路の乗算回路における複数の同じ構成の１ビットの各加算器において、加算数の遅延時間が桁上げ信号入力の遅延時間よりも多い加算器では、加算数と桁上げ信号入力の入力接続を入れ替え、遅延時間の比較は、乗数および被乗数の桁に応じて昇順に実施することにより、遅延時間を減少させることができる。
【００７０】
また、本発明では、集積回路の乗算回路における複数の同じ構成の１ビットの各加算器において、被加算数の遅延時間が桁上げ信号入力の遅延時間よりも多い加算器では、被加算数と桁上げ信号入力の入力接続を入れ替え、遅延時間の比較は、乗数および被乗数の桁に応じて昇順に実施することによっても、遅延時間を減少させることができる。
【００７１】
また、本発明では、集積回路の乗算回路における複数の同じ構成の１ビットの各加算器において、加算数の遅延時間が桁上げ信号入力の遅延時間よりも多い加算器では、加算数と桁上げ信号入力の入力接続を入れ替え、遅延時間の比較を乗数及び被乗数の桁に応じて昇順に実施することにより、遅延時間を減少させることに加え、被加算数の遅延時間が桁上げ信号入力の遅延時間よりも多い加算器では、被加算数と桁上げ信号入力の入力接続を入れ替え、遅延時間の比較を乗数及び被乗数の桁に応じて昇順に実施することによって、さらに遅延時間を減少させることができる。
【図面の簡単な説明】
【図１】  本発明で用いられる一般的な乗算回路中の加算回路の真理値表である。
【図２】  本発明の実施の形態１の１ビットの加算器をアレー状に並べた乗算回路の構成を示すブロック図である。
【図３】  図２の乗算回路における各加算器の入出力の一覧表である。
【図４】  本発明の実施の形態２の１ビットの加算器をアレー状に並べた乗算回路の構成を示すブロック図である。
【図５】  図４の乗算回路における各加算器の入出力の一覧表である。
【図６】  従来の１ビットの加算器をアレー状に並べた乗算回路の構成を示すブロック図である。
【図７】  一般的に使用される加算器の論理回路の一例を示すブロック図である
【図８】  図６の乗算回路における各加算器の入出力の一覧表である。
【符号の説明】
ａ（ｉ）  乗数、  ｂ（ｉ）  被乗数、  ｚ（ｉ）  乗算結果、  Ｆ（ｉ）  加算器、  ｘ（ｉ）  加算数、  ｙ（ｉ）  被加算数、  ｓ（ｉ）  加算結果、ｃ（ｉ）  加算時の桁上げ信号、  ｃ（ｉ）−ｉｎ  桁上げ信号入力、  ｃ（ｉ）−ｏｕｔ  桁上げ信号出力、  [ｘｔ]  遅延時間、  Ａ、Ｂ、Ｃ  入力接続変更箇所、  ＥＸ−ＯＲ  排他的論理和回路、  ＡＮＤ  論理積回路、  ＯＲ  論理和回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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