(57)【特許請求の範囲】
【請求項１】
全てのクロックサイクルに対するクロックパルスを備えたマスタークロック信号を有する集積回路のロジック回路用マルチモードラッチタイミング回路であって、
ロジックパスの第１部分におけるデータの流れを制御すると共に、第１ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第１タイミングラッチ群と、
前記ロジックパスの第２部分におけるデータの流れを制御すると共に、第２ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第２タイミングラッチ群と、
前記マスタークロック信号を受信し且つ前記第１ラッチ制御入力に結合された第１出力信号を出力し、第１動作モードにおいては前記マスタークロック信号に関して第１クロック位相を有する第１クロック信号を生成すると共に、第２動作モードにおいては前記第１ラッチ群をトランスペアレントとするのに十分なバイアス電圧を生成するように構成された第１ドライバと、
前記マスタークロック信号を受信し且つ前記第２ラッチ制御入力に結合された第２出力信号を出力し、前記第１および第２動作モードにおいて前記マスタークロック信号に関して第２クロック位相を有する第２クロック信号を生成するように構成された第２ドライバとを備え、
前記第１モードにおける前記第１および第２クロック信号の位相は、前記第１および第２ラッチ群が前記クロックサイクルの異なる部分でトランスペアレントであるように選択されることを特徴とするマルチモードラッチタイミング回路。
【請求項２】
請求項１に記載のマルチモードラッチタイミング回路において、前記ロジックパスは、前記第１および第２ラッチ群の間において該ロジックパスに第１ロジックユニットが配設されると共に、前記第２および第１ラッチ群の間において該ロジックパスに第２ロジックユニットが配設されるロングパスであることを特徴とするマルチモードラッチタイミング回路。
【請求項３】
請求項１に記載のマルチモードラッチタイミング回路において、前記ロジックパスはショートパスであり、且つ、
前記第２動作モードにおける前記第２出力信号は、前記マスタークロックのパルス幅より短いクロックパルス幅のアンダーラップクロックパルスを有することを特徴とするマルチモードラッチタイミング回路。
【請求項４】
請求項１に記載のマルチモードラッチタイミング回路において、前記第１ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信した信号に応じて出力を生成するバッファと、
前記マスタークロック信号を受け取るクロック入力と、
前記クロック入力および前記バッファ入力に結合され、前記第１モードにおいては前記クロック入力を前記バッファ入力に結合すると共に、前記第２モードにおいては前記バッファ入力に対して一定バイアスを印加するロジック回路と、を備えることを特徴とするマルチモードラッチタイミング回路。
【請求項５】
請求項１に記載のマルチモードラッチタイミング回路において、前記第２ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信した信号に応じて出力を生成するバッファと、
前記マスタークロック信号を受け取るクロック入力と、
前記クロック入力に結合され、前記クロック信号より短いパルス幅のパルスを生成するパルス生成器を有し、前記バッファ入力に対して前記第１モードにおいては第２位相のクロックパルスを結合すると共に前記第２モードにおいては前記マスタークロックよりも短いパルス幅のアンダーラップパルスを結合するロジック回路と、を備えることを特徴とするマルチモードラッチタイミング回路。
【請求項６】
全てのクロック周期に対するクロックパルスを備えたマスタークロック信号を有する集積回路のロジック回路用マルチモードラッチタイミング回路であって、
ロジックパスに入るデータの流れを制御する第１ラッチ手段と、
前記ロジックパスを去るデータの流れを制御する第２ラッチ手段と、
前記第１ラッチ手段の第１ラッチ制御入力に結合され、第１動作モードにおいては前記マスタークロック信号に関して第１クロック位相を有する第１クロック信号を生成すると共に、第２動作モードにおいてはトランスペアレントとするのに十分なバイアス電圧を生成する第１ドライバ手段と、
前記第２ラッチ手段の第２ラッチ制御入力に結合され、前記第１および第２動作モードにおいて前記マスタークロック信号に関して第２クロック位相を有する第２クロック信号を生成する第２ドライバ手段と、を備え、
前記第１モードにおける前記第１および第２クロック信号の位相は、前記第１および第２ラッチ群が前記クロックサイクルの異なる部分でトランスペアレントであるように選択されることを特徴とするマルチモードラッチタイミング回路。
【請求項７】
請求項６に記載のマルチモードラッチタイミング回路において、さらに、競合状態を十分に防止するように前記第２動作モードにおいて前記第２クロック信号の各パルスの幅を減少する手段を備えることを特徴とするマルチモードラッチタイミング回路。
【請求項８】
全てのクロックサイクルに対して約５０％のデューティサイクルを有するクロックパルスを備えるマスタークロック信号により調整されるロジック回路であって、
データの流れを制御し、第１ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第１タイミングラッチ群と、
前記流れを制御し、第２ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第２タイミングラッチ群と、
前記マスタークロック信号を受信し且つ前記第１ラッチ制御入力に結合された第１出力信号を出力し、第１動作モードにおいては前記マスタークロック信号に関して第１クロック位相を有する第１クロック信号を生成すると共に、第２動作モードにおいては前記第１ラッチ群をトランスペアレントとするのに十分なバイアス電圧を生成するように構成された第１ドライバと、
前記マスタークロック信号を受信し且つ前記第２ラッチ制御入力に結合された第２出力信号を出力し、前記第１動作モードにおいては前記マスタークロック信号に関して第２クロック位相を有する第２クロック信号を生成し、該第２クロック信号は前記第２動作モードにおいては減少されたクロックパルス幅を有する第２ドライバと、
前記第１および第２ラッチ群の間に結合され、完全な１つのクロックサイクルを必要とするロングパスであるロジックパスを規定するロジックユニットと、
前記第１および第２ラッチ群の間で半クロックサイクルを必要とするショートパスであるロジックパスを規定するロジック結合と、を備え、
前記第１モードにおいて前記第１および第２クロック信号の各位相は前記第１および第２ラッチ群が前記クロックサイクルの異なる部分でトランスペアレントであるように選択され、且つ、前記第２クロックモードのパルス幅は該第２モードに対して競合状態を防止するように選択されることを特徴とするロジック回路。
【請求項９】
集積回路のロジックパスにおける第１および第２ラッチ群を有するロジック回路を動作させる方法であって、
２相トランスペアレントラッチモードにおいては、第１位相を有する第１クロック信号により前記第１ラッチ群を駆動し且つ第２位相を有する第２クロック信号により前記第２ラッチ群を駆動し、前記第１および第２位相は前記第１および第２ラッチ群が重複しないように選択され、
単一位相ラッチモードにおいては、前記第１ラッチ群をトランスペアレントとし、且つ、前記第２群のラッチを前記第２クロック信号により駆動し、
試験モードにおいては、前記単一位相ラッチモードにおける前記ロジック回路の動作を評価し、
前記単一位相ラッチモードにおいて十分に動作している前記ロジック回路に応じて、通常動作モードにおいては前記単一位相ラッチモードで動作するように前記ロジック回路をプログラムし、そして、
前記単一位相ラッチモードにおいて不十分に動作している前記ロジック回路に応じて、通常動作モードにおいては前記２相トランスペアレントラッチモードで動作するように前記ロジック回路をプログラムすることを特徴とするロジック回路を動作させる方法。
【請求項１０】
集積回路のロジックパスにおける第１および第２ラッチ群を有するロジック回路により必要とされるクロック電力を低減する方法であって、
前記ロジックパスの２相非重複ラッチ動作を必要とする試験モードにおいて、第１位相を有する第１クロック信号により前記第１ラッチ群を駆動し、且つ、第２位相を有する第２クロック信号により前記第２ラッチ群を駆動し、
前記第２ラッチ群のみの循環を必要とする動作モードにおいて、前記第１ラッチ群をトランスペアレントとするように選択されたバイアス電圧により前記第１ラッチ群を駆動し、且つ、前記第２クロック信号により前記第２ラッチ群を駆動することを特徴とするクロック電力を低減する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広く集積回路のラッチタイミング回路に関する。
【０００２】
【従来の技術】
集積回路において、各ロジックパスにおけるロジックデータ信号の流れを調整するようにトランスペアレント（transparent）ラッチタイミング回路が一般的に使用される。図１を参照して、一般的なラッチタイミングの設計は、２相非重複（two-phase non-overlapping）ラッチタイミング回路１００である。クロックサイクルの第１部分の間において、Ｌ１ラッチはトランスペアレントであることから、該ラッチにデータ入力が入り、ロジックユニット１３０などへ入るのが許容される。第１クロック位相の間において、Ｌ２ラッチは閉じている。クロックサイクルの第２部分の間、Ｌ１ラッチは閉じてＬ２ラッチはトランスペアレントとなる。非重複であるクロック位相のシーケンスは幾つかの利点を有する。ひとつの利点は、第２ロジックパス１５０を通して帰還される出力の競合状態が生じるのが防止されることである。これにより、２相非重複ラッチタイミング回路は設計の欠点に対して堅牢となり、集積回路におけるロジック信号のタイミングに影響する製造要因に左右されなくなる。さらに、２相非重複ラッチタイミング回路によれば、スキャンチェーン（scan chain）および／または他の評価技術を用いた試験およびデバッグが容易とされる。
【０００３】
【発明が解決しようとする課題】
伝統的な２相非重複ラッチタイミング回路１００の欠点は、その回路が必要とするよりも多いクロック電力を消費することである。いくつかの研究によれば、高性能マイクロプロセッサにおけるクロック電力はそのチップの全体電力消費量の７０％にもなり得ることが示されたが、伝統的な２相ラッチタイミングアーキテクチャを利用するマイクロプロセッサでは３０％〜４０％が典型的な範囲である。
【０００４】
そこで、２相ラッチタイミング回路の望ましい利点を有しながらもクロック電力消費量を低減させ得るラッチタイミング回路が要望されている。
【０００５】
【課題を解決するための手段】
少なくとも２つの動作モードを有するマルチモードラッチタイミング回路が開示される。ラッチタイミング回路は、ロジックパスにおけるデータの流れを制御する２つの群のタイミングラッチを有する。一方の動作モードにおいて、ラッチタイミング回路は２相トランスペアレントラッチタイミング回路として動作し、第１ラッチ群は第１位相クロック信号により駆動され、そして、第２ラッチ群は第２位相クロック信号により駆動される。クロック電力低減動作モードにおいて、第１ラッチ群は、一定バイアス電圧によりトランスペアレント状態に保持されてクロック電力消費量を半分まで低減し得る。ロングパスにおいて、第１ラッチ群はトランスペアレント状態に保持されると共に、第２ラッチ群は第２位相クロック信号により駆動され得る。ショートパスにおいて、第１ラッチ群はトランスペアレント状態に保持されると共に、第２ラッチ群は、競合状態を防止するように選択されたパルス幅のショートデューティサイクルパルスを備える第２位相クロック信号により駆動され得る。第１動作モードは、ラッチタイミング回路を使用した集積回路の試験および立ち上げの間に使用され得る。もし、集積回路のタイミング遅延がクロック電力低減動作モードでの動作を許容するならば、集積回路は、１つ以上のロジックパスにおいてクロック電力低減モードで作動するようにプログラムされ得る。
【０００６】
一実施例において、第１ラッチ群は第１クロックドライバに結合され、且つ、第２ラッチ群は第２クロックドライバに結合される。一実施例において、各クロックドライバは、マスタークロック信号および少なくとも１つの制御信号を受け取るロジック回路の出力に応じて動作するバッファ回路を備える。
【０００７】
【発明の実施の形態】
本発明は、広くマルチモードラッチタイミング回路、および、少なくとも２つの異なる動作モードにおいて単一ラッチタイミング回路の使用を許容する方法を備える。図２〜図４は、本発明の一実施例に係るラッチタイミング回路を示すブロック図である。図５は、例示的動作モードを示すフローチャートである。ひとつの動作モード２９２は、第１および第２ラッチ群の２つの非重複ラッチ状態を有する伝統的な２相ラッチタイミング回路と同様である。別の動作モード２９４は、第１ラッチ群をトランスペアレント状態に保持することでクロック電力消費量を低減する。さらに、一実施例における第３動作モード２９６において、２相クロック信号は、伝統的な重複モードから、競合状態のデバッグに有用なアンダーラップモード（underlap mode）へと変更され得る。
【０００８】
図２を参照して、第１ラッチ群２０５（例えば、少なくとも１つの“Ｌ１”ラッチ）は、第２ラッチ群２５５（例えば、少なくとも１つの“Ｌ２”ラッチ）のデータパスの一部である。第１ラッチ群２０５は、ラッチ２０５のラッチ入力制御２０７に対して電圧を供給する第１ローカルクロックドライバ２１０（“ｐｈ１”または“Φ１”クロックドライバとしても知られる第１位相ドライバ）の出力に連結される。第２ラッチ群２５５は、該ラッチ２５５のラッチ入力制御２５７に対して電圧を供給する第２ローカルクロックドライバ２６０（“ｐｈ２”または“Φ２”クロックドライバとしても知られる第２位相ドライバ）の出力に連結される。
【０００９】
本発明のラッチタイミング回路は、ロジックユニットに対するデータの流れを制御する種々のロジックパスの設計であって、ロングパス（long path）、ショートパス（short path）およびその組合せであるロジックパスの設計に適用され得る。図２に示されるように、各ラッチは、ロングパスの一部として、すなわち、クロック周期の少なくとも半分のサイクル時間を有するロジックデータパスの一部として配置され得る。第２ラッチ群と第１ラッチ群との間には、ロジックユニット２８２が連結され得る。また、図３に示されるように、各ラッチは、ショートパスの一部、すなわち、クロック周期の半分よりも短いサイクル時間を有するロジックデータユニットに対するロジックデータパスの一部として配置され得る。第１ラッチ群と第２ラッチ群との間には、ロジックユニット２８６が連結され得る。さらに、図４に示されるように、各ラッチは、ロングパスおよびショートパスの一部として配置され得る。例えば、第２ラッチ群および第１ラッチ群の間には、第１ロジックユニット２８７が連結され得ると共に、第２ラッチ群および第１ラッチ群の間には、第２ロジックユニット２８９が連結され得る。
【００１０】
本発明によれば、各ローカルクロックドライバ２１０および２６０は、クロック入力２０２からマスタークロック信号（ＣＬＫ）を受け取る。一実施例において、ローカルクロックドライバ２１０および２６０は、少なくとも２種類の異なる動作モードを許容するように構成される。以下に、さらに詳細に記述されるように、１つの動作モードは伝統的な２相非重複ラッチタイミング回路であり、そのモードにおいて、第１クロックドライバはｐｈ１クロック信号を生成し、且つ、第２クロックドライバはｐｈ２クロック信号を生成する。さらに、一実施例において、一本以上のロジックパスのローカルクロックドライバ２１０は、第２動作モードにおいて、コールドクロックモード（cold clocking mode）に入る。このコールドクロック動作モードにおいて、Ｌ１ラッチはトランスペアレントであることから、第１クロックドライバ２１０がコールドクロック化されるという全てのロジックパスにおけるクロック電力消費量を低減する。
【００１１】
図２〜図４を再び参照すると、第１動作モードにおいて、第１クロックドライバ２１０は第１クロック位相（ｐｈ１）を有するクロック信号を生成すると共に、第２クロックドライバ２６０は第２クロック位相（ｐｈ２）を有するクロック信号を生成し、第１および第２クロック位相は非重複クロック位相として、すなわち、各クロックサイクルにおいて非重複シーケンスでＬ１ラッチ２０５およびＬ２ラッチ２５５を開閉するクロック位相として選択される。
【００１２】
図６は、非重複２相ラッチタイミング回路として動作する１５個のＦＯ４ステージ／サイクルロジックパス（FO4 stage/cycle logic path）に対するロングパスおよびショートパスの両方に関する第１動作モードにおける代表的な波形を示している。例示的な各ステージ３０５が示される。マスタークロック信号３１０は、第１クロックドライバ２１０および第２クロックドライバ２６０により受信される。図６に示されるように、第１動作モードの間において、第１クロックドライバ２１０はｐｈ１クロック信号３１８を生成し、且つ、第２クロックドライバはｐｈ２クロック信号３１５を生成する。一実施例において、ｐｈ１およびｐｈ２クロック信号は、Ｖｄｄを最大クロック電圧としてＶｄｄ／２の電圧で交差する相補的クロック位相を有する。
【００１３】
一方、第２動作モードにおいて、第１クロックドライバ２１０は、第１ラッチ群をトランスペアレント状態に維持するのに十分なバイアス電圧３１２を生成する。このコールドクロック動作モードにおいて、第２ラッチ群は、エッジによりクロック入力される単一群のラッチと同様の特性を有することから、クロック電力消費量が低減される。一実施例において、第１クロックドライバ２１０は、該第１クロックドライバ２１０の動作モードを変更するように制御信号（ＣＮＴＲＬ）を入力する少なくとも1つの制御入力ポート２０１を含む。さらに、一実施例において、第２クロックドライバ２６０は、第２動作モードにおいて該第２クロックドライバ２６０により生成されるクロックパルスの幅を調整するように制御信号（ＣＮＴＲＬ）を入力する少なくとも1つの制御入力ポート２０１を含む。
【００１４】
図７は、ロングパスに対する第２（コールドクロック）モードにおけるロングパスに対する代表的な波形を示している。第１クロックドライバ２１０は、その対応する第１ラッチ群をトランスペアレントとするのに十分なバイアス電圧３１２を生成する。ロングパスにおけるラッチに対して、第２クロックドライバ２５０は約５０％のデューティサイクルを有する伝統的なｐｈ２クロック信号を生成し続けても良い。
【００１５】
また、ショートパスにおける第１ラッチ群は、ｐｈ２クロック信号のパルス幅がファーストパスを回避するように減少されるならば、コールドクロック化され得る。図８は、第２動作モードにおけるショートパスに対する代表的な波形を示している。第２動作モードにおいて、第１クロックドライバ２１０は、その対応する各ラッチをトランスペアレントとするのに十分なバイアス電圧３１２を生成する。ただし、ショートパスに対して第２クロックドライバ２５０は、マスタークロックの適切な位相（例えば、マスタークロックの立ち下がりエッジ）でトリガされるパルス３３０であって、十分に減少された幅（例えば、クロック周期の約２０％）を有することでショートパスにおける競合状態を防止するパルス３３０を生成する。
【００１６】
一実施例において、第１動作モードでショートパスの場合、各クロックドライバはｐｈ１およびｐｈ２クロック信号を重ね合わせ、ｐｈ１およびｐｈ２のエッジはＶｄｄ／２で交差する。任意の瞬間における重複の度合いは、ローカルクロックスキューの量により決定される。スキューされたステージを用いることにより、わずかな永続的クロックアンダーラップが実施され得る。これにより、ファーストパスの競合状態の発生が低減される。ただし、かなりのローカルクロックスキューが存在するならば、ショートパスにおいて競合状態が無くなるのを保証するには不十分なこともある。第２動作モードにおいて、ｐｈ２クロック信号は、競合状態を防止するようにショートパルス幅を有するパルス３３０を備える。
【００１７】
第２（コールドクロック）動作モードは選択的であると共に、その第２動作モードは、ロジック回路が事前選択許容誤差内のタイミング遅延を有するように設計かつ作製されるか否かに依存し得ることは理解されるであろう。適切に設計されて製造されたマシンにおいては、タイミング遅延がロングパスにおけるコールドクロックを許容する。それは、１）ロングパスｐｈ１ラッチは、評価波（evaluate wave）が到達する前にトランスペアレントであるように設計され得ると共に、２）ロングパスｐｈ１ラッチは、（ロジックおよび配線を通る新たなマシン状態の伝搬に対応する）評価波が通過した後で閉じるべく設計され得るものであり、且つ、３）ロングパスは１/２サイクル以上であることから、第２ラッチ群のｐｈ２状態はｐｈ２ラッチが依然としてトランスペアレントである間はｐｈ２ロジックには戻り競合し得ない、からである。前述したように、第２ラッチ群におけるエッジトリガパルスのパルス幅が競合状態を防止するようにマスタークロック位相の適切な部分で且つ十分に短いパルス幅（アンダーラップ）でトリガされるならば、ショートパスにおいてコールドクロックが可能とされ得る。ただし、設計誤差または製造変動は、ロングパスおよび／またはショートパスにおけるコールドクロックの使用を妨げるタイミング誤差に繋がることもある。
【００１８】
従って、一実施例において、ロングパスおよびショートパスのロジック回路は、伝統的な２相非重複の第１動作モードで試験される。そのロジック回路は、コールドクロックモードにおいて再び試験される。一実施例において、そのロジック回路がコールドクロックモードにおいて適切に機能するならば、ローカルクロックドライバをプログラムしてコールドクロックモードに留まらせるべくプログラム可能素子が使用される。そのプログラム可能素子は、例えば、プログラム可能ヒューズとされ得る。
【００１９】
ほとんどのラッチは、ロングコーン（long cone）またはショートコーン（short cone）を有するように装置を構成することが可能である。この場合には、常にコールドクロックが使用され得る。クロック電力の５０％まで、または、マシン電力全体の２０％までが減少され得る。コールドクロックおよび非重複クロックの設計の使用は、ラッチがはめ込まれたパスに依存する。図９には、適用例が示される。Φ１およびΦ２ラッチの例示的シーケンスに対して、標準クロック１、コールドクロック２またはアンダーラップクロック３により動作するラッチを備えたファーストパスのケースが示される。ラッチは、単にそのロジックコーン（logic cone）がショートおよびロングパスであるために、ショートおよびロングパスの両方において存在し得る。
【００２０】
ロジック回路のタイミングマージンは、好ましくはコールドクロック化を促進するように選択されることが理解されるであろう。最適な性能および速度の設計に対して、ラッチは、好ましくはクロックエッジから離間された時間領域に配置される。この設計方法によれば、そのラッチがデータを通過させることが企図された時点と、該ラッチがデータを通過させるべき時点との間にタイミングマージンが残される。マージンのチェックは、好ましくはタイミング分析ツールにより実施される。典型的には、最小のマージンが最大の関心事である。タイミングツールによれば、ユーザは、好適に一定信号に対するマージン要件を特定し得る。マージン要件に対する違背は、タイミング誤差として報告されるものとする。タイミングマージンは、余分なものではない。それは、企図された設計と実際に生じるものとの間の緩衝材である。マージンの設計は、好ましくは設計が進展してもロジックラッチの位置変更がほとんど必要とされないものである。例えば、ＦＥＴおよび配線には、遅延を変化させる非欠陥製造偏差（non-defect manufacturing variations）が存在する。マージン設計によれば、複数のステージおよびラッチ境界にわたり、これらの偏差が自動的に相殺される。すなわち、適時に時間を削減すれば経路（パス）の何処ででもプロセス速度利得が許容され、経路全体が支援されるのである。
【００２１】
ロジックコーン幅およびＳＲＡＭアクセス時間は、マージン設計の理想に対する妥協策を必要とすることもある。ただし、その妥協策は入念に計画され得ると共に、残りの許容誤差はタイミングによりモニタされ得る。図１０に示されるように、非重複ローカルクロックドライバ（ＬＣＤ）により、ファーストパスの詰まり（padding）に対する電力および領域が減少され得る。ただし、このようなＬＣＤは、フリップフロップの設計をさらに不都合なものとする。それは、‘効率的’なフリップフロップの設計に対しては重複クロックが好適だからである。設計にフリップフロップが現れる場合、それらとラッチとの間のロジック遅延は、図１０のように割り当てられなければならない。フリップフロップは、時間領域において、クロック遷移の瞬間へと固定される。一実施例においては、タイミング設計マージンを維持するように、フリップフロップとラッチとの間に名目的に３／４サイクルのロジックが存在する。
【００２２】
図６〜図８は、クロック電力を低減するようにコールドクロックおよびアンダーラップを用いる方法を示しているが、これらの技術は他の目的にも適合され得る。一実施例において、第１および第２クロックドライバは、両方とも両クロックドライバに対するアンダーラップ信号に応じてアンダーラップパルスを生成するように構成される。第１クロックドライバは、例えば、クロック信号の立ち上がりエッジに応じてパルスを生成し得る一方、第２クロックドライバは、立ち下がりクロック信号に応じてパルスを生成し得る。アンダーラップ化は、例えば、その他の場合には競合状態に帰着するであろう設計または製造の誤差を補償するように使用され得る。この第３動作モードは、例えば、競合状態をデバッグするのに有用である。
【００２３】
さらに、一定の用途においては、試験の間において第１および第２クロックドライバの両方をコールドクロック化する機能を備えるのが望ましい。従って、一実施例においては、第１および第２クロックドライバの両方がそれらの夫々のラッチをトランスペアレントとするのに十分なバイアス電圧を生成するという動作モードを有する。
【００２４】
第１および第２クロックドライバは、バッファへの入力を制御するロジック回路を用いて実施され得る。一実施例において、第１クロックドライバは、バッファ回路（例えば、単一のインバータまたは一連のインバータ）の入力に連結されたロジック回路を備える。一実施例において、ロジック回路は、コールドクロック信号（ＣＯＬＤ）が高レベル（Ｈ：High）ならばバッファの入力はバッファの出力を高レベルに駆動するバイアス電圧であり、且つ、コールドクロック信号が低レベル（Ｌ：low）ならばバッファの入力は適切な位相遅延を有する時間変化クロック信号であるように構成される。
【００２５】
他の実施例において、ロジック回路は、パルス生成モードにおいてマスタークロックに関して短いパルス幅を有するようにクロックトリガされたパルスをバッファの入力が受け取るように構成されたパルス生成器を含む。
【００２６】
図１１〜図１３は、第１クロックドライバに対する代表的なコールドクロック回路を示している。図１１に示されるように、一実施例においては、マスタークロック信号（ＣＬＫ）である第１入力とＣＯＬＤ信号である第２信号とを有するＮＯＲゲートの出力に対してインバータが結合される。図１２に示されるように、図１１の回路の論理的等価回路はＯＲゲートである。結果として、上記回路の出力は、ＣＯＬＤ信号が高レベルならばロジックハイ（高レベル）の信号である。もしＣＯＬＤ信号が低レベルならば、上記回路の出力はクロック信号である。図１３は、トランジスタレベルの実施方式を示している。
【００２７】
一実施例において、第２クロックドライバは、試験の間においてコールドクロック化され得る。図１４に示されるように、一実施例において、ＮＡＮＤゲートがバッファを駆動する。ＮＡＮＤゲートの１つの入力は、クロック信号である。また、ＮＡＮＤゲートの他の入力は、ＣＯＬＤ信号の相補（complement）である。この回路の論理的等価回路は、図１５に示される。図１６は、トランジスタレベルの実施方式を示している。もし、ＣＯＬＤ信号がロジックハイならば、その回路の出力は高レベルである。もし、ＣＯＬＤ信号が低レベルならば、上記出力はクロック信号の相補である。
【００２８】
図１７〜図２１は、伝統的なモードすなわちアンダーラップクロックモード、および、コールドクロックモードを有する第１クロックドライバの実施例を示している。図１７に示されるように、ＮＡＮＤゲートの出力は、インバータに結合される。ＮＡＮＤゲートに対する一方の入力はＯＲゲートであり、ＯＲゲートは一方の入力としてのＣＯＬＤ信号と他の入力としてのクロック信号とを有する。ＮＡＮＤゲートに対する他方の入力は第２ＮＡＮＤゲートであり、第２ＮＡＮＤゲートは一方の入力としてのクロック信号と他方の入力としてのアンダーラップ制御信号（ＵＮＬＰ２）を有する。図１８は、図１７の回路の論理的等価回路を示している。アンダーラップ制御信号がゼロの値を有するときに第２ＮＡＮＤゲートは１の出力を有することから、その回路は、第１入力としてクロック信号を有するＯＲゲートであって第２入力としてコールド信号を有するＯＲゲートに等しい。従って、もし、アンダーラップ制御信号が低レベルであり且つコールド信号が低レベルであれば、出力はクロック信号である。ただし、もし、アンダーラップ信号が低レベルであり且つコールド信号が高レベルならば、出力は依然として高レベルのままである。図１９はアンダーラップ信号が高レベルのときの等価ロジック回路を示し、また、図２０はアンダーラップ信号が高レベルであり且つコールド信号が低レベルに対する等価回路を示している。この場合。その回路は、パルスの立ち上がりエッジでパルスを生成するパルス生成器として機能する。図２１は、トランジスタレベルの実施方式を示す回路図である。
【００２９】
図２２は、クロック、コールドおよびアンダーラップ制御信号（ＵＮＬＰ−ｎ）を有する第２パルス生成器に対するロジック回路を示している。図２３は、パルスモードにおける論理的等価回路を示している。
【００３０】
図２４および図２５は、種々のクロック禁止信号である制御信号ｌｅ１、ｃｅ１およびｒｅを受け取るように配置された付加的制御ゲートを備えた第１および第２クロックドライバのさらなる実施例を示している。全ての‘ｕｎｌｐ’信号が非アクティブであるとき、ｐｈ１およびｐｈ２は通常形式で重なり合う。‘ｕｎｌｐ’がアクティブのとき、所定クロックドライバは、その位相の開始時に起動するパルス生成器となる。既存のイネーブルロジックチェーン（enable logic chain）の本来的な遅延により、パルス幅は約３つのＦＯ４に設定される。このパルス幅は狭幅であると共に、トランスペアレントラッチ式の設計はサイクルスチーリング（cycle stealing）を許容することから、非重複モードの間に全てのデータが確実に利用され得るべくクロック速度は半分の速度まで低速化されなければならない。
【００３１】
第１および第２ラッチ群は、スキャンチェーンビットを備えたラッチなどの種々の異なるラッチの設計から構成され得ることは理解されるであろう。図２６は、代表的なラッチおよびそのスキャンビットの回路結線図１４００を示している。図２７は、代表的な第２ラッチ群の設計１５００を示している。
【００３２】
本発明の特定の実施例および用途が図示されて記述されたが、本発明は、本明細書中に開示された通りの構造および構成要素に限定されるものではなく、また、添付の各請求項で定義された発明の精神および範囲から逸脱することなく、本明細書中に開示された本発明の方法および装置の配置、作用および詳細において当業者にとって自明な様々な改造、変更および変形がなされ得ることは理解されるべきである。
【００３３】
（付  記）
（付記１）  全てのクロックサイクルに対するクロックパルスを備えたマスタークロック信号を有する集積回路のロジック回路用マルチモードラッチタイミング回路であって、
ロジックパスの第１部分におけるデータの流れを制御すると共に、第１ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第１タイミングラッチ群と、
前記ロジックパスの第２部分におけるデータの流れを制御すると共に、第２ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第２タイミングラッチ群と、
前記マスタークロック信号を受信し且つ前記第１ラッチ制御入力に結合された第１出力信号を出力し、第１動作モードにおいては前記マスタークロック信号に関して第１クロック位相を有する第１クロック信号を生成すると共に、第２動作モードにおいては前記第１ラッチ群をトランスペアレントとするのに十分なバイアス電圧を生成するように構成された第１ドライバと、
前記マスタークロック信号を受信し且つ前記第２ラッチ制御入力に結合された第２出力信号を出力し、前記第１および第２動作モードにおいて前記マスタークロック信号に関して第２クロック位相を有する第２クロック信号を生成するように構成された第２ドライバとを備え、
前記第１モードにおける前記第１および第２クロック信号の位相は、前記第１および第２ラッチ群が前記クロックサイクルの異なる部分でトランスペアレントであるように選択されることを特徴とするマルチモードラッチタイミング回路。
【００３４】
（付記２）  付記１に記載のマルチモードラッチタイミング回路において、前記ロジックパスは、前記第１および第２ラッチ群の間において該ロジックパスに配設されたロジックユニットを備えるロングパスであることを特徴とするマルチモードラッチタイミング回路。
【００３５】
（付記３）  付記１に記載のマルチモードラッチタイミング回路において、前記ロジックパスは、前記第２および第１ラッチ群の間において該ロジックパスに配設されたロジックユニットを備えるロングパスであることを特徴とするマルチモードラッチタイミング回路。
【００３６】
（付記４）  付記１に記載のマルチモードラッチタイミング回路において、前記ロジックパスは、前記第１および第２ラッチ群の間において該ロジックパスに第１ロジックユニットが配設されると共に、前記第２および第１ラッチ群の間において該ロジックパスに第２ロジックユニットが配設されるロングパスであることを特徴とするマルチモードラッチタイミング回路。
【００３７】
（付記５）  付記１に記載のマルチモードラッチタイミング回路において、前記ロジックパスはショートパスであり、且つ、
前記第２動作モードにおける前記第２出力信号は、前記マスタークロックのパルス幅より短いクロックパルス幅のアンダーラップクロックパルスを有することを特徴とするマルチモードラッチタイミング回路。
【００３８】
（付記６）  付記５に記載のマルチモードラッチタイミング回路において、前記アンダーラップクロックパルスは、前記第２動作モードにおける競合状態を防止するように選択されることを特徴とするマルチモードラッチタイミング回路。
【００３９】
（付記７）  付記１に記載のマルチモードラッチタイミング回路において、前記第１ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信した信号に応じて出力を生成するバッファと、
前記マスタークロック信号を受け取るクロック入力と、
前記クロック入力および前記バッファ入力に結合され、前記第１モードにおいては前記クロック入力を前記バッファ入力に結合すると共に、前記第２モードにおいては前記バッファ入力に対して一定バイアスを印加するロジック回路と、を備えることを特徴とするマルチモードラッチタイミング回路。
【００４０】
（付記８）  付記１に記載のマルチモードラッチタイミング回路において、前記第２ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信した信号に応じて出力を生成するバッファと、
前記マスタークロック信号を受け取るクロック入力と、
前記クロック入力に結合され、前記クロック信号より短いパルス幅のパルスを生成するパルス生成器を有し、前記バッファ入力に対して前記第１モードにおいては第２位相のクロックパルスを結合すると共に前記第２モードにおいては前記マスタークロックよりも短いパルス幅のアンダーラップパルスを結合するロジック回路と、を備えることを特徴とするマルチモードラッチタイミング回路。
【００４１】
（付記９）  付記１に記載のマルチモードラッチタイミング回路において、前記第２ドライバは、アンダーラップ制御信号に応じて前記第２モードにおいて短いパルス幅を有するクロック信号を生成するように構成されることを特徴とするマルチモードラッチタイミング回路。
【００４２】
（付記１０）  付記１に記載のマルチモードラッチタイミング回路において、前記第１ドライバは、コールドクロック制御信号に応じて前記第２モードに入ることを特徴とするマルチモードラッチタイミング回路。
【００４３】
（付記１１）  付記１に記載のマルチモードラッチタイミング回路において、前記第１モードは試験モードであり、且つ、前記第２モードはパルスラッチモードであることを特徴とするマルチモードラッチタイミング回路。
【００４４】
（付記１２）  付記１に記載のマルチモードラッチタイミング回路において、前記第１モードは２相トランスペアレントラッチモードであり、且つ、前記第２モードはパルスラッチモードであることを特徴とするマルチモードラッチタイミング回路。
【００４５】
（付記１３）  全てのクロック周期に対するクロックパルスを備えたマスタークロック信号を有する集積回路のロジック回路用マルチモードラッチタイミング回路であって、
ロジックパスに入るデータの流れを制御する第１ラッチ手段と、
前記ロジックパスを去るデータの流れを制御する第２ラッチ手段と、
前記第１ラッチ手段の第１ラッチ制御入力に結合され、第１動作モードにおいては前記マスタークロック信号に関して第１クロック位相を有する第１クロック信号を生成すると共に、第２動作モードにおいてはトランスペアレントとするのに十分なバイアス電圧を生成する第１ドライバ手段と、
前記第２ラッチ手段の第２ラッチ制御入力に結合され、前記第１および第２動作モードにおいて前記マスタークロック信号に関して第２クロック位相を有する第２クロック信号を生成する第２ドライバ手段と、を備え、
前記第１モードにおける前記第１および第２クロック信号の位相は、前記第１および第２ラッチ群が前記クロックサイクルの異なる部分でトランスペアレントであるように選択されることを特徴とするマルチモードラッチタイミング回路。
【００４６】
（付記１４）  付記１３に記載のマルチモードラッチタイミング回路において、さらに、競合状態を十分に防止するように前記第２動作モードにおいて前記第２クロック信号の各パルスの幅を減少する手段を備えることを特徴とするマルチモードラッチタイミング回路。
【００４７】
（付記１５）  付記１３に記載のマルチモードラッチタイミング回路において、前記第１および第２ラッチ手段はロングパスを規定することを特徴とするマルチモードラッチタイミング回路。
【００４８】
（付記１６）  付記１４に記載のマルチモードラッチタイミング回路において、前記第１および第２ラッチ手段はショートパスを規定することを特徴とするマルチモードラッチタイミング回路。
【００４９】
（付記１７）  全てのクロックサイクルに対して約５０％のデューティサイクルを有するクロックパルスを備えるマスタークロック信号により調整されるロジック回路であって、
データの流れを制御し、第１ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第１タイミングラッチ群と、
前記流れを制御し、第２ラッチ制御入力に印加される電圧に応じてトランスペアレントとなる第２タイミングラッチ群と、
前記マスタークロック信号を受信し且つ前記第１ラッチ制御入力に結合された第１出力信号を出力し、第１動作モードにおいては前記マスタークロック信号に関して第１クロック位相を有する第１クロック信号を生成すると共に、第２動作モードにおいては前記第１ラッチ群をトランスペアレントとするのに十分なバイアス電圧を生成するように構成された第１ドライバと、
前記マスタークロック信号を受信し且つ前記第２ラッチ制御入力に結合された第２出力信号を出力し、前記第１動作モードにおいては前記マスタークロック信号に関して第２クロック位相を有する第２クロック信号を生成し、該第２クロック信号は前記第２動作モードにおいては減少されたクロックパルス幅を有する第２ドライバと、
前記第１および第２ラッチ群の間に結合され、完全な１つのクロックサイクルを必要とするロングパスであるロジックパスを規定するロジックユニットと、
前記第１および第２ラッチ群の間で半クロックサイクルを必要とするショートパスであるロジックパスを規定するロジック結合と、を備え、
前記第１モードにおいて前記第１および第２クロック信号の各位相は前記第１および第２ラッチ群が前記クロックサイクルの異なる部分でトランスペアレントであるように選択され、且つ、前記第２クロックモードのパルス幅は該第２モードに対して競合状態を防止するように選択されることを特徴とするロジック回路。
【００５０】
（付記１８）  付記１７に記載のロジック回路において、前記第１ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信した信号に応じて出力を生成するバッファと、
マスタークロック信号を受け取るクロック入力と、
前記クロック入力および前記バッファ入力に結合され、前記第１モードにおいては前記クロック入力を前記バッファ入力に結合すると共に、前記第２モードにおいては前記バッファ入力に対して一定バイアスを印加する論理回路と、を備えることを特徴とするロジック回路。
【００５１】
（付記１９）  付記１７に記載のロジック回路において、前記第２ドライバは、
バッファ入力を有すると共に、該バッファ入力で受信した信号に応じて出力を生成するバッファと、
前記マスタークロック信号を受け取るクロック入力と、
前記クロック入力に結合され、前記クロック信号より短いパルス幅のパルスを生成するパルス生成器を有し、前記バッファ入力に対して前記第１モードにおいては第２位相のクロックパルスを結合すると共に、前記第２モードにおいては前記マスタークロックよりも短いパルス幅のアンダーラップパルスを結合する論理回路と、を備えることを特徴とするロジック回路。
【００５２】
（付記２０）  付記１９に記載のロジック回路において、前記第２ドライバは、アンダーラップ制御信号に応じて前記第２モードにおいて短いパルス幅を有するクロック信号を生成するように構成されることを特徴とするロジック回路。
【００５３】
（付記２１）  付記１７に記載のロジック回路において、前記第１ドライバは、コールドクロック制御信号に応じて前記第２モードに入ることを特徴とするロジック回路。
【００５４】
（付記２２）  付記１７に記載のロジック回路において、前記第１モードは試験モードであり、且つ、前記第２モードはパルスラッチモードであることを特徴とするロジック回路。
【００５５】
（付記２３）  付記１７に記載のロジック回路において、前記第１モードは２相トランスペアレントラッチモードであり、且つ、前記第２モードはパルスラッチモードであることを特徴とするロジック回路。
【００５６】
（付記２４）  集積回路のロジックパスにおける第１および第２ラッチ群を有するロジック回路を動作させる方法であって、
２相トランスペアレントラッチモードにおいては、第１位相を有する第１クロック信号により前記第１ラッチ群を駆動し且つ第２位相を有する第２クロック信号により前記第２ラッチ群を駆動し、前記第１および第２位相は前記第１および第２ラッチ群が重複しないように選択され、
単一位相パルスラッチモードにおいては、前記第１ラッチ群をトランスペアレントとし、且つ、前記第２群のラッチを前記第２クロック信号により駆動することを特徴とするロジック回路を動作させる方法。
【００５７】
（付記２５）  付記２４に記載のロジック回路を動作させる方法において、さらに、
前記単一位相ラッチモードにおいて、前記第２クロック信号の各パルスのパルス幅を減少することにより、少なくとも1つのショートパスにおける競合状態を防止することを特徴とするロジック回路を動作させる方法。
【００５８】
（付記２６）  付記２４に記載のロジック回路を動作させる方法において、さらに、
試験モードにおいて、前記２相トランスペアレントラッチモードにおける前記ロジック回路の動作を評価することを特徴とするロジック回路を動作させる方法。
【００５９】
（付記２７）  付記２４に記載のロジック回路を動作させる方法において、さらに、
試験モードにおいて、前記２相トランスペアレントラッチモードにおける前記ロジック回路の動作を評価し、
通常動作モードにおいて、前記単一位相ラッチモードで動作するように前記ロジック回路をプログラムすることを特徴とするロジック回路を動作させる方法。
【００６０】
（付記２８）  付記２４に記載のロジック回路を動作させる方法において、さらに、
試験モードにおいて、前記２相トランスペアレントラッチモードにおける前記ロジック回路の動作を評価し、
通常動作モードにおいて、前記単一位相ラッチモードで動作するように前記ロジック回路をプログラムすることを特徴とするロジック回路を動作させる方法。
【００６１】
（付記２９）  付記２４に記載のロジック回路を動作させる方法において、さらに、
試験モードにおいて、前記２相トランスペアレントラッチモードおよび前記単一位相ラッチモードにおける前記ロジック回路の動作を評価し、
前記単一位相ラッチモードにおいて、十分に動作している前記ロジック回路に応じて通常動作モードにおいては前記単一位相ラッチモードで動作するように前記ロジック回路をプログラムし、
前記単一位相ラッチモードにおいて、不十分に動作している前記ロジック回路に応じて通常動作モードにおいては前記２相トランスペアレントラッチモードで動作するように前記ロジック回路をプログラムすることを特徴とするロジック回路を動作させる方法。
【００６２】
（付記３０）  付記２９に記載のロジック回路を動作させる方法において、さらに、
ショートパスにおける競合状態を防止するように前記単一位相ラッチモードにおけるパルス幅を選択することを特徴とするロジック回路を動作させる方法。
【００６３】
（付記３１）  集積回路のロジックパスにおける第１および第２ラッチ群を有するロジック回路により必要とされるクロック電力を低減する方法であって、
前記ロジックパスの２相非重複ラッチ動作を必要とする試験モードにおいて、第１位相を有する第１クロック信号により前記第１ラッチ群を駆動し、且つ、第２位相を有する第２クロック信号により前記第２ラッチ群を駆動し、
前記第２ラッチ群のみの循環を必要とする動作モードにおいて、前記第１ラッチ群をトランスペアレントとするように選択されたバイアス電圧により前記第１ラッチ群を駆動し、且つ、前記第２クロック信号により前記第２ラッチ群を駆動することを特徴とするクロック電力を低減する方法。
【００６４】
（付記３２）  付記３０に記載の方法において、さらに、
前記動作モードにおいて、前記第２クロック信号のクロックパルス幅を減少してショートパスにおける競合状態を防止することを特徴とする方法。
【図面の簡単な説明】
【図１】従来の２相ラッチタイミング回路のブロック図である。
【図２】本発明に係るラッチタイミング回路のブロック図である。
【図３】本発明に係るラッチタイミング回路のブロック図である。
【図４】本発明に係るラッチタイミング回路のブロック図である。
【図５】図２〜図４の回路に対する異なる動作モードを示すフローチャートである。
【図６】第１動作モードにおける第１および第２クロックドライバの例示的信号を示す図である。
【図７】コールドクロック動作モードに対するロングパスにおける第１および第２クロックドライバの例示的信号を示す図である。
【図８】コールドクロック動作モードに対するショートパスにおける第１および第２クロックドライバの例示的信号を示す図である。
【図９】ファーストパスの場合に対するラッチパスを示す図である。
【図１０】フリップフロップを用いたロジックパスの設計の一実施例を示す図である。
【図１１】第１クロックドライバの一実施例の回路図である。
【図１２】第１クロックドライバの一実施例の回路図である。
【図１３】第１クロックドライバの一実施例の回路図である。
【図１４】第２クロックドライバの一実施例の回路図である。
【図１５】第２クロックドライバの一実施例の回路図である。
【図１６】第２クロックドライバの一実施例の回路図である。
【図１７】第１クロックドライバの第２実施例の回路図である。
【図１８】第１クロックドライバの第２実施例の回路図である。
【図１９】第１クロックドライバの第２実施例の回路図である。
【図２０】第１クロックドライバの第２実施例の回路図である。
【図２１】第１クロックドライバの第２実施例の回路図である。
【図２２】第２クロックドライバの第２実施例の回路図である。
【図２３】第２クロックドライバの第２実施例の回路図である。
【図２４】第１および第２クロックドライバの幾つかの実施例の詳細回路図である。
【図２５】第１および第２クロックドライバの幾つかの実施例の詳細回路図である。
【図２６】図２〜図４のラッチタイミング回路と共に用いられる例示的ラッチの回路図である。
【図２７】図２〜図４のラッチタイミング回路と共に用いられる例示的ラッチの回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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