(57)【特許請求の範囲】
【請求項１】
ゲート誘電体（２）を備えられている半導体基板（１）上に電極層（３）を施し、
前記電極層（３）上に、ＳｉＯ2からなる補助層（４）をＴＥＯＳ法で形成し、
前記補助層（４）にエッチングにより段を形成し、その際エッチング時間を調整することで段の高さを調整し、かつ前記電極層（３）の表面は段状にパターン化された前記補助層（４）により覆われたままとし、
前記段の側面に前記電極層（３）の材料からなるスペーサ（７）を形成し、
段状にパターン化された前記補助層（４）から、エッチングマスクとして前記スペーサ（７）を使用した異方性エッチングによりハードマスク（８）を形成し、
エッチングマスクとして前記ハードマスク（８）使用した、前記電極層（３）の異方性エッチングによりゲート電極（９）を形成し、
前記補助層（４）、前記スペーサ（７）、前記ゲート誘電体（２）及び前記電極層（３）を２つの層材料だけを使用して形成する
ことを特徴とするＭＯＳパターン用ゲート電極の製造方法。
【請求項２】
段状にパターン化された前記補助層（４）を全面的に覆う層（６）を形成し、異方性エッチングにより前記層（６）の水平な部分を除去し、前記補助層（４）の段の側面に前記スペーサ（７）を形成することを特徴とする請求項１記載の方法。
【請求項３】
前記補助層（４）及び前記ゲート誘電体（２）をＳｉＯ2から、また前記電極層（３）及び前記スペーサ（７）をポリシリコンから形成することを特徴とする請求項１又は２記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳパターン用ゲート電極の製造方法に関する。
【０００２】
【従来の技術】
短かいチャネル長を有するＭＯＳパターン、特に短チャネルＭＯＳＦＥＴは迅速なスイッチングにとって必要である。短チャネルＭＯＳＦＥＴはゲートの長さが短い。低い動作電圧の場合短チャネルＭＯＳトランジスタで短いゲート遅延時間が得られる。
【０００３】
ゲート電極は通常フォトリソグラフィにより形成されるマスクの補助で導電層のパターン化により形成される。短チャネルＭＯＳトランジスタに必要とされるような１００ｎｍ以下の寸法を有するゲート電極は光学リソグラフィの使用ではもはやパターン化することはできない。現在のところこれらのパターンの大きさには例えば電子線リソグラフィを使用する必要がある。
【０００４】
米国特許第４３５８３４０号明細書にはＭＯＳパターン用のゲート電極の製造にシリコン基板上にまずＳｉＯ2 からなる段のあるパターンを形成することが提案されている。シリコン基板の表面はＳｉＯ2 で完全に覆われている。段パターンの側面にポリシリコン層の同形析出及びポリシリコン層の異方性エッチングによりスペーサが形成される。スペーサは最終的に段パターンをスペーサの外側で除去するためにエッチングマスクとして使用される。このスペーサはドープされ、ゲート電極として使用される。ゲート電極の寸法は段の底部のスペーサの幅に依存し、使用されるリソグラフィの最小に形成可能のパターンの大きさには左右されない。この方法では、特にサブ１００ｎｍの短チャネルトランジスタには不可欠であるようなゲート酸化物の厚さが数ナノメータに過ぎない場合に、ゲート酸化物を貫通エッチングする危険性が生じる。
【０００５】
使用されるリソグラフィの解像限度以下のパターンの大きさを有するゲート電極のもう１つの製造方法はジョンソン（Ｃ．Ｊｏｈｎｓｏｎ）その他による「ＩＢＭ技術論文集（Ｔｅｃｈｎｉｃａｌ  Ｄｉｓｃｌｏｓｕｒｅ  Ｂｕｌｌｅｔｉｎ）」第２６巻、第９号、１９８４年、第４５８７〜４５８９頁から公知である。その際ゲート酸化物、ポリシリコン層及び二酸化ケイ素層を備えられている基板上にフォトレジストからほぼ垂直な側面を有するパターンが形成される。この側面に同形析出及びそれに引続いてのＳｉ3 Ｎ4 又はＳｉＯ2 からなる層の異方性エッチングによりスペーサが形成される。このスペーサはポリシリコン層をパターン化することによりゲート電極を形成するためのエッチングマスクとして使用される。スペーサを形成する際のフォトレジストパターンの不鮮明化を回避するためフォトレジストはＵＶ照射により硬化される。ゲート電極のパターン化の後スペーサは除去される。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、ＭＯＳパターン用ゲート電極中に使用されるリソグラフィの解像限度よりも寸法の小さいパターンを形成することのできる別のＭＯＳパターン用ゲート電極の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
この課題は本発明の請求項１に記載の方法により解決される。
【０００８】
本発明方法においてはゲート電極は電極層のパターン化により形成される。ゲート電極の横方向の寸法はゲート電極と同じ材料から形成されるスペーサにより決められる。エッチングマスクとしてスペーサを使用してハードマスクを形成し、このマスクをゲート電極をパターン化するために使用する。ゲート電極のパターン化の際同じ材料からなるスペーサは同時に除去される。従ってスペーサを除くための別個の工程は行われない。それにも拘らずほぼ垂直な側面を有するゲート電極が形成される。
【０００９】
本発明方法ではレジストマスクは必要ではないので、ゲートのパターン化の際に極めて薄いゲート誘電体が貫通エッチングされることは回避される。
【００１０】
スペーサは段の側面に同形のエッジ被覆を有する層の析出及びこれに引続いての層の異方性エッチングにより形成される。段は電極層の表面を覆う補助層内に形成される。
【００１１】
この補助層は一貫して同じ材料から形成される。段の高さは段を形成する際のエッチング時間により調整される。このことはハードマスクの形成の際にエッチング処理のみを必要とするため有利である。ＴＥＯＳ−ＳｉＯ2 からなる補助層及びポリシリコンからなる電極層及びスペーサを形成すると有利である。これらの材料は良好な選択度を有する標準プロセスで互いにエッチング可能である。
【００１２】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００１３】
基板１、例えば単結晶シリコンウェハ又はＳＯＩ基板の上にゲート誘電体２を施す。ゲート誘電体２を例えばＳｉＯ2 からの熱酸化により例えば３〜４ｎｍの層厚に形成する（図１参照）。
【００１４】
ゲート誘電体２の上に電極層３を施す。電極層３は例えばドープされたポリシリコンからなり、例えば１００ｎｍの厚さを有する。電極層３は例えば１０21ｃｍ-3の範囲のドーパント濃度でドープされている。
【００１５】
電極層３の上に補助層４を例えば２００ｎｍの層厚に施す。補助層４は例えばＴＥＯＳ（テトラエチルオルトシリケート）法でＳｉＯ2 から形成される。
【００１６】
補助層４の表面上に後に形成すべきゲート電極の側面の位置を決定するフォトレジストマスク５を形成する。
【００１７】
次に例えばＣＨＦ3−ＲＩＥ（反応性イオンエッチング）での異方性エッチン グにより補助層４内にほぼ垂直な側面を有する段を形成する（図２参照）。この段は例えば１５０ｎｍの高さを有する。従って電極層３の表面は段状にパターン化された補助層４により覆われている。
【００１８】
段の高さはエッチング時間により制御される。引続きフォトレジストマスク５を除去する。
【００１９】
ほぼ同形なエッジ被覆を有する層６を全面的に析出する（図３参照）。この層６は例えばポリシリコンから例えば１００ｎｍの層厚に析出される。
【００２０】
例えばＨＢｒ−ＲＩＥでの異方性エッチングにより層６の水平な部分を除去し、段状にパターン化された補助層４の側面にスペーサ７が残留する（図４参照）。スペーサ７は平面図では閉じた曲線をなしている。この形がゲート電極にとって望ましいものでない場合、スペーサ７はレジストマスクにより湿式化学的にパターン化可能である（図示せず）。スペーサ７の湾曲は段状にパターン化された補助層の側面が高くなるようにその上方部分に制限することができる。
【００２１】
引続きスペーサ７をエッチングマスクとして使用して補助層４をパターン化する。その際補助層４からハードマスク８が形成される（図５参照）。補助層４が一貫して例えば析出されたＳｉＯ2 （ＴＥＯＳ）からなる場合、そのパターン化は例えば異方性のＣＨＦ3 及びＣＦ4 エッチング処理により行われる。この処理はポリシリコンに関して良好な選択度を有するので、補助層４のエッチングの際にスペーサ７の一方の側面上でさしあたり電極層３の露出表面が僅かにエッチングされるだけである。
【００２２】
最後に電極層３を例えばＨＢｒでの異方性エッチングによりパターン化する。その際ゲート電極９が形成される。同時にこのエッチング処理でゲート電極９と同じ材料からなるスペーサ７が除去される（図６参照）。
【図面の簡単な説明】
【図１】ゲート誘電体、電極層、補助層及びフォトレジストマスクを有する半導体基板の断面図。
【図２】補助層内に段を形成した後の半導体基板の断面図。
【図３】同形のエッジ被覆を有する層の析出後の半導体基板の断面図。
【図４】スペーサを形成後の半導体基板の断面図。
【図５】ハードマスクを形成後の半導体基板の断面図。
【図６】電極層のパターン化によりゲート電極を形成後の半導体基板の断面図。
【符号の説明】
１  基板
２  ゲート誘電体
３  電極層
４  補助層
５  フォトレジストマスク
６  均一な縁被覆を有する層
７  スペーサ
８  ハードマスク
９  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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