(57)【特許請求の範囲】
【請求項１】
それぞれ独自の通信ボーレートを有し自由な順番で配置された複数のパスを受信し該複数のパスに対応するデータを該複数のパスのパス番号に一致する端末出力データ位置において端末側に出力する装置であって、
各タイムスロットの位置を示す信号により選択されたパスのボーレートが０か否かに基づいて、対応パスが有効パスである場合に該対応パスの先頭を示す有効パス先頭指示信号をパス毎に生成するタイミング生成部と、
複数の通信回線のエラー信号に基づいて該有効パス先頭指示信号が示すタイミングを用いて各パス毎に該複数の通信回線の１つを選択する系選択部と、
該複数のパスに共通であり該対応パスの実データを格納する通信回線側の格納部
を含み、該複数の通信回線の１つにエラーが発生した場合には各パス毎に該複数の通信回線の他の１つに切り替えを行うことを特徴とする装置。
【請求項２】
前記タイミング生成部はアクティブなパスの期間を示すアクティブタイムスロット信号を更に生成し、前記系選択部はインアクティブなパスをマスクすることを特徴とする請求項１記載の装置。
【請求項３】
前記系選択部は、系切り替えを検出してデータをマスクすることを特徴とする請求項１記載の装置。
【請求項４】
前記タイミング生成部は、
各タイムスロットの位置を示すタイムスロットアドレス信号と各タイムスロットの先頭を示すタイムスロットタイミング信号を生成する回線タイムスロットカウンタ部と、
該タイムスロットアドレス信号により選択されたパスのボーレートが０か否かに基づいて、該タイムスロットタイミング信号に同期して各有効なパスの先頭を示すパスタイミング信号を生成し、該パスタイミング信号と該タイムスロットアドレスをデコードした信号に基づいて、各パス毎に有効なパスの先頭を示す該有効パス先頭指示信号を生成するパスタイミング信号生成部を含むことを特徴とする請求項１記載の装置。
【請求項５】
前記タイミング生成部は、
各タイムスロットの位置を示すタイムスロットアドレス信号と各タイムスロットの先頭を示すタイムスロットタイミング信号を生成する回線タイムスロットカウンタ部と、
該タイムスロットタイミング信号に同期して、該タイムスロットアドレス信号により選択されたアクティブ信号が１の場合に対応するパスのボーレートをロードし、該アクティブ信号が０の場合に１タイムスロット毎にカウント値をカウントダウンし、該カウント値が０か否かによって前記アクティブタイムスロット信号を生成するアクティブタイムスロット信号生成部を含むことを特徴とする請求項２記載の装置。
【請求項６】
それぞれ独自の通信ボーレートを有し自由な順番で配置された複数のパスを受信し該複数のパスに対応するデータを該複数のパスのパス番号に一致する端末出力データ位置において端末側に出力する装置であって、
各タイムスロットの位置を示す信号により選択されたパスのボーレートが０か否かに基づいて各有効なパスの先頭を示すパスタイミング信号に基づいて各有効なパスのタイムスロット期間を示す有効タイムスロット信号を生成し、該有効タイムスロット信号とテスト系列を挿入するパスを示すテストパス指定信号とに基づいて、該テスト系列を挿入するパスの期間を示すテストパス期間信号を生成するテスト制御部と、
該複数のパスに共通であり各有効なパスの実データを格納する通信回線側の格納部と、
該テストパス期間信号に基づいて特定のパスに対して該テスト系列を挿入する挿入部
を含むことを特徴とする装置。
【請求項７】
前記挿入部は、前記テストパス期間信号に基づいて特定のパスに対してエラーチェックを行うことを特徴とする請求項６記載の装置。
【請求項８】
前記テスト制御部は、
各タイムスロットの位置を示すタイムスロットアドレス信号と各タイムスロットの先頭を示すタイムスロットタイミング信号を生成する回線タイムスロットカウンタ部と、
該タイムスロットアドレス信号により選択されたパスのボーレートが０か否かに基づいて、該タイムスロットタイミング信号に同期して各有効なパスの先頭を示す前記パスタイミング信号を生成するパスタイミング信号生成部と、
該タイムスロットタイミング信号に同期して、該タイムスロットアドレス信号により選択されたボーレートが０以外の場合に該ボーレートをロードし、該ボーレートが０の場合に１タイムスロット毎にカウント値をカウントダウンし、該カウント値が０か否かによって前記有効タイムスロット信号を生成する有効タイムスロット信号生成部と、
該タイムスロットアドレス信号と前記テストパス指定信号とが一致したときに真になる信号を該パスタイミング信号でラッチし、該ラッチされた信号と該有効タイムスロット信号との論理積をとることで前記テストパス期間信号を生成するテスト挿入／チェック信号生成部を含むことを特徴とする請求項６記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は通信回線と端末とを接続する回路に関し、詳しくはＳＤＨリングシステム等の通信システムにおいてポイント-to-マルチポイント接続を行う際に通信回線と端末とを接続する回路に関する。
【０００２】
【従来の技術】
図１３は、ＳＤＨリングシステムの一例を示す。図１３のＳＤＨリングシステムは、通信回線（ＳＤＨリング）５００、複数のＬＳＩ５０１、ＬＳＩ５０１を介して通信回線５００に接続される複数の端末５０２を含む。ＬＳＩ５０１は、通信回線５００上に転送されるデータを取り込んで、端末５０２にデータを出力する。端末５０２は、例えばＰＢＸやＩＳＤＮ−ＴＤ等の装置であり、電話機やＴＶ装置等を接続することが出来る。
【０００３】
ポイント-to-マルチポイント接続を実現する最も簡単な構成は、各端末５０２の通信ボーレートを固定にしてしまうことである。なるべく多くの端末５０２と同時通信するためには、端末フォーマットにより規定される端末のチャネル数と同数のチャネルを通信回線５００側に設ける必要がある。
具体的には、フレームパルスＸＨＦ０／１によって通信データの各フレームの開始タイミングを指定し、ＨＷ（high way：通信回線）クロックＨＷＣ０／１によって各フレーム内で転送される複数のタイムスロットの同期を取る。各タイムスロットは８ビットからなるデータであり、例えば３２個のタイムスロットで１フレームを構成する。また１フレーム内で、１つ或いは複数のタイムスロットが纏まって一つのチャネルを形成する。従って、通信ボーレートが固定であり８個のチャネルが存在する場合、各チャネルは４個のタイムスロットから構成される。このチャネルはパスと呼ばれ、各パスは各端末との通信に用いられる。１フレーム内でのパスの順番は、例えば、パス１、パス７、パス３、パス５、・・・のように自由に配置可能である。
【０００４】
通信回線５００側の各パスの開始タイミングは、フレームパルスＸＨＦ０／１から数えたＨＷクロックＨＷＣ０／１パルスの数を用いてオフセット値として示される。このオフセット値は、各ＬＳＩ５０１内のレジスタに格納される。従って、固定の通信ボーレートの場合には、オフセット値が示すタイミングから所定数のタイムスロットを読み込めんで端末へ出力すればよい。即ち、通信ボーレートが４個のタイムスロットで固定の場合、例えばパス１が来た場合には端末出力のアドレス０から３に書き込み、例えばパス３が来た場合には端末出力のアドレス８から１１に書き込むといった処理を行えば、各パスを順番に端末５０２に出力することが可能である。この場合のＬＳＩ５０１は、単純な構成で実現することが出来る。
【０００５】
【発明が解決しようとする課題】
しかしながら通信ボーレートが異なる場合には、各パスのタイムスロット数が可変であるために、上述のような単純な処理で、通信回線５００側に自由な順番で配置されたパスを端末５０２に順番どおりに出力することは困難である。各パスの通信データレート（タイムスロット数）はＬＳＩ５０１内のレジスタに格納されているので、この通信データレートを各パスに対してデコードして、各パスの通信データレートを求め、これに基づいて端末出力における各パスの書き込み位置を制御することは可能である。しかしながら、このような処理には複雑な回路構成が必要となり、ＬＳＩ５０１の回路規模を増大させる結果となる。
【０００６】
本発明の出願人は、通信ボーレートを設定可能なポイント-to-マルチポイント接続に於て、通信回線側に自由な順番で配置されたパスのデータを、単純な処理で端末側に順番に出力する小規模の回路を提案している。
図１４は、上記回路で実現するパス割り当てを示す図である。
図１４に示されるように本発明によれば、通信回線側パスｎは、そのパスｎの通信ボーレートに関わらずに、端末出力のｎ番目のタイムスロットから割り当てられる。これを可能にするために、通信回線側パスｎがｍタイムスロット分の実データからなる場合には、通信回線側パスｎ＋１からパスｎ＋ｍ−１までは使用しないようにする。このように通信回線側のパスを構成することで、ｍタイムスロットからなるパスｎが入力された場合には、端末出力のｎ番目のタイムスロットからｍタイムスロット分のデータを書き込めばよいので、単純な処理で、通信回線側の各パスのデータを端末側に順番に出力することが可能になる。
【０００７】
なお図１４に於て、Ｆはエラー制御等を示す８ビットからなる付加情報であり、番号が付けられたタイムスロットが実データを示す。
このようにして端末出力データを生成するが、通常このような通信システムでは、伝送経路の信頼性を上げるために２系統の伝送経路が設けられる。図１３には、この２系統の伝送経路が＃０系ＨＷ及び＃１系ＨＷとして示される。２系統の伝送経路が設けられていれば、どちらかの系にエラーが発生した場合には、別の系に切り替えを行うことが出来る。
【０００８】
ポイント-to-ポイント接続の通信形態の場合には、通信対象が１つしかないために１フレーム分の全データに関して系の切り替えを実行すればよく、比較的単純な回路で系切り替えを実現することが出来る。しかし図１４に示されるポイント-to-マルチポイント接続の通信形態のように通信対象が複数ある場合には、端末出力には複数の端末のデータが多重されているため、パス個別に系選択を行う必要がある。この場合、各端末の通信ボーレートは可変であるために、系選択を実現するための回路が複雑で大規模になってしまう可能性が高い。
【０００９】
また上述のような通信システムでは、試験のためにテストパターンの挿入／チェック、ループバック等の機能が設けられる。ポイント-to-ポイント接続の通信形態の場合には、通信対象が１つしかないために１フレーム分の全データに関してテストパターンの挿入／チェック、ループバック等を実行すればよく、比較的単純な回路で系切り替えを実現することが出来る。しかし図１４に示されるポイント-to-マルチポイント接続の通信形態のように通信対象が複数ある場合には、端末出力には複数の端末のデータが多重されているため、特定の端末に対してのみテストパターンの挿入／チェック、ループバック等を行う必要がある。この場合、各端末の通信ボーレートは可変であるために、これを実現するための回路が複雑で大規模になってしまう可能性が高い。
【００１０】
従って本発明は、通信ボーレートが可変であり通信回線側に自由な順番で配置されたパスのデータを端末側に順番に出力するポイント-to-マルチポイント接続に於て、パス個別に系選択を行う小規模な回路構成を提供することを目的とする。
また更に本発明は、通信ボーレートが可変であり通信回線側に自由な順番で配置されたパスのデータを端末側に順番に出力するポイント-to-マルチポイント接続に於て、特定のパスに対してのみテスト挿入／チェックを行う小規模な回路構成を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１の発明に於ては、それぞれ独自の通信ボーレートを有し自由な順番で配置された複数のパスを受信し該複数のパスに対応するデータを該複数のパスのパス番号に一致する端末出力データ位置において端末側に出力する装置であって、各タイムスロットの位置を示す信号により選択されたパスのボーレートが０か否かに基づいて、対応パスが有効パスである場合に該対応パスの先頭を示す有効パス先頭指示信号をパス毎に生成するタイミング生成部と、複数の通信回線のエラー信号に基づいて該有効パス先頭指示信号が示すタイミングを用いて各パス毎に該複数の通信回線の１つを選択する系選択部と、該複数のパスに共通であり該対応パスの実データを格納する通信回線側の格納部を含み、該複数の通信回線の１つにエラーが発生した場合には各パス毎に該複数の通信回線の他の１つに切り替えを行うことを特徴とする。
【００１２】
請求項２の発明に於ては、請求項１記載の装置に於て、前記タイミング生成部はアクティブなパスの期間を示すアクティブタイムスロット信号を更に生成し、前記系選択部はインアクティブなパスをマスクすることを特徴とする。
請求項３の発明に於ては、請求項１記載の装置に於て、前記系選択部は、系切り替えを検出してデータをマスクすることを特徴とする。
【００１３】
請求項４の発明に於ては請求項１記載の装置、に於て、前記タイミング生成部は、各タイムスロットの位置を示すタイムスロットアドレス信号と各タイムスロットの先頭を示すタイムスロットタイミング信号を生成する回線タイムスロットカウンタ部と、該タイムスロットアドレス信号により選択されたパスのボーレートが０か否かに基づいて、該タイムスロットタイミング信号に同期して各有効なパスの先頭を示すパスタイミング信号を生成し、該パスタイミング信号と該タイムスロットアドレスをデコードした信号に基づいて、各パス毎に有効なパスの先頭を示す該有効パス先頭指示信号を生成するパスタイミング信号生成部を含むことを特徴とする。
【００１４】
請求項５の発明に於ては、請求項２記載の装置に於て、前記タイミング生成部は、各タイムスロットの位置を示すタイムスロットアドレス信号と各タイムスロットの先頭を示すタイムスロットタイミング信号を生成する回線タイムスロットカウンタ部と、該タイムスロットタイミング信号に同期して、該タイムスロットアドレス信号により選択されたアクティブ信号が１の場合に対応するパスのボーレートをロードし、該アクティブ信号が０の場合に１タイムスロット毎にカウント値をカウントダウンし、該カウント値が０か否かによって前記アクティブタイムスロット信号を生成するアクティブタイムスロット信号生成部を含むことを特徴とする。
【００１５】
請求項６の発明に於ては、それぞれ独自の通信ボーレートを有し自由な順番で配置された複数のパスを受信し該複数のパスに対応するデータを該複数のパスのパス番号に一致する端末出力データ位置において端末側に出力する装置であって、各タイムスロットの位置を示す信号により選択されたパスのボーレートが０か否かに基づいて各有効なパスの先頭を示すパスタイミング信号に基づいて各有効なパスのタイムスロット期間を示す有効タイムスロット信号を生成し、該有効タイムスロット信号とテスト系列を挿入するパスを示すテストパス指定信号とに基づいて、該テスト系列を挿入するパスの期間を示すテストパス期間信号を生成するテスト制御部と、該複数のパスに共通であり各有効なパスの実データを格納する通信回線側の格納部と、該テストパス期間信号に基づいて特定のパスに対して該テスト系列を挿入する挿入部を含むことを特徴とする。
【００１６】
請求項７の発明に於ては、請求項６記載の装置に於て、前記挿入部は、前記テストパス期間信号に基づいて特定のパスに対してエラーチェックを行うことを特徴とする。
請求項８の発明に於ては、請求項６記載の装置に於て、前記テスト制御部は、各タイムスロットの位置を示すタイムスロットアドレス信号と各タイムスロットの先頭を示すタイムスロットタイミング信号を生成する回線タイムスロットカウンタ部と、該タイムスロットアドレス信号により選択されたパスのボーレートが０か否かに基づいて、該タイムスロットタイミング信号に同期して各有効なパスの先頭を示す前記パスタイミング信号を生成するパスタイミング信号生成部と、該タイムスロットタイミング信号に同期して、該タイムスロットアドレス信号により選択されたボーレートが０以外の場合に該ボーレートをロードし、該ボーレートが０の場合に１タイムスロット毎にカウント値をカウントダウンし、該カウント値が０か否かによって前記有効タイムスロット信号を生成する有効タイムスロット信号生成部と、該タイムスロットアドレス信号と前記テストパス指定信号とが一致したときに真になる信号を該パスタイミング信号でラッチし、該ラッチされた信号と該有効タイムスロット信号との論理積をとることで前記テストパス期間信号を生成するテスト挿入／チェック信号生成部を含むことを特徴とする。
【００１７】
請求項１乃至５の発明に於いては、通信回線側のパスｎを該パスｎの通信ボーレートに関わらずに端末側出力のｎ番目のタイムスロットから割り当てることによって通信回線側に自由な順番で配置された可変通信ボーレートのパスのデータを端末側に順番に出力する装置は、各パス毎に有効なパスの先頭を示す有効パス先頭指示信号に基づいて２系統の通信回線の切り替えを行うので、比較的単純な処理で回線切り替えが可能であり、パス個別に系選択を行う回路の規模を比較的小さくすることが出来る。
【００１８】
請求項６乃至８の発明のいては、通信回線側のパスｎを該パスｎの通信ボーレートに関わらずに端末側出力のｎ番目のタイムスロットから割り当てることによって通信回線側に自由な順番で配置された可変通信ボーレートのパスのデータを端末側に順番に出力する装置は、各有効なパスの先頭を示すパスタイミング信号に基づいて各有効なパスのタイムスロット期間を示す有効タイムスロット信号を生成し、該有効タイムスロット信号とテスト系列を挿入するパスを示すテストパス指定信号とに基づいて、該テスト系列を挿入するパスの期間を示すテストパス期間信号を生成する。このテストパス期間信号を用いて、比較的単純な処理で特定のパスに対するテスト系列の挿入やエラーチェックが可能となり、特定のパスに対してのみテスト挿入／チェックを行う回路の規模を比較的小さくすることが出来る。
【００１９】
【発明の実施の形態】
以下に於いて、まず本発明の基本となる技術として、図１４に示されるパス割り当てを実現する構成について説明する。
図１（Ａ）は、通信回線データのタイミングを制御するための信号を生成するＨＷタイミング制御部１０の構成図であり、図１（Ｂ）は、ＨＷタイミング制御部１０からの信号に基づいて、入力通信データを端末出力データに変換するための実データＴＳＷ部２０の構成図である。
【００２０】
図１（Ａ）のＨＷタイミング制御部１０は、デコーダ１１、一致検出回路１２、エンコーダ１３、ＯＲ回路１４、ラッチ１５、セレクタ１６、ボーレートカウンタ１７、タイミング生成回路１８、及びＨＷタイムスロットカウンタ１９を含む。
ＨＷタイムスロットカウンタ１９は、フレームパルスＸＨＦ及びＨＷクロックＨＷＣを受け取り、フレームパルスＸＨＦを起点としてＨＷクロックＨＷＣのパルスをカウントする。カウンタ値は、デコーダ１１でデコードされ、読み出しアドレス信号ＷＡＤＲ３−０及び読み出しタイミング信号ＲＴＳＷ２ＥＳを生成する。これらの信号については後程説明する。なお図１（Ａ）及び（Ｂ）及びに於て、信号名の後につく”ｎ−０”は、当該信号がビット０からビットｎまでのｎ＋１ビットのパラレルデータであることを示す（例えば、ＷＡＤＲ３−０は４ビットのパラレルデータである）。また”ｎ−１”は、当該信号がビット１からビットｎまでのｎビットのパラレルデータであることを示す。この表記は以降に於ても用いる。
【００２１】
またＨＷタイムスロットカウンタ１９のカウント値（ＨＷＴＳＣ）は、一致検出回路１２によって、レジスタに格納されるオフセットｏｆｆｓｅｔと比較される。オフセットｏｆｆｓｅｔは、ＨＷクロックＨＷＣで計数した場合に、フレームパルスＸＨＦからの各パスの開始タイミングをオフセット値として示すデータであり、３０個のパス分だけ用意される。一致検出回路１２は、３０個のパス分について比較を行い、３０ビットのデータを出力する。この出力データは、カウント値があるパス番号のオフセットｏｆｆｓｅｔと一致する場合、そのパス番号に一致するビット位置が１となるデータである。即ち、この１となるビット位置が、現在のＨＷクロックＨＷＣが示すフレーム内位置に於いて、その位置から開始されるパスのパス番号を示すことになる。
【００２２】
一致検出回路１２からの出力データは、エンコーダ１３でエンコードされて、パスＩＤｐ−ｉｄとしてラッチ１５に格納される。ＯＲ回路１４は、一致検出回路１２からの出力データの全ビットのＯＲを取り、一つでもビットが１の場合に出力（ＲＡＴＥＬＯＡＤ）をＨＩＧＨにする。このＯＲ回路１４からの出力によって、ラッチ１５のラッチが行われる。即ちラッチ１５が格納するデータＲＰＡＴＨ４−０は、現在のＨＷクロックＨＷＣが示すフレーム内位置に於いて、その位置に存在するパスのパス番号を示すことになる。
【００２３】
パスＩＤｐ−ｉｄは、セレクタ１６に入力される。セレクタ１６は、レジスタに格納される３０個のパスの各々に対するデータレートｒａｔｅから、パスＩＤｐ−ｉｄに対応する一つを選択して、ボーレートカウンタ１７に供給する。ボーレートカウンタ１７は、パスＩＤｐ−ｉｄのデータレートを、ＯＲ回路１４からの出力のタイミングで取り込み、カウントダウンしてカウント値を出力する。タイミング生成回路１８は、このカウント値をデコードして、パスの開始タイミングでＨＩＧＨになるパス開始信号ＲＤＴＳＴ１と、このパスのデータスロット数と同数のパルスからなるスロットカウンタ信号ＲＤＴＳＴを出力する。
【００２４】
図１（Ａ）のＨＷタイミング制御部１０から出力される各信号は、図１（Ｂ）の実データＴＳＷ部２０に供給される。
実データＴＳＷ部２０は、ラッチ２１、ラッチ２２、ライトアドレスカウンタ２３、実データバッファ部２４、立ち下がり検出回路２５、データ・イネーブルバッファ部２６、ラッチ２７、セレクタ２８、及びＤ−ＦＦ２９−１及び２９−２を含む。
【００２５】
ラッチ２１は、１タイムスロットに対応する８ビットデータである入力通信データＨＷＲＤ７−０をラッチして、実データバッファ部２４に供給する。実データバッファ部２４は、例えばＲＡＭで構成されており、指定されたアドレスに入力通信データＨＷＲＤ７−０を格納する。このアドレスを制御することによって、図１４に示される端末出力データを生成する。
【００２６】
このアドレスは、ライトアドレスカウンタ２３によって生成される。ライトアドレスカウンタ２３は、パス開始信号ＲＤＴＳＴ１でパス番号ＲＰＡＴＨ４−０を読み込み、スロットカウンタ信号ＲＤＴＳＴでカウントアップする。実際にはパス番号から１を減算し、これを初期値としてスロットカウンタ信号ＲＤＴＳＴでカウントアップする。これは、実データバッファ部２４のアドレスが１からではなく０から始まるために、（パス番号−１）がパスの書き込み開始アドレスになるからである。ライトアドレスカウンタ２３は、カウント値を書き込みアドレスｔｓｗａ４−０として、実データバッファ部２４に供給する。またラッチ２２によって遅延されたスロットカウンタ信号ＲＤＴＳＴが、ライトイネーブル信号ｗｅｎとして、実データバッファ部２４に供給される。
【００２７】
これによって、通信回線側のパスｎのｍ個のタイムスロットを、実データバッファ部２４のアドレスｎ−１からアドレスｎ−１＋ｍ−１までに書き込むことが出来る。
図２は、以上説明された、ＨＷタイミング制御部１０及び実データＴＳＷ部２０の動作を示すタイミング図である。図２に於て、信号ＲＡＴＥＣＮＴは、図１（Ａ）のボーレートカウンタ１７のカウンタ値を示し、それ以外の信号は上記説明のとおりである。
【００２８】
以上で、図１４に示されるパス割り当てに従って、通信回線側の各パスを順番に端末側に出力するための端末出力データが生成されたことになる。図１（Ｂ）の上記説明以外の構成要素は、具体的なシステム構成で必要になる回路部分であり、以下にそれらについて説明する。
実データバッファ部２４に格納された端末出力データは、読み出しアドレス信号ＷＡＤＲ３−０によって２タイムスロット分ずつ読み出されて、Ｄ−ＦＦ２９−２に格納される。Ｄ−ＦＦ２９−２のラッチタイミングは、読み出しタイミング信号ＲＴＳＷ２ＥＳで与えられる。Ｄ−ＦＦ２９ー２の出力は、端末出力データＲｄａｔａである。
【００２９】
データ・イネーブルバッファ部２６は、端末出力データの有効／無効を示すためのレジスタである。端末出力データに於ては、全てのビットにデータが書き込まれるわけではなく、無効なデータを含むビットも存在する。この有効／無効ビットの位置を示すために、データ・イネーブルバッファ部２６は、実データが書き込まれたアドレス（タイムスロット位置）に対応するビットを１にして、それ以外のビットを０にする。これは、ライトアドレスカウンタ２３からの書き込みアドレスｔｓｗａ４−０とラッチ２２からのライトイネーブル信号ｗｅｎとをデータ・イネーブルバッファ部２６に供給して、書き込みアドレスｔｓｗａ４−０に”１”を書き込むことで可能になる。なおデータ・イネーブルバッファ部２６には初期状態で、全ビット０が格納されているとする。
【００３０】
データ・イネーブルバッファ部２６を初期状態で全ビット０とするために、立ち下がり検出回路２５は、読み出しタイミング信号ＲＴＳＷ２ＥＳの立ち下がりを検出して、このタイミングでデータ・イネーブルバッファ部２６をクリアするクリア信号ｃｌｅａｒを出力する。即ち、データが読み出された直後に、データ・イネーブルバッファ部２６をクリアする。ラッチ２７は、読み出しアドレス信号ＷＡＤＲ３−０を所定時間遅延する。所定時間遅延された読み出しアドレス信号ＷＡＤＲ３−０に基づいて、セレクタ２８が、データ・イネーブルバッファ部２６の３２ビットの出力から、実データバッファ部２４の出力データに対応する２タイムスロット分のデータを選択する。選択されたデータは、Ｄ−ＦＦ２９−１に読み込まれる。Ｄ−ＦＦ２９−１の出力は、端末出力データＲｄａｔａの各ビットの有効／無効を示すデータイネーブル信号Ｄｅｎである。
【００３１】
図３は、データ・イネーブルバッファ部２６周辺の動作を説明するタイミング図である。図３に示されるように、データが読み出された直後に、クリア信号ｃｌｅａｒによってデータ・イネーブルバッファ部２６がクリアされる。
図４は、ＨＷタイミング制御部１０及び実データＴＳＷ部２０を用いたＬＳＩ５０１（図１３）の受信側回路の実施例を示すブロック図である。
【００３２】
図４の受信側回路は、ＨＷタイミング制御部１０及び実データＴＳＷ部２０に加えて、シリアル・パラレル変換部３０、付加ＴＳ分離・エラー検出部３１、シグナリング分解部３２、制御／エラーＴＳＷ部３３、シグナリングＴＳＷ部３４、レジスタ部３５、デコーダ３６、受信ＥＳ部３７、有効ビット部３８、実データＰ／Ｓ部３９、制御ビット部４０、シグナリング部４１、マスク部４２乃至４４、及び回線側タイミング制御部４５を含む。
【００３３】
シリアル・パラレル変換部３０は、通信回線側から入力される４ビットデータを８ビットデータ（ＨＷＲＤ７−０）に変換する。付加ＴＳ分離・エラー検出部３１は、各パスの付加情報タイムスロットを分離すると共に、エラーの検出／保護を行う。この処理は各パス毎に行われる。シグナリング分解部３２は、シグナリング多重モード時のシグナリング・データの分離／保持を行う。制御／エラーＴＳＷ部３３は、エラー情報（付加情報）を端末側タイムスロットに並べ替える。シグナリングＴＳＷ部３４は、シグナリング・データを端末側タイムスロットに並べ替える。レジスタ部３５は、各パスのオフセットｏｆｆｓｅｔ、通信データレートｒａｔｅ、及びｓｉｇｍｏｄ情報を保持する。デコーダ３６は、各パスの通信データレートｒａｔｅをデコードして、各パスに対するアクティブ信号ＰＡＣＴ３０−１（３０ビット）を生成する。あるパスの通信データレートｒａｔｅがゼロの場合、このパスに対するアクティブ信号ＰＡＣＴは０である。またあるパスの通信データレートｒａｔｅがゼロでない場合、このパスに対するアクティブ信号ＰＡＣＴは１である。
【００３４】
受信ＥＳ部３７は、通信回線側（ＨＷ側）タイミング（ＨＷＣ）と回線側（端末側）タイミング（ＰＣＬＫ）が非同期であるため、ＥＳ（elastic buffer）によってＨＷデータをＰＣＬＫに同期させる。ＨＷ側とＰＣＬＫ側とが同期している場合には、単なる１フレームバッファでよい。受信ＥＳ部３７は、デュアルポートＲＡＭ等で構成することが出来る。
【００３５】
有効ビット部３８、実データＰ／Ｓ部３９、制御ビット部４０、シグナリング部４１、及びマスク部４２乃至４４は、Ｐ／Ｓ変換部を形成し、ここで受信ＥＳ部３７の出力を保持して、実データ８ビットに関してはシリアル変換して出力する。また、図１（Ｂ）のデータ・イネーブルバッファ部２６からデータを受け取る有効ビット部３８の有効ビットがゼロの場合には、未使用タイムスロットと判断して、マスク部４２乃至４４に於て端末出力のマスク処理を行う。回線側タイミング制御部４５は、回線出力（端末出力）のための受信ＥＳリードタイミング信号を生成する。
【００３６】
以下に、本発明によりパス個別に系選択を行う回路構成について説明する。
＃０系ＨＷ及び＃１系ＨＷの２系統の伝送経路が設けられている場合、図４の構成が各々の系統に対して設けられ、２系統の端末出力が得られる。この２系統の端末出力（上記Ｐ／Ｓ変換部からの出力）を、パス個別に選択することが必要である。
【００３７】
図５（Ａ）は、タイミング生成部の構成を示す図であり、図５（Ｂ）は、タイミング生成部で生成されたタイミング信号により系選択を行う構成を示す図である。
図５（Ａ）のタイミング生成部２００は、回線ＴＳカウンタ部２０１、ボーレートセレクタ部２０２、アクティブ信号セレクタ部２０３、パスタイミング信号生成部２０４、アクティブＴＳカウンタ制御部２０５、及びアクティブＴＳ信号生成部２０６を含む。
【００３８】
図６は、図５のタイミング生成部２００の回線ＴＳカウンタ部２０１、パスタイミング信号生成部２０４、アクティブＴＳカウンタ制御部２０５、及びアクティブＴＳ信号生成部２０６の詳細な回路構成を示す図である。
回線ＴＳカウンタ部２０１は、フレームパルスＦＰの入力を起点として、回線３２ＴＳのカウントを行う。１ＴＳは８ビットであるため、３ビットのＴＳカウンタ２２２と５ビットのＴＳアドレスカウンタ２２１を含む。ＴＳアドレスカウンタ２２１の出力であるＴＳアドレス信号ＴＳ０Ａは、ボーレートセレクタ部２０２及びアクティブ信号セレクタ部２０３に供給されると共に、インクリメントユニット２２７に供給されアドレスに１が加算される。これはパスの指定が１〜３２のタイムスロットアドレスとして与えられるために、０〜３１のカウント値であるＴＳアドレス信号ＴＳ０Ａを、１〜３２のカウント値に変換するために行われる。インクリメントユニット２２７の出力は、Ｄ−ＦＦ（フリップフロップ）２２５に入力され、Ｄ−ＦＦ（フリップフロップ）２２５からＴＳアドレス信号ＴＳＡが出力される。ＴＳアドレス信号ＴＳＡは、ＴＳアドレス信号ＴＳ０Ａよりも１クロック遅延された信号となる。
【００３９】
３ビットのＴＳカウンタ２２２の出力は、デコーダ２２３へ入力される。デコーダ２２３は、入力値が７になると、出力信号ｃｎｔ７をＨＩＧＨにする。信号ｃｎｔ７及びフレームパルスＦＰは、ＯＲ回路２２４を介して、Ｄ−ＦＦ２２６に供給される。これによってＤ−ＦＦ２２６は、各回線ＴＳ（タイムスロット）の先頭を示す１パルスの信号であるＴＳタイミング信号ＴＳＴＩＭを生成する。ＴＳタイミング信号ＴＳＴＩＭは、パスタイミング信号生成部２０４及びアクティブＴＳカウンタ制御部２０５に供給される。
【００４０】
ボーレートセレクタ２０２は、ＴＳアドレス信号ＴＳ０Ａに基づいて、各パスのボーレートを選択する。パスのボーレートは、ボーレート信号ＢＲ：３０−１で与えられ、選択されたパスのボーレートがボーレート信号ＢＲＳとして出力される。ＴＳ０Ａ＝０でパス１、ＴＳ０Ａ＝１でパス２、・・・、ＴＳ０Ａ＝２９でパス３０が選択され、ＴＳ０Ａ＝３０、３１の場合は０となる。即ち例えば第１タイムスロットではパス１が選択され、また例えば第２タイムスロットではパス２が選択されることになる。
【００４１】
アクティブ信号セレクタ部２０３は、ＴＳアドレス信号ＴＳ０Ａに基づいて、各パスのアクティブ信号を選択する。パスがアクティブであることを示すアクティブ信号は、アクティブ信号ＡＣＴ：３０−１で与えられ、選択されたパスのアクティブ信号がアクティブ信号ＡＣＴＳとして出力される。ＴＳ０Ａ＝０でパス１、ＴＳ０Ａ＝１でパス２、・・・、ＴＳ０Ａ＝２９でパス３０が選択され、ＴＳ０Ａ＝３０、３１の場合は０となる。即ち例えば第１タイムスロットではパス１が選択され、また例えば第２タイムスロットではパス２が選択されることになる。
【００４２】
パスタイミング信号生成部２０４は、主としてボーレート信号ＢＲＳとＴＳタイミング信号ＴＳＴＩＭとに基づいて、有効パスの先頭を示す１パルスの信号を生成する。パスタイミング信号生成部２０４は、デコーダ２３１、ＡＮＤ回路２３２、ゼロ判定回路２３３、反転回路２３４、ＡＮＤ回路２３５、Ｄ−ＦＦ２３６、及びＤ−ＦＦ２３７を含む。
【００４３】
本発明に於いては、パスｎは第ｎＴＳ（タイムスロット）からデータ出力されることになっている。第ｎＴＳの場合にはボーレート信号ＢＲＳとしてパスｎのボーレートが選択されるので、ボーレート信号ＢＲＳがゼロか否かの判断に基づいて、パスが有効か無効かの判断を行うことが出来る。反転回路２３４の出力は有効パス（ＢＲＳ≠０）の場合に真となり、これとＴＳタイミング信号ＴＳＴＩＭとのＡＮＤ論理を取ることで、有効パスの先頭を示す１パルスのパスタイミング信号ＰＡＴＨＴＩＭを生成することが出来る。
【００４４】
ＡＮＤ回路２３２とＤ−ＦＦ２３６は、ＴＳアドレス信号ＴＳ０Ａのデコード結果とパスタイミング信号ＰＡＴＨＴＩＭとに基づいて、各パス毎に有効なパスの先頭を示す１パルスの有効パス先頭指示信号ＴＩＭＰＡＴＨ：３０−１を生成する。
またＤ−ＦＦ２３７は、パスタイミング信号ＰＡＴＨＴＩＭを２クロック分遅延させた信号ＰＡＴＨＴＩＭ２を生成する。
【００４５】
アクティブＴＳカウンタ制御部２０５は、選択されたアクティブ信号ＡＣＴＳとＴＳタイミング信号ＴＳＴＩＭに基づいて、アクティブＴＳ信号生成部２０６に対するロード信号ＣＮＴＬＯとカウントイネーブル信号ＣＮＴＥＮを生成する。アクティブＴＳカウンタ制御部２０５は、ゼロ判定回路２４１、ＮＯＴ回路２４２、及びＡＮＤ回路２４３及び２４４を含む。ロード信号ＣＮＴＬＯは、ＡＮＤ回路２４３によって、アクティブ信号ＡＣＴＳとＴＳタイミング信号ＴＳＴＩＭとが両方とも１の場合に生成される。即ちロード信号ＣＮＴＬＯは、アクティブパスに対するＴＳの先頭でＨＩＧＨになる。カウントイネーブル信号ＣＮＴＥＮは、ＡＮＤ回路２４４によって、アクティブ信号ＡＣＴＳが０でＴＳタイミング信号ＴＳＴＩＭが１の場合に生成される。即ちカウントイネーブル信号ＣＮＴＥＮは、インアクティブパスに対するＴＳの先頭でＨＩＧＨになる。
【００４６】
アクティブＴＳ信号生成部２０６は、ボーレートカウンタ２５１及び非ゼロ判定回路２５２を含む。本発明に於いては、ボーレートとアクティブ設定とが各パス毎に設けられる。基本的にはボーレート設定によって動作可能であるが、インアクティブ設定されたパスの受信データはマスクする必要がある。そのため、アクティブＴＳ期間を示す信号が必要となる。
【００４７】
ボーレートカウンタ２５１がロード信号ＣＮＴＬＯによってボーレート信号ＢＲＳをロードし、カウントイネーブル信号ＣＮＴＥＮによってカウント出力をダウンカウントすることで、アクティブＴＳ信号ＴＳＡＣＴが生成される。カウンタ出力が非ゼロ判定回路２５２によってゼロでないと判定されると、アクティブＴＳ信号ＴＳＡＣＴが真になる。
【００４８】
以上説明された図５（Ａ）及び図６の構成を用いて生成された各信号を用いて、図５（Ｂ）の構成によって系選択を実行する。
系の選択は、受信データに同期した＃０系及び＃１系のエラー信号に基づいて、有効パス先頭指示信号ＴＩＭＰＡＴＨ：３０−１のタイミングで各パス毎に行われる。＃０系及び＃１系のどちらか一方にのみエラーが発生している場合には、他方の系に切り替えを行う。
【００４９】
系決定部／マスク信号発生部２１１は、各パス毎に設けられ、系切り替えが発生した場合には、マスク信号を生成して受信データをマスクする。これは、＃０系及び＃１系の受信データは同じデータが時間差を持って入力され、端末によっては同一データを２重に受信するとハングアップしてしまう可能性があるからである。２重受信保護マスク信号は、系決定信号のスイッチングを検出して、内蔵のタイマーで所定時間発生される。系決定部／マスク信号発生部２１１の出力する信号ＲＵＴＥ：３０−１は、３０パス分の系決定信号であり、信号ＭＡＳＫ：３０−１は、３０パス分のマスク信号である。この系決定部／マスク信号発生部２１１の構成は従来技術のものと同様であり、説明を省略する。
【００５０】
パラレル／シリアル変換部２１２は、系決定信号ＲＵＴＥ：３０−１と２重受信保護マスク信号ＭＡＳＫ：３０−１を、受信データに同期したシリアル信号に変換する。
図７は、パラレル／シリアル変換部２１２の構成を示す図である。図７のパラレル／シリアル変換部２１２は、Ｄ−ＦＦ２６１及びセレクタ２６２及び２６３を含む。セレクタ２６２及び２６３は、３０個の信号から一つを選択するセレクタである。Ｄ−ＦＦ２６１は、有効パスの先頭を示す信号ＰＡＴＨＴＩＭ２によってＴＳアドレス信号ＴＳＡをラッチして、出力をセレクタ２６２及び２６３に供給する。セレクタ２６２及び２６３は、系決定信号ＲＵＴＥ：３０−１と２重受信保護マスク信号ＭＡＳＫ：３０−１を、Ｄ−ＦＦ２６１がラッチしたＴＳアドレス信号ＴＳＡによって、順次選択していくことでパラレル／シリアル変換を行う。
【００５１】
図５（Ｂ）を再び参照し、データ選択／マスク処理部２１３は、シリアル変換後の系決定信号ＲＵＴＥ及び２重受信保護マスク信号ＭＡＳＫに基づいて、＃０系及び＃１系の受信データの選択及びマスク処理を行う。また更にアクティブＴＳ信号ＴＳＡＣＴによって受信データのマスク処理を行う。データ選択／マスク処理部２１３の構成は従来技術のものと同様であり、説明を省略する。
【００５２】
図８は、図５（Ａ）及び５（Ｂ）に示される構成による系選択動作を示すタイミング図である。タイミング図に示される各信号の意味及び動作に関しては、上述の説明を参照されたい。図８が示すのは、パス１、３、５、７がボーレート２であり、このうちパス１、５、７がアクティブでパス３がインアクティブの場合の例である。図８に示されるように、２系統の端末出力をパス個別に選択することが可能となる。
【００５３】
以下に、本発明により特定のパスに対してのみテスト挿入／チェックを行う回路構成について説明する。
図４のＰ／Ｓ変換部から出力されるシリアル変換後のデータに対して、指定される特定のパスについてのみ、テストの挿入／チェックを行う必要がある。
図９（Ａ）は、テスト制御部の構成を示す図であり、図９（Ｂ）は、テスト制御部で生成されたタイミング信号によりテスト挿入／チェックを行う構成を示す図である。
【００５４】
図９（Ａ）のテスト制御部３００は、回線ＴＳカウンタ部３０１、ボーレートセレクタ部３０２、パスタイミング信号生成部３０３、有効ＴＳ信号生成部３０４、及びテスト挿入／チェック信号生成部３０５を含む。
図１０は、図９（Ａ）のテスト制御部３００の回線ＴＳカウンタ部３０１、パスタイミング信号生成部３０３、及び有効ＴＳ信号生成部３０４の詳細な回路構成を示す図である。図６の構成と比較すれば分かるように、図１０の回線ＴＳカウンタ部３０１、パスタイミング信号生成部３０３、及び有効ＴＳ信号生成部３０４は、図６の回線ＴＳカウンタ部２０１、アクティブＴＳカウンタ制御部２０５、及びアクティブＴＳ信号生成部２０６の構成と同一であるので、構成に関する詳細な説明は省略する。
【００５５】
但し、図６のアクティブＴＳカウンタ制御部２０５は、選択されたアクティブ信号ＡＣＴＳとＴＳタイミング信号ＴＳＴＩＭに基づいて、ロード信号ＣＮＴＬ０とカウントイネーブル信号ＣＮＴＥＮを生成する。これに対して図１０のパスタイミング信号生成部３０３は、選択されたボーレート信号ＢＲＳとＴＳタイミング信号ＴＳＴＩＭに基づいて、有効パスの先頭を示す１パルスのパスタイミング信号ＰＡＴＨＴＩＭ（図６のＰＡＴＨＴＩＭと同一の信号）と無効パスの先頭を示す１パルスのカウントイネーブル信号ＣＮＴＥＮを生成する。
【００５６】
また有効ＴＳ信号生成部３０４が出力する有効ＴＳ信号ＴＳＥＮは、パスタイミング信号ＰＡＴＨＴＩＭによってボーレート信号ＢＲＳをロードし、カウントイネーブル信号ＣＮＴＥＮによってカウント出力をダウンカウントすることで生成される。カウンタ出力がゼロでないと判定される場合に、有効ＴＳ信号ＴＳＥＮが真になる。この有効ＴＳ信号ＴＳＥＮによって、有効タイムスロット期間を示すことが可能になる。
【００５７】
図１１は、図９（Ａ）のテスト挿入／チェック信号生成部３０５の構成を示す図である。
図１１のテスト挿入／チェック信号生成部３０５は、一致検出回路３２１、Ｄ−ＦＦ３２２、及びＡＮＤ回路３２３乃至３２５を含む。
テスト挿入／チェック信号生成部３０５は、テスト設定信号とタイミング制御信号とを受け取り、これらの信号に基づいて、テスト系列の挿入／チェック信号を生成する。テスト設定信号はレジスタ設定される信号であり、テストパス指定信号ＴＥＳＴＰＡ、テスト挿入信号ＴＳＴＥＮ、及びチェック信号ＣＨＫＥＮを含む。タイミング制御信号は、回線ＴＳカウンタ部３０１からのＴＳアドレス信号ＴＳＡ、パスタイミング信号生成部３０３からの有効パス先頭を示す１パルスのパスタイミング信号ＰＡＴＨＴＩＭ、及び有効ＴＳ信号生成部３０４からの有効ＴＳ信号ＴＳＥＮを含む。
【００５８】
一致検出回路３２１は、テストパス指定信号ＴＥＳＴＰＡとＴＳアドレス信号ＴＳＡとを比較し、両者が一致したときにその出力である一致検出結果をＨＩＧＨにする。この一致検出結果は、Ｄ−ＦＦ３２２にパスタイミング信号ＰＡＴＨＴＩＭのタイミングでラッチされる。Ｄ−ＦＦ３２２がラッチした値は、テストパス期間信号ｔｐａｔｈ０として出力される。但しある有効パス先頭を示すパスタイミング信号ＰＡＴＨＴＩＭから次の有効パス先頭を示すパスタイミング信号ＰＡＴＨＴＩＭ間での間には、未使用タイムスロットが存在する場合がある。従ってＡＮＤ回路３２３によって、テストパス期間信号ｔｐａｔｈ０と有効ＴＳ信号ＴＳＥＮとのＡＮＤ論理を取ることにより、正しいテストパス期間を示すテストパス期間信号ｔｐａｔｈを生成する。
【００５９】
テスト系列発生信号ＧＥＮは、ＡＮＤ回路３２４によって、テストパス期間信号ｔｐａｔｈとテスト挿入信号ＴＳＴＥＮとのＡＮＤを取ることで得られる。即ちテスト挿入が指定されたときだけ、テスト系列発生信号ＧＥＮによってテストパス期間が示されることになる。
テスト系列チェック信号ＣＨＫは、ＡＮＤ回路３２５によって、テストパス期間信号ｔｐａｔｈとチェック信号ＣＨＫＥＮとのＡＮＤを取ることで得られる。即ちチェックが指定されたときだけ、テスト系列チェック信号ＣＨＫによってテストパス期間が示されることになる。
【００６０】
図９（Ｂ）を再び参照して、テスト系列発生信号ＧＥＮはテスト系列発生部３１１及び回線出力セレクタ部３１３に入力される。またテスト系列チェック信号ＣＨＫは、テスト系列チェック部３１２に入力される。
テスト系列発生部３１１は、テスト系列発生信号ＧＥＮがＨＩＧＨの時に、クロックに同期してテスト系列を発生する。テスト系列発生部３１１の構成は従来技術のものと同一であり、詳細については説明を省略する。
【００６１】
テスト系列チェック部３１２は、テスト系列チェック信号ＣＨＫがＨＩＧＨの時に、クロックに同期して受信データをテスト系列と比較して、エラーに関するチェックを行う。テスト系列チェック部３１２の構成は従来技術のものと同一であり、詳細については説明を省略する。
回線出力セレクタ部３１３は、テスト系列発生信号ＧＥＮがＨＩＧＨの時に、テスト系列発生部３１１の出力であるテスト系列を選択し、回線出力データとして出力する。テスト系列発生信号ＧＥＮがＬＯＷの時には、受信データを選択して、回線出力データとして出力する。回線出力セレクタ部３１３の構成は従来技術のものと同一であり、詳細については説明を省略する。
【００６２】
図１２は、図９（Ａ）及び９（Ｂ）に示される構成によるテスト挿入／チェック動作を示すタイミング図である。タイミング図に示される各信号の意味及び動作に関しては、上述の説明を参照されたい。図１２が示すのは、パス１のボーレートが２、パス４のボーレートが１０、その他のパスのボーレートが０の場合であり、テストパス設定がパス１である例である。図１２に示されるように、特定のパスに対してのみテスト系列挿入／チェックを実行することが可能となる。
【００６３】
以上本発明は、実施例に基づいて説明されたが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載される範囲内で自由に変形・変更が可能である。
【００６４】
【発明の効果】
請求項１乃至５の発明に於いては、通信回線側のパスｎを該パスｎの通信ボーレートに関わらずに端末側出力のｎ番目のタイムスロットから割り当てることによって通信回線側に自由な順番で配置された可変通信ボーレートのパスのデータを端末側に順番に出力する装置は、各パス毎に有効なパスの先頭を示す有効パス先頭指示信号に基づいて２系統の通信回線の切り替えを行うので、比較的単純な処理で回線切り替えが可能であり、パス個別に系選択を行う回路の規模を比較的小さくすることが出来る。
【００６５】
請求項６乃至８の発明のいては、通信回線側のパスｎを該パスｎの通信ボーレートに関わらずに端末側出力のｎ番目のタイムスロットから割り当てることによって通信回線側に自由な順番で配置された可変通信ボーレートのパスのデータを端末側に順番に出力する装置は、各有効なパスの先頭を示すパスタイミング信号に基づいて各有効なパスのタイムスロット期間を示す有効タイムスロット信号を生成し、該有効タイムスロット信号とテスト系列を挿入するパスを示すテストパス指定信号とに基づいて、該テスト系列を挿入するパスの期間を示すテストパス期間信号を生成する。このテストパス期間信号を用いて、比較的単純な処理で特定のパスに対するテスト系列の挿入やエラーチェックが可能となり、特定のパスに対してのみテスト挿入／チェックを行う回路の規模を比較的小さくすることが出来る。
【図面の簡単な説明】
【図１】（Ａ）は、通信回線データのタイミングを制御するための信号を生成するＨＷタイミング制御部の構成図であり、（Ｂ）は、ＨＷタイミング制御部からの信号に基づいて、入力通信データを端末出力データに変換するための実データＴＳＷ部の構成図である。
【図２】ＨＷタイミング制御部及び実データＴＳＷ部の動作を示すタイミング図である。
【図３】データ・イネーブルバッファ部周辺の動作を説明するタイミング図である。
【図４】ＨＷタイミング制御部及び実データＴＳＷ部を用いたＬＳＩの受信側回路の実施例を示すブロック図である。
【図５】（Ａ）は、タイミング生成部の構成を示す図であり、（Ｂ）は、タイミング生成部で生成されたタイミング信号により系選択を行う構成を示す図である。
【図６】図５のタイミング生成部の回線ＴＳカウンタ部、パスタイミング信号生成部、アクティブＴＳカウンタ制御部、及びアクティブＴＳ信号生成部の詳細な回路構成を示す図である。
【図７】パラレル／シリアル変換部の構成を示す図である。
【図８】図５（Ａ）及び５（Ｂ）に示される構成による系選択動作を示すタイミング図である。
【図９】（Ａ）は、テスト制御部の構成を示す図であり、（Ｂ）は、テスト制御部で生成されたタイミング信号によりテスト挿入／チェックを行う構成を示す図である。
【図１０】図９（Ａ）のテスト制御部の回線ＴＳカウンタ部、パスタイミング信号生成部、及び有効ＴＳ信号生成部の詳細な回路構成を示す図である。
【図１１】図９（Ａ）のテスト挿入／チェック信号生成部の構成を示す図である。
【図１２】図９（Ａ）及び９（Ｂ）に示される構成によるテスト挿入／チェック動作を示すタイミング図である。
【図１３】ＳＤＨリングシステムの一例を示す。
【図１４】ポイント-to-マルチポイント接続の通信形態に於けるパス割り当てを示す図である。
【符号の説明】
１０  ＨＷタイミング制御部
１１  デコーダ
１２  一致検出回路
１３  エンコーダ
１４  ＯＲ回路
１５  ラッチ
１６  セレクタ
１７  ボーレートカウンタ
１８  タイミング生成回路
１９  ＨＷタイムスロットカウンタ
２０  実データＴＳＷ部
２１  ラッチ
２２  ラッチ
２３  ライトアドレスカウンタ
２４  実データバッファ部
２５  立ち下がり検出回路
２６  データ・イネーブルバッファ部
２７  ラッチ
２８  セレクタ
２９−１、２９−２  Ｄ−ＦＦ
３０  シリアル・パラレル変換部
３１  付加ＴＳ分離・エラー検出部
３２  シグナリング分解部
３３  制御／エラーＴＳＷ部
３４  シグナリングＴＳＷ部
３５  レジスタ部
３６  デコーダ
３７  受信ＥＳ部
３８  有効ビット部
３９  実データＰ／Ｓ部
４０  制御ビット部
４１  シグナリング部
４２、４３、４４  マスク部
４５  回線側タイミング制御部
２００  タイミング生成部
２０１  回線ＴＳカウンタ部
２０２  ボーレートセレクタ部
２０３  アクティブ信号セレクタ部
２０４  パスタイミング信号生成部
２０５  アクティブＴＳカウンタ制御部
２０６  アクティブＴＳ信号生成部２０６
２１１  系決定部／マスク信号発生部
２１２  パラレル／シリアル変換部
２１３  データ選択／マスク処理部
３００  テスト制御部
３０１  回線ＴＳカウンタ部
３０２  ボーレートセレクタ部
３０３  パスタイミング信号生成部
３０４  有効ＴＳ信号生成部
３０５  テスト挿入／チェック信号生成部
３１１  テスト系列発生部
３１２  テスト系列チェック部
３１３  回線出力セレクタ部
５００  通信回線（ＳＤＨリング）
５０１  ＬＳＩ
５０２  端末
【図１】
0003908371.tif 000002
【図２】
0003908371.tif 000003
【図３】
0003908371.tif 000004
【図４】
0003908371.tif 000005
【図５】
0003908371.tif 000006
【図６】
0003908371.tif 000007
【図７】
0003908371.tif 000008
【図８】
0003908371.tif 000009
【図９】
0003908371.tif 000010
【図１０】
0003908371.tif 000011
【図１１】
0003908371.tif 000012
【図１２】
0003908371.tif 000013
【図１３】
0003908371.tif 000014
【図１４】
0003908371.tif 000015