(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜を順次積層する段階と、
前記マスク膜、チタンシリサイド膜、ポリシリコン膜及びゲート酸化膜を所定部分エッチングしてゲート電極を形成する段階と、
前記チタンシリサイド膜の側壁を２０乃至１００Åの幅だけ除去する段階と、
前記半導体基板表面と、ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の表面にシリコン膜を被覆する段階と、
前記ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の側壁にのみ前記シリコン膜が存在するように、シリコン膜を非等方性エッチングする段階と、
上記結果として得られた半導体基板の表面を再酸化する段階とを含むことを特徴とする半導体素子のゲート電極形成方法。
【請求項２】
前記チタンシリサイド膜はＨＦ希釈液またはＢＯＥ希釈液に浸漬させて側壁部分を除去することを特徴とする請求項１記載の半導体素子のゲート電極形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のゲート電極形成方法に関し、特にポリシリコン膜とチタンシリサイド膜の積層構造からなるゲート電極の形成方法に関する。
【０００２】
【従来の技術】
一般に、ゲート電極はＭＯＳトランジスタを選択する電極であって、主に不純物のドープしたポリシリコン膜で形成されたり、不純物のドープしたポリシリコン膜とタングステンシリサイド膜（ＷＳｉ２）の積層膜で形成されたりする。
【０００３】
しかし、前記不純物のドープしたポリシリコン膜及び不純物のドープしたポリシリコン膜／タングステンシリサイド膜は、集積度の低い半導体素子には使用しやすいが、現在の低い抵抗値特性の要求される高集積半導体素子の微細ゲート電極には使用し難い。
【０００４】
よって、従来はタングステンシリサイド膜よりも電導特性に優れたチタンシリサイド膜（ＴｉＳｉ２）をポリシリコン膜上に積層してゲート電極を形成する方法が提案された。ＴｉＳｉ２膜を形成するために、従来は、ポリシリコン膜上にＴｉ膜を蒸着し、前記Ｔｉ膜とポリシリコン膜を熱的に反応させてＴｉＳｉ２膜を形成する方法や、ＴｉＳｉｘターゲットを用いた物理的気相蒸着法（ＰｈｙｓｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ：以下、ＰＶＤ）によりポリシリコン膜上にＴｉＳｉｘ膜を蒸着した後、熱処理することにより、前記ＴｉＳｉｘ膜をＴｉＳｉ２膜に相変化させる方法が行われている。
【０００５】
図１乃至図５はＴｉＳｉｘターゲットを用いたＰＶＤ法により、ＴｉＳｉ２膜／ポリシリコン膜の積層構造でゲート電極を形成する従来技術による半導体素子のゲート電極形成方法を説明するための工程断面図である。
【０００６】
図１を参照すれば、半導体基板１上にゲート酸化膜２を熱成長または蒸着方式によって形成した後、ゲート酸化膜２上に不純物をドープしたポリシリコン膜３を所定厚で蒸着する。
【０００７】
その後、図２に示すように、ポリシリコン膜３上にＰＶＤ法により、チタンシリサイド膜４を蒸着する。このとき、蒸着時チタンシリサイド膜４は非晶質状態である。
【０００８】
続いて、図３に示すように、結果として得られた基板を所定温度で、数秒間、急速熱処理工程（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓ）を行い、非晶質状態のチタンシリサイド膜４を結晶質状態のチタンシリサイド膜５に相変化させる。
【０００９】
続いて、図４に示すように、チタンシリサイド膜５上に犠牲膜６として酸化膜または窒化膜を蒸着する。次に、公知のフォトリソグラフィー方式によって、犠牲膜６、チタンシリサイド膜５、ドープしたポリシリコン膜３及びゲート絶縁膜２をエッチングしてゲート電極を形成する。
【００１０】
続いて、図５に示すように、ゲート電極形成のためのエッチング工程における膜表面に発生した欠陥（ｄａｍａｇｅ）及びエッチング残留物を除去する、ゲート酸化膜２の信頼性を回復するために、ゲート電極が形成された基板１の結果物を再酸化（ｒｅ−ｏｘｉｄａｔｉｏｎ）する。この様な再酸化工程は所定温度、例えば８００℃以上で熱酸化するもので、この再酸化工程によって露出した基板１表面、ゲート酸化膜２、ポリシリコン膜３及びチタンシリサイド膜５の側壁部分に酸化膜７が形成される。次に、図は示さないが、再酸化によって形成された酸化膜７を選択的に除去することで、欠陥及びエッチング残留物を除去し、ゲート酸化膜の信頼性を回復する。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記再酸化工程時に、ポリシリコン膜の酸化速度と、チタンシリサイド膜の酸化速度とが互いに著しく異なる。このため、ポリシリコン膜３側壁に形成された酸化膜７の厚さと、チタンシリサイド膜５側壁に形成された酸化膜７の厚さとが互いに異なる。
【００１２】
特に、ゲート電極の電導性を決定するチタンシリサイド膜５は、ポリシリコン膜３よりも酸化速度が非常に速く、図５に示すように、ポリシリコン膜が所定厚さだけ反応に参加する時、チタンシリサイド膜５の殆どが酸化反応に参加することになる。
【００１３】
これにより、ゲート電極を構成するチタンシリサイド膜の線幅が極端に減少して、ゲート電極の電導特性を確保し難いという問題点がある。
【００１４】
一方、上記のように、ＴｉＳｉ２膜／ポリシリコン膜の積層構造のゲート電極形成時において、下記の事項を考慮すべきである。
【００１５】
図６はＴｉＳｉｘターゲットのＳｉ：Ｔｉのモル比によってＰＶＤスパッタリング蒸着時に発生するパーティクルの発生頻度を示すグラフである。
【００１６】
なお、横軸はＳｉ：Ｔｉのモル比、縦軸はパーティクル数を示す。また、直線ＡはＳｉ：Ｔｉのモル比の大きい場合で余分のＳｉによるパーティクルの発生頻度、直線ＢはＳｉ：Ｔｉのモル比の小さい場合でＳｉの不足による気孔のため発生するパーティクルの発生頻度、線ＣはＳｉ：Ｔｉのモル比による実際パーティクルの発生頻度を示す。
【００１７】
ＴｉＳｉｘターゲットはＳｉ：Ｔｉのモル比（ｘ）が種々の造成を持つように製作され、一般的にはＳｉ：Ｔｉのモル比（ｘ）が１．８乃至２．５程度の造成を持つように製作される。ところが、図６に示すように、Ｓｉ：Ｔｉのモル比がほぼ２．０５乃至２．１０のＴｉＳｉｘターゲットを用いる場合が最少のパーティクルを発生させることがわかる。
【００１８】
よって、余分のＳｉの多いＴｉＳｉｘターゲットを用いる場合が、ゲート再酸化により形成された酸化膜７の厚さがポリシリコン膜３及びチタンシリサイド膜５の側壁でともに一定することがわかる。
【００１９】
従って、本発明の目的は、ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化するとき、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するために本発明は、ゲート再酸化時、チタンシリサイド層の側壁で前記チタンシリサイドが酸化する代わりに、前記チタンシリサイド層内部または側壁に形成されたシリコンが酸化するようにすることにより、上記の問題点を克服できる半導体素子のゲート電極形成方法とする。
【００２１】
本発明の半導体素子のゲート電極形成方法は、半導体基板上にゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜を順次積層する段階と、前記マスク膜、チタンシリサイド膜、ポリシリコン膜及びゲート酸化膜を所定部分エッチングしてゲート電極を形成する段階と、前記チタンシリサイド膜の側壁を２０乃至１００Åの幅だけ除去する段階と、前記半導体基板表面と、ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の表面にシリコン膜を被覆する段階と、前記ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の側壁にのみ前記シリコン膜が存在するように、シリコン膜を非等方性エッチングする段階と、上記結果として得られた半導体基板の表面を再酸化する段階とを含む。
【００２２】
前記チタンシリサイド膜の側壁を所定幅だけ除去する工程は、チタンシリサイド膜をＨＦ希釈液またはＢＯＥ希釈液に浸漬させて除去するのが望ましい。
【００２３】
また、前記チタンシリサイド膜はチタンシリサイドターゲットを用いてＰＶＤ法で形成し、チタンシリサイドターゲットはシリコンとチタンのモル比が２．０乃至２．５である。
【００２４】
また、前記チタンシリサイド膜の蒸着段階の後に、前記チタンシリサイド膜を結晶化するための熱処理工程をさらに行うのが望ましく、前記熱処理工程は７００乃至９００℃で、１０乃至６０秒間行うのが望ましい。
【００２５】
また、前記ゲート酸化膜は３０Å以上で蒸着されるのが望ましい。
【００２６】
本発明によれば、ポリシリコン膜とチタンシリサイド膜の積層膜を用いてゲート電極を形成した後、再酸化工程の前に、ゲート電極の側壁にシリコン膜を形成し、再酸化工程時に、ゲート電極の側壁ではシリコン膜のみが酸化するようにする。これにより、再酸化工程時にチタンシリサイド膜の急激な酸化が防止でき、チタンシリサイドの線幅が保持できるのでゲート電極の電導特性が保持される。
【００２８】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。図７乃至図１３は本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【００２９】
まず、図７を参照すれば、半導体基板１１上にゲート酸化膜１２を公知の熱成長または蒸着方式によって形成した後、ゲート酸化膜１２上に比抵抗の低いポリシリコン膜、すなわち不純物のドープしたポリシリコン膜１３を所定厚さで蒸着する。このとき、ゲート酸化膜１２は次工程のために、約３０Å以上で蒸着し、望ましくは３０乃至１００Å厚さで蒸着する。また、ポリシリコン膜１３はＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方式で形成される。
【００３０】
その後、図８に示すように、ポリシリコン膜１３上にチタンシリサイドターゲット（ｔａｒｇｅｔ）を用いたＰＶＤ法でチタンシリサイド膜（ＴｉＳｉｘ）を蒸着する。このとき、蒸着時にチタンシリサイド膜は非晶質状態である。その後、所定温度例えば７００乃至９００
℃で、１０乃至６０秒間熱処理して、非晶質状態のチタンシリサイド膜を結晶質状態のチタンシリサイド膜（ＴｉＳｉ２）１５に相変化させる。ここで、ＰＶＤ蒸着時にシリコンとチタンのモル比（Ｓｉ／Ｔｉ）が２．０乃至２．５の造成のスパッタターゲットを使用し、チタンシリサイド膜は５００乃至１０００Å厚さで蒸着する。
【００３１】
続いて、図９に示すように、チタンシリサイド膜１５上にマスク膜１６を所定厚さで蒸着する。マスク膜１６は酸化膜あるいは窒化膜である。その後、公知のフォトリソグラフィー方式によって、マスク膜１６上にゲート電極形態のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、前記マスク膜１６をパターニングする。次に、パターニングしたマスク膜１６をさらにマスクとして、チタンシリサイド膜１５、ポリシリコン膜１３及びゲート酸化膜１２をパターニングしてゲート電極を形成する。
【００３２】
続いて、図１０に示すように、ゲート電極の形成された半導体基板をＨＦ希釈液またはＢＯＥ（ｂｕｆｆｅｒｅｄ  ｏｘｉｄｅ  ｅｔｃｈａｎｔ）希釈液に所定時間浸漬させ、チタンシリサイド膜１５の側壁を所定部分エッチングする。このとき、ＨＦ希釈液またはＢＯＥ希釈液への浸漬時間はチタンシリサイド膜１５が約２０乃至１００Å程度エッチングされるだけである。ここで、前記チタンシリサイド膜１５のエッチング速度がゲート酸化膜１２に比べて極に速いため、前記ＨＦ希釈液またはＢＯＥ希釈液への浸漬の間にゲート酸化膜１２の縁部は殆どエッチングされない。かつ、エッチングされる恐れの発生を防止する為に、ゲート酸化膜１２は膜厚３０以上、望ましくは膜厚３０乃至１００Åで形成される。
【００３３】
このように、チタンシリサイド膜１５をＨＦ希釈液またはＢＯＥ希釈液でエッチングすることは、次工程におけるゲート再酸化工程時にチタンシリサイド膜１５の酸化を一層効果的に防止するためであり、図１０の工程は省略可能である。
【００３４】
続いて、図１１に示すように、結果物表面すなわち半導体基板１１上及びゲート電極表面にシリコン膜１７が形成される。シリコン膜１７は１００Å以下、例えば１０乃至１００Å程度で形成され、一部エッチングされたチタンシリサイド膜１５側壁にシリコン膜１７が十分に埋め込まれるように形成される。また、このシリコン膜１７はドープしたシリコン膜よりも相対的に酸化速度の遅いドープしないシリコン膜を用いるのが望ましく、シリコン膜の結晶状態は薄膜で形成できる非晶質シリコン膜を用いるのが望ましい。
【００３５】
続いて、図１２に示すように、シリコン膜１７を非等方性エッチングしてゲート電極側壁にのみ残るようにする。未説明符号１７Ａは側壁に残っている酸化膜である。
【００３６】
続いて、図１３に示すように、エッチング欠陥を除去し、微細に残ったポリシリコン残留物を除去し、ゲート酸化膜バーズビークを通したゲート酸化膜の信頼性向上のために半導体基板表面を再酸化させる。ここで、前記再酸化工程は７００乃至８５０℃で、ドライ雰囲気下で行われ、約２０乃至２００Å程度の酸化膜が発生するまで再酸化するのが望ましい。このとき、相対的に酸化の速いチタンシリサイド膜１５の側壁にはシリコン膜１７がキャッピング（ｃａｐｐｉｎｇ）されているので、チタンシリサイド膜１５の側壁部分は酸化しなくなる。また、本実施例のように、再酸化工程を行うと、ゲート電極の側壁に形成されているシリコン膜１７Ａのみが酸化するので、酸化膜が均等に形成される。これにより、非正常に酸化しない。
【００３７】
以下、本発明の他の実施例を説明する。図１４乃至図１７は本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための工程断面図である。
【００３８】
図１４に示すように、半導体基板３１上に熱酸化工程によってゲート酸化膜３２を成長させ、前記ゲート酸化膜３２上にＬＰＣＶＤ法によって比抵抗の低いポリシリコン膜３３を蒸着させる。
【００３９】
続いて、図１５に示すように、ＴｉＳｉｘターゲットを用いたＰＶＤ法により前記ポリシリコン膜３３上に３００乃至８００Å厚さで第１ＴｉＳｉｘ膜３４を形成する。ここで、ＴｉＳｉｘターゲットはＰＶＤ蒸着時にパーティクルの発生が最小化するように、Ｓｉ：Ｔｉのモル比（ｘ）が２．０乃至２．２のものを用いる。次に、第１ＴｉＳｉｘ膜３４上に５０乃至３００Å厚さでシリコン膜３５を形成し、前記シリコン膜３５上に、さらにＳｉ：Ｔｉのモル比（ｘ）が２．０乃至２．２のＴｉＳｉｘターゲットを用いたＰＶＤ法によって、３００乃至８００Å厚さで第２ＴｉＳｉｘ膜３６を形成する。
【００４０】
上述したように、第１及び第２ＴｉＳｉｘ膜３４、３６は非晶質状態である。シリコン膜３５は非晶質シリコン膜、結晶質シリコン膜、ドープしないシリコン膜、ドープしたシリコン膜等、種類によらず使用できる。
【００４１】
続いて、図１６に示すように、熱処理工程によって非晶質状態の第１及び第２ＴｉＳｉｘ膜を結晶質のＴｉＳｉ２膜３７に相変化させる。ここで、熱処理工程の間に、第１及び第２ＴｉＳｉｘ膜とシリコン膜の間の固相反応が起こり、これにより、ＴｉＳｉ２膜３７内には余分のシリコンが残っていることで、シリコン過剰状態のＴｉＳｉ２膜３７が形成される。
【００４２】
一方、熱処理工程は炉熱処理または急速熱処理工程で行う。なお、炉熱処理の場合は７００乃至９００℃で５乃至３０分間、急速熱処理の場合は７００乃至１，０００℃で１０乃至６０秒間行う。また、炉熱処理と急速熱処理を組み合わせて使用する事も出来る。
【００４３】
続いて、図１７に示すように、ＴｉＳｉ２膜３７上に酸化膜または窒化膜からなる絶縁膜３８を蒸着し、公知の写真エッチング工程によってＴｉＳｉ２膜／ポリシリコン膜の積層構造のゲート電極を形成する。
【００４４】
続いて、図１８に示すように、エッチング工程による欠陥除去、残留しているポリシリコン膜の残留物除去、及びゲート酸化膜の信頼性向上のためにゲート再酸化工程を行う。その結果、半導体基板３１表面上及びＴｉＳｉ２膜／ポリシリコン膜構造のゲート電極の側壁に酸化膜３９が形成される。このとき、酸化膜３９はＴｉＳｉ２膜３７及びポリシリコン膜３３の側壁で同じ厚さで形成される。これはＴｉＳｉ２膜３７内に過剰で存在するシリコンが酸化するため、ＴｉＳｉ２膜３７の酸化速度とポリシリコン膜３３の酸化速度とが類似していることに起因する。
【００４５】
上述したように、ゲート再酸化工程は、７００乃至８５０℃で、ドライ雰囲気下で酸化膜３９が２０乃至２００Å厚さで成長するように行われる。
【００４６】
本発明の実施例では、Ｓｉ：Ｔｉのモル比が２．０乃至２．２のＴｉＳｉｘターゲットを用いるため、パーティクルの発生頻度を最小化することができ、しかも、ＴｉＳｉｘ膜間にシリコン膜を挟むことにより、ＴｉＳｉ２膜内に過剰のシリコンが残存することになるため、ゲート再酸化工程により形成される酸化膜の厚さがＴｉＳｉ２膜とポリシリコン膜の側部で均一となる。
【００４７】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００４８】
【発明の効果】
以上説明のように本発明によれば、ポリシリコン膜とチタンシリサイド膜の積層膜でゲート電極を形成した後、再酸化工程の前にゲート電極の側壁にシリコン膜を形成し、再酸化工程時にゲート電極の側壁ではシリコン膜のみを酸化させるようにする。これにより、再酸化工程時にチタンシリサイド膜の急激な酸化を防止でき、チタンシリサイドの線幅を保持できるので、ゲート電極の電導特性が保持される。
【００４９】
また、本発明は、Ｓｉ：Ｔｉのモル比が２．０乃至２．２のＴｉＳｉｘターゲットを用いると同時に、ＴｉＳｉｘ膜間にシリコン膜を挟むことにより、パーティクルの発生頻度を最小化できる。しかも、ゲート再酸化工程時にＴｉＳｉ２膜の側壁で酸化膜が非正常に成長することを防止できる。
【図面の簡単な説明】
【図１】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図２】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図３】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図４】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図５】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図６】Ｓｉ：Ｔｉのモル比によるパーティクルの発生頻度を示すグラフである。
【図７】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図８】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図９】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１０】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１１】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１２】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１３】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１４】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１５】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１６】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１７】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図１８】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【符号の説明】
１１，３１  半導体基板
１２，３２  ゲート酸化膜
１３，３３  ポリシリコン膜
１５  チタンシリサイド膜p
１６ マスク膜p
１７  シリコン膜p
１８，３９  酸化膜p
３０  酸化膜スペーサp
３４  第１ＴｉＳｉｘ膜p
３５  シリコン膜p
３６  第２ＴｉＳｉｘ膜p
３７  ＴｉＳｉ２膜
３８  絶縁膜p
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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