(57)【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
それぞれ第１の転送ゲートを介して前記メモリセルアレイの異なるビット線に接続される複数の第１のラッチ回路を備えて、ページ単位のデータセンス及びデータラッチの機能を有する第１のページバッファと、
それぞれ第２の転送ゲートを介して前記メモリセルアレイの異なるビット線に接続される複数の第２のラッチ回路を備えて、ページ単位のデータセンス及びデータラッチの機能を有する第２のページバッファと、
前記メモリセルアレイのあるページのデータを前記第２のページバッファに読み出し、チップ外部に出力して検査した後、前記第１のページバッファに転送して前記メモリセルアレイの別のページに書き込むコピー動作を実行する制御回路とを備え、
前記制御回路は、前記メモリセルアレイに対する書き込みパルスの印加及びベリファイ読み出しの繰り返しにより前記第１のページバッファに転送された検査済みのページのデータを前記メモリセルアレイに書き込み、前記書き込みパルスの印加とベリファイ読み出しの切り換えタイミングにおいて、前記メモリセルアレイから前記第２のページバッファへのデータの読み出し動作を割り込ませ、前記データの読み出しが終了したら外部に対してアクセス許可状態として前記第２のページバッファに読み出されたデータを書き込み動作期間中にチップ外部に出力する制御を実行するものである
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルアレイは、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のページバッファは、書き込みデータを保持して、前記メモリセルアレイの選択セルに対する書き込みパルス印加後の書き込みベリファイ読み出しを行う機能を有する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のページバッファから前記第１のページバッファに書き込みデータが転送された後、前記メモリセルアレイへのデータ書き込み動作開始までに一定の猶予期間が設定される
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
アドレスをデコードして前記メモリセルアレイのページを選択するアドレスデコーダと、
書き込みページのアドレスを保持する第１のアドレスレジスタと、
読み出しページのアドレスを保持する第２のアドレスレジスタと、
これら第１及び第２のアドレスレジスタのアドレスを選択して前記アドレスデコーダに供給する選択回路と、
を有することを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
アドレスをデコードして前記メモリセルアレイのページを選択するアドレスデコーダと、
異なる書き込みページのアドレスを保持する第１及び第２のアドレスレジスタと、
読み出しページのアドレスを保持する第３のアドレスレジスタと、
これら第１乃至第３のアドレスレジスタのアドレスを選択して前記アドレスデコーダに供給する選択回路と、
を有することを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルアレイから前記第２のページバッファに読み出されたデータは、チップ外部に出力されて検査された後、二値レベルが反転されて前記第１のページバッファにコピー書き込みデータとして転送される
ことを特徴とする請求項１〜６のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記第２のページバッファに読み出されたデータを変更するためにチップ外部から入力される追加データをその二値レベルを反転して前記第２のページバッファに転送するためのデータ反転回路を有する
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルアレイの第１ページから前記第２のページバッファへのデータ読み出しは、通常のデータ読み出し時とは二値レベルを反転した読み出し動作として行われるものであって、
前記第２のページバッファに読み出されたデータをチップ外部に出力する経路にはデータの二値レベルを反転するデータ反転回路を有する
ことを特徴とする請求項１〜６のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置に係り、特にその書き込み制御法に関する。
【０００２】
【従来の技術】
電気的書き換え可能な不揮発性半導体メモリの一つに、ＮＡＮＤ型フラッシュメモリがある。このＮＡＮＤ型フラッシュメモリにおいて、あるページのセルデータを別のページに書き込むというコピー書き込み動作を行う技術は既に提案されている。この様なコピー書き込み機能を実現する上で、主として要請されるのは、（１）書き込み転送レートの高速化と、（２）コピー書き込みの高い信頼性、である。
【０００３】
コピー動作の高速化は、ＮＡＮＤフラッシュメモリのオンチップ動作とすることにより実現できる。即ち、メモリセルアレイの第１のページのデータをセンスアンプに読み出し、この読み出しデータを外部端子に出力することなく第２のページへの書き込むことにより、高速のコピー動作が可能である。しかしこの方式は、読み出しデータをチップ外部に出力しないことから書き込み処理時間が短くなるものの、コピー書き込み動作を繰り返したときにデータが化けるおそれを排除できない。
【０００４】
一方、コピー書き込みの信頼性は、センスアンプに読み出されたデータをチップ外部まで出力すれば、外部のメモリコントローラで書き込みデータを検査できるため、保証することができる。しかしこの場合には、書き込み転送レートは大きく犠牲になる。
【０００５】
図２５は、読み出しデータをチップ外部まで出力するようにしたコピー書き込み動作の例を示している。ここでは、ページアドレスＲｏｗ１のデータを読み出してチップ外部にシリアル出力し、そのデータをコントローラで検査して、ページアドレスＲｏｗＡに書き込み、同様にページアドレスＲｏｗ２のデータを読み出して、これをページアドレスＲｏｗＢに書き込む、というページ単位の繰り返しコピー動作の例を示している。
【０００６】
書き込みイネーブル信号に同期して、読み出しコマンド（Ｒｅａｄ  ｃｏｍ．）及びアドレス（Ａｄｄ）を入力して、ページＲｏｗ１のデータ読み出しが行われる。メモリセルアレイからセンスアンプへのデータ読み出し動作の間、メモリチップはビジー状態となる。センスアンプに読み出された１ページ分のデータは、読み出しイネーブル信号ＲＥＢによりシリアルに転送されてチップ外部に出力される（Ｄａｔａ  Ｏｕｔ）。
【０００７】
出力されたデータはコントローラで検査される。そして、ロードコマンド（Ｌｏａｄ  ｃｏｍ．）、アドレス（Ａｄｄ）、必要に応じて一部の書き込みデータ（Ｄａｔａ（ｅｘｔｒａ））及び書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．）を順次入力することで、ページアドレスＲｏｗＡへの書き込み動作が行われる。書き込み動作の間、メモリはビジー状態になる。このとき外部入力される書き込みデータはなくてもよいし、一部の修正データ或いは１ページ分のデータであってもよい。ページアドレスＲｏｗＡへの書き込み動作が終了した後に、同様にして、ページアドレスＲｏｗ２のデータ読み出しと、その読み出しデータのページアドレスＲｏｗＢへの書き込みが行われる。
【０００８】
【発明が解決しようとする課題】
以上のように従来のコピー書き込みでは、信頼性を保証しようとすると、図２５に示したように、読み出しデータをチップ外部まで出力し、書き込み動作が終了してから次の読み出し動作を行うという制御となる。この方式では、コピーデータをチェックするためのシリアル出力時間がコピー動作の高速性を損なう大きな要因となる。具体的に説明する。メモリセルアレイからセンスアンプへのデータ読み出し時間を２５μｓｅｃ、メモリセルアレイのデータ書き込み時間を２００μｓｅｃとし、ページ長を２ｋバイト、センスアンプデータのチップ外部へのシリアル転送のサイクルを５０ｎｓｅｃとして、転送レートを計算すると、６．２Ｍバイト／ｓｅｃとなる。これはコピー動作中のデータ追加時間を無視した場合である。書き込み転送レートの高速化にとっては、読み出しデータのシリアル出力期間５０ｎｓｅｃ×２ｋ＝１００μｓｅｃが大きなオーバーヘッドとなっている。
【０００９】
この発明は、より高速のコピー書き込みを可能とした不揮発性半導体記憶装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明の一実施形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、それぞれ第１の転送ゲートを介して前記メモリセルアレイの異なるビット線に接続される複数の第１のラッチ回路を備えて、ページ単位のデータセンス及びデータラッチの機能を有する第１のページバッファと、それぞれ第２の転送ゲートを介して前記メモリセルアレイの異なるビット線に接続される複数の第２のラッチ回路を備えて、ページ単位のデータセンス及びデータラッチの機能を有する第２のページバッファと、前記メモリセルアレイのあるページのデータを前記第２のページバッファに読み出し、チップ外部に出力して検査した後、前記第１のページバッファに転送して前記メモリセルアレイの別のページに書き込むコピー動作を実行する制御回路とを備え、前記制御回路は、前記メモリセルアレイに対する書き込みパルスの印加及びベリファイ読み出しの繰り返しにより前記第１のページバッファに転送された検査済みのページのデータを前記メモリセルアレイに書き込み、前記書き込みパルスの印加とベリファイ読み出しの切り換えタイミングにおいて、前記メモリセルアレイから前記第２のページバッファへのデータの読み出し動作を割り込ませ、前記データの読み出しが終了したら外部に対してアクセス許可状態として前記第２のページバッファに読み出されたデータを書き込み動作期間中にチップ外部に出力する制御を実行するものであることを特徴とする。

【００１３】
この発明によると、一つのメモリセルアレイ内でのページ単位のコピー書き込みを行う場合に、書き込み動作と読み出し動作を一部オーバーラップさせることによって、転送レートの向上が図られる。
【００１４】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。メモリセルアレイ１００は、図２に示すように、複数個（図の例では１６個）のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１，  …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１．ＳＧ２のゲート電極はワード線ＷＬと平行に配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１５】
一本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページあるいはその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。
書き換え／読み出し回路２００は、メモリセルアレイ１００のページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）兼ラッチ回路（ＤＬ）を含む。
【００１６】
メモリセルアレイ１００のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２０及びカラムデコーダ１５０が設けられている。制御回路１１０は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１０により制御される高電圧発生回路１３０は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【００１７】
入出力バッファ２３０は、データの入出力及びアドレス信号の入力に用いられる。即ち、入出力バッファ２３０を介して、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ７とデータ書き換え／読み出し回路２００の間でデータの転送が行われる。Ｉ／Ｏ端子から入力されるアドレス信号は、アドレスレジスタ１４０，１６０に保持され、それぞれカラムデコーダ１５０，ロウデコーダ１２０に送られてデコードされる。
【００１８】
Ｉ／Ｏ端子からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１８０に保持され、これにより制御回路１１０が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、ライトイネーブルＷＥＢ、リードイネーブルＲＥＢ、ライトプロテクトＷＰＢ等の外部制御信号は、動作ロジックコントロール回路２２０に入力され、それらの論理に基づいて動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、また制御回路１１０に送られて、動作制御が行われる。
【００１９】
この様にこの実施の形態のＮＡＮＤ型フラッシュメモリは、アドレス入力を伴うコマンド入力或いは、コマンド入力のみの制御で動作する。コマンドレジスタ１８０が所定のコマンドを受け付けると、制御回路１１０が書き込み等の動作制御を行う。制御回路１１０は、コマンドにより支持されて動作を実行するためメモリコア部を制御するだけでなく、必要な電圧発生、チップ内部で自動処理中であることを外部に示すビジー信号の出力、内部的なビジー信号の出力のために、ステータスレジスタ２１０及び１９０の制御を行う。
【００２０】
この実施の形態では、コピー書き込み動作制御を行うために、ロウアドレスレジスタ１６０の他に、もう一系統のロウアドレスレジスタ１６５が設けられている。これら２系統のロウアドレスレジスタ１６０，１６５からロウデコーダ１２０への出力部には、アドレス選択回路１７０が設けられ、いずれか一方のロウアドレスがロウデコーダ１２０に供給されるようになっている。
【００２１】
図３は、メモリセルアレイ１００の１ページの中のｎ本のビット線ＢＬの範囲について、書き換え／読み出し回路２００からデータ線（ｉｏ，ｉｏｎ）３９までの経路の構成を示している。ビット線ＢＬは、ビット線電位をクランプするためのビット線クランプ回路を兼ねたプリセンス回路３１を介してセンス線Ｎ０に接続される。
【００２２】
書き換え／読み出し回路２００は、セルアレイに対する書き込み動作と読み出し動作を一部オーバーラップさせてコピー書き込みを実行するために、二つのページバッファ２００ａ，２００ｂを備えて構成される。第１のページバッファ２００ａは、主として、書き込みデータを保持してメモリセルアレイ１００へのデータ書き込みを行うために使用される。第１のページバッファ２００ａは、各ビット線毎のラッチ回路３２を備え、それらのノードＮ１１，Ｎ１２は、制御信号ＴＧ１，ＴＧ１Ｂにより選択される転送ゲート３３，３４を介して選択的にセンス線Ｎ０に接続されるようになっている。
【００２３】
第２のページバッファ２００ｂは、やはり各ビット線毎にラッチ回路３６を備え、そのノードＮ１１は、制御信号ＴＧ２により駆動される転送ゲート３５を介してセンス線Ｎ０に接続される。ラッチ回路３６の二つのノードＮ２１，Ｎ２２は、カラムゲート３７，３８を介して、対をなすデータ線（ｉｏ，ｉｏｎ）３９に接続されている。
【００２４】
第２のページバッファ２００ｂは、書き込み／読み出しデータを一時保持するキャッシュとして使用される。即ちページ単位のデータ書き込み時には、カラムゲート３７，３８がカラム選択線ＣＳＬにより順次駆動されて、入出力バッファからデータ線３９をシリアルに転送されてくるデータが順次ラッチ回路３６にロードされる。このラッチ回路３６にロードされたデータは、転送ゲート３５を介して並列に第１のページバッファ２００ａの対応するラッチ回路３２に転送され、保持される。データ読み出し時は、第２のページバッファ２００ｂに読み出されたデータは、やはりカラムゲート３７，３８がカラム選択線ＣＳＬにより順次駆動されて、シリアルデータに変換されてデータ線３９を転送されて出力されることになる。
【００２５】
この実施の形態の場合、コピーのための読み出しではない通常のデータ読み出し動作では、第１のページバッファ２００ａがセンスアンプとして用いられるが、コピー書き込み動作を行う場合には、第１のページバッファ２００ａに書き込みデータを保持した状態でデータ読み出しを行うために、第２のページバッファ２００ｂが直接ビット線データを取り込むセンスアンプとして用いられることになる。
【００２６】
図３では、一つの入出力パッドに対応する一対のデータ線ｉｏ，ｉｏｎに接続される範囲を示している。例えばメモリセルアレイ１００の１ページが２ｋバイト長であるとすると、入力パッドが８個の場合には、図３のビット線数は、ｎ＝２０４８となる。即ち、ｎビットのデータが第２のページバッファ２００ｂとデータ線３９の間で、シリアル／パラレル変換されることになる。
【００２７】
図３では、ページバッファ２００ａを簡略化して示しているが、実際には書き込み動作時、書き込みパルス印加とベリファイ読み出し動作を繰り返し行うため、ビット毎ベリファイに必要な回路が設けられる。図４は、そのベリファイ動作に必要な回路部を含めて、ページバッファ２００ａの単位回路構成を示している。ラッチ回路３２は、クロックト・インバータＣＩ１，ＣＩ２を逆並列接続して構成される。センス線Ｎ０は、転送ゲート（ＮＭＯＳトランジスタ）３３を介してラッチ回路３２のデータ保持ノードＮ１１に接続されている。センス線Ｎ０には、プリチャージ用ＮＭＯＳトランジスタ４２が設けられ、またプリチャージ電荷保持のためのキャパシタＣ２が接続されている。
【００２８】
ノードＮ１１は、転送スイッチ素子であるＮＭＯＳトランジスタ４４を介してノードＮ１１のデータを一時記憶するための一時記憶ノードＮ２に接続されている。この記憶ノードＮ２には、ＶＲＥＧをプリチャージするためのＮＭＯＳトランジスタ４６も接続されている。ノードＮ２にはレベル保持のためのキャパシタＣ１が接続されている。キャパシタＣ１の端子は接地される。
【００２９】
共通信号線ＣＯＭは、各カラム毎に１バイト分の書き換え／読み出し回路２００に共通に配設されるもので、ノードＮ２により制御される転送スイッチ素子であるＮＭＯＳトランジスタ４５と、制御信号ＲＥＧにより制御される転送スイッチ素子であるＮＭＯＳトランジスタ４３を介して、センス線Ｎ０に接続されている。この共通信号線ＣＯＭは、センス線Ｎ０を選択的に充電する際に用いられるＶｃｃ電源線として、また書き込み・消去のベリファイ動作においてはパス／フェイル判定を行うための信号線として用いられる。
【００３０】
図４のページバッファ２００ａを用いた書き込み及び書き込みベリファイ動作を簡単に説明する。この実施の形態でのメモリセルは、図６に示すように、浮遊ゲートＦＧと制御ゲートＣＧが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートＦＧが電子を保持していない低しきい値状態を消去状態（データ“１”）、浮遊ゲートＦＧに電子が注入された高しきい値状態を書き込み状態（データ“０”）として記憶する。図８はそのデータのしきい値分布を示している。
【００３１】
書き込み動作は、データ“０”，“１”に応じて、ビット線ＢＬを介して選択セルのチャネルを“Ｌ”，“Ｈ”レベルにプリチャージし、選択ワード線に正の書き込み電圧Ｖｐｇｍを与えて行われる。詳細な説明は省くが、“０”データが与えられた選択セルでは、浮遊ゲートにチャネルから電子が注入される。“１”データが与えられた非選択セルでは、フローティングになるチャネルが制御ゲートからの容量カップリングにより電位昇圧して、書き込みが禁止される。
【００３２】
図６は、選択セルの書き込み時の電圧印加の様子と、消去時の電圧印加の様子を示している。データ消去は、ブロック単位で一括して行われるもので、制御ゲートＣＧを０Ｖとし、ｐ型ウェルに消去電圧を印加して、浮遊ゲートＦＧの電子を放出させることになる。
【００３３】
実際の書き込み動作では、図７に示すように、順次電圧値を高くした書き込みパルス電圧Ｖｐｇｍの印加とベリファイ読み出しが繰り返し行われる。ベリファイ読み出し時の選択ワード線に与える電圧は、図８に示すように、“０”データのしきい値分布を保証する値Ｖｖ０が用いられる。書き込みサイクルの間、図４のページバッファ２００ａは書き込みデータを保持する。
【００３４】
書き込みデータは、“０”，“１”に応じて、ラッチ回路３２のノードＮ１１が“Ｌ”，“Ｈ”となるようにロードされるが、ビット毎ベリファイ読み出しによって、“１”データの“Ｈ”レベルは、書き込み動作が終了するまで保持される。“０”データは、“０”書き込みが十分になった時点で、読み出しビット線が“Ｈ”レベルになり、これがセンスノードＮ１を介してノードＮ１１に“Ｈ”が転送され、データ反転される。ラッチ回路３２のノードＮ１１がオール“Ｈ”となったことを、一時記憶ノードＮ２を介して共通配線ＣＯＭで検出することによって、書き込みが完了したこと（ベリファイパス）が判定されることになる。
【００３５】
図５は、一対のデータ線（ｉｏ，ｉｏｎ）３９について入力バッファ２３０の近傍の構成を示している。データ線３９は、データ線センスアンプ４０に接続され、読み出し出力は出力回路５０を介して入出力パッドＩ／Ｏに出力される。データ線３９には、これらをＶｃｃにイコライズするためのＰＭＯＳトランジスタにより構成されたデータ線イコライズ回路３０が接続されている。
【００３６】
書きこみデータを入力バッファ６０を介してページバッファ２００に書き込む経路には、データ反転回路９０が設けられている。即ちページバッファ２００にデータをロードする場合、書き込みデータは、Ｉ／Ｏパッドから入力バッファ９０、データ反転回路９０により必要に応じて二値レベルを反転し、更にデータ入力回路７０を介してデータ線３９に転送される。具体的にデータ反転回路９０が用いられるのは、後に説明するように、コピー書き込み動作において、データを追加する場合である。
【００３７】
データ反転回路９０は、排他的論理和ゲートであり、信号ＩＮＶＥＲＴが”Ｌ”の場合、Ｉ／Ｏパッドのデータが“Ｈ”の時、データ線ｉｏが“Ｈ”、従って第２のページバッファ２００ｂのラッチ回路３６のノードＮ２１には“Ｈ”が転送される。ＩＮＶＥＲＴが”Ｈ”の場合には、Ｉ／Ｏパッドのデータが“Ｈ”の時、ｉｏには”Ｌ”、従ってラッチ回路３６のノードＮ２１が“Ｌ”となる。これがデータのレベル反転の意味である。
【００３８】
データ入力回路７０は、データロードイネーブル信号ＤＬＥにより活性化されて、入力されたデータを相補データに変換してデータ線３９に転送する。詳細な説明は省くが、このデータ入力回路７０は、ＰＭＯＳトランジスタ７１ａ，７１ｂ及びＮＭＯＳトランジスタ７２ａ，７２ｂによる二つの出力ドライバを有し、これらのドライバによって、データ反転回路９０の出力が“Ｈ”のとき、データ線ｉｏ，ｉｏｎにそれぞれ“Ｈ”，“Ｌ”が与えられる。イネーブル信号ＤＬＥが“Ｌ”のときは、全てのトランジスタ７１ａ，７１ｂ，７２ａ，７２ｂがオフの高出力インピーダンス状態になる。
【００３９】
データ書き込み動作では、最初に１ページ分の書きこみデータを第２のページバッファ２００ｂにロードし、これを第１のページバッファ２００ａに転送する。通常の書き込み動作の場合、データ反転回路９０では、信号ＩＮＶＥＲＴを”Ｌ”にした状態でデータ入力が行われる。従って、”１”書きこみの場合、第２のページバッファ２００ｂのラッチ回路３６のノードＮ２１に”Ｈ”データが入力され、これが転送ゲート３５を介して第１のページバッファ２００ａのラッチ回路３２のノードＮ１１に転送される。
【００４０】
このデータ状態は、ビット線にＶｃｃ程度の電位を転送することになり、ワード線で選択されたセルに書きこみパルスを与えた場合には、しきい値シフトをしない書き込み（書き込み禁止）となる。逆に、”０”書きこみの場合、ラッチ回路３２のノードＮ１１には”Ｌ”データが入力される。これは、ビット線に０Ｖを転送することになり、ワード線で選択されたセルに書き込みパルスを与えた場合には、負のしきい値状態の”１”セルに対してＦＮトンネル注入によってしきい値シフトさせる“０”書き込みとなる。
【００４１】
図１６は、通常のデータ書き込み時、“０”データの場合について、入出力パッド（“Ｌ”レベル）からラッチ回路３６のノードＮ２１に“Ｌ”レベルが転送され、更にラッチ回路３２のノードＮ１１に“Ｌ”レベルが転送され、これにより“０”書き込みが行われる様子を示している。
【００４２】
但しこの実施の形態でのコピー書き込み動作においては、ラッチ回路３６のノードＮ２１に読み出された１ページ分のデータをレベル反転してラッチ回路３２のノードＮ１１に転送することが必要である。何故なら、セルデータの読み出し時は、“０”データがラッチ回路３２のノードＮ１１（またはラッチ回路３６のノードＮ２１）に“Ｈ”として読み出されるのに対し、“０”データ書き込みのためにはラッチ回路３２のノードＮ１１が“Ｌ”として書き込みデータを保持しなければならないからである。この様にコピー書き込み動作において、ラッチ回路３９のノードＮ２１からラッチ回路３２のノードＮ１１へのデータ転送時にレベル反転することから、コピー書き込みデータを一部変更するために入出力パッドからデータ追加する場合に、データ反転回路９０でのレベル反転を必要とすることになる。
【００４３】
次にこの実施の形態でのコピー書き込み動作を説明する。コピー動作は、メモリセルアレイ１００のあるページのデータをページバッファに読み出し、更に外部に転送出力してこれを検査し、必要ならデータを追加して、メモリセルアレイ１００の別のページに書き込むという動作を基本とする。この実施の形態でのコピー書き込み動作は、メモリセルアレイ１００からのデータ読み出しと同じメモリセルアレイ１００へのデータ書き込み動作を一部オーバーラップさせることにより、高速化を図っている。
【００４４】
図９は、その様なコピー書き込み動作の制御タイミングを示している。横軸は時間であり、”ｏｐｅｒａｔｉｏｎ”の行に示す記述は、コマンド入力やアドレス入力、およびデータの入出力である。”Ｒｅａｄ  ｃｏｍ”は、読み出し動作を起動するコマンドであり、それに続く“Ａｄｄ．（Ｒｏｗ１）”は、読み出し動作を行うアドレス入力である。コマンド入力やアドレス入力は、ライトイネーブルＷＥＢの“Ｌ”に同期して行われる。“Ｒｅａｄｙ／ＢｕｓｙＢ”は、ステータスレジスタ２１０によりチップ外部に知らされるレディ／ビジー状態信号である。“Ｉｎｔ．Ｒｅａｄｙ／ＢｕｓｙＢ”は、ステータスレジスタ１９０によって、チップ内部でのみ出力されるレディ／ビジー状態信号である。
【００４５】
ここでは、アドレス（Ｒｏｗ１）が入力された後に、読み出し動作が実行されるものとする。この読み出し動作は、通常の読み出し動作コマンドであってもよいし、コピー時の専用の読み出し動作であってもよい。この読み出し動作は、図１５に示すようなデータ転送動作になる。通常の読み出し動作では、メモリセルのデータを一旦第１のページバッファ２００ａのラッチ回路３２のノードＮ１１に読み出してから、これを第２のページバッファ２００ｂのラッチ回路３６のノードＮ２１に転送するが、コピー専用の読み出し動作とする場合には、メモリセルのデータを、第２のページバッファ２００ｂのラッチ回路３８のノードＮ２１に直接読み出す。
【００４６】
図１５の例では、メモリセルが“０”セルであり、ノードＮ２１には“Ｈ”電位が読み出されている。この読み出し時の波形図は、図１８のようになる。時刻ｒ０で、選択ワード線に０Ｖ、ＮＡＮＤセル内の非選択ワード線にパス電圧Ｖｒｅａｄ（約４Ｖ）、ビット線側の選択ゲートＳＧＤにパス電圧Ｖｒｅａｄ（約４Ｖ）を印加する。ページバッファ２００ａでは、制御信号ＢＬＣＬＡＭＰにビット線プリチャージ用の電圧を印加すると、ページバッファ２００ａからビット線がプリチャージレベルＶｐｒｅまで充電される。
【００４７】
時刻ｒ１で、ソース線（ＣＥＬＳＲＣ）側選択ゲートＳＧＳにパス電圧Ｖｒｅａｄ（約４Ｖ）を印加すると、制御ゲートに０Ｖの読み出し電圧が印加された選択メモリセルによるセル電流が流れる。選択セルが“０”セルならば、しきい値が正なので、実線のようにビット線電位の変化は小さく、“１”セルならば大きなセル電流が流れビット線を放電する。
【００４８】
時刻ｒ２でページバッファ２００内のセンスノードをプリチャージした後に、時刻ｒ３で再び制御信号ＢＬＣＬＡＭＰとしてセンス用電圧を与えてビット線電位をセンスする。このとき、ビット線の電位がＶｓｅｎのレベルより高ければ、ノードＮ２１（またはＮ１１）は、”Ｈ”となる。すなわち、”０”セルの場合は、”Ｈ”がノードＮ２１（またはＮ１１）に読み出される。このノードＮ２１の“Ｈ”は、データ出力経路で反転されて、Ｉ／Ｏパッドには、“Ｌ”として出力される。
【００４９】
セルからのデータ読み出しの間、ステータスレジスタ２１０はチップ外部にビジー状態（ｂｕｓｙ  ｒｅａｄ）を知らせ、ステータスレジスタ１９０はチップ内部でビジー状態を知らせる。
【００５０】
このようにしてページバッファ２００に読み出されたデータは、リードイネーブル信号ＲＥＢにより制御されて、シリアル転送されて外部入出力パッドに出力され、メモリコントローラに取り込まれる。このデータを、メモリコントローラで検査した後、異なるロウアドレスＲｏｗＡのページに書き込むため、データ入力コマンド”Ｌｏａｄ  ｃｏｍ”、書き込み先のロウアドレス”ＲｏｗＡ”、および必要に応じて追加書き込みデータ”Ｄａｔａ（ｅｘｔｒａ）”が入力され、コピー書きこみを実行する書きこみコマンド”Ｐｒｏｇ．ｃｏｍ．”が入力される。
【００５１】
ここで、コピー書き込みのための１ページ分のデータは、前述のようにラッチ回路３６のノードＮ２１に保持されている読み出しデータをレベル反転してラッチ回路３２のノードに転送する必要がある。従って、チップ外部に読み出して検査したデータの一部を変更する追加データを入力する場合には、これをチップ内で一旦レベル反転してラッチ回路３６のノードＮ２１にロードすることが必要になる。即ち外部書き込みデータは、図１７に示すように、制御信号ＩＮＶＥＲＴを”Ｈ”として反転回路９０でレベル反転してノードＮ２１にロードする。
【００５２】
その後、コピー書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．）が入力されたら、メモリセルにとっての正しい書きこみデータとなるように、ラッチ回路３６のノードＮ２１のデータをラッチ回路３２のノードＮ１２に反転転送する。すなわち、図３において、制御信号ＴＧ２とＴＧ１Ｂを”Ｈ”レベルにしてデータ転送を行い、ノードＮ２１が”Ｈ”の場合、ノードＮ１１が”Ｌ”になるような反転転送を行う。
【００５３】
なお追加するデータの“０”，“１”レベルをメモリコントローラ内で反転させてチップに供給する場合には、データ反転回路９０を非活性（ＩＮＶＥＲＴ＝“Ｌ”）にして、図１６に示す通常のデータ書き込みと同様のデータロードを行えばよい。
【００５４】
ラッチ回路３２へのデータ転送が済み次第、書き込みパルス印加動作を開始する。書き込みデータの転送が終わったところで、第２のページバッファ２００ｂのデータは不要になる。そこで、第２のページバッファ２００ｂのラッチ回路３６を有効に使用するため、チップ内部では書きこみ動作実行中（ｂｕｓｙ）でありながら、外部には、短いビジー（ダミービジー）状態にした後、レディ（ｒｅａｄｙ）としてコマンド受付可能な状態にする。
【００５５】
通常の書きこみ動作時間は２００μｓ〜３００μｓというオーダーであるが、ここでは、数μｓ程度の短いダミービジー（Ｄｕｍｍｙ  ｂｕｓｙ）とすることが重要である。コピー動作が複数のページのデータ移動であるとすれば、読み出し、書きこみ、読み出しが連続する。よって、ここで、次のコピー元のロウアドレス（ページアドレス）”Ｒｏｗ２”に対する読み出しコマンド（Ｒｅａｄ  ｃｏｍ．）とアドレス（Ａｄｄ（Ｒｏｗ２））を入力する。
【００５６】
チップ内部では、制御回路１１０によりシーケンス制御されて、ページバッファ２００ａのラッチ回路３２とメモリセルとの間で書きこみ動作が行われ、前述した書き込みパルス印加とベリファイ読み出しを繰り返す書きこみサイクルが進行中であるが、書きこみパルス印加動作の後や、書きこみベリファイ動作の後には、割り込み処理が可能である。即ち、書きこみ中のデータは、ラッチ回路３２にスタティックに保持され、また、ＮＭＯＳトランジスタ３３によって、センス線Ｎ０やラッチ回路３６とは電気的に切り離されている。従って、図２０に示すような書き込みサイクルにおいて、書きこみパルス印加中であれば、その書きこみパルス印加動作が終了する時点ｔ２，ｔ４，ｔ６…を待って読み出し動作を割り込ませ、書きこみベリファイ読み出し動作中であれば、そのベリファイ読み出し動作が終了する時点ｔ３，ｔ５，…を待ってから、読み出し動作を割り込ませればよい。
【００５７】
この様にして、書きこみパルス印加動作や、ベリファイ動作の合間に、読み出し動作のためにビット線を解放させることができる。この割り込み処理の読み出し動作は通常の読み出し動作と同様に、終了するまで外部にはｂｕｓｙ状態を出力する。読み出しが終了し次第、Ｒｅａｄｙ／ｂｕｓｙＢをＲｅａｄｙにするだけでなく、中断させた書きこみ処理を再開する。そして、Ｒｅａｄｙとなったため、ページバッファ２００ｂに読み出されたロウアドレス”Ｒｏｗ２”のデータをシリアル出力して、チップ外部でそのコピー元データをチェックする、というように同様に繰り返す。
【００５８】
書き込みサイクル中に読み出し動作を割り込ませるタイミングは、早ければ早い方がよい。この動作の効果を出すためには、シリアル出力時間やコマンド、アドレス入力、データロード時間をできる限りチップ内部のｂｕｓｙ時間にオーバーラップさせることが必要である。そのオーバーラップによって、２回目以降のコピー書き込みでは、書き込み実行コマンド（Ｐｒｏｇ．ｃｏｍ．）入力時に、まだチップ内部での書き込みが終了していない状況となりうる。
【００５９】
この場合は、実行中の書き込みが終了しなければ、次の書き込みに進めないため、ステータスレジスタ２１０は、書き込みが終了するまで本当のビジー（Ｔｒｕｅ  ｂｕｓｙ）を出すことになる。すなわち、第２のコピー書き込みのアドレスＲｏｗＢを入力し、追加データを第２のページバッファ２００ｂにロードしても、その書き込みデータを第１のページバッファ２００ａに転送するまでは、Ｒｅａｄｙ／ＢｕｓｙＢをＲｅａｄｙ状態にできない。
【００６０】
アドレスＲｏｗＡの書き込みが終了すると、ダミービジー（Ｄｕｍｍｙ  ｂｕｓｙ）の期間をおいて、外部的には、次のアドレスＲｏｗ３に対する読み出し可能なレディ状態になる。内部的には、アドレスＲｏｗＢに対する書き込みサイクルが実行され、ビジー状態が続く。以下、同様の動作が繰り返される。
【００６１】
図１０及び図１１は、ここまでのコピー書き込み動作でのページバッファ回りのデータの遷移を示している。これらの図では、ページ長４ｂｉｔ分を一例として示している。図１０（ａ）は、コピー元の最初のページアドレスＲｏｗ１のセルｃｅｌｌ０，ｃｅｌｌ１，ｃｅｌｌ２，ｃｅｌｌ３のデータ“１”，“０”，“１”，“０”が第２のページバッファ２００ｂのノードＮ２１に“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”として読み出される様子を示している。
【００６２】
このノードＮ２１に読み出されたデータは、図１０（ｂ）に示すように、シリアル転送されて入出力バッファを介して外部に読み出される。以上の読み出し動作が終了した後、必要なら追加データを加えて、これを第２のページバッファ２００ｂにロードする。図１０（ｃ）がその様子を示しており、ここでは読み出しデータが“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”の状態でラッチ回路３６のノードＮ２１に保持されており、これが一部書き換えられて、“Ｌ”，“Ｈ”，“Ｌ”，“Ｌ”としてロードされた例を示している。
【００６３】
第２のページバッファ２００ｂのノードＮ２１にロードされたデータは、図１０（ｄ）に示すように、データ反転されて第１のページバッファ２００ａのノードＮ１１に転送され、コピー先のアドレスＲｏｗＡのセルに書き込まれる。その書き込みサイクルの途中で一時書き込み動作を中断し、第１のページバッファ２００ａに書き込みデータを保持したまま、次のコピー元であるページアドレスＲｏｗ２の読み出しが行われる。その様子が図１１（ａ）であり、セルデータは第２のページバッファ２００ｂのノードＮ２１に直接読み出される。ここでは読み出しデータは、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”である例を示している。
【００６４】
そして、図１１（ｂ）に示すように、ノードＮ２１に読み出されたデータがシリアル転送されて外部に出力される間に、ノードＮ１１の書き込みデータによるアドレスＲｏｗＡのセルへのデータ書き込みが再開される。即ちここで、チップ外部から見れば、読み出し動作と書き込み動作とがオーバーラップする。書き込み動作は、ノードＮ１１のデータ“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”により、アドレスＲｏｗＡのセルｃｅｌｌ０，ｃｅｌｌ１，ｃｅｌｌ２，ｃｅｌｌ３に“１”，“０”，“１”，“１”を書くものであるが、図１１（ｂ）では、セルｃｅｌｌ１がまだ“１”のままで書き込みが完了していないことを示している。
【００６５】
アドレスＲｏｗ２のデータ読み出しが終了したら、先のページに対すると同様に必要に応じて変更書き込みデータを入力して、図１１（ｃ）に示すように、第２のページバッファ２００ｂが書き換えられる。第１のページバッファ２００ａの書き込みデータによるセルへのデータ書き込みが完了するまでは、第２のページバッファ２００ｂのデータを第１のページバッファ２００ａに転送できない。
【００６６】
図１１（ｄ）は、ノードＮ１１のデータ“Ｈ”，“Ｌ”，“Ｈ”，“Ｈ”により、アドレスＲｏｗＡのセルｃｅｌｌ０，ｃｅｌｌ１，ｃｅｌｌ２，ｃｅｌｌ３に対する“１”，“０”，“１”，“１”の書き込みが完了して、ベリファイ読み出しによって“Ｌ”を保持していたノードＮ１１が反転して、第１のページバッファ２００ａのノードＮ１１がオール“Ｈ”になった状態を示している。以下、第２のページバッファ２００ｂのノードＮ２１のデータは反転されて第１のページバッファ２００ａのノードＮ１１に転送され、コピー先であるアドレスＲｏｗＢに対する書き込みが同様に行われることになる。
【００６７】
ここまでの動作において、ページアドレスＡに対する書き込みサイクル中に、別のページアドレスＲｏｗ２に対する読み出し動作を割り込ませるから、中断する書き込みサイクルの書き込みページアドレスＲｏｗＡを記憶しておくことが必要である。そのために、図１に示したように、２系統のロウアドレスレジスタ１６０，１６５が用意されている。このロウアドレスレジスタ１６０，１６５の切り換えは次のようにすればよい。
【００６８】
書きこみ動作に使うアドレスは、ロウアドレスレジスタ１６５に格納する。書きこみ動作中は、ロウアドレス選択スイッチ１７２をオンさせ、このロウアドレスレジスタ１６５からロウデコーダ１２０に書きこみ用のアドレスを出力する。そして、割り込み処理の読み出し動作に使うアドレスは、ロウアドレスレジスタ１６０に格納する。読み出し動作を割り込ませてよいタイミングになったら、ロウアドレス選択スイッチ１７２をオフ、１７１をオンさせて、ロウデコーダ１２０に読み出し用アドレスを出力する。読み出し動作が終わり次第、再び書きこみ用ロウアドレスをロウデコーダ１２０に出力するように、スイッチ１７１と１７２を切り替える。
【００６９】
従来例で述べたように、コピー前のセルデータ読み出し時間を２５μｓｅｃ、データ書き込み時間を２００μｓｅｃとし、ページ長を２ｋバイト、センスアンプデータのチップ外部へのシリアル転送のサイクルを５０ｎｓｅｃとしたとき、転送レートは、６．２Ｍバイト／ｓｅｃとなる。これに対してこの実施の形態では、コピー元のデータのチップ外部へのシリアル出力の時間１００μｓｅｃが、書き込み動作によるビジー時間にオーバーラップするため、見かけ上の動作時間が短くなり、コピー書き込み動作を複数ページに対して連続的に行うと、書き込み転送レートは約９Ｍバイト／ｓｅｃに向上する。
【００７０】
［実施の形態２］
実施の形態１の動作制御では、コピー書き込みを開始した場合に、第２のページバッファ２００ｂのラッチ回路３６から第１のページバッファ２００ａのラッチ回路３２にデータ転送の後、すぐ書き込みパルス印加動作を開始している。このために、次のコピー元のデータ読み出しを書き込みパルス印加動作や書き込みベリファイ動作の境界に割り込ませる処理が必要であった。これはタイミング的な自由度がある反面、読み出しコマンドを入力しているのに、実際の読み出し動作に待ち時間が発生することを意味する。従って出力されるビジー時間が、最大で、読み出しビジー時間＋書き込みパルス印加動作１回の時間となったり、読み出しビジー時間＋書き込みベリファイ動作時間となってしまう。結果として、割り込ませた読み出し動作のビジー時間をタイミングよく検出しないと、シリアル出力を始めるまでに時間的に損をすることになる。
【００７１】
これに対して、実施の形態２では、書き込みコマンド入力、書き込みデータロードを行った後、直ちに書き込みパルス印加に進まず、次のコピー元に対するデータ読み出しを待ってから、書き込みパルス印加を開始するような動作制御を行う。その動作制御を図９に対応させて図１２に示す。
【００７２】
先の実施の形態と同様に、コピー元のアドレスＲｏｗ１のデータを読み出し、これをコピー先のアドレスＲｏｗＡに書き込むべく、ロードコマンド（Ｌｏａｄｃｏｍ．）、アドレス（Ａｄｄ．）、書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．）を入力する。ここまでは先の実施の形態と変わらない。この実施の形態では、第２のページバッファ２００ｂから第１のページバッファ２００ａに書き込みデータを転送した後に、書き込みパルス印加動作に進まずに、書き込みスタンバイ状態とする猶予期間を設けて、次のコピー元データ読み出しを待ち受ける。これは、連続動作を想定した典型的な動作制御である。
【００７３】
この様にすると、ロウアドレスＲｏｗＡに対する書き込みコマンドの後のロウアドレスＲｏｗ２の読み出し動作のビジーが、通常の読み出し動作の時間で必ずレディに戻る。従って、書き込みサイクル中の任意の割り込みでないために設計が容易になる。図１２に示すように、読み出しビジー状態が終了した後、書き込みサイクルが読み出しデータのシリアル出力と同時に開始されることになる。
【００７４】
但し、書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．）の入力後に読み出しコマンド（Ｒｅａｄ  ｃｏｍ．）を入力しない限り、内部では書き込み動作が開始しないという制御にしたとすると、読み出しコマンドの入力の遅れが大きく転送レートの遅れにつながる。従って、読み出しコマンドに対する待ち時間（書き込みスタンバイの猶予時間）は、予め一定の時間に設定しておき、その時間を過ぎたら、読み出しコマンドを待たずに書き込みサイクルを開始するという制御を行うことが好ましい。
【００７５】
［実施の形態３］
実施の形態１，２の動作制御では、書き込みを行うロウアドレス（ページアドレス）と次のコピー元のデータ読出しのロウアドレスを別々のアドレスレジスタに同時に保持して、自動的にこれを制御回路が切り換える必要があった。これに対して、チップ内部でのロウアドレス切り換え制御をなくし、ユーザー、コントローラがアドレスを再入力する制御方法とすることができる。
【００７６】
その様な実施の形態のコピー動作制御を、図１３に示す。ここでは、コマンドやアドレスの入力回数を増やした場合に、小刻みなレディ／ビジー（Ｒｅａｄｙ／ＢｕｓｙＢ）制御の必要が生じないように、コマンドやアドレス入力の順番を先の実施の形態とは異ならせている。すなわち、コピー元のアドレスＲｏｗ１のデータをメモリセルから読出し、外部にシリアル出力した後に、ロードコマンド（Ｌｏａｄ  ｃｏｍ．）、コピー先アドレス（Ａｄｄ．（ＲｏｗＡ）、追加データ（Ｄａｔａ）を入力する。ここで、通常のロードコマンドとの互換性のため形式的に書き込み先ロウアドレスＲｏｗＡを入力しているが、これは続いて入力される次のコピー元データ読出しコマンド（Ｒｅａｄ  ｃｏｍ．）、及びその読出し先を示すロウアドレス（Ａｄｄ．（Ｒｏｗ２）を入力することによって、先に入力された形式的な書き込みロウアドレス“ＲｏｗＡ”は“Ｒｏｗ２”によって上書きされる。
【００７７】
続いてコピー書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．１）を入力すると、第２のページバッファ２００ｂのデータが、第１のページバッファ２００ａ側に反転転送され、読出し用アドレスである”Ｒｏｗ２”に対して読出し動作を行う。この時点で、第１のページバッファ２００ａに保持されている書き込みデータはロウアドレスを失っている。そこで、外部から改めて、ロードコマンド（Ｌｏａｄｃｏｍ．）、書き込みアドレス（Ａｄｄ．（ＲｏｗＡ））及び書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．２）を再入力する。これによって、第１のページバッファ２００ａの保持データの書き込みがチップ内部で実行され、その間第２のページバッファ２００ｂに読み出されたデータは、先の実施の形態と同様シリアル出力することが可能になる。この場合、書き込み動作を始めるには、常にその直前で書き込み用のロウアドレスを入力することが必要である。
【００７８】
コピー元のアドレスＲｏｗ２のデータ読み出し後も同様に、コピー先書き込みアドレスＲｏｗＢを一旦入力し、次のコピー元のアドレスＲｏｗ３を入力した後に、改めて書き込みアドレスＲｏｗＢを再入力する。この様にこの実施の形態では、ロウアドレスが入力されるたびにロウアドレスレジスタの内容を上書きしていくだけでよいので、ロウアドレスの制御は簡単になる。
【００７９】
［実施の形態４］
実施の形態３と同様のコマンド、アドレス入力方式を採用して、一連のコピー動作でビジー（ｂｕｓｙ）が出る回数を最も減らした場合の動作制御例を、図１４に示す。実施の形態３と同様に、最初のアドレスＲｏｗ１の読み出しデータのコピー先アドレスＲｏｗＡに対する書き込みデータのロード後、書き込みコマンド（Ｐｒｏｇ．ｃｏｍ．）の入力前に次のコピー元の読み出しコマンド及びアドレス（Ｒｏｗ２）入力を行う。但し実施の形態３とは異なり、書き込みアドレスＲｏｗＡの再入力は行うことなく、アドレスＲｏｗ２のページバッファへの読み出し後、アドレスＲｏｗＡに対する書き込み動作とアドレスＲｏｗ２のデータのシリアル出力を並行して行っている。そして、アドレスＲｏｗＡに対する書き込みサイクル中に、チェックされたデータのコピー先アドレスＲｏｗＢの入力、引き続き次のコピー元のアドレスＲｏｗ３の入力が行われる。
【００８０】
従ってこの実施の形態の場合、書き込み中のアドレスＲｏｗＡ、データチェックを終えた後の書き込み先のアドレスＲｏｗＢ及び、このアドレスＲｏｗＢへの書き込み前に読み出しを行うためのアドレスＲｏｗ３を同時にチップ内に保持することが必要になる。これを実現するには、図２１に示すように、３つのロウアドレスレジスタ１６０，１６６，１６５を必要とする。これは、図１の構成でのロウアドレスレジスタ１６０，１６５の間に更にロウアドレスレジスタ１６６を追加した形である。入力されるロウアドレスは、書き込みアドレスである場合にレジスタ１６０，１６６，１６５の順に転送される。
【００８１】
具体的に図１４の動作制御タイミングに沿って説明すると、次のようになる。まず最初の読み出しアドレスＲｏｗ１は、１番目のロウアドレスレジスタ１６０に入力され、これが切り換え回路１７０により選択されてロウデコーダ１２０に出力され、読み出しが行われる。読み出し動作が終了すると、アドレスＲｏｗ１は不要であるから、次のコピー先の書き込みアドレスＲｏｗＡは、１番目のロウアドレスレジスタ１６０に上書きされる。続いて書き込み動作が開始される前に、次のコピー元の読み出しアドレスＲｏｗ２が入力されるが、このとき１番目のロウアドレスレジスタ１６０に保持されているアドレスＲｏｗＡは２番目のロウアドレスレジスタ１６６にシフトされ、１番目のロウアドレスレジスタ１６０にアドレスＲｏｗ２が入力される。
【００８２】
そして、アドレスＲｏｗ２が選択されて読み出し動作が終了すると、２番目のロウアドレスレジスタ１６６のアドレスＲｏｗＡは３番目のロウアドレスレジスタ１６５にシフトされ、これに切り換え回路１７０により選択されて書き込み動作が行われる。このアドレスＲｏｗＡの書き込みサイクル中に、次の書き込み先のアドレスＲｏｗＢが入力されるが、これは１番目のロウアドレスレジスタ１６０に上書きされる。引き続き読み出し先のアドレスＲｏｗ３が入力されると、１番目のロウアドレスレジスタ１６０の書き込みアドレスＲｏｗＢは２番目のロウアドレスレジスタ１６６にシフトされて、１番目のロウアドレスレジスタ１６０にアドレスＲｏｗ３が入る。この時点で、３つのロウアドレスレジスタ１６０，１６６，１６５にはそれぞれ、Ｒｏｗ３，ＲｏｗＢ，ＲｏｗＡが保持されていることになる。
【００８３】
このアドレスデータ保持状態で、３番目のロウアドレスレジスタ１６５のアドレスＲｏｗＡによる書き込みサイクルが終了した後、２番目のロウアドレスレジスタ１６６のアドレスＲｏｗＢは、３番目のロウアドレスレジスタ１６５に転送される。そして、１番目のロウアドレスレジスタ１６０のアドレスＲｏｗ３の読み出し動作が終了した後、３番目のロウアドレスレジスタ１６５に転送されたアドレスＲｏｗＢにより次の書き込みサイクルが開始される。
以上のようなロウデコーダに出力するロウアドレスのチップ内保持と切り換えを行ってコピー書き込み動作を継続することにより、コピー書き込みの転送レートは大きく向上する。
【００８４】
［実施の形態５］
ここまでの実施の形態では、コピーするためのデータ読出しを通常の読出し方式（図１５）で行うことを前提としたため、チップ外部にシリアル出力されるデータは、正しい論理データとなっていた。一方、その読み出されたデータをページバッファにロードして書き込みデータにするためには、データを反転転送させる必要があった。すなわち、図１７に示すように、第２のページバッファ２００ｂのノードＮ２１のデータを第１のページバッファ２００ａのノードＮ１１に転送する際に反転させなければ、正しい書き込みデータにならない。また、シリアル出力したコピー元データをチェックした後、書き込みデータを外部入力して修正する場合においても、データを反転させてページバッファに入力する必要があった。
【００８５】
これに対して、書き込みデータの反転転送を行わないようにすることもできる。そのためには、セルからのデータ読み出しをここまでの実施の形態とは逆に、“０”データが“Ｌ”レベル、“１”データが“Ｈ”レベルとなる読み出し方式を採用すればよい。その様な実施の形態を次に説明する。
【００８６】
図１９は、この実施の形態において、反転データを第２のページバッファ２００ｂに直接読み出す動作波形を、図１８と対応させて示している。反転データ読み出しは、通常のビット線ＢＬ側からセル電流を流す方式に代えて、共通ソース線ＣＥＬＳＲＣ側からセル電流を流すようにすることで可能になる。時刻ｒ０で選択ワード線に０〜０．５Ｖ程度の読出し用電圧Ｖｃｇｃｐ、ＮＡＮＤセル内の非選択ワード線にはパス電圧Ｖｒｅａｄ（約４Ｖ）、共通ソース線ＣＥＬＳＲＣにＶｃｃ（約３Ｖ）、共通ソース線ＣＥＬＳＲＣ側の選択ゲートＳＧＳにパス電圧Ｖｒｅａｄ（約４Ｖ）を印加し、クランプトランジスタにも”Ｈ”レベルの電圧ＢＬＣＬＡＭＰを印加して、センスアンプから選択ビット線を０Ｖにプリチャージする。
【００８７】
時刻ｒ１で、ビット線ＢＬ側の選択ゲートＳＧＤにパス電圧Ｖｒｅａｄ（約４Ｖ）を印加すると、選択メモリセルが“１”セルの場合には、負のしきい値のためビット線ＢＬにはＶｃｇｃｐ−Ｖｔ（負のしきい値）、すなわち正の電圧が現れる。逆に、選択メモリセルが”０”セルであった場合には、しきい値Ｖｔが正であるため、ビット線に現れる電圧Ｖｃｇｃｐ−Ｖｔは、０Ｖ近傍の低い電圧となる。時刻ｒ２でページバッファ内をプリチャージした後に、時刻ｒ３のタイミングでクランプトランジスタに読み出し電圧を印加してビット線電位をセンスすると、ビット線電位がセンスレベルＶｓｅｎより高い”１”セルは、ページバッファ２００ｂのノードＮ２１に”Ｈ”として読み出される。”０”セルは、逆に、”Ｌ”として読み出される。
【００８８】
この読み出しデータ“０”，“１”のレベル関係は、書き込みデータと同じである。この読み出しデータをコピー元データとしてチップ外部でチェックするためにチップ外部にシリアル出力する場合には、実施の形態１〜４とは逆に、途中の経路でデータを反転する必要がある。一方、書き込みデータを追加、修正するデータ入力時は、データの反転は不要となる。
【００８９】
この場合のセルデータの反転読み出しと、データの入出力回路部のデータ転送の様子を、図１７と対応させて図２２に示す。コピーのための読出しを行った後、外部にシリアル出力する場合には、反転回路９０により、制御信号ＩＮＶＥＲＴを”Ｈ”にしてデータを反転させて出力すればよい。
【００９０】
また、この場合のデータの遷移状態を、先の実施の形態の図１０及び図１１と対応させて、図２３及び図２４に示す。図１０（ａ）と同じセルデータであるとして、図１１（ａ）に示すように、第２のページバッファ２００ｂのノードＮ２１に読み出されるデータは図１０（ａ）とは反転したデータとなる。この読み出しデータは、図１３（ｂ）に示すようにシリアル出力されるが、このとき前述のようにデータ反転される。
【００９１】
コピー書き込みデータの第２のページバッファ２００ｂへのロードは、図２３（ｃ）に示すように、図１０（ｃ）とは反転したデータとなる。従って、この後第２のページバッファ２００ａのノードＮ１１へのデータ転送は、図１０（ｄ）では反転転送であるのに対し、図１１（ｄ）に示すように反転させないノーマル転送となる。
【００９２】
図２４（ａ）のセルデータ読み出しも同様に、反転読み出しとなる。以下同様にコピー書き込みが実行される。書き込みベリファイによって、第１のページバッファ２００ａがオール“Ｈ”になることで、書き込みサイクルが終了することは、先の実施の形態と同じである。
【００９３】
【発明の効果】
以上述べたようにこの発明によれば、コピー元データのシリアル出力時間を書き込みサイクルのビジー時間にオーバーラップさせることによって、見かけ上の動作時間を短くすることができ、コピー書き込み動作を複数のページに対して連続的に行うと書き込み転送レートを大きく向上させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＮＡＮＤ型フラッシュメモリの全体構成を示す図である。
【図２】同実施の形態１のメモリセルアレイの構成を示す図である。
【図３】同実施の形態１の書き換え／読み出し回路の構成を示す図である。
【図４】図３の第１のページバッファの具体構成を示す図である。
【図５】同実施の形態１のデータ入出力回路部の構成を示す図である。
【図６】メモリセル構造と書き込み／消去原理を示す図である。
【図７】書き込み動作原理を説明するためのワード線電圧波形を示す図である。
【図８】データのしきい値分布を示す図である。
【図９】同実施の形態１のコピー書き込み動作制御のタイミング図である。
【図１０】同コピー書き込み動作のデータ遷移状態を示す図である。
【図１１】同コピー書き込み動作のデータ遷移状態を示す図である。
【図１２】実施の形態２のコピー書き込み動作制御のタイミング図である。
【図１３】実施の形態３のコピー書き込み動作制御のタイミング図である。
【図１４】実施の形態４のコピー書き込み動作制御のタイミング図である。
【図１５】通常のデータ読み出し及びコピーのためのデータ読み出しのデータ転送の様子を示す図である。
【図１６】通常の書き込み動作でのデータ転送の様子を示す図である。
【図１７】実施の形態１−４でのコピー書き込み動作のデータ転送の様子を示す図である。
【図１８】実施の形態１−４でのデータ読み出し時の電圧波形を示す図である。
【図１９】実施の形態５でのデータ読み出し時の電圧波形を示す図である。
【図２０】実施の形態１での書き込みサイクルへの読み出し動作の割り込みを説明するための図である。
【図２１】実施の形態４のメモリ構成を図１と比較して示す図である。
【図２２】実施の形態５でのコピー書き込み動作のデータ転送の様子を示す図である。
【図２３】同実施の形態５でのコピー書き込み動作のデータ遷移状態を示す図である。
【図２４】同実施の形態５でのコピー書き込み動作のデータ遷移状態を示す図である。
【図２５】従来のＮＡＮＤ型フラッシュメモリでのコピー書き込み動作のタイミング図である。
【符号の説明】
１００…メモリセルアレイ、１１０…制御回路、１２０…ロウデコーダ、１３０…高電圧発生回路、１４０…カラムアドレスレジスタ、１５０…カラムデコーダ、１６０，１６５…ロウアドレスレジスタ、１７０…アドレス選択回路、１８０…コマンドレジスタ、１９０…ステータスレジスタ、２００…データ書き換え／読み出し回路、２１０…ステータスレジスタ、２２０…ロジックコントロール回路、２３０…入出力バッファ、２００ａ…第１のページバッファ、２００ｂ…第２のページバッファ、３１…プリセンス回路（クランプ回路）、３２，３６…ラッチ回路、３３，３４，３５…転送ゲート、３７，３８…カラムゲート、３９…データ線、３０…データ線イコライズ回路、４０…データ線センスアンプ、５０…出力回路、６０…入力バッファ、７０…データ入力回路、９０…データ反転回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２２】
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【図２１】
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【図２３】
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【図２４】
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【図２５】
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