(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを有するメモリアレイ部と、
制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、
前記メモリアレイ部は、それぞれの不揮発性メモリセルに所望の情報を格納可能であり、
前記制御部は、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、
前記電圧生成部は、前記各動作においてメモリセルに印加する所定の電圧を前記制御部からの制御に応じて生成し、制御信号発生回路と複数のチャージポンプユニット回路とを有し、
制御信号発生回路は、前記複数のチャージポンプユニット回路に供給する制御信号を生成し、
前記チャージポンプユニット回路は、
入力端子と出力端子と、
電源電圧の振幅を有する第１の信号、第２の信号と第３の信号があって、前記第１の信号、第２の信号と第３の信号の各々の入力端子と、電源端子と所定のＭＯＳトランジスタのＷＥＬＬのバイアス端子とを有し、
前記第２の信号と前記第３の信号は、前記第１の信号に同期して変化する信号であり、かつ前記第１の信号の1周期の期間の所定の時間で変化する信号であり、
複数の前記ユニット回路が縦続接続されて所定の電圧を発生する回路であり、前記縦続接続された複数の前記ユニット回路の奇数段と偶数段に供給される各々の前記第１の信号は、逆位相の関係にあって、各々の前記第２の信号と前記第３の信号は各々の第１の信号に従属的に発生される信号であり、
前記チャージポンプユニット回路において、
供給される電源電圧の振幅変化を持つ前記第１の信号の変化に応じて第1の容量を介して入力端子に伝達する機能と、
ドレインを前記入力端子に接続され、ソースを出力端子に接続されたチャージトランスファ用第１のＭＯＳトランジスタと、
前記第２の信号と前記第３の信号の合成信号を電源電圧端子と前記入力端子間電圧変化をする第４の信号を第４の信号出力端子に発生出力する回路と、
前記第４の信号を第３の容量を介して前記第１のＭＯＳトランジスタのゲート端子に伝達する回路と、
前記第１のＭＯＳトランジスタのゲート端子と前記入力端子間に接続される第２のバイアス回路と、
前記出力端子にゲート端子が接続される第４のＭＯＳトランジスタがあって、前記第４のＭＯＳトランジスタのソース電極およびドレイン電極は各々前記第１のＭＯＳトランジスタのゲート端子および前記入力端子に接続され、
前記第４の信号発生回路は、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第２の容量と第１のバイアス回路で構成され、前記第２の信号は、前記第２の容量を介して前記第２のＭＯＳトランジスタのゲート端子に供給され、前記第２のＭＯＳトランジスタのソース、およびドレインは各々前記入力端子および前記第４の信号出力端子に接続され、前記第２のＭＯＳトランジスタのゲートは前記第１のバイアス回路で前記入力端子にバイアスされ、
前記第３のＭＯＳトランジスタのゲート、ソースおよびドレインは、各々前記第３の信号端子、前記電源端子および前記第４の信号出力端子に接続され、
前記第１のＭＯＳトランジスタと前記第４のＭＯＳトランジスタのＷＥＬＬは、前記ＷＥＬＬバイアス端子に接続され、所定のＷＥＬＬバイアス電圧を供給される機能を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、
前記メモリアレイ部は、それぞれの不揮発性メモリセルに所望の情報を格納可能であり、
複数のワード線と、複数のデータ線とを有し、それぞれの不揮発性メモリセルは対応するワード線にゲート電極が接続され、対応するデータ線に接続されることによりアレイ状に形成され、
ウェル領域を共通にする不揮発性メモリセルの群を１以上有し、
前記制御部は、前記不揮発性メモリセルに情報を格納し、または前記不揮発性メモリセルに格納した情報を消去するために対応するワード線および／または対応するウェル領域に前記電圧生成部で発生した電圧を供給制御し、
前記電圧生成部は、前記各動作においてメモリセルに印可する所定の電圧を前記制御部からの制御に応じて生成し、制御信号発生回路と複数のチャージポンプユニット回路とを有し、
制御信号発生回路は、前記複数のチャージポンプユニット回路に供給する制御信号を生成し、
前記チャージポンプユニット回路は、
入力端子と出力端子と、
電源電圧の振幅を有する第１の信号、第２の信号と第３の信号があって、前記第１の信号、第２の信号と第３の信号の各々の入力端子と、電源端子と所定のＭＯＳトランジスタのＷＥＬＬのバイアス端子を有し、
前記第２の信号と前記第３の信号は、前記第１の信号に同期して変化する信号であり、かつ
前記第１の信号の1周期の期間の所定の時間で変化する信号であり、
複数の前記ユニット回路が縦続接続されて所定の電圧を発生する回路であり、前記縦続接続された複数の前記ユニット回路の奇数段と偶数段に供給される各々の前記第１の信号は、逆位相の関係にあって、かつ各々の前記第２の信号と前記第３の信号は各々の第１の信号に従属的に発生される信号であり、
前記チャージポンプユニット回路において、
供給される電源電圧の振幅変化を持つ前記第１の信号の変化に応じて第1の容量を介して入力端子に伝達する機能と、
ドレインを前記入力端子に接続され、ソースを出力端子に接続されたチャージトランスファ用第１のＭＯＳトランジスタと、
前記第２の信号と前記第３の信号の合成信号を電源電圧端子と前記入力端子間電圧変化をする第４の信号を第４の信号出力端子に発生出力する回路と、
前記第４の信号を第３の容量を介して前記第１のＭＯＳトランジスタのゲート端子に伝達する回路と、
前記第１のＭＯＳトランジスタのゲート端子と前記入力端子間に接続される第２のバイアス回路と、
前記出力端子にゲート端子が接続される第４のＭＯＳトランジスタがあって、前記第４のＭＯＳトランジスタのソース電極およびドレイン電極は各々前記第１のＭＯＳトランジスタのゲート端子および前記入力端子に接続され、
前記第４の信号発生回路は、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第２の容量と第１のバイアス回路で構成され、前記第２の信号は、前記第２の容量を介して前記第２のＭＯＳトランジスタのゲート端子に供給され、前記第２のＭＯＳトランジスタのソース、およびドレインは各々前記入力端子および前記第４の信号出力端子に接続され、前記第２のＭＯＳトランジスタのゲートは前記第１のバイアス回路で前記入力端子にバイアスされ、
前記第３のＭＯＳトランジスタのゲート、ソースおよびドレインは、各々前記第３の信号端子、前記電源端子および前記第４の信号出力端子に接続され、
前記第１のＭＯＳトランジスタと前記第４のＭＯＳトランジスタのＷＥＬＬは、前記ＷＥＬＬバイアス端子に接続され、所定のＷＥＬＬバイアス電圧を供給される機能を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体装置において、前記電圧生成部は、前記複数のチャージポンプユニット回路のうち、1段目のチャージポンプユニット回路の前記入力端子をＭＯＳダイオードによるクランプ回路を設けることを特徴とした不揮発性半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の不揮発性半導体装置において、前記電圧生成部は、前記複数のチャージポンプユニット回路のうち、1段目のチャージポンプユニット回路の前記入力端子を前記第１の信号に同期した所定の期間にＭＯＳトランジスタをスイッチ動作させてクランプする回路を設けることを特徴とした不揮発性半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の不揮発性半導体装置において、複数段のチャージポンプユニット回路のうち、所定の後段のチャージポンプユニット回路の前記チャージトランスファ用第１のＭＯＳトランジスタのＷＥＬＬバイアスに、所定の前段のチャージポンプユニット回路の前記チャージトランスファ用第１のＭＯＳトランジスタのＷＥＬＬバイアスと異なるバイアスを与え、前記チャージトランスファ用第１のＭＯＳトランジスタの電圧制御閾値を下げることを特徴とした不揮発性半導体装置。
【請求項６】
不揮発性記憶部と、中央処理装置とを有し、外部より第１の動作電圧が供給され、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能であり、
前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルと、電圧生成部とを有し、前記中央処理装置からの動作指示に応じて前記複数の不揮発性メモリセルにアクセスを行い、情報の格納、または情報の読み出しを行い、前記不揮発性記憶部は、前記中央処理装置からの情報を格納動作指示に応じて、前記電圧生成部に所定の電圧の発生を指示し、
前記電圧生成部は、前記各動作においてメモリセルに印可する所定の電圧を前記制御部からの制御に応じて生成し、制御信号発生回路と複数のチャージポンプユニット回路とを有し、
制御信号発生回路は、前記複数のチャージポンプユニット回路に供給する制御信号を生成し、
前記チャージポンプユニット回路は、
入力端子と出力端子と、
電源電圧の振幅を有する第１の信号、第２の信号と第３の信号があって、前記第１の信号、第２の信号と第３の信号の各々の入力端子と、電源端子と所定のＭＯＳトランジスタのＷＥＬＬのバイアス端子を有し、
前記第２の信号と前記第３の信号は、前記第１の信号に同期して変化する信号であり、かつ
前記第１の信号の1周期の期間の所定の時間で変化する信号であり、
複数の前記ユニット回路が縦続接続されて所定の電圧を発生する回路であり、前記縦続接続された複数の前記ユニット回路の奇数段と偶数段に供給される各々の前記第１の信号は、逆位相の関係にあって、かつ各々の前記第２の信号と前記第３の信号は各々の第１の信号に従属的に発生される信号であり、
前記チャージポンプユニット回路において、
供給される電源電圧の振幅変化を持つ前記第１の信号の変化に応じて第1の容量を介して入力端子に伝達する機能と、
ドレインを前記入力端子に接続され、ソースを出力端子に接続されたチャージトランスファ用第１のＭＯＳトランジスタと、
前記第２の信号と前記第３の信号の合成信号を電源電圧端子と前記入力端子間電圧変化をする第４の信号を第４の信号出力端子に発生出力する回路と、
前記第４の信号を第３の容量を介して前記第１のＭＯＳトランジスタのゲート端子に伝達する回路と、
前記第１のＭＯＳトランジスタのゲート端子と前記入力端子間に接続される第２のバイアス回路と、
前記出力端子にゲート端子が接続される第４のＭＯＳトランジスタがあって、前記第４のＭＯＳトランジスタのソース電極およびドレイン電極は各々前記第１のＭＯＳトランジスタのゲート端子および前記入力端子に接続され、
前記第４の信号発生回路は、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第２の容量と第１のバイアス回路で構成され、前記第２の信号は、前記第２の容量を介して前記第２のＭＯＳトランジスタのゲート端子に供給され、前記第２のＭＯＳトランジスタのソース、およびドレインは各々前記入力端子および前記第４の信号出力端子に接続され、前記第２のＭＯＳトランジスタのゲートは前記第１のバイアス回路で前記入力端子にバイアスされ、
前記第３のＭＯＳトランジスタのゲート、ソースおよびドレインは、各々前記第３の信号端子、前記電源端子および前記第４の信号出力端子に接続され、
前記第１のＭＯＳトランジスタと前記第４のＭＯＳトランジスタのＷＥＬＬは、前記ＷＥＬＬバイアス端子に接続され、所定のＷＥＬＬバイアス電圧を供給される機能を有することを特徴とする情報処理装置。
【請求項７】
請求項６記載の情報処理装置において、
前記中央処理装置は、前記不揮発性記憶部に格納した情報の消去を指示する動作指示を行い、
前記不揮発性記憶部は、前記中央処理装置からの情報の消去動作指示に応じて、前記電圧生成部に第２の所定の電圧の発生を指示し、
前記最終段のチャージポンプユニット回路は、前記第２の所定の電圧を出力することを特徴とする情報処理装置。
【請求項８】
外部より動作指示信号と動作電圧とが供給され、前記動作指示信号に応じて所定の処理を行う半導体処理装置を有し、
前記半導体処理装置は、不揮発性記憶部と、揮発性記憶部と、中央処理装置とを有し、前記動作指示信号と動作電圧とが供給され、
前記中央処理装置は、前記所定の処理において前記揮発性記憶部を用いて処理を行い、前記不揮発性記憶部に所定の情報の格納を指示し、
前記不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルと複数のチャージポンプユニット回路からなる電圧生成部とを有し、
前記電圧生成部は、前記動作電圧が供給され、前記不揮発性メモリセルに情報を格納するために前記不揮発性メモリセルに供給される第１の所定の電圧を生成する回路であって、
前記チャージポンプユニット回路は、
入力端子と出力端子と、
電源電圧の振幅を有する第１の信号、第２の信号と第３の信号があって、前記第１の信号、第２の信号と第３の信号の各々の入力端子と、電源端子と所定のＭＯＳトランジスタのＷＥＬＬのバイアス端子を有し、
前記第２の信号と前記第３の信号は、前記第１の信号に同期して変化する信号であり、かつ
前記第１の信号の1周期の期間の所定の時間で変化する信号であり、
複数の前記ユニット回路が縦続接続されて所定の電圧を発生する回路であり、前記縦続接続された複数の前記ユニット回路の奇数段と偶数段に供給される各々の前記第１の信号は、逆位相の関係にあって、かつ各々の前記第２の信号と前記第３の信号は各々の第１の信号に従属的に発生される信号であり、
前記チャージポンプユニット回路において、
供給される電源電圧の振幅変化を持つ前記第１の信号の変化に応じて第1の容量を介して入力端子に伝達する機能と、
ドレインを前記入力端子に接続され、ソースを出力端子に接続されたチャージトランスファ用第１のＭＯＳトランジスタと、
前記第２の信号と前記第３の信号の合成信号を電源電圧端子と前記入力端子間電圧変化をする第４の信号を第４の信号出力端子に発生出力する回路と、
前記第４の信号を第３の容量を介して前記第１のＭＯＳトランジスタのゲート端子に伝達する回路と、
前記第１のＭＯＳトランジスタのゲート端子と前記入力端子間に接続される第２のバイアス回路と、
前記出力端子にゲート端子が接続される第４のＭＯＳトランジスタがあって、前記第４のＭＯＳトランジスタのソース電極およびドレイン電極は各々前記第１のＭＯＳトランジスタのゲート端子および前記入力端子に接続され、
前記第４の信号発生回路は、第２のＭＯＳトランジスタ、第３のＭＯＳトランジスタ、第２の容量と第１のバイアス回路で構成され、前記第２の信号は、前記第２の容量を介して前記第２のＭＯＳトランジスタのゲート端子に供給され、前記第２のＭＯＳトランジスタのソース、およびドレインは各々前記入力端子および前記第４の信号出力端子に接続され、前記第２のＭＯＳトランジスタのゲートは前記第１のバイアス回路で前記入力端子にバイアスされ、
前記第３のＭＯＳトランジスタのゲート、ソースおよびドレインは、各々前記第３の信号端子、前記電源端子および前記第４の信号出力端子に接続され、
前記第１のＭＯＳトランジスタと前記第４のＭＯＳトランジスタのＷＥＬＬは、前記ＷＥＬＬバイアス端子に接続され、所定のＷＥＬＬバイアス電圧を供給される機能を有し、
前記不揮発性記憶部は、前記所定の情報を記憶する不揮発性メモリを選択し、前記選択された不揮発性メモリに前記第１の所定の電圧を供給し、前記所定の情報を格納することを特徴とする情報処理装置。
【請求項９】
請求項８記載の情報処理装置において、
前記中央処理装置は、前記所望の情報の前記不揮発性記憶部への格納において、前記所定の情報の格納指示の前に前記選択された不揮発性メモリに格納された情報の消去指示を行い、
前記電圧生成部は、第２の所定の電圧を生成し、前記不揮発性記憶部は、前記第２の所定の電圧を前記選択された不揮発性メモリに供給することで前記不揮発性メモリに格納された情報の消去を行うことを特徴とする情報処理装置。
【請求項１０】
請求項９記載の情報処理装置において、前記不揮発性記憶部は、前記中央処理装置が行う前記所定の処理を記述したプログラムを格納する第１の記憶部と、前記所定の情報を格納する第２の記憶部とを有することを特徴とする情報処理装置。
【請求項１１】
請求項１０記載の情報処理装置において、前記第１の記憶部は、情報の消去、または再書き込みが禁止され、前記第２の記憶部は、情報の消去、または再書き込みが可能とされることを特徴とする情報処理装置。
【請求項１２】
請求項６〜１１のいずれか１項に記載の情報処理装置において、前記電圧生成部は、前記複数のチャージポンプユニット回路のうち、1段目のチャージポンプユニット回路の前記入力端子を前記第１の信号に同期した所定の期間にＭＯＳトランジスタをスイッチ動作させてクランプする回路を設けることを特徴とした情報処理装置。
【請求項１３】
請求項６〜１２のいずれか１項に記載の情報処理装置において、前記複数段のチャージポンプユニット回路のうち、所定の後段のチャージポンプユニット回路が有する前記第３の容量の前記第４の信号が入力される端子が、前記所定の後段のチャージポンプユニット回路のそれぞれ偶数段だけ前段に設けられたチャージポンプユニット回路の第４の信号発生回路の出力端子に接続されていることを特徴とする情報処理装置。
【請求項１４】
請求項６〜１３のいずれか１項に記載の情報処理装置において、複数段のチャージポンプユニット回路のうち、所定の後段のチャージポンプユニット回路の前記チャージトランスファ用第１のＭＯＳトランジスタのＷＥＬＬバイアスに、所定の前段のチャージポンプユニット回路の前記チャージトランスファ用第１のＭＯＳトランジスタのＷＥＬＬバイアスと異なるバイアスを与え、前記チャージトランスファ用第１のＭＯＳトランジスタの電圧制御閾値を下げることを特徴とする情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置および情報処理装置に関し、特に、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などにおける高電圧の生成に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、たとえば、フラッシュメモリやＥＥＰＲＯＭなどには、データ書き換えなどに用いられる高電圧の昇圧電圧を生成する昇圧回路が備えられている。
【０００３】
例として、図４にＥＥＰＲＯＭに設けられた電圧生成部である昇圧回路４０、およびその周辺回路の構成について示す。
【０００４】
昇圧回路４０の周辺部には、書き換えクロック発生回路４１、タイミング制御回路４２、昇圧用制御信号発生回路４３、電圧クランプ回路４４、およびメモリ制御回路４５が設けられている。
【０００５】
書き換えクロック発生回路４１は、ＣＰＵなどから出力された書き込み命令を受けて、書き換えクロック信号を発生し、タイミング制御回路４２に出力する。タイミング制御回路４２は、クロック信号のタイミングを制御し、昇圧用制御信号発生回路４３、メモリ制御回路４５、ならびにメモリマット４６に出力する。
【０００６】
昇圧用制御信号発生回路４３は、書き換えクロック発生回路４１から出力されたクロック信号から昇圧用制御信号を発生し、昇圧回路４０に出力する。昇圧回路４０は、電源電圧を昇圧して昇圧電源電圧を生成する。電圧クランプ回路４４は、昇圧回路４０が生成した昇圧電源電圧をあるレベルにクランプし、メモリ制御回路４５を介してメモリマット４６に出力する。
【０００７】
また、昇圧回路４０は、例えば、図５に示すように、複数のデプレション形ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが直列接続（ここでは、たとえば２４段）されたチャージポンプ回路から構成されていた。
【０００８】
このチャージポンプ回路からなる昇圧回路４０は、トランジスタのゲートに接続された静電容量も同様にデプレション形ＭＯＳトランジスタによって構成されている。
【０００９】
そして、昇圧用制御信号発生回路４３によって発生された制御信号を用いて昇圧回路４０がチャージポンプ動作によって昇圧電源電圧を生成している。
【００１０】
なお、ＥＥＰＲＯＭなどにおいて、昇圧電源電圧を生成する技術としては、たとえば、１９９５年、１９９５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  ＰａｐｅｒｓにおけるＭａｓｕｉ、Ｓａｗａｄａ、およびＳｕｇａｗａｒａによる「Ａｎ  Ｏｎ−Ｃｈｉｐ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｇｅｎｅｒａｔｏｒ  Ｃｉｒｃｕｉｔ  ｆｏｒＥＥＰＲＯＭｓ  ｗｉｔｈ  ａ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅｂｅｌｏｗ  ２Ｖ」と題する文献があり、この文献には、クロック信号の振幅を増幅するブートストラップを設け、効率よく昇圧電源電圧を生成する昇圧回路が記載されている。
【００１１】
【発明が解決しようとする課題】
ところが、上記のような昇圧回路による昇圧電源電圧の生成技術では、次のような問題点があることが本発明者により見い出された。
【００１２】
すなわち、チャージのトランスファ能力を確保するために、しきい値電圧の低い専用のデプレションＭＯＳトランジスタが多数必要となり、半導体チップのレイアウト面積が大きくなってしまうとともに、半導体集積回路装置の製造効率も低下してしまうという問題がある。
【００１３】
本発明の目的は、高電圧の発生下におけるバックバイアス依存性によるチャージトランス効率を低下させることなく、効率よく高電圧を生成するとともに、半導体チップのレイアウト面積を低減することのできる不揮発性半導体記憶装置および情報処理装置を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
本発明は、例えば図２に示す不揮発性半導体メモリを搭載した半導体処理装置における高電圧の発生技術を提供するものであり、不揮発性メモリセルを有する不揮発性メモリ１２と、中央処理装置（以下ＣＰＵ）９と、該不揮発性メモリセルに供給する所定の電圧を供給する昇圧回路１５とを有し、該昇圧回路は、各動作においてメモリセルに印加する所定の電圧をＣＰＵからの制御に応じて生成し、制御信号発生回路と複数のチャージポンプユニット回路とを有し、制御信号発生回路は、複数のチャージポンプユニット回路に供給する制御信号を生成し、
該チャージポンプユニット回路は、
例えば図６において、入力端子１０１と出力端子１０５と、
電源電圧の振幅を有する第１の信号、第２の信号と第３の信号があって、該第１の信号、第２の信号と第３の信号の各々の入力端子１０２、１０３、１０４と、電源端子１０７と所定のＭＯＳトランジスタのＷＥＬＬのバイアス端子１０６を有し、
該第２の信号と該第３の信号は、図７、８に示すような該第１の信号に同期して変化する信号であり、かつ
該第１の信号の1周期の期間の所定の時間で変化する信号であり、
電圧生成部としては、図９に示すように複数の該チャージポンプユニット回路２００１、２００２、２００３、２００４が縦続接続されて所定の電圧を発生する回路であり、
該縦続接続された複数の該ユニット回路の奇数段と偶数段に供給される各々の該第１の信号は、図１０に示すような逆位相の関係にあって、かつ各々の該第２の信号と該第３の信号は各々の第１の信号に従属的に発生される信号であり、
該チャージポンプユニット回路において、
供給される電源電圧の振幅変化を持つ該第１の信号の変化に応じて第1の容量１２１を介して入力端子１０１に伝達する機能と、
ドレインを該入力端子１０１に接続され、ソースを出力端子１０５に接続されたチャージトランスファ用第１のＭＯＳトランジスタ１３１と、
該第２の信号と該第３の信号の合成信号を電源電圧端子１０７と該入力端子１０１間電圧変化をする第４の信号を第４の信号出力端子１０８に発生出力する回路５０１と、
該第４の信号を第３の容量１２３を介して該第１のＭＯＳトランジスタ１３１のゲート端子１０９に伝達する回路と、
該第１のＭＯＳトランジスタ１３１のゲート端子１０９と該入力端子１０１間に接続される第２のバイアス回路１４２と、
該出力端子１０５にゲート端子が接続される第４のＭＯＳトランジスタ１３４があって、該第４のＭＯＳトランジスタ１３４のソース電極およびドレイン電極は各々該第１のＭＯＳトランジスタ１３１のゲート端子１０９および該入力端子１０１に接続され、
該第４の信号発生回路５０１は、第２のＭＯＳトランジスタ１３２、第３のＭＯＳトランジスタ１３３、第２の容量１２２と第１のバイアス回路１４１で構成され、該第２の信号は、該第２の容量１２２を介して該第２のＭＯＳトランジスタ１３２のゲート端子１１０に供給され、該第２のＭＯＳトランジスタ１３２のソース、およびドレインは各々該入力端子１０１および該第４の信号出力端子１０８に接続され、該第２のＭＯＳトランジスタ１３２のゲートは該第１のバイアス回路１４１で該入力端子１０１にバイアスされ、
該第３のＭＯＳトランジスタ１３３のゲート、ソースおよびドレインは、各々該第３の信号端子１０４、該電源端子１０７および該第４の信号出力端子１０８に接続され、
該第１のＭＯＳトランジスタ１３１と該第４のＭＯＳトランジスタ１３４のＷＥＬＬは、該ＷＥＬＬバイアス端子１０６に接続され、所定のＷＥＬＬバイアス電圧を供給されて動作する。
【００１７】
該バイアス回路１４１、１４２の具体的回路は、図１３で示す抵抗や、図１４で示すＭＯＳダイオード回路や、図１５に示す両方向ＭＯＳダイオード回路で実現される。
【００１８】
また、本願のその他の発明の概要を簡単に示す。
１．情報処理装置：
不揮発性記憶部と、揮発性記憶部と、中央処理装置とを有し、動作指示信号と動作電圧とが供給される半導体処理装置を有し、不揮発性記憶部は、情報を格納する複数の不揮発性メモリセルと複数のチャージポンプユニット回路からなる電圧昇圧部とを有し、該電圧昇圧部は、電源電圧が供給され、不揮発性メモリセルに情報を格納するために不揮発性メモリセルに供給される第１の所定の電圧を生成し、該電圧昇圧部は、上述したような該複数のチャージポンプ回路に供給するクロック信号を生成する制御信号発生回路と該複数のチャージポンプ回路とを有し、該不揮発性記憶部は、所望の情報を記憶する不揮発性メモリを選択して第１の所定の電圧を供給し、所望の情報を格納する。
２．不揮発性半導体記憶装置：
複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部とを有し、メモリアレイ部は所望の情報を格納可能であり、複数のワード線と、複数のデータ線とを有し、それぞれの不揮発性メモリセルは対応するワード線にゲート電極が接続され、対応するデータ線に接続されることによりアレイ状に形成され、ウェル領域を共通にする不揮発性メモリセルの群を１以上有し、制御部は、不揮発性メモリセルに格納した情報を消去するために対応するワード線および／または対応するウェル領域に電圧生成部で発生した電圧を供給制御し、電圧生成部は、上述したような該複数のチャージポンプユニット回路に供給するクロック信号を生成する制御信号発生回路と該複数のチャージポンプ回路とを有する。
３．情報処理装置：
１以上の不揮発性記憶装置と、中央処理装置とを有し、該不揮発性記憶装置は、複数の不揮発性メモリセルと、電圧生成部とを有し、不揮発性記憶装置は不揮発性メモリセルに情報を格納し、読み出し又は消去するために、中央処理装置からの動作指示に応じて、電圧生成部に所定の電圧の発生を指示し、該電圧生成部は、上述したような前記複数のチャージポンプユニット回路に供給するクロック信号を生成する制御信号発生回路と該複数のチャージポンプ回路とを有し、各チャージポンプユニット回路は電源電圧が入力され、最終段のチャージポンプユニット回路は所定の電圧を出力する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１によるＩＣカードの説明図、図２は、図１のＩＣカードに設けられた半導体集積回路装置のブロック図、図９は、図２の半導体集積回路装置に設けられた昇圧回路のブロック図、図７、８、１０は、図９の昇圧用制御信号発生部が発生する各種クロック信号のタイミングチャート例、図６は、図９の昇圧回路に設けられた昇圧部における基本セルであるチャージポンプユニット回路図である。
【００２１】
本実施の形態１において、ＩＣカード（情報処理装置）１は、カード型の外形、サイズを有し、情報の記憶、ならびに計算を行う。ＩＣカード１は、図１に示すように、クレジットカード形状からなるプラスチック製のカード２に、不揮発性メモリ混載プロセッサなどの半導体集積回路装置３が埋め込まれている。
【００２２】
半導体集積回路装置３には、ガラスエポキシなどからなるテープ基板５が設けられており、このテープ基板５の一方の面には、複数の端子電極４が形成されている。
【００２３】
半導体集積回路装置３には、端子電極４を介して各種データ、割り込み信号、電源電圧、リセット信号ならびにクロック信号などが入出力される。
テープ基板５のチップ搭載面（他方の面）には、半導体チップ６が接着材などを介して搭載されている。
【００２４】
半導体チップ６の周辺部近傍にはボンディングパッドが設けられており、これらボンディングパッドと端子電極４の裏面とが、ボンディングワイヤ７を介して接続される。
【００２５】
そして、半導体チップ６、ボンディングワイヤ７、ならびにその周辺部が、モールド樹脂などに封止されて封止部８が形成されている。
【００２６】
また、ＩＣカード１に設けられた半導体集積回路装置３は、図２に示すように、ＣＰＵ（中央処理装置）９、ＲＯＭ１０、ＲＡＭ（揮発性記憶部）１１、不揮発性メモリ（不揮発性記憶部）１２、Ｉ／Ｏポート１３、ならびにクロック生成回路１４などから構成されており、これらを１つの半導体基板上に形成したものである。
【００２７】
ＩＣカード１に用いる場合のプロセッサチップの配置は、図１に示すものに限られず、また、図１に示すような端子がＩＣカードの外部に露出している接触型や端子がＩＣカードに露出していない非接触型、接触／非接触両方の機能を有する両用型など、外観形状に限定されない。
【００２８】
また、半導体集積回路装置３は、図２のＲＯＭ１０、ＲＡＭ１１を有するとは限らず、ＲＯＭ、またはＲＡＭのいずれか一方しか有しないものやいずれも有しないものも含まれる。少なくともＣＰＵに代表される論理回路部と少なくとも１回以上の電気的に情報の書き込みが可能な不揮発性メモリを有すればよい。
【００２９】
ＣＰＵ９は、外部からの所定の信号などによって不揮発性メモリ１２に格納されたプログラムやデータなどを読み出し、所定の処理を行う。ＣＰＵ９が処理を行うことによって生じたデータであって、半導体集積回路装置３に供給される電源が一時的に停止した後においても、記憶しておくことが必要なデータは不揮発性メモリ１２に書き込みがされる。
【００３０】
ＣＰＵ９は、不揮発性メモリ１２に対して、データの書き込み動作指示を行い、書き込み動作指示に応じて不揮発性メモリ１２内の昇圧回路１５はメモリセルへの書き込みに必要な高電圧を発生させ、データの書込が行われる。このようなデータとしては、ＩＣカード１における個人情報（使用者名や暗証番号など）が上げられる。
【００３１】
また、データによっては、先に書き込まれているデータを消去した後、新たにデータを書き込む必要のあるデータも存在する。この場合、ＣＰＵ９は不揮発性メモリ１２に書き込まれているデータの消去に必要な高電圧を発生させ、書き込まれているデータの消去を行った後に、新たなデータの書込に必要な高電圧が発生されデータの書込が行われる。このようなデータとしては、ＩＣカード１における金融情報（預金残高など）が上げられる。
【００３２】
ＩＣカード１における情報の読み出しや書き込みなどの制御を司るプロセッサであり、該ＣＰＵ９には、アドレスバスラインＡＤ、およびデータバスラインＤＢを介してＲＯＭ１０、ＲＡＭ１１、不揮発性メモリ１２、Ｉ／Ｏポート１３、クロック生成回路１４などが接続されている。
【００３３】
ＲＯＭ１０は、ＣＰＵ９を動作させる制御プログラムなどが格納されており、読み出し専用メモリなどからなる。ＲＡＭ１１は、随時読み出し／書き込みが可能なメモリであり、入出力データや演算データなどを一時的に格納する。
【００３４】
不揮発性メモリ１２は、ＣＰＵ９からの書き込み動作指示や消去動作指示に応じて書き込みや消去の対象となる不揮発性メモリセルを選択し、選択された不揮発性メモリセルのゲート電極やウェル電極に昇圧回路１５で発生させた高電圧を印加し、電荷蓄積層に電荷を蓄積する。
【００３５】
Ｉ／Ｏポート１３は、ＩＣカード１におけるデータが入出力されるポートであり、クロック生成回路１４は、外部クロック信号からクロック信号を生成し、それぞれのモジュールに供給する。
【００３６】
また、不揮発性メモリ１２に設けられている昇圧回路１５は、前述したようにデータ書き換えや消去に用いられる高電圧の昇圧電圧を生成する。
【００３７】
昇圧回路１５は、図９に示すように、昇圧用制御信号発生回路３００１、ならびに昇圧部であるチャージポンプユニット回路２００１〜２００４から構成されている。昇圧用制御信号発生回路３００１は、チャージポンプユニット回路２００１〜２００４が高電圧の昇圧電圧を生成する際に用いる図１０に示す６種類の昇圧用の制御信号を発生する。
【００３８】
昇圧制御用制御信号発生回路３００１は、奇数段制御用制御信号発生回路３００２、および偶数段制御用制御信号発生回路３００３から構成されている。
【００３９】
該チャージポンプユニット回路２００１〜２００４の具体的回路は図６において、入力端子１０１と出力端子１０５と、電源電圧の振幅を有する第１の信号、第２の信号と第３の信号があって、該第１の信号、第２の信号と第３の信号の各々の入力端子１０２、１０３、１０４と、電源端子１０７と所定のＭＯＳトランジスタのＷＥＬＬのバイアス端子１０６を有する。
【００４０】
該第２の信号と該第３の信号は、図７、８に示すような該第１の信号に同期して変化する信号であり、かつ該第１の信号の1周期の期間の所定の時間で変化する信号であり、該チャージポンプユニット回路において、供給される電源電圧の振幅変化を持つ該第１の信号の変化に応じて第1の容量１２１を介して入力端子１０１に伝達し、ドレインを該入力端子１０１に接続され、ソースを出力端子１０５に接続されたチャージトランスファ用第１のＭＯＳトランジスタ１３１と、該第２の信号と該第３の信号の合成信号を電源電圧端子１０７と該入力端子１０１間電圧変化をする第４の信号を第４の信号出力端子１０８に発生出力する回路５０１と、該第４の信号を第３の容量１２３を介して該第１のＭＯＳトランジスタ１３１のゲート端子１０９に伝達する回路と、該第１のＭＯＳトランジスタ１３１のゲート端子１０９と該入力端子１０１間に接続される第２のバイアス回路１４２と、該出力端子１０５にゲート端子が接続される第４のＭＯＳトランジスタ１３４があって、該第４のＭＯＳトランジスタ１３４のソース電極およびドレイン電極は各々該第１のＭＯＳトランジスタ１３１のゲート端子１０９および該入力端子１０１に接続され、該第４の信号発生回路５０１は、第２のＭＯＳトランジスタ１３２、第３のＭＯＳトランジスタ１３３、第２の容量１２２と第１のバイアス回路１４１で構成され、該第２の信号は、該第２の容量１２２を介して該第２のＭＯＳトランジスタ１３２のゲート端子１１０に供給され、該第２のＭＯＳトランジスタ１３２のソース、およびドレインは各々該入力端子１０１および該第４の信号出力端子１０８に接続され、該第２のＭＯＳトランジスタ１３２のゲートは該第１のバイアス回路１４１で該入力端子１０１にバイアスされ、該第３のＭＯＳトランジスタ１３３のゲート、ソースおよびドレインは、各々該第３の信号端子１０４、該電源端子１０７および該第４の信号出力端子１０８に接続され、該第１のＭＯＳトランジスタ１３１と該第４のＭＯＳトランジスタ１３４のＷＥＬＬは、該ＷＥＬＬバイアス端子１０６に接続され、所定のＷＥＬＬバイアス電圧を供給されて動作する。
【００４１】
該バイアス回路１４１、１４２の具体的回路は、図１３で示す抵抗や、図１４で示すＭＯＳダイオード回路や、図１５に示す両方向ＭＯＳダイオード回路で実現される。
【００４２】
また、チャージポンプユニット回路２００１〜２００４に用いられる容量は、図１９に示すように、第２ゲート電極と同じ導電性材料とＰウェルと同じ導電性材料との間に形成された絶縁膜を介して形成した、いわゆる酸化膜容量を用いている。
【００４３】
上述のチャージポンプユニット回路は、図９、図１１、図１２に示すチャージポンプ回路において、２００１、２００２、２００３、２００４のように縦続接続されて用いられる。
【００４４】
図９、図１１、図１２において、チャージポンプユニット回路用制御信号発生回路３００１があって、クロック信号が入力端子１７１に供給されて、奇数段制御信号発生回路３００２および偶数段制御信号発生回路３００３から、図１０に示される該第１、第２と第３の信号で表現される制御信号を発生する。この発生回路は、論理回路の組み合わせ回路で構成し、実現できる。
【００４５】
図９では、1段目のチャージポンプユニット回路の入力端子を、制御信号不要でクランプさせる機能のクランプ回路２０１１を適用した例である。このクランプ回路の具体的回路を図１６に示す。電源電圧が与えられる２端子１７２、１７４のチャージポンプさせる側の電位をもつ所定の端子１６３、１６４にＭＯＳダイオード１３８で1段目のチャージポンプユニット回路２００１の該入力端子１０１を端子１６２を介してクランプ動作させる実施例である。
【００４６】
図１１は、1段目のチャージポンプユニット回路の入力端子を他の方式でクランプさせる他の例である。クランプ回路２０１２の具体的回路を図１７に示す。ゲートがバイアス回路１４３を介して、ソースとともに端子１６４を介して一つの電源端子１７４にバイアスされているＭＯＳダイオード１３９のドレインを1段目のチャージポンプユニット回路２００１の該入力端子１０１と端子１６２を介して接続され、端子１６５を介して供給される偶数段の該第１の信号で制御して、クランプ動作させる実施例である。
【００４７】
1段目のチャージポンプユニット回路の入力端子をクランプさせる方式例を示したが、クランプする目的での回路であれば、制御信号等を含めて他の回路方式でも良い。
【００４８】
図１２では、後段部のチャージポンプユニット回路２００４の該ＷＥＬＬバイアス端子１０６を、前段部のチャージポンプユニット回路、例えば２００３の該ＷＥＬＬバイアス端子１０６と異なる電位の端子に接続してチャージトランスファ効率を上げる実施例である。
【００４９】
図９、図１１、図１２のチャージポンプ回路のブロックダイアグラム例では、制御信号発生を奇数段、偶数段に対して共通して供給する例を示したが、個々のユニット回路毎に独立して制御信号を発生することも可能である。
【００５０】
また、上述した図６に示した例では、与えられた電源電圧より負となる電圧の発生に関わる回路に関して述べたが、正となるチャージポンプ動作の場合には、図１８に示す回路にて実現可能である。また、この場合の制御信号の制御信号のタイミング波形例としては、図７、８で示したタイミング例の極性をすべて逆にすることで対応可能である。
【００５１】
これらにより、本実施の形態１によれば、チャージポンプユニット回路２００１〜２００４のチャージトランス効率を、簡単な回路構成で、かつ少ない接続段数によって向上させることができるので、昇圧回路１５の昇圧効率を向上させることが可能となり、昇圧電圧の昇圧時間を短縮することができる。
【００５２】
チャージトランス効率が向上したことにより、チャージポンプユニット回路２００１〜２００４における該第１から第３の容量の総合的な静電容量値を小さくでき、半導体チップのレイアウト面積を削減することができる。
【００５３】
（実施の形態２）
図２０は、本発明の実施の形態２による不揮発性メモリ２７のブロック図であり、該不揮発性メモリ２７は、本願発明を応用した昇圧回路を用いたものである。
【００５４】
該不揮発性メモリ２７では、メモリアレイ部２８にＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）を用い、ＥＥＰＲＯＭやフラッシュメモリのメモリセルに対する書き込みや消去動作において、電圧生成部２９に設けられた昇圧回路３０を用いて必要とされる電圧を発生させる。
【００５５】
ＥＥＰＲＯＭやフラッシュメモリは、電荷を蓄積するための窒化膜やフローティングゲートを有し（以下、電荷蓄積層という）、電荷蓄積層に蓄積する電荷の量を制御することによって情報の記憶が行われる。
【００５６】
特にフラッシュメモリを例に以下説明する。
【００５７】
フラッシュメモリの場合、メモリセルの接続関係やメモリセルの構造に応じて、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＳＳＴ型、スプリットゲート型等といった分類がなされる。メモリセルへの書き込み動作としては、メモリセルのゲート電極に正の高電圧を印加し、ソース電極−ドレイン電極間のチャネル領域に電流が流れることにより発生するホットエレクトロンをフローティングゲートに注入するホットエレクトロン方式や、チャネル領域にはほとんど電流を流さずチャネル−ゲート間に高電圧を印加し、ＦＮトンネル現象によりフローティングゲートに電子（電荷）を注入するＦＮトンネル書き込み方式がある。
【００５８】
フラッシュメモリでは、フローティングゲートに注入した電荷の量によりメモリセルのしきい値電圧が変化し、しきい値電圧分布を２個、またはそれ以上形成することによって、２値データや多値データの保持が可能となる。
【００５９】
図２０のインタフェース部３１は、外部に接続されるメモリコントローラやプロセッサに接続され、書き込み／読み出し／消去といった動作を指示するコマンドを受け、これらの動作に必要なデータの入出力を行う。
【００６０】
制御部３２は、前述のコマンドを解析し、電圧生成部２９に制御信号を供給し、それぞれの動作に必要とされる電圧を発生させる。また、上述のコマンドとともに外部から供給されるアドレス情報を基にメモリアレイ部２８にアクセスを行い、供給されるデータのメモリセルへの書き込み、メモリセルからデータの読み出し、メモリセルに書き込まれているデータの消去などの動作を制御する。
【００６１】
メモリセルへのデータの書き込み動作では、電圧生成部２９で生成した正の高電圧をメモリセルのゲートに接続されるワード線に供給し、ホットエレクトロン書き込み方式やＦＮトンネル書き込み方式によりデータの書き込みが行われ、データに応じた所定のしきい値に変化され、ベリファイ動作が行われる。
【００６２】
メモリセルのデータ消去動作では、消去単位（ワード線単位、ブロック単位、メモリアレイ全面）毎にウェル層が分割され、消去対象のウェル層に電圧生成部ＦＭｄで生成した正の高電圧が印加される。
【００６３】
これにより、消去単位に属するメモリセルのフローティングゲートに蓄積された電荷がチャネル層のＦＮトンネル現象により引き抜かれ、メモリセルのしきい値電圧が消去レベルの電圧分布に変化される。
【００６４】
ここで、正の高電圧である昇圧電圧ＶＦＦを生成する昇圧回路（電圧生成部）３０について説明する。
【００６５】
昇圧回路３０は、前記実施の形態における昇圧回路１５（図３）と同様に、たとえば、昇圧用制御信号発生部（制御信号発生回路）、ならびに直列接続された複数のチャージポンプユニット回路から構成されている。
【００６６】
フラッシュメモリなどの不揮発性メモリ２７に用いられる昇圧部における基本セルのチャージポンプユニット回路の回路構成について、図１８を用いて説明する。
【００６７】
図１８に示す該チャージポンプユニット回路は、入力端子２０１と出力端子２０５と、電源電圧の振幅を有する第１の信号、第２の信号と第３の信号があって、該第１の信号、第２の信号と第３の信号の各々の入力端子２０２、２０３、２０４と、電源端子２０７と所定のＭＯＳトランジスタのＷＥＬＬのバイアス端子２０６を有し、該第２の信号と該第３の信号は、該第１の信号に同期して変化する信号であり、図７、８に示す各信号の極性を反転させたものに相当し、かつ該第１の信号の1周期の期間の所定の時間で変化する信号であり、電圧生成部としては、図９に示すブロック構成と同様な構成で実現可能で、複数の該チャージポンプユニット回路が縦続接続されて所定の電圧を発生する回路であり、該縦続接続された複数の該ユニット回路の奇数段と偶数段に供給される各々の該第１の信号は、正負の極性は逆であるが図１０に示すような逆位相の関係にあって、かつ各々の該第２の信号と該第３の信号は各々の第１の信号に従属的に発生される信号であり、該チャージポンプユニット回路において、供給される電源電圧の振幅変化を持つ該第１の信号の変化に応じて第1の容量２２１を介して入力端子２０１に伝達する機能と、ドレインを該入力端子２０１に接続され、ソースを出力端子２０５に接続されたチャージトランスファ用第１のＭＯＳトランジスタ２３１と、該第２の信号と該第３の信号の合成信号を電源電圧端子２０７と該入力端子２０１間電圧変化をする第４の信号を第４の信号出力端子２０８に発生出力する回路６０１と該第４の信号を第３の容量２２３を介して該第１のＭＯＳトランジスタ２３１のゲート端子２０９に伝達する回路と、該第１のＭＯＳトランジスタ２３１のゲート端子２０９と該入力端子２０１間に接続される第２のバイアス回路２４２と、該出力端子２０５にゲート端子が接続される第４のＭＯＳトランジスタ２３４があって、該第４のＭＯＳトランジスタ２３４のソース電極およびドレイン電極は各々該第１のＭＯＳトランジスタ２３１のゲート端子２０９および該入力端子２０１に接続され、該第４の信号発生回路６０１は、第２のＭＯＳトランジスタ２３２、第３のＭＯＳトランジスタ２３３、第２の容量２２２と第１のバイアス回路２４１で構成され、該第２の信号は、該第２の容量２２２を介して該第２のＭＯＳトランジスタ２３２のゲート端子２１０に供給され、該第２のＭＯＳトランジスタ２３２のソース、およびドレインは各々該入力端子２０１および該第４の信号出力端子２０８に接続され、該第２のＭＯＳトランジスタ２３２のゲートは該第１のバイアス回路２４１で該入力端子２０１にバイアスされ、該第３のＭＯＳトランジスタ２３３のゲート、ソースおよびドレインは、各々該第３の信号端子２０４、該電源端子２０７および該第４の信号出力端子２０８に接続され、該第１のＭＯＳトランジスタ２３１と該第４のＭＯＳトランジスタ２３４のＷＥＬＬは、該ＷＥＬＬバイアス端子２０６に接続され、所定のＷＥＬＬバイアス電圧を供給されて動作する。
【００６８】
また、該バイアス回路２４１、２４２の具体的回路は、図１３で示す抵抗や、図１４で示すＭＯＳダイオード回路や、図１５に示す両方向ＭＯＳダイオード回路で実現されるし、該ＭＯＳダイオードは、ＮＭＯＳダイオードのみなく、ＰＭＯＳダイオードでも実現できる。
【００６９】
上述のように、本実施の形態２においても、複数のチャージポンプユニット回路のチャージトランス効率を、簡単な回路構成で、かつ少ない接続段数によって向上させることができるので、昇圧回路３０の昇圧効率を向上させることができ、昇圧電圧ＶＦＦの昇圧時間を短縮することができる。
【００７０】
また、チャージトランス効率が向上することによって、複数のチャージポンプユニット回路における静電容量値の総和も小さくできるので、半導体チップのレイアウト面積を小さくすることができる。
【００７１】
（実施の形態３）
図３は、本発明の実施の形態３による不揮発性メモリを用いた不揮発性記憶装置のブロック図である。
【００７２】
本実施の形態３において、図３は、図２０に示した不揮発性メモリ２７を１以上用いた不揮発性記憶装置３１のブロック図である。
【００７３】
インタフェース部３３は、外部のホスト装置などに必要に応じて接続可能とされる。制御部３２は、外部のホスト装置からのデータの読み出し動作や書き込み動作指示に応じて、所定の不揮発性メモリ３４に対して書き込み／読み出し／消去の動作指示コマンドを発行する。
【００７４】
各不揮発性メモリ３４は、制御部からの動作指示に応じて、データの書き込み、データの読み出し、データの消去の動作を行い、それぞれの動作において必要とされる高電圧を昇圧回路３０で生成する。
【００７５】
また、この不揮発性記憶装置３１に用いられる昇圧回路３０の回路構成は前記実施の形態２と同様である。
【００７６】
上述ように、本実施の形態３でも、複数のチャージポンプユニット回路のチャージトランス効率を、簡単な回路構成で、かつ少ない接続段数によって向上させることができるので、昇圧電圧ＶＦＦの昇圧時間を短縮することができるとともに、静電容量値の総和を小さくでき、半導体チップのレイアウト面積を小さくすることができる。
【００７７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
たとえば、前記実施の形態１〜３では、ＥＥＰＲＯＭやフラッシュメモリなどに設けられた昇圧回路について記載したが、ＥＰＲＯＭなどのデータの書き換えに高電圧を必要とする不揮発性メモリ、その他に、データの書き換え、読み出し時などに電源電圧以上の高電圧を必要とする半導体メモリ一般、およびそれらを搭載したマイクロコンピュータなどの半導体集積回路装置などに広く本発明の技術を適用するこができる。
【００７９】
【発明の効果】
本願で開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）簡単な回路構成とすることにより、半導体製造に必要なマスクを低減することが可能でつまり低コストで高電圧を生成することができる。
（２）チャージトランスファの効率向上により、チャージポンプ回路の段数もしくは使用されている容量の総容量値を低減可能であり、半導体のチップ面積を低減でき、しいてはコストを下げることが可能である。
（３）上記（１）、（２）により、不揮発性半導体記憶装置および情報処理装置を小型化することができるとともに、低コストで高性能化することができる。
【図面の簡単な説明】
【図１】本発明の実態の形態１によるＩＣカードの説明図である。
【図２】図１のＩＣカードに設けられた半藤体集積回路装置のブロック図である。
【図３】本発明の実施の形態２による不揮発性メモリを用いた不揮発性記憶装置のブロック図である。
【図４】図２、図３の不揮発性メモリの昇圧回路、およびその周辺回路のブロック図である。
【図５】本発明者が検討した図４のＥＥＰＲＯＭにおける昇圧回路の回路図である。
【図６】図４の昇圧回路に設けられたチャージポンプユニットの回路図である。
【図７】図４の昇圧用クロック発生部が発生する各種制御信号の一例を示すタイミングチャートである。
【図８】図４の昇圧用クロック発生部が発生する各種制御信号の一例を示すタイミングチャートである。
【図９】図２の半導体集積回路装置に設けられた昇圧回路のブロック図である。
【図１０】図９の制御信号発生回路装置が各段のチャージポンプユニットに供給する各入力信号のタイミングチャートの一例である。
【図１１】図９の昇圧回路において、１段目のチャージポンプユニットのクランプ回路が別に存在する一例を示すブロック図である。
【図１２】図９の昇圧回路において、ＷＥＬＬバイアスを変更した一例を示すブロック図である。
【図１３】図６のチャージポンプユニットにおいて、第１、第２のバイアス回路の一例を示すバイアス回路である。
【図１４】図６のチャージポンプユニットにおいて、第１、第２のバイアス回路の一例を示すバイアス回路である。
【図１５】図６のチャージポンプユニットにおいて、第１、第２のバイアス回路の一例を示すバイアス回路である。
【図１６】図９のチャージポンプユニットにおいて、1段目チャージポンプユニットのクランプ回路の一例である。
【図１７】図９のチャージポンプユニットにおいて、1段目チャージポンプユニットのクランプ回路の一例である。
【図１８】図４の昇圧回路に設けられたチャージポンプの基本ユニットの回路図である。
【図１９】図９、図１８のチャージポンプユニットにおける静電容量素子の一例である。
【図２０】本発明の実施の形態２による不揮発性メモリのブロック図である。
【符号の説明】
１  ＩＣカード（情報処理装置）
２  カード
３  半導体集積回路装置
４  テープ基板
５  端子電極
６  半導体チップ
７  ボンディングワイヤ
８  封止部
９  ＣＰＵ（中央処理装置）
１０  ＲＯＭ（不揮発性記憶部）
１１  ＲＡＭ（揮発性記憶部）
１２  不揮発性メモリ
１３  Ｉ／Ｏポート
１４  クロック生成回路
１５  昇圧回路
３０  昇圧回路
３１  不揮発性記憶装置
３２  制御部
３３  インターフェース部
３４  不揮発性メモリ
４０  昇圧回路
４１  書換えクロック発生回路
４２  タイミング制御回路
４３  昇圧用クロック発生回路
４４  電圧クランプ回路
４５  メモリ制御回路
４６  メモリアレイ
１０１  入力端子
１０２  第１の信号入力端子
１０３  第２の信号入力端子
１０４  第３の信号入力端子
１０５  出力端子
１０６  ＷＥＬＬバイアス供給端子
１０７  電源端子
１０８  第４の出力端子
１０９  第１のＭＯＳトランジスタのゲート端子
１１０  第２のＭＯＳトランジスタのゲート端子
１２１  第１の容量
１２２  第２の容量
１２３  第３の容量
１２４  第４の容量
１２５  第１の抵抗
１３１  第１のＭＯＳトランジスタ
１３２  第２のＭＯＳトランジスタ
１３３  第３のＭＯＳトランジスタ
１３４  第４のＭＯＳトランジスタ
１３５  第５のＭＯＳトランジスタ
１３６  第６のＭＯＳトランジスタ
１３７  第７のＭＯＳトランジスタ
１３８  第８のＭＯＳトランジスタ
１３９  第９のＭＯＳトランジスタ
１４１  第１のバイアス回路
１４２  第２のバイアス回路
１４３  第３のバイアス回路
１６２  クランプ入力端子
１６３  第１の電源端子
１６４  第２の電源端子
１６５  クランプ制御信号入力端子
１７１  クロック信号入力端子
１７２  第１の昇圧回路供給電源端子
１７３  昇圧電圧出力端子
１７４  第２の昇圧回路供給電源端子
２０１  入力端子
２０２  第１の信号入力端子
２０３  第２の信号入力端子
２０４  第３の信号入力端子
２０５  出力端子
２０６  ＷＥＬＬバイアス回路
２０７  電源端子
２０８  第４の出力端子
２０９  第１のＭＯＳトランジスタのゲート端子
２１０  第２のＭＯＳトランジスタのゲート端子
２２１  第１の容量
２２２  第２の容量
２２３  第３の容量
２３１  第１のＭＯＳトランジスタ
２３２  第２のＭＯＳトランジスタ
２３３  第３のＭＯＳトランジスタ
２３４  第４のＭＯＳトランジスタ
２４１  第１のバイアス回路
２４２  第２のバイアス回路
５０１  第４の信号発生回路
６０１  第４の信号発生回路
２００１  チャージポンプユニット回路
２００２  チャージポンプユニット回路
２００３  チャージポンプユニット回路
２００４  チャージポンプユニット回路
２０１１  入力端子クランプ回路
２０１２  入力端子クランプ回路
３００１  制御信号発生回路
３００２  奇数段制御信号発生回路
３００３  偶数段制御信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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