(57)【特許請求の範囲】
【請求項１】
負荷が接続されるとともに、マイコンによりゲートに入力される電圧によって前記負荷を駆動する電界効果トランジスタを有し、前記負荷側から入力される過電圧から前記電界効果トランジスタを保護する保護回路において、
前記電界効果トランジスタのドレインとゲート間に逆方向のツェナーダイオードおよび少なくとも１つ以上のトランジスタを直列に接続し、前記マイコンで用いられる基準電圧を前記１つ以上のトランジスタのうちの最終のトランジスタのエミッタに印加するとともに、前記最終のトランジスタのコレクタを前記電界効果トランジスタのゲートに接続し、前記過電圧が前記ツェナーダイオードおよび前記１つ以上のトランジスタの順に伝達されたときに、前記ツェナーダイオードに流れるツェナー電流によって前記１つ以上のトランジスタをオンし、前記最終のトランジスタにより前記ゲートに印加される前記基準電圧によって前記電界効果トランジスタをオンするようにしたことを特徴とする電界効果トランジスタの保護回路。
【請求項２】
前記ツェナーダイオードに流れるツェナー電流を制限する電流制限抵抗を前記ツェナーダイオードと直列に設けたことを特徴とする請求項１記載の電界効果トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタの保護回路に関し、詳しくは、少ない電力で電界効果トランジスタを保護することができる安価な電界効果トランジスタの保護回路に関する。
【０００２】
【従来の技術】
一般に、入力インピーダンスが高く、消費電力が極めて少ない電界効果トランジスタ（以下、単にＦＥＴという）は、コンピュータのスイッチング素子や電力制御用素子として広く使用されているが、このＦＥＴにはその種類や仕様毎にドレイン−ソース間に印加し得る最大の電圧（ＶＳＤ）が定められている。
【０００３】
したがって、印加電圧が定められた値を一瞬でも超えた場合には、ＦＥＴは破壊されてしまうため、その定められた値以上の電圧が加わるおそれのある用途には、過電圧保護回路を用いている。従来のこの種の過電圧保護回路としては、ツェナーダイオードを用いたものがあり、例えば、図２、３のように示される
【０００４】
図２において、１はバッテリー、２は車両に搭載されたランプ等の負荷、３はツェナーダイオード、４はＦＥＴ、５はＦＥＴのゲートＧの保護抵抗、６はマイコン出力オフ時におけるレベル固定用抵抗であり、ツェナーダイオード３はＦＥＴ４のドレインＤとアースの間に逆方向に介装されている。
【０００５】
この回路にあっては、マイコンＭからＦＥＴ４のゲートＧに電圧が印加されると、ＦＥＴ４がオンしドレインＤからソースＳ間に電流が流れるようになるので、バッテリー１の電圧によってランプ２が点灯するようになっている。
【０００６】
一方、ＦＥＴ４のドレインＤにツェナーダイオード３のツェナー電圧以上の過電圧が印加されると、ＦＥＴ４のドレインＤとソースＳ間の電圧はツェナー効果によりツェナー電圧に保たれることになり、ＦＥＴ４を保護している。
【０００７】
一方、図３にあっては、ツェナーダイオード７をＦＥＴ４のドレインＤとゲートＧの間に逆方向に設け、ＦＥＴ４のドレインＤにツェナーダイオード７のツェナー電圧以上の過電圧が印加されると、ツェナー効果によりツェナーダイオード７を通してＦＥＴ４のゲートＧに電圧が印加されてＦＥＴ４がオンする。このため、オンしたＦＥＴ４はドレインＤとソースＳ間の電圧をＶＳＤ未満に下げることにより、ＦＥＴ４を保護している。
【０００８】
【発明が解決しようとする課題】
しかしながら、前者の保護回路にあっては、ツェナーダイオード３の過電圧のエネルギーを消費するため、ツェナーダイオード３に大きなエネルギーが加わり、消費電力のワット（Ｗ）数の大きなツェナーダイオード３が必要になる。このため、大きな形状のツェナーダイオードを用いなければならず、その部品取付けスペースを大きくしたり、また、大きな形状のツェナーダイオードは高価なので、その分だけ保護回路のコストが増大してしまうという問題があった。
【０００９】
また、後者の保護回路にあっては、ツェナーダイオード７をＦＥＴ４のドレインＤとゲートＧに逆方向に設けたため、ツェナーダイオード７のリーク電流が大きいという特性故に、過電圧が加わらない状態（通常状態）でもＦＥＴ４がオンしてしまうことがあり、負荷側のランプ２が誤点灯してしまう等のおそれがあった。
【００１０】
そこで本発明は、安価な構成でＦＥＴを確実に保護することができるとともに、ＦＥＴの通常動作に影響を与えるのを防止することができる電界効果トランジスタの保護回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】
第１の発明は、上記課題を解決するために、負荷が接続されるとともに、マイコンによりゲートに入力される電圧によって前記負荷を駆動する電界効果トランジスタを有し、前記負荷側から入力される過電圧から前記電界効果トランジスタを保護する保護回路において、前記電界効果トランジスタのドレインとゲート間に逆方向のツェナーダイオードおよび少なくとも１つ以上のトランジスタを直列に接続し、前記マイコンで用いられる基準電圧を前記１つ以上のトランジスタのうちの最終のトランジスタのエミッタに印加するとともに、前記最終のトランジスタのコレクタを前記電界効果トランジスタのゲートに接続し、前記過電圧が前記ツェナーダイオードおよび前記１つ以上のトランジスタの順に伝達されたときに、前記ツェナーダイオードに流れるツェナー電流によって前記１つ以上のトランジスタをオンし、前記最終のトランジスタにより前記ゲートに印加される前記基準電圧によって前記電界効果トランジスタをオンするようにしたことを特徴としている。
【００１２】
その場合、負荷側から過電圧が印加され、この過電圧がツェナーダイオードのツェナー電圧値以上になると、ツェナー効果によりツェナーダイオードにツェナー電流が流れ、この電流によってトランジスタがオンしてＦＥＴをオンすることにより、ドレインおよびソース間に加わる過電圧を低く抑えることができる。
【００１３】
このため、ツェナーダイオードのリーク電流を考慮する必要がなく、ＦＥＴの通常動作に影響を与えるのを防止することができる。
【００１４】
また、ＦＥＴの耐圧よりも低いツェナー電圧のツェナーダイオードを選定することができることから、ツェナーダイオードの形状が小さくて済み、トランジスタその他の部品を入れても大きなツェナーダイオードを用いるよりもスペース的にも有利になるとともに、コストの低減を図ることができる。
【００１５】
第２の発明は、上記課題を解決するために、前記ツェナーダイオードに流れるツェナー電流を制限する電流制限抵抗を前記ツェナーダイオードと直列に設けたことを特徴としている。
【００１６】
その場合、ツェナーダイオードに流れる電流を制限してＷ数を下げることができるため、ツェナーダイオードの形状をより小さくすることができるとともに、コストをより一層低減することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
図１は本発明に係る電界効果トランジスタの保護回路の一実施形態を示す図である。
【００１９】
まず、構成を説明する。図１において、10はＦＥＴの保護回路であり、この保護回路10は、資源であるバッテリー11、車両に搭載されたランプ等の負荷12、ＦＥＴ13、ツェナーダイオード14、トランジスタ15、16、保護抵抗17、レベル固定用抵抗18、および電流制限抵抗19から構成されている。
【００２０】
ＦＥＴ13はドレインＤに他端がバッテリー11に接続されたランプ12が接続されており、ゲートＧにマイコンＭの出力電圧が印加されるようになっている。
【００２１】
また、ツェナーダイオード14およびトランジスタ15、16はＦＥＴ13のドレインＤとゲートＧ間に直列に接続されている。具体的には、ツェナーダイオード14はＦＥＴ13のドレインＤとトランジスタ15のベースの間に電流制限抵抗19を通して逆方向に介装されており、このトランジスタ15のコレクタはトランジスタ16のベースに接続されている。また、トランジスタ16のエミッタにはマイコンＭで用いられる基準電圧Ｖｃｃ（５Ｖ）が印加されるようになっており、このトランジスタ16のコレクタはＦＥＴ13のゲートに接続されている。なお、本実施形態では、ＦＥＴ13の耐圧よりも低いツェナー電圧のツェナーダイオード14が用いられている。
【００２２】
また、保護抵抗17はＦＥＴ13のゲートを安定させる抵抗であり、レベル固定用抵抗18はマイコンＭのオフ時のＦＥＴ13のゲート電圧を０（Ｖ）に固定するレベル固定用のものである。また、電流制限抵抗19はツェナーダイオード14に流れる電流の制限を行なう抵抗である。
【００２３】
次に、作用を説明する。
【００２４】
まず、ランプ12を点灯させるには、マイコンＭからＦＥＴ13に電圧を印加すると、ＦＥＴ13がオンしドレインＤおよびソースＳ間に電流が流れてバッテリー11の電圧によってランプ12が点灯するようになっている。
【００２５】
一方、バッテリー11からランプ12を通してＦＥＴ13のドレインＤに過電圧が印加された場合には、この過電圧がツェナーダイオード14のツェナー電圧値以上になると、ツェナー効果によりツェナーダイオード14にツェナー電流が流れ、この電流によってトランジスタ15、16がオンしてＦＥＴ13のゲートに基準電圧Ｖｃｃが印加されてＦＥＴ13がオンするため、ドレインＤおよびソースＳ間に加わる過電圧が低く抑えられる。このとき、ツェナーダイオード14は電流制限抵抗19に直列に接続されているため、ツェナーダイオード14に流れるツェナー電流が制限されてＷ数を下げることができる。
【００２６】
これにより、Ｗ数の大きなツェナーダイオードを用いることなく、安価なＷ数の小さなツェナーダイオードを使用することができる。
【００２７】
このように本実施形態では、ＦＥＴ13のドレインＤとゲートＧ間にツェナーダイオード14およびトランジスタ15、16を直列に接続し、過電圧入力がツェナーダイオード14およびトランジスタ15、16の順に伝達されたときに、トランジスタ16によってＦＥＴ13をオンするようにしたため、ツェナーダイオードのリーク電流を考慮する必要がなく、ＦＥＴ13の通常動作に影響を与えるのを防止することができる。
【００２８】
なお、本実施形態では、トランジスタを２つ使用しているが、１つまたは３つ以上であっても良い。
【００２９】
【発明の効果】
本発明によれば、Ｗ数の大きなツェナーダイオードが不要になるとともに、ツェナーダイオードのリーク電流を考慮する必要がなく、安価なツェナーダイオードを使用することができるとともに、ＦＥＴの通常動作に影響を与えるのを防止することができる。
【００３０】
また、ＦＥＴの耐圧よりも低いツェナー電圧のツェナーダイオードを選定することができるため、ツェナーダイオードの形状が小さくして部品スペースを小さくすることができるとともに、コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る電界効果トランジスタの保護回路の一実施形態を示す図であり、その回路構成図である。
【図２】従来の電界効果トランジスタの保護回路の構成図である。
【図３】従来の他の電界効果トランジスタの保護回路の構成図である。
【符号の説明】
10    保護回路
11    バッテリー（負荷）
12    ランプ（負荷）
13    ＦＥＴ
14    ツェナーダイオード
15、16    トランジスタ
19    電流制限抵抗
【図１】
0003956612.tif 000002
【図２】
0003956612.tif 000003
【図３】
0003956612.tif 000004