(57)【特許請求の範囲】
【請求項１】
多層基板と、
前記多層基板の表面に少なくとも４つ設けられた端子電極と、
全ての前記端子電極の基板厚み方向の下方に位置する前記多層基板の内部領域に選択的に設けられた容量素子層からなる電気機能層と、
前記端子電極にフリップチップ実装された半導体装置と、
を有し、
前記多層基板の表面に設けられた前期端子電極の高さばらつきが１０μｍ以下の状態であり、
前記電気機能層の基板厚み方向の両面に内部電極を設け、この内部電極の長手方向寸法を、前記半導体装置に入力される電気信号の波長の１／４波長に相当する寸法より小さくした半導体モジュール。
【請求項２】
前記電気機能層は、誘電体層または抵抗体層または磁性体層のうちの一つである請求項１に記載の半導体モジュール。
【請求項３】
前記端子電極の基板厚み方向の下方に位置する前記多層基板の内部領域に設けられて前記電気機能層と前記端子電極とを電気的に接続する導電体を有する請求項１または２に記載の半導体モジュール。
【請求項４】
前記多層基板の両面それぞれに前記端子電極を設け、これら基板両面の端子電極に前記半導体装置をフリップチップ実装する請求項１〜３のいずれかに記載の半導体モジュール。
【請求項５】
前記内部電極それぞれを複数に分割する請求項１に記載の半導体モジュール。
【請求項６】
前記内部電極を、前記端子電極の形成されていない領域に沿って複数に分割する請求項５に記載の半導体モジュール。
【請求項７】
前記電気機能層を、前記多層基板の表面部位に設ける請求項１に記載の半導体モジュール。
【請求項８】
誘電体層または抵抗体層または磁性体層のうちの少なくとも２つの層を、前記電気機能層として前記多層基板内の同一の層に設ける請求項１〜６のいずれかに記載の半導体モジュール。
【請求項９】
誘電体層または抵抗体層または磁性体層のうち少なくとも２つの層を、前記電気機能層として前記多層基板内の異なる層に設ける請求項１〜６のいずれかに記載の半導体モジュール。
【請求項１０】
前記半導体装置の周囲を、無機質フィラーと熱硬化性樹脂組成物とを含む混合物で充填する請求項１〜９のいずれかに記載の半導体モジュール。
【請求項１１】
前記無機質フィラーは、アルミナ、ＡｌＮ、窒化ケイ素、ベリリア（ＢｅＯ）のうち少なくとも１つを含む請求項１０に記載の半導体モジュール。
【請求項１２】
請求項１０に記載の半導体モジュールを複数有し、一の半導体モジュールの前記混合物の表面に、他の半導体モジュールの前記多層基板を積層配置し、前記混合物内に、各半導体モジュールの端子電極どうしを電気的に接続する導電体を設ける半導体モジュール。
【請求項１３】
前記電気機能層の少なくとも一つを、前記電気機能層と同等の厚みを有する絶縁層に置き換える請求項１〜１２のいずれかに記載の半導体モジュール。
【請求項１４】
前記多層基板を構成する絶縁体は無機材料の焼結体を主体とする低温焼結性ガラスセラミックスであり、前記電気機能層は、鉛系ペロブスカイト型化合物を主体とする誘電体層である請求項１〜１３のいずれかに記載の半導体モジュール。
【請求項１５】
前記多層基板を構成する絶縁体は無機材料の焼結体を主体とする低温焼結性ガラスセラミックスであり、前記電気機能層はＲｕＯ2を主体とする抵抗体層である請求項１〜１３のいずれかに記載の半導体モジュール。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電気的電気機能素子等の電気機能層が内蔵される半導体モジュールに関する。
【０００２】
【従来の技術】
半導体モジュールとして、多層基板に半導体装置が実装されたものがある。このような半導体モジュールを構成する多層基板として採用可能な基板構造として、特開平０６−１６４１５０号に記載されたものが知られている。
【０００３】
この多層基板の内部には容量素子層が設けられている。容量素子層は、誘電体層と、この誘電体層を挟んで対向配置された一対の内部電極とを有している。誘電体層は、容量素子層が設けられた基板領域だけに選択的に設けられている。多層基板の表面には端子電極が設けられている。一方の端子電極は内部電極の直上に設けられており、多層基板に設けられたビアホールを介して前記内部電極に電気的に接続されている。他方の端子電極は、多層基板の側面まで引き出されており、多層基板の側面に形成された側面電極に接続されている。
【０００４】
【発明が解決しょうとする課題】
高周波帯域（１ＭＨｚ〜数十ＧＨｚ）で用いられる半導体モジュールにおいては、高周波特性の改善が問題となる。ここでいう、高周波特性の改善としては、遮断周波数（通過帯域と減衰帯域との間の境界となる周波数）の設計の容易化や、帯域の広域化や、歪み特性の改善や、実装に起因する寄生容量成分（寄生インダクタンスを含む）の低減等がある。
【０００５】
上記従来の多層基板（特開平０６−１６４１５０号）に半導体装置が実装されてなる半導体モジュールでは、上述した高周波特性の改善をある程度図ることができる。
【０００６】
しかしながら、このような半導体モジュールにおいては、容量素子層の上方に位置する端子電極（この端子電極はビアホールを介して内部電極に電気的に接続されている）と、容量素子層の上方に位置しない端子電極（この端子電極は内部配線を介して側面電極に電気的に接続されている）との間で、互いの高さ位置にばらつきが生じる。
【０００７】
半導体装置と多層基板との間の接続箇所が３箇所までの構造（端子電極数が３以下）では、上記高さばらつきが生じた状態においても各接続箇所を結ぶ一平面が必ず存在する。しかしながら、前記接続箇所が４箇所以上となった構造（端子電極数が４以上）では、上記高さばらつきが生じた状態になると、各接続箇所を結ぶ一平面が形成できなくなる。その結果、上記接続箇所が４箇所以上（端子電極が４つ以上）となった多層基板に半導体装置をフリップチップ実装すると、上述した端子電極の高さばらつきによって半導体装置と端子電極との間に隙間が発生してしまう。これにより、半導体装置を安定してフリップチップ実装することが困難となる。
【０００８】
しかも、半導体モジュールにおいては次のような理由により上記高さばらつきがさらに大きくなる。すなわち、半導体モジュールにおいて問題となる寄生容量成分を低減するためには、半導体装置と容量素子層とをできるだけ短い距離で接続する必要がある。このような短距離接続を行うためには、ビアホール（容量素子層を構成する電極層と多層基板表面に設けられた端子電極とを接続している）の長さを短くすることが考えられる。ビアホールの長さを短くするためには、ビアホールが形成される基板領域の厚みを薄くすればよい。しかしながら、ビアホールは容量素子層の上方に位置しており、ビアホールが形成される基板領域とは、容量素子層が設けられている基板領域である。そのため、ビアホールが形成される基板領域の厚みを薄くすれば、その基板領域の全体厚みに対する容量素子層の厚みの比率が高くなる。その結果、容量素子層を設けることで生じる高さばらつきがさらに大きなものとなってしまう。
【０００９】
したがって、本発明の主たる目的は、半導体装置を安定してフリップチップ実装できる半導体モジュールの提供である。
【００１０】
【課題を解決するための手段】
本発明では、上述の目的を達成するために、次のように構成している。
【００１１】
すなわち、本発明の半導体モジュールは、多層基板と、前記多層基板の表面に少なくとも４つ設けられた端子電極と、全ての前記端子電極の基板厚み方向の下方に位置する前記多層基板の内部領域に選択的に設けられた容量素子層からなる電気機能層と、前記端子電極にフリップチップ実装された半導体装置とを有し、前記多層基板の表面に設けられた前期端子電極の高さばらつきが１０μｍ以下の状態であり、前記電気機能層の基板厚み方向の両面に内部電極を設け、この内部電極の長手方向寸法を、前記半導体装置に入力される電気信号の波長の１／４波長に相当する寸法より小さくしたものである。
【００１２】
本発明によれば、全ての端子電極の下方位置に選択的に電気機能層を設けたことにより、各端子電極の間の高さ位置が揃うことになる。そのため、多層基板の端子電極と半導体装置の入出力電極との間に隙間が生じることがなくなり、両電極を直接接触させて電気的に接続することが可能となる。これにより、半導体装置を多層基板に安定した状態でフリップチップ実装することができる。
【００１３】
【発明の実施の形態】
本発明の半導体モジュールは、要するに、多層基板と、前記多層基板の表面に少なくとも４つ設けられた端子電極と、全ての前記端子電極の基板厚み方向の下方に位置する前記多層基板の内部領域に選択的に設けられた容量素子層からなる電気機能層と、前記端子電極にフリップチップ実装された半導体装置とを有し、前記多層基板の表面に設けられた前期端子電極の高さばらつきが１０μｍ以下の状態であり、前記電気機能層の基板厚み方向の両面に内部電極を設け、この内部電極の長手方向寸法を、前記半導体装置に入力される電気信号の波長の１／４波長に相当する寸法より小さくしたものである。なお、端子電極の基板厚み方向の下方位置とは、端子電極の基板厚み方向の真下位置およびその近傍位置を示している。
【００１４】
本発明によれば、全ての端子電極の下方位置に選択的に電気機能層を設けたことにより、各端子電極の間の高さ位置が揃うことになる。そのため、多層基板の端子電極と半導体装置の入出力電極との間に隙間が生じることがなくなり、両電極を直接接触させて電気的に接続することが可能となる。これにより、半導体装置を多層基板に安定した状態でフリップチップ実装することができる。
【００１５】
なお、端子電極が３箇所までの構造では、上記高さばらつきが生じた状態においても各接続箇所を結ぶ一平面が必ず存在する。しかしながら、端子電極が４箇所以上となった構造では、上記高さばらつきが生じた状態になると、各接続箇所を結ぶ一平面が形成できなくなる。その結果、端子電極が４箇所以上となった本発明の基本構造において多層基板に半導体装置をフリップチップ実装すると、上述した端子電極の高さばらつきによって半導体装置と端子電極との間に隙間が発生するのは避けられない。そのため、端子電極の高さばらつきを抑えることができる本発明の構成は、非常に有効なものとなる。
【００１６】
さらには、半導体装置の入出力電極と多層基板の端子電極との間に隙間がない状態で接続するので、両電極を最短距離と見なすことができる距離で電気的に接続することが可能となる。これにより、寄生インダクタンスの低減と高周波特性の向上が図れるようになる結果、高周波特性に優れた半導体モジュールが構成されることになる。
【００１７】
端子電極の高さばらつきをなくすためには、多層基板を構成する絶縁層の一つを、その絶縁体層毎、電気機能層に取り替えることが考えられる。そうすれば、半導体装置の下方位置の多層基板内に電気機能層を形成できるうえに、端子電極の高さばらつきもなくなる。しかしながら、そのような構造では、多層基板内において、不要な部分にも電気機能層が設けられることになる。そうすると、多層基板内部の配線層でクロストークや浮遊容量が発生する要因となり都合が悪い。
【００１８】
これに対して、本願発明の構成では、電気機能素子が設けられる位置にだけ選択的に電気機能層が設けられるため、不要な部分に電気機能層が設けられることはない。したがって、内部の配線層でクロストークや浮遊容量は発生しない。
【００１９】
さらには、本願発明は、以下の理由により寄生インダクタンスを低減することができる。半導体モジュールにおいて問題となる寄生容量成分を低減するためには、多層基板内の電気機能層（例えば容量素子層）と半導体装置とをできるだけ短い距離で接続する必要がある。
【００２０】
このような短距離接続を行うためには、端子電極の基板厚み方向の下方に位置する多層基板の内部領域に導電体（ビアホール）を設けて、この導電体により電気機能層と端子電極とを電気的に接続するのが好ましい。さらには、導電体の長さをできる限り短くするのが好ましい。
【００２１】
前記導電体の長さを短くするためには、前記導電体が形成されている基板の内部領域の厚みを薄くすればよい。しかしながら、前記導電体は電気機能層の基板厚み方向の上方に位置している。そのため、前記導電体が形成されている基板の内部領域の厚みを薄くすれば、その基板領域の全体厚みに対する電気機能層の厚みの比率が高くなる。
【００２２】
従来の構成において基板厚みを薄くすると、上述した理由により電気機能層に起因する端子電極間の高さばらつきがさらに大きなものとなってしまう。これに対して、本願発明の構成では、各端子電極の高さ位置が互いに揃った状態となっている。そのため、前記導電体が形成される基板領域の厚みを薄くしても、端子電極の高さばらつきが生じたり、そのばらつきがさらに大きくなることはない。このような理由により、本願発明の構成では、前記導電体の長さを短くして、寄生インダクタンス成分をさらに低減することができる。
【００２４】
また、前記多層基板の両面それぞれに前記端子電極が設けられ、これら基板両面の端子電極に前記半導体装置がフリップチップ実装されるのが好ましい。そうすれば、多層基板の両面に実装した各半導体装置と、多層基板内の電気機能層とが最短距離で電気的に接続されることになる。これにより、複数の半導体装置の機能が複合される結果、高周波特性に優れた半導体モジュールが得られる。
【００２５】
また、前記電気機能層の基板厚み方向の両面に内部電極が設けられており、  この内部電極の長手方向寸法が、前記半導体装置に入力される電気信号の波長の１／４波長に相当する寸法より小さくされるのが好ましい。そうすれば、次のような利点がある。すなわち、内部電極の長さ方向寸法が、半導体装置に入力される電気信号の波長の１／４波長に相当する寸法より大きい場合、内部電極の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いに一致しなくなる。そうすると、特に、電気機能層が容量素子層である場合において、その容量素子層がバイパスコンデンサとして機能しなくなるおそれがある。これに対して、内部電極の長手方向寸法が、前記半導体装置に入力される電気信号の波長の１／４波長に相当する寸法より小さくなっている構成では、内部電極の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いにほぼ一致することになる。そのため、電気機能層が容量素子層である場合において、その容量素子層がバイパスコンデンサとして十分機能することになる。
【００２７】
なお、前記電気機能層の基板厚み方向の両面に内部電極が設けられ、これら内部電極それぞれが複数に分割されるのが好ましい。そうすれば、半導体装置内の複数の端子に、異なる特性の電気機能層を最短距離で接続することができる。そのため、半導体装置の端子ごとに最適な回路構成が実現される。
【００２８】
なお、前記内部電極は、前記端子電極の形成されていない領域に沿って複数に分割されるのが好ましい。そうすれば、内部電極の分割線の直上位置に端子電極が存在しなくなる。分割線上の直上位置に端子電極が存在すると、分割線上の端子電極とそうでない位置の端子電極との間に高さ位置のばらつきが生じる。内部電極の分割線の直上位置に端子電極が存在しないことにより、前記分割線に起因する端子電極の高さ位置のばらつきは防止される。これにより、半導体装置を多層基板に極めて安定して接続することができる。
【００２９】
なお、前記電気機能層が前記多層基板の表面部位に設けられるのが好ましい。そうすれば、半導体装置と電気機能層とをより短い距離で接続することができ、より一層、高周波特性に優れた半導体モジュールが実現される。
【００３０】
なお、誘電体層または抵抗体層または磁性体層のうちの少なくとも２つの層が、前記電気機能層として前記多層基板内の同一の層に設けられるのが好ましい。そうすれば、より高機能で高周波特性に優れた回路を半導体モジュール内に実現することができる。
【００３１】
なお、誘電体層または抵抗体層または磁性体層のうち少なくとも２つの層が、前記電気機能層として前記多層基板内の異なる層に設けられるのが好ましい。そうすれば、各層ごとに最適な材料を用いた回路素子を形成することができる。
【００３２】
なお、前記半導体装置の周囲が、無機質フィラーと熱硬化性樹脂組成物とを含む混合物で充填されるのが好ましい。無機質フィラーは、アルミナ、ＡｌＮ、窒化ケイ素、ベリリア（ＢｅＯ）のうち少なくとも１つを含むことがさらに好ましい。そうすれば、半導体装置の周囲に充填した混合物には、熱伝導性の高い任意の無機質フィラーが含まれており、放熱性に優れた半導体モジュールが得られる。
【００３３】
なお、半導体モジュールが複数設けられ、一の半導体モジュールの前記混合物の表面に、他の半導体モジュールの前記多層基板の背面が積層配置され、前記混合物内に、各半導体モジュールの端子電極どうしを電気的に接続する導電体が設けられるのが好ましい。そうすれば、電気機能層を内蔵した多層基板上に搭載されたそれぞれ機能の異なる半導体装置からなる実装体を、３次元方向に自由に積層できる。
【００３４】
なお、前記電気機能層の少なくとも一つが、前記電気機能層と同等の厚みを有する絶縁層に置き換えられてもよい。
【００３５】
なお、多層基板を形成する絶縁体は、無機材料の焼結体を主体とする低温焼結性ガラスセラミックスであり、電気機能層は、鉛系ペロブスカイト型化合物を主体とする誘電体層であることが好ましい。そうすれば、低温焼結性ガラスセラミックスでは、製造時の熱処理温度を低くすることができるため、誘電体層の鉛ペロブスカイト型化合物と多層基板の絶縁体との間での熱拡散を低減することができる。
【００３６】
また、多層基板を形成する絶縁体は、例えば無機材料の焼結体を主体とする低温焼結性ガラスセラミックスであり、電気機能層は、例えばＲｕＯ2を主体とする抵抗体層であるのが好ましい。そうすれば、低温焼結性ガラスセラミックスでは、製造時の熱処理温度を低くすることができるため、抵抗体層のＲｕＯ2と絶縁体との間での熱拡散を低減することができ、抵抗体層は所望の抵抗値を得ることができる。
【００３７】
以下、本発明の実施例について、図面に基づいて、詳細に説明する。
【００３８】
なお、本発明において、各端子電極の下方に電気機能素子を設けるとは、多層基板内方向において電気機能素子を設けることを意味し、また、多層基板ならびに半導体モジュールの設置姿勢は、各実施例に限らず、上下が逆となった姿勢や、垂直姿勢等であってもよい。
【００３９】
【実施例】
（第１の実施例）
図１は、本発明の第１の実施例における多層基板の構成の概略を示す断面図であり、図２は、本発明の第１の実施例における多層基板の構成の概略を示す平面図であり、図３は、本発明の第１の実施例における多層基板の製造方法の概略を示す工程断面図である。
【００４０】
以下に本実施例における多層基板について、図１および図２を参照しながら説明する。図１および図２において、１０２は端子電極である。１０３は多層基板である。１０５は上側内部電極である。１０６は下側内部電極である。１０８はビアホールを形成する導電体である。１０９は誘電体層である。
【００４１】
端子電極１０２は半導体装置に接続される電極である。端子電極１０２は多層基板１０３の表面に設けられている。上側内部電極１０５と下側内部電極１０６と誘電体層１０９とは多層基板１０３の内部に設けられている。上側内部電極１０５と下側内部電極１０６とは、誘電体層１０９をその厚み方向に挟んで配置されている。端子電極１０２は、４つ以上、図２では、１６本設けられている。端子電極１０２は、多層基板１０３の厚み方向に沿って配置された導電体１０８を介して上側内部電極１０５と下側内部電極１０６とにそれぞれ接続されている。
【００４２】
誘電体層１０９は、多層基板１０３を形成する絶縁体材料とは異なり、端子電極１０２の下方位置に形成されている。すなわち、図２に示すように、端子電極１０２の下方には必ず誘電体層１０９が形成されており、それ以外の不要な領域には形成されていない。
【００４３】
なお、誘電体材料の比誘電率は、絶縁体材料の比誘電率よりも高いものが用いられる。
【００４４】
誘電体材料としては、例えば、鉛を含む複合ペロブスカイト化合物材料系やチタン酸バリウム系材料などが用いられる。特に大きな誘電率を有し、焼結温度が比較的低温であることから、鉛を含む複合ペロブスカイト化合物材料系を使用することが好ましい。
【００４５】
鉛系複合ぺロブスカイト化合物としては、Ｐｂ（Ｂ1Ｂ2）Ｏ3（ただし、Ｂ1はＣｏ、Ｍｇ、ＭｎまたはＮｉであり、Ｂ2はＮｂ、ＴａまたはＷである)で表される化合物およびこれらの化合物を組み合わせたものを例示することができる。例えば、Ｐｂ（Ｍｇ1/3Ｎｂ2/3)Ｏ3−Ｐｂ（Ｎｉ1/2Ｗ1/2）Ｏ3−ＰｂＴｉＯ3などが挙げられる。また、誘電体層１０９の層厚は、特に限定するものではないが、通常、５μｍ〜５０μｍ程度である。
【００４６】
また、絶縁体材料としては、例えば、アルミナに代表されるセラミックス材料や、ガラス−セラミックス複合材料などが用いられる。
【００４７】
絶縁体材料としては、特に、焼結温度が比較的低く、銅や銀等の低融点の金属を導体として使用できることから、ガラス−セラミックス複合材料を使用するのが好ましい。ガラス−セラミックス複合材料を構成するガラス成分としては、酸化鉛、酸化亜鉛、アルカリ金属酸化物、アルカリ土類金属酸化物などを含有するほう珪酸塩ガラスおよびほう珪酸ガラスなどの結晶質ガラスなどが挙げられる。なお、ガラス−セラミックス複合材料における各成分の組成比は、複合材料の焼結温度、比誘電率および機械的強度等を考慮して適宜調整することができる。多層基板（絶縁体層）１０３の層厚は、特に限定するものではないが、通常３０μｍ〜３００μｍ程度である。
【００４８】
次に、図３を用いて、多層基板の製造方法が説明される。まず、少なくとも一面に下側内部電極１０６が形成されたシート状絶縁体１０４が用意される。そのシート状絶縁体１０４の上に誘電体層１０９が形成される。誘電体層１０９は次のようにして形成される。すなわち、鉛系ペロブスカイト化合物の原料粉体に有機バインダを混合してスラリーが作製される。混合は、例えばボールミルや３本ロールなどの慣用の混練機を使用して行われる。次に、下側内部電極１０６が形成されたシート状絶縁体１０４上にスラリーが印刷される。これにより、シート状絶縁体１０４上に誘電体層１０９が形成される。
【００４９】
一方、シート状絶縁体としてガラスとアルミナを主成分とする低温焼成基板材料よりなるグリーンシート（日本電気硝子製のＭＬＳ−１０００：商品名、２２０μｍ厚み）１１２が用意される。このグリーンシート１１２に０．２ｍｍφの貫通孔が形成される。貫通孔はパンチャによる穴加工で形成される。さらに、銀粉体を主成分とする導電性ペーストが印刷法によって前記貫通孔に充填される。これにより導電体１０８が形成される。
【００５０】
グリーンシート１１２の一面に端子電極１０２を含む配線パターンが印刷形成される。グリーンシート１１２の他面に上側内部電極１０５を含む配線パターンが印刷形成される。
【００５１】
誘電体層１０９を挟み込むように、シート状絶縁体１０４とグリーンシート１１２が積層される。この積層体が、７０度の温度で５０Ｋｇ／ｃｍ2の圧力で加圧される。積層体が、８５０℃〜９５０℃で０．１時間〜１０時間の範囲において設定された条件で焼成される。これにより、多層基板１０３が作製される。
【００５２】
このようにして作製された多層基板１０３では、誘電体層１０９を多層基板１０３内の所望の領域に設けることができる。すなわち、図２に示すように、端子電極１０２の下部には必ず誘電体層１０９が設けられることになる。
【００５３】
このとき、誘電体層１０９が設けられる領域は、誘電体層１０９が設けられていない領域に比べ、多層基板１０３全体の厚さが厚くなる。例えば、表面に端子電極１０２などの導体が形成されている２つの領域Ａ，Ａ‘において比較した場合、誘電体層１０９の厚さを１０μｍとすると、誘電体層１０９が形成されていた領域Ａを含む多層基板１０３の厚さは、誘電体層１０９を含まない領域Ａ‘の多層基板１０３の厚さよりも１μｍ〜１０μｍ程度厚くなる。
【００５４】
しかしながら、誘電体層１０９が設けられた領域の表面は互いに平坦面となる。これにより、図２において、半導体装置を接続する各領域Ｂにおける端子電極１０２の高さばらつきはなくなる。
【００５５】
なお、表面における２つの領域Ａ，Ａ‘の高さばらつきは、多層基板１０３の製造時の誘電体材料の収縮量により異なり、また誘電体材料の材料自身の特性やプレス時の圧力等によっても変化する。さらに、誘電体材料の上下部における導電体１０８の有無によっても前記高さばらつきは変化する。
【００５６】
また、内蔵される容量値としては、例えば、誘電体層１０９が形成される大きさとして縦１ｍｍ，横１ｍｍとした場合、約２ｎＦの容量素子が内蔵される。
【００５７】
このように構成された多層基板１０３によると、端子電極１０２の下方に全てに、選択的に誘電体層１０９が設けられる構成となる。これにより、半導体装置と接続する端子電極１０２の高さばらつきが抑えられる。そのため、多層基板１０３に半導体装置１０１を安定してフリップチップ接続することができる。したがって、接続不良が防止され、歩留まりの高い半導体装置のフリップチップ実装が確実に行われる。
【００５８】
端子電極１０２の数が４つ以上となった本実施例の構造では、端子電極１０２に高さばらつきが生じた状態になると、半導体装置１０１と端子電極１０２との間の接続箇所を結んで一平面が形成できなくなる。本実施例の多層基板１０３に半導体装置１０１をフリップチップ実装すると、上述した端子電極の高さばらつきによって半導体装置１０１と端子電極１０２との間に隙間が発生してしまうのは避けられない。
【００５９】
これに対して、本実施例では、端子電極１０２の高さばらつきが抑えられている。そのため、４つ以上の端子電極１０２を設けた本実施例の構成でも、半導体装置１０１と端子電極１０２との間に隙間が生じない。そのため、安定した状態で、半導体装置１０１を多層基板１０３にフリップチップ実装することができる。
【００６０】
また、端子電極１０２の下方位置に電気機能素子（容量素子）１００が形成されることになる。これにより、多層基板１０３内において端子電極１０２からみてほぼ最短と見なすことができる位置に容量素子が配置されることになる。そのため、インピーダンスが小さくなる結果、高周波特性に優れた多層基板が得られる。
【００６１】
（第２の実施例）
図４は、本発明の第２の実施例における半導体モジュールの構成の概略を示す断面図であり、図５は、第２の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【００６２】
本実施例においては、第１の実施例における多層基板１０３を備えている。多層基板１０３は、第１の実施例で説明したのと同一の構成を備えている。そのため、ここでは多層基板１０３の説明は省略する。
【００６３】
半導体装置１０１は、その能動面にバンプ電極１０７が設けられている。半導体装置１０１は、その能動面を多層基板１０３側に向けて配置されており、バンプ電極１０７が端子電極１０２に電気的に接続されている。これにより、半導体装置１０１は多層基板１０３にフリップチップ実装されている。
【００６４】
このような半導体モジュールの構成では、半導体装置１０１の下方に位置する多層基板１０３の内部領域に誘電体層１０９が配置されている。そのため、半導体装置１０１に接続される端子電極１０２は、互いの高さばらつきがほとんど生じない状態となっている。
【００６５】
このような構造上の特徴を有する多層基板１０３に対して半導体装置１０１をフリップチップ実装する方法としては、例えば、次のような方法がある。
【００６６】
すなわち、図５（Ａ）に示すように、半導体装置１０１の入出力端子（図示省略）上にワイヤボンディング法またはめっき法によってＡｕなどからなるバンプ電極１０７が形成される。一方、樹脂中にフレーク状の金、銀、銀―パラジウム合金の粒子を分散した導電性接着剤１１１が用意される。そして、この導電性接着剤１１１がバンプ電極１０７に着けられる。
【００６７】
次に、図５（Ｂ）に示すように、端子電極１０２に導電性接着剤１１１が当接するように、半導体装置１０１が多層基板１０３に対して位置合せされる。この状態で導電性接着剤１１１が硬化される。これにより、導電性接着剤１１１を介してバンプ電極１０７が端子電極１０２に電気的に接続される。バンプ電極１０７を形成する金属は、貴金属によるもの以外に半田でもよく、この場合には、半田の溶融によってバンプ電極１０７を形成することができる。また、半田によってバンプ電極１０７が形成された場合においても、バンプ電極１０７と端子電極１０２との電気的接続に導電性接着剤を用いてもよい。
【００６８】
次に、図５（Ｃ）に示すように、半導体装置１０１と多層基板１０３との間の接続を補強するために、半導体装置１０１と多層基板１０３との間の形成される空間に液状の樹脂組成物１１０が充填されて硬化される。これにより、上記空間が封止される。この場合、樹脂組成物１１０としては、エポキシ系の樹脂とシリカなどのフィラーとが含まれたものを用いることができる。なお、フィラーは樹脂組成物１１０内に均一に分散されているのが好ましい。
【００６９】
端子電極１０２とバンプ電極１０７との電気的接続を行う場合においては、バンプ電極１０７の高さばらつきは接続不良の原因となる。しかしながら、導電性接着剤１１１を設けると、導電性接着剤１１１は、バンプ電極１０７と端子電極１０２との間の高さばらつきを吸収する働きをする。
【００７０】
通常、導電性接着剤１１１の厚さは１０μｍ程度ある。そのため、導電性接着剤１１１の厚さよりもバンプ電極１０７の高さばらつき量が小さい場合、上述した接続不良が発生せず、バンプ電極１０７を端子電極１０２に安定した状態で電気的接続することができる。
【００７１】
このことは、換言すれば、基板表面の凹凸が１０μｍ以下になると、バンプ電極１０７を端子電極１０２に対して安定した状態で電気的に接続できることを意味している。
【００７２】
多層基板１０３においては、その端子電極１０２どうしの間の高さばらつきがほとんど生じない構成となっている。したがって、多層基板１０３の表面の凹凸が１０μｍ以下にされた状態となっている。そのため、このような構成を有する多層基板１０３に対して半導体装置１０１をフリップチップ実装した場合、その実装形態は安定したものとなる。その結果、歩留まりの高い半導体モジュールが得られる。
【００７３】
端子電極１０２の数が４つ以上となった本実施例の構造では、端子電極１０２に高さばらつきが生じた状態になると、半導体装置１０１と端子電極１０２との間の接続箇所を結んで一平面が形成できなくなる。本実施例の多層基板１０３に半導体装置１０１をフリップチップ実装すると、上述した端子電極の高さばらつきによって半導体装置１０１と端子電極１０２との間に隙間が発生してしまうのは避けられない。
【００７４】
これに対して、本実施例では、端子電極１０２の高さばらつきが抑えられている。そのため、４つ以上の端子電極１０２を設けた本実施例の構成でも、半導体装置１０１と端子電極１０２との間に隙間が生じない。そのため、安定した状態で、半導体装置１０１を多層基板１０３にフリップチップ実装することができる。
【００７５】
また、端子電極１０２の下方位置に、容量素子となる電気機能素子１００が配置されている。これにより、端子電極１０２からみて最短距離とみなすことができる位置に容量素子が配置されることになる。そのため、インピーダンスが小さくなって、高周波特性が向上する。
【００７６】
本実施例では、上述した構成の他に次にような構成を備えている。すなわち、上側内部電極１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長手方向寸法Ｈ２とが次のように設定されている。
【００７７】
これら長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入力される電気信号の波長の１／４波長に相当する寸法より小さく設定されている。
【００７８】
このように上側、下側内部電極１０５、１０６の長手方向寸法Ｈ１、Ｈ２が設定されることで次のような効果が発揮される。すなわち、内部電極１０５、１０６の長さ方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入力される電気信号の波長の１／４波長に相当する寸法より大きい場合、内部電極１０５、１０６の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いに一致しなくなる。そうすると、誘電体層１０９により構成される容量素子層がバイパスコンデンサとして機能しなくなるおそれがある。これに対して、内部電極１０５、１０６の長手方向寸法が、半導体装置１０１に入力される電気信号の波長の１／４波長に相当する寸法より小さくなっている本実施例の構成では、内部電極１０５、１０６の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いにほぼ一致することになる。そのため、誘電体層１０９により構成される容量素子層がバイパスコンデンサとして十分機能することになる。
【００７９】
なお、内部電極１０５、１０６上の各位置の見かけ上のインピーダンスを正確に一致させるためには、前記長手方向寸法Ｈ１、Ｈ２が前記電気信号の波長の１／８波長に相当する寸法より小さくされるのが好ましい。
【００８０】
例えば、１０ＧＨｚの電気信号を半導体装置１０１に入力する場合には、その電気信号の波長は１０．０ｍｍとなる。そのため、前記長手方向寸法Ｈ１、Ｈ２は、１０／４＝２．５ｍｍ以下とされる。さらに好ましくは、前記長手方向寸法Ｈ１、Ｈ２は、１０／８＝１．２５ｍｍ以下とされる。
【００８１】
なお、前記第１，２の実施例においては、電気機能素子１００が容量素子である場合を例示したが、本発明はこれに限定されるものではない。例えば、容量素子に代えて、インダクタまたは抵抗素子から電気機能素子１００を構成してもよい。
【００８２】
電気機能素子１００としてインダクタを内蔵した多層基板１０３は、誘電体層１０９の代わりに磁性体層が設けられる。この場合、内部電極１０５、１０６の位置およびその形状が多少異なること以外は、上述した容量素子を内蔵した多層基板１０３と同様の構造を有するものとなる。
【００８３】
磁性体層としては、特に限定するものではなく、従来からインダクタ用磁性体として知られているものを、焼結温度、透磁率、磁気損失、温度特性などに応じて適宜選択することができる。例えば、ＮｉＺｎＣｕ系、ＮｉＺｎ系、ＭｎＺｎ系、ＭｇＺｎ系等のスピネルフェライトやガーネットフェライトなどを磁性体層として例示することができる。特に、電気抵抗率が大きく、焼結温度が比較的低温であることから、ＮｉＺｎＣｕ系スピネルフェライトが磁性体層として有用である。
【００８４】
また、内部電極１０５、１０６は、上記容量素子を内蔵した多層基板１０３の内部電極１０５、１０６と同様の材料を使用することができ、その形状は、線状、スパイラル状、ミアンダ状など用途に応じて選択することができる。
【００８５】
（第３の実施例）
図６は、本発明の第３の実施例における半導体モジュールの構成の概略を示す断面図であり、図７は、本発明の第３の実施例における半導体モジュールの構成の概略を示す平面図である。
【００８６】
上述した第２の実施例においては、半導体装置１０１の基板厚み方向の下方に位置する多層基板１０３の内部領域に誘電体１０９が形成されていた。これに対して、本実施例においては、半導体装置１０１のバンプ電極１０７を介して接続される全ての端子電極（４つ以上設けられている）１０２の基板厚み方向の下方位置にのみに、誘電体層１０９を選択的に形成したものである。さらには、誘電体層１０９を矩形枠状に形成することで、半導体装置１０１の中央部の基板厚み方向の下方位置においては誘電体層１０９が形成されない領域Ｃが設けられている。これにより、容量素子の形成に制限されることなく配線（導電体１０８）を配置することができる。例えば、半導体装置１０１の基板厚み方向の下方位置において、導電体１０８を介して端子電極１０２を内層の配線に接続することができる。特に、半導体装置１０１の基板厚み方向の下方位置において、端子電極１０２を下側内部電極１０６に導電体１０８を介して電気的に接続することができる。これにより配線設計上の自由度が増す。
【００８７】
この半導体モジュールにおいては、上述した第１、第２の実施例と同様、端子電極１０２の高さばらつきを抑制することができる。そのため、多層基板１０３と半導体装置１０１とを安定した状態でフリップチップ接続することができる。これにより、歩留まりの高い半導体モジュールを得ることができる。
【００８８】
また、端子電極１０２の基板厚み方向下方位置に電気機能素子（容量素子）１００が形成されるので、上述した実施例１、２と同様の理由により、インピーダンスが小さくなり、その結果、高周波特性に優れた半導体モジュールが得られる。
【００８９】
なお、本実施例では、容量素子を形成する誘電体層１０９を、半導体装置１０１の中央部における基板厚み方向の下方位置（領域Ｃ）を除く、端子電極１０２の直下位置に設けた例について説明した。しかしながら、誘電体層１０９が形成されない領域Ｃは、半導体装置１０１の中央部における下方位置に限るものではなく、端子電極１０２の下方位置を除くいずれの領域に設けてもよい。
【００９０】
また、本実施例においても、上側内部電極１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長手方向寸法Ｈ２とが次のように設定されている。すなわち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入力される電気信号の波長の１／４波長に相当する寸法（好ましくは１／８波長に相当する寸法）より小さく設定されている。これにより、内部電極１０５、１０６の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いにほぼ一致することになる。そのため、誘電体層１０９により構成される容量素子層がバイパスコンデンサとして十分機能することになる。
【００９１】
また、電気機能素子１００は容量素子に限るものではなく、インダクタまたは抵抗素子であってもよい。
【００９２】
（第４の実施例）
図８は、本発明の第４の実施例における半導体モジュールの構成の概略を示す断面図であり、図９は、本発明の第４の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【００９３】
第３の実施例においては、多層基板１０３の片面に少なくとも１つの半導体装置１０１がフリップチップ実装されていた。これに対して本実施例においては、多層基板１０３の両面にそれぞれ少なくとも１つの半導体装置１０１がフリップチップ実装されている。
【００９４】
それぞれの半導体装置１０１と電気的に接続する端子電極１０２の基板厚み方向の下方位置には、誘電体層１０９が設けられている。
【００９５】
本実施例の半導体モジュールは、図９の工程断面図に示すようにして製造される。
【００９６】
まず図９（Ａ）に示すように、下側シート状絶縁体１２４に貫通孔が形成される。貫通孔は、例えばパンチャによる穴加工で形成される。形成した貫通孔に銀粉体を主成分とする導電性ペーストが印刷法により充填される。これにより、導電体１０８が形成される。導電体１０８が形成された下側シート状絶縁体１２４の下面に端子電極１０２を含む配線パターンが印刷形成される。下側シート状絶縁体１２４の上面に下側内部電極１０６を含む配線パターンが印刷形成される。下側シート状絶縁体１２４の上面に誘電体層１０９が印刷法等により形成される。
【００９７】
上側シート状絶縁体１１４に、上述したのと同様の方法で貫通孔が形成される。さらに、形成された貫通孔に導電性ペーストが充填される。これにより導電体１０８が形成される。さらに、上側シート状絶縁体１１４の上面に端子電極１０２を含む配線パターンが印刷形成される。上側シート状絶縁体１１４の下面に上側内部電極１０５が形成される。
【００９８】
次に、図９（Ｂ）に示すように、上側内部電極１０５と下側内部電極１０６とで誘電体層１０９が挟み込まれるように、上側シート状絶縁体１１４と下側シート状絶縁体１２４とが加熱加圧により積層一体化される。作製した積層体が焼成される。このとき、誘電体層１０９は、上側シート状絶縁体１１４に形成された端子電極１０２の基板厚み方向の下方位置に形成され、同時に、下側シート状絶縁体１２４に形成された端子電極１０２の下方位置にも誘電体層１０９が形成される。
【００９９】
さらに、図９（Ｃ）に示しように、多層基板１０３の上下面の端子電極１０２と、半導体装置１０１とが位置合せされる。具体的には半導体装置１０１のバンプ電極１０７と端子電極１０２とが位置合わせされる。
【０１００】
その後、図９（Ｄ）で示すように、多層基板１０３の上下面に半導体装置１０１がそれぞれフリップチップ実装される。これにより、多層基板１０３の対向する両面に半導体装置１０１が搭載された半導体モジュールが完成する。
【０１０１】
このようにして作製された半導体モジュールにおいては、電気機能素子１００を形成する誘電体層１０９は、多層基板１０３内の所望の領域に設けられており、図８に示したように、半導体装置１０１と接続するための端子電極１０２の基板厚み方向の下方位置には必ず誘電体層１０９が設けられている。そのため、端子電極１０２どうしの間の高さばらつきはほとんど生じない。そのため、半導体装置１０１と多層基板１０３とを安定した状態で電気的に接続することができる。これにより、歩留まりの高い半導体モジュールを得ることができる。
【０１０２】
さらに、半導体装置１０１と電気機能素子１００との間を最短とみなすことができる接続距離で接続することができる。そのため、容量素子となる電機機能素子１００を、不要な配線の寄生インダクタンスがほとんど含まれない電源用のバイパスコンデンサとして機能させることできる。電源用バイパスコンデンサは、例えば、半導体装置１０１の電源端子に接続される。
【０１０３】
半導体装置１００の電源端子に接続するバイパスコンデンサとして約２００ｐＦの容量素子を内蔵した多層基板１０３を作製した。そして、その多層基板１０３の５０ＭＨｚ〜１３．５ＧＨｚまでの特性を測定した。その測定結果を図１０（Ａ）、図１０（Ｂ）に示す。図１０（Ａ）は反射特性のスミスチャートを示し、図１０（Ｂ）は反射特性のリアクタンス成分を示している。
【０１０４】
１０ＧＨｚにおいて約１０Ω以下のインピーダンスを示しており、高周波帯において理想的な電源特性を得ることができるのが確認される。
【０１０５】
本実施例では、複数半導体装置１０１を多層基板１０３に実装することができる。ここで、複数の半導体装置１０１として、砒化ガリウム等の同種の高周波用半導体を用いることもできる。そうすれば、電源端子のインピーダンスが高周波的に安定した半導体装置モジュールとなる。
【０１０６】
また、高速光通信用のＰＩＮフォトダイオードやアバランシェフォトダイオードなどの受光素子と増幅素子、あるいは、レーザーダイオード等の発光素子とその駆動用素子の組み合わせにおいても同様の効果が得られる。これにより、高周波特性に優れた半導体モジュールが実現されているのが理解される。また、高速動作時に安定した電源インピーダンスが得られるため、珪素を主体とした材料で構成される高速信号処理用のロジック回路やメモリ回路を搭載した半導体装置においても、高速信号処理時の安定動作が可能となる。
【０１０７】
なお、内蔵させる電気機能素子１００は容量素子に限るものではなく、インダクタまたは抵抗素子を内蔵したものであってもよい。
【０１０８】
（第５の実施例）
図１１は、本発明の第５の実施例における半導体モジュールの構成の概略を示す平面図であり、図１２は図１１のXII-XII断面図である。
【０１０９】
本実施例の半導体モジュールは、多層基板１０３の内部に形成された上側内部電極１０５が、複数に分割形成されている。
【０１１０】
なお、図１１および図１２においては、上側内部電極１０５が２つに分割されている例を示したが、容量素子をバイパスコンデンサとして内蔵する場合、半導体装置１０１の高周波用の電源端子数に応じて分割数を設定するのが望ましい。
【０１１１】
例えば、比誘電率４０００の材料で厚さが３０μｍの誘電体層１０９が設けられた場合、電極の寸法を０．９５ｍｍ×０．９５ｍｍの大きさにすることにより約１０００ｐＦの容量値が得られる。また、２ｍｍ×２ｍｍの大きさの半導体装置１０１を用いた場合、約１０００ｐＦの容量素子を半導体装置１０１の直下に４個配置することができる。そのため、４種類の電圧値の異なる電源端子に対応する容量素子を設けることができる。容量値は、誘電体層１０９の材料、厚さおよび電極の寸法により任意に制御することができ、電極の形状を任意に形成することにより、各端子ごとに容量値の異なる容量素子を形成することができる。
【０１１２】
このように構成された半導体モジュールにおいても、前述した各具体例と同様、端子電極１０２の高さばらつきがなくなり、多層基板１０３と半導体装置１０１とを安定した状態でフリップチップ接続することができる。また、端子電極１０２の直下位置に容量素子となる電気機能素子１００が形成されるので、高周波特性に優れた半導体モジュールが得られる。
【０１１３】
また、本実施例においても、上側内部電極１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長手方向寸法Ｈ２とが次のように設定されている。すなわち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入力される電気信号の波長の１／４波長に相当する寸法（好ましくは１／８波長に相当する寸法）より小さく設定されている。これにより、内部電極１０５、１０６の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いにほぼ一致することになる。そのため、誘電体層１０９により構成される容量素子層がバイパスコンデンサとして十分機能することになる。
【０１１４】
さらには、本実施例の構成では、半導体装置１０１を接続する各端子電極１０２を異なる特性の電気機能素子１００に最短で接続することができる。そのため、半導体装置１０１の端子電極１０２の電圧値がそれぞれ異なる場合であっても、各端子電極１０２が、その電圧値に対応する容量を有する電気機能素子１００に電気的に接続される。そのため、半導体装置１０１の端子電極１０２ごとに最適な回路構成が実現される。
【０１１５】
なお、本実施例の構成を、第４の実施例のように、多層基板１０３の両面に半導体装置１０１を実装する場合に適用してもよい。
【０１１６】
また、電気機能素子１００は容量素子に限るものではなく、インダクタまたは抵抗素子を内蔵したものであってもよい。
【０１１７】
（第６の実施例）
図１３は、本発明の第６の実施例における半導体モジュールの構成の概略を示す平面図であり、図１４は図１３のXIV-XIV断面図である。
【０１１８】
本実施例の半導体モジュールは、多層基板１０３の内部に形成された誘電体層１０９に接して設けられた上側内部電極１０５が複数に分割して形成されていることに第１の特徴がある。さらには、分割された上側内部電極１０５が端子電極１０２の基板厚み方向の下方位置に設けられていることに第２の特徴がある。すなわち、端子電極１０２が上側内部電極１０５の形成領域からはみ出さないように、上側内部電極１０５が設けられている。
【０１１９】
このような構成を有する本実施例の半導体モジュールでは、前述した第５の実施例と同様の効果が得られるうえに、さらには、次のような効果が得られる。
【０１２０】
上側、下側内部電極１０５、１０６として１０μｍ未満の厚みを有する電極が形成されている場合はあまり問題とならないが、これらの内部電極１０５、１０６の抵抗成分を低下させるために、１０μｍ以上の厚みを有する内部電極１０５、１０６が形成されている場合、多層基板１０３内部の内部電極１０５、１０６の有無に応じて多層基板１０３の表層に凹凸が発生する。したがって、端子電極１０２が形成された面内においても、内部電極１０５、１０６の有無に応じた凹凸が発生する。そのため、半導体装置１０１がフリップチップ実装される際に、バンプ電極１０７と端子電極１０２と間の距離が一定でなくなり、半導体装置１０１と多層基板１０３との間の電気的な接続の安定性が低下する恐れがある。
【０１２１】
これに対して、本実施例では、上側内部電極１０５の分割されている領域に端子電極１０２が設けられていないために、端子電極１０２の形成領域における多層基板１０３の凹凸を抑えることができる。これにより、半導体装置１０１と多層基板１０３とを極めて安定した状態で電気的に接続することができ、半導体装置１０１と多層基板１０３の間の電気的接続がより一層確実となる。
【０１２２】
また、本実施例においても、上側内部電極１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長手方向寸法Ｈ２とが次のように設定されている。すなわち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入力される電気信号の波長の１／４波長に相当する寸法（好ましくは１／８波長に相当する寸法）より小さく設定されている。これにより、内部電極１０５、１０６の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いにほぼ一致することになる。そのため、誘電体層１０９により構成される容量素子層がバイパスコンデンサとして十分機能することになる。
【０１２３】
なお、本実施例の構成を、第４の好ましい実施例のように、多層基板１０３の両面に半導体装置１０１を実装する場合に適用してもよい。
【０１２４】
また、内蔵させる電気機能素子１００は容量素子に限るものではなく、インダクタまたは抵抗素子を内蔵したものであってもよい。
【０１２５】
（第７の実施例）
図１５は、本発明の第７の実施例における半導体モジュールの構成の概略を示す断面図であり、図１６は、本発明の第７の実施例における半導体モジュールに用いる多層基板の製造方法の概略を示す工程断面図である。
【０１２６】
第１の実施例から第６の実施例においては、多層基板１０３の内部に電気機能素子１００が内蔵されていた。これに対して、本実施例においては、基板表面の一部の領域に電気機能素子１００が形成されている。
【０１２７】
図１５に示すように、配線基板１１３の表面には、下側内部配線１０６が設けられている。下側内部配線１０６の上面には、誘電体層１０９、１０９が設けられている。誘電体層１０９の上面には上側内部配線１０５が設けられている。上側内部電極１０５は、端子電極１０２の機能を兼ね備えている。
【０１２８】
上側内部電極１０５のうち、半導体装置１０１の接地用端子に接続する一部の端子は、下側内部電極１０６と電気的に接続されている。また、上側内部電極１０５（端子電極１０２）には、バンプ電極１０７が電気的に接続されている。
【０１２９】
このように構成された本実施例の半導体モジュールにおいては、上述した第１、第２の実施例と同様、端子電極１０２の高さばらつきを抑制することができる。そのため、多層基板１０３と半導体装置１０１とを安定した状態でフリップチップ接続することが可能となる。これにより、歩留まりの高い半導体モジュールが得られる。
【０１３０】
また、端子電極１０２（上側内部電極１０５）の基板厚み方向の下方位置に電気機能素子（容量素子）１００が形成されるので、上述した実施例１、２と同様の理由により、インピーダンスが小さくなり、その結果、高周波特性に優れた半導体モジュールが得られる。
【０１３１】
さらに、端子電極１０２が上側内部電極１０５を兼ね備えているため、別途上側内部電極を設ける場合に比べ、半導体モジュールの小型化が図れる。
【０１３２】
なお、配線基板１１３の両面に、本実施例のようにして電気機能素子１００が形成されて、基板１１３の両面に半導体装置１０１が実装されるようにしてもよい。
【０１３３】
また、内蔵させる電気機能素子１００は容量素子に限るものではなく、インダクタまたは抵抗素子を内蔵したものであってもよい。
【０１３４】
次に、本実施例の半導体モジュールに用いられる多層基板の製造方法について、図１６（Ａ）、図１６（Ｂ）を用いて説明する。
【０１３５】
まず、図１６（Ａ）に示すように、アルミナやガラス−セラミック複合材料等を絶縁層とする配線基板１１３が用意される。用意された配線基板１１３の表面に、下側内部電極１０６を含む配線パターンが印刷形成される。形成された配線パターンが５０℃で５分間乾燥される。誘電体原料粉体に有機バインダを含んだスラリーが用意される。用意されたスラリーを用いて下側内部電極１０６上に、誘電体層のパターンが印刷形成される。形成された誘電体層のパターンが５０℃で５分間乾燥されることで、誘電体１０９が形成される。
【０１３６】
次に、図１６（Ｂ）に示すように、誘電体層１０９の上に、上側内部電極１０５（端子電極１０２）が形成される。上側内部電極１０５は下側内部電極１０６と同様の方法で形成される。
【０１３７】
半導体装置１０１のバンプ電極１０７と、端子電極１０２とが位置あわせされたうえで、半導体装置１０１が配線基板１１３にフリップチップ実装される。これにより半導体モジュールが完成する。
【０１３８】
なお、導電性ペーストとしては、金属粉体に有機バインダおよび溶剤を十分に混合、混練たものから構成することができる。ここでいう金属粉体としては、特に限定するものではなく、例えば、銅、銀、金、パラジウム、白金、ニッケルまたはそれらの合金等が、焼成基板の材料や基板の製造条件、使用条件等に応じて適宜選択される。
【０１３９】
誘電体層１０９の材料は、内蔵する所望の容量値、誘電体層１０９の厚さ、配線基板１１３や端子電極１０２の材料などにより適宜選択される。例えば、鉛系ペロブスカイト化合物が用いられ、配線基板用グリーンシートにガラスとアルミナの複合材料が用いられた場合、通常、焼成温度は８５０℃〜９５０℃の範囲で、焼成時間は０．１時間〜１０時間に設定される。また、処理雰囲気は特に限定されるものではなく、例えば、大気、窒素、水素、またはそれらの混合ガス等が使用される。
【０１４０】
なお、上述した本実施例の説明においては、アルミナ等の配線基板１１３に対して、内部配線１０５、１０６、誘電体層１０９が印刷形成される例を示した。しかしながら、未焼成のグリーンシートに内部配線１０５、１０６、誘電体層１０９が印刷形成されたのち、一括に焼成されてもよい。また、配線基板１１３として、多層基板が用いられてもよい。
【０１４１】
（第８の実施例）
図１７は、本発明の第８の実施例における半導体モジュールの構成の概略を示す断面図であり、図１８は、本発明の第８の実施例における半導体モジュールの構成の概略を示す平面図であり、図１９は、本発明の第８の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【０１４２】
第１〜第７の実施例においては、多層基板内に容量素子、インダクタまたは抵抗素子のいずれかが内蔵される構成であったのに対し、本実施例においては、多層基板の絶縁体層とは異なる誘電体の他に、抵抗体層、磁性体層が形成された機能層を含む電気機能素子が内蔵されている例が示されている。
【０１４３】
図１７に示すように、フリップチップ実装された半導体装置１０１と接続する端子電極１０２の基板厚み方向の下方位置に、誘電体層１０９と、抵抗体層１１９と磁性体層１２９とが設けられている。
【０１４４】
このように、本実施例では、全ての端子電極１０２の基板厚み方向の下方位置に誘電体層１０９、抵抗体層１１９、磁性体層１２９のいずれかが必ず設けられている。それぞれの層１０９、１１９、１２９の端部は、端子電極１０２が形成されていない平面領域に設けられている。こうすることで、本実施例は、次のような利点を有している。すなわち、各端子電極１０２の直下位置ごとに異なる特性を有する層１０９、１１９、１２９が設けられたとしても、各端子電極１０２の基板厚み方向の下方位置には必ず、誘電体層１０９、抵抗体層１１９、磁性体層１２９のうちのいずれかの層が配置されることになる。そのため、端子電極１０２の高さ位置がばらつくことはない。
【０１４５】
次に、図１９（Ａ）〜図１９（Ｃ）を用いて、本実施例の半導体モジュールの製造方法が説明される。
【０１４６】
まず、図１９（Ａ）に示すように、下側シート状絶縁体１２４が用意される。用意された下側シート状絶縁体１２４の一面に下側内部電極１０６が形成される。下側内部電極１０６が形成された下側シート状絶縁体１２４の上に誘電体層１０９が形成される。誘電体層１０９の形成は、第１の実施例と同様の方法で行われる。同様の方法で順次、抵抗体層１１９、磁性体層１２９が形成される。
【０１４７】
次に、上側シート状絶縁体１１４が用意される。用意された上側シート状絶縁体１１４に導電体１０８が形成される。上側シート状絶縁体１１４の一面に端子電極１０２を含む配線パターンが形成される。上側シート状絶縁体１１４の他面に上側内部電極１０５を含む配線パターンが形成される。
【０１４８】
上側シート状絶縁体１１４と下側シート状絶縁体１２４とが、８０℃、５０Ｋｇ／ｃｍ2の圧力で積層一体化されたのち、加熱炉にて大気中６００℃で脱バインダ処理される。脱バインダ処理された積層体が８５０℃〜９５０℃の範囲で０．２時間焼成される。これにより、電気機能素子を内蔵した多層基板１０３が得られる。
【０１４９】
その後、図１９（Ｂ）で示すように、端子電極１０２と半導体装置１０１のバンプ電極１０７との位置合せが行われたうえで、バンプ電極１０７と端子電極１０２とが電気的に接続される。これにより、多層基板１０３に半導体装置１０１がフリップチップ実装されて、図１９（Ｃ）に示す半導体モジュールが完成する。
【０１５０】
なお、抵抗体層１１９の原料として、ＲｕＯ2粉体とガラス粉体およびセルロース系樹脂の混合体を用いることができる。
【０１５１】
このように構成された半導体モジュールにおいても、端子電極１０２の高さばらつきが抑えられる。そのため、半導体装置１０１を、安定した状態で多層基板１０３にフリップチップ接続することができる。
【０１５２】
また、半導体装置１０１の各端子電極１０２ごとに、高周波特性に優れた所望の電気機能素子１００を最短と見なせる配線距離で接続することができるため、高周波特性に優れた機能回路を含んだ多機能の半導体モジュールを実現することができる。
【０１５３】
なお、本実施例の構成を、第４の実施例のように、多層基板１０３の両面に半導体装置１０１を実装する場合に適用してもよい。
【０１５４】
また、内蔵させる電気機能素子１００は、容量素子、インダクタまたは抵抗素子のうち少なくとも２つを内蔵したものであってもよい。
【０１５５】
（第９の実施例）
図２０は、本発明の第９の実施例における半導体モジュールの構成の概略を示す断面図である。
【０１５６】
図２０に示すように、全ての端子電極１０２の基板厚み方向下方位置に、誘電体層１０９が形成されており、さらにその下の異なる層に抵抗体層１１９または磁性体層１２９が形成されている。なお、抵抗体層１１９と磁性体層１２９とは、それぞれ異なる層に形成されているのが好ましい。誘電体層１０９、抵抗体層１１９、磁性体層１２９が設けられる全ての層において、端子電極１０２の基板厚み方向の下方位置にある基板領域には、必ず誘電体層１０９、抵抗体層１１９、磁性体層１２９が設けられている。
【０１５７】
抵抗体層１１９としては、特に限定されるものではなく、焼結温度、抵抗率、温度特性などに応じて適宜選択することができる。例えば、ＲｕＯ2粉体とガラス粉体およびセルロース系樹脂の混合体が用いられる。
【０１５８】
磁性体層１２９としては、特に限定されるものではなく、焼結温度、透磁率、磁気損失、温度特性などに応じて適宜選択することができる。例えば、ＮｉＺｎＣｕ系、ＮｉＺｎ系、ＭｎＺｎ系、ＭｇＺｎ系等のスピネルフェライトやガーネットフェライトなどを例示することができる。特に、電気抵抗率が大きく、焼結温度が比較的低温であることから、ＮｉＺｎＣｕ系スピネルフェライトが有用である。
【０１５９】
また、誘電体層１０９、抵抗体層１１９、磁性体層１２９は、それぞれの層において、印刷法等により配線電極がパターニングされたシート状の絶縁体の上に印刷等により形成される。
【０１６０】
このように構成された半導体モジュールにおいても、端子電極１０２の高さばらつきを抑えることができる。そのために、半導体装置１０１を安定した状態で多層基板１０３にフリップチップ実装することができる。
【０１６１】
また、半導体装置１０１の各端子電極１０２ごとに、高周波特性に優れた所望の電気機能素子１００を最短距離と見なせる接続距離で接続することができる。そのため、高周波特性に優れた機能回路を含んだ多機能の半導体モジュールが実現される。
【０１６２】
本実施例においては、誘電体層１０９が形成される層とは異なる層に抵抗体層１１９や磁性体層１２９が形成されている。そのため、容量素子、抵抗素子、インダクタ等が複合された電気機能素子１００を内蔵した多層基板１０３の製造が容易になる。
【０１６３】
なお、本実施例の構成を、第４の実施例のように、多層基板１０３の両面に半導体装置１０１を実装する構成において適用してもよい。
【０１６４】
また、内蔵させる電気機能素子１００は、容量素子、インダクタまたは抵抗素子のうち少なくとも２つを内蔵したものであってもよい。
【０１６５】
（第１０の実施例）
図２１は、本発明の第１０の実施例における半導体モジュールの構成の概略を示す断面図であり、図２２は、本発明の第１０の実施例における半導体モジュールの製造方法の概略を示す断面図である。
【０１６６】
図２１に示すように、端子電極１０２は、多層基板１０３の内部に設けられた上側内部電極１０５と下側内部電極１０６とに、導電体１０８を介してそれぞれ接続されている。
【０１６７】
誘電体層１０９は、端子電極１０２の基板厚み方向の下方位置に選択的に設けられている。すなわち、図２１に示すように、誘電体層１０９は端子電極１０２の基板厚み方向の下方位置に必ず形成されており、それ以外の不要な領域には形成されていない。
【０１６８】
このような電気機能素子１００が内蔵された多層基板１０３上の端子電極１０２に、半導体装置１０１がバンプ電極１０７を介してフリップチップ実装されている。さらに、半導体装置１０１の周囲が絶縁性の混合物１１８で充填されている。混合物１１８は無機質フィラーと熱硬化樹脂組成物とを含む材料から構成されている。混合物１１８には、半導体装置１０１の周囲に導電体１０８が形成されている。混合物１１８の表面には配線パターン１１７が形成されている。
【０１６９】
熱硬化性樹脂としては、例えばエポキシ樹脂、フェノール樹脂を用いることができ、無機フィラーとしてアルミナ、窒化ケイ素、ベリリア（ＢｅＯ）、ＭｇＯ、窒化アルミ、ＳｉＯ2等を用いることができる。また必要であれば、カップリング剤、分散剤、着色剤が熱硬化性樹脂に添加されてもよい。
【０１７０】
次に、図２２を用いて、本実施例の半導体モジュールの製造方法について説明する。
【０１７１】
第１の実施例および第２の実施例で説明した方法に基づいて作製した多層基板１０３に、半導体装置１０１がフリップチップ実装される。
【０１７２】
一方、無機フィラーと未硬化状態の熱硬化性樹脂との混合物１１８がシート状に加工される。シート状に加工された混合物１１８に貫通孔が形成される。混合物１１８の貫通孔に導電性ペーストが充填されることで導電体１０８が形成される。
【０１７３】
半導体装置１０１が実装された多層基板１０３と、混合物１１８と銅箔１２６とが互いに位置合せされたうえで積層される。その積層体がプレスにより加熱加圧される。これにより、半導体装置１０１の周囲が無機フィラーと熱硬化性樹脂の混合物１１８とで充填される。
【０１７４】
無機フィラーと未硬化状態の熱硬化性樹脂の混合物１１８をシート状に加工する工程は次のようにして行われる。すなわち、無機フィラーと液状の熱硬化性樹脂を混合してペースト状混練物が作製された後、一定厚みに成形されて熱処理されることで、未硬化状態のシート状混合物１１８が得られる。
【０１７５】
無機フィラーとしてアルミナ粉末が用いられる。熱硬化性樹脂としてエポキシ樹脂が用いられる。シート状に加工される際には、離型処理が施されたポリエチレンテレフタレートフィルムで混合物１１８が挟まれ、加熱加圧により所定の厚さにプレスされる。この際、熱硬化性樹脂の硬化開始温度以下での熱処理が行われる。これにより、未硬化状態のシート状混合物１１８が得られる。例えば、エポキシ樹脂の硬化開始温度が１３０℃である場合は、熱処理温度は１２０℃、圧力は１０ｋｇ／ｃｍ2とされる。プレスを行う際は、最終的に充填される半導体装置１０１の厚さよりも厚く形成することが必要となる。
【０１７６】
その後、レーザー加工法やパンチング加工により貫通孔が形成される。貫通孔が印刷法などにより導電性ペーストで充填されることで、導電体１０８が形成される。導電性ペーストは、例えば、金や銀、銅の粉末の導電材料と、エポキシ樹脂と硬化剤からなる熱硬化性樹脂が混練されたものから構成される。
【０１７７】
半導体装置１０１の周囲を混合物１１８で充填する工程は、混合物１１８中の熱硬化性樹脂が未硬化状態で実施される。具体的にはこの工程は、積層された半導体装置１０１と混合物１１８とを加圧処理することで実施される。
【０１７８】
上記充填工程の後、上記積層体を１７５℃の加熱温度で１時間保持することで熱硬化性樹脂を硬化させる。これにより混合物１１８と導電体１０８とを完全に硬化させる。最後に、銅箔１２６がエッチング法等により加工されることで配線パターン１１７が形成される。
【０１７９】
半導体装置１０１に対して混合物１１８が加圧される際において、混合物１１８は半導体装置１０１により圧縮される。これにより、銅箔１２６と半導体装置１０１との間に位置する混合物１１８は、他の箇所に位置する混合物１１８より強く圧縮される。そのため、銅箔１２６と半導体装置１０１との間に位置する混合物１１８は他の箇所の混合物１１８より無機質フィラーの充填率が高くなる。無機質フィラーは熱硬化性樹脂よりも大幅に熱伝導率が高い。したがって、無機質フィラーの充填率が高まることにより、半導体装置１０１の裏面は熱伝導性が高くなる。
【０１８０】
本実施例の半導体モジュールにおいても、端子電極１０２の高さばらつきが抑えられるため、半導体装置１０１を安定した状態で多層基板１０３にフリップチップ接続することができる。したがって、歩留まりの高い半導体モジュールが得られる。
【０１８１】
また、端子電極１０２の基板厚み方向の下方位置に電気機能素子１００が形成されるので、端子電極１０２からみて最短距離と見なせる位置に電気機能素子が設けられる。これにより、高周波特性に優れた半導体モジュールが得られる。
【０１８２】
さらに、半導体装置１０１の周囲に充填する混合物１１８において、熱伝導性の高い任意の無機質フィラーが添加されることで、放熱性に優れた半導体モジュールが得られる。
【０１８３】
なお、内蔵させる電気機能素子１００は容量素子に限るものではなく、インダクタまたは抵抗素子を内蔵したものであってもよい。
【０１８４】
また、本実施例においても、上側内部電極１０５の長手方向寸法Ｈ１と、下側内部電極１０６の長手方向寸法Ｈ２とが次のように設定されている。すなわち、長手方向寸法Ｈ１、Ｈ２が、半導体装置１０１に入力される電気信号の波長の１／４波長に相当する寸法（好ましくは１／８波長に相当する寸法）より小さく設定されている。これにより、内部電極１０５、１０６の長さ方向に沿って異なる位置における見かけ上のインピーダンスが互いにほぼ一致することになる。そのため、誘電体層１０９により構成される容量素子層がバイパスコンデンサとして十分機能することになる。
【０１８５】
（第１１の実施例）
図２３（Ａ）、図２３（Ｂ）は、本発明の第１１の実施例における半導体モジュールの構成の概略を示す断面図、およびその製造方法の概略を示す断面図である。
【０１８６】
本実施例は、第１０の実施例で説明した半導体モジュールの単体を、導電体１０８が形成された無機質フィラーと熱硬化性樹脂とを介して複数層積層したものである。
【０１８７】
図２３（Ａ）に示すように、端子電極１０２の基板厚み方向の下方位置には、誘電体層１０９、抵抗体層１１９、あるいは磁性体層１２９が設けられている。各層１０９、１１９、１２９の基板厚み方向の両面には、上側内部電極１０５と下側内部電極１０６とが設けられている。これにより、各層１０９、１１９、１２９は各種の電気機能素子１００として機能する。
【０１８８】
電気機能素子１００を内蔵した多層基板１０３上に半導体装置１０１がフリップチップ実装された組が複数積層配置されている。それぞれの半導体装置１０１の周囲は、無機質フィラーと熱硬化性樹脂が混合されたシート状混合物１１８で充填されている。図２３（Ａ）において、多層基板１０３の半導体装置１０１が搭載されていない面と、半導体装置１０１が搭載された面とが導電体１０８を介して接続されている例を示したが、多層基板１０３の半導体装置１０１が搭載されていない面同士、若しくは、多層基板１０３の半導体装置１０１が搭載されている面同士を、導電体１０８を介して接続しても同様の効果が得られる。
【０１８９】
次に、図２３（Ｂ）を用いて、本実施例の半導体モジュールの製造方法について説明する。
【０１９０】
まず、端子電極１０２の基板厚み方向の下方位置にある多層基板１０３内部領域に、誘電体層１０９と、抵抗体層１１９と、磁性体層１２９と、上側内部電極１０５と、下側内部電極１０６と、導電体１０８とが形成される。これらの形成方法は前述した各実施例で説明した方法と同様であるので、ここでは、詳しい説明は省略する。作製した多層基板１０３の上に半導体装置１０１がフリップチップ実装される。これにより、半導体モジュール１２５ａ、１２５ｂが形成される。
【０１９１】
無機フィラーと未硬化状態の熱硬化性樹脂の混合物をシート状に加工してなるシート状混合物１１８が複数枚用意される。それら混合物１１８に導電体１０８が充填形成される。
【０１９２】
半導体モジュール１２５ａ、１２５ｂの間に混合物１１８を挟み込んだ状態で、半導体モジュール１２５ａ、１２５ｂと混合物１１８と銅箔１２６とが積層される。その際、導電体１０８は、半導体モジュール１２５ａの電極パターン１２３と、半導体モジュール１２５ｂの電極パターン１２３とが電気的に接続される。
【０１９３】
半導体モジュール１２５ｂの最外層に位置するシート状混合物１１８にある導電体１０８は、外部接続用の配線（銅箔１２６から構成される）に接続される。
【０１９４】
次に、上記積層体が加熱加圧される。これにより、半導体装置１０１の周囲が混合物１１８で充填される。このときの加熱温度は、混合物１１８中の熱硬化性樹脂が硬化しない程度の加熱温度に設定される。
【０１９５】
その後、混合物１１８中の熱硬化性樹脂が硬化する温度で上記積層体が加熱処理される。これにより、混合物１１８の熱硬化性樹脂および導電体１０８中の熱硬化性樹脂が完全に硬化される。最後に、銅箔１２６をエッチングなどによりパターニングすることにより、半導体モジュールが完成する。
【０１９６】
複数の半導体装置１０１として、例えば、高速動作を行う同種のメモリを複数内蔵した構成にする。これにより、大容量のメモリを小型にすることができる。また、高速で動作する論理回路を含む素子と、高速動作するメモリのような異なる機能の半導体装置１０１とが内蔵されるようにすることもできる。さらに、表面側に発光素子もしくは受光素子が搭載され、内部側に増幅素子や論理演算を行う半導体装置１０１が内蔵されるようにすることもできる。そうすれば、１つのモジュールで全ての機能を実現する高周波特性に優れた半導体モジュールが実現される。
【０１９７】
本実施例の半導体モジュールにおいても、端子電極１０２の高さばらつきが抑えられるため、半導体装置１０１を安定した状態でフリップチップ接続することができる。したがって、歩留まりの高い半導体モジュールを得ることができる。
【０１９８】
また、端子電極１０２の基板厚み方向の下方位置に電気機能素子１００が形成されるので、端子電極１０２からみて最短距離と見なせる位置に電気機能素子が設けられることになる。これにより、高周波特性に優れた半導体モジュールが得られる。
【０１９９】
さらに、複数個の半導体装置１０１と電気機能素子１００とを内蔵したモジュールが、高密度に３次元的に配置される。そのため、高周波特性に優れた極めて高密度な半導体モジュールが実現される。
【０２００】
なお、内蔵させる電気機能素子１００は、容量素子、インダクタまたは抵抗素子のうち少なくとも１つを内蔵したものであればよい。
【０２０１】
（第１２の実施例）
図２４（Ａ）〜図２４（Ｃ）は、本発明の第１２の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【０２０２】
まず、図２４（Ａ）に示すように、半導体装置１０１の入出力端子（図示省略）上に、ワイヤボンディング法またはめっき法によって、金等からなるバンプ電極１０７が形成される。
【０２０３】
バンプ電極１０７を構成する金属は、貴金属によるもの以外に、半田による電極形成も可能であり、半田による電極形成と導電性接着剤の併用も可能である。線径が２５μｍの金線を用いてワイヤボンディング法によりバンプ電極１０７が形成される場合、バンプ電極１０７の高さは６０μｍ〜１００μｍとなる。
【０２０４】
一方、多層基板１０３が用意される。多層基板１０３としては次のものが用意される。すなわち、多層基板１０３の基板表面には端子電極１０２が設けられている。端子電極１０２の基板厚み方向の下方にある多層基板１０３の内部領域には誘電体層１０９と上側内部電極１０５と下側内部電極１０６とが設けられている。多層基板１０３の内部領域には、端子電極１０２と内部電極１０５、１０６とを電気的に接続する導電体１０８が設けられている。
【０２０５】
次に、多層基板１０３の端子電極１０２上に、導電性接着剤１１１が印刷法等により供給される。導電性接着剤１１１としては、フレーク状の金，銀，銀―パラジウム合金の粒子が樹脂中に分散されたものが用いられる。
【０２０６】
さらに、多層基板１０３上の半導体装置１０１が搭載される箇所の中央部に、バンプ電極１０７の高さと端子電極１０２の厚さとの合計よりも高くなるまで、熱硬化性樹脂１１５がディスペンサ等により供給される。
【０２０７】
その後、図２４（Ｂ）に示すように、バンプ電極１０７と端子電極１０２とが位置あわせされた状態で、多層基板１０３に半導体装置１０１が搭載される。その際、バンプ電極１０７が変形する圧力が半導体装置１０１の裏面から加えられる。そして、加圧と同時に加熱されて、熱硬化性樹脂１１５と導電性接着剤１１１とが硬化される。その際の圧力は、線径が２５μｍの金線を用いてバンプ電極１０７を形成した場合、１バンプ電極当たり５０ｇの圧力となる。これにより、バンプ電極１０７は、４０μｍ〜５０μｍの高さになるまで圧縮変形される。
【０２０８】
その後、図２４（Ｃ）に示すように、半導体装置１０１と多層基板１０３との間隙が、液状の樹脂組成物１３０で封止される。この場合、樹脂組成物１３０としてはエポキシ系の樹脂とシリカなどのフィラーとを含むものが好ましい。さらには、フィラーは樹脂組成物１３０内に均一に分散されているのが好ましい。
【０２０９】
本実施例において、半導体装置１０１上にバンプ電極１０７を形成した後、端子電極１０２上に導電性樹接着剤１１１が供給されるようにした。しかしながら、例えば、バンプ電極１０７が半導体装置１０１上に形成された後、半導体装置１０１を多層基板１０３上に搭載する時に加える圧力よりも小さい圧力がバンプ電極１０７に加えられることで、バンプ電極１０７の高さが一定にレベリングされるようにしてもよい。この場合、レベリングされたバンプ電極１０７に対して導電性接着剤１１１が転写される。そして、半導体装置１０１が多層基板１０３に搭載されたのち、加熱加圧されることでバンプ電極１０７がさらに圧縮変形される。このようにすることで、バンプ電極１０７に転写される導電性接着剤１１１の量を容易に制御することができる。
【０２１０】
本実施例の半導体モジュールにおいても、端子電極１０２の高さばらつきが抑えられるため、半導体装置１０１が安定した状態で多層基板１０３にフリップチップ接続される。したがって、歩留まりの高い半導体モジュールが得られる。
【０２１１】
また、端子電極１０２の基板厚み方向の下方位置に電気機能素子１００が形成されるので、端子電極１０２からみて最短距離と見なせる位置に電気機能素子１００が設けられることになる。これにより、高周波特性に優れた半導体モジュールが得られる。
【０２１２】
さらに、仮に端子電極１０２に高さばらつきがあったとしても、バンプ電極１０７が変形することで、安定した状態で半導体装置１０１と多層基板１０３とを接続することができる。
【０２１３】
なお、多層基板１０３の両面に、熱硬化性樹脂１１５を介して半導体装置１０１を実装するようにしてもよい。
【０２１４】
また、内蔵される電気機能素子１００は、容量素子に限らず、インダクタまたは抵抗素子としてもよい。
【０２１５】
（第１３の実施例）
図２５（Ａ）〜図２５（Ｇ）は、本発明の第１３の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【０２１６】
図２５（Ａ）に示すように、グリーンシート１１２と上側シート状絶縁体１１４とが用意される。グリーンシート１１２は、離型処理が施された支持基材１２１に張り付けられている。上側シート状絶縁体１１４は導電体１０８と上側内部電極１０５とが形成されている。用意されたグリーンシート１１２に貫通孔１１６が形成される。貫通孔１１６はパンチャもしくは金型による穴加工により形成される。
【０２１７】
図２５（Ｂ）に示すように、グリーンシート１１２と上側シート状絶縁体１１４とが位置あわせされて積層される。積層後、支持基材１２１は取り除かれる。
【０２１８】
図２５（Ｃ）に示すように、貫通孔１１６に印刷法により誘電体層１０９が充填される。誘電体層１０９としては、鉛系ペロブスカイト化合物の原料粉体に有機バインダを、ボールミルや３本ロールなどの混練機を使用して混合したスラリーが用いられる。
【０２１９】
図２５（Ｄ）で示すように、下側シート状絶縁体１２４が用意される。下側シート状絶縁体１２４には下側内部電極１０６と導電体１０８とが形成されている。
【０２２０】
上側シート状絶縁体１１４とグリーンシート１１２とに対して、下側シート状絶縁体１２４が位置合わせされて積層される。これによりグリーンシート積層体１２２が作製される。
【０２２１】
そして、図２５（Ｅ）に示すように、グリーンシート積層体１２の表面に端子電極１０２を含む最表層の電極パターンが形成される。電極パターンが形成されたグリーンシート積層体１２２が焼成される。焼成温度および焼成時間は、グリーンシート１１２と誘電体層１０９と上側シート状絶縁体１１４と下側シート状絶縁体１２４とを構成する各無機材料に応じて適宜設定される。例えば、上側シート状絶縁体１１４と下側シート状絶縁体１２４とが、ガラスとアルミナを主成分とするガラス−セラミックス複合材料から構成され、誘電体層１０９が鉛系複合ペロブスカイト化合物から構成される場合には、焼成温度は８５０℃〜９５０℃、焼成時間は０．１〜１０．０時間に設定される。処理雰囲気は特に限定するものではなく、例えば、大気、窒素、水素またはそれらの混合ガスなどが使用される。
【０２２２】
図２５（Ｆ）に示すように、バンプ電極１０７が設けられた半導体装置１０１と端子電極１０２とが位置あわせされた後、半導体装置１０１がグリーンシート積層体１２２にフリップチップ実装される。これにより、図２５（Ｇ）で示される半導体モジュールが完成する。
【０２２３】
本実施例の半導体モジュールにおいても、端子電極１０２の高さばらつきが抑えられるため、半導体装置１０１を安定した状態で多層基板１０３にフリップチップ接続することができる。したがって、歩留まりの高い半導体モジュールが得られる。
【０２２４】
また、端子電極１０２の基板厚み方向の下方位置に電気機能素子１００が形成されるので、端子電極１０２からみて最短距離と見なせる位置に電気機能素子１００が設けられることになる。これにより、高周波特性に優れた半導体モジュールが得られる。
【０２２５】
なお、本実施例では、端子電極１０２の高さばらつきを抑えるグリーンシート１１２が、グリーンシート積層体１２２の全領域に渡って設けられていたが、少なくとも端子電極１０２の基板厚み方向の下方位置に設けられていればよい。
【０２２６】
また、内蔵される電気機能素子１００は、容量素子に限らず、インダクタまたは抵抗素子としてもよい。
【０２２７】
さらに、グリーンシート積層体１２２の両面に、半導体装置１０１を実装するようにしてもよい。
【０２２８】
この発明を詳細にその最も好ましい実施例について説明したが、その好ましい実施形態についての部品の組み合わせと配列は、この発明の精神と範囲とに反することなく種々変更することができるものである。
【０２２９】
【発明の効果】
以上のように本発明によれば、全ての端子電極の下方位置に選択的に電気機能層を設けたことにより、各端子電極の間の高さ位置が揃うことになり、これによって、多層基板の端子電極と半導体装置の入出力電極との間に隙間が生じることがなくなり、両電極を直接接触させて電気的に接続することが可能となる。これにより、半導体装置を多層基板に安定した状態でフリップチップ実装することができる。
【図面の簡単な説明】
【図１】第１の実施例における多層基板の構成の概略を示す断面図である。
【図２】第１の実施例における多層基板の構成の概略を示す平面図である。
【図３】第１の実施例における多層基板の製造方法の概略を示す工程断面図である。
【図４】第２の実施例における半導体モジュールの構成の概略を示す断面図である。
【図５】第２の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【図６】第３の実施例における半導体モジュールの構成の概略を示す断面図である。
【図７】第３の実施例における半導体モジュールの構成の概略を示す平面図である。
【図８】第４の実施例における半導体モジュールの構成の概略を示す断面図である。
【図９】第４の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【図１０】第４の実施例における半導体モジュールの電源端子のインピーダンスを示すスミスチャートおよびリアクタンス成分の周波数特性を示すグラフである。
【図１１】第５の実施例における半導体モジュールの構成の概略を示す平面図である。
【図１２】図１１のXII-XII断面図である。
【図１３】第６の実施例における半導体モジュールの構成の概略を示す平面図である。
【図１４】図１３のXIV-XIV断面図である。
【図１５】第７の実施例における半導体モジュールの構成の概略を示す断面図である。
【図１６】第７の実施例における半導体モジュールに用いる電気機能素子内蔵多層基板の製造方法の概略を示す工程断面図である。
【図１７】第８の実施例における半導体モジュールの構成の概略を示す断面図である。
【図１８】第８の実施例における半導体モジュールの構成の概略を示す平面図である。
【図１９】第８の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【図２０】第９の実施例における半導体モジュールの構成の概略を示す断面図である。
【図２１】第１０の実施例における半導体モジュールの構成の概略を示す断面図である。
【図２２】第１０の実施例における半導体モジュールの製造方法の概略を示す断面図である。
【図２３】第１１の実施例における半導体モジュールの構成の概略を示す断面図および製造方法の概略を示す断面図である。
【図２４】第１２の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【図２５】第１３の実施例における半導体モジュールの製造方法の概略を示す工程断面図である。
【符号の説明】
１００          電気機能素子
１０１          半導体装置
１０２          端子電極
１０３          多層基板
１０５，１０６  内部電極
１０７          バンプ電極
１０８          導電体
１０９          誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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