(57)【特許請求の範囲】
【請求項１】
供給電圧のレベルに比して高いレベルを持つ陽の高電圧を発生させるためのチャージポンプ回路において、
少なくとも一つの主表面を持つＰ型半導体基板と、
前記供給電圧を受け入れるための電源端子と、
前記高電圧を出力するための出力端子と、
前記半導体基板に形成され、前記Ｐ型と相反するＮ型を持ち、ポンピング動作が遂行されている間、フーロティング状態に維持される複数のウェル領域と、
前記各々のウェル領域に少なくとも１つずつ形成され、前記電源端子と前記出力端子との間に直列に接続された複数のＰＭＯＳ伝達トランジスターと、
前記各ＰＭＯＳ伝達トランジスタに各々連結される複数個のブスティングキャパシターと、を含むことを特徴とするチャージポンピング回路。
【請求項２】
前記各伝達トランジスターは各々ソース、ドレーン及びゲートを持つＰＭＯＳトランジスターから構成され、各ＰＭＯＳトランジスターのゲート及びドレーンは互いに連結されたダイオードとして動作することを特徴とする請求項１に記載のチャージポンピング回路。
【請求項３】
前記各ブスティングキャパシターは対応するＰＭＯＳトランジスターのゲートに各々連結され、ブスティングキャパシター中、奇数番目及び偶数番目キャパシターは重畳されない互いに相反された位相を持つ第１及び第２クロック信号により互いに駆動されることを特徴とする請求項２に記載のチャージポンピング回路。
【請求項４】
前記出力端子に連結され、ポンピング前後に第１放電活性化信号に応答して高電圧のレベルを持つ前記出力端子を該高電圧に比べて低いレベルを持つ第１電圧に低くするための第１放電手段を付加的に含むことを特徴とする請求項２に記載のチャージポンピング回路。
【請求項５】
前記第１電圧は電源電圧のレベルを持つことを特徴とする請求項４に記載のチャージポンピング回路。
【請求項６】
前記第１放電手段は前記第１電圧と前記出力端子の間に形成される電流通路及び、前記第１放電活性化信号に制御されるゲートを持つＰＭＯＳトランジスターを含むことを特徴とする請求項４に記載のチャージポンピング回路。
【請求項７】
前記半導体基板に形成され、第２放電活性化信号に応答して前記ポンピング動作が遂行される間に昇圧された前記各
ウェル領域の電位を前記供給電圧と接地電位の間の第２電圧に低くするための複数の放電トランジスターを付加的に含むことを特徴とする請求項４に記載のチャージポンピング回路。
【請求項８】
前記放電トランジスターは各々前記第２放電活性化信号に共通に制御されるゲート、前記第２導電型の不純物の不純物に形成されたソース及びドレーンを持つ複数のＮＭＯＳトランジスターを含み、前記各ソースは対応する前記ウェル領域に連結され、そして、前記各ドレーンは前記第２電圧を共通に提供してもらうことを特徴とする請求項７に記載のチャージポンピング回路。
【請求項９】
前記第２電圧は前記半導体基板に提供されるバルク電圧のレベルを持つことを特徴とする請求項８に記載のチャージポンピング回路。
【請求項１０】
前記第２放電活性化信号は前記第１放電活性化信号が活性化された後、活性化されることを特徴とするチャージポンピング回路。
【請求項１１】
供給電圧のレベルに比べて高いレベルを持つ陽の高電圧を発生するためのチャージポンピング回路において、
少なくとも一つの主表面を持つＰ型の半導体基板と、
前記供給電圧を受け入れるための電源端子と、
前記高電圧を出力するための出力端子と、
前記半導体基板に形成され、前記Ｐ型と相反するＮ型を持ち、そして、ポンピング動作が遂行される間にフローティング状態に維持される複数のウェル領域と、
前記各々のウェル領域に少なくとも１つずつ形成され、前記電源端子と前記出力端子の間に直列に接続された複数のＰＭＯＳ伝達トランジスターと、
前記各ＰＭＯＳ伝達トランジスターに各々連結される複数のブスティングキャパシター及び、
前記出力端子に連結され、ポンピング前後に第１活性化信号に応答して前記高電圧のレベルを持つ前記出力端子を前記高電圧に比べて低いレベルを持つ第１電圧に低くするための第１放電手段を含むことを特徴とするチャージポンピング回路。
【請求項１２】
供給電圧のレベルにより高いレベルを持つ陽の高電圧を発生するためのチャージポンピング回路において、
少なくとも一つの主表面を持つＰ型の半導体基板と、
前記供給電圧を受け入れるための電源端子と、
前記高電圧を出力するための出力端子と、
前記半導体基板に形成され、前記Ｐ型と相反するＮ型を持ち、そして、ポンピング動作が遂行される間にフローティング状態に維持される複数のウェル領域と、
前記各々のウェル領域に少なくとも１つずつ形成され、前記電源端子と前記出力端子の間に直列に接続された複数のＰＭＯＳ伝達トランジスターと、
前記各ＰＭＯＳ伝達トランジスターに各々連結される複数のブスティングキャパシターと、
前記出力端子に連結され、前記ポンピング前後に第１放電活性化信号に応答して前記高電圧のレベル持つ前記出力端子を前記高電圧に比べて低いレベルを持つ第１電圧にひくくするための第１放電手段及び、
前記半導体基板に形成され、第２放電活性化信号に応答してポンピング動作が遂行される間、昇圧された前記各ウェル領域の電位を前記供給電圧と接地電位の間の第２電圧に低くするための複数の放電トランジスターを持つ第２放電手段を含むことを特徴とするチャージポンピング回路。
【請求項１３】
前記各伝達トランジスターは各々ソース、ドレーン及びゲートを持つＰＭＯＳトランジスターから構成され、前記各ＰＭＯＳトランジスターのゲート及びドレーンは互いに連結されたダイオードとして動作することを特徴とする請求項１２に記載のチャージポンピング回路。
【請求項１４】
前記第１電圧は電源電圧のレベルを持ち、前記供給電圧は前記電源電圧のレベルを持つ特徴とする特徴とする請求項１２に記載のチャージポンピング回路。
【請求項１５】
前記第１放電手段は前記第１電圧と前記出力端子の間に形成される電流通路及び、前記第１放電活性化信号に制御されるゲートをＰＭＯＳトランジスターを含むことを特徴とする請求項１２に記載のチャージポンピング回路。
【請求項１６】
前記放電トランジスターは各々前記第２放電活性化信号に共通に制御されるゲート、前記第２導電型の不純物に形成されたソース及びドレーンを持ち、前記各ソースは対応する前記ウェル領域に連結され、そして、前記各ドレーンは前記第２電圧を共通に提供してもらうことを特徴とする請求項１２に記載のチャージポンピング回路。
【請求項１７】
前記第２電圧は前記半導体基板に提供されるバルク電圧のレベルを持つことを特徴とする請求項１６に記載のチャージポンピング回路。
【請求項１８】
前記第２放電活性化信号は前記第１放電活性化信号が活性化された後、活性化されることを特徴とするチャージポンピング回路。
【請求項１９】
陰の高電圧を発生させるためのチャージポンピング回路において、
少なくとも一つの主表面を持つＰ型半導体基板と、
前記半導体基板に形成される前記Ｐ型と相反するＮ型のウェル領域と、
前記陰の高電圧を出力するための出力端子と、
前記Ｎ型のウェル領域に形成され、フローティング状態に維持されるＰ型のウェル領域と、
前記各々のＰ型のウェル領域に少なくとも１つずつ形成され、接地電位と前記出力端子の間に直列に接続された複数のＮＭＯＳ伝達トランジスターと、
前記各ＮＭＯＳ伝達トランジスターに各々連結される複数のブスティングキャパシターと、
前記Ｎ型のウェル領域に形成され、放電活性化信号に応答してポンピング動作が遂行される間に昇圧された前記各ウェル領域の電位を前記半導体基板のバルク電圧に低くするための複数の放電トランジスターを含むことを特徴とするチャージポンピング回路。
【請求項２０】
前記放電トランジスターは各々前記放電活性化信号に共通に制御されるゲート、前記第２導電型の不純物に形成されたソース及びドレーンを持つ複数のＮＭＯＳトランジスターを含み、前記各ソースは対応する前記ウェル領域に連結され、そして、前記各ドレーンは前記第２電圧を共通に提供してもらうことを特徴とするチャージポンピング回路。
【請求項２１】
主表面を持つＰ型の半導体基板と、
前記半導体基板に形成され、ローとカラムに配列され、そして、各々が電流通路、電荷蓄積電極及び制御電極を持つ電気的に消去及びプログラム可能な複数のメモリセルと、
前記ロー方向に伸張する複数のワードラインと、
前記ワードライン中、一つをアドレシングし、そして、前記アドレシングされたワードラインをプログラム／プログラム検証動作による電圧に駆動するロー選択回路及び、
前記ロー選択回路に前記電圧を印加するための電圧印加回路を含み、
前記電圧印加回路は、
前記半導体基板に形成され、前記Ｐ型と相反するＮ型を有し、フローティングされた複数のウェル領域と、
前記各々のウェル領域に少なくとも１つずつ形成され、接地電位と前記メモリセルの制御電極の間に直列に接続された複数のＰＭＯＳ伝達トランジスターと、
前記各ＰＭＯＳ伝達トランジスターに各々伝達される複数のブスティングキャパシターと、前記半導体基板に形成され、放電活性化信号に応答してポンピング動作が遂行される間に、昇圧される前記各ウェル領域の電位を半導体基板電圧に低くするための複数の放電トランジスターを含む不揮発性メモリ装置。
【請求項２２】
主表面を持つＰ型の半導体基板と、
前記半導体基板に形成され、ローとカラムに配列され、そして、各々が電流通路、電荷蓄積電極及び制御電極を持つ電気的に消去及びプログラム可能な複数のメモリセルと、
前記ロー方向に伸張する複数のワードラインと、
前記メモリセルを消去するための動作の間に前記ワードラインを前記消去動作による電圧に駆動するロー選択回路及び、
前記ロー選択回路に前記電圧を印加するための電圧印加回路を含み、
前記電圧印加回路は、前記半導体基板に形成される前記Ｐ型と相反するＮ型のウェル領域と、
前記Ｎ型のウェル領域に形成され、フローティング状態に維持されるＰ型のウェル領域と、
前記各々のＰ型のウェル領域に少なくとも１つずつ形成され、接地電位と前記電圧印加回路の間に直列に接続された複数のＮＭＯＳ伝達トランジスターと、
前記各ＮＭＯＳ伝達トランジスターに各々連結される複数のブスティングキャパシターと、
前記Ｎ型のウェル領域に形成され、放電活性化信号に応答してポンピング動作が遂行される昇圧された前記各ウェル領域の電位を前記半導体基板のバルク電圧に低くするための複数の放電トランジスターを含む不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は半導体メモリ装置に関するものであり、より詳しくはポンピング動作の間に伝達トランジスターのスレショルド電圧が上昇することを抑制するためのチャージポンピング回路に関するものである。
【０００２】
最近、半導体工学の早い発展は多くの電子製品の軽量、小型化を可能にさせたし、これにより電子製品内に使用される半導体メモリ装置に対し、単一電源及び低い動作電圧等、多くの要求がなされている。しかし、半導体メモリ装置の種類によっては、フレッシメモリ（フラッシュメモリ）装置において、メモリセルのプログラム及びプログラム検証動作する時、電源電圧Ｖｃｃに比べて高くされている高電圧を使用するようになる。これにより、フラッシュメモリ装置は、一般的に高電圧（Ｖｐｐ）が使用され、このためのチャージポンピング回路及びブスティング回路（ｂｏｏｓｔｉｎｇ  ｃｉｒｃｕｉｔ）を持っている。
【０００３】
一般に動作電圧に比べて高い電圧を発生する構造は、ポンピング（ｐｏｍｐｉｎｇ）とブスティング（ｂｏｏｓｔｉｎｇ）に多く分類される。昇圧能力から言えば、ポンピング構造がブスティング構造に比べて優秀である。反面、スタンバイ状態（ｓｔａｎｄｂｙ  ｓｔａｔｅ）で消耗される電流から言えば、ブスティング構造ではスタンバイ電流はほとんど０マイクロアンペア（０μＡ）であり、ポンピング構造は一定量以上消耗される。ブスティング構造の一例がＩＥＥＥ  １９９６ＳＹＭＰＯＳＩＵＭ  ＯＮ  ＶＬＳＩ  ＣＩＲＣＵＩＴＳ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ“２．７Ｖのみの８Ｍｂ＊１６ＮＯＲフラッシュメモリ（Ａ  ２．７Ｖｏｎｌｙ  ８Ｍｂ＊１６  ＮＯＲ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ）”第１７２−１７３頁に掲載された。そして、ポンピング構造による一例は、１９７６年ＩＥＥＥ  Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴ，ＶＯＬ．ＳＣ−１１“改善した電圧マルチプライヤ技術を用いたＮＭＯＳ集積回路におけるオンチップ高電圧発生（ＯＮーＣＨＩＰ  ＨＩＧＨーＶＯＬＴＡＧＥ  ＧＥＮＥＲＡＴＩＯＮ  ＩＮ  ＮＭＯＳ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＵＳＩＮＧ  ＡＮ  ＩＭＰＲＯＶＥＤ  ＶＯＬＴＡＧＥ  ＭＵＬＴＩＰＬＩＥＲ  ＴＥＣＨＩＱＵＥ）”，第３７４−３７８頁に掲載された。
【０００４】
図１は従来から言及されたポンピング構造の一例として、チャージポンピング回路を示した回路図であり、図２はポンピング回路に印加されるクロック信号の波形を示す波形図である。そして、図３はソースバルク電圧差によるスレショルド電圧の変化を示す図面である。
【０００５】
図１を参照すると、従来チャージポンピング回路はプリチャージトランジスターＭＮ０、プリチャージトランジスターＭＮ０と高電圧Ｖｐｐを出力するための出力端子Ｔ１の間に直列に接続される複数の伝達トランジスターＭＮｉ（ｉ＝１，２，３，…，ｎ）、電圧トランジスターＭＮｉに各々接続される複数のブスティングキャパシターＣｉからなっている。プリチャージトランジスターＭＮ０は電源電圧Ｖｃｃが印加されると、ノードＮ１を電圧ＶｃｃーＶｔｈのレベルにプリチャージする。それのゲート及びドレーンには電源電圧Ｖｃｃが提供され、そして、それのソースはノードＮ１に接続されている。
【０００６】
伝達トランジスターＭＮｉは各々それのゲート及びドレーンが相互接続され、そして、ソースは次の段に連結される伝達トランジスターのドレーンに接続されている。トランジスターＭＮｉはｎチャンネルＭＯＳトランジスターからなっているし、それのバルクは接地されている。
【０００７】
キャパシターＣｉ中、奇数番目ブスティングキャパシターＣｘ（ｘ＝１，３，５，…，等）の一端子は第１パルス信号Ｐ１に駆動され、それの他の端子は対応する奇数番目伝達トランジスターＭＮｘのゲートに各々接続されている。そして、キャパシターＣｎ中、偶数番目ブスティングキャパシターＣｙ（ｙ＝２，４，６，…，等）の一つの端子は、第２パルス信号Ｐ２に駆動され、そして、それの他の端子は対応する偶数番目伝達トランジスターＭＮｙのゲートに接続されている。第１及び第２パルス信号Ｐ１及びＰ２は、図２に図示されているように、相互重畳されない状態に順番にハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）とローレベル（ｌｏｗ  ｌｅｖｅｌ）に印加される。
【０００８】
上述したようなチャージポンピング回路によると、各ブスティングキャパシターＣｉによりブスティングされた電圧を伝達するための伝達トランジスターＭＮｉはポンピング動作が実行されると、各伝達トランジスターＭＮｉのソースとバルクの間の電圧差ＶSBが漸次的に大きくなる。それと共に、各伝達トランジスターＭＮｉのソースバルク電圧差ＶSBが大きければ大きいほど、各伝達トランジスターＭＮｉのゲートソース電圧Ｖｇｓも大きくなる。
【０００９】
図３に図示されているように、伝達トランジスターＭＮｉのソースバルク電圧差ＶSBが大きくなることによるボディ効果（ｂｏｄｙ  ｅｆｆｅｃｔ）により、そのスレショルド電圧Ｖｔｈが高くなり、それ以上の高電圧ポンピング動作ができなくなる問題点が生じてしまう。
【００１０】
【発明が解決しようとする課題】
従って、本発明の目的はポンピング動作を実行する場合でも、伝達トランジスターのソースバルク電圧差が一定に維持されるチャージポンピング回路を持つ不揮発性メモリ装置を提供することである。
【００１１】
本発明の他の目的はポンピング動作が遂行された後、ウェル電位を早く要求される電位に放電させるためのチャージポンピング回路を持つ不揮発性メモリ装置を提供することである。
【００１２】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、供給電圧のレベルに比べて高いレベルを持つ陽の高電圧を発生するためのチャージポンピング回路において、少なくとも一つの主表面を持つ第１導電型の半導体基板と、前記供給電圧を受け入れるための電源端子と、高電圧を出力するための出力端子と半導体基板に形成され、第１導電型と相反される第２導電型を持って、そして、ポンピング動作が遂行される間にフローティング状態に維持される複数のウェル領域と、各ウェル領域に形成され、電源端子と出力端子の間に直列に接続された複数の伝達トランジスター及び、各伝達トランジスターに各々連結される複数のブスティングキャパシターを含むことを特徴とする。
【００１３】
この実施例において、各伝達トランジスターは各々ソース、ドレーン及びゲートを持つＰＭＯＳトランジスターから構成され、各ＰＭＯＳトランジスターのゲート及びドレーンは互いに連結されたダイオードとして動作することを特徴とする。
【００１４】
この実施例において、各ブスティングキャパシターは対応するＰＭＯＳトランジスターのゲートに各々連結され、ブスティングキャパシター中、奇数番目及び偶数番目キャパシターは重畳されない互いに相反された位相を持つ第１及び第２クロック信号により互いに駆動されることを特徴とする。
【００１５】
この実施例において、出力端子に連結され、ポンピング前後に第１放電活性化信号に応答して高電圧のレベルを持つ出力端子を高電圧に比べて低いレベルを持つ第１電圧まで低くするための第１放電手段を付加的に含むことを特徴する。
【００１６】
この実施例において、第１電圧は電源電圧のレベルを持つことを特徴とする。この実施例において、第１放電手段は、第１電圧と出力端子の間に形成される電流通路及び、第１放電活性化信号に制御されるゲートを持つＰＭＯＳトランジスターを含むことを特徴とする。
【００１７】
この実施例において、半導体基板に形成され、第２放電活性化信号に応答してポンピング動作が遂行される間、昇圧された各ウェル領域の電位を供給電圧と接地電位の間の第２電圧へと低くするための複数の放電トランジスターを付加的に含むことを特徴とする。
【００１８】
この実施例において、放電トランジスターは各々第２放電活性化信号に共通に制御されるゲート、第２導電型の不純物をドープした領域に形成されたソース及びドレーンを持つ複数のＮＭＯＳトランジスターを含み、各ソースは対応するウェル領域に連結され、各ドレーンには第２電圧が共通して提供されることを特徴とする。
【００１９】
この実施例において、第２電圧は半導体基板に提供されるバルク電圧のレベルをもつことを特徴とする。
【００２０】
この実施例において、第２放電活性化信号は第１放電活性化信号が活性化されることを特徴とする。
【００２１】
本発明の他の特徴によると、供給電圧のレベルに比べて、高いレベルを持つ陽の高電圧を発生するためのチャージポンピング回路において、少なくとも一つの主表面を持つ第１導電型の半導体基板と、供給電圧を受け入れるための電源端子と、高電圧を出力するための出力端子と、半導体基板に形成され、第１導電型と相反される第２導電型を持ち、そして、ポンピング動作が遂行される間にフローティング状態に維持される複数のウェル領域と、各ウェル領域に形成され、電源端子と出力端子の間に直列に接続された複数の伝達トランジスター及び、各伝達トランジスターに各々連結されるブスティングキャパシター及び、出力端子に連結され、ポンピング前後に第１放電活性化信号に応答して高電圧のレベルを持つ出力端子を高電圧に比べて低いレベルを持つ第１電圧に低くするための第１放電手段を含むことを特徴とする。
【００２２】
本発明の他の特徴によると、供給電圧のレベルに比べて高いレベルを持つ陽の高電圧を発生するためのチャージポンピング回路において、少なくとも一つ以上の主表面を持つ第１導電型の半導体基板と、供給電圧を受け入れるための電源端子と、高電圧を出力するための出力端子と、半導体基板に形成され、第１導電型と相反される第２導電型を持ち、そして、ポンピング動作が遂行される間にフローティング状態に維持される複数のウェル領域と、各ウェル領域に形成され、電源端子と出力端子の間に直列に接続された複数の伝達トランジスターと、各伝達トランジスターに各々連結される複数のブスティングキャパシターと、出力端子に連結され、ポンピング前後に第１放電活性化信号に応答して高電圧のレベルを持つ出力端子を高電圧に比べて低いレベルを持つ第１電圧に低くするための第１放電手段及び、半導体基板に形成され、第２放電活性化信号に応答してポンピング動作が遂行される間、昇圧された各ウェル領域の電位を供給電圧と接地電位の間の第２電圧に低くするための複数の放電トランジスターを持つ第２放電手段を含むことを特徴とする。
【００２３】
本発明の他の特徴によると、陰の高電圧を発生するためのチャージポンピング回路において、少なくとも一つの主表面を持つ第１導電型半導体基板と、半導体基板に形成される第１導電型と相反される第２導電型ウェル領域と、陰の高電圧を出力するための出力端子と、半導体基板に形成され、フローティング状態に維持される第１導電型のウェル領域と、各ウェル領域に形成され、接地電位と出力端子の間に直列に接続された複数の伝達トランジスターと、各伝達トランジスターに各々連結される複数のブスティングキャパシターと、第２導電型のウェル領域に形成され、放電活性化信号に応答してポンピング動作が遂行される間に昇圧された各ウェル領域の電位を半導体基板のバルク電圧に低くするための複数の放電トランジスターを含むことを特徴とする。
【００２４】
本発明の他の特徴によると、主表面を持つ半導体基板と、半導体基板に形成され、ローとカラムに配列され、そして、各々が電流通路、電荷蓄積電極及び制御電極を持つ電気的に消去及びプログラム可能な複数のメモリセルと、ローに従って、すなわちロー方向に伸張する複数のワードラインと、ワードライン中、一つをアドレシングし、そして、アドレシングされたワードラインをプログラム／プログラム検証動作による電圧に駆動するロー選択回路及び、ロー選択回路に電圧を印加するための電圧印加回路を含み、電圧印加回路は、半導体基板に形成され、フローティングされた複数のウェル領域と、各ウェル領域に形成され、接地電位とメモリセルの制御電極の間に直列に接続された複数の伝達トランジスターと、各伝達トランジスターに各々連結される複数のブスティングキャパシターと、半導体基板に形成され、放電活性化信号に応答してポンピング動作が遂行される間に昇圧される各ウェル領域の電位を半導体基板電圧まで低くするための複数の放電トランジスターを含む。
【００２５】
本発明の他の特徴によると、主表面を持つ半導体基板と、半導体基板に形成され、ローとカラムに配列され、そして、各々が電流通路、電荷蓄積電極及び制御電極を持つ電気的に消去及びプログラム可能な複数のメモリセルと、ローを従って伸張する複数のワードラインと、メモリセルを消去するための動作の間にワードラインを消去動作による電圧に駆動するカラム選択回路及び、ロー選択回路に電圧を印加するための電圧印加回路を含み、電圧印加回路は少なくとも主表面を持つ第１導電型の半導体基板と、半導体基板に形成される第１導電型と相反される第２導電型のウェル領域と、半導体基板に形成され、フローティング状態に維持される第１導電型のウェル領域と、各ウェル領域に形成され、接地電位と電圧印加回路の間に直列に接続される複数の伝達トランジスターと、各トランジスターに各々連結される複数のブスティングキャパシターと、第２導電型ウェル領域に形成され、放電活性化信号に応答してポンピング動作が遂行される間に昇圧された各ウェル領域の電位を半導体基板のバルク電圧に低くするための複数の放電トランジスターを含む。
【００２６】
（作用）
このような装置により、ポンピング動作を遂行する間に伝達トランジスターをフローティングされたウェルに形成するにより、ポンピング動作が遂行される間、伝達トランジスターのスレショルド電圧を一定に維持することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施例による参照図面図４ないし図９により詳細に説明する。後述する説明では本発明のより徹底な理解を提供するため、特定の詳細例に限定して説明するが、該当技術分野に通常の知識を持つ人々によれば、本発明がこのような詳細な項目がなくても前記した説明のみによっても実施できよう。
【００２８】
図４及び図５を参照すると、本発明の新規なチャージポンピング回路１４０及び１５０には、複数の伝達トランジスターＭＰｉ／ＭＮｉ（ここで、ｉ＝１，２，３，…，ｎ）を提供し、伝達トランジスターＭＮｉは、各々半導体基板１に形成されるフローティングされたｎ型ウェル２に各々形成される。フローティングされたウェル２／１２に各々形成される伝達トランジスターＭＰｉ／ＭＮｉのスレショルド電圧は、ポンピング動作が遂行される間にいつもソースバルク電圧差ＶSBである寄生ダイオードのスレショルド電圧Ｖｔｄに対応する電圧レベルに一定に維持される。これにより、伝達トランジスターＭＰｉ／ＭＮｉのスレショルド電圧上昇による高電圧ポンピング動作が制限されなく、その結果、低い電源電圧でも安定に高電圧Ｖｐｐを発生することができる。そして、チャージポンピング回路１４０及び１５０は、複数の放電トランジスターＢＤＴｉを有し、トランジスターＢＣＴｉはポンピング動作が遂行された後、各ウェル２電位を半導体基板１の電圧レベルに早く放電させるようにしている。
【００２９】
図４を参照すると、本発明によるチャージポンピング回路を具備した不揮発性メモリ装置の構成を示すブロック図が図示されている。本発明によるＮＯＲ型不揮発性メモリ装置は、メモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１００、ロー選択回路（ｒｏｗ  ｓｅｌｅｃｔｉｎｇ  ｃｉｒｃｕｉｔ）１２０，第１及び第２チャージポンピング回路（ｆｉｒｓｔ  ａｎｄ  Ｓｅｃｏｎｄｃｈａｒｇｅ  ｐｕｍｐｉｎｇ  ｃｉｒｃｕｉｔ）１４０及び１５０、カラム選択回路（ｃｏｌｕｍｎ  ｓｅｌｅｃｔｉｎｇ  ｃｉｒｃｕｉｔ）１６０を含む。
【００３０】
メモリセルアレイ１００は、ローとカラムのマトリックス形態に配列された複数のメモリセルＭｍｎ（ｍ＝ｎ＝１，２，３，…，等）を持ち、本実施例で各メモリセルＭｍｎは電気的に消去及びプログラム可能なトランジスター、すなわち、フラッシュＥＥＰＲＯＭである。第１チャージポンピング回路１４０は、プログラム動作及びプログラム検証動作の間に要求される高電圧Ｖｐｐを発生し、第２チャージポンピング回路１５０は、消去動作及び消去リペア動作の間に要求される陰の高電圧Ｖｎｐｐを発生する。
【００３１】
ロー選択回路１２０は、ローに対応するワードラインＷＬｍ中、一つを選択し、そして、選択された一つのワードラインをチャージポンピング回路１４０から提供される高電圧Ｖｐｐとする。ロー選択回路１２０は、消去動作が遂行される間に同一なバルクに形成されるメモリセルを同時に消去するためにメモリセルに対応する全てのワードラインを第２チャージポンピング回路１５０から提供される陰の高電圧Ｖｎｐｐに駆動する。カラム選択回路１６０はカラムに対応するビットラインＢＬｎ中、一つのビットラインを選択して、図面には図示されていないが、感知増幅回路に連結させる。
【００３２】
そして、第１チャージポンピング回路１４０の出力段に連結されたＰＭＯＳトランジスター１４２は信号に応答してポンピング前後に第１チャージポンピング回路１４０の出力段を電圧ＶＯＤ１に放電する。ここで、電圧ＶＯＤは電源電圧Ｖｃｃのレベルである。又、第２チャージポンピング回路１５０の出力段に連結されたＮＭＯＳトランジスター１４４は、信号ＥＮ＿ＯＤに応答してポンピング前後に第２チャージポンピング回路１５０の出力段を接地電圧に放電する。
【００３３】
【実施例】
（第１実施例）
図５は本発明の望ましい第１実施例のチャージポンピング回路を示した回路図である。そして、図６は伝達トランジスターの構造を示した断面図である。
【００３４】
再び、図５を参照すると、第１実施例によるチャージポンピング回路は、複数の伝達トランジスターＭＰｉ、複数のブスティングキャパシターＣｉ及び複数の放電トランジスターＢＤＴｉからなっている。伝達トランジスターＭＰｉのゲート及びドレーンは相互接続され、それのソースはその前段に配列された各伝達トランジスターのドレーンに各々接続されたＰＭＯＳトランジスターから構成されている。ただし、一番目伝達トランジスターＭＰ１のソースは電源電圧Ｖｃｃに連結されている。
【００３５】
図６で、各伝達トランジスターＭＮｉは半導体基板１に形成されたフローティングされた複数のｎ型ウェル領域２に各々形成されている。各伝達トランジスターＭＰｉのソース及びドレーン５及び４はチャンネル領域３を制御するために一定間隔をおいて、対応するｎ型ウェル領域２に、Ｐ＋の不純物領域を各々形成することで形成されている。そして、各伝達トランジスターＭＰｉのソース及びドレーン領域４及び５とｎ型ウェル領域２は、図５に図示されているように、ソース及びドレーン寄生ダイオードＤｉｓ及びＤｉｎとして動作する。図６で三つの伝達トランジスターＭＰ１ーＭＰ３とそれに対応する三つの放電トランジスターＢＤＴ１ーＢＤＴ３だけを図示したが、余りの伝達及び放電トランジスターも同一な構造を持つ。
【００３６】
ブスティングキャパシターＣｉの一つの端子は、対応する伝達トランジスターＭＰｉのゲートに接続され、そして、その他の端子はパルス信号Ｐ１及びＰ２により各々駆動される。すなわち、奇数番目ブスティングキャパシターＣｘ（ｘ＝１，３，…，等）により各々駆動される。ここで、信号Ｐ１及びＰ２の電圧レベルは電源電圧のレベルである。パルス信号Ｐ１及びＰ２は相互重畳されないように順番にハイレベルとローレベルに印加される。
【００３７】
放電トランジスターＢＤＴｉはポンピング動作が完了された後、昇圧された各ウェル領域の電位を半導体基板１の電位に放電させるために用いられ、ＮＭＯＳトランジスターから構成されている。ＮＭＯＳトランジスターＢＤＴｉのソース及びドレーン領域７及び８は、図６から知られるように、半導体基板１に形成された対応するウェル領域２の間に各々ｎ型不純物をドーピングして形成されている。そして、それのソース領域７は対応するウェル領域２に電気的に連結されているし、それのドレーン領域８には、図５を参照すると、半導体基板１のバルク電圧（ＶBD：０Ｖ）とされている。放電トランジスターＢＤＴｉを構成するＮＭＯＳトランジスターのゲートは放電活性化信号（ＥＮ＿ＢＤ）によって制御されている。
【００３８】
図７は本発明の第１実施例による動作タイミング図である。本発明の第１実施例によるポンピング動作を、参照図面図５ないし図７に基づいて以下説明する。
【００３９】
図７を参照すると、信号（ｎＥＮ＿ＯＤ）はポンピング前後にチャージポンピング回路１４０の出力段を、電圧ＶＯＤに設定するためのローアクティブ信号である。信号ｎＰＧＭｓはプログラム区間を知らせる信号であり、そして、信号ｎＰＧＭｖｆはプログラム動作が遂行された後、プログラム検証する（ｖｅｒｉｆｙ）区間を知らせる信号である。そして、信号ＥＮ＿ＢＤはプログラム動作が完了した後、フローティングウェル領域２の放電動作を行わせるための信号である。
【００４０】
まず、信号ｎＥＮ＿ＯＤがローレベルに維持されている間、チャージポンピング回路１４０の出力段は、それに制御されるＰＭＯＳトランジスター１４２を通じて電圧ＶＯＤにチャージされる。ここで、電圧ＶＯＤは電源電圧Ｖｃｃのレベルを持つ。
【００４１】
その次、プログラム動作を知らせる信号ｎＰＧＭｓがハイレベルからローレベルに遷移され、その結果図面には図示されていないが、発振器により生成されるパルス信号Ｐ１がローレベルになり、そして、パルス信号Ｐ２がハイレベルになる。これにより、奇数番目伝達トランジスターＭＰ１はターンオンされ、偶数番目伝達トランジスターＭＰ２はターンオフされる。この時、寄生ＰＮダイオードＤ１ｓを通じて伝達トランジスターＭＰ１のバルクノードＢ１は電圧Ｖcc  −Ｖtd「Ｖｔｄは寄生ＰＮダイオードＤ１ｓのスレショルド電圧」となる。そして、ノードＮ１は、パルス信号Ｐ１によりターンオンされた伝達トランジスターＭＰ１を通じて電圧Ｖｃｃ−Ｖｔｐ１になる。
【００４２】
これにより、伝達トランジスターＭＰ１のドレーンとバルクの間に存在する寄生ＰＮダイオードＤ１ｄには、電流が流れなくなるターンオフされる。なぜならば、ＰＭＯＳトランジスターのスレショルド電圧Ｖｔｐが、一般的にＰＮダイオードのスレショルド電圧Ｖｔｄに比べて高いからである。それと共に、伝達トランジスターＭＰ２はハイレベルのパルス信号Ｐ２が入力され、ターンオフされるので、ノードＮ１の電圧はそのまま維持される。
【００４３】
その次にパルス信号Ｐ１がローレベルかハイレベルに遷移され、そして、パルス信号Ｐ２がハイレベルからローレベルに遷移される。その結果、伝達トランジスターＭＰ１はターンオフされ、伝達トランジスターＭＰ２はターンオンされる。この時、ノードＮ１の電圧は下記の数学式１のように表現される。
【００４４】
【数１】
0003877426.tif 000002
【００４５】
上記式中、記号Ｃ１’はノードＮ１のキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）の値である。そして、ローレベルのパルス信号Ｐ２によりターンオンされた伝達トランジスターＭＰ２を通じてノードＮ２は、ノードＮ１の電圧でスレショルド電圧Ｖｔｐ２まで下げられた値にチャージされるが、式２には、ノードＮ２の電圧レベルが表現されている。
【００４６】
【数２】
0003877426.tif 000003
【００４７】
伝達トランジスターＭＰ1はハイレベルのパルス信号Ｐ１によりターンオフされているので、ノードＮ１の電圧は、そのチャンネルを通じて電源電圧Ｖccに流れない。この時、伝達トランジスターＭＰ２のバルクノードＢ２は、ノードＮ１の電圧で寄生ＰＮダイオードＤ２ｓのスレショルド電圧Ｖｔｄまで下がった値にチャージされる。伝達トランジスターＭＮ２に対応するウェル領域の電圧ＶB2は下記式３に表現される。
【００４８】
【数３】
0003877426.tif 000004
【００４９】
式２と式３からわかるように、ポンピング動作が行われている間、伝達トランジスターＭＰｉのバルク、すなわち、ウェル領域２とソース領域４の間の電圧差ＶSBはいつも寄生ＰＮダイオードＤｉｓのスレショルド電圧Ｖｔｎに一定に維持される。この結果、伝達トランジスターＭＰｉのバルクとソースの間の電圧差ＶSBにより、すなわち、ボディ効果による各伝達トランジスターＭＰｉのスレショルド電圧はいつも寄生ＰＮダイオードのスレショルド電圧Ｖｔｄに一定に維持される。そして、最終的に出力される高電圧Ｖｐｐは、式４のように表現される。
【００５０】
【数４】
0003877426.tif 000005
【００５１】
以後、プログラム動作が完了すると、すなわち、信号ｎＰＧＭｓがローレベルからハイレベルに遷移されると、パルス信号Ｐ１及びＰ２は非活性化される。
【００５２】
通常的に、ノア型フラッシュメモリ装置でプログラム動作が遂行された後、プログラム結果を検証するためのプログラム検証動作が続いて遂行される。この時、プログラム動作で使用される高電圧Ｖｐｐのレベル（すなわち１０Ｖ）はプログラム検証動作で使用されるＶｐｐのレベル（すなわち６Ｖ）に比べて高い。一般的に、プログラム動作が完了された後、プログラム検証動作を遂行するためにチャージポンピング回路１４０の出力段は、一定レベルとなると、１０ＶからＶｃｃに放電れるようになる。これにため、プログラム動作が完了された後、高電圧Ｖｐｐ：１０Ｖのレベルを持つチャージポンピング回路１４０の出力段は信号ｎＥＮ＿ＯＤがハイレベルからローレベルに遷移すると、それに制御されるＰＭＯＳトランジスター１４２により電圧（ＶＯＤ、すなわちＶｃｃ）に放電される。
【００５３】
これと共に、ポンピング動作が遂行される間に昇圧されたウェル領域の電位を所定レベル（すなわち、半導体基板電圧：ＶＢＤ）に低くしなければ、次に遂行されるプログラム検証動作する時、必要とする高電圧を得られない。万一、各ウェル領域２がプログラム動作が遂行される間に昇圧された電位に維持されると、プログラム検証動作のためのポンピング動作が遂行される時、ウェル領域２の電位が対応する伝達トランジスターＭＰｉのソース電位に比べて高いので、ボディ効果による伝達トランジスターＭＰｉのスレショルド電圧が昇圧されてチャージポンピング回路１４０の効率が低下するようになる。これを防止するため、信号ｎＥＮ＿ＯＤに制御される放電トランジスターＢＤＴｉが用いられる。信号ｎＥＮ＿ＯＤが活性化され、所定の時間が経過した後、信号ＥＮ＿ＢＤはローレベルからハイレベルに遷移される。これにより、プログラム動作の間に昇圧された電位を持つフローティングウェル領域２の電位は、信号ＥＮ＿ＢＤにより活性化される放電トランジスターＢＤＴｉを通じて電圧ＶBDに放電される。
【００５４】
前記したように、ポンピング動作が遂行されるにより、伝達トランジスターＭＰｉの各ノードＮｉの電圧が増加しても、伝達トランジスターＭＰｉのバルク、とすなわち、対応するウェル領域２とソース領域の電圧差は寄生ＰＮダイオードＤｉｓのスレショルド電圧Ｖｔｄに一定に維持されることになる。これにより、低い電源電圧（ｌｏｗ  Ｖｃｃ）でも高い高電圧Ｖｐｐを得られることができる。
【００５５】
（第２実施例）
図８は本発明の好ましい第２実施例による陰の高電圧を発生するチャージポンピング回路を示す回路図である。そして、図９は図８の構造を示す断面図である。
【００５６】
第２実施例によるチャージポンピング回路は、陰の高電圧Ｖｐｐを発生し、第１実施例のそれと同一な構成を持つ。只、図９から知られるように、伝達トランジスターＭＮｉもフローティングウェル領域１２に形成されるが、各ウェル領域１２はｐ型半導体基板１０に形成されたｎ型ウェル領域１１に形成されている。従って、説明を重複しないため、第２実施例の回路構成及び動作に対しての説明はここでは省略する。
【００５７】
以上で、本発明による回路の構成及び動作を前記した説明及び図面により図示したが、これは例を取って説明することにすぎず、本発明の技術的思想及び範囲を外さない範囲内で多様な変化及び変更ができることは勿論である。
【００５８】
【発明の効果】
前記したように、伝達トランジスターのバルク領域をフローティング状態に維持するにより、ポンピング動作が進行されても、それのソースとバルクの間の電圧差は寄生ＰＮダイオードのスレショルド電圧に一定に維持される。これに、低い電源電圧でも高い高電圧を得られることができるようになった。
【図面の簡単な説明】
【図１】従来技術によるチャージポンピング回路を示す回路図
【図２】従来技術の動作タイミング図
【図３】ボディ効果による伝達トランジスターのスレショルド電圧変化を示す図面
【図４】本発明による不揮発性メモリ装置の構成を示すブロック図
【図５】本発明の好ましい第１実施例によるチャージポンピング回路を示す回路図
【図６】本発明の好ましい第１実施例によるチャージポンピング回路の構造を示す端面平面図
【図７】本発明による動作タイミング図
【図８】本発明の望ましい第２実施例によるチャージポンピング回路を示す回路図
【図９】本発明の望ましい第２実施例によるチャージポンピング回路の構造を示す端面平面図
【符号の説明】
１００…メモリセルアレイ
１２０…ロー選択回路
１４０…第１チャージポンピング回路
１５０…第２チャージポンピング回路
１６０…カラム選択回路
【図１】
0003877426.tif 000006
【図２】
0003877426.tif 000007
【図３】
0003877426.tif 000008
【図４】
0003877426.tif 000009
【図５】
0003877426.tif 000010
【図６】
0003877426.tif 000011
【図７】
0003877426.tif 000012
【図８】
0003877426.tif 000013
【図９】
0003877426.tif 000014