(57)【特許請求の範囲】
【請求項１】
トリガ信号に基づいて測定データの格納を制御する測定装置において、
トリガ信号発生前の測定データが繰り返し格納される半導体メモリと、トリガ信号発生後の測定データが格納されるハードディスクとを有し、
トリガ信号が出力されるまでのプリトリガ領域では前記半導体メモリへの測定データの格納はメモリアドレス制御器から出力されるメモリアドレスに従って所定の番地間で繰り返して実行し、
トリガ信号が発生した後のポストトリガ領域ではハードディスクへの測定データの格納はトリガ信号が発生した時点から所定長さ分の測定データが書き込まれるまでの間だけ間欠的にアクセスすることにより実行することを特徴とする測定装置。
【請求項２】
請求項１記載の測定装置において、
半導体メモリはＳＲＡＭであることを特徴とする測定装置。
【請求項３】
請求項１記載の測定装置において、
半導体メモリはＤＲＡＭであることを特徴とする測定装置。
【請求項４】
請求項１記載の測定装置において、
ハードディスクの代わりに光磁気ディスクを用いることを特徴とする測定装置。
【請求項５】
請求項１記載の測定装置において、
トリガ信号発生後に半導体メモリとハードディスクに格納する測定データの一部を重ならせることを特徴とする測定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は測定装置に関し、詳しくは測定データのメモリへの取り込みの改善に関するものである。
【０００２】
【従来の技術】
図３は、従来のデジタルオシロスコープにおける測定データのメモリへの測定データの取り込み系統の一例を示すブロック図である。
アナログ測定信号はＡ／Ｄ変換器００１に入力され、デジタル信号に変換される。このＡ／Ｄ変換器００１から変換出力されるデジタル信号はＳＲＡＭなどのメモリ００２に書き込まれて格納される。これらＡ／Ｄ変換器００１の変換動作とメモリ００２の書き込み動作は、クロック発生器００４から入力されるクロックに基づき同期して行われる。トリガ発生器００５は測定データをメモリ００２に取り込む開始点を決めるトリガ信号を発生して、メモリアドレス制御器００３に出力する。メモリアドレス制御器００３は、トリガ発生器００５から入力されるトリガ信号に基づきメモリ００２に測定データの書き込みを許可するイネーブル信号ＥＮを出力する。
【０００３】
これにより、Ａ／Ｄ変換器００１からメモリ００２への測定データの書き込みがクロック発生器００４から入力されるクロックに同期して行われる。なお、メモリアドレス制御器００３におけるメモリアドレスのカウントアップも、クロック発生器００４から入力されるクロックに同期して行われる。
【０００４】
図４は従来のメモリアドレス制御器００３によるメモリアドレス制御の説明図である。トリガ発生器００５からトリガ信号が入力されることによりメモリ００２に測定データの書き込みを許可するイネーブル信号ＥＮを出力し、メモリ００２はメモリアドレスに従って００００番地から測定データの書き込みを行う。そして、メモリアドレスが××××番地に達するとメモリアドレス制御器００３からメモリ００２にディスイネーブル信号が出力され、測定データの書き込みを終了する。
【０００５】
ところが、この方法は最も簡単なメモリの制御方法であるが、トリガ信号が入力された以降の測定データしか取り込めないという問題がある。
一般に、デジタルオシロスコープやロジックアナライザなどではトリガ信号が出力されるよりも前の状態も測定できることが望ましく、トリガ信号が出力される以前の測定データもメモリ２に書き込む必要がある。
【０００６】
図５はトリガ信号が出力される以前の測定データもメモリ００２に書き込めるようにしたメモリアドレス制御の説明図である。図５におけるメモリ００２への測定データの書き込みは、トリガ信号が出力される以前から、メモリアドレスに従って００００番地から××××番地までの間で常に繰り返して行われている。
【０００７】
この状態でトリガ信号が出力されると、メモリアドレス制御器００３は予め決められている所定のメモリ長分の期間だけイネーブル信号ＥＮをメモリ００２に出力するとともに、メモリアドレスをカウントアップしてメモリ００２に測定データを書き込む。そして、所定メモリ長分の書き込みが完了するとメモリアドレス制御器００３からメモリ００２にディスイネーブル信号が出力され、測定データの書き込みを終了する。
【０００８】
すなわち、メモリ００２にはトリガ信号発生以前から測定データが書き込まれているので、トリガ信号発生後に書き込むメモリ長をポストトリガメモリ領域（Ｂ）として決めておくことによりメモリ００２の残り部分にはプリトリガメモリ領域（Ａ＝Ｔ−Ｂ）としてトリガ信号発生以前の測定データが書き込まれることになる。
【０００９】
なお、図３ではデジタルオシロスコープの例を示しているが、ロジックアナライザの場合の入力信号はデジタル信号になるので、Ａ／Ｄ変換器００１の代わりにフリップフロップなどのデータラッチ回路に置き換えればよい。
【００１０】
ところで、図３では、メモリ００２としてリフレッシュ動作が不要で随時書き込みと読み出しができるＳＲＡＭを使用する例を説明したが、ＳＲＡＭは高価で実装面積も大きくなり、大量のデータを格納するための大容量メモリ化は困難である。
そこで、大容量メモリ化を安価に実現する手段として、図６に示すように例えばハードディスク１０３が用いられている。
【００１１】
図６において、Ａ／Ｄ変換器１０１から変換出力されるデジタル信号はＦＩＦＯＲＡＭ(First  In  First  Out  ＲＡＭ)１０２に書き込まれる。これらＡ／Ｄ変換器１０１とＦＩＦＯＲＡＭ１０２の動作は、クロック発生器１０４から入力されるクロックに同期して行われる。
【００１２】
一方、ＦＩＦＯＲＡＭ１０２からハードディスク１０３へのデータの書き込みは、ハードディスク１０３へのデータの書き込み位置によるシーク等の発生の有無により異なるので、ＣＰＵ１０７がハードディスク１０３の状況を監視判断しながらランダムな非同期のタイミングで実行する。ＦＩＦＯ制御器１０６はＦＩＦＯＲＡＭ１０２がこのようなタイミングの非同期のずれを吸収するようにＦＩＦＯＲＡＭ１０２の読み書きのタイミングを制御する。
【００１３】
ＦＩＦＯ制御器１０６は、クロック発生器１０４から入力されるクロックに同期して内部カウンタのカウント値を１加算し、ＣＰＵ１０７から入力される書き込み信号に従って１減算する制御を行う。そして、このカウンタ値が所定値以下の時にはＣＰＵ１０７からの書き込みに対して許可を与える。
これにより、
クロック周期＞ＣＰＵ１０７からの書き込み時間
の関係が成立するときカウンタ値は一定値を保ち、ＦＩＦＯＲＡＭ１０２はバッファメモリとして正常に機能する。
【００１４】
トリガ発生器１０５は、トリガ信号が発生した時点からＦＩＦＯ制御器１０６によるＦＩＦＯを開始させ、測定データの取り込みを開始させる。図６と図３の異なる点は、アドレス制御回路が不要になっていることである。これは、ハードディスク１０３への測定データの書き込みにあたりＣＰＵ１０７を介在させているので、測定データを書き込むアドレスをＣＰＵ１０７が自由に決められることに基づく。
【００１５】
【発明が解決しようとする課題】
しかし、このように大容量メモリとしてハードディスク１０３を用いるのにあたって、トリガ信号が発生する前の測定データも取り込むようにするためには、常にハードディスク１０３に測定データを書き込み続けなければならない。
ところが、ハードディスク１０３は動作中常にディスクとヘッドが接触しているので、長期間連続使用すると信頼性が著しく低下するという問題がある。
【００１６】
本発明は、このような従来の大容量メモリを用いた測定装置の問題点に着目したものであって、その目的は、トリガ信号が発生する前の測定データも取り込むのにあたり、大容量メモリとして用いられるハードディスクへのアクセス回数を減少させてメモリの信頼性を向上させた測定装置を提供することにある。
【００１７】
【課題を解決するための手段】
このような目的を達成する本発明のうちで請求項１記載の発明は、トリガ信号に基づい
て測定データの格納を制御する測定装置において、
トリガ信号発生前の測定データが繰り返し格納される半導体メモリと、トリガ信号発生後の測定データが格納されるハードディスクとを有し、
トリガ信号が出力されるまでのプリトリガ領域では前記半導体メモリへの測定データの格納はメモリアドレス制御器から出力されるメモリアドレスに従って所定の番地間で繰り返して実行し、
トリガ信号が発生した後のポストトリガ領域ではハードディスクへの測定データの格納はトリガ信号が発生した時点から所定長さ分の測定データが書き込まれるまでの間だけ間欠的にアクセスすることにより実行することを特徴とする。
【００１８】
これにより、大容量メモリのアクセス回数は大幅に減少するので、大容量メモリに対する信頼性は高くなる。
【００１９】
本発明のうちで請求項２記載の発明は、請求項１記載の測定装置において、半導体メモリはＳＲＡＭであることを特徴とする。
【００２０】
ＳＲＡＭはリフレッシュ動作が不要であり、高速動作が実現できる。
【００２１】
本発明のうちで請求項３記載の発明は、請求項１記載の測定装置において、半導体メモリはＤＲＡＭであることを特徴とする。
【００２２】
ＤＲＡＭはリフレッシュ動作が必要になるものの、比較的安価に大容量化が実現できる。
【００２４】
本発明のうちで請求項４記載の発明は、請求項１記載の測定装置において、ハードディスクの代わりに光磁気ディスクを用いることを特徴とする。
【００２５】
ハードディスクは比較的安価に大容量のものが入手でき、光磁気ディスクは記憶媒体を入れ替えられるとともに携帯できる。
【００２６】
本発明のうちで請求項５記載の発明は、請求項１記載の測定装置において、トリガ信号発生後に半導体メモリとハードディスクに格納する測定データの一部を重ならせることを特徴とする。
【００２７】
これにより、トリガ信号発生における半導体メモリから大容量メモリへの測定データの格納先切り換え時の測定データの欠落を防止できる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
図１は本発明の実施の形態の一例を示すブロック図である。図において、Ａ／Ｄ変換器２０１から変換出力されるデジタル信号はＦＩＦＯＲＡＭ２０２に書き込まれる。これらＡ／Ｄ変換器２０１とＦＩＦＯＲＡＭ２０２の動作は、クロック発生器２０４から入力されるクロックに同期して行われる。
【００２９】
一方、ＦＩＦＯＲＡＭ２０２から大容量メモリとして用いるハードディスク２０３へのデータの書き込みは、ハードディスク２０３へのデータの書き込み位置によるシーク等の発生の有無により異なるので、ＣＰＵ２０７がハードディスク２０３の状況を監視判断しながらランダムな非同期のタイミングで実行する。ＦＩＦＯ制御器２０６はＦＩＦＯＲＡＭ２０２がこのようなタイミングの非同期のずれを吸収するようにＦＩＦＯＲＡＭ２０２の読み書きのタイミングを制御するが、このＦＩＦＯＲＡＭ２０２の読み書きのタイミングはトリガ信号発生の前後で異なる。
【００３０】
トリガ信号が発生するまでのプリトリガ領域では、Ａ／Ｄ変換器２０１の変換動作とＦＩＦＯＲＡＭ２０２への書き込み動作がクロック発生器２０４から入力されるクロックに同期して行われるとともに、ＣＰＵ２０７によるメモリ２０８への測定データの書き込みがメモリアドレス制御器２０９から入力されるメモリアドレスに従って００００番地から××××番地までの間で常に繰り返して行われる。
【００３１】
トリガ信号が発生した後のポストトリガ領域では、メモリ２０８への測定データの書き込みは終了し、ＣＰＵ２０７は前述図６と同様なハードディスク２０３への測定データの書き込みを行う。このポストトリガ領域のメモリ長はユーザーが任意に設定すればよく、ＣＰＵ２０７は所定長の測定データの書き込んだ時点で測定データの書き込みを終了する。
【００３２】
図２は図１のメモリアドレス制御の説明図である。トリガ信号が出力されるまでのプリトリガ状態では、メモリ２０８への測定データの書き込みはメモリアドレス制御器２０９から入力されるメモリアドレスに従って００００番地から××××番地までの間で常に繰り返して行われている。
トリガ信号が発生すると、測定データの書き込みはメモリ２０８からハードディスク２０３に切り換えられる。この切り換えは例えばスイッチ手段によりハード的に行ってもよいし、ＣＰＵ２０７によりソフト的に行ってもよい。
【００３３】
これにより、メモリ２０８にはトリガ信号発生以前からの測定データが書き込まれて、ハードディスク２０３にはトリガ信号発生後の測定データがユーザーにより設定される所定長さ分書き込まれる。
すなわち、ハードディスク２０３は、トリガ信号が発生した時点からユーザーにより設定される所定長さ分の測定データが書き込まれるまでの間だけ、間欠的にアクセスされることになり、図６のようなハードディスク１０３のみの構成に比べてアクセス回数を大幅に減らすことができ、高い信頼性が実現できる。
【００３４】
なお、トリガ信号が発生してから測定データの書き込みをメモリ２０８からハードディスク２０３に切り換えるまでの間に若干の時間を要するので、この間の測定データの取り込みもれを防止するために、トリガ信号が発生してから少しの間はハードディスク２０３への書き込みと並行してメモリ２０８への書き込みを継続させるようにする。ＣＰＵ２０７は、これらメモリ２０８とハードディスク２０３との測定データの重なり部分を検出することにより、メモリ２０８とハードディスク２０３との測定データのつなぎ目を判断する。
【００３５】
また、上記実施例では半導体メモリとしてＳＲＡＭを用いる例を説明したが、回路構成の複雑化が許容できるならばＤＲＡＭであってもよい。
【００３６】
また、大容量メモリは光磁気ディスクであってもよい。光磁気ディスクは記憶媒体１枚当たりの記憶容量はハードディスクより少ないものの記憶媒体そのものを交換したり携帯できるという利便性がある。
【００３７】
【発明の効果】
以上説明したように、本発明によれば、トリガ信号に基づいて測定データの格納を制御する測定装置において、大容量メモリへのアクセス回数を減少させることができるので、大容量メモリの信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示すブロック図である。
【図２】図１のメモリアドレス制御の説明図である。
【図３】従来の測定装置の一例を示すブロック図である。
【図４】図３のメモリアドレス制御の説明図である。
【図５】図３のプリトリガのメモリアドレス制御の説明図である。
【図６】従来の測定装置の他の例を示すブロック図である。
【符号の説明】
２０１    Ａ／Ｄ変換器
２０２    ＦＩＦＯＲＡＭ
２０３    大容量メモリ（ハードディスク）
２０４    クロック発生器
２０５    トリガ発生器
２０６    ＦＩＦＯ制御器
２０７    ＣＰＵ
２０８    半導体メモリ（ＳＲＡＭ）
２０９    メモリアドレス制御器
【図１】
0003956382.tif 000002
【図２】
0003956382.tif 000003
【図３】
0003956382.tif 000004
【図４】
0003956382.tif 000005
【図５】
0003956382.tif 000006
【図６】
0003956382.tif 000007