(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置されたセンサと、
各センサに対応しかつ各センサからの２進数情報を基に論理演算を行なう単位論理回路とを有し、
前記単位論理回路は、
前記センサから出力された前記２進数情報、この単位論理回路から出力される２進数情報および他の単位論理回路から出力された２進数情報を入力として、所定の組合せ論理演算とその双対となる組合せ論理演算とのみを排他的に実行し、その実行結果である２進数情報を他の単位論理回路へ出力する演算手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項２】
請求項１に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、
前記所定の組合せ論理演算を実行する第１の論理回路と、前記所定の組合せ論理演算の双対となる組合せ論理演算を実行する第２の論理回路と、前記第１の論理回路と前記第２の論理回路とを排他的に切り替える制御回路とを有する組合せ論理回路と、
この組合せ論理回路による実行結果である２進数情報を格納するとともに、格納されている前記２進数情報を前記他の単位論理回路へ出力する記憶回路と
を有することを特徴とする信号処理用並列処理論理回路。
【請求項３】
請求項２に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、前記記憶回路を複数有し、さらに前記組合せ論理回路による実行結果を前記複数の記憶回路の中から選択して格納させる第１の選択回路を有し、前記複数の記憶回路のそれぞれに格納されている２進数情報の少なくとも１つが前記他の単位論理回路へ出力されることを特徴とする信号処理用並列処理論理回路。
【請求項４】
請求項３に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、前記複数の記憶回路から出力された複数の２進数情報の中から前記組合せ論理回路に入力させる２進数情報を選択する第２の選択回路を更に有することを特徴とする信号処理用並列処理論理回路。
【請求項５】
請求項４に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記演算手段は、前記所定の組合せ論理演算と、その双対となる組合せ論理演算と、この単位論理回路が有する前記複数の記憶回路からの前記複数の２進数情報の中の任意の２つの２進数情報の論理和と、これら２つの２進数情報のうちの一方の論理否定と他方との論理積とを排他的に実行し出力する手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項６】
請求項４または５に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記第２の選択回路は、この単位論理回路の外部データ入力端子からの２進数情報をこの単位論理回路が有する前記組合せ論理回路に選択的に入力させることを特徴とする信号処理用並列処理論理回路。
【請求項７】
請求項２〜５のいずれか１項に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記組合せ論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される前記２進数情報および前記他の単位論理回路から入力される前記２進数情報の有効または無効を切り替える切替手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項８】
請求項６に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記組合せ論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される前記２進数情報、前記他の単位論理回路から入力される前記２進数情報および前記外部データ入力端子から入力される前記２進数情報の有効または無効を切り替える切替手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項９】
請求項２に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、
前記記憶回路に含まれかつ前記組合せ論理回路から出力された前記２進数情報を格納するとともに、格納されている前記２進数情報を前記他の単位論理回路へ出力する第１のレジスタと、
前記記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、
このシフトレジスタを構成する前記複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、前記第１のレジスタの出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、
前記シフトレジスタを構成する前記複数のレジスタのそれぞれに格納された２進数情報のうちの１つが前記組合せ論理回路に入力されることを特徴とする信号処理用並列処理論理回路。
【請求項１０】
請求項２に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、
前記記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、
前記記憶回路に含まれかつ前記シフトレジスタを構成する前記複数のレジスタのそれぞれに格納された２進数情報のうちの１つを格納するとともに、格納されている前記２進数情報を前記組合せ論理回路へ出力する第１のレジスタと、
前記シフトレジスタを構成する前記複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、前記組合せ論理回路の出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、
前記第１のレジスタの前段のレジスタに格納される前記２進数情報が前記他の単位論理回路へ出力されることを特徴とする信号処理用並列処理論理回路。
【請求項１１】
請求項１に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、
前記センサから出力された前記２進数情報、この単位論理回路から出力される前記２進数情報および前記他の単位論理回路から出力された前記２進数情報を入力として、２種類の演算処理を選択的に実行する第１の論理回路と、
この第１の論理回路から出力された２進数情報を格納する記憶回路と、
この記憶回路から出力された２進数情報に対して２種類の演算処理を選択的に実行し、その実行結果である２進数情報を前記他の単位論理回路へ出力する第２の論理回路とを有し、
さらに、前記単位論理回路の前記第２の論理回路が実行する演算処理と、この単位論理回路の出力を入力とする他の単位論理回路の第１の論理回路が実行する演算処理とを制御信号により切り替え、前記所定の組合せ論理演算とその双対となる組合せ論理演算とを排他的に実行する制御手段を備えたことを特徴とする信号処理用並列処理論理回路。
【請求項１２】
請求項１１に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、前記記憶回路を複数有し、さらに前記第１の論理回路による実行結果を前記複数の記憶回路の中から選択して格納させる第１の選択回路を有し、前記複数の記憶回路のそれぞれに格納されている２進数情報の少なくとも１つが前記第２の論理回路へ出力されることを特徴とする信号処理用並列処理論理回路。
【請求項１３】
請求項１２に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、前記複数の記憶回路から出力された複数の２進数情報の中から前記第１の論理回路に入力させる２進数情報を選択する第２の選択回路を更に有することを特徴とする信号処理用並列処理論理回路。
【請求項１４】
請求項１３に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記演算手段は、前記所定の組合せ論理演算と、その双対となる組合せ論理演算と、この単位論理回路が有する前記複数の記憶回路からの前記複数の２進数情報の中の任意の２つの２進数情報の論理和と、これら２つの２進数情報のうちの一方の論理否定と他方との論理積とを排他的に実行し出力する手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項１５】
請求項１３または１４に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記第２の選択回路は、この単位論理回路の外部データ入力端子からの２進数情報をこの単位論理回路が有する前記第１の論理回路に選択的に入力させることを特徴とする信号処理用並列処理論理回路。
【請求項１６】
請求項１１〜１４のいずれか１項に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記第１の論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される前記２進数情報および前記他の単位論理回路から入力される前記２進数情報の有効または無効を切り替える切替手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項１７】
請求項１５に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記第１の論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される前記２進数情報、前記他の単位論理回路から入力される前記２進数情報および前記外部データ入力端子から入力される前記２進数情報の有効または無効を切り替える切替手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項１８】
請求項１１に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、
前記記憶回路に含まれかつ前記第１の論理回路から出力された前記２進数情報を格納するとともに、格納されている前記２進数情報を前記第２の論理回路へ出力する第１のレジスタと、
前記記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、
このシフトレジスタを構成する前記複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、前記第１のレジスタの出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、
前記シフトレジスタを構成する前記複数のレジスタのそれぞれに格納された２進数情報のうちの１つが前記第１の論理回路に入力されることを特徴とする信号処理用並列処理論理回路。
【請求項１９】
請求項１１に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、
前記記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、
前記記憶回路に含まれかつ前記シフトレジスタを構成する前記複数のレジスタのそれぞれに格納された２進数情報のうちの１つを格納するとともに、格納されている前記２進数情報を前記第１の論理回路へ出力する第１のレジスタと、
前記シフトレジスタを構成する前記複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、前記第１の論理回路の出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、
前記第１のレジスタの前段のレジスタに格納される前記２進数情報が前記第２の論理回路へ出力されることを特徴とする信号処理用並列処理論理回路。
【請求項２０】
請求項２〜１９のいずれか１項に記載された信号処理用並列処理論理回路において、
マトリクス状に配置された複数の単位論理回路は、各列ごとに共通に第１の制御信号線が接続されるとともに、各行ごとに共通に第２の制御信号線が接続され、
前記単位論理回路は、接続された前記第１および第２の制御信号線のそれぞれに与えられた制御信号の組合せに基づき、前記記憶回路の内容を更新または更新しないことを制御する手段を有することを特徴とする信号処理用並列処理論理回路。
【請求項２１】
請求項２〜２０のいずれか１項に記載された信号処理用並列処理論理回路において、
前記単位論理回路が有する前記記憶回路は、クロック信号が第１のレベルのときデータ入力端子に入力されたデータ信号を取り込み、前記クロック信号が第２のレベルのとき取り込んだ前記データ信号を保持するＲＡＭ型ラッチ回路を含むことを特徴とする信号処理用並列処理論理回路。
【請求項２２】
請求項１〜２１のいずれか１項に記載された信号処理用並列処理論理回路において、
前記単位論理回路は、前記所定の組合せ論理演算とその双対となる組合せ論理演算を排他的に実行することにより、モルフォロジ処理を行なうことを特徴とする信号処理用並列処理論理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配置された複数のデジタルデータ発生器の出力を、各デジタルデータ発生器に対応する複数の単位論理回路により並列に処理する信号処理用並列処理論理回路に関する。
【０００２】
【従来の技術】
図６６（ａ）に示すように、光または物体表面の凹凸等を検出するセンサを搭載したピクセル１１０がマトリクス状に複数配置されたピクセルアレイ１０１と、このピクセルアレイ１０１を制御するコントローラ１０２と、制御プログラムを格納するメモリ１０３とからなり、画像または物体の表面形状を読み取り、画像処理等を行なうシステムが提案されている。
【０００３】
このようなシステムの１つである指紋認識システムでは、ピクセルアレイ１０１の各センサで採取した指紋画像を予め登録された登録画像と照合し、本人認証を行なう。このとき、採取した指紋画像にノイズや濃淡むら等の理想パタンからのずれが含まれると、登録画像との照合精度が下がるという問題がある。このため、採取した画像のノイズや濃淡むら等を取り除いた後で、登録画像との照合を行なうという前処理が必要となる。
この前処理を行なう手法として、１）採取した画像をピクセルアレイ１０１の外部に一度読み出し、汎用のマイクロプロセッサで逐次処理を行なう、２）図６６（ｂ）に示すように各ピクセル１１０に単位論理回路１１０ｐを搭載し、各単位論理回路１１０ｐにより画像を並列処理する、という２つの手法がある。
【０００４】
１）の手法では、画像情報をピクセルアレイ１０１の外部に読み出す際に長時間を要するという問題と、外部マイクロプロセッサで逐次処理する際に長時間を要するという問題がある。また処理速度を高くするためにマイクロプロセッサの動作周波数を高めた場合には、消費電力が大きくなるという問題が発生する。
これに対し２）の手法は並列処理であるので、短い演算ステップ数で処理を実行できる。したがって１）の手法のように動作周波数を高めて処理速度を高くする必要がないので、消費電力が大きくなるという問題は起こらない。また、採取した指紋画像をピクセルアレイ１０１の外部に読み出す必要がないので、個人情報の漏洩を防止し、安全性を高めることができる。
【０００５】
【発明が解決しようとする課題】
２）の手法を採用する場合、各ピクセル１１０に搭載する単位論理回路１１０ｐには、従来は汎用性のあるマイクロプロセッサが用いられていた。このマイクロプロセッサは多機能な論理演算ブロックや十分なビット幅の記憶回路を有しているので、多様な画像処理が可能である反面、ピクセル１１０の回路規模およびサイズが大きくなり、画像処理の解像度が上げられないという問題があった。特に指紋等の画像パタンの特徴的長さが決まっている場合には、これを反映した解像度とするためピクセルサイズをある値以下（約５０μｍ以下）にする必要があり、従来方式では、このサイズを達成できないという問題があった。
【０００６】
それ故、本発明の主目的は、ピクセルアレイを構成する各ピクセルのサイズを縮小することにある。
また、本発明の他の目的は、ピクセルアレイの画像処理の分解能を高めることにある。
【０００７】
【課題を解決するための手段】
画像のノイズや濃淡むらの除去等の前処理には、モルフォロジ処理が有用である。本発明はモルフォロジ処理が互いに双対の関係にある組合せ演算からなることに着目し、この種の組合せ演算に単位論理回路の機能を限定することにより、単位論理回路の回路規模を小さくするものである。
すなわち本発明の信号処理用並列処理論理回路は、マトリクス状に配置されたデジタルデータ発生器と、各デジタルデータ発生器に対応しかつ各デジタルデータ発生器からの２進数情報を基に論理演算を行なう単位論理回路とを有し、単位論理回路は、デジタルデータ発生器から出力された２進数情報、この単位論理回路から出力される２進数情報および他の単位論理回路から出力された２進数情報を入力として、所定の組合せ論理演算とその双対となる組合せ論理演算とのみを排他的に実行し、その実行結果である２進数情報を他の単位論理回路へ出力する演算手段を有することを特徴とする。
デジタルデータ発生器としては、電極間の距離に応じて変化する容量に基づく信号を出力する容量式センサや、光の有無に基づく信号を出力する光学式センサ等のセンサを用いてもよい。
【０００８】
この信号処理用並列処理論理回路において、単位論理回路は、所定の組合せ論理演算を実行する第１の論理回路と，所定の組合せ論理演算の双対となる組合せ論理演算を実行する第２の論理回路と，第１の論理回路と第２の論理回路とを排他的に切り替える制御回路とを有する組合せ論理回路と、この組合せ論理回路による実行結果である２進数情報を格納するとともに、格納されている２進数情報を他の単位論理回路へ出力する記憶回路とを有するものであってもよい。
【０００９】
ここで、単位論理回路は、記憶回路を複数有し、さらに組合せ論理回路による実行結果を複数の記憶回路の中から選択して格納させる第１の選択回路を有し、複数の記憶回路のそれぞれに格納されている２進数情報の少なくとも１つが他の単位論理回路へ出力されるようにしてもよい。複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。
また、単位論理回路は、複数の記憶回路から出力された複数の２進数情報の中から組合せ論理回路に入力させる２進数情報を選択する第２の選択回路を更に有するようにしてもよい。選択回路によって選択される２進数情報の数は、０（ゼロ）個、１個または複数個の場合がある。
【００１０】
また、単位論理回路が有する演算手段は、所定の組合せ論理演算と、その双対となる組合せ論理演算と、この単位論理回路が有する複数の記憶回路からの複数の２進数情報の中の任意の２つの２進数情報の論理和と、これら２つの２進数情報のうちの一方の論理否定と他方との論理積とを排他的に実行し出力する手段を有するものであってもよい。ここで実行される論理積および論理和により、選択論理を効率よく実現することができる。
また、単位論理回路が有する第２の選択回路は、この単位論理回路の外部データ入力端子からの２進数情報をこの単位論理回路が有する組合せ論理回路に選択的に入力させるようにしてもよい。これにより外部データ入力端子からの２進数情報を単位論理回路の組合せ論理回路に並列に取り込み、かつ並列に演算処理を施すことができるので、高速処理が可能となる。
【００１１】
また、単位論理回路が有する組合せ論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される２進数情報および他の単位論理回路から入力される２進数情報の有効または無効を切り替える切替手段を有していてもよい。
または、単位論理回路が有する組合せ論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される２進数情報、他の単位論理回路から入力される２進数情報および外部データ入力端子から入力される２進数情報の有効または無効を切り替える切替手段を有していてもよい。
【００１２】
また、単位論理回路は、記憶回路に含まれかつ組合せ論理回路から出力された２進数情報を格納するとともに、格納されている２進数情報を他の単位論理回路へ出力する第１のレジスタと、記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、このシフトレジスタを構成する複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、第１のレジスタの出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、シフトレジスタを構成する複数のレジスタのそれぞれに格納された２進数情報のうちの１つが組合せ論理回路に入力される構成としてもよい。これにより、レジスタの各々に読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【００１３】
または、単位論理回路は、記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、記憶回路に含まれかつシフトレジスタを構成する複数のレジスタのそれぞれに格納された２進数情報のうちの１つを格納するとともに、格納されている２進数情報を組合せ論理回路へ出力する第１のレジスタと、シフトレジスタを構成する複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、組合せ論理回路の出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、前記第１のレジスタの前段のレジスタに格納される２進数情報が他の単位論理回路へ出力される構成としてもよい。これにより、レジスタの各々に読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【００１４】
また、上述した信号処理用並列処理論理回路において、単位論理回路は、デジタルデータ発生器から出力された２進数情報、この単位論理回路から出力される２進数情報および他の単位論理回路から出力された２進数情報を入力として、２種類の演算処理を選択的に実行する第１の論理回路と、この第１の論理回路から出力された２進数情報を格納する記憶回路と、この記憶回路から出力された２進数情報に対して２種類の演算処理を選択的に実行し、その実行結果である２進数情報を他の単位論理回路へ出力する第２の論理回路とを有し、さらに、単位論理回路の第２の論理回路が実行する演算処理と、この単位論理回路の出力を入力とする他の単位論理回路の第１の論理回路が実行する演算処理とを制御信号により切り替え、所定の組合せ論理演算とその双対となる組合せ論理演算とを排他的に実行する制御手段を備えたものであってもよい。
【００１５】
ここで、単位論理回路は、記憶回路を複数有し、さらに第１の論理回路による実行結果を複数の記憶回路の中から選択して格納させる第１の選択回路を有し、複数の記憶回路のそれぞれに格納されている２進数情報の少なくとも１つが第２の論理回路へ出力されるようにしてもよい。複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。
また、単位論理回路は、複数の記憶回路から出力された複数の２進数情報の中から第１の論理回路に入力させる２進数情報を選択する第２の選択回路を更に有するようにしてもよい。選択回路によって選択される２進数情報の数は、０（ゼロ）個、１個または複数個の場合がある。
【００１６】
また、単位論理回路が有する演算手段は、所定の組合せ論理演算と、その双対となる組合せ論理演算と、この単位論理回路が有する複数の記憶回路からの複数の２進数情報の中の任意の２つの２進数情報の論理和と、これら２つの２進数情報のうちの一方の論理否定と他方との論理積とを排他的に実行し出力する手段を有するものであってもよい。ここで実行される論理積および論理和により、選択論理を効率よく実現することができる。
また、単位論理回路が有する第２の選択回路は、この単位論理回路の外部データ入力端子からの２進数情報をこの単位論理回路が有する第１の論理回路に選択的に入力させるようにしてもよい。これにより外部データ入力端子からの２進数情報を単位論理回路の組合せ論理回路に並列に取り込み、かつ並列に演算処理を施すことができるので、高速処理が可能となる。
【００１７】
また、単位論理回路が有する第１の論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される２進数情報および他の単位論理回路から入力される２進数情報の有効または無効を切り替える切替手段を有していてもよい。
または、単位論理回路が有する第１の論理回路は、この単位論理回路の外部から共通に入力される論理修飾信号により、この単位論理回路が有する記憶回路から入力される２進数情報、他の単位論理回路から入力される２進数情報および外部データ入力端子から入力される２進数情報の有効または無効を切り替える切替手段を有していてもよい。
【００１８】
また、単位論理回路は、記憶回路に含まれかつ第１の論理回路から出力された２進数情報を格納するとともに、格納されている２進数情報を第２の論理回路へ出力する第１のレジスタと、記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、このシフトレジスタを構成する複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、第１のレジスタの出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、シフトレジスタを構成する複数のレジスタのそれぞれに格納された２進数情報のうちの１つが第１の論理回路に入力される構成としてもよい。これにより、レジスタの各々に読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【００１９】
または、単位論理回路は、記憶回路に含まれかつ２進数情報を格納する複数のレジスタが縦続接続されるとともに最終段のレジスタの出力端子が初段のレジスタの入力端子に接続されたシフトレジスタと、記憶回路に含まれかつシフトレジスタを構成する複数のレジスタのそれぞれに格納された２進数情報のうちの１つを格納するとともに、格納されている２進数情報を第１の論理回路へ出力する第１のレジスタと、シフトレジスタを構成する複数のレジスタのうち任意の１のレジスタの入力端子に、この１のレジスタの前段のレジスタの出力端子と、第１の論理回路の出力端子のいずれか１つを選択して接続する第３の選択回路とを有し、前記第１のレジスタの前段のレジスタに格納される２進数情報が第２の論理回路へ出力される構成としてもよい。これにより、レジスタの各々に読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【００２０】
また、上述した信号処理用並列処理論理回路において、マトリクス状に配置された複数の単位論理回路は、各列ごとに共通に第１の制御信号線が接続されるとともに、各行ごとに共通に第２の制御信号線が接続され、単位論理回路は、接続された第１および第２の制御信号線のそれぞれに与えられた制御信号の組合せに基づき、記憶回路の内容を更新または更新しないことを制御する手段を有するようにしてもよい。これにより、ある特定の単位論理回路に対して、その論理演算を無効にしたり、有効にしたりすることができる。よって、演算処理機能を拡張することができる。
【００２１】
また、上述した信号処理用並列処理論理回路において、単位論理回路が有する記憶回路は、クロック信号が第１のレベルのときデータ入力端子に入力されたデータ信号を取り込み、クロック信号が第２のレベルのとき取り込んだデータ信号を保持するＲＡＭ型ラッチ回路を含むものであってもよい。トランスミッション型ラッチ回路の約３分の１の面積でレイアウト可能なＲＡＭ型ラッチ回路を用いることにより、単位論理回路を更に小型化することができる。
また、上述した信号処理用並列処理論理回路において、単位論理回路は、所定の組合せ論理演算とその双対となる組合せ論理演算を排他的に実行することにより、モルフォロジ処理を行なうようにしてもよい。
【００２２】
【発明の実施の形態】
本発明にかかる並列処理論理回路は、例えば図１（ａ）に示す指紋認証システムのように、物体の表面形状または画像等を認識するシステムに適用される。このシステムは、複数のピクセル１０がマトリクス状に配置されたピクセルアレイ１と、このピクセルアレイ１を制御するコントローラ２と、制御プログラムを格納するメモリ３とを有する。
【００２３】
ピクセル１０は、図１（ｂ）に示すようにセンサ（デジタルデータ発生器）ｓｅと単位論理回路ｐｅとを有する。センサｓｅは、物体表面の凹凸または光等を検出し、検出結果を２進数情報として単位論理回路ｐｅに出力するものである。単位論理回路ｐｅは、センサｓｅから出力された２進数情報と、隣接するピクセルから出力された２進数情報ＩＵ，ＩＲ，ＩＤ，ＩＬとを入力として所定の組合せ論理演算を行ない、その演算結果を２進数情報Ｙとして単位論理回路ｐｅ内の記憶回路に保存するとともに隣接するピクセルに出力するものである。
各ピクセル１０の単位論理回路ｐｅは、並列に論理演算を行ない、これらの単位論理回路ｐｅにより並列処理論理回路が構成される。以下、本発明の実施の形態を詳細に説明する。
【００２４】
（実施の形態１）
本発明の実施の形態１は、並列処理論理回路を構成する単位論理回路において、組合せ論理回路の機能を、ＡＮＤゲートとその双対論理であるＯＲゲートとに限定したものである。
図２は、実施の形態１の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。したがって、マトリクス状に配置される単位論理回路ｐｅｉｊの数が９に限られないことは言うまでもない。
隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。図２では、各並列処理論理回路ｐｅｉｊが隣接する単位論理回路のうちｉまたはｊが等しい単位論理回路とデータの送受を行える構成としたが、これに限られるものではない。
【００２５】
図３（ａ）は、図２に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、各種演算処理を行う組合せ論理回路ｃ１と、この組合せ論理回路ｃ１が処理したデータを格納する記憶回路ｒ１とからなる。記憶回路ｒ１の出力信号Ｙは、単位論理回路ｐｅ１１に隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１の組合せ論理回路に入力される。一方、組合せ論理回路ｃ１には、隣接する４つの論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１の記憶回路からの入力信号（２進数情報）ＩＤ，ＩＬ，ＩＲ，ＩＵと、自分自身の記憶回路ｒ１の出力信号（２進数情報）Ｙとが入力される。
【００２６】
図３（ｂ）は、マトリクス端部の単位論理回路ｐｅ２１の構成を示すブロック図である。この単位論理回路ｐｅ２１では、欠損した上方からの入力信号として論理値０を入力する。
図３（ｃ）は、マトリクスコーナー部の単位論理回路ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２２では、欠損した上方と右方からの入力信号として論理値０を入力する。
同様に、他のマトリクス端部およびマトリクスコーナー部の単位論理回路でも、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。
【００２７】
図４は、図３（ａ）に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この組合せ論理回路ｃ１は、５入力のＡＮＤゲート（第１の論理回路）ｇ１と、５入力のＯＲゲート（第２の論理回路）ｇ２と、選択回路（制御回路）ｓｓ１とからなる。入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙは、ＡＮＤゲートｇ１およびＯＲゲートｇ２に共通に入力される。両論理ゲートｇ１，ｇ２の出力は選択回路ｓｓ１に接続され、図１（ａ）に示したコントローラ２から各単位論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓにより論理ゲートｇ１，ｇ２のどちらかの出力が選択され、組合せ論理回路ｃ１の演算結果ｎ１として記憶回路ｒ１に出力される。記憶回路ｒ１は組合せ論理回路ｃ１の演算結果ｎ１を格納する。
組合せ論理回路ｃ１で実現される論理関数を制御信号ｌｏｓの論理値とともに表１に示す。
【００２８】
【表１】
0003898992.tif 000002
【００２９】
画像処理の一例として、モルフォロジ処理がある。この処理では、マトリクス状に配置した各ピクセル１０に”０”と”１”の２進数データをもたせ、各ピクセル１０ごとに隣接するピクセルのデータに基づいた論理演算を行い、”０”，”１”データからなる画像データの膨張、収縮を行う。膨張処理は、図４に示したＯＲゲートｇ２により行うことができる。すなわち中心ピクセル１０のピクセルデータが”１”の場合には、ＯＲ演算によって隣接するピクセルのデータを”１”とし、”１”データを１ピクセル分膨張することができる。また逆に収縮処理は、図４に示したＡＮＤゲートｇ１により実現することができる。すなわち、中心ピクセル１０の周囲に１つでも０データをもつピクセルがあれば、中心ピクセル１０のピクセルデータを０とし、１データのピクセル数を収縮することができる。
【００３０】
膨張処理と収縮処理のように、画像処理の分野では、ある所定の画像処理に割り当てられた論理演算が、それとは逆効果を与える画像処理に割り当てられた論理演算と双対の関係にあることが多いので、各単位論理回路ｐｅで双対の関係にある組合せ論理演算を排他的に実行することにより、双方の画像処理演算を同一の実行時間でかつ効率よく実現できる。また、双対の関係にある組合せ論理演算のみを実行するように単位論理回路ｐｅを構成することにより、単位論理回路ｐｅの回路規模およびサイズを小さくし、単位論理回路ｐｅの集積度を高めて画像処理の解像度を高め、かつシステムの消費電力を低減することができる。
【００３１】
（実施の形態２）
本発明の実施の形態２は、並列処理論理回路を構成する単位論理回路において、組合せ論理回路の機能を、ＡＮＤゲートとその双対論理であるＯＲゲートとに限定したものである。
図５は、実施の形態２の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図５に限られるものではない。
【００３２】
図６は、図５に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、各種演算処理を行う組合せ論理回路（第１，第２の論理回路）ｃ１１，ｃ１２と、組合せ論理回路ｃ１１が処理したデータを格納する記憶回路ｒ１１とからなる。記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２を経由し、Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１の組合せ論理回路に入力される。一方、組合せ論理回路ｃ１１には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号（２進数情報）ＩＤ，ＩＬ，ＩＲ，ＩＵと、自分自身の出力信号（２進数情報）Ｙとが入力される。
【００３３】
図７（ａ）は、図６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を示す回路図である。組合せ論理回路ｃ１１は、５入力のＡＮＤゲートｇ１１と、選択回路ｓｓ１１と、インバータｇ１２とからなり、組合せ論理回路ｃ１２は、選択回路ｓｓ１２と、インバータｇ１３とからなる。組合せ論理回路ｃ１１において、入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙは、ＡＮＤゲートｇ１１に入力される。ＡＮＤゲートｇ１１の出力信号ｎ１３は、インバータｇ１２と選択回路ｓｓ１１とからなる正負論理切り替え回路に入力される。この正負論理切り替え回路の出力信号ｎ１１は、図１（ａ）に示したコントローラ（制御手段）２から各単位論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓにより、出力信号ｎ１３の正論理と負論理との間で切り替えられる。また、組合せ論理回路ｃ１２において、インバータｇ１３と選択回路ｓｓ１２とからなる正負論理切り替え回路の出力信号Ｙは、制御信号ｌｏｓにより、記憶回路ｒ１１の出力信号ｎ１２の正論理と負論理との間で切り替えられる。
【００３４】
図７（ｂ）は、図６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の他の構成例を示す回路図である。２入力の排他的論理和（ＥＸＯＲ）ゲートは、一方の入力を０または１とすることにより、他方の入力の正論理または負論理を得ることができる。このため、図７（ａ）のインバータと選択回路とからなる正負論理切り替え回路を、ＥＸＯＲゲート１つで置き換えることができる。したがって、組合せ論理回路ｃ１１を５入力のＡＮＤゲートｇ１１と２入力のＥＸＯＲゲートｇ１４とから構成し、組合せ論理回路ｃ１２を２入力のＥＸＯＲゲートｇ１５から構成することができる。
【００３５】
この場合、入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙは、ＡＮＤゲートｇ１１に入力される。ＡＮＤゲートｇ１１の出力信号ｎ１３は、ＥＸＯＲゲートｇ１４に入力され、ＥＸＯＲゲートｇ１４の出力信号ｎ１１は、制御信号ｌｏｓにより信号ｎ１３の正論理と負論理との間で切り替えられる。また、ＥＸＯＲゲートｇ１５の出力信号Ｙは、制御信号ｌｏｓにより、記憶回路ｒ１１の出力信号ｎ１２の正論理と負論理との間で切り替えられる。
図７（ａ），図７（ｂ）に示した回路で実現される論理関数を制御信号ｌｏｓの論理値とともに表２に示す。
【００３６】
【表２】
0003898992.tif 000003
【００３７】
図８（ａ）〜図８（ｃ）は、図５に示した並列処理論理回路における論理の切り替えを説明する図である。各単位論理回路ｐｅｉｊにおいて、ＡＮＤゲートｇ１１の出力の正論理を自身の記憶回路ｒ１１の入力に接続し、かつ自身の記憶回路ｒ１１の出力の正論理を隣接する単位論理回路の入力に接続した状態を図８（ａ）に示す。ここで図８（ｂ）に示すように、各単位論理回路ｐｅｉｊにおいて、ＡＮＤゲートｇ１１の出力の負論理を自身の記憶回路ｒ１１の入力に接続し、かつ自身の記憶回路ｒ１１の出力の負論理を隣接する単位論理回路の入力に接続すると、図８（ｃ）に示すように各単位論理回路ｐｅｉｊの記憶回路ｒ１１の間で実現する論理関数が、ＡＮＤゲートと双対の関係にあるＯＲゲートに切り替わる。
【００３８】
図９（ａ），図９（ｂ）は、図５に示したマトリクス端部またはマトリクスコーナー部（以下、単にマトリクス端部という）の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、マトリクス端部において欠損した隣接する単位論理回路からの入力信号を、実現する論理関数によらず論理値０とするため、組合せ論理回路ｃ１１，ｃ１２の制御信号ｌｏｓを欠損した単位論理回路からの入力信号として与える。これにより、ｌｏｓ＝０のときには欠損した単位論理回路からの入力として論理値０が与えられる。一方、ｌｏｓ＝１のときには論理値１が与えられる。論理値１が与えられるのは、単位論理回路間で実現される論理機能が、１つの単位論理回路に閉じておらず、隣接する単位論理回路の中に分散していることによる。隣接する単位論理回路では、記憶回路ｒ１１からの出力の負論理を取るので、本来与えるべき論理値０を反転した１を与える。
【００３９】
図２〜図４に示した並列処理論理回路では、あらかじめ双対の関係にある２つの論理ゲートｇ１，ｇ２を用意しそれらの論理を入出力で切り替える構成としたが、図５〜図９に示した並列処理論理回路では、正論理および負論理の切り替えで同一機能を実現できる。このため、必要となる回路規模が小さく、かつ隣接する単位論理回路の入力負荷容量が小さくなるので、単位論理回路の小面積化と、低消費電力化、高速化を図ることができる。
【００４０】
（実施の形態３）
本発明の実施の形態３は、並列処理論理回路を構成する単位論理回路内において、複数の記憶回路を使用できるようにしたものである。
図１０は、実施の形態３の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１０に限られるものではない。
【００４１】
図１１は、図１０に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
図１２は、回路ブロックｂｌｋ１の構成を示す回路図である。回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１，ｄｆｆ２，・・・，ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１，ｓｄ２，・・・，ｓｄｎとからなる。組合せ論理回路ｃ１の演算結果ｎ１は、各Ｄフリップフロップｄｆｆ１〜ｄｆｆｎに共通に与えられ、制御信号ｏｒｓによって選択されたＤフリップフロップのみが、書き込み信号ｗｒの立上りエッジで組合せ論理回路ｃ１からのデータを取り込む。一方、制御信号ｏｒｓによって選択されなかったＤフリップフロップは現在の格納データを再書き込みする。
【００４２】
図１１に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）とが選択回路ｓ１に与えられる。そして制御信号ｉｒｓにより選択された信号のみが、信号ｎ３として組合せ論理回路ｃ１に入力される。なお、選択される信号の数は、１個の場合だけでなく、０個または複数個の場合もある。また、組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００４３】
図１３は、図９（ａ）に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この組合せ論理回路ｃ１は、５入力のＡＮＤゲートｇ１と、５入力のＯＲゲートｇ２と、選択回路ｓｓ１とからなる。選択回路ｓｓ１に与えられる制御信号ｌｏｓにより、組合せ論理回路ｃ１で実現する論理関数はＡＮＤゲートとＯＲゲートとの間で切り替えられる。組合せ論理回路ｃ１の出力信号ｎ１は回路ブロックｂｌｋ１に入力され、制御信号ｏｒｓによって選択された記憶回路のいくつかにその内容が格納される。
【００４４】
図１４（ａ），図１４（ｂ）は、図１０に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
図１０〜図１４に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、並列処理論理回路を構成する単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。
なお、制御信号ｌｏｓ，ｏｒｓ，ｉｒｓおよび書き込み信号ｗｒは、図１（ａ）に示したコントローラ２から与えられる。また、図１０〜図１４では、図２〜図４における同一部分または相当部分を同一符号で示している。
【００４５】
（実施の形態４）
本発明の実施の形態４は、並列処理論理回路を構成する単位論理回路内において、複数の記憶回路を使用できるようにしたものである。
図１５は、実施の形態４の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図５に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１５に限られるものではない。
【００４６】
図１６は、図１５に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００４７】
図１６に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。また、この信号Ｙと、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）とが、選択回路ｓ１に与えられる。そして制御信号ｉｒｓにより選択された信号のみが、信号ｎ１５として組合せ論理回路ｃ１１に入力される。なお、選択される信号の数は、１個の場合だけでなく、０個または複数個の場合もある。また、前記組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００４８】
図１７は、図１６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を示す回路図である。組合せ論理回路ｃ１１は、５入力のＡＮＤゲートｇ１１と、選択回路ｓｓ１１と、インバータｇ１２とからなり、組合せ論理回路ｃ１２は、選択回路ｓｓ１２と、インバータｇ１３とからなる。選択回路ｓｓ１１とインバータｇ１２、選択回路ｓｓ１２とインバータｇ１３は、それぞれ正負論理切り替え回路を形成し、入力信号の正論理と負論理を制御信号ｌｏｓによって切り替えて出力する。この正負論理選択回路と５入力ＡＮＤゲートｇ１１の組合せにより、単位論理回路ｐｅｉｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲートとＯＲゲートの間で切り替えることができる。なお、組合せ論理回路ｃ１１，ｃ１２を図７（ｂ）と同様にＥＸＯＲゲートを用いて構成してもよい。
組合せ論理回路ｃ１１の出力信号ｎ１１は回路ブロックｂｌｋ１１に入力され、制御信号ｏｒｓによって選択された記憶回路のいくつかにその内容が格納される。
【００４９】
なお、図１８（ａ），図１８（ｂ）に示すように、図１５に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２では、図９（ａ），図９（ｂ）に示した並列処理論理回路と同様に、マトリクス端部において欠損した隣接する単位論理回路からの入力信号として、組合せ論理回路ｃ１１，ｃ１２の制御信号ｌｏｓを与える。これにより、実現する論理関数によらず、欠損した隣接する単位論理回路からの入力信号を論理値０とすることができる。他のマトリクス端部の単位論理回路でも同様とする。
【００５０】
図１５〜図１８に示した並列処理論理回路では、それを構成する単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替える場合に、使用する論理ゲートを共有するため、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。
なお、図１５〜図１８では、図５〜図９における同一部分または相当部分を同一符号で示している。
【００５１】
（実施の形態５）
本発明の実施の形態５は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにしたものである。
図１９は、実施の形態５の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１９に限られるものではない。
【００５２】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００５３】
図２０（ａ）は、図１９に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
回路ブロックｂｌｋ１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００５４】
図２０（ａ）に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）とが選択回路ｓ１に与えられる。この選択回路ｓ１には更にセンサｓｅ１１の出力信号ＩＳ１１が与えられ、これらの中から制御信号ｉｒｓにより選択された信号のみが、信号ｎ３として組合せ論理回路ｃ１に入力される。また、組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００５５】
組合せ論理回路ｃ１は図１３に示した構成をしており、選択回路ｓｓ１に与えられる制御信号ｌｏｓにより、組合せ論理回路ｃ１で実現する論理関数をＡＮＤゲートとＯＲゲートとの間で切り替えることができる。組合せ論理回路ｃ１の出力信号ｎ１は回路ブロックｂｌｋ１に入力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１〜ｒｎの中の１個または複数個にその内容が格納される。
図２０（ｂ），図２０（ｃ）は、図１９に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
【００５６】
図１９〜図２０に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。
なお、図１９〜図２０では、図２〜図４および図１０〜図１４における同一部分または相当部分を同一符号で示している。
【００５７】
（実施の形態６）
本発明の実施の形態６は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにしたものである。
図２１は、実施の形態６の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図１９に限られるものではない。
【００５８】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００５９】
図２２（ａ）は、図２１に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００６０】
図２２（ａ）に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）とが、選択回路ｓ１に与えられる。この選択回路ｓ１には更にセンサｓｅ１１の出力信号ＩＳ１１が与えられ、これらの中から制御信号ｉｒｓにより選択された信号のみが、信号ｎ１５として組合せ論理回路ｃ１１に入力される。また、組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵが入力される。
【００６１】
組合せ論理回路ｃ１１，ｃ１２は図１７に示した構成をしており、選択回路ｓｓ１１，ｓｓ１２に与えられる制御信号ｌｏｓにより、単位論理回路ｐｅｉｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲートとＯＲゲートの間で切り替えることができる。なお、組合せ論理回路ｃ１１，ｃ１２を図７（ｂ）と同様にＥＸＯＲゲートを用いて構成してもよい。
組合せ論理回路ｃ１１の出力信号ｎ１１は回路ブロックｂｌｋ１１に入力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１１〜ｒ１ｎの中の１個または複数個にその内容が格納される。
【００６２】
なお、図２２（ｂ），図２２（ｃ）に示すように、図２１に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２では、図９（ａ），図９（ｂ）と同様に、マトリクス端部において欠損した隣接する単位論理回路からの入力信号として、組合せ論理回路ｃ１１，ｃ１２の制御信号ｌｏｓを与える。これにより、実現する論理関数によらず、欠損した隣接する単位論理回路からの入力信号を論理値０とすることができる。他のマトリクス端部の単位論理回路でも同様とする。
【００６３】
図２１〜図２２に示した並列処理論理回路によれば、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替える場合に、使用する論理ゲートを共有するため、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。なお、図２１〜図２２では、図５〜図９および図１５〜図１８における同一部分または相当部分を同一符号で示している。
【００６４】
（実施の形態７）
本発明の実施の形態７は、並列処理論理回路を構成する単位論理回路内で、２つの記憶回路の内容の間での論理演算を可能としたものである。
図２３は、実施の形態７の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図２３に限られるものではない。
【００６５】
図２４は、図２３に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
回路ブロックｂｌｋ１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００６６】
図２４に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）とが選択回路ｓ１に与えられ、制御信号ｉｒｓにより選択された信号のみが信号ｎ３として組合せ論理回路ｃ１に入力される。さらに組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、自身の出力信号Ｙとが入力される。
【００６７】
図２５は、図２４に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この組合せ論理回路ｃ１は、５入力ＡＮＤゲートｇ１と、５入力ＯＲゲートｇ２と、２入力ＡＮＤゲートｇ４と、２入力ＯＲゲートｇ５と、インバータｇ３と、選択回路ｓｓ２とからなる。５入力ＡＮＤゲートｇ１および５入力ＯＲゲートｇ２には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが共通に入力される。２入力ＡＮＤゲートｇ４には、選択回路ｓ１からの信号ｎ３と、インバータｇ３を経由した上記信号Ｙとが入力され、２入力ＯＲゲートｇ５には、選択回路ｓ１からの信号ｎ３と、インバータｇ３を経由しない上記信号Ｙとが入力される。これらの論理ゲートｇ１，ｇ２，ｇ４，ｇ５の出力信号は選択回路ｓｓ２に入力され、図１（ａ）に示したコントローラ２から各単位論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓ［１］，ｌｏｓ［０］により、論理ゲートｇ１，ｇ２，ｇ４，ｇ５の出力信号の中の１つが選択され、組合せ論理回路ｃ１の演算結果ｎ１として回路ブロックｂｌｋ１に出力される。そして、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１〜ｒｎのいくつかにその内容が格納される。
組合せ論理回路ｃ１で実現される論理関数と制御信号ｌｏｓ［１−０］との対応関係を表３に示す。
【００６８】
【表３】
0003898992.tif 000004
【００６９】
このように、図２４に示した単位論理回路ｐｅ１１内では、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号Ｙと、ｎ個の記憶回路ｒ１〜ｒｎの出力信号の中から選択された信号ｎ３との間で論理演算が行われる。具体的には、記憶回路ｒ１の出力信号Ｙと記憶回路ｒ１〜ｒｎの出力信号の１つである信号ｎ３との論理和と、信号Ｙ，ｎ３のうちの一方の論理否定と他方との論理積とが、切り替えて実行される。ここで実行される論理積および論理和により、選択論理を効率よく実現することができる。
【００７０】
図２６（ａ），図２６（ｂ）は、図２３に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
図２３〜図２６に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、単位論理回路ｐｅｉｊ内の複数の記憶回路ｒ１〜ｒｎの内容の間で積和論理演算を容易に実行することができ、並列論理回路上での論理機能をさらに拡張することができる。
なお、図２３〜図２６では、図２〜図４および図１３における同一部分または相当部分を同一符号で示している。
【００７１】
（実施の形態８）
本発明の実施の形態８は、並列処理論理回路を構成する単位論理回路内で、２つの記憶回路の内容の間での論理演算を可能としたものである。
図２７は、本実施の形態の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図５に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図２７に限られるものではない。
【００７２】
図２８は、図２７に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１と、ＮＯＲゲートｇｇ１と、インバータｇｇ２とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００７３】
図２８に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。また、上記記憶回路ｒ１１の出力信号ｎ１２と、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）とが、選択回路ｓ１に与えられる。そして制御信号ｉｒｓにより選択された信号のみが、信号ｎ１５として組合せ論理回路ｃ１１に入力される。また、前記組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが入力される。
【００７４】
図２９は、図２８に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の一構成例を示す回路図である。組合せ論理回路ｃ１１は、５入力ＡＮＤゲートｇ１１と、２入力ＡＮＤゲートｇ１６と、２入力ＯＲゲートｇ１８と、インバータｇ１２，ｇ１７と、選択回路ｓｓ１３とからなり、組合せ論理回路ｃ１２は、インバータｇ１３と、選択回路ｓｓ１２とからなる。
【００７５】
組合せ論理回路ｃ１１において、５入力ＡＮＤゲートｇ１１には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが入力される。２入力ＡＮＤゲートｇ１６には、選択回路ｓ１からの信号ｎ１５と、インバータｇ１７を経由した上記信号Ｙとが入力され、２入力ＯＲゲートｇ１８には、選択回路ｓ１からの信号ｎ１５と、インバータｇ１７を経由しない上記信号Ｙとが入力される。選択回路ｓｓ１３には、これらの論理ゲートｇ１１，ｇ１６，ｇ１８の出力信号と、インバータｇ１２を経由した５入力ＡＮＤゲートｇ１１の出力信号とが入力される。選択回路ｓｓ１３は、制御信号ｌｏｓ[１]，ｌｏｓ[０]によって制御され、入力信号の中から選択された１つの信号を組合せ論理回路ｃ１１の演算結果ｎ１１として出力する。この演算結果ｎ１１は回路ブロックｂｌｋ１１に入力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１１〜ｒ１ｎの中の１個または複数個に格納される。
【００７６】
一方、組合せ論理回路ｃ１２において、選択回路ｓｓ１２には、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２と、インバータｇ１３を経由した出力信号ｎ１２とが入力される。選択回路ｓｓ１２は、ＮＯＲゲートｇｇ１とインバータｇｇ２が制御信号ｌｏｓ[１]，ｌｏｓ[０]に与えられる信号をデコードした信号によって制御され、入力信号の中から選択された１つの信号を信号Ｙとして出力する。
組合せ論理回路ｃ１１，ｃ１２の回路構成を用いることにより、制御信号ｌｏｓ［１−０］の設定によって、以下の表４に示す４種類の組合せ論理関数を実現することができる。
【００７７】
【表４】
0003898992.tif 000005
【００７８】
組合せ論理回路ｃ１１，ｃ１２において、選択回路ｓｓ１３とインバータｇ１２、選択回路ｓｓ１２とインバータｇ１３は、それぞれ正負論理切り替え回路を形成し、入力信号の正論理と負論理を切り替えて出力する。これらの正負論理選択回路と５入力ＡＮＤゲートｇ１１の組合せにより、単位論理回路ｐｅｉｊの各記憶回路の間で実現する論理関数を、ＡＮＤゲートとＯＲゲートの間で切り替えることができる。
また、単位論理回路ｐｅ１１内で、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２に基づく信号Ｙと、ｎ個の記憶回路ｒ１１〜ｒ１ｎの出力信号ｎ１４の中から選択された信号ｎ１５との間で論理演算を行うことができる。
【００７９】
図３０（ａ），図３０（ｂ）は、図２７に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、マトリクス端部において欠損した隣接する単位論理回路からの入力信号を、実現する４種類の論理関数で常に論理値０とするため、論理ゲートｇｇ１，ｇｇ２により制御信号ｌｏｓ[１]，ｌｏｓ[０]をデコードした信号を欠損した単位論理回路からの入力信号として与える。すなわち、ｌｏｓ［１−０］＝（１０）のときのみ欠損データとして論理値１を与え、その他の場合は論理値０を与える。他のマトリクス端部の単位論理回路でも同様とする。
【００８０】
図２７〜図３０に示した並列処理論理回路では、それを構成する単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また上記複数の記憶回路の内容の間での積和論理演算を容易に実行することもできる。さらに単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替えることができ、その場合に、使用する論理ゲートを共有することによって、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。
なお、図２７〜図３０では、図５〜図９および図１５〜図１８における同一部分または相当部分を同一符号で示している。
【００８１】
（実施の形態９）
本発明の実施の形態９は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにするとともに、単位論理回路内で２つの記憶回路の内容の間での論理演算を可能としたものである。
図３１は、実施の形態９の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図３１に限られるものではない。
【００８２】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００８３】
図３２は、図３１に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１とからなる。
回路ブロックｂｌｋ１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１の演算結果ｎ１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００８４】
図３２に示すように、回路ブロックｂｌｋ１の中の１つの記憶回路ｒ１の出力信号は、信号Ｙとして隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、この信号Ｙと、回路ブロックｂｌｋ１の中の（ｎ−１）個の記憶回路ｒ２〜ｒｎの出力信号ｎ２（多ビット信号として図示）と、センサｓｅ１１の出力信号ＩＳ１１とが選択回路ｓ１に与えられ、制御信号ｉｒｓにより選択された信号のみが信号ｎ３として組合せ論理回路ｃ１に入力される。さらに組合せ論理回路ｃ１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、自身の出力信号Ｙとが入力される。
【００８５】
図３３は、図３２に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１の回路図である。この組合せ論理回路ｃ１の構成および動作は、図２５に示したものと同じである。ただし、２入力ＡＮＤゲートｇ４および２入力ＯＲゲートｇ５には、単位論理回路ｐｅ１１内の記憶回路ｒ１の出力信号Ｙと、同記憶回路ｒ２〜ｒｎの出力信号ｎ２と、センサｓｅ１１の出力信号ＩＳ１１とから選択された信号ｎ３が共通に入力される。
図３２に示すように、組合せ論理回路ｃ１の演算結果ｎ１は回路ブロックｂｌｋ１に出力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１〜ｒｎの１個または複数個にその内容が格納される。
【００８６】
図３４（ａ），図３４（ｂ）は、図３１に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２の構成を示すブロック図である。この単位論理回路ｐｅ２１，ｐｅ２２では、欠損した隣接する単位論理回路からの入力信号として論理値０を入力する。他のマトリクス端部の単位論理回路でも同様とする。
【００８７】
図３１〜図３４に示した並列処理論理回路は、図２〜図４に示した並列処理論理回路の効果に加えて、次のような効果が得られる。すなわち、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。さらに、単位論理回路ｐｅｉｊ内の複数の記憶回路ｒ１〜ｒｎの内容の間で積和論理演算を容易に実行することができ、並列論理回路上での論理機能をさらに拡張することができる。
なお、図３１〜図３４では、図１０〜図１４、図１９〜図２０および図２３〜図２６における同一部分または相当部分を同一符号で示している。
【００８８】
（実施の形態１０）
本発明の実施の形態１０は、図１に示したピクセルアレイ１の各ピクセル１０において、センサｓｅから出力された２進数情報を単位論理回路ｐｅに取り込めるようにするとともに、単位論理回路内で２つの記憶回路の内容の間での論理演算を可能としたものである。
図３５は、実施の形態１０の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。なお、図２に示した並列処理論理回路と同様に、単位論理回路ｐｅｉｊの接続関係および個数は、図３１に限られるものではない。
【００８９】
また、各単位論理回路ｐｅｉｊは外部データ入力端子を有し、この外部データ入力端子は各単位論理回路ｐｅｉｊと同じピクセル１０内のセンサｓｅｉｊの出力端子に接続されている。よって、センサｓｅｉｊの出力信号ＩＳｉｊ（ｉ，ｊ＝０，１，２）は、外部データ入力端子から単位論理回路ｐｅｉｊに与えられる。
【００９０】
図３６は、図３５に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１１，ｃ１２と、第２の選択回路である選択回路ｓ１と、記憶回路および選択回路からなる回路ブロックｂｌｋ１１と、ＮＯＲゲートｇｇ１と、インバータｇｇ２とからなる。
回路ブロックｂｌｋ１１の構成および動作は図１２に示したものと同じである。すなわち、回路ブロックｂｌｋ１１は、ｎ個の記憶回路を構成するＤフリップフロップｄｆｆ１〜ｄｆｆｎと、第１の選択回路を構成する選択回路ｓｄ１〜ｓｄｎとからなり、制御信号ｏｒｓによって選択されたＤフリップフロップのみが組合せ論理回路ｃ１１の演算結果ｎ１１を取り込み、他のＤフリップフロップは現在の格納データを再書き込みする。
【００９１】
図３６に示すように、回路ブロックｂｌｋ１１の中の１つの記憶回路ｒ１１の出力信号ｎ１２は、組合せ論理回路ｃ１２で処理されて信号Ｙとなり、隣接する他の４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１に出力される。
また、上記記憶回路ｒ１１の出力信号ｎ１２と、回路ブロックｂｌｋ１１の中の（ｎ−１）個の記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（多ビット信号として図示）と、センサｓｅ１１の出力信号ＩＳ１１とが選択回路ｓ１に与えられ、制御信号ｉｒｓにより選択された信号のみが信号ｎ１５として組合せ論理回路ｃ１１に入力される。さらに組合せ論理回路ｃ１１には、隣接する４つの他の単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとが入力される。
【００９２】
図３７は、図３６に示した単位論理回路ｐｅ１１内の組合せ論理回路ｃ１１，ｃ１２の回路図である。この組合せ論理回路ｃ１１，ｃ１２の構成および動作は、図２９に示したものと同じである。ただし、２入力ＡＮＤゲートｇ１６および２入力ＯＲゲートｇ１８には、単位論理回路ｐｅ１１内の記憶回路ｒ１１の出力信号ｎ１２と、同記憶回路ｒ１２〜ｒ１ｎの出力信号ｎ１４（複数ビット）と、センサｓｅ１１の出力信号ＩＳ１１とから選択された信号ｎ１５が共通に入力される。
図３６に示すように、組合せ論理回路ｃ１１の演算結果ｎ１１は回路ブロックｂｌｋ１１に出力され、制御信号ｏｒｓによって選択されたｎ個の記憶回路ｒ１１〜ｒ１ｎの１個または複数個にその内容が格納される。
【００９３】
なお、図３８（ａ），図３８（ｂ）に示すように、図３５に示したマトリクス端部の単位論理回路ｐｅ２１，ｐｅ２２では、図３０（ａ），図３０（ｂ）と同様に、マトリクス端部において欠損した隣接する単位論理回路からの入力信号として、論理ゲートｇｇ１，ｇｇ２が制御信号ｌｏｓ[１]，ｌｏｓ[０]をデコードした信号を与える。これにより、実現する４種類の論理関数で常に、欠損した隣接する単位論理回路からの入力信号を論理値０とすることができる。他のマトリクス端部の単位論理回路でも同様とする。
【００９４】
図３５〜図３８に示した並列処理論理回路によれば、ピクセルアレイ１の各ピクセル１０において、センサｓｅｉｊの出力信号ＩＳｉｊを単位論理回路ｐｅｉｊの組合せ論理回路ｃ１１に並列に取り込み、かつ取り込んだ信号ＩＳｉｊをピクセルアレイ１上で演算処理できるので、高速な画像処理が可能となる。また、各単位論理回路ｐｅｉｊにおいて、複数の記憶回路を使用することにより、演算の途中結果を複数個蓄積することができるので、演算機能の幅を広げることができる。また上記複数の記憶回路の内容の間での積和論理演算を容易に実行することもできる。さらに単位論理回路の間で実現する論理関数をＡＮＤゲートとＯＲゲートで切り替えることができ、その場合に、使用する論理ゲートを共有することによって、単位論理回路の回路規模を縮小し、隣接する単位論理回路の入力負荷容量を低減することができる。これにより単位論理回路の低消費電力化、動作の高速化を実現することができる。
なお、図３５〜図３８では、図１５〜図１８、図２１〜図２２および図２７〜図３０における同一部分または相当部分を同一符号で示している。
【００９５】
（実施の形態１１）
本発明の実施の形態１１は、図２３〜図２６、図３１〜図３４に示した並列処理論理回路において、単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）内の組合せ論理回路ｃ１の機能を各単位論理回路ｐｅｉｊに対して共通に分配された論理修飾信号により変更可能な構成としたものである。
図３９は、実施の形態１１にかかる単位論理回路ｐｅ１１内の組合せ論理回路の回路図である。この組合せ論理回路ｃ１は、１０入力ＡＮＤ−ＯＲゲートｇ８と、１０入力ＯＲ−ＡＮＤゲートｇ９と、２入力ＡＮＤゲートｇ４，ｇ６，ｇ７と、２入力ＯＲゲートｇ５と、インバータｇ３と、選択回路ｓｓ２とからなる。
【００９６】
１０入力ＡＮＤ−ＯＲゲートｇ８および１０入力ＯＲ−ＡＮＤゲートｇ９には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとに加えて、修飾論理信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣが共通に入力される。２入力ＡＮＤゲートｇ６には、信号Ｙと修飾論理信号ｘＣとが入力され、２入力ＡＮＤゲートｇ７には、選択回路ｓ１からの信号ｎ３と修飾論理信号ｘＩとが入力される。２入力ＡＮＤゲートｇ４には、上記２入力ＡＮＤゲートｇ７の出力信号と、インバータｇ３を経由した上記２入力ＡＮＤゲートｇ６の出力信号とが入力され、２入力ＯＲゲートｇ５には、上記２入力ＡＮＤゲートｇ７の出力信号と、インバータｇ３を経由しない上記２入力ＡＮＤゲートｇ６の出力信号とが入力される。論理ゲートｇ８，ｇ９，ｇ４，ｇ５の出力信号は選択回路ｓｓ２に入力され、図１（ａ）に示したコントローラ２から各単位論理回路ｐｅｉｊに共通に分配された制御信号ｌｏｓ［１］，ｌｏｓ［０］により、論理ゲートｇ８，ｇ９，ｇ４，ｇ５の出力信号の中の１つが選択され、組合せ論理回路ｃ１の演算結果ｎ１として回路ブロックｂｌｋ１に出力される。
制御信号ｌｏｓ［１−０］と組合せ論理回路ｃ１で実現する論理関数との対応を表５に示す。
【００９７】
【表５】
0003898992.tif 000006
【００９８】
１０入力ＡＮＤ−ＯＲゲートｇ８および１０入力ＯＲ−ＡＮＤゲートｇ９は、論理修飾信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣにしたがい、組合せ論理回路ｃ１の入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙを個別に有効または無効にすることができる。また、２入力ＡＮＤゲートｇ７は、論理修飾信号ｘＩにしたがい、記憶回路ｒ１〜ｒｎの出力信号およびセンサｓｅの出力信号ＩＳの中から選択回路ｓ１により選択された信号ｎ３を、論理ゲートｇ４，ｇ５に対して有効または無効にすることができる。
【００９９】
（実施の形態１２）
本発明の実施の形態１２は、図２７〜図３０、図３５〜図３８に示した並列処理論理回路において、単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）を構成する組合せ論理回路ｃ１１の機能を各単位論理回路ｐｅｉｊに対して共通に分配された論理修飾信号により変更可能な構成としたものである。
図４０は、実施の形態１２にかかる単位論理回路ｐｅ１１内の組合せ論理回路の回路図である。組合せ論理回路ｃ１１は、１０入力ＡＮＤ−ＯＲゲートｇ２１と、２入力ＡＮＤゲートｇ１６，ｇ１９，ｇ２０と、２入力ＯＲゲートｇ１８と、インバータｇ１２，ｇ１７と、選択回路ｓｓ１３とからなり、組合せ論理回路ｃ１２は、インバータｇ１３と、選択回路ｓｓ１２とからなる。
【０１００】
１０入力ＡＮＤ−ＯＲゲートｇ２１には、隣接する４つの単位論理回路ｐｅ０１，ｐｅ１０，ｐｅ１２，ｐｅ２１からの入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵと、単位論理回路ｐｅ１１自身の出力信号Ｙとに加えて、修飾論理信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣが入力される。２入力ＡＮＤゲートｇ１９には、信号Ｙと修飾論理信号ｘＣとが入力され、２入力ＡＮＤゲートｇ２０には、選択回路ｓ１からの信号ｎ１５と修飾論理信号ｘＩとが入力される。２入力ＡＮＤゲートｇ１６には、上記２入力ＡＮＤゲートｇ２０の出力信号と、インバータｇ１７を経由した上記２入力ＡＮＤゲートｇ１９の出力信号とが入力され、２入力ＯＲゲートｇ１８には、上記２入力ＡＮＤゲートｇ２０の出力信号と、インバータｇ１７を経由しない上記２入力ＡＮＤゲートｇ１９の出力信号とが入力される。選択回路ｓｓ１３には、論理ゲートｇ２１，ｇ１６，ｇ１８の出力信号と、インバータｇ１２を経由した１０入力ＡＮＤ−ＯＲゲートｇ２１の出力信号とが入力される。選択回路ｓｓ１３は、制御信号ｌｏｓ[１]，ｌｏｓ[０]によって制御され、入力信号の中から選択された１つの信号を組合せ論理回路ｃ１１の演算結果ｎ１１として出力する。
制御信号ｌｏｓ［１−０］と組合せ論理回路ｃ１１，ｃ１２で実現する論理関数との対応を表６に示す。
【０１０１】
【表６】
0003898992.tif 000007
【０１０２】
１０入力ＡＮＤ−ＯＲゲートｇ２１は、論理修飾信号ｘＤ，ｘＬ，ｘＲ，ｘＵ，ｘＣにしたがい、組合せ論理回路ｃ１１の入力信号ＩＤ，ＩＬ，ＩＲ，ＩＵ，Ｙを個別に有効または無効にすることができる。また、２入力ＡＮＤゲートｇ２０は、論理修飾信号ｘＩにしたがい、記憶回路ｒ１１〜ｒ１ｎの出力信号およびセンサｓｅの出力信号ＩＳの中から選択回路ｓ１により選択された信号ｎ１５を、論理ゲートｇ１６，ｇ１８に対して有効または無効にすることができる。
【０１０３】
（実施の形態１３）
本発明の実施の形態１３は、マトリクス状に配置された単位論理回路の各行、各列に共通の制御信号線を設け、これらの制御信号線に所定に信号の組みを印加することにより、マトリクスの特定の単位論理回路を指定することができるようにしたものである。
【０１０４】
図４１は、実施の形態１３の並列処理論理回路の全体構成を示すブロック図である。この並列処理論理回路は、説明を簡単にするため、マトリクス状に配置された９個の単位論理回路ｐｅｉｊ（ｉ，ｊ＝０，１，２）から構成されるものとする。隣接する単位論理回路との間は、データの授受が行われるよう配線が設けられている。また、９個の単位論理回路ｐｅｉｊは、各列ごとに共通に第１の制御信号線ＥＸｊが接続されるとともに、各行ごとに共通に第２の制御信号線ＥＹｉが接続されている。図１（ａ）に示したコントローラ２により、第１の制御信号線ＥＸｊのそれぞれに、各列ごとに単位論理回路を指定するための制御信号ｅｘｊが与えられ、第２の制御信号線ＥＹｉのそれぞれに、各行ごとに単位論理回路を指定するための制御信号ｅｙｉが与えられる。
【０１０５】
図４２は、図４１に示した単位論理回路ｐｅ１１の構成を示すブロック図である。単位論理回路ｐｅ１１は、組合せ論理回路ｃ１と選択回路ｓ１と回路ブロックｂｌｋ１に加えて、３入力のＡＮＤゲートｇｇ３を有している。このＡＮＤゲートｇｇ３には、コントローラ２から書き込み信号ｗｒと制御信号ｅｘ１，ｅｙ１とが入力され、ＡＮＤゲートｇｇ３の出力信号は、回路ブロックｂｌｋ１の各記憶回路ｒ１〜ｒｎに書き込み信号として入力される。したがって、（ｅｘ１，ｅｙ１）＝（１，１）の場合のみ、書き込み信号ｗｒにより各記憶回路ｒ１〜ｒｎの内容が更新可能となる。単位論理回路ｐｅ１１以外の単位論理回路も同様に３入力のＡＮＤゲートｇｇ３を有し、その単位論理回路内の記憶回路ｒ１〜ｒｎの内容の更新または更新しないことを制御できるようになっている。
【０１０６】
一例として、（ｅｘ０，ｅｘ１，ｅｘ２）＝（０，１，０），（ｅｙ０，ｅｙ１，ｅｙ２）＝（０，１，０）とした場合には、図４１に示した中央の単位論理回路ｐｅ１１のみ記憶回路ｒ１〜ｒｎの内容を更新し、その他の単位論理回路については更新しないようにすることができる。
図４１，図４２に示した並列処理論理回路によれば、マトリクス状に配置された単位論理回路ｐｅｉｊの中の特定の単位論理回路に対して、そこで行われた論理演算を無効にしたり、有効にしたりすることができる。これにより、画像処理演算機能を拡張することができる。
なお、本実施の形態は、図２３〜図２６に示した並列処理論理回路に限らず、これまでに説明したすべての並列処理論理回路に対して適用できる。
【０１０７】
次に、本発明の実施の形態１４〜１７として、並列処理論理回路を構成する単位論理回路内において、複数の記憶回路を使用できるようにした実施の形態３の変形例について説明する。
【０１０８】
（実施の形態１４）
本発明の実施の形態１４の並列処理論理回路の全体構成は、図１０と同様であるから、その説明を省略する。後述する実施の形態１５〜１７についても同様である。
図４３は、実施の形態１４にかかる単位論理回路の構成を示すブロック図である。この図では、図１１における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ１は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する第１のレジスタである１ビットレジスタｒ２１と、第３の選択回路である２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。図４３に示す単位論理回路ｐｅ１では、レジスタ回路のビット幅を１ビットとし、出力本数を５本としたが、これに限られない。
【０１０９】
組合せ論理回路ｃ１は、第１の入力端子群より外部から与えられた多ビットの入力信号ＩＸ（ＩＵ，ＩＲ，ＩＤ，ＩＬ）と、１ビットレジスタｓｒ４に格納された１ビットの２進数情報とを入力し、論理演算を実行する。出力ｎ１は、１ビットレジスタｒ２１に出力され、格納される。実行する論理演算の種類は、制御信号ｌｏｓによって指定する。
１ビットレジスタｒ２１は、エッジトリガ形式のＤフリップフロップであり、第１の書き込み信号ＰＣＫの立上りエッジでデータを格納する。格納されたデータを出力信号Ｙとして外部に出力する。
【０１１０】
２−１セレクタ回路ｓｄの入力端子には、１ビットレジスタｒ２１と１ビットレジスタｓｒ４の出力端子が接続され、選択信号ＷＲにより入力のいずれかを選択して１ビットレジスタｓｒ１の入力端子に接続する。
１ビットレジスタｓｒ１〜ｓｒ４は、エッジトリガ形式のＤフリップフロップであり、シフトレジスタｓｒを構成する。１ビットレジスタｓｒ１〜ｓｒ４の各々は、順次直列に縦続接続され、１ビットレジスタｓｒ４の出力端子が、２−１セレクタ回路ｓｄの一方の入力端子に接続される。また、１ビットレジスタｓｒ４の出力端子は、組合せ論理回路ｃ１の入力ｎ２にも接続される。
図４３に示す単位論理回路ｐｅ１では、２−１セレクタ回路ｓｄは、１ビットレジスタｓｒ１の入力端子に接続したが、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４のいずれの入力端子に接続してもよい。例えば図４４に示すように、シフトレジスタｓｒのループで１ビットレジスタｓｒ１とｓｒ２との間に２−１セレクタ回路ｓｄを配置することも可能である。
【０１１１】
シフトレジスタｓｒは、２−１セレクタ回路ｓｄの選択信号ＷＲが“０”の場合には、１ビットレジスタｓｒ１〜ｓｒ４でシフト動作のループを閉じる。第２の書き込み信号ＲＣＫの立上りエッジで、１ビットレジスタｓｒ１〜ｓｒ４に格納された２進数情報が、順次転送される。選択信号ＷＲが“１”の場合には、１ビットレジスタｓｒ１と１ビットレジスタｓｒ４との間でループを開放し、１ビットレジスタｒ２１からのデータを１ビットレジスタｓｒ１に入力する。
【０１１２】
次に、図４５〜図４８を参照し、図４３に示した単位論理回路ｐｅ１の基本的な動作シーケンスについて説明する。ここでは、１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”と、入力信号ＩＸとを論理演算し、演算結果“ｒｅｓ０”を１ビットレジスタｓｒ１の格納データ“ｄ０”に上書きする動作を説明する。シーケンスは大きく３つのステップに分けられる。
【０１１３】
図４５に、単位論理回路ｐｅ１の初期状態を示す。初期状態において、１ビットレジスタｓｒ１〜ｓｒ４には、２進数情報“ｄ０”，“ｄ１”，“ｄ２”，“ｄ３”がそれぞれ格納されており、１ビットレジスタｒ２１には、任意のデータが格納されているものとする。
【０１１４】
図４６に、第１のステップである読み出しレジスタの指定を示す。組合せ論理回路ｃ１の入力ｎ２には、１ビットレジスタｓｒ４の出力端子だけが接続されている。このため、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”として、第２の書き込み信号ＲＣＫに立上りパルスを２回続けて印加し、１ビットレジスタｓｒ２に格納された“ｄ１”を１ビットレジスタｓｒ４までシフトさせる。こうして１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”を、組合せ論理回路ｃ１が読み出す。なお、図４６は、読み出し動作を完了した時点における各レジスタ内の格納データを示している。
【０１１５】
図４７に、第２のステップである論理演算の実行と実行結果のレジスタへの格納とを示す。１ビットレジスタｓｒ４に２進数情報“ｄ１”を格納した状態で、組合せ論理回路ｃ１が所定の論理演算を実行するように制御信号ｌｏｓを設定し、第１の書き込み信号ＰＣＫを立ち上げる。こうして組合せ論理回路ｃ１の演算結果“ｒｅｓ０”を１ビットレジスタｒ２１に格納する。
【０１１６】
図４８および図４９に、第３のステップである書き込みレジスタの指定と格納とを示す。まず、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”とし、第２の書き込み信号ＲＣＫにパルスを１回印加することにより、２進数情報“ｄ０”を１ビットレジスタｓｒ４にシフトさせる。このシフトした状態を図４８に示す。続いて、選択信号ＷＲを“１”とし、第２の書き込み信号ＲＣＫにパルスを１回印加する。こうして１ビットレジスタｒ２１に格納された演算結果“ｒｅｓ０”を、１ビットレジスタｓｒ１に格納された２進数情報“ｄ０”に上書きする。この上書きした状態を図４９に示す。
【０１１７】
図５０は、図４３に示した単位論理回路ｐｅ１の動作シーケンスを示すタイミングチャートである。上述したように単位論理回路ｐｅ１は、２−１セレクタ回路ｓｄの選択信号ＷＲと、第１の書き込み信号ＰＣＫと、論理演算を指定する制御信号ｌｏｓと、第２の書き込み信号ＲＣＫの４つの信号で制御される。点線で区切られた時間区間は、動作サイクルの半サイクルを表す。最初の２サイクルで、論理演算を実行するデータを有するレジスタを指定する。次の１サイクルで、論理演算の実行結果を１ビットレジスタｒ２１に格納する。次の１サイクルで、演算結果を書き込みたいレジスタ上に格納されている２進数情報を所定のレジスタ上にシフトし、次の２サイクルで、演算結果を指定したレジスタに上書きする。
【０１１８】
図４３に示した単位論理回路ｐｅ１によれば、１ビットレジスタｓｒ１〜ｓｒ４によりシフトレジスタｓｒを構成し、組合せ論理回路ｃ１がシフトレジスタｓｒにアクセスする場合には、特定の１ビットレジスタを介してのみ行うようにした。これにより、個々の１ビットレジスタに読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【０１１９】
（実施の形態１５）
図５１は、本発明の実施の形態１５にかかる単位論理回路の構成を示すブロック図である。この図では、図１１，図４３における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ２は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する１ビットレジスタｒ２１と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。単位論理回路ｐｅ２は、単位論理回路ｐｅ１の組合せ論理回路に変更を加えたものであり、１ビットレジスタｒ２１の出力を組合せ論理回路ｃ１の入力Ｙとし、１ビットレジスタｒ２１と１ビットレジスタｓｒ４との間で論理演算を行えるようにしたものである。このような演算機構は、複数のレジスタの内容を入力とする論理演算を実行する場合に、特に有用である。
【０１２０】
（実施の形態１６）
図５２は、本発明の実施の形態３にかかる単位論理回路の構成を示すブロック図である。この図では、図１１，図４３における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ３は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する１ビットレジスタｒ２１と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。図５２に示す単位論理回路ｐｅ３は、図４３に示す単位論理回路ｐｅ１における各回路要素の接続に変更を加えたものである。
【０１２１】
組合せ論理回路ｃ１は、第１の入力端子群より外部から与えられた多ビットの入力信号ＩＸ（ＩＵ，ＩＲ，ＩＤ，ＩＬ）と、１ビットレジスタｒ２１に格納された１ビットの２進数情報とを入力し、論理演算を実行する。出力ｎ１は、２−１セレクタ回路ｓｄの入力端子の一方に出力される。実行する論理演算の種類は、制御信号ｌｏｓによって指定する。
１ビットレジスタｒ２１は、エッジトリガ形式のＤフリップフロップであり、第１の書き込み信号ＰＣＫの立上りエッジでデータを格納する。
【０１２２】
２−１セレクタ回路ｓｄの入力端子には、組合せ論理回路ｃ１の出力ｎ１と１ビットレジスタｓｒ４の出力端子が接続され、選択信号ＷＲにより入力のいずれかを選択して１ビットレジスタｓｒ１に出力する。
１ビットレジスタｓｒ１〜ｓｒ４は、エッジトリガ形式のＤフリップフロップであり、シフトレジスタｓｒを構成する。１ビットレジスタｓｒ１〜ｓｒ４の各々は、順次直列に接続され、１ビットレジスタｓｒ４の出力端子が、２−１セレクタ回路ｓｄの一方の入力端子に接続される。また、１ビットレジスタｓｒ４に格納されたデータは、出力信号Ｙとして出力され、１ビットレジスタｒ２１の入力端子にも接続される。
【０１２３】
シフトレジスタｓｒは、２−１セレクタ回路ｓｄの選択信号ＷＲが“０”の場合には、１ビットレジスタｓｒ１〜ｓｒ４でシフト動作のループを閉じる。第２の書き込み信号ＲＣＫの立上りエッジで、１ビットレジスタｓｒ１〜ｓｒ４に格納された２進数情報が、順次転送される。選択信号ＷＲが“１”の場合には、１ビットレジスタｓｒ１と１ビットレジスタｓｒ４との間でループを開放し、組合せ論理回路ｃ１の出力ｎ１からのデータを１ビットレジスタｓｒ１に入力する。
【０１２４】
次に、図５３〜図５７を参照し、単位論理回路ｐｅ３の基本的な動作シーケンスについて説明する。ここでは、１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”と、入力信号ＩＸとを論理演算し、演算結果“ｒｅｓ０”を１ビットレジスタｓｒ１の格納データ“ｄ０”に上書きする動作を説明する。シーケンスは大きく３つのステップに分けられる。
【０１２５】
図５３に、単位論理回路ｐｅ３の初期状態を示す。初期状態において、１ビットレジスタｓｒ１〜ｓｒ４には、２進数情報“ｄ０”，“ｄ１”，“ｄ２”，“ｄ３”がそれぞれ格納されており、１ビットレジスタｒ２１には、任意のデータが格納されているものとする。
【０１２６】
図５４に、第１のステップである読み出しレジスタの指定を示し、図５５に、第１のステップである指定された読み出しレジスタのデータの格納を示す。組合せ論理回路ｃ１の入力ｎ２には、１ビットレジスタｒ２１の出力端子だけが接続されている。このため、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”として、第２の書き込み信号ＲＣＫに立上りパルスを２回続けて印加し、１ビットレジスタｓｒ２に格納された“ｄ１”を１ビットレジスタｓｒ４までシフトさせる。続いて、第１の書き込み信号ＰＣＫに立上りパルスを１回印加し、１ビットレジスタｓｒ４に格納された“ｄ１”を１ビットレジスタｒ２１に格納する。以上により、１ビットレジスタｓｒ２に格納された１ビットの２進数情報“ｄ１”を、１ビットレジスタｒ２１に転送し格納することができる。なお、図５４は、２進数情報“ｄ１”を１ビットレジスタｓｒ４に転送した時点を示し、図５５は、２進数情報“ｄ１”を１ビットレジスタｒ２１に格納した時点を示している。
【０１２７】
図５６に、第２のステップである論理演算の実行と書き込みレジスタの指定とを示す。１ビットレジスタｒ２１に２進数情報“ｄ１”を格納した状態で、組合せ論理回路ｃ１が所定の論理演算を実行するように制御信号ｌｏｓを設定する。また、２−１セレクタ回路ｓｄの選択信号ＷＲを“０”とし、第２の書き込み信号ＲＣＫにパルスを１回印加することにより、２進数情報“ｄ０”を１ビットレジスタｓｒ４にシフトする。なお、図５６は、上書きしたいデータ“ｄ０”を、１ビットレジスタｓｒ４に転送した時点を示している。
【０１２８】
図５７に、第３のステップである書き込みレジスタへの格納を示す。２−１セレクタ回路ｓｄの選択信号ＷＲを“１”とし、第２の書き込み信号ＲＣＫにパルスを１回印加し、データ“ｄ０”の格納位置に演算結果“ｒｅｓ０”を上書きする。
【０１２９】
図５８は、図５２に示した単位論理回路ｐｅ３の動作シーケンスを示すタイミングチャートである。上述したように単位論理回路ｐｅ３は、２−１セレクタ回路ｓｄの選択信号ＷＲと、第２の書き込み信号ＲＣＫと、論理演算を指定する制御信号ｌｏｓと、第１の書き込み信号ＰＣＫの４つの信号で制御される。点線で区切られた時間区間は、動作サイクルの半サイクルを表す。最初の２サイクルで、論理演算を実行するデータを有するレジスタを指定する。次の１サイクルで、実行するデータを１ビットレジスタｒ２１に格納する。次の１サイクルで、演算結果を書き込みたいレジスタ上に格納されている２進数情報を所定のレジスタ上にシフトし、次の２サイクルで、演算結果を指定したレジスタ上に上書きする。
【０１３０】
図５２に示した単位論理回路ｐｅ３によれば、１ビットレジスタｓｒ１〜ｓｒ４によりシフトレジスタｓｒを構成し、組合せ論理回路ｃ１がシフトレジスタｓｒにアクセスする場合には、アクセスしたいレジスタ上のデータを、ある特定のレジスタ上に転送し、特定のレジスタを介してのみ行うようにした。これにより、個々の１ビットレジスタに読みだし用の回路および書き込み用の回路を付加する必要がなく、回路要素の規模を大きく削減することができる。
【０１３１】
（実施の形態１７）
図５９は、本発明の実施の形態１７にかかる単位論理回路の構成を示すブロック図である。この図では、図１１，図５２における同一部分または相当部分を同一符号で示している。
単位論理回路ｐｅ４は、論理演算を実行する組合せ論理回路ｃ１と、論理演算結果を格納する１ビットレジスタｒ２１と、２−１セレクタ回路ｓｄと、シフトレジスタｓｒを構成する１ビットレジスタｓｒ１〜ｓｒ４とから構成されている。単位論理回路ｐｅ４は、単位論理回路ｐｅ３の組み合わせ回路に変更を加えたものであり、１ビットレジスタｓｒ４の出力を組合せ論理回路ｃ１の入力Ｙとし、１ビットレジスタｒ２１と１ビットレジスタｓｒ４との間で論理演算を行えるようにしたものである。このような演算機構は、複数のレジスタの内容を入力とする論理演算を実行する場合に、特に有用である。
【０１３２】
以上の実施の形態１４〜１７は実施の形態３の変形例であるが、同様にして実施の形態４の変形例を構成することもできる。
図６０は、図４３に対応するブロック図である。図６０に示す単位論理回路ｐｅ５では、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられる。したがって、組合せ論理回路ｃ１１の出力ｎ１１が１ビットレジスタｒ２１の入力に接続され、１ビットレジスタｒ２１の出力が組合せ論理回路ｃ１２の入力ｎ１２に接続され、組合せ論理回路ｃ１２の出力が信号Ｙとして外部に出力される。また、１ビットレジスタｓｒ４の出力が組合せ論理回路ｃ１１の入力ｎ１５に接続される。
図６１は、図５１に対応するブロック図である。図６１に示す単位論理回路ｐｅ６でも、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられ、組合せ論理回路ｃ１２の出力が組合せ論理回路ｃ１１の入力Ｙに接続される。
【０１３３】
図６２は、図５２に対応するブロック図である。図６２に示す単位論理回路ｐｅ７では、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられる。したがって、組合せ論理回路ｃ１１の出力ｎ１１が２−１セレクタ回路ｓｄの一方の入力に接続され、１ビットレジスタｓｒ４の出力が組合せ論理回路ｃ１２の入力ｎ１２に接続され、組合せ論理回路ｃ１２の出力が信号Ｙとして外部に出力される。また、１ビットレジスタｒ２１の出力が組合せ論理回路ｃ１１の入力ｎ１５に接続される。
図６３は、図５９に対応するブロック図である。図６３に示す単位論理回路ｐｅ８でも、図１６に示した組合せ論理回路ｃ１１，ｃ１２が用いられ、組合せ論理回路ｃ１２の出力が組合せ論理回路ｃ１１の入力Ｙに接続される。
【０１３４】
（実施の形態１８）
次に、本発明の実施の形態１８として、単位論理回路ｐｅ内で用いられる記憶回路の構成例について説明する。
図６４は、単位論理回路ｐｅ内で用いられる記憶回路の一構成例を示す回路図である。この記憶回路は、２個のＲＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂからマスタースレーブ形式のフリップフロップ回路を構成したものである。
【０１３５】
一方のＲＡＭ型ラッチ回路Ａ１ａは、ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４と、インバータ回路Ｇ１，Ｇ２，Ｇ３とを有している。インバータ回路Ｇ１，Ｇ２はデータ保持部を構成し、データ保持端子ＱａとＱＮａにデータを保持する。トランジスタＭ１〜Ｍ４はデータ保持端子Ｑａ，ＱＮａにアクセスするためのデバイスである。クロック信号（入力信号）ＣＫＮがハイレベル（第１のレベル）の期間は、データ信号Ｄがデータ保持端子Ｑａに転送され、その反転信号がデータ保持端子ＱＮａに転送される通過モードとなり、クロック信号ＣＫＮがロウレベル（第２のレベル）の期間は、データ保持端子ＱａとＱＮａに転送されたデータ信号Ｄとその反転信号を保持する保持モードとなる。
【０１３６】
他方のＲＡＭ型ラッチ回路Ａ１ｂは、ｎＭＯＳトランジスタＭ５，Ｍ６，Ｍ７，Ｍ８と、インバータ回路Ｇ６，Ｇ７とを有している。インバータ回路Ｇ６，Ｇ７はデータ保持部を構成し、データ保持端子ＱｂとＱＮｂにデータを保持する。トランジスタＭ５〜Ｍ８はデータ保持端子Ｑｂ，ＱＮｂにアクセスするためのデバイスである。クロック信号ＣＫＮを反転させたクロック信号（入力信号）ＣＫＰがハイレベルの期間は、データ保持端子Ｑａに保持されたデータ信号がデータ保持端子Ｑｂに転送され、その反転信号がデータ保持端子ＱＮｂに転送される通過モードとなり、クロック信号ＣＫＰがロウレベルの期間は、データ保持端子ＱｂとＱＮｂに転送されたデータ信号とその反転信号を保持する保持モードとなる。
【０１３７】
図６４に示すフリップフロップ回路の動作のタイミングチャートを図６５（ａ）〜図６５（ｄ）に示す。図６５（ａ）はデータ信号Ｄ、図６５（ｂ）はクロック信号ＣＫＰ、図６５（ｃ）はクロック信号ＣＫＮ、図６５（ｄ）はデータ保持端子Ｑｂの信号波形を示している。ＲＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂに逆相のクロック信号ＣＫＮ，ＣＫＰを供給することにより、ＲＡＭ型ラッチ回路Ａ１ａ，Ａ１ｂは互いに排他的に通過モードまたは保持モードとなるため、図６４に示すフリップフロップ回路では図６５に示すように、クロック信号ＣＫＰの立ち上がりエッジでデータ信号Ｄを取り込んで保持する。
ＲＡＭ型ラッチ回路構成のフリップフロップ回路は、トランスミッション型フリップフロップの約３分の１の面積でレイアウトすることができる。このため、並列処理論理回路を構成する単位論理回路ｐｅを小型化し、単位論理回路ｐｅの集積密度を高めて、画像処理の解像度を高めることができる。
【０１３８】
【発明の効果】
以上説明したように、本発明によれば、目的とする信号処理に必要な論理演算を、小さな回路規模で効率よく行うことができる。その結果、単位論理回路の集積度を高めて信号処理の解像度を大きくし、かつシステムの消費電力を低減することができる。
【図面の簡単な説明】
【図１】  本発明が適用されるシステムの構成を示す図であり、（ａ）は全体構成を示し、（ｂ）は（ａ）において点線で囲まれたピクセルの構成を示す。
【図２】  本発明の実施の形態１の並列処理論理回路の全体構成を示すブロック図である。
【図３】  単位論理回路の構成を示すブロック図である。
【図４】  単位論理回路内の組合せ論理回路の回路図である。
【図５】  本発明の実施の形態２の並列処理論理回路の全体構成を示すブロック図である。
【図６】  単位論理回路の構成を示すブロック図である。
【図７】  図６に示した単位論理回路内の組合せ論理回路の構成例を示す回路図である。
【図８】  図５に示した並列処理論理回路における論理の切り替えを説明する図である。
【図９】  単位論理回路の構成を示すブロック図である。
【図１０】  本発明の実施の形態３の並列処理論理回路の全体構成を示すブロック図である。
【図１１】  単位論理回路の構成を示すブロック図である。
【図１２】  回路ブロックの構成を示す回路図である。
【図１３】  図１１に示した単位論理回路内の組合せ論理回路の回路図である。
【図１４】  単位論理回路の構成を示すブロック図である。
【図１５】  本発明の実施の形態４の並列処理論理回路の全体構成を示すブロック図である。
【図１６】  単位論理回路の構成を示すブロック図である。
【図１７】  図１６に示した単位論理回路内の組合せ論理回路の回路図である。
【図１８】  単位論理回路の構成を示すブロック図である。
【図１９】  本発明の実施の形態５の並列処理論理回路の全体構成を示すブロック図である。
【図２０】  単位論理回路の構成を示すブロック図である。
【図２１】  本発明の実施の形態６の並列処理論理回路の全体構成を示すブロック図である。
【図２２】  単位論理回路の構成を示すブロック図である。
【図２３】  本発明の実施の形態７の並列処理論理回路の全体構成を示すブロック図である。
【図２４】  単位論理回路の構成を示すブロック図である。
【図２５】  図２４に示した単位論理回路内の組合せ論理回路の回路図である。
【図２６】  単位論理回路の構成を示すブロック図である。
【図２７】  本発明の実施の形態８の並列処理論理回路の全体構成を示すブロック図である。
【図２８】  単位論理回路の構成を示すブロック図である。
【図２９】  図２８に示した単位論理回路内の組合せ論理回路の回路図である。
【図３０】  単位論理回路の構成を示すブロック図である。
【図３１】  本発明の実施の形態９の並列処理論理回路の全体構成を示すブロック図である。
【図３２】  単位論理回路の構成を示すブロック図である。
【図３３】  図３２に示した単位論理回路内の組合せ論理回路の回路図である。
【図３４】  単位論理回路の構成を示すブロック図である。
【図３５】  本発明の実施の形態１０の並列処理論理回路の全体構成を示すブロック図である。
【図３６】  単位論理回路の構成を示すブロック図である。
【図３７】  図３６に示した単位論理回路内の組合せ論理回路の回路図である。
【図３８】  単位論理回路の構成を示すブロック図である。
【図３９】  本発明の実施の形態１１の並列処理論理回路を構成する単位論理回路内の組合せ論理回路の回路図である。
【図４０】  本発明の実施の形態１２の並列処理論理回路を構成する単位論理回路内の組合せ論理回路の回路図である。
【図４１】  本発明の実施の形態１３の並列処理論理回路の全体構成を示すブロック図である。
【図４２】  単位論理回路の構成を示すブロック図である。
【図４３】  本発明の実施の形態１４の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図４４】  図４３に示した単位論理回路の変形例を示すブロック図である。
【図４５】  図４３に示した単位論理回路の初期状態を説明するための図であり、
【図４６】  第１のステップである読み出しレジスタの指定を説明するための図である。
【図４７】  第２のステップである論理演算の実行と実行結果のレジスタへの格納とを説明するための図である。
【図４８】  第３のステップである書き込みレジスタの指定と格納とを説明するための図である。
【図４９】  第３のステップである書き込みレジスタの指定と格納とを説明するための図である。
【図５０】  図４３に示した単位論理回路の動作シーケンスを示すタイミングチャートである。
【図５１】  本発明の実施の形態１５の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図５２】  本発明の実施の形態１６の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図５３】  図５２に示した単位論理回路の初期状態を説明するための図である。
【図５４】  第１のステップである読み出しレジスタの指定を説明するための図である。
【図５５】  第１のステップである指定された読み出しレジスタのデータの格納を説明するための図である。
【図５６】  第２のステップである論理演算の実行と書き込みレジスタの指定を説明するための図である。
【図５７】  第３のステップである書き込みレジスタへの格納を説明するための図である。
【図５８】  図５２に示した単位論理回路の動作シーケンスを示すタイミングチャートである。
【図５９】  本発明の実施の形態１７の並列処理論理回路を構成する単位論理回路の回路構成を示すブロック図である。
【図６０】  図４３に示した単位論理回路の変形例を示すブロック図である。
【図６１】  図５１に示した単位論理回路の変形例を示すブロック図である。
【図６２】  図５２に示した単位論理回路の変形例を示すブロック図である。
【図６３】  図５９に示した単位論理回路の変形例を示すブロック図である。
【図６４】  単位論理回路内で用いられる記憶回路の一構成例を示す回路図である。
【図６５】  図６４に示した記憶回路の動作を示すタイミングチャート図である。
【図６６】  従来の並列処理論理回路を説明するための図であり、（ａ）は全体構成を示し、（ｂ）は（ａ）において点線で囲まれたピクセルの構成を示す。
【符号の説明】
１…ピクセルアレイ、２…コントローラ、３…メモリ、１０…ピクセル、ｃ１，ｃ１１，ｃ１２…組合せ論理回路、ｇ１，ｇ２，ｇ１１，ｇ１２，ｇ１３…ゲート、ｐｅ，ｐｅ００，ｐｅ０１，ｐｅ０２，ｐｅ１０，ｐｅ１１，ｐｅ１２，ｐｅ２０，ｐｅ２１，ｐｅ２２…単位論理回路、ｒ１，ｒ１１…記憶回路、ｓｅ…センサ、ｓｓ１，ｓｓ１１，ｓｓ１２…選択回路、ＩＵ，ＩＲ，ＩＤ，ＩＬ，Ｙ，ｌｏｓ，ｎ１，ｎ１１，ｎ１２，ｎ１３，ｗｒ…信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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