(57)【特許請求の範囲】
【請求項１】
（ａ）ｍ行×ｎ列のアレイに配置された複数個の画素からなる画素回路と、
（ｂ）該画素回路からの画素信号を列または行単位でＡ／Ｄ変換するＡ／Ｄ変換手段と、
（ｃ）該Ａ／Ｄ変換手段からの出力を並列に画像圧縮を行う画像圧縮手段と、
（ｄ）該画像圧縮手段により画像圧縮された信号を符号化して出力する手段とを備える高速撮像装置であって、
前記Ａ／Ｄ変換手段はパイプラインＡ／Ｄ変換器アレイであり、高速Ａ／Ｄ変換を可能にするとともに、垂直走査回路を右側と左側の両方に備え、画素選択を、２画素ずつ交互に行うことで、前記パイプラインＡ／Ｄ変換器アレイの稼働率を１００％に高めたことを特徴とする高速撮像装置。
【請求項２】
請求項１記載の高速撮像装置において、前記画素回路はＣＭＯＳイメージセンサチップからなることを特徴とする高速撮像装置。
【請求項３】
請求項１記載の高速撮像装置において、前記画素回路のセグメントフレーム読み出しを、近傍画素の信号加算を行うことにより、高速化と高感度化を図ることを特徴とする高速撮像装置。
【請求項４】
請求項１記載の高速撮像装置において、前記画像圧縮手段は４×４点２次元離散コサイン変換回路アレイであり、高速・小面積での画像圧縮を可能にすることを特徴とする高速撮像装置。
【請求項５】
請求項１記載の高速撮像装置において、前記画素回路での垂直方向の信号電荷加算、列ノイズ除去回路での水平方向電荷加算により、セグメントフレーム読み出し時の信号量の低下をなくすように構成したことを特徴とする高速撮像装置。
【請求項６】
請求項１記載の高速撮像装置において、前記Ａ／Ｄ変換手段の出力に、並列に、離散コサイン変換回路とエントロピ符号化器を並べて動作させることを特徴とする高速撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像を高速に取得することができる高速撮像装置に係り、特に、その固体イメージセンサに関するものである。
【０００２】
【従来の技術】
従来から固体イメージセンサ上でＡ／Ｄ変換のみを行う高速撮像デバイス（高速撮像装置）は存在する。
【０００３】
かかる高速撮像デバイスについて述べた技術文献としては、Ａ．Ｋｒｙｍｓｋｉ，Ｄ．Ｖ．Ｂｌｅｒｋｏｎ，Ａ．Ａｎｄｅｒｓｏｎ，ｅｔ．ａｌ．，“Ａ  ｈｉｇｈ−ｓｐｅｅｄ  ５００ｆｒａｍｅ／ｓ  １０２４×１０２４ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒ”Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ  Ｓｙｍｐ．ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，Ｎｏ．１４−３，Ｊｕｎｅ  １９９９．に挙げられるものがあった。
【０００４】
この方式では、Ａ／Ｄ変換に逐次比較形を用いており、１つのデータの８ビットＡ／Ｄ変換器に１０クロック程度を要し、それ以上の高速化は困難である。またセグメントフレーム読み出しはできない。更に、画像圧縮機能はない。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の高速撮像デバイスは、セグメントフレーム読み出しの際、使用しない画素を捨てるため、感度が低下するという問題があり、また、Ａ／Ｄ変換器の稼働率が５０％以下であるために、高速化の妨げになっていた。
【０００６】
特に、上述の従来の技術では、等価的な稼働率は、１０％程度であった。
【０００７】
本発明は、上記問題点を除去し、Ａ／Ｄ変換器の稼働率を向上させ、Ａ／Ｄ変換後、並列に画像圧縮を行うことで高速信号を出力し、セグメントフレーム読み出しの際、高感度と高速性を両立できる高速撮像装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
〔１〕高速撮像装置において、ｍ行×ｎ列のアレイに配置された複数個の画素からなる画素回路と、この画素回路からの画素信号を列または行単位でＡ／Ｄ変換するＡ／Ｄ変換手段と、このＡ／Ｄ変換手段からの出力を並列に画像圧縮を行う画像圧縮手段と、この画像圧縮手段により画像圧縮された信号を符号化して出力する手段とを備える高速撮像装置であって、前記Ａ／Ｄ変換手段はパイプラインＡ／Ｄ変換器アレイであり、高速Ａ／Ｄ変換を可能にするとともに、垂直走査回路を右側と左側の両方に備え、画素選択を、２画素ずつ交互に行うことで、前記パイプラインＡ／Ｄ変換器アレイの稼働率を１００％に高めたことを特徴とする。
【０００９】
〔２〕上記〔１〕記載の高速撮像装置において、前記画素回路はＣＭＯＳイメージセンサチップからなることを特徴とする。
【００１０】
〔３〕上記〔１〕記載の高速撮像装置において、前記画素回路のセグメントフレーム読み出しを、近傍画素の信号加算を行うことにより、高速化と高感度化を図ることを特徴とする。
【００１１】
〔４〕上記〔１〕記載の高速撮像装置において、前記画像圧縮手段は４×４点２次元離散コサイン変換回路アレイであり、高速・小面積での画像圧縮を可能にすることを特徴とする。
【００１２】
〔５〕上記〔１〕記載の高速撮像装置において、前記画素回路での垂直方向の信号電荷加算、列ノイズ除去回路での水平方向電荷加算により、セグメントフレーム読み出し時の信号量の低下をなくすように構成したことを特徴とする。
【００１３】
〔６〕上記〔１〕記載の高速撮像装置において、前記Ａ／Ｄ変換手段の出力に、並列に、離散コサイン変換回路とエントロピ符号化器を並べて動作させることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１５】
図１は本発明の実施例を示す高速撮像デバイス全体の構成図、図２はその高速撮像デバイスの信号加算を垂直に行いながらセグメントフレーム読み出しを行うことができる画素回路を示す図、図３はその高速撮像デバイスの信号加算を水平方向に行いながらセグメントフレーム読み出しを行うことができる読み出し回路を示す図である。
【００１６】
図１は、高速ＣＭＯＳイメージセンサのアーキテクチャを示しており、５１２×５１２画素の場合を示している。２５６×２５６、１２８×１２８画素での撮像でも可能であり、原理上は、それぞれ５１２×５１２画素の場合の４倍、１６倍での撮像が行える。この時、信号量のレベルの低下を抑えるため、４×４画素を一つのブロックとし、２５６×２５６画素の場合は、近傍４画素の信号の和、１２８×１２８画素の場合は、近傍１６画素の信号の和を求めるようにした。
【００１７】
図１において、１は５１２×５１２画素（ピクセル）、１Ａはその中央の４×４ピクセルブロック、２は左側垂直走査回路、３は右側垂直走査回路、４はノイズ除去回路（５１２）、５はＳ／Ｈ増幅器（２５６）、６は８ビット（１．５ｂ／ステージ）パイプラインＡ／Ｄ変換器（ＡＤＣ）（１２８）、７は４×４点２次元離散コサイン変換器（２−Ｄ  ＤＣＴ）＆量子化回路（Ｑｕａｎｔｉｚｅｒ）（１２８）、８はエントロピ符号化器、９はパラレルデータ出力（６４ｂ）である。
【００１８】
上記のように構成したので、
（１）１．５ｂ／ステージパイプラインＡ／Ｄ変換器６が、Ａ／Ｄ変換を、高速、低消費電力、小面積で行う特徴を有するので、これを８ビット、１チャネル／４画素で、１２８個並べる。概算では、これにより、５１２×５１２画素で、５０００ｆｒａｍｅ／ｓという極めて高速な撮像が行える。
【００１９】
（２）画像圧縮は、２次元離散コサイン変換器（ＤＣＴ）と量子化回路（Ｑｕａｎｔｉｚｅｒ）７により行う。その回路構成を検討した結果、このような列並列での処理の場合、ＤＡ（Ｄｉｓｔｒｉｂｕｔｅｄ  Ａｒｉｔｈｍｅｔｉｃ）を用いた４×４点の２次元ＤＣＴが最適であることが分かり、実際に、１２８チャネルの集積化が可能と考えられる。
【００２０】
次に、本発明の高速撮像デバイスの画素回路について説明する。
【００２１】
図１に示すような４×４画素からなる１つのピクセルブロック１Ａの回路を図２に示す。
【００２２】
通常のトランジスタを用いたＣＭＯＳ  ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）では、光電流による蓄積された電荷を電圧検出ノードに転送することによって電圧変換し、ノイズキャンセル動作を伴って読み出す。
【００２３】
図２では、垂直方向の各４画素は、１つの電圧検出ノードを共有する。これによって、垂直方向の読み出し信号線の寄生容量を約４分の１にすることができる。また、セグメントフレーム読み出しの際、２つまたは４つの信号電荷の和を取ることができる。すなわち、トランスファーゲートＴＸを開いて電圧検出ノードに電荷伝送を行う際、２つのトランスファーゲートを同時に開けば、２つの信号電荷の加算、４つを同時に開けば、４つの信号電荷の加算を行うことができる。
【００２４】
これによって、セグメントフレーム読み出し高速撮像に伴う信号量低下を抑えることができる。なお、同様な回路は、フォトゲートを用いた場合でも構成可能である。
【００２５】
図２において、Ｒ1 ，Ｒ2 はリセット信号、ＴＸ1 ，…，ＴＸ8 はトランスファーゲートの制御信号、ＳＥＬ1 ，ＳＥＬ2 は画素選択信号である。
【００２６】
セグメントフレーム読み出しの際、水平方向の信号加算は、信号をノイズ除去回路に読み出した後に行う。
【００２７】
また、水平方向信号加算機能を有するノイズ除去回路を図３に示す。セグメントフレーム読み出しを行わない通常の読出しモードにおけるノイズ除去回路のタイミングチャートを図４に示す。
【００２８】
図３における左側２つの入力に対する処理を考える。
【００２９】
まず、スイッチＳ1 を閉じてコンデンサＣ1 にリセットレベルをサンプルする。その後、スイッチＴ1 を閉じ、スイッチＳ1 を開き、信号レベルを入力に与えると、コンデンサＣ2 はノイズ除去動作により、雑音除去された信号成分がサンプルされる。なお、コンデンサＣ2 に信号レベルをサンプルする前に、スイッチＴ1 を少し早めに閉じて、クランプレベルをサンプルしておく。コンデンサＣ2 に与えられた信号を出力に読み出すために、アンプ１１を用いてそのマイナス入力と出力の間に、スイッチＵ1 ，Ｕ2 によりコンデンサＣ2 を順次接続する。この回路は一種のＳ／Ｈ回路の役割を果たす。なお、Ｖcom は共通信号レベルを示している。
【００３０】
アンプ１１の出力１２は直接パイプラインＡ／Ｄ変換器６（図１参照）に与えられる。このとき、図２に示す画素回路において、リセットレベルと信号レベルの出力を、右側２列と左側２列で交互に行う。これによって、ノイズ除去回路の出力において、信号出力を一定間隔で行うことができ、Ａ／Ｄ変換器６の稼働効率は１００％となる。
【００３１】
１／２にセグメントフレーム読み出しを行う際の水平方向の２つの信号加算はＨ2 ，Ｈ4 を用いて行う。右側２つの入力に対する処理を考える。スイッチＵ1 を閉じて、垂直信号線ＶＳＬ1 の信号成分がサンプルされた容量Ｃ2 をアンプ１１の入出力間に接続する。この時、同時にＶＳＬ2 の信号成分がサンプルされた容量を再びＶclamp に接続することによって、その電荷がアンプ１１の入出力間に接続された容量に転送されるため、２つの信号の加算を行うことができる。
【００３２】
同様に、１／４にセグメントフレーム読み出しを行う際は、Ｈ2 ，Ｈ3 ，Ｈ4 を用いて行う。このときは、左側のアンプ１１は使用せず、スイッチＡ4 を閉じて、電荷が右側のアンプ１１を使用した回路に転送されるように接続しておく。
【００３３】
この場合は、Ｕ1 を閉じると同時に、Ｈ2 ，Ｈ3 ，Ｈ4 を閉じることで、４つの信号の和を出力することができる。
【００３４】
本発明の概算では、これらにより５１２×５１２画素で５０００ｆｒａｍｅ／ｓと言う極めて高速な撮像が可能となる。
【００３５】
次に、本発明の特徴であるパイプラインＡ／Ｄ変換について、図５及び図６を参照しながら説明する。
【００３６】
図５は本発明の実施例を示すパイプラインＡ／Ｄ変換の説明図、図６はそのＡ／Ｄ変換のタイミングチャートである。
【００３７】
図５に示すように、パイプラインＡ／Ｄ変換器は、入力の値が正か負かを比較器２１で判断して、もし正であれば、入力を増幅器２２で２倍にした値から、スイッチ２４の切替えにより−ＶREF 側にして、加算器２３に加えて、ＶREF を引く。もし、負であれば、スイッチ２４の切替えによりＶREF 側にして、加算器２３に加えて、ＶREF を加算するという演算回路２０を、ビット数分縦続接続する。図では３ビッド分しか示されていないが、１段で１ビット分のＡ／Ｄ変換ができる。
【００３８】
式で示すと、以下のようになる。ｉ段目の演算は、
ＶOUT ＝２×ＶIN−ＶREF （ＶIN≧０）
または、ＶOUT ＝２×ＶIN＋ＶREF （ＶIN＜０）
Ｄi ＝１（ＶIN≧０）
または、  Ｄi ＝０（ＶIN＜０）
となる。
【００３９】
以下、パイプラインＡ／Ｄ変換を図６のタイミングチャートを参照しながら、説明する。
【００４０】
パイプラインＡ／Ｄ変換器は、制御クロックに同期して、クロック周期毎に毎回新しい入力信号が与えられる。つまり、タイミングチャートのＳ／Ｈ出力として示される波形のように、Ｌ1 ，Ｌ2 ，Ｌ3 ，Ｌ4 がクロック毎に与えられる。これらが与えられたとき、パイプラインＡ／Ｄ変換器の一段の回路の中で、アンプ（増幅倍率２倍）は、入力信号をサンプルし、２倍に増幅するという動作をし、図６に示すように、クロック周期毎に繰り返す。
【００４１】
このとき、パイプラインＡ／Ｄ変換器は、例えばＬ1 という入力データのＡ／Ｄ変換を、最上位ビットＤ0 から順番に求めていき、２番目のビットＤ1 は半周期遅れ、３番目のビットＤ2 は１周期遅れ、４番目のビットＤ3 は１．５周期遅れといたように求められ、８ビット目は３．５周期遅れで求められる。
【００４２】
このように、Ｌ1 という１つの入力データの変換に、３．５周期かかることになるが、次のデータＬ2 の変換は、Ｌ1 の変換開始後、１クロック後に始められるので、結局、１つのデータのＡ／Ｄ変換は、等価的に１クロックで行える計算になる。つまり、流れ作業のようにＡ／Ｄ変換ができることになる。これがパイプラインＡ／Ｄ変換器の特徴である。
【００４３】
重要な点は、このパイプラインＡ／Ｄ変換器の特徴を活かすために、イメージセンサからのデータを、１クロック毎にＡ／Ｄ変換器に受け渡せるように構成したことである。
【００４４】
このためには、図２において、Ｒ1 、ＴＸ1 ，ＴＸ3 ，ＴＸ5 ，ＴＸ7 ，ＳＥＬ1 を左２列、Ｒ2 、ＴＸ2 ，ＴＸ4 ，ＴＸ6 ，ＴＸ8 、ＳＥＬ2 を右２列に与え、図４のタイミングで示したように交互に与える。
【００４５】
通常のイメージセンサでは、このように２列ずつタイミングをずらした制御信号を与える方式は見受けられない。ＲもＴＸもＳＥＬも全て１行分共通の信号とする。このようにすると、リセットを行っている期間、信号は出力されないので、その間Ａ／Ｄ変換を休むことになり、２倍の時間がかかる。つまり、稼働率が５０％になる。このようにするとことでＡ／Ｄ変換器を常時動作させることができる。つまり、稼働率１００％になる。時間が半分、つまり速度が２倍になる。
【００４６】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００４７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、次のような効果を奏することができる。
【００４８】
（Ａ）従来よりも高速で、特にセグメントフレーム読み出しを行ったときに、感度の高い、高速撮像デバイスを得ることができる。
【００４９】
（Ｂ）８ビットパイプラインＡ／Ｄ変換器アレイにより、高速Ａ／Ｄ変換を行うことができる。
【００５０】
（Ｃ）４×４点２次元ＤＣＴアレイにより、高速・小面積での画像圧縮を行うことができる。
【００５１】
（Ｄ）垂直走査回路を右側と左側の両方に備え、画素選択を、２画素ずつ交互に行うことにより、Ａ／Ｄ変換器の稼働率を１００％にすることができる。
【００５２】
（Ｅ）画素回路での垂直方向の信号電荷加算、列ノイズ除去回路での水平方向電荷加算により、セグメントフレーム読み出し時の信号量の低下をなくすことができる。
【００５３】
（Ｆ）画素信号を水平、垂直方向ともに加算して出力することができる。
【００５４】
（Ｇ）画素信号の読み出しを、常にＡ／Ｄ変換で絶え間なくサンプルできるように画素選択を行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施例を示す高速撮像デバイス全体の構成図である。
【図２】  本発明の実施例を示す高速撮像デバイスの信号加算を垂直に行いながらセグメントフレーム読み出しを行うことができる画素回路を示す図である。
【図３】  本発明の実施例を示す高速撮像デバイスの信号加算を水平方向に行いながらセグメントフレーム読み出しを行うことができる読み出し回路を示す図である。
【図４】  本発明の実施例を示すセグメントフレーム読み出しを行わない通常の読出しモードにおけるノイズ除去回路のタイミングチャートである。
【図５】  本発明の実施例を示すパイプラインＡ／Ｄ変換の説明図である。
【図６】  図５のＡ／Ｄ変換のタイミングチャートである。
【符号の説明】
１    ５１２×５１２画素（ピクセル）
１Ａ    ４×４ピクセルブロック
２    左側垂直走査回路
３    右側垂直走査回路
４    ノイズ除去回路
５    Ｓ／Ｈ増幅器
６    ８ビット（１．５ｂ／ステージ）パイプラインＡ／Ｄ変換器
７    ４×４点２次元離散コサイン変換器（２−Ｄ  ＤＣＴ）＆量子化回路（Ｑｕａｎｔｉｚｅｒ）
８    エントロピ符号化器
９    パラレルデータ出力（６４ｂ）
１１    アンプ
１２    出力
２０    演算回路
２１    比較器
２２    増幅器
２３    加算器
２４    スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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