(57)【特許請求の範囲】
【請求項１】
物理層に接続されている非同期転送モード層側のインタフェース装置であって、
前記物理層からの受信情報を格納するためのメモリ手段と、
前記物理層の現在のデータ蓄積情報に応じて前記物理層への情報送信依頼情報と前記メモリ手段への情報格納を制御するためのライトイネーブルとを生成するイネーブル生成手段と、
前記データ蓄積情報および所定の選択信号に基づいて複数のインタフェース方式のいずれかを選択するとともに、選択されたインタフェース方式に応じて前記ライトイネーブルの有効タイミングを変更させるインタフェース方式選択手段とを有することを特徴とするインタフェース装置。
【請求項２】
前記インタフェース方式選択手段は、前記イネーブル生成手段で生成されたライトイネーブルと物理層より取得した前記データ蓄積情報との論理条件を判定することでインタフェース方式の選択可能状態を形成するように構成されていることを特徴とする請求項１記載のインタフェース装置。
【請求項３】
前記複数のインタフェース方式が、ＵＴＯＰＩＡ  ＬＥＶＥＬ１方式とＵＴＯＰＩＡ  ＬＥＶＥＬ２方式であることを特徴とする、請求項１または２記載のインタフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、物理層と非同期転送モード（ＡＴＭ）層との間のインタフェース装置に係り、特に、ＡＴＭフォーラムで規定されているインタフェース方式であるＵＴＯＰＩＡ  ＬＥＶＥＬ１方式とＵＴＯＰＩＡ  ＬＥＶＥＬ２方式のどちらにも対応可能なインタフェース装置に関する。
【０００２】
【従来の技術】
ＡＴＭフォーラムで規定されているインタフェース方式には、ＵＴＯＰＩＡ  ＬＥＶＥＬ１方式とＵＴＯＰＩＡ  ＬＥＶＥＬ２方式のほか、特開平７−３０７７３８号公報に記載された方式がある。
【０００３】
後者（公報記載）の方式は、図５に示すように、ＡＴＭ伝送路１００に結合されて、受信データに対して物理レイヤの処理を実行する物理レイヤ受信ブロック（ＰＨＹ）１０−Ｒ１と、この受信ブロック１０−Ｒ１にバス配線２００を介して接続され、受信ブロック１０−Ｒ１から与えられたデータに対してＡＴＭレイアの処理を実行するＡＴＭレイア処理ブロック２と、ＡＴＭレイア処理ブロック２からのデータに対してＡＡＬレイアの処理を実行する上位レイア処理ブロック３を有している。上位レイア処理ブロック３は、ユーザデータバス１１０を介して端末（ＥＷＳ）５に接続される。
【０００４】
ＡＴＭレイア処理ブロック２は、それぞれに異なるアプリケーションが割り当てられる複数のＡＴＭレイヤ受信ブロック２０−Ｒ１，２１−Ｒ１，２２−Ｒ１が設けられる。これらの複数のＡＴＭレイア受信ブロック２０−Ｒ１〜２２−Ｒ１は、自己が割り当てられたアプリケーションが利用するデータが与えられたときのみ物理レイア受信ブロック１０−Ｒ１からのデータを取り込んで、所定のＡＴＭレイア処理を実行する。処理後のデータは、上位レイア処理ブロック３を構成する上位レイア処理機能ブロック３０−Ｒ，３１−Ｒ，３２−Ｒへ送出される。符号３００〜３０２は、バス配線である。
【０００５】
次に、ＵＴＯＰＩＡ  ＬＥＶＥＬ１方式を図６および図７を参照して説明する。図６は全体構成図、図７はイネーブル生成ブロックの内部回路図である。図中（Ｏ）はＯｕｔｐｕｔ、つまりＰＨＹ層からＡＴＭ層への出力、（Ｉ）はＩｎｐｕｔ、つまりＡＴＭ層からＰＨＹ層への入力を表す。以下、同様の表現を用いる。
【０００６】
イネーブル生成ブロック１１では、ＰＨＹ層からデータ蓄積情報Ｒｘ  ＥＭＰＴＹ、外部からＲｘ  ＣＬＫを入力して受信イネーブルＲｘ  ＥＮＢを生成し、これをＰＨＹ層へ送出する。ＰＨＹ層では、この受信イネーブルＲｘ  ＥＮＢにより、受信情報Ｒｘ  ＳＯＣ，Ｒｘ  ＤＡＴＡの読み出し／停止を行うことができるようになっている。
【０００７】
イネーブル生成ブロック１１は、また、受信情報Ｒｘ  ＳＯＣ，Ｒｘ  ＤＡＴＡをメモリブロック１３に書き込むための内部制御信号ライトイネーブルＷＥＮＢ▲１▼を生成し、これをメモリブロック１３およびライトアドレスカウンタブロック１２に送出する。ライトアドレスカウンタブロック１２では、ＰＨＹ層から送られた受信情報Ｒｘ  ＳＯＣ，Ｒｘ  ＤＡＴＡをメモリブロック１３に書き込むために、カウンタを使用してメモリライトアドレス▲３▼を生成する。このメモリライトアドレス▲３▼のカウントアップ／ストップは、イネーブル生成ブロック１１から受信したライトイネーブルＷＥＮＢ▲１▼で行う。
【０００８】
メモリブロック１３では、受信情報Ｒｘ  ＳＯＣ，Ｒｘ  ＤＡＴＡをメモリに書き込む。書き込みの際のイネーブル／ディセーブルは、イネーブル生成ブロック１１から受信したライトイネーブルＷＥＮＢ▲１▼で制御する。
【０００９】
上述のＵＴＯＰＩＡ  ＬＥＶＥＬ１方式では、図８のタイムチャートに示すように、ＰＨＹ層からの受信情報Ｒｘ  ＳＯＣ，Ｒｘ  ＤＡＴＡは、データ蓄積情報Ｒｘ  ＥＭＰＴＹによってデータの有効／無効が示されている。つまり、データ蓄積情報Ｒｘ  ＥＭＰＴＹが“Ｈ”の部分がデータ有効、“Ｌ”の部分がデータ無効を示している。また、受信イネーブルＲｘ  ＥＮＢがディセーブル→イネーブル（Ｈ→Ｌ）になったときは、１クロック後のデータから有効データとして受け取るようになっている。図８の例では、図示斜線部分が無効データであり、ＡＴＭ層では受信情報を無視することになっている。
【００１０】
次に、ＵＴＯＰＩＡ  ＬＥＶＥＬ２方式について図９および図１０を参照して説明する。図９は全体構成図、図１０はイネーブル生成ブロックの内部回路図である。
イネーブル生成ブロック２１では、ＡＴＭ層に接続させるＰＨＹ層のアドレスＲｘ  ＡＤＤを変化させ、各ＰＨＹ層のデータ蓄積情報Ｒｘ  ＣＬＡＶを監視する。接続しているＰＨＹ層にデータが蓄積されている場合、データ蓄積情報ＲｘＣＬＡＶをもとに受信イネーブルＲｘ  ＥＮＢを生成し、これをＰＨＹ層へ送出する。また、ライトイネーブルＷＥＮＢ▲１▼を生成してライトアドレスカウンタブロック２２およびメモリブロック２３へ送出する。ライトアドレスカウンタブロック２２では、ＰＨＹ層からの受信情報Ｒｘ  ＳＯＣ，Ｒｘ  ＤＡＴＡをメモリブロック２３に書き込ませるため、ライトアドレス▲３▼を生成する。このライトアドレス▲３▼のカウンタアップ／ストップは、イネーブル生成ブロック２１から受信したライトネーブルＷＥＮＢ▲１▼で行う。
【００１１】
メモリブロック２３では、ＰＨＹ層からの受信情報Ｒｘ  ＤＡＴＡ，Ｒｘ  ＳＯＣをメモリに書き込む。書き込む際のイネーブル／ディセーブルは、イネーブル生成ブロック２１から受信したライトイネーブルＷＥＮＢ▲１▼で制御する。
【００１２】
このＬＥＶＥＬ２方式では、図１１に示すように、各ＰＨＹ層のアドレスＲｘＡＤＤを変化させて、接続しているＰＨＹ層（図９の例ではＰＨＹ層Ａ、ＰＨＹ層Ｂ）のデータ蓄積情報Ｒｘ  ＣＬＡＶを監視する。データ蓄積情報Ｒｘ  ＣＬＡＶが“Ｌ”のときは、ＰＨＹ層からの送出セル（蓄積データ）なし、“Ｈ”のときは送出セルありとして、その状態をラッチする。
選択したＰＨＹ層より送出セルなしの状態を受信すると、現在読み出しているセルを全て受け取った後、受信イネーブルＲｘ  ＥＮＢをイネーブル→ディセーブル（Ｌ→Ｈ）とし、データ受け取りを中止する。
【００１３】
その後、送出セルがあるＰＨＹ層を見付けると、そのＰＨＹ層に対してアドレスＲｘ  ＡＤＤを出力中に受信イネーブルＲｘ  ＥＮＢをディセーブル→イネーブル（Ｈ→Ｌ）（ＰＨＹ層のセレクション）とし、該当アドレスのＰＨＹ層よりデータ受け取りを開始する。
【００１４】
図１１において、受信イネーブルＲｘ  ＥＮＢが“Ｈ”のとき、受信情報ＲｘＤＡＴＡを図示矢印の部分でデータ無効とする。ＰＨＹ層からは、受信イネーブルＲｘ  ＥＮＢがＨ→Ｌとなって、１クロック後のデータから有効データとして受け取るようになっている。
【００１５】
【発明が解決しようとする課題】
上述のＬＥＶＥＬ１方式，ＬＥＶＥＬ２方式では、データ蓄積情報Ｒｘ  ＥＭＰＴＹ，Ｒｘ  ＣＬＡＶによる受信イネーブルＲｘ  ＥＮＢの生成の定義がそれぞれ異なる。そのため、ＬＥＶＥＬ１方式とＬＥＶＥＬ２方式とで、それぞれ別々のインタフェース回路を持たなければならないという問題があった。
特開平７−３０７７３８号公報の技術では、ＰＨＹ層とＡＴＭ層間のインタフェースの効率化のためのプロトコル処理については記載されているが、具体的なインタフェース方式（回路）のあり方については触れられていない。
【００１６】
そこで本発明は、複数のインタフェース方式による回路の共有化を図ることができるインタフェース装置を提供することを課題とする。
【００１７】
【課題を解決するための手段】
上記課題を解決する本発明のインタフェース装置は、物理層に接続されている非同期転送モード層側のインタフェース装置であって、前記物理層からの受信情報を格納するためのメモリ手段と、前記物理層の現在のデータ蓄積情報に応じて前記物理層への情報送信依頼情報と前記メモリ手段への情報格納を制御するためのライトイネーブルとを生成するイネーブル生成手段と、前記データ蓄積情報および所定の選択信号に基づいて複数のインタフェース方式のいずれかを選択するとともに、選択されたインタフェース方式に応じて前記ライトイネーブルの有効タイミングを変更させるインタフェース方式選択手段とを有するものである。
【００１８】
前記インタフェース方式選択手段は、具体的は、前記イネーブル生成手段で生成されたライトイネーブルと物理層より取得した前記データ蓄積情報との論理条件を判定することでインタフェース方式の選択可能状態を形成するように構成されており、この状態で選択信号が入力されることにより、目的のインタフェース方式を容易に実現できるようにしている。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明の実施の一形態を示すブロック構成図であり、ＵＴＯＰＩＡ  ＬＥＶＥＬ１方式とＬＥＶＥＬ２方式とを選択できるようしたインタフェース装置の例を示したものである。
【００２０】
図１において、ＡＴＭ層３０は、イネーブル生成（ＷＥＮＢ  ＧＥＮ）ブロック３１、選択（ＳＥＬ）ブロック３２、ライトアドレスカウンタ（ＷＡＤＤ  ＧＥＮ）ブロック３３、およびメモリブロック３４から構成される。
【００２１】
イネーブル生成ブロック３１は、その詳細が図２に示されているように、２つのフリップフロップ（ＦＦ）３１ａ，３１ｂを有し、ＰＨＹ層４０からのデータ蓄積情報Ｒｘ  ＥＭＰＴＹ，Ｒｘ  ＣＬＡＶとクロックＲｘ  ＣＬＫをＦＦ３１ａ，３１ｂに入力して、受信イネーブルＲｘ  ＥＮＢと選択前のライトイネーブルＷＥＮＢ▲１▼とを生成する。生成された受信イネーブルＲｘ  ＥＮＢは、ＰＨＹ層４０に送出され、ライトイネーブルＷＥＮＢ▲１▼は、選択ブロック３２に送出される。
【００２２】
選択ブロック３２は、その詳細が図３に示されているように、選択部３２ａ，否定回路３２ｂおよび論理和回路３２ｃを含んで構成される。選択部３２ａには、選択前のライトイネーブルＷＥＮＢ▲１▼と、このライトイネーブルＷＥＮＢ▲１▼とデータ蓄積情報Ｒｘ  ＥＭＰＴＹ（Ｒｘ  ＣＬＡＶ）の論理条件（否定回路３２ｂおよび論理和回路３２ｃの論理条件）の判定結果が入力されており、ＬＥＶＥＬ１／２方式の選択可能状態が形成されている。この状態でＬＥＶＥＬ選択信号▲４▼が外部から与えられると、ＬＥＶＥＬ１方式，ＬＥＶＥＬ２方式のいずれかが選択される。これにより、選択されたインタフェース方式に応じた内容のライトイネーブルＷＥＮＢ▲２▼が生成されてライトアドレスカウンタブロック３３およびメモリブロック３４に送出される。
【００２３】
ライトアドレスカウンタブロック３３では、受信情報Ｒｘ  ＤＡＴＡ，Ｒｘ  ＳＯＣをメモリブロック３４に書き込むため、カウンタブロック３３を使用してライトアドレス▲３▼（図１参照）を生成する。このライトアドレス▲３▼のカウントアップ／ストップは、選択ブロック３２から受信した選択後のライトイネーブルＷＥＮＢ▲２▼で行う。
【００２４】
メモリブロック３４では、ＰＨＹ層４０から入力したＲｘ  ＤＡＴＡ，Ｒｘ  ＳＯＣをメモリに書き込む。書き込みの際のイネーブル／ディセーブルは、選択ブロック３２から受信した選択後のライトイネーブル▲２▼で制御する。
【００２５】
次に、本実施形態のインタフェース装置の動作を図４の入出力タイムチャートを用いて説明する。
通常、ＬＥＶＥＬ２方式によるデータ蓄積情報Ｒｘ  ＣＬＡＶが“Ｌ”のとき、つまり次に送出するセルがなくなったとき、現在読み出しているセルのすべてを受け取った後、受信イネーブルＲｘ  ＥＮＢがディセーブルになる。しかし、ＬＥＶＥＬ２方式によるインタフェース回路では、ＬＥＶＥＬ１のＰＨＹ層４０に接続できるようにするため、アドレスＲｘ  ＡＤＤを固定し、１：１接続にする。ＬＥＶＥＬ２方式のインタフェース回路では、また、データ蓄積情報Ｒｘ  ＥＭＰＴＹが“Ｌ”のときは、送出するデータがなくなったときと同様の処理（次に送出する１セル分のデータが蓄積されるまで、現在読み出しているセルの送出を停止）を行う。このとき、ライトアドレス▲３▼のカウントアップおよびメモリブロック３４へのデータ書き込みを停止する。
【００２６】
図４において、「ＬＥＶＥＬ１／２」は、ＬＥＶＥＬ１方式のときに“Ｌ”、ＬＥＶＥＬ２方式のときに“Ｈ”である。また、ＬＥＶＥＬ１方式を選択している場合、データ蓄積情報Ｒｘ  ＥＭＰＴＹが“Ｌ”のときにデータ無効、データ蓄積情報Ｒｘ  ＥＮＢが“Ｈ”のときにデータ無効になる。ＬＥＶＥＬ２方式を選択している場合は、データ蓄積情報Ｒｘ  ＣＬＡＶが“Ｌ”のときにデータ無効、データ蓄積情報Ｒｘ  ＥＮＢが“Ｈ”のときにデータ無効になる。データ無効は図中斜線部分である。
【００２７】
このようにすれば、従来のイネーブル生成ブロックの一部変更および選択ブロックの追加を行うだけで、ＬＥＶＥＬ１方式とＬＥＶＥＬ２方式とで回路を共用できるようになる。
【００２８】
なお、本発明は、ＵＴＯＰＩＡ  ＬＥＶＥＬ１方式とＬＥＶＥＬ２方式のほか、他の複数のインタフェース方式の選択にも応用可能なものである。
【００２９】
【発明の効果】
以上の説明から明らかなように、本発明のインタフェース装置によれば、複数のインタフェース方式による回路の共有化を図ることが可能になり、装置構成が簡略化されるという特有の効果がある。
【図面の簡単な説明】
【図１】本発明のインタフェース装置の実施の形態を示すブロック構成図。
【図２】本実施形態によるイネーブル生成ブロックの内部回路図。
【図３】本実施形態による選択ブロックの内部回路図。
【図４】本実施形態のインタフェース装置の動作内容を示す入出力タイムチャート。
【図５】従来のインタフェース装置のブロック構成図。
【図６】ＬＥＶＥＬ１方式を実現するためのブロック構成図。
【図７】イネーブル生成ブロックの内部回路図。
【図８】ＬＥＶＥＬ１方式による入出力タイムチャート。
【図９】ＬＥＶＥＬ２方式を実現するためのブロック構成図。
【図１０】イネーブル生成ブロックの内部回路図。
【図１１】ＬＥＶＥＬ２方式による入出力タイムチャート。
【符号の説明】
３０  ＡＴＭ層
３１  イネーブル生成ブロック
３２  選択ブロック
３３  ライトアドレスカウンタブロック
３４  メモリブロック
４０  ＰＨＹ層
【図１】
0003921296.tif 000002
【図２】
0003921296.tif 000003
【図３】
0003921296.tif 000004
【図４】
0003921296.tif 000005
【図５】
0003921296.tif 000006
【図６】
0003921296.tif 000007
【図７】
0003921296.tif 000008
【図８】
0003921296.tif 000009
【図９】
0003921296.tif 000010
【図１０】
0003921296.tif 000011
【図１１】
0003921296.tif 000012