(57)【特許請求の範囲】
【請求項１】
多数のメモリセルを有して各メモリセルにデータを記憶するメモリ部と、
アドレス信号に応じて前記メモリセルの一つを選択するデコーダ部と、
前記デコーダ部によって指定された前記メモリセルに記憶されたデータを判定基準電圧に基づいて判別し、増幅して読み出すセンスアンプ部とを備え、
前記センスアンプ部はテスト信号に応じて判定基準電圧を変更可能な判定基準電圧変更手段を備えると共に、インバータ回路を備え、前記インバータ回路を構成するPMOSトランジスタ又はNMOSトランジスタのいずれか一方の駆動能力を変更する第一のテスト信号入力端子と第二のテスト信号入力端子とを有し、
前記インバータ回路は電源電位と基準電位間に直列接続された第一のPMOSトランジスタ及び第一のNMOSトランジスタとを有し、
前記第一のPMOSトランジスタと前記第一のNMOSトランジスタのゲート端子は共通接続されて前記メモリ部に記憶されたデータが入力され、
前記第一のPMOSトランジスタと前記第一のNMOSトランジスタのドレイン端子は共通接続され前記データを増幅して出力し、
前記判定基準電圧変更手段は、
前記第一のPMOSトランジスタ及び前記第一のNMOSトランジスタのそれぞれと並列に接続された第二のPMOSトランジスタ及び第二のNMOSトランジスタとを有し、
前記テスト信号の状態に応じて前記第二のPMOSトランジスタ若しくは前記第二のNMOSトランジスタと、前記第一のPMOSトランジスタ若しくは前記第一のNMOSトランジスタと協同して動作させるかどうかを切り替える切替機構部を有する半導体集積回路装置において
前記切替機構部は、前記第二のPMOSトランジスタのゲート端子と電源ラインの間に接続された第三のPMOSトランジスタと、
前記第二のNMOSトランジスタのゲート端子と基準電位との間に接続された第三のNMOSトランジスタと、
前記第一のPMOSトランジスタのゲート端子と前記第二のPMOSトランジスタのゲート端子間に接続された第四のNMOSトランジスタと、
前記第一のNMOSトランジスタのゲート端子と前記第二のNMOSトランジスタのゲート端子間に接続された第四のPMOSトランジスタとを有し、
前記第三のPMOSトランジスタのゲート端子と前記第四のPMOSトランジスタのゲート端子は前記第一のテスト信号端子に接続され、
前記第三のNMOSトランジスタのゲート端子と前記第四のNMOSトランジスタのゲート端子は前記第二のテスト信号端子に接続されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関し、詳しくは内部に設けられたメモリ部のテストを容易に行えるようにした半導体集積回路装置の構成に関する。
【０００２】
【従来の技術】
図４は、データをデジタル値として記憶する半導体メモリ装置の一般的な構成例を示している。そして、半導体メモリ装置１０ａは、多数のメモリセルがアレイ状に配置されたメモリ部３と、メモリ部３内の所定のメモリセルを指定するためのアドレス信号を外部から内部回路に入力するための入力端子ＩＮ及び入力部１と、入力されたアドレス信号に応じて所定のメモリセルを指定するアドレスデコーダ部２と、アドレスデコーダ部２で指定されたメモリセルのデータを増幅して読み出すセンスアンプ部６と、センスアンプ部６の出力を他の半導体集積回路装置に出力するための出力部５及びデータ出力端子ＯＵＴとから構成されている。
【０００３】
尚、メモリ部はＥＥＰＲＯＭやＦＬＡＳＨやＦＲＡＭと言われるような不揮発性のメモリセルにより構成されており、長時間を経過したときや静電気等のノイズが印加されたときには、記憶しているデータの容量値が変化することにより記憶データの電圧値が変化する。
【０００４】
センスアンプ部６に複数形成されるセンスアンプ回路及びその使用例を図５に示す。センスアンプ回路６ａは、相互にその入力と出力が接続されたインバータ回路１１ａ及び１２ａと、インバータ回路１１ａ及び１２ａの電源側トランジスタと電源電圧（Ｖｄｄ）との間に直列に共通接続されたＰチャネル型のＭＯＳトランジスタ（以下「ＰＭＯＳ」と称す）１３と、インバータ回路１１ａ及び１２ａの基準電位側トランジスタと基準電位（ＧＮＤ）との間に直列に共通接続されたＮチャネル型のＭＯＳトランジスタ（以下「ＮＭＯＳ」と称す）１４とから構成されている。
【０００５】
そして、インバータ回路１１ａの入力には一般的な構成のメモリセル３ａの出力からつながる配線Ｄ（以下「データ線Ｄ」と称す）が接続され、インバータ回路１２ａの入力にはメモリセル３ａの出力からつながる配線ＤＢ（以下「データ線ＤＢ」と称す）が接続されている。データ線Ｄとデータ線ＤＢには反転されたデータが出力されるようになっている。更に、アドレスデコーダ２から、ＰＭＯＳ１３のゲートに選択信号線ＳＥＢが接続され、ＮＭＯＳ１４のゲートに選択信号線ＳＥＢの反転信号である選択信号線ＳＥが接続され、メモリセル３ａに所定のメモリセルを選択するためのワード線ＷＬが接続されている。選択信号線ＳＥＢ及びＳＥは図示しない他の多数のセンスアンプ回路のトランジスタに接続されているとともに、データ線Ｄ及びＤＢとワード線ＷＬは図示しない他の多数のメモリセルに接続されている。
【０００６】
図６（ａ）に基づいてメモリセル３ａに記憶されたデータの読み出し動作について説明する。尚、以下の説明では、選択信号線ＳＥＢの状態は選択信号線ＳＥを反転したもので、ＰＭＯＳ１３はＮＭＯＳ１４と同様なタイミングで導通及び非導通状態になるものとして、選択信号線ＳＥＢ及びＰＭＯＳ１３についての説明を省略している。また、実線で示すデータ線Ｄ及び点線で示すデータ線ＤＢの読み出し直前の電圧レベルは、放電等によりインバータ回路１１ａ及び１２ａの入力スレッショルド電圧（Ｖｔｈ）付近の値になっているとともに、データ線Ｄの方がデータ線ＤＢよりもΔＶ（Ｖ）だけ高い場合を示している。
【０００７】
図６（ａ）において、横軸は時間（ｎｓ）を示し、縦軸は電圧（Ｖ）を示している。時間ｔ０までは、選択信号線ＳＥの信号が低（ＧＮＤ）レベルでＮＭＯＳ１４が遮断状態なので、センスアンプ４ａは増幅動作を行なっていない。時間ｔ０乃至ｔ１の間の数ｎｓ乃至数１０ｎｓの間に、選択信号線ＳＥの電圧レベルが徐々に高（Ｖｄｄ）レベルになってＮＭＯＳ１４が徐々に導通状態になることにより、センスアンプ４ａが増幅動作を行うようになる。これにより、データ線Ｄとデータ線ＤＢとの信号の電圧レベル差ΔＶが２０ｍＶ程もあればこの電圧差をセンスアンプ４ａで増幅することにより、ｔ０以前により高い電圧のデータ線ＤがＶｄｄまで高められるとともに、より低い電圧の配線ＤＢがＧＮＤまで低められている。
【０００８】
尚、時間ｔ０とｔ１の間では、センスアンプ回路６ａが動作することによって各インバータ回路のＮＭＯＳがＰＭＯＳよりも高速動作するために、データ線Ｄ及びＤＢの電圧がともに一時的に低下している。この時、各データ線の電圧は入力スレッショルド電圧Ｖｔｈを下回っているが、入力スレッショルド電圧Ｖｔｈにより近い電圧の方が高レベルとして判断されやすくなるので、上述のような動作になっている。
【０００９】
【発明が解決しようとする課題】
しかしながら、インバータ回路１１ａや１２ａの入力スレッショルド電圧Ｖｔｈが半導体集積回路装置内でばらついていると、電源電圧や温度等の条件が変わることにより、図６（ｂ）に示すような動作を呈してしまうことがあった。即ち、入力スレッショルド電圧Ｖｔｈよりも電圧が高く高レベルと判断されるはずのデータ線Ｄが低レベルに増幅され、入力スレッショルド電圧Ｖｔｈよりも電圧が低く低レベルと判断されるはずのデータ線ＤＢが高レベルに増幅されてしまうデータの誤判定を生じることがあった。
【００１０】
従来、半導体集積回路装置の出荷前の検査（以下「テスト」と称する）で、このような問題を生じるメモリセルがないかことを確認するためには、電源電圧や温度等の条件を実際の状態にしてそれぞれテストを行い、問題の有無を確認しなければならなかった。従って、テストの時間及びこれに伴う費用が大幅に増大するようになり、製品単価が上がる原因にもなっていた。
【００１１】
そこで本発明はこれらの問題を解決し、電源電圧や温度等の条件をそれぞれ設定する実際のテストを行わないでも、データが誤判定されてしまうという問題の有無を容易に確認できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】
上述の問題を解決するために、本発明の半導体集積回路装置は、多数のメモリセルを有して各メモリセルにデータを記憶するメモリ部（３）と、アドレス信号に応じてメモリセルの一つを選択するデコーダ部（２）と、指定されたメモリセルに記憶されたデータを増幅して読み出すセンスアンプ部（４）と、を有する半導体集積回路装置において、センスアンプ部にデータの判定電圧の設定を変更する判定電圧変更手段を設け、テスト動作時に、テスト信号に応じて判定電圧変更手段を作動させることにより通常動作時よりも判定マージンが少なくなるように変更することを特徴とする。
【００１３】
本発明のような構成をとることにより、テスト動作時に、センスアンプ部によるデータの判定基準電圧の設定を通常動作時よりも判定マージンが少なくできるようになるので、電源電圧変動や温度変化に応じた判定を通常のテスト状態で行えるようになる。
【００１４】
【実施の形態】
以下、本発明の実施形態を図１乃至図３を参照しながら詳細に説明する。尚、本明細書では全図面を通して同一または同様の回路要素には同一の符号を付して説明を簡略化するようにしている。
【００１５】
図１は、本発明の半導体集積回路装置としての半導体メモリ装置１０の構成を示し、センスアンプ部４を用いるとともにセンスアンプ部４に対してテスト信号ＴＥが入力されている点が従来のものと異なる。
【００１６】
図２は、図１のセンスアンプ部４に複数用いられるセンスアンプ回路の具体例を示している。センスアンプ回路４ａは、インバータ回路１１及び１２を用いている点で従来のセンスアンプ回路６ａと異なる。インバータ回路１１及び１２にはテスト信号線ＴＥが接続され、テスト信号線ＴＥの状態に応じて各インバータ回路の入力スレッショルド電圧Ｖｔｈを変更できるスレッショルド電圧を変更可能なインバータ回路として構成されている。
【００１７】
図３は、インバータ回路１１の具体的な回路例を示し、電源電圧側のａ点と基準電位側のｂ点との間に直列接続されたＰＭＯＳ２１及びＮＭＯＳ２２と、ソース及びドレインがＰＭＯＳ２１及びＮＭＯＳ２２とそれぞれ共通に接続されたＰＭＯＳ２３及びＮＭＯＳ２４と、ＰＭＯＳ２３のゲートと電源電圧との間に接続されたＰＭＯＳ２５と、ＮＭＯＳ２４のゲートと基準電位との間に接続されたＮＭＯＳ２６と、ＰＭＯＳ２１とＰＭＯＳ２３のゲート間に接続されたＮＭＯＳ２６と、ＮＭＯＳ２２とＮＭＯＳ２４のゲート間に接続されたＰＭＯＳ２８とから構成されている。そして、ＰＭＯＳ２１とＮＭＯＳ２２のゲートは共通接続されて信号入力ＩＮに接続され、ＰＭＯＳ２１とＮＭＯＳ２２のドレインは共通接続されて信号出力ＯＵＴに接続され、ＰＭＯＳ２５及び２６のゲートはテスト信号線ＴＥ１に接続され、ＮＭＯＳ２７及び２８のゲートはテスト信号線ＴＥ２に接続されている。
【００１８】
このような構成により、テスト信号線ＴＥ１を高レベルにすれば、ＰＭＯＳ２５が非導通になるとともにＮＭＯＳ２６が導通するので、ＰＭＯＳ２３も信号入力ＩＮにより駆動されるようになり、インバータ回路１１の入力スレッショルド電圧をより高くすることができる。また、テスト信号線ＴＥ２を低レベルにすれば、ＮＭＯＳ２７が非導通になるとともにＰＭＯＳ２８が導通するので、ＮＭＯＳ２４も信号入力ＩＮにより駆動されるようになり、インバータ回路１１の入力スレッショルド電圧をより低くすることができる。
【００１９】
従って、テスト時に、インバータ回路１１の入力スレッショルド電圧Ｖｔｈをより高くなるように設定するとともにインバータ回路１２の入力スレッショルド電圧Ｖｔｈをより低くなるように設定すれば、通常時に比べてデータ線Ｄの電圧がデータ線ＤＢの電圧よりも更に高くなっていないとデータを誤判別してしまうことになるので、電圧変動や温度変化に対する判定マージンを簡単に確認できるようになる。尚、入力スレッショルド電圧を変更するのは、インバータ回路１１またはインバータ回路１２の一方のみでも構わない。
【００２０】
このようにして、電圧変動や温度変化に伴うマージン設定をテスト信号線ＴＥ１及びＴＥ２の設定により簡単に実現できるようになり、実際の環境で測定をすることなくテストできるようになるので、テスト時間を大幅に短縮してテストに要する費用を削減できるようになる。
【００２１】
尚、本発明は上述の実施形態に限定されるものではなく、メモリ部を有する１チップマイクロコンピュータやゲートアレイ等の半導体集積回路装置にも適用できる。また、テスト入力を個別に設けないで、他の端子を利用してテスト状態に設定するようにしても構わない。更に、ＮＭＯＳ２６及びＰＭＯＳ２８をアナログスイッチ構成にしたり、テスト信号入力ＴＥ１及びＴＥ２の一方のみを用いるようにしたり、複数の入力スレッショルド電圧を設定できるようにしても良いのは言うまでもない。更に、メモリ部は、前述のような不揮発性のメモリの他、時間とともにデータの電圧レベルが変動するＤＲＡＭにも応用できる。
【００２２】
【発明の効果】
以上のように、本発明の構成をとることにより、テスト動作時に、センスアンプ部のデータの判定基準電圧の設定を通常動作時よりも判定マージンを少なくできるようになるので、電源電圧変動や温度変化に応じた判定を通常のテスト条件で行うことによりデータが誤判定されてしまうという問題の有無を容易にテストできるようになる。従って、テストの時間及びこれに伴う費用を大幅に低減できるようになるという効果があるとともに、半導体集積回路装置の製品単価を容易に低減できるようになるという効果がある。
【図面の簡単な説明】
【図１】  本発明の実施形態である半導体メモリ装置を示す構成図、
【図２】  センスアンプ回路の具体例を示す構成図、
【図３】  スレッショルド可変可能なインバータ回路の具体例を示す回路図、
【図４】  半導体メモリ装置の一般例を示す構成図、
【図５】  従来のセンスアンプ回路を示す説明図、
【図６】  従来のセンスアンプ回路の動作タイミングを示す説明図である。
【符号の説明】
１０        ：半導体メモリ装置
２          ：アドレスデコーダ部
３          ：メモリ部
４、４ａ    ：センスアンプ部
１１、１２  ：（スレッショルド可変）インバータ回路
１３        ：ＰＭＯＳ（トランジスタ）
１４        ：ＮＭＯＳ（トランジスタ）
Ｄ，ＤＢ    ：データ信号
ＳＥ，ＳＥＢ：選択信号
ＴＥ        ：テスト信号（テスト入力）
ＩＮ        ：アドレス入力
ＯＵＴ      ：データ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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