(57)【特許請求の範囲】
【請求項１】
少なくとも一個の基板を具えている液晶表示装置を製造する方法であって、該方法においては集積回路が基板の表面上に配置され、該集積回路が、該集積回路の配置中に前記表面上の相互接続線と接触させられる複数の外部接続線を有する液晶表示装置を製造する方法において、
集積回路の配置の後に前記集積回路を試験モードにし、当該集積回路により個別の第一相互接続線に試験信号を発生させ、該試験信号は、前記液晶表示装置の液晶素子を含んだ個別のルートを追従して、この個別のルートにより生じるＲＣ遅延を含む遅延の後に個別の第二相互接続線において受け取られ、この受け取られた信号の前記遅延を、予め決められた遅延と比較することを特徴とする液晶表示装置を製造する方法。
【請求項２】
請求項１記載の方法において、
前記液晶表示装置が別の基板を具え、該基板が電気光学媒体を包囲し、前記集積回路が外部出力接続線を有する駆動器集積回路であり、該集積回路は前記表面のうちの一方の外側縁上に置かれ、試験モードにおいて試験信号は個別の第一出力端子において発生され個別の第二出力端子において受け取られることを特徴とする液晶表示装置を製造する方法。
【請求項３】
請求項１記載の方法において、
試験モードにおいて前記駆動器集積回路が波形信号を発生する液晶表示装置を製造する方法。
【請求項４】
請求項２記載の方法において、
第一出力端子が列導体へ接続され且つ第二出力端子が行導体へ接続される液晶表示装置を製造する方法。
【請求項５】
請求項２記載の方法において、
第一出力端子が行導体へ接続され且つ第二出力端子が列導体へ接続される液晶表示装置を製造する方法。
【請求項６】
請求項４又は５記載の方法であつて、
行及び列導体がそれらの交差部分と隣接する画素を定義する液晶表示装置を製造する方法。
【発明の詳細な説明】
本発明は少なくとも一個の基板を具えている液晶表示装置を製造する方法に関するものであり、その方法においては集積回路（ＩＣ）が基板の表面上に配置され、その集積回路は、その集積回路の配置中に前記表面上の相互接続線との接触をもたらされる複数の外部接続線を有している。この方法は特に液晶表示装置のような光電装置に応用される。
現在使用されている液晶表示装置駆動装置は、典型的には高いピン総数(＞100,200…)を有する装置である。組み立て中に、これらの装置は液晶表示−表示ガラス又は基板上の相互接続線へ、又は例えば印刷回路基板のような別の基板へ接続されねばならない。種々の組み立て方法があり、例えば以下のようなものがある。
・ガラス上チップ(ＣＯＧ；Chip-on-glass)、それにおいては、金バンプを有する装置が基板（例えば液晶表示ガラス）上へ向かい合って接着され、金バンプが相互接続線への接点を作る。
・テープ自動結合（ＴＡＢ；Tape-automated-bonding)、それにおいては、金バンプを有する装置が最初にフィルム上にはんだ付けされ、その後このフィルムが基板（液晶表示ガラス）へ接続され、金バンプと相互接続線との間に電気的接触を与える。
・プラスチックパッケージ内への金配線による一般的な結合、その後それは相互接続線へ接続される。
選択された方法が液晶表示モジュール（モジュール＝駆動器集積回路を含む基板）のコストに直接強い影響を有する。ガラス上チップの適用では、組立てに必要なステップの数は最小になる。各駆動器出力端子と液晶表示装置入力端子への相互接続線との間に（あるいはもっと一般的には集積回路の各外部接続線と基板の表面上の相互接続線との間に）単一の接点を形成する必要があるに過ぎないためである。しかしながら、そのようなガラス上チップ組み立ては幾らかの欠点を有している。
金バンプと相互接続線との間の誤整列、金バンプと相互接続線との間の汚染、及び接着中の不充分な圧力のような種々の原因により接触不良が生ずるおそれがある。
更にその上、金バンプの高さはチップ内である程度変わり得る。従って、それらのバンプと液晶表示ガラスとの間にギャップが生ずるおそれがあり、それがよくない接触になる。
これに対処するために、以下の組み立て工程を実行することができる。すなわち、
・駆動器集積回路が最初に液晶表示ガラス（又は基板）上へ押し付けられそれからパワーアップされる。
・その後バンプと液晶表示ガラス上の相互接続線との間の正しい接触は、幾らかのデータを液晶表示装置（例えば、スイッチオン及びオフされる全部の画素）へ送ることにより観察される。
・液晶表示ガラス上の表示が欠陥を示さない場合には、駆動器集積回路とガラスとの間の接着剤を硬化させる。
これは幾つかのパターン認識ハードウエアを要する比較的遅い工程である。それにもかかわらず、バンプと相互接続線との間の接触の品質は、測定され得ない（それは丁度ゴー・ノーゴー結果である）。かくしてこの組み立て工程による歩留まり（許容された液晶表示モジュールの数を、組み立てられた液晶表示モジュールの数により割った値）はかなり低くなる。
より大きい液晶表示装置（もっと多くの相互接続線を必要とする）に対する需要によって、バンプ間のピッチは現在の100μｍから低減されねばならない。液晶表示ガラス処理の面から、30μｍのピッチを有する相互接続線がすでに可能である。そのような小さいピッチは、金バンプと相互接続線との間の許容できる誤整列が更に制限されるので、組み立て工程の歩留まりに更に大きな影響を与える。
本発明の目的は、接触部の品質の読み取り、及びことによると（必須ではないがパターン認識と組み合わせて）完全自動化された組み立てを可能にする、液晶表示モジュールのような液晶表示装置を製造する方法を提供することである。これはゴー・ノーゴー結果の形であるべきではなくて、実際の接触の品質と、仕様書に定義された接触の品質との間の差を測定しうるようにする必要がある。
本発明によると、上記の目的は、基板上に集積回路（チップ）を設置した後にチップをパワーアップし自己試験プログラムを実行することにより接続品質を試験することで達成される。
本発明は組み立て中又は後の段階において接続の品質を試験するために、チップの機能を用いる発想に基づいている。これは、例えば、
・液晶表示装置の組み込みキャパシタンスを用いて、（例えば行パッドからの）幾つかの出力信号を幾つかの他のパッド（例えば、列パッド）へリルートし、
・リルートされた信号の遅延を外部周波数と比較し、結果として、ゴー・ノーゴー結果を計算することにより、
・あるいは、例えばキャパシタンスにより遅延を導入する追加装置及び集積回路の外部接続からの他の外部接続へのリルート信号により、
・リルートされた信号の遅延を予め決められた遅延と比較することにより行われ得る。
本発明の種々の他の目的、特徴及び付随する利点並びに上記の実施態様は、添付の図面と共に検討することによりより完全に理解されるだろ。複数の図面を通じて同じ又は類似の部分は、同じ参照符号を用いて表示している。
図１は相互接続線２を設けられた液晶表示装置基板（ガラス、石英、プラスチック）１を示している。（金）バンプ4a、4b、4cを設けられた駆動器集積回路３が、これらバンプが相互接続線２と接触するようにプレート１上に配置されている。ある場合にはこれらの接触が悪くなるおそれがあり、あるいはギャップ５により示されたように、全く接触が無いことさえあり得る。
本発明の主原理は、信号が液晶表示ガラス１へ送られた場合に、駆動器集積回路３からの信号がそれにより遅延される遅延を測定することである。この遅延の主成分はＲＣ遅延であり、そこで
・Ｒ＝(接点における接触抵抗(オーム))＋（導体（７、８）の抵抗）＋（駆動器集積回路の出力抵抗)
・Ｃ＝導体（７、８）及び液晶素子における相互接続線のキャパシタンス（ファラッド）
である。
図２に示されたように、完全な液晶表示装置は、独立してスイッチオン（暗）又はオフ（明）され得る複数の画素６を具えている。物理的には、これらの画素６の各々は列及び行導体７、８…の交差により規定されている。列は液晶表示液によって行から絶縁されている。同時に、それらがキャパシタンスを形成している。単一列ｊに対する電気接続図が図３に示されている。
全行における電位が同じであり、且つ全列における電位が同じであると仮定すると、その図は図４に示されたように描き直され得る。
キャパシタンスＣr（＝ΣＣj）は用いられた液晶表示ガラスのレイアウトにより決定され、且つ典型的には200〜600ｐＦの値を示す。液晶表示駆動器集積回路のピン当りの内部キャパシタンスＣintは典型的には１〜10ｐＦである。本発明の主たる焦点は接触抵抗Ｒである。組立ての品質が良いほど、接触抵抗Ｒはより低くなる。
利用に際しては、液晶表示駆動器集積回路が列及び行ピンへ送られる波形を創出する。そして、液晶表示ガラス上の導体との接点を介して、これらの波形が画素へ到達する。接触抵抗Ｒと液晶表示キャパシタンスＣrとが内部波形と画素における波形との間の遅延に影響する。接触の品質はかくしてこの成分ＲＣrを具えている遅延を監視することにより制御することができる。接触の良好な品質は、波形の周期ＰがＲＣr遅延よりも大きい、すなわちＰ≫ＲＣrの場合に達成される。ＲＣr遅延自体（又はＲＣrを具えている遅延）を測定することにより、実際の使用に際して接触が最良の品質を有することが保証され得る。
この試験は基板上の相互接続線へ外部接続の接点を固定する前又は後に行われ得る。
この装置は試験中に（例えば、組み立て中に）パワーアップされねばならない。その上、この装置が（以下に記載されるように）自己試験を開始する特別試験モードへもたらされることが可能になるようにする必要がある。これは追加の試験ピンを用いることにより、あるいは通常使用しない（禁じられている）組み合わせへ標準入力ピンを駆動することにより行われる。
クロック（周波数）もまた（ＲＣr）遅延を基準クロック周波数の周期と比較するためにその装置内に必要である。その装置が内部クロック発生器を有しない場合には、外部クロックが供給されねばならない。単純なゴー・ノーゴー情報では十分でなく、接点が「類似」品質をどうにかして有するようにする必要がある場合には、外部クロックが必要である。そのような場合には、この外部クロックの周波数（そこでこの装置の応答がゴーからノーゴーへ変わる）が接点品質の指標になる。
そのような測定を可能にするために、液晶表示駆動器集積回路上に幾つかのハードウエアが必要である。すなわち：
・行（又は列）へ予め規定された流れのパルスを送るための有限状態機械（これはフリップフロップ及びゲート内の記憶状態を用いるある種のディジタル論理回路に対して一般的に用いられる表現である）。これらのパルスの影響は列（又は行）ピンにおけるストローブされた電位ゲージにおいて、（キャパシタンスＣrを介して）観察され得る。
・列及び行ピン当りのストローブされた電位ゲージ。
全列ピンの論理和ＯＲは次のように解釈され得る。すなわち、少なくとも一個の列ピンが゛大地電位にない。全列ピンの論理積ＡＮＤは次のように解釈され得る。すなわち、少なくとも一個の列ピンが大地電位にある。類似の行−ＯＲ及び行−ＡＮＤ信号が行ピンに対して必要である。図５における図面を参照されたい。
これらの信号は連続的には観測されないが、特定されたクロック周期によりフリップフロップ内へクロックされる。この周期は外部的に（加えられる外部周波数）定義され得るか、あるいは可能ならば、内部発振器が用いられ得る。結果として、この周期は実際のＲＣr遅延と比較される。
以下の手順のステップを行うことが可能であり、すなわち、
１．全列を３ボルトへ且つ全行を５ボルトへ接続する（キャパシタンスＣintを予備充電し、且つＣrにおける電圧を定義する）ステップ
２．列ピンを切り離す（電圧はＣintキャパシタンスによつて列ピンにおけるままである）ステップ
３．行を２ボルトへ接続する（全列は今やキャパシタンスＣrによって０ボルトになっている）ステップ
４．少なくとも１周期後に列ＯＲ信号をストローブする（論理「０」＝及第）ステップ、すなわち、
・この試験中の電流消費は重要でないので、全列及び全行ピン上のＯＲ及びＡＮＤが、それぞれ簡単なブルアップＯＲ又はプルダウンＡＮＤであり得る。
・ＲＣr遅延の測定がクロック周波数によって較正され、クロック周波数が低いほど、結果がフリップフロップ内へストローブされ（且つそこから表現され）る前に、装置がピンにおける電位を整えるのに利用できる時間が多くなる。
類似のパルス列を、二個の隣接するピンの間の短絡試験のために用いることができる。この場合には、あらゆる第二ピンを別々に処理するために幾つかの追加のハードウエアが必要になる。
一般的な特徴の液晶表示装置はすでに、ＧＲＯＵＮＤ、ＶＤＤ又は他の電位に対して列及び行ピンを駆動するための、又はこれらのピンを完全に切り離すためのハードウエアを含んでいる。その上、これらの装置では典型的に外部クロックを（内部的に発生されるクロックに加えて）使用することができる。それ故以下の構成のみが必要とされる。
・ＯＲ及びＡＮＤ信号のためのパッドに沿った配線ライン
・パルスの列を創出するための、有限状態機械
・場合によっては、この特別試験モードへの簡単な参加を許容するための、もう一つの試験パッドの項目のみが必要である。
本発明は、特に、ガラス上チップ（ＣＯＧ；Chip-on-glass)モジュールの組立体及び完全に組立てられた液晶表示モジュール（任意の組立て形態のもの）の試験に用いられるものであるが、これに限定されるものではない。
図６を参照する実施例の記載
この装置は組み立て中（ガラス上チップ）又は（ガラス上チップ（ＣＯＧ；Chip-on-glass)、テープ自動結合（ＴＡＢ；Tape-automated-bonding)、…、あらゆる組み立て形式）用途における後の段階において自己試験を与える。
この自己試験では、装置の出力端子と液晶表示ガラス上の行−列導体との間の全部の接点をチェックする。ことによると不完全なオーミック接触によって、この装置からの信号が遅延され得て、それが液晶表示画素の不正な表示になるおそれがある。そのような不完全なオーミック接触がこの自己試験において認識される。
そのような接点の許容される抵抗値の限界は信号のクロック周波数に依存する。この装置は実際のクロック周波数によって自己試験の落第／及第結果を計算する。この周波数は用途に依存し且つその装置上で内部的に発生されるか、又は外部的に供給されるかのいずれかである。
自己試験は、以下の場合に（組立て中又は適用に際して）開始される。
・ＲＥＳ−Ｂピン（リセットピン）がＶＳＳ電圧へ、又は（標準入力／出力インターフェースを介して装荷される）外部命令を介して液晶表示駆動器へ駆動される（その場合にはリセットピンは必要ない）。
・ＯＳＣピン（発振器ピン）における命令が内部クロックを開始する。装置は外部クロック周波数を供給され得る。外部クロック周波数が利用できないか、又は他の理由のために用いられ得ない場合には、ＯＳＣピンは必要でない。
・自己試験の結果が論理１（及第）として又は論理０（落第）としてピンＳＤＡ上に示される場合。この結果は（典型的には１msec当り一回）連続的に再計算される。試験の出力はまた標準入力／出力インターフェースによって液晶駆動器から読み出され得る（ＳＤＡピンはこの場合不必要である）。
自己試験はＲＥＳ−ＢピンをＶＤＤ電圧へ駆動することにより、又は外部命令により停止される。
・別の必要な（測定）装置は、
・組み立て中の自己試験の場合には、以下の装置が必要である：
・ＶＳＳ（及びＲＥＳ−Ｂ）ピンを０Ｖへ駆動し且つＶＳＳ及びＯＳＣピンを駆動するための電源
・任意に、ピンＳＤＡ上の信号（自己試験の落第／及第状態）をチェックするための電圧測定ユニット又は発光ダイオードのような任意の表示ユニット
・任意に、内部周波数の代りに外部周波数を使用するために、周波数発生器がＯＳＣピンへ接続されてもよい。接点の品質についてもっと多くの情報が必要な場合にはこれが必要であり：これにより、接点が仕様に従っていない場合、この適用におけるクロック周波数と臨界クロック周波数との間のマージンの測定をなしうるようになる。
・適用中の自己試験の場合においては、命令マイクロプロセッサ（それは全部の応用において利用できる）がこれらの入力及び出力ピンを完全に制御するので追加の装置は必要ない。
原理的には、本発明は駆動器集積回路の形状又はインターフェースになんらの変更を加えるものでない。ただ幾つかの論理回路がチップ上に加えられるのみである。あれがこの特徴無しで設計された集積回路と比較して、数パーセントだけ集積回路面積を増加させることがある。追加のピンは必要ない。特にこの装置が接触され得るパッド（又はバンプ）は同じである。
本発明はバンプを有する駆動器集積回路に関するのみならず、あらゆる相互接続部に関して利用しうるものであることに注意さたい。すなわち、
・駆動器集積回路と液晶表示基板との間にいかなる数の相互接続線（直列）があってもよい。バンプについて説明した技術は（駆動器集積回路の出力端子と基板の入力端子との間に一個の相互接続線を有する）一例にすぎない。
もっと相互接続線を有する例は：
・フィルム上の駆動器集積回路であり：駆動器集積回路とフィルムの導体との間に第一相互接続線があり、フィルムの導体と液晶表示基板との間に第二相互接続線がある。
・あるいはガラス上チップであり：駆動器集積回路が印刷回路基板（ＰＣＢ；printed circuit board）上に置かれ、（この印刷回路基板上の）配線が液晶表示装置の基板へ接続される。
そのような装置の一例が図７，８に示されている。駆動器集積回路３が基板11、この場合には印刷回路基板（可撓性フィルムでもよい）上に配置されている。この集積回路には（金）バンプ４が設けられており、それらのバンプが基板11の表面上で相互接続線12と接触するようになっている。この装置は、行導体７を設けられた第一基板14と、列導体８を設けられた第二基板15とを有する液晶表示セル13を具えている。行導体８は、例えば基板14の縁16で異方性の導体によって基板14上の導電性ストリップ８′へ接続されている。全部の導体７，８′がコネクタ17により相互接続線12へ相互接続されている。この装置はまた図式的に示されたバックライト18を有している。
第一接続部４と第二接続部４との間の別のルートが、基板11上の相互接続線12とは別に、別の素子（液晶表示セル13、コネクタ17及び異方性導体(図示せず)）を具えている。図３及び４の図面においては、コネクタ17及び異方性導体のための追加抵抗のみが加えられねばならない。これは、図１，２に関して上述されたのと同様の自己試験を図７，８の装置へ行い得ることを意味している。
必要なら、液晶表示装置13を試験の後に除去することができ、バンプ４と他の基板（印刷回路基板）11の相互接続線12との間の接触の品質を試験するのに用いることができる。
・この方法は駆動器集積回路と液晶表示基板との間の相互接続線の全システムの試験を許容する。しかしながら、それはこのシステムに対する最後の製造ステップのうちの一つ又はより後の段階においてのみ実行され得る：
…＞例えば：バンプを有する駆動器集積回路が基板へ直接に接続される場合には、試験はこの製造ステップ中に既に行われていてもよいし（駆動器集積回路が基板に触れる場合）、あるいは任意の後の段階において（最後の適用において）行われてもよい。
…＞しかし：駆動器集積回路がフィルムへ最初に接続される場合、このフィルムがそれからより後の過程において基板へ接続される場合には、その試験はこの後の過程（フィルムが基板へ接続される）中に、あるいは（最後の適用中の）任意の後の段階においてのみ行うことができる。
本明細書を通して用いられる語「列」及び「行」に関して以下の点に関して注意されたい：
・液晶表示装置の各表示画素は主に、間に液体を有する、二個の接続線（一つは上側ガラス上に、且つ一つは下側ガラス上にある）を有するキャパシタである。
・これらの二個のガラスのうちの一方上の接続線は「列」又は「セグメント」と典型的に呼ばれるのに対して、他方のガラス上の接続線は「行」又は「バックプレーン」と典型的に呼ばれている。
・この方法は、波信号を二つのガラスのうちの一方上の接続線を介して送られ、その後他方のガラス上の接続線を介して（あるいはもっと一般的にはキャパシタの接続線を介して）応答を確認することを意味する。
物理的実装に関して次のことが注意されねばならない：
…＞論理「０」及び「１」を有する波形が有限状態機械（FSM：finite state machine）によって創出される。この波形は列（又は行）ピンへ送られる。
二つのそのような遷移（「０」から「１」まで、又は「１」から後へ「０」まで）の間の時間は、駆動器集積回路内のクロック周波数を介して定義されるが、有限状態機械内のレジスタ（フリップフロップ）がこのクロック周波数でクロックされる。
…＞応答（遅延された信号）はこの時バッファされる（論理１又は０へ変換し戻される）。簡単な理論により、結果（落第又は及第）が有限状態機械を介して計算される。
…＞この結果が次のクロック縁においてレジスタ（フリップフロップ）内へ読み取られることが重要である。これは（測定されるべき）遅延が１クロックサイクルよりも長くてはならないことを意味している。遅延が長すぎる場合には、計算された結果がまだ「落第」を与えこの「落第」はそれからレジスタ内へクロックされる。このレジスタの値は装置の出力端子において示される。
…＞外部クロック周波数は駆動器集積回路内へ供給される場合には、落第→及第遷移が検出されるまで周波数を調節することにより真の遅延を測定することが可能になる。
図９は基板（印刷回路基板１）上の接点の品質が試験される装置を示している。集積回路３が、相互接続線２を有する基板１上に配置され、相互接続線２はコネクタ17へ接続されている。このコネクタ17を介して相互接続線２が追加装置９上のルートへ試験中に相互接続される。この装置９はキャパシタＣを含んでいるルートを有しているため、図３に示されたのと類似の図面を描くことができる。チップ（集積回路）上に幾つかの論理を加えることにより、ピンが波形（試験信号）を作り且つ受け取るようになり記載されたような自己試験により接点の品質を試験し得るようになる。少数のピンの接点の品質のみが試験され得る場合であっても、この試験は全部の接点の品質に対して一般に良好な指標になる。この方法で試験されるべきチップの例はメモリ駆動器である。
追加装置９上のルーティング及び装置における相互接続線１〜ｎ間のキャパシタ（図９）の値は、集積回路３の機能的動作に依存して選ばれる。試験の後に追加装置９は除去される。相互接続線２への集積回路の接点の最終的な固定は試験の前及び後の双方で実行され得る。
【図面の簡単な説明】
図１は、駆動器集積回路が上に配置された液晶表示ガラス板の側部断面図である。
図２は、液晶表示駆器動集積回路組立体の上面を示す線図である。
図３は、図２の組立体の一部に対する電気接続図である。
図４は、図３の図面を単純化した変形を示す線図である。
図５は、自己試験モードにおける図４の図面を示す線図である。
図６は、自己試験チェックを可能にする駆動器集積回路の出力端子接続を示す線図である。
図７は、もう一つの組立体の断面図である。
図８は、図７の組立体の上面を示す線図である。
図９は、本発明のもう一つの実施例を示す線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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