(57)【特許請求の範囲】
【請求項１】
第１の信号及び第２の信号よりなる差動信号を入力する第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された第１及び第２の信号の電圧をシフトする第１及び第２のレベルシフト回路と、
基準電圧源と、
前記第１及び第２のレベルシフト回路でレベルシフトされた差動信号を前記基準電圧源の電圧で電圧制限する第１及び第２の電圧リミット回路と、
前記第１及び第２の電圧リミット回路により電圧制限された差動信号を電流に変換する第１の差動対及び第１の電流源と、
前記第１及び第２の入力端子に入力された差動信号を電流に変換する第２の差動対及び第２の電流源と、
第３の電流源と、
前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する比較器と、
前記比較器の比較結果に応じて、前記第３の電流源の電流を前記第１の電流源又は第２の電流源に振り分けるスイッチ回路と、
前記第１の差動対の出力と前記第２の差動対の出力とを共通にした第１及び第２の出力端子とを備えると共に、
第４の電流源と、
前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する第２の比較器と、
前記第２の比較器の比較結果に応じて、前記第４の電流源の電流を前記第１の電流源又は第２の電流源に振り分ける第２のスイッチ回路とを備えた
ことを特徴とする差動増幅器。
【請求項２】
第１の信号及び第２の信号よりなる差動信号を入力する第１及び第２の入力端子と、
前記第１及び第２の入力端子に入力された第１及び第２の信号の電圧をシフトする第１及び第２のレベルシフト回路と、
基準電圧源と、
前記第１及び第２のレベルシフト回路でレベルシフトされた差動信号を前記基準電圧源の電圧で電圧制限する第１及び第２の電圧リミット回路と、
前記第１及び第２の電圧リミット回路により電圧制限された差動信号を電流に変換する第１の差動対及び第１の電流源と、
前記第１及び第２の入力端子に入力された差動信号を電流に変換する第２の差動対及び第２の電流源と、
第３の電流源と、
前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する比較器と、
前記比較器の比較結果に応じて、前記第３の電流源の電流を前記第１の電流源又は第２の電流源に振り分けるスイッチ回路と、
前記第１の差動対の出力と前記第２の差動対の出力とを共通にした第１及び第２の出力端子とを備えると共に、
前記第１及び第２の入力端子に入力された第１及び第２の信号の電圧をシフトする第３及び第４のレベルシフト回路を備え、
前記第２の差動対及び第２の電流源は、前記第１及び第２の入力端子に入力された差動信号に代えて、前記第３及び第４のレベルシフト回路によりレベルシフトされた差動信号を電流に変換し、
更に、第４の電流源と、
前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する第２の比較器と、
前記第２の比較器の比較結果に応じて、前記第４の電流源の電流を前記第１の電流源又は第２の電流源に振り分ける第２のスイッチ回路とを備えた
ことを特徴とする差動増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子機器や半導体集積回路の増幅器に使用される差動増幅器及び演算増幅器に関する。
【０００２】
【従来の技術】
従来、電子機器や半導体集積回路の増幅器に使用される差動増幅器として、非特許文献１及び非特許文献２に開示されたものがある。
【０００３】
図２９は前記非特許文献１や非特許文献２に記載された従来の差動増幅器の回路図を示す。同図において、１、２は差動信号を入力する第１及び第２の入力端子、Ｍ１及びＭ２は差動対を構成するｎチャンネルＭＯＳトランジスタであって、前記第１及び第２の入力端子に入力された信号をゲートに受ける。Ｍ３は差動増幅器のテール電流源を構成するｎチャンネルＭＯＳトランジスタ、ＮＧＢはこのｎチャンネルＭＯＳトランジスタを電流源として動作させるためのゲート電圧印加端子、ＶＳＳは回路の負電源又は接地を印加するための端子、１６、１７は前記差動対Ｍ１、Ｍ２により電流に変換された信号を出力する出力端子である。
【０００４】
このように構成された差動増幅器の動作を説明する。第１及び第２の入力端子１、２に入力された差動信号の電圧差に応じて、ｎチャンネルＭＯＳトランジスタＭ３の電流を２個のｎチャンネルＭＯＳトランジスタＭ１、Ｍ２で電流を分配する。差動信号を構成する２つの信号が等しい入力電圧を持つとき、電流の変換率はコンダクタンスｇｍと定義され、差動対を構成するｎチャンネルＭＯＳトランジスタのコンダクタンスｇｍをｇｍｎとして、
ｇｍｎ＝Ｉｄｓ／（Ｖｇｓ−Ｖｔｈｎ）
で表現される。ここで、ＩｄｓはＭＯＳトランジスタに流れる電流、Ｖｇｓはゲート- ソース間電圧、ＶｔｈｎはｎチャンネルＭＯＳトランジスタの閾値電圧である。
【０００５】
しかしながら、入力信号の電圧が低い場合には、ｎｃｈＭＯＳトランジスタＭ３が線形領域で動作するために、流れる電流が減ってしまい、本来の動作が得られなくなる。従って、図２９の従来回路では、入力動作電圧範囲が、テール電流源を構成するｎチャンネルＭＯＳトランジスタＭ３が飽和領域で動作する電圧範囲に限定されてしまうという欠点がある。
【０００６】
図３０は、図２９の従来回路と同一機能をｐチャンネルＭＯＳトランジスタで構成した差動増幅器を示す。同図において、１、２は入力端子、Ｍ２２及びＭ２３は差動対を構成するｐチャンネルＭＯＳトランジスタ、Ｍ２４は差動増幅器のテール電流源を構成するｐチャンネルＭＯＳトランジスタ、ＰＧＢはｐチャンネルＭＯＳトランジスタを電流源として動作させるためのゲート電圧印加端子、ＶＤＤは回路の正電源を印加するための端子、３４、３５は電流に変換された信号を出力する出力端子である。
【０００７】
このように構成された差動増幅器においても、ｎチャンネルＭＯＳトランジスタで構成した回路と同様に、電流の変換率はコンダクタンスｇｍとして得られる。従って、ｐチャンネルＭＯＳトランジスタのコンダクタンスｇｍをｇｍｐとして、
ｇｍｐ＝Ｉｄｓ／（Ｖｓｇ−Ｖｔｈｐ）
ここで、ＩｄｓはＭＯＳトランジスタに流れる電流、Ｖｓｇはソース- ゲート間電圧、ＶｔｈｐはｐチャンネルＭＯＳトランジスタの閾値電圧である。
【０００８】
しかしながら、図３０に示した差動増幅器では、入力電圧が高い場合には、ｐチャンネルＭＯＳトランジスタＭ２４が線形領域で動作するために、流れる電流が減ってしまい、本来の動作が得られなくなる。従って、図３０の差動増幅器でも、入力動作電圧範囲が、テール電流源を構成するｐチャンネルＭＯＳトランジスタＭ２４が飽和領域で動作する電圧範囲に制限されてしまうという欠点を持っている。
【０００９】
このように、図２９及び図３０に示した差動増幅器では、入力動作電圧範囲に制限があるという課題があった。
【００１０】
そこで、このような課題を解消して全入力動作電圧範囲で動作する増幅器として、従来、特許文献１に記載されたものがある。
【００１１】
図３１は、前記特許文献１に記載の増幅器の部分である差動増幅器の回路図である。図３１において、Ｍ６とＭ７は差動対を構成するｎチャンネルＭＯＳトランジスタ、Ｍ２７とＭ２８は差動対を構成するｐチャンネルＭＯＳトランジスタ、６、７、３２、３６は各々の差動増幅器を構成するテール電流源、２７、３８は差動増幅器のテール電流源の電流を打ち消すための電流源、Ｍ２５とＭ２６はテール電流源６、７の動作状態を検出し、電流源３８をオンオフさせるｎチャンネルＭＯＳトランジスタ、Ｍ２９とＭ３０はテール電流源３２、３６の動作状態を検出し、電流源２７をオンオフさせるｐチャンネルＭＯＳトランジスタである。
【００１２】
更に、図３２は前記特許文献１の増幅器の動作を説明するブロック図である。同図において、４はｎチャンネルＭＯＳトランジスタＭ１とＭ２とで構成される差動対、５はｎチャンネルＭＯＳトランジスタＭ６とＭ７とで構成される差動対、３０はｐチャンネルＭＯＳトランジスタＭ２７とＭ２８とで構成される差動対、３１はｐチャンネルＭＯＳトランジスタＭ２２とＭ２３とで構成される差動対、２８はｐチャンネルＭＯＳトランジスタＭ２９とＭ３０とで構成されるスイッチ、２９はｎチャンネルＭＯＳトランジスタＭ６とＭ７との動作により発生するスイッチ、３７はｎチャンネルＭＯＳトランジスタＭ２５とＭ２６とにより構成されるスイッチ、３３はｐチャンネルＭＯＳトランジスタＭ２２とＭ２３との動作により発生するスイッチ、１０は差動増幅器の出力端子から出力される電流を合成及び増幅する電流合成及び電流増幅回路、３は演算増幅器の出力である。
【００１３】
このように構成された差動増幅器の動作を説明する。この特許文献１の増幅器では、ｎチャンネルＭＯＳトランジスタによる差動対とｐチャンネルＭＯＳトランジスタによる差動対とを組み合わせて動作させることにより、既述した図２９及び図３０で説明した従来回路の課題である差動増幅器の入力電圧動作範囲の制限を解決している。つまり、この特許文献１の増幅器では、回路の負電源ＶＳＳ近傍電圧では差動対３０と差動対３１が動作し、中間電圧では差動対５と差動対３０が動作し、回路の正電源ＶＤＤ近傍の高電圧では差動対４と差動対５が動作する。従って、差動増幅器の変換率ｇｍは３種の場合があり、接地電位ＶＳＳ近傍では、
ｇｍ＝２・ｇｍｐで表現され、
中間電圧では、
ｇｍ＝ｇｍｎ＋ｇｍｐで表現され、
電源電圧ＶＤＤ近傍では、
ｇｍ＝２・ｇｍｎで表現される。
【００１４】
従って、前記特許文献１の増幅器を構成する差動増幅器は、全入力電圧範囲で動作できるものの、差動増幅器の変換率ｇｍを一定に保つためには、
ｇｍｎ＝ｇｍｐ
の関係が必要条件となる。これは、拡散プロセスのばらつきを加味すると、必ずしも守ることはできない。従って、特許文献１の増幅器を構成する差動増幅器では、全入力電圧範囲で動作可能であるものの、全入力電圧範囲で変換率を一定に保つためには、ｎチャンネルＭＯＳトランジスタ特性とｐチャンネルＭＯＳトランジスタ特性とを同等にする必要性が生じる欠点がある。尚、この特許文献１の差動増幅器では、差動増幅器の出力形式が、ｎチャンネルＭＯＳトランジスタによる差動対ではＶＤＤ近傍の出力電圧に、ｐチャンネルＭＯＳトランジスタによる差動対ではＶＳＳ近傍の動作電圧になるため、各々、動作電圧点の異なる電流を合成しなければならず、電流合成が複雑になる欠点もある。
【００１５】
また、従来、全入力動作電圧範囲で動作する増幅器として、特許文献２に記載されたものがある。
【００１６】
図３３は、前記特許文献２に記載の演算増幅器の部分である差動増幅器の回路図を示す。図３３において、Ｍ５、Ｍ１０は入力信号をレベルシフトするｐチャンネルＭＯＳトランジスタ、Ｍ１とＭ２は差動対を構成するｎチャンネルＭＯＳトランジスタ、Ｍ６とＭ７は他の差動対を構成するｎチャンネルＭＯＳトランジスタ、６、７は各々の差動増幅器を構成するテール電流源、３９、４０はｐチャンネルＭＯＳトランジスタを駆動する電流源である。
【００１７】
更に、図３４は前記図３３に具体的に示した特許文献２の演算増幅器の動作を説明するためのブロック図である。同図において、８、９は差動信号の電圧レベルを移動するためのレベルシフト回路、４、５はｎチャンネルＭＯＳトランジスタで構成される差動対、１０は差動増幅器の出力端子から出力される電流を合成及び増幅する回路、３は演算増幅器の出力である。
【００１８】
このように構成された特許文献２の差動増幅器の動作を説明する。この特許文献２の演算増幅器では、ｎチャンネルＭＯＳトランジスタによる差動対とレベルシフト回路とを組み合わせて動作させ、図２９において説明した従来の課題である差動増幅器の入力動作電圧範囲の制限を解決している。つまり、特許文献２の演算増幅器では、回路の負電源ＶＳＳ近傍電圧では差動対５が動作し、中間電圧では差動対４と差動対５が動作し、回路の正電源ＶＤＤ近傍の高電圧では差動対４が動作する。従って、差動増幅器の変換率ｇｍは３つの場合があり、接地電位ＶＳＳ近傍では、
ｇｍ＝ｇｍｎで表現され、
中間電圧では、
ｇｍ＝２・ｇｍｎで表現され、
電源電位ＶＤＤ近傍では、
ｇｍ＝ｇｍｎ
で表現される。従って、前記特許文献２の演算増幅器を構成する差動増幅器では、全入力電圧範囲で動作できるが、差動対４と差動対５との変換率を各々変更したとしても、差動増幅器の変換率を一定に保つことはできない。従って、特許文献２の演算増幅器を構成する差動増幅器は、全入力電圧範囲で変換率を一定に保つことができないという欠点を持つ。
【００１９】
そこで、従来、全入力電圧範囲で動作できて、しかも、全入力電圧範囲で変換率を一定に保持できる差動増幅器として、特許文献３に記載されたものがある。
【００２０】
図３５は、前記特許文献３の演算増幅器を構成する差動増幅器の回路図を示す。同図において、Ｍ３１、Ｍ３３、Ｍ３５、Ｍ３６、Ｍ３７は差動信号の電圧レベルによる電流変化を測定するための差動増幅器及びダイオード負荷、Ｍ３２、Ｍ３４、Ｍ３８、Ｍ３９は電流引き算回路を構成するｐチャンネルＭＯＳトランジスタ、Ｍ４０、Ｍ４１は電流引き算回路を構成するｎチャンネルＭＯＳトランジスタである。他の回路構成は図３３と同様である。
【００２１】
図３６は、前記特許文献３の演算増幅器の動作を説明するブロック図を示す。同図において、４１は差動信号の電圧レベルによる電流変化を測定するための電流測定回路、４２は電流測定回路４１で検出した電流を本来の電流から引き算するための電流引き算回路、Ｍ８は前記電流引き算回路４２の出力により制御されるテール電流源である。
【００２２】
このように構成された特許文献３の差動増幅器の動作を説明する。この特許文献３の演算増幅器では、ｎチャンネルＭＯＳトランジスタによる差動対とレベルシフト回路とを組み合わせて動作させ、前記図２９において説明した従来の課題である差動増幅器の入力動作電圧範囲の制限を解決している。つまり、この特許文献３の演算増幅器では、回路の負電源ＶＳＳ近傍電圧では差動対５が動作し、中間電圧では電流検出回路４１及び電流引き算回路４２によりｎチャンネルＭＯＳトランジスタＭ８の電流を止めて電流差動対４のみが動作し、回路の正電源ＶＤＤ近傍の高電圧でも差動対４が動作する。従って、差動増幅器の変換率ｇｍは２つの場合があり、接地電位ＶＳＳ近傍では、
ｇｍ＝ｇｍｎ
中間電圧及び電源電位ＶＤＤ近傍では、
ｇｍ＝ｇｍｎ
となる。
【００２３】
従って、前記特許文献３の演算増幅器を構成する差動増幅器は、全入力電圧範囲で動作でき、しかも差動増幅器の変換率を一定に保持することができる。
【００２４】
【非特許文献１】
「半導体回路設計技術」（玉井徳迪監修、日経ＢＰ社出版、１版、３０８ページ）
【００２５】
【非特許文献２】
Analysis and Design of Analog Integrated Circuits (Paul R. Gray、Robert G. Meyer著、John Wiley & Sons出版、Third Edition、２４４ページ）
【００２６】
【特許文献１】
特表平１１−５００８８３号公報
【００２７】
【特許文献２】
特開平８−１８３５５号公報
【００２８】
【特許文献３】
特開平８−１８３５４号公報
【００２９】
【発明が解決しようとする課題】
しかしながら、前記特許文献３の差動増幅器では、高速で大振幅の入力信号には素早く応答することができない欠点があった。即ち、電流測定回路４１及び電流引き算回路４２にカレントミラー回路（（Ｍ３１とＭ３２）、（Ｍ３８とＭ３９））が用いられており、このカレントミラー回路は、そのオフからオンへの動作時には、所期通りの動作速度が確保されるが、オンからオフへの動作時には、ＭＯＳトランジスタのゲート容量に蓄積された電荷を素早く抜くことができないために、動作速度が遅くなる欠点がある。このように、特許文献３の演算増幅器を構成する差動増幅器では、高速に動作できない欠点があった。
【００３０】
本発明は、前記従来の課題を解決するものであり、その目的は、差動増幅器及び演算増幅器において、信号を増幅する場合に全入力動作電圧範囲において利得が等しく、且つ、高速に動作することができるようにすることにある。
【００３１】
【課題を解決するための手段】
前記の目的を達成するために、本発明の差動増幅器では、前記図３４に示した特許文献２の増幅器のように、２つの差動対と、電流源と、２個のレベルシフト回路を備えた構成に対して、カレントミラー回路を有する電流測定回路や電流引き算回路を使用せず、これに代えて、カレントミラー回路を備えない比較器及びスイッチでもって同様の機能を奏する増幅器を構成することとする。
【００３２】
即ち、請求項１記載の発明の差動増幅器は、第１の信号及び第２の信号よりなる差動信号を入力する第１及び第２の入力端子と、前記第１及び第２の入力端子に入力された第１及び第２の信号の電圧をシフトする第１及び第２のレベルシフト回路と、基準電圧源と、前記第１及び第２のレベルシフト回路でレベルシフトされた差動信号を前記基準電圧源の電圧で電圧制限する第１及び第２の電圧リミット回路と、前記第１及び第２の電圧リミット回路により電圧制限された差動信号を電流に変換する第１の差動対及び第１の電流源と、前記第１及び第２の入力端子に入力された差動信号を電流に変換する第２の差動対及び第２の電流源と、第３の電流源と、前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する比較器と、前記比較器の比較結果に応じて、前記第３の電流源の電流を前記第１の電流源又は第２の電流源に振り分けるスイッチ回路と、前記第１の差動対の出力と前記第２の差動対の出力とを共通にした第１及び第２の出力端子とを備えると共に、第４の電流源と、前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する第２の比較器と、前記第２の比較器の比較結果に応じて、前記第４の電流源の電流を前記第１の電流源又は第２の電流源に振り分ける第２のスイッチ回路とを備えたことを特徴とする。
【００３３】
請求項２記載の発明の差動増幅器は、第１の信号及び第２の信号よりなる差動信号を入力する第１及び第２の入力端子と、前記第１及び第２の入力端子に入力された第１及び第２の信号の電圧をシフトする第１及び第２のレベルシフト回路と、基準電圧源と、前記第１及び第２のレベルシフト回路でレベルシフトされた差動信号を前記基準電圧源の電圧で電圧制限する第１及び第２の電圧リミット回路と、前記第１及び第２の電圧リミット回路により電圧制限された差動信号を電流に変換する第１の差動対及び第１の電流源と、前記第１及び第２の入力端子に入力された差動信号を電流に変換する第２の差動対及び第２の電流源と、第３の電流源と、前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する比較器と、前記比較器の比較結果に応じて、前記第３の電流源の電流を前記第１の電流源又は第２の電流源に振り分けるスイッチ回路と、前記第１の差動対の出力と前記第２の差動対の出力とを共通にした第１及び第２の出力端子とを備えると共に、前記第１及び第２の入力端子に入力された第１及び第２の信号の電圧をシフトする第３及び第４のレベルシフト回路を備え、前記第２の差動対及び第２の電流源は、前記第１及び第２の入力端子に入力された差動信号に代えて、前記第３及び第４のレベルシフト回路によりレベルシフトされた差動信号を電流に変換し、更に、第４の電流源と、前記第１又は第２の入力端子に入力された第１又は第２の信号の電圧と前記基準電圧源の電圧とを比較する第２の比較器と、前記第２の比較器の比較結果に応じて、前記第４の電流源の電流を前記第１の電流源又は第２の電流源に振り分ける第２のスイッチ回路とを備えたことを特徴とする。
【００３４】
以上の構成により、請求項１及び２記載の発明では、差動信号を構成する第１又は第２の信号のうち一方の例えば第１の信号の電圧が基準電圧源の電圧値未満の際には、比較器がこれを検知して、スイッチ回路が例えば第１の電源源側に切換わり、第３の電流源の電流が第１の電流源に流れて、第１の差動対に電流が流れることが阻止される。その結果、入力された差動信号は第２の差動対のみを経て出力される。一方、第１の信号の電圧が基準電圧源の電圧を越えた状況では、スイッチ回路が今度は第２の電源源側に切換わり、第３の電流源の電流が第２の電流源に流れて、第２の差動対に電流が流れることが阻止されるので、入力された差動信号は第１の差動対のみを経て出力される。従って、第１及び第２の差動対を同一極性のトランジスタで構成すると、全入力動作電圧範囲において利得が等しくなる。しかも、比較器及びスイッチ回路は、従来回路のようにカレントミラー回路を持たない構成であるので、高速な切換え動作が行われて、高速に動作する。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３６】
（第１の実施の形態）
図１は第１の実施の形態における演算増幅器のブロック図を示すものである。
【００３７】
図１において、１、２は第１の信号及び第２の信号よりなる差動信号を入力する第１及び第２の入力端子であって、この入力端子１、２に入力された第１及び第２の信号は、各々、ｐチャネルＭＯＳトランジスタにより構成される第１及び第２のレベルシフト回路８、９により、その電圧レベルがシフトされる。５はｎチャンネルＭＯＳトランジスタにより構成される第１の差動対、４は前記第１の差動対５と同一極性のｎチャンネルＭＯＳトランジスタにより構成される第２の差動対、７は前記第１の差動対５用の第１の電流源、６は前記第２の差動対４用の第２の電流源であって、前記第１の電流源７と等量の電流を供給する。前記第１の差動対５及び第１の電流源７は、前記第１及び第２のレベルシフト回路８、９によりレベルシフトされた差動信号を電流に変換し、前記第２の差動対４及び第２の電流源６は、前記第１及び第２の入力端子１、２に入力された差動信号を電流に変換する。
【００３８】
また、１１は前記第１及び第２の電流源７、６と等量の電流を供給する第３の電流源、１２は前記第３の電流源１１の電流を第１の電流源７又は第２の電流源６に振り分けるスイッチ回路、１３はスイッチ回路１２を切換動作させるための比較器、１５は電源電圧ＶＤＤと接地電位ＶＳＳとの間の所定電位を持つ基準電圧源であって、この基準電圧源１５は前記比較器１３に判定基準を与えるように入力端子１４を介して比較器１３の−端子に接続される。比較器１３の＋端子には、前記第１の入力端子１に入力される第１の信号（差動信号を構成する２つの信号のうち一方の信号）が入力される。前記比較器１３は、第１の信号の電圧が基準電圧源１５の電圧未満の際には、スイッチ回路１２を第２の電流源６側に切り換え、一方、第１の信号の電圧が基準電圧源１５の電圧以上の際には、スイッチ回路１２を第１の電流源７側に切り換えるよう、スイッチ回路１２を制御する。更に、図１において、１６、１７は前記第１及び第２の差動対５、４の出力を共通にした第１及び第２の出力端子である。以上により、差動増幅器を構成する。
【００３９】
更に、図１において、１０は前記差動増幅器の出力端子１６、１７から出力される電流を合成及び増幅する電流合成及び増幅回路であり、この電流合成及び増幅回路１０と前記差動増幅回路とを含めて演算増幅器を構成する。尚、図１において、３は電流合成及び増幅回路１０の出力端子であって、演算増幅器の出力端子でもある。
【００４０】
図２は、本実施の形態の差動増幅器の具体的な回路構成を示す。同図では、２個のｐチャンネルＭＯＳトランジスタＭ９、Ｍ１０により第１のレベルシフト回路８を構成し、他の２個のｐチャンネルＭＯＳトランジスタＭ４、Ｍ５により第２のレベルシフト回路９を構成する。また、２個のｎチャンネルＭＯＳトランジスタＭ６、Ｍ７により第１の差動対５を、他の２個のｎチャンネルＭＯＳトランジスタＭ１、Ｍ２により第２の差動対４を、ｎチャンネルＭＯＳトランジスタＭ８により第１の電流源７を、ｎチャンネルＭＯＳトランジスタＭ３により第２の電流源６を各々構成する。
【００４１】
更に、図２において、ｐチャンネルＭＯＳトランジスタ（第１のトランジスタ）Ｍ１２と、他のｐチャンネルＭＯＳトランジスタ（第２のトランジスタ）Ｍ１３とにより、比較器１３及びスイッチ回路１２を構成する。また、ｐチャンネルＭＯＳトランジスタＭ１１により第３の電流源１１を構成する。前記比較器１３及びスイッチ回路１２において、ｐチャンネルＭＯＳトランジスタＭ１２のゲートには、第１の入力端子１の第１の信号が入力され、他のｐチャンネルＭＯＳトランジスタＭ１２のゲートには入力端子１４を経て基準電圧源１５（図２では図示せず）が接続される。また、２個のｐチャンネルＭＯＳトランジスタＭ１２、Ｍ１３の各ソース（一端）は、第３の電流源１１のｐチャンネルＭＯＳトランジスタＭ１１のドレインに共通に接続され、ｐチャンネルＭＯＳトランジスタＭ１２のドレイン（他端）は第２の電流源６に、他のｐチャンネルＭＯＳトランジスタＭ１３のドレイン（他端）は第１の電流源７に各々接続される。
【００４２】
以上のように構成された本実施の形態の差動増幅器の動作を、以下、図１及び図２を用いて説明する。
【００４３】
図１において、入力端子１の第１の信号の電圧が接地電位ＶＳＳ近傍にあって基準電圧源１５の電圧よりも低いときには、比較器１３及びスイッチ回路１２により、第３の電流源１１の電流は第２の電流源６に流れ込む。これにより、第２の電流源６の電流が第３の電流源１１の電流により相殺されて、第２の差動対４には電流が流れない。この際、入力された差動信号はレベルシフト回路８、９、第１の差動対５、電流合成及び増幅器１０を通り、増幅されて出力端子３から出力される。
【００４４】
このとき、差動増幅器の変換率ｇｍは、第１及び第２の差動対５、４を構成するｎチャンネルＭＯＳトランジスタのコンダクタンスをｇｍｎとして、接地電位ＶＳＳ近傍で、
ｇｍ＝ｇｍｎ
で表現される。入力端子１の第１の信号の電圧が基準電圧源１５の電圧を超えるまでは前記の動作が継続される。
【００４５】
次に、入力端子１の第１の電圧が基準電圧源１５の電圧を超えると、比較器１３及びスイッチ回路１２の動作が反転し、第３の電流源１１の電流が今度は第１の電流源７に流れ込む。これにより、第１の電流源７の電流が第３の電流源１１の電流により相殺されて、第１の差動対５には電流が流れない。この際、入力された差動信号は第１の差動対４、電流合成及び増幅器１０を通って増幅されて、出力端子３から出力される。
【００４６】
このとき、差動増幅器の変換率ｇｍは、
ｇｍ＝ｇｍｎ
となり、電源電圧ＶＤＤ近傍まで動作することができる。従って、本実施の形態では、第１の信号の電圧が接地電位ＶＳＳから電源電圧ＶＤＤまでの全入力動作電圧範囲において利得が等しい。
【００４７】
更に、比較器１３は、従来備えるカレントミラー回路とは異なり、高速な切り換え動作が可能であるので、演算増幅器は高速に動作できる。
【００４８】
以下、本実施の形態の差動増幅器の更に詳細な動作を図２を用いて説明する。入力端子１の第１の信号の電圧が接地電位ＶＳＳ近傍のときには、ｐチャンネルＭＯＳトランジスタＭ１２が導通し、ｐチャンネルＭＯＳトランジスタＭ１１の電流がｎチャンネルＭＯＳトランジスタＭ３に流れ込む。これにより、ｎチャンネルＭＯＳトランジスタＭ３の電流がｐチャンネルＭＯＳトランジスタＭ１１の電流により相殺され、ｎチャンネルトランジスタＭ１、Ｍ２とには電流が流れない。従って、入力された差動信号は、ｐチャンネルＭＯＳトランジスタＭ５、Ｍ１０、ｎチャンネルＭＯＳトランジスタＭ６、Ｍ７を通り、出力端子１６、１７から差動増幅器の電流出力として出力される。このとき、差動増幅器の変換率ｇｍは、ＶＳＳ近傍で、
ｇｍ＝ｇｍｎ
となる。入力端子１の第１の信号の電圧が基準電圧源１５の電圧を超えるまでは前記の動作が継続される。
【００４９】
次に、入力端子１の第１の信号の電圧が基準電圧源１５の電圧を超えると、ｐチャンネルＭＯＳトランジスタＭ１３が導通し、ｐチャンネルＭＯＳトランジスタＭ１１の電流がｎチャンネルＭＯＳトランジスタＭ８に流れ込む。これにより、ｎチャンネルＭＯＳトランジスタＭ８の電流がｐチャンネルＭＯＳトランジスタＭ１１の電流により相殺されて、ｎチャンネルトランジスタＭ６、Ｍ７には電流が流れない。従って、入力された差動信号は、ｎチャンネルＭＯＳトランジスタＭ１、Ｍ２を通って、出力端子１６、１７から差動増幅器の電流出力として出力される。このとき、差動増幅器の変換率ｇｍは、
ｇｍ＝ｇｍｎ
となり、第１の信号の電圧が電源電圧ＶＤＤ近傍までこの状態で動作することができる。
【００５０】
ここで、比較器１３及びスイッチ回路１２は、図２から判るように、カレントミラー回路の構成を有しないので、これ等を構成するｐチャンネルＭＯＳトランジスタＭ１２、Ｍ１３は高速な切り換え動作が可能であり、従って差動増幅器は高速に動作する。
【００５１】
尚、図２の差動増幅器では、基準電圧源１５の電圧の選定については、動作条件として、ｐチャンネルＭＯＳトランジスタＭ１１が飽和領域で動作し、且つｎチャンネルＭＯＳトランジスタＭ１、Ｍ２が動作する際にはｎチャンネルＭＯＳトランジスタＭ３が飽和領域で動作し、一方、ｎチャンネルＭＯＳトランジスタＭ６、Ｍ７が動作する際にはｎチャンネルＭＯＳトランジスタＭ８が飽和領域で動作するように、基準電圧源１５の電圧を選べば良い。また、ｐチャンネルＭＯＳトランジスタＭ５、Ｍ１０によるレベルシフト電圧量は、ｎチャンネルＭＯＳトランジスタＭ８が飽和動作で動作するように、ｐチャンネルＭＯＳトランジスタＭ５、Ｍ１０及びｎチャンネルＭＯＳトランジスタＭ６、Ｍ７のゲート幅及びゲート長のサイズを選べば良い。
【００５２】
本実施の形態では、第１の入力端子１の第１の信号を比較器１３の入力端子に入力したが、第２の入力端子２の第２の信号を比較器１３の入力端子に入力しても良い。その理由は、本実施の形態の差動増幅器を演算増幅器に使用した場合には、第１の入力端子１の第１の信号の電圧と第２の入力端子２の第２の信号の電圧とは演算増幅器のイマジナリショートで等しくなるので、第１及び第２の信号の電圧の何れを使用しても比較検出できるからである。
【００５３】
更に、本実施の形態では、ｎチャンネルＭＯＳトランジスタで構成された差動対４、５を用いて差動増幅器を構成したが、ｐチャンネルＭＯＳトランジスタで構成された差動対を用いて構成しても良いのは勿論である。この構成の演算増幅器のブロック図を図３に、その具体的回路構成の差動増幅器を図４に示す。
【００５４】
（第２の実施の形態）
次に、第２の実施の形態の演算増幅器を説明する。
【００５５】
図５は本実施の形態の演算増幅器のブロック図を示す。同図の演算増幅器は、図１に示した演算増幅器の構成に対して、更に、第１及び第２の入力端子１、２の差動信号の電圧レベルをシフトするためにｎチャネルＭＯＳトランジスタにより構成される第３及び第４のレベルシフト回路１８、１９を追加配置したものである。このレベルシフト回路１８、１９により電圧レベルシフトされた差動信号は第２の差動対４に入力されて、電流に変換される。
【００５６】
図６は、前記図５に示した差動増幅器の具体的回路図を示す。同図では、第３のレベルシフト回路１８は、２個のｎチャンネルＭＯＳトランジスタＭ１４、Ｍ１５により構成され、第４のレベルシフト回路１９は他の２個のｎチャンネルＭＯＳトランジスタＭ１６、Ｍ１７により構成される。
【００５７】
本実施の形態の演算増幅器では、入力端子１の第１の信号の電圧が基準電圧源１５の電圧未満の際には、第１及び第２のレベルシフト回路８、９及び第１の差動対５を経て増幅される一方、第１の信号の電圧が基準電圧源１５の電圧以上の際には、第３及び第４のレベルシフト回路１８、１９及び第２の差動対４を経て増幅される。従って、全入力動作電圧範囲で差動信号は何れか１対のレベルシフト回路８、９又は１８、１９を経るので、全入力動作電圧範囲での利得損失や周波数特性の劣化が均等になる。
【００５８】
本実施の形態の演算増幅器では、全入力動作電圧範囲で利得が等しく、且つ高速動作する点は前記第１の実施の形態と同様である。
【００５９】
また、本実施の形態でも、第２の入力端子２の第２の信号を比較器１３の入力端子に入力しても良いのは勿論のこと、差動対４、５をｐチャンネルＭＯＳトランジスタで構成した回路構成を採用しても良い。差動対４、５をｐチャンネルＭＯＳトランジスタで構成したブロック構成を図７に、その具体的回路構成を図８に示す。
【００６０】
（第３の実施の形態）
続いて、本発明の第３の実施の形態の演算増幅器を説明する。
【００６１】
図９は本実施の形態の演算増幅器のブロック構成を示す。同図の演算増幅器では、図１に示した演算増幅器の構成に対して、更に第１及び第２の電圧リミット回路２０、２１を追加したものである。
【００６２】
前記第１及び第２の電圧リミット回路２０、２１は、基準電圧源１５に接続されていて、第１及び第２のレベルシフト回路８、９により電圧レベルシフトされた差動信号の電圧を前記基準電圧源１５の電圧未満に制限し、この電圧制限した差動信号を第１の差動対５に出力する。
【００６３】
図１０は本実施の形態の差動増幅器の具体的回路構成を示す。同図では、第１のレベルシフト回路８、スイッチ回路１２、比較器１３、第３の電流源１１及び第１の電圧リミット回路２０が、３個のｐチャンネルＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１９により構成されている。また、第２のレベルシフト回路９及び第２の電圧リミット回路２１が、３個のｐチャンネルＭＯＳトランジスタＭ４、Ｍ５、Ｍ１８により構成されている。即ち、図１０の差動増幅器では、ｐチャンネルＭＯＳトランジスタＭ９が図２に示したｐチャンネルＭＯＳトランジスタＭ１１（第３の電流源１１）を兼用し、ｐチャンネルＭＯＳトランジスタＭ１０、Ｍ１９が図２に示したｐチャンネルＭＯＳトランジスタＭ１２、Ｍ１３（スイッチ回路１２及び比較器１３）を兼用している。尚、本実施の形態では、既述の通り、２個のｐチャンネルＭＯＳトランジスタＭ１０、Ｍ１９にスイッチ回路１２及び比較器１３の機能を持たせたが、これに代えて、２個のｐチャンネルＭＯＳトランジスタＭ５、Ｍ１８にスイッチ回路１２及び比較器１３の機能を持たせても良いのは勿論である。
【００６４】
従って、本実施の形態では、特に、入力端子１の第１の信号の電圧が基準電圧源１５の電圧を超えている際には、比較器１３及びスイッチ回路１２により第１の電流源７側が選択されて、第１の電流源７の電流が第３の電流源１１の電流により相殺されて、第１の差動対５には電流が流れないので、入力された差動信号は第１の差動対４により電流に変換されると共に、第１及び第２のレベルシフト回路８、９でレベルシフトされる差動信号の電圧が第１及び第２の電圧リミット回路２０、２１を構成するｐチャンネルＭＯＳトランジスタＭ１８、Ｍ１９により基準電圧源１５の電圧に制限される。従って、このような第１の信号の電圧が基準電圧源１５の電圧を超えている際での第１の差動対５の動作が確実に禁止される。
【００６５】
尚、本実施の形態でも、第２の入力端子２の第２の信号を比較器１３の入力端子に入力しても良いのは勿論のこと、差動対４、５をｐチャンネルＭＯＳトランジスタで構成した回路構成を採用しても良い。この差動対４、５をｐチャンネルＭＯＳトランジスタで構成したブロック構成を図１１に、その具体的回路構成を図１２に示す。
【００６６】
（第４の実施の形態）
次に、本発明の第４の実施の形態の演算増幅器を説明する。
【００６７】
図１３は本実施の形態の演算増幅器を示す。前記第３の実施の形態では、第１及び第２の電圧リミット回路２０、２１を図１に示した第１の実施の形態の演算増幅器の回路構成に付加したが、本実施の形態では、この第１及び第２の電圧リミット回路２０、２１を図５に示した第２の実施の形態の演算増幅器の回路構成に付加したものである。その他の構成は、図５と同一である。図１４は図１３の演算増幅器の具体的回路構成を示す。
【００６８】
従って、本実施の形態では、全入力動作電圧範囲において利得が等しく且つ比較器１３及びスイッチ回路１２により高速な切り換え動作を可能にして高速に動作する差動増幅器を得ることができると共に、２対のレベルシフト回路８、９及び１８、１９を備えて全入力動作電圧範囲での利得損失や周波数特性の劣化を均等にでき、更には、第１の信号の電圧が基準電圧源１５の電圧を超えている際での第１の差動対５の動作を禁止して、切換動作を確実にできる。
【００６９】
尚、本実施の形態のように差動対４、５をｎチャンネルＭＯＳトランジスタで構成するのに代えて、ｐチャンネルＭＯＳトランジスタで構成したブロック構成を図１５に、その具体的回路構成を図１６に示す。
【００７０】
（第５の実施の形態）
更に、本発明の第５の実施の形態の演算増幅器を説明する。
【００７１】
図１７は本実施の形態の演算増幅器のブロック構成を示す。同図の演算増幅器では、図９に示した第３の実施の形態の演算増幅器の構成に対して、更に、第４の電流源２２と、第２のスイッチ回路２３と、第２の比較器２４とを備えたものである。前記第２のスイッチ回路２３は、第１のスイッチ回路１１と同様に、第４の電流源２２の電流を第１の電流源７と第２の電流源６とに振り分ける。また、前記第２の比較器２４は、前記第２のスイッチ回路２３を切換動作させ、その−端子には、入力端子１４を経て基準電圧源１５が接続される一方、＋端子には、第１の比較器１３の＋端子に第１の入力端子１の第１の信号が入力されるのとは異なって、第２の入力端子２に入力される第２の信号が入力される。
【００７２】
図１８は本実施の形態の差動増幅器の具体的回路構成を示す。同図では、３個のｐチャンネルＭＯＳトランジスタＭ４、Ｍ５、Ｍ１８により、第２のレベルシフト回路９、第２の電圧リミット回路２１、第４の電流源２２、第２のスイッチ回路２３及び第２の比較器２４が構成されている。
【００７３】
従って、本実施の形態では、特に、第１及び第２の入力端子１、２の第１及び第２の信号の電圧が接地電位ＶＳＳ近傍のときには、第１及び第２の比較器１３、２４及び第１及び第２のスイッチ回路１２、２３により、第３及び第４の電流源１１、２２の電流が第２の電流源６に流れ込んで、第２の電流源６の電流が第３及び第４の電流源１１、２２の電流により相殺され、第２の差動対４には電流が流れないので、入力された差動信号は第１の差動対５のみで電流に変換される。一方、第１及び第２の入力端子１、２の第１及び第２の信号の電圧が基準電圧源１５の電圧を越えると、第１及び第２の比較器１３、２４及びスイッチ回路１２、２３により、第３及び第４の電流源１１、２２の電流が第１の電流源７に流れ込んで第１の電流源７の電流が相殺され、第１の差動対５には電流が流れず、入力された差動信号は第２の差動対４のみで電流に変換される。他の動作及び効果は図１及び図９の演算増幅器と同様であるので、その説明を省略する。
【００７４】
尚、本実施の形態のように差動対４、５をｎチャンネルＭＯＳトランジスタで構成するのに代えて、ｐチャンネルＭＯＳトランジスタで構成したブロック構成を図１９に、その具体的回路構成を図２０に示す。
【００７５】
（第６の実施の形態）
次に、本発明の第６の実施の形態の演算増幅器を説明する。
【００７６】
図２１は本実施の形態の差動増幅器のブロック構成を示す。本実施の形態の演算増幅器は、図１３に示した第４の実施の形態の演算増幅器に対して、更に、前記図１７に示した第５の実施の形態と同様に、第４の電流源２２と、第２のスイッチ回路２３と、第２の比較器２４とを追加したものである。その他の構成は図１３の演算増幅器と同一である。図２２は図２１の演算増幅器の具体的回路構成を示す。
【００７７】
従って、本実施の形態では、第４の実施の形態と第５の実施の形態とを合わせた作用及び効果が得られる。
【００７８】
尚、本実施の形態のように差動対４、５をｎチャンネルＭＯＳトランジスタで構成するのに代えて、ｐチャンネルＭＯＳトランジスタで構成したブロック構成を図２３に、その具体的回路構成を図２４に示す。
【００７９】
（第７の実施の形態）
更に、本発明の第７の実施の形態の演算増幅器を図２５に示す。本実施の形態の演算増幅器は、図１３に示した第４の実施の形態の演算増幅器において、第３の電流源１１、スイッチ回路１２及び比較器１３を削除し、これに代えて第３及び第４の電圧リミット回路２５、２６を追加したものである。即ち、本実施の形態では、第３の電流源１１の電流を第１又は第２の電流源７、６に流して電流を相殺する構成を採用せず、２対の電圧リミット回路２０、２１及び２５、２６により、第１の差動対５と第２の差動対４の電流変換作用を切り換えるようにしたものである。
【００８０】
前記第３及び第４の電圧リミット回路２５、２６は、第３及び第４のレベルシフト回路１８、１９で電圧レベルシフトされた差動信号の電圧を基準電圧源１５の電圧以上に制限し、この電圧制限した差動信号を第１の差動対４に出力して電流に変換させる。
【００８１】
図２６は、図２５に示した演算増幅器のうち差動増幅器の具体的回路構成を示す。同図では、３個のｐチャンネルＭＯＳトランジスタＭ９、Ｍ１０、Ｍ１９により第１のレベルシフト回路８及び第１の電圧リミット回路２０を構成し、３個のｐチャンネルＭＯＳトランジスタＭ４、Ｍ５、Ｍ１８により第２のレベルシフト回路９及び第２の電圧リミット回路２１を構成する。また、３個のｎチャンネルＭＯＳトランジスタＭ１４、Ｍ１５、Ｍ２０により第３のレベルシフト回路１８及び第３の電圧リミット回路２５を構成し、３個のｎチャンネルＭＯＳトランジスタＭ１６、Ｍ１７、Ｍ２１により第４のレベルシフト回路１９及び第３の電圧リミット回路２６を構成する。
【００８２】
以上のように構成された本実施の形態の差動増幅器の動作を、以下、図２５及び図２６を用いて説明する。
【００８３】
図２５において、第１及び第２の入力端子１、２の差動信号を構成する第１及び第２の信号の各電圧が基準電圧源１５の電圧よりも低い際には、入力された差動信号は第１及び第２のレベルシフト回路８、９を通り、更に第１及び第２の電圧リミット回路２０、２１を通って、第１の差動対５で電流に変換された後、電流合成及び増幅回路１０を通って、出力端子３から増幅、出力される。一方、前記差動信号は第３及び第４のレベルシフト回路１８、１９を通るが、第３及び第４の電圧リミット回路２５、２６により遮断されて、第２の差動対４には至らない。従って、差動信号の電圧が基準電圧源１５の電圧よりも低い際には、差動増幅器の変換率ｇｍは、第１の差動対５を構成するｎチャンネルＭＯＳトランジスタのコンダクタンスをｇｍｎとして、
ｇｍ＝ｇｍｎ
で表現される。
【００８４】
次に、第１及び第２の入力端子１、２の第１及び第２の信号の各電圧が基準電圧源１５の電圧以上の際には、前記とは逆に、第３及び第４のレベルシフト回路１８、１９を通り、第３及び第４の電圧リミット回路２５、２６を通って、第２の差動対４で電流に変換された後、電流合成及び増幅回路１０を通って増幅され、出力端子３から出力される。他方、前記差動信号は第１及び第２のレベルシフト回路８、９を通るが、第１及び第２の電圧リミット回路２０、２１で遮断されて、第１の差動対５には至らない。従って、差動信号の電圧が基準電圧源１５の電圧以上高い際には、差動増幅器の変換率ｇｍは、
ｇｍ＝ｇｍｎ
で表現される。従って、全入力動作電圧範囲で利得が等しくなる。
【００８５】
続いて、図２６を用いて動作を更に詳細に説明する。第１及び第２の入力端子１、２の差動信号の電圧が基準電圧源１５の電圧未満の際には、入力された差動信号はｐチャンネルＭＯＳトランジスタＭ５、Ｍ１０を通り、ｎチャンネルＭＯＳトランジスタＭ６、Ｍ７を通って、出力端子１６、１７から差動増幅器の電流出力として出力される。他方、ｎチャンネルＭＯＳトランジスタＭ１４、Ｍ１６は遮断されて、差動信号は第２の差動対４を構成するｎチャンネルＭＯＳトランジスタＭ１、Ｍ２には通らない。このとき、差動増幅器の変換率ｇｍは、
ｇｍ＝ｇｍｎ
で表現される。
【００８６】
一方、第１及び第２の入力端子１、２の差動信号の電圧が基準電圧源１５の電圧以上高い際には、入力された差動信号は、ｎチャンネルＭＯＳトランジスタＭ１４、Ｍ１６を通り、更に第２の差動対４を構成するｎチャンネルＭＯＳトランジスタＭ１、Ｍ２を通り、出力端子１６、１７から差動増幅器の電流出力として出力される。他方、ｐチャンネルＭＯＳトランジスタＭ５、Ｍ１０は遮断されて、第１の差動対５を構成するｎチャンネルＭＯＳトランジスタＭ６、Ｍ７に差動信号は通らない。このとき、差動増幅器の変換率ｇｍは、
ｇｍ＝ｇｍｎ
となる。従って、全入力動作電圧範囲で利得が等しくなる。
【００８７】
しかも、２対の電圧リミット回路２０、２１及び２５、２６は、図２６から判るように、ｐチャンネルＭＯＳトランジスタＭ１０、Ｍ１９、Ｍ５、Ｍ１８及びｎチャンネルＭＯＳトランジスタＭ１４、Ｍ２０、Ｍ１６、Ｍ２１により構成されるが、カレントミラー回路を構成しないので、高速な切り換え動作が可能であり、演算増幅器が高速に動作する。
【００８８】
また、差動信号は、その電圧が基準電圧源１５の電圧未満の場合には第１及び第２のレベルシフト回路８、９を通り、基準電圧源１５の電圧以上の場合には第３及び第４のレベルシフト回路１８、１９を通るので、全入力動作電圧範囲で利得損失や周波数特性の劣化が均一になる。
【００８９】
尚、図２６の差動増幅器では、動作条件として、ｐチャンネルＭＯＳトランジスタＭ４、Ｍ９が飽和領域で動作し、且つｎチャンネルＭＯＳトランジスタＭ１、Ｍ２が動作するときにはｎチャンネルＭＯＳトランジスタＭ３が飽和領域で動作し、一方、ｎチャンネルＭＯＳトランジスタＭ６、Ｍ７が動作するときにはｎチャンネルＭＯＳトランジスタＭ８が飽和領域で動作するように基準電圧源１５の電圧を選定すれば良い。また、ｐチャンネルＭＯＳトランジスタＭ５、Ｍ１０によるレベルシフト電圧量は、ｎチャンネルＭＯＳトランジスタＭ８が飽和動作で動作するように、ｐチャンネルＭＯＳトランジスタＭ５、Ｍ１０、ｎチャンネルＭＯＳトランジスタＭ６、Ｍ７のゲート幅及びゲート長を選べば良い。更に、ｎチャンネルＭＯＳトランジスタＭ１４、Ｍ１６によるレベルシフト電圧量は、ｎチャンネルＭＯＳトランジスタＭ３が飽和動作で動作するように、ｎチャンネルＭＯＳトランジスタＭ１４、Ｍ１６、ｎチャンネルＭＯＳトランジスタＭ１、Ｍ２のゲート幅及びゲート長を選べば良い。
【００９０】
本実施の形態のように差動対４、５をｎチャンネルＭＯＳトランジスタで構成するのに代えて、ｐチャンネルＭＯＳトランジスタで構成したブロック構成を図２７に、その具体的回路構成を図２８に示す。
【００９１】
【発明の効果】
以上説明したように、請求項１及び請求項２記載の発明によれば、全入力動作電圧範囲において利得が等しく、且つ、高速に動作することができる差動増幅器及び演算増幅器を実現できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の演算増幅器のブロック構成を示す図である。
【図２】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図３】  同演算増幅器をｐチャンネルＭＯＳトランジスタで構成した場合のブロック構成を示す図である。
【図４】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図５】  本発明の第２の実施の形態の演算増幅器のブロック構成を示す図である。
【図６】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図７】  同演算増幅器をｐチャンネルＭＯＳトランジスタで構成した場合のブロック構成を示す図である。
【図８】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図９】  本発明の第３の実施の形態の演算増幅器のブロック構成を示す図である。
【図１０】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図１１】  同演算増幅器をｐチャンネルＭＯＳトランジスタで構成した場合のブロック構成を示す図である。
【図１２】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図１３】  本発明の第４の実施の形態の演算増幅器のブロック構成を示す図である。
【図１４】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図１５】  同演算増幅器をｐチャンネルＭＯＳトランジスタで構成した場合のブロック構成を示す図である。
【図１６】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図１７】  本発明の第５の実施の形態の演算増幅器のブロック構成を示す図である。
【図１８】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図１９】  同演算増幅器をｐチャンネルＭＯＳトランジスタで構成した場合のブロック構成を示す図である。
【図２０】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図２１】  本発明の第６の実施の形態の演算増幅器のブロック構成を示す図である。
【図２２】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図２３】  同演算増幅器をｐチャンネルＭＯＳトランジスタで構成した場合のブロック構成を示す図である。
【図２４】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図２５】  本発明の第７の実施の形態の演算増幅器のブロック構成を示す図である。
【図２６】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図２７】  同演算増幅器をｐチャンネルＭＯＳトランジスタで構成した場合のブロック構成を示す図である。
【図２８】  同演算増幅器内の差動増幅器の具体的回路構成を示す図である。
【図２９】  非特許文献１の差動増幅器の回路構成を示す図である。
【図３０】  同差動増幅器をｐチャンネルＭＯＳトランジスタで構成した回路を示す図である。
【図３１】  特許文献１の増幅器の具体的回路構成を示す図である。
【図３２】  同増幅器のブロック回路構成を示す図である。
【図３３】  特許文献２の増幅器の具体的回路構成を示す図である。
【図３４】  同増幅器のブロック回路構成を示す図である。
【図３５】  特許文献３の増幅器の具体的回路構成を示す図である。
【図３６】  同増幅器のブロック回路構成を示す図である。
【符号の説明】
１                      第１の入力端子
２                      第２の入力端子
３                      出力端子
４                      第２の差動対
５                      第１の差動対
６                      第２の電流源
７                      第１の電流源
１１                    第３の電流源
８                      第１のレベルシフト回路
９                      第２のレベルシフト回路
１０                    電流合成及び増幅回路
１２                    スイッチ回路
１３                    比較器
１５                    基準電圧源
１６                    第１の出力端子
１７                    第２の出力端子
１８                    第３のレベルシフト回路
１９                    第４のレベルシフト回路
２０                    第１の電圧リミット回路
２１                    第２の電圧リミット回路
２２                    第４の電流源
２３                    第２のスイッチ回路
２４                    第２の比較器
２５                    第３の電圧リミット回路
２６                    第４の電圧リミット回路
Ｍ１２                  ＭＯＳトランジスタ（第１のトランジスタ）
Ｍ１３                  ＭＯＳトランジスタ（第２のトランジスタ）
ＶＤＤ                  正電源印加端子
ＶＳＳ                  負電源印加端子又は接地端子
【図１】
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【図２】
0003990966.tif 000003
【図３】
0003990966.tif 000004
【図４】
0003990966.tif 000005
【図５】
0003990966.tif 000006
【図６】
0003990966.tif 000007
【図７】
0003990966.tif 000008
【図８】
0003990966.tif 000009
【図９】
0003990966.tif 000010
【図１０】
0003990966.tif 000011
【図１１】
0003990966.tif 000012
【図１２】
0003990966.tif 000013
【図１３】
0003990966.tif 000014
【図１４】
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【図１５】
0003990966.tif 000016
【図１６】
0003990966.tif 000017
【図１７】
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【図１８】
0003990966.tif 000019
【図１９】
0003990966.tif 000020
【図２０】
0003990966.tif 000021
【図２１】
0003990966.tif 000022
【図２２】
0003990966.tif 000023
【図２３】
0003990966.tif 000024
【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0003990966.tif 000031
【図３１】
0003990966.tif 000032
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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