(57)【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板の表面から所定の深さに第２導電型不純物注入する第１イオン注入を行った後、熱処理し、第２導電型の第１ウエル層を形成する工程と、
上記第１ウエル層から上記半導体基板表面までの、上記第１ウエル層上部の半導体基板内部を囲むように、第２導電型の不純物を注入エネルギーを変えて、複数回行う第２イオン注入及び、上記第１ウエル層から上記半導体基板表面までの、上記第１ウエル層上の半導体基板内部全体に、第１導電型の不純物を注入エネルギーを変えて、複数回行う第３イオン注入を行い、上記第３イオン注入後に熱処理を行うことにより、第２イオン注入領域に第２導電型の第２ウエル層を、上記第３イオン注入領域に第１導電型の第３ウエル層を形成する工程とを有することを特徴とする、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、負バイアス消去を行うフラッシュメモリ等に使用されるトリプルウエル構造を形成する方法に関するものである。
【０００２】
【従来の技術】
以下、図５及び図６を用いて、従来のトリプルウエル構造の半導体装置の製造工程（特開平５−２８３６２９号公報に開示）を説明する。
【０００３】
まず、Ｐ型シリコン基板１１の表面にＮ型ウエル層形成用の注入マスクとしてレジストマスク１２ａを形成した後、イオン注入工程にて、注入エネルギーを１２０ｋｅＶ、注入量を６×１０12ｃｍ-2で第１のリンイオン注入を行う（図５（ａ））。その後、レジストマスク１２ａを除去し、１１５０℃で２０時間程度の熱処理を施し、Ｎ型ウエル層１３を形成する（図５（ｂ））。この際、Ｎ型ウエル１３の深さは約６μｍ、表面不純物濃度は１〜２×１０16ｃｍ-3程度になる。
【０００４】
次に、高濃度のＮ型ウエル層を形成するために、第１のリン注入工程で用いたのと同一パターンのレジスト注入マスク１２ｂを用いて、注入エネルギーを８ＭｅＶ、注入量を１×１０13ｃｍ-2で第２のリンイオン注入を行い、先に形成したＮ型ウエル層１３より５〜６μｍ程度深いところに、高濃度のＮ型ウエル層１４を形成する（図５（ｃ））。
【０００５】
次に、Ｐ型ウエル層形成用の注入マスクとしてレジストマスク１２ｃを形成した後、イオン注入工程にてＮ型ウエル層１３中に第３のボロンイオン注入を行うが、この注入量は２×１０12ｃｍ-2として、注入エネルギーを１４０ＫｅＶ、３４０ＫｅＶ、６００ＫｅＶ、８００ＫｅＶと変えてそのピーク濃度が０．４μｍ、０．８μｍ、１．２μｍ、１．６μｍと異なるようにＮ型ウエル層１３中に多段階のボロン注入層１５ａを形成する（図６（ａ））。
【０００６】
その後、レジストマスク１２ｃを除去し、１１００℃で１０時間程度の熱処理を施し、Ｐ型ウエル層１５ｂを形成し、トリプルウエル構造を形成する（図６（ｂ））。
【０００７】
【発明が解決しようとする課題】
高濃度の深いＮ型ウエル１４の不純物のピーク濃度が高いとオン耐圧が低く、寄生バイポーラトランジスタの動作を起こしてしまう。即ち、動作原理は、図６（ｃ）及び従来のトリプルウエルを使用した場合の寄生バイポーラトランジスタの模式図である図７に示すように、高濃度の深いＮ型ウエル層１４とＰ型ウエル層１５ｂとの間に逆電圧がかかるときに、Ｐ型ウエル層１５ｂ内に形成された周辺トランジスタのソース／ドレインであるＮ+拡散層１７とＰ型ウエル層１５ｂとの間に順バイアスのノイズが入った場合、周辺トランジスタのＮ+拡散層１７がエミッタ、Ｐ型ウエル層１５ｂがベース、高濃度の深いＮ型ウエル層１４がコレクタの役割を果たし、高濃度の深いＮ型ウエル層１４とＰ型ウエル層１５ｂとの間にかかる逆電圧が大きくなると、各ウエル層内部にブレークダウン電流が流れてしまい、トリプルウエル内に形成されるトランジスタの破壊につながる。
【０００８】
一方、Ｎ型ウエル層の濃度を低くするため、イオン注入量を減らすと、Ｎ型ウエル層のシート抵抗が高くなり、また、Ｎ型ウエル層１３の濃度が低いとＰ型ウエル層１５ｂとＰ型シリコン基板１１との間でパンチスルーが生じる。このため、深いＮ型ウエル層の不純物濃度分布を精度よくコントロールする必要がある。
【０００９】
ところが、従来の方法では、Ｎ型ウエル層１３を形成するための高温長時間の熱処理及びＰ型ウエル層１５ｂを形成し、深いＮ型ウエル層の濃度を最適化するための高温長時間のドライブ処理を施しているため、深いＮ型ウエル層１４の濃度を最適化することはできても、同時にＮ型ウエル層１４とＰ型ウエル層１５ｂは横方向に広がるので、ウエル面積は大きくなり、周辺回路部の微細化が困難であった。
【００１０】
更に、従来の方法では、形成されたＮ型ウエル層の中にＰ型ウエル層を形成しているので、図４（ａ）のごとく形成されたＮ型ウエル層を打ち消すほどの、高濃度のＰ型不純物導入を行った。このため、シリコン基板表面の不純物濃度が高くなる問題点があった。尚、図４（ａ）において、符号ＡはＰ型ウエル層１５ｂの不純物濃度分布を示し、符号ＢはＮ型ウエル層１３の不純物濃度分布を示し、符号Ｃは深いＮ型ウエル層１４の不純物濃度分布を示している。
【００１１】
また、寄生バイポーラトランジスタ動作を抑制するためには、オン耐圧（ＢＶｏｎ）を高くすればよいが、そのためには、深いＮ型ウエルのアニール時間とオン耐圧との関係である図３に示すように、イオン注入後高温アニールをすればよい。但し、アニールをどの段階で行うかによって、ウエルの面積が異なる。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１の導電型の半導体基板の表面から所定の深さに第２導電型不純物注入する第１イオン注入を行った後、熱処理し、第２導電型の第１ウエル層を形成する工程と、
上記第１ウエル層から上記半導体基板表面までの、上記第１ウエル層上部の半導体基板内部を囲むように、第２導電型の不純物を注入エネルギーを変えて、複数回行う第２イオン注入及び、上記第１ウエル層から上記半導体基板表面までの、上記第１ウエル層上の半導体基板内部全体に、第１導電型の不純物を注入エネルギーを変えて、複数回行う第３イオン注入を行い、上記第３イオン注入後に熱処理を行うことにより、第２イオン注入領域に第２導電型の第２ウエル層を、上記第３イオン注入領域に第１導電型の第３ウエル層を形成する工程とを有することを特徴とするものである。
【００１３】
【実施の形態】
以下、一実施の形態に基づいて本発明について詳細に説明する。
【００１４】
図１及び第２は本発明の一実施の形態の半導体装置の製造工程図、図４は本発明の効果の説明に供する図である。尚、図１及び図２において、１はＰ型シリコン基板、２ａ、２ｂ、２ｃはレジストマスク、３は深い高濃度の第１のＮ型ウエル層、４ａは第２のリンイオン注入領域、４ｂは第２のＮ型ウエル層、５はボロンイオン注入領域、５ａはＰ型ウエル層を示す。
【００１５】
以下、図１及び図２を用いて本発明の一実施の形態の半導体装置の製造工程を説明する。
【００１６】
まず、公知の技術で、Ｐ型シリコン基板１に深いＮ型ウエル層形成用の注入マスクとして、レジストマスク２ａを形成した後、高エネルギー注入機を用いて、注入エネルギーを３ＭｅＶ、注入量を５×１０12ｃｍ-2として、第１のリンイオン注入を行い（図１（ａ））、その後レジストマスク２ａを取り除く。
【００１７】
次に、周辺回路部の素子分離のためのロコス酸化を１１００℃で、１００分間行い、５０００Åのロコス酸化膜を形成すると同時に、深いＮ型ウエル層のドライブを行い、深い高濃度の第１のＮ型ウエル層３を形成する。このドライブによって、第１のＮ型ウエル層３の深さ方向の濃度分布を所定の分布になるようにする。このための熱処理は、ロコス酸化に限定されず、所定の分布となるような条件であればよい（図１（ｂ））。このとき、深い第１のＮ型ウエル層３の濃度ピークをシリコン基板表面から２．５μｍのところに位置させる。
【００１８】
次に、公知の技術で、メモリセルアレイ内の素子分離を行った後、Ｎ型ウエル層形成用の注入マスクとして、レジストマスク２ｂを形成し、高エネルギー注入機を用いて、多段階で、リンをイオン注入し、高濃度の第１のＮ型ウエル層３と基板１表面との間にリンイオン注入領域４ａを形成する（図１（ｃ））。
【００１９】
具体的には、一回目のイオン注入は、注入量を２×１０12ｃｍ-2とし、注入エネルギーを２００ＫｅＶとし、２回目のイオン注入は、注入量を２×１０12ｃｍ-2とし、注入エネルギーを９００ＫｅＶとし、３回目のイオン注入は、注入量を４×１０12ｃｍ-2とし、注入エネルギーを１．５ＭｅＶとする。その後、レジストマスク２ｂを取り除く。
【００２０】
次に、Ｐ型ウエル層形成用の注入マスクとして、レジストマスク２ｃを高エネルギー注入機を用いて、多段階で、ボロンをイオン注入し、ボロンイオン注入領域を形成する（図２（ａ））。具体的には、一回目のイオン注入は、注入量を３×１０12ｃｍ-2とし、注入エネルギーを１２０ＫｅＶとし、２回目のイオン注入は、注入量を１．５×１０12ｃｍ-2とし、注入エネルギーを３００ＫｅＶとし、３回目のイオン注入は、注入量を５×１０12ｃｍ-2とし、注入エネルギーを６００ＫｅＶとする。
【００２１】
その後、レジストマスク２ｃを取り除き、１０２５℃で５時間程度の熱処理を施すことによって、深い第１のＮ型ウエル層３からシリコン基板１に至る第２のＮ型ウエル層４ｂを形成すると共に、第２のＮ型ウエル層４ｂに囲まれた領域にＰ型ウエル層５ｂを形成する（図２（ｂ））。更に、Ｐ型ウエル層５ｂ内に、公知の方法により、Ｎチャネル型ＭＯＳトランジスタを形成する、トリプルウエル構造を形成する。
【００２２】
以上の工程により、基板内の濃度分布は、図４（ｂ）に示すように、従来技術（図４（ａ）に示す）に比べて、基板表面の不純物濃度を低く抑えることができる。図４（ｂ）において、符号ＤはＰ型ウエル層５ｂの不純物濃度分布を示し、符号Ｅは深い第１のＮ型ウエル層３の不純物濃度分布を示す。
【００２３】
また、本発明は、上記実施の形態のようにトリプルウエル領域に周辺回路部を形成する場合に限定されるものではなく、本発明のトリプルウエル領域にメモリセルアレイ等を形成してもよい。
【００２４】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、寄生バイポーラトランジスタ動作及びパンチスルー動作を抑制するための最適な不純物濃度分布を有する深いＮ型ウエル層を他のウエル層に影響を与えることなく独立に形成できると共に、多段階の注入をおこなうことで、高温長時間の熱処理をすることなく、Ｎ型ウエル、Ｐ型ウエルを形成することができるので、ウエル層の横方向への広がりを抑えることができる。このため本発明のトリプルウエル領域に形成される周辺回路部等の面積を縮小できる。
【００２５】
また、例えば、Ｐ型ウエル層を同じ導電型のシリコン基板に形成しているので、シリコン基板表面の不純物濃度を低く抑えることができるので、Ｐ型ウエル内に形成するトランジスタのしきい値を制御することが容易となる。
【００２６】
また、深いＮ型ウエル層形成のためのアニールを素子分離領域形成のための熱処理と兼用する構成とすれば、工程数の削減が図れる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の前半の製造工程図である。
【図２】本発明の一実施の形態の半導体装置の後半の製造工程図である。
【図３】深いＮ型ウエル層のアニール時間とオン耐圧との関係を示す図である。
【図４】本発明の効果の説明に供する図である。
【図５】従来のトリプルウエル構造の半導体装置の前半の製造工程図である。
【図６】従来のトリプルウエル構造の半導体装置の後半の製造工程図である。
【図７】従来のトリプルウエルを使用した場合の寄生バイポーラトランジスタの模式図である。
【符号の説明】
１  Ｐ型シリコン基板
２ａ、２ｂ、２ｃ  レジストマスク
３  高濃度の第１のＮ型ウエル層
４ａ  リンイオン注入領域
４ｂ  第２のＮ型ウエル層
５ａ  ボロンイオン注入領域
５ｂ  Ｐ型ウエル層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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