(57)【特許請求の範囲】
【請求項１】
二つのアクセストランジスタとインバータ一対でなった一つのフリップフロップ回路で構成されたスタティックランダムアクセスメモリ素子を製造する方法において、
半導体基板に第１活性領域と第２活性領域とを相互平行するように形成すると同時にこれらの間にこれらと平行するように第３活性領域と第４活性領域とを形成する段階と、
ゲート酸化膜を形成した後、その上部に第１導電層を蒸着してパターニングすることにより、第１アクセストランジスタと第１ドライブトランジスタとが直列に連結されるように前記第１活性領域を垂直で横断する模様の第１アクセストランジスタのゲートと第１ドライブトランジスタのゲート、第２アクセストランジスタと第２ドライブトランジスタとが直列に連結されるように前記第２活性領域を垂直で横断する模様の第２アクセストランジスタのゲートと第２ドライブトランジスタのゲート、前記第３活性領域を垂直で横断する模様の第１負荷トランジスタのゲート及び前記第４活性領域を垂直で横断する模様の第２負荷トランジスタのゲートを形成する段階と、
第１層間絶縁層を形成した後、これを部分的にエッチングすることによって、前記第１アクセストランジスタ及び前記第１ドライブトランジスタの共通ドレインを露出するＣ１、Ｃ３コンタクトホールと、前記第２ドライブトランジスタのゲートと連結されている第２負荷トランジスタのゲート上と前記第１負荷トランジスタのソースを露出するＣ６コンタクトホールと、前記第２アクセストランジスタ及び前記第２ドライブトランジスタの共有ドレインを露出するＣ２、Ｃ４コンタクトホールと、前記第１ドライブトランジスタのゲートと連結されている第１負荷トランジスタのゲート上と前記第２負荷トランジスタのソースを露出するＣ５コンタクトホールとを形成する段階と、
第２導電層を形成した後、これをパターニングすることにより、前記Ｃ１、Ｃ３コンタクトホール及びＣ６コンタクトホールを通して、前記第１アクセストランジスタ及び前記第１ドライブトランジスタの共通ドレイン、相互連結された前記第２ドライブトランジスタ及び前記第２負荷トランジスタのゲート及び前記第１負荷トランジスタのソースを連結する第１連結ラインと、前記Ｃ２、Ｃ４コンタクトホール及びＣ５コンタクトホールを通して、前記第２アクセストランジスタ及び前記第２ドライブトランジスタの共通ドレイン、相互連結された前記第１ドライブトランジスタ及び前記第１負荷トランジスタのゲート及び前記第２負荷トランジスタのソースを連結する第２連結ラインを形成する段階と、
第２層間絶縁層を形成した後、これを部分的にエッチングすることによって、前記第１アクセストランジスタのゲートを露出するＣ９第１バイアホールと、前記第２アクセストランジスタのゲートを露出するＣ１０第１バイアホールとを形成する段階と、
第３導電層を形成した後、これをパターニングすることにより、前記Ｃ９第１バイアホール及びＣ１０第１バイアホールを通して、前記第１アクセストランジスタのゲート及び第２アクセストランジスタのゲートと連結されるワードラインを形成する段階と、
第３層間絶縁層を形成した後、これを部分的にエッチングすることによって、前記第１及び第２負荷トランジスタのそれぞれのドレインを露出する２つのＣ１２第２バイアホールと、前記第１及び第２ドライブトランジスタのそれぞれのソースを露出する２つのＣ１１第２バイアホールと、前記第１アクセストランジスタのソースを露出するＣ７第２バイアホールと、前記第２アクセストランジスタのソースを露出するＣ８第２バイアホールとを形成する段階と、
第４導電層を形成した後、これをパターニングすることにより、前記２つのＣ１２第２バイアホールを通して第１及び第２負荷トランジスタのドレインと共通に連結される第１電源ラインと、前記２つのＣ１１第２バイアホールのそれぞれを通して第１及び第２ドライブトランジスタのそれぞれのソースと連結される２つの第２電源ラインと、前記Ｃ７第２バイアホールを通して第１アクセストランジスタのソースと連結される第１ビットラインと、前記Ｃ８第２バイアホールを通して第２アクセストランジスタのソースと連結される第２ビットラインとを形成する段階とを備えることを特徴とするスタティックランダムアクセスメモリ素子の製造方法。
【請求項２】
前記第１活性領域と第２活性領域とは単位セルを横断する帯模様に形成され、前記第３活性領域と第４活性領域とは前記第１活性領域及び第２活性領域と平行し、相互に対してジグザグで配置されるように形成することを特徴とする請求項１に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項３】
前記第１活性領域は、前記第１アクセストランジスタのゲートが横断する部分より前記第１ドライブトランジスタのゲートが横断する部分の幅がさらに大きく形成し、前記第２活性領域は、前記第２アクセストランジスタのゲートが横断する部分より前記第２ドライブトランジスタのゲートが横断する部分の幅がさらに大きく形成することを特徴とする請求項１に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項４】
前記第１層間絶縁層にコンタクトホールを形成する段階で、前記Ｃ１、Ｃ３コンタクトホール、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクトホール及びＣ６コンタクトホールと共に、前記第１アクセストランジスタのソース及びゲートを各々露出するＣ７コンタクトホール及びＣ９コンタクトホールと、前記第１及び第２ドライブトランジスタのそれぞれのソースを露出する２つのＣ１１コンタクトホールと、前記第２アクセストランジスタのソース及びゲートを各々露出するＣ８コンタクトホール及びＣ１０コンタクトホールと、前記第１及び第２負荷トランジスタのそれぞれのドレインを露出する２つのＣ１２コンタクトホールとを形成することを特徴とする請求項１に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項５】
前記第２導電層を形成する段階前に、
前記Ｃ１、Ｃ３コンタクトホールと、Ｃ２、Ｃ４コンタクトホールと、Ｃ５コンタクトホールと、Ｃ６コンタクトホールが完全に埋め立てられるようにタングステンを蒸着した後、前記第１層間絶縁層表面が露出される時までこれを平坦化することによって、前記Ｃ１、Ｃ３コンタクトホールと、Ｃ２、Ｃ４コンタクトホールと、Ｃ５コンタクトホールと、Ｃ６コンタクトホールとを完全に埋め立てる模様のＣ１、Ｃ３第１プラグと、Ｃ２、Ｃ４第１プラグと、Ｃ５第１プラグと、Ｃ６第１プラグとを形成する段階をさらに備えることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項６】
前記第１層間絶縁層にコンタクトホールを形成する段階で、前記Ｃ１、Ｃ３コンタクトホール、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクトホール及びＣ６コンタクトホールと共に、前記第１アクセストランジスタのソース及びゲートを各々露出するＣ７コンタクトホール及びＣ９コンタクトホールと、前記第１及び第２ドライブトランジスタのそれぞれのソースを露出する２つのＣ１１コンタクトホールと、前記第２アクセストランジスタのソース及びゲートを各々露出するＣ８コンタクトホール及びＣ１０コンタクトホールと、前記第１及び第２負荷トランジスタのそれぞれのドレインを露出する２つのＣ１２コンタクトホールとを形成し、
前記第１プラグを形成する段階で、前記Ｃ１、Ｃ３第１プラグ、Ｃ２、Ｃ４第１プラグ、Ｃ５第１プラグ及びＣ６第１プラグと共に、前記Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２コンタクトホール内に各々Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１プラグを形成することを特徴とする請求項５に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項７】
前記第２導電層をパターニングして第１連結ラインと第２連結ラインとを形成すると同時に、前記Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１プラグと各々接続するＣ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１パッド層を形成することを特徴とする請求項６に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項８】
前記第２導電層は、アルミニウム、タングステン、チタン、コバルトまたは銅で形成し、前記第３及び第４導電層はアルミニウムまたは銅で形成することを特徴とする請求項１に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項９】
前記コンタクトホール、第１バイアホール及び第２バイアホール内部はタングステンで埋め立てて、各々第１プラグ、第２プラグ及び第３プラグを形成することを特徴とする請求項１に記載のスタティックランダムアクセスメモリ素子の製造方法。
【請求項１０】
前記活性領域を形成する段階から前記第４導電層を形成する段階までの各段階は一般的なＣＭＯＳ製造方法で行われることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に一般的なＣＭＯＳスタンダードロジック（ｓｔａｎｄａｒｄ ｌｏｇｉｃ）製造工程で製造されるスタティックランダムアクセスメモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下、“ＳＲＡＭ”と称する）素子はダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；以下、“ＤＲＡＭ”と称する）素子に比べて使用しやすく高速動作が可能であるためにコンピュータのキャシュメモリや端末機器のシステムメモリとして広範囲に用いられている。最近は、システムを高性能化して複合化する趨勢に合わせて半導体チップレベルでロジック製品にＳＲＡＭをマージ（ｍｅｒｇｅ）して単一チップ化したＳＲＡＭ埋込型ロジック（ｅｍｂｅｄｄｅｄ ｌｏｇｉｃ）製品が多く用いられている。
【０００３】
図１は、一般的なＳＲＡＭ素子の単位メモリセルを示した等価回路図である。図１を参照すると、二つのアクセストランジスタＱ１、Ｑ２とＣＭＯＳインバータ対（トランジスタＱ５とＱ３とでなったインバータ及びトランジスタＱ６とＱ４とでなったインバータ）でなった一つのフリップフロップ回路（トランジスタＱ３、Ｑ４、Ｑ５及びＱ６で構成）で構成されている。ＳＲＡＭ素子のメモリセルは、フリップフロップを構成する負荷（すなわち、トランジスタＱ５とＱ６に相当する部分）の種類によって抵抗型ＳＲＡＭ、薄膜トランジスタ型ＳＲＡＭ及びフル（ｆｕｌｌ）ＣＭＯＳ型ＳＲＡＭのように大別して３種類に分けられるが、最近は電源電圧が低くなる趨勢及び超高速製品の要求等によってフルＣＭＯＳ型ＳＲＡＭに対する関心が高まっている。
【０００４】
しかし、フルＣＭＯＳ型ＳＲＡＭの場合、図１で分かるように、一つのメモリセルを構成するためには６個のトランジスタＱ１〜Ｑ６があるべきでＣ１〜Ｃ１０で表示された１０個の連結点が必要であるために、４個のトランジスタで構成される他の２種類に比べてセル面積が大きくなるという短所があって、抵抗型及び薄膜トランジスタ型に比べて高集積化には不利である。
【０００５】
図１において、第１アクセストランジスタＱ１及び第２アクセストランジスタＱ２のゲートは各々Ｃ９及びＣ１０連結点を通してワードラインＷＬと接続し、ソースは各々Ｃ７及びＣ８連結点を通して第１ビットラインＢＬ１と第２ビットラインＢＬ２と接続する。第１ＣＭＯＳインバータは第１負荷トランジスタＱ５と第１ドライブトランジスタＱ３とで構成されるが、入力端（Ｃ５連結点）は第２ＣＭＯＳインバータの出力端及び第２アクセストランジスタＱ２のドレインと各々Ｃ４連結点及びＣ２連結点を通して接続しており、出力端は第１アクセストランジスタＱ１のドレイン及び第２ＣＭＯＳインバータの入力端（Ｃ６連結点）と各々Ｃ１連結点及びＣ３連結点を通して接続している。第２ＣＭＯＳインバータは、第２負荷トランジスタＱ６と第２ドライブトランジスタＱ４とで構成されるが、入力端（Ｃ６連結点）は第１ＣＭＯＳインバータの出力端及び第１アクセストランジスタＱ１のドレインと各々Ｃ３連結点及びＣ１連結点を通して接続しており、出力端は第２アクセストランジスタＱ２のドレイン及び第１ＣＭＯＳインバータの入力端（Ｃ５連結点）と各々Ｃ２連結点及びＣ４連結点を通して接続している。また、第１及び第２負荷トランジスタＱ５及びＱ６のドレインは、Ｃ１２連結点を通して第１電源Ｖｃｃと接続し、第１及び第２ドライブトランジスタＱ３及びＱ４のソースはＣ１１連結点を通して第２電源Ｖｓｓと接続する。
【０００６】
図２は、従来のフルＣＭＯＳ型ＳＲＡＭセルの一部分を示した断面図であり、第１ＣＭＯＳインバータの入力端（第１負荷トランジスタＱ５のゲート上に形成されたＣ５連結点）と第２負荷トランジスタＱ６のソース１６及び第２アクセストランジスタＱ２のドレイン１８（第２ドライブトランジスタＱ４のドレイン１８と同一領域である）が局部的な相互連結ライン２２のＣ４連結点及びＣ２連結点を通して相互連結されている部分を示す。
【０００７】
図２において、図面符号“１０”は半導体基板を、“１２”はフィールド酸化膜を、“１４”は第１負荷トランジスタＱ５のゲートを、“１６”は第２負荷トランジスタＱ６のソースを、“１８”は第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレインを、“２０”は絶縁膜を、“２２”は局部的な相互連結ラインを、“２４”は第１層間絶縁層を、“２６”はワードラインを、“２８”は第２層間絶縁層を、“３０”は電源ラインを、“３２”は第３層間絶縁層を、そして“３４”はビットラインを示す。
【０００８】
第１ＣＭＯＳインバータの入力端（第１負荷トランジスタＱ５のゲート１４参照）は、チタン（Ｔｉ）及びチタンナイトライド（ＴｉＮ）が積層された形態の第１局部的な相互連結ライン２２を通して第２負荷トランジスタＱ６のソース１６と第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレイン１８と連結されており、第２ＣＭＯＳインバータの入力端（図示せず）は第２局部的な相互連結ライン（図示せず）を通して第１負荷トランジスタＱ５のソース（図示せず）と第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレイン（図示せず）と連結されている。
ワードライン２６は、第１及び第２アクセストランジスタＱ１及びＱ２のゲートと連結されている。
電源ライン３０とビットライン３４とは金属配線でなっており相異なる層に形成されている。前記電源ライン３０は図２を基準にした時横方向（左右方向）に配置されており、前記ビットライン３４は縦方向（前後方向）に配置されている。
【０００９】
【発明が解決しようとする課題】
図２のＳＲＡＭセルをロジック製品に搭載する場合には一般的なＣＭＯＳスタンダードロジック製造工程に追加的な工程を行なうべきであるのでマスク追加による費用増加問題と工程が複雑になるという問題点が生じる。
【００１０】
これに対して詳細に説明すると、従来のフルＣＭＯＳ型ＳＲＡＭの場合、図２に示されたように、第１ＣＭＯＳインバータの入力端と第２ＣＭＯＳインバータの出力端及び第２ＣＭＯＳインバータの入力端と第１ＣＭＯＳインバータの出力端とを連結するために、例えばチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）とが積層された構造の局部的な相互連結ライン（ｌｏｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｌｉｎｅ）２２を形成する工程を一般的なＣＭＯＳスタンダードロジック製造工程とは別途に行なうべきであるのでこれを形成するための追加的なマスクが必要になる。
【００１１】
また、ワードライン２６は、第１負荷トランジスタＱ５のゲート１４のような多結晶シリコンで形成するが、これを形成するためには、前記局部的な相互連結ラインを製造する時のように、一般的なＣＭＯＳスタンダードロジック製造工程とは別途の工程を行なうべきであるので二枚の追加的なマスク（ワードラインのためのマスクとワードラインをトランジスタと連結するコンタクトホールのためのマスク）が必要になって工程を複雑にする。
【００１２】
一方、追加的な工程なく前記図２のＳＲＡＭセルをロジック製品に搭載する場合には単位ＳＲＡＭセルの大きさが必要以上に大きくなる問題がある。
【００１３】
本発明は上記の点に鑑みなされたもので、その目的は、追加されるマスクや工程なくスタンダードＣＭＯＳロジック製造工程で製造したセル大きさの増大が最少化されたスタティックランダムアクセスメモリ素子を提供することにある。
【００１４】
さらに、本発明は、追加的なマスクや工程なくスタンダードＣＭＯＳロジック製造工程でセル大きさの増大が最少化されたスタティックランダムアクセスメモリ素子を製造する方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明によるスタティックランダムアクセスメモリ素子は、各ゲートはワードラインに接続し各ソースはビットラインに接続する第１及び第２アクセストランジスタと、第１ドライブトランジスタ及び第１負荷トランジスタで構成された第１インバータと、第２ドライブトランジスタ及び第２負荷トランジスタで構成された第２インバータと、前記第１インバータの入力端、前記第２インバータの出力端及び第２アクセストランジスタのドレインを連結する第１連結ラインと、前記第２インバータの入力端、第１インバータの出力端及び第１アクセストランジスタのドレインを連結する第２連結ラインとを含むスタティックランダムアクセスメモリ素子において、前記二つのアクセストランジスタのゲートと第１及び第２インバータを構成するトランジスタのゲートとを除いたあらゆる導電層が多層の金属層でなっていることを特徴とする。
【００１６】
前記多層の金属層は、前記第１及び第２連結ラインを構成する第１金属層、前記ワードラインを構成する第２金属層及び前記ビットラインと第１及び第２インバータに連結される電源ラインを構成する第３金属層でなっていたり、前記第１及び第２連結ラインを構成する第１金属層、前記ワードラインを構成する第２金属層、前記ビットラインを構成する第３金属層及び前記第１及び第２インバータに連結される電源ラインを構成する第４金属層でなっている。
【００１７】
本発明の一具体例によるスタティックランダムアクセスメモリ素子は、二つのアクセストランジスタとインバータ一対とでなった一つのフリップフロップ回路で構成されたスタティックランダムアクセスメモリ素子において、相互平行するように配置された第１導電型の第１活性領域と第２活性領域及びこれら間に位置する第２導電型の第３活性領域と第４活性領域とが形成されている半導体基板と、第１アクセストランジスタと第１ドライブトランジスタとが直列に連結されるように前記第１活性領域を垂直で横断する第１アクセストランジスタのゲートと第１ドライブトランジスタのゲート、第２アクセストランジスタと第２ドライブトランジスタとが直列に連結されるように前記第２活性領域を垂直で横断する第２アクセストランジスタのゲートと第２ドライブトランジスタのゲート、前記第３活性領域を垂直で横断する第１負荷トランジスタのゲート及び前記第４活性領域を垂直で横断する第２負荷トランジスタのゲートの役割をする第１導電層と、前記第１アクセストランジスタ及び前記第１ドライブトランジスタの共通ドレイン、相互連結された前記第２ドライブトランジスタのゲート及び前記第２負荷トランジスタのゲート、及び前記第１負荷トランジスタのソースを連結する第１連結ラインと、前記第２アクセストランジスタ及び前記第２ドライブトランジスタの共通ドレイン、相互連結された前記第１ドライブトランジスタのゲート及び前記第１負荷トランジスタのゲート、及び前記第２負荷トランジスタのソースを連結する第２連結ラインの役割をする第２導電層と、前記第１アクセストランジスタのゲート及び第２アクセストランジスタのゲートと連結されたワードラインの役割をする第３導電層と、前記第１及び第２負荷トランジスタのドレインと連結された第１電源ライン、前記第１及び第２ドライブトランジスタのソースと連結された第２電源ライン、前記第１アクセストランジスタのソースと連結された第１ビットライン、前記第２アクセストランジスタのソースと連結された第２ビットラインの役割をする第４導電層とを備えることを特徴とする。
【００１８】
前記第１活性領域と第２活性領域とは単位セルを横断する帯模様であり、前記第３活性領域と第４活性領域とは前記第１活性領域及び第２活性領域と平行して相互に対してジグザグで配置されており、前記第１活性領域は、前記第１アクセストランジスタのゲートが横断する部分より前記第１ドライブトランジスタのゲートが横断する部分の幅がさらに大きく、前記第２活性領域は、前記第２アクセストランジスタのゲートが横断する部分より前記第２ドライブトランジスタのゲートが横断する部分の幅がさらに大きい。また、前記第１活性領域を垂直で横断する前記第１ドライブトランジスタのゲートと前記第３活性領域を垂直で横断する前記第１負荷トランジスタのゲートは水平で相互連結されて前記第４活性領域の一端まで延長されており、前記第２活性領域を垂直で横断する前記第２ドライブトランジスタのゲートと前記第４活性領域を垂直で横断する前記第２負荷トランジスタのゲートとは水平で相互連結されて前記第３活性領域の他端まで延長されている。
【００１９】
前記第１アクセストランジスタのゲート、前記第２ドライブトランジスタのゲート及び前記第２負荷トランジスタのゲートは一直線上に位置し、これらと平行するように前記第２アクセストランジスタのゲート、前記第１ドライブトランジスタのゲート及び前記第１負荷トランジスタのゲートが他の直線上に位置する。
【００２０】
前記第１連結ラインと第２連結ラインとは相互交差しなく、前記第１連結ラインは前記第２連結ラインに連結される要素と重畳されなく、前記第２連結ラインは前記第１連結ラインに連結される要素と重畳されない。また、前記第１連結ラインは、前記第１アクセストランジスタ及び第１ドライブトランジスタの共有ドレイン上に形成されたコンタクトホールと、前記第２負荷トランジスタのゲートが第３活性領域の他端まで延長された部分と前記第１負荷トランジスタのソース上に形成されたコンタクトホールとを通して、前記第１アクセストランジスタ及び第１ドライブトランジスタの共通ドレイン、前記第２ドライブトランジスタ及び第２負荷トランジスタの相互連結されたゲート及び前記第１負荷トランジスタのソースを連結し、前記第２連結ラインは、前記第２アクセストランジスタ及び第２ドライブトランジスタの共有ドレイン上に形成されたコンタクトホールと、前記第１負荷トランジスタのゲートが第４活性領域の一端まで延長された部分と前記第２負荷トランジスタのソース上に形成されたコンタクトホールとを通して、前記第２アクセストランジスタ及び第２ドライブトランジスタの共通ドレイン、前記第１ドライブトランジスタ及び前記第１負荷トランジスタの相互連結されたゲート及び前記第２負荷トランジスタのソースを連結する。前記第１連結ライン及び第２連結ラインは、多結晶シリコン、非晶質シリコン、アルミニウム、タングステン、チタン、コバルトまたは銅のような金属物質でなっている。
【００２１】
前記ワードラインは、前記第１アクセストランジスタのゲートと連結された前記第１導電層からなった第１パッド層、及び前記第２アクセストランジスタのゲートと連結された前記第１導電層からなった第１パッド層と連結されており、前記ゲートと相互平行するように配置され、単位セルを横断する帯模様である。
【００２２】
前記第１電源ライン、第２電源ライン、第１ビットライン及び第２ビットラインは前記ワードラインに対して垂直方向に配置されており、前記第１電源ラインは、前記第１ビットライン及び第２ビットラインと平行するようにその間に形成されており、前記第２電源ラインは、前記第１電源ラインが形成されていない第１ビットラインと第２ビットライン間にこれらと平行するように形成されている。
【００２３】
前記第１電源ラインは、前記第１及び第２負荷トランジスタのドレイン上に形成された前記第２導電層からなった第１パッド層と前記第３導電層からなった第２パッド層を通して前記第１及び第２負荷トランジスタのドレインに電源電圧を供給し、前記第２電源ラインは、前記第１及び第２ドライブトランジスタのソース上に形成された前記第２導電層からなった第１パッド層と前記第３導電層からなったＣ１１第２パッド層を通して前記第１及び第２ドライブトランジスタのソースに接地電圧を供給し、前記第１ビットラインは、前記第１アクセストランジスタのソース上に形成された前記第２導電層からなった第１パッド層と前記第３導電層からなった第２パッド層を通して前記第１アクセストランジスタのソースにビットラインまたはビットラインバー電圧を供給し、前記第２ビットラインは、前記第２アクセストランジスタのソース上に形成された前記第２導電層からなった第１パッド層と前記第３導電層からなった第２パッド層を通して前記第２アクセストランジスタのソースにビットラインバーまたはビットライン電圧を供給する。
【００２４】
本発明の他の具体例によるスタティックランダムアクセスメモリ素子は、二つのアクセストランジスタとインバータ一対でなった一つのフリップフロップ回路で構成されたスタティックランダムアクセスメモリ素子において、相互平行するように配置された第１導電型の第１活性領域と第２活性領域及びこれら間に位置する第２導電型の第３活性領域と第４活性領域とが形成されている半導体基板と、第１アクセストランジスタと第１ドライブトランジスタとが直列に連結されるように前記第１活性領域を垂直で横断する第１アクセストランジスタのゲートと第１ドライブトランジスタのゲート、第２アクセストランジスタと第２ドライブトランジスタとが直列に連結されるように前記第２活性領域を垂直で横断する第２アクセストランジスタのゲートと第２ドライブトランジスタのゲート、前記第３活性領域を垂直で横断する第１負荷トランジスタのゲート及び前記第４活性領域を垂直で横断する第２負荷トランジスタのゲートの役割をする第１導電層と、前記第１アクセストランジスタ及び前記第１ドライブトランジスタの共通ドレイン、前記連結された前記第２ドライブトランジスタのゲート及び前記第２負荷トランジスタのゲート、及び前記第１負荷トランジスタのソースを連結する第１連結ラインと、前記第２アクセストランジスタ及び前記第２ドライブトランジスタの共通ドレイン、相互連結された前記第１ドライブトランジスタのゲート及び前記第１負荷トランジスタのゲート、及び前記第２負荷トランジスタのソースを連結する第２連結ラインの役割をする金属層からなった第２導電層と、前記第１アクセストランジスタのゲート及び第２アクセストランジスタのゲートと連結されたワードラインの役割をする金属層からなった第３導電層と、前記第１アクセストランジスタのソースと連結された第１ビットラインと、前記第２アクセストランジスタのソースと連結された第２ビットラインの役割をする金属層からなった第４導電層と、前記第１及び第２負荷トランジスタのドレインと連結された第１電源ラインと、前記第１及び第２ドライブトランジスタのソースと連結された第２電源ラインの役割をする金属層からなった第５導電層とを備えることを特徴とする。
【００２５】
本発明によるスタティックランダムアクセスメモリ素子の製造方法は、二つのアクセストランジスタとインバータ一対でなった一つのフリップフロップ回路で構成されたスタティックランダムアクセスメモリ素子を製造することにおいて、次のような製造方法とする。まず、半導体基板に第１活性領域と第２活性領域とを相互平行するように形成すると同時にこれらの間にこれらと平行するように第３活性領域と第４活性領域とを形成する。次に、ゲート酸化膜を形成した後、その上部に第１導電層を蒸着してパターニングすることにより、第１アクセストランジスタと第１ドライブトランジスタとが直列に連結されるように前記第１活性領域を垂直で横断する模様の第１アクセストランジスタのゲートと第１ドライブトランジスタのゲート、第２アクセストランジスタと第２ドライブトランジスタとが直列に連結されるように前記第２活性領域を垂直で横断する模様の第２アクセストランジスタのゲートと第２ドライブトランジスタのゲート、前記第３活性領域を垂直で横断する模様の第１負荷トランジスタのゲート及び前記第４活性領域を垂直で横断する模様の第２負荷トランジスタのゲートを形成する。次に、第１層間絶縁層を形成した後、これを部分的にエッチングすることによって、前記第１アクセストランジスタ及び前記第１ドライブトランジスタの共通ドレインを露出するＣ１、Ｃ３コンタクトホールと、前記第２ドライブトランジスタのゲートと連結されている第２負荷トランジスタのゲート上と前記第１負荷トランジスタのソースを露出するＣ６コンタクトホールと、前記第２アクセストランジスタ及び前記第２ドライブトランジスタの共有ドレインを露出するＣ２、Ｃ４コンタクトホールと、前記第１ドライブトランジスタのゲートと連結されている第１負荷トランジスタのゲート上と前記第２負荷トランジスタのソースを露出するＣ５コンタクトホールとを形成する。次に、第２導電層を形成した後、これをパターニングすることにより、前記Ｃ１、Ｃ３コンタクトホール及びＣ６コンタクトホールを通して、前記第１アクセストランジスタ及び前記第１ドライブトランジスタの共通ドレイン、相互連結された前記第２ドライブトランジスタ及び前記第２負荷トランジスタのゲート及び前記第１負荷トランジスタのソースを連結する第１連結ラインと、前記Ｃ２、Ｃ４コンタクトホール及びＣ５コンタクトホールを通して、前記第２アクセストランジスタ及び前記第２ドライブトランジスタの共通ドレイン、相互連結された前記第１ドライブトランジスタ及び前記第１負荷トランジスタのゲート及び前記第２負荷トランジスタのソースを連結する第２連結ラインを形成する。次に、第２層間絶縁層を形成した後、これを部分的にエッチングすることによって、前記第１アクセストランジスタのゲートを露出するＣ９第１バイアホールと、前記第２アクセストランジスタのゲートを露出するＣ１０第１バイアホールとを形成する。次に、第３導電層を形成した後、これをパターニングすることにより、前記Ｃ９第１バイアホール及びＣ１０第１バイアホールを通して、前記第１アクセストランジスタのゲート及び第２アクセストランジスタのゲートと連結されるワードラインを形成する。次に、第３層間絶縁層を形成した後、これを部分的にエッチングすることによって、前記第１及び第２負荷トランジスタのドレインを露出するＣ１２第２バイアホールと、前記第１及び第２ドライブトランジスタのソースを露出するＣ１１第２バイアホールと、前記第１アクセストランジスタのソースを露出するＣ７第２バイアホールと、前記第２アクセストランジスタのソースを露出するＣ８第２バイアホールとを形成する。次に、第４導電層を形成した後、これをパターニングすることにより、前記Ｃ１２第２バイアホールを通して第１及び第２負荷トランジスタのドレインと連結される第１電源ラインと、前記Ｃ１１第２バイアホールを通して第１及び第２ドライブトランジスタのソースと連結される第２電源ラインと、前記Ｃ７第２バイアホールを通して第１アクセストランジスタのソースと連結される第１ビットラインと、前記Ｃ８第２バイアホールを通して第２アクセストランジスタのソースと連結される第２ビットラインとを形成する。
【００２６】
前記第１層間絶縁層にコンタクトホールを形成する段階で、前記Ｃ１、Ｃ３コンタクトホール、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクトホール及びＣ６コンタクトホールと共に、前記第１アクセストランジスタのソース及びゲートを各々露出するＣ７コンタクトホール及びＣ９コンタクトホールと、前記第１及び第２ドライブトランジスタのソースを露出するＣ１１コンタクトホールと、前記第２アクセストランジスタのソース及びゲートを各々露出するＣ８コンタクトホール及びＣ１０コンタクトホールと、前記第１及び第２負荷トランジスタのドレインを露出するＣ１２コンタクトホールとを形成する。
【００２７】
また、前記第２導電層を形成する段階前に、前記Ｃ１、Ｃ３コンタクトホールと、Ｃ２、Ｃ４コンタクトホールと、Ｃ５コンタクトホールと、Ｃ６コンタクトホールが完全に埋め立てられるようにタングステンを蒸着した後、前記第１層間絶縁層表面が露出される時までこれを平坦化することによって、前記Ｃ１、Ｃ３コンタクトホールと、Ｃ２、Ｃ４コンタクトホールと、Ｃ５コンタクトホールと、Ｃ６コンタクトホールとを完全に埋め立てる模様のＣ１、Ｃ３第１プラグと、Ｃ２、Ｃ４第１プラグと、Ｃ５第１プラグと、Ｃ６第１プラグとを形成する。この時、前記第１層間絶縁層にコンタクトホールを形成する段階で、前記Ｃ１、Ｃ３コンタクトホール、Ｃ２、Ｃ４コンタクトホール、Ｃ５コンタクトホール及びＣ６コンタクトホールと共に、前記第１アクセストランジスタのソース及びゲートを各々露出するＣ７コンタクトホール及びＣ９コンタクトホールと、前記第１及び第２ドライブトランジスタのソースを露出するＣ１１コンタクトホールと、前記第２アクセストランジスタのソース及びゲートを各々露出するＣ８コンタクトホール及びＣ１０コンタクトホールと、前記第１及び第２負荷トランジスタのドレインを露出するＣ１２コンタクトホールとを形成し、前記第１プラグを形成する段階で、前記Ｃ１、Ｃ３第１プラグ、Ｃ２、Ｃ４第１プラグ、Ｃ５第１プラグ及びＣ６第１プラグと共に、前記Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２コンタクトホール内に各々Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１プラグを形成する。
【００２８】
前記第２導電層をパターニングして第１連結ラインと第２連結ラインとを形成すると同時に、前記Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１プラグと各々接続するＣ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１及びＣ１２第１パッド層を形成する。前記第２導電層は、多結晶シリコン、非晶質シリコン、アルミニウム、タングステン、チタン、コバルトまたは銅のような金属物質で形成し、前記第３及び第４導電層はアルミニウムまたは銅のような金属物質で形成する。
【００２９】
前記コンタクトホール、第１バイアホール及び第２バイアホール内部はタングステンで埋め立てて、各々第１プラグ、第２プラグ及び第３プラグを形成する。
【００３０】
前記活性領域を形成する段階から前記第４導電層を形成する段階までの各段階は一般的なＣＭＯＳ製造方法で行われる。
【００３１】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の実施の形態を詳細に説明する。しかし、本発明の実施の形態は多様な種類の異なる形態に変形でき、本発明の範囲が以下で詳述する実施形態によって限定されることと解釈されてはいけない。本発明の実施の形態は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状等はより明確な説明のために誇張されており、図面上で同一の符号で表示された要素は同一の要素を意味する。
【００３２】
図３ないし図９は、追加的なマスクや工程なくスタンダードＣＭＯＳロジック製造工程でスタティックランダムアクセスメモリ素子を製造できる本発明の一実施形態によるマスクパターンを示したレイアウトである。
【００３３】
図３は、活性領域及びゲートを形成するためのマスクパターンを示したレイアウトであり、“Ｐ１０”は第１活性領域を、“Ｐ１２”は第３活性領域を、“Ｐ１４”は第４活性領域を、“Ｐ１６”は第２活性領域を、“Ｐ１８”は第１アクセストランジスタＱ１のゲートを、“Ｐ２０”は相互連結された第１ドライブトランジスタＱ３のゲートと第１負荷トランジスタＱ５のゲートを、“Ｐ２２”は相互連結された第２ドライブトランジスタＱ４のゲートと第２負荷トランジスタＱ６のゲートを、そして“Ｐ２４”は第２アクセストランジスタＱ２のゲートを形成するためのマスクパターンである。
【００３４】
第１活性領域Ｐ１０と第２活性領域Ｐ１６とは、ＮＭＯＳトランジスタを形成するための領域として“１”字模様（または帯模様）であり相互平行するように配置されており、第３活性領域Ｐ１２と第４活性領域Ｐ１４とはＰＭＯＳトランジスタを形成するための領域として前記第１及び第２活性領域間にこれらと相互平行し、相互に対してジグザグになるように配置されている。
【００３５】
第１アクセストランジスタＱ１のゲートＰ１８は、前記第１活性領域Ｐ１０を垂直で横断するように配置されており、前記第２アクセストランジスタＱ２のゲートＰ２４は前記第２活性領域Ｐ１６を垂直で横断するように配置されている。第１活性領域Ｐ１０を垂直で横断するように配置された第１ドライブトランジスタＱ３のゲートと第３活性領域Ｐ１２を垂直で横断するように配置された第１負荷トランジスタＱ５のゲートＰ２０とは水平で伸びて第４活性領域Ｐ１４の一端まで延長している。第２活性領域Ｐ１６を垂直で横断するように配置された第２ドライブトランジスタＱ４のゲートと第４活性領域Ｐ１４を垂直で横断するように配置された第２負荷トランジスタＱ６のゲートＰ２２とは水平で伸びて第３活性領域Ｐ１２の他端まで延長している。この時、第１アクセストランジスタＱ１のゲートＰ１８、第２ドライブトランジスタＱ４のゲート及び第２負荷トランジスタＱ６のゲートＰ２２は一直線上に位置し、これらと平行するようにして前記第２アクセストランジスタＱ２のゲートＰ２４、第１ドライブトランジスタＱ３のゲート及び第１負荷トランジスタＱ５のゲートＰ２０は他の一直線上に位置する。
【００３６】
第１活性領域Ｐ１０は、第１アクセストランジスタＱ１のゲートＰ１８が横断する部分より第１ドライブトランジスタＱ３のゲートＰ２０が横断する部分の幅がさらに大きく、第２活性領域Ｐ１６は第２アクセストランジスタＱ２のゲートＰ２４が横断する部分より第２ドライブトランジスタＱ４のゲートＰ２２が横断する部分の幅がさらに大きい。
【００３７】
図４は、コンタクトホールを形成するためのマスクパターンを示したレイアウトであり、“Ｐ２６”は第１アクセストランジスタＱ１のソース上に形成されるＣ７コンタクトホールを、“Ｐ２８”は第１アクセストランジスタＱ１のゲート上に形成されるＣ９コンタクトホールを、“Ｐ３０”は第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレイン上に形成されるＣ１、Ｃ３コンタクトホールを、“Ｐ３２”は第１ドライブトランジスタＱ３のソース上に形成される第１インバータのＣ１１コンタクトホールを、“Ｐ３４”は第１負荷トランジスタＱ５のドレイン上に形成される第１インバータのＣ１２コンタクトホールを、“Ｐ３６”は第２負荷トランジスタＱ６及び第２ドライブトランジスタＱ４のゲートと第１負荷トランジスタＱ５のソース上に形成されるＣ６コンタクトホールを、“Ｐ３８”は第２アクセストランジスタＱ２のソース上に形成されるＣ８コンタクトホールを、“Ｐ４０”は第２アクセストランジスタＱ２のゲート上に形成されるＣ１０コンタクトホールを、“Ｐ４２”は第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレイン上に形成されるＣ２、Ｃ４コンタクトホールを、“Ｐ４４”は第２ドライブトランジスタＱ４のソース上に形成される第２インバータのＣ１１コンタクトホールを、“Ｐ４６”は第２負荷トランジスタＱ６のドレイン上に形成される第２インバータのＣ１２コンタクトホールを、そして“Ｐ４８”は第１負荷トランジスタＱ５及び第１ドライブトランジスタＱ３のゲートと第２負荷トランジスタＱ６のソース上に形成されるＣ５コンタクトホールを形成するためのマスクパターンである。
【００３８】
Ｃ１、Ｃ３コンタクトホールは、第１アクセストランジスタＱ１のドレインと第１ドライブトランジスタＱ３のドレインとを同時に露出させ、Ｃ２、Ｃ４コンタクトホールは第２アクセストランジスタＱ２のドレインと第２ドライブトランジスタＱ４のドレインとを同時に露出させ、Ｃ５コンタクトホールは相互連結された第１ドライブトランジスタＱ３のゲート及び第１負荷トランジスタＱ５のゲートと第２負荷トランジスタＱ６のソースとを同時に露出させ、Ｃ６コンタクトホールは相互連結された第２ドライブトランジスタＱ４のゲート及び第２負荷トランジスタＱ６のゲートと第１負荷トランジスタＱ５のソースとを同時に露出させる。
【００３９】
図５は、第１連結ライン、第２連結ライン及び第１パッド層を形成するためのマスクパターンを示したレイアウトであり、“Ｐ５０”はＣ７コンタクトホールを通して第１アクセストランジスタＱ１のソースと連結されるＣ７第１パッド層を、“Ｐ５２”はＣ９コンタクトホールを通して第１アクセストランジスタＱ１のゲートと連結されるＣ９第１パッド層を、“Ｐ５４”は第１インバータのＣ１１コンタクトホールを通して第１ドライブトランジスタＱ３のソースと連結される第１インバータのＣ１１第１パッド層を、“Ｐ５６”は第１インバータのＣ１２コンタクトホールを通して第１負荷トランジスタＱ５のドレインと連結される第１インバータのＣ１２第１パッド層を、“Ｐ５８”はＣ１、Ｃ３コンタクトホール及びＣ６コンタクトホールを通して第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレインと第２ドライブトランジスタＱ４及び第２負荷トランジスタＱ６のゲートと第１負荷トランジスタＱ５のソースとを連結する第１連結ラインを、“Ｐ６０”はＣ８コンタクトホールを通して第２アクセストランジスタＱ２のソースと連結されるＣ８第１パッド層を、“Ｐ６２”はＣ１０コンタクトホールを通して第２アクセストランジスタＱ２のゲートと連結されるＣ１０第１パッド層を、“Ｐ６４”は第２インバータのＣ１１コンタクトホールを通して第２ドライブトランジスタＱ４のソースと連結される第２インバータのＣ１１第１パッド層を、“Ｐ６６”は第２インバータのＣ１２コンタクトホールを通して第２負荷トランジスタＱ６のドレインと連結される第２インバータのＣ１２第１パッド層を、そして“Ｐ６８”はＣ２、Ｃ４コンタクトホール及びＣ５コンタクトホールを通して第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレインと第１ドライブトランジスタＱ３及び第１負荷トランジスタＱ５のゲートと第２負荷トランジスタＱ６のソースとを連結する第２連結ラインを形成するためのマスクパターンである。
【００４０】
前記第１連結ラインＰ５８と第２連結ラインＰ６８とは相互交差しないように配置されて、第１連結ラインＰ５８は第２連結ラインＰ６８に連結される要素（すなわち、第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレイン、第１ドライブトランジスタＱ３及び第１負荷トランジスタＱ５のゲート及び第２負荷トランジスタＱ６のソース）と重畳されなく、第２連結ラインＰ６８は第１連結ラインＰ５８に連結される要素（すなわち、第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレイン、第２ドライブトランジスタＱ４及び第２負荷トランジスタＱ６のゲート及び第１負荷トランジスタＱ５のソース）と重畳されない。
【００４１】
前記第１連結ラインＰ５８は、Ｃ１、Ｃ３コンタクトホールと、第２負荷トランジスタＱ６のゲートが第３活性領域Ｐ１２の他端まで延長された部分及び第１負荷トランジスタＱ５のソース上に形成されたＣ６コンタクトホールとを連結し、前記第２連結ラインＰ６８はＣ２、Ｃ４コンタクトホールと、第１負荷トランジスタＱ５のゲートが第４活性領域Ｐ１４の一端まで延長された部分及び第２負荷トランジスタＱ６のソース上に形成されたＣ５コンタクトホールとを連結する。
【００４２】
図６は、第１バイアホールを形成するためのマスクパターンを示したレイアウトであり、“Ｐ７０”はＣ７第１パッド層Ｐ５０上に形成されるＣ７第１バイアホールを、“Ｐ７２”はＣ９第１パッド層Ｐ５２上に形成されるＣ９第１バイアホールを、“Ｐ７４”は第１インバータのＣ１１第１パッド層Ｐ５４上に形成される第１インバータのＣ１１第１バイアホールを、“Ｐ７６”は第１インバータのＣ１２第１パッド層Ｐ５６上に形成される第１インバータのＣ１２第１バイアホールを、“Ｐ７８”はＣ８第１パッド層Ｐ６０上に形成されるＣ８第１バイアホールを、“Ｐ８０”はＣ１０第１パッド層Ｐ６２上に形成されるＣ１０第１バイアホールを、“Ｐ８２”は第２インバータのＣ１１第１パッド層Ｐ６４上に形成される第２インバータのＣ１１第１バイアホールを、そして“Ｐ８４”は第２インバータのＣ１２第１パッド層Ｐ６８上に形成される第２インバータのＣ１２第１バイアホールを形成するためのマスクパターンである。
【００４３】
図７は、ワードライン及び第２パッド層を形成するためのマスクパターンを示したレイアウトであり、“Ｐ８６”はＣ７第１バイアホール(図６のＰ７０)を通して第１アクセストランジスタＱ１のソースと連結されるＣ７第２パッド層を、“Ｐ８８”は第２インバータのＣ１２第１バイアホール(図６のＰ８４)を通して第２負荷トランジスタＱ６のドレインと連結される第２インバータのＣ１２第２パッド層を、“Ｐ９０”は第２インバータのＣ１１第１バイアホール(図６のＰ８２)を通して第２ドライブトランジスタＱ４のソースと連結される第２インバータのＣ１１第２パッド層を、“Ｐ９２”はＣ８第１バイアホール(図６のＰ７８)を通して第２アクセストランジスタＱ２のソースと連結されるＣ８第２パッド層を、“Ｐ９４”は第１インバータのＣ１２第１バイアホール(図６のＰ７６)を通して第１負荷トランジスタＱ５のドレインと連結される第１インバータのＣ１２第２パッド層を、“Ｐ９６”は第１インバータのＣ１１第１バイアホール(図６のＰ７４)を通して第１ドライブトランジスタＱ３のソースと連結される第１インバータのＣ１１第２パッド層を、そして“Ｐ９８”はＣ９第１バイアホール(図６のＰ７２)及びＣ１０第１バイアホール(図６のＰ８０)を通して第１アクセストランジスタＱ１のゲート及び第２アクセストランジスタＱ２のゲートと連結されるワードラインを形成するためのマスクパターンである。
前記ワードラインＰ９８は、ゲートと相互平行するように配置され、単位セルを横断する帯模様である。
【００４４】
図８は、第２バイアホールを形成するためのマスクパターンを示したレイアウトであり、“Ｐ１００”はＣ７第２パッド層(図７のＰ８６)上に形成されるＣ７第２バイアホールを、“Ｐ１０２”は第２インバータのＣ１２第２パッド層(図７のＰ８８)上に形成される第２インバータのＣ１２第２バイアホールを、“Ｐ１０４”は第１インバータのＣ１２第２パッド層(図７のＰ９４)上に形成された第１インバータのＣ１２第２バイアホールを、“Ｐ１０６”はＣ８第２パッド層(図７のＰ９２)上に形成されるＣ８第２バイアホールを、“Ｐ１０８”は第１インバータのＣ１１第２パッド層(図７のＰ９６)上に形成される第１インバータのＣ１１第２バイアホールを、そして“１１０”は第２インバータのＣ１１第２パッド層(図７のＰ９０)上に形成される第２インバータのＣ１１第２バイアホールを形成するためのマスクパターンである。
【００４５】
図９は、電源ライン及びビットラインを形成するためのマスクパターンを示したレイアウトであり、“Ｐ１１２”は第１インバータのＣ１１第２バイアホール(図８のＰ１０８)を通して第１ドライブトランジスタＱ３のソースと連結される第２電源ライン（すなわち、Ｖｓｓ供給ライン）を、“Ｐ１１４”はＣ７第２バイアホール(図８のＰ１００)を通して第１アクセストランジスタＱ１のソースと連結される第１ビットラインを、“Ｐ１１６”は第１インバータのＣ１２第２バイアホール(図８のＰ１０４)及び第２インバータのＣ１２第２バイアホール(図８のＰ１０２)を通して第１負荷トランジスタＱ５及び第２負荷トランジスタＱ６のドレインと連結される第１電源ライン（すなわち、Ｖｃｃ供給ライン）を、“Ｐ１１８”はＣ８第２バイアホール(図８のＰ１０６)を通して第２アクセストランジスタＱ２のソースと連結される第２ビットラインを、そして“Ｐ１２０”は第２インバータのＣ１１第２バイアホール(図８のＰ１１０)を通して第２ドライブトランジスタＱ４のソースと連結される第２電源ライン（すなわち、Ｖｓｓ供給ライン）を形成するためのマスクパターンである。
【００４６】
図１０及び図１１は、前記図３ないし図９のマスクパターンを用いて形成された本発明の一実施形態によるスタティックランダムアクセスメモリ素子の完成断面図であり、各々は図９のＡ−Ａ'線とＢ−Ｂ'線の切断面に該当する断面図である。
【００４７】
ＮＭＯＳトランジスタ（すなわち、第１及び第２アクセストランジスタＱ１及びＱ２と第１及び第２ドライブトランジスタＱ３及びＱ４）が形成される領域にはＰ型ウェル５０（またはＰ型半導体基板）が形成されており、ＰＭＯＳトランジスタ（すなわち、第１及び第２負荷トランジスタＱ５及びＱ６）が形成される領域にはＮウェル５２が形成されている。トレンチ型フィールド酸化膜５４間の領域は活性領域であり、図１０及び図１１の左側から右側に向って各々第１活性領域（図３のＰ１０）、第３活性領域（図３のＰ１２）、第４活性領域（図３のＰ１４）、第２活性領域（図３のＰ１６）に該当する。
【００４８】
第１活性領域には第１アクセストランジスタＱ１のソース及びドレインと第１ドライブトランジスタＱ３のソース及びドレインが形成されているが、図１１の図面符号“６２”は第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレインに該当する。第３活性領域には第１負荷トランジスタＱ５のソース及びドレインが形成されているが、図１１の図面符号“６４”は第１負荷トランジスタＱ５のソースに該当する。第４活性領域には第２負荷トランジスタＱ６のソース及びドレインが形成されているが、図１１の図面符号“６６”は第２負荷トランジスタＱ６のソースに該当する。第２活性領域には第２アクセストランジスタＱ２のソース及びドレインと第２ドライブトランジスタＱ４のソース及びドレインが形成されているが、図１１の図面符号“６８”は第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレインに該当する。
【００４９】
各トランジスタのゲートは、例えば不純物がドープされた多結晶シリコンのような導電物質（第１導電層）で形成されており、第１ドライブトランジスタＱ３及び第１負荷トランジスタＱ５のゲート５８は図１０に示されたように第１、第３及び第４活性領域を垂直で横断するように形成されており、第２アクセストランジスタＱ２のゲート６０は第２活性領域を垂直で横断するように形成されており、第２ドライブトランジスタＱ４及び第２負荷トランジスタＱ６のゲート（図示せず）は第２、第４及び第３活性領域を垂直で横断するように形成されており、第１アクセストランジスタＱ１のゲート（図示せず）は第１活性領域を垂直で横断するように形成されている。図面符号“５６”はゲート酸化膜である。
【００５０】
ＳＮＭ（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）を改善するためにはドライブトランジスタの幅を増やすことが有利であるので、本発明の一実施形態では、第１及び第２ドライブトランジスタＱ３及びＱ４のゲートの幅が他のトランジスタのゲートの幅よりさらに大きいように前記第１及び第２ドライブトランジスタＱ３及びＱ４のゲートが横断する部分の第１及び第２活性領域の幅は他の部分より大きく形成されている。
【００５１】
第１連結ライン８４及び第２連結ライン８６は、例えば多結晶シリコン、非晶質シリコン、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）または銅（Ｃｕ）のような金属物質（第２導電層）で形成されている。この第１連結ライン８４は、Ｃ１、Ｃ３プラグ７２及びＣ６プラグ７８を通して第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレイン６２と、第１負荷トランジスタＱ５のソース６４と、第２ドライブトランジスタＱ４及び第２負荷トランジスタＱ６のゲート（図示せず）とを連結する。前記第２連結ライン８６は、Ｃ２、Ｃ４プラグ７４及びＣ５プラグ７６を通して、第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレイン６８と、第２負荷トランジスタＱ６のソース６６と、第１ドライブトランジスタＱ３及び第１負荷トランジスタＱ５のゲート５８とを連結する。
【００５２】
前記第１連結ライン８４は、第１ＣＭＯＳインバータの出力端と第２ＣＭＯＳインバータの入力端とを連結し、前記第２連結ライン８６は第２ＣＭＯＳインバータの出力端と第１ＣＭＯＳインバータの入力端とを連結するもので、図２の局部的な相互連結ライン２２に該当する。図２の場合、前記局部的な相互連結ライン２２は、チタン及びチタンナイトライドを積層した形態で形成されており、ＣＭＯＳスタンダードロジック製造工程に別途のマスク（追加的な１枚のマスク）及び工程を追加して形成した。しかし、本発明の一実施形態による前記第１及び第２連結ライン８４及び８６は一般的な金属配線をそのまま用いて形成するので、図２のように追加的なマスクや工程なくＣＭＯＳスタンダードロジック製造工程でこれを形成することができ、しかも金属配線を用いるので抵抗を数十分の１に低めることができてＳＲＡＭセルのスピード向上の面でも図２の従来技術より有利である。
【００５３】
ワードライン９６は、第２層間絶縁層９０上に形成され、Ｃ９第２プラグ９２及びＣ１０第２プラグ９４を通して第１アクセストランジスタＱ１のゲート及び第２アクセストランジスタＱ２のゲート６０と連結されており、ストラッピング（ｓｔｒａｐｐｉｎｇ）のようにセルを横断して配置されている。このワードライン９６は第１及び第２連結ライン８４及び８６のように、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）のような金属物質でなった金属配線（第３導電層）である。図２の場合、多結晶シリコンからなったワードライン２６とこのワードライン２６を第１及び第２アクセストランジスタのゲートと連結するためのバイアホールを形成するための工程をＣＭＯＳスタンダードロジック工程とは別途の工程で行なうべきであるが（この場合、追加的に２枚のマスクが必要）、本発明の一実施形態の場合は、一般的な金属配線をそのまま用いて形成するので、図２のように追加的なマスクや工程なくＣＭＯＳスタンダードロジック製造工程でワードラインを形成することができる。
【００５４】
第１電源ライン１０４は、第１及び第２負荷トランジスタＱ５及びＱ６のドレインにＶｃｃ電源電圧を供給し、第２電源ライン１００、１０８は第１及び第２ドライブトランジスタＱ３及びＱ４のソースにＶｓｓ接地電圧を供給する。第１ビットライン１０２は第１アクセストランジスタＱ１のソースと接続し、第２ビットライン１０６は第２アクセストランジスタＱ２のソースと接続する。これら第１及び第２電源ラインと第１及び第２ビットラインは最終的な金属ラインとして、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）のような金属物質でなった金属配線であり、第３層間絶縁層９８上に形成され、図９を参照した時、活性領域に対しては平行しゲートに対しては垂直になり、相互平行するように配置されているということがわかる。
【００５５】
ＳＲＡＭセルに貯蔵されているデータを読む時、第１ビットラインＢＬと第２ビットラインＢＬバー間の微細な電圧の差を利用してセンシングするが、この時隣接したビットライン間の干渉現象が生じる場合があり、本発明の一実施形態では示されたように、第１ビットライン１０２と第２ビットライン１０６間に第１電源ライン１０４または第２電源ライン１００、１０８を配置するので前記した干渉問題を解決できる。
【００５６】
また、第３活性領域と第４活性領域とがジグザグ模様で配置（図３のＰ１２とＰ１４参照）されているのでセルの縦横比（ａｓｐｅｃｔ ｒａｔｉｏ、図３を基準にした時横方向の長さに対する縦方向の長さの比率）を小さくできる。セルの縦横比が小さければビットラインの長さが短くなるので素子の動作速度に直接的な影響を与えるビットラインのキャパシタンス値を減らすことができて結果的に素子の高速動作を可能にする。
【００５７】
加えて、本発明の一実施形態によるＳＲＡＭ素子はトランジスタのゲートを除いたあらゆる導電層を金属物質（３層の金属層）で形成するので追加的なマスクなく一般的なスタンダードＣＭＯＳ製造工程で素子を製造できるだけでなく素子の速度も向上させることができる。
【００５８】
図１２ないし図１８及び図１９ないし図２５は本発明の一実施形態によるＳＲＡＭ素子の製造方法を工程順序別に説明するための断面図であり、図１２ないし図１８は各々前記図３ないし図９のＡ−Ａ'線の切断面を示し、図１９ないし図２５は各々前記図３ないし図９のＢ−Ｂ'線の切断面を示す。
【００５９】
まず、図１２及び図１９を参照すると、ＮＭＯＳトランジスタ（第１及び第２アクセストランジスタＱ１及びＱ２と第１及び第２ドライブトランジスタＱ３及びＱ４）が形成される領域には、例えばボロン（Ｂ）イオンを２〜３×１０Ｅ１３／cm2のドーズ量でイオン注入してＰ型ウェル（または半導体基板５０）を形成し、ＰＭＯＳトランジスタ（第１及び第２負荷トランジスタＱ５及びＱ６）が形成される領域には、例えばヒ素（Ａｓ）イオンを３〜４×１０Ｅ１３／cm2のドーズ量でイオン注入してＮ型ウェル５２を形成する。以後、図３のＰ１０、Ｐ１２、Ｐ１４及びＰ１６マスクパターンを利用してトレンチ型フィールド酸化膜５４を形成することによって半導体基板を第１ないし第４活性領域に分離する。図面において、活性領域はトレンチ型フィールド酸化膜５４間の領域であり、左側から右側に向って各々第１活性領域（図３のＰ１０）、第３活性領域（図３のＰ１２）、第４活性領域（図３のＰ１４）、第２活性領域（図３のＰ１６）に該当する。この時、活性領域の模様は図３の説明と図１０及び図１１の説明を参照する。
【００６０】
続いて、半導体基板５０全面上に約３〜６ｎｍ程度厚さのゲート酸化膜５６を形成した後、例えば不純物がドープされた多結晶シリコンのような導電物質を蒸着してゲート形成物質層、すなわち第１導電層（以後各トランジスタのゲートになる）を形成し、その後、図３のＰ１８、Ｐ２０、Ｐ２２及びＰ２４のマスクパターンを利用したフォトエッチング工程を行なって第１アクセストランジスタＱ１のゲート（図示せず）（図３のＰ１８）、第１ドライブトランジスタＱ３及び第１負荷トランジスタＱ５のゲート５８（図３のＰ２０）、第２ドライブトランジスタＱ４及び第２負荷トランジスタＱ６のゲート（図示せず）（図３のＰ２２）及び第２アクセストランジスタＱ２のゲート６０（図３のＰ２４）を形成する。この時、前記各トランジスタのゲートの配置及び模様は図３の説明と図１０及び図１１の説明を参照する。
【００６１】
引続き、Ｐウェル５０領域には、例えばヒ素（Ａｓ）のようなＮ型イオンを１×１０Ｅ１３／cm2程度のドーズ量で注入して、一方Ｎウェル５２領域には、例えばボロン（Ｂ）のようなＰ型イオンを２×１０Ｅ１４／cm2程度のドーズ量で注入して各トランジスタの低濃度ソース及びドレインを形成する。続いて酸化膜を塗布して異方性エッチングする工程を進めて各ゲートの側壁に側壁スペーサを形成した後、Ｎウェル５２領域とＰウェル５０領域各々にボロンとヒ素イオンを１〜７×１０Ｅ１５／cm2程度のドーズ量で注入して各トランジスタの高濃度ソース及びドレインを形成する。図１９に示されたソース及びドレインは前記二度のイオン注入工程を経た後、完成されたＬＤＤ（Ｌｉｇhｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型ソース及びドレインを示し、“６２”領域は第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレインであり、“６４”領域は第１負荷トランジスタＱ５のソースであり、“６６”は第２負荷トランジスタＱ６のソースであり、“６８”は第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレインである。
【００６２】
図１３及び図２０を参照すると、各トランジスタのゲートまで形成されている基板全面に、例えば酸化膜を５００ｎｍ〜１０００ｎｍ程度の厚さで塗布して化学機械的研磨（Ｃhｅｍｉｃａｌ Ｍｅｃhａｎｉｃａｌ Ｐｏｌｉｓhｉｎｇ；ＣＭＰ）のような平坦化工程を経て第１層間絶縁層７０を形成した後、図４のＰ２６ないしＰ４８のマスクパターンを利用したフォトエッチング工程を行なうことによって第１アクセストランジスタＱ１のソース（図示せず）を露出させるＣ７コンタクトホール（図示せず）（図４のＰ２６）と、第１アクセストランジスタＱ１のゲート（図示せず）を露出させるＣ９コンタクトホール（図示せず）（図４のＰ２８）と、第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレイン６２を露出させるＣ１、Ｃ３コンタクトホール７２ａ（図４のＰ３０）と、第１ドライブトランジスタＱ３のソース（図示せず）を露出させる第１インバータのＣ１１コンタクトホール（図示せず）（図４のＰ３２）と、第１負荷トランジスタＱ５のドレイン（図示せず）を露出させる第１インバータのＣ１２コンタクトホール（図示せず）（図４のＰ３４）と、第１負荷トランジスタＱ５のソース６４と第２ドライブトランジスタＱ４及び第２負荷トランジスタＱ６のゲート（図示せず）を同時に露出させるＣ６コンタクトホール７８ａ（図４のＰ３６）と、第２アクセストランジスタＱ２のソース（図示せず）を露出させるＣ８コンタクトホール（図示せず）（図４のＰ３８）と、第２アクセストランジスタＱ２のゲート６０を露出させるＣ１０コンタクトホール８０ａ（図４のＰ４０）と、第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレイン６８を露出させるＣ２、Ｃ４コンタクトホール７４ａ（図４のＰ４２）と、第２ドライブトランジスタＱ４のドレイン（図示せず）を露出させる第２インバータのＣ１１コンタクトホール（図示せず）（図４のＰ４４）と、第２負荷トランジスタＱ６のドレイン（図示せず）を露出させる第２インバータのＣ１２コンタクトホール（図示せず）（図４のＰ４６）と、第１ドライブトランジスタＱ３及び第１負荷トランジスタＱ５のゲート５８と第２負荷トランジスタＱ６のソース６６を同時に露出させるＣ５コンタクトホール７６ａ（図４のＰ４８）とを形成する。
【００６３】
図１４及び図２１を参照すると、例えばタングステンのような金属物質を、例えば３００〜４００ｎｍ程度の厚さで結果物基板全面に蒸着した後、化学機械的研磨（ＣＭＰ）のような平坦化工程を進めることによって前記コンタクトホール内部を充填する模様の第１プラグを形成する。図１４及び図２１において、図面符号“７２”はＣ１、Ｃ３コンタクトホール（図２０の７２ａ）を充填するＣ１、Ｃ３第１プラグを、“７４”はＣ２、Ｃ４コンタクトホール（図２０の７４ａ）を充填するＣ２、Ｃ４第１プラグを、“７６”はＣ５コンタクトホール（図１３及び図２０の７６ａ）を充填するＣ５第１プラグを、“７８”はＣ６コンタクトホール（図２０の７８ａ）を充填するＣ６第１プラグを、そして“８０”はＣ１０コンタクトホール（図１３の８０ａ）を充填するＣ１０第１プラグを示す。示さなかったが、Ｃ７、Ｃ９、第１インバータのＣ１１及びＣ１２、Ｃ８、第２インバータのＣ１１及びＣ１２コンタクトホール内にも各々その名称に該当する第１プラグが形成される。
【００６４】
続いて、第１プラグが形成されている結果物基板上に、例えば多結晶シリコン、非晶質シリコン、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）または銅（Ｃｕ）のような金属物質を蒸着して第２導電層を形成した後、図５のＰ５０ないしＰ６８のマスクパターンを利用したフォトエッチング工程を行なうことによって、Ｃ７第１プラグを通して第１アクセストランジスタＱ１のソースと連結されるＣ７第１パッド層（図示せず）（図５のＰ５０）と、Ｃ９第１プラグを通して第１アクセストランジスタＱ１のゲートと連結される第１パッド層８２（図５のＰ５２）と、第１インバータのＣ１１第１プラグを通して第１ドライブトランジスタＱ３のソースと連結される第１インバータのＣ１１第１パッド層（図示せず）（図５のＰ５４）と、第１インバータのＣ１２第１プラグを通して第１負荷トランジスタＱ５のドレインと連結される第１インバータのＣ１２第１パッド層（図示せず）（図５のＰ５６）と、Ｃ１、Ｃ３第１プラグ７２及びＣ６プラグ７８を通して第１アクセストランジスタＱ１及び第１ドライブトランジスタＱ３のドレイン６２、第１負荷トランジスタＱ５のソース６４及び第２ドライブトランジスタＱ４及び第２負荷トランジスタＱ６のゲート（図示せず）を連結する第１連結ライン８４（図５のＰ５８）と、Ｃ８第１プラグを通して第２アクセストランジスタＱ２のソースと連結されるＣ８第１パッド層（図示せず）（図５のＰ６０）と、Ｃ１０第１プラグ８０を通して第２アクセストランジスタＱ２のゲート６０と連結されるＣ１０第１パッド層８８（図５のＰ６２）と、第２インバータのＣ１１第１プラグを通して第２ドライブトランジスタＱ４のソースと連結される第２インバータのＣ１１第１パッド層（図示せず）（図５のＰ６４）と、第２インバータのＣ１２第１プラグを通して第２負荷トランジスタＱ６のドレインと連結される第２インバータのＣ１２第１パッド層（図示せず）（図５のＰ６６）と、Ｃ２、Ｃ４第１プラグ７４及びＣ５第１プラグ７６を通して第２アクセストランジスタＱ２及び第２ドライブトランジスタＱ４のドレイン６８、第２負荷トランジスタＱ６のソース６６及び第１ドライブトランジスタＱ３及び第１負荷トランジスタＱ５のゲート５８を連結する第２連結ライン８６（図５のＰ６８）とを形成する。
【００６５】
この時、前記第１パッド層と第１及び第２連結ラインを形成する工程は金属物質を用いる一般的なフォトエッチング工程に該当するので、ＣＭＯＳスタンダード製造工程で行うことができる。前記第１及び第２連結ラインの具体的な配置及び模様は図５と図１０及び図１１の説明から分かる。
【００６６】
図１５及び図２２を参照すると、第１パッド層と第１及び第２連結ラインまで形成されている基板全面に第２層間絶縁層９０を形成した後、図６のＰ７０ないしＰ８４のマスクパターンを利用したフォトエッチング工程を行なうことによって、Ｃ７第１パッド層を露出させるＣ７第１バイアホール（図示せず）（図６のＰ７０）と、Ｃ９第１パッド層を露出させるＣ９第１バイアホール９２ａ（図６のＰ７２）と、第１インバータのＣ１１第１パッド層を露出させる第１インバータのＣ１１第１バイアホール（図示せず）（図６のＰ７４）と、第１インバータのＣ１２第１パッド層を露出させる第１インバータのＣ１２第１バイアホール（図示せず）（図６のＰ７６）と、Ｃ８第１パッド層を露出させるＣ８第１バイアホール（図示せず）（図６のＰ７８）と、Ｃ１０第１パッド層を露出させるＣ１０第１バイアホール９４ａ（図６のＰ８０）と、第２インバータのＣ１１第１パッド層を露出させる第２インバータのＣ１１第１バイアホール（図示せず）（図６のＰ８２）と、第２インバータのＣ１２第１パッド層を露出させる第２インバータのＣ１２第１バイアホール（図示せず）（図６のＰ８４）とを形成する。
【００６７】
図１６及び図２３を参照すると、前記各第１バイアホール内に、例えばタングステンのような金属物質を埋め立てた後、その表面を化学機械的研磨（ＣＭＰ）で平坦化することによって各名称に該当する第２プラグを形成する。例えば、図２３において、“９２”領域はＣ９第１バイアホール９２ａを充填するＣ９第２プラグであり、“９４”領域はＣ１０第１バイアホール９４ａを充填するＣ１０第２プラグである。続いて、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属物質を蒸着して第３導電層を形成した後、図７のＰ８６ないしＰ９８のマスクパターンを利用したフォトエッチング工程を行なうことによって、Ｃ７第２プラグを通して第１アクセストランジスタＱ１のソースと連結されるＣ７第２パッド層（図示せず）（図７のＰ８６）と、第２インバータのＣ１２第２プラグを通して第２負荷トランジスタＱ６のドレインと連結される第２インバータのＣ１２第２パッド層（図示せず）（図７のＰ８８）と、第２インバータのＣ１１第２プラグを通して第２ドライブトランジスタＱ４のソースと連結される第２インバータのＣ１１第２パッド層（図示せず）（図７のＰ９０）と、Ｃ８第２プラグを通して第２アクセストランジスタＱ２のソースと連結されるＣ８第２パッド層（図示せず）（図７のＰ９２）と、第１インバータのＣ１２第２プラグを通して第１負荷トランジスタＱ５のドレインと連結される第１インバータのＣ１２第２パッド層（図示せず）（図７のＰ９４）と、第１インバータのＣ１１第２プラグを通して第１ドライブトランジスタＱ３のソースと連結される第１インバータのＣ１１第２パッド層（図示せず）（図７のＰ９６）と、Ｃ９第２プラグ９２及びＣ１０第２プラグ９４を通して第１アクセストランジスタＱ１のゲート及び第２アクセストランジスタＱ２のゲート６０を連結するワードライン９６とを形成する。前記ワードライン９６の配置及び模様は図７の説明と図１０及び図１１の説明を参照する。
【００６８】
この時、前記第２パッド層とワードライン９６とを形成する工程は金属物質を用いる一般的なフォトエッチング工程に該当するので、ＣＭＯＳスタンダード製造工程で行うことができる。
【００６９】
図１７及び図２４を参照すると、第２パッド層とワードライン９６まで形成されている基板全面に第３層間絶縁層９８を形成した後、図８のＰ１００ないしＰ１１０のマスクパターンを利用したフォトエッチング工程を行なうことによって、Ｃ７第２パッド層を露出させるＣ７第２バイアホール（図示せず）（図８のＰ１００）と、第２インバータのＣ１２第２パッド層を露出させる第２インバータのＣ１２第２バイアホール（図示せず）（図８のＰ１０２）と、第１インバータのＣ１２第２パッド層を露出させる第１インバータのＣ１２第２バイアホール（図示せず）（図８のＰ１０４）と、Ｃ８第２パッド層を露出させるＣ８第２バイアホール（図示せず）（図８のＰ１０６）と、第１インバータのＣ１１第２パッド層を露出させる第１インバータのＣ１１第２バイアホール（図示せず）（図８のＰ１０８）と、第２インバータのＣ１１第２パッド層を露出させる第２インバータのＣ１１第２バイアホール（図示せず）（図９の１１０）とを形成する。
【００７０】
図１８及び図２５を参照すると、前記各第２バイアホール内に、例えばタングステンのような導電物質を埋め立てた後、その表面を化学機械的研磨（ＣＭＰ）で平坦化することによって各名称に該当する第３プラグを形成する。例えば、Ｃ７第２バイアホール内にはＣ７第３プラグ（図示せず）を形成し、第１インバータのＣ１１第２バイアホール内には第１インバータのＣ１１第３プラグ（図示せず）を形成する。続いて、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属物質を蒸着して第４導電層を形成した後、図９のＰ１１２ないしＰ１２０のマスクパターンを利用したフォトエッチング工程を行なうことによって、第１インバータのＣ１１第３プラグ（図示せず）を通して第１ドライブトランジスタＱ３のソースと連結される第２電源ライン（Ｖｓｓ接地電圧供給）１００（図９のＰ１１２）と、Ｃ７第３プラグ（図示せず）を通して第１アクセストランジスタＱ１のソースと連結される第１ビットライン１０２（図９のＰ１１４）と、第１インバータのＣ１２第３プラグ及び第２インバータのＣ１２第３プラグを通して各々第１負荷トランジスタＱ５のドレイン及び第２負荷トランジスタＱ６のドレインと連結される第１電源ライン（Ｖｃｃ電源電圧供給）１０４（図９のＰ１１６）と、Ｃ８第３プラグを通して第２アクセストランジスタＱ２のソースと連結される第２ビットライン１０６（図９のＰ１１８）と、第２インバータのＣ１１第３プラグを通して第２ドライブトランジスタＱ４のソースと連結される第２電源ライン（Ｖｓｓ接地電圧供給）１０８（図９のＰ１２０）とを形成する。
【００７１】
図２６ないし図２９は、本発明の他の実施形態によるマスクパターンを示したレイアウトである。
まず、図２６は、ビットラインをトランジスタに連結するための第２バイアホールを形成するためのマスクパターンを示したレイアウトであり、“Ｐ１００”はＣ７第２パッド層上に形成されるＣ７第２バイアホールを、そして“Ｐ１０６”はＣ８第２パッド層上に形成されるＣ８第２バイアホールを形成するためのマスクパターンである。
【００７２】
図２７は、ビットラインを形成するためのマスクパターンを示したレイアウトであり、“Ｐ１１４”はＣ７第２バイアホールを通して第１アクセストランジスタＱ１のソースと連結される第１ビットラインを、そして“Ｐ１１８”はＣ８第２バイアホールを通して第２アクセストランジスタＱ２のソースと連結される第２ビットラインを形成するためのマスクパターンである。
【００７３】
図２８は、電源ラインをトランジスタに連結するための第３バイアホールを形成するためのマスクパターンを示したレイアウトであり、“Ｐ１０２”は第２インバータのＣ１２第２パッド層上に形成される第２インバータのＣ１２第３バイアホールを、“Ｐ１０４”は第１インバータのＣ１２第２パッド層上に形成された第１インバータのＣ１２第３バイアホールを、“Ｐ１０８”は第１インバータのＣ１１第２パッド層上に形成される第１インバータのＣ１１第３バイアホールを、そして“Ｐ１１０”は第２インバータのＣ１１第２パッド層上に形成される第２インバータのＣ１１第３バイアホールを形成するためのマスクパターンである。
【００７４】
図２９は、電源ラインを形成するためのマスクパターンを示したレイアウトであり、“Ｐ１１２”は第１インバータのＣ１１第３バイアホールを通して第１ドライブトランジスタＱ３のソースと連結される第２電源ライン（すなわち、Ｖｓｓ供給ライン）を、“Ｐ１１６”は第１インバータのＣ１２第３バイアホール及び第２インバータのＣ１２第３バイアホールを通して第１負荷トランジスタＱ５のドレイン及び第２負荷トランジスタＱ６のドレインと連結される第１電源ライン（すなわち、Ｖｃｃ供給ライン）を、そして“Ｐ１２０”は第２インバータのＣ１１第３バイアホールを通して第２ドライブトランジスタＱ４のソースと連結される第２電源ライン（すなわち、Ｖｓｓ供給ライン）を形成するためのマスクパターンである。
【００７５】
図３０及び図３１は、各々前記図２９のＡ−Ａ'線とＢ−Ｂ'線の切断面に該当する断面図であり、前記図３ないし図７と図２６ないし図２９のマスクパターンを用いて形成された本発明の他の実施形態によるスタティックランダムアクセスメモリ素子の完成断面図である。
【００７６】
本発明の一実施形態ではビットラインと電源ラインとを同一金属層で形成したが（図１０及び図１１参照）、図３０及び図３１に示されたように本発明の他の実施形態ではビットラインと電源ラインとを相異なる金属層で形成した。
【００７７】
すなわち、本発明の一実施形態はすべて３層の金属層、すなわち、第２導電層である第１及び第２連結ライン（第１金属層）、第３導電層であるワードライン（第２金属層）、第４導電層であるビットライン及び電源ライン（第３金属層）でＳＲＡＭスタティックランダムアクセスメモリ素子を形成したが、本発明の他の実施形態ではすべて４層の金属層、すなわち、第１金属層である第１及び第２連結ライン８４及び８６と、第２金属層であるワードライン９６と、第３金属層である第１及び第２ビットライン１０２及び１０６と、第４金属層である第１及び第２電源ライン１０４及び１００、１０８とでＳＲＡＭ素子を形成した。
【００７８】
図３０及び図３１において、図面符号“１１０”は第４層間絶縁層である。
本発明の他の実施形態によるＳＲＡＭ素子を製造する場合に用いる金属物質の種類、厚さ、形成する方法等はすべて本発明の一実施形態での説明を参照する。
【００７９】
【発明の効果】
以上のように、本発明によるスタティックランダムアクセスメモリ素子及びその製造方法によると、第１インバータ及び第２インバータの相互連結とワードラインのストラッピング（ｓｔｒａｐｐｉｎｇ）のためにチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）とが積層された配線または多結晶シリコンを用いる従来技術に比べて本発明では金属配線をそのまま用いることによって（３層または４層の金属層を有する構造）配線の抵抗を数十分の１に低めることができてＳＲＡＭセルの動作速度を向上させることができる。またセル構造の改良によりＣＭＯＳスタンダードロジック製造工程で工程を進めることができるようにすることにより追加されるマスクや工程が全くない簡単な工程でもＳＲＡＭセルを製造できる。
【図面の簡単な説明】
【図１】一般的なＳＲＡＭ素子の単位メモリセルを示した等価回路図である。
【図２】従来のフルＣＭＯＳ型ＳＲＡＭセルの一部分を示した断面図である。
【図３】本発明の一実施形態によるマスクパターンを示したレイアウトである。
【図４】本発明の一実施形態によるマスクパターンを示したレイアウトである。
【図５】本発明の一実施形態によるマスクパターンを示したレイアウトである。
【図６】本発明の一実施形態によるマスクパターンを示したレイアウトである。
【図７】本発明の一実施形態によるマスクパターンを示したレイアウトである。
【図８】本発明の一実施形態によるマスクパターンを示したレイアウトである。
【図９】本発明の一実施形態によるマスクパターンを示したレイアウトである。
【図１０】前記図３ないし図９のマスクパターンを用いて形成された本発明の一実施形態によるスタティックランダムアクセスメモリ素子の完成断面図であり、図９のＡ−Ａ'線の切断面に該当する断面図である。
【図１１】前記図３ないし図９のマスクパターンを用いて形成された本発明の一実施形態によるスタティックランダムアクセスメモリ素子の完成断面図であり、図９のＢ−Ｂ'線の切断面に該当する断面図である。
【図１２】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＡ−Ａ'線の切断面に該当する断面図。
【図１３】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＡ−Ａ'線の切断面に該当する断面図。
【図１４】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＡ−Ａ'線の切断面に該当する断面図。
【図１５】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＡ−Ａ'線の切断面に該当する断面図。
【図１６】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＡ−Ａ'線の切断面に該当する断面図。
【図１７】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＡ−Ａ'線の切断面に該当する断面図。
【図１８】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＡ−Ａ'線の切断面に該当する断面図。
【図１９】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＢ−Ｂ'線の切断面に該当する断面図。
【図２０】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＢ−Ｂ'線の切断面に該当する断面図。
【図２１】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＢ−Ｂ'線の切断面に該当する断面図。
【図２２】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＢ−Ｂ'線の切断面に該当する断面図。
【図２３】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＢ−Ｂ'線の切断面に該当する断面図。
【図２４】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＢ−Ｂ'線の切断面に該当する断面図。
【図２５】本発明の一実施形態によるスタティックランダムアクセスメモリ素子の製造方法を工程順序別に説明するための断面図であり、前記図３ないし図９のＢ−Ｂ'線の切断面に該当する断面図。
【図２６】本発明の他の実施形態によるマスクパターンを示したレイアウトである。
【図２７】本発明の他の実施形態によるマスクパターンを示したレイアウトである。
【図２８】本発明の他の実施形態によるマスクパターンを示したレイアウトである。
【図２９】本発明の他の実施形態によるマスクパターンを示したレイアウトである。
【図３０】前記図２９のＡ−Ａ'線の切断面に該当する断面図である。
【図３１】前記図２９のＢ−Ｂ'線の切断面に該当する断面図である。
【符号の説明】
５０：Ｐ型ウェル（またはＰ型半導体基板）
５２：Ｎ型ウェル
５４：トレンチ型フィールド酸化膜
６２：第１ドライブトランジスタＱ３のドレイン
６４：第１負荷トランジスタＱ５のソース
６６：第２負荷トランジスタＱ６のソース
６８：第２ドライブトランジスタＱ４のドレイン
７０：第１層間絶縁層
７２：Ｃ１、Ｃ３第１プラグ
７４：Ｃ２、Ｃ４第１プラグ
７６：Ｃ５第１プラグ
７８：Ｃ６第１プラグ
８２：Ｃ９第１パッド層
８４：第１連結ライン
８６：第２連結ライン
８８：Ｃ１０第１パッド層
９０：第２層間絶縁層
９２：Ｃ９第２プラグ
９４：Ｃ１０第２プラグ
９６：ワードライン
９８：第３層間絶縁層
１００：第２電源ライン
１０２：第１ビットライン
１０４：第１電源ライン
１０６：第２ビットライン
１０８：第２電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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