(57)【特許請求の範囲】
【請求項１】
半導体記憶装置において、
複数のビット線対と、
前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、
前記ビット線対に接続され、一方のビット線を第１のレベルに駆動する第１のセンスアンプ回路部と、前記他方のビット線を前記第１のレベルより高い第２のレベルに駆動する第２のセンスアンプ回路部とを有するセンスアンプと、
前記ビット線対のそれぞれ設けられたコラムゲートと、
前記コラムゲートを介していずれかの前記ビット線対に接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をＨまたはＬレベルに駆動するクランプ回路と、
前記コラムゲートが開かれるタイミングで、前記センスアンプの第１または第２のセンスアンプ回路部のいずれか一方を非活性化するセンスアンプ制御回路とを有し、
前記センスアンプ制御回路は、読み出し時と書き込み時の両方において、前記クランプ回路がＨレベル駆動なら第２のセンスアンプ回路部を非活性化し、前記クランプ回路がＬレベル駆動なら第１のセンスアンプ回路部を非活性化することを特徴とする半導体記憶装置。
【請求項２】
請求項１において、前記センスアンプ制御回路は、前記第１及び第２のセンスアンプ回路部をそれぞれ活性化する第１及び第２の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第１または第２の活性化信号の一方を非活性レベルに駆動することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２において、前記センスアンプ制御回路は、前記第１及び第２のセンスアンプ回路部を活性化した後に、前記コラムゲートが開かれるタイミングで、前記センスアンプの第１または第２のセンスアンプ回路部のいずれか一方を非活性化し、その後当該非活性化された第１または第２のセンスアンプ回路部のいずれか一方を活性化状態にすることを特徴とする半導体記憶装置。
【請求項４】
半導体記憶装置において、
複数のビット線対と、
前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、
前記ビット線対に接続され、一方のビット線を第１のレベルに駆動する第１のセンスアンプ回路部と、前記他方のビット線を前記第１のレベルより高い第２のレベルに駆動する第２のセンスアンプ回路部とを有するセンスアンプと、
前記ビット線対のそれぞれ設けられたコラムゲートと、
前記コラムゲートを介していずれかの前記ビット線対に接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をＨまたはＬレベルに駆動するクランプ回路と、
前記第１及び第２のセンスアンプ回路部をそれぞれ活性化する第１及び第２の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第１または第２の活性化信号の一方を非活性レベルに駆動するセンスアンプ制御回路とを有し、
前記センスアンプ制御回路は、読み出し時と書き込み時の両方において、前記クランプ回路がＨレベル駆動なら第２のセンスアンプ回路部を非活性化し、前記クランプ回路がＬレベル駆動なら第１のセンスアンプ回路部を非活性化し、
更に、前記第１または第２の活性化信号の一方の非活性レベルへの駆動が、所定数のセンスアンプを有する様にワード線方向に分割されたセグメント毎に行われることを特徴とする半導体記憶装置。
【請求項５】
半導体記憶装置において、
複数のビット線対と、前記ビット線対に交差する複数のワード線と、前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、前記ビット線対に接続され一方のビット線を第１のレベルに駆動する第１のセンスアンプ回路部及び前記他方のビット線を前記第１のレベルより高い第２のレベルに駆動する第２のセンスアンプ回路部とを有するセンスアンプと、前記ビット線対のそれぞれ設けられたコラムゲートとを有する複数のメモリブロックと、
前記コラムゲートを介していずれかの前記ビット線対の接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をＨまたはＬレベルに駆動するクランプ回路と、
前記第１及び第２のセンスアンプ回路部をそれぞれ活性化する第１及び第２の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第１または第２の活性化信号の一方を非活性レベルに駆動するセンスアンプ制御回路とを有し、
前記センスアンプ制御回路は、読み出し時と書き込み時の両方において、前記クランプ回路がＨレベル駆動なら第２のセンスアンプ回路部を非活性化し、前記クランプ回路がＬレベル駆動なら第１のセンスアンプ回路部を非活性化し、
更に、前記センスアンプ制御回路は、前記第１または第２の活性化信号の一方の非活性レベルへの駆動を、選択された前記メモリブロックに対して行うことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ等の半導体記憶装置に関し、特に読み出しと書き込みにおけるセンスアンプの制御を統一し且つ書き込みを高速化した半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリは、大容量化と高速化の一途をたどっている。メモリの大容量化は、メモリセルアレイの増大、それに伴うアドレスデコーダの増大等を伴い、それらの回路を制御する制御回路の簡素化を要求する。また、一方、メモリの高速化は、読み出し速度や書き込み速度を高くすることであり、その為にそれぞれの動作に最適な異なる制御回路を設ける傾向にある。かかる相矛盾する課題を解決することが、半導体記憶装置の大容量化と高速化の要求を同時に満足させることに必要である。
【０００３】
図１は、従来の半導体記憶装置の一部概略図である。この図には、メモリセル領域ＭＣＲとその周辺回路とが示されている。メモリセル領域ＭＣＲは、複数のワード線ＷＬ、それに交差する複数のビット線対ＢＬ、及びそれらの交差位置に図示されない複数のメモリセルが設けられたセルアレイ１と、ビット線対にそれぞれ接続されたセンスアンプＳＡのアレイ５，６とを有する。図示しないワード線駆動回路によりワード線ＷＬが選択されて駆動され、そこに接続されたメモリセルの状態がビット線対ＢＬに読み出され、そのビット線対ＢＬの電位がセンスアンプＳＡにて検出され増幅される。
【０００４】
ビット線対ＢＬは、図示しないコラムゲートを経由してデータバス対ＤＢＸ、ＤＢＺに接続され、データバスアンプ４に接続される。データバスアンプ４には、データバスＤＢＸ／Ｚに読み出されたデータを更に増幅してメインデータバスＭＤＢＸ／Ｚに出力する読み出し用アンプと、外部からの書き込みデータに従って、データバスＤＢＸ／Ｚを駆動する書き込みアンプとを有する。
【０００５】
コラムゲートを選択するコラムゲート選択信号ＣＬ０Ｚ〜ＣＬ３Ｚは、それぞれコラムアドレスをデコードして得られたコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚを供給されるコラムデコーダ・ドライバ回路３により生成される。また、センスアンプ活性化のタイミング信号ＴＷＬＺは、図示しないワード線選択信号から生成され、選択されたワード線の駆動から所定時間後に活性化する信号である。このタイミング信号ＴＷＬＺに応答して、ラッチイネーブル生成回路２は、センスアンプの活性化を行うラッチイネーブル信号（活性化信号）ＬＥＸ，ＬＥＺを生成する。このラッチイネーブル信号ＬＥＸ，ＬＥＺにより、上下のセンスアンプアレイ５，６内のセンスアンプＳＡが活性化される。
【０００６】
上記の構成の半導体記憶装置の動作は、スタンバイ状態からアクティブ状態になると、先ずローアドレスが入力されてワード線ＷＬが選択され、所定時間後に活性化するタイミング信号ＴＷＬＺに応答して、センスアンプＳＡが活性化される。その後、コラムアドレスが供給されると共に、読み出しまたは書き込みのコマンドに応じて、センスアンプにより検出されたデータがデータバスアンプで増幅されて読み出されるか、或いは、外部からの書き込みデータに応じてデータバスアンプによりビット線対を介してメモリセルに書き込まれる。書き込みの場合は、コラムゲート選択信号ＣＬにより選択されないビット線対に対しては、センスアンプにより増幅された電位でメモリセルへの再書き込みが行われる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の通り、読み出し動作において、センスアンプＳＡはデータバスＤＢを駆動しながらデータバスアンプ４内の読み出しアンプに読み出しデータを伝える。一方、書き込み動作時において、メモリセルに保持されていたデータの反転データを書き込む場合は、データバスアンプ４内の書き込みアンプが、センスアンプＳＡの状態を反転駆動しながらビット線の電位を書き込みデータに応じたレベルに駆動する。従って、書き込み動作時において、選択されたビット線に接続されるセンスアンプの動作は書き込み動作を遅らせる要因になる。一方で、非選択のビット線に接続されるセンスアンプは、非選択のメモリセルに対して再書き込みを行う必要があり、ワード線ＷＬを駆動した時にセンスアンプＳＡの動作は必要である。
【０００８】
上記の書き込み動作の遅れを解決する手段として、例えば、書き込み時には選択されたビット線のセンスアンプの活性化を停止することが提案されている。しかしながら、かかる提案は、読み出し時のセンスアンプの動作と書き込み時のセンスアンプの動作とを異ならせる必要がある。その為に、その動作の制御信号を生成する回路を追加し、各センスアンプの活性化の制御信号を個別に生成できるようにする必要がある。しかも、選択コラムと非選択コラムとでセンスアンプＳＡの制御を異ならせる必要がある。
【０００９】
そこで、本発明の目的は、上記従来の課題を解決して、センスアンプは読み出し時と書き込み時とで同じ動作を行い、且つ書き込み時の高速化を実現できる半導体記憶装置を提供することにある。
【００１０】
更に、本発明の別の目的は、センスアンプは読み出し時と書き込み時で同じ動作を行い、且つ読み出し及び書き込みが共に高速化された半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、半導体記憶装置において、
複数のビット線対と、
前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、
前記ビット線対に接続され、一方のビット線を第１のレベルに駆動する第１のセンスアンプ回路部と、前記他方のビット線を前記第１のレベルより高い第２のレベルに駆動する第２のセンスアンプ回路部とを有するセンスアンプと、
前記ビット線対のそれぞれ設けられたコラムゲートと、
前記コラムゲートを介していずれかの前記ビット線対に接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記コラムゲートが開かれるタイミングで、前記センスアンプの第１または第２のセンスアンプ回路部のいずれか一方を非活性化するセンスアンプ制御回路とを有することを特徴とする。
【００１２】
上記発明によれば、コラムゲートが開かれてセンスアンプがデータバスを介してデータバスアンプに接続されたとき、センスアンプの一方のセンスアンプ回路部が非活性化されるので、データバスアンプ内の書き込みアンプとセンスアンプとの競合する動作が避けられ、書き込みを高速に行うことができる。また、書き込み時と読み出し時とで、センスアンプの制御を変更することなく、読み出しに影響を与えずに書き込み速度を上げることができる。
【００１３】
更に、本発明は、前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をＨレベルに駆動するクランプ回路を有し、前記センスアンプ制御回路は、前記コラムゲートが開かれるタイミングで、前記第２のセンスアンプ回路部を非活性化することを特徴とする。
【００１４】
上記のクランプ回路を有する場合は、Ｈレベル側にビット線対の一方を駆動する第２のセンスアンプ回路部を非活性化しても、読み出し動作に支障を与えることはない。
【００１５】
更に、本発明は、前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をＬレベルに駆動するクランプ回路を有し、前記センスアンプ制御回路は、前記コラムゲートが開かれるタイミングで、前記第１のセンスアンプ回路部を非活性化することを特徴とする。
【００１６】
上記のクランプ回路を有する場合は、Ｌレベル側にビット線対の一方を駆動する第１のセンスアンプ回路部を非活性化しても、読み出し動作に支障を与えることはない。
【００１７】
更に、本発明では、センスアンプ制御回路は、前記第１及び第２のセンスアンプ回路部をそれぞれ活性化する第１及び第２の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第１または第２の活性化信号の一方を非活性レベルに駆動し、更に、前記第１または第２の活性化信号の一方の非活性レベルへの駆動が、所定数のセンスアンプを有する様にワード線方向に分割されたセグメント毎に行われることを特徴とする。
【００１８】
上記の構成によれば、第１または第２の活性化信号線の負荷を軽くし、コラムゲートが開かれるタイミングに同期して高速に非活性化レベルへ駆動することを可能にする。
【００１９】
更に、本発明では、メモリセル領域が複数のブロック領域に分割される場合は、選択されたブロック領域内においてのみ、上記の第１または第２の活性化信号の一方の非活性化がレベルへの駆動が行われる。
【００２０】
選択されたブロック領域のコラムゲートのみが開かれてセンスアンプがデータバス線に接続されるので、そのブロック領域のセンスアンプだけ一部非活性化するだけでよい。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照しながら説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。本発明はＤＲＡＭに限定されずにセンスアンプとデータバスアンプを有するメモリ回路に適用可能であるが、以下の実施の形態例ではＤＲＡＭを例にして説明する。また、一般に以下に説明する制御信号において、引用番号にＺが付与される制御信号は活性化レベルがＨレベルであり、引用番号にＸが付与される制御信号は活性化レベルがＬレベルである。但し、ビット線やデータバスなどは、Ｘ、Ｚにより一対の構成を示す。
【００２２】
図２は、本発明の実施の形態例の半導体記憶装置の一部構成図である。図１と対応する部分には同じ引用番号を与えた。この実施の形態例は、図１と異なり、センスアンプを活性化するラッチイネーブル信号ＬＥＸ／Ｚを生成するラッチイネーブル生成回路１５には、ワード線駆動から一定時間後に発生するタイミング信号ＴＷＬＺに加えて、コラムアドレスをデコードしたコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚも供給される。そして、後で説明するラッチイネーブル生成回路から明らかな通り、ラッチイネーブル生成回路１５は、コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚのいずれかが選択状態のＨレベルになってコラムゲートが開かれる時に、ラッチイネーブル信号ＬＥＸ／Ｚのいずれか一方の活性化状態を解除する。その結果、センスアンプＳＡの増幅機能の一部が停止し、データバスアンプ内の書き込みアンプの駆動動作の遅延をなくすことができる。しかも、読み出し動作には何らの支障も与えない。
【００２３】
図２には、半導体記憶装置の一部のメモリセル領域ＭＣＲが示されているが、図示されないメモリセル領域のコラムが選択されて、図２に示されたメモリセル領域ＭＣＲのコラムが選択されない場合は、ラッチイネーブル生成回路１５に供給されるコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚは全てＬレベルとなり、センスアンプのラッチイネーブル信号の一方の非活性化は行われない。
【００２４】
但し、全てのメモリセル領域ＭＣＲ内で活性化されるワード線に従属するセンスアンプＳＡのいずれかが必ず選択される場合は、ラッチイネーブル生成回路１５は、コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚのうちいずれかが必ずＨレベルになるので、活性化されたワード線に従属する全てのセンスアンプＳＡに対してその一方のラッチイネーブル信号ＬＥＸ／Ｚを非活性化する。その結果、同様に読み出しの支障を与えずに書き込みの速度を上げることができる。
【００２５】
図３は、メモリセル領域ＭＣＲの一部の詳細回路図である。図３では、ビット線対ＢＬＸ，ＢＬＺとワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）との交差位置に、メモリセルＭＣｎ、ＭＣn+1 とが設けられる。メモリセルＭＣｎ、ＭＣn+1 とは、それぞれ選択トランジスタとキャパシタとから構成される。
【００２６】
ビット線対ＢＬＸ、ＢＬＺにはセンスアンプＳＡが接続される。図３に示されたセンスアンプＳＡは、ＣＭＯＳ回路で構成される最も一般的な回路であり、一方のビット線をグランドレベルに引き下げる第１のセンスアンプＮＡＳと、一方のビット線を高い電源レベルに引き上げる第２のセンスアンプＰＳＡとで構成される。そして、これらのセンスアンプＮＳＡ，ＰＳＡは、それぞれ活性化の為のラッチイネーブル信号ＬＥＺ，ＬＥＸにより活性化される。
【００２７】
より具体的には、第１のセンスアンプＮＳＡは、ソース端子が共通に接続され、それぞれのゲートがビット線ＢＬＺ，ＢＬＸに接続されたＮ型のトランジスタＮ１１，Ｎ１２と、その共通ソース端子ｎ２をグランドＶｓｓに引き下げる活性化トランジスタＮ１０とを有する。そして、第１のラッチイネーブル信号ＬＥＺがＨレベルに制御される時に、活性化トランジスタＮ１０が導通し、共通ソース端子ｎ１をグランドに引き下げて、ビット線ＢＬＸ、ＢＬＺのうち電気的に高い側のビット線にゲートが接続されたトランジスタＮ１１またはＮ１２が導通し、電気的に低い側のビット線をグランドレベルに引き下げる。
【００２８】
一方、第２のセンスアンプＰＳＡは、ソース端子が共通に接続され、それぞれのゲートがビット線ＢＬＺ，ＢＬＸに接続されたＰ型のトランジスタＰ１１，Ｐ１２と、その共通ソース端子ｎ２を電源ＶDDのレベルに引き上げる活性化トランジスタＰ１０とを有する。そして、第２のラッチイネーブル信号ＬＥＸがＬレベルに制御される時に、活性化トランジスタＰ１０が導通し、共通ソース端子ｎ２を電源ＶDDのレベルに引き上げて、ビット線ＢＬＸ、ＢＬＺのうち電気的に低い側のビット線にゲートが接続されたトランジスタＰ１１またはＰ１２が導通し、電気的に高い側のビット線を電源ＶDDレベルに引き上げる。尚、電源ＶDDは、チップに供給された外部電源であっても、外部電源からチップ内部で生成した内部電源であってもよい。
【００２９】
上記の通り、ＣＭＯＳ回路構成のセンスアンプＳＡは、ビット線をグランドレベルに引き下げる機能を有する第１のセンスアンプＮＳＡと、ビット線を電源ＶDDに引き上げる機能を有する第２のセンスアンプＰＳＡとを有する。そして、通常のビット線ＢＬＸ、ＢＬＺ間の微小電圧差を検出する為に、両ラッチイネーブル信号ＬＥＺ，ＬＥＸにより両センスアンプＮＳＡ、ＰＳＡを活性化して、ビット線ＢＬＸ、ＢＬＺを上下のレベルに引き上げ及び引き下げる。
【００３０】
選択されたコラムのビット線対ＢＬＺ、ＢＬＸは、コラムゲート選択信号ＣＬのＨレベルに応答して導通するコラムゲートトランジスタＮ１３，Ｎ１４を介して、データバス線対ＤＢＺ、ＤＢＸにそれぞれ接続される。データバスＤＢＸ、ＤＢＺには、後述するクランプ回路、読み出しアンプ及び書き込みアンプが接続される。
【００３１】
図４は、データバスに接続されるクランプ回路、読み出しアンプ及び書き込みアンプの例を示す詳細回路図である。クランプ回路２０は、データバスＤＢＸ／Ｚが逆相信号に駆動される時を除いて、両データバスＤＢＸ、ＤＢＺのレベルをＨレベルまたはＬレベルにクランプする回路である。図４の例では、クランプ回路２０は、３つのＰ型トランジスタＰ２０，Ｐ２１，Ｐ２２を有する。クランプ制御信号ＣＬＭＰＸのＬレベルにより、それらのトランジスタＰ２０〜Ｐ２２が同時に導通し、両データバスＤＢＸ、ＤＢＺ間をトランジスタＰ２０で短絡してイコライズすると共に、プルアップトランジスタＰ２１，Ｐ２２により電源ＶDDレベルに引き上げる。このクランプ回路２０は、読み出しまたは書き込み動作時にセンスアンプＳＡまたは書き込みアンプ５０によりデータバスが駆動される時には、非活性化され、データバスの駆動が終了すると活性化される。
【００３２】
データバスアンプＤＢＡＭＰに設けられた読み出しアンプ３０と書き込みアンプ５０とは、図４の例では同じ回路構成であり、読み出しアンプ３０は、データバスＤＢＸ／Ｚの電位差を検出して、メインデータバスＭＤＢＸ／Ｚを駆動する。一方、書き込みアンプ５０は、メインデータバスＭＤＢＸ／Ｚに供給された書き込みデータに対応する電位差を検出して、データバスＤＢＸ／Ｚを駆動する。
【００３３】
読み出しアンプ３０は、リセット用のＰ型トランジスタＰ３０，Ｐ３１と、データバスＤＢＸ／Ｚの電位差を検出するＰ型トランジスタＰ３２，Ｐ３３，Ｎ型トランジスタＮ３４〜３８からなる差動増幅回路と、差動増幅回路の出力に応答してメインデータバスＭＤＢＸ／Ｚを駆動する駆動回路とを有する。この駆動回路は、インバータ２５，２６と、Ｐ型トランジスタＰ３９，Ｐ４０及びＮ型トランジスタＮ４１，Ｎ４２とを有する。
【００３４】
読み出しアンプ３０の動作は、非活性時は活性化信号ＳＢＥＺがＬレベルとなり、トランジスタＰ３０，Ｐ３１が共に導通状態にあり、ノードｎ１０、ｎ１１が共にＨレベル状態にある。これがリセット状態である。そこで、コラムゲートが開かれて読み出しアンプ３０が活性化される時は、活性化信号ＳＢＥＺがＨレベルとなり、トランジスタＰ３０，Ｐ３１が共に非導通、トランジスタＮ３８が導通する。その結果、トランジスタＮ３６，Ｎ３７からなる差動増幅回路が活性化されて、データバス線ＤＢＸ／Ｚの電位差を検出する。
【００３５】
今仮に、データバス線ＤＢＺがＨレベル、データバス線ＤＢＸがＬレベルとすると、トランジスタＮ３６がより導通しノードｎ１１をＬレベルに引き下げる。一方、ノードｎ１１のＬレベルへの引き下げにより、トランジスタＮ３５は非導通状態になり、ノードｎ１０の引き下げはなくなる。トランジスタＰ３２，Ｐ３３，Ｎ３４，Ｎ３５はラッチ回路構成をなし、上記のノードｎ１１がＬレベル、ノードｎ１０がＨレベルの状態が保持される。
【００３６】
そして、上記のノードｎ１０とｎ１１のＨレベル及びＬレベルにより、駆動回路が動作し、トランジスタＰ３９がメインデータバスＭＤＢＺをＨレベルに駆動し、トランジスタＮ４２がメインデータバスＭＤＢＸをＬレベルに駆動する。
【００３７】
やがて、活性化信号ＳＢＥＺがＬレベルに戻ると、Ｐ型トランジスタＰ３０，Ｐ３１が共に導通して、両ノードｎ１０，ｎ１１がリセット状態のＨレベルに駆動される。
【００３８】
書き込みアンプ５０は、上記の読み出しアンプ３０と同様の回路構成であり、同様の動作を行う。書き込みアンプ５０は、リセット用のＰ型トランジスタＰ５０，Ｐ５１と、メインデータバスＭＤＢＸ／Ｚの電位差を検出するＰ型トランジスタＰ５２，Ｐ５３，Ｎ型トランジスタＮ５４〜５８からなる差動増幅回路と、差動増幅回路の出力に応答してデータバスＤＢＸ／Ｚを駆動する駆動回路とを有する。この駆動回路は、インバータ２７，２８と、Ｐ型トランジスタＰ５９，Ｐ６０及びＮ型トランジスタＮ６１，Ｎ６２とを有する。
【００３９】
書き込みアンプ５０の動作は、非活性時は活性化信号ＷＡＥＺがＬレベルとなり、トランジスタＰ５０，Ｐ５１が共に導通状態にあり、ノードｎ１２、ｎ１３が共にＨレベル状態にある。これがリセット状態である。活性化される時は、活性化信号ＷＡＥＺがＨレベルとなり、トランジスタＰ５０，Ｐ５１が共に非導通、トランジスタＮ５８が導通する。その結果、トランジスタＮ５６，Ｎ５７からなる差動増幅回路が活性化されて、メインデータバス線ＭＤＢＸ／Ｚの電位差を検出する。その後の動作は、上記の読み出しアンプ３０の場合と同様である。
【００４０】
ここで、ワード線が駆動されてからメモリセルが開かれ、センスアンプＳＡによりビット線対がＨレベルとＬレベルに駆動された後に、書き込みアンプ５０が、それとは反対のデータをコラムゲート及びビット線対を介してメモリセルに書き込む場合に、書き込みアンプ５０とセンスアンプＳＡとの動作の競合により書き込み動作が遅くなる。
【００４１】
図５は、本実施の形態例のセンスアンプＳＡと書き込みアンプ５０とを示す回路図である。この図を利用して上記の書き込み動作が遅くなる理由を説明する。図５に示される通り、書き込み動作において、センスアンプＳＡと書き込みアンプ５０とがコラムゲートＮ１３，Ｎ１４及びデータバスＤＢＸ／Ｚを介して接続される。今仮に、メモリセルＭＣにＨレベルが記憶されていて、センスアンプＳＡの活性化によりビット線ＢＬＸがＨレベルにビット線ＢＬＺがＬレベルに駆動されているとする。即ち、センスアンプＳＡのトランジスタＰ１１によりビット線ＢＬＸが駆動され、トランジスタＮ１２によりビット線ＢＬＺが駆動される。
【００４２】
そこで、メインデータバスＭＤＢＸにＬレベル、ＭＤＢＺにＨレベルが駆動されると、書き込みアンプ５０はノードｎ１２がＨレベル、ノードｎ１３がＬレベルに駆動し、データバス線ＤＢＸをＬレベル側に引き下げ、データバス線ＤＢＺをＨレベルに引き上げる。この時、図中破線で示した通り、センスアンプＳＡのトランジスタＰ１１から書き込みアンプ５０のトランジスタＮ６２に貫通電流が流れ、書き込みアンプ５０のトランジスタＮ６２の大きい駆動能力により、強制的にビット線ＢＬＸがＬレベル側に駆動される。同様に、図中一点鎖線で示した通り、書き込みアンプ５０のトランジスタＰ５９からセンスアンプＳＡのトランジスタＮ１２に貫通電流が流れ、書き込みアンプ５０のトランジスタＰ５９の大きい駆動能力により、強制的にビット線ＢＬＺがＨレベル側に駆動される。
【００４３】
上記の通り、書き込みアンプ５０は、ビット線を反転駆動させる場合は、ビット線に接続されたセンスアンプＳＡを反転する必要があり、かかる駆動動作は書き込み速度の遅延をもたらすと共に、上記の貫通電流は消費電流の増大を招く。
【００４４】
そこで、本実施の形態例では、センスアンプＳＡが活性化された後に、コラムゲートが開かれるタイミングでセンスアンプＳＡの一方の活性化信号ＬＥＸ／Ｚを非活性レベルにする。その結果、センスアンプＳＡのＨレベル引き上げ用の回路ＰＳＡまたはＬレベル引き下げ用の回路ＮＳＡの一方が非活性状態になる。従って、少なくとも上記した破線または一点鎖線の駆動トランジスタ同士のコンフリクトの一方がなくなり、書き込み動作を高速にすることができる。また、読み出しにおいては何ら支障を与えない。上記の動作は、書き込み時と読み出し時において同様であるので、書き込みと読み出しを区別してセンスアンプＳＡを制御する必要はない。
【００４５】
センスアンプＳＡの活性化信号ＬＥＸ／Ｚのいずれを非活性化するかについては、データバスクランプ回路が、Ｈレベルにクランプするか、Ｌレベルをクランプするかで選択される。データバスクランプ回路が、図４，５の様なＨレベルクランプである場合は、センスアンプＳＡの活性化信号ＬＥＸが非活性化され、Ｈレベルに引き上げる第２のセンスアンプＰＳＡが非活性化される。一方、データクランプ回路が、Ｌレベルクランプである場合は、センスアンプＳＡの活性化信号ＬＥＺが非活性化され、Ｌレベルに引き下げる第１のセンスアンプＮＳＡが非活性化される。
【００４６】
図５に示された実施の形態例では、データバスクランプ回路２０がＨレベルクランプタイプであるので、センスアンプＳＡが活性化された後、コラムゲート選択信号ＣＬ０ＺがＨレベルになるタイミングで、活性化信号であるラッチイネーブル信号ＬＥＸが一旦Ｈレベルに非活性化され、センスアンプＰＳＡ側が非活性状態になる。図５には、その為のラッチイネーブル生成回路１５が示される。ラッチイネーブル生成回路１５には、ワード線ＷＬが属するコラムに対するコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚとタイミング信号ＴＷＬＺとが供給される。更に、ＮＯＲゲート６１，６２、ＮＡＮＤゲート６３、インバータ６４，６５を有する。
【００４７】
図６は、図５の動作を示す信号波形図である。スタンドバイ状態で、データバス線対ＤＢＸ／Ｚは共にクランプ回路２０によりＨレベルに維持されている。アクティブ状態にて、ロー・アドレス・ストローブ信号／ＲＡＳに同期して供給されるコマンドがアクティブの場合、同時に供給されるローアドレスにより選択されたワード線ＷＬが立ち上がる。その結果、メモリセルＭＣのトランジスタが導通し、ビット線対ＢＬＸ、ＢＬＺに微小な電圧差が生成される。今仮に、ビット線ＢＬＸのほうが電気的に高いレベルにあるとする。
【００４８】
そこで、ビット線ＷＬの立ち上がりから所定の時間後に生成されるタイミング信号ＴＷＬＺの立ち上がりにより、ラッチイネーブル生成回路１５は、活性化信号ＬＥＺ、ＬＥＸをそれぞれＨレベル、Ｌレベルに駆動する。その結果、センスアンプＳＡの活性化トランジスタＮ１０、Ｐ１０は共に導通し、ビット線対の電圧差が検出され、Ｈレベル側センスアンプＰＳＡのトランジスタＰ１１によりビット線ＢＬＸはＨレベルに引き上げられ、Ｌレベル側センスアンプＮＳＡのトランジスタＮ１２によりビット線ＢＬＺはＬレベルに引き下げられる。
【００４９】
センスアンプＳＡが十分にビット線対ＢＬＸ、ＢＬＺを駆動してから、コラム・アドレス・ストローブ信号／ＣＡＳに同期してコラムアドレスが供給される。また、同時にコマンドとして書き込みまたは読み出しコマンドが与えられる。コラムアドレス信号から生成されるコラム選択信号ＣＡ０Ｚ〜ＣＡ３ＺのいずれかがＨレベルに立ち上がり、それに応答してコラムデコーダドライバ３によりコラムゲート選択信号ＣＬ０Ｚ〜ＣＬ３Ｚのいずれかが立ち上がり、ビット線対とデータバス線対との間のコラムゲートが開かれる。
【００５０】
本実施の形態例では、コラムゲートが開かれるタイミングで、センスアンプＳＡの一方の活性化信号ＬＥＸの活性化状態が解除される。具体的には、図５中で示す活性化信号ＬＥＸがＮＡＮＤゲート６３によりＨレベルに駆動される。
【００５１】
読み出し動作の場合は、センスアンプＳＡはデータバス線ＤＢＸ／Ｚを駆動する。より具体的には、図４中で示すデータバス線ＤＢＺをＨレベルからＬレベルに駆動する。そして、データバスアンプＤＢＡＭＰの読み出しアンプ３０が活性化され、データバス線ＤＢＸ／Ｚの電位差が検出され、メインデータバス線ＭＤＢＸ／Ｚが更に駆動される。この時、センスアンプＳＡの活性化信号ＬＥＸの活性化が解除されても、Ｈレベルクランプ状態のデータバス線をＬレベル側に駆動するセンスアンプＮＳＡの活性化状態は解除されないので、読み出し動作時のセンスアンプＳＡによるデータバス線の駆動動作に何らの支障も与えない。
【００５２】
一方、書き込み動作の場合は、図５中で示す書き込みアンプ５０が活性化される。今仮に、メインデータバス線ＭＤＢＸにＬレベル、ＭＤＢＺにＨレベルが供給されていたとすると、書き込みアンプ５０により、データバス線ＤＢＸがＬレベルにＤＢＺがＨレベルにそれぞれ駆動される。但し、その時、センスアンプＳＡのＨレベルに引き上げる側のセンスアンプＰＳＡが非活性状態にあるので、トランジスタＰ１１は非導通状態にあり、書き込みアンプ５０のトランジスタＮ６２とセンスアンプＳＡのトランジスタＰ１１との競合動作はない。その結果、データバス線ＤＢＸとビット線ＢＬＸのＬレベルへの駆動は高速に行われる。そして、ビット線ＢＬＸは急速にＬレベルになり、トランジスタＮ１２を非導通状態にし、書き込みアンプ５０のトランジスタＰ５９とセンスアンプＳＡのトランジスタＮ１２との競合動作も少なくなる。
【００５３】
その後、非活性化されたセンスアンプの活性化信号ＬＥＸ／Ｚは、再度活性化レベルに駆動され、センスアンプＳＡによるメモリセルへの再書き込み動作が確実に行われる。
【００５４】
以上の通り、データバス線ＤＢＸ／ＺのＨレベルクランプの場合は、コラムゲートが開かれるタイミングでセンスアンプＳＡのＨレベル側の回路ＰＡＳを非活性化することで、読み出し動作に支障を与えることなく、書き込み動作を高速化することができる。しかも、読み出し時と書き込み時とでセンスアンプＳＡの制御方法を異ならせる必要はないので、その制御回路１５はシンプルな構成となる。
【００５５】
図７は、データバス線クランプ回路２０がＬレベルクランプ動作する場合のラッチイネーブル生成回路を示す回路図である。この回路におけるラッチイネーブル信号の動作は、図６の破線にて示される。即ち、クランプ回路２０は、クランプ信号ＣＬＭＰＺが立ち上がることにより、データバス線ＤＢＸ／ＺをＬレベルに駆動する。そして、ラッチイネーブル生成回路１５は、コラムゲート選択信号ＣＬが立ち上がってコラムゲートが開かれるタイミングで、活性化信号ＬＥＺをＬレベルの非活性化状態にし、センスアンプＳＡのＬレベル側に駆動する回路ＮＳＡの活性化状態を解除する。その結果、トランジスタＮ１２の導通状態はなくなり、書き込みアンプ５０のトランジスタＰ５９とトランジスタＮ１２との競合動作はなくなる。それ以外の動作は、図５、６にて説明したのと同じである。
【００５６】
以上の通り、データバス線ＤＢＸ／Ｚのクランプレベルに応じて、センスアンプＳＡのＨレベル駆動側の回路又はＬレベル駆動側の回路の活性化状態を一時的に解除することで、読み出し動作に支障を与えることなく、書き込み動作を高速化し、書き込み動作時のトランジスタ同士の競合動作による無駄な貫通電流を減らすことができる。
【００５７】
［第２の実施の形態例］
上記の実施の形態例では、コラムゲートが開かれるタイミングに同期して、センスアンプＳＡの一方の活性化信号（ラッチイネーブル信号）ＬＥＸ／Ｚを非活性のレベルに駆動した。しかしながら、ラッチイネーブル信号生成回路１６は、複数のセンスアンプＳＡに接続される活性化信号ＬＥＸ／Ｚを駆動する必要がある。従って、活性化信号線の容量負荷が大きいと高速に駆動することが困難になる。一方で、センスアンプＳＡの活性化信号の駆動は、コラムゲートが開かれるビット線に接続されるセンスアンプＳＡに対して行えば良く、無関係のセンスアンプＳＡの活性化信号の駆動は、消費電流の無駄である。そこで、第２の実施の形態例では、一時的に非活性化されるセンスアンプＳＡの活性化信号をセグメント毎に分割し、各セグメント毎にその活性化信号を駆動するラッチイネーブルデコーダ回路を設ける。
【００５８】
図８は、第２の実施の形態例の全体回路図である。この例では、メモリセル領域ＭＣＲを左右のセグメントＳＥＧ０，ＳＥＧ１に分割し、それぞれにセンスアンプＳＡの活性化信号を駆動するラッチイネーブルデコーダ１７を設ける。ラッチイネーブル生成回路１６は、ワード線ＷＬの立ち上がりから所定時間後のタイミング信号ＴＷＬＺによって制御され、センスアンプＳＡの活性化信号ＬＥＸ／Ｚを生成する。そして、コラムゲートが開かれるタイミングで駆動される活性化信号は、ラッチイネーブルデコーダ１７によりセグメント毎に生成される。
【００５９】
ラッチイネーブルセット回路１８は、各セグメント毎に設けられ、そのセグメントに属するコラムゲートが選択される場合に活性化信号ＬＥＸ／Ｚの一方の駆動を許可するラッチイネーブルセット信号ＬＥＳＸを生成する。図８の例では、セグメントＳＥＧ０，ＳＥＧ１に設けられたラッチイネーブルセット回路１８には、同じコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚが与えられる。しかしながら、このコラム選択信号は、選択されたセグメントに対して与えられる信号セットにのみ選択状態のレベルの信号を有する。そして、その制御は、図示されないセグメント選択信号により行われる。従って、例えばセグメントＳＥＧ０側のコラムゲートが選択される場合は、セグメントＳＥＧ０側の活性化信号ラッチイネーブルセット回路１８にだけ、Ｈレベルになるコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚが与えられる。そして、セグメントＳＥＧ０側の活性化信号（ラッチイネーブル信号）ＬＥＸ／Ｚだけが駆動される。
【００６０】
図８の実施の形態例では、各セグメントのデータバスＤＢＸ／Ｚにそれぞれデータバスアンプ４が接続される。また、図中下側のセンスアンプＳＡ列は、データバスアンプ４を介してメインデータバスＭＤＢ０Ｘ／Ｚに接続され、上側のセンスアンプＳＡ列は、データバスアンプ４を介してメインデータバスＭＤＢ１Ｘ／Ｚに接続される。また、コラムデコーダ・ドライバ回路３は、コラムゲート選択信号を上側と下側のセンスアンプＳＡに同時に与える。従って、上下のセンスアンプＳＡ列からそれぞれ１個のセンスアンプＳＡがデータバス線のデータバスアンプに接続される。
【００６１】
図９は、ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の構成を示す図である。この例は、データバス線にＨレベルクランプ回路が設けられる場合の例である。タイミング信号ＴＷＬＺが供給されるラッチイネーブル生成回路１６は、２つのインバータ７０，７１により活性化信号ＬＥＺを生成する。また、ラッチイネーブルセット回路１８は、ＮＯＲゲート７２，７３とＮＡＮＤゲート７４及びインバータ７５により構成され、コラム選択信号ＣＡ０Ｚ〜ＣＡ３ＺのいずれかがＨレベルになる時に、ラッチイネーブルセット信号ＬＥＳＸを駆動する。その信号に応答して、ラッチイネーブルデコーダ１７は、ＮＡＮＤゲート７６により、活性化信号ＬＥＸを一時的に非活性状態（Ｈレベル）に駆動する。
【００６２】
図１０は、ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の他の構成を示す図である。この例は、データバス線にＬレベルクランプ回路が設けられる場合の例である。タイミング信号ＴＷＬＺが供給されるラッチイネーブル生成回路１６は、インバータ７０により活性化信号ＬＥＸを駆動する。また、ラッチイネーブルセット回路１８は、ＮＯＲゲート７２，７３とＮＡＮＤゲート７４により構成され、コラム選択信号ＣＡ０Ｚ〜ＣＡ３ＺのいずれかがＨレベルになる時に、ラッチイネーブルセット信号ＬＥＳＺを生成する。その信号に応答して、ラッチイネーブルデコーダ１７は、ＮＡＮＤゲート７６により、活性化信号ＬＥＺを一時的に非活性状態（Ｌレベル）に駆動する。
【００６３】
上記の第２の実施の形態例では、センスアンプＳＡの一方の活性化信号を、セグメント毎にコラムゲートが開かれるタイミングで一次的に非活性化レベルに駆動する。従って、必要なセグメントの活性化信号だけを駆動すればよく、また駆動負荷も少ない。よって、消費電流が少なく、高速に駆動することができる。
【００６４】
［第３の実施の形態例］
上記の第２の実施の形態例では、コラム方向に分割されたセグメントに対して、選択されたセグメント毎に活性化信号ＬＥＸ／Ｚの一方の駆動を行うラッチイネーブルデコーダＬＥＤＥＣを設けた。一方、第３の実施の形態例では、ロー方向に分割されたブロックに対して、それぞれラッチイネーブルデコーダＬＥＤＥＣを設ける。そして、ブロックデコーダにより選択されたブロックに対するコラムゲート選択信号を利用して、ラッチイネーブルデコーダＬＥＤＥＣが、選択されたブロックにおけるセンスアンプＳＡの活性化信号ＬＥＸ／Ｚの一方を非活性化状態に駆動する。
【００６５】
図１１は、第３の実施の形態例の全体回路図である。この例では、メモリセル領域ＭＣＲは、左右のセグメントＳＥＧ０，ＳＥＧ１に分割され、更に、上下のブロックＢＬＫ０，ＢＬＫ１に分割される。この例では、セグメント内の４つのビット線対は、それぞれ同時に４つのデータバスＤＢＸ／Ｚに接続され、それぞれのデータバスＤＢＸ／Ｚは、データバスアンプ４を介して４対のメインデータバスＭＤＢＸ／Ｚに接続される。従って、４ビット出力の構成である。
【００６６】
また、ブロックＢＬＫ０，ＢＬＫ１は、ブロックデコーダ８０により選択される。ブロックデコーダ８０は、ローアドレスから生成されるブロック選択信号ＢＬＫＥＸ０，１を供給され、ブロックコラムゲート選択信号ＢＣＬＸ０，１を生成する。また、セグメントＳＥＧ０，１は、メインコラムデコーダ８２により選択される。メインコラムデコーダ８２は、コラム選択信号ＣＡ０Ｚ、ＣＡ１Ｚを供給され、メインコラムゲート選択信号ＭＣＬＸ０，１を生成する。
【００６７】
そして、サブコラムデコーダ回路８４は、ブロックコラムゲート選択信号ＢＣＬＸとメインコラムゲート選択信号ＭＣＬＸを供給され、選択されたブロック内の選択されたセグメント内の４つのビット線対に対して、サブコラム選択信号ＳＣＬＺ００〜ＳＣＬＺ１１を生成する。
【００６８】
本実施の形態例で特徴的な点は、ブロックデコーダＢＤＥＣとメインコラムデコーダ８２及びサブコラムデコーダ８４により生成されるサブコラムゲート選択信号ＳＣＬＺを利用して、必要なセンスアンプＳＡへの活性化信号ＬＥＸ／Ｚの一方を一時的に非活性化レベルに駆動することにある。その為に、サブコラムゲート選択信号ＳＣＬＺを利用して、ラッチイネーブル生成回路１６により生成される活性化信号ＬＥＸ／Ｚを一時的に非活性状態に駆動する。従って、図１１の例では、４分の１のセルアレイのビット線対に接続されたセンスアンプＳＡに対して、その活性化信号ＬＥＸ／Ｚの一方がコラムゲートが開かれるタイミングで一時的に非活性化される。
【００６９】
図１２は、ラッチイネーブル生成回路やブロックデコーダなどの構成例を示す回路図である。図１２の例は、データバス内のクランプ回路がデータバスをＨレベルクランプする場合の例であり、センスアンプＳＡの活性化信号のうち、Ｈレベルに引き上げる回路ＰＳＡを活性化する信号ＬＥＸを一時的に非活性状態に駆動する。
【００７０】
ラッチイネーブル生成回路１６は、インバータ９０，９１で構成され、タイミング信号ＴＷＬＺを供給され、活性化信号ＬＥＺを生成する。ブロックデコーダ回路８０は、インバータ９２，９３で構成され、ブロック選択信号ＢＬＫ０Ｘを供給され、ブロックコラムゲート選択信号ＢＣＬＸ０を生成する。
【００７１】
メインコラムデコーダ回路８２は、インバータ９４で構成され、コラム選択信号ＣＡ０Ｚを供給されて、メインコラムゲート選択信号ＭＣＬＸ０を生成する。サブコラムデコーダ回路８４は、ＮＯＲゲート９５で構成され、ブロックコラムゲート選択信号ＢＣＬＸ０とメインコラムゲート選択信号ＭＣＬＸ０を供給され、両信号が選択状態のＬレベルの時にＨレベルとなるサブコラムゲート選択信号ＳＣＬＺ００を生成する。更に、ラッチイネーブルデコーダ回路１７は、インバータ９６とＮＡＮＤゲート９７で構成され、活性化信号ＬＥＺとサブコラムゲート選択信号ＳＣＬＺ００を供給されて、活性化信号ＬＥＸを、コラムゲートが開くタイミングで一時的に非活性状態のＨレベルに駆動する。
【００７２】
図１３は、ラッチイネーブル生成回路やブロックデコーダなどの他の構成例を示す回路図である。図１３の例は、データバス内のクランプ回路がデータバスをＬレベルクランプの場合の例であり、センスアンプＳＡの活性化信号のうち、Ｌレベルに引き下げる回路ＮＳＡを活性化する信号ＬＥＺを一時的に非活性状態に駆動する例である。
【００７３】
ラッチイネーブル生成回路１６は、インバータ９０で構成され、タイミング信号ＴＷＬＺを供給され、活性化信号ＬＥＸを生成する。ブロックデコーダ回路８０、メインコラムデコーダ回路８２、及びサブコラムデコーダ回路８４は、図１２の例と同じである。更に、ラッチイネーブルデコーダ回路１７は、ＮＯＲゲート９８で構成され、活性化信号ＬＥＸとサブコラムゲート選択信号ＳＣＬＺ００を供給されて、活性化信号ＬＥＺを、コラムゲートが開くタイミングで一時的に非活性状態のＬレベルに駆動する。
【００７４】
【発明の効果】
以上説明した通り、本発明によれば、ビット線対に接続されたセンスアンプＳＡが、ビット線をＨレベルに引き上げるセンスアンプＰＳＡとビット線をＬレベルに引き下げるセンスアンプＮＳＡで構成される場合、コラムゲートが開くタイミングでいずれか一方のセンスアンプＰＳＡ、ＮＳＡを非活性化することで、読み出し動作に支障を与えることなく、書き込み動作を高速化することできる。従って、読み出し時と書き込み時とでセンスアンプＳＡを同様に制御し、且つ書き込み速度を上げることができる。
【００７５】
また、一方のセンスアンプを非活性化する為に、活性化信号が一時的に非活性状態に駆動される。そして、この活性化信号の駆動は、メモリセル領域をコラム方向に分割したセグメント毎に行われる。或いは、活性化信号の駆動は、メモリセル領域をロー方向に分割したブロック毎に行われる。従って、必要なセンスアンプ活性化信号の非活性状態への駆動を行うことで、より高速駆動を可能にし、且つ無駄な消費電流を防止することができる。
【図面の簡単な説明】
【図１】従来の半導体記憶装置の一部概略図である。
【図２】本発明の実施の形態例の半導体記憶装置の全体構成図である。
【図３】メモリセル領域ＭＣＲの一部の詳細回路図である。
【図４】データバスに接続されるクランプ回路、読み出しアンプ及び書き込みアンプの例を示す詳細回路図である。
【図５】本実施の形態例のセンスアンプと書き込みアンプとを示す回路図である。
【図６】図５の動作を示す信号波形図である。
【図７】データバス線クランプ回路２０がＬレベルクランプ動作する場合のラッチイネーブル生成回路を示す回路図である。
【図８】第２の実施の形態例の全体回路図である。
【図９】ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の構成を示す図である。
【図１０】ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の別の構成を示す図である。
【図１１】第３の実施の形態例の全体回路図である。
【図１２】ラッチイネーブル生成回路やブロックデコーダなどの構成例を示す回路図である。
【図１３】ラッチイネーブル生成回路やブロックデコーダなどの他の構成例を示す回路図である。
【符号の説明】
ＭＣＲ        メモリセル領域
ＷＬ          ワード線
ＢＬＸ／Ｚ    ビット線対
ＤＢＸ／Ｚ    データバス線対
ＳＡ          センスアンプ
ＮＳＡ        第１のセンスアンプ回路部
ＰＳＡ        第２のセンスアンプ回路部
１            セルアレイ
３            コラムデコーダドライバ
４            データバスアンプ
１５、１６    センスアンプ制御回路（ラッチイネーブル信号生成回路）
【図１】
0003933769.tif 000002
【図２】
0003933769.tif 000003
【図３】
0003933769.tif 000004
【図４】
0003933769.tif 000005
【図５】
0003933769.tif 000006
【図６】
0003933769.tif 000007
【図７】
0003933769.tif 000008
【図８】
0003933769.tif 000009
【図９】
0003933769.tif 000010
【図１０】
0003933769.tif 000011
【図１１】
0003933769.tif 000012
【図１２】
0003933769.tif 000013
【図１３】
0003933769.tif 000014