(57)【特許請求の範囲】
【請求項１】
入力端子を介して入力された信号を所定の電圧レベルにクランプするためのｎチャンネル型ＭＯＳトランジスタと、
上記ｎチャンネル型ＭＯＳトランジスタを介して伝達された信号を取り込むための入力初段回路と、
上記入力初段回路に伝達される信号に応じて、上記入力初段回路の入力電位を高電位側電源電圧レベルまで引き上げるためのプルアップ制御回路と、を含み、
上記プルアップ制御回路は、高電位側電源に結合された抵抗と、上記抵抗と上記入力初段回路の入力部とに結合されたｐチャンネル型ＭＯＳトランジスタと、上記入力初段回路に伝達される信号に応じて上記ｐチャンネル型ＭＯＳトランジスタを制御するためのインバータと、を含み、
上記インバータの論理スレッショルド電圧は、上記入力初段回路の論理スレッショルド電圧よりも低く設定され、
上記ｎチャンネル型ＭＯＳトランジスタのゲート電極は、上記高電位側電源に接続されて成ることを特徴とする高耐圧入力インタフェース回路。
【請求項２】
上記高電位側電源の電圧レベルをＶｄｄとし、上記高電位側電源を越える電圧をＶ１とし、上記ｎチャンネル型ＭＯＳトランジスタのスレッショルド電圧をＶｔｈとし、上記インバータの論理スレッショルド電圧をＶＬＴ２とするとき、
上記入力端子に供給される入力電圧が、ＶＬＴ２とＶｄｄ−Ｖｔｈとの間の電位レベルのときには、上記ｎチャンネル型ＭＯＳトランジスタと上記ｐチャンネル型ＭＯＳトランジスタとの双方がオンされ、
上記入力端子に供給される入力電圧が、Ｖｄｄ−ＶｔｈとＶ１との間の電位レベルのときには、上記ｎチャンネル型ＭＯＳトランジスタがオフされ、上記ｐチャンネル型ＭＯＳトランジスタがオンされる請求項１記載の高耐圧入力インタフェース回路。
【請求項３】
上記抵抗とｐチャンネル型ＭＯＳトランジスタとの結合ノードと低電位側電源との間に、上記ｐチャンネル型ＭＯＳトランジスタがオフ状態のときに充電されるキャパシタを設けて成る請求項１又は２記載の高耐圧入力インタフェース回路。
【請求項４】
外部から信号を取り込むためのバッファを備えて一つの半導体基板に形成された半導体集積回路において、上記バッファは、請求項１乃至３のいずれか１項記載の高耐圧入力インタフェース回路を含んで成ることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧入力インタフェース技術に関し、例えば半導体集積回路の一例であるフラッシュメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
互いに電源電圧が異なる複数のＬＳＩが混在するシステムにおいて、そのようなＬＳＩ間で信号のやり取りを可能とするには、ＬＳＩに供給される電源電圧よりも大きな入力振幅を受けるための手段が必要となる。そのような手段として、クランプ用のｎＭＯＳトランジスタを用いる方法がある。つまり、入力端子と、この入力端子を介して入力された信号を取り込むための入力初段回路との間に、クランプ用ｎチャンネル型ＭＯＳトランジスタを設け、このゲート電極を高電位側電源Ｖｄｄに結合する。
【０００３】
尚、クランプ回路について記載された文献の例としては、平成４年に日経ＢＰ社から発行された「日経マイクロデバイス１０月号第８４頁」がある。
【０００４】
【発明が解決しようとする課題】
図２には、本発明にかかる回路の比較対照とされる回路が示される。
【０００５】
３個のインバータ２２，２３，２４が直列接続され、そのうちの一つであるインバータ２２と入力端子２０との間に、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１が設けられる。このクランプ用ｎチャンネル型ＭＯＳトランジスタ２１のゲート電極には高電位側電源Ｖｄｄが供給される。入力端子２０には、高電位側電源Ｖｄｄを越える電圧（これをＶ１とする）が供給される。
【０００６】
入力電圧Ｖｉｎが０〜Ｖｄｄ−Ｖｔｈ（ここでＶｔｈはクランプ用ｎチャンネル型ＭＯＳトランジスタのスレッショルド電圧）の間は、クランプ用ｎチャンネル型ＭＯＳトランジスタがオンされ、インバータ２２の入力端子の電圧Ｖｉｎ’は、入力電圧Ｖｉｎに等しくなる。入力電圧Ｖｉｎが、（Ｖｄｄ−Ｖｔｈ）〜Ｖ１の範囲では、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１はオフされ、Ｖｉｎ’＝Ｖｄｄ−Ｖｔｈとなる。入力初段のインバータ２２に加わる電圧Ｖｉｎ’は、入力端子２０に高電位側電源Ｖｄｄを越える電圧Ｖ１が供給された場合でも、Ｖｄｄ−Ｖｔｈに抑えられる。このようにクランプ用ｎチャンネル型ＭＯＳトランジスタ２１の作用により、入力初段のインバータ２２の入力ゲートに高電位側電源Ｖｄｄを越える電圧が印加されるのが防止され、そのような作用により入力初段のインバータ２２のゲート耐圧が確保される。ここで、図２に示される回路は、高電位側電源Ｖｄｄに比べてＭＯＳトランジスタのスレッショルド電圧が十分に小さいときには実用に耐え得るが、ＬＳＩの低電圧化が進み、高電位側電源Ｖｄｄに比べてＭＯＳトランジスタのスレッショルド電圧が十分に小さいといえない場合には、正常な動作が保障されない。
【０００７】
例えば、３．３ＶプロセスのＬＳＩにおいてクランプ用ｎチャンネル型ＭＯＳトランジスタを用いることにより、０〜５Ｖの入力を受け付ける入出力バッファを形成することができるが、そのようなクランプ回路を、２．５ＶプロセスのＬＳＩに適用すると、クランプ用ｎチャンネル型ＭＯＳトランジスタの電圧降下を無視することができず、回路の安定動作を保障できない。
【０００８】
本発明の目的は、低電圧化されたにもかかわらず、安定動作可能なインタフェース技術を提供することにある。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、入力端子を介して入力された信号を所定の電圧レベルにクランプするためのクランプ用素子（２１）と、上記入力端子からクランプ用素子を介して伝達された信号を取り込むための入力初段回路（２２）とを含んで高耐圧入力インタフェース回路が形成されるとき、上記入力初段回路に伝達される信号に応じて、上記入力初段回路の入力端子の電位を電源電圧レベルまで引き上げるためのプルアップ制御回路（３０）を設ける。
【００１１】
上記した手段によれば、プルアップ制御回路は、上記入力初段回路に伝達される信号に応じて、上記入力初段回路の入力端子の電位を電源電圧レベルまで引き上げる。このことが、低電圧化されたにもかかわらず、上記入力初段回路を構成するｐチャンネル型ＭＯＳトランジスタを完全にオフすることで回路の安定動作を達成する。
【００１２】
このとき、上記プルアップ制御回路は、高電位側電源に結合された抵抗（Ｒ）と、上記抵抗と上記入力初段回路の入力端子とに結合されたｐチャンネル型ＭＯＳトランジスタ（３２）と、上記入力初段回路に伝達される信号に応じて上記ｐチャンネル型ＭＯＳトランジスタを制御するためのインバータ（３１）とを含んで構成することができる。
【００１３】
そして、上記インバータの論理スレッショルド電圧を、上記入力初段回路の論理スレッショルド電圧よりも低く設定することで、プルアップ制御回路の動作タイミングの適正化を図ることができる。
【００１４】
上記抵抗とｐチャンネル型ＭＯＳトランジスタとの結合ノードと低電位側電源との間にキャパシタ（Ｃ）を設けることで、波形立ち上がり時の遅延時間特性と、波形立ち下がり時の遅延時間特性とを合わせることができる。
【００１５】
さらに、外部から信号を取り込むためのバッファを備えて一つの半導体基板に形成された半導体集積回路において、上記バッファとして、上記高耐圧入力インタフェース回路を適用することができる。
【００１６】
【発明の実施の形態】
図４には本発明にかかる半導体集積回路の一例であるフラッシュメモリの全体的な構成例が示される。
【００１７】
同図に示されるフラッシュメモリ９６は、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコン基板のような１個の半導体基板に形成されている。
【００１８】
ＭＡＴＵは第１メモリマット１、ＭＡＴＤは第２メモリマット２である。各メモリマット１，２において１本のワード線負荷容量を分散させるために、同一アドレスに配置されるワード線は２分割され、それぞれにサブデコーダ１９が割り当てられている。特に制限されないが、このフラッシュメモリは、ディスク装置互換のＡＴＡファイルメモリに適用して有効なフラッシュメモリとされる。同一アドレスに配置されるワード線は（２０４８＋１２８）×２ビットのメモリセルを有し、それは５２１バイトのセクタと１６バイトのセクタ管理エリアに対応される。
【００１９】
６０で示されるのはカラム系回路である。このカラム系回路６０は、センスラッチやＹ系デコード部を含む（後に詳述する）。カラム選択ゲート６，７はそれぞれ８対のコモンデータ線６１とインタフェースされ、カラムデコーダは８対のコモンデータ線６１とビット線ＢＬＵ，ＢＬＤとの導通をカラムアドレス信号などに従って制御する。コモンデータ線６１は、非反転側コモンデータ線ＩＯ０〜７と、反転側コモンデータ線／ＩＯ０〜７（／は、ローアクティブ又は信号反転を意味する）を含み、入出力切換え回路６２を介してメインアンプ（ＭＡ）６３及び入出力バッファ６４に結合される。入出力バッファ６４はボンディングパッドのような外部接続電極（Ｉ／Ｏ）を介して外部とインタフェースされる。
【００２０】
上記入出力バッファ６４はメモリデータの入出力、アドレスデータの入力、及びコマンドデータの入力に兼用される。メモリセルへの書き込みデータはにゅ出力切換え回路６２を介してコモンデータ線６１に供給される。メモリマットからの読み出しデータは入出力切換え回路６２を介してメインアンプ６３に供給され、そこで増幅されて入出力バッファ６４に与えられる。
【００２１】
入出力バッファ６４に与えられたアドレスデータはアドレスカウンタ６５に供給され、アドレスジェネレータ６６を経て、メインデコーダ１７、ゲートデコーダ１８及びカラムデコーダ等に供給される。特に制限されないが、アドレスカウンタ６５は初期値がアドレスデータとしてプリセットされ、コマンドにてフラッシュメモリに指示される動作モードに応じて順次インクリメントされる。インクリメントされたアドレスはアドレスジェネレータ６５から出力される。メモリマット１，２は図示を省略する冗長ワード線などによって実現された予備ビット有し、冗長ヒューズトリミング回路６７のプログラム状態に従って救済回路６８が欠陥ビットのアドレスを冗長アドレスに置き換えてアドレスジェネレータ６６に与え、これによって欠陥ビットが予備ビットに置き換えられる。アドレスジェネレータ６６はその入力に従って内部相補アドレス信号を形成し、アドレス信号をメインデコーダ１７、ゲートデコーダ１８及びカラムデコーダ等に割り振る。
【００２２】
外部からシリアルクリックＳＣが供給されるデータ入出力制御回路７０は、上記メインアンプ６３、入出力切換え回路６２、及びアドレスカウンタ６５と上記入出力バッファ６４との間での入出力をシリアルクロックＳＣに同期化させる。
【００２３】
制御信号入力バッファ７１には外部制御信号が供給される。外部制御信号は、フラッシュメモリへの情報入力を指示するライトイネーブル信号ＷＥＢ、フラッシュメモリの動作を指示するチップイネーブル信号ＣＥＢ，フラッシュメモリの情報出力を指示するアウトプットイネーブル信号ＯＥＢ、フラッシュメモリに供給されるべき情報がコマンドかデータかを指示する信号ＣＥＤ、及びリセット信号ＲＥＳＢとされる。フラッシュメモリの内部動作はクロックジェネレータ７２から出力されるクロック信号に同期される。
【００２４】
入出力バッファ６４から供給されるコマンドは、コマンドデコーダ７３に供給される。コマンドは、メモリセルに対する読み出し（リード）、書き込み（プログラム）及び消去（イレーズ）に関するコマンドである。プログラム及びイレーズコマンドが指示する内容にはベリファイ動作も含む。コマンドに基づく内部制御は所謂マイクロプログラム制御と類似の制御方式とされる。すなわち、ＲＯＭはコマンドに応じた処理を規定するための制御コード（ステート情報）の系列をコマンド毎に保有している。コマンドデコーダ７３によるコマンドのデコード結果は、そのコマンドに対応される制御コード系列のＲＯＭ７５内の先頭アドレスとされる。このコマンド解読結果がＲＯＭ７５に与えられることにより、そのコマンドに対応される制御コード系列の先頭の制御コードがＲＯＭ７５から読出される。読出された制御コードはＲＯＭデコーダ７６でデコードされ、書き込み消去判定回路８０、直接系制御回路８１及び電源制御回路８２に動作制御信号を供給する。制御コード系列の第２番目以降の制御コードの指定は上記先頭制御コードのＲＯＭアドレスに基づいてＲＯＭ制御系回路７４が行なう。制御コードの実行順序を条件分岐させたりすることを考慮する場合には、マイクロプログラム同様に制御コードに次の制御コードのＲＯＭアドレスを保有させるようにしてもよい。
【００２５】
上記電源制御回路８２はリード、プログラム及びイレーズの動作に必要な各種回路の動作電源の供給制御を行なう。動作電源は、例えばシリコンのバンドギャップ等に基づいて基準電圧を発生する基準電圧発生回路８５、この基準電圧発生回路８５で形成された基準電圧を用いて−１０Ｖ等の電源を生成するチャージポンプ回路８４、そしてメインデコーダ等の各種回路の動作電源を、リード、イレーズ、プログラム等の動作に応じて切換える電源切換え回路８３によって形成される。書き込み消去判定回路８０は、書き込み動作や消去動作の完了を判定する回路である。判定結果は、ＲＯＭ制御系回路７４に供給され、一連の書き込み動作又は消去動作の次の制御ステップでの制御内容に反映される。直接系制御回路８１はワード線選択タイミングやカラム選択タイミングを制御する。
【００２６】
８６で示されるのは、ステイタスレジスタ及びテスト系回路であり、このステイタスレジスタ及びテスト系回路８６は、フラッシュメモリの内部状態を入出力バッファ６４を介して外部に出力可能にされ、また、バッファ８７を介してレディー／ビジー・ステータスを外部に出力させる。
【００２７】
図１には上記入出力バッファ６４における１ビット分の入力バッファの主要部が示される。
【００２８】
図１に示される入力バッファは、特に制限されないが、３個のインバータ２２，２３，２４が直列接続され、そのうちの一つであるインバータ２２と入力端子２０との間に、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１が設けられる。インバータ２４の出力信号は、図４に示されるコマンドデコーダ７３や入出力切り替え回路６２に伝達される。上記クランプ用ｎチャンネル型ＭＯＳトランジスタ２１のゲート電極には高電位側電源Ｖｄｄが供給される。また、上記インバータ２２に伝達される信号Ｖｉｎ’に応じて、上記入力初段回路の入力端子の電位を電源電圧レベルまで引き上げるためのプルアップ制御回路３０が設けられている。
【００２９】
上記プルアップ制御回路３０は、特に制限されないが、高電位側電源Ｖｄｄに結合された抵抗Ｒと、上記抵抗Ｒとインバータ２２の入力端子とに結合されたｐチャンネル型ＭＯＳトランジスタ３２と、上記インバータ２２に伝達される信号に応じて上記ｐチャンネル型ＭＯＳトランジスタを制御するためのインバータ３１とを含む。
【００３０】
そして、インバータ２２の論理スレッショルド電圧をＶＬＴ１とし、インバータ３１の論理スレッショルド電圧をＶＬＴ２とするとき、ＶＬＴ１＞ＶＬＴ２が成立するようにインバータ２２，３１の論理スレッショルド電圧が設定される。
【００３１】
上記の構成において、入力端子２０には、高電位側電源Ｖｄｄを越える電圧（これをＶ１とする）が供給されるものとする。
【００３２】
入力電圧Ｖｉｎが０〜ＶＬＴ２の範囲では次のようになる。
【００３３】
この場合、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１はオンされ、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２はオフされている。この状態では、インバータ２２に入力される電圧Ｖｉｎ’は、入力電圧Ｖｉｎに等しくなる。つまり、Ｖｉｎ’＝Ｖｉｎとなる。
【００３４】
入力電圧Ｖｉｎが論理スレッショルド電圧ＶＬＴ２〜Ｖｄｄ−Ｖｔｈの範囲では、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１及びプルアップ用ｐチャンネル型ＭＯＳトランジスタ３２はともにオンされる。このとき、高電位側電源Ｖｄｄから入力端子２０に向かって電流が流れるが、この電流の値は抵抗Ｒによって制限される。抵抗Ｒの値が、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１のオン抵抗よりも遙かに大きな値に設定されているため、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１のオン抵抗による電圧降下は無視することができる。よって、Ｖｉｎ’＝Ｖｉｎとなる。
【００３５】
入力電圧Ｖｉｎが（Ｖｄｄ−Ｖｔｈ）〜Ｖ１の範囲では、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１はオフされ、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２はオンされる。プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２がオンされることにより、Ｖｉｎ’＝Ｖｄｄとなる。換言すれば、入力端子２０に高電位側電源Ｖｄｄよりも高いレベルの電圧Ｖ１が供給された場合に、インバータ２２の入力端子の電位Ｖｉｎ’が高電位側電源Ｖｄｄのレベルに等しくなるので、インバータ２２に貫通電流が流れないで済む。また、電源電圧の低下、あるいはプロセスばらつきに起因してスレッショルド電圧Ｖｔｈ、論理スレッショルド電圧ＶＬＴが上昇された場合でも、インバータ３１の論理スレッショルド電圧ＶＬＴ２が十分に低い値に設定されることで、回路の安定動作が保障される。
【００３６】
次に、キャパシタＣの作用について説明する。
【００３７】
キャパシタＣが存在しない場合に場合において、入力電圧Ｖｉｎの立ち上がり時と立ち下がり時とを比較すると、入力電圧Ｖｉｎの立ち上がり時のほうが、立ち下がり時よりも遅延される傾向にある。しかしそれは、抵抗Ｒとプルアップ用ｐチャンネル型ＭＯＳトランジスタ３２との結合ノードと、低電位側電源Ｖｓｓとの間にキャパシタＣが設けられることで次のように回避される。
【００３８】
入力端子２０にローレベルが入力されているときは、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２はオフされ、キャパシタＣに高電位側電源Ｖｄｄが印加されることで充電される。そして入力端子２０に立ち上がり波形が入力され、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２がオンされることで、高電位側電源Ｖｄｄからインバータ２２，２１の入力端子に至るノードに電荷が供給されるが、この充電を高電位側電源Ｖｄｄのみに委ねると、抵抗Ｒの介在により、インバータ２２，２１の入力端子に至るノードの充電に時間がかかる。しかしながら、キャパシタＣが設けられていると、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２がオフされている状態でキャパシタＣに蓄積された電荷が、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２がオンされた際にこのプルアップ用ｐチャンネル型ＭＯＳトランジスタ３２を介してインバータ２２，２１の入力端子に至るノードに速やかに供給されるため、入力電圧Ｖｉｎの立ち上がり時の特性が改善される。このため、入力電圧Ｖｉｎの立ち上がり時と立ち下がり時とで遅延時間を合わせることができる。
【００３９】
図３には、図１に示される回路のシミュレーションによる動作波形である。
【００４０】
入力端子２０に入力される電圧Ｖｉｎが高電位側電源Ｖｄｄよりも高いにもかかわらず、クランプ用ｎチャンネル型ＭＯＳトランジスタ２１によってクランプされるとともに、プルアップ制御回路３０によってプルアップされることにより、ハイレベルがほぼ高電位側電源Ｖｄｄレベルに等しくなっている。尚、インバータ２２の論理スレッショルド電圧ＶＬＴ１に比べてインバータ３１の論理スレッショルド電圧ＶＬＴ２のほうが低めに設定されているため、インバータ２２よりもインバータ３１の方が若干早くハイレベルからローレベルに移行する。この特性図からも、図１に示される回路が安定動作されていることが分かる。
【００４１】
図５には上記フラッシュメモリ９６が適用されるファイルシステムが示される。
【００４２】
９０で示されるのは、特に制限されないが、ＰＣカード化されたフラッシュメモリカードであり、ＡＴＡ（AT Attachment）カードの一種とされる。このフラッシュメモリカード９０は、特に制限されないがＩＤＥ（Integrated Device Electronics）に準拠した標準バス９１を介してパーソナルコンピュータ等のコンピュータ９９に図示を省略するコネクタを介して着脱自在に装着可能にされる。
【００４３】
フラッシュメモリカード９０は、バスインタフェース部９２、ライトバッファ９３、ＥＣＣ回路９４、マイクロコンピュータ９５、フラッシュメモリ９６及び管理テーブルメモリ９７を有し、それらは内部バス９８に共通接続されている。
【００４４】
上記バスインタフェース部９２はＡＴＡカード等の仕様に準拠するように標準バス９１との間でのインタフェース制御を行う。ライトバッファ９３は標準バス９１から供給される書き込みデータを一時的に蓄えるデータバッファであ、フラッシュメモリ９６にはライトバッファ９３に蓄えられたデータが書き込まれる。上記ＥＣＣ回路９４はフラッシュメモリ９６に格納されたデータの精度を向上させるためのエラー検出及びえら訂正機能を有する回路である。上記管理テーブルメモリ９７は例えばフラッシュメモリやＥＥＰＲＯＭのような電気的に書き換え可能な半導体メモリによって構成され、セクタ管理テーブルと書き換え回数管理テーブルが形成されている。セクタ管理テーブルにはフラッシュメモリ９６の不良アドレス等が書き込まれる。特にフラッシュメモリの場合、書き込み/消去を繰り返して行ううちにメモリセルの特性が劣化するのでそのようなアドレスを保持することが必要である。書き換え回数管理テーブルはフラッシュメモリ９６におけるメモリセルの書き換え回数を例えばフラッシュメモリのブロック毎に管理する情報を保有する。フラッシュメモリのメモリセルの特性は所定の書き換え回数の範囲内で保証されている。上記マイクロコンピュータ９５はフラッシュメモリカード９０に対するアクセス要求に従ってカード内部を全体的に制御し、例えばフラッシュメモリに対する動作の指示や上記コマンドを発行してフラッシュメモリ９６をアクセス制御したり管理テーブルメモリ９７を制御する。
【００４５】
上記した例によれば、以下の作用効果を得ることができる。
【００４６】
（１）入力端子２０に高電位側電源Ｖｄｄよりも高いレベルの電圧Ｖ１が供給された場合に、プルアップ制御回路３０の動作により、インバータ２２の入力端子の電位Ｖｉｎ’が高電位側電源Ｖｄｄのレベルに等しくなるので、インバータ２２を構成するｐチャンネル型ＭＯＳトランジスタを完全にオフすることができ、そこでの貫通電流を阻止することができる。これによって、回路の安定動作が達成される。
【００４７】
（２）上記インバータの論理スレッショルド電圧を、上記入力初段回路の論理スレッショルド電圧よりも低く設定することで、プルアップ制御回路３０の動作タイミングの適正化を図ることができる。
【００４８】
（３）抵抗Ｒとプルアップ用ｐチャンネル型ＭＯＳトランジスタ３２との結合ノードと、低電位側電源Ｖｓｓとの間にキャパシタＣが設けられているため、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２がオフされている状態でキャパシタＣに蓄積された電荷が、プルアップ用ｐチャンネル型ＭＯＳトランジスタ３２がオンされた際にこのプルアップ用ｐチャンネル型ＭＯＳトランジスタ３２を介してインバータ２２，２１の入力端子に至るノードに速やかに供給される。これにより、波形立ち上がり時の遅延時間特性と、波形立ち下がり時の遅延時間特性とを合わせることができる。
【００４９】
（４）上記（１）〜（３）の作用効果を有する入出力バッファ６４を備えたフラッシュメモリ９６においては、電源電圧が例えば２．５Ｖのように低電圧化されていても、電源電圧が３．３Ｖ、あるいは５Ｖで動作される周辺ＬＳＩからの信号を的確に取り込むことができる。
【００５０】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリ９６の入出力バッファ６４に適用した場合について説明したが、制御信号を取り込むバッファや、アドレス信号を取り込むバッファなど、各種入力バッファに適用することができる。
【００５２】
本発明は、少なくとも入力端子を介して入力された信号を所定の電圧レベルにクランプするためのクランプ用素子を含むことを条件に適用することができる。
【００５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５４】
すなわち、プルアップ制御回路により、入力初段回路の入力端子の電位が電源電圧レベルまで引き上げられるので、入力初段回路を構成するｐチャンネル型ＭＯＳトランジスタを完全にオフさせることができ、それにより回路の安定動作を図ることができる。
【図面の簡単な説明】
【図１】本発明にかかる高耐圧入力インタフェース回路の構成例回路図である。
【図２】上記高耐圧入力インタフェース回路の比較対照とされる回路の構成例回路図である。
【図３】図１に示される高耐圧入力インタフェース回路のシミュレーション結果の特性図である。
【図４】図１に示される高耐圧入力インタフェース回路が適用されるフラッシュメモリの構成例ブロックである。
【図５】図４に示されるフラッシュメモリが適用されるファイルシステムの構成例ブロック図である。
【符号の説明】
２０  入力端子
２１  クランプ用ｎチャンネル型ＭＯＳトランジスタ
２２，２３，２４，３１  インバータ
３０  プルアップ制御回路
３２  プルアップ用ｐチャンネル型ＭＯＳトランジスタ
Ｒ  抵抗
Ｃ  キャパシタ
【図１】
0004004659.tif 000002
【図２】
0004004659.tif 000003
【図３】
0004004659.tif 000004
【図４】
0004004659.tif 000005
【図５】
0004004659.tif 000006