(57)【特許請求の範囲】
【請求項１】
単結晶シリコン層（Ｓ）と、その下方に設けたＳｉＯ2層（Ｏ）と、更にその下方に設けたシリコン基板（１）とを有し、
前記シリコン層（Ｓ）及び前記ＳｉＯ2層（Ｏ）を穿通する凹部（Ｖ）を設け、
シリコン層（Ｓ）に対応する前記凹部（Ｖ）の上部は水平の第一断面を備えたシリンダ形状を有し、
ＳｉＯ2層（Ｏ）に対応する前記凹部（Ｖ）の下部は、第一断面より広い水平の第二断面を備えたシリンダ形状を有するように、凹部（Ｖ）の上部に対して相対的に拡張する拡張部を形成し、
絶縁材料より成るシリンダ（Ｚ）が設けられ、前記シリンダ（Ｚ）の水平の断面は第一断面に対応し、前記シリンダ（Ｚ）の下部は凹部（Ｖ）の下部に設けられ、
前記拡張部はシリンダ（Ｚ）の下部を包囲し、
導電構造（Ｌ）は、シリコン層（Ｓ）及びシリコン基板（１）の間において、前記拡張部内に設けられるＳＯＩ基板。
【請求項２】
ＭＯＳトランジスタがシリコン層（Ｓ）内に設けられ、
導電構造（Ｌ）がＭＯＳトランジスタのチャネル領域をシリコン基板（１）に電気的に接続する請求項１に記載のＳＯＩ基板。
【請求項３】
ＭＯＳトランジスタのソース／ドレイン領域（Ｓ／ＤＧ）は前記ＳＯＩ基板の表面（Ｆ）に位置し、
凹部（Ｖ）はソース／ドレイン領域（Ｓ／ＤＧ）を穿通し、
凹部（Ｖ）内に部分的に設けられ、ソース／ドレイン領域（Ｓ／ＤＧ）と接続されるコンタクト（Ｋ）はシリンダ（Ｚ）の真上に設けられる請求項２に記載のＳＯＩ基板。
【請求項４】
ＭＯＳトランジスタ及びキャパシタはＤＲＡＭセル構造のメモリセルを形成し、
プレーナ型であるＭＯＳトランジスタのゲート電極は、ＳＯＩ基板の表面（Ｆ）に沿って延伸するワード線（Ｗ）の一部であり、前記ワード線の側面に設けた絶縁スペーサ（ＳＰ）を有し、
ソース／ドレイン領域（Ｓ／ＤＧ）及び更なるＭＯＳトランジスタのソース／ドレイン領域（Ｓ／ＤＧ）は共通ソース／ドレイン領域（Ｓ／ＤＧ）を形成し、前記更なるＭＯＳトランジスタは更なるメモリセルに属し、前記更なるＭＯＳトランジスタのゲート電極は前記ワード線（Ｗ）に対して間隔をおいて隣り合う更なるワード線（Ｗ）の一部であり、
ＭＯＳトランジスタはキャパシタに接続される更なるソース／ドレイン領域（Ｓ／ＤＷ）を有し、
コンタクト（Ｋ）は、ＳＯＩ基板上に延伸するビット線に接続され、ワード線（Ｗ）のスペーサ（ＳＰ）のうちの一つ及び前記更なるワード線（Ｗ）のスペーサ（ＳＰ）のうちの一つに接する請求項３に記載のＳＯＩ基板。
【請求項５】
ＳＯＩ基板の表面（Ｆ）からＳｉＯ2層（Ｏ）にまでそれぞれに延伸する複数の絶縁構造（Ｉ１）が設けられ、
前記絶縁構造（Ｉ１）は、ワード線（Ｗ）に沿って位置するメモリセルのＭＯＳトランジスタのソース／ドレイン領域（Ｓ／ＤＧ，Ｓ／ＤＷ）を互いに分離し、
前記絶縁構造（Ｉ１）は、更なるソース／ドレイン領域（Ｓ／ＤＷ）を互いに分離し、更なるソース／ドレイン領域（Ｓ／ＤＷ）はビット線（Ｂ）に沿って位置するメモリセルのキャパシタに接続され、
共通ソース／ドレイン領域（Ｓ／ＤＧ）は第一部分と第二部分を有し、前記第一部分と前記第二部分は、ワード線（Ｗ）と、そのワード線（Ｗ）に対して間隔をおいて隣り合う更なるワード線（Ｗ）との間に設けられ、
凹部（Ｖ）はソース／ドレイン領域（Ｓ／ＤＧ）の第一部分に設けられ、
ＭＯＳトランジスタの更なるソース／ドレイン領域（Ｓ／ＤＷ）、ソース／ドレイン領域（Ｓ／ＤＧ）の第二部分、及び更なるＭＯＳトランジスタの更なるソース／ドレイン領域（Ｓ／ＤＷ）を経て伸線した接続線は直線状である請求項４に記載のＳＯＩ基板。
【請求項６】
シリコン層（Ｓ）の厚さが５０ｎｍ〜２００ｎｍであり、ＳｉＯ2層（Ｏ）の厚さが１００ｎｍ〜５００ｎｍである請求項１乃至請求項５のいずれか一項に記載のＳＯＩ基板。
【請求項７】
単結晶シリコン層（Ｓ）と、その下方に設けたＳｉＯ2層（Ｏ）と、更にその下方に設けたシリコン基板とを備えたＳＯＩ基板に、前記シリコン層(Ｓ)及び前記ＳｉＯ2層（Ｏ）を穿通する凹部（Ｖ）を異方性エッチングにより形成することと、
ＳｉＯ2層（Ｏ）に対応する凹部（Ｖ）の下部は、シリコン層（Ｓ）に対応する凹部（Ｖ）の上部に対して、相対的に拡張された拡張部を有するように、ＳｉＯ2の等方性エッチングにより、シリコンに関して選択的に拡張されることと、
シリコン層（Ｓ）及びシリコン基板（１）に接する導電構造（Ｌ）が前記拡張部に形成されるように、導電材料は等方的に堆積され、凹部（Ｖ）の底部にて前記シリコン基板が露出するまでエッチバックされることと、
シリンダ（Ｚ）を形成するように絶縁材料が凹部（Ｖ）の内部に案内され、シリンダ（Ｚ）の断面は凹部（Ｖ）の上部の水平な断面に対応し、シリンダ（Ｚ）の下部は、凹部（Ｖ）の下部に配置されて、導電構造（Ｌ）により包囲されることとからなる、ＳＯＩ基板を加工する方法。
【請求項８】
ＭＯＳトランジスタはシリコン層（Ｓ）内に形成され、
凹部（Ｖ）及びＭＯＳトランジスタは、導電構造（Ｌ）がＭＯＳトランジスタのチャネル領域をシリコン基板（１）に電気的に接続するように形成される請求項７に記載の方法。
【請求項９】
ＭＯＳトランジスタのソース／ドレイン領域（Ｓ／ＤＧ）は、前記ソース／ドレイン領域がＳＯＩ基板の表面（Ｆ）に位置するように埋設されて形成され、
凹部（Ｖ）は、前記凹部がソース／ドレイン領域（Ｓ／ＤＧ）を穿通するように形成され、
前記凹部（Ｖ）内に絶縁材料を堆積し、エッチバックしてシリンダを形成し、
コンタクト（Ｋ）は、導電材料を堆積することにより、凹部（Ｖ）に部分的に設けられ、ソース／ドレイン領域（Ｓ／ＤＧ）と接続され、シリンダ（Ｚ）の真上に形成される請求項８に記載の方法。
【請求項１０】
ＭＯＳトランジスタと共に、ＤＲＡＭセル構造のメモリセルを形成するキャパシタが形成され、
ＭＯＳトランジスタがプレーナ型トランジスタとして形成され、
ＭＯＳトランジスタのゲート電極が、ＳＯＩ基板の表面（Ｆ）に沿って延伸するワード線（Ｗ）の一部として形成され、
絶縁スペーサ（ＳＰ）がワード線（Ｗ）の側面上に形成され、
前記ワード線（Ｗ）の上面は保護膜（Ｈ）により被覆され、
ＭＯＳトランジスタのソース／ドレイン領域（Ｓ／ＤＧ）と更なるＭＯＳトランジスタのソース／ドレイン領域（Ｓ／ＤＧ）は共通ソース／ドレイン領域（Ｓ／ＤＧ）を形成し、前記ＭＯＳトランジスタは更なるメモリセルに属し、前記ＭＯＳトランジスタのゲート電極が前記ワード線（Ｗ）に対して間隔をおいて隣り合う更なるワード線（Ｗ）の一部であるようにメモリセルのＭＯＳトランジスタが形成され、
前記ＭＯＳトランジスタの更なるソース／ドレイン領域（Ｓ／ＤＷ）が形成され、前記更なるソース／ドレイン領域（Ｓ／ＤＷ）の領域がキャパシタに接続され、
凹部（Ｖ）はエッチングにより形成され、エッチングは、凹部（Ｖ）に部分的に形成されるコンタクト（Ｋ）がワード線（Ｗ）のスペーサ（ＳＰ）のうちの一つ及び前記更なるワード線（Ｗ）のスペーサ（ＳＰ）のうちの一つに接するように、保護層（Ｈ）及びスペーサ（ＳＰ）に対して選択的に行われ、
ＳＯＩ基板上を延伸し、コンタクト（Ｋ）に接続されるビット線（Ｂ）が形成される、請求項９に記載の方法。
【請求項１１】
ＳＯＩ基板の表面（Ｆ）からＳｉＯ2層（Ｏ）までそれぞれに延伸する複数の絶縁構造（Ｉ１）が形成され、前記絶縁構造（Ｉ１）は、ワード線（Ｗ）に沿って位置するメモリセルのＭＯＳトランジスタのソース／ドレイン領域（Ｓ／ＤＧ，Ｓ／ＤＷ）を互いに分離し、更なるソース／ドレイン領域（Ｓ／ＤＷ）を互いに分離し、ビット線（Ｂ）に沿って位置するメモリセルのキャパシタに接続され、
共通ソース／ドレイン領域（Ｓ／ＤＧ）は、ワード線（Ｗ）と、そのワード線と間隔をおいて隣り合う更なるワード線（Ｗ）との間にそれぞれに設けた第一部分及び第二部分を有し、前記第一部分及び前記第二部分が互いに接するような方法で、共通ソース／ドレイン領域（Ｓ／ＤＧ）が形成され、
凹部（Ｖ）は共通ソース／ドレイン領域（Ｓ／ＤＧ）の第一部分に形成され、
ＭＯＳトランジスタの更なるソース／ドレイン領域（Ｓ／ＤＷ）、共通ソース／ドレイン領域（Ｓ／ＤＧ）の第二部分、及び更なるＭＯＳトランジスタの更なるソース／ドレイン領域（Ｓ／ＤＷ）を通過して伸線した接続線は直線状である、請求項１０に記載の方法。
【請求項１２】
シリコン層（Ｓ）の厚さは５０ｎｍ乃至２００ｎｍの間であり、ＳｉＯ2層（Ｏ）の厚さは１００ｎｍ乃至５００ｎｍの間である、請求項７乃至請求項１１のいずれか一項に記載の方法。
【発明の詳細な説明】
【０００１】
（基板及びその加工方法）
本発明は、単結晶シリコン層と、その下方に設けたＳｉＯ2層と、更にその下方に設けたシリコン基板とを有する基板に関し、また、その加工方法に関する。
【０００２】
当該技術分野では、そのような基板をＳＯＩ基板と称する。集積半導体素子の基板として、従来のシリコン基板の代わりにＳＯＩ基板を使用することは、多くの利点を提供する。例えば、単結晶シリコン層の厚さは通常、５０ｎｍ〜２００ｎｍと小さいため、半導体素子の活性領域が絶縁性構造物によって完全に包囲され得る。そのため、ＳＯＩ基板の表面を起点にＳｉＯ2層まで延伸する設置溝を設ける。活性領域の完全な絶縁は、互いに隣接する半導体素子の間に存在する漏れ電流を回避する。同絶縁は、トランジスタ内の短チャンネル効果を回避することも可能にする。ＳＯＩ基板の使用による更なる利点は、空間電荷領域がｐｎ接合の下側において形成されないため、ｐｎ接合における電気容量が非常に小さく、半導体のスイッチング速度が大幅に増加し、半導体素子で消費される電力がかなり低減されることである。ＳＯＩ基板にＤＲＡＭセル構造を形成する場合には、同じ理由によりあらゆるビット線の容量も低減され得る。
【０００３】
しかし、活性領域の完全な絶縁は、基板浮遊効果として公知の悪影響も引き起こす。これらの効果は、活性領域において形成される電荷キャリアが分散されないために起こる。これは、ＭＯＳトランジスタのチャネル領域において形成される電荷キャリアに特に関係する。
【０００４】
基板浮遊効果を回避するＳＯＩ基板は、クオン  Ｔ．ニューエン（Ｃｕｏｎｇ  Ｔ．Ｎｇｕｙｅｎ）等の「Ｑｕａｓｉ−ＳＯＩ  ＭＯＳＦＥＴｓ  Ｕｓｉｎｇ  Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｙ  ａｎｄ  Ｐｏｌｉｓｈｉｎｇ」、１９９２年国際電子デバイス会議（ＩＥＤＭ）、３４１ページにより説明される。ＳｉＯ2層は連続的ではなく、柱状シリコンにより遮断される。シリコン層も連続的ではなく、ＳｉＯ2層の上部に埋め込まれている。柱状シリコンはシリコン基板をシリコン層に接続させる。ＭＯＳトランジスタは、ＭＯＳトランジスタのチャネル領域が柱状シリコンに接続するような方式に、シリコン層内に設けられる。従って、ＭＯＳトランジスタのチャネル領域は柱状シリコンを介してシリコン基板に接続され、チャネル領域内で形成される電荷キャリアを分散させることができ、基板浮遊効果が回避される。ＳＯＩ基板を形成するために、ＳｉＯ2層がシリコン基板上に形成され、二枚マスクエッチングプロセスによりパターンニングされる。その間、一方では、後で柱状シリコンが形成される凹部がシリコン基板まで形成される。他方では、ＳｉＯ2は、凹部の近傍において、凹部の深さより実質的に浅い深さまでエッチングされる。選択エピキタシーとそれに続くＳｉＯ2層の表面が露出するまでの化学機械研磨により、柱状シリコンと、凹部の近傍のシリコン層とが形成される。
【０００５】
Ｙ．ニシオカ等の「Ｇｉｇａ−Ｂｉｔ  Ｓｃａｌｅ  ＤＲＡＭ  Ｃｅｌｌ  ｗｉｔｈ  Ｎｅｗ  Ｓｉｍｐｌｅ  Ｒｕ／（Ｂａ，Ｓｒ）ＴｉＯ3／Ｒｕ  Ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒｓ  Ｕｓｉｎｇ  Ｘ−ｒａｙ  Ｌｉｔｈｏｇｒａｐｈｙ」  １９９５年国際電子デバイス会議（ＩＥＤＭ）  ９０３ページは、メモリセルがトランジスタとキャパシタから成るＤＲＡＭセル構造を記載している。トランジスタはプレーナ型トランジスタであり、そのゲート電極は、ＤＲＡＭセル構造を設けた基板の表面に沿って延伸するワード線の一部である。二つのメモリセルの二つのトランジスタは、ビット線に接続した共通ソース／ドレイン領域をそれぞれ共有する。トランジスタは、コンタクトを通してキャパシタに接続した更なるソース／ドレイン領域を有する。共通ソース／ドレイン領域は第一部分と第二部分を有し、それらはワード線とその隣接するワード線との間にそれぞれ設けられ、互いに隣接している。共通ソース／ドレイン領域の第二部分、トランジスタの更なるソース／ドレイン領域及び隣接するトランジスタの更なるソース／ドレイン領域を通して伸線した接続線は直線状である。ビット線は共通ソース／ドレイン領域の第一部分に接続される。絶縁構造は、ワード線に沿って互いに隣接するメモリセルのトランジスタのソース／ドレイン領域を横方向に互いに分離する。絶縁構造は更に、ビット線に沿って互いに隣接するメモリセルのキャパシタに接続される、更なるソース／ドレイン領域を互いに横方向に分離する。
【０００６】
用語「シリンダ」は、二つの平行な面と、空間曲線（例えば、「マイヤーズ・レキシコン」（Ｍｅｙｅｒｓ  Ｌｅｘｉｋｏｎ）を参照）に沿って直線的な平行移動により形成される表面とにより区画される物体を示す。空間曲線が円形の場合、「円形シリンダ」の用語が用いられる。詳細には、直方体もシリンダである。用語「シリンダ」は、数学的に厳密なシリンダからわずかに相異する物体又は形状を表すためにも用いられる。上記の相異は、例えば、エッチングプロセス中
の不規則性のためであったり、端部の近傍で凹部が完全に充填されない堆積方法のためであったり、加工方法に有利であるがシリンダの一部を狭め得る補助構造物を設けるためであったりする場合がある。
【０００７】
本発明の目的は、単結晶層がシリコン層に接続され、基板浮遊効果を回避する集積半導体素子に適合する、さらなるＳＯＩ基板を提供することにある。また、そのようなＳＯＩ基板を製造する方法を提供することも目的とする。
【０００８】
上記の目的は、シリコン層及び下方に設けたＳｉＯ2層を穿通する凹部を設けたＳＯＩ基板により達成される。凹部の上部は、シリコン層に対応して設けられ、水平の第一断面を備えたシリンダ形状を有する。凹部の下部は、ＳｉＯ2層に対応して設けられ、第一断面よりも広い水平の第二断面を備えたシリンダ形状を有するように、凹部の上部と相対的に拡張している。絶縁材料より成るシリンダは第一断面に対応する水平断面を有する。シリンダの下部は凹部の下部に設けられる。拡張部は、シリンダの下部の側面を包囲するように形成される。シリコン層と、上部にＳｉＯ2層が設けられるシリコン基板とを接続する導電構造は拡張部に設けられる。
【０００９】
シリコン層は導電構造を通してシリコン基板に接続される。
更に、上記の目的は、シリコン層と下方に設けたＳｉＯ2層を穿通する凹部が異方性エッチングによりＳＯＩ基板に形成される方法により達成される。ＳｉＯ2層に対応して設けた凹部の下部は、シリコン層に対応して設けた凹部の上部に相対して拡張部を有するように、シリコンに対して選択的なＳｉＯ2の等方性エッチングにより拡張される。次に、導電材料がほぼ等方的に堆積され、凹部の底が露出するまでエッチバックされるため、シリコン層及びシリコン基板に隣接する導電構造が拡張部に形成される。次に、絶縁材料がシリンダを形成するように凹部内に案内され、シリンダの下部は凹部の下部に設けられ、導電構造により側面を包囲される。
【００１０】
導電構造が続いて形成される上記の方法は、市販のＳＯＩ基板を基に実行されてもよい。導電構造の形成には、選択エピタクシー等のいかなる煩雑な処理工程の必要もない。
導電構造に適した導電材料の例には、金属、金属ケイ化物又は半導体材料が含まれる。
【００１１】
好ましくは、導電構造はドープされたシリコンから成り、ドープされたシリコンの導電型はシリコン基板及びシリコン層の導電型に対応する。このようにして、導電構造とシリコン基板又はシリコン層との間の接触抵抗は特に小さくなる。
【００１２】
導電構造がシリコン層に下方から接しているため、導電構造の導電材料は、シリコン層に設けた半導体素子に非常にわずかな影響しか及ぼさない。また、この態様は導電構造に適した導電材料の選択に多くの自由度を提供する。
【００１３】
半導体素子は、例えば、ＭＯＳトランジスタである。この場合、導電構造はＭＯＳトランジスタのチャネル領域をシリコン基板に接続する。
好適なシリコン層の厚さが、５０ｎｍ〜２００ｎｍの間であるため、ＭＯＳトランジスタは、一般的に、プレーナ型トランジスタとして設計される。
【００１４】
ＭＯＳトランジスタが属する集積回路構造の集積密度を高めるために、凹部がＭＯＳトランジスタのソース／ドレイン領域を穿通することが有利である。この場合、ソース／ドレイン領域と接続するコンタクトが凹部に追加的に形成することが可能である。
【００１５】
そのようなコンタクトを形成するために、まずシリンダは、例えば、絶縁材料を堆積させ、凹部の上部が完全に充填されないような方法で堆積部をエッチバックすることにより形成される。次に、導電材料は、コンタクトがシリンダ上に形成されるような方法で堆積される。
【００１６】
代替手段として、凹部はソース／ドレイン領域の近傍に設けられる。
ＭＯＳトランジスタはＤＲＡＭセル構造のメモリセルの一部であることが可能である。ＭＯＳトランジスタに接続されたキャパシタは、メモリセルの更なる部分として設けられる。ＭＯＳトランジスタのゲート電極は、基板の表面に沿って延伸するワード線の一部であってもよい。
【００１７】
ＤＲＡＭセル構造の集積密度を高めるため、即ち、メモリセル毎に必要とされる面積を縮小するためには、ソース／ドレイン領域（以下、「共通ソース／ドレイン領域」という）は同時に、更なるメモリセルに属し、そのゲート電極はワード線に隣接するワード線の一部であり、更なるＭＯＳトランジスタのソース／ドレイン領域である。ＭＯＳトランジスタの更なるソース／ドレイン領域はキャパシタに接続される。共通ソース／ドレイン領域に隣接するコンタクトは、基板上に延伸するビット線に接続される。
【００１８】
集積密度を高めるために、ワード線の側面には絶縁スペーサが設けられ、コンタクトがワード線のスペーサのうちの１つ及び隣接するワード線のスペーサのうちの１つに隣接することが有利である。この構造は、セルフアラインのエッチングプロセス、即ちマスクを位置合わせする必要のない工程から成る方法により形成されることができる。そのため、ワード線は保護層により被覆される。凹部の形成中に、シリコンは保護層及びスペーサに対して選択的にエッチングされるため、下部が凹部内に形成されるコンタクトは、ワード線のスペーサ、間隔をおいて隣り合うワード線のスペーサ及び共通ソース／ドレイン領域に接する。このエッチングプロセス中は、マスクを使用することが便宜である。しかし、保護層及びスペーサによるマスクのアライメント許容範囲が非常に広いため、これはセルフアラインのエッチングプロセスと見なされ得る。
【００１９】
ＤＲＡＭセル構造のレイアウトは、Ｙ．ニシオカ等（同書記載）のものと合致してもよい。従って、ワード線に沿って位置するメモリセルのＭＯＳトランジスタのソース／ドレイン領域を互いに分離する絶縁構造を設けることが可能である。絶縁構造は、更に、ビット線に沿って位置するメモリセルのキャパシタに接続された更なるソース／ドレイン領域を互いに分離する。共通ソース／ドレイン領域は第一部分及び第二部分を有し、それらの部分はワード線とそのワード線と間隔をおいて隣り合う更なるワード線との間にそれぞれ設けられる。ビット線とのコンタクトは共通ソース／ドレイン領域の第一部分に設けられる。ＭＯＳトランジスタの更なるソース／ドレイン領域、共通ソース／ドレイン領域の第二部分、及び更なるトランジスタの更なるソース／ドレイン領域を通して伸線した接続線は直線状である。漏れ電流を回避するために、絶縁構造が基板の表面及びシリコン基板にそれぞれ隣接することが有利である。
【００２０】
本発明の効果はＤＲＡＭセル構造のレイアウトに依存しない。
ＳｉＯ2層の厚さは１００ｎｍ〜５００ｎｍの間であることが有利である。
本発明の実施例は、図面を参照することにより詳細に説明される。
図面における寸法は実寸ではない。
実施例では、厚さが約１５０ｎｍの単結晶シリコン層Ｓと、その下方に設けた厚さが約２００ｎｍのＳｉＯ2層Ｏと、更にその下方に設けたシリコン基板１とから成るＳＯＩ基板が用いられる（図１Ａ及び図１Ｂを参照）。
【００２１】
ＭＯＳトランジスタの活性領域の側面を包囲する絶縁構造Ｉ１は、従来技術において公知の工程を用いて形成される。絶縁構造Ｉ１はＳＯＩ基板の表面ＦからＳｉＯ2層Ｏまで延伸している。
【００２２】
二つのＭＯＳトランジスタは、絶縁構造Ｉ１により包囲される各々の活性領域内に形成される。二つのＭＯＳトランジスタの共通ソース／ドレイン領域Ｓ／ＤＧは、活性領域の中心に設けられる（図１Ａ，１Ｂ，１Ｃを参照）。共通ソース／ドレイン領域Ｓ／ＤＧは、互いに隣接し、基本的に互いに平行して延伸し、ゲート電極ＧＤによりＳＯＩ基板の表面Ｆから分離されている二つのワード線Ｗの間に設けられている。
【００２３】
ワード線Ｗの厚さは約２００ｎｍであり、ドープポリシリコン及びその上部に設けられたタングステンシリサイドを含む。ワード線Ｗの幅は、約１５０ｎｍである。互いに隣接するワード線Ｗは、約１５０ｎｍの間隔を有する。
【００２４】
二つのＭＯＳトランジスタは、同様な方式に活性領域に設けられる更なるソース／ドレイン領域Ｓ／ＤＧをそれぞれ有する（図１Ａ及び図１Ｃを参照）。共通ソース／ドレイン領域Ｓ／ＤＧは第一部分及び第二部分を有し、それらはワード線Ｗの間にそれぞれ設けられ、互いに隣接する。一方のＭＯＳトランジスタの更なるソース／ドレイン領域Ｓ／ＤＷ、共通ソース／ドレイン領域Ｓ／ＤＧの第二部分、及び他方のＭＯＳトランジスタの更なるソース／ドレイン領域Ｓ／ＤＷを通して伸線した接続線は直線状である。従って、共通ソース／ドレイン領域Ｓ／ＤＧの第一部分及び第二部分は、ワード線の方向に沿って互いに隣接して設けられる。
【００２５】
ワード線Ｗの側面は絶縁性窒化シリコンスペーサＳＰにより被覆され、同スペーサＳＰの厚さは約２０ｎｍである（図１Ａ及び図１Ｂを参照）。更に、ワード線Ｗは、厚さが約５０ｎｍの窒化シリコンの保護層Ｈにより被覆される（図１Ａ及び図１Ｂを参照）。
【００２６】
更なる絶縁構造Ｉ２は、ＳｉＯ2を約２００ｎｍの厚さまで堆積し、化学機械研磨により保護層Ｈが露出するまで平坦化することにより形成される（図２を参照）。
【００２７】
補助層Ｇを形成するためには、窒化シリコンが約５０ｎｍの厚さまで堆積される（図２を参照）。
ワード線の方向にある一辺が約１５０ｎｍであり、ワード線の直交方向にある一辺が約３００ｎｍである長方形の領域を覆わないフォトレジストマスクが形成される。その領域は共通ソース／ドレイン領域Ｓ／ＤＧの第一部分と重なる。フォトレジストマスクを使用して、更なる絶縁構造Ｉ２の部分が露出するまで、窒化シリコンがエッチングされる（図２を参照）。次に、更なる絶縁構造Ｉ２の露出部分が除去されるまで、ＳｉＯ2は、Ｃ2Ｆ6，Ｃ3Ｆ8を用いて窒化シリコンに対して選択的にエッチングされる（図２を参照）。
【００２８】
凹部Ｖを形成するには、ＳｉＯ2層Ｏが露出するまで、例えば、シリコンをＨＢｒ，Ｈｅ，Ｏ2，ＮＦ3を用いて窒化シリコンに対して選択的にエッチングする。凹部Ｖは共通ソース／ドレイン領域Ｓ／ＤＧの第一部分を穿通する。
【００２９】
フォトレジストマスクは除去される。
補助スペーサＳＨを形成するためには、窒化シリコンが約１０ｎｍの厚さに堆積され、凹部Ｖの底部において窒化シリコンが除去されるまでエッチバックされる。補助スペーサＳＨは凹部Ｖの側面を覆う（図２を参照）。
【００３０】
次に、シリコン基板１が露出するまで、例えばＣ2Ｆ6，Ｃ3Ｆ8を用いて窒化シリコンに対して選択的にＳｉＯ2をエッチングすることにより、凹部Ｖはさらに深められる。
【００３１】
次に、窒化シリコンに対して選択的にＳｉＯ2を等方性エッチングすることにより、凹部Ｖの幅はＳｉＯ2層の近傍において拡張される。凹部Ｖは、シリコン層Ｓの近傍に設けられ、水平の第一断面を有するシリンダ状の形状を有する上部と、ＳｉＯ2層Ｏの近傍に設けられ、第一断面より広い水平の第二断面を有するシリンダ形状を有するように、上部と相対的に拡張されている下部とをそれぞれ有する。第一断面は、１１０ｎｍの辺と１５０ｎｍの辺から成る長方形である。第二断面は、２１０ｎｍの辺と２５０ｎｍの辺から成る長方形である。凹部Ｖの幅を広げる間、補助スペーサＳＨが更なる絶縁構造Ｉ２を保護し、妥当な場合は絶縁構造Ｉ１も保護する。
【００３２】
補助スペーサＳＨは、例えば、リン酸等を用いた等方性エッチングにより除去される。
シリコン層Ｓをシリコン基板１に電気接続する導電構造Ｌを形成するため、ｉｎ−ｓｉｔｕ  ｐ型ドープポリシリコンが約５０ｎｍの厚さに堆積され、シリコン基板１が露出するまでエッチバックされる（図３を参照）。それにより、導電構造Ｌは凹部Ｖの拡張部に形成される。
【００３３】
次に、ＳｉＯ2は約１００ｎｍの厚さに堆積され、ＳＯＩ基板の表面Ｆの下方に約５０ｎｍまでエッチバックされて、絶縁材料より成るシリンダＺは凹部Ｖ内にそれぞれ形成される。シリンダＺの水平断面は、凹部Ｖの第一断面に相応する（図３を参照）。除去された補助スペーサＳＨのため、シリンダＺは数学的に厳密なシリンダ形状を有していない。シリンダＺの水平断面は凹部Ｖの上部において若干大きい。
【００３４】
導電構造ＬはシリンダＺの側面を包囲する。
コンタクトＫを形成するためには、ｎ型ドープポリシリコンが約１００ｎｍの厚さに堆積され、補助層Ｇが露出されるまでエッチバックされる。次に、ポリシリコン及び窒化シリコンは、補助層Ｇが除去されて補助層Ｈが露出するまで、化学機械研磨により摩滅される（図４を参照）。凹部Ｖ内部に延伸するコンタクトＫは、共通ソース／ドレイン領域Ｓ／ＤＧと接続され、ワード線ＷのスペーサＳＰ及びそれに隣接するワード線ＷのスペーサＳＰにそれぞれ隣接し、それにより凹部Ｖに形成される（図４を参照）。
【００３５】
コンタクトＫに隣接し、ワード線Ｗに対して直交方向に延伸する（図５を参照）ビット線Ｂが形成される。更なるソース／ドレイン領域Ｓ／ＤＷに隣接し、ストレージ容量（図示略）が形成される更なるコンタクトＫ′も形成される。
【００３６】
形成されるメモリセルのＤＲＡＭセル構造のそれぞれは、互いに接続されたＭＯＳトランジスタとストレージ容量とから成る。
本発明の範囲内でもある、実施例による多数の変形例が想到される。例えば、層、領域、構造及び配線の寸法は特定の必要条件に適合され得る。
【図面の簡単な説明】
【図１Ａ】  絶縁構造、メモリセルのＭＯＳトランジスタ、ワード線、スペーサ及び保護層が形成された後のＳＯＩ基板を示す断面図。
【図１Ｂ】  図１Ａの断面と平行する面における、ＳＯＩ基板を示す断面図。
【図１Ｃ】  ＭＯＳトランジスタのソース／ドレイン領域、絶縁構造及びワード線を示す、ＳＯＩ基板を示す平面図。
【図２】  更なる絶縁構造、絶縁層、凹部及び保護スペーサを形成した後の図１Ｂにおける断面を示す断面図。
【図３】  凹部の拡張後、導電構造形成、保護スペーサ除去、絶縁材料柱状体形成後の図２の断面を示す断面図。
【図４】  コンタクト形成、及び絶縁層除去後の図３の断面を示す断面図。
【図５】  ストレージ容量、ソース／ドレイン領域及びビット線の間のコンタクトを示す、ＳＯＩ基板を示す平面図。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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