(57)【特許請求の範囲】
【請求項１】
信号発生手段から送られるディジタル画像信号を記憶する記憶手段と、表示画面の行方向に配列される走査線である複数のＸ電極線と該表示画面の列方向に配列される複数のＹ電極線を含み、該各々Ｘ電極線と該各々Ｙ電極線の交点には薄膜トランジスタおよび液晶表示素子が形成され、該Ｘ電極線の各々はその各々行方向に配列される前記薄膜トランジスタのゲート電極と接続され、該Ｙ電極線の各々はその各々列方向に配列される前記薄膜トランジスタのソース電極と接続され、前記液晶表示素子の各々表示電極は各々対応する前記薄膜トランジスタのドレイン電極と接続され、該液晶表示素子の反対側の各々電極は共通電極と接続される液晶セルとを有する液晶セルの駆動回路において、
前記記憶手段から出力されるディジタル画像信号はフレーム１、２の順に順次繰り返してなる信号であり、該繰り返しにより順次到来するフレーム１、２のペアは同じ画像データで構成されており、該フレーム１、２を構成する走査線数は所定の偶数本からなり、該フレーム１、２を構成する各々画素の画像データはｍビット(ｍ≧２)からなる画像データであり、
該駆動回路は、前記信号発生手段から送られる所定の制御信号に基づいて前記記憶手段から出力されるディジタル画像信号を制御するフレーム信号およびライン信号を形成する制御信号発生手段と、
前記記憶手段から出力されるディジタル画像信号である前記複数のY電極線の各々に対応する前記表示画面の行方向に配列される画素のｍビットの画像データを並列に受け、該制御信号発生手段から出力されるフレーム信号およびライン信号を受け、該受けたフレーム信号、ライン信号および画像データの最下位ビットに応じて該受けた各々画素のｍビットの画像データの上位ｍ−１ビットに“0”または“1”を加えてなる上位ｍ−１ビットの画像データを形成し、該"0"を加えた上位ｍ−１ビットの画像データの場合は該画像データの階調レベルに応じた前記共通電極に供給される電圧より正側の正極性階調電圧駆動信号および負側の負極性階調電圧駆動信号を形成し、該“1”を加えた上位ｍ−１ビットの画像データの場合は該画像データの階調レベルに応じた負極性階調電圧駆動信号を形成し、該形成した各々階調電圧駆動信号を各々対応する前記Y電極線に出力するデータ信号駆動手段とを有し、
該データ信号駆動手段は、前記制御信号発生手段からフレーム１を示すフレーム信号および走査線番号１を示すライン信号を受け、前記記憶手段から走査線番号1における前記表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データを受けた場合、前記複数のＹ電極線の奇数列のY電極線に階調レベル１の正極性階調電圧駆動信号を出力し、また偶数列のＹ電極線に階調レベル３の負極性階調電圧駆動信号を出力し、また前記制御信号発生手段からフレーム２を示すフレーム信号および走査線番号１を示すライン信号を受け、前記記憶手段から走査線番号１における前記表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データを受けた場合、奇数列のＹ電極線に階調レベル３の負極性階調電圧駆動信号を出力し、また偶数列のＹ電極線に階調レベル１の正極性階調電圧駆動信号を出力することを特徴とする液晶セルの駆動回路。
【請求項２】
請求項１に記載の液晶セルの駆動回路において、前記データ信号駆動手段は、前記表示画面の列方向に配列される複数のY電極線の奇数列対応の奇数列階調データ変換手段および偶数列対応の偶数列階調データ変換手段を備える階調データ変換手段を有し、
前記奇数列階調データ変換手段は、前記制御信号発生手段からフレーム１のとき“1”を示し、フレーム２のとき“0”を示すフレーム信号および前記走査線番号が奇数番号であるとき“1”を示し、偶数番号であるとき“0”を示すライン信号を受け、該受けたフレーム信号とライン信号との一致・不一致をとり、一致しているとき"0"を示し、不一致のとき“1”を示す奇数列階調電圧選択信号を出力するエクスクルシブオアゲート手段と、
該エクスクルシブオアゲート手段から奇数列階調電圧選択信号を受け、前記記憶手段から前記奇数列のＹ電極線の各々に対応する前記表示画面の行方向に配列される画素の最下位ビットの画像データを受け、該受けた奇数列階調電圧選択信号と最下位ビットの画像データとのアンドをとる奇数列アンドゲート手段と、
前記エクスクルシブオアゲート手段から奇数列階調電圧選択信号を受け、該受けた奇数列階調電圧選択信号の極性を反転してなる偶数列階調電圧選択信号を出力するインバータ手段と、
前記奇数列アンドゲート手段から“0”または“1”のデータを受け、前記記憶手段から前記奇数列のＹ電極線の各々に対応する前記表示画面の行方向に配列される画素の上位ｍ−１ビットの画像データを受け、該受けたデータが“0”のときは該受けた上位ｍ−１ビットの画像データに“0”を加えた上位ｍ−１ビットの画像データを出力し、また該受けたデータが“1”のときは該受けた上位ｍ−１ビットの画像データに“1”を加えた上位ｍ−１ビットの画像データを出力する奇数列加算手段とを含み、
前記偶数列階調データ変換手段は、前記インバータ手段から偶数列階調電圧選択信号を受け、前記記憶手段から前記偶数列のＹ電極線の各々に対応する前記表示画面の行方向に配列される画素の最下位ビットの画像データを受け、該受けた偶数列階調電圧選択信号と最下位ビットの画像データとのアンドをとる偶数列アンドゲート手段と、
該偶数列アンドゲート手段から“0”または“1”のデータを受け、前記記憶手段から前記偶数列のＹ電極線の各々に対応する前記表示画面の行方向に配列される画素の上位ｍ−１ビットの画像データを受け、該受けたデータが“0”のときは該受けた上位ｍ−１ビットの画像データに“0”を加えた上位ｍ−１ビットの画像データを出力し、また該受けたデータが“1”のときは該受けた上位ｍ−１ビットの画像データに“1”を加えた上位ｍ−１ビットの画像データを出力する偶数列加算手段とを含むことを特徴とする液晶セルの駆動回路。
【請求項３】
請求項２に記載の液晶セルの駆動回路において、前記データ信号駆動手段はさらに、前記表示画面の列方向に配列される複数のＹ電極線の奇数列対応の奇数列階調電圧デコード信号形成手段および偶数列対応の偶数列階調電圧デコード信号形成手段を備える階調電圧デコード信号形成手段を有し、
前記奇数列階調電圧デコード信号形成手段は、前記奇数列加算手段から上位ｍ−１ビットの画像データを受け、該受けた上位ｍ−１ビットの各々ビットの画像データの電圧レベルを該受けた電圧レベルの極性と同じ極性の所定の電圧レベルに変換してなるバッファ階調電圧デコード信号を出力する奇数列バッファ階調電圧デコード信号形成手段と、
前記奇数列加算手段から上位ｍ−１ビットの画像データを受け、該受けた上位ｍ−１ビットの各々ビットの画像データの電圧レベルを該受けた電圧レベルの極性を反転した極性の所定の電圧レベルに変換してなるインバータ階調電圧デコード信号を出力する奇数列インバータ階調電圧デコード信号形成手段とを含み、
前記偶数列階調電圧デコード信号形成手段は、前記偶数列加算手段から上位ｍ−１ビットの画像データを受け、該受けた上位ｍ−１ビットの各々ビットの画像データの電圧レベルを該受けた電圧レベルの極性と同じ極性の所定の電圧レベルに変換してなるバッファ階調電圧デコード信号を出力する偶数列バッファ階調電圧デコード信号形成手段と、
前記偶数列加算手段から上位ｍ−１ビットの画像データを受け、該受けた上位ｍ−１ビットの各々ビットの画像データの電圧レベルを該受けた電圧レベルの極性を反転した極性の所定の電圧レベルに変換してなるインバータ階調電圧デコード信号を出力する偶数列インバータ階調電圧デコード信号形成手段とを含むことを特徴とする液晶セルの駆動回路。
【請求項４】
請求項３に記載の液晶セルの駆動回路において、前記データ信号駆動手段はさらに、前記共通電極に供給する電圧を生成するとともに、前記液晶表示素子のガンマ補正電圧特性に対応する前記共通電極に供給される電圧より正側の正極性のガンマ補正電圧および負側の負極性のガンマ補正電圧を生成する第１の電源手段と、
前記表示画面の列方向に配列される複数のＹ電極線の奇数列対応の第１の奇数列ディジタル・アナログ変換手段および偶数列対応の第１の偶数列ディジタル・アナログ変換手段を備える第１のディジタル・アナログ変換手段とを有し、
前記第１の奇数列ディジタル・アナログ変換手段は、前記第１の電源手段から正極性のガンマ補正電圧を受け、該受けた電圧から前記記憶手段からの上位ｍ−１ビットの画像データの各々階調レベルに応じた正極性階調電圧駆動信号を生成する第１の正極性階調電圧生成手段と、
前記第１の電源手段から負極性のガンマ補正電圧を受け、該受けた電圧から前記記憶手段からの上位ｍ−１ビットの画像データの各々階調レベルに応じた負極性階調電圧駆動信号を生成する第１の負極性階調電圧生成手段と、
前記第１の正極性階調電圧生成手段から各々正極性階調電圧駆動信号を受け、前記奇数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、該受けた各々正極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファおよびインバータ階調電圧デコード信号に応じて該各々スイッチ回路のいずれか１つを“ON”にする第１の奇数列正極性階調電圧選択手段と、
前記第１の負極性階調電圧生成手段から各々負極性階調電圧駆動信号を受け、前記奇数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、該受けた各々負極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファおよびインバータ階調電圧デコード信号に応じて該各々スイッチ回路のいずれか１つを“ON”にする第１の奇数列負極性階調電圧選択手段と、
前記第１の奇数列正極性階調電圧選択手段から正極性階調電圧駆動信号を受け、前記第１の奇数列負極性階調電圧選択手段から負極性階調電圧駆動信号を受け、前記エクスクルシブオアゲート手段から奇数列階調電圧選択信号を受け、該受けた選択信号が“0”のときは該受けた正極性階調電圧駆動信号を選択して出力し、該受けた選択信号が“1”のときは該受けた負極性階調電圧駆動信号を選択して出力する第１の奇数列階調電圧選択手段とを含み、
前記第１の偶数列ディジタル・アナログ変換手段は、前記第１の正極性階調電圧生成手段から各々正極性階調電圧駆動信号を受け、前記偶数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、該受けた各々正極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファおよびインバータ階調電圧デコード信号に応じて該各々スイッチ回路のいずれか１つを“ON”にする第１の偶数列正極性階調電圧選択手段と、
前記第１の負極性階調電圧生成手段から各々負極性階調電圧駆動信号を受け、
前記偶数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、該受けた各々負極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファおよびインバータ階調電圧デコード信号に応じて該各々スイッチ回路のいずれか１つを“ON”にする第１の偶数列負極性階調電圧選択手段と、
前記第１の偶数列正極性階調電圧選択手段から正極性階調電圧駆動信号を受け、前記第１の偶数列負極性階調電圧選択手段から負極性階調電圧駆動信号を受け、前記インバータ手段から偶数列階調電圧選択信号を受け、該受けた選択信号が“0”のときは該受けた正極性階調電圧駆動信号を選択して出力し、該受けた選択信号が“1”のときは該受けた負極性階調電圧駆動信号を選択して出力する第１の偶数列階調電圧選択手段とを含み、
前記記憶手段から走査線番号１における前記表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データが出力された場合、フレーム１においては第１の奇数列階調電圧選択手段からは階調レベル１の正極性階調電圧駆動信号が出力され、また、第１の偶数列階調電圧選択手段からは階調レベル３の負極性階調電圧駆動信号が出力され、フレーム２においては第１の奇数列階調電圧選択手段からは階調レベル３の負極性階調電圧駆動信号が出力され、また第１の偶数列階調電圧選択手段からは階調レベル１の正極性階調電圧駆動信号が出力されることを特徴とする液晶セルの駆動回路。
【請求項５】
請求項３に記載の液晶セルの駆動回路において、前記データ信号駆動手段はさらに、前記共通電極に供給する電圧を生成するとともに、前記液晶表示素子のガンマ補正電圧特性に対応する前記共通電極に供給される電圧より正側の正極性のガンマ補正電圧および負側の負極性のガンマ補正電圧を生成する第２の電源手段と、
前記表示画面の列方向に配列される複数のＹ電極線の奇数列対応の第２の奇数列ディジタル・アナログ変換手段および偶数列対応の第２の偶数列ディジタル・アナログ変換手段を備える第２のディジタル・アナログ変換手段とを有し、
前記第２の奇数列ディジタル・アナログ変換手段は、前記第２の電源手段から正極性のガンマ補正電圧を受け、該受けた電圧から前記記憶手段からの上位ｍ−１ビットの画像データの各々階調レベルに応じた正極性階調電圧駆動信号を生成する第２の正極性階調電圧生成手段と、
前記第２の電源手段から負極性のガンマ補正電圧を受け、該受けた電圧から前記記憶手段からの上位ｍ−１ビットの画像データの各々階調レベルに応じた負極性階調電圧駆動信号を生成する第２の負極性階調電圧生成手段と、
前記第２の正極性階調電圧生成手段から各々正極性階調電圧駆動信号を受け、前記奇数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、前記エクスクルシブオアゲート手段から奇数列階調電圧選択信号を受け、該受けた各々正極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファ、インバータ階調電圧デコード信号および奇数列階調電圧選択信号に応じて該各々スイッチ回路のいずれか１つを"ON"にする第２の奇数列正極性階調電圧選択手段と、
前記第２の負極性階調電圧生成手段から各々負極性階調電圧駆動信号を受け、前記奇数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、前記エクスクルシブオアゲート手段から奇数列階調電圧選択信号を受け、該受けた各々負極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファ、インバータ階調電圧デコード信号および奇数列階調電圧選択信号に応じて該各々スイッチ回路のいずれか１つを"ON"にする第２の奇数列負極性階調電圧選択手段と、
第２の奇数列正極性階調電圧選択手段の出力と第２の奇数列負極性階調電圧選択手段の出力とを接続する第１の接続手段とを含み、
前記第２の偶数列ディジタル・アナログ変換手段は、前記第２の正極性階調電圧生成手段から各々正極性階調電圧駆動信号を受け、前記偶数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、前記インバータ手段から偶数列階調電圧選択信号を受け、該受けた各々正極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファ、インバータ階調電圧デコード信号および偶数列階調電圧選択信号に応じて該各々スイッチ回路のいずれか１つを"ON"にする第２の偶数列正極性階調電圧選択手段と、
前記第２の負極性階調電圧生成手段から各々負極性階調電圧駆動信号を受け、前記偶数列バッファおよびインバータ階調電圧デコード信号形成手段からバッファおよびインバータ階調電圧デコード信号を受け、前記インバータ手段から偶数列階調電圧選択信号を受け、該受けた各々負極性階調電圧駆動信号を各々選択する各々スイッチ回路からなり、該受けたバッファ、インバータ階調電圧デコード信号および偶数列階調電圧選択信号に応じて該各々スイッチ回路のいずれか１つを“ON”にする第２の偶数列負極性階調電圧選択手段と、
第２の偶数列正極性階調電圧選択手段の出力と第２の偶数列負極性階調電圧選択手段の出力とを接続する第２の接続手段とを含み、
前記記憶手段から走査線番号１における前記表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データが出力された場合、フレーム１においては第１の接続手段からは階調レベル１の正極性階調電圧駆動信号が出力され、また、第２の接続手段からは階調レベル３の負極性階調電圧駆動信号が出力され、フレーム２においては第１の接続手段からは階調レベル3の負極性階調電圧駆動信号が出力され、また第２の接続手段からは階調レベル１の正極性階調電圧駆動信号が出力されることを特徴とする液晶セルの駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶セルの駆動回路に係り、とくにアクティブマトリクス型液晶セルのデータ信号線を駆動して好適な液晶セルの駆動回路に関するものである。
【０００２】
【従来の技術】
従来からよく知られるフラットディスプレイの一種であるアクティブマトリクス液晶ディスプレイの回路が図16に示されている。この回路は液晶セル１と、走査信号線駆動回路２と、データ信号線駆動回路３とから構成されている。
【０００３】
液晶セル１は、同図に示すように、行方向に等間隔に配列された複数のＸ電極線（X1、X2・・・Xm) と列方向に等間隔に配列された複数のＹ電極線（Y1、Y2・・・Yn) を有し、各Ｘ電極線と各Ｙ電極線が立体的に交差するところにはアクティブ素子４（この例では薄膜トランジスタ：TFT)および液晶表示素子５が形成される。Ｘ電極線の各々は行方向に配列されたTFT4のゲート電極と接続され、またＹ電極線の各々は列方向に配列されたTFT4のソース電極と接続され、また液晶表示素子５の各々表示電極は各々対応するTFT4のドレイン電極と接続され、液晶表示素子５の反対側の各々電極は共通電極７と接続されている。なお、同図に示すように、液晶表示素子５の電荷保持特性を改善するために、液晶表示素子５に並列にキャパシタ６を設けてよい。
【０００４】
Ｙ電極線はデータ信号線とも呼ばれ、Ｙ電極線の各々は液晶表示素子５へ表示データ信号を供給するデータ信号駆動回路３の対応する出力端子(O1、O2・・・On)と接続され、またＸ電極線は走査信号線とも呼ばれ、Ｘ電極線の各々は順次走査信号を出力する走査信号駆動回路２の対応する出力端子(S1、S2・・・Sn)と接続されている。
【０００５】
データ信号駆動回路３は一般的には、１〜ｎ列に対応する１〜ｎ列のラッチ回路、デコーダ回路およびレベル選択回路、ならびに電源回路等から構成されている。図示しない画像信号入力端子はデータ信号駆動回路３と接続され、その入力端子にたとえばD0〜D7の８ビットの28=256階調のディジタル画像信号データが順次入力される。順次入力される各行の画像信号データは１〜ｎ列のラッチ回路によりラッチされ、ラッチされた画像信号データは各列のデコーダ回路に送られデコードされる。各列のデコーダの出力は対応する各列のレベル選択回路に送られて制御され、各列毎に電源回路からの電源電圧（階調電圧）V1〜V256の１つが選択されて液晶セル１の各列のＹ電極線（Y1、Y2・・・Yn) に同時に送られる。
【０００６】
レベル選択回路により選択されて送られる各列毎の電源電圧V1〜V256に同期して、走査信号駆動回路２は液晶セル１の各Ｘ電極線（X1、X2・・・Xm) に順次繰り返し駆動する走査信号を送る。これにより、１画面分の画像信号データの表わす映像が液晶セル１に表示される。
【０００７】
詳細にはTFT4のゲート電極に正の電圧を印加するとTFT4がオンとなり、Ｙ電極線に印加された電圧で表示電極と共通電極間に形成された静電容量を充電する。またゲート電極に負の電圧を印加するとTFT4はオフとなり、その時点で印加されていた電圧を表示電極・共通電極間に保持する。つまり書き込みたい電圧をＹ電極線に与えてゲート電圧を制御すれば、液晶表示素子５に任意の電圧を保持させることができる。この保持電圧に応じて液晶表示素子５の透過率を変化させ画像を表示する。この方法は電圧変調駆動法と呼ばれ、液晶ディスプレイにおいて中間調表示を行なう代表的な駆動法である。
【０００８】
液晶ディスプレイはまたその信頼性の面から液晶表示素子５を交流駆動しなければいけない。代表的な交流駆動方式として、中島啓一、「1280x1024 画素のフルカラーTFT 液晶パネルを開発」日経エレクトロニクス、no595 、165 頁〜175 頁、1993.11.22に記載される「ライン反転駆動法」および「ドット反転駆動法」がある。
【０００９】
データ信号駆動回路の低電圧化(+5V電源動作）および低コスト化を図ることのできるライン反転駆動法が現在の主流になっている。ライン反転駆動法は液晶表示素子５の表示電極へ印加する電圧の極性をゲート線ごとに反転し、かつその共通電極へ印加する電圧の極性を表示電極へ印加する電圧の極性とは逆の極性になるようにしたものである。これは、ノートパソコンなどの10.4インチ型のパレルに主に採用されている。またドット反転駆動法は、ライン反転駆動法のように共通電極をふらないで一定電圧に固定し、隣り合う液晶表示素子５（ドット）の表示電極への印加電圧の極性を逆になるようにしたものである。
【００１０】
また最近では、CRT モニタの置き換えとしてパネルの大型化（例えば13インチ以上）および高精細化（例えば1024x768以上）された高品位パネルが開発されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、高品位パネルを上述したライン反転駆動法で駆動すると、たとえば白ウインドウを黒で囲んだ映像を１画面に表示すると、ウインドウの左右の黒表示部分が上下の黒表示部分と異なって見えるクロストークと呼ばれる現象が顕著になり、表示品位が低下するという問題があった。
【００１２】
また、表示品位を低下させないで256 階調を再現しようとすると、階調電圧レベル数を512 にする必要があり、ICチップの面積の縮小化およびICチップの低コスト化が図れないという問題があった。
【００１３】
本発明はこのような従来技術の欠点を解消し、表示品位の低下を抑えるとともに、ICチップの面積の縮小化および低コスト化を図ることのできる液晶セルの駆動回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は上述の課題を解決するために、信号発生手段から送られるディジタル画像信号を記憶する記憶手段と、表示画面の行方向に配列される走査線である複数のＸ電極線と表示画面の列方向に配列される複数のＹ電極線を含み、各々Ｘ電極線と各々Ｙ電極線の交点には薄膜トランジスタおよび液晶表示素子が形成され、Ｘ電極線の各々はその各々行方向に配列される薄膜トランジスタのゲート電極と接続され、Ｙ電極線の各々はその各々列方向に配列される薄膜トランジスタのソース電極と接続され、液晶表示素子の各々表示電極は各々対応する薄膜トランジスタのドレイン電極と接続され、液晶表示素子の反対側の各々電極は共通電極と接続される液晶セルとを有する液晶セルの駆動回路において、記憶手段から出力されるディジタル画像信号はフレーム１、２の順に順次繰り返してなる信号であり、繰り返しにより順次到来するフレーム１、２のペアは同じ画像データで構成されており、フレーム１、２を構成する走査線数は所定の偶数本からなり、フレーム１、２を構成する各々画素の画像データはｍビット（ｍ≧２）からなる画像データであり、この駆動回路は、信号発生手段から送られる所定の制御信号に基づいて記憶手段から出力されるディジタル画像信号を制御するフレーム信号およびライン信号を形成する制御信号発生手段と、記憶手段から出力されるディジタル画像信号である複数のＹ電極線の各々に対応する表示画面の行方向に配列される画素のｍビットの画像データを並列に受け、制御信号発生手段から出力されるフレーム信号およびライン信号を受け、受けたフレーム信号、ライン信号および画像データの最下位ビットに応じて受けた各々画素のｍビットの画像データの上位ｍ−１ビットに"0" または"1" を加えてなる上位ｍ−１ビットの画像データを形成し、"0" を加えた上位ｍ−１ビットの画像データの場合は画像データの階調レベルに応じた共通電極に供給される電圧より正側の正極性階調電圧駆動信号および負側の負極性階調電圧駆動信号を形成し、"1" を加えた上位ｍ−１ビットの画像データの場合は画像データの階調レベルに応じた負極性階調電圧駆動信号を形成し、形成した各々階調電圧駆動信号を各々対応するＹ電極線に出力するデータ信号駆動手段とを有し、このデータ信号駆動手段は、制御信号発生手段からフレーム１を示すフレーム信号および走査線番号１を示すライン信号を受け、記憶手段から走査線番号１における表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データを受けた場合、複数のＹ電極線の奇数列のＹ電極線に階調レベル１の正極性階調電圧駆動信号を出力し、また偶数列のＹ電極線に階調レベル３の負極性階調電圧駆動信号を出力し、また制御信号発生手段からフレーム２を示すフレーム信号および走査線番号１を示すライン信号を受け、記憶手段から走査線番号１における表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データを受けた場合、奇数列のＹ電極線に階調レベル３の負極性階調電圧駆動信号を出力し、また偶数列のＹ電極線に階調レベル１の正極性階調電圧駆動信号を出力することを特徴とする。
【００１５】
【発明の実施の形態】
次に添付図面を参照して本発明による液晶セルの駆動回路の一実施例を詳細に説明する。
【００１６】
図２には本発明による液晶セルの駆動回路の一実施例が示されている。同図を参照すると、この駆動回路は液晶セル１、走査信号線駆動回路２およびデータ信号線駆動回路８から構成されている。同図において、図16と対応する部分には同じ符号を付して示し、重複説明を省略する。
【００１７】
データ信号線駆動回路８は、図１に示すように、シフトレジスタ回路10、階調データ変換回路12、ラッチ回路14、レベルシフト回路16、D/A(ディジタル・アナログ）変換回路18および出力回路20から構成され、このうちのシフトレジスタ回路10、階調データ変換回路12およびラッチ回路14の１ドットセルのシフトレジスタ回路、階調データ変換回路およびラッチ回路が図３に示されている。
【００１８】
この例では図示しない赤(R)、緑(G)、青(B) の各フレームメモリを有し、パーソナルコンピュータ（パソコン）から送られる１フレーム分のR、G、B の画像データがこれらR、G、B のフレームメモリに順次蓄積される。この蓄積された画像データはフレーム毎に読み出されデータ信号線駆動回路８に送られる。駆動回路８に入力されるフレームを構成する各ドットの画像データは８ビットからなる画像データである。１表示画素（１ピクセル）は、R、G、B の３ドットのサブピクセル（サブ画素）から構成される。
【００１９】
また、駆動回路８には、制御信号として、スタート信号（水平同期信号）EU、 データシフトクロックCP、 フレーム信号FRM、走査ライン毎の交流化信号（ライン信号）Ｍおよびロード(LOAD)信号が供給される。制御信号は、この例では図示しない制御信号発生回路により形成されて送られてくるものであり、この形成のために制御信号発生回路にパソコンから垂直同期信号（フレーム信号）が送られる。上記フレーム信号FRM はフレーム１(F1)とフレーム２(F2)の繰り返し信号であり、フレーム１(F1)の後にくるフレーム２(F2)の画像データはフレーム１(F1)の画像データと同じものである。
【００２０】
この例ではさらに図示しない電源部を有し、この電源部は階調電圧を形成するに必要な電圧値の電源を作り駆動回路８に供給している。
【００２１】
駆動回路８は、まず入力する各ドット８ビットの入力データDx0 〜Dx7 の上位７ビットのデータに＋０した上位７ビットのデータDx1 〜Dx7 または＋１した上位７ビットのデータDx1+1 〜Dx7+1 を得、次に得られたデータDx1 〜Dx7 の階調レベルに対応した正極性階調電圧および負極性階調電圧を得るとともに、Dx1+1 〜Dx7+1 の階調レベルに対応した負極性階調電圧を得る回路であり、たとえば入力データとして液晶セル１の表示画面のＸ走査線X1の行方向に配列される画素のデータのすべてが階調レベル２であるデータを受けた場合、フレーム１の場合は液晶セル１の表示画面の奇数列のＹ電極線に階調レベル１の正極性階調電圧を、また偶数列のＹ電極線に階調レベル３の負極性階調電圧駆動信号を出力し、またフレーム２の場合は奇数列のＹ電極線に階調レベル３の負極性階調電圧を、また偶数列のＹ電極線に階調レベル１の正極性階調電圧を出力する。このように、駆動回路８は基本的には７ビット（128 階調）対応の回路で構成したにもかかわらず、疑似階調表示を行なっているので液晶セル１には高品位の256 階調の表示が行なわれる。
【００２２】
図１を参照すると、シフトレジスタ回路10は入力端子100、102、104、106 および108 を有し、入力端子100、102 および104 には信号線100、102 および104 を通して上述したＲ、ＧおよびＢフレームメモリから並行して各ドット、８ビットからなるパラレル画像データD10 〜D17、D20 〜D27 およびD30 〜D37 が送られる。
【００２３】
シフトレジスタ回路10はこの例ではＲ、ＧおよびＢ対応のシフトレジスタ回路を有し、Ｒ、ＧおよびＢ対応のシフトレジスタ回路は入力端子106 および108 から入力するスタート信号EUおよびクロックCPに応動して入力端子100、102 および104 からそれぞれパラレルに入力する表示画面の各行の各ドットのＲ、ＧおよびＢデータをそれら１〜ｎ列対応のレジスタに順次格納する。
【００２４】
また、この例では各ドットのビット数は８ビットであるから、上記各列対応のレジスタは図３に示すように、８ビット分のレジスタSB0 〜SB7 から構成されている。シフトレジスタ回路10の出力110 は階調データ変換回路12の対応する入力と接続されている。
【００２５】
階調データ変換回路12は入力端子112 および114 を有し、入力端子112 および114 には制御線112 および114 を通して上述した制御信号発生回路からフレーム信号FRM およびライン信号Ｍが送られる。
【００２６】
階調データ変換回路12はこの例ではＲ、ＧおよびＢ対応の階調データ変換回路を有し、Ｒ、ＧおよびＢ対応の階調データ変換回路はそれぞれ１〜ｎ列対応の加算装置から構成され、Ｒ、ＧおよびＢ対応の階調データ変換回路の１、・・・ およびｎ列対応の加算装置の入力はシフトレジスタ回路10のＲ、ＧおよびＢ対応のシフトレジスタ回路の１、・・・ およびｎ列対応のレジスタの出力と信号バス110 を介して接続されている。
【００２７】
階調データ変換回路12のＲ、ＧおよびＢ対応の階調データ変換回路のそれぞれ１〜ｎ列対応の加算装置は、入力端子112 および114 からフレーム信号FRM およびライン信号Ｍを受け、また、入力110 からパラレルにシフトレジスタ回路10のＲ、ＧおよびＢ対応のシフトレジスタ回路のそれぞれ１〜ｎ列対応のレジスタから８ビットのデータを受け、受けたフレーム信号FRM およびライン信号Ｍに応動して受けた８ビットのデータの上位７ビットのデータをそのまま出力バス116 に出力するか、または、その上位７ビットのデータに＋１した７ビットのデータを出力バス116 に出力する演算回路である。
【００２８】
階調データ変換回路12について以下に詳述する。図３には、奇数列対応の加算装置が示されている。この加算装置は７桁の加算回路(ADR)B0 〜B6、バッファ30、32、エクスクルシブオアゲート(EOR)34、アンドゲート(AND)36 およびインバータ38から構成されている。
【００２９】
バッファ30の入力は信号線114 と接続され、バッファ32の入力は信号線112 と接続され、バッファ30の出力はエクスクルシブオアゲート34の一方の入力と接続され、バッファ32の出力はエクスクルシブオアゲート34の他方の入力と接続され、エクスクルシブオアゲート34の出力は信号線118、アンドゲート36の一方の入力およびインバータ38の入力と接続され、インバータ38の出力は信号線120 と接続されている。
【００３０】
この例では偶数列対応の加算装置は、奇数列対応の加算装置のバッファ30、32、エクスクルシブオアゲート34およびインバータ38が不要である。すなわち、偶数列対応の加算装置の場合は、奇数列対応の加算装置のエクスクルシブオアゲート34の出力がアンドゲート36の一方の入力に接続される代わりに、奇数列対応の加算装置のインバータ38の出力が前記アンドゲート36の一方の入力に接続される構成でよい。
【００３１】
加算回路B0、・・・およびB6の被加数端子Y0、・・・およびY6はレジスタSB1、・・・ およびSB7 の出力と接続され、アンドゲート36の他方の入力はレジスタSB0 の出力と接続され、アンドゲート36の出力は加算回路B0の加数端子X0に接続され、加算回路B0のキャリー（桁上げ）出力C0は加算回路B1の加数端子X1に接続され、加算回路B1のキャリー出力C1は加算回路B2の加数端子X2に接続され、加算回路B2のキャリー出力C2は加算回路B3の加数端子X3に接続され、加算回路B3のキャリー出力C3は加算回路B4の加数端子X4に接続され、加算回路B4のキャリー出力C4は加算回路B5の加数端子X5に接続され、加算回路B5のキャリー出力C5は加算回路B6の加数端子X6に接続されている。
【００３２】
図３を参照すると、上述したライン信号Ｍ（図8(e)) はバッファ30の入力に、また上述したフレーム信号FRM （図8(c)、(d)) はバッファ32の入力に送られる。図8(e)では表示画面の奇数行（奇数ライン）がＭの高レベル期間、偶数行（偶数ライン）が低レベル期間に対応する場合を示し、図8(c)、(d)では、表示画面のフレーム１がFRM の高レベル期間、フレーム２が低レベル期間に対応する場合を示している。
【００３３】
バッファ30によりバッファアンプされたライン信号Ｍは、エクスクルシブオアゲート（不一致回路または排他的論理和回路）34の一方の入力に与えられ、バッファ32によりバッファアンプされたフレーム信号FRM はエクスクルシブオアゲート34の他方の入力に与えられる。これら信号ＭおよびFRM の不一致が不一致回路34で検出されて、その検出信号（階調電圧選択信号）ENB-ODD （図8(f)) が信号線118、アンドゲート36の一方の入力およびインバータ38の入力に与えられる。信号ENB-ODD は図より明らかなように信号FRM の高レベル期間において信号Ｍを反転させて得られた信号である。信号ENB-ODD はインバータ38により反転させられ信号ENB-EVEN（図8(g)) として出力120 に出力される。出力118 および出力120 はD/A 変換回路18の対応する入力とそれぞれ接続されている。
【００３４】
そこで演算動作について説明すると、入力画像データのあるドットの最下位ビットが"0" のときはシフトレジスタ回路10のレジスタSB0 の出力から"0" のデータがアンドゲート36の他方の入力に与えられる。この場合アンドゲート36の一方の入力に"0" または"1" の信号が与えられてもアンドゲート36の出力からは"0" のデータが出力される。そして、この"0" のデータは加算回路B0の加算端子X0に与えられる。このような場合、入力した画像データの上位７ビットのデータはそのまま加算回路B0〜B6の出力から出力バス116 に出力される。
【００３５】
また入力画像データの最下位ビットが"1" のときは、シフトレジスタ回路10のレジスタSB0 の出力から"1" のデータがアンドゲート36の他方の入力に与えられる。この場合、アンドゲート36の一方の入力に"0" の信号が与えられた場合はアンドゲート36の出力からは"0" のデータが出力される。そして、この"0" のデータは加算回路B0の加算端子X0に与えられる。このような場合、入力した画像データの上位７ビットのデータは、そのまま加算回路B0〜B6の出力から出力バス116 に出力される。またアンドゲート36の一方の入力に"1" の信号が与えられた場合はアンドゲート36の出力からは"1" のデータが出力される。そして、この"1" のデータは加算回路B0の加算端子X0に与えられる。このような場合、入力した画像データの上位７ビットのデータに+1した７ビットのデータが加算回路B0〜B6の出力から出力バス116 に出力される。
【００３６】
すなわち、奇数列であって、入力画像データの最下位ビットが"0" のときはフレームおよびラインの状態がどのような状態であろうと、入力した画像データの上位７ビットのデータがそのまま加算回路B0〜B6の出力から出力される。また入力画像データの最下位ビットが"1" のときであって、フレーム１では偶数ラインを示し、フレーム２では奇数ラインを示しているときは、入力した画像データの上位７ビットのデータに+1した７ビットのデータが加算回路B0〜B6の出力から出力され、フレーム１では奇数ラインを示し、フレーム２では偶数ラインを示しているときは、入力した画像データの上位７ビットのデータがそのまま加算回路B0〜B6の出力から出力される。
【００３７】
偶数列の場合であって、入力画像データの最下位ビットが"0" のときは、奇数列と同様に、フレームおよびラインの状態がどのような状態であろうと、入力した画像データの上位７ビットのデータがそのまま加算回路B0〜B6の出力から出力される。また入力画像データの最下位ビットが"1" のときは奇数列とは逆の動作になる。つまり入力画像データの最下位ビットが"1" のときであって、フレーム１では奇数ラインを示し、フレーム２では偶数ラインを示しているときは入力した画像データの上位７ビットのデータに+1した７ビットのデータが加算回路B0〜B6の出力から出力され、フレーム１では偶数ラインを示し、フレーム２では奇数ラインを示しているときは、入力した画像データの上位７ビットのデータがそのまま加算回路B0〜B6の出力から出力される。出力116 はラッチ回路14の対応する入力と接続されている。
【００３８】
図１を参照すると、ラッチ回路14は入力端子122 を有し、入力端子122 には制御線122 を通して上述した制御信号発生回路からロード信号が送られる。
【００３９】
図１および図３を参照してラッチ回路14について説明すると、ラッチ回路14はこの例では、Ｒ、ＧおよびＢ対応のラッチ回路およびバッファ回路を有し、Ｒ、ＧおよびＢ対応のラッチ回路は入力端子122 から入力するロード信号により入力バス116 からそれぞれパラレルに入力する表示画面の各行の各ドットのＲ、ＧおよびＢ上位７ビットのデータをそれら１〜ｎ列対応のレジスタLB0 〜LB6 に格納し、この格納したデータをバッファ回路に送る。
【００４０】
Ｒ、ＧおよびＢ対応のバッファ回路は１〜ｎ列対応のバッファ回路および反転バッファ回路を有し、それぞれ１〜ｎ列対応のバッファ回路は入力する上位７ビットのデータをバッファアンプし、このバッファアンプした上位７ビットのデータSW1 〜SW7 を信号バス124 に出力し、またそれぞれ１〜ｎ列対応の反転バッファ回路は入力する上位７ビットのデータを反転バッファアンプし、この反転バッファアンプした上位７ビットのデータSW1 バー〜SW7 バーを信号バス124 に出力する回路である。出力124 はレベルシフト回路16の対応する入力と接続されている。
【００４１】
レベルシフト回路16は、この例ではＲ、ＧおよびＢ対応のレベルシフト回路を有し、これらＲ、ＧおよびＢ対応のレベルシフト回路は１〜ｎ列対応のレベルシフト回路を有している。Ｒ、ＧおよびＢ対応のレベルシフト回路の１〜ｎ列対応のレベルシフト回路は対応するＲ、ＧおよびＢ対応のバッファ回路の１〜ｎ列対応のバッファ回路および反転バッファ回路から送られるTTL レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バー〜SW7 バーをMOS レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バー〜SW7 バーに変換して信号バス126 に出力するレベル変換回路である。出力126 はD/A 変換回路18の対応する入力と接続されている。
【００４２】
ところで、図４にはガンマ補正電圧と階調データの関係が示されている。同図に示すように、ガンマ補正電圧Vref0 〜Vref9 は共通電極電圧を中心にVref0 〜Vref4 の正極性ガンマ補正電圧とVref5 〜Vref9 の負極性ガンマ補正電圧に分けられて構成される。各ガンマ補正電圧は使用する液晶材料の駆動電圧対光透過特性(V-T特性）に近似し、階調特性を向上させる。たとえば、階調データが"00H" の場合は、正極性ガンマ補正電圧、負極性ガンマ補正電圧共に共通電極電圧に対し電位差が最大になるように設定され、階調データが"FFH" の場合は、反対に電位差が最小になるように設定される。ただし、「H」 は16進数表示を示す。
【００４３】
図１のD/A 変換回路18は図５に示すように、入力端子128、129、130、131、132、133、134、135、136 および137 を有し、入力端子128、129、130、131、132、133、134、135、136 および137 には、電圧線128、129、130、131、132、133、134、135、136 および137 を通して上述した電源部から電圧Vref0、Vref1、Vref2、Vref3、Vref4、Vref5、Vref6、Vref7、Vref8 およびVref9 が供給される。
【００４４】
D/A 変換回路18はこの例ではＲ、ＧおよびＢ対応のD/A 変換回路を有し、このＲ、ＧおよびＢ対応のD/A 変換回路はそれぞれ１〜ｎ列対応のD/A 変換回路から構成されている。
【００４５】
D/A 変換回路18のＲ、ＧおよびＢ対応のD/A 変換回路のそれぞれ１〜ｎ列対応のD/A 変換回路は入力バス126 から入力する階調電圧デコード信号SW1 〜SW7 とSW1 バー〜SW7 バーに基づいて入力128 〜132 から入力する電圧Vref0 〜Vref4 より生成された正極性階調電圧+V1 〜+V128 のいずれか１つを選択し、また入力バス126 から入力する階調電圧デコード信号SW1 〜SW7 とSW1 バー〜SW7 バーに基づいて入力133 〜137 から入力する電圧Vref5 〜Vref9 より生成された-V1 〜-V129 の負極性階調電圧のいずれか１つを選択し、奇数列の場合は入力118 から入力する階調電圧選択信号EBN-ODD に基づいてこれら選択した正極性階調電圧+V1 〜+V128 のいずれか１つ、-V1 〜-V129 の負極性階調電圧のいずれか１つのいずれかを選択して出力バス140 に出力し、偶数列の場合は入力120 から入力する階調電圧選択信号ENB-EVENに基づいてこれら選択した正極性階調電圧+V1 〜+V128 のいずれか１つ、-V1 〜-V129 の負極性階調電圧のいずれか１つのいずれかを選択して出力バス140 に出力する回路である。
【００４６】
D/A 変換回路18について以下に詳述する。図５には、奇数列対応のD/A 変換回路が示されている。このD/A 変換回路は正極性階調電圧生成部50、負極性階調電圧生成部52、正極性階調電圧生成部50により生成された正極性階調電圧を選択するスイッチ回路群54、負極性階調電圧生成部52により生成された負極性階調電圧を選択するスイッチ回路群56およびアナログスイッチ回路SW-P、SW-N から構成されている。
【００４７】
正極性階調電圧生成部50は入力端子128 〜132 を通して電源部から送られる電圧Vref0 〜Vref4 を受け、これら電圧Vref0 〜Vref4 から+V1 〜+V128 からなる正極性階調電圧を生成する回路である。これら生成された正極性階調電圧+V1 〜+V128 はスイッチ群54に送られる。
【００４８】
また、負極性階調電圧生成部52は入力端子133 〜137 を通して電源部から送られる電圧Vref5 〜Vref9 を受け、これら電圧Vref5 〜Vref9 から-V1 〜-V129 からなる負極性階調電圧を生成する回路である。これら生成された正極性階調電圧-V1 〜-V129 はスイッチ群56に送られる。
【００４９】
階調電圧生成法について詳述すると、電位条件はVref0>Vref1>Vref2>Vref3>Vref4>Vref5>Vref6>Vref7>Vref8>Vref9 とする。そして任意の抵抗数および抵抗値により２点間(Vref0〜Vref1、Vref1 〜Vref2、Vref2 〜Vref3、Vref3 〜Vref4、Vref4 〜Vref5、Vref5 〜Vref6、Vref6 〜Vref7、Vref7 〜Vref8、Vref8 〜Vref9)のガンマ補正電圧を分圧して階調電圧を生成する。たとえば、+V2 ラインの階調電圧の生成法について図６を用いて説明すると、同図からVref0 とVref1 間の全抵抗値ΣR はΣR=R1+R2+R3+R4・・・+Rm となるから、したがって+V2 は+V2=V1+(Vref0-Vref1)・R1/ΣR となる。
【００５０】
スイッチ群54は正極性階調電圧生成部50から送られる+V1、・・・、+V128 を選択する+V1、・・・、+V128 対応のPMOSトランジスタからなるスイッチ回路から構成されている。正極性階調電圧(+V1、・・・、+V128) のスイッチ回路はPMOSトランジスタが直列に接続され、スイッチは"L" 信号が入力されると "オン" になる。
【００５１】
スイッチ群56は負極性階調電圧生成部52から送られる-V1、・・・、-V129 を選択する-V1、・・・、-V129 対応のNMOSトランジスタからなるスイッチ回路から構成されている。負極性階調電圧(-V1、・・・、-V128) のスイッチ回路はNMOSトランジスタが直列に接続され、スイッチは"H" 信号が入力されると "オン" になる。
【００５２】
たとえば階調データ変換回路12から出力される上位７ビットのデータがすべて"0" の場合は、レベルシフト後のSW信号はSW1 〜SW7 がすべて"L" 信号、SW1 バー〜SW7 バーはすべて"H" 信号となる。SW1 〜SW7 がすべて"L" 信号の時、正極性階調電圧スイッチ群54は+V1 ラインのスイッチが "オン" 状態となり、+V1 の階調電圧を選択する。SW1 バー〜SW7 バーがすべて"H" 信号の時、負極性階調電圧スイッチ群56は-V1 ラインのスイッチが "オン" 状態となり、かつSW129 バーが "オン" 状態の時に-V1 の階調電圧を選択する。
【００５３】
また、スイッチSW129 バーがオンになる条件については、図７を用いて以下に説明する。図７には、スイッチSW129 およびSW129 バーを制御する回路が示されている。この回路は３入力アンドゲート60、62、66、 ２入力アンドゲート64、68、72およびインバータ70、74 から構成されている。
【００５４】
図７に示すように、３入力アンドゲート60の３つの入力にはシフトレジスタ回路10のレジスタSB7 〜SB5 の出力が、また３入力アンドゲート62の３つの入力にはシフトレジスタ回路10のレジスタSB4 〜SB2 の出力が、また２入力アンドゲート64の入力にはシフトレジスタ回路10のレジスタSB1 〜SB0 の出力がそれぞれ入力される。アンドゲート60、62、64の出力は３入力アンドゲート66に入力される。３入力アンドゲート66の出力は２入力アンドゲート68と72の一方の入力に入力され、また２入力アンドゲート68の他方の入力には階調データ変換回路12のエクスクルシブオアゲート34の出力118 が入力される。２入力アンドゲート68の出力はインバータ70に入力される。２入力アンドゲート68の出力信号は信号SW-129-ODDとして出力され、インバータ70の出力信号は信号SW-129-ODDバーとして出力される。２入力アンドゲート72の他方の入力には階調データ変換回路12のインバータ38の出力120 が入力される。２入力アンドゲート72の出力はインバータ74に入力される。２入力アンドゲート72の出力信号は信号SW-129-EVEN として出力され、インバータ74の出力信号は信号SW-129-EVEN バーとして出力される。
【００５５】
奇数列の場合はレジスタSB7 〜SB0 のいずれかの出力が"0" になると、入力118 から入力する階調電圧選択信号ENB-ODD がどのような状態にあろうと、出力信号SW-129-ODDは"0" になり、出力信号SW-129-ODDバーは"1" になる。出力信号SW-129-ODDが"0" になるとスイッチ256DECはオフになり、出力信号SW-129-ODDバーが"1" になるとスイッチ256DECバーはオンになる。出力信号SW-129-ODDが"1" になるとスイッチ256DECはオンになり、スイッチ256DECバーはオフになる。
【００５６】
また、レジスタSB7 〜SB0 のすべての出力が"1" になり、かつ入力118 から入力する階調電圧選択信号ENB-ODD が"1" （フレーム１では偶数ライン、フレーム２では奇数ラインを示しているとき）になると、出力信号SW-129-ODDは"1" になり、出力信号SW-129-ODDバーは"0" になる。出力信号SW-129-ODDが"1" になると、スイッチ256DECはオンになり、出力信号SW-129-ODDバーが"0" になると、スイッチ256DECバーはオフになる。すなわち、レジスタSB7 〜SB0 のすべての出力が"1" で、選択信号ENB-ODD がフレーム１では偶数ライン、フレーム２では奇数ラインを示しているときは、スイッチ256DECがオンとなり、-V129 ラインが選択される。
【００５７】
スイッチ256DECバーをオフにする理由はレジスタSB7 〜SB0 のすべての出力が"1" になったときに、加算回路B0〜B6のすべての出力が"0" になるため、レジスタSB7 〜SB0 のすべての出力が"1" であるにもかかわらず、レジスタSB7 〜SB0 のすべての出力が"0" であったかのように、-V1 対応のNMOSスイッチ群をオンにするためである。
【００５８】
なお、レジスタSB7 〜SB0 のすべての出力が"1" であって、選択信号ENB-ODD が"0" （フレーム１では奇数ライン、フレーム２では偶数ラインを示しているとき）であるときは、出力信号SW-129-ODDは"0" になり、スイッチ256DECをオフにする。オフにする理由は選択信号ENB-ODD が"0" の期間は正極性階調電圧の選択期間であり、±128Vラインが選択されているため-129V ラインをオフにする。
【００５９】
偶数列の場合はレジスタSB7 〜SB0 のいずれかの出力が"0" になると入力120 から入力する階調電圧選択信号ENB-EVENがどのような状態にあろうと、出力信号SW-129-EVEN は"0" になり、出力信号SW-129-EVEN バーは"1" になる。出力信号SW-129-EVEN が"0" になると、スイッチ256DECはオフになり、出力信号SW-129-EVEN バーが"1" になると、スイッチ256DECバーはオンになる。出力信号SW-129-EVEN が"1" になると、スイッチ256DECはオンになり、出力信号SW-129-EVEN バーが"0" になると、スイッチ256DECバーはオフになる。
【００６０】
またレジスタSB7 〜SB0 のすべての出力が"1" になり、かつ入力120 から入力する階調電圧選択信号ENB-EVENが"1" （フレーム１では奇数ライン、フレーム２では偶数ラインを示しているとき）になると、出力信号SW-129-EVEN は"1" になり、出力信号SW-129-EVEN バーは"0" になる。出力信号SW-129-EVEN が"1" になると、スイッチ256DECはオンになり、出力信号SW-129-EVEN バーが"0" になると、スイッチ256DECバーはオフになる。すなわち、レジスタSB7 〜SB0 のすべての出力が"1" で、選択信号ENB-EVENがフレーム１では奇数ライン、フレーム２では偶数ラインを示しているときは、スイッチ256DECがオンとなり、-V129 ラインが選択される。
【００６１】
スイッチ群54の+V1 〜+V128 対応のスイッチ回路のいずれか１つのスイッチ回路により選択された階調電圧はアナログスイッチ回路SW-Pの入力に送られる。またスイッチ群56の-V1 〜-V129 対応のスイッチ回路のいずれか１つのスイッチ回路により選択された階調電圧はアナログスイッチ回路SW-Nの入力に送られる。
【００６２】
奇数列の場合は、アナログスイッチ回路SW-PおよびSW-Nの制御入力には信号線118 を通して階調電圧選択信号ENB-ODD が送られ、また偶数列の場合は、アナログスイッチ回路SW-PおよびSW-Nの制御入力には信号線120 を通して階調電圧選択信号ENB-EVENが送られる。奇数列の場合も偶数列の場合も、アナログスイッチ回路SW-PおよびSW-Nの出力は接続され、さらにこの接続された出力は対応する出力回路20の出力バッファ回路の入力と接続されている（図５）。
【００６３】
奇数列の場合であって、アナログスイッチ回路SW-PおよびSW-Nの制御入力に選択信号ENB-ODD が入力した場合、その選択信号ENB-ODD の論理レベルが"L" つまり"0" であるときはアナログスイッチ回路SW-Pはオンになり、アナログスイッチ回路SW-Nはオフになる。したがってアナログスイッチ回路SW-Pの出力からは選択された正極性階調電圧が出力される。また選択信号ENB-ODD の論理レベルが"H" つまり"1" であるときはアナログスイッチ回路SW-Pはオフになり、アナログスイッチ回路SW-Nはオンになる。したがってアナログスイッチ回路SW-Nの出力からは選択された負極性階調電圧が出力される。
【００６４】
偶数列の場合であって、アナログスイッチ回路SW-PおよびSW-Nの制御入力に選択信号ENB-EVENが入力した場合、その選択信号ENB-EVENの論理レベルが"L" であるときはアナログスイッチ回路SW-Pはオンになり、アナログスイッチ回路SW-Nはオフになる。したがってアナログスイッチ回路SW-Pの出力からは選択された正極性階調電圧が出力される。また選択信号ENB-EVENの論理レベルが"H" であるときはアナログスイッチ回路SW-Pはオフになり、アナログスイッチ回路SW-Nはオンになる。したがってアナログスイッチ回路SW-Nの出力からは選択された負極性階調電圧が出力される。
【００６５】
上述からわかるように、D/A 変換回路18からは疑似階調表示を行なうための液晶セル１を駆動するための階調電圧が出力される。図９〜図14を用いて疑似階調駆動法を以下に説明する。
【００６６】
図９および図10には、画像データと階調電圧レベルの関係が示されている。図９からわかるように、この例では階調レベルが偶数のときに疑似階調表示を行なうための階調電圧レベルが生成される。すなわち、たとえば階調レベル２のときには、正極性階調電圧+V1 と負極性階調電圧-V2 が生成される。
【００６７】
なお、この例では階調レベル２のときに、正極性階調電圧+V1 と負極性階調電圧-V2 を生成するようにしたが、正極性側で階調電圧+V2 を負極性側で階調電圧-V1 を生成するようにしてもよい。このようなことは階調レベル２以外の偶数の階調レベルについてもいえる。
【００６８】
図11には、データ信号線駆動回路８から出力される駆動信号の波形が示され、図12、図13および図14には、図11に示す階調レベル１、階調レベル２、階調レベル256 に対応する走査信号線駆動回路２の一部出力端子(S1 〜S3) におけるデータ信号線駆動回路８の一部出力端子(O1 〜O3) の階調電圧が示されている。
【００６９】
図11〜図14などを参照し、データ信号線駆動回路８の奇数出力端子(O1、O3、・・)に注目して疑似階調表示について説明する。前にも少し触れたように、疑似階調表示法はフレーム１とフレーム２の２フレーム期間を利用して、液晶表示素子５からの光透過量を空間的に平均化して表示するものである。
【００７０】
すなわち、たとえば階調レベル１は入力画像データの１ドット８ビットのデータがすべて"0" の場合であり、図12からわかるように、たとえばフレーム１、奇数ライン、奇数列では正極性階調電圧の最大電圧値+V1 が選択されて液晶表示素子５に印加され、フレーム２、奇数ライン、奇数列では負極性階調電圧の最大電圧値-V1 が選択されて液晶表示素子５に印加される。液晶表示素子５は２フレーム間で±V1電圧で交流駆動される。これにより液晶表示素子５からは階調レベル１の光透過量が得られる。
【００７１】
階調レベル２では２フレームの期間を利用して疑似階調表示を行なうために疑似階調駆動が行なわれる。階調レベル２は入力画像データの１ドット８ビットのデータのうち最下位ビットのデータが"1" で、それより上位の７ビットのデータが"0" の場合であり、図13からわかるように、たとえばフレーム１、奇数ライン、奇数列では正極性階調電圧の最大電圧値+V1 が選択されて液晶表示素子５に印加され、フレーム２、奇数ライン、奇数列では負極性階調電圧値-V2 が選択されて液晶表示素子５に印加される。この場合、フレーム１の期間では液晶表示素子５からは階調レベル１の光透過量が得られ、フレーム２の期間では液晶表示素子５からは階調レベル３の光透過量が得られる。２フレーム期間での光透過量の平均は階調レベル１と階調レベル３のほぼ中間つまり階調レベル２となる。
【００７２】
同様にして階調レベル３の場合は、たとえばフレーム１、奇数ライン、奇数列では正極性階調電圧値+V2 が選択されて液晶表示素子５に印加され、フレーム２、奇数ライン、奇数列では負極性階調電圧値-V2 が選択されて液晶表示素子５に印加される。この場合、液晶表示素子５は２フレーム間で±V2電圧で交流駆動される。これにより液晶表示素子５からは階調レベル３の光透過量が得られる。
【００７３】
以後の奇数および偶数の階調レベルについても上記の方法により所定の光透過量が得られる。そして、最後の階調レベル256 の場合は入力画像データの１ドット８ビットのデータがすべて"1" であり、図14からわかるように、たとえばフレーム１、奇数ライン、奇数列では正極性階調電圧の最小電圧値+V128 が選択されて液晶表示素子５に印加され、フレーム２、奇数ライン、奇数列では負極性階調電圧の最小電圧値-V129 が選択されて液晶表示素子５に印加される。この場合、フレーム１の期間では液晶表示素子５からは階調レベル255 の光透過量が得られ、フレーム２の期間では液晶表示素子５からは階調レベル257 の光透過量が得られる。２フレーム期間での光透過量の平均は階調レベル255 と階調レベル257 の中間つまり階調レベル256 となる。
【００７４】
なお、データ信号線駆動回路８の偶数出力端子(O2、O4、・・)の場合は、図９および図12〜図14からわかるように、上記奇数の場合の動作とは逆の動作となる。すなわちフレーム１、奇数ラインでは負極性階調電圧が選択されて液晶表示素子５に印加され、フレーム２、奇数ラインでは正極性階調電圧が選択されて液晶表示素子５に印加される。
【００７５】
出力回路20はこの例ではＲ、ＧおよびＢ対応の出力回路を有し、これらＲ、ＧおよびＢ対応の出力回路は１〜ｎ列対応の出力回路を有している。Ｒ、ＧおよびＢ対応の出力回路の１〜ｎ列対応の出力回路は対応する上記Ｒ、ＧおよびＢ対応のD/A 変換回路の１〜ｎ列対応のD/A 変換回路から信号バス140 を通して送られる正極性階調電圧または負極性階調電圧をバッファアンプして信号バス142 に出力するバッファ回路である。出力回路20によりバッファアンプされた正極性階調電圧または負極性階調電圧は信号バス142 、つまりＹ電極線(Y1、・・・、Yn) を通して液晶セル１に送られる。液晶セル１はこれにより疑似階調表示を行なうことができる。
【００７６】
動作を説明する。たとえばＸ電極線X1を駆動する駆動信号に同期してＲ、ＧおよびＢフレームメモリから階調レベル１（各ドットの８ビットのデータがすべて"0" ）のＲ、ＧおよびＢデータがデータ信号線駆動回路８の入力端子100、102 および104 に送られ、続いてＸ電極線X2を駆動する駆動信号に同期してＲ、ＧおよびＢフレームメモリから階調レベル２（各ドットの８ビットのデータのうち最下位ビットのデータが"1" それ以外の上位の７ビットのデータが"0" ）のＲ、ＧおよびＢデータが駆動回路８の入力端子100、102 および104 に送られる場合の動作を説明する。
【００７７】
入力端子100、102 および104 に入力した階調レベル１のＲ、ＧおよびＢデータは駆動回路８のシフトレジスタ回路10のＲ、ＧおよびＢ対応のシフトレジスタ回路に送られる。Ｒ、ＧおよびＢ対応のシフトレジスタ回路の１〜ｎ列対応の８ビットからなるレジスタは制御信号発生回路から入力端子106 および108 を通して送られるスタート信号EUおよびクロック信号CPに応動して入力した階調レベル１のＲ、ＧおよびＢデータつまり"0" のデータを蓄積する。蓄積した"0" のデータはパラレルに信号バス110 を通して対応する駆動回路８の階調データ変換回路12のＲ、ＧおよびＢ対応の階調データ変換回路の１〜ｎ列対応の加算装置に送られる。これにより奇数列および偶数列の加算装置の７桁の加算回路B0〜B6の被加数端子Y0〜Y6に上位７ビットの"0" のデータが送られる。
【００７８】
奇数列の加算装置について説明すると、上位７ビットの"0" のデータが送られるに並行して、不一致回路34には制御信号発生回路から入力端子112 および114 を通してフレーム信号FRM およびライン信号Ｍが送られる。不一致回路34はそれら信号の不一致を検出し、その出力から階調電圧選択信号ENB-ODD を出力する。選択信号ENB-ODD はアンドゲート36の一方の入力に送られる。また、アンドゲート36の他方の入力にはシフトレジスタ回路10から最下位ビットの"0" のデータが送られる。
【００７９】
これによりアンドゲート36からは"0" のデータが出力され加算回路B0の加数端子X0に送られる。加算回路B0の加数端子X0に"0" のデータが送られると、７桁の加算回路B0〜B6はそれぞれ加算を行なって、それら出力から"0" のデータを出力する。すなわち、入力画像データの最下位ビットのデータが"0" である場合には最下位ビット以外の上位の７ビットのデータがそのまま加算回路B0〜B6から出力される。
【００８０】
偶数列の加算装置について説明すると、不一致回路34出力の選択信号ENB-ODD はアンドゲート36により反転され選択信号ENB-EVENとしてアンドゲート36の一方の入力に送られる。また、アンドゲート36の他方の入力にはシフトレジスタ回路10から最下位ビットの"0" のデータが送られる。これによりアンドゲート36からは"0" のデータが出力され加算回路B0の加数端子X0に送られる。加算回路B0の加数端子X0に"0" のデータが送られると、７桁の加算回路B0〜B6はそれぞれ加算を行なって、それら出力から"0" のデータを出力する。すなわち、偶数列の場合も奇数列と同様に、入力画像データの最下位ビットのデータが"0" である場合には最下位ビット以外の上位の７ビットのデータがそのまま加算回路B0〜B6から出力される。
【００８１】
階調データ変換回路12のＲ、ＧおよびＢ対応の階調データ変換回路の１〜ｎ列対応の加算装置から出力される上位７ビットの"0" のデータは信号バス116 を介して対応するラッチ回路14のＲ、ＧおよびＢ対応のラッチ回路に送られる。Ｒ、ＧおよびＢ対応のラッチ回路の１〜ｎ列対応のレジスタLB0 〜LB6 は制御信号発生回路から入力端子122 を通して送られるロード信号により入力バス116 から入力するＲ、ＧおよびＢデータ"0" のデータを格納する。この格納された"0" のデータはラッチ回路14のＲ、ＧおよびＢ対応のバッファ回路に送られる。
【００８２】
Ｒ、ＧおよびＢ対応のバッファ回路は上位７ビットのデータをバッファアンプして階調電圧デコード信号SW1 〜SW7 とし、また反転バッファアンプして階調電圧デコード信号SW1 バー〜SW7 バーとし、これら信号を信号バス124 を通して対応する駆動回路８のレベルシフト回路16のＲ、ＧおよびＢ対応のレベルシフト回路16の１〜ｎ列対応のレベルシフト回路に送る。
【００８３】
Ｒ、ＧおよびＢ対応のレベルシフト回路16の１〜ｎ列対応のレベルシフト回路は入力バス124 から入力するTTL レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バー〜SW7 バーをMOS レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バー〜SW7 バーに変換し、これら変換した信号を信号バス126 を通して対応するD/A 変換回路18のＲ、ＧおよびＢ対応のD/A 変換回路の１〜ｎ列対応のD/A 変換回路に送る。
【００８４】
Ｒ、ＧおよびＢ対応のD/A 変換回路の１〜ｎ列対応のD/A 変換回路のスイッチ群54と56にはMOS レベル"0" または"1" の階調電圧デコード信号SW1 バー〜SW7 バーと階調電圧デコード信号SW1 〜SW7 が送られる。
【００８５】
これによりスイッチ群54の+V1 ラインに接続されるスイッチSW1 〜SW7 がオンとなり階調電圧+V1 が選択され、この選択された階調電圧+V1 はアナログスイッチ回路SW-Pに送られる。またスイッチ群56の-V1 ラインに接続されるスイッチ256DECがオンとなり、かつスイッチSW1 バー〜SW7 バーがオンとなるから階調電圧-V1 が選択され、この選択された階調電圧-V1 はアナログスイッチ回路SW-Nに送られる。
【００８６】
奇数列のアナログスイッチ回路SW-PおよびSW-Nには信号線118 を通して選択信号ENB-ODD が入力されるから、フレーム１のＸ電極線X1の走査期間ではアナログスイッチ回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出力から階調電圧+V1 が出力される。また、偶数列のアナログスイッチ回路SW-PおよびSW-Nには信号線120 を通して選択信号ENB-EVENが入力されるから、フレーム１のＸ電極線X1の走査期間ではアナログスイッチ回路SW-Pがオフとなり、アナログスイッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-Nの出力から階調電圧-V1 が出力される。
【００８７】
また奇数列のアナログスイッチ回路SW-PおよびSW-Nには信号線118 を通して選択信号ENB-ODD が入力されるから、フレーム２のＸ電極線X1の走査期間ではアナログスイッチ回路SW-Pがオフとなり、アナログスイッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-Nの出力から階調電圧-V1 が出力される。また、偶数列のアナログスイッチ回路SW-PおよびSW-Nには信号線120 を通して選択信号ENB-EVENが入力されるから、フレーム２のＸ電極線X1の走査期間ではアナログスイッチ回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出力から階調電圧+V1 が出力される。
【００８８】
これら選択された階調電圧+V1 および-V1 は信号バス140 を通して出力回路20のＲ、ＧおよびＢ対応の出力回路に送られ、これら出力回路によりバッファアンプされた階調電圧+V1 および-V1 はＲ、ＧおよびＢ対応のＹ電極線を通して液晶セル１に送られる。これにより液晶セル１はＸ電極線X1に階調レベル１の映像を表示する。
【００８９】
この表示が終了すると、次にＸ電極線X2を駆動する駆動信号に同期してＲ、ＧおよびＢフレームメモリから階調レベル２のＲ、ＧおよびＢデータが駆動回路８の入力端子100、102 および104 に送られる。入力端子100、102 および104 に送られたデータはシフトレジスタ回路10に送られる。シフトレジスタ回路10は入力画像データの上位７ビットの"0" のデータを階調データ変換回路12の奇数列および偶数列の加算装置の７桁の加算回路B0〜B6の被加数端子Y0〜Y6に送る。
【００９０】
奇数列の加算装置について説明すると、選択信号ENB-ODD はアンドゲート36の一方の入力に送られる。また、アンドゲート36の他方の入力にはシフトレジスタ回路10から最下位ビットの"1" のデータが送られる。
【００９１】
アンドゲート36の一方の入力に"1" のデータが入力した場合、つまりフレーム１では偶数ラインを示し、フレーム２では奇数ラインを示している信号が入力した場合には、アンドゲート36の出力からは"1" のデータが出力され加算回路B0の加数端子X0に送られる。加算回路B0の加数端子X0に"1" のデータが送られると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。これにより加算回路B1〜B6からは"0" のデータが出力され、加算回路B0からは"1" のデータが出力される。すなわち、入力画像データの上位７ビットのデータに+1した７ビットのデータが加算回路B0〜B6から出力される。
【００９２】
また、アンドゲート36の一方の入力に"0" のデータが入力した場合、つまりフレーム１では奇数ラインを示し、フレーム２では偶数ラインを示している信号が入力した場合には、アンドゲート36の出力からは"0" のデータが出力され加算回路B0の加数端子X0に送られる。加算回路B0の加数端子X0に"0" のデータが送られると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。これにより加算回路B0〜B6からは"0" のデータが出力される。すなわち、入力画像データの上位７ビットのデータがそのまま加算回路B0〜B6から出力される。
【００９３】
偶数列の加算装置について説明すると、アンドゲート36の一方の入力に"1" のデータが入力した場合、つまりフレーム１では奇数ラインを示し、フレーム２では偶数ラインを示している信号が入力した場合には、アンドゲート36の出力からは"1" のデータが出力され加算回路B0の加数端子X0に送られる。加算回路B0の加数端子X0に"1" のデータが送られると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。これにより加算回路B1〜B6からは"0" のデータが出力され、加算回路B0からは"1" のデータが出力される。すなわち、入力画像データの上位７ビットのデータに+1した７ビットのデータが加算回路B0〜B6から出力される。
【００９４】
また、アンドゲート36の一方の入力に"0" のデータが入力した場合、つまりフレーム１では偶数ラインを示し、フレーム２では奇数ラインを示している信号が入力した場合には、アンドゲート36の出力からは"0" のデータが出力され加算回路B0の加数端子X0に送られる。加算回路B0の加数端子X0に"0" のデータが送られると、７桁の加算回路B0〜B6はそれぞれ加算を行なう。これにより加算回路B0〜B6からは"0" のデータが出力される。すなわち、入力画像データの上位７ビットのデータがそのまま加算回路B0〜B6から出力される。
【００９５】
階調データ変換回路12のＲ、ＧおよびＢ対応の階調データ変換回路の１〜ｎ列対応の加算装置から出力されるデータは信号バス116 を介して対応するラッチ回路14のＲ、ＧおよびＢ対応のラッチ回路に送られる。Ｒ、ＧおよびＢ対応のラッチ回路の１〜ｎ列対応のレジスタLB0 〜LB6 は送られてきたデータを格納する。この格納したデータはラッチ回路14のＲ、ＧおよびＢ対応のバッファ回路に送られる。
【００９６】
Ｒ、ＧおよびＢ対応のバッファ回路は送られてきたデータをバッファアンプして階調電圧デコード信号SW1 〜SW7 とし、また反転バッファアンプして階調電圧デコード信号SW1 バー〜SW7 バーとし、これら信号を信号バス124 を通して対応する駆動回路８のレベルシフト回路16のＲ、ＧおよびＢ対応のレベルシフト回路16の１〜ｎ列対応のレベルシフト回路に送る。
【００９７】
Ｒ、ＧおよびＢ対応のレベルシフト回路16の１〜ｎ列対応のレベルシフト回路は送られてきたTTL レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バー〜SW7 バーをMOS レベルの階調電圧デコード信号SW1 〜SW7 およびSW1 バー〜SW7 バーに変換し、これら変換した信号を対応するD/A 変換回路18のＲ、ＧおよびＢ対応のD/A 変換回路の１〜ｎ列対応のD/A 変換回路に送る。
【００９８】
デコード信号を受信する奇数列対応のD/A 変換回路のスイッチ群54の動作を説明すると、フレーム１では奇数ラインを示し、フレーム２では偶数ラインを示している場合には、+V1 ラインに接続されるスイッチSW1 〜SW7 がオンとなり階調電圧+V1 が選択され、この選択された階調電圧+V1 はアナログスイッチ回路SW-Pに送られる。また、スイッチ群56の-V1 ラインに接続されるスイッチ256DECバーおよびスイッチSW1 バー〜SW7 バーがオンとなり階調電圧-V1 が選択され、この選択された階調電圧-V1 はアナログスイッチ回路SW-Nに送られる。
【００９９】
また、フレーム１では偶数ラインを示し、フレーム２では奇数ラインを示している場合には、+V2 ラインに接続されるスイッチSW1 バーとSW2 〜SW7 がオンとなり階調電圧+V2 が選択され、この選択された階調電圧+V2 はアナログスイッチ回路SW-Pに送られる。またスイッチ群56の-V2 ラインに接続されるスイッチSW1 とSW2 バー〜SW7 バーがオンとなり階調電圧-V2 が選択され、この選択された階調電圧-V2 はアナログスイッチ回路SW-Nに送られる。
【０１００】
奇数列のアナログスイッチ回路SW-PおよびSW-Nには選択信号ENB-ODD が入力される。選択信号ENB-ODD がフレーム１では奇数ラインを示し、フレーム２では偶数ラインを示している場合には、アナログスイッチ回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出力から階調電圧+V1 が出力される。また、フレーム１では偶数ラインを示し、フレーム２では奇数ラインを示している場合には、アナログスイッチ回路SW-Pがオフとなり、アナログスイッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-Nの出力から階調電圧-V2 が出力される。
【０１０１】
偶数列のアナログスイッチ回路SW-PおよびSW-Nには選択信号ENB-EVENが入力される。選択信号ENB-EVENがフレーム１では偶数ラインを示し、フレーム２では奇数ラインを示している場合には、アナログスイッチ回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出力から階調電圧+V1 が出力される。また、フレーム１では奇数ラインを示し、フレーム２では偶数ラインを示している場合には、アナログスイッチ回路SW-Pがオフとなり、アナログスイッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-Nの出力から階調電圧-V2 が出力される。
【０１０２】
Ｘ電極線X2に着目すると、奇数列のアナログスイッチ回路SW-PおよびSW-Nには信号線118 を通して選択信号ENB-ODD が入力されるから、フレーム１のＸ電極線X2の走査期間ではアナログスイッチ回路SW-Pがオフとなり、アナログスイッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-Nの出力から階調電圧-V2 が出力される。また偶数列のアナログスイッチ回路SW-PおよびSW-Nには信号線120 を通して選択信号ENB-EVENが入力されるから、フレーム１のＸ電極線X2の走査期間ではアナログスイッチ回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-Pの出力から階調電圧+V1 が出力される。
【０１０３】
また奇数列のアナログスイッチ回路SW-PおよびSW-Nには信号線118 を通して選択信号ENB-ODD が入力されるから、フレーム２のＸ電極線X2の走査期間ではアナログスイッチ回路SW-Pがオンとなり、アナログスイッチ回路SW-Nがオフとなり、アナログスイッチ回路SW-Nの出力から階調電圧+V1 が出力される。また、偶数列のアナログスイッチ回路SW-PおよびSW-Nには信号線120 を通して選択信号ENB-EVENが入力されるから、フレーム２のＸ電極線X1の走査期間ではアナログスイッチ回路SW-Pがオフとなり、アナログスイッチ回路SW-Nがオンとなり、アナログスイッチ回路SW-Nの出力から階調電圧-V2 が出力される。
【０１０４】
この階調電圧+V1 および-V2 は信号バス140 を通して出力回路20のＲ、ＧおよびＢ対応の出力回路に送られ、各々出力回路によりバッファアンプされた階調電圧+V1 および-V2 はＹ電極線を通して液晶セル１に送られる。この疑似階調駆動により液晶セル１はＸ電極線X2に階調レベル２の映像を表示する。
【０１０５】
このように実施例によれば、入力画像データの階調レベルが奇数のレベルである場合には液晶セル１には交流駆動が行なわれ、階調レベルが偶数のレベルである場合には液晶セル１には疑似階調駆動が行なわれる。
【０１０６】
このように疑似階調駆動方式の採用により、液晶セル１に高品位の映像を表示することができる。またこのような方式の採用により、階調再現に必要な階調電圧レベル数を512 （RGB 各々）から257 （RGB 各々）へ半減させることができるので、ICチップの面積を縮小でき、ICチップを低コストにできる。
【０１０７】
図15には１ドットセルのD/A 変換回路の他の実施例が示されている。同図を参照すると、このD/A 変換回路80は正極性階調電圧生成部50、負極性階調電圧生成部52、スイッチ群82およびスイッチ群84から構成されている。同図において、図５と対応する部分には同じ符号を付して示し、重複説明を省略する。
【０１０８】
図５の１ドットセルのD/A 変換回路18と異なるところを説明する。図15では図５のスイッチ回路群54および56をスイッチ回路群82および84に変更することで、図５のアナログスイッチ回路SW-P、SP-N を削除している。スイッチ回路群82ではスイッチ回路群54の各々スイッチ回路に図示のようにPMOSトランジスタによる極性選択スイッチSW-Cバーを挿入し、また、スイッチ回路群84ではスイッチ回路群56の各々スイッチ回路に図示のようにNMOSトランジスタによる極性選択スイッチSW-Cを挿入している。そしてスイッチ回路群82および84の出力は接続され、さらにこの接続された出力は対応する出力回路20の出力バッファ回路の入力に接続されている。
【０１０９】
極性選択スイッチSW-CおよびSW-Cバー以外のスイッチの動作はD/A 変換回路18のところで説明したのと同じであり、その説明を省略する。奇数列では極性選択スイッチSW-CおよびSW-Cバーへは階調電圧選択信号ENB-ODD が送られ、また偶数列では極性選択スイッチSW-CおよびSW-Cバーへは階調電圧選択信号ENB-EVENが送られる。階調電圧選択信号ENB-ODD およびENB-EVENの信号レベルが"L" 論理の場合は正極性階調電圧が選択され、また"H" 論理の場合は負極性階調電圧が選択される。つまり、奇数列および偶数列のSW-CバーはD/A 変換回路18の奇数列および偶数列のアナログスイッチ回路SW-Pに相当し、奇数列および偶数列のSW-CはD/A 変換回路18の奇数列および偶数列のアナログスイッチ回路SW-Nに相当する。したがって、このD/A 変換回路80の詳細動作の説明は省略する。
【０１１０】
なお、この例では液晶セル１をRGB からなるカラーディスプレイとしたが、白黒ディスプレイでもよい。
【０１１１】
なおまた、この例ではフレーム１およびフレーム２のライン位置が奇数行であってそのラインの画素位置が奇数列である場合には正極性階調電圧および負極性階調電圧が選択され、フレーム１およびフレーム２のライン位置が奇数行であってそのラインの画素位置が偶数列である場合には負極性階調電圧および正極性階調電圧が選択され、またフレーム１およびフレーム２のライン位置が偶数行であってそのラインの画素位置が奇数列である場合には負極性階調電圧および正極性階調電圧が選択され、フレーム１およびフレーム２のライン位置が偶数行であってそのラインの画素位置が偶数列である場合には正極性階調電圧および負極性階調電圧が選択されるように構成されている。
【０１１２】
この構成をフレーム１およびフレーム２のライン位置が奇数行であってそのラインの画素位置が奇数列である場合には負極性階調電圧および正極性階調電圧が選択され、フレーム１およびフレーム２のライン位置が奇数行であってそのラインの画素位置が偶数列である場合には正極性階調電圧および負極性階調電圧が選択され、またフレーム１およびフレーム２のライン位置が偶数行であってそのラインの画素位置が奇数列である場合には正極性階調電圧および負極性階調電圧が選択され、フレーム１およびフレーム２のライン位置が偶数行であってそのラインの画素位置が偶数列である場合には負極性階調電圧および正極性階調電圧が選択されるように構成してよい。
【０１１３】
【発明の効果】
このように本発明によれば、データ信号駆動手段は、記憶手段から出力されるディジタル画像信号である複数のＹ電極線の各々に対応する表示画面の行方向に配列される画素のｍビットの画像データを並列に受け、制御信号発生手段から出力されるフレーム信号およびライン信号を受け、受けたフレーム信号、ライン信号および画像データの最下位ビットに応じて受けた各々画素のｍビットの画像データの上位ｍ−１ビットに"0" または"1" を加えてなる上位ｍ−１ビットの画像データを形成し、"0" を加えた上位ｍ−１ビットの画像データの場合はこの画像データの階調レベルに応じた共通電極に供給される電圧より正側の正極性階調電圧駆動信号および負側の負極性階調電圧駆動信号を形成し、"1" を加えた上位ｍ−１ビットの画像データの場合はこの画像データの階調レベルに応じた負極性階調電圧駆動信号を形成し、形成した各々階調電圧駆動信号を各々対応するＹ電極線に出力する機能を有する。
【０１１４】
このような機能を有するので、データ信号駆動手段は、たとえば制御信号発生手段からフレーム１を示すフレーム信号および走査線番号１を示すライン信号を受け、記憶手段から走査線番号１における液晶セルの表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データを受けた場合、液晶セルの複数のＹ電極線の奇数列のＹ電極線に階調レベル１の正極性階調電圧駆動信号を出力し、また偶数列のＹ電極線に階調レベル３の負極性階調電圧駆動信号を出力し、また制御信号発生手段からフレーム２を示すフレーム信号および走査線番号１を示すライン信号を受け、記憶手段から走査線番号１における表示画面の行方向に配列される画素のｍビットの画像データのすべてが階調レベル２である画像データを受けた場合、奇数列のＹ電極線に階調レベル３の負極性階調電圧駆動信号を出力し、また偶数列のＹ電極線に階調レベル１の正極性階調電圧駆動信号を出力することができる。
【０１１５】
このように、データ信号駆動手段は基本的にはｍ−１ビット対応の機能であるにもかかわらず、疑似階調駆動を行なっているので液晶セルに高品位のｍビット対応の階調の表示を行なうことができる。
【図面の簡単な説明】
【図１】図２の実施例に適用されるデータ信号線駆動回路の一実施例を示すブロック図である。
【図２】本発明による液晶セルの駆動回路の一実施例を示すブロック図である。
【図３】図１の実施例に適用されるシフトレジスタ回路、階調データ変換回路およびラッチ回路の１ドットセルの構成例を示すブロック図である。
【図４】図１の実施例に適用されるガンマ補正電圧対階調データの関係を示す一例の説明図である。
【図５】図１の実施例に適用されるD/A 変換回路の１ドットセルの一例を示すブロック図である。
【図６】図１の実施例に適用されるD/A 変換回路の正極性階調電圧生成部の階調電圧生成に関する一例の説明図である。
【図７】図５および図15に示すD/A 変換回路に適用されるデコード回路の一例を示す回路図である。
【図８】図１に示すデータ信号線駆動回路の動作説明図である。
【図９】図１に示すデータ信号線駆動回路の動作説明図である。
【図１０】図１に示すデータ信号線駆動回路における画像データと階調電圧レベルの関係を示す説明図である。
【図１１】図１に示すデータ信号線駆動回路の駆動波形に関する動作説明図である。
【図１２】図１に示すデータ信号線駆動回路の動作説明図である。
【図１３】図１に示すデータ信号線駆動回路の動作説明図である。
【図１４】図１に示すデータ信号線駆動回路の動作説明図である。
【図１５】図１の実施例に適用されるD/A 変換回路の１ドットセルの他の例を示すブロック図である。
【図１６】従来のアクティブマトリクス液晶ディスプレイ回路のブロック図である。
【符号の説明】
1   液晶セル
2   走査信号線駆動回路
3、8   データ信号線駆動回路
4   薄膜トランジスタ
5   液晶表示素子
6   キャパシタ
10  シフトレジスタ回路
12  階調データ変換回路
14  ラッチ回路
16  レベルシフト回路
18  ディジタル・アナログ変換回路
20  出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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