(57)【特許請求の範囲】
【請求項１】
複数のマスタディバイスと複数のスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
マスタディバイスから出力されたアクセスコマンドを入力されて所定の仲裁アルゴリズムによる順序通り出力するための仲裁器と、
前記仲裁器から前記アクセスコマンドを入力され出力し、対応スレーブディバイスの実行準備が完了した順に実行開始信号を出力する実行スケジューラと、
前記スレーブディバイスに対応するように各々備えられ、前記実行スケジューラから入力された少なくとも２つのアクセスコマンドを貯蔵し、貯蔵されたアクセスコマンドから抽出されたアクセス情報と現在実行されているコマンドのアクセス情報とを比較し、その比較結果に基づいて前記アクセスコマンドの総実行時間が、アクセスコマンドが入力された順に実行する場合の時間よりも少なくなるように、前記アクセスコマンドの出力順序を調整して出力するためのコマンド実行調整器と、
前記スレーブディバイスに各々対応するように備えられ、前記コマンド実行調整器から入力されたアクセスコマンドについて前記実行スケジューラに実行準備完了信号を伝送し、前記実行スケジューラから前記実行開始信号が入力されれば、対応するアクセスコマンドを対応スレーブディバイスの待ち時間が前記スレーブディバイスの待ち時間のうち最長待ち時間と同一になるように遅延させて、対応スレーブディバイスに出力する擬似遅延器を含み、
前記仲裁器は、前記マスタディバイスからバス要求を入力されるためのバス要求受信部と、前記バス要求受信部を通じてバス要求が入力されると前記マスタディバイスに各々対応するように既定の優先順位レベルの表示された優先順位レベル信号を出力し、出力された優先順位レベル信号に基づいて前記バス要求された優先順位レベルが全て表示された優先順位レベル合算信号を生成するための優先順位レベル抽出部と、前記優先順位レベル抽出部から生成された優先順位レベル合算信号に基づいて、優先権の高い方から順に、前記マスタディバイスと同数の優先順位レベル信号を出力するための優先順位出力部と、前記優先順位レベル信号に基づいてバス要求した対応マスタディバイスの識別子を出力するための識別子出力部とを含む優先権マッパと、
前記優先権マッパから出力された識別子を有するマスタディバイスにバス使用を許与するための仲裁回路を含み、
前記バス要求受信部は複数のマスタディバイスに各々連結されたことを特徴とするバスシステム。
【請求項２】
前記バス要求受信部は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるための複数の入力ポート、及び前記入力ポートに備えられて前記入力ポートに指定された優先順位レベルを貯蔵するためのレジスターを含むことを特徴とする請求項１に記載のバスシステム。
【請求項３】
前記バス要求受信部は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるための複数の入力ポート、及び前記入力ポートに備えられて前記入力ポートに指定された優先順位レベルを貯蔵するためのレジスターを含むことを特徴とする請求項２に記載のバスシステム。
【請求項４】
前記優先順位レベル信号は、前記優先順位レベルの数と同数のビットで表示されることを特徴とする請求項３に記載のバスシステム。
【請求項５】
前記優先順位レベル出力部は、少なくとも１つの前記優先順位レベル信号を各ビット別にＯＲ演算して前記優先順位レベル信号と同数のビットで表される優先順位レベル合算信号を生成することを特徴とする請求項４に記載のバスシステム。
【請求項６】
複数のマスタディバイスと複数のスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
マスタディバイスから出力されたアクセスコマンドを入力されて所定の仲裁アルゴリズムによる順序通り出力するための仲裁器と、
前記仲裁器から前記アクセスコマンドを入力され出力し、対応スレーブディバイスの実行準備が完了した順に実行開始信号を出力する実行スケジューラと、
前記スレーブディバイスに対応するように各々備えられ、前記実行スケジューラから入力された少なくとも２つのアクセスコマンドを貯蔵し、貯蔵されたアクセスコマンドから抽出されたアクセス情報と現在実行されているコマンドのアクセス情報とを比較し、その比較結果に基づいて前記アクセスコマンドの総実行時間が、アクセスコマンドが入力された順に実行する場合の時間よりも少なくなるように、前記アクセスコマンドの出力順序を調整して出力するためのコマンド実行調整器と、
前記スレーブディバイスに各々対応するように備えられ、前記コマンド実行調整器から入力されたアクセスコマンドについて前記実行スケジューラに実行準備完了信号を伝送し、前記実行スケジューラから前記実行開始信号が入力されれば、対応するアクセスコマンドを対応スレーブディバイスの待ち時間が前記スレーブディバイスの待ち時間のうち最長待ち時間と同一になるように遅延させて、対応スレーブディバイスに出力する擬似遅延器を含み、
前記仲裁器は、前記マスタディバイスからバス要求を入力されるためのバス要求受信部と、前記バス要求受信部を通じてバス要求が入力されると前記マスタディバイスに各々対応するように既定の優先順位レベルの表示された優先順位レベル信号を出力し、出力された優先順位レベル信号に基づいて前記バス要求された優先順位レベルが全て表示された優先順位レベル合算信号を生成するための優先順位レベル抽出部と、前記優先順位レベル抽出部から生成された優先順位レベル合算信号に基づいて、優先権の高い方から順に、前記マスタディバイスと同数の優先順位レベル信号を出力するための優先順位出力部と、前記優先順位レベル信号に基づいてバス要求した対応マスタディバイスの識別子を出力するための識別子出力部とを含む優先権マッパと、
前記優先権マッパから出力された識別子を有するマスタディバイスにバス使用を許与するための仲裁回路を含み、
前記優先権マッパは、
前記優先順位レベル信号のうち優先順位レベルが表されたビット列を抽出して順序通り組合せることによって識別子信号を生成し、生成された識別子信号に基づいて対応するマスタディバイスの識別子を抽出するための識別子抽出部を含むことを特徴とするバスシステム。
【請求項７】
前記識別子抽出部は、前記識別子信号を入力されて対応マスタディバイスの識別子を抽出するためのデコーダを具備することを特徴とする請求項６に記載のバスシステム。
【請求項８】
複数のマスタディバイスと複数のスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
マスタディバイスから出力されたアクセスコマンドを入力されて所定の仲裁アルゴリズムによる順序通り出力するための仲裁器と、
前記仲裁器から前記アクセスコマンドを入力され出力し、対応スレーブディバイスの実行準備が完了した順に実行開始信号を出力する実行スケジューラと、
前記スレーブディバイスに対応するように各々備えられ、前記実行スケジューラから入力された少なくとも２つのアクセスコマンドを貯蔵し、貯蔵されたアクセスコマンドから抽出されたアクセス情報と現在実行されているコマンドのアクセス情報とを比較し、その比較結果に基づいて前記アクセスコマンドの総実行時間が、アクセスコマンドが入力された順に実行する場合の時間よりも少なくなるように、前記アクセスコマンドの出力順序を調整して出力するためのコマンド実行調整器と、
前記スレーブディバイスに各々対応するように備えられ、前記コマンド実行調整器から入力されたアクセスコマンドについて前記実行スケジューラに実行準備完了信号を伝送し、前記実行スケジューラから前記実行開始信号が入力されれば、対応するアクセスコマンドを対応スレーブディバイスの待ち時間が前記スレーブディバイスの待ち時間のうち最長待ち時間と同一になるように遅延させて、対応スレーブディバイスに出力する擬似遅延器を含み、
前記仲裁器は、前記マスタディバイスからバス要求を入力されるためのバス要求受信部と、前記バス要求受信部を通じてバス要求が入力されると前記マスタディバイスに各々対応するように既定の優先順位レベルの表示された優先順位レベル信号を出力し、出力された優先順位レベル信号に基づいて前記バス要求された優先順位レベルが全て表示された優先順位レベル合算信号を生成するための優先順位レベル抽出部と、前記優先順位レベル抽出部から生成された優先順位レベル合算信号に基づいて、優先権の高い方から順に、前記マスタディバイスと同数の優先順位レベル信号を出力するための優先順位出力部と、前記優先順位レベル信号に基づいてバス要求した対応マスタディバイスの識別子を出力するための識別子出力部とを含む優先権マッパと、
前記優先権マッパから出力された識別子を有するマスタディバイスにバス使用を許与するための仲裁回路を含み、
前記実行スケジューラは、
前記仲裁器から出力されたアクセスコマンドを対応コマンド実行調整器に伝達するためのアクセスコマンド分配部と、
前記コマンド実行調整器から前記アクセスコマンドを伝達された擬似遅延器のうち実行準備完了信号を伝送した擬似遅延器に対応するコマンド実行調整器へ前記伝えられたアクセスコマンドの実行開始信号を伝送するための実行スケジュール部を含み、
前記実行スケジュール部は、前記アクセスコマンド分配部を通じてアクセスコマンドを伝達された対応スレーブディバイスの識別子を貯蔵するための識別子貯蔵部であって、前記識別子を貯蔵するための少なくとも１つの貯蔵セルを備えた識別子貯蔵キュー、及び前記識別子貯蔵キューを制御するための識別子貯蔵キュー制御部と、
前記貯蔵セルに対応するように各々備えられて前記貯蔵セルに貯蔵された識別子と前記実行準備完了信号を伝送したスレーブディバイスの識別子とが同一か否かを判断するための比較器と、
前記比較器による判断の結果、識別子が同一な場合、前記実行準備完了信号が伝送された擬似遅延器へ前記実行開始信号を伝送するためのデコーダを具備することを特徴とするバスシステム。
【請求項９】
前記アクセスコマンド分配部は、前記仲裁器から受信されたアクセスコマンドを貯蔵するためのコマンド貯蔵キュー及び前記コマンド貯蔵キュー制御部を含むことを特徴とする請求項８に記載のバスシステム。
【請求項１０】
前記コマンド実行調整器は、
前記アクセスコマンド分配部から入力された少なくとも２つのアクセスコマンドを保管するためのコマンド保管部と、
前記コマンド保管部に貯蔵されたアクセスコマンドから実行のためのアクセス情報を抽出するためのアクセス情報抽出部と、
前記スレーブディバイスにおいて現在実行されているアクセスコマンドのアクセス情報を貯蔵するための実行アクセス情報貯蔵部と、
前記アクセス情報抽出部により抽出されたアクセス情報と前記実行アクセス情報貯蔵部に貯蔵されたアクセス情報とを比較するための比較部と、
前記比較部の比較結果に基づいて前記保管されたアクセスコマンドの実行時間が前記コマンド保管部に貯蔵された順序による実行時間に比べて減少されるように前記コマンド保管部に保管されたアクセスコマンドの出力順序を調整して前記擬似遅延器へ出力するための出力順序調整部とを含むことを特徴とする請求項７に記載のバスシステム。
【請求項１１】
前記コマンド保管部は、アクセスコマンドを貯蔵するための複数の貯蔵セルを備えたコマンド貯蔵キューを含み、
前記アクセス情報抽出部は、前記貯蔵セルに対応するように各々備えられ、前記アクセス情報を抽出するための複数の情報抽出器を含み、
前記実行アクセス情報貯蔵部は、現在実行中のアクセスコマンドのアクセス情報を貯蔵するためのレジスターを含み、
前記比較部は、前記アクセス情報抽出部に対応するように各々備えられ、前記アクセス情報抽出部により抽出されたアクセス情報と前記レジスターに貯蔵されたアクセス情報とを比較するための複数の比較器を含み、
前記出力順序調整部は、前記比較器の比較結果に基づいて与えられた優先順位によって出力順序を調整するための出力順序調整回路と、出力順序調整回路からの出力順序によって前記コマンド保管部に保管されたアクセスコマンドを出力するためのマルチプレクサを含むことを特徴とする請求項１０に記載のバスシステム。
【請求項１２】
前記アクセス情報は、バンクアドレスとローアドレスとを含み、
前記比較部は、前記情報抽出器により抽出されたバンクアドレス及びローアドレスを前記レジスターに貯蔵されたバンクアドレス及びローアドレスと各々比較することを特徴とする請求項１０または１１のいずれか一つに記載のバスシステム。
【請求項１３】
前記出力順序調整回路は、前記比較部の比較結果、バンクアドレス及びローアドレスが同一な場合、第１優先順位を付与することを特徴とする請求項１２に記載のバスシステム。
【請求項１４】
前記出力順序調整回路は、前記比較部の比較結果、バンクアドレスが相異なる場合、第２優先順位を付与することを特徴とする請求項１３に記載のバスシステム。
【請求項１５】
前記アクセス情報は、バスト伝送されるデータの長さを意味するバスト長さをさらに含むことを特徴とする請求項１０に記載のバスシステム。
【請求項１６】
複数のマスタディバイスと、複数のスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
マスタディバイスから出力されたアクセスコマンドを入力されて所定の仲裁アルゴリズム順に出力するための仲裁器と、
前記仲裁器から前記アクセスコマンドを入力され出力し、対応スレーブディバイスの実行準備が完了した順に実行開始信号を出力する実行スケジューラと、
前記スレーブディバイスに対応するように各々備えられ、前記実行スケジューラから入力された少なくとも１つのアクセスコマンドを保管し、入力順に出力するためのコマンド貯蔵器と、
前記スレーブディバイスに各々対応するように備えられ、前記コマンド実行調整器から入力されたアクセスコマンドについて前記実行スケジューラに実行準備完了信号を伝送し、前記実行スケジューラから前記実行開始信号が入力されれば、対応するアクセスコマンドを対応スレーブディバイスの待ち時間が前記スレーブディバイスの待ち時間のうち最長待ち時間と同一になるように遅延させて、対応スレーブディバイスに出力する擬似遅延器とを含み、
前記仲裁器は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるためのバス要求受信部と、前記バス要求受信部を通じてバス要求が入力されると前記マスタディバイスに各々対応するように既定の優先順位レベルの表示された優先順位レベル信号を出力し、出力された優先順位レベル信号に基づいて前記バス要求された優先順位レベルが全て表示された優先順位レベル合算信号を生成するための優先順位レベル抽出部と、前記優先順位レベル抽出部から生成された優先順位レベル合算信号に基づいて、優先権の高い方から順に、前記マスタディバイスと同数の優先順位レベル信号を出力するための優先順位出力部と、前記優先順位レベル信号に基づいてバス要求した対応マスタディバイスの識別子を出力するためのマスタディバイス識別子出力部を含む優先権マッパと、
バス使用を許与されたマスタディバイスが前記アクセスコマンドを出力可能にするために、前記優先権マッパから出力された識別子を有するマスタディバイスにバス使用を許与するための仲裁回路とを含み、
前記バス要求受信部は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるための複数の入力ポート、前記入力ポートに備えられて前記入力ポートに指定された優先順位レベルを貯蔵するためのレジスターを含み、
前記優先順位レベル信号は、前記優先順位レベルの数と同数のビットで表されることを特徴とするバスシステム。
【請求項１７】
前記優先順位レベル出力部は、少なくとも１つの前記優先順位レベル信号を各ビット別にＯＲ演算して前記優先順位レベル信号と同数のビットで表される優先順位レベル合算信号を生成することを特徴とする請求項１６に記載のバスシステム。
【請求項１８】
複数のマスタディバイスと、複数のスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、
マスタディバイスから出力されたアクセスコマンドを入力されて所定の仲裁アルゴリズム順に出力するための仲裁器と、
前記仲裁器から前記アクセスコマンドを入力され出力し、対応スレーブディバイスの実行準備が完了した順に実行開始信号を出力する実行スケジューラと、
前記スレーブディバイスに対応するように各々備えられ、前記実行スケジューラから入力された少なくとも１つのアクセスコマンドを保管し、入力順に出力するためのコマンド貯蔵器と、
前記スレーブディバイスに各々対応するように備えられ、前記コマンド実行調整器から入力されたアクセスコマンドについて前記実行スケジューラに実行準備完了信号を伝送し、前記実行スケジューラから前記実行開始信号が入力されれば、対応するアクセスコマンドを対応スレーブディバイスの待ち時間が前記スレーブディバイスの待ち時間のうち最長待ち時間と同一になるように遅延させて、対応スレーブディバイスに出力する擬似遅延器とを含み、
前記仲裁器は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるためのバス要求受信部と、前記バス要求受信部を通じてバス要求が入力されると前記マスタディバイスに各々対応するように既定の優先順位レベルの表示された優先順位レベル信号を出力し、出力された優先順位レベル信号に基づいて前記バス要求された優先順位レベルが全て表示された優先順位レベル合算信号を生成するための優先順位レベル抽出部と、前記優先順位レベル抽出部から生成された優先順位レベル合算信号に基づいて、優先権の高い方から順に、前記マスタディバイスと同数の優先順位レベル信号を出力するための優先順位出力部と、前記優先順位レベル信号に基づいてバス要求した対応マスタディバイスの識別子を出力するためのマスタディバイス識別子出力部を含む優先権マッパと、
バス使用を許与されたマスタディバイスが前記アクセスコマンドを出力可能にするために、前記優先権マッパから出力された識別子を有するマスタディバイスにバス使用を許与するための仲裁回路とを含み、
前記識別子抽出部は、前記優先順位レベル信号のうち優先順位レベルが表示されたビット列を抽出して順序通り組合せることによって識別子信号を生成し、生成された識別子信号に基づいて対応するマスタディバイスの識別子を抽出し、
前記識別子出力部は、前記識別子抽出部により抽出された識別子のうち前記優先順位出力部から入力された優先順位レベルを有するマスタディバイスの識別子を出力することを特徴とするバスシステム。
【請求項１９】
前記識別子抽出部は、前記識別子信号を入力されて対応マスタディバイスの識別子を抽出するためのデコーダを具備することを特徴とする請求項１８に記載のバスシステム。
【請求項２０】
前記実行スケジューラは、
前記仲裁器から出力されたアクセスコマンドを対応コマンド貯蔵器へ伝達するためのアクセスコマンド分配部と、
前記コマンド貯蔵器から前記アクセスコマンドを伝達された擬似遅延器のうち実行準備完了信号を伝送した擬似遅延器に対応するコマンド貯蔵器へ前記伝えられたアクセスコマンドの実行開始信号を伝送するための実行スケジュール部とを含むことを特徴とする請求項１８に記載のバスシステム。
【請求項２１】
前記実行スケジュール部は、前記アクセスコマンド分配部を通じてアクセスコマンドを伝達された対応スレーブディバイスの識別子を貯蔵するための識別子貯蔵部であって、前記識別子を貯蔵するための少なくとも１つの貯蔵セルを備えた識別子貯蔵キュー、前記識別子貯蔵キューを制御するための識別子貯蔵キュー制御部と、
前記貯蔵セルに対応するように各々備えられて前記貯蔵セルに貯蔵された識別子と前記実行準備完了信号を伝送したスレーブディバイスの識別子とが同一か否かを判断するための比較器と、
前記比較器による判断結果識別子が同一な場合、前記実行準備完了信号が伝送された擬似遅延器へ前記実行開始信号を伝送するためのデコーダを具備することを特徴とする請求項２０に記載のバスシステム。
【請求項２２】
前記アクセスコマンド分配部は、前記仲裁器から受信されたアクセスコマンドを貯蔵するためのコマンド貯蔵キュー及び前記コマンド貯蔵キュー制御部を含むことを特徴とする請求項２１に記載のバスシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバスシステムに係り、特に複数のマスタディバイスと複数のスレーブディバイスとを含むバスシステムに関する。
【０００２】
【従来の技術】
仲裁器はバスの使用権限を仲裁する役割を担当する。従来バスシステムにおいて、仲裁器は複数のマスタディバイスからバスの使用要求を受信して固有の仲裁アルゴリズムによってバス使用要求を仲裁し、仲裁結果による順序通りマスタディバイスにバス所有権を許与する。バス所有権を受取ったマスタディバイスは対応スレーブディバイスとのデータ送／受信が完了するまでバス使用権を独占する。ここで、バスはアドレス／制御バス、及びデータバスを全て意味する。これらバスに対する使用時点が一致するスレーブディバイスの場合、従来の仲裁器による仲裁方式に特に問題はなかった。
【０００３】
しかし、最近のバスシステムはスレーブディバイスとしてＳＤＲＡＭのような高速メモリを採用している。ＳＤＲＡＭのような高速メモリはアドレス／制御バスとデータバスとの使用時点が一致しない。すなわち、ＳＤＲＡＭにアドレス、リ―ド／ライトフラッグなどのアドレス／制御信号が入力されると所定の遅延時間（latency time）が経過した後、データの出力／入力が可能となる。これにより、マスタディバイスがアドレス／制御バス及びデータバスの使用権を独占する間、実際にアドレス／制御バスまたはデータバスが占有される時間は長くない。すなわち、従来のアドレス／制御バス及びデータバスの両者に対して同時に一定時間独占権を付与する従来の仲裁方式によればアドレス／制御バスとデータバスのアイドルクロック数が多くてバスの使用効率が低下される。
【０００４】
一方、従来の仲裁器に採用される代表的な仲裁方式は、各マスタディバイスに優先順位を付与し、該付与された優先順位によってバス使用を許与する優先順位仲裁方式である。優先順位仲裁方式は、各マスタディバイスに固定優先順位を付与する優先順位固定方式と、必要に応じて優先順位を変更する優先順位指定方式とに分けられる。優先順位固定方式による仲裁器は設計しやすいが、バスシステムの動作中に優先順位の変更が必要な場合には採用できない。優先順位指定方式は、各マスタディバイスに対して優先順位を動的に指定し、まず順位の高いマスタディバイスに優先的にバスの使用権を許与することによって必要に応じてデータ伝送の頻繁なマスタディバイスを支援しうる利点がある。
【０００５】
しかし、優先順位指定方式は、優先順位固定方式に比べてハードウェアが大きく、複雑になる問題点がある。さらに具体的に、優先順位指定方式は、マスタディバイスからバス要求が入力される各入力ポートに対して各々１:１比較を行って最高の優先順位を有する入力ポートを探す方式による。したがって、例えば３つの入力ポートがあれば３つの比較器が必要となり、４つの入力ポートがあれば６つの比較器が、n個の入力ポートに対してはnＣ2個の比較器が必要となる。このように、マスタディバイスの数が増えるほど必要な比較器の数も幾何級数的に増加されて仲裁器回路が過度に大きくなって、仲裁速度も遅くなる。つまり、適正な大きさの回路と仲裁速度を得るためにマスタディバイスの数を制限しなければならない問題点がある。
【０００６】
【発明が解決しようとする課題】
したがって、本発明の目的は、マスタディバイスの数に制限されない優先順位指定方式の仲裁器を含み、データバスのアイドルクロックを減少させることによってデータの伝送効率が向上されたバスシステムを提供することである。
【０００７】
【課題を解決するための手段】
前記目的は、本発明によって、複数のマスタディバイスと複数のスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、マスタディバイスから出力されたアクセスコマンドを入力されて所定の仲裁アルゴリズムによる順序通り出力するための仲裁器と、前記仲裁器から前記アクセスコマンドを入力されて対応スレーブディバイスの実行準備が完了された順に出力するための実行スケジューラと、前記スレーブディバイスに対応するように各々備えられ、前記実行スケジューラから入力された少なくとも２つのアクセスコマンドを貯蔵し、貯蔵されたアクセスコマンドから抽出されたアクセス情報と現在実行されているコマンドのアクセス情報とを比較し、その比較結果に基づいて前記アクセスコマンドの総実行時間が、入力順に総実行時間に比べて減少されるように前記アクセスコマンドの出力順序を調整して出力するためのコマンド実行調整器と、前記スレーブディバイスに各々対応するように備えられ、対応スレーブディバイスの待ち時間が前記スレーブディバイスの待ち時間のうち最長待ち時間と同一になるように前記コマンド実行調整器から入力されたアクセスコマンドを対応スレーブディバイスに遅延させて出力する擬似遅延器を含むことを特徴とするバスシステムによって達成される。
【０００８】
前記仲裁器は、複数のマスタディバイスに各々連結して前記マスタディバイスからバス要求を入力されるためのバス要求受信部と、前記バス要求受信部を通じてバス要求が入力されると前記マスタディバイスに各々対応するように既定の優先順位レベルの表示された優先順位レベル信号を出力し、出力された優先順位レベル信号に基づいて前記バス要求された優先順位レベルが全て表示された優先順位レベル合算信号を生成するための優先順位レベル抽出部と、前記優先順位レベル抽出部から生成された優先順位レベル合算信号に基づいて高い優先権を有する順序通り優先順位レベル信号を出力するための優先順位出力部と、前記優先順位レベル信号に基づいてバス要求した対応マスタディバイスの識別子を出力するための識別子出力部とを含む優先権マッパと、前記優先権マッパから出力された識別子を有するマスタディバイスにバス使用を許与するための仲裁回路を含むことが望ましい。
【０００９】
前記バス要求受信部は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるための複数の入力ポート、及び前記入力ポートに備えられて前記入力ポートに指定された優先順位レベルを貯蔵するためのレジスターを含むことが望ましい。
前記優先順位レベル信号は、前記優先順位レベルの数と同数のビットで表示されることが効率的である。
【００１０】
前記優先順位出力部は、少なくとも１つの前記優先順位レベル信号を各ビット別にＯＲ演算して前記優先順位レベル信号と同数のビットで表される優先順位レベル合算信号を生成する。
前記マスタディバイス識別子出力部は、前記優先順位レベル信号のうち優先順位レベルが表されたビット列を抽出して順序通り組合せることによって識別子信号を生成し、生成された識別子信号に基づいて対応するマスタディバイスの識別子を抽出するための識別子抽出部と、前記識別子抽出部により抽出された識別子のうち前記優先順位出力部から入力された優先順位レベルを有するマスタディバイスの識別子を出力するための識別子出力部を含むことが望ましい。
【００１１】
前記識別子抽出部は、前記識別子信号を入力されて対応マスタディバイスの識別子を抽出するためのデコーダを具備することがさらに望ましい。
前記実行スケジューラは、前記仲裁器から出力されたアクセスコマンドを対応コマンド実行調整器に伝達するためのアクセスコマンド分配部と、前記コマンド実行調整器から前記アクセスコマンドを伝達された擬似遅延器のうち実行準備完了信号を伝送した擬似遅延器に対応するコマンド実行調整器へ前記伝えられたアクセスコマンドの実行開始信号を伝送するための実行スケジュール部を含むことが望ましい。
【００１２】
前記実行スケジュール部は、前記アクセスコマンド分配部を通じてアクセスコマンドを伝達された対応スレーブディバイスの識別子を貯蔵するための識別子貯蔵部であって、前記識別子を貯蔵するための少なくとも１つの貯蔵セルを備えた識別子貯蔵キュー、及び前記識別子貯蔵キューを制御するための識別子貯蔵キュー制御部と、前記貯蔵セルに対応するように各々備えられて前記貯蔵セルに貯蔵された識別子と前記実行準備完了信号を伝送したスレーブディバイスの識別子とが同一か否かを判断するための比較器と、前記比較器による判断の結果、識別子が同一な場合、前記実行準備完了信号が伝送された擬似遅延器へ前記実行開始信号を伝送するためのデコーダを具備することが望ましい。
【００１３】
前記アクセスコマンド分配部は、前記仲裁器から受信されたアクセスコマンドを貯蔵するためのコマンド貯蔵キュー及び前記コマンド貯蔵キュー制御部を含むことが望ましい。
前記コマンド実行調整器は、前記アクセスコマンド分配部から入力された少なくとも２つのアクセスコマンドを保管するためのコマンド保管部と、前記コマンド保管部に貯蔵されたアクセスコマンドから実行のためのアクセス情報を抽出するためのアクセス情報抽出部と、前記スレーブディバイスにおいて現在実行されているアクセスコマンドのアクセス情報を貯蔵するための実行アクセス情報貯蔵部と、前記アクセス情報抽出部により抽出されたアクセス情報と前記実行アクセス情報貯蔵部に貯蔵されたアクセス情報とを比較するための比較部と、前記比較部の比較結果に基づいて前記保管されたアクセスコマンドの実行時間が前記コマンド保管部に貯蔵された順序による実行時間に比べて減少されるように前記コマンド保管部に保管されたアクセスコマンドの出力順序を調整して前記擬似遅延器へ出力するための出力順序調整部とを含むことが望ましい。
【００１４】
前記コマンド保管部は、アクセスコマンドを貯蔵するための複数の貯蔵セルを備えたコマンド貯蔵キューを含み、前記アクセス情報抽出部は、前記貯蔵セルに対応するように各々備えられ、前記アクセス情報を抽出するための複数の情報抽出器を含み、前記実行アクセス情報貯蔵部は、現在実行中のアクセスコマンドのアクセス情報を貯蔵するためのレジスターを含み、前記比較部は、前記アクセス情報抽出部に対応するように各々備えられ、前記アクセス情報抽出部により抽出されたアクセス情報と前記レジスターに貯蔵されたアクセス情報とを比較するための複数の比較器を含み、前記出力順序調整部は、前記比較器の比較結果に基づいて与えられた優先順位によって出力順序を調整するための出力順序調整回路と、出力順序調整回路からの出力順序によって前記コマンド保管部に保管されたアクセスコマンドを出力するためのマルチプレクサを含むことが望ましい。
【００１５】
前記アクセス情報は、バンクアドレスとローアドレスとを含み、前記比較部は、前記情報抽出器により抽出されたバンクアドレス及びローアドレスを前記レジスターに貯蔵されたバンクアドレス及びローアドレスと各々比較するのが効率的である。
前記出力順序調整回路は、前記比較部の比較結果、バンクアドレス及びローアドレスが同一な場合、第１優先順位を付与し、前記比較部の比較結果、バンクアドレスが相異なる場合、第２優先順位を付与するのがさらに効率的である。
【００１６】
前記アクセス情報は、アクセス情報としてバスト伝送されるデータの長さを意味するバスト長さをさらに含むことが望ましい。
前記擬似遅延器は、前記待ち時間のうち最長待ち時間と、前記各スレーブディバイスの待ち時間との差である遅延クロック数が前記スレーブディバイスに対応するように貯蔵された貯蔵部を具備し、前記コマンド実行調整器からアクセスコマンドを伝達され、前記貯蔵部に貯蔵された対応遅延クロック数だけ経過された後、対応スレーブディバイスに伝達することが特に望ましい。
【００１７】
一方、前記目的は、複数のマスタディバイスと、複数のスレーブディバイスを具備し、前記スレーブディバイスのうち少なくとも１つは待ち時間を有するバスシステムにおいて、マスタディバイスから出力されたアクセスコマンドを入力されて所定の仲裁アルゴリズム順に出力するための仲裁器と、前記仲裁器から前記アクセスコマンドを入力されて対応スレーブディバイスの実行準備が完了された順に出力するための実行スケジューラと、前記スレーブディバイスに対応するように各々備えられ、前記実行スケジューラから入力された少なくとも１つのアクセスコマンドを保管し、入力順に出力するためのコマンド貯蔵器と、前記スレーブディバイスに各々対応するように備えられ、対応スレーブディバイスの待ち時間が前記スレーブディバイスの待ち時間のうち最長待ち時間と同一になるように前記コマンド実行調整器から入力されたアクセスコマンドを対応スレーブディバイスに遅延出力する擬似遅延器とを含むことを特徴とするバスシステムによっても達成される。
【００１８】
前記仲裁器は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるためのバス要求受信部と、前記バス要求受信部を通じてバス要求が入力されると前記マスタディバイスに各々対応するように既定の優先順位レベルの表示された優先順位レベル信号を出力し、出力された優先順位レベル信号に基づいて前記バス要求された優先順位レベルが全て表示された優先順位レベル合算信号を生成するための優先順位レベル抽出部と、前記優先順位レベル抽出部から生成された優先順位レベル合算信号に基づいて高い優先権を有する順に優先順位レベル信号を出力するための優先順位出力部と、前記優先順位レベル信号に基づいてバス要求した対応マスタディバイスの識別子を出力するためのマスタディバイス識別子出力部を含む優先権マッパと、バス使用を許与されたマスタディバイスが前記アクセスコマンドを出力可能にするために、前記優先権マッパから出力された識別子を有するマスタディバイスにバス使用を許与するための仲裁回路とを含むことが望ましい。
【００１９】
前記バス要求受信部は、複数のマスタディバイスに各々連結されて前記マスタディバイスからバス要求を入力されるための複数の入力ポート、前記入力ポートに備えられて前記入力ポートに指定された優先順位レベルを貯蔵するためのレジスターを含むことが望ましい。
前記優先順位レベル信号は、前記優先順位レベルの数と同数のビットで表されるのが効率的である。
【００２０】
前記優先順位出力部は、少なくとも１つの前記優先順位レベル信号を各ビット別にＯＲ演算して前記優先順位レベル信号と同数のビットで表される優先順位レベル合算信号を生成し、前記識別子抽出部は、前記優先順位レベル信号のうち優先順位レベルが表示されたビット列を抽出して順序通り組合せることによって識別子信号を生成し、生成された識別子信号に基づいて対応するマスタディバイスの識別子を抽出し、前記識別子出力部は、前記識別子抽出部により抽出された識別子のうち前記優先順位出力部から入力された優先順位レベルを有するマスタディバイスの識別子を出力し、前記識別子信号を入力されて対応マスタディバイスの識別子を抽出するためのデコーダを具備することがさらに効率的である。
【００２１】
前記実行スケジューラは、前記仲裁器から出力されたアクセスコマンドを対応コマンド貯蔵器へ伝達するためのアクセスコマンド分配部と、前記コマンド貯蔵器から前記アクセスコマンドを伝達された擬似遅延器のうち実行準備完了信号を伝送した擬似遅延器に対応するコマンド貯蔵器へ前記伝えられたアクセスコマンドの実行開始信号を伝送するための実行スケジュール部とを含むことが望ましい。
【００２２】
前記実行スケジュール部は、前記アクセスコマンド分配部を通じてアクセスコマンドを伝達された対応スレーブディバイスの識別子を貯蔵するための識別子貯蔵部であって、前記識別子を貯蔵するための少なくとも１つの貯蔵セルを備えた識別子貯蔵キュー、前記識別子貯蔵キューを制御するための識別子貯蔵キュー制御部と、前記貯蔵セルに対応するように各々備えられて前記貯蔵セルに貯蔵された識別子と前記実行準備完了信号を伝送したスレーブディバイスの識別子とが同一か否かを判断するための比較器と、前記比較器による判断結果識別子が同一な場合、前記実行準備完了信号が伝送された擬似遅延器へ前記実行開始信号を伝送するためのデコーダを具備することがさらに望ましい。
【００２３】
前記アクセスコマンド分配部は、前記仲裁器から受信されたアクセスコマンドを貯蔵するためのコマンド貯蔵キュー及び前記コマンド貯蔵キュー制御部を含み、前記コマンド貯蔵器は、前記アクセスコマンドを貯蔵するための実行コマンド貯蔵キュー、前記実行コマンド貯蔵キューを制御するための実行コマンド貯蔵キュー制御部を含むことが望ましい。
前記擬似遅延器は、前記待ち時間のうち最長待ち時間と、前記各スレーブディバイスの待ち時間との差である遅延クロック数が前記スレーブディバイスに対応するように貯蔵された貯蔵部を具備し、前記コマンド実行調整器からアクセスコマンドを伝達され、前記貯蔵部に貯蔵された対応遅延クロックだけ経過した後、対応スレーブディバイスに伝達することが特に望ましい。
【００２４】
【発明の実施の形態】
以下、添付図面に基づいて本発明の望ましい実施形態について詳しく説明する。
図１は本発明の望ましい実施形態に係るバスシステムの概略図である。
図１を参照すれば、バスシステムは、複数のマスタディバイス１０，１１，１２，１３，．．，１７、複数のスレーブディバイス２０，２１，２２，２３，２４、仲裁器３、実行スケジューラ４、コマンド実行調整器５０，５１，５２、コマンド貯蔵器５３，５４、及び擬似遅延器（Pseudo-Delayer）６０，６１，６２，６３，６４を含む。
【００２５】
複数のマスタディバイス１０，１１，１２，１３，．．，１７、及び複数のスレーブディバイス２０，２１，２２，２３，２４は共用データバス（図示せず）により連結されている。データバス（図示せず）はデータ伝送速度の相異なるメインデータバスとローカルデータバスとを含むことができる。
【００２６】
マスタディバイス１０，１１，．．１７は、一般にプロセッサまたはDMA（Direct  Memｏｒy  Access）制御器であり、スレーブディバイス２０，２１，２２，２３，２４は一般にＲＡＭ、ＲＯＭ、ＳＤＲＡＭ、ＲＤＲＡＭなどのメモリ、入出力ディバイス、またはその他周辺装置で有り得る。ただし、本実施形態において、スレーブ２０，２１，２２は高速データ伝送が可能なＳＤＲＡＭであり、スレーブ２３，２４はデータ伝送のための遅延時間を持たないディバイスであると前提する。遅延時間を持たないディバイスとして代表的なのはＲＯＭを挙げられる。
【００２７】
仲裁器３は、優先順位指定方式によってバス要求されたマスタディバイス１０，１１，１２，１３，．．，１７のうち最高の優先順位を有するマスタディバイス１０，１１，１２，１３，．．または１７にバスの使用を許可する。
実行スケジューラ４は、仲裁器３から伝えられたアクセスコマンドを対応コマンド実行調整器５０，５１，５２またはコマンド貯蔵器５３，５４に伝送し、伝送されたアクセスコマンドの実行準備の完了したスレーブディバイス２０，２１，２２，２３，２４順にアクセスコマンドを実行させる。ここで、「アクセスコマンド」はアドレス、対応マスタディバイスの識別子、バスト伝送されるデータの長さを意味するバスト長さなどデータ伝送に必要なアクセス情報を含み、アクセスコマンドが「実行される」という意味はアクセスコマンドが図るデータの伝送が完了されることを意味する。
【００２８】
コマンド実行調整器５０，５１，５２は、スレーブディバイスのスレーブ２０，２１，２２に各々対応するように備えられ、実行スケジューラ４からアクセスコマンドを伝達され、伝達されたアクセスコマンドの実行順序を調整し、調整された順序によって対応擬似遅延器６０，６１，６２に出力する。コマンド貯蔵器５３，５４はスレーブ２３，２４に各々対応するように備えられ、実行スケジューラ４からアクセスコマンドを伝達された順に対応擬似遅延器６３，６４に出力する。
【００２９】
擬似遅延器６０，６１，６２，６３，６４またスレーブディバイス２０，２１，２２，２３，２４に各々対応するように備えられ、コマンド実行調整器５０，５１，５２またはコマンド貯蔵器５３，５４から入力されたアクセスコマンドを所定数のクロックが経過された後、対応スレーブディバイス２０，２１，２２，２３，２４に伝達する。
一方、擬似遅延器６０，６１，６２，６３，６４はアクセスコマンドによるデータ伝送の完了時点から所定の待ち時間に該当するクロックだけ溯った時点に実行スケジューラ４で前記アクセスコマンドが実行完了されたことを、すなわちデータ伝送が完了したことを通知する擬似（pseudo）実行完了信号を伝送する。データ伝送の完了時点はアクセスコマンドに含まれたバスト長さから分かる。
【００３０】
図２は図１のスレーブ２０の詳細ブロック図である。ただし、残りスレーブ２１，２２の構成もこれと同一である。
図２を参照すれば、スレーブ１０は、ＳＤＲＡＭ制御器２０ａとＳＤＲＡＭ２０ｂを具備する。ＳＤＲＡＭ２０ｂは複数のメモリセルを具備したメモリバンク１（２０１）と、メモリバンク２（２０２）、及びメモリバンク１（２０１）とメモリバンク２（２０２）を制御するための周辺回路２００を含む。メモリバンク１（２０１）とメモリバンク２（２０２）は共用ポート（図示せず）を使用して外部とデータをやり取りする。
【００３１】
ＳＤＲＡＭ２０ｂにはＳＤＲＡＭ制御器２０ａが接続され、ＳＤＲＡＭ制御器２０ａから各種の制御信号が入力される。ＳＤＲＡＭ制御器２０ａは、対応擬似遅延器６０からアクセスコマンドを入力され、これに基づいてメモリバンク１（２０１）またはメモリバンク２（２０２）にアクセスして入力されたアクセスコマンドが実行されるようにＳＤＲＡＭ２０ｂに必要な信号を伝達する。伝えられる信号は、チップ選択信号CS#、RASストロブRAS#、CASストロブCAS#、データ住所（AD:Row  Address及びColumn  Address）、メモリバンクアドレス（BA:Bank  Address）、リ―ド／ライト選択信号W#、及びデータ入出力イネーブル信号（DQM:Data  output／input  enable）がある。ただし、単純化のために図２にはRASストロブ、CASストロブ、及びデータ住所線のみを表示した。
【００３２】
ＳＤＲＡＭ制御器２０ａには本発明の望ましい実施形態に係る対応擬似遅延器６０が接続されている。擬似遅延器６０は、コマンド実行調整器５０からアクセスコマンドを伝達されてその実行順序を調整し、調整された順序によって伝達されたアクセスコマンドを、ＳＤＲＡＭ制御器２０ａに出力する。
【００３３】
図３は図１の仲裁器３のブロック図である。
図３を参照すれば、仲裁器３は、優先権マッパ３０と仲裁回路２９を含む。優先権マッパ３０は少なくとも１つのマスタディバイス１０，１１，１２，１３，．．，１７からバス要求が入力されると、入力されたバス要求のうち既定の優先順位によって最高の優先順位の優先権を有するマスタディバイス１０，１１，１２，１３，．．，１７の識別子を出力する。仲裁回路２９は、優先権マッパ３０から出力された識別子を有するマスタディバイス１０，１１，．．または１７にバスの使用を許可する。
【００３４】
図４は図３の優先権マッパ３０の詳細ブロック図である。
図３を参照すれば、優先権マッパ３０はバス要求受信部３００、優先順位レベル抽出部３０１、優先順位出力部３０２、識別子抽出部３０３、及び識別子出力部３０４を含む。
バス要求受信部３００は、優先順位指定が可能で、マスタディバイス１０，１１，．．１７に各々連結されてマスタディバイス１０，１１，．．１７からバス要求を入力されるための複数の入力ポートを具備し、前記入力ポートを通じて少なくとも１つのバス要求が入力されるとバス要求が入力された入力ポートに指定された優先順位の各々表示された少なくとも１つの優先順位レベル信号を出力する。各入力ポートに指定された優先順位はレジスターに各々貯蔵されている。優先順位レベル抽出部３０１はバス要求受信部３００から出力された優先順位レベル信号に基づいて前記バス要求が入力された入力ポートの優先順位が全て表示された優先順位レベル合算信号を出力する。
【００３５】
本実施形態に係るバスシステムには８つのマスタディバイス１０，１１，１２，１３，．．，１７があるので、バス要求受信部３００には８つの入力ポート、及び８つのレジスター（レジスター０、．．、レジスター７）が備えられる。また、本実施形態に係る優先順位は１６レベルに区分されるので、優先順位レベル信号は１６ビットで表され、これにより優先順位レベル抽出部３０１には優先順位レベル信号の各ビットのＯＲ演算を行うために１６個のＯＲ演算器（ＯＲ演算器０、．．．ＯＲ演算器１５）が備えられる。ここで、ＯＲ演算は負論理（negative logic）によるＯＲ演算を意味する。
【００３６】
優先順位出力部３０２は優先順位レベル抽出部３０１から出力された優先順位レベル合算信号から高い優先権を有する順に優先順位レベルを出力する。
識別子抽出部３０４はバス要求受信部３００から出力された優先順位レベル信号に基づいて前記優先順位レベル信号に表示された優先順位に各々対応するようにマスタディバイス識別子が表示された識別子信号を生成し、生成された識別子信号をデコーディングして対応マスタディバイスの識別子を抽出する。識別子信号のデコーディングのために識別子抽出部３０４には優先順位レベルに各々対応する１６のデコーダ（デコーダ０、．．、デコーダ１５）が備えられている。識別子出力部３０４は識別子抽出部３０３から抽出されたマスタディバイス識別子のうち優先順位出力部３０２から入力された優先順位を有するマスタディバイス識別子を出力する。
【００３７】
具体的な例を挙げて説明すれば次の通りである。
０番マスタディバイス１０の優先順位レベルが４であり、１番マスタディバイス１１の優先順位レベルが６であれば、バス要求受信部３００から出力された優先順位レベル信号は各々１１１０１１１１１１１１１１１１、１１１１１０１１１１１１１１１１となる。これにより、優先順位出力部３０２により前記２つの優先順位レベル信号がＯＲ演算された優先順位レベル合算信号のFlag０、．．、Flag１５は１１１０１０１１１１１１１１１１となる。ここで、ＯＲ演算は負論理によるＯＲ演算を意味する。これをMSBから注意深くみれば、４番目及び６番目のビットが０なのでレベル４及び６の優先順位を有するバス要求があることが分かる。優先順位レベル合算信号を入力された優先順位出力部３０２は、優先順位レベルが低いほど高い優先権を有するとすれば、まず４を出力してから６を出力する。優先順位レベル信号（行ベクトル）１１１０１１１１１１１１１１１１は０番マスタディバイス１０に対応し、優先順位レベル信号（行ベクトル）１１１１１０１１１１１１１１１１は１番マスタディバイス１１に対応し、残りバス要求をしないマスタディバイス１２、．．１７を１１１１１１１１１１１１１１１１（行ベクトル）に対応させた８＊１６マトリックスは次の通りである。
【００３８】
１１１０１１１１１１１１１１１１
１１１１１０１１１１１１１１１１
１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１
１１１１１１１１１１１１１１１１
【００３９】
前記マトリックスにおいてバス要求された優先順位レベルは４と６であり、したがって識別子抽出部３０１は優先順位レベルと同一な位置に配置されたビット列で構成された識別子信号０１１１１１１１、１０１１１１１１を各々生成し、生成された識別子信号を対応デコーダのデコーダ４及びデコーダ６によりデコーディングしてマスタディバイス識別子を抽出する。識別子信号は８ビットであってMSBからの各ビットはマスタディバイス１０、１１、．．１７に対応され、したがって優先順位レベル４は０番マスタディバイス１０から要求されたことがわかり、優先順位レベル６は１番マスタディバイス１１から要求されたことがわかる。これにより、識別子抽出部３０３は０番と１番マスタディバイス１０、１１の識別子を抽出し、識別子出力部３０４は優先順位出力部３０２から入力された優先順位レベルの順序によって０番マスタディバイス１０の識別子を先に出力し、引き続き１番マスタディバイス１１の識別子を出力する。
【００４０】
さらに一般に、Ｃ言語の表現方式を用いて説明すれば次の通りである。
まず、０番マスタディバイス１０はレジスター０に貯蔵された優先順位レベルが０から１５まで変わることができるので、０番マスタディバイス１０に対応する優先順位レベル信号０は次の１６種のうち何れか１つを有することができる。
【００４１】
Case（優先順位０）
０:優先順位レベル信号０＝０ｂ１１１１１１１１１１１１１１１０；
１:優先順位レベル信号０＝０ｂ１１１１１１１１１１１１１１０１；
２:優先順位レベル信号０＝０ｂ１１１１１１１１１１１１１０１１；
３:優先順位レベル信号０＝０ｂ１１１１１１１１１１１１０１１１；
４:優先順位レベル信号０＝０ｂ１１１１１１１１１１１０１１１１；
５:優先順位レベル信号０＝０ｂ１１１１１１１１１１０１１１１１；
６:優先順位レベル信号０＝０ｂ１１１１１１１１１０１１１１１１；
７:優先順位レベル信号０＝０ｂ１１１１１１１１０１１１１１１１；
８:優先順位レベル信号０＝０ｂ１１１１１１１０１１１１１１１１；
９:優先順位レベル信号０＝０ｂ１１１１１１０１１１１１１１１１；
１０:優先順位レベル信号０＝０ｂ１１１１１０１１１１１１１１１１；
１１:優先順位レベル信号０＝０ｂ１１１１０１１１１１１１１１１１；
１２:優先順位レベル信号０＝０ｂ１１１０１１１１１１１１１１１１；
１３:優先順位レベル信号０＝０ｂ１１０１１１１１１１１１１１１１；
１４:優先順位レベル信号０＝０ｂ１０１１１１１１１１１１１１１１；
１５:優先順位レベル信号０＝０ｂ０１１１１１１１１１１１１１１１；
endcase
【００４２】
ここで、０ｂは２進数を意味する。
１ないし７番マスタディバイス１１，．．１７の場合も前記と同様に表現される。
優先順位レベル合算信号はどのようなレベルの優先順位を有するバス要求があったかを示す信号なので、優先順位レベル合算信号を構成するFlag０、．．、Flag１５は次のように構成される。
【００４３】
0003898899.tif 000002
【００４４】
識別子信号０、．．．、７は優先順位レベル信号の各ビットを抽出してビット列に再構成して生成される。
Case（識別子信号０）
０ｂｄｄｄｄｄｄｄ０:Ｉｄ０＜＝０；
０ｂｄｄｄｄｄｄ０１:Ｉｄ０＜＝１；
０ｂｄｄｄｄｄ０１１:Ｉｄ０＜＝２；
０ｂｄｄｄｄ０１１１:Ｉｄ０＜＝３；
０ｂｄｄｄ０１１１１:Ｉｄ０＜＝４；
０ｂｄｄ０１１１１１:Ｉｄ０＜＝５；
０ｂｄ０１１１１１１:Ｉｄ０＜＝６；
０ｂ０１１１１１１１:Ｉｄ０＜＝７；
endcase
【００４５】
ここで、dはdon't careである。残り識別子信号０，．．．，７も同様に構成される。
図５は実行スケジューラ４、コマンド実行調整器５０、及び擬似遅延器６０の関係を説明するためのブロック図である。ただし、残りコマンド実行調整器５１，５２及び擬似遅延器６１，６２またコマンド実行調整器５０及び擬似遅延器６０と各々同一な構成を有する。
【００４６】
図５を参照すれば、実行スケジューラ４は、仲裁器３から出力されたアクセスコマンドを対応コマンド実行調整器５０に伝達するためのアクセスコマンド分配部４１、及びアクセスコマンド分配部４１からのアクセスコマンドが伝えられた擬似遅延器６０，６１，６２，６３，６４のうち実行準備完了信号を伝送した擬似遅延器６０に前記伝えられたアクセスコマンドの実行開始信号を伝送するための実行スケジュール部４６を含む。
【００４７】
コマンド実行調整器５０は、コマンド保管部３１、アクセス情報抽出部３２、比較部３４、実行アクセス情報貯蔵部３３、及び出力順序調整部３５を含む。
コマンド保管部３１は、アクセスコマンド分配部４１から伝達された少なくとも２つのアクセスコマンドを保管する。アクセス情報抽出部３２は、コマンド保管部３１に貯蔵されたアクセスコマンドから実行のためのアクセス情報を抽出する。実行アクセス情報貯蔵部３３は、対応スレーブディバイス２０、２１、２２から現在実行されているアクセスコマンドのアクセス情報を貯蔵する。比較部３４はアクセス情報抽出部３２により抽出されたアクセス情報と前記実行アクセス情報貯蔵部３３に貯蔵されたアクセス情報を比較する。出力順序調整部３５は、比較部３４の比較結果に基づいて前記保管されたコマンドの実行時間がコマンド保管部３１に保管された順序による実行時間に比べて減少されるようにコマンド保管部３１に保管されたアクセスコマンドの出力順序を調整して対応擬似遅延器６０に出力させる。
【００４８】
擬似遅延器６０は、スレーブ２０に対応するように遅延クロック数が貯蔵されている貯蔵部６１１を具備し、コマンド実行調整器５０から入力されたアクセスコマンドを貯蔵部６１１に貯蔵された遅延クロック数だけ遅延させて対応スレーブ２０に出力する。ここで、貯蔵部６１１はレジスターで具現されうる。擬似遅延器６０は対応スレーブディバイス２０に出力したアクセスコマンドの実行完了時点-データ伝送完了時点から所定のクロックだけ遡及された時点で擬似実行完了信号を通知する。
【００４９】
図６は図５の実行スケジューラ４の詳細ブロック図である。
図６を参照すれば、実行スケジューラ４のアクセスコマンド分配部４１は、仲裁器３から受信されたアクセスコマンドを貯蔵するためのコマンド貯蔵キュー４１０、及びコマンド貯蔵キュー４１０を制御するためのコマンド貯蔵キュー制御部４１１を具備する。実行スケジューラ４の実行スケジュール部４６は、スレーブディバイス２０，２１，２２，２３，２４の識別子を貯蔵するための識別子貯蔵部から識別子貯蔵キュー４６０、及び識別子貯蔵キュー制御部４６１を具備し、比較器４６２及びデコーダ４６３を含む。
【００５０】
識別子貯蔵キュー４６０は、アクセスコマンド分配部４１を通じて伝達されたアクセスコマンドに含まれたスレーブディバイス識別子を貯蔵するための少なくとも１つの貯蔵セルを具備し、識別子貯蔵キュー制御部４６１は識別子貯蔵キュー４６０の入出力を制御する。比較器４６２は前記貯蔵セルに対応するように各々備えられて前記貯蔵セルに貯蔵された識別子と、実行準備完了信号を伝送した擬似遅延器６０の識別子とが同一か否かを判断し、デコーダ４６３は比較器４６２により識別子が同一なものと判断された場合、前記実行準備完了信号を伝送した擬似遅延器６０に実行開始信号を伝送する。これにより、擬似遅延器６０は、前述したように、伝達されたアクセスコマンドを所定のクロックだけ遅延させて対応スレーブ２０に入力する。ここで、比較器４６２及びデコーダ４６３は論理的な意味として使われ、具体的な回路は多様に構成しうる。
【００５１】
図７は図５のコマンド実行調整器５０の詳細ブロック図である。ただし、コマンド実行調整器５０は、図２のスレーブ２０のＳＤＲＡＭと関連付けて説明する。なぜなら、待ち時間を有するスレーブディバイスに対して説明するのがコマンド実行調整器５０に対する理解をさらに高められるからである。
【００５２】
図７を参照すれば、コマンド保管部３１は、コマンドを保管するための５つの貯蔵セルを具備したコマンド貯蔵キュー３１として具現される。ここで、コマンドを保管するための貯蔵セルの数は必要に応じて適切に増減できる。アクセス情報抽出部３２は、前記貯蔵セルに対応するように各々備えられた複数の情報抽出器３２０として具現される。アクセス情報は、対応貯蔵セルに保管されたコマンドがメモリバンク１（２０１）またはメモリバンク２（２０２）にアクセスするのに必要な情報を意味する。本発明の望ましい実施形態によって抽出される具体的なアクセス情報は、メモリバンクアドレス、リ―ド／ライトのために伝送されるデータのローアドレス（Row Address）を含む。アクセスコマンドは多様な情報の記録されたデータフィールドで構成され、一般に、上位ビットから下位ビット順にローアドレス、バンクアドレス、コラムアドレスが割当てられる。一方、コマンドにはマスタディバイス１０，１１，１２，１３，．．，１７を識別するための識別子が含まれている。ここで、データフィールドの構成、配置順序、割当ビットの数はシステムの特性及び必要に応じて適切に変更しうる。
【００５３】
実行アクセス情報貯蔵部３３は、ＳＤＲＡＭ制御器２０ａから現在のメモリバンクＡ  ２０１またはメモリバンクＢ  ２０２で実行中のコマンドのメモリバンクアドレスとローアドレスとを提供されて貯蔵するためのレジスター３３０として具現される。比較部３４は、情報抽出器３２０に対応するように各々備えられ、情報抽出器３２０により抽出されたメモリバンクアドレスとローアドレスをレジスター３３０に貯蔵されたメモリバンクアドレスとローアドレスとを各々比較するための複数の比較器３４０を含む。ここで、比較器３４０も論理的な意味の比較器を示す。したがって、比較器３４０は多様な構成の回路として具現されうる。
【００５４】
出力順序調整部３５は、以下で説明する出力順序調整アルゴリズムを実行するための出力順序調整回路３５１、及びコマンド貯蔵キュー３１に連結して出力順序調整回路３５１からの調整結果によって各貯蔵セルに保管されたコマンドを出力するためのマルチプレクサ３５２，３５３として具現される。出力順序調整回路３５１は比較器３４０の比較の結果、メモリバンクアドレス及びローアドレスが同一な場合に第１優先順位を付与し、メモリバンクアドレスが相異なる場合には第２優先順位を付与する。バンクアドレスとローアドレスとが同一な場合、第１優先順位を付与する理由はＳＤＲＡＭ２１の構成的な特徴に起因する。ＳＤＲＡＭ２１は入力されたバンクアドレスとローアドレスに基づいてバンクを選択し、該選択されたバンクのローアドレスに貯蔵されたあらゆるデータをバッファーに移した後（メモリバンク活性化またはメモリバンク開放）、コラムアドレスに基づいて所望のデータを読出／書込する。したがって、バンクアドレスとローアドレスが同一ならば現在のメモリバンクを閉鎖し（プリチャージを完了し）、再びメモリバンクをオープンする過程を踏む必要がなくなるからである。
【００５５】
付与された優先順位に基づいた出力順序の調整は次の通りである。貯蔵セルに保管されたコマンドのうち第１優先順位を付与されたコマンドを最初に出力し、第２優先順位を付与されたコマンドをその次に出力し、残りは入力順による。同等な優先順位が競合する場合には入力順による。出力順序調整結果はマルチプレクサ３５２，３５３に伝えられ、マルチプレクサ３５２，３５３は調整された出力順序によってコマンド貯蔵キュー３１に保管されたコマンドを擬似遅延器６０に出力する。
【００５６】
前述したような構成によってアクセスコマンドの伝達及び実行過程を説明すれば次の通りである。
まず、図４に基づいて、仲裁器３がマスタディバイス１０，１１，１２，１３，．．，１７からアクセスコマンドを受信する過程を説明する。
【００５７】
前述した過程によって仲裁器３の優先権マッパ３０はバス要求受信部３００によりマスタディバイス１０，１１，１２，１３，．．，１７からのバス要求を受信する。次に、バス要求受信部３００に備えられた入力ポートに割当てられた優先順位レベルに基づいて優先順位レベル信号を生成する。優先順位レベル抽出部３０１は生成された優先順位レベル信号をビット別にＯＲ演算して優先順位レベル合算信号を生成する。優先順位出力部３０２は優先順位レベル合算信号に基づいて高い優先権順に優先順位レベルを出力する。
【００５８】
一方、識別子抽出部３０３は前記生成された優先順位レベル信号から識別子信号を生成し、識別子信号をデコーディングしてバス要求されたマスタディバイスの識別子を抽出する。
識別子出力部３０４は優先順位出力部３０２から入力された優先順位レベルを有するマスタディバイスの識別子を出力する。仲裁回路２９は出力された識別子を有するマスタディバイス１０，１１，１２，１３，．．，１７にバス許与信号を伝送し、これにバス許与信号を受信したマスタディバイス１０，１１，１２，１３，．．，１７はアクセスコマンドを出力し、仲裁器３は受信されたアクセスコマンドを実行スケジューラ４に伝達する。
【００５９】
次いで、図６に基づいて、実行スケジューラ４におけるアクセスコマンドの伝達過程を説明すれば次の通りである。
実行スケジュール部４６は、所定擬似遅延器６０，６１，６２，６３，６４から実行完了信号が受信されると、実行するアクセスコマンドの有無を確認するために識別子貯蔵キュー４６０に備えられた貯蔵セルが全て空いているかをチェックする。
【００６０】
識別子貯蔵キュー４６０にアクセスコマンドが貯蔵されていると、擬似遅延器６０，６１，６２，６３，６４から実行準備完了信号が到着されることを待つ。貯蔵されたアクセスコマンドのうち何れか１つに対応する擬似遅延器６０，６１，６２，６３から実行準備完了信号が到着されると、各貯蔵セルに備えられた比較器４６２により、各貯蔵セルに貯蔵された識別子と実行準備完了信号が到着された擬似遅延器６０，６１，６２，６３，６４の対応スレーブディバイス２０，２１，２２，２３，２４の識別子と同一か否かを確認する。同一な場合、その結果を識別子貯蔵キュー制御部４６１に伝達し、識別子貯蔵キュー制御部４６１は当該貯蔵セルに貯蔵されているスレーブディバイス２０，２１，２２，２３，２４の識別子を識別子貯蔵キュー４６０からデコーダ４６３に出力させる。デコーダ４６３は識別子貯蔵キュー４６０から出力された識別子をデコーディングして対応コマンド実行調整器５０，５１，５２またはコマンド貯蔵器５３，５４に実行開始信号を出力する。
【００６１】
次いで、図７に基づいて、コマンド実行調整器５０におけるアクセスコマンドの伝達過程を説明すれば次の通りである。ただし、本実施形態におけるコマンド実行調整器５０は図２のスレーブ２０のＳＤＲＡＭについて説明する。
コマンド実行調整器５０は入力されたアクセスコマンドをコマンド貯蔵キュー３１に入力された順に各貯蔵セル毎に１つずつ保管する。情報抽出器３２０は、各貯蔵セルに貯蔵されたアクセスコマンドからアクセス情報としてメモリバンクアドレス及びローアドレスを抽出する。比較器３４０は抽出されたメモリバンクアドレス及びローアドレスをレジスター３３に貯蔵されているメモリバンクアドレス及びローアドレスを比較する。比較の結果、メモリバンクアドレスが同一で、ローアドレスが同一である場合、第１優先順位を付与する。メモリバンクアドレスが相異なると、第２優先順位を付与する。
【００６２】
出力順序調整回路３５１は前記付与された優先順位によって出力順序を調整する。すなわち、貯蔵セルに貯蔵されたコマンドのうち優先順位の高いコマンドを先順位とし、優先順位のない場合には入力された順序をそのまま保つ。マルチプレクサ３５２，３５３は出力順序調整回路３５１により調整された出力順にコマンドを擬似遅延器６０に出力する。
出力順序調整回路３５１の出力順序調整過程をさらに具体的に説明すれば次の通りである。
【００６３】
比較器３４０は、バンクアドレス及びローアドレスを比較し、２ビットの結果値を出力する。結果値は、比較の結果が同一であれば"０"、異なれば"１"として出力される。出力された２ビットのうち、上位ビットはローアドレス比較値を、下位ビットはバンクアドレスの比較値を各々示す。
【００６４】
出力順序調整回路３５１は、下位貯蔵セルのコマンドとの比較値が下位ビットになるように比較器３４０から結果値を纏め、纏められた１０ビットの結果値の下位ビットから２ビットずつ検索する。検索の結果、"００"が発見される区間の番号を先に出力し、"０１"または"１１"が発見される番号を引き続いて出力し、マルチプレクサ３５２，３５３は出力された番号順に対応アクセスコマンドを出力させる。例えば、貯蔵セル（０）に貯蔵されたコマンドとの比較結果は"１０"、貯蔵セル（１）に貯蔵されたコマンドとの比較結果は"０１"、貯蔵セル（２）に貯蔵されたコマンドとの比較結果は"１０"、貯蔵セル（３）に貯蔵されたコマンドとの比較結果は"００"で、貯蔵セル（４）に貯蔵されたコマンドとの比較結果は"１０"であれば、纏められた比較の結果は"１０００１００１１０"となる。出力順序調整回路３５１は"１０００１００１１０"を２ビットずつ５つの区間に分け、下位ビットから探索して"００"が存在する区間を探す。探索の結果、"００"が発見された区間は貯蔵セル（３）に対応する区間であることがわかる。貯蔵セル（３）に貯蔵されたコマンドは現在実行されているコマンドとバンクアドレス及びローアドレスとが同一なので第１優先順位を有する。また、"０１"または"１１"が発見された区間は貯蔵セル１に対応する区間である。貯蔵セル１に貯蔵されたコマンドは現在実行されているコマンドとバンクアドレスとが異なるために第２優先順位を有する。結果的に、コマンドの出力順序は貯蔵セル（３）⇒貯蔵セル（１）⇒貯蔵セル（０）⇒貯蔵セル（２）⇒貯蔵セル（４）となる。
【００６５】
一方、図８のコマンド貯蔵器５４のブロック図に基づき、コマンド貯蔵器５４における伝達過程を説明すれば次の通りである。ただし、コマンド貯蔵器５３における伝達過程も同一である。
コマンド貯蔵器５４は、アクセスコマンドを貯蔵するための実行コマンド貯蔵キュー５４１、及び実行コマンド貯蔵キュー５４１の入出力を制御するための実行コマンド貯蔵キュー制御部５４０を具備する。
【００６６】
これにより、実行コマンド貯蔵キュー制御部５４０は実行スケジューラ４から伝えられたアクセスコマンドを実行コマンド貯蔵キュー５４１に貯蔵して入力順に対応擬似遅延器６４に出力する。
次いで、図５に基づき、擬似遅延器６０におけるアクセスコマンドの伝達過程を説明すれば次の通りである。
【００６７】
擬似遅延器６０は、スレーブ２０に対応するように遅延クロック数が貯蔵されている貯蔵部６１１を具備し、コマンド実行調整器５０から入力されたアクセスコマンドを貯蔵部６１１に貯蔵された遅延クロック数だけ遅延させて対応スレーブ２０に出力する。
これにより、スレーブ２０はアクセスコマンドを受信してデータ伝送を準備する。データ伝送準備が完了されると実行スケジューラ４にデータ伝送指示信号及び対応マスタディバイス１０，１１，１２，１３，．．，１７の識別子を出力し、データ伝送指示信号を入力された実行スケジューラ４は対応マスタディバイス１０，１１，１２，１３，．．，１７にデータ伝送指示信号を伝達し、これにスレーブ２０と対応マスタディバイス１０，１１，１２，１３，．．，１７間にデータが伝送される。
【００６８】
一方、擬似遅延器６０は、対応スレーブディバイス２０に出力したアクセスコマンドの実行完了時点（データ伝送完了時点）から所定のクロックだけ遡及された時点で擬似実行完了信号を通知する。
遅延クロック数は、スレーブディバイス２０，２１，２２，２３，２４の待ち時間から決定される。例えば、待ち時間が順序通り５クロック、６クロック、４クロック、０クロック、１クロックであれば、遅延クロック数は順序通り１クロック、０クロック、２クロック、６クロック、５クロックとなる。すなわち、遅延クロック数は最長待ち時間との差と同一である。このように、擬似遅延器６０はあらゆるスレーブディバイス２０，２１，２２，２３，２４の待ち時間を６クロックで同一にする役割をする。前述した例によれば、貯蔵部６１１に貯蔵された遅延クロック数は１クロックである。
【００６９】
一方、所定のアクセスコマンドのバスト長さが４であれば、データ４個が連続的に伝送されることが分かるので、擬似遅延器６０はデータ伝送の完了時点から前記待ち時間６クロックだけ遡及された時点で実行スケジューラ４に擬似実行完了信号を通知する。
擬似実行完了を通知された実行スケジューラ４は他の擬似遅延器６０，６１，６２，６３，６４にアクセスコマンドの実行開始信号を伝送する。これにより、対応スレーブディバイス２０，２１，２２，２３，２４におけるデータ伝送のための準備があらかじめ始まるのでデータバスのアイドルクロックが減少される。
【００７０】
図９は本発明に係るデータ伝送を説明するためのタイムブロック図である。
図９を参照すれば、まずスレーブディバイス２０にコマンドが伝えられ、引き続きスレーブディバイス２１にコマンドが伝えられることがわかる。擬似遅延器６０，６１はＳＤＲＡＭのデータ伝送が完了する時点から待ち時間（ＳＤＲＡＭ制御器待ち時間+ＳＤＲＡＭ待ち時間）だけ遡及してアクセスコマンドの擬似実行完了を通知する。また、擬似遅延器６０，６１はアクセスコマンドをスレーブディバイス２０，２１に伝達するのに待ち時間が同一になるように必要な遅延クロック数だけ遅延伝達する。これに、"マスタ実行サイクル１"と"データ伝送１"をつなぐ直線の傾度（ａ）と"マスタ実行サイクル２"と"データ伝送２"をつなぐ直線の傾度（ｂ）は同一になる。
【００７１】
すなわち、本発明によれば、スレーブ２０のデータ伝送（データ伝送１）とスレーブ２１のデータ伝送（データ伝送２）がデータバスのアイドルクロック無しに連続して行われることが確認しうる。
一方、図９は２つのスレーブディバイスについて示しているが、スレーブディバイスの数が３つ以上の場合にも、あらゆるスレーブディバイスが同一な待ち時間を有するものと示すように、コマンドを遅延させて伝達し、待ち時間だけ遡及して擬似実行完了を通知する方法による。外部に表示されるスレーブディバイスの待ち時間は前記各スレーブディバイスが有する待ち時間のうち最長待ち時間として統一される。待ち時間を統一させることによってマスタディバイスのコマンド出力時点とデータバスにおけるデータ伝送時点を連結する直線の傾度を同一にすることができ、これによりデータバスにおいて連続的なデータ伝送が可能になるので全体的なシステム効率が向上されうる。
【００７２】
一方、前記仲裁器３において、各入力ポートに指定された優先順位レベルは対応レジスターに貯蔵されているので、レジスターに貯蔵された値を変更することによって優先順位レベルの動的指定が可能となる。合せて、マスタディバイス１０，１１，１２，１３，．．，１７の数が８個で、優先順位レベルが１６である場合について説明したが、マスタディバイスの数及び優先順位レベルは必要によって多様に変更できる。
【００７３】
【発明の効果】
前述したように本発明によれば、比較器が不要で、簡単な回路構成を有する優先順位指定方式の仲裁器が採用されたバスシステムが提供される。これにより、マスタディバイスの数に関係なくシステムが設計でき、迅速な仲裁が可能で、必要に応じて優先順位を多様に変更して指定しうる。
また、従来、マスタディバイスが直接スレーブディバイスを制御したものとは異なって、アクセスコマンドのみを伝送すれば良いので、従来に比べて著しく単純なバスインタフェース構造を有することになる。
【００７４】
また、コマンド実行調整器により、実行準備の完了されたスレーブディバイス順にデータバスにアクセスするようにアクセスコマンドの実行順序を調整することによって全体的なデータ処理速度がさらに向上される。特に、スレーブディバイスがメインデータバスに比べてデータ伝送速度の遅いローカルデータバスに連結されている場合、スレーブディバイスをしてローカルデータバスに効率よくアクセス可能にすることによって、メインデータバスのアイドルクロックが減少されてシステム全体の処理速度が向上される。
【００７５】
また、擬似遅延器により、スレーブディバイスの待ち時間を同一にすることによって、待ち時間の差によって引き起こされるデータバスのアイドルクロックを減少させ、データバスにおけるデータの衝突を防止しうる。特に、スレーブディバイスがパイプライン伝送を支援し、バスト伝送の頻繁なＳＤＲＡＭのようなメモリの場合、データバスのアイドルクロック数が著しく減少されてバスシステムの効率が高まる。さらに、擬似遅延器によれば、パイプライン伝送を支援しないＲＯＭの場合にもパイプライン伝送に類似したデータ伝送が可能となる。これは擬似実行完了を通知することによって、実際のデータ伝送が完了されない時点で他のスレーブディバイスを実行することが可能となるからである。
【図面の簡単な説明】
【図１】  本発明の望ましい実施形態に係るバスシステムの概略図である。
【図２】  図１のスレーブの詳細ブロック図である。
【図３】  図１の仲裁器のブロック図である。
【図４】  図３の優先権マッパの詳細ブロック図である。
【図５】  実行スケジューラ、コマンド実行調整器及び擬似遅延器の関係を説明するためのブロック図である。
【図６】  図５の実行スケジューラの詳細ブロック図である。
【図７】  図５のコマンド実行調整器の詳細ブロック図である。
【図８】  コマンド貯蔵器のブロック図である。
【図９】  本発明に係るデータ伝送を説明するためのタイムブロック図である。
【符号の説明】
１０，１１，１２，１３，１７…マスタディバイス
３…仲裁器
４…実行スケジューラ
５０，５１，５２，５３，５４…コマンド実行調整器
６０，６１，６２，６３，６４…擬似遅延器
２０，２１，２２，２３，２４…スレーブディバイス
２０ａ…ＳＤＲＡＭ制御器
２０ｂ…ＳＤＲＡＭ
３０…優先権マッパ
２９…仲裁回路
３００…バス要求受信部
３０１…優先順位レベル抽出部
３０２…優先順位出力部
３０３…識別子抽出部
３０４…識別子出力部
４１…アクセスコマンド分配部
４６…実行スケジュール部
３１…コマンド保管部
３２…アクセス情報抽出部
３３…実行アクセス情報貯蔵部
３４…比較部
３５…出力順序調整部
６１１…貯蔵部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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