(57)【特許請求の範囲】
【請求項１】
それぞれに半導体集積回路を形成する複数のチップ領域と、これらの複数のチップ領域間の帯状スクライブ領域とを有する半導体基板の表面に設けられる半導体集積回路の製造工程管理用テスト回路であって、
複数の被測定素子と、
これらの複数の被測定素子の中から少なくとも１個ずつを順に選択する選択回路と、
前記複数の被測定素子の各々に接続され、それぞれ、前記選択回路によって選択された前記被測定素子の特性を測定するのに用いられる複数のスイッチ素子と、を有し、
前記選択回路は、その動作に必要な電源と制御信号とのそれぞれを供給するための第１のパッドを有し、
前記複数のスイッチ素子は、前記被測定素子の特性を測定するのに必要なバイアス信号を供給するための第２のパッドと、前記被測定素子の測定信号を出力するための第３のパッドとを有し、
前記複数の被測定素子を、それぞれが複数の前記被測定素子を含む複数の組に分割し、前記第１、第２および第３のパッドを前記帯状スクライブ領域の長さ方向に配列し、前記複数の組のそれぞれを、前記配列された第１、第２および第３のパッド間に配置し、
前記複数の被測定素子、前記選択回路および前記複数のスイッチ素子を前記帯状スクライブ領域内に設けたことを特徴とする製造工程管理用テスト回路。
【請求項２】
前記選択回路は、それぞれの段が前記複数の被測定素子の中から対応する少なくとも一つの被測定素子を選択する、複数段のシフトレジスタであり、
この複数段のシフトレジスタの一段と、対応する少なくとも一つの前記被測定素子および前記スイッチ素子とを前記帯状スクライブ領域の長さ方向に対して垂直な方向に並べて一つのユニットとし、このユニットを前記複数段の少なくとも一部に対応する複数個、前記帯状スクライブ領域の長さ方向に配列した少なくとも一つのブロックを含むことを特徴とする請求項１に記載の製造工程管理用テスト回路。
【請求項３】
前記被測定素子は、コンタクト、ヴィア、メモリセル、アナログ増幅器、トランジスタのいずれかであることを特徴とする請求項１または２に記載の製造工程管理用テスト回路。
【請求項４】
前記複数の被測定素子および前記シフトレジスタを複数の前記ブロックに分割し、
前記選択回路の動作に必要な電源と制御信号とのそれぞれを供給するための第１のパッド、前記被測定素子の測定に必要なバイアス信号を供給するための第２パッドおよび前記被測定素子からの測定信号を出力するための第３のパッドを前記帯状スクライブ領域の長さ方向に配列し、
前記複数のブロックのそれぞれを、前記配列された第１、第２および第３のパッド間に配置したことを特徴とする請求項２または３に記載の製造工程管理用テスト回路。
【請求項５】
半導体集積回路を製造する工程を管理するに際し、
それぞれに半導体集積回路を形成する複数のチップ領域の間のスクライブ領域に、請求項１〜４のいずれかに記載の半導体集積回路の製造工程管理用テスト回路を設けた前記半導体基板を前記製造工程で製造し、
この製造された半導体基板の前記製造工程管理用テスト回路を用いて、前記複数の被測定素子のそれぞれの特性を測定して、前記複数の被測定素子の一部のみに発生する特性異常を検出することを特徴とする半導体集積回路の製造工程の管理方法。
【請求項６】
それぞれ異なった半導体集積回路が形成された、複数の品種の半導体基板を任意の比率および順序で多数製造する工程を管理するに際し、
前記多数の半導体基板の少なくとも一部の、それぞれに前記半導体集積回路を形成するチップ領域の間のスクライブ領域に、共通の製造工程管理用テスト回路として、請求項１〜４のいずれかに記載の半導体集積回路の製造工程管理用テスト回路を設け、
前記任意の比率および順序で製造された多数の半導体基板の中から、複数の測定対象半導体基板を、前記複数の品種の中の少なくとも２種を含んで選択し、これらの選択された半導体基板の前記製造工程管理用テスト回路の前記複数の被測定素子のそれぞれの特性を測定することによって、前記製造工程の異常を早期に検出することを特徴とする半導体集積回路の製造工程の管理方法。
【請求項７】
前記異なった半導体集積回路のそれぞれが、異なった顧客から提供されたマスクデータを使用して製造されることを特徴とする請求項６に記載の半導体集積回路の製造工程の管理方法。
【請求項８】
それぞれ異なった半導体集積回路がチップ領域内に形成された、複数の品種の半導体基板を製造する工程の異常を解析するに際し、
前記複数品種の半導体基板のそれぞれの、前記半導体集積回路を形成するチップ領域間のスクライブ領域に、請求項１〜４のいずれかに記載の半導体集積回路の製造工程管理用テスト回路を設け、
この製造工程管理用テスト回路の前記複数の被測定素子のそれぞれの特性を測定することによって、前記製造工程の異常を解析することを特徴とする製造工程の管理方法。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は、半導体基板を個々のチップに切断するために半導体基板に設けられた帯状スクライブ領域（スクライブライン）内に半導体製造プロセスモニタのために形成される半導体集積回路の製造工程管理用テスト回路、ならびに、これを用いて製造プロセスの評価、管理、不良解析を行うための半導体集積回路の製造工程の管理方法に関する。
【０００２】
【従来の技術】
半導体集積回路の製造においては、半導体基板（ウエハ）に対して、多数の工程からなる製造プロセス（ウエハプロセス）を実施する。これにより、半導体基板上に縦横に配置されたチップ領域のそれぞれに、半導体集積回路チップが形成される。それぞれの半導体集積回路チップは、ウエハプロセスを終えた時点で、チップ領域間に設けられたスクライブラインで分割され、半導体集積回路ダイになる。このダイをパッケージして、半導体集積回路製品を製造する。
【０００３】
それぞれのスクライブラインは、一定の幅を有する帯状の形状を有しており、互いに交差して、半導体基板上全体ではグリッド状の形状を有する。スクライブラインは、チップ間の分割が容易に行えるだけの幅を有する必要があるが、１枚の半導体基板から製造できる半導体集積回路の個数を増やして製造コストを低減するためには、可能な限り、細くすることが望ましい。
【０００４】
通常、半導体集積回路の製造プロセスの状態の管理や特性不良原因の解析のため、半導体基板上には各素子の特性を簡便に測定するテスト回路が形成される。すなわち、ウエハプロセスを終えた時点で、それぞれのチップ領域に形成された半導体集積回路チップが所要の機能を有するかどうかの試験を行うとともに、同一の半導体基板上に形成されたテスト回路の試験を行う。
【０００５】
例えば、テスト回路の試験結果が異常であった場合には、製造プロセスの状態を確認し、異常の原因を特定する。その結果に基づいて、製造プロセスの調整を行う。また、半導体集積回路チップの試験において、低歩留り等の異常が発見された場合には、テスト回路のさらに詳細な評価を実施し、異常の原因を特定する。
【０００６】
図７（Ａ）は、その第１の従来例を示すテスト回路図である。同図に示すテスト回路１００は、トランジスタのソース／ドレインを配線層に接続するコンタクトの抵抗や配線層間を接続するヴィアの抵抗等の抵抗１０２を直列に並べ、これらの抵抗１０２に流れる電流と、その両端のパッド１０４間の電位差からコンタクトやヴィア（１０２）の抵抗値を測定する。これは一般に、コンタクトチェーンやヴィアチェーンなどと呼ばれ、半導体製造プロセスのモニタ用に最も頻繁に用いられるテスト回路である。
【０００７】
次に、図７（Ｂ）は、第２の従来例を示すテスト回路図であり、同図に示すテスト回路１１０は、コンタクト抵抗やヴィア抵抗等の抵抗１１２に電流を流し、その両端の電位差を測定することにより、抵抗値を精密に測定する４探針法と呼ばれる測定法に用いられるテスト回路であり、１つの抵抗１１２の両端に接続される４端子１１４を用いるものである。
【０００８】
これらの従来例のテスト回路１００や１１０によるテストは、製造プロセスを完了したのちに、ウエハの全数または抜き取りで、また、ウエハ面上全点または一部を選択して行われる。その結果の良否によりウエハの良否を判定したり、製造プロセスの不具合部分を特定して調整や改善を行う。これらのテスト回路１００や１１０は、回路およびテスト手法が簡便であり、また、外部の測定装置との信号の入出力用テストパッド数も少なくてすむため、小さな面積で構成することができ、半導体基板上に同時に形成される多数の半導体集積回路を個々の製品チップに切断するための領域（切りしろ）であるスクライブライン内に形成されることが多い。このようにスクライブライン内に形成するのは、製品チップからテスト回路を省いて面積を低減し、基板からの製品チップの取れ個数を増加させて製造コストの最小化を図るためである。
【０００９】
一方、第３の従来例のテスト回路を図８に示す。このテスト回路１２０は、ＩＣＭＴＳ(International Conference on Microelectromic Test Structures) Vol8.,pp57, March 1995に開示されたテスト回路であって、多数のコンタクト（またはヴィア）からなる被測定抵抗素子１２２をアレイ（２５６行×１６列＝４０９６個の４端子クロスコンタクトアレイ）状に配置して、個々の抵抗素子１２２の抵抗値を測定し、評価する。このテスト回路１２０では、コンタクト（またはヴィア）の抵抗１２２を直列のチェーンとなるよう配置接続して、その一端の電流源Ｉinと他端の電流源Ｉout との間で電流を流し、各抵抗１２２の両端の電位をスイッチ（パス）トランジスタ１２４で一対の電位測定配線Ｖｉ，Ｖｉ￣（ｉ＝１〜１６）に接続し、電位差を測定して、各コンタクト（またはヴィア）抵抗１２２の抵抗値を測定する。
【００１０】
どのコンタクト（またはヴィア）抵抗１２２の抵抗値を測定するかは、（８ビット）バイナリカウンタおよびこれに接続された（２５６ビットＣＭＯＳ）デコーダ１２６によって、Ｇ１〜Ｇ２５６の一つをアクティブにすることにより選択する。
このテスト回路１２０は、主に、コンタクト（またはヴィア）抵抗１２２の抵抗値の「分布」を評価するのが目的である。
【００１１】
【発明が解決しようとする課題】
しかし、これら従来のテスト回路には、次のような問題がある。
まず、図７（Ａ）に示す第１の従来例のテスト回路１００は、コンタクト（またはヴィア）（抵抗１０２）を多数チェーン状に配置してコンタクト（またはヴィア）１０２の抵抗値の上昇を検知する感度を上げようとしているものであるが、多数ある中の１つのコンタクト１０２の抵抗値が上昇しても、チェーン全体の抵抗と比較して有意な変化でなければそれを不良であると検知することはできない。例えば、コンタクト径の加工ばらつき等、コンタクト抵抗１０２の全ての抵抗値が変動するようなケースの場合、チェーン全体の抵抗値は半導体製造プロセスの様々な揺らぎの影響で１０％程度ばらついても、通常は正常と見なせる範囲である。しかし、例えばコンタクト１０２が１００個からなる直列チェーンをテスト回路１００として使用する場合、チェーン中のある１つのコンタクト１０２が他の正常コンタクト抵抗１０２の抵抗値の１０倍になったとしても、測定されるチェーンの抵抗値は、正常の場合の（１×９９＋１０×１）／１００＝１０９％となり、チェーン全体の抵抗をモニタしているだけでは、異常とは検知できない。
【００１２】
つまり、このタイプのテスト回路は、すべてのコンタクト（またはヴィアの）抵抗の抵抗値が正常値に比べて上昇するような不良を検知するのには有効であるが、多数ある中でのごく一部だけが抵抗値上昇するような不良を検知することは非常に困難である。実際に、半導体製造のプロセスで起こる不良の中には、多数あるコンタクト（またはヴィア）のごく一部が高抵抗化する不良が多い。このような場合には、チェーン抵抗は正常と判断される範囲であるが、製品チップの歩留まりの方は低下する、という状況が発生する。逆に、ある少数のコンタクト（またはヴィア）の抵抗値が、チェーン抵抗で異常と判断できるほど上昇している場合は、製品チップの歩留まりは壊滅的に低下しているケースが多い。この傾向は、微細化の進展と共に、より顕著に現れるようになってきた。従って、この第１の従来例のテスト回路を用いた半導体製造プロセス管理法では、十分なプロセス管理を行うことはできないという問題がある。
【００１３】
次に、図７（Ｂ）に示すように、第２の従来例のテスト回路１１０であるが、これは１つのコンタクト（またはヴィア）１１２の抵抗値を測定する場合に適したテスト回路ではあるものの、１つのコンタクト（またはヴィア）１１２の抵抗値を測定するのに４端子１１４が必要で、それと同じ数の測定用テストパッドを必要とする。テストパッドは、通常、一辺が５０〜１００μｍ程度の寸法を持つ矩形であり、一つのコンタクトの抵抗を測定するために必要な４個のパッドを配置するだけでも大きな面積を必要とする。従って、多数あるコンタクト（またはヴィア）のうちの、ごく一部だけが高抵抗化する不良を検知しようとする場合、このテスト回路では、製品チップの歩留まりと相関が取れるだけのコンタクト（またはヴィア）抵抗の測定データを集めるために、膨大な個数のテスト回路を半導体基板上に配置するための大きな面積が必要であり、現実的ではないという問題がある。
【００１４】
また、図８に示すように、第３の従来例のテスト回路１２０について、開示された論文中の記述によれば、１種類のコンタクト（またはヴィア）チェーンと、それらの測定を制御するデコーダ回路を配置するのに、２．３ｍｍ×０．３ｍｍという面積を要し、これ以外にも測定用パッドとバイナリカウンタ（図８には、デコーダ回路とバイナリカウンタとをまとめて、１２６と表記する）を配置する必要がある。従って、このタイプのテスト回路を使用する場合は、通常１００〜１５０μｍ幅が採用される半導体基板上のスクライブライン上に配置することは困難であり、半導体基板上、本来製品チップに充てられるはずの領域を使用して配置するしかない。
【００１５】
また、第３の従来例のテスト回路として、これと同様に、多数の素子を直列に接続し、選択回路で個々の素子を選択して、個々の素子の特性を測定可能としたテスト回路が、米国特許４７１９４１１号公報にも開示されているが、やはり、ここに開示されたテスト回路は、製品となるチップ領域に設けられるもので、半導体基板上のスクライブライン内に入れるためのものではないし、また、入るような寸法でもない。
従って、このような第３の従来例のテスト回路は、いずれも、半導体集積回路を量産する製造プロセスを管理するためのモニタとして使用して、コンタクトまたはヴィアの抵抗分布を評価したり、製品チップの低歩留まり等、量産プロセスでの不良発生時に、その不良原因解析のために使用するのには適していないという問題があった。
【００１６】
本発明の第１の課題は、上記従来技術の問題点を解消し、実際の半導体製造のプロセスにおいて、多数のコンタクト（またはヴィア）のごく一部の高抵抗化等の異常を検知することができ、かつ、半導体基板上の、製品チップに充てるべき領域を無駄に使用することなく配置して、低コストが要求される製品製造プロセスのモニタ用として使用することが可能な、検出感度の高い半導体集積回路の製造工程管理用テスト回路を提供するにある。
また、本発明の第２の課題は、上記課題を達成する上記テスト回路を用いて、ごく一部のコンタクト（またはヴィア）の高抵抗化等の異常を検出して製造工程の調整等の対策を行って、製品チップの歩留まりの低下を未然に防止し、あるいは製品チップの低歩留まり等不良発生時に製造プロセスの不良原因の解明を行うことができる半導体集積回路の製造工程の管理方法を提供するにある。
【００１７】
【課題を解決するための手段】
上記第１の課題を達成するために、本発明の第１の態様は、それぞれに半導体集積回路を形成する複数のチップ領域と、これらの複数のチップ領域間の帯状スクライブ領域とを有する半導体基板の表面に設けられる半導体集積回路の製造工程管理用テスト回路であって、
複数の被測定素子と、
これらの複数の被測定素子の中から少なくとも１個ずつを順に選択する選択回路と、
前記複数の被測定素子の各々に接続され、それぞれ、前記選択回路によって選択された前記被測定素子の特性を測定するのに用いられる複数のスイッチ素子と、を有し、
前記選択回路は、その動作に必要な電源と制御信号とのそれぞれを供給するための第１のパッドを有し、
前記複数のスイッチ素子は、前記被測定素子の特性を測定するのに必要なバイアス信号を供給するための第２のパッドと、前記被測定素子の測定信号を出力するための第３のパッドとを有し、
前記複数の被測定素子を、それぞれが複数の前記被測定素子を含む複数の組に分割し、前記第１、第２および第３のパッドを前記帯状スクライブ領域の長さ方向に配列し、前記複数の組のそれぞれを、前記配列された第１、第２および第３のパッド間に配置し、
前記複数の被測定素子、前記選択回路および前記複数のスイッチ素子を前記帯状スクライブ領域内に設けたことを特徴とする製造工程管理用テスト回路を提供するものである。
【００１９】
また、前記選択回路は、それぞれの段が前記複数の被測定素子の中から対応する少なくとも一つの被測定素子を選択する、複数段のシフトレジスタであり、この複数段のシフトレジスタの一段と、対応する少なくとも一つの前記被測定素子および前記スイッチ素子とを前記帯状スクライブ領域の長さ方向に対して垂直な方向に並べて一つのユニットとし、このユニットを前記複数段の少なくとも一部に対応する複数個、前記帯状スクライブ領域の長さ方向に配列した少なくとも一つのブロックを含むのが好ましい。
また、前記被測定素子は、コンタクト、ヴィア、メモリセル、アナログ増幅器、トランジスタのいずれかであるのが好ましい。
【００２０】
また、前記複数の被測定素子および前記シフトレジスタを複数の前記ブロックに分割し、前記選択回路の動作に必要な電源と制御信号とのそれぞれを供給するための第１のパッド、前記被測定素子の測定に必要なバイアス信号を供給するための第２パッドおよび前記被測定素子からの測定信号を出力するための第３のパッドを前記帯状スクライブ領域の長さ方向に配列し、前記複数のブロックのそれぞれを、前記配列された第１、第２および第３のパッド間に配置したのが好ましい。
【００２１】
なお、この製造工程管理用テスト回路においては、
前記シフトレジスタからなる前記選択回路を制御するクロック線と、前記コンタクトまたは前記ヴィアからなる被測定素子の被測定端子をトランスミッションゲートからなるスイッチ素子を介してパッドに接続する電位測定信号線と、前記被測定素子への電流を供給する電流供給線と、前記テスト回路全体に供給する電源線とグランド線とを、概略、前記帯状スクライブ領域（スクライブライン）の長さ方向に直線状に配置したのが好ましい。
また、前記電位測定信号線、前記電流供給線、前記電源線、前記グランド線および前記クロック線の１本または複数本が、接続する必要のないテストパッドにおいてはその下を通り、接続の必要なテストパッドにおいては、ヴィアを介して接続されるのが好ましい。
【００２２】
また、前記帯状スクライブ領域の長さ方向に複数配列される前記ユニットに、前記被測定素子が、複数種類あってもよい。
さらに、前記ユニットが、テストパッド間、もしくはさらに、テストパッドの外側に、前記帯状スクライブ領域の長さ方向に複数配列されるのが好ましい。
【００２３】
上記第２の課題を達成するために、本発明の第２の態様は、半導体集積回路を製造する工程を管理するに際し、それぞれに半導体集積回路を形成する複数のチップ領域の間のスクライブ領域に、本発明の第１の態様の半導体集積回路の製造工程管理用テスト回路を設けた前記半導体基板を前記製造工程で製造し、この製造された半導体基板の前記製造工程管理用テスト回路を用いて、前記複数の被測定素子のそれぞれの特性を測定して、前記複数の被測定素子の一部のみに発生する特性異常を検出することを特徴とする半導体集積回路の製造工程の管理方法を提供するものである。
【００２４】
上記第２の課題を達成するために、本発明の第３の態様は、それぞれ異なった半導体集積回路が形成された、複数の品種の半導体基板を任意の比率および順序で多数製造する工程を管理するに際し、前記多数の半導体基板の少なくとも一部の、それぞれに前記半導体集積回路を形成するチップ領域の間のスクライブ領域に、共通の製造工程管理用テスト回路として、本発明の第１の態様の半導体集積回路の製造工程管理用テスト回路を設け、前記任意の比率および順序で製造された多数の半導体基板の中から、複数の測定対象半導体基板を、前記複数の品種の中の少なくとも２種を含んで選択し、これらの選択された半導体基板の前記製造工程管理用テスト回路の前記複数の被測定素子のそれぞれの特性を測定することによって、前記製造工程の異常を早期に検出することを特徴とする半導体集積回路の製造工程の管理方法を提供するものである。
【００２５】
ここで、前記異なった半導体集積回路のそれぞれが、異なった顧客から提供されたマスクデータを使用して製造されるものであっても良い。
また、前記複数の測定対象半導体基板を、それぞれが製造された時期が略一定期間毎になるように選択するのが好ましい。
【００２６】
上記第２の課題を達成するために、本発明の第４の態様は、それぞれ異なった半導体集積回路がチップ領域内に形成された、複数の品種の半導体基板を製造する工程の異常を解析するに際し、前記複数品種の半導体基板のそれぞれの、前記半導体集積回路を形成するチップ領域間のスクライブ領域に、本発明の第１の態様の半導体集積回路の製造工程管理用テスト回路を設け、この製造工程管理用テスト回路の前記複数の被測定素子のそれぞれの特性を測定することによって、前記製造工程の異常を解析することを特徴とする製造工程の管理方法を提供するものである。
【００２８】
【発明の実施の形態】
本発明に係る半導体集積回路の製造工程管理用テスト回路、半導体集積回路の製造工程の管理方法を添付の図面に示す好適実施形態を参照して以下に詳細に説明する。
図１は、本発明の第１の態様の半導体集積回路の製造工程管理用テスト回路の一実施例の動作を説明するための回路ブロック図である。なお、本実施例では、ＣＭＯＳプロセスを製造プロセスとして用いた。
【００２９】
同図に示す半導体集積回路の製造工程管理用テスト回路（以下単に、テスト回路という）１０は、抵抗記号で示されたコンタクトまたはヴィアである複数（図示例では、２ｎ個）の被測定素子１２と、それぞれの被測定素子１２の両端にそれぞれ接続される本発明のスイッチ素子である複数（図示例では、４ｎ個）のトランスミッションゲート１４と、各被測定素子１２の両端のトランスミッションゲート１４を制御して、複数の被測定素子１２の中から少なくとも１個ずつを順に選択する選択回路である複数段（図示例では、ｎ段）のシフトレジスタ１６（各段１６S1〜１６Sn）とを有する。
別の見方をすれば、図中で縦に並んだ、被測定素子１２の１個ずつと、２組のトランスミッションゲート１４と、選択回路の１段１６sjとが、一つのユニット３０を構成し、このユニット３０が、ｎ個、図中の横方向に配列されてテスト回路１０を構成している。
【００３０】
図示例のテスト回路１０において、被測定素子１２は、２列の直列のチェーンＣＨi （ｉ＝１，２）となるように各列ｎ個接続され、その両端は、電流を供給する電流ソース信号パッドＩi と電流ドレイン信号パッドＩibar（ｉ＝１，２）につながっている。それぞれの被測定素子１２の両端には、ＰＭＯＳ／ＮＭＯＳの２つのトランジスタで構成された１対（２個）のトランスミッションゲート１４が接続されている。各被測定素子１２にはその両端のトランスミッションゲート１４を介して、１対の電位測定信号線Ｌｖi ，Ｌｖibar（ｉ＝１，２）が接続されている。この電位測定信号線Ｌｖi ，Ｌｖibarは、複数（ｎ個毎）の被測定素子１２に共通に接続される。この電位測定信号線Ｌｖi の一端は、電位測定パッドＶi （ｉ＝１，２）に、電位測定信号線Ｌｖibarの他端は、電位測定パッドＶi と対となる電位測定パッドＶibar（ｉ＝１，２）につながっている。
【００３１】
また、１個の被測定素子１２の両端に接続される２個のトランスミッションゲート１４のＮＭＯＳおよびＰＭＯＳ側の各ゲートは、それぞれシフトレジスタ１６の各段１６Sj（ｊ＝１〜ｎ）から延在する１対のイネーブル線ＥＮj およびＥＮjbar（ｊ＝１〜ｎ）に接続されている。
また、シフトレジスタ１６の各段１６Sj（ｊ＝１〜ｎ）は、互いに反転するクロック信号を伝送するクロック線ＣＫ＿ＡおよびＣＫ＿Ｂに並列に接続されている。図示例では、クロック線ＣＫ＿Ａは、そのまま、クロック線ＣＫ＿Ｂは、インバータ１８を介してクロック入力のためのクロック入力パッドＣＫ＿ＩＮにつながれている。
【００３２】
また、シフトレジスタ１６には、リセット信号入力パッドＲＥ＿ＩＮに接続されたリセット信号線ＲＥが接続され、シフトレジスタ１６の各段１６Sjは、リセット信号線ＲＥからのリセット信号により、測定の初期状態とすることができる。
さらに、図示例のテスト回路１０においては、図示しないが、回路全体の電源線および接地（グランド）線が配線され、それぞれ、電源パッドＶｄｄおよび接地パッドＧＮＤにつながれている。
【００３３】
図示例においては、複数（ｎ個）の被測定素子１２であるコンタクトまたはヴィアが２種類それぞれ直列接続される直列チェーンＣＨi （ｉ＝１，２）の例、すなわち２つのコンタクトチェーンまたはヴィアチェーンの例が示されている。ここで、本発明に用いられる被測定素子１２としては、Ｎ＋拡散層に接続するコンタクト、Ｐ＋拡散層に接続するコンタクト、メタル層間を接続するヴィアなど異なる種類を選択しても良いし、同種類のコンタクトまたはヴィアで、加工寸法の異なるものを選んでも良い。なお、図示例においては、複数の被測定素子１２を２個の直列チェーンＣＨ1 ，ＣＨ2 とするように接続しているが、１列の直列チェーンとするように接続しても良いし、３列以上のチェーンとするように接続しても良い。また、一つのチェーンに接続する被測定素子の数ｎは、特に制限的ではないが、ある程度多い方が好ましく、例えば、１００個以上あるいは数百個程度であれば良く、１００〜２００個程度とするのが好ましい。
【００３４】
直列接続されたコンタクトまたはヴィア等の被測定素子１２の直列チェーンＣＨi （ｉ＝１，２）に直流電流を流すと各コンタクトまたはヴィア等の被測定素子１２の両端には電位差が発生する。これを１対のトランスミッションゲート１４で２本の電位測定信号線Ｌｖi およびＬｖibarに送り、電位測定パッドＶi およびＶibarを介して外部から電位を測定する。コンタクトやヴィア等の被測定素子１２の抵抗値は、〔測定された電位差〕／〔流した直流電流値〕から計算される。
【００３５】
図示例において、各直列チェーンＣＨi に対して電位測定信号線Ｌｖi およびＬｖibarは、共通であるので、測定する被測定素子１２をトランスミッションゲート１４により選択しなければならないが、これは、次のように行うことができる。
入力パッドＣＫ＿ＩＮから入力されるクロックにより、シフトレジスタ１６のシフト動作を制御する、信号レベルＨ／Ｌの２相のクロックが生成される。シフトレジスタ１６へのデータは、シフトレジスタ１６の配列された多数の段１６Siの中で１つだけがＨ（ハイ）となるようにリセット端子から、リセット信号が与えられ、初期状態とされる。すなわち、シフトレジスタ１６の左端の段にデータが入った状態、すなわち、イネーブル線ＥＮj がＨ（ハイ）、ＥＮjbarがＬ（ロー）の状態になり、他の全ての段にはデータが無い状態、すなわち、イネーブル線ＥＮj がＬ（ロー）、ＥＮjbarがＨ（ハイ）の状態になる。この結果、図中左端の縦の列方向に並んだ２対のトランスミッションゲート１４だけが開く。その後、２相のクロックが入るごとにシフトレジスタ１６のデータは図中左端の段から１つずつ図中右側の段にシフトしてゆく。従って、ある時点において、各直列チェーンＣＨi 毎に、対応する列の２対のトランスミッションゲート１４だけが開いて、２つの被測定素子両端の電位を１対（２本）の電位測定信号線Ｌｖi ，Ｌｖibarに伝える。このようにして、多数接続された被測定素子１２であるコンタクトまたはヴィアのそれぞれの抵抗が個別に測定される。
【００３６】
なお、本発明においては、スイッチ素子はトランスミッションゲート１４には限定されず、その代わりに選択回路であるシフトレジスタ１６による制御によって、被測定素子１２の両端をそれぞれ電位測定信号線Ｌｖi およびＬｖibarに切断、または接続できる素子であればどのようなものでも良く、例えば、制御可能なスイッチ素子などを挙げることができる。
また、選択回路は、シフトレジスタ１６に限定されず、複数の被測定素子１２の一つを選択できるものであれば、どのようなものでも良く、従来公知の選択回路を用いることができる。ただし、被測定素子と、スイッチ素子と、選択回路との組でユニットを構成するためには、選択回路としても、各段毎に同一の回路で構成できる、シフトレジスタを使用することが好ましい。
さらに、本発明のテスト回路１０は、円滑な動作に必要な種々の素子や回路を有していても良いのは、もちろんである。
本発明のテスト回路は、基本的に以上のように構成される。
【００３７】
次に、本発明の第１の態様のテスト回路１０は、それぞれ半導体集積回路を形成する複数のチップ領域と、複数のチップ領域間の帯状スクライブ領域（スクライブライン）とを有する半導体基板において、半導体基板の表面のスクライブライン内に設けられるものであることを特徴とするものである。
図２に、図１の実施例のテスト回路に対応したテスト回路ブロックおよび配線ブロックのレイアウトの一部を概念的に示す。図３（Ａ）および（Ｂ）は、図２に示すレイアウトを持つテスト回路ブロックおよび配線ブロック複数が細長いスクライブライン内に設けられた本発明のテスト回路の一実施例の一部を概念的に示すレイアウト図であり、図３（Ａ）の右端は、図３（Ｂ）の左端につながっていることを示している。
【００３８】
図２に示す例では、図１の回路図に示したユニット内の回路要素が、レイアウトにおいても一方向に並んで配置され、ユニットを構成している。すなわち、シフトレジスタ１６の一段１６Si、２個の被測定素子１２およびそれぞれ２個の合計４個のトランスミッションゲート１４は、スクライブライン（帯状スクライブ領域）２０の長さ方向（図中矢印ａ方向）と略直交する方向、すなわち、図中縦方向に配置され、１つのユニット３０となる。図示例のテスト回路１０においては、このユニット３０を１０個（ｎ＝１０）、図中矢印ａで示すスクライブライン２０の長さ方向ａに対応する横方向に配列して、１つのテスト回路ブロック４０を構成している。
【００３９】
ユニット３０内の被測定素子１２のコンタクトまたはヴィアは、各ユニット３０の境界で互いにメタル配線により接続されコンタクトまたはヴィアチェーン（直列チェーンＣＨ1 ，ＣＨ2 ）を構成しており、各被測定素子１２のコンタクトまたはヴィアの両端の電位測定を行う際の電流通路をなしている。コンタクトまたはヴィアチェーンとなる直列チェーンＣＨi の両端は、それぞれ電流ソースパッドＩi と電流ドレインパッドＩibarに接続されている。
【００４０】
そして、このように構成されたテスト回路ブロック４０が、複数、図３に示されるように、スクライブラインの長さ方向に略一定間隔で配置された複数のテストパッドの間、もしくはさらに、テストパッドの外側（複数のテストパッドが並んだ列の長さ方向の外側）に配置される。すなわち、複数の回路ブロックと複数のテストパッドとが、スクライブラインの長さ方向に直線状に配列される。図示した例の場合、テストパッドには、選択回路の動作に必要なリセット信号やクロック信号を入力するためのパッドＲＥ＿ＩＮ、ＣＫ＿ＩＮ、被測定素子のチェーンに測定電流を供給するためのパッドＩi 、Ｉibar、被測定素子の被測定端子の電圧を検出するためのパッドＶi 、Ｖibar、および電源パッドＶｄｄや接地パッドＧＮＤが含まれる。
複数のテストパッドは、通常、プローブ針によるプロービングを容易にするために、互いに、ある程度の間隔をあけて配置される。従って、このパッド間の空間に、テスト回路ブロック４０を配置することが、テストパッドを含めたテスト回路全体の面積を削減するために有効である。この場合、必要な個数によっては、全てのユニットを一つのブロックにまとめることも可能である。しかし、テストパッド間の空間に全てのユニットを配列することができない場合には、テストパッド間に収まるだけの個数のユニットを一つのブロックとして、複数のブロックに分けることが好ましい。なお、設計の容易のため、テストパッド間の間隔は略一定にされることが多いが、必要に応じて、不均一な間隔とすることも可能である。
【００４１】
各被測定素子１２当たり２本ずつある電位測定信号線Ｌｖi ，Ｌｖibar、電位測定時の電流経路となる（被測定素子１２を直列に繋いで直列チェーンＣＨi とするための）電流供給線ＬIi、電源線ＬVdd およびグランド線ＬGND は、図示例のテスト回路ブロック４０の概略左右端間を、テストパッド３８を横切りながら、配線ブロック４２に示されるように、それぞれスクライブライン２０の長さ方向ａに一直線に配置されている。すなわち、テストパッド３８とそれを横切るこれらの線によって配線ブロック４２が形成され、複数のこれら配線ブロック４２とテスト回路ブロック４０とが、スクライブライン２０の長さ方向に、交互に配置されている。そして、それらの線は、接続する必要のないテストパッドにおいてはその下を通り、接続の必要があるテストパッドにおいてはヴィアを介して接続される。各測定で共通に使用されるこれらの信号線を図示例のように配置することにより、スクライブライン２０の幅に収まるテスト回路を構成することができる。
【００４２】
なお、図３（Ａ）および（Ｂ）に示すように、本発明のテスト回路１０においては、複数、図示例では４個のテスト回路ブロック４０を配線ブロック４２を介して接続し、これらをスクライブライン２０の幅に収めることができる。このように、被測定素子（例えば、コンタクトもしくはヴィア）とスイッチ素子（例えばトランスミッションゲート）と選択回路（例えばシフトレジスタ）とを一方向（縦方向）に配列してユニットとし、このユニットを複数、前記一方向に略直行する第２の方向（横方向）に配列して適当な寸法（テストパッド間の空間に収まる寸法）のブロックとし、このブロックをテストパッドと交互に、前記第２の方向に配列することにより、テストパッドとともに細長いスクライブラインに納めることが可能な、極めて細長いテスト回路を構成することができる。またこのように、ユニットおよびブロックとして構成することにより、被測定素子の個数（チェーンの段数）を必要に応じて容易に増減させることができる。
【００４３】
さらに、図１の回路ブロック図には示されていないが、本テスト回路１０における測定には当然必要とされる種々の素子もまた、素子ブロック４４，４６として構成し、これらをスクライブライン２０の幅に収めることができる。
本発明の第１の態様のテスト回路は、基本的に、以上のように構成されるが、本発明のテスト回路、例えば、図１、図２、図３（Ａ）および（Ｂ）に示すテスト回路１０を用いて被測定素子１２の直列チェーンＣＨi の抵抗を測定することにより、ごく一部の被測定素子１２で高抵抗化が発生するというような不良を検知することが可能となる。
【００４４】
図４（Ａ）および（Ｂ）は、図１、図２、図３（Ａ）および（Ｂ）に示す本発明のテスト回路１０により被測定素子１２の直列チェーンＣＨi （ｉ＝２）であるコンタクトチェーンの各コンタクトのコンタクト抵抗を測定した結果である。この実施例では、０．４μｍのサイズのＮ＋拡散層およびＰ＋拡散層に接続するコンタクトの２種類のコンタクトをそれぞれ１０４個（図１でｎ＝１０４）直列に接続したテスト回路１０を作成した。こうして作成された本実施例のテスト回路１０は、９８μｍ×２４００μｍであり、１００μｍ幅のスクライブライン２０に収まった。
図４（Ａ）は、Ｎ＋拡散層に接続するコンタクトの測定結果を示し、図４（Ｂ）は、Ｐ＋拡散層に接続するコンタクトの測定結果を示す。図４（Ｂ）には、同一の半導体基板上の異なった位置に形成された、２つのテスト回路についての測定結果が示されている。図４（Ａ）および（Ｂ）中の横軸の数字は、コンタクトチェーンの何番目のコンタクトであるかを示し、縦軸は、コンタクト抵抗値（Ω）を示す。図４（Ａ）、（Ｂ）のいずれの測定結果においても、チェーンの中の一つのコンタクトのみが異常に高い抵抗値を有し、他のコンタクトは、ばらつきの範囲内で同一の抵抗値を有している。このように、大部分は正常でありながら、ごく一部のコンタクトで高抵抗化が発生するというような不良発生の場合であっても、本発明のテスト回路１０を使用することで、その不良を検知することが可能となる。
【００４５】
この不良を検知することで、半導体集積回路の製造プロセスにおいて、実際の製品の不良が発生する前に警告を発して、製造プロセスを検査調整することができ、それにより、製品歩留まりの低下等、不良発生を抑制することができるのはもちろんである。また、逆に、低歩留まり等、製品不良発生時に、本発明のテスト回路を測定することにより、不良個所を容易に特定し、その部位の断面をＳＥＭやＴＥＭで詳細解析するなどして、製造プロセス中の不良発生原因を解明することができるのは、もちろんである。
【００４６】
すなわち、本発明の第２の態様の半導体集積回路の製造工程の管理方法においては、半導体基板の表面上の複数のチップ領域に半導体集積回路を形成するとともに、複数のチップ領域間のスクライブライン２０内に上述したテスト回路１０を形成した半導体基板を製造する。次に、製造プロセス中に、すなわち、同一の製造プロセスを用いて複数の半導体基板のそれぞれの表面上への半導体集積回路の製造を順次実施している間に、こうして製造された半導体基板に形成されたテスト回路１０を用いて、シフトレジスタ１６によって順に選択されるコンタクトまたはヴィア等の被測定素子１２の端子電位を順次測定し、複数の被測定素子１２の各々のコンタクト抵抗やヴィア抵抗などの素子特性を測定することにより、常時製品製造プロセスをモニタして、ごく少数発生する被測定素子１２の高抵抗化異常等を検知することができ、その特性異常を検出することができる。
【００４７】
被測定素子の特性異常の有無の判断は、測定担当者が行うことも可能だが、テストシステム（プローバ、テスタ、制御用コンピュータ等で構成される）に、被測定素子の種類毎の基準値および許容範囲を設定しておき、許容範囲を超える測定結果が得られたときに、テストシステムから自動的に警報を発するようにすることが好ましい。測定結果を表示する画面に警報を表示して、測定担当者の判断を支援するようにすることも可能であるし、測定結果の記録に自動的に警報を付加したり、もしくは、工程管理担当者に対して電子メール等の形態で警報を自動発信することも可能である。さらには、検出された異常の原因となる製造工程をあらかじめ設定しておき、異常が検出されたときには、テストシステムから、製造工程を管理する工程管理システムに対して警報を発し、設定された工程の処理を自動的に中止するとともに、工程管理者に対して、その工程の状態確認および調整の実施を求める警報を自動的に発することも可能である。もしくは、許容範囲を２段階に設定しておき、第１の許容範囲を逸脱した場合には工程管理者に対して警報を発し、さらに第２の許容値を逸脱した場合には、設定された工程の処理を自動的に中止することも可能である。
緊急な対策は必要無いと判断される範囲の測定結果であっても、測定結果の記録を、測定システム内に、もしくは管理システム内の記憶装置に蓄積しておくことが好ましい。これにより、一定期間毎に自動的に、もしくは工程管理者の指示を受けて、測定結果のトレンドを示す報告を作成し、測定システムから（もしくは、測定結果の記録を工程管理システム内に蓄積する場合には、工程管理システムから）工程管理者に送り、工程の状態確認の必要性の有無の判断を求めることが可能である。
【００４８】
その結果、本態様においては、製造プロセスにおいて、製品の歩留まり低下が顕在化する以前に警告を発することができる。
また、本発明の第５の態様の半導体集積回路の製造工程の管理方法のように、この検出結果を用いて、製造プロセスの調整を行うこともできる。
【００４９】
その時々の需要に応じて様々な品種の半導体集積回路を様々な比率や順序で製造することが必要な、いわゆる少量多品種生産においても、その多品種の半導体集積回路を製造する半導体基板のそれぞれのスクライブラインに、もしくは、その内のいくつかの品種の半導体集積回路を製造する半導体基板のそれぞれのスクライブラインに、本発明のテスト回路を共通に設けておくことにより、同一のテスト回路を使って、コンタクト抵抗やヴィア抵抗等の特性を測定することができる。これにより、生産する品種に変化があった場合にも、継続的で一貫性のある測定データを得ることができる。例えば、特定の品種の半導体集積回路の生産がしばらく行われない場合であっても、他の品種の半導体集積回路を生産するための半導体基板に設けられた共通の測定回路を使って、一定期間毎に測定を行い、製造工程の状態を管理することができる。
【００５０】
様々な品種の半導体集積回路は、メモリ、ロジック、アナログ、等、異なった種別の半導体集積回路であってもよい。同一種別の、異なった仕様の半導体集積回路であってもよい。例えば、ＡＳＩＣ（特定用途向け半導体集積回路）を生産する場合には、ロジック製品を中心として、様々な仕様の半導体集積回路が生産される。
【００５１】
これらの異なった品種の半導体集積回路は、それぞれ異なったチップ寸法を有する。従って、異なった品種の半導体集積回路を製造するための半導体基板のチップ領域の寸法は、それぞれ異なる。しかし、この場合でも、スクライブラインの幅は同一、もしくは略同一にすることができる。従って、異なった品種の半導体集積回路を製造する半導体基板のそれぞれのスクライブラインに、共通の測定回路を配置することができる。
【００５２】
半導体集積回路の品種によって、特定の欠陥によって敏感に歩留りが低下するものと、敏感には歩留りが低下しないものとがある。従って、例えば、特定の品種（第１の品種）の半導体集積回路を中心として製造している間に、その品種の歩留りには強く影響しない種類の欠陥の発生頻度が増大したとしても、その品種の歩留りは高い値を保つ。このため、工程管理者は、異常を認識することができない。ところが、その製造プロセスの状態のままで、その欠陥によって敏感に歩留りが低下する品種（第２の品種）の半導体集積回路を生産すると、異常に低い歩留りとなる。このような場合でも、その欠陥を敏感に検出できる種類のテスト回路を、第１の品種の半導体集積回路を製造する半導体基板に設けておき、テストを行えば、異常を認識することができる。そして、第２の品種の生産を開始する前に調整を行い、低歩留りの発生を未然に防止することができる。
【００５３】
そして、多数の被測定素子の中の個々の素子の特性変化を検出することが可能であるという本発明の測定回路の特性を生かして、多品種少量生産工場における製造プロセスの異常を早期に検出することができる。
不特定多数の顧客からの注文を受けて、顧客から提供されたマスクデータを使用して多品種の半導体集積回路を製造する、受託生産においては、顧客に供給するための製品チップ内に、受託生産者が測定回路を設けることはできない。しかし、この場合においても、スクライブラインであれば、生産者が、自らが選んだ共通の測定回路を設け、自らの製造プロセスを管理するために使用することができる。
【００５４】
受託生産の顧客が、生産者が配置したテスト回路を利用することもできる。すなわち、顧客がテスト回路をテストして生産者の製造プロセスの状態を監視し、異常があれば調整を要求することができる。
【００５５】
また、顧客が設計もしくは選択したテスト回路を、受託生産者がその顧客向けに生産する半導体基板上に設けることを要求することも可能である。複数の受託生産者を利用する場合、共通のテスト回路を設けることを求めることにより、それらの受託生産者の製造プロセスの状態を監視する、一貫したデータを得ることができる。
【００５６】
また、上述した本発明のテスト回路１０は、それぞれ異なった半導体集積回路が形成された、複数あるいは多数の品種の半導体基板を任意の比率および順序で多数製造する工程を管理する場合であっても好適に用いることができる。
すなわち、本発明の第３の態様の半導体集積回路の製造工程の管理方法においては、多品種半導体基板の製造プロセスの場合、多数の半導体基板の少なくとも一部のスクライブ領域に、共通の製造工程管理用テスト回路として、上述のテスト回路１０を設けておく。
【００５７】
このようにして、任意の比率および順序で製造された多数の半導体基板の中から、複数の測定対象半導体基板を、複数の品種の中の少なくとも２種を含んで選択し、これらの選択された半導体基板のテスト回路１０の複数の被測定素子の各々の抵抗特性を測定することにより、製造プロセスの異常を早期に検出することができる。こうして、複数あるいは多数の品種の半導体基板を多数製造する場合であっても、製造プロセスの異常を早期に検出することが可能となる。
なお、本態様においては、異なった半導体集積回路が、それぞれ、異なった顧客から提供されたマスクデータを使用して製造されるものであっても良い。
さらに、複数の測定対象半導体基板を、それぞれが製造された時期が略一定期間毎になるように選択することもできる。
【００５８】
半導体集積回路の製造においては、複数の半導体基板をまとめてロットを構成し、そのロットの半導体基板を同時に処理して、半導体集積回路を製造することが一般的である。通常、同一ロット内の半導体基板上には、同一のマスクを利用して、同一の品種の半導体集積回路を形成する。従って、複数の測定対象半導体基板の選択は、実際には、複数のロットを選択し、そのロットのそれぞれの中から１枚もしくは複数の半導体基板を選択することによって行われる。
【００５９】
通常、テスト回路は、半導体集積回路を形成するためのマスクパターンと、テスト回路を形成するためのマスクパターンとが両方形成されたレチクルを利用して、形成される。すなわち、複数の半導体集積回路チップと同時に、複数の個数のテスト回路が、それぞれの半導体基板上に形成される。通常、これらのテスト回路の全てをテストする必要はない。例えば、中央、上下、左右などの、予め定められた位置のテスト回路がテストされ、その結果が記録される。
【００６０】
製造プロセスの異常、すなわち、特定の品種の半導体集積回路を製造する半導体基板に設けた測定回路の被測定素子の特性異常、もしくは半導体集積回路自体の歩留り異常が発生した場合に、製造プロセスのどの工程において異常が発生しているかを解析するために、製造時期による被測定素子の特性の変化を過去に遡って調査することが必要な場合がある。このような場合にも、複数の品種の半導体集積回路を製造するための半導体基板に、本発明の測定回路を共通に設けておけば、その測定結果の記録を解析することにより、もしくは、過去に製造された半導体基板に設けられた測定回路の特性を再測定することにより、異常が発生した品種の半導体集積回路の生産が行われなかった期間を含めた、一貫性のある解析を行うことができる。
【００６１】
また、本発明においては、上述したテスト回路１０を、各々異なった半導体集積回路がチップ領域内に形成された、複数の品種の半導体基板の製造プロセスの不良解析や異常解析にも好適に適用することができる。
すなわち、本発明の第４の態様の半導体集積回路の製造工程の管理方法においては、複数品種の半導体基板の各々のスクライブ領域に上述したテスト回路１０を設けておく。上述のように、このテスト回路１０の複数の被測定素子１２の各々の抵抗特性を測定することによって、この製造プロセスの異常を解析することができる。
【００６２】
さらに、半導体集積回路を製造するための半導体基板のチップ領域間のスクライブライン２０に、上述した本発明のテスト回路１０を設けておくことにより、特に、いくつかのテスト回路ブロック４０によってコンタクトやヴィア等の被測定素子１２のサイズや種類を変えて設けておくことにより、半導体集積回路の製造プロセスにおいて、製品の不良が発生した時に、個々の被測定素子１２の抵抗特性を解析することができる。この解析を行うことにより、不良点を特定することができ、さらに、その部分の解析を詳細に行うことにより、製造プロセスの不良原因解明を行うことができ、不良解析を行うことができる。
【００６３】
なお、以上の説明では、複数の被測定素子と、複数のスイッチ素子と、選択回路とを有するテスト回路をスクライブライン内に設けた場合を中心に説明した。しかし、多数ある内のごく少数発生する特性異常を検知することができるというメリットは、このようなテスト回路を製品チップ内に設けた場合においても同様に得られる。従って、スクライブライン内に限らず、このようなテスト回路を半導体基板内の適切な位置に設けておくことにより、ごく少数発生する特性異常の検知結果に基づいて、製造工程の調整を行い、実際の製品チップにおいて異常が発生することを未然に防いで、製造工程を安定に運用することが可能である。この場合にも具体的には、例えば図１，２，３に示されるような構成およびレイアウトのテスト回路を使用することが好ましい。すなわち、被測定素子とスイッチ素子と選択回路とを一方向に配列してユニットとし、このユニットを複数、前記一方向に略直行する第２の方向に配列して適当な寸法のブロックとし、このブロックをテストパッドと交互に、前記第２の方向に配列することにより、細長いテスト回路を構成することが、テスト回路を設けるために必要な面積を低減するために好ましい。
本発明の第２〜５の態様の半導体集積回路の製造工程の管理方法は、基本的に以上のように構成される。
【００６４】
本発明に係る半導体集積回路の製造工程管理用テスト回路および半導体集積回路の製造工程の管理方法について、種々の実施例を挙げて詳細に説明したが、本発明はこれらの実施例に限定されるわけではなく、本発明の要旨を逸脱しない範囲において、種々の改良や設計の変更があっても良いことはもちろんである。
【００６５】
図１に示したテスト回路１０では、多数の被測定素子を直列に接続してチェーンを構成した。しかし、多数の被測定素子を並列に接続し、その中から１つずつの被測定素子を選択して測定することも可能である。
図１に示したテスト回路１０ではコンタクトやヴィアを被測定素子として使用した。しかし、これ以外にも様々な素子を被測定素子として利用することが可能である。
【００６６】
例えば、ＳＲＡＭ等のメモリセルを被測定素子とし、多数のメモリセルが配置されたメモリセルアレイおよび、これらのメモリセルの中から１つずつを選択するローおよびコラムデコーダを選択回路として有する、メモリ素子を、テスト回路として使用することができる。デザインルールが小さくなれば、多数の素子の中の一部でのみ発生する不良を検出するに十分なメモリセル数を有するメモリ素子を、スクライブラインに配置することが可能である。
【００６７】
例えば０．１８μｍルールの製造プロセスを利用すれば、約１ＫビットのＳＲＡＭメモリセルを、選択回路や付随するスイッチ素子を含めて、スクライブラインに配置することが容易にできる。具体的には、１ＫビットのＳＲＡＭを２つのブロックに分ければ、１００μｍの幅のスクライブラインに配置したパッド間の、６０μｍのスペースに、それぞれのブロックを配置することができる。より多くのブロックに分割したり、より微細なルールを利用したりすることにより、より大きな容量のＳＲＡＭをスクライブラインに配置することもできる。また、メモリ素子に加えて、例えば、多数のメモリセルを効率的にテストするためのテストパターンを生成するテストパターン生成回路を、同一のスクライブライン内に配置することも可能である。これにより、パッド数を増やすことなく、多数のメモリセルのテストに必要な時間を短縮することができる。
【００６８】
また、例えば、ある層の間のアライメントを意図的にずらしたり、ある部分の寸法を標準よりも小さくすることにより、特定の不良に対する検出感度を高めることも可能である。
【００６９】
アナログ回路を含む半導体集積回路を、少なくとも複数の品種の半導体集積回路の一つとして生産する場合には、トランジスタ間の特性のマッチングが歩留に与える影響が大きい。この場合、トランジスタ間の特性のマッチング状態を評価するテスト回路を設けることが好ましい。この目的のためには、例えば、差動増幅器等のアナログ増幅器を、被測定素子とすることができる。
【００７０】
図５は、差動増幅器を被測定素子とするテスト回路の一例を示す回路図である。
図５に示すテスト回路５０は、ｎ個の差動増幅器６０を被測定素子として含む。このテスト回路５０では、図１のテスト回路１０と同様に、それぞれの被測定素子（差動増幅器６０）と、スイッチ素子（トランスミッションゲート７２および７４）および選択回路（シフトレジスタ１６のシフト段１６ｓｊ）とが、ユニット７０を構成している。
【００７１】
それぞれの差動増幅器６０は、１組のＮＭＯＳ６２を有している。このＮＭＯＳ６２のソースは互いに接続され、別のＮＭＯＳ６５のドレインに接続されている。ＮＭＯＳ６５のソースはＧＮＤに接続されている。それぞれのＮＭＯＳ６２のゲートは差動増幅器の入力端子を構成する。ＮＭＯＳ６２のドレインは、それぞれ、１組のＰＭＯＳ６４の一方のドレインに接続されている。ＰＭＯＳ６４のソースはＶｄｄに接続されている。ＰＭＯＳ６４のゲートは互いに接続されて、ＮＭＯＳ６２の一方のドレインに接続されている。これにより、ＰＭＯＳ６４はカーレント・ミラーとして動作する。
【００７２】
ＮＭＯＳ６２の他方のドレインは、ＰＭＯＳ６６のゲートに接続されている。ＰＭＯＳ６６のソースはＶｄｄに接続されている。ＰＭＯＳ６６のドレインはＮＭＯＳ６７のドレインに接続され、差動増幅器の出力端子を構成する。ＮＭＯＳ６７のソースはＧＮＤに接続されている。
【００７３】
Ｖｉｎパッドから入力信号として入力される電圧は、それぞれの差動増幅器の両方の入力端子に共通に供給される。
【００７４】
それぞれのユニット７０の一つのトランスミッションゲート７２は、そのユニットがシフト段１６ｓｊによって選択された時には、ユニット内のＮＭＯＳ６５および６７のゲートに、Ｖｂｉパッドから入力されたバイアス電圧を供給する。これにより、選択されたユニットの差動増幅器が動作状態になる。２つの入力端子には共通の入力電圧が供給されているため、ＰＭＯＳ６６のドレインから、組になったＮＭＯＳ６２の特性のマッチング状態に対応する出力電圧が出力される。そして、ユニット７０内のもう１つのトランスミッションゲート７４が、この差動増幅器の出力電圧を、テスト回路の出力信号として、出力パッドＶｏｕｔに供給する。これにより、それぞれのユニット７０を順に選択し、出力電圧Ｖｏｕｔを測定することにより、それぞれの組のＮＭＯＳ６２の特性のマッチング状態を評価することができる。
【００７５】
トランジスタの特性のマッチングは、例えば図６のようなテスト回路を使用して、多数から選択されたそれぞれのトランジスタの特性を直接測定することによっても評価することができる。
【００７６】
図６は、多数のトランジスタ９２を被測定素子として有するテスト回路８０の回路図である。テスト回路８０において、多数のＮＭＯＳ９２が、電源線ＬＶｄｄと接地線ＬＧＮＤの間に並列に接続されている。電源線ＬＶｄｄは電源パッドＶｄｄに、接地線ＧＮＤは接地パッドＧＮＤに接続されている。電源パッドＶｄｄは、電流測定パッドＩｍｅｓとしても利用される。すなわち、Ｖｄｄ（Ｉｍｅｓ）パッドに流れ込む電流がテスト回路８０の出力電流として測定される。
【００７７】
テスト回路１０および５０の場合と同様に、テスト回路８０も、それぞれが、被測定素子としてのＮＭＯＳ９２の１つと、スイッチ素子（トランスミッションゲート９６）と、選択回路の一部としてのシフト段１６ｓｊからなる複数のユニット９０で構成されている。それぞれのユニットにはさらに、それぞれのＮＭＯＳ９２のゲートと接地線ＬＧＮＤとの間に接続された抵抗９４が含まれている。
【００７８】
Ｖｉｎパッドに、入力信号として入力電圧が入力され、選択されたユニット９０のトランスミッションゲート９６を介して、ＮＭＯＳ９２のゲートに供給される。このため、選択されたユニット９０のＮＭＯＳ９２はＯＮ状態になる。一方、他のユニットのＮＭＯＳ９２は、抵抗９４によってゲートがＧＮＤ電位に保たれるため、ＯＦＦ状態である。従って、選択されたＮＭＯＳ９２のドレイン電流が、Ｖｄｄ（Ｉｍｅｓ）パッドに流れ込む。
【００７９】
多数のトランジスタ９２から１つずつを、シフトレジスタ１６によって順に選択し、選択されたトランジスタ９２のドレイン電流を測定することにより、一定のゲート電圧におけるドレイン電流の分布を評価することができる。これによって、トランジスタ特性のマッチング状態を評価することができる。
【００８０】
このようなテスト回路５０もしくは８０も、テスト回路１０と同様に、スクライブラインに配置することができる。すなわち、被測定素子とスイッチ素子と選択回路の一部とを一方向に配列してユニットとし、このユニットを複数、前記一方向に略直行する第２の方向に配列して適当な寸法のブロックとし、このブロックをテストパッドと交互に、前記第２の方向に配列することにより、細長いテスト回路を構成することができる。
【００８１】
テスト回路１０の場合と同様に、テスト回路５０および８０の場合にも、１００個、もしくはそれ以上の被測定素子（差動増幅器もしくはトランジスタ）を有するテスト回路を、測定に必要なパッドと共に、スクライブラインに配置することができる。
【００８２】
【発明の効果】
以上詳述したように、本発明の第１の態様によれば、実際の半導体集積回路の製造プロセスで起こる、多数のコンタクトまたはヴィア等の被測定素子のごく一部が高抵抗化等の特性異常を起こしたために、単純なコンタクトチェーンやヴィアチェーン等の直列チェーンのテスト回路では、その抵抗が正常と判断される範囲の特性異常であるにもかかわらず、製品チップの歩留まりの方は低下する、というような不良も検知することが可能な感度の高いテスト回路を提供でき、しかも、半導体基板上、製品チップに充てるべき領域を無駄に使用することなく配置することができ、その結果、低コストが要求される製品製造プロセスを管理するためのモニタとして使用することが可能となる。
【００８３】
そして、本発明の第２〜５の態様によれば、この高検出感度のテスト回路により、常時製品製造プロセスをモニタすることが可能となるので、多数ある内のごく少数発生するコンタクトやヴィア等の被測定素子の高抵抗化等の特性異常を検知することにより、製造プロセス管理が可能となり、その結果、製品の歩留まり低下が顕在化する以前に警告を発したりするような製造プロセス管理も可能となる。特に、少量多品種生産や受託生産においても、それぞれ異なった半導体集積回路を製造するための多数の品種の半導体基板に、共通のテスト回路を設けておくことにより、継続的な製造プロセス管理が可能となる。
また、本発明の第２〜５の態様によれば、製品チップの低歩留まり等の不良発生時に、コンタクトやヴィア等の被測定素子の特性を解析することで不良点を特定し、さらにその部分の解析を詳細に行うことで製造プロセスの不良原因解明を行うことが可能となる。
【図面の簡単な説明】
【図１】  本発明に係る半導体集積回路の製造工程管理用テスト回路の一実施例の動作を説明するための回路ブロック図である。
【図２】  図１に示すテスト回路に対応したテスト回路ブロックおよび配線ブロックのレイアウトの一部を概念的に示すレイアウト図である。
【図３】  （Ａ）および（Ｂ）は、図２に示すレイアウトを持つテスト回路ブロックおよび配線ブロック複数が細長いスクライブライン内に設けられた本発明のテスト回路の一実施例の一部を概念的に示すレイアウト図である。
【図４】  （Ａ）および（Ｂ）は、それぞれ本発明のテスト回路により被測定素子の直列チェーンであるコンタクトチェーンのコンタクト抵抗を測定した結果を示すグラフである。
【図５】  差動増幅器を被測定素子とするテスト回路の一例を示す回路図である。
【図６】  多数のトランジスタを被測定素子として有する測定回路の回路図である。
【図７】  （Ａ）および（Ｂ）は、それぞれ従来のテスト回路の回路ブロック図である。
【図８】  従来のテスト回路の回路ブロック図である。
【符号の説明】
１０，５０，８０，１００，１１０，１２０  テスト回路
１２  被測定素子
１４，７２，７４，９６  トランスミッションゲート
１６  シフトレジスタ
１８  インバータ
２０  スクライブライン
３０，７０  ユニット
３８，１０４  パッド
４０  テスト回路ブロック
４２  配線ブロック
４４，４６  素子ブロック
６０  差動増幅器
６２，６５，６７  ＮＭＯＳ
６４，６６  ＰＭＯＳ
９２，１２４  トランジスタ
９４，１０２，１１２，１２２  抵抗
１１４  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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