(57)【特許請求の範囲】
【請求項１】
絶縁性基板上にゲート配線を形成する工程と、
前記ゲート配線が形成された絶縁性基板上にゲート絶縁膜、半導体層とオーミック層及び金属膜を形成する工程と、
写真製版により前記金属膜上のレジストのパターンを、少なくとも後の工程で前記オーミック層上に形成される薄膜トランジスタのソース配線、ソース電極、ドレイン電極と半導体活性層該当部とが覆われ、かつ当該半導体活性層該当部上での膜厚がその他の部分より薄くなるよう形成する工程と、
前記金属膜をエッチングして前記ソース配線と、後の工程で前記ソース電極及び前記ドレイン電極となる箇所を含む電極パターンを形成する工程と、
前記レジストを薄膜化することにより前記半導体活性層該当部上のレジストを除去する工程と、
前記半導体活性層該当部上のレジストを除去した後に、前記ソース配線、前記ソース電極、前記ドレイン電極及び前記半導体活性層該当部以外のオーミック層及び半導体層をエッチングにより除去する工程と、
前記半導体活性層該当部上の前記電極パターンをエッチングにより除去し、前記ソース電極及び前記ドレイン電極を形成する工程と、
前記半導体活性層該当部上の前記オーミック層をエッチングにより除去する工程を備えた薄膜トランジスタアレイ基板の製造方法。
【請求項２】
絶縁性基板上にゲート配線を形成する工程と、
前記ゲート配線が形成された絶縁性基板上にゲート絶縁膜、半導体層とオーミック層及び金属膜を形成する工程と、
写真製版により前記金属膜上のレジストのパターンを、少なくとも後の工程で前記オーミック層上に形成される薄膜トランジスタのソース配線、ソース電極、ドレイン電極と半導体活性層該当部とが覆われ、かつ当該半導体活性層該当部上での膜厚がその他の部分より薄くなるよう形成する工程と、
前記金属膜をエッチングして前記ソース配線と、後の工程で前記ソース電極及び前記ドレイン電極となる箇所を含む電極パターンを形成する工程と、
前記レジストを薄膜化することにより前記半導体活性層該当部上のレジストを除去する工程と、
前記半導体活性層該当部上のレジストを除去した後に、前記ソース配線、前記ソース電極、前記ドレイン電極及び前記半導体活性層該当部以外のオーミック層及び半導体層をエッチングにより除去する工程と、
前記半導体活性層該当部上の前記電極パターンをエッチングにより除去し、前記ソース電極及び前記ドレイン電極を形成する工程と、
前記半導体活性層該当部上の前記オーミック層をエッチングにより除去する工程と、
層間絶縁膜を成膜する工程と、
第三の写真製版及びエッチングで前記ゲート絶縁膜及び層間絶縁膜に前記ドレイン電極に達するドレイン電極コンタクトホール、前記ソース電極に達するソース端子部コンタクトホール及びゲート配線に達するゲート端子部コンタクトホールを形成する工程と、
導電膜を形成する工程と、
第四の写真製版及びエッチングで前記ドレイン電極コンタクトホール、前記ソース端子部コンタクトホール及び前記ゲート端子部コンタクトホールを覆う画素電極を形成する工程を備えた薄膜トランジスタアレイ基板の製造方法。
【請求項３】
前記金属膜をエッチングして前記ソース配線、前記ソース電極及びドレイン電極を形成する工程においては、サイドエッチングを行なうことを特徴とする請求項１又は２記載の薄膜トランジスタアレイ基板の製造方法。
【請求項４】
前記サイドエッチングにより、金属膜は０．５μｍ乃至１．３μｍ分除去されることを特徴とする請求項３記載の薄膜トランジスタアレイ基板の製造方法。
【請求項５】
前記半導体活性層該当部上での膜厚がその他の部分より薄くなるようにレジストパターンを形成する工程では、ハーフトーンマスクを用いて写真製版することを特徴とする請求項１又は２記載の薄膜トランジスタアレイ基板の製造方法。
【請求項６】
前記半導体活性層該当部上での膜厚がその他の部分より薄くなるようにレジストパターンを形成する工程では、複数のマスクを用いて写真製版することを特徴とする請求項１又は２記載の薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記半導体活性層該当部上での膜厚がその他の部分より薄くなるようにレジストパターンを形成する工程では、当該レジストパターンの端部が前記金属膜の端部と略等しくなるように当該レジストを除去することを特徴とする請求項１又は２記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記ソース配線、前記ソース電極、前記ドレイン電極が、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ａｌあるいは、これらのうちの少なくとも１つを含む金属を主成分とする合金であることを特徴とする請求項１乃至７のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
前記半導体活性層該当部上でのレジストを除去するアッシングをＲＩＥモードで行うことを特徴とする請求項１乃至８いずれか記載の製造方法を用いて製造された薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタアレイ基板及びその製造方法に関する。例えば液晶表示装置に用いられる薄膜トランジスタ基板に関する。
【０００２】
【従来の技術】
液晶を用いた電気光学素子はディスプレイへの応用がさかんになされている。なかでも、薄膜トランジスタ（以下、ＴＦＴと称す）をスイッチング素子として用いるＴＦＴ−ＬＣＤは、携帯性、低消費電力、表示品位の点で優れ、幅広く利用されている。より広範な普及のためには、さらなる低価格化が要求されており、その手段のひとつとして、生産性向上としてのＴＦＴアレイ製造工程数の削減が検討されてきた。
【０００３】
そのうち、写真製版工程すなわちマスクを削減する試みが特開２０００−１１１９５８号公報で示されている。図２（a）に４回の写真製版工程により製造されるＴＦＴアレイ基板の画素部の断面図を示し、これを用いて説明する。
【０００４】
本従来技術では、透明基板上に１００nm程度の厚さで導電膜を成膜後、第一写真製版工程では、第一マスクを用いてレジストパターンを形成し、エッチングによりゲート配線１を形成する。次に、ゲート配線１が形成された透明基板上にゲート絶縁膜３、半導体層４ａ、およびオーミック層４ｂ（特開２０００−１１１９５８号公報では接触層と記載）をそれぞれ１５０〜５００nm、５０〜１５０nm、３０〜６０nmの厚さで成膜する。次に金属膜１６を１５０〜３００nmの厚さで成膜する。
【０００５】
第二写真製版工程では第２マスクを用いて、レジストパターン１７（特開２０００−１１１９５８号公報では感光膜と記載）をソース電極５、ソース配線６（特開２０００−１１１９５８号公報ではデータ線と記載）、ドレイン電極７上には厚く、半導体活性層８該当部（特開２０００−１１１９５８号公報ではチャンネル部と記載）には薄くなるように形成する。以下、上記ソース電極５、ソース配線６及びドレイン電極７上の厚いレジストパターンを通常膜厚レジストパターン１７ａと称し、半導体活性層８該当部の薄いレジストパターンを薄膜レジストパターン１７ｂと称す。その後金属膜を湿式エッチング等により除去する。その後、薄膜レジストパターン１７ｂ、オーミック層４ｂおよびオーミック層４ｂの下層である半導体層４ａを乾式エッチングにより同時に除去する。これら処理により、半導体活性層８該当部において金属膜１６が露出する。そして湿式エッチングにより半導体活性層８該当部の金属膜１６の除去を行い、下層であるオーミック層４ｂを露出させる。さらに半導体活性層８該当部のオーミック層４ｂと半導体層４ｂの一部を乾式エッチングで除去し、その後、レジストを剥離する。次に、層間絶縁膜９であるＳｉＮｘを３００nm以上積層する。第三の写真製版工程では第3マスクを用いてパターンニングし層間絶縁膜９及びゲート絶縁膜をエッチングする。さらに４０〜５０nmの導電層を積層する。最後に第四写真製版工程で第4マスクを使用してパターニングを行い、導電膜をエッチングしてＴＦＴ完成する。上記製造方法においては、第２のマスクにおけるレジストの厚みを場所により変えることにより、マスク枚数の低減を達成している。
【０００６】
図１６（ａ）〜（ｅ）に従来技術による形成されるＴＦＴアレイ基板の製造過程中、第二写真製版工程における工程の詳細を示す。特開２０００−１１１９５８号公報に示す従来技術では薄膜レジストパターン１７ｂ、オーミック層４ｂおよびオーミック層４ｂの下層である半導体層４ａを乾式エッチングにより同時に除去していている。また、特開２００１−３３９０７２号公報に示す従来技術では、オーミック層４ｂおよび半導体層４ａを乾式エッチングにより除去した後、薄膜トランジスタパターン１７ｂをアッシングにより除去している。
【０００７】
図１６（ａ）はソース電極５、ソース配線６、ドレイン電極７上には厚い通常膜厚レジストパターン１７ａを、半導体活性層８該当部には薄い薄膜レジストパターン１７ｂからなるレジストパターン１７を形成し金属膜１６を湿式エッチング等により除去した段階のＴＦＴアレイ基板の構造を示す図である。ここで金属膜１６はサイドエッチングによりレジストパターン１７端部よりも内側に入った構造となる。図１６（ｂ）はその次の工程であるオーミック層４ａおよび半導体層４ｂを乾式エッチングにより除去した段階のＴＦＴアレイ基板の構造を示す図である。図１６（ｃ）はさらにその次の工程である薄膜レジストパターンをアッシングにより除去した段階のＴＦＴアレイ基板の構造を示す図である。図１６（ｄ）は半導体活性層８該当部の金属膜１６を除去し、下層であるオーミック層４ｂを露出させた段階のＴＦＴアレイ基板の構造を示す図であり、図１６（ｅ）は半導体活性層８該当部のオーミック層４ｂと半導体層４ａの一部を乾式エッチングで除去し、その後、レジストを剥離した段階のＴＦＴアレイ基板の構造を示す図である。この段階でソース電極５、ドレイン電極７及び半導体活性層８が露出する。
【０００８】
【発明が解決しようとする課題】
上述の特開２０００−１１１９５８号公報の第８実施例では第二の写真製版工程でのレジストパターン形成後、金属膜のエッチングを行い、その後チャンネル上部の薄いレジスト、オーミック層及び半導体層を同時に除去している。また特開２００１−３３９０７２号公報では、オーミック層および半導体層をエッチングにより除去した後、薄膜レジストパターンをアッシングにより除去している。このような従来技術では以下のような問題が生じる。
【０００９】
第二マスクで用いたレジスト用の感光剤は、粘性及び流動性を有するためレジストパターンの端部はテーパー角を持つ形状になる。金属膜のエッチング前にレジストと金属膜との密着力を向上させるためにベーキングを行った場合、その傾向を顕著になる。このためチャネル上部の薄いレジストを除去する際に、その他の箇所に厚いレジスト部分もテーパー形状を有するため、レジストパターン端部は後退し、レジストパターン面積が減少することになる。その後退の程度はレジストパターンのテーパー角度が小さい程大きくなる。
【００１０】
一方、半導体層は薄膜レジストパターンを除去する前又は同時に除去するので、レジストパターン面積すなわちテーパー角度にあまり影響を受けない。従って、薄膜レジストパターンの除去後において半導体層のパターン端部はレジストパターン端部からはみ出すこととなる。半導体層と薄膜レジストパターンとを同時に除去する場合においても、半導体層の端部はテーパー形状を成すものの、レジストパターン端部からはみ出すことに関しては同様である。このはみ出し幅はレジストの厚さを薄くしたチャネル上部のレジストの厚さとパターン端部のテーパー角度によって決まる。
【００１１】
その後、半導体活性層該当部の金属膜をエッチングで除去する際に、金属膜の端部はサイドエッチによりレジスト端部の内側に内包される構造となる。従って半導体層は金属膜より著しくはみ出した構造となる。（例えば図１６（ｅ）における半導体層のはみ出し量Ｗが大きい構造となる。）
【００１２】
このような構造を有するＴＦＴトランジスタアレイ基板は、はみ出した半導体層の光伝導効果により光輝度に変動の極めて敏感な特性を示す可能性がある。そのため光照射に起因してＴＦＴ特性が劣化する問題点が生じてしまった。例えば、このＴＦＴアレイ基板を液晶表示装置に用いた場合、画質向上のため光輝度の変動をさせた場合、画質の安定性に顕著な悪影響を及ぼすことがあった。
【００１３】
本発明は、このような問題点を解決するためになされたもので、光照射に起因するＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板及びその製造方法並びにこれを用いた液晶表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明にかかるＴＦＴアレイ基板の製造方法は、
絶縁性基板上にゲート配線を形成する工程と、
前記ゲート配線が形成された絶縁性基板上にゲート絶縁膜、半導体層とオーミック層及び金属膜を形成する工程と、
写真製版により前記金属膜上のレジストのパターンを、少なくとも後の工程で前記オーミック層上に形成される薄膜トランジスタのソース配線、ソース電極、ドレイン電極と半導体活性層該当部とが覆われ、かつ当該半導体活性層該当部上での膜厚がその他の部分より薄くなるよう形成する工程と、
前記金属膜をエッチングして前記ソース配線と、後の工程で前記ソース電極及び前記ドレイン電極となる箇所を含む電極パターンを形成する工程と、
前記レジストを薄膜化することにより前記半導体活性層該当部上のレジストを除去する工程と、
前記半導体活性層該当部上のレジストを除去した後に、前記ソース配線、前記ソース電極、前記ドレイン電極及び前記半導体活性層該当部以外のオーミック層及び半導体層をエッチングにより除去する工程と、
前記半導体活性層該当部上の前記電極パターンをエッチングにより除去し、前記ソース電極及び前記ドレイン電極を形成する工程と、
前記半導体活性層該当部上の前記オーミック層をエッチングにより除去する工程を備えこのような製造方法により光照射に起因するＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を製造することができる。
【００１５】
また本発明にかかるＴＦＴアレイ基板の製造方法は、
絶縁性基板上にゲート配線を形成する工程と、
前記ゲート配線が形成された絶縁性基板上にゲート絶縁膜、半導体層とオーミック層及び金属膜を形成する工程と、
写真製版により前記金属膜上のレジストのパターンを、少なくとも後の工程で前記オーミック層上に形成される薄膜トランジスタのソース配線、ソース電極、ドレイン電極と半導体活性層該当部とが覆われ、かつ当該半導体活性層該当部上での膜厚がその他の部分より薄くなるよう形成する工程と、
前記金属膜をエッチングして前記ソース配線と、後の工程で前記ソース電極及び前記ドレイン電極となる箇所を含む電極パターンを形成する工程と、
前記レジストを薄膜化することにより前記半導体活性層該当部上のレジストを除去する工程と、
前記半導体活性層該当部上のレジストを除去した後に、前記ソース配線、前記ソース電極、前記ドレイン電極及び前記半導体活性層該当部以外のオーミック層及び半導体層をエッチングにより除去する工程と、
前記半導体活性層該当部上の前記電極パターンをエッチングにより除去し、前記ソース電極及び前記ドレイン電極を形成する工程と、
前記半導体活性層該当部上の前記オーミック層をエッチングにより除去する工程と、
層間絶縁膜を成膜する工程と、
第三の写真製版及びエッチングで前記ゲート絶縁膜及び層間絶縁膜に前記ドレイン電極に達するドレイン電極コンタクトホール、前記ソース電極に達するソース端子部コンタクトホール及びゲート配線に達するゲート端子部コンタクトホールを形成する工程と、
導電膜を形成する工程と、
第四の写真製版及びエッチングで前記ドレイン電極コンタクトホール、前記ソース端子部コンタクトホール及び前記ゲート端子部コンタクトホールを覆う画素電極を形成する工程を備えたＴＦＴアレイ基板の製造方法である。このような製造方法により４回の写真製版工程で光照射に起因するＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を製造することができる。
【００１６】
上述の前記金属膜をエッチングして前記ソース配線、前記ソース電極及び前記ドレイン電極を形成する工程では、サイドエッチングされることが望まれる。ＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を製造することができる。
【００１７】
さらに上述のサイドエッチングにより、金属膜は０．５μｍ乃至１．３μｍ分除去することが望まれる。これによりＴＦＴ特性の劣化がより抑制されたＴＦＴアレイ基板を製造することができる。
【００１８】
上述の前記半導体活性層該当部上での膜厚がその他の部分より薄くなるようなレジストパターンは、ハーフトーンマスクを用いる写真製版により形成することが望まれる。これにより４回の写真製版でＴＦＴアレイ基板を製造することができる。
【００１９】
また、上述の前記半導体活性層該当部上での膜厚がその他の部分より薄くなるようなレジストパターンは、複数のマスクを用いる写真製版により形成することもできる。これにより４回の写真製版でＴＦＴアレイ基板を製造することができる。
【００２０】
上述の前記半導体活性層該当部上での膜厚がその他の部分より薄くなるようなレジストパターンは、当該レジストパターンの端部が前記金属膜の端部と略等しくなるように当該レジストを除去することが望ましい。これによりＴＦＴ特性の劣化がより抑制されたＴＦＴアレイ基板を製造することができる。
【００２１】
前記ソース配線、前記ソース電極、前記ドレイン電極は、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ａｌあるいは、これらのうちの少なくとも１つを含む合金を用いて形成することができる。
【００２２】
前記半導体活性層該当部上でのレジストを除去するアッシングをＲＩＥモードで行うこと望ましい。これにより生産性を向上することができる。
【００２５】
【発明の実施の形態】
図１、図２は、本発明の実施形態により製造されたＴＦＴアレイ基板を示す図であり、図１はその平面図、図２（ａ）は図１におけるＡ−Ａでの断面図、図２（ｂ）は図１におけるＢ−Ｂでの断面図、図２（ｃ）は図１におけるＣ−Ｃでの断面図である。図１、２において、１はゲート配線、１ａはゲート端子部金属パッド、２は補助容量配線、３はゲート絶縁膜、４は半導体パターン、４ａは半導体層（半導体能動膜）、４ｂはオーミック層（オーミックコンタクト膜）、５はソース電極、５ａはソース端子部金属パッド、６はソース配線、７はドレイン電極、８は薄膜トランジスタの半導体活性層、９は層間絶縁膜、１０はドレイン電極コンタクトホール、１１はゲート端子部コンタクトホール、１２はソース端子部コンタクトホール、１３は画素電極、１４はゲート端子接続パッド、１５はソース端子接続パッドである。
【００２６】
つぎに具体的な製造方法について説明する。図３から７までが各工程での平面図であり、図８から図１４までが各工程での図１におけるＡ−Ａ断面に相当する箇所の断面を示している。まず透明な絶縁性基板上に４００ｎｍ程度の厚さでＣｒ、Ｍｏ、Ｔｉ、Ｗ、Ａｌなどの導電膜が形成される。つぎに第一の写真製版工程で導電膜をパターニングして図３、図８のようにゲート配線１、ゲート端子部金属パッド１ａ、補助容量配線２を形成する。このとき、導電膜がＣｒの場合には、例えば（ＮＨ4）2［Ｃｅ（ＮＯ3）6］＋ＨＮＯ3＋Ｈ2Ｏ液を用いてウエットエッチング処理される。つぎに図９に示すように導電膜がパターニングされた絶縁性基板上にゲート絶縁膜３としてＳｉＮｘ膜、半導体能動膜４ａとしてａ−Ｓｉ膜、オーミックコンタクト膜４ｂとしてｎ+ａ−Ｓｉ膜、金属膜１６としてＣｒをそれぞれ４００ｎｍ、１５０ｎｍ、３０ｎｍ、４００ｎｍ程度の膜厚で積層する。ＳｉＮX、ａ−Ｓｉ、ｎ+ａ−Ｓｉ膜はプラズマＣＶＤ装置を用いて成膜する。オーミック層成膜時にはＰＨ3をドープしてｎ+ａ−Ｓｉを形成する。Ｃｒ成膜についてはＤＣマグネトロン型スパッタ装置を用いて成膜する。
【００２７】
つぎに第２の写真製版工程で図４に示すようにソース電極５、ソース端子部金属パッド５ａ、ソース配線６、ドレイン電極７を形成するための通常膜厚レジストパターン１７ａおよび薄膜トランジスタの半導体活性層８を形成するための薄膜レジストパターン１７ｂを形成する。ここでレジストはノボラック樹脂系のポジ型レジストを用い、レジスト塗布はスピンコータにより１．５μｍとする。レジスト塗布後は１２０℃で９０秒プリベークを実施し、その後、通常膜厚レジストパターン１７ａおよび薄膜レジストパターン１７ｂが露光されないマスクパターンで１０００ｍｓｅｃ露光を行い、その後通常膜厚レジストパターン１７ａ以外の部分が露光できるマスクパターンを用いて４００ｍｓｅｃ追加露光を行った。この２段階の露光を行なうことにより、通常膜厚のレジストパターン１７ａと薄膜レジストパターン１７ｂの膜厚を異なるものとしている。露光機はステッパあるいはミラープロジェクションタイプの露光機であり、光源には高圧水銀ランプのｇ線、ｈ線を用いた。ついで、有機アルカリ系の現像液を用いて現像したのち、１００℃から１２０℃でポストベークを１８０秒実施し、レジスト中の溶媒を揮発させると同時にレジストとＣｒの密着力を高める。これらのプロセスによって、ＴＦＴ部のレジスト形状は図１０に示すように異なる膜厚を有する形状となる。ここで通常膜厚レジストパターン１７ａのレジスト膜厚は１．４μｍ程度、薄膜レジストパターン１７ｂのレジスト膜厚は０．４μｍ程度となる。
【００２８】
その後さらに１２０℃から１３０℃でオーブンベークを実施し、さらにレジスト―Ｃｒ間の密着力を高める。このときベーク温度が高すぎる場合にはレジスト端面がだれてしまうので注意を要する。その後、金属膜１６のエッチングを行い、ソース電極５、ソース配線６、ソース端子部金属パッド５ａ、ドレイン電極７に該当する以外の部分を除去する。金属膜１６がＣｒ膜の場合は、例えば（ＮＨ4）2［Ｃｅ（ＮＯ3）6］＋ＨＮＯ3＋Ｈ2Ｏ液を用いてウエットエッチング処理される。この時、サイドエッチングにより金属膜１６はレジストパターン１７よりも内側に入った形状となる。
【００２９】
その後、酸素プラズマを用いたアッシングにより薄膜レジストパターン１７ｂを除去し、薄膜レジストパターン１７ｂ下部の金属膜１６を露出するようにする。本実施の形態ではアッシングは圧力が４０Ｐａで６０秒実施した。またアッシングする際はＲＩＥモードの方がＰＥモードに比べて、図１１の１８に示すレジスト開口部の大きさが制御しやすい。これはＲＩＥモードの方が異方性、均一性とも良いためである。他にもＲＩＥモードにはＰＥモードと比べて、レジスト除去の速度を高くすることが可能になるという利点がある。このアッシング工程ではレジストパターン１７の端部と金属膜１６端部は略等しくすることが望ましい。次に通常膜厚レジストパターン１７ａ及び薄膜レジストパターン１７ｂ以外の部分のオーミック層４ｂ及び半導体層４ａを乾式エッチングにより除去し、半導体パターン４を形成する。このエッチングをＳＥエッチングと称す。このような製造工程により図１１に示す構造となる。
【００３０】
さらに１３０℃から１４０℃でオーブンベークを実施した後、その露出した半導体活性層８該当部の金属膜１６をエッチングにより除去する。オーバーエッチングの量は５０％程度が望ましい。その後、レジストパターン開口部１８のオーミック膜４ｂおよび半導体層４ａの一部をエッチングにより除去する。本実施の形態ではＨＣｌ＋ＳＦ6＋Ｈｅガスを用いたエッチングによりオーミック層４ｂおよび半導体層４ａの一部を合計１００ｎｍ程度除去した。このエッチングをバックチャネルエッチと称す。このような製造工程により図１２に示す形状となる。その後レジストを剥離すると半導体パターン４、ソース電極５、ソース配線６、ドレイン電極７、ソース端子部金属パッド５ａ及び半導体活性層８が露出され、図５に示す構造となる。
【００３１】
図１５（ａ）〜（ｅ）に第二写真製版工程後における製造過程の工程の詳細を示す。図１５（ａ）はソース電極５、ソース配線６、ドレイン電極７上には厚い通常膜厚レジストパターン１７ａを、半導体活性層８該当部には薄い薄膜レジストパターン１７ｂを形成した後、金属膜１６をエッチングにより除去した段階のＴＦＴアレイ基板の構造を示す図である。ここで金属膜１６はサイドエッチングによりレジスト端部より内側の入った形状となる。図１５（ｂ）はその次の薄膜レジストパターン１７ｂをアッシングにより除去した段階のＴＦＴアレイ基板の構造を示す図である。ここでアッシングにより半導体活性層８該当部上のレジストが除去されるとともに、レジストパターン端部で横方向にも削れレジストパターン面積が減少する。図１５（ｃ）はその次のＳＥエッチングを行った段階のＴＦＴアレイ基板の構造を示す図である。ＳＥエッチングにより半導体層４と金属膜１６の端部が略等しくなる。図１５（ｄ）はその次の半導体活性層該当部の金属膜１６エッチングを行った段階のＴＦＴアレイ基板の構造を示す図である。このエッチングによりソース電極５、ドレイン電極７が形成される。ここでサイドエッチングにより金属膜１６はレジストパターン１７ａよりも内側に入った形状となる。図１５（ｅ）はその次のバックチャネルエッチとレジスト剥離を行った段階のＴＦＴアレイ基板の構造を示す図である。レジスト剥離により、ソース電極５及びドレイン電極７が露出するとともに、半導体パターン４の一部がエッチングされ半導体活性層８が露出する。
【００３２】
本実施の形態では半導体パターン４より薄膜レジストパターンが先に除去されているため、従来技術よりもエッチングされる半導体パターン４の領域が広くなり、図１５（ｅ）に示すはみ出し量Ｗが少なくなる。この製造方法により、光照射に起因するＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を製造することができる。
【００３３】
この後さらに、ＰＣＶＤ装置を用いて層間絶縁膜９であるＳｉＮXを３００ｎｍ形成し、この層間絶縁膜９を第３の写真製版工程でパターニングする。そして層間絶縁膜９及びゲート絶縁膜３をエッチングすることにより、図２（ａ）、図６及び図１３に示すドレイン電極７に通じるドレイン電極コンタクトホール１０を形成する。また図２（ｂ）及び図６に示すゲート端子部金属パッド１ａに通じるゲート端子部コンタクトホール１１も形成する。さらに図２（ｃ）及び図６にソース端子部金属パッド５ａに通じるソース端子部コンタクトホール１２も形成する。本実施の形態ではＣＦ4＋Ｏ2を用いたドライエッチングで層間絶縁膜９及びゲート絶縁膜３であるＳｉＮXを除去した。さらに透明導電膜１９を成膜し、ドレイン電極コンタクトホール１０、ゲート端子部コンタクトホール１１及びソース端子部コンタクトホール１２に埋め込み、それぞれドレイン電極７、ゲート端子部金属パッド１ａ、ソース端子部金属パッド５ａに接触される。本実施の形態では、透明導電膜１９を膜厚が約１００ｎｍのＩＴＯ膜とし、ＤＣマグネトロン型スパッタ装置を用いて成膜した。つぎに第４の写真製版工程で透明導電膜１９をパターニングする。そしてエッチングにより透明画素電極１３、ゲート端子部接続パッド１４及びソース端子部接続パッド１５を形成する。本実施の形態ではＨＣｌ＋ＨＮＯ3＋Ｈ2Ｏ液を用いた湿式エッチングによりＩＴＯ膜を除去した。このようにして図７に示すような構造となる。
【００３４】
上述の製造方法ではＴＦＴアレイ基板を４回の写真製版工程で製造することができる。またこうして製造された構造ではソース配線６下に半導体層４との段差が存在しないため、ソース配線６の断線が発生しにくい。さらにソース電極５、ドレイン電極７のパターンが半導体層４ａの内側に内包されて交差しないため、ＴＦＴのリーク電流も低く抑えられる。また半導体層４ａが金属膜１６からはみ出している量Ｗが少ないため光照射に起因するＴＦＴ特性の劣化を防ぐことができる。さらに金属膜１６をＣｒにすることにより、透明絶縁膜１９のエッチング液によるソース配線等の腐食を防止することができる。これにより歩留りを向上することができる。
【００３５】
上述の第二写真製版工程で膜厚の異なる通常膜厚レジストパターン及び薄膜レジストパターンを形成する工程ではハーフトーンマスクを用いて写真製版することができる。例えばネガ型レジストを用いた場合、通常膜厚レジストパターン１７ａに該当する部分に透光部を、薄膜レジストパターン１７ｂに該当する部分には半透過部を、それ以外の部分には遮光部を備えるフォトマスク（ハーフトーンマスクと称す）を用いて露光することにより写真製版することができる。またポジ型レジストを用いた場合では、通常膜厚レジストパターン１７ａに該当する部分に遮光部を、薄膜レジストパターン１７ｂに該当する部分には半透過部を、それ以外の部分には透光部を備えるハーフトーンマスクを用いて露光する。これにより膜厚の異なるレジストパターンを1回の写真製版で形成することができ、４回の写真製版工程でＴＦＴアレイ基板を製造することができる。
【００３６】
また第二写真製版工程で膜厚の異なる通常膜厚レジストパターン１７ａ及び薄膜レジストパターン１７ｂを形成する工程では２枚のマスクを用いて写真製版することができる。例えばネガ型レジストを用いた場合、通常膜厚レジストパターン１７ａに該当する部分に透光部を、薄膜レジストパターン１７ｂに該当する部分を含むそれ以外の部分には遮光部を有する第一のフォトマスクと通常膜厚レジストパターン１７ａ及び薄膜レジストパターン１７ｂに該当する部分に透光部、それ以外の部分には遮光部を備える第二のフォトマスクとの二枚のマスクを用いて露光することにより写真製版することができる。またポジ型レジストを用いた場合、通常膜厚レジストパターン１７ａに該当する部分に遮光部を、薄膜レジストパターン１７ｂに該当する部分を含むそれ以外の部分には透光部を備える第一のフォトマスクと通常膜厚レジストパターン１７ａ及び薄膜レジストパターン１７ｂに該当する部分に遮光部、それ以外の部分には透光部を備える第二のフォトマスクとの二枚のマスクを用いて露光する。これにより膜厚の異なるレジストパターンを1回の写真製版で形成することができ、４回の写真製版工程でＴＦＴアレイ基板を製造することができる。
【００３７】
上述の金属膜１６をエッチングしてソース電極５、ソース配線６、ドレイン電極７及び半導体層８該当部以外をエッチングする工程ではサイドエッチングされることが望まれる。すなわち図１５（ａ）のように金属膜１６がレジストパターン１７端部の内側に入る構造となる。これによりソース配線６下に半導体層４との段差が存在しないため、ソース配線６の断線が発生しにくくなる。またソース電極５、ドレイン電極７のパターンが半導体パターン４の内側に内包されて交差しないため、ＴＦＴのリーク電流も低く抑えられる。さらにサイドエッチング量はレジストパターン１７端部から金属膜１６端部の距離が０．５μｍ〜１．３μｍであることが望ましい。この構造では、はみ出し量Ｗが少ないため、ＴＦＴ特性がより良好なＴＦＴアレイ基板を製造することができる。
【００３８】
また上述の薄膜レジストパターン１７ｂをアッシングにより除去する工程では、通常膜厚レジストパターン１７ａの端部がサイドエッチングされて内側に入っている金属膜１６端部と略等しくなるように形成されることが望まれる。これにより半導体層のはみ出し量Ｗが少なくなりＴＦＴ特性のより良好なＴＦＴアレイ基板を製造することができる。
【００３９】
本実施の形態では金属膜にＣｒを使用したが、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｔａあるいはこれらのうち少なくとも一つを含む合金であってもよい。また金属膜がこれらの金属とその金属の窒化膜との多層構造、例えばＡｌＮ／Ａｌ／ＡｌＮのような３層構造になっていてもよい。この構造にすることにより、ソース電極５、ソース配線６及びドレイン電極７の形成と半導体活性層８の形成がそれぞれ1回のエッチングででき、計２回のエッチング工程で金属膜１６のエッチングができる。これにより製造工程が簡略化でき生産性を向上することができる。さらにはこのうちの２種類以上の金属で多層構造となっていてもよい。例えばＡｌ／Ｍｏのような二層構造やＣｒ／Ａｌ／Ｃｒのような三層構造となっていてもよい。さらにアッシングの際に酸素プラズマを用いるとしたが、ＣＦ４やＳＦ６等の弗素を含んだガスを酸素ガスに添加してもよい。この場合、アッシング時のレジスト除去速度を速くすることが可能で、生産性が向上するという利点を有する。
【００４０】
本実施の形態及び従来技術による具体的な半導体層４ａはみ出し量を表１に示す。Ｃａｓｅ１は本実施の形態でソース電極５、ソース配線６、ドレイン電極７及び半導体活性層８該当部以外をエッチングする段階（図１５（ａ）の段階）でのサイドエッチング量を２００ｎｍとした。Ｃａｓｅ２は本実施の形態でオーバーエッチングをさせて、同じ段階（図１５（ａ）の段階）での金属膜１６のサイドエッチング量を１０００ｎｍとした。Ｃａｓｅ３は従来技術で同じ段階（図１６（ａ）の段階）での金属膜１６のサイドエッチング量を２００ｎｍとした。ここで金属膜１６をＣｒ、膜厚２００ｎｍとした。またＣｒをエッチングして半導体活性層８を形成する段階（図１５（ｄ）又は図１６（ｄ）の段階）でのサイドエッチング量は２００ｎｍ、アッシングによるレジストパターン１７の横方向の後退量は１０００ｎｍ、垂直方向削れ量は８００ｎｍであった。
【表１】
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Ｃａｓｅ１では図１５（ａ）の段階でＣｒのサイドエッチング量が２００ｎｍある。次のアッシングで横方向にレジストパターン１７が１０００ｎｍ後退するため、図１７（ｂ）のようにＣｒの端部はレジストパターンの端部の８００ｎｍ外側にはみ出している。その後ＳＥエッチングがあり、Ｃｒ膜と半導体パターン４の端部は略等しくなる。その次に半導体活性層８該当部のＣｒのエッチングがあり、Ｃｒの横方向の後退量はレジストパターン１７からはみ出している８００ｎｍとサイドエッチングによる２００ｎｍで計１０００ｎｍとなる。このはみ出している部分は上部にレジストがあるためバックチャネルエッチではエッチングされない。従ってこのはみ出し量１０００ｎｍが半導体層４ａのはみ出し量Ｗとなる。
【００４１】
Ｃａｓｅ２では図１５（ａ）の段階でＣｒのサイドエッチング量が１０００ｎｍある。次のアッシングで横方向にレジストパターン１７が１０００ｎｍ後退するため、図１５（ｂ）のようにＣｒの端部とレジストパターンの端部は略等しくなる。その次に半導体活性層８該当部のＣｒのエッチングがあり、このサイドエッチング量２００ｎｍが半導体層４ａのはみ出し量Ｗとなる。非常に良好な結果が得られる。
【００４２】
Ｃａｓｅ３では図１６（ａ）の段階でＣｒエッチング量が２００ｎｍある。次の図１６（ｂ）のＳＥエッチングで半導体パターン４がレジストパターン１７端部と等しくなる。次にアッシングを行うのでレジストパターン１７端部は１０００ｎｍ横方向に削られ、図１８（ｃ）のようにＣｒ端部から８００ｎｍ、半導体パターン４ａから１０００ｎｍ内側に入っている。この後半導体活性層８該当部のＣｒのエッチングがあり、さらにＣｒが２００ｎｍサイドエッチングされるので、はみ出し量Ｗの合計は１０００＋２００＝１２００ｎｍとなる。
【００４３】
本実施の形態の表１で示した条件は代表的な条件でＣｒの膜厚、サイドエッチング量、エッチング条件、レジスト膜厚、レジストのテーパー角度、アッシング条件等の条件が変わっても、本発明の効果を得ることができる。またレジストパターン１７の横方向の削れ量と半導体活性層８をエッチングする際、金属膜１６のサイドエッチングの量を調整し、金属膜１６端部とレジストパターン１７端部を略等しくすることにより、半導体層４ａのはみ出し量Ｗを少なくでき、ＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板を製造することができる。
【００４４】
【発明の効果】
本発明によれば、光照射に起因するＴＦＴ特性の劣化が抑制されたＴＦＴアレイ基板及びその製造方法並びにこれを用いた液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明にかかる薄膜トランジスタアレイ基板の平面図である。
【図２】（ａ）は図１のＡ−Ａ断面図、（ｂ）は図１のＢ−Ｂ断面図、（ｃ）は図１のＣ−Ｃ断面図である。
【図３】本発明にかかる薄膜トランジスタアレイ基板の製造過程での平面図である。
【図４】本発明にかかる薄膜トランジスタアレイ基板の製造過程での平面図である。
【図５】本発明にかかる薄膜トランジスタアレイ基板の製造過程での平面図である。
【図６】本発明にかかる薄膜トランジスタアレイ基板の製造過程での平面図である。
【図７】本発明にかかる薄膜トランジスタアレイ基板の製造過程での平面図である。
【図８】本発明にかかる薄膜トランジスタアレイ基板の製造過程における図１のＡ−Ａ断面図である。
【図９】本発明にかかる薄膜トランジスタアレイ基板の製造過程における図１のＡ−Ａ断面図である。
【図１０】本発明にかかる薄膜トランジスタアレイ基板の製造過程における図１のＡ−Ａ断面図である。
【図１１】本発明にかかる薄膜トランジスタアレイ基板の製造過程における図１のＡ−Ａ断面図である。
【図１２】本発明にかかる薄膜トランジスタアレイ基板の製造過程における図１のＡ−Ａ断面図である。
【図１３】本発明にかかる薄膜トランジスタアレイ基板の製造過程における図１のＡ−Ａ断面図である。
【図１４】本発明にかかる薄膜トランジスタアレイ基板の製造過程における図１のＡ−Ａ断面図である。
【図１５】（ａ）〜（ｅ）は本発明にかかる薄膜トランジスタアレイ基板の製造過程を説明する工程図である。
【図１６】（ａ）〜（ｅ）は従来技術による薄膜トランジスタアレイ基板の製造過程を説明する工程図である。
【図１７】（ｂ）は本発明にかかる薄膜トランジスタアレイ基板の製造過程におけるＴＦＴ部の拡大図である。
【図１８】（ｃ）は従来技術による薄膜トランジスタアレイ基板の製造過程におけるＴＦＴ部の拡大図である。
【符号の説明】
１  ゲート配線  １ａ  ゲート端子部金属パッド
２  補助容量配線  ３ゲート絶縁膜
４  半導体パターン  ４ａ半導体層  ４ｂ  オーミック層
５  ソース電極  ５ａソース端子部金属パッド  ６  ソース配線
７  ドレイン電極  ８  半導体活性層  ９  層間絶縁膜
１０  ドレイン電極コンタクトホール  １１  ゲート端子部コンタクトホール
１２  ソース端子部コンタクトホール  １３  画素電極
１４  ゲート端子部接続パッド  １５  ソース端子部接続パッド
１６  金属膜  １７  レジストパターン  １７ａ  通常膜厚レジストパターン
１７ｂ  薄膜レジストパターン  １８  レジストパターン開口部
１９  透明導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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