(57)【特許請求の範囲】
【請求項１】
主ビット線と、
上記主ビット線に接続される副ビット線と、
上記副ビット線とソース線との間にソース・ドレイン経路が接続され、制御ゲートを有する不揮発性半導体メモリセルをアレイ状に複数配置したメモリセルアレイとを有し、
上記主ビット線と、これに接続される副ビット線の間に第１のトランジスタのソース・ドレイン経路を配置し、
上記副ビット線と上記ソース線との間に、第２のトランジスタのソース・ドレイン経路を接続し、
上記不揮発性半導体メモリセルからの読出動作の第１期間において、上記第１のトランジスタは上記主ビット線と上記副ビット線とを電気的に分離し上記第２のトランジスタは上記副ビット線と上記ソース線とを電気的に接続し、読出動作の第２期間において、上記第１のトランジスタは上記主ビット線と上記副ビット線とを電気的に接続し上第２のトランジスタは上記副ビット線と上記ソース線と電気的に分離することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のトランジスタと第２のトランジスタは、相補的にオン・オフされることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記主ビット線１つに対して、副ビット線が複数接続されることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記第１のトランジスタが第１の状態で前記第２のトランジスタが第２の状態の時に前記メモリセルのセンシングが行われ、前記第１のトランジスタが第２の状態で前記第２のトランジスタが第１の状態の時に前記副ビット線の電位が上記不揮発性半導体メモリセルに書込まれているデータに応じて変化することを特徴とする請求項１乃至３のうちのいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のトランジスタが第１の状態で前記第２のトランジスタが第２の状態の時に前記主ビット線の電位が上記不揮発性半導体メモリセルに書き込まれているデータに応じて変化することを特徴とする請求項１乃至４のうちのいずれかに記載の半導体記憶装置。
【請求項６】
それぞれが制御ゲート、ドレインおよびソースを有する複数の不揮発性半導体メモリセルをアレイ状に配置したメモリセルの接続を、主ビット線と副ビット線の階層構成としている第１のトランジスタを含むメモリセル群に対し、各副ビット線毎に各第２のトランジスタのドレイン端子を接続し、
上記不揮発性半導体メモリセルからの情報読出しの第１期間において上記第１のトランジスタは上記主ビット線と上記副ビット線とを電気的に分離し上記第２のトランジスタは上記副ビット線とソース線とを電気的に接続し、情報読出しの第２期間において上記１のトランジスタは上記主ビットと上記副ビットとを電気的に接続し上記第２のトランジスタは上記副ビット線と上記ソース線とを電気的に分離するメモリセル接続方式とする半導体不揮発性記憶装置。
【請求項７】
前記第２のトランジスタのソース端子はメモリセル群のソース端子に接続するメモリセル接続方式とする請求項６記載の半導体不揮発性記憶装置。
【請求項８】
前記半導体不揮発性記憶装置内のメモリセルの読み出し動作において、前記第２のトランジスタのゲート端子信号は、前記第１のトランジスタのゲート端子信号の相補信号である請求項６または請求項７記載の半導体不揮発性記憶装置。
【請求項９】
メモリセルの書き換え(書き込み、消去)動作でメモリセルのドレイン端子またはソー
ス端子に電圧を印加する動作中、前記第２のトランジスタによりメモリセルのドレイン端子とソース端子とを接続し、メモリセルのドレインおよびソースの寄生容量の充放電をメモリセルに流すことを防止する動作を備える請求項７記載の半導体不揮発性記憶装置。
【請求項１０】
前記第１のトランジスタのゲート端子信号が選択される前にビット線のプリチャージを開始する読み出しを行う機能を備える請求項８記載の半導体不揮発性記憶装置。
【請求項１１】
メモリセルの接続を主ビット線と副ビット線の階層構成としている第１のトランジスタのゲート端子をアドレスに応じて２系統以上に分け、読み出し動作時には差動型センスアンプ方式を用い、読み出しビット線とリファレンスビット線が、同一メモリアレイ内であることを特徴とする請求項８記載の半導体不揮発性記憶装置。
【請求項１２】
前記読み出しビット線とリファレンスビット線が、同一メモリアレイ内であり、前記読み出しビット線とリファレンスビット線を選択する第１のトランジスタのゲート端子が同じ信号であり、メモリセルのワード線が異なる読み出し方式を用いる請求項１１記載の半導体不揮発性記憶装置。
【請求項１３】
読み出しビット線およびリファレンスビット線の隣り合うビット線の電位は接地電圧VSSを印加することを特徴とする請求項８記載の半導体不揮発性記憶装置。
【請求項１４】
差動型センスアンプの方式は読み出しビット線およびリファレンスビット線をプリチャージ中またはプリチャージ後に、読み出しビット線に対してのみ、メモリセルのおおよそ１/２電流をメモリセル電流を打ち消す方向に流すことを特徴とする読み出し方式を用いる請求項１１ないし請求項１３のうちのいずれかに記載の半導体不揮発性記憶装置。
【請求項１５】
プリチャージおよび１/２電流の発生回路の電源電圧は外部電圧VCCに依存しない、装置内部で発生する安定化電源であることを特徴とする請求項１０乃至請求項１４のうちのいずれかに記載の半導体不揮発性記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発性記憶装置における読み出し動作速度の高速化技術に関し、例えば電気的書き換え可能なフラッシュメモリおよびフラッシュメモリを内蔵したシングルチップマイクロコンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリのような半導体不揮発性記憶装置内のメモリアレイを構成するメモリセルの接続を、主ビット線と副ビット線の階層構成とする技術はビット線の寄生容量を軽減でき、読み出し動作速度の高速化に有効な手段である。
【０００３】
このような例として、特開平4-14871号公報には、ビット線を階層とするDINOR型メモリセル接続、特開平6-077437号公報には、ビット線およびソース線を階層とするAND型メモリセル接続、特開平7-153857号公報には、ビット線およびソース線を階層し、さらに隣接メモリセル群のソースを共通としたHICR型メモリセル接続が提案されている。
【０００４】
また、フラッシュメモリのような半導体不揮発性記憶装置の読み出し動作を高速に行うためには、差動型センスアンプ方式が有効な手段である。差動入力となる読み出しビット線（以下データ線）とリファレンスビット線（以下リファレンス線）の取り方およびデータ線とリファレンス線の電流差（電圧差）を発生する従来技術を以下に説明する
第1に1991年のアイ・イー・イー・イー、インターナショナル、ソリッド-ステート、サーキッツコンファレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE )の頁260〜261に記載の公知例がある。
【０００５】
この第１の公知例は、データ線が接続される正規のメモリセルアレイの他に、専用のリファレンス線として用いられるダミーのビット線を持つメモリアレイであり、センスアンプ方式は折り返しビット線方式である。差動入力としてはデータ線のメモリセルのモ1モ,モ0モのセンスアンプ内の電圧に対して、リファレンス線側では1/2の電圧となるセンスアンプ感度とする差動センスアンプである。
【０００６】
第2に 1995年のアイ・イー・イー・イー、インターナショナル、ソリッド-ステート、サーキッツコンファレンス（IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE )の頁124〜125に記載のものがある。
【０００７】
第２の公知例でのセクタ読み出しは、メモリマットがセンスアンプに対して開放型(open bit line)であり、データ線側にのみ、あらかじめプリチャージし、メモリセルの情報によりプリチャージレベルを保つまたはメモリセルによりディスチャージされた後、リファレンス線側のビット線に対しプリチャージ電圧の1/2を供給する差動方式である。また、同公知でのランダムバイト読み出し動作では、メモリマット以外にダミーメモリセルを専用のリファレンス線とし用い、そのダミーメモリセルにリファレンス電流の1/2を流させ、差動入力とする方式である。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記特開平4-14871、特開平6-077437、特開平7-153857の各公報に記載のフラッシュメモリのメモリセル接続方式において、主ビット線と副ビット線を接続するトランジスタSiD-MOSは、高電圧印加を可能するトランジスタで構成される。なぜならば、メモリセルの書き換え動作時にメモリセルのドレイン端子またはソース端子に高電圧を印加して、メモリセルのしきい値電圧を書き換えるためである。そのため、トランジスタSiD-MOSの電流供給能力は低くなり、選択および非選択の信号波形に遅れが生じる。
【０００９】
また、ビット線と副ビット線を接続するトランジスタSiD-MOSの読み出し動作での役割（on状態）は、ビット線のプリチャージ、センシング、ディスチャージである。
【００１０】
図2は読み出し動作における主ビット線と副ビット線を接続するトランジスタSiD-MOSのゲート信号SiD(i=0,i=1)の波形と読み出し動作における役割を示す。ゲート信号SiDはビット線本数（数千ビット）に一致するトランジスタSiD-MOSを駆動するため、 SiD信号の波形は立ち上がり、立ち下がりともなだらかである。主ビット線と副ビット線を接続するトランジスタSiD-MOSのゲート信号SiDが完全に閉まっていない状態で、プリチャージを行うと副ビット線の電圧が上がる。次の読み出しサイクルでは、差動型センスアンプの読み出しビット線とリファレンスビット線に電圧差が生じる。この電圧差は読み出し動作に影響し、安定した高速読み出しの妨げとなる。したがって、プリチャージの開始は、SiD信号が立ち下がるまで、またなければならなく、その時間がオーバーヘッドとなる。
【００１１】
さらに、センシング後の主ビット線のディスチャージおよび副ビット線のディスチャージが終了した後、トランジスタSiD-MOSのゲート信号SiDを切り換える。 SiD信号が立ち上がっていないと 副ビット線のディスチャージが行えない。
【００１２】
したがって、トランジスタSiD-MOSのゲート信号の切り換え時間（立ち上がり時間、立ち下がり時間）が無駄の時間となっている。
【００１３】
差動型センスアンプを用いた従来技術のISSCC91,pp260-261およびISSCC95,pp124-125では、メモリマット以外に専用のリファレンス線が接続されるダミーのビット線を持つ折り返しビット線方式、メモリマットがセンスアンプに対して開放型(open bit line)方式、メモリマット以外にダミーメモリセルを専用のリファレンス線用とする方式が提案されている。しかしながら、データ線とリファレンス線でカラム（Ｙ系）構成が異なるため寄生容量、寄生抵抗に差ができる。また、制御信号が異なるためタイミングがずれる。さらに、データ線とリファレンス線が同一メモリアレイにない場合はノイズが異なる。リファレンス線用のメモリセルが固定されるため、読み出しディスターブの影響を常に受けている。これらは、読み出し速度の高速化を妨げている要因である。
【００１４】
本発明の目的は、読み出し動作速度の高速化を図ることができる半導体不揮発性記憶装置そして当該半導体不揮発性記憶装置を搭載したデータプロセッサを提供することである。メモリセルの接続を主ビット線と副ビット線の階層構成で、センスアンプを差動型とする半導体不揮発性記憶装置そして当該半導体不揮発性記憶装置を搭載したデータプロセッサを提供し、読み出し動作速度の高速化を図ることを目的とする。
【００１５】
【課題を解決するための手段】
上記の課題を解決するための、本発明の一例は、主ビット線と、主ビット線に接続される副ビット線と、副ビット線にソース・ドレイン経路が接続され、制御ゲートを有する不揮発性半導体メモリセルをアレイ状に複数配置したメモリセルアレイとを有し、主ビット線と、これに接続される副ビット線の間に第１のトランジスタのソース・ドレイン経路を配置し、副ビット線に、第２のトランジスタのソース・ドレイン経路を配置したことを特徴とする。
【００１６】
このとき、第１のトランジスタと第２のトランジスタは、相補的にオン・オフされることが好適である。また、主ビット線１つに対して、副ビット線が複数接続としてもよい。
【００１７】
動作的には、後に説明するように、第１のトランジスタが第１の状態で第２のトランジスタが第２の状態の時にメモリセルのセンシングが行われ、第１のトランジスタが第２の状態で第２のトランジスタが第１の状態の時に副ビット線の電位が変化する。
【００１８】
さらに、第１のトランジスタが第１の状態で第２のトランジスタが第２の状態の時に主ビット線の電位が変化する。
【００１９】
本発明において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２０】
まず、新たなメモリセル接続方式として主ビット線と副ビット線を接続するトランジスタSiD-MOSの他に副ビット線に対し、副ビット線をディスチャージを行うトランジスタSiDB-MOSを備える。該副ビット線をディスチャージを行うトランジスタのゲート信号SiDBは、メモリセルの接続を主ビット線と副ビット線の階層構成としているトランジスタSiD-MOSのゲート信号SiDの相補信号とする。
【００２１】
図3に読み出し動作速度の高速化を実現する、本発明の主ビット線と副ビット線を接続するトランジスタSiD-MOSのゲート信号SiD(i=0,i=1)の波形を示し、副ビット線のディスチャージを行うトランジスタSiDB-MOSの、ゲート信号SiDB(i=0,i=1)の読み出し動作における役割を説明する。
【００２２】
副ビット線のディスチャージを行うトランジスタSiDB-MOSにより、副ビット線のディスチャージ時間を読み出しサイクルの外に割り当てることができる。選択しているサイクル以外の時間を、その副ビット線のディスチャージに使うことができる。そのため、トランジスタSiD-MOSのゲート端子信号が選択される前に、主ビット線および副ビット線のプリチャージを開始することが可能となる。このように、プリチャージを前倒しに行なう機能を備えることで読み出し動作のサイクルを短縮でき、高速読み出し動作が可能となる。
【００２３】
さらに、主ビット線と副ビット線の階層構成としているトランジスタSiD-MOSのゲート端子を2系統とする。差動型センスアンプの入力信号のデータ線とリファレンス線は、同一メモリアレイ内であり、データ線のメモリセル群に近接するメモリセル群をリファレンス線とする。データ線とリファレンス線のメモリセル群を選択するトランジスタSiD-MOSのゲート信号SiDは同じ信号である。
【００２４】
また、データ線およびリファレンス線の隣接ビット線の電位は接地電圧VSSとする読み出し動作の機能を備えている。
【００２５】
差動型センスアンプは、データ線およびリファレンス線をプリチャージ中またはプリチャージ後に、データ線に対しメモリセルのおおよそ1/2電流をメモリセル電流を打ち消す方向に流す機能を備えている。前記、記載の読み出し速度の高速化を妨げている要因である課題を解決できる。
【００２６】
メモリセル接続の別手段としては、該副ビット線をディスチャージを行うトランジスタSiDB-MOSのソース端子電圧を読み出し動作時のメモリセルのドレイン端子電圧とし、メモリセルのソース端子電圧を接地電圧とする読み出し動作を備える。プリチャージが不要となり読み出し速度の高速化が図れる。
【００２７】
またメモリセル接続の別手段としては、該副ビット線をディスチャージを行うトランジスタSiDB-MOSのソース端子電圧を接地電圧とし、メモリセルのソース端子電圧を読み出し動作時のメモリセルのドレイン端子電圧とする読み出し動作を備える。ディスチャージが不要となり読み出し速度の高速化が図れる。
【００２８】
副ビット線とメモリセルのソース端子間に配置したトランジスタSiDB-MOS を、メモリセルの書き換え（書込み、消去）動作で使用する。メモリセルのドレイン端子またはソース端子に電圧を印加する動作中、トランジスタSiDB-MOS によりメモリセルのドレイン端子とソース端子とを接続し、メモリセルのドレインおよびソースの寄生容量の充放電をメモリセルに流すことを防止する動作を備える。メモリセルへのダメージを緩和する。
【００２９】
【発明の実施の形態】
（実施例）
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００３０】
図１は本発明の一実施例である半導体不揮発性記憶装置およびシングルチップマイクロコンピュータに内蔵した半導体不揮発性記憶装置おいて、原理を説明するためのメモリセル接続とメモリアレイ構成および差動型センスアンプ回路接続関係を示す図、図２は従来の読み出し動作に対してのSiDの波形と、読み出し動作における役割を示す概略図、図３は本実施例のSiD波形と、SiDB-MOS波形と、読み出し動作における役割を示す概略図、図4は本実施例の半導体不揮発性記憶装置を示す機能ブロック図、図5は内蔵電源回路の機能ブロック図、図6、図7は半導体不揮発性メモリセルのトランジスタを示す断面図、図8〜図10は従来のメモリアレイを構成するメモリセル群の接続方式を示す回路図、図11〜図13は本実施例における接続方式を示す回路図、図14はメモリセルの書き換え動作で発生する充電電流を示す断面模式図、図15は本発明による充電電流を対策した断面模式図、図16はそのタイミング波形を示す図、図17は従来の主ビット線、副ビット線等の電位波形を示す図、図18は本発明の主ビット線、副ビット線等の電位波形を示す図、図19は本発明のタイミング波形を示す図、図20は半導体不揮発性記憶装置を内蔵したシングルチップマイクロコンピュータを示す機能ブロック図、図21はその読み出し動作を示す図、図22は半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図、図23は半導体不揮発性記憶装置を用いたカードシステムを示す機能ブロック図である。
【００３１】
図4により本実施例の半導体不揮発性記憶装置の構成を説明する。本実施例の半導体不揮発性記憶装置は、たとえばしきい値電圧を電気的に書き換え可能なトランジスタからなるメモリアレイにより構成されるフラッシュメモリであり、メモリアレイＭｅｍｏｒｙ  Array、行アドレスバッファＸＡＤＢ、行アドレスデコーダＸＤＣＲ、データラッチ回路DL、センスアンプ回路ＳＡ、第1の列ゲートアレイ回路YG-Gate、第2の列ゲートアレイ回路YW-Gate、第3の列ゲートアレイ回路YT-Gate、列アドレスバッファＹＡＤＢ、列アドレスデコーダＹＤＣＲ、ソース・チャネル電位切り換え回路ＳＶＣ、入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、コントロール信号バッファ回路ＣＳＢ、内蔵電源回路ＶＳなどから構成されている。
【００３２】
また、この半導体不揮発性記憶装置において、コントロール信号バッファ回路ＣＳＢには、特に制限されるものではないが、たとえば外部端子／ＣＥ、／ＯＥ、／ＷＥ、ＳＣなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路ＭＣから外部端子Ｒ／（／Ｂ）にレディ／ビジィ信号が出力されている。なお、本実施例における／ＣＥ、／ＯＥ、／ＷＥなどの「／」は相補信号を表している。
【００３３】
さらに、内蔵電源回路ＶＳにおいては、特に制限されるものではないが、たとえば外部から電源電圧Ｖｃｃが入力され、読み出しワード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、低いしきい値電圧ＶｔｈＬに対応する書き込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、高いしきい値電圧ＶｔｈＨに対応する消去ベリファイワード線電圧Ｖｅｖ、消去チャネル・ソース電圧Ｖｅｃ、書き込みドレイン端子電圧Ｖｗｄ、センスアンプ回路電圧VSA、書き込みドレイン電圧トランスファー電圧Vwtなどが生成されるようになっている。なお、上記各電圧は外部から供給されるようにしてもよい。
【００３４】
ここで生成された各電圧は、読み出しワード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧Ｖｅｗ、消去ベリファイワード線電圧Ｖｅｖおよび書き込みドレイン電圧トランスファー電圧Vwtが列アドレスデコーダＸＤＣＲに、消去チャネル・ソース電圧Ｖｅｃがソース・チャネル電位切り換え回路ＳＶＣに、書き込みドレイン端子電圧Ｖｗｄがデータラッチ回路DLに、センスアンプ回路電圧VSAがセンスアンプ回路SA、書き込みドレイン電圧トランスファー電圧Vwtが列ゲートアレイ回路YW-Gate、YT-Gateにそれぞれ入力されている。
【００３５】
図4においてセンスアンプ回路SAは図1に示す信号PC、HPC0、HPC1、DCSをゲート入力とするトランジスタを含む。第3の列ゲートアレイ回路YT-GateはDCB0、DCB1をゲート入力とするトランジスタを含む。
【００３６】
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号ＡＸ、ＡＹを受ける行、列アドレスバッファＸＡＤＢ、ＹＡＤＢを通して形成された相補アドレス信号が行、列アドレスデコーダＸＤＣＲ、ＹＤＣＲに供給される。また特に制限されるものではないが、たとえば上記行、列アドレスバッファＸＡＤＢ、ＹＡＤＢは装置内部のチップイネーブル選択信号により活性化され、外部端子からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
【００３７】
行アドレスデコーダＸＤＣＲは、行アドレスバッファＸＡＤＢの相補アドレス信号に従ったメモリセル群のワード線ＷＬの選択信号を形成し、列アドレスデコーダＹＤＣＲは、列アドレスバッファＹＡＤＢの相補アドレス信号に従ったメモリセル群のビット線BLの選択信号を形成する。これにより、メモリアレイＭｅｍｏｒｙ  Array内において、任意のワード線ＷＬおよびビット線BＬが指定されて所望とするメモリセルが選択される。
【００３８】
特に制限されるものではないが、たとえばメモリセルの選択は８ビットないし１６ビットあるいは32ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダＸＤＣＲと列アドレスデコーダＹＤＣＲによりメモリセルは８個ないし１６個あるいは32個などが選択される。１つのデータブロックのメモリセルはワード線方向（行方向）にＸ個、データ線方向（列方向）にＹ個とすると、Ｘ×Ｙ個のメモリセル群のデータブロックが８個ないし１６個あるいは32個などから構成される。
【００３９】
ところで、本実施例において、内蔵電源回路ＶＳで発生する電圧は、内蔵電源電圧値が外部電源電圧Ｖｃｃより低い電圧値の発生には、抵抗またはＭＯＳトランジスタを用いて外部電源電圧Ｖｃｃを分圧させ、また外部電源電圧Ｖｃｃより高い電圧値の発生には、昇圧ポンプ回路を用いる。
【００４０】
図5では、内蔵電源電圧の精度を必要とする場合のブロック構成を説明する。内蔵電源回路ＶＳは、基準電圧発生回路Reference Voltage Generator、降圧回路Voltage Lowering Circuit、昇圧ポンプ回路Booster Pump Circuit、リミッタ回路Limiter Circuit、電源切り換え回路から構成され、出力電源電圧はたとえばワード線WLを選択する行アドレスデコーダＸＤＣＲ内の電源変換回路Voltage Transformer、ドライバー回路Driverに接続され、モードコントロール回路ＭＣから制御されている。低いしきい値電圧ＶｔｈＬに対応する書き込みベリファイワード線電圧Ｖｗｖの発生は、カレントミラー回路などで構成される降圧回路に基準電圧発生回路の基準電圧を用いることにより、電圧精度の向上が図れる。また、メモリセルの高いしきい値電圧をベリファイするワード線電圧Ｖｅｖの発生は、昇圧ポンプ回路で発生させた後、基準電圧発生回路の基準電圧をリミッタ回路に用いることにより、電圧精度の向上が図れる。
【００４１】
読み出し動作時のプリチャージおよび1/2電流を発生するトランジスタの電源電圧VSAは、書き込みベリファイワード線電圧Ｖｗｖの発生と同様にカレントミラー回路などで構成される降圧回路に基準電圧発生回路の基準電圧を用いることにより、電圧精度の向上が図れる。
【００４２】
上記メモリセルは、特に制限されるものではないが、たとえばＥＰＲＯＭのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートを有する公知のメモリセルである。ここでは、制御ゲートと浮遊ゲートとを有するメモリセルの構造を説明する。
【００４３】
図6のメモリセルは、スタック型のメモリセル構造である。
【００４４】
図7はスプリット型のメモリセル構造である。特に制限されるものではないが、たとえば単結晶Ｐ型シリコンからなる半導体基板上に形成される。
【００４５】
すなわち、この不揮発性メモリセルは、図6および図7に示すようにワード線電極1、ドレイン電極2、ソース電極3、基板電極4、制御ゲート5、浮遊ゲート6、ドレイン・ソース領域の高不純物濃度のＮ型拡散層7、層間絶縁膜8、トンネル絶縁膜9、Ｐ型基板10からなるトランジスタ１素子によって、１つのフラッシュ消去型のＥＥＰＲＯＭセルが構成されている。
【００４６】
メモリセルを複数接続するメモリセル群については、種々の接続例が提案されており、特に制限されるものではないが、たとえば図8〜図10に示すようなＤＩＮＯＲ接続方式、ＡＮＤ接続方式、ＨＩＣＲ接続方式などがあり、そのメモリセル接続方式に対して本発明である副ビット線をディスチャージを行うトランジスタSiDB-MOSを副ビット線に接続する。
【００４７】
図11〜図13に示すものは、図8〜図10に対応する本発明のメモリセル接続方式である。しかし、これに制限されるものではなく、主ビット線と副ビット線の階層構成としているトランジスタSiD-MOSを含む他の接続方式にも本発明を適用することは可能である。
【００４８】
図8は、ＤＩＮＯＲ接続方式によるメモリセルの接続例であり、ビット線を階層構成とするトランジスタSiD-MOSをメモリセル以外に含んでいる。メモリセルのＭＯＳトランジスタのゲート端子はワード線WL0〜WLiに接続され、メモリセル群のドレイン端子は副ビット線に接続され、ビット線を階層構成とするトランジスタSiD-MOSを介してビット線BL0〜BL2に接続される。また、メモリセルのソース端子は共通ソース線に接続される。DINOR接続方式で本発明を適用した接続方式を図11に示す。副ビット線とメモリセルのソースに対してトランジスタSiDB-MOSを配置する。
【００４９】
図9は、ＡＮＤ接続方式による接続例を示し、主ビット線と副ビット線を階層構成とするトランジスタSiD-MOSと、共通ソース線とメモリセル群の副ソース線を階層構成とするトランジスタSiS-MOSがメモリセルのドレイン端子およびソース端子に接続される。 ＡＮＤ接続方式で本発明を適用した接続方式を図12に示す。副ビット線とメモリセル群の副ソース線に対してトランジスタSiDB-MOSを配置する。
【００５０】
図10は、ＨＩＣＲ接続方式によるメモリセルの接続例で、隣接メモリセル群の副ソース線を共通としている。 HICR接続方式で本発明を適用した接続方式を図13に示す。副ビット線と隣接メモリセル群の共通副ソース線に対してトランジスタSiDB-MOSを配置する。
【００５１】
具体的に、DINOR接続方式に適用したメモリセル接続方式を示す図1と半導体不揮発性記憶装置の構成を示す図4を用い接続関係を明らかにする。メモリアレイは、メモリセルＭＯＳＭ0〜Ｍ15と、ワード線ＷＬ０〜ＷＬ3、ビット線BＬ０〜BＬ3、ビット線階層トランジスタSiD-MOSのゲート信号S0D〜S1D、副ビット線とメモリセルのソースに対して配置したトランジスタSiDB-MOSのゲート信号S0DB〜S1DB、および共通のソース線とにより構成されている。共通のソース線の電位およびメモリセルアレイのウェルの電位は、ソース・チャネル電位切り換え回路ＳＶＣにより切り換えられる。図1のメモリアレイにおいて、同じ行に配置されたメモリセル、たとえばM0,M2,M4,M6の制御ゲートは同一のワード線ＷＬ０に接続され、同じ列に配置されたメモリセル、たとえばM0,M1のドレインはS0D信号をゲートとするトランジスタSiD-MOSを介し、M8,M9のドレインはS1D信号をゲートとするトランジスタSiD-MOSを介し同一のビット線BＬ０に接続されている。
【００５２】
メモリセル群とトランジスタSiD-MOSのゲート信号の関係は、次の通りである。メモリセル群M0,M1、メモリセル群M6,M7、メモリセル群M10,M11およびメモリセル群M12,M13の副ビット線はS0D信号をゲートとするトランジスタSiD-MOSを介しおのおののビット線BL0、 BL3、 BL1およびBL2に接続される。メモリセル群M2,M3、メモリセル群M4,M5、メモリセル群M8,M9およびメモリセル群M14,M15の副ビット線はS1D信号をゲートとするSiD-MOSを介しビット線BL1、 BL2、 BL0およびBL3に接続される。
【００５３】
図１から明かのように、おのおののメモリセル群の副ビット線とメモリセルのソースを接続するトランジスタSiDB-MOSのゲート信号は、そのメモリセル群の副ビット線とビット線を接続するトランジスタSiD-MOSのゲート信号の相補信号である。
【００５４】
主ビット線BＬ０〜BＬ3の片側には、制御信号YWをゲート信号とするトランジスタYW-MOSが接続され、 YW-MOSを介しメモリセルの書き込みの情報を保持するデータラッチ回路DLが接続される。ビット線BＬ０〜BＬ3のもう一方側には書き換え動作時のビット線電位がセンスアンプ回路SA等に伝わることを阻止する制御信号YTをゲート信号とするトランジスタYT-MOSが接続される。さらに、上記列アドレスデコーダＹＤＣＲによって形成された選択信号を受ける列選択スイッチYG-MOSを介してセンスアンプ回路SAに接続される。トランジスタYW-MOSおよびYT-MOSは高電圧印加を可能するトランジスタで構成される。
【００５５】
図4において、データ入出力線には外部端子Ｉ／Ｏからマルチプレクサ回路ＭＰを介して入力される書き込み信号を受ける書き込みデータの入力バッファ回路ＤＩＢの外部端子が、書き込み時にオンとなる書き込み制御信号を受けるスイッチＭＯＳを介して接続され、書き込み情報を主ビット線を経由してデータラッチ回路DL に情報が保持される。この書き込み時には、データラッチ回路DLの電源電圧がメモリセルのドレイン端子電圧となり、入力された情報によりメモリセルの書き込みが行なわれる。
【００５６】
読み出し動作においては、センスアンプ回路SAが動作し、さらに読み出しデータの出力バッファ回路ＤＯＢを通りマルチプレクサ回路ＭＰを介して外部端子Ｉ／Ｏに接続される。
【００５７】
しきい値の高いメモリセルは、その浮遊ゲートに電子が蓄積されているため、制御ゲートすなわちワード線ＷＬに選択電位を与えてもドレイン電流は流れない。他方、浮遊ゲートに電子の注入が行われていないメモリセルのしきい値は低く、ワード線ＷＬに選択電位を与えた場合に電流が流れる。このドレイン電流をセンスアンプ回路ＳＡで読み出すことにより、メモリセルのしきい値の高低を記憶装置の情報とする。
【００５８】
読み出し動作、書き換え動作（消去動作および書き込み動作）などの動作モードには、上記外部端子／ＣＥ、／ＷＥのチップイネーブル信号、ライトイネーブル信号の活性と外部端子Ｉ／Ｏのデータ、たとえば読み出し動作００Ｈ、消去動作２０Ｈ、書き込み動作１０Ｈなどによるコマンド入力により各動作モードとなり、この場合にコントロール信号バッファ回路ＣＳＢで各動作に必要な内部信号を発生する。
【００５９】
また、書き換え動作中であるか、書き換え動作が終了したか、消去動作中か否か、書き込み動作中か否かをステータスポーリングまたはレディ／ビジィ信号などにより外部から知ることを可能とする。セクタ単位での連続的な読み出し動作およびセクタ単位での書き込みデータ（セクタデータ）の受け付けなどにおいては、外部端子ＳＣからの信号に同期させて出力および入力させてもよい。
【００６０】
以下、消去動作について説明する。選択メモリセルの各電圧は、制御ゲートに例えば10V程度、ウェルおよびソースに負の電圧例えば-9V程度を印加する。浮遊ゲートとチャンネル間とに電圧差が生じ、チャンネル内の電子が浮遊ゲート内にFowler-Nordheimトンネル現象で注入される。メモリセルのドレイン端子はopenとし、メモリセルを介した定常電流が流れることを防止する。図4においてアドレスデコーダＸＤＣＲに供給される電圧が消去ワード線電圧Ｖｅｗであり、消去チャネル・ソース電圧Ｖｅｃがソース・チャネル電位切り換え回路ＳＶＣに供給される。ビット線を階層構成とするトランジスタSiD-MOSのゲート信号は、負電圧の消去チャネル・ソース電圧Ｖｅｃとなる。また、副ビット線とメモリセルのソース間トランジスタSiDB-MOSのゲート信号は、接地電圧VSS(0V)とする。
【００６１】
これにより、消去時のメモリセルのしきい値電圧を、読み出し時の選択ワード線電圧であるＶｒｗ以上とすることができる。消去動作では、消去を何回かに分けた消去パルスの繰り返し印加によって消去を行なうとともに、消去後に毎回、メモリセルのしきい値電圧を検証する動作（消去ベリファイ）が行なわれる。消去ベリファイワード線電圧Ｖｅｖは例えば5V程度に設定される。
【００６２】
書き込み動作では、制御ゲートを例えば-9V 程度の負の電圧を印加し、書き込みのメモリセルのドレイン端子には選択的に例えば5V程度の電圧を印加することで、浮遊ゲートとドレイン間とに電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheimトンネル現象で引き抜かれる。非選択のメモリセルのドレイン端子には接地電圧のVSS(0V)を印加することで、電圧差を抑え、浮遊ゲート内の電子の放出を防ぐ。図4においてアドレスデコーダＸＤＣＲに供給される電圧が書き込みワード線電圧Ｖｗｗであり、書き込みドレイン端子電圧Ｖｗｄがデータラッチ回路DLに供給される。ビット線を階層構成とするトランジスタSiD-MOSのゲート信号は、 SiD-MOS自身のしきい値電圧を考慮して例えば6V程度の電圧を印加する。また、副ビット線とメモリセルのソース間トランジスタSiDB-MOSのゲート信号は、消去時同じ接地電圧のVSS(0V)とする。
【００６３】
これにより、書き込み時のメモリセルのしきい値電圧を、読み出し時の選択ワード線電圧であるＶｒｗ以下とすることができる。書き込み動作では、消去動作と同様に書き込みを何回かに分けた書き込みパルスの繰り返し印加によって書き込みを行なうとともに、書き込み後に毎回、メモリセルのしきい値電圧を検証する動作（書き込みベリファイ）が行なわれる。書き込みベリファイワード線電圧Ｖｗｖは例えば2V程度に設定される。
【００６４】
メモリセルの書き換え動作（書込み動作、消去動作）で、メモリセルのドレイン端子またはソース端子に電圧を印加すると図14に示すように、ワード線すなわち制御ゲートの電圧が正電圧で有れば、メモリセルのドレインおよびソースの寄生容量の充放電流がメモリセルに流れる。この瞬間には、ホットエレクトロンが発生し、浮遊ゲートに電子が注入されメモリセルのしきい値電圧が変動し、トンネル膜を電子が通過することによりトンネル膜にダメージを与える。
【００６５】
図15には、本発明の副ビット線とメモリセルのソース端子間に配置したトランジスタSiDB-MOS を適用した、メモリセルの書き換え動作を示す。メモリセルのドレイン端子またはソース端子に電圧を印加する動作中、トランジスタSiDB-MOSによりメモリセルのドレイン端子とソース端子とを接続し、メモリセルのドレインおよびソースの寄生容量の充放電をメモリセルに流すことを防止する。
【００６６】
図16にはドレイン側に電子を引き抜く書込み動作の一例であるタイミング波形を示す。少なくともメモリセルのドレイン端子に電圧を印加する時および電圧を切る時には、ゲート信号SiDBが活性され、メモリセルのドレイン端子とソース端子とを接続する。
【００６７】
副ビット線とメモリセルのソース端子間に配置したトランジスタSiDB-MOS を、メモリセルの書き換え（書込み、消去）動作で使用することにより、メモリセルのドレインおよびソースの寄生容量の充放電をメモリセルに流すことを防止し、メモリセルのしきい値電圧の変動を抑制することができるので、安定した高速の読み出し動作が可能となる。
【００６８】
図17には従来のメモリセル接続方式図8において、読み出し動作で前倒しプリチャージを行なった主ビット線、副ビット線等の電位波形を示す。ビット線と副ビット線を接続するトランジスタSiD-MOSのゲート信号SiDが完全に閉まっていない状態で、次の読み出しサイクル1のプリチャージ信号PCを活性させると、副ビット線の電圧が0.5V程度上がる。次の読み出しサイクル2では差動型センスアンプのデータ線とリファレンス線に電圧差が生じる。この電圧差は読み出し動作に影響し、安定した高速読み出しの妨げとなる。したがって、プリチャージの開始はSiD信号が立ち上がるまで、またなければならなく、その時間がオバーヘッドとなる。
【００６９】
図18には本発明の副ビット線をディスチャージを行うトランジスタSiDB-MOSを設けたメモリセル接続方式で、読み出し動作で前倒しプリチャージを行なった主ビット線、副ビット線等の電位波形を示す。読み出しサイクル1のプリチャージ信号PCにより、副ビット線の電圧は一旦上がるが、副ビット線をディスチャージを行うトランジスタSiDB-MOSのゲート信号SiDBが活性されているため、副ビット線の電圧はトランジスタSiDB-MOSを介して、再び接地電圧のVSSに戻る。したがって、次の読み出しサイクル2では差動型センスアンプのデータ線とリファレンス線間には電圧差が生じない。
【００７０】
プリチャージの開始をSiD信号が立ち下がる前とする前倒しプリチャージ方式をとることにより、読み出し動作のサイクルを短縮でき、高速動作が可能となる。
【００７１】
図19には、図1における読み出し動作で必要な信号線の、読み出し動作開始時のタイミング波形を示す。読み出し動作では図1の主ビット線BＬ０〜BＬ3の両側にある、トランジスタYW-MOSのゲート信号YWは非活性とし、トランジスタYT-MOSのゲート信号YTは活性させる。プリチャージおよび1/2電流の発生回路の電源電圧は外部電圧VCCに依存しない、装置内部で発生する安定化電源電圧、例えば2.5V程度の電圧を印加する。プリチャージ信号PCの開始は列アドレスを入力とするYG-Gateの選択と同じタイミングである。またこの時に、主ビット線を接地電圧VSSにするトランジスタのゲート信号DCB0を非活性とする。言い換えれば、差動センスアンプの入力となるデータ線およびリファレンス線以外の主ビット線を接地電圧VSSにする。これにより、データ線およびリファレンス線の隣接主ビット線の電位は接地電圧VSSであり、常に安定した負荷容量がつく。プリチャージをデータ線およびリファレンス線に対し行う。
【００７２】
プリチャージ信号PC終了に合わせて、データ線に対しメモリセルのおおよそ1/2電流をメモリセル電流を打ち消す方向に流すトランジスタのゲート信号HPC0を活性する。このタイミングはプリチャージ信号PC活性中であってもよい。その後、主ビット線と副ビット線の階層構成としているトランジスタSiD-MOSのゲート信号SiDが立ち上がり、副ビット線をディスチャージを行うトランジスタSiDB-MOSが立ち下がる。
【００７３】
今、読み出し対象のメモリセルM0のしきい値電圧が低い状態VthLでは、メモリセルの電流から1/2電流が引かれた電流により主ビット線の電圧は、プリチャージ電圧より下がる。また、読み出し対象のメモリセルM0のしきい値電圧が高い状態VthHでは、1/2電流が流れ主ビット線の電圧は、プリチャージ電圧より上がる。このデータ線(BL0)電圧とリファレンス線(BL2)のプリチャージ電圧とを比較することにより、安定した高速の読み出し動作ができる。
【００７４】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
たとえば、本実施例の半導体不揮発性記憶装置については、フラッシュメモリに適用した場合について説明したが、本発明は前記実施例に限定されるものではなく、ＥＥＰＲＯＭ、ＥＰＲＯＭなどの電気的に書き換え可能な他の不揮発性の半導体記憶装置について広く適用可能である。
【００７６】
図20には、本発明を適用して好適なシングルチップマイクロコンピュータのブロック図が示されている。同図において、21はCPU（中央処理装置）、12は前記記載の実施例の半導体不揮発性記憶装置であるフラッシュメモリ、13は上記CPU21が実行すべきプログラムや固定データを記憶するROM、14は上記CPU21による演算結果を記憶したり、CPUの作業領域を提供するRAM、15は上記各メモリと外部の主メモリ（図外のハードディスク記憶装置等）内との間でデータを所定のブロック単位で転送する制御をつかさどるDMAコントローラである。
【００７７】
また、16は外部装置との間でシリアル通信を行うシリアル・コミュニケーション・インターフェース回路、17はCPU21のタイマとして機能するタイマ回路、18は発振回路を有しシステムクロックＣＫを形成するクロックパルス発生回路、IOP1〜IOP9はチップの入出力ポートである。この実施例のマイクロコンピュータは、上記CPU21とメモリ12、13、14やDMAコントローラ15および入出力ポートIOPとの間を接続するメインアドレスバスIABとメインデータバスIDBの他に、シリアル通信用のシリアル・コミュニケーション・インターフェース回路16やタイマ回路17等の周辺回路と入出力ポートIOP1〜IOP9との間を接続する周辺アドレスバスPABおよび周辺データバスPDBが設けられている。
【００７８】
更に、上記メインアドレスバスIABおよびメインデータバスIDBと周辺アドレスバスPABおよび周辺データバスPDBとの間の信号の転送を制御するとともに、各バスの状態を制御するバスシーケンスコントローラ19が設けられている。特に制限はないが、上記周辺アドレスバスPABおよび周辺データバスPDBには全ての入出力ポートIOP1〜IOP9が接続されているが、メインアドレスバスIABおよびメインデータバスIDBには、一部の入出力ポートIOP1〜IOP5のみが接続されている。
【００７９】
なお、図20に示されているCPU21および回路ブロック（12〜19）並びにバス（IAB、IDB、PAB、PDB）は単結晶シリコン基板のような一個の半導体チップ20上において形成される。
【００８０】
図21には、本実施例のシングルチップマイクロコンピュータに内蔵した半導体不揮発性記憶装置を読み出し動作を示す。システムクロックＣＫに対応した読み出しは、図20のバスシーケンスコントローラ19で発生するフラッシュメモリモジュール選択信号MSNおよびリードストローブ信号RDNにより可能となる。
【００８１】
また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル・スチル・カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図22によりコンピュータシステムについて説明する。
【００８２】
図22において、このコンピュータシステムは、情報機器としての中央処理装置ＣＰＵ、情報処理システム内に構築したＩ／Ｏバス、Ｂｕｓ  Ｕｎｉｔ、主記憶メモリや拡張メモリなどの高速メモリをアクセスするメモリ制御ユニットＭｅｍｏｒｙ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ、基本制御プログラムが格納されたＲＯＭ、先端にキーボードが接続されたキーボードコントローラＫＢＤＣなどによって構成される。さらに、表示アダプタとしてのＤｉｓｐｌａｙ  ＡｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄｉｓｐｌａｙ  Ａｄａｐｔｅｒの先端にはディスプレイＤｉｓｐｌａｙが接続されている。
【００８３】
そして、上記Ｉ／ＯバスにはパラレルポートＰａｒａｌｌｅｌ  Ｐｏｒｔ  Ｉ／Ｆ、マウスなどのシリアルポートＳｅｒｉａｌ  Ｐｏｒｔ  Ｉ／Ｆ、フロッピーディスクドライブＦＤＤ、上記Ｉ／ＯバスよりのＨＤＤ  Ｉ／Ｆに変換するバッファコントローラＨＤＤ  Ｂｕｆｆｅｒが接続される。また、上記メモリ制御ユニットＭｅｍｏｒｙ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔからのバスと接続されて拡張ＲＡＭおよび主記憶メモリとしてのＤＲＡＭが接続されている。
【００８４】
ここで、このコンピュータシステムの動作について説明する。電源が投入されて動作を開始すると、まず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を行う。そして、補助記憶装置からシステムプログラムを主記憶メモリとしてのＤＲＡＭにロードする。また、上記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤＤコントローラにＨＤＤをアクセスするものとして動作する。
【００８５】
そして、システムプログラムのロードが終了すると、ユーザの処理要求に従い、処理を進めていく。なお、ユーザは上記Ｉ／Ｏバス上のキーボードコントローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ  Ａｄａｐｔｅｒにより処理の入出力を行いながら作業を進める。そして、必要に応じてパラレルポートＰａｒａｌｌｅｌ  Ｐｏｒｔ  Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ  Ｐｏｒｔ  Ｉ／Ｆに接続された入出力装置を活用する。
【００８６】
また、本体上の主記憶メモリとしてのＤＲＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭにより主記憶を補う。ユーザがファイルを読み書きしたい場合には、ユーザは上記ＨＤＤが補助記憶装置であるものとして補助記憶装置へのアクセスを要求する。そして、本発明のフラッシュメモリによって構成されたフラッシュファイルシステムはそれを受けてファイルデータのアクセスを行う。
【００８７】
以上のようにして、フラッシュメモリなどの記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。
【００８８】
さらに、ノート型パーソナルコンピュータ、携帯情報端末などのコンピュータシステムにおいては、システムに挿脱可能に設けられるPCカードなどが用いられる。
【００８９】
図23はPCカードの例を示す。ROMおよびRAMを有する中央処理装置ＣＰＵと、このＣＰＵとの間でデータの送受信が可能に接続されるフラッシュアレイFLASH-ARRAY、コントローラControllerと、データの送信が可能に接続されるコントロールロジック回路Control Logic、バゥファ回路Buffer、インタフェース回路Ibterfaceなどから構成されている。
【００９０】
また、このPCカードにおいては、フラッシュアレイFLASH-ARRAY、コントロールロジック回路Control Logic、バゥファ回路Buffer、インタフェース回路Ibterfaceの間でデータの送受信が可能となっており、 PCカードはシステム本体への挿入状態においてインタフェース回路Ibterfaceを介してシステムバスSYSTEM-BUSに接続されるようになっている。
【００９１】
例えば、中央処理装置ＣＰＵは8ビットのデータ形式により全体の管理を行ない、インタフェース制御、書き換えおよび読み出し動作制御、さらに演算処理などをつかさどり、またフラッシュアレイFLASH-ARRAYは例えば32Mビットのフラッシュデバイスアレイで形成され、例えば1セクタは512バイトのデータエリアと16バイトのユーティリティエリアからなり、8192セクタが1デバイスとなっている。
【００９２】
また、コントローラControllerは、セルベースまたはディスクリートICなどから形成され、DRAMまたはSRAMなどによるセクタテーブルが設けられている。コントロールロジック回路Control Logicからは、タイミング信号、コントロール信号が発生され、またバゥファ回路Bufferは書き換え時のデータの一時的な格納のために用いられる。
【００９３】
以上のように、フラッシュメモリなどの記憶装置はPCカードにも用いることができ、さらにこの不揮発性の半導体記憶装置は電気的にデータの書き換えが要求される各種システムに広く用いることができる。
【００９４】
以上のようにして、フラッシュメモリなどの記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。
【００９５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００９６】
(1).メモリセル接続方式として主ビット線と副ビット線を接続するトランジスタSiD-MOSの他に副ビット線に対し、副ビット線をディスチャージを行うトランジスタSiDB-MOSを備え、読み出し動作時にSiD-MOSのゲート端子信号が選択される前に、ビット線のプリチャージを開始することにより、読み出し動作のサイクルを短縮でき、高速動作が可能となる。
【００９７】
(2).差動型センスアンプの読み出しビット線とリファレンスビット線を同一メモリアレイ内とすることで、安定した高速の読み出し動作が可能となる。
【００９８】
(3). 副ビット線とメモリセルのソース端子間に配置したトランジスタSiDB-MOS を、メモリセルの書き換え（書込み、消去）動作で使用することにより、メモリセルのドレインおよびソースの寄生容量の充放電をメモリセルに流すことを防止し、メモリセルのしきい値電圧の変動を抑制することができるので、安定した高速の読み出し動作が可能となる。
【図面の簡単な説明】
【図１】図１は本発明の、原理を説明するためのメモリセル接続とメモリアレイ構成および差動型センスアンプ回路接続関係を示す図である。
【図２】本実施例に対して従来の読み出し動作におけるビット線と副ビット線を接続するトランジスタのゲート信号SiDの波形と、読み出し動作における役割を示す概略図である。
【図３】本実施例のSiD波形と、副ビット線をディスチャージを行うトランジスタSiDB-MOSのゲート信号SiDB-MOSのゲート信号と、読み出し動作における役割を示す概略図である。
【図４】本実施例における半導体不揮発性記憶装置を示す機能ブロック図である。
【図５】本実施例における半導体不揮発性記憶装置内の内蔵電源回路の機能ブロック図である。
【図６】本実施例において、半導体不揮発性メモリセル（スタック型）のトランジスタを示す断面図である。
【図７】本実施例において、半導体不揮発性メモリセル（スプリット型）のトランジスタを示す断面図である。
【図８】従来のメモリマトリックスを構成するメモリセルの接続例（DINOR）を示す回路図である。
【図９】従来のメモリマトリックスを構成するメモリセルの接続例（AND）を示す回路図である。
【図１０】従来のメモリマトリックスを構成するメモリセルの接続例（HICR）を示す回路図である。
【図１１】本発明をメモリセル接続DINORに適用したメモリセルの接続を示す回路図である。
【図１２】本発明をメモリセル接続ANDに適用したメモリセルの接続を示す回路図である。
【図１３】本発明をメモリセル接続HICRに適用したメモリセルの接続を示す回路図である。
【図１４】メモリセルの書き換え動作で発生する充電電流を示す断面模式図である。
【図１５】本発明を適用したによるメモリセルの書き換え動作で発生する充電電流を対策した断面模式図である。
【図１６】本発明を適用したによるメモリセルの書き換え動作のタイミング波形を示す図である。
【図１７】従来の読み出し動作で前倒しプリチャージを行なった主ビット線、副ビット線等の電位波形を示す図である。
【図１８】本発明で前倒しプリチャージを行なった主ビット線、副ビット線等の電位波形を示す図である。
【図１９】本発明の前倒しプリチャージ方式のタイミング波形を示す図である。
【図２０】本実施例の半導体不揮発性記憶装置を内蔵したシングルチップマイクロコンピュータを示す機能ブロック図である。
【図２１】本実施例のシングルチップマイクロコンピュータに内蔵した半導体不揮発性記憶装置を読み出し動作を示す図である。
【図２２】本実施例の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。
【図２３】本実施例の半導体不揮発性記憶装置を用いたカードシステムを示す機能ブロック図である。
【符号の説明】
Ｍｅｍｏｒｙ  Array  メモリアレイ
ＸＡＤＢ  行アドレスバッファ
ＸＤＣＲ  行アドレスデコーダ
ＤＬ  データラッチ回路
ＳＡ  センスアンプ回路
YG-Gate  第1の列ゲートアレイ回路
YW-Gate  第2の列ゲートアレイ回路
YT-Gate  第3の列ゲートアレイ回路
ＹＡＤＢ  列アドレスバッファ
ＹＤＣＲ  列アドレスデコーダ
ＳＶＣ  ソース・チャネル電位切り換え回路
ＤＩＢ  入力バッファ回路
ＤＯＢ  出力バッファ回路
ＭＰ  マルチプレクサ回路
ＭＣ  モードコントロール回路
ＣＳＢ  コントロール信号バッファ回路
ＶＳ  内蔵電源回路
1  ワード線電極
2  ドレイン電極
3  ソース電極
4  基板電極
5  制御ゲート
6  浮遊ゲート
7  ドレイン・ソース領域の高不純物濃度のＮ型拡散層
8  層間絶縁膜
9  層間絶縁膜
10   Ｐ型基板
11  低不純物濃度のＰ型拡散層
12  フラッシュメモリ（半導体不揮発性記憶装置）
13  ROM
14  RAM
15  DMAコントローラ回路
16  シリアル・コミュニケーション・インターフェース回路
17  タイマ回路
18  クロックパルス発生回路
19  バスシーケンスコントローラ回路
20  半導体チップ
21  CPU（中央処理装置）
IOP1〜IOP9  入出力ポート
IAB  メインアドレスバス
IDB  メインデータバス
PAB  周辺アドレスバス
PDB  周辺データバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003990485.tif 000011
【図１１】
0003990485.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003990485.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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