(57)【特許請求の範囲】
【請求項１】
Ｓｉからなる半導体基板の表面領域に、上記半導体基板を熱酸化して形成したＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部に、少なくとも１種類の金属を導入する工程（ｂ）と、
上記金属を上記初期絶縁膜内で拡散させるための熱処理を行なって、上記半導体基板の少なくとも一部の上に、上記初期絶縁膜よりも比誘電率の大きい少なくとも１つの高誘電体膜を形成する工程（ｃ）とを含み、
上記工程（ｂ）では、プラズマ中の金属のイオンを上記初期絶縁膜に注入する絶縁膜の形成方法。
【請求項２】
請求項１に記載の絶縁膜の形成方法において、
上記工程（ａ）では、上記初期絶縁膜として、ＳｉＯ２膜に代えてシリコン酸窒化膜を形成することを特徴とする絶縁膜の形成方法。
【請求項３】
請求項１又は２に記載の絶縁膜の形成方法において、
上記工程（ｂ）では、上記金属としてＨｆ，Ｚｒ及びＡｌから選ばれる少なくとも１つの金属を注入することを特徴とする絶縁膜の形成方法。
【請求項４】
請求項１に記載の絶縁膜の形成方法において、
上記工程（ｃ）では、上記初期絶縁膜のうち上記半導体基板との間の界面付近の領域にＳｉＯ２膜を残すことを特徴とする絶縁膜の形成方法。
【請求項５】
請求項１〜４のうちいずれか１つに記載の絶縁膜の形成方法において、
上記工程（ｂ）では、上記初期絶縁膜のうち第１のトランジスタ形成領域のみに上記金属を導入し、
上記工程（ｃ）では、上記初期絶縁膜のうち第１のトランジスタ形成領域のみに上記高誘電体膜を形成し、
上記高誘電体膜を第１のトランジスタのゲート絶縁膜として用い、上記初期絶縁膜を第１のトランジスタよりも動作速度の遅い第２のトランジスタのゲート絶縁膜として用いることを特徴とする絶縁膜の形成方法。
【請求項６】
請求項１〜４のうちいずれか１つに記載の絶縁膜の形成方法において、
上記工程（ｂ）では、上記初期絶縁膜の複数の領域に、上記少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、
上記工程（ｃ）では、上記複数の金属を上記初期絶縁膜内に拡散させて、上記少なくとも１つの高誘電体膜として、上記初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成することを特徴とする絶縁膜の形成方法。
【請求項７】
請求項１〜４のうちいずれか１つに記載の絶縁膜の形成方法において、
上記工程（ｂ）では、上記初期絶縁膜の複数の領域に、１種類の金属を互いに異なる濃度で導入し、
上記工程（ｃ）では、上記金属を上記初期絶縁膜内に拡散させて、上記少なくとも１つの高誘電体膜として、上記初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成することを特徴とする絶縁膜の形成方法。
【請求項８】
半導体基板の上に、ＺｒＯ2からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部に、Ｓｉ原子を注入する工程（ｂ）と、
上記Ｓｉ原子を上記初期絶縁膜内で拡散させるための熱処理を行なって、上記半導体基板の少なくとも一部の上に、Ｚｒ−Ｓｉ−Ｏからなる高誘電体膜を含む少なくとも１つの誘電体膜を形成する工程（ｃ）とを含み、
上記工程（ｂ）では、プラズマ中の上記Ｓｉイオンを上記初期絶縁膜に注入する絶縁膜の形成方法。
【請求項９】
請求項８に記載の絶縁膜の形成方法において、
上記工程（ｃ）では、酸化雰囲気下で熱処理を行なうことを特徴とする絶縁膜の形成方法。
【請求項１０】
請求項８又は９に記載の絶縁膜の形成方法において、
上記工程（ｂ）では、上記初期絶縁膜の複数の領域に、上記Ｓｉ原子を互いに異なる濃度で導入し、
上記工程（ｃ）では、上記少なくとも１つの誘電体膜として、互いに比誘電率が異なる複数の誘電体膜を形成し、
上記複数の誘電体膜を互いに動作特性が異なる複数のトランジスタのゲート絶縁膜としてそれぞれ用いることを特徴とする絶縁膜の形成方法。
【請求項１１】
半導体基板上に、ＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部の上に、金属の酸化膜を形成する工程（ｂ）と、
上記金属の酸化膜の少なくとも一部に、Ｓｉ原子を注入する工程（ｃ）と、
上記Ｓｉ原子を上記金属の酸化膜内で拡散させるための熱処理を行なって、上記初期絶縁膜の少なくとも一部の上に、上記初期絶縁膜よりも比誘電率の大きいシリケート層からなる高誘電体膜を形成する工程（ｄ）とを含む絶縁膜の形成方法。
【請求項１２】
請求項１１に記載の絶縁膜の形成方法において、
上記工程（ｂ）では、ＺｒＯ２膜，ＨｆＯ２膜及びＡｌ２Ｏ３膜のうちいずれか１つを形成することを特徴とする絶縁膜の形成方法。
【請求項１３】
半導体基板上に、ＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部の上に、ＺｒＯ２からなる金属の酸化膜を形成する工程（ｂ）と、
上記初期絶縁膜に含まれるＳｉ原子と上記金属の酸化膜に含まれるＺｒ原子とを固相拡散させるための熱処理を行なって、上記初期絶縁膜の少なくとも一部の上に、上記初期絶縁膜よりも比誘電率が大きいＳｉxＺｒyＯ1-x-y層を含む高誘電体膜を形成する工程（ｃ）とを含み、
上記工程（ｃ）では上記高誘電体膜の下層に上記ＳｉＯ２膜の一部を残存させ、
上記ＳｉＯ２膜、ＺｒＯ２膜およびＳｉxＺｒyＯ1-x-y層からなる積層膜全体が高誘電体膜として機能する絶縁膜の形成方法。
【請求項１４】
請求項１１又は１３に記載の絶縁膜の形成方法において、
上記工程（ａ）では、上記初期絶縁膜として、ＳｉＯ２膜に代えてシリコン酸窒化膜を形成することを特徴とする絶縁膜の形成方法。
【請求項１５】
半導体基板の表面領域に、少なくとも酸素を導入して初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部に、プラズマ中で発生させた少なくとも１種類の金属のイオンを導入する工程（ｂ）と、
上記初期絶縁膜上に導体膜を形成する工程（ｃ）と、
上記導体膜をパターニングして、少なくとも１つのトランジスタのゲート電極を形成する工程（ｄ）と、
上記半導体基板のうち上記ゲート電極の両側に位置する領域に不純物を導入して、少なくとも１つのトランジスタのソース・ドレイン領域を形成する工程（ｅ）と、
熱処理を行なって、上記ソース・ドレイン領域に導入された不純物を活性化するとともに、上記金属を上記初期絶縁膜内で拡散させて、上記半導体基板の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，上記初期絶縁膜よりも比誘電率の大きい高誘電体膜を形成する工程（ｆ）とを含む半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記初期絶縁膜のうち第１のトランジスタ形成領域のみに上記金属を導入し、
上記工程（ｆ）では、上記初期絶縁膜のうち第１のトランジスタ形成領域のみに上記高誘電体膜を形成し、
上記少なくとも１つのトランジスタとして、上記高誘電体膜をゲート絶縁膜とする第１のトランジスタと、上記初期絶縁膜をゲート絶縁膜とする，上記第１のトランジスタよりも動作速度の遅い第２のトランジスタとを形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記初期絶縁膜の複数の領域に、上記少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、
上記工程（ｆ）では、上記複数の金属を上記初期絶縁膜内に拡散させて、上記少なくとも１つの高誘電体膜として、上記初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成し、
上記複数の高誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる複数のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の上に、ＺｒＯ２からなる金属の酸化膜で構成された初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部に、Ｓｉ原子を注入する工程（ｂ）と、
上記初期絶縁膜上に導体膜を形成する工程（ｃ）と、
上記導体膜をパターニングして、少なくとも１つのトランジスタのゲート電極を形成する工程（ｄ）と、
上記半導体基板のうち上記ゲート電極の両側に位置する領域に不純物を導入して少なくとも１つのトランジスタのソース・ドレイン領域を形成する工程（ｅ）と、
熱処理を行なって、上記ソース・ドレイン領域に導入された不純物を活性化するとともに、上記Ｓｉ原子を上記初期絶縁膜内で拡散させて、上記半導体基板の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，Ｚｒ−Ｓｉ−Ｏからなる高誘電体膜で構成された誘電体膜を形成する工程（ｆ）とを含む半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記初期絶縁膜の第１および第２の領域に、上記Ｓｉ原子を互いに異なる濃度で導入し、
上記工程（ｆ）では、上記初期絶縁膜の第１の領域において第１の比誘電率を有する第１の誘電体膜を形成し、上記初期絶縁膜の第２の領域において上記第１の比誘電率とは異なる第２の比誘電率を有する第２の誘電体膜を形成し、
上記初期絶縁膜の第１および第２の領域において、上記互いに比誘電率が異なる第１および第２の誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる第１および第２のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板上に、ＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部の上に、金属の酸化膜を形成する工程（ｂ）と、
上記金属の酸化膜の少なくとも一部に、Ｓｉ原子を注入する工程（ｃ）と、
上記金属の酸化膜の上に導体膜を形成する工程（ｄ）と、
上記導体膜をパターニングして、ゲート電極を形成する工程（ｅ）と、
上記半導体基板のうち上記ゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程（ｆ）と、
熱処理を行なって、上記ソース・ドレイン領域に導入された不純物を活性化するとともに、上記金属の酸化膜に注入された上記Ｓｉ原子を上記金属の酸化膜内で拡散させて、上記初期絶縁膜の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，上記初期絶縁膜よりも比誘電率の大きいシリケート層からなる高誘電体膜を形成する工程（ｇ）とを含む半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
上記工程（ｃ）では、上記金属の酸化膜の第１および第２の領域に、上記Ｓｉ原子を互いに異なる濃度で導入し、
上記工程（ｇ）では、上記初期絶縁膜の第１の領域において第１の比誘電率を有する第１の高誘電体膜を形成し、上記初期絶縁膜の第２の領域において上記第１の比誘電率とは異なる第２の比誘電率を有する第２の高誘電体膜を形成し、
上記初期絶縁膜の第１および第２の領域において、上記互いに比誘電率が異なる第１および第２の高誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる第１および第２のトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項２２】
半導体基板上に、ＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部の上に、ＺｒＯ２からなる金属の酸化膜を形成する工程（ｂ）と、
上記金属の酸化膜の上に導体膜を形成する工程（ｃ）と、
上記導体膜をパターニングして、ゲート電極を形成する工程（ｄ）と、
上記半導体基板のうち上記ゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程（ｅ）と、
熱処理を行なって、上記ソース・ドレイン領域に導入された不純物を活性化するとともに、上記初期絶縁膜に含まれるＳｉ原子と上記金属の酸化膜に含まれるＺｒ原子とを固相拡散させて、上記初期絶縁膜の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，上記初期絶縁膜よりも比誘電率の大きいＳｉxＺｒyＯ1-x-y層を含む高誘電体膜を形成する工程（ｆ）とを含み、
上記工程（ｆ）では上記高誘電体膜の下層に上記ＳｉＯ２膜の一部を残存させ、
上記ＳｉＯ２膜、ＺｒＯ２膜およびＳｉxＺｒyＯ1-x-y層からなる積層膜全体が高誘電体膜として機能する半導体装置の製造方法。
【請求項２３】
Ｓｉからなる半導体基板の表面領域に、上記半導体基板を熱酸化して形成したＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部に、少なくとも１種類の金属のイオンを導入する工程（ｂ）と、
上記金属を上記初期絶縁膜内で拡散させるための熱処理を行なって、上記半導体基板の少なくとも一部の上に、上記初期絶縁膜よりも比誘電率の大きい少なくとも１つの高誘電体膜を形成する工程（ｃ）とを含み、
上記工程（ｂ）では、上記初期絶縁膜の複数の領域に、上記少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、
上記工程（ｃ）では、上記複数の金属を上記初期絶縁膜内に拡散させて、上記少なくとも１つの高誘電体膜として、上記初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成する絶縁膜の形成方法。
【請求項２４】
Ｓｉからなる半導体基板の表面領域に、上記半導体基板を熱酸化して形成したＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部に、少なくとも１種類の金属のイオンを導入する工程（ｂ）と、
上記金属を上記初期絶縁膜内で拡散させるための熱処理を行なって、上記半導体基板の少なくとも一部の上に、上記初期絶縁膜よりも比誘電率の大きい少なくとも１つの高誘電体膜を形成する工程（ｃ）とを含み、
上記工程（ｂ）では、上記初期絶縁膜の複数の領域に、１種類の金属を互いに異なる濃度で導入し、
上記工程（ｃ）では、上記金属を上記初期絶縁膜内に拡散させて、上記少なくとも１つの高誘電体膜として、上記初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成する絶縁膜の形成方法。
【請求項２５】
請求項２３又は２４に記載の絶縁膜の形成方法において、
上記工程（ｂ）では、イオン注入法により上記金属のイオンを上記初期絶縁膜に注入することを特徴とする絶縁膜の形成方法。
【請求項２６】
半導体基板の表面領域に、少なくとも酸素を導入して初期絶縁膜を形成する工程（ａ）と、
上記初期絶縁膜の少なくとも一部に、少なくとも１種類の金属のイオンを導入する工程（ｂ）と、
上記初期絶縁膜上に導体膜を形成する工程（ｃ）と、
上記導体膜をパターニングして、少なくとも１つのトランジスタのゲート電極を形成する工程（ｄ）と、
上記半導体基板のうち上記ゲート電極の両側に位置する領域に不純物を導入して、少なくとも１つのトランジスタのソース・ドレイン領域を形成する工程（ｅ）と、
熱処理を行なって、上記ソース・ドレイン領域に導入された不純物を活性化するとともに、上記金属を上記初期絶縁膜内で拡散させて、上記半導体基板の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，上記初期絶縁膜よりも比誘電率の大きい高誘電体膜を形成する工程（ｆ）とを含み、
上記工程（ｂ）では、上記初期絶縁膜の複数の領域に、上記少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、
上記工程（ｆ）では、上記複数の金属を上記初期絶縁膜内に拡散させて、上記少なくとも１つの高誘電体膜として、上記初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成し、
上記複数の高誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる複数のトランジスタを形成する半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
上記工程（ｂ）では、イオン注入法により上記金属のイオンを上記初期絶縁膜に注入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び製造装置に係り、特に高誘電率を有する極薄ゲート絶縁膜の形成方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化が大きく進展してきており、ＭＯＳ型半導体装置においても、トランジスタ素子の微細化・高性能化が図られているが、特にトランジスタ等の素子の微細化に伴って、信頼性の高いＭＯＳデバイスの実現が必要となってきた。ＭＯＳデバイスの信頼性向上のためには、ＭＯＳデバイスを構成する各部が高い信頼性を有することが必要である。特に、ＭＯＳデバイスに用いられるゲート絶縁膜に関しては、その薄膜化が急速に進み、２１世紀には、２ｎｍ以下の非常に薄い絶縁膜が用いられることが予想されている。ゲート絶縁膜の厚みが薄いほど絶縁膜の特性の均質性が要求されるので、ゲート絶縁膜の特性がＭＯＳトランジスタ特性、さらには半導体集積回路の電気特性を決定するといわれる程、良好な特性を有するゲート絶縁膜の実現が重要視されている。
【０００３】
現在、ゲート絶縁膜には主としてＳｉＯ2 膜が用いられているが、ＳｉＯ2 膜の場合、厚みが２ｎｍ以下である極薄膜領域においては、その信頼性の低下とともに直接トンネル現象によるゲートリーク電流の増大が大きな問題となってきている。すなわち、低消費電力のＬＳＩを実現するためには、このゲートリーク電流を抑制することが必要だからである。しかしながら、トンネル現象に起因するゲートリーク電流は物理的な法則に支配される現象であり、ＳｉＯ2 膜自体の物理的性質によって左右されるところが大きい。そして、もはや極薄のＳｉＯ2 膜では低消費電力のＬＳＩを実現することは不可能になってきている。
【０００４】
そこで、例えば参考文献（Lee et al. IEEE/International Electron Device Meeting99, p.133）に記載されているように、ＳｉＯ2 膜よりも誘電率の高い膜を採用することで、膜厚を大きくしてリーク電流を抑えつつ、容量を極薄のＳｉＯ2 膜並に大きく確保しようとする動きが高まってきた。例えば、比誘電率の高いＨｆＯ2 膜（高誘電体膜）をゲート絶縁膜として利用することで、ＳｉＯ2 膜に換算して２ｎｍ以下のものに相当する容量を有し、リーク電流がＳｉＯ2 膜と比較して３桁近く低減されたトランジスタが実現可能になっている。ここで、例えばゲート絶縁膜をＨｆＯ2 によって構成する場合、一般的には、反応性スパッタ方式による成膜方法が採用されている。
【０００５】
また、図１８（ａ）〜（ｃ）は、プラズマＣＶＤ法により、ＨｆＯ2 膜からなるゲート絶縁膜を形成する工程を示す断面図である。
【０００６】
まず、図１８（ａ）に示すようなｐ型Ｓｉ基板５０１を準備した後、図１４（ｂ）に示す工程で、ＨｆＯ2 ターゲットにＡｒイオンを衝突させてＨｆ原子をスパッタして、このＨｆ原子をＡｒプラズマ５０４中に放出する。そして、Ａｒプラズマ５０４内でＨｆＯ2 活性種５０３が生成され、このＨｆＯ2 活性種５０３がＳｉ基板５０１上に堆積されて、ＨｆＯ2 膜５０４が形成される。次に、図１４（ｃ）に示す工程で、ＨｆＯ2 膜５０４の上にポリシリコン膜５０５を堆積する。その後、ポリシリコン膜５０５及びＨｆＯ２膜をパターニングすることにより、図示しないが、ゲート絶縁膜及びゲート電極を形成することができる。
【０００７】
また、システムＬＳＩなどにおいては、膜厚の異なるゲート絶縁膜を有する複数種類のＭＩＳデバイスを搭載したＬＳＩも利用されている。従来より、Ｉ／Ｏ部に設けられている３．３Ｖ系の厚いゲート絶縁膜を有するＭＩＳデバイスと、ロジックコア部の薄いゲート絶縁膜を有するＭＩＳデバイスとの２種類のデバイスを搭載したＬＳＩはよく知られている。ところが、最近では、ロジックコア部の薄いゲート酸化膜の種類をさらに細分化し、スタンバイ時のゲートリーク電流を低減させる目的で、ある領域のみに、ゲート絶縁膜の厚みを物理的に厚くしたＭＩＳデバイスを設けることが行われている。この場合、あらかじめ厚いゲート絶縁膜を形成する部分の基板領域に、Ｆなどのイオンを注入し、注入していない部分との酸化速度の違いを利用して同時に膜厚の異なるゲート絶縁膜を同一基板上に形成するなどの手法が採られていた。
【０００８】
【発明が解決しようとする課題】
ところで、高い比誘電率を有するＨｆＯ2 膜やＺｒＯ2 膜をＭＯＳトランジスタのゲート絶縁膜として用いた場合、ＳｉＯ2 膜に比べてゲート絶縁膜とＳｉ基板との間の界面における特性が悪く、ＭＯＳトランジスタ特性の向上が望めないという指摘があった。また、スパッタ方式の場合、イオン衝撃によるＳｉ基板５０１の損傷も懸念されている。そのため、ＨｆＯ2 膜やＺｒＯ2 膜ではなく、ＨｆＳｉＯ系あるいはＺｒＳｉＯ系のいわゆるシリケート材料を導入する動きも盛んになってきている。しかしながら、シリケート系の材料は、その膜組成の制御が難しいことや、シリケート層形成時のＳｉ基板の表面近傍におけるＳｉＯ2 層の膜厚の制御が非常に困難であるなどの不具合があった。その結果、シリケート系の材料をゲート絶縁膜として用いると、ゲートリーク電流値のバラツキも大きく、量産には不向きである。
【０００９】
また、基板上に、トランジスタの要求される特性に応じて、厚みの異なる酸化膜（又は酸窒化膜）からなるゲート絶縁膜を複数種類設ける場合、上記従来のＦイオンの注入により酸化速度を変化させる方法では、厚みの正確な制御が困難であるために、ゲート−基板間の容量のバラツキが大きいという不具合がある。一方、３種類もの厚みが異なる酸化膜又は酸窒化膜を形成するために、酸化膜を部分的に除去する工程を繰り返すと、シリコン基板面も多数回エッチングされることに起因する不具合が顕著になるおそれがある。
【００１０】
本発明の目的は、Ｓｉ基板上におけるＳｉＯ2 膜の特性の良好性を引き続き有しつつ高い比誘電率を有するゲート絶縁膜を容易に形成する方法と、このゲート絶縁膜を備えてトランジスタの微細化に対応しうる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の第１の絶縁膜の形成方法は、Ｓｉからなる半導体基板の表面領域に、半導体基板を熱酸化して形成したＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部に、少なくとも１種類の金属を導入する工程（ｂ）と、金属を初期絶縁膜内で拡散させるための熱処理を行なって、半導体基板の少なくとも一部の上に、初期絶縁膜よりも比誘電率の大きい少なくとも１つの高誘電体膜を形成する工程（ｃ）とを含み、工程（ｂ）では、プラズマ中の金属のイオンを初期絶縁膜に注入する。
【００１２】
この方法により、初期絶縁膜の少なくとも一部に導入された金属を拡散させて初期絶縁膜から比誘電率の高い高誘電体膜を形成することができる。したがって、たとえば、初期絶縁膜全体の容量を変えることなく厚みを大きくすることができ、その場合にはリーク電流を低減することができる。また、初期絶縁膜全体の容量よりも高誘電体膜の容量を大きくする場合にも、半導体基板に酸素を導入して形成された初期絶縁膜と半導体基板との間の良好な界面状態は維持されている。よって、比較的簡単な工程により、半導体基板との間の界面状態の良好な，かつリーク特性の良好な絶縁膜を得ることができる。
【００１３】
第１の絶縁膜の形成方法において、工程（ａ）では、初期絶縁膜として、ＳｉＯ２膜に代えてシリコン酸窒化膜を形成することができる。
【００１４】
第１の絶縁膜の形成方法において、工程（ｂ）では、金属としてＨｆ，Ｚｒ及びＡｌから選ばれる少なくとも１つの金属を注入することにより、特に比誘電率の高い絶縁膜を得ることができる。
【００１５】
第１の絶縁膜の形成方法において、工程（ｃ）では、初期絶縁膜のうち半導体基板との間の界面付近の領域にＳｉＯ２膜を残すこともできる。
【００１６】
第１の絶縁膜の形成方法において、工程（ｂ）では、初期絶縁膜のうち第１のトランジスタ形成領域のみに金属を導入し、工程（ｃ）では、初期絶縁膜のうち第１のトランジスタ形成領域のみに高誘電体膜を形成し、高誘電体膜を第１のトランジスタのゲート絶縁膜として用い、初期絶縁膜を第１のトランジスタよりも動作速度の遅い第２のトランジスタのゲート絶縁膜として用いることができる。
【００１７】
第１の絶縁膜の形成方法において、工程（ｂ）では初期絶縁膜の複数の領域に、少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、工程（ｃ）では、複数の金属を初期絶縁膜内に拡散させて、少なくとも１つの高誘電体膜として、初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成することもできる。
【００１８】
第１の絶縁膜の形成方法において、工程（ｂ）では初期絶縁膜の複数の領域に、１種類の金属を互いに異なる濃度で導入し、工程（ｃ）では、金属を初期絶縁膜内に拡散させて、少なくとも１つの高誘電体膜として、初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成することができる。
【００１９】
本発明の第２の絶縁膜の形成方法は、半導体基板の上に、ＺｒＯ2からなる初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部に、Ｓｉ原子を注入する工程（ｂ）と、Ｓｉ原子を初期絶縁膜内で拡散させるための熱処理を行なって、半導体基板の少なくとも一部の上に、Ｚｒ−Ｓｉ−Ｏからなる高誘電体膜を含む少なくとも１つの誘電体膜を形成する工程（ｃ）とを含み、工程（ｂ）では、プラズマ中のＳｉイオンを初期絶縁膜に注入する。
【００２０】
この方法により、誘電体膜が比誘電率の高い金属酸化膜から形成されるので、従来の熱酸化膜よりも比誘電率の高い誘電体膜が得られる。よって、比較的簡単な工程により、リーク特性の良好な誘電体膜を得ることができる。
【００２１】
工程（ｃ）では酸化雰囲気下で熱処理を行なう。また、工程（ｂ）では、初期絶縁膜の複数の領域に、Ｓｉ原子を互いに異なる濃度で導入し、工程（ｃ）では、少なくとも１つの誘電体膜として、互いに比誘電率が異なる複数の誘電体膜を形成し、複数の誘電体膜を互いに動作特性が異なる複数のトランジスタのゲート絶縁膜としてそれぞれ用いることが好ましい。これにより、特性（しきい値など）の異なる複数種類のトランジスタを半導体基板上に設けることが可能になる。
【００２２】
本発明の第３の絶縁膜の形成方法は、半導体基板上に、ＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部の上に、金属の酸化膜を形成する工程（ｂ）と、金属の酸化膜の少なくとも一部に、Ｓｉ原子を注入する工程（ｃ）と、Ｓｉ原子を金属の酸化膜内で拡散させるための熱処理を行なって、初期絶縁膜の少なくとも一部の上に、初期絶縁膜よりも比誘電率の大きいシリケート層からなる高誘電体膜を形成する工程（ｄ）とを含む。
【００２３】
第３の絶縁膜の形成方法において、工程（ｂ）ではＺｒＯ2膜，ＨｆＯ2膜及びＡｌ2Ｏ3膜のうちいずれか１つを形成することが好ましい。
【００２４】
本発明の第４の絶縁膜の形成方法は、半導体基板上に、ＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部の上に、ＺｒＯ２からなる金属の酸化膜を形成する工程（ｂ）と、初期絶縁膜に含まれるＳｉ原子と金属の酸化膜に含まれるＺｒ原子とを固相拡散させるための熱処理を行なって、初期絶縁膜の少なくとも一部の上に、初期絶縁膜よりも比誘電率が大きいＳｉxＺｒyＯ1-x-y層を含む高誘電体膜を形成する工程（ｃ）とを含み、工程（ｃ）では高誘電体膜の下層にＳｉＯ２膜の一部を残存させ、ＳｉＯ２膜、ＺｒＯ２膜およびＳｉｘＺｒyＯ1-x-y層からなる積層膜全体が高誘電体膜として機能することを特徴とする。
【００２５】
第３及び第４の絶縁膜の形成方法において、工程（ａ）では初期絶縁膜として、ＳｉＯ２膜に代えてシリコン酸窒化膜を形成することが好ましい。
【００２６】
本発明の第１の半導体装置の製造方法は、半導体基板の表面領域に、少なくとも酸素を導入して初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部に、プラズマ中で発生させた少なくとも１種類の金属のイオンを導入する工程（ｂ）と、初期絶縁膜上に導体膜を形成する工程（ｃ）と、導体膜をパターニングして、少なくとも１つのトランジスタのゲート電極を形成する工程（ｄ）と、半導体基板のうちゲート電極の両側に位置する領域に不純物を導入して、少なくとも１つのトランジスタのソース・ドレイン領域を形成する工程（ｅ）と、熱処理を行なって、ソース・ドレイン領域に導入された不純物を活性化するとともに、金属を初期絶縁膜内で拡散させて、半導体基板の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，初期絶縁膜よりも比誘電率の大きい高誘電体膜を形成する工程（ｆ）とを含む。
【００２７】
この方法により、上記初期絶縁膜の形成方法による半導体基板との間の界面状態の良好な，かつリーク特性の良好なゲート絶縁膜を備えた半導体装置を得ることができる。
【００２８】
第１の半導体装置の製造方法において、工程（ｂ）では初期絶縁膜のうち第１のトランジスタ形成領域のみに金属を導入し、工程（ｆ）では、初期絶縁膜のうち第１のトランジスタ形成領域のみに高誘電体膜を形成し、少なくとも１つのトランジスタとして、高誘電体膜をゲート絶縁膜とする第１のトランジスタと、初期絶縁膜をゲート絶縁膜とする，第１のトランジスタよりも動作速度の遅い第２のトランジスタとを形成することが好ましい。
【００２９】
第１の半導体装置の製造方法において、工程（ｂ）では初期絶縁膜の複数の領域に、少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、工程（ｆ）では、複数の金属を初期絶縁膜内に拡散させて、少なくとも１つの高誘電体膜として、初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成し、複数の高誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる複数のトランジスタを形成することが好ましい。
【００３０】
本発明の第２の半導体装置の製造方法は、半導体基板の上に、ＺｒＯ２からなる金属の酸化膜で構成された初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部に、Ｓｉ原子を注入する工程（ｂ）と、初期絶縁膜上に導体膜を形成する工程（ｃ）と、導体膜をパターニングして、少なくとも１つのトランジスタのゲート電極を形成する工程（ｄ）と、半導体基板のうちゲート電極の両側に位置する領域に不純物を導入して少なくとも１つのトランジスタのソース・ドレイン領域を形成する工程（ｅ）と、熱処理を行なって、ソース・ドレイン領域に導入された不純物を活性化するとともに、Ｓｉ原子を初期絶縁膜内で拡散させて、半導体基板の少なくとも一部に、少なくとも１つのトランジスタのゲート絶縁膜となる，Ｚｒ−Ｓｉ−Ｏからなる高誘電体膜で構成された誘電体膜を形成する工程（ｆ）とを含む。
【００３１】
この方法により、半導体基板との間の界面状態の良好な，かつリーク特性の良好なゲート絶縁膜を備えた半導体装置を得ることができる。
【００３２】
第２の半導体装置の製造方法において、工程（ｂ）では初期絶縁膜の第１および第２の領域に、Ｓｉ原子を互いに異なる濃度で導入し、工程（ｆ）では、初期絶縁膜の第１の領域において第１の比誘電率を有する第１の誘電体膜を形成し、初期絶縁膜の第２の領域において第１の比誘電率とは異なる第２の比誘電率を有する第２の誘電体膜を形成し、初期絶縁膜の第１および第２の領域において、互いに比誘電率が異なる第１および第２の誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる第１および第２のトランジスタを形成することが好ましい。
【００３３】
本発明の第３の半導体装置の製造方法は、半導体基板上に、ＳｉＯ２膜からなる初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部の上に、金属の酸化膜を形成する工程（ｂ）と、金属の酸化膜の少なくとも一部に、半導体基板を構成するＳｉ原子を注入する工程（ｃ）と、金属の酸化膜の上に導体膜を形成する工程（ｄ）と、導体膜をパターニングして、ゲート電極を形成する工程（ｅ）と、半導体基板のうちゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程（ｆ）と、熱処理を行なって、ソース・ドレイン領域に導入された不純物を活性化するとともに、金属の酸化膜に注入されたＳｉ原子を金属の酸化膜内で拡散させて、初期絶縁膜の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，初期絶縁膜よりも比誘電率の大きいシリケート層からなる高誘電体膜を形成する工程（ｇ）とを含む。
【００３４】
この方法によっても、半導体基板との間の界面状態の良好な，かつリーク特性の良好なゲート絶縁膜を備えた半導体装置を得ることができる。
【００３５】
第３の半導体装置の製造方法において、工程（ｃ）では金属の酸化膜の第１および第２の領域に、Ｓｉ原子を互いに異なる濃度で導入し、工程（ｇ）では、初期絶縁膜の第１の領域において第１の比誘電率を有する第１の高誘電体膜を形成し、初期絶縁膜の第２の領域において第１の比誘電率とは異なる第２の比誘電率を有する第２の高誘電体膜を形成し、初期絶縁膜の第１および第２の領域において、互いに比誘電率が異なる第１および第２の高誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる第１および第２のトランジスタを形成することが好ましい。
【００３６】
第４の半導体装置の製造方法は、半導体基板上に、ＳｉＯ２膜を含む初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部の上に、金属の酸化膜を形成する工程（ｂ）と、金属の酸化膜の上に導体膜を形成する工程（ｃ）と、導体膜をパターニングして、ゲート電極を形成する工程（ｄ）と、半導体基板のうちゲート電極の両側に位置する領域に不純物を導入してソース・ドレイン領域を形成する工程（ｅ）と、熱処理を行なって、ソース・ドレイン領域に導入された不純物を活性化するとともに、初期絶縁膜に含まれる半導体基板を構成する半導体の原子と金属の酸化膜に含まれる金属原子とを固相拡散させて、初期絶縁膜の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，初期絶縁膜よりも比誘電率の大きい高誘電体膜を形成する工程（ｆ）とを含む。
【００３７】
本発明の第５の絶縁膜の形成方法は、半導体基板の表面領域に、少なくとも酸素を熱処理により導入してＳｉＯ２膜を含む初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部に、少なくとも１種類の金属を導入する工程（ｂ）と、金属を初期絶縁膜内で拡散させるための熱処理を行なって、半導体基板の少なくとも一部の上に、初期絶縁膜よりも比誘電率の大きい少なくとも１つの高誘電体膜を形成する工程（ｃ）とを含み、工程（ｂ）では、初期絶縁膜の複数の領域に、少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、工程（ｃ）では、複数の金属を初期絶縁膜内に拡散させて、少なくとも１つの高誘電体膜として、初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成する。
【００３８】
本発明の第６の絶縁膜の形成方法は、半導体基板の表面領域に、少なくとも酸素を熱処理により導入してＳｉＯ２膜を含む初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部に、少なくとも１種類の金属を導入する工程（ｂ）と、金属を初期絶縁膜内で拡散させるための熱処理を行なって、半導体基板の少なくとも一部の上に、初期絶縁膜よりも比誘電率の大きい少なくとも１つの高誘電体膜を形成する工程（ｃ）とを含み、工程（ｂ）では、初期絶縁膜の複数の領域に、１種類の金属を互いに異なる濃度で導入し、工程（ｃ）では、金属を初期絶縁膜内に拡散させて、少なくとも１つの高誘電体膜として、初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成する。第５および第６の絶縁膜の形成方法において、工程（ｂ）では、イオン注入法により金属のイオンを初期絶縁膜に注入することが好ましい。
【００３９】
本発明の第５の半導体装置の製造方法は、半導体基板の表面領域に、少なくとも酸素を導入して初期絶縁膜を形成する工程（ａ）と、初期絶縁膜の少なくとも一部に、少なくとも１種類の金属を導入する工程（ｂ）と、初期絶縁膜上に導体膜を形成する工程（ｃ）と、導体膜をパターニングして、少なくとも１つのトランジスタのゲート電極を形成する工程（ｄ）と、半導体基板のうちゲート電極の両側に位置する領域に不純物を導入して、少なくとも１つのトランジスタのソース・ドレイン領域を形成する工程（ｅ）と、熱処理を行なって、ソース・ドレイン領域に導入された不純物を活性化するとともに、金属を初期絶縁膜内で拡散させて、半導体基板の少なくとも一部の上に、少なくとも１つのトランジスタのゲート絶縁膜となる，初期絶縁膜よりも比誘電率の大きい高誘電体膜を形成する工程（ｆ）とを含み、工程（ｂ）では、初期絶縁膜の複数の領域に、少なくとも１種類の金属として、互いに種類の異なる複数の金属を導入し、工程（ｆ）では、複数の金属を初期絶縁膜内に拡散させて、少なくとも１つの高誘電体膜として、初期絶縁膜よりも比誘電率の大きい複数の高誘電体膜を形成し、複数の高誘電体膜のそれぞれをゲート絶縁膜として有する，互いに動作特性が異なる複数のトランジスタを形成する。第５の半導体装置の製造方法において、工程（ｂ）では、イオン注入法により金属のイオンを初期絶縁膜に注入することが好ましい。
【００４０】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造装置及び製造方法について、図１（ａ）〜（ｄ），図２（ａ）〜（ｃ），図３，図４及び図５を参照しながら説明する。
【００４１】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本実施形態に係る高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴ（半導体装置）の製造工程を示す断面図である。また、図３は、本実施形態の半導体装置の製造に用いた製造装置の構成を概略的に示す平面図である。
【００４２】
図３に示すように、本実施形態に用いた製造装置は、熱酸化膜形成用の高速酸化炉２５１と、Ｚｒプラズマ生成用チャンバー２５２と、熱処理のための高速熱処理炉２５４と、冷却用チャンバー２５５と、ロードロックチャンバー２５３と、ウエハロード・アンロード部２５６とを備えたいわゆるクラスタリング装置である。すなわち、本実施形態では、クラスタリング装置を用いて、減圧環境下での熱酸化膜形成から高誘電率ゲート絶縁膜形成までの一連の処理を減圧環境下で行っている。
【００４３】
まず、図１（ａ）に示す工程で、ウエハ状態のｐ型シリコン基板１０１を準備する。そして、シリコン基板１０１に前洗浄を施してから、シリコン基板１０１をクラスタリング装置のロードロックチャンバー２５３に搬入する。
【００４４】
次に、図１（ｂ）に示す工程で、シリコン基板１０１を高速酸化炉２０１に導入して、熱酸化処理により、シリコン基板の上に、光学膜厚が５．０ｎｍのＳｉＯ2 膜１０２を形成する。このとき、炉内にＯ2 ガスを導入し、９００℃，３０sec の条件で熱酸化を行う。
【００４５】
続いて、図１（ｃ）に示す工程で、シリコン基板１０１をプラズマ形成チャンバー２５２に搬送し、Ａｒスパッタリングにより形成されたＺｒプラズマ１０５からＺｒイオン（Ｚｒ+ ）をＳｉＯ2 膜１０２に導入する。
【００４６】
図４は、Ｚｒプラズマ生成用チャンバー２５２の構造を概略的に示す断面図である。同図に示すように、Ｚｒプラズマ生成用チャンバー２５２内には、シリコン基板を保持するためのウエハステージ２０１と、ＤＣバイアス源２０６によってＤＣバイアスが印加されるＺｒターゲット２０５と、ターゲットホルダー２０４とが配置されている。また、Ｚｒプラズマ発生用チャンバー２５２とロードロックチャンバー２５３との間には、ゲートバルブ２０３が設けられ、Ｚｒプラズマ生成用チャンバー２５２にガスを導入するためのガス導入部２０７と、Ｚｒプラズマ生成用チャンバー２５２からガスを排気するためのガス排出部２１１とが設けられている。
【００４７】
そして、Ｚｒプラズマ生成用チャンバー２５２内において、Ａｒガスの流量を８０sccmに、チャンバー２５２内の圧力を１００mTorr （≒１３．３Ｐａ）にして、ＤＣバイアス源２０６からＺｒターゲット２０５にバイアス１ｋＶを印加して、約６０sec の間プラズマ処理を行なう。このとき、図１（ｃ）に示すように、Ｚｒターゲット２０５からＺｒ原子及びイオンがプラズマ１０５中にスパッターされ、プラズマ１０５からＺｒイオン（Ｚｒ+ ）がＳｉＯ2 膜１０２内に注入される。その結果、ＺｒイオンがＳｉＯ2 膜１０２の表面から深さ４ｎｍ近くまで注入され、ＳｉＯ2 膜１０２の上部が、Ｚｒ原子の多い組成をもった酸化シリコン層であるＺｒ注入層１０３になる。
【００４８】
なお、プラズマに印加するバイアスは、プラズマイオンの自己バイアスが１００〜１５００ｅＶ程度になるように調製することが好ましい。
【００４９】
次に、図１（ｄ）に示す工程で、引き続き高速熱処理炉２５４内で、６５０℃，１０sec の条件で、ＳｉＯ2 膜１０２及びＺｒ注入層１０３のアニール処理を行なう。このアニール処理により、Ｚｒ注入層１０３内において注入されたＺｒが拡散して、ＳｉＯ2 膜１０２及びＺｒ注入層１０３全体が、Ｚｒ−Ｓｉ−Ｏ（シリケート）からなる比誘電率の高い高誘電体膜１０６に変化する。
【００５０】
このとき、再結晶温度（Ｚｒ−Ｓｉ−Ｏからなる高誘電体膜１０６においては、７００℃程度）を越えない温度で、アニールを施すことにより、特に良好な特性が得られることが判明している。
【００５１】
なお、図１（ｄ）に示す工程で、ＺｒがＺｒ注入層１０３の下方に残存するシリコン酸化膜１０２の厚み方向の全体に拡散せずに、Ｚｒ−Ｓｉ−Ｏからなるシリケート層の下方になおシリコン酸化膜が残存していてもよい。本実施形態においては、かかる場合にも、シリケート層とシリコン酸化膜全体を高誘電体膜１０６として定義する。
【００５２】
図５は、高速熱処理炉２５４の構造を概略的に示す断面図である。同図に示すように、高速熱処理炉２５４内には、シリコン基板を保持するためのウエハステージ２２１と、赤外線放射加熱機構２１４とが配置されている。また、高速熱処理炉２５４とロードロックチャンバー２５３との間には、ゲートバルブ２１３が設けられ、高速熱処理炉２５４にガス（Ｎ2 ガス）を導入するためのガス導入部２１５と、高速熱処理炉２５４からガスを排気するためのガス排出部２１７とが設けられている。
【００５３】
次に、図２（ａ）に示す工程で、シリコン基板をクラスタリング装置から取り出して、汎用のＣＶＤ用チャンバー（図示せず）に移す。そして、ＣＶＤにより高誘電体膜１０６の上にポリシリコン膜１０７を堆積する。その後、形成しようとするＭＩＳＦＥＴのチャネル型に応じて、ポリシリコン膜１０７中にボロンなどのｐ型不純物（ｐＭＩＳＦＥＴ形成領域）、あるいは砒素などのｎ型不純物（ｎＭＩＳＦＥＴ形成領域）がドープされている。
【００５４】
次に、図２（ｂ）に示す工程で、ポリシリコン膜１０７及び高誘電体膜１０６をパターニングして、ゲート電極１０７ａ及びゲート絶縁膜１０６ａを形成する。その後、ｎＭＩＳＦＥＴ形成領域では、ゲート電極１０７ａの上方からｎ型不純物（砒素など）のイオン注入を行ない、ｐＭＩＳＦＥＴ形成領域では、ゲート電極１０７ａの上方からｐ型不純物（ボロンなど）のイオン注入を行なって、シリコン基板内におけるゲート電極１０７ａの両側に、比較的高濃度の不純物がドープされたエクステンション領域１０８を形成する。
【００５５】
次に、図２（ｃ）に示す工程で、ゲート電極１０７ａの側面上に酸化膜サイドウォール１１０を形成した後、ゲート電極１０７ａ及び酸化膜サイドウォール１１０の上方から、ｎＭＩＳＦＥＴ形成領域ではｎ型不純物（砒素など）のイオン注入を、ｐＭＩＳＦＥＴ形成領域ではｐ型不純物（ボロンなど）のイオン注入をそれぞれ行なって、シリコン基板内における酸化膜サイドウォール１１０の両側に、高濃度の不純物がドープされたソース・ドレイン領域１０９を形成する。
【００５６】
以上の製造工程により、ｐ型シリコン基板であるシリコン基板上に、シリコン酸化膜中にＺｒが拡散してなる高い比誘電率を有するゲート絶縁膜１０６ａを備えたＭＩＳＦＥＴを形成することができる。しかも、Ｚｒが注入される前のＳｉＯ2 膜１０２はシリコン基板を熱酸化して形成されているので、ＳｉＯ2 膜１０２とシリコン基板との間の界面の良好性がゲート絶縁膜１０６ａとシリコン基板との間の界面状態にそのまま引き継がれる。したがって、本実施形態におけるゲート絶縁膜１０６ａは、ＳｉＯ2 膜によって構成されているゲート絶縁膜と同様に、シリコン基板との間の界面における良好な特性を発揮することができる。
【００５７】
−第１の変形例−
本実施形態におけるＳｉＯ2 膜へのＺｒの注入の際（図１（ｃ）に示す工程）、図４に示すＺｒプラズマ生成用チャンバーに、ＳｉＯ2 膜に注入するＺｒイオンのエネルギーを調整するための基板バイアス手段を設けてもよい。
【００５８】
図６は、基板バイアス手段を付加した本実施形態の第１の変形例におけるチャンバー２１２内の構成を示す断面図である。同図に示すように、この変形例においては、ウエハステージ２０１と接地との間に、カップリングコンデンサ２０８と、高周波電力を印加するための高周波電源２０９とが介設されている。図１１に示すその他の部材は、図４における部材と同じ部材であり、図４におけると同じ符号が付されている。この変形例においては、例えば、高周波電源２０９により、１３．５６ＭＨｚの高周波電力が印加されて、これにより加速されたＺｒイオンがＳｉＯ2 膜中に注入される。このときのＺｒの注入量及び注入深さは、基板バイアス電力（たとえば２００Ｗ〜８００Ｗ）により制御することができる。
【００５９】
−第２の変形例−
本実施形態では、ＳｉＯ2 膜へのＺｒの注入方法としてプラズマを用いたが、プラズマを用いない一般的なイオン注入法によって、ＳｉＯ2 膜にＺｒを注入してもよい。
【００６０】
図７（ａ）〜（ｄ）は、一般的なイオン注入法を用いて、ＳｉＯ2 膜へのＺｒの導入を行なうようにした本実施形態の第２の変形例における半導体装置の製造工程を示す断面図である。
【００６１】
図７（ａ），（ｂ）に示す工程では、すでに説明した図１（ａ），（ｂ）に示す工程を同じ処理を行なう。
【００６２】
そして、図７（ｃ）に示す工程で、プラズマを用いずに、一般的なイオン注入装置のみを用いて、ＳｉＯ2 膜１０２内にＺｒイオン（Ｚｒ+ ）を注入し、Ｚｒ注入層１１２を形成する。
【００６３】
そして、図７（ｄ）に示す工程で、アニールによりＺｒ注入層１１２中のＺｒを拡散させて、ＳｉＯ2 膜１０２及びＺｒ注入層１０３全体をシリケート化して高誘電体膜１１４を形成する。
【００６４】
その後の工程の図示は省略するが、図２（ａ）〜（ｃ）に示す工程と同じ処理を行なって、ゲート絶縁膜，ゲート電極，ソース・ドレイン領域などを有するＭＩＳトランジスタを形成する。
【００６５】
本変形例においても、シリコン酸化膜内にＺｒが拡散してなる高誘電体膜を形成し、これをゲート絶縁膜として用いることにより、ゲートリーク電流の小さいゲート絶縁膜を有しつつ、微細化に適したＭＩＳトランジスタが得られる。
【００６６】
なお、本実施形態及び各変形例においては、シリコン酸化膜内に拡散させて高誘電体膜を形成するための元素としてＺｒを用いたが、Ｚｒに代えてＨｆ，Ａｌ，あるいはこれらの組み合わせたものを用いても、本実施形態又は各変形例と同じ効果が得られる。
【００６７】
−第３の変形例−
本実施形態では、ＳｉＯ2 膜にＺｒを注入した後、ＳｉＯ2 膜全体をシリケート層に変えたが、ＳｉＯ2 膜の上部のみをシリケート層に変え、下部はＳｉＯ2 膜を残存させておいてもよい。本実施形態においては、その場合にも、シリケート層とその下方に残存するＳｉＯ2 膜とを合わせて高誘電体膜と定義する。
【００６８】
図８（ａ）〜（ｆ）は、ＳｉＯ2 膜の上部のみをシリケート層に変えるようにした本実施形態の第３の変形例における半導体装置の製造工程を示す断面図である。
【００６９】
まず、図８（ａ）に示す工程で、ウエハ状態のｐ型シリコン基板１０１に活性領域を囲むシャロートレンチ分離ＳＴＩを形成する。そして、シリコン基板１０１に前洗浄を施してから、シリコン基板１０１をクラスタリング装置のロードロックチャンバー２５３に搬入する。
【００７０】
次に、図８（ｂ）に示す工程で、シリコン基板１０１を高速酸化炉２０１に導入して、熱酸化処理により、シリコン基板の上に、光学膜厚が５．０ｎｍのＳｉＯ2 膜１０２を形成する。このとき、炉内にＯ2 ガスを導入し、９００℃，３０sec の条件で熱酸化を行う。
【００７１】
続いて、図８（ｃ）に示す工程で、シリコン基板１０１をプラズマ形成チャンバー２５２に搬送し、ＺｒプラズマからＺｒイオン（Ｚｒ+ ）をＳｉＯ2 膜１０２に導入する。
【００７２】
このときの条件は第１の実施形態とほぼ同じであるが、バイアスをやや小さめにして、ＺｒイオンをＳｉＯ2 膜１０２の表面から深さ２ｎｍ程度まで注入すると、ＳｉＯ2 膜１０２の上部が、Ｚｒ原子の多い組成をもった酸化シリコン層であるＺｒ注入層１０３に変化する。
【００７３】
次に、図８（ｄ）に示す工程で、シリコン基板をクラスタリング装置から取り出して、汎用のＣＶＤ用チャンバー（図示せず）に移す。そして、ＣＶＤによりＺｒ注入層１０３の上にポリシリコン膜１０７を堆積する。その後、形成しようとするＭＩＳＦＥＴのチャネル型に応じて、ポリシリコン膜１０７中にボロンなどのｐ型不純物（ｐＭＩＳＦＥＴ形成領域）、あるいは砒素などのｎ型不純物（ｎＭＩＳＦＥＴ形成領域）がドープされている。
【００７４】
次に、図８（ｅ）に示す工程で、ポリシリコン膜１０７，Ｚｒ注入層１０３及びＳｉＯ2 膜１０２をパターニングして、ゲート電極１０７ａと、Ｚｒ注入部１０３ａ及び低誘電率部１０２ａからなるゲート絶縁膜１１６（高誘電体膜）とを形成する。その後、ｎＭＩＳＦＥＴ形成領域では、ゲート電極１０７ａの上方からｎ型不純物（砒素など）のイオン注入を行ない、ｐＭＩＳＦＥＴ形成領域では、ゲート電極１０７ａの上方からｐ型不純物（ボロンなど）のイオン注入を行なって、シリコン基板１０１内におけるゲート電極１０７ａの両側に、比較的高濃度の不純物がドープされたエクステンション領域１０８を形成する。
【００７５】
次に、図８（ｆ）に示す工程で、ゲート電極１０７ａの側面上に酸化膜サイドウォール１１０を形成した後、ゲート電極１０７ａ及び酸化膜サイドウォール１１０の上方から、ｎＭＩＳＦＥＴ形成領域ではｎ型不純物（砒素など）のイオン注入を、ｐＭＩＳＦＥＴ形成領域ではｐ型不純物（ボロンなど）のイオン注入をそれぞれ行なって、シリコン基板内における酸化膜サイドウォール１１０の両側に、高濃度の不純物がドープされたソース・ドレイン領域１０９を形成する。
【００７６】
その後、１０００℃，１０sec の条件で、ＲＴＡ（高速熱処理）を行なって、エクステンション領域１０８，ソース・ドレイン領域１０９に注入された不純物を活性化するとともに、Ｚｒ注入部１０３ａを、Ｚｒ−Ｓｉ−Ｏ（シリケート）からなる比誘電率の高い高誘電率部１０６に変化させる。つまり、最終的には、高誘電率部１０６及び低誘電率部１０２ａにより、ゲート絶縁膜１１６が構成されることになる。ただし、図１３（ｅ）に示す工程において、必ずしもＺｒ注入層１０３及びＳｉＯ2 膜１０２をパターニングする必要はない。
【００７７】
以上の製造工程により、ｐ型シリコン基板であるシリコン基板上に、シリコン酸化膜中にＺｒが拡散してシリケート化してなる高い比誘電率を有する高誘電率部１０６と、ＳｉＯ2 膜からなる低誘電率部１０２ａとを有するゲート絶縁膜１１６を形成することができる。この変形例によっても、熱酸化膜であるＳｉＯ2 膜１０２とシリコン基板との間の界面の良好性がゲート絶縁膜１１６とシリコン基板との間の界面状態にそのまま維持される。
【００７８】
本実施形態により、ｎチャネル型ＦＥＴの特性として、Ｖds＝１．２（Ｖ）のときに、Ｉds＝７００（μＡ），ゲートリーク電流Ｉgieak＜１０（ｐＡ／μｍ）を実現することができた。よって、本実施形態のＭＩＳＦＥＴにより、高い高駆動力を維持しつつ、ゲートリーク電流の低減を図ることができる。
【００７９】
なお、本実施形態のＭＩＳＦＥＴにおいて、サイドウォールやエクステンション領域は必ずしも必要ではない。また、ｎＭＩＳＦＥＴ形成領域とｐＭＩＳＦＥＴ形成領域とは、あらかじめウェル注入により分離されている。
【００８０】
（第２の実施形態）
図９（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体装置の製造工程の一部を示す断面図である。なお、本実施形態においても、第１の実施形態において使用した図３，図４及び図５に示す装置とほぼ同じ装置を用いるが、本実施形態では、図３に示す高速酸化炉２５１に代えてスパッタリング用チャンバーを用いる。また、図４に示すＺｒプラズマ形成チャンバー２５２に代えて、これとほぼ同様の構成を有し、Ｚｒターゲット２０４に代えてＳｉターゲットを配置したＳｉプラズマ生成用チャンバーを用いる。
【００８１】
まず、図９（ａ）に示す工程で、ウエハ状態のｐ型シリコン基板１０１を準備する。そして、シリコン基板に前洗浄を施してから、シリコン基板１０１をクラスタリング装置のロードロックチャンバー２５３に搬入する。
【００８２】
次に、図９（ｂ）に示す工程で、シリコン基板をスパッタリング用チャンバーに導入して、Ｏ2 ／Ａｒ雰囲気下で、基板温度を約４００℃にして、ＺｒスパッタターゲットからＺｒをシリコン基板１０１上にスパッタリングさせることにより、シリコン基板１０１の上に光学膜厚が５．０ｎｍのＺｒＯ2 膜１２０を形成する。
【００８３】
続いて、図９（ｃ）に示す工程で、シリコン基板１０１をＳｉプラズマ生成用チャンバーに搬送する。そして、ＳｉターゲットからＳｉ原子及びイオンをスパッタリングさせて、プラズマ１２１に導入する。さらに、Ｓｉプラズマ生成用チャンバー内で、基板バイアスを周波数１３．５６ＭＨｚ，電圧６００Ｗの高周波電力を印加することで、プラズマ１２１中のＳｉイオン（Ｓｉ+ ）を加速して、ＺｒＯ2 膜１２０に導入して、ＺｒＯ2 膜１２０の上部をＳｉ注入層１２２に変える。このとき、Ｓｉプラズマ生成用チャンバー内において、Ａｒガスの流量を８０sccmに、チャンバー内の圧力を１００mTorr （≒１３．３Ｐａ）にして、バイアス源からＳｉターゲットにバイアス１ｋＶを印加して、約３０sec の間プラズマ処理を行なう。なお、このとき基板バイアスをパルス印加方式にして、プラズマ処理を行なっても、同様の結果が得られる。
【００８４】
次に、図９（ｄ）に示す工程で、高速熱処理炉２５４内で、６５０℃，１０sec の条件で、ＺｒＯ2 膜１２０及びＳｉ注入層１２２のアニール処理を行なう。このアニール処理により、注入されたＳｉが拡散して、ＺｒＯ2 膜１２０及びＳｉ注入層１２２全体が、Ｚｒ−Ｓｉ−Ｏ（シリケート）からなる比誘電率の高い高誘電体膜１２４に変化する。
【００８５】
このとき、再結晶温度を越えない温度で、アニールを施すことにより、特に良好な特性が得られることが判明している。また、酸化雰囲気下で熱処理を行なうことにより、シリケート化された高誘電体膜１２４のうちシリコン基板１０１の表面付近におけるＳｉ−Ｏ成分の割合を高めることができ、シリコン基板１０１（特にチャネル領域）における界面準位の少ないＭＩＳトランジスタを形成することができる。
【００８６】
その後の工程の図示は省略するが、図２（ａ）〜（ｃ）に示す工程と同じ処理を行なって、ゲート絶縁膜，ゲート電極，ソース・ドレイン領域などを有するＭＩＳトランジスタを形成する。
【００８７】
本実施形態によれば、ＺｒＯ2 膜にＳｉを注入しているので、ＺｒＯ2 の再結晶化を阻害しながら、容易にＺｒ−Ｓｉ−Ｏからなるシリケート層を安定して形成することができる。さらに、ＯをＳｉと共に注入することも可能であり、必要な組成を注入量により高精度に制御できる。そして、本実施形態においても、高誘電体膜１２４をゲート絶縁膜として用いることにより、ゲートリーク電流の小さいゲート絶縁膜を有しつつ、微細化に適したＭＩＳトランジスタが得られる。
【００８８】
なお、本実施形態においては、ＺｒＯ2 膜へのＳｉの注入の際にプラズマを利用したが、一般的なイオン注入法を用いて、ＺｒＯ2 膜にＳｉイオンを注入しても、本実施形態と同じ効果が得られる。
【００８９】
図１０（ａ）〜（ｄ）は、一般的なイオン注入法を用いて、ＳｉＯ2 膜へのＺｒの導入を行なうようにした本実施形態の変形例における半導体装置の製造工程を示す断面図である。
【００９０】
図１０（ａ），（ｂ）に示す工程では、すでに説明した図８（ａ），（ｂ）に示す工程を同じ処理を行なう。
【００９１】
そして、図１０（ｃ）に示す工程で、プラズマを用いずに、一般的なイオン注入装置のみを用いて、ＺｒＯ2 膜１２０内にＳｉイオン（Ｓｉ+ ）を注入し、Ｓｉ注入層１２５を形成する。
【００９２】
そして、図１０（ｄ）に示す工程で、高速熱処理炉２５４内で、アニールによりＳｉを拡散させて、高誘電体膜１２６を形成する。
【００９３】
その後の工程の図示は省略するが、図２（ａ）〜（ｃ）に示す工程と同じ処理を行なって、ゲート絶縁膜，ゲート電極，ソース・ドレイン領域などを有するＭＩＳトランジスタを形成する。
【００９４】
本変形例においても、シリコン酸化膜内にＺｒが拡散してなる高誘電体膜を形成し、これをゲート絶縁膜として用いることにより、ゲートリーク電流の小さいゲート絶縁膜を有しつつ、微細化に適したＭＩＳトランジスタが得られる。
【００９５】
（第３の実施形態）
図１１（ａ）〜（ｅ）は、本発明の第３の実施形態における半導体装置の製造工程の一部を示す断面図である。なお、本実施形態においては、第１の実施形態において使用した図３，図４及び図５に示す装置とほぼ同じ装置を用いる。ただし、本実施形態においては、図３に示すクラスタリング装置に代えてスパッタリング用チャンバーをも備えたクラスタリング装置を用いる。また、図４に示すＺｒプラズマ形成チャンバー２５２に代えて、これとほぼ同様の構成を有し、Ｚｒターゲット２０４に代えてＳｉターゲットを配置したＳｉプラズマ生成用チャンバーを用いる。
【００９６】
まず、図１１（ａ）に示す工程で、ウエハ状態のｐ型シリコン基板１０１を準備する。そして、シリコン基板に前洗浄を施してから、シリコン基板１０１をクラスタリング装置のロードロックチャンバー２５３に搬入する。
【００９７】
次に、図１１（ｂ）に示す工程で、シリコン基板１０１を高速酸化炉２０１に導入して、熱酸化処理により、シリコン基板の上に、光学膜厚が約１．０ｎｍのＳｉＯ2 膜１０２を形成する。このとき、炉内にＯ2 ガスを導入し、９００℃，１０sec の条件で熱酸化を行う。
【００９８】
次に、図１１（ｃ）に示す工程で、シリコン基板１０１をスパッタリング用チャンバーに導入して、Ｏ2 ／Ａｒ雰囲気下で、基板温度を約４００℃にして、ＺｒスパッタターゲットからＺｒをシリコン基板１０１上にスパッタリングさせることにより、ＳｉＯ2 膜１０２の上に光学膜厚が５．０ｎｍのＺｒＯ2 膜１３０を形成する。
【００９９】
続いて、図１１（ｄ）に示す工程で、シリコン基板１０１をＳｉプラズマ生成用チャンバーに搬送する。そして、ＳｉターゲットからＳｉ原子及びイオンをスパッタリングさせて、プラズマ１３１に導入する。さらに、Ｓｉプラズマ生成用チャンバー内で、基板バイアスを周波数１３．５６ＭＨｚ，電圧６００Ｗの高周波電力を印加することで、プラズマ１３１中のＳｉイオン（Ｓｉ+ ）を加速して、ＺｒＯ2 膜１３０に導入して、ＺｒＯ2 層１３０をＳｉ注入層１３２に変える。このとき、Ｓｉプラズマ生成用チャンバー内において、Ａｒガスの流量を８０sccmに、チャンバー内の圧力を１００mTorr （≒１３．３Ｐａ）にして、バイアス源からＳｉターゲットにバイアス１ｋＶを印加して、約３０sec の間プラズマ処理を行なう。なお、このとき基板バイアスをパルス印加方式にして、プラズマ処理を行なっても、同様の結果が得られる。
【０１００】
次に、図１１（ｅ）に示す工程で、６５０℃，１０sec の条件で、ＳｉＯ2 膜１０２及びＳｉ注入層１３２のアニール処理を行なう。このアニール処理により、注入されたＳｉが拡散して、Ｓｉ注入層１３２全体が、比誘電率の高いＺｒ−Ｓｉ−Ｏからなるシリケート層１３４に変化する。つまり、シリコン基板の上に、ＳｉＯ2 膜１０２とシリケート層１３４との積層膜からなる高誘電体膜が形成されることになる。
【０１０１】
このとき、再結晶温度（Ｚｒ−Ｓｉ−Ｏからなるシリケート層１３４においては、７００℃程度）を越えない温度で、アニールを施すことにより、特に良好な特性が得られることが判明している。
【０１０２】
その後の工程の図示は省略するが、図２（ａ）〜（ｃ）に示す工程と同じ処理を行なって、ＳｉＯ2 膜１０２とシリケート層１３４との積層膜からなるゲート絶縁膜，ゲート電極，ソース・ドレイン領域などを有するＭＩＳトランジスタを形成する。
【０１０３】
本実施形態によれば、下地にＳｉＯ2 膜を設けて、その上のＺｒＯ2 膜にＳｉを注入しているので、ＳｉＯ2 膜がＳｉイオンの注入の際の緩衝層として機能する。したがって、シリコン基板１０１へのダメージの発生を確実に防止しながら、第２の実施形態と同様の効果を発揮することができる。さらに、ＯをＳｉと共に注入することも可能であり、必要な組成を注入量により高精度に制御できる。そして、本実施形態においても、ＳｉＯ2 膜１０２とシリケート層１３４との積層膜からなる高誘電体膜をゲート絶縁膜として用いることにより、ゲートリーク電流の小さいゲート絶縁膜を有しつつ、微細化に適したＭＩＳトランジスタが得られる。
【０１０４】
特に、本実施形態においては、シリケート層１３４の下方にＳｉＯ2 膜が存在していることから、ゲート絶縁膜全体の比誘電率の低下を抑制するためには、シリケート層１３４が厚いことが好ましい。
【０１０５】
なお、本実施形態においては、ＺｒＯ2 膜へのＳｉの注入の際にプラズマを利用したが、一般的なイオン注入法を用いて、ＺｒＯ2 膜にＳｉイオンを注入しても、本実施形態と同じ効果が得られる。
【０１０６】
また、ＺｒＯ2 膜に代えてＺｒ膜を形成し、Ｚｒ膜中にＳｉイオン又はＳｉイオンと酸素イオンとを注入してもよい。
【０１０７】
さらに、本実施形態におけるＺｒＯ2 膜に代えて、ＨｆＯ2 膜又はＨｆ膜，あるいはＡｌ2 Ｏ3 膜又はＡｌ膜を用いてもよい。その場合には、ＳｉＯ2 膜に代えてＺｒＯ2 膜を下地膜として用いてもよい。
【０１０８】
（第４の実施形態）
図１２（ａ）〜（ｃ）は、本発明の第４の実施形態における半導体装置の製造工程の一部を示す断面図である。なお、本実施形態においては、第１の実施形態において使用した図３，図４及び図５に示す装置とほぼ同じ装置を用いる。ただし、本実施形態においては、Ｚｒターゲットを配置したＺｒスパッタリング用チャンバーを用いる。
【０１０９】
まず、図１２（ａ）に示す工程で、ウエハ状態のｐ型シリコン基板１０１を準備する。そして、シリコン基板に前洗浄を施してから、シリコン基板１０１をクラスタリング装置のロードロックチャンバー２５３に搬入する。
【０１１０】
次に、図１２（ｂ）に示す工程で、シリコン基板１０１を高速酸化炉２０１に導入して、熱酸化処理により、シリコン基板の上に、光学膜厚が約３．０ｎｍのＳｉＯ2 膜１０２を形成する。このとき、炉内にＯ2 ガスを導入し、９００℃，３０sec の条件で熱酸化を行う。
【０１１１】
次に、図１２（ｃ）に示す工程で、シリコン基板１０１をスパッタリング用チャンバーに導入して、Ｏ2 ／Ａｒ雰囲気下で、基板温度を約４００℃にして、ＺｒスパッタターゲットからＺｒをシリコン基板１０１上にスパッタリングさせることにより、ＳｉＯ2 膜１０２の上に光学膜厚が３．０ｎｍのＺｒＯ2 膜１４０を形成する。
【０１１２】
次に、図１２（ｄ）に示す工程で、６５０℃，６０sec の条件で、熱処理を行なった、ＳｉＯ2 膜１０２及びＺｒＯ2 膜１４０中のＳｉ及びＺｒの固相拡散を行なわせる。この熱処理により、ＳｉＯ2 膜１０２とＺｒＯ2 膜１４０との間にＳｉx Ｚｒy Ｏ1-x-y 層１４１が形成される。このとき、ＳｉＯ膜2 １０２の厚みは１．５Ａ程度であることが好ましい。そして、ＳｉＯ2 膜１０２，及びＳｉx Ｚｒy Ｏ1-x-y 層１４１の積層膜全体により、高誘電体膜１４４が構成されることになる。
【０１１３】
このとき、再結晶温度（Ｓｉx Ｚｒy Ｏ1-x-y からなるシリケート層においては、７００℃程度）を越えない温度で、アニールを施すことにより、特に良好な特性が得られることが判明している。
【０１１４】
その後の工程の図示は省略するが、図２（ａ）〜（ｃ）に示す工程と同じ処理を行なって、ＳｉＯ2 膜１０２，及びＳｉx Ｚｒy Ｏ1-x-y 層１４１の積層膜からなる高誘電体膜１４４からなるゲート絶縁膜，ゲート電極，ソース・ドレイン領域などを有するＭＩＳトランジスタを形成する。
【０１１５】
本実施形態によれば、下地にＳｉＯ2 膜１０６を設けて、その上のＺｒＯ2 膜１４０との間での固相拡散によりＳｉx Ｚｒy Ｏ1-x-y 層１４１を形成し、ＳｉＯ2 膜１０６，ＺｒＯ2 膜１４０及びＳｉx Ｚｒy Ｏ1-x-y 層１４１の積層膜全体が高誘電体膜１４４として機能する。そして、ＳｉＯ2 膜１０２が残存していることにより、高誘電体膜１４４とシリコン基板１０１との間の界面における界面準位の発生を抑制することができる。したがって、ＭＩＳトランジスタの動作において、界面準位によるキャリアの散乱に起因する移動度の低下を抑制しつつ、第１の実施形態と同様の効果を発揮することができる。
【０１１６】
そして、本実施形態においても、ＳｉＯ2 膜１０２と高誘電体膜１３４との積層膜をゲート絶縁膜として用いることにより、ゲートリーク電流の小さいゲート絶縁膜を有しつつ、微細化に適したＭＩＳトランジスタが得られる。
【０１１７】
なお、ＺｒＯ2 膜に代えてＺｒ膜を形成し、Ｚｒ膜とＳｉＯ2 膜との間で固相拡散を行なわせてもよい。
【０１１８】
−各実施形態におけるＭＩＳトランジスタの特性−
図１３は、各実施形態におけるゲート絶縁膜を用いて、図２（ｂ）に示すエクステンション領域１０８を形成する前の構造，つまりＭＩＳキャパシタの電気特性（ゲートリーク電流値）を評価した結果を示す図である。同図の横軸はゲート絶縁膜のＳｉＯ2 膜に換算した膜厚を表し、縦軸はゲート絶縁膜にかかる電圧が１Ｖの時のゲートリーク電流値を表している。また、同図において、○は従来のゲート絶縁膜（プラズマＣＶＤ法やＤＣスパッタ法によるシリケート膜）を用いた時のデータを、●は第１の実施形態のゲート絶縁膜を用いた時のデータを、▲は第２の実施形態のゲート絶縁膜を用いた時のデータを、■は第３の実施形態のゲート絶縁膜を用いた時のデータを、それぞれ示している。
【０１１９】
同図からわかるように、従来のプラズマＣＶＤ方法やＤＣスパッタ法によるシリケート膜をゲート絶縁膜として用いる場合に比べ、本発明の各実施形態のゲート絶縁膜を用いたＭＩＳキャパシタの場合、電気特性（ゲートリーク特性）のバラツキが１桁近く低減されていることがわかる。また、第１の実施形態のゲート絶縁膜の比誘電率は１５であり、第２の実施形態のゲート絶縁膜の比誘電率は１４であり、第３の実施形態のゲート絶縁膜の比誘電率は１４であることもわかっている。これらの比誘電率値は、理想的なＺｒＯ2 膜の比誘電率（＞２０）よりは小さいものの、通常のＳｉＯ2 膜の比誘電率３．９よりも約４倍にまで増大している。
【０１２０】
なお、上記第１，第３，第４の実施形態において、熱酸化によりＳｉＯ2 膜を形成する際に、窒素含有雰囲気にすることでシリコン酸窒化膜を形成するようにしてもよい。
【０１２１】
（第５の実施形態）
図１４（ａ）〜（ｅ）は、本発明の第５の実施形態の半導体装置の製造工程の一部を示す断面図である。
【０１２２】
まず、図１４（ａ）に示す工程で、ウエハ状態のｐ型シリコン基板１０１に活性領域を囲むシャロートレンチ分離ＳＴＩを形成する。そして、シリコン基板１０１に前洗浄を施してから、熱酸窒化化処理により、シリコン基板の上に、光学膜厚が２．６ｎｍのシリコン酸窒化膜１５０を形成する。このとき、炉内をＮＯとＯ2 との混合ガス（混合比は１：１）雰囲気にした状態で、１０５０℃で酸窒化処理を行なう。
【０１２３】
次に、図１４（ｂ）に示す工程で、基板上に、シリコン酸窒化膜１５０のうち高速動作を必要とする第１トランジスタを形成しようとする領域Ｒtr１を開口し、それ以外の領域を覆うフォトレジスト膜Ｆr1を形成する。それ以外の領域には、高信頼性・低消費電力が要求される第２のトランジスタを形成しようとする領域Ｒtr２が含まれている。また、Ｉ／Ｏ部に配置されるトランジスタを形成とする領域（図示せず）もフォトレジスト膜Ｆr1によって覆われている。
【０１２４】
続いて、図１４（ｃ）に示す工程で、シリコン酸窒化膜１５０のうち第１トランジスタ形成領域Ｒtr２１に位置する領域のみに、Ｈｆイオン（Ｈｆ+ ）を導入する。このとき、Ｈｆイオンをイオン注入法によってシリコン酸窒化膜１５０中に導入してもよいし、プラズマを用いて導入してもよい。この処理により、シリコン基板１０１の一部に、Ｈｆ原子の多い組成をもったシリコン酸窒化層であるＨｆ注入層１５１が形成される。なお、図１４（ｃ）では、シリコン酸窒化膜の厚さ方向の全体に亘ってＨｆ注入層１５１が形成されているように描かれているが、図１（ｃ）に示すように、Ｈｆ注入層１５１の下方にシリコン酸窒化膜が残っていてもよい。
【０１２５】
次に、図１４（ｄ）に示す工程で、フォトレジスト膜Ｆr1をアッシングにより除去する。その後、Ｎ2 雰囲気中で、６５０℃，１０sec の条件で、ＲＴＡ（高速熱処理）を行なって、Ｈｆ注入層１５１のアニール処理を行なう。このアニール処理によって、Ｈｆ注入層１５１内においてＨｆが拡散して、Ｈｆ−Ｓｉ−Ｎ−Ｏ（シリケート）からなる比誘電率の高い高誘電体膜１５２に変化する。
【０１２６】
なお、図１４（ｃ）に示す工程で、図１（ｃ）に示すようにＨｆ注入層１５１の下方にシリコン酸窒化膜が残っている場合も、Ｈｆ注入層１５１とその下方に残存するシリコン酸窒化膜との全体にＨｆが拡散するのが一般的である。
【０１２７】
しかし、ＨｆがＨｆ注入層１５１の下方に残存するシリコン酸窒化膜の厚み方向の全体に拡散せずに、Ｈｆ−Ｓｉ−Ｏからなるシリケート層の下方になおシリコン酸窒化膜が残存していてもよい。本実施形態においては、かかる場合にも、シリケート層とシリコン酸窒化膜全体を高誘電体膜１５２として定義する。
【０１２８】
次に、図１４（ｅ）に示す工程で、ＣＶＤにより、シリコン酸窒化膜１０５及び高誘電体膜１５２の上にポリシリコン膜を堆積する。その後、形成しようとするＭＩＳＦＥＴのチャネル型に応じて、ポリシリコン膜中にボロンなどのｐ型不純物（ｐＭＩＳＦＥＴ形成領域）、あるいは砒素などのｎ型不純物（ｎＭＩＳＦＥＴ形成領域）がドープされる。
【０１２９】
次に、ポリシリコン膜，高誘電体膜１５２及びシリコン酸窒化膜１５０をパターニングして、ゲート電極１５５と、高誘電体膜１５２から形成されたゲート絶縁膜１５３と、シリコン酸窒化膜１５０から形成されたゲート絶縁膜１５４とを形成する。その後、ｎＭＩＳＦＥＴ形成領域では、ゲート電極１５５の上方からｎ型不純物（砒素など）のイオン注入を行ない、ｐＭＩＳＦＥＴ形成領域では、ゲート電極１５５の上方からｐ型不純物（ボロンなど）のイオン注入を行なう。これにより、第１トランジスタ形成領域Ｒtr１においては、シリコン基板１０１内におけるゲート電極１５５の両側に、比較的高濃度の不純物がドープされたエクステンション領域１５６ａ，１５６ｂが形成される。また、第２トランジスタ形成領域Ｒtr２においては、シリコン基板１０１内におけるゲート電極１５５の両側に、比較的高濃度の不純物がドープされたエクステンション領域１５７ａ，１５７ｂが形成される。
【０１３０】
その後の工程は、図示を省略するが、ゲート電極１５５の側面上にサイドウォールを形成した後、ゲート電極１５５及びサイドウォールをマスクとする高濃度の不純物イオンの注入により、各トランジスタ形成領域Ｒtr１，Ｒtr２に各ＭＩＳＦＥＴの高濃度ソース・ドレイン領域が形成される。
【０１３１】
そして、第１トランジスタ形成領域Ｒtr１には、高誘電体膜１５２から形成されたゲート絶縁膜１５３を有する第１トランジスタ１６１が形成され、第２トランジスタ形成領域Ｒtr２には、シリコン酸窒化膜１５１から形成されたゲート絶縁膜１５４を有する第２トランジスタ１６２が形成される。
【０１３２】
ただし、図１４（ｅ）に示す工程において、必ずしも高誘電体膜１５２及びシリコン酸窒化膜１５８０をパターニングする必要はない。
【０１３３】
また、図１４（ｃ）に示す工程では、Ｈｆの拡散のための熱処理を行なわずに、エクステンション領域やソース・ドレイン領域に注入された不純物を活性化する際に、Ｈｆ拡散のための熱処理を行なってもよい。
【０１３４】
なお、本実施形態のＭＩＳＦＥＴにおいて、サイドウォールやエクステンション領域は必ずしも必要ではない。
【０１３５】
図１５は、本実施形態の製造方法によって形成されるシステムＬＳＩの平面図である。同図に示すように、システムＬＳＩは、高速動作が必要な第１トランジスタ１６１が配置される高性能部１６４と、高信頼性・低消費電力が要求される第２トランジスタ１６２が配置される高信頼性部１６５と、Ｉ／Ｏ部１６６とを有している。ここで、Ｉ／Ｏ部１６６に配置されるトランジスタは、物理的膜厚が７ｎｍの厚いシリコン酸窒化膜をゲート絶縁膜とするＭＩＳトランジスタによって構成されている。
【０１３６】
本実施形態の製造工程により、シリコン基板１０１上に、シリコン酸窒化膜中にＨｆが拡散してシリケート化してなる高い比誘電率を有する高誘電体膜１５２から形成されたゲート絶縁膜１５３を有する第１トランジスタ１６１と、シリコン酸窒化膜１５０から形成されたゲート絶縁膜１５４を有する第２トランジスタ１６２とを形成することができる。そして、高誘電体膜１５２においても、シリコン酸窒化膜１５０とシリコン基板１０１との間の界面状態の良好性がゲート絶縁膜１５３とシリコン基板１０１との間の界面状態にそのまま引き継がれているので、ゲートリーク特性の悪化を抑制することができる。
【０１３７】
図１６は、第１トランジスタ１６１と第２トランジスタ１６２とにおけるゲートリーク電流（スタンバイ時のリーク）のゲート電圧依存性を示す図である。第１トランジスタ１６１の電気的換算膜厚は約１．６ｎｍであり、第２トランジスタ１６２の電気的換算膜厚は約２．８ｎｍである。すなわち、比誘電率の増大によって第１トランジスタ１６１のゲート絶縁膜１５３（高誘電体膜１５２）の電気的換算膜厚は低減されていることがわかる。一方、第１トランジスタ１６１のゲート絶縁膜１５３のゲートリーク特性は、金属を導入したことによってそれほど悪化していない。これは、高誘電体膜１５２の物理的膜厚が、シリコン酸窒化膜１５０の物理的膜厚よりも増大していることからである。もし、シリコン酸化膜又はシリコン酸窒化膜によって電気的換算膜厚１．６ｎｍのゲート絶縁膜を形成した場合には、ゲートリーク特性がもっと悪化することが明らかである。
【０１３８】
図１７は、第１トランジスタ１６１と第２トランジスタ１６２とにおける信頼性評価結果を示すワイブルプロット図である。同図において、横軸は破壊時間（ｓｅｃ）を表し、縦軸はｌｎ（−ｌｎ（１−Ｆ））（Ｆは累積故障率）を表している。同図に示すように、高誘電体膜１５２をゲート絶縁膜とする第１トランジスタ１６１のデータを接続すると形成されるであろう信頼性曲線は、シリコン酸窒化膜１５０をゲート絶縁膜とする第２トランジスタ１６２のデータを接続すると形成されるであろう信頼性曲線よりも傾きが急である。これは、第１トランジスタ１６１の信頼性が第２トランジスタ１６２の信頼性よりも悪化していることを示している。しかし、電気的換算膜厚が１．６ｎｍのシリコン酸化膜をゲート絶縁膜とｓするトランジスタに比べると、本実施形態の第１のトランジスタ１６１の信頼性の悪化の程度は小さいことが明らかである。なお、高信頼性部１６５に配置される第２トランジスタ１６２の場合には、推定寿命は１０年保証が可能な範囲にある。
【０１３９】
したがって、本実施形態のシステムＬＳＩにおいて、高性能部１６４に配置される第１トランジスタ１６１は、ゲートリークの増大や信頼性の悪化を抑制しつつ、高速動作特性を発揮することができる。
【０１４０】
特に、厚みが異なる酸化膜（又は酸窒化膜）をゲート絶縁膜とする３種類のトランジスタを設ける場合には、いったん形成された酸化膜を部分的に除去する工程が多くなり、シリコン基板面が何回もエッチングされることに起因する不具合が顕著に現れるおそれがある。それに対し、本実施形態では、Ｉ／Ｏ部１６６のトランジスタ用のシリコン酸窒化膜と、高性能部１６４及び高信頼性部１６５の第１，第２トランジスタ用のシリコン酸窒化膜との２種類のシリコン酸窒化膜を形成するだけで済むので、かかる不具合が緩和されることになる。
【０１４１】
−第５の実施形態の変形例−
上記実施形態においては、シリコン基板１０１上にシリコン酸窒化膜１５０を形成し、シリコン酸窒化膜にＨｆを注入したが、シリコン酸窒化膜に代えてシリコン酸化膜を用いることにより、上述の効果を発揮することができる。また、Ｈｆに代えて、Ｚｒ，Ａｌを注入してもよい。
【０１４２】
上記実施形態においては、高性能部１６４に配置される第１トランジスタ１６１のゲート絶縁膜をＨｆ−Ｓｉ−Ｎ−Ｏ化合物からなる高誘電体膜により構成し、高信頼性部１６５に配置される第２トランジスタ１６２のゲート絶縁膜をシリコン酸窒化膜により構成したが、第１，第２トランジスタ１６１，１６２共に、Ｍ（金属）−Ｓｉ−Ｎ−Ｏからなるゲート絶縁膜を備えていてもよい。
【０１４３】
その場合、例えば、第１トランジスタ１６１のゲート絶縁膜と、第２トランジスタのゲート絶縁膜とで導入する金属の種類を変えることにより、例えばゲートリーク特性と高速動作性との比重を調整することができる。つまり、高速動作が必要なトランジスタのゲート絶縁膜には、できるだけ比誘電率が高くなるシリケートを形成する金属を導入し、ゲートリークの小さいことが要求されるトランジスタのゲート絶縁膜には、比誘電率が低くてもゲートリーク特性の優れたシリケートを用いればよい。
【０１４４】
また、例えば第１トランジスタ１６１のゲート絶縁膜と、第２トランジスタのゲート絶縁膜とでは、導入する金属の濃度を変えることによっても、例えばゲートリーク特性と高速動作性との比重を調整することができる。
【０１４５】
さらに、上記実施形態における高性能部１６４に配置される第１トランジスタ１６１と、高信頼性部１６５に配置される第２トランジスタ１６２と、Ｉ／Ｏ部１６６に配置されるトランジスタとの各ゲート絶縁膜を、いずれも金属−Ｓｉ−Ｏ化合物（シリケート）からなる誘電体膜により構成してもよい。その場合、３種類の金属を各絶縁膜のシリケートを構成する金属として用いてもよいし、１種類の金属を導入量を変えて用いてもよい。すなわち、一般的には、少なくとも酸素を導入して形成された初期絶縁膜の複数の領域に、互いに異なる金属、あるいは濃度が互いに異なる同じ金属を導入して、金属の拡散のための熱処理を行なうことにより、特性の異なるゲート絶縁膜を有する複数種類のトランジスタを同一基板上に形成することができる。
【０１４６】
さらに、第２の実施形態の製造工程をベースとして、シリコン基板上に形成した金属酸化膜へのＳｉイオンの導入量を、シリコン基板上の複数の領域で変えることにより、できあがるトランジスタのゲートリーク特性と高速動作性との比重を調整することもできる。
【０１４７】
さらに、第３，第４の実施形態の製造工程をベースとして、シリコン基板上に形成した金属酸化膜へのＳｉイオンの導入量を、シリコン基板上の複数の領域で変えることにより、できあがるトランジスタのゲートリーク特性と高速動作性との比重を調整することもできる。
【０１４８】
【発明の効果】
本発明の絶縁膜の形成方法又は半導体装置の製造方法によれば、イオン注入やプラズマイオン注入と熱処理とを利用して、高誘電体膜を形成するようにしたので、半導体基板との間の界面状態が良好な，かつリーク特性の良好な絶縁膜を、簡単な方法により安定して形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、第１の実施形態に係る高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴの製造工程のうちの前半部分を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る高誘電率ゲート絶縁膜を有するＭＩＳＦＥＴの製造工程のうちの後半部分を示す断面図である。
【図３】第１の実施形態の半導体装置の製造に用いた製造装置の構成を概略的に示す平面図である。
【図４】第１の実施形態で用いたＺｒプラズマ生成用チャンバーの構造を概略的に示す断面図である。
【図５】第１の実施形態で用いた高速熱処理炉の構造を概略的に示す断面図である。
【図６】基板バイアス手段を付加した本実施形態の第１の変形例におけるチャンバーの構成を示す断面図である。
【図７】（ａ）〜（ｄ）は、一般的なイオン注入法を用いて、ＳｉＯ2 膜へのＺｒの導入を行なうようにした第１の実施形態の第２の変形例における半導体装置の製造工程の一部を示す断面図である。
【図８】（ａ）〜（ｆ）は、ＳｉＯ2 膜の上部のみをシリケート層に変えるようにした第１の実施形態の第３の変形例における半導体装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、第２の実施形態における半導体装置の製造工程の一部を示す断面図である。
【図１０】（ａ）〜（ｄ）は、一般的なイオン注入法を用いて、ＳｉＯ2 膜へのＺｒの導入を行なうようにした第２の実施形態の変形例における半導体装置の製造工程の一部を示す断面図である。
【図１１】（ａ）〜（ｅ）は、第３の実施形態における半導体装置の製造工程の一部を示す断面図である。
【図１２】（ａ）〜（ｃ）は、第４の実施形態における半導体装置の製造工程の一部を示す断面図である。
【図１３】各実施形態におけるゲート絶縁膜を用いて、エクステンション領域を形成する前の構造，つまりＭＩＳキャパシタの電気特性（ゲートリーク電流値）を評価した結果を示す図である。
【図１４】（ａ）〜（ｅ）は、本発明の第５の実施形態の半導体装置の製造工程を示す断面図である。
【図１５】第５の実施形態の製造方法によって形成されるシステムＬＳＩの平面図である。
【図１６】第５の実施形態中の第１トランジスタと第２トランジスタとにおけるゲートリーク電流（スタンバイ時のリーク）のゲート電圧依存性を示す図である。
【図１７】第５の実施形態中の第１トランジスタと第２トランジスタとにおける信頼性評価結果を示すワイブルプロット図である。
【図１８】（ａ）〜（ｃ）は、プラズマＣＶＤ法により、ＨｆＯ2 膜からなるゲート絶縁膜を形成する従来の製造工程を示す断面図である。
【符号の説明】
１０１    シリコン基板
１０２    ＳｉＯ2 膜
１０２ａ  低誘電率部
１０３    Ｚｒ注入層
１０３ａ  Ｚｒ注入部
１０５    プラズマ
１０６    高誘電体膜
１０６ａ  ゲート絶縁膜
１０７    ポリシリコン膜
１０７ａ  ゲート電極
１０８    エクステンション領域
１０９    ソース・ドレイン領域
１１０    サイドウォール
１１２    Ｚｒ注入層
１１４    高誘電体膜
１１６    ゲート絶縁膜
１２０    ＺｒＯ2 膜
１２２    Ｓｉ注入層
１２４    高誘電体膜
１２５    Ｓｉ注入層
１２６    高誘電体膜
１３０    ＺｒＯ2 膜
１３１    プラズマ
１３２    Ｓｉ注入層
１３４    シリケート層
１４０    ＺｒＯ2 膜
１４１    Ｓｉx Ｚｒy Ｏ1-x-y 層
１４４    高誘電体膜
２０１    ウエハステージ
２０３    ゲートバルブ
２０４    ターゲットホルダー
２０５    Ｚｒターゲット
２０６    ＤＣバイアス源
２０７    ガス導入部
２０８    カップリングコンデンサ
２０９    高周波電源
２１１    ガス排出部
２１２    チャンバー
２１３    ゲートバルブ
２１４    赤外線放射加熱機構
２１５    ガス導入部
２１７    ガス排出部
２２１    ウエハステージ
２５１    高速酸化炉
２５２    Ｚｒプラズマ生成用チャンバー
２５３    ロードロックチャンバー
２５４    高速熱処理炉
２５５    冷却チャンバー
２５６    ウエハロード・アンロード部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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