(57)【特許請求の範囲】
【請求項１】
複数の光電変換素子と、該光電変換素子において光電変換された複数の信号電荷を並列に読み出してそれぞれ増幅する複数の第１の増幅器と、該第１の増幅器の出力を順次出力するための走査手段とを同一基板上に有する固体撮像装置において、前記複数の第１の増幅器の出力端子と前記走査手段との間に接続され且つ前記基板上に形成された、入力と出力間に帰還容量となる第１の容量が設けられた第２の増幅器と、一端が前記第１の増幅器の出力に接続され、他端が直列に接続されたＭＯＳ型トランジスタからなる抵抗手段を介して前記第２の増幅器の入力に接続された第２の容量とから構成される反転増幅回路を備えていることを特徴とする固体撮像装置。
【請求項２】
前記抵抗手段であるＭＯＳ型トランジスタは、そのゲート電極には、前記第２の増幅器の入力電位から、前記ＭＯＳ型トランジスタのほぼ閾値電圧分だけ、前記ＭＯＳ型トランジスタを導通状態とする方向に変化させた電位が与えられるように構成されていることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、固体撮像装置に関し、特に光電変換素子において光電変換された信号電荷を増幅器を介して出力する固体撮像装置において、該増幅器で発生する雑音を抑制する手段に関するものである。
【０００２】
【従来の技術】
一般に、固体撮像装置は、ＭＯＳ型及びＣＣＤ型に大別されるが、そのＳ／Ｎ改善の目的で、ＭＯＳ型，ＣＣＤ型の両者において、複数の光電変換された信号を複数の増幅器を介して出力する方式が提案されている。
【０００３】
図５は、テレビジョン学会技術報告“ライン増幅ＭＯＳ型固体撮像素子”（ＩＴＥＪ Technical Report  Vol.14, No.16, P.P.25〜30, ＣＥ90−12）で報告されている、ＭＯＳ型イメージセンサの各垂直信号線上に増幅器を設けた形式の固体撮像素子を示す回路構成図であり、画素はフォトダイオード101 と行選択用のＭＯＳスイッチ102 から構成され、ＭＯＳスイッチ102 の一端はフォトダイオード101 に接続され、他端は垂直信号線103 ごとに共通に接続され、各垂直信号線103 ごとに設けられた増幅器104 の入力に接続されている。この各増幅器104 の出力は、図６に示すような信号読み出し用の回路系を通り、増幅器104 の帰還容量ＣC に信号電荷があるときと、ないときの出力の差分をとるような構成となっている。このように、各行ごと又は画素ごとに増幅器を設ける構成は、１つの増幅器で全ての画素を読み出す構成のものよりも、増幅器の周波数帯域を下げられるため、増幅器自体から発生するランダム雑音を下げられ、低雑音化が可能となるという特徴を有する。
【０００４】
なお、図６の構成においては、増幅器104 の後段のソースフォロア105 の出力に接続されているスイッチＳ３及びＳ４のオン抵抗と、信号蓄積容量ＣM1，ＣM2のＲＣ回路により、帯域が制限されるようになっている。
【０００５】
また、上記従来例とは別に、ＣＣＤ型固体撮像装置についても、各垂直ＣＣＤシフトレジスタごとに電荷検出器を設けると共に、帯域制限手段も同時に設け、電荷検出器から発生する雑音を抑制するようにした構成のものが、特開平６−９７４１４号公報に開示されている。図７は該公報に開示されている固体撮像装置の全体構成を示す図である。図７において、206 はフォトダイオード、201 は垂直ＣＣＤレジスタであり、フォトダイオード206 で発生した信号電荷は垂直ＣＣＤレジスタ201 で順次転送されるようになっている。各垂直ＣＣＤレジスタ201 には電荷検出器202 ，帯域制限手段203 ，ＣＤＳ手段（相関２重サンプリング手段）204 ，水平選択手段205 が接続され、水平シフトレジスタ209 の走査により出力信号線208 から各画素に対応する信号出力が読み出されるようになっている。
【０００６】
図７に示されている従来例において、各垂直信号線ごとに配設される電荷検出器202 ，帯域制限手段203 ，ＣＤＳ手段204 ，水平選択手段205 は、具体的には図８及び図９に示すように構成されているが、ここではその全体についての詳細な説明は省略し、帯域制限の手法についてのみ説明する。図８に示す構成例は、電荷検出器202 の後段に帯域制限手段203 として容量Ｃout を設けたものである。これにより、電荷検出器202 の出力インピーダンスと、この容量Ｃout により帯域が制限されるようになっている。一方、図９に示した構成例においては、電荷検出器202 の後段に増幅器211 を設けた後に、帯域制限手段203 となる容量Ｃout を接続した形式を用い、この増幅器211 と容量Ｃout により、帯域が決定されるようになっている。
【０００７】
【発明が解決しようとする課題】
上記のように、ＭＯＳ型及びＣＣＤ型固体撮像装置において、垂直信号線ごとに増幅器を設けた構成のものが提案されているが、それらの帯域制限手段には、次に述べるような問題点がある。
【０００８】
まず、図６に示したライン増幅ＭＯＳ型固体撮像素子における帯域制限手段においては、帯域制限手段としても用いられるスイッチング素子Ｓ３，Ｓ４には通常ＭＯＳトランジスタが用いられるが、ＭＯＳトランジスタのオン抵抗を大きくするためには、ＭＯＳトランジスタのゲート長を長くする必要がある。しかしながら、ＭＯＳトランジスタのゲート長を長くすると、スイッチング手段として用いたときに発生するフィードスルー電荷が大きくなり、各垂直信号線ごとに設けられた、このスイッチングＭＯＳトランジスタのばらつきが大きな固定パターン雑音を引き起こす。したがって、この固定パターン雑音を小さくすることを考慮すると、このＭＯＳトランジスタによるオン抵抗は大きく引き上げることは困難となり、帯域制限する周波数を低く設定するには容量を大きくしなければならず、チップ面積増大となる。また、この問題の他に、スイッチングＭＯＳトランジスタのオン抵抗は、バイアス依存性があるため、ＭＯＳトランジスタの入力電位すなわち信号出力によりオン抵抗が変化し、帯域も変わるという問題も存在する。
【０００９】
一方、図８に示したＣＣＤ型固体撮像装置における電荷検出器202 の出力インピーダンスと容量Ｃout により帯域制限を行う方法においては、次のような問題を有している。すなわち、帯域制限を行うには出力インピーダンスを大きくしなければならず、出力インピーダンスを大きくするには、電荷検出器202 のソースフォロアとして動作する増幅ＭＯＳトランジスタの相互コンダクタンスｇｍを下げなければならない。しかしながらｇｍを下げると、このソースフォロアで発生する雑音スペクトル（単位周波数あたりの雑音量）が大きくなってしまうため、帯域を下げても雑音は大きく下がらない。したがって、帯域制限により雑音を抑制するためには、増幅器の雑音スペクトルとは無関係に帯域が決定される方法を用いる必要がある。
【００１０】
また、図９に示す帯域制限方法においては、電荷検出器202 の後段に、もう一段増幅器211 を設けて、この増幅器211 と容量Ｃout で帯域制限を行っているので、上記のような問題は発生しない。しかしながら、帯域を低くする場合、前記増幅器211 に接続されている抵抗が大きくなり、ＩＣレイアウトの面積も大きくなるという問題がある。例えば、１水平帰還63.5μsec において、リセット時の信号と蓄積された電荷を検出する時の信号の２回信号を出力することを考えて、帯域を33ｋＨz とすると、容量Ｃ＝２ｐＦ，抵抗Ｒ＝ 2.4ＭΩとしなければならない。しかしながら、垂直信号線ごとに、これだけ大きな抵抗を設けることは、回路レイアウト面積が非常に大きくなり、現実的でない。
【００１１】
本発明は、従来の光電変換された信号電荷を増幅器を介して出力するようにした固体撮像装置における上記問題点を解消するためになされたもので、信号電荷を増幅する増幅器の雑音特性とは独立して帯域を決められ、且つ出力信号レベルの影響を受けずに帯域が一定となる帯域制限手段を備えた固体撮像装置を提供することを第１の目的とする。また帯域を下げるときにも比較的小さな面積にレイアウト可能な帯域制限手段を提供することを第２の目的とする。
【００１２】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、複数の光電変換素子と、該光電変換素子において光電変換された複数の信号電荷を並列に読み出してそれぞれ増幅する複数の第１の増幅器と、該第１の増幅器の出力を順次出力するための走査手段とを同一基板上に有する固体撮像装置において、前記複数の第１の増幅器の出力端子と前記走査手段との間に接続され且つ前記基板上に形成された、入力と出力間に帰還容量となる第１の容量が設けられた第２の増幅器と、一端が前記第１の増幅器の出力に接続され、他端が直列に接続されたＭＯＳ型トランジスタからなる抵抗手段を介して前記第２の増幅器の入力に接続された第２の容量とから構成される反転増幅回路を備えるものである。
【００１３】
このように構成することにより、帯域は反転増幅器を構成する第１及び第２の容量と抵抗手段で決定されるため、前記複数の第１の増幅器、すなわち信号を検出する増幅器の特性とは独立して、帯域を決められる。また、帰還容量となる第１の容量が設けられた反転増幅器の入力は、電位が一定に保たれるため、抵抗手段の抵抗値は抵抗手段にバイアス依存性があったとしても、第１の増幅器の出力信号電圧とは無関係に一定値を示し、したがって信号レベルに依存せず帯域は一定となる。
【００１４】
更に、上記抵抗手段として、制御電極を有し該制御電極の電圧により抵抗値が可変となるＭＯＳ型トランジスタを用い、その制御電極電圧をオン抵抗が高くなるように設定することにより、比較的小さなレイアウト面積で、低い周波数の帯域制限が可能となる。
【００１５】
【発明の実施の形態】
次に、実施の形態について説明する。図１は、本発明をライン増幅ＭＯＳ型固体撮像装置に適用した第１の実施の形態の、１垂直信号線に対応する部分の構成を示す図である。図１において、１はフォトダイオード、２は垂直選択スイッチ、３は垂直信号線、４は列ごとに設けられたライン増幅器である。このライン増幅器４は、図６に示した容量帰還型や、図８及び図９に示したフォロア型など、どのような形式のものでもよい。このライン増幅器４の出力は、容量５及び抵抗手段６を介して、入出力間に帰還容量７及びそれと並列に制御信号φr でオンオフ制御されるスイッチングトランジスタ８が設けられた反転増幅器９の入力に接続されている。
【００１６】
上記容量５，抵抗手段６及び反転増幅器９は、容量５と帰還容量７の容量値をそれぞれＣ1 ，Ｃ2 とすると、Ｃ1 ／Ｃ2 のゲインを有する容量結合型の反転増幅回路を構成しており、リセット信号φr により、スイッチングトランジスタ８をオンとしたとき、ライン増幅器４の出力を基準にして、容量５，７がリセットされ、スイッチングトランジスタ８がオフとなった後に、ライン増幅器４の出力が変化した分ΔＶに対応して、反転増幅器９の出力が初期電圧からＣ1 ／Ｃ2 ・ΔＶだけ変化する。したがって、ライン増幅器４の入力に信号電荷のない状態の時に、スイッチングトランジスタ８をオン状態にして容量５，７のリセットを行い、その後スイッチングトランジスタ８をオフ状態としてリセットを解除してから、増幅器４の入力に信号電荷を読み出すことによって、信号電荷による出力変化分がＣ1 ／Ｃ2 倍され、反転増幅器９から出力することができる。
【００１７】
この反転増幅器９の出力は、制御信号φt により制御されるスイッチングトランジスタ10を介して容量11に接続されており、制御信号φt をオン状態にして容量11に増幅器９の出力を保持し、保持された電荷は、シフトレジスタ30で駆動される選択スイッチ12を介して、出力信号線13に読み出されるようになっている。
【００１８】
上記構成において、帯域を決定する要素は、容量５，７及び抵抗手段６であり、各垂直信号線３ごとに設けられたライン増幅器４は、後段の反転増幅器９で決まる帯域とは独立して、雑音スペクトルが小さくなるように設定することが可能である。つまり帯域は、容量５と、抵抗手段６と、帰還容量７及びスイッチングトランジスタ８が設けられた反転増幅器９とで、構成されている反転増幅回路で決定されるため、ライン増幅器４に対しては雑音を低くするための最適な設計が可能となるといえる。
【００１９】
また、抵抗手段６は反転増幅器９の入力に接続されているが、反転増幅器９の入力は帰還容量７により帰還がかかるため、低入力インピーダンス状態にあり、入力の電位は常に一定となる。したがって、抵抗手段６にバイアス電圧依存性があったとしても、抵抗手段６のバイアス電位は一定なので、ライン増幅器４の出力信号レベルによらず抵抗値は一定となり、周波数帯域も一定となる。
【００２０】
次に、図１に示した第１の実施の形態における反転増幅器９及び抵抗手段６を、具体的な構成とした第２の実施の形態を図２に示す。この実施の形態においては、図１で示されている反転増幅器９を、ソース接地のｎＭＯＳトランジスタ14及び負荷として働くゲートにバイアス電圧Ｖb1が与えられたｐＭＯＳトランジスタ15で構成されたソース接地型の反転増幅回路と、ソースフォロア形式のｎＭＯＳトランジスタ16及び負荷として動作するゲートにバイアス電圧Ｖb2が与えられたｎＭＯＳトランジスタによるソースフォロア増幅回路とからなる２段構成の反転増幅回路で構成している。また、抵抗手段６を、ゲート電圧Ｖg をゲート電極に印加したｎＭＯＳトランジスタ18で構成している。
【００２１】
図１に示されている反転増幅器９を、ｎＭＯＳトランジスタ14とｐＭＯＳトランジスタ15とからなる１段構成のソース接地型反転増幅回路のみで構成することも可能であるが、ソースフォロア増幅回路を含む２段構成とすることによって、出力インピーダンスを下げることができ、制御信号φt をオン状態にしたときの容量11への充電速度を速くすることができる。この反転増幅回路を１段構成とするか２段構成とするかは、読み出し部のタイミング等を考慮して、適している方を用いればよい。
【００２２】
図２に示した第２の実施の形態において、リセットパルスφr をオン状態としたときのソースフォロア増幅回路の出力電圧は、ソース接地型反転増幅回路の入力電圧と一致し、ソース接地のｎＭＯＳトランジスタ14のゲート−ソース間電圧となる。このゲート−ソース間電圧が各垂直信号線ごとにばらつくと、出力電圧の不均一を引き起こし、固定パターン雑音が発生する。このゲート−ソース間電圧のばらつきは、トランジスタの閾値電圧のばらつきによるものである。
【００２３】
そこで、このトランジスタの閾値電圧のばらつきの影響を抑えて、固定パターン雑音を小さくすることが可能な構成とした第３の実施の形態を図３に示す。図３に示した第３の実施の形態においては、図２に示した第２の実施の形態と同一の構成部材には同一の符号を付して示している。図３に示す第３の実施の形態において、図２に示した第２の実施の形態と異なる点は、次の点である。すなわち、帰還容量７のトランジスタ16，17からなるソースフォロア増幅回路の出力側に接続されている端子に、スイッチングＭＯＳトランジスタ19及び20の一端を共通にして接続すると共に、スイッチングＭＯＳトランジスタ19の他端は基準電圧源21に接続し、スイッチングＭＯＳトランジスタ20の他端はソースフォロア増幅回路の出力端子に接続している点である。なお、スイッチングＭＯＳトランジスタ19，20の各ゲートには、リセットパルスφr とそれと逆相のパルス／φr がそれぞれ与えられている。
【００２４】
上記スイッチングＭＯＳトランジスタ19，20の動作は、次のとおりである。まずライン増幅器４から基準となる出力が与えられるリセット時には、帰還容量７のソースフォロア増幅回路の出力側に接続されている端子に、基準電圧源21の基準電圧Ｖref が印加される。このリセット動作が解除された後、スイッチングＭＯＳトランジスタ19がオフ、スイッチングＭＯＳトランジスタ20がオンすることにより、ｎＭＯＳトランジスタ14，ｐＭＯＳトランジスタ15，ｎＭＯＳトランジスタ16，ｎＭＯＳトランジスタ17で構成される２段構成の反転増幅回路の入出力間に帰還がかかり、このときの出力電圧は、先に与えられた基準電圧Ｖref とほぼ等しい電圧値に設定される。
【００２５】
この出力電圧は、前記ＭＯＳトランジスタ14〜17で構成される２段構成の反転増幅回路のオープンループゲインが大きければ大きいほど、精度よく基準電圧Ｖref に合わせ込まれる。したがって、ｎＭＯＳトランジスタ14とｐＭＯＳトランジスタ15とで構成されるソース接地型反転増幅回路のゲインを大きくすることによって、ｎＭＯＳトランジスタ14のゲート−ソース間電圧のばらつきがあったとしても、出力の影響は小さく抑えられ、固定パターン雑音は殆ど発生しない。
【００２６】
次に、上記各実施の形態において、小さなレイアウト面積で低い帯域を実現する手段について説明する。帯域を低くするには、容量５を大きくするか、抵抗手段６を構成するＭＯＳトランジスタ18のオン抵抗を大きくすればよい。通常同じ面積では、容量を大きくするよりＭＯＳトランジスタのオン抵抗を大きくする方が効率がよい。ＭＯＳトランジスタのオン抵抗を大きくするには、トランジスタのゲート幅をなるべく小さくしゲート長を長くすると共に、ゲートに印加されるゲート電圧Ｖg を低くすればよいが、ゲート電圧Ｖg を低くすると、オン抵抗はＭＯＳトランジスタの閾値電圧の変動やゲート電圧Ｖg の変動による影響を大きく受けやすくなる。これを防ぐためには、ゲート電圧Ｖg がＭＯＳトランジスタの閾値電圧を反映した形で決まるようにすればよい。
【００２７】
図４は、閾値電圧の変動の影響を受けずにオン抵抗を決めるゲート電圧Ｖg を発生させるバイアス回路を示す。図４において、31，32はゲートドレイン間が短絡されたＭＯＳトランジスタであり、33は電流源である。
【００２８】
このような構成のバイアス回路において、トランジスタ31のゲート電圧（ドレイン電圧）を、図２及び図３に示した実施の形態におけるソース接地型反転増幅回路を構成しているｎＭＯＳトランジスタ14のゲート電圧とほぼ同じ電圧値に設定すると、図２及び図３に示した実施の形態における抵抗手段として用いているＭＯＳトランジスタ18のゲート−ソース間電圧は、図４に示したバイアス回路を構成するＭＯＳトランジスタ32のゲート−ソース間電圧とほぼ等しくなる。
【００２９】
したがって、ＭＯＳトランジスタ32とＭＯＳトランジスタ18の寸法比及び電流源33の電流値を適当に設定することによって、ＭＯＳトランジスタ18のオン抵抗が決まる。以上のように図４に示すバイアス回路を用いると、Ｖg の値は閾値電圧を反映しているため、プロセスにより閾値が変動しても、ほぼ同じオン抵抗となると共に、抵抗手段として用いるＭＯＳトランジスタ18に印加される電圧も低く、単位面積あたりのオン抵抗も大きくなり、小さなレイアウト面積で大きな抵抗値を実現することができる。
【００３０】
上記各実施の形態においては、本発明をライン増幅ＭＯＳ型固体撮像装置に適用したものを示したが、図７に示した各垂直ＣＣＤシフトレジスタごとに電荷検出器を設けた形式のＣＣＤ型固体撮像装置にも、同様の回路構成の帯域制限手段を適用することができ、同様の効果が得られる。ＣＣＤ型固体撮像装置に適用する場合には、図１〜図３に示した各実施の形態におけるライン増幅器を、各垂直ＣＣＤシフトレジスタごとに設けられている電荷検出器に置き換え、その後段に全く同じ形式の手段を用いればよい。このようにしてＣＣＤ型固体撮像装置に適用することにより、電荷検出器の雑音の影響を小さくすることが可能となる。
【００３１】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、信号電荷を増幅する増幅器の雑音スペクトルの低減とは独立して出力信号の帯域制限が可能となり、Ｓ／Ｎのよい固体撮像装置を実現することができ、また帯域は出力信号レベルに依存しないため帯域の設定も容易になる。更に、帯域制限に用いる抵抗手段として、制御電圧によって抵抗値が可変となるＭＯＳ型トランジスタを用いることにより、小さなレイアウト面積で大きな抵抗値が実現でき、低い周波数帯域の設定が可能となる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の第１の実施の形態の１垂直信号線に対応する部分を示す回路構成図である。
【図２】図１に示した第１の実施の形態における抵抗手段及び反転増幅器を具体的な構成で示した第２の実施の形態の回路構成図である。
【図３】図２に示した第２の実施の形態を改善した第３の実施の形態を示す回路構成図である。
【図４】図２及び図３に示した各実施の形態における抵抗手段として用いるＭＯＳトランジスタのゲート電圧を与えるバイアス回路を示す図である。
【図５】従来のＭＯＳ型固体撮像装置の構成例を示す回路構成図である。
【図６】図５に示した従来例の信号読み出し回路を示す詳細な回路構成図である。
【図７】従来のＣＣＤ型固体撮像装置の構成例を示す回路構成図である。
【図８】図７に示した従来例における垂直信号線に対応する構成を詳細に示す回路構成図である。
【図９】図７に示した従来例における垂直信号線に対応する他の構成を詳細に示す回路構成図である。
【符号の説明】
１  フォトダイオード
２  垂直選択スイッチ
３  垂直信号線
４  ライン増幅器
５，11  容量
６  抵抗手段
７  帰還容量
８，10  スイッチングＭＯＳトランジスタ
９  反転増幅器
12  選択スイッチ
13  出力信号線
14，16，17  ｎＭＯＳトランジスタ
15  ｐＭＯＳトランジスタ
18  ＭＯＳトランジスタ
19，20  スイッチングＭＯＳトランジスタ
21  基準電圧源
30  シフトレジスタ
31，32  ＭＯＳトランジスタ
33  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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