(57)【特許請求の範囲】
【請求項１】
半導体基板表面上に側面と底面とを有する複数の凹部を形成し、上記各凹部内に絶縁膜を充填して素子分離領域を形成する工程と、
単位画素を規定するための上記素子分離領域以外の上記凹部内に充填されている絶縁膜を除去し、上記絶縁膜が除去された後の複数の凹部の側面にチャネル領域を形成する工程と、
上記複数の凹部における上記チャネル領域を含む表面にゲート絶縁膜を形成する工程と、
上記複数の凹部の側面における上記チャネル領域上に上記ゲート絶縁膜を介してゲート電極を形成する工程と、
上記各チャネル領域に隣接して、上記凹部の底面を含む上記半導体基板の表面に高濃度不純物領域を形成する工程と、
上記素子分離領域で規定される上記各単位画素内における上記凹部が形成されていない領域から上記凹部の領域にかけての半導体基板表面に、光電変換素子を形成する工程と
を含み、
上記各単位画素内における上記凹部の側面に形成された少なくとも３つの上記チャネル領域と、当該各チャネル領域上に上記ゲート絶縁膜を介して形成された３つの上記ゲート電極と、当該各チャネル領域に隣接して形成された上記高濃度不純物領域とによって、上記光電変換素子によって発生した信号電荷の増幅を行う増幅トランジスタと、上記増幅トランジスタによって増幅された信号を選択して信号線に出力する選択トランジスタと、上記増幅トランジスタのゲート配線上に残っている上記信号電荷を排出するリセットトランジスタを形成する
ことを特徴とするイメージセンサの製造方法。
【請求項２】
請求項１に記載のイメージセンサの製造方法において、
上記ゲート電極を形成する工程においては、上記凹部を含む上記半導体基板の表面上に導電層を形成し、この導電層をエッチバックすることによって上記ゲート電極を自己整合的に形成することを特徴とするイメージセンサの製造方法。
【請求項３】
請求項１または請求項２に記載のイメージセンサの製造方法において、
上記ゲート電極を形成する前に、上記半導体基板に対して垂直方向から不純物をイオン注入して上記凹部の底面を含む上記半導体基板の表面に低濃度不純物領域を形成する工程を含み、
上記チャネル領域における一方の端部と上記高濃度不純物領域との間に上記低濃度不純物領域を形成する
ことを特徴とするイメージセンサの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、サブミクロンＣＭＯＳ(相補型金属酸化膜半導体)技術を用いたＣＭＯＳイメージセンサの製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳイメージセンサは，既存のイメージセンサ市場に加えて、デジタルスチルカメラ(ＤＳＣ),携帯電話,パソコン(ＰＣ),携帯端末(ＰＤＡ)等の分野での需要が急速に拡大しており、技術的重要性が高くなっている。
【０００３】
上記ＣＭＯＳイメージセンサは、現在イメージセンサとして広く使われているＣＣＤ(Charge Coupled Device)イメージセンサに比べて、単一電源,低電圧駆動,低消費電力の点で優れた特徴を有している。また、駆動方式が簡便で多用なスキャニング方式の実用化が可能であり、且つ、信号処理回路を単―のチップ上に集積できるため製品の小型軽量化が実現できる。更に、ロジックプロセスと同様のＣＭＯＳ技術を使用するために、製造時においてもＣＣＤイメージセンサのような専用の製造ラインを必要とはしない。
【０００４】
上記ＣＭＯＳイメージセンサも上記ＣＣＤと同様に多画素化が進んでおり、同一基板上に光電変換素子とトランジスタとが併設された構成が採用されている。そして、光電変換素子によって発生した信号電荷によって信号電荷蓄積部の電位を変調し、その電位によって画素内部の増幅トランジスタを変調することで画素内部に増幅機能を持たせている。
【０００５】
上記ＣＭＯＳイメージセンサにおける光電変換部のフォトダイオードに関しても、上記ＣＣＤの場合と同様に、基板内に埋め込まれた構造で且つフォトダイオードの基板表面部分をＰ型半導体層でシールドした構造が最近では主流になりつつある。図９に、従来のＣＭＯＳイメージセンサにおける単位画素部の断面を示す。図９において、単位画素部は、Ｐ＋シリコン基板１上のＰ型エピタキシャル層２内における素子分離領域３によって規定された領域に形成された４つのトランジスタ４〜７とフォトダイオード８とから構成される。そして、フォトダイオード８は、基板表面のＰ型半導体層９とその下のＮ−領域１０とを備えている。また、各トランジスタ４〜７には、ソース・ドレイン領域としてのＮ＋領域１１,１２が形成されている。
【０００６】
上記構成のＣＭＯＳイメージセンサでは、上述したように、上記フォトダイオード８の表面をＰ型半導体層９でシールドしているので、フォトダイオード８の基板表面に存在する欠陥準位からの発生電流がフォトダイオード８に流れ込むのを防ぐことができ、その結果として白傷等の欠陥を大幅に低減することができるのである。
【０００７】
尚、１３はチャネルストッパ領域であり、１４はゲート絶縁膜であり、１５はゲート電極であり、１６はＣＶＤ(化学気相成長法)酸化膜であり、１７はＰ−ウェルである。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のＣＭＯＳイメージセンサにおいては、埋め込みフォトダイオード８が読み出しトランジスタ４と素子分離領域３との間の一定の領域に形成されるために、埋め込みフォトダイオード８の単位面積を増大させるには集積度を落とさざるを得ないという問題がある。また、上記埋め込みフォトダイオード８の面積はデザインルールが微細化するに伴って縮小されて行くので、微細化に伴って感度低下が顕著になるという問題もある。
【０００９】
また、集積度を落さずに単位面積を増大させるために、半導体基板に形成されたトレンチの壁面に沿って形成されたフォトダイオードが提案されている(特開２０００‐３１４５５号公報)。しかしながら、この場合には、トレンチ形成時のエッチングダメージやトレンチ内に充填される絶縁膜等によるストレスに起因して、接合リーク電流が増大するという懸念がある。さらに、凹凸部分へのＰ/Ｎ/Ｐ接合を精度良く形成するのは難しく、斜めからのイオン注入を駆使した場合にはスループットが長くなって生産効率が著しく悪くなるという問題がある。
【００１０】
そこで、この発明の目的は、集積度を低下させることなく且つ所定のデザインルールを用いてフォトダイオードの単位面積を増大させることが可能なＣＭＯＳイメージセンサの製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明のイメージセンサの製造方法は、
半導体基板表面上に側面と底面とを有する複数の凹部を形成し、上記各凹部内に絶縁膜を充填して素子分離領域を形成する工程と、
単位画素を規定するための上記素子分離領域以外の上記凹部内に充填されている絶縁膜を除去し、上記絶縁膜が除去された後の複数の凹部の側面にチャネル領域を形成する工程と、
上記複数の凹部における上記チャネル領域を含む表面にゲート絶縁膜を形成する工程と、
上記複数の凹部の側面における上記チャネル領域上に上記ゲート絶縁膜を介してゲート電極を形成する工程と、
上記各チャネル領域に隣接して、上記凹部の底面を含む上記半導体基板の表面に高濃度不純物領域を形成する工程と、
上記素子分離領域で規定される上記各単位画素内における上記凹部が形成されていない領域から上記凹部の領域にかけての半導体基板表面に、光電変換素子を形成する工程と
を含み、
上記各単位画素内における上記凹部の側面に形成された少なくとも３つの上記チャネル領域と、当該各チャネル領域上に上記ゲート絶縁膜を介して形成された３つの上記ゲート電極と、当該各チャネル領域に隣接して形成された上記高濃度不純物領域とによって、上記光電変換素子によって発生した信号電荷の増幅を行う増幅トランジスタと、上記増幅トランジスタによって増幅された信号を選択して信号線に出力する選択トランジスタと、上記増幅トランジスタのゲート配線上に残っている上記信号電荷を排出するリセットトランジスタを形成する
ことを特徴としている。
【００１２】
上記構成によれば、光電変換素子によって発生した信号電荷の選択,増幅及びリセットを含む読み出し動作を行うトランジスタのチャネル領域は、上記半導体基板の表面に対して垂直方向に配置されている。したがって、従来のイメージセンサと同じデザインルールを適用すれば、トランジスタ領域の占有面積が低減されて光電変換素子の占有面積が増加され、光感度特性が改善される。あるいは、従来のイメージセンサと同じ光感度特性を得るのであれば集積度が向上される。
【００１３】
また、第１の実施例のイメージセンサの製造方法は、
上記イメージセンサの製造方法において、
上記ゲート電極を形成する工程では、上記凹部を含む上記半導体基板の表面上に導電層を形成し、この導電層をエッチバックすることによって上記ゲート電極を自己整合的に形成することを特徴としている。
【００１４】
この実施例によれば、上記ゲート電極の形成が、上記凹部の側壁に対して自己整合的に行われる。こうして、アライメントずれや製造工程数を増大させることなく上記ゲート電極が形成される。さらに、比較的簡便な手法が用いられることによって、微細化に対して容易に対処することが可能になる。
【００１５】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態のイメージセンサであるＣＭＯＳイメージセンサにおける単位画素部の構成を示す断面図である。また、図２は、上記単位画素部の回路図である。
【００１６】
図１に示すように、本実施の形態におけるＣＭＯＳイメージセンサは、主として、半導体基板２１の表面上に形成された凹部２２の側面に形成された読み出しトランジスタ３１,リセットトランジスタ３２,増幅トランジスタ３３および選択トランジスタ３４からなる四つのトランジスタと、半導体基板２１表面に形成された少なくとも第１導電型領域２７および第２導電型領域２８の接合部から成るフォトダイオード２９とから構成される。
【００１７】
そして、上記四つのトランジスタ３１〜３４は、上記凹部２２の側面に形成されたチャネル領域２３と、凹部２２のチャネル領域２３を含む半導体基板２１の表面上に形成されたゲート絶縁膜２４と、凹部２２側面のチャネル領域２３上にゲート絶縁膜２４を介して形成されたゲート電極２５と、チャネル領域２３に隣接するように凹部２２の底面を含む半導体基板２１の表面に形成された高濃度不純物領域２６から構成される。尚、３６は素子分離領域であり、３７はチャンネルストッパである。
【００１８】
上記半導体基板２１は、通常の半導体装置を製造する際に使用される半導体基板であれば特に限定されるものではなく、例えば、シリコン,ゲルマニウム等の半導体基板や、ＳiＣ,ＧaＡs,ＩnＧaＡs等の化合物半導体基板等が挙げられる。なかでもシリコン基板が好ましく、ＳＯＩ(シリコン・オン絶縁体)基板,貼り合わせＳＯＩあるいはＳＩＭＯＸ(セパレーション・バイ・インプランテッド・オキシゲン)等の基板でもよい。
【００１９】
上記半導体基板２１上に形成される素子分離用の凹部(トレンチ)を含む各トレンチ２２は、その側壁が半導体基板２１の表面に対して９０度の角度を有するように形成されるが、上記側壁が８５度程度のテーパーを有するように形成してもよい。尚、トレンチ２２の深さは、得ようとするトランジスタのゲート長や素子分離耐圧等によって適宜調整することができ、例えば３００nm〜７００nm程度が好ましい。また、トレンチ２２形成後に、表面および底部のコーナーを丸めて電界集中や結晶欠陥の発生等の影響を抑制する目的で、１０nm〜３０nm程度の酸化を施すことが望ましい。
【００２０】
尚、上記半導体基板２１における増幅トランジスタ３３と選択トランジスタ３４とを形成する領域には、イオン注入によって、ウェル３５とチャネル領域２３とが形成される。その際に、チャネル領域２３は、ウェル３５内のトレンチ２２の側壁部に形成される。また、読み出しトランジスタ３１およびリセットトランジスタ３２のチャネル領域２３は、ウェル３５外のトレンチ２２の側壁部に形成される。そして、各トランジスタ３１〜３４のゲート電極２５は、トレンチ２２を含む半導体基板２１表面を被覆するようにゲート絶縁膜２４を形成した後に形成される。
【００２１】
上記ゲート絶縁膜２４は、通常、ゲート絶縁膜として用いられる材料を所望の膜厚で熱酸化等により成膜することによって形成することができる。その際の膜厚は、例えば３nm〜１０nm程度が望ましい。
【００２２】
上記ゲート電極２５は、電極として機能する材料であればどのような材料で形成してもよいが、１Ｅ＋２０個/cm3程度のオーダーの不純物濃度を有するポリシリコンで形成することが望ましい。また、膜厚は、ゲート電極として機能することができる限り特に限定されるものではないが、得ようとするトランジスタの低濃度領域の長さや電気特性等を考慮して適宜調整する必要がある。ゲート電極２５の膜厚としては、例えば１００nm〜２００nm程度が望ましい。
【００２３】
上記ゲート電極２５は、予めトランジスタのチャネル領域２３を想定した深さのトレンチ２２を形成しておけば、エッチングによって自己整合的に加工することができる。しかしながら、多くの場合は、チャネル長の異なる画素部以外の領域のトランジスタを規定する必要があるため、通常のフォトエッチングを用いた方がよい。その場合には、ゲート長を、トレンチ２２の側面部分に加えて半導体基板２１の表面側へ形成することも適宜行うことができる。尚、各トランジスタ３１〜３４のチャネル領域２３の一方の側に配置する高濃度不純物領域(ドレイン領域)２６とチャネル領域２３との間に、低濃度不純物領域３０を形成するのが好ましい。その場合には、ゲート電極２５形成前に半導体基板２１に対して垂直方向にイオン注入することによって、後にサイドウォール状に形成されるゲート電極２５の直下に予め低濃度不純物領域３０を自己整合的に形成することができるのである。ソース・ドレイン領域となる高濃度不純物領域２６,２７は、各トランジスタとなるトレンチ２２の底部および各トレンチ２２間における半導体基板２１の表面と、フォトダイオード２９となる部分に形成される。
【００２４】
光電変換部となる上記フォトダイオード２９としては一般にＮ＋/Ｐ接合が広く用いられているが、その構造に関しては、目的やデバイス仕様に応じて適宜変更することができる。例えば、本実施の形態のごとく、半導体基板２１の表面部分をＰ型半導体層でシールドしたＰ＋/Ｎ−/Ｐ構造であってもよい。この場合には、Ｐ型半導体層でシールドすることによって、フォトダイオードの基板表面に存在する欠陥準位からの発生電流がフォトダイオードに流れ込むのを防ぐことができ、白傷等の欠陥を低減することができるのである。
【００２５】
次に、図２に従って、上記構成を有するＣＭＯＳイメージセンサの動作について説明する。先ず、リセット線４１の電圧レベルを「Ｈ」にしてリセットトランジスタ３２をオンさせて、配線上に残っている電荷をドレイン線４２に排出する。そうした後、リセットトランジスタ３２をオフする。次に、読み出しトランジスタ３１をオンさせることによって、フォトダイオード２９の光電変換によって発生したキャリアが増幅トランジスタ３３のゲートに流れ込む。その際に、読み出しトランジスタ３１をオフすると、増幅トランジスタ３３のゲートに電荷が蓄積されて、増幅トランジスタ３３がオンする。同時に、アドレス線４３のレベルを「Ｈ」にして選択トランジスタ３４をオンすると、信号線４４に信号が読み出されるのである。
【００２６】
以下、上記構成のＣＭＯＳイメージセンサの製造方法について説明する。図３に示すように、本ＣＭＯＳイメージセンサは、０.０１Ωcm〜０.１Ωcmの比抵抗を持つＰ＋シリコン基板５１上に形成されたＰ型エピタキシャル層５２に形成される。Ｐ型エピタキシャル層５２の比抵抗は１０Ωcm〜２０Ωcmであり、その厚さは５μm〜１０μmである。
【００２７】
先ず、上記Ｐ型エピタキシャル層５２の表面上にトレンチ５３を３００nm〜１０００nmの深さに形成する。その際に、トレンチエッチング時のマスクとしてＰ型エピタキシャル層５２上に絶縁膜と窒化シリコン膜とを堆積したものを用い、トレンチ５３を側壁がＰ型エピタキシャル層５２の表面に対して略垂直になるように形成する。側壁を垂直に形成する理由は、製造工程上においてトランジスタを縦方向に精度良く形成するためである。次に、上記マスク材を被覆させた状態でトレンチ５３内の表面を１０５０℃〜１１００℃の高温で１０nm〜３０nm程度の膜厚で酸化を行い、トレンチ５３の表面および底部のコーナーを丸めて電界集中や結晶欠陥の発生等の影響を抑制する。その後、絶縁膜としてＣＶＤ酸化シリコン膜を、ＣＭＰ(化学機械研磨)法等を用いてトレンチ５３内に埋め込んで素子分離領域５４を形成する。そうした後、上記マスクとして用いた窒化シリコン膜と絶縁膜とを順次除去する。こうして、図３に示す状態に至る。
【００２８】
次に、図４に示すように、画素内のトランジスタを形成する領域のトレンチ５３内に埋め込まれたＣＶＤ酸化シリコン膜を、フォトレジスト５５をマスクとしたエッチングによって除去してＰ型エピタキシャル層５２を露出させる。このエッチングの際には、Ｐ型エピタキシャル層５２表面へのダメージの心配がなく且つ素子分離領域境界部５４’の傾斜が緩やかになる等を考慮してバッファードＨＦ(ＢＨＦ)等を用いたウエットエッチングが望ましい。尚、素子分離領域境界部５４’の傾斜が急峻であると、後の工程で成膜材料の残り等が発生し易くなるので好ましくない。
【００２９】
次に、上記素子分離領域５４の個所に開口を有するフォトレジスト(図示せず)を用い、ホウ素イオンを注入してチャンネルストッパ５８を形成する。そして、図５に示すように、上記増幅トランジスタ６４と選択トランジスタ６５とを形成する領域に、フォトレジスト５６をマスクとして、１Ｅ＋１２cm-2〜１Ｅ＋１３cm-2程度のホウ素イオンを注入してＰ型ウェル５７を形成する。そうした後、トレンチ５３の側面へチャネルドーピングとして斜め方向から１Ｅ＋１２cm-2〜１Ｅ＋１３cm-2程度のホウ素イオンを注入してチャネル領域５９を形成する。さらに、読み出しトランジスタ６２とリセットトランジスタ６３とを形成する領域のトレンチ５３の個所を開口するフォトレジスト(図示せず)を用いて、当該トレンチ５３の側面へチャネルドーピングとして斜め方向から１Ｅ＋１２cm-2〜１Ｅ＋１３cm-2程度の隣イオンを注入してチャネル領域５９を形成する。
【００３０】
次に、図６に示すように、上記ゲート絶縁膜６０を形成した後、ゲート電極６１となるポリシリコンを、ＣＶＤ法を用いたIn‐situ(インサイチュウ)ドープによって１００nm〜２００nm程度の膜厚で形成する。このポリシリコンデポジションの際には、ゲート絶縁膜６０上にノンドープポリシリコンと１Ｅ＋２０個/cm3程度のオーダーの隣が含まれるドープシリコンとが連続的に形成されることが望ましい。その後、ゲート電極６１を、トランジスタのチャネル幅やチャネル長を規定するために通常のフォトエッチングを用いて加工するのであるが、エッチバックによって自己整合的に加工することもできる。また、上述したように、各トランジスタ６２〜６５のチャネル領域５９と高濃度不純物領域の一方の側(ドレイン領域)との間に低濃度不純物領域６６を形成するのが好ましい。その場合には、ゲート電極６１形成前に半導体基板５１に対して垂直方向にイオン注入することによって、サイドウォール状に形成されるゲート電極６１の直下に低濃度不純物領域６６を自己整合的に形成することができる。
【００３１】
その後に、Ｐ型エピタキシャル層５２の表面におけるフォトダイオード６７の形成領域に、フォトレジスト６８を用いて１００keＶ〜２００keＶで１Ｅ＋１２cm-2〜１Ｅ＋１４cm-2程度の燐をイオン注入してＮ−領域６９を形成する。さらに、２０keＶ〜５０keＶで１Ｅ＋１３cm-2〜１Ｅ+１５cm-2程度の弗化ホウ素(ＢＦ2)をイオン注入して、Ｎ−領域６９の表面にＰ＋領域７０を形成する。この場合、トレンチ５３の側面部にも注入されるように斜め方向からのイオン注入も併せて行う。
【００３２】
次に、図７に示すように、上記画素部におけるフォトダイオード６７以外の領域に、フォトレジスト７１を用いて、４０keＶ〜９０keＶで１Ｅ＋１５cm-2〜５Ｅ＋１５cm-2程度の砒素をイオン注入してソース・ドレインとなるＮ＋領域(高濃度不純物領域)７２を形成する。
【００３３】
次に、図８に示すように、上記各トランジスタ６２〜６５上を含む全面に、ＣＶＤによって酸化シリコン膜７３を積層して平坦化する。そうした後に、酸化シリコン膜７３にコンタクトホール７４を開口し、全面にアルミニウム等の金属層を積層した後フォトエッチングを行って配線７５を形成する。
【００３４】
以上のようにして、単位画素部において、Ｐ型エピタキシャル層５２の表面に形成されたトレンチ５３の側面に、垂直方向のチャネル領域５９を有する縦型トランジスタで成る読み出しトランジスタ６２,リセットトランジスタ６３,増幅トランジスタ６４および選択トランジスタ６５が形成されたＣＭＯＳイメージセンサが形成される。
【００３５】
上述したように、本実施の形態においては、単位画素部において、読み出しトランジスタ３１・６２,リセットトランジスタ３２・６３,増幅トランジスタ３３・６４および選択トランジスタ３４,６５を、半導体基板２１,５２の表面に形成されたトレンチ２２,５３の側面に垂直方向に形成されたチャネル領域２３,６０を有する縦型トランジスタで構成している。したがって、所定のデザインルールを適用した場合に、素子分離領域３６,５４と読み出しトランジスタ３１,６２との間の領域を、図９に示すように読み出しトランジスタ４,リセットトランジスタ７,増幅トランジスタ５および選択トランジスタ６が水平方向のチャネル領域を有する横型トランジスタで形成された従来のＣＭＯＳイメージセンサよりも広くすることができる。その結果、素子分離領域３６,５４と読み出しトランジスタ３１,６２との間に形成されるフォトダイオード２９,６７の領域を広くすることができ、感度を向上させることができるのである。
【００３６】
すなわち、本実施の形態によれば、従来のＣＭＯＳイメージセンサと同じデザインルールを適用するのであれば、トランジスタ領域の占有面積を低減してフォトダイオードの占有面積を増加させることができ、光感度特性を改善することができる。また、従来のＣＭＯＳイメージセンサと同じ光感度特性を得るのであれば、集積度を上げることができるのである。
【００３７】
その際に、各トランジスタ３１,６２;３２,６３;３３,６４;３４,６５のゲート電極２５,６１は、下地に形成されたトレンチ２２,５３の段差を利用してセルフアラインによってサイドウォール状に加工して形成することもできる。その場合には、ゲート電極２５,６１形成時において、アライメントずれや製造工程数の増大等を無くすことができる。更に、このゲート電極２５,６１直下の半導体基板内に低濃度不純物領域３０,６６を自己整合的に形成することもできる。
【００３８】
また、上述のごとく上記ゲート電極２５,６１を上記トレンチ２２,５３の段差内に形成することによって、半導体基板上を殆ど凹凸のない平坦な形状にすることができる。したがって、金属層７５を配線する前における酸化シリコン膜７３に対する平坦化工程を簡略することができる。
【００３９】
尚、上記４つのトランジスタのレイアウトについては必要に応じて自由に設定することが可能である。すなわち、上記実施の形態におけるフォトダイオード２９,６７はＰ/Ｎ/Ｐ接合型であるが、Ｎ/Ｐ接合型であっても構わない。その場合には、読み出しトランジスタ３１,６２を省略することが可能になる。つまり、この発明においては、単位画素内に少なくとも３つのトランジスタを配置させた構造を取ればよいのである。
【００４０】
上記実施の形態においては、この発明の好ましい例を示したが、この発明は上記実施の形態に限定されるものではなく、適宜変形しても構わない。例えば、結晶欠陥等に起因した接合リークを抑制するためのイオン注入後の窒素雰囲気中でのアニール等を追加することができる。
【００４１】
【発明の効果】
以上より明らかなように、この発明のイメージセンサの製造方法は、半導体基板の表面上に側面と底面とを有する複数の凹部を形成し、単位画素内における上記凹部の側面にチャネル領域を形成し、上記チャネル領域を含む表面にゲート絶縁膜を形成し、上記凹部の側面における上記チャネル領域上に上記ゲート絶縁膜を介してゲート電極を形成し、上記チャネル領域に隣接して上記凹部の底面を含む上記半導体基板の表面に高濃度不純物領域を形成するので、光電変換素子によって発生した信号電荷の読み出し動作を行うトランジスタのチャネル領域を、上記半導体基板の表面に対して垂直方向に配置することができる。
【００４２】
したがって、従来のイメージセンサと同じデザインルールを適用すれば、トランジスタ領域の占有面積を低減して光電変換素子の占有面積を増加することができ、光感度特性を改善することができる。あるいは、従来のイメージセンサと同じ光感度特性を得るのであれば、集積度を向上することができる。さらに、上記チャネル領域が上記半導体基板の表面に対して垂直方向に配置されたトランジスタを、従来からの成膜技術,ドーピング技術およびフォトエッチング技術等によって簡単に形成することができる。
【００４３】
また、第１の実施例のイメージセンサの製造方法は、上記凹部を含む上記半導体基板の表面上に導電層を形成し、この導電層をエッチバックすることによって上記ゲート電極を自己整合的に形成するので、アライメントずれや製造工程数を増大させることなく上記ゲート電極を形成することができる。さらに、上記ゲート電極の形成に比較的簡便な手法を用いることによって、微細化に容易に対処することができる。
【図面の簡単な説明】
【図１】  この発明のイメージセンサとしてのＣＭＯＳイメージセンサにおける単位画素部の断面図である。
【図２】  図１に示す単位画素部の回路図である。
【図３】  図１に示すＣＭＯＳイメージセンサのある製造過程における断面図である。
【図４】  図３に続く製造過程における断面図である。
【図５】  図４に続く製造過程における断面図である。
【図６】  図５に続く製造過程における断面図である。
【図７】  図６に続く製造過程における断面図である。
【図８】  図７に続く製造過程における断面図である。
【図９】  従来のＣＭＯＳイメージセンサにおける単位画素部の断面図である。
【符号の説明】
２１…半導体基板、
２２,５３…トレンチ、
２３,５９…チャネル領域、
２４,６０…ゲート絶縁膜、
２５,６１…ゲート電極、
２６,７２…高濃度不純物領域、
２７,７０…Ｐ＋領域、
２８,６９…Ｎ−領域、
２９,６７…フォトダイオード、
３０,６６…低濃度不純物領域、
３１,６２…読み出しトランジスタ、
３２,６３…リセットトランジスタ、
３３,６４…増幅トランジスタ、
３４,６５…選択トランジスタ、
３５,５７…Ｐ型ウェル、
３６,５４…素子分離領域、
４２…ドレイン線、
４４…信号線、
５１…Ｐ＋シリコン基板、
５２…Ｐ型エピタキシャル層、
７３…酸化シリコン膜、
７４…コンタクトホール、
７５…配線。
【図１】
0003908911.tif 000002
【図２】
0003908911.tif 000003
【図３】
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【図４】
0003908911.tif 000005
【図５】
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【図６】
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【図７】
0003908911.tif 000008
【図８】
0003908911.tif 000009
【図９】
0003908911.tif 000010