(57)【特許請求の範囲】
【請求項１】
カラム・スイッチが導通し、センス・アンプの活性化前に、ビット・ライン・ペアにデータ・ライン・ペアを介して電位差によるデータ書き込みを行うＤＲＡＭのライト・ドライバーであって、
前記データ・ライン・ペアが、第１のデータ・ラインと第２のデータ・ラインとの対であり、
前記センス・アンプに接続された前記ビット・ライン・ペアのプリチャージ電圧を供給する電源と、
"１"の書き込みを指示する信号がゲートに入力され、前記第１のデータ・ラインがドレインに接続され、電源がソースに接続される第１のｎ型ＭＯＳＦＥＴと、
前記第１のｎ型ＭＯＳＦＥＴのゲートに入力される"１"を反転させた"０"の書き込みを指示する信号がゲートに入力され、前記第１のデータ・ラインがドレインに接続される第２のｎ型ＭＯＳＦＥＴと、
前記電源を前記第２のｎ型ＭＯＳＦＥＴのソースに接続する第１の抵抗と、
前記第２のｎ型ＭＯＳＦＥＴのソースをグランドに各々接続する第２の抵抗及びキャパシタと、
"０"の書き込みを指示する信号がゲートに入力され、前記第２のデータ・ラインがドレインに接続され、電源がソースに接続される第３のｎ型ＭＯＳＦＥＴと、
前記第３のｎ型ＭＯＳＦＥＴのゲートに入力される"０"を反転させた"１"の書き込みを指示する信号がゲートに入力され、前記第２のデータ・ラインがドレインに接続される第４のｎ型ＭＯＳＦＥＴと、
前記電源を前記第４のｎ型ＭＯＳＦＥＴのソースに接続する第３の抵抗と、
前記第４のｎ型ＭＯＳＦＥＴのソースをグランドに各々接続する第４の抵抗及びキャパシタと、
を含むＤＲＡＭのライト・ドライバー。
【請求項２】
前記第１の抵抗と前記第２の抵抗と前記第３の抵抗と前記第４の抵抗とが同じ値である請求項１のＤＲＡＭのライト・ドライバー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オートマチック・プリチャージにより、かつフラットな行/列アドレスを入力とするＤＲＡＭにおいて、メモリ・セルへの高速な書き込みが可能なＤＲＡＭのライト・ドライバーに関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（Dynamic RAM）は、１キャパシタ,１トランジスタによる破壊読み出しを基本動作としている。ＤＲＡＭの書き込み動作の順序を説明すると、（１）ワード・ラインのセル・データを読み出し、その読み出された全てのセル・データのビット・ラインへのシグナル・デベロップメントを行う。（２）センス・アンプで全てのビット・ライン・データを増幅し、カラム・スイッチで選ばれたセンス・アンプへのデータ・ラインを通して書き換えを行う。（３）センス・アンプによるセルへのビット・ラインを通して書き込みを行う。このようにセンス・アンプでいったん増幅した後、書き換えを行うため、ＤＲＡＭの動作に時間がかかる。
【０００３】
図３に示すＤＲＡＭ３１のメモリ・セルへの書き込み動作は、センス・アンプによりビット・ライン・ペア(ＢＬ,/ＢＬ)が増幅された後開始される。まず書き込むデータは、ライト・ドライバー３０に入力される。ライト・ドライバー３０の出力は、比較的負荷の大きいデータ・ライン・ペア(ＤＬ,/ＤＬ)を駆動し、書き込みデータをセンス・アンプまで送る。センス・アンプごとにカラム・スイッチ（またはビット・スイッチと言う）を有し、選択されたカラム・セレクト・ラインによってカラム・スイッチが導通し、データ・ライン・ペアとそのセンス・アンプとが接続される。データ・ライン・ペアによって、センス・アンプは反転され、ビット・ラインを通してセルに書き込みが行われる。図４に書き込み動作のシミュレーション結果を示す。
【０００４】
書き込み動作サイクルを高速にする方法として、書き込み動作の開始を早めることが考えられる。しかし、ライト・ドライバー３０は、比較的高負荷のデータ・ライン・ペア及びセンス・アンプを反転させるため、大きく駆動する必要がある。書き込み動作の開始を早めるためにシグナル・デぺロップメント時または増幅の初期時に書き込み動作を始めた場合、データ・ラインの駆動によって導通するセンス・アンプとビット・ライン・ペアに大きな電圧変動が生じる。これが寄生容量結合された近傍のセンス・アンプとビット・ラインに雑音を発生させる。この雑音により近傍のセンス・アンプが誤動作を起こす。そのため、書き込み動作の開始を早めることはできない。図５(ａ),(ｂ)に誤動作を生じたときの書き込み動作のシミュレーション結果を示す。図５（ａ）は書き込みを行ったビット・ライン・ペアを含んだシュミレーション結果であり、図５（ｂ）は（ａ）による雑音により、誤動作が生じた近傍のビット・ライン・ペアを含むシュミレーション結果である。なおビット・ライン間及びセンス・アンプ間の寄生結合容量は全体の容量の２０％と仮定している。
【０００５】
雑音の大きさは、寄生結合容量の大きさに影響される。寄生結合容量を十分に減少すれば、発生する雑音を許容範囲に収めることができる。ビット・ライン間の寄生結合容量を減少させるには、ビット・ライン間を広げ、チップ・サイズを大きくする必要がある。しかし、チップ・サイズの増大は、現実的でない。
【０００６】
また、ＤＲＡＭ３１では、ストアされているデータ(例えば"１")と反対のデータ(例えば"０")を書き込むことがあるため、読み出しよりもリストアーに時間がかかり、サイクルタイムは書き込み動作に大きく影響される。従って、サイクルタイムを速くするには、書き込み動作の改善が必要である。改善策の一つとして、書き込みをワード・ラインが活性化される前に行う方式が提案されている。
【０００７】
早期に書き込み動作を行うことは、その再書き込みが読み出しと同じようにでき、高速化の良い方法である。しかし、ビット・ラインがフロートの時に書き込みが行われると、書き込みを行わない周りのビット・ラインが、カップリング・ノイズで誤動作し、データが反転してしまう危険性がある。カップリング・ノイズを防ぐ方法として、ビット・ライン・ペア間にシールドとなる電源につながれた動作しないビット・ラインが来るように構成し、通常と同じ大きな振幅の書き込みシグナルをデータ・ライン・ペアおよびビット・ライン・ペアに与える方法がある。この場合、メモリ・アレーが非常に大きくなってしまい、コストを重視するＤＲＡＭとしては採用できない。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ＤＲＡＭの書き込みサイクルを高速化すると共に、書き込みを行わないセルへの誤動作を防止し、安定した書き込みを行うＤＲＡＭのライト・ドライバーを提供することにある。
【０００９】
【課題を解決するための手段】
本発明のＤＲＡＭのライト・ドライバーの要旨とするところは、カラム・スイッチが導通し、センス・アンプの活性化前に、ビット・ライン・ペアにデータ・ライン・ペアを介して電位差によるデータ書き込みを行うＤＲＡＭのライト・ドライバーであって、前記データ・ライン・ペアが、第１のデータ・ラインと第２のデータ・ラインとの対であり、前記センス・アンプに接続された前記ビット・ライン・ペアのプリチャージ電圧を供給する電源と、"１"の書き込みを指示する信号がゲートに入力され、前記第１のデータ・ラインがドレインに接続され、電源がソースに接続される第１のｎ型ＭＯＳＦＥＴと、前記第１のｎ型ＭＯＳＦＥＴのゲートに入力される"１"を反転させた"０"の書き込みを指示する信号がゲートに入力され、前記第１のデータ・ラインがドレインに接続される第２のｎ型ＭＯＳＦＥＴと、前記電源を前記第２のｎ型ＭＯＳＦＥＴのソースに接続する第１の抵抗と、前記第２のｎ型ＭＯＳＦＥＴのソースをグランドに各々接続する第２の抵抗及びキャパシタと、"０"の書き込みを指示する信号がゲートに入力され、前記第２のデータ・ラインがドレインに接続され、電源がソースに接続される第３のｎ型ＭＯＳＦＥＴと、前記第３のｎ型ＭＯＳＦＥＴのゲートに入力される"０"を反転させた"１"の書き込みを指示する信号がゲートに入力され、前記第２のデータ・ラインがドレインに接続される第４のｎ型ＭＯＳＦＥＴと、前記電源を前記第４のｎ型ＭＯＳＦＥＴのソースに接続する第３の抵抗と、前記第４のｎ型ＭＯＳＦＥＴのソースをグランドに各々接続する第４の抵抗及びキャパシタと、を含むことにある。
【００１０】
【発明の実施の形態】
次に、本発明に係るＤＲＡＭのライト・ドライバーの実施の形態について、図面に基づいて詳しく説明する。
【００１１】
図１に本発明の回路構成例を示す。ライト・ドライバー２０以外は従来の回路と同じである。"１"の書き込みを指示する信号がゲート（G）に入力され、データ・ライン（ＤＬ）がドレイン（Ｄ）に接続され、電源（図示していない）がソース（S）に接続される第１のｎ型ＭＯＳＦＥＴ１６ｅと、第１のｎ型ＭＯＳＦＥＴ１６ｅのゲート（Ｇ）に入力される"１"を反転させた"０"の書き込みを指示する信号がゲート（G）に入力され、データ・ライン（DL）がドレイン（D）に接続される第２のｎ型ＭＯＳＦＥＴ１６ｆと、電源を第２のｎ型ＭＯＳＦＥＴ１６ｆのソース（S）に接続する第１の抵抗Ｒ１と、第２のｎ型ＭＯＳＦＥＴ１６ｆのソース（S）をグランドに各々接続する第２の抵抗Ｒ２とキャパシタＣと、を含む。データ・ラインバー(/DL)側は、"０"の書き込みを指示する信号がゲート（G）に入力され、データ・ラインバー(/DL)がドレイン（Ｄ）に接続され、電源（図示していない）がソース（S）に接続される第３のｎ型ＭＯＳＦＥＴ１６ｇと、第３のｎ型ＭＯＳＦＥＴ１６ｇのゲート（Ｇ）に入力される"０"を反転させた"１"の書き込みを指示する信号がゲート（G）に入力され、データ・ラインバー(/DL)がドレイン（D）に接続される第４のｎ型ＭＯＳＦＥＴ１６ｈと、電源を第４のｎ型ＭＯＳＦＥＴ１６ｈのソース（S）に接続する第３の抵抗Ｒ３と、第４のｎ型ＭＯＳＦＥＴ１６ｈのソース（S）をグランドに各々接続する第４の抵抗Ｒ４とキャパシタＣと、を含む。なお、ビット・ライン（BL）及びビットラインバー（/BL）は、ビット・ライン・ペアである。また、データ・ライン（DL）及びデータ・ラインバー（/DL）は、データ・ライン・ペアである。
【００１２】
第１の抵抗Ｒ１と第２の抵抗Ｒ２、および第３の抵抗Ｒ３と第４の抵抗Ｒ４は、下記の電圧差を生じるよう抵抗分割するための抵抗値を持つ。電源はビット・ラインのプリチャージ電圧を供給する。
【００１３】
"１"を書き込む場合、ｎ型ＭＯＳＦＥＴ１６ｅとｎ型ＭＯＳＦＥＴ１６ｈが導通するように、そのゲートにハイの信号が入力される。また、"０"を書き込む場合、ｎ型ＭＯＳＦＥＴ１６ｆとｎ型ＭＯＳＦＥＴ１６ｇが導通するように、そのゲートにハイの信号が入力される。
【００１４】
上記の内容を言い換えると、ライト・ドライバー２０は、"１"データの書き込み時、データ・ライン(ＤＬ)をビット・ラインのプリチャージ電圧にし、データ・ラインバー(/ＤＬ)をプリチャージ電圧より２００ｍＶ程度低い値のプリチャージ電圧とグランドで抵抗分割したソースにつなぐ。"０"の書き込みは、逆に(ＤＬ)をプリチャージ電圧より２００ｍＶ程度低い値にし、(/ＤＬ)をビット・ラインのプリチャージ電圧にする。
【００１５】
図２にシミュレーション結果を示す。データ・ライン・ペアの駆動及びカラム・セレクト・ラインの動作はワード・ラインの動作時に同タイミングに開始する。またカラム・セレクト・ラインはセンス・アンプの動作開始時に戻し、カラム・スイッチを非導通にする。以上が従来の方式とタイミングに関して異なる。シミュレーション結果から従来の方式に比べサイクルタイムが約５ｎｓ早くなり、約１５％の改善が得られた。
【００１６】
雑音の大きさは、結合容量端子の過渡電圧の大きさに影響される。本発明は、過渡電圧を十分に小さくし雑音を押さえることで書き込み動作の開始を早める。具体的には、ライト・ドライバー２０にて、データ・ライン・ペアの電圧値を任意の方式でコントロールし、シグナル・デベロップメントにて生じるビット・ライン・ペアの電圧と同程度の電圧をシグナル・デベロップメント時に選ばれたビット・ライン・ペアに加え、センス・アンプによる増幅時に同時にこのライト・データを増幅し、セルに書き込む。
【００１７】
このライト動作で生じる過渡電圧は、シグナル・デベロップメント時のそれと同程度にコントロールされているため、それにより生じる雑音もシグナル・デベロップメント時の雑音と同程度となり、雑音による誤動作の問題は解消されている。
【００１８】
以上、本発明のＤＲＡＭのライト・ドライバーについて説明したが、本発明はこれらに限定されるものではない。本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００１９】
【発明の効果】
本発明によれば、ＤＲＡＭにおいてその書込み時に、読み出しと同じ様なシグナルを、他の周りのビット・ラインにノイズを生じさせる事なく発生させることができ、ノイズによる誤動作がない。従って、ＤＲＡＭは安定した動作でデータの読み出しが可能である。書き込みも読み出しと同じの短いサイクル・タイムで行うことができる。
【００２０】
また、シグナル・デベロップメント時に書き込みデータをセンス・アンプに入力し、他のセル・データの増幅、再書き込みと同時に書き込みを行うことができる。これにより、書き込みサイクルを高速化できる。
【図面の簡単な説明】
【図１】  本発明に係るＤＲＡＭのライト・ドライバーの他の構成例を示す回路図である。
【図２】  図１に示すライト・ドライブの動作を示すタイミング・チャート図である。
【図３】  従来のＤＲＡＭのライト・ドライバーの一構成例を示す回路図である。
【図４】  図３に示すライト・ドライブの動作を示すタイミング・チャート図である。
【図５】  図３に示すライト・ドライブの動作を示す波形図であり、(ａ)はシグナル・デベラップメント時に書き込み動作を行ったビット・ラインの波形図、(ｂ)は(ａ)に示すビット・ラインの雑音で誤動作を生じた近傍のビット・ラインの波形図である。
【符号の説明】
２０，３０：ライト・ドライバー
２１，３１：ＤＲＡＭ
１２：セル・キャパシタ
１４ａ，１４ｂ，１４ｃ，１４ｄ：ｐ型ＭＯＳＦＥＴ
１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ，１６ｇ，１６ｈ：ｎ型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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