(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが接続されたビット線と、
該ビット線の電圧を増幅するためのセンスアンプと、
ビット線トランスファ信号に応答して、前記ビット線を前記センスアンプに結合するためのビット線トランスファ用トランジスタと、
前記メモリセルのうち特定のメモリセルを選択するためのコア回路部と、
電源電圧を昇圧して昇圧電圧を生成する昇圧電圧生成部と、
該昇圧電圧を降圧する昇圧電圧下降手段と、
前記ビット線トランスファ信号に応答して、前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段とを具備し、
前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段は、前記ビット線トランスファ用トランジスタがオンになって前記特定のメモリセルが選択されたときに、前記昇圧電圧を前記コア回路部へ供給し、前記ビット線トランスファ用トランジスタがオフになって前記特定のメモリセルが選択されないときに、前記昇圧電圧下降手段の出力電圧を前記コア回路部へ供給し、これによって、前記特定のメモリセルが選択されない状態でのバンド間トンネル電流の影響による待機時電流の増加を抑えるようにしたことを特徴とする半導体集積回路。
【請求項２】
複数のメモリセルブロックを有し、各々の前記メモリセルブロックは、
複数のメモリセルが接続されたビット線と、
該ビット線の電圧を増幅するためのセンスアンプと、
ビット線トランスファ信号に応答して、前記ビット線を前記センスアンプに結合するためのビット線トランスファ用トランジスタと、
前記メモリセルのうち特定のメモリセルを選択するためのコア回路部と、
電源電圧を昇圧して昇圧電圧を生成する昇圧電圧生成部と、
該昇圧電圧を降圧する昇圧電圧下降手段と、
前記ビット線トランスファ信号に応答して、前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段とを備え、
前記昇圧電圧生成部は、メモリセルブロック選択信号に応答して選択的に活性化され、
前記昇圧電圧と前記昇圧電圧下降手段の出力電圧とを選択的に前記コア回路部へ供給する手段は、前記ビット線トランスファ用トランジスタがオンになって前記特定のメモリセルが選択されたときに、前記昇圧電圧を前記コア回路部へ供給し、前記ビット線トランスファ用トランジスタがオフになって前記特定のメモリセルが選択されないときに、前記昇圧電圧下降手段の出力電圧を前記コア回路部へ供給し、これによって、前記特定のメモリセルが選択されない状態でのバンド間トンネル電流の影響による待機時電流の増加を抑えるようにしたことを特徴とする半導体集積回路。
【請求項３】
前記コア回路部は、前記メモリセルを選択するためのワード線デコーダ回路であることを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記コア回路部は、前記ビット線の電圧をリセットするためのビット線リセット信号生成回路、および、前記ビット線トランスファ信号を生成するビット線トランスファ信号生成回路をさらに含むことを特徴とする請求項１または２記載の半導体集積回路。
【請求項５】
前記複数のメモリセルは、複数のＭＯＳ型トランジスタを含むダイナミック・ランダムアクセスメモリであり、前記昇圧電圧の値は、前記ＭＯＳ型トランジスタのソース、ドレイン電圧よりも該ＭＯＳ型トランジスタのしきい値電圧の分以上高いことを特徴とする請求項１または２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＭＯＳ型電界効果トランジスタ（以後、ＭＯＳ型トランジスタまたはＭＯＳ型ＦＥＴと略記する）のような半導体素子を含むダイナミック・ランダムアクセスメモリ（通常、ＤＲＡＭと略記する）等から構成される半導体集積回路に関する。
【０００２】
最近では、ＤＲＡＭの高密度化を図るために、各々のメモリセルが１個のｎＭＯＳ型トランジスタおよび１個のコンデンサから構成されるような１トランジスタ・１キャパシタ形の複数のメモリセルをチップ上に形成したＤＲＡＭが用いられている。ＤＲＡＭ等からなる半導体集積回路の高集積化を実現するために、これらのメモリセルに対しデータを書き込むためのセルトランジスタや、共有タイプ（shared type ）のセンスアンプにより同メモリセルからデータを読み出すためのビット線トランスファ用トランジスタにｎＭＯＳ型トランジスタ（ｎチャネルＭＯＳ型電界効果トランジスタの略）を使用している場合、ｎＭＯＳ型トランジスタのゲート−ソース間のしきい値電圧の影響を考慮する必要がある。
【０００３】
このｎＭＯＳ型トランジスタのしきい値電圧の影響を解消してＤＲＡＭ内の複数のメモリセルに対する書き込み動作および読み出し動作を安定に行わせるために、セルトランジスタやビット線トランスファ用トランジスタとして使用されるｎＭＯＳ型トランジスタのドレイン、ソースよりも上記しきい値電圧の分以上に高くした昇圧電圧を生成して同ｎＭＯＳ型トランジスタのゲート電圧に供給するようにしている。
【０００４】
【従来の技術】
まず初めに、半導体集積回路を構成するＤＲＡＭ内の複数のメモリセルに対する書き込み動作および読み出し動作を安定に行わせるために昇圧電圧を生成する場合の問題点を分かり易くするために、添付の図面（図１２〜図１４）を参照しながら、一般のＤＲＡＭにおけるセルトランジスタのゲート電圧発生部やビット線トランスファ用トランジスタのゲート電圧発生部の構成およびその動作を説明する。
【０００５】
図１２は、一般のＤＲＡＭにおけるセルトランジスタの構成を示す回路ブロック図、図１３は、上記ＤＲＡＭにおけるビット線トランスファ用トランジスタの構成を示す回路ブロック図、および、図１４は、上記ＤＲＡＭにおけるセルデータの読み出し時の動作電圧波形を示す図である。ここでは、半導体集積回路内の周辺回路と区別するために、複数のメモリセルを含むメモリセルブロック内のセルトランジスタのゲート電圧発生部、およびビット線トランスファ用トランジスタのゲート電圧発生部等をまとめてコア回路部とよぶこととする（コア回路部は、メモリセルブロック内の特定のメモリセルを選択して活性化する回路を指しており、メモリセル駆動／制御回路部と称することもある）。
【０００６】
図１２に示すように、現在一般的に使用されているＤＲＡＭの１トランジスタ・１キャパシタ形の各々のメモリセルは、１個のｎＭＯＳ型トランジスタからなるセルトランジスタＴｃと、１個のセルコンデンサＣｃにより構成される。こののようなタイプのメモリセルに対しビット線ＢＬを介してデータ“１”またはデータ“０”を書き込む場合、ワード線ＷＬに接続されるワードデコーダ部９からセルトランジスタＴｃへ高電圧レベルの出力電圧を供給してセルトランジスタＴｃを動作状態（オン状態）にする必要がある。さらに、セルコンデンサＣｃ内の蓄積電荷Ｑｓにより発生する電圧の変化を大きくしてメモリセルへのデータ読み出し動作が誤りなく行えるようにするために、セルトランジスタＴｃの安定な動作状態を保証する程度に充分高い入力電圧をゲートに印加しなければならない。
【０００７】
しかしながら、この場合、図１４の動作電圧波形図に示すように、セルトランジスタＴｃのゲート−ソース間のしきい値電圧Ｖｔｈの分だけ蓄積電荷Ｑｓの電圧の変化が小さくなる。このしきい値電圧Ｖｔｈの影響を解消するために、昇圧電源を使用し、ｎＭＯＳ型トランジスタのドレイン、ソースよりも上記しきい値電圧の分以上に高くした昇圧電圧ＳＶｉｉ（図１２参照）をワード線ＷＬへ供給するようにしている。
【０００８】
また一方で、図１３に示すように、共有タイプのセンスアンプ７７（標準の電源電圧Ｖｉｉ使用）、２対のビット線ＢＬＸ（ｎ），ＢＬＺ（ｎ）およびＢＬＸ（ｎ＋１），ＢＬＺ（ｎ＋１）のいずれか一方からデータを読み出す場合、ビット線トランスファ信号生成部７０−ｎ，７０−ｎ＋１からそれぞれ出力される昇圧電圧レベルのビット線トランスファ信号ＢＬＴＸ（ｎ），ＢＬＴＸ（ｎ＋１）のいずれか一方により、対応する読み出し用トランジスタＴｘ（ｎ），Ｔｚ（ｎ）または読み出し用トランジスタＴｘ（ｎ＋１），Ｔｚ（ｎ＋１）を動作状態（オン状態）にする必要がある。さらに、センスアンプ７７の安定な動作を保証する程度に充分高い電圧レベルを有するビット線トランスファ信号ＢＬＴＸを供給しなければならない。
【０００９】
しかしながら、この場合、しきい値電圧Ｖｔｈの影響を解消してデータの読み出し動作が誤りなく行えるようにするために、ビット線トランスファ信号生成部７０（７０−ｎ，７０−ｎ＋１）においても昇圧電源ＳＶｉｉ（図１３参照）を使用し、ｎＭＯＳ型トランジスタのドレイン、ソースよりも上記しきい値電圧の分以上に高くした昇圧電圧の出力レベルを有するビット線トランスファ信号ＢＬＴＸを供給するようにしている。
【００１０】
図１５は、従来の半導体集積回路における昇圧電圧使用の様子を示す回路ブロック図であり、図１６は、従来の半導体集積回路における昇圧電圧と回路選択信号との関係を示す動作電圧波形図である。ただし、ここでは、ＤＲＡＭからなる半導体集積回路における従来技術の構成およびその動作を代表例として説明する。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【００１１】
図１５に示すように、従来の半導体集積回路では、チップ内部の昇圧電圧生成部５において、ｎＭＯＳ型トランジスタのドレイン、ソースよりもしきい値電圧の分以上に高くした昇圧電圧（駆動電圧）ＳＶｉｉを生成し、ワードデコーダ部９およびビット線トランスファ信号生成部７０を含むコア回路部３の昇圧電源として同メモリセルブロック駆動／制御部３に供給している。
【００１２】
さらに詳しく説明すると、半導体集積回路内のメモリセルブロックが複数の動作ブロックから構成される場合、一つのメモリセルブロック内の特定のメモリセルに対するデータの書き込みを行うときに、図１６の動作電圧波形図に示すように、特定のメモリセルを含む動作ブロックを選択するためのビット線トランスファ信号ＢＬＴＸの出力レベルをＶｓｓのレベル（すなわち、低電圧レベル）にし、昇圧電圧ＳＶｉｉを上記特定のメモリセルへ供給して当該メモリセルを選択的に活性化し、当該メモリセル内のセルトランジスタの出力電圧を変化させるようにしている。
【００１３】
【発明が解決しようとする課題】
上記のとおり、従来の半導体集積回路においては、ｎＭＯＳ型トランジスタのしきい値電圧の影響を解消してＤＲＡＭ内の複数のメモリセルに対する書き込み動作および読み出し動作を安定に行わせるために、ｎＭＯＳ型トランジスタのドレイン、ソースを上記しきい値電圧の分以上に高くした昇圧電圧ＳＶｉｉを生成してワードデコーダ部およびビット線トランスファ信号生成部等のｎＭＯＳ型トランジスタのゲート電圧に供給するようにしている。
【００１４】
ここで、添付図面（図１７および図１８）を参照しながら、上記のような昇圧電圧を使用して半導体集積回路内のメモリセルを動作させる場合の問題点について説明する。
図１７は、ＭＯＳ型トランジスタの電源電圧とバンド間トンネル電流との関係を示すグラフであり、図１８は、従来技術における待機時電流の増加の様子を示すグラフである。
【００１５】
一般的に言って、メモリセルおよびメモリセル駆動／制御部を含むセルアレイのワードデコーダ部やビット線トランスファ信号生成部は回路数が比較的多い傾向にある。さらに、ワードデコーダ部等を構成するための回路用の電源として、標準電源の電圧よりも高い昇圧電圧ＳＶｉｉを使用しているため、メモリセルが選択されない待機時の状態においても、上記のような昇圧電圧が、ワードデコーダ部等の入力部のＭＯＳ型トランジスタに常時印加されることになる。図１７に示すように、ＭＯＳ型トランジスタの電源電圧が高くなるにつれて、バンド間トンネル電流の影響によって待機時電流Ｉｃｃ２が増加していく。特に、電源電圧がある程度高くなると、待機時電流は急激に増加する傾向にある。
【００１６】
例えば、昇圧電圧を４．５Ｖとしたときに、ＭＯＳ型トランジスタのゲート幅１μｍ（１０-6ｍ）当たりに５０ｆＡ（５０×１０-15 Ａ）の待機時電流が、バンド間トンネル電流（バンド間リーク電流）として流れるものとする。このとき、セルアレイで昇圧電圧が印加されるＭＯＳ型トランジスタの総ゲート幅をＷ（μｍ）とし、昇圧電圧生成部の回路の効率を２５％とすると、バンド間トンネル電流による待機時電流の増加分は次式で表される。
【００１７】
ΔＩｃｃ２＝（５０ｆＡ×Ｗμｍ）×４
ここで、３世代の集積度（すなわち、集積度６４メガ（Ｍ）ビット、２５６メガビットおよび１ギガ（Ｇ）ビット）でバンド間トンネル電流が同じであると仮定し、かつ、セルアレイで昇圧電圧が印加されるＭＯＳ型トランジスタの総ゲート幅が表１のように推移すると仮定した場合、バンド間トンネル電流の影響による待機時電流の増加分は図１８のように表される。
【００１８】
【表１】
0003865447.tif 000002
【００１９】
図１８から明らかなように、半導体集積回路の集積度が高くなるほど、バンド間トンネル電流の影響による待機時電流の増加の影響が無視できないレベルとなっていく。すなわち、半導体集積回路の集積度が高くなるにつれて、セルアレイのワードデコーダ部やビット線トランスファ信号生成部等に昇圧電圧を使用することによる待機時電流の増加が顕著になってくる。この結果、メモリセルの待機時の消費電力が増大するという問題が発生する。
【００２０】
本発明は上記問題点に鑑みてなされたものであり、セルアレイのワードデコーダ部およびビット線トランスファ信号生成部等に昇圧電圧を使用した場合に、メモリセルの待機時の消費電力の増大を抑制することが可能な半導体集積回路を提供することを目的とするものである。
【００２１】
【課題を解決するための手段】
図１は、本発明の原理構成を示すブロック図である。ここでは、半導体集積回路の構成を簡略化して示すこととする。
上記問題点を解決するために、本発明の半導体集積回路は、図１に示すように、複数のメモリセルを含むメモリセルブロック４と、このメモリセルブロック４内の特定のメモリセルを選択して活性化するためのコア回路部３とを有し、このコア回路部３には活性時に昇圧電圧Ｖｒ（ここでは、一般の半導体集積回路を対象としているため、昇圧電圧を、前述のＳＶｉｉの代わりにＶｒと表現する）が供給される（駆動電圧Ｖｄとしてコア回路部３へ供給される）ように構成されており、さらに、予め定められた値だけ上記昇圧電圧を下降させる（例えば、図１の駆動電圧Ｖｄを下降させる）昇圧電圧下降手段１と、上記昇圧電圧と上記昇圧電圧下降手段１の出力電圧とを選択的に上記コア回路部３へ供給する手段とを具備している。この供給手段として、図１では、代表的に、選択信号Ｓｓｅ（例えば、ビット線トランスファ信号）等によって昇圧電圧下降手段１の出力電力を供給する期間を設定する昇圧電圧下降期間設定手段２を設けている。
【００２２】
好ましくは、本発明の半導体集積回路が、複数のＭＯＳ型トランジスタを含むＤＲＡＭから構成される場合、これらのＭＯＳ型トランジスタを動作させるためのしきい値電圧に基づいて上記昇圧電圧の値が決定される。
さらに、好ましくは、本発明の半導体集積回路では、上記昇圧電圧下降期間設定手段２等の手段は、上記昇圧電圧下降手段１の出力電圧を供給する期間として、上記メモリセルブロック４が非選択の状態の期間を設定する。
【００２３】
さらに、好ましくは、本発明の半導体集積回路では、上記コア回路部３の中で、上記メモリセルブロック４が非選択の状態のときに低電圧レベルを出力する回路部にのみ、上記昇圧電圧下降手段１が適用される。
さらに、好ましくは、本発明の半導体集積回路では、上記メモリセルブロック４が複数の動作ブロックから構成される場合、これらの複数の動作ブロック内の各動作ブロック毎に独立して上記昇圧電圧下降手段１が適用される。
【００２４】
さらに、好ましくは、本発明の半導体集積回路では、上記メモリセルブロック４が複数の動作ブロックから構成される場合、上記昇圧電圧を下降させるタイミング、および、下降した状態の昇圧電圧を再び上昇させるタイミングが、上記複数の動作ブロック内の特定の動作ブロックを選択するためのブロック選択信号によって決定される。
【００２５】
さらに、好ましくは、本発明の半導体集積回路では、上記メモリセルブロックが複数の動作ブロックから構成される場合、これらの動作ブロック内のコア回路部の一部にのみ上記昇圧電圧下降手段１が適用される。
さらに、好ましくは、本発明の半導体集積回路では、上記コア回路部３が複数のＭＯＳ型トランジスタを含む場合、これらのＭＯＳ型トランジスタのバックバイアスを印加するための回路部には、上記昇圧電圧下降手段１が適用されないようにしている。
【００２６】
図２は、本発明の原理に基づく基本回路の例を示す回路ブロック図であり、図３は、図２の動作を説明するための動作電圧波形図である。ここでは、本発明の原理に基づく基本回路の例を参照しながら、本発明の特徴および作用を詳しく説明する。したがって、この場合も、前述の図１の場合と同じように、半導体集積回路の構成を簡略化して示すこととする。
【００２７】
本発明の半導体集積回路は、メモリセルブロック内のメモリセルが選択されない待機時の状態では昇圧電圧を供給することが不要になる点に着目し、メモリセルの待機時に上記昇圧電圧を下げることによって待機時の消費電力の増大を抑制するための具体的な方策を開示するものである。
図２の基本回路においては、前述の図１の昇圧電圧下降手段１として、昇圧電圧を予め定められた値だけ（例えば、バンド間トンネル電流が発生しない程度の電圧まで）下降させて駆動電圧Ｖｄを出力するダウンコンバータ（降圧回路部）１０を設けている。さらに、前述の昇圧電圧と昇圧電圧下降手段１の出力電圧とを選択的にコア回路部３へ供給する手段（図１の昇圧電圧下降期間設定手段２）として、ビット線トランスファ信号ＢＬＴＸにより制御される切換スイッチ部２０を設けている。
【００２８】
昇圧電圧生成部５から出力される昇圧電圧Ｖｒは、切換スイッチ部２０とダウンコンバータ１０を介して、コア回路部３を駆動するための駆動電圧Ｖｄになる。ここで、ビット線トランスファ信号ＢＬＴＸは、半導体集積回路が形成されたチップ内の特定の動作ブロックが活性状態（アクティブ状態）にあるときに発生して切換スイッチ部２０をオンにするため、このアクティブ状態ではダウンコンバータ１０が動作せず昇圧電圧そのものがコア回路部３に供給される。また一方で、メモリセルが選択されない待機時の状態では、ビット線トランスファ信号ＢＬＴＸが発生しないので、切換スイッチ部２０がオフになる。このときには、ダウンコンバータ１０が動作し、昇圧電圧を降圧した電圧が駆動電圧としてコア回路３に供給される。
【００２９】
図３の動作電圧波形図は、図２の回路の動作を示したものである。図３から明らかなように、ビット線トランスファ信号ＢＬＴＸが活性状態にある期間でのみ昇圧電圧そのものがコア回路部３に供給され、それ以外の期間では、バンド間トンネル電流が発生しない程度の電圧まで昇圧電圧を降圧した電圧がコア回路部３に供給される。
【００３０】
それゆえに、本発明の半導体集積回路によれば、メモリセルの待機時の期間では、セルアレイのコア回路部に供給すべき電圧を昇圧電圧よりも低くすることができるので、バンド間トンネル電流による待機時電流の増大を抑えることが可能になる。換言すれば、コア回路部内の複数の半導体素子、例えば、複数のトランジスタに対するバックバイアスの形で、昇圧電圧がソースおよびドレイン間にかかることによって発生するバンド間トンネル電流による待機時電流の増大を抑えることができるので、この待機時電流に起因する消費電力の増大を抑制することが可能になる。
【００３１】
さらに、本発明の半導体集積回路においては、メモリセルブロックが複数の動作ブロックから構成される場合、該複数の動作ブロック内のセル回路部の一部にのみ上記昇圧電圧下降手段を適用することによって、チップ面積の増大を最小限に抑えることが可能になる。例えば、コア回路部が複数のＭＯＳ型トランジスタを含む場合、当該ＭＯＳ型トランジスタのバックバイアスを印加するための回路部には、前記昇圧電圧下降手段を設けないようにすることによって、チップ面積が増大するのを抑制することができる。
【００３２】
【発明の実施の形態】
以下、添付図面（図４〜図１１）を参照しながら本発明の好ましい実施例を説明することとする。
図４は、本発明の第１の実施例の構成を示す回路図である。ただし、ここでも、前述の図２の場合と同じように、半導体集積回路の構成を簡略化して示すこととする。
【００３３】
図４において、切換スイッチ部２０（図２）は、切換用ｐＭＯＳトランジスタ２１により構成される。この切換用ｐＭＯＳトランジスタ２１におけるゲート電圧は、メモリセルの待機時の状態ではハイレベルの電圧を発生し、かつ、活性状態ではほぼ接地電位の電圧を発生するビット線トランスファ信号ＢＬＴＸによって制御される。さらに、ダウンコンバータ１０（図２）は、ダウンコンバータ用ｎＭＯＳトランジスタ１１により構成される。この場合、ダウンコンバータ用ｎＭＯＳトランジスタ１１は、ゲート─ドレイン間が接続されているために、ダイオードとして機能する。メモリセルの待機時の状態では、切換用ｐＭＯＳトランジスタ２１がオフ状態になってダウンコンバータ用ｎＭＯＳトランジスタ１１がダイオードとして動作し、このダイオードにより、バンド間トンネル電流が発生しない電位まで駆動電圧を降下させるようにしている。
【００３４】
図５は、本発明の第２の実施例の構成を示す回路図である。ここでは、図１の第１の実施例のダウンコンバータ用ｎＭＯＳトランジスタ１１の代わりに、ダウンコンバータ用ｐＭＯＳトランジスタ１２を使用している。この場合、ダウンコンバータ用ｐＭＯＳトランジスタ１１は、ゲート─ドレイン間が接続されているために、前述の第１の実施例の場合と同じようにダイオードとして機能する。したがって、メモリセルの待機時の状態では、切換用ｐＭＯＳトランジスタ２１がオフ状態になってダウンコンバータ用ｐＭＯＳトランジスタ１２がダイオードとして動作し、このダイオードにより、バンド間トンネル電流が発生しない電位まで駆動電圧を降下させる。上記第２の実施例では、本発明の構成要素である昇圧電圧下降手段および昇圧電圧下降期間設定手段の両方をｐＭＯＳトランジスタで構成することができる。
【００３５】
図６は、本発明の半導体集積回路が適用されるチップの全体構成を概略的に示す図、図７は、図６のチップ内の一つのバンクにおけるセルアレイおよびセンスアンプブロックの詳細を示す回路ブロック図、および、図８は、図７のセルアレイの動作を説明するための動作電圧波形図である。
図６に示す複数個のチップ６の各々は、４つのバンク（２列のバンク♯０，♯１、および、２列のバンク♯２，♯３）により構成される。それぞれのバンクは半分に分割され（以下、半バンクと称する）、チップ短辺側の両側８箇所に配置される。一対の半バンクの中央部には、メインワードデコーダ列（ＭＷＤＥＣＳ）が設けられており、このメインワードデコーダ列の両脇にセルアレイおよびセンスアンプブロック７が存在する。
【００３６】
各々のセルアレイおよびセンスアンプブロック７は、周辺回路にて決定されるブロック選択信号ＢＬＫＸによって活性化される。したがって、ブロック選択信号ＢＬＫＸによって活性化されない非選択のブロックは動作しない。メインワードデコーダ列、セルアレイおよびセンスアンプブロック等により構成されるコア回路部は、コア回路領域ＣＣに存在する。また一方で、コア回路部の周囲部には、周辺回路が形成された周辺回路領域ＰＣが存在する。
【００３７】
ブロック選択信号ＢＬＫＸにより選択されたセルアレイ＋センスアンプブロック（図６中のハッチングを施した部分）は、図７に示すような回路により構成される。これらの回路のうち、ビット線トランスファ信号生成部（ＢＬＴＧＥＮ）７０およびビット線リセット信号生成部（ＢＲＳＧＥＮ）７１や、ワードデコーダ部を構成する１／４デコーダ（ＱＷＤＥＣ）７２、メインワードデコーダ（ＭＷＤＥＣ）７３およびサブワードデコーダ（ＳＷＤＥＣ）７４といったような昇圧電圧を出力する回路では、各メモリブロックのコア回路部内の駆動電圧を制御する回路である昇圧電圧生成部５、すなわち、ブロック独立駆動電圧生成部（ＳＳＶＧＥＮ）により駆動電圧が制御される。このブロック独立駆動電圧生成部は、ブロック選択信号ＢＬＫＸによって制御される。
【００３８】
さらに、特定のメモリセルに対する書き込み動作を実行するために、上記１／４デコーダ７２からワード線１／４デコード信号ＱＷＸ／Ｚが出力されると共に、メインワードデコーダ７３からメインワードデコード信号ＭＷＬＺが出力され、これらのデコード信号の論理をとって、サブワードデコーダ７４からサブワードデコード信号ＳＷＬＺが出力される。
【００３９】
図７に示す回路では、ブロック選択信号ＢＬＫＸにより選択されない非選択ブロックや、ビット線トランスファ信号ＢＬＴＸにより特定のメモリセルが選択されないようなメモリセルの待機時の状態においては、ダウンコンバータ１０により昇圧電圧を降圧した電圧が駆動電源の電圧として与えられ、バンド間トンネル電流の影響による待機時電流の増加が抑えられることになる。また一方で、活性状態のときに選択された動作ブロックは、ブロック選択信号ＢＬＫＸの出力電圧レベルの変化を受けて、昇圧電圧のレベルそのものが駆動電源の電圧として与えられる。それゆえに、メモリセル内のセルトランジスタ８のゲート電圧や、ビット線リセット信号生成部７１から出力されるビット線トランスファ信号ＢＬＴＸや、ビット線リセット信号生成部７１から出力されるビット線リセット信号ＢＲＳＸに対し昇圧電圧レベルそのものが与えられることになる。
【００４０】
さらに、図７に示す回路では、標準電源の電圧レベルを有する駆動信号をセンスアンプ７７に供給するセンスアンプ駆動部７６が設けられている。さらにまた、このセンスアンプ駆動部７６に対し、センスアンプラッチ活性化信号ＬＥＸ／Ｚを供給するセンスアンプ活性化信号生成部７５が設けられている。
図８の動作電圧波形図は、図７に示すセルアレイの動作を示したものである。図８から明らかなように、ブロック選択信号ＢＬＫＸによりブロックが選択されて活性状態にある期間では、昇圧電圧のレベルそのものが駆動電源の電圧として与えられるので、ビット線トランスファ信号ＢＬＴＸやビット線リセット信号ＢＲＳＸ等の出力電圧レベルは、昇圧電圧レベルそのものになる。また一方で、ブロックが非選択の待機時の状態にある期間では、ダウンコンバータ等により昇圧電圧を降圧した電圧が駆動電源の電圧として与えられる。
【００４１】
図９、図１０および図１１は、それぞれ、図７のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図のその１、その２およびその３を示すものである。
図９においては、２つのビット線トランスファ信号生成部７０−０および７０−１、ビット線リセット信号生成部７１、センスアンプ活性化信号生成部７５およびセンスアンプ駆動部７６の具体的な回路構成例が示されている。
【００４２】
２つのビット線トランスファ信号生成部７０−０および７０−１の回路構成は実質的に同じである。ビット線トランスファ信号生成部７０−０は、入力されるブロック選択アドレスを処理するための論理回路部７０−０１、信号波形をレベルシフトする（Ｖｉｉ→ＳＶｉｉ）ためのレベルシフト回路部７０−０２、および、ビット線トランスファ信号（ＢＬＴ０Ｘ）を出力するインバータ７０ー０３により構成される。同様に、ビット線トランスファ信号生成部７０−１は、入力されるブロック選択アドレスを処理するための論理回路部７０−１１、レベルシフト回路部７０−１２、および、ビット線トランスファ信号（ＢＬＴ１Ｘ）を出力するインバータ７０ー１３により構成される。
【００４３】
図９に示すビット線リセット信号生成部７１は、複数のブロック選択信号（ＢＬＫ０Ｘ，ＢＬＫ１Ｘ）を処理するための論理回路部７１−１、信号波形をレベルシフトするためのレベルシフト回路部７１−２、および、ビット線リセット信号（ＢＲＳ０Ｘ）を出力するインバータ７１ー３により構成される。
センスアンプ活性化信号生成部７５は、センスアンプラッチ活性化信号（ＬＥ０Ｘ／ＬＥ０Ｚ）を出力するための複数のインバータ素子により構成される。ここで、センスアンプラッチ活性化信号（ＬＥ０Ｘ／ＬＥ０Ｚ）の出力タイミングは、センスアンプラッチタイミング信号（ｔｗｉｚ）により決定される。
【００４４】
センスアンプ駆動部７６は、上記センスアンプラッチ活性化信号（ＬＥ０Ｘ／ＬＥ０Ｚ）を受けて、駆動信号（ＰＳＡ０Ｚ）または駆動信号（ＮＳＡ０Ｚ）を出力するための複数のＭＯＳ型トランジスタにより構成される。
図１０においては、共有タイプのセンスアンプ７７が設けられている。このセンスアンプ７７では、センスアンプ駆動部７６（図９）からの駆動信号によって１本のワード線上のメモリセル内のすべてのセルトランジスタ８（Ｔｃ０〜Ｔｃ３）からデータを読み出すようにしている。
【００４５】
図１１においては、ブロック選択信号により選択されたメモリセルブロック内の特定のメモリセルにデータを書き込むための１／４デコーダ７２、メインワードデコーダ７３、およびサブワードデコーダ７４が設けられている。さらに、図１１においては、上記の１／４デコーダ７２からのワード線１／４デコード信号（ＱＷ０Ｚ）に基づいて２種類の１／４デコード信号（ＱＷＤ０Ｚ，ＱＷＤ０Ｘ）を生成するための増幅回路部７８−１，７８−２から構成される１／４デコード信号増幅部７８が設けられている。
【００４６】
さらに詳しく説明すると、１／４デコーダ７２は、入力される１／４デコード選択アドレスを処理するための論理回路部７２−１、信号波形をレベルシフトするためのレベルシフト回路部７２−２、および、ワード線１／４デコード信号（ＱＷ０Ｚ）を出力するインバータ７２ー３により構成される。
メインワードデコーダ７３は、入力されるメインデコーダ選択アドレスを処理するための論理回路部７３−１、信号波形をレベルシフトするためのレベルシフト回路部７３−２、および、メインワード線デコード信号（ＭＷＬ０Ｚ）を出力するインバータ７３ー３により構成される。
【００４７】
サブワードデコーダ７４は、メインワードデコーダ信号からのメインワード線デコード信号、および、２種類の１／４デコード信号（ＱＷＤ０Ｚ，ＱＷＤ０Ｘ）に基づいてサブワード線デコード信号（ＳＷＬ０Ｚ）を出力するための選択部７４−１，７４−２により構成される。
サブワードデコーダ７４から出力されるサブワード線デコード信号が、メモリセルブロック内の特定のセルトランジスタのゲートに入力されることによって、当該メモリセルに対するデータの読み出し／書き込み動作が実行される。
【００４８】
【発明の効果】
以上説明したように、本発明の半導体集積回路によれば、第１に、所定の期間にわたって、予め定められた値だけ昇圧電圧を下降させるようにしているので、昇圧電圧がトランジスタ等に印加される期間が短くて済み、バンド間トンネル電流の影響によって発生する待機時電流の増大が抑えられて消費電力の節減が図れる。
【００４９】
本発明の半導体集積回路によれば、第２に、複数のＭＯＳ型トランジスタを動作させるためのしきい値電圧に基づいて昇圧電圧の値を決定すると共に、所定の期間にわたって昇圧電圧を下降させるようにしているので、上記しきい値電圧の影響を受けることなくメモリセルに対するデータの書き込み動作および読み出し動作が安定に行えると共に、待機時電流の増大抑制による消費電力の節減が図れる。
【００５０】
本発明の半導体集積回路によれば、第３に、メモリセルブロックが非選択の状態の期間で昇圧電圧を下降させるようにしているので、メモリセルに対するデータの書き込み動作および読み出し動作が誤りなく行えると共に、メモリセルが非選択の状態でのバンド間トンネル電流の増大抑制による消費電力の節減が図れる。
【００５１】
さらに、本発明の半導体集積回路によれば、第４に、メモリセルブロックが非選択の状態のときに低電圧レベルを出力する回路部でのみ昇圧電圧を下降させるようにしているので、回路動作の誤動作を生じさせることなく非選択の状態でのバンド間トンネル電流の増大抑制による消費電力の節減が図れる。
さらに、本発明の半導体集積回路によれば、第５に、メモリセルブロック内の各動作ブロック毎に独立して昇圧電圧を下降させるようにしているので、メモリセルブロック内で選択的に書き込み動作および読み出し動作を行う場合の回路動作の効率が良くなる。
【００５２】
さらに、本発明の半導体集積回路によれば、第６に、ビット線トランスファ信号によって昇圧電圧を下降させる期間が決定されるので、メモリセルブロック内で選択された動作ブロックに対するデータの書き込み動作および読み出し動作が誤りなく行えると共に、非選択の状態の動作ブロックにおけるバンド間トンネル電流の増大抑制による消費電力の節減が図れる。
【００５３】
さらに、本発明の半導体集積回路によれば、第７に、複数の動作ブロック内のコア回路部の一部にのみ昇圧電圧下降手段を適用することによって、チップ面積の増大を最小限に抑えることが可能になる。
さらに、本発明の半導体集積回路によれば、第８に、コア回路部が複数のＭＯＳ型トランジスタを含む場合、当該ＭＯＳ型トランジスタのバックバイアスを印加するための回路部には、昇圧電圧下降手段を設けないようにすることによって、チップ面積が増大するのを抑制することが可能になる。
【図面の簡単な説明】
【図１】本発明の原理構成を示すブロックである。
【図２】本発明の原理に基づく基本回路の例を示す回路ブロック図である。
【図３】図２の動作を説明するための動作電圧波形図である。
【図４】本発明の第１の実施例の構成を示す回路図である。
【図５】本発明の第２の実施例の構成を示す回路図である。
【図６】本発明の半導体集積回路が適用されるチップの全体構成を概略的に示す図である。
【図７】図６のチップ内の一つのバンクにおけるセルアレイおよびセンスアンプブロックの詳細を示す回路ブロック図である。
【図８】図７のセルアレイの動作を説明するための動作電圧波形図である。
【図９】図７のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図（その１）である。
【図１０】図７のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図（その２）である。
【図１１】図７のセルアレイおよびセンスアンプブロックの具体的構成例を示す回路図（その３）である。
【図１２】一般のＤＲＡＭにおけるセルトランジスタの構成を示す回路ブロック図である。
【図１３】一般のＤＲＡＭにおけるビット線トランスファ用トランジスタの構成を示す回路ブロック図である。
【図１４】一般のＤＲＡＭにおけるセルデータの読み出し時の動作電圧波形を示す図である。
【図１５】従来の半導体集積回路における昇圧電圧使用の様子を示す回路ブロック図である。
【図１６】従来の半導体集積回路における昇圧電圧と回路選択信号との関係を示す動作電圧波形図である。
【図１７】ＭＯＳ形トランジスタの電源電圧とバンド間トンネル電流との関係を示すグラフである。
【図１８】従来技術における待機時電流の増加の様子を示すグラフである。
【符号の説明】
１…昇圧電圧下降手段
２…昇圧電圧下降設定手段
３…コア回路部
４…メモリセルブロック
５…昇圧電圧生成部
６…チップ
７…セルアレイおよびセンスアンプブロック
８…セルトランジスタ
９…ワードデコーダ部
１０…ダウンコンバータ
１１…ダウンコンバータ用ｎＭＯＳトランジスタ
１２…ダウンコンバータ用ｐＭＯＳトランジスタ
２０…切換スイッチ部
２１…切換用ｐＭＯＳトランジスタ
７０…ビット線トランスファ信号生成部
７１…ビット線リセット信号生成部
７２…１／４デコーダ
７３…メインワードデコーダ
７４…サブワードデコーダ
７５…センスアンプ活性化信号生成部
７６…センスアンプ駆動部
７７…センスアンプ
７８…１／４デコーダ用増幅部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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