(57)【特許請求の範囲】
【請求項１】
外部から入力されるクロックイネーブル信号の電圧レベルを内部信号に適合するように変換するクロックイネーブル入力バッファと、
前記クロックイネーブル入力バッファの出力とパワーダウン信号を入力し、前記パワーダウン信号に応答してパワーダウンモード信号を発生する制御部と、
クロック信号を入力して前記クロック信号が所定時間の間一定電圧レベルに保たれる場合に、出力信号をイネーブルさせるクロック信号検出部と、
入出力される信号の電圧レベルを変換する入出力バッファと、
前記パワーダウンモード信号と前記クロック信号検出部の出力信号に基づいて前記入出力バッファを制御し、前記パワーダウンモード信号がイネーブルされる場合又は前記クロック信号検出部の出力信号がイネーブルされる場合に、前記入出力バッファをパワーダウンモードに移行させる論理回路と、を備える同期式DRAM半導体装置において、
前記クロック信号検出部は、
一定周期のクロック信号を発生するオシレータと、
前記オシレータの出力と前記クロック信号検出部の出力との論理和の反転を演算する論理回路と、
前記論理回路の出力と前記クロック信号とを入力し、前記論理回路の出力に基づいてカウント動作を行うことで前記クロック信号の周期を計測して出力信号を出力するカウント部と、を備えることを特徴とする同期式DRAM半導体装置。
【請求項２】
前記一定電圧レベルは論理ローであることを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項３】
前記クロックイネーブル入力バッファと前記制御部との間に、前記パワーダウン信号と電源電圧のレベルを検出する電源電圧検出信号とに応答して前記クロックイネーブル入力バッファの出力を制御する他の論理回路を備えることを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項４】
前記論理回路は論理和ゲートであることを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項５】
前記クロック信号は外部から入力される外部クロック信号であることを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項６】
前記入出力バッファと前記論理回路との間に前記論理回路の出力に応答して前記入出力バッファの動作を制御する制御ロジックをさらに備えることを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項７】
前記カウント部は、前記クロック信号がリセット端子に印加されると共に、前記論理回路の出力端に直列に連結された多数個のカウンタを備え、前記多数個のカウンタの最終カウンタから前記出力信号を出力することを特徴とする請求項１に記載の同期式DRAM半導体装置。
【請求項８】
前記出力信号の周期は、前記オシレータから発生されるクロック信号の周期をTとし、前記カウンタの数をnとした時に、(T×2n-1)であることを特徴とする請求項７に記載の同期式DRAM半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期式DRAM半導体装置に係り、特に外部クロック信号に同期した入力信号を制御する回路を有する同期式DRAM半導体装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化及び高速化が加速化される中で、小さいチップにより多くの情報を貯えるための研究が多様な方向でなされている。特に、設計的な側面では、回路の配置及び配線、そして新たな概念のロジックを有する回路の導入等の様々な方法を通じて半導体メモリ装置の高集積化、省力化及び高速化が図られている。最近、ノート型パソコンや携帯用通信機器等の乾電池を電源とする製品の需要が増大するのに伴って、半導体装置で消耗される電流の最小化がその製品の競争力を左右する大きな要因となってきた。特に、外部クロック信号に同期して動作する同期式DRAM半導体装置(SDRAM)は、外部からの情報を入力するための相当な数のTTL(Transistor Transistor Logic)入力バッファを有する。従って、同期式DRAM半導体装置の各動作状態において情報を入力する必要がないTTL入力バッファを非活性化させるロジックの適用が、同期式DRAM半導体装置の消耗電流の最小化に欠かせなくなっている。
【０００３】
従来の同期式DRAM半導体装置は、クロックイネーブル信号がイネーブルされた状態で外部クロック信号を入力する。そして、クロックイネーブル信号がイネーブルされた状態でパワーダウン信号がイネーブルされるとパワーダウンモードに移行して、TTL入力バッファは、待機状態、即ち、非活性状態になる。ところで、クロックイネーブル信号がイネーブルされている間は、TTL入力バッファは活性状態を維持する。仮に、外部から入力されるクロック信号がトグル(toggle)されずに一定の電圧レベルに保たれるとすると、たとえクロックイネーブル信号がイネーブルされていても TTL入力バッファは正常に動作しない。それにも拘らず、クロックイネーブル信号がイネーブルされているとTTL入力バッファも継続して活性状態を維持するため、電流を消耗する。同期式DRAM半導体装置の電力消耗を抑えるには、外部クロック信号が所定時間一定電圧レベルである場合には、TTL入力バッファを非活性化してTTL入力バッファで消耗される電流を抑える必要である。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、例えば、クロック信号が所定時間の間トグルされずに一定電圧レベルに保たれる場合に、待機電流の消耗を抑える同期式DRAM半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明に係る半導体装置は、クロックイネーブル入力バッファ、制御部、クロック信号検出部、入出力バッファ及び論理回路を備える。
【０００６】
前記クロックイネーブル入力バッファは、例えば、外部から入力されるクロックイネーブル信号の電圧レベルを内部信号に適合するように変換する。
【０００７】
前記制御部は、例えば、前記クロックイネーブル入力バッファの出力とパワーダウン信号とを入力して、前記パワーダウン信号に応答してパワーダウンモード信号を発生する。
【０００８】
前記クロック信号検出部は、例えば、クロック信号を入力して、前記クロック信号が、所定時間の間、一定電圧レベルに保たれる場合に出力信号をイネーブルにする。
【０００９】
前記入出力バッファは、例えば、入出力される信号の電圧レベルを変換する。
【００１０】
前記論理回路は、例えば、前記パワーダウンモード信号と前記クロック信号検出部の出力信号とを入力して、前記入出力バッファに出力信号を供給し、これにより、前記パワーダウンモード信号がイネーブルされる場合又は前記クロック信号検出部の出力がイネーブルされる場合に、前記入出力バッファをパワーダウンモードに移行させる。
【００１１】
本発明によれば、同期式DRAM半導体装置の待機電流が低減される。
【００１２】
【発明の実施の形態】
以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。
図１は、本発明の好適な実施の形態に係る同期式DRAM半導体装置を概略的に示す図面である。図１に示すように、本発明の好適な実施の形態に係る同期式DRAM半導体装置101は、クロックイネーブル入力バッファ111、第１論理回路121、制御部131、クロック信号検出部141、第２論理回路151、第１乃至第５制御ロジック161〜165、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175を備える。
【００１３】
クロックイネーブル入力バッファ111は、外部クロックイネーブル信号CKEを入力して、この外部クロックイネーブル信号CKEの電圧レベルを変換する。即ち、クロックイネーブル入力バッファ111は、TTL電圧レベル、例えば5.0ボルトをCMOS電圧レベル、例えば3.3ボルトに変換する。クロックイネーブル信号CKEがイネーブルされると、外部クロック信号CLKが同期式DRAM半導体装置101に入力され、クロックイネーブル信号CKEがディスエーブルされると、クロック外部クロック信号CLKは同期式DRAM半導体装置101に入力されない。外部クロック信号CLKが入力されない時は、同期式DRAM半導体装置101は動作しない。
【００１４】
第１論理回路121は、パワーダウン信号POFFと電源電圧検出信号PVCCHを入力して、クロックイネーブル入力バッファ111の出力を制御する。パワーダウン信号POFFが論理ハイにイネーブルされると、同期式DRAM半導体装置101は、パワーダウンモード、即ち、待機状態に移行する。電源電圧検出信号PVCCHは、電源電圧VCCが所定レベルより高い場合に論理ハイになって、電源電圧VCCが所定レベルより低い場合に論理ローになる。パワーダウン信号POFFが論理ハイ（イネーブル）である場合又は電源電圧検出信号PVCCHが論理ローである場合に、クロックイネーブル入力バッファ111の出力は論理ローにディスエーブルされる。パワーダウン信号POFFが論理ローにディスエーブルされて、かつ、電源電圧検出信号PVCCHが論理ハイになると、第１論理回路121の出力は論理ハイになるので、第１論理回路121の出力は、クロックイネーブル入力バッファ111の出力に何等の影響も与えない。従って、クロックイネーブル入力バッファ111の出力は、クロックイネーブル信号CKEに応答して変化する。この場合、クロックイネーブル信号CKEがイネーブルされると、クロックイネーブル入力バッファ111の出力はイネーブルされて、クロックイネーブル信号CKEがディスエーブルされるとクロックイネーブル入力バッファ111の出力は、ディスエーブルされる。
【００１５】
第１論理回路121は、NANDゲート125、インバータ123、NMOSトランジスタ129及びPMOSトランジスタ127を備える。NANDゲート125は、インバータ123により反転されたパワーダウン信号POFFと電源電圧検出信号PVCCHを入力して、これらの論理積の反転を演算する。PMOSトランジスタ127は、NANDゲート125の出力に応じて電源電圧VCCをクロックイネーブル入力バッファ111に供給する。即ち、NANDゲート125の出力が論理ローであればPMOSトランジスタ127はターンオンされて電源電圧VCCをクロックイネーブル入力バッファ111に供給し、NANDゲート125の出力が論理ハイであればPMOSトランジスタ127はターオフされて電源電圧VCCをクロックイネーブル入力バッファ111に供給しない。NMOSトランジスタ129は、NANDゲート125の出力に応じてクロックイネーブル入力バッファ111の出力を論理ローにディスエーブルさせる。即ち、NANDゲート125の出力が論理ハイであればNMOSトランジスタ129はターンオンされてクロックイネーブル入力バッファ111の出力を接地して論理ローにし、NANDゲート125の出力が論理ローであればNMOSトランジスタ129はターンオフされる。
【００１６】
制御部131は、クロックイネーブル入力バッファ111の出力を入力してパワーダウンモード信号PDMを出力する。第１論理回路121の出力が論理ローであり、クロックイネーブル入力バッファ111の出力が論理ハイであれば、パワーダウンモード信号PDMは論理ハイにイネーブルされて、クロックイネーブル入力バッファ111の出力が論理ハイであればパワーダウンモード信号PDMはクロックイネーブル入力バッファ111の出力と無関係に論理ローにディスエーブルされる。
クロック信号検出部141は、パワーダウン信号POFFと外部クロック信号CLKに応答して出力信号N1を発生する。クロック信号検出部141は、外部クロック信号CLKの周期を検出し、外部クロック信号CLKが正常な場合には出力信号N1を論理ローに維持し、外部クロック信号CLKが、所定時間（例えば、tCC時間）の間、トグルされずに一定電圧レベルに維持される場合には出力信号N1を論理ハイになる。クロック信号検出部141の詳細に関しては、図２を参照して後述する。
【００１７】
第２論理回路151は パワーダウンモード信号PDMとクロック信号検出部141の出力を入力する。パワーダウンモード信号PDMが論理ハイにイネーブルされる場合又はクロック信号検出部141の出力信号が論理ハイの場合に、第２論理回路151の出力は論理ハイになる。一方、パワーダウンモード信号PDMとクロック信号検出部141の出力が共に論理ローであれば、第２論理回路151の出力は論理ローになる。
第２論理回路151は、インバータ153,155及びNANDゲート157を備える。インバータ153は、パワーダウンモード信号PDMを反転させる。インバータ155は、クロック信号検出部141の出力を反転させる。NANDゲート157は、インバータ153,155の出力を入力する。NANDゲート157は、インバータ153,155の出力の少なくとも一方が論理ローであれば論理ハイを出力し、インバータ153,155の出力が共に論理ハイであれば論理ローを出力する。
【００１８】
第１乃至第５制御ロジック161〜165は、夫々第２論理回路151の出力を入力する。第２論理回路151の出力が論理ハイであれば、第１乃至第５制御ロジック161〜165は、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175を非活性化させて、パワーダウンモード、即ち、待機状態に移行させる。一方、第２論理回路151の出力が論理ローであれば、第１乃至第５制御ロジック161〜165は、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175を活性化させる。
【００１９】
前述したように、クロックイネーブル信号CKEがイネーブルされている場合は、原則として、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175は活性化される。
しかし、外部クロック信号CLKがトグルされずに、所定時間（例えばtCC時間）の間、論理ローに保たれる場合は、クロックイネーブル信号CKEがイネーブルされていても、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175は、待機状態に移行する。従って、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175で消耗される待機電流が低減される。
【００２０】
パワーダウン信号POFFがイネーブルされると、クロックイネーブル入力バッファ111、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175は非活性化される。
【００２１】
図２は、図１に示すクロック信号検出部141の詳細図である。図２に示すように、クロック信号検出部141は、オシレータ201、オシレータ動作制御部231、論理回路211及びカウント部221を備える。
【００２２】
オシレータ201は一定周期の発振周波数を発生する。
【００２３】
オシレータ動作制御部231は、パワーダウン信号POFFに応答してオシレータ201の動作をディスエーブルさせる。即ち、オシレータ動作制御部231は、パワーダウン信号POFFが論理ハイにイネーブルされると、非活性化されてオシレータ201の動作を中止させ、パワーダウン信号POFFが論理ローにディスエーブルされると活性化されてオシレータ201を定常動作させる。従って、パワーダウン信号POFFがイネーブルされると、オシレータ201は動作しないため、オシレータ201による同期式DRAM半導体装置101の待機電流の消耗は生じない。
【００２４】
オシレータ動作制御部231は、インバータ235とNMOSトランジスタ233を備える。インバータ235は、パワーダウン信号POFFを反転させる。NMOSトランジスタ233のドレーンとソースは、各々オシレータ201と接地端GNDに連結されており、NMOSトランジスタ233のゲートにはインバータ235の出力が印加される。従って、インバータ235の出力が論理ハイであればNMOSトランジスタ233はターンオンされて、インバータ235の出力が論理ローであればNMOSトランジスタ233はターンオフされる。NMOSトランジスタ233がターンオフされるとオシレータ201は動作を中止して、NMOSトランジスタ233がターンオンされるとオシレータ201は正常動作する。
【００２５】
論理回路211は、オシレータ201の出力とカウント部221の出力を入力する。即ちオシレータ201の出力とカウント部221の出力の少なくとも一方が論理ハイであれば、論理回路211の出力は論理ローになって、オシレータ201の出力とカウント部221の出力が共に論理ローであれば論理回路211の出力は論理ハイになる。換言すると、論理回路211は、カウント部221の出力信号Ｎ１が論理ローにディスエーブルされている場合（外部クロックCLKが正常な場合）は、オシレータ201の出力を反転させてカウント部221に供給する。なお、この実施の形態では、論理回路211はNORゲートで構成されている。
【００２６】
カウント部221は、論理回路211の出力と外部クロック信号CLKの反転を入力して、クロック信号検出部141の出力信号N1を発生する。カウント部221は、論理回路211の出力信号をカウントすることにより、外部クロック信号CLKの周期を計測する。
【００２７】
そして、カウント部221は、外部クロック信号CLKが正常に動作している場合は、出力信号N1を論理ローにディスエーブルする。
【００２８】
一方、外部クロック信号CLKが所定時間、例えば同期式DRAM半導体装置101のtCC時間（例えば１μｓ）の間、論理ローに保たれる場合は、第５カウンタ255の出力が論理ローから論理ハイに遷移し、これによりカウント部221の出力信号N1は論理ハイにイネーブルされる。その後、外部クロック信号CLKが論理ハイになると、カウント部221の各カウンタ251〜255が論理ローにリセットされて、これによりカウント部221の出力信号N1は論理ローにディスエーブルされる。出力信号N1が論理ローになると、オシレータ201の出力信号の反転信号が第１カウンタ251に入力されるため、カウント部221は、カウント動作を開始する。
【００２９】
外部クロック信号CLKが、所定時間の間、論理ローに保たれていた後に、外部クロック信号CLKが最初に論理ハイになる時には命令語が与えられない。
【００３０】
ここで、外部クロック信号CLKが同期式DRAM半導体装置101のtCC時間の間論理ハイに保たれることを検出する場合においても、カウント部221に入力される外部クロック信号CLKの極性を変更することにより（例えば、インバータ241を削除する）、外部クロック信号CLKがtCC時間の間論理ローに保たれる場合と同様に、出力信号N1を論理ハイにイネーブルすることができる。従って、外部クロク信号CLKが、同期式DRAM半導体装置101のtCC時間の間、論理ハイに保たれることを検出する場合においても、回路の若干の変更により、図２に示すような論理ローに保たれることを検出する回路と同様の出力信号を発生する回路を構成することができる。
【００３１】
カウント部221は、第１乃至第５カウンタ251〜255を備える。第１カウンタ251は論理回路211の出力を、第２カウンタ252は第１カウンタ251の出力を、第３カウンタ253は第２カウンタ252の出力を、第４カウンタ254は第３カウンタ253の出力を、第５カウンタ255は第４カウンタ254の出力を入力して、第５カウンタ255は出力信号N1を出力する。
外部クロック信号CLKは、インバータ241により反転された後の第１乃至第５カウンタ251〜255のリセット端子に印加される。即ち、外部クロック信号CLKが論理ハイであれば第１乃至第５カウンタ251〜255は全てリセットされるので、出力信号N1は論理ローにディスエーブルされる。出力信号N1の周期T1は次の式（１）に従う。
【００３２】
T1=T×2n-1  ・・・（１）
ここで、nはカウンタの数であり、Tはオシレータ201の周期である。式（１）に基づいてカウント部221に備えるカウンタの数を決定する。カウント部221を構成するカウンタの数により出力信号N1の周期が決定されると言える。従って、出力信号N1の周期は、同期式DRAM半導体装置101のtCC時間に応じてカウンタの数を決定することにより調整される。
図３は、図１に示す同期式DRAM半導体装置101のタイミング図である。図３に示すように、外部クロック信号CLKがtCC時間の間トグルされずに論理ローを保つと、出力信号N1は論理ハイにイネーブルされる。出力信号N1がイネーブルされると、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175は待機状態に移行する。その後、外部クロック信号CLKが論理ハイにトグルされると、出力信号N1は論理ローにディスエーブルされるので、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175は活性化される。
【００３３】
このように、本発明の好適な実施の形態によれば、外部クロック信号CLKが、所定時間の間、一定電圧レベルに保たれる場合にはクロックイネーブル信号CKEに拘らず、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175は待機状態に移行するため、同期式DRAM半導体装置101で消耗される待機電流が低減される。本発明の好適な実施の形態に係る同期式DRAM半導体装置101は、待機電流の消耗が小さいため、例えば携帯用の装置に好適である。
【００３４】
本発明の好適な実施の形態によれば、外部クロック信号CLKが、所定時間の間、一定電圧レベルに保たれる場合には、クロックイネーブル信号CKEがイネーブルされていても、/RAS、/CAS、WE、CS、Ai入力バッファ171、データ入力バッファ172、データ出力バッファ173、クロック入力バッファ174及びCLKDQ入力バッファ175が待機状態に移行するため、同期式DRAM半導体装置101の待機電流を低減することができる。
【００３５】
以上、図面を参照しながら本発明の好適な実施の形態を説明したが、本発明の技術的範囲は、該特定の実施の形態に限定されず、特許請求の範囲に記載された技術的思想の範囲内で成し得る様々な変形や改良を包含する。
【００３６】
【発明の効果】
本発明によれば、同期式DRAM半導体装置の待機電流を低減することができる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態に係る同期式DRAM半導体装置を概略的に示す図面である。
【図２】図１に示すクロック信号検出部の詳細図である。
【図３】図１に示す同期式DRAM半導体装置のタイミング図である。
【符号の説明】
101  同期式DRAM半導体装置
111  クロックイネーブル入力バッファ
121  第１論理回路
123,153,155、235、241  インバータ
125,157  NANDゲート
127  PMOSトランジスタ
129、233  NMOSトランジスタ
131  制御部
141  クロック信号検出部
151  第２論理回路
161,162,163,164,165  第１乃至第５制御ロジック
171  /RAS、/CAS、WE、CS、Ai入力バッファ
172  データ入力バッファ
173  データ出力バッファ
174  クロック入力バッファ
175  CLKDQ入力バッファ
201  オシレータ
211  論理回路
221  カウント部
231  オシレータ動作制御部
251,252,253,254,255  カウンタ
CKE  外部クロックイネーブル信号
CLK  外部クロック信号
GND  接地端
N1  出力信号
PDM  パワーダウンモード信号
POFF  パワーダウン信号
PVCCH  電源電圧検出信号
T1  周期
VCC  電源電圧
【図１】
0003898371.tif 000002
【図２】
0003898371.tif 000003
【図３】
0003898371.tif 000004