(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介在して形成され、前記半導体基板の所定領域を露出させる第１導電膜と、
前記第１導電膜により露出された半導体基板の表面に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されて前記トンネル酸化膜両側の第１導電膜の上部まで延長され、第２導電膜で形成された浮遊ゲートと、
前記浮遊ゲートの上部に形成されて前記浮遊ゲート周辺で前記第１導電膜と電気的に連結され、前記第１導電膜と共に制御ゲート電極を構成する第３導電膜と、
前記浮遊ゲートと前記第１導電膜との間に介された第１層間絶縁膜及び前記浮遊ゲートと前記第３導電膜との間に介された第２層間絶縁膜から構成された層間絶縁膜とを含むフラッシュメモリセル。
【請求項２】
前記第１導電膜と前記半導体基板との間に素子分離膜及び前記ゲート絶縁膜が並列に介在されたことを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項３】
前記ゲート絶縁膜は前記トンネル酸化膜と隣接し、前記トンネル酸化膜より厚いことを特徴とする請求項２に記載のフラッシュメモリセル。
【請求項４】
前記第１層間絶縁膜は前記トンネル酸化膜と同一な物質膜であることを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項５】
前記第２層間絶縁膜はＯ／Ｎ／Ｏ膜またはＮ／Ｏ膜のうちいずれか一つであることを特徴とする請求項１に記載のフラッシュメモリセル。
【請求項６】
半導体基板上にゲート絶縁膜を介在しつつ、前記半導体基板の所定領域を露出させる第１導電膜を形成する段階と、
前記第１導電膜及び前記ゲート絶縁膜により露出された半導体基板の表面及び前記第１導電膜表面に各々トンネル酸化膜及び第１層間絶縁膜を形成する段階と、
前記トンネル酸化膜を覆いながら前記トンネル酸化膜両側の前記第１導電膜の上部まで延長された第２導電膜パターンを形成する段階と、
前記第２導電膜パターンが形成された半導体基板の全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜及び前記第１層間絶縁膜を連続的にパターニングして前記第２導電膜パターン周辺の前記第１導電膜を露出させる段階と、
前記第１導電膜が露出された半導体基板の全面に第３導電膜を形成して前記第１導電膜と電気的に連結する段階と、
前記第３導電膜、前記第２層間絶縁膜、前記第２導電膜パターン、前記第１層間絶縁膜及び前記第１導電膜を連続的にパターニングすることにより、前記トンネル酸化膜を覆って前記第１導電膜と重畳される第２導電膜パターンより成った浮遊ゲート及び前記浮遊ゲートを取り囲む前記第１導電膜及び前記第３導電膜で構成される制御ゲート電極を形成する段階とを含むフラッシュメモリセル製造方法。
【請求項７】
前記第１導電膜を形成する段階は、
前記半導体基板の所定領域に活性領域を限定する素子分離膜を形成する段階と、
前記活性領域上に前記ゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された半導体基板の全面に第１導電膜を形成する段階と、
前記第１導電膜及び前記ゲート絶縁膜を連続的にパターニングして前記活性領域の所定領域を露出させる段階とを含むことを特徴とする請求項６に記載のフラッシュメモリセル製造方法。
【請求項８】
前記第１導電膜はドーピングされたポリシリコン膜で形成することを特徴とする請求項７に記載のフラッシュメモリセル製造方法。
【請求項９】
前記トンネル酸化膜は前記ゲート絶縁膜より薄いことを特徴とする請求項７に記載のフラッシュメモリセル製造方法。
【請求項１０】
前記トンネル酸化膜及び前記第１層間絶縁膜は熱酸化工程を用いて同時に形成することを特徴とする請求項６に記載のフラッシュメモリセル製造方法。
【請求項１１】
前記第２導電膜パターンはドーピングされたポリシリコン膜で形成することを特徴とする請求項６に記載のフラッシュメモリセル製造方法。
【請求項１２】
前記第２導電膜パターンを形成する段階は、
前記トンネル酸化膜及び前記第１層間絶縁膜が形成された半導体基板の全面に第２導電膜を形成する段階と、
前記第２導電膜をパターニングして前記素子分離膜の上部の第１層間絶縁膜を露出させる段階とを含むことを特徴とする請求項７に記載のフラッシュメモリセル製造方法。
【請求項１３】
前記第３導電膜はドーピングされたポリシリコン膜及び金属ポリサイド膜の中いずれか一つで形成することを特徴とする請求項６に記載のフラッシュメモリセル製造方法。
【請求項１４】
前記制御ゲート電極及び前記浮遊ゲートは前記活性領域を横切る方向へ形成することを特徴とする請求項７に記載のフラッシュメモリセル製造方法。
【請求項１５】
半導体基板の所定領域に相互平行した複数の素子分離膜を形成する段階と、
前記各素子分離膜間の活性領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された半導体基板の全面に第１導電膜を形成する段階と、
前記第１導電膜及び前記ゲート絶縁膜を連続的にパターニングして活性領域の所定領域を露出させる段階と、
前記露出された活性領域表面及び前記第１導電膜表面に各々トンネル酸化膜及び第１層間絶縁膜を形成する段階と、
前記トンネル酸化膜及び前記第１層間絶縁膜上に第２導電膜を形成する段階と、
前記第２導電膜をパターニングして前記活性領域全体及び前記素子分離膜の縁を覆う第２導電膜パターンを形成する段階と、
前記第２導電膜パターンが形成された半導体基板の全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜及び前記第１層間絶縁膜を連続的にパターニングして前記素子分離膜上の第１導電膜を露出させる段階と、
前記第１導電膜が露出された半導体基板の全面に第３導電膜を形成する段階と、
前記第３導電膜、前記第２層間絶縁膜、前記第２導電膜パターン、前記第１層間絶縁膜及び前記第１導電膜を連続的にパターニングすることにより、前記トンネル酸化膜を覆って前記トンネル酸化膜の両側で前記第１導電膜と重畳された第２導電膜パターンより成った浮遊ゲート及び前記第１導電膜と電気的に連結された第３導電膜で構成された制御ゲート電極を形成する段階とを含むことを特徴とするフラッシュメモリセル製造方法。
【請求項１６】
前記トンネル酸化膜は前記ゲート絶縁膜より薄いことを特徴とする請求項１５に記載のフラッシュメモリセル製造方法。
【請求項１７】
前記トンネル酸化膜及び前記第１層間絶縁膜は熱酸化工程を用いて同時に形成することを特徴とする請求項１５に記載のフラッシュメモリセル製造方法。
【請求項１８】
半導体基板の所定領域に活性領域を限定する素子分離膜を形成する段階と、
前記活性領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された半導体基板の全面に第１導電膜を形成する段階と、
前記第１導電膜及び前記ゲート絶縁膜を連続的にパターニングして前記活性領域の所定領域を露出させる段階と、
前記第１導電膜及び前記ゲート絶縁膜のパターニングにより露出された半導体基板の表面及び前記第１導電膜表面に各々トンネル酸化膜及び第１層間絶縁膜を形成する段階と、
前記トンネル酸化膜を覆いながら前記トンネル酸化膜両側の前記第１導電膜の上部まで延長された第２導電膜パターンを形成する段階と、
前記第２導電膜パターンが形成された半導体基板の全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜及び前記第１層間絶縁膜を連続的にパターニングして前記第２導電膜パターン周辺の前記第１導電膜を露出させる段階と、
前記第１導電膜が露出された半導体基板の全面に第３導電膜を形成し、前記第３導電膜を前記第１導電膜と電気的に連結させる段階と、
前記第３導電膜、前記第２層間絶縁膜、前記第２導電膜パターン、前記第１層間絶縁膜及び前記第１導電膜を連続的にパターニングすることにより、前記トンネル酸化膜を覆って前記第１導電膜と重畳される第２導電膜パターンより成った浮遊ゲート及び前記浮遊ゲートを取り囲む前記第１導電膜及び前記第３導電膜で構成される制御ゲート電極を形成する段階とを含み、
前記第１導電膜はドーピングされたポリシリコン膜で形成し、
前記トンネル酸化膜及び前記第１層間絶縁膜は熱酸化工程を用いて同時に形成するフラッシュメモリセル製造方法。
【請求項１９】
半導体基板の所定領域に相互平行した複数の素子分離膜を形成する段階と、
前記各素子分離膜間の活性領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された半導体基板の全面に第１導電膜を形成する段階と、
前記第１導電膜及び前記ゲート絶縁膜を連続的にパターニングして活性領域の所定領域を露出させる段階と、
前記露出された活性領域表面及び前記第１導電膜表面に各々トンネル酸化膜及び第１層間絶縁膜を形成する段階と、
前記トンネル酸化膜及び前記第１層間絶縁膜上に第２導電膜を形成する段階と、
前記第２導電膜をパターニングして前記活性領域全体及び前記素子分離膜の縁を覆う第２導電膜パターンを形成する段階と、
前記第２導電膜パターンが形成された半導体基板の全面に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜及び前記第１層間絶縁膜を連続的にパターニングして前記素子分離膜上の第１導電膜を露出させる段階と、
前記第１導電膜が露出された半導体基板の全面に第３導電膜を形成する段階と、
前記第３導電膜、前記第２層間絶縁膜、前記第２導電膜パターン、前記第１層間絶縁膜及び前記第１導電膜を連続的にパターニングすることにより、前記トンネル酸化膜を覆って前記第１導電膜と重畳された第２導電膜パターンより成った浮遊ゲート及び前記第１導電膜と電気的に連結された第３導電膜で構成された制御ゲート電極を形成する段階とを含み、
前記第１導電膜はドーピングされたポリシリコン膜で形成し、
前記トンネル酸化膜及び前記第１層間絶縁膜は熱酸化工程を用いて同時に形成することを特徴とするフラッシュメモリセル製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特にフラッシュメモリ素子のセル及びその製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ素子は電源が供給されなくてもメモリセルに貯えられた情報が消滅されない特徴を有する。従って、コンピュータに使用されるメモリカード等に広く採択されている。一般的なフラッシュメモリ素子の単位セルは浮遊ゲートと制御ゲート電極が順次に積層されたゲート構造を有する。
図１は従来のフラッシュメモリ素子の単位セルを示した断面図である。
図１を参照すれば、半導体基板１の表面にチャンネル領域を挟んで、相互離れたソース領域３ａ及びドレーン領域３ｂが形成され、前記チャンネル領域上にトンネル酸化膜５、浮遊ゲートＦＧ’、誘電体膜７及び制御ゲート電極ＣＧ’が順次に積層される。前記半導体基板１はＰ型シリコン基板又はＰ型ウェルに該当し、前記ソース領域３ａ及びドレーン領域３ｂは前記半導体基板１と異なる導電型の不純物でドーピングされた領域、即ちＮ型の不純物層に該当する。又、前記トンネル酸化膜５はチャンネル領域で生成されるホットキャリアが通過できるように１００Å以下の薄い熱酸化膜で形成する。
図１に示す単位セルをプログラムさせる動作は前記ドレーン領域３ｂに５乃至７ボルトの電圧を印加し、前記制御ゲート電極ＣＧ’に１０乃至１２ボルトの電圧を印加することにより成る。この際、前記ソース領域３ａ及び前記半導体基板１には０ボルトを印加する。前述したように単位セルをプログラムさせるために制御ゲート電極ＣＧ’、ソース領域３ａ、ドレーン領域３ｂ及び半導体基板１に各々適切な電圧を印加すれば、チャンネル領域でホットキャリア、即ちホットエレクトロンが生成され、このようなホットエレクトロンがトンネル酸化膜５を通過して浮遊ゲートＦＧ’へ注入される。結果的に、プログラム動作は前記図１に示された単位セルのしきい電圧を増加させることにより成る。
【０００３】
又、図１に示す単位セルに貯えられた情報を消去させる動作は制御ゲート電極ＣＧ’及び半導体基板１を接地させ、ソース領域３ａに１２乃至１５ボルトの高い電圧を印加することにより成る。この際、前記ドレーン領域３ｂは浮遊させる。前述したように単位セルに貯えられた情報を消去させるために制御ゲート電極ＣＧ’、ソース領域３ａ、ドレーン領域３ｂ及び半導体基板１に各々適切な電圧を印加すれば、浮遊ゲートＦＧ’とソース領域３ａとの電圧差により浮遊ゲートＦＧ’内に貯えられた電子がトンネル酸化膜５を通過してソース領域３ａへ移る。これにより、浮遊ゲートＦＧ’内の電子が全て除去される。結果的に、消去動作は単位セルが初期のしきい電圧又はその以下の電圧を有するようにすることにより成る。
図２は前記図１に示す単位セルの容量性結合比(capacitive coupling ratio)を説明するための概略的な等価回路図である。
図２を参照すれば、制御ゲート電極ＣＧ’と浮遊ゲートＦＧ’との間に図１の誘電体膜７に起因するキャパシタンスＣ２が有り、浮遊ゲートと半導体基板１、即ちチャンネル領域間に図１のトンネル酸化膜５に起因するキャパシタンスＣ１が有る。ここで、単位セルをプログラムさせるために制御ゲート電極ＣＧ’及びドレーン領域３ｂに各々正の電圧（＋ＶＣＧ）及び正の電圧（＋Ｖｄ）を印加してソース領域３ａ及び半導体基板１に全て０ボルトを印加すれば、浮遊ゲートＦＧ’に誘起される電圧ＶＦＧは下記の数式（１）に示す通りである。
ＶＦＧ≒（Ｃ２÷（Ｃ１＋Ｃ２））×ＶＣＧ              （１）
【０００４】
【発明が解決しようとする課題】
前記数式（１）から制御ゲート電極ＣＧ’及び浮遊ゲートＦＧ’間のキャパシタンスＣ２が増加すれば増加するほど浮遊ゲートＦＧ’に誘起される電圧は制御ゲート電極ＣＧ’に印加された電圧に近くなることが分かる。従って、キャパシタンスＣ２がキャパシタンスＣ１に比して相対的に増加されると、プログラム効率を増大させ得るだけでなく、制御ゲート電極ＣＧ’に印加するプログラム電圧を低められる。
結果的に、フラッシュメモリセルのプログラム効率を増大させるかプログラム電圧を低めるためには浮遊ゲートと制御ゲート電極とのキャパシタンスを増加させることが要求される。
本発明の目的はプログラム効率を増大させてプログラム電圧を低められるフラッシュメモリセルを提供することにある。
本発明の他の目的は前記フラッシュメモリセルを製造する方法を提供することにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明は半導体基板上に第２導電膜で形成された浮遊ゲート及び制御ゲート電極を備える。前記浮遊ゲートは半導体基板の所定領域に形成されたトンネル酸化膜を覆って前記トンネル酸化膜周辺の半導体基板の上部まで延長される。前記トンネル酸化膜周辺を覆う浮遊ゲートの延長部と前記半導体基板との間には第１導電膜が介在して前記第１導電膜と前記浮遊ゲートが重畳される部分を有する。前記第１導電膜と前記半導体基板との間には前記トンネル酸化膜より厚い絶縁膜が介在される。前記第１導電膜と前記半導体基板との絶縁膜は相互並列に位置する素子分離膜及びゲート絶縁膜で構成されることが望ましい。この際、前記ゲート絶縁膜はトンネル酸化膜と接し、前記素子分離膜は前記ゲート絶縁膜と接する。一方、前記絶縁膜は素子分離膜のみで構成することもできる。前記浮遊ゲートと前記第１導電膜との間には第１層間絶縁膜が介在する。前記第１層間絶縁膜と前記トンネル酸化膜は同一な工程段階で同時に形成できる。前記浮遊ゲートの上部には第３導電膜が形成される。前記第３導電膜と前記浮遊ゲートとの間には第２層間絶縁膜が介在する。又、前記第３導電膜は前記浮遊ゲート周辺の第１導電膜と電気的に連結される。ここで、前記第１導電膜と前記第３導電膜は前記制御ゲート電極を構成する。従って、前記制御ゲート電極は浮遊ゲート縁の下部まで延長されて浮遊ゲートと制御ゲート電極との重畳される面積を増大させる。
前記トンネル酸化膜は１００Å以下の熱酸化膜で形成することが望ましく、前記第１及び第２導電膜はドーピングされたポリシリコン膜で形成することが望ましい。又、前記第３導電膜はドーピングされたポリシリコン膜又は金属ポリサイド膜で形成するのが望ましい。
【０００６】
前記他の目的を達成するために本発明は半導体基板の上部に半導体基板の所定領域を露出させる第１導電膜を形成する。前記第１導電膜により露出された半導体基板の表面及び前記第１導電膜表面に各々トンネル酸化膜及び第１層間絶縁膜を形成する。前記第１導電膜と前記半導体基板との間には前記トンネル酸化膜より厚い絶縁膜、例えばゲート絶縁膜と素子分離膜が並列に形成された絶縁膜を有する。前記ゲート絶縁膜はトンネル酸化膜周辺に形成し、前記素子分離膜は前記ゲート絶縁膜周辺に形成される。前記第１層間絶縁膜は前記トンネル酸化膜と同一な工程段階で形成することが望ましい。一方、前記第１導電膜と前記半導体基板との絶縁膜は素子分離膜のみで形成するかゲート絶縁膜で形成できる。
前記第１層間絶縁膜及びトンネル酸化膜が形成された半導体基板の全面に第２導電膜を形成する。前記第２導電膜をパターニングして前記トンネル酸化膜を覆って前記トンネル酸化膜周辺の第１導電膜の上部まで延長された第２導電膜パターンを形成する。これにより、前記第２導電膜パターンの縁は前記第１導電膜と重畳される。前記第２導電膜パターンは素子分離膜縁の上部まで延長されるように形成するのが望ましい。前記第２導電膜パターンは前記第１層間絶縁膜により第１導電膜と隔離される。
前記第２導電膜パターンが形成された半導体基板の全面に第２層間絶縁膜を形成する。前記第２層間絶縁膜及び第１層間絶縁膜を連続的にパターニングして前記第２導電膜パターン周辺の第１導電膜を露出させる。前記第１導電膜が露出された半導体基板の全面に第３導電膜を形成する。前記第３導電膜は第２層間絶縁膜により第２導電膜パターンと隔離される。
前記第３導電膜、前記第２層間絶縁膜、前記第２導電膜パターン、前記第１層間絶縁膜、及び前記第１導電膜を連続的にパターニングして前記素子分離膜を横切る制御ゲート電極及び前記トンネル酸化膜を覆う浮遊ゲートを形成する。前記制御ゲート電極は電気的に相互連結された第３導電膜及び第１導電膜で構成され、前記浮遊ゲートは前記トンネル酸化膜を覆いながら前記制御ゲート電極により取り囲んだ第２導電膜パターンで形成される。
【０００７】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
図３は本発明実施例に係るフラッシュメモリセルを２次元的に配列させたレイアウトである。
図３を参照すれば、複数の活性領域パターン５１が相互平行に配置され、前記複数の活性領域パターン５１を横切る方向に沿って複数のワードラインパターン５７が配置される。前記各活性領域パターン５１と前記各ワードラインパターン５７が交差する部分の所定領域にトンネル酸化膜が形成される領域を限定するためのトンネル酸化膜パターン５３が配置され、前記活性領域パターン５１間にワードラインパターン５７の方向に沿って隣り合ったセルの浮遊ゲートを隔離させるための蝕刻マスクパターン５５が位置する。前記蝕刻マスクパターン５５は可能な各活性領域パターン５１間領域、即ち素子分離領域の中心部分を露出させるように配置するのが望ましい。一方、前記トンネル酸化膜パターン５３は前記活性領域パターン５１と同一なパターンであり得る。言い換えれば、前記活性領域パターン５１により限定される領域、即ち活性領域の全表面にトンネル酸化膜を形成することもできる。
図４は本発明に係るフラッシュメモリセルを説明するための図３のＡＡ’に沿った断面図であり、図５は本発明に係るフラッシュメモリセルを説明するための図３のＢＢ’に沿った断面図である。
図４及び図５を参照すれば、半導体基板１００の所定領域に相互平行した素子分離膜１０１が形成される。前記各素子分離膜１０１間の活性領域上にはゲート絶縁膜１０２が形成され、前記活性領域の所定領域には前記ゲート絶縁膜１０２より薄いトンネル酸化膜１０５が形成される。前記トンネル酸化膜１０５は１００Å以下の薄い熱酸化膜で形成するのが望ましい。前記ゲート絶縁膜１０２の所定領域及び前記素子分離膜１０１上に前記トンネル酸化膜１０５を露出させる第１導電膜１０３が形成される。前記第１導電膜１０３はドーピングされたポリシリコン膜で形成するのが望ましい。前記第１導電膜１０３の表面には第１層間絶縁膜１０５ａが形成される。前記第１層間絶縁膜１０５ａはトンネル酸化膜１０５と同時に形成できる。前記トンネル酸化膜１０５上には第２導電膜で形成された浮遊ゲートＦＧが位置する。前記浮遊ゲートＦＧはトンネル酸化膜１０５だけでなく、トンネル酸化膜１０５周辺の第１導電膜１０３を覆う。前記浮遊ゲートＦＧは前記第１層間絶縁膜１０５ａにより第１導電膜１０３と隔離される。前記浮遊ゲートＦＧの表面に第２層間絶縁膜１０７が形成される。前記第２層間絶縁膜１０７上に第３導電膜１０９が形成される。前記第３導電膜１０９は第２層間絶縁膜１０７により浮遊ゲートＦＧと隔離される。前記第３導電膜１０９は図４に示されたように隣り合った浮遊ゲートＦＧ間の第１導電膜１０３と電気的に連結される。前記第１導電膜１０３及び前記第３導電膜１０９は制御ゲート電極ＣＧを構成する。又、前記第１層間絶縁膜１０５ａ及び前記第２層間絶縁膜１０７は浮遊ゲートＦＧを包みながら前記制御ゲート電極ＣＧと浮遊ゲートＦＧとの間に介在する層間絶縁膜１０８を構成する。図５を再び参照すれば、第１導電膜１０３、第２導電膜、及び第３導電膜が積層されたゲートパターン両側の半導体基板１００の表面にソース／ドレーン領域ＳＤが形成される。
前述したように本発明に係るフラッシュメモリセルは浮遊ゲートの上部及び下部を包む制御ゲート電極を備える。これにより、制限された面積内に浮遊ゲートと制御ゲート電極とのキャパシタンスが極大化されたフラッシュメモリセルが具現できる。
【０００８】
以下、本発明実施例に係るフラッシュメモリセル製造方法を説明する。
図６乃至図９の（Ａ）は図３のＡ−Ａ’線に沿って工程順序の通り示した断面図であり、図６乃至図９の（Ｂ）は図３のＢ−Ｂ’線に沿って工程順序の通り示した断面図である。
図６（Ａ）及び図６（Ｂ）を参照すれば、半導体基板１００、例えばＰ型シリコン基板の所定領域に図３の活性領域パターン５１が描かれたフォトマスクを使用して素子分離膜１０１を形成する。前記素子分離膜１０１は通常の素子分離工程、例えばロコス（ＬＯＣＯＳ；local oxidation of silicon)工程又はトレンチ工程を使用して形成する。前記素子分離膜１０１間の活性領域上にゲート絶縁膜１０２を形成する。前記ゲート絶縁膜１０２は周辺回路領域に形成されるＭＯＳトランジスタ（図示せず）のゲート絶縁膜と同時に形成できる。前記ゲート絶縁膜１０２は熱酸化膜で形成するのが望ましく、約１５０Å乃至３００Åの厚さで形成する。前記ゲート絶縁膜１０２が形成された半導体基板の全面に第１導電膜１０３、例えばドーピングされたポリシリコン膜を形成する。
図７（Ａ）及び図７（Ｂ）を参照すれば、図３のトンネル酸化膜パターン５３が描かれたフォトマスクを使用して前記第１導電膜１０３及び前記ゲート絶縁膜１０２を連続的にパターニングすることにより、活性領域の所定領域を露出させる。前記トンネル酸化膜パターン５３が描かれたフォトマスクを使用する代わりに図３の活性領域パターン５１の逆パターンが描かれたフォトマスクを使用することもできる。この場合に前記活性領域表面全体が露出される。前記活性領域の所定領域が露出された半導体基板を熱酸化させて 前記露出された活性領域の表面に１００Å以下の薄いトンネル酸化膜１０５を形成する。この際、前記第１導電膜１０３、例えばドーピングされたポリシリコン膜の表面に熱酸化膜より成った第１層間絶縁膜１０５ａが形成される。前記トンネル酸化膜１０５及び前記第１層間絶縁膜１０５ａが形成された半導体基板の全面に第２導電膜１０６、例えばドーピングされたポリシリコン膜を形成する。前記第２導電膜１０６は図７（Ａ）及び図７（Ｂ）に示すように第１層間絶縁膜１０５ａにより第１導電膜１０３と隔離される。
図８（Ａ）及び図８（Ｂ）を参照すれば、図３の蝕刻マスクパターン５５が描かれたフォトマスクを使用して前記第２導電膜１０６をパターニングすることにより、素子分離膜１０１の上部に形成された第１層間絶縁膜１０５ａを露出させる第２導電膜パターン１０６を形成する。この際、前記露出された第１層間絶縁膜１０５ａを追加に蝕刻して素子分離膜１０１上の第１導電膜１０３を露出させることもできる。前記第２導電膜パターン１０６は図８（Ａ）に示されたように素子分離膜１０１の縁上部まで延長されるように形成するのが望ましい。前記第２導電膜パターン１０６が形成された半導体基板の全面に第２層間絶縁膜１０７を形成する。前記第２層間絶縁膜１０７は誘電定数が高い物質、例えばＮ／Ｏ(nitride/oxide)膜又はＯ／Ｎ／Ｏ(oxide/nitride/oxide)膜で形成するのが望ましい。又、前記第２層間絶縁膜１０７は熱酸化膜で形成することもできる。前記第２層間絶縁膜１０７及び第１層間絶縁膜を連続的にパターニングして図３のワードラインパターン５７方向に沿って隣り合った第２導電膜パターン１０６間の第１導電膜１０３を露出させる。この際、前記第１層間絶縁膜１０５ａが第２導電膜パターン１０６を形成する時追加に蝕刻された場合には前記第２層間絶縁膜１０７のみをパターニングして第２導電膜パターン１０６間の第１導電膜１０３を露出させる。前記第１導電膜１０３の所定領域が露出された半導体基板の全面に第３導電膜１０９、例えばドーピングされたポリシリコン膜又は金属ポリサイド膜を形成する。前記金属ポリサイド膜としてはタングステンポリサイド膜が広く使用される。
図９（Ａ）及び図９（Ｂ）を参照すれば、図３のワードラインパターン５７が描かれたフォトマスクを使用して前記第３導電膜１０９、第２層間絶縁膜１０７、第２導電膜パターン１０６、第１層間絶縁膜１０５ａ及び第１導電膜１０３を連続的にパターニングして前記第２導電膜パターン１０６より成った浮遊ゲートＦＧ及び前記第１導電膜１０３と前記第３導電膜１０９で構成された制御ゲート電極ＣＧを形成する。図９（Ａ）及び図９（Ｂ）に示されたように、前記制御ゲート電極ＣＧを構成する第１導電膜１０３及び第３導電膜１０９は図３のワードラインパターン５７方向に沿って隣り合ったセル間の領域で電気的に連結される。前記制御ゲート電極ＣＧは浮遊ゲートＦＧの縁下部にも有って浮遊ゲートＦＧと制御ゲート電極ＣＧが重畳される面積を極大化させ得る。前記第１層間絶縁膜１０５ａ及び前記第２層間絶縁膜１０７は浮遊ゲートＦＧと制御ゲート電極ＣＧとの間に介在する層間絶縁膜１０８を構成する。前記浮遊ゲートＦＧ及び制御ゲート電極ＣＧで構成されたゲートパターン両側の活性領域に半導体基板１００と異なる導電型の不純物、例えばＮ型の不純物を注入することにより、ソース／ドレーン領域ＳＤを形成する。
【０００９】
【発明の効果】
前述したように、本発明によると、浮遊ゲートと制御ゲート電極が重畳される面積を極大化させ得るのでフラッシュメモリセルの容量性結合比(capacitive coupling ratio)を増加させ得る。また、トンネル酸化膜が占める面積を縮めることにより、図２で説明したキャパシタンスＣ１を減少させる効果を得られる。これにより、フラッシュメモリセルの容量性結合比をさらに増加させ得る。結果的に、プログラム特性が優秀なフラッシュメモリセルが具現できると共に、プログラム電圧を低められる。
本発明は前記実施例に限らずに当業者の水準でその変形及び改良が可能である。
【図面の簡単な説明】
【図１】従来のフラッシュメモリセルを示す断面図である。
【図２】一般的なフラッシュメモリセルの等価回路図である。
【図３】本発明実施例に係るフラッシュメモリセルのレイアウトを示す図である。
【図４】図３のＡ−Ａ’線に沿う断面図である。
【図５】図３のＢ−Ｂ’線に沿う断面図である。
【図６】（Ａ）は図３のＡ−Ａ’線に沿った製造工程を示す断面図であり、（Ｂ）は図３のＢ−Ｂ’線に沿った製造工程を示す断面図である。
【図７】（Ａ）は図３のＡ−Ａ’線に沿った製造工程を示す断面図であり、（Ｂ）は図３のＢ−Ｂ’線に沿った製造工程を示す断面図である。
【図８】（Ａ）は図３のＡ−Ａ’線に沿った製造工程を示す断面図であり、（Ｂ）は図３のＢ−Ｂ’線に沿った製造工程を示す断面図である。
【図９】（Ａ）は図３のＡ−Ａ’線に沿った製造工程を示す断面図であり、（Ｂ）は図３のＢ−Ｂ’線に沿った製造工程を示す断面図である。
【符号の説明】
１、１００    半導体基板
３ａ  ソース領域
３ｂ  ドレーン領域
５    トンネル酸化膜
７    誘電体膜
５１    活性領域パターン
５３    トンネル酸化膜パターン
５５    蝕刻マスクパターン
５７    ワードラインパターン
１０１    素子分離膜
１０２    ゲート絶縁膜
１０３    第１導電膜
１０５    トンネル酸化膜
１０５ａ  第１層間絶縁膜
１０６    第２導電膜
１０７    第２層間絶縁膜
１０８    浮遊ゲートと制御ゲート電極との間に介在する層間絶縁膜
１０９    第３導電膜
Ｃ１、Ｃ２    キャパシタンス
ＣＧ、ＣＧ’  制御ゲート電極
ＦＧ、ＦＧ’  浮遊ゲート
ＳＤ    ソース／ドレーン領域
＋ＶＣＧ、＋Ｖｄ  正の電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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