(57)【特許請求の範囲】
【請求項１】
強誘電体薄膜コンデンサをメモリキャパシタとして用いる半導体メモリ素子であって、
前記コンデンサは、少なくとも接着層、下部電極、強誘電体薄膜及び上部電極を基板上に順次形成した積層構造を備え、
前記下部電極が、前記基板面に対して（１１１）優先配向してなり、
前記強誘電体薄膜の結晶粒子が、初期核から形成された微小核を基に結晶成長させた前記下部電極と同じ（１１１）優先配向を有する膜厚方向に平行な柱状形状であり、
前記強誘電体薄膜の表面粗さとして、前記強誘電体薄膜の表面の平均面に対する最高値と最低値との差が、前記強誘電体薄膜の平均膜厚に対して４０％以下となるように、前記強誘電体薄膜が前記下部電極の上に形成されてなり、
前記強誘電体薄膜の膜厚方向を法線とした面内であって、前記柱状形状の結晶粒子における平均結晶粒径の相対標準偏差が１３％以下の範囲であり、
前記強誘電体薄膜がペロブスカイト構造を有するＡＢＯ３型酸化物であり、その組成として、ＡはＰｂ、Ｌａ、Ｓｒ、Ｎｄ、Ｂａの中から選ばれた少なくともひとつの元素からなり、ＢはＺｒ、Ｔｉ、Ｍｎ、Ｍｇ、Ｎｂ、Ｓｎ、Ｓｂ、Ｉｎの中から選ばれた少なくともひとつの元素からなることを特徴とする半導体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体不揮発性メモリ及び高密度ＤＲＡＭに最適な強誘電体薄膜コンデンサを用いた半導体メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
従来の強誘電体薄膜コンデンサを用いた半導体メモリでは、例えば「強誘電体薄膜メモリ」（サイエンスフォーラム刊，１９９５年）２２７頁に記載されているように、Ｐｔ上部電極／強誘電体層（ＰＺＴ）／Ｐｔ下部電極の積層構造を持っている。この強誘電体層の製造方法としては、ゾル・ゲル法，スパッタリング法，ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等が知られている。
【０００３】
例えば、特開平７−１４２６００号公報に記載された薄膜の形成方法では、ＢａＴｉＯ3の化合物をＰｔ下部電極上に形成している。Ｐｔ薄膜の結晶配向をそのまま受け継ぐことにより、強誘電性薄膜の配向性を制御し、残留分極を確保していた。
【０００４】
また例えば、Integrated Ferroelectrics ,1995,Vol10,pp.145-154に記載されたＰＺＴ強誘電体薄膜は、下部電極上にスパッタ法でＰＺＴを成膜し、アニールで結晶化させている。この強誘電体薄膜の走査電子顕微鏡による表面観察写真では、平均結晶粒径は約１８０ｎｍであり、結晶粒径の相対標準偏差は約１５％であった。
【０００５】
【発明が解決しようとする課題】
上記従来技術では、強誘電体薄膜の結晶粒径を制御することが困難であった。強誘電体薄膜をパターニングし、メモリキャパシタとしたときに、結晶粒径のばらつきが大きいために、メモリセル間の特性ばらつきが大きくなる。その結果、すべてのメモリセルで同時に十分な特性を得ることが困難であり、製造上の歩留り低下を引き起こすという問題があった。またメモリセル内での結晶粒子の粒径ばらつきが大きいために、リーク電流の発生、あるいは粒界部分の電界集中による膜疲労の発生等が起こり、メモリセル性能上の問題となっていた。
【０００６】
本発明の目的は、上記課題を解決するために、メモリセル間で特性ばらつきの少ない強誘電体薄膜キャパシタを提供し、高集積強誘電体メモリを高性能化すると同時に製造歩留りを向上することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体メモリ素子は、強誘電体薄膜コンデンサをメモリキャパシタとして用いる半導体メモリ素子であって、前記コンデンサが、少なくとも接着層、下部電極、強誘電体薄膜及び上部電極を基板上に順次形成した積層構造を備え、前記下部電極が、前記基板面に対して（１１１）優先配向してなり、前記強誘電体薄膜の結晶粒子が、初期核から形成された微小核を基に結晶成長させた前記下部電極と同じ（１１１）優先配向を有する膜厚方向に平行な柱状形状であり、前記強誘電体薄膜の表面粗さとして、前記強誘電体薄膜の表面の平均面に対する最高値と最低値との差が、前記強誘電体薄膜の平均膜厚に対して４０％以下となるように、前記強誘電体薄膜が前記下部電極の上に形成されてなり、前記強誘電体薄膜の膜厚方向を法線とした面内であって、前記柱状形状の結晶粒子における平均結晶粒径の相対標準偏差が１３％以下の範囲であり、前記強誘電体薄膜がペロブスカイト構造を有するＡＢＯ３型酸化物であり、その組成として、ＡはＰｂ、Ｌａ、Ｓｒ、Ｎｄ、Ｂａの中から選ばれた少なくともひとつの元素からなり、ＢはＺｒ、Ｔｉ、Ｍｎ、Ｍｇ、Ｎｂ、Ｓｎ、Ｓｂ、Ｉｎの中から選ばれた少なくともひとつの元素からなるものである。
本発明においては、基板上の少なくとも下部電極，強誘電体薄膜及び上部電極の積層構造よりなる強誘電体薄膜コンデンサをメモリキャパシタとして使用する半導体メモリ素子において、該強誘電体薄膜の結晶粒径の相対標準偏差を１３％以下に制御し、かつ膜厚方向に平行な柱状形状とし、かつ膜厚方向に粒界を有さないとすることにより、リーク電流や強誘電体薄膜内部や強誘電体薄膜と電極等との界面での電界集中によるキャパシタ間の印加実効電圧の低下を防ぐことができる。
【０００８】
また上記キャパシタの下部電極としてＰｔ電極、あるいはＰｔ合金を使用し、該下部電極を基板面に対して垂直方向に（１１１）優先配向とすることにより、その上に形成した強誘電体結晶粒子の配向性を向上することができる。これにより、メモリセル間の均一性を更に向上することができる。また上記下部電極としてＲｕ，Ｉｒ乃至同酸化物やＰｔと強誘電体薄膜中に含む元素との化合物を使用することによっても同様に達成される。
【０００９】
また強誘電体材料として、ペロブスカイト構造を有するＡＢＯ3型酸化物を使用し、各強誘電体結晶粒子を基板面に対して垂直方向に（１１１）優先配向とすることにより、配向性ばらつきによる特性の不均一性を低減できる。該強誘電体の組成として、Ａ＝Ｐｂ，Ｌａ，Ｓｒ，Ｎｄ及びＢａの中から選択される少なくとも１つの元素、Ｂ＝Ｚｒ，Ｔｉ，Ｍｎ，Ｍｇ，Ｎｂ，Ｓｎ，Ｓｂ及びＩｎの中から選択される少なくとも１つの元素を用いることにより、不揮発性メモリに好適な残留分極の大きい強誘電体薄膜を得ることができる。また該強誘電体組成がＡ＝Ｐｂ，Ｌａ，Ｓｒ，Ｎｄ及びＢａの中から選択される少なくとも１つの元素であり、Ｂ＝Ｚｒ，Ｔｉ，Ｍｎ，Ｍｇ，Ｎｂ，Ｓｎ，Ｓｂ及びＩｎの中から選択される少なくとも１つの元素を用いることにより、メモリ使用温度においてヒステリシスのない常誘電層を得ることができ、ＤＲＡＭ等のキャパシタに好適な膜を得ることができる。
【００１０】
また、強誘電体薄膜の結晶粒径の相対標準偏差を小さくする方法として、下部電極上にばらつきの少ない晶粒子成長に必要な微小核形成のために、該強誘電体材料に含まれる少なくとも１つ以上の元素の金属，酸化物あるいは化合物の初期核を形成し、あるいは下部電極形成後に高温熱処理を行い、下部電極表面に接着層（下部電極とＣＭＯＳ基板との密着層）に含まれる少なくとも１つ以上の元素の金属，酸化物あるいは化合物を析出させることにより、微小核形成に必要な初期核を形成し、該初期核層の上に半導体装置に要求される膜厚の強誘電体薄膜を形成して結晶化を行うことにより、結晶粒径の相対標準偏差の小さく、各結晶粒子が基板面に対し垂直方向に（１１１）優先配向である、表面粗さの小さい強誘電体キャパシタを得ることができる。
【００１１】
あるいは、下部電極表面に形成させる初期核層に、ペロブスカイト構造を有するＡＢＯ3型酸化物を使用し、その組成としてＡ＝Ｐｂ，Ｌａ，Ｓｒ，ＮｄおよびＢａの中から選択される少なくとも１つの元素、Ｂ＝Ｚｒ，Ｔｉ，Ｍｎ，Ｍｇ，Ｎｂ，Ｓｎ，Ｓｂ及びＩｎの中から選択される少なくとも１つの元素を用いることにより、結晶粒径が小さく、結晶粒径の相対標準偏差が小さい強誘電体薄膜を得ることができる。その結果、強誘電性低下の原因である、絶縁物であるパイロクロア構造の結晶粒子や、ロゼッタ状の酸化物結晶粒子成長の抑制を可能となり、不揮発性メモリに最適な、残留分極値が大きい、かつリーク電流が小さい、かつ膜疲労（書き換えによる残留分極の低下）の小さい強誘電体薄膜を得ることができる。
【００１２】
【発明の実施の形態】
以下本発明の実施の形態を説明する。
（１）強誘電体薄膜を搭載した半導体メモリ素子
図９は、本発明装置の一実施の形態となる強誘電体薄膜を用いた半導体メモリ素子のキャパシタ部分の概要を示す断面図である。基板９９上に、下地ＬＳＩ９１であるメモリセルのトランジスタ部分となるＣＭＯＳを形成し、更にその上に平坦化及び絶縁、保護のため絶縁層９２を形成する。本発明の実施の形態では，ＢＰＳＧと呼ばれるＳｉＯ2ガラス膜を膜厚３００ｎｍで形成している。ＳｉＯ2絶縁層９２の上に、接着層８１（２０ｎｍ），下部電極１１（２００ｎｍ），本発明の結晶粒径の相対標準偏差が１３％以下の結晶粒子の集合体で構成される強誘電体層９４（２５０ｎｍ），上部電極９５（１０ｎｍ）の積層構造よりなる強誘電体キャパシタを形成する。キャパシタ上には、層間絶縁層９６及び配線層９３を積層し、キャパシタ電極６，８とトランジスタとの配線を行っている。更に上部にはＳｉＯ2等よりなる保護層９７を成膜し、封止樹脂９８でパッケージングを行っている。
【００１３】
（２）強誘電体薄膜の結晶粒径の相対標準偏差
図１は、本発明装置の一実施の形態となる、下部電極１１上に形成された結晶粒子１３で構成された結晶粒径の相対標準偏差が１３％以下の強誘電体薄膜１２を用いた半導体メモリ素子のキャパシタ部分の概要を示す上面及び断面図である。このとき該結晶粒径１４のばらつきは相対標準偏差σとして定義され、（数１）で表される。単位は％であり、数値の大小によって、結晶粒径の大きさが揃っているか否かを判断できる。
【００１４】
【数１】
0003865528.tif 000002
【００１５】
結晶粒径の相対標準偏差の解析については、走査型電子顕微鏡（ＳＥＭ），原子間力顕微鏡（ＡＦＭ）あるいは断面ＴＥＭ（透過型電子顕微鏡）により薄膜表面または断面像を測定して、強誘電体薄膜の膜厚方向を法線とした面内の結晶粒径とその相対標準偏差σを求めた。図２に実施の形態の１つとして、結晶粒径の求め方を示す。ＡＦＭで得られた強誘電体薄膜の１μｍ角の観察像について、縦横方向に直線（結晶粒径計算走査線２１）を設ける。このとき、各走査線に対する結晶粒子の数を求める。（数１）に結晶粒径の相対標準偏差の計算式を示す。求めた結晶粒子数を（数１）に代入することにより、平均結晶粒径とその相対標準偏差が得られる。ここで使用したＡＦＭは、米国デジタルインスツルメンツ社製の走査型プローブ顕微鏡NanoScopeIIIである。該ＡＦＭのプローブ（探針）先端の曲率半径は１０ｎｍであり、そのテーパ角は３５゜である。このプローブを用いたとき、最表面の粒子と粒子間が８０ｎｍのとき、プローブの侵入深さの限界は１１０ｎｍである。本実施の形態のＡＦＭ測定では、タッピングモードで行った。タッピングモードの詳細な原理は、東陽テクニカ発行の大型サンプルＳＰＭ観測システムオペレーションガイド（平成８年４月）に記載されている。
【００１６】
図３に、本発明のＰＺＴ強誘電体薄膜のＸ線回折パターン例を示す。横軸に回折角２θ，縦軸にＸ線回折強度を示している。測定装置については、ＣｕターゲットのＸ線管球をＸ線源に用いた粉末Ｘ線回折装置を使用した。このとき、強誘電体薄膜については１１１と２２２の回折ピークが主に測定され、他の１００，１１０，２００，２１０，２１１及び２２０の回折ピークは小さく、ほとんど測定できなかった。したがって、本発明の強誘電体薄膜は、基板面に対し垂直方向に（１１１）優先配向であることが分かった。すなわち、該強誘電体薄膜の結晶面（１１１）に対応する逆格子ベクトルが、基板面に対して垂直であることを示している。また、電極Ｐｔの回折ピーク１１１と２２２や下地Ｔｉの回折ピークが確認された。
【００１７】
図４（ａ）及び（ｂ）に平均結晶粒径ａと残留分極値Ｐ及び膜疲労との相関図を示す。
【００１８】
ここで記述する膜疲労は、１０8回まで書き込んだ後の残留分極値を書き込む前の初期残留分極値で割った百分率で定義する。単位は％である。この膜疲労が小さいとき書き換え可能回数は大きく、膜疲労が大きいとき書き換え可能回数は小さいことを表している。尚、残留分極値Ｐや膜疲労の物理的意味や定義、また測定・解析方法は、「強誘電体薄膜メモリ」（サイエンスフォーラム刊，１９９５年）や Ｉｎｔｅｇｒａｔｅｄ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ  Ｖｏｌ１８，ｐｐ．１−１７（１９９７）など強誘電体材料に関する文献に記載されている。図４からわかるように、平均結晶粒径が８０ｎｍまでは、粒径粒径が小さくなるにつれて、残留分極値Ｐは大きくなり、膜疲労は小さくなる（書き換え可能回数は大きくなる）。該平均結晶粒径が８０ｎｍ以下では、残留分極値Ｐは高い値を、膜疲労は小さい（書き換え可能回数は大きい）値を保ったまま一定となる。
【００１９】
図５（ａ）及び（ｂ）に結晶粒径の相対標準偏差σと残留分極値Ｐ及び膜疲労との相関図を示す。このとき横軸は、前記したＡＦＭを用いて（数１）で求めた結晶粒径の相対標準偏差σである。単位はｎｍである。この図から、該結晶粒径の相対標準偏差σが１３％までは、該結晶粒径の相対標準偏差σが小さくなるにつれて残留分極値Ｐは大きくなり、膜疲労は小さくなる（書き換え可能回数は大きくなる）ことがわかる。該結晶粒径の相対標準偏差σが１３％以下では、残留分極値Ｐは高い値を、膜疲労は小さい（書き換え可能回数は大きい）値を保ったまま一定となる。
【００２０】
（３）強誘電体薄膜の表面粗さ
図６に、ＡＦＭを用いた表面凹凸測定の断面概要図を示す。ＡＦＭプローブ６２で、ＣＭＯＳ基板６３上の下部電極１１を介して作製された強誘電体薄膜１２表面上を振動（タッピング）させながら走査させたとき、強誘電体薄膜表面の凹面すなわち粒界部分では大きく振幅し、凸面すなわち結晶粒子部分では小さく振幅する。この振幅を電気信号に変換して、表面粗さ６１の凹凸を測定する。
【００２１】
強誘電体薄膜表面粗さの算出については、実施の形態１で記述した、ＡＦＭ，ＳＥＭあるいはＴＥＭで求めた強誘電体薄膜の表面凹凸形状（曲面）に対して、以下の方法で表面粗さを見積もった。本実施の形態の一例として、表面粗さはＡＦＭで測定した凹凸全データの最高値と最低値の差の標準偏差で表した。（数２）は表面粗さＲｍｓを、標準偏差で表した式である。単位はｎｍである。または、他の表面粗さの定義として、（数３）に中心面（この平面と表面形状がつくる体積はこの面に対し上下で等しくなる）に対する３次元の平均表面粗さを表す。単位はｎｍである。詳細は、東陽テクニカ発行の大型サンプルＳＰＭ観測システムオペレーションガイド（平成８年４月）に記載されている。
【００２２】
【数２】
0003865528.tif 000003
【００２３】
【数３】
0003865528.tif 000004
【００２４】
図７（ａ）及び（ｂ）に、本実施の形態の１つとして表面粗さＲｍｓと残留分極値Ｐ及び膜疲労との相関図を示す。このとき横軸は、前記ＡＦＭを用いて表面凹凸を測定し、（数２）で求めた表面粗さＲｍｓである。単位はｎｍである。この図から、該表面粗さＲｍｓが１０ｎｍまでは、表面粗さＲｍｓが小さくなるにつれて残留分極値Ｐは大きくなり、膜疲労は小さくなる（書き換え可能回数は大きくなる）。該表面粗さＲｍｓが１０ｎｍ以下では、残留分極値Ｐは高い値を保ったまま一定となる。
【００２５】
（４）強誘電体薄膜の製造方法
図８に本実施の形態における強誘電体薄膜の製造方法を示す。結晶粒径の相対標準偏差が１３％以下の強誘電体薄膜を得るためには、結晶粒子成長に必要な初期核形成が必要である。はじめに強誘電体薄膜形成の前に、スパッタリング法、ＣＶＤ法あるいはゾル・ゲル法で、該強誘電体材料に含まれる少なくとも１つ以上の元素の金属，酸化物あるいは化合物の極薄膜層を設け、その後高温熱処理により初期核８２を形成する（図８（ｂ））。または、下部電極形成後に高温熱処理を行い、下部電極１１表面に、接着層８１（下部電極１１とＣＭＯＳ基板６４との接着層）に含まれる少なくとも１つ以上の元素の金属，酸化物あるいは化合物を析出させることにより、微小核形成に必要な初期核８２を形成する（図８（ｂ））。ここで記載した初期核８２として、ペロブスカイト構造を有するＡＢＯ３型酸化物を使用し、その組成としてＡ＝Ｐｂ，Ｌａ，Ｓｒ，Ｎｄ及びＢａの中から少なくとも１つの元素、Ｂ＝Ｚｒ，Ｔｉ，Ｍｎ，Ｍｇ，Ｎｂ，Ｓｎ，Ｓｂ及びＩｎの中から選択される少なくとも１つの元素を用いる。あるいは、上記Ａ，Ｂに含まれる少なくとも１つの元素で構成された酸化物を使用する。次に、該初期核８２の上に、スパッタリング法、ＣＶＤ法あるいはゾル・ゲル法等で、半導体メモリ素子に要求される膜厚分だけ、結晶化前誘電体膜８３を成膜する（図８（ｃ））。その後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用い、ランプによる迅速な熱処理を行って、結晶化後誘電体膜８４が得られる（図８（ｄ））。本発明の実施の形態における熱処理では、各結晶粒子がペロブスカイト構造であり、かつ基板面に対し垂直方向に（１１１）優先配向である強誘電体薄膜を得ることができる。以上の製造方法により、平均結晶粒径が約８０ｎｍであり、結晶粒径の相対標準偏差が約１３％、かつ表面粗さの標準偏差が約１０ｎｍである（１１１）優先配向の強誘電体薄膜を得ることができるので、強誘電性劣化の原因であるパイロクロア構造を有する結晶粒子やロゼッタ状の酸化物結晶粒子の成長を抑制できる。したがって、高い残留分極値を有し、かつ膜疲労の小さい（書き換え可能回数の大きい）強誘電体キャパシタを得ることができる。
【００２６】
（５）強誘電体薄膜を備えた半導体メモリを搭載したＩＣカード
ＩＣカードは、その場の要求に応じて様々な半導体メモリが使用されている。本発明の強誘電体薄膜を用いた半導体メモリは、不揮発性メモリである。本発明のＩＣカードは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようにデータ保持に電池を内蔵する必要がないので、チップサイズの制限，携帯性，メンテナンスフリーの点で有利である。本発明の強誘電体薄膜を備えた半導体メモリは、高歩留りに製造できるので、低コストでＩＣカードを供給することができる。また、不揮発性メモリの１つであるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）（書き換え可能回数１０４〜１０５回）より書き換え回数の向上が図られているので、ＩＣカードの耐用年数が向上し、ランニングコストが低くなる。尚、ＩＣカードの簡単なシステム構成の一例が、川合  知二編著「消えないＩＣメモリＦＲＡＭのすべて」（工業調査会刊，１９９６年）やリアライズ社最新技術講座資料集「不揮発性強誘電体薄膜メモリの最新技術とプロセス技術課題」（リアライズ社，１９９６年）に記載されている。
【００２７】
（６）強誘電体薄膜を備えた半導体メモリを搭載したコンピュータ
従来のＤＲＡＭ（Ｄｉｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を搭載したコンピュータは、電源切断による作業データの消滅を防ぐことができない。本発明の強誘電体薄膜を用いた半導体メモリは不揮発性メモリである。したがって、本発明のコンピュータは、不意の停電でも直前までの作業状態を保持できる。また、電源投入毎にシステムやアプリケーショーンを読み込む必要はなく、電源投入後すぐに作業を開始できる。また，無停電電源や電池を内蔵する必要がないので、コンピュータの小型化や重量軽減による携帯性の向上あるいは省スペース化を図ることができる。
【００２８】
（７）強誘電体薄膜を備えた半導体メモリを搭載した携帯情報端末機器
本発明の携帯情報端末機器の１つである携帯電話について、その内蔵半導体メモリは小電力で駆動できる。また不揮発性メモリであるので、データ保存用の電源が不要になる。したがって従来のＤＲＡＭやＳＲＡＭやＥＥＰＲＯＭを搭載した携帯情報端末機器に比べて、内蔵電池の小型化による本体重量の軽減や、電池の大容量化なしで本体駆動時間の長時間化が実現する。
【００２９】
（８）強誘電体薄膜を備えた半導体メモリを搭載した映像音響機器
本発明の映像音響機器の１つであるビデオカメラは、画像や音声情報記録用のＤＲＡＭやＳＲＡＭやＥＥＰＲＯＭ等の半導体メモリ素子を内蔵した従来のビデオカメラに比べて、内蔵半導体メモリ素子の駆動電力は少なくて済み、またデータ保存用の電源が不要になる。そのため、内蔵電池の小型化による本体重量の軽減や、電池の大容量化なしで本体駆動時間の長時間化が可能になる。
【００３０】
【発明の効果】
本発明により、メモリセル間の特性ばらつきの少ない強誘電体キャパシタを実現でき、高品質で製造歩留りの高い半導体メモリ素子を得ることが可能になる。本発明の半導体メモリ素子は、データ保存用の電源不要，省電力駆動あるいは書き換え回数向上を可能にした不揮発性メモリである。したがって、本発明の半導体メモリ素子を搭載したシステム装置については、内部電源の小容量化や非内蔵化が可能になり、本体システム装置の小型化、耐用年数の増加あるいは低価格化が実現できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態となる結晶粒径の相対標準偏差が１３％以下の強誘電体薄膜を用いた半導体メモリ素子のキャパシタ部分の概要を示す上面図である。
【図２】本発明の一実施の形態となるＡＦＭで得られた強誘電体薄膜の１μｍ角領域観察像における結晶粒径の求め方を示す上面図である。
【図３】本発明の一実施の形態となる半導体メモリ素子中の強誘電体キャパシタのＸ線回折図である。
【図４】図４（ａ）は、本発明の一実施の形態となる平均結晶粒径ａと残留分極値Ｐとの相関図であり、図４（ｂ）は、本発明の一実施の形態となる平均結晶粒径ａと膜疲労との相関図である。
【図５】図５（ａ）は、本発明の一実施の形態となる強誘電体薄膜における結晶粒径の相対標準偏差σと残留分極値Ｐの相関図であり、図５（ｂ）は、本発明の一実施の形態となる強誘電体薄膜の結晶粒径の相対標準偏差σと膜疲労との相関図である。
【図６】本発明の一実施の形態となる強誘電体薄膜のＡＦＭによる表面凹凸測定の断面概要図である。
【図７】図７（ａ）は、本発明の一実施の形態となる表面粗さＲｍｓと残留分極値Ｐのの相関図であり、図７（ｂ）は、本発明の一実施の形態となる表面粗さＲｍｓと膜疲労の相関図である。
【図８】本発明の一実施の形態となる強誘電体薄膜を製造方法である。
【図９】本発明装置の一実施の形態となる強誘電体薄膜を用いた半導体メモリ素子のキャパシタ部分の概要を示す断面図である。
【符号の説明】
１１…下部電極，                  １２…強誘電体薄膜，
１３…結晶粒子，                  １４…結晶粒径，
２１…結晶粒径計算走査線，
６１…表面粗さ，                  ６２…ＡＦＭプローブ
６３…ＣＭＯＳ基板
８１…接着層，                    ８２…初期核
８３…結晶化前誘電体膜            ８４…結晶化後誘電体膜
９１…下地ＬＳＩ，                ９２…絶縁層
９３…配線層，                    ９４…強誘電体層，
９５…上部電極，                  ９６…層間絶縁層，
９７…保護層，                    ９８…封止樹脂
９９…基板
【図１】
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【図２】
0003865528.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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