(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の主面上にゲート電極およびエミッタ電極を形成し、前記半導体基板の第２の主面上にコレクタ電極を形成してなる半導体装置において、
前記半導体基板に、前記第２の主面に露出するように形成してなる第１導電型の第１の導電層と、該第１の導電層に積層させて形成してなる第１導電型の第２の導電層を設け、
前記第２の主面に前記第１の導電層を貫通する凹面部を形成して第２の導電層を露出させるとともに、前記凹面部を含む前記第２の主面を粗面化し、
前記コレクタ電極を前記第１の導電層と前記第２の導電層とにショットキー接続させてなることを特徴とする半導体装置。
【請求項２】
半導体基板の第１の主面上にゲート電極およびエミッタ電極を形成し、前記半導体基板の第２の主面上にコレクタ電極を形成してなる半導体装置において、
前記半導体基板に、前記第２の主面に露出するように形成してなる第２導電型の第１の導電層と、該第１の導電層に積層させて形成してなる第１導電型の第２の導電層を設け、
前記第２の主面に前記第１の導電層を貫通する凹面部を形成して第２の導電層を露出させるとともに、前記凹面部を含む前記第２の主面を粗面化し、
前記コレクタ電極を前記第１の導電層と前記第２の導電層とにオーミック接続させてなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体装置およびその製造法に係り、特に電源回路等に利用されるＩＧＢＴの構成を有する半導体装置およびその製造方法に関するものである。
【従来の技術】
ＩＧＢＴの構成を有する半導体装置は、近年、バイポーラトランジスタとＭＯＳＦＥＴとの双方の長所を併せ持つ半導体装置として、その利用が広がっている。図７は、従来技術に係るＩＧＢＴの構成を有する半導体装置を示す断面図である。図７中、１１０は半導体装置、１１１はシリコン基板、１１２はＮ−型ベース層、１１３はＰウェル領域、１１４はＮ＋型エミッタ領域、１１５はＮ＋型バッファ層、１１７はゲート電極膜、１１８は層間絶縁膜、１１９はゲート絶縁膜、１２０はエミッタ電極膜、１２１はコレクタ電極膜、１２５はＰ＋型コレクタ層である。
【０００２】
半導体装置１１０は、シリコン基板１１１の内部に、Ｐ＋型コレクタ層１２５、Ｎ＋型バッファ層１１５およびＮ−型ベース層１１２を積層形成している。また、Ｎ−型ベース層１１２内にＰウェル層１１３を形成し、さらにＰウェル層１１３内にＮ＋型エミッタ領域１１４を形成している。また、シリコン基板１１１の表面上には、Ｎ−型ベース層１１２、Ｐウェル層１１３およびＮ＋型拡散領域１１４に跨るように層間絶縁膜１１８とゲート電極膜１１７を積層して形成している。さらに、層間絶縁膜１１８およびゲート電極膜１１７を覆うようにゲート絶縁膜１１９を形成している。くわえて、ゲート絶縁膜１１９を含むシリコン基板１１１の表面上には、これらを覆うエミッタ電極膜１２０を形成している。また、シリコン基板１１１の裏面、すなわちＰ＋型コレクタ層１２５の表面には、コレクタ電極膜１２１を形成している。
【０００３】
以上の構成において、ゲート電極膜１１７とエミッタ電極膜１２０との間に所定閾値以上の電圧を印加すると、Ｐウェル層１１３の、層間絶縁膜１１８との境界付近の部分にＮ型の反転層が形成されてチャネルとなる。そして、コレクタ電極膜１２１からエミッタ電極膜１２０へこのチャネルを通って電流が流れる。このとき、正孔がＰ＋型コレクタ層１２５からＮ＋型バッファ層１１５を介してＮ−型ベース層１１２へ注入されるが、この正孔が伝導度変調作用を引き起こし、コレクタ電極膜１２１とエミッタ電極膜１２０との間のオン電圧が低下する。
【０００４】
また、上述の半導体装置１１０は、ゲート電極膜１１７とエミッタ電極膜１２０との間の電圧を零または負電圧にすることによってターンオフする。ところが、ゲート電極膜１１７とエミッタ電極膜１２０との間の電圧を零または負電圧にしてからも、正孔の注入が一定程度の時間継続する。したがって、このような正孔の注入がほとんどないＭＯＳＦＥＴの構成を有する半導体装置と比較すると、ターンオフに要する時間が長くなるので、ターンオフ時のスイッチング特性が劣っていると言える。
【０００５】
そこで、ＩＧＢＴの構成を有する半導体装置のスイッチング特性を改善する対策として、様々な改良構造が提案されている。図８は、ＩＧＢＴの構成を有する半導体装置のスイッチング特性を改善した第１の従来例を示す断面図である。図８中、２１０は半導体装置、２１１はシリコン基板、２１２はＮ−型ベース層、２１３はＰウェル領域、２１４はＮ＋型エミッタ領域、２１５はＮ＋型バッファ層、２１７はゲート電極膜、２１８は層間絶縁膜、２１９はゲート絶縁膜、２２０はエミッタ電極膜、２２１はコレクタ電極膜、２２５はＰ＋型コレクタ層、２２６はＮ＋型ドレイン領域である。また、図９は、ＩＧＢＴの構成を有する半導体装置のスイッチング特性を改善した第２の従来例を示す断面図である。図９中、３１０は半導体装置、３１１はシリコン基板、３１２はＮ−型ベース層、３１３はＰウェル領域、３１４はＮ＋型エミッタ領域、３１５はＮ＋型バッファ層、３１７はゲート電極膜、３１８は層間絶縁膜、３１９はゲート絶縁膜、３２０はエミッタ電極膜、３２１はコレクタ電極膜、３２５はＰ＋型コレクタ層、３２７は穴部である。さらに、図１０は、ＩＧＢＴの構成を有する半導体装置のスイッチング特性を改善した第３の従来例を示す断面図である。図１０中、４１０は半導体装置、４１１はシリコン基板、４１２はＮ−型ベース層、４１３はＰウェル領域、４１４はＮ＋型エミッタ領域、４１５はＮ＋型バッファ層、４１７はゲート電極膜、４１８は層間絶縁膜、４１９はゲート絶縁膜、４２０はエミッタ電極膜、４２１はコレクタ電極膜、４２４は結晶欠陥、４２５はＰ＋型コレクタ層である。
【０００６】
図８に示した半導体装置２１０は、Ｐ＋型コレクタ層２２５とともに、Ｎ＋型ドレイン領域２２６を形成したものであり、ＩＧＢＴの構成とＭＯＳＦＥＴの構成とを併せ持っている。したがって、半導体装置２１０は、ＭＯＳＦＥＴの構成とした部分において正孔の注入を抑さえることができるので、図７の半導体装置１１０よりもスイッチング特性が改善される。
【０００７】
また、図９に示した半導体装置３１０は、Ｐ＋型コレクタ層３２５およびＮ−型ベース層３１２を貫く穴部３２７をエッチングで形成するとともに、穴部３２７の内部にもコレクタ電極膜３２１を形成してＭＯＳＦＥＴの構成を設けたものである。したがって、半導体装置２１０と同様に、ＭＯＳＦＥＴの構成とした部分において正孔の注入を抑さえることができる。
【０００８】
また、図１０に示した半導体装置４１０は、Ｎ−型ベース層４１２とＮ＋型バッファ層４１５との境界面付近に、Ｈ＋＋イオンを注入するなどの方法によって結晶欠陥４２４を形成したものである。当該部位に結晶欠陥４２４を導入することにより、結晶欠陥４２４がシリコンのバンドギャップ中に深い不純物凖位を形成するので、結晶欠陥４２４において正孔を捕捉することが可能になる。したがって、結晶欠陥４２４を形成する設けることによって、半導体装置４１０のスイッチング特性が改善される。
【０００９】
さらに、図８ないし図１０に示した半導体装置の構造を複数組み合わせて利用すれば、スイッチング特性をさらに改善することが可能になる。しかしながら、これらの構造のいずれを製造する場合においても、図７に示した半導体装置の構造よりも工程数が増加するので、製造コストを増加させる要因となる。したがって、図８ないし図１０に示した半導体装置の構造を複数組み合わせて利用することは、経済的に見て困難性が高いと言える。
【００１０】
【発明が解決しようとする課題】
本発明は、上述の課題を解決するために、簡便な構造及び方法によってターンオフ時のスイッチング特性を改善したＩＧＢＴの構成を有する半導体装置およびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
上記課題を解決するための手段として、本発明は、半導体基板の第１の主面上にゲート電極およびエミッタ電極を形成し、前記半導体基板の第２の主面上にコレクタ電極を形成してなる半導体装置において、前記半導体基板に、前記第２の主面に露出するように形成してなる第１導電型の第１の導電層と、該第１の導電層に積層させて形成してなる第１導電型の第２の導電層を設け、前記第２の主面に前記第１の導電層を貫通する凹面部を形成して第２の導電層を露出させるとともに、前記凹面部を含む前記第２の主面を粗面化し、前記コレクタ電極を前記第１の導電層と前記第２の導電層とにショットキー接続させてなることを特徴とするものとした。
【００１１】
したがって、本発明に係る半導体装置は、第２の主面上に形成したコレクタ電極を第１の導電層と第２の導電層との双方に直接接続したので、エミッタ電極とコレクタ電極との間に、第１の導電層を含む第１の半導体装置の構成と、第１の導電層を含まない第２の半導体装置の構成とを同時に実現することができる。さらに、凹面部を含む半導体基板の第２の主面を粗面化したので、第１の導電層、および凹面部内に露出した第２の導電層に結晶欠陥を持つ部分を形成でき、第２の導電層への正孔の注入を抑えることができる。くわえて、コレクタ電極を第１の導電層と第２の導電層とにショットキー接続させたので、半導体基板の内部に形成するＰＮ接続を１つ減らす、すなわち半導体基板の内部に形成する導電層を１つ減らすことができる。
【００１２】
また、本発明は、半導体基板の第１の主面上にゲート電極およびエミッタ電極を形成し、前記半導体基板の第２の主面上にコレクタ電極を形成してなる半導体装置において、前記半導体基板に、前記第２の主面に露出するように形成してなる第２導電型の第１の導電層と、該第１の導電層に積層させて形成してなる第１導電型の第２の導電層を設け、前記第２の主面に前記第１の導電層を貫通する凹面部を形成して第２の導電層を露出させるとともに、前記凹面部を含む前記第２の主面を粗面化し、前記コレクタ電極を前記第１の導電層と前記第２の導電層とにオーミック接続させてなることを特徴とするものとした。
【００１３】
したがって、本発明に係る半導体装置は、第２の主面上に形成したコレクタ電極を第１の導電層と第２の導電層との双方に直接接続したので、エミッタ電極とコレクタ電極との間に、第１の導電層を含む第１の半導体装置の構成と、第１の導電層を含まない第２の半導体装置の構成とを同時に実現することができる。さらに、凹面部を含む半導体基板の第２の主面を粗面化したので、第１の導電層、および凹面部内に露出した第２の導電層に結晶欠陥を持つ部分を形成でき、第２の導電層への正孔の注入を抑えることができる。
【００１４】
さらに、本発明は、半導体装置の製造方法において、半導体基板の第１の主面上にゲート電極およびエミッタ電極を形成する工程と、前記半導体基板の第２の主面から不純物を注入して加熱拡散することにより、該第２の主面に露出する第１の導電層および該第１の導電層に積層される第２の導電層を形成する工程と、前記半導体基板を前記第１の主面側から押圧しつつ、前記半導体基板を前記第２の主面側から研削することにより、前記第２の主面全体を研削しつつ、前記第２の主面の、前記ゲート電極と前記エミッタ電極との双方またはいずれか一方に対応する部位に、前記第１の導電層を貫通して前記第２の導電層を露出させる凹面部を形成する工程と、前記凹面部を含む前記第２の主面上にコレクタ電極を形成する工程を有することを特徴とするものとした。
【００１５】
したがって、本発明に係る半導体装置は、半導体基板を第２の主面側から研削する工程において、凹面部の形成と、結晶欠陥の形成とを同時に行うことができ、従来技術に係る正孔の注入抑制構造を採用した場合よりも、工程数を減らすことができる。
【００１６】
【発明の実施の形態】
以下に、本発明の第１の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図１は、本発明の第１の実施の形態に係る半導体装置を示す断面図である。図１中、１０は半導体装置、１１はシリコン基板、１２はＮ−型ベース層、１３はＰウェル領域、１４はＮ＋型エミッタ領域、１５はＮ＋型バッファ層、１７はゲート電極膜、１８は層間絶縁膜、１９はゲート絶縁膜、２０はエミッタ電極膜、２１はコレクタ電極膜、２２ａ，２２ｂは凹面部、２３は粗面、２４は結晶欠陥である。
【００１７】
半導体装置１０は、シリコン基板１１の内部に、Ｎ−型ベース層１２およびＮ＋型バッファ層１５を積層形成している。また、Ｎ−型ベース層１２内にＰウェル層１３を形成している。さらに、Ｐウェル層１３内にＮ＋型エミッタ領域１４を２つ形成している。なお、Ｐウェル層１３は、Ｎ−型であるシリコン基板１１の一方の面からＰ型の不純物を注入し、これを拡散させることによって形成される。さらに、Ｎ＋型エミッタ領域１４は、Ｐウェル層１３を形成した側の面（以下、第１の主面とする）において、Ｐウェル層１３が露出した領域内にＮ型の不純物を注入し、これを拡散させることによって形成される。なお、Ｐウェル層１３とＮ＋型エミッタ領域１４は、１つのセルを形成しており、このようなセルが半導体装置１０に多数形成されている。セルの形状および配置については、一般的に、セルをストライプ状に細長く形成して、これらのセルを平行に配置するものと、各セルを矩形状に形成して、これらのセルを格子状に配置するものとのいずれかを採用することが多い。この発明の実施の形態においては、いずれであっても良いし、他のセルの形状および配置を採用しても良い。
【００１８】
また、Ｎ＋型バッファ層１５は、シリコン基板１１の、第１の主面と反対側の面（以下、第２の主面とする）からＮ型の不純物を注入し、これを拡散させて形成する。なお、Ｎ＋型バッファ層１５の厚さは、この実施の形態においては１０μｍ前後である。さらに、シリコン基板１１の、これらの不純物拡散層および領域を形成しない残余の部分は、Ｎ−型ベース層１２となる。
【００１９】
また、シリコン基板１１の第１の主面上には、ゲート電極膜１７、層間絶縁膜１８、ゲート絶縁膜１９およびエミッタ電極膜２０を形成している。層間絶縁膜１８は、Ｎ−型ベース層１２、Ｐウェル層１３およびＮ＋型拡散領域１４に跨るように形成されている。さらに、層間絶縁膜１８の上には、ゲート電極膜１７を形成している。また、ゲート絶縁膜１９は、ゲート電極膜１７および層間絶縁膜１８を覆うように形成されている。さらに、エミッタ電極膜２０は、ゲート絶縁膜１９を含む第１の主面全体を覆うように形成されている。
【００２０】
また、シリコン基板１１の第２の主面には、コレクタ電極膜２１、凹面部２２ａ，２２ｂおよび結晶欠陥２４を形成している。なお、凹面部２２ａ，２２ｂは、Ｎ＋型バッファ層１５を貫通して、Ｎ−型ベース層１２が凹面部２２ａ，２２ｂ内に露出する深さ、すなわち１０μｍ以上の深さに形成されている。また、粗面２３は、凹面部２２ａ，２２ｂの内面を含むシリコン基板１１の第２の主面全体に形成される。さらに、結晶欠陥２４は、凹面部２２ａ，２２ｂの内面を含むシリコン基板１１の第２の主面下に形成される。なお、凹面部２２ａ，２２ｂと結晶欠陥２４は、後述するように、同じ工程によって形成される。くわえて、コレクタ電極膜２１は、凹面部２２ａ，２２ｂの内面を含むシリコン基板１１の第２の主面全体を覆うように形成されている。また、コレクタ電極膜２１と、Ｎ＋型バッファ層１５およびＮ−型ベース層１２とは、ショットキー接続されている。
【００２１】
さらに、半導体装置１０の動作について説明する。ゲート電極膜１７とエミッタ電極膜２０との間に所定閾値以上の電圧を印加すると、Ｐウェル層１３の、層間絶縁膜１８との境界付近の部分にＮ型の反転層が形成されてチャネルとなる。そして、コレクタ電極膜２１からエミッタ電極膜２０へこのチャネルを通って電流が流れる。このとき、正孔がコレクタ電極膜２１からＮ＋型バッファ層１５およびＮ−型ベース層１２へ注入される。しかしながら、コレクタ電極膜２１とＮ＋型バッファ層１５およびＮ−型ベース層１２とはショットキー接続されているので、図７に示した半導体装置１１０と比較した場合、注入される正孔の量は、非常に少なくなる。
【００２２】
また、半導体装置１０は、凹面部２２ａ，２２ｂを形成し、コレクタ電極膜２１とＮ＋型バッファ層１５およびＮ−型ベース層１２とを接続したので、ＩＧＢＴの構成とＭＯＳＦＥＴの構成との双方を併せ持っている。したがって、ＭＯＳＦＥＴの構成とした部分において正孔の注入を抑さえることができる。さらに、シリコン基板１１の第２の主面下に形成された結晶欠陥２４において注入された正孔を捕捉することが可能である。したがって、本発明の第１の実施の形態に係る半導体装置１０は、従来技術に係る半導体装置よりも、オフ時のスイッチング特性を改善することが容易にできる。
【００２３】
次に、本発明の第１の実施の形態に係る半導体装置の製造方法を図面に基づいて詳細に説明する。図３〜図５は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図（ａ）〜（ｃ）である。図３〜図５中、３１は上定盤、３２は下定盤である。その他の符号は、図１において用いた符号と同じものを示すものである。なお、図３〜図５は、ウェハプロセスの一部の工程を示すものであり、シリコン基板１１として示したものは、シリコンウェハの断面の一部を表したものである。
【００２４】
まず、図３に示すように、シリコン基板１１の第２の主面側を研削する前に、第１の主面上に、ゲート電極膜１７、層間絶縁膜１８、ゲート絶縁膜１９、エミッタ電極膜２０、ゲート電極膜１７、層間絶縁膜１８、ゲート絶縁膜１９およびエミッタ電極膜２０を形成しておく。なお、これらの製造工程は、特定の方法に限定されるものではなく、周知の製造方法のいずれを採用しても良い。
【００２５】
次に、図４に示すように、上定盤３１によってシリコン基板１１の第１の主面側を矢印Ａに示すように押圧しながら、下定盤３２によってシリコン基板１１の第２の主面側を研削する。このとき、上定盤３１の押圧力は、従来技術に係る製造方法を用いる場合よりも強く、かつ、シリコン基板１１にクラック等が生じて破損しない範囲とする。そうすると、シリコン基板１１は、エミッタ電極膜２０などを介して強く押圧されるので、シリコン基板１１の第２の主面と下定盤３２との間に生じる摩擦力が従来技術に係る製造方法を用いる場合よりも不均一になる。すなわち、シリコン基板１１の第２の主面の、上定盤３１とエミッタ電極膜２０とが接している部分の下方の部位には、その周辺部よりも大きな摩擦力が生じるので、周辺部よりも研削厚が大きくなる。
【００２６】
したがって、シリコン基板１１を所定の厚さになるまで研削すると、図５に示すように、上定盤３１とエミッタ電極膜２０とが接している部分の下方に凹面部２２ａ，２２ｂが形成される。すなわち、シリコン基板１１の第１の主面側に形成したパターンの最も厚い部分の下方に凹面部２２ａ，２２ｂが形成される。同時に、シリコン基板１１の第２の主面には、凹面部２２の内面も含めて、研削によるダメージによって結晶欠陥２４が形成される。なお、上定盤３１によってシリコン基板１１の第１の主面側を押圧する際の押圧力は、通常の研削工程における押圧力よりも強くすることが好ましい。この程度の押圧力を加えると、凹面部２２ａ，２２ｂがＮ＋型バッファ層１５を貫通し、Ｎ−型ベース層１２を凹面部２２ａ，２２ｂ内に露出させることが容易にできる。
【００２７】
以上の工程によれば、シリコン基板１１の第２の主面側に、凹面部２２ａ，２２ｂを形成することと、結晶欠陥２４を形成することを同時に行うことができる。なお、図３〜図５に示した工程を行う前に、エミッタ電極膜２０上にポリイミド膜等の保護膜を形成しても良い。また、凹面部２２ａ，２２ｂは、研削工程ではなく、研磨工程で形成しても良い。研磨工程の場合、形成される結晶欠陥の量がやや少なくなるが、結晶欠陥の導入が可能である。
【００２８】
以上のように、本発明の第１の実施の形態に係る半導体装置の製造方法においては、図９および図１０に示した半導体装置の構成と同様の作用効果を有するものを簡便な方法によって実現することができる。また、図９に示した従来技術に係る製造方法においては、穴部３２７をエッチングによって形成しているが、エッチングを用いた場合には、穴部３２７の内面を粗面化することはきわめて困難である。しかし、本発明の第１の実施の形態に係る半導体装置の製造方法によれば、穴部３２７に相当する凹面部２２ａ，２２ｂの内面を粗面化することが容易にできる。しかも、凹面部２２ａ，２２ｂの内面を粗面化するために、特別の工程を設ける必要がない。
【００２９】
さらに、本発明の第２の実施の形態に係る半導体装置を図面に基づいて詳細に説明する。図２は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。図２中、２５はＰ＋型コレクタ層である。その他の符号は、図１において用いた符号と同じものを示すものである。
【００３０】
本発明の第２の実施の形態に係る半導体装置１０は、本発明の第１の実施の形態に係るものとほぼ同一の構成であるが、Ｐ＋型コレクタ層２５を形成し、Ｐ＋型コレクタ層２５と、Ｐ＋型コレクタ層２５およびＮ＋型バッファ層１５とをオーミック接続している。したがって、本発明の第１の実施の形態に係るものよりも、Ｎ＋型バッファ層１５およびＮ−型ベース層１２へ注入される正孔の量は多くなるが、従来技術に係る半導体装置よりもオフ時のスイッチング特性を改善することが容易にできる。
【００３１】
なお、凹面部２２ａ，２２ｂの大きさや形成部位は、シリコン基板１１の第１の主面上に形成するパターンによって自在に変えることが可能である。図６は、本発明の第１の実施の形態に係る半導体装置の変形例を示す断面図である。１６はポリイミド膜、２９は除去部である。その他の符号は、図１において用いた符号と同じものを示すものである。
【００３２】
図６に示すように、この例においては、ポリイミド膜１６を形成してから、図３〜図５に示した工程を施している。また、除去部２９に示すように、ポリイミド膜１６を部分的に除去して、ポリイミド膜１６の厚さに差異を設けている。したがって、凹面部２２は、シリコン基板１１の第１の主面側に形成したパターンの厚い部分であるポリイミド膜１６の厚い部分の下方に形成されている。すなわち、凹面部２２は、研削工程において、上定盤３１によって強く押圧することによって形成されるので、除去部２９を形成した部分のように、シリコン基板１１の第１の主面側に形成したパターンの最も厚い部分よりも薄い部分を形成すると、所定の部位に凹面部２２が形成されないようにすることが容易にできる。
【００３３】
なお、以上説明した２つの実施の形態に係る半導体装置においては、ＩＧＢＴの構成を主とし、ＭＯＳＦＥＴの構成を付加的に設けるものとしたが、本発明は、ＭＯＳＦＥＴの構成を主とし、ＩＧＢＴの構成を付加的に設ける場合においても好ましく適用できる。この場合、第１の主面側に形成したパターンの一部分のみが他のパターンよりも薄くなるようにすることにより、ＭＯＳＦＥＴの構成を主とする半導体装置を製造することが容易にできる。また、凹面部の形成は、エミッタ電極膜およびポリイミド膜を利用するほかに、シリコン酸化膜など他の膜を用いても良い。要するに、第１の主面に形成したパターンの最も厚いパターンの最も厚い部分に凹面部が形成されるので、第２の主面の凹面部に対応する部位のパターンが最も厚くなるようにすれば良い。
【００３４】
【発明の効果】
以上のように、本発明は、半導体基板の第１の主面上にパターンを形成した後に、半導体基板の第２の主面側を研削するので、第２の主面に凹面部を形成することが容易にできるとともに、凹面部を含む第２の主面側に結晶欠陥を形成することができる。したがって、ＩＧＢＴの構成を有する半導体装置の、ターンオフ時のスイッチング特性の改善を簡便な構造および方法によって実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置を示す断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図（ａ）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図（ｂ）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を示す断面図（ｃ）である。
【図６】本発明の第１の実施の形態に係る半導体装置の変形例を示す断面図である。
【図７】従来技術に係るＩＧＢＴの構成を有する半導体装置を示す断面図である。
【図８】ＩＧＢＴの構成を有する半導体装置のスイッチング特性を改善した第１の従来例を示す断面図である。
【図９】ＩＧＢＴの構成を有する半導体装置のスイッチング特性を改善した第２の従来例を示す断面図である。
【図１０】ＩＧＢＴの構成を有する半導体装置のスイッチング特性を改善した第３の従来例を示す断面図である。
【符号の簡単な説明】
１０    半導体装置
１１    シリコン基板
１２    Ｎ−型ベース層
１３    Ｐウェル領域
１４    Ｎ＋型エミッタ領域
１５    Ｎ＋型バッファ層
１６    ポリイミド膜
１７    ゲート電極膜
１８    層間絶縁膜
１９    ゲート絶縁膜
２０    エミッタ電極膜
２１    コレクタ電極膜
２２    凹面部
２２ａ  凹面部
２２ｂ  凹面部
２３    粗面
２４    結晶欠陥
２９    除去部
３１    上定盤
３２    下定盤
１１０  半導体装置
１１１  シリコン基板
１１２  Ｎ−型ベース層
１１３  Ｐウェル領域
１１４  Ｎ＋型エミッタ領域
１１５  Ｎ＋型バッファ層
１１７  ゲート電極膜
１１８  層間絶縁膜
１１９  ゲート絶縁膜
１２０  エミッタ電極膜
１２１  コレクタ電極膜
１２５  Ｐ＋型コレクタ層
２１０  半導体装置
２１１  シリコン基板
２１２  Ｎ−型ベース層
２１３  Ｐウェル領域
２１４  Ｎ＋型エミッタ領域
２１５  Ｎ＋型バッファ層
２１７  ゲート電極膜
２１８  層間絶縁膜
２１９  ゲート絶縁膜
２２０  エミッタ電極膜
２２１  コレクタ電極膜
２２５  Ｐ＋型コレクタ層
２２６  Ｎ＋型ドレイン領域
３１０  半導体装置
３１１  シリコン基板
３１２  Ｎ−型ベース層
３１３  Ｐウェル領域
３１４  Ｎ＋型エミッタ領域
３１５  Ｎ＋型バッファ層
３１７  ゲート電極膜
３１８  層間絶縁膜
３１９  ゲート絶縁膜
３２０  エミッタ電極膜
３２１  コレクタ電極膜
３２５  Ｐ＋型コレクタ層
３２７  穴部
４１０  半導体装置
４１１  シリコン基板
４１２  Ｎ−型ベース層
４１３  Ｐウェル領域
４１４  Ｎ＋型エミッタ領域
４１５  Ｎ＋型バッファ層
４１７  ゲート電極膜
４１８  層間絶縁膜
４１９  ゲート絶縁膜
４２０  エミッタ電極膜
４２１  コレクタ電極膜
４２４  結晶欠陥
４２５  Ｐ＋型コレクタ層
【図１】
0003907174.tif 000002
【図２】
0003907174.tif 000003
【図３】
0003907174.tif 000004
【図４】
0003907174.tif 000005
【図５】
0003907174.tif 000006
【図６】
0003907174.tif 000007
【図７】
0003907174.tif 000008
【図８】
0003907174.tif 000009
【図９】
0003907174.tif 000010
【図１０】
0003907174.tif 000011