(57)【特許請求の範囲】
【請求項１】
入力チャネル（ＩＣ）と出力チャネル（ＯＣ）の間に結合され、ＭがＮより小さい整数であり、Ｎ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）のうちのＭ個の出力ビットセットを前記入力チャネル（ＩＣ）で受信したＭ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）で置換するために使用されるインターフェース装置（ＩＮＴ）であって、
ａ．前記Ｎ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）を一時的に格納するために設けられた出力レジスタ手段（ＯＲ）と、
ｂ．前記入力チャネル（ＩＣ）と出力レジスタ手段（ＯＲ）の間に結合され、前記Ｎ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）から前記Ｍ個の出力ビットセットを選択し、かつ前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）を前記出力レジスタ手段（ＯＲ）に送り、それによって前記Ｍ個の出力セットを置換するために設けられた選択手段（ＳＥＬ）とを備え、
前記選択手段（ＳＥＬ）が、
ｃ．それぞれ前記Ｎ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）のうちの一つの出力ビットセットに関係し、一つの制御入力と、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）のうちの最大でＭ個の入力ビットセットを受け取るように構成された最大でＭ個の入力端子と、前記関係する出力ビットセットを置換する必要がある場合に、前記制御入力に印加される制御信号の制御下で前記最大でＭ個の入力ビットセットの一つを送出するように構成された一つの出力端子とを有する、Ｎ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）を含む多重化ユニット（ＭＵＸ）と、
ｄ．前記各マルチプレクサごとに前記制御信号を生成し、前記制御ユニット（ＣＴＲＬ）の出力端子を介して、前記各マルチプレクサの前記制御入力に前記制御信号を印加するために設けられた制御ユニット（ＣＴＲＬ）とをさらに備えることを特徴とするインターフェース装置（ＩＮＴ）。
【請求項２】
前記Ｎ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）のうちのインデックスｉをもつマルチプレクサが、
前記インデックスｉの値が１からＭの範囲であり、前記ｉ個の入力端子が、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）のうちのインデックス１からｉの入力ビットセットを、それぞれ受信するように構成されている場合には、ｉ個の入力端子、
前記インデックスｉの値がＭ＋１からＮ−Ｍの範囲であり、前記Ｍ個の入力端子が、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）をそれぞれ受け取るように構成されている場合には、Ｍ個の入力端子、また
前記インデックスｉの値がＮ−Ｍ＋１からＮの範囲であり、前記Ｎ−ｉ＋１個の入力端子が、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）のうちのインデックスＭ−Ｎ＋１からＭの入力ビットセットをそれぞれ受け取るように構成されている場合には、Ｎ−ｉ＋１個の入力端子を備えることを特徴とする請求項１に記載のインターフェース装置（ＩＮＴ）。
【請求項３】
前記制御ユニット（ＣＴＲＬ）が、それぞれ前記Ｎ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）の一つ、および前記一つのマルチプレクサの前記最大でＭ個の入力端子のうちの一つの入力端子とに関連付けられ、前記一つのマルチプレクサの前記出力端子が、前記の一つの入力端子が受け取った入力ビットセットを送出すべきか否かを示す制御信号を生成するように構成されている同一の論理セル（Ｃ1,1；．．．；ＣN,M）のマトリックスを備えることを特徴とする請求項１に記載のインターフェース装置（ＩＮＴ）。
【請求項４】
前記各論理セルが、三つの入力端子（ＣＢ、ＤＳＩ、ＥＮＩＪ）と二つの出力端子（ＣＳ、ＤＩＳＩ＋１）を備え、
第一の入力端子（ＣＢ）は、前記一つのマルチプレクサに関係する出力ビットセットを、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）の一つで置換する必要があるかどうかを示す信号を受け取るように構成され、
第二の入力端子（ＤＩＳＩ）は、前記一つのマルチプレクサとは別のマルチプレクサの出力端子が、前記一つの入力端子が受け取る入力ビットセットを送出する必要があることを示す信号を受け取るように構成され、
第三の入力端子（ＥＮＩＪ）は、前記一つのマルチプレクサの前記出力端子が、前記一つの入力端子とは別の入力端子が受け取った入力ビットセットを送出する必要がないことを示す信号を受け取るように構成され、
第一の出力端子（ＣＳ）は、前記制御信号を送出するように構成され、
第二の出力端子（ＤＩＳＩ＋１）は、前記一つのマルチプレクサ、または前記別のマルチプレクサの前記出力端子が、前記一つの入力端子が受け取った入力ビットセットを送出することを示す信号を送出するように構成されていることを特徴とする請求項３に記載のインターフェース装置（ＩＮＴ）。
【請求項５】
ＭがＮより小さい整数であり、Ｎ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）のうちのＭ個の出力ビットセットを、Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）で置換する、インターフェース装置（ＩＮＴ）の制御ユニット（ＣＴＲＬ）で使用される論理セル（Ｃi,j）であって、前記論理セル（Ｃi,j）が、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）のうちの最大でＭ個の入力ビットセットを受け取るように構成された最大でＭ個の入力端子を有する、前記インターフェース装置（ＩＮＴ）の関連するマルチプレクサ用の制御信号を生成するように構成され、前記論理セル（Ｃi,j）が、前記最大でＭ個の入力端子のうちの一つの入力端子と、前記関連するマルチプレクサの出力端子が、前記一つの入力端子が受け取った入力ビットセットを送出する必要があるか否かを示す前記制御信号とに関連付けられ、前記論理セル（Ｃi,j）が、三つの入力端子（ＣＢ、ＤＳＩ、ＥＮＩＪ）と二つの出力端子（ＣＳ、ＤＩＳＩ＋１）を備え、
第一の入力端子（ＣＢ）は、前記関連するマルチプレクサに関係する出力ビットセットを、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）の一つで置換する必要があるかどうかを示す信号を受け取るように構成され、
第二の入力端子（ＤＩＳＩ）は、前記関連するマルチプレクサとは別のマルチプレクサの出力端子が、前記一つの入力端子が受け取った入力ビットセットを送出する必要があることを示す信号を受け取るように構成され、
第三の入力端子（ＥＮＩＪ）は、前記関連するマルチプレクサの前記出力端子が、前記入力端子とは別の入力端子が受け取った入力ビットセットを送出する必要がないことを示す信号を受け取るように構成され、
第一の出力端子（ＣＳ）は、前記制御信号を送出するように構成され、
第二の出力端子（ＤＩＳＩ＋１）は、前記関連するマルチプレクサ、または前記別のマルチプレクサの前記出力端子が、前記一つの入力端子が受け取った入力ビットセットを送出するよう指示する信号を送出するように構成されている論理セル（Ｃi,j）。
【請求項６】
ＭはＮより小さい整数であり、Ｎ個の出力ビットセット（ＯＳ１，ＯＳ２，．．．，ＯＳＮ）のうちのＭ個の出力ビットセットを、Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）で置換する、インターフェース装置（ＩＮＴ）のＮ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）の各マルチプレクサごとに制御信号を生成するために使用される制御ユニット（ＣＴＲＬ）であって、前記各マルチプレクサが、前記Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）のうち最大でＭ個の入力ビットセットを受け取るように構成された最大でＭ個の入力端子を有し、前記制御ユニット（ＣＴＲＬ）が、論理セル（Ｃ1,1；．．．；ＣN,M）のマトリックスを含み、各論理セル（Ｃi,j）が、前記Ｎ個のマルチプレクサ（ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮ）の一つのマルチプレクサ、および前記一つのマルチプレクサの前記最大でＭ個の入力端子の一つの入力端子とに関連付けられ、前記の一つのマルチプレクサの一つの出力端子が、前記一つの入力端子が受け取った入力ビットセットを送出する必要があるか否かを示す制御信号を生成させるように構成され、各論理セル（Ｃi,j）が、三つの入力端子（ＣＢ、ＤＩＳＩ、ＥＮＩＪ）と二つの出力端子（ＣＳ、ＤＩＳＩ＋１）を備え、
第一の入力端子（ＣＢ）は、前記一つのマルチプレクサに関連する出力ビットセットを、Ｍ個の入力ビットセット（ＩＳ１，ＩＳ２，．．．，ＩＳＭ）の一つで置換する必要があるかどうかを示す信号を受け取るように構成され、
第二の入力端子（ＤＩＳＩ）は、前記マルチプレクサとは別のマルチプレクサの出力端子が、前記一つの入力端子が受け取った前記入力ビットセットを送出する必要があることを示す信号を受け取るように構成され、
第三の入力端子（ＥＮＩＪ）は、前記一つのマルチプレクサの出力端子が、前記の入力端子とは別の入力端子が受け取った入力ビットセットを送出する必要がないことを示す信号を受け取るように構成され、
第一の出力端子（ＣＳ）は、前記制御信号を送出するように構成され、
第二の出力端子（ＤＩＳＩ＋１）は、前記一つのマルチプレクサ、または前記別のマルチプレクサの前記出力端子が、前記一つの入力端子が受け取った入力ビットセットを送出することを示す信号を送出するように構成されている制御ユニット（ＣＴＲＬ）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は請求項１の非特徴部分で定義されるインターフェース装置、請求項５の非特徴部分で定義される論理セル、および請求項６の非特徴部分で定義される制御ユニットに関する。
【０００２】
【従来の技術】
このようなインターフェース装置は、当技術分野では、たとえば「Ｄａｔａ  ｉｎｔｅｒｆａｃｅ  ｍｅｃｈａｎｉｓｍ  ｆｏｒ  ｉｎｔｅｒｆａｃｉｎｇ  ｂｉｔ−ｐａｒａｌｌｅｌ  ｄａｔａ  ｂｕｓｅｓ  ｏｆ  ｄｉｆｆｅｒｅｎｔｂｉｔ  ｗｉｄｔｈ」という名称の米国特許第４３０９７５４号から既に知られている。
【０００３】
該特許（第１欄、３９−４５行目参照）には、データレジスタという名称のレジスタ手段、およびセレクタ回路という名称の選択手段を含むインターフェースメカニズムが記載されている。セレクタ回路は、第一データバスと第二データバスを相互接続し、第一バスの方が第二バスよりも狭い。狭いバスから広いバスに向かう方向では、セレクタ回路は、出力ビットセットの一部を入力ビットセットで置換する。
【０００４】
このようなインターフェース装置は、複数のデータハンドリングユニットがインターフェース装置の入力側に接続され、異なる別のデータハンドリングユニットが、装置の出力側を同時に離れるデータの一部だけを配送する場合に、特に有用である。たとえば、出力データビットセットが経路指定情報を含むＡＴＭ（非同期転送モード）セルヘッダであり、その一部だけが、たとえばＲＡＭ（ランダムアクセスメモリ）によって決定される場合がそうである。
【０００５】
【発明が解決しようとする課題】
米国特許出願第４３０９７５４に記載されているセレクタ回路は、該米国特許の図１に示されており、マイクロプロセッサ、制御プログラム記憶手段、ＤＭＡコントローラ、割込みコントローラ、デュアルポート記憶メモリ手段、およびその他の手段からなる。したがって、セレクタ回路はハードウェアが非常に複雑である。
【０００６】
本発明の目的は、選択手段のハードウェアの複雑さを大幅に低減した、前記の従来タイプのインターフェース装置を実現することである。
【０００７】
【課題を解決するための手段】
本発明によれば、前記の目的は、請求項１に記載のインターフェース装置、請求項５に記載の論理セル、および請求項６に記載の制御ユニットによって実現される。
【０００８】
実際、マルチプレクサのバンクと制御ユニットだけでセレクタ手段を実現すると、ハードウェアの複雑さは大幅に低減する。マルチプレクサを実装するために必要なチップ表面は、その入力数および出力数に応じて指数関数的に増加するため、各々が最大でＭ個の入力と一つの出力を有する、マルチプレクサのバンクを有するセレクタは、Ｍ個の入力とＮ個の出力を有するただ一つのマルチプレクサからなるセレクタよりも、ハードウェアの複雑さが少ない。後でわかるであろうが、マルチプレクサバンク用の制御信号を発生する制御ユニットは、低いハードウェア要件で実現することができる。
【０００９】
特許請求の範囲で使用する「備える（comprise）」という用語は、その後にリストされる手段に限定するものとして解釈すべきではないことに留意されたい。したがって、「手段ＡおよびＢを備える装置」という表現の範囲は、構成要素ＡおよびＢだけからなる装置に限定されるべきではない。これは、本発明に関しては、装置のうちで重要な構成要素がＡとＢだけであることを意味する。
【００１０】
同様に、特許請求の範囲で使用される「結合された（coupled）」という用語も、直接接続だけに限定するものとして解釈すべきではないことに留意されたい。すなわち、「装置Ｂに結合された装置Ａ」という表現の範囲は、装置Ａの出力が装置Ｂの入力に直接接続されている装置またはシステムに限定されるべきではない。これは、Ａの出力とＢの入力の間にパスが存在し、このパスは他の装置または手段を含むパスでもよいことを意味する。
【００１１】
本発明の他の特徴は請求項２で定義される。
【００１２】
このようにして、入力ビットセットの順序を出力ビットセットのシーケンスでも守ることができる。これは、米国特許第４３０９７５４号の第１欄４４行目に示されるように、有用である可能性がある。入力ビットセットを、請求項１に記載のマルチプレクサに印加することにより、出力ビットセットは入力ビットセットで置換され、したがってインターフェース装置を通過する際に、後続の入力ビットセットの順序は変わらず、場合によっては入力ビットセットで置換されなかったいくつかの出力ビットセットでインターリーブされた、後続の出力ビットセットとなる。
【００１３】
さらに、本発明の有利な特徴は請求項３で定義されている。
【００１４】
実際、処理装置を同一の論理セルのマトリックスとして構成することにより、制御ユニットは簡単な論理セル構造の繰り返しとして実現されるため、ハードウェアの複雑さはさらに低減される。
【００１５】
制御ユニットが論理セルのマトリックスで構築され、本発明に基づくインターフェース装置の具体的な実施の形態が請求項４に定義されている。
【００１６】
本発明の前記その他の目的および特徴は、以下の実施の形態の説明を添付の図と併せて参照することによりより明らかになり、本発明自体も最もよく理解できるようになるであろう。
【００１７】
【発明の実施の形態】
図１のインターフェース装置ＩＮＴは、ＡＴＭ（非同期転送モード）セルヘッダ拡張と呼ばれる処理ステップを実行する。一部のアプリケーションでは、３２ビット長のＡＴＭセルヘッダ（冗長な誤り訂正情報を含まないＡＴＭヘッダ）はより短いビット列に減らされる。たとえば、ＲＡＭ（ランダムアクセスメモリ）のアドレス指定する場合、短いアドレスはＲＡＭのメモリセルへの迅速なアクセスが可能なため、短いアドレスを使用することを推奨する。ＡＴＭセルヘッダを１６ビット長のアドレスに削減するインターフェース装置は、同出願日に同出願人によって出願された、「Ｉｎｔｅｒｆａｃｉｎｇ  Ｄｅｖｉｃｅ  ｔｏ  Ｅｘｔｒａｃｔ  Ｍ  Ｓｅｔｓ  ｏｆ  Ｂｉｔｓ  ｏｕｔ  ｏｆ  Ｎ  Ｓｅｔｓ  ｏｆ  Ｂｉｔｓ，  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ  ａｎｄ  Ｌｏｇｉｃａｌ  Ｃｅｌｌ」という名称の欧州特許出願に記載されている。１６ビット長シーケンスは、前述のＲＡＭのアドレスとして機能し、入力の１６ビットの入力アドレスから１６ビット長の出力アドレスを生成する。この出力アドレスは、前述の同時係属の特許出願に記載の装置によって抽出された、元のＡＴＭセルヘッダの１６ビットを置換しなければならない。この置換を行う、本発明に基づくインターフェース装置の実施の形態を図１に示す。以下では、専らインターフェース装置ＩＮＴの動作の詳細について記述する。インターフェース装置ＩＮＴは、その入力に印加されたＲＡＭの出力における１６ビット長のシーケンスを、３２ビット長のＡＴＭセルヘッダに拡張する。そのビットの順序は１６ビット長のシーケンスのビットの順序と変わっていない。
【００１８】
インターフェース装置ＩＮＴは入力チャネルＩＣと出力チャネルＯＣの間に結合されている。このＩＣおよびＯＣチャネルは、並列バスあるいは直列バスとすることができる。インターフェース装置ＩＮＴはレジスタＲ、入力レジスタＩＲ，セレクタＳＥＬおよび出力レジスタＯＲを備える。レジスタＲにはＮ個のメモリセル、Ｓ１，Ｓ２，．．．，ＳＮがあり、それぞれ４ビットの記憶容量を有し、Ｎ個の出力端子に関連付けられている。Ｎ個の出力端子がレジスタＲの並列出力ポートを構成する。入力レジスタＩＲでは、Ｍ個のメモリセル、ＩＳ１，ＩＳ２，．．．，ＩＳＭは、それぞれ４ビットの記憶容量を持ち、Ｍ個の出力端子にそれぞれ関連付けられている。Ｍ個の出力端子は入力レジスタＩＲの並列出力ポートを構成する。一方、セレクタＳＥＬは、制御レジスタＣＲと、やはりセレクタＳＥＬに含まれる、マルチプレクサバンクＭＵＸ用の制御ユニットＣＴＲＬを構成する論理セルのマトリックスＣ1,1，Ｃ2,1，Ｃ2,2，Ｃ3,1．，，，．ＣN,Mを備える。マルチプレクサバンクＭＵＸは、Ｎ個のマルチプレクサ、ＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮを含みそれぞれ一つの出力端子を有する。マルチプレクサバンクは、並列Ｍワイド入力ポート、並列Ｎワイド入力ポート、および並列Ｎワイド出力ポートをさらに備える。インターフェース装置ＩＮＴの最後の構成要素、出力レジスタＯＲは、Ｎ個のメモリセルＯＳ１，ＯＳ２，．．．，ＯＳＮを持ち、これらは入力レジスタＩＲのメモリセルと同様に４ビットの記憶容量を有する。出力レジスタＯＲの各メモリセルは、出力レジスタＯＲの入力端子に関連付けられ、これらの入力端子が出力レジスタＯＲの並列入力ポートを構成する。
【００１９】
インターフェース装置ＩＮＴの内部では、入力チャネルＩＣは入力レジスタＩＲの入力端子に接続され、出力チャネルＯＣは出力レジスタＯＲの出力端子に接続される。チャネルＣはレジスタＲの入力端子に結合される。このチャネルＣは外部チャネル、すなわちインターフェース装置ＩＮＴに入る直列または並列バスである。レジスタＲの並列出力ポートは、マルチプレクサバンクＭＵＸの並列Ｎワイド入力ポートに結合され、入力レジスタＩＲの並列出力ポートは、マルチプレクサバンクＭＵＸの並列Ｍワイド入力ポートに結合され、このマルチプレクサバンクＭＵＸの並列出力ポートは、出力レジスタＯＲの並列入力ポートに結合される。マトリックスの同じ列の論理セルの出力が、制御ユニットＣＴＲＬの一つの出力端子を構成し、制御ユニットＣＴＲＬの各出力端子は、マルチプレクサバンクＭＵＸの対応するマルチプレクサの、対応する制御入力にリンクされている。制御ユニットＣＴＲＬでは、制御チャネルＣＣは制御レジスタＣＲの入力に結合される。これはＮ個の記憶位置Ｃ１，Ｃ２，．．．，ＣＮを含み、そのそれぞれが１ビットの記憶容量を有し、制御レジスタＣＲの出力端子に関連付けられている。制御チャネルＣＣは外部チャネル、すなわちインターフェース装置ＩＮＴに入る直列あるいは並列バスである。マトリックスの各論理セルは、三つの入力と二つの出力を備える。マトリックスの列ｉおよび行ｊにある論理セルのＣi,jの第一の入力は、記憶位置Ｃiに関連する制御レジスタＣＲの出力端子に接続される。論理セルＣi,jの第二の入力端子は、同じ行の前の論理セルＣi-1,jの第２の出力端子に相互接続されているが、各行の第一の論理セルは、その第二の入力端子が常にローに保たれる。論理セルＣi,jへの第三の入力端子は、一つ前の行かつ一つ前の列の論理セルＣi-1,j-1の第二の出力端子に相互接続されるが、各列の第一の論理セルＣi,1は、その第三の入力端子が常にハイに保たれる。一列のすべての論理セルの第一の出力端子は、相互接続され、前述のように制御ユニットＣＴＲＬの単一の出力端子を構成する。マトリックスの論理セルの第二の出力端子は、この段落で前述したように、後続の列および行の論理セルの第二および第三の入力端子に結合される。
【００２０】
マルチプレクサバンクＭＵＸでは、並列Ｎワイド入力ポートの端子１は、マルチプレクサＭＵＸ１の入力に接続され、並列Ｎワイド入力ポートの端子２は、マルチプレクサＭＵＸ２に接続され、以下同様である。これらの端子の他に、各マルチプレクサＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮは、マルチプレクサバンクＭＵＸの並列Ｍワイド入力ポートの端子と相互接続された最大でＭ個の端子を備える。この並列Ｍワイド入力ポートの端子１は、マルチプレクサＭＵＸ１からＭＵＸＮ−Ｍ＋１の入力端子に接続され、この並列Ｍワイド入力ポートの端子２はマルチプレクサＭＵＸ２からＭＵＸＮ−Ｍ＋２の入力端子に接続され、以下同様である。これは、各マルチプレクサＭＵＸｉがＭＵＸの並列Ｍワイド入力ポートに接続された以下の数の入力を有する、マルチプレクサバンクＭＵＸが必要であることを意味する：
ｉ＝１からＭの場合：ｉ個の入力端子、
ｉ＝Ｍ＋１からＮ−Ｍの場合：Ｍ個の入力端子、
ｉ＝Ｎ−Ｍ＋１からＮの場合：Ｎ−ｉ＋１個の入力端子。
【００２１】
本明細書において、ｉはマルチプレクサバンクＭＵＸのマルチプレクサＭＵＸｉの整数のインデックス番号である。
【００２２】
さらに図１では、Ｎは８かつＭは４であり、したがってインターフェース装置ＩＮＴは８×４ビットのシーケンス中の４×４ビットを置換することができ、言い換えれば、ＡＴＭセルヘッダ長を３２ビットから１６ビットに拡張することが可能である。インターフェース装置ＩＮＴの動作を説明する以下の段落では、入力アドレスの連続する４ビットからなるセットの長さは１６ビットから３２ビットである。インターフェース装置ＩＮＴの動作を説明する以下の段落では、ＡＴＭセルヘッダの連続する４ビットからなるセットは、「ニブル(nibble)」と呼ばれる。したがって、インターフェース装置ＩＮＴは、ＡＴＭセルヘッダの８ニブルのうち４ニブルを置換する。
【００２３】
チャネルＣを介して、８ニブルを含むＡＴＭセルヘッダが、レジスタＲに印加され八つのメモリセルＳ１，Ｓ２，．．．，ＳＮに格納される。このＡＴＭセルヘッダの八つのニブルのうち四つは、入力チャネルＩＣを介してインターフェース装置ＩＮＴに印加されるニブルによって置換されなくてはならない。これらのニブルは一時的にメモリセルＩＳ１，ＩＳ２，．．．，ＩＳＭにやはり到着した順序で格納される。入力ニブルはレジスタＲに到着した順序で、メモリセルＳ１，Ｓ２，．．．，ＳＮを満たす。ＡＴＭセルヘッダがＲに到着すると同時に、８制御ビットのシーケンスが制御チャネルＣＣを介して制御レジスタＣＲに入り、この８制御ビットは記憶位置Ｃ１，Ｃ２，．．．，ＣＮにそれぞれ格納される。８制御ビットは、入力チャネルＩＣの入力ニブルＩＳ１、ＩＳ２，．．．，ＩＳＭによって、８ＡＴＭセルヘッダニブルのうちのどのニブルを置き換えるべきかを示す。たとえば、制御ビットＣ２がハイの場合、ＡＴＭセルヘッダの第二のニブル、すなわちＲの位置Ｓ２に格納されているニブルが置換される。これが８入力制御ビットＣ１，Ｃ２，．．．，ＣＮのうちの４制御ビットの値がハイであり、残りの四つの値がローであることを意味することは明らかである。出力チャネルＯＣに送られるべきニブル、すなわちＲに格納されているＡＴＭセルヘッダニブルまたはＩＲに格納されている置換ニブルのどちらかが、マルチプレクサＭＵＸ１，ＭＵＸ２，．．．，ＭＵＸＮのうちの一つを介して出力レジスタＯＲに移動し、八つのメモリセルＯＳ１，ＯＳ２，．．．，ＯＳＮの一つに一時的に格納され、その後出力チャネルＯＣに印加される。出力ニブルは、格納されたメモリセルＯＳ１，ＯＳ２，．．．，ＯＳＮの順序で出力チャネルＯＣに印加される。インターフェース装置ＩＮＴは、ニブルを到着した順序で出力するので、入力レジスタＩＲの下位メモリセルに格納されたニブルは、出力レジスタＯＲの下位メモリセルに格納されなくてはならない。これは、後で説明する制御ユニットＣＴＲＬのマトリックスの論理セルによって生成される制御信号による制御下でマルチプレクサバンクＭＵＸによって実現される。
【００２４】
入力レジスタＩＲとマルチプレクサバンクＭＵＸの間の並列バスを介して、ニブルＩＳ１はＭＵＸ１の入力端子に印加され、ニブルＩＳ１およびＩＳ２はＭＵＸ２の入力端子に印加され、ニブルＩＳ１からＩＳ３はＭＵＸ３の入力端子に印加され、ニブルＩＳ１からＩＳ４はＭＵＸ４およびＭＵＸ５の入力端子に印加され、ニブルＩＳ２からＩＳ４はＭＵＸ６の入力端子に印加され、ニブルＩＳ３およびＩＳ４はＭＵＸ７の入力端子に印加され、ニブルＩＳ４はＭＵＸ８（図１ではＭＵＸＮ）の入力端子に印加される。このようにして、８ＡＴＭセルヘッダニブルのどの４ニブルの組み合せでも、入力レジスタＩＲの入力ニブルによって、順序を変更せずに置換することができる。たとえば制御レジスタＣＲでＣ１、Ｃ２、Ｃ６、Ｃ８制御ビットがハイで、Ｃ３、Ｃ４、Ｃ５、Ｃ７制御ビットがローであるとする。この場合、ＭＵＸ１はニブルＩＳ１を第一の入力端子から出力端子へ、ＭＵＸ２はニブルＩＳ２を第二の入力端子から出力端子へ、ＭＵＸ３は、ＡＴＭセルヘッダニブルＳ３をＲの出力に接続された入力端子から出力端子へ、ＭＵＸ４はＡＴＭセルヘッダニブルＳ４をＲの出力に接続された入力端子から出力端子へ、ＭＵＸ５は、ＡＴＭセルヘッダニブルＳ５をＲの出力に接続された入力端子から出力端子へ、ＭＵＸ６はニブルＩＳ３を第二の入力端子から出力端子へ、ＭＵＸ７は、ＡＴＭセルヘッダニブルＳ７をＲの出力に接続された入力端子から出力端子へ、ＭＵＸ８はニブルＩＳ４を第一の入力端子から出力端子へ送らなければならない。このようにして、出力レジスタＯＲのメモリセルＯＳ１からＯＳ８がそれぞれニブルＩＳ１、ＩＳ２、Ｓ３、Ｓ４、Ｓ５、ＩＳ３、Ｓ７、ＩＳ４によって満たされる。したがって、適正なニブルが、正しい順序で、出力チャネルＯＣに印加される。
【００２５】
制御ユニットＣＴＲＬの論理セルＣ1,1，．．．，ＣN,Mは、ＭＵＸ１からＭＵＸ８用の制御信号を生成し、これらのマルチプレクサが、それぞれ対応する出力端子に接続すべき正しい入力端子を選択できるようにする。各論理セルＣi,jは、マルチプレクサｉがそのｊ番目の入力端子を選択する必要があるかどうかを示す信号を生成する。言い換えると、各論理セルＣi,jは、マルチプレクサＭＵＸｉ、およびＭＵＸの並列Ｍワイド入力ポートに相互接続された前記マルチプレクサＭＵＸｉの入力端子ｊに関連付けられている。入力端子を選択する必要がない場合は、マルチプレクサＭＵＸｉは自動的にレジスタＲから来てその最後の入力端子に印加されたＡＴＭセルヘッダニブル入力を出力端子に送る。したがって、論理セルＣi,jはマルチプレクサＭＵＸｉのために、出力ニブルＯＳｉに対応する制御ビットＣｉがハイである場合、ＭＵＸｉの入力ｊに印加されたニブルが、インデックスがｉより小さいマルチプレクサによって選択されていない場合、ならびにＭＵＸｉが、ｊより小さいインデックスの入力端子の一つに印加されたニブルをまだ選択する必要がない場合に、入力端子ｊを選択すべきであると指示する信号を生成する。出力ニブルＯＳｉに対応する制御ビットＣｉはＣi,jの第一の入力端子に印加される。ＭＵＸｉの入力ｊに印加されたニブルが、すでにｉより小さいインデックスを有するマルチプレクサによって選択されている場合、セルＣi-1,jから情報を受信する第二の入力端子を介してＣi,jにそのことが通知される。この情報がロービットである場合、ニブルはまだ選択されていない。同様に、マルチプレクサＭＵＸｉが既にｊより小さいインデックスの入力端子の一つに印加されたニブルを選択しなければならない場合、セルＣi-1,j-1から情報を受信する第三の入力端子を介してＣi,jにそのことを通知する。この情報がハイビットである場合、ＭＵＸｉは他の端子の一つに印加されたニブルを選択する必要はない。明らかに、論理セルＣi,jも第二の出力端子において、論理セルＣi+1,j+1およびＣi,j+1が使用すべき情報を生成しなければならない。上述の出力信号を三つの入力信号から生成できる論理セルＣi,jが図２に示されている。三つの入力信号の値の関数としての出力信号の値は、図３および図４にそれぞれ図示されている。
【００２６】
図２は、ＮＯＴポート１、第一のＡＮＤポート２、第二のＡＮＤポート３、ＮＯＲポート４を含む論理セルＣi,jを示す。論理セルＣi,jはさらに、第一の入力ＣＢ、第二の入力ＤＩＳＩ、第三の入力ＥＮＩＪ、第一の出力ＣＳ、第二の出力ＤＩＳＩ＋１を含む。
【００２７】
第一の入力ＣＢは、第二のＡＮＤポート３の第一の入力に接続されている。第二の入力ＤＩＳＩは、ＮＯＴポート１の入力およびＮＯＲポート４の第二の入力に接続されている。第三の入力ＥＮＩＪは、第一のＡＮＤポート２の第一の入力に接続され、この第一のＡＮＤポート２の出力は、第二のＡＮＤポート３の第二の入力に接続されている。この第二のＡＮＤポート３の出力は、ＮＯＲポート４の第一の入力および論理セルＣi,jの第一の出力ＣＳと相互接続されている。ＮＯＴポート１の出力は、第一のＡＮＤポート２の第二の入力に接続され、ＮＯＲポート４の出力端子は、論理セルＣi,jの第二の出力ＤＩＳＩ＋１に接続されている。
【００２８】
すでに上記で説明した通り、第一の出力ＣＳで生成される信号は、第一および第二の両方の入力端子の信号でＣＢとＥＮＩＪがハイであり、論理セルＣi,jの第三の入力端子ＤＩＳＩの信号がローである場合、対応するマルチプレクサＭＵＸｉがそのｉ番目の入力端子を選択しなければならないことを示す。これは、図３を見てもわかり、したがって、第一の出力信号は次のように表すことができる。
【００２９】
【数１】
0003877250.tif 000002
【００３０】
デジタル論理設計技術の当業者であれば、この第一の出力信号が図２の出力端子ＣＳで生成されることを理解するであろう。
【００３１】
さらに、論理セルＣi,jは、第二の出力端子ＤＩＳＩ＋１で第二の出力信号を生成しなければならないことを上記で説明したが、これはマルチプレクサＭＵＸｉがそのｊ番目の入力を選択しなければならない（ＣＳがハイの場合）か、あるいは、インデックスがｉより小さいマルチプレクサの一つがＭＵＸｉのｊ番目の端子に印加されたニブルを選択しなければならない（ＤＩＳＩがハイの場合）かのどちらかを意味する。これらすべての状況で、ＤＩＳＩ＋１はハイでなければならない。図４はこれが実現されるテーブルを示す。このテーブルから、次の式を導出することができる。
【００３２】
【数２】
0003877250.tif 000003
【００３３】
この場合も、デジタル論理設計技術の当業者であれば、この第二の出力信号が図２の出力端子ＤＩＳＩ＋１で生成されることを理解するであろう。
【００３４】
本発明に基づくインターフェース装置ＩＮＴの動作は、図１の機能ブロックＩＲ、ＳＥＬ、ＣＴＲＬ、ＭＵＸ、ＣＲ、ＭＵＸ１からＭＵＸＭ、ＯＲ、および図２に示されるセルＣi,jの論理ポート１、２、３、４の動作を記述することによってのみ説明されていることに留意されたい。これらの機能ブロックおよび論理ポートの構成要素レベルでの内容は、電子構成要素の設計および製造技術の当業者であれば、明らかに前記の所与の機能説明から、これらのブロック及びポートそれぞれの実施の形態がどのようにして実現できるかを導出できるので、本出願では記述しない。明白な理由で、設計者は論理（正論理または負論理）および技術（バイポーラ、ＭＯＳＦＥＴなど）の種類を、インターフェース装置ＩＮＴの応用例、あるいは他の装置との統合に応じて選択することができる。
【００３５】
また、制御ユニットＣＴＲＬのマトリックスを構成する論理セルＣi,jは、出力信号ＣＳ、ＤＩＳＩ＋１と入力信号ＤＩＳＩ、ＣＢ、ＥＮＩＪの関係によって定義され、この関係を実現する論理ポートの構造によって定義されるのではないことにも注目されたい。デジタル論理セル設計技術の当業者であれば、図３および図４のテーブルによって定義される関係が、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲおよびＮＯＴポートの組み合わせによって何通りもの方法で実現できることはよく知っている。図２に示す方法とは別に、入力信号と出力信号の間で同じ関係を実現する別の論理セルＣi,jを設計することは当業者にとって日常の作業なので、本発明の範囲は、セルＣi,jの内容の特定の設計に限定されるものではない。
【００３６】
もう一つ注目すべき点は、上述のインターフェース装置ＩＮＴの実施の形態では入力ＡＴＭセルヘッダの４ニブルを置換することにより、その出力でＡＴＭセルヘッダを生成するが、本発明は、ＮまたはＭの特定の値、あるいは入力ビットセットの特定の長さ（ニブルの場合は４ビット）に制限されるものではない。上述のインターフェース装置ＩＮＴの実施の形態を僅かに変更すると、入力Ｍワイドデータストリームが出力Ｎワイドデータストリームの一部を置換しなければならない、あるいは最終的に入力データストリームの特定の順序を出力データストリームで維持しなければならない他の応用例にもそれが使用できるようになる。
【００３７】
さらに、入力セット１をＭＵＸ１の入力端子に、入力セット１および２をＭＵＸ２の入力端子に、以下同様に印加することは、本発明の絶対的要件ではない点に留意されたい。そうする場合、先に上記で説明した通り、図２に示すセルＣi,jの機能を有する論理セルのマトリックスは、出力ビットセットが入力ビットセットの順序を維持することを保証する。ただし、入力ビットセットの順序が出力ビットセットでは逆になる、本発明に基づくインターフェース装置ＩＮＴの代替の実施の形態では、入力セット１がＭＵＸＮの入力に、入力セット１および２がＭＵＸＮ−１の入力に、以下同様に印加されることは明らかである。出力ビットセットの他の特定の順序が、ＭＵＸ１、ＭＵＸ２、．．．、ＭＵＸＮそれぞれに印加される入力ビットセットを適切な方法で選択し、かつＣＴＲＬのマトリックスを構成する論理セルを適切な方法で相互接続することによって実現できることは明らかである。
【００３８】
さらに、セレクタＳＥＬは、そのメモリにハードコード化されているため、あるいは上述の実施の形態の場合と同様に制御チャネルＣＣを介してそのことが通知されるため、自律的にどのビットセットをＮ個の出力ビットセットで置換すべきかを知ることができる。
【００３９】
本発明の原理を特定の装置に関して説明したが、この説明は例示的なものにすぎず、本発明の範囲を限定するものではないことをはっきり理解されたい。
【図面の簡単な説明】
【図１】本発明に基づくインターフェース装置 ＩＮＴの実施の形態を示す概略ブロック図である。
【図２】本発明に基づく論理セルＣi,jの実施の形態を示す図である。
【図３】入力信号ＣＢ，ＥＮＩＪおよびＤＩＳＩに対する、図２に示される論理セルＣi,jの第一の出力信号ＣＳの値を示すテーブルである。
【図４】入力信号ＣＢ、ＥＮＩＪおよびＤＩＳＩに対する、図２に示される論理セルＣi,jの第二の出力信号ＤＩＳＩ＋１の値を示すテーブルである。
【符号の説明】
ＩＮＴ  インターフェース装置
ＳＥＬ  セレクタ
ＣＴＲＬ  制御ユニット
ＭＵＸ  マルチプレクサ
ＣＣ  制御チャネル
ＯＣ  出力チャネル
Ｃ  チャネル
ＩＣ  入力チャネル
ＣＲ  制御レジスタ
ＯＲ  出力レジスタ
Ｒ  レジスタ
ＩＲ  入力レジスタ
１  ＮＯＴポート
２  ＡＮＤポート
３  ＡＮＤポート
４  ＮＯＲポート
【図１】
0003877250.tif 000004
【図２】
0003877250.tif 000005
【図３】
0003877250.tif 000006
【図４】
0003877250.tif 000007