(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され、入力線とＭＯＳトランジスタとを含む標準セルと、
前記標準セルの近傍の前記半導体基板表面に形成された拡散領域と、この拡散領域にコンタクトを介して接続するメタル端子とを有する他の標準セルとを備えた半導体装置の設計方法であって、
前記入力線を、前記メタル端子を介して前記ＭＯＳトランジスタに接続し、
前記他の標準セルを、
前記拡散領域がｎ型で前記コンタクトおよびそれに接続する前記メタル端子を複数有する第１の標準セルと、
前記拡散領域がｐ型で前記コンタクトおよびそれに接続する前記メタル端子を複数有する第２の標準セルと、
前記拡散領域がｎ型で前記コンタクトおよびそれに接続する前記メタル端子を一つ有する第３の標準セルと、
前記拡散領域がｐ型で前記コンタクトおよびそれに接続する前記メタル端子を一つ有する第４の標準セルと、
のいずれか一つから選択し、自動配置配線時に自動で配置されるようにすることを特徴とする半導体装置の設計方法。
【請求項２】
前記拡散領域がシリサイド化されていることを特徴とする請求項１に記載の半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、標準セルなどを含む半導体装置において、各標準セルのＭＯＳトランジスタのゲートがプラズマダメージを受けていない半導体装置及びその設計方法に関するものである。
さらに詳しくは、この発明は、半導体装置の製造におけるウェーハプロセスでＭＯＳトランジスタのゲートがプラズマダメージを受けることのない構造及びその設計方法に関するものである。
【０００２】
【従来の技術】
図２３は、複数の標準セルを含む従来の半導体装置において、自動配置配線に用いられる標準セルのレイアウトパターンの例を示す平面図である。図２３において、この標準セルは、Ｐ型シリコン半導体基板１の中にＮ型ウェル３を形成し、この中にＰ型拡散領域４を形成している。また、Ｐシリコン半導体基板１にＮ型拡散領域５を形成している。この上にゲート絶縁膜を介してポリシリコン配線８を形成し、ゲート電極８ｇを形成している。これにより、ＭＯＳトランジスタＴ１，Ｔ２を形成している。このポリシリコン配線８にコンタクトホール１１を介してメタル配線１０を接続し入力端子あるいは入力線としている。
【０００３】
このように、従来、ゲートアレイ／セルベース方式の自動配置配線に用いられる標準セルは、ＭＯＳトランジスタＴ１，Ｔ２のゲートに繋がるメタル配線１０のパターンを入力端子あるいは入力線とし、配置配線を行なっていた。
【０００４】
【発明が解決しようとする課題】
このような従来の構成では、標準セルの入力端子１０あるいは入力線に接続される標準セル外の配線が長くなった場合、ウェーハプロセス中のメタル配線パターンエッチングやレジスト除去の工程で、プラズマよりメタル配線に入射する電子によって標準セルのＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜がダメージを受け、トランジスタ特性の劣化を招いていた。
【０００５】
この発明は、このような従来の問題を解決するためになされたもので、ＭＯＳトランジスタのゲートがプラズマダメージを受けていない半導体装置の設計方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
この発明の半導体装置の設計方法は、半導体基板に形成され、入力線とＭＯＳトランジスタとを含む標準セルと、前記標準セルの近傍の前記半導体基板表面に形成された拡散領域と、この拡散領域にコンタクトを介して接続するメタル端子とを有する他の標準セルとを備えた半導体装置の設計方法であって、前記入力線を、前記メタル端子を介して前記ＭＯＳトランジスタに接続し、前記他の標準セルを、前記拡散領域がｎ型で前記コンタクトおよびそれに接続する前記メタル端子を複数有する第１の標準セルと、前記拡散領域がｐ型で前記コンタクトおよびそれに接続する前記メタル端子を複数有する第２の標準セルと、前記拡散領域がｎ型で前記コンタクトおよびそれに接続する前記メタル端子を一つ有する第３の標準セルと、前記拡散領域がｐ型で前記コンタクトおよびそれに接続する前記メタル端子を一つ有する第４の標準セルとのいずれか一つから選択し、自動配置配線時に自動で配置されるようにすることを特徴とするものである。なお、本明細書において、包括的には、半導体基板の用語を、表面にウェルが形成された半導体基板をも含む意味で用いる。
【０００８】
また、この発明の半導体装置の設計方法は、上記拡散領域がシリサイド化されたことを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。図中、同一の符号は、それぞれ同一または相当部分を示す。
実施の形態１．
図１、図２及び図３は、この発明の実施の形態１による半導体装置の構造を説明するための図である。図１はその標準セルのレイアウトパターンを示す平面図、図２は図１のII-II線での断面構造を示す図、図３は図１のIII−III線での断面構造を示す図である。
【００１９】
図１〜図３において、１はＰ型シリコン半導体基板（以下、適宜、Ｐ基板又は基板と称する）、２はＰ基板１の表面に形成された分離酸化膜、３はＰ基板１に形成されたＮ型ウェル（以下、適宜、Ｎウェルと称する）、４はＮウェル３に形成されたＰ型拡散領域、５はＰ基板１に形成されたＮ型拡散領域、６はＰ基板１に形成された他のＮ型拡散領域である。
【００２０】
また、７はそれぞれＰ型拡散領域４及びＮ型拡散領域５の上に形成されたゲート酸化膜、８はポリシリコン配線であり、８ｇはポリシリコン配線７の一部であって、ゲート酸化膜７の上に形成されたゲート電極、９は層間酸化膜、１０ａ及び１０ｂは層間酸化膜９の上に形成されたメタル配線、１１はメタル配線１０ａとポリシリコン配線８を接続する、又はメタル配線１０ａ，１０ｂとＮ型拡散領域６とを接続するコンタクトホール（またはコンタクト）を示す。
【００２１】
図示しないが、Ｐ型拡散領域４及びＮ型拡散領域５のそれぞれにおいて、ゲート電極８ｇの両側には、不純物が注入されたソース領域またはドレイン領域が形成されている。したがって、Ｐ型拡散領域４のソース／ドレイン領域、ゲート酸化膜７及びゲート電極８ｇにより、ＭＯＳトランジスタＴ１が形成されている。また、Ｎ型拡散領域５、ゲート酸化膜７及びゲート電極８ｇにより他のＭＯＳトランジスタＴ２が形成されている。なお、ここでは、２つのＭＯＳトランジスタが形成されていることとしたが、これは一方だけでもよい。
【００２２】
この実施の形態では、入力線となるメタル配線パターン１０ａと１０ｂとを切断し、ゲート８ｇに繋がる部分のメタル配線１０ａとメタル端子に相当する部分のメタル配線１０ｂを拡散領域６による拡散配線で接続する。拡散領域６は、回路動作上、実質的に抵抗成分が無視できるように形成されている。
拡散領域６と基板１との接合部はダイオードを形成しているが、LSIの通常動作時には接合部に電流は生じない。
【００２３】
一方、 ウェーハプロセス中、メタル配線１０ａ，１０ｂに大量の電子が流入した場合は、流入した電子は当該ダイオードを通じて基板１に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
以上のように、この実施の形態は、ゲートアレイ／セルベース方式等の設計方式で用いる標準セル内の入力端子とMOSトランジスタのゲートとの間に拡散配線を挿入し、プロセス中でメタル配線層内に流入する電子を基板に逃がしてゲートを保護するものである。
【００２４】
実施の形態２．
図４及び図５は、この発明の実施の形態２による半導体装置の構造を説明するための図である。図４はその標準セルのレイアウトパターンを示す平面図、図５は図４のＶ−Ｖ線での断面構造図である。なお、図４のII−II線での断面構造は、図２と同様に表される。
図４及び図５において、１０はメタル配線を示す。このメタル配線１０は、この標準セルのＭＯＳトランジスタの入力線となる。その他の符号は、図１〜図３と同様であるから、重複説明は省略する。
【００２５】
この実施の形態では、入力端子となるメタル配線１０のパターンを切断せず、メタル配線（またはメタル端子）１０の下に拡散領域６を形成し、コンタクトホール１１でメタル配線１０と拡散領域６とを接続する。
当該拡散領域６と基板１との接合部はダイオードを形成しているが、LSIの通常動作時には接合部に電流は生じない。
【００２６】
一方、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じて基板１に逃れるため、MOSトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
この実施の形態では、実施の形態１で説明したような拡散配線を用いる場合より、入力線の抵抗が減るため、配線遅延への影響が小さくなる。
以上のようにこの実施の形態では、メタル配線の下に拡散領域を形成し、コンタクトを介してメタル配線と接続することで拡散配線の抵抗成分を除去し、配線遅延への影響を除き、かつプロセス中でメタル配線層内に流入する電子を基板に逃がしてゲートを保護するものである。
【００２７】
実施の形態３．
図６及び図７は、この発明の実施の形態３による半導体装置の構造を説明するための図である。図６はその標準セルのレイアウトパターンを示す平面図、図７は図６のVII−VII線での断面構造図である。なお、図６のII−II線での断面構造は、図２と同様に表される。
図６及び図７において、３はＰ基板１の中に拡大して形成されたＮ型ウェル、１２はこのＮウェル３の表面に形成されたＰ型拡散領域を示す。なお、図６及び図７において、またこれ以降の図においても、煩雑さをさけるためウェルコンタクトは図示を省略している。
【００２８】
この実施の形態では、入力線（入力端子）となるメタル配線を、メタル配線１０ａと１０ｂのパターンに切断し、ゲート８ｇに繋がる部分のメタル配線１０ａとメタル端子に相当する部分のメタル配線１０ｂとを、Ｎウェル３の表面に形成されたＰ型拡散領域１２により接続する。拡散領域１２による拡散配線は、回路動作上、実質的に抵抗成分が無視できるように形成されている。
【００２９】
Ｐ型拡散領域１２とＮウェル３との接合部はダイオードを形成しているが、LSIの通常動作時には接合部に電流は生じない。
一方、ウェーハプロセス中、メタル配線１０ａ，１０ｂに大量の電子が流入した場合は、流入した電子は当該ダイオードを通じて基板１とは逆極性のＮウェル３上に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けることがない。
【００３０】
実施の形態４．
図８及び図９は、この発明の実施の形態４による半導体装置の構造を説明するための図である。図４はその標準セルのレイアウトパターンを示す平面図、図５は図４のＶ−Ｖ線での断面構造図である。なお、図８のII−II線での断面構造は、図２と同様に表される。
【００３１】
この実施の形態では、入力端子となるメタル配線１０のパターンを切断せず、メタル配線１０の下でかつＰ基板１とは逆極性のＮウェル３上にＰ型拡散領域１２を形成し、コンタクトホール１１でメタル配線１０と接続する。
Ｐ型拡散領域１２とこれと逆極性のＮウェル３との接合部はダイオードを形成しているがLSIの通常動作時には接合部に電流は生じない。
【００３２】
一方、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じてＮウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
この実施の形態では、実施の形態３のように拡散領域１２を拡散配線として用いる場合より、配線抵抗が減るため、配線遅延への影響が小さい。
【００３３】
実施の形態５．
図１０〜図１４は、この発明の実施の形態５による半導体装置の構造を説明するための図である。図１０はその標準セルと追加標準セルのレイアウトパターンを示す平面図、図１１は図１０のXI−XI線での断面構造図、図１２は図１０のXII−XII線での断面構造図、図１３は図１０のXIII−XIII線での断面構造図、図１４は図１０のXIV−XIV線での断面構造図である。
【００３４】
この実施の形態では、標準セルライブラリとして、実施の形態１〜４で説明したような通常の標準セルＡのほかに、次のようなセルを標準セルとして追加して形成する。
すなわち、図に示すように、標準セルＢとして、Ｎ型拡散領域６、メタル端子１０ｃ，１０ｄ及びコンタクトホール１１からなるセルを形成する。また、標準セルＣとして、Ｎウェル３の中に形成されたＰ型拡散領域１２、メタル端子１０ｃ，１０ｄ及びコンタクトホール１１からなるセルを形成する。また、標準セルＤとして、Ｎウェル３の中に形成されたＰ型拡散領域１２、メタル端子１０ｃ及びコンタクトホール１１からなるセルを形成する。さらに、標準セルＥとして、Ｎ型拡散領域６、メタル端子１０ｃ及びコンタクトホール１１からなるセルを形成する。
【００３５】
そして、これらの標準セルＢ，Ｃ，Ｄ，Ｅのいずれかを、自動配置配線時に保護すべき入力ゲートをもつ標準セルＡの近傍に配置し、メタル配線１０ｅにより、標準セルＡの入力線であるメタル配線１０と接続し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲートへ接続する。
このように構成することにより、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じて基板１または基板１と逆極性のＮウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
なお、標準セルＢ，Ｃ，Ｄ，Ｅなどは、保護すべき入力ゲートの近傍に配置するのが望ましい。ここで近傍とは、当該標準セルの入力端子と新たに配置するセル又はパターンとをつなぐメタル配線の面積または周囲長が、プラズマダメージを生じる大きさに至らない範囲を意味する。これは一般に標準セルのＭＯＳトランジスタのゲート面積または周囲長との比で規定される。
【００３６】
以上のようにこの実施の形態では、拡散領域とコンタクトとメタル配線のパターンをもつ独立した標準セルを用意し、配置配線時に保護すべきゲートの近傍に配置及び接続することで、プロセス中でメタル配線層内に流入する電子を基板もしくは基板中のウェルに逃がしてゲートを保護するものである。
【００３７】
実施の形態６．
図１５は、この発明の実施の形態６による半導体装置の構造を説明するための図である。この図１５は標準セルを含む半導体装置において、その自動配置配線時に生成するレイアウトパターンを示す平面図である。
【００３８】
この実施の形態では、実施の形態１〜４で説明したような標準セルＡをライブラリとして有する半導体装置において、その自動配置配線時に、新たに次のようなセルを形成する。
すなわち、図示のように、セルＤ’として、Ｎウェル３の中に形成されたＰ型拡散領域１２、メタル端子１０ｃ及びコンタクトホール１１からなるセルを形成する。また、セルＥ’として、Ｎ型拡散領域６、メタル端子１０ｃ及びコンタクトホール１１からなるセルを形成する。なお、セルＤ’，Ｅ’の構造は、図１０のセルＤ，Ｅと同様であるから、断面図示は省略する。
【００３９】
これらのセルＤ’，Ｅ’等のいずれかを保護すべき入力ゲートをもつ標準セルＡの近傍に自動生成し、メタル配線１０ｅにより、標準セルＡの入力線であるメタル配線１０と接続し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲートへと接続する。
【００４０】
自動生成したＮ型拡散領域６とＰ基板１との間、またはＰ型拡散領域１２とＮウェル３との間の接合部はダイオードを形成しているが、LSIの通常動作時には接合部に電流は生じない。
一方、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じてＰ基板１またはＮウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
【００４１】
以上のように、この実施の形態では、標準セルを含む半導体装置において、その自動配置配線時に、入力ゲート保護のための新たなレイアウトパターンを生成するものである。
【００４２】
実施の形態７．
図１６は、この発明の実施の形態７による半導体装置の構造を説明するための図である。この図１６は、通常の標準セルライブラリ中に新たに追加した追加標準セルのレイアウトパターンを示す平面図である。
【００４３】
この実施の形態では、実施の形態１〜４で説明したような標準セルＡのライブラリのほかに、次のように新たなトランスミッンョンゲートをもつセルを標準セルとして追加する。
すなわち、図示のように、標準セルＦとして、P-chＭＯＳトランジスタＴ３のゲート配線１３を接地配線１４に接地し、N-chＭＯＳトランジスタＴ４のゲート配線１５を電源配線１６に電源固定したトランスミッンョンゲートをもつセルを標準セルとして追加する。トランジスタＴ３、Ｔ４のソース／ドレインはメタル配線１０ｆ，１０ｇでそれぞれ相互に接続されている。また、１７はこのトランスミッションゲートの入力端子である。
【００４４】
そして、この標準セルＦを自動配置配線時に保護すべき入力ゲートをもつ標準セルＡの近傍に配置し、メタル配線１０ｆを標準セルＡの入力線であるメタル配線１０に接続し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲートへと接続する。
【００４５】
トランスミッンョンゲートのなかのＮ型拡散領域６とＰ基板１との間、またはＰ型拡散領域１２とＮウェル３との間の接合部はダイオードを形成しているが、LSIの通常動作時には接合部に電流は生じない。
【００４６】
一方、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じてＰ基板１またはＰ基板１と逆極性のＮウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
【００４７】
実施の形態８．
図１７は、この発明の実施の形態８による半導体装置の構造を説明するための図である。この図１７は、通常の標準セルライブラリの中に新たに追加した追加標準セルのレイアウトパターンを示す平面図である。
【００４８】
この実施の形態では、実施の形態１〜４で説明したような標準セルＡのライブラリのほかに、次のように新たなトランスミッンョンゲートをもつセルを標準セルとして追加する。
すなわち、図示のように、標準セルＦ’として、P-chＭＯＳトランジスタＴ３とN-chＭＯＳトランジスタＴ４からなり、メタル配線１０ｆと１０ｇをメタル配線１０ｈで接続することにより、その入出力端子を短絡したトランスミッンョンゲートをもつセルを標準セルとして追加する。この標準セルＦ’の構成は、その入出力端が短絡されていることを除き、実施の形態７（図１６）のものと同様であるから、重複説明は省略する。
【００４９】
このように、標準セルＦ’を、保護すべき入力ゲートをもつ標準セルＡの近傍に追加し、メタル配線１０ｆを標準セルＡの入力線であるメタル配線１０に接続し、もってＭＯＳトランジスタＴ１，Ｔ２の入力ゲートへと接続する。
【００５０】
トランスミッンョンゲートのなかのＮ型拡散領域６とＰ基板１との間、またはＰ型拡散領域１２とＮウェル３との間の接合部はダイオードを形成しているが、LSIの通常動作時には接合部に電流は生じない。
【００５１】
一方、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じてＰ基板１またはＰ基板１と逆極性のＮウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
【００５２】
実施の形態９．
図１８は、この発明の実施の形態９による半導体装置の構造を説明するための図である。この図１８はその標準セルのレイアウトパターンを示す平面図である。
この実施の形態では、保護すべき入力ゲートをもつ標準セルＧの中に、P-chＭＯＳトランジスタＴ３のゲート配線１３を接地配線１４に接地し、N-chＭＯＳトランジスタＴ４のゲート配線１５を電源配線１６に電源固定したトランスミッンョンゲートをもたせ、メタル配線１０ｆをＭＯＳトランジスタＴ１，Ｔ２の入力線であるメタル配線１０と接続し、もってそのゲートへと接続する。
【００５３】
トランスミッンョンゲートのなかのＮ型拡散領域６とＰ基板１との間、またはＰ型拡散領域１２とＮウェル３との間の接合部はダイオードを形成しているが、LSIの通常動作時には接合部に電流は生じない。
【００５４】
一方、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じてＰ基板１またはＰ基板１と逆極性のＮウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
以上のように、この実施の形態では、標準セルの中にトランスミッンョンゲートを取り込み、標準セルの中でＭＯＳトランジスタの入力と接続できるようにしたものである。
【００５５】
実施の形態１０．
図１９は、この発明の実施の形態１０による半導体装置の構造を説明するための図である。この図１９は、シンボリックレイアウト、モジュールジェネレータ等のレイアウト自動生成プログラムで生成するレイアウトパターンを示す平面図である。
【００５６】
この実施の形態では、レイアウトを自動的に生成するシンボリックレイアウト、モジュールジェネレータ等のプログラムにおいて、図に示すように、ＭＯＳトランジスタＴ１，Ｔ２のゲート近傍に、実施の形態５（図１０）で示した標準セルＣ及びＤのパターン、ならびに、実施の形態８（図１７）で示した標準セルＦ’のパターンを生成している。
【００５７】
これは一例であって、生成するパターンは、実施の形態１〜９において説明したレイアウトパターンのいずれかまたはそれらを組み合わせて任意に生成することができる。
ＭＯＳトランジスタＴ１，Ｔ２の保護のためのパターンを、このように形成し、ＭＯＳトランジスタＴ１，Ｔ２のゲートと接続する。その接続の態様は、それぞれの実施の形態で説明したとおりであるから、重複説明は省略する。
【００５８】
このようにすれば、ウェーハプロセス中、メタル配線１０に大量の電子が流入した場合は、流入した電子はダイオードを通じて基板１または基板１と逆極性のウェル３に逃れるため、MOSトランジスタのゲート酸化膜はダメージを受けない。
【００５９】
実施の形態１１．
図２０は、この発明の実施の形態１１による半導体装置の構造を説明するための図である。図２０において、６ａはシリサイド化されたＮ型拡散領域を示す。その他の構造は、図１と同様であるから重複説明は省略する。
【００６０】
この実施の形態では、実施の形態１において入力ゲートに接続する拡散領域６をシリサイド化し、抵抗成分を一層低減し、回路動作上さらに無視できるようにしている。
このように、入力ゲートに接続する拡散領域をシリサイド化することは、実施の形態１だけでなく、実施の形態３、５、１０などにおいて、同様に実施できるものである。
【００６１】
このようにすれば、LSI実動作時の配線遅延への影響をなくすとともに、ウェーハプロセス中、メタル配線に大量の電子が流入した場合は、流入した電子は当該ダイオードを通じて基板１または基板１と逆極性のウェル３に逃れるため、ＭＯＳトランジスタＴ１，Ｔ２のゲート酸化膜７はダメージを受けない。
【００６２】
実施の形態１２．
図２１及び図２２は、この発明の実施の形態１２による半導体装置の構造を説明するための図である。図２１はその標準セルとメタル配線のレイアウトパターンを示す平面図、図２２は図２１のXXII−XXII線での断面構造図である。なお、図２１のII−II線での断面構造は、図２と同様に表される。
【００６３】
図２１及び図２２において、１７，１８，１９はそれぞれ層間絶縁膜（図示省略）を挟んで形成された各層のメタル配線を示し、１１はそれぞれメタル配線１０ａ，１７，１８，１９の間を接続するコンタクトホール（またはコンタクト）である。この場合、メタル配線１７，１８は中間層の短い配線であり、メタル配線１９は、この半導体装置の最上位の長い配線となっている。
【００６４】
このように、この実施の形態では、標準セル作成時、標準セルの保護すべきＭＯＳトランジスタのゲートに繋がるメタル配線を最上位配線層で形成する。すなわち、例えば前段の標準セルの出力線から後段の標準セルの入力線への接続を最上位のメタル配線で行う。
【００６５】
これにより、最上位配線層以外のウェーハプロセス時には、標準セルの保護すべきＭＯＳトランジスタのゲートは当該標準セルの外の長い配線パターンに接続されることがなく、プラズマによるダメージを受けない。
【００６６】
さらに、最上位配線層までの接続が完成すると、保護すべきゲートは必ず別のトランジスタの拡散領域に接続されるため、最上位配線層のウェーハプロセス時にもプラズマによるダメージを受けない。すなわち、例えば最上位配線層は、前段の標準セルの出力トランジスタのソース／ドレインに接続されているため、このソース／ドレインの拡散領域が接続されていることになる。
したがって、ウェーハプロセス全般を通じて保護すべきゲートはプラズマによるダメージを受けない。
【００６７】
【発明の効果】
以上説明したように、この発明によれば、標準セルを含む半導体基板に、または半導体基板に形成されたウェルの中に、拡散領域を形成し、標準セルのＭＯＳトランジスタのゲートに通じるメタル配線をこの拡散領域に電気的に接続するようにしている。これにより、メタル配線層のウェーハプロセス中、メタルのエッチング、レジスト除去等の工程で使用するプラズマよりメタル配線層内に大量の電子が入り、これが配線を通してMOSトランジスタのゲートに流入し、ゲート酸化膜を破壊する前に、電子を半導体基板（表面に形成されたウェルを含む）に逃がし、当該ゲートを保護することができる。
すなわち、この発明によれば、標準セルなどを含む半導体装置において、各標準セルのＭＯＳトランジスタのゲートがプラズマダメージを受けていない半導体装置及びその設計方法を得ることができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１による半導体装置の標準セルのレイアウトパターンを示す平面図である。
【図２】  この発明の実施の形態１による半導体装置の標準セルの断面図である。
【図３】  この発明の実施の形態１による半導体装置の標準セルの他の断面図である。
【図４】  この発明の実施の形態２による半導体装置の標準セルのレイアウトパターンを示す平面図である。
【図５】  この発明の実施の形態２による半導体装置の標準セルの断面図である。
【図６】  この発明の実施の形態３による半導体装置の標準セルのレイアウトパターンを示す平面図である。
【図７】  この発明の実施の形態３による半導体装置の標準セルの断面図である。
【図８】  この発明の実施の形態４による半導体装置の標準セルのレイアウトパターンを示す平面図である。
【図９】  この発明の実施の形態４による半導体装置の標準セルの断面図である。
【図１０】  この発明の実施の形態５による半導体装置の標準セルライブラリ中に含まれる追加標準セルのレイアウトパターンを示す平面図である。
【図１１】  この発明の実施の形態５による半導体装置の追加標準セルの断面図である。
【図１２】  この発明の実施の形態５による半導体装置の他の追加標準セルの断面図である。
【図１３】  この発明の実施の形態５による半導体装置の他の追加標準セルの断面図である。
【図１４】  この発明の実施の形態５による半導体装置の他の追加標準セルの断面図である。
【図１５】  この発明の実施の形態６による半導体装置の自動配置配線時に生成するレイアウトパターンを示す平面図である。
【図１６】  この発明の実施の形態７による半導体装置の標準セルライブラリ中に含まれる追加標準セルのレイアウトパターンを示す平面図である。
【図１７】  この発明の実施の形態８による半導体装置の標準セルライブラリ中に含まれる追加標準セルのレイアウトパターンを示す平面図である。
【図１８】  この発明の実施の形態９による半導体装置の標準セルのレイアウトパターンを示す平面図である。
【図１９】  この発明の実施の形態１０による半導体装置のレイアウト自動生成プログラムで生成するレイアウトパターンを示す平面図である。
【図２０】  この発明の実施の形態１１による半導体装置の標準セルのレイアウトパターンを示す平面図である。
【図２１】  この発明の実施の形態１２による半導体装置の標準セルのレイアウトパターンを示す平面図である。
【図２２】  この発明の実施の形態１２による半導体装置の標準セルの断面図である。
【図２３】  従来の自動配置配線に用いられる標準セルのレイアウトパターンを示す平面図である。
【符号の説明】
１  Ｐ型シリコン半導体基板、  ２  分離酸化膜、  ３  Ｎ型ウェル（以下、適宜、Ｎウェルと称する）、  ４，１２  Ｐ型拡散領域、  ５，６  Ｎ型拡散領域、  ６ａ  シリサイド化Ｎ型拡散領域、  ７  ゲート酸化膜、  ８  ポリシリコン配線、  ８ｇ  ゲート電極、  ９  層間酸化膜、  １０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ，１３，１５，１７，１８，１９  メタル配線、  １１  コンタクトホール、  １４  接地配線、  １６  電源配線、  Ｔ１，Ｔ２  入力ＭＯＳトラジスタ、  Ｔ３，Ｔ４  ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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