(57)【特許請求の範囲】
【請求項１】
半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域及び容量領域を区画する第１の工程と、
前記容量領域の前記半導体基板を異方性ドライエッチングすることにより、前記容量領域の前記半導体基板に凹部を形成した後、前記凹部の側面及び底面から前記容量領域の前記半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、
前記下部電極の上を含む前記半導体基板上の全面に絶縁膜及び導電膜を順次形成する第３の工程と、
前記導電膜及び絶縁膜を順次エッチングすることにより、前記記憶回路領域の前記半導体基板上に前記絶縁膜からなる電荷蓄積膜及び前記導電膜からなる第１のゲート電極を形成すると共に、前記容量領域の前記半導体基板上に前記絶縁膜からなる容量素子容量絶縁膜及び前記導電膜からなる上部電極を形成する第４の工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第３の工程は、前記半導体基板上にシリコン酸化膜を堆積した後、前記シリコン酸化膜の上部を窒化することにより前記絶縁膜を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第３の工程は、前記半導体基板上にシリコン酸化膜及びシリコン窒化膜を順次堆積することにより前記絶縁膜を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第３の工程は、前記半導体基板上に第１のシリコン酸化膜、第２のシリコン酸化膜及びシリコン窒化膜を順次形成することにより前記絶縁膜を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第３の工程は、前記半導体基板上に第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜を順次形成することにより前記絶縁膜を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域、論理回路領域及び容量領域を区画する第１の工程と、
前記容量領域の前記半導体基板を異方性ドライエッチングすることにより、前記容量領域の前記半導体基板に凹部を形成した後、前記凹部の側面及び底面から前記容量領域の前記半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、
前記下部電極の上を含む前記半導体基板上の全面に第１の絶縁膜、第２の絶縁膜及び導電膜を順次形成する第３の工程と、
前記導電膜、第２の絶縁膜及び第１の絶縁膜を順次エッチングすることにより、前記記憶回路領域の前記半導体基板上に前記第１の絶縁膜及び第２の絶縁膜からなる電荷蓄積膜及び前記導電膜からなる第１のゲート電極を形成すると共に、前記論理回路領域の前記半導体基板上に前記第１の絶縁膜及び第２の絶縁膜からなるゲート絶縁膜及び前記導電膜からなる第２のゲート電極を形成し、同時に前記容量領域の前記半導体基板上に前記第１の絶縁膜及び第２の絶縁膜からなる容量素子容量絶縁膜及び前記導電膜からなる上部電極を形成する第４の工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第３の工程は、前記第１の絶縁膜の上部を窒化することにより前記第２の絶縁膜を形成することを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記第３の工程は、前記第１の絶縁膜の上にシリコン窒化膜を堆積することにより前記第２の絶縁膜を形成することを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記第１の絶縁膜はシリコン酸化膜であることを特徴とする請求項６〜８のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域、論理回路領域及び容量領域を区画する第１の工程と、
前記容量領域の前記半導体基板を異方性ドライエッチングすることにより、前記容量領域の前記半導体基板に凹部を形成した後、前記凹部の側面及び底面から前記容量領域の前記半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、
前記下部電極の上を含む前記半導体基板上の全面に第１の絶縁膜を形成する第３の工程と、
前記論理回路領域に含まれる前記第１の絶縁膜を除去する第４の工程と、
前記第４の工程の後に、前記論理回路領域に露出した前記半導体基板の上並びに前記記憶回路領域及び容量領域の前記第１の絶縁膜の上に、第２の絶縁膜及び第３の絶縁膜及び導電膜を順次堆積する第５の工程と、
前記導電膜、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順次エッチングすることにより、前記記憶回路領域の前記半導体基板上に前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる電荷蓄積膜及び前記導電膜からなる第１のゲート電極を形成すると共に、前記論理回路領域の前記半導体基板上に前記第２の絶縁膜及び第３の絶縁膜からなるゲート絶縁膜及び前記導電膜からなる第２のゲート電極を形成し、同時に前記容量領域の前記半導体基板上に前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる容量素子容量絶縁膜及び前記導電膜からなる上部電極を形成する第６の工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第１の絶縁膜及び第２の絶縁膜はシリコン酸化膜であることを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第３の絶縁膜はシリコン窒化膜であることを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域、論理回路領域及び容量領域を区画する第１の工程と、
前記容量領域の前記半導体基板を異方性ドライエッチングすることによって、前記容量領域の前記半導体基板に凹部を形成した後、前記凹部の側面及び底面から前記容量領域の前記半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、
前記下部電極の上を含む前記半導体基板上の全面に第１の絶縁膜及び第２の絶縁膜を順次形成する第３の工程と、
前記論理回路領域に含まれる前記第２の絶縁膜及び第１の絶縁膜を順次除去する第４の工程と、
前記第４の工程の後に、前記論理回路領域に露出した前記半導体基板の上並びに前記記憶回路領域及び容量領域の前記第２の絶縁膜の上に第３の絶縁膜及び導電膜を順次堆積する第５の工程と、
前記導電膜、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順次エッチングすることにより、前記記憶回路領域の前記半導体基板上に前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる電荷蓄積膜及び前記導電膜からなる第１のゲート電極を形成すると共に、前記論理回路領域の前記半導体基板上に前記第３の絶縁膜からなるゲート絶縁膜及び前記導電膜からなる第２のゲート電極を形成し、同時に前記容量領域の前記半導体基板上に前記第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる容量素子容量絶縁膜及び前記導電膜からなる上部電極を形成する第６の工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第１の絶縁膜及び第３の絶縁膜はシリコン酸化膜であることを特徴とする請求項１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記第２の絶縁膜はシリコン窒化膜であることを特徴とする請求項１３又は１４に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記第２の工程において、前記容量領域の前記半導体基板に複数の前記凹部を形成することを特徴とする請求項１〜１５のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関し、特に容量素子を含む昇圧回路を備えた不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ装置やＥＥＰＲＯＭ（Electrically Erasable and Programable Read Only Memory）装置に代表される電気的に書き込み及び消去を行う不揮発性半導体記憶装置では、読み出し動作と書き込み及び消去動作とに異なる２系統の電圧が用いられており、例えば、読み出し動作には５Ｖの電源電圧が用いられているのに対し、書き込み動作及び消去動作には電源電圧が昇圧回路を経て昇圧された１２Ｖの電圧が用いられている。
【０００３】
従来の不揮発性半導体記憶装置において、昇圧回路は、スイッチ用素子と容量素子とからなる昇圧セルが直列に接続されて構成されている。昇圧回路の容量素子には、容量絶縁膜を介して板状の下部電極と板状の上部電極とが対向した一辺が約２００μｍの容量素子が用いられており、この容量素子の容量値が大きいほど昇圧効果が高い。
【０００４】
一方、近年では、半導体装置の微細化と共に低電圧化が進み、特に論理回路を混載した不揮発性半導体記憶装置においては、電源電圧を低下させる傾向にあるため、昇圧回路による昇圧の比率が増大している。
【０００５】
【特許文献１】
特開２００１−６０６７５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、前記従来の不揮発性半導体記憶装置は、電源電圧を低くすると十分な昇圧が困難であり、昇圧回路を構成する容量素子の容量値を増大させる必要がある。このためには、容量絶縁膜に比誘電率が高い絶縁材料を用いるか、又は容量絶縁膜の面積を増大させなくてはならない。ところが、容量素子にのみ特別な絶縁膜を用いると、記憶素子又は論理素子等の形成工程に対して容量素子の形成工程が複雑化し、製造コストの点から実施が困難となる。また、容量素子の専有面積を増大させることは不揮発性半導体記憶装置の微細化を妨げる。
【０００７】
このように、前記従来の不揮発性半導体記憶装置は、微細化及び低電圧化を可能とする昇圧回路の容量素子を得ることが困難であるという問題を有している。
【０００８】
本発明は、前記従来の問題を解決し、製造コストを上昇させることなく、不揮発性半導体記憶装置の微細化及び低電圧化を可能とする昇圧回路の容量素子を得られるようにすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、前記の目的を達成するため、昇圧回路を構成する容量素子を、板状の下部電極を加工することにより、下部電極の表面積を増大させ、容量素子の容量値を増大させる構成とする。
【００１０】
具体的に、本発明に係る第１の不揮発性半導体記憶装置の製造方法は、半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域及び容量領域を区画する第１の工程と、容量領域の半導体基板を異方性ドライエッチングすることにより、容量領域の半導体基板に凹部を形成した後、凹部の側面及び底面から容量領域の半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、下部電極の上を含む半導体基板上の全面に絶縁膜及び導電膜を順次形成する第３の工程と、導電膜及び絶縁膜を順次エッチングすることにより、記憶回路領域の半導体基板上に絶縁膜からなる電荷蓄積膜及び導電膜からなる第１のゲート電極を形成すると共に、容量領域の半導体基板上に絶縁膜からなる容量素子容量絶縁膜及び導電膜からなる上部電極を形成する第４の工程とを備えている。
【００１１】
本発明の第１の不揮発性半導体記憶装置の製造方法によると、不純物が注入された半導体基板を下部電極として用いているため、半導体基板に凹部を形成することにより、容量素子の専有面積を増大させることなく容量素子の容量値を増大することができる。また、記憶素子と容量素子との形成工程を共通化しているため、製造コストを上昇させることがない。
【００１２】
第１の不揮発性半導体記憶装置の製造方法において、第３の工程は、半導体基板上にシリコン酸化膜を堆積した後、堆積したシリコン酸化膜の上部を窒化することにより絶縁膜を形成することが好ましい。
【００１３】
第１の不揮発性半導体記憶装置の製造方法において、第３の工程は、半導体基板上にシリコン酸化膜及びシリコン窒化膜を順次堆積することにより絶縁膜を形成することが好ましい。このようにすると、半導体基板がシリコン窒化膜に覆われるため、下部電極の形状が変動しにくくなるので、容量素子容量絶縁膜の劣化を抑制することができる。
【００１４】
第１の不揮発性半導体記憶装置の製造方法において、第３の工程は、半導体基板上に第１のシリコン酸化膜、第２のシリコン酸化膜及びシリコン窒化膜を順次形成することにより絶縁膜を形成することが好ましい。このようにすると、電荷蓄積膜及び容量素子容量絶縁膜の信頼性を向上できる。
【００１５】
第１の不揮発性半導体記憶装置の製造方法において、第３の工程は、半導体基板上に第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜を順次形成することにより絶縁膜を形成することが好ましい。このようにすると、電荷蓄積膜及び容量素子容量絶縁膜の信頼性を向上できる。
【００１６】
本発明に係る第２の不揮発性半導体記憶装置の製造方法は、半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域、論理回路領域及び容量領域を区画する第１の工程と、容量領域の半導体基板を異方性ドライエッチングすることにより、容量領域の半導体基板に凹部を形成した後、凹部の側面及び底面から容量領域の半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、下部電極の上を含む半導体基板上の全面に第１の絶縁膜、第２の絶縁膜及び導電膜を順次形成する第３の工程と、導電膜、第２の絶縁膜及び第１の絶縁膜を順次エッチングすることにより、記憶回路領域の半導体基板上に第１の絶縁膜及び第２の絶縁膜からなる電荷蓄積膜及び導電膜からなる第１のゲート電極を形成すると共に、論理回路領域の半導体基板上に第１の絶縁膜及び第２の絶縁膜からなるゲート絶縁膜及び導電膜からなる第２のゲート電極を形成し、同時に容量領域の半導体基板上に第１の絶縁膜及び第２の絶縁膜からなる容量素子容量絶縁膜及び導電膜からなる上部電極を形成する第４の工程とを備えている。
【００１７】
本発明の第２の不揮発性半導体記憶装置の製造方法によると、不純物が注入された半導体基板を下部電極として用いているため、半導体基板に凹部を形成することにより、容量素子の専有面積を増大させることなく容量素子の容量値を増大することができる。また、記憶素子、論理素子及び容量素子の形成工程を共通化しているため、製造コストを上昇させることがない。また、ゲート絶縁膜が第１の絶縁膜及び第２の絶縁膜からなる積層膜となるため、信頼性の高い論理素子を形成することができる。
【００１８】
第２の不揮発性半導体記憶装置の製造方法において、第３の工程は、第１の絶縁膜の上部を窒化することにより第２の絶縁膜を形成することが好ましい。
【００１９】
第２の不揮発性半導体記憶装置の製造方法において、第３の工程は、第１の絶縁膜の上にシリコン窒化膜を堆積することにより第２の絶縁膜を形成することが好ましい。半導体基板がシリコン窒化膜に覆われるため、下部電極の形状が変動しにくくなるので、容量素子容量絶縁膜の劣化を抑制することができる。
【００２０】
第２の不揮発性半導体記憶装置の製造方法において、第１の絶縁膜はシリコン酸化膜であることが好ましい。このようにすると、電荷蓄積膜、ゲート絶縁膜及び容量素子容量絶縁膜の信頼性を向上できる。
【００２１】
本発明に係る第３の不揮発性半導体記憶装置の製造方法は、半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域、論理回路領域及び容量領域を区画する第１の工程と、容量領域の半導体基板を異方性ドライエッチングすることにより、容量領域の半導体基板に凹部を形成した後、凹部の側面及び底面から容量領域の半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、下部電極の上を含む半導体基板上の全面に第１の絶縁膜を形成する第３の工程と、論理回路領域に含まれる第１の絶縁膜を除去する第４の工程と、第４の工程の後に、論理回路領域に露出した半導体基板の上並びに記憶回路領域及び容量領域の第１の絶縁膜の上に、第２の絶縁膜及び第３の絶縁膜及び導電膜を順次堆積する第５の工程と、導電膜、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順次エッチングすることにより、記憶回路領域の半導体基板上に第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる電荷蓄積膜及び導電膜からなる第１のゲート電極を形成すると共に、論理回路領域の半導体基板上に第２の絶縁膜及び第３の絶縁膜からなるゲート絶縁膜及び導電膜からなる第２のゲート電極を形成し、同時に容量領域の半導体基板上に第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる容量素子容量絶縁膜及び導電膜からなる上部電極を形成する第６の工程とを備えている。
【００２２】
本発明の第３の不揮発性半導体記憶装置の製造方法によると、不純物が注入された半導体基板を下部電極として用いているため、半導体基板に凹部を形成することにより、容量素子の専有面積を増大させることなく容量素子の容量値を増大することができる。また、記憶素子、論理素子及び容量素子の形成工程を共通化しているため、製造コストを上昇させることがない。また、ゲート絶縁膜が第２の絶縁膜及び第３の絶縁膜からなる積層膜となるため、ゲート絶縁膜の信頼性が向上する。
【００２３】
第３の不揮発性半導体記憶装置の製造方法において、第１の絶縁膜及び第２の絶縁膜はシリコン酸化膜であることが好ましい。このようにすると、電荷蓄積膜、ゲート絶縁膜及び容量素子容量絶縁膜の信頼性を向上できる。
【００２４】
第３の不揮発性半導体記憶装置の製造方法において、第３の絶縁膜はシリコン窒化膜であることが好ましい。このようにすると、電荷蓄積膜、ゲート絶縁膜及び容量素子容量絶縁膜の信頼性を向上でき、また、論理素子の信頼性の劣化することなくゲート絶縁膜を薄膜化することができる。
【００２５】
本発明に係る第４の不揮発性半導体記憶装置の製造方法は、半導体基板上に素子分離絶縁膜を形成することにより記憶回路領域、論理回路領域及び容量領域を区画する第１の工程と、容量領域の半導体基板を異方性ドライエッチングすることによって、容量領域の半導体基板に凹部を形成した後、凹部の側面及び底面から容量領域の半導体基板に不純物を注入することにより下部電極を形成する第２の工程と、下部電極の上を含む半導体基板上の全面に第１の絶縁膜及び第２の絶縁膜を順次形成する第３の工程と、論理回路領域に含まれる第２の絶縁膜及び第１の絶縁膜を順次除去する第４の工程と、第４の工程の後に、論理回路領域に露出した半導体基板の上並びに記憶回路領域及び容量領域の第２の絶縁膜の上に第３の絶縁膜及び導電膜を順次堆積する第５の工程と、導電膜、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順次エッチングすることにより、記憶回路領域の半導体基板上に第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる電荷蓄積膜及び導電膜からなる第１のゲート電極を形成すると共に、論理回路領域の半導体基板上に第３の絶縁膜からなるゲート絶縁膜及び導電膜からなる第２のゲート電極を形成し、同時に容量領域の半導体基板上に第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜からなる容量素子容量絶縁膜及び導電膜からなる上部電極を形成する第６の工程とを備えている。
【００２６】
本発明の第４の不揮発性半導体記憶装置の製造方法によると、不純物が注入された半導体基板を下部電極として用いているため、半導体基板に凹部を形成することにより、容量素子の専有面積を増大させることなく容量素子の容量値を増大することができる。また、記憶素子、論理素子及び容量素子の形成工程を共通化しているため、製造コストを上昇させることがない。また、ゲート絶縁膜に第３の絶縁膜のみを用いるため、ゲート絶縁膜の薄膜化が容易となる。
【００２７】
第４の不揮発性半導体記憶装置の製造方法において、第１の絶縁膜及び第３の絶縁膜はシリコン酸化膜であることが好ましい。このようにすると、電荷蓄積膜、ゲート絶縁膜及び容量素子容量絶縁膜の信頼性を向上できる。
【００２８】
第４の不揮発性半導体記憶装置の製造方法において、第２の絶縁膜はシリコン窒化膜であることが好ましい。このようにすると、電荷蓄積膜及び容量素子容量絶縁膜の信頼性を向上できる。
【００２９】
第１の不揮発性半導体記憶装置の製造方法乃至第４の不揮発性半導体記憶装置の製造方法は、第２の工程において、容量領域の半導体基板に複数の凹部を形成することが好ましい。
【００３０】
【発明の実施の形態】
（第１の参考例）
本発明の第１の参考例について図面を参照しながら説明する。
【００３１】
図１は第１の参考例に係る不揮発性半導体記憶装置の断面構成を示している。図１に示すように、シリコンからなる半導体基板１１の上部には、酸化シリコンからなる素子分離絶縁膜１２が選択的に形成されることによって、記憶素子を含む記憶回路領域Ｒmem と周辺回路又は論理回路等の論理素子を含む論理回路領域Ｒlogic とが区画されると共に、素子分離絶縁膜１２の上に形成された昇圧回路の容量素子含む容量領域Ｒcap が区画されている。
【００３２】
記憶回路領域Ｒmem の半導体基板１１上には、酸化シリコンからなるトンネル絶縁膜１３を介して多結晶シリコンからなる浮遊ゲート電極１４が形成されており、該浮遊ゲート電極１４の上にＯＮＯ膜である記憶素子容量絶縁膜１８を介して多結晶シリコンからなる制御ゲート電極１９が形成されている。
【００３３】
なお、記憶素子容量絶縁膜１８は第１のシリコン酸化膜１５、シリコン窒化膜１６及び第２のシリコン酸化膜１７からなる積層膜である。
【００３４】
浮遊ゲート電極１４及び制御ゲート電極１９の両側面上には酸化シリコンからなるサイドウォール２０が形成されている。半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域には、不純物が注入されることによってソース・ドレイン領域２１が形成されている。
【００３５】
論理回路領域Ｒlogic の半導体基板１１上には、酸化シリコンからなるゲート絶縁膜２２を介して多結晶シリコンからなるゲート電極２３が形成されている。また、ゲート電極２３の両側面上には酸化シリコンからなるサイドウォール２０が形成されている。半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域には、不純物が注入されることによってソース・ドレイン領域２１が形成されている。
【００３６】
容量領域Ｒcap の素子分離絶縁膜１２上には、記憶回路領域Ｒmem におけるトンネル絶縁膜１３と同等の絶縁膜を介して、多結晶シリコンからなる下部電極２４が形成されている。ここで、下部電極２４は、多結晶シリコンからなる板状の導電膜が、その形状を加工されて形成されている。下部電極２４の上にはＯＮＯ膜である容量素子容量絶縁膜２５を介して多結晶シリコンからなる上部電極２６が形成されている。容量素子容量絶縁膜２５は第１のシリコン酸化膜１５、シリコン窒化膜１６及び第２のシリコン酸化膜１７からなる積層膜である。なお、容量素子容量絶縁膜２５は単層膜であってもよい。
【００３７】
第１の参考例に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の浮遊ゲート電極１４と容量領域Ｒcap の下部電極２４とは同時に形成された導電膜からなり、記憶回路領域Ｒmem の記憶素子容量絶縁膜１８と容量領域Ｒcap の容量素子容量絶縁膜２５とは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の制御ゲート電極１９、論理回路領域Ｒlogic のゲート電極２３及び容量領域Ｒcap の上部電極２６は同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。
【００３８】
第１の参考例の容量素子の下部電極２４は、一辺が約２００μｍの方形領域に高さ寸法が約２００ｎｍになるように形成された板状の導電膜が、その形状が加工されることによって表面積を増大させている。これにより、容量素子の専有面積を増大させることなく容量素子の容量値を増大させることができるため、不揮発性半導体記憶装置の微細化を妨げることなく低電圧化に用いることができる容量素子を得ることが可能となる。
【００３９】
以下、容量素子の下部電極の具体的な形状について説明する。
【００４０】
図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）は容量素子の下部電極を示す斜視図であり、下部電極の形状の具体例を示している。なお、図２（ｂ）及び図２（ｃ）において、破線で囲まれた方形領域はその一辺が約２００μｍの容量素子形成領域を表している。
【００４１】
図２（ａ）は下部電極の第１の形状を示す斜視図である。半導体基板３１の素子分離絶縁膜３２の上に形成された板状の導電膜に、複数の孔部３３が設けられることにより、第１の形状を有する下部電極３４が形成されている。ここで、孔部３３における各孔の径は約０．３μｍであり、その深さは下部電極３４を貫いて素子分離絶縁膜３２にまで達している。なお、孔の形状は円状（設計上は正方形）である必要はなく、楕円形又は長円形（設計上は長方形）であってもよい。
【００４２】
図２（ｂ）は下部電極の第２の形状を示す斜視図である。半導体基板３１の素子分離絶縁膜３２の上に形成された板状の導電膜が断片化されて、第２の形状である島状の複数の下部電極片３４ａが行列状に配置してなる下部電極３４が形成されている。ここで、下部電極片３４ａの大きさは例えば一辺が約２０μｍであり、下部電極片３４ａ同士の間隔は例えば約０．３μｍである。また、下部電極片３４ａの高さは板状の導電膜の膜厚と等しい。
【００４３】
なお、図示はしていないが、島状の下部電極片３４ａを１つの容量素子の下部電極３４として機能させるために、各下部電極片３４ａを電気的に接続する配線が形成されている。この配線は、例えば上部電極を形成した後、各下部電極片３４ａの上で上部電極を開口し、各下部電極片３４ａを接続する金属配線を形成することによって可能である。
【００４４】
図２（ｃ）は下部電極の第３の形状を示す斜視図である。半導体基板３１の素子分離絶縁膜３２の上に形成された板状の導電膜が断片化されて、第３の形状であるストライプ状の下部電極片３４ｂが形成されている。ここで、ストライプ状の下部電極片３４ｂの幅は例えば約０．２５μｍであり、下部電極片３４ｂ同士の間隔は例えば約０．２５μｍである。また、下部電極片３４ｂの高さは板状の導電膜の膜厚と等しい。
【００４５】
なお、図示はしていないが、ストライプ状の下部電極片３４ｂを１つの容量素子の下部電極３４として機能させるために、各下部電極片３４ｂを電気的に接続する配線が形成されている。この配線は、例えば下部電極片３４ｂを、その端部が上部電極の領域よりも外側に露出するように形成し、この露出部分を接続する金属配線を形成することによって可能である。この接続は、金属配線を用いる代わりに、下部電極自身によってなされてもよい。また、第２の形状と同様、上部電極を形成した後、各下部電極片３４ｂの上で上部電極を開口し、各下部電極片３４ｂを接続する金属配線を形成することによっても各下部電極片３４ｂの接続が可能である。
【００４６】
ここで、第１の形状の下部電極３４における各孔部３３は素子分離絶縁膜３２にまで達している。同様に、第２及び第３の形状の下部電極における下部電極片３４ａ、３４ｂの周囲には素子分離絶縁膜３２が露出している。このため、板状の下部電極よりも表面積が増大するためには、板状の導電膜に孔部３３又は下部電極片３４ａ、３４ｂが形成されることによって除去される上面の面積よりも、孔部３３又は下部電極片３４ａ、３４ｂが形成されることによって生ずる側面の面積の方が大きくなることが必要である。具体的に、第３の形状においては、ストライプ状の下部電極片３４ｂ同士の間隔Ｓと、下部電極３４の膜厚Ｔとの関係はＳ≦２Ｔである。
【００４７】
以下、下部電極の第１〜第３の形状の各変形例を説明する。
【００４８】
図３（ａ）〜図３（ｃ）は下部電極３４の第１〜第３の形状の各変形例を示す斜視図である。これらの変形例の下部電極３４は、板状の導電膜の上部が、第１〜第３の形状における孔部３３又は下部電極片３４ａ、３４ｂと同一の平面形状に加工されている。
【００４９】
図３（ａ）は下部電極の第１の形状の変形例を示す斜視図である。半導体基板３１の素子分離絶縁膜３２の上に形成された板状の導電膜の上部が第１の形状と同様の平面形状に加工されて、複数の凹部３３Ａが設けられている。
【００５０】
図３（ｂ）は下部電極の第２の形状の変形例を示す斜視図である。半導体基板３１の素子分離絶縁膜３２の上に形成された板状の導電膜の上部が第２の形状と同様の平面形状に加工されて、複数の凸部３４ｃが設けられている。従って、第２の形状の変形例においては下部電極３４の上部に凸部３４ｃが形成されているため、その下部は分離されないので、第２の形状のように各凸部３４ｃ同士を電気的に接続する配線は必要ない。なお、凸部３４ｃの平面形状は方形に限られない。
【００５１】
図３（ｃ）は下部電極の第３の形状の変形例を示す斜視図である。半導体基板３１の素子分離絶縁膜３２上に形成された板状の導電膜の上部が第３の形状と同様の平面形状に加工されて、複数のストライプ状の凸部３４ｄが設けられている。従って、第３の形状の変形例においては下部電極３４の上部にストライプ状の凸部３４ｄが形成されているため、その下部は分離されないので、第３の形状のように各凸部３４ｄ同士を電気的に接続する配線は必要ない。
【００５２】
ここで、第１の形状の各変形例の特徴として、凹部３３Ａの深さは下部電極を貫いていない。また、凸部３４ｃ、３４ｄの周囲には素子分離絶縁膜３２が露出していない。このため、第１〜第３の形状とは異なり、凹部３３Ａ又は凸部３４ｃ、３４ｄの形成によって下部電極３４の表面積が減少することはなく、下部電極３４の表面積は必ず増大する。
【００５３】
このように、下部電極の第１〜第３の形状及びそれらの変形例によれば、昇圧回路に用いられるような大型の容量素子においても、特別な絶縁膜を用いることなく従来の容量素子と同じ専有面積のまま、容易に容量値を増大させることができる。
【００５４】
次に、下部電極の第１〜第３の形状及びそれらの変形例における凹部の断面形状について説明する。
【００５５】
図４（ａ）及び図４（ｂ）は第１の形状を有する下部電極の一部を示しており、下部電極に形成された凹部を横断する方向の断面を示している。図４（ａ）に示すように、下部電極３４に孔部３３を形成することによって生ずる側面と上面とがなす角度θは９０度以上であることが好ましい。一方、図４（ｂ）に示すように、角度θが９０度より小さいと、下部電極の上に形成される絶縁膜との被覆性（カバレッジ）が悪化して「浮き」や「はがれ」が生じやすくなると共に、角部における絶縁膜の薄膜化が生じて、絶縁膜の信頼性が低下する。
【００５６】
ここでは第１の形状を有する下部電極３４を例として説明したが、他の形状についても同様である。つまり、第１の参考例に係る容量素子の下部電極３４は、凹部を形成することによって生ずる側面と上面とがなす角度が９０度以上となるように形成されていることが好ましい。このようにすると、下部電極の上に形成される容量絶縁膜の信頼性が向上する。
【００５７】
また、下部電極を第１〜第３の形状にした場合、上部電極の電圧Ｖ１と下部電極の電圧Ｖ２との関係はＶ１＜Ｖ２であることが好ましい。これは、下部電極を第１〜第３の形状にした場合、上部電極と下部電極との対向面において、容量絶縁膜は下部電極側が凸面となり、Ｖ１＞Ｖ２であると、下部電極の凸部に電界が集中して容量絶縁膜の信頼性が低下するためである。このように、下部電極を第１〜第３の形状にした場合はＶ１＞Ｖ２とすることによって、Ｖ１＜Ｖ２とする場合よりも容量絶縁膜の信頼性を向上することができる。なお、下部電極を第１〜第３の形状のそれぞれの変形例のようにした場合には、上部電極にも下部電極にも同じように凸部が形成されているため、このような条件は成立しない。
【００５８】
（第１の参考例の製造方法）
以下に、前記のように構成された不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００５９】
図５〜図８は第１の参考例に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。まず、図５（ａ）に示すように、半導体基板５１に、シャロートレンチ分離（ＳＴＩ：Sharrow Trench Isolation）法によって素子分離絶縁膜５２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 及び論理回路領域Ｒlogic を区画すると共に、素子分離絶縁膜５２上に昇圧回路を形成する容量領域Ｒcap を区画する。その後、素子分離絶縁膜５２上を含む半導体基板５１上の全面に熱酸化法により酸化シリコンからなる第１の絶縁膜５３を形成した後、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition)法により膜厚が２００ｎｍ程度の多結晶シリコンからなる第１の導電膜５４を堆積する。
【００６０】
なお、素子分離絶縁膜５２の形成はＳＴＩ法を用いる代わりにＬＯＣＯＳ（Local Oxidation of Silicon)法を用いてもよい。
【００６１】
次に、図５（ｂ）に示すように、フォトリソグラフィ法により、論理回路領域Ｒlogic を開口すると共に、容量領域Ｒcap では容量素子形成領域以外を開口し、且つ容量素子形成領域に所定の形状の開口部が形成された第１のレジストパターン５５を形成した後、エッチングガスとして例えばＣＦ２ 及びＨＢｒを用いた異方性ドライエッチング法により、第１のレジストパターン５５をマスクとして、論理回路領域Ｒlogic の第１の導電膜５４をエッチングして除去すると共に、容量領域Ｒcap においては第１の導電膜５４の露出部をエッチングすることによって、所定の形状を有する下部電極５４Ａを形成する。
【００６２】
ここで、第１のレジストパターン５５として、容量領域Ｒcap の容量素子形成領域の開口部が孔状であれば第１の形状を有する下部電極を形成することができ、また格子状であれば第２の形状を有する下部電極を形成することができ、またストライプ状であれば第３の形状を有する下部電極を形成することができる。このようなレジストパターンを形成する方法としては、輪帯照明又は位相シフトマスクを用いたフォトリソグラフィ法が効果的である。
【００６３】
また、図示はしないが、容量素子の下部電極を第１〜第３の形状の各変形例のように形成するためには、まず、第１のレジストパターン５５をマスクとする異方性ドライエッチングにおいて、例えばエッチング時間を短くすることにより、第１の導電膜５４の上部のみをエッチングした後、第１のレジストパターン５５を除去する。次に、論理回路領域Ｒlogic を開口し且つ容量領域Ｒcap の容量素子形成領域をマスクするレジストパターン形成し、形成したレジストパターンを用いたドライエッチングによって論理回路領域Ｒlogic に露出した第１の導電膜５４をエッチング除去すればよい。
【００６４】
次に、図６（ａ）に示すように、第１のレジストパターン５５を除去した後、ウエットエッチング法により論理回路領域Ｒlogic と容量領域Ｒcap に露出した第１の絶縁膜５３を除去する。その後、減圧ＣＶＤ法により、半導体基板５１上の全面に、第１のシリコン酸化膜５６とシリコン窒化膜５７とを順次堆積することにより、第２の絶縁膜としてＯＮ膜５８を形成する。
【００６５】
次に、図６（ｂ）に示すように、フォトリソグラフィ法により、論理回路領域Ｒlogic を開口する第２のレジストパターン５９を形成した後、エッチングガスとして例えばＣＦ２ を用いた異方性ドライエッチングにより、第２のレジストパターン５９をマスクとして論理回路領域Ｒlogic のＯＮ膜５８をエッチング除去する。
【００６６】
次に、図７（ａ）に示すように、第２のレジストパターン５９を除去した後、熱酸化法により、論理回路領域Ｒlogic の半導体基板５１上と記憶回路領域Ｒmem 及び容量領域Ｒcap のシリコン窒化膜５７上とに、第３の絶縁膜として第２のシリコン酸化膜６０を形成する。これにより、記憶回路領域Ｒmem の第１の導電膜５４上及び容量領域Ｒcap の下部電極５４Ａ上に、第１のシリコン酸化膜５６、シリコン窒化膜５７及び第２のシリコン酸化膜６０からなるＯＮＯ膜６１が形成される。続いて、減圧ＣＶＤ法により、第２のシリコン酸化膜６０の上に膜厚が約２００ｎｍの多結晶シリコンからなる第２の導電膜６２を堆積する。その後、フォトリソグラフィ法により、記憶回路領域Ｒmem に制御ゲート電極形成領域をパターニングし、且つ論理回路領域Ｒlogic 及び容量領域Ｒcap をマスクする第３のレジストパターン６３を形成した後、第３のレジストパターン６３を用いた異方性ドライエッチング法により、第１の絶縁膜５３からトンネル絶縁膜５３Ａを、第１の導電膜５４から浮遊ゲート電極５４Ｂを、ＯＮＯ膜６１から記憶素子容量絶縁膜６１Ａを、第２の導電膜６２から制御ゲート電極６２Ａを形成する。
【００６７】
次に、図７（ｂ）に示すように、フォトリソグラフィ法により、記憶回路領域Ｒmem をマスクし、且つ論理回路領域Ｒlogic のゲート電極形成領域及び容量領域Ｒcap の容量素子形成領域をマスクする第４のレジストパターン６４を形成する。次に、形成した第４のレジストパターン６４をマスクとする異方性ドライエッチングにより、論理回路領域Ｒlogic においては第２の導電膜６２からゲート電極６２Ｂを形成すると共に第２のシリコン酸化膜６０からゲート絶縁膜６０Ａを形成し、容量領域Ｒcap においてはＯＮＯ膜６１から容量素子容量絶縁膜６１Ｂを形成すると共に第２の導電膜６２から上部電極６２Ｃを形成する。
【００６８】
次に、図８に示すように、第４のレジストパターンを除去した後、サイドウォール形成用の絶縁膜を形成する。続いて、サイドウォール形成用の絶縁膜に対して異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール６５を形成する。その後、サイドウォール６５をマスクとして不純物を注入することにより半導体基板５１上における記憶素子の側方部分及び論理素子の側方部分それぞれにソース・ドレイン領域６６を形成する。
【００６９】
その後、図示はしないが、層間絶縁膜形成工程、配線工程及びボンディングパッド形成工程を経て、第１の参考例の不揮発性半導体記憶装置が完成する。
【００７０】
（第１の参考例の製造方法の一変形例）
以下に、前記のように構成された第１の参考例に係る不揮発性半導体記憶装置の製造方法の一変形例について図面を参照しながら説明する。本変形例は、論理回路部において第１の絶縁膜、第１の導電膜及びＯＮ膜を除去する方法が異なっている。
【００７１】
図９（ａ）、図９（ｂ）及び図１０は本変形例に係る不揮発性半導体記憶装置の製造方法における工程順の断面構成を示している。本変形例において、前述の製造方法と同様に作成が可能な工程については図面を参照することにより説明を省略し、また同一の部材については同一の符号を付すことにより説明を省略する。
【００７２】
まず、図５（ａ）に示す工程と同様にして、半導体基板５１に素子分離絶縁膜５２を形成することにより、記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画した後、第１の絶縁膜５３及び第１の導電膜５４を形成する。
【００７３】
次に、図９（ａ）に示すように、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び論理回路領域Ｒlogic をマスクし、且つ容量領域Ｒcap に容量素子の下部電極をパターニングする第１のレジストパターン６７を形成した後、エッチングガスとして例えばＣＦ２ 及びＨＢｒを用いた異方性ドライエッチング法により、第１の導電膜５４に対して第１のレジストパターン６７をマスクとするエッチングを行って容量領域Ｒcap に下部電極５４Ａを形成する。
【００７４】
次に、図９（ｂ）に示すように、第１のレジストパターン６７を除去した後、減圧ＣＶＤ法により、半導体基板５１上の全面に第１のシリコン酸化膜５６とシリコン窒化膜５７とを順次堆積する。
【００７５】
次に、図１０に示すように、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び容量領域Ｒcap をマスクし、且つ論理回路領域Ｒlogic を開口する第２のレジストパターン５９を形成した後、エッチングガスとして例えばＣＦ２ を用いた異方性ドライエッチングにより、第２のレジストパターン５９をマスクとして論理回路領域Ｒlogic の第１のシリコン酸化膜５６及びシリコン窒化膜５７をエッチング除去する。続いて、エッチングガスとして例えばＣＦ２ 及びＨＢｒを用いた異方性ドライエッチングにより、第２のレジストパターン５９をマスクとして論理回路領域Ｒlogic 上の第１の導電膜５４をエッチング除去し、さらにウェットエッチングにより第１の絶縁膜５３を除去する。
【００７６】
その後、図７（ａ）以降に示す工程と同様にして、第１の参考例の不揮発性半導体記憶装置が完成する。
【００７７】
以上説明したように、第１の参考例に係る不揮発性半導体記憶装置の製造方法及びその変形例によると、容量素子の下部電極５４Ａと記憶素子の浮遊ゲート電極５４Ｂとを同時に堆積された導電膜より形成し、且つ容量素子の上部電極６２Ｃと記憶素子の制御ゲート電極６２Ａとを同時に堆積された導電膜より形成し、且つ容量素子容量絶縁膜６１Ｂと記憶素子容量絶縁膜６１Ａとを同時に形成された絶縁膜より形成するため、製造コストを上昇させることなく、容量値の大きい容量素子を形成することが可能となる。
【００７８】
（第１の実施形態）
以下に、本発明の第１の実施形態について図面を参照しながら説明する。
【００７９】
図１１は第１の実施形態に係る不揮発性半導体記憶装置の断面構成を示している。図１１において、図１に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【００８０】
図１１に示すように、第１の実施形態の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子が酸化膜及び窒化膜からなる積層膜中に電荷を蓄積する、いわゆるＭＮＯＳ型の記憶素子として形成されている。
【００８１】
半導体基板１１の上部には、素子分離絶縁膜１２が選択的に形成されることによって記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap が区画されている。
【００８２】
記憶回路領域Ｒmem の半導体基板１１上には、シリコン酸化膜７１及び該シリコン酸化膜７１の上部を窒化することにより、窒化層として形成されたシリコン酸窒化膜７２からなる積層膜として電荷蓄積膜７３Ａが形成されており、電荷蓄積膜７３Ａの上には多結晶シリコンからなる第１のゲート電極７４Ａが形成されている。
【００８３】
第１のゲート電極７４Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【００８４】
論理回路領域Ｒlogic の半導体基板１１上には、シリコン酸化膜７１及びシリコン酸窒化膜７２からなるゲート絶縁膜７３Ｂを介して多結晶シリコンからなる第２のゲート電極７４Ｂが形成されており、該第２のゲート電極７４Ｂの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【００８５】
容量領域Ｒcap の半導体基板１１は、約２００μｍの方形領域にその深さ寸法が約２００ｎｍとなるように、その上部が加工されて凹部１１ａが形成されており、凹部１１ａの底面及び側面に対して不純物を高濃度に注入されることによって下部電極７５が形成されている。下部電極７５の上には、シリコン酸化膜７１及びシリコン酸窒化膜７２からなる容量素子容量絶縁膜７３Ｃを介して、多結晶シリコンからなる上部電極７４Ｃが形成されている。
【００８６】
ここで、第１の実施形態の下部電極７５は、半導体基板１１の上部が加工されることによりその表面積を増大されている。
【００８７】
具体的に、容量領域Ｒcap の半導体基板１１において、凹部１１ａを円形状に形成することにより図３（ａ）に示す下部電極と同様の形状となり、格子状に形成することにより図３（ｂ）と同様の形状となり、また、ストライプ状に形成することにより図３（ｃ）と同様の形状となる。これにより、容量素子の専有面積を増大させることなく容量素子の容量値を増大させることができるため、不揮発性半導体記憶装置の微細化を妨げることなく低電圧化に用いることができる容量素子を得ることが可能となる。
【００８８】
第１の実施形態に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜７３Ａ、論理回路領域Ｒlogic のゲート絶縁膜７３Ｂ及び容量領域Ｒcap の容量素子容量絶縁膜７３Ｃは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極７４Ａ、論理回路領域Ｒlogic の第２のゲート電極７４Ｂ及び容量領域Ｒcap の上部電極７４Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。勿論、これらの導電膜及び絶縁膜を別々の工程により形成してもよい。
【００８９】
また、第１の実施形態の不揮発性半導体記憶装置によると、下部電極７５に半導体基板１１を用いているため、下部電極形成用の導電膜を省略できるのに加えて、凹部１１ａの深さ寸法を大きくすることにより容量値が大きい容量素子を得ることが可能となる。
【００９０】
以下に、前述のように構成された第１の実施形態の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【００９１】
図１２（ａ）及び図１２（ｂ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図１２（ａ）及び図１２（ｂ）において、図１１と同一の部材については同一の符号を付すことにより説明を省略する。
【００９２】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【００９３】
次に、図１２（ａ）に示すように、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び論理回路領域Ｒlogic を覆い、且つ容量領域Ｒcap に所定の形状の開口部が形成されたレジストパターン７６を形成した後、異方性ドライエッチング法により、レジストパターン７６をマスクとして半導体基板１１をエッチングすることによって、半導体基板１１に凹部１１ａを形成する。
【００９４】
続いて、レジストパターン７６をマスクとして凹部１１ａの底面及び側面に高濃度の不純物を注入を行うことにより、容量領域Ｒcap の半導体基板１１に下部電極７５を形成する。
【００９５】
ここで、レジストパターン７６の開口部の形状を孔状、格子状又はストライプ状とすることにより、下部電極７５に、それぞれ図３（ａ）、図３（ｂ）又は図３（ｃ）と対応する複数の凹部、複数の凸部又はストライプ状の複数の凸部を形成することができる。
【００９６】
次に、図１２（ｂ）に示すように、レジストパターン７６を除去した後、例えば減圧ＣＶＤ法により、下部電極７５を含む半導体基板１１上の全面にわたってシリコン酸化膜７１を堆積する。その後、シリコン酸化膜７１の上部を窒化することにより、シリコン酸窒化膜７２を形成する。これにより、シリコン酸化膜７１及びシリコン酸窒化膜７２からなる積層膜としてＯＮ膜７３が形成される。続いて、減圧ＣＶＤ法により多結晶シリコンからなる第１の導電膜７４を堆積した後、フォトリソグラフィ法により、第１の導電膜７４の上に記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【００９７】
その後、レジストパターン７７をマスクとして第１の導電膜７４、シリコン酸窒化膜７２及びシリコン酸化膜７１を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、シリコン酸化膜７１及びシリコン酸窒化膜７２から電荷蓄積膜７３Ａを形成し、第１の導電膜７４から第１のゲート電極７４Ａを形成する。同時に、論理回路領域Ｒlogic においては、シリコン酸化膜７１及びシリコン酸窒化膜７２からゲート絶縁膜７３Ｂを形成し、第１の導電膜７４から第２のゲート電極７４Ｂを形成し、また、容量領域Ｒcap においては、シリコン酸化膜７１及びシリコン酸窒化膜７２から容量素子容量絶縁膜７３Ｃを形成し、第１の導電膜７４から上部電極７４Ｃを形成する。
【００９８】
続いて、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図１１に示す第１の実施形態の不揮発性半導体記憶装置が完成する。
【００９９】
第１の実施形態に係る不揮発性半導体記憶装置の製造方法によると、記憶素子の第１のゲート電極７４Ａ、論理素子の第２のゲート電極７４Ｂ及び容量素子の上部電極７４Ｃとを同時に堆積された導電膜より形成し、且つ記憶素子の電荷蓄積膜７３Ａ、論理素子のゲート絶縁膜７３Ｂ及び容量素子容量絶縁膜７３Ｃとを同時に堆積された絶縁膜より形成するため、製造コストを上昇させることなく、容量値の大きい容量素子を形成することが可能となる。
【０１００】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照しながら説明する。
【０１０１】
図１３は第２の実施形態に係る不揮発性半導体記憶装置の断面構成を示している。図１３において、図１１に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【０１０２】
図１３に示すように、第２の実施形態の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子がＭＮＯＳ型の記憶素子として形成されており、電荷蓄積用の絶縁膜の構成が第１の実施形態と異なっている。
【０１０３】
記憶回路領域Ｒmem の半導体基板１１上には、シリコン酸化膜７１及びシリコン窒化膜７８からなる積層膜として電荷蓄積膜７３Ａが形成されており、電荷蓄積膜７３Ａの上には多結晶シリコンからなる第１のゲート電極７４Ａが形成されている。
【０１０４】
第１のゲート電極７４Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１０５】
論理回路領域Ｒlogic の半導体基板１１上には、シリコン酸化膜７１及びシリコン窒化膜７８からなるゲート絶縁膜７３Ｂを介して多結晶シリコンからなる第２のゲート電極７４Ｂが形成されており、該第２のゲート電極７４Ｂの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１０６】
容量領域Ｒcap の半導体基板１１は、約２００μｍの方形領域にその深さ寸法が約２００ｎｍとなるように、その上部が加工されて凹部１１ａが形成されており、凹部１１ａの底面及び側面に対して不純物を高濃度に注入されることによって下部電極７５が形成されている。下部電極７５の上には、シリコン酸化膜７１及びシリコン窒化膜７８からなる容量素子容量絶縁膜７３Ｃを介して、多結晶シリコンからなる上部電極７４Ｃが形成されている。
【０１０７】
なお、第２の実施形態の下部電極７５においても、図３（ａ）〜図３（ｃ）に示す下部電極のいずれかの形状とすることにより、その表面積が増大されている。
【０１０８】
第２の実施形態に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜７３Ａ、論理回路領域Ｒlogic のゲート絶縁膜７３Ｂ及び容量領域Ｒcap の容量素子容量絶縁膜７３Ｃは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極７４Ａ、論理回路領域Ｒlogic の第２のゲート電極７４Ｂ及び容量領域Ｒcap の上部電極７４Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。勿論、これらの導電膜及び絶縁膜を別々の工程により形成してもよい。
【０１０９】
また、第２の実施形態の不揮発性半導体記憶装置によると、下部電極７５に半導体基板１１を用いているため、下部電極形成用の導電膜を省略できるのに加えて、凹部１１ａの深さ寸法を大きくすることにより容量値が大きい容量素子を得ることが可能となる。
【０１１０】
また、第２の実施形態の不揮発性半導体記憶装置によると、容量素子容量絶縁膜７３Ｃがシリコン酸化膜７１及びシリコン窒化膜７８からなる積層膜により構成されているため、シリコン酸窒化膜７２を用いる場合と比べて、半導体基板１１の形状が変動しにくくなるので、容量素子容量絶縁膜７３Ｃの信頼性を向上できる。
【０１１１】
以下に、前述のように構成された第２の実施形態の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１１２】
図１４（ａ）及び図１４（ｂ）は第２の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図１４（ａ）及び図１４（ｂ）において、図１３と同一の部材については同一の符号を付すことにより説明を省略する。
【０１１３】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【０１１４】
次に、図１４（ａ）に示すように、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び論理回路領域Ｒlogic を覆い、且つ容量領域Ｒcap に所定の形状の開口部が形成されたレジストパターン７６を形成した後、異方性ドライエッチング法により、レジストパターン７６をマスクとして半導体基板１１をエッチングすることによって、半導体基板１１に凹部１１ａを形成する。
【０１１５】
続いて、レジストパターン７６をマスクとして凹部１１ａの底面及び側面に不純物を高濃度に注入して容量領域Ｒcap の半導体基板１１に下部電極７５を形成する。
【０１１６】
ここで、レジストパターン７６の開口部の形状を孔状、格子状又はストライプ状とすることにより、下部電極７５を、それぞれ図３（ａ）、図３（ｂ）又は図３（ｃ）と対応する複数の凹部、複数の凸部又はストライプ状の複数の凸部を形成することができる。
【０１１７】
次に、図１４（ｂ）に示すように、レジストパターン７６を除去した後、例えば減圧ＣＶＤ法により、下部電極７５を含む半導体基板１１上の全面にわたって、シリコン酸化膜７１を堆積し、シリコン窒化膜７８及び第１の導電膜７４を順次堆積する。これにより、シリコン酸化膜７１及びシリコン窒化膜７８からなる積層膜としてＯＮ膜７３が形成される。続いて、フォトリソグラフィ法により、第１の導電膜７４の上に記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【０１１８】
その後、レジストパターン７７をマスクとして第１の導電膜７４、シリコン窒化膜７８及びシリコン酸化膜７１を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、シリコン酸化膜７１及びシリコン窒化膜７８から電荷蓄積膜７３Ａを形成し、第１の導電膜７４から第１のゲート電極７４Ａを形成する。同時に、論理回路領域Ｒlogic においては、シリコン酸化膜７１及びシリコン窒化膜７８からゲート絶縁膜７３Ｂを形成し、第１の導電膜７４から第２のゲート電極７４Ｂを形成する。また、容量領域Ｒcap においては、シリコン酸化膜７１及びシリコン窒化膜７８から容量素子容量絶縁膜７３Ｃを形成し、第１の導電膜７４から上部電極７４Ｃを形成する。
【０１１９】
続いて、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図１３に示す第２の実施形態の不揮発性半導体記憶装置が完成する。
【０１２０】
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照しながら説明する。
【０１２１】
図１５は第３の実施形態に係る不揮発性半導体記憶装置の断面構成を示している。図１５において、図１１に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【０１２２】
図１５に示すように、第３の実施形態の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子がＭＮＯＳ型の記憶素子として形成されており、電荷蓄積用の絶縁膜の構成が第１の実施形態と異なっている。
【０１２３】
記憶回路領域Ｒmem の半導体基板１１上には、第１のシリコン酸化膜７９、第２のシリコン酸化膜８０及びシリコン窒化膜８１からなる積層膜として電荷蓄積膜７３Ａが形成されており、電荷蓄積膜７３Ａの上には多結晶シリコンからなる第１のゲート電極７４Ａが形成されている。
【０１２４】
第１のゲート電極７４Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１２５】
論理回路領域Ｒlogic の半導体基板１１上には、第２のシリコン酸化膜８０及びシリコン窒化膜８１を介して多結晶シリコンからなる第２のゲート電極７４Ｂが形成されており、該第２のゲート電極７４Ｂの両側面上にはサイドウォール２０が形成されている。ここで、第２のシリコン酸化膜８０及びシリコン窒化膜８１は論理素子のゲート絶縁膜となる。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１２６】
容量領域Ｒcap の半導体基板１１は、約２００μｍの方形領域にその深さ寸法が約２００ｎｍとなるように、その上部が加工されて凹部１１ａが形成されており、凹部１１ａの底面及び側面に対して不純物を高濃度に注入されることによって下部電極７５が形成されている。下部電極７５の上には、第１のシリコン酸化膜７９、第２のシリコン酸化膜８０及びシリコン窒化膜８１からなる容量素子容量絶縁膜７３Ｃを介して、多結晶シリコンからなる上部電極７４Ｃが形成されている。
【０１２７】
なお、第３の実施形態の下部電極７５においても、図３（ａ）〜図３（ｃ）に示す下部電極のいずれかの形状とすることにより、その表面積が増大されている。
【０１２８】
第３の実施形態に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜７３Ａ及び容量領域Ｒcap の容量素子容量絶縁膜７３Ｃは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極７４Ａ、論理回路領域Ｒlogic の第２のゲート電極７４Ｂ及び容量領域Ｒcap の上部電極７４Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。勿論、これらの導電膜及び絶縁膜を別々の工程により形成してもよい。
【０１２９】
また、第３の実施形態の不揮発性半導体記憶装置によると、下部電極７５に半導体基板１１を用いているため、下部電極形成用の導電膜を省略できるのに加えて、凹部１１ａの深さ寸法を大きくすることにより容量値が大きい容量素子を得ることが可能となる。
【０１３０】
また、第３の実施形態の不揮発性半導体記憶装置によると、電荷蓄積膜７３Ａ及び容量素子容量絶縁膜７３Ｃが第１のシリコン酸化膜７９、第２のシリコン酸化膜８０及びシリコン窒化膜８１からなる積層膜により形成されているため、電荷蓄積膜７３Ａ及び容量素子容量絶縁膜７３Ｃの信頼性を向上できる。また、第２のシリコン酸化膜８０及びシリコン窒化膜８１を論理素子のゲート絶縁膜として用いるため、１層のシリコン酸化膜を用いる場合と比べて、信頼性を低下することなく薄膜化が可能となる。
【０１３１】
以下に、前述のように構成された第３の実施形態の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１３２】
図１６（ａ）及び図１６（ｂ）は第３の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図１６（ａ）及び図１６（ｂ）において、図１５と同一の部材については同一の符号を付すことにより説明を省略する。
【０１３３】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【０１３４】
次に、図１４（ａ）に示す工程と同様にして、半導体基板１１に凹部１１ａを形成した後、凹部１１ａの底面及び側面に不純物を高濃度に注入して容量領域Ｒcap の半導体基板１１に下部電極７５を形成する。
【０１３５】
次に、図１６（ａ）に示すように、例えば減圧ＣＶＤ法により、下部電極７５を含む半導体基板１１上の全面にわたって第１のシリコン酸化膜７９を堆積した後、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び容量領域Ｒcap を覆い且つ論理回路領域Ｒlogic を開口するレジストパターン８２を形成する。続いて、レジストパターン８２をマスクとしたウエットエッチング法により、論理回路領域Ｒlogic に露出した第１のシリコン酸化膜７９を除去する。
【０１３６】
次に、図１６（ｂ）に示すように、レジストパターン８２を除去した後、減圧ＣＶＤ法により、論理回路領域Ｒlogic に露出した半導体基板１１の上と、第１のシリコン酸化膜７９の上とに第２のシリコン酸化膜８０、シリコン窒化膜８１及び第１の導電膜７４を順次堆積する。これにより、記憶回路領域Ｒmem 及び容量領域Ｒcap には、第１のシリコン酸化膜７９、第２のシリコン酸化膜８０及びシリコン窒化膜８１からなる積層膜としてＯＮ膜７３が形成される。続いて、フォトリソグラフィ法により、第１の導電膜７４の上に記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【０１３７】
その後、レジストパターン７７をマスクとして第１の導電膜７４、シリコン窒化膜８１、第２のシリコン酸化膜８０及び第１のシリコン酸化膜７９を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、第１のシリコン酸化膜７９、第２のシリコン酸化膜８０及びシリコン窒化膜８１から電荷蓄積膜７３Ａを形成し、第１の導電膜７４から第１のゲート電極７４Ａを形成する。同時に、論理回路領域Ｒlogic においては、第２のシリコン酸化膜８０及びシリコン窒化膜８１からゲート絶縁膜を形成し、第１の導電膜７４から第２のゲート電極７４Ｂを形成する。また、容量領域Ｒcap においては、第１のシリコン酸化膜７９、第２のシリコン酸化膜８０及びシリコン窒化膜８１から容量素子容量絶縁膜７３Ｃを形成し、第１の導電膜７４から上部電極７４Ｃを形成する。
【０１３８】
次に、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図１５に示す第３の実施形態の不揮発性半導体記憶装置が完成する。
【０１３９】
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照しながら説明する。
【０１４０】
図１７は第４の実施形態に係る不揮発性半導体記憶装置の断面構成を示している。図１７において、図１５に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【０１４１】
図１７に示すように、第４の実施形態の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子が酸化膜、窒化膜及び酸化膜からなる積層膜中に電荷を蓄積する、いわゆるＭＯＮＯＳ型の記憶素子として形成されている。
【０１４２】
記憶回路領域Ｒmem の半導体基板１１上には、第１のシリコン酸化膜８３、シリコン窒化膜８４及び第２のシリコン酸化膜８５からなる積層膜として電荷蓄積膜８６Ａが形成されており、電荷蓄積膜８６Ａの上には多結晶シリコンからなる第１のゲート電極７４Ａが形成されている。
【０１４３】
第１のゲート電極７４Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１４４】
論理回路領域Ｒlogic の半導体基板１１上には、第２のシリコン酸化膜８５を介して多結晶シリコンからなる第２のゲート電極７４Ｂが形成されており、該第２のゲート電極７４Ｂの両側面上にはサイドウォール２０が形成されている。ここで、第２のシリコン酸化膜８５は論理素子のゲート絶縁膜となる。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１４５】
容量領域Ｒcap の半導体基板１１は、約２００μｍの方形領域にその深さ寸法が約２００ｎｍとなるように、その上部が加工されて凹部１１ａが形成されており、凹部１１ａの底面及び側面に対して不純物を高濃度に注入されることによって下部電極７５が形成されている。下部電極７５の上には、第１のシリコン酸化膜８３、シリコン窒化膜８４及び第２のシリコン酸化膜８５からなる容量素子容量絶縁膜８６Ｂを介して、多結晶シリコンからなる上部電極７４Ｃが形成されている。
【０１４６】
なお、第４の実施形態の下部電極７５においても、図３（ａ）〜図３（ｃ）に示す下部電極のいずれかの形状とすることにより、その表面積が増大されている。
【０１４７】
第４の実施形態に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜８６Ａ及び容量領域Ｒcap の容量素子容量絶縁膜８６Ｂは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極７４Ａ、論理回路領域Ｒlogic の第２のゲート電極７４Ｂ及び容量領域Ｒcap の上部電極７４Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。
【０１４８】
また、第４の実施形態の不揮発性半導体記憶装置によると、下部電極７５に半導体基板１１を用いているため、下部電極形成用の導電膜を省略できるのに加えて、凹部１１ａの深さ寸法を大きくすることにより容量値が大きい容量素子を得ることが可能となる。
【０１４９】
さらに、第４の実施形態の不揮発性半導体記憶装置によると、電荷蓄積膜８６Ａ及び容量素子容量絶縁膜８６Ｂが第１のシリコン酸化膜８３、シリコン窒化膜８４及び第２のシリコン酸化膜８５からなる積層膜（ＯＮＯ膜）により形成されているため、ＯＮ膜を用いる構成と比べて電荷蓄積膜８６Ａ及び容量素子容量絶縁膜８６Ｂの信頼性を向上できる。
【０１５０】
以下に、前述のように構成された第４の実施形態の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１５１】
図１８（ａ）及び図１８（ｂ）は第４の実施形態に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図１８（ａ）及び図１８（ｂ）において、図１７と同一の部材については同一の符号を付すことにより説明を省略する。
【０１５２】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【０１５３】
次に、図１４（ａ）に示す工程と同様にして、半導体基板１１に凹部１１ａを形成した後、凹部１１ａの底面及び側面に不純物を高濃度に注入して容量領域Ｒcap の半導体基板１１に下部電極７５を形成する。
【０１５４】
次に、図１８（ａ）に示すように、例えば減圧ＣＶＤ法により、下部電極７５を含む半導体基板１１上の全面にわたって第１のシリコン酸化膜８３及びシリコン窒化膜８４を順次堆積した後、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び容量領域Ｒcap を覆い且つ論理回路領域Ｒlogic を開口するレジストパターン８２を形成する。続いて、レジストパターン８２をマスクとして論理回路領域Ｒlogic に露出したシリコン窒化膜８４及び第１のシリコン酸化膜８３を順次エッチング除去する。
【０１５５】
次に、図１８（ｂ）に示すように、レジストパターン８２を除去した後、減圧ＣＶＤ法により、論理回路領域Ｒlogic に露出した半導体基板１１の上を含むシリコン窒化膜８４上の全面にわたって第２のシリコン酸化膜８５及び第１の導電膜７４を順次堆積する。これにより、記憶回路領域Ｒmem 及び容量領域Ｒcap には、第１のシリコン酸化膜８３、シリコン窒化膜８４及び第２のシリコン酸化膜８５からなる積層膜としてＯＮＯ膜８６が形成される。続いて、フォトリソグラフィ法により、第１の導電膜７４の上に記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【０１５６】
その後、レジストパターン７７をマスクとして第１の導電膜７４、第２のシリコン酸化膜８５、シリコン窒化膜８４及び第１のシリコン酸化膜８３を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、ＯＮＯ膜８６から電荷蓄積膜８６Ａを形成し、第１の導電膜７４から第１のゲート電極７４Ａを形成する。同時に、論理回路領域Ｒlogic においては、第２のシリコン酸化膜８５からゲート絶縁膜を形成し、第１の導電膜７４から第２のゲート電極７４Ｂを形成する。また、容量領域Ｒcap においては、ＯＮＯ膜８６から容量素子容量絶縁膜８６Ｂを形成し、第１の導電膜７４から上部電極７４Ｃを形成する。
【０１５７】
次に、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図１７に示す第４の実施形態の不揮発性半導体記憶装置が完成する。
【０１５８】
（第２の参考例）
以下に、本発明の第２の参考例について図面を参照しながら説明する。
【０１５９】
図１９は第２の参考例に係る不揮発性半導体記憶装置の断面構成を示している。図１９において、図１１に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【０１６０】
図１９に示すように、第２の参考例の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子がＭＮＯＳ型の記憶素子として形成されており、容量素子の構成が第１の実施形態と異なっている。
【０１６１】
容量領域Ｒcap の半導体基板１１上には、約２００μｍの方形領域に、第１のシリコン酸化膜８７を介して、多結晶シリコンからなる下部電極８８Ａが形成されている。ここで、下部電極８８Ａは、図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）に示す下部電極と同様に、板状の導電膜がその形状を加工されて表面積を大きくされている。下部電極８８Ａの上には、第２のシリコン酸化膜８９及び該第２のシリコン酸化膜８９の上部を窒化することにより形成されたシリコン酸窒化膜９０からなる容量素子容量絶縁膜９１Ｃを介して多結晶シリコンからなる上部電極９２Ｃが形成されている。
【０１６２】
記憶回路領域Ｒmem の半導体基板１１上には、第２のシリコン酸化膜８９及びシリコン酸窒化膜９０からなる積層膜として電荷蓄積膜９１Ａが形成されており、電荷蓄積膜９１Ａの上には多結晶シリコンからなる第１のゲート電極９２Ａが形成されている。
【０１６３】
第１のゲート電極９２Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１６４】
論理回路領域Ｒlogic の半導体基板１１上には、第２のシリコン酸化膜８９及びシリコン酸窒化膜９０からなるゲート絶縁膜９１Ｂを介して多結晶シリコンからなる第２のゲート電極９２Ｂが形成されており、該第２のゲート電極９２Ｂの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１６５】
第２の参考例に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜９１Ａ、論理回路領域Ｒlogic のゲート絶縁膜９１Ｂ及び容量領域Ｒcap の容量素子容量絶縁膜９１Ｃは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極９２Ａ、論理回路領域Ｒlogic の第２のゲート電極９２Ｂ及び容量領域Ｒcap の上部電極９２Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。勿論、これらの導電膜及び絶縁膜を別々の工程により形成してもよい。
【０１６６】
第２の参考例に係る不揮発性半導体記憶装置によると、下部電極８８Ａが導電膜により形成されているため、半導体基板１１を下部電極に用いる場合と比べて、下部電極に空乏化が生じにくくなるので、安定した容量特性を得ることができる。
【０１６７】
以下に、前述のように構成された第２の参考例の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１６８】
図２０（ａ）、図２０（ｂ）及び図２１は第２の参考例に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図２０（ａ）、図２０（ｂ）及び図２１において、図１９と同一の部材については同一の符号を付すことにより説明を省略する。
【０１６９】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【０１７０】
次に、図２０（ａ）に示すように、減圧ＣＶＤ法により、半導体基板１１上の全面にわたって、第１のシリコン酸化膜８７及び多結晶シリコンからなる第１の導電膜８８を順次堆積する。その後、フォトリソグラフィ法により、第１の導電膜８８の上に、記憶回路領域Ｒmem 及び論理回路領域Ｒlogic を開口し、且つ容量領域Ｒcap に所定の形状の開口部が形成されたレジストパターン９３を形成する。
【０１７１】
次に、図２０（ｂ）に示すように、レジストパターン９３をマスクとした異方性ドライエッチングを行うことにより、記憶回路領域Ｒmem 及び論理回路領域Ｒlogic の第１の導電膜８８を除去すると共に、容量領域Ｒcap の第１の導電膜８８を所定の形状に加工して下部電極８８Ａを形成する。続いて、ウエットエッチング法により、記憶回路領域Ｒmem 及び論理回路領域Ｒlogic と、容量領域Ｒcap において露出された部分との第１のシリコン酸化膜８７を除去する。
【０１７２】
ここで、レジストパターン９３における容量領域Ｒcap の開口部の形状を孔状、格子状又はストライプ状とすることにより、下部電極８８Ａに、それぞれ図２（ａ）、図２（ｂ）又は図２（ｃ）と対応する複数の孔部、複数の下部電極片又はストライプ状の下部電極片を形成することができる。また、エッチング時間を調整することにより、図３（ａ）、図３（ｂ）又は図３（ｃ）と対応する複数の凹部、複数の凸部又はストライプ状の複数の凸部を形成することができる。
【０１７３】
次に、レジストパターン９３を除去した後、減圧ＣＶＤ法により、下部電極８８Ａの上を含む半導体基板１１上の全面にわたって第２のシリコン酸化膜８９を堆積する。続いて、第２のシリコン酸化膜８９の上部を窒化することにより、シリコン酸窒化膜９０を形成する。これにより、第２のシリコン酸化膜８９及びシリコン酸窒化膜９０からなる積層膜としてＯＮ膜９１を形成する。
【０１７４】
次に、図２１に示すように、減圧ＣＶＤ法により、シリコン酸窒化膜９０の上に第２の導電膜９２を堆積した後、フォトリソグラフィ法により、第２の導電膜９２の上に、記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【０１７５】
その後、レジストパターン７７をマスクとして第２の導電膜９２及びシリコン酸窒化膜９０及び第２のシリコン酸化膜８９を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、第２のシリコン酸化膜８９及びシリコン酸窒化膜９０から電荷蓄積膜９１Ａを形成し、第２の導電膜９２から第１のゲート電極９２Ａを形成する。同時に、論理回路領域Ｒlogic においては、第２のシリコン酸化膜８９及びシリコン酸窒化膜９０からゲート絶縁膜９１Ｂを形成し、第２の導電膜９２から第２のゲート電極９２Ｂを形成する。また、容量領域Ｒcap においては、第２のシリコン酸化膜８９及びシリコン酸窒化膜９０から容量素子容量絶縁膜９１Ｃを形成し、第２の導電膜９２から上部電極９２Ｃを形成する。
【０１７６】
続いて、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図１９に示す第２の参考例の不揮発性半導体記憶装置が完成する。
【０１７７】
第２の参考例に係る不揮発性半導体記憶装置の製造方法によると、記憶素子の第１のゲート電極９２Ａ、論理素子の第２のゲート電極９２Ｂ及び容量素子の上部電極９２Ｃとを同時に堆積された導電膜より形成し、且つ記憶素子の電荷蓄積膜９１Ａ、論理素子のゲート絶縁膜９１Ｂ及び容量素子容量絶縁膜９１Ｃとを同時に堆積された絶縁膜より形成するため、製造コストを上昇させることなく、容量値の大きい容量素子を形成することが可能となる。
【０１７８】
（第３の参考例）
以下に、本発明の第３の参考例について図面を参照しながら説明する。
【０１７９】
図２２は第３の参考例に係る不揮発性半導体記憶装置の断面構成を示している。図２２において、図１９に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【０１８０】
図２２に示すように、第３の参考例の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子がＭＮＯＳ型の記憶素子として形成されており、容量素子の構成が第２の実施形態と異なっている。
【０１８１】
容量領域Ｒcap の半導体基板１１上には、約２００μｍの方形領域に、第１のシリコン酸化膜８７を介して、多結晶シリコンからなる下部電極８８Ａが形成されている。ここで、下部電極８８Ａは、図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）に示す下部電極と同様に、板状の導電膜がその形状を加工されて表面積を大きくされている。下部電極８８Ａの上には、第２のシリコン酸化膜８９及びシリコン窒化膜９４からなる容量素子容量絶縁膜９１Ｃを介して多結晶シリコンからなる上部電極９２Ｃが形成されている。
【０１８２】
記憶回路領域Ｒmem の半導体基板１１上には、第２のシリコン酸化膜８９及びシリコン窒化膜９４からなる積層膜として電荷蓄積膜９１Ａが形成されており、電荷蓄積膜９１Ａの上には多結晶シリコンからなる第１のゲート電極９２Ａが形成されている。
【０１８３】
第１のゲート電極９２Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１８４】
論理回路領域Ｒlogic の半導体基板１１上には、第２のシリコン酸化膜８９及びシリコン窒化膜９４からなるゲート絶縁膜９１Ｂを介して多結晶シリコンからなる第２のゲート電極９２Ｂが形成されており、該第２のゲート電極９２Ｂの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０１８５】
第３の参考例に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜９１Ａ、論理回路領域Ｒlogic のゲート絶縁膜９１Ｂ及び容量領域Ｒcap の容量素子容量絶縁膜９１Ｃは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極９２Ａ、論理回路領域Ｒlogic の第２のゲート電極９２Ｂ及び容量領域Ｒcap の上部電極９２Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。勿論、これらの導電膜及び絶縁膜を別々の工程により形成してもよい。
【０１８６】
また、第３の参考例に係る不揮発性半導体記憶装置によると、下部電極８８Ａが導電膜により形成されているため、半導体基板１１を下部電極に用いる場合と比べて、下部電極に空乏化が生じにくくなるため、安定した容量特性を得ることができる。
【０１８７】
また、第３の参考例の不揮発性半導体記憶装置によると、容量素子容量絶縁膜９１Ｃが第２のシリコン酸化膜８９及びシリコン窒化膜９４からなる積層膜により構成されているため、シリコン酸窒化膜９０を用いる場合と比べて、下部電極８８Ａの形状が変動しにくくなるので、容量素子容量絶縁膜９１Ｃの信頼性を向上できる。
【０１８８】
以下に、前述のように構成された第３の参考例の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０１８９】
図２３（ａ）及び図２３（ｂ）は第３の参考例に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図２３（ａ）及び図２３（ｂ）において、図２２と同一の部材については同一の符号を付すことにより説明を省略する。
【０１９０】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【０１９１】
次に、図２０（ａ）に示す工程と同様にして、半導体基板１１上の全面にわたって第１のシリコン酸化膜８７及び第１の導電膜８８を堆積する。
【０１９２】
次に、図２３（ａ）に示すように、第１の導電膜８８をパターニングして下部電極８８Ａを形成した後、減圧ＣＶＤ法により、下部電極８８Ａの上を含む半導体基板１１上の全面にわたって第２のシリコン酸化膜８９及びシリコン窒化膜９４を順次堆積する。これにより、第２のシリコン酸化膜８９及びシリコン窒化膜９４からなる積層膜としてＯＮ膜９１を形成する。
【０１９３】
次に、図２３（ｂ）に示すように、減圧ＣＶＤ法により、シリコン窒化膜９４の上に第２の導電膜９２を堆積した後、フォトリソグラフィ法により、第２の導電膜９２の上に、記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【０１９４】
その後、レジストパターン７７をマスクとして第２の導電膜９２及びシリコン窒化膜９４及び第２のシリコン酸化膜８９を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、第２のシリコン酸化膜８９及びシリコン窒化膜９４から電荷蓄積膜９１Ａを形成し、第２の導電膜９２から第１のゲート電極９２Ａを形成する。同時に、論理回路領域Ｒlogic においては、第２のシリコン酸化膜８９及びシリコン窒化膜９４からゲート絶縁膜９１Ｂを形成し、第２の導電膜９２から第２のゲート電極９２Ｂを形成する。また、容量領域Ｒcap においては、第２のシリコン酸化膜８９及びシリコン窒化膜９４から容量素子容量絶縁膜９１Ｃを形成し、第２の導電膜９２から上部電極９２Ｃを形成する。
【０１９５】
続いて、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図２２に示す第３の参考例の不揮発性半導体記憶装置が完成する。
【０１９６】
（第４の参考例）
以下に、本発明の第４の参考例について図面を参照しながら説明する。
【０１９７】
図２４は第４の参考例に係る不揮発性半導体記憶装置の断面構成を示している。図２４において、図１９に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【０１９８】
図２４に示すように、第４の参考例の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子がＭＮＯＳ型の記憶素子として形成されており、容量素子の構成が第３の実施形態と異なっている。
【０１９９】
容量領域Ｒcap の半導体基板１１上には、約２００μｍの方形領域に、第１のシリコン酸化膜８７を介して、多結晶シリコンからなる下部電極８８Ａが形成されている。ここで、下部電極８８Ａは、図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）に示す下部電極と同様に、板状の導電膜がその形状を加工されて表面積を大きくされている。下部電極８８Ａの上には、第２のシリコン酸化膜９５、第３のシリコン酸化膜９６及びシリコン窒化膜９７からなる容量素子容量絶縁膜９１Ｃを介して多結晶シリコンからなる上部電極９２Ｃが形成されている。
【０２００】
記憶回路領域Ｒmem の半導体基板１１上には、第２のシリコン酸化膜９５、第３のシリコン酸化膜９６及びシリコン窒化膜９７からなる積層膜として電荷蓄積膜９１Ａが形成されており、電荷蓄積膜９１Ａの上には多結晶シリコンからなる第１のゲート電極９２Ａが形成されている。
【０２０１】
第１のゲート電極９２Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０２０２】
論理回路領域Ｒlogic の半導体基板１１上には、第３のシリコン酸化膜９６及びシリコン窒化膜９７を介して多結晶シリコンからなる第２のゲート電極９２Ｂが形成されている。ここで、第３のシリコン酸化膜９６及びシリコン窒化膜９７は論理素子のゲート絶縁膜となる。また、該第２のゲート電極９２Ｂの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０２０３】
第４の参考例に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜９１Ａ及び容量領域Ｒcap の容量素子容量絶縁膜９１Ｃは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極９２Ａ、論理回路領域Ｒlogic の第２のゲート電極９２Ｂ及び容量領域Ｒcap の上部電極９２Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。勿論、これらの導電膜及び絶縁膜を別々の工程により形成してもよい。
【０２０４】
また、第４の参考例に係る不揮発性半導体記憶装置によると、下部電極８８Ａが導電膜により形成されているため、半導体基板１１を下部電極に用いる場合と比べて、下部電極に空乏化が生じにくくなるため、安定した容量特性を得ることができる。
【０２０５】
また、第４の参考例の不揮発性半導体記憶装置によると、電荷蓄積膜９１Ａ及び容量素子容量絶縁膜９１Ｃが第２のシリコン酸化膜９５、第３のシリコン酸化膜９６及びシリコン窒化膜９７からなる積層膜により形成されているため、電荷蓄積膜９１Ａ及び容量素子容量絶縁膜９１Ｃの信頼性を向上できる。また、第３のシリコン酸化膜９６及びシリコン窒化膜９７を論理素子のゲート絶縁膜として用いるため、１層のシリコン酸化膜を用いる場合と比べて、信頼性を低下することなく薄膜化が可能となる。
【０２０６】
以下に、前述のように構成された第４の参考例の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０２０７】
図２５（ａ）及び図２５（ｂ）は第４の参考例に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図２５（ａ）及び図２５（ｂ）において、図２４と同一の部材については同一の符号を付すことにより説明を省略する。
【０２０８】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【０２０９】
次に、図２０（ａ）に示す工程と同様にして、半導体基板１１上の全面にわたって第１のシリコン酸化膜８７及び第１の導電膜８８を堆積する。
【０２１０】
次に、図２５（ａ）に示すように、第１の導電膜８８をパターニングして下部電極８８Ａを形成した後、減圧ＣＶＤ法により、下部電極８８Ａの上を含む半導体基板１１上の全面にわたって第２のシリコン酸化膜９５を堆積する。続いて、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び容量領域Ｒcap を覆い且つ論理回路領域Ｒlogic を開口するレジストパターン８２を形成する。その後、レジストパターン８２をマスクとしたウエットエッチング法により、論理回路領域Ｒlogic に露出した第２のシリコン酸化膜９５を除去する。
【０２１１】
次に、図２５（ｂ）に示すように、レジストパターン８２を除去した後、減圧ＣＶＤ法により、論理回路領域Ｒlogic に露出した半導体基板１１の上と、第２のシリコン酸化膜９５の上とに第３のシリコン酸化膜９６、シリコン窒化膜９７及び第２の導電膜９２を順次堆積する。これにより、記憶回路領域Ｒmem 及び容量領域Ｒcap には、第２のシリコン酸化膜９５、第３のシリコン酸化膜９６及びシリコン窒化膜９７からなる積層膜としてＯＮ膜９１が形成される。続いて、フォトリソグラフィ法により、第２の導電膜９２の上に、記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【０２１２】
その後、レジストパターン７７をマスクとして第２の導電膜９２及びシリコン窒化膜９７、第３のシリコン酸化膜９６及び第２のシリコン酸化膜９５を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、第２のシリコン酸化膜９５、第３のシリコン酸化膜９６及びシリコン窒化膜９７から電荷蓄積膜９１Ａを形成し、第２の導電膜９２から第１のゲート電極９２Ａを形成する。同時に、論理回路領域Ｒlogic においては、第３のシリコン酸化膜９６及びシリコン窒化膜９７からゲート絶縁膜を形成し、第２の導電膜９２から第２のゲート電極９２Ｂを形成する。また、容量領域Ｒcap においては、第２のシリコン酸化膜９５、第３のシリコン酸化膜９６及びシリコン窒化膜９７から容量素子容量絶縁膜９１Ｃを形成し、第２の導電膜９２から上部電極９２Ｃを形成する。
【０２１３】
続いて、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図２４に示す第４の参考例の不揮発性半導体記憶装置が完成する。
【０２１４】
（第５の参考例）
以下に、本発明の第５の参考例について図面を参照しながら説明する。
【０２１５】
図２６は第５の参考例に係る不揮発性半導体記憶装置の断面構成を示している。図２６において、図１９に示す不揮発性半導体記憶装置と同一の部材については同一の符号を付すことにより説明を省略する。
【０２１６】
図２６に示すように、第５の参考例の不揮発性半導体装置は、記憶回路領域Ｒmem に形成される記憶素子がＭＯＮＯＳ型の記憶素子として形成されており、容量素子の構成が第４の実施形態と異なっている。
【０２１７】
容量領域Ｒcap の半導体基板１１上には、約２００μｍの方形領域に、第１のシリコン酸化膜８７を介して、多結晶シリコンからなる下部電極８８Ａが形成されている。ここで、下部電極８８Ａは、図２（ａ）〜図２（ｃ）及び図３（ａ）〜図３（ｃ）に示す下部電極と同様に、板状の導電膜がその形状を加工されて表面積を大きくされている。下部電極８８Ａの上には、第２のシリコン酸化膜９８、シリコン窒化膜９９及び第３のシリコン酸化膜１００からなる容量素子容量絶縁膜１０１Ｂを介して多結晶シリコンからなる上部電極９２Ｃが形成されている。
【０２１８】
記憶回路領域Ｒmem の半導体基板１１上には、第２のシリコン酸化膜９８、シリコン窒化膜９９及び第３のシリコン酸化膜１００からなる積層膜として電荷蓄積膜１０１Ａが形成されており、電荷蓄積膜１０１Ａの上には多結晶シリコンからなる第１のゲート電極９２Ａが形成されている。
【０２１９】
第１のゲート電極９２Ａの両側面上にはサイドウォール２０が形成されている。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０２２０】
論理回路領域Ｒlogic の半導体基板１１上には、第３のシリコン酸化膜１００を介して多結晶シリコンからなる第２のゲート電極９２Ｂが形成されおり、該第２のゲート電極９２Ｂの両側面上にはサイドウォール２０が形成されている。ここで、第３のシリコン酸化膜１００は論理素子のゲート絶縁膜となる。また、半導体基板１１の上部におけるサイドウォール２０の下側及び側方の領域にはソース・ドレイン領域２１が形成されている。
【０２２１】
第５の参考例に係る不揮発性半導体記憶装置において、記憶回路領域Ｒmem の電荷蓄積膜１０１Ａ及び容量領域Ｒcap の容量素子容量絶縁膜１０１Ｂは同時に形成された絶縁膜からなり、且つ記憶回路領域Ｒmem の第１のゲート電極９２Ａ、論理回路領域Ｒlogic の第２のゲート電極９２Ｂ及び容量領域Ｒcap の上部電極９２Ｃは同時に形成された導電膜からなることが好ましい。このようにすると、記憶素子の形成工程と容量素子の形成工程との一部を共通化できる。勿論、これらの導電膜及び絶縁膜を別々の工程により形成してもよい。
【０２２２】
また、第５の参考例に係る不揮発性半導体記憶装置によると、下部電極８８Ａが導電膜により形成されているため、半導体基板１１を下部電極に用いる場合と比べて、下部電極に空乏化が生じにくくなるため、安定した容量特性を得ることができる。
【０２２３】
また、第５の参考例の不揮発性半導体記憶装置によると、電荷蓄積膜１０１Ａ及び容量素子容量絶縁膜１０１Ｂが第２のシリコン酸化膜９８、シリコン窒化膜９９及び第３のシリコン酸化膜１００からなる積層膜（ＯＮＯ膜）により形成されているため、ＯＮ膜を用いる構成と比べて電荷蓄積膜１０１Ａ及び容量素子容量絶縁膜１０１Ｂの信頼性を向上できる
以下に、前述のように構成された第５の参考例の不揮発性半導体記憶装置の製造方法について図面を参照しながら説明する。
【０２２４】
図２７（ａ）及び図２７（ｂ）は第５の参考例に係る不揮発性半導体記憶装置の製造方法の工程順の断面構成を示している。図２７（ａ）及び図２７（ｂ）において、図２６と同一の部材については同一の符号を付すことにより説明を省略する。
【０２２５】
まず、図５（ａ）に示す工程と同様にして、半導体基板１１の上に素子分離絶縁膜１２を形成することにより、互いに絶縁分離された記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap を区画する。
【０２２６】
次に、図２０（ａ）に示す工程と同様にして、半導体基板１１上の全面にわたって第１のシリコン酸化膜８７及び第１の導電膜８８を堆積する。
【０２２７】
次に、図２７（ａ）に示すように、第１の導電膜８８をパターニングして下部電極８８Ａを形成した後、減圧ＣＶＤ法により、下部電極８８Ａの上を含む半導体基板１１上の全面にわたって第２のシリコン酸化膜９８及びシリコン窒化膜９９を順次堆積する。続いて、フォトリソグラフィ法により、記憶回路領域Ｒmem 及び容量領域Ｒcap を覆い且つ論理回路領域Ｒlogic を開口するレジストパターン８２を形成する。その後、レジストパターン８２をマスクとして論理回路領域Ｒlogic に露出したシリコン窒化膜９９及び第２のシリコン酸化膜９８を順次エッチング除去する。
【０２２８】
次に、図２７（ｂ）に示すように、レジストパターン８２を除去した後、減圧ＣＶＤ法により、論理回路領域Ｒlogic に露出した半導体基板１１の上と、シリコン窒化膜９９の上とに第３のシリコン酸化膜１００及び第２の導電膜９２を順次堆積する。これにより、記憶回路領域Ｒmem 及び容量領域Ｒcap には、第２のシリコン酸化膜９８、シリコン窒化膜９９及び第３のシリコン酸化膜１００からなる積層膜としてＯＮＯ膜１０１が形成される。続いて、フォトリソグラフィ法により、第２の導電膜９２の上に、記憶回路領域Ｒmem 、論理回路領域Ｒlogic 及び容量領域Ｒcap にそれぞれ記憶素子、論理素子及び容量素子をパターニングするレジストパターン７７を形成する。
【０２２９】
その後、レジストパターン７７をマスクとして第２の導電膜９２、第３のシリコン酸化膜１００、シリコン窒化膜９９及び第２のシリコン酸化膜９８を順次エッチング除去する。これにより、記憶回路領域Ｒmem においては、第２のシリコン酸化膜９８、シリコン窒化膜９９及び第３のシリコン酸化膜１００から電荷蓄積膜１０１Ａを形成し、第２の導電膜９２から第１のゲート電極９２Ａを形成する。同時に、論理回路領域Ｒlogic においては、第３のシリコン酸化膜１００からゲート絶縁膜を形成し、第２の導電膜９２から第２のゲート電極９２Ｂを形成する。また、容量領域Ｒcap においては、第２のシリコン酸化膜９８、シリコン窒化膜９９及び第３のシリコン酸化膜１００から容量素子容量絶縁膜１０１Ｂを形成し、第２の導電膜９２から上部電極９２Ｃを形成する。
【０２３０】
続いて、図８に示す工程と同様にして、サイドウォール形成用の絶縁膜を形成し、異方性ドライエッチングを行うことにより、記憶素子、論理素子及び容量素子のそれぞれの側面上に自己整合的にサイドウォール２０を形成する。その後、サイドウォール２０をマスクとして不純物を注入してソース・ドレイン領域２１を形成することにより、図２６に示す第５の参考例の不揮発性半導体記憶装置が完成する。
【０２３１】
【発明の効果】
本発明の不揮発性半導体記憶装置及びその製造方法によると、容量素子の下部電極はその形状が加工されることによって下部電極の表面積を増大させているため、容量素子の専有面積を増大させることなく容量素子の容量値を増大させることが可能となる。これにより、不揮発性半導体記憶装置の微細化を妨げることなく低電圧化に用いることができる容量素子を得ることが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の参考例に係る不揮発性半導体記憶装置を示す構成断面図である。
【図２】  本発明の第１の参考例に係る容量素子の下部電極を示し、（ａ）は第１の形状を示す斜視図であり、（ｂ）は第２の形状を示す斜視図であり、（ｃ）は第３の形状を示す斜視図である。
【図３】  （ａ）〜（ｃ）は本発明の第１の参考例に係る容量素子の下部電極の一変形例を示す斜視図であり、図２（ａ）〜図２（ｃ）とそれぞれ対応する斜視図である。
【図４】  本発明の第１の参考例に係る容量素子の下部電極の一部を示す断面図である。
【図５】  （ａ）及び（ｂ）は本発明の第１の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図６】  （ａ）及び（ｂ）は本発明の第１の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図７】  （ａ）及び（ｂ）は本発明の第１の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図８】  本発明の第１の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図９】  （ａ）及び（ｂ）は本発明の第１の参考例に係る不揮発性半導体記憶装置の製造方法の変形例を示す工程順の構成断面図である。
【図１０】  本発明の第１の参考例に係る不揮発性半導体記憶装置の製造方法の変形例を示す工程順の構成断面図である。
【図１１】  本発明の第１の実施形態に係る不揮発性半導体記憶装置を示す構成断面図である。
【図１２】  （ａ）及び（ｂ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１３】  本発明の第２の実施形態に係る不揮発性半導体記憶装置を示す構成断面図である。
【図１４】  （ａ）及び（ｂ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１５】  本発明の第３の実施形態に係る不揮発性半導体記憶装置を示す構成断面図である。
【図１６】  （ａ）及び（ｂ）は本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１７】  本発明の第４の実施形態に係る不揮発性半導体記憶装置を示す構成断面図である。
【図１８】  （ａ）及び（ｂ）は本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図１９】  本発明の第２の参考例に係る不揮発性半導体記憶装置を示す構成断面図である。
【図２０】  （ａ）及び（ｂ）は本発明の第２の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２１】  本発明の第２の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２２】  本発明の第３の参考例に係る不揮発性半導体記憶装置を示す構成断面図である。
【図２３】  （ａ）及び（ｂ）は本発明の第３の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２４】  本発明の第４の参考例に係る不揮発性半導体記憶装置を示す構成断面図である。
【図２５】  （ａ）及び（ｂ）は本発明の第４の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【図２６】  本発明の第５の参考例に係る不揮発性半導体記憶装置を示す構成断面図である。
【図２７】  （ａ）及び（ｂ）は本発明の第５の参考例に係る不揮発性半導体記憶装置の製造方法を示す工程順の構成断面図である。
【符号の説明】
１１    半導体基板
１１ａ  凹部
１２    素子分離絶縁膜
１３    トンネル絶縁膜
１４    浮遊ゲート電極
１５    第１のシリコン酸化膜
１６    シリコン窒化膜
１７    第２のシリコン酸化膜
１８    記憶素子容量絶縁膜
１９    制御ゲート電極
２０    サイドウォール
２１    ソース・ドレイン領域
２２    ゲート絶縁膜
２３    ゲート電極
２４    下部電極
２５    容量素子容量絶縁膜
２６    上部電極
３１    半導体基板
３２    素子分離絶縁膜
３３    孔部
３３Ａ  凹部
３４    下部電極
３４ａ  下部電極片（島状）
３４ｂ  下部電極片（ストライプ状）
３４ｃ  凸部
３４ｄ  凸部（ストライプ状）
５１    半導体基板
５２    素子分離絶縁膜
５３    第１の絶縁膜
５３Ａ  トンネル絶縁膜
５４    第１の導電膜
５４Ａ  下部電極
５４Ｂ  浮遊ゲート電極
５５    レジストパターン
５６    第１のシリコン酸化膜
５７    シリコン窒化膜
５８    ＯＮ膜（第２の絶縁膜）
５９    レジストパターン
６０    第２のシリコン酸化膜（第３の絶縁膜）
６０Ａ  ゲート絶縁膜
６１    ＯＮＯ膜
６１Ａ  記憶素子容量絶縁膜
６２Ｂ  容量素子容量絶縁膜
６２    第２の導電膜
６２Ａ  制御ゲート電極
６２Ｂ  ゲート電極
６２Ｃ  上部電極
６３    レジストパターン
６４    レジストパターン
６５    サイドウォール
６６    ソース・ドレイン領域
６７    レジストパターン
７１    シリコン酸化膜（第１の絶縁膜）
７２    シリコン酸窒化膜（第２の絶縁膜）
７３    ＯＮ膜（絶縁膜）
７３Ａ  電荷蓄積膜
７３Ｂ  ゲート絶縁膜
７３Ｃ  容量素子容量絶縁膜
７４    第１の導電膜（導電膜）
７４Ａ  第１のゲート電極
７４Ｂ  第２のゲート電極
７４Ｃ  上部電極
７５    下部電極
７６    レジストパターン
７７    レジストパターン
７８    シリコン窒化膜（第２の絶縁膜）
７９    第１のシリコン酸化膜（第１の絶縁膜）
８０    第２のシリコン酸化膜（第２の絶縁膜）
８１    シリコン窒化膜（第３の絶縁膜）
８２    レジストパターン
８３    第１のシリコン酸化膜（第１の絶縁膜）
８４    シリコン窒化膜（第２の絶縁膜）
８５    第２のシリコン酸化膜（第３の絶縁膜）
８６    ＯＮＯ膜（絶縁膜）
８６Ａ  電荷蓄積膜
８６Ｂ  容量素子容量絶縁膜
８７    第１のシリコン酸化膜（第１の絶縁膜）
８８    第１の導電膜
８８Ａ  下部電極
８９    第２のシリコン酸化膜（第２の絶縁膜）
９０    シリコン酸窒化膜（第３の絶縁膜）
９１    ＯＮ膜（絶縁膜）
９１Ａ  容量素子容量絶縁膜
９１Ｂ  電荷蓄積膜
９１Ｃ  ゲート絶縁膜
９２    第２の導電膜
９２Ａ  上部電極
９２Ｂ  第１のゲート電極
９２Ｃ  第２のゲート電極
９３    レジストパターン
９４    シリコン窒化膜（第３の絶縁膜）
９５    第２のシリコン酸化膜（第２の絶縁膜）
９６    第３のシリコン酸化膜（第３の絶縁膜）
９７    シリコン窒化膜（第４の絶縁膜）
９８    第２のシリコン酸化膜（第２の絶縁膜）
９９    シリコン窒化膜（第３の絶縁膜）
１００    第３のシリコン酸化膜（第４の絶縁膜）
１０１    ＯＮＯ膜（絶縁膜）
１０１Ａ  電荷蓄積膜
１０１Ｂ  容量素子容量絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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