(57)【特許請求の範囲】
【請求項１】
入力データ速度の範囲を超えて動作可能なリサンプリング回路であって、
サンプル入力、制御入力、サンプル出力を有する多相有限インパルス応答（ＦＩＲ）インタポレータと、
前記多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力と制御入力とサンプル出力とを有する多項インタポレータと、
周波数制御語を受ける入力と、入力データ速度の範囲を超えての動作を可能とするために、前記ＦＩＲインタポレータの前記制御入力に接続されたＮｃ整数ビット及び前記多項インタポレータの制御入力に接続されたＮｆ小数ビットに分割される出力とを有する数値制御発振器（ＮＣＯ）とを有するリサンプリング回路。
【請求項２】
基準クロック信号を発生させる基準クロックを用いることを特徴とする請求項１記載のリサンプリング回路であって、
前記ＮＣＯは更に、基準クロック信号に基づくサンプルクロック信号を発生させるサンプルクロック発生手段を有し、
前記多相ＦＩＲインタポレータは更に、前記サンプルクロック発生手段からのサンプルクロック信号を受けるサンプルクロック入力を有し、
前記多項インタポレータはまた、前記基準クロックに接続された前記多項インタポレータからの出力サンプルをクロッキングする入力を有し、これにより前記多項インタポレータからの出力サンプルは基準クロック信号に基づいてクロックアウトされるリサンプリング回路。
【請求項３】
前記サンプルクロック発生手段は、前記ＮＣＯの全キャリー出力を有し、前記ＮＣＯは更に、Ｎｃ、Ｎｆ、サンプルクロック信号の周波数の中の少なくとも１つの選択を可能とする選択手段を有する請求項２記載のリサンプリング回路。
【請求項４】
前記多相ＦＩＲインタポレータは、２Ｎｃに等しい位相の数を有し、好ましくは、Ｎｃは４に等しく、位相の数は１６に等しい請求項１乃至３のうち何れか１項記載のリサンプリング回路。
【請求項５】
前記多相ＦＩＲインタポレータはまた、前記多相ＦＩＲインタポレータからの出力サンプルをクロッキングする入力を有し、
前記多項インタポレータはまた、前記多項インタポレータへの入力サンプルをクロッキングする入力を有し、
前記ＮＣＯは更に、前記多相ＦＩＲインタポレータからの出力サンプルをクロッキングする入力と、前記多項インタポレータへの入力サンプルをクロッキングする入力との両方への中間クロック信号を発生させる中間クロッキング手段を有し、
前記中間クロッキング手段は、Ｎｆ小数ビットに対する前記ＮＣＯのキャリー出力を有する請求項１記載のリサンプリング回路。
【請求項６】
サンプル入力、制御入力、サンプル出力を有する多相有限インパルス応答（ＦＩＲ）インタポレータと、
周波数制御語を受ける入力と、前記多相ＦＩＲインタポレータの制御入力に接続されたＮｃ整数ビット及びＮｆ小数ビットとに分割される出力とを有する数値制御発生器（ＮＣＯ）とよりなるリサンプリング回路であって、
前記ＮＣＯは更に、基準クロック信号に基づくサンプルクロック信号を発生させるサンプルクロック発生手段を有し、
前記多相ＦＩＲインタポレータは更に、前記サンプルクロック発生手段からのサンプルクロック信号を受けるサンプルクロック入力を有し、
前記サンプルクロック発生手段は、前記ＮＣＯの全キャリー出力を使用するリサンプリング回路。
【請求項７】
前記ＮＣＯは更に、Ｎｃ、Ｎｆ、サンプルクロック信号の周波数の中の少なくとも１つの選択を可能とする選択手段を有し、前記多相ＦＩＲインタポレータは２Ｎｃに等しい位相数を有する請求項６記載のリサンプリング回路。
【請求項８】
サンプル入力、制御入力、サンプル出力を有する多相有限インパルス応答（ＦＩＲ）インタポレータと、
前記多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力及び制御入力とサンプル出力とを有する多項インタポレータと、
周波数制御語を受け取る入力と、前記多相ＦＩＲフィルタの制御入力に接続されたＮｃ整数ビット及び入力データ速度の範囲を超えての動作を可能とする前記多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割される出力とを有する数値制御発振器とを有する少なくても１つのリサンプリング回路と、
前記少なくとも１つのリサンプリング回路に接続された少なくとも１つのミキサとよりなる変調器。
【請求項９】
基準クロック信号を発生させる基準クロックを有し、
前記ＮＣＯは更に、基準クロック信号に基づいてサンプルクロック信号を発生させるサンプルクロック信号発生手段を有し、
前記多相ＦＩＲインタポレータは更に、前記サンプルクロック発生手段からのサンプルクロック信号を受けるサンプルクロック入力を有し、
前記多項インタポレータはまた、前記基準クロックに接続された前記多項インタポレータからの出力サンプルをクロッキングする入力を有し、
前記多項インタポレータからの出力サンプルは、基準クロック信号に基づいてクロックアウトされ、
前記サンプルクロック発生手段は、前記ＮＣＯの全キャリー出力を有し、
前記ＮＣＯは更に、Ｎｃ、Ｎｆ、サンプルクロック信号の周波数の中の少なくとも１つの選択を可能とする選択手段を有する請求項８記載の変調器。
【請求項１０】
前記多相ＦＩＲインタポレータは、２Ｎｃに等しい位相数を有し、Ｎｃは４に等しく、位相数は１６に等しい請求項８又は９記載の変調器。
【請求項１１】
入力データ速度の範囲を超えて動作可能なリサンプリング回路を制御する方法であって、
該リサンプリング回路は、サンプル入力、制御入力、サンプル出力を有する多相有限インパルス応答（ＦＩＲ）インタポレータと、前記多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力及び制御入力とサンプル出力とを有する多項インタポレータとを有し、前記方法は、
周波数制御語を受ける入力と出力とを有する数値制御発振器を設ける段階と、
ＮＣＯの出力を前記多相ＦＩＲインタポレータの制御入力に接続されたＮｃ整数ビットと、入力データ速度の範囲を超えての動作を可能とする前記多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割する段階とを有するリサンプリング回路の制御方法。
【請求項１２】
基準クロック信号を発生する段階と、
基準クロック信号に基づいてサンプルクロック信号を発生させるＮＣＯを使用する段階と、
多相ＦＩＲインタポレータでサンプルクロック信号を受ける段階とを有し、
サンプルクロック信号を発生する段階は、基準クロック信号に基づいて多項インタポレータからの出力サンプルをクロッキングする段階であって、前記サンプルクロック信号を発生する段階はＮＣＯの全キャリー出力を用いて前記サンプルクロック信号を発生させる段階と、
Ｎｃ、Ｎｆ、サンプルクロック信号の周波数の中の少なくとも１つの選択する段階であって、前記分割する段階は、２Ｎｃが多相ＦＩＲインタポレータの位相数に等しくなるよう出力を分割する段階とを更に有する請求項１１記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号処理の分野に係り、デジタル入力信号をリサンプリングする回路及び関連する方法に係るものである。
【０００２】
【従来の技術】
デジタル信号処理回路は、ベースバンドから選択されたＲＦチャンネルへ単一周波数変換を必要とするケーブル伝送システムにおける逆チャンネルへ送信されたデータに対する変調器に対するデジタル信号処理に関する米国特許第５，４１２，３５２号の明細書に開示されているように、多くの電子回路、例えば、変調器、復調器、波形合成器等に利用される。この変調器は、トランスバーサル有限インパルス応答（ＦＩＲ）フィルタ付きの直列から並列への差動４相位相偏移変調（ＱＰＳＫ）エンコーダと、ベースバンド信号を所望のＲＦチャンネルへ直接に変換するためにＰＳＫデータをシングルミクサ段階へ接続するインタポレーションフィルタとを含む。
【０００３】
米国特許第５，４２５，０５７号の明細書は、非同期サンプリングパルスを使う狭帯域ＰＳＫ復調器を開示している。特に、復調器は、従来のＦＩＲフィルタの不利な点の１つは、入力サンプル速度とＦＩＲフィルタの出力速度との間の一定の割合を必要とするということが認められるレイズドコサインフィルタの平方根を得るために８つのシンボルの時間間隔にわたるデジタルフィルタを提供する。
【０００４】
残念ながら、従来の２段リサンプラーは、可能な入力データ速度の多様性で互換性を近似する直列の２つに分けられた回路を使用する。そのような近似は、好ましくない周波数成分を生ずる。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、２段リサンプリングに対してのように、可能な入力データ速度の多様性に適応できるデジタル信号処理用の回路を提供することである。
【０００６】
【課題を解決するための手段】
都合のよいことに、リサンプリング回路は、多相有限インパルス応答（ＦＩＲ）インタポレータと、多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力を有する多項インタポレータと、ＦＩＲインタポレータの制御入力に接続されたＮｃ整数ビットと多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割される出力を有する数値制御発振器とを有する。本回路は、また、基準クロック信号を発生させる基準クロックを含んでもよい。該ＮＣＯは、更に好ましくは基準クロック信号に基づいてサンプルクロック信号を発生するサンプルクロック発生手段を有する。ＦＩＲインタポレータは、更に好ましくはサンプルクロック発生手段からサンプルクロック信号を受けるサンプルクロック入力を有する。加えて、多項インタポレータは、また好ましくは、基準クロックに接続された入力を有し、多項インタポレータからの出力サンプルが基準クロック信号に基づいてクロックアウトされる。
【０００７】
サンプルクロック発生手段は、ＮＣＯのキャリー出力により提供される。当該ＮＣＯは、また好ましくはＮｃ、Ｎｆ、サンプルクロック信号の周波数の中の少なくとも１つの選択をさせる選択手段を有する。多相ＦＩＲインタポレータは、好ましくは２Ncに等しい位相の数を有する。例えば、Ｎｃは４に等しくてよく、それゆえ、位相の数は１６に等しい。
【０００８】
当該ＦＩＲインタポレータはまた、ＦＩＲインタポレータからの出力サンプルをクロッキングする入力を有し、多項インタポレータは、また好ましくは多項インタポレータへの入力サンプルをクロッキングする入力を有する。従って、ＮＣＯはまた、ＦＩＲインタポレータからの出力サンプルをクロッキングする入力と、多相インタポレータへの入力サンプルをクロッキングする入力との両方へ中間クロック信号を発生する中間クロッキング手段を有する。中間クロッキング手段は、ＮＣＯのＮｆ小数部からのキャリー出力を供給される。
【０００９】
多項インタポレータは、例えば、２次インタポレータ、複２次インタポレータ又は、３次インタポレータの中の１つにより設けられる。加えて、２段リサンプリング回路は、更に１つ又は複数のミキサと結合される場合、変調器回路で使用されてもよい。
本発明は、入力データ速度の範囲を超えて動作可能なリサンプリング回路を含み、
前記リサンプリング回路は、
サンプル入力、制御入力、サンプル出力を有する多相有限インパルス応答（ＦＩＲ）インタポレータと、
前記多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力及び制御入力とサンプル出力とを有する多項インタポレータと、
周波数制御語（ＮＣＯ）を受ける入力と、前記ＦＩＲインタポレータの前記制御入力に接続されたＮｃ整数ビット及び入力データ速度の範囲を超えての動作を許可する前記多項インタポレータの制御入力に接続されたＮｆ小数ビットに分割される出力とを有する数値制御発振器よりなる。
【００１０】
本発明はまた、少なくとも１つのリサンプリング回路と、前記少なくとも１つのリサンプリング回路に接続された少なくとも１つのミキサとよりなる変調器を含み、
前記少なくとも１つのリサンプリング回路は、
サンプル入力、制御入力、サンプル出力を有する多相有限インパルス応答インタポレータと、
前記多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力及び制御入力とサンプル出力とを有する多項インタポレータと、
周波数制御語を受ける入力と、前記多相ＦＩＲフィルタの制御入力に接続されたＮｃ整数ビット及び入力データ速度の範囲を超えての動作を許可する前記多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割される出力とを有する数値制御発振器とよりなる。
【００１１】
本発明は更に、入力データ速度の範囲を超えて動作可能なリサンプリング回路を制御する方法を含み、
該リサンプリング回路は、サンプル入力、制御入力、サンプル出力を有する多相有限インパルス応答（ＦＩＲ）インタポレータと、前記多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力及び制御入力とサンプル出力とを有する多項インタポレータとよりなり、
前記方法は、
周波数制御語を受ける入力と出力とを有する数値制御発振器を設け、
ＮＣＯの出力を前記多相ＦＩＲインタポレータの制御入力に接続されたＮｃ整数ビットと、入力データ速度の範囲を超えての動作を許可する前記多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割する段階よりなる。
【００１２】
有利なことに、入力データ速度の範囲を超えて動作可能なリサンプリング回路の制御方法が提供され、
好ましくは多相ＦＩＲインタポレータと、ペイルフェイスＦＩＲインタポレータのサンプル出力に接続されたサンプル入力を持つ多項インタポレータとよりなる形のものである。この方法は、好ましくは周波数制御語（ＮＣＯ）を受ける入力と出力とを有する数値制御発信器を設け、
ＮＣＯの出力をＦＩＲインタポレータの制御入力に接続されたＮｃ整数ビットと、入力データ速度の範囲を超えての動作を許可するための多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割する段階よりなる。
【００１３】
【発明の実施の形態】
本発明の例を以下、添付の図面と共に説明する。
一対のＮＣＯ制御リサンプリング回路２０は、図１に示すように変調器１０に含まれる。当業者には容易に理解されるように、変調器１０は、Ｉ入力により駆動される第一のリサンプリング回路２０ａとＱ入力により駆動される第二のリサンプリング回路２０ｂとを含む。リサンプリング回路２０ａ、２０ｂの出力は、図示の実施例中それぞれのミキサ２１ａ、２１ｂに結合される。ミキサ２１ａ、２１ｂはそれぞれキャリアＮＣＯ２４からのコサイン及びサイン波形で駆動される。図示のマイクロプロセッサ２５は、第一及び第二のリサンプリング回路２０ａ、２０ｂのそれぞれの周波数及び起動位相とミキシング段用のキャリアＮＣＯ２４の周波数とを制御する。ミキサ２１ａ、２１ｂの出力は、加算器２３に結合され、その出力は、図示の具体例中、デジタル−アナログ変換器２７に接続されている。
【００１４】
図２に示すように、ＮＣＯ制御リサンプリング回路２０は、多相有限インパルス応答（ＦＩＲ）インタポレータ３０と、多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力を有する多項インタポレータ３１と、ＮＣＯ３２とを含む。ＮＣＯ３２は、ＦＩＲインタポレータ３０のフィルタ制御入力に接続されたＮｃ整数ビットと、多項インタポレータ３１の制御入力に接続されたＮｆ小数ビットとに分割される出力を有する。ＦＩＲインタポレータ３０の制御入力は、位相を選択し、多項インタポレータ３１に対してΔＸを制御する。
【００１５】
本発明のリサンプリング回路２０で使用されるタイプの市販のＮＣＯは、例えばＨＳＰ４５１１６Ａの表示で本出願人より入手可能である。本発明に適するような市販のＦＩＲフィルタ又はインタポレータはまた、例えば、モデル表示ＨＳＰ４３１６８／８８３で本出願人より入手可能である。例えば、ＨＳＰ４３１６８／８８３は１から３２のユーザプログラマブル係数セットから選択可能であり、各セットは８つの係数からなる。能動係数セットは、補助多相フィルタリングやインタポレーティング動作に切り換えられてもよい。当業者であれば、リサンプリング回路２０に使用される他の可能なＮＣＯとＦＩＲインタポレータ回路の回路細部は容易に分かるであろう。
【００１６】
リサンプリング回路２０は、基準クロック信号を発生させる基準クロック３３を含む。ＮＣＯ３２は、好ましくは、基準クロック信号に基づいてサンプルクロック信号を発生させるサンプルクロック信号発生手段を更に有する。更に、ＦＩＲインタポレータ３０は、サンプルクロック発生手段からのサンプルクロック信号を受けるサンプルクロック入力を有する。加えて、多項インタポレータ３１はまた、好ましくは、基準クロック用の入力を有し、多項インタポレータ３１からの出力サンプルは、基準クロック信号に基づいてクロックアウトされる。例えば、本発明の一実施例では、基準クロックは約５０メガヘルツでよい。
【００１７】
サンプルクロック発生手段は、サンプルクロック信号用のＮＣＯに対し全キャリービットを使用する。言い換えれば、サンプルクロックは、シンボル速度クロックであり、最低速度のクロック信号である。当該ＮＣＯ３２はまた、更に好ましくは、Ｎｃ、Ｎｆ及びサンプルクロック信号の周波数の中の少なくとも１つの選択を許容する選択手段を有する。多相ＦＩＲインタポレータは３０は、好ましくは、２Ncに等しい位相の数を有する。例えば、Ｎｃは４に等しく、また、位相の数は１６に等しい。
【００１８】
ＦＩＲインタポレータ３０はまた、インタポレータからの出力サンプルをクロッキングする入力を有し、多項インタポレータ３１はまた、好ましくは、多項インタポレータへの入力サンプルをクロッキングする入力を有する。従って、ＮＣＯ３２はまた、好ましくは、ＦＩＲインタポレータ３０からの出力サンプルをクロッキングする入力と、多項インタポレータ３１への入力サンプルをクロッキングする入力との両方への中間クロック信号を発生させる中間クロッキング手段を更に有する。中間クロッキング手段は、ＮＣＯ３２のＮｆ小数出力に対するキャリー出力を供給されるようにしてもよい。
【００１９】
多項インタポレータ３１は例えば、２次インタポレータ、複２次インタポレータ、３次インタポレータの中の１つで設けられるようにしてもよい。加えて、より高次の多項インタポレータも使用されうる。複２次インタポレータは、それぞれＸ-1、Ｘ0、Ｘ1における入力サンプルＹ0、Ｙ1、Ｙ2に対する第一の２次方程式に合う第一の係数セットを発生させる第一の２次係数発生手段と、それぞれＸ0、Ｘ1、Ｘ2における入力サンプルＹ1、Ｙ2、Ｙ3に対する第二の２次方程式に合う第二の係数セットを発生させる第二の２次係数発生手段とを有する。複２次係数発生手段は、好ましくは、第一及び第二の係数セットに基づく複２次係数セットを発生されるために設けられる。出力手段は、好ましくは、複２次係数セットに基づくＸ0とＸ1の間に対して補間値を発生させる。複２次発生手段は、好ましくは、第一及び第二の係数セットの平均値に基づく複２次係数セットを発生させる平均化手段を有する。平均化手段は、好ましくは、ｂ0＝ｙ1、ｂ1＝（−ｙ3＋５ｙ2−３ｙ1−ｙ0）／４、ｂ2＝（ｙ3−ｙ2−ｙ1＋ｙ0）／４となるよう、ｂ0、ｂ1、ｂ2を有する複２次係数セットを発生させる。出力手段はまた、好ましくは、補間値ｙ（Δｘ）＝ｂ0＋Δｘ（ｂ1＋Δｘｂ2）を発生させる手段を有する。複２次インタポレータによるエイリアシング排除は、単２次インタポレータによるエイリアシング排除よりもよく、係数計算は単２次インタポレータに対するよりも複２次インタポレータに対する方がわずかにより複雑になるだけである。
【００２０】
ＮＣＯ３２の制御のもとで動作するＦＩＲインタポレータ３０と多項インタポレータ３１との組み合わせにより、当業者には容易に理解できるように、容易に集積回路の形態で実施されうる比較的簡単な回路構成の効果的な２段リサンプリング回路が提供される。
ＮＣＯ３２は、当業者に容易に理解できるように、時間位相情報の完全な発生器として考えることができる。ＮＣＯ３２は、自然にロールオーバする２進数アキュミュレータとして実施されてもよい。本発明による小数フォーマットにおいて、ＮＣＯ出力は、アキュミュレータ入力及び出力ビットを有する。仮にＮＣＯ３２への入力が小数Δだとすると、ＮＣＯのロールオーバ又はキャリー周波数は、ＮＣＯ基準クロック周波数を同じ小数倍にした値、つまりｆout ＝ΔｘＦref clock である。ＮＣＯ３２は、非常に高い周波数２N を発生させることができる。典型的な市販のＮＣＯは、例えば、３２ビットを有し、それゆえ、約４３億の周波数を合成できる。
【００２１】
いかなる基準クロックの時点でも、ＮＣＯ３２の出力（Ｎビット全て）は合成された出力の正確な位相を示す。時間位相は、２-Nの分解能を有する。例えば、Ｎ＝３２に対して、時間位相の分解能は、１周期の約２．３ｅ-10 である。ＮＣＯ３２の出力は、また、２進小数点のシフトにより小数部分を加えた整数とした形の構成にすることもできる。とにかく当業者に容易に認識できるように、このことはＮＣＯの特性を変化させない。仮に出力がＮｃ整数ビットとＮｆ小数ビットとに分割される場合、時間位相の分解能は、２-(Nc+Nf)である。Ｎｃビットは、多相ＦＩＲインタポレータ３０をアドレスするのに使用され、Ｎｆ小数ビットは、基準クロック速度で正確な出力サンプルを発生させるのに多項インタポレータ３１により使用されうる。
【００２２】
この形式でのＮＣＯ３２の小数出力は、Δｘが０から１−２-Nfの範囲にあるので多項インタポレータ３１を非常に単純化する。従って、多相ＦＩＲインタポレータ３０は、一般的な整形機能を行い、多項インタポレータ３１は、微細な整形機能を行う。ＮＣＯ３２のキャリー出力は、多相ＦＩＲインタポレータ３０へサンプルをクロックするのに使用される。図示の実施例に示されるように、アキュミュレータの小数部分のキャリー出力により、多項インタポレータ３１へサンプルをクロックできる。
【００２３】
ＦＩＲインタポレータ３０の位相の数は、２Ncである。ＦＩＲインタポレータは、サンプル期間に対する任意の長さを持ってよく、一般に簡単に上述したように、Ｎｃ、Ｎｆ、サンプルクロック周波数がプログラマブルなので、プログラマブルである。
従って、このＦＩＲインタポレータ３０は、２-Nc以下の制限でＮＣＯ３２が合成できるどんなデータ速度においても使用されうる。この制限は、多相段が一体化されるという要求により生じる。仮にΔが大きいとすると、多相出力間の位相は、１より大きなある整数であり、それにより、多項インタポレータ３１の一体化の仮定はくずれる。例えば、７５ｂｐｓから１００Ｍｂｓの入力データ速度が、リサンプリング回路２０により達成されうる。
【００２４】
また、インタポレーション範囲は、Ｎｆを大きくすることにより増加されうる。回路シミュレーションは、スクエアＲＲＣ成形（Square Root of Raised Cosine shaping）ＦＩＲインタポレータ３０（アルファ＝０．３５）を有するＱＰＳＫ変調器に対するエイリアシングイメージは、Ｎｃ＝１６、Ｎｆ＝１６、１６のシンボルスパンを有する３次インタポレータ３１に対して−１００ｄＢｃよりも少ないことを示した。
【００２５】
本発明の方法については、入力データ速度の範囲を超えて動作可能なリサンプリング回路２０を制御することである。リサンプリング回路２０は、多相ＦＩＲインタポレータ３０と、多相ＦＩＲインタポレータのフィルタサンプル出力に接続されたサンプル入力を有する多項インタポレータ３１とを有する型のものである。この方法は、好ましくは、周波数制御語を受ける入力と出力とを有する数値制御発振器（ＮＣＯ）３２を設け、ＮＣＯの出力をＦＩＲインタポレータの制御入力に接続されたＮｃ整数ビットと、入力データ速度の範囲を超えての動作させる多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割する段階を有する。
【００２６】
リサンプリング回路は、多相有限インパルス応答（ＦＩＲ）インタポレータと、多相ＦＩＲインタポレータのサンプル出力に接続されたサンプル入力を有する多項インタポレータと、ＦＩＲインタポレータの制御入力に接続されたＮｃ整数ビットと多項インタポレータの制御入力に接続されたＮｆ小数ビットとに分割された出力を有する数値制御発振器（ＮＣＯ）とを有する。回路はまた、基準クロックをも含む。ＮＣＯは基準クロック信号に基づくサンプルクロック信号を発生させるサンプルクロック発生器を有し、ＦＩＲインタポレータは更に、サンプルクロック発生器からのサンプルクロック信号を受けるサンプルクロック入力を有する。加えて、多項インタポレータはまた、基準クロックに接続された出力サンプルをクロッキングする入力を有し、多項インタポレータからの出力サンプルは、基準クロック信号に基づいてクロックアウトされる。
【図面の簡単な説明】
【図１】２段リサンプリング回路を有する変調器のブロック系統図である。
【図２】リサンプリング回路のブロック系統図である。
【符号の説明】
１０  変調器
２０、２０ａ、２０ｂ  リサンプリング回路
２１ａ、２１ｂ  ミキサ
２３  加算器
２４  キャリアＮＣＯ
２５  マイクロプロセッサ
２７  デジタル−アナログ変換器
３０  多相有限インパルス応答（ＦＩＲ）インタポレータ
３１  多項インタポレータ
３２  数値制御発振器
３３  基準クロック
【図１】
0003982594.tif 000002
【図２】
0003982594.tif 000003