(57)【特許請求の範囲】
【請求項１】
互いに縦続に接続された複数の積分器と、上記積分器の出力に、所定の乗算器係数を乗算して、次段の積分器に入力する乗算器と、上記各乗算器の乗算器係数の切り替えを指示する切替指示手段とを有し、使用目的または入力信号のレベルに合わせて乗算器係数を制御して、聴感上のノイズ分布を変更するか、あるいは、ダイナミックレンジを向上可能なデルタシグマ変調回路において、
上記各段の積分器は継続的に入力される入力信号に対して継続的に積分処理を行った後に上記乗算器にて所定の乗算器係数を乗算して次段の積分器に入力し、
切り替え前および後の上記各乗算器係数は、各乗算器係数の切り替えによって、上記デルタシグマ変調回路の出力する出力信号のノイズフロアの形状を変化させるように設定されており、
上記デルタシグマ変調回路は、乗算器係数を変更して、出力信号のノイズフロア形状を変更する場合であっても動作し続けると共に、
上記各乗算器は、上記切り替え指示手段により乗算器係数の切り替えが指示され、乗算器係数を切り替える際、零点周波数を一定に保ちながら段階的に乗算器係数を切り替えることを特徴とするデルタシグマ変調回路。
【請求項２】
互いに縦続に接続された複数の積分器と、上記積分器の出力に、所定の乗算器係数を乗算して、次段の積分器に入力する乗算器と、上記各乗算器の乗算器係数の切り替えを指示する切替指示手段とを有し、使用目的または入力信号のレベルに合わせて乗算器係数を制御して、聴感上のノイズ分布を変更するか、あるいは、ダイナミックレンジを向上可能なデルタシグマ変調回路において、
切り替え前および後の上記各乗算器係数は、各乗算器係数の切り替えによって、上記デルタシグマ変調回路の出力する出力信号のノイズフロアの形状を変化させるように設定されており、乗算器係数を変更して、出力信号のノイズフロア形状を変更する場合であっても動作し続けると共に、乗算器係数を変更して、出力信号のノイズフロア形状を変更する際、零点周波数を一定に保ちながら上記切替指示手段の指示により各乗算器係数を段階的に切り替えることを特徴とするデルタシグマ変調回路。
【請求項３】
上記各乗算器は乗算器係数の数と切り替え間隔とが予め定められていることを特徴とする請求項１または２に記載のデルタシグマ変調回路。
【請求項４】
上記乗算器係数の切り替え間隔は上記デルタシグマ変調回路のサンプリング周波数に基づいて決定することを特徴とする請求項３に記載のデルタシグマ変調回路。
【請求項５】
前記切替指示手段は各乗算器ごとに乗算器係数を切り替え指示することを特徴とする請求項１から４の何れかに記載のデルタシグマ変調回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、１ビットデジタル信号を作成するデルタシグマ変調回路に関し、特に、乗算器係数の切り替えによって、１ビットデジタル信号のノイズフロア形状を変更可能なデルタシグマ変調回路に関するものである。
【０００２】
【従来の技術】
従来より、例えば、デジタルオーディオシステムなど、デジタル信号を処理する分野では、入力信号をデルタシグマ変調によって、１ビットのデジタル信号に変換するデルタシグマ変調回路が広く用いられている。この１ビットデジタル信号は、受信回路（再生回路）にて、簡単な低次のローパースフィルタにより、入力信号に復調できると共に、語同期が不要なデータ列であるため、伝送路の影響を受けにくく、エラーに強いという特徴がある。
【０００３】
一方、従来のマルチビットのデジタル信号の場合は、サンプリング周波数やダイナミックレンジなどが一度規格化されると、その規格を容易に変更できない。また、複数の規格に対応するために、受信回路は、それぞれの規格に応じて、例えば、語同期を取ったり、１ワードのフォーマットを解析したりする必要がある。この結果、受信回路の信号処理回路が複雑になりがちである。
【０００４】
これに対して、デルタシグマ変調回路では、回路中の乗算器係数を変更することによって、１ビットデジタル信号のノイズフロアの形状を変化させることができる。したがって、使用目的や入力信号のレベルに合わせて乗算器係数を制御して、聴感上のノイズ分布を変えたり、ダイナミックレンジを向上させたりすることができる。このように、乗算器係数を切り替える場合であっても、１ビットデジタル信号は、語同期が不要なデータ列であるため、受信回路の信号処理回路を特に変更することなく、１ビットデジタル信号を処理できる。
【０００５】
図４に示すように、上記従来のデルタシグマ変調回路５１は、縦続に接続された積分器Ｍ５１〜Ｍ５７と、各積分器Ｍ５１〜Ｍ５７の間に設けられた乗算器Ａ５２〜Ａ５７と、全ての積分器Ｍ５１〜Ｍ５７の出力を加算する加算器Ｋ６０と、当該加算器Ｋ６０の出力を量子化する量子化器Ｑ５１とを備えている。さらに、遅延回路Ｄ６１、乗算器Ａ６１および減算器Ｋ６１からなる部分負帰還ループが形成されており、積分器Ｍ５３の出力を積分器Ｍ５２の入力側に負帰還している。同様にして、遅延回路Ｄ６２、乗算器Ａ６２および減算器Ｋ６２、並びに、遅延回路Ｄ６３、乗算器Ａ６３および減算器Ｋ６３から、さらに２つの部分負帰還ループが形成されている。これら３つの部分負帰還ループにより、デルタシグマ変調回路５１は、ノイズフロアの形状に３つのディップを有する１ビットデジタル信号を出力できる。
【０００６】
ここで、例えば、使用者が聴感上のノイズ分布を変更するように指示した場合や、入力信号が所定の値を越えて変動した場合など、各乗算器Ａ５２〜Ａ５７、Ａ６１〜Ａ６３（以下では乗算器Ａｎで総称する）の乗算器係数を変更する場合、切替回路Ｃ５１は、各乗算器Ａｎに係数切替信号ｘを印加し、各乗算器Ａｎは、指示された係数に同時に切り換える。この結果、デルタシグマ変調回路５１は、１ビットデジタル信号のノイズフロア形状を変更して、聴感上のノイズ分布を変更したり、より高いダイナミックレンジを確保したりできる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のデルタシグマ変調回路５１は、乗算器係数を切り替えた時点にノイズが発生するという問題を有している。これは、乗算器係数を切り替えたとき、当該段の乗算器の出力レベル、すなわち、次段積分器の入力レベルが急激に変化するためである。このノイズの大きさは、例えば、乗算器係数を１／１６から１／２に変更するときのように、切り替える係数の変化幅が大きい場合に、特に大きくなる。
【０００８】
また、例えば、乗算器係数を１／４から１／２へと倍の値に切り替えた場合など、前段の積分器の乗算器係数を増加させると、当該段の積分器の入力レベルが大きくなる。したがって、切り替えられた時点にて、当該段の積分器における信号レベルが大きな値になっていれば、この積分器で累積された値が発振限界を越えて、デルタシグマ変調回路の動作が不安定になる虞れがある。
【０００９】
本発明は、上記の問題点を鑑みてなされたものであり、その目的は、乗算器係数を変更する場合であっても、常に安定して動作可能で、かつ、ノイズの発生を低減できるデルタシグマ変調回路を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１の発明に係るデルタシグマ変調回路は、互いに縦続に接続された複数の積分器と、上記積分器の出力に、所定の乗算器係数を乗算して、次段の積分器に入力する乗算器と、上記各乗算器の乗算器係数の切り替えを指示する切替指示手段とを有し、使用目的または入力信号のレベルに合わせて乗算器係数を制御して、聴感上のノイズ分布を変更するか、あるいは、ダイナミックレンジを向上可能なデルタシグマ変調回路において、上記各段の積分器は継続的に入力される入力信号に対して継続的に積分処理を行った後に上記乗算器にて所定の乗算器係数を乗算して次段の積分器に入力し、切り替え前および後の上記各乗算器係数は、各乗算器係数の切り替えによって、上記デルタシグマ変調回路の出力する出力信号のノイズフロアの形状を変化させるように設定されており、上記デルタシグマ変調回路は、乗算器係数を変更して、出力信号のノイズフロア形状を変更する場合であっても動作し続けると共に、上記各乗算器は、上記切り替え指示手段により乗算器係数の切り替えが指示され、乗算器係数を切り替える際、零点周波数を一定に保ちながら段階的に乗算器係数を切り替えることを特徴としている。
【００１１】
上記構成によれば、継続的に入力される信号に積分処理と乗算処理を行っているときに切替指示手段が乗算器係数の切り替えを指示した場合、各乗算器は、段階的に乗算器係数を切り替えるので、切り替え前と切り替え後とで、乗算器係数の変化幅が大きい場合であっても、各段階間の乗算器係数の変化幅を小さく設定できる。この結果、従来のように、乗算器係数を一括して切り替える場合に比べて、各段階間における乗算器の出力レベル変動を抑制できる。よって、乗算器係数切り替え時に伴うデルタシグマ変調回路の発振とノイズの発生とを防止できる。
【００１２】
また、請求項２の発明に係るデルタシグマ変調回路は、互いに縦続に接続された複数の積分器と、上記積分器の出力に、所定の乗算器係数を乗算して、次段の積分器に入力する乗算器と、上記各乗算器の乗算器係数の切り替えを指示する切替指示手段とを有し、使用目的または入力信号のレベルに合わせて乗算器係数を制御して、聴感上のノイズ分布を変更するか、あるいは、ダイナミックレンジを向上可能なデルタシグマ変調回路において、切り替え前および後の上記各乗算器係数は、各乗算器係数の切り替えによって、上記デルタシグマ変調回路の出力する出力信号のノイズフロアの形状を変化させるように設定されており、乗算器係数を変更して、出力信号のノイズフロア形状を変更する場合であっても動作し続けると共に、乗算器係数を変更して、出力信号のノイズフロア形状を変更する際、零点周波数を一定に保ちながら上記切替指示手段の指示により各乗算器係数を段階的に切り替えることを特徴としている。
【００１３】
上記構成によれば、請求項１と同様に切替指示手段が乗算器係数の切替指示により書く乗算器は段階的に乗算器係数を切り替えるので、乗算器係数切り替え時に伴うデルタシグマ変調回路の発振とノイズの発生とを防止しつつ出力信号のノイズフロアの形状を変化させることができる。
【００１４】
また、請求項３の発明に係るデルタシグマ変調回路は、請求項１または２に記載の発明の構成において、上記各乗算器は乗算器係数の数と切り替え間隔とが予め定められていることを特徴としている。
【００１５】
上記構成によれば、乗算器係数の変動幅と発振、ノイズの抑制のレベルに応じた乗算器係数の設定が可能である。
【００１６】
また、請求項４に係るデルタシグマ変調回路は、請求項３に記載の発明の構成において、上記乗算器係数の切り替え間隔は上記デルタシグマ変調回路のサンプリング周波数に基づいて決定することを特徴としている。
【００１７】
上記構成によれば、切り替え間隔を発振やノイズが発生しない範囲を考慮しながら切り替え間隔を決定することができる。
【００１８】
また、請求項５に係るデルタシグマ変調回路は、請求項１から４の何れかに記載の発明の構成において、前記切替指示手段は各乗算器ごとに乗算器係数を切り替え指示することを特徴としている。
【００１９】
上記の構成によれば、各乗算器の乗算器係数をきめ細やかに制御することが可能となる。
【００２０】
【発明の実施の形態】
〔第１の実施形態〕
本発明の第１の実施形態について、図１に基づき説明すると以下の通りである。すなわち、本実施形態に係るデルタシグマ変調回路１は、例えば、デジタルオーディオシステムなどで好適に用いられるものであり、７つの積分器Ｍ１〜Ｍ７（特に区別しない場合は、符号Ｍｎを用いて参照する）を縦続に接続して構成されている。各積分器Ｍ１〜Ｍ７の間には、それぞれ、乗算器Ａ２〜Ａ７が設けられており、前段の積分器Ｍｎの出力に所定の乗算係数を乗じた後、対応する段の積分器Ｍに入力できる。上記各積分器Ｍ１〜Ｍ７の出力は、加算器Ｋ１０によって加算された後、量子化器Ｑ１に印加される。量子化器Ｑ１は、加算器Ｋ１０の出力が、例えば、０レベルなど、所定の値以上の場合、２値のうちの一方の値「１」を出力し、上記所定の値未満の場合、他方の値「−１」を出力する。これにより、加算器Ｋ１０の出力は、量子化され、１ビットデジタル信号として、出力端子Ｐ２から出力される。さらに、量子化器Ｑ１の出力信号は、遅延回路Ｄ０を介して、第１段目の積分器Ｍ１の前段に設けられた減算器Ｋ１に入力される。減算器Ｋ１は、入力端子Ｐ１に印加される入力信号から、遅延回路Ｄ０の出力を減算して、第１段目の積分器Ｍ１に入力する。これにより、デルタシグマ変調回路１は、アナログ信号あるいはマルチビットデジタル信号などの入力信号を、１ビットデジタル信号に変調できる。
【００２１】
また、本実施形態に係るデルタシグマ変調回路１には、１ビットデジタル信号の量子化ノイズのノイズフロアに３つのディップを形成するために、３つの部分負帰還ループが形成されている。具体的には、１つ目の部分負帰還ループは、第２および第３段の積分器Ｍ２・Ｍ３に関連して設けられており、積分器Ｍ３の出力は、遅延回路Ｄ１１および乗算器Ａ１１を介して、積分器Ｍ２の入力側に設けられた減算器Ｋ１１の反転入力に印加される。同様に、積分器Ｍ４・Ｍ５に関連する２つ目の部分負帰還ループとして、遅延回路Ｄ１２、乗算器Ａ１２および減算器Ｋ１２が設けられており、３つ目の部分負帰還ループとなる遅延回路Ｄ１３、乗算器Ａ１３および減算器Ｋ１３が積分器Ｍ６・Ｍ７に関連して設けられている。なお、上記乗算器Ａ１１〜Ａ１３が特許請求の範囲に記載の負帰還乗算器に対応している。
【００２２】
上記各ディップの周波数（零点周波数）ｆは、それぞれの部分負帰還ループのループゲインＧｐによって決まり、以下の式（１）に示すように、
ｆ  ≒  ｆｓ×（Ｇｐ）1/2 ／２π                             …（１）
となる。なお、上式（１）において、ｆｓは、デルタシグマ変調回路１のサンプリング周波数である。
【００２３】
これにより、図３に示すように、ノイズフロアの形状を調整でき、例えば、２０ｋＨｚなど、利用周波数帯域の上限周波数まで、量子化ノイズのレベルを所望の値以下に抑えることができる。また、零点周波数近傍では、残余の部分に比べて、量子化ノイズのレベルがより小さくなるので、より広いダイナミックレンジを確保できる。
【００２４】
また、上記デルタシグマ変調回路１は、例えば、入力信号のレベルに合わせて、聴感上のノイズ分布を変更したり、高いダイナミックレンジを確保するなどのために、上記各乗算器Ａ２〜７およびＡ１１〜Ａ１３（以下では、それぞれを特に区別しない場合、符号Ａｎを用いて参照する）の乗算器係数を変更可能なデルタシグマ変調回路、すなわち、乗算器係数を適応制御で切り替え可能なデルタシグマ変調回路であり、各乗算器Ａｎへ、係数切替信号ｘを出力する切替回路（切替指示手段）Ｃ１を備えている。当該切替回路Ｃ１は、例えば、係数切替信号ｘを「Ｈ」レベルに立ち上げるなどして、乗算器係数の切り替えを指示できる。また、各乗算器Ａには、予め設定可能な乗算器係数が設定されており、上記係数切替信号ｘが印加された場合、乗算器係数を切り換えることができる。
【００２５】
例えば、本実施形態に係る各乗算器Ａｎは、ａｎおよびｂｎの２つの乗算器係数がそれぞれ設定可能である。例えば、各乗算器Ａｎがオペアンプで構成されたアナログ乗算器の場合、例えば、スイッチなどを用いて、オペアンプの入力端子に接続される可変抵抗の抵抗値を、係数切替信号ｘに応じて切り替えることにより、これらの各乗算器係数ａｎ・ｂｎを互いに切り替えることができる。なお、この場合は、可変抵抗の抵抗値によって、乗算器係数ａｎおよびｂｎが決定される。また、デジタル乗算器の場合は、例えば、係数切替信号ｘに応じて、予め記憶された値のうちの１つを選択して、乗算器係数を示すレジスタに読み込むことによって乗算器係数を切り替えることができる。なお、乗算器Ａｎは、入力レベルに対する出力レベルの比率、すなわち、乗算器係数を変更できるものであれば、どのような回路構成の乗算器であっても使用できる。
【００２６】
加えて、本実施形態に係るデルタシグマ変調回路１には、各積分器Ｍ１〜Ｍ７に対応して、レベルモニター部Ｒ１〜Ｒ７およびＡＮＤゲートＧ１〜Ｇ７が設けられている。上記各レベルモニター部Ｒ１〜Ｒ７は、対応する積分器Ｍ１〜Ｍ７の出力レベルを監視しており、出力が０レベルになったとき、検知信号ｙ１〜ｙ７をそれぞれ出力できる。また、上記各ＡＮＤゲートＧ１〜Ｇ７は、２入力のＡＮＤ回路であり、入力の一方には、対応するレベルモニター部Ｒ１〜Ｒ７から検知信号ｙ１〜ｙ７が印加され、他方には、係数切替信号ｘが入力されている。また、各ＡＮＤゲートＧ１〜Ｇ７の出力は、対応する積分器Ｍ１〜Ｍ７の出力が印加される乗算器Ａ２〜Ａ７やＡ１１〜Ａ１３に、乗算器係数の切り替えを指示する信号ｚ１〜ｚ７として供給される。なお、上記ＡＮＤゲートＧ１〜Ｇ７が特許請求の範囲に記載のタイミング制御部およびゲート回路に対応している。
【００２７】
例えば、積分器Ｍ５の出力は、乗算器Ａ６およびＡ１２に入力される。したがって、積分器Ｍ５に対応して設けられたＡＮＤゲートＧ５は、係数切替信号ｘと検知信号ｙ５とを論理積して出力信号ｚ５を生成し、乗算器Ａ６およびＡ１２へ印加する。
【００２８】
ここで、上記構成のデルタシグマ変調回路１において、乗算器係数を切り替える際の動作について説明すると以下の通りである。すなわち、使用者が、例えば、スイッチを押すなどして、聴感上のノイズ分布の変更を指示した場合、あるいは、入力信号のレベルが所定の値よりも高くて、所望のダイナミックレンジを確保できないと判定した場合、切替回路Ｃ１は、各乗算器Ａｎに、「Ｈ」レベルの係数切替信号ｘを出力する。
【００２９】
ところが、切替回路Ｃ１と、各乗算器Ａｎとの間には、それぞれ、ＡＮＤゲートＧ１〜Ｇ７が設けられており、これらのＡＮＤゲートＧ１〜Ｇ７は、係数切替信号ｘが入力されても、対応するレベルモニター部Ｒ１〜Ｒ７から検知信号ｙ１〜ｙ７が入力されるまで、係数切替信号ｘの伝達を阻止している。したがって、各乗算器Ａｎの乗算器係数は、係数切替信号ｘが入力された後、それぞれの各検知信号ｙ１〜ｙ７が入力された時点で独立して切り替えられる。
【００３０】
本実施形態に係るデルタシグマ変調回路１の入力信号は、オーディオ信号である。また、最低可聴周波数は、２０Ｈｚ程度である。この結果、全ての積分器出力は、５０ｍｓの期間のうち、必ず１度は０レベルとなることが予測される。したがって、切替回路Ｃ１が係数切替信号ｘを「Ｈ」レベルに保つ期間は、５０ｍｓ以上に設定されている。なお、切替回路Ｃ１は、係数切替信号ｘを所定の時間「Ｈ」レベルに設定するのではなく、全ての検知信号ｙ１〜ｙ７が「Ｈ」レベルになったことを検出してから、係数切替信号ｘを立ち下げてもよい。
【００３１】
ここで、各乗算器Ａ６およびＡ１２の乗算器係数が、それぞれ、ａ６およびａ１２に設定されており、ｂ６およびｂ１２に切り替える場合を例にして、各部の動作をやや詳細に説明する。上述したように、ＡＮＤゲートＧ５の出力信号ｚ５は、乗算器Ａ６およびＡ１２の双方に供給されている。このＡＮＤゲートＧ５は、ＡＮＤ回路なので、２つの入力の双方が「Ｈ」レベルになるまで出力信号ｚ５を「Ｈ」レベルに立ち上げない。したがって、係数切替信号ｘが「Ｈ」レベルになっても、積分器Ｍ５の出力が０レベルではない期間、すなわち、レベルモニター部Ｒ５の出力する検知信号ｙ５が「Ｈ」レベルになるまでの期間、出力信号ｚ５は、「Ｌ」レベルに保たれ、両乗算器Ａ６・Ａ１２の乗算器係数は、それぞれａ６およびａ１２のまま保持されている。
【００３２】
続いて、積分器Ｍ５の出力が０レベルになると、レベルモニター部Ｒ５は、ＡＮＤゲートＧ５へ「Ｈ」レベルの検知信号ｙ５を出力する。この結果、ＡＮＤゲートＧ５の出力信号ｚ５は、「Ｈ」レベルとなり、各乗算器Ａ６およびＡ１２の乗算器係数は、ｂ６あるいはｂ１２に、それぞれ切り替えられる。
【００３３】
このように、各乗算器Ａｎの乗算器係数は、同時に、係数切替信号ｘが与えられた場合であっても、それぞれに入力される積分器Ｍ１〜Ｍ７の出力レベルが０レベルになった時点で、独自に切り替えられる。この時点では、各乗算器Ａｎの入力が０レベルなので、乗算器係数に拘わらず、それぞれの出力レベルは、０レベルとなる。したがって、この時点で乗算器係数が切り替えられても、出力レベルは変動しない。この結果、乗算器係数の切り替えに起因するデルタシグマ変調回路１の出力ノイズを削減できる。
【００３４】
さらに、切り替え時点において、各乗算器Ａｎの出力レベルが０レベルなので、次段の積分器Ｍ１〜Ｍ７での信号レベルが大きな値になっていた場合であっても、次段の積分器Ｍ１〜Ｍ７で累積された値が発振限界を越えることがない。したがって、次段の積分器Ｍ１〜Ｍ７での発振を回避でき、デルタシグマ変調回路１は、乗算器係数を変更して、１ビットデジタル信号のノイズフロア形状を変更する場合であっても、常に安定して動作し続けることができる。
【００３５】
なお、上記説明では、各レベルモニター部Ｒ１〜Ｒ７が、積分器Ｍ１〜Ｍ７の出力レベルが０レベルとなる時点を検知しているが、これに限るものではない。乗算器係数の切り替え時における出力レベルが小さければ小さい程、切り替えに伴う出力レベルの変動を抑えることができるので、各レベルモニター部Ｒ１〜Ｒ７が、出力レベルが充分微小になったことを検知すれば、本実施形態と同様の効果が得られる。
【００３６】
各レベルモニター部Ｒ１〜Ｒ７の検知レベルは、デルタシグマ変調回路１の用途によって決定され、例えば、デルタシグマ変調回路１の入力信号が音声信号である場合、乗算器係数の切り替えに伴う各乗算器Ａｎの出力レベル変動が使用者にノイズとして判別されないようなレベルに設定される。
【００３７】
ただし、上記各レベルモニター部Ｒ１〜Ｒ７の検出レベルを０レベルに設定することによって、切り替えに伴う出力レベル変動を削減でき、デルタシグマ変調回路１の発振およびノイズの発生を確実に防止できるので、検出レベルは、０レベルに設定する方がよい。
【００３８】
また、本実施形態では、ＡＮＤゲートＧ１〜Ｇ７を用いて、各乗算器Ａｎの乗算器係数切り替えタイミングを制御しているが、これに限るものではない。例えば、切替回路Ｃ１が、レベルモニター部Ｒ１〜Ｒ７から、検知信号ｙ１〜ｙ７を受け取り、それに基づいて、各乗算器Ａｎそれぞれに係数切替信号を出力してもよい。ただし、この場合、出力する係数切替信号の数や出力タイミングの点で、従来と異なった切替回路を用意する必要がある。
【００３９】
これに対して、本実施形態に示すように、ＡＮＤゲートＧ１〜Ｇ７を用いて、共通の係数切替信号ｘが各乗算器Ａｎへ印加されるか否かを選択することによって、従来と同様に、切替回路Ｃ１が、全ての乗算器Ａに同時に乗算器係数の切り替えを指示する場合であっても、各乗算器Ａｎにおける乗算器係数の切り替えタイミングを独自に設定できる。また、ＡＮＤゲートＧ１〜Ｇ７は、各出力信号ｚ１〜ｚ７が各乗算器Ａｎへ入力されるか否かを選択するだけなので、比較的簡単な回路で実現できる。この結果、従来のデルタシグマ変調回路と同様の切替回路Ｃ１を用いた場合であっても、簡単な回路で、各乗算器Ａｎの切り替えタイミングを独自に設定できる。
【００４０】
〔第２の実施形態〕
上述した第１の実施形態は、乗算器係数の切り替えタイミングを調整することによって、切り替えに伴う各乗算器Ａｎの出力レベル変動を削減し、デルタシグマ変調回路１の発振やノイズの発生を防止している。これに対して、本実施形態に係るデルタシグマ変調回路１１は、乗算器係数を切り替える際、段階的に切り替えることによって、上記出力レベル変動を低減し、発振やノイズの発生を防止している。
【００４１】
具体的には、図２に示すように、本実施形態に係るデルタシグマ変調回路１１は、図１に示す各乗算器Ａ２〜Ａ７およびＡ１１〜Ａ１３に代えて、より多くの乗算器係数を段階的に設定可能な各乗算器Ａ２ａ〜Ａ７ａおよびＡ１１ａ〜Ａ１３ａ（以下では、各乗算器を特に区別しない場合、符号Ａｎａを用いて参照する）を備えている。さらに、上記デルタシグマ変調回路１から、レベルモニター部Ｒ１〜Ｒ７およびＡＮＤゲートＧ１〜Ｇ７が省かれており、上記切替回路Ｃ１は、それぞれの乗算器Ａｎａへ係数切替信号ｘを直接印加している。なお、それ以外の構成は、デルタシグマ変調回路１と同様であり、デルタシグマ変調回路１１は、各乗算器Ａｎａの乗算器係数を２通りの組み合わせのうち、一方を選択できる。したがって、図１と同じ機能を有する部材には、同じ符号を付して説明を省略する。
【００４２】
ここで、乗算器Ａ３ａおよび乗算器Ａ４ａを例にして、乗算器係数を切り替える場合の動作について説明する。乗算器Ａ３ａには、第１の組み合わせにおける乗算器係数ａ３として、"１／８"が予め設定されており、第２の組み合わせにおける乗算器係数ｂ３として、"１／２"が設定されている。さらに、切り替え時の乗算器係数として、"１／７"、"１／６"、"１／５"、"１／４"および"１／３"の５つの値が予め定められている。同様に、乗算器Ａ４ａでは、切り替え可能な乗算器係数として、ａ４＝"１／８"およびｂ４＝"１／４"が設定されており、切り替え時における乗算器係数として、"１／７"、"１／６"および"１／５"の３つの値が定められている。
【００４３】
例えば、使用者の指示などによって、ノイズフロアの形状を変更する場合、切替回路Ｃ１は、各乗算器Ａｎａへ、係数切替信号ｘを出力する。乗算器Ａ３ａは、当該係数切替信号ｘを受け取ると、"１／８"→"１／７"→"１／６"→"１／５"→"１／４"→"１／３"→"１／２"のように、乗算器係数を段階的に切り替える。同様に、乗算器Ａ４ａは、係数切替信号ｘに従って、"１／８"→"１／７"→"１／６"→"１／５"→"１／４"のように、乗算器係数を段階的に切り替える。
【００４４】
切り替え時における乗算器係数の数と切り替え間隔とは、各乗算器Ａｎａ毎に予め定められている。もし、切り替え間隔が短すぎると、単位時間あたりの乗算器係数の変動幅が大きくなる。この結果、単位時間あたりの乗算器Ａｎａの出力レベル変動が大きくなり、デルタシグマ変調回路１１の発振やノイズを抑制できなくなる虞れがある。一方、切り替え間隔が長すぎると、切り替え開始から切り替え終了までの時間が長くなり、使用者の指示や入力信号のレベル変化に追従できなくなる虞れがある。したがって、切り替え間隔は、デルタシグマ変調回路１１の発振やノイズが発生しない範囲内で出来るだけ短く設定する方がよい。ただし、切り替え間隔は、少なくとも、デルタシグマ変調回路１１のサンプリング周期以上に設定しなければならない。なお、切り替え間隔は、各段階毎に異なっていても同一でもよい。
【００４５】
また、乗算器係数の数が少ない場合は、１段階切り替える際、乗算器係数の変動幅が大きくなる。したがって、乗算器係数の数が少なすぎると、乗算器Ａｎａの出力レベル変動が大きくなり、発振やノイズを充分に抑制できなくなる。一方、乗算器係数の数が多くなると、各乗算器Ａｎａにおいて、これらの乗算器係数を実現するための回路が必要になる。具体的には、乗算器Ａｎａがアナログ乗算器の場合には、可変抵抗は、より多くの抵抗値を設定しなければならなくなる。また、デジタル乗算器の場合には、設定可能な乗算器係数を格納するための領域が増加する。加えて、いずれの場合であっても、乗算器係数の数が多くなればなる程、乗算器Ａｎａにおいて、切り替えタイミングを生成するための回路も複雑になる。したがって、乗算器係数の数は、デルタシグマ変調回路１１の発振やノイズが発生しない範囲内で出来るだけ少なく設定される。
【００４６】
〔第３の実施形態〕
ところで、上記第２の実施形態では、各乗算器Ａｎａの乗算器係数を切り替えた場合、零点周波数が変動する虞れがある。零点周波数近傍では、ノイズフロアが急峻に変化するため、零点周波数の変動によって、確保可能なダイナミックレンジが大きく増減し、例えば、ある特定周波数において、所定のダイナミックレンジを確保できなくなる虞れがある。この結果、特定周波数において所定のダイナミックレンジを確保する必要がある場合には、切り替え時の零点周波数変動を見込んで、余分にダイナミックレンジを確保する必要がある。この結果、切り替え時以外の通常使用時において、利用可能なダイナミックレンジが減少してしまう。
【００４７】
これに対して、本実施形態に係るデルタシグマ変調回路２１は、それぞれの段階における乗算器係数を適切に設定することによって、零点周波数を一定に保ちながら乗算器係数を切り替えることを特徴とする。すなわち、本実施形態に係るデルタシグマ変調回路２１は、上記第２の実施形態に係るデルタシグマ変調回路１１と同様の構成であるが、各乗算器Ａ２ａ〜Ａ７ａおよびＡ１１ａ〜Ａ１３ａに代えて、乗算器係数の設定が異なる乗算器Ａ２ｂ〜Ａ７ｂおよびＡ１１ｂ〜Ａ１３ｂ（以下では、特に区別しない場合、符号Ａｎｂを用いて参照する）が設けられている点が異なっている。
【００４８】
上述の式（１）に示すように、ノイズフロアの零点周波数ｆは、部分負帰還ループのループゲインＧｐによって決まる。ここで、第１ないし第３の部分負帰還ループのループゲインＧｐ１１〜Ｇｐ１３は、各乗算器Ａ３ｂ、Ａ１１ｂ、Ａ５ｂ、Ａ１２ｂ、Ａ７ｂ、Ａ１３ｂの乗算器係数を同じ符号で示すと、以下の式（２）〜（４）に示すように、
Ｇｐ１１＝Ａ３ｂ×Ａ１１ｂ                                 …（２）
Ｇｐ１２＝Ａ５ｂ×Ａ１２ｂ                                 …（３）
Ｇｐ１３＝Ａ７ｂ×Ａ１３ｂ                                 …（４）
となり、それぞれの部分負帰還ループにより形成される零点周波数ｆ１〜ｆ３（図３参照）は、以下の式（５）〜（７）に示すように、
ｆ１  ≒  ｆｓ×（Ｇｐ１１）1/2 ／２π                     …（５）
ｆ２  ≒  ｆｓ×（Ｇｐ１２）1/2 ／２π                     …（６）
ｆ３  ≒  ｆｓ×（Ｇｐ１３）1/2 ／２π                     …（７）
となる。
【００４９】
したがって、切り替え時の各段階において、Ｇｐ１１〜Ｇｐ１３を一定に保つように、それぞれの各乗算器係数を設定することによって、零点周波数ｆ１〜ｆ３を維持したまま、乗算器係数を切り替えることができる。
【００５０】
ここで、第２の部分負帰還ループにおいて、乗算器Ａ５ｂおよびＡ１２ｂの乗算器係数を切り替える場合を例にして説明する。乗算器Ａ５ｂの乗算器係数を、ａ５＝１／４からｂ５＝１／８に切り替える際、"１／４"→"１／５"→"１／６"→"１／７"→"１／８"の順番に順次切り替えるとすると、乗算器Ａ１２ｂの乗算器係数を、ａ１２＝１／６４からｂ１２＝１／８に切り替える際、各段階における乗算器Ａ１２ｂの乗算器係数を、"１／１６"→"５／６４"→"３／３２"→"７／６４"→"１／８"に設定し、この順番で切り替える。これにより、切り替え時の各段階において、上記部分負帰還ループのループゲインＧｐ１２は、常に１／６４に保たれる。この結果、第２の部分負帰還ループにより形成される零点周波数ｆ２は、一定の値に保たれる。
【００５１】
以上のように、各部分負帰還ループでのループゲインを一定に保ちながら、各乗算器係数を段階的に切り替えることによって、切り替え時における零点周波数の位置ズレを防止できる。この結果、従来のように、零点周波数の変動を見込んで、ノイズフロア形状を設定する必要がなくなり、ある特定周波数におけるダイナミックレンジを確保しながら、乗算器係数を切り替えることができる。
【００５２】
なお、上記第２および第３の実施形態では、乗算器係数を切り替える際に、切替回路Ｃ１が係数切替信号ｘを一度出力し、各乗算器Ａが、当該係数切替信号ｘに応じて、自らの乗算器係数を段階的に切り替える場合について説明したが、これに限るものではない。切替回路Ｃ１が、係数切替信号ｘを各段階毎に出力し、これに応じて、各乗算器Ａｎａ（Ａｎｂ）が乗算器係数を設定してもよい。ただし、上記各実施形態に示すように、乗算器Ａｎａ（Ａｎｂ）が切り替えタイミングを制御した場合は、従来のデルタシグマ変調回路とデルタシグマ変調回路１１（２１）とで、切替回路Ｃ１を共用できる。
【００５３】
また、上記第１ないし第３の実施形態では、説明の便宜上、各乗算器係数が２つの設定値のうち、いずれか一方に切り替えられる場合、すなわち、乗算器係数の切り替え系統が２系統の場合について説明しているが、これに限るものではない。当然ながら、各乗算器係数を３系統以上の設定値に切り替える場合でも、上記各実施形態と同様の効果が得られる。
【００５４】
【発明の効果】
請求項１の発明に係るデルタシグマ変調回路は、互いに縦続に接続された複数の積分器と、上記積分器の出力に、所定の乗算器係数を乗算して、次段の積分器に入力する乗算器と、上記各乗算器の乗算器係数の切り替えを指示する切替指示手段とを有し、使用目的または入力信号のレベルに合わせて乗算器係数を制御して、聴感上のノイズ分布を変更するか、あるいは、ダイナミックレンジを向上可能なデルタシグマ変調回路において、上記各段の積分器は継続的に入力される入力信号に対して継続的に積分処理を行った後に上記乗算器にて所定の乗算器係数を乗算して次段の積分器に入力し、切り替え前および後の上記各乗算器係数は、各乗算器係数の切り替えによって、上記デルタシグマ変調回路の出力する出力信号のノイズフロアの形状を変化させるように設定されており、上記デルタシグマ変調回路は、乗算器係数を変更して、出力信号のノイズフロア形状を変更する場合であっても動作し続けると共に、上記各乗算器は、上記切り替え指示手段により乗算器係数の切り替えが指示され、乗算器係数を切り替える際、零点周波数を一定に保ちながら段階的に乗算器係数を切り替える構成である。
【００５５】
上記構成によれば、継続的に入力される信号に積分処理と乗算処理を行っているときに切替指示手段が乗算器係数の切り替えを指示した場合、各乗算器は、段階的に乗算器係数を切り替えるので、切り替え前と切り替え後とで、乗算器係数の変化幅が大きい場合であっても、各段階間の乗算器係数の変化幅を小さく設定できる。この結果、従来のように、乗算器係数を一括して切り替える場合に比べて、各段階間における乗算器の出力レベル変動を抑制できる。よって、乗算器係数切り替え時に伴うデルタシグマ変調回路の発振とノイズの発生とを防止できるという効果を奏する。
【００５６】
請求項２の発明に係るデルタシグマ変調回路は、互いに縦続に接続された複数の積分器と、上記積分器の出力に、所定の乗算器係数を乗算して、次段の積分器に入力する乗算器と、上記各乗算器の乗算器係数の切り替えを指示する切替指示手段とを有し、使用目的または入力信号のレベルに合わせて乗算器係数を制御して、聴感上のノイズ分布を変更するか、あるいは、ダイナミックレンジを向上可能なデルタシグマ変調回路において、切り替え前および後の上記各乗算器係数は、各乗算器係数の切り替えによって、上記デルタシグマ変調回路の出力する出力信号のノイズフロアの形状を変化させるように設定されており、乗算器係数を変更して、出力信号のノイズフロア形状を変更する場合であっても動作し続けると共に、乗算器係数を変更して、出力信号のノイズフロア形状を変更する際、零点周波数を一定に保ちながら上記切替指示手段の指示により各乗算器係数を段階的に切り替える構成である。
【００５７】
それゆえ、請求項１と同様に切替指示手段が乗算器係数の切替指示により書く乗算器は段階的に乗算器係数を切り替えるので、乗算器係数切り替え時に伴うデルタシグマ変調回路の発振とノイズの発生とを防止しつつ出力信号のノイズフロアの形状を変化させることができるという効果を奏する。
【００５８】
請求項３の発明に係るデルタシグマ変調回路は、請求項１または２に記載の発明の構成において、上記各乗算器は乗算器係数の数と切り替え間隔とが予め定められている構成である。
【００５９】
それゆえ、乗算器係数の変動幅と発振、ノイズの抑制のレベルに応じた乗算器係数の設定が可能になるという効果を奏する。
【００６０】
請求項４に係るデルタシグマ変調回路は、請求項３に記載の発明の構成において、上記乗算器係数の切り替え間隔は上記デルタシグマ変調回路のサンプリング周波数に基づいて決定するという構成である。
【００６１】
それゆえ、切り替え間隔を発振やノイズが発生しない範囲を考慮しながら切り替え間隔を決定することができるという効果を奏する。
【００６２】
請求項５に係るデルタシグマ変調回路は、請求項１から４の何れかに記載の発明の構成において、前記切替指示手段は各乗算器ごとに乗算器係数を切り替え指示する構成である。
【００６３】
それゆえ、各乗算器の乗算器係数をきめ細やかに制御することが可能となるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、デルタシグマ変調回路の要部構成を示すブロック図である。
【図２】本発明の他の実施形態を示すものであり、デルタシグマ変調回路の要部構成を示すブロック図である。
【図３】上記各実施形態のデルタシグマ変調回路において、１ビットデジタル信号のノイズフロア形状を示すグラフである。
【図４】従来例を示すものであり、デルタシグマ変調回路の要部構成を示すブロック図である。
【符号の説明】
Ｍ１〜Ｍ７      積分器
Ａ２〜Ａ７、Ａ２ａ〜Ａ７ａ、Ａ２ｂ〜Ａ７ｂ  乗算器
Ａ１１ａ〜Ａ１３ａ、Ａ１１ｂ〜Ａ１３ｂ      乗算器（負帰還乗算器）
Ｃ１            切替回路（切替指示手段）
Ｒ１〜Ｒ７      レベルモニター部
Ｇ１〜Ｇ７      ＡＮＤゲート（タイミング制御部；ゲート回路）
【図１】
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【図２】
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【図３】
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【図４】
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