(57)【特許請求の範囲】
【請求項１】
ＰＡＭマッパであって、
ａ）  異なる数のコンステレーション・ポイントを有する複数の異なるＰＡＭコンステレーションの指示を記憶するコンステレーション・マトリクス・メモリ手段と、
ｂ）  入来するビットを受信及び記憶し、及び該入来するビットを、ＰＡＭマッパのデータ・ビット・レートを基にしてビットのグループにグループ化するための手段であって、前記ビットのグループの第１サブグループが少なくとも１つの符号ビットを構成する、該手段と、
ｃ）  前記の受信及び記憶するための手段及び前記コンステレーション・マトリクス・メモリ手段に結合されたコード発生手段であって、前記ビットのグループの第２サブグループを受信し、及び前記複数の異なるＰＡＭコンステレーションのうちの選択されたものにおいてコンステレーション・ポイントの指示を識別するために、前記第２サブグループを使用し、及び前記指示に基づいてＰＡＭ出力コードを発生するための該コード発生手段と、
ｄ）  前記の受信及び記憶するための手段及び前記コード発生手段に結合された出力手段であって、前記少なくとも１つの符号ビットを受信し、及び前記出力コードを受信し、及びそれから少なくとも１つの出力バイトを形成するための該出力手段と
を備えるマッパ。
【請求項２】
前記複数の異なるＰＡＭコンステレーションのうちの少なくとも１つはN次元コンステレーションであり、Nは１よりも大きい正の整数であり、
前記の受信、記憶及びグループ化するための手段は、ｘビットをビットのグループとしてグループ化する手段を含み、前記第１サブグループは該ｘビットのビットのグループのうちのNからなり、ｘは３よりも大きい正の整数であり、
前記コード発生手段は、残りのｘ−Nビットを第２サブグループとして用いて、N次元コンステレーションから選択されたコンステレーション・ポイントのNの指示を識別し、前記Nの指示は、NのＰＡＭ出力コードを発生するために用いられ、
前記出力手段は、Nの符号ビットの前記第１サブグループを受信し、前記NのＰＡＭ出力コードを受信し、それらからNの出力バイトを形成する、
請求項１に記載のマッパ。
【請求項３】
アドレス計算手段を更に含み、該アドレス計算手段は、前記複数のビットの値をＬN-mで除算し、且つ剰余をＬN-mで除算する手段を含み、Ｌは、前記N次元コンステレーションの正のポイントの数に対応する正の整数であり、ｍは無効変数であり、最初は１にセットされており、且つ各々の除算の演算で、前記複数のビットに対しての前記の除算する手段によって１だけ増分され、商及び剰余が求められるようにするものであり、各商は、コンステレーション・ポイントの前記Nの指示のうちの１つのものを識別するために用いられ、前記剰余は、N−ｍが１のときに、コンステレーション・ポイントの前記Nの指示のうちの第Nのものを識別するために用いられる、
の請求項２に記載のマッパ。
【請求項４】
N＝２であり、
ｘ＝１５であり、
前記コード発生手段は、前記のビットの第２サブグループを用いて、前記二次元コンステレーションから選択されたコンステレーション・ポイントの２つの指示を識別し、前記の２つの指示は、２つのＰＡＭ出力コード発生するために用いられ、
前記出力手段は、前記２つの符号ビットを受信し、前記２つのＰＡＭ出力コードのビットを受信し、それらから第１及び第２出力バイトを形成する、
請求項２又は３に記載のマッパ。
【請求項５】
Ｌは９１である、
請求項３に記載のマッパ。
【請求項６】
前記の受信、記憶及びグループ化するための手段に結合され、該受信、記憶及びグループ化するための手段へ、幾つのビットがグループ化されるかをシーケンシャルに示すための制御手段を更に備え、前記の複数のＰＡＭコンステレーションのうちの特定のものが、幾つのビットがグループ化されるかを基にしてシーケンシャルに用いられる、
請求項１ないし５のいずれかに記載のマッパ。
【請求項７】
前記のシーケンシャルに示すための制御手段は、反復するフレームを基にして幾つのビットがグループ化されるかを示す、
請求項６に記載のマッパ。
【請求項８】
前記複数の異なるＰＡＭコンステレーションは、少なくとも１つの一次元コンステレーションと、少なくとも１つの二次元コンステレーションと、少なくとも１つの四次元コンステレーションとを含む、
請求項１ないし７のいずれかに記載のマッパ。
【請求項９】
前記複数の異なるＰＡＭコンステレーションのうちの第１のものは１８２ポイント２Ｄコンステレーションであり、前記複数の異なるＰＡＭコンステレーションのうちの第２のものは１２８ポイント１Ｄコンステレーションであり、前記複数の異なるＰＡＭコンステレーションのうちの第３のものは６４ポイント１Ｄコンステレーションであり、前記複数の異なるＰＡＭコンステレーションのうちの第４のものは１０８ポイント４Ｄコンステレーションである、
請求項８に記載のマッパ。
【請求項１０】
前記複数の異なるＰＡＭコンステレーションのうちの第１のものは９２ポイント２Ｄコンステレーションであり、前記複数の異なるＰＡＭコンステレーションのうちの第２のものは１２８ポイント１Ｄコンステレーションであり、前記複数の異なるＰＡＭコンステレーションのうちの第３のものは６４ポイント１Ｄコンステレーションであり、前記複数の異なるＰＡＭコンステレーションのうちの第４のものは７８ポイント４Ｄコンステレーションである、
請求項８に記載のマッパ。
【請求項１１】
前記複数の異なるＰＡＭコンステレーションは、少なくとも１つの八次元コンステレーションを含む、
請求項８に記載のマッパ。
【請求項１２】
前記コード発生手段は、前記ＰＡＭ出力コードを構成するμ法又はＡ法コードを記憶するＰＡＭコード・メモリ手段と、前記第２サブグループを用いて、前記複数の異なるＰＡＭコンステレーションのうちの選択されたものにおけるコンステレーション・ポイントの指示を識別し、且つ、前記指示を用いて、前記ＰＡＭ出力コードを提供する前記ＰＡＭコード・メモリ手段内の位置を選択するアドレス計算手段とを備える、
請求項１ないし１２のいずれかに記載のマッパ。
【請求項１３】
ＰＡＭマッパであって、
ａ）  異なる数のコンステレーション・ポイントを有する複数の異なるＰＡＭコンステレーションの指示を記憶するコンステレーション・マトリクス・メモリ手段であって、前記の異なるＰＡＭコンステレーションのうちの第１のものは第１の次元であり、前記の異なるＰＡＭコンステレーショとのうちの第２のものは、前記第１の次元とは異なる第２の次元である、コンステレーション・マトリクス・メモリ手段と、
ｂ）  前記コンステレーション・マトリクス・メモリ手段に結合されたコード発生手段であって、前記指示を用いて、μ法又はＡ法コード値出力を発生するコード発生手段と、
ｃ）  入来するビットをビットのグループにグループ化する手段であって、前記グループは、少なくとも１つの符号ビットを表わす前記グループのビットのうちの少なくとも１つの第１サブグループと、前記コンステレーション・マトリクス・メモリ手段内の前記指示の少なくとも１つを示す前記グループのビットのうちの第２のサブグループと、を備える該グループ化手段と
を備えるマッパ。
【請求項１４】
前記グループ化手段及び前記コード発生手段に結合された出力手段であって、前記第１サブグループを受信するため、及び前記コード発生手段で発生されたビットを受信するため、及びそれらから少なくとも１つの出力バイトを形成するための出力手段
を更に備える請求項１３に記載のマッパ。
【請求項１５】
前記複数の異なるＰＡＭコンステレーションのうちの少なくとも１つはN次元コンステレーションであり、Nは１よりも大きい正の整数であり、
前記のグループ化手段は、ｘビットをビットのグループとしてグループ化し、ｘはNよりも大きい正の整数であり、前記のｘビットのグループのうちのNの第１サブグループは符号ビットであり、第２のサブグループは、前記ｘビットのグループのうちの残りのものからなり、前記N次元コンステレーションから選択されたコンステレーション・ポイントのNの指示を識別し、該Nの指示は、Nのμ法又はＡ法コード値出力を発生するために用いられる、
請求項１３又は１４に記載のマッパ。
【請求項１６】
複数の入来するビットをＰＡＭコード出力へマッピングする方法であって、
ａ）  望まれるデータ・レートを基にして、複数の前記入来するビットをｘビットのグループにグループ化するステップであって、ｘは４より大きい正の整数である、ステップと、
ｂ）  前記ｘビットのうちのNビットの第１サブグループを符号ビットとして選択するステップであって、Nは１より大きくｘより小さい正の整数である、ステップと、
ｃ）  残りのｘ−Nビットの第２サブグループを用いて、Ｌの正のポイントを有する多次元コンステレーションのNの指示を選択するようにするステップであって、２x-N≦ＬNである、ステップと、
ｄ）  前記Nの指示を用いてNのＰＡＭコード値を選択するステップと、
ｅ）  前記NのＰＡＭコード値と前記Nビットの第１サブグループを用いて、前記ＰＡＭコード出力を提供するステップと
を備える方法。
【請求項１７】
前記の第２サブグループを用いるステップは、前記第２サブグループのビットにより表されるデジタル値をＬN-mにより反復的に除算するステップを備え、少なくとも１つの商及び剰余を求めるために、ｍは、N−ｍが１になるまで、１からN−１の値をシーケンシャルにとる変数であり、前記少なくとも１つの商のうちの第１のものは、前記指示のうちの第１のものを選択するために用いられ、前記剰余は、前記指示のうちの別の１つを選択するために用いられる、
請求項１６に記載の方法。
【請求項１８】
ＰＡＭマッパであって、
ａ）  N次元ＰＡＭコンステレーションの指示を記憶するメモリ手段であって、Nは１より大きい整数である、メモリ手段と、
ｂ）  前記メモリ手段に結合され、入来するビットのグループを取り込み、該入来するビットのグループから、第１及び第２の指示を発生するコード発生手段であって、
（ｉ）  前記入来するビットのグループの値を定数で除算して、２つの変数ｑ及びｒを求め、
（ii）  所定の量だけｑの値を変化させて、変更された変数ｑ*を求め、該ｑ*を用いて、前記N次元ＰＡＭコンステレーションの前記指示のうちの第１のものを示し、
（iii）  ｑの関数及びｒの関数を、少なくとも１つのスレッショルドと比較し、その比較結果に基づいて、ｒ、又は式に基づいてｒを変更したものであるｒ*の何れかを用いて、前記N次元ＰＡＭコンステレーションの前記指示のうちの少なくとも第２のものを示す
ことによって前記第１及び第２の指示を発生し、
前記第１及び第２の指示からＰＡＭコードを発生するコード発生手段と
を備えるＰＡＭマッパ。
【請求項１９】
前記式はｑとｒの一次関数である、
請求項１８に記載のＰＡＭマッパ。
【請求項２０】
前記一次関数は、ｒ*＝ｋ1−ｋ2ｒ−ｋ3ｑの形態であり、ｋ1、ｋ2、ｋ3は定数である、
請求項１９に記載のＰＡＭマッパ。
【請求項２１】
ｋ2＝１である、
請求項２０に記載のＰＡＭマッパ。
【請求項２２】
前記ｑの関数が第１の様式で前記スレッショルドに関連するとき、前記所定の量は１であり、また、前記所定の量は、前記ｑの関数が第２の様式で前記スレッショルドに関連するときにｑ*が０であるようなｑである、
請求項１８〜２１の何れかに記載のＰＡＭマッパ。
【請求項２３】
前記ｑの関数はｑであり、
前記ｒの関数はｒであり、
前記所定の量は、ｑが前記スレッショルドよりも小さいか又は等しい場合に、１であり、また、前記所定の量は、ｑが前記スレッショルドを超えるときにｑ*が０であるようなｑである、
請求項１８〜２１の何れかに記載のＰＡＭマッパ。
【請求項２４】
前記コード発生手段は、入来するビットを、前記ビットのグループと、少なくとも１つの符号ビットを含む別のグループとにグループ化する手段を含む、
請求項１８〜２３の何れかに記載のＰＡＭマッパ。
【請求項２５】
前記N次元ＰＡＭコンステレーションは二次元コンステレーションであり、
前記グループ化する手段は、１３ビットを前記ビットのグループとしてグループ化し、２ビットを符号ビットとしてグループ化し、
前記コード発生手段は、前記の入来するビットのグループの値を９１で除算して商ｑ及び剰余ｒを求めることによって、前記の入来するビットのグループから前記第１及び第２の指示を発生する、
請求項２４に記載のＰＡＭマッパ。
【請求項２６】
前記スレッショルドは８２である、
請求項２５に記載のＰＡＭマッパ。
【請求項２７】
ｃ）  前記ＰＡＭコード発生手段により発生された前記ＰＡＭコードを受信し、前記少なくとも１つの符号ビットを受信し、それらから少なくとも１つの出力オクテットを形成する出力手段
を更に備える請求項２５に記載のＰＡＭマッパ。
【請求項２８】
前記メモリ手段は、複数のＰＡＭコンステレーションに対する指示を記憶する、
請求項１８〜２７の何れかに記載のＰＡＭマッパ。
【請求項２９】
前記複数のＰＡＭコンステレーションのうちの少なくとも１つは、一次元コンステレーションである、
請求項２８に記載のＰＡＭマッパ。
【請求項３０】
複数の入来するビットをＰＡＭコード出力へマッピングする方法であって、
ａ）  前記入来するビットのグループの値を定数で除算して、２つの変数ｑ及びｒを求めるステップと、
ｂ）  ｑの値を所定量だけ変化させて、変更された変数ｑ*を求めるステップと、
ｃ）  前記ｑ*を用いて、N次元ＰＡＭコンステレーションの第１の指示を指し示すステップと、
ｄ）  ｑの関数とｒの関数を、少なくとも１つのスレッショルドと比較するステップと、
ｅ）  前記比較の結果を基にして、ｒ、又は式に従ってｒを変更したものであるｒ*の何れかを用いて、前記N次元ＰＡＭコンステレーションの第２の指示を指し示すステップと、
ｆ）  前記第１及び第２の指示からＰＡＭコードを発生するステップと
を備える方法。
【請求項３１】
前記所定量は、前記ｑの関数が第１の様式で前記スレッショルドと関連するときに、１であり、
また、前記所定量は、前記ｑの関数が第２の様式で前記スレッショルドに関連するときにｑ*が０であるようなｑである請求項３０に記載の方法。
【請求項３２】
前記式はｑとｒの一次関数である、
請求項３０に記載の方法。
【請求項３３】
前記一次関数は、ｒ*＝ｋ1−ｋ2ｒ−ｋ3ｑの形態であり、ｋ1、ｋ2、ｋ3は定数である、
請求項３２に記載の方法。
【請求項３４】
前記ｑの関数はｑであり、
前記ｒの関数はｒであり、
前記所定量は、ｑが前記スレッショルドよりも小さいか又は等しい場合に、１であり、また、前記所定量は、ｑが前記スレッショルドを超えるときにｑ*が０であるようなｑである請求項３３に記載の方法。
【発明の詳細な説明】
発明の背景
１．  発明の分野
本発明はデータ通信装置に関する。より詳細には、本発明は、アナログのローカル・ループに結合された高速モデムにおいて利点をもって適用できるマッピング・システム及び方法に関する。
２．  従来技術
データ及び音声の転送のための電気通信の重要性が大きくなるにつれて、電話線を通じてのデータ転送レートを増加するための多大な努力がなされてきた。最近、ＩＴＵ−Ｔは、Ｖ．３４勧告（V.34 Recommendation）（国際電気通信連合、電気通信標準化部門勧告Ｖ．３４、ジュネーブ、スイス国、１９９４）を導入した。ここにその内容を参照として援用する。Ｖ．３４標準及びその後の改正は、モデムの動作速度を２８．８ｋｂｐｓから３３．６ｋｂｐｓまでと規定しており、今日販売されているモデムの殆どはＶ．３４勧告に忠実なものである。しかしながら、インターネットの使用が急速にひろがったので、Ｖ．３４の転送レートでは、インターネットで入手可能な大きなファイルをダウンロードするために長い時間を必要とする。それ故、最近、データ転送レートを更に増加するための更なる標準的勧告を提供することが急がれている（記、ＴＩＡ  ＴＲ−３０．１  ＰＡＭモデム特別グループ及びＩＴＵ−Ｔ研究グループ１６）。
電気通信ネットワークがアナログ・システムである場合に、データ・レートを更に増加することが制限されることが認識されており（ベル・システム・テクニカル・ジャーナル（Bell System Technical Journal）２７（３７９−４２３，６２３−６５６、１９４８）のＣ．Ｅ．シャノンの「通信の数学的理論（A Mathematical Theory of Communication）」を参照せよ）、多くの電気通信ネットワークが現在はデジタルであるということの利点を用いて、多種の提案がなされている。例えば、アヤノグル（Ayanoglu）その他に対するアメリカ合衆国特許第５，３９４，４３７号、ダグデビレン（Dagdeviren）に対するアメリカ合衆国特許第５，４０６，５８３号、及びアヤノグルその他に対するアメリカ合衆国特許第５，５２８，６２５号（これらすべてはＡＴ＆Ｔ／Ｌｕｃｅｎｔに譲渡されており、それらの内容をここに参照として援用する）のすべては、データ転送レートを５６ｋｂｐｓ又はそれより高く増加するためには、ネットワークが主としてデジタルであるという認識に基づいた技術を記載している。同様に、ＩＥＥＥインターナショナル・カンファレンス・オン・コミュニケーションズ’９３（IEEE International Conference on Communications '93）（スイス国、ジュネーブ、１９９３）の第５０７−５１１ページのカレット（Kalet）その他の「ＰＡＭ音声帯域チャンネルの容量（The Capacity of PAM Voiceband Channels）」は、そのようなシステムを論じており、そのシステムでは、送信側が正確なアナログ・レベル及びタイミングを選択することによって、中央局で行われるアナログ／デジタル変換が量子化エラーなしで行われるようにする。タウンシェンド（Townshend）に対してのＰＣＴ出願番号ＰＣＴ／ＵＳ９５／１５９２４号（公開公報ＷＯ９６／１８２６１）は同様の技術を開示しており、その内容を参照としてここに援用する。これらすべての開示は、Ｖ．３４勧告で現在用いられているＱＡＭ（直交振幅変調）ではなく、ＰＡＭ（パルス振幅変調）デジタル・エンコーディング技術を使用することを想定している。ＡＴ＆Ｔの技術とタウンシェンドの参考文献との間の主な差異は、ＡＴ＆Ｔの技術が、電話ネットワークのデジタルの特徴を「アップストリーム」方向と「タウンストリーム」方向の両方において活用することを提案しているのに対して、タウンシェンドのものは、ダウンストリーム方向のみを考慮していることにある。即ち、タウンシェンドのものを直示的に基にするＵＳロボティクスの「ｘ２」技術のようなシステムは、アップストリーム通信のためにＶ．３４勧告の技術の使用を想定している。
当業者には理解できるように、Ｖ．３４勧告の基礎となる技術及び提案されている５６ｋｂｐｓのモデムは複雑であり、典型的には、ハイエンド・デジタル信号プロセッサ（ＤＳＰ）の使用を必要とする。モデムの複雑なタスクの１つは、デジタル・データを、コンステレーション（ｃｏｎｓｔｅｌｌａｔｉｏｎ）から選択されてＤ／Ａコンバータによりアナログ信号に変換されるデジタル信号のシーケンスにマップすることである。マッピングには、典型的に、コンステレーションの使用が含まれる。Ｖ．３４勧告では、好適なコンステレーションは四次元コンステレーションである。それに対して、想定される５６ｋｂｐｓのモデムでは、コンステレーションは、μ法（μ-law）（ヨーロッパではＡ法（A-law））の必要条件をもってコンパイルする一次元ＰＡＭコンステレーションと想定される。ＩＴＵ−Ｔ勧告Ｇ．７１１の内容をここに参照として援用するが、このＩＴＵ−Ｔ勧告Ｇ．７１１に記載されているμ法の必要条件によると、コンステレーションの合計は２５５の信号レベルからなり、その信号レベルは、１２７の正、１２７の負、及び零である。コンステレーションの正の部分とコンステレーションの負の部分の両方とも、８セクタを含み、その各々が１６ポイントをもち（コンステレーションはアペンディクス１に示されている）、零は両方の部分に対する共通のポイントである。当該技術で知られているように、コンステレーションのセクタ１のポイント間の最小距離は、距離「２」である。セクタ２では、最小距離は「４」であり、セクタ３では、最小距離は「８」である。第８のセクタでは、最少距離は「２５６」である。
完全ＰＡＭμ法コンステレーションを用いて、理論的には、アナログ・ローカル・ループを通じてデジタル・ネットワークへ、ほぼ６４ｋｂｐｓのデータ・レートで送信を行うことができる。しかしながら、そのようなコンステレーションの平均パワーは約−４ｄＢｍであり、ポイント間の最小距離は距離「２」である。このような大きいパワーは、ネットワーク上での現在の制限である平均パワー−１２ｄＢｍと比較して、望ましいものではなく、また、この最小距離も望ましいものではない。ノイズに起因するエラーを低減するためには、少なくとも「４」、好適には「８」の最小距離が、より望ましい。
パワーの制限及び最小距離の考察を考慮して、従来技術では、主に、５６ｋｂｐｓ（即ち、８ｋＨｚのレートで７ビット／記号）でデータを送ることを論じている。ビット・レートを６０ｋｂｐｓ（即ち、７．５ビット／記号）に増加するために、記号のシーケンスを、１つおきのシンボルがそれぞれに７ビットと８ビットとを搬送するようにして、送ることができる。しかしながら、上述の理由（平均パワー及び最小距離）により、記号あたり８ビットを搬送することは不可能である。
発明の概要
従って、本発明の目的は、６０ｋｂｐｓまでのデータ・レートの高速モデムのためのＰＡＭマッパ（mapper、マップ手段）を提供することである。
本発明の別の目的は、微細なデータ・レート段（ステップ）をもって４０ｋｂｐｓから６０ｋｂｐｓのデータ・レートを可能にするＰＡＭマッパを提供することである。
本発明の更に別の目的は、ＰＡＭマッパ及びＰＡＭマッパを用いる方法を提供することであり、これらは、所望の平均パワー必要条件と、ＰＡＭコンステレーションのポイント間の所望の最小距離とを基にして、信号セットを最適化する。
本発明の更なる目的は、実施が容易であり、且つ大量の計算及びメモリ・リソースを必要としないＰＡＭマッパを提供することである。
本発明に従うとＰＡＭエンコーダのためのマッパが提供され、該マッパは、望まれるμ法又はＡ法コード・レベルを発生する手段と、複数の異なるＮ次元コンステレーション（Ｎは正の整数）の指示を記憶するコンステレーション・マトリクス・メモリとを含み、それら記憶された異なるコンステレーションのうちの少なくとも１つのものの次元は、それら記憶されたコンステレーションのうちの他の１つのものの次元とは異なる。以下に明瞭になるが、複数の異なるコンステレーションは、個別に又は共に用いられて、複数の異なるモデム・データ（ビット）・レートを支持する。
望まれるコード・レベルを発生する手段及びコンステレーション・マトリクス・メモリに加えて、マッパは、好適には、ロジック・ブロックを含み、該ロジック・ブロックは、入来する情報のビットを受信し、所望された又は同意されたデータ・レートの関数としてそれらビットをグループ化し、複数のビットのグループの各々（即ち、サブグループ）を、前記の望まれるコード・レベルを発生する手段へ供給する。望まれるコード・レベルを発生する手段は、それらのビットを用いて、コンステレーションの１つから少なくとも１つのポイントを選択し、そして、選択した各コンステレーション・ポイントを用いて、望まれるコード・レベルを発生する。１つの実施形態において、望まれるコード・レベルを発生する手段は、アドレス計算ブロック及びＰＡＭコード・メモリを備え、アドレス計算ブロックは、コンステレーション・ポイントを選択し、コンステレーション・ポイントは、ＰＡＭコード・メモリ内の位置へのポインタとして用いられ、ＰＡＭコード・メモリは、好適には、複数の７ビットＰＡＭコード・ワードを記憶する。ＰＡＭコード・メモリから選択された７ビットＰＡＭコード・ワードは、次に、ロジック・ブロックにより形成されたビット・グループのビットの１つ以上のもの（別のサブグループ）から引き出された第８ビット（符号ビットとして用いられる）とともに出力として供給される。また、望まれる出力コードがＰＣＭコードである場合には、望まれるコード・レベルを発生する手段は単にアドレス計算ブロックであり、このブロックは、コンステレーション・ポイント指示を選択し、選択されたコンステレーション・ポイント指示から７ビットＰＣＭコード出力を発生する。
本発明の１つの実施形態によると、５６ｋｂｐｓを超えるデータ・レートを提供するために、一次元コンステレーションと二次元コンステレーションの両方が用いられる。二次元（２Ｄ）コンステレーションの使用に際して、入来する情報ビットをグループ化するロジック・ブロックは、１５の情報ビットを共にしてグループ化することができる。１５のビットがグループ化されるときには、２ビットが、２つの８ビット出力バイトに対する符号ビットとして用いられ、他の１３ビットがアドレス計算ブロックへ供給され、アドレス計算ブロックは、その１３、ビット数を９１モジュロ９１で除算し、商の整数部分及び剰余を発生する。商の整数部分は、所定の二次元ＰＡＭコンステレーションの９１ポイント（正の値及び負の値の両方を表す）のうちの１つを選択するために用いられ、剰余は、ＰＡＭコンステレーションの９１ポイントのうちの別の１つを選択するために用いられる（ポイントの８２８１（９１×９１）の可能な組み合わせが、１３ビットの８１９２（２１３）の組み合わせを網羅するのに十分であることが理解される）。２つの選択されたコンステレーションが用いられて（例えば、ＰＡＭコード・メモリ内の２つの位置を指し示すことにより、又はＰＣＭの場合には、直接的に発生することによって）、２つの７ビット数が発生され、その２つの７ビット数に符号ビットが付加されて２つの８ビット出力が提供される。
ロジック・ブロックにより受信されたすべてのビットが１５ビットのグループにグループ化された場合に、６０ｋｂｐｓのデータ・レートを達成することができる。しかしながら、本発明の好適な実施形態に従うと、４０ｋｂｐｓ（また、望まれる場合にはそれ以下）から６０ｋｂｐｓまで、０．５ｋｂｐｓきざみでビット・レートを選択することができる。それらのレートのすべてを達成するために、４つの異なるコンステレーションに対する指示が、コンステレーション・マトリクス・メモリに記憶される。好適には、各コンステレーションは、約−１２ｄＢｍから可能な範囲までのパワーで最大の分離を得るように選択される。即ち、例えば、３２ポイント・コンステレーション（１６の正のポイント及び１６の負のポイント）には、９６の最小距離及び−１２．１ｄＢｍのパワーが提供され、５ビット入力グループ（５ビットのうちの１つは符号ビットとして用いられる）のコード化に用いられることができる。同様に、６４ポイント・コンステレーションには、３６の最小距離及び−１２．２ｄＢｍのパワーが提供され、６ビット入力グループに対して用いられることができる。１２８ポイント・コンステレーションは、７ビット入力グループに対して使用されるように、１６の最小距離及び−１２．１ｄＢｍのパワーが提供され、また、１８２ポイント・コンステレーションは、１５ポイント・グループに対して使用されるように、８の最小距離及び−８．７ｄＢｍのパワーが提供される。異なるデータ・レートを得るためには、データ・フレームを設定して、データ・フレームにおいて異なるコンステレーションを用い、入来するデータ・ビットが、フレームによって異なるビット数のグループにグループ化されるようにする。例えば、５９．５ｋｂｐｓのデータ・レートを得るためには、１５ビットの７グループを、７ビットの２グループ毎にグループ化する。
５６ｋｂｐｓ又はそれより低いデータ・レートが選択された場合には、上記で提案したように、ビットが、５、６又は７ビット・グループにグループ化され、異なるビット数のグループをフレームにおいて置き換えることにより特定的に望まれるレートを得られる。それぞれの場合において、グループ中の１つのビットは出力バイトに対する符号ビットとして用いられ、残りのビットが、コンステレーション・ポイントの指示へアクセスするために、コード発生手段のアドレス計算ブロックで用いられる。次に、コンステレーション・ポイントが用いられて７ビット・ワードが（例えば、ＰＡＭコード・メモリ位置を選択することによって）発生され、７ビット・ワードは符号ビットとともに出力されて、ＰＡＭコード化された８ビット・バイトが発生される。
上記で提案したように、入来するビットを５、６、７及び１５ビットのグループにグループ化することにより、及び複数のコンステレーションの指示を記憶し、且つそれらビットを用いて、コード・レベル出力の発生に用いられるコンステレーション・ポイントを選択することにより、高速モデムに対する簡素なマッパが提供され、このマッパは６０ｋｂｐｓまでのビット・レートを、０．５ｋｂｐｓ又はそれより小さいステップで、可能とする。
本発明の別の面によると、より高次元のコンステレーション（例えば、３Ｄ、４Ｄ、５Ｄ、６Ｄ・・・）が用いられることができ、望まれる最小距離及び望まれるパワーで、高いビット・レートが得られる。例えば、好適な実施形態において、４Ｄ（四次元）及び８Ｄ（八次元）コンステレーションが、望まれるデータ・レートを得るために、他の次元（２Ｄ及び１Ｄ）と関連して用いられる。４Ｄコンステレーションの１つ（５６ｋｂｐｓを超える許可されたビット・レートを補助する）は１５４ポイント（７７の指示が８×１６アレイに記憶されている）を含み、これは、２９ビットのグループが４つの出力される記号にマップされることを可能にする。２９ビットでは、４ビットのサブグループが符号ビットとして用いられ、２25は７７4よりも小さいので、残りの２５ビットからなる別のサブグループが、７７指示のうちの４つを選択するために用いられる。同様に、８Ｄコンステレーションの１つは１４０ポイント（７０指示）を含み、これは、５７ビットのグループが８つの出力される記号にマップされることを可能にする。５７ビットでは、８ビットのサブグループが符号ビットとして用いられ、残りの４９ビットのサブグループが、７０指示（１４０ポイント）コンステレーションのうちの８指示を選択するために用いられる。
Ｎ次元コンステレーションのコンステレーション・ポイントを選択するための好適な様式は、ｘビットのグループ（２x-N＜ＬN、Ｌはコンステレーションの正のポイント又は指示の数）をとり、Ｎのｘビットの最上位をＮの出力記号に対する符号ビットとして用い、残りのｘ−Ｎのビットにより表される値を、ＬN-m（ｍ変数であり、シーケンシャルに１からＮ−１の値をとる）で割り、商及び剰余を得ることを含む。第１の商は、第１コンステレーション・ポイント値を選択するために用いられ、第１コンステレーション・ポイント値は第１コード・レベル出力を発生するために用いられる。Ｎ−ｍが１の場合には、第１の剰余は別のコンステレーション・ポイントを選択するために用いられる。しかしながら、Ｎ−ｍが１よりも大きい場合には、ｍが１だけ増加され、剰余がＬN-mで除算されて第２の商及び第２の除算が得られる。第２の商は、第２コンステレーション・ポイント値を選択するために用いられる。Ｎ−ｍが１の場合には、第２の剰余は、第３コンステレーション・ポイント値を選択するために用いられるが、そうでない場合には、ｍが再び増加され、剰余がＬN-mで除算される。このプロセスは、Ｎ−ｍが１になるまで続けられ、最後の剰余が、第Ｎコンステレーション・ポイント値を選択するために用いられる。
本発明の別の好適に面によると、再マッピング・アルゴリズムが提供され、このアルゴリズムは、本発明に従って用いられる多次元ＰＡＭコンステレーションのパワーを更に低減する。提供される再マッピング・アルゴリズムは、高パワー・コンステレーション・ポイントの組み合わせを、そうでなければ使用されない低パワーの組み合わせと置換することによって、パワーを低減する。例えば、９１ポイントを用いる２Ｄコンステレーションにおいて、８２８１（９１2）の使用可能な組み合わせのうちの８１９２（２13）のみが、１３ビットを識別するために必要とされる。即ち、高パワーの組み合わせ（例えば、識別子８９  ９０の対によって送られるであろうもの）を、そうでなければ使用されない低パワーの組み合わせ（例えば、９０  ０２）によって置換することができる。
好適な２Ｄ再マッピング・アルゴリズムは、一般に、グループ化したビットのデジタル値を、決定された値で割り、商（ｑ）及び剰余（ｒ）得ることと、剰余を１だけ増加し、新たな剰余（ｑ*）を得ることと、ｑ*及びｒの両方がスレッショルド値（１つ又は複数）よりも下の場合に、ｑ*及びｒを用いてＰＡＭコード出力値を選択することと、ｑ*をより低い値（例えば、０）に再設定することと、商及び剰余の両方がスレッショルド値（１つ又は複数）よりも大きい場合に、ｒを再計算することとを含む。再計算されたｒ＝ｒ*は、好適には、ｒ及びｑの関数として再計算される。
本発明の更なる目的及び利点は、当業者には、添付の図面と関連して詳細な説明を参照することにより明瞭になる。
【図面の簡単な説明】
図１は、本発明のＰＡＭモデムの高レベル・ブロック図である。
図２は、本発明の第１実施形態に従う図１のマッパのブロック図である。
図３ａ〜３ｄは、図２のマッパにおいて実施される４から７ビット、５から７ビット、６から７ビット、及び１３から２×７ビットのマッパの機能ブロック図である。
図４は、本発明の第２の実施形態に従うマッパのブロック図である。
アペンディクス１は、従来技術のμ法コードの図である。
アペンディクス２は、本発明の図２の実施形態のマッパで用いられる４つの好適なコンステレーションのリストである。
アペンディクス３は、本発明の図４の実施形態のマッパで用いられる１８の好適なコンステレーションのリストである。
テーブル１は、本発明の図２の実施形態のマッパにより実施されるマッピング・パラメータのリストであり、１５ビット対、７ビット記号、６ビット記号、及び５ビット記号の数を含む。
テーブル２は、１３ビット二進組み合わせの、８ビット出力の対へのマッピングを表すリストである。
テーブル３は、本発明の図４の実施形態のマッパにより実施されるマッピング・パラメータのリストである。
好適な実施形態の詳細な説明
図１を参照すると、ＰＡＭモデム１０の高レベル・ブロック図が示されている。モデム１０は、概略的に言うと、送信機２０及び受信機３０を含む。送信機は、デジタル・データのソース（例えば、コンピュータ）へのインターフェース３２と、マッパ３６を含み且つオプションでトレリス（Trellis）又は重畳エンコーダ（示さず）を含み得るエンコーダ３４と、インターフェース３８とを含む。モデムの受信機側の詳細は公知であり、図１に示していない。
本発明の第１の実施形態によると、また、図２に示されるように、ＰＡＭエンコーダ３４のためのマッパ３６は、好適には、コンステレーション・マトリクス・メモリ４０と、データを配列させるロジック・ブロック６０と、コンステレーション・マトリクス・メモリ４０に結合され、該コンステレーション・マトリクス・メモリからコンステレーションを選択するコンステレーション・コントローラ６５と、ロジック・ブロック６０及びコンステレーション・マトリクス・メモリ４０に結合された出力コード・レベル発生手段６８と、出力レジスタ７５とを含む。本発明の一実施形態において、出力コード・レベル発生手段６８は、アドレス計算ブロック７０及びＰＡＭコード・メモリ５０を含む。本発明の別の実施形態では、以下に詳細に説明するが、出力コード・レベル発生手段６８は、アドレス計算ブロック７０のみを含む。コンステレーション・コントローラ６５、ロジック・ブロック６０、及びアドレス計算ブロック７０は、単体のハードウエア・エレメントで、又は個別のハードウエア・エレメントで、又はソフトウエアとして、又はソフトウエアとハードウエアの組み合わせとして実施でき、また、コンステレーション・マトリクス・メモリ４０（及びＰＡＭコード・メモリ５０が使用される場合にはこれも）は、１又は複数のメモリ・エレメントで実施できるということを理解すべきである。出力レジスタ７５は、コンステレーション・マトリクス・メモリ及び／又はＰＡＭコード・メモリを備えるメモリ・エレメントに組み込んでもよく、また、所望であれば別個のレジスタとしてもよい。
コンステレーション・マトリクス・メモリ４０は、複数の異なるビット・レートに対する複数の異なるＰＡＭコンステレーションの指示を記憶する。４つの異なるコンステレーションに対する指示が図２に示されており、そのコンステレーションのうちの１つ（コンステレーション＃１）は二次元コンステレーションである。好適には、コンステレーション・マトリクス・メモリは、アペンディクス２に示されるような、複数（例えば、４）の８×１６ビット・ブロックとして構成される。即ち、以下に更に述べるが、望まれるならば、各ブロックは、ＰＡＭコード・メモリ５０に記憶された１２８の可能な正又は負のμ法レベル（アペンディクス１を参照）のすべてを指し示すことができる。ブロックの各行は異なるμ法セクタを指し示し、行の各ビットはセクタにおける異なるレベルを表す。
ここでの目的のため、及び以下にアペンディクス２及び３を参照してより詳細に説明するので、用語「二次元コンステレーション」又は「多次元コンステレーション」は、用いられる２Cポイント（Ｃは正の整数）以外を有するコンステレーションを言及するものとし、ビットの１つのサブグループは、コンステレーションから１より大きいポイントを選択するために用いられる。
アペンディクス２に示されるように、本発明の第１実施形態の異なる好適なコンステレーションは、マトリクスに異なる値を設定することによって、コンステレーション・マトリクス・メモリ４０において表される。好適には、また、本発明に従うと、コンステレーションのポイントは、最高の「最小距離」を維持するように、及びほぼ−１２ｄＢｍのパワーを提供するように選択される。３２ポイント・コンステレーションに対して、８×１６ビット・ブロックの１６ビットが値１にセットされる。この１６のセットされた値の正及び負の値が、３２の望まれるポイントを提供することが理解される。アペンデディクス２に示されるように、−１２．１ｄＢｍのパワーで大きい距離を維持するために、選択されたコンステレーション・ポイントは、セクタ２の１つのポイント、セクタ３の１つのポイント、セクタ４の３つのポイント、セクタ５の５つのポイント、及びセクタ６の６つのポイントを含む。セクタ７及び８のポイントを選択しないことにより、パワーが低く維持され、また、セクタ１のポイントを選択しないこと及びセクタ２及び３の１つのポイントのみを選択することにより、最小距離が大きくされる。同様に、６４ポイント・コンステレーションに対しては、アペンディクス２に示されるように、別の８×１６ビット・ブロックの３２ビットがセットされる。最適には、セクタ１で１つのポイント、セクタ２で２つのポイント、セクタ３で３つのポイント、セクタ４で５つのポイント、セクタ５で８つのポイント、及びセクタ６で１３のポイントを選択し且つセクタ７及び８でポイントを選択しないことにより、パワーが低く維持され且つ最小距離は３６の距離である。１２８ポイント・コンステレーションにおいて、アペンディクス２に示されるようにもブロックの６４ビットがセットされ、１６の最小距離及び−１２．１ｄＢｍのパワーを得るようにされる。最後に、１８２ポイント２Ｄコンステレーションにおいて、９１ビット（可能な１２８ビットのうちのもの）がセットされ、８の最小距離が維持され、且つパワーが−８．７ｄＢｍ（これは現在望ましいものよりも避けがたく高い）にセットされる。以下により詳細に説明するように、本発明によると、任意の時におけるコンステレーション・マトリクス・メモリ４０からの、使用されるコンステレーションの選択は、選択されたデータ送信ビット・レートに依存する。即ち、ビット・レートが決定（任意の適当な手段又は方法により）されたときに、コンステレーション・コントローラ６５は、シーケンシャルに、適当なコンステレーションを選択する。より詳細には、テーブル１に示すように、４０ｋｂｐｓのビット・レートに対して、５ビット記号（３２ビット・コンステレーションに対応するもの）を排他的に用いることができ、また、４８ｋｂｐｓのビット・レートに対して、６ビット記号（６４ビット・コンステレーションに対応するもの）を排他的に用いることができる。しかしながら、４０ｋｂｐｓと４８ｋｂｐｓの間のビット・レートに対しては、５ビット記号と６ビット記号の組み合わせが要求される。即ち、４２．５ｋｂｐｓのビット・レートに対しては、５つの６ビット記号毎に１１の５ビット記号が要求される。即ち、コン��テレーション・コントローラ６５は、フレームにおいてそれに応じてコンステレーションの選択をインターリーブし、例えば、Ｍ４−Ｍ４−Ｍ３−Ｍ４−Ｍ４−Ｍ３−Ｍ４−Ｍ４−Ｍ３−Ｍ４−Ｍ４−Ｍ３−Ｍ４−Ｍ４−Ｍ３−Ｍ４のようにし、同じシーケンス（フレーム）を繰り返しして望まれるビット・レートを維持する。同様に、４０と４８ｋｂｐｓの間の他のビット・レートに対して、テーブル１に示すように、他の５ビット及び６ビット記号の組み合わせが要求される。
コンステレーション・コントローラ６５によりコンステレーションの選択が行われるとき、コンステレーション・コントローラは指示をロジック・ブロック６０へ同時に送信し、それに応じてロジック・ブロックが入来するビットをグループ化できるようにする。即ち、例えば、コンステレーション・コントローラがＭ４コンステレーション（３２ポイント）を選択するとき、信号が供給されて、ロジック・ブロック６０が５つの入来するビットをグループ化し、これら５つのビットの第１のものを符号ビットとして出力レジスタ７５の第１ビット位置へ供給する。残りの４ビットは、コード発生手段６８のアドレス計算ブロック７０へ供給され、このブロックは４ビットを用いて、Ｍ４コンステレーション（アペンディクス２に示すように値１にセットされた１６×８ビット・マトリクスの１６ビット）の指示されたコンステレーション・ポイントを選択する。例えば、コンステレーション・ポイントを選択するために用いる４ビットが「１０１１」の値を有する場合に、Ｍ４コンステレーションの第１１（二進の１０１１＝十進の１１）のセットされた位置（例えば、アペンディクス２のＭ４を用いると、セグメント６の第２レベル）が選択される。指示されたコンステレーション・ポイント（マトリクス内のその位置に起因して、セクタ及びレベル・インジケータの両方を有する）は、次に、アドレス計算ブロック７０により用いられて、出力ＰＣＭμ法コードが直接的に発生される（例えば、１２８から、８×１６ビット・アレイの選択されたコンステレーション・ポイント指示の位置を減算し、差の値の７ビット・デジタル出力を提供する）か、又は、コンステレーション・ポイント指示をＰＡＭコード・メモリ５０へのポインタとして用いて（例えば、セクタ６に対して、アペンディクス１のレベル８１）、出力ＰＡＭコードが発生される。コンステレーション・ポイントにより指示されたＰＡＭコード・メモリ位置に記憶された７ビット・ワード（例えば、０１０１１１０、アペンディクス１のコードの７つの下位ビット）は、次に、出力レジスタ７５の第２ないし第８ビット位置へ供給される。７つの下位ビットは、ロジック・ブロック６０から供給される符号ビットと共になって、デジタル／アナログ変換器への出力のための８ビット・バイトを提供する。これは機能ブロック図３ａに示されており、この図では、５つのデータ・ビットがグループ化され、その５ビットの最初のものが出力バイトの符号ビットとして用いられ、他の４つのデータビットは、出力バイトの更なる７ビットを発生するために用いられる。
同様に、コンステレーション・コントローラ６５によってＭ３コンステレーションが選択されたときに、ロジック・ブロック６０に信号が供給され、該ブロックが入来する６つのビットをグループ化する。それら６ビットのうちの最初のものは符号ビットとして用いられ、出力レジスタ７５の第１ビット位置へ供給される。残りの５ビットはアドレス計算ブロック７０へ供給され、該ブロックはそれら５ビットを用いて、Ｍ３コンステレーションの指示されたコンステレーション・ポイントを選択する（アペンディクス２に示すように、Ｍ３コンステレーションに対して、１６×８マトリクスの３２ビットが、値１にセットされている）。指示されたコンステレーション・ポイントは、次に、アドレス計算ブロック７０により、ＰＡＭコード・メモリ５０へのポインタとして又は上述のように直接的に用いられて、７ビット・ワードが発生され、この７ビット・ワードが出力レジスタ７５の適当なビット位置へ供給される。７つの下位ビットは、ロジック・ブロック６０から供給される符号ビットとともになって、デジタル／アナログ変換器への出力のための８ビット・バイトを提供する。これは機能ブロック図３ｂに示されており、そこでは、６つのデータ・ビットがグループ化され、６ビットの最初のものが出力バイトの符号ビットとして用いられ、他の５つのデータ・ビットは、出力バイトの更なる７ビットを発生するために用いられる。
テーブル１で提案しているように、４８と５６ｋｂｐｓの間のデータ・レートを発生するために、６ビット及び７ビットのグループが、Ｍ３及びＭ２コンステレーションと関連して用いられる。図３ｃで提案しているように、７ビットがグループ化されるとき、１つのビットは符号ビットとして用いられ、残りの６ビットは、出力バイトの残りの７ビットを発生するために用いられる。この６ビットは、コンステレーションＭ２を記憶するマトリクスの６４のセットされたビットの１つを選択することにより、残りの７ビットを発生し、それが次に、７ビット・ワードを記憶するＰＡＭコード・メモリ位置を指し示すか、又は７ビット・ワードを発生するために用いられる。
図２、３ｃ、３ｄと関連してテーブル１を再び参照する。５６と６０ｋｂｐｓの間のビット・レートを発生する機構は、以前に説明した機構とは僅かに異なる。特に、本発明の第１の実施形態によると、７ビット記号と８ビット記号の組み合わせを用いる代わりに、７ビット記号と１５ビット記号対の組み合わせが用いられる。例えば、５８ｋｂｐｓのデータ・レートを発生するために、２ＤコンステレーションＭ１からの４つの１５ビット記号対が、コンステレーションＭ２からの８つの７ビット記号と関連して、４つの記号の繰り返しパターン、例えば、Ｍ２−Ｍ１−Ｍ１−Ｍ２、で用いられる。７ビット記号は、上記で図３ｃと関連して述べたように用いられる。しかしながら、本発明によると、１５ビット記号対は異なって発生される。即ち、コンステレーション・コントローラによって１５ビット対が指示されると、二次元Ｍ１コンステレーションがマトリクス・メモリから選択され、ロジック・ブロック６０によって１５ビットがグループ化される。図２及び図３ｄに示すように、１５ビットのうち、２ビットのサブグループが、出力レジスタ７５で発生される２つの出力バイトに対する符号ビットとして用いられる。即ち、一方の符号ビットが１６ビット出力レジスタ７５の第１ビット位置へ送られ、他方の符号ビットが第９ビット位置へ送られる。残りの１３ビットのサブグループは、Ｍ１コンステレーション・マトリクスの９１のセットされたビットから２つのコンステレーション・ポイントを選択するために用いられる（Ｍ１が、従って、２Ｄコンステレーションとして規定されることに留意されたい）。本発明の好適な実施形態に従うと、２つのコンステレーション・ポイント又は指示を選択するために、１３ビットの値は９１で除算され、商（ｑ）及び剰余（ｒ）が得られる。商は、テーブル２で提案しているように、９１のセットされたビット（即ち、指示）のうちの第１のものを選択するために用いられ、剰余は、９１のセットされたビットのうちの別の１つのものを選択するために用いられる（商と剰余が同じであるとき、コンステレーションから選択される指示は同じであることに留意されたい）。上述のように、選択された指示は、直接的に７ビット・ワードを発生するためにか、又は７ビット・ワードを記憶するＰＡＭコード・メモリ５０内の位置を指し示すためにかの、何れかに用いられる。それとは関係なく、発生された７ビット・ワードは、出力レジスタ７５のビット位置２ないし８及び１０ないし１６へ供給され、符号ビットと共になって、出力用の２つの８ビット・バイト（オクテット）を発生する。
図４へ進む前に、２Ｄコンステレーション及び図２の実施形態に関してテーブル１に示したパワー（ｄＢｍ）及び最小距離（Ｄmin）は、再マッピング・アルゴリズムを用いることによって、同じデータ・レートを獲得しつつも更に改善され得る、ということを注記しておく。特に、９１ポイントを用いる２Ｄコンステレーションは、８１９２（２13）ポイントを記述するために８２８１（９１2）の可能な組み合わせを提供することが理解される。即ち、テーブル２に示される７ビット出力組み合わせの対は、例えば、Ｐ８９ Ｐ９０のような高パワー組み合わせを含み、他方、高パワー組み合わせの代わりに用いられるとコンステレーションのパワーを低減させる例えばＰ９０ Ｐ０２のような特定の低パワー組み合わせは、使用されない。即ち、本発明の現在好適な実施形態によると、「再マッピング」は、アドレス計算ブロック７０により行われるアドレス計算を変更することによって達成される。２Ｄコンステレーションに対する好適なアルゴリズムに従うと、１３ビット・デジタル値を９１で割ることによって得られた商（ｑ）を、所定の値（好適には１）だけ増加させることにより、変更された商（ｑ*）を得るようにする。ｑ*及び剰余（ｒ）の両方がスレッショルド値（１つ又は複数）と比較される（両方が、好適には、この２Ｄコンステレーションに対しては、値８２と比較される）。ｑ*又はｒの何れかがスレッショルド値（１つ又は複数）よりも小さいか又はそれと等しい場合には、ｑ*及びｒの両方が、メモリ４０のコンステレーション・マトリクスＭ１の指示（セットされたビット）を見つけるために用いられ、それらが次に、上述のように、ＰＡＭコード・メモリ５０の７ビットＰＡＭコード・ワードを選択する。しかしながら、ｑ*とｒの両方がスレッショルド値（１つ又は複数）よりも大きい場合には、ｑ*が低い値（好適には、００）にリセットされ、剰余が再計算されて変更された剰余（ｒ*）が求められる。変更された剰余は、好適には、剰余ｒ及び商ｑの関数であり、この関数は、好適には、ｒ*＝ｋ１−ｒ−ｋ２（ｑ）の形態の一次式である。９１の正のポイントを用いる２Ｄコンステレーションに対して、好適な関は、ｒ*＝８０４−ｒ−８（ｑ）である。ｑ*及びｒ*の両方が、次に、メモリ４０のコンステレーション・マトリクスＭ１の指示を見つけるために用いられ、それらが次に、上述のように、ＰＡＭコード・メモリの７ビットＰＡＭコード・ワードを選択する。
この提供された再マッピング・アルゴリズムでは、すべての商が値１によって増加されるので、完全な再マッピングが起こらないならば、又は元の商が最大ではなかったならば（即ち、テーブル２に示したように、この場合、ここでは値９０ ００及び９０ ０１が使用されるべきであった）、商００は用いられないことが理解される。即ち、受信側では、デマッパ（demapper）には、零と等しい商と、式に基づくスレッショルド値よりも大きい剰余とを受信するときに再マッピング・アルゴリズムが用いられていることが、通知される。この場合、再マッピングが認識され、そこでは、受信した商が零であり、剰余が０１よりも大きい（００ ００及び００ ０１は、元の決定の９０ ００及び９０ ０１に対してリザーブされているためである）。また、１つ又は複数のスレッショルド値（例えば、８２）は、スレッショルドより上の両方の値との可能な組み合わせの数（この場合、６４＝８×８）は、ｑ*が零にセットされている場合に、可能な組み合わせの数（この場合、８９であり、例えば、００ ０２ないし００ ９０）と等しいか又はそれより小さいように選択されることを、理解すべきである。更に、変更された剰余を見いだすために用いられる式は、好適には、置換される剰余レベルの数（この場合、８）と等しくｋ１をセットすることと、また、ｋ１が選択されるときには、ｑ*が零のときに、式が、ｒ*がリザーブされた値（この場合、００ ００及び００ ０１）よりも大きいことを要求するように、ｋ１が選択される、ということが理解される。即ち、式ｒ*＝８０４−ｒ−８（ｑ）では、−ｒ−８（ｑ）の絶対値は８０２である（ｑ＝８９、ｒ＝９０）ので、ｒ*は常に２又はそれ以上である。
ここでアペンディクス３及びテーブル３と関連して図４を参照すと、第２の実施形態が示されている。図４のマッパ１３６は、図２のマッパ３６と実質的に同一である（同様のエレメントは、同様の参照番号に１００を足したもので示されている）。マッパ１３６は、コンステレーション・マトリクス・メモリ１４０と、ＰＡＭコード・メモリ１５０（コード発生手段１６８の一部として）と、データを配列するためのロジック・ブロック１６０と、コンステレーション・マトリクス・メモリ１４０に結合され、該コンステレーション・マトリクス・メモリからコンステレーションを選択するコンステレーション・コントローラ１６５と、ロジック・ブロック１６０とコンステレーション・マトリクス・メモリ１４０とＰＡＭコード・メモリ１５０とに結合されたアドレス計算ブロック１７０（コード発生手段１６８の一部として）と、出力レジスタ１７５とを含む。本発明の第２の実施形態に従うと、コンステレーション・マトリクス・メモリ１４０は、異なる次元のコンステレーションを含むｎコンステレーションの指示を記憶する。図４の好適な実施形態では、ｎ＝１８である。即ち、１８のコンステレーションの指示が１８の８×１６ビット・メモリ・ブロックに記憶され、１８のコンステレーション（アペンディクス３に示す）は、１Ｄ、２Ｄ、３Ｄ、４Ｄ、６Ｄ及び８Ｄコンステレーションを表す。コンステレーション・マトリクス・メモリ１４０に記憶された８Ｄコンステレーションの指示では、出力レジスタ１７５が８つの８ビット出力記号に適応できねばならないことが理解される。即ち、出力レジスタ１７５は少なくとも６４ビットを包含する。また、以下に詳細に説明するように、８Ｄコンステレーションを用いるときには、大きいグループからの８ビットが、その残りのビットを用いて８つのコンステレーション・ポイントを選択する前に、最初に符号ビットとして用いられることが理解される。
テーブル３に示すように、本発明の第２の実施形態によると、特定の最小距離、最小距離を有するポイントの特定の確率Ｆmin、及び異なるパワーを提供する異なるコンステレーション又はコンステレーションの組み合わせを用いて、異なるビット・レートを（異なる段で）得ることができる。示した最小サイズのフレームは、コンステレーションの次元と、所望のビット・レートを得るために用いられるコンステレーションの数と、用いられる異なるコンステレーションの頻度の比率とに依存する。即ち、例えば、本発明の第２の実施形態によると、最小距離８で５７．５ｋｂｐｓのビット・レートを得るために、１つの好適な選択として、アペンディクス３の二次元１８２ポイント・コンステレーションを３回、且つアペンディクス３の一次元１２８ポイント・コンステレーションを１０回用いる１６記号フレーム（これにより、０．１０のＦmin及び−１０．９ｄＢｍのパワーを得る）を提供することができる。第２の好適な選択として、四次元１５４ポイント・コンステレーションの３回の使用（１２の記号を得るためのもの）に、アペンディクス３の一次元１２８ポイント・コンステレーションの４回の使用を相互に散在させることができる（これにより、０．１３のＦminを得るが、パワーは−１２．０ｄＢｍである）。１Ｄコンステレーションが使用されるときは常に、グループ化されたビットは、コンステレーション内のポイントを直接的に選択するために用いられることができる。しかしながら、２Ｄコンステレーションが用いられる場合には（この例では）、本発明の第１実施形態に関して上述したように、１８２ポイント２Ｄコンステレーションの２つのポイントを選択するために１３ビットが用いられるが、これは、２13を９１で除算し、その商を第１ポイントを選択するために用い、剰余を第２ポイントを選択するために用いることによって行われる。４Ｄコンステレーションが用いられる場合には、この例では、２９ビットがグループ化され、その４ビットのサブグループが符号ビットとして用いられ、２５ビットの別のサブグループが、１５４ポイント４Ｄコンステレーションの４つのポイントを選択するために用いられる。本発明に従うと、２５ビットの値が７７3で割られて商が求められ、その商が第１の指示（正のポイント）を選択するために用いられる。除算の剰余は、次に、７７2により割られて第２の商が求められ、この商が第２の指示を選択するために用いられる。その結果得られた剰余は次に７７で割られて第３の商が求められ、この商が第３の指示を選択するために用いられ、剰余は第４の指示を選択するために用いられる。上記で提案したように、４つのコンステレーション指示のすべては、次に、ＰＡＭコード・メモリ内の位置を選択するために用いられるか、又は出力レジスタに送られる４つの７ビット出力を直接的に発生するために用いられる。なお、ＰＡＭコード・メモリの選択された位置にある値は、７ビット出力を供給するために用いられる。
上述の説明から、多次元コンステレーションのコンステレーション・ポイントを選択する方法を以下のように概略的に述べられ得ることが、理解される。最初に、Ｎ次元コンステレーションに対して、ｘビットがグループ化される（２x-N＜ＬN、Ｌ＝コンステレーションの正のポイントの数）。ｘビットのうちのＮビットのサブグループが、Ｎ出力記号の符号ビットとして用いられる。残りのｘ−Ｎビットのサブグループにより表されるデジタル値は、次に、ＬN-m（ｍは変数であり、１からＮ−１の値をシーケンシャルにとる）で割り算され、商と剰余とが得られる。最初の商は、第１のコンステレーション・ポイント値（指示）を選択するために用いられ、その指示は、コード値出力を発生するために用いられる。Ｎ−ｍが１である場合には、最初の剰余は、別のコンステレーション・ポイント指示を選択するために用いられる。しかしながら、Ｎ−ｍが１よりも大きい場合には、ｍが１だけ増加され、その剰余がＬN-mで割り算されて第２の商及び第２の剰余が求められる。第２の商は、第２のコンステレーション・ポイント値を選択するために用いられる。Ｎ−ｍが１である場合には、第２の剰余は、第３のコンステレーション・ポイント値を選択するために用いられる。そうでない場合には、ｍが再び増加され、その剰余がＬN-mで割り算される。このプロセスは、Ｎ−ｍが１になるまで続けられ、最後の剰余が、第Ｎのコンステレーション・ポイント値を選択するために用いられる。
２Ｄ、３Ｄ、４Ｄ、６Ｄ及び８Ｄコンステレーションのみの使用を通じて、又は互いに関連させて及び１Ｄコンステレーションと関連させて、テーブル３に示すように、望まれる最小距離及びパワーを維持しつつも多くの異なるビット・レートを得ることができる。テーブル３は、アペンディクス３に示す１８のコンステレーションのすべての使用を示すことに留意されたい。なお、それらのコンステレーションは、１８２ポイント２Ｄコンステレーション、１６２ポイント３Ｄコンステレーション、１５４ポイント４Ｄコンステレーション、１４４ポイント６Ｄコンステレーション、１４０ポイント８Ｄコンステレーション、１２８ポイント１Ｄコンステレーション、１１４ポイント６Ｄコンステレーション、１０８ポイント４Ｄコンステレーション、１００ポイント８Ｄコンステレーション、９２ポイント２Ｄコンステレーション、８２ポイント３Ｄコンステレーション、７８ポイント４Ｄコンステレーション、７２ポイント６Ｄコンステレーション、６４ポイント１Ｄコンステレーション、５４ポイント４Ｄコンステレーション、４６ポイント２Ｄコンステレーション、３８ポイント４Ｄコンステレーション、３２ポイント１Ｄコンステレーションを含む。また、より高い次元のコンステレーションを用いることにより、より複雑な計算を必要とするが、更に得られるものがあり得ることが理解される。
本発明の好適な実施形態によると、パワーを低減するため又はより上の最小距離を同じパワーで可能とするための再マッピングの概念を、より高い次元のコンステレーションと関連して、及び２Ｄコンステレーションに関して用いることができることが、当業者には理解される。即ち、例えば、テーブル３に示される４６ｋｂｐｓ信号を発生するための４Ｄの５４ポイント（２７の正のポイント及び２７の負のポイント）・コンステレーションは再マップされることができ、それは、今ここで説明したアルゴリズムに従って、３つの商及び剰余を求め、図２と関連して概略的に説明した再マッピング・アルゴリズムに従って、任意の２つの商を用いるか、又は商の１つと剰余を用いることによって、なされ得る。即ち、例えば、第１の商を商ｑとして用いることができ、第２の商を剰余ｒとして用いることができる。次に、再マッピング・アルゴリズムによると、アドレス計算ブロック１７０は、ｑの値を１だけ増加させ、ｑ＋１とｒの両方が２３よりも大きいかを判定する。ｑ＋１またはｒが２３よりも小さいか又は同じである場合に、ｑ＋１は、４Ｄコンステレーションにおける第１の指示を選択するために用いられ、ｒは、第２の指示を選択するために用いられる。ｑ＋１とｒの両方が２３よりも大きい場合は、ｑ＋１＝ｑ*が００にセットされて、４Ｄコンステレーションにおける第１の指示を選択するために用いられ、ｒ*＝１１９−ｒ−３ｑが、第２の指示を選択するために用いられる。
本発明によるデマッパが、マッピング技術の逆のものに実質的に対応する技術を用いることを、当業者は理解するであろう。
ここに、高データ・レート・モデムにおけるデータのマッピングのための装置及び方法を説明し且つ示した。本発明の特定的な実施形態を示したが、本発明がそれらに限定されないことに留意されたい。本発明は、当該技術が可能とされる範囲に拡がっていることを意図している。即ち、本発明を特定のハードウエアに関して説明したが、多種の機能を別のハードウエア及び／又はソフトウエアで実行可能であることが、理解されるであろう。実際、本発明は、アナログ及びデジタルの搬送型のモデムに適用できる。更に、特定のコンステレーション及び特定の数のコンステレーションをコンステレーション・マトリクス・メモリに記憶することが好適であると説明したが、別の及び異なる数のコンステレーションを使用可能であることが理解されるであろう。同様に、Ａ法のような異なるコードをＰＡＭコード・メモリに記憶することができ、また、ＰＡＭコードがμ法に関連する場合でも、コンステレーションによっては、ＰＡＭコード・メモリ内のそれらコンステレーションに必要な特定の７ビット・ワードのみを含むことが可能である。実際、ＰＡＭコード・メモリに記憶せずに、アプリケーションによっては、ＰＡＭコード値を記憶することが可能である。更に、本発明の装置及び方法は、１６記号フレームまで用いて０．５ｋｂｐｓのステップでビット・レートを選択する能力を提供することを、効果的に説明しているが、異なるサイズのフレームを用いて異なるステップを発生可能なことが理解されるであろう。例えば、より大きいフレーム（例えば、３２記号）を用いて、より細かいステップ（例えば、０．２５ｋｂｐｓ）を発生でき、より小さいフレームを用いてより大きいステップを発生でき、また、異なるサイズのフレーム（例えば、１２記号）を用いて、他の異なるステップ（例えば、２／３ｋｂｐｓ）を発生することができる。更に、本発明を、１５ビット記号対（即ち、２Ｄコンステレーション）を用いて６０ｋｂｐｓまでのビット・レートを可能とするものとして説明したが、より高い次元のコンステレーションを用いることによって、より高いレートを得られることが理解されるであろう。また、本発明を、パワーを低減するために用いられる特定の再マッピング・アルゴリズムに関して説明したが、他のパワー低減用再マッピング・アルゴリズムを使用可能なことが理解されるであろう。従って、当業者には、請求された本発明の精神及び範囲から逸脱することなく、明細書に記載された本発明に対して他の変形及び変更が可能であることが、明白である。
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【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図４】
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