(57)【特許請求の範囲】
【請求項１】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記所定個数目の同期信号以前の前記誤り訂正符号とデータとを格納可能な容量を有するバッファメモリと、
前記磁気テープから読み取られた情報のうち前記所定個数目の同期信号以前の情報であって前記同期信号を除く情報を前記バッファメモリに書き込み、それ以降は、前記データを前記メモリの正規の位置に書き込み、前記メモリへの書き込みが終了した後に、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在すると判断されていれば、前記バッファメモリに格納された情報のうち前記誤り訂正符号を除いて前記データのみを前記メモリの正規の位置に書き込み、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在しないと判断されていれば、前記バッファメモリに格納された前記データを前記メモリの正規の位置に書き込む書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項２】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記所定個数目の同期信号までの前記磁気テープから読み取られた全ての情報を格納可能な容量を有するＦＩＦＯメモリと、
前記磁気テープから読み取られた全ての情報を前記ＦＩＦＯメモリに書き込み、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在すると判断されれば、前記ＦＩＦＯメモリに格納された情報のうち前記誤り訂正符号および前記同期信号を除いて前記データのみを前記メモリの正規の位置に書き込み、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在しないと判断されれば、前記ＦＩＦＯメモリに格納された情報のうち前記同期信号を除いて前記データのみを前記メモリの正規の位置に書き込む書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項３】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記所定個数目の同期信号以前の前記誤り訂正符号とデータとを格納可能な容量を有するバッファメモリと、
前記磁気テープから読み取られた情報のうち前記所定個数目の同期信号以前の情報であって前記同期信号を除いた情報を前記バッファメモリに書き込むとともに、前記磁気テープからの情報のうち前記同期信号を除いた情報を、前記所定個数目の同期信号以前の前記データの容量に相当する分だけ、前記誤り訂正符号が存在しないものと仮定して前記メモリの正規の位置に書き込み、それ以降は、前記データを前記メモリの正規の位置に書き込み、前記メモリへの書き込みが終了した後に、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在すると判断されていれば、前記所定個数目の同期信号以前に前記メモリに書き込まれた情報のうち、前記誤り訂正符号の容量分だけ前記データの位置をずらせて正規の位置に書き換え、さらに不足分のデータを前記バッファメモリから前記メモリの正規の位置に書き戻す書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項４】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記所定個数目の同期信号以前の前記誤り訂正符号を格納可能な容量を有するバッファメモリと、
前記磁気テープから読み取られた情報のうち前記同期信号を除いた情報を、前記所定個数目の同期信号以前の前記データの容量に相当する分だけ、前記誤り訂正符号が存在しないものと仮定して前記メモリの正規の位置に書き込み、その書き込みが終了した時点で前記所定個数目の同期信号が現れなければ、その同期信号までの情報のうち同期信号以外の情報を前記バッファメモリに書き込み、前記所定個数目の同期信号以降は、前記データを前記メモリの正規の位置に書き込み、前記メモリへの書き込みが終了した後に、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在すると判断されていれば、前記所定個数目の同期信号以前に前記メモリに書き込まれた情報のうち、前記誤り訂正符号の容量分だけ前記データの位置をずらせて正規の位置に書き換え、さらに不足分のデータを前記バッファメモリから前記メモリの正規の位置に書き戻す書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項５】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記所定個数目の同期信号以前の前記誤り訂正符号を格納可能な容量を有するバッファメモリと、
前記磁気テープから読み取られた情報のうち前記同期信号を除いた情報を、前記所定個数目の同期信号以前の前記誤り訂正符号の容量に相当する分だけ、前記バッファメモリに書き込み、その書き込みが終了した時点から前記所定個数目の同期信号までの情報のうち同期信号以外の情報を、前記誤り訂正符号が存在するものと仮定して前記メモリの正規の位置に書き込み、それ以降は、前記データを前記メモリの正規の位置に書き込み、前記メモリへの書き込みが終了した後に、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在しないと判断されていれば、前記所定個数目の同期信号以前に前記メモリに書き込まれデータの位置を前記誤り訂正符号の容量分だけずらせて正規の位置に書き換え、さらに不足分のデータを前記バッファメモリから前記メモリの正規の位置に書き戻す書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項６】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
前記メモリとして、前記誤り訂正符号の容量分だけ大きな容量のものを用い、遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記磁気テープから読み取られた情報であって前記所定個数目の同期信号以前の情報のうち前記同期信号を除いた情報を前記メモリに書き込み、前記所定個数目の同期信号以降は前記データのみを前記メモリに書き込む書込制御回路と、
前記メモリへの書き込み終了後に、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在すると判断されていれば、前記メモリから前記誤り訂正符号を除いて前記データのみを読み出す読出制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項７】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記所定個数目の同期信号以前の前記誤り訂正符号を格納可能な容量を有するバッファメモリと、
前記磁気テープから読み取られた情報のうち前記同期信号を除いた情報を、前記所定個数目の同期信号以前の前記データの容量に相当する分だけ、前記誤り訂正符号が存在しないものと仮定して前記メモリの正規の位置に書き込み、その書き込みが終了した時点で前記所定個数目の同期信号が現れなければ、その同期信号までの情報のうち同期信号以外の情報を前記バッファメモリに書き込み、前記所定個数目の同期信号以降は、前記データを前記メモリの正規の位置に書き込む書込制御回路と、
前記メモリへの書き込み終了後に、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在すると判断されていれば、前記所定個数目の同期信号以前に前記メモリに書き込まれた情報から前記誤り訂正符号を除いて前記データのみを読み出し、さらに不足分を前記バッファメモリから読み出し、それ以降は前記メモリから前記データを読み出す読出制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項８】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、
前記所定個数目の同期信号以前の前記誤り訂正符号を格納可能な容量を有するバッファメモリと、
前記磁気テープから読み取られた情報のうち前記同期信号を除いた情報を、前記所定個数目の同期信号以前の前記誤り訂正符号の容量に相当する分だけ、前記バッファメモリに書き込み、その書き込みが終了した時点から前記所定個数目の同期信号までの情報のうち同期信号以外の情報を、前記誤り訂正符号が存在するものと仮定して前記メモリの正規の位置に書き込み、それ以降は、前記データを前記メモリの正規の位置に書き込む書込制御回路と、
前記メモリへの書き込み終了後に、前記誤り訂正符号有無判断回路により前記誤り訂正符号が存在しないと判断されていれば、先ず前記バッファメモリから前記データを読み出し、その読出完了以降は前記メモリから前記データを読み出す読出制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路。
【請求項９】
所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード処理方法であって、
前記磁気テープから読み取られた情報のうち前記所定個数目の同期信号以前の情報であって前記同期信号を除く情報を、その情報を格納可能な容量を有するバッファメモリに書き込み、それ以降は、前記データを前記メモリの正規の位置に書き込む第１のデータ書込ステップと、
遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する判断ステップと、
前記判断ステップにより前記誤り訂正符号が存在すると判断されていれば、前記バッファメモリに格納された情報のうち前記誤り訂正符号を除いて前記データのみを前記メモリの正規の位置に書き込み、前記判断ステップにより前記誤り訂正符号が存在しないと判断されていれば、前記バッファメモリに格納された前記データを前記メモリの正規の位置に書き込む第２のデータ書込ステップと、
を備えたことを特徴とする、磁気テープ装置のバックワードリード処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、磁気テープをバックワードリードして、所定の情報のみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路に関する。
【０００２】
【従来の技術】
たとえばＡＮＳＩ（American National Standards Institute ）のＸ３Ｂ５／９６−２４８に準拠した磁気テープ装置においては、誤り訂正符号ＥＣＣ（Error Correcting Code ）１〜３のうちＥＣＣ３がオプション扱いであり、しかもオプションの設定方法が明確になっていない。
【０００３】
すなわち、図２９に示すように磁気テープをフォワードリードした場合、（ａ）のようにＥＣＣ３が記録されていなければ、３２バイトのデータと１バイトのＥＣＣ２と３２バイトのデータと１バイトのＥＣＣ２と２バイトの同期信号ＳＹＮＣとの合計６８バイトの組が磁気テープの始端から終端まで繰り返して読み取られ、（ｂ）のようにＥＣＣ３が記録されていれば、上記６８バイトの組の４組毎に、ＥＣＣ２と同期信号との間に８バイトのＥＣＣ３が読み取られることになる。この場合、第４個目の同期信号を読み取った時点でＥＣＣ３の有無を判定でき、ＥＣＣ３が読み取られてメモリに格納されているときには、以降のデータをＥＣＣ３に上書きすればメモリからＥＣＣ３を除去できるので、ＥＣＣ３の有無に応じて特別大がかりな対策を講じる必要はない。
【０００４】
ところが、図３０に示すように磁気テープをバックワードリードした場合、（ａ）のようにＥＣＣ３が記録されていなければ、２バイトの同期信号と１バイトのＥＣＣ２と３２バイトのデータと１バイトのＥＣＣ２と３２バイトのデータとの合計６８バイトの組が繰り返して読み取られ、（ｂ）のようにＥＣＣ３が記録されていれば、最初の同期信号の次に８バイトのＥＣＣ３が読み取られることになる。この場合、第２個目の同期信号を読み取った時点でなければＥＣＣ３の有無を判定できず、その時点では既にＥＣＣ３が読み取られてメモリに格納されているので、ＥＣＣ３の有無に応じて根本的な対策を講じる必要がある。
【０００５】
すなわち、インターリーブ方式を採用した磁気テープ装置では、ＥＣＣ１によるデータチェック時にＥＣＣ３が邪魔になるので、インターリーブ構成のメモリへの書込時あるいは読出時にＥＣＣ３を除去する必要がある。なお、磁気テープのテープフォーマットは１２８トラック全てが共通である。
【０００６】
しかし、従来の磁気テープ装置のバックワードリード回路は、ＥＣＣ３の存在を前提としておらず、ＥＣＣ３が磁気テープ上に記録されている場合の対策を講じたものが存在しなかった。
【０００７】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える磁気テープ装置のバックワードリード回路を提供することを、その課題とする。
【０００８】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００９】
本願発明の第１の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、所定個数目の同期信号以前の誤り訂正符号とデータとを格納可能な容量を有するバッファメモリと、磁気テープから読み取られた情報のうち所定個数目の同期信号以前の情報であって同期信号を除く情報をバッファメモリに書き込み、それ以降は、データをメモリの正規の位置に書き込み、メモリへの書き込みが終了した後に、誤り訂正符号有無判断回路により誤り訂正符号が存在すると判断されていれば、バッファメモリに格納された情報のうち誤り訂正符号を除いてデータのみをメモリの正規の位置に書き込み、誤り訂正符号有無判断回路により誤り訂正符号が存在しないと判断されていれば、バッファメモリに格納されたデータをメモリの正規の位置に書き込む書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００１０】
このようにすれば、誤り訂正符号の有無が判断されるまで磁気テープから読み取られた情報をバッファメモリに書き込み、後でバッファメモリに格納された情報のうちデータのみをメモリの正規の位置に書き戻すので、磁気テープ上に誤り訂正符号が記録されている場合であっても、データのみをインターリーブ構成のメモリに格納できる。したがって、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。
【００１１】
誤り訂正符号とは、たとえばＡＮＳＩのＸ３Ｂ５／９６−２４８に準拠した磁気テープ装置におけるＥＣＣ３のように、そのままインターリーブ構成のメモリに書き込みかつ読み出したのでは他の誤り訂正符号であるＥＣＣ１によるデータチェックに邪魔になる誤り訂正符号のことであって、データ中にはＥＣＣ１やＥＣＣ２を含んでいてもよい。なお、ＥＣＣ２は必ずしもインターリーブ構成のメモリに書き込む必要はない。
【００１２】
インターリーブ構成のメモリとしては、ＤＲＡＭ（dynamic random access memory）やＳＲＡＭ（static random access memory ）を用いることができるが、これらに限るものではない。
【００１３】
誤り訂正符号有無判断回路は、誤り訂正符号が存在する場合、隣接する同期信号間の情報量が誤り訂正符号により大きくなることを利用して、誤り訂正符号の有無を判断する。
【００１４】
バッファメモリとしては、ＤＲＡＭやＳＲＡＭを用いることができるが、これらに限るものではない。
【００１５】
本願発明の第２の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、所定個数目の同期信号までの磁気テープから読み取られた全ての情報を格納可能な容量を有するＦＩＦＯメモリと、磁気テープから読み取られた全ての情報をＦＩＦＯメモリに書き込み、誤り訂正符号有無判断回路により誤り訂正符号が存在すると判断されれば、ＦＩＦＯメモリに格納された情報のうち誤り訂正符号および同期信号を除いてデータのみをメモリの正規の位置に書き込み、誤り訂正符号有無判断回路により誤り訂正符号が存在しないと判断されれば、ＦＩＦＯメモリに格納された情報のうち同期信号を除いてデータのみをメモリの正規の位置に書き込む書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００１６】
このようにすれば、磁気テープから読み取られた情報をＦＩＦＯメモリにより遅延させ、誤り訂正符号の有無が判断されてからＦＩＦＯメモリに格納された情報のうちデータのみをメモリの正規の位置に書き込むので、磁気テープ上に誤り訂正符号が記録されている場合であっても、データのみをインターリーブ構成のメモリに格納できる。したがって、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。
【００１７】
本願発明の第３の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、所定個数目の同期信号以前の誤り訂正符号とデータとを格納可能な容量を有するバッファメモリと、磁気テープから読み取られた情報のうち所定個数目の同期信号以前の情報であって同期信号を除いた情報をバッファメモリに書き込むとともに、磁気テープからの情報のうち同期信号を除いた情報を、所定個数目の同期信号以前のデータの容量に相当する分だけ、誤り訂正符号が存在しないものと仮定してメモリの正規の位置に書き込み、それ以降は、データをメモリの正規の位置に書き込み、メモリへの書き込みが終了した後に、誤り訂正符号有無判断回路により誤り訂正符号が存在すると判断されていれば、所定個数目の同期信号以前にメモリに書き込まれた情報のうち、誤り訂正符号の容量分だけデータの位置をずらせて正規の位置に書き換え、さらに不足分のデータをバッファメモリからメモリの正規の位置に書き戻す書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００１８】
このようにすれば、誤り訂正符号の有無が判断されるまで、磁気テープから読み取られた情報をバッファメモリに書き込むとともに、誤り訂正符号が存在しないものと仮定してメモリにも書き込んで、誤り訂正符号が存在した場合には、後でメモリのデータを誤り訂正符号の分だけ移動させ、不足分のデータをバッファメモリからメモリに書き戻すので、磁気テープ上に誤り訂正符号が記録されている場合であっても、データのみをインターリーブ構成のメモリに格納できる。したがって、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。
【００１９】
本願発明の第４の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、所定個数目の同期信号以前の誤り訂正符号を格納可能な容量を有するバッファメモリと、磁気テープから読み取られた情報のうち同期信号を除いた情報を、所定個数目の同期信号以前のデータの容量に相当する分だけ、誤り訂正符号が存在しないものと仮定してメモリの正規の位置に書き込み、その書き込みが終了した時点で所定個数目の同期信号が現れなければ、その同期信号までの情報のうち同期信号以外の情報をバッファメモリに書き込み、所定個数目の同期信号以降は、データをメモリの正規の位置に書き込み、メモリへの書き込みが終了した後に、誤り訂正符号有無判断回路により誤り訂正符号が存在すると判断されていれば、所定個数目の同期信号以前にメモリに書き込まれた情報のうち、誤り訂正符号の容量分だけデータの位置をずらせて正規の位置に書き換え、さらに不足分のデータをバッファメモリからメモリの正規の位置に書き戻す書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００２０】
このようにすれば、誤り訂正符号の有無が判断されるまで、誤り訂正符号が存在しないものと仮定して、磁気テープから読み取られた情報をメモリに書き込み、誤り訂正符号の存在によりオーバーフローした情報があればそれをバッファメモリに書き込んで、誤り訂正符号が存在した場合には、後でメモリのデータを誤り訂正符号の分だけ移動させ、不足分のデータをバッファメモリからメモリに書き戻すので、磁気テープ上に誤り訂正符号が記録されている場合であっても、データのみをインターリーブ構成のメモリに格納できる。したがって、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。しかも、バッファメモリの容量を極力小さくできる。
【００２１】
本願発明の第５の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、所定個数目の同期信号以前の誤り訂正符号を格納可能な容量を有するバッファメモリと、磁気テープから読み取られた情報のうち同期信号を除いた情報を、所定個数目の同期信号以前の誤り訂正符号の容量に相当する分だけ、バッファメモリに書き込み、その書き込みが終了した時点から所定個数目の同期信号までの情報のうち同期信号以外の情報を、誤り訂正符号が存在するものと仮定してメモリの正規の位置に書き込み、それ以降は、データをメモリの正規の位置に書き込み、メモリへの書き込みが終了した後に、誤り訂正符号有無判断回路により誤り訂正符号が存在しないと判断されていれば、所定個数目の同期信号以前にメモリに書き込まれデータの位置を誤り訂正符号の容量分だけずらせて正規の位置に書き換え、さらに不足分のデータをバッファメモリからメモリの正規の位置に書き戻す書込制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００２２】
このようにすれば、誤り訂正符号の有無が判断されるまで、誤り訂正符号が存在するものと仮定して、磁気テープから読み取られた情報を誤り訂正符号の容量分だけバッファメモリに書き込み、残りの情報をメモリに書き込んで、誤り訂正符号が存在しなかった場合には、後でメモリのデータを誤り訂正符号の分だけ移動させ、不足分のデータをバッファメモリからメモリに書き戻すので、磁気テープ上に誤り訂正符号が記録されている場合であっても、データのみをインターリーブ構成のメモリに格納できる。したがって、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。しかも、バッファメモリの容量を極力小さくできる。
【００２３】
本願発明の第６の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、メモリとして、誤り訂正符号の容量分だけ大きな容量のものを用い、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、磁気テープから読み取られた情報であって所定個数目の同期信号以前の情報のうち同期信号を除いた情報をメモリに書き込み、所定個数目の同期信号以降はデータのみをメモリに書き込む書込制御回路と、メモリへの書き込み終了後に、誤り訂正符号有無判断回路により誤り訂正符号が存在すると判断されていれば、メモリから誤り訂正符号を除いてデータのみを読み出す読出制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００２４】
このようにすれば、誤り訂正符号の有無に係わらず磁気テープから読み取られた情報をメモリに書き込み、誤り訂正符号が存在した場合は、読み出し時に誤り訂正符号を除いて読み出すので、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。しかも、バッファメモリやＦＩＦＯメモリを設ける必要がない。
【００２５】
本願発明の第７の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、所定個数目の同期信号以前の誤り訂正符号を格納可能な容量を有するバッファメモリと、磁気テープから読み取られた情報のうち同期信号を除いた情報を、所定個数目の同期信号以前のデータの容量に相当する分だけ、誤り訂正符号が存在しないものと仮定してメモリの正規の位置に書き込み、その書き込みが終了した時点で所定個数目の同期信号が現れなければ、その同期信号までの情報のうち同期信号以外の情報をバッファメモリに書き込み、所定個数目の同期信号以降は、データをメモリの正規の位置に書き込む書込制御回路と、メモリへの書き込み終了後に、誤り訂正符号有無判断回路により誤り訂正符号が存在すると判断されていれば、所定個数目の同期信号以前にメモリに書き込まれた情報から誤り訂正符号を除いてデータのみを読み出し、さらに不足分をバッファメモリから読み出し、それ以降はメモリからデータを読み出す読出制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００２６】
このようにすれば、誤り訂正符号の有無が判断されるまで、誤り訂正符号が存在しないものと仮定して、磁気テープから読み取られた情報をメモリに書き込み、誤り訂正符号の存在によりオーバーフローした情報があればそれをバッファメモリに書き込んで、誤り訂正符号の有無が判断された後は、データをメモリの正規の位置に書き込み、誤り訂正符号が存在した場合には、読み出し時に、先ずメモリから誤り訂正符号を除いて所定容量のデータを読み出し、次に不足分のデータをバッファメモリから読み出し、その後にメモリから正規の位置に格納されているデータを読み出すので、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。しかも、バッファメモリの容量を極力小さくできる。
【００２７】
本願発明の第８の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード回路であって、遅くとも磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で誤り訂正符号の有無を判断する誤り訂正符号有無判断回路と、所定個数目の同期信号以前の誤り訂正符号を格納可能な容量を有するバッファメモリと、磁気テープから読み取られた情報のうち同期信号を除いた情報を、所定個数目の同期信号以前の誤り訂正符号の容量に相当する分だけ、バッファメモリに書き込み、その書き込みが終了した時点から所定個数目の同期信号までの情報のうち同期信号以外の情報を、誤り訂正符号が存在するものと仮定してメモリの正規の位置に書き込み、それ以降は、データをメモリの正規の位置に書き込む書込制御回路と、メモリへの書き込み終了後に、誤り訂正符号有無判断回路により誤り訂正符号が存在しないと判断されていれば、先ずバッファメモリからデータを読み出し、その読出完了以降はメモリからデータを読み出す読出制御回路とを備えたことを特徴とする、磁気テープ装置のバックワードリード回路が提供される。
【００２８】
このようにすれば、誤り訂正符号の有無が判断されるまで、誤り訂正符号が存在するものと仮定して、先ず磁気テープから読み取られた情報をバッファメモリに書き込み、その後にメモリに書き込んで、誤り訂正符号の有無が判断された後は、データをメモリの正規の位置に書き込んで、誤り訂正符号が存在しなかった場合には、読み出し時に、先ずバッファメモリからデータを読み出し、次に所定容量のデータをメモリから読み出し、その後にメモリから正規の位置に格納されているデータを読み出すので、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。しかも、バッファメモリの容量を極力小さくできる。
【００２９】
本願発明の第９の側面によれば、所定バイト数のデータと同期信号とが交互に記録され、かつ２以上の所定数の同期信号毎に一定バイト数の誤り訂正符号が記録されている可能性があり、その誤り訂正符号が記録されている場合には、バックワードリードの開始時に、データの前に誤り訂正符号が読み取られる磁気テープを、バックワードリードして、前記データのみをインターリーブ構成のメモリに書き込みあるいは読み出す磁気テープ装置のバックワードリード処理方法であって、前記磁気テープから読み取られた情報のうち前記所定個数目の同期信号以前の情報であって前記同期信号を除く情報を、その情報を格納可能な容量を有するバッファメモリに書き込み、それ以降は、前記データを前記メモリの正規の位置に書き込む第１のデータ書込ステップと、遅くとも前記磁気テープから第２回目の誤り訂正符号が読み取られる以前の所定個数目の同期信号が読み取られた時点で前記誤り訂正符号の有無を判断する判断ステップと、前記判断ステップにより前記誤り訂正符号が存在すると判断されていれば、前記バッファメモリに格納された情報のうち前記誤り訂正符号を除いて前記データのみを前記メモリの正規の位置に書き込み、前記判断ステップにより前記誤り訂正符号が存在しないと判断されていれば、前記バッファメモリに格納された前記データを前記メモリの正規の位置に書き込む第２のデータ書込ステップと、を備えたことを特徴とする、磁気テープ装置のバックワードリード方法が提供される。
【００３０】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００３１】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００３２】
図１は、本願発明に係る磁気テープ装置のバックワードリード回路の回路ブロック図であって、このバックワードリード回路は、制御回路１、データ復調／同期信号検出回路２、ＥＣＣ３検出回路３、アドレス発生回路４，５、インターリーブ構成のメモリ（以下「ＩＬＢ」と記す）６、バッファメモリ７、データバス８、アドレスバス９，１０、およびＥＣＣ１復号部１５を備えている。なお図示していないが、磁気テープ装置は、磁気テープの１６トラックを同時に読み取る磁気ヘッドを備えており、磁気テープは、１２８トラックであって、全てのトラックが図２９に示すようなテープフォーマットであるものとする。また、ＩＬＢ６およびバッファメモリ７には、制御回路１から各種の制御信号が供給される。この第１の実施形態は、請求項１に対応している。
【００３３】
制御回路１は、データ復調／同期信号検出回路２およびＥＣＣ３検出回路３からの信号に基づいて、アドレス発生回路４やアドレス発生回路５などを制御する。
【００３４】
データ復調／同期信号検出回路２は、磁気ヘッドからの１６トラック分の再生信号を復調し、各トラックの再生情報を１バイトずつ順次データバス８に出力する。さらにデータ復調／同期信号検出回路２は、再生情報に含まれる同期信号を検出し、検出信号を制御回路１およびＥＣＣ検出回路３に出力する。
【００３５】
ＥＣＣ３検出回路３は、制御回路１により制御されて、データ復調／同期信号検出回路２により検出された同期信号検出信号に基づき、ＥＣＣ３を検出し、検出信号を制御回路１に出力する。ＥＣＣ３の有無は、最初の同期信号から次の同期信号までの再生情報のバイト数によって判断できる。
【００３６】
アドレス発生回路４は、制御回路１により制御されて、ＩＬＢ６の書込アドレスおよび読出アドレスをアドレスバス９に出力する。
【００３７】
アドレス発生回路５は、制御回路１により制御されて、バッファメモリ７の書込アドレスおよび読出アドレスをアドレスバス１０に出力する。
【００３８】
ＩＬＢ６は、ＲＡＭからなるインターリーブ構成のメモリであって、８個の領域に区画されており、容量は８４４８バイトである。
【００３９】
バッファメモリ７は、ＲＡＭからなり、容量は１１８４バイトである。
【００４０】
データバス８は、８ビットであって、データ復調／同期信号検出回路２とＩＬＢ６とバッファメモリ７とを相互に接続する。
【００４１】
アドレスバス９は、アドレス発生回路４とＩＬＢ６とを互いに接続する。
【００４２】
アドレスバス１０は、アドレス発生回路５とバッファメモリ７とを互いに接続する。
【００４３】
ＥＣＣ１復号部１５は、ＥＣＣ１を用いて、ＩＬＢ６から読み出したデータを所定のルールに基づいてチェックし、誤りがあればそれを正しく訂正する。
【００４４】
図２は、上記バックワードリード回路の動作を説明するタイミングチャートであり、図３は、上記バックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら上記バックワードリード回路の動作を説明する。データ復調／同期信号検出回路２から１バイトずつ出力される再生情報は、最初の同期信号から次の同期信号までの期間、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点まで、同期信号を除いてバッファメモリ７に書き込まれる（Ｓ１，Ｓ２）。なお、図２におけるデータｄａｔａは、図２９および図３０におけるデータＤＡＴＡとＥＣＣ２との双方を含むものであって、ＥＣＣ２もＩＬＢ６に格納されることから、データｄａｔａとして取り扱う。もちろん、図２におけるデータｄａｔａにも図２９および図３０におけるデータＤＡＴＡにもＥＣＣ１が含まれている。
【００４５】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降は（Ｓ１：ＹＥＳ）、データｄａｔａのみがＩＬＢ６の正規の位置に書き込まれる（Ｓ３）。もちろん、ＥＣＣ３有りの場合、第２個目のＥＣＣ３を除いてデータｄａｔａがＩＬＢ６に書き込まれる。正規の位置とは、インターリーブ方式による所定の格納位置のことであって、インターリーブの詳細については後述する。
【００４６】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ４：ＹＥＳ）、ＥＣＣ３検出回路３による判断結果がＥＣＣ３有りであった場合（Ｓ５：ＹＥＳ）、バッファメモリ７にはＥＣＣ３とデータｄａｔａとが格納されているので、ＥＣＣ３を除いてデータｄａｔａのみをＩＬＢ６の正規の位置に書き戻す。具体的には、バッファメモリ７から情報を１バイトずつ順次読み出し、ＥＣＣ３の容量分はＩＬＢ６に書き込まず（Ｓ６）、それ以降のデータｄａｔａをＩＬＢ６に書き込む（Ｓ７）。
【００４７】
ＥＣＣ３検出回路３による判断結果がＥＣＣ３無しであった場合（Ｓ５：ＮＯ）、バッファメモリ７にはデータｄａｔａのみが格納されているので、それをそのままＩＬＢ６の正規の位置に書き戻す。
【００４８】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６に格納できる。これらのデータｄａｔａは、所定の順序で１バイトずつ読み出され、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールでテェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００４９】
次に第２の実施形態について説明する。この第２の実施形態は請求項２に対応している。図４は、第２の実施形態におけるバックワードリード回路の回路ブロック図であって、この実施形態では、図１におけるアドレス発生回路５、バッファメモリ７、およびアドレスバス１０が設けられておらず、代わりにＦＩＦＯメモリ１１が設けられている。またこれに伴って、データ復調／同期信号検出回路２からＦＩＦＯメモリ１１へのデータバス８ａと、ＦＩＦＯメモリ１１からＩＬＢ６へのデータバス８ｂとが設けられている。ＦＩＦＯメモリ１１の容量は１１８４バイトである。
【００５０】
図５は、第２の実施形態におけるバックワードリード回路の動作を説明するタイミングチャートであり、図６は、第２の実施形態におけるバックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら第２の実施形態におけるバックワードリード回路の動作を説明する。データ復調／同期信号検出回路２から１バイトずつ出力される再生情報は、最初の同期信号から次の同期信号までの期間、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点まで、ＦＩＦＯメモリ１１に書き込まれる（Ｓ１１，Ｓ１２）。もちろん、第２個目の同期信号以降の再生情報も、ＦＩＦＯメモリ１１に継続して書き込まれる。
【００５１】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降（Ｓ１１：ＹＥＳ）、ＦＩＦＯメモリ１１から再生情報が１バイトずつ読み出され（Ｓ１３）、データｄａｔａのみがＩＬＢ６の正規の位置に書き込まれる（Ｓ１４）。すなわち、ＥＣＣ３検出回路３によりＥＣＣ３有りと判断された場合、ＥＣＣ３と同期信号とを除いてデータｄａｔａがＩＬＢ６に書き込まれ、ＥＣＣ３無しと判断された場合、同期信号を除いてデータｄａｔａがＩＬＢ６に書き込まれる。第２個目の同期信号以降の再生情報も順次ＦＩＦＯメモリ１１に書き込まれているので、それらの情報がＦＩＦＯメモリ１１から読み出され、データｄａｔａのみが継続的にＩＬＢ６の正規の位置に書き込まれる。
【００５２】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ１５：ＹＥＳ）、これらのデータｄａｔａは所定の順序で１バイトずつ読み出され、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールでチェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００５３】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６に格納できる。
【００５４】
図７は、第３の実施形態におけるバックワードリード回路の動作を説明するタイミングチャートであり、図８は、第３の実施形態におけるバックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら第３の実施形態におけるバックワードリード回路の動作を説明する。なお、第３の実施形態におけるバックワードリード回路の回路構成は、図１に示す第１の実施形態におけるバックワードリード回路と全く同様である。この第３の実施形態は、請求項３に対応している。
【００５５】
データ復調／同期信号検出回路２から１バイトずつ出力される再生情報は、最初の同期信号から次の同期信号までの期間、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点まで、同期信号を除いてバッファメモリ７およびＩＬＢ６に書き込まれる（Ｓ２１，Ｓ２２）。ただし、ＩＬＢ６には第２個目の同期信号以前のデータｄａｔａの容量分だけ再生情報が書き込まれるので、ＥＣＣ３有りの場合は、ＥＣＣ３の容量分だけデータｄａｔａが不足することになる。すなわちこの実施形態では、ＥＣＣ３無しと仮定してＩＬＢ６にデータｄａｔａを書き込んでいる。
【００５６】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降は（Ｓ２１：ＹＥＳ）、データｄａｔａのみがＩＬＢ６の正規の位置に書き込まれる（Ｓ２３）。もちろん、ＥＣＣ３有りの場合、第２個目のＥＣＣ３を除いてデータｄａｔａがＩＬＢ６に書き込まれる。
【００５７】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ２４：ＹＥＳ）、ＥＣＣ３検出回路３による判断結果がＥＣＣ３有りであった場合（Ｓ２５：ＹＥＳ）、ＩＬＢ６にはＥＣＣ３が格納されており、かつデータｄａｔａの一部が不足しているので、ＩＬＢ６からＥＣＣ３を除去し、さらに不足のデータｄａｔａをバッファメモリ７からＩＬＢ６の正規の位置に書き戻す。具体的には、バッファメモリ７から情報を１バイトずつ順次読み出し、ＥＣＣ３の容量分はＩＬＢ６に書き込まず（Ｓ２６）、それ以降のデータｄａｔａをＩＬＢ６に上書きする（Ｓ２７）。
【００５８】
ＥＣＣ３検出回路３による判断結果がＥＣＣ３無しであった場合（Ｓ２５：ＮＯ）、ＩＬＢ６には全てのデータｄａｔａが正規の位置に格納されている。したがって、バッファメモリ７からのデータの書き戻しなどの処理は全く不要である。
【００５９】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６に格納できる。これらのデータｄａｔａは所定の順序で１バイトずつ読み出され、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールでチェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に、本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００６０】
図９は、第４の実施形態におけるバックワードリード回路の動作を説明するタイミングチャートであり、図１０は、第４の実施形態におけるバックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら第４の実施形態におけるバックワードリード回路の動作を説明する。なお、第４の実施形態におけるバックワードリード回路の回路構成は、図１に示す第１の実施形態におけるバックワードリード回路と全く同様である。ただし、バッファメモリ７の容量は１２８バイトである。この第４の実施形態は、請求項４に対応している。
【００６１】
データ復調／同期信号検出回路２から１バイトずつ出力される再生情報のうち同期信号を除く情報は、最初の同期信号から次の同期信号までの期間、先ずＥＣＣ３を除くデータｄａｔａの容量分がＩＬＢ６に書き込まれる（Ｓ３１）。ＥＣＣ３有りの場合、ＥＣＣ３の分だけデータｄａｔａが余るので（Ｓ３２：ＹＥＳ）、そのデータｄａｔａがバッファメモリ７に書き込まれる（Ｓ３３）。すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点まで、ＥＣＣ３無しの場合は、データｄａｔａがＩＬＢ６の正規の位置に書き込まれ、ＥＣＣ３有りの場合は、ＥＣＣ３およびデータｄａｔａの一部がＩＬＢ６に書き込まれ、オーバーフローしたデータｄａｔａがバッファメモリ７に書き込まれる。
【００６２】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降は、データｄａｔａのみがＩＬＢ６の正規の位置に書き込まれる（Ｓ３４）。もちろん、ＥＣＣ３有りの場合、第２個目のＥＣＣ３を除いてデータｄａｔａがＩＬＢ６に書き込まれる。
【００６３】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ３５：ＹＥＳ）、ＥＣＣ３検出回路３による判断結果がＥＣＣ３有りであった場合（Ｓ３６：ＹＥＳ）、ＩＬＢ６にはＥＣＣ３が格納されており、かつデータｄａｔａの一部が不足しているので、ＩＬＢ６からＥＣＣ３を除去し、さらに不足のデータｄａｔａをバッファメモリ７からＩＬＢ６の正規の位置に書き戻す（Ｓ３７）。具体的には、ＩＬＢ６から第２個目の同期信号以前のデータｄａｔａの容量分だけ情報を１バイトずつ順次読み出し、ＥＣＣ３の容量分はＩＬＢ６に書き込まず、それ以降のデータｄａｔａをＩＬＢ６の正規の位置に上書きする。そして、バッファメモリ７に格納されているデータｄａｔａをＩＬＢ６の正規の位置に書き戻す。
【００６４】
ＥＣＣ３検出回路３による判断結果がＥＣＣ３無しであった場合（Ｓ３６：ＮＯ）、ＩＬＢ６には全てのデータｄａｔａが正規の位置に格納されている。したがって、バッファメモリ７からのデータの書き戻しなどの処理は全く不要である。
【００６５】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６に格納できる。これらのデータｄａｔａは所定の順序で１バイトずつ読み出され、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールに基づいてチェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００６６】
図１１は、第５の実施形態におけるバックワードリード回路の動作を説明するタイミングチャートであり、図１２は、第５の実施形態におけるバックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら第５の実施形態におけるバックワードリード回路の動作を説明する。なお、第５の実施形態におけるバックワードリード回路の回路構成は、図１に示す第１の実施形態におけるバックワードリード回路と全く同様である。ただし、バッファメモリ７の容量は１２８バイトである。この第５の実施形態は、請求項５に対応している。
【００６７】
データ復調／同期信号検出回路２から１バイトずつ出力される再生情報のうち同期信号を除く情報は、最初の同期信号から次の同期信号までの期間、先ずＥＣＣ３の容量分がバッファメモリ７に書き込まれる（Ｓ４１）。そして、それ以降のデータｄａｔａがＩＬＢ６に書き込まれる（Ｓ４２）。
【００６８】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降は、データｄａｔａのみがＩＬＢ６の正規の位置に書き込まれる（Ｓ４２）。もちろん、ＥＣＣ３有りの場合、第２個目のＥＣＣ３を除いてデータｄａｔａがＩＬＢ６に書き込まれる。
【００６９】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ４３：ＹＥＳ）、ＥＣＣ３検出回路３による判断結果がＥＣＣ３無しであった場合（Ｓ４４：ＮＯ）、ＩＬＢ６にはＥＣＣ３の容量分だけのデータｄａｔａが不足しているので、不足のデータｄａｔａをバッファメモリ７からＩＬＢ６の正規の位置に書き戻す（Ｓ４５）。具体的には、ＩＬＢ６から第２個目の同期信号以前のデータｄａｔａを１バイトずつ順次読み出し、ＩＬＢ６の正規の位置に書き込んだ後、バッファメモリ７に格納されているデータｄａｔａをＩＬＢ６の正規の位置に書き戻す。
【００７０】
ＥＣＣ３検出回路３による判断結果がＥＣＣ３有りであった場合（Ｓ４４：ＹＥＳ）、ＩＬＢ６には全てのデータｄａｔａが正規の位置に格納されている。したがって、バッファメモリ７からのデータの書き戻しなどの処理は全く不要である。
【００７１】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６に格納できる。これらのデータｄａｔａは所定の順序で１バイトずつ読み出され、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールに基づいてチェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００７２】
図１３は、第６の実施形態におけるバックワードリード回路の回路ブロック図であって、この実施形態では、図１におけるアドレス発生回路５、バッファメモリ７、およびアドレスバス１０が設けられておらず、代わりにアドレス変換回路１２およびマルチプレクサ１３が設けられている。この第６の実施形態は、請求項６に対応している。
【００７３】
図１４は、第６の実施形態におけるバックワードリード回路の動作を説明するタイミングチャートであり、図１５は、第６の実施形態におけるバックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら第６の実施形態におけるバックワードリード回路の動作を説明する。データ復調／同期信号検出回路２から１バイトずつ出力される再生情報は、最初の同期信号から次の同期信号までの期間、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点まで、同期信号を除く全ての再生情報、すなわちＥＣＣ３有りの場合はＥＣＣ３およびデータｄａｔａが、またＥＣＣ３無しの場合はデータｄａｔａがＩＬＢ６に書き込まれる（Ｓ５１）。
【００７４】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降、データｄａｔａのみがＩＬＢ６に書き込まれる（Ｓ５１）。
【００７５】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ５２：ＹＥＳ）、ＥＣＣ３検出回路３による判断結果がＥＣＣ３有りの場合（Ｓ５３：ＹＥＳ）、ＩＬＢ６に格納された情報のうちデータｄａｔａのみが読み出され、このとき、アドレス変換回路１２により読み出しアドレスが変換される（Ｓ５４）。すなわち、ＥＣＣ３無しの場合は、図１６，１７に示すように、全てのデータｄａｔａがＩＬＢ６の正規の位置に格納されるが、ＥＣＣ３有りの場合は、図１８，１９に示すように、各トラック毎にＥＣＣ３の容量である８バイト分だけデータｄａｔａの格納位置がずれるので、図２０，２１に示すようなアドレス変換テーブルに基づいて、アドレス変換回路１２がＩＬＢ６からのデータｄａｔａの読み出しアドレスを変換するのである。
【００７６】
ＥＣＣ３検出回路３による判断結果がＥＣＣ３無しの場合（Ｓ５３：ＮＯ）、全てのデータｄａｔａがＩＬＢ６の正規の位置に格納されているので、アドレス変換回路１２による読み出しアドレスの変換は行われない。
【００７７】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６から正しく読み出すことができ、以降、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールに基づいてデータがチェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００７８】
図２２は、第７の実施形態におけるバックワードリード回路の回路ブロック図であって、この実施形態では、図１３の構成に加えて、アドレス発生回路５、バッファメモリ７、およびアドレスバス１０が設けられている。バッファメモリ７の容量は１２８バイトである。この第７の実施形態は、請求項７に対応している。
【００７９】
図２３は、第７の実施形態におけるバックワードリード回路の動作を説明するタイミングチャートであり、図２４は、第７の実施形態におけるバックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら第７の実施形態におけるバックワードリード回路の動作を説明する。データ復調／同期信号検出回路２から１バイトずつ出力される再生情報のうち同期信号を除く情報は、最初の同期信号から次の同期信号までの期間、先ずＥＣＣ３を除くデータｄａｔａの容量分がＩＬＢ６に書き込まれる（Ｓ６１）。ＥＣＣ３有りの場合、ＥＣＣ３の容量分だけデータｄａｔａが余るので（Ｓ６２：ＹＥＳ）、そのデータｄａｔａがバッファメモリ７に書き込まれる（Ｓ６３）。すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点まで、ＥＣＣ３無しの場合は、データｄａｔａがＩＬＢ６の正規の位置に書き込まれ、ＥＣＣ３有りの場合は、ＥＣＣ３およびデータｄａｔａの一部がＩＬＢ６に書き込まれ、オーバーフローしたデータｄａｔａがバッファメモリ７に書き込まれる。
【００８０】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降は、データｄａｔａのみがＩＬＢ６の正規の位置に書き込まれる（Ｓ６４）。もちろん、ＥＣＣ３有りの場合、第２個目のＥＣＣ３を除いてデータｄａｔａがＩＬＢ６に書き込まれる。
【００８１】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ６５：ＹＥＳ）、ＥＣＣ３検出回路３による判断結果がＥＣＣ３有りの場合（Ｓ６６：ＹＥＳ）、ＩＬＢ６に格納された情報のうち第２個目の同期信号以前のデータｄａｔａのみが先ず読み出され、このとき、アドレス変換回路１２により読み出しアドレスが変換される（Ｓ６７）。すなわち、ＥＣＣ３有りの場合は、各トラック毎にＥＣＣ３の容量である８バイト分だけデータｄａｔａの格納位置がずれるので、アドレス変換回路１２がＩＬＢ６からのデータｄａｔａの読み出しアドレスを変換するのである。さらに、不足分のデータｄａｔａがバッファメモリ７から読み出され、この後、第２個目の同期信号以降のデータｄａｔａがＩＬＢ６の正規の位置から読み出される。
【００８２】
ＥＣＣ３検出回路３による判断結果がＥＣＣ３無しの場合（Ｓ６６：ＮＯ）、全てのデータｄａｔａがＩＬＢ６の正規の位置に格納されているので、アドレス変換回路１２による読み出しアドレスの変換は行われない。
【００８３】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６から正しく読み出すことができ、以降、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールでデータがチェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００８４】
図２５は、第８の実施形態におけるバックワードリード回路の動作を説明するタイミングチャートであり、図２６は、第８の実施形態におけるバックワードリード回路の動作を説明するフローチャートであって、これらを参照しながら第８の実施形態におけるバックワードリード回路の動作を説明する。なお、第８の実施形態におけるバックワードリード回路の回路構成は、図２２に示す第７の実施形態におけるバックワードリード回路と全く同様である。この第８の実施形態は、請求項８に対応している。
【００８５】
データ復調／同期信号検出回路２から１バイトずつ出力される再生情報のうち同期信号を除く情報は、最初の同期信号から次の同期信号までの期間、先ずＥＣＣ３の容量分がバッファメモリ７に書き込まれる（Ｓ７１）。残りのデータｄａｔａは、ＩＬＢ６に書き込まれる（Ｓ７２）。すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点まで、ＥＣＣ３有りの場合は、ＥＣＣ３がバッファメモリ７に書き込まれ、データｄａｔａがＩＬＢ６の正規の位置に書き込まれる。ＥＣＣ３無しの場合は、ＥＣＣ３の容量分のデータｄａｔａがバッファメモリ７に書き込まれ、残りのデータｄａｔａがＩＬＢ６に書き込まれる。
【００８６】
第２個目の同期信号以降、すなわちＥＣＣ３検出回路３によるＥＣＣ３有無の判断終了時点以降は、データｄａｔａのみがＩＬＢ６の正規の位置に書き込まれる（Ｓ７２）。もちろん、ＥＣＣ３有りの場合、第２個目のＥＣＣ３を除いてデータｄａｔａがＩＬＢ６に書き込まれる。
【００８７】
第９個目の同期信号までのデータｄａｔａがＩＬＢ６に書き込まれると（Ｓ７３：ＹＥＳ）、ＥＣＣ３検出回路３による判断結果がＥＣＣ３無しの場合（Ｓ７４：ＮＯ）、バッファメモリ７に格納されたデータｄａｔａが先ず読み出され、次に、ＩＬＢ６に格納された情報のうち第２個目の同期信号以前のデータｄａｔａが読み出され、このとき、アドレス変換回路１２により読み出しアドレスが変換される（Ｓ７５）。すなわち、ＥＣＣ３無しの場合は、各トラック毎にＥＣＣ３の容量である８バイト分だけデータｄａｔａの格納位置がずれるので、アドレス変換回路１２がＩＬＢ６からのデータｄａｔａの読み出しアドレスを変換するのである。この後、第２個目の同期信号以降のデータｄａｔａがＩＬＢ６の正規の位置から読み出される。
【００８８】
ＥＣＣ３検出回路３による判断結果がＥＣＣ３有りの場合（Ｓ６６：ＹＥＳ）、全てのデータｄａｔａがＩＬＢ６の正規の位置に格納されているので、アドレス変換回路１２による読み出しアドレスの変換は行われない。
【００８９】
かくして、ＥＣＣ３の有無に係わらず、データｄａｔａのみをＩＬＢ６から正しく読み出すことができ、以降、ＥＣＣ１復号部１５により、ＥＣＣ１データを用いて所定のルールでデータがチェックされ、誤りがあれば訂正されて、所定の回路に供給される。以下、磁気テープからの再生情報が継続して供給されるのであるが、ＩＬＢ６全体への書込毎に本回路の動作が繰り返され、容易にデータｄａｔａのみをＩＬＢ６の正規の位置に格納できる。
【００９０】
次に、インターリーブについて説明する。インターリーブとは、ＥＣＣ１によるデータチェック時にバースト誤りの発生により訂正が不可能になるのを避けるために、磁気テープ上のデータ配置を工夫し、同一のＥＣＣ１に所属するデータのグループが、磁気テープ上のテープ長さ方向あるいは幅方向に連続して記録されないようにすることである。
【００９１】
たとえば、ＩＬＢ６は、ＡからＨまでの８個の領域に区画されており、各領域が、図２７に示すように、３２個のロウアドレスＲ０〜Ｒ３１と３３個のカラムアドレスＣ０〜Ｃ３２との組合せによって特定される１０５６個の記憶単位に区画されている。各記憶単位は、それぞれ１バイトである。そして、磁気テープ上のデータは、図２８に示すようなＩＬＢ６のアドレスに格納される。図２８において、たとえば「Ａ−Ｒ０」と記載されているトラックＴｒｋ０のデータは、３３バイトであって、ＩＬＢ６の領域ＡのＲ０Ｃ０〜Ｒ０Ｃ３３の記憶単位に格納される。トラックＴｒｋ１２〜Ｔｒｋ１５にはＥＣＣ１が記録されているので、ＩＬＢ６の各領域は、ロウアドレスＲ２４〜Ｒ３１にＥＣＣ１が格納されることになる。また、ＥＣＣ２はカラムアドレスＣ３２に格納される。すなわち、各々８バイトのＥＣＣ１は、カラムアドレスが同じ２４バイトのデータをチェックするためのものであって、図２８から明らかなように、ＩＬＢ６の同じ領域に格納されるデータは、磁気テープ上ではテープ長手方向に対して斜めに配置されている。これは、磁気テープが斜め方向に損傷を受けることは比較的稀であるという経験的事実に基づいて、ＥＣＣ１によるデータチェック時におけるバースト誤りの発生を極力防止しているのである。
【００９２】
なお、ＥＣＣ１〜ＥＣＣ３は、それぞれ単独でデータの誤り検出や誤り訂正に利用されるのは勿論のこと、それらの情報の組合せによって、さらに高精度なデータの誤り検出や誤り訂正が行われている。
【００９３】
ところで、磁気テープのトラックＴｒｋ０〜Ｔｒｋ１５は、同時に読み取られるので、ＩＬＢ６へのデータの実際の書き込みに際しては、Ａ−Ｒ０Ｃ０，Ｂ−Ｒ２Ｃ０，Ｃ−Ｒ４Ｃ０，─というように、１バイトずつ順次書き込まれる。また、ＩＬＢ６からのデータの読み出しに際しても、１６トラック分を実質的に同時に処理する必要があるため、Ａ−Ｒ０Ｃ０，Ｂ−Ｒ２Ｃ０，Ｃ−Ｒ４Ｃ０，─というように、１バイトずつ順次読み出される。
【００９４】
【発明の効果】
以上説明したように本願発明によれば、磁気テープ上に所定の誤り訂正符号が記録されていると否とに係わらず、バックワードリード時に他の誤り訂正符号によるデータチェックを支障なく行える。
【図面の簡単な説明】
【図１】本願発明の第１の実施形態における磁気テープ装置のバックワードリード回路の回路ブロック図である。
【図２】本願発明の第１の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図３】本願発明の第１の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図４】本願発明の第２の実施形態における磁気テープ装置のバックワードリード回路の回路ブロック図である。
【図５】本願発明の第２の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図６】本願発明の第２の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図７】本願発明の第３の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図８】本願発明の第３の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図９】本願発明の第４の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図１０】本願発明の第４の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図１１】本願発明の第５の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図１２】本願発明の第５の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図１３】本願発明の第６の実施形態における磁気テープ装置のバックワードリード回路の回路ブロック図である。
【図１４】本願発明の第６の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図１５】本願発明の第６の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図１６】ＥＣＣ３無しの場合における磁気テープ上のデータのＩＬＢへの格納位置を説明する説明図である。
【図１７】ＥＣＣ３無しの場合における磁気テープ上のデータのＩＬＢへの格納位置を説明する説明図である。
【図１８】ＥＣＣ３有りの場合における磁気テープ上のデータのＩＬＢへの格納位置を説明する説明図である。
【図１９】ＥＣＣ３有りの場合における磁気テープ上のデータのＩＬＢへの格納位置を説明する説明図である。
【図２０】ＥＣＣ３有りの場合におけるＩＬＢからデータを読み出すための読み出しアドレス変換テーブルの説明図である。
【図２１】ＥＣＣ３有りの場合におけるＩＬＢからデータを読み出すための読み出しアドレス変換テーブルの説明図である。
【図２２】本願発明の第７の実施形態における磁気テープ装置のバックワードリード回路の回路ブロック図である。
【図２３】本願発明の第７の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図２４】本願発明の第７の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図２５】本願発明の第８の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するタイミングチャートである。
【図２６】本願発明の第８の実施形態における磁気テープ装置のバックワードリード回路の動作を説明するフローチャートである。
【図２７】インターリーブを説明するためのＩＬＢの各領域におけるアドレスの説明図である。
【図２８】インターリーブを説明するための磁気テープ上のデータとＩＬＢへの格納位置との関係を示す説明図である。
【図２９】フォワードリード時における磁気テープのテープフォーマットの説明図である。
【図３０】バックワードリード時における磁気テープのテープフォーマットの説明図である。
【符号の説明】
１  制御回路
２  データ復調／同期信号検出回路
３  ＥＣＣ３検出回路
４  アドレス発生回路
５  アドレス発生回路
６  ＩＬＢ
７  バッファメモリ
８  データバス
９  アドレスバス
１０  アドレスバス
１１  ＦＩＦＯメモリ
１２  アドレス変換回路
１３  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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