(57)【特許請求の範囲】
【請求項１】
第１入出力接続部および第２入出力接続部と該第１入出力接続部および該第２入出力接続部にそれぞれ対応する一対の制御端子とをそれぞれ有する複数のメモリーセルがマトリクス状に配置されたメモリーセルアレイと、該メモリーセルアレイを駆動させる周辺回路とを有しており、行方向に沿った各メモリーセルがそれぞれワード線に接続されており、行方向に配置されたメモリーセルと同数のビット線対が設けられて、該ビット線対のそれぞれがビット線およびビットバー線によって構成されており、列方向に沿った各メモリーセルがそれぞれ行方向に沿って隣接する２組のビット線対に接続された半導体記憶装置であって、
行方向に沿って隣接する２Ｎ番目および２Ｎ＋１番目の各メモリーセルにおける２Ｎ番目のメモリーセルは、前記第１入出力接続部が行方向に沿って隣接する２Ｎ番目および２Ｎ＋１番目の各ビット線対のそれぞれのビット線に接続されて、前記第２入出力接続部が２Ｎ番目および２Ｎ＋１番目の各ビット線対のそれぞれのビットバー線に接続されており、２Ｎ＋１番目のメモリーセルは、前記第１入出力接続部が２Ｎ＋１番目および２Ｎ番目の各ビット線対のそれぞれのビット線に接続されて、前記第２入出力接続部が２Ｎ＋１番目および２Ｎ番目の各ビット線対のビットバー線にそれぞれ接続されており、
前記メモリーセルアレイを駆動させる前記周辺回路が、
前記２Ｎ番目および２Ｎ＋１番目の各メモリーセルにそれぞれ接続されている前記２Ｎ番目のビット線対および２Ｎ＋１番目のビット線対のそれぞれを、外部回路から入力されるクロック信号に同期してそれぞれ交互にプリチャージする第１プリチャージ手段および第２プリチャージ手段と、
外部回路から入力されるアドレス信号によって選択された各メモリーセルの有する前記第１入出力接続部および前記第２入出力接続部の内、プリチャージを終了した各ビット線対に接続されている該第１入出力接続部または該第２入出力接続部をＯＮ状態にし、他方の該第２入出力接続部または該第１入出力接続部をＯＦＦ状態にするように、前記制御端子に入力する制御信号を制御する制御手段と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記２Ｎ番目のメモリーセルの前記第１入出力接続部および前記第２入出力接続部に対応するそれぞれ一対の前記制御端子が、それぞれ第１および第２ワード線に接続され、前記２Ｎ＋１番目のメモリーセルの前記第１入出力接続部および前記第２入出力接続部に対応するそれぞれ一対の前記制御端子が、それぞれ第３および第４ワード線に接続されている請求項１に記載の半導体記憶装置。
【請求項３】
前記周辺回路は、複数のセンスアンプ、複数の書き込みアンプ、複数の列選択回路、マルチプレクサおよびデマルチプレクサを有しており、
該センスアンプおよび該書き込みアンプに対応する前記ビット線対のプリチャージと同時に、該センスアンプおよび該書き込みアンプをプリチャージするように制御するプリチャージ制御手段と、
外部回路から入力されるアドレス信号により選択される前記メモリーセルが接続される列選択回路を選択するように制御する列選択回路選択手段と、
前記マルチプレクサおよび前記デマルチプレクサが、それぞれ読み出し動作および書き込み動作を行う信号線を選択するように制御する信号線選択手段と、
を有している請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等の半導体記憶装置に関し、特に、任意のアドレスに対してデータの読み出しおよび書き込みを、高速および低消費電力にて行なう半導体記憶装置に関する。
【０００２】
【従来の技術】
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、メモリーセルを構成する素子数が多く、メモリーセルを構成する素子数の少ないＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）より、価格において高くなる。しかしながら、ＳＲＡＭは、ＤＲＡＭが必要とするリフレッシュ動作が不要であって、高速動作および低消費電力での駆動が可能であるために、コンピュータ等に広く使用されている。
【０００３】
図４は、従来の代表的なＳＲＡＭの構成を示す回路図である。図４に示すＳＲＡＭは、複数のセルを行方向および列方向に配置したメモリーセルアレイ９００と、外部回路との信号の送受信を行なうアドレス入力部２００、データ出力部７００、データ入力部８００等の周辺回路とを有している。
【０００４】
メモリーセルアレイ９００は、複数のワード線ＷＬ（Ｐ）（Ｐ＝０，１，２，３…）と、各ワード線ＷＬ（Ｐ）とそれぞれ直交する一対のビット線対ｂｉｔ（Ｐ）およびｂｉｔ（Ｐ）＿ｂａｒと、ワード線ＷＬ（Ｐ）とビット線対ｂｉｔ（Ｐ）およびｂｉｔ（Ｐ）＿ｂａｒとの交点に配置されたメモリーセルとを有している。
【０００５】
ここで、Ｐ＝１（行番号１）の場合について、説明を行う。この場合、ビット線対ｂｉｔ（１）およびｂｉｔ（１）＿ｂａｒは、ビット線対１０５ａおよび１０５ｂとする。
【０００６】
ワード線ＷＬ（１）とビット線対対１０５ａおよび１０５ｂとの交点に配置されたメモリーセル１００は、２個のインバータ回路から成るデータ保持回路と、２個のトランスファーゲートとによって構成されている。データ保持回路は、一方のインバータ回路の入力端子および出力端子がそれぞれ他方のインバータ回路の出力端子および入力端子に接続されている。各トランスファーゲートは、ゲート端子がワード線ＷＬ（１）に接続され、それぞれのドレイン端子が、ビット線対１０５ａおよび１０５ｂに接続され、さらに、それぞれのソース端子が、インバータ回路の入力端子および出力端子に接続されている。
【０００７】
アドレス入力部２００、データ出力部７００およびデータ入力部８００は、外部回路との信号の送受信を行う回路であり、アドレス入力部２００はアドレス信号の入力を行い、データ出力部７００は読み出しデータの出力を行い、データ入力部８００は書き込みデータの入力を行う。
【０００８】
その他の周辺回路は、入力されたアドレス信号のデコードを行う行デコーダ２１０および列デコーダ２２０、列デコーダ２２０からの出力信号を受信して特定の１列を選択する列選択回路２２１、ビット線対１０５ａおよび１０５ｂのイコライズ（同電位にする充電動作）およびビット線対１０５ａおよび１０５ｂを特定電位にチャージするプリチャージ回路３００、データ読み出し時にビット線対１０５ａおよび１０５ｂの微小電位差を増幅するセンスアンプ５００、データ書き込み時に入力されたデータをビット線対１０５ａおよび１０５ｂに伝達する書き込みアンプ６００、これらの周辺回路の入力信号および出力信号に対してタイミング制御を行う制御部４１０、外部回路からのクロック信号および各種イネーブル信号等の制御信号が入力される制御入力部４００により構成されている。
【０００９】
次に、図４に示すＳＲＡＭの動作について説明する。図５（ａ）および（ｂ）は、図４に示すＳＲＡＭのデータ読み出し時およびデータ書き込み時の動作を表す各信号のタイミングチャートである。
【００１０】
ＣＬＫは、ＳＲＡＭに接続された外部回路（図示せず）から入力されるクロック信号である。ＳＲＡＭに対するアドレス信号Ａｉｎの入力、書き込み時の書き込みデータ入力ＤｉｎおよびＳＲＡＭからの出力データＤｏｕｔの外部回路への出力は、全てＣＬＫに同期して行われる。
【００１１】
まず、図５（ａ）に示すデータ読み出し時の動作について説明する。ＣＬＫの立ち上がりエッジ（時刻Ｔｒ０）にて、ビット線対１０５ａおよび１０５ｂは、プリチャージ回路３００により、同電位になるようにイコライズされ、同時に特定電位（一般に電源電圧、または、電源電圧の１／２）にチャージされる。この時、センスアンプ５００および書き込みアンプ６００内のビット線対に対しても同様にプリチャージが行われる。図５（ａ）に示すＴｐｃは、ビット線対１０５ａおよび１０５ｂ、センスアンプ５００および書き込みアンプ６００内のビット線対に対するプリチャージに要する時間であり、プリチャージ時間と呼ぶ。
【００１２】
ビット線対１０５ａおよび１０５ｂ、センスアンプ５００および書き込みアンプ６００内のビット線対に対するプリチャージ完了後、ＣＬＫの立ち下がりエッジ（時刻Ｔｒ１）から、アドレス信号のデコードが行われる。まず、行デコーダ２１０により１本のワード線ＷＬ（１）が選択され、このワード線ＷＬ（１）に接続されているメモリーセル１００内のトランスファーゲートが導通（ＯＮ状態）する。これにより、ビット線対１０５ａおよび１０５ｂは、それぞれメモリーセル１００内のデータ保持回路と接続され、プリチャージ後の同電位の状態から、ビット線対１０５ａおよび１０５ｂ間に微小な電位差が生じはじめる。行方向のデコードに続いて、列デコーダ２２０により列選択回路２２１を介して１組のビット線対１０５ａおよび１０５ｂが選択され、センスアンプ５００に接続される。センスアンプ５００は、ビット線対１０５ａおよび１０５ｂ間に発生した微小な電位差を増幅し、データ出力部７００に出力データを伝達する。
【００１３】
図５（ａ）に示すＴａｃは、アドレス信号のデコードが開始されてからＳＲＡＭの出力に出力データが現れるまでの時間であり、アクセス時間と呼ぶ。ＳＲＡＭの読み出し速度は、プリチャージ時間Ｔｐｃおよびアクセス時間Ｔａｃの長い方によって決定される。
【００１４】
これにより、外部回路からのクロック信号ＣＬＫの周期をＴｃｌｋとすると、Ｔｐｃ≧Ｔａｃの時にはＴｃｌｋ＞２Ｔｐｃ、Ｔｐｃ≦Ｔａｃの時にはＴｃｌｋ＞２Ｔａｃの関係が成立する。この結果、Ｔｃｌｋは、ＴｐｃおよびＴａｃの長い方の２倍の周期までしか短くすることができない。このようなデータ読み出し時のＣＬＫの最短周期をＳＲＡＭの読み出しサイクル時間と呼ぶ。
【００１５】
次に、図５（ｂ）に示すデータ書き込み時の動作について説明する。データ書き込み時の動作において、ビット線対１０５ａおよび１０５ｂ、センスアンプ５００および書き込みアンプ６００内のビット線対に対するプリチャージおよびアドレス信号のデコードの動作は、データ読み出し時の動作と同様であるが、データ書き込みの場合、ＣＬＫの立ち下がりエッジ（時刻Ｔｗ１）と同時に、データ入力部８００から入力された入力データが、書き込みアンプ６００を通過してビット線対１０５ａおよび１０５ｂに入力される。これにより、選択されたワード線ＷＬ（１）とビット線対１０５ａおよび１０５ｂに接続されているメモリーセル１００のデータが書き換えられるとともに、書き込みアンプ６００からビット線対１０５ａおよび１０５ｂに入力された入力データがセンスアンプ５００を通過してデータ出力部７００に伝達される。データ書き込み時のプリチャージ時間Ｔｐｃは、データ読み出し時のプリチャージ時間Ｔｐｃと同じ値となる。一方、データ書き込み時のアクセス時間Ｔａｃ’は、アドレス信号のデコードが開始されてからＳＲＡＭの出力にデータが現れるまでの時間（データ読み出し時のアクセス時間）よりも、アドレス信号のデコードが開始されてからメモリーセル１００のデータ保持回路のデータが書き換えられるまでの時間の方が長いために、後者の方をアクセス時間とする。ＳＲＡＭのデータ書き込み速度も、プリチャージ時間Ｔｐｃおよびアクセス時間Ｔａｃ’の長い方によって決定される。
【００１６】
これにより、外部回路からのクロック信号ＣＬＫの周期をＴｃｌｋとすると、Ｔｐｃ≧Ｔａｃ’の時にはＴｃｌｋ＞２Ｔｐｃ、Ｔｐｃ≦Ｔａｃ’の時にはＴｃｌｋ＞２Ｔａｃ’の関係が成立する。この結果、Ｔｃｌｋは、ＴｐｃおよびＴａｃ’の長い方の２倍の周期までしか短くすることができない。このようなデータ書き込み時のＣＬＫの最短周期をＳＲＡＭの書き込みサイクル時間と呼ぶ。
【００１７】
図４に示す外部回路のクロック信号に同期して動作するＳＲＡＭでは、読み出しサイクル時間および書き込みサイクル時間の長い方がＳＲＡＭのサイクル時間（ＳＲＡＭが正常に動作する最短の周期）となる。
【００１８】
このように、図４に示す従来のＳＲＡＭでは、前述のサイクル時間よりも短い時間にてデータの読み出し動作またはデータの書き込み動作を完了することはできない。このような制約を排除して、ＳＲＡＭをより高速に動作させる構成が特開平６−４４７８３号公報に開示されている。
【００１９】
この公報に開示されたＳＲＡＭの構成は、各メモリーセルにアクセスしてデータ読み出し動作またはデータ書き込み動作を行なうアクセス時間に、プリチャージ時間が含まれていないことに着目したものである。その構成によるＳＲＡＭの動作は、独立した２系統のワード線およびビット線対を設け、ワード線およびビット線対の各系統毎において、交互にデータ書き込み動作またはデータ読み出し動作を行なうように制御することにより、ワード線およびビット線対の各系統のビット線対が完全に分離された状態になり、一方の系統のビット線対をプリチャージしている間に、他方の系統のビット線対からデータ書き込み動作またはデータ読み出し動作を行なうものである。
【００２０】
図６は、前述の公報に開示されたＳＲＡＭの構成を示す回路図である。
【００２１】
図６に示すＳＲＡＭは、一対のインバータ回路を有するメモリセル３が複数設けられている。各メモリセル３では、一方のインバータ回路の入力端子および出力端子がそれぞれ他方のインバータ回路の出力端子および入力端子に接続されている。各メモリセル３は、トランスファーゲート３１Ａおよび３２Ａによってビット線対２Ａ１および２Ａ２に接続され、トランスファーゲート３１Ｂおよび３２Ｂによってビット線対２Ｂ１および２Ｂ２に接続されている。トランスファーゲート３１Ａおよび３２Ａのゲート端子は、ワード線１Ａに接続され、トランスファーゲート３１Ｂおよび３２Ｂのゲート端子は、ワード線１Ｂに接続されている。ワード線１Ａおよび１Ｂは、それぞれＡ行デコーダ４ＡおよびＢ行デコーダ４Ｂに接続されている。ビット線対２Ａ１および２Ａ２は、スイッチ列５２Ａを介してＡ列デコーダ５１Ａに接続されている。ビット線対２Ｂ１および２Ｂ２は、スイッチ列５２Ｂを介してＢ列デコーダ５１Ｂに接続されている。
【００２２】
このように、各メモリーセル３が接続されていることによって、行デコーダ４Ａおよび４Ｂと列デコーダ５１Ａおよび５１Ｂとの各系統から各メモリーセル３が独立してアクセスすることが可能となっている。
【００２３】
また、ＳＲＡＭの周辺回路には、書き込み制御部６、出力部７、プリチャージ回路８、サイクル制御部１０等が設けられている。サイクル制御部１０は、アドレス信号に対応した各メモリーセル３へのアクセス信号がワード線１Ａおよび１Ｂと、ビット線対２Ａ１、２Ａ２および２Ｂ１、２Ｂ２との各系統に順番に印加されるように、各系統の行デコーダ４Ａおよび４Ｂと、列デコーダ５Ａおよび５Ｂとを切換制御する。
【００２４】
図７は、図６に示したワード線およびビット線対を２系統設けたＳＲＡＭの動作を示す各信号のタイミングチャートである。前述のようにＳＲＡＭにおいて、データ書き込み動作およびデータ読み出し動作と別にプリチャージを行う時間が必要であるが、プリチャージが行われていればデータ書き込み動作またはデータ読み出し動作自体は、プリチャージ時間に関係しない。そこで２系統設けたワード線およびビット線対の各系統を交互にデータ書き込み動作またはデータ読み出し動作を行なう。この時、各系統のビット線対は、完全に分離された状態であるために、一方のビット線対がプリチャージしている間に、他方のビット線対がデータ書き込み動作またはデータ読み出し動作を行なうことができる。これにより実質的にプリチャージ時間をなくことができ、その分だけ高速なアクセスが可能となる。
【００２５】
【発明が解決しようとする課題】
しかしながら、特開平６−４４７８３号公報に開示されているＳＲＡＭの構成では、２系統のビット線対が設けられているために、駆動されるビット線対の数が２倍になっており、ビット線対を駆動するために消費される単位時間当たりの電力が２倍になり、ＳＲＡＭ全体として消費電力が増加し、低消費電力が要求される用途には使用できないという問題がある。
【００２６】
本発明は、このような課題を解決するものであり、その目的は、高速動作を行うとともに、低消費電力にて駆動される半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の半導体記憶装置は、第１入出力接続部および第２入出力接続部と該第１入出力接続部および該第２入出力接続部にそれぞれ対応する一対の制御端子とをそれぞれ有する複数のメモリーセルがマトリクス状に配置されたメモリーセルアレイと、該メモリーセルアレイを駆動させる周辺回路とを有しており、行方向に沿った各メモリーセルがそれぞれワード線に接続されており、行方向に配置されたメモリーセルと同数のビット線対が設けられて、該ビット線対のそれぞれがビット線およびビットバー線によって構成されており、列方向に沿った各メモリーセルがそれぞれ行方向に沿って隣接する２組のビット線対に接続された半導体記憶装置であって、行方向に沿って隣接する２Ｎ番目および２Ｎ＋１番目の各メモリーセルにおける２Ｎ番目のメモリーセルは、前記第１入出力接続部が行方向に沿って隣接する２Ｎ番目および２Ｎ＋１番目の各ビット線対のそれぞれのビット線に接続されて、前記第２入出力接続部が２Ｎ番目および２Ｎ＋１番目の各ビット線対のそれぞれのビットバー線に接続されており、２Ｎ＋１番目のメモリーセルは、前記第１入出力接続部が２Ｎ＋１番目および２Ｎ番目の各ビット線対のそれぞれのビット線に接続されて、前記第２入出力接続部が２Ｎ＋１番目および２Ｎ番目の各ビット線対のビットバー線にそれぞれ接続されており、前記メモリーセルアレイを駆動させる前記周辺回路が、前記２Ｎ番目および２Ｎ＋１番目の各メモリーセルにそれぞれ接続されている前記２Ｎ番目のビット線対および２Ｎ＋１番目のビット線対のそれぞれを、外部回路から入力されるクロック信号に同期してそれぞれ交互にプリチャージする第１プリチャージ手段および第２プリチャージ手段と、外部回路から入力されるアドレス信号によって選択された各メモリーセルの有する前記第１入出力接続部および前記第２入出力接続部の内、プリチャージを終了した各ビット線対に接続されている該第１入出力接続部または該第２入出力接続部をＯＮ状態にし、他方の該第２入出力接続部または該第１入出力接続部をＯＦＦ状態にするように、前記制御端子に入力する制御信号を制御する制御手段と、を有することを特徴とする。
【００２８】
前記２Ｎ番目のメモリーセルの前記第１入出力接続部および前記第２入出力接続部に対応するそれぞれ一対の前記制御端子が、それぞれ第１および第２ワード線に接続され、前記２Ｎ＋１番目のメモリーセルの前記第１入出力接続部および前記第２入出力接続部に対応するそれぞれ一対の前記制御端子が、それぞれ第３および第４ワード線に接続されている。
【００３０】
前記周辺回路は、複数のセンスアンプ、複数の書き込みアンプ、複数の列選択回路、マルチプレクサおよびデマルチプレクサを有しており、該センスアンプおよび該書き込みアンプに対応する前記ビット線対のプリチャージと同時に、該センスアンプおよび該書き込みアンプをプリチャージするように制御するプリチャージ制御手段と、外部回路から入力されるアドレス信号により選択される前記メモリーセルが接続される列選択回路を選択するように制御する列選択回路選択手段と、前記マルチプレクサおよび前記デマルチプレクサが、それぞれ読み出し動作および書き込み動作を行う信号線を選択するように制御する信号線選択手段と、を有している。
【００３１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３２】
図１は、本発明の実施形態である半導体記憶装置の構成を示す回路図である。図１に示す半導体記憶装置のＳＲＡＭは、図４に示すＳＲＡＭと同様に、複数のメモリーセルがマトリクス状に設けられたメモリーセルアレイ９００と、外部回路との信号の送受信を行なうアドレス入力部２００、データ出力部７００、データ入力部８００等の周辺回路とを有している。
【００３３】
メモリーセルアレイ９００は、メモリーセルが２Ｊ列×Ｉ行（Ｊ、Ｉは正の整数）個配置されている。各メモリーセルは、２本のワード線および一対のビット線に接続されている。
【００３４】
図１では、行方向に２Ｊ個配置されているメモリーセルにおいて、隣接する２Ｎ番目（Ｎは正の整数）のメモリセル１００および２Ｎ＋１番目のメモリーセル１１０がそれぞれ示されており、２Ｎ番目のメモリーセル１００には、２Ｎ番目のビット線対１０５ａおよび１０５ｂが接続され、２Ｎ＋１番目のメモリーセル１１０には、２Ｎ＋１番目のビット線対１１５ａおよび１１５ｂが接続されている。また、メモリーセル１００には、ワード線ＷＬ（０）０ＡおよびＷＬ（０）０Ｂが接続され、メモリーセル１１０には、ワード線ＷＬ（０）１ＡおよびＷＬ（０）１Ｂが接続されている。これにより、メモリーセルアレイ９００全体では、４×Ｉ本のワード線（ＷＬ（０）０Ａ〜ＷＬ（Ｉ）０Ａ、ＷＬ（０）０Ｂ〜ＷＬ（Ｉ）０Ｂ、ＷＬ（０）１Ａ〜ＷＬ（Ｉ）１Ａ、ＷＬ（０）１Ｂ〜ＷＬ（Ｉ）１Ｂ）が設けられており、これらのワード線は、全て行デコーダ２１０に接続されている。
【００３５】
メモリーセル１００は、２個のインバータ回路１０１および１０２から成るデータ保持回路と、データ保持回路と２Ｎ番目のビット線対１０５ａおよび１０５ｂとを接続するトランスファーゲート１０３ａおよび１０３ｂと、データ保持回路と２Ｎ＋１番目のビット線対１１５ａおよび１１５ｂとを接続するトランスファーゲート１０４ａおよび１０４ｂとによって構成されている。データ保持回路は、インバータ回路１０１の入力端子および出力端子がそれぞれインバータ回路１０２の出力端子および入力端子に接続されている。
【００３６】
トランスファーゲート１０３ａおよび１０３ｂは、それぞれのゲート端子がワード線ＷＬ（０）０Ａに接続され、それぞれのドレイン端子が、２Ｎ番目のビット線対１０５ａおよび１０５ｂに接続され、それぞれのソース端子が、インバータ回路１０１および１０２の入力端子および出力端子に、それぞれ接続されている。トランスファーゲート１０４ａおよび１０４ｂは、それぞれのゲート端子がワード線ＷＬ（０）０Ｂに接続され、それぞれのドレイン端子が、メモリーセル１００に隣接するメモリーセル１１０に接続されている２Ｎ＋１番目のビット線対１１５ａおよび１１５ｂに接続され、それぞれのソース端子が、インバータ回路１０１および１０２の入力端子および出力端子に、それぞれ接続されている。
【００３７】
メモリーセル１１０は、２個のインバータ回路１１１および１１２から成るデータ保持回路と、データ保持回路と２Ｎ＋１番目のビット線対１１５ａおよび１１５ｂとを接続するトランスファーゲート１１３ａおよび１１３ｂと、データ保持回路と２Ｎ番目のビット線対１０５ａおよび１０５ｂとを接続するトランスファーゲート１１４ａおよび１１４ｂとによって構成されている。データ保持回路は、インバータ回路１１１の入力端子および出力端子がそれぞれインバータ回路１１２の出力端子および入力端子に接続されている。
【００３８】
トランスファーゲート１１３ａおよび１１３ｂは、それぞれのゲート端子がワード線ＷＬ（０）１Ｂに接続され、それぞれのドレイン端子が、２Ｎ＋１番目のビット線対１１５ａおよび１１５ｂ接続され、それぞれのソース端子が、インバータ回路１１１および１１２の入力端子および出力端子に、それぞれ接続されている。トランスファーゲート１１４ａおよび１１４ｂは、それぞれのゲート端子がワード線ＷＬ（０）１Ａに接続され、それぞれのドレイン端子が、メモリーセル１１０に隣接するメモリーセル１００に接続されている２Ｎ番目のビット線対１０５ａおよび１０５ｂに接続され、それぞれのソース端子が、インバータ回路１１１および１１２の入力端子および出力端子に、それぞれ接続されている。
【００３９】
２Ｎ番目のビット線対１０５ａおよび１０５ｂは、プリチャージ回路Ａ３０１および列選択回路Ａ２２２に接続され、列選択回路Ａ２２２を介してセンスアンプＡ５０１および書き込みアンプＡ６０１に接続されている。同様に、２Ｎ＋１番目のビット線対１１５ａおよび１１５ｂは、プリチャージ回路Ｂ３１０および列選択回路Ｂ２２３に接続され、列選択回路Ｂ２２３を介してセンスアンプＢ５１０および書き込みアンプＢ６１０に接続されている。
【００４０】
外部回路との信号の送受信を行なう回路としては、読み出しデータの出力を行うデータ出力部７００、書き込みデータの入力を行うデータ入力部８００、アドレス信号の入力を行うアドレス入力部２００、外部回路からのクロック信号および各種イネーブル信号などの制御信号の入力を行う制御信号入力部４００等が設けられている。
【００４１】
その他の周辺回路としては、アドレス入力部２００に入力されたアドレス信号によりワード線の選択を行う行デコーダ２１０と、アドレス信号から列選択回路Ａ２２２および列選択回路Ｂ２２３の切り替え信号を生成する列デコーダ２２０と、センスアンプＡ５０１からの入力信号とセンスアンプＢ５１０からの入力信号を切り替えてデータ出力部７００に出力するマルチプレクサ７１０と、データ入力部８００からの書き込みデータが入力され、この書き込みデータを書き込みアンプＡ６０１または書き込みアンプＢ６１０に切り替えて出力するデマルチプレクサ８１０と、これらの周辺回路の動作タイミングを制御する制御部４１０を有している。
【００４２】
図２は、図１に示す半導体記憶装置であるＳＲＡＭのデータ読み出し時およびデータ書き込み時の動作を表すタイミングチャートである。図２において、Ａ系統は、行方向に２Ｎ番目のビット線対１０５ａ、１０５ｂの動作に関わる周辺回路であり、Ｂ系統は、２Ｎ＋１番目のビット線対１１５ａ、１１５ｂの動作に関わる周辺回路である。本発明のＳＲＡＭは、外部回路から入力されるクロック信号ＣＬＫに同期して動作し、Ａ系統の周辺回路とＢ系統の周辺回路とが交互にプリチャージ動作と読み出し動作および書き込み動作とを行う。
【００４３】
図３は、図１に示す半導体記憶装置であるＳＲＡＭに対して図３の上段に示す操作を行った場合のＳＲＡＭの具体的な動作を表すタイミングチャートである。
【００４４】
本発明のＳＲＡＭの一例として、８列×１２８行のメモリーセルアレイ９００を有し、アドレス信号Ａｉｎは１０ビット幅であり、アドレス信号Ａｉｎの内Ａｉｎ［９：３］が行アドレス、Ａｉｎ［２：０］が列アドレスとして、それぞれ行デコーダ２１０および列デコーダ２２０に入力されデコードされると想定する。このようなＳＲＡＭの動作例として、図３に示す動作波形を参照して次の５サイクルの動作を考える。
【００４５】
サイクル１：アドレス”１６”（Ａｉｎ［９：０］＝’０００００１００００’）にデータＤ１書き込み（Ａ系統）
サイクル２：アドレス”１６”（Ａｉｎ［９：０］＝’０００００１００００’）から読み出し（Ｂ系統）
サイクル３：アドレス”１６”（Ａｉｎ［９：０］＝’０００００１００００’）から読み出し（Ａ系統）
サイクル４：アドレス”５”（Ａｉｎ［９：０］＝’０００００００１０１’）から読み出し（読み出しデータＤ２）（Ｂ系統）
サイクル５：アドレス”９”（Ａｉｎ［９：０］＝’００００００１００１’）にデータＤ３書き込み（Ａ系統）
以下、本実施形態のＳＲＡＭの動作について説明する。
【００４６】
まず、プリチャージ動作は、時刻ｔ０にて、制御部４１０からプリチャージ回路Ａ３０１に信号線Ｃ１０（図１参照）を介してプリチャージの開始を促すパルス信号（図示せず）が出力され、Ａ系統のプリチャージが開始される（以下、時刻ｔ２、ｔ４、ｔ６でも同様）。この時、Ａ系統に属するセンスアンプＡ５０１および書き込みアンプＡ６０１内のビット線対についてもプリチャージが行われる。また、時刻ｔ１にて、制御部４１０からプリチャージ回路Ｂ３１０に信号線Ｃ９（図１参照）を介してプリチャージの開始を促すパルス信号（図示せず）が出力され、Ｂ系統のプリチャージが開始される（以下、時刻ｔ３、ｔ５でも同様）。この時、Ａ系統の場合と同様に、Ｂ系統に属するセンスアンプＢ５１０および書き込みアンプＢ６１０内のビット線対についてもプリチャージが行われる。プリチャージに要する時間Ｔｐｃは、外部回路からのクロック信号ＣＬＫの周期より短く、ＣＬＫの次サイクルまでにプリチャージ動作が完了するようにＣＬＫの周期が設定されている。
【００４７】
次に、ｎ＋１ビット幅のアドレス信号Ａｉｎ［ｎ：０］（ここではｎ＝９）のデコードに注目する．アドレス信号Ａｉｎ［ｋ：０］（ここではｋ＝２）が列方向のデータであるとすると、次の手順でデコードが実施される。
【００４８】
▲１▼時刻ｔ１にて制御部４１０からアドレス入力部２００に信号線Ｃ１１（図１参照）を介してイネーブル信号が出力され、アドレス入力部２００からアドレス信号が出力され行デコーダ２１０および列デコーダ２２０に入力される。
【００４９】
▲２▼まず行方向ではＡｉｎ［ｎ：ｋ＋１］のデコードにより、選択されるメモリーセルの行番号が決定される。ここでは、アドレス信号の値が”１６”であり、Ａｉｎ［９：３］＝’０００００１０’から２行目のメモリーセルが選択され、その行番号に対応する４本のワード線ＷＬ（２）０Ａ、ＷＬ（２）０Ｂ、ＷＬ（２）１Ａ、ＷＬ（２）１Ｂが各メモリーセル内の４個のトランスファーゲートに対するイネーブル信号を出力する候補になる。
【００５０】
▲３▼Ａｉｎ［０］が０である場合（選択されるメモリーセルが２Ｎ列のメモリーセル）、上記の▲１▼、▲２▼の動作にてイネーブル信号を出力する候補となった４本のワード線の内、２Ｎ列のメモリーセルの有するトランスファーゲートのＯＮ／ＯＦＦ動作を行うワード線ＷＬ（ａ）０Ａ、ＷＬ（ａ）０Ｂ（ａは選択されたメモリーセルの行番号に対応する数）がイネーブル信号をトランスファーゲートに出力する候補となり、Ａｉｎ［０］が１である場台（選択されるメモリーセルが２Ｎ＋１列のメモリーセル）、上記の▲１▼、▲２▼の動作でイネーブル信号を出力する候補となった４本のワード線の内、２Ｎ＋１列のメモリーセルの有するトランスファーゲートのＯＮ／ＯＦＦ動作を行うワード線ＷＬ（ａ）１Ａ、ＷＬ（ａ）１Ｂがイネーブル信号をトランスファーゲートに出力する候補となる。ここで、サイクル１（ｔ０〜ｔ１）では、Ａｉｎ［９：３］＝’０００００１０’、および、Ａｉｎ［０］＝’０’であるから、ＷＬ（２）０Ａ、ＷＬ（２）０Ｂが候補として残る。
【００５１】
▲４▼アドレス信号のデコードが開始される時刻において、プリチャージを終了している系統がＡ系統である場合には、イネーブル信号を出力する候補として残っている２本のワード線の内、Ａ系統のビット線対に接続されているトランスファーゲートのＯＮ／ＯＦＦ動作を行うワード線が最終的にイネーブル信号を出力するワード線として決定される。また、プリチャージを終了している系統がＢ系統である場合には、イネーブル信号を出力する候補として残っている２本のワード線の内、Ｂ系統のビット線対に接続されているトランスファ一ゲートのＯＮ／ＯＦＦ動作を行うワード線が最終的にイネーブル信号を出力するワード線として決定される。これにより、時刻ｔ１では、Ａ系統がプリチャージを終了しているので、イネーブル信号をトランスファ一ゲートに出力する候補として残っている２本のワード線ＷＬ（２）０Ａ、ＷＬ（２）０ＢのうちＡ系統に属するＷＬ（２）０Ａが選択されて、ＷＬ（２）０Ａにイネーブル信号が出力される。
【００５２】
▲５▼次に、列方向ではアドレス信号Ａｉｎ［ｋ：１］のデコード（Ａｉｎ［０］は’０’または’１’としてデコード済）により、２Ｎ番目のビット線対および２Ｎ＋１番目のビット線対からそれぞれ１対が選択の対象となる。ここでは、ｋ＝２、Ａｉｎ［２：１］＝’００’であるのでＮ＝０として、０列目のビット線対と１列目のビット線対が選択の対象となる。
【００５３】
▲６▼時刻ｔ１でプリチャージを終了している系統がＡ系統であるから、制御部４１０より列選択回路Ａ２２２にイネーブル信号が出力され、上記▲５▼にて選択対象とされた２対のビット線対の内Ａ系統に属する０列目のビット線対が選択される。
【００５４】
読み出し動作および書き込み動作は、次のようになる。時刻ｔ１では、外部回路から入力されるイネーブル信号は、ＷＥ＝’０’であるから書き込み動作が選択され、制御部４１０から、時刻ｔ１にてプリチャージを終了しているＡ系統の書き込みアンプＡ６０１およびセンスアンプＡ５０１に、イネーブル信号がそれぞれ信号線Ｃ３およびＣ４を介して出力されるとともに、デマルチプレクサ８１０およびマルチプレクサ７１０をＡ系統に切り替える選択信号がそれぞれ信号線Ｃ６およびＣ７を介して出力される。ここで、書き込みに要するアクセス時間Ｔａｃ’は、時刻ｔ１にてアドレス信号のデコードが開始されてから、メモリーセル内のデータ保持回路の書き換えが完了するまでの時間である。Ｔａｃ’は、外部回路からのクロック信号ＣＬＫの周期より短く、ＣＬＫの周期は、ＣＬＫの次のサイクルまでには書き込み動作が完了するように設定されている。
【００５５】
続く時刻ｔ２においても、アドレス信号によるデコード動作は上記と同様である．ただし、時刻ｔ２にてプリチャージを終了している系統は、Ｂ系統であるために、行方向では、ワード線としてＷＬ（２）０Ｂが選択され、列方向では、制御部４１０から列選択回路Ｂ２２３に対してイネーブル信号が出力され、１列目のビット線対が選択される。時刻ｔ２では、外部回路から入力されるイネーブル信号は、ＷＥ＝’１’であるから読み出し動作が選択され、時刻ｔ２にてプリチャージを終了しているＢ系統のセンスアンプＢ５１０に、制御部４１０からイネーブル信号が信号線Ｃ２を介して出力されると同時に、デマルチプレクサ８１０およびマルチプレクサ７１０をＢ系統に切り替えるように選択信号が制御部４１０から信量線Ｃ６およびＣ７を介して出力される。ここで、読み出しに要するアクセス時間Ｔａｃは、時刻ｔ２にてアドレス信号のデコードが開始されてから、データ出力部７００のＤｏｕｔに出力信号が出力されるまでの時間である。Ｔａｃは、外部回路からのクロック信号ＣＬＫの周期より短く、ＣＬＫの周期は、ＣＬＫの次サイクルまでには読み出し動作が完了するように設定されている。時刻ｔ２以後の時刻（ｔ３、ｔ４等）でも上記と同様の動作が繰り返される。
【００５６】
ＳＲＡＭでは、メモリー容量（メモリーセルの数）とメモリーセル内のデータ保持回路の各トランジスタの駆動能力が同程度であれば、異なるＳＲＡＭにおいてもプリチャージ時間Ｔｐｃ、データ読み出し時間Ｔａｃおよびデータ書き込み時間Ｔａｃ’は、ほぼ同じ値となる。
【００５７】
これにより、本発明のＳＲＡＭでは、図３に示すように、１データの読み出し動作または書き込み動作が、最初のサイクルを除きプリチャージ動作とデータ読み出し動作またはデータ書き込み動作とを同じサイクル内にて行っているために、１データの読み出し動作または書き込み動作のアクセス時間が、１サイクルであれば良い。この結果、本発明のＳＲＡＭおよび前述の公報に開示された従来のＳＲＡＭにおいて、プリチャージ時間Ｔｐｃ、データ読み出し時間Ｔａｃおよびデータ書き込み時間Ｔａｃ’は、ほぼ同じ値であるから、本発明のＳＲＡＭでは、前述の公報に開示された従来のＳＲＡＭに対して、ほぼ同じ高速動作にてデータ読み出し動作またはデータ書き込み動作が可能となる。
【００５８】
また、前述の公報に開示された従来のＳＲＡＭは、２系統の独立したビット線対を有しており、駆動されるビット線対の数が２倍になるために負荷として大きくなり、単位時間当たりの消費電力が増大する。これに対して、本発明のＳＲＡＭは、２系統の独立したビット線対を有しているが、ＳＲＡＭの駆動時において、２系統のビット線対の内、一方の１系統のビット線対が行方向に隣接する選択されていないメモリーセルのビット線対と共用するように接続されているために、他方の１系統のビット線対のみが、実際に駆動される。この結果、本発明のＳＲＡＭは、駆動時の負荷が従来のＳＲＡＭの１／２となり、単位時間当たりの消費電力も、従来のＳＲＡＭの１／２に低減できる。
【００５９】
したがって、本発明のＳＲＡＭは、高速動作を行うとともに、低消費電力での動作も可能となる。
【００６０】
【発明の効果】
本発明の半導体記憶装置は、メモリーセルが接続されているビット線対に第１入出力接続部が接続され、このメモリーセルに対して行方向に隣接するメモリーセルに接続されているビット線対に第２入出力接続部が接続されており、このように、行方向の隣接する各メモリーセルにおいて、ビット線対が共用されるように接続されているために、高速動作を行うとともに、低消費電力にて駆動できる。
【図面の簡単な説明】
【図１】本発明の実施形態である半導体記憶装置の構成を示す回路図である。
【図２】図１に示す半導体記憶装置であるＳＲＡＭの動作を表すタイミングチャートである。
【図３】図１に示す半導体記憶装置であるＳＲＡＭの具体的な動作を表すタイミングチャートである。
【図４】従来のＳＲＡＭの構成示す回路図である．
【図５】（ａ）従来のＳＲＡＭのデータ読み出し時の動作を表すタイミングチャート、
（ｂ）データ書き込み時の動作を表すタイミングチャートである。
【図６】公報に開示されたＳＲＡＭの構成を示す回路図である。
【図７】図６に示すＳＲＡＭの動作を表すタイミングチャートである。
【符号の説明】
１００  メモリーセル
１０１  インバータ回路
１０２  インバータ回路
１０３ａトランスファーゲート
１０３ｂトランスファーゲート
１０４ａトランスファーゲート
１０４ｂトランスファーゲート
１０５ａビット線
１０５ｂビットバー線
１１０  メモリーセル
１１１  インバータ回路
１１２  インバータ回路
１１３ａトランスファーゲート
１１３ｂトランスファーゲート
１１４ａトランスファーゲート
１１４ｂトランスファーゲート
１１５ａビット線
１１５ｂビットバー線
２００  アドレス入力部
２１０  行デコーダ
２２０  列デコーダ
２２１  列選択回路
２２２  列選択回路Ａ
２２３  列選択回路Ｂ
３００  プリチャージ回路
３０１  プリチャージ回路Ａ
３１０  プリチャージ回路Ｂ
４００  制御信号入力部
４１０  制御部
５００  センスアンプ
５０１  センスアンプＡ
５１０  センスアンプＢ
６００  書き込みアンプ
６０１  書き込みアンプＡ
６１０  書き込みアンプＢ
７００  データ出力部
７１０  マルチプレクサ
８００  データ入力部
８１０  デマルチプレクサ
９００  メモリーセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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