(57)【特許請求の範囲】
【請求項１】
センスアンプ中に使用するための低電圧補正バイアス回路であって、前記センスアンプが少なくとも１つの不揮発性メモリセルのソース・ドレイン経路へつながれた入力端子を有し、前記バイアス回路が：
ゲートとソース・ドレイン経路とを有する第１のＮチャンネルトランジスタであって、前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記センスアンプの前記入力端子へつながれ、前記第１のＮチャンネルトランジスタの他端がカレントミラーへつながれている第１のＮチャンネルトランジスタ、
ゲートとソース・ドレイン経路とを有する第２のＮチャンネルトランジスタであって、前記第２のトランジスタの前記ゲートが前記センスアンプの前記入力端子へつながれ、前記第２のトランジスタの前記ソース・ドレイン経路の一端が基準端子へつながれ、前記第２のトランジスタの前記ソース・ドレイン経路の他端が前記第１のトランジスタの前記ゲートへつながれている第２のＮチャンネルトランジスタ、
ゲートとソース・ドレイン経路とを有する第３のＮチャンネルトランジスタであって、前記第３のトランジスタの前記ゲートが第１の基準電圧へつながれ、前記第３のトランジスタの前記ソース・ドレイン経路の一端が前記第１のトランジスタの前記ゲートへつながれ、前記第３のトランジスタの前記ソース・ドレイン経路の他端が電源電圧へつながれている第３のＮチャンネルトランジスタ、および
ゲートとソース・ドレイン経路とを有するＰチャンネルトランジスタであって、前記Ｐチャンネルトランジスタの前記ゲートが低電圧信号端子へつながれ、前記Ｐチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記電源電圧へつながれ、前記Ｐチャンネルトランジスタの前記ソース・ドレイン経路の他端が前記第１のトランジスタの前記ゲートへつながれているＰチャンネルトランジスタ、
を含んでいるバイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフラッシュＥＰＲＯＭ（電気的にプログラム可能で消去可能な読み出し専用フラッシュメモリ）に関するものであって、更に詳細には、本発明は３Ｖあるいは５Ｖのいずれの電源電圧で使用した時でも優れた動作速度を示すように設計された、フラッシュＥＰＲＯＭ用のセンスアンプに関する。
【０００２】
【従来の技術】
フラッシュＥＰＲＯＭについてはテキサスインスツルメンツ社へ譲渡された”埋め込みパルスタイマーおよび組み込み式シグネチャアナリシスを備えたフラッシュＥＰＲＯＭ制御回路（Ｆｌａｓｈ  ＥＰＲＯＭ  ｃｏｎｔｒｏｌ  ｗｉｔｈｅｍｂｅｄｄｅｄ  ｐｕｌｓｅ  ｔｉｍｅｒ  ａｎｄ  ｗｉｔｈ  ｂｕｉｌｔ−ｉｎ  ｓｉｇｎａｔｕｒｅ  ａｎａｌｙｓｉｓ）”と題する１９９４年９月３０日付けの米国特許出願第０８／３１５，５２６号に一般的に説明されている。この特許明細書をここに参考のために引用する。
【０００３】
センスアンプの一例がテキサスインスツルメンツ社へ譲渡された１９９１年１０月１８日付けの米国特許第５，０５６，０６３号に述べられている。センスアンプ用のバイアス回路については、これもテキサスインスツルメンツ社へ譲渡された１９９２年７月２１日付けの米国特許第５，１３２，９３３号に述べられている。
【０００４】
【発明の解決しようとする課題】
３Ｖあるいは５Ｖのいずれの電源電圧でも使用できるように設計された高密度フラッシュＥＰＲＯＭにおいて、５Ｖで使用するように設計された従来技術のセンスアンプは３Ｖの電源電圧を用いて動作させようとすると正しく動作しない。フラッシュＥＰＲＯＭをより低い電圧範囲で動作させることができ、しかも電源電圧の約５Ｖ領域および約３Ｖ領域のいずれにおいても進歩した動作速度を実現する進歩したセンスアンプが求められている。
【０００５】
【課題を解決するための手段】
本発明のセンスアンプ回路は、フラッシュＥＰＲＯＭを３Ｖおよび５Ｖの両電源電圧で動作させることができ、同時に両電圧領域において進歩した動作速度を実現する。この進歩した設計ではビット線を”０”と”１”との中間のレベルへ予備充電しておくため、３Ｖおよび５Ｖ領域のいずれの電源電圧範囲においても”１”を読み出す速度が向上する。更に、このセンスアンプは”０”を読み出す時のトランジスタの長いプルアップ時間を避けるためにデフォルトで”０”を出力するようになっている。
【０００６】
予備充電回路を備え、低電圧動作オプションを備えた本センスアンプは、パワーダウン時のための１個のＰチャンネルトランジスタおよび１個のＮチャンネルトランジスタ、バイアス回路のための６個のＮチャンネルトランジスタ、および比較のための２個の浮遊ゲート基準メモリセルを備えた従来のセンスアンプを含んでいる。従来技術のセンスアンプのこれら要素に加えて、本発明のセンスアンプは、デフォルト出力のための２個のＮチャンネルトランジスタ、ビット線を予備充電するための１個の浮遊ゲートメモリセルおよび３個のＮチャンネルトランジスタを含む予備充電回路を含んでいる。本センスアンプは更に、センスアンプのより低い電圧範囲での動作を許容するための１個のコンデンサおよび２個のＰチャンネルトランジスタを含んでいる。
【０００７】
【発明の実施の形態】
図１を参照しながら、ここに示したセンスアンプＳＡの動作について説明する。フラッシュＥＰＲＯＭのパワーダウン時には、許可端子ＳＡＥＮは低レベルにあり、トランジスタＭＰ６はオンで、トランジスタＭＮ２はオフである。このような状態のもとで、センスアンプＳＡ中を流れるすべての電流はカットオフされ、出力ＳＡＯＵＴは低レベルになる。
【０００８】
端子ＳＡＢＩＡへは、通常は供給電圧Ｖｃｃである基準電圧がつながれている。端子Ｖｓｓ３Ｖへは、通常はＶｓｓである基準電圧がつながれている。端子ＳＡＰＲへは、高レベル時に予備充電動作を指示する信号がつながれている。
【０００９】
端子ＳＡＥＮが高レベルにある時、センスアンプＳＡは活性モードになる。活性モードにおいて、センスアンプＳＡは不揮発性フラッシュメモリアレイＡＲからビット線端子ＢＬＺを通る電流を検知する。フラッシュメモリアレイＡＲからトランジスタＭＰ１を通る電流は、次に、同一トランジスタＭＰ２、ＭＰ３、ＭＰ４、およびＭＰ５によって４回ミラー化（mirrored) （４倍に増幅）される。次に、トランジスタＭＰ２、ＭＰ３、ＭＰ４、およびＭＰ５の電流出力が２個の基準メモリセルＭＦＲ１およびＭＦＲ２中の電流と比較されて、読み出し出力端子ＳＯＵＴの状態が決定される。もしビット線端子ＢＬＺにおけるアレイＡＲからの電流が基準メモリセルＭＦＲ１およびＭＦＲ２の電流の半分よりも小さければ、トランジスタＭＰ２、ＭＰ３、ＭＰ４、およびＭＰ５中の合計電流は２個の基準メモリセル中の電流の２倍よりも小さくなり、端子ＳＯＵＴにおける読み出し出力は低レベルとなる。すなわち、センスアンプＳＡは読み出し出力端子ＳＡＯＵＴに”０”の読み出し値を出力する。もしアレイ中の電流が基準セルＭＦＲ１およびＭＦＲ２中の電流の半分よりも大きければ、トランジスタＭＰ２、ＭＰ３、ＭＰ４、およびＭＰ５中の合計電流は２個の基準セル中の電流よりも大きくなって、読み出し出力端子ＳＯＵＴは高レベルになり、センスアンプＳＡは読み出し出力端子ＳＡＯＵＴに”１”の読み出し値を出力する。
【００１０】
出力読み出し値が”１”の時、トランジスタＭＮ１、ＭＮ３、およびＭＮ４はビット線端子ＢＬＺをＮチャンネルのスレッショルド電圧ＶTNおよそ１個分のレベルに保ち、またトランジスタＭＮ５、ＭＮ６、およびＭＮ７はビット線端子ＢＬＲをＮチャンネルのスレッショルド電圧ＶTNおよそ１個分のレベルに保つ。これらのトランジスタＭＮ１、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、およびＭＮ７は、電源電圧ＶｃｃがＮチャンネルのスレッショルド電圧ＶTN３個分よりも高いレベルにある時のみ、正しく動作する。
【００１１】
この問題を解決するために、もし低い電源電圧Ｖｃｃが検出されれば、トランジスタＭＰ１５およびＭＰ１６がターンオンされるようになっている。低い電源電圧Ｖｃｃが検出されると、端子Ｖｓｓ３Ｖは低レベルになり、それによってセンスアンプＳＡはそのより低い電源電圧Ｖｃｃ（Ｎチャンネルのスレッショルド電圧ＶTNの２倍）で動作することを許容される。
【００１２】
電源電圧Ｖｃｃからの雑音効果を減らすために、電源電圧Ｖｃｃと端子Ｖｓｓ３Ｖとの間にコンデンサＣＰ１５が付け加えられている。
【００１３】
予備充電サイクルの間、デフォルト出力端子ＳＡＯＵＴおよびビット線端子ＢＬＺを低レベルへ予備充電するためにトランジスタＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３およびＭＮ１４および予備充電されたメモリセルＭＦＰＲが加えられている。
【００１４】
アドレスに遷移が発生すると、端子ＳＡＰＲに予備充電パルスが生成される。予備充電期間中、トランジスタＭＮ１０およびＭＮ１４はオンで、それによって端子ＳＡＯＵＴは低レベルに、端子ＳＮはＶｃｃ−ＶTNレベルに保たれる。トランジスタＭＮ１２およびＭＮ１３はオンで、それによってビット線端子ＢＬＺの電圧はトランジスタＭＮ１１を通してバイアスレベルへ急速に上昇する。ビット線端子ＢＬＺはまた、端子ＢＬＺを”０”と”１”の中間の電圧レベルに保つメモリセル・トランジスタＭＦＰＲへトランジスタＭＮ１２およびＭＮ１３を通してつながれている。センスアンプＳＡが０へ予備充電されるため、”０”を読み出す速度はもはや低速のＰチャンネルトランジスタＭＰ１のプルアップに依存しない。ビット線端子ＢＬＺが中間の電圧レベルへ予備充電されるという事実のために、”１”を読み出す速度もまた向上する。
【００１５】
要約すると、本発明のセンスアンプＳＡは、”０”を読み出す場合のトランジスタＭＰ１の低速のプルアップを回避するために、デフォルトで”０”を出力するようになっている。”１”を読み出す場合の速度を向上させるために、ビット線が”０”と”１”との間の中間レベルへ予備充電される。センスアンプＳＡは、より高い電源電圧とより低い電源電圧の両方において高速に動作する。
【００１６】
予備充電回路を備え、低電圧動作オプションを有する本センスアンプＳＡは：
ａ）従来のセンスアンプであって、
−パワーダウン時のための１個のＰチャンネルトランジスタおよび１個のＮチャンネルトランジスタ、
−バイアス回路のための６個のＮチャンネルトランジスタ、
−比較のための２個の浮遊ゲート基準メモリセル、
を含む従来のセンスアンプ。
ｂ）予備充電回路であって、
−デフォルト出力のための２個のＮチャンネルトランジスタ、
−ビット線を予備充電するための３個のＮチャンネルトランジスタおよび１個の浮遊ゲートメモリセル、
を含む予備充電回路。
ｃ）本センスアンプがより低い電圧範囲で動作することを許容するための、２個のＰチャンネルトランジスタおよび１個のコンデンサ、
を含む。
【００１７】
本発明は例示実施例に関して説明してきたが、この説明は限定的な意図のものではない。以上の説明を参照することによって、本発明のその他の実施例とともに例示実施例に対する各種の修正が当業者には明らかになるであろう。本発明の特許請求の範囲はそのような修正や実施例のすべてを本発明のスコープに含まれるものとして包含するものと解釈されるべきである。
【００１８】
以上の説明に関して更に以下の項を開示する。
（１）センスアンプ中に使用するための低電圧補正バイアス回路であって、前記センスアンプが少なくとも１つの不揮発性メモリセルのソース・ドレイン経路へつながれた入力端子を有し、前記バイアス回路が：
ゲートとソース・ドレイン経路とを有する第１のＮチャンネルトランジスタであって、前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記センスアンプの前記入力端子へつながれ、前記第１のＮチャンネルトランジスタの他端がカレントミラーへつながれている第１のＮチャンネルトランジスタ、
ゲートとソース・ドレイン経路とを有する第２のＮチャンネルトランジスタであって、前記第２のトランジスタの前記ゲートが前記センスアンプの前記入力端子へつながれ、前記第２のトランジスタの前記ソース・ドレイン経路の一端が基準端子へつながれ、前記第２のトランジスタの前記ソース・ドレイン経路の他端が前記第１のトランジスタの前記ゲートへつながれている第２のＮチャンネルトランジスタ、
ゲートとソース・ドレイン経路とを有する第３のＮチャンネルトランジスタであって、前記第３のトランジスタの前記ゲートが第１の基準電圧へつながれ、前記第３のトランジスタの前記ソース・ドレイン経路の一端が前記第１のトランジスタの前記ゲートへつながれ、前記第３のトランジスタの前記ソース・ドレイン経路の他端が電源電圧へつながれている第３のＮチャンネルトランジスタ、および
ゲートとソース・ドレイン経路とを有するＰチャンネルトランジスタであって、前記Ｐチャンネルトランジスタの前記ゲートが低電圧信号端子へつながれ、前記Ｐチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記電源電圧へつながれ、前記Ｐチャンネルトランジスタの前記ソース・ドレイン経路の他端が前記第１のトランジスタの前記ゲートへつながれているＰチャンネルトランジスタ、
を含んでいるバイアス回路。
【００１９】
（２）第１項記載のバイアス回路であって、更に、前記Ｐチャンネルトランジスタの前記ゲートと前記電源電圧との間につながれたコンデンサを含むバイアス回路。
【００２０】
（３）第１項記載のバイアス回路であって、更に、ゲートとソース・ドレイン経路とを有する第４のＮチャンネルトランジスタであって、前記第４のＮチャンネルトランジスタの前記ゲートが許可信号へつながれ、前記第４のＮチャンネルトランジスタの前記ソース・ドレイン経路が前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路を前記第２のトランジスタの前記ゲートへつないでいる第４のＮチャンネルトランジスタを含むバイアス回路。
【００２１】
（４）第１項記載のバイアス回路であって、更に、前記第３のＮチャンネルトランジスタの前記ゲートと前記基準端子との間につながれたコンデンサを含むバイアス回路。
【００２２】
（５）センスアンプ中に使用するための予備充電回路であって、前記センスアンプが少なくとも第１のメモリセルのソース・ドレイン経路へつながれた入力端子を有しており、前記予備充電回路が：
ソース・ドレイン経路を有する第２のメモリセルであって、前記第２のメモリセルの前記ソース・ドレイン経路の一端が基準端子へつながれている第２のメモリセル、
ゲートとソース・ドレイン経路とを有する第１のＮチャンネルトランジスタであって、前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路が予備充電動作を指示する信号へつながれ、前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記第２のメモリセルの前記ソース・ドレイン経路の他端へつながれている第１のＮチャンネルトランジスタ、
ゲートとソース・ドレイン経路とを有する第２のＮチャンネルトランジスタであって、前記第２のＮチャンネルトランジスタの前記ゲートが前記第１のＮチャンネルトランジスタの前記ゲートへつながれ、前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路の前記他端へつながれ、前記第２のＮチャンネルトランジスタの前記ソース・ドレイン経路の他端が前記センスアンプの前記入力へつながれている第２のＮチャンネルトランジスタ、
ゲートとソース・ドレイン経路とを有する第３のＮチャンネルトランジスタであって、前記第３のＮチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記第１のＮチャンネルトランジスタの前記ソース・ドレイン経路の前記他端へつながれ、前記第３のＮチャンネルトランジスタの前記ソース・ドレイン経路の他端が前記電源電圧へつながれている第３のＮチャンネルトランジスタ、および
ゲートとソース・ドレイン経路とを有するＰチャンネルトランジスタであって、前記Ｐチャンネルトランジスタの前記ゲートが低電圧信号端子へつながれ、前記Ｐチャンネルトランジスタの前記ソース・ドレイン経路の一端が前記電源電圧へつながれ、前記Ｐチャンネルトランジスタの前記ソース・ドレイン経路の他端が前記第３のトランジスタの前記ゲートへつながれているＰチャンネルトランジスタ、
を含んでいる予備充電回路。
【００２３】
（６）第５項記載の予備充電回路であって、更に、前記Ｐチャンネルトランジスタの前記ゲートと前記電源電圧との間につながれたコンデンサを含む予備充電回路。
【００２４】
（７）メモリセルアレイのビット線中の電流を検知するセンスアンプであって：
前記ビット線中の前記電流に対する基準を提供する少なくとも１つの第１メモリセル、および
前記ビット線のための中間予備充電レベルを確立する少なくとも１つの第２メモリセル、
を含むセンスアンプ。
【００２５】
（８）センスアンプ用の低電圧補正バイアス回路は、第１、第２、および第３のＮチャンネルトランジスタを含む。第１トランジスタのチャンネルは前記アンプの入力端子および第２トランジスタのゲートへカレントミラーをつなぎ、第２トランジスタのチャンネルは第１トランジスタのゲートを基準端子へつないでいる。第３トランジスタのチャンネルは電源電圧を第１トランジスタのゲートへつないでいる。第３トランジスタのゲートは基準電圧へつながれている。Ｐチャンネルトランジスタが電源電圧を第１トランジスタのゲートへつなぐチャンネルを有している。Ｐチャンネルトランジスタのゲートは低電圧検知信号へつながれている。予備充電回路は不揮発性メモリセルと、第４、第５、および第６のＮチャンネルトランジスタを含む。第４トランジスタのチャンネルはメモリセルのチャンネルと直列になっている。第５トランジスタのチャンネルはメモリセルのチャンネルをセンスアンプの入力へつないでいる。第４および第５トランジスタのゲートは予備充電動作制御信号へつながれている。第６トランジスタのチャンネルは電源電圧を第４トランジスタのチャンネルへつなぎ、第６トランジスタのゲートは第１トランジスタのゲートへつながれている。
【図面の簡単な説明】
【図１】本発明のセンスアンプの模式図。
【図１】
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