(57)【特許請求の範囲】
【請求項１】
データを記憶するために通常使用されるエレメントと、
前記エレメントが不良エレメントである場合に、代わりに使用される予備エレメントと、
プログラム可能な読み出し専用記憶部に記憶されるアドレスと外部から入力されるアドレスの比較結果に応じて、前記エレメントと前記予備エレメントのいずれを使用するかを選択する冗長制御回路とを具備し、
前記冗長制御回路は、前記予備エレメントを使用不可能にする機能を有し、
容量の異なる２種類以上の半導体記憶装置に対し、同じ冗長制御回路および同じ予備エレメントを採用する際、容量が最も大きい半導体記憶装置でのみ活用され、それ以外の半導体記憶装置では使用しないアドレスに対応するプログラム可能な読み出し専用記憶部を、前記それ以外の半導体記憶装置において、前記予備エレメントを使用不可能にする手段として用いることを特徴とする半導体記憶装置。
【請求項２】
前記プログラム可能な読み出し専用記憶部は、パッケージング後においても記憶情報の変更が可能であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記冗長制御回路において、アドレスが供給される信号線に付加される寄生容量は前記プログラム可能な読み出し専用記憶部に不良エレメントのアドレスを記憶する前後で一定であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、前記予備エレメントを試験する手段を具備することを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に冗長回路を有する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置に用いられている冗長回路について説明する。
【０００３】
図１８は、従来の冗長回路の構成を示すブロック図である。
【０００４】
この冗長回路は、ヒューズラッチ回路１０１、イネーブルヒューズラッチ回路１０２、比較回路１０３、及び論理回路１０４から構成されている。ヒューズラッチ回路１０１と比較回路１０３は、メモリセルに対応する１本のワード線を選択する際に必要なアドレスの数だけ用意されている。イネーブルヒューズラッチ回路１０２は、イネーブルヒューズ用のヒューズラッチ回路であり、これらヒューズラッチ回路１０１及び比較回路１０３に１つずつ用意されている。
【０００５】
また、比較回路１０３には、アドレス信号Ａ０、Ａ１、…、Ａｎのそれぞれに対応するヒューズラッチ回路１０１の出力信号が入力される。論理回路１０４には、各比較回路１０３の出力信号とイネーブルヒューズラッチ回路１０２の出力信号が入力される。論理回路１０４からは、これらの論理合成の結果が冗長メモリセルに対応する冗長ワード線の活性化信号RWLEjとして出力される。そして、この冗長ワード線の活性化信号RWLEjがＶccレベルとなったときに、冗長メモリセルが活性化される。
【０００６】
図１９に前記ヒューズラッチ回路１０１の回路図を示す。
【０００７】
このヒューズラッチ回路１０１では、図５に示すような初期シーケンスをパワーオンの際に行うことにより、ヒューズＦ１０１が切断されていない場合は、第１出力端に基準電圧Ｖssレベル、第２出力端には電源電圧Ｖccレベルが出力される。一方、ヒューズＦ１０１が切断されている場合は、第１出力端にＶccレベル、第２出力端にはＶssレベルが出力される。いずれの場合にもパワーオフしない限り、この状態が保持される。前記イネーブルヒューズラッチ回路１０２も図１９に示すように構成されており、その第１出力端からは信号FENBLjが出力される。
【０００８】
図２０に前記比較回路１０３の回路図を示す。
【０００９】
この比較回路１０３では、ヒューズラッチ回路１０１の第１出力端がＶssレベル、第２出力端がＶccレベルの場合、すなわちヒューズラッチ回路のヒューズＦ１０１が切断されていない場合には、転送ゲート回路ＴＧ１０１が非活性化され、クロックドインバータ回路ＣＶ１０１が活性化される。この結果、比較回路１０３からは、常にアドレス信号Ａｎの反転状態が比較結果信号FCOMPnjとして出力される。
【００１０】
一方、ヒューズラッチ回路の第１出力端がＶccレベル、第２出力端がＶssレベルの場合、すなわち前記ヒューズラッチ回路のヒューズが切断されている場合には、転送ゲート回路ＴＧ１０１が活性化され、クロックドインバータ回路ＣＶ１０１が非活性化される。この結果、アドレス信号Ａｎがそのまま比較結果信号FCOMPnjとして出力される。つまり、アドレス信号Ａ０、Ａ１、…、Ａｎに対応するヒューズラッチ回路１０１のヒューズＦ１０１が切断されていない場合には、アドレス信号がＶssレベルのときに比較結果信号FCOMPnjがＶccレベルとなり、ヒューズＦ１０１が切断されている場合には、アドレス信号がＶccレベルのときに比較結果信号がＶccレベルとなる。
【００１１】
図２１に前記論理回路１０４の回路図を示す。
【００１２】
この論理回路１０４は、多入力端を持つＮＡＮＤ回路ＮＤ１０１と、前記ＮＡＮＤ回路の出力端に接続されたインバータ回路ＩＶ１０４から構成される。このインバータ回路ＩＶ１０４の出力端からは、冗長メモリセルに対応する冗長ワード線の活性化信号RWLEjが出力される。前記ＮＡＮＤ回路ＮＤ１０１には、冗長メモリセルに対応する１本の冗長ワード線を選択する際に必要なアドレス数に１を加えた数の入力端があり、前記アドレス数分ある比較回路の比較結果信号FCOMP0j〜FCOMPnjと、前記イネーブルヒューズラッチ回路１０２の出力信号FENBLjが入力される。そして、全ての入力端にＶccレベルが入力されたときのみ、前記論理回路１０４の冗長ワード線の活性化信号RWLEjはＶccレベルとなる。
【００１３】
例えば、ＤＲＡＭにおいて１本のワード線を選択するのに必要なアドレスが４ビット（Ａ０、Ａ１、Ａ２、Ａ３）であり、不良メモリセルに対応するワード線のアドレスがＡ０＝Ｖcc、Ａ１＝Ｖss、Ａ２＝Ｖss、Ａ３＝Ｖccであるとする。この場合、不良メモリセルを冗長ワード線に置き換える場合には、その冗長ワード線に対応するヒューズセット中のイネーブル用ヒューズを切断するとともに、４つのアドレス用ヒューズのうち、Ａ０とＡ３に対応するものを切断する。すなわち、イネーブルヒューズラッチ回路１０２ではヒューズが切断されているので、常に第１出力端にＶccレベルが保持される。Ａ１、Ａ２に対応する比較回路１０３では、対応するヒューズラッチ回路１０１のヒューズが切断されていないので、アドレスがＶssレベルの場合に比較結果信号FCOMPnjがＶccレベルになる。Ａ０、Ａ３に対応する比較回路１０３では、対応するヒューズラッチ回路１０１のヒューズが切断されているので、アドレスがＶccレベルの場合に比較結果信号がＶccレベルになる。
【００１４】
これにより、ヒューズ切断以降は、不良ワード線のアドレス信号（Ａ０＝Ｖcc、Ａ１＝Ｖss、Ａ２＝Ｖss、Ａ３＝Ｖcc）を入力した場合のみ、前記ＮＡＮＤ回路ＮＤ１０１の入力全てがＶccレベルで揃う。この結果、前記論理回路１０４から出力される冗長ワード線の活性化信号RWLEjがＶccレベルとなって、冗長ワード線が活性化される。
【００１５】
このように冗長ワード線を使用する場合、置き換えるべき不良ワード線のアドレス情報はヒューズを切断することにより永久に保持される。このため、一旦、ヒューズが切断され使用が決まった冗長ワード線は、一義的に対応する不良ワード線と結びつき、それ以降は対応する不良ワード線を選択するアドレス信号が入力されたときのみ活性化されることになる。
【００１６】
【発明が解決しようとする課題】
この冗長メモリセルの使用に際しては、置き換えを行う前に予め冗長メモリセル自体のテストを行い、そこに不良がないことを確認した上でヒューズを切り、不良メモリセルとの置き換えを行うのが通常である。
【００１７】
しかしながら、冗長メモリセルの中に不良のメモリセルが含まれていることもあり、そのような場合を考慮すると、そのチップが最終的に良品か不良品か決着が付くまでは、誤って前記テストで不良だった冗長メモリセルを使ってしまうことがないように、冗長メモリセルのテスト結果を保持しておかなければならないという問題がある。
【００１８】
また、正常な冗長メモリセルを選んで置き換えを行うので、通常置き換え後に不良は出ないはずである。しかし、前述したように、実際には不良メモリセルと置き換えた後に、テストでは正常だった冗長メモリセルが様々なテストを経るうち不良のメモリセルとなることもある。このため、せっかく不良メモリセルを冗長メモリセルに置き換えたにも係わらず、最終的にはそのチップが不良品となり、歩留まりを下げることもあり得る。
【００１９】
こうした冗長メモリセルへの置き換えを行ったにも係わらず、最終的に不良品となってしまうチップの中には、他の未使用の冗長メモリセルが残っていることもしばしばあるが、前記のような従来の冗長回路では、ヒューズを切断し、一旦不良メモリセルと冗長メモリセルとの結びつきが決まってしまうと、別の冗長メモリセルに置き換え直すことはできない。したがって、結局は未使用の冗長メモリセルを使い切らないまま不良品となり、歩留まりを下げてしまうという問題がある。
【００２０】
そこでこの発明は、前記課題に鑑みてなされたものであり、これまでの冗長回路に冗長メモリセルの使用を不可能にする機能を追加することにより、予め行った冗長メモリセルのテスト結果を冗長回路自体に記憶させることができ、さらに一旦使用することになった冗長メモリセルに不良が生じた場合でも、そのメモリセルを使用不可能にし、未使用の正常な冗長メモリセルに置き換え直すことを可能にして、歩留まりを向上させることができる半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
この発明の一実施態様の半導体記憶装置は、データを記憶するために通常使用されるエレメントと、前記エレメントが不良エレメントである場合に、代わりに使用される予備エレメントと、プログラム可能な読み出し専用記憶部に記憶されるアドレスと外部から入力されるアドレスの比較結果に応じて、前記エレメントと前記予備エレメントのいずれを使用するかを選択する冗長制御回路とを具備し、前記冗長制御回路は、前記予備エレメントを使用不可能にする機能を有し、容量の異なる２種類以上の半導体記憶装置に対し、同じ冗長制御回路および同じ予備エレメントを採用する際、容量が最も大きい半導体記憶装置でのみ活用され、それ以外の半導体記憶装置では使用しないアドレスに対応するプログラム可能な読み出し専用記憶部を、前記それ以外の半導体記憶装置において、前記予備エレメントを使用不可能にする手段として用いることを特徴とする。
【００２２】
このように構成された半導体記憶装置では、冗長回路に予備エレメントの使用を不可能にする機能を追加することにより、予め行った冗長メモリセルのテスト結果を冗長回路自体に記憶させることができ、さらに一旦使用することになった予備エレメントに不良が生じた場合でも、その予備エレメントを使用不可能にし、未使用の正常な予備エレメントに置き換え直すことを可能にして、歩留まりを向上させることができる。
【００２３】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００２４】
［第１の実施の形態］
図１は、この発明の第１の実施の形態の半導体記憶装置の構成を示すブロック図である。
【００２５】
図１に示すように、外部よりアドレス信号が入力されるアドレスバッファ１１は、行デコーダ１２、列デコーダ１３、及び冗長制御回路１４にそれぞれ接続されている。前記行デコーダ１２は、ワード線を立ち上げるワード線ドライバ１５に接続され、前記列デコーダ１３はＩ／Ｏゲート１６にそれぞれ接続されている。また、前記冗長制御回路１４は、ワード線を立ち上げる前記ワード線ドライバ１５、冗長ワード線を立ち上げる冗長ワード線ドライバ１７にそれぞれ接続されている。
【００２６】
また、メモリセル部は、通常用いられるメモリセルが配列されたメモリセルアレイ１８、前記メモリセルが不良の場合に置き換えるために設けられた冗長メモリセルが配列された冗長メモリセルアレイ１９、センスアンプ２０、Ｉ／Ｏゲート１６を有し構成されている。メモリセルアレイ１８内のメモリセルには、ワード線ＷＬ０、ＷＬ１、…、ＷＬｉが接続され、冗長メモリセルアレイ１９内のメモリセルには冗長ワード線ＲＷＬ０、ＲＷＬ１、…、ＲＷＬｊが接続されている。また、前記Ｉ／Ｏゲート１６には、データの入力時に用いられる入力バッファ２１、及びデータの出力時に用いられる出力バッファ２２が接続されている。
【００２７】
次に、このように構成された前記半導体記憶装置の動作について説明する。
【００２８】
前記アドレスバッファ１１は、外部から入力されたアドレス信号を一時的に記憶し、前記行デコーダ１２、列デコーダ１３、及び冗長制御回路１４に出力する。行デコーダ１２は、入力されたアドレス信号に基づいてワード線を選択し、このワード線を選択するためのワード線選択信号をワード線ドライバ１５に出力する。列デコーダ１３は、入力されたアドレス信号に基づいてカラムセレクトライン（ＣＳＬ）を選択し、このカラムセレクトライン（ＣＳＬ）を選択するカラム選択信号をＩ／Ｏゲート１６に出力する。
【００２９】
前記冗長制御回路１４では、入力されたアドレス信号とヒューズによりプログラムされたアドレスとが比較され、比較結果に応じた選択信号を出力する。この選択信号は、ワード線ドライバ１５、冗長ワード線ドライバ１７のそれぞれに入力され、ワード線ドライバ１５あるいは冗長ワード線ドライバ１７のいずれかを活性化する。これにより、ワード線あるいは冗長ワード線のいずれかが立ち上げられる。この冗長制御回路１４については後で詳述する。
【００３０】
また、書き込みでは前記入力バッファ２２から入力されたデータがＩ／Ｏゲート１６を介してメモリセルあるいは冗長メモリセルに書き込まれる。読み出しでは、メモリセルあるいは冗長メモリセルより読み出されたデータが前記出力バッファ２２から出力される。
【００３１】
次に、半導体記憶装置に設けられた前記冗長制御回路１４について説明する。
【００３２】
図２は、前記冗長制御回路の構成を示す回路図である。
【００３３】
この冗長制御回路１４は、アドレス信号に基づいて活性化する冗長ワード線ＲＷＬ０、ＲＷＬ１、…、ＲＷＬｊをそれぞれ選択する冗長ワード線選択回路31-0、31-1、…、31-jと、この冗長ワード線選択回路から出力される信号より正規のワード線ＷＬ０、ＷＬ１、…、ＷＬｉを立ち上げるか否かを選択するＮＯＲ回路３２とを有している。
【００３４】
外部から入力されるアドレス信号をＡ０、Ａ１、Ａ２、…、Ａｎとする。前記冗長ワード線選択回路31-0〜31-jは、冗長ワード線ＲＷＬ０〜ＲＷＬｊの１つのラインに対応して１個ずつ設けられている。なおここでは、１つの冗長ワード線選択回路に、１ラインの冗長ワード線が設けられている場合を説明するが、１つの冗長ワード線選択回路に、複数の冗長ワード線が設けられている場合でも同様である。
【００３５】
アドレス信号Ａ０〜Ａｎが入力される冗長ワード線選択回路31-0は、アドレス信号に基づいて冗長ワード線ＲＷＬ０を活性化するか否を選択し、信号ＲＷＬＥ０を出力する。アドレス信号Ａ０〜Ａｎが入力される冗長ワード線選択回路31-1は、アドレス信号に基づいて冗長ワード線ＲＷＬ１を活性化するか否を選択し、信号ＲＷＬＥ１を出力する。同様に、冗長ワード線選択回路31-2〜31-jも前述と同様の処理を行い、信号ＲＷＬＥ２〜ＲＷＬＥｊをそれぞれ出力する。ここでは、信号ＲＷＬＥ１〜ＲＷＬＥｊは、活性化するとき“Ｈ”（Ｖccレベル）、活性化しないとき“Ｌ”（Ｖssレベル）となるものとする。
【００３６】
さらに、信号ＲＷＬＥ０〜ＲＷＬＥｊは、ＮＯＲ回路３２の入力端にそれぞれ入される。ＮＯＲ回路３２は、信号ＲＷＬＥ０〜ＲＷＬＥｊが全て“Ｌ”のとき、すなわち冗長ワード線がいずれも活性化されないとき、信号ＮＷＬＥ＝“Ｈ”をワード線ドライバ１５に出力する。信号ＮＷＬＥが“Ｈ”のとき、正規のワード線がイネーブルになる。
【００３７】
次に、冗長制御回路内１４の前記冗長ワード線選択回路の詳細について説明する。
【００３８】
図３は、前記冗長ワード線選択回路の構成を示すブロック図である。
【００３９】
この冗長ワード線選択回路31-0〜31-jは、それぞれヒューズラッチ回路41-0、41-1、…、41-n、イネーブルヒューズラッチ回路４２、ディスエイブルヒューズラッチ回路４３、比較回路44-0、44-1、…、44-n、及び論理回路４５から構成される。
【００４０】
前記ヒューズラッチ回路41-0〜41-nと前記比較回路44-0〜44-nは、前記アドレス信号Ａ０〜Ａｎのビット数と同じ数だけ用意されている。
【００４１】
前記比較回路44-0の第１入力端にはアドレスＡ０が入力され、その第２入力端にはアドレスＡ０に対応するヒューズラッチ回路41-0の出力信号が入力される。同様に、比較回路44-1〜44-nの第１入力端にはアドレスＡ１〜Ａｎがそれぞれ入力され、それらの第２入力端にはアドレスＡ１〜Ａｎに対応するヒューズラッチ回路44-1〜44-nの出力信号がそれぞれ入力される。
【００４２】
前記論理回路４５には、比較回路44-0〜44-nのそれぞれの出力信号、イネーブルヒューズラッチ回路４２の出力信号、及びディスエイブルヒューズラッチ回路４３の出力信号がそれぞれ入力される。そして、入力された信号の論理合成を行い、冗長ワード線ＲＷＬ０〜ＲＷＬｊの活性化の有無を指示する信号ＲＷＬＥ０〜ＲＷＬＥｊをそれぞれ出力する。そして、この冗長ワード線の活性化信号が“Ｈ”レベルとなったとき、その冗長ワード線が活性化される。
【００４３】
次に、冗長ワード線選択回路内の前記ヒューズラッチ回路の詳細について説明する。
【００４４】
図４は、前記ヒューズラッチ回路の構成を示す回路図である。
【００４５】
前記ヒューズラッチ回路41-0、41-1、…、41-nは、それぞれ図４に示すように、一方の端子に基準電圧Ｖssが供給されたヒューズＦ１と、ゲートにセット信号FSET、ソースにヒューズＦ１の他方の端子が接続されたｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタ）ＮＴ１と、ゲートにリセット信号bFRST、ソースに電源電圧Ｖccが供給され、ドレインに前記ｎＭＯＳトランジスタＮＴ１のドレインが接続されたｐチャネルＭＯＳトランジスタ（以下ｐＭＯＳトランジスタ）ＰＴ１と、入力端に前記ｎＭＯＳトランジスタＮＴ１とｐＭＯＳトランジスタＰＴ１との接続点が接続されたインバータ回路ＩＶ１と、入力端に前記インバータ回路ＩＶ１の出力端が接続され、出力端に前記インバータ回路ＩＶ１の入力端が接続されたインバータ回路ＩＶ２と、入力端に前記インバータ回路ＩＶ１の出力端が接続され、出力端をこのヒューズラッチ回路の第１出力端とするインバータ回路ＩＶ３から構成される。インバータ回路ＩＶ１の出力端は、このヒューズラッチ回路の第２出力端となる。そして、第１の出力端からは信号FLATnjが出力され、第２の出力端からは信号bFLATnjが出力される。前記ヒューズＦ１は、プログラム可能な読み出し専用記憶装置であり、具体的には電気的に回路状態（接続または遮断）を変更できる電気フューズ、あるいはレーザなどにより回路切断が可能なレーザヒューズ、あるいはＥＥＰＲＯＭなどからなっている。
【００４６】
これらヒューズラッチ回路41-0〜41-nは、図５に示すような初期シーケンスをパワーオンの際に行うことにより、ヒューズＦ１が切断されていない場合は、第１出力端にＶssレベルを出力し、第２出力端にはＶccレベルを出力する。ヒューズＦ１が切断されている場合は、第１出力端にＶccレベルを出力し、第２出力端にはＶssレベルを出力する。いずれの場合にもパワーオフしない限り、この状態が保持される。
【００４７】
また、イネーブルヒューズラッチ回路４２は、図６に示すように、前記ヒューズラッチ回路と同様に構成されており、第１出力端からは信号FENBLjが出力される。なお、第２出力端からは出力を取らない。
【００４８】
次に、冗長ワード線選択回路内の前記ディスエイブルヒューズラッチ回路４３の詳細について説明する。
【００４９】
図７は、前記ディスエイブルヒューズラッチ回路の構成を示す回路図である。
【００５０】
前記ディスエイブルヒューズラッチ回路４３は、図７に示すように、一方の端子に基準電圧Ｖssが供給されたヒューズＦ２と、ゲートにセット信号FSET、ソースにヒューズＦ２の他方の端子が接続されたｎＭＯＳトランジスタＮＴ２と、ゲートにリセット信号bFRST、ソースに電源電圧Ｖccが供給され、ドレインに前記ｎＭＯＳトランジスタＮＴ２のドレインが接続されたｐＭＯＳトランジスタＰＴ２と、入力端に前記ｎＭＯＳトランジスタＮＴ２とｐＭＯＳトランジスタＰＴ２との接点が接続されたインバータ回路ＩＶ４と、入力端に前記インバータ回路ＩＶ４の出力端が接続され、出力端に前記インバータ回路ＩＶ４の入力端が接続されたインバータ回路ＩＶ５から構成される。そして、インバータ回路ＩＶ４の出力端は、このディスエイブルヒューズラッチ回路の出力端となる。この出力端からは信号bFDISjが出力される。
【００５１】
前記ディスエイブルヒューズラッチ回路４３は、アドレス用の前記ヒューズラッチ回路41-0〜41-n、またはイネーブル用の前記イネーブルヒューズラッチ回路４２からインバータ回路ＩＶ３を外した構成である。このディスエイブルヒューズラッチ回路４３の出力信号は、前記ヒューズラッチ回路の第２出力端からの出力信号と同様である。よって、ヒューズＦ２が切断されていない場合はＶccレベル、ヒューズＦ２が切断されている場合はＶssレベルが出力される。
【００５２】
次に、冗長ワード線選択回路内の前記比較回路の詳細について説明する。
【００５３】
図８は、前記比較回路の構成を示す回路図である。
【００５４】
前記比較回路44-0〜44-nは、それぞれ図８に示すように、電流通路の一端にアドレス信号が入力され、ｐＭＯＳトランジスタ側のゲートには前記ヒューズラッチ回路の第２出力端の出力信号bFLATnj、ｎＭＯＳトランジスタ側のゲートには前記ヒューズラッチ回路の第１出力端の出力信号FLATnjが入力される転送ゲート回路ＴＧ１と、入力端にアドレス信号、出力端に前記転送ゲート回路の電流通路の他端が接続されたクロックドインバータ回路ＣＶ１から構成される。
【００５５】
前記クロックドインバータ回路ＣＶ１の回路構成を図９に示す。このクロックドインバータ回路ＣＶ１では、ｐＭＯＳトランジスタＰＴ３のクロックゲートに前記ヒューズラッチ回路の第１出力端の出力信号FLATnjが入力され、ｎＭＯＳトランジスタＮＴ３のクロックゲートには前記ヒューズラッチ回路の第２出力端の出力信号bFLATnjが入力される。さらに、ｐＭＯＳトランジスタＰＴ４とｎＭＯＳトランジスタＮＴ４からなるインバータ回路の入力端にはアドレス信号が入力される。そして、転送ゲート回路ＴＧ１の出力端とクロックドインバータ回路ＣＶ１の出力端の接続点からは比較結果を示す信号FCOMPnjが出力される。
【００５６】
前記比較回路では、ヒューズラッチ回路の第１出力端がＶssレベルで第２出力端がＶccレベルの場合、すなわちヒューズラッチ回路のヒューズＦ１が切断されていない場合には、転送ゲート回路ＴＧ１が非活性化され、クロックドインバータ回路ＣＶ１が活性化されて、常にアドレス信号の反転状態が比較結果信号FCOMPnjとして出力される。
【００５７】
一方、前記ヒューズラッチ回路の第１出力端がＶccレベルで第２出力端がＶssレベルの場合、すなわち前記ヒューズラッチ回路のヒューズＦ１が切断されている場合には、転送ゲート回路ＴＧ１が活性化され、クロックドインバータ回路ＣＶ１が非活性化されて、常にアドレス信号がそのまま比較結果信号FCOMPnjとして出力される。
【００５８】
つまり、アドレス信号Ａ０〜Ａｎのそれぞれに対応するヒューズラッチ回路41-0〜41-nでは、前記のヒューズＦ１が切断されていない場合には、アドレス信号がＶssレベルのときに比較結果信号FCOMPnjがＶccレベルとなり、ヒューズが切断されている場合には、アドレス信号がＶccレベルのときに比較結果信号FCOMPnjがＶccレベルとなる。
【００５９】
次に、冗長ワード線選択回路内の前記論理回路の詳細について説明する。
【００６０】
図１０は、前記論理回路の構成を示す回路図である。
【００６１】
前記論理回路４５は、図１０に示すように、複数の入力端を有するＮＡＮＤ回路ＮＤ１と、入力端が前記ＮＡＮＤ回路ＮＤ１の出力端に接続され、出力端が冗長ワード線の活性化を指示する信号RWLEjとなるインバータ回路ＩＶ６から構成される。
【００６２】
前記ＮＡＮＤ回路ＮＤ１には、１本のワード線を選択する際に必要なアドレス数に２を加えた数の入力端があり、前記アドレス数分ある比較回路44-0〜44-nの比較結果信号FCOMP0j〜FCOMPnjと、前記イネーブルヒューズラッチ回路４２の出力信号FENBLjと、前記ディスエイブルヒューズラッチ回路４３の出力信号bFDISjとが入力される。ＮＡＮＤ回路ＮＤ１に入力されるこれらの信号が全てにＶccレベルであるときのみ、前記論理回路から出力される冗長ワード線の活性化を指示する信号RWLEjはＶccレベルとなる。
【００６３】
このように構成された冗長制御回路１４の動作を説明する。
【００６４】
前記冗長制御回路１４では、冗長ワード線選択回路内のディスエイブルヒューズラッチ回路４３の出力信号bFDISjが、論理回路を構成するＮＡＮＤ回路ＮＤ１の入力端に入力される。このため、ディスエイブルヒューズラッチ回路４３のヒューズＦ２が切断されていない場合、すなわち出力信号bFDISjとしてＶccレベルが出力されている場合、冗長制御回路１４は、図１８に示す従来の回路と全く同じ動作をすることになる。
【００６５】
しかし、一旦、ヒューズＦ２が切断されると、すなわち常に出力信号bFDISjとしてＶssレベルが出力される状態になると、他のヒューズラッチ回路の状態やアドレス信号の状態に係わらず、論理回路４５の出力信号RWLEj、すなわち冗長ワード線の活性化を指示する信号は常にＶssレベルとなる。この結果、ヒューズＦ２が切断されたディスエイブルヒューズラッチ回路４３を有する冗長ワード線選択回路（ヒューズセット）に対応する冗長ワード線は、もはや２度と使用できなくなる。
【００６６】
以上により、通常はこのディスエイブルヒューズラッチ回路４３のヒューズＦ２を切断しないが、置き換えに使用した冗長メモリセルが不良状態となったときに、この冗長メモリセルに対応するディスエイブルヒューズラッチ回路４３のヒューズＦ２を切断する。こうして不良の冗長メモリセルを使用不可能にした上で、改めて本来置き換えを行わなければならない不良メモリセルを、別の未使用の冗長メモリセルに置き換える。このような置き換えを行うことにより、前記半導体記憶装置の歩留まりを向上させることができる。
【００６７】
また、置き換えを行う前の冗長メモリセルのテストにより不良であることがわかったときに、不良の冗長メモリセルに対応するディスエイブルヒューズラッチ回路４３のヒューズＦ２を切断し、この不良の冗長メモリセルを２度と使用できなくする。このように冗長制御回路自体にテスト結果を記憶させることにより、テスト結果を外部に記憶させておく必要がなくなり、作業効率を向上させることができる。
【００６８】
以上説明したようにこの第１の実施の形態によれば、冗長回路に冗長メモリセルの使用を不可能にする機能を追加することにより、冗長回路自体にテスト結果を記憶させることができ、さらに一旦使用することになった冗長メモリセルに不良が生じた場合でも、そのメモリセルを使用不可能にし、未使用の正常な冗長メモリセルに置き換え直すことを可能にして、歩留まりを向上させることができる半導体記憶装置を提供することが可能である。
【００６９】
なお、前記第１の実施の形態では、冗長メモリセルに対応する冗長ワード線を使用不可能にする場合を説明したが、冗長メモリセルに対応する冗長ビット線対に対しても同様の手法にて使用不可能にすることができる。
【００７０】
次に、前記第１の実施の形態の変形例として、アドレス信号が供給される比較回路の入力部の前段に、インバータ回路を追加してアドレス信号が供給される信号線（アドレス）から見た容量が一定になるような回路構成としてもよい。その他の構成は、前記第１の実施の形態と同様である。
【００７１】
図１１に示すように、各冗長メモリセルを選択するための冗長ワード線ＲＷＬ０〜ＲＷＬｊごとに対応するヒューズセット０〜ヒューズセットｊが存在し、アドレスＡ０〜Ａｎがそれぞれのヒューズセットに入力される方式の場合、ヒューズＦ１を切断するかまたは切断しないか（転送ゲート回路ＴＧ１が活性化またはクロックドインバータＣＶ１が活性化）で、アドレス線から見た容量は異なる。すなわち、転送ゲート回路ＴＧ１が活性化されているときは、その後段の多数の入力端を持つＮＡＮＤ回路ＮＤ１のゲート容量も付加される。
【００７２】
このような容量の変化は、アドレス線が接続される個所が１つであるならば、実質的に気にならないはずである。しかし、この方式のように複数個所に１本のアドレス線が接続されているときは、１個所での容量の変化が小さくても、複数個所ではそれらを合わせたものとなるため、無視できなくなる。
【００７３】
例えば、アドレス線が接続される個所が１つであるとして、クロックドインバータ回路ＣＶ１が活性化されている場合にはアドレス線に付加される容量が１０ｆＦ、一方、転送ゲート回路ＴＧ１が活性化されている場合にはその後段のゲート容量５ｆＦも加算されて計１５ｆＦであるとする。
【００７４】
この場合、一個所での容量差はたった５ｆＦだが、チップ全体で１００本の冗長ワード線が存在する（１つのアドレス線が１００個所に接続される）場合を考えてみる。ここで、仮にアドレスＡ０は対応するヒューズＦ１が全て切断され、アドレスＡ１はヒューズＦ１が全て切断されていないとする。すると、Ａ０のアドレス線には１５ｆＦ×１００＝１．５ｐＦ、Ａ１のアドレス線には１０ｆＦ×１００＝１ｐＦの容量が付加される。このとき、容量の差は０．５ｐＦとなり、もはや無視できないものとなる。
【００７５】
これを解決するために、図１２に示すように、前記転送ゲート回路ＴＧ１及びクロックドインバータ回路ＣＶ１の前段に２つのインバータ回路ＩＶ７１、ＩＶ７２を追加し、ヒューズ切断の影響がアドレス線に及ばないようにする。また、これらインバータ回路を入れることで、１個所あたりでの付加される容量が削減できる。
【００７６】
すなわち、インバータ回路が無い場合には、クロックドインバータ回路ＣＶ１と転送ゲート回路ＴＧ１で生じる容量がアドレス線に付加されるが、インバータ回路を追加した場合には、アドレス線にそのインバータ回路のみの容量しか付加されなくなる。複数個所でこのように容量を削減できるため、その削減効果は大きなものとなる。このように、インバータ回路を追加することにより、アドレス線から見た（アドレス線に付加される）容量を一定することができる。その他の作用及び効果については、前記第１の実施の形態と同様である。
【００７７】
以上説明したようにこの第１の実施の形態の変形例によれば、冗長回路に冗長メモリセルの使用を不可能にする機能を追加することにより、冗長回路自体にテスト結果を記憶させることができ、さらに一旦使用することになった冗長メモリセルに不良が生じた場合でも、そのメモリセルを使用不可能にし、未使用の正常な冗長メモリセルに置き換え直すことを可能にして、歩留まりを向上させることができる半導体記憶装置を提供することが可能である。
【００７８】
さらに、アドレス信号が供給される比較回路の入力部の前段に、インバータ回路を追加することにより、アドレス線に付加される容量を一定に削減することができる。
【００７９】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体記憶装置について説明する。
【００８０】
メモリとロジックを混載する混載ＬＳＩでは、用途によって必要となるメモリ容量が異なる。このため、メモリ容量が異なる混載ＬＳＩをいくつも設計しなければならないが、メモリ容量を除きその他のロジックや冗長回路などは共通に使用できる場合が少なくない。このような場合、メモリ部分のみを新規に設計し、その他のロジックや冗長回路を共用できるようにすれば、設計時の負担を軽減することができる。
【００８１】
この第２の実施の形態は、メモリ容量が異なる複数の半導体装置に対し、冗長回路を共用して本発明を適用した一例を示すものである。ここでは、容量が２ＭＢと１ＭＢのメモリセルアレイに対し、同じ冗長回路、同じ冗長メモリセルアレイを用いる場合を例に取り説明する。
【００８２】
図１３は、２ＭＢの容量を持つ半導体記憶装置のメモリ部の簡単な構成を示す図である。図１４は、前記半導体記憶装置における冗長制御回路内の冗長ワード線選択回路の構成を示すブロック図である。
【００８３】
この半導体記憶装置では、メモリセルアレイ５１内の正規のワード線ＷＬ０〜ＷＬ１０２３の各々を区別するために、１０ビットのアドレス信号Ａ０〜Ａ９が必要となる。正規のワード線を冗長メモリセルアレイ５２内の冗長ワード線ＲＷＬ０〜ＲＷＬ１５に置き換える場合に、置き換えたいワード線の情報を記録（プログラム）するには当然１０ビットのデータ（ヒューズ）が必要である。よって、この冗長ワード線選択回路には、ヒューズラッチ回路41-0〜41-9が備えられ、これらヒューズラッチ回路41-0〜41-9に置き換えたいワード線の情報が記録（プログラム）されている。その他の構成は、ディスエイブルヒューズラッチ回路４３を除いて図３に示した冗長ワード線選択回路を有する半導体記憶装置と同様である。
【００８４】
このように構成された前記２ＭＢの半導体記憶装置内の冗長制御回路を、１ＭＢの半導体記憶装置に用いる場合を説明する。
【００８５】
図１５は、１ＭＢの容量を持つ半導体記憶装置のメモリ部の簡単な構成を示す図である。図１６は、前記半導体記憶装置における冗長制御回路内の冗長ワード線選択回路の構成を示すブロック図である。
【００８６】
１ＭＢの半導体記憶装置では、メモリセルアレイ５３内の正規のワード線ＷＬ０〜ＷＬ５１１の各々を区別するために９ビットのアドレス信号Ａ０〜Ａ８があればよく、２ＭＢの場合に用いていたＡ９はワード線のデコードに用いられず不必要である。正規のワード線を、冗長メモリセルアレイ５４内の冗長ワード線ＲＷＬ０〜ＲＷＬ１５と置き換える際にも、９ビットのヒューズラッチ回路41-0〜41-8があればよく、Ａ９に対応する１０ビット目のヒューズラッチ回路41-9が余ってしまう。このヒューズラッチ回路41-9と比較回路44-9を、図１６に示すように、ディスエイブルヒューズラッチ回路５５に利用する。
【００８７】
図１７は、前記ディスエイブルヒューズラッチ回路の構成を示す回路図である。このディスエイブルヒューズラッチ回路は、前記ヒューズラッチ回路と前記比較回路を接続した構成であり、本来はアドレスが入力される比較回路部分の入力端にＶssを供給することでディスエイブルヒューズラッチ回路として活用するものである。その他の構成は、図１に示した第１の実施の形態の半導体記憶装置と同様である。
【００８８】
このように、第１のメモリ容量（２ＭＢ）の半導体記憶装置でヒューズラッチ回路と比較回路に使用していた回路を、第１のメモリ容量と異なる第２のメモリ容量（１ＭＢ）の半導体記憶装置でディスエイブルヒューズラッチ回路として利用すれば、新規に冗長制御回路の設計作業を行う必要がなく、設計時の負担を軽減することができる。
【００８９】
【発明の効果】
以上述べたように本発明によれば、冗長回路に冗長メモリセルの使用を不可能にする機能を追加することにより、予め行った冗長メモリセルのテスト結果を冗長回路自体に記憶させることができ、さらに一旦使用することになった冗長メモリセルに不良が生じた場合でも、そのメモリセルを使用不可能にし、未使用の正常な冗長メモリセルに置き換え直すことを可能にして、歩留まりを向上させることができる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図２】前記半導体記憶装置に設けられた冗長制御回路の構成を示す回路図である。
【図３】前記冗長制御回路内の冗長ワード線選択回路の構成を示すブロック図である。
【図４】前記冗長ワード線選択回路内のヒューズラッチ回路の構成を示す回路図である。
【図５】パワーオンの際に行われる初期シーケンスを示すタイミングチャートである。
【図６】前記冗長ワード線選択回路内のイネーブルヒューズラッチ回路の構成を示す回路図である。
【図７】前記冗長ワード線選択回路内のディスエイブルヒューズラッチ回路の構成を示す回路図である。
【図８】前記冗長ワード線選択回路内の比較回路の構成を示す回路図である。
【図９】前記比較回路内のクロックドインバータ回路の構成を示す回路図である。
【図１０】前記冗長ワード線選択回路内の論理回路の構成を示す回路図である。
【図１１】前記冗長制御回路におけるアドレス線の接続を示す回路図である。
【図１２】前記冗長制御回路におけるアドレス線から見た容量が一定になる回路構成の一例を示す回路図である。
【図１３】２ＭＢの容量を持つ半導体記憶装置のメモリ部の簡単な構成を示す図である。
【図１４】前記半導体記憶装置における冗長制御回路内の冗長ワード線選択回路の構成を示すブロック図である。
【図１５】１ＭＢの容量を持つ半導体記憶装置のメモリ部の簡単な構成を示す図である。
【図１６】前記半導体記憶装置における冗長制御回路内の冗長ワード線選択回路の構成を示すブロック図である。
【図１７】前記冗長ワード線選択回路内のディスエイブルヒューズラッチ回路の構成を示す回路図である。
【図１８】従来の冗長回路の構成を示すブロック図である。
【図１９】前記冗長回路内のヒューズラッチ回路の構成を示す回路図である。
【図２０】前記冗長回路内の比較回路の構成を示す回路図である。
【図２１】前記冗長回路内の論理回路の構成を示す回路図である。
【符号の説明】
１１…アドレスバッファ
１２…行デコーダ
１３…列デコーダ
１４…冗長制御回路
１５…ワード線ドライバ
１６…Ｉ／Ｏゲート
１７…冗長ワード線ドライバ
１８…メモリセルアレイ
１９…冗長メモリセルアレイ
２０…センスアンプ
２１…入力バッファ
２２…出力バッファ
31-0、31-1、〜、31-j…冗長ワード線選択回路
３２…ＮＯＲ回路
41-0、41-1、〜、41-n…ヒューズラッチ回路
４２…イネーブルヒューズラッチ回路
４３…ディスエイブルヒューズラッチ回路
44-0、44-1、〜、44-n…比較回路
４５…論理回路
５１…メモリセルアレイ
５２…冗長メモリセルアレイ
５３…メモリセルアレイ
５４…冗長メモリセルアレイ
ＷＬ０、ＷＬ１、〜、ＷＬｉ…ワード線
ＲＷＬ０、ＲＷＬ１、〜、ＲＷＬｊ…冗長ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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