(57)【特許請求の範囲】
【請求項１】
コレクタ電極に接続される第１導電型コレクタ層と、前記第１導電型コレクタ層上に形成された第２導電型ベース層と、前記第２導電型ベース層上に形成されエミッタ電極に接続される第１導電型ベース層と、前記第１導電型ベース層の表面から形成され前記第２導電型ベース層の途中まで達する深さを有するトレンチと、前記第１導電型ベース層の表面に前記トレンチに沿って選択的に形成され、前記エミッタ電極に接続される第２導電型エミッタ領域と、前記トレンチ内に絶縁膜を介して埋込形成され、前記第１導電型ベース層を介して前記第２導電型エミッタ領域と前記第２導電型ベース層との間で流れる電流を制御するゲート電極とを有し、前記エミッタ電極と前記コレクタ電極との間の電流制御を行う半導体装置において、
前記トレンチの長手方向と垂直に形成され、前記第１導電型ベース層の表面から前記第２導電型ベース層の途中まで達する深さを有し、前記トレンチの側壁の前記絶縁膜と前記第１導電型ベース層とが接して形成される伝導境界面を分断するように設けられ、前記エミッタ電極と電気的に接触する第１導電型の分離領域を有し、
前記分離領域によって分断された前記伝導境界面の前記トレンチに沿った水平長は、５０μｍ以上２００μｍ以下であるとなるように設定されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２導電型ベース層は、前記第１導電型コレクタ層に接する側に第２導電型低抵抗層を含むことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第２導電型ベース層は、前記第１導電型コレクタ層に接する側に当該第２導電型ベース層における少数キャリアのライフタイムを低減させる少数キャリア抑制層を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記少数キャリア抑制層は、陽子又はヘリウムイオンの少なくとも一方を照射して再結合中心を導入することにより形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高電圧、大電流のスイッチング制御を行うことができる半導体デバイスに関する。
【０００２】
【従来の技術】
与えられた電源から電気自動車などのモータを駆動するための所望の電流、電圧を生成するためにインバータ装置が用いられる。このインバータは、スイッチング素子とそれに逆並列に接続された還流用ダイオードとを一対とした構成を含んでいる。
【０００３】
このようなインバータに用いられるスイッチング素子は、電流導通時の電圧降下が小さいこと、すなわちオン電圧が小さいという特性を要求される。また、そのスイッチング素子はインバータの高速動作を実現するために、高速なスイッチング動作を要求されるとともに、スイッチング動作に伴うスイッチング損失が少ないことが要求される。加えて、スイッチング素子の単位面積当たりに流すことが可能な電流、すなわち可制御電流密度の向上を図り、スイッチング素子の小型化及び１ウエハから得られるチップ数の増大に伴うスイッチング素子のコスト低減のための努力がなされている。
【０００４】
これらの要請に答え得る素子として、絶縁ゲートトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transisto）がある。ＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタとを１チップに複合した半導体素子であり、ＭＯＳゲートによる高速スイッチング性能とバイポーラトランジスタ動作による高耐圧、高導通特性を兼ね備えている。特に、ゲートをトレンチ構造にて構成したトレンチＩＧＢＴはオン電圧と高速スイッチング性能とに対する要求を良好に両立できる素子として注目を浴びている。
【０００５】
図６は従来のトレンチＩＧＢＴの構造を立体的に示す模式的な斜視図である。また図７は従来のトレンチＩＧＢＴの構造を模式的に示す上面図である。図６において正面として表される素子断面は図７に示す直線ＡＡ’に沿った断面であり、一方、図６において側面として表される素子断面は図７に示す直線ＢＢ’に沿った断面である。
【０００６】
素子の半導体部分には大きくは表面から裏面に向けてｐベース層４、ｎ-エピタキシャル層６、ｎ+バッファ層８、ｐ+コレクタ層１０が形成される。さらにｐベース層４の表面側には、ｎ+エミッタ領域１２が形成される。このｎ+エミッタ領域１２は表面にｐベース層４が露出する部分を残すように形成される。トレンチ１４は半導体部分の表面からｎ+エミッタ領域１２、ｐベース層４を削り、ｎ-エピタキシャル層６に達する深さにまで形成される。そのトレンチ１４内にゲート酸化膜１６を介してゲート電極１８が埋設される。半導体部分の表面にはｐベース層４とｎ+エミッタ領域１２に接触するエミッタ電極２０が設けられる。なお、トレンチ１４の上には層間絶縁膜２２が配され、その上にエミッタ電極２０が形成され、これによりゲート電極１８とエミッタ電極２０との絶縁が確保される。
【０００７】
この構成において、ｎ+エミッタ領域１２、ｐベース層４、ｎ-エピタキシャル層６及びゲート電極１８がＭＯＳＦＥＴを構成し、ゲート電極１８に正電圧を印加するとｐベース層４のゲート電極１８に接する領域にチャネルが形成され、ｎ+エミッタ領域１２からｎ-エピタキシャル層６へ電子が流入する。
【０００８】
また、ｐベース層４、ｎ-エピタキシャル層６、ｎ+バッファ層８、ｐ+コレクタ層１０がｐｎｐバイポーラトランジスタを構成する。このｐｎｐバイポーラトランジスタにおいては、上記ＭＯＳＦＥＴ部分の動作によりｎ-エピタキシャル層６、ｎ+バッファ層８の導電率が低下することによりｐ+コレクタ層１０からｐベース層４へ正孔が流れる。
【０００９】
例えば、従来の定格６００Ｖ系のトレンチＩＧＢＴは、ｐ+基板の一主面に厚さ１０〜１５μｍ、キャリア濃度１×１０17ｃｍ-3程度のｎ+バッファ層８を形成し、その上に厚さ５０〜７０μｍ、キャリア濃度２×１０14ｃｍ-3程度のｎ-エピタキシャル層６を形成する。さらにｎ-エピタキシャル層６の表面側に深さ３〜６μｍのｐベース層４を熱拡散にて形成し、そのｐベース層４内にｎ+エミッタ領域１２を拡散により形成する。このｎ+エミッタ領域１２の拡散深さは０．５〜１μｍ程度である。トレンチ１４はｐベース層４より１〜３μｍ程度深い深さ、幅１μｍ、長さ１ｍｍであり、このトレンチ１４が平行に４μｍ間隔で配列され、その内側にゲート酸化膜１６を介してゲート電極１８が設けられる。ゲート酸化膜１６の膜厚は８０〜１００ｎｍである。この従来のトレンチＩＧＢＴは電流密度２５０Ａ／ｃｍ2にてオン電圧１．４Ｖ程度である。
【００１０】
【発明が解決しようとする課題】
大電流を制御する用途の半導体素子の構成としては、電流の流通路の断面積を大きくすることが考えられる。しかしこの方法では、設計上、流通路断面積を大きく確保しても、製造上等のばらつき、不均一により流通路内に電流が集中する箇所が生じ、当該箇所にて素子が破壊されるという問題があった。
【００１１】
例えば、上記従来のトレンチＩＧＢＴは電流密度４００Ａ／ｃｍ2の状態でインダクタンス負荷のスイッチングを行ったところ、ターンオフできなくなり、配線が溶融しチップが破壊されてしまった。
【００１２】
特にこのような破壊が生じる電流密度は、チップ温度が高くなると低下する傾向がある。例えば上記従来のトレンチＩＧＢＴはチップ温度１２５℃では電流密度１００Ａ／ｃｍ2で破壊されてしまった。
【００１３】
本発明は上記問題点を解消するためになされたもので、常温、高温を問わず大電流スイッチング動作時に破壊されず信頼性の高い半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
図８、図９は従来のＩＧＢＴにおいてターンオフ時に破壊を生じる機構を説明するものであり、図８、図９はそれぞれ、図７の直線ＡＡ’、直線ＢＢ’に沿った断面である。ゲート電極１８をターンオフすると第１導電型ベース層（図８、図９においてｐベース層４）と第２導電型ベース層（同図においてｎ-エピタキシャル層６）との間は逆バイアスされ、それら領域の境界の両側には空乏層３０が広がる。空乏層３０が形成される結果、第１導電型ベース層とトレンチ１４のゲート電極絶縁膜（同図においてゲート酸化膜１６）との境界面においては反転層３２が形成される。第２導電型ベース層に蓄積された少数キャリアはこの反転層３２が形成されるゲート電極絶縁膜境界面（伝導境界面）に沿って流れてエミッタ電極２０に達する。同図において、この少数キャリアの流れが矢印にて示されている。ここで、この伝導境界面に形成されるチャネルのコンダクタンスは、実効的なターンオフタイミングの微妙なずれや製造上のばらつき等の要因に依存し、必ずしも当該伝導境界面の各部において一様とはならない。その結果、図９に示すように、第２導電型ベース層から第１導電型ベース層への電流が集中する箇所が生じると、その部分では寄生トランジスタの動作によりラッチアップが起こり、電流集中が促進され素子が破壊され得る。伝導境界面のある箇所に集中する電流は、当該伝導境界面を介して集まる。よって、伝導境界面がカバーする第２導電型ベース層の範囲、すなわち伝導境界面の水平方向の長さが大きいほど、集中する電流量は大きくなると考えられる。
【００１５】
本発明は、このような機構によって生じると考えられる第１導電型ベース層の特定箇所への電流集中を抑制することにより、半導体装置の破壊を回避するという課題を解決し、上記目的を達成するものである。
【００１６】
まず本発明に係る、コレクタ電極に接続される第１導電型コレクタ層と、前記第１導電型コレクタ層上に形成された第２導電型ベース層と、前記第２導電型ベース層上に形成されエミッタ電極に接続される第１導電型ベース層と、前記第１導電型ベース層の表面から形成され前記第２導電型ベース層の途中まで達する深さを有するトレンチと、前記第１導電型ベース層の表面に前記トレンチに沿って選択的に形成され、前記エミッタ電極に接続される第２導電型エミッタ領域と、前記トレンチ内に絶縁膜を介して埋込形成され、前記第１導電型ベース層を介して前記第２導電型エミッタ領域と前記第２導電型ベース層との間で流れる電流を制御するゲート電極とを有し、前記エミッタ電極と前記コレクタ電極との間の電流制御を行う半導体装置は、前記トレンチの側壁の前記絶縁膜と前記第１導電型ベース層とが接して形成される各伝導境界面の前記トレンチに沿った水平長が、前記エミッタ電極と前記コレクタ電極との間の目標とする可制御電流密度に応じた上限値以下に形成されるものである。
【００１７】
本発明によれば、伝導境界面のトレンチに沿った水平長が所定値以下となるように構成される。これにより、伝導境界面におけるターンオフが不均一であっても、当該伝導境界面内のある点に集中する電流に上限が課せられる。伝導境界面のトレンチに沿った水平長の所定値は、当該半導体装置をどの程度の電流の制御に用いるかに応じて定められ、基本的に制御可能な電流密度が大きくなるほど、伝導境界面の水平長を小さく定めるのが好適である。伝導境界面の水平長を抑制する一つの態様は、トレンチ自体の長さを制御する方法である。この方法では例えば基板上にトレンチそれぞれを長く一本に形成するのではなく、分断された複数本の短いトレンチに形成される。
【００１８】
本発明に係る半導体装置は、前記トレンチの側壁に接触して設けられ前記伝導境界面を分断する分離領域を有するものである。
【００１９】
本発明によれば、トレンチ自体を短く形成することなしに伝導境界面の水平長を抑制することができる。本発明によれば、トレンチの側壁に接触して分離領域が形成される。この分離領域は、それが接するゲート電極絶縁膜部分における反転層の形成を阻害するものであり、これにより共通のトレンチの側壁に面して形成される伝導境界面が複数の部分に分断される。この分離領域をトレンチに沿って所定間隔以下に配置することにより、伝導境界面のトレンチに沿った水平長が抑制され、当該半導体装置の破壊を回避しつつ目標とする電流密度までの電流制御が可能となる。
【００２０】
本発明の好適な態様は、前記分離領域が、第１導電型低抵抗領域である半導体装置である。本態様によれば、分離領域が例えば第１導電型不純物を多量に導入するこにより形成された低抵抗領域であるので、トレンチに接する部分に反転層が形成されず、伝導境界面の分離がなされる。
【００２１】
本発明に係る半導体装置においては、前記第２導電型ベース層が、前記第１導電型コレクタ層に接する側に第２導電型低抵抗層を含むことを特徴とする。
【００２２】
本発明によれば、第１導電型コレクタ領域の少数キャリアが第２導電型ベース層内部へ注入されることを抑制することができる。これにより、ターンオフ時に伝導境界面を介してエミッタ電極へ流れる電流量が抑制されるので、電流集中による破壊が起こりにくくなる。
【００２３】
本発明に係る半導体装置においては、前記第２導電型ベース層が、前記第１導電型コレクタ層に接する側に当該第２導電型ベース層における少数キャリアのライフタイムを低減させる少数キャリア抑制層を有することを特徴とする。
【００２４】
本発明によれば、第１導電型コレクタ領域の少数キャリアが第２導電型ベース層内部へ注入されることが少数キャリア抑制層によって抑制される。これにより、ターンオフ時に伝導境界面を介してエミッタ電極へ流れる電流量が抑制されるので、電流集中による破壊が起こりにくくなる。
【００２５】
本発明の好適な態様は、前記少数キャリア抑制層が、陽子又はヘリウムイオンの少なくとも一方を照射して再結合中心を導入することにより形成される半導体装置である。イオン注入をすることにより、再結合中心となる格子欠陥が導入される。特に陽子、ヘリウムは電子線に比べてその飛程が短い。そのため、第１導電型コレクタ層が配置される基板裏面からそれらイオンを注入することにより、第２導電型ベース層の第１導電型コレクタ層に接する側に格子欠陥をもっぱら分布させることができ、第１導電型コレクタ層の少数キャリアの第２導電型ベース層への注入を効果的に抑制することができる。
【００２６】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００２７】
図１は本発明に係るトレンチＩＧＢＴの構造を立体的に示す模式的な斜視図である。また図２は本発明に係るトレンチＩＧＢＴの構造を模式的に示す上面図である。図１において正面として表される素子断面は図２に示す直線ＡＡ’に沿った断面であり、一方、図１において側面として表される素子断面は図２に示す直線ＢＢ’に沿った断面である。また図３は本発明に係るトレンチＩＧＢＴの構造を模式的に示す断面図であり、図２に示す直線ＢＢ’に沿った断面である。
【００２８】
ｐ+コレクタ層５０を構成するｐ+基板（厚さ５００μｍ，キャリア濃度１×１０18ｃｍ-3以上）の上には、第２導電型ベース層を構成するｎ+バッファ層５２（厚さ１０〜１５μｍ）及びｎ-エピタキシャル層５４（厚さ５５〜７０μｍ，キャリア濃度２×１０14ｃｍ-3程度）がそれぞれエピタキシャル成長法により形成される。なお、ｎ+バッファ層５２は、キャリア濃度１×１０17ｃｍ-3程度の低抵抗層である。一方、ｎ-エピタキシャル層５４のキャリア濃度は２×１０14ｃｍ-3程度である。
【００２９】
ｐベース層５６（厚さ３〜６μｍ，キャリア濃度１×１０17ｃｍ-3オーダー）はｎ-エピタキシャル層５４の表面には不純物を熱拡散することにより形成される。このｐベース層５６の表面にフォトレジスト膜が形成され、このフォトレジスト膜をパターニングして、ｎ+領域を形成するためのマスクが形成される。ｎ+領域は、このマスクの上から不純物をイオン注入することにより形成される。ｎ+領域の拡散深さは０．５〜１μｍ程度である。
【００３０】
ｎ+領域のパターンは、幅数μｍ、長さ１ｍｍ程度の細長いストライプ形状のｎ+エミッタ領域５８を含んでいる。大電流制御を可能とするために、本素子内にはＩＧＢＴが多数並列に配置される。これに対応して、ｎ+エミッタ領域５８も複数並列に配置される。さらにｎ+領域は互いに隣り合うｎ+エミッタ領域５８間を橋渡しするコンタクト領域６０を含んでいる。このコンタクト領域６０は、もっぱらｎ+エミッタ領域５８とエミッタ電極７２との電気的接触を確保するために設けられている。
【００３１】
ｎ+エミッタ領域５８の長手方向の中心線に沿ってトレンチ６２が形成される。このトレンチ６２は、ｐベース層５６より１〜３μｍ程度深い深さを有し、またその幅は１μｍ、長さはｎ+エミッタ領域５８と同じく１ｍｍ程度に形成される。トレンチ６２をｎ+エミッタ領域５８の中心線に沿って形成することにより、各ｎ+エミッタ領域５８はトレンチ６２に隣接する２つの領域に分割される。トレンチ６２の内側にはゲート酸化膜６４を介して、ゲート電極６６が埋設される。なお、ゲート酸化膜６４の膜厚は８０〜１００ｎｍである。なお、ゲート電極６６は例えば４μｍ間隔程度となるように構成される。
【００３２】
本ＩＧＢＴでは、このトレンチ６２と同程度の深さのｐ+分離領域６８がトレンチ６２の長手方向と垂直に形成される。このｐ+分離領域６８は幅１〜５μｍであり、例えば高エネルギーイオン注入法や熱拡散法などを用いて形成される。ｐ+分離領域６８は低抵抗（例えばキャリア濃度１×１０18ｃｍ-3以上）に構成される。このｐ+分離領域６８は例えば５０〜２００μｍ間隔でトレンチ６２と直交するように配置される。また、ｐ+分離領域６８はトレンチ６２の側面、すなわちゲート酸化膜６４に接するように形成されている。
【００３３】
その後、トレンチ６２の上には、トレンチ６２を覆うようにストライプ状の層間絶縁膜７０が設けられる。この層間絶縁膜７０は次に当該膜上に設けられるエミッタ電極７２と当該膜下に形成されたゲート電極６６との絶縁を確保するためのものである。
【００３４】
この層間絶縁膜７０の次にエミッタ電極７２が形成される。エミッタ電極７２は層間絶縁膜７０の隙間に露出するｐベース層５６、ｎ+エミッタ領域５８及びｐ+分離領域６８に電気的に接触し、それらを共通電位に保つ電極である。上述のように層間絶縁膜７０を設けたことにより、エミッタ電極７２はｐベース層５６等、半導体層が露出する部分だけでなく、ゲート電極６６が配置される領域にも積層することができる。つまり基本的にエミッタ電極７２はｐベース層５６、ｎ+エミッタ領域５８及びｐ+分離領域６８を包含する領域全面に形成され、これによりエミッタ電極７２に対する微細なパターニングが不要となる。
【００３５】
なお、ｎ+エミッタ領域５８は少なくとも部分的に層間絶縁膜７０に覆われ、層間絶縁膜７０の隙間に露出するｎ+エミッタ領域５８の面積は少なくなる。上述したコンタクト領域６０はこれを補うために設けられている。
【００３６】
図４は、ターンオフ特性の測定に用いた測定回路であり、負荷としてインダクタンスを有している。当該測定回路を用いて、本実施形態に係るトレンチＩＧＢＴ及び従来のトレンチＩＧＢＴの試験を行った。その試験結果を模式的に示すグラフが図５である。図において横軸は時間であり、縦軸はエミッタ−コレクタ間の電流である。ゲート駆動用パルス電源８０が時刻ｔ0にてトレンチＩＧＢＴ８２のゲート電極６６に電圧を印加してゲートをターンオンすると、電源８４に接続されたトレンチＩＧＢＴ８２のエミッタ−コレクタ間が導通状態となる。エミッタ端子にはインダクタンス８６が接続されているため、エミッタ−コレクタ間に流れる電流は過渡過程において次第に増加していく。その過渡過程のあるタイミングでゲートをターンオフしたときの電流の振る舞いが図５に示されている。図５において、実線が本実施形態に係るトレンチＩＧＢＴ、また点線がｐ+分離領域６８を有さない点を除いて本実施形態と基本的に同様に構成された従来のトレンチＩＧＢＴの振る舞いを示す。
【００３７】
従来のＩＧＢＴに対しては電流の密度があるレベル（例えば温度１２５℃の高温時において約１００Ａ／ｃｍ2）に達したタイミングｔ1にてターンオフを試みた。しかし、従来素子では電流は若干減少した後、増加に転じ、素子が破壊されてしまった。このターンオフの失敗のメカニズムは以下のように理解される。すなわち、ｎ-エピタキシャル層５４に蓄積された正孔が、ターンオフ時にｐベース層５６とゲート酸化膜６４との境界面の反転層を伝ってエミッタへ吸収される過程において、当該境界面の正孔が通りやすい部分に、当該境界面を伝って広い範囲から正孔電流が集中する。その正孔電流の集中により寄生トランジスタのラッチアップが生じ、電流を遮断することができなくなったと考えられる。
【００３８】
これに対し、本実施形態に係るＩＧＢＴに対してはより大きな電流密度（例えば温度１２５℃の高温時において約１５０Ａ／ｃｍ2）となるタイミングｔ2においてもターンオフ動作が可能であった。これは、ゲート酸化膜６４とｐベース層５６との境界面のある部分に正孔電流が集中することをｐ+分離領域６８が防止するからであると考えられる。すなわち、ｎ-エピタキシャル層５４に蓄積された正孔が、ターンオフ時にｐベース層５６とゲート酸化膜６４との境界面の反転層を伝ってエミッタへ吸収される過程において、当該正孔はｐ+分離領域６８とゲート酸化膜６４とが接する境界面部分を越えて移動することを妨げられる。これにより、ｐベース層５６とゲート酸化膜６４との境界面に正孔が通りやすい部分があっても、そこに正孔電流が集中しにくくなり、よって寄生トランジスタのラッチアップも生じにくくなる。ちなみに、図３には、正孔の流れが矢印で示されている。
【００３９】
なお、本実施形態に係るトレンチＩＧＢＴでは、従来と同様に電流密度２５０Ａ／ｃｍ2においてオン電圧１．４Ｖという特性、また従来とほぼ同様の素子耐圧（７５０〜８００Ｖ）が得られた。このように、ｐ+分離領域６８を設けることにより、ターンオフ特性の改善が実現される一方、他の特性は損なわれることはなかった。
【００４０】
本実施形態の大きな特徴であるｐ+分離領域６８は、すでに述べたように高エネルギーイオン注入装置を用いて形成することができる。その場合、例えば、加速エネルギーを変化させイオン注入を行うことにより、幅の広がりを抑制しつつ、トレンチとほぼ同じ程度の深さから表面近傍まで好適な濃度で不純物が分布するｐ+分離領域６８を実現することができる。このように、従来のプロセスを大幅に変更することなくｐ+分離領域６８を形成することができる。
【００４１】
本ＩＧＢＴのターンオフ特性の改善効果は、ｐベース層５６とゲート酸化膜６４との境界に形成される正孔のチャネル面がｐ+分離領域６８によって水平方向に関して複数の部分チャネル面に分割されることに基づくものである。これにより、チャネル面のある箇所に集中し得る正孔電流量は、その箇所を含む部分チャネル面を流れうる正孔電流量に制限される。よって、ｐ+分離領域６８の配置間隔を小さくし、部分チャネル面を小さくするほど、ある箇所に集中し得る正孔電流は抑制され、ターンオフ特性の改善効果は高くなることが期待される。その一方で、ｐ+分離領域６８の配置間隔を小さくすると、ｎ+エミッタ領域５８、ｐベース層５６、ｎ-エピタキシャル層５４及びゲート電極６６にて構成されるＮＭＯＳトランジスタの面積が低下する。その結果、オン状態においてエミッタ電極７２側から十分な電子を注入しにくくなり、オン電圧が上昇する。よって、ターンオフ特性だけでなく、オン電圧特性をも考慮するとｐ+分離領域６８の配置間隔には好適な範囲が存在し得る。例えば、上述した本実施形態においては、オン電圧の劣化を回避するためにはｐ+分離領域６８の配置間隔は５０μｍより大きくすべきであり、好ましくは１００μｍとすべきである。一方、その間隔を５００μｍ程度以上とすると、ターンオフ特性の改善効果が薄れる。
【００４２】
なお、ここでは、ｎ-エピタキシャル層５４とｐ+コレクタ層５０との間にｎ+バッファ層５２を配置した。このｎ+バッファ層５２は、ｐ+コレクタ層５０からの正孔の注入を抑制し、ターンオフ時間の短縮を図るためのものである。また、ｎ+バッファ層５２に代えて、陽子やヘリウムイオンの注入により再結合中心が導入された層をｎ-エピタキシャル層５４のｐ+コレクタ層５０側に設け、少数キャリアである正孔のライフタイムを短くすることによっても、ターンオフ時間の短縮が図られる。さらにこの再結合中心導入層とｎ+バッファ層５２との双方を設ける構成も好適である。
【００４３】
上記実施形態では、ｐ+分離領域６８を隣接するトレンチ６２間にわたるように形成した。これは、もっぱら層間絶縁膜７０の間に露出するｐ+分離領域６８を設け、エミッタ電極７２との電気的接触を確保することを意図したものである。本質的にはｐ+分離領域６８はトレンチ６２側壁とｐベース層５６とが接触する境界面を分断しさえすればターンオフ特性の改善効果を十分に達成し、必ずしもｐベース層５６自体が分断される必要はないと考える。また、ｐ+分離領域６８をトレンチ６２に垂直に配置することも本質的なことではなく、これを斜めに配置することも可能である。
【００４４】
【発明の効果】
本発明の半導体装置によれば、大電流導通状態でターンオフ動作を行った場合の素子の破壊が防止され、確実にターンオフが実現されるという効果が得られる。この効果はチップ温度が高くなっても得られる。また、電気自動車など大きな出力が必要なモータを駆動するために用いられる半導体装置において、スイッチング時に発生する大きなサージ電圧などによる破壊を防止できる効果もある。このように本発明に係る半導体装置を用いることにより、信頼性の高いスイッチング回路を実現することができる。特に本発明によれば電気自動車など厳しい環境下で使用されるインバータを構成するのに好適な半導体装置が得られる。
【図面の簡単な説明】
【図１】  実施形態であるトレンチＩＧＢＴの構造を立体的に示す模式的な斜視図である。
【図２】  実施形態であるトレンチＩＧＢＴの構造を模式的に示す上面図である。
【図３】  実施形態であるトレンチＩＧＢＴの構造を模式的に示す断面図である。
【図４】  ターンオフ特性の測定に用いた測定回路の模式図である。
【図５】  実施形態であるトレンチＩＧＢＴと従来のトレンチＩＧＢＴとに関するターンオフ特性の試験結果を説明する模式図である。
【図６】  従来のトレンチＩＧＢＴの構造を立体的に示す模式的な斜視図である。
【図７】  従来のトレンチＩＧＢＴの構造を模式的に示す上面図である。
【図８】  従来のトレンチＩＧＢＴのトレンチに垂直な方向の断面の模式図である。
【図９】  従来のトレンチＩＧＢＴのトレンチに平行な方向の断面の模式図である。
【符号の説明】
５０  ｐ+コレクタ層、５２  ｎ+バッファ層、５４  ｎ-エピタキシャル層、５６  ｐベース層、５８  ｎ+エミッタ領域、６２  トレンチ、６４  ゲート酸化膜、６６  ゲート電極、６８  ｐ+分離領域、７０  層間絶縁膜、７２  エミッタ電極。
【図１】
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【図２】
0003905271.tif 000003
【図３】
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【図４】
0003905271.tif 000005
【図５】
0003905271.tif 000006
【図６】
0003905271.tif 000007
【図７】
0003905271.tif 000008
【図８】
0003905271.tif 000009
【図９】
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