(57)【特許請求の範囲】
【請求項１】
第１の電源電圧が供給され、第１の信号が入力され、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、
第２の電源電圧が供給され、前記第１の信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、
前記第１の電源電圧が供給され、前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、第１の論理演算を行って第１の演算結果を出力する第１の論理回路と、
前記第２の電源電圧が供給され、前記第１の遅延補償回路から出力された前記第１の出力信号が与えられ、第２の論理演算を行って第２の論理演算結果を出力する第２の論理回路と、
を備えることを特徴とする電子回路。
【請求項２】
第１の電源電圧が供給され、第１の特性を有するトランジスタを含み、第１の信号が入力され、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、
第２の電源電圧が供給され、第２の特性を有するトランジスタを含み、前記第１の信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、
前記第１の電源電圧が供給され、前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、第１の論理演算を行って第１の演算結果を出力する第１の論理回路と、
前記第２の電源電圧が供給され、前記第１の遅延補償回路から出力された前記第１の出力信号が与えられ、第２の論理演算を行って第２の演算結果を出力する第２の論理回路と、
を備えることを特徴とする電子回路。
【請求項３】
前記第１の電源電圧は前記第２の電源電圧より高く、
前記第１の入力信号は、ハイレベルのとき前記第２の電源電圧と同レベルであり、
前記第１の入力信号が与えられ、ハイレベルのときの前記第２の電源電圧を前記第１の電源電圧に昇圧して前記第１の遅延補償回路に与える第１の昇圧回路と、
前記第２の遅延補償回路から出力された、ハイレベルのとき前記第２の電源電圧と同レベルである前記第２の出力信号が与えられ、ハイレベルのときの前記第２の電源電圧を前記第１の電源電圧に昇圧して前記第１の論理回路に与える第２の昇圧回路とをさらに備えることを特徴とする請求項１又は２記載の電子回路。
【請求項４】
ハイレベルのとき第２の電圧を有する第１の信号が入力され、この第２の電圧を第１の電圧に昇圧して前記第１の信号を出力する第１のレベルシフタと、
前記第１の電圧を有する第１の電源電圧が供給され、前記第１のレベルシフタから出力された前記第１の信号が与えられ、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、
前記第１の遅延補償回路から出力されたハイレベルのとき前記第１の電圧を有する前記第１の出力信号が与えられ、この第１の電圧を前記第２の電圧に降圧して前記第１の出力信号を出力する第２のレベルシフタと、
前記第２の電源電圧が供給され、ハイレベルのとき前記第２の電圧を有する前記第１の信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、
前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、この第２の出力信号がハイレベルのときの前記第２の電圧を前記第１の電圧に昇圧する第３のレベルシフタと、
前記第１の電源電圧が供給され、前記第３のレベルシフタから出力された前記第２の出力信号が与えられ、第１の論理動作を行って第１の演算結果を出力する第１の論理回路と、
前記第２の電圧を有する第２の電源電圧が供給され、前記第２のレベルシフタから出力された前記第１の出力信号が与えられ、第２の論理動作を行って第２の演算結果を出力する第２の論理回路と、
を備えることを特徴とする電子回路。
【請求項５】
前記第１の遅延補償回路は、Ｎビットのアドレスが入力され、このうちの１ビットのアドレスと前記第１の電源電圧とが入力され、ＡＮＤ演算を行って出力する第１の演算素子をＮ（Ｎは１以上の整数）ビット分有し、
前記第２の遅延補償回路は、Ｎビットのアドレスが入力され、このうちの１ビットのアドレスと前記第２の電源電圧とが入力され、ＡＮＤ演算を行って出力する第２の演算素子をＮ（Ｎは１以上の整数）ビット分有し、
前記第１の論理回路は、前記第２の遅延補償回路から出力されたＮビットの信号に含まれる二つであって、それぞれについて反転され又は非反転の信号が入力され、ＡＮＤ演算を行って出力する第３の演算素子をＮビット分有し、
前記第２の論理回路は、前記第１の遅延補償回路から出力されたＮビットの信号に含まれる二つであって、それぞれについて反転され又は非反転の信号が入力され、ＡＮＤ演算を行って出力する第４の演算素子をＮビット分有することを特徴とする請求項１乃至４のいずれかに記載の電子回路。
【請求項６】
前記第１の遅延補償回路は、前記第１の論理回路と略同一の信号遅延をもたらす電気的に等価な回路構成を有し、
前記第２の遅延補償回路は、前記第２の論理回路と略同一の信号遅延をもたらす電気的に等価な回路構成を有することを特徴とする請求項１乃至５のいずれかに記載の電子回路。
【請求項７】
前記第１の信号は、前記第１の論理回路の前記第１の論理演算と前記第２の論理回路の前記第２の論理演算とを同期させるためのタイミング信号であることを特徴とする請求項１乃至６のいずれかに記載の電子回路。
【請求項８】
複数本のビット線に複数のメモリセルが接続されたメモリセルアレイと、
各々の前記ビット線に設けられ、前記ビット線を選択するカラム選択ゲートと、
前記カラム選択ゲートを選択的に駆動するカラム選択信号を生成するカラムデコーダと、
各々の前記カラム選択ゲート毎に設けられ、対応する前記カラム選択ゲートから出力されたデータが与えられ、増幅して出力するデータバッファと、
前記データバッファを選択的に駆動するデータバッファ駆動信号を生成するデータバッファ制御論理回路と、
第１の電源電圧が供給され、タイミング信号が入力され、第１の所定時間遅延した第１の出力信号を前記データバッファ制御論理回路に出力する第１の遅延補償回路と、
第２の電源電圧が供給され、前記タイミング信号が入力され、第２の所定時間遅延した第２の出力信号を前記カラムデコーダに出力する第２の遅延補償回路と、
を備えることを特徴とする半導体記憶装置。
【請求項９】
複数本のビット線に複数のメモリセルが接続されたメモリセルアレイと、
各々の前記ビット線に設けられ、前記ビット線を選択するカラム選択ゲートと、
前記カラム選択ゲートを選択的に駆動するカラム選択信号を生成するカラムデコーダと、
各々の前記カラム選択ゲート毎に設けられ、対応する前記カラム選択ゲートから出力されたデータが与えられ、増幅して出力するデータバッファと、
前記データバッファを選択的に駆動するデータバッファ駆動信号を生成するデータバッファ制御論理回路と、
ハイレベルのとき第２の電圧を有するタイミング信号が入力され、この第２の電圧を第１の電圧に昇圧して前記タイミング信号を出力する第１のレベルシフタと、
前記第１の電圧を有する第１の電源電圧が供給され、前記第１のレベルシフタから出力された前記タイミング信号が与えられ、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、
前記第１の遅延補償回路から出力されたハイレベルのとき前記第１の電圧を有する前記第１の出力信号が与えられ、この第１の電圧を前記第２の電圧に降圧して前記第１の出力信号を前記データバッファ制御論理回路に出力する第２のレベルシフタと、
前記第２の電源電圧が供給され、ハイレベルのとき前記第２の電圧を有する前記タイミング信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、
前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、この第２の出力信号がハイレベルのときの前記第２の電圧を前記第１の電圧に昇圧し、前記カラムデコーダに出力する第３のレベルシフタと、
を備えることを特徴とする半導体記憶装置。
【請求項１０】
前記カラムデコーダは、カラムアドレスが入力され、前記タイミング信号に従ってデコードを行い前記カラム選択信号を生成する構成を有し、
前記第１の遅延補償回路は、前記カラムアドレスの替わりに前記第１の電源電圧が入力され、前記タイミング信号に従ってデコードを行い前記データバッファ制御論理回路に出力する構成を有し、
前記データバッファ制御論理回路は、出力制御信号が入力され、保持して出力する第１のラッチ回路と、前記第１のラッチ回路から出力された前記出力制御信号と前記タイミング信号とが与えられ、ＡＮＤ演算を行って前記データバッファ駆動信号を出力する第１の演算素子とを有し、
前記第２の遅延補償回路は、前記出力制御信号の替わりに前記第２の電源電圧が入力され、保持して出力する第２のラッチ回路と、前記第２のラッチ回路から出力された前記第２の電源電圧と前記タイミング信号とが与えられ、ＡＮＤ演算を行って前記カラムデコーダに出力する第２の演算素子とを有することを特徴とする請求項８又は９記載の半導体記憶装置。
【請求項１１】
前記第１の遅延補償回路は、前記カラムデコーダと略同一の信号遅延をもたらす電気的に等価な回路構成を有し、
前記第２の遅延補償回路は、前記データバッファ制御論理回路と略同一の信号遅延をもたらす電気的に等価な回路構成を有することを特徴とする請求項８乃至１０のいずれかに記載の半導体記憶装置。
【請求項１２】
複数本のワード線とこのワード線に直交する複数のビット線との交点に複数のメモリセルが接続されたメモリセルアレイと、
前記ワード線を選択的に駆動するワード線選択信号を生成するローデコーダと、
各々の前記ビット線毎に設けられ、対応する前記ビット線から出力されたデータを検知して出力するセンスアンプと、
前記センスアンプを選択的に駆動するセンスアンプ駆動信号を生成するセンスアンプ制御回路と、
ハイレベルのとき第２の電圧を有するタイミング信号が入力され、この第２の電圧を第１の電圧に昇圧して前記タイミング信号を出力する第１のレベルシフタと、
前記第１の電圧を有する第１の電源電圧が供給され、前記第１のレベルシフタから出力された前記タイミング信号が与えられ、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、
前記第１の遅延補償回路から出力されたハイレベルのとき前記第１の電圧を有する前記第１の出力信号が与えられ、この第１の電圧を前記第２の電圧に降圧して前記第１の出力信号を前記センスアンプ制御回路に出力する第２のレベルシフタと、
前記第２の電源電圧が供給され、ハイレベルのとき前記第２の電圧を有する前記タイミング信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、
前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、この第２の出力信号がハイレベルのときの前記第２の電圧を前記第１の電圧に昇圧し、前記ローデコーダに出力する第３のレベルシフタと、
を備えることを特徴とする半導体記憶装置。
【請求項１３】
前記ローデコーダは、ローアドレスが入力され、前記タイミング信号に従ってデコードを行い前記ワード線選択信号を生成する構成を有し、
前記第１の遅延補償回路は、前記ローアドレスの替わりに所定の電圧が入力され、前記タイミング信号に従ってデコードを行い前記第２のレベルシフタに出力する構成を有し、
前記センスアンプ駆動回路は、センスアンプ活性化信号が入力され、保持して出力する第１のラッチ回路と、前記第１のラッチ回路から出力された前記センスアンプ活性化信号と前記タイミング信号とが与えられ、ＡＮＤ演算を行って前記センスアンプ駆動信号を出力する第１の演算素子とを有し、
前記第２の遅延補償回路は、前記センスアンプ活性化信号の替わりに前記第２の電源電圧が入力され、保持して出力する第２のラッチ回路と、前記第２のラッチ回路から出力された前記第２の電源電圧と前記タイミング信号とが与えられ、ＡＮＤ演算を行って前記第３のレベルシフタに出力する第２の演算素子とを有することを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記第１の遅延補償回路は、前記ローデコーダと略同一の信号遅延をもたらす電気的に等価な回路構成を有し、
前記第２の遅延補償回路は、前記センスアンプ制御回路と略同一の信号遅延をもたらす電気的に等価な回路構成を有することを特徴とする請求項１２又は１３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路及び半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体回路の高集積化が進み、半導体装置の高機能化、小面積化、高速化、低消費電力化等の高性能化が図られている。このような進歩は、ＭＯＳトランジスタの微細化によるところが大きい。
【０００３】
ところで、ＭＯＳトランジスタを微細化するためには、電源の低電圧化が必要になる。これにより、ＭＯＳトランジスタのゲート酸化膜を薄膜化することが可能になり、ＭＯＳトランジスタのショートチャネル効果を抑制することができるからである。しかし、逆にこの低電圧用のＭＯＳトランジスタには、高電圧の電源や信号線に接続することができないという問題がある。
【０００４】
また、チップ内には電源電圧を下げることが適当でない回路が存在する。例えば、チップ外部との信号線の入出力を司るＩ／Ｏセルや、アナログ回路、ＤＲＡＭ等の半導体記憶装置におけるメモリセルの選択ゲート等がこのような回路に相当する。
【０００５】
そこで、１つのチップに複数の電源電圧を供給するという手法が採用されている。また最近では、高電圧用と低電圧用の複数種類のトランジスタを同一チップ上に形成し、それぞれのトランジスタを最適化し、特性向上を目指すことが一般的になりつつある。
【０００６】
ここで、高電圧用トランジスタは、低電圧用トランジスタに比べて微細化が困難であり、面積、高速性、消費電力において不利な面を有する。Ｉ／Ｏセルやアナログ回路等には、一律に高電源電圧を供給し、さらに高電圧用トランジスタを用いることにより、設計の手間を軽減することが可能であるが、面積や高速性、消費電力等において、不利を被ることを許容しなければならない。このような回路の高性能化を目指すためには、必要な部分にのみ高電源電圧を供給し高電圧用トランジスタを用い、制御回路や高速な信号経路には低電源電圧を供給し低電圧用トランジスタを用いるという、きめ細かな設計が必要になる。
【０００７】
その際に生じる課題の一つは、高電圧回路と低電圧回路との間で動作速度等に関する回路特性を互いに合わせるということである。
【０００８】
多電源電圧を用いる場合の従来の手法として、外部から供給された一つの電源電圧から必要とされる他の電源電圧を内部で生成するというものがある。これは、主に半導体記憶装置において用いられてきた技術である。この手法の利点は、内部で生成した電源電圧を外部から供給された電源電圧に依存するように制御することが可能であり、複数の電源電圧がそれぞれ独立に変動することにより生じる回路特性の不整合を抑制することができることにある。しかし、この手法には、内部電源回路の面積が大きく、高集積化の妨げになるという不利な面が存在する。さらに、この手法では、電源電圧の独立した変動は抑制できても、複数種類のトランジスタ特性がプロセス変動等によりそれぞれ独立に変動して生じる回路特性の不整合に対しては対応することができない。
【０００９】
【発明が解決しようとする課題】
上述したように、従来は複数の電源電圧が外部から供給されてそれぞれ動作する回路において生じる不整合を、あるいは複数のトランジスタ特性が独立して変動することにより生じる不整合を、高速化を妨げることなく解消することができなかった。
【００１０】
本発明は上記事情に鑑みてなされ、複数の電源電圧が供給されてそれぞれ動作する回路に生じる遅延時間のばらつきがもたらす誤動作を回避することにより、回路動作を安定させかつ高速動作を実現することが可能な電子回路及び半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の電子回路は、第１の電源電圧が供給され、第１の信号が入力され、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、第２の電源電圧が供給され、前記第１の信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、前記第１の電源電圧が供給され、前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、第１の論理演算を行って第１の論理演算結果を出力する第１の論理回路と、前記第２の電源電圧が供給され、前記第１の遅延補償回路から出力された前記第１の出力信号が与えられ、第２の論理演算を行って第２の論理演算結果を出力する第２の論理回路とを備えることを特徴とする。
【００１２】
また本発明の電子回路は、第１の電源電圧が供給され、第１の特性を有するトランジスタを含み、第１の信号が入力され、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、第２の電源電圧が供給され、第２の特性を有するトランジスタを含み、前記第１の信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、前記第１の電源電圧が供給され、前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、第１の論理演算を行って第１の演算結果を出力する第１の論理回路と、前記第２の電源電圧が供給され、前記第１の遅延補償回路から出力された前記第１の出力信号が与えられ、第２の論理演算を行って第２の演算結果を出力する第２の論理回路とを備えることを特徴とする。
【００１３】
さらに本発明の電子回路は、ハイレベルのとき第２の電圧を有する第１の信号が入力され、この第２の電圧を第１の電圧に昇圧して前記第１の信号を出力する第１のレベルシフタと、前記第１の電圧を有する第１の電源電圧が供給され、前記第１のレベルシフタから出力された前記第１の信号が与えられ、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、前記第１の遅延補償回路から出力されたハイレベルのとき前記第１の電圧を有する前記第１の出力信号が与えられ、この第１の電圧を前記第２の電圧に降圧して前記第１の出力信号を出力する第２のレベルシフタと、前記第２の電源電圧が供給され、ハイレベルのとき前記第２の電圧を有する前記第１の信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、この第２の出力信号がハイレベルのときの前記第２の電圧を前記第１の電圧に昇圧する第３のレベルシフタと、前記第１の電源電圧が供給され、前記第３のレベルシフタから出力された前記第２の出力信号が与えられ、第１の論理動作を行って第１の演算結果を出力する第１の論理回路と、前記第２の電圧を有する第２の電源電圧が供給され、前記第２のレベルシフタから出力された前記第１の出力信号が与えられ、第２の論理動作を行って第２の演算結果を出力する第２の論理回路とを備えることを特徴とする。
【００１４】
本発明の半導体記憶装置は、複数本のビット線に複数のメモリセルが接続されたメモリセルアレイと、各々の前記ビット線に設けられ、前記ビット線を選択するカラム選択ゲートと、前記カラム選択ゲートを選択的に駆動するカラム選択信号を生成するカラムデコーダと、各々の前記カラム選択ゲート毎に設けられ、対応する前記カラム選択ゲートから出力されたデータが与えられ、増幅して出力するデータバッファと、前記データバッファを選択的に駆動するデータバッファ駆動信号を生成するデータバッファ制御論理回路と、第１の電源電圧が供給され、タイミング信号が入力され、第１の所定時間遅延した第１の出力信号を前記データバッファ制御論理回路に出力する第１の遅延補償回路と、第２の電源電圧が供給され、前記タイミング信号が入力され、第２の所定時間遅延した第２の出力信号を前記カラムデコーダに出力する第２の遅延補償回路とを備えることを特徴とする。
【００１５】
また本発明の半導体記憶装置は、複数本のビット線に複数のメモリセルが接続されたメモリセルアレイと、各々の前記ビット線に設けられ、前記ビット線を選択するカラム選択ゲートと、前記カラム選択ゲートを選択的に駆動するカラム選択信号を生成するカラムデコーダと、各々の前記カラム選択ゲート毎に設けられ、対応する前記カラム選択ゲートから出力されたデータが与えられ、増幅して出力するデータバッファと、前記データバッファを選択的に駆動するデータバッファ駆動信号を生成するデータバッファ制御論理回路と、ハイレベルのとき第２の電圧を有するタイミング信号が入力され、この第２の電圧を第１の電圧に昇圧して前記タイミング信号を出力する第１のレベルシフタと、前記第１の電圧を有する第１の電源電圧が供給され、前記第１のレベルシフタから出力された前記タイミング信号が与えられ、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、前記第１の遅延補償回路から出力されたハイレベルのとき前記第１の電圧を有する前記第１の出力信号が与えられ、この第１の電圧を前記第２の電圧に降圧して前記第１の出力信号を前記データバッファ制御論理回路に出力する第２のレベルシフタと、前記第２の電源電圧が供給され、ハイレベルのとき前記第２の電圧を有する前記タイミング信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、この第２の出力信号がハイレベルのときの前記第２の電圧を前記第１の電圧に昇圧し、前記カラムデコーダに出力する第３のレベルシフタとを備えることを特徴とする。
【００１６】
さらに本発明の半導体記憶装置は、複数本のワード線とこのワード線に直交する複数のビット線との交点に複数のメモリセルが接続されたメモリセルアレイと、前記ワード線を選択的に駆動するワード線選択信号を生成するローデコーダと、各々の前記ビット線毎に設けられ、対応する前記ビット線から出力されたデータを検知して出力するセンスアンプと、前記センスアンプを選択的に駆動するセンスアンプ駆動信号を生成するセンスアンプ制御回路と、ハイレベルのとき第２の電圧を有するタイミング信号が入力され、この第２の電圧を第１の電圧に昇圧して前記タイミング信号を出力する第１のレベルシフタと、前記第１の電圧を有する第１の電源電圧が供給され、前記第１のレベルシフタから出力された前記タイミング信号が与えられ、第１の所定時間遅延した第１の出力信号を出力する第１の遅延補償回路と、前記第１の遅延補償回路から出力されたハイレベルのとき前記第１の電圧を有する前記第１の出力信号が与えられ、この第１の電圧を前記第２の電圧に降圧して前記第１の出力信号を前記センスアンプ制御回路に出力する第２のレベルシフタと、前記第２の電源電圧が供給され、ハイレベルのとき前記第２の電圧を有する前記タイミング信号が入力され、第２の所定時間遅延した第２の出力信号を出力する第２の遅延補償回路と、前記第２の遅延補償回路から出力された前記第２の出力信号が与えられ、この第２の出力信号がハイレベルのときの前記第２の電圧を前記第１の電圧に昇圧し、前記ローデコーダに出力する第３のレベルシフタとを備えることを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
（１）  第１の実施の形態
本発明の第１の実施の形態による電子回路について、図１を用いて説明する。
【００１９】
本実施の形態は、それぞれ異なる電源電圧ＶCC、ＶDD（ＶCC＞ＶDDとする）を供給されて動作する論理回路ＬＣ１、ＬＣ２、ＬＣ３を有する。
【００２０】
論理回路ＬＣ１は、電源電圧ＶCCが供給され、入力信号INPUTが与えられて論理演算を行い、その結果として信号OUT１を出力する。論理回路ＬＣ２は、電源電圧ＶDDが供給され、同じ入力信号INPUTが与えられて論理演算を行って信号OUT２を出力する。ここで、入力信号INPUTは、論理回路ＬＣ１、ＬＣ２のそれぞれの論理演算を同期させるための信号であり、例えばクロック等のタイミング信号が相当する。論理回路ＬＣ３は、ハイレベルのとき電源電圧ＶCCと同レベルの信号OUT１と、ハイレベルのとき電源電圧ＶDDと同レベルの信号OUT２とが与えられて論理演算を行う。
【００２１】
論理回路ＬＣ１における回路動作で生じる遅延時間は、電源電圧ＶCCの電圧変動に依存し、またこの回路ＬＣ１を構成するトランジスタの特性に依存する。また論理回路ＬＣ２における回路動作により生じる遅延時間は、電源電圧ＶDDの電圧変動に依存し、またこの回路ＬＣ２を構成するトランジスタの特性に依存する。
【００２２】
そこで、本実施の形態では、論理回路ＬＣ１と略同一の信号遅延をもたらす電気的に等価な回路構成を有する遅延補償回路ＤＣ１と、論理回路ＬＣ２と略同一の信号遅延をもたらす電気的に等価な回路構成を有する遅延補償回路ＤＣ２とを設けている。
【００２３】
遅延補償回路ＤＣ１は、電源電圧ＶCCが供給され、入力信号INPUTが与えられて第１の遅延時間だけ遅延した後、論理回路ＬＣ２に出力する。遅延補償回路ＤＣ２は、電源電圧ＶDDが供給され、入力信号INPUTが与えられて第２の遅延時間だけ遅延した後、論理回路ＬＣ１に出力する。
【００２４】
ここで、遅延補償回路ＤＣ１は論理回路ＬＣ１と共通の電源電圧ＶCCが供給されて動作し、かつ論理回路ＬＣ１を構成するトランジスタと同等の特性を有するトランジスタにより構成されている。遅延補償回路ＤＣ２は論理回路ＬＣ２と共通の電源電圧ＶDDが供給されて動作し、かつ論理回路ＬＣ２を構成するトランジスタと同等の特性を有するトランジスタにより構成されている。
【００２５】
このような構成とすることで、論理回路ＬＣ１からの出力信号OUT１と、論理回路ＬＣ２からの出力信号OUT２とは、共に電源電圧ＶCC及びＶDDに依存した遅延特性を有することになる。即ち、電源電圧ＶCC、ＶDDが相互に独立して電圧変動した場合にも、出力信号OUT１、OUT２はいずれも同程度の時間だけ遅延することになる。
【００２６】
また、信号OUT１、OUT２は、いずれも論理回路ＬＣ１及びＬＣ２を構成するそれぞれのトランジスタの特性に共に依存して遅延することになる。よって、製造プロセス等の変動によって論理回路ＬＣ１、ＬＣ２のいずれかのトランジスタの特性が独立して変動した場合にも、出力信号OUT１、OUT２は同程度の時間だけ遅延することになる。
【００２７】
この結果、相互に独立して変動する電源電圧ＶCC、ＶDDの影響、また相互に独立して製造プロセス等により変動し得る論理回路ＬＣ１、ＬＣ２のトランジスタ特性の影響が出力信号OUT１、OUT２に及ぶことを相殺し、信号OUT１、OUT２の出力が与えられて動作する後段の論理回路ＬＣ３に誤動作が生じるのを防止して、回路動作の安定化及び高速化を実現することができる。
【００２８】
（２）  第２の実施の形態
本発明の第２の実施の形態による半導体記憶装置について、図２を用いて説明する。
【００２９】
本実施の形態は、上記第１の実施の形態をＤＲＡＭ（Dynamic Random Access Memory）に適用したものに相当する。ここで、上記第１の実施の形態における論理回路ＬＣ１はカラムデコーダＣＤに対応し、電源電圧ＶCCが供給され、クロックＣＬＫＣpが与えられてカラム選択信号ＣＳＬを生成して出力する。論理回路ＬＣ２はＤＱ制御論理回路ＤＱＣＬに対応し、電源電圧ＶDD（ＶCC＞ＶDD）が供給され、クロックＣＬＫＣpが与えられてデータバッファ駆動信号ＱＳＥを生成して出力する。論理回路ＬＣ３は、カラム選択ゲート、データバッファを含む回路に対応する。また、カラムデコーダＣＤ、ＤＱ制御論理回路ＤＱＣＬは、それぞれを構成するトランジスタ特性が異り、製造プロセス等により独立して変動し得るものとする。
【００３０】
カラムデコーダＣＤが出力するカラム選択信号ＣＳＬは、所定時間、図示されていないメモリセルの出力側に接続されたビット線を選択してデータ線に接続するためのパルス状の信号であり、ハイレベルのときの電圧は電源電圧ＶCCと同レベルである。
【００３１】
そして、カラムデコーダＣＤの入力側には、遅延補償回路ＤＣ２、ＣＳＬパルス発生器ＣＳＬＰＧ、ＶDD／ＶCCレベルシフタＬＳ３が直列に挿入されている。
【００３２】
一方、ＤＱ制御論理回路ＤＱＣＬが出力するデータバッファ駆動信号ＱＳＥは、所定時間、データ線に設けられたデータバッファを選択的に駆動するためのパルス状の信号であり、ハイレベルのときの電圧は電源電圧ＶDDと同レベルである。
【００３３】
ＤＱ制御論理回路ＤＱＣＬの入力側には、ＶDD／ＶCCレベルシフタＬＳ１、遅延補償回路ＤＣ１、ＶCC／ＶDDレベルシフタＬＳ２、ＤＱパルス発生器ＤＱＰＧが直列に挿入されている。
【００３４】
ＶDD／ＶCCレベルシフタＬＳ１にクロックＣＬＫＣpが入力されるが、このクロックＣＬＫＣｐはハイレベルのとき電源電圧ＶDDと同じレベルを有する。そこで、ＶDD／ＶCCレベルシフタＬＳ１により、ハイレベルのときの電圧が電源電圧ＶCCと同レベルになるようにシフトされる。
【００３５】
遅延補償回路ＤＣ１は電源電圧ＶCCが供給され、カラムデコーダＣＤと略同一の遅延特性を有するように電気的に等価な回路構成を有し、またカラムデコーダＣＤと同等の特性を有するトランジスタを含むように構成されている。従って、遅延補償回路ＤＣ１から出力されたクロックＣＬＫＣpは、電源電圧ＶCCの変動の影響、あるいはカラムデコーダＣＤを構成するトランジスタと同様に製造プロセス等の変動の影響を受けて遅延することになる。
【００３６】
ＶCC／ＶDDレベルシフタＬＳ２は、遅延補償回路ＤＣ１から出力されたクロックＣＬＫＣpにおけるハイレベルのときの電圧を、電源電圧ＶCCレベルから電源電圧ＶDDレベルにシフトする。
【００３７】
ＤＱパルス発生器ＤＱＰＧは電源電圧ＶDDが供給され、レベルシフタＬＳ２から出力されたクロックＣＬＫＣpにおける立ち上がりエッジを検出してハイレベルになり、クロックＣＬＫＣpのパルス幅より短い所定時間経過後にローレベルに戻る信号を出力する。この信号を用いることで、ＤＱ制御論理回路ＤＱＣＬにおいて、クロックＣＬＫＣpのパルス幅の変動の影響を受けることなく、正確に立ち上がりエッジに同期した動作を実現することができる。
【００３８】
このＤＱパルス発生器ＤＱＰＧからの出力がＤＱ制御論理回路ＤＱＣＬに与えられ、データバッファ駆動信号ＱＳＥを出力する。
【００３９】
一方、遅延補償回路ＤＣ２はクロックＣＬＫＣｐが与えられ、電源電圧ＶDDが供給されて動作し、ＤＱ制御論理回路ＤＱＣＬと略同一の遅延特性を有するように電気的に等価な回路構成を有し、またＤＱ制御論理回路ＤＱＣＬと同等の特性を有するトランジスタを含むように構成されている。従って、遅延補償回路ＤＣ２から出力されたクロックＣＬＫＣpは、電源電圧ＶDDの変動の影響、あるいはＤＱ制御論理回路ＤＱＣＬを構成するトランジスタと同様は製造プロセス等の変動の影響を受けて遅延することになる。
【００４０】
ＣＳＬパルス発生器ＣＳＬＰＧは電源電圧ＶDDが供給され、遅延補償回路ＤＣ２から出力されたクロックＣＬＫＣpにおける立ち上がりエッジを検出してハイレベルになり、クロックＣＬＫＣpのパルス幅より短い所定時間経過後にローレベルに戻る信号を出力する。この信号を用いることで、カラムデコーダＣＤにおいて、クロックＣＬＫＣpのパルス幅の変動の影響を受けることなく、正確に立ち上がりエッジに同期した動作を実現することができる。
【００４１】
ＶDD／ＶCCレベルシフタＬＳ３は、ＣＳＬパルス発生器ＣＳＬＰＧから出力されたパルスにおけるハイレベルを、電源電圧ＶDDレベルから電源電圧ＶCCレベルにシフトする。
【００４２】
カラムデコーダＣＤは、レベルシフタＬＳ３から出力された信号を与えられて、カラム選択信号ＣＳＬを生成して出力する。
【００４３】
本実施の形態によれば、外部から入力された複数の電源電圧が独立に変動することによって生じる複数の論理回路間の遅延の不整合、また複数の特性を有するトランジスタを用いて構成された論理回路間において、各々のトランジスタ特性がプロセス変動等により独立に変動することによって生じる遅延の不整合を排し、回路動作を安定化させ、さらには電子回路の高速動作を可能にすることができる。
【００４４】
（３）  第３の実施の形態
本発明の第３の実施の形態は、図３に示されるように、上記第２の実施の形態におけるカラムデコーダＣＤ及びＤＱ制御論理回路ＤＱＣＬの出力側に具体的な回路を接続したものに相当する。
【００４５】
複数のワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ３とが直交するように配設され、その交点にメモリセルＭＣが配置されたメモリセルアレイＭＣＡが設けられている。
【００４６】
ワード線ＷＬ０〜ＷＬ３は、ローアドレスＲＡを入力されてデコードするローデコーダＲＤによりいずれかが選択される。
【００４７】
ビット線ＢＬ０〜ＢＬ３にはそれぞれカラム選択ゲートＣＳＧ０〜ＣＳＧ３の入力側が設けられており、カラム選択ゲートＣＳＧ０及びＣＳＧ１の出力側はデータ線ＤＱＬ０に、カラム選択ゲートＣＳＧ２及びＣＳＧ３の出力側はデータ線ＤＱＬ１にそれぞれ接続されている。
【００４８】
データ線ＤＱＬ０には、書き込み用のデータバッファＤＢ０、読み出し用のデータバッファＤＢ１が挿入されて入出力線Ｉ／Ｏ０に接続されており、データ線ＤＱＬ１には、書き込み用のデータバッファＤＢ２、読み出し用のデータバッファＤＢ３が設けられて入出力線Ｉ／Ｏ１に接続されている。
【００４９】
カラム選択ゲートＣＳＧ０〜ＣＳＧ３は、カラムアドレスＣＡが入力されるカラムデコーダＣＤが出力したカラム選択信号ＣＳＬにより、選択的に駆動される。
【００５０】
また、出力バッファＤＢ０〜ＤＢ３は、ＤＱ制御論理回路ＤＱＣＬが出力したデータバッファ駆動信号ＱＳＥにより、選択的に駆動される。
【００５１】
例えば、ローデコーダＲＤによりワード線ＷＬ０が立ち上げられ、カラムデコーダＣＤによりビット線ＢＬ０が選択され、データバッファＤＢ０が活性化された場合、ワード線ＷＬ０とビット線ＢＬ０の交点に接続されたメモリセルＭＣに、外部から入出力線Ｉ／Ｏ０を介して入力されたデータが与えられて書き込まれる。データバッファＤＢ１が選択された場合は、このメモリセルＭＣから読み出されたデータが入出力線Ｉ／Ｏ０より外部へ出力される。
【００５２】
本実施の形態によれば、電源電圧ＶCCが供給されて動作するカラムデコーダＣＤから出力されたカラム選択信号ＣＳＬと、電源電圧ＶDDが供給されて動作するＤＱ制御論理回路ＤＱＣＬから出力されたデータバッファ駆動信号ＤＱＬとが、共に電源電圧ＶCC及びＶDDの電源変動の影響を受け、また共にカラムデコーダＣＤを構成するトランジスタの特性及びＤＱ制御論理回路ＤＱＣＬを構成するトランジスタの特性の製造プロセス等の変動の影響を同等に受けるので、これらの変動が生じた場合に略同一の時間で遅延する。このため、カラム選択ゲートＣＳＧ０〜ＣＳＧ３及びデータバッファＤＢ０〜ＤＢ３の動作タイミングを同期させ、誤動作を防止することができる。
【００５３】
このような第２、第３の実施の形態により得られる作用、効果について、従来の半導体記憶装置と比較して説明する。
【００５４】
先ず、従来の半導体記憶装置における二つの出力信号ＣＳＬ、ＱＳＥが電源電圧ＶCC、ＶDDの変動、またカラムデコーダＣＤを構成するトランジスタ、ＤＱ制御論理回路ＤＱＣＬを構成するトランジスタの特性変動の影響を受けて独立に遅延した場合について、それぞれの位相を示した図４を用いて述べる。
【００５５】
本来は、図４（ａ）の点線にそれぞれ示されるように、カラム選択信号ＣＳＬとデータバッファ駆動信号ＱＳＥとは、それぞれのレベルは電源電圧ＶCC、ＶDDと異なるが、位相としては略同一である。これにより、データの読み出し及び書き込みが支障なく行われる。
【００５６】
ところが、カラム選択信号ＣＳＬは電源電圧ＶCCに依存して位相が変化し、電圧が高くなると位相が早まり、低くなると位相が遅くなる。同様に、データバッファ駆動信号ＱＳＥは、電源電圧ＶDDに依存して位相が変化し、電圧が高くなると位相が早まり、低くなると位相が遅くなる。
【００５７】
図４（ｂ）に、電源電圧ＶCCが高く変動し、電源電圧ＶDDが低く変動した場合における信号ＣＳＬ、ＱＳＥの位相の変化を、それぞれ一点鎖線により示す。カラム選択信号ＣＳＬは図中矢印Ａ１の方向（早い方向）へ位相がずれ、データバッファ駆動信号ＱＳＥは図中矢印Ｂ１の方向（遅い方向）へ位相がずれる。これにより、図示されたように場合によっては二つの信号ＣＳＬ、ＱＳＥが重複する期間が存在しなくなり、書き込み又は読み出し動作に支障をきたすこととなる。
【００５８】
逆に、図４（ｃ）に電源電圧ＶCCが低く変動し、電源電圧ＶDDが高く変動した場合における信号ＣＳＬ、ＱＳＥの位相の変化をそれぞれ一点鎖線により示す。カラム選択信号ＣＳＬは図中矢印Ａ２の方向（早い方向）へ位相がずれ、データバッファ駆動信号ＱＳＥは図中矢印Ｂ２の方向（遅い方向）へ位相がずれる。この場合もまた、場合によっては二つの信号ＣＳＬ、ＱＳＥが重複する期間が存在しなくなり、データの書き込み又は読み出し動作に支障をきたすこととなる。
【００５９】
このような位相のずれが生じた場合にも、二つの信号ＣＳＬ、ＱＳＥの重複した期間を確保しようとすると、従来は図４（ｄ）における矢印に示されたようにそれぞれのパルス幅を大きく広げる必要があった。これでは、ＤＲＡＭの高速動作の妨げとなる。
【００６０】
これに対し、上記第２、第３の実施の形態における二つの信号ＣＳＬ、ＱＳＥの位相の変化を図５に示す。図５（ａ）に、信号ＣＳＬ、ＱＳＥの本来の位相及び電圧を示す。
【００６１】
この状態から、電源電圧ＶCCが低下した場合を図５（ｂ）に示す。カラム選択信号ＣＳＬは、矢印Ａ１１に示されたように電圧が低くなり、かつ位相が遅くずれる。データバッファ駆動信号ＱＳＥは、電圧はＶDDと同レベルのまま変化しないが、矢印Ｂ１１で示されたように位相が信号ＣＳＬと同様に遅くずれる。これは、信号ＱＳＥが電源電圧ＶCC及びＶDDの双方に依存し、かつ特性が同じためである。逆に電源電圧ＶCCが高く変動した場合には、カラム選択信号ＣＳＬは電圧が高くなると共に位相が早くずれる。データバッファ駆動信号ＱＳＥは、電圧はＶDDと同レベルであるが位相が同様に早くずれる。よって、いずれの場合も二つの信号ＣＳＬとＱＳＥとの間の重複した期間が確保され、支障なく読み出し及び書き込み動作が行われる。
【００６２】
電源電圧ＶDDが低下した場合は、図５（ｃ）に示されるようである。データバッファ駆動信号ＱＳＥが、矢印Ｂ１２に示されたように電圧が低くなり、かつ位相が遅くずれる。カラム選択信号ＣＳＬは、ＶCCと同レベルを維持するが、矢印Ａ１２で示されたように位相が信号ＱＳＥと同様に遅くずれる。逆に電源電圧ＶCCが高く変動した場合は、データバッファ駆動信号ＱＳＥは電圧が高くなりかつ位相が早くずれる。カラム選択信号ＣＳＬは、電圧はＶCCと同レベルであるが位相が同様に早くずれる。よって、二つの信号ＣＳＬとＱＳＥとの間の重複した期間が確保されて、支障なく動作する。
【００６３】
以上説明したように、上記実施の形態によれば、外部から複数の電源電圧が供給される電子回路あるいは半導体記憶装置において、その電源電圧が独立に変動することによって生じる内部回路の遅延の不整合を排し、回路動作を安定化させ、さらには電子回路の高速動作を可能にすることができる。これは、双方の電源電圧に依存し、かつ同じ特性のトランジスタを用いることによる。また、複数の特性を有するトランジスタから構成される電子回路あるいは半導体記憶装置において、各々のトランジスタ特性がプロセス変動等により独立に変動することによって生じる内部回路の遅延の不整合を排し、回路動作を安定化させ、高速動作を可能にすることができる。
【００６４】
（４）  第４の実施の形態
本発明の第４の実施の形態による半導体記憶装置の構成を、図６に示す。
【００６５】
本実施の形態は、論理回路及び遅延補償回路の構成をより具体化したものに相当する。
【００６６】
論理回路ＬＣ１１、論理回路ＬＣ１２はそれぞれバイナリデコード回路であり、信号１ａ、１ｂを出力する。この信号を入力する論理回路ＬＣ１３は、ＡＮＤ回路としての構成を備えている。そして、これらの論理回路ＬＣ１１〜ＬＣ１３は、全体で４ビットのアドレスＡ＜０＞〜Ａ＜３＞に対するバイナリデコーダを構成している。
【００６７】
論理回路ＬＣ１１の入力側には、電源電圧ＶDDを供給され、アドレスＡ＜０＞及びＡ＜１＞が入力される遅延補償回路ＤＣ１２が挿入され、論理回路ＬＣ１２の入力側には、電源電圧ＶCCが供給され、アドレスＡ＜２＞及びＡ＜３＞が入力される遅延補償回路ＤＣ１１が挿入されている。遅延補償回路ＤＣ１１は、論理回路ＬＣ１１と同様に電源電圧ＶCCが与えられて動作するトランジスタで構成された論理ゲート（ＡＮＤ回路ＡＮ１１、インバータＩＮ１１）を有し、遅延補償回路ＤＣ１２は、論理回路ＬＣ１２と同様に電源電圧ＶDDが与えられて動作するトランジスタで構成された論理ゲート（ＡＮＤ回路ＡＮ１２、インバータＩＮ１２）を有する。
【００６８】
そして、遅延補償回路ＤＣ１１は論理回路ＬＣ１１と略同一の遅延時間が生じるように電気的に等価な構成を有し、遅延補償回路ＤＣ１２は論理回路ＬＣ１２と略同一の遅延時間が生じるように電気的に等価な構成を有する。遅延補償回路ＤＣ１１と論理回路ＬＣ１１、遅延補償回路ＤＣ１２と論理回路ＬＣ１２とは、それぞれ論理上は異なっている。しかし、それぞれの遅延特性は同等である。
【００６９】
本実施の形態における動作について説明する。本実施の形態では、２ビットずつのアドレスＡ＜０＞〜Ａ＜１＞が遅延補償回路ＤＣ１２を介して論理回路ＬＣ１１に入力され、アドレスＡ＜２＞〜Ａ＜３＞が遅延補償回路ＤＣ１１を介して論理回路ＬＣ１２に入力され、論理回路ＬＣ１３において論理積演算が行われて１６ビットの信号：ワード線電位ＷＬ＜０＞〜ＷＬ＜１５＞が出力される。これにより、ある値の組み合わせを有するアドレスＡ＜０＞〜Ａ＜３＞が入力されると、選択的にいずれかのワード線電位ＷＬが論理値「１」となり、他のワード線電位ＷＬは論理値「０」となる。
【００７０】
図７（ａ）に、本実施の形態におけるアドレスＡ＜０：３＞、図７（ｂ）に信号１ａ：Ａ＜０＞ａｎｄＡ＜１＞、図７（ｃ）に信号２ａ：Ａ＜２＞ａｎｄＡ＜３＞、図７（ｄ）〜（ｆ）にワード線電位：ＷＬ＜１５＞、ＷＬ＜０＞、ＷＬ＜３＞の波形の変化をそれぞれ示す。
【００７１】
先ず、アドレスＡ＜０：３＞が図７（ａ）に示されたように、時点ｔ１において論理値「０」から「１」へ同時に変化し、所定時間経過後に「１」から「０」に同時に変化する場合を考える。
【００７２】
論理回路ＬＣ１１の出力信号１ａは、図７（ｂ）に示された波形のように、遅延時間τ１が経過した時点ｔ２において論理値「０」から「１」へ変化し、その後は「１」から「０」へ変化する。同様に、論理回路ＬＣ１２の出力信号は、図７（ｃ）に示された波形のように、遅延時間τ２が経過した時点ｔ２において論理値「０」から「１」へ変化し、その後「１」から「０」へと変化する。
【００７３】
これらの出力信号１ａ、２ａが与えられる論理回路ＬＣ１３から出力される例えばワード線電位ＷＬ＜１５＞は、図７（ｄ）に示されるように、更に遅延時間τ３が経過した時点ｔ３において論理値「０」から「１」へ変化し、その後「１」から「０」に変化する。信号ＷＬ＜０＞は図７（ｅ）に示されるように、時点ｔ３において論理値「１」から「０」へ変化し、その後、「０」から「１」へ変化する。ワード線電位ＷＬ＜３＞は、図７（ｆ）に示されるように、論理値「０」を維持する。
【００７４】
しかし、この図７（ａ）〜（ｆ）にそれぞれ示された入出力信号の波形はいずれも理想上のものであり、論理回路ＬＣ１１からの出力信号１ａに生じる遅延時間τ１と、論理回路ＬＣ１２からの出力信号２ａに生じる遅延時間τ２とは等しく、タイミングにずれが生じない。しかし、電源電圧やトランジスタ特性に変動が生じると、上述したように従来は遅延時間τ１、τ２の間にずれが生じる。
【００７５】
図８（ａ）に示されたように、図７（ａ）と同様なアドレスＡ＜０：３＞が入力された場合、論理回路ＬＣ１１からの出力信号１ａは、図８（ｂ）に示された波形のように図７（ｂ）と同様に、時間τ１だけ遅延して時点ｔ２から立ち上がるとする。
【００７６】
しかし、電源電圧ＶDDが低く変動したことが原因で、論理回路ＬＣ１２からの出力信号２ａ：Ａ＜２＞ａｎｄＡ＜３＞が、図８（ｃ）の波形に示されたように、図７（ｃ）に示された波形とは異なり時間τ２のみならず△τ２だけさらに遅延した時点ｔ２ａから立ち上がるとする。
【００７７】
この結果、本来同期すべき論理回路ＬＣ１１とＬＣ１２との間で不整合が生じる。そして、タイミングがずれた二つの出力信号１ａ：Ａ＜０＞ａｎｄＡ＜１＞と、出力信号２ａ：Ａ＜２＞ａｎｄＡ＜３＞とが入力される論理回路ＬＣ１３から出力されるワード線電位ＷＬ＜１５＞は、図８（ｄ）に示された波形のように、図７（ｄ）に示された波形とは異なり、時点ｔ３より遅れた時点ｔ４において論理「０」から論理「１」へ立ち上がる。これにより、この波形は論理「１」の期間が本来の長さより短くなる。
【００７８】
さらに、このような不整合が生じると、本来ならばワード線電位ＷＬ＜３＞は図７（ｆ）に示された波形のように、論理「０」を維持しなければならないが、図８（ｆ）に示された波形のように、論理値「１」を誤って出力するという現象も発生する。
【００７９】
さらに不整合が大きくなると、論理回路ＬＣ１１からの出力信号１ａと論理回路ＬＣ１２からの出力信号２ａとの間で重複する期間が無くなり、論理回路ＬＣ１３からの出力信号：ワード線電位ＷＬ＜１５＞の波形が論理「０」を維持してしまうという現象も招くことになる。従って、従来の回路では、幅広い電源電圧の範囲における安定した動作は期待できない。
【００８０】
このような問題を解決する本実施の形態における動作波形を図９に示す。図９（ａ）に示されたように、図７（ａ）と同様なアドレスＡ＜０：３＞が入力された場合、論理回路ＬＣ１１からの出力信号１ａ：Ａ＜０＞ａｎｄＡ＜１＞は、図９（ｂ）に示された波形１ｂのように、電源電圧ＶCC及びＶDDの変動及びトランジスタ特性の変動により遅延して立ち上がる。
【００８１】
同様に、論理回路ＬＣ１２からの出力信号２ａ：Ａ＜２＞ａｎｄＡ＜３＞は、図９（ｂ）に示された波形のように、電源電圧ＶCC及びＶDDの変動及びトランジスタ特性の変動により遅延して立ち上がる。
【００８２】
さらに、論理回路ＬＣ１３からの出力信号：ワード線電位ＷＬ＜１５＞、ＷＬ＜０＞は、図９（ｄ）、（ｅ）に示されたように、電源電圧ＶCC及びＶDDの変動やトランジスタ特性の変動によってそれぞれ変化する。
【００８３】
このときの遅延時間を、簡単な数式を用いて説明する。電源電圧やトランジスタ特性の変動が生じていない状態における論理回路ＬＣ１１での標準的な遅延時間をτ１で表し、高電源電圧ＶCCの変動や高電圧用トランジスタの特性変動で生じる遅延時間を△τ１で示す。同様に、電源電圧やトランジスタ特性の変動が生じていない状態における論理回路ＬＣ１２での標準的な遅延時間をτ２で表し、低電源電圧ＶDDの変動や低電圧用トランジスタの特性変動で生じる遅延時間を△τ２で示す。
【００８４】
この場合の論理回路ＬＣ１１の遅延時間はτ１＋△τ１、この論理回路ＬＣ１１と遅延特性が同等である遅延補償回路ＤＣ１２の遅延時間は同じτ１＋△τ１となる。論理回路ＬＣ１２の遅延時間はτ２＋△τ２、この論理回路ＬＣ１２と遅延特性が同等である遅延補償回路ＤＣ１２の遅延時間は同じτ２＋△τ２となる。
【００８５】
この時、２ビットのアドレスＡ＜０：１＞の論理値が変化してから論理回路ＬＣ１１の出力信号の論理値が変化するまでの時間は、（τ２＋△τ２）＋（τ１＋△τ１）で表すことができる。同様に、２ビットのアドレスＡ＜２：３＞の論理値が変化してから論理回路ＬＣ１２の出力信号の論理値が変化するまでの時間は、（τ１＋△τ１）＋（τ２＋△τ２）となる。
【００８６】
この式が示すように、論理回路ＬＣ１１の出力信号１ａの遅延時間と論理回路ＬＣ１２の出力信号２ａの遅延時間とは、高電源電圧ＶCC、低電源電圧ＶDDのいずれか一方のみが変動した場合、及び／又は高電圧用トランジスタ、低電圧用トランジスタの特性のいずれか一方のみが変動した場合であっても、相互に等しくなる。
【００８７】
さらに、電源電圧やトランジスタ特性の変動が生じていない状態における論理回路ＬＣ１３での標準的な遅延時間をτ３で表し、この回路ＬＣ１３に供給されている電源電圧（本実施の形態では高電源電圧ＶCC）の変動や高電圧用トランジスタの特性変動で生じる遅延時間を△τ３とした場合、この論理回路ＬＣ１３からの出力信号：ワード線電位ＷＬ＜０：１５＞の遅延時間は、変動がない場合τ１＋τ２＋τ３であり、変動が生じた場合は△τ１＋△τ２＋△τ３となる。
【００８８】
論理回路ＬＣ１３の出力における、変動がない場合の遅延時間、並びに変動による遅延時間は、遅延補償回路ＤＣ１１、ＤＣ１２を挿入する前に比べて大きくなる。しかし、これによる不利益は、回路全体を高電圧用トランジスタで構成した場合、あるいは低電圧用トランジスタで構成した場合と比較すると小さい。
【００８９】
このように本実施の形態によれば、電源電圧やトランジスタ特性の変動により、論理回路ＬＣ１１における遅延時間と論理回路ＬＣ１２における遅延時間との間に不整合が生じた場合であっても、それぞれの入力側に設けられた遅延補償回路ＤＣ１２、ＤＣ１１の有する作用により、不整合が解消されて論理回路ＬＣ１３からの出カ信号の波形が細く変形したり消滅するといった不具合は発生しない。また、本来論理「０」を維持すべき出力信号が論理値「１」となるような現象も発生することがない。
【００９０】
（５）  第５の実施の形態
本発明の第５の実施の形態について、その構成を示した図１０を用いて説明する。
【００９１】
本実施の形態は、上記第４の実施の形態において、低電圧の信号線を高電圧の回路に接続する際に、その間にＶDD／ＶCCレベルシフタを挿入したものに相当する。今日では、高電源電圧ＶCCとして２．５Ｖ、低電源電圧ＶDDとして１．５Ｖを用いる場合が一般的である。このような場合に、１．５Ｖで駆動する信号線を２．５Ｖ駆動のＣＭＯＳ回路に接続すると、Ｐチャネルトランジスタが完全に遮断状態にならず、電流を流し続けることになる。このような事態を回避するため、信号線の電位を２．５Ｖに昇圧変換するＶDD／ＶCCレベルシフタが必要になる。
【００９２】
しかし、レベルシフタは一般にＰチャネルトランジスタとＮチャネルトランジスタとの電流の駆動能力比を利用した回路である場合が多く、このような構成では遅延時間が高電源電圧ＶCCと低電源電圧ＶDDの電源変動に大きく影響を受けることになる。
【００９３】
そこで本実施の形態では、図１０に示されたように、高電源電圧ＶCCが供給される論理回路ＬＣ１１の入力側にレベルシフタＬＳ１２を挿入し、さらに論理回路ＬＣ１２の入力側に挿入された遅延補償回路ＤＣ１１の入力側にレベルシフタＬＳ１１を挿入している。ここで、二つのレベルシフタＬＳ１１、ＬＳ１２は回路構成が等価であるため、電源電圧ＶCCの変動やトランジスタ特性の変動に対して常に相互に等しい遅延時間が生じることになる。よって、このようなレベルシフタＬＳ１１、ＬＳ１２をそれぞれ論理回路ＬＣ１２、ＬＣ１１の入力側に挿入しても、遅延時間に不整合をもたらすおそれはない。
【００９４】
（６）  第６の実施の形態
本発明の第６の実施の形態による半導体記憶装置について、図１１を用いて説明する。本実施の形態は、本発明をＤＲＡＭに適用した例であり、三つの論理回路ＬＣ３１〜ＬＳ３３のうち論理回路ＬＣ３１はローデコーダ、論理回路ＬＣ３２はセンスアンプ制御回路、論理回路ＬＣ３３はメモリセルアレイ及びセンスアンプに相当する。
【００９５】
そして、上記第５の実施の形態と同様に、論理回路ＬＣ３１の入力側に、遅延補償回路ＤＣ３２、ＶDD／ＶCCレベルシフタＬＳ３２が直列に挿入され、論理回路ＬＣ２の入力側に、ＶDD／ＶCCレベルシフタＬＳ３１、遅延補償回路ＤＣ３１が直列に挿入されている。
【００９６】
ここで、遅延補償回路ＤＣ３１は、論理回路ＬＣ３１と等価な遅延特性を有する構成を有し、遅延補償回路ＤＣ３２は、論理回路ＬＣ３２と等価な遅延特性を有する構成を有する。またレベルシフタＬＳ３１、ＬＳ３２は同一の回路構成を有する。遅延補償回路ＤＣ３１には、その一部にＶCC／ＶDDレベルシフタＬＳ３３を含んでいる。
【００９７】
論理回路ＬＣ３３に含まれるメモリセルにおいて、１つのＤＲＡＭセルが１つのＮチャネルトランジスタＴｒと１つのキャパシタＣＰとからなり、キャパシタＣＰの一端に接続されたストレージノードＳＮがＮチャネルトランジスタＴｒを介してビット線ＢＬに接続される。この構成において、ビット線ＢＬのハイレベルを伝送するためには、ゲート電位をソース電位より少なくともトランジスタＴｒの閾値電圧Ｖth分高くしなければならない。
【００９８】
例えば、最近の技術では、ビット線ＢＬのハイレベルを１．５Ｖ、ワード線ＷＬのハイレベルを３．０Ｖに設定するという例がある。この場合、論理回路を構成する低電圧用トランジスタは低電源電圧１．５Ｖで最適化される。ゲート酸化膜厚は３ｎｍ、チャネル長は１００ｎｍまで微細化され、これにより構成されるＣＭＯＳゲートの信号伝達遅延は３０ｐ秒程度まで高速化される。
【００９９】
一方、ＤＲＡＭセルアレイを構成するＮチャネルトランジスタＴｒ、及び論理回路ＬＣ１（ローデコーダ）を構成するトランジスタは高電圧用トランジスタであって高電源電圧３．０Ｖに最適化される。この場合のゲート酸化膜厚は６ｎｍ、チャネル長は２００ｎｍ程度となる。
【０１００】
仮に、低電圧用トランジスタだけでＤＲＡＭを構成すると、この場合のローデコーダＲＤとメモリセルアレイＭＣＡは、図１３に示されるような構成となる。１つのメモリセルに、NチャネルトランジスタＮＴｒ及びＰチャネルトランジスタＰＴｒと、１つのキャパシタＣＰとを用いる必要が生じる。この結果、正負論理の対のワード線ＷＬｎ及びＷＬｐを配設しなければならなくなる。よって、メモリセルアレイの面積が大幅に増大する。従って、たとえ微細化という面で不利な高電圧用トランジスタをその一部に用いたとしても、簡易な構成とすることができる本実施の形態による回路の方が、高集積化が可能となる。
【０１０１】
次に、本実施の形態における動作タイミングについて説明する。図１２に、本実施の形態における各信号の動作波形を示す。本実施の形態では、論理回路ＬＣ３３のメモリセル及びセンスアンプにおいて、高電圧の信号線（ワード線ＷＬ＜０：３＞と、低電圧の信号線（センスアンプ制御線ＳＥＰｎ、ＳＥＮｐ）とを接続する必要があり、両者の動作タイミングの整合性を確保する必要がある。
【０１０２】
図１２（ａ）に示された波形を有するタイミング信号ＲＡＳｐに同期して、論理回路ＬＣ３１、ＬＣ３２、ＬＣ３３のタイミングが同期される。
【０１０３】
タイミング信号ＲＡＳｐがハイレベルになると、遅延補償回路ＤＣ３２、ＶDD／ＶCCレベルシフタＬＳ３２を介して、図１２（ｂ）に示されたローデコーダ制御信号ＲＳＴｐが生成されて論理回路ＬＣ３１に与えられる。
【０１０４】
論理回路ＬＣ３１に入力されるローアドレスＲＡｔ＜０＞、ＲＡｃ＜０＞、ＲＡｔ＜１＞、ＲＡｃ＜１＞のレベルに従って、図１２（ｃ）に示されたように４本のワード線ＷＬのうちのいずれか一本がハイレベルになる。ここで、ワード線ＷＬは上述したように３．０Ｖまで上昇する。
【０１０５】
いずれかのワード線ＷＬがハイレベルになることによって、メモリセルのストレージノードＳＮとビット線ＢＬとが電気的に接続され、メモリセルに蓄積された電荷量に従って、ビット線対ＢＬｔとＢＬｃとの間に微少な電位差が生じる。
【０１０６】
この後、論理回路ＬＣ３２から出力されたセンスアンプ制御信号ＳＥＮｐ及びＳＥＰｎが図１２（ｂ）に示されたようにハイレベルになり、論理回路ＬＣ３３に含まれるセンスアンプが活性化される。ビット線対ＢＬｔ、ＢＬｃの電位差が増幅され、最終的に１．５Ｖまでになる。
【０１０７】
その後、タイミング信号ＲＡＳｐが図１２（ａ）に示されたようにローレベルになるタイミングに同期して、図１２（ｂ）のようにワード線制御線ＲＳＴｐがローレベルに戻り、図１２（ｃ）のように立ち上がっていたワード線ＷＬの電位がローレベルに戻る。さらに、センスアンプ制御信号ＳＥＮｐがローレベルに戻ることにより、センスアンプは非活性状態になり、ビット線対ＢＬｔ及びＢＬｃは次のセンス動作のために０．７５Ｖにプリチャージされる。
【０１０８】
上述した一連の動作のタイミングを制御することは、メモリの読み出し及び書き込みにおいて非常に重要である。例えば、ワード線ＷＬがハイレベルになってからセンスアンプ制御信号ＳＥＮｐがハイレベルになるまでの時間間隔が短すぎると、ビット線対ＢＬｔ、ＢＬｃの間に生じる電位差が小さ過ぎて、読み出し不良となる。
【０１０９】
逆に、両者の時間間隔が長すぎると、リストア（データの書き戻し動作)の時間が短くなり、ビット線ＢＬｔが１．５Ｖまで達することができずに、データの消失不良となる。
【０１１０】
本実施の形態によれば、高電圧電源ＶCC、低電圧電源ＶDDの独立した電圧変動、あるいは高電圧用トランジスタ、低電圧用トランジスタの独立した特性変動が生じた場合にも、上述のタイミングを最適に制御することが可能であり、誤動作を招くことなく高速動作を実現することができる。
【０１１１】
（７）  第７の実施の形態
本発明の第７の実施の形態について、その構成を示した図１４を用いて説明する。
【０１１２】
本実施の形態は、本発明を半導体記憶装置におけるカラム選択ゲートＣＳＧ４１とデータバッファ（書き込み用データバッファＤ−ＢＦ、読み出し用データバッファＱ−ＢＦ）の制御に用いた例に相当する。
【０１１３】
この場合の論理回路ＬＣ４１はカラムデコーダであり、論理回路ＬＣ４２はパルス発生回路ＰＧ４２及びデータバッファ制御回路ＤＢＣＣ４２であり、論理回路ＬＣ４３はカラム選択ゲートＣＳＧ４１及びデータバッファＤ−ＢＦ、Ｑ−ＢＦである。
【０１１４】
これらの回路の接続関係は、上記第６の実施の形態と同様である。即ち、タイミング信号ＣＬＫｐが遅延補償回路ＤＣ４２、ＶDD／ＶCCレベルシフタＬＳ４２を介して論理回路ＬＣ４１に与えられ、タイミング信号ＣＬＫｐがＶDD／ＶCCレベルシフタＬＳ４１、遅延補償回路ＤＣ４１を介して論理回路ＬＣ４２に与えられ、論理回路ＬＣ４１から出力されたカラム選択信号ＣＳＬｐと、論理回路ＬＣ４２から出力されたデータバッファ駆動信号ＤＳＥｐ、ＱＳＥｐとが論理回路ＬＣ４３に入力される。
【０１１５】
遅延補償回路ＤＣ４１は論理回路ＬＣ４１と同等な遅延特性を有するように電気的に等価な構成を有し、遅延補償回路ＤＣ４２は論理回路ＬＣ４２と同等な遅延特性を有するように電気的に等価な構成を有する。また、ＶDD／ＶCCレベルシフタＬＳ４１、ＬＳ４２は、同一の回路構成を有する。
【０１１６】
最近のＤＲＡＭでは、カラムをアクセスする動作は２００ＭＨｚを超える高速動作が求められるようになっている。同時に、少しでもコストを削減するために、高集積化がより一層求められている。この２つの要求を満たすために最も重要な個所が、カラム選択ゲートの構成とその制御手法である。
【０１１７】
カラム選択ゲートＣＳＧ４１は、センスアンプ領域において、ビット線ＢＬ１本につき１つずつ設けられる。そして、論理回路（カラムデコーダ）ＬＣ４１に入力されるカラムアドレスＣＡに従って、１つのカラム選択線ＣＳＬｐが選択され、これに接続されたカラム選択ゲートＣＳＧ４１が対応するビット線対ＢＬｔ及びＢＬｃとデータ線対ＤＱｔ及びＤＱｃとを電気的に接続する。
【０１１８】
例えば最近の１６Ｍビット混載型ＤＲＡＭでは、１２８本のデータ線に対するビット線の本数は６万５線本に達する。高集積化を実現するためには、カラム選択ゲートは簡易な構成であることが求められ、その一つの構成例がＮチャネルトランジスタをスイッチング素子として用いるものである。
【０１１９】
しかし、この構成では、上記第６の実施の形態で説明した１トランジスタ及び１キャパシタで構成されたＤＲＡＭセルの場合と同様に、カラム選択信号線ＣＳＬｐの電圧をメモリセルのトランジスタの閾値Ｖth分以上に高くしなければならない。よって、カラム選択信号線線ＣＳＬｐは、高電圧線となる。
【０１２０】
一方、１２８本のデータ線を駆動する書き込み用データバッファＤ−ＢＦ及び読み出し用データバッファＱ−ＢＦは高速動作を実現するため、低電源電圧を用いて低電圧用トランジスタで構成することが望ましい。
【０１２１】
ここに、高電圧線のカラム選択信号線ＣＳＬと低電圧線のデータバッファ駆動線ＤＳＥｐ、ＱＳＥｐの駆動のタイミングを合わせる必要が生じる。
【０１２２】
図１５に、この場合の動作波形を示し、本実施の形態における動作について説明する。図１５（ａ）に示された波形を有するタイミング信号ＣＬＫｐに同期して、このＤＲＡＭは動作する。タイミング信号ＣＬＫｐがハイレベルになると、遅延補償回路ＤＣ４２、レベルシフタＬＳ４２を介して図１５（ｃ）に示されたカラムデコーダ制御信号ＣＳＬＥｐが生成され、論理回路ＬＣ４１（カラムデコーダ）に入力される。
【０１２３】
この信号ＣＳＬＥｐに同期し、論理回路ＬＣ４１に入力されるカラムアドレスＣＡｔ＜０＞、ＣＡｃ＜０＞、ＣＡｔ＜１＞、ＣＡｃ＜１＞に従って、図１５（ｃ）に示されたように１本のカラム選択信号線ＣＳＬｐがハイレベルになる。ここで、カラム選択信号線ＣＳＬｐは、上述したように２．５Ｖという高い電位まで到達する。
【０１２４】
カラム選択信号線ＣＳＬｐがハイレベルになることによって、ビット線対ＢＬｔ、ＢＬｃとデータ線対ＤＱｔ、ＤＱｃとが電気的に接続される。
【０１２５】
それと同時に、論理回路ＬＣ４２から出力される、書き込み用データバッファＤ−ＢＦ、あるいは読み出し用データバッファＱ−ＢＦを活性化するデータバッファ駆動信号線ＤＳＥｐ、あるいはＱＳＥｐがハイレベルになる。この動作は、最近では１〜２ｎｓで完了することができる。また、この状態で放置すると余分な貫通電流が発生することもあり、カラム選択信号線ＣＳＬを自己整合的に非活性化し、同時に書き込み用データバッファＤ−ＢＦ、読み出し用データバッファＱ−ＢＦを非活性化するためのタイミングを、論理回路ＬＣ２に含まれるパルス発生回路ＰＧ４２が制御する。
【０１２６】
上記第６の実施の形態と同様に、本実施の形態においても上述した一連の動作のタイミングを制御することが非常に重要である。高速動作を目指すためには、パルス幅を短くする必要がある。例えば、２００ＭＨｚの動作を目指すためには、素子の特性のばらつきや揺ぎを考慮すると、パルス幅の設定値は２ｎｓ以下でなければならない。
【０１２７】
その一方で、パルス幅が短すぎても、動作不良を招くこととなる。読み出し動作においては、データ線に十分な電位が発生していない段階で読み出し用データバッファＱ−ＢＦを動作させると、読み出し不良となる。また、書き込み動作においては、ビット線対ＢＬｔ、ＢＬｃの電位の高低関係を反転させることができずに書き込み不良となる。このような動作不良が起きる原因には、パルス幅が短すぎる場合の他に、カラム選択信号線ＣＳＬｐとデータバッファ駆動信号ＱＳＥｐ、ＤＳＥｐとの間のタイミングの不整合が原因となることがある。
【０１２８】
これに対し、本実施の形態によれば、論理回路ＬＣから出力されるカラム選択信号ＣＳＬｐと、論理回路ＬＣ２から出力されるデータバッファ駆動信号ＱＳＥｐ及びＤＳＥｐとのタイミングの整合性を、二つの電源電圧ＶCC、ＶDDが独立して変動した生じた場合、また両者を構成する高電圧用トランジスタ、低電圧用トランジスタの特性が独立してばらついた場合であっても確保することが可能である。これにより、パルス幅や遅延時間等に対して余分な余裕を必要とすることなく安定した回路動作を実現することができる。
【０１２９】
上述した実施の形態はいずれも一例であり、本発明を限定するものではない。例えば、上記第２〜第７の実施の実施の形態ではＤＲＡＭを例に挙げて説明している。しかし、本発明はＤＲＡＭに限らず、複数の電源電圧が供給されて動作し、かつ動作を同期する必要がある二つの回路を有する装置に幅広く適用することが可能である。
【０１３０】
【発明の効果】
以上説明したように、本発明の電子回路及び半導体記憶装置は、第１、第２の電源電圧がそれぞれ供給されて動作する第１、第２の論理回路の入力側に、それぞれ第２、第１の電源電圧が供給され、あるいは第２、第１の論理回路を構成するトランジスタと同等の特性を有するトランジスタを含む第２、第１の遅延補償回路を挿入したことにより、相互に独立して変動し得る電源変動やトランジスタ特性の変動の影響が相殺されて、第１、第２の論理回路からの出力が共に第１及び第２の電源電圧、あるいは第１及び第２の論理回路のトランジスタ特性の影響を共に受けて遅延するので、後段に接続される回路の誤動作を防止し動作の安定化かつ高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による電子回路の構成を示したブロック図。
【図２】本発明の第２の実施の形態による半導体記憶装置の構成を示したブロック図。
【図３】本発明の第３の実施の形態による半導体記憶装置の構成を示したブロック図。
【図４】従来の半導体記憶装置における二つの信号の遅延による位相のずれを示した説明図。
【図５】上記第２、又は第３の実施の形態による半導体記憶装置における信号の遅延特性を示した説明図。
【図６】本発明の第４の実施の形態による半導体記憶装置の構成を示した回路図。
【図７】半導体記憶装置における理想状態での信号の波形の変化を示すタイムチャート。
【図８】従来の半導体記憶装置における信号の波形の変化を示すタイムチャート。
【図９】上記第４の実施の形態による半導体記憶装置における信号の波形の変化を示すタイムチャート。
【図１０】本発明の第５の実施の形態による半導体記憶装置の構成を示した回路図。
【図１１】本発明の第６の実施の形態による半導体記憶装置の構成を示した回路図。
【図１２】同第６の実施の形態による半導体記憶装置における信号の波形の変化を示すタイムチャート。
【図１３】低電圧用トランジスタで構成されたＣＭＯＳ−ＤＲＡＭセルアレイの構成を示した回路図。
【図１４】本発明の第７の実施の形態による半導体記憶装置の構成を示した回路図。
【図１５】同第７の実施の形態による半導体記憶装置における信号の波形の変化を示すタイムチャート。
【符号の説明】
ＤＣ１〜ＤＣ２、ＤＣ１１〜ＤＣ１２、ＤＣ３１〜ＤＣ３２、ＤＣ４１〜ＤＣ４２  遅延補償回路
ＬＣ１〜ＬＣ３、ＬＣ１１〜ＬＣ１３、ＬＣ３１〜ＬＣ３３、ＬＣ４１〜ＬＣ４３  論理回路
INPUT  入力信号
OUT１、OUT２  出力信号
CLKCp  クロック
ＬＳ１、ＬＳ３、ＬＳ１１〜ＬＳ１２、ＬＳ３１〜ＬＳ３２、ＬＳ４１〜ＬＳ４２  ＶDD／ＶCCレベルシフタ
ＬＳ２、ＬＳ３３  ＶCC／ＶDDレベルシフタ
ＣＳＬＰＧ  ＣＳＬパルス発生器
ＤＱＰＧ  ＤＱパルス発生器
ＣＤ  カラムデコーダ
ＤＱＣＬ  ＤＱ制御論理回路
ＣＳＬ０〜ＣＳＬ３  カラム選択線
ＤＱＬ０〜ＤＱＬ１  データ線
Ｉ／Ｏ０〜Ｉ／Ｏ１  入出力線
ＲＤ  ローデコーダ
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
ＢＬ０〜ＢＬ３  ビット線
ＷＬ０〜ＷＬ３  ワード線
ＣＳＧ０〜ＣＳＧ３  カラム選択ゲート
ＳＮ  ストレージノード
Ｄ−ＢＦ  書き込み用バッファ
Ｑ−ＢＦ  読み出し用バッファ
ＰＧ  パルス発生回路
ＳＥＰｎ、ＳＥＮｐ  センスアンプ制御線
ＢＬｔ、ＢＬｃ  ビット線
ＣＰ  キャパシタ
ＤＢ０〜ＤＢ３  データバッファ
Ｆ／Ｆ  フリップフロップ
【図１】
0003908493.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003908493.tif 000009
【図９】
0003908493.tif 000010
【図１０】
0003908493.tif 000011
【図１１】
0003908493.tif 000012
【図１２】
0003908493.tif 000013
【図１３】
0003908493.tif 000014
【図１４】
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【図１５】
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