(57)【特許請求の範囲】
【請求項１】
複数のセルの中の選択したセルをプリチャージした後、前記プリチャージを停止することにより、前記選択したセルからＢＩＴ信号によってセルデータを読み出すＮＡＮＤ方式のＭＲＯＭ回路において、
前記セルを選択するトランジスタに接続したセルデータ読み出しラインに接続され、前記セルデータ読み出しラインがハイレベルからローレベルに変化する際に、当該セルデータ読み出しラインから電荷を引き抜く高速化回路と、
セルデータ読み出しライン上の電位であるＰＲＥＢＩＴ信号を保持するための保持回路と、を具備し、
前記高速化回路が、前記プリチャージを制御するプリチャージ信号と前記セルデータ読み出しライン上の信号のＮＯＲを取るＮＯＲ回路と、前記セルデータ読み出しラインと接地電位の間に挿入されて前記ＮＯＲ回路の出力によりオンオフされるトランジスタとで構成され、プリチャージ期間以外に動作して前記セルデータ読み出しラインへ前記ＰＲＥＢＩＴ信号を出力し、
前記保持回路が、前記ＰＲＥＢＩＴ信号を選択的に反転するクロックドインバータと、前記クロックドインバータよりの出力を反転するインバータと、選択信号と前記インバータの出力とのＮＡＮＤを取るＮＡＮＤ回路と、前記ＮＡＮＤ回路の出力によってオン・オフして前記ＰＲＥＢＩＴ信号を前記セルデータ読み出しラインへ供給するトランジスタとで構成され、
前記ＮＯＲ回路の回路閾値が、前記ＰＲＥＢＩＴ信号の前記保持回路の前記クロックドインバータの回路閾値以上であることを特徴とするＭＲＯＭ回路。
【請求項２】
前記高速化回路の動作タイミングを早めて前記ＢＩＴ信号、ＰＲＥＢＩＴ信号の確定時間を大幅に短縮したことを特徴とする請求項１に記載のＭＲＯＭ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マイクロコンピュータシステムで使用されるＮＡＮＤ方式のＭＲＯＭ回路に係り、特に選択したセルからデータを読み出す際のセルデータ確定方法に関する。
【０００２】
【従来の技術】
図９は、ＮＡＮＤ方式のＭＲＯＭ回路の従来回路例を示した図である。ＮＡＮＤ方式のＭＲＯＭ回路で必要とされる基本信号は、ＲＯＭアドレス入力信号ＩＡｎ、ＲＯＭデータ出力信号ＩＤＢ３１、読み出し制御用信号ＲＤ、チップセレクト制御用信号ＲＯＭＣＳ、ストップ状態制御用信号ＴＥである。更に、マイクロコンピュータシステムでのＮＡＮＤ方式のＭＲＯＭ回路の場合は、システムクロック群のＦＰＨ、ＰＨ１、ＰＨ２を使用する。
【０００３】
図１０は上記したＮＡＮＤ方式のＭＲＯＭ回路の動作タイミングチャート図である。ＮＡＮＤ方式のＭＲＯＭ回路は、システムクロックのＦＰＨで区画される順序で動作し、Ｔ１期間はアドレス確定／ＲＯＭＣＳ確定期間、Ｔ２期間はプリチャージ期間、Ｔ３期間はＭＲＯＭデータ確定期間、Ｔ４期間はＭＲＯＭデータＬＡＴＣＨ期間、Ｔ５期間はシステムバスへの読み出し期間の順番で動作する。
【０００４】
以下、上記したＮＡＮＤ方式のＭＲＯＭ回路の詳細動作について図１０を参照して説明する。ストップ状態制御用信号ＴＥが“１”及び、システムクロックＦＰＨ、ＰＨ１、ＰＨ２（図１０（Ａ）、（Ｂ）、（Ｃ）、）が制御回路１に供給されている状態で、ＭＲＯＭ回路動作可能となる。この時、別途、ＣＰＵアドレスバス信号から作成したＲＯＭアドレスの領域を示すチップセレクト制御用信号ＲＯＭＣＳ（図１０（Ｅ））が制御回路１に入力される。チップセレクト制御用信号ＲＯＭＣＳは、ＣＬ７〜０発生回路２、ＤＩＳ１〜０発生回路５にも入力される。
【０００５】
これにより、制御回路１はプリチャージ用の制御信号ＰＲＥ“１”を作り（図１０（Ｋ））、ＲＯＭアドレス入力信号ＩＡｎからデコードした信号ＨＡ０からＨＡ３を出力する（図１０（Ｇ））。この場合、信号ＨＡ０が“１”であるため、ＮＡＮＤ６の出力ＰＲＣＶが“０”に成り（図１０（Ｌ））、Ｐ型トランジスタ７をオンにする。この時、ＤＩＳ１〜０の発生回路５から発生されるＤＩＳ０は“０”になっているため（図１０（Ｍ））、トランジスタ１０はオフである。
【０００６】
一方、この時、ＣＬ７〜０発生回路２はＲＯＭアドレス入力ＩＡｎ信号よりアドレスＣＬ０〜ＣＬ７を発生し（図１０（Ｈ））、ＳＥＬｎ〜０発生回路３はＲＯＭアドレス入力信号ＩＡｎよりセレクト信号ＳＥＬ０〜ＳＥＬｎを発生し（図１０（Ｉ））、ＷＬ７〜０発生回路４はＲＯＭアドレス入力信号ＩＡｎよりワード線信号ＷＬ０〜ＷＬ７を発生する（図１０（Ｊ））。
【０００７】
この例では、アドレス信号ＣＬ０が“１”で他のＣＬは“０”であるため，トランジスタ８がオンになると共に、ＳＥＬｎ〜０発生回路３はセレクト信号ＳＥＬｎが“１”で他のＳＥＬ０は“０”であるため、トランジスタ９がオンになる。この時、ＷＬ７〜０発生回路４はＳＥＬｎで選択されたメモリセル９−１のトランジスタ群にワード信号ＷＬ０〜ＷＬ７を入力し、これらトランジスタをオン、オフする。
【０００８】
この例では、ＷＬ０が“０”で、他のＷＬが“１”であり、しかも、ＷＬ０ラインのトランジスタ９１のドレイン−ソース間に接続データ有りのため、メモリセル９−１のトランジスタ群が全てオンになる。これにより、ＶＤＤがトランジスタ７、８、９を介してメモリセル９−１のトランジスタ群の全てに印加される。これにより、トランジスタ８のドレインラインのＰＲＥＢＩＴが“１”になって、この“１”がＮＡＮＤ１２、クロックドインバータ１３、インバータ１４から成る保持回路に保持され、それにより、トランジスタ１１がオンになる。
【０００９】
その後、プリチャージ用の制御信号ＰＲＥが“０”になると、ＮＡＮＤ６の出力ＰＲＣＶが“０”になってトランジスタ７がオフになると共に、ＤＩＳ１〜０発生回路５の信号ＤＩＳ０が“１”となって、トランジスタ１０がオンになる。これにより、上記メモリセル９−１のトランジスタ群を介してＢＩＴ線の電荷がディスチャージされると共に、トランジスタ８を介して電荷がディスチャージされ、データ読み出しラインのＰＲＥＢＩＴが“０”になる。この際、ＰＲＥＢＩＴ線のディスチャージレベルがクロックドインバータ１３の閾値以下に遷移した時点で、クロックドインバータ１３のＶＯＴＶレベルが“０”から“１”に変化する。
【００１０】
次に、Ｔ４期間時に制御回路１に読み出し制御用信号ＲＤが入力されると共に、ＡＣＴＥ２が“１”となり（図１０（Ｑ））、上記した保持回路に保持されたＶＯＴＶ“１”（図１０（Ｐ））がラッチ１５に入力され保持される。次に、Ｔ５期間時に制御回路１で生成されるＩＤＢｎ読み出し制御信号ＣＳＲＤが“１”となり、ラッチ１５（ＶＯＴＶの反転信号）データ“０”がトライステートバッファ１６からＩＤＢ３１に出力される。
【００１１】
図１１は上記したプリチャージ後にそれが切れる過程でＮＡＮＤ６の出力ＰＲＣＶが“０”から“１”に変化し、セルデータが“０”に確定するまでの遷移状態を示した波形図である。まず、ＰＲＣＶがローレベル“０”でメモリセルがプリチャージされると、上記したデータ読み出しラインのＰＲＥＢＩＴがハイレベル“１”になる。その後、ＰＲＣＶがハイレベル戻って、プリチャージが切れると、メモリセルを通してディスチャージが起こってＰＲＥＢＩＴがハイレベルから徐々にローレベルに落ちていく。
【００１２】
ＰＲＥＢＩＴがあるレベルまで落ちると、上記した保持回路の出力であるＶＯＴＶがローレベルから立上がり、ＶＯＴＶがハイレベルになって行く。ＶＯＴＶがハイレベルになると、セルデータが“０”に確定する。この時、トランジスタ８のドレイン側の電位であるＢＩＴも徐々にローレベルに下降していく。この傾向は、ビット線６０の寄生容量ＣＢＩＴが大きくなったり、或いは低電圧動作時に顕著になり、ＭＲＯＭ回路のデータ読み出し速度が益々遅くなる。
【００１３】
【発明が解決しようとする課題】
上記した従来のＮＡＮＤ方式のＭＲＯＭ回路では、プリチャージが切れてからセルデータが“０”に確定するまでの遷移状態では、図１１に示す如くＢＩＴ信号、ＰＲＥＢＩＴ信号の立下りが緩やかで、出力ＶＯＴＶの確定時間＝１８．３ｎ秒と遅延量が大きいため、高速マイコンシステムでの使用不可能という問題があった。
【００１４】
又、従来回路例では、ＰＲＥＢＩＴ信号の立下りが緩やかなため、ラッチ１５の入力ＶＯＴＶのＧＮＤレベルの浮きｍａｘ＝０．５Ｖ、ＶＤＤレベルの浮きｍａｘ＝０．５Ｖとなり、保持回路のクロックドインバータ１３以降でのリーク電流が増大するという問題が発生していた。
【００１５】
更に、従来回路例では、保持回路のクロックドインバータ１３の出力ＶＯＴＶの立上がりが緩やかなため、ラッチ１５のデータセットアップ時間が大幅に削減されてしまうという問題が発生していた。
【００１６】
上記したＮＡＮＤ方式の従来回路例では、ＮＯＲ方式のＭＲＯＭ回路に対して、スピード的に約１／４程度と大幅に劣っているという致命的問題も有していた。
【００１７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、プリチャージが切れてからセルデータ“０”に確定するまでの時間の大幅短縮とデータセットアップ時間の大幅削減を実現して、動作スピードを向上させることができると共に、リーク電流の抑制を行うことができるＭＲＯＭ回路及びセルデータ確定方法を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の特徴は、複数のセルの中の選択したセルをプリチャージした後、前記プリチャージを停止することにより、前記選択したセルからＢＩＴ信号によってセルデータを読み出すＮＡＮＤ方式のＭＲＯＭ回路において、前記セルを選択するトランジスタに接続したセルデータ読み出しラインに接続され、前記セルデータ読み出しラインがハイレベルからローレベルに変化する際に、当該セルデータ読み出しラインから電荷を引き抜く高速化回路と、セルデータ読み出しライン上の電位であるＰＲＥＢＩＴ信号を保持するための保持回路と、を具備し、前記高速化回路が、前記プリチャージを制御するプリチャージ信号と前記セルデータ読み出しライン上の信号のＮＯＲを取るＮＯＲ回路と、前記セルデータ読み出しラインと接地電位の間に挿入されて前記ＮＯＲ回路の出力によりオンオフされるトランジスタとで構成され、プリチャージ期間以外に動作して前記セルデータ読み出しラインへ前記ＰＲＥＢＩＴ信号を出力し、前記保持回路が、前記ＰＲＥＢＩＴ信号を選択的に反転するクロックドインバータと、前記クロックドインバータよりの出力を反転するインバータと、選択信号と前記インバータの出力とのＮＡＮＤを取るＮＡＮＤ回路と、前記ＮＡＮＤ回路の出力によってオン・オフして前記ＰＲＥＢＩＴ信号を前記セルデータ読み出しラインへ供給するトランジスタとで構成され、前記ＮＯＲ回路の回路閾値が、前記ＰＲＥＢＩＴ信号の前記保持回路の前記クロックドインバータの回路閾値以上であることにある。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明のＭＲＯＭ回路の一実施の形態に係る構成を示したブロック図である。本例のＭＲＯＭ回路は、制御回路１、ＣＬ７〜０発生回路２、ＳＥＬｎ〜０発生回路３、ＷＬ７〜０発生回路４、ＤＩＳ１〜０発生回路５、ＮＡＮＤ６、トランジスタ７、８、メモリセル９−１、９−２、…、トランジスタ１０、１１、信号の保持回路を構成するクロックドインバータ１３、インバータ１４、ＮＡＮＤ１２、ＭＲＯＭデータラッチ回路１５、出力バッファ１６及び高速化回路３０を有している。尚、高速化回路３０はＮＯＲ１８、Ｎ型トランジスタ１７から成り、セルデータ読み出しライン（ＰＲＥＢＩＴライン）２２とプリチャージライン２１に接続されている。
【００２４】
尚、図１に示した制御回路１、ＣＬ７〜０発生回路２、ＳＥＬｎ〜０発生回路３、ＷＬ７〜０発生回路４、ＤＩＳ１〜０発生回路５の詳細構成例をそれぞれ図２、図３、図４、図５、図６に示してある。
【００２５】
次に本実施形態の動作について図７のタイミングチャートを参照して説明する。ＮＡＮＤ方式のＭＲＯＭ回路は、システムクロックのＦＰＨ（図７（Ａ））で区画される順序で動作し、Ｔ１期間はアドレス確定／ＲＯＭＣＳ確定期間、Ｔ２期間はプリチャージ期間、Ｔ３期間はＭＲＯＭデータ確定期間、Ｔ４期間はＭＲＯＭデータＬＡＴＣＨ期間、Ｔ５期間はシステムバスへの読み出し期間の順番で動作する。
【００２６】
ストップ状態制御用信号ＴＥが“１”及び、図７（Ａ）、（Ｂ）、（Ｃ）に示すように、システムクロックＦＰＨ、ＰＨ１、ＰＨ２が制御回路１に供給されている状態で、ＭＲＯＭ回路動作可能となる。この時、別途、ＣＰＵアドレスバス信号から生成したＲＯＭアドレスの領域を示すチップセレクト制御用信号ＲＯＭＣＳ（図７（Ｅ））が制御回路１に入力される。このチップセレクト制御用信号ＲＯＭＣＳは、ＣＬ７〜０発生回路２、ＤＩＳ１〜０発生回路５にも入力される。
【００２７】
これにより、制御回路１はプリチャージ用の制御信号ＰＲＥ“１”（図７（Ｋ））を作ると共に、ＲＯＭアドレス入力信号ＩＡｎからデコードした信号ＨＡ０からＨＡ３を出力する。この場合、信号ＨＡ０が“１”であるため、ＮＡＮＤ６の出力ＰＲＣＶ（図７（Ｌ））が“０”になり、Ｐ型トランジスタ７をオンにする。この時、ＤＩＳ１〜０の発生回路５から発生されるＤＩＳ０は“０”になっているため、トランジスタ１０はオフである。
【００２８】
一方、この時、ＣＬ７〜０発生回路２はＲＯＭアドレス入力信号ＩＡｎよりアドレスＣＬ０〜ＣＬ７（図７（Ｈ））を発生し、ＳＥＬｎ〜０発生回路３はＲＯＭアドレス入力信号ＩＡｎよりセレクト信号ＳＥＬ０〜ＳＥＬｎ（図７（Ｉ））を発生し、ＷＬ７〜０発生回路４はＲＯＭアドレス入力信号ＩＡｎよりワード線信号ＷＬ０〜ＷＬ７（図７（Ｊ））を発生する。
【００２９】
この例では、アドレス信号ＣＬ０が“１”で他のＣＬは“０”であるため、トランジスタ８がオンになると共に、ＳＥＬｎ〜０発生回路３はセレクト信号ＳＥＬｎが“１”で他のＳＥＬ０は“０”であるため、トランジスタ９がオンになる。この時、ＷＬ７〜０発生回路４はＳＥＬｎで選択されたメモリセル９−１のトランジスタ群にワード信号ＷＬ０〜ＷＬ７を入力し、これらトランジスタをオン、オフする。
【００３０】
この例では、ＷＬ０が“０”で、他のＷＬが“１”であり、しかも、ＷＬ０ラインのトランジスタ９１のドレイン−ソース間に接続データ有りのため、メモリセル９−１のトランジスタ群が全てオンになる。これにより、ＶＤＤがトランジスタ７、８、９を介してメモリセル９−１のトランジスタ群の全てに印加される。そのため、トランジスタ８のドレインラインのＰＲＥＢＩＴ（図７（Ｏ））が“１”になって、この“１”がＮＡＮＤ１２、クロックドインバータ（受け回路）１３、インバータ１４から成る保持回路に保持され、それにより、トランジスタ１１がオンになる。
【００３１】
その後、プリチャージ用の制御信号ＰＲＥが“０”になると、ＮＡＮＤ６の出力ＰＲＣＶが“０”になってトランジスタがオフになると共に、ＤＩＳ１〜０発生回路５の信号ＤＩＳ０が“１”となって、トランジスタ１０がオンになる。これにより、上記メモリセル９−１のトランジスタ群を介してＢＩＴ線の電荷がディスチャージされると共に、トランジスタ８を介して電荷がディスチャージされ、メモリセルデータ読み出しラインのＰＲＥＢＩＴが“０”になる。この際、ＰＲＥＢＩＴ線のディスチャージレベルが高速化回路３０のＮＯＲ１８の閾値以下に遷移した時点で、クロックドインバータ１３のＶＯＴＶレベルが“０”から“１”に変化する。
【００３２】
次に、Ｔ４期間時に制御回路１に読み出し制御用信号ＲＤ（図７（Ｆ））が入力されると共に、ＡＣＴＥ２（図７（Ｒ））が“１”となり、上記した記憶回路に保持されたＶＯＴＶ（図７（Ｑ））“１”がラッチ１５に入力され保持される。次に、Ｔ５期間時に制御回路１で生成されるＩＤＢｎ読み出し制御信号ＣＳＲＤ（図７（Ｓ））が“１”となり、ラッチ１５（ＶＯＴＶの反転信号）データ“０”が、トライステートバッファ１６からＩＤＢ３１に出力される。
【００３３】
ここで、高速化回路３０の動作について説明する。プリチャージ期間、高速化回路３０のＮＯＲ１８のセルデータ読み出しライン２２に接続されている入力は“１”で、ライン２１に接続されている入力も“１”であるため、その出力は  “０”である。そのため、トランジスタ１７はオフとなっていて、上記動作に影響を与えることはない。その後、プリチャージが切れると、ＮＯＲ１８のライン２１に接続されている入力は“０”となるが、セルデータ読み出しライン２２に接続されている入力は選択されたメモリセルから“０”が読み出された場合に、“０”になる。これにより、ＮＯＲ１８の出力であるＣＮＴが“１”となって、トランジスタ１７がオンになり、ライン２２を急速にローレベルにする。メモリセルから“１”が読み出された場合は、ＮＯＲ１８の出力であるＣＮＴが“０”のままであるため、トランジスタ１７はオフを維持する。
【００３４】
図８は上記したプリチャージ後にそれが切れる過程でＮＡＮＤ６の出力ＰＲＣＶが“０”から“１”に変化し、セルデータが“０”に確定するまでの遷移状態を示した波形図である。まず、ＰＲＣＶがローレベル“０”でメモリセルがプリチャージされると、上記したセルデータ読み出しライン２２のＰＲＥＢＩＴがハイレベル“１”になる。その後、ＰＲＣＶがハイレベルに戻って、プリチャージが切れると、メモリセルを通してディスチャージが起こり、ＰＲＥＢＩＴがハイレベルから最初は徐々にローレベルに落ちていくが、あるところまで下がると、上記した高速化回路３０のトランジスタ１７がオンになって、急峻にローレベルになる。ＰＲＥＢＩＴが急速にローレベルになると、上記した記憶回路の出力であるＶＯＴＶはローレベルから急速に立上がり、直ぐにハイレベルになる。ＶＯＴＶがハイレベルになると、セルデータが“０”に確定する。この時、トランジスタ８のソース側の電位であるＢＩＴも急速にローレベルに下降する。
【００３５】
上記したように図２は制御回路１の詳細図であるが、本例では、ＮＡＮＤ４１、４２、ＡＮＤ４３の簡単な回路により、ＴＥ、ＰＨ１、ＰＨ２、ＦＰＨ、ＲＯＭＣＳからＰＲＥ、ＡＣＴＥ２信号を作成し、これら信号により、プリチャージのオン、オフ及びラッチ１５が制御されて、メモリセルからデータが読み出される。即ち、ＲＯＭＣＳ、ＴＥが“１”であるため、ＰＨ１が“１”で、ＦＰＨが“１”でＮＡＮＤ４１が“０”の時、ＮＡＮＤ４２が“１”となって、ＰＲＥが“１”で、プリチャージとなる。ＦＰＨ、ＴＥ、ＰＨ２、ＲＯＭＣＳが“１”の時、ＡＮＤ４３が“１”となって、ＡＣＴＥ２が“１”となる。尚、図３〜図６の詳細回路図の構成は従来と同じである。
【００３６】
本実施の形態によれば、プリチャージが切れた後、ＰＲＥＢＩＴが“０”方向に変化するような場合、高速化回路３０により、ライン２１を急速にローレベルとするため、プリチャージが切れてからセルデータが“０”に確定するまでの時間を大幅に短縮することができる。そのため、クロックドインバータ１３出力のラッチ１５のデータセットアップ時間を大幅に削減することができ、データ読み出しスピードを著しく向上させることができる。又、ビット線６０の寄生容量ＣＢＩＴが大きくなったり、或いは低電圧動作時でも、高速化回路３０により、ＭＲＯＭ回路のデータ読み出し速度を早くすることができ、高速動作が要求されるマイクロコンピュータで使用することを可能とする。
【００３７】
ここで、本例は従来回路に比較して、ＮＯＲ１８の回路閾値ＶＴＨＣ２とクロックドインバータ１３の閾値ＶＴＨＣ１の閾値差を広げることにより、ＭＲＯＭデータ“０”の確定時間の時間調整を行うことができる。例えば、ＶＴＨＣ２≒ＶＴＨＣ１、ＶＤＤ＝３．０Ｖ、ＶＴＨＰ／Ｎ＝Ｈ／Ｌ、Ｔａ＝８５℃、ＣＢＩＴ＝０．５５ｐＦ（５１２ＫＢ相当）の条件で、６．４ｎ秒分の確定時間を短縮することができる。更に、ＮＯＲ１８の閾値ＶＴＨＣ２＞クロックドインバータ１３の閾値ＶＴＨＣ１を設定することにより、高速化回路３０の動作タイミングを早めてＭＲＯＭデータ“０”の確定時間を大幅に短縮化できる。但し、高速化回路３０の動作タイミングを余り早くすると、ＰＲＥＢＩＴ線の僅かの変化で高速化回路３０が動作してしまい、誤動作の恐れが出て来る。
【００３８】
又、ＢＩＴ信号、ＰＲＥＢＩＴ信号の立ち下がりが急峻になるため、クロックドインバータ１３のＧＮＤレベルからの浮き時間を短時間とすることができ、この間のリーク電流を低減することができる。
【００３９】
更に、制御回路１におけるＰＲＥ、ＡＣＴＥ２信号を作成する回路部分の規模を図３に示すように簡単化することができる。
【００４０】
尚、本発明は上記実施の形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。
【００４１】
【発明の効果】
以上詳細に説明したように、本発明によれば、セルデータ読み出しラインに高速化回路を挿入することにより、プリチャージが切れてからセルデータが“０”に確定するまでの時間を大幅短縮でき、同時にデータセットアップ時間を大幅に削減できるので、データ読み出しスピードを向上させることができる。更に、ＭＲＯＭデータのラッチ回路以降でのリーク電流を抑制することができる。
【図面の簡単な説明】
【図１】本発明のＭＲＯＭ回路の一実施の形態に係る構成を示したブロック図である。
【図２】図１に示した制御回路の詳細構成例を示した回路図である。
【図３】図１に示したＣＬ７〜０発生回路の詳細構成例を示した回路図である。
【図４】図１に示したＳＥＬｎ〜０発生回路の詳細構成例を示した回路図である。
【図５】図１に示したＷＬ７〜０発生回路の詳細構成例を示した回路図である。
【図６】図１に示したＤＩＳ１〜０発生回路の詳細構成例を示した回路図である。
【図７】図１に示したＭＲＯＭ回路の読み出し動作を示したタイミングチャートである。
【図８】図１に示したＭＲＯＭ回路のプリチャージとそれが切れる過程でのセルデータ確定までの動作を示した波形図である。
【図９】従来のＮＡＮＤ方式のＭＲＯＭ回路の構成例を示したブロック図である。
【図１０】図９に示したＭＲＯＭ回路の読み出し動作を示したタイミングチャートである。
【図１１】図９に示したＭＲＯＭ回路のプリチャージとそれが切れる過程でのセルデータ確定までの動作を示した波形図である。
【符号の説明】
１  制御回路
２  ＣＬ７〜０発生回路
３  ＳＥＬｎ〜０発生回路
４  ＷＬ７〜０発生回路
５  ＤＩＳ１〜０発生回路
６、１２  ＮＡＮＤ
７、８、９、１０、１１、９１  トランジスタ
９−１、９−２、…  メモリセル
１３  クロックドインバータ
１４  インバータ
１５  ＭＲＯＭデータラッチ回路
１６  出力バッファ
１７  Ｎ型トランジスタ
１８  ＮＯＲ
２１  プリチャージライン
２２  セルデータ読み出しライン（ＰＲＥＢＩＴライン）
３０  高速化回路
６０  ビットライン（ＢＩＴライン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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