(57)【特許請求の範囲】
【請求項１】
複数のセルトランジスタが２次元的に配列されるセルアレー領域と、
前記複数のセルトランジスタを駆動させるための少なくとも一つのＭＯＳトランジスタの形成されるＭＯＳトランジスタ領域及び抵抗体が形成される抵抗体領域を含む周辺回路領域を備える不揮発性記憶素子の製造方法において、
半導体基板の上部に、前記抵抗体領域の所定領域に孤立された抵抗体パターンを含み、
前記セルアレー領域の所定領域及び前記ＭＯＳトランジスタ領域の全体をおおう第１導電膜パターンを形成する段階と、
前記抵抗体パターンを含む前記第１導電膜パターンが形成された半導体基板の全面に、誘電体膜及び第２導電膜を順に形成する段階と、
前記第２導電膜をパタニングして前記ＭＯＳトランジスタ領域の誘電体膜の所定領域及び前記抵抗体領域の誘電体膜全体を露出させる第２導電膜パターンを形成する段階と、
前記セルアレー領域及び前記ＭＯＳトランジスタ領域の第２導電膜パターン、誘電体膜及び第１導電膜パターンを連続的にパタニングして、前記セルアレー領域及び前記ＭＯＳトランジスタ領域に、各々浮動ゲート、誘電体膜及び制御ゲート電極が順に積層されたセルトランジスタのゲートパターンと、ゲート電極、誘電体膜及びダミーゲート電極が順に積層され前記ゲート電極上の誘電体膜の所定領域が露出された領域を有するＭＯＳトランジスタのゲートパターンとを形成する段階と、
前記セルトランジスタのゲートパターン及び前記ＭＯＳトランジスタのゲートパターンが形成された半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜及び前記誘電体膜を連続的にパタニングして前記ＭＯＳトランジスタのゲート電極及び前記抵抗体領域の抵抗体パターンの所定領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールをおおう配線を形成する段階とを含む不揮発性記憶素子の製造方法。
【請求項２】
前記抵抗体パターンを含む前記第１導電膜パターンを形成する段階は、
前記半導体基板の所定領域に活性領域を限定する素子分離膜を形成する段階と、
前記周辺回路領域の活性領域にゲート酸化膜を形成する段階と、
前記セルアレー領域の活性領域にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜及び前記ゲート酸化膜が形成された半導体基板の全面に第１導電膜を形成する段階と、
前記第１導電膜をパタニングして、前記抵抗体領域の所定領域をおおう抵抗体パターンを形成すると共に、前記セルトランジスタのチャンネル幅方向に沿って相互に隣接するセルトランジスタ間の素子分離膜を露出させ、前記ＭＯＳトランジスタの領域全体をおおう第１導電膜パターン（抵抗体パターンを除く）を形成する段階とを含むことを特徴とする請求項１に記載の不揮発性記憶素子の製造方法。
【請求項３】
前記第１導電膜パターンはポリシリコン膜で形成することを特徴とする請求項１に記載の不揮発性記憶素子の製造方法。
【請求項４】
前記誘電体膜はＯ／Ｎ／Ｏ膜で形成することを特徴とする請求項１に記載の不揮発性記憶素子の製造方法。
【請求項５】
前記第２導電膜はポリシリコン膜及び金属ポリサイド膜のいずれか一方で形成することを特徴とする請求項１に記載の不揮発性記憶素子の製造方法。
【請求項６】
前記第２導電膜パターンを形成する段階後に、
前記露出した誘電体膜を蝕刻して前記第１導電膜パターンの所定領域を露出させる段階をさらに含むことを特徴とする請求項１に記載の不揮発性記憶素子の製造方法。
【請求項７】
複数のセルトランジスタが２次元的に配列されるセルアレー領域と、
前記複数のセルトランジスタを駆動させるための少なくとも一つのＭＯＳトランジスタの形成されるＭＯＳトランジスタ領域及び抵抗体が形成される抵抗体領域を含む周辺回路領域を備える不揮発性記憶素子の製造方法において、
半導体基板の上部に、前記抵抗体領域の所定領域に孤立された抵抗体パターンを含み、
前記セルアレー領域の所定領域及び前記ＭＯＳトランジスタ領域の全体をおおう第１導電膜パターンを形成する段階と、
前記抵抗体パターンを含む前記第１導電膜パターンが形成された半導体基板の全面に、誘電体膜及び第２導電膜を順に形成する段階と、
前記第２導電膜をパタニングして前記抵抗体領域の誘電体膜全体を露出させる第２導電膜パターンを形成する段階と、
前記セルアレー領域及び前記ＭＯＳトランジスタ領域の第２導電膜パターン、誘電体膜及び第１導電膜パターンを連続的にパタニングして、前記セルアレー領域及び前記ＭＯＳトランジスタ領域に、各々浮動ゲート、誘電体膜及び制御ゲート電極が順に積層されたセルトランジスタのゲートパターンと、ゲート電極、誘電体膜及びダミーゲート電極が順に積層されたＭＯＳトランジスタのゲートパターンとを形成する段階と、
前記ゲートパターンが形成された半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜、前記ダミーゲート電極及び前記誘電体膜を連続的にパタニングして前記ゲート電極の所定領域を露出させる第１コンタクトホールを形成する段階と、
前記層間絶縁膜及び前記誘電体膜を連続的にパタニングして前記セルトランジスタのソース／ドレーン領域及び前記抵抗体領域の抵抗体パターンの所定領域を露出させる第２コンタクトホールを形成する段階とを含む不揮発性記憶素子の製造方法。
【請求項８】
前記抵抗体パターンを含む前記第１導電膜パターンを形成する段階は、
半導体基板の所定領域に活性領域を限定する素子分離膜を形成する段階と、
前記周辺回路領域の活性領域にゲート酸化膜を形成する段階と、
前記セルアレー領域の活性領域にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜及び前記ゲート酸化膜が形成された半導体基板の全面に第１導電膜を形成する段階と、
前記第１導電膜をパタニングして、前記抵抗体領域の所定領域をおおう抵抗体パターンを形成すると共に、前記セルトランジスタのチャンネル幅方向に沿って相互に隣接するセルトランジスタ間の素子分離膜を露出させ、前記ＭＯＳトランジスタの領域全体をおおう第１導電膜パターン（抵抗体パターンを除く）を形成する段階とを含むことを特徴とする請求項７に記載の不揮発性記憶素子の製造方法。
【請求項９】
前記第１導電膜はポリシリコン膜で形成することを特徴とする請求項８に記載の不揮発性記憶素子の製造方法。
【請求項１０】
前記誘電体膜はＯ／Ｎ／Ｏ膜で形成することを特徴とする請求項７に記載の不揮発性記憶素子の製造方法。
【請求項１１】
前記第２導電膜はポリシリコン膜及び金属ポリサイド膜のいずれか一方で形成することを特徴とする請求項７に記載の不揮発性記憶素子の製造方法。
【請求項１２】
前記第２導電膜パターンを形成する段階後に、
前記露出した誘電体膜を蝕刻して前記抵抗体領域の抵抗体パターンを露出させる段階をさらに含むことを特徴とする請求項７に記載の不揮発性記憶素子の製造方法。
【請求項１３】
前記第１コンタクトホール及び第２コンタクトホールをおおう配線を形成する段階をさらに含むことを特徴とする請求項７に記載の不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特に不揮発性記憶素子の製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリ素子は電源供給が中断されてもメモリセルに保存された情報が消滅しない特徴がある。したがって、不揮発性メモリ素子はコンピュータ及びメモリカード等に広く使われている。不揮発性メモリ素子のセルトランジスタはトンネル酸化膜の所定領域上に電荷を保存するための浮動ゲート(floating gate)、絶縁体膜、及びワードラインの役割をする制御ゲート電極が順に形成された積層ゲート構造(stacked gate structure)を有する。一方、不揮発性記憶素子の周辺回路に使われるＭＯＳトランジスタは一般にゲート絶縁膜の所定領域上に一つの導電膜で形成された単一ゲート電極(single gate electrode)を備える。これにより、セルトランジスタのゲートパターンと周辺回路のＭＯＳトランジスタのゲート電極を同一の工程段階で形成するのが難しいという問題点がある。
【０００３】
一方、特開昭５９−７４６７７号は周辺回路領域に形成されるＭＯＳトランジスタのゲートパターンとセルアレー領域に形成されるセルトランジスタのゲートパターンを同一の工程段階で形成する方法を開示する。特開昭５９−７４６７７号によれば、周辺回路領域に形成されるＭＯＳトランジスタのゲートパターンがセルトランジスタのゲートパターンと同一の積層ゲート構造を有する。この際、周辺回路領域に形成されるＭＯＳトランジスタのゲートパターンを構成する第１導電膜及び第２導電膜はこれらの間に介在する誘電体膜の所定領域を貫通する第１コンタクトホールを通して相互に電気的に連結される。そして、ＭＯＳトランジスタのゲートパターンを構成する第２導電膜は第２導電膜上に形成された層間絶縁膜の所定領域を貫通する第２コンタクトホールを通して金属配線と電気的に連結される。したがって、周辺回路領域に形成されるＭＯＳトランジスタの実際的なゲート電極役割をする第１導電膜は第１及び第２コンタクトホールを通して金属配線と連結される。結果的に、周辺回路を構成するＭＯＳトランジスタのゲート電極と金属配線間に第２導電膜が介在する。
【０００４】
【発明が解決しようとする課題】
これにより、第１コンタクトホールによって接触する第１導電膜及び第２導電膜間のコンタクト抵抗によって、周辺回路を構成するＭＯＳトランジスタのゲート電極に印加される電気的な信号の伝達速度(propagation speed）は低下する。
また、特開昭５９−７４６７７号によれば、周辺回路に形成される第１導電膜上部に第２導電膜が積層されるので第１導電膜のみで抵抗体を形成することが困難である。一般に、第１導電膜はポリシリコン膜で形成される。したがって、第１導電膜で抵抗体を形成する場合に抵抗体の抵抗値を調節するのが容易である。しかし、特開昭５９−７４６７７号によれば、第１導電膜のみで抵抗体を形成するのが難しいので望みの抵抗値を有する抵抗体を形成することが困難である。
【０００５】
本発明の目的は、セルトランジスタのゲートパターンと周辺回路のＭＯＳトランジスタのゲートパターンを同一の工程段階で形成でき、周辺回路に形成されるＭＯＳトランジスタのゲート電極及び抵抗体を金属配線と直接接触させることができる不揮発性記憶素子の製造方法を提供するところにある。
【０００６】
【課題を解決するための手段】
上述の目的を達成するための本発明の請求項１記載の不揮発性記憶素子の製造方法によれば、半導体基板の所定領域に活性領域を限定する素子分離膜を形成する。素子分離膜が形成された半導体基板は、複数のセルトランジスタが配列されるセルアレー領域と複数のセルトランジスタを駆動させるためのＭＯＳトランジスタ及び抵抗体が形成される周辺回路領域に分けられる。周辺回路領域の活性領域にゲート酸化膜を形成し、セルアレー領域の活性領域にトンネル酸化膜を形成する。一般に、トンネル酸化膜はゲート酸化膜より薄く形成する。トンネル酸化膜及びゲート酸化膜が形成された半導体基板の全面に第１導電膜、例えばポリシリコン膜を形成する。第１導電膜をパタニングして周辺回路領域の所定領域に孤立した第１導電膜パターン、すなわち抵抗体パターンを形成する。この際、セルアレー領域に形成された素子分離膜の所定領域も露出されるように第１導電膜がパタニングされる。セルアレー領域の素子分離膜が露出した領域はセルトランジスタのチャンネル幅方向に沿って隣り合ったセルトランジスタ間の領域に該当する。第１導電膜は第１導電膜をパタニングする前にドーピングさせたり第１導電膜をパタニングした後にドーピングさせることもできる。また、抵抗体パターンはセルアレー領域及びＭＯＳトランジスタ領域の第１導電膜パターンと異なる濃度でドーピングさせることもできる。
【０００７】
抵抗体パターンを含む第１導電膜パターンが形成された半導体基板の全面に誘電体膜及び第２導電膜を順に形成する。誘電体膜はセルトランジスタのカップリング比率(coupling ratio)を向上させるために誘電定数が高い物質膜、例えばシリコン窒化膜を含む誘電体膜で形成することが望ましい。例えば、誘電体膜はＯ／Ｎ／Ｏ(oxide／nitride／oxide)膜で形成することが望ましい。また、第２導電膜は低い抵抗率を有する物質膜、例えば金属ポリサイド膜で形成することが望ましい。金属ポリサイド膜はドーピングされたポリシリコン膜及び耐火性金属シリサイド膜が積層された物質膜で形成する。例えば、金属シリサイド膜はタングステンシリサイド膜またはモリブデンシリサイド膜で形成することができる。
【０００８】
第２導電膜をパタニングしてＭＯＳトランジスタ領域の誘電体膜の所定領域及び抵抗体領域の誘電体膜全体を露出させる第２導電膜パターンを形成する。第２導電膜パターンを形成した後に露出した誘電体膜を連続的に蝕刻することによって、ＭＯＳトランジスタ領域の第１導電膜パターンの所定領域及び抵抗体領域の抵抗体パターン全体を露出させることもできる。ＭＯＳトランジスタ領域で誘電体膜の所定領域または第１導電膜パターンの所定領域が露出した部分は後続工程で形成される配線が第１導電膜パターンと直接的に接触するコンタクトホールが形成される部分に該当する。
【０００９】
セルアレー領域及びＭＯＳトランジスタ領域に残存する第２導電膜パターン、誘電体膜及び第１導電膜パターンを連続的にパタニングしてセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを形成する。セルトランジスタのゲートパターンは第１導電膜で形成された浮動ゲート、誘電体膜及び第２導電膜で形成された制御ゲート電極が順に積層された構造を有し、ＭＯＳトランジスタのゲートパターンは第１導電膜で形成されたゲート電極、誘電体膜及び第２導電膜で形成されたダミーゲート電極が順に積層された構造を有する。また、ＭＯＳトランジスタのゲートパターンを構成するダミーゲート電極の所定領域は第２導電膜をパタニングする時蝕刻されたホールを備える。したがって、ＭＯＳトランジスタのゲートパターンは誘電体膜の所定領域またはゲート電極の所定領域が露出した構造を有する。
【００１０】
ゲートパターンが形成された半導体基板の全面に層間絶縁膜を形成する。層間絶縁膜及び誘電体膜を連続的にパタニングしてＭＯＳトランジスタのゲート電極及び抵抗体パターンの所定領域を露出させるコンタクトホールを形成する。この際、セルトランジスタの制御ゲート電極及びソース／ドレーン領域上にもコンタクトホールを形成することができる。第２導電膜パターンを形成した後に誘電体膜を連続的に蝕刻する場合には層間絶縁膜のみをパタニングしてコンタクトホールを形成する。次に、コンタクトホールをおおう配線を形成する。
【００１１】
本発明の請求項７記載の不揮発性記憶素子の製造方法によれば、請求項１記載のものと同一の方法で抵抗体パターンを含む第１導電膜パターンを形成する。第１導電膜パターンが形成された半導体基板の全面に誘電体膜及び第２導電膜を順に形成する。誘電体膜及び第２導電膜は本発明の請求項１記載のものと同一の物質膜で形成する。第２導電膜をパタニングして抵抗体領域の誘電体膜全体を露出させる第２導電膜パターンを形成する。この際、第２導電膜パターンはＭＯＳトランジスタ領域の誘電体膜の所定領域を露出させずに単に抵抗体領域の誘電体膜のみを露出させる。第２導電膜パターンを形成した後に露出した誘電体膜を連続的に蝕刻することによって、抵抗体領域の抵抗体パターン全体を露出させることもできる。
【００１２】
セルアレー領域及びＭＯＳトランジスタ領域に残存する第２導電膜パターン、誘電体膜及び第１導電膜パターンを連続的にパタニングしてセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを形成する。セルトランジスタのゲートパターンは第１導電膜で形成された浮動ゲート、誘電体膜及び第２導電膜で形成された制御ゲート電極が順に積層された構造を有し、ＭＯＳトランジスタのゲートパターンは第１導電膜で形成されたゲート電極、誘電体膜及び第２導電膜で形成されたダミーゲート電極が順に積層された構造を有する。
【００１３】
セルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンが形成された半導体基板の全面に層間絶縁膜を形成する。ＭＯＳトランジスタのゲートパターンを構成するダミーゲート電極が露出するまで層間絶縁膜をパタニングした後に、露出したダミーゲート電極及び誘電体膜を連続的に蝕刻してＭＯＳトランジスタのゲート電極を露出させる第１コンタクトホールを形成する。また、層間絶縁膜及び誘電体膜を連続的にパタニングしてセルトランジスタのソース／ドレーン領域及び抵抗体パターンの所定領域を露出させる第２コンタクトホールを形成する。この際、セルトランジスタの制御ゲート電極を露出させる第２コンタクトホールを形成することもできる。第２導電膜パターンを形成した後に誘電体膜を連続的に蝕刻して抵抗体領域の抵抗体パターンを露出させる場合には第２コンタクトホールを形成するための蝕刻工程時に誘電体膜を蝕刻する段階を省略できる。続いて、第１及び第２コンタクトホールをおおう配線を形成する。
【００１４】
本発明によれば、周辺回路に形成されるＭＯＳトランジスタのゲートパターンとセルアレー領域に形成されるセルトランジスタのゲートパターンを同一の工程段階で形成でき、ＭＯＳトランジスタのゲートパターンを構成するゲート電極と配線を直接接触させることができる。また、周辺回路領域に抵抗値調節が容易な第１導電膜のみで抵抗体を形成することができる。
【００１５】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳しく説明する。
(第1実施例)
図１ないし図６は本発明の第1実施例による不揮発性記憶素子の製造方法を説明するための断面図である。ここで、参照符号a及びbで示した部分はセルアレー領域を示し、参照符号c、d及びeで示した部分は周辺回路領域を示す。さらに具体的に説明すれば、参照符号aで示した部分はセルトランジスタのチャンネル幅方向による断面図であって、参照符号bで示した部分はセルトランジスタのチャンネル長さ方向による断面図である。また、参照符号cで示した部分は周辺回路領域に形成されるＭＯＳトランジスタのチャンネル長さ方向による断面図であり、参照符号dで示した部分は周辺回路領域に形成されるＭＯＳトランジスタのチャンネル幅方向による断面図であって、参照符号eで示した部分は周辺回路領域に形成される抵抗体の断面図である。
【００１６】
図１を参照すれば、半導体基板１の所定領域に活性領域を限定する素子分離膜３を形成する。素子分離膜３はＬＯＣＯＳ(ＬＯＣＯＳ ; local oxidation of silicon)工程またはトレンチ工程のように広く知られた方法を使用して形成する。素子分離膜３が形成された半導体基板を熱酸化させて活性領域の表面にゲート酸化膜５を形成する。周辺回路領域c、d及びeをおおうマスクパターン(図示せず)、例えばフォトレジストパターンを形成し、セルアレー領域a及びbに形成されたゲート酸化膜５を酸化膜蝕刻溶液を使用して取り除く。周辺回路領域c、d及びeをおおうマスクパターンを取り除く。次に、マスクパターンが除去された半導体基板を熱酸化させてセルアレー領域a及びbの活性領域の表面に１００Å以下の薄いトンネル酸化膜７を形成する。この際、周辺回路領域c、d及びeの活性領域に形成されたゲート酸化膜５は初期の厚さより厚くなる。したがって、ゲート酸化膜５の初期厚さはトンネル酸化膜７を形成する時に増える厚さを考慮して決定することが望ましい。
【００１７】
ゲート酸化膜５及びトンネル酸化膜７が形成された半導体基板の全面に第１導電膜９を形成する。第１導電膜９はポリシリコン膜で形成することが望ましい。
第１導電膜９を形成した後に第１導電膜９を不純物、例えば燐でドーピングして第１導電膜９の伝導度(conductivity)を減少させる。この際、抵抗体が形成される領域eの第１導電膜９は、セルアレー領域a及びb並びにＭＯＳトランジスタ領域c及びdをおおう第１導電膜９と相異なる不純物濃度を有するようにドーピングすることもできる。第１導電膜９上に第１フォトレジストパターンＰＲ１を形成する。第１フォトレジストパターンＰＲ１はセルアレー領域a及びbの所定領域を開口させ、ＭＯＳトランジスタ領域c及びd全体をおおう。また第１フォトレジストパターンＰＲ１は抵抗体領域eの所定領域をおおう。第１フォトレジストパターンＰＲ１によって開口するセルアレー領域a及びbの所定領域は図１に示されたようにセルトランジスタのチャンネル幅方向に沿って相互に隣接するセルトランジスタ間の素子分離膜３上部領域に該当する。
【００１８】
図２を参照すれば、第１フォトレジストパターンＰＲ１を蝕刻マスクとして使用して第１導電膜９を蝕刻することによって抵抗体領域eに孤立した抵抗体パターン９ｒを含む第１導電膜パターン９を形成する。この際、セルアレー領域a及びbの素子分離膜３の所定領域が同時に露出する。次に、第１フォトレジストパターンＰＲ１を取り除く。図１で第１導電膜９をドーピングさせる工程を省略した場合には第１導電膜パターン９を形成した次に第１導電膜パターン９をドーピングさせることもできる。この際、図１で説明した方法と同じく、抵抗体パターン９ｒはセルアレー領域a及びb及びＭＯＳトランジスタ領域c及びdに形成された第１導電膜パターン９と異なる濃度を有するようにドーピングすることもできる。
【００１９】
第１フォトレジストパターンＰＲ１が除去された半導体基板の全面に誘電体膜１１及び第２導電膜１３を順に形成する。誘電体膜１１は第１導電膜パターン９及び第２導電膜１３間のキャパシタンスを増やすために誘電定数が高い物質膜で形成することが望ましい。第１導電膜パターン９及び第２導電膜１３間のキャパシタンスが増えれば、セルトランジスタのカップリング比率(coupling ratio)が向上してセルトランジスタのプログラム特性及び消去特性が改善される。誘電体膜１１としてはＯ／Ｎ／Ｏ膜が広く使われる。また、第２導電膜１３は伝導度が低い物質膜、例えばドーピングされたポリシリコン膜及び耐火性金属シリサイド膜が積層された金属ポリサイド膜で形成することが望ましい。耐火性金属シリサイド膜はタングステンシリサイド膜またはモリブデンシリサイド膜で形成することが望ましい。第２導電膜１３上に第２フォトレジストパターンＰＲ２を形成する。第２フォトレジストパターンＰＲ２は図２に示されたように抵抗体領域eを開口させ、ＭＯＳトランジスタ領域c及びdの所定領域を開口させる。
【００２０】
図３を参照すれば、第２フォトレジストパターンＰＲ２を蝕刻マスクとして使用して第２導電膜１３を蝕刻し第２導電膜パターン１３を形成する。このように第２フォトレジストパターンＰＲ２を蝕刻マスクとして使用して第２導電膜１３を蝕刻すれば、抵抗体領域eの誘電体膜１１が露出しＭＯＳトランジスタ領域c及びdの誘電体膜１１の所定領域が露出する。ここで、露出した誘電体膜１１をさらに蝕刻して第１導電膜パターン９の所定領域及び抵抗体パターン９ｒ全体を露出させることもできる。第２フォトレジストパターンＰＲ２を取り除く。
【００２１】
第２フォトレジストパターンＰＲ２が除去された半導体基板上に第３フォトレジストパターンＰＲ３を形成する。第３フォトレジストパターンＰＲ３は図３に示されたようにセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを限定するためのマスクパターンである。したがって、第３フォトレジストパターンＰＲ３は抵抗体領域e全体をおおって、セルアレー領域a及びb及び周辺回路領域c及びdの所定領域をおおう。また、第３フォトレジストパターンＰＲ３は図３に示されたようにＭＯＳトランジスタ領域c及びdの第２導電膜が蝕刻されたホールをおおうように形成すべきである。
【００２２】
図４を参照すれば、第３フォトレジストパターンＰＲ３を蝕刻マスクとして使用して第２導電膜パターン１３、誘電体膜１１及び第１導電膜パターン９を連続的に蝕刻してセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを形成する。セルトランジスタのゲートパターンは第１導電膜で形成された浮動ゲート９ｆ、誘電体膜１１及び第２導電膜で形成された制御ゲート電極１３ｃが順に積層された構造を有する。制御ゲート電極１３ｃはワードラインの役割をする。また、ＭＯＳトランジスタのゲートパターンは第１導電膜で形成されたゲート電極９ｇ、誘電体膜１１及び第２導電膜で形成されたダミーゲート電極１３ｄが順に積層された構造を有する。ここで、ＭＯＳトランジスタのゲートパターンを構成するダミーゲート電極１３ｄは図３で説明されたように誘電体膜の所定領域を露出させるホールを備える。第３フォトレジストパターンＰＲ３を取り除く。続いて、セルトランジスタのゲートパターン両脇の活性領域の表面にソース／ドレーン領域１５ａを形成し、ＭＯＳトランジスタのゲートパターンの両脇の活性領域の表面にソース／ドレーン領域１５bを形成する。ソース／ドレーン領域１５ａ及び１５bは通常の方法で形成する。
【００２３】
図５を参照すれば、ソース／ドレーン領域１５ａ及び１５bが形成された半導体基板の全面に層間絶縁膜１７を形成する。層間絶縁膜１７はアンドープド酸化膜及びドープド酸化膜を順に積層させて形成することが望ましい。アンドープド酸化膜は緻密な膜質(dense film quality)を有する高温酸化膜(HTO)で形成することが望ましく、ドープド酸化膜は平坦化特性が優秀なＢＰＳＧ膜で形成することが望ましい。層間絶縁膜１７上に第４フォトレジストパターンＰＲ４を形成する。第４フォトレジストパターンＰＲ４はコンタクトホールを限定するためのマスクパターンである。したがって、第４フォトレジストパターンＰＲ４は図５に示されたようにダミーゲート電極１３ｄを貫通するホール上部の層間絶縁膜１７を開口させ、抵抗体パターン９ｒをおおう層間絶縁膜１７の所定領域を開口させる。この際、セルトランジスタのソース／ドレーン領域１５ａの上部も開口させる。また、図５に示さなかったが、第４フォトレジストパターンＰＲ４はセルトランジスタの制御ゲート電極１３ｃ上部及びＭＯＳトランジスタのソース／ドレーン領域１５bの上部を開口させることもできる。
【００２４】
第４フォトレジストパターンＰＲ４を蝕刻マスクとして使用して露出した層間絶縁膜１７及び誘電体膜１１を連続的に蝕刻してコンタクトホールＨ１、Ｈ２及びＨ３を形成する。この際、図３で第２導電膜パターン１３を形成した後に誘電体膜１１をさらに蝕刻した場合には層間絶縁膜１７のみを蝕刻してコンタクトホールＨ１、Ｈ２及びＨ３を形成する。コンタクトホールＨ１はセルトランジスタのソース／ドレーン領域１５ａを露出させ、コンタクトホールＨ２はＭＯＳトランジスタのゲート電極９ｇを露出させる。また、コンタクトホールＨ３は抵抗体パターン９ｒの所定領域を露出させる。
【００２５】
図６を参照すれば、第４フォトレジストパターンＰＲ４を取り除く。第４フォトレジストパターンＰＲ４が除去された半導体基板の全面にコンタクトホールＨ１、Ｈ２及びＨ３を充填する金属膜を形成する。金属膜をパタニングしてセルトランジスタのソース／ドレーン領域１５ａと接触する配線１９ａ、ＭＯＳトランジスタのゲート電極９ｇと直接接触する配線１９ｃ、及び第１導電膜で形成された抵抗体パターン９ｒと直接接触する配線１９ｄを形成する。ここで、配線１９ａはセルアレー領域のビットライン役割に該当する。
【００２６】
(第2実施例)
図７ないし図１３は本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。ここで、参照符号a及びbで示した部分はセルアレー領域を示し、参照符号c、d及びeで示した部分は周辺回路領域を示す。さらに具体的に説明すれば、参照符号aで示した部分はセルトランジスタのチャンネル幅方向による断面図であり、参照符号bで示した部分はセルトランジスタのチャンネル長さ方向による断面図である。また、参照符号cで示した部分は周辺回路領域に形成されるＭＯＳトランジスタのチャンネル長さ方向による断面図であり、参照符号dで示した部分は周辺回路領域に形成されるＭＯＳトランジスタのチャンネル幅方向による断面図であって、参照符号eで示した部分は周辺回路領域に形成される抵抗体の断面図である。
【００２７】
図７を参照すれば、半導体基板５１の所定領域に素子分離膜５３を形成し、素子分離膜５３によって限定された活性領域にゲート酸化膜５５及びトンネル酸化膜５７を形成する。続いて、ゲート酸化膜５５及びトンネル酸化膜５７が形成された半導体基板の全面に第１導電膜５９を形成し、第１導電膜５９上に第１フォトレジストパターンＰＲ１’を形成する。素子分離膜５３、ゲート酸化膜５５、トンネル酸化膜５７、第１導電膜５９及び第１フォトレジストパターンＰＲ１’は図１で説明した本発明の第1実施例と同一の方法で形成する。また、第１フォトレジストパターンＰＲ１’は図７に示されたように本発明の第1実施例で説明した第１フォトレジストパターン(図１のＰＲ１)と同一の形態を有する。
【００２８】
図８を参照すれば、第１フォトレジストパターンＰＲ１’を蝕刻マスクとして使用して第１導電膜５９を蝕刻することによって、抵抗体領域eの所定領域をおおう抵抗体パターン５９ｒを含む第１導電膜パターン５９を形成する。第１フォトレジストパターンＰＲ１’を取り除く。第１フォトレジストパターンＰＲ１’が除去された半導体基板の全面に誘電体膜６１及び第２導電膜６３を順に形成する。誘電体膜６１及び第２導電膜６３は本発明の第1実施例と同一の方法で形成する。第２導電膜６３上に第２フォトレジストパターンＰＲ２’を形成する。第２フォトレジストパターンＰＲ２’はセルアレー領域a及びb及びＭＯＳトランジスタ領域c及びdをおおって抵抗体領域eを開口させる。
【００２９】
図９を参照すれば、第２フォトレジストパターンＰＲ２’を蝕刻マスクとして使用して第２導電膜６３を蝕刻することによって、セルアレー領域a及びb及びＭＯＳトランジスタ領域c及びd全体をおおって抵抗体領域eの誘電体膜６１を露出させる第２導電膜パターン６３を形成する。ここで、露出した誘電体膜６１をさらに蝕刻して抵抗体パターン５９ｒ全体を露出させることもできる。第２フォトレジストパターンＰＲ２’を取り除く。第２フォトレジストパターンＰＲ２’が除去された半導体基板の全面に第３フォトレジストパターンＰＲ３’を形成する。第３フォトレジストパターンＰＲ３’はセルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを形成するためのマスクパターンである。したがって、第３フォトレジストパターンＰＲ３’は本発明の第１実施例と同じく抵抗体領域e全体をおおってセルアレー領域a及びbの所定領域及びＭＯＳトランジスタ領域c及びdの所定領域をおおう。
【００３０】
図１０を参照すれば、第３フォトレジストパターンＰＲ３’を蝕刻マスクとして使用して第２導電膜パターン６３、誘電体膜６１及び第１導電膜パターン５９を連続的に蝕刻することによって、セルアレー領域a及びb及びＭＯＳトランジスタ領域c及びdに、各々セルトランジスタのゲートパターン及びＭＯＳトランジスタのゲートパターンを形成する。セルトランジスタのゲートパターンは第１導電膜で形成された浮動ゲート５９ｆ、誘電体膜６１、及び第２導電膜で形成された制御ゲート電極６３cが順に積層された構造を有し、ＭＯＳトランジスタのゲートパターンは第１導電膜で形成されたゲート電極５９ｇ、誘電体膜６１、及び第２導電膜で形成されたダミーゲート電極６３dが順に積層された構造を有する。ここで、ダミーゲート電極６３dはゲート電極５９ｇ上の誘電体膜６１の所定領域を露出させるホールを備えない。次に、第３フォトレジストパターンＰＲ３’を取り除く。第３フォトレジストパターンＰＲ３’を除去した後に、本発明の第1実施例と同一の方法でセルトランジスタのゲートパターンの両脇の活性領域の表面及びＭＯＳトランジスタのゲートパターンの両脇の活性領域の表面に各々ソース／ドレーン領域６５a及びソース／ドレーン領域６５bを形成する。
【００３１】
図１１を参照すれば、ソース／ドレーン領域６５a及び６５bが形成された半導体基板の全面に層間絶縁膜６７を形成する。層間絶縁膜６７は本発明の第1実施例と同一の方法で形成する。層間絶縁膜６７上に第４フォトレジストパターンＰＲ４’を形成する。第４フォトレジストパターンＰＲ４’は本発明の第1実施例とは異なってＭＯＳトランジスタのゲート電極５９ｇ上部の層間絶縁膜６７のみを露出させる。第４フォトレジストパターンＰＲ４’を蝕刻マスクとして使用して層間絶縁膜６７を蝕刻することによって、ＭＯＳトランジスタのダミーゲート電極６３dの所定領域を露出させる。続いて、露出したダミーゲート電極６３dの所定領域及び誘電体膜６１を連続的に蝕刻してゲート電極５９ｇの所定領域を露出させる第１コンタクトホールＨ１’を形成する。
【００３２】
図１２を参照すれば、第４フォトレジストパターンＰＲ４’を取り除く。第４フォトレジストパターンＰＲ４’を除去した後に、第１コンタクトホールＨ１’が形成された半導体基板上に第５フォトレジストパターンＰＲ５’を形成する。第５フォトレジストパターンＰＲ５’は図１２に示されたように抵抗体パターン５９ｒ上の層間絶縁膜６７及びセルトランジスタのソース／ドレーン領域６５a上の層間絶縁膜６７を露出させる。この際、第５フォトレジストパターンＰＲ５’はセルトランジスタの制御ゲート電極６３c上の層間絶縁膜６７及びＭＯＳトランジスタのソース／ドレーン領域６５b上の層間絶縁膜６７を露出させるホールをさらに備えることもできる。第５フォトレジストパターンＰＲ５’を蝕刻マスクとして使用して露出した層間絶縁膜６７及び誘電体膜６１を連続的に蝕刻し第２コンタクトホールＨ２’を形成する。この際、抵抗体領域eを露出させる第２導電膜パターン６３を形成する工程段階で誘電体膜６１をさらに蝕刻した場合には層間絶縁膜６７を蝕刻した後に誘電体膜６１を蝕刻する段階を省略できる。
第２コンタクトホールＨ２’は第１導電膜で形成された抵抗体パターン５９ｒの所定領域及びセルトランジスタのソース／ドレーン領域６５aを露出させる。
【００３３】
図１３を参照すれば、第５フォトレジストパターンＰＲ５’を取り除く。第５フォトレジストパターンＰＲ５’が除去された半導体基板の全面に第１及び第２コンタクトホールＨ１’、Ｈ２’を充填する導電膜、例えば金属膜を形成する。
金属膜を通常の方法でパタニングして配線６９a、６９c及び６９dを形成する。
配線６９aはセルトランジスタのソース／ドレーン領域６５aと接触するビットラインに該当する。配線６９cはＭＯＳトランジスタのゲート電極５９ｇと直接接触し、配線６９dは抵抗体パターン５９ｒと直接接触する。
【００３４】
【発明の効果】
上述したように本発明の実施例によれば、セルトランジスタのゲートパターンとＭＯＳトランジスタのゲートパターンを同一の工程段階で形成でき、ＭＯＳトランジスタのゲート電極と配線を直接接触させることができる。また、周辺回路領域に抵抗値調節が容易な第１導電膜のみで抵抗体パターンを形成することができる。したがって、ＭＯＳトランジスタのゲート電極と配線間のコンタクト抵抗を減少させてＭＯＳトランジスタのゲート電極に印加される電気的な信号の遅延時間(delay time)を縮められるのみならず、不揮発性集積回路に使われる抵抗体パターンを具現することが容易である。
【００３５】
一方、本発明の第２実施例は本発明の第1実施例に比べて１回の追加的なマスク工程を要求する。しかし、本発明の第２実施例によれば、ＭＯＳトランジスタのゲート電極を露出させる第１コンタクトホールが占める面積を最小化させることができる。
本発明は上述の実施例に限らず当業者の水準でその変形及び改良が可能である。
【図面の簡単な説明】
【図１】本発明の第1実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図２】本発明の第1実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図３】本発明の第1実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図４】本発明の第1実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図５】本発明の第1実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図６】本発明の第1実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図７】本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図８】本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図９】本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図１０】本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図１１】本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図１２】本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【図１３】本発明の第２実施例による不揮発性記憶素子の製造方法を説明するための断面図である。
【符号の説明】
１  半導体基板
３  素子分離膜
５  ゲート酸化膜
７  トンネル酸化膜
９ｆ  浮動ゲート
９ｇ  ゲート電極
９ｒ  抵抗体パターン
１１  誘電体膜
１３ｃ  制御ゲート電極
１３ｄ  ダミーゲート電極
１５ａ、１５b  ソース／ドレーン領域
１７  層間絶縁膜
１９ａ、１９ｃ、１９ｄ  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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