(57)【特許請求の範囲】
【請求項１】
電子デバイスを試験するための複数のテスタ回路を設けた電子回路あるいはボード用のテスタにおいて、前記複数のテスタ回路はそれぞれ、
前記試験すべき電子デバイスに電気的接続を設けるための導体と、
少なくとも圧縮されたテストデータシーケンスを記憶する第１のメモリと、
第１の比較器と、
シーケンサであって、アドレスバスと前記圧縮されたテストデータシーケンスの伸長及び前記伸長されたテストデータシーケンスの前記電子デバイスへの転送あるいは前記電子デバイスの応答データを前記伸長されたテストデータと比較する第１の比較器への転送を制御するデータバスを介して、前記第１のメモリに接続されたシーケンサと、
を備え、
前記テスタ回路の各々は、前記試験すべき電子デバイスの電気接続部と電気的に接続され、
前記テスタは、前記シーケンサにタイミング信号を印加するクロック手段を有し、さらに、
前記試験すべき電子デバイスの前記接続された電気接続部あるいは前記第１の比較器に転送すべきテストデータシーケンスについて、前記テストデータシーケンス中に反復して存在するデータストリングをチェックするデータプロセッサであって、圧縮されたテストデータシーケンスと、当該圧縮されたテストデータシーケンスを前記テストデータシーケンスに伸長するための前記シーケンサの動作命令であるシーケンサ命令とを生成するデータプロセッサを有し、
前記データプロセッサは、
前記テストデータシーケンスの最初の２つの桁をロードし、当該ロードした桁のデータストリングが当該テストデータシーケンスの次の桁でただちに反復されるかどうかをチェックし、
前記ロードしたデータストリングが当該テストデータシーケンスの次の桁でただちに反復されない場合には、前記テストデータシーケンスの次の桁をロードし、
前記ロードしたデータストリングが当該テストデータシーケンスの次の桁でただちに反復された場合には、当該反復されたデータストリングを反復された数だけ反復するためのシーケンサ命令を生成すること、
を特徴とする電子回路あるいはボード用のテスタ。
【請求項２】
電子デバイスを試験するための複数のテスタ回路を設けた電子回路あるいはボード用のテスタにおいて、前記複数のテスタ回路はそれぞれ、
前記試験すべき電子デバイスに電気的接続を設けるための導体と、
少なくとも圧縮されたテストデータシーケンスを記憶する第１のメモリと、
第１の比較器と、
シーケンサであって、アドレスバスと前記圧縮されたテストデータシーケンスの伸長及び前記伸長されたテストデータシーケンスの前記電子デバイスへの転送あるいは前記電子デバイスの応答データを前記伸長されたテストデータと比較する第１の比較器への転送を制御するデータバスを介して、前記第１のメモリに接続されたシーケンサと、
を備え、
前記テスタ回路の各々は、前記試験すべき電子デバイスの電気接続部と電気的に接続され、
前記テスタは、前記シーケンサにタイミング信号を印加するクロック手段を有し、さらに、
前記試験すべき電子デバイスの前記接続された電気接続部あるいは前記第１の比較器に転送すべきテストデータシーケンスについて、前記テストデータシーケンス中に反復して存在するデータストリングをチェックするデータプロセッサであって、圧縮されたテストデータシーケンスと、当該圧縮されたテストデータシーケンスを前記テストデータシーケンスに伸長するための前記シーケンサの動作命令であるシーケンサ命令とを生成するデータプロセッサを有し、
前記データプロセッサは、
当該データプロセッサに前記テストデータシーケンスを１桁ずつロードし、ロード済みのデータストリングが当該テストデータシーケンス中に現われる頻度をチェックすることによって、当該テストデータシーケンス中に反復して存在する最も頻度の高いデータストリングを特定し、
前記最も頻度の高いデータストリングを、当該最も頻度の高いデータストリングよりも短い所定のアクセス命令によって置き換えることにより、テストデータシーケンスを生成すること、
を特徴とする電子回路あるいはボード用のテスタ。
【請求項３】
前記シーケンサ命令は前記第１のメモリあるいは前記テスタ回路の第２のメモリに記憶されることを特徴とする請求項１又は２記載の電子回路あるいはボード用テスタ。
【請求項４】
前記反復して存在するデータストリングは前記第１のメモリに一度だけ記憶され、
前記シーケンサ命令は、必要に応じて前記反復して存在するデータストリングを反復し、前記圧縮されたテストデータシーケンスに基づいて前記テストデータシーケンスを生成する命令を含む
ことを特徴とする請求項１から３のいずれか一項記載の電子回路あるいはボード用テスタ。
【請求項５】
前記シーケンサ命令は前記一度だけ記憶される反復して存在するデータストリングを前記シーケンサのメモリに順次ロードするための少なくとも２つのアクセス命令を設けたことを特徴とする請求項４記載の電子回路あるいはボード用テスタ。
【請求項６】
前記反復して存在するデータストリングと必要に応じて前記データストリングを反復して前記テストデータシーケンスを生成する前記シーケンサ命令の記憶は、伸長された反復して存在するデータストリングの記憶に要するメモリスペースより大きなメモリスペースを必要とするかどうかをチェックする第２の比較器を有することを特徴とする請求項１又は２記載の電子回路あるいはボード用テスタ。
【請求項７】
前記テスタ回路の前記シーケンサは、前記タイミング信号に対する以外は、夫々他の前記シーケンサから独立して動作することを特徴とする請求項１記載の電子回路あるいはボード用テスタ。
【請求項８】
前記第１のメモリは夫々ＲＡＭを設けたことを特徴とする請求項１記載の電子回路あるいはボード用テスタ。
【請求項９】
前記シーケンサの各々は、シーケンサ記憶ユニット、シーケンサディレクトリ、及びシーケンサコントローラを設けたことを特徴とする請求項１記載の電子回路あるいはボード用テスタ。
【請求項１０】
試験すべき電子デバイスの１つの電気接続部に印加される伸長されたテストデータシーケンスを、シーケンサ命令と圧縮されたテストデータシーケンスとを生成するデータプロセッサによって圧縮し、
前記圧縮されたテストデータシーケンスと前記シーケンサの前記シーケンサ命令を、少なくとも夫々アドレスバスとデータバスとを介して前記シーケンサに接続される第１のメモリに記憶し、
前記シーケンサが前記シーケンサ命令によって動作して前記圧縮されたテストデータシーケンスを伸長し、
前記伸長されたテストデータシーケンスを、前記試験すべき電子デバイスの前記電気接続部あるいは前記電子デバイスの応答データを前記伸長されたテストデータシーケンスと比較する比較器に転送し、
前記伸長されたテストデータシーケンスを前記伸長されたテストデータシーケンス中に反復して存在するデータストリングについてチェックし、
前記データストリングを前記第１のメモリに一度だけあるいは少なくとも前記反復して存在する数より少ない回数だけ記憶し、
前記テストデータシーケンスを圧縮する際、前記データプロセッサにより、
前記テストデータシーケンスの最初の２つの桁をロードし、当該ロードした桁のデータストリングが当該テストデータシーケンスの次の桁でただちに反復されるかどうかをチェックし、
前記ロードしたデータストリングが当該テストデータシーケンスの次の桁でただちに反復されない場合には、前記テストデータシーケンスの次の桁をロードし、
前記ロードしたデータストリングが当該テストデータシーケンスの次の桁でただちに反復された場合には、当該反復されたデータストリングを反復された数だけ反復するためのシーケンサ命令を生成すること、
を特徴とする電子デバイスの試験方法。
【請求項１１】
試験すべき電子デバイスの１つの電気接続部に印加される伸長されたテストデータシーケンスを、シーケンサ命令と圧縮されたテストデータシーケンスとを生成するデータプロセッサによって圧縮し、
前記圧縮されたテストデータシーケンスと前記シーケンサの前記シーケンサ命令を、少なくとも夫々アドレスバスとデータバスとを介して前記シーケンサに接続される第１のメモリに記憶し、
前記シーケンサが前記シーケンサ命令によって動作して前記圧縮されたテストデータシーケンスを伸長し、
前記伸長されたテストデータシーケンスを、前記試験すべき電子デバイスの前記電気接続部あるいは前記電子デバイスの応答データを前記伸長されたテストデータシーケンスと比較する比較器に転送し、
前記伸長されたテストデータシーケンスを前記伸長されたテストデータシーケンス中に反復して存在するデータストリングについてチェックし、
前記データストリングを前記第１のメモリに一度だけあるいは少なくとも前記反復して存在する数より少ない回数だけ記憶し、
前記テストデータシーケンスを圧縮する際、前記データプロセッサにより、
前記テストデータシーケンスを１桁ずつロードし、ロード済みのデータストリングが当該テストデータシーケンス中に現われる頻度をチェックすることによって、当該テストデータシーケンス中に反復して存在する最も頻度の高いデータストリングを特定し、
前記最も頻度の高いデータストリングを、当該最も頻度の高いデータストリングよりも短い所定のアクセス命令によって置き換えることにより、伸長されたテストデータシーケンスを生成すること、
を特徴とする電子デバイスの試験方法。
【請求項１２】
前記反復して存在するデータストリングを前記テストデータシーケンスから除去し、
前記シーケンサの動作を制御する既存のシーケンサ命令に第１のシーケンサ命令を追加して、前記シーケンサが前記シーケンサ命令によって動作し、既存のシーケンサ命令が前記伸長されたテストデータシーケンスを生成するようにするか、あるいは前記既存のシーケンサ命令を変更してこのように動作させる
ことを特徴とする請求項１０又は１１記載の電子デバイスの試験方法。
【請求項１３】
前記テストデータシーケンスの前記圧縮中、前記反復して存在するデータストリングを１つあるいはそれ以上のアクセス命令に置き換え、
このような圧縮されたテストデータシーケンスを前記第１のメモリに記憶し、
前記データストリングを前記第１のメモリあるいは第２のメモリに記憶し、
前記シーケンサは、伸長を行なうために前記圧縮されたテストデータシーケンスを順次ロードするとき、前記アクセス命令が存在するか否かをチェックし、
存在する場合は、前記データストリングをロードし前記データストリングを挿入して、前記試験すべき電子デバイスの１つの電気接続部に印加すべき、あるいは前記試験すべき電子デバイスの応答データを前記伸長されたテストデータシーケンスと比較する前記比較器に印加すべき、前記伸長されたテストデータシーケンスを得る
ことを特徴とする請求項１０又は１１記載の電子デバイスの試験方法。
【請求項１４】
前記既存のシーケンサ命令に前記第１のシーケンサ命令を追加した結果が、データストリングが反復して存在している前記テストシーケンスを記憶するのに要するより大きいメモリスペースを必要とするか否かを、第２の比較器がチェックする
ことを特徴とする請求項１２記載の電子デバイスの試験方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は広義には電子回路試験に関し、より詳細には改良されたテストデータ圧縮技術を用いた装置及び方法に関する。
【０００２】
【従来技術及びその問題点】
電子回路はますます複雑になり、回路テスタは充分な試験を行なうためにはより多くの機能を必要とするようになってきている。
【０００３】
試験対象となる電子回路の有するピン等の電気的接続点数が増えるにつれて、電子回路の機能試験に必要な機器も大幅に増大する。更に、試験すべき電子回路あるいは試験すべきいくつかの集積回路を有するボードの電気接続部に印加されるテストデータあるいはテストデータシーケンスの変更も必要になる。被試験デバイス（ＤＵＴ）に印加されるあるいはＤＵＴから受信される信号のこのような変更パラメータには電圧、周波数、デューティサイクル等がある。
【０００４】
電子回路あるいはボード用テスタは各種の個数の電気接続部と機能を有するさまざまな電子回路あるいはボードの試験に簡単に適応しうるものでなければならない。試験パラメータはプログラムの容易なものでなければならない。夫々のＤＵＴはピン等のいくつかの入力電気接続部及び出力電気接続部を有する。電子回路あるいはボード用テスタは、ＤＵＴのチップ設計者が当該ＤＵＴの仕様を考慮に入れてたとえばＣＡＥツールを用いて作成したデジタル信号パターンを、ＤＵＴの電気接続部に印加する。ＤＵＴによって生成されたデジタル出力信号すなわちデジタルパターンが完全に機能している同じＤＵＴの信号パターンと比較される。
【０００５】
電子回路あるいはボード用テスタは高価格のＲＡＭ等の大量の電子的メモリを有するため、たとえば集積回路（ＩＣ）を設けたもののようなさまざまな電子回路あるいはボードについて機能試験を実行するのに必要なメモリの量及び／またはメモリ容量を低減する必要がある。
【０００６】
本願出願人の米国特許第４.６５２,８１４号から、テストマトリクスをその冗長性について分析することが知られている。テストマトリクスとは、テストデータシーケンス、つまり各クロックサイクルにＤＵＴの夫々の電気接続部から受け取られるかあるいはそれに供給されるテストデータを記述するものである。テストマトリクスの各行には、１クロックサイクル中のＤＵＴのすべての電気接続部すなわちピンにおけるテスト信号が記述される。テストマトリクスの行はテストベクトルと呼ばれ、テストマトリクスの要素はテストベクトルのセグメントと呼ばれる。
【０００７】
米国特許第４,６５２,８１４号には、テストマトリクスを同一のテストベクトルについてチェックすることが提案されている。２つあるいはもっと多くの同一のテストベクトルが存在する場合、このようなテストベクトルは回路テスタのメモリに一度だけ記憶される。他のテストベクトルと同一でない他のテストベクトルもすべて回路テスタの１つあるいはもっと多くのＲＡＭのようなメモリ中に記憶される。このデータのシーケンス付けは、所与の任意の時刻に使用されるべきデータベクトルのアドレスをこれらのＲＡＭに供給する単一のシーケンサによって制御される。
【０００８】
本願出願人の米国特許第５,４０２,４２７号から、夫々がテストベクトルのセグメントを記憶するベクトル記憶装置群を用いることが知られている。１つのテストベクトルが２つあるいはもっと多くの同一のセグメントを有する場合、このセグメントは一度だけ記憶される。たとえば同じクロックサイクルにおいてピン１とピン２におけるテストデータ（セグメント）が同じである場合、このセグメントが一度だけ記憶される。更に、米国特許５,４０２,４２７号には、いくつかのシーケンスを用いることが提案されている。ベクトル記憶装置とそれに対応するシーケンサの組み合わせを用い、各組み合わせはクロック信号が同じであることを除いては独立して動作する、ということはできないことが理解されよう。このような独立動作を望むならば、互いに同一なセグメントは、夫々がＤＵＴの異なる電気接続部すなわちピンに対応付けられた複数のベクトル記憶装置に記憶しなければならない。
【０００９】
ＤＵＴの１つの電気接続部すなわちピンに対して１つのベクトル記憶装置とそれに対応付けられたシーケンサを有するモジュラー回路テスタあるいはボードテスタを用いるとき、別の概念の電子回路あるいはボード用テスタが必要とされる。更に、電子デバイス（ＤＵＴ）を試験するための異なる方法が必要とされる。
【００１０】
【概要】
本発明は、電子デバイスを試験するための、複数のテスタ回路を設けた電子回路あるいはボード用テスタであって、夫々のテスタ回路は、前記試験すべき電子デバイスに電気接続部を設けるための導体と、少なくとも圧縮されたテストデータシーケンスを記憶する第１のメモリとからなり、シーケンサが、アドレスバスと前記圧縮されたテストデータシーケンスの伸長及び前記伸長されたテストデータシーケンスの前記電子デバイスへの転送あるいは前記電子デバイスの応答データを前記伸長されたテストデータと比較する第１の比較器への転送を制御するデータバスを介して、前記第１のメモリに接続され、夫々のテスタ回路は前記試験すべき電子デバイスの電気接続部と電気的に接続されており、更に前記シーケンサにタイミング信号を印加するクロック手段を有する電子回路あるいはボード用テスタを提供するものである。
【００１１】
更に、本発明は電子デバイス（ＤＵＴ）の試験方法であって、
前記試験すべき電子デバイスの１つの電気接続部に印加される伸長されたテストデータシーケンスがシーケンサ命令と圧縮されたテストデータシーケンスとを生成するデータプロセッサによって圧縮される第１のステップと、
前記圧縮されたテストデータシーケンスと前記シーケンサの前記シーケンサ命令は少なくとも、夫々アドレスバスとデータバスとを介して前記シーケンサに接続される第１のメモリに記憶される第２のステップと、
前記シーケンサは前記シーケンサ命令によって動作して前記圧縮されたテストデータシーケンスを伸長する第３のステップと、
前記伸長されたテストデータシーケンスは前記試験すべき電子デバイスの前記電気接続部あるいは前記電子デバイスの応答データを前記伸長されたテストデータシーケンスと比較する比較器に転送される第４のステップとを設けた方法を提供するものである。
【００１２】
本発明の電子回路あるいはボード用テスタには複数のテスタ回路を設けたモジュール式の概念が採用されている。夫々のテスタ回路には試験すべき電子デバイスのピン等の１つの電気接続部にのみ関係付けられ、ＲＡＭ等のメモリとシーケンサの組み合わせを設けた。夫々のテスタ回路したがってメモリとシーケンサの夫々の組み合わせはタイミング信号に対する場合以外は他の組み合わせから独立して動作する。夫々のテスタ回路のシーケンサはアドレスバス及びデータバスを介して第１のメモリに接続されている。データプロセッサはＤＵＴの夫々の電気接続部すなわちピンあるいは第１の比較器に転送すべきテストデータシーケンスを、特定の電気接続部すなわちピンに適用すべきテストデータシーケンス中に反復して存在するデータストリングについて、他のテストデータシーケンスから独立してチェックする。
【００１３】
本発明はピン毎に異なるシーケンサを用い、また夫々のテストデータシーケンスをピン毎に圧縮することを提供するものである。データプロセッサは、対応するピンの夫々のテストデータシーケンス（テストマトリクス上で見れば、これは列となる）が、あるピンに印加すべき、あるいは被試験デバイスの応答信号をそのテストデータシーケンスと比較するところの比較器に転送すべき、そのテストデータシーケンス中にデータストリングが反復して存在するかどうかをチェックする。データプロセッサは各ピンのシーケンサに対するシーケンサ命令及びピン毎の圧縮されたテストデータシーケンスを生成する。各ピンのシーケンサ命令と圧縮されたテストデータシーケンスは、試験すべき電子デバイスの夫々のピンすなわち電気接続部に対応する、このテスタ回路の１つあるいはそれ以上のＲＡＭ等のメモリに記憶される。クロック手段がすべてのテスタ回路の夫々にタイミング信号を印加する。試験中、夫々のシーケンサはデータプロセッサから生成され、同じテスタ回路のメモリに記憶される対応するシーケンサ命令によって動作する。夫々のシーケンサは被試験デバイスのそれに対応するピンすなわち電気接続部の対応するテストデータシーケンスを伸長し、伸長されたテストデータシーケンスを生成する。この伸長されたテストデータシーケンスはＤＵＴの対応するピンに転送されるか、あるいはＤＵＴの対応するピンに接続されていてこの伸長されたテストデータシーケンスをＤＵＴの対応するピンにおける応答信号と比較する、このテスタ回路の比較器に転送される。
【００１４】
本発明の第１実施例によれば、ピンのテストデータシーケンス中に反復して存在するデータストリングは当該ピンに対応する回路テスタのメモリに一度だけ記憶される。当該ピンのテストデータシーケンスのうち冗長性を有しない他のすべてのデータストリングもまた当該ピンに対応したテスタ回路のメモリに記憶される。記憶されるシーケンサ命令は、必要に応じてこの一度だけ記憶されたデータストリングを反復して、圧縮されたテストデータシーケンスに基づくテストデータシーケンスを生成する命令である。
【００１５】
本発明の第２実施例によれば、ピン毎のいくつかのシーケンサ命令には、反復して存在する一度だけ記憶されたデータストリングを当該ピンに対応するシーケンサのメモリに順次ロードする、少なくとも２つのアクセス命令を含む。
【００１６】
本発明の第３実施例によれば、電子回路あるいはボード用テスタは第２の比較器を有する。あるピンのテストデータシーケンス中に反復して存在するデータストリングをストアし、また必要に応じてこのデータストリングを反復してテストデータシーケンスを生成するシーケンサ命令をストアするのに先だって、当該第２の比較器はこのようなストアを行った場合に、圧縮を行わずにデータストリングが反復して存在するものを記憶する場合に要するよりも大きなメモリスペースを必要とするかどうかを比較し判定する。圧縮を行わずに反復するデータストリングの記憶に要するメモリスペースの方が小さい場合、反復して存在するデータストリングと前記データストリングを反復するためのシーケンサ命令はテスタ回路のメモリに記憶しない。そのかわりに、これらのデータストリングがその中に反復して存在する当該ピンのテストデータシーケンスが記憶される。
【００１７】
本発明の第４の実施例によれば、各テスタ回路の各シーケンサは、圧縮されたテストデータシーケンスの一部を記憶するためのシーケンサ記憶ユニットと、シーケンサディレクトリと、圧縮されたテストデータシーケンスの伸長を制御するシーケンサコントローラとを設けている。シーケンサコントローラは被試験デバイスのピンのテスタ回路のメモリに記憶されるシーケンサ命令によって動作し、またプログラムすることができる。
【００１８】
本発明の電子デバイス（ＤＵＴ）試験方法では、被試験デバイスのピン等の１つの特定の電気接続部に印加されるべき未圧縮のテストデータシーケンスは、第１のステップにおいて、１つあるいは複数のシーケンサ命令と圧縮されたテストデータシーケンスを生成するデータプロセッサによって圧縮される。第２のステップにおいて、この特定のピンの圧縮されたテストデータシーケンスとこの特定のシーケンサに対するシーケンサ命令が回路テスタの１つあるいは複数のメモリに記憶される。このＲＡＭ等のメモリは夫々アドレスバス及びデータバスを介してテスタ回路のこの特定のシーケンサに接続されている。第３のステップにおいて、テスタ回路のシーケンサは、シーケンサ命令によって動作して、この特定のピンの圧縮されたテストデータシーケンスを伸長する。第４のステップにおいて、この特定のピンの伸長されたテストデータシーケンスは、試験すべき電子デバイスのこの特定のピンあるいは他の電気接続部あるいは試験すべき電子デバイスのこの特定のピンから受け取った応答データを、この特定のピンの伸長されたテストデータシーケンスと比較する比較器に転送される。
【００１９】
電子デバイスの試験方法の第１実施例において、各テストデータシーケンスあるいは一部のテストデータシーケンスは、対応するピンのテストデータシーケンス中にあるデータストリングが反復して存在するかどうかチェックされる。このようなデータストリングは、被試験デバイスのこの特定のピンに対応するテスタ回路の１つあるいは複数のメモリに、一度だけあるいは少なくともこれらのデータストリングがテストデータシーケンス中に存在する数より少ない回数だけ記憶される。
【００２０】
本発明の発明の方法の第２実施例において、ＤＵＴのある特定のピンのテストデータシーケンス中に反復して存在するデータストリングは前記テストデータシーケンスから除去され、前記シーケンサの動作を制御する既存の一連のシーケンサ命令に一つまたは複数の適当なシーケンサ命令が追加される。シーケンサは、圧縮されたテストデータがロードされシーケンサ命令によって操作されるとき、対応する伸長されたテストデータシーケンスを生成する。適当なシーケンサ命令を追加する代わりに、既存のシーケンサ命令をそれに応じて変更することもできる。テストデータシーケンス中に反復して存在するデータストリングの除去と適当なシーケンサ命令の生成はデータプロセッサによって行なわれる。
【００２１】
本発明の方法の第３実施例において、被試験デバイスのピンすなわち電気接続部のテストデータシーケンス中に反復して存在するデータストリングは、１つあるいは複数のアクセス命令に置き換えられる。ピンのこのような圧縮されたテストデータシーケンスは被試験デバイスの特定のピンに対応するテスタ回路の１つあるいは複数のメモリに記憶される。反復して存在するデータストリングもテスタ回路の１つあるいは複数のメモリに記憶される。圧縮されたテストデータシーケンスの伸長中、回路テスタのシーケンサはこの圧縮されたテストデータシーケンスを順次ロードし、アクセス命令があるかどうかチェックする。アクセス命令が存在する場合、シーケンサは記憶されたデータストリングをロードし、このデータストリングを挿入して、試験すべき電子デバイスの１つの電気接続部すなわちピンに印加すべき、あるいは試験すべき電子デバイスのこの特定のピンからの応答データを伸長されたテストデータシーケンスと比較する比較器に印加すべき、当初の圧縮されていないテストデータシーケンスを得る。
【００２２】
本発明の方法の他の実施例においては、電子回路あるいはボード用テスタは、反復されるデータストリングを生成するための１つあるいは複数のシーケンサ命令及び反復して存在するデータを記憶することが、反復して存在するデータストリングをそのまま記憶するのに必要なメモリスペースより大きなメモリスペースを必要とするかどうかをチェックする第２の比較器を有する。反復して存在するデータストリングをそのまま記憶しても圧縮した場合と同じかそれ以下のメモリスペースしか要しない場合、反復して存在するデータストリングが被試験デバイスの特定のピンに対応する回路テスタの１つあるいは複数のメモリに記憶され、反復されるデータストリングを生成するための１つあるいは複数のシーケンサ命令は記憶されない。そうでない場合には、この１つあるいは複数のシーケンサ命令と反復して存在するデータストリングが記憶される。
【００２３】
本発明は、単独であると他の任意の組み合わせであるとを問わず、上述した特徴のあらゆる有用で新規な組み合わせに関する、ということが理解されまたここで強調しておく。更に、ここに掲げる利点はすべて本発明によって解決される目的とみなすことができる。
【００２４】
【発明の実施例】
図１には伸長されたテストデータシーケンスを試験すべき電子デバイス（ＤＵＴ）の電気入力コネクタ１８に、またあるいは試験すべき電子デバイス（ＤＵＴ）の電気出力コネクタに接続されている場合には比較器１４に転送するテスタ回路１０を示す。
【００２５】
電子回路１０はソフトウエアで動作するマイクロプロセッサ等のシーケンサ１１、ＲＡＭ等のベクトルシーケンサメモリ１２、フォーマッタ１３、比較器１４、ドライバ１６、レシーバ１７、及びエラーメモリ１５を設けている。適切に動作するためにクロック信号を必要とするテスタ回路１０の夫々の電子回路（わかりやすいように電気的接続は詳細には示さない）には、クロック手段３０が電気的に接続されている。シーケンサ１１はアドレスバス１９とデータバス２０を介してベクトルシーケンスメモリ１２に接続されている。
【００２６】
ＲＡＭ等のメモリ１２内には、被試験デバイス（ＤＵＴ）の電気接続部すなわちピン１８に印加すべき伸長された形式のテストデータシーケンスが、圧縮フォーマットで記憶されている。更に、メモリ１２内には、シーケンサ１１のためのシーケンサ命令が記憶されている。試験中、クロック手段３０は電子的テスタ回路の夫々の電子回路をトリガし、シーケンサは、メモリ１２からデータバス２０を介して圧縮されたテストデータシーケンスの一部とシーケンサ命令をシーケンサ記憶ユニット（図示せず）にロードする。このシーケンサ命令によってシーケンサコントローラ（図示せず）がメモリ１２の該当部分をアドレスし、圧縮されたテストデータシーケンスがシーケンサ記憶ユニットに順次ロードされ、シーケンサによって伸長されてテストデータシーケンスとなる。
【００２７】
被試験デバイスの電気接続部１８が入力ピンである場合、伸長されたテストデータシーケンスはバス２１を介してフォーマッタ１３に転送され、フォーマッタ１３からバス２３を介してドライバ１６に転送される。フォーマッタ１３とドライバ１６はこの伸長されたテストデータシーケンスに対してそのＤＵＴの具体的な動作条件に関して変更を加える。
【００２８】
電気接続部１８が被試験デバイスの出力ピンである場合、出力ピン１８上の応答データシーケンスがレシーバ１７に転送され、バス２４を介して比較器１４に転送される。伸長されたテストデータシーケンスをフォーマッタ１３に転送する代わりに、テストデータシーケンスがバス２１を介して比較器１４に転送される。被試験デバイス（ＤＵＴ）の出力ピン１８の応答データシーケンスがシーケンサ１１によって生成されるテストデータシーケンスと同じでない場合、比較器１４はエラーメモリ１５にこれらのシーケンスのどの位置のビットが同じでどの位置のビットが異なるかを書き込む。
【００２９】
いくつかのテスタ回路１０を用いることによりモジュール式の概念が採用され、集積回路（ＩＣ）、電子素子あるいはＩＣを有するボードなどさまざまな電子デバイスの試験に簡単に適合させることのできる電子回路あるいはボード用テスタを構成することができる。このようなテスタ回路１０の夫々を被試験デバイス（ＤＵＴ）の出力ピンあるいは入力ピンに接続して用いることができる。また、テスタ回路としてはＤＵＴの入力ピンにのみ接続して用いる場合、比較器、レシーバ及びエラーメモリを有しないものを用いることもできる。一方、フォーマッタ１３及びドライバ１６を有しない回路テスタをＤＵＴの出力ピンに接続して用いることもできる。
【００３０】
図２には、図１に示すような３つのテスタ回路１０ａ、１０ｂ及び１０ｃを有する電子電子回路あるいはボード用テスタを示す。テスタ回路１０ａ、１０ｂ、１０ｃは夫々試験すべき電子デバイス（ＤＵＴ）のピン等の異なる電気接続部１８ａ、１８ｂ及び１８ｃに接続されている。共通のクロック手段３０が電線等の電気接続部３１を介して各テスタ回路１０ａ、１０ｂ及び１０ｃとその電子デバイスに接続されている。
【００３１】
ＤＵＴの各ピンすなわち電気接続部１８ａ、１８ｂ及び１８ｃは、シーケンサ１１及びベクトルシーケンサメモリ１２を設けた自己のテスタ回路に関係付けられているため、ＤＵＴの対応する電気接続部あるいはテスタ１０ａ、１０ｂ及び１０ｃの夫々に対応する比較器に異なるテストデータシーケンスを転送することができる。
【００３２】
図３に、５つの電気接続部すなわちピンを有する２進カウンタ（図示せず）の試験パターンすなわちテストデータシーケンスを含むマトリクスを示す。本発明の電子電子回路あるいはボード用テスタを用いて他の任意のデジタル電子ＤＵＴを試験することが可能であることはもちろんである。
【００３３】
図３に示すマトリクスはテストベクトルと呼ばれる２０本の行（１から２０）を有する。夫々のテストベクトルは、１クロックサイクルでの２進カウンタの５本のピンのすべての上の信号を示す。マトリクスの左端の列“Ｃｌｋ”には２０通りのサイクルの夫々におけるこの２進カウンタＤＵＴのクロックピンの信号を示す。記号“０”は低電圧レベルを意味し、“１”は高電圧レベルを意味する。このマトリクスの左の列に示すクロック信号はゼロ復帰信号である。すなわち、高電圧レベル“１”はＤＵＴのクロックピンに短い電圧パルスとしてのみ印加される。
【００３４】
その右側にある列Ｑa〜Ｑdはこの通常の２進カウンタの出力ピンを示す。ピンＱbの出力データシーケンスを見ると、この出力データシーケンス中にはデータストリング“００１１”が反復して存在することがわかる。
【００３５】
この２進カウンタの試験には、本発明のテスタ回路が５つ用いられる。１つはクロック入力ピンに用いられ、４つは出力ピンに用いられる。通常、２進カウンタは６本以上のピンを有する。しかし本発明の理解のために、上述した５本のピンのみについて考察する。
【００３６】
この２進カウンタのクロック入力に印加すべきテストデータシーケンスを圧縮しない場合、この２進カウンタの対応するクロック入力のテスタ回路内のメモリスペースには、１シーケンス命令＋２０ベクトル＝２８ベクトルが必要である。１つのシーケンス命令を記憶するには８ベクトル分のメモリスペースが必要である。クロック入力に印加すべきテストデータシーケンスを見れば、このテスタ回路はカウンタのクロックピンに高電圧レベル“１”を２０回印加することは容易に理解されよう。本発明によるデータプロセッサがこのテストデータシーケンスをチェックして１つの伸長シーケンサ命令を生成する。このデータプロセッサの伸長シーケンサ命令は本発明によるテスタ回路のメモリに記憶される。更に、データプロセッサは圧縮されたテストデータシーケンスを生成する。この場合、圧縮されたテストデータシーケンスはこのテストデータシーケンス中に反復して存在する１つのデータストリング（“１”）のみである。したがって、１伸長シーケンサ命令＋１ベクトル＝９ベクトル分のメモリスペースのみが必要である。
【００３７】
試験回路が（本発明の圧縮技術を用いずに）出力ピンＱbのテストデータシーケンスを生成するには、２８ベクトル分のメモリスペースが必要である。これは、この２進カウンタのクロック入力に印加すべき圧縮されていないテストデータシーケンスの記憶に要するのと同量である。
【００３８】
本発明のデータプロセッサは、ピンＱbの出力データシーケンス中にデータストリング“００１１”が５回反復されることを認識する。テストデータシーケンスを出力データシーケンスと比較する比較器に与えるべきこのようなテストデータシーケンスを生成するために、データプロセッサはテスタのシーケンサにデータストリングを５回反復するように命令する伸長シーケンサ命令を生成する。更に、データプロセッサは圧縮されたテストデータシーケンスであるデータストリング“００１１”を生成する。これを記憶するためには、１伸長シーケンサ命令＋４ベクトル＝１２ベクトル分のメモリスペースが、ピンＱbのテスタ回路のメモリに必要である。
【００３９】
また、データストリング“００”を生成するための伸長シーケンサ命令と、反復して存在するデータストリング“１１”を生成するための他の伸長シーケンサ命令を用いることもできる。この場合、データストリング“００”及び“１１”に必要なメモリスペースは、
１伸長シーケンサ命令＋１ベクトル＝９ベクトル
＋１伸長シーケンサ命令＋１ベクトル＝９ベクトル
である。ピンＱbの出力データシーケンスにはこのようなストリングが５本入っているため、全部で（５×１８）＝８０ベクトルが必要である。
【００４０】
このことから、このような圧縮には６８ベクトル分のメモリスペースがさらに必要となることがわかる。本発明のデータプロセッサは、テストデータシーケンスの圧縮を行なう別のやり方がないかどうかチェックし、各種の圧縮のやり方を比較した上で、必要なメモリスペースが最小限となる圧縮を選択する。
【００４１】
図４には、このデータプロセッサによって実行されるテストデータシーケンスの圧縮を詳細に示す。この例では、本発明のデータプロセッサは隙間なしで繰り返すデータストリングのみを圧縮する。たとえば、テストデータシーケンスが１０１Ｘ１０１Ｘ１０１Ｘ１０１Ｘ１１１１１１１１１１１０１０１０１０１０１０１０１であるとする。
【００４２】
図４（Ａ）において、データプロセッサはこのテストデータシーケンスの最初の２つの桁“１０”をロードし、このデータストリングがこのテストデータシーケンスの第３及び第４の桁でただちに反復されるかどうかをチェックする。反復されない場合、データプロセッサは次の桁、すなわち第３の桁“１”を更にロードし、データストリング“１０１”がこのテストデータシーケンスの第４の桁からただちに反復されるかどうかを比較する（図４Ｂ）。反復されない場合、データプロセッサは次の桁、すなわち第４の桁“Ｘ”を更にロードする（図４（Ｃ））。次に、データプロセッサはこのデータストリング“１０１Ｘ”がこのテストデータシーケンス中に反復して存在するかどうかを比較する。図示するように、これは４回反復される。すると、データプロセッサは伸長シーケンサ命令を生成する。この命令は４つのベクトルからなるベクトル群を４回反復する特定のテスタ回路のシーケンサを動作させる命令である。更に、データプロセッサは反復されるデータストリング“１０１Ｘ”である４つのベクトルを生成する。この伸長シーケンサ命令と４つのベクトルは、図１に示すテスタ回路１０のような特定のテスタ回路のベクトルシーケンサメモリに記憶される。“Ｘ”はこの桁はテスタ回路の比較器によって比較されないことを示すベクトルである。ある理由でテストデータシーケンスにはこのような桁“Ｘ”が用いられる。
【００４３】
図４（Ｄ）において、データプロセッサはこのテストデータシーケンスのチェック済みの部分の直後に連結された部分をチェックする。データプロセッサは最初の圧縮済みの部分の後に始まるこのテストデータシーケンスの次の部分の最初の桁“１”をロードし、ロードされた“１”を“スタート”として示された位置にあるこのテストデータシーケンスの次の部分と比較する。データプロセッサはこのデータストリング“１”が１７桁目から１１回反復されることを認識する。データプロセッサは他の伸長シーケンサ命令と１つのベクトル“１”を生成する。これらはいずれもＤＵＴの特定のピンに対応するテスタ回路のベクトルシーケンサメモリに記憶される。
【００４４】
図４（Ｅ）において、データプロセッサはこのテストデータシーケンスの最後の部分の冗長性をチェックする。このテストデータシーケンスの最初の２つの桁“０１”をロードした後、データプロセッサは比較器あるいは比較プロセスに支援されてデータストリング“０１”が７回反復されることを認識する。データプロセッサは伸長シーケンサ命令とデータストリング“０１”の２つのベクトルを生成する。このテスタ回路のシーケンサはこの伸長シーケンサ命令によって動作してデータストリング“０１”を隙間なく繰り返し生成する。また、図４の（Ａ）から（Ｅ）に示すテストデータシーケンスで試験すべき特定のピンのテスタ回路のベクトルシーケンサメモリに伸長シーケンサ命令と２つのベクトルからなる“０１”が記憶される。
【００４５】
図４の（Ａ）から（Ｅ）に示すように、４１桁からなるテストデータシーケンスが本発明のデータプロセッサによって圧縮され、３つの伸長シーケンサ命令と７つのベクトル（４＋１＋２）が得られる。つまり３×８＋（４＋１＋２）＝３１ベクトル分のメモリが４１桁を有するテストデータシーケンスを記述するのに必要である。圧縮されていないテストデータシーケンスを記憶するには４１ベクトル分のメモリが必要である。
【００４６】
図５にはテストデータシーケンス中の隣接してはいないいくつかの同一のデータストリングを圧縮することによるテストデータシーケンスの圧縮を示す。図５に示す例では、このテストデータシーケンス中の最も頻度の高いデータストリングの圧縮のみを説明する。また、このテストデータシーケンス中の反復頻度のもっと低いデータストリングも同様に圧縮できることが理解できるだろう。
【００４７】
図５のテストデータシーケンスは１０１Ｘ０００１０１Ｘ１１１１１０１Ｘ１０１０１０１０１Ｘ０００１０１Ｘ１０１０１０１Ｘ０１０である。
【００４８】
本発明のデータプロセッサに１桁ずつロードし、現在ロード済みのデータストリングがこのテストデータシーケンス中に現われる頻度をチェックすることによって、データプロセッサはデータストリング“１０１Ｘ”が図５のテストデータシーケンス中に反復して存在する最も頻度の高いデータストリングであると判定する。このテストデータシーケンス中でデータストリング“１０１Ｘ”は６回発生する。
【００４９】
データプロセッサはデータストリング“１０１Ｘ”をアクセス命令“Ｔ”に置き換える。図５から、アクセス命令“Ｔ”を有するテストデータシーケンスは圧縮されていないテストデータシーケンスよりはるかに短いことがわかる。この圧縮されたテストデータシーケンスはこの特定のピンのテスタ回路のベクトルシーケンスメモリに記憶される。このテスタ回路のシーケンサがアクセス命令“Ｔ”を有するテストデータシーケンスをロードする際には、このシーケンサはデータストリング“１０１Ｘ”を記憶したベクトルシーケンサメモリをアクセスし、圧縮されたテストデータシーケンス中の夫々のアクセス命令“Ｔ”を記憶されたデータストリング“１０１Ｘ”に置き換え、それによって伸長されたテストデータシーケンスを生成する。
【００５０】
以下に本発明の実施の態様の例を列挙する。
【００５１】
〔実施態様１〕電子デバイスを試験するための複数のテスタ回路を設け、前記テスタ回路は夫々以下の(a)ないし(e)の特徴を有する電子回路あるいはボード用テスタ：
(a)前記試験すべき電子デバイスに電気的接続を設けるための導体と、
(b)少なくとも圧縮されたテストデータシーケンスを記憶する第１のメモリとを設け、
(c)シーケンサが、アドレスバスと前記圧縮されたテストデータシーケンスの伸長及び前記伸長されたテストデータシーケンスの前記電子デバイスへの転送あるいは前記電子デバイスの応答データを前記伸長されたテストデータと比較する第１の比較器への転送を制御するデータバスを介して、前記第１のメモリに接続され、
(d)夫々のテスタ回路は前記試験すべき電子デバイスの電気接続部と電気的に接続されており、
(e)前記テスタ回路は前記シーケンサにタイミング信号を印加するクロック手段を有する。
【００５２】
〔実施態様２〕前記試験すべき電子デバイスの前記１つの電気接続部あるいは前記第１の比較器に転送すべきテストデータシーケンスについて、前記テストデータシーケンス中に反復して存在するデータストリングをチェックするデータプロセッサを有し、
前記データプロセッサはシーケンサ命令と前記圧縮されたテストデータシーケンスを生成し、
前記シーケンサ命令は前記圧縮されたテストデータシーケンスを前記テストデータシーケンスに伸長するための前記シーケンサの動作命令である
ことを特徴とする実施態様１記載の電子回路あるいはボード用テスタ。
【００５３】
〔実施態様３〕前記シーケンサ命令は前記第１のメモリあるいは前記テスタ回路の第２のメモリに記憶されることを特徴とする実施態様２記載の電子回路あるいはボード用テスタ。
【００５４】
〔実施態様４〕前記反復して存在するデータストリングは前記第１のメモリに一度だけ記憶され、
前記シーケンサ命令は、必要に応じて前記データストリングを反復して前記圧縮されたテストデータシーケンスに基づいて前記テストデータシーケンスを生成するための命令を含む
ことを特徴とする実施態様２または実施態様３記載の電子回路あるいはボード用テスタ。
【００５５】
〔実施態様５〕前記シーケンサ命令は前記一度だけ記憶される反復して存在するデータストリングを前記シーケンサのメモリに順次ロードするための少なくとも２つのアクセス命令を設けたことを特徴とする実施態様４記載の電子回路あるいはボード用テスタ。
【００５６】
〔実施態様６〕前記反復して存在するデータストリングと必要に応じて前記データストリングを反復して前記テストデータシーケンスを生成する前記シーケンサ命令の記憶に、伸長された反復して存在するデータストリングの記憶に要するメモリスペースより大きなメモリスペースを必要とするかどうかをチェックする第２の比較器を有することを特徴とする実施態様２記載の電子回路あるいはボード用テスタ。
【００５７】
〔実施態様７〕前記テスタ回路の前記シーケンサは、前記タイミング信号に対する以外は、夫々他の前記シーケンサから独立して動作することを特徴とする実施態様１記載の電子回路あるいはボード用テスタ。
【００５８】
〔実施態様８〕前記第１のメモリは夫々ＲＡＭを設けたことを特徴とする実施態様１記載の電子回路あるいはボード用テスタ。
【００５９】
〔実施態様９〕前記シーケンサの各々は、シーケンサ記憶ユニット、シーケンサディレクトリ、及びシーケンサコントローラを設けたことを特徴とする実施態様１記載の電子回路あるいはボード用テスタ。
【００６０】
〔実施態様１０〕以下のステップ(a)ないし(d)を設けたことを特徴とする電子デバイスの試験方法：
(a)前記試験すべき電子デバイスの１つの電気接続部に印加される伸長されたテストデータシーケンスを、シーケンサ命令と圧縮されたテストデータシーケンスとを生成するデータプロセッサによって圧縮する；
(b)前記圧縮されたテストデータシーケンスと前記シーケンサの前記シーケンサ命令を、少なくとも夫々アドレスバスとデータバスとを介して前記シーケンサに接続される第１のメモリに記憶する；
(c)前記シーケンサが前記シーケンサ命令によって動作して前記圧縮されたテストデータシーケンスを伸長する；
(d)前記伸長されたテストデータシーケンスを、前記試験すべき電子デバイスの前記電気接続部あるいは前記電子デバイスの応答データを前記伸長されたテストデータシーケンスと比較する比較器に転送する。
【００６１】
〔実施態様１１〕前記伸長されたテストデータシーケンスを前記伸長されたテストデータシーケンス中に反復して存在するデータストリングについてチェックし、
前記データストリングを前記第１のメモリに一度だけあるいは少なくとも前記反復して存在する数より少ない回数だけ記憶する
ことを特徴とする実施態様１０記載の電子デバイスの試験方法。
【００６２】
〔実施態様１２〕前記反復して存在するデータストリングを前記テストデータシーケンスから除去し、
前記シーケンサの動作を制御する既存のシーケンサ命令に第１のシーケンサ命令を追加して、前記シーケンサが前記シーケンサ命令によって動作し、既存のシーケンサ命令が前記伸長されたテストデータシーケンスを生成するようにするか、あるいは前記既存のシーケンサ命令を変更してこのように動作させる
ことを特徴とする実施態様１１記載の電子デバイスの試験方法。
【００６３】
〔実施態様１３〕前記テストデータシーケンスの前記圧縮中、前記反復して存在するデータストリングを１つあるいはそれ以上のアクセス命令に置き換え、このような圧縮されたテストデータシーケンスを前記第１のメモリに記憶し、
前記データストリングを前記第１のメモリあるいは第２のメモリに記憶し、
前記シーケンサは、伸長を行なうために前記圧縮されたテストデータシーケンスを順次ロードするとき、前記アクセス命令が存在するか否かをチェックし、
存在する場合は、前記データストリングをロードし前記データストリングを挿入して、前記試験すべき電子デバイスの１つの電気接続部に印加すべき、あるいは前記試験すべき電子デバイスの応答データを前記伸長されたテストデータシーケンスと比較する前記比較器に印加すべき、前記伸長されたテストデータシーケンスを得る
ことを特徴とする実施態様１１記載の電子デバイスの試験方法。
【００６４】
〔実施態様１４〕前記既存のシーケンサ命令に前記第１のシーケンサ命令を追加した結果が、データストリングが反復して存在している前期テストシーケンスを記憶するのに要するより大きいメモリスペースを必要とするか否かを、第２の比較器がチェックする
ことを特徴とする実施態様１２記載の電子デバイスの試験方法。
【図面の簡単な説明】
【図１】試験すべき電子デバイスのピン等の電気接続部の試験を行なうための電子回路あるいはボード用テスタのテスタ回路のブロック図。
【図２】夫々がＤＵＴの異なるピンと電気的に接続された同じ種類の３つのテスタ回路を設けたモジュラー式の電子回路あるいはボード用テスタのブロック図。
【図３】テストデータシーケンス圧縮法を説明するための２進カウンタのテストベクトルを示す図。
【図４】テストデータシーケンス中の連続する同じデータストリングを圧縮することによるテストデータシーケンスの圧縮を示す図。
【図５】テストデータシーケンス中の連続しない同じデータストリングを圧縮することによるテストデータシーケンスの圧縮を示す図。
【符号の説明】
１０、１０ａ、１０ｂ、１０ｃ：テスタ回路
１１：シーケンサ
１２：ベクトルシーケンサメモリ
１３：フォーマッタ
１４：比較器
１５：エラーメモリ
１６：ドライバ
１７：レシーバ
１８、１８ａ、１８ｂ、１８ｃ、３１：電気接続部
１９：アドレスバス
２０：データバス
２１、２３、２４：バス
３０：クロック手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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