(57)【特許請求の範囲】
【請求項１】
複数のアナログ基準レベルを受け取り、補間によって複数の電圧を発生するための、抵抗ストリング構成のディジタルアナログ変換器（DAC）と、
前記複数の電圧を受け取り、これらの複数の電圧から1つの電圧を選択するためのデコーダと、及び
前記デコーダにより選択された前記1つの電圧を受け取り、出力電圧を前記1つの電圧に向けて駆動するためのオートストップバッファ回路であって、前記出力電圧によってアクティブマトリクスディスプレイの列が駆動される、オートストップバッファ回路とからなり、
前記オートストップバッファ回路が不感帯増幅器を含み、
前記不感帯増幅器が、非対称のトランジスタからなる差動対を含む差動増幅器を含み、
前記不感帯増幅器の所望の不感帯特性が、該不感帯増幅器の前記差動増幅器を構成するトランジスタのチャネルの寸法を相対的に変更することにより達成され、
前記不感帯増幅器が、前記1つの電圧と前記出力電圧との間に相対的に実質的な差がある場合に、前記出力電圧を前記1つの電圧に近づくよう能動的に駆動し、
前記不感帯増幅器が、前記1つの電圧と前記出力電圧との間に実質的に差がない場合に、前記出力電圧を前記1つの電圧に向けて能動的に駆動することを自動的に停止することにより、電力を節約し、及び
前記オートストップバッファ回路が、前記1つの電圧と前記出力電圧との間で実質的に差がない場合に前記出力電圧が前記1つの電圧により直接に駆動されるようにするための代替経路である電流経路を更に含む、
アクティブマトリクスディスプレイの列を駆動するためのシステム。
【請求項２】
前記オートストップバッファ回路に含まれる前記不感帯増幅器が、非反転入力端子と、反転入力端子と、前記反転入力端子に接続された出力端子とを備え、
前記オートストップバッファ回路が、さらに、
前記非反転入力端子に接続され、前記1つの電圧を受け取る回路入力と、
前記出力端子に接続され、前記出力電圧を出力する回路出力
を備え、前記電流経路が前記回路入力と前記回路出力の間にあって、当該電流経路への切り換えがタイミング及び制御回路によって制御されることからなる、請求項１のシステム。
【請求項３】
前記オートストップバッファ回路に含まれる前記不感帯増幅器が、非反転入力端子と、反転入力端子と、前記反転入力端子に接続された出力端子とを備え、
前記オートストップバッファ回路が、さらに、
前記非反転入力端子に接続され、前記1つの電圧を受け取る回路入力と、
前記出力端子に接続され、前記出力電圧を出力する回路出力と、及び
前記非反転入力端子と前記反転入力端子の間の抵抗器とを備え、前記抵抗器が、前記1つの電圧と前記出力電圧の間に実質的な差がない場合に前記電流経路として働き、これを通って前記出力電圧が前記1つの電圧により直接に駆動される、請求項１のシステム。
【発明の詳細な説明】
I.  発明の背景
1.  技術分野
本発明は、アクティブマトリクス（薄膜トランジスタ）液晶ディスプレイのための、列ドライバ用の電子回路設計に関する。
2.  関連技術の説明
アクティブマトリクス（薄膜トランジスタ）液晶ディスプレイ技術の、種々の側面における最近の進歩に伴い、ここ数年におけるアクティブマトリクスディスプレイの普及には瞠目すべきものがある。アクティブマトリクスディスプレイにおいては、表示セルの各々に対応して、1つのトランジスタからなるゲート又はスイッチが設けられる。アクティブマトリクスディスプレイは、まず選択電圧を行電極に印加してその行のセルのゲートを起動し、次いで適当なアナログデータ電圧を列電極に印加して、選択された行にある各々のセルを所望の電圧レベルにまで充電することによって動作される。
列ドライバは、アクティブマトリクスディスプレイパネルの設計において、非常に重要な回路である。列ドライバはディジタル表示データと、制御及びタイミング信号をディスプレイ制御チップから受け取り、ディジタル表示データをアナログ電圧に変換し、このアナログ電圧でディスプレイの列電極を駆動する。
ディジタル表示データをアナログ電圧に変換するために、既存の列ドライバは抵抗ストリングを基礎とするディジタルアナログ変換器（DAC）、又はコンデンサを基礎とするDACの何れかを用いている。本発明は、抵抗ストリングを基礎とするDACを用いる列ドライバの設計を改良することに関する。在来の列ドライバにおける抵抗ストリングDACは、単一の抵抗ストリングを、多数のデコーダ（駆動される列電極の各々に1つずつ）と組み合わせて含んでいる。抵抗ストリングDACは、列ドライバに供給されるアナログ基準レベル（複数）を補間する。
抵抗ストリングDACを用いる列ドライバにおいては、アナログ電圧で列電極を駆動するについて、幾つかの技術が知られている。こうした公知技術の第1のものは、「直接駆動」技術であり、この場合には抵抗ストリングDACの出力からのアナログ電圧が、列に対して直接に加えられる。公知技術の第2は、「通常のバッファ」を用いて、列電極を駆動するための抵抗ストリングDACからの出力を緩衝するものである。第3の公知技術は、時宜を得た仕方で起動される「時限式バッファ」を用いるものである。
直接駆動技術では、列電極は抵抗ストリングから直接に駆動される。これは理論的には、抵抗ストリング中の抵抗器に固有の線形性の故に、正確な電圧をもたらす筈である。しかしながら、列静電容量を十分な迅速さをもって駆動するためには、抵抗の抵抗値は小さくなければならず（回路の時定数は抵抗値に比例するため）、その結果この直接駆動システムは、抵抗ストリングの部分で多量の電力を消費することになり（なぜなら電力は抵抗値に反比例するから）、従って列の駆動のために利用可能な電流はより小さくなる。加えて、直接駆動技術では、表示パネルの静電容量が所定時間内に駆動されるよう、抵抗ストリングに供給されるアナログ基準レベルの駆動電力を増大させるために、強力な外部基準増幅回路の使用が必要である。しかしながら、外部基準増幅回路を用いると、増幅回路と列ドライバチップの間で、印刷回路基板（PCB）に電圧降下が生じうる。これは、抵抗ストリングDACには大きな直流電流が供給されねばならない一方で、表示パネルのかなりの静電容量を充電するために交流電流をも供給しなければならないからである。そして、同じタップ（抵抗ストリング内の2つの抵抗器の間の）を選択するデコーダの数が多すぎた場合には、こうした状況は悪化しうる。
通常のバッファを用いる技術では、列デコーダと列電極の中間にアナログ出力バッファを介在させることによって、直接駆動システムの欠点は克服される。この通常バッファ技術では、抵抗ストリングが列静電容量を直接に駆動するものではないため、抵抗ストリングの部分での電力消費を抑えるために、大きな抵抗値が使用されうる。加えて、アナログ出力バッファの存在が高電流出力基準増幅回路の必要性を排除し、高電流出力基準増幅回路がないために、PCBやデコーダ回路における電圧降下に起因する問題点を最小限にすることができる。
それでもなお、通常バッファ技術は幾つかの欠点を有している。各々の列ドライバは典型的には300列を担当しており、各々の列が1つのバッファを必要とする。そのため、多くの数のバッファが必要とされる。加えて、これらのバッファは大量の電力を消費し、電力効率はよくない。そして、これらのバッファのオフセット電圧のために、電圧に不正確さが生じてくる。
時限式バッファ技術では、通常バッファシステムの各々のアナログ出力バッファは、時限式バッファで置き換えられる。これはバッファと、スイッチと、タイミング及び制御回路を有する。最初の「事前駆動」段階では、スイッチはターンオフされ、抵抗ストリングから実質的な電流を引き出すことなしに、バッファは列静電容量を駆動する。次の「精確駆動」段階では、バッファはターンオフされ、スイッチがターンオンされて、列静電容量は抵抗ストリングから、その最終値まで直接に駆動される。
時限式バッファ技術は、バッファが最初の段階の後にターンオフされるため、バッファ部分での大量の電力消費は抑えられる。加えて、最終値への駆動は抵抗ストリングにより行われるため、電圧オフセットはない。
しかしながら、時限式バッファ技術には欠点がある。これは、その2段階の動作を制御し計時するために、付加的な制御及びタイミング回路を必要とする。さらにまた、各々の列にバッファが1つずつ必要であるため、これは依然として多くの数のバッファを必要とする。
II.  概要
本発明は、アクティブマトリクスディスプレイの列を駆動するためのシステム及び方法であって、上述した問題点に対処するものに関する。本発明はオートストップバッファ回路を含み、これはアナログデータ電圧を2段階で駆動する。第1段階は、出力が特定のレベルに達する前の、「不感帯増幅器」による能動的緩衝であり、第2段階は出力が当該特定のレベルに達した後に、受動的管路として働くことである。不感帯増幅器は本来的に、アナログ電圧が上記特定のレベルに達した時点で、それ自体をターンオフする。
本発明はまた、種々の列ドライバのアーキテクチャを含む。そこではバッファは、必要とされるバッファの数を最小限にするために、抵抗ストリングDACと列デコーダの中間において、列ドライバに種々の仕方で配置される。バッファを抵抗ストリングDACと列デコーダの中間に配置することにより、必要とされるバッファの数は、列当たり1バッファではなしに、アナログデータ（グレースケール）電圧レベル当たり1バッファへと削減される。
【図面の簡単な説明】
図1は、抵抗ストリングを基礎とするDACを含む、列ドライバの基本構造の図である。
図2は、多重の列ドライバを含む、直接駆動システムの図である。
図3は、多重の列ドライバを含む、通常バッファシステムの図である。
図4は、時限式バッファ及び時限式スイッチを含む、時限式バッファ回路の図である。
図4Aは、時限式バッファ回路用の信号のタイミング図である。
図4Bは、多重の時限式バッファ回路を含む、時限式バッファシステムの図である。
図5は、本発明の好ましい実施例において、不感帯バッファ及び精確駆動スイッチを含む、第1の、そして好ましいオートストップバッファ回路の図である。
図5Aは、本発明の好ましい実施例において、差動増幅器A及び差動増幅器Bを含む不感帯増幅器の実施形態を示す図である。
図5Bは、本発明の好ましい実施例における、差動増幅器Aの図である。
図5Cは、本発明の好ましい実施例における、差動増幅器Bの図である。
図5Dは、在来の対称的な差動増幅器を備えた増幅器の伝達特性のシミュレーション結果を示すグラフである。
図5Eは、差動増幅器が5%の非対称性を有する不感帯増幅器の伝達特性のシミュレーション結果を示すグラフである。
図5Fは、差動増幅器が20%の非対称性を有する不感帯増幅器の伝達特性のシミュレーション結果を示すグラフである。
図5Gは、差動増幅器Aに20%の非対称性を、差動増幅器Bに15%の非対称性を有する不感帯増幅器の伝達特性のシミュレーション結果を示すグラフである。
図5Hは、本発明の好ましい実施例において、図5Gに示す不感帯特性を有する不感帯増幅器の、トランジスタレベルの図である。
図5Iは、本発明の好ましい実施例において、多重のオートストップバッファ回路を含む、オートストップバッファシステムの図である。
図6は、本発明の代替的な実施例において、不感帯バッファと縮退抵抗器を含む、第2の、代替的なオートストップバッファ回路の図である。
図7は、本発明の代替的な実施例における、第1の列ドライバのアーキテクチャの図である。
図8は、本発明の代替的な実施例における、第2の列ドライバのアーキテクチャの図である。
図9は、本発明の代替的な実施例における、第3の列ドライバのアーキテクチャの図である。
IV．好ましい実施例の説明
以下、本発明の好ましい実施例を図を参照して説明する。
図1は、抵抗ストリングを基礎とするDAC 102を含む、列ドライバ100の基本構造の図である。列ドライバ100の基本的な機能は、LCDパネルの列を、ディジタルデータの値、クロック、及び制御入力に従って駆動することである。パネルの駆動に必要な範囲のアナログ電圧は、抵抗ストリング102によって発生される。この抵抗ストリングは、反転を容易に実行できるようにするために、典型的には2組のアナログ基準電圧を受け取る。1組のアナログ基準電圧（VS0,VS1,VS2,...,VS7,VS8）が図1に示されている。抵抗ストリング102はこれらのアナログ基準電圧の間の電圧を補間し、N個の出力電圧（例えばOV0,OV1,OV2,...,OV62,OV63）を発生する。ここでNは典型的には、2の累乗値（例えば64）である。これらN個の出力電圧は、多数（例えば300）のN:1デコーダ104に送られる。各々のデコーダ104はN対1のマルチプレクサであり、シフトレジスタ106から受信したデータ及びクロック信号を用いて、N個の出力電圧のうちから1つを選択する。図1に示されているように、第1のデコーダ104により選択された電圧はVC1と表され、第2のデコーダ104により選択された電圧はVC2と表される、という具合になっている。これらの選択電圧（例えばVC1,VC2,VC3,...,VC299,VC300）は、列ドライバ100から出力される。
図2は、多重の列ドライバ100を含む、直接駆動システム200の図である。列ドライバ100の抵抗ストリング102は、LCDパネル202の列を直接に（デコーダ104を介して）駆動する。列ドライバ100のシフトレジスタ106は、LCD制御ASIC（特定用途向け集積回路）204から、データ、クロック及び制御信号を受信する。基準電圧発生器205は、アナログ基準レベル（VS0,VS1,VS2,...,VS7,VS8）を発生する。アナログ基準レベルの電力を十分に高い電力レベルへとブーストし、LCDパネル202のかなりの静電容量を抵抗ストリングから直接に駆動しうるようにするために、基準電圧バッファ206が必要である。
図3は通常バッファシステム300の図であり、多重の列ドライバ100を含んでいる。通常バッファ302は、デコーダ104により選択された低電力電圧（VC1,VC2,VC3,...,VC299,VC300）を受信し、これらの電圧の電力をブーストしてから、LCDパネル202へと出力する。通常バッファ302の故に、直接駆動システム200における基準電圧バッファ206は必要とされない。
図4は、時限式バッファ402と時限式スイッチ404を含む、時限式バッファ回路400の図である。加えて、時限式バッファ回路400は、時限式バッファ402と時限式スイッチ404に事前駆動信号を供給するために、付加的なタイミング及び制御回路を必要とする。時限式バッファ回路400は、列デコーダ104（Vinに接続されている）と列電極（Voutに接続されている）の間に配置されるよう設計されている。
図4Aは、時限式バッファ回路400の2段階動作を示す、信号のタイミング図を表している。2段階とは、事前駆動段階と精確駆動段階である。
事前駆動段階は、事前駆動信号が高レベルのときに生ずる。事前駆動段階は例えば、2マイクロ秒の長さでありうる。事前駆動段階の間には、時限式スイッチ404はターンオフされ、その一方で時限式バッファ402は電源からのその電流を、抵抗器アレイ102から実質的に電流を引き入れることなしに、列の容量性負荷へと給送する。事前駆動段階の終わりに向かって、時限式バッファ回路400の出力電圧（Vout）は、数ミリボルトの誤差範囲内で、入力電圧（Vin）に非常に近くなる。この誤差は部分的には、時限式バッファ402のオフセット電圧に起因している。
精確駆動段階は、事前駆動信号が低レベルのときに生ずる。精確駆動段階の間は、時限式バッファ402はターンオフされているが、時限式スイッチ404はターンオンされて、出力電圧（Vout）を入力電圧（Vin）と等しいその最終値へと駆動する。このようにして、精確駆動段階は、部分的に時限式バッファ402のオフセット電圧に起因する誤差を克服する。抵抗ストリング102は精確駆動段階の間にアナログデータ電圧を駆動するので、定常状態においてはオフセットはない。さらにまた、事前駆動段階は出力電圧（Vout）をその最終値の非常に近くにまで持ってくるので、精確駆動段階の間の整定時間は大きく短縮され、それによって抵抗ストリングにより供給される必要のある電力量が減少され、抵抗ストリングに大きな抵抗値を用いることが可能になる。
図4Bは時限式バッファシステム450の図であり、多重の時限式バッファ回路400を含んでいる。この時限式バッファシステム450は、通常バッファ302が時限式バッファ回路400に置き換えられていることを除き、通常バッファシステム300と同様である。また、時限式バッファ回路400を作動させるために、付加的なタイミング及び制御回路が必要である。
図5は本発明の好ましい実施例における第1の、好ましいオートストップバッファ回路500の図であり、不感帯増幅器502と精確駆動スイッチ504が含まれている。この回路の入力（Vin）は不感帯増幅器502の非反転入力端子（+）に入っている。この第1のオートストップバッファ回路500の出力は、不感帯増幅器502の出力端子（OUT）から得られる。この回路の出力（Vout）はまた、不感帯増幅器502の反転入力端子（-）にも接続されている。
これまで説明した構成は、演算増幅器の電圧フォロワ構成（スイッチ504開放のとき）に類似している。しかしながら以下に述べるように、不感帯増幅器502と、在来の演算増幅器の間には相違がある。特に、不感帯増幅器502は、その出力電圧（Vout）がその入力電圧（Vin）に比較的近くなったときに、自動的に遮断するように設計されているものである。
加えて、この第1のオートストップバッファ回路500は、この回路500の入力（Vin）と出力（Vout）の間に介在された、精確駆動スイッチ504を含んでいる。この精確駆動スイッチ504は、制御及びタイミング回路506によって、不感帯増幅器502が遮断された場合に精確駆動スイッチ504がターンオンされるような仕方で制御される。
かくして不感帯増幅器502は出力電圧（Vout）を、それが入力電圧（Vin）に比較的近くなるまで駆動し、次いで精確駆動スイッチ504が出力電圧（Vout）を、それが入力電圧（Vin）と等しくなるまでの間にわたって駆動する。
図5Aは本発明の好ましい実施例における、不感帯増幅器502の実施形態を示す図である。この不感帯増幅器502は2つの入力端子、つまり非反転端子（+）及び反転端子（-）と、出力端子（OUT）とを有する。非反転端子（+）は2つの差動増幅器A 510及びB 512の非反転入力端子（V+）に接続され、他方反転端子（-）は2つの差動増幅器A 510及びB 512の反転入力端子（V-）に接続されている。加えて、差動増幅器A 510は出力トランジスタA0 514のゲートに接続された出力端子（VA）を有し、差動増幅器B 512は出力トランジスタB0 516のゲートに接続された出力端子（VB）を有している。
出力トランジスタA0 514はプルアップのために使用され、出力トランジスタB0 516はプルダウンのために使用される。入力電圧（Vin）が出力電圧（Vout）よりも高い場合、差動増幅器A 510は出力トランジスタA0 514をターンオンし、このトランジスタA0 514を通って電流（IA0）が流れて、出力容量性負荷を充電する。同様に、入力電圧（Vin）が出力電圧（Vout）よりも低い場合には、差動増幅器B 512が出力トランジスタB0 516をターンオンし、このトランジスタB0 516を通って電流（IB0）が流れて、出力容量性負荷を放電するようにされる。不感帯増幅器502による電流出力（Iout）は、トランジスタA0 514を通って流れる電流（IA0）から、トランジスタB0 516を通って流れる電流（IB0）を引いたものに等しい。
図5Bは、本発明の好ましい実施例における、差動増幅器A 510の図である。この差動増幅器A 510は、A1 520,A2 522,A3 524及びA4 526と表された4つのトランジスタと、電流源IA 528を含む。トランジスタA1 520とA2 522は差動対を形成し、トランジスタA3 524とA4 526はカレントミラーを形成する。これらのトランジスタのチャネルの寸法（幅、長さ）は次の通りである。A1 520（WP,LP）、A2 522（WP+ΔWP,LP-ΔLP）、A3 524（WA,LA）及びA4 526（WA-ΔWA,LA+ΔLA）。
図5Cは、本発明の好ましい実施例における、差動増幅器B 512の図である。図5Bに示された差動増幅器A 510と同様に、この差動増幅器B 512は、B1 530,B2 532,B3 534及びB4 536と表された4つのトランジスタと、電流源IB 538を含む。トランジスタB1 530とB2 532は差動対を形成し、トランジスタB3 534とB4 536はカレントミラーを形成する。これらのトランジスタのチャネルの寸法（幅、長さ）は次の通りである。B1 530（WN,LN）、B2 532（WN+ΔWN,LN-ΔLN）、B3 534（WB,LB）及びB4 536（WB-ΔWB,LB+ΔLB）。
VoutがVinに比較的近い場合に、不感帯増幅器502の出力（OUT）における電流（Iout）が重要でない（即ち不感帯増幅器502が遮断する）、という特徴を達成するために、歪みが導入される。この歪みを導入しうる仕方には、次のようなものがある。
（1）トランジスタA2 522及びB2 532がトランジスタA1 520及びB1 530のそれぞれに比べ、より大きなチャネル幅（ΔWP>0,ΔWN>0）又はより短いチャネル長（ΔLP>0,ΔLN>0）を有するようにして、カレントミラーの片側の導電性を増大させる。
（2）トランジスタA4 526及びB4 536がトランジスタA3 524及びB3 534のそれぞれに比べ、より狭いチャネル幅（ΔWA>0,ΔWB>0）又はより長いチャネル長（ΔLA>0,ΔLB>0）を有するようにして、差動対の片側の導電性を減少させる。
（3）上記（1）及び（2）のあらゆる組み合わせ。
図5Dは、非対称性を持たない（即ちΔWP=ΔWN=ΔLP=ΔLN=ΔWA=ΔWB=ΔLA=ΔLB=0）、従って不感帯のない増幅器についてのシミュレーション結果を示すグラフである。この増幅器はHSPICEを用いてシミュレートしたが、これは当該技術においては周知の、集積回路エミュレーションプログラムの1つのバージョンである。このグラフの水平軸はVin（ボルト単位）である。このシミュレーションについて、Voutは4.50ボルトの一定電圧にセットした。垂直方向にグラフ化されているのは、電流IA0及びIB0である。Iout=IA0-IB0であり、正のIA0は出力静電容量を充電し、正のIB0は出力静電容量を放電することを思い出されたい。
図5Dに示されているように、VinがVoutよりも小さいときはIA0はゼロであり、Voutよりも大きなVinについては正の方向に弧を描いて上昇する。他方、IB0はVinがVoutより大きいときはゼロであり、Voutより小さなVinについて、正の方向に弧を描いて上昇する。Iout=0であるVinの有意な範囲は存在しないから、図5Dにおいては不感帯はない。
図5Eは、5%の非対称性を有する（即ちΔWP=5%WP,ΔWN=5%WN,ΔLP=ΔLN=ΔWA=ΔWB=ΔLA=ΔLB=0）増幅器のシミュレーション結果を示すグラフである。このグラフは、少量の非対称性によって生成される、狭い不感帯を例示している。
図5Eに示されているように、IA0及びIB0の両方がゼロに近く、従ってIoutがゼロに近くなる、Vinについての範囲（ほぼVoutを中心とする）がある。この範囲が「不感帯」である。不感帯の外側では、IA0又はIB0の何れかが劇的に増大し、従ってIoutの大きさも劇的に増大する。不感帯よりも低いVinについては、IB0が劇的に増大する。不感帯よりも高いVinについては、IA0が劇的に増大する。
図5Fは、20%の非対称性を有する（即ちΔWP=20%WP,ΔWN=20%WN,ΔLP=ΔLN=ΔWA=ΔWB=ΔLA=ΔLB=0）増幅器のシミュレーション結果を示すグラフである。このグラフは、非対称性の増大に伴う、不感帯の拡がりを例示している。
図5Fに示されているように、図5Eと比較して、IA0及びIB0の両方がゼロに近く、従ってIoutがゼロに近くなる、Vinについてのより大きな範囲（やはりVoutをほぼ中心とする）がある。このより大きな範囲は、より大きな不感帯を形成する。
図5Gは、差動増幅器A 510に20%の非対称性を有し（即ちΔWP=20%WP,ΔLP=ΔWA=ΔLA=0）、差動増幅器B 512に15%の非対称性を有する（即ちΔWN=15%WN,ΔLN=ΔWB=ΔLB=0）増幅器のシミュレーション結果を示すグラフである。このグラフは、2つの差動増幅器A 510及びB 512における非対称性の量を個別に設定して、所望とする不感帯特性を達成しうることを例示している。
図5Gに示されているように、図5Fと比較して、IB0の曲線の実質的にゼロでない部分は右に（より高いVin）シフトしており、Vinにおける左側の不感帯をより狭く縮めている。回路構成をこのように調節することにより、所望とする不感帯特性を達成することが可能である。
図5Hは、本発明の好ましい実施例において、図5Gに示した不感帯特性を有する不感帯増幅器502の、トランジスタレベルの図である。特に、増幅器502内のトランジスタは以下の寸法を有している。
WP=20μm,ΔWP=4μm=20%WP,
LP=1.6μm,ΔLP=0,
WA=8μm,ΔWA=0,
LA=1.6μm,ΔLA=0,
WN=8μm,ΔWN=1.2μm=15%WN,
LN=1.6μm,ΔLN=0,
WB=20μm,ΔWB=0,
LB=1.6μm,ΔLB=0
不感帯特性を有することの付加的な利点は、オフセット電圧に起因する影響を低減可能なことである。こうした増幅器は典型的には、デバイスの寸法その他のパラメータが製造時に正確に合致しないことの結果として、幾らかのオフセット電圧を有する。オフセット電圧の量は、数ミリボルトに達しうる。不感帯がなければ、増幅器はVoutを、Vinにオフセット電圧を足したものに向けて駆動することになり、その結果出力レベルにおける誤差、及び付加的な電力消費の可能性が生ずることになる。これに対し、十分に大きな不感帯があれば、増幅器は出力レベルを誤った電圧へと駆動する前に、ターンオフされる。
図5Iは、本発明の好ましい実施例における、多重のオートストップバッファ回路500を含むオートストップバッファシステム550の図である。このオートストップバッファシステム550は時限式バッファシステム450に類似しているが、時限式バッファ回路400は、必要な制御及びタイミング回路がより少なくて済む、オートストップバッファ回路500で置き換えられている。
図6は、本発明の代替的な実施例における、不感帯バッファ502と縮退抵抗器602を含む、第2の、代替的なオートストップバッファ回路600の図である。この回路の入力（Vin）は不感帯増幅器502の非反転入力端子（+）に入っている。この回路の出力（Vout）は、不感帯増幅器502の出力端子（OUT）から来ている。この回路600の出力（Vout）はまた、不感帯増幅器502の反転入力端子（-）に接続されている。
上に説明した構成は、在来の演算増幅器の電圧フォロワ構成に類似している。しかしながら上述したように、不感帯増幅器502と在来の演算増幅器の間には相違がある。特に、不感帯増幅器502は、その出力電圧（Vout）がその入力電圧（Vin）に比較的近くなったときに、自動的に遮断するように設計されている。
加えて、第2のオートストップバッファ回路600は縮退抵抗器602を含んでおり、これは事前駆動スイッチ504の代わりに、不感帯増幅器502の非反転（+）及び反転（-）端子を接続している。オートストップバッファ502が遮断すると、抵抗ストリングDAC 102が縮退抵抗器602を介して、出力電圧（Vout）をその最終値まで駆動する。
図7は、本発明の代替的な実施例における、第1の列ドライバアーキテクチャ700の図である。図1に示された基本的な列ドライバ構造100と同様に、この第1のアーキテクチャ700は幾つかのアナログ基準電圧（例えばVS0,VS1,VS2,...,VS7,VS8）を受け取る抵抗ストリングDAC 102を有し、これらの電圧の間を補間して、N個のアナログ電圧レベルを発生する。しかしながら、この第1のアーキテクチャ700においては、抵抗ストリングDAC 102は（基本構造100におけるN個のライン1組だけではなく）2組のN個のラインを介して、N個のアナログ電圧レベルを出力する。
N個のラインの第1の組は、N個のアナログ電圧レベルをN個のバッファのアレイ702へと伝達する。このN個のバッファのアレイ702は、これらN個のアナログ電圧レベルの電流駆動能力をブーストし、第1のデコーダ（N:1マルチプレクサ）704を駆動する。シフトレジスタ106の制御の下に、第1のデコーダ704はN個の電圧の1つを選択し、この選択された電圧を第1のトランジスタスイッチ706へと出力する。バッファは固有のオフセットを有するから、この電圧レベルは抵抗ストリングDACによって与えられたレベルとは異なる場合がある。
N個のラインの第2の組は、N個のアナログ電圧レベルを第2のデコーダ（N:1マルチプレクサ）708へと直接に伝達する。シフトレジスタ106の制御の下に、第2のデコーダ708はN個の（低電力）アナログ電圧レベルの1つを選択し、この選択された精確な電圧を第2のトランジスタスイッチ710へと出力する。第2のデコーダ708により選択された精確な電圧は、第1のデコーダ704により選択された電圧から、値が数ミリボルト相違している。
時限式バッファ回路400について図4Aに示したもののような、事前駆動信号が、事前駆動デコーダ構造700に印加される。事前駆動段階の間（事前駆動信号が高レベルのとき）、第1のトランジスタスイッチ706がターンオンされ、かくして第1のデコーダ704により選択された高電力電圧は、LCDパネル202の列を最終値に近づくように駆動する。精確駆動段階の直後に（事前駆動信号が低レベルのとき）、第2のトランジスタスイッチ710がターンオンされ、第2のデコーダ708により選択された低電力電圧が、列を最終値にまで駆動する。
勿論、図7に示した第1の列ドライバアーキテクチャ700は、LCDパネル202の1つの列のみを駆動する。パネル202の全体を駆動するには、各々の列について、2つのデコーダ（704及び708）と、2つのトランジスタスイッチ（706及び710）を含む事前駆動／精確駆動スイッチング回路があることが必要である。さらにまた、スイッチング回路を制御するために、付加的な制御及びタイミング回路が必要である。
このように、第1のアーキテクチャ700は、LCDパネル202を駆動するために、列当たり1つのバッファに代えて、アナログ電圧（グレースケール）レベル当たり1つだけのバッファを使用する。しかしながら、こうしたシステムは列電極当たり2つのデコーダを必要とする。
図8は、本発明の代替的な実施例における、第2の列ドライバアーキテクチャ800の図である。図1に示された基本的な列ドライバ構造100と同様に、この第2のアーキテクチャ800は幾つかのアナログ基準電圧（例えばVS0,VS1,VS2,...,VS7,VS8）を受け取る抵抗ストリングDAC 102を有し、これらの電圧の間を補間して、N個のアナログ電圧レベルを発生する。しかしながら、この第2のアーキテクチャ800においては、抵抗ストリングDAC 102は（基本構造100におけるN個のライン1組だけではなく）2組のN個のラインを介して、N個のアナログ電圧レベルを出力する。
N個のラインの第1の組は、N個のアナログ電圧レベルをN個の不感帯増幅器502のアレイ802へと伝達する。具体的には、N個のラインの各々は、不感帯増幅器502の非反転（+）入力端子に接続される。各々の不感帯増幅器502の反転（-）入力端子は、その出力端子（OUT）に接続される。このN個の不感帯増幅器502のアレイ802は、入力電圧と出力電圧の間の差が相対的に実質的なものである場合に、N個のアナログ電圧レベルの電流駆動能力をブーストし、第1のデコーダ（N:1マルチプレクサ）804を駆動する。シフトレジスタ106の制御の下に、第1のデコーダ804はN個の電圧の1つを選択し、この選択された電圧をLCDパネル202の1つの列電極へと出力する。
N個のラインの第2の組は、N個のアナログ電圧レベルを第2のデコーダ（N:1マルチプレクサ）806へと直接に伝達する。シフトレジスタ106の制御の下に、第2のデコーダ806はN個の（精確な）アナログ電圧レベルの1つを選択し、この選択された精確な電圧をトランジスタスイッチ808へと出力する。第2のデコーダ806により選択された精確な電圧は、第1のデコーダ804により選択された電圧から、値が数ミリボルト相違しているが、この相違は増幅器の不感帯とオフセットが組み合わさってなる影響に対応している。
タイミング及び制御回路810はトランジスタスイッチ808を制御して、選択された電圧をまかなった不感帯増幅器502がそれ自体を遮断した場合に、スイッチ808がターンオンされるようにしている。
勿論、図7に示した第1の列ドライバアーキテクチャ700のように、図8に示された第2の列ドライバアーキテクチャ800はLCDパネル202の1つの列のみを駆動する。パネル202の全体を駆動するには、駆動される各々の列について、2つのデコーダ（804及び806）と、スイッチ808があることが必要である。
このように、第1のアーキテクチャ700と同様に、第2のアーキテクチャ800も、LCDパネル202を駆動するために、列当たり1つのバッファに代えて、アナログ電圧（グレースケール）レベル当たり1つだけのバッファを使用する。しかしながらこうしたシステムは、列電極当たり2つのデコーダを必要とする。
図9は、本発明の代替的な実施例における、第3の列ドライバアーキテクチャ900の図である。図1に示された基本的な列ドライバ構造100と同様に、抵抗ストリングDAC 102が幾つかのアナログ基準電圧を受け取り、これらの電圧の間を補間してN個のアナログ電圧レベルを発生し、N個のライン1組のみを介して、N個のアナログ電圧レベルを出力する。N個のラインの組は、N個のバッファ回路のアレイ902へと延びている。
アレイ902にあるバッファ回路は、図4に示した時限式バッファ回路400、図5に示した第1のオートストップバッファ回路500、或いは図6に示した第2のオートストップバッファ回路600の何れでもよい。アレイ902にあるN個のバッファ回路の各々は、アナログ電圧レベルの1つを入力として受け取る。アレイ902の出力はデコーダ（N:1マルチプレクサ）904に入る。デコーダ904は、N個のバッファ回路の1つの出力を選択する。選択された出力は、LCDパネル202の1つの列を駆動する。
第1のアーキテクチャ700及び第2のアーキテクチャ800と同様に、図9に示された第3のアーキテクチャ900は、LCDパネル202の1つの列のみを駆動する。パネル202の全体を駆動するには、デコーダ904を列の各々について用いることが必要である。
かくして第3のアーキテクチャ900は、アナログ電圧レベル当たり1つだけのバッファを使用し、また列当たり1つだけのデコーダを必要とする。
以上の説明は、好ましい実施例の動作を例示するために含まれているものであり、本発明の範囲を限定することを意図したものではない。本発明の範囲は、以下の請求の範囲によってのみ制限される。以上の記載から、当業者には多くの変形が明らかとなろうが、それらは本発明の思想及び範囲によって包含されるものである。例えば、差動増幅器A 510は図5Bに示した如くC級増幅器である。しかしながら、トランジスタA2の幅がトランジスタA1の幅よりも狭いこと（又はトランジスタA2の長さがトランジスタA1の長さより長かったり、トランジスタA4の幅がトランジスタA3の幅より広かったり、トランジスタA4の長さがトランジスタA3の長さより短かったりすること、或いはこれらの何らかの組み合わせ）を除いて対称的であるならば、これを修正してA級増幅器となるようにすることができる。差動増幅器512も同様にして、C級増幅器からA級増幅器に修正することができる。A級、B級又はC級といった増幅器の種別は、技術的に周知のものである。
【図１】
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【図４】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｉ】
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【図５Ｈ】
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【図６】
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【図７】
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【図８】
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【図９】
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