(57)【特許請求の範囲】
【請求項１】
記憶内容に対応する分極状態を保持し得る記憶用コンデンサ、
前記記憶用コンデンサに対し直列に電気的に接続される、前記強誘電体コンデンサである負荷用強誘電体コンデンサ、
を備え、
直列に電気的に接続された記憶用コンデンサおよび負荷用強誘電体コンデンサに対し、所定の電圧を印加したとき負荷用強誘電体コンデンサの両端に発生する電圧に基づいて記憶内容を読み出すよう構成した半導体装置であって、
前記記憶用コンデンサに対する前記負荷用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したこと、
を特徴とする半導体装置。
【請求項２】
記憶内容に対応する分極状態を保持し得る記憶用コンデンサ、
強誘電体コンデンサである基準用強誘電体コンデンサ、
前記基準用強誘電体コンデンサに対し直列に電気的に接続される負荷用コンデンサ、
を備え、
直列に電気的に接続された基準用強誘電体コンデンサおよび負荷用コンデンサに対し、所定の電圧を印加したとき基準用強誘電体コンデンサの両端に発生する電圧に基づいて所定の基準電圧を得るよう構成した半導体装置であって、
前記負荷用コンデンサに対する前記基準用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したこと、
を特徴とする半導体装置。
【請求項３】
記憶内容に対応する分極状態を保持し得る記憶用コンデンサ、
基準用コンデンサ、
前記基準用コンデンサに対し直列に電気的に接続される、前記強誘電体コンデンサである負荷用強誘電体コンデンサ、
を備え、
直列に電気的に接続された基準用コンデンサおよび負荷用強誘電体コンデンサに対し、所定の電圧を印加したとき負荷用強誘電体コンデンサの両端に発生する電圧に基づいて所定の基準電圧を得るよう構成した半導体装置であって、
前記基準用コンデンサに対する前記負荷用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したこと、
を特徴とする半導体装置。
【請求項４】
請求項１〜請求項３のいずれかの半導体装置において、
強誘電体コンデンサの接続方向の切換えを、切換え信号に基づいて所定タイミングで自動的に行なうよう構成したこと、
を特徴とするもの。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、強誘電体コンデンサを備えた半導体装置に関する。
【０００２】
【従来の技術】
不揮発性の半導体メモリとして、強誘電体コンデンサを用いた強誘電体メモリが知られている。図１０に、強誘電体メモリを構成するメモリセルＭ１１近傍の回路図を示す。メモリセルＭ１１は、記憶用の強誘電体コンデンサＣ１１を備えている。強誘電体コンデンサＣ１１の一端は、選択用トランジスタＴＲ１１、ビットライン／ＢＬ１を介して、強誘電体で構成された負荷用コンデンサＣbと直列に電気的に接続される。
【０００３】
ビットライン／ＢＬ１には、センスアンプＡＭＰ１の一端が接続されており、センスアンプＡＭＰ１の他端はビットラインＢＬ１を介して、基準セルプリセット回路部ＲＣに接続されている。
【０００４】
基準セルプリセット回路部ＲＣにおいて、基準用の強誘電体コンデンサＣrの一端は、トランジスタＴＲＣ、ビットラインＢＬ１を介して、強誘電体で構成された負荷用コンデンサＣcと直列に電気的に接続される。
【０００５】
メモリセルＭ１１の記憶内容を読み出すには、負荷用コンデンサＣｂを放電させた後、直列に接続された強誘電体コンデンサＣ１１および負荷用コンデンサＣｂの両端に、読出用電圧を印加する。このとき、ビットライン／ＢＬ１には、強誘電体コンデンサＣ１１の分極状態（記憶内容）に対応した電位Ｖtが現れる。
【０００６】
一方、負荷用コンデンサＣｃを放電させた後、直列に接続された強誘電体コンデンサＣrおよび負荷用コンデンサＣcの両端にしきい値電圧発生用電圧を印加する。このとき、ビットライン／ＢＬ１には、所定の基準電圧Ｖrefが現れる。
【０００７】
センスアンプＡＭＰ１により基準電圧Ｖrefと前述の電位Ｖtとの大小を比較することにより、記憶内容を知ることができる。
【０００８】
上述のように、強誘電体コンデンサＣ１１のみならず、負荷用コンデンサＣb、Ｃcおよび基準用のコンデンサＣrをも強誘電体を用いて構成することにより、基準電圧Ｖref、電位Ｖtを得るための要素となる全てのコンデンサを同一工程で製造することができる。したがって、工程のバラ付きに起因する各コンデンサの特性のバラ付きを相殺することができる。このため、工程のバラ付きに起因する基準電圧Ｖref、電位Ｖtの変動を防止することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような従来の強誘電体メモリには、次のような問題点がある。記憶用の強誘電体コンデンサＣ１１は、記憶内容により残留分極の方向が異なるため、異なる記憶内容に書換えられた場合は、残留分極の方向が変化する。このため、残留分極に起因する強誘電体のくせ付け（インプリント効果）が、比較的生じにくい。
【００１０】
しかし、負荷用コンデンサＣb、Ｃcおよび基準用の強誘電体コンデンサＣrについては、記憶内容によって印加される電圧の方向（極性）が異なることはない。したがって、残留分極の方向は、記憶内容が書換えられても常に一定の方向となる。このため、長時間経過すると、残留分極に起因する強誘電体のくせ付けが生ずる。くせ付けが生ずると、強誘電体の電圧・電荷特性に歪を生ずる（図９参照）。
【００１１】
負荷用コンデンサＣbの電圧・電荷特性に歪を生ずると、上述の電位Ｖtの値が変る。また、負荷用コンデンサＣc、基準用の強誘電体コンデンサＣrの電圧・電荷特性に歪を生ずると、上述の基準電圧Ｖrefが変る。このため、記憶内容を正確に読み出すことができなくなる。すなわち、時間の経過とともに読み出しの信頼性が低下する。
【００１２】
この発明はこのような問題を解決し、強誘電体のくせ付けが生じにくい、強誘電体コンデンサを備えた半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の強誘電体コンデンサを備えた半導体装置は、記憶内容に対応する分極状態を保持し得る記憶用コンデンサ、前記記憶用コンデンサに対し直列に電気的に接続される、前記強誘電体コンデンサである負荷用強誘電体コンデンサ、を備え、直列に電気的に接続された記憶用コンデンサおよび負荷用強誘電体コンデンサに対し、所定の電圧を印加したとき負荷用強誘電体コンデンサの両端に発生する電圧に基づいて記憶内容を読み出すよう構成した半導体装置であって、前記記憶用コンデンサに対する前記負荷用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したことを特徴とする。
【００１６】
この発明の強誘電体コンデンサを備えた半導体装置は、記憶内容に対応する分極状態を保持し得る記憶用コンデンサ、強誘電体コンデンサである基準用強誘電体コンデンサ、前記基準用強誘電体コンデンサに対し直列に電気的に接続される負荷用コンデンサ、を備え、直列に電気的に接続された基準用強誘電体コンデンサおよび負荷用コンデンサに対し、所定の電圧を印加したとき基準用強誘電体コンデンサの両端に発生する電圧に基づいて所定の基準電圧を得るよう構成した半導体装置であって、前記負荷用コンデンサに対する前記基準用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したことを特徴とする。
【００１７】
この発明の強誘電体コンデンサを備えた半導体装置は、記憶内容に対応する分極状態を保持し得る記憶用コンデンサ、、基準用コンデンサ、前記基準用コンデンサに対し直列に電気的に接続される、前記強誘電体コンデンサである負荷用強誘電体コンデンサ、を備え、直列に電気的に接続された基準用コンデンサおよび負荷用強誘電体コンデンサに対し、所定の電圧を印加したとき負荷用強誘電体コンデンサの両端に発生する電圧に基づいて所定の基準電圧を得るよう構成した半導体装置であって、前記基準用コンデンサに対する前記負荷用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したことを特徴とする。
【００１８】
この発明の強誘電体コンデンサを備えた半導体装置は、強誘電体コンデンサの接続方向の切換えを、切換え信号に基づいて所定タイミングで自動的に行なうよう構成したことを特徴とする。
【００２３】
【発明の効果】
この発明の強誘電体コンデンサを備えた半導体装置は、直列に電気的に接続された記憶用コンデンサおよび負荷用強誘電体コンデンサに対し、所定の電圧を印加したとき負荷用強誘電体コンデンサの両端に発生する電圧に基づいて記憶内容を読み出すよう構成した半導体装置であって、記憶用コンデンサに対する負荷用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したことを特徴とする。
【００２４】
したがって、記憶用コンデンサに対する負荷用強誘電体コンデンサの接続方向を適宜切換えることにより、負荷用強誘電体コンデンサのくせ付けを防止することができる。このため、負荷用強誘電体コンデンサの両端に発生する電圧の経時的変化を防止することができる。すなわち、記憶装置に適用した場合、長期にわたり、読み出し動作の信頼性を維持することができる。
【００２５】
この発明の強誘電体コンデンサを備えた半導体装置は、直列に電気的に接続された基準用強誘電体コンデンサおよび負荷用コンデンサに対し、所定の電圧を印加したとき基準用強誘電体コンデンサの両端に発生する電圧に基づいて所定の基準電圧を得るよう構成した半導体装置であって、負荷用コンデンサに対する基準用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したことを特徴とする。
【００２６】
したがって、負荷用コンデンサに対する基準用強誘電体コンデンサの接続方向を適宜切換えることにより、基準用強誘電体コンデンサのくせ付けを防止することができる。このため、基準用強誘電体コンデンサの両端に発生する電圧の経時的変化を防止することができる。すなわち、記憶装置等に適用した場合、長期にわたり、所定の基準電圧を維持することができる。
【００２７】
この発明の強誘電体コンデンサを備えた半導体装置は、直列に電気的に接続された基準用コンデンサおよび負荷用強誘電体コンデンサに対し、所定の電圧を印加したとき負荷用強誘電体コンデンサの両端に発生する電圧に基づいて所定の基準電圧を得るよう構成した半導体装置であって、基準用コンデンサに対する負荷用強誘電体コンデンサの接続方向を実質的に切換え得るよう構成したことを特徴とする。
【００２８】
したがって、基準用コンデンサに対する負荷用強誘電体コンデンサの接続方向を適宜切換えることにより、負荷用強誘電体コンデンサのくせ付けを防止することができる。このため、負荷用強誘電体コンデンサの両端に発生する電圧の経時的変化を防止することができる。すなわち、記憶装置等に適用した場合、長期にわたり、所定の基準電圧を維持することができる。
【００２９】
この発明の強誘電体コンデンサを備えた半導体装置は、強誘電体コンデンサの接続方向の切換えを、切換え信号に基づいて所定タイミングで自動的に行なうよう構成したことを特徴とする。したがって、特に意識することなく自動的に、強誘電体コンデンサのくせ付けを防止することができる。
【００３０】
【発明の実施の形態】
図１に、この発明の一実施形態による強誘電体コンデンサを備えた半導体装置である強誘電体メモリ１０の回路の一部を示す。強誘電体メモリ１０は、複数のメモリセルＭ１１、Ｍ２１...Ｍｍｎを行列配置する構成を有している。なお、図１においては、メモリセルＭ１１...Ｍ１ｎの並び（縦方向の並び）を行と呼び、メモリセルＭ１１...Ｍｍ１の並び（横方向の並び）を列と呼ぶ。
【００３１】
強誘電体メモリ１０は、さらに、基準セル駆動回路１２、センスアンプＡＭＰ１...を有するセンスアンプ部１４、基準セルプリセット回路部１６を備えている。基準セル駆動回路１２により、グローバルセルプレートラインＧＣＰ（以下「ラインＧＣＰ」という。）を介して、プレートラインＰＬ１に読出用電圧を印加する。センスアンプ部１４および基準セルプリセット回路部１６により、記憶内容を検出する。また、基準セル駆動回路１２およびセンスアンプ部１４により、後述する再書込を行なう。
【００３２】
また、ラインＧＣＰの信号に基づいて後述する切換え信号を発生する切換え信号発生回路１０２が設けられている。切換え信号は、ラインＳＷＳを介して、後述する負荷用コンデンサユニットＣbＵ、ＣcＵおよび基準用コンデンサユニットＣrＵに与えられる。
【００３３】
なお、この実施形態においては、基準セル駆動回路１２を読出用電圧の印加と再書込とにおいて兼用し、センスアンプ部１４を記憶内容の検出と再書込とにおいて兼用するよう構成している。このように構成することにより、回路の簡略化を図ることができる。
【００３４】
図２にメモリセルＭ１１近傍の拡大回路図を示す。メモリセルＭ１１は、記憶用コンデンサである記憶用強誘電体コンデンサＣ１１と選択用トランジスタＴＲ１１とを備えている。記憶用強誘電体コンデンサＣ１１の一端は、選択用トランジスタＴＲ１１、ビットライン／ＢＬ１を介して、負荷用コンデンサユニットＣbＵに接続されている。
【００３５】
負荷用コンデンサユニットＣbＵは、負荷用強誘電体コンデンサである負荷用コンデンサＣb、ｎチャネルＭＯＳＦＥＴであるトランジスタＱ１，Ｑ２、ｐチャネルＭＯＳＦＥＴであるトランジスタＱ３，Ｑ４を備えたブリッジを構成している。ブリッジの両端は、それぞれビットライン／ＢＬ１およびグランドＧに接続されている。
【００３６】
前述のラインＳＷＳは、トランジスタＱ１，Ｑ３のゲートに接続されている。さらに、ラインＳＷＳは、インバータ１０４を介して、トランジスタＱ２，Ｑ４のゲートに接続されている。ラインＳＷＳにより与えられる切換え信号に基づいて、負荷用コンデンサＣbの接続方向を切換える。
【００３７】
図３に、切換え信号発生回路１０２の構成の一例を示す。切換え信号発生回路１０２は、複数のＴフリップフロップＴｆｆを直列に接続したカウンタにより構成されている。ラインＧＣＰの立上がりを所定回数カウントするごとに、ラインＳＷＳに出力される切換え信号を反転させる。
【００３８】
いま、ラインＳＷＳの切換え信号が”Ｈ”の状態であるとすると、図２に示すトランジスタＱ１，Ｑ４がＯＮとなり、トランジスタＱ２，Ｑ３がＯＦＦとなっている。したがって、負荷用コンデンサＣbの（ａ）側がビットライン／ＢＬ１に接続され、負荷用コンデンサＣbの（ｂ）側がグランドＧに接続されている（ラインＳＷＳの切換え信号が”Ｈ”の状態であるときの状態を、図２に太線で示す）。
【００３９】
逆に、ラインＳＷＳの切換え信号が”Ｌ”の状態になると、トランジスタＱ１，Ｑ４がＯＦＦとなり、トランジスタＱ２，Ｑ３がＯＮとなる。したがって、負荷用コンデンサＣbの（ａ）側がグランドＧに接続され、負荷用コンデンサＣbの（ｂ）側がビットライン／ＢＬ１に接続されることになる。
【００４０】
なお、以後、特にことわらないかぎり、ラインＳＷＳの切換え信号が”Ｈ”の状態（太線の状態）であるとして説明する。
【００４１】
強誘電体コンデンサＣ１１の他端は、プレートラインＰＬ１、ラインＧＣＰを介して基準セル駆動回路１２（図１参照）に接続されている。
【００４２】
選択用トランジスタＴＲ１１のゲートは、ワードラインＷＬ１に接続されている。ビットライン／ＢＬ１には、センスアンプＡＭＰ１の一端が接続されており、センスアンプＡＭＰ１の他端はビットラインＢＬ１を介して、基準セルプリセット回路部１６に接続されている。
【００４３】
基準セルプリセット回路部１６において、基準用コンデンサユニットＣrＵの一端は、トランジスタＴＲＣ、ビットラインＢＬ１を介して、負荷用コンデンサユニットＣcＵと接続される。基準用コンデンサユニットＣrＵの一端は、また、トランジスタＴＲＤを介して、接地ラインＶssに接続される。基準用コンデンサユニットＣrＵの他端は、ラインＧＣＰを介して基準セル駆動回路１２（図１参照）に接続されている。
【００４４】
基準用コンデンサユニットＣrＵは、基準用強誘電体コンデンサである強誘電体コンデンサＣrを備えたブリッジを構成しており、前述の負荷用コンデンサユニットＣbＵと同様の構造である。ラインＳＷＳにより与えられる切換え信号に基づいて、強誘電体コンデンサＣrの接続方向が切換えられる。図２の状態においては、強誘電体コンデンサＣrの（ａ）側がラインＧＣＰに接続され、（ｂ）側がトランジスタＴＲＣおよびトランジスタＴＲＤ側に接続されている。
【００４５】
負荷用コンデンサユニットＣcＵは、負荷用強誘電体コンデンサである負荷用コンデンサＣcを備えたブリッジを構成しており、負荷用コンデンサユニットＣbＵと同様の構造である。ラインＳＷＳにより与えられる切換え信号に基づいて、負荷用コンデンサＣcの接続方向が切換えられる。図２の状態においては、負荷用コンデンサＣcの（ａ）側がビットラインＢＬ１に接続され、（ｂ）側がグランドＧに接続されている。
【００４６】
トランジスタＴＲＣのゲートは、ラインＲＷＬを介して、基準セル駆動回路１２（図１参照）に接続されている。トランジスタＴＲＤのゲートは、ラインＲＢＰを介して、基準セル駆動回路１２（図１参照）に接続されている。
【００４７】
ビットライン／ＢＬ１、ＢＬ１は、それぞれトランジスタＴＲＡ、ＴＲＢを介して、接地ラインＶssに接続される。トランジスタＴＲＡ、ＴＲＢのゲートは、ともにラインＢＰを介して、ビット線イコライズ回路１３（図１参照）に接続されている。
【００４８】
図４に、強誘電体コンデンサＣ１１に関する電圧（図２に示すプレートラインＰＬ１を基準電位とした場合のビットライン／ＢＬ１の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。図４において、残留分極Ｚ１を生じている状態を第１の分極状態Ｐ１（第１の記憶内容である記憶内容”Ｈ”に対応）とし、残留分極Ｚ２を生じている状態を第２の分極状態Ｐ２（第２の記憶内容である記憶内容”Ｌ”に対応）とする。
【００４９】
この実施形態では、後述する第１の再書込電圧Ｖrw1の絶対値と後述する読出用電圧Ｖpの絶対値とが同一となるよう設定している。
【００５０】
図５に、強誘電体コンデンサＣrに関する電圧（図２に示すラインＧＣＰを基準電位とした場合のビットラインＢＬ１の電位）と分極状態（図においては、”分極状態”と等価な”電荷”で表わしている）との関係を表わす履歴曲線を示す。
【００５１】
この実施形態では、強誘電体コンデンサＣr、負荷用コンデンサＣc、前述（図４参照）の強誘電体コンデンサＣ１１および負荷用コンデンサＣbは、ともに同一基板上に設けられ、同一工程において同時に形成された強誘電体コンデンサである。したがって、製造条件のバラ付きが大きい場合であっても、上記各コンデンサ間において、製造工程のばら付きにともなう特性の変動は相殺され、好都合である。
【００５２】
さらに、この実施形態においては、強誘電体コンデンサＣ１１、負荷用コンデンサＣbおよび負荷用コンデンサＣcは、同一の履歴特性（電圧・電荷特性）を呈するよう構成されている。したがって、これら３つのコンデンサは、常に同一特性を有することが保証され、動作の信頼性が格段に向上する。
【００５３】
一方、図５に示すように、強誘電体コンデンサＣrの履歴特性と負荷用コンデンサＣcの履歴特性とは同一ではない。この２つのコンデンサの履歴特性を組合せることにより、基準電圧Ｖrefを定めることができる。
【００５４】
つぎに、強誘電体メモリ１０の記憶内容を読み出す場合の動作について説明する。例えばメモリセルＭ１１の記憶内容を読み出す場合には、図１に示すアドレスバッファ１８に、該当アドレスを入力する。これにより、行を選択する行デコーダ２０および列を選択する列デコーダ２２を介してメモリセルＭ１１が選択されることになる。
【００５５】
図６に、記憶内容”Ｈ”を読出す場合の各信号線等の状態を表わすタイミングチャートを示す。記憶内容”Ｈ”を保持しているとき、強誘電体コンデンサＣ１１は、図４のＰ１の状態を呈している。図６、図１を参照しつつ、図２、図４および図５に基づいて記憶内容”Ｈ”を読出す場合の動作を説明する。
【００５６】
まず、ビット線イコライズ回路１３（図１参照）は、ラインＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す（図６（ａ）参照）。これにより、トランジスタＴＲＡ、ＴＲＢ（図２）が一定時間オンになり、接地ラインＶssとビットライン／ＢＬ１およびビットラインＢＬ１とが接続されて、ビットライン／ＢＬ１、ＢＬ１が一定時間”Ｌ”になる（図６（ｂ）、（ｃ）参照）。
【００５７】
ビットライン／ＢＬ１、ＢＬ１を一定時間”Ｌ”とすることにより、図２に示す負荷用コンデンサＣｂ、Ｃｃを放電させる。これにより、負荷用コンデンサＣｂの分極状態は、強制的に、図４に示すＰ２０の状態にされる。同様に、負荷用コンデンサＣｃは、強制的に、図５に示すＰ２１の状態にされる。
【００５８】
その後、トランジスタＴＲＡ、ＴＲＢがオフになり、ビットライン／ＢＬ１、ＢＬ１は、フローティング状態になる（図６（ｄ）、（ｅ）参照）。
【００５９】
ラインＢＰを一定時間”Ｈ”とすると同時に、基準セル駆動回路１２（図１参照）により、ラインＲＢＰを一定時間”Ｈ”とした後、再び”Ｌ”に戻す（図６（ｙ）参照）。これにより、図２に示すトランジスタＴＲＤが一定時間オンになり、強誘電体コンデンサＣｒの一端（図２の状態では（ｂ）側）と接地ラインＶssとが接続され、強誘電体コンデンサＣｒの一端は”Ｌ”状態となる。強誘電体コンデンサＣｒの他端（図２の状態では（ａ）側）が接続されているラインＧＣＰは、このとき”Ｌ”状態である（図６（ｚ）参照）。
【００６０】
したがって、図５に示すように、強誘電体コンデンサＣｒの分極状態は、強制的にＰ１１にされる。
【００６１】
つぎに、基準セル駆動回路１２により、プレートラインＰＬ１、ラインＧＣＰを”Ｈ”とすることにより（図６（ｆ）、（ｇ）参照）、強誘電体コンデンサＣ１１の他端および強誘電体コンデンサＣrの他端（（ａ）側）に高電位”Ｈ（読出用電圧Ｖｐ、しきい値電圧発生用電圧Ｖｒに該当）”を与える。
【００６２】
つぎに、ワードラインＷＬ１を”Ｈ”とすることにより（図６（ｈ）参照）、選択トランジスタＴＲ１１をＯＮ状態とする。選択トランジスタＴＲ１１をＯＮ状態とすることにより、強誘電体コンデンサＣ１１と負荷用コンデンサＣｂとが、直列に電気的に接続される。
【００６３】
このため、接続された強誘電体コンデンサＣ１１および負荷用コンデンサＣｂの両端に、読出用電圧Ｖｐが印加されることになる。これにより、図４に示すように、強誘電体コンデンサＣ１１の両端には、読出用電圧Ｖｐに基づく分圧Ｖ１が生ずる。図式解法によれば、分圧Ｖ１はＰ４における強誘電体コンデンサＣ１１の電圧として与えられる。したがって、グランドを基準としたビットライン／ＢＬ１の電位は図６（ｉ）に示す値となる。
【００６４】
また、このとき、負荷用コンデンサＣbの分極状態は、図４に示すように、Ｐ２０からＰ４へと移行する。
【００６５】
ワードラインＷＬ１を”Ｈ”とする（上述）と同時に、基準セル駆動回路１２により、ラインＲＷＬを”Ｈ”とする（図６（ｊ）参照）。ラインＲＷＬを”Ｈ”とすることにより、トランジスタＴＲＣをＯＮ状態とする。トランジスタＴＲＣをＯＮ状態とすることにより、強誘電体コンデンサＣｒと負荷用コンデンサＣｃとが、直列に電気的に接続される。このため、接続された強誘電体コンデンサＣｒおよび負荷用コンデンサＣｃの両端に、しきい値電圧発生用電圧Ｖｒ（この実施形態においては、読出用電圧Ｖｐに等しい）が印加されることになる。
【００６６】
一方、前述のように、接続直前の強誘電体コンデンサＣｒは、図５に示す分極状態Ｐ１１を呈している。また、負荷用コンデンサＣｃは、分極状態Ｐ２１を呈している。このため、強誘電体コンデンサＣｒと負荷用コンデンサＣｃとを接続することにより、強誘電体コンデンサＣｒの両端には、しきい値電圧発生用電圧Ｖｒに基づく分圧（基準電圧Ｖref）が生ずる。図５に示す図式解法によれば、強誘電体コンデンサＣｒ、負荷用コンデンサＣｃともに、Ｐ１２の状態へと移行する。基準電圧Ｖrefは、分極状態Ｐ１２における強誘電体コンデンサＣｒの電圧として与えられる。したがって、グランドを基準としたビットラインＢＬ１の電位は図６（ｋ）に示す値となる。
【００６７】
つぎに、センスアンプＡＭＰ１を動作させる（図６（ｌ）参照）。センスアンプＡＭＰ１は、ビットラインＢＬ１を介して基準セルプリセット回路部１６から与えられた、上述の基準電圧Ｖref（しきい値電圧）と強誘電体コンデンサＣ１１の分圧Ｖ１（前述）とを比較し（実際には、図４に示す読出用電圧Ｖｐを基準としたときの、基準電圧Ｖrefの電位と分圧Ｖ１の電位を比較する）、分圧Ｖ１の方が高ければ、記憶内容は”Ｈ”であると判定し、ビットライン／ＢＬ１の電位を”Ｈ”にする（図６（ｍ）参照）とともに、ビットラインＢＬ１の電位を”Ｌ”にする（図６（ｎ）参照）。
【００６８】
このとき、強誘電体コンデンサＣ１１の分極状態は、図４に示す分極状態Ｐ５となる。負荷用コンデンサＣbの分極状態はＰ２２となる。また、図５に示すように、負荷用コンデンサＣcの分極状態はＰ２１にもどる。強誘電体コンデンサＣｒの分極状態は、図５に示す分極状態Ｐ１３を呈する。
【００６９】
つぎに、基準セル駆動回路１２（図１参照）からの出力にしたがってラインＲＷＬを”Ｌ”にする（図６（ｏ）参照）。ラインＲＷＬが”Ｌ”になると、強誘電体コンデンサＣｒはフローティング状態となる。したがって、強誘電体コンデンサＣｒは、この後、時間の経過とともに、自然放電により、図５に示す分極状態Ｐ１１に近づく。
【００７０】
つぎに、基準セル駆動回路１２（図１参照）からの出力にしたがってプレートラインＰＬ１、ラインＧＣＰを”Ｌ”にする（図６（ｐ）、（ｑ）参照）。
【００７１】
プレートラインＰＬ１を”Ｌ”にすることにより、プレートラインＰＬ１と”Ｈ”に維持されたビットライン／ＢＬ１との間には電位差が生ずることとなる。この電位差が、図４に示す第１の再書込電圧Ｖrw1であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第１の再書込電圧Ｖrw1を印加され、図４に示す分極状態Ｐ６となる。この状態が満充電状態である。
【００７２】
なお、上述のように、強誘電体コンデンサＣｒはフローティング状態であるため、ラインＧＣＰを”Ｌ”にすることに伴う、強誘電体コンデンサＣｒの分極状態の変化はない。また、この段階では、負荷用コンデンサＣb、Ｃcの分極状態も変化しない。
【００７３】
つぎに、強誘電体コンデンサＣ１１が第１の再書込電圧Ｖrw1により満充電された状態で、ワードラインＷＬ１を”Ｌ”に落とす（図６（ｒ）参照）ことにより、選択トランジスタＴＲ１１をＯＦＦとし、強誘電体コンデンサＣ１１をフローティング状態とする。なお、これにより、強誘電体コンデンサＣ１１の分極状態は、Ｐ６の状態から、時間の経過とともに、自然放電により、Ｐ１の状態に近づく。
【００７４】
つぎに、列デコーダ２２の出力線Ｂ１（図１参照）を立ち上げる（図６（ｓ）参照）ことにより、ビットライン／ＢＬ１の電位”Ｈ”（図６（ｔ）参照）を、出力バッファ２４に取込む。その後、センスアンプＡＭＰ１をＯＦＦにする（図６（ｕ）参照）ことにより、再びビットライン／ＢＬ１、ＢＬ１をフローティング状態とする（図６（ｖ）、（ｗ）参照）。最後に、列デコーダ２２の出力線Ｂ１を”Ｌ”に戻し（図６（ｘ）参照）、読出処理を終了する。
【００７５】
ビットライン／ＢＬ１、ＢＬ１をフローティング状態とすることにより、負荷コンデンサＣbの分極状態は、図４に示すＰ２２の状態から、時間の経過とともに、自然放電により、Ｐ２０の状態に近づく。また、図５に示すように、負荷用コンデンサＣcの分極状態はＰ２１のままである。
【００７６】
このように、記憶内容”Ｈ”を読出す場合、上述のように、一連の読み出し処理の過程において、負荷用コンデンサＣbの分極状態は、図４に示すように、Ｐ２０〜Ｐ４〜Ｐ２２（〜Ｐ２０）と変化する。負荷用コンデンサＣcの分極状態は、図５に示すように、Ｐ２１〜Ｐ１２〜Ｐ２１と変化する。また、強誘電体コンデンサＣｒの分極状態は、図５に示すように、Ｐ１１〜Ｐ１２〜Ｐ１３（〜Ｐ１１）と変化する。
【００７７】
なお、強誘電体コンデンサＣ１１の分極状態は、図４に示すように、Ｐ１〜Ｐ４〜Ｐ５〜Ｐ６（〜Ｐ１）と変化する。
【００７８】
つぎに、記憶内容”Ｌ”を読み出す場合の動作を説明する。図７に、記憶内容”Ｌ”を読出す場合の各信号線等の状態を表わすタイミングチャートを示す。図６および図７に示すように、この実施形態の強誘電体メモリ１０は、記憶内容”Ｈ”の読み出しか記憶内容”Ｌ”の読み出しかを区別することなく、全く同一の処理手順で読み出しを行なうよう構成されている。
【００７９】
したがって、記憶内容”Ｌ”の読み出しの動作は、記憶内容”Ｈ”の読み出しの動作と同様に行なわれる。ただし、図４に示すように、記憶内容”Ｌ”の読み出しの場合は、読み出し時の強誘電体コンデンサＣ１１の分極状態が第２の分極状態Ｐ２である点で、記憶内容”Ｈ”の読み出しの場合と異なる。
【００８０】
記憶内容”Ｌ”を読み出す場合においては、図４に示す読出用電圧Ｖpが印加された場合、強誘電体コンデンサＣ１１は、分極状態Ｐ３を呈する。したがって、強誘電体コンデンサＣ１１に生ずる分圧はＶ２を示す。なお、このとき、グランドを基準としたビットライン／ＢＬ１の電位は図７（ａ）に示す値となる。
【００８１】
一方、ビットラインＢＬ１の電位は、記憶内容”Ｈ”の場合と同一の基準電圧Ｖrefを示すが（図７（ｂ）参照）、前述のように、基準電圧ＶrefはＶ２より高い値に設定されているため、センスアンプＡＭＰ１は、記憶内容は”Ｌ”であると判定し、ビットライン／ＢＬ１の電位を”Ｌ”にする（図７（ｃ）参照）とともに、ビットラインＢＬ１の電位を”Ｈ”にする（図７（ｄ）参照）。
【００８２】
これにより、図４に示す負荷用コンデンサＣbの分極状態はＰ３０（Ｐ２０と同じ分極状態）から、Ｐ３を経てＰ３０にもどる。また、図５に示すように、負荷用コンデンサＣcの分極状態は、Ｐ２１から、Ｐ１２を経てＰ２３に至る。なお、負荷用コンデンサＣcの分極状態は、その後、ビットラインＢＬ１がフローティング状態になると（図７参照）、自然放電により、Ｐ２１に近づく。
【００８３】
なお、ビットライン／ＢＬ１の電位を”Ｌ”にすることにより、ビットライン／ＢＬ１と”Ｈ”に維持されたプレートラインＰＬ１との間には電位差が生ずることとなる。この電位差が、図４に示す第２の再書込電圧Ｖrw2（読出用電圧Ｖpに等しい）であり、強誘電体コンデンサＣ１１の両端に印加される。強誘電体コンデンサＣ１１は、第２の再書込電圧Ｖrw2を印加され、図４に示す分極状態Ｐ７となる。
【００８４】
一方、ビットラインＢＬ１の電位を”Ｈ”にすることにより、ビットラインＢＬ１と”Ｈ”に維持されたラインＧＣＰとの間には電位差が生じない。つまり、強誘電体コンデンサＣｒの両端にかかる電圧が０Ｖとなる。したがって、強誘電体コンデンサＣｒの分極状態は、図５に示すように、Ｐ１１から、Ｐ１２を経てＰ１１に強制的に戻される。
【００８５】
この後、プレートラインＰＬ１を”Ｌ”にする（図７（ｅ）参照）ことにより、強誘電体コンデンサＣ１１の両端にかかる電圧を強制的に０Ｖとする。これにより、強誘電体コンデンサＣ１１の分極状態は、図４における第２の分極状態Ｐ２に戻る。
【００８６】
したがって、記憶内容”Ｌ”の読み出し時においては、一連の読み出し処理の過程において、負荷用コンデンサＣbの分極状態は、図４に示すように、Ｐ３０（Ｐ２０と同じ分極状態）〜Ｐ３〜Ｐ３０と変化する。負荷用コンデンサＣcの分極状態は、図５に示すように、Ｐ２１〜Ｐ１２〜Ｐ２３（〜Ｐ２１）と変化する。また、強誘電体コンデンサＣｒの分極状態は、図５に示すように、Ｐ１１〜Ｐ１２〜Ｐ１１と変化する。
【００８７】
なお、強誘電体コンデンサＣ１１の分極状態は、図４に示すように、Ｐ２〜Ｐ３〜Ｐ７〜Ｐ２と変化する。
【００８８】
このように、記憶内容が”Ｈ”であれ”Ｌ”であれ、一連の読み出し処理の過程において、負荷用コンデンサＣbの分極状態の変動範囲は、図４に示すように、Ｐ２０（Ｐ３０）〜Ｐ２２に留まるとともに、放置状態ではＰ２０になる。同様に、負荷用コンデンサＣcの分極状態の変動範囲は、図５に示すように、Ｐ２１〜Ｐ２３に留まるとともに、放置状態ではＰ２１になる。
【００８９】
すなわち、負荷用コンデンサＣbの一端はグランド電位に接地されており、他端はビットライン／ＢＬ１に接続されている。一方、図６および図７に示すように、上述の各動作において、ビットライン／ＢＬ１の電位は、”Ｈ”（第１の再書込電圧Ｖrw1に対応）と”Ｌ”（グランド電位に対応）との間で変動するのみである。したがって、負荷用コンデンサＣbの両端に印加される電圧は、常に同一方向であり、その大きさは０〜Ｖrw1の範囲内である。このため、強誘電体で構成されている負荷用コンデンサＣbは、上述の各動作において、分極方向が変化することはない。負荷用コンデンサＣｃについても、同様である。
【００９０】
また、上述のように、記憶内容が”Ｈ”であれ”Ｌ”であれ、強誘電体コンデンサＣｒの分極状態の変動範囲は、図５に示すように、Ｐ１１〜Ｐ１３に留まるとともに、放置状態ではＰ１１になる。すなわち、強誘電体コンデンサＣｒも、上述の各動作において、分極方向が変化することはない。
【００９１】
したがって、上述のように、これらのコンデンサの接続方向を切換えないとすれば、当初、図８に示す履歴特性（電圧・電荷特性）であったものが、時間の経過とともに、くせ付け（インプリント効果）を生じ、図９のように、履歴特性が歪む。
【００９２】
この実施形態においては、上述のように、図２に示す切換え信号発生回路１０２は、ラインＧＣＰの立上がりをカウントしており、所定回数の立上がりをカウントすると、ラインＳＷＳに与える切換え信号を反転させる（図３参照）。すなわち、読み出し回数が所定回数に達するごとに、負荷用コンデンサＣb，Ｃcおよび強誘電体コンデンサＣrの接続方向が切換えられる。
【００９３】
このように構成することで、これらのコンデンサのくせ付けを防止し、履歴特性が、常に図８の状態を維持するようにしている。
【００９４】
なお、この実施形態においては、ラインＧＣＰの立上がりが所定回数に達したときに強誘電体コンデンサの接続方向の切換えを行なうよう構成したが、接続方向の切換えを、ラインＧＣＰの立上がりごとに毎回行なうようにすることもできる。また、強誘電体コンデンサの接続方向の切換えは、ラインＧＣＰの立上がりタイミングに基づくものに限定されるものではなく、たとえば、図６に示す出力線Ｂ１の立ち下がりタイミングや、電源ＯＮのタイミングに基づくよう構成することもできる。また、所定のタイマーに連動させて、強誘電体コンデンサの接続方向の切換えタイミングを設定することもできる。さらに、外部プログラムにより切換えタイミングを設定することもできる。
【００９５】
また、手動により、適宜、強誘電体コンデンサの接続方向を切換えられるよう構成することもできる。
【００９６】
また、上述の実施形態においては、強誘電体コンデンサの接続方向を切換えるために、強誘電体コンデンサと４つのトランジスタとによりブリッジを形成するようにしたが、強誘電体コンデンサの接続方向を切換える方法は、これに限定されるものではない。
【００９７】
また、上述の実施形態においては、強誘電体メモリ１０の３種の強誘電体コンデンサ、すなわち負荷用コンデンサＣb，Ｃcおよび強誘電体コンデンサＣrすべての接続方向を切換えることができるよう構成したが、これらの強誘電体コンデンサのうち、１種または２種についてのみ切換え可能とすることもできる。
【００９８】
また、上述の３種のコンデンサ全てが強誘電体コンデンサであるような強誘電体メモリのみならず、該３種のコンデンサのうち１種または２種のみが強誘電体コンデンサであるような強誘電体メモリにも、この発明を適用することができる。
【００９９】
また、上述の実施形態においては、強誘電体メモリを例に説明したが、この発明は、強誘電体メモリの他、強誘電体コンデンサを含む複数のコンデンサを直列に電気的に接続し得るよう構成された半導体装置一般に適用することができる。
【０１００】
この発明は、さらに、強誘電体コンデンサを含む複数のコンデンサを直列に電気的に接続し得るよう構成された半導体装置の他、極性の逆転しない電圧が印加される一対の電圧印加部と該一対の電圧印加部間に電気的に接続される強誘電体コンデンサを備えた半導体装置一般に適用することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による強誘電体コンデンサを備えた半導体装置である強誘電体メモリ１０の回路の一部を示す図面である。
【図２】図１に示す強誘電体メモリ１０の回路構成の、さらに一部を拡大して示した図面である。
【図３】切換え信号発生回路１０２の構成の一例を示す図面である。
【図４】強誘電体メモリ１０に用いられる記憶用の強誘電体コンデンサの動作状態を説明するための図面である。
【図５】強誘電体メモリ１０に用いられる基準用強誘電体コンデンサの動作状態を説明するための図面である。
【図６】強誘電体メモリ１０における記憶内容”Ｈ”の読出手順を説明するためのタイミングチャートである。
【図７】強誘電体メモリ１０における記憶内容”Ｌ”の読出手順を説明するためのタイミングチャートである。
【図８】くせ付けが生じていない状態における負荷用コンデンサＣb、Ｃｃおよび強誘電体コンデンサＣｒの履歴特性を示す図面である。
【図９】くせ付けが生じた状態における負荷用コンデンサＣb、Ｃｃおよび強誘電体コンデンサＣｒの履歴特性を示す図面である。
【図１０】従来の強誘電体メモリの回路構成の一部を示す図面である。
【符号の説明】
ＣbＵ ・・・・・・・・・・・負荷用コンデンサユニット
Ｃb ・・・・・・・・・・・・負荷用コンデンサ
Ｑ１，Ｑ２，Ｑ３，Ｑ４・・・トランジスタ
／ＢＬ１・・・・・・・・・・ビットライン
Ｇ・・・・・・・・・・・・・グランド
ＧＣＰ・・・・・・・・・・・ライン
ＳＷＳ・・・・・・・・・・・ライン
１０２・・・・・・・・・・・切換え信号発生回路
１０４・・・・・・・・・・・インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003933736.tif 000007
【図７】
0003933736.tif 000008
【図８】
0003933736.tif 000009
【図９】
0003933736.tif 000010
【図１０】
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