(57)【特許請求の範囲】
【請求項１】
与えられた信号とこれに同期して位相引き込みを行うクロック信号との位相誤差がゼロになるように位相引き込みするＰＬＬ回路であって、
通常時は、前記位相誤差の微分値をそのまま出力すると共に、前記微分値が予め定められたしきい値を越えた時には、前記微分値をゼロに置き換えて出力する微分／マスク回路と、
前記位相誤差と前記微分／マスク回路の出力とを加算して、その加算結果を出力する加算器と、
前記加算結果を積分し、制御信号を出力するループフィルタと、
前記制御信号に基づき前記クロック信号を出力する電圧制御発振器と、
を備えたことを特徴とするＰＬＬ回路。
【請求項２】
請求項１において、
予備的周波数を有する信号の計数を行う第１の計数手段と、
前記電圧制御発振器から出力される信号の計数を行う第２の計数手段と、
前記第１の計数手段および前記第２の計数手段の夫々の計数結果を比較して、前記第１の計数手段の計数結果が前記第２の計数手段の計数結果よりも大きい時には、予め定められた一定値を出力する比較出力手段と、
前記比較出力手段の出力と前記加算器の出力とを前記ループフィルタに選択出力する選択手段と、
を備えたことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase-Locked Loop ）回路に係わり、特に、ＣＤ、ＭＯ等の記憶媒体から読み出された信号の周波数とこれに同期して周波数引き込みを行う信号の周波数との差（引き込み周波数差）が大きくても同期動作可能なＰＬＬ回路に関する。
【０００２】
【従来の技術】
近年、ＣＤ、ＭＯ等の記憶媒体に対するリード・ライト動作を効率的に行うためにＰＲＭＬ（Partial Response Maximum Likelihood ）と称されるデータ記憶方式が注目されている。この方式は、従来方式に比べて記憶媒体へのデータの記憶密度を向上させるために開発されたもので、通常、記憶媒体から読み出された信号を、フィルタリングする回路、このフイルタリング結果をデジタル信号に変換するためのＡ／Ｄ（アナログ・デジタル）変換器、および、このデジタル信号をＰＲＭＬ方式固有の予め定められた規則に従ってデコードするビタビ回路を有して構成される装置で処理している。
【０００３】
また、記憶媒体から読み出されるデータのデータレートと同期させてデコード動作を行う必要があるため、上記の各回路とは別に、例えば、Ｄ／Ａ（デジタルアナログ）変換器、ループフィルタ、ＶＣＯ（電圧制御発振器）を含み、ＰＬＬループを構成するようにしたＰＬＬ回路も設けた構成として同期動作を行うようになっている。
【０００４】
このＰＲＭＬ方式において必要となるＰＬＬ回路の実現方法は、例えば、「IEEE Journal of Solid-State-Circuits Vol.29 、No3 、MARCH 1994、 A 7Mbyte/s(65MHz)、Mixed-Signal,Magnetic Recording Channel DSP  using Partial Response Signal with Maximum Likelihood Detection」、「ISSCC95 Session5 Disk and Arithmetic Signal Processors WP5.1、 A 16MB/s PRMLRead/Write Data Channel 」、「IEEE Transactions on Communications,vol.14,Mar.1976 、 Timing recovery in degital synchronous data receivers」等の文献に記載されているが、位相引き込み（位相同期）ループの実現方法について論じたものが多く、周波数引き込みまで言及したものは殆ど無いのが実情である。
【０００５】
以下、図２を参照して、上記文献等に記載されているＰＬＬ回路を含むＰＲＭＬ方式の復号装置のうちの代表的なものについて説明する。
この復号装置は、ＣＤ、ＭＯ等の読み出し信号であるディスク信号に対して所望の増幅動作を行うゲイン調整器１０と、この出力をフィルタリングするイコライズフィルタ２０と、ＰＬＬ回路と、ビダビ復号結果を出力するビダビ復号回路８０とを有していて、さらに、ＰＬＬ回路は、イコライズフィルタ２０の出力をアナログデジタル変換するＡ／Ｄ変換器３０と、デジタルフェーズエラーを演算するロジック回路４０と、このデジタルフェーズエラーをアナログ変換してアナログフェーズエラーを出力するＤ／Ａ変換器５０と、積分機能を有するループフィルタ６０と、ＶＣＯ７０とを備えている。これらＰＬＬ回路の構成要素はＰＬＬループを構成していて、このＰＬＬループによって、デジタルフェーズエラーが０になるように位相引き込み動作が行われる。なお、ビダビ復号回路８０、Ａ／Ｄ変換器３０、および、ロジック回路４０の動作は、ＶＣＯ７０から出力されるクロック信号に同期して行われるようになっている。
【０００６】
そして、このＰＬＬ回路の動作によって、イコライズフィルタ２０によってフィルタリングされたディスク信号をＡ／Ｄ変換器３０によってアナログデジタル変換した後、ビダビ復号回路８０に送る際、アナログデジタル変換やロジック回路４０による演算動作は、データレートに正確に同期するようになっている。
【０００７】
この時、Ｄ／Ａ変換器５０にデジタル信号を送る直前に行う、ロジック回路４０の論理演算を図３を参照して説明する。図３上部にはフィルタリングされたディスク信号とこれをＡ／Ｄ変換器３０でデジタルサンプリングした点（黒丸）とが示されていると共に、図３下部にはクロック信号と各クロック信号の識別情報とが示されている。さて、アナログデジタル変換結果（信号）が「負」から「正」に変化した直後のサンプリングデータを「Ｄ（ｎ）」、その直前のサンプリングデータを「Ｄ（ｎ−１）」、その後、信号が「正」から「負」に変化した直後のサンプリングデータを「Ｄ（ｎ＋４）」、その直前のサンプリングデータを「Ｄ（ｎ＋３）」とすれば、これらの４つのデータを用いて、ロジック回路４０は次の式１に示すような演算を行い、この演算結果をデジタルフェーズエラーとして出力する。
【０００８】
phase error ＝｛Ｄ（ｎ−１）−Ｄ（ｎ＋４）｝＋｛Ｄ（ｎ）−Ｄ（ｎ＋３）｝（式１）。
次に、このデジタルフェーズエラーをＤ／Ａ変換器５０がデジタルアナログ変換してアナログフェーズエラーとして出力したものをループフィルタ６０で積分して、ＶＣＯ７０の制御信号とする。この時、（式１）の値が「正」ならば位相が進んでいるとしてクロックを遅くする方向へ、一方、（式１）の値が「負」ならば位相が遅れているとしてクロックを速くする方向へ帰還制御を行えば最終的に（式１）の値が零となる様に帰還がかかり位相引き込みが完了する。なお、（式１）と全く同一の演算を行わなくても、Ａ／Ｄ変換器３０によるアナログデジタル変換結果に基づいて何らかの演算を行って位相差を算出してフェーズエラーを求め、最終的にＡ／Ｄ変換器３０へのクロック信号としてフィードバックするようにして、ＰＬＬ回路を構成すればよい。
【０００９】
また、上述したものとは異なる同期手法として、図３に示す入力信号のゼロクロスポイント（信号が零になる点）に、クロック信号のエッジを対応させるようにクロック信号を生成する手法も提案されている。この手法では、図２に示すようなＰＬＬループではなく、いわゆるエッジ引き込みタイプのＰＬＬ回路とする必要があると共に、遅延素子等の他の回路素子も必要となる。このタイプのＰＬＬは、アナログ型ＰＬＬと称されていて、ＰＲＭＬ方式のように信号をデジタル変換した後のデータに対して、位相引き込みを行う必要がある場合には、精度の良い引き込み動作が行えない。
【００１０】
以上のようなＰＬＬ回路を用いて、システム動作の同期をとるわけであるが、当然、同期開始直後は、ディスク信号に対してＰＬＬ信号の位相は大きくずれてしまい、かつ、両者の周波数も微妙に異なっている。この位相同期（周波数同期も含む）をいかに高速に行うかが、システム全体の能力、ひいてはデータ記憶密度の限界をも規定してしまうことになる。
【００１１】
また、位相（周波数）引き込みの高速化を考慮するあまり、ＰＬＬループの帯域やゲインを大きくしすぎると、ＰＬＬループ系が不安定な状態となってしまい、正常にデータを読み込めなくなっていまう。さらに、ＰＬＬ回路が発振しない限界までＰＬＬループの帯域やゲンイを大きくしたとしても、必ずしも、その帯域やゲインがビットエラーレート（ＢＥＲ）にとって最適なものにはならないため、ＰＬＬループの特性を定める帯域やゲンイの算出は一般に難しいものである。
【００１２】
さらに、他の従来技術によれば、位相（周波数を含む）引き込み時の高速化のために、図２に示したＤ／Ａ変換器５０、ループフィルタ６０、および、ＶＣＯ７０を含むＰＬＬループを２系統設け、一方の系統のものは引き込み時、可能な限り高ゲインに設定して、他方の系統のものは、引き込み後できるだけＰＬＬループを安定状態とするために低ゲインに設定して、上記問題を解決したものもあった。さらには、２系統のループを設けないまでも、Ｄ／Ａ変換器やＶＣＯ等のゲインを可変に構成しておいて、引き込み時と引き込み後でゲインを変更可能なように工夫したものもあった。
【００１３】
【発明が解決しようとする課題】
このように、上述したような従来のＰＬＬ回路にあっては、位相引き込みのみを考慮したものが殆どであり、引き込み開始前後での引き込み周波数差は高々１〜２（％）であった。このことは、この引き込み動作を行うために必要な計算が位相差のみを考慮して行われるものであり、当然のことながら、位相引き込みは行えても周波数引き込みは考慮されていないことによる。このことは、ＰＬＬループを切断し、一定値で微小な引き込み周波数差を有するようにディスク信号を供給し続けた際のフェーズエラーの時間変化の様子（図４参照）を見れば明らかになる。
【００１４】
ある時刻ｔ１から他の時刻ｔ２において、引き込み周波数差が存在するため（ディスク信号の周波数がクロック信号の周波数より高い場合）、徐々にフェーズエラーは大きくなる。ところが、時刻ｔ２において位相差が３６０度回ってしまうと、フェーズエラーの値は一気に元に戻り、再度、フェーズエラーは引き込み周波数差に比例した速度で徐々に大きくなることを繰り返す。ＰＬＬループが機能していないため、フェーズエラーの値はこの様なのこぎり波状に出力し続けるが、こののこぎり波の出力周期は、引き込み周波数差に比例する事になる。
【００１５】
一方、ＰＬＬループを機能させた場合には、ループフィルタによってこののこぎり波を積分し、図４の斜線部の面積の合計が零になる様に帰還がかかる。主としてループフィルタで定まるＰＬＬループの帯域に対して、のこぎり波の周波数が充分低ければ（引き込み周波数差が小さければ）、各々の三角形の面積がゼロになるまで引き込み動作が行うことが可能となるが、のこぎり波の周波数がＰＬＬループの帯域に比べ大きいと（周波数差が大きいと）、全ての三角形の面積の合計が零になるところまでしか引き込み動作が行われなくなり、引き込み周波数差を有したままＰＬＬループが安定状態となる、いわゆる誤ロック状態が発生してしまう。ＰＬＬループの帯域にもよるが、発振しない最大限の帯域となるようにＰＬＬループを構成しても、高々１〜２（％）の引き込み周波数差しか得られないことがシュミレーションや実測等で確認されている。
【００１６】
このような引き込み周波数差の制限は、引き込み動作開始直前までに、データレートに非常に近い周波数までＰＬＬループを予備的にロックさせておくことで解決することも提案されているが、高精度で予めデータレートを計算しておく必要性があった。また、このためには、記憶媒体への情報を記憶するときに、設計通りのパターンで情報を記憶しておくように記憶精度を上げておかなければ、情報読み取りが行えないという問題もあった。
【００１７】
本発明は、このような課題を解決するためになされたもので、その目的は、引き込み周波数差を大きくしても、引き込み動作が可能なＰＬＬ回路を提供する点にある。
【００１８】
上記目的を達成するために、請求項１に係る発明は、与えられた信号とこれに同期して位相引き込みを行うクロック信号との位相誤差がゼロになるように位相引き込みするＰＬＬ回路であって、通常時は、前記位相誤差の微分値をそのまま出力すると共に、前記微分値が予め定められたしきい値を越えた時には、前記微分値をゼロに置き換えて出力する微分／マスク回路と、前記位相誤差と前記微分／マスク回路の出力とを加算して、その加算結果を出力する加算器と、前記加算結果を積分し、制御信号を出力するループフィルタと、前記制御信号に基づき前記クロック信号を出力する電圧制御発振器と、を備えたことを特徴とするＰＬＬ回路である。
【００２０】
また、請求項２に係る発明は、請求項１において、予備的周波数を有する信号の計数を行う第１の計数手段と、前記電圧制御発振器から出力される信号の計数を行う第２の計数手段と、前記第１の計数手段および前記第２の計数手段の夫々の計数結果を比較して、前記第１の計数手段の計数結果が前記第２の計数手段の計数結果よりも大きい時には、予め定められた一定値を出力する比較出力手段と、前記比較出力手段の出力と前記加算器の出力とを前記ループフィルタに選択出力する選択手段と、を備えたことを特徴とする。
【００２１】
ここで、予備的周波数は、ＭＯ等の記憶媒体からの読み出し信号（ディスク信号）に応じて変化する信号である。また、選択手段は、読み出し信号が意味のある信号が記憶されていないギャップと、引き込み動作のための情報が記憶されている引き込みパターンと、実データとを有するとした時、通常は、ギャップを読み込んでいる時には、前記比較出力手段からの出力を選択すると共に、引き込みパターンおよび実データを読み込んでいる時には、前記加算器からの出力を選択するように構成しておけばよい。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１に本発明の実施の形態に係る復号装置の構成図を示す。この復号装置は、ＣＤ、ＭＯ等の読み出し信号であるディスク信号に対して所望の増幅動作を行うゲイン調整器１０と、この出力をフィルタリングするイコライズフィルタ２０と、ＰＬＬ回路１００と、ビダビ復号結果を出力するビダビ復号回路８０とを有していて、さらに、ＰＬＬ回路１００は、イコライズフィルタ２０の出力をアナログデジタル変換するＡ／Ｄ変換器３０と、デジタルフェーズエラーを演算するロジック回路４０と、このデジタルフェーズエラーをアナログ変換してアナログフェーズエラーを出力するＤ／Ａ変換器５０と、積分機能を有するループフィルタ６０と、ＶＣＯ７０とを備えている。
【００２３】
また、ロジック回路４０の演算結果を入力して後に示す処理を行う微分／マスク回路９０と、この微分／マスク回路９０の出力結果をデジタルアナログ変換するＤ／Ａ変換器５１と、Ｄ／Ａ変換器５０およびＤ／Ａ変換器５０の出力結果を加算して加算結果をループフィルタ６０に供給する加算器９１とを備える。これらＰＬＬ回路１００の構成要素はＰＬＬループを構成していて、このＰＬＬループによって、デジタルフェーズエラーが０になるように位相引き込み動作が行われる。なお、ビダビ復号回路８０、Ａ／Ｄ変換器３０、および、ロジック回路４０の動作は、ＶＣＯ７０から出力されるクロック信号に同期して行われるようになっている。
【００２４】
ここで、図６を参照して、微分／マスク回路９０が行う処理について説明する。なお、ロジック回路４０は、前述したようにして式（１）を用いた演算処理によってデジタルフェーズエラーを求め、このデジタルフェーズエラーはある時間間隔で順次、微分／マスク回路９０に送られる（図６（ａ））。図６（ａ）では、ある時刻「ｔ−１」でのデジタルフェーズエラーをｐｈｅｒｒ（ｔ−１）とし、さらにこれに続く時刻「ｔ」でのデジタルフェーズエラーをｐｈｅｒｒ（ｔ）として記載している。
【００２５】
微分／マスク回路９０は、まず、連続する２つのデジタルフェーズエラーの差分を順次求める微分処理を行う。具体的には、微分値をｄｉｆｆ（ｔ）として次式（２）に示す処理を順に行っていく。
【００２６】
ｄｉｆｆ（ｔ）＝ｐｈｅｒｒ（ｔ）−ｐｈｅｒｒ（ｔ−１）  （式２）
この処理結果を図６（ｂ）に示す。次に、微分／マスク回路９０は、微分値が予め定めておいたしきい値（Ｖｔｈ）よりも小さい場合には、その微分値を所定の値で置き換えるマスキングを行う。この処理結果を図６（ｃ）に示す。なお、図６に示す例では、微分値がしきい値（Ｖｔｈ）よりも小さい場合にマスキングを行うようにしたが、しきい値を正としてしきい値よりも大きい場合にマスキングするようにしてもよい。
【００２７】
さて、この復号装置の動作は以下のようになる。
ディスク信号はゲイン調整器１０で所望の増幅が行われ、イコライズフィルタ２０によってフィルタリングされた後、ＰＬＬ回路１００に入力される。Ａ／Ｄ変換器３０によってアナログデジタル変換された信号は、ビダビ復号回路８０に送られるが、この際、Ａ／Ｄ変換器３０やロジック回路４０の動作は、ＰＬＬループによってデータレートに正確に同期するようになっている。
【００２８】
即ち、ロジック回路４０がデジタルフェーズエラーを求め、このデジタルフェーズエラーをＤ／Ａ変換器５０がデジタルアナログ変換してアナログフェーズエラーとして出力したものをループフィルタ６０で積分して、ＶＣＯ７０の制御信号とする。この時、前述したように、（式１）の値が「正」ならば位相が進んでいるとしてクロックを遅くする方向へ、一方、（式１）の値が「負」ならば位相が遅れているとしてクロックを速くする方向へ帰還制御を行えば最終的に（式１）の値が零となる様に帰還がかかる。
【００２９】
さらに、この発明の実施の形態では、微分／マスク回路９０が、デジタルフェーズエラーを微分、マスキングする処理を行い、この処理結果はＤ／Ａ変換器５１でデジタルアナログ変換される。そして、Ｄ／Ａ変換器５０およびＤ／Ａ変換器５１の夫々のデジタルアナログ変換結果が加算器９１によって加算されて、加算結果がループフィルタ６０に供給される。
【００３０】
このようにして、所定の場合にマスキングを行ったものを含む、位相誤差（フェーズエラー）の微分値を、元々のフェーズエラーと加算してループフィルタ６０に供給することによって、従来よりより大きな引き込み周波数差を有した入力信号に対しても位相、周波数引き込みが可能となる。
【００３１】
即ち、フェーズエラーを微分することは引き込み周波数差を算出していることに相当し、この値を元々のフェーズエラーに加算することよって、位相引き込みのみでなく周波数引き込みをも行うことになり、引き込み周波数差を拡大することになる。なお、フェーズエラーを単純に微分するだけでは、位相が１８０度回る時に大きな微分値が算出されてしまい、結果的に、微分値の合計が零となって引き込み周波数差を拡大する効果がないため、例えばしきい値を設定して、微分値がこのしきい値を超えた時には、位相が１８０度回ったと判断して、微分値をマスクすることが必要なわけである。なお、シュミレーションや実測等から、この実施の形態によって、引き込み周波数差は５（％）程度まで拡大可能であることが確認された。
【００３２】
また、図５に示す他の実施の形態は、図１に示す復号装置の構成の一部を変更したものであり（図５と同一の構成要素には同一符号を付している）、ロジック回路４０から出力されるデジタルフェーズエラーとこれを微分／マスク回路９０に与えて、微分、マスキングしたものとを加算器９１で加算したものをＤ／Ａ変換器５０に入力するようにしている。これによっても、位相誤差（フェーズエラー）の微分値を、元々のフェーズエラーと加算してループフィルタ６０に供給することによって、従来よりより大きな引き込み周波数差を有した入力信号に対しても位相、周波数引き込みが可能となる。
【００３３】
なお、図１や図５に示す装置において、フェーズエラーに対する微分値のゲインを可変にすることや、マスキングを行う際のしきい値を設定可能に構成することで、より適切なＰＬＬループの定数を設定できるようになり、また、引き込み動作完了後は、微分／マスク回路を動作不能とするようにすれば、従来と同様にＰＬＬループを安定状態とすることが可能になる。
【００３４】
次に、図７、８を参照して本発明の他の実施の形態に係る復号装置について説明する。この実施の形態は、図５に示す装置に他の回路を付加してより引き込み周波数差を大きくした点に特徴がある。
【００３５】
図７は、ディスク信号のフォーマットを模式的に示した説明図であって、ディスク信号は、読み出し信号が意味のある信号が記憶されていない区間であるギャップと、引き込み動作のための情報が記憶されている引き込みパターンと、実データとを有している。実際には、このようなフォーマットの多数の情報が、ＣＤ、ＭＯ等の記憶媒体の円周方向に沿って記憶されている。
【００３６】
図８は、図５に示す装置（図５と同一の構成要素には同一符号を付している）に新たな回路要素を付加したもので、複数種類の周波数の信号を発振可能な発振器１２０と、この発振器１２０から出力される信号を計数するカウンタ１２１と、ＶＣＯ７０から出力される信号を計数するカウンタ１２２と、両カウンタ１２１、１２２の計数値を比較する比較器１２３と、この比較結果を参照して所定の場合には、一定値を出力する一定値出力回路１２４と、この一定値または加算器９１の加算結果のいずれかを定められた動作パターンによって、Ｄ／Ａ変換器５０に選択出力する選択部９５とを新たに設けている。
【００３７】
発振器１２０は、例えば、データレートが予め定まっている場合、引き込み動作を行う前までに、予備的にそのデータレートに近い周波数での同期を可能とするために、予備的周波数を有する信号を発振するように構成されている。なお、実際には、データレートは通常時々刻々変化するので、その変化の情報が図示しない、復号装置の構成部から供給され、この供給された情報を参照してそのデータレートに近い周波数での同期を可能とするように、予備的周波数を有する信号を発振する。
【００３８】
カウンタ１２１は、発振器１２０から発振された信号を計数すると共に、カウンタ１２２は、ＶＣＯ７０から発振された信号を計数し、さらに、比較器１２３は両者の計数値を比較する。この比較の結果、例えば、両者の誤差が、発振器１２０から出力される信号の周波数の５（％）より大きければ、一定値出力回路１２４は予め定めた一定値を出力する。この一定値は、ＰＬＬ回路１３０が、引き込み動作を行う前までに、予備的にデータレートに近い周波数での同期を可能とする値としておく。
【００３９】
そして、選択部９５は、ディスク信号を参照して、ギャップ区間の時には、一定値出力回路１２４とＤ／Ａ変換器５０とを接続して一定値をＤ／Ａ変換器５０に与えて、ＰＬＬ回路１３０が予備的な引き込み動作を行うようにすると共に、引き込みパターン区間の時には、加算器９１とＤ／Ａ変換器５０とを接続して加算結果をＤ／Ａ変換器５０に与えて、周波数引き込み動作を行うようにする。これによれば、周波数の引き込み動作を行う前までに、予備的にデータレートに近い周波数の信号に同期させるので、引き込み周波数差をさらに大きくしても同期動作可能なＰＬＬ回路が実現可能になる。
【００４０】
以上のように、本発明の実施の形態によれば、ＰＲＭＬ方式の装置等で必要となるＰＬＬ回路において、引き込み周波数差を従来より大きくすることが可能となり、さらには、これに予備的周波数を生成するための回路を設けることにより、一層引き込み周波数差を拡大することが可能となる。
【００４１】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、位相誤差（フェーズエラー）の微分値を、元々のフェーズエラーと加算してＰＬＬループに供給することによって、引き込み周波数差が大きくても同期動作可能なＰＬＬ回路が実現可能となる。
【００４２】
また、請求項２に係る発明によれば、周波数の引き込み動作を行う前までに、予備的にデータレートに近い周波数の信号に同期させるので、引き込み周波数差をさらに大きくしても同期動作可能なＰＬＬ回路が実現可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る復号装置の構成図である。
【図２】従来の復号装置の構成図である。
【図３】従来技術の説明図である。
【図４】従来技術の説明図である。
【図５】本発明の他の実施の形態に係る復号装置の構成図である。
【図６】微分／マスク回路の動作説明図である。
【図７】ディスク信号のフォーマットの説明図である。
【図８】本発明の他の実施の形態に係る装置の構成図である。
【符号の説明】
１０  ゲイン調整器
２０  イコライズフィルタ
３０  Ａ／Ｄ変換器
４０  ロジック回路
５０  Ｄ／Ａ変換器
６０  ループフィルタ
７０  ＶＣＯ
８０  ビダビ復号回路
９０  微分／マスク回路
９１  加算器
９５  選択部
１００  ＰＬＬ回路
１１０  ＰＬＬ回路
１２０  発振器
１３０  ＰＬＬ回路
１２１  カウンタ
１２２  カウンタ
１２３  比較器
１２４  一定値出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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