(57)【特許請求の範囲】
【請求項１】
任意の間隔で入力されるデータパルスを処理し、非同期で動作している他の回路からの前記データパルスのパルス幅より短い出力指定信号に応答して処理結果を出力するデータ処理回路において、
前記データパルスの入力段に介在されており、前記出力指定信号が与えられることによって、前記出力指定信号が発生されると、前記他の回路の少なくとも入力安定に要する時間、前記データパルスの出力を保持し、前記出力指定信号が発生されていないときには、入力データパルスをスルー出力するラッチ手段を含み、
前記出力指定信号は、前記データパルスのパルス幅より短いことを特徴とするデータ処理回路。
【請求項２】
上記出力指定信号を入力し、この信号を遅延させて上記ラッチ手段に出力する遅延素子を備えており、
上記ラッチ手段は、遅延素子によって遅延された出力指定信号を入力しているときに入力データパルスの出力を保持する一方、遅延された出力指定信号を入力していないときに、入力データパルスをスルーするように設定されていることを特徴とする請求項１に記載のデータ処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のように、相互に非同期で動作しているデータ処理回路間で、処理結果をエラーなく転送できるようにした、データ処理回路に関する。
【０００２】
【従来の技術】
クロックとデータとなどのように、データ処理回路に対する２つの入力信号がほぼ同時に変化することによって、それらのバラツキ具合によって、誤動作が生じる場合がある。
【０００３】
図４は、そのような誤動作が生じる典型的な従来技術を説明するためのブロック図である。この図４の例は、時計表示などを行うために、発振回路１からの発振信号を分周して、前記表示などに適した形態で、他の回路であるレジスタ２に時刻データを格納するようにした回路である。
【０００４】
前記発振回路１内では、水晶発振子３が、たとえば３２７６８Ｈｚで安定して発振しており、その発振信号は分周回路４に与えられる。分周回路４は、たとえば１５段の１／２分周器が縦続接続されて構成されており、したがってこの分周回路４の出力端子Ｏからは、３２７６８／２15＝１秒毎に、１秒信号１ｓが出力される。前記１秒信号１ｓは、秒カウンタ５のクロック入力端子ＣＫに入力される。
【０００５】
秒カウンタ５は、前記１秒信号１ｓをカウントし、そのカウント値を出力端子Ｏ１〜Ｏ６から出力信号ｏｕｔとして、前記レジスタ２内の各ラッチ回路ｒ１〜ｒ６のデータ入力端子Ｄへ出力する。各ラッチ回路ｒ１〜ｒ６のゲート入力端子Ｇには、必要に応じて、さらに他の回路からライト信号ｗｒが共通に与えられる。各ラッチ回路ｒ１〜ｒ６は、前記ライト信号ｗｒに応答して、出力端子Ｑからそれぞれ前記さらに他の回路へデータを出力する。
【０００６】
この図４の構成において、秒カウンタ５は特許請求の範囲におけるデータ処理回路に対応し、同様に、レジスタ２（ラッチ回路ｒ１〜ｒ６）は非同期動作している他の回路に対応し、１秒信号１ｓはデータパルスに対応し、ライト信号ｗｒは出力指定信号に対応している。
【０００７】
図５は、図４の回路の動作を説明するための波形図である。水晶発振子３で作成されたクロック信号に対して、ライト信号ｗｒは同期しておらず、したがって分周回路４が作成する１秒信号１ｓおよび秒カウンタ５からの出力信号ｏｕｔに対して、該ライト信号ｗｒは同期していない。またこのライト信号ｗｒは、１秒信号１ｓに対して任意のタイミングで発生するだけでなく、１秒信号１ｓの１周期内で任意の回数発生する。この図５で示す例では、ライト信号ｗｒが発生している間に、１秒信号１ｓが変化している。秒カウンタ５は、１秒信号１ｓの所定レベルへの立上がりから、その出力信号ｏｕｔが安定するまでに、時間ｔ0ut を必要とする。
【０００８】
ラッチ回路ｒ１〜ｒ６は、ライト信号ｗｒの所定レベルへの立上がりタイミングｔ０において、データ入力端子Ｄのデータをストアする。ただし、その切換わりタイミングｔ０を中心として、以前の所定のセットアップ期間ｔsetup および以後の所定のホールド期間ｔholdの期間は、取込みエラーを無くすために、データが安定している必要のある安定期間ｔsta となる。
【０００９】
この図５の例では、ライト信号ｗｒの立がりタイミングｔ０が、前記安定期間ｔsta 内にあり、カウンタ５の出力端子Ｏ１〜Ｏ６からの出力信号ｏｕｔの伝搬遅延差のバラツキなどの影響によって、各ラッチ回路ｒ１〜ｒ６には、出力信号ｏｕｔの切換わり前のデータと切換わり後のデータとが、バラバラに取込まれてしまうことがある。これによって、たとえば切換わる前のデータが、０３ｈ（００００１１）に対して、切換わり後に０４ｈ（０００１００）となるべきところ、００ｈ（００００００）となってしまうような、大きなエラーが発生してしまうという問題がある。
【００１０】
図６は、上述のような不具合を解消することができる他の従来技術の電気的構成を示すブロック図である。この図６の構成において、前述の図４の構成に類似した部分には、同一の参照符号を付して、その説明を省略する。この従来技術では、分周回路４と秒カウンタ５との間にフリップフロップ６が設けられるとともに、そのフリップフロップ６に対応してインバータ７が設けられている。インバータ７には、前記ライト信号ｗｒを出力する図示しないさらに他の回路からクロック信号ｃｋが入力される。したがって、このクロック信号ｃｋとライト信号ｗｒとは、相互に同期している。
【００１１】
図７で示すように、前記１秒信号１ｓおよびライト信号ｗｒよりも高速なクロック信号ｃｋは、インバータ７で反転されて、その反転信号ｃｋｄは、フリップフロップ６のクロック入力端子ＣＫに入力される。このフリップフロップ６のデータ入力端子Ｄには、前記１秒信号１ｓが与えられており、したがってフリップフロップ６の出力端子Ｑからは、前記１秒信号１ｓがクロック信号ｃｋの半周期だけ遅延された１秒信号１ｓｄが、前記秒カウンタ５のクロック入力端子ＣＫに与えられる。一方で、前記ライト信号ｗｒの立上がりタイミングｔ０は、クロック信号ｃｋが所定レベルに立上がるタイミングに同期している。
【００１２】
したがって、前記１秒信号１ｓはクロック信号ｃｋの立下がりでフリップフロップ６にラッチされることになり、前記ライト信号ｗｒの立上がりタイミングｔ０から、前記クロック信号ｃｋの半周期ｔckに、１秒信号１ｓｄが所定レベルに立上がるまでの時間ｔf と、前記秒カウンタ５の出力信号ｏｕｔが安定するまでの時間ｔout とが経過した後に、各ラッチ回路ｒ１〜ｒ６の入力の安定期間ｔsta となる。
【００１３】
このようにして、ライト信号ｗｒの立上がりタイミングｔ０から、所定の期間ｔwaitだけデータ切換わりタイミングｔ３を遅延させて、ラッチ回路ｒ１〜ｒ６への取込みデータを安定させるように構成されている。
【００１４】
【発明が解決しようとする課題】
図６および図７で示す従来技術では、データの取込みエラーは解消されているけれども、前記ライト信号ｗｒを出力するさらに他の回路側に、前記クロック信号ｃｋのように、ライト信号ｗｒよりも速い信号がない場合や、データ処理回路である秒カウンタ５側に、その信号の入力端子が設けられないような場合には、上述のような手法を適用することはできないという問題がある。
【００１５】
本発明の目的は、他の回路側に負担をかけることなく、データ処理結果の他の回路側での取込みエラーを無くすことができるデータ処理回路を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係るデータ処理回路は、任意の間隔で入力されるデータパルスを処理し、非同期で動作している他の回路からの前記データパルスのパルス幅より短い出力指定信号に応答して処理結果を出力するデータ処理回路において、前記データパルスの入力段に介在されており、前記出力指定信号が与えられることによって、前記出力指定信号が発生されると、前記他の回路の少なくとも入力安定に要する時間、前記データパルスの出力を保持し、前記出力指定信号が発生されていないときには、入力データパルスをスルー出力するラッチ手段を含み、前記出力指定信号は、前記データパルスのパルス幅より短いことを特徴とする。
【００１７】
上記の構成によれば、他の回路がデータ処理回路の処理結果を取込むにあたって、その他の回路は、出力指定信号に応答して処理結果の取込みを開始するけれども、データ処理回路側では、出力指定信号が発生されると、他の回路の少なくとも入力安定に要する時間は、ラッチ手段によって入力データパルスの変化が休止されているので、前記他の回路は、データ処理回路の処理結果が安定している状態で取込みを行うことになる。
【００１８】
したがって、データ処理回路の出力が変化している状態での取込みが禁止され、誤動作を防止することができる。また、データ処理回路側には、ラッチ手段が設けられ、そのラッチ手段へは、出力指定信号が与えられるので、非同期で動作しているデータ処理回路から他の回路へ処理結果を出力するにあたって、前記誤動作を防止するために、データ処理回路に特別に外部クロックなどを与える必要はなく、低コストに実現することできる。
【００１９】
なお、データラッチ手段によって、出力指定信号が入力されている間はデータ処理回路へ入力されるデータパルスの変化を禁止しても、その出力指定信号は、データパルスのパルス幅よりも短いので、データパルスの変化は、必ずデータ処理回路へ与えられることになり、誤動作が発生することもない。
【００２０】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図３に基づいて説明すれば、以下のとおりである。
【００２１】
図１は、本発明の実施の一形態を説明するためのブロック図である。この図１の例は、時計表示などを行うために、発振回路１１からの発振信号を分周して、前記表示などに適した形態で、他の回路であるレジスタ１２に時刻データを格納するようにした回路である。
【００２２】
前記発振回路１１内では、水晶発振子１３が、たとえば３２７６８Ｈｚで安定して発振しており、その発振信号は分周回路１４に与えられる。分周回路１４は、たとえば１５段の１／２分周器が縦続接続されて構成されており、したがってこの分周回路４の出力端子Ｏからは、３２７６８／２15＝１秒毎に、１秒信号１Ｓが出力される。前記１秒信号１Ｓは、後述するラッチ回路Ｒ０を介して、１秒信号１ＳＤとなって、秒カウンタ１５のクロック入力端子ＣＫに入力される。
【００２３】
秒カウンタ１５は、前記１秒信号１ＳＤをカウントし、そのカウント値を出力端子Ｏ１〜Ｏ６から出力信号ＯＵＴとして、前記レジスタ１２内の各ラッチ回路Ｒ１〜Ｒ６のデータ入力端子Ｄへ出力する。各ラッチ回路Ｒ１〜Ｒ６のゲート入力端子Ｇには、必要に応じて、さらに他の回路からライト信号ＷＲが共通に与えられる。各ラッチ回路Ｒ１〜Ｒ６は、前記ライト信号ＷＲに応答して、出力端子Ｑからそれぞれ前記さらに他の回路へデータを出力する。
【００２４】
この図１の構成において、秒カウンタ１５は特許請求の範囲におけるデータ処理回路に対応し、同様に、レジスタ１２（ラッチ回路Ｒ１〜Ｒ６）は非同期動作している他の回路に対応し、ラッチ回路Ｒ０はラッチ手段に対応し、１秒信号１ＳＤはデータパルスに対応し、ライト信号ＷＲは出力指定信号に対応している。
【００２５】
本発明では、分周回路１４からの１秒信号１Ｓは、前記ラッチ回路Ｒ０を介して、秒カウンタ１５に与えられる。このラッチ回路Ｒ０のデータ入力端子Ｄには、前記１秒信号１Ｓが与えられ、ゲート端子Ｇには、非同期で動作しているさらに他の回路からのライト信号ＷＲを、遅延素子１６で遅延して得られた遅延ライト信号ＷＲＤが入力され、出力端子Ｑからは、秒カウンタ１５のクロック入力端子ＣＫに、１秒信号１ＳＤが出力される。
【００２６】
このラッチ回路Ｒ０の真理値表を、表１で示す。
【００２７】
【表１】
0004004668.tif 000002
【００２８】
なお、表１において、Ｑn+1 は、出力端子Ｑからの次回の出力を表しており、Ｑn は、現在の出力を表している。したがって、この表１から明らかなように、ライト信号ＷＲＤが「０」であると、出力端子Ｑからは前回の出力Ｑn が出力され、前記遅延ライト信号ＷＲＤが「１」であるときには、１秒信号１Ｓがそのままスルー出力される。
【００２９】
図２は、図１で示す回路の動作を説明するための波形図である。水晶発振子１３で作成されたクロック信号に対して、ライト信号ＷＲは同期しておらず、したがって分周回路１４が作成する１秒信号１Ｓおよび秒カウンタ１５からの出力信号ＯＵＴに対して、該ライト信号ＷＲは同期していない。またこのライト信号ＷＲは、１秒信号１Ｓに対して任意のタイミングで発生するだけでなく、１秒信号１Ｓの１周期内で任意の回数発生する。この図２で示す例では、ライト信号ＷＲが発生している間に、１秒信号１Ｓが変化している。
【００３０】
まず、ライト信号ＷＲは、所定レベルへの立上がりタイミングＴ１が、遅延素子１６によって、Ｔ２までの時間ＴWRD だけ遅延されて、遅延ライト信号ＷＲＤとして、ラッチ回路Ｒ０に入力されることになる。
【００３１】
ラッチ回路Ｒ０では、前記表１から、前記遅延ライト信号ＷＲＤがローレベルである間は、出力Ｑはその出力状態を保持しており、前記遅延ライト信号ＷＲＤの立上がりタイミングＴ２から、スルー出力に切換わって、１秒信号１Ｓのパルスに対応して、出力端子Ｑからの１秒信号１ＳＤが立上がりを開始する。このラッチ回路Ｒ０からの１秒信号１ＳＤが所定値に立上がるタイミングＴ３までは、遅延時間Ｔ1SD だけ必要とし、このタイミングＴ３から秒カウンタ１５の出力変化が開始されることになる。したがって、このタイミングＴ３からは、出力信号ＯＵＴが切換わり、レジスタ１２側での取込みエラーを無くすために、データが安定している必要のある安定期間ＴSTA となる。
【００３２】
したがって、前記ライト信号ＷＲに対して、秒カウンタ１５の出力信号ＯＵＴの変化が終了するまでは、タイミングＴ１〜Ｔ３間の時間ＴWAITだけ、秒カウンタ１５の出力開始が遅延されることになり、既にこの間に、ラッチ回路Ｒ１〜Ｒ６は、秒カウンタ１５の出力信号ＯＵＴの切換わり前のデータの取込みを完了している。そして、タイミングＴ４以降で示す次回のライト信号ＷＲによって、前記安定期間ＴSTA の間に変化した出力信号ＯＵＴがラッチ回路Ｒ１〜Ｒ６に取込まれることになる。
【００３３】
なお、前記遅延素子１６による遅延時間ＴWRD は、各ラッチ回路Ｒ１〜Ｒ６の遅延バラツキを考慮して決定する必要があり、ライト信号ＷＲが立上がってから、データを取込んで、出力が安定するまでの時間の最も長いものに対応して設定すればよく、その最大遅延時間が、データラッチ回路Ｒ０による遅延時間よりも短い場合には、遅延素子１６は省略されてもよい。
【００３４】
ただし、前記遅延時間ＴWRD は、１秒信号１Ｓのパルス幅よりも短くしておく必要があり、すなわちこれは、図３で示すように、遅延された１秒信号１ＳＤのパルスＷ１が、遅延ライト信号ＷＲＤのパルスＷ２内に納まってしまう場合には、前記１秒信号１Ｓのパルスが秒カウンタ１５へ伝達されなくなってしまうためである。
【００３５】
また、上述の説明では、秒カウンタ１５がデータ処理回路となり、これに対して、レジスタ１２が他の回路となり、ライト信号ＷＲの供給源がさらに他の回路となっているけれども、他の回路とさらに他の回路とが同一であってもよく、すなわちレジスタ１２を有する回路側がライト信号ＷＲの供給源であってもよいことは言うまでもない。
【００３６】
以上のようにして、本発明に従うデータ処理回路では、相互に非同期で動作しているデータ処理回路である秒カウンタ１５とレジスタ１２との間で、相互に同期を得るためのクロックや端子などを特別に設けることなく、ラッチ回路Ｒ０を設けるだけで、カウンタ１５からの出力信号ＯＵＴのレジスタ１２への取込みエラーを無くすことができる。
【００３７】
【発明の効果】
本発明に係るデータ処理回路は、以上のように、任意の間隔で入力されるデータパルスを処理し、非同期で動作している他の回路からの前記データパルスのパルス幅より短い出力指定信号に応答して処理結果を出力するデータ処理回路において、データパルスの入力段に、前記出力指定信号が発生されると、前記他の回路の少なくとも入力安定に要する時間、該データパルスの出力を保持し、前記出力指定信号が発生されていないときには、入力データパルスをスルー出力するラッチ手段を介在し、データ処理回路の出力が変化している状態での取込みを禁止する。
【００３８】
それゆえ、非同期で動作しているデータ処理回路から他の回路へ処理結果を出力するにあたって、データ処理回路に特別に外部クロックなどを与える必要はなく、低コストな構成で、データ処理回路の出力が変化している状態での取込みを禁止し、誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の電気的構成を示すブロック図である。
【図２】図１で示す構成の動作を説明するための波形図である。
【図３】図１で示す構成において設計ミスで発生する誤動作の一例を示す波形図である。
【図４】典型的な従来技術の電気的構成を示すブロック図である。
【図５】図４で示す構成の動作を説明するための波形図である。
【図６】他の従来技術の電気的構成を示すブロック図である。
【図７】図６で示す構成の動作を説明するための波形図である。
【符号の説明】
１１    発振回路
１２    レジスタ（他の回路）
１３    水晶発振子
１４    分周回路
１５    秒カウンタ（データ処理回路）
１６    遅延素子
Ｒ０    ラッチ回路（ラッチ手段）
【図１】
0004004668.tif 000003
【図２】
0004004668.tif 000004
【図３】
0004004668.tif 000005
【図４】
0004004668.tif 000006
【図５】
0004004668.tif 000007
【図６】
0004004668.tif 000008
【図７】
0004004668.tif 000009