(57)【特許請求の範囲】
【請求項１】
入射光を電気信号に変換する光電変換素子を有する画素を２次元状に配列してなる画素アレイと、該画素アレイの信号読み出しを行う画素行及び画素列を選択するための垂直走査回路及び水平走査回路とを有する固体撮像素子において、前記各画素列又は画素行毎に画素に共通に接続された読み出し信号線毎に、画素を非選択状態として画素からの信号読み出しを行っていないときに前記読み出し信号線上に発生する電流値を検出して記憶すると共に、画素を選択状態として前記読み出し信号線に画素からの信号読み出しを行うときに前記記憶した電流値の電流を流すように構成した電流記憶回路を設けたことを特徴とする固体撮像素子。
【請求項２】
前記読み出し信号線に入力を接続した容量帰還型の反転増幅器を備え、前記電流記憶回路は、ゲートがスイッチング素子を介して前記反転増幅器の出力に接続されソースが読み出し信号線に接続されドレインが電源又はグランドに接続されたＭＯＳトランジスタと、該ＭＯＳトランジスタのソース・ゲート間に接続された容量とで構成されていることを特徴とする請求項１記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、読み出し用増幅器の最適なＳ／Ｎ設計を可能としながらスメアを抑圧できるようにしたＸ−Ｙアドレス型の固体撮像素子に関する。
【０００２】
【従来の技術】
従来、水平走査回路と垂直走査回路を有するＸ−Ｙアドレス型固体撮像素子の代表として、ＭＯＳ型固体撮像素子が知られている。図５は、ＭＯＳ型固体撮像素子の一構成例を示す回路構成図である。図５において、１は２次元状に配置された光電変換を行うホトダイオード、２は各行を選択する垂直走査回路、３は上記垂直走査回路２からの選択信号を各垂直スイッチに導く垂直ゲート線、４は上記垂直走査回路２からの選択信号により開閉する垂直スイッチ、５は各行の選択を行う水平走査回路、６は水平走査回路５からの選択信号により開閉する水平スイッチ、７は素子外部の増幅回路、８は垂直信号線である。
【０００３】
次に、上記のように構成されているＭＯＳ型固体撮像素子の動作について説明する。まず、水平ブランキング期間中に、垂直走査回路２により選択された行の垂直ゲート線３の電圧が高くなり、垂直スイッチ４が閉じ（オンし）、信号電荷がホトダイオード１から垂直信号線８に送られる。その後、水平走査期間においては、水平走査回路５が動作して水平スイッチ６が順次開閉し、信号電荷は順次素子外部の増幅器７により増幅されて出力される。
【０００４】
このような構成を有するＭＯＳ型固体撮像素子においては、垂直信号線８に接続されている垂直スイッチ４を構成するＭＯＳトランジスタの拡散層に入射した光により発生する不要電荷の画素信号への混入が、スメアとして大きな問題となる。このスメアを抑圧する方法としては、従来数多くの提案がなされているが、主として次に述べる２つの方法に分けられる。
【０００５】
その第１のスメア抑圧方法は、不要電荷の混入量を少なくするため、垂直信号線を画素信号読み出し前にリセット状態にすると共に、読み出し時間を短くする方法である。このようにすることにより、スメアとなる不要電荷の混入は、読み出し時間中に垂直信号線上に入射した光量に対応した分のみとなるため、不要電荷の混入量は最小限に抑えられる。
【０００６】
第２の方法は、信号電荷に不要電荷が混入して読み出された出力の他に、信号電荷を読み出さずに不要電荷のみの出力を読み出して、前者と後者との差分をとる方法である。このように読み出しを２回行い、それらの差分をとることによって、スメア成分を引き算して抑えることができる。
【０００７】
ところで、ＭＯＳ型固体撮像素子のＳ／Ｎを改善するため、各垂直信号線毎に増幅器を設けたライン増幅ＭＯＳ型固体撮像素子（ＬＡＭ）に関する提案が、“テレビジョン学会技術報告〔ＩＴＥＪ Technical Report Vol.14, No.16, P.P. 25〜30, IPU 90-2, CE 90-12 (Feb. 1990)〕”に示されている。その構成を図６に示す。なお図６において、図５に示したＭＯＳ型固体撮像素子と同一構成要素には同一符号を付して示している。このライン増幅ＭＯＳ型固体撮像素子は、図５に示したＭＯＳ型固体撮像素子をもとにして、各垂直信号線８毎に増幅器９を設けると共に、リセット雑音低減のための相関２重サンプリング（ＣＤＳ）回路10が付加され、更にスメア成分の付加された画素信号からスメア成分を減算するスメア差動回路11が設けられている。また、水平スイッチ６は、図５で示したＭＯＳ型固体撮像素子では、各垂直信号線毎に１つのスイッチを設けて構成されているが、このライン増幅ＭＯＳ型固体撮像素子においては、スメア差動を行うために垂直信号線毎に、スメア成分を含む画素信号とスメア成分のみの２つの出力を行うため、各垂直信号線毎に２つのスイッチが設けられている。
【０００８】
このように構成されているライン増幅ＭＯＳ型固体撮像素子においても、スメア抑圧のため、前述した２つの方法、すなわち読み出し時間を短縮する方法及びスメア成分の減算方法が用いられている。そのため、上記テレビジョン学会技術報告においては、読み出し時間は水平ブランキング期間の１μsec としている旨の記述がなされている。
【０００９】
【発明が解決しようとする課題】
以上述べてきたように、ＭＯＳ型固体撮像素子及びそれを改良したライン増幅ＭＯＳ型固体撮像素子におけるスメア抑圧方法は、▲１▼読み出し時間の短縮▲２▼スメア成分の減算の２つの方法であるが、これらの方法には、次に述べるような問題点がある。
【００１０】
まず、前者の問題点について説明する。読み出し時間を短縮する場合、画素からの信号電荷を検出するための増幅器の周波数帯域を広くしなければならない。しかしながら増幅器の帯域を広くすると、増幅器で発生する雑音の影響が大きくなるという問題が発生する。特に、ライン増幅ＭＯＳ型固体撮像素子においては、ライン毎に増幅器を設けて読み出し周波数帯域を下げ、増幅器の雑音低減によりＳ／Ｎを向上させることが可能であるが、このＳ／Ｎ向上の要求とスメア抑制の要求は、増幅器の周波数帯域に関しては相反する要求となるため、両者のトレード・オフが必要となる。
【００１１】
このため、Ｓ／Ｎ向上とスメア抑圧のためには、スメア差動方式も必要となるが、このスメア差動方式には次に述べるような問題点がある。すなわちスメア差動方式のためには、画素信号とスメア成分の読み出しと、スメア成分のみの読み出しが必要となる。したがって、読み出し用の増幅器は、スメア成分を考慮して、入力レンジやゲインを決めなくてはならない。そのため、大きなスメア成分までを差動方式で抑圧するには、読み出し用の増幅器において、そのスメア成分の入力に対しても増幅器が飽和しないように、ゲインを下げておく必要がある。
【００１２】
しかしながら増幅器のゲインを下げると、Ｓ／Ｎ向上の妨げになる。例えば、スメア成分を画素信号の10倍に想定すると、画素信号は増幅器の有効レンジの１／10しか使用できない。このように、減算可能なスメア成分のレンジを広く設定すると、読み出し用増幅器における有効信号成分の割り付けが小さくなるため、Ｓ／Ｎを考慮した最適な増幅器のゲイン設定が不可能となるという問題が生ずる。
【００１３】
本発明は、従来のＭＯＳ型固体撮像素子あるいはライン増幅ＭＯＳ型固体撮像素子における上記問題点を解消するためになされたもので、読み出し用増幅器の最適なＳ／Ｎ設計を可能としながらスメアを抑圧することが可能な固体撮像素子を提供することを目的とする。更に、具体的には、読み出し用増幅器の読み出し時間を制約せずにスメアを抑圧し、且つ読み出し用増幅器の入力レンジ及びゲインの設定にスメア成分が影響を与えないで、スメアを抑圧できるようにした固体撮像素子を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、入射光を電気信号に変換する光電変換素子を有する画素を２次元状に配列した画素アレイと、該画素アレイの信号読み出しを行う画素行及び画素列を選択するための垂直走査回路及び水平走査回路とを有する固体撮像素子において、前記各画素列又は画素行毎に画素に共通に接続された読み出し信号線毎に、画素を非選択状態として画素からの信号読み出しを行っていないときに前記読み出し信号線上に発生する電流値を検出して記憶すると共に、画素を選択状態として前記読み出し信号線に画素からの信号読み出しを行うときに前記記憶した電流値の電流を流すように構成した電流記憶回路を設けるものである。
【００１５】
このような構成とすることにより、読み出し信号線上で発生するスメアの原因となる不要な電流は、電流記憶回路により電流の状態で減算され、これにより読み出し用増幅器で電圧信号に変換される前にスメア成分を抑圧することができるため、読み出し用増幅器の周波数帯域、入力レンジ、ゲイン等をスメア成分を考慮せずに、画素信号成分のみで設定することができる。
【００１６】
【発明の実施の形態】
次に実施の形態について説明する。図１は本発明に係る固体撮像素子の第１の実施の形態を示す回路構成図である。この実施の形態は、図５に示したＭＯＳ型固体撮像素子に本発明を適用したもので、図１においては、１垂直信号線に着目して固体撮像素子の一部を示し、また図５に示した構成要素と同一の構成要素には同一の符号を付して示している。この実施の形態においては、図１に示すように、垂直信号線８にドレインが接続され、ソースは電源ＶDDに、ゲート・ソース間には容量14が接続されたｐ型ＭＯＳトランジスタ13が設けられていると共に、該ｐ型ＭＯＳトランジスタ13のゲート・ドレイン間には、制御信号ΦRMがゲートに印加されるスイッチングＭＯＳトランジスタ15が接続されている。そして、ｐ型ＭＯＳトランジスタ13，容量14及びスイッチングＭＯＳトランジスタ15とで電流記憶回路12が構成されている。
【００１７】
次に、このように構成されている電流記憶回路12の動作について説明する。まず、スイッチングＭＯＳトランジスタ15がオン（ΦRM＝“Ｌ”）のとき、ｐ型ＭＯＳトランジスタ13はゲート・ドレイン間が短絡状態となり、垂直信号線８において発生する電流をＩP とすると、この電流ＩP はｐ型ＭＯＳトランジスタ13を介して電源ＶDDに流れる。このとき、ｐ型ＭＯＳトランジスタ13のゲート・ソース間電圧は、電流ＩP に対応した値となる。そして、スイッチングＭＯＳトランジスタ15がオフしても、ｐ型ＭＯＳトランジスタ13のゲート・ソース間電圧は容量14により保持され、電流ＩP は流れ続ける。したがって、垂直信号線８で発生する電流ＩP はｐ型ＭＯＳトランジスタ13を介して電源ＶDDに流れ続ける。このように電流記憶回路12は垂直信号線８で発生した電流を検出して記憶すると共に、その記憶した電流を流し続ける。
【００１８】
この電流記憶回路12の動作を利用して、次のようにして画素信号の読み出し動作を行う。まず、水平ブランキング期間にスイッチングＭＯＳトランジスタ15をオンとして、垂直信号線８の不要電荷による電流を記憶した後、スイッチングＭＯＳトランジスタ15をオフとする。その後、垂直走査回路２により垂直選択スイッチ４をオンとして、水平走査回路５により水平スイッチ６を順次オンしながら画素信号を読み出して行く。このとき、スメア成分は、電流記憶回路12の電流で相殺されるので、読み出される電荷はホトダイオード１に蓄積された信号電荷のみとなり、不要なスメア成分は読み出されない。したがって、増幅回路７の入力レンジは、画素に蓄積される信号電荷のみを考慮して設計すればよく、最適なＳ／Ｎ設計が可能となる。
【００１９】
次に、図１に示した第１の実施の形態を改良し、より精度良くスメアを抑圧できるようにした第２の実施の形態を図２に示す。図１に示した第１の実施の形態においては、垂直信号線８に直接電流記憶回路12が接続されているため、垂直信号線８で発生する電流に応じて、スイッチングＭＯＳトランジスタ15をオンしたときに決まる垂直信号線８の電位は変動する。これにより、読み出し信号に誤差を生じさせる。これを防ぐためには、垂直信号線８で発生する電流が変動しても、垂直信号線８の電位が変化しないような構成とする必要がある。
【００２０】
図２に示した第２の実施の形態は、垂直信号線８の電位を常に一定に保持したまま、スメアを抑圧できるようにした構成の一例を示したものである。この第２の実施の形態における電流記憶回路12の構成自体は、図１に示した第１の実施の形態のものと同一であるが、この電流記憶回路12は、図１に示した第１の実施の形態とは異なり、垂直信号線８には直接接続せず、転送用ＭＯＳトランジスタ16を介して接続されている。この転送用ＭＯＳトランジスタ16のゲートは、ソース接地されたｎ型ＭＯＳトランジスタ17と、ゲートにバイアス電圧ＶB1が印加された負荷として動作するｐ型ＭＯＳトランジスタ18とで構成されたソース接地型反転増幅器の出力に接続され、転送用ＭＯＳトランジスタ16のソースは前記ソース接地型反転増幅器の入力に接続されると共に、垂直信号線８と接続されている。
【００２１】
また、転送用ＭＯＳトランジスタ16のドレインは、電流記憶回路12に接続されると共に、直列接続のｎ型ＭＯＳトランジスタ19，20で構成されるソースフォロア構成の増幅器の入力、すなわちｎ型ＭＯＳトランジスタ19のゲートに接続されている。なお、ｎ型ＭＯＳトランジスタ20のゲートにはバイアス電圧ＶB2が印加されている。また、このソースフォロア構成の増幅器の出力は、相関２重サンプリング（ＣＤＳ）回路10及び水平スイッチ６を介して、ビデオ信号線に接続されている。なお、このソースフォロア構成の増幅器及び相関２重サンプリング回路10は、図６に示したライン増幅ＭＯＳ型固体撮像素子の構成に対応させて設けたもので、これらを省略して、単純なＭＯＳ型固体撮像素子のスメア抑圧回路として、転送用ＭＯＳトランジスタ16のドレインを直接水平スイッチ６に接続する構成にしてもよい。
【００２２】
次に、このように構成されている転送用ＭＯＳトランジスタ16，ｎ型ＭＯＳトランジスタ17，ｐ型ＭＯＳトランジスタ18からなる転送回路の動作について説明する。ｎ型ＭＯＳトランジスタ17とｐ型ＭＯＳトランジスタ18は、前述のようにソース接地型の反転増幅器を構成しており、その入出力は転送用ＭＯＳトランジスタ16のソース及びゲートに接続され、帰還がかかっている。このため、反転増幅器の入力、すなわち垂直信号線８の電位は、ｐ型ＭＯＳトランジスタ18により発生する電流値によって定まるｎ型ＭＯＳトランジスタ17のソース・ゲート間電圧Ｖgsとなる。この転送回路は垂直信号線８の電位をＶgsに保持するように、垂直信号線８で発生した電荷を転送用ＭＯＳトランジスタ16のドレイン側に転送し、垂直信号線８の電位を一定に保つ働きをする。
【００２３】
以上述べたように、転送用ＭＯＳトランジスタ16，ｎ型ＭＯＳトランジスタ17，ｐ型ＭＯＳトランジスタ18で構成される転送回路を用いることにより、垂直信号線８の電位を一定に保ったまま、垂直信号線８で発生した電荷を転送用ＭＯＳトランジスタ16のドレイン側に転送できるため、信号電荷読み出し時に誤差を与えずに、電流記憶回路12により精度よくスメア成分を相殺することができる。この垂直信号線８のスメア成分を抑圧した状態で、垂直スイッチ４をオンすると、ホトダイオード１の信号電荷により転送用ＭＯＳトランジスタ16のドレイン側、すなわちソースフォロア構成のＭＯＳトランジスタ19のゲート電位が変化する。このゲート電位の変化分を相関２重サンプリング回路10により検出及び保持して、水平スイッチ６を順次オンしながら読み出しを行うことにより、スメア成分を含まない信号の読み出しができる。
【００２４】
上記構成の転送回路を用いることにより、次のような効果も得られる。すなわち、垂直信号線８には垂直スイッチ４が数多く接続されるため、大きな寄生容量が存在するが、この転送回路を用いることにより、垂直信号線８の電位は一定となるため、信号電荷読み出し時に電圧に変換される容量は、ソースフォロア構成のＭＯＳトランジスタ19のゲート容量が主となり、垂直信号線８の容量の影響を受けないので、小さな信号電荷でも高い出力電圧が得られる。このことは、高感度の撮像素子が実現できることを示している。したがって、本実施の形態は、スメアを精度よく抑圧できるのみならず、高感度の撮像素子を実現できる構成となっている。
【００２５】
次に、垂直信号線の電位を一定に保持する他の構成例を、第３の実施の形態として図３に基づいて説明する。この実施の形態においては、垂直信号線８はソース接地型のｎ型ＭＯＳトランジスタ21のゲートに接続されている。このｎ型ＭＯＳトランジスタ21のドレインは、ゲートがバイアス電圧ＶB1にソースが電源ＶDDにそれぞれ接続され負荷として動作するｐ型ＭＯＳトランジスタ22のドレインに接続され、このｎ型ＭＯＳトランジスタ21とｐ型ＭＯＳトランジスタ22とで反転増幅器を構成している。この反転増幅器の入出力間には帰還容量23が接続され、容量帰還型の反転増幅器となっており、積分器を構成している。また、垂直信号線８には、ゲート・ソース間に容量25が設けられた電流記憶用のｎ型ＭＯＳトランジスタ24のソースが接続されている。そして、このｎ型ＭＯＳトランジスタ24のドレインは電源ＶDDに接続され、ｎ型ＭＯＳトランジスタ24のゲート・ソース間電圧Ｖgsに応じた電流を垂直信号線８に流し込むようになっている。なお、容量23，25のリセットは、ゲートに制御信号ΦRMが印加されるリセット用スイッチ26で行われるようになっている。
【００２６】
次に、このように構成されている第３の実施の形態の動作について説明する。制御信号ΦRMによりリセット用スイッチ26をオンすると、垂直信号線８で発生する電流と、ｎ型ＭＯＳトランジスタ24から供給する電流とが釣り合うように帰還がかかり、ｎ型ＭＯＳトランジスタ24のゲート電圧及びｎ型ＭＯＳトランジスタ21のドレイン電圧が定まる。この状態で、リセット用スイッチ26をオフしても、垂直信号線８で発生する電流は、ｎ型ＭＯＳトランジスタ24からの電流で相殺される。
【００２７】
次に、垂直スイッチ４をオンすると、ホトダイオード１に蓄積されている信号電荷は、帰還容量23に転送され、信号電荷による積分値が反転増幅器の出力変化分として表される。その出力変化分を相関２重サンプリング回路10で検出・保持した後、水平走査回路５により水平スイッチ６を順次オンしながら、信号出力を読み出すようになっている。
【００２８】
このように、第３の実施の形態においては、ｎ型ＭＯＳトランジスタ21，ｐ型ＭＯＳトランジスタ22，容量23により構成される積分器により、垂直信号線８はｎ型ＭＯＳトランジスタ21のゲート・ソース間電圧Ｖgsに保たれると共に、ｎ型ＭＯＳトランジスタ24のドレイン電圧も一定に保たれるため、精度よく垂直信号線上のスメア成分を抑圧することができる。
【００２９】
次に、第４の実施の形態を図４に基づいて説明する。この実施の形態は、図３に示した第３の実施の形態において、ｎ型ＭＯＳトランジスタ21を用いたソース接地型反転増幅器による積分器を、ｐ型ＭＯＳトランジスタを用いたソース接地型反転増幅器による積分器に置き換えたものである。このように置き換えた場合においても、図４に示すように、電流記憶用のＭＯＳトランジスタ29はｎ型としなければならないが、ｐ型ＭＯＳトランジスタ27とゲートにバイアス電圧ＶB2を印加したｎ型ＭＯＳトランジスタ28とで構成される反転増幅器の動作電圧範囲を確保するため、ＭＯＳトランジスタ29はデプレション型のｎ型ＭＯＳトランジスタとし、そのゲート電圧はソース電圧より低くしておく必要がある。またリセット用スイッチ30も動作点の関係上、図４に示すように、ｐ型ＭＯＳトランジスタ又はｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの抱き合わせ構成としたものを用いなければならない。
【００３０】
この実施の形態においては、垂直信号線８の電位が、ＶDD−Ｖgs（Ｖgs：ｐ型ＭＯＳトランジスタ27のゲート・ソース間電圧）となるため、ホトダイオード１への蓄積電荷量を大きくすることができるという特徴も有する。
【００３１】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、スメア成分となる読み出し信号線上で発生した余分な電流を、電流の状態で減算可能となり、読み出し用増幅器の入力レンジ、ゲイン、読み出しの周波数帯域等は、スメアの制約なく自由に設計できるため、高Ｓ／Ｎ化が容易となる等の効果が得られる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像素子の第１の実施の形態における単一の垂直信号線に対応する部分を示す回路構成図である。
【図２】本発明の第２の実施の形態における単一の垂直信号線に対応する部分を示す回路構成図である。
【図３】本発明の第３の実施の形態における単一の垂直信号線に対応する部分を示す回路構成図である。
【図４】本発明の第４の実施の形態における単一の垂直信号線に対応する部分を示す回路構成図である。
【図５】従来のＭＯＳ型固体撮像素子の構成例を示す回路構成図である。
【図６】従来のライン増幅ＭＯＳ型固体撮像素子の構成例を示す回路構成図である。
【符号の説明】
１  ホトダイオード
２  垂直走査回路
３  垂直ゲート線
４  垂直スイッチ
５  水平走査回路
６  水平スイッチ
７  増幅器
８  垂直信号線
９  増幅器
10  相関２重サンプリング回路
11  スメア差動回路
12  電流記憶回路
13  ｐ型ＭＯＳトランジスタ
14  容量
15  スイッチングＭＯＳトランジスタ
16  転送用トランジスタ
17  ｎ型ＭＯＳトランジスタ
18  ｐ型ＭＯＳトランジスタ
19，20  ｎ型ＭＯＳトランジスタ
21  ｎ型ＭＯＳトランジスタ
22  ｐ型ＭＯＳトランジスタ
23，25  容量
24  ｎ型ＭＯＳトランジスタ
26  リセット用スイッチ
27  ｐ型ＭＯＳトランジスタ
28  ｎ型ＭＯＳトランジスタ
29  デプレション型ｎ型ＭＯＳトランジスタ
30  リセット用スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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