(57)【特許請求の範囲】
【請求項１】
画像データ及びサブコードデータを記憶するメモリと、
符号化された前記画像データ及び前記サブコードデータを記録媒体に記録再生する記録再生手段と前記メモリとの間で前記符号化された画像データとサブコードデータの入出力を行う記録データ入出力ブロックと、入力された画像データを処理して前記メモリに書き込むと共に前記メモリから読み出した復号画像データを処理して出力する画像データ入出力ブロックとを含み、前記メモリに対してそれぞれ独立にアクセスして互いに異なる処理を行う複数の処理手段と、
前記複数の処理手段の間に設定された優先順位に基づいて前記複数の処理手段による前記メモリに対するアクセスを制御する制御手段と、
前記記録データ入出力ブロックが処理するデータの種類に応じて前記優先順位を変更する変更手段とを備え、
前記変更手段は、前記記録データ入出力ブロックが前記サブコードデータを処理する場合には前記画像データ入出力ブロックよりも前記記録データ入出力ブロックの優先順位を高くし、前記記録データ入出力ブロックが前記符号化された画像データを処理する場合には前記記録データ入出力ブロックよりも前記画像データ入出力ブロックの優先順位を高くすることを特徴とするデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の処理手段が共通のメモリをアクセスしながらデータ処理を行うデータ処理装置に関するものである。
【０００２】
【従来の技術】
従来より、膨大なデータ量の各種データを符号化することにより、データ量を削減して比較的低い伝送レートで伝送し得るようにするための各種装置が提案されている。
例えば、画像データを磁気テープなどの記録媒体に記録するディジタルＶＴＲにおいては、１２４Ｍｂｐｓ程度の入力データを５分の１の２５Ｍｂｐｓ程度に圧縮して磁気テープ上に記録し、再生するための規格が制定されている。このような規格に基づくディジタルＶＴＲにおいては、入力データをＤＣＴ変換した後に量子化し、この量子化データを可変長符号化することによってデータの圧縮を行っており、さらに量子化する際の量子化ステップを各種のパラメータによって可変したり、可変長符号化された後のデータ量が一定となるようにレート制御が行われる。
【０００３】
上記各種装置における符号化、復号化装置においては、独立した複数のメモリが用いられている。即ち、ディジタルＶＴＲの場合には、入力画像データを一旦記憶するためのビデオメモリや、符号化処理が終了した後の符号化データを記録前に記憶するためのトラックメモリなどが必要であり、これらの各メモリは各々個別に設けられている。
上述の装置類においては複数のメモリが個別に設けられ、それぞれ独立に制御されているので、コストアップを余儀なくされる。このため単一の記憶装置を複数の符号化／復号化処理に対して兼用しようとするデータ処理装置が提案されている。このようなデータ処理装置においては、単一のメモリに対して、符号化／復号化装置や音声信号処理装置、磁気テープなどの記録媒体と記録再生を行う記録再生装置などの複数の装置がアクセスを行うため、メモリアクセス制御装置を設けてメモリ入出力時の調停動作を行う。このメモリアクセス制御装置により、同時に２つ以上の上記装置からメモリへアクセス要求が発生した場合にも、メモリアクセスの優先順位制御を行うことによって、適切なメモリアクセスが行われる。また、メモリに対する入出力は、上記の各処理装置毎や、音声信号、画像信号、補助データ信号といった信号の種別毎に個別に定められた量のデータを単位として行われる。
【０００４】
図６は、従来のメモリアクセスのタイミングを示す図である。ここでは説明の簡略化のため、２つの処理装置（ａ）及び（ｂ）がそれぞれ独自にアクセスを行う場合を仮定している。図６において、Ａ、Ｃは、各処理装置からのアクセス要求信号、ｒｅｑ−ａ及びｒｅｑ−ｂであり、Ｂ、Ｄはｒｅｑ−ａ及びｒｅｑ−ｂによって変化する各処理装置からの論理アドレスである。Ｅは、ｃｏｍｐｌｅｔｅと称される次のアクセス要求を受け付けるタイミングである。上記ｃｏｍｐｌｅｔｅ信号が“Ｌ”レベルになった時点で、Ｆ、Ｇのようにアクセス許可信号ａｃｋ−ａ、ａｃｋ−ｂがローアクティブで出力される。Ｈは、アクセス許可信号ａｃｋ−ａ、ａｃｋ−ｂによってイネーブルとなる出力アドレスｓｅｌ−ａｄｄｒである。
【０００５】
各処理装置では、例えば図７に示されるようなデータを処理する。図７（ａ）は音声データ、図７（ｂ）は画像データ、図７（ｃ）は補助（サブコード）データである。これらの一連のデータはシンクブロックと称され、音声データ、及び画像データは共にシンクブロック当たり９０ｂｙｔｅ、サブコードデータはシンクブロック当たり１２ｂｙｔｅのデータ量である。メモリに対する入出力は、例えばシンクブロック毎に行われる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来例においては、音声データ、画像データ、サブコードデータを処理する処理装置がメモリ入出力を行う場合、音声データ及び画像データとサブコードデータとではデータ量が大きく異なるため、音声データ及び画像データとサブコードデータとのどちらか一方に合わせたメモリアクセスを行わせようとすると、他方のメモリアクセスが破綻してしまうという問題点があった。また上記問題点を解決するために、複数のアクセス制御装置を設けると、著しいコストアップにつながるという問題点が生じていた。
【０００７】
本発明は、上記問題点に鑑みて成されたもので、コストを上昇させることなく、データ量の異なる複数種類のデータを取り扱うことのできる、高機能なデータ処理装置を実現することを目的とする。
【０００８】
【課題を解決するための手段】
本発明のデータ処理装置は、画像データ及びサブコードデータを記憶するメモリと、符号化された前記画像データ及び前記サブコードデータを記録媒体に記録再生する記録再生手段と前記メモリとの間で前記符号化された画像データとサブコードデータの入出力を行う記録データ入出力ブロックと、入力された画像データを処理して前記メモリに書き込むと共に前記メモリから読み出した復号画像データを処理して出力する画像データ入出力ブロックとを含み、前記メモリに対してそれぞれ独立にアクセスして互いに異なる処理を行う複数の処理手段と、前記複数の処理手段の間に設定された優先順位に基づいて前記複数の処理手段による前記メモリに対するアクセスを制御する制御手段と、前記記録データ入出力ブロックが処理するデータの種類に応じて前記優先順位を変更する変更手段とを備え、前記変更手段は、前記記録データ入出力ブロックが前記サブコードデータを処理する場合には前記画像データ入出力ブロックよりも前記記録データ入出力ブロックの優先順位を高くし、前記記録データ入出力ブロックが前記符号化された画像データを処理する場合には前記記録データ入出力ブロックよりも前記画像データ入出力ブロックの優先順位を高くする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明をディジタルＶＴＲに適用した場合の実施の形態による基本構成を示すブロック図である。
本実施の形態は、図１に示すように、各種処理ブロックが内／外のＣＰＵによって制御されつつ、各々が所望のタイミングでメモリにアクセスし、それらのアクセス要求をメモリ制御部が調停することで、上記処理ブロックの動作を保証するように構成されている。また、本実施の形態における各処理ブロックは、ＳＤ対応の画像データのリアルタイム処理を行うことができ、このような処理ブロックの複数個を並列配置して各処理ブロックに時分割的に画像データを供給して処理させるように構成されている。
【００１２】
図１において、１０は処理ユニット、１はカメラからの入力データ、電子ビューファインダ（以下ＥＶＦと称する）へ出力データ、ライン入出力データの入出力を行うためのデータ入出力（以下Ｉ／Ｏと記す）ブロック、３はカメラからの入力データ、ＥＶＦへの出力データ、ライン入出力データに対してＹ／Ｃ分離などの処理を行う画像データ入出力ブロック、５は音声信号の処理を行うオーディオ処理ブロック、７は画像データに対して離散コサイン変換を用いた可変長符号化・復号化を行う符号化／復号化ブロック、９は誤り訂正符号の付加や誤り訂正を行うための誤り訂正ブロック、１１は符号化／復号化ブロック７が符号化したデータを、記録時にテープフォーマットに変換し、再生時にデータフォーマット変化を行うための符号化データ入出力（Ｉ／Ｏ）ブロックである。
【００１３】
１３は各処理ブロックのメモリ（後述）へのアクセス要求を実際のメモリ上のアドレスに変換するためのアドレス変換回路、１５はアドレス変換回路１３のアクセス要求に従ってメモリ１７にコマンドを出力するためのメモリインターフェース（以下にメモリＩ／Ｆと記す）、１７はＳＤＲＡＭなど高速な入出力が可能なメモリ、１９は各処理ブロックを総合して制御するためのシステムコントロールＣＰＵ、２１は後述するサーボＣＰＵ２３と上記システムコントロールＣＰＵとの間でコマンドをやり取りするためのインターフェイス、２３は不図示のテープの速度制御などの制御を行うためのサーボＣＰＵ、２５は記録／再生時に符号化データＩ／Ｏブロック１１が入出力するデータの電磁変換処理を行う電磁変換処理ブロックである。
【００１４】
２７は各処理ブロックにタイミング信号としてクロック信号を供給するための周波数発振器、２９は周波数発振器２７が出力するクロック信号を各処理ブロック毎に適切な周波数に逓倍すると共に各処理ブロックにクロック信号を分配する周波数逓倍器、３１は画像データＩ／Ｏブロック３が画像信号を入出力する際に用いる基準クロックを発生させるための基準クロック発振器、ＣＢＳ１はサーボＣＰＵ２３から各ブロックへコマンドを供給するための第１のＣＰＵバス、ＣＢＳ２はシステムコントロールＣＰＵ１９から各ブロックへコマンドを供給するための第２のＣＰＵバスである。
【００１５】
また、３３はシステムコントロールＣＰＵ１９による後述する動作における処理を実行するためのプログラムを記録したＲＯＭであり、本発明による記録媒体を構成する。この記録媒体としてはＲＯＭの外に他の半導体メモリや、光ディスク、光磁気ディスク、磁気媒体等を用いてよい。
【００１６】
次に動作を説明する。上記処理ユニット１０は、図示のように、Ｉ／Ｏブロック１、画像データ入出力ブロック３、オーディオ処理ブロック５、符号化／復号化ブロック７、誤り訂正ブロック９、符号化データ入出力ブロック１１から大略構成されており、これら各処理ブロックはアドレス変換回路１３及びメモリＩ／Ｆ１５を介して外部のメモリ１７とデータの授受を行う。
【００１７】
これらの処理ブロックの動作は、内部の電器系の処理を制御するシステムコントロールＣＰＵ１９からＣＰＵバスＣＢＳ２を介して供給される所定のコマンド、さらに外部のサーボ系ＣＰＵ２３からＣＰＵバスＣＢＳ１及びインターフェイス２１及び上記ＣＢＳ２を介して供給される所定のコマンドによって制御され、並列配置された各ブロックを時分割処理させる。
【００１８】
本実施の形態における上記メモリ１７には、例えばクロックの立ち上がりに同期してデータのバースト転送を行い得るＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ−ＤＲＡＭ）が用いられている。図１に示すようなジッタの無い外部の周波数発振器２７から処理ユニット１０内の周波数逓倍器２９に、例えば２７．５ＭＨｚのクロックを供給し、そこで逓倍されて発生した６７．５ＭＨｚがリファレンスクロックとして供給される。
【００１９】
このようなメモリ１７の各メモリ空間は、１ｂａｎｋあたり１フレーム分の容量を備えたビデオメモリ（ＶＭ）領域と、同様に１ｂａｎｋあたり１フレーム分の符号化データを記憶するための容量を備えたトラックメモリ（ＴＭ）領域とから構成されている。各領域におけるメモリは１フレーム毎に書き込みモードと読み出しモードとに設定可能であるとともに、上記各処理ブロックは、その処理形態に応じてＶＭ領域またはＴＭ領域との間でデータの授受を行う。本実施の形態によるディジタルＶＴＲにおいては、符号化／復号化処理が１フレーム単位で行われるので、例えばＶＭ領域には２ｂａｎｋ分、ＴＭ領域には３ｂａｎｋ分の容量がそれぞれ用意されている。
【００２０】
次に図２を用いて上記各処理ブロックがアクセスするメモリ１７のアドレス空間について説明する。図２において図１と同一番号は同一の機能を示す。図２に示すように、画像データ入出力ブロック３は専らＶＭ領域との間でデータの授受を行い、上記符号化／復号化ブロック７はＶＭ領域またはＴＭ領域との両方とデータの授受を行う。即ち、符号化動作時には、ＶＭ領域からデータを読み出して符号化処理した後にＴＭ領域に書き込み、復号化動作時にはＴＭ領域からデータを読み出して復号化処理した後にＶＭ領域に書き込む。また、オーディオ処理ブロック５、誤り訂正ブロック９及び符号化データＩ／Ｏブロック１１は専らＴＭ領域との間でデータの授受を行う。なお、各処理ブロックは、センスアンプ３５を介して上記授受を行う。
【００２１】
上記ＶＭ領域には、符号化される前の画像データ（Ｙ、Ｃｒ、Ｃｂ）が画素単位で書き込まれ、この画像データ（ＮＴＳＣの場合、１フレーム当り水平７２０画素×垂直４８０画素）は、水平方向５ブロック×垂直方向１０ブロック、即ち５０個のスーパーマクロブロック（以下、ＳＭＢと記す）に配分され、各ＳＭＢは輝度データ４個のＤＣＴブロックと色差データ各１個のＤＣＴブロックとから成るマクロブロック（以下、ＭＢと記す）を２７ブロック集めて構成されている。なお、各ＤＣＴブロックは８×８の画素から成る。
【００２２】
また、上述のような画素数からなる１フレームの画像データはＮＴＳＣ方式の場合、符号化された後に磁気テープ上の１０トラック（ＰＡＬ方式の場合１２トラック）に亘って記録されるが、符号化前の画像データは上述のように水平方向に整列された５ＳＭＢ分のデータが１トラックにそれぞれ記録される。従って、このＶＭ領域に対してアクセスする際のアドレスとしては、各画素の水平方向及び垂直方向にそれぞれ対応したｈ、ｖ、トラックナンバＴｒ、各トラック内のＳＭＢナンバ、各ＳＭＢ内のＭＢナンバ、各マクロブロック内のＤＣＴナンバを用いることが望しい。
【００２３】
一方、上記ＴＭ領域には、符号化された後の画像データ及び誤り訂正符号などが上述の１０トラック（ＰＡＬの場合１２トラック）に分配されて記録され、各トラックに対応する領域には１４９のシンクブロック（以下ＳＢと記す）が記録される。また、画像データの各ＳＢは、ＳＢの先頭を示す同期データ（以下Ｓｙｎｃと記す）、信号の各アドレス及び属性などを示すＩＤデータ（以下ＩＤと記す）、有効（画像）データ、及びパリティからそれぞれ構成される。従ってＴＭ領域に対してアクセスする際のアドレスとしては、トラックナンバＴｒ、各Ｔｒ内のシンクブロックナンバ（以下ＳＢと記す）、各ＳＢ内のシンボルナンバ（以下ＳＮｏと記す）を用いることが望ましい。
【００２４】
次に図３（ａ）、（ｂ）を用いて、上述のアドレス変換回路１３において各処理ブロックからのメモリアクセス要求の調停動作、アクセスアドレス及びモードの出力手段について説明する。但し、ここでは、説明の簡略化のために２つの処理ブロックａ及びｂが独自にアクセスするものと仮定して説明する。
図３（ａ）は、アドレス変換回路１３の構成を示す。マスタークロック（以下、ＭＣＬＫと記す）に同期したＪ−Ｋフリップフロップ１００、１０２は、上記２つの処理ブロックａ及びｂからアクセス要求信号ｒｅｑ−ａ、ｒｅｑ−ｂがＫ端子に供給され、Ｊ端子にはアクセス要求信号に対応するアクセス許可信号ａｃｋ−ａ、ａｃｋ−ｂが供給される。Ｊ−Ｋフリップフロップ１００、１０２のそれぞれの出力は、出力制御付きのラッチ１０４に供給される。
【００２５】
ラッチ１０４は、図１に示すメモリＩ／Ｆ１５からメモリ１７のバスが解放されて次のアクセス要求受け付け可能状態を示す信号（以下、ｃｏｍｐｌｅｔｅと記す）によって出力が制御される。つまり、ｃｏｍｐｌｅｔｅ信号のタイミングによってその時点での各ｒｅｑの状態がラッチされて出力されるように動作する。ラッチ１０４のｒｅｑ−ａ側の出力は、Ｄフリップフロップ１０６とＯＲゲート１１２に供給されてその出力がｒｅｑ−ａに対するアクセス許可信号ａｃｋ−ａとなる。
【００２６】
一方、ラッチ１０４のｒｅｑ−ｂ側の出力は、反転したｒｅｑ−ａ側の出力と共に優先順位テーブル１０８に供給され。その出力はＤフリップフロップ１１０とＯＲゲート１１４に供給されて、その出力がｒｅｑ−ｂに対するアクセス許可信号ａｃｋ−ｂとなる。ここで、優先順位テーブル１０８は、不図示のコントロール回路によって、アクセス要求信号の優先順位を決定する。上記コントロール回路は、例えば記録時にはデータの位置をカウントすることによりサブコードデータを識別し、再生時には記録されているパイロット信号によりサブコードデータを識別して、アクセス要求信号の優先順位を決定するようになっている。本実施の形態では、例えばｒｅｑ−ａよりもｒｅｑ−ｂの方が低い優先順位に設定されるものとする。
【００２７】
ａｄｄｒ−ａ及びａｄｄｒ−ｂはメモリ１７の実アドレスを意識しない論理アドレスであって、バースト転送されるデータ（例えば、６４バイト）の先頭アドレスを示す。これらの論理アドレスは、ラッチ１１６及びラッチ１１８に供給され、ａｃｋ−ａ、ａｃｋ−ｂによる制御を受けていづれか一方が出力される。その出力されたアドレスは、変換テーブル１２０へ供給され、ａｃｋ−ａ、ａｃｋ−ｂの状態によってメモリアクセスのための実アドレスに変換すると共に、書き込み／読み込み、アクセスするデータのバースト長等のモード信号を図１に示すメモリＩ／Ｆ１５へ供給する。メモリＩ／Ｆ１５では、図示せずもカウンタによって転送データの先頭の実アドレスをバースト長分インクリメントしてメモリ１７にアクセスする。
【００２８】
図３（ｂ）は、上記処理動作のタイミングを表したものである。Ａ、Ｃは、各処理ブロックａ、ｂからのアクセス要求信号ｒｅｑ−ａ及びｒｅｑ−ｂであり、Ｂ、Ｄはｒｅｑ−ａ及びｒｅｑ−ｂによって変化する各ブロックからの論理アドレスである。Ｅ、Ｆは、上記Ｊ−Ｋフリップフロップ１００、１０２の出力信号で、それぞれｒｅｑ−ａ及びｒｅｑ−ｂによって“Ｌ”レベルにリセットされ、ａｃｋ−ａ及びａｃｋ−ｂによって“Ｈ”レベルにセットされる。
【００２９】
Ｇは上述したようにメモリＩ／Ｆ１５から供給される信号で次のアクセス要求を受け付けるタイミングである。つまりｃｏｍｐｌｅｔｅが“Ｌ”レベルになった時点で上記Ｅ、Ｆの信号をラッチして優先順位によってＨ、Ｉのようにアクセス許可信号ａｃｋ−ａ、ａｃｋ−ｂがローアクティブで出力される。本実施の形態では、処理ブロックａの方が処理ブロックｂよりも優先順位が高いため、処理ブロックａに対するＪ−Ｋフリップフロップ１００の出力Ｅと、処理ブロックｂに対するＪ−Ｋフリップフロップ１０２の出力Ｆとが、同時にアクティブになった場合には、処理ブロックａに対するアクセス許可信号が発生するようにされている。
【００３０】
Ｊは、アクセス許可信号ａｃｋ−ａ、ａｃｋ−ｂによってイネーブルされてラッチ１１６及び１１８から出力されるアドレスである。Ｋ、Ｌは、変換テーブル１２０から出力される実アドレスに変換されたアドレス及びモード信号である。尚、本実施の形態では、２つの処理ブロックａ、ｂからのアクセス要求に対する動作を説明したが、Ｎ個（Ｎは２以上の整数）のブロックに対しても同様に処理することが可能である。
【００３１】
次に表１は、図３（ａ）における優先順位テーブル１０８の内容を示している。
【００３２】
【表１】
0003907278.tif 000002
【００３３】
表１（ａ）は符号化データＩ／Ｏブロック１１がオーディオ信号及びビデオ信号処理している時の優先順位、表１（ｂ）は符号化データＩ／Ｏブロック１１がサブコードデータ処理している時の優先順位を示す。表１における優先順位５の符号化／復号化（ＴＭ）は符号化／復号化ブロック７のＴＭ領域へのアクセスを示し、表１における優先順位７の符号化／復号化（ＶＭ）は符号化／復号化ブロックのＶＭ領域へのアクセスを示す。
【００３４】
図４は、表１に示した優先順位に従って図３（ａ）に示すアドレス変換回路１３が制御を行った時の、メモリアクセス要求の調停動作を示している。但し、ここでは、説明の簡略化のために２つの処理ブロック、即ち図１における画像データＩ／Ｏブロック３及び符号化データＩ／Ｏブロック１１が独自にアクセスするものと仮定して説明する。図４（ａ）は符号化データＩ／Ｏブロック１１がオーディオデータまたはビデオデータを処理している時の調停動作、図４（ｂ）は符号化データＩ／Ｏブロック１１がサブコードデータを処理している時の調停動作を示す。
【００３５】
図４（ａ）において、Ａは画像データＩ／Ｏブロック３からのアクセス要求信号ｒｅｑ−ａ、Ｂはｒｅｑ−ａによって変化する画像データＩ／Ｏブロック３からの論理アドレスａｄｄｒ−ａ、Ｃは符号化データＩ／Ｏブロック１１からのアクセス要求信号ｒｅｑ−ｂ、Ｄはｒｅｑ−ｂによって変化する符号化データＩ／Ｏブロック１１からの論理アドレスａｄｄｒ−ｂ、ＥはメモリＩ／Ｆ１５から供給され次のアクセスが許可されたことを示す信号ｃｏｍｐｌｅｔｅ、Ｆはアドレス変換回路１３から画像データＩ／Ｏブロック３へ供給されるアクセス許可信号ａｃｋ−ａ、Ｇはアドレス変換回路１３から符号化データＩ／Ｏブロック１１へ供給されるアクセス許可信号ａｃｋ−ｂ、Ｈは調停動作の結果に従ってメモリＩ／Ｆ１５に出力される論理アドレスである。
【００３６】
図４（ａ）においては、画像データＩ／Ｏブロック３の方が符号化データＩ／Ｏブロック１１よりも高い優先順位に設定されている。従って、ほぼ同時刻に２つの処理ブロックのアクセス要求信号ｒｅｑ−ａ、ｒｅｑ−ｂが入力されると、画像データＩ／Ｏブロック３のアクセス要求信号ｒｅｑ−ａが先に受け付けられる。アドレス変換回路１３は、上記調停動作に従ってｃｏｍｐｌｅｔｅがアクティブ（“Ｌ”レベル）になると、画像データＩ／Ｏブロック３に対してアクセス許可信号ａｃｋ−ａをイネブールにするとともに、メモリＩ／Ｆ１５には画像データＩ／Ｏブロック３の論理アドレスであるＡ０を出力する。その後に、符号化データＩ／Ｏブロック１１のアクセス要求信号ｒｅｑ−ｂが受け付けられ、符号化データＩ／Ｏブロック１１に対してアクセス許可信号ａｃｋ−ｂをイネブールにするとともに、メモリＩ／Ｆ１５には符号化データＩ／Ｏブロック１１の論理アドレスであるＢ０を出力する。
【００３７】
図４（ｂ）は、符号化データＩ／Ｏブロック１１が、サブコードデータを処理している時の調停動作を示している。Ａは画像データＩ／Ｏブロック３からのアクセス要求信号ｒｅｑ−ａ、Ｂはｒｅｑ−ａによって変化する画像データＩ／Ｏブロック３からの論理アドレスａｄｄｒ−ａ、Ｃは符号化データＩ／Ｏブロック１１からのアクセス要求信号ｒｅｑ−ｂ、Ｄはｒｅｑ−ｂによって変化する符号化データＩ／Ｏブロック１１からの論理アドレスａｄｄｒ−ｂ、ＥはメモリＩ／Ｆ１５から供給され、次のアクセスが許可されたことを示す信号ｃｏｍｐｌｅｔｅ、Ｆはアドレス変換回路１３から画像データＩ／Ｏブロック３へ供給されるアクセス許可信号ａｃｋ−ａ、Ｇはアドレス変換回路１３から符号化データＩ／Ｏブロック１１へ供給されるアクセス許可信号ａｃｋ−ｂ、Ｈは調停動作の結果に従ってメモリＩ／Ｆ１５に出力される論理アドレスである。
【００３８】
符号化データＩ／Ｏブロック１１が、サブコードデータを処理している場合、サブコードデータはそのデータ長が短いため、調停動作によって符号化データＩ／Ｏブロック１１がリアルタイムにサブコードデータ処理をできなくなる可能性が生ずる。このためアドレス変換回路１３は、表１（ｂ）に示すように、符号化データＩ／Ｏブロック１１の優先順位を高くする。従って、ほぼ同時刻に２つの処理ブロックのアクセス要求信号ｒｅｑ−ａ、ｒｅｑ−ｂが入力されると、符号化データＩ／Ｏブロック１１のアクセス要求信号ｒｅｑ−ｂが先に受け付けられる。
【００３９】
アドレス変換回路１３は、上記調停動作に従ってｃｏｍｐｌｅｔｅがアクティブ（“Ｌ”レベル）になると、符号化データＩ／Ｏブロック１１に対してアクセス許可信号ａｃｋ−ｂをイネブールにするとともに、メモリＩ／Ｆ１５には符号化データＩ／Ｏブロック１１の論理アドレスであるＢ０を出力する。この動作により、符号化データＩ／Ｏブロック１１がサブコードをリアルタイム処理できる。その後に、画像データＩ／Ｏブロック３のアクセス要求信号ｒｅｑ−ａが受け付けられ、画像データＩ／Ｏブロック３に対してアクセス許可信号ａｃｋ−ａをイネブールにするとともに、メモリＩ／Ｆ１５には画像データＩ／Ｏブロック３の論理アドレスであるＡ０を出力するようになされている。
【００４０】
上述した動作においては、画像データＩ／Ｏブロック３及び符号化データＩ／Ｏブロック１１に対する調停動作について説明したが、他の処理ブロックについても同様に処理することが可能である。また、上記動作については、２つの処理ブロックからのアクセス要求に対する動作について説明したが、任意のＮ個（Ｎは２以上の整数）のブロックについても同様に処理することができる。
【００４１】
次に図５を参照して、本発明の他の実施の形態を説明する。図５において、図１あるいは図３（ａ）のアドレス変換回路１３と同一番号は同一の機能を示す。図５において、１５０はコントロール回路、１５２は比較回路、１５４は読み出し専用メモリ（以下ＲＯＭと記す）である。誤り訂正ブロック９は誤り検出の結果、伝送路または記録媒体において生じた誤り数を比較回路１５２へ入力する。比較回路１５２は、ＲＯＭ１５４に予め記憶されている閾値ｔｈと、誤り訂正ブロック９から入力された誤り数とを比較し、比較結果をコントロール回路１５０へ入力する。コントロール回路１５０は上記比較結果が閾値ｔｈよりも大きい場合は、誤り訂正ブロック９の優先順位を高く設定する。また、コントロール回路１５０は上記比較結果が閾値ｔｈよりも大きい場合は、誤り訂正ブロック９の優先順位を変化させないように動作する。
【００４２】
上記動作により、誤り率が高くなって誤り訂正ブロック９が頻繁にメモリアクセスを行わなくてはならない場合にも、破綻することなくメモリアクセスを行うことができる。なお、本実施の形態においては、誤り率の検出のために、誤り訂正ブロック９は誤り検出の結果を用いているが、伝送路の状態を検出して誤り率検出を行ったり、ＶＴＲなど磁気記録媒体の場合には、ドロップアウト信号（ＤＯＳ）などを検出して誤り率検出を行うようにしても良い。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、コストを上昇させることなく、データ量の異なる複数のデータを効率よく取り扱うことのできる高機能なデータ処理装置を実現することができる効果がある。
また、データの種類や記録再生処理、誤り訂正処理等の処理の内容に応じて最も効率のよい優先順位を付けて処理を行うようにすることができる。
【図面の簡単な説明】
【図１】本発明によるデータ処理装置の実施の形態としてのディジタルＶＴＲの構成を示すブロック図である。
【図２】図１におけるメモリのアドレス空間を示す構成図である。
【図３】複数のアクセス要求を調停するアドレス変換回路の（ａ）は構成図、（ｂ）はタイミングチャートである。
【図４】符号化データＩ／Ｏブロックがビデオ、またはオーディオ信号を処理している時及び符号化データＩ／Ｏブロックがサブコードを処理している時のタイミングチャートである。
【図５】本発明の他の実施の形態としての複数のアクセス要求を調停するアドレス変換回路の構成図である。
【図６】従来のデータ処理装置におけるメモリアクセスを示すタイミングチャートである。
【図７】本発明によるデータ処理装置及び従来のデータ処理装置が処理を行うデータの種類を示す構成図である。
【符号の説明】
３  画像データ入出力ブロック
５  オーディオ処理ブロック
７  符号化／復号化ブロック
９  誤り訂正ブロック
１１  符号化データ入出力ブロック
１３  アドレス変換回路
１５  メモリＩ／Ｆ
１７  メモリ
１９  システムコントロールＣＰＵ
３３  ＲＯＭ
【図１】
0003907278.tif 000003
【図２】
0003907278.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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