(57)【特許請求の範囲】
【請求項１】
第１の外部端子から供給された第１電圧と、第２の外部端子から供給された回路の接地電位とを受け、前記第１電圧とは異なる内部電圧を形成する内部電源回路と、
前記内部電圧で動作する内部回路とを備え、
前記内部電源回路は、
第１電圧又は接地電位とは異なる内部電圧を形成するチャージポンプ回路であって、一方のレベルの検出信号を受けてその動作を停止し、他方のレベルの前記検出信号を受けて動作を再開するチャージポンプ回路と、
前記内部電圧を受けて、前記内部電圧が前記内部回路の通常動作に対応した第１内部電圧に達したことを検出して前記一方のレベルの検出信号を出力する第１レベル検出回路と、
前記内部電圧を受けて、前記内部電圧が前記内部回路のテスト動作に対応して動作マージンを考慮した前記第１内部電圧よりも高い第２内部電圧に達したことを検出して前記一方のレベルの検出信号を出力する第２レベル検出回路と、
前記内部電圧を受けて、前記内部電圧が前記内部回路のテスト動作に対応して動作マージンを考慮した前記第１内部電圧よりも低い第３内部電圧に達したことを検出して前記一方のレベルの検出信号を出力する第３レベル検出回路と、
前記通常動作のときにおいて前記第１レベル検出回路からの検出信号が前記チャージポンプ回路に与えられ、前記テスト動作のうち第１テスト動作では前記第１レベル検出回路からの検出信号が前記チャージポンプ回路に与えられ、前記テスト動作のうち第２テスト動作では前記第３レベル検出回路からの検出信号が前記チャージポンプ回路に与えられることを特徴とする半導体集積回路装置。
【請求項２】
前記各レベル検出回路は、一端が接地されて高抵抗素子として機能するＮチャネル型ＭＯＳＦＥＴと、該Ｎチャネル型ＭＯＳＦＥＴの他端に対して直列に接続された前記第１乃至第３内部電圧に応じた個数の１乃至３個のＰチャネル型ＭＯＳＦＥＴとを備え、
通常動作のときに前記第３レベル検出回路の前記Ｎチャネル型ＭＯＳＦＥＴが遮断状態とされ、前記第１テスト動作のときに前記第１及び第３レベル検出回路の前記Ｎチャネル型ＭＯＳＦＥＴが遮断状態とされることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項３】
前記内部回路は、複数のワード線及び複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルが設けられてメモリアレイと、アドレス選択信号を形成するアドレス選択回路と、を含み、
上記内部電源回路は前記ワード線の選択レベルを設定する昇圧電圧を形成するために用いられる、請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記各レベル検出回路は、一端が接地されて高抵抗素子として機能するＰチャネル型ＭＯＳＦＥＴと、該Ｐチャネル型ＭＯＳＦＥＴの他端に対して直列に接続された前記第１乃至第３内部電圧に応じた個数の１乃至３個のＮチャネル型ＭＯＳＦＥＴとを備え、
前記通常動作のときに前記第１レベル検出回路のＰチャネル型ＭＯＳＦＥＴが遮断状態とされ、前記第２テスト動作のときに前記第１及び第２レベル検出回路のＰチャネル型ＭＯＳＦＥＴが遮断状態とされることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項５】
前記内部回路は、複数のワード線及び複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルが設けられてメモリアレイと、アドレス選択信号を形成するアドレス選択回路と、を含み、
上記内部電源回路は、前記メモリセルが形成される半導体領域に与えられる負の基板バックバイアス電圧を設定するために用いられる、請求項１または４に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のように昇圧電圧や基板バックバイアス電圧、及び内部降圧電圧を形成する回路を持つもののテスト技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
外部端子から供給された電源電圧を受け、回路の動作に必要な内部電圧を形成する内部電源回路を備えたダイナミック型ＲＡＭの例として、特開平３−２１４６６９号公報がある。
【０００３】
【発明が解決しようとする課題】
ダイナミック型ＲＡＭでは、高速化や低消費電力化、高性能化の要求に対応する等のために内部電圧を定電圧化するのが有利である。選別試験では、一般に電源電圧や入出力電圧、温度、タイミングなどの条件をスペックの範囲内の組み合わせで行っている。実際には、テスタなどの装置誤差や、特性の再現性のバラツキを吸収するためにスペックに対していくらかのマージンを持たせて行うものである。特に、電源電圧条件は特性に対して比較的大きな大きな影響力をもっているために、スペックに対してさらに数％程度のマージンを持たせるなどしている。しかしながら、上記の内部電圧は外部端子から供給される電源電圧の影響を受けないように定電圧化しているので、通常動作時よりも厳しい条件とするマージンを加えた試験が行えなくなってしまうという問題のあることが本願発明者等において見い出された。
【０００４】
この発明の目的は、簡単な構成により、高性能化を図りつつ効率のよい選別試験を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１の外部端子から供給された第１電圧と、第２の外部端子から供給された回路の接地電位とを受け、第１電圧とは異なる内部電圧を形成する内部電源回路と、内部電圧で動作する内部回路とを備え、内部電源回路は、第１電圧又は接地電位とは異なる内部電圧を形成するチャージポンプ回路であって、一方のレベルの検出信号を受けてその動作を停止し、他方のレベルの検出信号を受けて動作を再開するチャージポンプ回路と、内部電圧を受けて、内部電圧が内部回路の通常動作に対応した第１内部電圧に達したことを検出して一方のレベルの検出信号を出力する第１レベル検出回路と、内部電圧を受けて、内部電圧が内部回路のテスト動作に対応して動作マージンを考慮した第１内部電圧よりも高い第２内部電圧に達したことを検出して一方のレベルの検出信号を出力する第２レベル検出回路と、内部電圧を受けて、内部電圧が内部回路のテスト動作に対応して動作マージンを考慮した第１内部電圧よりも低い第３内部電圧に達したことを検出して一方のレベルの検出信号を出力する第３レベル検出回路と、を有し、通常動作のときにおいて第１レベル検出回路からの検出信号がチャージポンプ回路に与えられ、テスト動作のうち第１テスト動作では第１レベル検出回路からの検出信号がチャージポンプ回路に与えられ、テスト動作のうち第２テスト動作では第３レベル検出回路からの検出信号がチャージポンプ回路に与えられることを特徴とする。
【０００６】
【発明の実施の形態】
図１には、この発明が適用されたダイナミック型ＲＡＭに設けられる昇圧回路の一実施例の回路図が示されている。昇圧回路の電圧発生部ＶＰＰ−ｇｅｎ．は、それ自体が公知であるので図示しないが、発振回路と、かかる発振パルスを受けて外部端子から供給された電源電圧ＶＤＤ以上に高くされた昇圧電圧ＶＰＰを形成するチャージポンプ回路から構成される。昇圧回路は、昇圧電圧ＶＰＰが所望の昇圧電圧になるような制御する電圧検出回路が設けられる。
【０００７】
上記電圧検出回路は、昇圧電圧ＶＰＰが所望の設定電圧に到達するとそれに対応して検出信号ＶＰＳＴＯＰを一方のレベルに変化させ上記電圧発生部ＶＰＰ−ｇｅｎ．の昇圧動作を停止させる。上記昇圧電圧ＶＰＰを動作電圧とする内部回路の動作やリーク電流によって、上記昇圧電圧ＶＰＰが所望の設定値よりも低下すると、上記電圧検出回路は、それに対応して検出信号ＶＰＳＴＯＰが他方のレベルに変化させ上記電圧発生部ＶＰＰ−ｇｅｎ．の動作を再開させる。電圧検出回路は、このように昇圧電圧ＶＰＰの変化に対応した検出信号ＶＰＳＴＯＰを形成して電圧発生部ＶＰＰ−ｇｅｎ．を間欠的に動作させることにより、上記昇圧電圧ＶＰＰをほぼ所望の一定電圧に維持する。
【０００８】
この実施例では、内部回路の動作マージンの評価のために、通常動作時の昇圧電圧の他に動作試験用の２通りの昇圧電圧を設定する機能が付加される。ダイナミック型ＲＡＭにおける昇圧電圧は、後述するようにワード線の選択レベルを設定するものである。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴと記憶キャパシタにより構成され、上記のアドレス選択ＭＯＳＦＥＴをスイッチとして機能させて記憶キャパシタとビット線とを接続し、ビット線と記憶キャパシタ間の電荷の移動により、読み出しや書き込みを行う。
【０００９】
アドレス選択ＭＯＳＦＥＴは、それをオン状態にするためにはソース電位に対して実効的なしきい値電圧だけゲート電圧を高くする必要がある。このため、上記ビット線と記憶キャパシタとの間で電荷を移動させるためには、ビット線のハイレベルに対してアドレス選択ＭＯＳＦＥＴのゲート電圧を上記しきい値電圧以上に高くする必要がある。したがって、アドレス選択ＭＯＳＦＥＴのゲートが接続されるワード線の選択レベルは、上記のビット線のハイレベルに対して上記のしきい値電圧だけ高い電圧にする必要がある。
【００１０】
この実施例では、通常の動作に対応した第１の昇圧電圧と、それよりも高くされた第２の昇圧電圧と、上記第１の昇圧電圧よりも低くされた第３の昇圧電圧からなる３通りの昇圧電圧の切り換えを可能にするために、それぞれに対応した３個の電圧検出回路が設けられる。
【００１１】
内部電圧ＶＤＬは、後述するようにセンスアンプの動作電圧とされて、ビット線のハイレベルを決める電圧である。このため、昇圧電圧ＶＰＰは上記内部電圧ＶＤＬに対してアドレス選択ＭＯＳＦＥＴのしきい値電圧に対応した電圧だけ高くするために、かかる内部電圧ＶＤＬを基準にして電圧検出が行われる。電圧検出手段として、Ｐチャンネル型ＭＯＳＦＥＴのゲート，ソース間のしきい値電圧が利用される。
【００１２】
通常動作（ＮＯＲＭＡＬ）に対応した電圧検出回路は、Ｐチャンネル型ＭＯＳＦＥＴ６６、６７及びＮチャンネル型ＭＯＳＦＥＴ６１により構成される。上記ＭＯＳＦＥＴ６６は、そのゲートとドレインとが共通接続されてダイオード形態にされる。このＭＯＳＦＥＴ６６は、ソースに昇圧電圧ＶＰＰが印加され、共通接続されたゲートとドレインは、ＭＯＳＦＥＴ６７のソースに接続される。このＭＯＳＦＥＴ６７のゲートに内部電圧ＶＤＬが供給される。上記Ｎチャンネル型ＭＯＳＦＥＴ６１は、特に制限されないが、ゲートに定常的に所定の電圧が与えられて高抵抗素子として動作する。
【００１３】
上記ＭＯＳＦＥＴ６６及び６７は、ソースと基板との間の電位差による基板効果によって実効的なしきい値電圧が変化することを防ぐために、それぞれが独立したＮ型ウェル領域に形成され、かかるウェル領域はそれぞれのソースと接続される。これにより、ＶＰＰ−ＶＤＬ＜２ＶthのときにはＭＯＳＦＥＴ６６と６７がオフ状態となり、ＭＯＳＦＥＴＱ６１のドレイン出力はロウレベルにされる。これに対して、ＶＰＰ−ＶＤＬ＞２ＶthとなるようにＶＰＰが上昇すると、ＭＯＳＦＥＴ６６と６７がオン状態となり、ＭＯＳＦＥＴＱ６１のドレイン出力をロウレベルからハイレベルに引き上げ、ゲート回路７０のロジックスレッショルド電圧に到達すると、かかるゲート回路７０によりハイレベルと判定される。このような検出動作によって、ＶＰＰ−ＶＤＬ≒２Ｖthとなるような電圧発生部ＶＰＰ−ｇｅｎ．に対する動作制御が行われる。
【００１４】
上記通常動作（ＮＯＲＭＡＬ）時よりも昇圧電圧ＶＰＰを高く（ＵＰ）するための電圧検出回路は、Ｐチャンネル型ＭＯＳＦＥＴ６３〜６５及びＮチャンネル型ＭＯＳＦＥＴ６０により構成される。上記ＭＯＳＦＥＴ６３と６４は、そのゲートとドレインとが共通接続されてダイオード形態にされて直列接続される。上記一方のＭＯＳＦＥＴ６３のソースに昇圧電圧ＶＰＰが印加され、他方のＭＯＳＦＥＴ６４のドレインは、ＭＯＳＦＥＴ６５のソースに接続される。このＭＯＳＦＥＴ６５のゲートに内部電圧ＶＤＬが供給される。上記Ｎチャンネル型ＭＯＳＦＥＴ６０は、特に制限されないが、ゲートに定常的に所定の電圧が与えられて高抵抗素子として動作する。
【００１５】
上記ＭＯＳＦＥＴ６３〜６５は、前記同様にソースと基板との間の電位差による基板効果によって実効的なしきい値電圧が変化することを防ぐために、それぞれが独立したＮ型ウェル領域に形成され、かかるウェル領域はそれぞれのソースと接続される。これにより、ＶＰＰ−ＶＤＬ＜３ＶthのときにはＭＯＳＦＥＴ６３〜６５がオフ状態となり、ＭＯＳＦＥＴＱ６０のドレイン出力はロウレベルにされる。これに対して、ＶＰＰ−ＶＤＬ＞３ＶthとなるようにＶＰＰが上昇すると、ＭＯＳＦＥＴ６３〜と６５がオン状態となり、ＭＯＳＦＥＴＱ６０のドレイン出力をロウレベルからハイレベルに引き上げ、ゲート回路６９のロジックスレッショルド電圧に到達すると、かかるゲート回路６９によりハイレベルと判定される。このような検出動作によって、ＶＰＰ−ＶＤＬ≒３Ｖthとなるような電圧発生部ＶＰＰ−ｇｅｎ．に対する動作制御が行われる。
【００１６】
上記通常動作（ＮＯＲＭＡＬ）時よりも昇圧電圧ＶＰＰを低く（ＤＷ）するための電圧検出回路は、Ｐチャンネル型ＭＯＳＦＥＴ６８及びＮチャンネル型ＭＯＳＦＥＴ６２により構成される。上記ＭＯＳＦＥＴ６８のソースに昇圧電圧ＶＰＰが印加され、ゲートに内部電圧ＶＤＬが供給される。上記Ｎチャンネル型ＭＯＳＦＥＴ６２は、特に制限されないが、ゲートに定常的に所定の電圧が与えられて高抵抗素子として動作する。
【００１７】
上記ＭＯＳＦＥＴ６８も、それが形成されるウェル領域はソースと接続されて昇圧電圧ＶＰＰが印加される。これにより、ＶＰＰ−ＶＤＬ＜ＶthのときにはＭＯＳＦＥＴ６８がオフ状態となり、ＭＯＳＦＥＴＱ６２のドレイン出力はロウレベルにされる。これに対して、ＶＰＰ−ＶＤＬ＞ＶthとなるようにＶＰＰが上昇すると、ＭＯＳＦＥＴ６８がオン状態となり、ＭＯＳＦＥＴＱ６２のドレイン出力をロウレベルからハイレベルに引き上げ、ゲート回路７１のロジックスレッショルド電圧に到達すると、かかるゲート回路７１によりハイレベルと判定される。このような検出動作によって、ＶＰＰ−ＶＤＬ≒Ｖthとなるような電圧発生部ＶＰＰ−ｇｅｎ．に対する動作制御が行われる。
【００１８】
上記のような３個の電圧検出回路のうち１の検出信号のみを選択して有効とするために、言い換えるならば、上記３通りの昇圧電圧ＶＤＬ＋Ｖth、ＶＤＬ＋２Ｖth、ＶＤＬ＋３Ｖthの中の１つを選択できるようにするために、上記３個の検出回路に対応したゲート回路６９、７０及び７１には、制御信号ＵＰ、ＮＯＲＭＡＬ、ＤＷが供給されてそのうちの１がのみがハイレベル（論理１）にされる。
【００１９】
通常動作時には制御信号ＮＯＲＭＡＬをハイレベル（論理１）にし、ゲート回路７０がゲートを開いて、ＭＯＳＦＥＴ６６、６７に対応した検出信号が有効となって、昇圧電圧ＶＰＰ≒ＶＤＬ＋２Ｖthのように設定する。試験動作時には制御信号ＵＰをハイレベル（論理１）にすると、ゲート回路６９がゲートを開くので、ＭＯＳＦＥＴ６３〜６５に対応した検出信号が有効となって、昇圧電圧ＶＰＰ≒ＶＤＬ＋３Ｖthのように上記通常動作時に比べて高く設定できる。また、制御信号ＤＷをハイレベル（論理１）にすると、ゲート回路７１がゲートを開くので、ＭＯＳＦＥＴ６８に対応した検出信号が有効となって、昇圧電圧ＶＰＰ≒ＶＤＬ＋Ｖthのように低く設定できる。
【００２０】
上記の検出回路での無駄な電流を低減させるために、上記高抵抗として作用するＮチャンネル型ＭＯＳＦＥＴ６０、６１及び６２のゲートに上記制御信号ＵＰ、ＮＯＲＭＡＬ及びＤＷを供給する。このような構成とすることにより、制御信号がロウレベルにされたものは、上記Ｎチャンネル型ＭＯＳＦＥＴをオフ状態にして無駄な電流低減を行うことができる。つまり、制御信号ＵＰのハイレベルによりＶＰＰ≒ＶＤＬ＋３Ｖthを形成するとき、それより低い電圧を検出する電圧検出回路において定常的に電流が流れるのを防止することできる。また、通常動作時において、制御信号ＮＯＲＭＡＬのハイレベルによりＶＰＰ≒ＶＤＬ＋２Ｖthを形成するとき、それより低い電圧を検出する電圧検出回路において定常的に電流が流れるのを防止することでき、電圧発生部ＶＰＰ−ｇｅｎ．の負担を少しでも軽くすることができる。
【００２１】
図２には、この発明が適用されたダイナミック型ＲＡＭに設けられる基板電圧発生回路の一実施例の回路図が示されている。基板電圧発生回路の電圧発生部ＶＢＢ−ｇｅｎ．は、それ自体が公知であるので図示しないが、発振回路と、かかる発振パルスを受けて外部端子から供給された回路の接地電位ＶＳＳよりも低い負電圧ＶＢＢを形成するチャージポンプ回路から構成される。基板電圧発生回路は、基板電圧ＶＢＢが所望の負電圧になるような制御する電圧検出回路が設けられる。
【００２２】
上記電圧検出回路は、基板電圧ＶＢＢが所望の設定電圧に到達するとそれに対応して検出信号ＶＢＳＴＯＰを一方のレベルに変化させ上記電圧発生部ＶＢＢ−ｇｅｎ．の動作を停止させる。内部回路の動作により基板電圧に流れる込む電流やリーク電流等によって、上記基板電圧ＶＢＢが所望の設定値よりも絶対値的に低下（レベルとしては上昇）すると、上記電圧検出回路は、それに対応して検出信号ＶＢＳＴＯＰが他方のレベルに変化させ上記電圧発生部ＶＰＰ−ｇｅｎ．の動作を再開させる。電圧検出回路は、このように基板電圧ＶＢＢの変化に対応した検出信号ＶＢＳＴＯＰを形成して電圧発生部ＶＢＢ−ｇｅｎ．を間欠的に動作させることにより、上記基板電圧ＶＢＢをほぼ所望の一定電圧に維持する。
【００２３】
この実施例では、内部回路の動作マージンの評価のために、通常動作時の基板電圧の他に動作試験用の２通りの基板電圧を設定する機能が付加される。ダイナミック型ＲＡＭにおける基板電圧は、ダイナミック型メモリセルのアドレス選択ＭＯＳＦＥＴに負のバックバイアス電圧を供給し、その実効的なしきい値電圧を高くして、データ保持状態のリーク電流を小さくする等のためのものである。通常の動作に対応した第１の基板電圧と、それよりも高くされた第２の基板電圧と、上記第１の基板電圧よりも低くされた第３の基板電圧からなる３通りの基板電圧の切り換えを可能にするために、それぞれに対応した３個の電圧検出回路が設けられる。これらの電圧検出回路は、電圧検出手段として、Ｎチャンネル型ＭＯＳＦＥＴのゲート，ソース間のしきい値電圧が利用される。
【００２４】
通常動作（ＮＯＲＭＡＬ）に対応した電圧検出回路は、Ｎチャンネル型ＭＯＳＦＥＴ４５、４６及びＰチャンネル型ＭＯＳＦＥＴ４２により構成される。上記ＭＯＳＦＥＴ４６は、ゲートとドレインとが共通接続されてダイオード形態にされ、ソースに基板電圧ＶＢＢが印加される。上記ＭＯＳＦＥＴ４６のドレインはＭＯＳＦＥＴ４５のソースに接続される。ＭＯＳＦＥＴ４５のゲートには回路の接地電位が供給される。そして、ＭＯＳＦＥＴ４５のドレインと電源電圧ＶＤＬとの間にはゲートに定常的に回路の接地電位が与えられて高抵抗素子として動作するＰチャンネル型ＭＯＳＦＥＴ４２が設けられる。
【００２５】
上記ＭＯＳＦＥＴ４５及び４６は、ソースと基板との間の電位差による基板効果によって実効的なしきい値電圧が変化することを防ぐために、それぞれが独立したＰ型ウェル領域に形成され、かかるウェル領域はそれぞれのソースと接続される。これにより、絶対値的にＶＢＢ＜２ＶthのときにはＭＯＳＦＥＴ４５と４６がオフ状態となり、ＭＯＳＦＥＴＱ４２のドレイン出力はハイレベルにされる。これに対して、絶対値的にＶＢＢ＞２ＶthとなるようにＶＢＢが低下する（深くなる）と、上記ＭＯＳＦＥＴ４５と４６がオン状態となり、上記ＭＯＳＦＥＴＱ４２のドレイン出力をハイレベルからロウレベルに引き下げ、ゲート回路５３のロジックスレッショルド電圧以下になると、かかるゲート回路５３によりロウレベルと判定される。このような検出動作によって、ＶＢＢ≒２Ｖthとなるような電圧発生部ＶＢＢ−ｇｅｎ．に対する動作制御が行われる。上記のように電圧検出回路での信号レベルが前記図１の場合とは逆になっているので、ゲート回路５３は、ナンドゲート回路の出力部にインバータ回路が設けられる。
【００２６】
上記通常動作（ＮＯＲＭＡＬ）時よりも基板電圧ＶＢＢを低く、言い換えるならば深く（ＤＥＥＰ）するための電圧検出回路は、Ｎチャンネル型ＭＯＳＦＥＴ４７〜４９及びＰチャンネル型ＭＯＳＦＥＴ４３により構成される。上記ＭＯＳＦＥＴ４９と４８は、そのゲートとドレインとが共通接続されてダイオード形態にされて直列接続される。上記一方のＭＯＳＦＥＴ４９のソースに基板電圧ＶＢＢが印加され、他方のＭＯＳＦＥＴ４８のドレインは、ＭＯＳＦＥＴ４７のソースに接続される。このＭＯＳＦＥＴ４７のゲートに回路の接地電位ＶＳＳが供給される。このＭＯＳＦＥＴ４７のドレインと電源電圧ＶＤＬとの間には、Ｐチャンネル型ＭＯＳＦＥＴ４３が設けられる。この，チャンネル型ＭＯＳＦＥＴ４３は、特に制限されないが、ゲートに定常的に接地電位が与えられて高抵抗素子として動作する。
【００２７】
上記ＭＯＳＦＥＴ４７〜４９は、前記同様にソースと基板との間の電位差による基板効果によって実効的なしきい値電圧が変化することを防ぐために、それぞれが独立したＮ型ウェル領域に形成され、かかるウェル領域はそれぞれのソースと接続される。これにより、前記同様に絶対値的にＶＢＢ＜３ＶthのときにはＭＯＳＦＥＴ４７〜４９がオフ状態となり、ＭＯＳＦＥＴＱ４３のドレイン出力はハイレベルにされる。これに対して、絶対値的にＶＢＢ＞３ＶthとなるようにＶＢＢが低下する（深くなる）と、ＭＯＳＦＥＴ４７〜と４９がオン状態となり、ＭＯＳＦＥＴＱ４３のドレイン出力をロウレベルからハイレベルに引き上げ、ゲート回路５２のロジックスレッショルド電圧以下になると、かかるゲート回路５２によりロウレベルと判定される。このような検出動作によって、ＶＢＢ≒−３Ｖthとなるような電圧発生部ＶＰＰ−ｇｅｎ．に対する動作制御が行われる。
【００２８】
上記通常動作（ＮＯＲＭＡＬ）時よりも基板電圧ＶＢＢを高する、言い換えるならば浅く（ＳＨＡＬＬＯＷ）するための電圧検出回路は、Ｎチャンネル型ＭＯＳＦＥＴ４４及びＰチャンネル型ＭＯＳＦＥＴ４１により構成される。上記ＭＯＳＦＥＴ４４のソースに基板電圧ＶＢＢが印加され、ゲートに回路の接地電位ＶＳＳが供給される。上記Ｐチャンネル型ＭＯＳＦＥＴ４１は、ゲートに定常的に接地電位が与えられて高抵抗素子として動作する。
【００２９】
上記ＭＯＳＦＥＴ４４も、それが形成されるウェル領域はソースと接続されて基板電圧ＶＢＢが印加される。これにより、ＶＢＢ＜ＶthのときにはＭＯＳＦＥＴ４４がオフ状態となり、ＭＯＳＦＥＴＱ４１のドレイン出力はハイレベルにされる。これに対して、ＶＢＢ＞ＶthとなるようにＶＢＢが低下すると（深くなる）と、ＭＯＳＦＥＴ４４がオン状態となり、ＭＯＳＦＥＴＱ４１のドレイン出力をハイレベルからロウレベルに引き下げ、ゲート回路５０のロジックスレッショルド電圧以下になると、かかるゲート回路５０によりロウレベルと判定される。このような検出動作によって、ＶＢＢ≒Ｖthとなるような電圧発生部ＶＢＢ−ｇｅｎ．に対する動作制御が行われる。
【００３０】
上記のような３個の電圧検出回路のうち１の検出信号のみを選択して有効とするために、言い換えるならば、上記３通りの基板電圧−Ｖth、−２Ｖth、−３Ｖthの中の１つを選択できるようにするために、上記３個の検出回路に対応したゲート回路５０、５１及び５２には、制御信号ＳＨＡＬＬＯＷ、ＮＯＲＭＡＬ、ＤＥＥＰＷが供給されてそのうちの１がのみがハイレベル（論理１）にされる。
【００３１】
通常動作時には制御信号ＮＯＲＭＡＬをハイレベル（論理１）にすると、ゲート回路５１がゲートを開いて、ＭＯＳＦＥＴ４５、４６に対応した検出信号が有効となって、基板電圧ＶＢＢ≒−２Ｖthのように設定する。試験動作時には制御信号ＤＥＥＰをハイレベル（論理１）にすると、ゲート回路５２がゲートを開くので、ＭＯＳＦＥＴ４７〜４９に対応した検出信号が有効となって、基板電圧ＶＢＢ≒−３Ｖthのように上記通常動作時に比べて深く設定できる。また、制御信号ＳＨＡＬＬＯＷをハイレベル（論理１）にすると、ゲート回路５０がゲートを開くので、ＭＯＳＦＥＴ４４に対応した検出信号が有効となって、基板電圧ＶＢＢ≒−Ｖthのように低く設定できる。
【００３２】
上記の検出回路での無駄な電流を低減させるために、上記高抵抗として作用するＰチャンネル型ＭＯＳＦＥＴ６０、６１及び６２のゲートに上記制御信号ＤＥＥＰ、ＮＯＲＭＡＬ及びＳＨＡＬＬＯＷの反転信号を供給する。このような構成とすることにより、制御信号がロウレベルにされたものは、その反転信号のハイレベルにより上記Ｐチャンネル型ＭＯＳＦＥＴをオフ状態にして無駄な電流低減を行うことができる。つまり、制御信号ＤＥＥＰのハイレベルによりＶＢＢ≒−３Ｖthを形成するとき、それより浅い電圧を検出する電圧検出回路において定常的に電流が流れるのを防止することできる。また、通常動作時において、制御信号ＮＯＲＭＡＬのハイレベルによりＶＢＢ≒−２Ｖthを形成するとき、それより浅い電圧を検出する電圧検出回路において定常的に電流が流れるのを防止することでき、電圧発生部ＶＢＢ−Ｇｅｎ．の低消費電力化を図ることができる。
【００３３】
図３には、この発明が適用されたダイナミック型ＲＡＭに設けられる内部降圧回路の一実施例の回路図が示されている。この実施例では、定電流を形成してそれを直列接続されたトリミング用の抵抗Ｒに流して複数通りの分圧電圧を形成する。このような分圧回路により形成された複数通りの電圧の中からトリミング信号ＴＲＭ０〜ＴＲＭ７でスイッチ制御されるＭＯＳＦＥＴを介して例えば２．０Ｖのような基準電圧を形成する。
【００３４】
特に制限されないが、上記のトリミング信号ＴＲＭ０〜ＴＲＭ７は、３個のヒューズ手段の選択的な切断により形成された３ビットからなる選択信号をデコードして形成される。つまり、降圧電圧ＶＤＬが上記の２．０Ｖに最も近い分圧電圧を選ぶように上記３個のヒューズ手段等を切断させる。上記のトリミングは、選択的なヒューズ手段の切断の他、ワイヤボンディングにより設定するものであってもよい。
【００３５】
この実施例では、上記降圧電圧ＶＤＬで動作する内部回路の動作マージンの評価のために、通常動作時の降圧電圧の他に動作試験用の２通りの降圧電圧を設定する機能が付加される。この場合、動作試験用の降圧電圧は、それ独自に設定するとプロセスバラツキ等により通常動作時の降圧電圧との差が個々のダイナミック型ＲＡＭで異なることとなり、動作マージンの評価にプロセスバラツキ成分が含まれてしまう。
【００３６】
この実施例では、内部回路の動作マージンの評価には、通常動作時の試験電圧との関連において設定されるべきものであることに着目し、上記通常動作時の降圧電圧を形成する分圧電圧を流用して試験用の基準電圧が形成される。つまり、上記のトリミング信号ＴＲＭ０〜ＴＲＭ７により通常動作時に対応した基準電圧とともに、それを中心にして上下の分圧電圧も同時に選択するようにする。例えば、トリミング信号ＴＲＭ３で説明すると、スイッチＭＯＳＦＥＴ３２をオン状態にして、分圧点Ｔ＋４の分圧電圧を選択して通常動作用の第１の基準電圧を選択する。それと同時に、スイッチＭＯＳＦＥＴ３１と３３とをオン状態にし、上記分圧点Ｔ＋３とＴ＋５の分圧電圧をそれぞれ選択して試験用の第２と第３の基準電圧を選択する。
【００３７】
他のトリミング信号ＴＲＭ０〜ＴＲＭ７においても、上記と同様にそれにより選択された通常動作用の第１の基準電圧と、それを中心にした上下の分圧電圧を選ぶようにする。ただし、最低分圧点Ｔ＋１では、それより下の分圧電圧は存在しないので、試験用の基準電圧は分圧点Ｔ＋２のような第３の基準電圧のみが選択される。同様に、最高分圧点Ｔ＋８では、それより高い電圧電圧は存在しないから、試験用の基準電圧は分圧点Ｔ＋７のような第２の基準電圧のみが選択される。
【００３８】
上記通常動作用の第１の基準電圧は、通常動作時の制御信号ＮＯＲによりスイッチ制御されるＭＯＳＦＥＴ３５を通して演算増幅回路３７とＰチャンネル型の出力ＭＯＳＦＥＴ３８からなるボルテージフォロワ回路の入力に供給される。上記試験動作用の第２の基準電圧は、試験動作時の制御信号ＤＷによりスイッチ制御されるＭＯＳＦＥＴ３４を通して上記演算増幅回路３７とＰチャンネル型の出力ＭＯＳＦＥＴ３８からなるボルテージフォロワ回路の入力に供給される。同様に、上記試験動作用の第３の基準電圧は、試験動作時の制御信号ＵＰによりスイッチ制御されるＭＯＳＦＥＴ３６を通して上記演算増幅回路３７とＰチャンネル型の出力ＭＯＳＦＥＴ３８からなるボルテージフォロワ回路の入力に供給される。上記の制御信号ＮＯＲ，ＤＷ及びＵＰはいずれか１のみがハイレベルとなり、上記第１〜第３の基準電圧の中の１つが選択され、上記ボルテージフォロワ回路を通して出力される。これにより、内部降圧電圧ＶＤＬは、上記３通りの電圧に切り換え可能にされる。
【００３９】
図４には、この発明に係るダイナミック型ＲＡＭの電圧特性図が示されている。同図においては、特に制限されないが、実線で示したの特性ＶＰＰ−ＮＯＲ，ＶＤＬ−ＮＯＲ，ＶＢＢ−ＮＯＲが通常動作時の内部電圧の電圧特性であり電源電圧ＶＤＤが２．５Ｖ±１０％のときに、ＶＰＰ＝３．６Ｖ、ＶＤＬ＝２．０Ｖ、ＶＢＢ＝−１．０Ｖのように定電圧化される。バーインテストの効率化のために、電源電圧ＶＤＤを約３Ｖ以上に高くすると、電源電圧ＶＤＤの上昇に対応して各ＶＰＰ及びＶＤＬが上昇するよう電源依存性が持たせられている。これに対して、点線で示した特性ＶＰＰ−ＤＷ，ＶＤＬ−ＤＷ，ＶＢＢ−ＤＷが、試験動作時において電圧値を絶対値的に小さくした場合の電圧特性であり、点線で示した特性ＶＰＰ−ＵＰ，ＶＤＬ−ＵＰ，ＶＢＢ−ＵＰが、試験動作時において電圧値を絶対値的に大きくした場合の電圧特性である。
【００４０】
このような電圧切り換え機能を付加することにより、上記通常動作時の各内部電圧のもとでは正常に動作するものでも、動作条件を厳しくした動作試験用の電圧のときには不良になるものを洗い出すことができる。例えば、ダイナミック型ＲＡＭの代表的不良であるメモリセルのトランスファリーク不良や、アイソレーション不良などは、電源電圧やワード線電位は高く、基板電位は浅い条件がワーストである。これらの不良を効率的に検出するには、上記電圧条件をそれぞれワースト側に設定することが効果的であり、上記の電圧切り換えでこれを簡単に実施することができる。
【００４１】
内部電圧回路は、デバイスの動作周期に依存する傾向を示す。例えば、比較的長い周期で動作させた場合と短い周期で動作させた場合では、デバイスの消費電力の違いから内部降圧電圧ＶＤＬなどは前者よりも後者が低くなる。短い周期で発生する不良が主にその内部降圧電圧ＶＤＬの低下に起因したものであれば、内部電圧を下げることで高速な高価なメモリテスト装置を使用せずに同等の不良の検出ができ、品質の確保とコストの低減を図ることができる。逆に、長い周期で発生し、その内部降圧電圧ＶＤＬが高いことに起因した不良の場合、内部電圧ＶＤＬを上げることでより効果的に不良を検出することができると同時に、長大な試験時間を要する長い周期の試験を短い周期で代用することが可能となり、品質の確保とコスト低減が図られる。
【００４２】
図５には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００４３】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。
【００４４】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域（メモリアレイ制御回路）１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域１２が形成されて、上記上下に分けられたメモリアレイのメインワード線を駆動する駆動回路が設けられることの他、後述するようなサブワード選択線やセンスアンプを駆動するメモリアレイ制御回路が設けられる。
【００４５】
上記メモリセルアレイ（以下、サブアレイと称する）１５は、その拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、シェアードセンス方式により構成され、上記メモリアレイの両端部に配置されるサブアレイに対応したものを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのサブアレイ１５の相補ビット線に選択的に接続される。
【００４６】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分に上記メインロウデコーダ領域１１とメインワードドライバ１２が配置される。メインワードドライバ１２は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバ（ＦＸドライバ）も設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。そして、センスアンプを駆動する後述するスイッチＭＯＳＦＥＴも設けられる。
【００４７】
拡大図として示された１つのメモリセルアレイ（サブアレイ）１５は、特に制限されないが、サブワード線が２５６本と、それと直交する相補ビット線（又はデータ線）が２５６対とされる。上記１つのメモリアレイにおいて、上記サブアレイ１５がビット線方向に１６個設けられるからサブワード線が約４Ｋ分設けられ、ワード線方向に１６個設けられるから相補ビット線が約４Ｋ分設けられる。このようなメモリアレイがメモリチップ１０の全体で４個設けられるから、メモリチップ１０の全体での記憶容量は、４×４Ｋ×４Ｋ＝６４Ｍビットのようにされる。
【００４８】
上記１つのメモリアレイは、メインワード線方向に対して１６個に分割される。かかる分割されたサブアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／１６の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に８本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して８本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される８本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００４９】
図６には、この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例の概略レイアウト図が示されている。同図には、図５に示されたメモリアレイの中の４つのサブアレイＳＢＡＲＹが代表として示されている。図６においては、サブアレイＳＢＡＲＹが形成される領域には斜線を付すことによって、その周辺に設けられサブワードドライバ領域、センスアンプ領域及びクロスエリアとを区別するものである。
【００５０】
サブアレイＳＢＡＲＹは、次のような４種類に分けられる。つまり、ワード線の延長方向を水平方向とすると、同図の右下に配置される第１のサブアレイＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置され、相補ビット線対は２５６対から構成される。それ故、上記２５６本のサブワード線ＳＷＬに対応した２５６個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１２８個ずつに分割して配置される。上記２５６対の相補ビット線ＢＬに対応して設けられる２５６個のセンスアンプＳＡは、前記のようなシェアードセンスアンプ方式に加えて、さらに交互配置とし、かかるサブアレイの上下において１２８個ずつに分割して配置される。
【００５１】
同図の右上配置される第２のサブアレイＳＢＡＲＹは、特に制限されないが、正規のサブワード線ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線が設けられ、相補ビット線対は２５６対から構成される。それ故、上記２５６＋８本のサブワード線ＳＷＬに対応した２６４個のサブワードドライバＳＷＤは、かかるサブアレイの左右に１３２個ずつに分割して配置される。センスアンプは、上記同様に１２８個ずつが上下に配置される。すなわち、上記右側の上下に配置されるサブアレイＳＢＡＲＹに形成される２５６対のうちの１２８対の相補ビット線は、それに挟まれたセンスアンプＳＡに対してシェアードスイッチＭＯＳＦＥＴを介して共通に接続される。
【００５２】
同図の左下配置される第３のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサブワード線ＳＷＬが２５６本により構成される。上記同様に１２８個のサブワードドライバが分割して配置される。上記下側左右に配置されたサブアレイＳＢＡＲＹの２５６本のうちの１２８本のサブワード線ＳＷＬは、それに挟まれた領域に形成された１２８個のサブワードドライバＳＷＤに対して共通に接続される。上記のように左下配置されるサブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビット線４ＲＥＤが設けられる。それ故、上記２６０対からなる相補ビット線ＢＬに対応した２６０個のセンスアンプＳＡは、かかるサブアレイの上下に１３０個ずつに分割して配置される。
【００５３】
同図の左上配置される第４のサブアレイＳＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサブワード線ＳＷＬが２５６本に予備サブワード線が８本設けられ、下隣接のサブアレイと同様に正規の相補ビット線対の２５６対に加えて、予備のビット線が４対設けられるので、サブワードドライバは、左右に１３２個ずつ分割して配置され、センスアンプＳＡは上下に１３０個ずつが分割して配置される。
【００５４】
メインワード線ＭＷＬは、その１つが代表として例示的に示されているように前記のような水平方向に延長される。また、カラム選択線ＹＳは、その１つが代表として例示されるように縦方向に延長される。上記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが配置され、上記カラム選択線ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置されるものである。この実施例では、特に制限されないが、上記４つのサブアレイを基本単位の１組として、図５のように１６ＭビットのＤＲＡＭでは、ビット線方向には８組のサブアレイが形成され、ワード線方向には８組のサブアレイが構成される。１つの組が４個のサブアレイで構成されるから、上記１６Ｍビットのメモリアレイでは、８×８×４＝２５６個のサブアレイが設けられる。上記２５６個のサブアレイを持つメモリアレイがチップ全体では４個設けられるから、メモリチップ全体では２５６×４＝１０２４個ものサブアレイが形成されるものである。
【００５５】
上記４個からなるサブアレイに対して、８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワード線ＭＷＬと同様に８組（１６個）のサブアレイを貫通するように延長される。そして、サブワード選択線ＦＸ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂからなる４本とが上下のサブアレイ上に分けて延長させるようにする。このように２つのサブアレイに対して１組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、かつ、それらをサブアレイ上を延長させるようにする理由は、メモリチップサイズの小型化を図るためである。
【００５６】
つまり、各サブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しかもそれをセンスアンプエリア上の配線チャンネルに形成した場合、図５のメモリアレイのように短辺方向の３２個ものセンスアンプで、８×３２＝２５６本分もの配線チャンネルが必要になるものである。これに対して、上記の実施例では、配線そのものが上下２つのサブアレイに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを共通に割り当て、しかも、それをサブアレイ上をメインワード線と平行に互いに混在させるように配置させることにより、格別な配線専用領域を設けることなく形成することができる。
【００５７】
上記サブアレイ上には、８本のサブワード線に対して１本のメインワード線が設けられるものであり、その８本の中の１本のサブワード線を選択するためにサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要になるものである。メモリセルのピッチに合わせて形成されるサブワード線ＳＷＬの８本分に１本の割り合いでメインワード線ＭＷＬが形成されるものであるために、メインワード線ＭＷＬの配線ピッチは緩やかになっている。したがって、メインワード線ＭＷＬと同じ配線層を利用して、上記サブワード選択線をメインワード線の間に形成することは配線ピッチの緩やかさを少し犠牲にするだけで比較的容易にできるものである。
【００５８】
この実施例のサブワードドライバＳＷＤは、上記サブワード選択線ＦＸ０Ｂ等を通して供給される選択信号と、それを反転させた選択信号とを用いて１つのサブワード線ＳＷＬを選択する構成を採る。そして、サブワードドライバＳＷＤは、それを中心として左右に配置されるサブアレイのサブワード線ＳＷＬを同時に選択するような構成を採るものである。そのため、上記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対しては、１２８×２＝２５６個ものサブワードドライバに対して、上記４本のサブワード選択線を割り振って供給する。つまり、サブワード選択線ＦＸ０Ｂに着目すると、２つのサブアレイに対して２５６÷４＝６４個ものサブワードドライバＳＷＤに選択信号を供給する必要がある。
【００５９】
上記メインワード線ＭＷＬと平行に延長されるものを第１のサブワード選択線ＦＸ０Ｂとすると、左上部のクロスエリアに設けられ，上記第１のサブワード選択線ＦＸ０Ｂからの選択信号を受けるサブワード選択線駆動回路ＦＸＤを介して、上記上下に配列される６４個のサブワードドライバに選択信号を供給する第２のサブワード選択線ＦＸ０が設けられる。上記第１のサブワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブワード線ＳＷＬと平行に延長されるのに対して上記第２のサブワード選択線は、それと直交するカラム選択線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライバ領域上を延長される。上記８本の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワード選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに分割されてサブアレイＳＢＡＲＹの左右に設けられたサブワードドライバＳＷＤに振り分けられて配置される。
【００６０】
上記サブワード選択線駆動回路ＦＸＤは、同図において■で示したように、１つのクロスエリアの上下に２個ずつ分配して配置される。つまり、上記のように左上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、左中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。
【００６１】
中央上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対応され、中央下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ７Ｂに対応される。そして、右上部のクロスエリアでは、下側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間部のクロスエリアに設けられた２つのサブワード選択線駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側に配置されたサブワード選択線駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応される。このようにメモリアレイの端部に設けられたサブワードドライバＳＷＤでは、右側にはサブアレイが存在しないから左側のサブアレイのサブワード線ＳＷＬのみを駆動する。
【００６２】
この実施例のようにサブアレイ上のメインワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸＢを配置する構成では、格別な配線チャンネルが不要にできるから、１つのサブアレイに８本のサブワード選択線を配置するようにしてもメモリチップが大きくなることはない。しかしながら、上記のようなサブワード選択線駆動回路ＦＸＤを形成するためにクロス領域の面積が増大し、高集積化を妨げることとなる。つまり、上記クロスエリアには、同図において点線で示したようなメイン入出力線（メインＩＯ線ともいう）ＭＩＯやローカル入出力線（ローカルＩＯ線ともいう）ＬＩＯに対応して設けられるＩＯスイッチ回路ＩＯＳＷや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳＦＥＴを駆動するための駆動回路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の周辺回路を形成する必要があるために、その素子数は少なくする必要がある。図６の実施例では、上／下の２つのサブアレイでサブワード選択線駆動回路ＦＸＤを共用して面積増加を抑えている。
【００６３】
上記クロスエリアのうち、第２のサブワード選択線のうち偶数に対応したＦＸ０〜ＦＸ６の延長方向Ａに配置されたものには、後述するようにセンスアンプに対してオーバードライブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６、内部降圧電圧ＶＤＬを供給するＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴＱ１４が設けられる。
【００６４】
上記クロスエリアのうち、第２のサブワード選択線のうち奇数に対応したＦＸ１〜ＦＸ７の延長方向Ｂに配置されたものには、ＩＯスイッチ回路（ローカルＩＯ（ＬＩＯ）とメインＩＯ（ＭＩＯ）間のスイッチ）と、ビット線のプリチャージ及びイコライズ用ＭＯＳＦＥＴをオフ状態にさせるインバータ回路と、特に制限されないが、センスアンプに対して回路の接地電位ＶＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦＥＴとが設けられる。このＮチャンネル型のパワーＭＯＳＦＥＴは、センスアンプ列の両側からセンスアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥＴの共通ソース線（ＣＳＮ）に接地電位を供給するものである。つまり、センスアンプエリアに設けられる１２８個又は１３０個のセンスアンプに対しては、上記Ａ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方により接地電位が供給される。
【００６５】
上記のようにサブワード線駆動回路ＳＷＤは、それを中心にして左右両側のサブアレイのサブワード線を選択する。これに対して、上記選択された２つのサブアレイのサブワード線に対応して左右２つのセンスアンプが活性化される。つまり、サブワード線を選択状態にすると、アドレス選択ＭＯＳＦＥＴがオン状態となり、記憶キャパシタの電荷がビット線電荷と合成されてしまうので、センスアンプを活性化させてもとの電荷の状態に戻すという再書き込み動作を行う必要があるからである。このため、上記端部のサブアレイに対応したものを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで両側のセンスアンプを活性化させるために用いられる。これに対して、サブアレイ群の端に設けられたサブアレイの右側又は左側に設けられたサブワード線駆動回路ＳＷＤでは、上記サブアレイのサブワード線しか選択しないから、上記パワーＭＯＳＦＥＴは、上記サブアレイに対応した片側のセンスアンプ群のみを活性化するものである。
【００６６】
上記センスアンプは、シェアードセンス方式とされ、それを挟んで両側に配置されるサブアレイのうち、上記サブワード線が非選択された側の相補ビット線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状態にされて切り離されることにより、上記選択されたサブワード線に対応した相補ビット線の読み出し信号を増幅し、メモリセルの記憶キャパシタをもとの電荷状態に戻すという再書き込み動作を行う。この場合、上記オーバードライブ用のＭＯＳＦＥＴにより増幅開始時には、電源電圧ＶＤＤのような高い電圧が供給されるので、ハイレベルにされるべきビット線の変化を高速にでき、ビット線の電位がＶＤＬに到達すると上記共通化されたパワースイッチＭＯＳＦＥＴによりＶＤＬが与えられる。
【００６７】
図７には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例の回路図が示されている。同図においては、２つのサブアレイ１５に上下から挟まれるようにされたセンスアンプ１６と前記交差エリア１８に設けられる回路が例示的に示され、他はブロック図として示されている。また、点線で示された回路ブロックは、前記符号によりそれぞれが示されている。
【００６８】
ダイナミック型メモリセルは、上記１つのサブアレイ１５に設けられたサブワード線ＳＷＬと、相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬとの間に設けられた１つが代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに接続され、ソースに記憶キャパシタＣｓが接続される。記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳＦＥＴＱｍの基板（チャンネル）には負のバックバイアス電圧ＶＢＢが印加される。特に制限されないが、上記バックバイアス電圧ＶＢＢは、−１．０Ｖのような電圧に設定される。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。
【００６９】
センスアンプを内部降圧電圧ＶＤＬで動作させるようにした場合、センスアンプにより増幅されてビット線に与えられるハイレベルは、上記内部電圧ＶＤＬレベルにされる。したがって、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされる。センスアンプの左側に設けられたサブアレイの一対の相補ビット線ＢＬとＢＬＢは、同図に示すように平行に配置される。かかる相補ビット線ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。
【００７０】
センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭＯＳＦＥＴが接続される。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソース線ＣＳＮには、上記クロスエリア１８に設けられたＮチャンネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧が与えられる。
【００７１】
特に制限されないが、上記Ｐチャンネル型の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共通ソース線ＣＳＰには、上記クロスエリア１８に設けられたオーバードライブ用のＮチャンネル型のパワーＭＯＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記オーバードライブ用の電圧には、特に制限されないが、外部端子から供給される電源電圧ＶＤＤが用いられる。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ依存性を軽減するために、ゲートにＶＰＰが印加され、ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわずかに降圧してもよい。
【００７２】
上記Ｎチャンネル型のパワーＭＯＳＦＥＴＱ１６のゲートに供給されるセンスアンプオーバードライブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的にハイレベルにされる。特に制限されないが、ＳＡＰ１とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号とされる。つまり、昇圧電圧ＶＰＰは、約３．６Ｖであるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６を十分にオン状態にさせることができる。ＭＯＳＦＥＴＱ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後にはＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイレベル）によりソース側から内部電圧ＶＤＬに対応した電圧を出力させることができる。
【００７３】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢを形成するドライバ回路は、図示しないが、上記クロスエリアにインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリアに分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００７４】
上記クロスエリア１８には、ＩＯスイッチ回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さらに、図３に示した回路以外にも、必要に応じて、センスアンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ローカル入出力線ＬＩＯのハーフプリチャージ回路、メイン入出力線のＶＤＬプリチャージ回路、シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も設けられる。
【００７５】
センスアンプの単位回路は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブアレイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続される。例えば、上側のサブアレイのサブワード線ＳＷＬが選択されたときには、センスアンプの上側シェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態にされる。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラム（Ｙ）スイッチ回路を構成するものであり、上記選択信号ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプの単位回路の入出力ノードとローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ等とを接続させる。
【００７６】
これにより、センスアンプの入出力ノードは、上記上側の相補ビット線ＢＬ，ＢＬＢに接続されて、選択されたサブワード線ＳＷＬに接続されたメモリセルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ１２とＱ１３）を通してローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同図では横方向に延長される。上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯスイッチ回路を介してメインアンプ６１の入力端子が接続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解読して形成された選択信号よりスイッチ制御されれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構成としてもよい。
【００７７】
上記のようにカラム選択信号ＹＳにより、２対の相補ビット線を選択する構成では、図６の実施例で２本の点線で示されたローカル入出力線ＬＩＯとメイン入出力線ＭＩＯは、上記二対の入出力線に対応するものである。シンクロナスＤＲＡＭのバーストモードでは、上記カラム選択信号ＹＳがカウンタ動作により切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられる。
【００７８】
アドレス信号Ａｉは、アドレスバッファ５１に供給される。このアドレスバッファは、時分割的に動作してＸアドレス信号とＹアドレス信号を取り込む。Ｘアドレス信号は、プリデコーダ５２に供給され、メインローデコーダ１１とメインワードドライバ１２を介してメインワード線ＭＷＬの選択信号が形成される。上記アドレスバッファ５１は、外部端子から供給されるアドレス信号Ａｉを受けるものであるので、外部端子から供給される電源電圧ＶＤＤにより動作させられ、上記プリデコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰにより動作させられる。このメインワードドライバ１２として、次に説明するような上記プリデコード信号を受けるレベル変換機能付論理回路が用いられる。カラムデコーダ（ドライバ）５３は、上記アドレスバフッァ５１の時分割的な動作によって供給されるＹアドレス信号を受けて、上記選択信号ＹＳを形成する。
【００７９】
上記メインアンプ６１は、降圧電圧ＶＰＥＲＩにより動作させられ、外部端子から供給される電源電圧ＶＤＤで動作させられる出力バッファ６２を通して外部端子Ｄout から出力される。外部端子Ｄinから入力される書き込み信号は、入力バッファ６３を通して取り込まれ、同図においてメインアンプ６１に含まれるライトアンプ（ライトドライバ）を通して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バッファ６２の入力部には、レベル変換回路とその出力信号を上記クロック信号に対応したタイミング信号に同期させて出力させるための論理部が設けられる。
【００８０】
特に制限されないが、上記外部端子から供給される電源電圧ＶＤＤは、第１の形態では３．３Ｖにされ、内部回路に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとされる。そして、ワード線の選択信号（昇圧電圧）は、３．６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端子から供給される電源電圧ＶＤＤは、第２の形態では２．５Ｖのような低電圧にされる。このように低い電源電圧ＶＤＤのときには、降圧電圧ＶＰＥＲＩが省略され、上記２．５Ｖの電源電圧ＶＤＤによって上記デコーダ回路等の周辺回路が動作させられ、他の電圧は上記と同様である。
【００８１】
この実施例のダイナミック型ＲＡＭでは、電源電圧ＶＤＤを３．３Ｖにし、内部降圧電圧をＶＰＥＲＩとＶＤＬとの２通り形成するものであるので、それぞれに対応して前記実施例のような電圧切り換え機能が付加される。また、電圧特性も上記図４に比べて、電源電圧ＶＤＤを３．３Ｖ±１０％の範囲で各電圧が平坦になるような特性を持つようにされるものである。そして、上記の試験用の電圧に切り換える制御信号ＵＰ、ＤＷ等は、テストモードの中で形成される。あるいは、外部端子に余裕があるなら直接入力するようにしてもよい。
【００８２】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  第１及び第２の外部端子から供給された第１電圧と第２電圧とを受け、上記第１電圧とは異なる内部電圧を形成する内部電源回路と、上記内部電圧で動作する内部回路を備えた半導体集積回路装置において、上記内部電源回路に対して通常動作とは異なる電圧に変更できる機能を設けることにより、より厳しい条件での動作試験が可能になるために、動作試験の効率化と高信頼性を確保することができるという効果が得られる。
【００８３】
（２）  上記内部電源回路として、上記第１電圧と第２電圧に対応したパルス信号を受けて上記第１電圧又は第２電圧とは異なる内部電圧を形成するチャージポンプ回路と、上記チャージポンプ回路で形成された内部電圧を検出する複数通りのレベル検出回路を設け、その切り換えにより上記チャージポンプ回路の動作を制御して所望の内部電圧を得るようにすることにより、簡単な回路の付加により電圧切り換え機能を実現できるという効果が得られる。
【００８４】
（３）  上記内部電源回路として、上記第１電圧と第２電圧で動作し、上記第１電圧を分圧して形成された基準電圧に対応した降圧電圧を形成するボルテージフォロワ回路で構成し、プロセスバラツキを補正すべく形成された複数通りの基準電圧の中から通常動作に対応された第１の基準電圧と、上記第１の基準電圧よりも高い第２の基準電圧及び上記第１の基準電圧よりも低い第３の基準電圧をトリミング信号により選択しておいて、上記トリミング信号により選択された第１、第２及び第３の基準電圧を切り換えることにより、通常動作時と連動させた精度の高いマージン評価を行うことができるという効果が得られる。
【００８５】
（４）  複数のワード線及び複数の相補ビット線対及びこれらの交点に設けられた複数のダイナミック型メモリセルが設けられてメモリアレイと、アドレス選択信号を形成する内部回路を備え、上記ワード線の選択レベルを設定する昇圧回路と、上記メモリセルが形成される半導体領域に与えられる基板バックバイアス電圧を設定する負電圧発生回路及びアドレス選択信号を形成する内部回路に与えられる降圧電圧回路に上記の電圧切り換え機能を付加することにより、ダイナミック型ＲＡＭの品質の確保と試験の効率化を実現することができるという効果が得られる。
【００８６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記図５〜図７に示したダイナミック型ＲＡＭにおいてメモリマットやセンスアンプの構成は、種々の実施形態を採ることができるし、ダイナミック型ＲＡＭの入出力インターフェイスは、シンクロナス仕様やランバス仕様等に適合したもの等種々の実施形態を採ることができるものである。ワード線は、前記のような階層ワード線方式の他にワードシャント方式を採るものであってもよい。
【００８７】
この発明に係る電圧切り換え機能は、前記のようなダイナミック型ＲＡＭの他に外部端子から供給された電源電圧を用い、その昇圧電圧、降圧電圧あるいは逆極性の内部電圧を形成する内部電圧発生回路を備えた各種半導体集積回路装置に適用することができるものである。この発明は、上記のような内部電圧発生回路を備えた半導体集積回路装置に広く利用することができる。
【００８８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、第１及び第２の外部端子から供給された第１電圧と第２電圧とを受け、上記第１電圧とは異なる内部電圧を形成する内部電源回路と、上記内部電圧で動作する内部回路を備えた半導体集積回路装置において、上記内部電源回路に対して通常動作とは異なる電圧に変更できる機能を設けることにより、より厳しい条件での動作試験が可能になるために、動作試験の効率化と高信頼性を確保することができる。
【図面の簡単な説明】
【図１】この発明が適用されたダイナミック型ＲＡＭに設けられる昇圧回路の一実施例を示す回路図である。
【図２】この発明が適用されたダイナミック型ＲＡＭに設けられる基板電圧発生回路の一実施例を示す回路図である。
【図３】この発明が適用されたダイナミック型ＲＡＭに設けられる内部降圧回路の一実施例を示す回路図である。
【図４】この発明が適用されたダイナミック型ＲＡＭの電圧特性図である。
【図５】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図６】この発明に係るダイナミック型ＲＡＭにおけるサブアレイとその周辺回路の一実施例を示す概略レイアウト図である。
【図７】この発明に係るダイナミック型ＲＡＭのセンスアンプ部を中心にして、アドレス入力からデータ出力までの簡略化された一実施例を示す回路図である。
【符号の説明】
３１〜３４…ＭＯＳＦＥＴ、３７…演算増幅回路、３８…ＭＯＳＦＥＴ、４1 〜４９…ＭＯＳＦＥＴ、５０〜５３…ゲート回路、６０〜６９…ＭＯＳＦＥＴ、６０〜７２…ゲート回路、ＶＰＰ−Ｇｅｎ．，ＶＢＢ−Ｇｅｎ．…電圧発生部、１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メセリセルアレイ（サブアレイ）、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域（クロスエリア）、
５１…アドレスバッファ、５２…プリデコーダ、５３…デコーダ、６１…メインアンプ、６２…出力バッファ、６３…入力バッファ、ＳＢＡＲＹ…サブアレイ、ＳＷＤ…サブワードドライバ、ＳＡ…センスアンプ、ＩＯＳＷ…ＩＯスイッチ回路、Ｑ１〜Ｑ３８…ＭＯＳＦＥＴ。
【図１】
0003908392.tif 000002
【図２】
0003908392.tif 000003
【図３】
0003908392.tif 000004
【図４】
0003908392.tif 000005
【図５】
0003908392.tif 000006
【図６】
0003908392.tif 000007
【図７】
0003908392.tif 000008