(57)【特許請求の範囲】
【請求項１】
ドレインがパッドに接続された第１のＭＯＳトランジスタのソース及び第２のＭＯＳトランジスタのドレインが互いに接続されたＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、
第１、第２の端子を有し、前記第１の端子が前記第１のＭＯＳトランジスタのゲートに接続され、前記第２の端子が前記第１のＭＯＳトランジスタのドレインに接続されたクランプ回路とを具備し、
前記クランプ回路は１つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記クランプ回路の第１の端子をなし、前記ダイオードのアノードが前記クランプ回路の第２の端子を成すことを特徴とするスタック型ＭＯＳトランジスタ保護回路。
【請求項２】
前記クランプ回路は、前記パッドへのサージ電圧進入時において前記第１、第２の端子間の電位差を一定に保持する機能を備えることを特徴とする請求項１記載のスタック型ＭＯＳトランジスタ保護回路。
【請求項３】
第１のＭＯＳトランジスタのソース及び第２のＭＯＳトランジスタのドレインが互いに接続されたＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、
第１、第２及び第３の端子を有し、前記第１のＭＯＳトランジスタのゲートに前記第１の端子が接続され、前記第１のＭＯＳトランジスタのドレインに前記第２の端子が接続され、かつ、半導体装置の内部電源に第３の端子が接続されたスイッチ回路と、
前記第１のＭＯＳトランジスタのドレインに接続されたパッドとを具備し、
前記スイッチ回路は１つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記第１のＭＯＳトランジスタのゲートに接続されて前記スイッチ回路の第１の端子を成し、前記ダイオードのアノードが前記スイッチ回路の第２の端子を成し、さらに前記ダイオードのカソードは抵抗回路の一端に接続され、抵抗回路の他端は前記半導体装置の内部電源に接続されて前記スイッチ回路の第３の端子を成すことを特徴とするスタック型ＭＯＳトランジスタ保護回路。
【請求項４】
前記複数のダイオードの個数ｎ（ｎは自然数）は、前記半導体装置の外部電源の電圧をＶext、前記内部電源の電圧をＶint、前記ダイオードの順方向電圧(forward voltage)をＶFとするとき、ｎ＞（Ｖext−Ｖint）／ＶFの関係が成り立つように選択されることを特徴とする請求項３記載のスタック型ＭＯＳトランジスタ保護回路。
【請求項５】
第１のＭＯＳトランジスタのソース及び第２のＭＯＳトランジスタのドレインが互いに接続されたＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、
第１、第２及び第３の端子を有し、前記第１のＭＯＳトランジスタのゲートに前記第１の端子が接続され、前記第１のＭＯＳトランジスタのドレインに前記第２の端子が接続され、かつ、半導体装置の内部電源に第３の端子が接続されたスイッチ回路と、
前記第１のＭＯＳトランジスタのドレインに接続されたパッドとを具備し、
前記スイッチ回路はＰチャネルＭＯＳトランジスタからなる第３のＭＯＳトランジスタからなり、前記第３のＭＯＳトランジスタのドレインが前記第１のＭＯＳトランジスタのゲートに接続されて前記スイッチ回路の第１の端子を成し、前記第３のＭＯＳトランジスタのソースが前記スイッチ回路の第２の端子を成し、さらに前記第３のＭＯＳトランジスタのドレイン及びゲートが抵抗を介して前記半導体装置の内部電源に接続されて前記スイッチ回路の第３の端子を成すことを特徴とするスタック型ＭＯＳトランジスタ保護回路。
【請求項６】
前記第３のＭＯＳトランジスタのしきい値電圧Ｖthは、前記半導体装置の外部電源の電圧をＶext、前記内部電源の電圧をＶintとするとき、Ｖth＞Ｖext−Ｖintの関係が成り立つように選択されることを特徴とする請求項５記載のスタック型ＭＯＳトランジスタ保護回路。
【請求項７】
前記スイッチ回路は、前記半導体装置の通常動作において前記第２の端子が電気的に遮断され、前記パッドへのサージ電圧進入時において、前記第１、第２の端子間の電位差を一定に保持する機能を備えることを特徴とする請求項６記載のスタック型ＭＯＳトランジスタ保護回路。
【請求項８】
前記パッドは、前記半導体装置の入出力パッドまたは電源パッドを成すことを特徴とする請求項１、３、５のいずれかに記載のスタック型ＭＯＳトランジスタ保護回路。
【請求項９】
前記第２のＭＯＳトランジスタのソース及びゲートはそれぞれ接地されることを特徴とする請求項１、３、５のいずれかに記載のスタック型ＭＯＳトランジスタ保護回路。
【請求項１０】
ＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、
ＰチャネルＭＯＳトランジスタからなる第３、第４のＭＯＳトランジスタと、
第１、第２のダイオードと、
第１、第２の抵抗と、
入出力パッドと、第１、第２、第３の電源とを具備する保護回路であって、
前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとは互いに接続され、前記第３のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのドレインとは互いに接続され、前記第１のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインは前記入出力パッドに接続され、前記第１のダイオードのカソードは前記第１のＭＯＳトランジスタのゲートに接続され、さらに前記第１のダイオードのカソードは前記第１の抵抗を介して前記第１の電源に接続され、前記第１のダイオードのアノードは前記入出力パッドに接続され、前記第２のダイオードのアノードは前記第３のＭＯＳトランジスタのゲートに接続され、さらに前記第２のダイオードのアノードは前記第２の抵抗を介して前記第２の電源に接続され、前記第２のダイオードのカソードは前記入出力パッドに接続され、前記第４のＭＯＳトランジスタのソースは前記第３の電源に接続され、前記第２のＭＯＳトランジスタのソースは接地され、前記第２、第４のＭＯＳトランジスタのゲートに相補信号が供給されることを特徴とするスタック型ＭＯＳトランジスタ保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のＥＳＤ(Electro Static Discharge)保護回路に係り、特にＭＯＳＦＥＴのスタック構造を用いたＥＳＤサージ、及び外来の過剰電圧に対する保護回路に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の保護回路には、その入力パッドと接地との間、又は出力パッドと接地との間にダイオードや抵抗の組み合わせからなる放電回路を形成し、半導体集積回路の組み立て工程や実装過程において、パッケージのピンに蓄積される静電荷を放電することにより静電破壊を防止するものがある。
【０００３】
一方、ＬＳＩの高集積化／高速化に対して、スケーリングは非常に有効な方法となっており、プロセスのスケーリングに伴い、デバイス耐圧の観点から、動作電圧もまたスケーリングされる。しかしながら、Ｉ／Ｏインターフェース電圧は、デバイスに比べて電源電圧のスケーリングの進行が遅く、このため低い動作電圧と、高いＩ／Ｏインターフェース電圧とを両立させる必要性が高まっている。この要求をプロセスオーバーヘッドを生じることなく実現する技術として、異電源トレラントＩ／Ｏの形成技術が知られている。
【０００４】
通常、出力バッファを用いる場合には、内部動作電圧より外部電圧が高いためゲート酸化膜の信頼性の問題、すなわちＴＤＤＢ(Time-Dependent Dielectric Breakdown)やＨＣＩ(Hot Carrier Injection)に代表される信頼性上の問題を生じる恐れがある。
【０００５】
これを回避するため、従来、図７（a）に示すように、ＭＯＳＦＥＴをスタック構造にする防護技術が使用されている。図７（ａ）では、簡単のためＮチャンネルＭＯＳＦＥＴの例のみが示されている。ＮチャンネルＭＯＳＦＥＴ Ｑ1、Ｑ2が、外部電源Ｖextのパッド１と接地（ＧＮＤ）との間に直列に接続され、ＭＯＳＦＥＴのスタック構造が形成される。内部電源Ｖintは、Ｑ1のゲートに接続された内部電源端子２に印加される。なお、Ｑ2のゲートに接続された端子２aにも０Ｖ〜Ｖint等の電圧が印加される。
【０００６】
このように、ＭＯＳＦＥＴのスタック構造を用いれば、ＭＯＳＦＥＴのゲート・ドレイン電圧ＶGD及びゲート・ソース電圧ＶGSが、ＶGD、ＶGS＜Ｖintの関係を満たすことができるので、ＴＤＤＢ信頼性を保証することが可能となり、またドレイン・ソース電圧ＶDSはＶextを分圧することで、ＨＣＩ信頼性も保証することが可能になる。ＭＯＳＦＥＴ Ｑ2に関しても、そのしきい値電圧をＶthとしてドレイン電圧がＶint−Ｖthに保持されるので、信頼性上の問題を回避することができる。
【０００７】
近年図７（ａ）、図７（ｂ）に示すように、外部電源Ｖextと内部電源Ｖintを備える異電源方式を用いた半導体装置において、例えばパッド１を介して侵入するサージに対し高いサージ耐量を示す保護回路として、ＭＯＳＦＥＴ Ｑ1、Ｑ2を前記パッド１とＧＮＤとの間に直列に接続したＭＯＳＦＥＴのスタック構造を有する異電源トレラントＩ／Ｏの保護回路が用いられるようになった。
【０００８】
短時間のサージ電圧Ｖがパッド１に印加された場合の図７（ａ）の等価回路と問題点を図７（ｂ）に示す。このような外来サージ電圧は、種々の理由でパッド１に進入するが、例えば、半導体装置の組み立てやテスト工程及びシステムへの実装工程において、周辺部に付加されたチャージが、パッケージのピンを介して放電するＥＳＤの場合に生じる。
【０００９】
図７（ａ）、図７（ｂ）に示す構造では、パッド１に短時間のサージ電圧Ｖが印加された場合に保護回路の破壊を生じる可能性がある。すなわち図７（ａ）に示すように、ＭＯＳＦＥＴ Ｑ1のゲートはＶintに接続されるが、電源が投入されていない状態では、図７（ｂ）に示すように接地電位となっており、Ｖint には等価的に大きな容量が接続されているため、サージ電圧Ｖの印加時において、ＭＯＳＦＥＴ Ｑ1のゲート・ドレイン電圧ＶGDがゲート酸化膜の耐圧を越えサージ吸収に役立つＭＯＳＦＥＴのスナップバック特性が機能する前にＭＯＳＦＥＴＱ1 が破壊される。
【００１０】
図７（ｂ）に示す等価回路を用いて、サージ電圧Ｖがパッド１に印加された時のＭＯＳＦＥＴ Ｑ1の破壊過程を具体的に説明する。図７（ｂ）に示す等価回路にサージ電圧Ｖが印加されれば、ＭＯＳＦＥＴ Ｑ1のドレイン側のチャネル表面で電子正孔なだれが発生し、Ｑ1のソース・ドレイン間に大電流が流れ、外部電源パッド１に印加されたサージ電圧Ｖはこの放電電流により急速に低下する。このようにして、ＭＯＳＦＥＴのスタック構造からなる保護回路は優れたスナップバック特性を示すようになる。
【００１１】
しかし、図７（ｂ）の破線の囲み１０に示すように、ＭＯＳＦＥＴ Ｑ1、Ｑ2からなるスタック構造保護回路には高いサージ電圧Ｖが印加されるので、Ｑ1のゲート酸化膜のドレイン端に最大のゲート・ドレイン間電圧ＶGDが加わり、この部分でゲート絶縁膜が破壊するという問題点があった。
【００１２】
一方、Ｑ2のドレインを直接パッド１に接続した１段ＭＯＳＦＥＴの保護回路を用いる試みが従来からなされてきたが、このような１段ＭＯＳＦＥＴの保護回路では、Ｑ2のドレイン電圧がＱ1のソース・ドレイン電圧分だけ低下するので、Ｑ2のゲート酸化膜のドレイン端に加わる最大ゲート・ドレイン間電圧ＶGDが低下し、ゲート酸化膜の破壊を抑制することができる。
【００１３】
図７（ｃ）はＱ1、Ｑ2からなるＭＯＳＦＥＴのスタック構造保護回路と、Ｑ2のみからなる１段ＭＯＳＦＥＴの保護回路のスナップバック特性を比較したものである。図７（ｃ）において、太い破線で示すスタック構造のスナップバック電圧がＶSB導通状態のドレイン電圧がＶDBとして示されている。ＶSBからＶDBに切り換えられる遷移領域のスナップバック曲線が２段になるのは、通常２次破壊と呼ばれる現象によるものである。
【００１４】
これに対して、細い実線で示す１段ＭＯＳＦＥＴのスナップバック電圧ＶSB′及び導通状態のドレイン電圧ＶDB′は、いづれも太い破線で示すスタック構造ＭＯＳＦＥＴのスナップバック電圧ＶSB、及びオン状態のドレイン電圧ＶDBよりも低い。ＥＳＤ放電等によるサージ電圧Ｖがパッド１に加えられれば、図７（ｃ）に示すスナップバック特性曲線に沿って、繰り返し保護回路がスイッチングし、図７（ｂ）に示す回復不能なゲート酸化膜破壊１０が生じるまで、当該半導体集積回路のサージ防護の役割を果たすことができる。
【００１５】
先に述べたように、従来の１段ＭＯＳＦＥＴの保護回路は、スナップバック電圧ＶSB′がスタック構造のＶSBより低いので、ゲート酸化膜破壊１０の発生が抑制される利点があるが、一方、スナップバック電圧ＶSB′の値を、半導体装置の信頼性保証のために必要な、外部電源電圧の最大定格に対して十分な大きさにすることができないという問題があった。以上、ＭＯＳＦＥＴのスタック構造を、ＥＳＤの保護回路として用いる場合について説明したが、一般に、外来のサージ電圧に対して、ＭＯＳＦＥＴのスタック構造保護回路を用いる場合にも同様な問題を生じる。
【００１６】
【発明が解決しようとする課題】
上記したように従来のスタック型ＭＯＳトランジスタ保護回路は、第１のＭＯＳＦＥＴのゲート酸化膜がドレイン端で破壊し易く、また、従来の１段ＭＯＳＦＥＴ保護回路は、ＴＤＤＢやＨＣＩのような半導体装置の信頼性を十分に保証することができないという問題があった。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、半導体装置のＴＤＤＢ、ＨＣＩ信頼性を保持し、かつ、前記ゲート酸化膜の破壊を回避することができるスタック型ＭＯＳトランジスタ保護回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のスタック型ＭＯＳトランジスタ保護回路の第１の態様は、ドレインがパッドに接続された第１のＭＯＳトランジスタのソース及び第２のＭＯＳトランジスタのドレインが互いに接続されたＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、第１、第２の端子を有し、前記第１の端子が前記第１のＭＯＳトランジスタのゲートに接続され、前記第２の端子が前記第１のＭＯＳトランジスタのドレインに接続されたクランプ回路とを具備し、前記クランプ回路は１つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記クランプ回路の第１の端子をなし、前記ダイオードのアノードが前記クランプ回路の第２の端子を成すことを特徴とする。
【００１９】
本発明のスタック型ＭＯＳトランジスタ保護回路の第２の態様は、第１のＭＯＳトランジスタのソース及び第２のＭＯＳトランジスタのドレインが互いに接続されたＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、第１、第２及び第３の端子を有し、前記第１のＭＯＳトランジスタのゲートに前記第１の端子が接続され、前記第１のＭＯＳトランジスタのドレインに前記第２の端子が接続され、かつ、半導体装置の内部電源に第３の端子が接続されたスイッチ回路と、前記第１のＭＯＳトランジスタのドレインに接続されたパッドとを具備し、前記スイッチ回路は１つ又は直列接続された複数のダイオードからなり、前記ダイオードのカソードが前記第１のＭＯＳトランジスタのゲートに接続されて前記スイッチ回路の第１の端子を成し、前記ダイオードのアノードが前記スイッチ回路の第２の端子を成し、さらに前記ダイオードのカソードは抵抗回路の一端に接続され、抵抗回路の他端は前記半導体装置の内部電源に接続されて前記スイッチ回路の第３の端子を成すことを特徴とする。
本発明のスタック型ＭＯＳトランジスタ保護回路の第３の態様は、第１のＭＯＳトランジスタのソース及び第２のＭＯＳトランジスタのドレインが互いに接続されたＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、第１、第２及び第３の端子を有し、前記第１のＭＯＳトランジスタのゲートに前記第１の端子が接続され、前記第１のＭＯＳトランジスタのドレインに前記第２の端子が接続され、かつ、半導体装置の内部電源に第３の端子が接続されたスイッチ回路と、前記第１のＭＯＳトランジスタのドレインに接続されたパッドとを具備し、前記スイッチ回路はＰチャネルＭＯＳトランジスタからなる第３のＭＯＳトランジスタからなり、前記第３のＭＯＳトランジスタのドレインが前記第１のＭＯＳトランジスタのゲートに接続されて前記スイッチ回路の第１の端子を成し、前記第３のＭＯＳトランジスタのソースが前記スイッチ回路の第２の端子を成し、さらに前記第３のＭＯＳトランジスタのドレイン及びゲートが抵抗を介して前記半導体装置の内部電源に接続されて前記スイッチ回路の第３の端子を成すことを特徴とする。
【００２０】
本発明のスタック型ＭＯＳトランジスタ保護回路の第４の態様は、ＮチャネルＭＯＳトランジスタからなる第１、第２のＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタからなる第３、第４のＭＯＳトランジスタと、第１、第２のダイオードと、第１、第２の抵抗と、入出力パッドと、第１、第２、第３の電源とを具備する保護回路であって、前記第１のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとは互いに接続され、前記第３のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのドレインとは互いに接続され、前記第１のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレインは前記入出力パッドに接続され、前記第１のダイオードのカソードは前記第１のＭＯＳトランジスタのゲートに接続され、さらに前記第１のダイオードのカソードは前記第１の抵抗を介して前記第１の電源に接続され、前記第１のダイオードのアノードは前記入出力パッドに接続され、前記第２のダイオードのアノードは前記第３のＭＯＳトランジスタのゲートに接続され、さらに前記第２のダイオードのアノードは前記第２の抵抗を介して前記第２の電源に接続され、前記第２のダイオードのカソードは前記入出力パッドに接続され、前記第４のＭＯＳトランジスタのソースは前記第３の電源に接続され、前記第２のＭＯＳトランジスタのソースは接地され、前記第２、第４のＭＯＳトランジスタのゲートに相補信号が供給されることを特徴とする。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３３】
図１（ａ）は第１の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路の構成を示す図である。この保護回路は、例えば外部電源パッドから進入する外来サージに対して半導体装置の内部回路を保護するものであり、外部電源Ｖextを供給するパッド１と、第１、第２のＭＯＳＦＥＴ Ｑ1、Ｑ2を直列に接続したＭＯＳＦＥＴのスタック構造と、クランプ回路３から構成される。
【００３４】
ここで、クランプ回路３は、図１（ａ）に示すスタック型ＭＯＳトランジスタ保護回路のノードＡに接続された第１の端子と、ノードＢに接続された第２の端子を有する２端子回路であって、その電流値にかかわらず端子間電圧ＶABを一定にする機能を備え、クランプ回路３を接続することにより、ＭＯＳＦＥＴ Ｑ1のゲート・ドレイン間電圧ＶGDが、ドレイン端におけるゲート絶縁膜が回復不能の破壊を生じる電圧ＢＶGDmを越えないようにすることができる。
【００３５】
具体的にはクランプ回路３は、図１（ｂ）の破線の囲み３ａに示すように、ダイオードの順方向電圧ＶFを用いて構成することができる。複数のダイオードＤi（ｉ＝１〜ｎ、ｎは自然数）を直列に接続すれば、ＶAB＝ｎＶFとすることができるので、ダイオードの個数ｎを最適化することにより、通常動作時の半導体装置のＴＤＤＢ、ＨＣＩ信頼性保証に必要な機能を損なわずに、ＭＯＳＦＥＴ Ｑ1のドレイン端に生じるゲート絶縁膜の回復不能の破壊を防止することが可能になる。
【００３６】
なお、例えばＭＯＳＦＥＴ Ｑ2をノーマリオフ型とすれば、半導体集積回路の通常動作に対しては、保護回路をオフ状態にすることができるので、ＭＯＳＦＥＴのスタック構造保護回路は、通常動作に何等影響を及ぼすことなく、半導体装置の信頼性保証に最適なスナップバック電圧ＶSBの値を示す保護回路を提供することができる。
【００３７】
次に、図１（ｃ）を用いてスタック型ＭＯＳトランジスタ保護回路の動作についてさらに詳細に説明する。図１（ｃ）の細い実線は、図１（ａ）、図１（ｂ）のノードＢにおけるサージ吸収波形を示す。また図１（ｃ）の太い破線は、図１（ａ）、図１（ｂ）のノードＡにおけるサージ吸収波形を示す。
【００３８】
図１（ｃ）に示すように、ノードＢにおけるスナップバック電圧ＶSBB及びノードＡにおけるスナップバック電圧ＶSBAの差と、Ｑ1、Ｑ2がオン状態となった時のノードＢの電圧ＶDBB及びノードＡの電圧ＶDBAの差は、図１（ａ）におけるクランプ回路３の端子電圧ＶAB、又は、図１（ｂ）における直列接続されたクランプダイオードＤiのクランプ電圧ｎＶF、に相当する値になる。このように、パッド１に高いサージ電圧ＶSBBが印加されても、ノードＡの電圧は、ノードＢの電圧からＶAB、又は、ｎＶFだけレベルシフトされた電圧にクランプされるので、Ｑ1のゲート酸化膜の破壊が防止される。
【００３９】
次に、図２（ａ）を用いて、第２の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路について説明する。第２の実施の形態の保護回路は、それ自身、半導体装置のＩ／Ｏパッドに接続された入出力バッファとしての機能を果たす回路であり、また、同時に、Ｉ／Ｏパッドから進入する外来サージから、半導体装置の内部回路を保護する機能を備えている。
【００４０】
図２（ａ）に示すスタック型ＭＯＳトランジスタ保護回路は、第１、第２のＭＯＳＦＥＴ Ｑ1、Ｑ2を直列に接続したＭＯＳＦＥＴのスタック構造と、半導体装置のＩ／Ｏパッド４と、スイッチ回路５から構成される。
【００４１】
スタック構造ＭＯＳＦＥＴ Ｑ１、Ｑ２は、Ｉ／Ｏパッド４に接続された出力バッファ回路であり、ＭＯＳＦＥＴ Ｑ１のゲート・ドレイン間に、バッファ回路の出力インピーダンスを定める抵抗回路と、ゲートバイアス等を付与する内部電源Ｖintの供給端子を含むスイッチ回路５が接続される。
【００４２】
ここで、スイッチ回路５は、第１、第２、第３の端子を備える３端子回路であって、スタック型ＭＯＳトランジスタ保護回路のノードＡとノードＢにそれぞれ第１、第２の端子が接続され、内部電源Ｖintの供給端子に第３の端子が接続され、第１、第２の端子間にスイッチ素子が接続される。
【００４３】
次に、スイッチ回路５の動作について説明する。スタック構造ＭＯＳＦＥＴ Ｑ１、Ｑ２が、Ｉ／Ｏパッド４に接続された出力バッファ回路として通常動作する場合には、スイッチ素子はオフ状態となり、出力バッファ回路の動作に必要なＭＯＳＦＥＴ Ｑ１のゲートバイアス電圧ＶGがノードＡに接続された第１の端子から供給される。ここで、ゲートバイアス電圧ＶGは、第３の端子に入力される内部電源電圧Ｖintが抵抗回路を含むスイッチ回路５を介して第１の端子から出力される電圧である。
【００４４】
スタック構造ＭＯＳＦＴ Ｑ１、Ｑ２が、Ｉ／Ｏパッド４から進入する外来サージ電圧を吸収する場合には、スイッチ素子はオン状態となる。このオン状態の第２の端子から流入する電流の値にかかわらず、ノードＢに接続された第２の端子の電圧と、ノードＡに接続された第１の端子の電圧との差ＶABが一定になるようにスイッチ回路５が動作する。
【００４５】
このように動作するスイッチ回路５を接続すれば、サージ電圧印加時において、ＭＯＳＦＥＴ Ｑ1のゲート・ドレイン間電圧ＶGD（ＶABに等しい）が、ドレイン端におけるゲート絶縁膜が回復不能の破壊を生じる電圧ＢＶGDmを越えないようにすることができる。
【００４６】
また、通常動作時において、ＭＯＳＦＥＴ Ｑ1のドレイン（ノードＢ）から
スイッチ回路５が切り離され、ゲート（ノードＡ）には通常動作時におけるバイアス電圧ＶGがスイッチ回路５を介して内部電源Ｖintから供給されるので、第２の実施の形態のスタック型ＭＯＳトランジスタ保護回路は、Ｉ／Ｏパッド４に接続された出力バッファとしての機能を果たすと同時に、Ｉ／Ｏパッド４から進入する外来サージから、半導体集積回路の内部回路を保護する機能を備えることができる。
【００４７】
次に、第２の実施の形態の第１の具体例として、スイッチ回路５をダイオードと抵抗とを用いて構成したスタック型ＭＯＳトランジスタ保護回路について説明する。
【００４８】
図２（ｂ）は、ダイオードと抵抗を用いて破線の囲み５ａに示すスイッチ回路５ａが構成されたスタック型ＭＯＳトランジスタ保護回路を示す図である。この保護回路は、半導体装置のＩ／Ｏパッド４と、第１、第２のＭＯＳＦＥＴ Ｑ1、Ｑ2を直列に接続したスタック構造ＭＯＳＦＥＴと、半導体装置の内部電源Ｖintを供給する内部電源端子と、ｉ個（ｉ＝１〜ｎ、ｎは自然数）の直列に接続されたダイオードＤiと、抵抗(resistor)Ｒから構成される。なおＩ／Ｏパッド４には外部から電源電圧Ｖextが供給されるものとする。
【００４９】
ダイオードＤiの個数ｎは、半導体装置の外部電源電圧Ｖextと内部電源電圧
Ｖintから次の関係式で求められる。
【００５０】
ｎ＞（Ｖext−Ｖint）／ＶF                      …（１）
ここでＶFはダイオードの順方向電圧である。
【００５１】
ダイオードの個数ｎが式（１）を満足するように定めれば、半導体装置の通常動作においてノードＢにＶextが印加され、ノードＡにＶextよりも低いＶintが印加されても、直列接続されたダイオードＤi（ｉ＝１〜ｎ）への外部電源電流の流出を防止することができる。
【００５２】
したがって、例えばＶext−Ｖintが０．５Ｖ程度であれば１個のダイオードを接続すれば良いが、１Ｖ以上であれば２個以上のダイオードを接続しなければならない。
【００５３】
単数又は複数のダイオードＤiを備えたＭＯＳＦＥＴのスタック構造保護回路において、そのパッド４にＶextに比べて高いサージ電圧Ｖが印加されれば、上記ダイオードＤiのインピーダンスは抵抗Ｒのインピーダンスに比べて非常に小さいので、ノードＢとノードＡとの間の電位差ＶABは常にｎＶFに等しくなり、ＭＯＳＦＥＴ Ｑ1のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【００５４】
半導体装置の通常動作に対しては、式（１）よりＭＯＳＦＥＴ Ｑ1のゲート・ドレイン間電圧ＶGDがｎＶFよりも小さいので、ノードＢに接続されたダイオードＤiの直列接続回路はオフ状態として切り離される。また、ＭＯＳＦＥＴ Ｑ1のゲートには、出力バッファとして動作するのに必要なバイアス電圧ＶGが抵抗Ｒを介してＶint（この場合はＶG＝Ｖint）から供給される。
【００５５】
従って、ＭＯＳＦＥＴのスタック構造保護回路は、出力バッファとしての通常動作に何等影響を及ぼすことなく、半導体装置の信頼性保証に対して適切なスナップバック電圧の値を示す、スタック型ＭＯＳトランジスタ保護回路を提供することができる。なお、抵抗Ｒは、外部電源パッド４に高いサージ電圧Ｖが印加され、ダイオードＤiを介して内部電源端子に大電流が流入する際、半導体装置の内部回路を保護するのに役立つ。
【００５６】
次に、第２の実施の形態の第２の具体例として、スイッチ回路５をＭＯＳＦＥＴと抵抗とを用いて構成したスタック型ＭＯＳトランジスタ保護回路について説明する。
【００５７】
図２（ｃ）は、ＰチャネルＭＯＳＦＥＴと抵抗とを用いて、破線の囲みで示すスイッチ回路５ｂを構成した、第２の実施の形態における第２の具体例を示す図である。この保護回路は、半導体装置のＩ／Ｏパッド４と、第１、第２のＭＯＳＦＥＴ Ｑ1、Ｑ2を直列に接続したスタック構造ＭＯＳＦＥＴと、半導体装置の内部電源Ｖint を供給する内部電源端子と、スイッチ動作するＰチャネルＭＯＳＦＥＴ Ｑ3と、抵抗Ｒから構成される。なおＩ／Ｏパッド４には外部電源Ｖextが供給されるものとする。
【００５８】
スイッチ動作するＰチャネルＭＯＳＦＥＴ Ｑ3のしきい値電圧Ｖthは、外部電源電圧Ｖextと内部電源電圧Ｖintから、次の関係式で求められる。
【００５９】
Ｖth＞Ｖext−Ｖint                              …（２）
スイッチ動作するＰチャネルＭＯＳＦＥＴ Ｑ3のしきい値電圧Ｖthが、式（２）を満足するように定められれば、半導体装置の通常動作において、ノードＢにＶextが印加され、ノードＡにＶextよりも低いＶintが印加されても、ＰチャネルＭＯＳＦＥＴ Ｑ3はオフ状態となるので、ＰチャネルＭＯＳＦＥＴ Ｑ3への外部電源電流の流出を防止することができる。
【００６０】
ＰチャネルＭＯＳＦＥＴ Ｑ3を備えたスタック型ＭＯＳトランジスタ保護回路において、Ｉ／Ｏパッド４にＶextに比べて高い短時間のサージ電圧Ｖが印加されれば、先に図７（ｂ）を用いて説明したように、内部電源端子Ｖintは、大きな等価容量Ｃを介して接地されるので、ＰチャネルＭＯＳＦＥＴ Ｑ3はオン状態になる。このとき、ノードＢとノードＡとの間の電位差ＶABは、次のように与えられる。
【００６１】
ＶAB＝（Ｖext−Ｖint）＊ＲON／（ＲON＋Ｒ）        …（３）
ここでＲON（ＲON＜Ｒ）はＰチャネルＭＯＳＦＥＴ Ｑ3のオン抵抗である。
【００６２】
ＲONを抵抗Ｒのインピーダンス値と等価にすることにより、端子Ｂに印加されるサージ電圧Ｖextは分圧されるためＱ1、Ｑ3のゲート酸化膜は保護される。Ｉ／Ｏパッド４にサージ電圧が印加される間ノードＢとノードＡとの間の電位差ＶABは式（３）の値に等しくなるので、
ＶAB＜Ｖext−Ｖint                                …（４）
となるようにすれば、ＭＯＳＦＥＴ Ｑ1のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【００６３】
半導体装置の通常動作に対しては、式（２）よりノードＢに接続されたＰチャネルＭＯＳＦＥＴ Ｑ３はオフ状態として切り離される。またＭＯＳＦＥＴ Ｑ1のゲートには、出力バッファとして動作するのに必要なバイアス電圧ＶGが、抵抗Ｒを介してＶint（この場合はＶG＝Ｖint）から供給される。
【００６４】
従って、図２（ｃ）に示すＭＯＳＦＥＴのスタック構造保護回路は、出力バッファとしての通常動作に何等影響を及ぼすことなく、半導体装置の信頼性保証とＥＳＤ耐性を両立できるスタック型ＭＯＳトランジスタ保護回路を提供することが可能になる。なお、抵抗Ｒは、外部電源パッド１に高いサージ電圧Ｖが印加され、ＰチャネルＭＯＳＦＥＴ Ｑ3を介して内部電源端子に大電流が流入する際、内部回路を保護するのに役立つ。図２（ａ）、図２（ｂ）及び図２（ｃ）に示すスタック型ＭＯＳトランジスタ保護回路サージ吸収波形は、先に図１（ｃ）に示したサージ吸収波形と同様である。
【００６５】
このように、Ｉ／Ｏパッド４に高いサージ電圧が印加されても、ノードＡの電位はノードＢの電位に追随し、ノードＢとノードＡの電位差ＶABは常に一定値にされるので、Ｑ1のゲート酸化膜の破壊が防止される。
【００６６】
次に図３（ａ）、図３（ｂ）を用いて第３の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路の構造について説明する。図３（ａ）、図３（ｂ）にクランプダイオードと抵抗Ｒとが形成される領域の断面構造と平面図が、一例として示されている。なお、図３（ａ）は、図３（ｂ）のＡ−Ａ断面図である。Ｎウエル上に１個のＰＮ接合ダイオードが形成される場合について説明する。
【００６７】
図３（ａ）に示すように、Ｐ型シリコン基板１１に抵抗Ｒの主体をなすＮウエル１２を形成し、その一方にＰ型拡散層１３を設けることにより、抵抗Ｒの一方の電極に接続されたＰＮ接合からなるダイオードを形成する。なお、このダイオードを取り囲むように、Ｎ型拡散層１４を形成する。このＮ型拡散層１４は、抵抗Ｒとダイオードのカソードとを接続する一方のオーミックコンタクトであって、抵抗Ｒの値を精度良く設計値に近付ける効果がある。
【００６８】
また、Ｎウエル１２にＮ型拡散層１５を設け、抵抗Ｒの他方のオーミックコンタクトを形成する。さらに高いサージ電圧が加わるＮウエル１２とＰ型シリコン基板１１との間のＰＮ接合分離特性を向上させるため、このＮウエル１２を取り巻くようにチャネルカット用のＰ型拡散層（ガードリング）１６を形成する。このＰ型拡散層１６により、Ｐ型シリコン基板の上面に広がりやすいＮ型反転層が遮断され、高電圧におけるＮウエル１２の分離特性を向上することができる。
【００６９】
ここで１７はＰ型拡散層１６に設けたガードリングの電極、１８は図２（ｂ）のノードＢの電極、１９はノードＡの電極、２０は内部電源Ｖintにつながる電極である。図３（ｂ）にこれらの構造の平面図が示されている。なお、１１ａはシリコン基板１１の表面を覆う絶縁膜である。
【００７０】
次に、図４を用いて半導体装置の入出力部における第４の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路の具体的な適用例について説明する。第４の実施の形態では、半導体装置のＩ／Ｏパッドと内部回路との間に接続される本発明の保護回路の種々の組み合わせについて説明する。
【００７１】
図４において、破線の囲み２１における実線部で示す入力回路は、図１（ｂ）で説明したクランプダイオードＤを備えるサージ保護回路である。破線の囲み２２に示す出力回路は、ＭＯＳＦＥＴ Ｑ1′Ｑ2′、ダイオードＤ′及び抵抗Ｒ′からなる出力バッファ機能を備える保護回路である。なお、６ａは、前段の出力バッファを示す。
【００７２】
破線の囲み２３に示す内部回路は、Ｉ／Ｏパッドと内部回路との接続端子8が、オペアンプ6を介して接続される例が示されている。このオペアンプ６には、Ｉ／Ｏパッドからのサージの侵入を防護するため一方の入力端子に保護抵抗Ｒ″が配置され、他方の入力端子にはレファレンス電圧Ｖref が印加される。
【００７３】
例えば端子８に接続される内部回路に対して、入力回路２１の実線部に示すＥＳＤ等に対するサージ保護回路を組み合わせることにより内部回路に対する良好なサージ防護機能を達成することができる。
【００７４】
このとき入力回路２１の破線で示すように、抵抗Ｒと内部電源端子Ｖintを接続すれば、入力回路２１は、サージ防護機能を備えた入力バッファとして用いることができる。また、入力バッファとして動作する入力回路２１と、出力バッファとして動作する出力回路２２において、抵抗Ｒ、Ｒ′と内部電源端子Ｖintとを共通化して、Ｉ／Ｏパッドに接続された入出力バッファとしての機能と、Ｉ／Ｏパッドから進入するＥＳＤ等に対するサージ保護機能とを兼ね備えるようにしても良い。なお、図４ではダイオードＤ、Ｄ′が単数の場合を示したが、ダイオードＤ、Ｄ′が複数でも同様の組み合わせが可能なことはいうまでもない。
【００７５】
次に、図５を用いて、スタック型ＭＯＳトランジスタ保護回路における、ＭＯＳＦＥＴ Ｑ1、Ｑ2の構成上の問題について説明する。ＭＯＳＦＥＴ Ｑ1、Ｑ2は大きなサージ電流を吸収しなければならないので、数１００μｍのゲート幅が必要であるが、一方、ゲート幅を大きくすれば、寄生抵抗成分等による素子定数の不均一性から部分的なゲート破壊を生じ、良好なサージ防護特性が得られない。
【００７６】
この問題を回避するため、図５に示すように、Ｑ1、Ｑ2をゲート幅１０μｍ程度の、多数の並列接続されたＭＯＳＦＥＴに分割する。このようにすれば、Ｉ／ＯパッドからダイオードＤを介してノードＡに進入したサージ電流は、ゲート幅の小さい多数のＭＯＳＦＥＴからなるＱ1に分散して均一に流れるので、Ｑ1自身のサージ耐量を改善することができる。なお、このとき、Ｑ1とＱ2のノードＮは共通ノードとして互いに接続される。
【００７７】
次に、図６を用いて、第５の実施の形態に係る相補型ＭＯＳトランジスタ保護回路の構成について説明する。例えば、内部電源Ｖintと、接地電位ＧＮＤを用いて形成されたＣＭＯＳ型半導体装置において、本発明のサージ防護回路を適用しようとすれば、基本的には第１乃至第４の実施の形態で説明したＮチャネルＭＯＳＦＥＴ側のサージ防護回路と、これを反転したＰチャネル側のサージ防護回路とを共通ドレインで接続すればよい。
【００７８】
図６は、相補型ＭＯＳトランジスタ保護回路の構成例を示す図である。図６に示す保護回路は、ＮチャネルＭＯＳＦＥＴ Ｑ1、Ｑ2と、ＰチャネルＭＯＳＦＥＴ Ｑ3、Ｑ4と、ダイオードＤ1、Ｄ2と、抵抗Ｒ1、Ｒ2と、外部電源Ｖextと、内部電源Ｖint1、Ｖint2から構成される。
【００７９】
図６に示す保護回路は、一例として図の破線に示すように、Ｑ1、Ｑ3のゲートバイアスがＶint1及びint2と抵抗Ｒ1、Ｒ2で与えられている。このように、ＥＳＤ保護回路（破線部がない場合）と出力バッファ回路（破線部がある場合）とを同一回路形式で構成することができる。一方、ＥＳＤ保護回路のみの目的に対しては、Ｑ1、Ｑ3のゲート端子はＶint1、Ｖint2に接続しない回路形式（破線部がない場合）で十分である。
【００８０】
なお、図６に示す保護回路を相補型の出力バッファとして用いる場合には、
２４、２５を介してＱ2、Ｑ4のゲートに相補信号が入力され、Ｑ1、Ｑ3の共通ドレインに接続されたＩ／Ｏパッドから信号が出力される。
【００８１】
次に、図６に示す保護回路の動作について説明する。単数又は複数のダイオードＤ1、Ｄ2を備えた相補型ＭＯＳトランジスタ保護回路において、Ｉ／Ｏパッドに正のサージ電圧が印加されれば、ＮチャネルＭＯＳＦＥＴ Ｑ1、Ｑ2のスナップバック特性によりサージ電圧が吸収され、ダイオードＤ1によりＱ1のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【００８２】
また、Ｉ／Ｏパッドに負のサージ電圧が印加されればＰチャネルＭＯＳＦＥＴＱ3、Ｑ4のスナップバック特性によりサージ電圧が吸収され、ダイオードＤ2によりＱ3のドレイン端におけるゲート酸化膜の破壊を防止することができる。
【００８３】
また、ダイオードＤ1、Ｄ2はＶext、Ｖint1、Ｖint2により複数段で構成される場合がある。この際ダイオードＤ1、Ｄ2の段数ｎ１、ｎ２は、ｎ１＞（Ｖext−Ｖint1）／ＶF、ｎ２＞（Ｖint2−０）／ＶFをみたす必要がある。
【００８４】
相補型半導体装置の通常動作に対しては、ダイオードＤ1、Ｄ2はＱ1、Ｑ3のゲートから切り離され、また、Ｑ1、Ｑ3のゲートには、出力バッファとして動作するのに必要なバイアス電圧が、Ｖint1、Ｖint2から供給されるので、図６に示す相補型ＭＯＳトランジスタ保護回路は、出力バッファとしての通常動作に何等影響を及ぼすことなく、相補型半導体装置のＴＤＤＢ、ＨＣＩ信頼性保証とＥＳＤ耐性を両立させることができる。
【００８５】
なお、抵抗Ｒ1、Ｒ2は、ダイオードＤ1、Ｄ2のクランプ特性を安定化させ、過大電流を防止してＤ1、Ｄ2の破壊を防ぐ効果がある。またＩ／Ｏパッドに高いサージ電圧が印加され、ダイオードＤ1、Ｄ2を介して内部電源端子Ｖint1、Ｖint2に大電流が流入する際、内部回路を保護するのに役立つ。
【００８６】
なお本発明は上記の実施の形態に限定されることはない。例えば第１乃至第５の実施の形態において、保護抵抗Ｒの代わりに、複数の抵抗からなる抵抗回路、またはインピーダンス素子を用いることができる。また、第２の実施の形態で述べたように、ダイオードの代わりに、例えばＭＯＳＦＥＴからなるスイッチング素子を用いることができる。
【００８７】
また、第４の実施の形態で説明したように、第１乃至第５の実施の形態は、必ずしも外部電源パッドやＩ／Ｏパッドに限定して適用されるものではなく、一般に外来サージの進入の恐れがある部分に適用することができる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００８８】
【発明の効果】
上述したように本発明のスタック型ＭＯＳトランジスタ保護回路によれば、従来ゲート酸化膜の破壊を生じやすい第１のＭＯＳＦＥＴのゲート・ドレイン間にダイオード又はＭＯＳＦＥＴスイッチを接続することにより、半導体集積回路の信頼性保証に対して適切なスナップバック電圧の値を示し、かつ、ゲート酸化膜の破壊を回避することが可能な保護回路を提供することが可能になる。
【００８９】
また、本発明の保護回路によれば、半導体集積回路の通常動作に際して保護回路の電流が遮断され、ゲート酸化膜に一定値以上の電圧が加わる恐れがないので、ＨＣＩやＴＤＤＢ等の信頼性上の問題を生じることもない。
【図面の簡単な説明】
【図１】第１の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路の構成と特性を示す図であって、
（ａ）は、第１の実施の形態に係る保護回路の基本構成を示す図。
（ｂ）は、ダイオードを用いた保護回路の構成を示す図。
（ｃ）は、保護回路のサージ吸収波形を示す図。
【図２】第２の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路の構成と特性を示す図であって、
（ａ）は、第２の実施の形態に係る保護回路の基本構成を示す図。
（ｂ）は、ダイオードと抵抗を用いた保護回路の構成を示す図。
（ｃ）は、ＭＯＳトランジスタと抵抗を用いた保護回路の構成を示す図。
【図３】第３の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路の構造を示す図であって、
（ａ）は、スイッチ（クランプ）素子部の構成を示す断面図。
（ｂ）は、スイッチ（クランプ）素子部の構成を示す平面図。
【図４】第４の実施の形態に係るＭＯＳトランジスタ保護回路の適用例を示す図。
【図５】第４の実施の形態に係るスタック型ＭＯＳトランジスタ保護回路におけるＭＯＳトランジスタＱ1、Ｑ2の構成を示す図。
【図６】第５の実施の形態に係る相補型ＭＯＳトランジスタ保護回路の構成を示す図。
【図７】従来のスタック型ＭＯＳトランジスタ保護回路の構成と等価回路及び特性を示す図であって、
（ａ）は、通常動作における回路構成を示す図。
（ｂ）は、サージ電圧印加時の等価回路を示す図。
（ｃ）は、スタック構造と１段構造のＭＯＳトランジスタ保護回路のスナップバック特性を比較する図。
【符号の説明】
１…外部電源パッド
２、２ａ…内部電源端子
３…クランプ回路
３ａ…ダイオードクランプ回路
４…Ｉ／Ｏパッド
５…スイッチ回路
５ａ…ダイオードと抵抗からなるスイッチ回路
５ｂ…ＭＯＳＦＥＴと抵抗からなるスイッチ回路
６…オペアンプ
６ａ…前段出力バッファ
７…レファレンス電圧端子
８…内部回路接続端子
１０…ゲート酸化膜破壊部
１１…Ｐ型シリコン基板
１１ａ…絶縁膜
１２…Ｎウエル
１３、１６…Ｐ型拡散層
１４、１５…Ｎ型拡散層
１７…ガードリング
１８…電極Ｂ
１９…電極Ａ
２０…電極Ａ′
２１…入力回路
２２…出力回路
２３…内部回路
２４、２５…相補信号入力端子
【図１】
0003926975.tif 000002
【図２】
0003926975.tif 000003
【図３】
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【図４】
0003926975.tif 000005
【図５】
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【図６】
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【図７】
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