(57)【特許請求の範囲】
【請求項１】
第一の電源の電圧レベルから第二の電源の電圧レベルにデータを変換するレベルシフタと、
前記レベルシフタから供給されたデータをバッファリングする第二の電源で動作するインバータと、
前記インバータの出力データが供給されて、オープンドレインの端子からデータが出力される第二の電源で動作する第一のＭＯＳトランジスタと、
前記インバータの初段の入力にドレインが接続され、ゲートに入力される制御信号に応じて前記レベルシフタから前記インバータにデータを転送することを制御する第二のＭＯＳトランジスタと、
前記第二のＭＯＳトランジスタのオン／オフを制御するオン／オフ制御部と、
前記第二の電源が前記第一の電源より先に上昇し始めたとき、前記第一の電源電圧が上昇し所定の電源電圧に達するまでの起動時間において、前記第二のＭＯＳトランジスタをオンに設定して、前記レベルシフタの出力をローレベルに固定し、前記第一のＭＯＳトランジスタの出力をオープンにするオン時間制御部と
を有するデータ出力回路。
【請求項２】
第一の電源レベルから第二の電源レベルにデータを変換するレベルシフタと、
前記レベルシフタから供給されたデータをバッファリングする第二の電源で動作するインバータと、
前記インバータの出力データが供給されて、オープンドレインの端子からデータが出力される第二の電源で動作する第一のＮＭＯＳトランジスタと、
前記インバータの初段の入力にドレインが接続され、ゲート入力の制御信号に応じて前記レベルシフタから前記インバータにデータを転送することを制御する第二のＮＭＯＳトランジスタと、
前記第二の電源に接続されたＭＯＳダイオードのカソードにソースが接続され、ゲートが前記第一の電源に接続された第一のＰＭＯＳトランジスタと、
前記第一のＰＭＯＳトランジスタのドレインにドレインが接続され、ゲートが前記第一の電源に接続され、ソースが基準電位に接続された第三のＮＭＯＳトランジスタとを有し、前記第二の電源が前記第一の電源より先に上昇し始めたとき、該第一の電源電圧が上昇し前記第三のＮＭＯＳトランジスタのゲートが所定の電源電圧に達するまでの起動時間において、前記第二のＮＭＯＳトランジスタをオンに設定して、前記レベルシフタの出力をローレベルに固定し、前記第一のＮＭＯＳトランジスタの出力をオープンにするオン時間制御部と、
ゲートが前記第三のＮＭＯＳトランジスタのドレインに接続され、ソースが前記基準電位に接続された第四のＮＭＯＳトランジスタと、ソースが前記第二の電源に接続されゲートが前記第四のＮＭＯＳトランジスタのドレインに接続された第二のＰＭＯＳトランジスタと、ソースが前記第二のＰＭＯＳトランジスタのドレインに接続されゲートが前記第一の電源に接続された第三のＰＭＯＳトランジスタと、ソースが前記第三のＰＭＯＳトランジスタのドレインに接続されゲートが前記第一の電源に接続された第四のＰＭＯＳトランジスタと、ドレインが前記第四のＰＭＯＳトランジスタのドレインと前記第二のＮＭＯＳトランジスタのゲートに接続されゲートが前記第一の電源に接続されソースが前記基準電位に接続された第五のＮＭＯＳトランジスタとを有し、前記第五のＮＭＯＳトランジスタのドレイン出力に応じて前記第二のＮＭＯＳトランジスタをオン／オフ制御するオン／オフ制御部と
を有するデータ出力回路。
【請求項３】
前記オン／オフ制御部はバッファ回路を有し、該バッファ回路は、ソースが前記第二の電源に接続されゲートが前記第五のＮＭＯＳトランジスタのドレインに接続された第五のＰＭＯＳトランジスタと、ソースが前記第五のＰＭＯＳトランジスタのドレインに接続されゲートが前記第五のＮＭＯＳトランジスタのドレインに接続された第六のＰＭＯＳトランジスタと、ドレインが前記第六のＰＭＯＳトランジスタのドレインに接続されゲートが前記第五のＮＭＯＳトランジスタのドレインに接続されソースが前記基準電位に接続された第六のＮＭＯＳトランジスタとを有し、前記第四のＰＭＯＳトランジスタと前記第五のＮＭＯＳトランジスタのドレイン共通接続点から出力された電圧を増幅して前記第二のＰＭＯＳトランジスタのゲートに帰還する
請求項２記載のデータ出力回路。
【請求項４】
論理演算を実行するロジック回路と、前記ロジック回路を駆動する第一の電源がオンされることにより活性化され、前記ロジック回路から入力されたデータをバッファリングする第一の内部回路と、前記第一の電源と異なる第二の電源がオンされることにより活性化され、前記第一の内部回路によりバッファリングされたデータをバッファリングして外部へ出力する第二の内部回路とを含む集積回路であって、
前記第一の内部回路は第一の電源レベルから第二の電源レベルにデータを変換するレベルシフタを有し、
前記第二の内部回路は前記レベルシフタから供給されたデータをバッファリングする第二の電源で動作するインバータを有し、
前記集積回路は、
前記インバータの出力データが供給されて、オープンドレインの端子からデータが出力される第二の電源で動作する第一のＭＯＳトランジスタとを有し、
前記第二の内部回路は、
前記インバータの初段の入力にドレインが接続され、ゲートに入力される制御信号に応じて前記レベルシフタから前記インバータにデータを転送することを制御する第二のＭＯＳトランジスタと、
前記第二のＭＯＳトランジスタのオン／オフを制御するオン／オフ制御部と、
前記第二の電源が前記第一の電源より先に上昇し始めたとき、前記第一の電源電圧が上昇し所定の電源電圧に達するまでの起動時間において、前記第二のＭＯＳトランジスタをオンに設定して、前記レベルシフタの出力をローレベルに固定し、前記第一のＭＯＳトランジスタの出力をオープンにするオン時間制御部からなるリセット回路を有する
集積回路。
【請求項５】
論理演算を実行するロジック回路と、前記ロジック回路を駆動する第一の電源がオンされることにより活性化され、前記ロジック回路から入力されたデータをバッファリングする第一の内部回路と、前記第一の電源と異なる第二の電源がオンされることにより活性化され、前記第一の内部回路によりバッファリングされたデータをバッファリングして外部へ出力する第二の内部回路とを含む集積回路であって、
第一の電源レベルから第二の電源レベルにデータを変換するレベルシフタと、
前記レベルシフタから供給されたデータをバッファリングする第二の電源で動作するインバータと、
前記インバータの出力データが供給されて、オープンドレインの端子からデータが出力される第二の電源で動作する第一のＮＭＯＳトランジスタと、
前記インバータの初段の入力にドレインが接続され、ゲート入力の制御信号に応じて前記レベルシフタから前記インバータにデータを転送することを制御する第二のＮＭＯＳトランジスタと、
前記第二の電源に接続されたＭＯＳダイオードのカソードにソースが接続され、ゲートが前記第一の電源に接続された第一のＰＭＯＳトランジスタと、
前記第一のＰＭＯＳトランジスタのドレインにドレインが接続され、ゲートが前記第一の電源に接続され、ソースが基準電位に接続された第三のＮＭＯＳトランジスタとを有し、前記第二の電源が前記第一の電源より先に上昇し始めたとき、該第一の電源電圧が上昇し前記第三のＮＭＯＳトランジスタのゲートが所定の電源電圧に達するまでの起動時間において、前記第二のＮＭＯＳトランジスタをオンに設定して、前記レベルシフタの出力をローレベルに固定し、前記第一のＮＭＯＳトランジスタの出力をオープンにするオン時間制御部と、
ゲートが前記第三のＮＭＯＳトランジスタのドレインに接続され、ソースが前記基準電位に接続された第四のＮＭＯＳトランジスタと、ソースが前記第二の電源に接続されゲートが前記第四のＮＭＯＳトランジスタのドレインに接続された第二のＰＭＯＳトランジスタと、ソースが前記第二のＰＭＯＳトランジスタのドレインに接続されゲートが前記第一の電源に接続された第三のＰＭＯＳトランジスタと、ソースが前記第三のＰＭＯＳトランジスタのドレインに接続されゲートが前記第一の電源に接続された第四のＰＭＯＳトランジスタと、ドレインが前記第四のＰＭＯＳトランジスタのドレインと前記第二のＮＭＯＳトランジスタのゲートに接続されゲートが前記第一の電源に接続されソースが前記基準電位に接続された第五のＮＭＯＳトランジスタとを有し、前記第五のＮＭＯＳトランジスタのドレイン出力に応じて前記第二のＮＭＯＳトランジスタをオン／オフ制御するオン／オフ制御部とを有する
集積回路。
【請求項６】
前記オン／オフ制御部はバッファ回路を有し、該バッファ回路は、ソースが前記第二の電源に接続されゲートが前記第五のＮＭＯＳトランジスタのドレインに接続された第五のＰＭＯＳトランジスタと、ソースが前記第五のＰＭＯＳトランジスタのドレインに接続されゲートが前記第五のＮＭＯＳトランジスタのドレインに接続された第六のＰＭＯＳトランジスタと、ドレインが前記第六のＰＭＯＳトランジスタのドレインに接続されゲートが前記第五のＮＭＯＳトランジスタのドレインに接続されソースが前記基準電位に接続された第六のＮＭＯＳトランジスタとを有し、前記第四のＰＭＯＳトランジスタと前記第五のＮＭＯＳトランジスタのドレイン共通接続点から出力された電圧を増幅して前記第二のＰＭＯＳトランジスタのゲートに帰還する
請求項５記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを出力するデータ出力回路とそれを備えた集積回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の情報処理装置の構成を示すブロック図である。図２に示される情報処理装置では、複数の集積回路（ＩＣ）１〜３がバス４により相互接続され、さらにバス４にはバス４の電位を監視するモニタ５が接続される。また、バス４にはプルアップ抵抗７を介して電源ノードが接続される。
【０００３】
上記のような構成を有する情報処理装置では、バス４の電位がプルアップ抵抗７により常時ハイレベルに吊り上げられ、いずれかのＩＣ１〜３よりロウレベルのデータが出力された場合においてバス４の電位が降下する。ここで、モニタ５はバス４の該電位降下を検知して、予め決められた動作を実行する。
【０００４】
図３は、図２に示されたＩＣ１の構成を示す図である。なお、図２に示されたＩＣ２，３はＩＣ１と同様な構成を有する。図３に示されるように、ＩＣ１はロジック回路９と、ロジック回路９に隣接するよう配設されロジック回路９で生成されたデータを外部出力する複数のデータ出力回路１０とを含む。
【０００５】
ここで、近年のＩＣ１〜３においては、消費電力及びノイズを低減するため電源が複数に分離され、データ出力回路１０にはしばしばレベルシフタが内蔵される。このとき例えば、該レベルシフタを有すると共に、出力ノードがＮチャネルＭＯＳトランジスタを介して接地ノードに接続されたいわゆるＮチャネルオープンドレインのデータ出力回路１０では、該ＩＣ１〜３がオフ状態からオン状態に遷移する際における電源投入順が問題となる場合がある。
【０００６】
すなわち、上記においてデータ出力回路１０へ高い電圧を供給する電源がオンされた後に、ＩＣ１内部のロジック回路９へ相対的に低い電圧を供給する電源がオンされた場合には、該ロジック回路９における電圧が上昇するまでの間にデータ出力回路１０が誤ってロウレベルのデータを出力してしまう可能性があるという問題がある。
【０００７】
以下において、該誤動作について詳しく説明する。図４は、図３に示されたデータ出力回路１０の構成を示す回路図である。図４に示されるように、従来のデータ出力回路１０は、レベルシフタＬＳ１とインバータＩＶ１，ＩＶ３，ＩＶ４とＮチャネルＭＯＳトランジスタＮＴ３及び配線ノードＬ３〜Ｌ５を備え、レベルシフタＬＳ１はインバータＩＶ２とＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ４及び配線ノードＬ１，Ｌ２を含む。
【０００８】
なお、インバータＩＶ１，ＩＶ２はロジック回路９用の電源電圧ＶＤＬと接地電圧との間で動作し、インバータＩＶ３，ＩＶ４はデータ出力回路１０用の電源電圧ＶＤＨと接地電圧との間で動作する。また、レベルシフタＬＳ１は電源電圧ＶＤＨと接地電圧との間で動作する。
【０００９】
上記のような構成を有するデータ出力回路１０では、ロジック回路９において生成された信号ＳｉｎがインバータＩＶ１へ入力され、レベルシフタＬＳ１においてレベル変換された後にＮチャネルＭＯＳトランジスタＮＴ３のゲートへ供給される。ここで、該ゲートへ供給された電圧に応じて、ＮチャネルＭＯＳトランジスタＮＴ３のドレインからＩＣの外へ信号ＳＯＵＴが出力される。
【００１０】
上記のデータ出力回路１０において、ロジック回路９用の電源がオフするとき、配線ノードＬ１，Ｌ２の電位はロウレベルとなる。ここで、データ出力回路１０用の電源電圧ＶＤＨが接地レベルに近い状態であるときに、データ出力回路１０用の電源がロジック回路９用の電源よりも先にオンすると、レベルシフタＬＳ１の出力は不安定なものとなり、ＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２がオンして出力ノード（配線ノードＬ３）の電位がインバータＩＶ３のしきい値を超えることがある。
【００１１】
このような場合には、配線ノードＬ４の電位はロウレベルとなり、配線ノードＮ５の電位はハイレベルとなるため、ＮチャネルＭＯＳトランジスタＮＴ３のゲートにハイレベルの電圧が供給されオンする。従って、このときデータ出力回路１０からはロウレベルの信号ＳＯＵＴが誤って出力されてしまうことになる。
【００１２】
【発明が解決しようとする課題】
本発明は、上記のような問題を解消するためになされたもので、動作の信頼性が高められたデータ出力回路とそれを備えた集積回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の目的は、第一の電源の電圧レベルから第二の電源の電圧レベルにデータを変換するレベルシフタと、前記レベルシフタから供給されたデータをバッファリングする第二の電源で動作するインバータと、前記インバータの出力データが供給されて、オープンドレインの端子からデータが出力される第二の電源で動作する第一のＭＯＳトランジスタと、前記インバータの初段の入力にドレインが接続され、ゲートに入力される制御信号に応じて前記レベルシフタから前記インバータにデータを転送することを制御する第二のＭＯＳトランジスタと、前記第二のＭＯＳトランジスタのオン／オフを制御するオン／オフ制御部と、前記第二の電源が前記第一の電源より先に上昇し始めたとき、前記第一の電源電圧が上昇し所定の電源電圧に達するまでの起動時間において、前記第二のＭＯＳトランジスタをオンに設定して、前記レベルシフタの出力をローレベルに固定し、前記第一のＭＯＳトランジスタの出力をオープンにするオン時間制御部とを有するデータ出力回路を提供することにより達成される。
【００１４】
このような手段によれば、第二の電源がオンすることによってインバータが活性化されてもレベルシフタの動作が安定していない場合には、レベルシフタの動作が安定するまでの間、第二のＮＭＯＳトランジスタがインバータへ所定の信号を供給するため、第二の電源が第一の電源より先に投入された場合においても、インバータから誤った外部出力がなされることが回避される。
【００１５】
ここで、例えばレベルシフタは、入力されたデータの信号レベルを変換してインバータへ供給するレベルシフト回路を含むものとされ、インバータは、ゲートに供給された電圧に応じてドレインよりデータを外部へ出力するトランジスタを含むものが考えられる。
【００１６】
また、上記作用は第一及び第二の電源を投入する際に、データ出力回路自身によって奏されることが好ましいため、第二のＮＭＯＳトランジスタは、第一の電源及び第二の電源のみにより駆動されるものとされる。
【００１７】
また、本発明の目的は、論理演算を実行するロジック回路と、前記ロジック回路を駆動する第一の電源がオンされることにより活性化され、前記ロジック回路から入力されたデータをバッファリングする第一の内部回路と、前記第一の電源と異なる第二の電源がオンされることにより活性化され、前記第一の内部回路によりバッファリングされたデータをバッファリングして外部へ出力する第二の内部回路とを含む集積回路であって、  第一の電源レベルから第二の電源レベルにデータを変換するレベルシフタと、前記レベルシフタから供給されたデータをバッファリングする第二の電源で動作するインバータと、前記インバータの出力データが供給されて、オープンドレインの端子からデータが出力される第二の電源で動作する第一のＮＭＯＳトランジスタと、前記インバータの初段の入力にドレインが接続され、ゲート入力の制御信号に応じて前記レベルシフタから前記インバータにデータを転送することを制御する第二のＮＭＯＳトランジスタと、前記第二の電源に接続されたＭＯＳダイオードのカソードにソースが接続され、ゲートが前記第一の電源に接続された第一のＰＭＯＳトランジスタと、前記第一のＰＭＯＳトランジスタのドレインにドレインが、ゲートが前記第一の電源に接続された第二のＰＭＯＳトランジスタと、前記第二のＰＭＯＳトランジスタのドレインにドレインが接続され、ゲートが前記第一の電源に接続され、ソースが基準電位に接続された第三のＮＭＯＳトランジスタとを有し、前記第二の電源が前記第一の電源より先に上昇し始めたとき、該第一の電源電圧が上昇し前記第三のＮＭＯＳトランジスタのゲートが所定の電源電圧に達するまでの起動時間において、前記第二のＮＭＯＳトランジスタをオンに設定して、前記レベルシフタの出力をローレベルに固定し、前記第一のＭＯＳトランジスタの出力をオープンにするオン時間制御部と、ゲートが前記第三のＮＭＯＳトランジスタのドレインに接続され、ソースが前記基準電位に接続された第四のＮＭＯＳトランジスタと、ソースが前記第二の電源に接続されゲートが前記第四のＮＭＯＳトランジスタのドレインに接続された第三のＰＭＯＳトランジスタと、ソースが前記第三のＰＭＯＳトランジスタのドレインに接続されゲートが前記第一の電源に接続された第四のＰＭＯＳトランジスタと、ソースが前記第四のＰＭＯＳトランジスタのドレインに接続されゲートが前記第一の電源に接続された第五のＰＭＯＳトランジスタと、ドレインが前記第五のＰＭＯＳトランジスタのドレインと前記第二のＮＭＯＳトランジスタのゲートに接続されソースが前記基準電位に接続された第五のＮＭＯＳトランジスタとを有し、前記第五のＮＭＯＳトランジスタのドレイン出力に応じて前記第二のＭＯＳトランジスタをオン／オフ制御するオン／オフ制御部とを有し、前記第五のＮＭＯＳトランジスタのドレイン出力に応じて前記第二のＭＯＳトランジスタをオン／オフ制御するオン／オフ制御部からなるリセット回路を有する集積回路を提供することにより達成される。
【００１８】
このような手段によれば、第二の電源がオンすることによって第二の内部回路が活性化されても第一の内部回路の動作が安定していない場合には、第一の内部回 路の動作が安定するまでの間、第二のＮＭＯＳトランジスタが第二の内部回路へ所定の信号を供給するため、第二の電源が第一の電源より先に投入された場合においても、集積 回路から誤った外部出力がなされることが回避される。
【００１９】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２０】
図１は、本発明の実施の形態に係るデータ出力回路２０の構成を示す回路図である。なお、本データ出力回路２０は、図３に示されたデータ出力回路１０と同様に、例えばロジック回路９と共に集積回路１に内蔵され、集積回路１の外部とロジック回路９との間においてデータを受け渡す。
【００２１】
図１に示されるように、本実施の形態に係るデータ出力回路２０は、レベルシフタＬＳ１とリセット回路ＲＳ、インバータＩＶ１，ＩＶ３，ＩＶ４、ＮチャネルＭＯＳトランジスタＮＴ３及び配線ノードＬ３〜Ｌ５を備え、レベルシフタＬＳ１はインバータＩＶ２とＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２、ＰチャネルＭＯＳトランジスタＰＴ１〜ＰＴ４及び配線ノードＬ１，Ｌ２を含む。
【００２２】
また、リセット回路ＲＳはオン／オフ制御部ＲＳ１とオン時間制御部ＲＳ３、及びＮチャネルＭＯＳトランジスタＮＴ４を含み、オン時間制御部ＲＳ３はＮチャネルＭＯＳトランジスタＮＴ８とＰチャネルＭＯＳトランジスタＰＴ１０〜ＰＴ１２を含む。
【００２３】
また、オン／オフ制御部ＲＳ１はバッファ回路ＲＳ２とＮチャネルＭＯＳトランジスタＮＴ５，ＮＴ７、及びＰチャネルＭＯＳトランジスタＰＴ５〜ＰＴ７を含む。さらに、バッファ回路ＲＳ２はＮチャネルＭＯＳトランジスタＮＴ６とＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ９を含む。なお、バッファ回路ＲＳ２に含まれるＮチャネルＭＯＳトランジスタＮＴ６とＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ９のしきい値は、リセット回路ＲＳを構成する他のトランジスタのしきい値に比して低い値とされる。
【００２４】
ここで、配線ノードＬ３と接地ノードとの間にはＮチャネルＭＯＳトランジスタＮＴ４が接続され、ＮチャネルＭＯＳトランジスタＮＴ４のゲートにはオン／オフ制御部ＲＳ１が接続される。また、オン／オフ制御部ＲＳ１に含まれたＮチャネルＭＯＳトランジスタＮＴ７のゲートにはオン時間制御部ＲＳ３が接続される。
【００２５】
また、オン／オフ制御部ＲＳ１に含まれたＮチャネルＭＯＳトランジスタＮＴ５及びＰチャネルＭＯＳトランジスタＰＴ５〜ＰＴ７は縦続接続され、ＮチャネルＭＯＳトランジスタＮＴ５とＰチャネルＭＯＳトランジスタＰＴ７とが接続される中間ノードがＮチャネルＭＯＳトランジスタＮＴ４のゲートに接続される。
【００２６】
ここで、ＮチャネルＭＯＳトランジスタＮＴ５及びＰチャネルＭＯＳトランジスタＰＴ６，ＰＴ７のゲートにはロジック回路用の電源電圧が供給され、ＰチャネルＭＯＳトランジスタＰＴ５のソースにはデータ出力用の電源電圧ＶＤＨが供給される。また、ＰチャネルＭＯＳトランジスタＰＴ５のゲートはＮチャネルＭＯＳトランジスタＮＴ７のドレインに接続される。
【００２７】
一方、バッファ回路ＲＳ２に含まれたＮチャネルＭＯＳトランジスタＮＴ６とＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ９は縦続接続され、ＮチャネルＭＯＳトランジスタＮＴ６とＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ９のゲートはそれぞれＮチャネルＭＯＳトランジスタＮＴ４のゲートに接続される。また、ＰチャネルＭＯＳトランジスタＰＴ８のソースには電源電圧ＶＤＨが供給され、ＮチャネルＭＯＳトランジスタＮＴ６とＰチャネルＭＯＳトランジスタＰＴ９とが接続される中間ノードがＮチャネルＭＯＳトランジスタＮＴ７のドレインに接続される。
【００２８】
また、オン時間制御部ＲＳ３に含まれたＮチャネルＭＯＳトランジスタＮＴ８とＰチャネルＭＯＳトランジスタＰＴ１０〜ＰＴ１２は縦続接続され、ＮチャネルＭＯＳトランジスタＮＴ８とＰチャネルＭＯＳトランジスタＰＴ１２とが接続される中間ノードがＮチャネルＭＯＳトランジスタＮＴ７のゲートに接続される。さらに、ＰチャネルＭＯＳトランジスタＰＴ１０，ＰＴ１１はそれぞれダイオード接続されると共に、ＰチャネルＭＯＳトランジスタＰＴ１０のソースには電源電圧ＶＤＨが供給され、ＮチャネルＭＯＳトランジスタＮＴ８及びＰチャネルＭＯＳトランジスタＰＴ１２のゲートには共に電源電圧ＶＤＬが供給される。
【００２９】
上記のような構成を有するデータ出力回路２０においては、まずデータ出力回路２０用の電源が投入されて電源電圧ＶＤＨが先に上昇し始めたとき、ロジック回路用の電源電圧ＶＤＬが十分上昇するまでの起動時間において、リセット回路ＲＳによりレベルシフタＬＳ１の出力ノード（配線ノードＬ３）がロウレベルに固定される。
【００３０】
これより、該起動時間においてはインバータＩＶ３，ＩＶ４及びＮチャネルＭＯＳトランジスタＮＴ３の動作が安定すると共に、データ出力回路２０の出力ノードはハイインピーダンス状態とされるため、データ出力回路２０の誤動作が回避される。
【００３１】
以下において、図１に示された本実施の形態に係るデータ出力回路２０の動作を詳しく説明する。
【００３２】
オン／オフ制御部ＲＳ１はＮチャネルＭＯＳトランジスタＮＴ４のオン／オフを制御し、オン時間制御部ＲＳ３はＮチャネルＭＯＳトランジスタＮＴ４がオン状態となる時間を制御する。
【００３３】
ここで、データ出力回路２０用の電源が先に投入されて電源電圧ＶＤＨが上昇すると共に、ロジック回路用の電源電圧ＶＤＬは接地レベルに近い場合を考える。このとき、オン時間制御部ＲＳ３における出力ノード（配線ノードＬ９）の電位は、ＰチャネルＭＯＳトランジスタＰＴ１０，ＰＴ１１のしきい値電圧をＶｔｈとすると電源電圧ＶＤＨから２Ｖｔｈ以上低い電圧とされる。
【００３４】
なお、電源電圧ＶＤＬのレベルが上昇してＮチャネルＭＯＳトランジスタＮＴ８がオンしたとき、配線ノードＬ９の電位を十分にロウレベルへ引き下げる必要があるため、電源電圧ＶＤＨを供給するノードと配線ノード９との間におけるインピーダンスは高い方が好ましい。また、電源電圧ＶＤＬが上昇した際にＰチャネルＭＯＳトランジスタＰＴ１０からＮチャネルＭＯＳトランジスタＮＴ８を介して接地ノードまで貫通するリーク電流を低く抑える必要もある。これらのことから、オン時間制御部ＲＳ３においては二つのＰチャネルＭＯＳトランジスタＰＴ１０，ＰＴ１１が縦続接続される。
【００３５】
本実施の形態に係るデータ出力回路２０では、電源電圧ＶＤＨが上昇するとオン時間制御部ＲＳ３によりＮチャネルＭＯＳトランジスタＮＴ７がオンされて配線ノードＬ８はロウレベルとなるため、ＰチャネルＭＯＳトランジスタＰＴ５がオンする。また、電源電圧ＶＤＬが十分上昇するまでの間においてはＰチャネルＭＯＳトランジスタＰＴ６，ＰＴ７がオンすることから、ＰチャネルＭＯＳトランジスタＰＴ５〜ＰＴ７を介して配線ノードＬ７へ電源電圧ＶＤＨが供給される。これより、電源電圧ＶＤＬが十分上昇するまでの間においては、ＮチャネルＭＯＳトランジスタＮＴ４がオンし、配線ノードＬ３の電位がロウレベルに固定される。
【００３６】
次に、電源電圧ＶＤＬが上昇するにつれてＮチャネルＭＯＳトランジスタＮＴ５はオン状態へ遷移すると共に、ＰチャネルＭＯＳトランジスタＰＴ６，ＰＴ７のオン抵抗が上昇する。従って、電源電圧ＶＤＬの上昇期間においては、配線ノードＬ７の電位がＮチャネルＭＯＳトランジスタＮＴ５及びＰチャネルＭＯＳトランジスタＰＴ５〜ＰＴ７により分割された電源電圧ＶＤＨの分圧とされ、かかる分圧がＰチャネルＭＯＳトランジスタＰＴ８，ＰＴ９及びＮチャネルＭＯＳトランジスタＮＴ６のゲートに供給される。
【００３７】
そして、電源電圧ＶＤＬが十分上昇すると、ＮチャネルＭＯＳトランジスタＮＴ８がオンするため、配線ノードＬ９の電位がロウレベルとなる。これより、NチャネルＭＯＳトランジスタＮＴ７がオフし、配線ノードＬ８の電位はロウレベルからハイレベルへ遷移する。従ってＰチャネルＭＯＳトランジスタＰＴ５が完全にオフする。このとき、電源電圧ＶＤＬが十分上昇することによりＮチャネルＭＯＳトランジスタＮＴ５が完全にオンするため、ＮチャネルＭＯＳトランジスタＮＴ４は完全にオフする。
【００３８】
以上より、リセット回路ＲＳはデータ出力回路２０用の電源が先にオンして電源電圧ＶＤＨが上昇し、その後ロジック回路用の電源がオンすることによって電源電圧ＶＤＬが上昇する際、電源電圧ＶＤＬが十分上昇するまでの間において配線ノードＬ３の電位をロウレベルにクランプ（固定）することによってデータ出力回路２０の出力をハイインピーダンス状態にすると共に、電源電圧ＶＤＬが十分上昇してからはデータの出力動作に影響を与えないものとされる。
【００３９】
なお、ＮチャネルＭＯＳトランジスタＮＴ４のしきい値が、インバータＩＶ３を構成するＮチャネルＭＯＳトランジスタのしきい値と同じ大きさとされる場合には、電源電圧ＶＤＨが上昇してインバータＩＶ３が動作し始めるタイミングにおいてＮチャネルＭＯＳトランジスタＮＴ４がオンして配線ノードＬ３の電位がロウレベルにクランプされるため、電源電圧ＶＤＨの上昇時においてもデータ出力回路２０の誤動作が有効に回避される。
【００４０】
また、ＮチャネルＭＯＳトランジスタＮＴ４は、十分に高い耐圧を有するものとすれば、インバータＩＶ３を構成するＮチャネルＭＯＳトランジスタのしきい値よりも低いしきい値を有するものであるのが望ましい。電源電圧ＶＤＨが上昇し始めた後の早い段階においてリセット回路ＲＳを動作させ、配線ノードＬ３の電位を早期にロウレベルにクランプすることにより、データ出力回路２０の動作の信頼性をより高めることができるためである。
【００４１】
以上より、本発明の実施の形態に係るデータ出力回路２０とそれを備えた集積回路によれば、データ出力回路２０用の電源が先にオンされた場合に生じるデータ出力回路２０の誤動作を簡易な構成により回避することができ、データ出力回路２０あるいはそれを備えた集積回路における動作の信頼性を高めることができる。
【００４２】
なお、集積回路によるデータ出力動作の信頼性を高めるためには、該集積回路に内蔵されるロジック回路の中に上記リセット回路ＲＳに対応するクランプ回路を設けることや、該集積回路の外部に誤動作を回避するための制御回路を設けることなども考えられるが、いずれの場合も全体として回路規模及びコストが増大する。これに対し、本発明の実施の形態に係るデータ出力回路２０は、誤動作を防止するためのリセット回路ＲＳを内蔵するため、集積回路あるいは該集積回路を使用したシステム全体の回路規模及びコストの増大が回避される。
【００４３】
【発明の効果】
本発明に係るデータ出力回路及びそれを備えた集積回路によれば、第二の電源が第一の電源より先に投入された場合においても、第二の内部回路から誤った外部出力がなされることが回避されるため、データ出力動作の信頼性を高めることができる。
【００４４】
【図面の簡単な説明】
【図１】本発明の実施の形態に係るデータ出力回路の構成を示す回路図である。
【図２】従来の情報処理装置の構成を示すブロック図である。
【図３】図２に示された集積回路（ＩＣ）の構成を示す図である。
【図４】図３に示されたデータ出力回路の構成を示す回路図である。
【符号の説明】
１〜３  集積回路（ＩＣ）、４  バス、５  モニタ、７  プルアップ抵抗、９  ロジック回路、１０，２０  データ出力回路（ＯＣ）、ＬＳ１  レベルシフタ、ＲＳ  リセット回路、ＲＳ１  オン／オフ制御部、ＲＳ２  バッファ回路、ＲＳ３  オン時間制御部、ＩＶ１〜ＩＶ４  インバータ、ＮＴ１〜ＮＴ８  ＮチャネルＭＯＳトランジスタ、ＰＴ１〜ＰＴ１２  ＰチャネルＭＯＳトランジスタ、Ｌ１〜Ｌ９  配線ノード。
【図１】
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【図２】
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【図３】
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【図４】
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