(57)【特許請求の範囲】
【請求項１】
歪補償係数を用いて入力信号に歪補償処理を施すプリディストーション部、歪補償前の入力信号と歪デバイスの出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を演算する歪補償係数演算部、演算された歪補償係数を入力信号に対応させて記憶する歪補償係数記憶部を備えた歪補償装置において、
歪デバイスとフィードバックループで生じる遅延時間を、前記入力信号とフィードバック信号との最大相関に基づいて決定する遅延時間決定部、
を備えたことを特徴とする歪補償装置。
【請求項２】
歪補償係数を用いて送信信号に歪補償処理を施すプリディストーション部、歪補償前の送信信号と送信電力増幅器の出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を演算する歪補償係数演算部、演算された歪補償係数を送信信号に対応させて記憶する歪補償係数記憶部を備えた歪補償装置において、
送信電力増幅器とフィードバックループで生じる遅延時間を、前記送信信号とフィードバック信号との最大相関に基づいて決定する遅延時間決定部、
を備えたことを特徴とする歪補償装置。
【請求項３】
遅延時間を設定されて歪補償装置各部のタイミング合わせを行う遅延回路を備え、
遅延時間決定部は前記決定した遅延時間を該遅延回路に設定することを特徴とする請求項２記載の歪補償装置。
【請求項４】
遅延時間決定部は、歪補償動作時に送信信号とフィードバック信号の相関を定期的に演算し、相関が最大となる遅延時間と前記決定した遅延時間との差が設定時間以上になったとき歪補償動作を停止し、もしくは歪係数の更新動作を停止して遅延時間の再決定及び遅延回路への再設定を行うことを特徴とする請求項３記載の歪補償装置。
【請求項５】
遅延時間決定部は、歪補償動作時に送信信号とフィードバック信号の差を監視し、差がある閾値を越えたとき歪補償動作を停止し、もしくは歪係数の更新動作を停止して遅延時間の再決定及び遅延回路への再設定を行うことを特徴とする請求項３記載の歪補償装置。
【請求項６】
遅延時間決定部は、常時送信されている既知信号と前記フィードバック信号の相関を演算し、最大相関に基づいて遅延時間を決定することを特徴とする請求項３記載の歪補償装置。
【請求項７】
遅延時間決定部は、遅延時間の決定に際して送信信号に挿入されるトレーニング信号と前記フィードバック信号の相関を演算し、最大相関に基づいて遅延時間を決定することを特徴とする請求項３記載の歪補償装置。
【請求項８】
前記遅延回路の出力信号と前記フィードバック信号が入力され、両信号間の位相差が零となるように動作するDLL(Delay Locked Loop)回路を備えたことを特徴とする請求項３記載の歪補償装置。
【請求項９】
遅延時間決定部は、
送信信号とフィードバック信号の時間ずれをサンプリング時間単位で順次変更し、それぞれの位相において送信信号とフィードバック信号の相関を演算する相関器、
相関が最大となる時間ずれを前記送信電力増幅器とフィードバックループで生じる遅延時間とし、該遅延時間を前記遅延回路に設定する制御部、
を備えることを特徴とする請求項３記載の歪補償装置。
【請求項１０】
前記遅延時間決定部は、送信信号とフィードバック信号の相関をスライディング相関器を用いて算出することを特徴とする請求項９記載の歪補償装置。
【請求項１１】
遅延時間決定部は、送信信号がNオーバサンプリングされている場合、送信信号とフィードバック信号の時間ずれをNサンプリング時間単位で順次変更して相関を求め、相関が最大の時間ずれ近傍の送信信号とフィードバック信号の相関をサンプリング時間単位で時間ずれを順次変更して求め、相関が最大となる時間ずれに基づいて遅延時間を決定することを特徴とする請求項２記載の歪補償装置。
【請求項１２】
前記遅延時間決定部は、送信信号とフィードバック信号の相関をマッチトフィルタを用いて算出することを特徴とする請求項９記載の歪補償装置。
【請求項１３】
マッチトフィルタのフィルタ長を送信電力増幅器とフィードバックループで生じる遅延時間の総量より短くし、フィードバック信号と送信信号の相関タイミング窓を制御して相関の高い遅延時間を求めることを特徴とする請求項１２記載の歪補償装置。
【請求項１４】
遅延時間決定部は、送信信号とフィードバック信号の相関をサンプリング時間単位で時間ずれを順次変更して演算し、送信信号の１周期分の相関を演算して記憶すると共に、同様に相関を複数周期分演算して記憶し、複数周期分の対応する時間ずれにおける相関の平均値を演算し、平均値が最大となる時間ずれに基づいて遅延時間を決定することを特徴とする請求項２記載の歪補償装置。
【請求項１５】
歪補償係数を用いて送信信号に歪補償処理を施すプリディストーション部、歪補償前の送信信号と送信電力増幅器の出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を演算する歪補償係数演算部、演算された歪補償係数を送信信号に対応させて記憶する歪補償係数記憶部を備えた歪補償装置において、
送信信号のサンプリング時間より短い時間単位で前記フィードバック信号の遅延量を制御する遅延部、
送信信号とフィードバック信号の時間ずれをサンプリング時間単位で順次変更して両者間の相関を演算する相関器、
相関が最大となる遅延部における遅延量とサンプリング時間単位の時間ずれを求める制御部、
を備えたことを特徴とする歪補償装置。
【請求項１６】
前記制御部は、遅延部における遅延量を一定にした状態で、相関が最大となるサンプリング時間単位の時間ずれを遅延時間として求め、ついで、相関器における送信信号とフィードバック信号の時間ずれを該遅延時間に固定した状態で、相関が最大となるように前記遅延部の遅延量を調整することを特徴とする請求項１５記載の歪補償装置。
【請求項１７】
遅延時間を設定されて歪補償装置各部のタイミング合わせを行う遅延回路を備え、
遅延時間決定部は、前記決定した遅延時間を該遅延回路に設定してタイミング合わせを行うことを特徴とする請求項１６記載の歪補償装置。
【請求項１８】
遅延時間を設定されて歪補償装置各部のタイミング合わせを行う遅延回路を備え、
前記制御部は、遅延部における遅延量を一定にした状態で、相関が最大となるサンプリング時間単位の時間ずれを遅延時間として求めて前記遅延回路に設定し、ついで、相関器における送信信号とフィードバック信号の時間ずれを０に固定し、相関が最大となるように前記遅延部の遅延量を調整することを特徴とする請求項１５記載の歪補償装置。
【請求項１９】
前記遅延部は、アナログ遅延器であることを特徴とする請求項１５記載の歪補償装置。
【請求項２０】
前記遅延部は、アナログフィルタであることを特徴とする請求項１５記載の歪補償装置。
【請求項２１】
前記遅延部は、ディジタルフィルタであることを特徴とする請求項１５記載の歪補償装置。
【請求項２２】
前記遅延部は、フィードバック系に挿入されているＡＤ変換器のサンプリングクロックの位相を可変するサンプリングクロック位相可変回路であることを特徴とする請求項１５記載の歪補償装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は歪補償装置に係り、特に、電力増幅器とフィードバックループで生じる遅延時間を送信信号とフィードバック信号の相関値から求め、該遅延時間に基づいて歪補償装置各部におけるタイミングを調整する機能を備えた歪補償装置に関する。
【０００２】
【従来の技術】
近年周波数資源が逼迫し、無線通信に於いてディジタル化による高能率伝送が多く用いられるようになってきた。無線通信に多値振幅変調方式を適用する場合、送信側特に電力増幅器の増幅特性を直線化して非線型歪を抑え、隣接チャネル漏洩電力を低減する技術が重要であり、また線型性に劣る増幅器を使用し電力効率の向上を図る場合はそれによる歪発生を補償する技術が必須である。
【０００３】
図２３は従来の無線機における送信装置の一例を示すブロック図であり、送信信号発生装置１はシリアルのディジタルデータ列を送出し、シリアル／パラレル変換器（Ｓ／Ｐ変換器）２はディジタルデータ列を１ビットづつ交互に振り分けて同相成分信号（Ｉ信号：In-phase component)と直交成分信号(Ｑ信号：Quadrature component)の２系列に変換する。ＤＡ変換器３はＩ信号、Ｑ信号のそれぞれをアナログのベースバンド信号に変換して直交変調器４に入力する。直交変調器４は入力されたＩ信号、Ｑ信号（送信ベースバンド信号）にそれぞれ基準搬送波とこれを９０0移相した信号を乗算し、乗算結果を加算することにより直交変換を行って出力する。周波数変換器５は直交変調信号と局部発振信号をミキシングして周波数変換し、送信電力増幅器６は周波数変換器５から出力された搬送波を電力増幅して空中線（アンテナ）７より空中に放射する。
【０００４】
かかる送信装置において、送信電力増幅器の入出力特性（歪関数ｆ(p)）は図２４（ａ）の点線で示すように非直線性になる。この非直線特性により非線形歪が発生し、送信周波数ｆ0周辺の周波数スペクトラムは図２４（ｂ）の点線に示すようにサイドローブが持ち上がり、隣接チャネルに漏洩し、隣接妨害を生じる。このため、フィードバック系の歪補償技術としてカルテジアンループ方式、ポーラーループ方式等が提案され、電力増幅器の歪抑圧を行っている。
【０００５】
図２５はＤＳＰを用いたディジタル非線形歪補償機能を備えた送信装置のブロック図である。送信信号発生装置１から送出されるディジタルデータ群（送信信号）は、Ｓ／Ｐ変換器２においてＩ信号、Ｑ信号の２系列に変換されてＤＳＰで構成される歪補償部８に入力される。歪補償部８は機能的に図２６に示すように、送信信号のパワーレベル0〜1023に応じた歪補償係数h(pi)(i=0〜1023)を記憶する歪補償係数記憶部８ａ、送信信号レベルに応じた歪補償係数h(pi)を用いて該送信信号に歪補償処理（プリディストーション）を施すプリディストーション部８ｂ、送信信号と後述する直交検波器で復調された復調信号（フィードバック信号）を比較し、その誤差を用いて歪補償係数h(pi)を演算、更新する歪補償係数演算部８ｃを備えている。
【０００６】
歪補償部８は送信信号のレベルに応じた歪補償係数h(pi)を用いて該送信信号にプリディストーション処理を施し、ＤＡ変換器３に入力する。ＤＡ変換器３は入力されたＩ信号とＱ信号をアナログのベースバンド信号に変換して直交変調器４に入力する。直交変調器４は入力されたＩ信号、Ｑ信号にそれぞれ基準搬送波とこれを９０0移相した信号を乗算し、乗算結果を加算することにより直交変換を行って出力する。周波数変換器５は直交変調信号と局部発振信号をミキシングして周波数変換し、送信電力増幅器６は周波数変換器５から出力された搬送波信号を電力増幅して空中線（アンテナ）７より空中に放射する。
【０００７】
送信信号の一部は方向性結合器９を介して周波数変換器１０に入力され、ここで周波数変換されて直交検波器１１に入力される。直交検波器１１は入力信号にそれぞれ基準搬送波とこれを９０0移相した信号を乗算して直交検波を行い、送信側におけるベースバンドのＩ、Ｑ信号を再現してＡＤ変換器１２に入力する。ＡＤ変換器１２は入力されたＩ，Ｑ信号をディジタルに変換して歪補償部８に入力する。歪補償部８はＬＭＳ（Least Mean Square)アルゴリズムを用いた適応信号処理により歪補償前の送信信号と直交検波器で復調されたフィードバック信号を比較し、その誤差を用いて歪補償係数h(pi)を演算、更新する。ついで、次の送信すべき送信信号に更新した歪補償係数を用いてプリディストーション処理を施して出力する。以後、上記動作を繰り返すことにより、送信電力増幅器６の非線形歪を抑えて隣接チャネル漏洩電力を低減する。
【０００８】
図２７は適応ＬＭＳによる歪補償処理の説明図である。２１ａは送信信号（入力ベースバンド信号）ｘ(t)に歪補償係数ｈn(p)を乗算する乗算器（プリディストーション部）、２１ｂは歪補償処理された送信信号をアナログ変換するＤＡ変換器、２１ｃは歪関数ｆ(p)を有する歪デバイス（送信電力増幅器）、２１ｄは送信電力増幅器からの出力信号ｙ(t)を帰還する帰還系、２１ｅはフィードバック信号をディジタルに変換するＡＤ変換器、２１ｆは送信信号ｘ(t)のパワーｐ（＝|ｘ(t)|2）に応じた歪補償係数ｈn(p)を記憶する歪補償係数記憶部であり、ＬＭＳアルゴリズムにより求まる歪補償係数ｈn+1(p)で歪補償係数ｈn(p)を更新する。
２１ｇは送信信号ｘ(t)のパワーｐ（＝|ｘ(t)|2）を演算し、読み出しアドレスとして出力する演算部、２１ｈは遅延回路であり歪補償係数記憶部２１ｆの書き込みアドレスを発生する。送信信号ｘ(t)のパワーｐが示すアドレスから歪補償係数ｈn(p)が読出され、新たな歪補償係数ｈn+1(p)が求まるまでに所定の時間を要する。そこで、遅延回路２１ｈは書き込みアドレスの発生をこの時間分遅延させ、新たな歪補償係数ｈn+1(p)で古い歪補償係数ｈn(p)を更新できるようにする。２１ｉは遅延回路２１ｈの遅延時間調整部である。
【０００９】
２１ｊはＬＭＳ適応アルゴリズムにより誤差が零となるように歪補償係数を演算して更新する歪補償係数演算部である。この歪補償係数演算部において、21j-1は歪補償前の送信信号ｘ(t)とフィードバック信号ｙ(t)の差ｅ(t)を出力する減算器、21j-2は送信信号とフィードバック信号のタイミングを調整する遅延回路、21j-2′は遅延回路21j-2の遅延時間を調整する遅延時間調整部、21j-3は誤差ｅ(t)とステップサイズパラメータμ（＜１）を乗算する乗算器、21j-4は共役複素信号ｙ*(t)を出力する共役複素信号出力部、21j-5はｈn(p)とｙ*(t)の乗算を行う乗算器、21j-6はμｅ(t)とｕ*(t)の乗算を行う乗算器、21j-7は歪補償係数ｈn(p)を出力するタイミングを調整する遅延回路、21j-8は歪補償係数ｈn(p)とμｅ(t)ｕ*(t)を加算する加算器、21j-9は遅延回路21j-7の遅延時間を調整する遅延時間調整部である。
【００１０】
上記構成により、以下に示す演算が行われる。
ｈn+1(p)＝ｈn(p)＋μｅ(t)ｕ*(t)
ｅ(t)＝ｘ(t)−ｙ(t)
ｙ(t)＝ｈn(p)ｘ(t)ｆ(p)
ｕ(t)＝ｘ(t)ｆ(p)＝ｈ*n(p)ｙ(t)
Ｐ＝｜ｘ(t)｜2 ただし、ｘ，ｙ，ｆ，ｈ，ｕ，ｅは複素数、＊は共役複素数である。上記演算処理を行うことにより歪補償係数h(p)が更新され、最終的に最適の歪補償係数値に収束し、送信電力増幅器の歪が補償される。
【００１１】
【発明が解決しようとする課題】
ところで、各遅延回路21h,21j-2,21j-6に設定する遅延時間Ｄは、電力増幅器２１ｃにおける遅延時間をＤ0、帰還系２１ｄの遅延時間をＤ1とすれば、次式Ｄ＝Ｄ0＋Ｄ1を満足するように設定する必要がある。しかし、電力増幅器２１ｃや帰還系２１ｄに用いられるフィルタ等のデバイスに固体差があるためトータルの遅延時間Ｄが変動する。このため、従来は送信装置毎に各遅延回路21h,21j-2,21j-6の遅延時間を遅延時間調整スイッチを用いて手動で調整する必要があり、遅延時間調整作業が煩雑となり、しかも、高精度の調整ができない問題があった。
以上から本発明の目的は、自動的に遅延時間を測定し、該遅延時間を遅延回路に設定できるようにすることである。
本発明の別の目的は高精度に遅延時間を測定し、該遅延時間を遅延回路に設定できるようにすることである。
【００１２】
【課題を解決するための手段】
上記第１の課題は本発明によれば、(1) 歪補償係数を用いて送信信号に歪補償処理を施すプリディストーション部、(2) 歪補償前の送信信号と送信電力増幅器の出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を演算する歪補償係数演算部、(3) 演算された歪補償係数を送信信号に対応させて記憶する歪補償係数記憶部、(4) 送信電力増幅器とフィードバックループで生じる遅延時間を設定されて歪補償装置各部のタイミング合わせを行う遅延回路、(5) 該遅延時間を送信信号とフィードバック信号との最大相関に基づいて決定し遅延回路に設定する遅延時間決定部、を備えた歪補償装置により達成される。
【００１３】
又、上記第２の課題は本発明によれば、(1) 歪補償係数を用いて送信信号に歪補償処理を施すプリディストーション部、(2) 歪補償前の送信信号と送信電力増幅器の出力側からフィードバックされるフィードバック信号とに基づいて歪補償係数を演算する歪補償係数演算部、(3) 演算された歪補償係数を送信信号に対応させて記憶する歪補償係数記憶部、(4) 送信電力増幅器とフィードバックループで生じる遅延時間を設定されて歪補償装置各部のタイミング合わせを行う遅延回路、(5) 送信信号のサンプリング時間より短い時間単位で前記フィードバック信号の遅延量を制御する遅延部、(6) 送信信号とフィードバック信号の時間ずれ(位相)をサンプリング時間単位で順次ずらし、あるいは、遅延部における遅延量を可変して両者間の相関を演算し、相関が最大となる遅延部における遅延量とサンプリング時間単位の遅延時間をそれぞれ求める遅延時間決定部、を備えた歪補償装置により達成される。
【００１４】
具体的は、遅延時間決定部は、(1) 遅延部における遅延量を一定にした状態で、相関が最大となるサンプリング時間単位の時間ずれを遅延時間として求め、ついで、(2) 相関器における送信信号とフィードバック信号の時間ずれを該遅延時間に固定し、(3) この状態で、相関が最大となるように前記遅延部の遅延量(サンプリング間隔以下の遅延量)を調整する。
あるいは、遅延時間決定部は、(1) 遅延部における遅延量を一定にした状態で、相関が最大となるサンプリング時間単位の時間ずれを遅延時間として求め、(2) 該遅延時間を遅延回路に設定してサンプリング間隔の時間ずれを無くし、(3) ついで、相関器における送信信号とフィードバック信号の時間ずれを０に固定し、(4) 相関が最大となるように前記遅延部の遅延量(サンプリング間隔以下の遅延量)を調整する。
【００１５】
【発明の実施の形態】
（Ａ）本発明の概略
（ａ）第１の発明
図１は第１の発明の概略説明図であり、５１ａは送信信号ｘ(t)に歪補償係数ｈn(p)を乗算（実際には複素乗算）するプリディストーション部、５１ｂはＤＡ変換器、５１ｃは歪デバイス（例えば送信電力増幅器）、５１ｄは帰還系、５１ｅはＡＤ変換器、５１ｆは送信信号ｘ(t)のパワーｐに応じた歪補償係数ｈn(p)を記憶する歪補償係数記憶部、５１ｇは送信信号ｘ(t)のパワーｐを演算する演算部、５１ｈは書き込みアドレス発生用の遅延回路、５１ｉはＬＭＳ適応アルゴリズムにより歪補償係数を演算る歪補償係数演算部である。
歪補償係数演算部５１ｉにおいて、６１ａは歪補償前の送信信号ｘ(t)とフィードバック信号ｙ(t)の差ｅ(t)を出力する減算器、６１ｂは送信信号とフィードバック信号のタイミングを調整する遅延回路、６１ｃは誤差ｅ(t)とステップサイズパラメータμを乗算する乗算器、６１ｄは共役複素信号ｙ*(t)を出力する共役複素信号出力部、６１ｅはｈn(p)とｙ*(t)の乗算を行う乗算器、６１ｆはμｅ(t)とｕ*(t)の乗算を行う乗算器、６１ｇは歪補償係数ｈn(p)を出力するタイミングを調整する遅延回路、６１ｈは歪補償係数ｈn(p)とμｅ(t)ｕ*(t)を加算する加算器である。
【００１６】
遅延時間決定部７１は歪補償前の送信信号ｘ(t)とフィードバック信号の相関を演算し、最大相関に基づいて送信電力増幅器５１ｃと帰還系５１ｄ等で生じるトータルの遅延時間（D0＋D1）を決定し、各遅延回路５１ｈ，６１ｂ，６１ｇに設定する。すなわち、送信信号ｘ(t)とフィードバック信号の相関に着目し、双方の信号を相関器７１ａに入力し、その相関器出力を監視して相関値最大となるタイミングを電力増幅器及びフィードバックループ中のデバイスによる遅延量として設定し、歪補償を行う。
相関演算に際して、遅延時間決定部７１は、送信信号ｘ(t)とフィードバック信号ｙ(t)の位相（時間ずれ）を送信信号のサンプリング時間単位で順次ずらし、それぞれの位相において送信信号とフィードバック信号の相関を演算し、相関が最大となる位相を遅延時間（D0＋D1）として各遅延回路に設定する。
【００１７】
又、相関演算に際して、遅延時間決定部７１は送信信号ｘ(t)がNオーバサンプリングされていれば、(1) 送信信号ｘ(t)とフィードバック信号の位相（時間ずれ）をNサンプリング時間単位で順次ずらし相関を求め、ついで、(2) 相関が最大の位相近傍の送信信号とフィードバック信号の相関をサンプリング時間単位で位相を順次ずらして求め、(3) 相関が最大となる位相に基づいて遅延時間を決定する。このようにすれば、遅延時間決定に要する時間を短縮できる。
又、相関演算に際して、遅延時間決定部７１は、(1) 送信信号ｘ(t)とフィードバック信号ｙ(t)の相関をサンプリング時間単位で位相（時間ずれ）を順次ずらして演算し、送信信号の１周期分の相関を演算して記憶すると共に、(2) 同様に相関を複数周期分演算して記憶し、(3) 複数周期分の対応する時間ずれにおける相関の平均値を演算し、(4) 平均値が最大となる時間ずれに基づいて遅延時間を決定する。このようにすれば、高精度に遅延時間を決定して各遅延回路に設定できる。
【００１８】
遅延時間決定部７１における相関器７１ａとして、スライディング相関器またはマッチトフィルタを用いる。スライディング相関器を用いれば構成を簡単にでき、又、マッチトフィルタを用いれば遅延時間を短時間で決定することができる。
遅延時間決定部７１は、歪補償動作時にも送信信号とフィードバック信号の相関を定期的に演算し、相関が最大となる遅延時間と初期動作時に決定した遅延時間との差が設定時間以上になったとき歪補償動作を停止し、もしくは歪係数の更新動作を停止して遅延時間の再決定及び遅延回路への再設定を行う。このようにすれば、フィードバックの遅延が経年変化などににより変化して隣接チャネル漏洩電力が増えたとき、遅延時間の再決定及び再設定が可能になり歪補償による効果を維持できる。
【００１９】
又、遅延時間決定部７１は、歪補償動作時に送信信号とフィードバック信号の差を監視し、差がある閾値を越えたとき歪補償動作を停止し、もしくは歪係数の更新動作を停止して遅延時間の再決定及び遅延回路への再設定を行う。このようにすれば、フィードバックの遅延が経年変化などにより変化して隣接チャネル漏洩電力が増えたとき、前記差が増大するから該差を監視することで遅延時間の再決定及び再設定が可能になり、歪補償による効果を維持できる。
遅延時間決定部７１は、常時送信されている既知信号が存在する場合には、該既知信号とフィードバック信号の相関を演算し、最大相関に基づいて遅延時間を決定する。このようにすれば、相関演算における参照信号を確定できるため、精度の高い相関演算が可能になる。
【００２０】
遅延時間決定部７１は、遅延時間の決定に際して送信信号に挿入されるトレーニング信号とフィードバック信号の相関を演算し、最大相関に基づいて遅延時間を決定する。このようにすれば、相関演算における参照信号を確定できるため、精度の高い相関演算が可能になる。
歪補償装置は最大相関に基づいて求めた遅延時間を遅延回路に設定して歪補償動作を行う。かかる歪補償装置にDLL(Delay Locked Loop)回路を設ける。DLL回路には、遅延回路で遅延された送信信号とフィードバック信号が入力され、両信号間の位相差が零となるように動作する。このようにすれば、経年変化等でフィードバック系等の遅延時間が変化してもトータルの遅延時間を一定に維持でき、歪補償による効果を発揮することができる。
【００２１】
（ｂ）第２の発明
図２は第２の発明の概略説明図であり、図１と同一部分には同一符号を付している。異なる点は、送信信号ｘ(t)のサンプリング時間より短い時間単位でフィードバック信号の遅延量Dvを制御する遅延部８１がフィードバックループに挿入されている点である。
遅延時間決定部７１は、遅延部８１における遅延量を一定にした状態で、相関が最大となるサンプリング時間単位の位相（時間ずれ）を遅延時間として求め、ついで、相関器における送信信号とフィードバック信号の時間ずれを該遅延時間に固定した状態で、相関が最大となるように前記遅延部８１の遅延量を調整する。ついで、決定した遅延時間を該遅延回路５１ｈ，６１ｂ，６１ｇに設定してタイミング合わせを行う。
【００２２】
あるいは、遅延時間決定部７１は遅延部８１の遅延量を一定にした状態で、送信信号とフィードバック信号の相関が最大となるサンプリング時間単位の時間ずれを遅延時間として求め、該遅延時間を各遅延回路５１ｈ，６１ｂ，６１ｇに設定する。これにより、サンプリング間隔の時間ずれを無くすことができる。ついで、遅延時間決定部７１は、(1) 相関器における送信信号とフィードバック信号の時間ずれを０に固定すると共に、(2) 遅延部８１の遅延量（サンプリング間隔以下の遅延量）を可変して相関が最大となるようにする。これにより、サンプリング間隔以下の遅延量の調整ができる。
以上のようにすれば、トータルの遅延時間D=D0＋D1+Dvがサンプリング時間の整数倍となるようにでき、遅延部８１の遅延時間調整時間単位の精度で歪補償装置各部のタイミング合わせが可能になる。
なお、遅延部８１は、(1) 遅延素子、(2) アナログフィルタ、(3) ディジタルフィルタ、(4) ＡＤ変換器のサンプリングクロック位相可変回路などで構成することができる。
【００２３】
（Ｂ）スライディング相関器を用いた遅延時間決定部
（ａ）第１実施例
図３はスライディング相関器を用いた遅延時間決定部の第１実施例構成図であり、図１と同一部分には同一番号を付している。遅延回路６１ｂはサンプリング周期で到来するデジタルの送信信号ｘ(t)を順次シフトしながら記憶するシフトレジスタ61b-1、該シフトレジスタの所定シフト位置から送信信号を取り出して減算器６１ａに入力するセレクタ61b-2を有している。シフトレジスタ61b-1のシフト長は最大遅延時間以上となるように定められており、先頭よりｍ番目のシフト位置において送信信号はｍ・Tｓ(Tｓはサンプリング周期)遅延する。遅延時間決定部７１は、スライディング相関器７１ａ、制御部７１ｂ、セレクタ７１ｃを有している。スライディング相関器７１ａは、所定時間遅延した送信信号ｘ(t)とＡＤ変換器５１ｅから出力するフィードバック信号ｙ(t)の相関を、１サンプルづつ乗算すると共に乗算結果を積算して演算するもので、乗算器71a-1、遅延器71a-2、それまでの積算値と今回の乗算結果を加算して出力する加算器71a-3で構成されている。セレクタ７１ｃは送信信号ｘ(t)を取り出すシフトレジスタ61b-1のシフト位置を切り替えることにより、送信信号のフィードバック信号に対する位相（時間ずれ）を制御する。制御部７１ｂは相関が最大となる遅延時間を求め、遅延回路６１ｂのセレクタ61b-2に設定する。
【００２４】
図４は制御部７１ｂの遅延時間決定の処理フローであり、ｉは遅延時間i・Tcを示すパラメータ、ｊは今回までの相関値のうち相関値が最大となる遅延時間j・Tcを示すパラメータ、Ｚは今回までの最大相関値、Ｙiは今回の相関値、Ｎは求める相関値の個数である。
初期時にｉ，ｊ，Ｚを０に初期化する（ステップ1001)。ついで、ｉ≦Ｎ−１であるかチェックし、すなわち、Ｎ個の相関演算を終了したかチェックする（ステップ1002)。Ｎ個の相関演算を終了してなければ、時間i・Tc遅延した送信信号(シフトレジスタ61b-1の第iシフト位置から取り出した送信信号)とフィードバック信号の相関値Ｙiをスライディング相関器71aで演算する(ステップ1003)。
【００２５】
ついで、それまでの最大相関値Ｚと今回の相関値Ｙiの大小を比較し（ステップ1004)、Ｚ＜Ｙiであれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共に、ｊ＝ｉとする（ステップ1005)。しかる後、あるいはステップ1004においてＺ≧Ｙiであれば、iを歩進し(i=i+1、ステップ1006)、以後、ステップ1002以降の処理を繰り返す。そして、Ｎ個の相関演算終了により、ステップ1002においてｉ＞Ｎとなれば、時間j・Tcを送信電力増幅器及び帰還系におけるトータルの遅延時間として遅延回路６１ｂに設定する（ステップ1007)。遅延回路６１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフト位置より送信信号を取り出して減算器６１ａに入力する。尚、遅延回路５１ｈ、６１ｇ（図１）も遅延回路６１ｂと同様の構成を備えており、シフトレジスタの第ｊシフト位置より時間j・Tc遅延した信号を取り出して出力する。
以上、送信信号とフィードバック信号の相関が最大となる位相を求めることにより送信電力増幅器及び帰還系におけるトータルの遅延時間を決定することができ、しかも、相関器としてスライディング相関器を用いることにより構成を簡単にできる。
【００２６】
（ｂ）第２実施例
図５はスライディング相関器を用いた遅延時間決定部の第２実施例構成図であり、図３と同一部分には同一番号を付している。図３の第１実施例と機能的に異なる点は、
(1) 送信信号ｘ(t)がＭオーバサンプリングされている点、
(2) 送信信号とフィードバック信号の位相（時間ずれ）をＭサンプリング時間単位で順次ずらし相関を求め、相関が最大となるＭサンプリング時間単位の位相を求める点、
(3) 該位相近傍における相関をサンプリング時間単位で位相を順次ずらして求め、相関が最大となる位相に基づいて遅延時間を決定する点である。
【００２７】
又、ハード的に異なる点は、
(1) 遅延回路６１ｂのシフトレジスタ61b-1の長さがＭ倍になっている点、
(2) 遅延時間決定部７１に第２のセレクタ７１ｄ及びＭビットシフトレジスタ７１ｅを設けた点、
(3) Ｍサンプリング時間単位で相関を演算する第１段階において、セレクタ７１ｃは相関値が演算される毎にシフトレジスタ61b-1よりＭシフト間隔で次の送信信号を選択的に取り出してシフトレジスタ７１ｄに入力する点、
(4) Ｍサンプリング時間単位で相関を演算する第１段階においてセレクタ７１ｅはシフトレジスタ７１ｄの第１シフト位置より常時送信信号を取り出してスライディング相関器７１ａに入力する点、
(5) サンプリング時間単位で相関を演算する第２段階においてセレクタ７１ｃがシフトレジスタ61b-1よりＭシフト間隔で相関が最大となるシフト位置より送信信号を取り出してシフトレジスタ７１ｄに入力する点、
(6) サンプリング時間単位で相関を演算する第２段階において、セレクタ７１ｅは相関値が演算される毎にシフトレジスタ７１ｄの次のシフト位置より送信信号を選択的に取り出してスライディング相関器７１ａに入力する点、である。
【００２８】
図６は制御部７１ｂの遅延時間決定の処理フローであり、ｉはサンプリング周期をTsとすれば遅延時間i・Tsを示すパラメータ、ｊは今回までの相関値のうち相関値が最大となる遅延時間j・Tsを示すパラメータ、Ｍはオーバサンプル数、ｋはｉ＝Ｍ・ｋより求まるパラメータ、Ｚは今回までの最大相関値、Ｙiは今回の相関値、Ｎは求める相関値の個数である。
初期時にｉ，ｊ，Ｚを０に初期化する（ステップ1101)。ついで、ｉ≦Ｎ−１であるかチェックし、すなわち、Ｍサンプリング間隔の第１段位の相関演算を終了したかチェックする（ステップ1102)。終了してなければ、時間i・Tc遅延した送信信号(シフトレジスタ61b-1の第ｉシフト位置から取り出した送信信号)とフィードバック信号の相関値Ｙiをスライディング相関器71aで演算する(ステップ1103)。
【００２９】
ついで、それまでの最大相関値Ｚと今回の相関値Ｙiの大小を比較し（ステップ1１04)、Ｚ＜Ｙiであれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共に、ｊ＝ｉとする（ステップ1105)。しかる後、あるいはステップ1004においてＺ≧Ｙiであれば、ｋを歩進し(k=k+1）、ｉ＝ｋ・Ｍによりｉを更新し（ステップ1106)、以後、ステップ1102以降の処理を繰り返す。そして、Ｍサンプリング毎の第１段階の相関演算終了により、ステップ1102においてｉ＞Ｎとなれば、Ｊ＝ｊとする（ステップ1110)。尚、Ｊ・TsはＭサンプル毎の最大相関を与える遅延時間である。以後、セレクタ７１ｃはシフトレジスタ61b-1の第Ｊシフト位置より送信信号を取り出してシフトレジスタ７１ｄに入力する。
ついで、ｉ＝０とし（ステップ1111)、ｉ≦Ｍ−１であるかチェックし、すなわち、サンプリング間隔のＭ個の相関演算（第２段階の相関演算）を終了したかチェックする（ステップ1112)。終了してなければ、時間（Ｊ＋i）・Ts遅延した送信信号(シフトレジスタ７１ｅの第iシフト位置から取り出した送信信号)とフィードバック信号の相関値Ｙiをスライディング相関器71aで演算する(ステップ1113)。
【００３０】
ついで、それまでの最大相関値Ｚと今回の相関値Ｙiの大小を比較し（ステップ1114)、Ｚ＜Ｙiであれば、Ｚ＝Ｙiとして最大相関値Ｚを更新すると共に、ｊ＝ｉとする（ステップ1115)。しかる後、あるいはステップ1114においてＺ≧Ｙiであれば、ｉを歩進し（ステップ1116)、以後、ステップ1112以降の処理を繰り返す。そして、Ｍ個の第２段階の相関演算終了により、ステップ1112においてｉ＞Ｍとなれば、時間(J+j)・Tcを送信電力増幅器及び帰還系におけるトータルの遅延時間として遅延回路６１ｂに設定する（ステップ1117)。遅延回路６１ｂのセレクタ61b-2はシフトレジスタ61b-1の第(J+j)シフト位置より送信信号を取り出して減算器６１ａに入力する。尚、遅延回路５１ｈ、６１ｇ（図１）も遅延回路６１ｂと同様の構成を備えており、シフトレジスタの第(J+j)ビット位置より時間(J+j)・Tc遅延した信号を取り出して出力する。
以上のようにすれば、N個の相関値を演算する必要がなく、(N/M)+M回の相関値を演算することにより最大相関、すなわち遅延時間を求めることができ、遅延時間決定に要する時間を短縮することができる。
【００３１】
（Ｃ）マッチトフィルタを用いた遅延時間決定部
（ａ）第１実施例
図７はマッチトフィルタを用いた遅延時間決定部の第１実施例構成図であり、図１と同一部分には同一番号を付している。遅延回路６１ｂは所定サンプリング速度で到来する送信信号ｘ(t)を順次シフトしながら記憶するシフトレジスタ61b-1、該シフトレジスタの所定シフト位置から送信信号を取り出して減算器６１ａに入力するセレクタ61b-2を有している。シフトレジスタ61b-1のシフト長は最大遅延時間以上となるように定められており、先頭よりｍ番目のシフト位置において送信信号はｍ・Ts(Tsはサンプリング速度)遅延する。
【００３２】
遅延時間決定部７１は、マッチトフィルタ７２ａ、制御部７２ｂを有している。マッチトフィルタ７２ａは、デジタルの送信信号ｘ(t)のｎサンプル分をシフトしながら記憶するシフト長ｎのシフトレジスタ72a-1、所定時刻における該シフトレジスタの内容をロードされて保持するｎサンプル分のラッチ回路72a-2c、デジタルのフィードバック信号のｎサンプル分をシフトしながら記憶するシフト長ｎのシフトレジスタ72a-3、ラッチ回路72a-2とシフトレジスタ72a-3の対応するサンプルデータを乗算するｎ個の乗算器MP0〜MPn-1、各乗算器出力を加算して相関値を演算する加算器 ADDを有している。
【００３３】
ラッチ回路72a-2にラッチした送信信号のｎサンプルデータとシフトレジスタ72a-3のｎサンプルデータの対応データを乗算して加算することにより相関値を演算できる。又、次のサンプリング時刻においてシフトレジスタ72a-3の内容がシフトしており、ラッチ回路72a-2にラッチした送信信号のｎサンプルデータとこのシフトレジスタ72a-3のｎサンプルデータの対応データを乗算して加算することにより、1サンプル時間遅延した相関値を演算できる。以下同様にしてｎサンプリング時刻の間に遅延時間0〜(n-1)・Tsまでのｎ個の相関値を得ることができる。制御部７２ｂはｎ個の相関値のうち最大相関を求め、該最大相関発生時の遅延時間j・Tsを送信電力増幅器及び帰還系等のトータルの遅延時間として遅延回路６１ｂに設定する。これにより、遅延回路６１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフト位置より送信信号を取り出して減算器６１ａに入力する。尚、遅延回路５１ｈ、６１ｇ（図１）も遅延回路６１ｂと同様の構成を備えており、シフトレジスタの第ｊシフト位置より時間j・Tc遅延した信号を取り出して出力する。
以上、送信信号とフィードバック信号の相関が最大となる位相（時間ずれ）を求めることにより送信電力増幅器及び帰還系におけるトータルの遅延時間を決定することができ、しかも、相関器としてマッチトフィルタを用いることにより遅延時間を短時間で決定することができる。
【００３４】
（ｂ）第２実施例
図８はマッチトフィルタを用いた遅延時間決定部の第２実施例構成図であり、図７と同一部分には同一番号を付している。異なる点は、
(1) マッチトフィルタ７２ａの長さ、すなわち、シフトレジスタ72a-1,72a-3，ラッチ回路72a-2の長さを送信電力増幅器とフィードバックループで生じる遅延時間の総量より短くし（たとえば半分にし）、乗算器の数も半分にした点、
(2) 送信信号ｘ(t)を前半と後半に分け、それぞれについてｎ/2個の相関値を演算し、最大相関のタイミング基づいて遅延時間を決定する点である。
【００３５】
マッチトフィルタ７２ａは、シフトレジスタ72a-1に記憶された前半のn/2個の送信信号ｘ(t)をラッチ回路72a-2にラッチし、ラッチした前半のn/2個の送信信号ｘ(t)とシフトレジスタ72a-3に記憶されるn/2個の対応するフィードバック信号を乗算し、乗算結果を加算し、加算結果を相関値として制御部７２ｂに入力する。以後、マッチトフィルタ７２ａはシフトレジスタ72a-3の内容がシフトする毎にラッチした送信信号の前半データとフィードバック信号の相関を演算し、制御部72bに入力する。
シフトレジスタ72a-3の内容が(n/2)回シフトし、前半の送信信号とフィードバック信号間のｎ/2個の相関値の演算が完了すれば、その間にシフトレジスタ72a-1に後半のn/2個の送信信号ｘ(t)が記憶される。ついで、マッチトフィルタ７２ａはシフトレジスタ72a-1に記憶された後半のn/2個の送信信号ｘ(t)をラッチ回路72a-2にラッチし、しかる後、ラッチした後半のn/2個の送信信号ｘ(t)とシフトレジスタ72a-3に記憶されるn/2個の対応するフィードバック信号を乗算し、乗算結果を加算し、加算結果を相関値として制御部72bに入力する。以後、マッチトフィルタ７２ａはシフトレジスタ72a-3の内容がシフトする毎にラッチした送信信号の後半データとフィードバック信号の相関を演算し、制御部72bに入力する。
【００３６】
シフトレジスタ72a-3の内容が(n/2)回シフトし、後半の送信信号とフィードバック信号間のｎ/2個の相関値の演算が完了すれば、制御部７２ｂはトータルn個の相関のうち最大相関を求め、該最大相関のタイミング基づいて遅延時間を決定して遅延回路６１ｂに設定する。尚、制御部７２ｂは、相関値が入力する毎に該入力した相関値とそれまでの最大相関値を比較し、入力した相関値が大きければその時のタイミングを記憶し、かつ最大相関値を更新し、以後同様の処理を行うことにより最大相関およびそのタイミングを決定する。
以上では、シフトレジスタ７1a-1,72a-3の長さを半分にした例であるが、1/3、1/4...することもできる。マッチトフィルタを用いた第２実施例によれば、マッチトフィルタの長さを短くできる。
【００３７】
（Ｄ）平均相関の最大値に基づく遅延時間決定部
図９はＬ回の平均相関の最大値に基づいて遅延時間を決定する遅延時間決定部の構成図であり、図３のスライディング相関器を用いた実施例と同一部分には同一符号を付している。図３の実施例と異なる点は、(1) 図３の実施例と同様の方法で遅延時間0・Ts, 1・Ts, 2・Ts, ..., (N-1)・TsのN個の相関値をＬ組求め、それぞれの相関値  Z0i, Z1i, Z2i,..., ZN-1 i(i=1〜L)を記憶するメモリ７３ａを設けた点、(2) L組の対応する相関値を積算してその平均値を演算するアキュームレータ７３ｂと平均値演算部７３ｃを設けた点、である。
【００３８】
制御部７１ｂは平均相関値が最大となる遅延時間j・Tsを送信電力増幅器及び帰還系等のトータルの遅延時間として遅延回路６１ｂに設定する。遅延回路６１ｂのセレクタ61b-2はシフトレジスタ61b-1の第jシフト位置より送信信号を取り出して減算器６１ａに入力する。以上のようにすれば、高精度に遅延時間を決定して各遅延回路に設定できる。
図９の実施例ではスライディング相関器を用いているが、マッチトフィルタを用いて遅延時間0・Ts, 1・Ts, 2・Ts, ..., (N-1)・TsのN個の相関値をＬ組求め、その平均値最大のタイミングを遅延時間とすることもできる。
【００３９】
（Ｅ）高精度で遅延時間を決定及び設定する実施例
以上の実施例はサンプリング時間Ts単位で遅延時間を決定して遅延回路に設定するものであった。以下の実施例ではサンプリング時間Ts以下の高精度で遅延時間を決定し、且つ遅延回路に設定する。
（ａ）第１実施例
図１０は高精度で遅延時間を決定及び設定する第１実施例の構成図であり、図２と同一部分には同一符号を付している。異なる点は、(1) 遅延時間決定部７１の構成を詳細に示し、制御部７１ｂの制御で遅延部８１の遅延量を調整する点、(2) 遅延回路６１ｂの構成を詳細に示している点である。
図１０の第１実施例の特徴は、送信信号ｘ(t)のサンプリング時間Tsより短い時間単位で遅延量Dvを制御する遅延部８１をフィードバックループに挿入し、相関値が最大となるように遅延量Dvを制御する点である。
【００４０】
遅延回路６１ｂはサンプリング周期で到来するディジタルの送信信号ｘ(t)を順次シフトしながら記憶するシフトレジスタ61b-1、該シフトレジスタの所定シフト位置から送信信号を取り出して減算器６１ａに入力するセレクタ61b-2を有している。シフトレジスタ61b-1のシフト長は最大遅延時間以上となるように定められており、先頭よりｍ番目のシフト位置において送信信号はｍ・Tｓ(Tｓはサンプリング周期)遅延する。
遅延時間決定部７１は、スライディング相関器７１ａ、制御部７１ｂ、セレクタ７１ｃを有している。スライディング相関器７１ａは、所定時間遅延したディジタルの送信信号ｘ(t)とＡＤ変換器５１ｅから出力するディジタルのフィードバック信号ｙ(t)の相関を、１サンプルづつ乗算すると共に乗算結果を積算して演算するもので、乗算器71a-1、遅延器71a-2、それまでの積算値と今回の乗算結果を加算して出力する加算器71a-3で構成されている。セレクタ７１ｃは送信信号ｘ(t)を取り出すシフトレジスタ61b-1のシフト位置を切り替えることにより、送信信号のフィードバック信号に対する位相（時間ずれ）を制御する。制御部７１ｂは相関が最大となる遅延時間を求め、遅延回路６１ｂのセレクタ61b-2に設定する。又、制御部７１ｂは遅延時間決定後、相関値が最大となるように遅延部８１の遅延量Dvを調整する。
【００４１】
図１１はサンプリング周期以下の高精度で遅延時間を設定するための処理フローである。
遅延時間決定部７１は、遅延部８１における遅延量Dvを一定(たとえばDv=0)、にした状態で、相関が最大となるサンプリング時間単位の遅延時間Ｄを求め（ステップ2001)、遅延回路５１ｈ、６１ｂ，６１ｇに設定する（ステップ2002)。これにより、サンプリング時間単位の時間ずれを無くすことができる。尚、相関が最大となるサンプリング時間単位の遅延時間Ｄは図３の実施例と同一の方法で求めることができる。
ついで、相関器における送信信号とフィードバック信号の位相（時間ずれ）を０に固定すると共に、ｄ＝０、Ｚ＝０とする（ステップ2003)。ただし、ｄは遅延部８１に設定する遅延量、Ｚは最大相関値である。
初期設定後、遅延量ｄをΔD増加し（ステップ2004)、ｄがサンプリング周期Tsより大きくなったかチェックする(ステップ2005)。但し、ΔDはサンプリング周期Tsより小さい。
【００４２】
ｄ＜Tsであれば、送信信号とフィードバック信号の位相（時間ずれ）を０とした時の相関器７１ａにおける相関Ｒを演算し（ステップ2006)、Ｒ＞Ｚであるかチェックする（ステップ2007）。Ｒ≦Ｚであればステップ2004に飛び、遅延量をΔD増加して以降の処理を繰り返す。
一方、Ｒ＞ＺであればＺ＝Ｒ、Dv=ｄとしてＺ、Dvを更新し（ステップ2008)、以後、ステップ2004に飛び、遅延量をΔD調整して以降の処理を繰り返す。
以上の処理を繰り返してステップ2005においてｄ≧TsとなればDvを遅延部８１に設定する（ステップ2009)。
【００４３】
以上、遅延量Dvを調整することにより、トータルの遅延時間(D0＋D1+Dv)がサンプリング周期Tsの整数倍となるようにでき、精度の高い歪補償装置各部のタイミング合わせが可能になる。又、送信電力増幅器及び帰還系等のトータルの遅延時間は遅延部がなければ(D-Dv)となり、遅延部があればDとなり、高精度の遅延時間測定ができる。
以上では、遅延時間Ｄを遅延回路に設定した後、遅延量Dvを決定したが、遅延時間Ｄを遅延回路に設定せずDvを決定することができる。かかる場合には、送信信号とフィードバック信号の位相（時間ずれ）をステップ2001で求めたＤに固定し、ステップ2006において、相関Ｒを演算し、以後、相関Ｒが最大となる遅延量ｄを求め、Dv＝ｄとする。そして、最後に、遅延時間Ｄを遅延回路５１ｈ、６１ｂ，６１ｇに設定すると共に、遅延量Dvを遅延部８１に設定する。
又、図１０ではスライディング相関器を用いた例を示したが、スライディング相関器の代りにマッチトフィルタを用いて構成することもできる。
【００４４】
（ｂ）第２実施例
図１２は高精度で遅延時間を決定及び設定する第２実施例の構成図であり、第１実施例と同一部分には同一符号を付している。第１実施例と異なる点は、遅延部８１をアナログフィルタで構成する点である。すなわち、遅延部８１は、遅延量がΔDづつ増加する多数のアナログフィルタ81a1〜81anと、所定のアナログフィルタから出力するフィードバック信号を選択して出力するセレクタ８１ｂを備えている。遅延時間決定部７１は、図１１のステップ2004において遅延量をΔDだけ増加する必要が生じれば、フィルタ切替信号FCCを遅延部８１に入力する。遅延部８１はフィルタ切替信号FCCを受信すれば、アナログフィルタを切り替え遅延量をΔD増加する。
【００４５】
（ｃ）第３実施例
図１３は高精度で遅延時間を決定及び設定する第３実施例の構成図であり、第１実施例と同一部分には同一符号を付している。第１実施例と異なる点は、遅延部８１をFIR型ディジタルフィルタで構成する点である。すなわち、遅延部８１は、サンプリング周期づつ入力信号を遅延するｎ個の従属接続された遅延回路DL0〜DLn-1、各遅延回路出力にタップ係数Ｃ0〜Ｃn-1を乗算するｎ個の乗算器MP0〜MPn-1、各乗算器出力を加算して出力する加算器ADDで構成されている。FIR型ディジタルフィルタはタップ係数を変えることにより遅延時間を調整することができる。図１４(a)は４倍オーバサンプルの場合のタップ係数例、図１４(b)は3/4オーバサンプリング周期だけ位相をずらした場合のタップ係数例である。
遅延時間決定部７１は、図１１のステップ2004において遅延量をΔDだけ増加する必要が生じれば、タップ係数切替制御信号TCCをディジタルフィルタ構成の遅延部８１に入力する。遅延部８１はタップ係数切替制御信号TCCを受信すれば、タップ係数Ｃ0〜Ｃn-1を変更し遅延量をΔD増加する。
【００４６】
（ｄ）第４実施例
図１５は高精度で遅延時間を決定及び設定する第４実施例の構成図であり、第１実施例と同一部分には同一符号を付している。第１実施例と異なる点は、遅延部８１をＡＤ変換器５１ｅのサンプリングクロックの位相を変化させるクロック位相可変回路で構成する点である。すなわち、遅延部８１は、サンプリングクロック発生部CLGとクロック位相をΔDづつ可変するクロック位相遅延素子CDEを備えている。遅延時間決定部７１は、図１１のステップ2004において遅延量をΔDだけ増加する必要が生じれば、クロック位相変更信号CPCを遅延部８１に入力する。遅延部８１はクロック位相変更信号を受信すれば、サンプリングクロックの位相をΔD増加してAD変換器５１ｅに入力する。この結果、サンプリングタイミングがΔD増加し、その分、遅延時間が大きくなる。
【００４７】
（Ｆ）歪補償制御時における遅延時間制御
以上の実施例は、歪補償動作前に遅延時間を決定して遅延回路に設定する例であるが、以下では、歪補償動作中に発生する遅延時間変動に対する制御の実施例を示す。
（ａ）第１実施例
図１６は歪補償動作中に発生する遅延時間変動を零とするように制御する実施例であり、図１５と同一部分には同一符号を付している。異なる点は、
(1) DLL(Delay Locked Loop)回路９１を設けている点、
(2) 該DLL回路９１に、遅延回路６１ｂから出力する送信信号ＡとＡＤ変換器５１ｅから出力するフィードバック信号Ｂを入力する点、
(3) DLL回路９１から出力する遅延制御DCS信号をDv設定部９２を介して遅延部８１に入力する点、
(4) DLL回路９１において両信号の位相差が零となるように制御する点、
である。
【００４８】
図１７はDLL回路の原理説明図であり、図１８はDLLのＳカーブ説明図である。DS-CDMA技術を用いた通信において、移動局は送信側拡散符号の位相を１チップ以内の精度で検出し(同期捕捉)、以後、該位相に同期して受信側における逆拡散のための拡散符号列を発生して逆拡散を行う。ところで、同期捕捉しても何もしなければ変調や雑音の影響で同期位置を見失ってしまう。このため、一度同期捕捉に成功した受信信号に対して受信側の拡散符号列が時間ずれを起こさないように制御する必要がある（同期追跡）。かかる同期追跡回路としDLL回路が知られている。図１６の実施例においては、このDLL回路を使用して遅延時間の変動に対する制御を行う。
【００４９】
図１７において、９１ａはチップ周波数で変化するPN系列（参照拡散符号）Ａを発生するPN発生器であり、PN系列Ａは１周期Nチップで構成され、１シンボル期間（＝N・Tc）毎に循環的に発生するようになっている。９１ｂは１チップ周期Tc分だけPN系列（参照拡散符号）Ａを遅延してPN系列Ａ′を出力する遅延回路、９１ｃはPN発生器より出力するPN系列Ａと受信拡散データ列Ｂをチップ毎に乗算する乗算器、９１ｄは１チップ遅延したPN系列Ａ′と受信拡散データ列Ｂをチップ毎に乗算する乗算器、９１ｅは乗算器９１ｃの出力と乗算器９１ｄの出力の符号を反転したものを加算する加算器、９１ｆはローパスフィルタ、９１ｇは電圧制御発振器（ＶＣＯ）で、ローパスフィルタ出力に基づいてクロック周波数（チップ周波数）を可変するものである。
【００５０】
乗算器９１ｃ及びローパスフィルタ９１ｆはPN系列Ａと受信拡散データ列Ｂの相関を演算する機能を備え、PN系列Ａと受信拡散データ列Ｂの位相が一致していれば最大になり図１８（ａ）に示すように１シンボル（＝Ｎチップ）毎に１チップ周期幅の相関値Ｒ(τ)＝１を出力し、位相が１チップ周期以上ずれると相関値Ｒ(τ)は１／Ｎになる。乗算器９１ｄ及びローパスフィルタ９１ｆは１チップ周期遅延したPN系列Ａ′と受信拡散データ列Ｂの相関を演算する機能を備え、PN系列Ａ′と受信拡散データ列Ｂの位相が一致していれば最大になり図１８（ｂ）に示す相関値Ｒ(τ)を出力し、位相が１チップ周期以上ずれると相関値Ｒ(τ)は１／Ｎになる。加算器９１は乗算器９１ｃの出力と乗算器９１ｄの出力の符号を反転したものを加算することにより、位相差τに対して図１８（ｃ）に示すＳカーブ特性を有する信号をローパスフィルタ９１ｆを介して出力する。
【００５１】
電圧制御発振器９１ｇは、ローパスフィルタ出力に基づいて位相差τが０となるようにクロック周波数を制御する。例えば、PN系列（参照拡散符号）Ａの位相が受信拡散符号Ｂに対して進めばクロック周波数を小さくして位相差が０となるように制御し、又、PN系列（参照拡散符号）Ａの位相が受信拡散符号Ｂに対して遅れればクロック周波数を高くして位相差が０となるように制御する。
図１６の実施例におけるDLL回路９１として図１７の点線枠内の構成を用い、PN系列Aの代わりに遅延回路61bから出力する送信信号を用い、受信信号Bの代わりにＡＤ変換器５１ｅから出力するフィードバック信号を用い、フィルタ出力Ｃを遅延部８１に入力する。
以上より、図１６の実施例において、DLL回路９１をオフした状態で図１０、図１１で説明した方法により、遅延時間Ｄ、遅延量Dvを算出し、これらを遅延回路５１ｈ，６１ｂ，６１ｇ、遅延部８１に設定する。ついで、DLL回路を作動させれば、DLL回路９１は、遅延回路６１ｂから出力する送信信号ＡとＡＤ変換器５１ｅから出力するフィードバック信号Ｂの位相差に対して図１８（ｃ）に示す特性を示し、該差が零となるように位相制御を行う。
【００５２】
（ｂ）第２実施例
図１９は歪補償動作中に相関出力を監視し、遅延変化に対し追従する機能を有する歪補償装置の実施例であり、図１と同一部分には同一符号を付している。異なる点は、遅延時間決定部７１の構成である。遅延時間決定部７１において、７１ａは相関器、７１ｂは制御部、７４ａは初期動作時に決定された遅延時間Ｄを記憶する記憶部、７４ｂは初期動作時に測定した遅延時間Ｄと歪補償動作中に測定した遅延時間Ｄ′の差を出力する比較部、７４ｃは初期動作時に相関器出力（相関値）を制御部７１ｂに入力し、歪補償動作時に相関値を比較器７４ｂに入力する切替部である。
【００５３】
制御部７１ｂは、初期動作時、送信信号とフィードバック信号の相関のうち最大相関を発生するタイミングに基づいて遅延時間Ｄを決定して各遅延回路51h,61b,61gに設定する。又、制御部７１ｂは、歪補償動作中比較器出力に基づいて初期動作時に測定した遅延時間Ｄと歪補償動作中に測定した遅延時間Ｄ′の差が閾値を越えたか監視し、越えれば、歪補償動作を停止し、もしくは歪補償係数の更新動作を停止し、遅延時間の再決定及び遅延回路への再設定を行う。
歪補償動作中はサンプリング同期で歪補償係数記憶部５１ｆにおける歪補償係数が更新されている。フィードバック系等の遅延が経年変化などにより変化する、隣接チャネル漏洩電力が増える。そこで、歪補償動作中に送信信号とフィードバック信号の相関を求め、相関値のピークタイミングＤ′と初期動作時におけるピークタイミングＤとの差がある閾値内にあるか監視する。閾値を超えれば、歪補償係数の更新をストップし、遅延時間の再決定を行い、決定した遅延時間を遅延回路に再設定する。
【００５４】
（ｃ）第３実施例
図２０は歪補償動作中に歪補償装置の減算器６１ａの出力を監視し、誤差がある閾値を超えた場合に遅延の再調整を行う歪補償装置の実施例であり、図１と同一部分には同一符号を付している。異なる点は、遅延時間決定部７１の構成である。遅延時間決定部７１において、７１ａは相関器、７１ｂは制御部、７５ａは歪補償装置の減算器６１ａから出力する誤差ｅと閾値ｅTHを比較する比較器、７５ｂは初期動作時に相関器出力（相関値）を制御部７１ｂに入力するスイッチである。
【００５５】
制御部７１ｂは、初期動作時、送信信号とフィードバック信号の相関のうち最大相関を発生するタイミングに基づいて遅延時間を決定して各遅延回路51h,61b,61gに設定する。又、歪補償動作中、比較部７５ａは減算器６１ａから出力する誤差ｅと閾値ｅTHを比較し、比較結果を制御部７１ｂに入力する。制御部７１ｂはｅ＞ｅTHとなれば歪補償動作を停止し、もしくは歪補償係数の更新動作を停止し、遅延時間の再決定及び遅延回路への再設定を行う。
すなわち、設定した遅延時間に変化がなければ、歪補償係数はある値に収束し、減算器６１ａから出力する誤差ｅは小さくなる。しかし、送信電力増幅器やフィードバックループで生じる遅延に変化があると、減算器６１ａから出力する誤差ｅが増大する。そこで、この誤差ｅがある閾値ｅTH以上になったとき、歪補償係数の更新を一時停止し、遅延の再調整／再設定を行った後に歪補償装置を動作させる。
【００５６】
（Ｇ）相関演算に際して所定の参照信号を使用する実施例
（ａ）第１実施例
図２１は電源投入時にトレーニングデータｒ(t)を用いて遅延調整を行う場合の実施例であり、図１と同一部分には同一符号を付している。異なる点は、(1) 送信信号発生部６１、トレーニングデータ発生部６２、初期動作時にトレーニングデータｒ(t)を選択し、歪補償動作時に送信データｘ(t)を選択するスイッチ６３、初期動作時にオンし、歪補償動作時にオフするスイッチ６４を設けた点、  (2) 遅延時間決定部７１をマッチトフィルタ７１ａと制御部７１とで構成し、マッチトフィルタ７１ａの乗算器MP0〜MPnの一方の入力端子にに既知のトレーニングデータＴ0,Ｔ1,Ｔ2,．．Ｔnを固定的に入力している点である。
【００５７】
トレーニング時、トレーニングデータ発生装置６２は既知のトレーニングデータＴ0,Ｔ1,Ｔ2,．．Ｔnを発生し、スイッチ６３は該トレーニングデータｒ(t)を選択して歪補償装置に入力する。又、スイッチ６４はオンしてＡＤ変換器５１ｅから出力するフィードバックデータを遅延時間決定部７１のマッチトフィルタ７１ａに入力し、そのシフトレジスタSFRにシフトしながら記憶する。
マッチトフィルタ７１ａの乗算器MP0〜MPnの一方の入力端子には既知のトレーニングデータＴ0,Ｔ1,Ｔ2,．．Ｔnが固定的に入力しているから、マッチトフィルタ７１ａはまずシフトレジスタSFRに記憶されたｎ個のフィードバックデータとｎ個のトレーニングデータＴ0,Ｔ1,Ｔ2,．．Ｔnとの乗算を行い、乗算結果を加算器ADDで加算して遅延時間 0・Tsの相関値を制御部７１ｂに入力する。次のサンプリング時刻においてシフトレジスタSFRの内容がシフトし、マッチトフィルタ７１ａはシフト後のｎ個のフィードバックデータとｎ個のトレーニングデータＴ0,Ｔ1,Ｔ2,．．Ｔnとの乗算を行い、加算器ADDで加算して遅延時間1・Tsの相関値を制御部７１ｂに入力する。以後、同様に、遅延時間0・Ts〜(N-1)・Tsの相関値が演算され、制御部７１ｂは相関値が最大となるタイミング基づいて遅延時間を決定し、各遅延回路51h,61b,61gに設定する。
トレーニング信号を用いることにより、相関器入力信号の送信信号(参照信号)を固定することができ、装置の簡略化を図ることができる。
【００５８】
（ａ）第２実施例
図２２はCDMA送信装置に歪補償装置を付加した場合において、CDMAで常時送信している信号を用いて遅延調整を行う場合の実施例であり、図１と同一部分には同一符号を付している。異なる点は、
(1) 送信データｘ(t)を発生する送信データ発生部６１、送信データに挿入する制御データｃ(t)を発生する制御データ発生部６５、送信データｘ(t)に制御データｃ(t)を合成する合成部６６を設けた点、
(2) 遅延時間決定部７１をマッチトフィルタ７１ａと制御部７１ｂとで構成し、マッチトフィルタ７１ａの乗算器MP0〜MPnの一方の入力端子にに既知の制御データＣ0,Ｃ1,Ｃ2,．．Ｃnを固定的に入力している点である。
【００５９】
遅延時間設定時、合成部６６は送信データｘ(t)に制御データｃ(t)を合成して歪補償装置に入力する。又、フィードバックデータは遅延時間決定部７１のマッチトフィルタ７１ａに入力し、マッチトフィルタ７１ａはフィードバックデータをシフトレジスタSFRにシフトしながら記憶する。
マッチトフィルタ７１ａの乗算器MP0〜MPnの一方の入力端子には既知の制御データＣ0,Ｃ1,Ｃ2,．．Ｃnが固定的に設定されているから、マッチトフィルタ７１ａはまずシフトレジスタSFRに記憶されたｎ個のフィードバックデータとｎ個の制御データＣ0,Ｃ1,Ｃ2,．．Ｃnとの乗算を行い、乗算結果を加算器ADDで加算して遅延時間0・Tsの相関値を制御部７１ｂに入力する。次のサンプリング時刻においてシフトレジスタSFRの内容がシフトし、マッチトフィルタ７１ａはシフト後のｎ個のフィードバックデータとｎ個の制御データＣ0,Ｃ1,Ｃ2,．．Ｃnとの乗算を行い、加算器ADDで加算して遅延時間1・Tsの相関値を制御部７１ｂに入力する。以後、同様に、遅延時間0・Ts〜(N-1)・Tsの相関値が演算され、制御部７１ｂは相関値が最大となるタイミング基づいて遅延時間を決定し、各遅延回路に設定する。
【００６０】
CDMA方式ではパイロット信号や制御信号の様に常に送信している信号が存在する。この信号を用いて遅延調整を行う。例えば制御信号にある一定周期で固定パターンを組み込み、固定パターン送信タイミングに合わせてマッチトフィルタを動作させて相関演算を行わせ、最大相関出力となるタイミングを遅延時間として設定する。
以上では、送信電力の増幅器の歪特性を補償する場合について説明したが、その他の歪デバイスの歪補償にも適用できる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００６１】
【発明の効果】
以上本発明によれば、歪デバイス、たとえば送信電力増幅器とフィードバックループで生じる遅延時間を送信信号とフィードバック信号との最大相関に基づいて自動的に決定して遅延回路に設定することができる。
又、本発明によれば、送信信号がNオーバサンプリングされていれば、(1) 送信信号ｘ(t)とフィードバック信号の位相（時間ずれ）をNサンプリング時間単位で順次ずらし相関を求め、ついで、(2) 相関が最大の位相近傍の送信信号とフィードバック信号の相関をサンプリング時間単位で位相を順次ずらして求め、(3) 相関が最大となる位相に基づいて遅延時間を決定するようにしたから、遅延時間決定に要する時間を短縮できる。
【００６２】
又、本発明によれば、相関を複数周期分演算して記憶し、複数周期分の対応するタイミングの相関の平均値を演算し、平均値が最大となるタイミングに基づいて遅延時間を決定するようにしたから、高精度に遅延時間を決定して各遅延回路に設定できる。
又、本発明によれば、相関器として、スライディング相関器またはマッチトフィルタを用い、スライディング相関器を用いれば構成を簡単にでき、又、マッチトフィルタを用いえれば遅延時間を短時間で決定することができる。
又、本発明によれば、遅延時間決定部は、歪補償動作時にも送信信号とフィードバック信号の相関を定期的に演算し、相関が最大となる遅延時間と初期動作時に決定した遅延時間との差が設定時間以上になったとき歪補償動作を停止し、もしくは歪補償係数の更新動作を停止し、遅延時間の再決定及び遅延回路への再設定を行うようにしたから、フィードバック系等の遅延が経年変化などにより変化して隣接チャネル漏洩電力が増えたとき、遅延時間の再決定及び再設定が可能になり歪補償による効果を維持できる。
【００６３】
又、本発明によれば、遅延時間決定部は、歪補償動作時に送信信号とフィードバック信号の差を監視し、差がある閾値を越えたとき歪補償動作を停止し、もしくは歪補償係数の更新動作を停止し、遅延時間の再決定及び遅延回路への再設定を行うようにしたから、フィードバックの遅延が経年変化などにより変化して隣接チャネル漏洩電力が増えたとき、前記差が増大するから該差を監視することで遅延時間の再決定及び再設定が可能になり、歪補償による効果を維持できる。
又、本発明よれば、遅延時間決定部は、常時送信されている既知信号が存在する場合、該既知信号とフィードバック信号の相関を演算し、最大相関に基づいて遅延時間を決定するから、相関演算における参照信号を固定でき、このため構成が簡単で、かつ、精度の高い相関演算が可能になる。
【００６４】
又、本発明によれば、遅延時間決定部は、遅延時間の決定に際して送信信号に挿入されるトレーニング信号とフィードバック信号の相関を演算し、最大相関に基づいて遅延時間を決定するようにしたから、相関演算における参照信号を固定でき、このため構成が簡単で、かつ、精度の高い相関演算が可能になる。
又、本発明によれば、DLL回路を用いて遅延時間一定制御をするから、経年変化等でフィードバック系等の遅延時間が変化してもトータルの遅延時間を一定に維持でき、歪補償による効果を発揮することができる。
又、本発明によれば、(1) 送信信号のサンプリング時間より短い時間単位でフィードバック信号の遅延量Dvを制御する遅延部をフィードバックループに挿入し、(2) 遅延時間決定部は、遅延部における遅延量を一定にした状態で、相関が最大となるサンプリング時間単位の遅延時間を求め、ついで、(3) 送信信号とフィードバック信号の相関が最大となるように遅延部の遅延量を調整するようにしたから、高精度の遅延時間の決定及び設定が可能となる。又、遅延部として、(1) アナログフィルタ、(2) ディジタルフィルタ、(3) ＡＤ変換器のサンプリングクロック位相可変回路等を使用できる。
【図面の簡単な説明】
【図１】第１の発明の概略説明図である。
【図２】第２の発明の概略説明図である。
【図３】スライディング相関器を用いた遅延時間決定部の第１実施例構成図である。
【図４】遅延時間決定の処理フローである。
【図５】スライディング相関器を用いた遅延時間決定部の第２実施例構成図である。
【図６】遅延時間決定の処理フローである。
【図７】マッチトフィルタを用いた遅延時間決定部の第１実施例構成図である。
【図８】マッチトフィルタを用いた遅延時間決定部の第２実施例構成図である。
【図９】Ｌ回の平均相関の最大値に基づいて遅延時間を決定する遅延時間決定部の構成例である。
【図１０】高精度で遅延時間を決定及び設定する第１実施例の構成図である。
【図１１】サンプリング周期以下の高精度で遅延時間を設定するための処理フローである。
【図１２】高精度で遅延時間を決定及び設定する第２実施例の構成図である。
【図１３】高精度で遅延時間を決定及び設定する第３実施例の構成図である。
【図１４】遅延時間とタップ係数の関係説明図である。
【図１５】高精度で遅延時間を決定及び設定する第4実施例の構成図である。
【図１６】歪補償動作中に発生する遅延時間変動を零にする制御を行う実施例である。
【図１７】  DLL回路の原理説明図である。
【図１８】  DLL回路のＳカーブ説明図である。
【図１９】歪補償動作中に相関出力を監視し、遅延変化に対し追従する機能を有する歪補償装置の実施例である。
【図２０】誤差が閾値を超えた場合に遅延の再調整を行う歪補償装置の実施例である。
【図２１】電源投入時にトレーニング信号を用いて遅延調整を行う実施例である。
【図２２】  CDMAで常時送信している信号を用いて遅延調整を行う場合の実施例である。
【図２３】従来の送信装置の構成図である。
【図２４】送信電力増幅器の非直線性による問題点説明図である。
【図２５】従来のディジタル非直線型歪補償機能を備えた送信装置の構成図である。
【図２６】補償部の機能構成図である。
【図２７】適応LMSアルゴリズムによる歪補償処理説明図である。
【符号の説明】
５１ａ・・プリディストーション部
５１ｂ・・ＤＡ変換器
５１ｃ・・送信電力増幅器
５１ｄ・・帰還系
５１ｅ・・ＡＤ変換器
５１ｆ・・歪補償係数記憶部
５１ｈ・・書き込みアドレス発生用の遅延回路
５１ｉ・・歪補償係数演算部
６１ａ・・減算器
６１ｂ・・タイミングを調整する遅延回路
６１ｇ・・タイミングを調整する遅延回路
７１・・遅延時間決定部
７１ａ・・相関器
８１・・遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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