(57)【特許請求の範囲】
【請求項１】
同一基板上に設けた互いにメモリ空間と容量の異なる複数のＲＡＭと、前記複数のＲＡＭを一括検査する際に異なるメモリ空間に同一の割り付けを行う手段と、各々のＲＡＭへのアクセスを前記メモリ空間の違いに応じて中止する手段を備えており、
前記割り付けを行う手段は、前記複数のＲＡＭのうち最も容量の大きいＲＡＭのアドレス空間に合わせて、その他のＲＡＭにおける存在しないアドレス空間を仮想アドレス空間として前記その他のＲＡＭに対して割り付け、
前記中止する手段は、前記仮想アドレス空間を含む前記メモリ空間アクセス用入力アドレスが入力され、前記入力アドレスに対応したデコード信号を出力するデコード回路を有し、前記デコード回路において前記デコード信号のうち前記仮想アドレス空間に対するデコード信号の出力は、前記ＲＡＭに対してオープン状態であることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、前記メモリ空間の違いに応じて外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段をさらに備え、前記手段により各々の前記ＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一可能とすることを特徴とする半導体記憶装置。
【請求項３】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となる前の位置に設けられる請求項２記載の半導体記記憶装置。
【請求項４】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となった後の位置に設けられる請求項２記載の半導体記憶装置。
【請求項５】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、物理的もしくは電気的手段である請求項２記載の半導体記憶装置。
【請求項６】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、あるアドレスの接続を変更することにより、そのアドレスの上位アドレスまたは下位アドレスがすべてシフトするアドレスシフト手段を有する請求項５記載の半導体記憶装置。
【請求項７】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、外部入力アドレスとチップ内部入力アドレスが所望の接続になるまでアドレス接続を上位または下位にシフトするアドレスシフト手段を備える請求項５記載の半導体記憶装置。
【請求項８】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、信号により制御されるスイッチにより構成した請求項５記載の半導体記憶装置。
【請求項９】
スイッチを制御する信号の制御には、メモリ空間の違いを認識することができる外部もしくは内部信号を用いる請求項８記載の半導体記憶装置。
【請求項１０】
アドレスシフト手段は、外部入力アドレスとの接続が切り離されたチップ内部入力アドレスを、ＨｉｇｈまたはＬｏｗに固定する手段を備える請求項６または請求項７記載の半導体記憶装置。
【請求項１１】
同一基板上に設けたメモリ空間と容量の異なる複数のＲＡＭを有する半導体記憶装置の検査方法であって、
前記複数のＲＡＭのうち最も容量の大きいＲＡＭのアドレス空間に合わせて、その他のＲＡＭにおける存在しないアドレス空間を仮想アドレス空間として前記その他のＲＡＭに対して割り付け、
前記仮想アドレス空間を含む前記メモリ空間アクセス用入力アドレスをデコード回路に入力し、前記入力アドレスに対応したデコード信号を前記デコード回路から出力するときに、前記デコード信号のうち前記仮想アドレス空間に対するデコード信号の出力は、前記ＲＡＭに対してオープン状態として前記仮想アドレス空間へのアクセスを中止することで、全ＲＡＭを一括検査することを特徴とする半導体記憶装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一基板上、例えば同一シリコン上でメモリ空間が異なる複数のRAM を有する半導体記憶装置および検査方法に関し、詳しくは並列検査を可能にする回路構成に関するものである。
【０００２】
【従来の技術】
近年のシステムLSIにおいては、システム側の要求に応じて例えば1チップ上に容量およびビット幅の異なるRAMが複数個搭載されるなど、同一シリコン上に複数のRAMが搭載されるようになってきた。このような複数RAMを搭載するシステムLSIを生産する上での、大きな課題のひとつとして挙げられるのが、RAMの検査時間が増大するという点である。
【０００３】
特にテスト用I/Oバス、アドレス及びコントロール信号を共通化し、チップセレクト信号にて、各RAMへのアクセスを制御する仕様のRAMにおいては通常、各RAM毎に検査を行うシリアル検査方式しか対応が取れず、この場合RAM搭載数に応じて総検査時間が増大してしまう。
【０００４】
そこで検査時間短縮を考慮する場合、RAM毎に各々のRAM専用I/Oバス、アドレスおよびコントロール信号を設けることにより、メモリ空間が同一なRAMに関しては、テスタによるパラレル検査が可能な環境を提供することができる。これにより検査時間短縮ができ、生産性を高めることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、メモリ空間が異なるRAMの場合には各RAMのパラレル検査はできない。それは現状の一般的なメモリテスタの使用方法においては、メモリ空間をアクセスするためにメモリのロウ方向及びコラム方向にX 、Yアドレスを割り付け、テストパターンを発生させる。そのためメモリ空間が異なるRAMの場合、メモリのロウ構成及びコラム構成が異なるため、同一のX 、Y アドレスが割り付けられず、同一のテストパターン(例えばHALF-MARCH)で検査することはできないからである。
【０００６】
そこで複数個のRAMを搭載し、かつメモリ空間が異なるRAMが存在した場合には同一のメモリ空間を有するRAM毎にグループ化を行い、そのグループ単位でパラレル検査を行う必要があり、検査時間の増大を招くという技術的課題を有していた。
【０００７】
本発明は上記従来の問題を解決するもので、同一シリコン上に異なるメモリ空間を有するRAMが複数個搭載されていても、全RAMを同時にパラレル検査することが可能な半導体記憶装置およびその検査方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、同一基板上に設けた互いにメモリ空間と容量の異なる複数のＲＡＭと、複数のＲＡＭを一括検査する際に異なるメモリ空間に同一の割り付けを行う手段と、各々のＲＡＭへのアクセスをメモリ空間の違いに応じて中止する手段を備えており、割り付けを行う手段は、複数のＲＡＭのうち最も容量の大きいＲＡＭのアドレス空間に合わせて、その他のＲＡＭにおける存在しないアドレス空間を仮想アドレス空間としてその他のＲＡＭに対して割り付け、中止する手段は、仮想アドレス空間を含むメモリ空間アクセス用入力アドレスが入力され、入力アドレスに対応したデコード信号を出力するデコード回路を有し、デコード回路においてデコード信号のうち仮想アドレス空間に対するデコード信号の出力は、ＲＡＭに対してオープン状態であることを特徴とする。
【０００９】
請求項１記載の半導体記憶装置によれば、例えばアドレスノンマルチプレクス方式を使用したＲＡＭで、例えば同一シリコン上のメモリ空間の異なるメモリを一括で検査する場合、同一シリコン上に全メモリに対して最大アドレス空間メモリのロウおよびコラムを割り当て、さらに実際に使用しないアドレスについては、仮想的なメモリ空間として割り当てることにより、アドレスノンマルチプレクス方式のＲＡＭであっても、メモリ空間のロウ、コラムを同一にすることができ、同一のテストパターンで検査することができるので、各ＲＡＭのパラレル検査を可能にすることができる。
また、異なるメモリ空間に同一のロウ及びコラムの割り付けを行った場合、仮想メモリ空間にアクセスしたときはメモリ一連の動作を行わないため、従来、仮想メモリ空間にアクセスした場合でも、メモリアクセス動作を行うため意図せずメモリデータが書き換わってしまっていたが、これを回避することができる。
【００１０】
以上のように、容量が異なるRAMに対してロウとコラムのアドレス割付を同一にする構成をとることで、容量が異なるRAMにおいてもパラレル検査を実現することができ、検査時間の短縮に大きく寄与することができる。
【００１３】
請求項２記載の半導体記憶装置は、請求項１に記載の半導体記憶装置であって、メモリ空間の違いに応じて外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段とを備え、手段により各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一可能とすることを特徴とするものである。
【００１４】
請求項２記載の半導体記憶装置によれば、請求項１と同様な効果のほか、メモリ空間の違いに応じて、外部入力アドレス信号と、チップ内部入力アドレス信号のアドレス接続を変更できる手段を備えることにより、制御外部入力アドレスと内部入力アドレスの接続を切り替えることが可能になり、メモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００１５】
請求項３記載の半導体記憶装置は、請求項２において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となる前の位置に設けられるものである。
【００１６】
請求項３記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【００１７】
請求項４記載の半導体記憶装置は、請求項２において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となった後の位置に設けられるものである。
【００１８】
請求項４記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【００１９】
請求項５記載の半導体記憶装置は、請求項２において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、物理的もしくは電気的手段である。
【００２０】
請求項５記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【００２１】
請求項６記載の半導体記憶装置は、請求項５において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、あるアドレスの接続を変更することにより、そのアドレスの上位アドレスまたは下位アドレスがすべてシフトするアドレスシフト手段を有するものである。
【００２２】
請求項６記載の半導体記憶装置によれば、請求項５と同様な効果のほか、特定のアドレスの接続を変更することにより、そのアドレスの上位または下位アドレスがシフトするという構成を有していることによって、特定のアドレスから接続のシフトが可能となりメモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００２３】
請求項７記載の半導体記憶装置は、請求項５において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、外部入力アドレスとチップ内部入力アドレスが所望の接続になるまでアドレス接続を上位または下位にシフトするアドレスシフト手段を備えるものである。
【００２４】
請求項７記載の半導体記憶装置によれば、請求項６と同様な効果がある。
【００２５】
請求項８記載の半導体記憶装置は、請求項５において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、信号により制御されるスイッチにより構成したものである。
【００２６】
請求項８記載の半導体記憶装置によれば、請求項５と同様な効果がある。
【００２７】
請求項９記載の半導体記憶装置は、請求項８において、スイッチを制御する信号の制御には、メモリ空間の違いを認識することができる外部もしくは内部信号を用いるものである。
【００２８】
請求項９記載の半導体記憶装置によれば、請求項８と同様な効果がある。
【００２９】
請求項１０記載の半導体記憶装置は、請求項６または請求項７において、アドレスシフト手段は、外部入力アドレスとの接続が切り離されたチップ内部入力アドレスを、ＨｉｇｈまたはＬｏｗに固定する手段を備えるものである。
【００３０】
請求項１０記載の半導体記憶装置によれば、請求項６または請求項７と同様な効果がある。
【００３３】
請求項１１記載の半導体記憶装置の検査方法は、同一基板上に設けたメモリ空間と容量の異なる複数のＲＡＭを有する半導体記憶装置の検査方法であって、
前記複数のＲＡＭのうち最も容量の大きいＲＡＭのアドレス空間に合わせて、その他のＲＡＭにおける存在しないアドレス空間を仮想アドレス空間として前記その他のＲＡＭに対して割り付け、
前記仮想アドレス空間を含む前記メモリ空間アクセス用入力アドレスをデコード回路に入力し、前記入力アドレスに対応したデコード信号を前記デコード回路から出力するときに、前記デコード信号のうち前記仮想アドレス空間に対するデコード信号の出力は、前記ＲＡＭに対してオープン状態として前記仮想アドレス空間へのアクセスを中止することで、全ＲＡＭを一括検査することを特徴とする。
【００３４】
請求項１１記載の半導体記憶装置の検査方法によれば、請求項１と同様な効果がある。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３６】
図１は本発明の第１の実施形態における概略図を示すものである。１は、メモリを混載したメモリ混載システムLSIであり、２はアドレスをマルチプレクスしないアドレスノンマルチプレクス方式のRAMへの入力アドレスA0〜21である。アドレスノンマルチプレクス方式はアドレス信号のみを１サイクルにて実行する方法であり、ＳＲＡＭ等で用いられている。３はアドレスノンマルチプレクス方式のRAMでメモリ容量4Mbで、使用アドレス全22bitの割り付けがロウ側A0〜11の計12bit、コラム側A12〜21の計10bitであるRAMであり、4はアドレスノンマルチプレクス方式のRAMでメモリ容量1Mbであり、使用アドレス20bitの割り付けがロウ側A0〜10の計11bit、コラム側9bitの割り付けがA12〜20であるRAMであり、5はアドレスノンマルチプレクス方式のRAMでメモリ容量0.5Mbで、使用アドレス19bitの割り付けがロウ側A0〜9の計10bit、コラム側9bitの割り付けがA12〜20であるRAMから構成されている。
【００３７】
すなわち、この半導体記憶装置は、アドレスノンマルチプレクス方式であって、同一基板上にメモリ空間の異なる複数のRAM ３〜５と、各々のRAM３〜５のアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段を備えたものである。
【００３８】
具体的にはRAM制御信号として、外部アドレス信号とテスト専用アドレス信号とを設け、テスト専用アドレス信号を1チップ内における最大容量のRAM3 のX,Yアドレス数と他のRAM4,5 も同じにして、各RAM3〜5のX,Yアドレス割り付けを同一にする。
【００３９】
そして、検査方法は全RAM ３〜５を一括検査する。
【００４０】
以上のような構成にすることにより、各RAMのロウとコラムのアドレスの割り付けを同一にすることができる。ここで最大アドレス空間を持つ、3の4Mb  RAMのアドレッシングに合わせて、ロウ方向のインクリメント後、コラム方向のインクリメントし、リード/ライトを行うスキャンテストパターンを4Mb、1Mb、0.5MbのRAMともに同時に実行した場合、A10=1のアドレス空間アクセス時にはA10は0.5MbのRAMのアドレス空間に割り付けられていないため0.5MbのRAMは、この場合A10=0のアドレス空間を再度アクセスすることとなる。A11=1の場合にも同様に1Mb、0.5MbはA11=0のアドレス空間をアクセスすることになり、データの破壊等はおこさない。
【００４１】
よって、通常のスキャンパターンにおいては上記構成により異容量のRAMのパラレル検査が可能となり、同一のテストパターンで検査することができる。そして検査時に全RAM の一括検査を行うことによって、従来各容量グループ数により検査時間が増大していたものを、容量グループ数に依存しない検査フローを提供でき、検査時短効果を大きくできる。
【００４２】
図2は本発明の第2の実施形態における概略図を示すものである。１は、メモリを混載したメモリ混載システムLSIであり、6はノンマルチプレクサ方式のRAMへのテスト用外部入力アドレスPA0〜21であり、7は各RAMとデータのやり取りを行うLOGIC回路（ロジック回路）であり、8はLOGIC回路７からRAMへアクセスするための、ノンマルチプレクサ方式RAMへのノーマル用入力アドレスA0〜21であり、3はアドレスノンマルチプレクス方式のRAMでメモリ容量4Mbで、使用アドレス全22bitの割り付けがノーマル用アドレスがロウ側A0〜11の計12bit、コラム側A12〜21の計10bitであり、テスト用アドレスも同様にロウ側PA0〜11の計12bit、コラム側PA12〜21の計10bit RAMであり、4はアドレスノンマルチプレクス方式のRAMでメモリ容量1Mbであり、テスト用アドレス20bitの割り付けが第１の実施の形態と同様にロウ側PA0〜10の計11bit、、コラム側9bitの割り付けがPA12〜20であるRAMで、ノーマル用アドレス20bitの割り付けがロウ側A0〜10の計11bit、コラム側9bitの割り付けがA11〜19であるRAMであり、5はアドレスノンマルチプレクス方式のRAMでメモリ容量0.5Mbで、テスト用アドレス19bitの割り付けが第１の実施の形態と同様にロウ側PA0〜9の計10bit、コラム側9bitの割り付けがPA12〜20であるRAMで、ノーマル用アドレス19bitの割り付けがロウ側A0〜9の計10bit、コラム側9bitの割り付けがA10〜18であるRAMから構成されている。
【００４３】
すなわち、この半導体記憶装置は、アドレスノンマルチプレクス方式であって、同一基板上にメモリ空間の異なる複数のRAM ３〜５と、通常使用時のアドレス空間の割り付けとは別に、テスト時のアドレス空間の割り付けについて、各々のRAM３〜５のアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段を備えたものである。
【００４４】
以上のような構成にすることにより、テスト時には各マクロのパラレル検査が実現が可能となる。一方、通常動作時にはLOGIC回路７によるRAMアクセスは、連続したアドレス信号で行うことができるため、RAMの使い勝手を損なうことはなく、テスト時間短縮を図ることが可能となる。
【００４５】
図3は本発明の第3の実施形態における概略図を示すものであり、4はアドレスノンマルチプレクス方式のRAMでメモリ容量1Mbであり、テスト用内部入力アドレス9(IPA0 〜19)の20bitの割り付けがロウ側IPA0 〜10の計11bit、コラム側9bitの割り付けがIPA12 〜20とアドレスが連続しているRAMで、ノーマル用アドレス20bitの割り付けがロウ側A0〜10の計11bit、コラム側9bitの割り付けがA11〜19であるRAMである。６は、テスト用外部入力アドレスPA0〜21で、10はテスト用内部入力アドレス9とテスト用外部入力アドレス6との接続関係、PA0〜10とIPA0〜10接続、PA11は接続なし、PA12〜20とIPA11〜19接続、PA21接続なし、の関係を示した図である。
【００４６】
RAM ３およびその他の構成は、第２の実施の形態と同様である。すなわち、この半導体記憶装置は、アドレスノンマルチプレクス方式のであって、同一基板上に設けたメモリ空間の異なる複数のRAM ３〜５と、メモリ空間の違いに応じて外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段とを備え、この手段により各々のRAM３〜５のアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一可能とするものである。また変更手段は外部入力アドレス信号が内部アドレス信号となる前の位置に設けられる。
【００４７】
以上の構成により、RAM３〜５の外部でアドレスをつなぎかえることにより、ノーマル用入力アドレス8とテスト用内部入力アドレス9のアドレス端子数を同一にすることができ、RAMの回路構成を複雑化することなく、パラレル検査可能なアドレス割り付けを実現することが可能となる。
【００４８】
図4は、本発明の第4の実施形態における概略図を示すものであり、第３の実施の形態の場合と同様に第２の実施の形態における一部の別の実施の形態であり、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が、外部入力アドレス信号が内部アドレス信号となった後の位置に設けられるものである。
【００４９】
4はアドレスノンマルチプレクス方式のメモリ容量1MbのRAMで、テスト用内部入力アドレス9がIPA0 〜21の22bit、ノーマル用アドレスA0〜19の20bitとテスト用とノーマル用でアドレス数が異なるRAMであり、６はテスト用外部入力アドレスPA0〜21である。
【００５０】
以上の構成において、テスト用の外部入力アドレス6とテスト用のチップ内部入力アドレス9のアドレスビット数が同一になるので、テスト用外部入力アドレス6とテスト用内部入力アドレス9を一対一に対応させ、接続することができる。
【００５１】
図5は、テスト用内部入力アドレス9とテスト用外部入力アドレスのアドレス数を同一にする構成の一例を示している。
【００５２】
11は、テスト用内部入力アドレス9( IPA0〜21) と、内部ロウアドレス12と内部コラムアドレス13の接続切り替えを行うアドレス信号接続変更手段であり、4はテスト用内部入力アドレスIPA0〜10により内部ロウアドレス12のR0〜10、およびテスト用内部入力アドレスIPA12〜20により内部コラムアドレス13のC0〜8でアドレス制御される１Ｍｂ  RAMである。
【００５３】
上記RAMのアドレス構成の場合は、テスト用内部入力アドレスIPA11およびIPA21はRAMのアドレス制御には用いられない。そこで、アドレス信号接続変更手段11にてテスト用内部制御アドレスIPA11およびIPA21をディスイネーブル状態にする。これによりテスト用内部入力アドレス9とテスト用外部入力アドレス6 のアドレス数を同一にすることができる。
【００５４】
図6は、アドレス信号接続変更手段１１の実現方法の具体例を示しており、9はテスト用内部入力アドレスIPA0〜21であり、11はテスト用内部入力アドレス9と内部ロウアドレス12および内部コラムアドレス13の接続を切り替えるアドレス信号接続変更手段であり、19は電気的に信号を切り替えるスイッチであり、各テスト用内部入力アドレスIPA0〜21が図のように、内部コラムアドレスＣ０〜Ｃ８および内部ロウアドレスＲ０〜Ｒ１０の隣接するものに一対のスイッチ１９を介して接続されている。20はスイッチ19を制御するスイッチ制御信号であり、各一対のスイッチ１９間には反転信号を加えるためインバータを設けている。
【００５５】
上記構成において、テスト用内部入力アドレスIPA11をディスイネーブル状態にすることを考える。テスト用内部入力アドレスIPA11をディスイネーブル状態にするためにスイッチ制御信号20として、SW0：H、SW1：L、SW2：L、SW3：Lの信号を入力する。この信号入力により、テスト用内部入力アドレスIPA10は内部ロウアドレスR10と、テスト用内部入力アドレスIPA12は内部コラムアドレスC0と、テスト用内部入力アドレスIPA13は内部コラムアドレスC1と繋がる。また、テスト用内部入力アドレスIPA11はスイッチ19がoffするためどこにも接続されない。
【００５６】
なおここでSW制御信号20への入力は、物理的にVDDおよびVSSに接続する方法でも、論理回路により信号を入力する方法でも実現できることは容易に推測できる。
【００５７】
図7は、アドレス信号接続変更手段１１の実現方法の第2の具体例を示しており、9はテスト用内部入力アドレスであり、11はテスト用内部入力アドレス9と内部ロウアドレス12および内部コラムアドレス13の接続を切り替えるアドレス信号接続変更手段であり、19は電気的に信号を切り替えるスイッチであり、14は電気的接続を外部トリマで切断することができるヒューズであり、15はヒューズ14が切断された場合、電源と反対側のノードをGNDに固定するプルダウン抵抗である。
【００５８】
上記構成において、ある任意のヒューズ14に対してフューズカット（例えばＸ印で示す）を行うと、電源から切り離された各ヒューズ14に対応するプルダウン抵抗15が有効になり、各ヒューズ14に対応するテスト用内部入力アドレス９から連続して上位ビットにシフトしながら内部ロウおよびコラムアドレス信号へ接続変更が行われ、例えば図６のスイッチ制御信号２０が与えられたのと同じスイッチ動作状態が得られる。これにより各スイッチ毎の論理を制御する必要がなく、接続変更したい個所のヒューズ１４をカットすることのみで所望のアドレス信号接続が実現できる。また、DRAMなどでは容量に応じてメモリセルのリフレッシュ周期等を変更するためにヒューズ１４または外部信号等で実現する場合がある。このような構成のRAMの場合、容量を認識する例えばヒューズノードおよび内部または外部の信号を流用してアドレス信号接続変更手段１１を制御することも容易である。
【００５９】
図８は本発明の第5の実施形態における検査パターンを示すものであり、図8-1は特に検査パターンによって異容量RAMの一括検査における問題を説明している。よく知られているRAMのパターンとしてアドレッシング等のチェックを行うマーチパターンというものがある。これは全RAM領域に0データをライト後、0データリード、1データライトして次へインクリメントを全面実施後、最後にオール1リードを行うものであるが、ここで1Mbと2Mbの異容量RAMに対してマーチパターンを行うと、全面０データ・ライトまでは問題ないが、0データリード/1データライトの場合、1Mb  RAMに対しては1Mbを超えてしまうと、再度先頭のアドレスに戻って、0データリード/1データライトを行ってしまう。メモリセルには1データがかかれているため、この状態にて検査を行ってしまうと、期待値と実データが一致せず正しい検査ができない。すなわち、図８において、図８（ａ）の（ａ１）の状態は、ロウ方向アドレスＰＡ０−ＰＡ１１を（０−７ＦＦ、１６進数）までインクリメントし”０”データライト動作する。１Ｍｂ  ＲＡＭ、２Ｍｂ  ＲＡＭを同一アドレス空間にアクセスしている。（ａ２）の状態は、ロウ方向アドレスＰＡ０−ＰＡ１１を（８００−ＦＦＦ、１６進数）までインクリメントし”０”データライト動作する。１Ｍｂ  ＲＡＭは、ＰＡ１１＝１のアトレス空間を有しないので、（ａ１）と同様にＰＡ０−ＰＡ１１（０−７ＦＦ、１６進数）の空間を再度、アクセスしている。一方、２Ｍｂ  ＲＡＭはＰＡ０−ＰＡ１１（８００−ＦＦＦ、１６進数）までアクセスしている。（ａ３）の状態は、注目メモリセルからデータ”０”をリードし、更に同一セルに”１”をライトする。この動作をロウ方向にインクリメントしながら、ロウ方向アドレスＰＡ０−ＰＡ１１（０−７ＦＦ、１６進数）まで行う。この（ａ３）動作により、１Ｍｂ  ＲＡＭおよび２Ｍｂ  ＲＡＭともにアドレスＰＡ０−ＰＡ１１（８００−ＦＦＦ、１６進数）のセルは（ａ１）動作による”０”データから”１”データに書き換わっている。（ａ４）の状態は、（ａ３）動作をロウ方向アドレスＰＡ０−ＰＡ１１（８００−ＦＦＦ、１６進数）まで行う。この動作時（ａ２）動作でも説明した通り、１Ｍｂ  ＲＡＭはＰＡ１１＝１のアドレス空間を有しないので、（ａ３）動作と全く同一アドレス空間にて、上記動作を行ってしまう。ここで１Ｍｂ  ＲＡＭにおいてはメモリセルからデータ”０”を期待値としてリードするのに対して、（ａ３）動作においてデータが”１”に書き換わっている。そのため期待値と実データが異なるために正しい検査ができなくなる。２Ｍｂ  ＲＡＭに対しては、問題ない。
【００６０】
そこで、仮想メモリアドレス空間にアクセスする場合には、RAMへのアクセスを中止してしまうような構成をとる。すなわち、この構成の場合は、図８（ａ）に対応する図８（ｂ）の（ｂ２）、（ｂ４）に示すように仮想メモリアドレス空間にアクセスする場合、リード・ライト動作をおこなわないようにする。これによりマーチパターンが正しく実行できる。なお、他のほぼ全部のメモリ検査パターンに対しても異容量のRAMに対して一括検査が可能となる。
【００６１】
図９は本発明の第5の実施形態における、RAMが仮想メモリアドレス空間にアクセス中はRAMへのアクセスを中止する構成の1例を示しているものである。4は1Mb  RAM、9はテスト用内部入力アドレスIPA0〜10,12〜20であり、18は仮想メモリアドレス空間にアクセスするためのテスト用内部入力アドレスIPA11及びIPA21であり、23はロウデコード回路、24はコラムデコード回路、25はテスト用内部入力アドレス中のロウ方向アドレス信号をデコードしたロウデコード信号であり、26はテスト用内部入力アドレス中のコラム方向アドレス信号をデコードしたコラムデコード信号であり、これらはメモリ部に入力される。27は仮想メモリ空間アクセス用アドレス18の信号をデコードした仮想メモリ空間デコード信号である。この仮想メモリ空間デコード信号27の出力は、メモリ部に対してオープン状態である。
【００６２】
以上の構成によると仮想メモリアドレス空間をアクセスする場合、仮想メモリアドレス空間アクセス用入力アドレス18が入力される。この入力信号によりロウデコード回路23およびコラムデコード回路24にて仮想メモリ空間デコード信号27が発生される。この仮想メモリ空間デコード27の出力は、どこにも接続されていない。そのため仮想メモリアドレス空間をアクセス時は、RAM内部へのアクセスを中止する構成を実現できる。
【００６３】
その他、第１の実施の形態等と共通する構成をとることができる。
【００６４】
なお、図７に示したアドレスシフト手段は、外部入力アドレスとの接続が切り離されたチップ内部入力アドレスを、HighまたはLowに固定する手段を備えることができる。
【００６５】
また以上の実施の形態ではアドレスノンマルチプレクス方式のＲＡＭを例に挙げて説明したが、本発明はこれに限られるものではない。
【００６６】
【発明の効果】
請求項１記載の半導体記憶装置によれば、容量が異なるＲＡＭに対してロウとコラムのアドレス割付を同一にする構成をとることで、容量が異なるＲＡＭにおいてもパラレル検査を実現することができ、検査時間の短縮に大きく寄与することができる。
また、異なるメモリ空間に同一のロウ及びコラムの割り付けを行った場合、仮想メモリ空間にアクセスしたときはメモリ一連の動作を行わないため、従来、仮想メモリ空間にアクセスした場合でも、メモリアクセス動作を行うため意図せずメモリデータが書き換わってしまっていたが、これを回避することができる。
【００６８】
請求項２記載の半導体記憶装置によれば、請求項１と同様な効果のほか、メモリ空間の違いに応じて、外部入力アドレス信号と、チップ内部入力アドレス信号のアドレス接続を変更できる手段を備えることにより、制御外部入力アドレスと内部入力アドレスの接続を切り替えることが可能になり、メモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００６９】
請求項３記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【００７０】
請求項４記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【００７１】
請求項５記載の半導体記憶装置によれば、請求項２と同様な効果がある。
【００７２】
請求項６記載の半導体記憶装置によれば、請求項５と同様な効果のほか、特定のアドレスの接続を変更することにより、そのアドレスの上位または下位アドレスがシフトするという構成を有していることによって、特定のアドレスから接続のシフトが可能となりメモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００７３】
請求項７記載の半導体記憶装置によれば、請求項６と同様な効果がある。
【００７４】
請求項８記載の半導体記憶装置によれば、請求項５と同様な効果がある。
【００７５】
請求項９記載の半導体記憶装置によれば、請求項８と同様な効果がある。
【００７６】
請求項１０記載の半導体記憶装置によれば、請求項６または請求項７と同様な効果がある。
【００７８】
請求項１１記載の半導体記憶装置の検査方法によれば、請求項１と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体集積回路のブロック図である。
【図２】本発明の第2の実施の形態における半導体集積回路のブロック図である。
【図３】本発明の第3の実施の形態における要部の半導体集積回路のブロック図である。
【図４】本発明の第4の実施の形態における要部の半導体集積回路のブロック図である。
【図５】本発明の第4の実施の形態におけるアドレス信号の接続の説明図である。
【図６】本発明の第4の実施の形態におけるアドレス信号接続変更手段の回路図である。
【図７】本発明の第4の実施の形態における別のアドレス信号接続変更手段の回路図である。
【図８】本発明の第5の実施の形態における検査パターン説明図である。
【図９】本発明の第5の実施の形態における半導体集積回路のブロック図である。
【符号の説明】
1     メモリ混載システムLSI
2     入力アドレス
3     4Mb  RAM
4     1Mb  RAM
5     0.5Mb  RAM
6     テスト用外部入力アドレス
7     LOGIC回路
8     ノーマル用入力アドレス
9     テスト用内部入力アドレス
10    信号接続図
11    アドレス信号接続変更手段
14    ヒューズ
15    プルダウン抵抗
18    テスト用内部入力アドレス（仮想メモリ空間アクセス用）
19    スイッチ
20    スイッチ制御信号
23    ロウデコード回路
24    コラムデコード回路
25    ロウデコード信号
26    コラムデコード信号
27    仮想メモリ空間デコード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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