(57)【特許請求の範囲】
【請求項１】
第１及び第２のビット線と、
セルプレート線と、
上記第１のビット線と上記セルプレート線との間に介設され、強誘電体膜を有する第１の強誘電体キャパシタと、
上記第２のビット線と上記セルプレート線との間に介設され、強誘電体膜を有する第２の強誘電体キャパシタと、
上記第１、第２のビット線と上記第１、第２の強誘電体キャパシタとの間にそれぞれ介設される第１、第２のメモリセルトランジスタと、
上記セルプレート線と上記第１、第２のビット線とを介して上記第１、第２の強誘電体キャパシタの強誘電体膜に第１のエネルギー及び上記第１のエネルギーよりも小さい第２のエネルギーを供給する書き込み・書き換え制御手段とを備え、
上記書き込み・書き換え制御手段は、上記第１の強誘電体キャパシタの強誘電体膜に対して、上記第１のエネルギーを供給して上記第１の強誘電体キャパシタの強誘電体膜を第１の分極状態に分極させてデータ反転書き込みを行い、上記第２のエネルギーを供給して上記第１の分極状態から逆極性の方向に変化した未飽和状態の第２の分極状態への書き換えを行い、且つ、上記第２の強誘電体キャパシタの強誘電体膜に対して、上記第１のエネルギーを供給して上記第２の強誘電体キャパシタの強誘電体膜を第３の分極状態に分極させてデータ反転書き込みを行い、上記第２のエネルギーを供給して上記第３の分極状態から逆極性の方向に変化した未飽和状態の第４の分極状態への書き換えを行うことを特徴とする強誘電体メモリ装置。
【請求項２】
請求項１の強誘電体メモリ装置において、
上記セルプレート線を介して上記第１、第２の強誘電体キャパシタの各強誘電体膜に上記第1のエネルギーよりも小さい第３のエネルギーを供給して分極状態の読み出しを行なう読み出し制御手段をさらに備えていることを特徴とする強誘電体メモリ装置。
【請求項３】
請求項１又は２の強誘電体メモリ装置において、
上記第１の分極状態と上記第３の分極状態とは、逆極性であることを特徴とする強誘電体メモリ装置。
【請求項４】
ビット線と、
セルプレート線と、
上記ビット線と上記セルプレート線との間に介設され、強誘電体膜を有する強誘電体キャパシタと、
上記ビット線と上記強誘電体キャパシタとの間に介設されるメモリセルトランジスタと、
上記セルプレート線とビット線との間に、上記強誘電体キャパシタの上記強誘電体膜を分極させるための第１のエネルギーを供給する書き込み制御回路とを備え、
上記書き込み制御回路は、温度変化に対して上記強誘電体膜にほぼ同じ分極状態を生ぜしめるように上記第１のエネルギーを制御することを特徴とする強誘電体メモリ装置。
【請求項５】
請求項４の強誘電体メモリ装置において、
上記強誘電体膜の分極状態を読み出すための第２のエネルギーを供給する読み出し制御手段をさらに備え、
上記第１のエネルギーよりも上記第２のエネルギーの方が小さいことを特徴とする強誘電体メモリ装置。
【請求項６】
請求項４又は５の強誘電体メモリ装置において、
上記書き込み制御回路は、温度が低いときほど高い電圧で書き込みを行なうよう制御することを特徴とする強誘電体メモリ装置。
【請求項７】
請求項４又は５の強誘電体メモリ装置において、
上記書き込み制御回路は、温度が低いほどパルス幅の大きい書き込み信号を供給するように構成されていることを特徴とする強誘電体メモリ装置。
【請求項８】
請求項７の強誘電体メモリ装置において、
上記書き込み制御回路は、
温度が低いほど低い電圧の内部電圧信号を発生する内部電圧発生回路と、
上記内部電圧発生回路で発生された内部電圧信号を受けて、内部電圧信号の電圧が低いほどパルス幅の大きいパルス信号を発生する回路と
により構成されていることを特徴とする強誘電体メモリ装置。
【請求項９】
ビット線とセルプレート線との間に介設され、強誘電体膜を有する強誘電体キャパシタと、上記ビット線と上記強誘電体キャパシタとの間に介設されたメモリセルトランジスタとを有する強誘電体メモリ装置の駆動方法であって、
上記強誘電体キャパシタの強誘電体膜に、第１のエネルギーで第１の分極状態である反転データを書き込む第１のステップと、
上記強誘電体キャパシタの強誘電体膜に、第２のエネルギーで上記第１の分極状態から逆極性の方向に変化した未飽和状態の第２の分極状態に書き換える第２のステップとを備え、
上記第１のエネルギーよりも上記第２のエネルギーの方が小さいことを特徴とする強誘電体メモリ装置の駆動方法。
【請求項１０】
請求項９の強誘電体メモリ装置の駆動方法において、
上記第１のステップでは、所定のパルス幅を有する第１のパルス信号を供給し、
上記第２のステップでは、上記所定のパルス幅よりも小さいパルス幅を有する第２のパルス信号を供給することを特徴とする強誘電体メモリ装置の駆動方法。
【請求項１１】
請求項９の強誘電体メモリ装置の駆動方法において、
上記セルプレート線を介して上記強誘電体キャパシタの強誘電体膜に上記第２のエネルギーよりも小さい第３のエネルギーを供給して分極状態の読み出しを行なう第３のステップをさらに備えていることを特徴とする強誘電体メモリ装置の駆動方法。
【発明の詳細な説明】
［技術分野］
本発明は、電子機器などに内蔵されているメモリ装置のうち特に強誘電体キャパシタをメモリセルに設けた強誘電体メモリ装置に関する。
［背景技術］
最近、メモリセルのキャパシタ中に強誘電体材料からなる容量膜を配置することにより記憶データを不揮発性とした強誘電体メモリ装置が提案されている。強誘電体材料とは、図２０に示すように、電圧（電界）の極性の変化に対する分極の変化がヒステリシスループを描く特性を有するものをいう。すなわち、印加する電圧（電界）を増大していくと、分極量が変化曲線に沿って増大して点Ａで飽和分極値を示し、逆に電圧（電界）を減少させていくと分極が元の変化過程をたどらずに少しずつ減少し、電界を０にしても分極は０にならず、点Ｂにおける残留分極が残るような材料をいう。そして、強誘電体材料に負の電界を印加し、この電界を負の方向に増大させると、点Ｃにおいて飽和分極値を示し、電界を減少させて０にすると、点Ｄにおける残留分極が残る。このように、強誘電体材料とは、それまでに受けた電界の大きさと極性に応じた残留分極が残るという特性、いわゆるヒステリシス特性を有するものである。ここで、飽和分極値とは、図２０に示すヒステリシス曲線の２つの変化曲線がほぼ共通の曲線になる点、つまり両者がほぼ接する点である。また、分極反転の挙動は、電圧ではなく電圧を膜厚で除した値である電界に依存するが、以下の説明では強誘電体膜の厚みは一定としているので、すべて電圧による動作特性について説明する。
そこで、強誘電体膜を２つの導体膜で挟んでなる強誘電体キャパシタをメモリセル内に設け、信号電圧の正負や大きさに応じた強誘電体膜の残留分極を記憶データとすることで、記憶データを揮発させることなく保存しておくことができ、いわゆる不揮発性メモリ装置を実現することができる。
例えば、米国特許公報４，８７３，６６４号には、以下のような２つのタイプの強誘電体メモリ装置が開示されている。
第１のタイプの不揮発性メモリ装置は、メモリセルを１ビット当たり１個のトランジスタと１個の強誘電体キャパシタ（１Ｔ１Ｃ）で構成したものである。その場合、例えば２５６個の本体メモリセル（ノーマルセル）毎に１個のダミーメモリセル（リファレンスセル）が設けられている。
第２のタイプの不揮発性メモリ装置は、ダミーメモリセルを設けずに、メモリセルを１ビット当たり２個のトランジスタと２個の強誘電体キャパシタ（２Ｔ２Ｃ）で構成したものである。この場合、１対の相補データが１対の強誘電体キャパシタに記憶される。
また、例えば米国特許公報４，８８８，７３３号に開示されているように、メモリセルを１ビット当たり２個のトランジスタと１個の強誘電体キャパシタ（２Ｔ１Ｃ）で構成したものもある。
また、強誘電体キャパシタ中に用いられる強誘電体材料としては、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およびＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。また、ＰＣＴの国際公開第ＷＯ９３／１２５４２号公報には、ＰｂＴｉＯ3−ＰｂＺｒＯ3に比べて極端に疲労の少ない，強誘電体メモリ装置中の強誘電体キャパシタに適した強誘電体材料も開示されている。
ところで、一般的に現在用いられている強誘電体材料には疲労が避けられず、長時間に亘って使用されるとデータを保持する能力を失う場合がある。
そこで、米国特許５，５３２，９５３号に開示されるごとく、長時間に亘って使用されてもデータを保持する能力を失わないために、書き込みを強誘電体キャパシタを完全に飽和させるのに充分な電圧で書き込む技術がある。
以下、この公報に開示されている強誘電体メモリ装置の構成及び動作について説明する。
図２１は上記従来の強誘電体メモリ装置のメモリセル部の構成を示す電気回路図である。同図において、メモリセル１１０内には、ビット線１２４及び反転ビット線１２６とセルプレート線１２２との間には、メモリセルトランジスタ１１２，１１４と、メモリセルキャパシタ１１６，１１８とが直列配置により介設されている。上記各メモリセルトランジスタ１１２，１１４のゲートはワード線１２０に接続されている。そして、例えば一方のメモリセルキャパシタには図２０の点Ｂにおける残留分極（Ｈデータ）を与え、他方のメモリセルキャパシタには図２０の点Ｄにおける残留分極（Ｌデータ）を与えておいて、この２つのメモリセルキャパシタの分極状態をデータ”１”とする。また、各メモリセルキャパシタに、データ”１”における分極状態とは逆の分極状態を与え、これをデータ”０”として記憶する。このような相補データを利用することにより、信頼性の高い強誘電体メモリ装置を構成することができる。
次に、上記従来の強誘電体メモリ装置の読み出し，書き込み（書き換えを含む），復旧動作について説明する。図２２（ａ），（ｂ）には、同公報中の図４Ａ，４Ｂとして記載されているフローチャートである。図２２（ａ）に示すように、時刻ｔ３及びｔ４でビット線１２４及び反転ビット線１２６上にメモリセルキャパシタ１１２，１１４の電荷を放出させてデータの読み出しを行ない、時刻ｔ５でビット線１２４及び反転ビット線１２６の電圧差を論理値Ｈ，Ｌまで増幅して感知する。次に、時刻ｔ６でチャージポンプを作動させ、電源電圧を４Ｖから６Ｖに昇圧する。そして、この昇圧された電源電圧を利用して、時刻ｔ６で書き込みを行なう。上記手順によって、読み出し，感知，書き込み動作を行なうようにしている。
また、図２２（ｂ）に示すように、読み出し，感知，復旧動作を同様の手順で行なっている。復旧動作とは、強誘電体キャパシタの分極状態を読み出し前の状態に戻す動作である。
ここで、上記公報には、書き込みパルス及び復旧パルスの幅は２０ナノ秒であり、読み出しパルスの幅もこれらとほぼ同じであることが記載されている。
このように、上記従来の強誘電体メモリ装置においては、強誘電体キャパシタのコンデンサを完全に飽和させるのに必要な電圧（図２０に示す点Ａ）を与えて書き込み動作を行なっている。すなわち、チャージポンプにより昇圧された高い電圧（６Ｖ）により書き込み動作を行なっている。そして、このような書き込み方法を採用することによって、強誘電体メモリ装置のデータ保持性能を向上させ、耐用年数を延長させようとしている。
［解決課題］
しかしながら、従来の強誘電体メモリ装置においては、上述のように書き込み動作時には強誘電体キャパシタを完全に飽和させるべく通常より高い電圧で書き込んでいる。このため、例えばセルプレート線ＰＬやセンスアンプに昇圧された電圧を供給するために、チャージポンプ回路による内部電圧昇圧回路が必要であった。このチャージポンプ回路を設けることにより、チャージポンプ回路に必要なキャパシタなどの回路要素の面積分だけ全体のレイアウト面積が大きくなることや回路が複雑になるという不利益があった。しかも、後述する本発明者らの実験データによると、強誘電体キャパシタの分極状態を完全に飽和するまで書き込み動作を行なうことは、高速動作を要求される分野においては不利益につながることもわかってきた。さらに、エンデュランス（書き換え）動作つまり分極反転動作の繰り返しを分極を完全に飽和させながら行なうと、残留分極が減小していくヒステリシス特性を示すようになってくる。すなわち、データを保持する能力を失う場合があることもわかってきた。
特に問題となるのは、用途によっては強誘電体メモリ装置が、２〜６Ｖという広い電圧範囲で動作することが要求されることがあるが、このような場合、常に分極を飽和させるに十分な高電圧で書き込むこと自体が困難である。
しかも、広い電圧範囲での動作が求めらえる場合に、２Ｖ程度の低電圧で書き換えを行なうと誤読み出しを生じることがあった。その場合、誤読み出しが生じるメカニズムやどのようにして誤読み出しを有効に防止するかについては、上記公報の強誘電体メモリ装置を始め、従来の強誘電体メモリ装置においては、何も考察がなされていなかった。
［発明の開示］
本発明の第１の目的は、誤読み出しが生じる原因を突き止めて、その原因を解消する手段を講ずることにより、信頼性の高い強誘電体メモリ装置及びその駆動方法を提供することにある。
本発明の第２の目的は、チャージポンプ回路などの余分な回路を設けることなく高速動作が可能な強誘電体メモリ装置及びその駆動方法を提供することにある。
まず、上記目的を達成するための本発明の着眼点および基本原理について説明する。既に説明したように、上記従来の書き込み方法によると、高速動作を行なう上で不利益となるとともに、そのような書き込み方法では解決できない誤読み出しの現象がある。そして、この誤読み出しの原因を突き止めた結果、その原因解消の手段を講ずることと上記従来の書き込み方法の不利益を解消することとの間に大きな関連性があることがわかった。
第１に、発明者らは、分極反転には時間依存性があり、時間とともに分極反転が進行していくことを発見した。すなわち、従来の書き込み方法において、書き込み用電圧信号のパルス幅（時間）によって強誘電体キャパシタの分極反転状態が異なることが気づかれてはいなかった。図７は、書き込み，書き換え動作時における電圧信号のパルス幅に対する分極反転量の変化について調べた結果を示す図である。同図に示すように、分極反転量Ｐnvは印加パルスの幅（時間）によって大きく変化することがわかる。図７に関する詳細については後述する。
第２に、このような分極反転量Ｐnvの時間依存特性は、強誘電体キャパシタに印加する電圧が低い領域で顕著に現れることも併せて発見した。
第３に、低温の方が分極反転は進行しにくいことも発見した。図８は、図７と同様の実験をパルス電圧を３Ｖに固定し、温度をパラメータとしてパルス幅に対する分極反転量Ｐnvの変化について調べた結果を示す図である。同図に示すように、低温になるほど分極反転が生じにくいことがわかる。このことは、多結晶体からなる強誘電体キャパシタ膜の場合には、多結晶体を構成するそれぞれのドメインにおいて分極しやすいものと分極しにくいものが存在することを暗示している。
すなわち、強誘電体キャパシタがこのようなヒステリシス特性に従った動作を行うことから、強誘電体キャパシタへのデータの書き込み時には、強誘電体膜の分極状態が完全に飽和するまで電圧を印加する必要はなく、正しく読み出しができる印加電圧または電圧印加時間であればメモリ動作は何ら問題なくできることがわかった。
さらに、後述するように、発明者らは、強誘電体キャパシタへ与えるエネルギー、すなわち印加電圧や電圧印加時間の因子を含む書き込みエネルギーによって、書き込みを行うための分極反転の進行量が決定でき、同様に印加電圧や電圧印加時間の因子を含む読み出しエネルギーによって、読み出しを行うための分極反転の進行量が決定できるということを見いだした。
以上の過程に沿って成立した本発明は、以下のような内容を有している。
本発明の第１の強誘電体メモリ装置は、ビット線と、セルプレート線と、上記ビット線と上記セルプレート線との間に介設され、強誘電体膜を有する強誘電体キャパシタと、上記ビット線と上記強誘電体キャパシタとの間に介設されるメモリセルトランジスタと、上記セルプレート線とビット線とを介して上記強誘電体キャパシタに上記強誘電体膜を分極させるための第１のエネルギーを供給する書き込み制御手段と、上記セルプレート線とビット線とを介して上記強誘電体膜キャパシタに上記強誘電体膜の分極状態を読み出すための第２のエネルギーを供給する読み出し制御手段とを備え、上記第１のエネルギーよりも上記第２のエネルギーの方が小さい。
これにより、電圧と書き込みパルス幅（時間）を必要以上に高くまたは長くしないても正常な動作が可能な誘導体メモリ装置を実現することができる。すなわち、必ずしも書き込み動作時には強誘電体キャパシタの分極を完全に飽和させることなく、読み出しに充分な分極反転を行うものである。また、書き込み時の電圧を昇圧することなく書き込みパルス幅（時間）を長くすることによって読み出しに充分な分極反転を行い、効率的な書き込みおよび読み出し動作が可能な強誘電体メモリ装置を実現することができる。
上記第１の強誘電体メモリ装置において、書き込み時に印加する電圧を上記強誘電体膜の分極を完全に飽和させるための飽和電圧よりも低くし、かつ読み出しにおける電圧値を小さくすることができる。
この動作を行う強誘電体メモリ装置では、書き込み時に完全に飽和させるまで分極反転させる必要が無いため、低電圧あるいは高速で書き込み動作が行えることと、完全に飽和させていないこととから、低消費電力動作が可能である。また、書き込みのためのチャージポンプ回路（昇圧回路）の必要も無くなることによっても低消費電力動作ができる。さらに、エンデュランス（書き換え）動作つまり分極反転動作の繰り返しを分極を完全に飽和させながら行なうと、残留分極が減小していくヒステリシス特性を示すようになってくる。すなわち、データを保持する能力を失う場合がある。それに対して、分極を飽和させないで書き込み動作を行なうものでは、エンデュランス（書き換え）動作によってデータを保持する能力が失われることはほとんどない。
上記第１の強誘電体メモリ装置において、読み出し時間（パルス幅）を書き込み時間よりも短くすることができる。
これにより、読み出し精度及び動作速度の高い強誘電体メモリ装置を得ることができる。
本発明の第２の強誘電体メモリ装置は、第１及び第２のビット線と、セルプレート線と、上記第１のビット線と上記セルプレート線との間に介設され、強誘電体膜を有する第１の強誘電体キャパシタと、上記第２のビット線と上記セルプレート線との間に介設され、強誘電体膜を有する第２の強誘電体キャパシタと、上記第１，第２のビット線と上記第１，第２の強誘電体キャパシタとの間にそれぞれ介設される第１，第２のメモリセルトランジスタと、上記第１の強誘電体キャパシタの強誘電体膜に第１のエネルギーで第１の分極状態に書き込み動作を行なった後、第２のエネルギーで上記第１の分極状態から極性が変わろうとする方向に変化した第２の分極状態まで書き換え動作を行なう一方、上記第２の強誘電体キャパシタの強誘電体膜に第１のエネルギーで第３の分極状態に書き込み動作を行なった後、第２のエネルギーで上記第３の分極状態から極性が変わろうとする方向に変化した第４の分極状態に書き換え動作を行なう書き込み・書き換え制御手段と、上記第１のエネルギーと上記第２のエネルギーとは、上記第２の分極状態が上記第１の分極状態とは逆の極性になるように与えられる。
これにより、書き込み動作の特のエネルギーと同程度のエネルギーを与えて読み出しを行なっても、誤読み出しを生じることがないことがわかった。
本発明の第３の強誘電体メモリ装置は、第１及び第２のビット線と、セルプレート線と、上記第１のビット線と上記セルプレート線との間に介設され、強誘電体膜を有する第１の強誘電体キャパシタと、上記第２のビット線と上記セルプレート線との間に介設され、強誘電体膜を有する第２の強誘電体キャパシタと、上記第１，第２のビット線と上記第１，第２の強誘電体キャパシタとの間にそれぞれ介設される第１，第２のメモリセルトランジスタと、上記第１の強誘電体キャパシタの強誘電体膜に第１のエネルギーで第１の分極状態に書き込み動作を行なった後、第２のエネルギーで上記第１の分極状態から極性が変わろうとする方向に変化した第２の分極状態まで書き換え動作を行なう一方、上記第２の強誘電体キャパシタの強誘電体膜に第１のエネルギーで第３の分極状態に書き込み動作を行なった後、第２のエネルギーで上記第３の分極状態から極性が変わろうとする方向に変化した第４の分極状態に書き換え動作を行なう書き込み・書き換え制御手段と、上記セルプレート線を介して上記第１，第２の強誘電体キャパシタの各強誘電体膜に第３のエネルギーを供給して読み出し動作を行なう読み出し制御手段とを備え、上記第第３のエネルギーは上記第２のエネルギーよりも小さい。
これにより、２Ｔ２Ｃ型のメモリセル構造を有する強誘電体メモリ装置の誤読み出しを防止することができる。
本発明の第４の強誘電体メモリ装置は、ビット線と、セルプレート線と、上記ビット線と上記セルプレート線との間に介設され、強誘電体膜を有する強誘電体キャパシタと、上記ビット線と上記強誘電体キャパシタとの間に介設されるメモリセルトランジスタと、上記セルプレート線とビット線との間に、上記強誘電体キャパシタの上記強誘電体膜を分極させるための第１のエネルギーを供給する書き込み制御回路とを備え、上記書き込み制御回路は、温度変化に対して上記強誘電体膜にほぼ同じ分極状態を生ぜしめるように上記第１のエネルギーを制御するものである。
これにより、書き込み電圧を昇圧回路などを用いて高電圧にすることなく書き込みパルス幅（時間）を充分長くすることによって強誘電体キャパシタの分極反転を充分に行い、低電圧でも正常な動作が可能な誘電体メモリ装置を実現することができる。また、その結果、低温においてもできるだけ高速動作を維持することができる。
上記第４の強誘電体メモリ装置において、上記強誘電体膜の分極状態を読み出すための第２のエネルギーを供給する読み出し制御手段をさらに備え、上記第１のエネルギーよりも上記第２のエネルギーの方を小さくすることができる。
上記第４の強誘電体メモリ装置において、上記書き込み制御回路を、温度が低いときほど高い電圧で書き込みを行なうか、温度が低いほどパルス幅の大きい書き込み信号を供給するように構成することができる。
上記第４の強誘電体メモリ装置において、上記書き込み制御回路を、温度が低いほど低い電圧の内部電圧信号を発生する内部電圧発生回路と、上記内部パルス信号発生回路で発生された内部電圧信号を受けて、内部電圧信号の電圧が低いほどパルス幅の大きいパルス信号を発生する回路とにより構成することができる。
本発明の第１の強誘電体メモリ装置の駆動方法は、ビット線と上記セルプレート線との間に介設され、強誘電体膜を有する強誘電体キャパシタと、上記ビット線と上記強誘電体キャパシタとの間に介設されるメモリセルトランジスタとを有する強誘電体メモリ装置の駆動方法があって、上記強誘電体キャパシタに上記強誘電体膜を未飽和状態で分極させるための第１のエネルギーを供給する第１のステップと、上記強誘電体キャパシタに上記強誘電体膜の分極状態を読み出すための第２のエネルギーを供給する第２のステップとを備え、上記第１のエネルギーよりも上記第２のエネルギーの方が小さい。
上記第１の強誘電体メモリ装置の駆動方法において、上記第１のステップでは、所定のパルス幅を有する第１のパルス信号を供給し、上記第２のステップでは、上記所定のパルス幅よりも小さいパルス幅を有する第２のパルス信号を供給することができる。
本発明の第２の強誘電体メモリ装置の駆動方法は、第１，第２のビット線とセルプレート線との間に介設され、各々強誘電体膜を有する第１，第２の強誘電体キャパシタと、上記第１，第２のビット線と上記第１，第２の強誘電体キャパシタとの間にそれぞれ介設される第１，第２のメモリセルトランジスタとを有する強誘電体メモリ装置の駆動方法であって、上記第１の強誘電体キャパシタの強誘電体膜に第１のエネルギーで第１の分極状態に書き込み動作を行なった後、第２のエネルギーで上記第１の分極状態から逆極性の方向に変化した第２の分極状態まで書き換え動作を行なう一方、上記第２の強誘電体キャパシタの強誘電体膜に第１のエネルギーで第３の分極状態に書き込み動作を行なった後、第２のエネルギーで上記第３の分極状態から逆極性の方向に変化した第４の分極状態に書き換え動作を行なう第１のステップと、上記セルプレート線を介して上記第１，第２の強誘電体キャパシタの各強誘電体膜に第３のエネルギーを供給して読み出し動作を行なう第２のステップとを備え、上記第１のエネルギーと上記第２のエネルギーとは、上記第２の分極状態が上記第１の分極状態とは逆の極性になるように与えられる。
【図面の簡単な説明】
図１は、本発明の過程で行なった書き換え動作における電圧印加時間の影響を調べるための強誘電体キャパシタへの第１の電圧印加方法を示す図である。
図２は、本発明の過程で行なった書き換え動作における電圧印加時間の影響を調べるための強誘電体キャパシタへの第２の電圧印加方法を示す図である。
図３は、図１及び図２の書き換え電圧の印加方法によって生じる強誘電体キャパシタの分極状態の相違を比較するためのヒステリシス特性図である。
図４は、本発明の過程で行なった読み出し動作における印加電圧の影響を調べるための一方の強誘電体キャパシタへの電圧印加方法を示す図である。
図５は、本発明の過程で行なった読み出し動作における印加電圧の影響を調べるための他方の強誘電体キャパシタへの電圧印加方法を示す図である。
図６は、図４及び図５の読み出し電圧の印加方法によって生じる強誘電体キャパシタの分極状態を示すヒステリシス特性図である。
図７は、本発明の過程で行なった強誘電体メモリ装置の書き込み動作におけるＨデータとＬデータとの分極差の印加時間依存性を電圧をパラメータとして示す図である。
図８は、本発明の過程で行なった強誘電体メモリ装置の書き込み動作におけるＨデータとＬデータとの分極差の印加時間依存性を温度をパラメータとして示す図である。
図９は、本発明の第１の実施形態の強誘電体メモリ装置の主要部の構成を示す電気回路図である。
図１０は、本発明の第１及び第２の実施形態の強誘電体メモリ装置の書き込み動作を示すタイミングチャートである。
図１１は、本発明の第１の実施形態の強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。
図１２は、本発明の第１の実施形態の変形形態に係る強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。
図１３は、本発明の第２の実施形態の強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。
図１４は、本発明の第３の実施形態の強誘電体メモリ装置の書き込み及び読み出し動作時における強誘電体キャパシタの分極状態を示すヒステリシス特性図である。
図１５（ａ），（ｂ）は、それぞれ本発明の第４の実施形態の強誘電体メモリ装置の構成を概略的に示すブロック回路図及び内部電圧発生回路の構成例を示す電気回路図である。
図１６は、本発明の第４の実施形態の強誘電体メモリ装置の内部電圧の温度依存性を示す図である。
図１７（ａ），（ｂ），（ｃ）は、それぞれ本発明の第５の実施形態の強誘電体メモリ装置の構成を概略的に示すブロック回路図，内部電圧発生回路の構成例を示す電気回路図及びパルス信号発生回路の構成例を示す電気回路図である。
図１８は、本発明の第５の実施形態の強誘電体メモリ装置の内部電圧の温度依存性を示す図である。
図１９は、本発明の第５の実施形態の強誘電体メモリ装置のパルス信号から発生される信号のパルス幅の温度依存性を示す図である。
図２１は、従来の公報に記載されている強誘電体メモリ装置中の２Ｔ２Ｃ型メモリセルの構造を示す電気回路図である。
図２２（ａ），（ｂ）は、従来の公報に記載されている強誘電体メモリ装置の読み出し，書き込み動作を示すタイミングチャート及び読み出し復旧動作を示すタイミングチャートである。
［最良の実施形態］
以下、本発明の実施形態に係る強誘電体メモリ装置を説明する前に、本発明の過程で多くの実験を行なった結果明らかになった強誘電体キャパシタの動作特性について説明する。
図１および図２は、強誘電体メモリ装置の書き込み動作において電圧印加時間の影響を調べるために行なった実験における強誘電体キャパシタへの書き換え電圧の印加方法を示す図である。図１及び図２において、横軸は時間を表し、縦軸は印加電圧の値を表している。
図１に示す印加方法では、時刻ｔ１１から時刻ｔ１２までリニアに増大する正の電圧を印加して、時刻ｔ１２で印加電圧が最大値Ｖ１に達すると、時刻ｔ１２からｔ１３までリニアに減小する正の電圧を印加して時刻ｔ１３で印加電圧を０とする。この時刻ｔ１１からｔ１３の間に強誘電体キャパシタにＨ書き込みを行なう。その後、時刻ｔ１４まで電圧を０にしたまま保持し、時刻ｔ１４から時刻ｔ１５まで絶対値がリニアに増大する負の電圧を印加して、時刻ｔ１５で印加電圧が最小値−Ｖ２に達すると、時刻ｔ１５からｔ１６まで絶対値がリニアに減小する負の電圧を印加して、時刻ｔ１６で印加電圧を０とする。このとき、最小電圧−Ｖ２の絶対値は最大電圧Ｖ１の絶対値より小さくなっているとする。以上の時刻ｔ１４からｔ１６の間に、強誘電体キャパシタにＬ書き込みを行なう。
図２に示す印加方法では、時刻ｔ２１から時刻ｔ２２までの間は、図１に示す時刻ｔ１１からｔ１３におけると同様に変化する電圧を印加して、強誘電体キャパシタにＨ書き込みを行なう。その後、時刻ｔ２４まで電圧を０にしたまま保持し、時刻ｔ２４から時刻ｔ２５まで絶対値がリニアに増大する負の電圧を印加して、時刻ｔ２５で印加電圧が最小値−Ｖ２に達すると、時刻ｔ２５から時刻ｔ２６までの間印加電圧を−Ｖ２のままで保持する。その後、時刻ｔ２６からｔ２７まで絶対値がリニアに減小する負の電圧を印加して、時刻ｔ２７で印加電圧を０とする。つまり、図２に示す電圧の印加方法は、Ｌ書き込み動作において負の電圧を一定時間の間保持する点が図１に示す電圧の印加方法と異なっている。
図３は、図１および図２に示す方法で電圧を強誘電体キャパシタに印加したときの強誘電体キャパシタのヒステリシス特性を示す図である。図３において、ｔ１１〜ｔ１６で示される点が強誘電体キャパシタに図１に示す方法で電圧を印加したときの分極状態を示す。図３からわかるように、強誘電体キャパシタに対して負方向に印加する電圧−Ｖ２の絶対値は、正方向の電圧Ｖ１の絶対値より小さく、強誘電体キャパシタの分極量がＯ以下でなく正方向の分極状態となる電圧が設定されている。また、時刻ｔ１３の点から時刻ｔ１４の点までの間は印加電圧が０であるために、強誘電体キャパシタの分極量の減少（リラクゼーション）が見られる。
次に、強誘電体キャパシタに図２に示す方法で電圧を印加した場合には、図３に示されるように、時刻ｔ２１からｔ２５の間における強誘電体キャパシタの分極状態は、図１の時刻ｔ１１〜ｔ１５の間における分極状態と同じである。ところが、時刻ｔ２５から時刻ｔ２６までの間においては、強誘電体キャパシタに負方向の電圧−Ｖ２を一定時間の間印加しているので、図３に示される強誘電体キャパシタの分極状態が、時刻ｔ２５から時刻ｔ２６の間に印加電圧の方向（負の方向）に進行していることがわかる。つまり、強誘電体キャパシタの分極状態は、印加電圧の大きさだけでなく印加時間にも依存して変化することがわかる。つまり、印加電圧の大きさと時間とを総合的に考慮したもの、いわば書き込みエネルギーが分極の変化量と関係していることがわかる。具体的には、図３に示したようなヒステリシス特性曲線は、図１など示すある変化特性の電圧を印加したときに得られる分極状態を示しており、電圧の印加時間つまり印加電圧の周波数を変えると異なった分極状態を示す。したがって、実デバイスではその動作タイミングにあったヒステリシス特性でデバイスのタイミングを設定することが重要であることがわかる。
次に、強誘電体キャパシタの分極状態と誤読み出しとの関係について行なった実験について説明する。
図４および図５は、強誘電体メモリ装置の書き込み及び読み出し動作と誤読み出しとの関係を調べるために行なった実験における１対の強誘電体キャパシタに印加される電圧の印加方法を示す図である。図４及び図５において、横軸は時間を表し、縦軸は印加電圧の値を表している。図４は、１対の強誘電体キャパシタのうちの一方に、あるデータを書き込み，書き換え（データの反転），読み出す際に起こりうる電圧の印加状態を示し、高い電圧Ｖ１で最初のデータが書き込まれたときのセルプレート側の電圧の極性と書き換え及び読み出し動作におけるセルプレート線側電圧の極性とが逆になっている。一方、図５は、１対の強誘電体キャパシタのうちの他方における書き込み，書き換え（データの反転），読み出しのための電圧の印加状態を示し、絶対値が大きい電圧−Ｖ１で最初のデータが書き込まれたときのセルプレート側の電圧の極性と書き換え動作におけるセルプレート側電圧の極性とが逆で、最初のデータが書き込まれたときのセルプレート側電圧の極性と読み出し動作におけるセルプレート側電圧の極性とが一致している。
図４に示す書き込み，書き換え、読み出し動作においては、時刻ｔ４１から時刻ｔ４６までの間は、図１の時刻ｔ１１からｔ１６までに示す方法で電圧を印加して、一方の強誘電体キャパシタにデータの書き込み，書き換えを行なったとする。次に、読み出し動作において、時刻ｔ４６から時刻ｔ４７までの間は印加電圧を０に保持し、時刻ｔ４７からｔ４９までの間、絶対値がリニアに増大する負の電圧を印加する。そのとき、時刻ｔ４８では書き換え時の電圧と同じ電圧−Ｖ２が印加され、時刻ｔ４９では電圧−Ｖ１が印加されたとする。
このとき、図６に示すヒステリシス特性図では、時刻ｔ４１から変化して時刻ｔ４２を経た後時刻ｔ４３に示す分極状態になるように、一方の強誘電体キャパシタにＨデータの書き込みが行なわれる。ただし、リラクゼーションにより、書き込みが行なわれた強誘電体キャパシタは、最終的には時刻ｔ４４における分極状態となっている。また、時刻ｔ４４から変化して時刻ｔ４５を経た後、点４６に示す分極状態になるように、当該強誘電体キャパシタのデータ書き換え（Ｌデータ）が行なわれる。ただし、リラクゼーションにより、書き換えが行なわれた強誘電体キャパシタの分極状態は、最終的には時刻ｔ４７における状態となっている。このリラクゼーション現象は、強誘電体キャパシタへの印加電圧を低減する方向に変化させたときに（ここでは０）、多結晶体により構成されている強誘電体膜のドメインのうち、分極状態が変化しやすいものがもとの方向の分極方向に戻るためにおこると考えられる。次に、データの読み出し動作に相当する時刻ｔ４７からｔ４８までの間において、この一方の強誘電体キャパシタの分極状態は、図６に示すように、時刻ｔ４８で時刻ｔ４５における分極状態とほぼ一致するように変化する。その後、例えば読み出し状態として強誘電体キャパシタに−Ｖ１の電圧が印加されるような動作をさせると、この一方の強誘電体キャパシタの分極状態は、時刻ｔ４８から時刻ｔ４９まで変化する。そして、この時刻ｔ４９に示す分極状態に相当する電圧がビット線に現れることで、データの読み出しが行なわれる。
一方、図５に示す書き込み，書き換え，読み出し動作においては、時刻ｔ５１から時刻ｔ５６までの間は、図４の時刻ｔ４１からｔ４６までに示す方法とは逆極性の電圧を印加して、他方の強誘電体キャパシタにデータの書き込み，書き換えを行なったとする。次に、読み出し動作において、時刻ｔ５６から時刻ｔ５７までの間は、図４に示す方法と同じ極性の電圧を他方の強誘電体キャパシタに印加する。
このとき、図６に示すヒステリシス特性図では、時刻ｔ５１の点から変化して時刻ｔ５２の点を経た後時刻ｔ５３の点における分極状態になるように、一方の強誘電体キャパシタにＬデータの書き込みが行なわれる。ただし、リラクゼーションにより、書き込みが行なわれた強誘電体キャパシタは、最終的には時刻ｔ５４の点における分極状態となっている。また、時刻ｔ５４の点から変化して時刻ｔ５５の点を経た後時刻ｔ５６の点における分極状態になるように、当該強誘電体キャパシタのデータ書き換え（Ｈデータ）が行なわれる。ただし、リラクゼーションにより、書き換えが行なわれた強誘電体キャパシタの分極状態は、最終的には時刻ｔ５７の点における状態となっている。
このとき、一方の強誘電体キャパシタの反転後の分極と他方の強誘電体キャパシタの反転後の分極量との間には、分極量Ｐnvだけの差が生じているが、この分極量Ｐnvは、本来反転されるべき分極とは逆極性になっているので、負の値となっている。
次に、データの読み出し動作に相当する時刻ｔ５７の点からｔ５９の点までの間において、時刻ｔ５８の点では主として分極状態が変化しやすいものが負の分極方向に変化するため時刻ｔ５２の点から時刻ｔ５３の点までの間の変化曲線に近づくように動作する。次に、時刻ｔ５９では、時刻ｔ５２の点に近づくように動作する。そして、この時刻ｔ５９の点における分極状態に相当する電圧がビット線に現れることで、データの読み出しが行なわれる。
ところが、時刻ｔ４９，ｔ５９（実際には同じとき）の点における読み出しにおいては、Ｌ書き換えを行なったはずの強誘電体キャパシタにおける時刻ｔ４７の点から時刻ｔ４９の点までの分極の変化量と、Ｈ書き換えを行なったはずの強誘電体キャパシタにおける時刻ｔ５７の点から時刻ｔ５９の点までの分極の変化量とを比べると、Ｌ書き込みを行なったはずの強誘電体キャパシタの方が大きい。すなわち、強誘電体キャパシタから読み出される電荷量はＬ書き込みを行なったはずの強誘電体キャパシタの方が大きくなるので、この読み出しでは、読み出しデータが正しいデータとは逆になる。例えばデータ”１”と読むべきものをデータ”０”と誤読み出しを行なってしまうことになる。これは、分極差Ｐnvが負の値になっているからであって、分極差Ｐnvが正の値であれば、Ｈ書き換えデータとＬ書き換えデータの読み出し時における分極の変化量の大小関係の逆転は生じないことがわかる。
一方、時刻ｔ４８，ｔ５８の点においては、Ｌ書き換えを行なったはずの強誘電体キャパシタにおける時刻ｔ４７の点から時刻ｔ４８の点までの分極の変化量と、Ｈ書き換えを行なったはずの強誘電体キャパシタにおける時刻ｔ５７の点から時刻ｔ５８の点までの分極の変化量とを比べると、Ｈ書き込みを行なったはずの強誘電体キャパシタの方が大きいので、この読み出しでは正しくデータを読み出すことができる。
このことは、書き込み動作におけるエネルギーよりも小さなエネルギーで読み出すことにより誤読み出しが防止できることと、データ書き換えを分極状態が正負反転する条件で行なうことにより誤読み出しが防止できることとを示唆している。この２つの事項は、強誘電体メモリ装置の構成や駆動方法にとって、誤読み出しを防止するためには極めて重要なことである。
次に、本発明者らの実験で明らかになった強誘電体キャパシタの分極の書き込み，書き換えの際の印加電圧や温度に対する依存特性について説明する。
図７は、書き込み，書き換え動作時における電圧信号のパルス幅に対する分極差Ｐnvの変化について調べた結果を示す図である。強誘電体材料としては、ストロンチウム，ビスマス，チタン及びニオブからなるＳＢＴと呼ばれる材料を用い、強誘電体膜の厚みは２４０ｎｍである。また、実験は２５℃の下で行なわれた。同図において、横軸は、強誘電体キャパシタの両電極間に印加されるパルス信号のパルス幅（時間）を示し、縦軸は分極差Ｐnvを示す。各変化曲線に添付した電圧値はパルス信号の電圧を示す。ここでの分極反転は、書き込み動作時には分極が十分飽和するまで高電圧かつ長時間の電圧を印加し、その後、同図に示す電圧値及びパルス幅を有する書き換え信号を供給することによりデータの書き換えを行なっている。そして、分極差Ｐnvは、図６に示すような書き換え後の極性が書き換え前の極性と変わらない場合を負の値とし、後述する図１４に示すように、書き換え後の極性が書き換え前の極性と反転している場合を正の値としている。
図８は、図７と同様の実験を、パルス電圧を３Ｖに固定し、温度をパラメータとしてパルス幅に対する分極差Ｐnvの変化について調べた結果を示す図である。同図からわかるように、低温になるほど分極反転が生じにくいことがわかる。図７及び図８のデータから、低電圧，低温での分極反転（書き換え）には時間がかかることがわかる。強誘電体キャパシタ膜は、一般的には多結晶体であることが多く、その場合には多結晶体を構成するそれぞれのドメインにおいて分極しやすいものと分極しにくいものが存在する。そして、この多結晶体からなる強誘電体キャパシタに電圧を印加していくと、分極しやすいものから分極反転が開始され、これらの分極しやすいものの分極反転時に生成あるいは吸収される電荷量が小さいことにより、上述の法則でもって動作するようなヒステリシス特性が生じると考えられる。
ここで示されたパルス信号のパルス幅は先に示した書き込み時や読みだ支持のエネルギーと関係しているものである。
そこで、以下の実施形態においては、以上のような実験で得られた強誘電体キャパシタの特性を活かすことにより、動作の高速化，誤読み出しの防止などの目的を達成することができる具体的な強誘電体メモリ装置の構造や駆動方法について説明する。
（第１の実施形態）
図９は、本実施形態に係る２Ｔ２Ｃタイプの強誘電体メモリ装置の構成を示す電気回路図である。同図において、１はメモリセル（Memory Cell）を、２はビット線電圧制御回路（Bitline Voltage Control Circuit）を、３はセンスアンプ回路（Sense Amp. Circuit）をそれぞれ示している。また、ＢＬ，／ＢＬはビット線（／ＢＬは反転ビット線ともいう）を、ＳＮ，／ＳＮはデータ蓄積ノードを、ＷＬはワード線を、ＣＰはセルプレート線を、ＢＰ２はビット線電圧制御信号線を、ＳＡＥはセンスアンプ制御信号線をそれぞれ示している。
メモリセル回路１において、メモリセルトランジスタ１１，１２のドレインはビット線ＢＬ，／ＢＬに、ソースはデータ蓄積ノードＳＮ，／ＳＮに、ゲートはワード線Ｗ１にそれぞれ接続されている。そして、データ蓄積ノードＳＮ，／ＳＮとセルプレート線ＣＰとの間には、それぞれ強誘電体膜を有するメモリセルキャパシタ１３，１４が介設されている。そして、一方のメモリセルキャパシタ１１３には、セルプレート側電極に論理電圧Ｌ（０Ｖ），ビット線側電極に論理電圧Ｈを印加して、図２０の点Ｂにおける残留分極（Ｈデータ）を与える。また、他方のメモリセルキャパシタ１４にはセルプレート側電極に論理電圧Ｈ，ビット線側電極に論理電圧Ｌ（０Ｖ）を印加して、図２０の点Ｄにおける残留分極（Ｌデータとする）を与える。以上のような２つのメモリセルキャパシタ１３，１４の分極状態をデータ”１”として、その逆の分極状態をデータ”０”とする相補データを利用する構成となっている。
ビット線電圧制御回路２において、ビット線ＢＬ，／ＢＬと接地の間にはそれぞれ電圧制御用のＮＭＯＳトランジスタ２１，２２が介設されており、ビット線電圧制御信号線ＢＰ２は、このＮＭＯＳトランジスタ２１，２２のゲートに接続されている。
センスアンプ回路３において、センスアンプ信号線ＳＡＥには、第１，第２インバータ３１，３２が直列に接続されている。そして、第１インバータ３１の出力は駆動パルス印加用のＰＭＯＳトランジスタ３４のゲートに接続されている。また、ビット線ＢＬ，／ＢＬ間には、差動増幅型センスアンプを構成する２つのＰＭＯＳトランジスタ３５，３６が設けられており、このＰＭＯＳトランジスタ３５，３６の共通ドレインにＰＭＯＳトランジスタ３４のソースが接続され、ＰＭＯＳトランジスタ３４のドレインは電源電圧供給端子に接続されている。さらに、第２インバータ３２の出力は、駆動パルス印加用のＮＭＯＳトランジスタ３９のゲートに接続されている。ビット線ＢＬ，／ＢＬ間には、もう１つの差動増幅型センスアンプを構成する２つのＮＭＯＳトランジスタ３７，３８が設けられており、このＮＭＯＳトランジスタ３７，３８の共通ソースにＮＭＯＳトランジスタ３９のドレインが接続され、ＮＭＯＳトランジスタ３９のソースは接地に接続されている。すなわち、センスアンプ信号線ＳＡＥの制御信号により、各ＭＯＳトランジスタ３４，３９を動作させて、２つの差動増幅型センスアンプに起動パルスを印加して、ビット線ＢＬ，／ＢＬ間の電圧差（データ）を増幅するようにしている。
図１０及び図１１は、本実施形態における強誘電体メモリ装置のデータ”１”の書き込みを読み出しの動作を示すタイミングチャートである。
図１０に示すように、時刻ｔ６１で、ビット線ＢＬ及び反転ビット線／ＢＬにそれぞれ論理電圧Ｈ（Ｖ３）及び論理電圧Ｌ（０Ｖ）を印加しておき、時刻ｔ６２でワード線ＷＬの電圧を立ち上げてメモリセルトランジスタ１１，１２をオンにするとともに、セルプレート線ＣＰに論理電圧Ｈ（Ｖ３）を印加する。このとき、メモリセルキャパシタ１４のセルプレート側電極の電位がＨになり、ビット線側電極の電位が０になることでＬデータが書き込まれる（図２０の点Ｄに示す分極状態）。次に、時刻ｔ６３で、セルプレート線ＣＰに論理電圧Ｌ（０Ｖ）を印加する。このとき、メモリセルキャパシタ１３のセルプレート側電極の単位が０になり、ビット線側電極の電位がＨになることでＨデータが書き込まれる（図２０の点Ｂに示す分極状態）。次に、時刻ｔ６４でビット線ＢＬに印加する電圧を０Ｖに立ち下げた後、時刻ｔ６５でワード線ＷＬの電圧をＯＶに立ち下げてメモリセルトランジスタ１１，１２をオフにする。これにより、書き込み動作を終了する。
次に、図１１に示すように、時刻ｔ７１でワード線ＷＬの電圧を立ち上げてメモリセルトランジスタ１１，１２をオンにした後、時刻ｔ７２で、セルプレート線ＣＰに電圧Ｖ４（Ｖ４＜Ｖ３）を印加する。これにより、ビット線ＢＬ及び反転ビット線／ＢＬには、それぞれメモリセルキャパシタ１３，１４の分極状態及び配線容量に応じた電圧が現れる。このとき、Ｈデータを記憶しているメモリセルキャパシタ１３につながるビット線ＢＬの電位は、Ｌデータを記憶しているメモリセルキャパシタ１４につながる反転ビット線／ＢＬの電位よりも高い。そして、時刻ｔ７３で、両者の電位差がセンスアンプＳＡＥで論理電圧Ｈ（Ｖ４）と論理電圧Ｌ（０Ｖ）とに増幅されて、データ”１”として感知される。同時に、時刻ｔ７３からｔ７４の間にＬデータの再書き込みを行ない、その後、時刻ｔ７４でセルプレート線ＣＰの電圧を０Ｖに落としてＨデータの再書き込みを行なった後、時刻ｔ７５でビット線ＢＬの電位をＯＶに、時刻ｔ７６でワード線ＷＬの電位を０Ｖに落として、読み出し動作を終了する。
本実施形態に係る強誘電体メモリ装置の駆動方法によると、書き込み動作において、メモリセルキャパシタ１３，１４のいずれにおいても、セルプレート側電極とビット線側電極との間には電圧Ｖ３が印加されるが、読み出し動作時には、セルプレート側電極には電圧Ｖ３よりも低い電圧Ｖ４が印加される。実際に強誘電体キャパシタに印加される電圧は、ビット線容量（配線容量）とメモリセルキャパシタの容量との比で定まる電圧でるため、Ｖ４よりも低い電圧となる。また、書き込み時間（パルス幅）はＬデータの書き込み時間がｔＷＬでＨデータの書き込み時間がｔＷＨである。読み出し時間はｔＲで、各時間ｔＷＬ、ｔＷＨ、ｔＲはほぼ同じ値である。すなわち、書き込みエネルギーが読み出しエネルギーよりも大きい状態で動作している。
したがって、本実施形態のような強誘電体メモリ装置の駆動方法、あるいはこのような駆動方法を行なうように設計された強誘電体メモリ装置では、書き込みは分極の飽和状態まで行なわなくても、図６の時刻ｔ４９，ｔ５９における読み出しのような誤読み出しを生じることなく、ある書き込みエネルギーで書き込んだ情報分のみを読み出すこととなり、正しい情報を読み出すことができる。そして、図６に示すような書き換え時における分極の反転が行なわれなかった場合でも、時刻ｔ７３からｔ７５の間の再書き込みにおいて、本来のＨデータとＬデータとに相当する分極状態に近づくので、早ければ１回の読み出し，再書き込み動作により、遅くとも何回目かの読み出し，再書き込み動作により、正常な分極状態に戻ることができる。
−第１の実施形態の変形形態−
図１２は、第２の実施形態の変形形態における強誘電体メモリ装置の読み出し方法を示すタイミングチャートである。
図１２に示すように、時刻ｔ８１でワード線ＷＬの電圧を立ち上げてメモリセルトランジスタ１１，１２をオンにした後、時刻ｔ８２で、セルプレート線ＣＰに電圧Ｖ４（Ｖ４＜Ｖ３）を印加する。これにより、ビット線ＢＬ及び反転ビット線／ＢＬには、それぞれメモリセルキャパシタ１３，１４の分極状態及び配線容量に応じた電圧が現れる。その後、時刻ｔ８３でセルプレート線ＣＰの電位を０Ｖに落とすと、ビット線ＢＬ及び反転ビット線／ＢＬの電位は少しずつ低下するが、このときにも、Ｈデータを記憶しているメモリセルキャパシタ１３につながるビット線ＢＬの電位は、Ｌデータを記憶しているメモリセルキャパシタ１４につながる反転ビット線／ＢＬの電位よりも高い。そして、時刻ｔ８４で、両者の電位差がセンスアンプＳＡＥで論理電圧Ｈと論理電圧Ｌ（０Ｖ）とに増幅されて、データ”１”として感知される。この時刻ｔ８２からｔ８３までの時間ｔＲ（パルス幅）は、図１０に示す時間ｔＷＬやｔＷＨよりも短い。同時に、時刻ｔ８４からｔ８５の間にＨデータの再書き込みを行なった後、時刻ｔ８５でビット線ＢＬの電位をＯＶに、時刻ｔ８６でワード線ＷＬの電位を０Ｖに落として、読み出し動作を終了する。
本実施形態に係る強誘電体メモリ装置の駆動方法によると、書き込み動作において、メモリセルキャパシタ１３，１４のいずれにおいても、セルプレート側電極とビット線側電極との間には電圧Ｖ３が印加されるが、読み出し動作時には、セルプレート側電極には電圧Ｖ３よりも低い電圧Ｖ４が印加される。一方、読み出し時間はｔＲで、Ｌ，Ｈ書き込み時間ｔＷＬ，ｔＷＨとはほぼ同じ値である。すなわち、書き込みエネルギーが読み出しエネルギーよりも大きい状態で動作しているので、第１の実施形態と同様の効果を発揮することができる。
また、ここでは書き込みパルスは１回の書き込みパルスで行なっているが、複数回の書き込みパルスに分けて電圧を印加することも可能であり、このときの書き込みエネルギーを決める書き込みパルス幅は、上記複数回の書き込みパルス幅を加算した値にほぼ等しくなる。
（第２の実施形態）
本実施形態では、書き込み電圧と読み出し電圧は同じ電圧であって、書き込み時間と読み出し時間の差によって書き込みエネルギーと読み出しエネルギーの大きさを制御する駆動方法について説明する。
本実施形態においても、データの書き込み方法は、既に説明した図１０のタイミングチャートに従うものとする。そして、図１３は、本実施形態における読み出し動作を示すタイミングチャートである。
図１３に示すように、時刻ｔ９１でワード線ＷＬの電圧を論理電圧ＬからＨに立ち上げてメモリセルトランジスタ１１，１２をオンにした後、時刻ｔ９２で、セルプレート線ＣＰに電圧Ｖ３を印加する。これにより、ビット線ＢＬ及び反転ビット線／ＢＬには、それぞれメモリセルキャパシタ１３，１４の分極状態及び配線容量に応じた電圧が現れる。このとき、Ｈデータを記憶しているメモリセルキャパシタ１３につながるビット線ＢＬの電位は、Ｌデータを記憶しているメモリセルキャパシタ１４につながる反転ビット線／ＢＬの電位よりも高い。そして、時刻ｔ９３で、両者の電位差がセンスアンプＳＡＥで論理電圧Ｈと論理電圧Ｌ（０Ｖ）とに増幅されて、データ”１”として感知される。この時刻ｔ９２からｔ９３までの時間ｔＲ（パルス幅）は、図１０に示す時間ｔＷＬやｔＷＨよりも短い。同時に、時刻ｔ９３からｔ９４の間にＬデータの再書き込み（復旧）を行ない、その後、時刻ｔ９４でセルプレート線ＣＰの電圧を０Ｖに落としてＨデータの再書き込みを行なった後、時刻ｔ９５でビット線ＢＬの電位をＯＶに、時刻ｔ９６でワード線ＷＬの電位を０Ｖに落として、読み出し動作を終了する。
本実施形態に係る強誘電体メモリ装置の駆動方法によると、書き込みおよび読み出し電圧はともにＶ３と変わらないが、読み出し時間が書き込み時間よりも短い。すなわち、読み出し時間はｔＲで、Ｈ，Ｌデータの書き込み時間ｔＷＬ、ｔＷＨよりも短い時間である。したがって、第１の実施形態と同様に、書き込みエネルギーが読み出しエネルギーよりも大きい状態で動作している。
この状態の動作を行うように設計された強誘電体メモリ装置では、ある書き込みエネルギーで書き込んだ情報分のみを読み出すこととなり、正しい情報を読み出すことができる。特に、本実施形態の駆動方法の方が、第１の実施形態に比べて電圧を制御する回路を必要とせずパルス時間で制御できるため回路的に簡単である。
このとき、デバイスの仕様温度範囲で、後述の実施形態の方法により、温度とパルス幅の関係を強誘電体キャパシタの特性にあわせて設定することができる。具体的には、先に示した図８の特性を考慮して低温でパルス幅を長くするように設定することができる。
（第３の実施形態）
本実施形態では、読み出しエネルギーの大きさ如何に拘わらず誤読み出しを生じることのない強誘電体メモリ装置について説明する。第１の実施形態や第２の実施形態のように書き込みエネルギーが読み出しエネルギーよりも大きい状態とすれば正常に動作することができるが、本実施形態では読み出しエネルギーが大きい場合でも正常に動作させる強誘電体メモリ装置とするものである。
図１４は、本実施形態における強誘電体メモリ装置の書き込み（書き換え），読み出し方法による分極状態の変化を示すための強誘電体キャパシタのヒステシス特性図である。本実施形態においても、図４及び図５に示す書き込み，書き換え，読み出し動作が行なわれたものとし、図１４に示す時刻ｔ４１〜ｔ４９及び時刻ｔ５１〜ｔ５９は図３及び図４に示す時刻に対応している。
図１４において、Ｌデータに書き換えた後の状態が時刻ｔ４７の点の状態であり、Ｈデータに書き換えた後の状態が時刻ｔ５７の点の状態である。Ｌデータに相当する分極状態は原点Ｏより下の負の極性を有し、Ｈデータに相当する分極状態は原点Ｏより上の正の極性を有する。したがって、分極差Ｐnvは正の値である。このように、本実施形態における書き換え方法の特徴は、書き換え動作により分極反転した後のＨデータとＬデータとの分極状態の差Ｐnvが正の値となる電圧およびパルス幅で書き換え動作を行う点である。このような書き換え方法は、上述の図７または図８のデータより書き込み電圧及び書き込みパルス幅の関係から、分極差Ｐnvが正の値となるように設定することにより、確実に再現することができる。既に説明したように、図７および図８の分極差Ｐnvはリラクゼーション後のデータである。従来のように、図７，図８の特性がわかっていなかった状態では、強誘電体キャパシタの分極を未飽和状態のままにした書き換えを行ないながら図１４のような正の分極差を確実に再現することは困難である。
その結果、本実施形態における時刻ｔ４９，ｔ５９の点における読み出しにおいては、Ｌ書き換えを行なった強誘電体キャパシタにおける時刻ｔ４７の点から時刻ｔ４９の点までの分極の変化量と、Ｈ書き換えを行なった強誘電体キャパシタにおける時刻ｔ５７の点から時刻ｔ５９の点までの分極の変化量とを比べると、Ｈ書き込みを行なったはずの強誘電体キャパシタの方が大きいので、この読み出しでは、読み出しデータが正しいデータに、一致する。ここでは、電圧Ｖ５で書き換えており、書き換え電圧はＶ５以上であればよい。
すなわち、本実施形態では、図７及び図８の特性を把握しておいて、分極反転後でリラクゼーション後のＨの分極状態がＬの分極状態よりも正の方向にある状態の書き込み動作とすることにより、強誘電体キャパシタの分極が未飽和状態である書き込み（書き換え）を行なっても、いかなる読み出し電圧および読み出しパルス幅（時間）でも正常に動作するという効果を発揮することができる。
（第４の実施形態）
第４の実施形態においては、内部電圧発生回路により内部電圧の最適な設定により書き込みエネルギーの温度依存性を少なくした強誘電体メモリ装置について説明する。
図１５（ａ）は、本実施形態に係る強誘電体メモリ装置の特徴部分の構成を示すブロック回路図である。図１５（ａ）に示すように、本実施形態に係る強誘電体メモリ装置は、外部電圧ＶＤＤを入力とし、内部電圧ＶＤＤＩ１を発生する内部電圧発生回路５０Ａを備えている。そして、この内部電圧ＶＤＤＩ１が、図９に示すようなメモリセル１をアレイ状に配置したメモリセルアレイ６０に入力され、この内部電圧ＶＤＤＩ１によりメイルセルキャパシタのデータの書き込み（書き換え）が行なわれる。
図１６は、本実施形態で用いられる内部電圧ＶＤＤＩ１の温度依存特性の例を示す図である。同図に示すように、温度が低くなるにつれて高い内部電圧ＶＤＤＩ１を出力するように設計されている。その場合、書き込み（書き換えを含む）電圧の印加時間（パルス幅）は一定であることが前提である。このような設定は、図７及び図８に示すような分極差Ｐnvの温度依存性が把握されたことによって、初めて可能となったものである。
本実施形態の強誘電体メモリ装置によると、図１５（ａ）に示す回路構成を採って低温で書き込み電圧を高くするように設定することにより、低温で書き換えにくくなるという強誘電体キャパシタの特性を補償するようになり、誤読み出しを生じないために充分な分極状態を生ぜしめる書き換えを広い温度範囲で実現できるようになる。すなわち、低温でも充分な書き込み動作が可能となり、書き込み特性の温度依存性が少なくなり、低温動作が可能となる。
図１５（ｂ）は、上記内部電圧発生回路５０Ａの構成の例を示す電気回路図である。同図に示すように、内部電圧発生回路５０Ａは、外部電圧ＶＤＤを入力して基準電圧ＶREFを発生する基準電圧発生回路５１と、基準電圧発生回路５１から発生される基準電圧ＶREFを受けて、この基準電圧ＶREFを増幅して内部電圧ＶＤＤＩ１を出力するカレントミラー増幅器５２とにより構成することができる。ここで、基準電圧ＶREFは、基準電圧発生回路５１内のＰチャネル型ＭＯＳトランジスタのしきい値により決定されるので、基準電圧ＶREFに低温で高電圧になるような温度依存性をもたせることは容易である。
（第５の実施形態）
第５の実施形態では、内部電圧発生回路の電圧を電圧源としたパルス信号発生回路により書き込みエネルギーの温度依存性に起因する分極状態のばらつきを少なくした強誘電体メモリ装置について説明する。
図１７（ａ）は、本実施形態に係る強誘電体メモリ装置の特徴部分の構成を示すブロック回路図である。図１７（ａ）に示すように、本実施形態に係る強誘電体メモリ装置は、外部電圧ＶＤＤを入力とし、内部電圧ＶＤＤＩ２を発生する内部電圧発生回路５０Ｂと、この内部電圧ＶＤＤＩ２を受けて、パルス信号Ｓを出力するパルス信号発生回路７０とを備えている。
図１８は、内部電圧発生回路５０Ｂから出力される内部電圧ＶＤＤＩ２の温度依存特性の例を示す図である。また、図１９は、パルス信号発生回路７０から出力されるパルス信号Ｓのパルス幅Ｗｓの温度依存性を示す図である。図１８及び図１９に示すように、内部電圧ＶＤＤＩ２は温度が低くなるにつれて低い電圧となるように設計されているので、パルス信号発生回路７０から発生される信号Ｓのパルス信号幅（Ｗｓ）は低温になるほど長くなる。その結果、この信号Ｓを書き込み（書き換えを含む）パルス信号として用いることにより、書き込みエネルギーの温度依存性を補償して、所望の分極状態が得られる。このような設定は、図７及び図８に示すような分極差Ｐnvの温度依存性が把握されたことによって、初めて可能となったものである。
本実施形態によると、低温で書き込みパルス幅を長くすることにより低温で書き換えにくくなるという強誘電体キャパシタの特性を補償するようになり誤読み出しを生じないために充分な分極を生ぜしめる書き換えを広い温度範囲で実現できるようになる。具体的には、低温での書き込みパルス幅を強誘電体キャパシタの分極反転特性にあったように長くすることで、低温でも充分な分極状態となるような書き込み動作が可能となり、書き込み特性の温度依存性が少なくなり、低温動作を可能とするものである。
特に、本実施形態の構成の場合には、第４の実施形態に比べて強誘電体キャパシタに印加する電圧源を変えるのではなくパルス幅を制御するという制御方法であるため低消費電流化が可能である。
図１７（ｂ）は、上記内部電圧発生回路５０Ｂの構成の例を示す電気回路図である。同図に示すように、内部電圧発生回路５０Ｂは、外部電圧ＶＤＤを入力して基準電圧ＶREFを発生する基準電圧発生回路５３と、基準電圧発生回路５３から発生される基準電圧ＶREFを受けて、この基準電圧ＶREFを増幅して内部電圧ＶＤＤＩ２を出力するカレントミラー増幅器５２とにより構成することができる。このカレントミラー増幅器５２の構成は、例えば上記図１５（ｂ）に示すとおりである。ここで、基準電圧ＶREFは、基準電圧発生回路５３内のＮチャネル型ＭＯＳトランジスタのしきい値により決定されるので、基準電圧ＶREFに低温で低電圧になるような温度依存性をもたせることは容易である。
また、図１７（ｃ）は、上記パルス信号発生回路７０の構成の例を示す電気回路図である。
なお、上記第４の実施形態と第５の実施形態を併用することも可能である。
本発明で開示した強誘電体キャパシタの動作特性を利用することによって、強誘電体キャパシタの分極減小であるリラクゼーションや、高電圧の印加や高温での保存による強誘電体キャパシタの分極の偏り現象であるインプリントの影響を考慮して安定して動作するデバイスを実現することができる。また、ここでは２Ｔ２Ｃ型メモリセル構成での実施形態として説明しているが１Ｔ１Ｃ型メモリセルを配置した強誘電体メモリ装置や、２Ｔ１Ｃ型メモリセルを配置した強誘電体メモリ装置にも応用できる。それらの場合にも、メモリセル中の強誘電体キャパシタの分極状態は、２Ｔ２Ｃ型メモリセル中の個々の強誘電体キャパシタの分極状態と基本的に異なることがないからである。
［産業上の利用分野］
本発明の強誘電体メモリ装置は、例えば各種電子機器に収納される半導体メモリ装置として使用でき、特に、不揮発性のＲＡＭに適している。
【図１】
0003877336.tif 000002
【図２】
0003877336.tif 000003
【図３】
0003877336.tif 000004
【図４】
0003877336.tif 000005
【図５】
0003877336.tif 000006
【図６】
0003877336.tif 000007
【図７】
0003877336.tif 000008
【図８】
0003877336.tif 000009
【図９】
0003877336.tif 000010
【図１０】
0003877336.tif 000011
【図１１】
0003877336.tif 000012
【図１２】
0003877336.tif 000013
【図１３】
0003877336.tif 000014
【図１４】
0003877336.tif 000015
【図１５（ａ）】
0003877336.tif 000016
【図１５（ｂ）】
0003877336.tif 000017
【図１６】
0003877336.tif 000018
【図１７（ａ）】
0003877336.tif 000019
【図１７（ｂ）】
0003877336.tif 000020
【図１７（ｃ）】
0003877336.tif 000021
【図１８】
0003877336.tif 000022
【図１９】
0003877336.tif 000023
【図２０】
0003877336.tif 000024
【図２１】
0003877336.tif 000025
【図２２（ａ）】
0003877336.tif 000026
【図２２（ｂ）】
0003877336.tif 000027