(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層（２）を有する半導体基板（１）の該半導体層の表面の所定領域をエッチングする工程と、
前記エッチングが成された前記所定領域を選択酸化することにより、選択酸化膜（６５）を形成する工程とを含む半導体装置の製造方法において、
前記半導体層の所定領域をエッチングする工程の前に、前記半導体層内に熱処理による拡散層（６２）を形成する工程を有しており、かつこの拡散層を形成する工程の前に、前記半導体基板のうち前記半導体層とは反対側の表面にゲッタリング層を形成する工程を有していることを特徴とする半導体装置の製造方法。
【請求項２】
前記選択酸化膜の側面に接する前記半導体層表面にチャネル（５）を形成すべく、前記選択酸化膜をマスクにして第２導電型のベース層（１６）と第１導電型のソース層（４）を二重拡散により形成する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記拡散層を形成する工程は、
第２導電型の層であり、前記ベース層と重なる位置に配置するようにされた拡散層で形成する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記選択酸化膜を除去して前記半導体層の表面に溝（５０）を形成する工程と、
前記チャネルとなる部分を含む前記溝の内壁にゲート絶縁膜（８）を形成すると共に、このゲート絶縁膜上にゲート電極（９）を形成する工程とを備えることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
半導体基板（１）の一表面に配された第１導電型の半導体層（２）の表面の所定領域をエッチングする工程と、
前記エッチングが成された前記所定領域を選択酸化することにより、選択酸化膜（６５）を形成する工程と、
前記選択酸化膜の側面に接する前記半導体層表面にチャネル（５）を形成すべく、前記選択酸化膜をマスクにして第２導電型のベース層（１６）と第１導電型のソース層（４）を二重拡散により形成する工程と、
前記選択酸化膜を除去して前記半導体層の表面に溝（５０）を形成する工程と、
前記チャネルとなる部分を含む前記溝の内壁にゲート絶縁膜（８）を形成すると共に、このゲート絶縁膜上にゲート電極（９）を形成する工程と、
前記ソース層及び前記ベース層に電気的に接触するソース電極（１９）と、前記半導体基板のうち前記主表面の反対側面に電気的に接触するドレイン電極（２０）とを形成する工程とを含み、
前記半導体層の所定領域をエッチングする工程の前に、前記半導体層内に熱処理による拡散層（６２）を形成する工程を有しており、かつこの工程の前に、前記半導体基板のうち前記半導体層とは反対側の表面にゲッタリング層を形成する工程を有していることを特徴とする半導体装置の製造方法。
【請求項６】
前記選択酸化膜を形成する工程は、ＬＯＣＯＳ酸化により行うことを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記拡散層は、前記ベース層のうち前記チャネルから離れた領域として、該ベース層のうち前記チャネル近傍の領域よりも接合深さが深くなるように形成されるディープＷＥＬＬ層（６２）であることを特徴とする請求項２乃至５のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記ゲッタリング層を形成する工程は、前記半導体基板のうち前記ドレイン電極が形成される側に、リンのデポジションを行ったのち、前記リンを前記半導体基板に熱拡散させる工程であることを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体素子として用いられる半導体装置、例えばＤＭＯＳ構造を有する縦型あるいは横型（アップドレイン）のＭＯＳＦＥＴやＩＧＢＴ等の製造方法、及びその単体又は電力用半導体素子を組み込んだＭＯＳＩＣ等の製造方法に適用して好適である。
【０００２】
【従来の技術】
図１に、従来における縦型パワーＭＯＳＦＥＴの断面図を示し、この縦型パワーＭＯＳＦＥＴについて説明する。
図１において、ウェハ２１は、例えば不純物濃度が１０20ｃｍ-3程度で厚さ６００μｍ程度のｎ+ 型シリコンから成る半導体基板１上に、不純物濃度が１０16ｃｍ-3程度で厚さ８．５μｍ程度のｎ+ 型エピタキシャル層２が構成されたものであり、このウェハ２１の主表面に所定のユニットセルが形成される。
【０００３】
ウェハ２１の主表面に１２μｍ程度のユニットセル寸法でＵ溝５０を形成するために、厚さ１μｍ程度の選択酸化膜が形成され、この選択酸化膜をマスクとして自己整合的な二重拡散により接合深さが１μｍ程度のｐ型ベース層１６と接合深さが０．５μｍ程度のｎ+ 型ソース層４とが形成されており、それによりＵ溝５０の側壁部５１にチャネル５が設定される。
【０００４】
ｐ型ベース層１６の接合深さはＵ溝５０の底辺のエッジ部１２でブレークダウンによる破壊が生じない程度に設定されており、ｐ型ベース層１６の中央部（チャネル５から離れる領域）の接合深さが周囲よりも深くなるようにして、予めｐ型ベース層１６の底面の中央部でブレークダウンが起こるようになっている。
また、二重拡散後にこの拡散用のマスク及びＵ溝５０の形成用として使用した選択酸化膜は除去されて、Ｕ溝５０の内壁には厚さが６０ｎｍ程度のゲート酸化膜８が形成され、さらにその上に厚さが４４０ｎｍ程度のポリシリコンからなるゲート電極９、厚さが１μｍ程度のＢＰＳＧからなる層間絶縁膜１８が形成されている。
【０００５】
さらに、ｐ型ベース層１６の中央部表面に接合深さが０．５μｍ程度のｐ+ 型ベースコンタクト層１７が形成され、層間絶縁膜１８の上に形成された電極１９とｎ+ 型ソース層４及びｐ+ 型ベースコンタクト層１７がコンタクトホールを介してオーミック接触している。また、半導体基板１の裏面にオーミック接触するようにドレイン電極２０が形成されている。なお、６はドレイン層である。
【０００６】
次に、この縦型パワーＭＯＳＦＥＴの製造方法を図２〜図４に示す工程図に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ+ 型シリコンからなる半導体基板１の一表面に、ｎ- 型のエピタキシャル層２を成長させ、このエピタキシャル層２の表面を主表面とするウェハ２１を用意する。このウェハ２１の主表面を熱酸化して、厚さ６８０ｎｍ程度のフィールド酸化膜６０を形成する。このとき、ウェハ２１の裏面（半導体基板１の裏面）にも同時に酸化膜６０１が形成される。
【０００７】
〔図２（ｂ）に示す工程〕
フォトリソ工程にて、フィールド酸化膜６０のうちセル形成予定領域の中央部に相当する部分と半導体基板１の裏面に形成された酸化膜６０１をエッチング除去する。
〔図２（ｃ）に示す工程〕
熱酸化により、フィールド酸化膜６０が除去された部分に厚さ４５ｎｍ程度の酸化膜６０２を形成する。このとき、ウェハ２１の裏面にも酸化膜６０３が形成される。
【０００８】
引き続き、フィールド酸化膜６０をマスクにしつつ、薄い酸化膜６０２を透過させてボロン（Ｂ+ ）を、加速電圧６０ｋｅＶ、ドーズ量９×１０13ｃｍ-2でイオン注入する。
〔図２（ｄ）に示す工程〕
Ｎ2 ガス雰囲気で１１７０℃、６０分程度の熱処理を行い、注入されたイオンを熱拡散させて所定の接合深さを有するｐ型拡散層（ディープＷＥＬＬ層）６２を形成する。このｐ型拡散層６２は最終的にはｐ+ 型ベース層１６の一部となり、ドレイン・ソース間に高電圧が印加されたときには、このｐ型拡散層６２の底辺部分で安定にブレークダウンを起こさせることにより、耐サージ性を向上させる目的を果たす。
【０００９】
〔図２（ｅ）に示す工程〕
フィールド酸化膜６０及び酸化膜６０２、６０３をエッチング除去し、熱酸化によって再び厚さ４５ｎｍ程度の酸化膜６０４、６０５を形成する。
〔図３（ａ）に示す工程〕
ウェハ２１の主表面にデポジションにより厚さ１５０ｎｍ程度の窒化シリコン（Ｓｉ3 Ｎ4 ）膜６３を形成する。このとき、ウェハ２１の裏面にも窒化シリコン膜６３１が形成される。
【００１０】
〔図３（ｂ）に示す工程〕
窒化シリコン膜６３及び酸化膜６０４をパターニングして所定のピッチ幅で開口する格子状の開口パターンを形成する。なお、この開口パターンは、上述のｐ型拡散層６２がそのピッチ間隔の中央部に位置するようにマスク合わせしている。その後、窒化シリコン膜６３及び酸化膜６０４をマスクとして、ｎ- 型エピタキシャル層２をＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法により例えば深さ０．６μｍ程度エッチングして、溝６４を形成する。
【００１１】
〔図３（ｃ）に示す工程〕
窒化シリコン膜６３及び酸化膜６０４をマスクとして、溝６４の部分を熱酸化する。これはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法として良く知られた酸化方法であり、この酸化により選択酸化膜（すなわち、ＬＯＣＯＳ膜）６５が形成され、同時に選択酸化膜６５によって食われたｎ- 型エピタキシャル層２の表面にＵ溝５０が形成され、かつＵ溝５０の形状が確定する。なお、このＬＯＣＯＳ酸化によって酸化膜６０４は選択酸化膜６５と一体となる。
【００１２】
〔図３（ｄ）に示す工程〕
加熱したリン酸液に浸す等のウェットエッチングにより、窒化シリコン膜６３、６３１を除去する。
その後、選択酸化膜６５をマスクとしつつ、薄い酸化膜６０４を透過させてｐ型ベース層１６を形成するためのボロンをイオン注入する。このとき、選択酸化膜６５と酸化膜６０４の境界部分が自己整合位置になり、イオン注入される領域が正確に規定される。
【００１３】
引き続き、注入させたボロンのイオンを熱拡散させる。この熱拡散により形成されたボロンの拡散層が、図２（ｄ）に示す工程で形成されたｐ型拡散層６２と一体となって、ｐ型ベース層１６を形成する。また、ｐ型ベース層１６の領域の両端面はＵ溝５０の側壁の位置で自己整合的に規定される。
〔図４（ａ）に示す工程〕
フォトリソ工程により、ｎ+ 型ソース層４を形成するためのイオン注入を行ったのち、注入されたイオンを熱拡散させてｎ+ 型ソース層４を形成する。これによりチャネル５が設定される。この熱拡散において、ｎ+ 型ソース層４の領域のＵ溝５０に接した端面は、Ｕ溝５０の側壁部５１の位置で自己整合的に規定される。このように、ｎ+ 型ソース層４及び図３（ｄ）に示すｐ型ベース層１６は、これら双方を拡散させた二重拡散により形成される。
【００１４】
さらに、フォトリソ工程により、ｐ+ 型ベースコンタクト層１７を形成するためのイオン注入を行ったのち、注入されたイオンを熱拡散させてｐ+ 型ベースコンタクト層１７を形成する。
〔図４（ｂ）に示す工程〕
ウェットエッチングにより選択酸化膜６５を除去してＵ溝５０の内壁を露出させたのち、熱酸化により厚さ６０ｎｍ程度のゲート酸化膜８を形成する。このとき、ウェハ２１の裏面にも酸化膜６０６が形成される。
【００１５】
〔図４（ｃ）に示す工程〕
ウェハ２１の主表面にＣＶＤ法を用いて厚さ４４０ｎｍ程度のポリシリコン膜を堆積したのち、パターニングしてゲート電極を形成する。
〔図４（ｄ）に示す工程〕
ウェハ２１の主表面にＢＰＳＧからなる層間絶縁膜１８を形成したのち、フォトリソ工程にて層間絶縁膜１８及びゲート酸化膜８の一部にコンタクトホールを形成して、ｐ+ 型ベースコンタクト層１７とｎ+ 型ソース層４を露出させる。なお、このとき酸化膜６０６も同時に除去する。
【００１６】
さらに、アルミニウム膜からなるソース電極１９を形成し、コンタクトホールを介してｐ+ 型ベースコンタクト層１７とにオーミック接触させる。さらに、アルミニウム膜保護用としてプラズマＣＶＤ法等によりなるパッシベーション膜（図示せず）を形成する。
この後、ウェハ２１の裏面を研磨し、半導体基板１を露出させ、Ｔｉ／Ｎｉ／Ａｕの３層膜からなるドレイン電極２０を形成し、ｎ+ 型半導体基板１にオーミック接触をとる。これにより縦型パワーＭＯＳＦＥＴが完成する。
【００１７】
【発明が解決しようとする課題】
基板シリコンにＵ溝を形成し、ここにチャネルを形成する縦型ＭＯＳＦＥＴにおいて、Ｕ溝形成までの熱処理等の工程でＯＳＦ（Ｏｘｉｄａｔｉｏｎ  Ｉｎｄｕｃｅｄ  Ｓｔａｃｋｉｎｇ  Ｆａｕｌｔ）と呼ばれる結晶欠陥が基板に作り込まれると、Ｕ溝形成時に結晶欠陥部のエッチング速度が正常なシリコン部に比べて以上に速いために、形成されたＵ溝の内壁の所々にエッチピットが形成される。
【００１８】
このＵ溝の内壁に形成されたエッチピットは、後に形成されるゲート酸化膜８にも影響を与え、その結果エッチピット上に形成されたゲート酸化膜８の耐圧が低くなるという問題がある。
本発明は上記点に鑑みて成され、Ｕ溝の内壁にエッチピット（凹部）が形成されるのを抑制し、ゲート絶縁膜の耐圧を向上させることを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、以下に示す技術的手段を採用する。
請求項１乃至７に記載の発明においては、半導体基板（１）の一表面に形成した第１導電型の半導体層（２）の表面の所定領域をエッチングする工程の前に、半導体層内に熱処理による拡散層（６２）を形成する工程を有しており、かつこの工程の前に、半導体基板のうち半導体層とは反対側の表面にゲッタリング層を形成する工程を有していることを特徴としている。
【００２０】
このように、半導体層の表面の所定領域をエッチングする工程の前に、半導体層内に熱処理による拡散層を形成する工程を有している場合に、この工程の前に、半導体基板のうち半導体層とは反対側の表面にゲッタリング層を形成すれば、拡散層形成における熱処理時に、結晶欠陥発生の主原因と考えられる半導体層内の汚染不純物金属原子等をゲッタリング層によって捕獲することができる。このため、拡散層形成における熱処理において、汚染不純物金属原子が減少し、この汚染不純物金属原子を源とする結晶欠陥の発生を抑制することができる。これにより、エッチング工程の際に結晶欠陥を起因とするエッチピットの発生を抑制することができ、その結果ゲート絶縁膜（８）の耐圧を向上させることができる。
【００２１】
なお、請求項２に示すように、選択酸化膜（６５）を形成する工程の後に、ベース層（１６）やソース層（４）を形成する工程を行うことができる。この場合、ベース層やソース層を形成するために熱拡散処理を行ったとしても、選択酸化膜を形成するためのエッチング工程が終了したあとであるため、エッチピットが発生することはなく、ゲート絶縁膜の耐圧に影響はない。
【００２２】
具体的な拡散層としては、請求項７に示すように、ベース層のうちチャネル（６）から離れた領域として、該ベース層のうち接合深さが前記チャネル近傍の領域よりも接合深さが深くなるように形成される部分、つまりディープＷＥＬＬ層（６２）が該当する。また、具体的なゲッタリング層の形成は、請求項８に示すように、半導体基板のうちドレイン電極が形成される側に、リンのデポジションを行ったのち、このリンを半導体基板に熱拡散させることによって行うことができる。
【００２３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本実施形態における縦型パワーＭＯＳＦＥＴの構造は図１に示すものと同様である。本実施形態における縦型パワーＭＯＳＦＥＴの製造方法について従来と異なるため、以下、縦型パワーＭＯＳＦＥＴの製造方法を、図５の工程図に基づいて説明する。なお、縦型パワーＭＯＳＦＥＴの製造方法において、従来と同様の部分についてはその旨を明示して説明を省略する。
【００２４】
まず、図２（ａ）に示す工程を施したウェハ２１を用意する。つまり、半導体基板１の表面にｎ- 型エピタキシャル層２が形成されたものをウェハ２１として、ウェハ２１の主表面にフィールド酸化膜６０、裏面に酸化膜６０１が形成されたものを用意する。その後、以下に示す図５（ａ）〜図５（ｃ）の工程を行う。
〔図５（ａ）に示す工程〕
フィールド酸化膜６０をレジストで覆ったのち、ウェハ２１の裏面の酸化膜６０１をエッチング除去する。
【００２５】
〔図５（ｂ）に示す工程〕
ウェハ２１の主表面及び裏面にリンをデポジションする。このリンのデポジションは、Ｎ2 が２５ｌ／ｍｉｎ、Ｏ2 が４０ｃｃ／ｍｉｎ、ＰＯＣｌが８００ｃｃ／ｍｉｎの雰囲気で温度を９８０℃程度として、約５１分間かけて行う。これにより、ウェハ２１の主表面及び裏面にリンガラス１００、１０１が形成されると共に、半導体基板１の下層部表面にリンが高濃度に拡散され、半導体基板１の下層部にダメージ層（図中の斜線部分）が形成される。
【００２６】
〔図５（ｃ）に示す工程〕
ウェハ２１の両面に形成されたリンガラスを除去する。これにより、半導体基板１の下層部に形成されたダメージ層のみ残される。この半導体基板１の下層部に残されたダメージ層が、後にゲッタリングシンク（ＥＧシンク）として働く。この後、図２（ｂ）〜図２（ｅ）、図３（ａ）〜図３（ｄ）、及び図４（ａ）〜図４（ｄ）  に示す工程を行っていき、縦型パワーＭＯＳＦＥＴを完成させる。
【００２７】
この縦型パワーＭＯＳＦＥＴを製造するに際し、従来と同様に、図３（ａ）に示されるｐ型拡散層６２を形成するための熱拡散工程がある。上述したように、従来ではｐ型拡散層６２を形成するときの熱拡散の際に、汚染不純物金属原子が源となってＯＳＦと呼ばれる結晶欠陥が発生していた。
しかしながら、本実施形態では、ｐ型拡散層６２を形成する前にダメージ層を形成しているため、結晶欠陥の源となる汚染不純物金属原子は、ｐ型拡散層６２を形成する際の熱処理時に、ゲッタリングシンクとして働くダメージ層に向かってウェハ２１の裏面（半導体基板１の下層部）まで拡散されると共にダメージ層に捕獲され、ｎ- 型エピタキシャル層中から排除される（「半導体結晶工学」  志村  史夫著；丸善（株）参照）。
【００２８】
このため、結晶欠陥発生の源となる汚染不純物金属原子が減少し、ｐ型拡散層６２の形成工程時に結晶欠陥が発生するのを抑制することができると共に、結晶欠陥を起因とする結晶性の乱れの発生を抑制することができる。従って、Ｕ溝５０の内壁にエッチピットが形成されるのを抑制することができ、ゲート酸化膜８はエッチピットの影響を受けない良好なものとして形成することができる。これにより、ゲート酸化膜８の耐圧を向上させることができる。
【００２９】
なお、ゲッタリングシンクとして形成したダメージ層は、ドレイン電極２０を形成する際の前工程における半導体基板１の裏面の研削あるいは研磨によって除去され、最終的には縦型パワーＭＯＳＦＥＴに残らないため、本実施形態における縦型パワーＭＯＳＦＥＴは図１の構造となる。
本実施形態では、ｐ型拡散層（ディープＷＥＬＬ層）６２を形成する前に、ゲッタリングシンクとして働くダメージ層をウェハ２１の裏面に形成しているが、ｐ型拡散層６２に限らず熱処理による拡散工程にて拡散層を形成するような場合の前に同様のダメージ層を形成すると上記と同様の効果を得ることができる。
【００３０】
例えば、上記したパワーＭＯＳＦＥＴと同一チップ内に過電流あるいは加熱保護素子を集積化する場合、これらの集積回路とパワーＭＯＳＦＥＴ部からアイソレーションするためのＷＥＬＬを形成する場合、さらにゲートあるいはソースのパッド下に電極シールド用の拡散層を設ける場合等において、上記ダメージ層を形成すると有効である。
【図面の簡単な説明】
【図１】縦型パワーＭＯＳＦＥＴの構成を説明するための断面図である。
【図２】縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【図５】本実施形態の特徴部分に係る縦型パワーＭＯＳＦＥＴの製造工程を示す説明図である。
【符号の説明】
１…半導体基板、２…ｎ- 型エピタキシャル層、４…ｎ+ 型ソース層、
５…チャネル、８…ゲート酸化膜、９…ゲート電極、１６…ｐ型ベース層、
１９…ソース電極、２０…ドレイン電極、５０…Ｕ溝、６２…ｐ型拡散層、
６５…選択酸化膜、１００、１０１…リンガラス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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