(57)【特許請求の範囲】
【請求項１】
絶縁性下地層上に形成された第１下部電極と、
前記第１下部電極上に形成された第２下部電極と、
前記第２下部電極上に形成され、かつ、Ｐｂを含んでいる、強誘電体膜と、
前記強誘電体膜上に形成された第１上部電極と、
前記第１上部電極上に形成された第２上部電極と、
前記第２上部電極上に形成された第３上部電極と、
前記第３上部電極上方に形成されたＳｉＯ２膜からなるパッシベーション膜と、
を備えるとともに、
前記第２上部電極の結晶粒が、前記第１上部電極の結晶粒の粒界及び前記第３上部電極の結晶粒の粒界のそれぞれに入り込んでいる、
ことを特徴とする強誘電体キャパシタ。
【請求項２】
前記第２下部電極の結晶粒の粒界に前記第１下部電極の結晶粒が入り込んでいる、ことを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記絶縁性下地層と、前記第１下部電極との間に、第３下部電極をさらに備え、
前記第２下部電極の結晶粒の粒界及び前記第３下部電極の結晶粒の粒界のそれぞれに、前記第１下部電極の結晶粒が入り込んでいる、
ことを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項４】
前記第１上部電極と前記第３上部電極は、Ｐｔにより形成されており、
前記第２上部電極は、Ｔｉ、Ｌａ、Ｓｒ、Ｚｒ、Ｉｒ、Ｒｕ、Ｒｅ、Ｒｈ、Ｔｌ、Ｏｓ、Ｗ、又は、Ｃａにより形成されている、
ことを特徴とする請求項１乃至請求項３のいずれかに記載の強誘電体キャパシタ。
【請求項５】
絶縁性下地層上に第１下部電極を形成する工程と、
前記第１下部電極上に第２下部電極を形成する工程と、
前記第２下部電極上にＰｂを含む強誘電体膜を形成する工程と、
前記強誘電体膜上に第１上部電極を形成する工程と、
前記第１上部電極上に第２上部電極を形成する工程と、
前記第２上部電極上に第３上部電極を形成する工程と、
熱処理を行うことにより、前記第２上部電極の結晶粒を、前記第１上部電極の結晶粒の粒界及び前記第３上部電極の結晶粒の粒界のそれぞれに入り込ませる工程と、
前記第３上部電極上方にＳｉＯ２膜からなるパッシベーション膜を形成する工程と、
を備えることを特徴とする強誘電体キャパシタの製造方法。
【請求項６】
熱処理を行うことにより、前記第１下部電極の結晶粒を、前記第２下部電極の結晶粒の粒界に入り込ませる工程を、さらに備える、ことを特徴とする請求項５に記載の強誘電体キャパシタの製造方法。
【請求項７】
前記絶縁性下地層と、前記第１下部電極との間に、第３下部電極を形成する工程と、
熱処理を行うことにより、前記第１下部電極の結晶粒を、前記第２下部電極の結晶粒の粒界及び前記第３下部電極の結晶粒の粒界のそれぞれに入り込ませる工程と、
をさらに備える、ことを特徴とする請求項５に記載の強誘電体キャパシタの製造方法。
【請求項８】
前記第１上部電極と前記第３上部電極を、Ｐｔにより形成し、
前記第２上部電極を、Ｔｉ、Ｌａ、Ｓｒ、Ｚｒ、Ｉｒ、Ｒｕ、Ｒｅ、Ｒｈ、Ｔｌ、Ｏｓ、Ｗ、又は、Ｃａにより形成する、
ことを特徴とする請求項５乃至請求項７のいずれかに記載の強誘電体キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜をキャパシタ膜として用いた不揮発性強誘電体メモリを含む半導体集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
強誘電体をキャパシタ部に用いた不揮発性メモリ（以下、ＦＲＡＭという）は、バッテリーレスで、高速動作での使用が可能なため、非接触カード（ＲＦ−ＩＤ：Radio Frequency-Identification）への展開が始まりつつある。また、既存のＳＲＡＭ、フラッシュメモリ、ＤＲＡＭとの置き換え、ロジック混載等、ＦＲＡＭへの期待は、大変大きなものとなっている。
【０００３】
ここで、ＦＲＡＭは、下部電極（Ｐｔ）と、上部電極（Ｐｔ）と、これらの電極の間に挟まれた強誘電体膜（ＰｂＺｒ１−ｘＴｉｘＯ３：以下、ＰＺＴという）とから、構成されている。このように強誘電体膜の上下にあるＰｔ電極材料の加工は技術的に難しい。このようなＦＲＡＭにおける従来の製造工程を、図２５及び図２６に示す。
【０００４】
図２５（ａ）からわかるように、Ｐｔからなる下部電極用膜２００と、ＰＺＴからなる強誘電体用膜２０２と、Ｐｔからなる上部電極用膜２０４とを、形成する。続いて、フォトレジストを塗布してパターニングすることにより、フォトレジストマスク２０６を形成する。
【０００５】
次に、図２５（ｂ）からわかるように、フォトレジストマスク２０６を用いて、ＲＩＥ法により上部電極用膜２０４をドライエッチングする。これにより、上部電極２０４Ａを形成する。但し、このドライエッチングの際にに、Ｐｔから構成された残さ２０８が形成されてしまう。続いて、図２５（ｃ）からわかるように、フォトレジストマスク２０６をアッシングにより除去する。また、残さ２０８はウェット処理により除去する。
【０００６】
次に、図２６（ａ）からわかるように、フォトレジストを塗布してパターニングすることにより、フォトレジストマスク２１０を形成する。続いて、図２６（ｂ）からわかるように、強誘電体用膜２０２をエッチングして、強誘電体膜２０２Ａを形成する。但し、このエッチングの際に、ＰＺＴ及びＰｔから構成された残さ２１２が形成されてしまう。続いて、アッシングによりフォトレジストマスク２１０を除去する。また、主としてＰＺＴからなる残さ２１２は、塩酸を用いた処理等で除去することが可能であるので、塩酸処理で除去する。
【０００７】
次に、図２６（ｃ）からわかるように、フォトレジストを塗布してパターニングすることにより、フォトレジストマスク２１３を形成する。続いて、このフォトレジストマスク２１３を用いて、下部電極用膜２００をエッチングすることにより、下部電極２００Ａを形成する。但し、このエッチングの際に、Ｐｔから構成された残さ２１４が形成されてしまう。次に、図２６（ｄ）からわかるように、フォトレジストマスク２１３をアッシングにより除去する。
【０００８】
また、既存のＦＲＡＭデバイスは、ＤＲＡＭ、ロジックデバイス等の他のデバイスとの混載に不可欠となる技術は未だ確立していない状況である。さらに、高集積化に不可欠となる技術も確立していない状況である。
【０００９】
ＦＲＡＭキャパシタの例を図２７に示す。この図２７からわかるように、上部電極３００形成用の第１のフォトレジストマスクを形成し、ＲＩＥを行うことにより、上部電極３００を形成する。続いて、強誘電体膜３０２形成用の第２のフォトレジストマスクを形成し、ＲＩＥを行うことにより、強誘電体膜３０２を形成する。次に、下部電極３０４形成用の第３のフォトレジストマスクを形成し、ＲＩＥを行うことにより、下部電極３０４を形成する。この下部電極３０４のうち、図中左側部分はプレート線３０４ａとして使用され、図中右側の部分は本来的な下部電極３０４ｂとして使用される。
【００１０】
【発明が解決しようとする課題】
上述したところからわかるように、第１の従来技術においては、図２５（ｃ）からわかるように、エッチング後にＰｔからなる残さ２０８が形成されてしまう。この残さ２０８は、ＥＫＣ−２６５溶液により除去できる場合もあるが、完全には除去できない場合も多い。このため、生産歩留まりを下げる要因となる。また、ＥＫＣ−２６５溶液は高価であるため、コストの増加を招くことにもなる。
【００１１】
さらに、図２６（ｂ）からわかるように、強誘電体用膜２０２をエッチングする際にも、このような残さ２１２は形成される。この残さ２１２は主としてＰＺＴから構成されるため、塩酸処理等により比較的簡単に除去できるが、強誘電体キャパシタ特性の劣化、特に信頼性の劣化が、懸念される。
【００１２】
また、図２６（ｃ）からわかるように、下部電極用膜２００をエッチングする際にも、このような残さ２１４は形成される。この残さ２１４は、図２６（ｄ）に示すように、上部電極２０４Ａ側に倒れる場合があり、このように倒れると上部電極２０４Ａと下部電極２００Ａとの間で電気的ショートが発生してしまう。
【００１３】
このような残さをなるべく無くすためには、フォトレジストマスクのテーパー角を例えば５０度以下に低く抑える必要がある。しかし、このようにテーパー角を設けると、下部電極２００Ａ、強誘電体膜２０２Ａ、上部電極２０４Ａもテーパー形状となるため、下部側に向かって面積が広くなり、微細化には不適切である。
【００１４】
そこで、本発明は上記課題に鑑みてなされたものであり、強誘電体キャパシタ部分における加工における問題を解決することを目的とする。すなわち、上部電極や下部電極を形成する際に残さが生じたとしても、これにより、両電極間が電気的にショートしないようにした強誘電体キャパシタを提供することを目的とする。
【００１５】
さらに、図２６（ｄ）に示す強誘電体キャパシタ上には、一般的にＳｉＯ２からなるパッシベーション膜が堆積される。このようなパッシベーション膜が堆積された後、熱処理工程を付加すると、ＰＺＴからなる強誘電体膜２０２Ａ中のＰｂがＰｔからなる上部電極２０４Ａを介して、ＳｉＯ２からなるパッシベーション膜中に拡散する。このようにＰｂがパッシベーション膜中に拡散すると、上部電極２０４Ａとパッシベーション膜との接合が悪くなり、パッシベーション膜の剥がれ等の問題が発生することが発明者の研究によりわかった。このような問題が発生すると製品の歩留まりが悪くなるという問題がある。
【００１６】
そこで、本発明は上記課題に鑑みてなされたものであり、上部電極とパッシベーション膜とが剥がれにくくした強誘電体キャパシタを提供することを目的とする。すなわち、強誘電体膜中に含まれているＰｂが上部電極を介してパッシベーション膜中に拡散するのを抑制して、上部電極とパッシベーション膜との接合性を向上させた強誘電体キャパシタを提供することを目的とする。
【００１７】
さらに図２７からわかるように、強誘電体キャパシタを形成するに当たり、３枚のフォトレジストマスクを使用する必要があり、ＰＥＰも３回行う必要があった。また、強誘電体膜３０２を形成するためのエッチングの際に、プレート線３０４ａとして用いる下部電極３００までもが必要以上にオーバーエッチングされてしまうという問題があった。このようにプレート線３０４ａ部分がオーバーエッチングされると、プレート線３０４ａの抵抗が大きくなり、ＦＲＡＭ特性が劣化するという問題があった。
【００１８】
また、ＦＲＡＭデバイスを搭載した半導体集積回路の、高集積化、多層配線化が難しい原因として、前記強誘電体キャパシタに用いる強誘電体膜３０２が、還元雰囲気、特に水素雰囲気に弱いという問題もあった。既存のＬＳＩ製造工程では、水素が混入するプロセスが殆どであり、ＦＲＡＭ作成上、大きな問題であった。このような水素雰囲気の製造工程の一例として、多層配線構造におけるビアホールを埋める工程が挙げられる。特に、アスペクト比が大きなビアを埋める方法として、ＣＶＤ法によるＷの埋め込みが主として用いられる。しかし、このＷを埋め込む工程では、水素基が多く発生するため、強誘電体膜３０２に大きなダメージを与えてしまう。
【００１９】
そこで、本発明は上記課題に鑑みてなされたものであり、少ないフォトレジストマスク数で製造可能な強誘電体キャパシタを提供することを目的とする。また、還元雰囲気で強誘電体がダメージを受けにくい構造の強誘電体キャパシタを提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため本発明に係る強誘電体キャパシタは、
絶縁性下地層上に形成された第１下部電極と、
前記第１下部電極上に形成された第２下部電極と、
前記第２下部電極上に形成され、かつ、Ｐｂを含んでいる、強誘電体膜と、
前記強誘電体膜上に形成された第１上部電極と、
前記第１上部電極上に形成された第２上部電極と、
前記第２上部電極上に形成された第３上部電極と、
前記第３上部電極上方に形成されたＳｉＯ２膜からなるパッシベーション膜と、
を備えるとともに、
前記第２上部電極の結晶粒が、前記第１上部電極の結晶粒の粒界及び前記第３上部電極の結晶粒の粒界のそれぞれに入り込んでいる、
ことを特徴とする。
【００２１】
本発明に係る強誘電体キャパシタの製造方法は、
絶縁性下地層上に第１下部電極を形成する工程と、
前記第１下部電極上に第２下部電極を形成する工程と、
前記第２下部電極上にＰｂを含む強誘電体膜を形成する工程と、
前記強誘電体膜上に第１上部電極を形成する工程と、
前記第１上部電極上に第２上部電極を形成する工程と、
前記第２上部電極上に第３上部電極を形成する工程と、
熱処理を行うことにより、前記第２上部電極の結晶粒を、前記第１上部電極の結晶粒の粒界及び前記第３上部電極の結晶粒の粒界のそれぞれに入り込ませる工程と、
前記第３上部電極上方にＳｉＯ２膜からなるパッシベーション膜を形成する工程と、
を備えることを特徴とする。
【００２２】
【発明の実施の形態】
〔第１実施形態〕
本実施形態は、上部電極を形成する際にマスクとして用いた絶縁膜をそのまま残存させるとともに、下部電極を形成する際にマスクとして用いた絶縁膜もそのまま残存させることにより、下部電極を形成する際に生じた残さが、上部電極と接触しないようにしたものである。より詳しくを、以下、図面に基づいて説明する。
【００２３】
図１及び図２は本実施形態に係る強誘電体キャパシタの製造工程を説明するための工程断面図である。
【００２４】
図１（ａ）からわかるように、絶縁性下地層上に、導電性材料であるＰｔからなる下部電極用薄膜１０と、ＰＺＴからなる強誘電体用薄膜１２と、導電性材料であるＰｔからなる上部電極用薄膜１４とを、順次、スパッタリング等により形成する。続いて、上部電極用薄膜１４上にプラズマＣＶＤ法により酸化膜（第１絶縁膜用薄膜）１６を３０００オングストロームの厚さで形成する。次に、この酸化膜１６上にフォトレジストを塗布してパターニングすることにより、上部電極形成用のフォトレジストマスク１８を形成する。
【００２５】
次に、図１（ｂ）からわかるように、ＲＩＥ等により酸化膜１６をエッチングして、酸化膜マスク（第１絶縁膜）１６Ａを形成する。続いて、フォトレジストマスク１８をアッシングにより除去する。
【００２６】
次に、図１（ｃ）からわかるように、酸化膜マスク１６Ａを用いて、上部電極用薄膜１４をＲＩＥ等によりドライエッチングすることにより、上部電極１４Ａを形成する。このエッチングの際には、酸化膜マスク１６Ａの側壁にＰｔからなる若干の残さ２０が残ることもある。
【００２７】
次に、図１（ｄ）からわかるように、上部電極１４Ａ上と強誘電体用薄膜１２上とに、プラズマＣＶＤ法により酸化膜（第２絶縁膜用薄膜）２２を３０００オングストロームの厚さで形成する。続いて、フォトレジストを塗布してパターニングすることにより、強誘電体膜形成用のフォトレジストマスク２４を形成する。
【００２８】
次に、図２（ａ）からわかるように、フォトレジストマスク２４を用いて、酸化膜２２をエッチングすることにより、酸化膜マスク（第２絶縁膜）２２Ａを形成する。このエッチングの際に、ＰＺＴからなる残さ２６が生じるが、これは塩酸処理により比較的容易に除去できるので、これにより除去する。
【００２９】
次に、図２（ｂ）からわかるように、このフォトレジストマスク２４を用いて、強誘電体用薄膜１２をＲＩＥによりエッチングすることにより、強誘電体膜１２Ａを形成する。このエッチング際に、Ｐｔ及びＰＺＴからなる残さ２８が形成される。残さ２８のうちＰＺＴからなる部分は、塩酸処理により比較的容易に除去できるので、これにより除去する。残さ２８のうちＰｔからなる部分は、次工程である下部電極を形成する工程で、下部電極用薄膜１０をエッチングする際に同時に除去する。
【００３０】
次に、図２（ｃ）からわかるように、フォトレジストマスク２４をアッシングにより除去する。続いて、酸化膜マスク２２Ａを用いて、下部電極用薄膜１０をＲＩＥによりドライエッチングすることにより、下部電極１０Ａを形成する。このエッチングの際に、Ｐｔからなる残さ２９が生じる。但し、上部電極１４Ａ形成時に生じた残さ２０と、下部電極１０Ａ形成時に生じた残さ２９とは、酸化膜マスク１６Ａ、２２Ａにより遮断されているため、電気的にはショートしない。
【００３１】
以上のように、本実施形態に係る強誘電体キャパシタによれば、酸化膜マスク１６Ａ、２２Ａを絶縁膜として残存させて用いることとしたので、上部電極１４Ａや下部電極１０Ａを形成する際に残さ２０、２９が生じたとしても、従来のように上部電極１４Ａと下部電極１０Ａとの間で電気的ショートが起きるのを防止することができる。このように電気的ショートを防止することにより、製品の歩留まりを向上させることができる。
【００３２】
また、従来のようにＰｔからなる残さ２０、２９を除去するためにＥＫＣ−２６５等の高価な溶液を使う必要がなくなる。このため、製造原価の低減を図ることができる。
【００３３】
しかも、Ｐｔからなる残さ２０、２９を残存させてもよい構造であるので、この強誘電体キャパシタのプロファイルを急峻にすることができ、この強誘電体キャパシタを有する半導体集積回路の微細化に寄与することができる。
【００３４】
なお、本発明はこの実施形態に限定されるものではなく、種々に変形可能である。例えば、強誘電体キャパシタ用の上部電極１４Ａ又は下部電極１０Ａの材料としては、Ｐｔばかりでなく、Ｉｒ、ＩｒＯｘ、ＩｒＯ２、ＲｕＯｘ、ＲｕＯ２等を用いて形成することもでき、また、上部電極１４Ａと下部電極１０Ａの材料が異なるものであってもよい。
【００３５】
また、強誘電体膜１２Ａの材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を用いて形成することもできる。
【００３６】
また、残さ用の絶縁膜としての酸化膜マスク１６Ａ、２２Ａは、材料として酸化膜（ＳｉＯ２）を用いたが、窒化膜（ＳｉＮ）等の絶縁膜を用いることもできる。また、残さ用の絶縁膜１６Ａ、２２Ａの材料として、互いに異なるものを用いることもできる。
【００３７】
さらに、酸化膜マスク２２Ａをマスクとして用いて、強誘電体用薄膜１２をエッチングすることもできる。すなわち、図２（ａ）に示す状態でフォトレジストマスク２４を除去し、酸化膜マスク２２Ａをマスクにして強誘電体用薄膜１２と下部電極用薄膜１０とをエッチングして、強誘電体膜１２Ａと下部電極１０Ａとを形成することもできる。但し、この場合は酸化膜マスク２２Ａの膜厚を厚くする必要がある。
【００３８】
〔第２実施形態〕
本実施形態は強誘電体キャパシタを構成する上部電極を第１上部電極と第２上部電極と第３上部電極の３層構造とし、第１上部電極と第３上部電極のうちの少なくとも一方を、第２上部電極とは異なる大きさの結晶で形成することにより、熱処理により強誘電体膜からパッシベーション膜へＰｂが拡散しないようにしたものである。より詳しくを、以下、図面に基づいて説明する。
【００３９】
図３乃至図６は本実施形態に係る強誘電体キャパシタの製造工程を説明するための工程断面図であり、図７は図３（ｂ）の状態における下部電極と強誘電体膜の結晶粒界の様子を示す図であり、図８は図３（ｄ）の状態における強誘電体キャパシタの結晶粒界の様子を示す図である。
【００４０】
図３（ａ）からわかるように、絶縁性下地層としてのＳｉＯ２層３０上に、Ｔｉ層３２とＰｔ層３４とを、スパッタリングにより堆積する。本実施形態においては、Ｔｉ層３２は２００オングストロームの厚さで堆積し、Ｐｔ層３４は２０００オングストロームの厚さで堆積する。続いて、ＰＺＴ（膜強誘電体用薄膜）３６をゾルゲル法あるいはスパッタリングにより堆積する。本実施形態においては、ＰＺＴ膜３６は３０００オングストロームの厚さで堆積する。
【００４１】
次に、図３（ｂ）からわかるように、酸素中で６５０℃の熱処理を行って、ＰＺＴ膜３６を結晶化させる。この際には、Ｔｉ層３２も酸化されて、ＴｉＯｘ膜３２Ａに変化する。図７はこの状態におけるＰＺＴ層３６とＰｔ層３４とＴｉＯｘ層３２の断面を拡大して詳細に示す図である。この図７からわかるように、Ｐｔのグレイン中にＴｉＯｘが入り込んでいる。つまり、ＴｉＯｘによりＰｔのグレインがつまっているのがわかる。
【００４２】
次に、図３（ｃ）からわかるように、ＰＺＴ膜３６上に、Ｐｔ層３８とＴｉ層４０とＰｔ層４２とを、スパッタリングにより堆積する。本実施形態においては、Ｐｔ層３８は１０００オングストロームの厚さで堆積し、Ｔｉ層４０は１００オングストロームの厚さで堆積し、Ｐｔ層４２は５００オングストロームの厚さで堆積する。
【００４３】
次に、図３（ｄ）からわかるように、酸素中で６５０℃の熱処理を行う。この際、Ｔｉ層４０は凝集して酸化し、ＴｉＯｘ層４０Ａとなる。図８はこの状態における断面を拡大して示す図である。この図８からわかるように、Ｐｔ層３８とＰｔ層４２とは、ＴｉＯｘ層４０Ａを介さずに、直接的に導通する部分が生じる。この熱処理の際にＰＺＴ膜３６から拡散されるＰｂは、このＴｉＯｘ層４０Ａに吸収される。また、Ｐｔ層４２とＴｉＯｘ層４０ＡとＰｔ層３８とは、それぞれ、独立の粒界を有する。
【００４４】
次に、図４（ａ）からわかるように、Ｐｔ層４２上にプラズマＣＶＤ法により酸化膜４４を５０００オングストロームの厚さで形成する。次に、この酸化膜４４上にフォトレジストを塗布してパターニングすることにより、上部電極形成用のフォトレジストマスク４６を形成する。
【００４５】
次に、図４（ｂ）からわかるように、ＲＩＥ等により酸化膜４４をエッチングして、酸化膜マスク４４Ａを形成する。続いて、フォトレジストマスク４６をアッシングにより除去する。
【００４６】
次に、図４（ｃ）からわかるように、酸化膜マスク４４Ａを用いて、Ｐｔ層４２とＴｉＯｘ層４０ＡとＰｔ層３８とを、ＲＩＥ等によりドライエッチングすることにより、上部電極４８を形成する。このエッチングの際には、酸化膜マスク４４Ａの側壁にＰｔからなる若干の残さ５０が残ることもある。
【００４７】
次に、図４（ｄ）からわかるように、上部電極４８の加工後の強誘電体キャパシタ上に、プラズマＣＶＤ法により酸化膜５２を５００〜５０００オングストロームの厚さで形成する。続いて、フォトレジストを塗布してパターニングすることにより、強誘電体膜用のフォトレジストマスク５４を形成する。
【００４８】
次に、図５（ａ）からわかるように、フォトレジストマスク５４を用いて、酸化膜５２をエッチングすることにより、酸化膜マスク５２Ａを形成する。このエッチングの際に、ＰＺＴからなる残さ５６が生じるが、これは塩酸処理により比較的容易に除去できるので、これにより除去する。
【００４９】
次に、図５（ｂ）からわかるように、このフォトレジストマスク５４を用いて、ＲＩＥによりＰＺＴ層３６をエッチングすることにより、強誘電体膜５８を形成する。このエッチング際に、ＰＺＴからなる残さが形成されるが、塩酸処理により比較的容易に除去できるので、これにより除去する。
【００５０】
次に、図５（ｃ）からわかるように、フォトレジストマスク５４をアッシングにより除去する。続いて、酸化膜マスク５２Ａを用いて、Ｐｔ層３４とＴｉＯｘ層３２Ａとを、ＲＩＥによりドライエッチングすることにより、下部電極６０を形成する。このエッチングの際に、Ｐｔからなる残さ６２が生じることがあるが、上部電極４８形成時に生じた残さ５０と、下部電極６０形成時に生じた残さ６２とは、酸化膜マスク４４Ａ、５２Ａにより遮断されているため、電気的にはショートしない。
【００５１】
次に、図６（ａ）からわかるように、この強誘電体キャパシタの上に、プラズマＣＶＤ法により、ＳｉＯ２からなるパッシベーション膜６４を５０００オングストロームの厚さで形成する。
【００５２】
次に、図６（ｂ）からわかるように、上述した上部電極４８上に、コンタクト開孔形成用のフォトレジストマスク６６を形成する。
【００５３】
次に、図６（ｃ）からわかるように、ＳｉＯ２からなるパッシベーション膜６４をドライエッチング法によりエッチングして、コンタクト開孔６８を形成する。ＳｉＯ２からなるパッシベーション膜６４と、上部電極４８のＰｔ層との、エッチング選択比は大きいため、上部電極４８のＰｔ層のオーバーエッチ量は少なくてすむ。このため、上部電極４８のＰｔ層の膜厚は薄くても足りる。
【００５４】
次に、図６（ｄ）からわかるように、フォトレジストマスク６６をアッシングにより除去する。続いて、ＴｉＮ／Ａｌを堆積して、ＲＩＥによりパターニングすることにより、配線７０を形成する。
【００５５】
以上のように、本実施形態に係る強誘電体キャパシタによれば、図３（ｄ）からわかるように、熱処理によりＰＺＴ膜３６から拡散されるＰｂはＴｉＯｘ膜４０Ａにより吸収されるので、この後堆積されるＳｉＯ２からなるパッシベーション膜へＰｂが拡散しないようにすることができる。このため、ＳｉＯ２膜の剥がれを防止でき、製品レベルでの歩留まりの低下を抑制することができる。
【００５６】
また、Ｐｔ膜４２表面上での触媒による水素の活性化を生じないようにすることができるので、強誘電体膜形成用のＰＺＴ膜３６の還元を生じにくくすることができる。このため、還元雰囲気下での強誘電体膜形成用のＰＺＴ膜３６の分極量低下も抑制することができる。
【００５７】
しかも、図６（ｂ）からわかるように、パッシベーション膜６４にコンタクト開孔６８を形成するためのプロセスを容易にして、生産性を向上させることができる。より詳しくは、上部電極の構造としてＴｉＯｘ膜がＰｔ膜上に存在すると、このＴｉＯｘ膜をコンタクト開孔形成の際にエッチングする必要が生じる。しかし、ＴｉＯｘ膜はエッチングレートが遅いため、コンタクト開孔を形成するのに時間がかかり、生産性が低下する。これに対して、本実施形態のように、Ｐｔ膜４２をＴｉＯｘ膜４０Ａ上に形成すれば、Ｐｔ膜４２にコンタクト開孔を形成する必要はないので、パッシベーション膜６４にのみコンタクト開孔を形成すれば足りる。したがって、コンタクト開孔の形成に要する時間を短縮することができる。
【００５８】
また、上部電極の構造としてＴｉＯｘ膜がＰｔ膜上に存在すると、ＴｉＯｘとＰｔ膜のエッチング選択比が小さいので、ＴｉＯｘ膜をエッチングしてコンタクト開孔を形成する際に、Ｐｔ膜もオーバーエッチングしてしまうおそれがある。これに対して、本実施形態によれば、ＳｉＯ２からなるパッシベーション膜６４と、上部電極４８のＰｔ膜４２との、エッチング選択比は大きいので、パッシベーション膜６４にコンタクト開孔６８を形成する際に、Ｐｔ膜４２をオーバーエッチングしてしまう量を少なくすることができる。
【００５９】
次に、図９乃至図１１に基づいて、第２実施形態の変形例を説明する。
【００６０】
図９は本変形例にかかる強誘電体キャパシタの製造工程を説明するための工程断面図の一部であり、図１０は本変形例に係る強誘電体キャパシタを示す図であり、図１１はその結晶粒界の様子を示す図である。
【００６１】
図９（ａ）からわかるように、絶縁性下地層としてのＳｉＯ２層３０上に、Ｐｔ層７２とＴｉ層７４とＰｔ層７６とを、スパッタリングにより堆積する。本実施形態においては、Ｐｔ層７２は１０００オングストロームの厚さで堆積し、Ｔｉ層７４は２００オングストロームの厚さで堆積し、Ｐｔ層７６は１０００オングストロームの厚さで堆積する。
【００６２】
次に、図９（ｂ）からわかるように、Ｐｔ層７６上に、強誘電体用薄膜としてのＰＺＴ膜３６をゾルゲル法あるいはスパッタリングにより堆積する。本実施形態においては、ＰＺＴ膜３６は３０００オングストロームの厚さで堆積する。
【００６３】
次に、図９（ｃ）からわかるように、酸素中で６５０℃の熱処理を行って、ＰＺＴ膜３６を結晶化させる。この際には、Ｔｉ層７４も酸化されて、ＴｉＯｘ膜７４Ａに変化する。
【００６４】
以降の工程は、上述した実施形態と同様のものであるので、ここでは、その詳しい説明は省略する。図１０は配線７０を形成した後の図であり、図６（ｄ）に相当する図である。図１１に、この状態における上部電極４８とＰＺＴ膜３６と下部電極７８のグレインの様子を詳細に示す。この図１１からわかるように、下部電極７８においても上部電極４８と同様に、Ｐｔのグレイン中にＴｉＯｘが入り込んでいる。つまり、ＴｉＯｘによりＰｔのグレインがつまっているのがわかる。
【００６５】
本発明は、上記実施形態に限定されず種々に変形可能である。例えば、Ｔｉ層４０、７４の材料としては、Ｔｉの他、Ｌａ、Ｓｒ、Ｚｒ、Ｉｒ、Ｒｕ、Ｒｅ、Ｒｈ、Ｔｌ、Ｏｓ、Ｗ、Ｃａ等を用いても、同様の効果が得られる。この場合は、Ｐｔ膜における粒界部に、それぞれ、ＬａＯｘ、ＳｒＯｘ、ＺｒＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｅＯｘ、ＲｈＯｘ、ＴｌＯｘ、ＯｓＯｘ、ＷＯｘ、ＣａＯｘが存在し、これが強誘電体膜５８から拡散するＰｂを吸収する役割を果たす。すなわち、Ｐｔ層３８の有する結晶の大きさよりも、その上下層に形成される層の結晶の大きさの方が小さければ、中間層であるＰｔ層３８の結晶の間に、小さい結晶が入り込み、本実施形態と同様の作用を奏することができる。また、これら上下層を形成する結晶の方が、これら上下層の間に形成された中間層の結晶よりも大きい場合でも、本実施形態と同様の作用を奏することができる。さらに、上下層を形成する材料は、互いに異なる材料であってもよく、その場合、上層の有する結晶の大きさと下層の有する結晶の大きさは、異なるものとなる。つまり、極言すれば、３層構造からなる上部電極の中間層で結晶の連続性が遮断され、強誘電体膜５８から拡散するＰｂのストッパとしての機能が発揮されれば足りる。
【００６６】
また、強誘電体膜５８の材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）等の強誘電体材料を用いて形成することもできる。
【００６７】
さらに、上部電極４８を構成するＴｉ層７４の膜厚としては、１ｎｍ（１０オングストローム）以上であればＰｂ拡散を抑制する効果があることがわかった。また、このＴｉ層７４の膜圧が１００ｎｍ（１０００オングストローム）を超えるとＴｉＯ２による抵抗の増大が大きくなって、Ｐｔ層４２とＰｔ層３８間の抵抗も大きくなり、実用性がないこともわかった。実用レベルとしてより好ましいＴｉ層７４の膜厚としては、５ｎｍ〜１０ｎｍの範囲である。
【００６８】
〔第３実施形態〕
本実施形態は、上部電極形成用のマスクを用いて、保護絶縁膜用薄膜と強誘電体用薄膜と下部電極用薄膜とを、一括してエッチングすることにより、必要なマスク数の削減を図ったものである。より詳しくを、以下、図面に基づいて説明する。
【００６９】
図１２乃至図１６は本実施形態にかかる強誘電体キャパシタを有する半導体集積回路の製造工程を説明するための工程断面図である。これら図１２乃至図１６においては、図中左側が強誘電体キャパシタの形成される領域であり、図中右側がその他の混載デバイスの形成される領域である。図１７は図１６における強誘電体キャパシタ部分を拡大して示す断面図である。図１８及び図１９は強誘電体キャパシタの製造工程をより詳細に説明するための工程断面図である。
【００７０】
図１２（ａ）からわかるように、ＳＴＩ（shallow trench isolation）又はロコス酸化膜等により、半導体基板８１上にフィールド酸化膜８０を形成する。次に、スイッチングＭＯＳトランジスタ８２を作成後、第１層間絶縁膜（ＢＰＳＧ）８４を形成し、ＣＭＰ（chemical mechanical polishing）により平坦化する。
【００７１】
次に、図１２（ｂ）からわかるように、第１層間絶縁膜８４にコンタクト開孔８４Ｈを形成する。続いて、スパッタリング法によりＴｉ、ＴｉＮを蒸着し、ＣＶＤ法によりＷを堆積し、これらをコンタクト開孔８４Ｈに埋め込んで、コンタクトプラグ用薄膜８３を形成する。次に、エッチバック又はＣＭＰを行って、コンタクトプラグ用薄膜８３をエッチングするとともに、第１層間絶縁膜８４の表面を露出して、平坦化し、コンタクトプラグ８６を形成する。
【００７２】
次に、図１３（ａ）からわかるように、この上に、ＣＶＤ法等により、ＳｉＮ膜８８と酸化膜（絶縁性下地層）９０とを順次堆積する。次に、図１３（ｂ）からわかるように、この酸化膜９０上に、スパッタリング等により、Ｔｉ層９２とＰｔ層９４とを蒸着する。これらＴｉ層９２とＰｔ層９４とにより下部電極用薄膜９６が形成される。続いて、Ｐｔ層９４上にスパッタリング等により、ＰＺＴからなる強誘電体用薄膜９８を形成する。次に、この強誘電体用薄膜９８上に、スパッタリング等によりＰｔ層を蒸着して、上部電極用薄膜１００を形成する。
【００７３】
次に、図１４（ａ）からわかるように、上部電極用薄膜１００をＲＩＥによりパターニングして、上部電極１００Ａを形成する。続いて、この上に、プラズマＣＶＤ又はスパッタリングにより、ＴｉＯｘ又はＳｉｘＮｙ又は誘電体等からなる保護絶縁膜用薄膜１０２を堆積する。本実施形態では、この保護絶縁膜用薄膜１０２は１０００オングストロームの膜厚で堆積する。保護絶縁膜用薄膜１０２は、強誘電体用薄膜９８を水素から守るバリア膜として働く。
【００７４】
次に、図１４（ｂ）からわかるように、下部電極形成用にパターニングされたフォトレジストマスクを形成し、ＲＩＥにより、保護絶縁膜用薄膜１０２と強誘電体用薄膜９８とＰｔ層９４とＴｉ層９２とを、一括してエッチングする。これにより、保護絶縁膜１０２Ａと、強誘電体膜９８Ａと、下部電極９６Ａとが形成され、強誘電体キャパシタが形成される。
【００７５】
次に、図１５（ａ）からわかるように、この上に、プラズマＣＶＤにより、第２層間絶縁膜１０４を堆積し、平坦化する。続いて、パターニングされたフォトレジストマスクを形成し、ＲＩＥにより、第２層間絶縁膜１０４にコンタクト開孔１０４Ｈを形成する。次に、Ｔｉ／ＴｉＮをスパッタリングにより蒸着し、さらに、ＣＶＤによりＷを埋め込んで、コンタクト開孔１０４Ｈを埋め込む。これにより、Ｔｉ／ＴｉＮ／Ｗからなる配線層用薄膜１０６を形成する。その後、この配線層用薄膜１０６をＣＭＰによりエッチングして、平坦化する。なお、Ｗの代わりに、Ａｌ、ＡｌＳｉ、Ｃｕ、ＡｌＣｕ、Ｐｔ等を用いてもかまわない。
【００７６】
次に、図１５（ｂ）からわかるように、配線層用薄膜１０６をパターニングして、トランジスタ部と強誘電体キャパシタの上部電極との間を結ぶ配線１０６Ａや、強誘電体キャパシタの下部電極の引き出し配線１０６Ｂを形成する。この際には、ＦＲＡＭ以外の混載用デバイスの第１層配線１０６Ｃも同様に形成する。続いて、プラズマＣＶＤにより、第３層間絶縁膜１０８を堆積し、平坦化する。
【００７７】
次に、図１６からわかるように、第３層間絶縁膜１０８にビット線引き出し電極用のコンタクト開孔１０８Ｈを形成する。続いて、この上に、スパッタリングによりＴｉ／ＴｉＮを堆積し、さらに、ＣＶＤによりＷをコンタクト開孔１０８Ｈに埋め込む。なお、Ｗの代わりに、Ａｌ、ＡｌＳｉ、Ｃｕ、ＡｌＣｕ、Ｐｔ等を用いてもかまわない。次に、Ａｌをスパッタリングにより堆積し、パターニングすることにより、ＦＲＡＭ部とＦＲＡＭ部以外の混載デバイスに関して、第２配線１１０を形成する。この状態における強誘電体キャパシタ部分を拡大すると、図１７に示すようになる。
【００７８】
次に図１８及び図１９に基づいて、強誘電体キャパシタ部分の製造過程をより詳細に説明する。
【００７９】
図１８（ａ）からわかるように、酸化膜（絶縁性下地層）９０上に、Ｔｉ層９２とＰｔ層９４と強誘電体用薄膜９８と上部電極用薄膜１００を形成する。Ｔｉ層９２とＰｔ層９４とで、下部電極用薄膜９６が形成される。
【００８０】
次に、図１８（ｂ）からわかるように、上部電極用薄膜１００を第１のフォトレジストマスクを用いＲＩＥによりパターニングして、上部電極１００Ａを形成する。この際には、上部電極１００Ａ以外の部分の強誘電体用薄膜９８表面側もエッチングされる。このため、上部電極１００Ａ下側の強誘電体用薄膜９８Ｃの膜厚は、それ以外の部分の強誘電体用薄膜９８Ｌ、９８Ｒの膜よりも、厚くなる。また、上部電極１００Ａ下側の強誘電体用薄膜９８Ｃの飽和分極量は、それ以外の部分の強誘電体用薄膜９８Ｌ、９８Ｒの飽和分極量よりも大きくなる。なぜなら、強誘電体用薄膜９８Ｌ、９８Ｒには、上部電極１００Ａの加工時にＲＩＥにより直接的にダメージが入るためである。
【００８１】
次に、図１８（ｃ）からわかるように、保護絶縁膜用薄膜１０２を堆積する。次に、図１９（ａ）からわかるように、保護絶縁膜用薄膜１０２と強誘電体用薄膜９８とＰｔ層９４とＴｉ層９２とを、第２のフォトレジストマスクを用い一括してエッチングする。平面視におけるこの第２のフォトレジストマスクの大きさは、前述した第１のフォトレジストマスクの大きさよりも、大きいものである。これにより、保護絶縁膜１０２Ａと、強誘電体膜９８Ａと、下部電極９６Ａとが形成され、強誘電体キャパシタが形成される。なお、上部電極１００Ａ上の保護絶縁膜１０２Ｃの膜厚と、これ以外の部分の保護絶縁膜１０２Ｌ、１０２Ｒの膜厚とは、ほぼ同程度のものである。
【００８２】
次に、図１９（ｂ）からわかるように、第２層間絶縁膜１０４を形成する。続いて、第２層間絶縁膜１０４の上部電極１００Ａ上と下部電極９６Ａ上とに、コンタクト開孔１０４Ｈを形成する。すなわち、上部電極１００Ａに対しては、第２層間絶縁膜１０４と保護絶縁膜１０２Ｃを貫通するコンタクト開孔１０４Ｈを、ドライエッチングにより形成する。下部電極９６Ａに対しては、第２層間絶縁膜１０４と保護絶縁膜１０２Ｌと強誘電体膜９８Ａを貫通するコンタクト開孔１０４Ｈを、ドライエッチングにより形成する。これらコンタクト開孔１０４Ｈを形成する際には、強誘電体膜９８Ａや保護絶縁膜１０２Ａによる残さ１１２ができやすい。但し、図１９（ｃ）からわかるように、この残さ１１２は塩酸処理などで除去することが可能である。これ以降は、上述したところからわかるように、図１５（ａ）に示す配線層用薄膜１０６を形成する工程以下を行っていく。
【００８３】
以上のように、本実施形態に係る強誘電体キャパシタによれば、２枚のフォトレジストマスクで強誘電体キャパシタを製造することとしたので、従来と比べて少ないフォトレジストマスク数で製造することができる。すなわち、従来においては３枚のフォトレジストマスクを必要としていたのに対し、本実施形態によれば２枚のフォトレジストマスクで強誘電体キャパシタを製造することができる。具体的には、図１９（ａ）からわかるように、保護絶縁膜用薄膜１０２と強誘電体用薄膜９８とＰｔ層９４とＴｉ層９２とを、第２のフォトレジストマスクを用い一括してエッチングして、保護絶縁膜１０２Ａと強誘電体膜９８Ａと下部電極９６Ａとを形成することとしたので、従来よりフォトレジストマスク数を１枚削減することができる。このようにフォトレジストマスク数を削減することにより、ＰＥＰ数を削減することができ、製造コストの低減を図ることができる。
【００８４】
しかも、強誘電体膜９８Ａは保護絶縁膜１０２で覆われているので、還元雰囲気であっても強誘電体膜９８Ａはダメージを受けにくくすることができる。これにより強誘電体キャパシタの特性の劣化を防止することができる。
【００８５】
なお、本発明はこの実施形態に限定されるものではなく、種々に変形可能である。例えば、強誘電体キャパシタ用の上部電極１００Ａ又は下部電極９６Ａの材料としては、Ｐｔばかりでなく、Ｉｒ、ＩｒＯｘ、ＩｒＯ２、ＲｕＯｘ、ＲｕＯ２等を用いて形成することもでき、また、上部電極１００Ａと下部電極９６Ａの材料が異なるものであってもよい。
【００８６】
また、強誘電体膜９８Ａの材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を用いて形成することもできる。
【００８７】
〔第４実施形態〕
本実施形態は強誘電体キャパシタを他の混載デバイス用の最上層配線層の形成が完了した後に形成することにより、他の混載デバイス用の配線層形成時における熱処理による強誘電体キャパシタへのダメージを回避するとともに、これら配線層を高融点金属で構成することにより、その熱処理にも配線層が耐え得るようにしたものである。より詳しくを、以下、図面に基づいて説明する。
【００８８】
図２０乃至２４は、本実施形態に係る強誘電体キャパシタを有する半導体集積回路の製造工程を説明するための工程断面図である。
【００８９】
図２０（ａ）からわかるように、ＳＴＩ（shallow trench isolation）又はロコス酸化膜等により、半導体基板上１１０にフィールド酸化膜１１２を形成する。次に、スイッチングＭＯＳトランジスタ１１４を作成後、第１層間絶縁膜（ＢＰＳＧ）１１６を形成し、ＣＭＰ（chemical mechanical polishing）により平坦化する。
【００９０】
次に、図２０（ｂ）からわかるように、第１層間絶縁膜１１６にコンタクト開孔１１６Ｈを形成する。続いて、スパッタリング法によりＴｉ、ＴｉＮを蒸着し、ＣＶＤ法によりＷを堆積し、これらをコンタクト開孔１１６Ｈに埋め込んで、コンタクトプラグ層１１８を形成する。
【００９１】
次に、図２１（ａ）からわかるように、ＣＤＥ（chemical dry etching）により、表面上に堆積されたＷをエッチバックする。この際、Ｔｉ／ＴｉＮはエッチングされずに残る。これにより、コンタクト開孔１１６Ｈにコンタクトプラグ１１８Ａが形成される。
【００９２】
次に、図２１（ｂ）からわかるように、Ｃｕをスパッタリングにより堆積した後、ＲＩＥ加工することにより、第１層配線１２０を形成する。ここで第１層配線１２０の材料として、ＡｌではなくＣｕを用いたのは、後の工程で強誘電体膜を形成する温度が５５０℃程度であるため、この温度で溶解しない材質のものを使用する必要があるからである。続いて、第２層間絶縁膜１２２を堆積して、ＣＭＰにより平坦化する。次に、この第２層間絶縁膜１２２にＲＩＥ等によりコンタクト開孔１２２Ｈを形成する。続いて、この上に減圧ＣＶＤによりＷを堆積して、このＷをコンタクト開孔１２２Ｈに埋め込んで、エッチバックすることにより、コンタクトプラグ１２４を形成する。
【００９３】
次に、図２２（ａ）からわかるように、スパッタリングでＴｉ／ＴｉＮ／Ｃｕ／ＴｉＮを蒸着し、ＲＩＥにより加工することにより、第２層配線１２６を形成する。ここで第２層配線１２６の材料として、ＡｌではなくＣｕを用いたのは、後の工程で強誘電体膜を形成する温度が５５０℃程度であるため、この温度で溶解しない材質のものを使用する必要があるからである。本実施形態においては、この第２層配線１２６が最上層配線層である。次に、第３層間絶縁膜１２８を堆積し、ＣＭＰにより平坦化する。続いて、この第３層間絶縁膜１２８上に、プラズマＣＶＤ法等により、ＳｉＮ膜１３０と酸化膜１３２とを順次堆積する。次に、この酸化膜１３２上に、スパッタリング等により、ＴｉとＰｔとを順次蒸着して、下部電極用薄膜１３４を形成する。続いて、この下部電極用薄膜１３４上にスパッタリング等により、ＰＺＴからなる強誘電体用薄膜１３６を形成する。次に、この強誘電体用薄膜１３６上に、スパッタリング等によりＰｔ層を蒸着して、上部電極用薄膜１３８を形成する。
【００９４】
次に、図２２（ｂ）からわかるように、上部電極用の第１のフォトレジストマスクを形成し、ＲＩＥにより上部電極用薄膜１３８をパターニングして、上部電極１３８Ａを形成する。
【００９５】
次に、図２３（ａ）からわかるように、下部電極用の第２のフォトレジストマスクを形成し、ＲＩＥにより強誘電体用薄膜１３６と下部電極用薄膜１３４とを一括してエッチングする。これにより強誘電体膜１３６Ａと下部電極１３４Ａとを形成する。
【００９６】
次に、図２３（ｂ）からわかるように、この上にプラズマＣＶＤにより、第４層間絶縁膜１４０を形成する。本実施形態においては、この第４層間絶縁膜１４０は４０００オングストロームの膜厚で形成する。続いて、第４層間絶縁膜１４０の上部電極１３８Ａ上にコンタクト開孔１４０Ｈを形成するとともに、第３層間絶縁膜１２８とＳｉＮ膜１３０と酸化膜１３２との第２層配線１２６上にコンタクト開孔１４２を形成する。これにより、上部電極１３８Ａと第２層配線１２６とが露出する。次に、スパッタリングによりＴｉＮを蒸着し、ＲＩＥによりパターニングすることにより、上部電極１３８Ａと第２層配線１２６とを接続する配線１４４を形成する。
【００９７】
次に、図２４からわかるように、第５層間絶縁膜１４６を堆積する。続いて、この第５層間絶縁膜１４６にＲＩＥによりコンタクト開孔１４６Ｈを形成する。その後、ＴｉＮ／Ａｌ／ＴｉＮをスパッタリングにより蒸着してパターニングすることにより、下部電極１３４Ａの引き出し配線１４８を形成する。
【００９８】
以上のように、本実施形態に係る強誘電体キャパシタによれば、必要な配線層である第１層配線１２０と第２層配線１２６とを形成した後、これらの上方に強誘電体キャパシタを形成することとしたので、混載デバイス製造時における還元雰囲気中での熱処理により、強誘電体キャパシタの強誘電体膜１３６Ａにダメージが与えられるのを回避することができる。すなわち、混載デバイスの製造工程が終了した後、つまり、最上層配線層の製造が終了した後に、強誘電体キャパシタを製造することとしたので、混載デバイス形成時の還元雰囲気に強誘電体キャパシタを曝さないようにすることができ、強誘電体膜１３６Ａにダメージを与えるのを回避することができる。
【００９９】
また、第１層配線１２０と第２層配線１２６とを、５５０℃以上の融点を有する高融点金属の一例であるＣｕを用いて形成したので、強誘電体用薄膜１３６を形成する際の５５０℃の温度において、高融点金属からなる第１層配線１２０と第２層配線１２６とが溶解するのを回避することができる。
【０１００】
しかも、強誘誘電体キャパシタの絶縁性下地層にＳｉＮ膜１３０を含んで形成したので、このＳｉＮ膜１３０がバリアとして働いて、酸素を通さないようにすることができる。すなわち、ＳｉＮ膜１３０の働きにより、ＰＺＴからなる強誘電体用薄膜１３６を形成する際の酸素アニールの際に、酸素が第２層配線１２６より下側に入り込むのを防止することができる。
【０１０１】
なお、本発明はこの実施形態に限定されるものではなく、種々に変形可能である。例えば、強誘電体キャパシタ用の上部電極１３８Ａ又は下部電極１３４Ａの材料としては、Ｐｔばかりでなく、Ｉｒ、ＩｒＯｘ、ＩｒＯ２、ＲｕＯｘ、ＲｕＯ２等を用いて形成することもでき、また、上部電極１３８Ａと下部電極１３４Ａの材料が異なるものであってもよい。
【０１０２】
また、強誘電体膜１３６Ａの材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）ばかりでなく、ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を用いて形成することもできる。
【０１０３】
さらに、コンタクトプラグ１１８Ｈ、第１層配線１２０，コンタクトプラグ１２４、第２層配線１２６の材料としては、Ｃｕ、Ｗ以外に、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）、Ｓｒ（ストロンチウム）、Ｒｅ（レニウム）、Ｐｄ（パラジウム）等の高融点金属であってもよく、また、これらを含む化合物からなる高融点金属であってもよい。
【０１０４】
【発明の効果】
以上のように、本発明に係る強誘電体キャパシタによれば、その信頼性の向上と製造コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る強誘電体キャパシタの製造工程を示す工程断面図の一部。
【図２】本発明の第１実施形態に係る強誘電体キャパシタの製造工程を示す工程断面図の一部。
【図３】本発明の第２実施形態に係る強誘電体キャパシタの製造工程を示す工程断面図の一部。
【図４】本発明の第２実施形態に係る強誘電体キャパシタの製造工程を示す工程断面図の一部。
【図５】本発明の第２実施形態に係る強誘電体キャパシタの製造工程を示す工程断面図の一部。
【図６】本発明の第２実施形態に係る強誘電体キャパシタの製造工程を示す工程断面図の一部。
【図７】下部電極と強誘電体膜のグレインの状態を示す断面図。
【図８】下部電極と強誘電体膜と上部電極のグレインの状態を示す断面図。
【図９】本発明の第２実施形態の変形例に係る強誘電体キャパシタの製造工程の一部を示す工程断面図。
【図１０】本発明の第２実施形態の変形例に係る強誘電体キャパシタを示す図。
【図１１】下部電極と強誘電体膜と上部電極のグレインの状態を示す断面図。
【図１２】本発明の第３実施形態に係る強誘電体キャパシタを有する半導体集積回路の製造工程を示す工程断面図の一部。
【図１３】本発明の第３実施形態に係る強誘電体キャパシタを有する半導体集積回路の製造工程を示す工程断面図の一部。
【図１４】本発明の第３実施形態に係る強誘電体キャパシタを有する半導体集積回路の製造工程を示す工程断面図の一部。
【図１５】本発明の第３実施形態に係る強誘電体キャパシタを有する半導体集積回路の製造工程を示す工程断面図の一部。
【図１６】本発明の第３実施形態に係る強誘電体キャパシタを有する半導体集積回路の製造工程を示す工程断面図の一部。
【図１７】強誘電体キャパシタ部分を拡大して示す図。
【図１８】本発明の第３実施形態に係る強誘電体キャパシタの製造工程を詳細に説明するための工程断面図の一部。
【図１９】本発明の第３実施形態に係る強誘電体キャパシタの製造工程を詳細に説明するための工程断面図の一部。
【図２０】本発明の第４実施形態に係る強誘電体キャパシタの製造工程を詳細に説明するための工程断面図の一部。
【図２１】本発明の第４実施形態に係る強誘電体キャパシタの製造工程を詳細に説明するための工程断面図の一部。
【図２２】本発明の第４実施形態に係る強誘電体キャパシタの製造工程を詳細に説明するための工程断面図の一部。
【図２３】本発明の第４実施形態に係る強誘電体キャパシタの製造工程を詳細に説明するための工程断面図の一部。
【図２４】本発明の第４実施形態に係る強誘電体キャパシタの製造工程を詳細に説明するための工程断面図の一部。
【図２５】従来の強誘電体キャパシタの製造工程を説明するための工程断面図の一部。
【図２６】従来の強誘電体キャパシタの製造工程を説明するための工程断面図の一部。
【図２７】従来における別の強誘電体キャパシタの断面図。
【符号の説明】
１０  下部電極用薄膜
１０Ａ  下部電極
１２  強誘電体用薄膜
１２Ａ  強誘電体膜
１４  上部電極用薄膜
１４Ａ  上部電極
１６  酸化膜
１６Ａ  酸化膜マスク
２２  酸化膜
２２Ａ  酸化膜マスク
【図１】
0003944364.tif 000002
【図２】
0003944364.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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