(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリにおいて、
ノーマルデータを貯蔵するため使用されるメモリフィールドと、デバイスフォーミュレーション又はアドレスマッピングに対するデバイスデータを貯蔵するため使用される冗長フィールドを具えた不揮発性メモリセルアレーと、
前記メモリフィールドに連結された多数の第１ページバッファと、前記冗長フィールドに連結された多数の第２ページバッファを具えたページバッファ回路と、
前記第２ページバッファ内のラッチをイネーブル状態にするラッチイネーブル信号を生成して、該信号を前記第２ページバッファに提供するラッチ制御回路とを含み、
前記第１ページバッファは、前記メモリフィールドに対して多重ビット動作を行い、前記第２ページバッファは、前記冗長フィールドに対して、単一ビット動作を行い、
前記単一−ビット動作区間は、前記多重−ビットの動作区間と異なることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記単一−ビット動作区間は、多重−ビット動作区間より短いことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記冗長フィールドは、ナンド−タイプフラッシュメモリ配列内に構成された多数のストリングを含むことを特徴とする請求項２に記載の不揮発性半導体メモリ。
【請求項４】
前記ページバッファ回路は、前記メモリフィールド及び前記冗長フィールド全部のためのプログラミング及び読出動作を行うことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
ノーマルデータを貯蔵する多重−ビットメモリフィールドとデバイスデータを貯蔵する単一−ビットメモリフィルド全部を具えた不揮発性半導体メモリ内での動作を行う方法において、
入力された命令がデバイスデータプログラム／読出命令であるかの可否を検出する段階と、
前記入力された命令が前記デバイスデータプログラム／読出命令ではないとき、前記メモリフィールド上に多重−ビットプログラミング／読出動作を行う段階と、
前記入力された命令が前記プログラム／読出命令であるとき、前記単一−ビットメモリフィールド上に正規単一−ビットプログラミング／読出動作を行う段階とを含み、
前記正規単一−ビットプログラミング／読出動作は、前記多重−ビット単一−ビットプログラミング／読出動作区間より短い区間を有することを特徴とする単一−ビットメモリフィールド及び多重−ビットメモリフィールドを全部具えた不揮発性半導体メモリ内での動作を行う方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関するものであり、より詳しくは単一−ビット及び多重−ビットメモリセルアレー全部を使用するフラッシュＥＥＰＲＯＭ（ｆｌａｓｈ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）に関するものである。又、本発明は、そのフラッシュＥＥＰＲＯＭ内にデータオペレーション（ｏｐｅｒａｔｉｏｎｓ）の移行方法に関するものである。
【０００２】
【従来の技術】
一般に、フラッシュＥＥＰＲＯＭ装置は、第１伝導性（ｃｏｎｄｕｃｔｉｖｉｔｙ）タイプ（即ち、Ｐ−タイプ）の半導体基板（ｓｕｂｓｔｒａｔｅ）、半導体基板内に一定な間隙を置いた第２伝導性タイプ（即ち、Ｎ−タイプ）のソース（ｓｏｕｒｃｅ）及びドレーン（ｄｒａｉｎ）領域、半導体基板内に一定な間隙を置いたソース及びドレーン領域の間にある半導体基板表面のチャンネル（ｃｈａｎｎｅｌ）領域、装置がプログラムされるとき、チャージキャリア（ｃｈａｒｇｅ  ｃａｒｒｉｅｒｓ）を貯蔵するためのフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）、そしてチャンネル領域の反対側、フローティングゲートに存在する制御ゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）とを含む。
【０００３】
このようなフラッシュＥＥＰＲＯＭ装置の動作は、典型的に三つのモード、即ちプログラミング（ｐｒｏｇｒａｍｍｉｎｇ）、消去（ｅｒａｓｉｎｇ）、読出（ｒｅａｄｉｎｇ）に分れる。
【０００４】
フラッシュＥＥＰＲＯＭの通常的なプログラミングは、一般に選択されたメモリセルトランジスターのドレーン領域が第１ポジティブバイアス（ｐｏｓｉｔｉｖｅ  ｂｉａｓ）（即ち、５−６Ｖ）にバイアスすることによって形成される。フローティングゲート上に貯蔵されたチャージの不在時、バイアスは、ソースとドレーン領域との間で半導体基板表面に電子の逆転層（ｉｎｖｅｒｓｉｏｎ−ｌａｙｅｒ）を形成する原因になる。この分野の通常的な知識を持っている者が分かるようにドレーン−ソース電圧は、チャンネルを通して電子をドレーン領域に加速させるが、ここで電子は、充分に大きい運動エネルギー（ｋｉｎｅｔｉｃ  ｅｎｅｒｇｙ）を獲得し、一般に“ホット”電子（“ｈｏｔ”ｅｌｅｃｔｒｏｎｓ）に呼ばれる。
【０００５】
制御ゲート上の大きいポジティブバイアスは、又トンネリングオキサイドレイヤ（ｔｕｎｎｅｌｉｎｇ  ｏｘｉｄｅ  ｌａｙｅｒ）内に電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）を形成するが、このトンネリングオキサイドレイヤは、チャンネル領域からフローティングゲートを分離する。制御ゲート及びチャンネル領域の間に配置されたこの電界（ｅｌｅｃｔｒｉｃ  ｆｉｅｌｄ）は、トンネリングに知られた過程によって、“ホット”電子を引かれ、フローティングゲートに加速させる。フローティングゲートは、“ホット”電子を蓄積し、電子を捕獲（ｔｒａｐ）する。フローティングゲートを充電する過程は、自己−制限的（ｓｅｌｆ−ｌｉｍｉｔｉｎｇ）である。
【０００６】
フローティングゲート上に蓄積された負電荷（ｎｅｇａｔｉｖｅ  ｃｈａｒｇｅ）は、トンネリングオキサイドレイヤ内の電界の強度をチャンネル領域のドレーン側からの“ホット”電子がそれ以上加速されない点まで減らす。この分野に通常的な知識を持っている者が分かるように、フローティングゲート上に捕獲されている多くの量の電子に対する加速は、電界効果トランジスター（ｆｉｅｌｄｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）の効果的なスレショルド電圧Ｖthを増加させる（即ち、約６−７Ｖまで）原因になる。
【０００７】
もし、このような増加が充分に大きいと、Ｖthは、Ｖreadより大きいため、通常的な読出動作の間、予め“読出”電圧Ｖread（即ち、４−５Ｖ）が制御ゲートに加えられるとき、電界効果トランジスターは、伝導性のない“オフ”状態に留まるはずである。プログラムされた状態として知られたこの状態で、ＥＥＰＲＯＭセルは、論理“０”を貯蔵したり、又は“オフ−セル”と呼ばれる。一旦、プログラムされると、ＥＥＰＲＯＭセルは、その電源供給源（ｐｏｗｅｒ  ｓｕｐｐｌｙ）が長い時間の間中止されたり、消えるときまでもそれの高いスレショルド電圧内に留まる。
【０００８】
ＥＥＰＲＯＭセルの消去は、そのフローティングゲート内に蓄積された電荷を除去することである。フローティド（ｆｌｏｔｅｄ）されたソース及びドレーンを有するセルの除去動作は、例えば負バイアス（即ち、約−１０Ｖ）をその制御ゲートに、第３正バイアス（即ち、５−６Ｖ）をそのバルク（ｂｕｌｋ）に加えることによって行うことができる。これは、フローティングゲートとバルクとの間の薄い絶縁（ｉｎｓｕｌａｔｉｏｎ）（即ち、１００オングストローム以下）を通して、ＥＥＰＲＯＭセル（即ち、１−３Ｖ）のスレショルド電圧内での減少を誘発するコールド電子トンネリング（ｃｏｌｄ  ｅｌｅｃｔｒｏｎ  ｔｕｎｎｅｌｉｎｇ）（即ち、Ｆｏｌｗｅｒ−Ｎｏｒｄｈｅｉｍトンネリング）を発生させる。
【０００９】
消去電圧は、許容できる最大スレショルド電圧以下で、それが消去されるときまでセルに加えることができる。それ故、もしフラッシュセル（ｆｌａｓｈ  ｃｅｌｌ）が消去されると、それは多量に伝導されるはずである。この場合において、セルは、論理“１”を貯蔵するようになると呼ばれたり、又は“オン−セル”と呼ばれる。従ってビットライン電流をモニタリングすることによって、セルのプログラム、又は消去された状態（即ち、１又は０）を決定することができる。
【００１０】
ＥＥＰＲＯＭセルの通常的な読出動作は、一般に同一なＥＥＰＲＯＭセルの行（ｒｏｗ）を連結するワードライン（ｗｏｒｄ  ｌｉｎｅ）を通して読出電圧Ｖreadを制御ゲートに加え、かつ、一般に同一のＥＥＰＲＯＭセルの列（ｃｏｌｕｍｎ）をビットライン（ｂｉｔ  ｌｉｎｅ）を通して、第４正バイアス（約１Ｖ）をドレーン領域に供給することによって行われる。もしＥＥＰＲＯＭセルがプログラムされたら、これはドレーン電流Ｉdcを伝導しない。しかし、もしＥＥＰＲＯＭセルがプログラムされなかったら（又は消去されなかったら）、これは多量に伝導される。従ってＥＥＰＲＯＭセルのプログラムされた状態（即ち、１又は０）は、ビットライン電流をモニタリングすることによって決定することができる。
【００１１】
速いプログラミング速度と低い電力消費を含むそれらの進歩された性能特性（ｐｅｒｆｏｒｍａｎｃｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）のため、高集積度フラッシュメモリ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｆｌａｓｈ  ｍｅｍｏｒｉｅｓ）は、近年、携帯用電子装置（ディジタルスチルカメラ及びメモリカードのような）や、携帯用コンピューター内のハードディスク（ｈａｒｄ  ｄｉｓｋｓ）のため有用な大容量貯蔵装置（又は貯蔵メディア）に有効であると認められている。
【００１２】
フラッシュメモリ内のさらに効果的な集積度のための、拡張されたメモリ容量のための産業上の要求は、多数のビットが単一メモリセル（ｓｉｎｇｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌ）内に貯蔵される多重−ビット（多重−レベル、多重−ステート、又は多重−ビットでも知られた）技術の発展を導いている。各々のメモリセル内に多重ビットの貯蔵を提供することによって、多重−ビット技術は、この技術を使用するフラッシュメモリ内のデータ貯蔵のビット当たり経費（ｃｏｓｔ−ｐｅｒ−ｂｉｔ）節減に寄与する。
【００１３】
多重−ビット構成に対する従来技術の１つは、Ｍ．Ｂａｕｅｒ等によって、“Ａ  Ｍｕｌｔｉｌｅｖｅｌ−Ｃｅｌｌ  ３２Ｍｂ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”という題目で１９９５年２月に発刊されたＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓのｐｐ．１３２−１３３に開示されている。特にここではノア（ＮＯＲ）−タイプに配列されたセルアレーに対して開示されているが、メモリセルは、４つのデータ状態、即ち“００”、“０１”、“１０”、そして“１１”のうち、１つを貯蔵するため２ビットを使用する（この分野の通常的な知識を有する者によく知られたように、フラッシュメモリは、メモリ内にメモリセルの論理的構成によって２つのタイプ、即ち、“ナンド（ＮＡＮＤ）−タイプ”と“ノア−タイプ”に分類される）。
【００１４】
各々の上の４つ状態は、単一電圧レベル（ｕｎｉｑｕｅ  ｖｏｌｔａｇｅ  ｌｅｖｅｌ）、即ち“００”＝２．５Ｖ、“０１”＝１．５Ｖ、“１０”＝０．５Ｖ、そして“１１”＝−３Ｖと一致する。この電圧レベルは、そこに貯蔵されたデータの４つ状態のうち、１つを有するメモリからデータが読出されることを許容するため割当されたスレショルド値である。意義深いことに、このメモリセルは、多様なスレショルド値に相応する配列状態（ｄｉｓｔｒｉｂｕｔｉｏｎ  ｐｒｏｆｉｌｅ）を有する。さらに、単一ワードライン（ｓｉｎｇｌｅ  ｗｏｒｄｌｉｎｅ）に連結されたメモリセルは、相異なるスレショルド電圧を有することができる。
【００１５】
多重−ビットメモリセルのデータ状態を検出するため、２つのスレショルド電圧レベルの間に挿入されたり、又はスレショルド電圧より低く、又は高く設定された電圧レベルを有する読出電圧は、そこに連結されたワードラインを通して各々のメモリセルのゲートに加えられるべきである。隣接するスレショルド電圧（以下、“ウィンドウ”という）の間の幅（ｗｉｄｔｈ）は、通常的な単一−ビットフラッシュメモリ内に構成されたものより小さい。例えば、４−状態フラッシュメモリ内のウィンドウは、約０．６Ｖである。そして通常の動作を実行するためのワードライン電圧が約０．６Ｖウィンドウ内に位置するとき、スレショルド電圧プロフィル（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｐｒｏｆｉｌｅ）のエッジ（ｅｄｇｅ）とワードライン電圧のレベルの間の幅（ｍａｒｇｉｎ）は、約０．３Ｖを超過しない（これと対照的に、通常的な単一−ビットメモリ内の幅は、約１．３Ｖである）。
【００１６】
その結果、多重−ビットフラッシュメモリが工程変化、又はワードライン内での電圧レベル及び温度の変化によって影響されるとき、無効感知動作（ｉｎｖａｌｉｄ  ｓｅｎｓｉｎｇ  ｏｐｅｒａｔｉｏｎｓ）の可能性が著しい。この外部状況の変化に対する弱い免疫性は、例えば幾つのデータビットの貯蔵の失敗が全体的に情報の構成を重大に侵害しなくても、貯蔵装置としての多重−ビットフラッシュメモリの効用性は、オーディオデータのような巨大情報の貯蔵に限界があることを示唆する。それ故、今まで一般的な単一−ビットフラッシュメモリは、例えば、バイオス（Ｂａｓｉｃ  Ｉｎｐｕｔ／ＯｕｔｐｕｔＳｙｓｔｅｍ）内での、又は字形（ｆｏｎｔ）貯蔵のためのデータ貯蔵のような信頼性及び安全性が重要な情報を貯蔵するのに使用されてきた。
【００１７】
最近、本出願人は、新たなフラッシュメモリを提案しているが、これは申請者一連番号（ａｐｐｌｉｃａｔｉｏｎ  Ｓｅｒ．Ｎｏ．）０９／０１０、４３０に、“ＮＯＮ−ＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＰＥＲＦＯＲＭＩＮＧ  ＳＩＮＧＬＥ−ＢＩＴ  ＡＮＤ  ＭＵＬＴＩ−ＢＩＴ  ＯＰＥＲＡＴＩＯＮＳ”という題目（１９９８年１月２１日提出）に開示されている。
【００１８】
簡単に述べると、開示されたフラッシュメモリによると、セルアレー領域は、多数のメモリフィルドを含むメーンメモリ領域とメモリフィルドに対応する多数の冗長フィルドを含むデバイスデータ貯蔵領域の２つの部分に各々分類される。従来のフラッシュメモリで、多重−ビット動作は、メモリフィールドに対して行われ、単一−ビット動作は、冗長フィールドに対して行われる。フラッシュメモリセルアレー構造（ａｒｃｈｉｔｅｃｔｕｒｅ）及びそれの周辺構成要素（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔｓ）は図１に図示されている。
【００１９】
図１を参照すると、フラッシュメモリは、メモリセルアレー１００を具えている。このメモリセルアレー１００は、ノーマルデータ（ｎｏｒｍａｌ  ｄａｔａ）を貯蔵するための多重メモリフィールド（ｍｕｌｔｉｐｌｅ  ｍｅｍｏｒｙ  ｆｉｅｌｄｓ）１０２と、ノーマルメモリセルアレーの不良部分のアドレス及びアドレスマッピング（ａｄｄｒｅｓｓ  ｍａｐｐｉｎｇ）の状態のようなデバイスデータを貯蔵するための多重冗長フィールド（ｍｕｌｔｉｐｌｅ  ｒｅｄｕｎｄａｎｔ  ｆｉｅｌｄｓ）１０４を含む。冗長フィールド１０４内に貯蔵されたデータは、メモリデータのアクセス（ａｃｃｅｓｓ）動作が有効であるかの可否を感知するため非常に重要であるため、データ安定度を保証するため冗長フィールド１０４は、不安定な多重−ビット保有（ｒｅｔｅｎｔｉｏｎ）領域内に置かれるよりは、安定な単一−ビット保有環境に置かれなければならない。
【００２０】
フラッシュメモリは、又、行及び列アドレスデコーダ２００、４００を含むが、これらは行アドレス信号Ｘ−ＡＤＤ及び列アドレス信号Ｙ−ＡＤＤを使用するメモリセルアレー１００の適切なワードライン及びビットラインを選択する。ページバッファ回路（ｐａｇｅ  ｂｕｆｆｅｒ  ｃｉｒｃｕｉｔ）３００は、プログラム及び読出データをメモリセルアレー１００に／から提供する。制御ロジック（ｃｏｎｔｒｏｌ  ｌｏｇｉｃ）５００は、フラッシュメモリのためもっと提供される。制御ロジック５００は、ページバッファ回路３００の制御動作モードのため、幾つかの制御信号を外部から印加される命令（ｃｏｍｍａｎｄ）に依存するページバッファ回路３００に加える。
【００２１】
図２は、従来の冗長フィールド１０４の構造及び関連したページバッファ回路３００ａを示している。図２を参照すると、各々の冗長フィールド１０４は、多数のストリング１１０を含む。各々のストリング選択トランジスターＳＴ１、ＳＴ２及び多数のメモリセルＭ１−Ｍｍを具える。各々のストリングは、ビットラインＢＬ１−ＢＬｎのうち、対応する１つにさらに連結される。
【００２２】
ページバッファ回路３００ａから、ビットラインＢＬ１は、ＮＭＯＳディプリーショントランジスター（ＮＭＯＳ  ｄｅｐlｅｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ）３０４及びＮＭＯＳトランジスター３４２を通してノード３４０と連結される。別のビットラインＢＬ２は、ＮＭＯＳディプリーショントランジスター３０４ａ及びＮＭＯＳトランジスター３６４を通してノード３６２と連結される。ＮＭＯＳディプリーショントランジスター３０４、３０４ａのゲートは共に、ビットライン遮蔽信号（ｂｉｔ  ｌｉｎｅ  ｓｈｉｅｌｄｉｎｇ  ｓｉｇｎａｌ）ＢＬＳＨＦに共通に連結される。ＮＭＯＳトランジスター３４２のゲートは、列アドレス信号Ａｉに連結される。そしてＮＭＯＳトランジスター３０６は、第１禁止信号（ｆｉｒｓｔ  ｉｎｈｉｂｉｔｉｏｎ  ｓｉｇｎａｌ）ＩＨＴ１に連結されたゲートを有し、これは電源電圧Ｖｃｃとノード３０２との間に連結される。このノード３０２は、トランジスター３４２、３０４の間に位置する。又、１つのＮＭＯＳトランジスター３０６ａは、電源電圧Ｖｃｃとノード３０２ａとの間に連結される。このトランジスター３０６ａのゲートは、第２禁止信号（ｓｅｃｏｎｄ  ｉｎｈｉｂｉｔｉｏｎ  ｓｉｇｎａｌ）ＩＨＴ２に連結される。ノード３０２ａは、トランジスター３６４、３０４ａの間に挿入されている。
【００２３】
ビットライン放電信号（ｂｉｔ  ｌｉｎｅ  ｄｉｓｃｈａｒｇｅ  ｓｉｇｎａｌ）ＤＣＢと連結されたゲートを具えたもう１つのＮＭＯＳトランジスター３５０は、ノード３４０と接地Ｖｓｓとの間に連結される。これと類似に、ＮＭＯＳトランジスター３７２は、ビットライン放電信号ＤＣＢに連結されたゲートを有し、これはノード３６２と接地Ｖｓｓとの間に連結される。定電流（ｃｏｎｓｔａｎｔ  ｃｕｒｒｅｎｔ）は、第１独立電流源（ｆｉｒｓｔｉｎｄｅｐｅｎｄｅｎｔ  ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅ）３４４を通して電源電圧をノード３４０に供給する。又定電流は、第２独立電流源（ｓｅｃｏｎｄ  ｉｎｄｅｐｅｎｄｅｎｔ  ｃｕｒｒｅｎｔ  ｓｏｕｒｃｅ）３６６を通して電源電圧をノード３６２に供給する。
【００２４】
ノード３４０は、ＮＭＯＳトランジスター３４８を通して第１データラッチ（ｆｉｒｓｔ  ｄａｔａ  ｌａｔｃｈ）３５４の第１端子（ｆｉｒｓｔ  ＮＭＯＳトランジスター３４８  ｔｅｒｍｉｎａｌ）Ｑ１と連結されるが、ＮＭＯＳトランジスター３４８のゲートは、第１プログラミング信号（ｆｉｒｓｔ  ｐｒｏｇｒａｍｍｉｎｇ  ｓｉｇｎａｌ）ＰＧＭ１と連結される。又ターミナルＱ１は、第１入力／出力ライン（ｆｉｒｓｔ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｌｉｎｅ）ＩＯ１に連結される。相補第１端子−Ｑ１は、ＮＭＯＳトランジスター３５６、３５８、そして３６０各々を通して接地Ｖｓｓと連結される。トランジスター３５６のゲートは、アドレス信号Ａｉと連結され、トランジスター３５８のゲートは、ノード３４０に連結され、トランジスター３６０のゲートは、ラッチ信号（ｌａｔｃｈ  ｓｉｇｎａｌ）ＬＡＴＣＨに連結される。
【００２５】
ノード３６２は、ＮＭＯＳトランジスター３７０を通して第２データラッチ３７６の第２端子Ｑ２に連結されるが、ＮＭＯＳトランジスター３７０のゲートは、第２プログラミング信号ＰＧＭ２に連結される。又第２端子Ｑ２は、第２入力／出力ライン１０２に連結される。相補第２端子−Ｑ２は、ＮＭＯＳトランジスター３７８、３８０そして３８２各々を通して接地Ｖｓｓと連結される。トランジスター３７８のゲートは、列アドレス信号Ｂｉに連結され、トランジスター３８０のゲートは、ノード３６２に連結され、トランジスター３８２のゲートは、ラッチ信号ＬＡＴＣＨに連結される。ラッチ信号ＬＡＴＣＨは、データラッチ３５４、３７６各々を活性化させるため提供され、これはラッチ制御回路３８４のＮＯＲゲート３９０によって生成される。
【００２６】
ラッチ制御回路３８４は、図１に図示された制御ロジック５００からの幾つかの制御信号ＲＤ３、ＥＶＦ、ＰＧＶＦ２、ＰＧＶＦ３が供給される。制御信号ＲＤ３、ＥＶＦ、ＰＧＶＦ２、ＰＧＶＦ３は、区分された入力としてＮＯＲゲート３８６に供給される。ＮＯＲゲート３８６の出力は、第１入力としてＮＯＲに加えられ、読出確認信号ＬＲＤＶＦの逆信号は、第２入力としてＮＯＲゲート３９０に加えられる。
【００２７】
図３は、図２に図示された冗長フィールド１０４の読出動作を示すためのタイミング図である。図３を参照すると、冗長フィールド１０４は、メモリフィールド１０２内のノーマルメモリセルアレーのための多重−ビット読出シーケンス（ｓｅｑｕｅｎｃｅ）のようなタイミングを使用して行われる読出段階を有する。図３に図示されたように、この分野の通常的な知識を持っている者にはよく知られるように、ノーマルメモリセルアレーのための典型的な多重−ビット（即ち、４−ビット）読出シーケンスは、３つの周期Ｔ１、Ｔ２、Ｔ３を含む。
【００２８】
メモリフィールド１０２のための多重−ビット読出動作のような冗長フィルド１０４の単一−ビット読出動作のため、３つの読出電圧２Ｖ、１Ｖ、０Ｖが順次、選択されたワードラインに加えられる。ラッチ制御回路３８４に加えられる読出信号ＲＤ３は、実質的に冗長フィールド１０４のための単一−ビット読出動作が行われるときを決定する。従来のフラッシュメモリから、冗長フィールド１０４のための単一−ビット読出動作は、読出信号ＲＤ３に制御される多重−ビット読出動作タイミングの第３周期Ｔ３の間に行われる。しかし、従来のフラッシュメモリは、単一−ビット動作のため多重−ビット動作と同一のタイミングを使用するため、単一−ビット動作は、多重−ビット動作のような時間が掛かる。さらに、多重−ビット動作のようなタイミングを使用する単一−ビット読出タイミングは、多重−ビット動作のため定義されたデータ状態（データビット）が増加することによって増加する。
【００２９】
前述のように、現在使用している装置及び方法の不利な点及び欠点を克服するフラッシュメモリ装置及びそこに貯蔵されたデバイスデータの読出方法に対する必要が、この分野に存在しているということを認識することができる。
【００３０】
【発明が解決しようとする課題】
従って、本発明の目的は、前述の諸問題点を解決するため提案されたものとして、向上した性能を提供する動作の単一−ビット及び多重−ビットモードを有する不揮発性半導体メモリを提供することである。
【００３１】
本発明の他の目的は、多重−ビットセル当たりのデータ状態に関係なく改善された速度で、単一−ビット遂行が可能な単一−ビット及び多重ビットモードを有する不揮発性半導体メモリを提供することである。
【００３２】
【課題を解決するための手段】
本発明の目的は、新たなページバッファ回路及び新たな制御ロジックを具え、単一−ビット及び多重−ビットモードを有する非揮発性半導体メモリを提供することによって獲得される。ページバッファ及び制御回路は、多重−ビットプログラミング、又はノーマルデータを貯蔵するためのメモリフィールドの読出動作と別のタイミングシーケンス内に行われるデバイスデータを貯蔵するための冗長フィールドの読出動作を許容する。特に、本発明による非揮発性半導体メモリは、メモリフィールドのための多重−プログラミング、又は読出動作を行う多数の第１ページバッファ、そして制御ロジックの制御下で、冗長フィールドのための通常的な単一−ビットプログラミング、又は読出動作を行う多数の第２ページバッファを具える。制御ロジックは、第１バッファの多重−ビット動作より短い第２ページバッファの単一−ビット動作区間を形成する。その他、制御ロジックは、プログラムされることを防止するため、単一−ビットプログラミング動作の間、第１ページバッファを制御することによって、メモリフィールドがアクセスされることを禁止する。その結果、本発明による単一−ビット及び多重−ビットモードを共に有する非揮発性半導体メモリは、２つのモードを有する従来の非揮発性半導体メモリよりさらに速い速度で単一−ビット動作を行うことができ、それによってそれらの性能を向上させることができる。
【００３３】
【発明の実施の形態】
本発明は、図１に図示されたメモリ装置のような構造を有する非揮発性半導体メモリのようなものに適用可能である。図１を参照すると、本発明が有する発明の概念が適用できる非揮発性半導体メモリ装置は、多重メモリフィールド（ｍｕｌｔｉｐｌｅ  ｍｅｍｏｒｙ  ｆｉｅｌｄｓ）１０２及び多重冗長フィールド（又予備フィールド）１０４を含むメモリセルアレー１００を具える。各々のメモリフィールド１０２は、ノーマルメモリセルアレー及び冗長メモリセルアレーを含む。ノーマルメモリセルアレーは、ノーマルデータを貯蔵することに使用される。冗長メモリセルアレーは、対応するメモリフィールド内にノーマルメモリセルアレーの不良部分として代用することができる。各々の冗長フィールド１０４は、ノーマルセルアレーの不良部分のアドレスとアドレスマッピングの状態のようなデバイスフォーミュレーション（ｆｏｒｍｕｌａｔｉｏｎ）に関する情報を貯蔵する。従来技術部分で、このような適用に対して説明したように、安定なデータを保有するため、冗長フィールド１０４は、不安定な多重−ビット保有領域内に置かれるよりは、安定な単一−ビット保有環境内に置かれるべきである。
【００３４】
又、フラッシュメモリは、行デコーダ２００、ページバッファ回路３００、列デコーダ４００及び制御ロジック５００とを含む。行デコーダ２００は、行アドレス信号Ｘ−ＡＤＤに応じて、１つ、又はそれ以上のワードラインＷＬ１−ＷＬｎ（図５参照）及び選択ラインＳＳＬ、ＧＳＬ（図５参照）を含む適切な行ラインを選択し、列デコーダ２００は、列アドレス信号Ｙ−ＡＤＤに応じてビットラインＢＬ１−ＢＬｎ（図５参照）を選択する。ページバッファ回路３００は、メモリセルアレー１００に／からデータをプログラムし読出する。ページバッファ回路３００の制御動作のため、制御ロジック５００は、プログラム、消去、又は読出命令のような外部から印加される命令に応じて多数の制御信号をページバッファ回路３００に供給する。制御信号は、制御ロジック５００によって発生され、後述される。
【００３５】
図４は、本発明による制御ロジック５００の命令処理段階を示す流れ図である。
【００３６】
本発明による不揮発性半導体メモリの動作遂行方法は、ノーマルデータを貯蔵するための少なくとも１つ以上の多重−ビットメモリフィールド１０２と、デバイスデータを貯蔵するための少なくとも１つ以上の単一−ビットメモリフィールド１０４の双方を有する。
【００３７】
段階Ｓ１００から、外部から命令が印加されたかどうかを判別する。もし外部から命令が印加されたら、制御フローは、段階Ｓ１１０に進行して入力命令がプログラム、又は読出命令であるかどうかを聞く。もし外部から命令が印加されなかったら、制御フローは、段階Ｓ１２０に進行して、制御ロジック５００は、入力命令に相応する消去（消去確認を含む）動作、又はテスト動作のような動作を制御する。段階Ｓ１１０から、もし入力命令がプログラム／読出命令に確認されたら、フローは、次の質問段階Ｓ１３０に進行して、ここでプログラム／読出命令が冗長フィールド１０４と関連したデバイスデータプログラム／読出命令であるかどうかを判別する。
【００３８】
もしそうであれば、フローは続いて段階Ｓ１４０に進行して、制御ロジック５００は、通常的な単一−ビットプログラミング、又は冗長フィールド１０４の読出動作を制御する。段階Ｓ１３０から、もしそうでないと、制御ロジック５００は、段階Ｓ１５０でメモリフィールド１０２に関連した多重−ビットプログラミング／読出動作を制御する。通常の単一−ビット区間は、多重−ビット動作のためタイミングと同一のタイミングを使用する単一−ビット区間より短いことは、この分野に通常の知識を持っている者には自明である。従って、動作の単一−ビット及び多重−ビットモードを共に有する非揮発性半導体メモリは、改善された速度に単位−ビット動作の遂行ができ、それによってそれらの性能の向上が可能である。
【００３９】
図５は、本発明による望ましい実施形態による冗長フィールド１０４及びそれと関連したページバッファ回路３００ｂの構成を示す回路図である。図５を参照すると、冗長フィールド１０４は、ナンド−タイプフラッシュメモリ配列内に構成された多数のストリング１１０を含む。各々のストリング１１０は、２つのストリング選択トランジスターＳＴ１、ＳＴ２及び多数のメモリセルＭ１−Ｍｍを具える。各々のストリング１１０は、さらにビットラインＢＬ１−ＢＬｎのうち、対応される１つに連結される。
【００４０】
特に、各々のストリング１１０には、メモリセルＭ１−Ｍｍが２つのストリング選択トランジスターＳＴ１、ＳＴ２の間に直列に連結される。第１ストリング選択トランジスターＳＴ１は、ビットラインＢＬ１と第１メモリセルＭ１との間に連結されており、第２ストリング選択トランジスターＳＴ２は、最後のメモリセルＭｍと共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）との間に連結される。第１ストリング選択トランジスターＳＴ１のゲートは、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ）ＳＳＬに連結され、第２ストリング選択トランジスターＳＴ２のゲートは、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｏｎ  ｌｉｎｅ）ＧＳＬに連結される。各々のメモリセルＭ１−Ｍｍのゲートは、ワードラインＷＬ１−ＷＬｍのうち、対応する１つに連結される。ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ及びワードラインＷＬ１−ＷＬｍは、行デコーダ２００の出力と連結される。ビットラインＢＬ１−ＢＬｎは、ページバッファ回路３００ｂに連結される。
【００４１】
ページバッファ回路３００ｂは、各々ビットラインＢＬ１−ＢＬｎと連結される多数のページバッファ５１０を含む。特に各々のページバッファ５１０内には、対応するビットライン（即ちＢＬ１）が、ＮＭＯＳディプリーショントランジスター５１２とＮＭＯＳトランジスター５１４を通してノード５１６と連結される。ＮＭＯＳディプリーショントランジスター５１２のゲートは接地される。ＮＭＯＳトランジスター５１４のゲートは、列アドレス信号Ａｉと連結される。定電流は、電源電圧Ｖｃｃから独立電流源５１８を通してノード５１６に供給される。
【００４２】
ビットライン放電信号ＤＣＢにゲートが連結されたＮＭＯＳトランジスター５２４は、ノード５１６と接地電圧源Ｖｓｓとの間に連結される。ノード５１６は、ゲートがプログラミング信号ＰＧＭと連結されたＮＭＯＳトランジスター５２２を通して２つの交差して連結されたＣＭＯＳインバータ５３０、５３２からなるデータラッチ５２８の端子Ｑと連結される。データラッチ５２８の端子Ｑ（又はノード５２０）は、対応する入力／出力ライン１０にも連結される。データラッチ５２８の相補端子−Ｑ（又はノード５２６）は、ＮＭＯＳトランジスター５３４、５３６、５３８を通して接地電源Ｖｓｓと連結される。トランジスター５３４のゲートは、アドレス信号Ａｉに連結され、トランジスター５３６のゲートは、ノード５１６に連結される。トランジスター５３８のゲートは、ラッチイネイブル信号（ｌａｔｃｈ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）ＬＡＴＣＨに連結されるが、このラッチイネイブル信号ＬＡＴＣＨは、データラッチ５２８を活性化させるため提供され、これはラッチ制御回路５４０のノアゲート５４２によって発生される。
【００４３】
ラッチ制御回路５４０は、制御ロジック５００（図１参照）からの多数の制御信号を供給するが、ここには、例えば通常の単一−ビット感知イネイブル信号ＲＤｓｐ、読出信号ＲＤ３、消去確認信号ＥＶＦ、第１プログラム確認信号ＰＧＶＦ２、第２プログラム確認信号ＰＧＶＦ３、そして読出確認信号ＬＲＤＶＦがある。通常的な単一−ビットイネイブル信号ＲＤｓｐは、基準フィールド（ｒｅｆｅｒｅｎｃｅ  ｆｉｅｌｄ）１０４に関する通常のプログラム／読出動作の感知周期区間を決定する。読出信号ＲＤ３は、多重−ビット読出動作の第３読出区間（図３のＴ３参照）の限界を決める。第１及び第２プログラム確認信号ＰＧＶＦ２、ＰＧＶＦ３は、メモリフィールド１０２のための多重−ビットプログラミング動作の第２及び第３プログラム周期の限界を各々決める。読出確認信号ＬＲＤＶＦは、多重−ビット動作の全ての読出周期でデータ感知が終了するたびに発生されるパルス信号（ｐｕｌｓｅ  ｓｉｇｎａｌ）である。信号ＲＤｓｐ、ＲＤ３．ＥＶＦ、ＰＧＶＦ２、ＰＧＶＦ３は、分離された入力としてラッチ制御回路５４０内のノアゲート５４４に印加される。このノアゲート５４４の出力は、ノアゲート５４２に第１入力として印加され、読出確認信号ＬＲＤＶＦの反転された信号は、第２入力としてノアゲート３９０に印加される。
【００４４】
図６は、図１に図示されたように冗長フィールド１０４のための新たな単一−ビット読出動作のタイミングを示す。ここでは、冗長フィールド１０４のための単一−ビット読出動作（以下、“正規”単一−ビット読出動作と称する）は、図５及び図６を参照して詳細に説明される。図面を参照すると、冗長フィールド１０４のデータ読出段階は、冗長フィールド１０４のための通常的な単一−ビット動作とは別の正規単一−ビット動作を使用して行われるが、この冗長フィールド１０４は、メモリフィールド１０２（図３参照）のための多重−ビット読出動作のようなタイミングを使用する。従来の単一−ビット（又は多重−ビット）プログラミング、又は読出動作の典型的なシーケンスは、大体に３つ以上の感知（又は、読出）周期を含む。例えば、メモリフィールド１０２のようなセル当たり４−ビットの貯蔵能力を有するメモリセルのための読出動作は、３つの周期を含む（図３のＴ１、Ｔ２、Ｔ３参照）。
【００４５】
図６を参照すると、本発明によるフラッシュメモリは、フラグ信号（ｆｌａｇｓｉｇｎａｌ）ＳＰｒｅａｄがハイ状態になるとき、冗長フィールド１０４のための正規単一−ビット読出動作モードに入る。このような読出動作は、２つの区間、即ち初期化区間Ｔｉ及びデータ感知区間Ｔｓを有する。
【００４６】
初期化区間Ｔｉの間、データラッチ５２８は、各々のページバッファ５１０内で貯蔵され、信号ＰＧＭ、ＤＣＢ、Ａｉは、高レベル（即ち、Ｖｃｃ）になるため、全てのビットラインＢＬ１−ＢＬｎは、０Ｖに放電される。このレベルは、トランジスター５１４、５２２、５２４を流れるようにする。その結果、ノード５２０（即ち、データラッチ５２８の端子Ｑ）は、ノード５２０に連結された対応する入力／出力ライン１０と共に低（ｌｏｗ）（データ“１”状態）状態になる。
【００４７】
データ感知区間Ｔｓの間、多重−ビット動作とは異なり、０Ｖ（Ｖｓｓ）である１つの読出電圧だけが選択されたワードラインに印加され、正規単一−ビット感知イネイブル信号ＰＤｓｐは、活性化（Ｖｃｃ）される。信号ＲＤｓｐ（即ち、Ｔｓ）のパルス持続期間は、前述された多重−ビットタイミングシーケンス（即ち、図３のＴ１、Ｔ２、又はＴ３）を使用する従来の単一ビット動作のいかなる感知周期区間よりも決して長くはない。
【００４８】
このような正規感知区間Ｔｓの間に、共通ソースラインＣＳＬには、０Ｖの電圧が印加され、選択されないワードライン、接地選択ラインＧＳＬ及びソース選択ラインＳＳＬは、６Ｖの電圧が印加される。この状態で、もしビットラインＢＬ１が選択されると、アドレス信号Ａｉの電圧レベルは、最高６Ｖまで増加する。
【００４９】
これは、トランジスター５１４、５３４をターンオンさせ、トランジスター５２２、５２４をターンオフさせる。その結果フラッシュメモリ装置は、その正規単一−ビットデータ感知モードに入る。
【００５０】
選択されたメモリセルにおいて、そのゲートには、０Ｖが印加され、そのメモリセルは、データ“０”を貯蔵するため、１つ（即ち、１．３Ｖのシュレショルド電圧を有する“オフ−セル”）がプログラムされる。それから、電流源５１２は、ディプリーショントランジスター５１２（即ち、約１．５Ｖ）のシャット−オフ電圧まで選択されたビットラインＢＬ１が上がるのを許容する。
【００５１】
反対に、もし選択されたセルがデータ“１”を貯蔵するために、その１つ（即ち、−２．７Vであるそれのスレショルド電圧を有する“オン−セル”）が消去されると、電流源５１８からの全ての電流は、トランジスター５１４、５１２、ＳＴ１、Ｍ１−Ｍｍ、ＳＴ２）を通して共通ソースラインＣＳＬ（即ち、０ＶのＶｓｓ）に移動する。ビットラインＢＬ１及びノード５１６が０Ｖを維持するため、トランジスター５３６は、ターンオフされる。これはその決められた状態内で、即ちデータ“１”状態内で端子Ｑ、−Ｑが、各々低電位（ＯＶ）及び高電位（Ｖｃｃ）を維持する状態内で、データラッチを維持する原因になる。
【００５２】
さらに、正規単一−ビット感知イネイブル信号ＲＤｓｐは、活性化（Ｖｃｃ）され、信号ＲＤ３、ＥＶＦ、ＰＧＶＦ２、ＰＧＶＦ３は、非活性化０Ｖ状態を維持する。その結果、ノアゲート５４４の出力は、周期Ｔｓの間、ローを維持する。読出確認信号ＬＲＤＶＦは、正規単一−ビット感知の終了までローが維持される。その結果ラッチイネイブル信号ＬＡＴＣＨは、その時までローを維持する。
【００５３】
正規単一−ビット感知の終了後、読出確認信号ＬＲＤＶＦは、ハイに変換される。その結果ラッチイネイブル信号ＬＡＴＣＨもハイに変換される。これは選択されたビットラインＢＬ１上に感知されたデータをラッチするためデータラッチ５２８をイネイブルさせる。このとき、もし選択されたセルがオン−セルであると、データラッチ５２８は、その初期状態（即ち、データ“１”状態）を維持する。ここで、端子Ｑ（又はノード５２０）及び相補端子−Ｑ（又はノード５２６）は、トランジスター５３６に電流が流れないため、その後、各々ロー及びハイを維持する。その結果データラッチ５２８は、感知されたデータ“１”をラッチするようになる。しかし、もし選択されたセルが“オフ−セル”であると、トランジスター５３６に電流がが流れるようになり、端子Ｑ（又はノード５２０）及び端子−Ｑ（又はノード５２６）が、各々ハイ及びロー状態を維持するため、データラッチ５２８のデータ保有状態は反転される。その結果、ビットラインＢＬ１上に感知されたデータ“０”は、データラッチ５２８によって実質的にラッチされる。
【００５４】
本発明の正規単一−ビット読出動作は、信号ＳＰｒｅａｄ、ＲＤｓｐを感知することによって終結する。
【００５５】
前述のように本発明による単一−ビット多重−ビットモードを有する不揮発性半導体メモリは、従来のメモリより速い速度で単一−ビット読出動作を行うことができる。なぜならば、冗長フィールドのための正規単一−ビット読出動作区間は、メモリフィールド１０２のための多重−ビット動作タイミングと同一のタイミングを使用する従来の単一−ビット動作のタイミングより短いためである。
【００５６】
反面、デバイスデータプログラム／読出命令が発生するとき、本発明の制御ロジック５００は、通常の単一−ビット読出動作と類似な冗長フィールド１０４のための正規単一−ビットプログラミング動作を制御する。本発明の単一−ビットプログラッミング周期区間は、多重−ビットプログラミングのようなシーケンスを使用する従来の単一−ビットプログラミング動作の３周期のある区間より長くはない。
【００５７】
この正規プログラム動作において、制御ロジック５００は、よく知られたようにページプログラミング技術のためメモリフィールド１０２がプログラムされることを防止するため関係するページバッファ回路を制御することによってメモリフィールド１０２がアクセスされることを抑制する。メモリフィールド１０２及び多重−ビット動作と同一のタイミングを使用する単一−ビットプログラミング方法のために、使用されるこのようなページバッファ回路の例は、例えば本発明の申請者が指定した朴（Ｐａｒｋ）によってＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．５，８６２，０７４に開示された“ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥＳ  ＨＡＶＩＮＧ  ＲＥＣＯＮＦＩＧＵＲＡＢＬＥ  ＮＯＮＶＯＬＡＴＩＬＥ  ＭＵＬＴＩ−ＢＩＴ  ＭＥＭＯＲＹ  ＣＥＬＬＳ  ＴＨＥＲＥＩＮ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＯＰＥＲＡＴＩＮＧ  ＳＡＭＥ”に充分に叙述され、これに開示された事項は、この文書において参考文献として取り入れた。
【００５８】
本発明の制御ロジック５００も、デバイスデータプログラム命令に応じて、正規プログラミング区間を制御する。
【００５９】
【発明の効果】
以上のような本発明によると、制御ロジックは、メモリフィールドが冗長フィールドのための正規単一−ビットプログラミング動作内でプログラムされることを抑制するため、単一−ビット及び多重−ビットモードを共に有する不揮発性半導体メモリは、マルチ−ビットプログラミング動作の同一のタイミングシーケンスを使用する単一−ビットプログラミング動作を行う従来のメモリよりも高い速度で冗長フィールドのための単一−ビットプログラミング動作を行うことができる。
【図面の簡単な説明】
【図１】  本発明による実施形態を実行することができる動作の単一−ビット及び多重ビットモードを具えた不揮発性半導体メモリを示すブロック図である。
【図２】  従来の不揮発性半導体メモリ内の冗長フィールド及びその間連したページバッファを示す回路図である。
【図３】  図２に図示された冗長フィールドに関連した単一−ビット読出動作のタイミングを示すタイミング図である。
【図４】  本発明による不揮発性半導体メモリ内に挿入された制御ロジックの命令処理順序を示す流れ図である。
【図５】  本発明による不揮発性半導体メモリ内の冗長フィールド及びその関連したページバッファ回路を示す回路図である。
【図６】  図５に図示された冗長フィールドに関連した新たな単一−ビット読出動作のタイミングを示すタイミング図である。
【符号の説明】
１００：メモリセルアレー
１０２：多重メモリフィルド
１０４：多重冗長フィールド
３００：ページバッファ回路
３０２、３０２ａ：ノード
３０４、３０４ａ：ＮＭＯＳディプリーショントランジスター
３４０、３６２：ノード
３５４、３７６：データラッチ
３８６、３９０：ノアゲート
３４２、３４８、３５０、３５６、３５８、３６０、３６４３７０３７８、３８０、３８２：ＮＭＯＳトランジスター
３８４：ラッチ制御回路
５００：制御ロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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