(57)【特許請求の範囲】
【請求項１】
メインセル及び予備セルを含むメモリセルアレイと、
前記メインセル及び前記予備セルをアクセスするための選択ピンと、
リフレッシュ信号に応答して自動で内部アドレスを発生させる内部アドレスカウンターと、
テストモードの自動リフレッシュ動作時に、複数個の制御信号に応答して外部から印加される信号を受け取りモードレジスターセット信号を発生させるモードレジスターセット回路と、
前記モードレジスターセット信号に応答して、外部から印加される外部アドレス及び前記内部アドレスを選択的に前記メモリーセルアレイに出力するアドレス選択器と
を具備し、
前記テストモードの自動リフレッシュ動作時には、前記アドレス選択器により前記外部アドレスが選択され、前記メインセル及び前記予備セルが前記選択ピンにより順次選択され、選択された前記メインセルまたは前記予備セルのワード線が前記外部アドレスにより順次アクセスされて自動リフレッシュされることを特徴とする同期式ＤＲＡＭ。
【請求項２】
正常モードの自動リフレッシュ動作時には、前記アドレス選択器により前記内部アドレスが選択され前記メインセルのみが順次アクセスされて自動リフレッシュされることを特徴とする請求項１に記載の同期式ＤＲＡＭ。
【請求項３】
前記モードレジスターセット回路は、
第１モードレジスター制御信号に応答して前記外部から印加される信号をゲートする第１スイッチング手段と、
前記第１スイッチング手段の出力をラッチする第１ラッチと、
前記第１ラッチの出力を反転させる反転手段と、
テストモード制御信号に応答して前記反転手段の出力をゲートする第２スイッチング手段と、
前記第２スイッチング手段の出力をラッチする第２ラッチと、
前記第２ラッチの出力をバッファリングして前記モードレジスターセット信号として出力するバッファ手段とを具備することを特徴とする請求項１に記載の同期式ＤＲＡＭ。
【請求項４】
前記モードレジスターセット回路は、
プリチャージ制御信号に応答して前記第１ラッチの入力端をプリチャージさせる第１プリチャージ手段と、
第２モードレジスター制御信号の反転信号に応答して前記第２ラッチの入力端をプリチャージさせる第２プリチャージ手段とをさらに具備することを特徴とする請求項３に記載の同期式ＤＲＡＭ。
【請求項５】
前記アドレス選択器は、
前記モードレジスターセット信号及びリフレッシュ信号を論理演算して選択信号を発生させる論理手段と、
前記選択信号に応答して前記外部アドレスを前記メモリセルアレイにゲートする第１スイッチング手段と、
前記選択信号に応答して前記内部アドレスを前記メモリセルアレイにゲートする第２スイッチング手段とを具備することを特徴とする請求項１に記載の同期式ＤＲＡＭ。
【請求項６】
前記選択信号は、前記リフレッシュ信号及び前記モードレジスターセット信号がいずれも活性化された時に活性化され、前記リフレッシュ信号が活性化され且つ前記モードレジスターセット信号が非活性化された時に非活性化されることを特徴とする請求項５に記載の同期式ＤＲＡＭ。
【請求項７】
前記第１スイッチング手段は、前記選択信号の活性化中に前記外部アドレスを前記メモリセルアレイに伝達することを特徴とする請求項５に記載の同期式ＤＲＡＭ。
【請求項８】
前記第２スイッチング手段は、前記選択信号の非活性化中に前記内部アドレスを前記メモリセルアレイに伝達することを特徴とする請求項５に記載の同期式ＤＲＡＭ。
【請求項９】
メインセル及び予備セルを含むメモリセルアレイ、及び前記メインセル及び予備セルをアクセスするための選択ピンを具備する同期式ＤＲＡＭに対するテストモード中の自動リフレッシュ方法において、
前記同期式ＤＲＡＭの外部から所定の信号を印加してモードレジスターセット信号を活性化させる段階と、
前記モードレジスターセット信号に応答して、外部から印加される外部アドレスを選択する段階と、
前記選択ピンに第１論理レベルを印加して前記メインセルを選択する段階と、
前記モードレジスターセット信号が活性化され、且つ前記メインセルが選択された状態で、前記同期式ＤＲＡＭの外部から外部アドレス及びリフレッシュ命令を印加して前記メインセルのワード線を順次アクセスし、前記メインセルをリフレッシュする段階と、
前記選択ピンに第２論理レベルを印加して前記予備セルを選択する段階と、
前記モードレジスターセット信号が活性化され、且つ前記予備セルが選択された状態で、前記同期式ＤＲＡＭの外部から前記外部アドレス及び前記リフレッシュ命令を印加して前記予備セルのワード線を順次アクセスし、前記予備セルをリフレッシュする段階とを具備することを特徴とするテストモードにおける自動リフレッシュ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、外部アドレスにより自動リフレッシュ動作が全メモリセルアレイに対して行えるテストモードを有する同期式ＤＲＡＭ及び自動リフレッシュ方法に関する。
【０００２】
【従来の技術】
同期式ＤＲＡＭは、正常動作時に使用されるメインセルと、このメインセルに不良セルが存在する場合にこれらを取り替えるための予備セル（冗長セル）とを含んでいる。さらに、同期式ＤＲＡＭは、読み出し及び書き込み動作時に別々に動作可能な複数個のバンクからなり、自動リフレッシュ動作時には複数個のバンクが同時に動作され、このとき、メインセルのみがアクセスされて自動でリフレッシュされる。
【０００３】
【発明が解決しようとする課題】
従来の同期式ＤＲＡＭにおいては、読み出し及び書き込み動作時には外部から印加される外部アドレスによりワード線がアクセスされ、これに対し、自動リフレッシュ動作時には内部アドレスカウンターが外部から印加される自動リフレッシュ命令に応答して自動で内部アドレスを発生させ、順次増加する前記内部アドレスによりワード線が順次アクセスされる。したがって、従来の同期式ＤＲＡＭにおいては、自動リフレッシュ動作が行われるとメインセルのみがアクセスされて自動リフレッシュされ、予備セルはアクセスされないために自動リフレッシュされない問題がある。その理由は、自動リフレッシュ動作が内部アドレスカウンターで発生される内部アドレスにより制御されるからである。そこで、従来には予備セルに対してはＲＯＲ（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）を行ったが、この方法は前記メインセルを自動リフレッシュする方法とその条件を異にするためにテストモードにおいてセルのリフレッシュ不良が正確に選別できない問題がある。
【０００４】
本発明は上記事情に鑑みて成されたものであり、その目的は、テストモードに入ると外部から印加される外部アドレスによりメインセル及び予備セル共にアクセスされて自動リフレッシュできる同期式ＤＲＡＭを提供することである。
本発明の他の目的は、同期式ＤＲＡＭにおいて、テストモードの自動リフレッシュ動作時に外部から印加される外部アドレスによりワード線がアクセスでき、メインセル及び予備セル共にアクセスしてリフレッシュできる自動リフレッシュ方法を提供することである。
【０００５】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る同期式ＤＲＡＭは、メインセル及び予備セルを含むメモリセルアレイと、リフレッシュ信号に応答して自動で内部アドレスを発生させる内部アドレスカウンターと、テストモードの自動リフレッシュ動作時に、複数個の制御信号に応答して外部から印加される信号を受け取りモードレジスターセット信号を発生させるモードレジスターセット回路と、前記モードレジスターセット信号に応答して、外部から印加される外部アドレス及び前記内部アドレスを選択的に前記メモリーセルアレイに出力するアドレス選択器とを具備することを特徴とする。
前記テストモードの自動リフレッシュ動作時には、前記外部アドレスにより制御されて前記メモリセルアレイのメインセルのワード線及び前記メモリセルアレイの予備セルのワード線が順次アクセスされる。
【０００６】
前記他の目的を達成するために、本発明に係る同期式ＤＲＡＭのテストモードにおける自動リフレッシュ方法は、前記同期式ＤＲＡＭの外部から所定の信号を印加してモードレジスターセット信号を活性化させる段階と、所定の選択ピンに第１論理レベルを印加してメモリセルアレイのメインセルを選択する段階と、前記モードレジスターセット信号が活性化され、且つ前記メインセルが選択された状態で、前記同期式ＤＲＡＭの外部から外部アドレス及びリフレッシュ命令を印加して前記メインセルのワード線を順次アクセスし、前記メインセルをリフレッシュする段階と、前記選択ピンに第２論理レベルを印加して前記メモリセルアレイの予備セルを選択する段階と、前記モードレジスターセット信号が活性化され、且つ前記予備セルが選択された状態で、前記同期式ＤＲＡＭの外部から前記外部アドレス及び前記リフレッシュ命令を印加して前記予備セルのワード線を順次アクセスし、前記予備セルをリフレッシュする段階とを具備することを特徴とする。
【０００７】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。しかし、本発明の実施形態は様々な形態に変形でき、本発明の範囲が後述する実施形態に限定されるものではない。本発明の実施形態は当業界における通常の知識を有した者に本発明をより完全に説明するために提供されるものである。図中、同一の符号は同一の部材を表わす。
【０００８】
図１は、本発明に係る同期式ＤＲＡＭのブロック図である。
図１を参照すると、前記本発明に係る同期式ＤＲＡＭは、メモリセルアレイ１１、内部アドレスカウンター１３、アドレス選択器１５、アドレスラッチ１７及びモードレジスターセット回路１９を具備する。
【０００９】
前記メモリセルアレイ１１は、正常動作時に使用されるメインセルと、メインセルに不良セルが存在する場合にこれらを取り替えるための予備セル、すなわち、冗長セルとを含む。前記内部アドレスカウンター１３は自動リフレッシュ信号ＰＲＣＮＴに応答して自動で内部アドレスＣＮＴｉを発生させ、前記内部アドレスは順次増加する。前記自動リフレッシュ信号ＰＲＣＮＴは前記同期式ＤＲＡＭの外部から自動リフレッシュ命令が入力される時に活性化される信号である。
【００１０】
前記モードレジスターセット回路１９は、テストモードの自動リフレッシュ動作時に複数個の制御信号ＰＭＲＳＰＤ、ＴＭＳＥＴ、ＭＲＳＥＴに応答して外部から印加される信号ＭＲＡ１４Ｂを受け取ってモードレジスターセット信号１ＣＢＲを発生させる。このとき、前記信号ＭＲＡ１４Ｂが論理"ロー"の時に前記モードレジスターセット信号１ＣＢＲは論理"ハイ"にセットされる。前記制御信号ＰＭＲＳＰＤ、ＴＭＳＥＴ、ＭＲＳＥＴはテストモードの自動リフレッシュ動作時に前記同期式ＤＲＡＭの内部で発生される信号である。
【００１１】
前記アドレス選択器１５は、自動リフレッシュ動作時に（ＰＲＣＮＴが論理"ハイ"）前記モードレジスターセット信号１ＣＢＲに応答して、前記内部アドレスＣＮＴｉ及び前記同期式ＤＲＡＭの外部から印加される外部アドレスＴＡｉＢのいずれかを選択して出力する。具体的には、テストモードの自動リフレッシュ動作時には前記モードレジスターセット信号１ＣＢＲが論理"ハイ"に活性化されて前記アドレス選択器１５が前記外部アドレスＴＡｉＢを選択して出力し、正常モードの自動リフレッシュ動作時には前記モードレジスターセット信号１ＣＢＲが論理"ロー"に非活性化されて前記アドレス選択器１５が前記内部アドレスＣＮＴｉを選択して出力する。
【００１２】
前記アドレスラッチ１７は前記アドレス選択器１５から出力されるアドレスをラッチし、前記アドレスラッチ１７の出力ＲＡｉ、ＲＡｉＢは前記メモリセルアレイ１１のアドレスデコーダ（図示せず）に入力されてデコーディングされ、メインセルのワード線または予備セルのワード線がアクセスされる。
【００１３】
すなわち、正常モードの自動リフレッシュ動作時には、前記アドレス選択器１５が前記内部アドレスＣＮＴｉを選択して出力し、これにより前記メモリセルアレイ１１のメインセルのワード線が順次アクセスされて前記メインセルのみが順次自動リフレッシュされる。さらに、テストモードの自動リフレッシュ動作時には、前記アドレス選択器１５が前記外部アドレスＴＡｉＢを選択して出力するので、外部から前記外部アドレスＴＡｉＢを調節することによってメインセルのワード線及び予備セルのワード線が順次アクセスできる。したがって、前記メモリセルアレイ１１のメインセル及び予備セルがいずれも順次自動リフレッシュできる。
【００１４】
一方、前記本発明に係る同期式ＤＲＡＭは、通常の同期式ＤＲＡＭと同様に、前記メインセル及び予備セルをアクセスするための選択ピンＰＲＴを具備し、テストモードの自動リフレッシュ動作時に前記選択ピンＰＲＴに論理"ハイ"レベルが印加される時に前記予備セルが選択され、前記選択ピンＰＲＴに論理"ロー"レベルが印加される時に前記メインセルが選択される。これは当業界における通常の知識を有した者に自明であるため、前記メインセル及び予備セルが選択される過程及びこれに関連する回路についての説明は省略する。
【００１５】
図２は、図１に示されたアドレス選択器１５の回路図である。
図２を参照すると、前記アドレス選択器１５は、インバータＩ２１〜Ｉ２７、ＮＡＮＤゲートＮＤ２１、ＮＯＲゲートＮＲ２１及び伝送ゲートＴ２１、Ｔ２２を具備し、必要に応じて他の論理ゲートから構成可能なのは自明である。
【００１６】
具体的には、テストモードの自動リフレッシュ動作時には前記モードレジスターセット信号１ＣＢＲが論理"ハイ"に、前記自動リフレッシュ信号ＰＲＣＮＴが論理"ハイ"に活性化され（このとき、ＰＣＬＫＲは論理"ロー"）、これにより選択信号Ａは論理"ハイ"に、信号Ｂは論理"ロー"となる。したがって、第１スイッチング手段の前記伝送ゲートＴ２１はターンオンされ、第２スイッチング手段の前記伝送ゲートＴ２２はターンオフされ、これにより前記外部アドレスＴＡｉＢが前記アドレス選択器１５の出力ＳＡとして伝送される。
【００１７】
一方、正常モードの自動リフレッシュ動作時には前記自動リフレッシュ信号ＰＲＣＮＴが論理"ハイ"に活性化され、前記モードレジスターセット信号１ＣＢＲが論理"ロー"に非活性化される（このとき、ＰＣＬＫＲは論理"ロー"）。これにより、前記選択信号Ａは論理"ロー"に、前記信号Ｂは論理"ハイ"となる。したがって、前記伝送ゲートＴ２１はターンオフされ、前記伝送ゲートＴ２２はターンオンされ、これにより前記内部アドレスＣＮＴｉが前記アドレス選択器１５の出力ＳＡとして伝送される。
【００１８】
図３は、図１に示されたモードレジスターセット回路１９の回路図である。
図３を参照すると、前記モードレジスターセット回路１９は、伝送ゲートからなる第１スイッチング手段Ｔ３１、インバータＩ３１、Ｉ３２からなる第１ラッチ３１、インバータＩ３３、伝送ゲートからなる第２スイッチング手段Ｔ３２、インバータＩ３４、Ｉ３５からなる第２ラッチ３３、インバータＩ３６、Ｉ３７からなるバッファ手段、インバータＩ３８及びＰＭＯＳトランジスタからなる第１及び第２プリチャージ手段Ｐ３１、Ｐ３２を具備する。必要に応じて、前記モードレジスターセット回路は他の論理ゲートから構成可能である。
【００１９】
前記第１スイッチング手段Ｔ３１は第１モードレジスター制御信号ＰＭＲＳＰＤに応答して外部から印加される信号ＭＲＡ１４Ｂをゲートし、前記第１ラッチ３１は前記第１スイッチング手段Ｔ３１の出力をラッチする。前記インバータＩ３３は前記第１ラッチ３１の出力を反転させる。前記第２スイッチング手段Ｔ３２はテストモード制御信号ＴＭＳＥＴに応答して前記インバータＩ３３の出力をゲートし、前記第２ラッチ３３は前記第２スイッチング手段Ｔ３２の出力をラッチする。前記バッファ手段は前記第２ラッチ３３の出力をバッファリングして前記モードレジスターセット信号１ＣＢＲを出力する。
【００２０】
前記第１プリチャージ手段Ｐ３１はプリチャージ制御信号ＰＶＣＣＨに応答して前記第１ラッチ３１の入力端を論理"ハイ"にプリチャージし、前記第２プリチャージ手段Ｐ３２は第２モードレジスター制御信号ＭＲＳＥＴの反転信号に応答して前記第２ラッチ３３の入力端を論理"ハイ"にプリチャージする。
【００２１】
具体的には、テストモードの自動リフレッシュ動作時には制御信号ＰＭＲＳＰＤ、ＴＭＳＥＴ、ＰＶＣＣＨが論理"ハイ"となり、制御信号ＭＲＳＥＴが論理"ロー"となる。これにより、前記スイッチング手段Ｔ３１、Ｔ３２がターンオンされ、前記プリチャージ手段Ｐ３１、Ｐ３２がターンオフされる。この状態で、外部から所定の回路を介して印加される信号ＭＲＡ１４Ｂが論理"ロー"になると、前記モードレジスターセット信号１ＣＢＲが論理"ハイ"となる。
【００２２】
一方、正常モードの自動リフレッシュ動作時には前記制御信号ＰＭＲＳＰＤ、ＴＭＳＥＴが論理"ロー"となり、前記制御信号ＭＲＳＥＴが論理"ハイ"となる。これにより、前記スイッチング手段Ｔ３１、Ｔ３２がターンオフされ、前記プリチャージ手段Ｐ３２がターンオンされ、したがって前記モードレジスターセット信号１ＣＢＲが論理"ロー"となる。
【００２３】
図４は、図１に示されたメモリセルアレイの構造を示す図面である。
図４を参照すると、前記メモリセルアレイは、アドレスが０から５１１に対応しているメインセルブロック４１、アドレスが５１２から１０２３に対応しているメインセルブロック４５、アドレスが０から７に対応している予備セルブロック４３、及びアドレスが８から１５に対応している予備セルブロック４７を含む。前記アドレスはワード線をアクセスするためのアドレスを表わす。ここでは、説明を簡略化するために２つのメインセルブロック及び２つの予備セルブロックが含まれた場合が示されているが、必要に応じてメインセルブロック及び予備セルブロックの数や容量が拡張可能なのは自明である。
【００２４】
以下、図４に基づき、本発明に係る同期式ＤＲＡＭにおける自動リフレッシュ方法及び動作について詳細に説明する。
正常モードの自動リフレッシュ動作時には、外部から自動リフレッシュ命令を印加する。これにより、前述のように、前記アドレス選択器１５が、前記内部アドレスカウンター１３で発生され、順次増加する内部アドレスＣＮＴｉを選択して出力し、前記内部アドレスＣＮＴｉが前記メモリセルアレイ１１のアドレスデコーダ（図示せず）に入力されてデコーディングされる。
【００２５】
そこで、前記メインセルブロック４１のアドレス０から５１１及び前記メインセルブロック４５のアドレス５１２から１０２３に対応するワード線が順次アクセスされてメインセルのみが順次リフレッシュされる。
【００２６】
一方、テストモードの自動リフレッシュ動作時には、まず、外部から所定の信号を印加して前記モードレジスターセット信号１ＣＢＲを論理"ハイ"に活性化させる。すなわち、外部から前記所定の信号が論理"ハイ"に入力されると、前記モードレジスターセット回路１９の前記入力信号ＭＲＡ１４Ｂが論理"ロー"となり、これにより前記モードレジスターセット信号１ＣＢＲが論理"ハイ"に活性化される。
【００２７】
次に、前記選択ピンＰＲＴに論理"ロー"を印加して前記メインセルブロック４１を選択する。次に、前記モードレジスターセット信号１ＣＢＲが活性化され、前記メインセルブロック４１が選択された状態で、前記同期式ＤＲＡＭの外部から外部アドレス及び自動リフレッシュ命令を印加する。これにより、 前述のように、前記アドレス選択器１５が前記外部アドレスＴＡｉＢを選択して出力し、前記外部アドレスＴＡｉＢが前記メインセルブロック４１のアドレスデコーダ（図示せず）に入力されてデコーディングされる。したがって、前記メインセルブロック４１のアドレス０から５１１に対応するワード線が順次アクセスされて前記メインセルブロック４１のメインセルが順次リフレッシュされる。
【００２８】
次に、前記選択ピンＰＲＴに論理"ハイ"を印加して前記予備セルブロック４３を選択する。次に、前記モードレジスターセット信号１ＣＢＲが活性化され、前記予備セルブロック４３が選択された状態で、前記同期式ＤＲＡＭの外部から前記外部アドレス及び前記自動リフレッシュ命令を印加する。これにより、前記アドレス選択器１５が前記外部アドレスＴＡｉＢを選択して出力し、前記外部アドレスＴＡｉＢが前記予備セルブロック４３のアドレスデコーダ（図示せず）に入力されてデコーディングされる。したがって、前記予備セルブロック４３のアドレス０から７に対応するワード線が順次アクセスされて前記予備セルブロック４３の予備セルが順次リフレッシュされる。
【００２９】
次に、前述の方法と同様にして前記メインセルブロック４５のアドレス５１２から１０２３に対応するワード線が順次アクセスされて前記メインセルブロック４５のメインセルが順次リフレッシュされる。さらに、前記予備セルブロック４７のアドレス８から１５に対応するワード線が順次アクセスされて前記予備セルブロック４７の予備セルが順次リフレッシュされる。
【００３０】
【発明の効果】
前述のように、本発明に係る同期式ＤＲＡＭ及び自動リフレッシュ方法によると、テストモードの自動リフレッシュ動作時に外部から印加される外部アドレスによりワード線がアクセスでき、メインセル及び予備セルがいずれもアクセスされて自動リフレッシュできる。したがって、メインセル及び予備セルに対するリフレッシュ条件が同一なため、テストモード中にセルのリフレッシュ不良が正確に選別できる長所がある。
【図面の簡単な説明】
【図１】  本発明に係る同期式ＤＲＡＭのブロック図である。
【図２】  図１に示されたアドレス選択器の回路図である。
【図３】  図１に示されたモードレジスターセット回路の回路図である。
【図４】  図１に示されたメモリセルアレイの構造を示す図面である。
【符号の説明】
１１……メモリセルアレイ
１３……内部アドレスカウンター
１５……アドレス選択器
１７……アドレスラッチ
１９……モードレジスターセット回路
【図１】
0003990095.tif 000002
【図２】
0003990095.tif 000003
【図３】
0003990095.tif 000004
【図４】
0003990095.tif 000005