(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置の周波数対応バックバイアス発生回路において、
ノーマル制御信号の活性化時、前記半導体メモリ装置が活性化しているか否かを示すチップ制御信号の活性化の状態に拘らず、前記バックバイアス電圧をポンピングして下降させる少なくとも１つのノーマル駆動部と、
アクティブ制御信号の活性化時、前記チップ制御信号の活性化に応答し、前記チップ制御信号の活性化周期中に、少なくとも１回以上、前記バックバイアス電圧を下降ポンピングするアクティブ駆動部と、
前記バックバイアス電圧が所定の目標レベル以上の時に活性化される前記ノーマル制御信号及び前記アクティブ制御信号を発生するレベル感知部とを備え、
前記アクティブ駆動部は、
前記チップ制御信号の活性化端部に応答して、交互にレベルが遷移する第１及び第２の端部感知信号を発生するカウンター回路と、
前記第１または第２の端部感知信号の活性化時、前記バックバイアス電圧をポンピングして下降させるアクティブポンプ部とを有し、
前記アクティブポンプ部は、
前記アクティブ制御信号の活性化時、前記第１の端部感知信号のレベル遷移に応答して、前記バックバイアス電圧をポンピングして下降させる第１ポンプ部と、
前記アクティブ制御信号の活性化時、前記第２の端部感知信号のレベル遷移に応答して、前記バックバイアス電圧をポンピングして下降させる第２ポンプ部とを有し、
前記ノーマル制御信号及び前記アクティブ制御信号は、同じ信号であることを特徴とする周波数対応バックバイアス発生回路。
【請求項２】
前記ノーマル駆動部は、前記ノーマル制御信号の活性化時、一定の周期で発振する発振信号を発生する発振器と、
前記発振信号に応答して、前記バックバイアス電圧をポンピングして下降させるポンプドライバーと、
を備えることを特徴とする請求項１に記載の周波数対応バックバイアス発生回路。
【請求項３】
前記カウンター回路は、
前記チップ制御信号の活性化端部に応答して、レベルが遷移する活性化感知信号を発生する第１の端部感知器と、
前記活性化感知信号の先端に応答して、レベルが遷移する先端感知信号を発生する第２の端部感知器と、
前記活性化感知信号の後端に応答して、レベルが遷移する後端感知信号を発生する第３の端部感知器と、
を備えることを特徴とする請求項１に記載の周波数対応バックバイアス発生回路。
【請求項４】
前記第１ポンプ部は、
前記第１の端部感知信号の立上り端部に応答して、前記バックバイアス電圧をポンピングして下降させる第１ポンプドライバーと、
前記第１の端部感知信号の立下がり端部に応答して、前記バックバイアス電圧をポンピングして下降させる第２ポンプドライバーと、
を備えることを特徴とする請求項１に記載の周波数対応バックバイアス発生回路。
【請求項５】
前記第２ポンプ部は、
前記第２の端部感知信号の立上り端部に応答して、前記バックバイアス電圧をポンピングして下降させる第１のポンプドライバーと、
前記第２の端部感知信号の立下がり端部に応答して、前記バックバイアス電圧をポンピングして下降させる第２のポンプドライバーと、
を備えることを特徴とする請求項１に記載の周波数対応バックバイアス発生回路。
【請求項６】
前記チップ制御信号は、／RAS、／CAS、／CS及びCMDよりなる一群から選ばれることを特徴とする請求項１に記載の周波数対応バックバイアス発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に高周波で動作する半導体メモリ装置に適用可能なバックバイアス電圧発生回路及び方法に関する。
【０００２】
【従来の技術】
一般に、半導体メモリ装置のバックバイアス電圧は、外部から印加される最小電圧よりも低い電圧であって、次のような理由で使用されている。
【０００３】
第１の理由は、メモリチップ内のＰＮ接合が部分的に順方向電圧でバイアスされることを防止し、メモリセルのデータの破壊やラッチアップ現象などを防止するためである。即ち、バックバイアス電圧を使うと、入力端子に印加されるデータに瞬間的にアンダーシュートが発生しても、ＰＮダイオードは"ターンオン"されない。従って、入力端子からＰウェルへの電子の注入が防止される。
【０００４】
第２の理由は、ボディ効果によるMOSのスレショルド電圧の変化を低減して回路動作の安定化を図るためである。即ち、バックバイアス電圧VBBを印加すると、ソース電位の変化によるスレショルド電圧の変動の幅は縮まる。このように、バックバイアス電圧を印加すると、スレショルド電圧の変化量が減少するので、ワードラインの昇圧の幅を小さくすることができて素子の信頼性が高まる。
【０００５】
第３の理由は、バックバイアス電圧を印加すると、寄生ＭＯＳトランジスタのスレショルド電圧を高め得るからである。また寄生ＭＯＳトランジスタのスレショルド電圧が高くなると、分離酸化膜（Field Oxide）の下方のチャンネル停止不純物（Channel Stop Implant）の濃度を大きく高める必要がなく、接合降伏現象が向上される他、漏れ電流も減少する。
【０００６】
第４の理由は、バックバイアス電圧が印加されると、NMOSのN+領域（ドレイン及びソース）とPウェルとの間に形成されたＰＮ接合容量が減少するので、回路の動作が高速化されるからである。またＰＮ接合容量の減少によってビットライン接続の寄生キャパシタの容量が減少し、ビットラインに伝わるセルのデータの大きさも増加する。
【０００７】
このように、外部から印加される電圧より低い電圧を生成するバックバイアス電圧発生回路は、米国特許第5,157,278号及び第4,455,628号に開示されている。米国特許第5,157,278号のバックバイアス電圧発生回路は、図1に示されたように、レベル感知部によってバックバイアス電圧を感知して自己発振回路を駆動することによりバックバイアス電圧を発生する構造の回路であって、メモリが読み出しあるいは書き込み動作をしないスタンバイモードか、読み出しあるいは書き込み動作を行うアクティブモードかを問わず、１つのポンピング回路が動作する。
【０００８】
しかし、米国特許第5,157,278号のようなバックバイアス電圧発生回路は、スタンバイモードで消耗される電流量を最小化するために、ポンピング能力の小さいポンプドライバーを使用することになる。従って、米国特許第5,157,278号のバックバイアス電圧発生回路は、アクティブモードにおいて生じる半導体装置の基板電流を十分に補充できないという問題点を有する。
【０００９】
また、米国特許第4,455,628号のバックバイアス電圧発生回路は、図2に示されたように、バックバイアス電圧を感知するバックバイアス電圧感知回路無しで単独で動作する自己発振回路でポンピングドライバーを駆動する。そして、ローアドレスストローブ（ROW ADDRESS STROBE、以下／RASと称する）及びカラムアドレスストローブ（COLUMN ADDRESS STROBE、以下／CASと称する）の活性化によってポンプドライバーが駆動される。
【００１０】
しかし、米国特許第5,157,278号及び第4,455,628号においては、バックバイアス電圧の感知または／RAS、／CAS信号の活性化によって自己発振回路をイネーブルさせてから、ポンプドライバーを駆動するので、ポンピング動作の時間がローアクティブ周期よりも大きい。そこで、ポンプドライバーは、以前のポンピング動作から後続のポンピング動作までの時間的なマージンが足りなくてバックバイアス電圧の変動幅が増加するという問題点が発生する。
【００１１】
【発明が解決しようとする課題】
そこで、本発明が解決しようとする技術的課題は、半導体メモリ装置の動作周波数に対応してバックバイアス電圧の変動幅を小さくするバックバイアス電圧発生回路及び方法を提供することにある。
【００１２】
【課題を解決するための手段】
前記技術的課題を達成するための本発明に係る周波数対応バックバイアス発生回路は、ノーマル制御信号の活性化時、前記半導体メモリ装置が活性化しているか否かを示すチップ制御信号の状態を問わず、前記バックバイアス電圧をポンピングして下降させる少なくとも１つのノーマル駆動部と、アクティブ制御信号の活性化時に、前記チップ制御信号の活性化に応答し、前記チップ制御信号の活性化周期中に、少なくとも1回以上、前記バックバイアス電圧を下降ポンピングするアクティブ駆動部と、前記バックバイアス電圧が所定の目標レベル以上の際に活性化される前記ノーマル制御信号及び前記アクティブ制御信号を発生するレベル感知部とを備える。
【００１３】
好ましくは、前記アクティブ駆動部は、前記チップ制御信号の活性化端部に応答して、交互にレベルが遷移する第1及び第2の端部感知信号を発生するカウンター回路と、前記第1または第2の端部感知信号の活性化時に、前記バックバイアス電圧をポンピングして下降させるアクティブポンプ部とを備える。
【００１４】
前記技術的課題を達成するための本発明に係る周波数対応バックバイアス発生方法は、半導体メモリ装置の活性化が活性化しているか否かを示すチップ制御信号に関係なく動作するノーマル駆動部と、前記チップ制御信号の活性化に応答して動作するアクティブ駆動部とを有する半導体メモリ装置のバックバイアス電圧発生方法において、A）バックバイアス電圧が所定の目標レベル以上であるか否かを判断する段階と、B）前記半導体メモリ装置が活性化しているか否かを判断する段階と、C）前記A）段階において前記バックバイアス電圧が前記目標レベル以上である時に、前記ノーマル駆動部を駆動して前記バックバイアス電圧をポンピング下降させる段階と、D）前記A）段階において前記バックバイアス電圧が前記目標レベル以上である時に、前記B）段階における前記半導体メモリ装置の活性化を示す信号の活性化端部に応答して、前記アクティブ駆動部を駆動して前記バックバイアス電圧をポンピング下降させる段階とを備える。
【００１５】
本発明の周波数対応バックバイアス電圧発生回路及び方法により、半導体メモリ装置が動作周波数に対応してバックバイアス電圧をポンピングして下降させることにより、アクティブモードにおいてもバックバイアス電圧の変動幅は最小化される。
【００１６】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するには、本発明の好適な実施の形態を示す添付図面及び添付図面に記載された内容を参照すべきである。
【００１７】
図3は、本発明の好適な実施の形態に係る周波数対応バックバイアス電圧発生回路の構成を概略的に示す図面である。これを参照すれば、本発明の好適な実施の形態に係る周波数対応バックバイアス電圧発生回路10は、ノーマル駆動部11、アクティブ駆動部13及びレベル感知部15で構成される。
【００１８】
レベル感知部15は、バックバイアス電圧VBBが目標電圧レベル以上であるか否かを感知する。そして、バックバイアス電圧VBBが目標電圧レベルTVBB（図7参照）以上の時、レベル感知部15の出力信号であるノーマル制御信号DETN及びアクティブ制御信号DETAは活性化される。ノーマル制御信号DETNが活性化されると、ノーマル駆動部11はイネーブルされる。また、アクティブ制御信号DETAが活性化されると、アクティブ駆動部13は、半導体メモリ装置の活性化を示すチップ制御信号CONCによって制御される。
【００１９】
本実施の形態において、ノーマル制御信号DETNとアクティブ制御信号DETAとは同じ信号であてもよい。
【００２０】
そして、ノーマル駆動部11は、ノーマル制御信号DETNが活性化する際、即ちバックバイアス電圧VBBが目標電圧レベルTVBB以上の時、バックバイアス電圧VBBをポンピングして下降させる。
【００２１】
この際、ノーマル駆動部11は、半導体メモリ装置が活性化してるか否かを示すチップ制御信号CONCの状態に関係なく、バックバイアス電圧をポンピングして下降させる。
【００２２】
本実施の形態では、チップ制御信号CONCとしては、半導体メモリ装置のローアドレスストローブ/RAS、カラムアドレスストローブ/CASまたはチップ選択信号(CHIP SELECT、以下/CSと称する)を使用しうる。
【００２３】
アクティブ駆動部13は、アクティブ制御信号DETAが活性化される際、チップ制御信号CONCの活性化に応答する。この際、アクティブ駆動部13は、チップ制御信号CONCの活性化周期の間に、少なくとも1回以上、バックバイアス電圧をポンピングして下降させる。
【００２４】
アクティブ駆動部13は、カウンター回路17及びアクティブポンプ部19を具備する。
【００２５】
カウンター回路17は、チップ制御信号CONCの活性化端部（エッジ）に応答し、第1端部感知信号FED及び第2端部感知信号REDを発生する。第1端部感知信号FED及び第2端部感知信号REDは、交互にレベルが遷移する。
【００２６】
そして、アクティブポンプ部19は、第1または第2端部感知信号FEDまたはREDが活性化される時に、バックバイアス電圧VBBをポンピングして下降させる。
【００２７】
図4は、図3のノーマル駆動部11を示す図面である。これを参照すれば、ノーマル駆動部11は、発振器21及びポンプドライバー23で構成される。
【００２８】
発振器21は、ノーマル制御信号DETNが活性化される時、発振信号OSCを発生する。ここで、発振信号OSCは一定の周期で発振する信号である。
【００２９】
そして、ポンプドライバー23は、発振信号OSCに応答してバックバイアス電圧VBBをポンピングして下降させる。
【００３０】
図5は、図3のカウンター回路17を示す図面である。そして、図7は、本発明の好適な実施の形態に係る周波数対応バックバイアス電圧発生回路における主要端子のタイミング図である。これを参照すれば、カウンター回路17は、第1、第2及び第3端部感知器31、33、35で構成される。
【００３１】
第1端部感知器31は、チップ制御信号CONCが"ハイ"から"ロー"に活性化する立下がり端部に応答し、"ハイ"及び"ロー"を交互にレベル遷移を行う活性化感知信号DETを発生する。
【００３２】
第2端部感知器33は、活性化感知信号DETの立上り端部に応答し、レベル遷移を行う立上り端部感知信号REDを発生する。
【００３３】
そして、第3端部感知器35は、活性化感知信号DETの立下がり端部に応答し、レベル遷移を行う立下り端部感知信号FEDを発生する。
【００３４】
図6は、図3のアクティブポンプ部19を示す図面である。これを参照すれば、アクティブポンプ部19は、第1及び第2ポンプ部41及び43を具備する。
【００３５】
第1ポンプ部41は、アクティブ制御信号DETAが"ハイ"に活性化する時、即ちバックバイアス電圧VBBが目標電圧TVBBより高い時、立上り端部感知信号REDの"ハイ"から"ロー"または"ロー"から"ハイ"へのレベル遷移に応答してバックバイアス電圧VBBをポンピングして下降させる。
【００３６】
そして、第2ポンプ部43は、アクティブ制御信号DETAが"ハイ"に活性化する時、即ち、バックバイアス電圧VBBが目標電圧TVBBより高い時、立下り下降端部感知信号FEDの"ハイ"から"ロー"または"ロー"から"ハイ"へのレベル遷移に応答してバックバイアス電圧VBBをポンピングして下降させる。
【００３７】
第1ポンプ部41は、ポンプドライバー45及び47を具備する。
【００３８】
再び図6及び図7を参照すれば、立上り端部感知信号REDの"ロー"から"ハイ"への立上り時、NANDゲート49の出力端N50が"ハイ"から"ロー"に立下り、これによりポンプドライバー45がポンピングしてバックバイアス電圧VBBを下降させる。
【００３９】
そして、立上り端部感知信号REDの"ハイ"から"ロー"への立下り時、NANDゲート51の出力端N52が"ハイ"から"ロー"に立下り、これによりポンプドライバー47がポンピングしてバックバイアス電圧VBBを下降させる。
【００４０】
第2ポンプ部43はポンプドライバー53、55を具備する。
【００４１】
再び図6及び図7を参照すれば、立下り端部感知信号FEDの"ロー"から"ハイ"への立上り時、NANDゲート57の出力端N58が"ハイ"から"ロー"に立下り、これによりポンプドライバー53がポンピングしてバックバイアス電圧VBBを下降させる。
【００４２】
そして、立下り端部感知信号FEDの"ハイ"から"ロー"への立下り時、NANDゲート59の出力端N60が"ハイ"から"ロー"に立下り、これによりポンプドライバー55がポンピングしてバックバイアス電圧VBBを下降させる。
【００４３】
再び図7を参照して本発明の好適な実施の形態に係る周波数対応バックバイアス電圧発生回路の動作を説明すれば、チップ制御信号CONCが"ハイ"から"ロー"に活性化する度にポンプドライバー45、47、53、55のうち１つがポンピング動作を行う。
【００４４】
従って、ポンプドライバー45、47、53、55は、各々4回の活性化周期毎に１回ずつ動作する。よって、ポンプドライバー45、47、53、55が各々以前のポンピング動作を行ってから後続のポンピング動作を行うまでに充分な時間マージンが確保される。
【００４５】
図4及び図6におけるポンプドライバーの構成及び動作効果は、当業者には周知の事実なので本明細書ではそれらに関する説明を省略する。
【００４６】
本発明は、図面に示された特定の実施の形態に基づき説明されたが、これは例示的なものに過ぎなく、当業者であれば、該実施の形態に多様な変形を加え、又は均等な他の実施の形態を採用し得ることを容易に理解し得る。従って、本発明の技術的範囲は、特許請求の範囲に記載された技術的思想に基づいて定められるべきである。
【００４７】
【発明の効果】
本発明に係る周波数対応バックバイアス電圧発生回路及び方法によれば、半導体メモリ装置が動作周波数に対応してバックバイアス電圧をポンピングして下降させることにより、アクティブモードにおいてもバックバイアス電圧の変動幅を最小化しうる。
【図面の簡単な説明】
【図１】従来のレベル感知部を有するバックバイアス電圧発生回路を示す図面である。
【図２】従来の外部RAS信号に応答して駆動されるバックバイアス電圧発生回路を示す図面である。
【図３】本発明の好適な実施の形態に係る周波数対応バックバイアス電圧発生回路の構成を概略的に示す図面である。
【図４】図3のノーマル駆動部を示す図面である。
【図５】図3のカウンター回路を示す図面である。
【図６】図3のアクティブポンプ部を示す図面である。
【図７】本発明の好適な実施の形態に係る周波数対応バックバイアス電圧発生回路における主要端子のタイミング図である。
【符号の説明】
10  周波数対応バックバイアス電圧発生回路
11  ノーマル駆動部
13  アクティブ駆動部
15  レベル感知部
17  カウンター回路
【図１】
0003943281.tif 000002
【図２】
0003943281.tif 000003
【図３】
0003943281.tif 000004
【図４】
0003943281.tif 000005
【図５】
0003943281.tif 000006
【図６】
0003943281.tif 000007
【図７】
0003943281.tif 000008