(57)【特許請求の範囲】
【請求項１】
半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、
前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ膜をパターニングして前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成した後、前記半導体基板上に第１パッシベーション膜を堆積し、前記第１パッシベーション膜上に薄膜抵抗膜を堆積する第３の工程と、
前記薄膜抵抗膜をパターニングして薄膜抵抗形成領域の前記第１パッシベーション膜上に薄膜抵抗を形成する第４の工程と、
前記薄膜抵抗上に薄膜抵抗電極を形成するとともに、インダクタ形成領域の前記第１パッシベーション膜上にインダクタ下地電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、
前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜をエッチングする第６の工程と、
レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、
取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程と
を含むことを特徴とするマイクロ波半導体集積回路の製造方法。
【請求項２】
半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、
前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ膜をパターニングして前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成した後、前記半導体基板上に第１パッシベーション膜を堆積し、前記第１パッシベーション膜上に薄膜抵抗膜を堆積する第３の工程と、
前記薄膜抵抗膜をパターニングして薄膜抵抗形成領域の前記第１パッシベーション膜上に薄膜抵抗を形成する第４の工程と、
前記薄膜抵抗上に薄膜抵抗電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、
前記ＭＩＭ上部電極及び前記薄膜抵抗電極にそれぞれ電気的に接続されるメッキ電極を形成するとともに、インダクタ形成領域にメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜をエッチングする第６の工程と、
レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、
取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程と
を含むことを特徴とするマイクロ波半導体集積回路の製造方法。
【請求項３】
半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、
前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、
薄膜抵抗コンタクト部の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極の一部を露出させた後、薄膜抵抗膜を堆積する第４の工程と、
前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成する第５の工程と、
インダクタ形成領域の前記第１パッシベーション膜上にインダクタ下地電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第６の工程と、
前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングする第７の工程と、
レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第８の工程と、
取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第９の工程と
を含むことを特徴とするマイクロ波半導体集積回路の製造方法。
【請求項４】
半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、
前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、
薄膜抵抗コンタクト部の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極の一部を露出させた後、薄膜抵抗膜を堆積する第４の工程と、
前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、
前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングする第６の工程と、
レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、
取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程と
を含むことを特徴とするマイクロ波半導体集積回路の製造方法。
【請求項５】
半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、
前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、
前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、
前記薄膜抵抗電極上の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極を露出させた後、薄膜抵抗膜を堆積する第４の工程と、
前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、
前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングし、さらに前記薄膜抵抗電極の部分においてはその上を覆う前記薄膜抵抗もエッチングする第６の工程と、
レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、
取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程と
を含むことを特徴とするマイクロ波半導体集積回路の製造方法。
【請求項６】
半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積しその上にエッチングストッパー層を堆積する第１の工程と、
前記エッチングストッパー層及び前記連続ＭＩＭ膜をパターニングして、キャパシタ形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなるキャパシタ下部電極を、薄膜抵抗形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第２の工程と、
前記薄膜抵抗電極上の前記第１パッシベーション膜、前記エッチングストッパー層及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極を露出させた後、薄膜抵抗膜を堆積する第３の工程と、
前記堆積した薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成する第４の工程と、
前記インダクタ下地電極上の前記第１パッシベーション膜、前記エッチングストッパー層及び前記第２絶縁膜をパターニングして前記インダクタ下地電極を露出させた後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、
前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するとともに、前記キャパシタ下部電極の上方にキャパシタ上部電極となるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜を前記エッチングストッパー層に対して選択的にエッチングし、さらに前記薄膜抵抗電極の部分においてはその上を覆う前記薄膜抵抗もエッチングする第６の工程と、
レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、
取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程と
を含むことを特徴とするマイクロ波半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、キャパシタ、抵抗、インダクタ等の受動素子を有するマイクロ波半導体集積回路（ＭＭＩＣ：Ｍicrowave Ｍonolithic Ｉntegrated Ｃircuit）の製造方法に関するものである。
【０００２】
【従来の技術】
現在、ＭＭＩＣは、携帯電話の送受信回路などに使用され、送受信モジュールの中で、送信側の高出力増幅器（ＨＰＡ：Ｈigh Ｐower Ａmp.）や、受信側の低雑音増幅器（ＬＮＡ：Ｌow Ｎoise Ａmp.）、ミキサー回路などに使用されている。
【０００３】
その中でも、受動素子（キャパシタ、抵抗、インダクタ）のみから構成されるパッシブＭＭＩＣがある。このパッシブＭＭＩＣは、ＬＮＡやミキサー回路の一部となっており、整合器やフィルタなどの機能をもっている。
【０００４】
一般に、キャパシタ、抵抗、インダクタなどの受動素子を有するマイクロ波半導体集積回路は、ＭＩＭ（Ｍetal Ｉnsulator Ｍetal）キャパシタ、注入抵抗、スパイラルインダクタ等で構成されている。この従来のマイクロ波半導体集積回路について図６３〜図７４を参照しながら説明する。図６３は、従来のマイクロ波半導体集積回路の構造を示す図である。また、図６４〜図７４は、従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【０００５】
図６３において、１はＧａＡｓ半導体基板、５は第１パッシベーション膜、７はＭＩＭ絶縁膜、１０は第２パッシベーション膜、１４はメッキ電極、１５は最終パッシベーション膜である。
【０００６】
つぎに、前述した従来のマイクロ波半導体集積回路のプロセスについて説明する。
【０００７】
まず、第１の工程として、図６４に示すように、ＧａＡｓ半導体基板１にマーカ２を形成する。次に、第２の工程として、図６５に示すように、注入抵抗３を形成する。次に、第３の工程として、図６６に示すように、注入抵抗３の電極４を形成し（リフトオフ：１回目）、第１パッシベーション膜５を堆積する。次に、第４の工程として、図６７に示すように、電極４上の第１パッシベーション膜５をエッチングする。
【０００８】
次に、第５の工程として、図６８に示すように、ＭＩＭキャパシタ下地電極６及び配線を形成し（リフトオフ：２回目）、ＭＩＭ絶縁膜７を堆積する。次に、第６の工程として、図６９に示すように、ＭＩＭ絶縁膜７をエッチングする。次に、第７の工程として、図７０に示すように、ＭＩＭキャパシタ上部電極８、インダクタ下地電極９及び配線を形成し（リフトオフ：３回目）、第２パッシベーション膜１０を堆積する。次に、第８の工程として、図７１に示すように、第２パッシベーション膜１０をエッチングする。
【０００９】
次に、第９の工程として、図７２に示すように、１層目のメッキ電極パターン（レジスト）１１を形成し、図７３に示すように、給電層１２を形成する。次に、第１０の工程として、図７３に示すように、２層目のメッキ電極パターン（レジスト）１３を形成する。次に、メッキ電極１４を形成する。また、図７４に示すように、レジストを除去し、最終パッシベーション膜１５を形成する。
【００１０】
そして、第１１の工程として、図示しないが、取り出し電極の形成のために、最終パッシベーション膜１５をエッチングする。
【００１１】
【発明が解決しようとする課題】
上述したような従来のマイクロ波半導体集積回路及びその製造方法では、プロセスフローからもわかるように、工程数が１１工程と多く、コスト削減の妨げとなっているという問題点があった。なお、上記の工程数は、フォトリソグラフィーを行う回数である。
【００１２】
また、従来のＭＩＭキャパシタでは、良好な絶縁膜／金属界面を得ることが困難なため、絶縁膜の薄膜化ができず、電極面積が大きくなっていた。このため、チップ面積を大きくせざるを得ないという問題点があった。
【００１３】
また、注入抵抗を作製するには、抵抗値を安定させるため、良質な半導体基板を用いる必要があり、コスト増加を招くという問題点があった。
【００１４】
さらに、従来の構造及びプロセスフローでは、外観不良の発生しやすいリフトオフ工程が３回と多く、歩留まりが低下するという問題点があった。
【００１５】
ところで、この発明で用いる薄膜抵抗は、絶縁膜とのエッチング選択性がほとんどないため、コンタクトの取り方を工夫する必要がある。図７５に、他の従来のマイクロ波半導体集積回路のコンタクト構造を示す。この構造では、予め薄膜抵抗上に金属電極を形成するが、リフトオフ工程を使用する必要があり、上記と同じ歩留まりが低下するという問題点があった。
【００１６】
この発明は、前述した問題点を解決するためになされたもので、工程数を削減でき、チップ面積を縮小でき、コストを削減することができるマイクロ波半導体集積回路の製造方法を得ることを目的とする。
【００２４】
【課題を解決するための手段】
この発明に係るマイクロ波半導体集積回路の製造方法は、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成した後、前記半導体基板上に第１パッシベーション膜を堆積し、前記第１パッシベーション膜上に薄膜抵抗膜を堆積する第３の工程と、前記薄膜抵抗膜をパターニングして薄膜抵抗形成領域の前記第１パッシベーション膜上に薄膜抵抗を形成する第４の工程と、前記薄膜抵抗上に薄膜抵抗電極を形成するとともに、インダクタ形成領域の前記第１パッシベーション膜上にインダクタ下地電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜をエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むものである。
【００２５】
また、この発明に係るマイクロ波半導体集積回路の製造方法は、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成した後、前記半導体基板上に第１パッシベーション膜を堆積し、前記第１パッシベーション膜上に薄膜抵抗膜を堆積する第３の工程と、前記薄膜抵抗膜をパターニングして薄膜抵抗形成領域の前記第１パッシベーション膜上に薄膜抵抗を形成する第４の工程と、前記薄膜抵抗上に薄膜抵抗電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極及び前記薄膜抵抗電極にそれぞれ電気的に接続されるメッキ電極を形成するとともに、インダクタ形成領域にメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜をエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むものである。
【００２６】
また、この発明に係るマイクロ波半導体集積回路の製造方法は、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、薄膜抵抗コンタクト部の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極の一部を露出させた後、薄膜抵抗膜を堆積する第４の工程と、前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成する第５の工程と、インダクタ形成領域の前記第１パッシベーション膜上にインダクタ下地電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第６の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングする第７の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第８の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第９の工程とを含むものである。
【００２７】
また、この発明に係るマイクロ波半導体集積回路の製造方法は、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、薄膜抵抗コンタクト部の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極の一部を露出させた後、薄膜抵抗膜を堆積する第４の工程と、前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むものである、
【００２８】
さらに、この発明に係るマイクロ波半導体集積回路の製造方法は、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、前記薄膜抵抗電極上の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極を露出させた後、薄膜抵抗膜を堆積する第４の工程と、前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングし、さらに前記薄膜抵抗電極の部分においてはその上を覆う前記薄膜抵抗もエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むものである。
【００２９】
さらに、この発明に係るマイクロ波半導体集積回路の製造方法は、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積しその上にエッチングストッパー層を堆積する第１の工程と、前記エッチングストッパー層及び前記連続ＭＩＭ膜をパターニングして、キャパシタ形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなるキャパシタ下部電極を、薄膜抵抗形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第２の工程と、前記薄膜抵抗電極上の前記第１パッシベーション膜、前記エッチングストッパー層及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極を露出させた後、薄膜抵抗膜を堆積する第３の工程と、前記堆積した薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成する第４の工程と、前記インダクタ下地電極上の前記第１パッシベーション膜、前記エッチングストッパー層及び前記第２絶縁膜をパターニングして前記インダクタ下地電極を露出させた後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するとともに、前記キャパシタ下部電極の上方にキャパシタ上部電極となるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜を前記エッチングストッパー層に対して選択的にエッチングし、さらに前記薄膜抵抗電極の部分においてはその上を覆う前記薄膜抵抗もエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むものである。
【００３０】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１について図１〜図１２を参照しながら説明する。図１は、この発明の実施の形態１の断面構造を示す図である。また、図２〜図１２は、この発明の実施の形態１のプロセスフローを示す図である。なお、各図中、同一符号は同一又は相当部分を示す。
【００３１】
図１において、１はＧａＡｓ半導体基板、５は第１パッシベーション膜、１０は第２パッシベーション膜、１４はメッキ電極、１５は最終パッシベーション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダクタ下地電極である。
【００３２】
つぎに、前述した実施の形態１のプロセスフローについて説明する。
【００３３】
まず、第１の工程として、図２に示すように、パターニングにより、ＧａＡｓ半導体基板１にマーカ２を形成する。次に、図３に示すように、連続ＭＩＭ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（ＳｉＮ）の３層２０を堆積する。
【００３４】
次に、第２の工程として、図４に示すように、蒸着により、ＭＩＭ上部電極（金属）２１を形成する（リフトオフ：１回目）。
【００３５】
次に、第３の工程として、図５に示すように、連続ＭＩＭをパターニングし、図６に示すように、第１パッシベーション膜５を堆積する。次に、図７に示すように、薄膜抵抗（ＷＳｉＮ）２２を堆積する。
【００３６】
次に、第４の工程として、図８に示すように、薄膜抵抗２２をパターニングする。
【００３７】
次に、第５の工程として、図９に示すように、薄膜抵抗電極２３及びインダクタ下地電極２４を形成し（リフトオフ：２回目）、第２パッシベーション膜１０を形成する。
【００３８】
次に、第６の工程として、図１０に示すように、１層目のメッキ電極パターン（レジスト）１１を形成し、第２及び第１パッシベーション膜１０、５をエッチングする。このエッチングは、例えば、ガスがＣＨＦ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチングである。次に、図１１に示すように、給電層１２を形成する。
【００３９】
次に、第７の工程として、図１１に示すように、２層目のメッキ電極パターン（レジスト）１３を形成する。次に、メッキ電極１４を形成する。次に、図１２に示すように、レジストを除去し、最終パッシベーション膜１５を形成する。
【００４０】
次に、第８の工程として、図示しないが、取り出し電極の形成のために、最終パッシベーション膜１５をエッチングする。
【００４１】
この実施の形態１に係るマイクロ波半導体集積回路では、上述したように、従来のＭＩＭキャパシタ及び注入抵抗の代わりに、連続ＭＩＭキャパシタ及び薄膜抵抗を適用している。
【００４２】
連続ＭＩＭキャパシタでは、図２及び図３で示す第１の工程のように、絶縁膜／金属／絶縁膜の３層を連続して堆積するため、良好な金属／絶縁膜界面が得られるので、絶縁膜厚を薄くすることが可能であり、結果として、チップ面積が小さくなる。
【００４３】
連続ＭＩＭキャパシタの材料としては、第１層絶縁膜はＳｉＯＮ（１５００Å）、第２層下地電極はＴｉ／Ａｕ（５００／２０００Å）、第３層ＭＩＭ膜はＳｉＮ（１０００Å）、上部電極Ｔｉ／Ａｕ（５００／１００００Å）である。
【００４４】
従来構造では、１５００Å程度であったＭＩＭ膜は、連続ＭＩＭにすることで１０００Å程度まで薄くすることが可能である。作製法を以下に示す。
【００４５】
まず、ＳｉＯＮ膜の手法は、ガスがＳｉＨ4、１４００ｃｃｍ、ＮＨ3、５００ｃｃｍ、Ｎ2Ｏ、１０００ｃｃｍ、圧力２．０ｔｏｒｒ、温度が３００℃のプラズマＣＶＤである。厚さは１５００Åである。
【００４６】
つづいて、下地電極（Ｔｉ／Ａｕ）の手法は、スパッタリングである。厚さは、Ｔｉが５００Å、Ａｕが２０００Åである。
【００４７】
つづいて、ＭＩＭ膜（ＳｉＮ）の手法は、ガスがＳｉＨ4、２００ｓｃｃｍ、ＮＨ3、５００ｓｃｃｍ、圧力０．７ｔｏｒｒ、温度が３２０℃のプラズマＣＶＤである。厚さは１０００Åである。
【００４８】
つづいて、上部電極（Ｔｉ／Ａｕ）の手法は、電子ビーム蒸着（ＥＢ蒸着）である。厚さは、Ｔｉが５００Å、Ａｕが１μｍである。
【００４９】
つづいて、連続ＭＩＭ３層構造体のエッチングは、その手順としては、まず、絶縁膜エッチング（ＲＩＥ）→イオンミリング（Ａｕ）→Ｔｉエッチング（ＲＩＥ）→絶縁膜エッチング（ＲＩＥ）である。また、その手法は、ＳｉＯＮ、ＳｉＮ、Ｔｉに対して、ガスがＳＦ6、２２８ｓｃｃｍ、Ｈｅ、１０５ｓｃｃｍ、圧力０．３ｔｏｒｒ、ＲＦパワーが５０Ｗの反応性イオンエッチング（ＲＩＥ）と、Ａｕに対してイオンミリング（ＩＭ）である。
【００５０】
また、薄膜抵抗では、従来の注入抵抗のようにイオン注入を行う必要がないので、安価な半導体基板を用いることができる。コンタクトの取り方は従来のものである。
【００５１】
薄膜抵抗の材料として上記説明ではＷＳｉＮについて述べたが、その他にＴａＮ、ＷＮなどがあり、材料がＷＳｉＮの場合、例えば、以下の方法で作製される。堆積は、手法としては、ターゲットがＷＳｉ、ガスがＡｒ／Ｎ2（８０％）、５ｍｔｏｒｒの反応性スパッタリングである。厚さは約１０００Å、シート抵抗は約２００Ω／□である。エッチングは、手法としては、ガスがＣＦ4＋Ｏ2（４％）、１ｔｏｒｒ、ＲＦパワーが６０Ｗの反応性イオンエッチング（ＲＩＥ）である。選択比は、ＷＳｉＮ／ＳｉＯＮ〜３、ＷＳｉＮ／ＳｉＯ〜１０である。
【００５２】
インダクタの作製法を以下に示す。まず、下地電極（薄膜抵抗電極と共通）の手法は、電子ビーム蒸着（ＥＢ蒸着）である。厚さは、Ｔｉ（５００Å）／Ａｕ（１０００Å）／Ｍｏ（５００Å）である。
【００５３】
メッキ電極（メッキ配線）形成における給電層形成の手法は、スパッタリングである。厚さは、Ｔｉ（５００Å）／Ａｕ（２０００Å）である。また、電解金メッキでは、メッキ液が亜硫酸系金メッキ液、厚さが〜３μｍである。
【００５４】
工程数削減及びリフトオフ工程削減のため、第５の工程で、薄膜抵抗電極２３とインダクタ下地電極２４を同時に形成するようなプロセスフローに工夫している。
【００５５】
さらに、工程数削減のため、従来のプロセスフローでは第８及び第９の工程と２工程にわたっていたメッキ電極とのコンタクト形成プロセスを、この実施の形態１では第６の工程の１工程で行うように工夫している。従来、絶縁膜エッチングは反応性イオンエッチング（ＲＩＥ）で行われており、この場合、レジストマスクへのダメージが大きく、マスクパターンのマージンを広く取れないため、予め小さいコンタクトホールを形成してからメッキ電極１４の形成を行っていた。この実施の形態１では、レジストへのダメージの少ない、電子サイクロトロン共鳴（ＥＣＲ）エッチング法やプラズマエッチング法を用いることで、１工程で形成するプロセスフローとなっている。
【００５６】
その結果、工程数は従来の１１工程から８工程へ削減することができた。また、チップ面積も縮小することができ、コストも削減することが可能である。さらに、リフトオフ工程も３工程から２工程へ削減することができた。
【００５７】
実施の形態２．
この発明の実施の形態２について図１３〜図２１を参照しながら説明する。図１３は、この発明の実施の形態２の断面構造を示す図である。また、図１４〜図２１は、この発明の実施の形態２のプロセスフローを示す図である。
【００５８】
図１３において、１はＧａＡｓ半導体基板、５は第１パッシベーション膜、１０は第２パッシベーション膜、１４はメッキ電極、１５は最終パッシベーション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極である。
【００５９】
つぎに、前述した実施の形態２のプロセスフローについて説明する。
【００６０】
まず、第１の工程、及び第２の工程は、上記実施の形態１と同様であるので説明を省略する。
【００６１】
次に、第３の工程として、図１４に示すように、連続ＭＩＭをパターニングし、図１５に示すように、第１パッシベーション膜５を堆積する。次に、図１６に示すように、薄膜抵抗（ＷＳｉＮ）２２を堆積する。
【００６２】
次に、第４の工程として、図１７に示すように、薄膜抵抗２２をパターニングする。
【００６３】
次に、第５の工程として、図１８に示すように、薄膜抵抗電極２３を形成し（リフトオフ：２回目）、第２パッシベーション膜１０を形成する。
【００６４】
次に、第６の工程として、図１９に示すように、１層目のメッキ電極パターン（レジスト）１１を形成し、第２及び第１パッシベーション膜１０、５をエッチングする。このエッチングは、例えば、ガスがＣＨＦ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチングである。次に、図２０に示すように、給電層１２を形成する。
【００６５】
次に、第７の工程として、図２０に示すように、２層目のメッキ電極パターン（レジスト）１３を形成する。次に、メッキ電極１４を形成する。次に、図２１に示すように、レジストを除去し、最終パッシベーション膜１５を形成する。
【００６６】
次に、第８の工程として、図示しないが、取り出し電極の形成のために、最終パッシベーション膜１５をエッチングする。
【００６７】
この実施の形態２に係るマイクロ波半導体集積回路は、上記実施の形態１の変形であり、上記実施の形態１と同様に、連続ＭＩＭキャパシタ及び薄膜抵抗を適用している。そして、インダクタをメッキ電極１層で形成するものである。このため、連続ＭＩＭキャパシタの第１層絶縁膜を厚く形成している。各構造の作製法は上記実施の形態１と同じである。
【００６８】
その結果、工程数は従来の１１工程から８工程へ削減することができた。また、チップ面積も縮小することができ、コストも削減することが可能である。さらに、リフトオフ工程も３工程から２工程へ削減することができた。
【００６９】
実施の形態３．
この発明の実施の形態３について図２２〜図３３を参照しながら説明する。図２２は、この発明の実施の形態３の断面構造を示す図である。また、図２３〜図３３は、この発明の実施の形態３のプロセスフローを示す図である。
【００７０】
図２２において、１はＧａＡｓ半導体基板、５は第１パッシベーション膜、１０は第２パッシベーション膜、１４はメッキ電極、１５は最終パッシベーション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダクタ下地電極である。
【００７１】
つぎに、前述した実施の形態３のプロセスフローについて説明する。
【００７２】
まず、第１の工程として、図２３に示すように、パターニングにより、ＧａＡｓ半導体基板１にマーカ２を形成する。次に、図２４に示すように、連続ＭＩＭ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（ＳｉＮ）の３層２０を堆積する。
【００７３】
次に、第２の工程として、図２５に示すように、蒸着により、ＭＩＭ上部電極（金属）２１を形成する（リフトオフ：１回目）。
【００７４】
次に、第３の工程として、図２６に示すように、連続ＭＩＭ及び薄膜抵抗電極をパターニングし、第１パッシベーション膜５を堆積する。
【００７５】
次に、第４の工程として、図２７に示すように、薄膜抵抗コンタクト部をパターニングし、図２８に示すように、薄膜抵抗（ＷＳｉＮ）２２を堆積する。
【００７６】
次に、第５の工程として、図２９に示すように、薄膜抵抗２２をパターニングする。
【００７７】
次に、第６の工程として、図３０に示すように、インダクタ下地電極２４を形成し（リフトオフ：２回目）、第２パッシベーション膜１０を形成する。
【００７８】
次に、第７の工程として、図３１に示すように、１層目のメッキ電極パターン（レジスト）１１を形成し、第２及び第１パッシベーション膜１０、５をエッチングする。このエッチングは、例えば、ガスがＣＨＦ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチングである。次に、図３２に示すように、給電層１２を形成する。
【００７９】
次に、第８の工程として、図３２に示すように、２層目のメッキ電極パターン（レジスト）１３を形成する。次に、メッキ電極１４を形成する。次に、図３３に示すように、レジストを除去し、最終パッシベーション膜１５を形成する。
【００８０】
次に、第９の工程として、図示しないが、取り出し電極の形成のために、最終パッシベーション膜１５をエッチングする。
【００８１】
この実施の形態３に係るマイクロ波半導体集積回路では、薄膜抵抗とメッキ電極とのコンタクトを、リフトオフ工程なしで形成することが特徴となっている。上記第３の工程から第５の工程までにおいて説明したように、薄膜抵抗の電極に連続ＭＩＭキャパシタの構造体を利用し、薄膜抵抗の下側でコンタクトを取っている。従って、リフトオフ工程なしで、薄膜抵抗とのコンタクトを形成できる。しかしながら、インダクタの下地電極はリフトオフで形成しなければならないので、全体としてはリフトオフ工程数は上記実施の形態１、２と同じになる。
【００８２】
その結果、工程数は従来の１１工程から９工程へ削減することができた。また、チップ面積も縮小することができ、コストも削減することが可能である。さらに、リフトオフ工程も３工程から２工程へ削減することができた。そして、リフトオフ工程なしの電極コンタクトを形成できる。
【００８３】
なお、この実施の形態３の説明では、代表的な工程の平面図、図３４〜図３９を付する。各図中の数値はあくまで参考値（単位ｍｍ）である。
【００８４】
図３４は、第２の工程でＭＩＭ上部電極２１を形成した後の平面図を示す。ＭＩＭ上部電極２１は、例えば、０．３×０．４の四角形である。また、図３５は、第３の工程で連続ＭＩＭ及び薄膜抵抗電極をパターニングし、第１パッシベーション膜５を堆積した後の平面図を示す。また、図３６は、第５の工程で薄膜抵抗２２をパターニングした後の平面図を示す。さらに、図３７は第６の工程、図３８は第７の工程、図３９は第８の工程の平面図をそれぞれ示す。なお、図３９において、斜線部はエアブリッジを表す。
【００８５】
実施の形態４．
この発明の実施の形態４について図４０〜図４４を参照しながら説明する。図４０は、この発明の実施の形態４の断面構造を示す図である。また、図４１〜図４４は、この発明の実施の形態４のプロセスフローを示す図である。
【００８６】
図４０において、１はＧａＡｓ半導体基板、５は第１パッシベーション膜、１０は第２パッシベーション膜、１４はメッキ電極、１５は最終パッシベーション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダクタ下地電極である。
【００８７】
つぎに、前述した実施の形態４のプロセスフローについて説明する。
【００８８】
まず、第１の工程、及び第２の工程は、上記実施の形態３と同様である。
【００８９】
次に、第３の工程として、図４１に示すように、連続ＭＩＭ、薄膜抵抗電極２３、及びインダクタ下地電極２４をパターニングし、第１パッシベーション膜５を堆積する。
【００９０】
次に、第４の工程、及び第５の工程は、上記実施の形態３と同様である。つまり、薄膜抵抗コンタクト部をパターニングし、薄膜抵抗（ＷＳｉＮ）２２を堆積する。次に、薄膜抵抗２２をパターニングして第２パッシベーション膜１０を堆積する。
【００９１】
次に、第６の工程として、図４２に示すように、１層目のメッキ電極パターン（レジスト）１１を形成し、第２及び第１パッシベーション膜１０、５をエッチングする。このエッチングは、例えば、ガスがＣＨＦ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチングである。次に、図４３に示すように、給電層１２を形成する。
【００９２】
次に、第７の工程として、図４３に示すように、２層目のメッキ電極パターン（レジスト）１３を形成する。次に、メッキ電極１４を形成する。次に、図４４に示すように、レジストを除去し、最終パッシベーション膜１５を形成する。
【００９３】
次に、第８の工程として、図示しないが、取り出し電極の形成のために、最終パッシベーション膜１５をエッチングする。
【００９４】
この実施の形態４に係るマイクロ波半導体集積回路は、上記実施の形態３の変形であり、インダクタの下地電極にも連続ＭＩＭキャパシタの構造体を利用したものである。これにより、全体としてもリフトオフ工程数の削減を図ることが可能となる。
【００９５】
その結果、工程数は従来の１１工程から８工程へ削減することができた。また、チップ面積も縮小することができ、コストも削減することが可能である。さらに、リフトオフ工程も３工程から１工程へ削減することができた。そして、リフトオフ工程なしの電極コンタクトを形成できる。
【００９６】
実施の形態５．
この発明の実施の形態５について図４５〜図５１を参照しながら説明する。図４５は、この発明の実施の形態５の断面構造を示す図である。また、図４６〜図５１は、この発明の実施の形態５のプロセスフローを示す図である。
【００９７】
図４５において、１はＧａＡｓ半導体基板、５は第１パッシベーション膜、１０は第２パッシベーション膜、１４はメッキ電極、１５は最終パッシベーション膜、２１はＭＩＭ上部電極（金属）、２２は薄膜抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダクタ下地電極である。
【００９８】
つぎに、前述した実施の形態５のプロセスフローについて説明する。
【００９９】
まず、第１の工程から第３の工程までは、上記実施の形態４と同様である。
【０１００】
次に、第４の工程として、図４６に示すように、薄膜抵抗コンタクト部をパターニングし、図４７に示すように、薄膜抵抗２２を堆積する。
【０１０１】
次に、第５の工程として、図４８に示すように、薄膜抵抗２２をパターニングし、第２パッシベーション膜１０を堆積する。
【０１０２】
次に、第６の工程として、図４９に示すように、１層目のメッキ電極パターン（レジスト）１１を形成し、第２及び第１パッシベーション膜１０、５をエッチングする。このエッチングは、例えば、ガスがＣＨＦ3、１０ｓｃｃｍ、Ｏ2、１０ｓｃｃｍ、圧力２ｍｔｏｒｒ、マイクロ波パワーが２００ＷのＥＣＲエッチングである。次に、図５０に示すように、給電層１２を形成する。
【０１０３】
次に、第７の工程として、図５０に示すように、２層目のメッキ電極パターン（レジスト）１３を形成する。次に、メッキ電極１４を形成する。次に、図５１に示すように、レジストを除去し、最終パッシベーション膜１５を形成する。
【０１０４】
次に、第８の工程として、図示しないが、取り出し電極の形成のために、最終パッシベーション膜１５をエッチングする。
【０１０５】
この実施の形態５に係るマイクロ波半導体集積回路は、上記実施の形態４の変形であり、薄膜抵抗のコンタクト部分を簡略化したもので、コンタクト部分の面積縮小を図ったものである。第４の工程から第７の工程までに示すように、コンタクトホールを薄膜抵抗にもあけ、その周辺部で下部電極（連続ＭＩＭの構造体）から薄膜抵抗とのコンタクトを得る。
【０１０６】
その結果、工程数は従来の１１工程から８工程へ削減することができた。また、チップ面積も縮小することができ、コストも削減することが可能である。さらに、リフトオフ工程も３工程から１工程へ削減することができた。そして、リフトオフ工程なしの電極コンタクトを形成できる。さらに、リフトオフなし電極コンタクト面積を縮小することができる。
【０１０７】
実施の形態６．
この発明の実施の形態６について図５２〜図６２を参照しながら説明する。図５２は、この発明の実施の形態６の断面構造を示す図である。また、図５３〜図６２は、この発明の実施の形態６のプロセスフローを示す図である。
【０１０８】
図５２において、１はＧａＡｓ半導体基板、５は第１パッシベーション膜（ＳｉＮ）、１０は第２パッシベーション膜（ＳｉＮ）、１４はメッキ電極、１５は最終パッシベーション膜、２５はエッチングストッパー層（ＳｉＯ）、２２は薄膜抵抗（ＷＳｉＮ）、２３は薄膜抵抗電極、２４はインダクタ下地電極である。
【０１０９】
つぎに、前述した実施の形態６のプロセスフローについて説明する。
【０１１０】
まず、第１の工程として、図５３に示すように、パターニングにより、ＧａＡｓ半導体基板１にマーカ２を形成する。次に、図５４に示すように、連続ＭＩＭ、つまり、絶縁膜（ＳｉＯＮ）／金属／絶縁膜（ＳｉＮ）の３層２０を堆積するとともに、エッチングストッパー層２５（ＳｉＯ）を堆積する。
【０１１１】
次に、第２の工程として、図５５に示すように、連続ＭＩＭ、薄膜抵抗電極２３、及びインダクタ下地電極２４をパターニングし、第１パッシベーション膜５を堆積する。
【０１１２】
次に、第３の工程として、図５６に示すように、薄膜抵抗コンタクト部をパターニングし、図５７に示すように、薄膜抵抗２２を堆積する。
【０１１３】
次に、第４の工程として、図５８に示すように、薄膜抵抗２２をパターニングする。
【０１１４】
次に、第５の工程として、図５９に示すように、インダクタ下地電極をパターニングし、第２パッシベーション膜１０を形成する。
【０１１５】
次に、第６の工程として、図６０に示すように、１層目のメッキ電極パターン（レジスト）１１を形成し、第２及び第１パッシベーション膜（ＳｉＮ）１０、５を選択的にエッチングする。次に、図６１に示すように、給電層１２を形成する。
【０１１６】
次に、第７の工程として、図６１に示すように、２層目のメッキ電極パターン（レジスト）１３を形成する。次に、メッキ電極１４を形成する。次に、図６２に示すように、レジストを除去し、最終パッシベーション膜１５を形成する。
【０１１７】
次に、第８の工程として、図示しないが、取り出し電極の形成のために、最終パッシベーション膜１５をエッチングする。
【０１１８】
この実施の形態６に係るマイクロ波半導体集積回路は、上記実施の形態５の変形であり、リフトオフ工程を完全になくしたものである。このため、ＭＩＭキャパシタの上部電極もメッキ電極となっている。また、図６０に示すように、ＭＩＭ膜厚ｄを制御できるようにエッチングストッパー層ＳｉＯを追加したものである。上記ＳｉＯのエッチングレートは後で説明するように、ＳｉＮに比べて１／１０〜１／２０であるため、ＳｉＯ層でのエッチング停止が容易となる。薄膜抵抗及びインダクタ部のパッシベーション膜厚は、ＭＩＭキャパシタ部の膜厚より薄くなっており、エッチングがエッチングストッパー層（ＳｉＯ）２５に達する前にＭＩＭ以外のエッチングは終了するように工夫されている。
【０１１９】
ＲＩＥ（ＳＦ6＋Ｈｅプラズマ）でエッチングを行った場合における、各膜のエッチングレートは以下のとおりである。まず、ＳｉＯは１００Å／ｍｉｎであり、一方、ＳｉＮは１０００〜２０００Å／ｍｉｎである。また、ＷＳｉＮは１０００Å／ｍｉｎである。従って、選択比ＳｉＮ／ＳｉＯ＝１０〜２０である。
【０１２０】
その結果、工程数は従来の１１工程から８工程へ削減することができた。また、チップ面積も縮小することができ、コストも削減することが可能である。さらに、リフトオフ工程も３工程から０工程へ削減することができた。そして、リフトオフ工程なしの電極コンタクトを形成できる。さらに、リフトオフなし電極コンタクト面積を縮小することができる。
【０１２８】
【発明の効果】
この発明に係るマイクロ波半導体集積回路の製造方法は、以上説明したとおり、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成した後、前記半導体基板上に第１パッシベーション膜を堆積し、前記第１パッシベーション膜上に薄膜抵抗膜を堆積する第３の工程と、前記薄膜抵抗膜をパターニングして薄膜抵抗形成領域の前記第１パッシベーション膜上に薄膜抵抗を形成する第４の工程と、前記薄膜抵抗上に薄膜抵抗電極を形成するとともに、インダクタ形成領域の前記第１パッシベーション膜上にインダクタ下地電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜をエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むので、工程数を従来よりも削減でき、チップ面積も縮小でき、コストも削減することが可能であり、リフトオフ工程も削減することができるという効果を奏する。
【０１２９】
また、この発明に係るマイクロ波半導体集積回路の製造方法は、以上説明したとおり、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成した後、前記半導体基板上に第１パッシベーション膜を堆積し、前記第１パッシベーション膜上に薄膜抵抗膜を堆積する第３の工程と、前記薄膜抵抗膜をパターニングして薄膜抵抗形成領域の前記第１パッシベーション膜上に薄膜抵抗を形成する第４の工程と、前記薄膜抵抗上に薄膜抵抗電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極及び前記薄膜抵抗電極にそれぞれ電気的に接続されるメッキ電極を形成するとともに、インダクタ形成領域にメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜をエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むので、工程数を従来よりも削減でき、チップ面積も縮小でき、コストも削減することが可能であり、リフトオフ工程も削減することができるという効果を奏する。
【０１３０】
また、この発明に係るマイクロ波半導体集積回路の製造方法は、以上説明したとおり、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、薄膜抵抗コンタクト部の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極の一部を露出させた後、薄膜抵抗膜を堆積する第４の工程と、前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成する第５の工程と、インダクタ形成領域の前記第１パッシベーション膜上にインダクタ下地電極を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第６の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングする第７の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第８の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第９の工程とを含むので、リフトオフ工程なしの電極コンタクトを形成できるという効果を奏する。
【０１３１】
また、この発明に係るマイクロ波半導体集積回路の製造方法は、以上説明したとおり、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、薄膜抵抗コンタクト部の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極の一部を露出させた後、薄膜抵抗膜を堆積する第４の工程と、前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むので、リフトオフ工程なしの電極コンタクトを形成できるという効果を奏する。
【０１３２】
さらに、この発明に係るマイクロ波半導体集積回路の製造方法は、以上説明したとおり、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積する第１の工程と、前記堆積した連続ＭＩＭ膜上にＭＩＭ上部電極を形成する第２の工程と、前記連続ＭＩＭ膜をパターニングして、前記ＭＩＭ上部電極、前記第２絶縁膜及び前記金属膜からなるキャパシタを形成するとともに、薄膜抵抗形成領域に前記第２絶縁膜で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第３の工程と、前記薄膜抵抗電極上の前記第１パッシベーション膜及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極を露出させた後、薄膜抵抗膜を堆積する第４の工程と、前記薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成した後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記ＭＩＭ上部電極、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜並びに前記第２絶縁膜をエッチングし、さらに前記薄膜抵抗電極の部分においてはその上を覆う前記薄膜抵抗もエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むので、リフトオフ工程なしの電極コンタクトを形成できるとともに、リフトオフ工程なしの電極コンタクト面積を縮小することができるという効果を奏する。
【０１３３】
さらに、この発明に係るマイクロ波半導体集積回路の製造方法は、以上説明したとおり、半導体基板に下から順に第１絶縁膜、金属膜、第２絶縁膜からなる連続ＭＩＭ膜を堆積しその上にエッチングストッパー層を堆積する第１の工程と、前記エッチングストッパー層及び前記連続ＭＩＭ膜をパターニングして、キャパシタ形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなるキャパシタ下部電極を、薄膜抵抗形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなる薄膜抵抗電極を、インダクタ形成領域に前記第２絶縁膜及び前記エッチングストッパー層で覆われた前記金属膜からなるインダクタ下地電極をそれぞれ形成した後、前記半導体基板上に第１パッシベーション膜を堆積する第２の工程と、前記薄膜抵抗電極上の前記第１パッシベーション膜、前記エッチングストッパー層及び前記第２絶縁膜をパターニングして前記薄膜抵抗電極を露出させた後、薄膜抵抗膜を堆積する第３の工程と、前記堆積した薄膜抵抗膜をパターニングして前記薄膜抵抗電極と電気的に接続された薄膜抵抗を形成する第４の工程と、前記インダクタ下地電極上の前記第１パッシベーション膜、前記エッチングストッパー層及び前記第２絶縁膜をパターニングして前記インダクタ下地電極を露出させた後、前記半導体基板上に第２パッシベーション膜を堆積する第５の工程と、前記薄膜抵抗電極及び前記インダクタ下地電極にそれぞれ電気的に接続されるメッキ電極を形成するとともに、前記キャパシタ下部電極の上方にキャパシタ上部電極となるメッキ電極を形成するために、レジストからなる１層目のメッキ電極パターンを形成した後、前記１層目のメッキ電極パターンから露出した前記第２及び第１パッシベーション膜を前記エッチングストッパー層に対して選択的にエッチングし、さらに前記薄膜抵抗電極の部分においてはその上を覆う前記薄膜抵抗もエッチングする第６の工程と、レジストからなる２層目のメッキ電極パターンを形成してメッキ電極を形成した後、前記レジストからなる２層目及び１層目のメッキ電極パターンを除去して最終パッシベーション膜を堆積する第７の工程と、取り出し電極の形成のために前記最終パッシベーション膜をエッチングする第８の工程とを含むので、リフトオフ工程なしの電極コンタクトを形成できるとともに、リフトオフ工程なしの電極コンタクト面積を縮小することができるという効果を奏する。
【図面の簡単な説明】
【図１】  この発明の実施の形態１の断面構造を示す図である。
【図２】  この発明の実施の形態１のプロセスフローを示す図である。
【図３】  この発明の実施の形態１のプロセスフローを示す図である。
【図４】  この発明の実施の形態１のプロセスフローを示す図である。
【図５】  この発明の実施の形態１のプロセスフローを示す図である。
【図６】  この発明の実施の形態１のプロセスフローを示す図である。
【図７】  この発明の実施の形態１のプロセスフローを示す図である。
【図８】  この発明の実施の形態１のプロセスフローを示す図である。
【図９】  この発明の実施の形態１のプロセスフローを示す図である。
【図１０】  この発明の実施の形態１のプロセスフローを示す図である。
【図１１】  この発明の実施の形態１のプロセスフローを示す図である。
【図１２】  この発明の実施の形態１のプロセスフローを示す図である。
【図１３】  この発明の実施の形態２の断面構造を示す図である。
【図１４】  この発明の実施の形態２のプロセスフローを示す図である。
【図１５】  この発明の実施の形態２のプロセスフローを示す図である。
【図１６】  この発明の実施の形態２のプロセスフローを示す図である。
【図１７】  この発明の実施の形態２のプロセスフローを示す図である。
【図１８】  この発明の実施の形態２のプロセスフローを示す図である。
【図１９】  この発明の実施の形態２のプロセスフローを示す図である。
【図２０】  この発明の実施の形態２のプロセスフローを示す図である。
【図２１】  この発明の実施の形態２のプロセスフローを示す図である。
【図２２】  この発明の実施の形態３の断面構造を示す図である。
【図２３】  この発明の実施の形態３のプロセスフローを示す図である。
【図２４】  この発明の実施の形態３のプロセスフローを示す図である。
【図２５】  この発明の実施の形態３のプロセスフローを示す図である。
【図２６】  この発明の実施の形態３のプロセスフローを示す図である。
【図２７】  この発明の実施の形態３のプロセスフローを示す図である。
【図２８】  この発明の実施の形態３のプロセスフローを示す図である。
【図２９】  この発明の実施の形態３のプロセスフローを示す図である。
【図３０】  この発明の実施の形態３のプロセスフローを示す図である。
【図３１】  この発明の実施の形態３のプロセスフローを示す図である。
【図３２】  この発明の実施の形態３のプロセスフローを示す図である。
【図３３】  この発明の実施の形態３のプロセスフローを示す図である。
【図３４】  この発明の実施の形態３のプロセスを示す平面図である。
【図３５】  この発明の実施の形態３のプロセスを示す平面図である。
【図３６】  この発明の実施の形態３のプロセスを示す平面図である。
【図３７】  この発明の実施の形態３のプロセスを示す平面図である。
【図３８】  この発明の実施の形態３のプロセスを示す平面図である。
【図３９】  この発明の実施の形態３のプロセスを示す平面図である。
【図４０】  この発明の実施の形態４の断面構造を示す図である。
【図４１】  この発明の実施の形態４のプロセスフローを示す図である。
【図４２】  この発明の実施の形態４のプロセスフローを示す図である。
【図４３】  この発明の実施の形態４のプロセスフローを示す図である。
【図４４】  この発明の実施の形態４のプロセスフローを示す図である。
【図４５】  この発明の実施の形態５の断面構造を示す図である。
【図４６】  この発明の実施の形態５のプロセスフローを示す図である。
【図４７】  この発明の実施の形態５のプロセスフローを示す図である。
【図４８】  この発明の実施の形態５のプロセスフローを示す図である。
【図４９】  この発明の実施の形態５のプロセスフローを示す図である。
【図５０】  この発明の実施の形態５のプロセスフローを示す図である。
【図５１】  この発明の実施の形態５のプロセスフローを示す図である。
【図５２】  この発明の実施の形態６の断面構造を示す図である。
【図５３】  この発明の実施の形態６のプロセスフローを示す図である。
【図５４】  この発明の実施の形態６のプロセスフローを示す図である。
【図５５】  この発明の実施の形態６のプロセスフローを示す図である。
【図５６】  この発明の実施の形態６のプロセスフローを示す図である。
【図５７】  この発明の実施の形態６のプロセスフローを示す図である。
【図５８】  この発明の実施の形態６のプロセスフローを示す図である。
【図５９】  この発明の実施の形態６のプロセスフローを示す図である。
【図６０】  この発明の実施の形態６のプロセスフローを示す図である。
【図６１】  この発明の実施の形態６のプロセスフローを示す図である。
【図６２】  この発明の実施の形態６のプロセスフローを示す図である。
【図６３】  従来のマイクロ波半導体集積回路の断面構造を示す図である。
【図６４】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図６５】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図６６】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図６７】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図６８】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図６９】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図７０】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図７１】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図７２】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図７３】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図７４】  従来のマイクロ波半導体集積回路のプロセスフローを示す図である。
【図７５】  他の従来のマイクロ波半導体集積回路のコンタクト構造を示す図である。
【符号の説明】
１  ＧａＡｓ半導体基板、５  第１パッシベーション膜、１０  第２パッシベーション膜、１４  メッキ電極、１５  最終パッシベーション膜、２１  ＭＩＭ上部電極（金属）、２２  薄膜抵抗（ＷＳｉＮ）、２３  薄膜抵抗電極、２４  インダクタ下地電極、２５  エッチングストッパー層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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