(57)【特許請求の範囲】
【請求項１】
基準入力信号の周波数ｆｒｅｆをｎ倍して周波数ｎｆｒｅｆの出力信号を生成するデジタルＰＬＬ回路において、
外部から供給された周波数ｆ／ｍの基準パイロット信号と、上記出力信号を可変分周手段でｍ分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第１のループと、
基準入力信号の各周期で出力信号をカウントして、ｎとの差分を評価値として生成するデジタル周波数比較手段と、上記評価値を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第１のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第２のループとを有し、
さらに、上記ノイズシェーパと上記可変分周手段との間に配されたスイッチ手段を備え、
上記スイッチ手段は、上記第１のループ及び上記第２のループを使用するモードと、第１のループのみを使用するモードとを切り替えることを特徴とするデジタルＰＬＬ回路。
【請求項２】
基準入力信号の周波数ｆｒｅｆをｎ倍して周波数ｎｆｒｅｆの出力信号を生成するデジタルＰＬＬ回路において、
外部から供給された周波数ｆ／ｍの基準パイロット信号と、上記出力信号を可変分周手段でｍ分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第１のループと、
基準入力信号の各周期で出力信号をカウントして、ｎとの差分を評価値として生成するデジタル周波数比較手段と、上記評価値を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第１のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第２のループとを有し、
さらに、上記ノイズシェーパを制御する制御手段を備え、上記制御手段は、上記ノイズシェーパが制御する上記可変分周手段の分周比を制御する制御信号を生成することを特徴とするデジタルＰＬＬ回路。
【請求項３】
上記ノイズシェーパと上記制御手段との間に配設された第２のスイッチ手段を備え、
上記第２のスイッチ手段は、上記制御手段で上記可変分周手段の分周比を制御する動作モードと、上記第１のループ及び第２のループを用いて出力信号の周波数を制御する動作モードとを切り替えることを特徴とする請求項２記載のデジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２重ループのデジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来より、入力信号のｎ倍の周波数で且つ該入力信号に位相ロックした出力信号を得る手段として、出力信号を分周手段でｎ分周して得られるｎ分周信号と入力信号とを位相比較手段で位相比較し、上記出力信号を生成する発信手段の発信位相を上記位相比較手段の比較出力として得られる位相差信号で帰還制御するようにしたＰＬＬ回路が知られている。そして、アナログ位相比較器による比較出力で電圧制御型発振器（ＶＣＯ）の発信周波数を制御するようにしたアナログＰＬＬ回路や原理的にアナログＰＬＬ回路の一部あるいは全部をデジタル回路で構成したデジタルＰＬＬ回路が実用化されている。
【０００３】
例えば、ＨＤＴＶ方式のビデオ信号を処理するデジタルビデオ信号処理回路では、入力ビデオ信号の水平同期パルスから、入力水平同期パルスのｎ倍の周波数のクロックを形成するのに、ＰＬＬ回路が用いられている。
【０００４】
図３３に、基準入力信号の周波数ｆrefをｎ倍にして周波数ｆck（ｆck＝ｎ×ｆref）の出力クロックＣＫを生成するアナログＰＬＬ回路１００の一例を示す。このアナログＰＬＬ回路１００は、アナログ位相比較器１０１に基準入力信号が入力され、帰還カウンタ１０２でｎ分周された出力クロックＣＫとの位相を比較する。そして、このアナログＰＬＬ回路１００は、位相比較した結果をアナログループフィルタ１０３に出力し、アナログループフィルタ１０３からの直流成分をアナログＶＣＯ１０４に供給することにより、基準入力信号の周波数ｆrefをｎ倍した周波数ｆckを有する出力クロックＣＫを生成する。
【０００５】
つぎに、従来において提案されていたデジタル位相比較型のＰＬＬ回路１１０を図３４に示す。この図３４に示したデジタル位相比較型のＰＬＬ回路１１０は、基準信号端子に供給される基準入力信号Ｓ（ｆref）の周波数ｆrefのｎ倍の周波数ｆck＝ｎ・ｆrefの出力クロックＣＫ（ｆck）をアナログＶＣＯ１１１により形成して出力端子から出力するものであって、上記基準信号入力端子から基準入力信号Ｓ（ｆref）が供給されるとともに上記アナログＶＣＯ１１１により形成された出力クロックＣＫ（ｆref）が帰還カウンタを介して供給されるデジタル位相比較器１１２と、アナログ位相比較器１１３の比較出力がアナログループフィルタ１１４を介して制御信号として上記アナログＶＣＯ１１１に供給されることにより、該アナログＶＣＯ１１１の発振周波数を帰還制御するようにした内ループ（アナログＶＣＯ１１１→デジタルＶＣＯ１１５→アナログ位相比較器１１３→アナログループフィルタ１１４→アナログＶＣＯ１１１）を構成するとともに、上記デジタル位相比較器１１２の比較出力が、デジタルループフィルタ１１６を通過した比較結果が上記アナログＶＣＯ１１１の発振周波数を帰還制御するようにした外ループ（アナログＶＣＯ１１１→帰還カウンタ１１７→デジタル位相比較器１１２→デジタルＶＣＯ１１１→アナログ位相比較器１１３→アナログループフィルタ１１４→アナログＶＣＯ１１１）を構成してなる。また、このデジタルＰＬＬ回路１１０における帰還カウンタ１１７，デジタル位相比較器１１２，デジタルループフィルタ１１６，デジタルＶＣＯ１１５は、単一クロックで動作するデジタル処理ブロック１２０を構成している。
【０００６】
このような図３４に示したＰＬＬ回路１１０は、内ループと外ループを構成することで、出力クロックＣＫ自身だけで動作する、単一クロックのロジック回路で構成できる。また、このＰＬＬ回路１１０において、外ループが安定して動作するためには、内ループの帯域fp-Loopが外ループの帯域よりも広くなければならないので、アナログ位相比較器１１３の比較周波数は、基準入力信号の周波数に依存しない高い周波数となる。従って、上述のアナログＰＬＬ回路１００と比較してアナログＰＬＬのループ帯域fp-Loopを高くすることができる。従って、アナログＰＬＬに加わる多くのノイズを抑制することができる。
【０００７】
さらに、上述の図３４に示したＰＬＬ回路１１０におけるデジタルＶＣＯ１１５の量子化精度の高い理想的な特性で構成するには、図３５に示すように、図３４のＰＬＬ回路１１０にサイン波テーブル１３１と、多ビットＤ／Ａ１３２と、アナログポストフィルタ１３３とを用いて、帰還パイロット信号のジッタを抑制し、ノイズの少ないサイン波を発生させる手法がある。
【０００８】
また、図３５に示したＰＬＬ回路１３０では、多ビットＤ／Ａ１３２を用いた一例を挙げたが、図３６に示すように、１ビットＤ／Ａ１４１に置き換え、デジタルＶＣＯ１５５を累加器１３４としたＰＬＬ回路１４０がオーディオの分野で用いられている。この１ビットＤ／Ａ１４１は、ノイズシェーパ１４２と、アナログポストフィルタ１４３とから構成されている。このＰＬＬ回路１４０では、１ビットＤ／Ａ１４１である程度の量子化精度を確保するために、動作クロックの周波数ｆckに対してＤ／Ａの信号帯域を低めに、すなわち帰還パイロット信号の周波数ｆp_var＝ｆp_refを低めに設定しなければならないので、内ループの帯域ｆp_Loopも図３５に示したＰＬＬ回路１３０と比較して低くなってしまう。
【０００９】
一方、デジタル位相比較型のＰＬＬ回路１５０としては、特開平9-23155号公報で開示されているように、図３７に示すようなものがある。このＰＬＬ回路１５０は、アナログ回路で構成された内ループ（アナログＶＣＯ１１１→可変分周器１５１→アナログ位相比較器１１３→アナログループフィルタ１１４→アナログＶＣＯ１１１）と、外側にこれを制御するデジタル回路からなる外ループ（アナログＶＣＯ１１１→帰還カウンタ１１７→デジタル位相比較器１１２→デジタルループフィルタ１１６→ノイズシェーパ１５２→可変分周器１５１→アナログ位相比較器１１３→アナログループフィルタ１１４→アナログＶＣＯ１１１）とを有する。アナログ回路で構成された内ループには、周波数ｆp_refの基準パイロット信号を外部から供給する。外ループを構成するデジタル回路（デジタル位相比較器１１２、デジタルループフィルタ１１６、ノイズシェーパ１５２、可変分周器１５１、帰還カウンタ１１７）は、出力クロックＣＫ自身だけで動作する、単一クロックのロジック回路で構成できる。
【００１０】
なお、上述のＰＬＬ回路１５０は、出力クロックＣＫを帰還カウンタ１１７及び可変分周器１５１に出力される一例について説明したが、実際は同期回路を構成して各タイミングの伝搬を確実にするために、出力クロックをデジタル位相比較器１１２、デジタルループフィルタ１１６、１次ノイズシェーパ１５２にも供給する場合もある。
【００１１】
上述したＰＬＬ回路１５０のデジタル位相比較器１１は、図３８に示すように、基準入力信号Ｓ（ｆref ）の立ち上がりエッジを検出するエッジ検出器１６１と、上記帰還カウンタ１１７による上記出力クロックＣＫのｎ分周データからランプ波形状の位相エラーデータを発生する位相エラー発生器１６２と、この位相エラー発生器１６２により発生された位相エラーデータを上記エッジ検出器１６１によるエッジ検出のタイミングでラッチする位相エラーラッチ回路１６３により構成される。この図３８に示した構成のデジタル位相比較器１１２において、上記エッジ検出器１６１は、基準入力信号Ｓ（ｆref ）の立ち上がりエッジを検出したら、１クロック幅の検出パルスを上記位相エラーラッチ回路１６３に供給する。また、上記位相エラー発生器１６２は、上記帰還カウンタ１１７においてｎ＝６４として上記出力クロックＣＫを６４分周した６ビット幅の６４分周データについて、上記６４分周データが０のときに１６（エラーとしては±０）を中心に０〜３１（エラーとしては＋１５〜−１６）の間で−１の勾配を持つ５ビットの位相エラーデータに変換する。そして、上記位相エラーラッチ回路１６３は、上記エッジ検出器１６１から供給される立ち上がりエッジの検出パルスのタイミングで、上記５ビットの位相エラーデータをラッチして、そのまま５ビット幅で出力する。この図３８に示した構成のデジタル位相比較器１１２では、上記位相エラーラッチ回路１６３によるラッチ出力として、出力クロックＣＫ単位の分解能の位相エラーデータを得ることができる。
【００１２】
ここで、上記デジタル位相比較器１１２は、例えば図３９に示すように、ランプ波形状の基準入力信号Ｓ（ｆref ）をデジタル化するＡ／Ｄ変換器１７１と、上記帰還カウンタ１１７によるｎ分周データをデコードするデコード回路１７２と、上記Ａ／Ｄ変換器１７１によるデジタル出力として得られる位相エラーデータを上記デコード回路１７２によるデコード出力のタイミングでラッチする位相エラーラッチ回路１７３により構成しても良い。この図３９に示した構成のデジタル位相比較器１２１では、上記位相エラーラッチ回路１７３によるラッチ出力として、出力クロックＣＫ以下の分解能の位相エラーデータを得ることができる。
【００１３】
【発明が解決しようとする課題】
しかし、上述の図３５に示したＰＬＬ回路１３０では、デジタル回路１２０がデジタル位相比較器１１２、デジタルループフィルタ１１６、累加器１３４、サイン波テーブル１３１及び帰還カウンタ１１７からなり、アナログ回路が多ビットＤ／Ａ１３２、アナログポストフィルタ１３３、アナログ位相比較器１１３、アナログループフィルタ１１４及びアナログＶＣＯ１１１からなることから、回路量が多いという欠点がある。
【００１４】
また、図３６に示したＰＬＬ回路１４０では、図３５に示したＰＬＬ回路１３０と比較してノイズが大きくなるが、ノイズシェーパ１４２というロジックが増える代わりにプロセスの複雑な多ビットＤ／Ａ１３２がなくなり、ロジック部（デジタル位相比較器１１２、デジタルループフィルタ１１６、ノイズシェーパ１４２）をＬＳＩ化する前提なら全体の回路量は減る。しかし、アナログポストフィルタ１４３、アナログループフィルタ１１４という２つのアナログのフィルタがなお存在しており、回路量がまだ多い。
【００１５】
また、図３７に示したＰＬＬ回路１５０では、図３４に示したＰＬＬ回路１１０と比較すると、Ｄ／Ａコンバータがない分回路量は減っている。しかし、このＰＬＬ回路１５０においては、ＰＬＬがロックすると、出力クロックＣＫは基準入力信号の周波数ｆrefに対して位相が固定するが、周波数ｆrefで位相比較しているため、ロックまでの応答時間が長いという問題点を有する。
【００１６】
そこで、本発明は、上述したような実情に鑑みて提案されたものであり、ＰＬＬをロックするまでの応答時間を少なくするとともに、回路規模が小さいデジタルＰＬＬ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上述の課題を解決する本発明に係るデジタルＰＬＬ回路は、基準入力信号の周波数ｆｒｅｆをｎ倍して周波数ｎｆｒｅｆの出力信号を生成するデジタルＰＬＬ回路において、外部から供給された周波数ｆ／ｍの基準パイロット信号と、上記出力信号を可変分周手段でｍ分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第１のループと、基準入力信号の各周期で出力信号をカウントして、ｎとの差分を評価値として生成するデジタル周波数比較手段と、上記評価値を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第１のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第２のループとを有し、さらに、上記ノイズシェーパと上記可変分周手段との間に配されたスイッチ手段を備え、上記スイッチ手段は、上記第１のループ及び上記第２のループを使用するモードと、第１のループのみを使用するモードとを切り替えることを特徴とする。
また、本発明の他のデジタルＰＬＬ回路は、上記ノイズシェーパを制御する制御手段を備え、上記制御手段は、上記ノイズシェーパが制御する上記可変分周手段の分周比を制御する制御信号を生成するようにしたものである。
【００１８】
このようなデジタルＰＬＬ回路は、第１のループにおいてアナログ位相比較して出力信号の周波数を制御し、第２のループにおいて第１のループで周波数が制御された出力信号の周波数と基準入力信号とをデジタル周波数比較して第１のループを構成する可変分周器の分周比を制御する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２０】
本実施の形態に係るデジタルＰＬＬ回路１は、例えば図１に示すように構成される。この図１に示したデジタルＰＬＬ回路１は、基準信号入力端子１０に供給される基準入力信号Ｓ（ｆref）の周波数ｆrefのｎ倍の周波数ｆck＝ｎ・ｆref の出力クロックＣＫ（ｆck）をアナログＶＣＯ８により形成して出力端子１２から出力するものであって、上記基準信号入力端子１０から基準入力信号Ｓ（ｆref ）が供給されるとともに上記アナログＶＣＯ８により形成された出力クロックＣＫ（ｆck）が供給されるデジタル周波数比較器２と、上記基準入力信号Ｓ（ｆref）の周波数ｆrefよりも十分に高い周波数ｆp_refの基準パイロット信号Ｓ（ｆp_ref）が基準パイロット信号入力端子１１から供給されるとともに上記アナログＶＣＯ８により形成された出力クロックＣＫ（ｆck）が可変分周器５を介して供給されるアナログ位相比較器６を備える。そして、上記アナログ位相比較器６の比較出力がアナログループフィルタ７を介して制御信号として上記アナログＶＣＯ８に供給されることにより、該アナログＶＣＯ８の発振周波数を帰還制御するようにした内ループ（アナログＶＣＯ８→可変分周器５→アナログ位相比較器６→アナログループフィルタ７→アナログＶＣＯ８）を構成するとともに、上記デジタル周波数比較器２の比較出力が、積分器３を介してノイズシェーパ４に供給され、このノイズシェーパ４から分周比制御データＫとして上記可変分周器５に供給されることにより、上記アナログＶＣＯ８の発振周波数を帰還制御するようにした外ループ（アナログＶＣＯ８→デジタル周波数比較器２→積分器３→ノイズシェーパ４→可変分周器５→アナログ位相比較器６→アナログループフィルタ７→アナログＶＣＯ８）を構成してなる。また、このデジタルＰＬＬ回路１におけるデジタル周波数比較器２，積分器３，ノイズシェーパ４及び可変分周器５は、単一クロックで動作するデジタル処理ブロック２０を構成している。
【００２１】
デジタル周波数比較器２及び積分器３は、図２に示すように、１５０Ｈｚの基準入力信号Ｓの立ち上がりエッジを生成するパルス生成器２１と、アナログＶＣＯ８から供給される出力クロックＣＫの波数をカウントするメインカウンタ２２と、０〜１７のカウントを繰り返すクロックカウンタ２３と、出力クロックＣＫの波数に基づく段数ｍを検出するステップカウンタ２４と、レジスタ２５とを有し、基準入力信号ＳとアナログＶＣＯ８からの出力クロックＣＫとのデジタル周波数比較を行っている。このデジタル周波数比較器２は、メインカウンタ２２を用いて、基準入力信号Ｓ（ｆref）の１周期の間に出力クロックＣＫをカウントし、波数を得る。この波数は、例えば「２７９０００」波であればＰＬＬはロックした状態である。そして、「２７９０００」波に対して波数がずれていれば出力クロックＣＫは基準入力信号に対してずれていることとなる。デジタル周波数比較器２は、下記表１に示すように、波数のずれに応じて±７段階（計１５段階）の段数ｍを示す段数信号をステップカウンタ２４により生成して、積分器３に出力する。
【００２２】
【表１】
0003900679.tif 000002
【００２３】
このデジタル周波数比較器２は、周波数比較を行うときには、先ずパルス生成器２１から１５０Ｈｚの立ち上がりエッジパルスを生成することにより、リセットパルスを生成する。また、このエッジパルスのタイミングに基づいて各カウンタ２２，２３及びレジスタ２５の初期化を行うとともに、信号生成器２６を介してステップカウンタ２４及びレジスタ２７を初期化する。なお、ステップカウンタ２４の初期値は「７」であり、クロックカウンタ２３の初期値は「１７」である。
【００２４】
次に、パルス生成器２１により生成されたエッジパルスにより、メインカウンタ２２がリセットされ、計数の動作を行う。このメインカウンタ２２は、波数が所定の値に達したと判断したらクロックカウンタ２３に「enb18」という信号をたて、次にパルス生成器２１から１５０Ｈｚのパルスがくるまで保持しておく。なお、上記所定の値は、例えばＮＴＳＣ（National Television System Committee）信号（149.85Hz）に同期した信号を生成するときには279161とされ、ＰＡＬ（Phase Alternation by Line）信号（150Hz）に同期した信号を生成するときには278882とされる。次に、メインカウンタ２２からの「enb18」という信号により、クロックカウンタ２３は、０〜１７までのカウントを開始する。次に、クロックカウンタ２３が０〜１７までの計１８をカウントする度に、ステップカウンタ２４は、初期値の「７」から「１」だけ減算され、この段数信号をレジスタ２５に書き込む。
【００２５】
次に、レジスタ２５に書き込まれた段数信号は、積分器３に入力される。この積分器３は、前の周期の分周比に周波数比較の段数信号を加算して、次の分周比とするものである。この積分器３は、レジスタ２５からの段数信号が入力される加算器２８と、リミッタ２９とからなる。
【００２６】
加算器２８には、レジスタ２５から段数信号が入力されるとともに、レジスタ２７から段数ｍ’を示す段数信号が入力される。そして、この加算器２８は、入力された段数ｍ’を加算して新たな段数信号を生成し、リミッタ２９に出力する。リミッタ２９は、加算器２８で加算した結果得た段数を±２５６以内に制限するもので、これにより周波数可変範囲を41.175〜42.525ＭＨｚとする。例えば、加算器２８からの段数が「−３」とすると、下記表１より、デジタル周波数比較器２での周波数比較した結果の周波数の誤差は、「-0.0228〜-0.0163%」である。そして、次の分周比は「−３」とされるので、周波数はおよそ
2.64ｋＨｚ×３／41.85ＭＨｚ＝０．０１８９％
増加することとなり、基準入力信号Ｓの周期が変化していなければ、周波数の誤差は-0.0039〜+0.0026%となり段数ｍ’は「０」に近づいていく。
【００２７】
次に、図３に、デジタル周波数比較器２が段数ｍ’を算出するときのタイミングチャートを示す。この図３によれば、メインカウンタ２２には、（ａ）及び（ｂ）に示すように、１５０Ｈｚの信号及びエッジパルスがパルス生成器２１から入力される。そして、メインカウンタ２２は、（ｃ）に示すように、波数を０からカウントして、例えば278882波で定常状態に達する。そして、波数が所定の値となると、メインカウンタ２２は、時刻ｔ1においてクロックカウンタ２３に「enb18」という信号を出力する。クロックカウンタ２３は、「enb18」という信号を入力したら、０〜１７までのカウントを行い、時刻ｔ2に至るまで繰り返す。ここで、時刻ｔ1から時刻ｔ2まででは、０〜１７を７回カウントすることにより、段数ｍを初期値の「７」から「０」とし、（ｄ）及び（ｅ）に示すように、ステップカウンタ２４の段数ｍを「０」とする。そして、このデジタル周波数比較器２では、段数ｍを「０」として積分器３に出力する。時刻ｔ3では、再び段数ｍを初期値の「７」とし、一方、時刻ｔ4から時刻ｔ5まででは、０〜１７をカウントすることにより、段数ｍを初期値の「７」から「−７」とし、（ｄ）及び（ｅ）に示すように、ステップカウンタ２４の段数ｍを「−７」とする。
【００２８】
つぎに、クロックカウンタ２３が動作を開始してから段数信号を生成する一例について図４を参照してさらに詳しく説明する。先ず、（ａ）及び（ｂ）に示すように、「enb18」を示す信号がたってから、エッジパルスが生成されるまで、クロックカウンタ２３で０〜１７までを繰り返しカウントする。そして、クロックカウンタが０〜１７までをカウントして、（ｃ）に示すように時刻ｔ6に達すると、クロックカウンタ２３は、（ｄ）に示すような信号をステップカウンタ２４に出力する。そして、ステップカウンタ２４は、段数ｍを初期値の「７」から１だけ減算して、「６」とする。このようにクロックカウンタ２３が０〜１７までをカウントする度に、ステップカウンタ２４は、段数ｍを減算していくこととなる。そして、（ａ）に示すように、時刻ｔ７でエッジパルスが生成されると、時刻ｔ７での段数ｍが「−３」を示す段数信号をステップパルス２４で生成してレジスタ２５に出力する。そして、レジスタ２５からの段数ｍは、加算器２８に出力され、レジスタ２７の段数ｍ’とレジスタ２５からの段数とを加算することで（ｆ）に示すように、新たな段数ｍ’を生成する。一方、エッジパルスが生成されると、ステップカウンタ２４は、初期化され、再び「７」とされる。
【００２９】
次に、デジタル周波数比較器２で段数ｍを生成するときにおいて、新たな段数ｍ’を生成してリセットを行うときのタイムチャートを図５に示す。デジタル周波数比較器２は、上述のように、（ａ）に示すクロックの周波数、（ｂ）に示す１５０Ｈｚに基準入力信号Ｓに応じて動作する。ここで、パルス生成器２１により（ｃ）に示すエッジパルスが時刻ｔ8において生成されたときには、（ｄ）に示す「enb18」もたたなくなり、（ｅ）に示すクロックカウンタ２３でのカウントも中止初期化する。エッジパルスが生成される前には、（ｆ）に示すように、ステップカウンタ２３で０〜１７までのカウントがなされ、（ｉ）示すように段数が生成されている。エッジパルスが生成された後は、（ｇ）に示すようにクロックパルスで所定時間をカウントするとともに、（ｊ）に示すように、時刻ｔ8から時刻ｔ9に至るまで加算器２８による加算処理、リミッタ２９による計算がなされることとなる。そして、（ｋ）に示すように、リミッタ２９からの段数ｍ’が時刻ｔ9においてレジスタ２７に入力され、当該レジスタ２７から段数ｍ’を出力する。そして、（ｈ）に示すように、ｔ10において再びエッジパルスが生成されることにより、（ｉ）に示す段数も「７」とされる。
【００３０】
ノイズシェーパ４は、図６に示すように、例えば１次ノイズシェーパの一般形のものが使用可能である。この１次ノイズシェーパは、上記積分器３からの段数信号が供給される第１の加算器３１と、この第１の加算器３１の加算出力が供給される量子化器３３及び第２の加算器３２と、上記量子化器３３の出力が供給される（−１）乗算器３５と、上記第２の加算器３２の加算出力が供給されるレジスタ３６とを備え、上記量子化器３３の出力が上記（−１）乗算器３５を介して上記第２の加算器３２に供給され、この第２の加算器３２の加算出力が上記可変分周器５からのイネーブル信号のタイミングで上記レジスタ３６によりラッチされて上記第１の加算器３１に供給されるようになっている。
【００３１】
このような構成の１次ノイズシェーパを用いたノイズシェーパ４は、上記量子化器３３から＋６ｄＢ／ｏｃｔの周波数特性のノイズスペクトラムを持つ出力を分周比制御データＫとして上記可変分周器５に供給することになる。
【００３２】
なお、上記第１の加算器３１の加算出力をｚ＋１ビットとし、このｚ＋１ビットの加算出力について、上記量子化器３３もによりＬＳＢ側の下位ｚビットを捨ててＭＳＢ側の１ビットを出力するものとすれば、１次ノイズシェーパを用いたノイズシェーパ４は、上記量子化器３３、（−１）乗算器３４及び第２の加算器３２を省略して、図７に示すように、加算器３１と、この加算器３１の加算出力を上記可変分周器５から供給されるイネーブル信号によってラッチして該加算器３１に供給するレジスタ３６により構成することができる。
【００３３】
さらに、２次ノイズシェーパを用いたノイズシェーパ４は、その一般形を図８に示すように、上記積分器３からの段数信号が供給される第１の加算器３１と、この第１の加算器３１の加算出力が供給される第２の加算器３２と、この第２の加算器３２の加算出力が供給される量子化器３３および第３の加算器３８と、上記量子化器３３の出力が供給される第１の（−１）乗算器３５と、上記第３の加算器３８の加算出力が供給される第１のレジスタ３６と、この第１のレジスタ３６の出力が供給される第２の（２）乗算器３７及び第２のレジスタ３９と、この第２のレジスタ３９の出力が供給される第３の（−１）乗算器４０とを備え、上記量子化器３３の出力が上記第１の（−１）乗算器３５を介して上記第３の加算器３８に供給され、この第３の加算器３８の加算出力が上記可変分周器５からのイネーブル信号のタイミングで上記第１のレジスタ３６によりラッチされて上記第２の（２）乗算器３７を介して上記第２の加算器３２に供給されるとともに、上記第１のレジスタ３６のラッチ出力すなわち上記第３の加算器３８の加算出力が上記可変分周器５からのイネーブル信号のタイミングで上記第２のレジスタ３９によりラッチされて上記第３の（−１）乗算器４０を介して上記第１の加算器３１に供給されるようになっている。
【００３４】
このような構成の２次ノイズシェーパを用いたノイズシェーパ４は、上記量子化器３３から＋１２ｄＢ／ｏｃｔの周波数特性のノイズスペクトラムを持つ出力を分周比制御データＫとして上記可変分周器５に供給することになる。
【００３５】
なお、上記第２の加算器３２の加算出力をｚ＋２ビットとし、このｚ＋２ビットの加算出力について、上記量子化器３３によりＬＳＢ側の下位ｚビットを捨ててＭＳＢ側の２ビットを出力するものとすれば、２次ノイズシェーパを用いたノイズシェーパ４は、上記量子化器３３及び第１の（−１）乗算器３５及び第３の加算器３８を省略して、図９に示すように、第１及び第２の加算器３１，３２と、この加算器３２の加算出力を上記可変分周器５から供給されるイネーブル信号によってラッチして第２の（２）乗算器３７を介して上記第２の加算器３２に供給する第１のレジスタ３６と、この第１のレジスタ３６のラッチ出力を第３の（−１）乗算器６９を介して上記第１の加算器３１に供給する第２のレジスタ３９により構成することができる。
【００３６】
上記可変分周器５は、上記ノイズシェーパ４から供給される分周比制御データＫに応じた分周比で上記アナログＶＣＯ８からの出力クロックＣＫ（ｆck）を分周するものであって、その分周出力を帰還パイロット信号Ｓ（ｆp_var ）として上記アナログ位相比較器６に供給する。
【００３７】
可変分周器５は、例えば図１０に示すように構成される。この図１０に示した可変分周器５は、上記ノイズシェーパ４から分周比制御データＫが供給されるロード値生成回路４１と、上記アナログＶＣＯ８からの出力クロックＣＫ（ｆck）をカウントするカウンタ４２と、このカウンタ４２の出力が供給されるデコーダ４３を備える。
【００３８】
この可変分周器５は、上記ロード値生成回路４１により上記分周比制御データＫに応じて生成されたロード値が上記デコーダ４３によるデコード出力のタイミングでロードされることにより、上記デコーダ４３によるデコード出力として、上記ノイズシェーパ４から供給される分周比制御データＫに応じた分周比で上記アナログＶＣＯ８からの出力クロックＣＫ（ｆck）を分周した帰還パイロット信号Ｓ（ｆp_var ）を上記アナログ位相比較器６に供給する。
【００３９】
ここで、図１１にノイズシェーパ４の詳細なブロック図を示す。この２次ノイズシェーパとは、上述の図９に示したノイズシェーパと同様の構成を有し、レジスタ６１を介して１０ビットの段数ｍ’が入力されるとともに、（−１）乗算器６３からの１０ビットの信号及び（２）乗算器６４からの１０ビットの信号が入力される。そして、１２ビットの加算器６２は、（ｆ）＝５１２＋ｍ’という加算を行うとともに、（ｉ）＝（ｆ）＋（ｇ）＋（ｈ）の加算を行い、当該加算結果（ｉ）の上位３ビットををレジスタ６５に出力するとともに、結果（ｉ）の下位９ビットをレジスタ６７に出力する。レジスタ６６には、レジスタ６７の出力が入力される。ここで、（−１）乗算器６３にはラッチ回路６６からの下位の９ビットのデータが入力され、（２）乗算器６４にはラッチ回路６７からの下位の９ビットのデータが入力される。ここで、レジスタ６５には、加算器６２からの加算結果のうちの上位の３ビットが入力されて、当該加算結果をカウンタ６８に出力する。このカウンタ６８は、レジスタ６５からの加算結果に応じて分周比を決定する分周比制御データＫを生成するものであり、例えば、レジスタ６５からの出力が「０」のときには、２９分周で出力クロックＣＫを分周するような分周比制御データＫを生成して可変分周器５に出力する。
【００４０】
このノイズシェーパ４は、平均分周比をＮとすると、
Ｎ＝３０＋｛（５１２＋ｍ’）／５１２｝
となる。ここで、段数ｍ’は-256≦ｍ’＜256である。この図１１に示したノイズシェーパ４及び可変分周器５と内ループとを組み合わせることにより、出力クロックＣＫの周波数ｆckは、
1.35MHz*30.5=41.175≦ｆck＜1.35MHz*31.5=42.525MHz
となる。そして、この出力クロックＣＫは、基準パイロット信号より、
1.35MHz/512=2.64KHz
の分解能で得ることができる。なお、基準入力信号Ｓが１５０Ｈｚで、デジタルＰＬＬ回路１がロックした状態であるときには、平均分周比Ｎは「３１」となり、新たな段数ｍ’は「０」となる。
【００４１】
また、この可変分周器５は、図１２に示すように、ノイズシェーパ４に制御されることにより３〜４分周で動作するものであっても良い。この図１２に示すデジタルＰＬＬ回路１では、出力クロックＣＫがデジタル周波数比較器２及び可変分周器５にしか供給されていない一例について示しているが、ノイズシェーパ４に供給しても良い。
【００４２】
この３〜４分周の可変分周器５と１次ノイズシェーパとの関係を図１３に示す。このノイズシェーパ４は、例えば５ビットの信号が（１）乗算器５１及びレジスタ５２から供給されて、６ビットの分周比制御データＫを出力する加算器５３と、１クロック幅のイネーブル信号のタイミングでラッチする５ビット幅のレジスタ５４とからなる。このノイズシェーパ４は、結果的に５ビット幅の信号をレジスタ５４に供給し、段数ｍ’を可変分周器５に１ビット幅の分周比制御データＫを可変分周器５に供給して、当該可変分周器５を３〜４分周で動作させる。
【００４３】
すなわち、ノイズシェーパ４から出力される分周比制御データＫの時系列は、ノイズシェーパ４に入力される信号ｆが「０」であるときには、Ｋ＝００００００００００００００００００００００００００００００００を繰り返すことになり、「１」の出現率が「０／３２」で平均値が「０／３２」となる。また、ノイズシェーパ４に入力される段数ｍ’が「１」のときの分周比制御データＫの時系列は、Ｋ＝０００００００００００００００００００００００００００００００１を繰り返すことになり、「１」の出現率が「１／３２」で平均値が「１／３２」となる。さらに、上記段数ｍ’が「２」のときの分周比制御データＫの時系列は、Ｋ＝０００００００００００００００１００００００００００００００１を繰り返すことになり、「１」の出現率が「２／３２」で平均値が「２／３２」となる。以下同様に、上記段数ｍ’が「ｎ」のときの分周比制御データＫの時系列は「１」の出現率が「（ｎ−１）／３２」で平均値が「（ｎ−１）／３２」となる。これにより、上記可変分周器７の分周比は、「４」の出現率が「（ｎ−１）／３２」であって平均分周比Ｎが「３＋（ｎ−１）／３２」となり、上記位相エラーデータが正方向に大きくなるにしたがって、帰還パイロット信号Ｓ（ｆp_var ）の間隔クロック数の平均値すなわち平均分周比Ｎは小さくなる。このノイズシェーパ４から可変分周器５に出力される分周比制御データＫは、「０」であるときには可変分周器５を３分周で動作させるように制御し、「１」であるときには可変分周器５を４分周で動作させるように制御する。
【００４４】
すなわち、分周比の時系列は、ノイズシェーパ４に入力される段数データｍ’が「０」であるときには、Ｋ＝３３３３３３３３３３３３３３３３３３３３３３３３３３３３３３３３を繰り返すことになり、「４」の出現率が「０／３２」で平均分周比Ｎが「３＋０／３２」となる。また、ノイズシェーパ４に入力される段数データｍ’が「１」のときの分周比の時系列は、Ｋ＝３３３３３３３３３３３３３３３３３３３３３３３３３３３３３３３４を繰り返すことになり、「４」の出現率が「１／３２」で平均分周比Ｎが「３＋１／３２」となる。さらに、上記段数データｍ’が「２」のときの分周比の時系列は、Ｋ＝３３３３３３３３３３３３３３３４３３３３３３３３３３３３３３４を繰り返すことになり、「４」の出現率が「２／３２」で平均分周比Ｎが「３＋２／３２」となる。以下同様に、上記段数データｍ’が「ｎ」のときの分周比の時系列は「１」の出現率が「（ｎ−１）／３２」で平均分周比Ｎが「３＋（ｎ−１）／３２」となる。これにより、上記可変分周器５の分周比は、「４」の出現率が「（ｎ−１）／３２」であって平均分周比が「３＋（ｎ−１）／３２」となり、上記段数データｍ’が正方向に大きくなるにしたがって、帰還パイロット信号Ｓ（ｆp_var ）の間隔クロック数の平均値すなわち平均分周比Ｎは小さくなる。
【００４５】
このように可変分周器５の分周比が可変制御されることによって、上記アナログＶＣＯ８の発振周波数すなわち出力クロックＣＫ（ｆck）の周波数ｆckは、上記アナログ位相比較器６の比較出力を制御信号としてアナログＶＣＯ８の発振周波数を帰還制御する内ループが定常状態に達した後は、位相エラーデータの値ｎと基準パイロット信号Ｓ（ｆp_ref ）の周波数ｆp_ref とで意義的に決まる周波数ｆck＝｛３＋（ｎ−１）／３２｝×ｆp_ref に落ちつくことになる。
【００４６】
すなわち、出力クロックＣＫの発信周波数の時系列は、ノイズシェーパ４に入力される段数ｍ’が「０」であるときには、可変分周器５の分周比は、「３＋０／３２」とされ、その結果出力クロックＣＫの周波数ｆckは「（３＋０／３２）×ｆp_ref」となる。また、ノイズシェーパ４に入力される段数データｍ’が「１」であるときには、可変分周器５の分周比は、「３＋１／３２」とされ、その結果出力クロックＣＫの周波数ｆckは「（３＋１／３２）×ｆp_ref」となる。さらに、ノイズシェーパ４に入力される段数ｍ’が「２」であるときには、可変分周器５の分周比は、「３＋２／３２」とされ、その結果出力クロックＣＫの周波数ｆckは「（３＋２／３２）×ｆp_refとなる。以下同様に、ノイズシェーパ４に入力される段数ｍ’が「ｎ」であるときには、可変分周器５の分周比は、「３＋ｎ／３２」とされ、その結果出力クロックＣＫの周波数ｆckは「（３＋ｎ／３２）×ｆp_refとなる。
【００４７】
このように、ノイズシェーパ４、可変分周器５、アナログ位相比較器６、アナログループフィルタ７及びアナログＶＣＯ８の各部が段数ｍ’で周波数が制御されるＶＣＯとして扱えるので、デジタル周波数比較器２と積分器３とをあわせることにより、デジタルＰＬＬ回路１として構成される。
【００４８】
また、上記アナログ位相比較器６は、上記基準パイロット信号入力端子１１から供給される基準パイロット信号Ｓ（ｆp_ref ）と上記可変分周器５から供給される帰還パイロット信号Ｓ（ｆp_var ）とを位相比較するもので、その比較出力として、上記基準パイロット信号Ｓ（ｆp_ref ）に対して帰還パイロット信号Ｓ（ｆp_var ）の位相が遅れている場合には正の位相エラー信号を上記アナログループフィルタ７を介して制御信号として上記アナログＶＣＯ８に供給し、また、上記基準パイロット信号Ｓ（ｆp_ref ）に対して帰還パイロット信号Ｓ（ｆp_var ）の位相が進んでいる場合には負の位相エラー信号を上記アナログループフィルタ７を介して制御信号として上記アナログＶＣＯ８に供給するようになっている。
【００４９】
また、上記アナログループフィルタ７は、上記アナログ位相比較器６の比較出力を制御信号として上記アナログＶＣＯ８の発振位相を帰還制御する内ループで負帰還がかかるように正のゲインを持ち、所望の帯域ｆp_Loop＜ｆp_ref を得るための周波数特性を有するフィルタからなる。
【００５０】
さらに、上記アナログＶＣＯ８は、上記アナログループフィルタ７を介して制御信号として供給される上記アナログ位相比較器６の比較出力すなわち位相エラーが高いほど、出力クロックＣＫ（ｆck）の周波数ｆckが高くなる特性を有する電圧制御型発振器からなる。
【００５１】
また、このデジタルＰＬＬ回路１において、ノイズシェーパ４と可変分周器５との間には図１４に示すように、外部から制御可能となされたスイッチ回路５０を設けても良い。このスイッチ回路５０は、外部制御信号が入力されることにより、開閉制御がなされる。このスイッチ回路５０は、開状態となされることにより、上述の内ループ及び外ループでデジタルＰＬＬ回路１を構成し、閉状態となされることにより、内ループのみでデジタルＰＬＬ回路１を構成する。
【００５２】
このように、スイッチ回路５０を設け、内ループ及び外ループで構成する場合のみならず、内ループのみで動作させることにより、アナログＶＣＯ８から可変分周器５に出力される出力クロックＣＫの周波数ｆckが高くなり、可変分周器５からの信号でアナログ位相比較器６でアナログ位相比較を行うため、出力クロックの位相ジッタを低減することができる。従って、このデジタルＰＬＬ回路１は、使用目的に応じてスイッチ回路５０の開閉状態を切り替えることにより、出力クロックＣＫの最適化を図ることができる。また、このスイッチ回路５０を備えたデジタルＰＬＬ回路１によれば、例えば基準入力信号に位相ジッタが多いときには、出力ロックＣＫの位相ジッタも大きくなるが、基準入力信号Ｓの位相ジッタに応じてスイッチ回路５０の開閉状態を制御することにより、出力クロックＣＫの最適化を図ることができる。
【００５３】
なお、図１５に示すように、ユーザからの制御信号等を例えば図１６に示すノイズシェーパ４の量子化器３３に供給することにより、ノイズシェーパ４から出力する分周比制御データＫを制御しても良い。このようにノイズシェーパ４に制御信号を供給することにより、可変分周器５の分周比を制御することができる。
【００５４】
さらに、図１６に示すように、ノイズシェーパ４と積分器３との間に外部からの制御信号により開閉制御されるスイッチ５１を配設しても良い。このように、このスイッチ５１が開状態となされたときには、上述の制御信号はノイズシェーパ４には供給されず、閉状態なされたときには上述の制御信号がノイズシェーパ４に供給されて、可変分周器５の分周比を制御する動作モードとなされる。
【００５５】
このノイズシェーパ４は、上述したような構成を有することで、積分器３から供給される段数ｍ’により可変分周器５の分周比を下記の式を用いて制御する。
分周比＝基本分周比＋（１度に変化できる量）＊ｍ’
ここで、基本分周比を３１とし、一度に変化できる量を「１／６４」とする  と、  分周比＝３１＋（ｍ’／６４）  となる。
さらに、段数ｍ’の値が「１５」ときの途中計算結果を以下に示す。
15+15=30<64 --- 31分周
30+15=45<64 --- 31分周
45+15=60<64 --- 31分周
60+15=75>64
75-64=11    --- 32分周
11+15=26<64 --- 31分周
26+15=41<64 --- 31分周
41+15=56<64 --- 31分周
56+15=71>64
71-64=7     --- 32分周
7+15=22<64 --- 31分周
22+15=37<64 --- 31分周
37+15=52<64 --- 31分周
52+15=67>64
67-64=3     --- 32分周
3+15=18<64 --- 31分周
18+15=33<64 --- 31分周
33+15=48<64 --- 31分周・・・・
この途中計算結果より、複数回の計算のうち、３２分周が行われる。なお、この計算結果は、あくまでノイズシェーパ４が行う計算の一部であり、実際はより多く計算が実行されるが、３２分周となる割合が全体の０．２３４％程度となるので、上記の分周比の  31+15/64=31.234  となる。
【００５６】
つぎに、２次ノイズシェーパで内ループの可変分周器５を制御する一例について説明する。このデジタルＰＬＬ回路１は、図１７に示すように、２〜５分周の可変分周器５と２次ノイズシェーパとが接続されてなり、図１８に示すように接続されている。
【００５７】
図１８に示した２次ノイズシェーパ及び可変分周器５において、２次ノイズシェーパ４から出力される分周比制御データＫは、ノイズシェーパ４の分周比制御データＫが「０」であるときには２分周となり、ノイズシェーパ４の分周比制御データＫが「１」であるときには３分周となり、ノイズシェーパ４の分周比制御データＫが「２」であるときには４分周となり、ノイズシェーパ４の分周比制御データＫが「３」であるときには５分周となる。すなわち、分周比制御データＫの時系列は、段数データｍ’が「０」のときには、Ｋ＝１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１を繰り返すことになり、平均値が「１＋０／３２」となる。また、ノイズシェーパ４に入力される段数ｍ’が「１」のときの分周比制御データＫの時系列の平均値が「１＋１／３２」となる。さらに、上記段数ｍ’が「２」のときの分周比制御データＫの時系列の平均値が「１＋２／３２」となる。以下同様に、上記段数ｍ’が「ｎ」のときの分周比制御データＫの時系列の平均値が「１＋ｎ／３２」となる。
【００５８】
これに伴い、分周比の平均値は、段数ｍ’が「０」のとき「３＋０／３２」となる。また、段数ｍ’が「１」のとき「３＋１／３２」となり、さらに段数ｍ’が「２」のとき「３＋２／３２」となる。以下同様に、段数ｍ’が「ｎ」であるときには「３＋ｎ／３２」となる。
【００５９】
つぎに、デジタルＰＬＬ回路１において、外ループの２次ノイズシェーパで出力クロックＣＫの位相ジッタを低減する一例について説明する。位相ジッタをさらに低減させるためには、図１９及び図２０に示すように、１次ノイズシェーパ４と可変分周器５とを用い、ノイズシェーパ４に入力する段数ｍ’を６ビット幅に増やし、アナログループフィルタ７基準パイロット信号及び帰還パイロット信号の周波数の１／１６のカットオフ周波数を有するＬＰＦ特性する。そして、ノイズシェーパ４に入力される段数ｍ’を固定データ「１」としたとき、すなわち、出力クロックＣＫの周波数ｆckは基準パイロット信号の周波数ｆp_refを（３＋１／６４）倍している場合、図１９及び図２０に示した可変分周器５の出力のシミュレーション結果を図２１に示し、出力クロックＣＫの位相ジッタを図２２に示す。
【００６０】
また、ノイズシェーパ４を２次ノイズシェーパとしたときの全体ブロック図を図２３に示すとともに、２次ノイズシェーパと可変分周器５とを図２４に示す。そして、図２３に示したノイズシェーパ４及び可変分周器５を有するデジタルＰＬＬ回路１のアナログＶＣＯ８から出力される出力クロックＣＫの位相ジッタをシミュレーション結果を図２５に示す。
【００６１】
さらに、アナログループフィルタ７が基準パイロット信号の周波数ｆp_refの約１／１６のカットオフを持つ場合の出力クロックＣＫの位相ジッタのシミュレーション結果を図２６に示す。
【００６２】
これら図２２〜図２６から明らかなように、２次ノイズシェーパを有するデジタルＰＬＬ回路１の出力クロックＣＫが１次ノイズシェーパを有するデジタルＰＬＬ回路１の出力クロックよりも位相ジッタが低減されていることがわかる。
【００６３】
したがって、アナログループフィルタ７をスルーしてアナログＶＣＯ８に出力したときよりも、アナログループフィルタ７がＬＰＦとした方が位相ジッタを低減することができる。
【００６４】
このように構成されたデジタルＰＬＬ回路１では、ノイズシェーパ４を１次ノイズシェーパとした場合において、図２７に示すように、１次ノイズシェーパ、可変分周器５、アナログ位相比較器６、アナログループフィルタ７及びアナログＶＣＯ８からなるブロックが積分器３からの入力データで発信周波数が制御されるＶＣＯ７０として扱える。従って、このデジタルＰＬＬ回路１によれば、当該ブロック以外のデジタル周波数比較器２及び積分器３と併せてＰＬＬを構成していることがわかる。
【００６５】
つぎに、上述のデジタルＰＬＬ回路１が異なるモードが例えばユーザにより選択されることで、異なる動作を行うものの一例について図２８を参照して説明する。
【００６６】
このデジタルＰＬＬ回路８０は、図１に示したデジタルＰＬＬ回路１と同様の動作を行う。このデジタルＰＬＬ回路８０は、デジタルＰＬＬブロック８１とアナログＰＬＬブロック８２とからなる。デジタルＰＬＬブロック８１は、上述のデジタル周波数比較器２及び積分器３の機能を有する周波数比較・積分回路８３と上述のノイズシェーパ４及び可変分周器５の機能を有するノイズシェーパ・分周回路８４とを含む。アナログＰＬＬブロック８２は、アナログ位相比較器６の機能を有するアナログ位相比較回路８５とアナログＶＣＯ８の機能を有するＶＣＯ８７とフレームロックモード時使用されるＯＳＣ（オシレータ）８８から構成される。
【００６７】
このデジタルＰＬＬ回路８０は、デジタルＰＬＬブロック８１とアナログＰＬＬブロック８２とアナログＰＬＬブロック８２の外付け回路としてアナログループフィルタの機能を有するＬＰＦ８６と、フレームロックモード時に使用されるVari capl９３と、アナログＰＬＬブロック８２から出力される出力クロックＣＫの周波数成分（４１．８５ＭＨｚ）を増幅するアンプ８９とを備える。
【００６８】
このようなデジタルＰＬＬ回路８０には、１５０Ｈｚの基準入力信号が周波数比較・積分回路８３に入力されるとともに、ユーザから動作モードを示す制御信号がノイズシェーパ・分周回路８４、デジタルＰＬＬブロック８１内のセレクタ９０及びアナログＰＬＬブロック８２内のセレクタ９１に入力される。また、アナログＰＬＬブロック８２のアナログ位相比較回路８５には、１．３５ＭＨｚの基準パイロット信号がデジタルＰＬＬブロック８１の１／１０周波数変換回路９２を介して入力される。
【００６９】
このデジタルＰＬＬ回路８０で生成された出力クロックＣＫは、アナログＰＬＬブロック８１からアンプ８９を介してデジタルＰＬＬブロック８１内の周波数比較・積分回路８３に入力させることで外ループを構成し、ノイズシェーパ・分周回路８４に入力させることで内ループを構成する。
【００７０】
このようなデジタルＰＬＬ回路８０において、ノイズシェーパ・分周回路８４は、入力された信号を２９分周〜３３分周までの範囲で分周することができる。そして、デジタルＰＬＬ回路８０は、ユーザからの制御信号に応じて、分周固定モードと、フレームロックモードとの２つの動作モードで出力クロックの周波数制御を行う。例えば分周固定モードで動作するとき、ノイズシェーパ・分周回路８４には「ＯＦＦ」を示す制御信号が入力されるとともにセレクタ９１には「Ｈ」を示す制御信号が入力される。これに対してフレームロックモードで動作するときには、ノイズシェーパ・分周回路８４には「ＯＮ」を示す制御信号が入力されるとともにセレクタ９１には「Ｌ」を示す制御信号が入力される。
【００７１】
分周固定モードは、発振する４１．８５ＭＨｚをノイズシェーパ・分周回路８４で例えば３１分周し、１３．５ＭＨｚとを比較してロックを行う動作モードである。一方、フレームロックモードは、基準入力信号の周波数変動に応じて、発振する出力クロックＣＫの周波数ｆckも追随して変動させる動作モードである。
【００７２】
分周固定モードを示す制御信号がノイズシェーパ・分周回路８４及びセレクタ９１に入力されたときには、図２９中の太線で示すような信号経路で出力クロックＣＫを生成する。すなわち、分周固定モードでは、アンプ８９からの出力クロックＣＫがノイズシェーパ・分周回路８４に入力されるとともに、１／１０周波数変換回路９２に１３．５ＭＨｚの信号が入力される。そして、ノイズシェーパ・分周回路８４は３１分周固定で分周を行い、アナログ位相比較回路８５に出力する。一方、１／１０周波数変換回路９２からは１．３５ＭＨｚの基準パイロット信号をアナログ位相比較回路８５に出力する。そして、このアナログ位相比較回路８５は、位相比較を行いその結果をＬＰＦ８６を介してＶＣＯ８７に出力し、ＶＣＯ８７からの信号をセレクタ９１を介してアンプ８９に入力することにより、出力クロックＣＫを生成する。
【００７３】
一方、フレームロックモードを示す制御信号がノイズシェーパ・分周回路８４及びセレクタ９１に入力されたときには、図３０中の太線で示すような信号経路で出力クロックＣＫを生成する。すなわち、フレームロックモードでは、周波数変換・積分回路８３に例えば１５０ＭＨｚのＰＡＬ方式の基準入力信号が入力される。そして、周波数比較・積分回路８３は、１５０Ｈｚの基準入力信号Ｓ及び４１．８５ＭＨｚの出力クロックＣＫが入力され、基準入力信号Ｓの１周期の間に４１．８５ＭＨｚが通過する波数をカウントすることにより、４１．８５ＭＨｚの出力クロックＣＫの誤差を計測する。例えば、ＰＡＬ方式の基準入力信号が入力されたときには、１５０Ｈｚ中に４１．８５ＭＨｚの出力クロックの波数をカウントし、２７９０００波との比較を行う。そして、カウントした波数が２７５６５２波であり、３３５８波の誤差が生じていた場合、出力クロックは、
(279000-275652)/279000=12.0E-3=1.2%
の誤差があることとなる。すなわち、出力クロックＣＫは、４１．８５ＭＨｚから１．２％だけ少ないという誤差がある状態でアンプ８９から出力されていることになる。なお、この図３０に示すデジタルＰＬＬ回路８０は、一単位を0.0063%とし、一度に変化できる範囲を0.044%とし、最大1.6%（±２５６単位）まで制御できるようになされている。そして、ノイズシェーパ・分周回路８４は、誤差に対応した単位数に応じて段数ｍ’を生成し、アナログ位相比較回路８５に出力する。そして、アナログ位相比較回路８５により位相比較された信号は、ＶＣＯ８７及びＬＰＦ８６を介して「vari capl」９３、オシレータ８８、セレクタ９１、アンプ８９に供給されて出力クロックＣＫとなされる。
【００７４】
このフレームロックモードでデジタルＰＬＬ回路８０が動作する場合において、出力クロックＣＫの発振周波数ｆckを前のクロックの出力クロックＣＫの周波数ｆck（比較周波数）と比較して制御するときの一例を図３１を用いて説明する。
【００７５】
デジタルＰＬＬ回路８０は、１５０Ｈｚの基準入力信号の周波数と、出力クロックＣＫの周波数ｆckを比較周波数として比較した結果、出力クロックＣＫの比較周波数１３．５ＭＨｚから−１．２％ずれていた場合（13.5MHz-1.2%）には、発振周波数も41.85MHz-1.2%とする。そして、比較周波数が13.5MHz-1.16%となった場合には、発振周波数も、比較周波数が変化したことに追従して、周波数比較・積分回路で段数ｍ’が「−７」と判断され、０．０４％だけ誤差を補正するようにノイズシェーパ・分周回路８４での分周比を変化させることで、発振周波数は41.85MHz-1.16%とされる。以下同様に、比較周波数が13.5MHz-1.12%に変化したときには発振周波数も41.85MHz-1.12%とされ、比較周波数が13.5MHz-1.08%に変化したときには発振周波数も41.85MHz-1.08%とされる。
【００７６】
つぎに、フレームロックモードでデジタルＰＬＬ回路８０が動作している場合において、比較周波数が一度に大きく変化したときの動作について図３２を参照しながら説明する。
【００７７】
比較周波数が例えば13.5MHz+1.38%から13.5+1.56%と一度に大きく変化した場合、発振周波数は、比較周波数が変化したことに追随して、周波数比較・積分回路８３で段数ｍ’が「−７」と判断され、基準入力周波数の１周期度に０．０４４％ずつ変化させるようにノイズシェーパ・分周回路８４の分周比を変化させる。この結果、発振周波数は、41.85MHz+1.38%から41.85MHz+1.42%、41.85MHz+1.46%、41.85MHz+1.50%、41.85MHz-1.54%、41.85MHz+1.56%とされる。さらに、比較周波数が13.5MHz+1.80%と変化した場合、デジタルＰＬＬ回路８０は、分周比を変化させることにより、41.85MHz+1.60%とされる。ここで、比較周波数の誤差が+1.60%を越えているため、発振周波数はそれ以上追随せず、41.85MHz+1.60%の一定値とされる。
【００７８】
このように構成されたデジタルＰＬＬ回路８０は、上述したように、周波数比較・積分回路８３において、周波数を比較して出力クロックＣＫの周波数ｆckを制御するので、従来のデジタル位相比較器を備えたデジタルＰＬＬ回路と比較して応答時間を短縮することができる。また、このデジタルＰＬＬ回路８０によれば、従来のデジタルＰＬＬ回路と比較しても、位相ジッタを同程度に抑制することができる。また、このデジタルＰＬＬ回路８０によれば、従来のデジタルＰＬＬ回路と比較して回路規模を小さくすることができる。
【００７９】
また、このデジタルＰＬＬ回路１は、例えばマイコンを用いて、可変分周器５で分周するときの分周比を制御することにより、出力クロックＣＫの周波数ｆck（ｎ・ｆref）を制御することができる。
【００８０】
【発明の効果】
以上詳細に説明したように、本発明に係るデジタルＰＬＬ回路は、外部から供給された周波数ｆ／ｍの基準パイロット信号と、上記出力信号を可変分周手段でｍ分周した周波数の帰還パイロット信号とを位相比較して、出力信号の周波数を制御するアナログ位相比較手段を備えた第１のループと、基準入力信号の各周期で出力信号をカウントして、ｎとの差分を段数として生成するデジタル周波数比較手段と、上記段数を積分して上記帰還パイロット信号の周期毎に演算するノイズシェーパとを備え、上記第１のループの上記可変分周手段の分周比を上記ノイズシェーパにより変化させることにより出力信号の周波数を制御する第２のループとを有するので、第２のループにおいて出力信号の位相をロックすることなく出力信号の周波数を制御することができる。従って、このデジタルＰＬＬ回路によれば、位相をロックして周波数の制御を行うものと比較して制御に対する応答時間を短縮することができる。また、このような構成のデジタルＰＬＬ回路では、デジタル方式で位相比較を行って出力信号の周波数制御を行うものと比較して、回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】本実施の形態に係るデジタルＰＬＬ回路の一例を示すブロック図である。
【図２】デジタル周波数比較器の具体的な構成の一例を示すブロック図である。
【図３】周波数比較して、段数を算出するときのタイミングチャートを示す図である。
【図４】エッジパルスが生成されるまでに周波数比較して、段数を算出するときのタイミングチャートを示す図である。
【図５】周波数比較し段数を算出して、段数算出をリセットするときのタイミングチャートを示す図である。
【図６】１次ノイズシェーパの一般形を示すブロック図である。
【図７】１次ノイズシェーパの他の一例を示すブロック図である。
【図８】２次ノイズシェーパの一般形を示すブロック図である。
【図９】２次ノイズシェーパの他の一例を示すブロック図である。
【図１０】可変分周器の一例を示すブロック図である。
【図１１】２次ノイズシェーパの具体的な一例を示すブロック図である。
【図１２】１次ノイズシェーパで３〜４分周を行う可変分周器を制御するデジタルＰＬＬ回路の一例を示すブロック図である。
【図１３】１次ノイズシェーパと３〜４分周を行う可変分周器との関係を示すブロック図である。
【図１４】ノイズシェーパと可変分周器との間にスイッチ回路を配設したときの一例を示すブロック図である。
【図１５】ノイズシェーパに制御信号を入力して、ノイズシェーパから出力する分周比制御データを制御することを説明するための図である。
【図１６】積分器とノイズシェーパとの間にスイッチ回路を配設して、デジタルＰＬＬ回路の動作モードを制御することを説明するための図である。
【図１７】２次ノイズシェーパで２〜５分周を行う可変分周器を制御するデジタルＰＬＬ回路の一例を示すブロック図である。
【図１８】２次ノイズシェーパと２〜５分周を行う可変分周器との関係を示すブロック図である。
【図１９】１次ノイズシェーパ４を外ループに有するデジタルＰＬＬ回路の要部を示すブロック図である。
【図２０】１次ノイズシェーパと３〜４分周を行う可変分周器との関係を示す他の一例を示す図である。
【図２１】１次ノイズシェーパを外ループに有するデジタルＰＬＬ回路において、図２０に示した可変分周器から出力する帰還パイロット信号の位相ジッタのシミュレーション結果の一例を示す図である。
【図２２】図１９に示すように内ループにアナログループフィルタを有し、当該アナログループフィルタが基準パイロット信号の周波数の約１／１６のカットオフを有する場合の出力クロックＣＫの位相ジッタをシミュレーションした結果を示す図である。
【図２３】２次ノイズシェーパを外ループに有するデジタルＰＬＬ回路の要部を示すブロック図である。
【図２４】２次ノイズシェーパと２〜５分周を行う可変分周器との関係を示す他の一例を示す図である。
【図２５】１次ノイズシェーパを外ループに有するデジタルＰＬＬ回路において、図２４に示した可変分周器から出力する帰還パイロット信号の位相ジッタのシミュレーション結果の一例を示す図である。
【図２６】図２３に示すように内ループにアナログループフィルタを有し、当該アナログループフィルタが基準パイロット信号の周波数の約１／１６のカットオフを有する場合の出力クロックＣＫの位相ジッタをシミュレーションした結果を示す図である。
【図２７】１次ノイズシェーパ、可変分周器、アナログ位相比較器、アナログループフィルタ及びアナログＶＣＯからなるブロックが積分器からの入力データで発信周波数が制御されるＶＣＯとして扱えることを説明するための図である。
【図２８】分周固定モードとフレームロックモードの動作モードを有するデジタルＰＬＬ回路の構成を示す他の一例を示すブロック図である。
【図２９】分周固定モードで動作するときの信号経路を説明するためのブロック図である。
【図３０】フレームロックモードで動作するときの信号経路を説明するためのブロック図である。
【図３１】フレームロックモードでデジタルＰＬＬ回路が動作した結果、発信周波数が比較周波数に追随して変化するときの一例を示すタイミングチャートである。
【図３２】比較周波数が一度に大きく変化した場合、フレームロックモードでデジタルＰＬＬ回路が動作した結果、発信周波数が比較周波数に追随して変化するときの一例を示すタイミングチャートである。
【図３３】従来のアナログＰＬＬ回路を示すブロック図である。
【図３４】デジタル位相比較型のＰＬＬ回路を示すブロック図である。
【図３５】多ビットＤ／Ａを用いたときのデジタル位相比較型のＰＬＬ回路を示すブロック図である。
【図３６】１ビットＤ／Ａを用いたときのデジタル位相比較型のＰＬＬ回路を示すブロック図である。
【図３７】従来のデジタル位相比較型のＰＬＬ回路の他の一例を示すブロック図である。
【図３８】デジタル位相比較器を示すブロック図である。
【図３９】デジタル位相比較器の他の一例を示すブロック図である。
【符号の説明】
１  デジタルＰＬＬ回路、２  デジタル周波数比較器、３  積分器、４  ノイズシェーパ、５  可変分周器、６  アナログ位相比較器、８  アナログＶＣＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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