(57)【特許請求の範囲】
【請求項１】
各々がゲートを持ち、マルチ−ビットデータを貯蔵するためのローとカラムで配列された複数のメモリセルと、
前記メモリセルのゲートに連結された複数のワードラインと、
前記ワードラインに接続され、アドレス信号に従って、前記ワードライン中、一つを選ぶためのローデコーダと、
前記ローデコーダに接続され、データ読出動作の間に前記メモリセルからデータが読出される時、複数の電圧を順次発生し、そして、前記ローデコーダにより選択された前記ワードラインに前記電圧を次第に印加するための電圧発生手段を含み、
前記電圧発生手段は、
前記各メモリセルにおける複数の貯蔵可能な状態に対応する複数のスレショルド電圧中、一つのスレショルド電圧に設定される複数の基準セルと、
前記複数の電圧中、一つの電圧を前記ローデコーダに印加するための電圧印加回路とを具備し、
前記複数の基準セルは、ゲートに前記電圧発生手段の出力電圧が印加され、ソースに前記基準セルのソース電位を高めるためのオフ−セット電圧が印加され、ドレインが前記電圧印加回路に接続されることを特徴とする半導体メモリ装置。
【請求項２】
前記マルチ−ビットデータは少なくとも２ビットの情報を示すことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記各々の電圧に対応するレベルは前記貯蔵可能なデータ状態に対応する前記スレショルド電圧の間のレベルに各々対応することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記電圧発生手段は前記複数の電圧を各々発生するための複数のワードライン電圧発生回路及び、前記複数のワードライン電圧発生回路に電源電圧に関係なく、一定なレベルの基準電圧を提供するための基準電圧発生回路を含み、
前記各ワードライン電圧発生回路は、
ａ）前記複数の電圧中、一つの電圧を前記ローデコーダに印加するための電圧印加回路と、
ｂ）前記電圧印加回路から前記ローデコーダに印加される電圧のレベルを検出する検出回路とで構成され、
前記検出回路は対応するメモリセルのスレショルド電圧が可変される時、前記複数の電圧中、対応する電圧を前記スレショルド電圧の変化に連動させるために、前記基準セルを用いて前記検出された結果に従って、前記電圧印加回路を活性化／非活性化させることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記検出回路は、
ａ）前記基準セルと、
ｂ）前記オフ−セット電圧印加回路及び、
ｃ）前記オフ−セット電圧印加回路に接続され、対応する感知区間を示す信号に応答して、前記オフ−セット電圧印加回路を接地させるためのスイッチを含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記電圧発生手段は、前記各ワードライン電圧発生回路と前記ローデコーダが接続されたノードに連結され、読出動作が遂行される前に前記ローデコーダに印加される電圧を初期化するための初期化手段を付加的に含むことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記初期化手段は読出動作の間に活性化される制御信号に応じて前記接続ノードを前記接地とスイッチングするためのスイッチを含むことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記スイッチは前記接続ノードと前記接地の間に形成される電流通路及び前記制御信号が印加されるゲートを持つＮＭＯＳトランジスターからなることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記各ワードライン電圧発生回路は前記接地に連結されたゲート及び前記基準電圧発生回路と前記基準セルの他側の間に形成された電流通路を持つＰＭＯＳトランジスターを付加的に含み、前記ＰＭＯＳトランジスターの電流駆動能力が前記基準セルのそれより少ないことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１０】
各々がゲートを持ち、少なくとも２ビットの情報を示すマルチ−ビットデータを貯蔵するためのローとカラムで配列された複数のメモリセルと、
前記メモリセルのゲートに連結された複数のワードラインと、
前記ワードラインに接続され、アドレス信号に従って、前記ワードライン中、一つを選ぶためのローデコーダと、
前記ローデコーダに接続され、複数の電圧を各々発生するための複数のワードライン電圧発生回路及び前記複数のワードライン電圧発生回路に電源電圧に関係なく、一定なレベルの基準電圧を提供するための基準電圧発生回路を含む電圧発生手段を含み、
前記各ワードライン電圧発生回路は、
ａ）前記複数の電圧中、一つの電圧を前記ローデコーダに印加するための電圧印加回路と、
ｂ）前記電圧印加回路から前記ローデコーダに印加される電圧のレベルを検出する検出回路で構成され、
前記検出回路は対応するメモリセルのスレショルド電圧が変わる時、前記複数の電圧中、対応する電圧をスレショルド電圧の変化に連動させるために、複数の基準セルを用いて前記検出された結果により、前記電圧印加回路を活性化／非活性化させ、
前記複数の基準セルは、複数のメモリセルのそれぞれのスレショルド電圧に対応するスレショルド電圧が設定され、その複数の基準セルのゲートに前記ワードライン電圧発生回路の出力電圧が印加されている
ことを特徴とする半導体メモリ装置。
【請求項１１】
前記検出回路は、
ａ）前記基準セルと、
ｂ）前記オフ−セット電圧印加回路及び、
ｃ）前記オフ−セット電圧印加回路に接続され、対応する感知区間を知らせる信号に応じて前記オフ−セット電圧印加回路を接地させるためのスイッチを含むことを特徴とする請求項４に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より詳しくはマルチ−ビットデータを貯蔵するための半導体メモリ装置のワードライン電圧発生回路に関するものである。
【０００２】
【従来の技術】
漸次的に半導体メモリ装置が高密度化されるにより、収率向上と生産単価を低くするため、一つのメモリセルに少なくとも２ビットの情報を示すマルチ−ビットデータを貯蔵することができる半導体メモリ装置に対した研究が半導体メーカーにより活発に進行されている。
【０００３】
図１はマルチ−ビットデータ（この場合、２ビット）を一つのメモリセルに貯蔵する場合、各マルチ−ビットデータ状態、それに対応するスレショルド電圧の分布、そして、読出動作する時、印加されるワードライン電圧を示す図面である。そして、図２はデータ読出動作する時、ワードライン電圧のレベル変化及び各感知視点を示す図面である。
【０００４】
図１で、スレショルド電圧Ｖｔｈ０は２ビットデータ中、”００”の状態に対応し、スレショルド電圧Ｖｔｈ１は”０１”の状態に対応し、スレショルド電圧Ｖｔｈ２は”１０”の状態に対応し、そして、スレショルド電圧Ｖｔｈ３は”１１”の状態に対応する。任意のメモリセルに貯蔵されたデータを読出する場合、図２に図示されたように、まず、任意のメモリセルに連結されたワードラインが第１ワードライン電圧ＷＬ０に駆動された後、任意のメモリセルを通じて電流が流れるかの可否を感知増幅回路（図示されない）により判読される。
【０００５】
その次に、前で言及した方法のように、第２ワードライン電圧ＷＬ１及び第３ワードライン電圧ＷＬ２を順次、印加した後、任意のメモリセルを通じて電流が流れるか否かを判読するようになる。最終的に、三回に渡って、判読された結果を論理的に合わせて任意のメモリセルに貯蔵されたマルチ−ビットデータを読出しするようになる。
【０００６】
各感知段階で変化されなければならないワードライン電圧を、要求されるレベルに正確に制御することはマルチ−ビットデータを貯蔵する半導体メモリ装置で非常に重要である。要するに、低い電源電圧として動作する装置で好ましいレベルのワードライン電圧を発生するために内部的に高電圧発生回路を使わなければならないし、そこから提供された電圧源（ｖｏｌｔａｇｅ  ｓｏｕｒｃｅ）を使って、希望のレベルのワードライン電圧を得るための技術が要求される。
【０００７】
図３はマルチ−ビットデータを貯蔵することができる半導体メモリ装置のワードライン電圧制御構造を示すブロック図である。半導体メモリ装置はメモリセルアレイ１０，それの一側に連結されており、そして、メモリセルアレイ１０をデコーディングするためのブロックデコーダ１１及びワードラインプレーデコーダ１４を含む。
【０００８】
メモリセルアレイ１０及びブロックデコーダ１１はこの分野の知識を習得した人々によく知られているので、ここで、それに対した説明は省略する。そして、メモリ装置が低い電源電圧（ｌｏｗ  ＶＣＣ）で動作する場合、ワードライン電圧発生器１３はワードライン電圧源１２から提供される高電圧ＶＰＰあるいはそれより低いレベルの電源電圧ＶＣＣを受け入れ、要求されるレベルのワードライン電圧Ｖｐを発生する。
【０００９】
マルチ−ビットデータ（ｍｕｌｔｉーｌｅｖｅｌ  ｄａｔａ）を貯蔵するメモリ装置で読出動作の間に変化する、すなわち、ワードラインに印加される電圧を発生する回路が本発明の関心なので、以下、それに対した詳細回路が説明される。図４ないし図６は従来技術によるワードライン電圧発生回路を示す回路図である。そして、図７ないし図９は従来技術による動作タイミングを示す図面である。
【００１０】
図４ないし図６から知られるように、従来技術によるワードライン電圧発生回路はこの分野でよく知られているように、差動増幅回路及び抵抗を利用した電圧分配回路を使って、要求されるレベルのワードライン電圧ＶＰを発生するようになる。このような回路を通じてワードライン電圧ＶＰが低くなったり、高くなる場合、変化されたワードライン電圧が自動的に再調整されるように設計された。
【００１１】
前記した従来のワードライン電圧発生回路によると、マルチ−ビットデータを貯蔵するためのメモリセルの可能なデータ状態に対応するスレショルド電圧を工程及び他の条件により変化させることができる。万一、セルのスレショルド電圧が変わると、これに従って、対応するワードライン電圧ＶＰも変わらなければならない。
【００１２】
つまり、”００”のデータ状態に対応するスレショルド電圧が１Ｖであり、これに対応するワードライン電圧ＶＰが１．５Ｖと仮定する。この時、工程変化によりセルのスレショルド電圧が１．２Ｖあるいは１Ｖより低くなる場合、ゲートソース電圧Ｖｇｓが変化されることは自明である。結果的に、スレショルド電圧が変化されたメモリセルを通じて流れるセル電流が各感知区間で違うので、読出フェイルが誘発される可能性がある。
【００１３】
前記した問題点を解決するための、従来の場合、セルのスレショルド電圧変化を調査して、ワードライン電圧ＷＬ０−ＷＬ２の値は再調整されなければならない。この場合、ワードライン電圧発生回路１３の電圧分配回路を構成する抵抗の値、あるいは基準電圧のレベルを再調整しなければならない。
【００１４】
【発明が解決しようとする課題】
従って、本発明の目的は工程変化により、誘発することができるマルチ−ビットデータを貯蔵するメモリセルのスレショルド電圧変化により連動するワードライン電圧を発生する回路を具備した半導体メモリ装置を提供することである。
【００１５】
本発明の他の目的は工程変化が誘発されても、安定されたマルチ−ビットデータ読出動作を保証することができる半導体メモリ装置を提供することである。
【００１６】
【課題を解決するための手段】
上述した目的を達成するために提案された本発明の一つの特徴によると、各々がゲートを持ち、マルチ−ビットデータを貯蔵するためのローとカラムで配列された複数のメモリセルと、メモリセルのゲートに連結された複数のワードラインと、ワードラインに接続され、アドレス信号に従って、ワードライン中、一つを選ぶためのローデコーダと、ローデコーダに接続され、データ読出動作の間にメモリセルからデータが読出される時、複数の他の電圧を順次的に発生し、そして、ローデコーダにより選択されたワードラインに他の電圧を次第に印加するための電圧発生手段を含み、電圧発生手段は各メモリセルにより貯蔵可能なデータ状態に対応する複数の他のスレショルド電圧が変わったり、他の電圧が複数の他のスレショルド電圧に対応するレベルから外れる時、他の電圧が対応するレベルに自動的に調整されなければならない。
【００１７】
この態様において、マルチ−ビットデータは少なくとも２ビットの情報を示す。
【００１８】
この態様において、各他の電圧に対応するレベルは貯蔵可能なデータ状態に対応する他のスレショルド電圧の間のレベルに各々対応する。
【００１９】
この態様において、電圧発生手段は複数の他の電圧を各々発生するための複数のワードライン電圧発生回路及び、複数のワードライン電圧発生回路に電源電圧に関係なく、一定なレベルの基準電圧を提供するための基準電圧発生回路を含み、各ワードライン電圧発生回路は、ａ）複数の他の電圧中、一つの電圧をローデコーダに印加するための電圧印加回路と、ｂ）電圧印加回路からローデコーダに印加される電圧のレベルを検出する検出回路とで構成され、検出回路は対応するメモリセルのスレショルド電圧が変わる時、複数の他の電圧中、対応する電圧をスレショルド電圧の変化に連動させるために検出された結果に従って、電圧印加回路を活性化／非活性化させる。
【００２０】
この態様において、検出回路は、ａ）マルチ−ビットデータを示す複数の可能な状態に対応する複数の他のスレショルド電圧中、一つのスレショルド電圧に設定される基準セルと、ｂ）基準セルのソース電位を高めるためのオフ−セット電圧をそれのソースに印加するオフ−セット電圧印加回路及び、ｃ）オフ−セット電圧印加回路に接続され、対応する感知区間を示す信号に応答して、オフ−セット電圧印加回路を接地させるためのスイッチを含む。
【００２１】
この態様において、電圧発生手段は、各ワードライン電圧発生回路とローデコーダが接続されたノードに連結され、読出動作が遂行される前にローデコーダに印加される電圧を初期化するための初期化手段を付加的に含む。
【００２２】
この態様において、初期化手段は読出動作の間に活性化される制御信号に応じて接続ノードを接地とスイッチングするためのスイッチを含む。
【００２３】
この態様において、スイッチは接続ノードと接地の間に形成される電流通路及び制御信号が印加されるゲートを持つＮＭＯＳトランジスターからなっている。
【００２４】
この態様において、各ワードライン電圧発生回路は接地に連結されたゲート及び基準電圧発生回路と基準セルの他側の間に形成された電流通路を持つＰＭＯＳトランジスターを付加的に含み、ＰＭＯＳトランジスターの電流駆動能力が基準セルのそれより少ない。
【００２５】
本発明の他の特徴によると、各々がゲートを持ち、少なくとも２ビットの情報を示すマルチ−ビットデータを貯蔵するためのローとカラムで配列された複数のメモリセルと、メモリセルのゲートに連結された複数のワードラインと、ワードラインに接続され、アドレス信号に従って、ワードライン中、一つを選ぶためのローデコーダと、ローデコーダに接続され、複数の他の電圧を各々発生するための複数のワードライン電圧発生回路及び複数のワードライン電圧発生回路に電源電圧に関係なく、一定なレベルの基準電圧を提供するための基準電圧発生回路を含む電圧発生手段を含み、各ワードライン電圧発生回路は、ａ）複数の他の電圧中、一つの電圧をローデコーダに印加するための電圧印加回路と、ｂ）電圧印加回路からローデコーダに印加される電圧のレベルを検出する検出回路で構成され、検出回路は対応するメモリセルのスレショルド電圧が変わる時、複数の他の電圧中、対応する電圧をスレショルド電圧の変化に連動させるために検出された結果により、電圧印加回路を活性化／非活性化させる。
【００２６】
この態様において、検出回路は、ａ）マルチ−ビットデータを示す複数の可能な状態に対応する複数の別のスレショルド電圧中、一つのスレショルド電圧中、一つのスレショルド電圧で設定される基準セルと、ｂ）基準セルのソース電位を高めるためのオフ−セット電圧をそれのソースに印加するオフ−セット電圧印加回路及び、ｃ）オフ−セット電圧印加回路に接続され、対応する感知区間を知らせる信号に応じてオフ−セット電圧印加回路を接地させるためのスイッチを含む。
【００２７】
【作用】
このような装置によると、工程変化によりメモリセルのスレショルド電圧が変わる時、それに従って連動されるワードライン電圧を発生することもできる。
【００２８】
【発明の実施の形態】
以下、図１０及び図１１を参照して本発明の実施形態を詳細に説明する。図１０を参照すると、本発明の新規な半導体メモリ装置はワードライン電圧発生回路１３を提供し、ワードライン電圧発生回路１３は工程変化により、メモリセルのスレショルド電圧が変化する場合、変化したスレショルド電圧により、ワードライン電圧を自動的に再調整する。工程変化により、メモリセルのスレショルド電圧が変化しても、好ましいレベルのワードライン電圧を得ることにより、安定したデータ読出動作を保障することができる。
【００２９】
再び、図１０を参照すると、本発明による半導体メモリ装置はワードライン電圧発生回路１３を含む。図面には図示されなかったが、本発明の半導体メモリ装置が図３に図示されたメモリセルアレイ１０，ブロックデコーダ１１及びワードラインプロデコーダ１４を持つことはこの分野の通常的な知識を習得した人々に自明である。
【００３０】
本発明によるワードライン電圧発生回路１３は一つの基準電圧発生回路９６と三つの電圧発生回路１００，１０１及び１０２を含む。基準電圧発生回路９６は電源電圧ＶＣＣに関係なく、一定なレベル（この場合、２Ｖ）の基準電圧Ｖｉｖｃｃを発生し、そして、基準電圧Ｖｉｖｃｃを三つの電圧発生回路１００−１０２に各々提供する。そして、各電圧発生回路１００−１０２は電源（ｐｏｗｅｒｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）として図３のワードライン電圧源１２から電源電圧ＶＣＣあるいは高電圧ＶＰＰを供給してもらう。基準電圧発生回路９６はこの分野の通常的な知識を習得した人々によく知られているので、ここではそれに対した説明は省略する。
【００３１】
本発明の電圧発生回路１００−１０２は同一な構成及び機能を持つので、以下一つの電圧発生回路１００に対して説明され、他の回路１０１及び１０２において、電圧発生回路１００の構成要素と同一な機能を持つ構成要素に対して同一な参照番号を併記する。
【００３２】
図５で、電圧発生回路１００は四つのＰＭＯＳトランジスター８０−８３，三つのＮＭＯＳトランジスター８４，８５及び８８，一つの抵抗８７及び一つの基準セル（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ）Ｍ００からなり、ＰＭＯＳトランジスター８０及び８２は電流ミラー（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）から構成されている。
【００３３】
信号ＮＯ＿ＡＣＴ１は読出動作する時、第１感知区間を知らせるアクティブハイパルス（ａｃｔｉｖｅ  ｈｉｇｈ  ｐｕｌｓｅ）として、一番目感知段階でハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）になる。信号ＳＴＧは読出動作を知らせる信号として、読出動作の間にローレベル（ｌｏｗ  ｌｅｖｅｌ）に遷移する信号である。
【００３４】
そして、基準セルＭ００はマルチ−ビットデータを貯蔵することができるメモリセルの可能なデータ状態に対応するスレショルド電圧（２ビット情報を示す場合、四つのスレショルド電圧）中、”００”状態（図１参照）に対応するスレショルド電圧Ｖｔｈ０を持つ。反面、余りの電圧発生回路１０１及び１０２に提供される基準セルＭ０１及びＭ１０は各々”０１”及び”１０”状態に各々対応するスレショルド電圧Ｖｔｈ１及びＶｔｈ２を持つ。
【００３５】
ＰＭＯＳトランジスター８１のソースは電源電圧ＶＣＣあるいは高電圧ＶＰＰが印加される電源端子１に接続され、それのゲートは信号（ＮＯ＿ＡＣＴ１）に制御される。ＰＭＯＳトランジスター８０のソースは電源端子１に接続され、それのドレーンはトランジスター８１のドレーンと共通に連結されている。ＮＭＯＳトランジスター８４及び８５の電流通路はトランジスター８０及び８１の共通ドレーン接続点８Ａ及び接地電圧ＶＳＳを受け入れるための接地端子２に直列に形成されている。トランジスター８４及び８５のゲートはゲートが接地されたＰＭＯＳトランジスター８３を通じて基準電圧発生回路９６と信号ＮＯ＿ＡＣＴ１に各々制御される。
【００３６】
ＰＭＯＳトランジスター８２のゲートはトランジスター８０のゲートと共通に８Ｂに接続され、それのソースは電源端子１に連結され、そして、それのソースはワードライン電圧ＶＰを出力するための出力端子３に接続されている。それに、共通ゲート接続点８Ｂは共通ドレーン接続点８Ａに連結されている。
【００３７】
基準セルＭ００の電流通路は抵抗８７の一つの端子とＮＭＯＳトランジスター８４のゲートとＰＭＯＳトランジスター８３が接続されたところ、すなわち、接続点８Ｃと接地端子１０２の間に形成され、それのゲートは出力端子３に連結されている。抵抗８７の他の端子は信号ＮＯ＿ＡＣＴ１に制御されるＮＭＯＳトランジスター８８を通じて接地端子２に連結されている。
【００３８】
図１０で、各電圧発生回路１００−１０２の出力端子、すなわち、ワードライン電圧ＶＰが出力される端子３に連結され、信号ＳＴＧに制御されるＮＭＯＳトランジスター５９の電流通路は、読出動作が完了された後、ワードライン電圧ＶＰの出力端子３を初期化させるために、出力端子３及び接地端子２の間に形成されている。
【００３９】
図１１は本発明による読出動作タイミングを示す図面である。以下、図１０及び図１１に依拠して本発明による動作が説明される。
【００４０】
図１１から知られるように、ワードライン電圧発生回路１３が非活性化された時、すなわち、信号ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２及びＮＯ＿ＡＣＴ３と信号ＳＴＧが各々ローレベル（ｌｏｗｌｅｖｅｌ）とハイレベル（ｈｉｇｈ  ｌｅｖｅｌ）である時、ワードライン電圧発生回路１３の出力端子３は活性化されたＮＭＯＳトランジスター４８により、接地電位ＶＳＳに初期化され、そして、各基準セルＭ００、Ｍ０１及びＭ１０の各ゲートも０Ｖに初期化される。
【００４１】
そして、各電圧発生回路１００−１０２のトランジスター８１及び８３は活性化され、そして、トランジスター８５及び８８は非活性化される。これにより、共通ゲート接続点８Ｂすなわち、共通ドレーン接続点８Ａの電位がトランジスター８１を通じてＶＣＣあるいはＶＰＰにチャージされ、その結果として、電流ミラーを構成するＰＭＯＳトランジスター８０及び８２は非活性化される。ここで、ＮＭＯＳトランジスター８５は共通ドレーン／ゲート接続点８Ａ／８Ｂから接地端子２にＤＣ電流が流れることを防止するように非活性化される。
【００４２】
その次、読出動作が遂行されると、信号ＮＯ＿ＡＣＴ１はローレベルであるので、ハイレベルに遷移され、そして、信号ＳＴＧはハイレベルからローレベルに遷移される。すなわち、電圧発生回路１００は活性化される。この時、図１１に図示されたように、信号ＮＯ＿ＡＣＴ１及びＮＯ＿ＡＣＴ２はローレベルに維持される。これにより、電圧発生回路１０１及び１０２は非活性化され、そして、それのＮＭＯＳトランジスター８５及び８８は非導電される。
【００４３】
図１０は電圧発生回路１００で、第１感知区間の間に信号ＮＯ＿ＡＣＴ１がハイレベルに維持されるので、それに制御されるトランジスター８１，８５及び８８中、ＰＭＯＳトランジスター８１は非活性化され、そして、ＮＭＯＳトランジスター８５及び８８は活性化される。この時、各電圧発生回路１００−１０２に基準電圧Ｖｉｖｃｃ（本実施形態の場合、２Ｖ）を供給する基準電圧発生回路９６に制御されるＮＭＯＳトランジスター８４も活性化される。電流ミラーの共通ドレーン／ゲート接続点８Ａ／８Ｂの電位が活性化された（導電された）トランジスター８４及び８５を通じて接地電位ＶＳＳに放電されるので、ＰＭＯＳトランジスター８２は活性化される。これにより、出力端子３の電位は好ましいレベルのワードライン電圧ＶＰ（図１１で、ＷＬ０）に漸次、高まるようになる。
【００４４】
続けて、ワードライン電圧ＶＰが要求されるレベルに昇圧される間に、ワードライン電圧ＶＰが基準セルＭ００のスレショルド電圧Ｖｔｈ０に抵抗８７により基準セルＭ００のソース電圧が昇圧されたレベルに対応する電圧が加えられた電位になると、基準セルＭ００はますます活性化される。これにより、２Ｖの基準電圧にチャージされているトランジスター８４のゲート電位は徐々に低くなる。続けて、ＮＭＯＳトランジスター８４が非活性化され、共通ドレーン接続点８Ａはトランジスター８０を通じて、電圧ＶＣＣ／ＶＰＰーＶｔｐに漸次的に高くなる。
【００４５】
これにより、出力端子３に電流を供給する交通ゲート接続点８Ｂにゲートが連結されたＰＭＯＳトランジスター８２は非活性化される。このような一連の動作を通じて、ワードライン電圧ＶＰは”００”のデータ状態に対応するスレショルド電圧Ｖｔｈに誤差電圧（ｏｆｆ  ｓｅｔ  ｖｏｌｔａｇｅ）が加えられたレベルに維持される。前記のような方法で残りの電圧発生回路１０１及び１０２を順次、活性化させることにより好ましいレベルのワードライン電圧を得られる。
【００４６】
基準セルＭ００のスレショルド電圧Ｖｔｈ０が対応するメモリセルのそれと同一な工程条件により設定されるので、万一、対応するメモリセルのスレショルド電圧が工程変化により別の値に変化すると、それに対応する基準セルＭ００のそれも変化する。従って、工程変化により、メモリセルのスレショルド電圧が変わる場合、可変されるスレショルド電圧ほど対応する基準セルも変わるので、ワードライン電圧ＶＰは抵抗８７による誤差電圧により自動的に再調整される。
【００４７】
結果的に、工程変化により、メモリセルのスレショルド電圧が変化しても、本発明のワードライン電圧発生回路１３はセルのゲートソース電圧を一定に維持されるようにスレショルド電圧変化に連動してワードライン電圧ＶＰが変化する。結局、工程変化によりスレショルド電圧が変化すると、これに対応する基準セルのそれも変化するので、セル電流は各感知区間で一定に維持される。
【００４８】
【発明の効果】
上述したように、マルチ−ビットデータを貯蔵する半導体メモリ装置で、工程変化により、発生するセルのスレショルド電圧の変化が誘発され、そのようなスレショルド電圧の変化に連動して、変化されるワードライン電圧を発生することにより、安定したデータ読出動作を保障することができる。
【図面の簡単な説明】
【図１】  マルチ−ビットデータを貯蔵するメモリセルのスレショルド電圧分布を示す図面である。
【図２】  データ読出動作する時、ワードライン電圧のレベル変化及び感知視点を示す図面である。
【図３】  マルチ−ビットデータを貯蔵することができる半導体メモリ装置の構成を示すブロック図である。
【図４】  従来技術によるワードライン電圧発生回路を示す回路図である。
【図５】  従来技術によるワードライン電圧発生回路を示す回路図である。
【図６】  従来技術によるワードライン電圧発生回路を示す回路図である。
【図７】  従来技術による動作タイミング図を示す図面である。
【図８】  従来技術による動作タイミング図を示す図面である。
【図９】  従来技術による動作タイミング図を示す図面である。
【図１０】  本発明の好ましい実施例による半導体メモリ装置のワードライン電圧発生回路を示す回路図である。
【図１１】本発明による読出動作タイミングを示す図面である。
【符号の説明】
１０：メモリセルアレイ
１１：ブロックデコーダ
１２：ワードライン電圧源
１３：ワードライン電圧発生回路
１４：ワードラインプレーデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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