(57)【特許請求の範囲】
【請求項１】
第１の電圧範囲の入力信号によりオン／オフ状態が制御される第１及び第２の電界効果トランジスタと、
該第１及び第２の電界効果トランジスタのオン／オフ状態に応じて制御される第３及び第４の電界効果トランジスタと、
該第１乃至第４の電界効果トランジスタのオン・オフ状態に応じて第２の電圧範囲の出力信号が出力される端子と、
該第１の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
を含み、該制御回路は、該第１の電界効果トランジスタの基板電位に接続される第１端と該入力信号に接続される第２端と該入力信号に接続されるゲートとを有するＮＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項２】
該第２の電界効果トランジスタの基板電位に接続される第１端と該入力信号の反転信号に接続される第２端と該入力信号の反転信号に接続されるゲートとを有するＮＭＯＳトランジスタを更に含むことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１の電圧範囲の入力信号によりオン／オフ状態が制御される第１及び第２の電界効果トランジスタと、
該第１及び第２の電界効果トランジスタのオン／オフ状態に応じて制御される第３及び第４の電界効果トランジスタと、
該第１乃至第４の電界効果トランジスタのオン・オフ状態に応じて第２の電圧範囲の出力信号が出力される端子と、
該第１の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
を含み、該制御回路は、該第１の電界効果トランジスタの基板電位に接続される第１端と該入力信号の反転信号に接続される第２端と該入力信号に接続されるゲートとを有するＮＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項４】
該第２の電界効果トランジスタの基板電位に接続される第１端と該入力信号の反転信号に接続される第２端と該入力信号の反転信号に接続されるゲートとを有するＮＭＯＳトランジスタを更に含むことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
第１の電圧範囲の入力信号によりオン／オフ状態が制御される第１及び第２の電界効果トランジスタと、
該第１及び第２の電界効果トランジスタのオン／オフ状態に応じて制御される第３及び第４の電界効果トランジスタと、
該第１乃至第４の電界効果トランジスタのオン・オフ状態に応じて第２の電圧範囲の出力信号が出力される端子と、
該第１の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
を含み、該制御回路は、該第１の電界効果トランジスタの基板電位に接続されるドレイン端とグランド電位に接続されるソース端と該入力信号に接続されるゲートとを有するＮＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項６】
該第２の電界効果トランジスタの基板電位に接続されるドレイン端と該グランド電位に接続されるソース端と該入力信号の反転信号に接続されるゲートとを有するＮＭＯＳトランジスタを更に含むことを特徴とする請求項５記載の半導体集積回路。
【請求項７】
第１の電圧範囲の入力信号によりオン／オフ状態が制御される第１及び第２の電界効果トランジスタと、
該第１及び第２の電界効果トランジスタのオン／オフ状態に応じて制御される第３及び第４の電界効果トランジスタと、
該第１乃至第４の電界効果トランジスタのオン・オフ状態に応じて第２の電圧範囲の出力信号が出力される端子と、
該第１の電界効果トランジスタの基板電位を該入力信号により制御する制御回路
を含み、該制御回路は、該第１の電界効果トランジスタの基板電位を該入力信号に直接に接続する信号線であることを特徴とする半導体集積回路。
【請求項８】
該第１及び第２の電界効果トランジスタはＮＭＯＳトランジスタであり、該第３及び第４の電界効果トランジスタはＰＭＯＳトランジスタであることを特徴とする請求項１記載の半導体集積回路。
【請求項９】
該入力信号の反転信号を生成するインバータを更に含み、該第１の電界効果トランジスタは該入力信号に接続されるゲートとグランドに接続されるソースとを有する第１のＮＭＯＳトランジスタであり、該第２の電界効果トランジスタは該インバータの出力に接続されるゲートと該グランドに接続されるソースとを有する第２のＮＭＯＳトランジスタであり、該第３の電界効果トランジスタは該第１のＮＭＯＳトランジスタのドレインに接続されるドレインと該第２のＮＭＯＳトランジスタのドレインに接続されるゲートと電源電圧に接続されるソースを有する第１のＰＭＯＳトランジスタであり、該第４の電界効果トランジスタは該第２のＮＭＯＳトランジスタのドレインに接続されるドレインと該第１のＮＭＯＳトランジスタのドレインに接続されるゲートと該電源電圧に接続されるソースを有する第２のＰＭＯＳトランジスタであることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般にレベル変換回路に関し、詳しくは低電圧で安定且つ高速に動作するレベル変換回路に関する。
【従来の技術】
所定の電位レベルの信号をより高い電位レベルに変換するためにレベル変換回路が用いられる。一般的なレベル変換回路としては、例えば特開平６−３７６２４に示されるものが知られている。
【０００２】
図１は、一般的なレベル変換回路の構成を示す回路図である。
【０００３】
図１のレベル変換回路は、ＰＭＯＳトランジスタ１１及び１２、ＮＭＯＳトランジスタ１３及び１４、及びインバータ１５を含む。入力信号ＩＮは、ＮＭＯＳトランジスタ１４のゲートに入力されると共に、インバータ１５により反転されてＮＭＯＳトランジスタ１３のゲートに入力される。この入力信号ＩＮがＨＩＧＨ（ＶＬ）の場合には、ＮＭＯＳトランジスタ１３及び１４はオフ及びオンとなり、ＰＭＯＳトランジスタ１１及び１２はオン及びオフになる。従って、出力信号ＯＵＴは０Ｖとなる。また入力信号ＩＮがＬＯＷ（０Ｖ）の場合には、ＮＭＯＳトランジスタ１３及び１４はオン及びオフとなり、ＰＭＯＳトランジスタ１１及び１２はオフ及びオンになる。従って、出力信号ＯＵＴはＶＨとなる。このような動作により、０からＶＬである入力電位レベルを０からＶＨに変換する。
【発明が解決しようとする課題】
ここで出力信号ＯＵＴを制御・駆動するトランジスタ１１乃至１４は、０からＶＨの電位レベルで動作する高電圧動作用のトランジスタである。一般に、高速な信号変化を実現するために、技術の進歩に合わせて入力信号ＩＮの動作電位レベルをより低い電位に設定することが行われる。このような場合、トランジスタ１３及び１４は変換後の高電位レベルに対応する高電圧用のものであるので、低電位のＨＩＧＨであるＶＬでは、トランジスタを充分な速度でオン・オフさせることが出来ない。また場合によっては、トランジスタを充分なオン状態にすることさえ出来ない可能性がある。
【０００４】
以上を鑑みて、本発明は、内部トランジスタの動作電圧に比較して入力側電圧がかなり低い場合であっても安定且つ高速に動作するレベル変換回路を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体集積回路は、第１の電圧範囲の入力信号によりオン／オフ状態が制御される第１及び第２の電界効果トランジスタと、該第１及び第２の電界効果トランジスタのオン／オフ状態に応じて制御される第３及び第４の電界効果トランジスタと、該第１乃至第４の電界効果トランジスタのオン・オフ状態に応じて第２の電圧範囲の出力信号が出力される端子と、該第１の電界効果トランジスタの基板電位を該入力信号により制御する制御回路を含むことを特徴とする。
【０００５】
上記半導体集積回路においては、第１の電界効果トランジスタの基板電位を入力信号により制御することで、第１の電界効果トランジスタがオンする際にその基板電位を高く設定して閾値電圧を低下させる。このように閾値電圧を低下させることにより、入力信号の信号レベルが低い場合であっても、第１の電界効果トランジスタのオン動作を高速に実行することが可能となり、出力信号を安定且つ高速に変化させることが出来る。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【０００６】
図２は、本発明によるレベル変換回路の第１の実施例を示す回路図である。
【０００７】
図２のレベル変換回路２０は、ＰＭＯＳトランジスタ２１及び２２、ＮＭＯＳトランジスタ２３及び２４、インバータ２５、及びＮＭＯＳトランジスタ２６を含む。入力信号ＩＮは、ＮＭＯＳトランジスタ２４のゲートに入力されると共に、インバータ２５により反転されてＮＭＯＳトランジスタ２３のゲートに入力される。この入力信号ＩＮがＨＩＧＨ（ＶＬ）の場合には、ＮＭＯＳトランジスタ２３及び２４はオフ及びオンとなり、ＰＭＯＳトランジスタ２１及び２２はオン及びオフになる。従って、出力信号ＯＵＴは０Ｖとなる。また入力信号ＩＮがＬＯＷ（０Ｖ）の場合には、ＮＭＯＳトランジスタ２３及び２４はオン及びオフとなり、ＰＭＯＳトランジスタ２１及び２２はオフ及びオンになる。従って、出力信号ＯＵＴはＶＨとなる。このような動作により、０からＶＬである入力電位レベルを０からＶＨに変換する。
【０００８】
図２の構成においては、レベル変換回路２０にＮＭＯＳトランジスタ２６が設けられている。このＮＭＯＳトランジスタ２６は、ＮＭＯＳトランジスタ２４のウエルに第１端（ドレイン或いはソース）が接続されており、また入力信号ＩＮに第２端（ソース或いはドレイン）とゲートとが共通に接続されている。
【０００９】
このレベル変換回路２０では、ＮＭＯＳトランジスタ２４の導通開始動作時、即ち入力信号ＩＮがＬＯＷからＨＩＧＨに変化し出力波形ＯＵＴが立ち下がろうとする際、ＮＭＯＳトランジスタ２６のゲートがＬＯＷからＨＩＧＨに電位上昇する。ＮＭＯＳトランジスタ２６の閾値電圧を超えたゲートレベルが入力されるとＮＭＯＳトランジスタ２６がオンし、ドレイン・ソース間に電流が流れ、ＮＭＯＳトランジスタ２４のウエルに接続される第１端の電位は、第２端の入力信号ＩＮの電位に近づく。ＮＭＯＳトランジスタ２６の第２端はゲートと同じ接続であるので、第１端の電位が第２端の電位にある程度近づくとＮＭＯＳトランジスタ２６はオフ状態となる。これによりＮＭＯＳトランジスタ２６の第１端は、所定の電位に維持される。
【００１０】
ＮＭＯＳトランジスタ２６の第１端は、ＮＭＯＳトランジスタ２４のウエルに接続されているので、ＮＭＯＳトランジスタ２４のソース−基板間電位Ｖｂｓ（ウエル電位）はグランドから上昇した状態で所定の電位に設定される。
【００１１】
ＮＭＯＳトランジスタ２４の導通終了動作時、即ち入力信号ＩＮがＨＩＧＨからＬＯＷに変化し出力波形が立ち上がろうする際、ＮＭＯＳトランジスタ２４のウエルに接続されたＮＭＯＳトランジスタ２６は、第１端にある電位を保ちながらオフする。ＮＭＯＳトランジスタ２４のウエルはＮＭＯＳトランジスタ２６の第１端と接続されているので、ソース−基板間電位Ｖｂｓは所定の電位を維持することになる。
【００１２】
このようにして、ＮＭＯＳトランジスタ２４の基板電位は所定の電位に維持されるフローティング状態となり、常に閾値電圧が下げられた状態となる。
【００１３】
図３は、ソース−基板間電位Ｖｂｓの一例を示している。出力波形ＯＵＴの立ち下がり時において、第２端をゲートと同電位にしている為、ソース−基板間電位Ｖｂｓは低電圧電源ＶＬまでは上昇しない。図３において、出力波形ＯＵＴの立ち上がり時及び立ち下り時のソース−基板間電位Ｖｂｓ波形に示されるように、ソース−基板間電位Ｖｂｓは常にある電位を維持している。このようにソース−基板間電位Ｖｂｓが常に正方向に印加されているので、ＮＭＯＳトランジスタ２４の閾値電圧を常時下げる効果がある。従って、出力信号ＯＵＴを従来回路よりも高速に出力することが出来る。なお図３において、実線の波形が図２の本発明の第１の実施例の場合であり、比較対象として図１の従来の場合の波形を破線で示す。
【００１４】
図４は、第１の実施例によるレベル変換回路２０の出力信号波形を示す図である。図４に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、高速な信号変化を示している。なお図３のソース−基板間電位Ｖｂｓ波形及び図４の出力信号波形は、回路シミュレータによるシミュレーション波形であり、以降参照する波形も全て同様に回路シミュレータに基づくものである。
【００１５】
図５は、本発明によるレベル変換回路の第２の実施例を示す回路図である。図５において、図２と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【００１６】
図５のレベル変換回路２０Ａは、図２の第１の実施例の構成に対して、ＮＭＯＳトランジスタ２７を新たに設けてある。ＮＭＯＳトランジスタ２７は、ＮＭＯＳトランジスタ２３のウエルに第１端が接続されており、またインバータ２５の出力である入力信号ＩＮの反転信号に第２端とゲートとが共通に接続されている。
【００１７】
図２の第１の実施例の構成では、出力信号ＯＵＴを引き下げるＮＭＯＳトランジスタ２４の閾値電圧を下げることで、出力信号ＯＵＴの立ち下りの信号変化を高速にしている。それに加えて図５の第２の実施例においては、出力信号ＯＵＴを引き上げるＰＭＯＳトランジスタ２２を駆動するＮＭＯＳトランジスタ２３の閾値電圧を下げることで、出力信号ＯＵＴの立ち下りだけでなく立ち上がりにおいても信号変化を高速にしている。
【００１８】
図６は、第２の実施例によるレベル変換回路２０Ａの出力信号波形を示す図である。図６に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【００１９】
図７は、本発明によるレベル変換回路の第３の実施例を示す回路図である。図７において、図２と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【００２０】
図７のレベル変換回路２０Ｂは、図２の第１の実施例の構成に対して、ＮＭＯＳトランジスタ２６をＮＭＯＳトランジスタ２６Ｂで置き換えてある。ＮＭＯＳトランジスタ２６Ｂは、ＮＭＯＳトランジスタ２６とは第２端の接続が異なるだけである。第３の実施例においては、ＮＭＯＳトランジスタ２６Ｂの第２端は、インバータ２５の出力に接続されている。
【００２１】
インバータ２５の出力は、入力信号ＩＮがＬＯＷからＨＩＧＨになると、若干の遅延時間をおいてＨＩＧＨからＬＯＷになる。従って、ＮＭＯＳトランジスタ２６Ｂのゲートが入力信号ＩＮによりＨＩＧＨに上昇する時には、ＮＭＯＳトランジスタ２６Ｂの第２端はまだＨＩＧＨの状態である。従って、インバータ２５の遅延時間の間だけ閾値電圧が低下して高速にスイッチングする。その後にインバータ２５の出力はＬＯＷになるので、ＮＭＯＳトランジスタ２６Ｂの第１端に接続されるＮＭＯＳトランジスタ２４のウエルの電位はＬＯＷに落とされる。これにより、ＮＭＯＳトランジスタ２４が導通状態である間には、基板バイアスゼロの状態の閾値電圧に戻すことで、過剰な貫通電流が流れることを防ぐ。
【００２２】
図８は、第３の実施例によるレベル変換回路２０Ｂの出力信号波形を示す図である。図８に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち下りにおいて高速な信号変化を示している。また出力信号がＬＯＷである間は基板バイアスゼロの状態の閾値電圧に戻すことで、信号の立ち上がりにおいてＮＭＯＳトランジスタ２４を迅速にオフすることが可能となり、第１の実施例に対して信号立ち上がりの速度を向上させることが出来る。
【００２３】
図９は、本発明によるレベル変換回路の第４の実施例を示す回路図である。図９において、図７と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【００２４】
図９のレベル変換回路２０Ｃは、図７の第３の実施例の構成に対して、ＮＭＯＳトランジスタ２７Ｃを新たに設けてある。ＮＭＯＳトランジスタ２７Ｃは、ＮＭＯＳトランジスタ２３のウエルに第１端が接続されており、またインバータ２５の出力である入力信号ＩＮの反転信号に第２端とゲートとが共通に接続されている。
【００２５】
図７の第３の実施例の構成では、出力信号ＯＵＴを引き下げるＮＭＯＳトランジスタ２４の閾値電圧を下げることで、出力信号ＯＵＴの立ち下りの信号変化を高速にしている。それに加えて図９の第４の実施例においては、出力信号ＯＵＴを引き上げるＰＭＯＳトランジスタ２２を駆動するＮＭＯＳトランジスタ２３の閾値電圧を下げることで、出力信号ＯＵＴの立ち下りだけでなく立ち上がりにおいても信号変化を高速にしている。
【００２６】
図１０は、第４の実施例によるレベル変換回路２０Ｃの出力信号波形を示す図である。図１０に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【００２７】
図１１は、本発明によるレベル変換回路の第５の実施例を示す回路図である。図１１において、図２と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【００２８】
図１１のレベル変換回路２０Ｄは、図２の第１の実施例の構成に対して、ＮＭＯＳトランジスタ２６をＮＭＯＳトランジスタ２６Ｄで置き換えてある。ＮＭＯＳトランジスタ２６Ｄは、ＮＭＯＳトランジスタ２６とは第２端の接続が異なるだけである。第３の実施例においては、ＮＭＯＳトランジスタ２６Ｄの第２端（ソース）は、グランド電位Ｖｓｓに接続されている。
【００２９】
入力信号がＨＩＧＨからＬＯＷに変化し出力信号ＯＵＴが立ち上がろうする際、即ちＮＭＯＳトランジスタ２４がオフしようとする時、ウエルに接続されたＮＭＯＳトランジスタ２６Ｄはオフ動作を開始する。この結果、ＮＭＯＳトランジスタ２４のウエル内に正の電荷（正孔：ホール）が溜り、ウエル電位（ソース−基板間電位Ｖｂｓ）が上昇する。従って、ＮＭＯＳトランジスタ２６Ｄが完全にオフした状態では、ＮＭＯＳトランジスタ２４のソース−基板間電位Ｖｂｓは上昇した状態であり、閾値電圧は通常よりも下がっている。
【００３０】
その後、入力信号ＩＮがＬＯＷからＨＩＧＨに変化し出力信号ＯＵＴが立ち下がる時には、ＮＭＯＳトランジスタ２４の閾値電圧はそれまで下がった状態に維持されているので、従来よりも出力信号が高速に変化する。この後、ＮＭＯＳトランジスタ２６Ｄが導通すると、ドレイン電位がグランド電位に繋がったソース電位まで落ちる。従ってＮＭＯＳトランジスタ２４において、基板バイアスゼロの状態の閾値電圧に戻して、過剰な貫通電流が流れることを防ぐ。
【００３１】
図１２は、第５の実施例の場合におけるソース−基板間電位Ｖｂｓの一例を示している。出力波形ＯＵＴの立ち上がり時においては、それまでＮＭＯＳトランジスタ２６Ｄが導通状態にあったので、ソース−基板間電位Ｖｂｓはゼロである。従って、この場合の閾値電圧は高く、入力信号ＩＮがＨＩＧＨからＬＯＷに変化すると、高速にＮＭＯＳトランジスタ２４をオフすることが出来る。また出力波形ＯＵＴの立ち下り時においては、それまでＮＭＯＳトランジスタ２６Ｄは非導通状態にあり、ソース−基板間電位Ｖｂｓは上昇した状態にある。従って、この場合の閾値電圧は低く、入力信号がＬＯＷからＨＩＧＨに変化すると、高速にＮＭＯＳトランジスタ２４をオンすることが出来る。
【００３２】
図１３は、第５の実施例によるレベル変換回路２０Ｄの出力信号波形を示す図である。図１３に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【００３３】
図１４は、本発明によるレベル変換回路の第６の実施例を示す回路図である。図１４において、図１１と同一の構成要素は同一の番号で参照し、必要でない場合にその説明は省略する。
【００３４】
図１４のレベル変換回路２０Ｅは、図１１の第５の実施例の構成に対して、ＮＭＯＳトランジスタ２７Ｅを新たに設けてある。ＮＭＯＳトランジスタ２７Ｅは、ＮＭＯＳトランジスタ２３のウエルにドレインが接続されており、グランド電位にソースが接続され、更にインバータ２５の出力である入力信号ＩＮの反転信号にゲートが接続されている。
【００３５】
図１１の第５の実施例の構成では、出力信号ＯＵＴを引き下げるＮＭＯＳトランジスタ２４の閾値電圧を下げることで、出力信号ＯＵＴの立ち下りの信号変化を高速にしている。それに加えて図１４の第６の実施例においては、出力信号ＯＵＴを引き上げるＰＭＯＳトランジスタ２２を駆動するＮＭＯＳトランジスタ２３の閾値電圧を下げることで、出力信号ＯＵＴの立ち下りだけでなく立ち上がりにおいても信号変化を高速にしている。
【００３６】
図１５は、第６の実施例によるレベル変換回路２０Ｅの出力信号波形を示す図である。図１５に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、信号立ち上がりと信号立ち下りとの両方において高速な信号変化を示している。
【００３７】
図１６は、本発明によるレベル変換回路の第７の実施例を示す回路図である。図１６において、図２と同一の構成要素は同一の番号で参照される。
【００３８】
図１６のレベル変換回路２０Ｆにおいては、ＮＭＯＳトランジスタ２４のウエルは、入力信号ＩＮに直接に接続されている。このように入力信号の電圧を直接に基板に印加すると、ＮＭＯＳトランジスタ２４が破壊される可能性があり、慎重に回路を構成する必要がある。しかし入力信号ＩＮの電位ＶＬがスケーリングにより充分低下した場合には、図１６の構成のようにＮＭＯＳトランジスタ２４のウエルを入力信号ＩＮに直接に接続し基板電位をブーストすることで、ＮＭＯＳトランジスタ２４がオンする際の閾値電圧を下げて、出力信号の高速な信号変化を実現することが可能になる。
【００３９】
図１７は、第７の実施例によるレベル変換回路２０Ｆの出力信号波形を示す図である。図１７に示されるように、破線で示される従来の出力信号波形と比較して、実線で示される本発明の出力信号波形は、出力信号の立ち下り時において高速な信号変化を示している。
【００４０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明による半導体集積回路においては、レベル変換回路のＮＭＯＳトランジスタの基板電位を入力信号により制御することで、ＮＭＯＳトランジスタがオンする際にその基板電位を高く設定して閾値電圧を低下させる。このように閾値電圧を低下させることにより、入力信号の信号レベルが低い場合であっても、ＮＭＯＳトランジスタのオン動作を高速に実行することが可能となり、出力信号を安定且つ高速に変化させることが出来る。
【図面の簡単な説明】
【図１】一般的なレベル変換回路の構成を示す回路図である。
【図２】本発明によるレベル変換回路の第１の実施例を示す回路図である。
【図３】ソース−基板間電位の一例を示す図である。
【図４】第１の実施例によるレベル変換回路の出力信号波形を示す図である。
【図５】本発明によるレベル変換回路の第２の実施例を示す回路図である。
【図６】第２の実施例によるレベル変換回路の出力信号波形を示す図である。
【図７】本発明によるレベル変換回路の第３の実施例を示す回路図である。
【図８】第３の実施例によるレベル変換回路の出力信号波形を示す図である。
【図９】本発明によるレベル変換回路の第４の実施例を示す回路図である。
【図１０】第４の実施例によるレベル変換回路の出力信号波形を示す図である。
【図１１】本発明によるレベル変換回路の第５の実施例を示す回路図である。
【図１２】第５の実施例の場合におけるソース−基板間電位の一例を示す図である。
【図１３】第５の実施例によるレベル変換回路の出力信号波形を示す図である。
【図１４】本発明によるレベル変換回路の第６の実施例を示す回路図である。
【図１５】第６の実施例によるレベル変換回路の出力信号波形を示す図である。
【図１６】本発明によるレベル変換回路の第７の実施例を示す回路図である。
【図１７】第７の実施例によるレベル変換回路の出力信号波形を示す図である。
【符号の説明】
１１、１２  ＰＭＯＳトランジスタ
１３、１４  ＮＭＯＳトランジスタ
１５  インバータ
２１、２２  ＰＭＯＳトランジスタ
２３、２４  ＮＭＯＳトランジスタ
２５  インバータ
２６  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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