(57)【特許請求の範囲】
【請求項１】
シリコン基板上に配置されたポリシリコン膜上に第１の材料層を形成する工程と、
全面に第１のフォトレジストを塗布した後、レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料層上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第１のレジストパターンを細らせて第２のレジストパターンを形成する工程と、
前記第２のレジストパターン及び前記第２の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第２のレジストパターン及び前記第２の領域を被覆するレジストを除去して前記第１の領域に前記第１の材料層からなる第１のパターンを形成する工程と、
全面に第２のフォトレジストを塗布した後、トリムマスクを使用して第２の露光を行い、前記第２の領域に第３のレジストパターンを形成し、かつ前記第１の領域にレジストを被覆する工程と、
前記第３のレジストパターン及び前記第１の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第３のレジストパターン及び前記第１の領域を被覆するレジストを除去して前記第２の領域に前記第１の材料層からなる第２のパターンを形成する工程と、
前記第１の材料層からなる第１及び第２のパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第１の材料層を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板上に配置されたポリシリコン膜上に第１の材料層を形成する工程と、
全面に第１のフォトレジストを塗布した後、レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料層上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第１のレジストパターン及び前記第２の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第１のレジストパターン及び前記第２の領域を被覆するレジストを除去して前記第１の領域に前記第１の材料層からなる第１のパターンを形成する工程と、
前記第１の材料層からなる第１のパターンを細らせて前記第１の領域に前記第１の材料層からなる第２のパターンを形成する工程と、
全面に第２のフォトレジストを塗布した後、トリムマスクを使用して第２の露光を行い、前記第２の領域に第２のレジストパターンを形成し、かつ前記第１の領域にレジストを被覆する工程と、
前記第２のレジストパターン及び前記第１の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第２のレジストパターン及び前記第１の領域を被覆するレジストを除去して前記第２の領域に前記第１の材料層からなる第３のパターンを形成する工程と、
前記第１の材料層からなる第２及び第３のパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第１の材料層を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
シリコン基板上に配置されたポリシリコン膜上に第１の材料層を形成する工程と、
全面に第１のフォトレジストを塗布した後、レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料層上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第１のレジストパターン及び前記第２の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第１のレジストパターン及び前記第２の領域を被覆するレジストを除去して前記第１の領域に前記第１の材料層からなる第１のパターンを形成する工程と、
全面に第２のフォトレジストを塗布した後、トリムマスクを使用して第２の露光を行い、前記第２の領域に第２のレジストパターンを形成し、かつ前記第１の領域にレジストを被覆する工程と、
前記第２のレジストパターン及び前記第１の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第２のレジストパターン及び前記第１の領域を被覆するレジストを除去して前記第２の領域に前記第１の材料層からなる第２のパターンを形成する工程と、
前記第１の材料層からなる第１及び第２のパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第１の材料層を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
シリコン基板上に配置されたポリシリコン膜上に第１の材料層を形成する工程と、
全面に第１のフォトレジストを塗布した後、レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料層上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、
前記第１のレジストパターンを細らせて第２のレジストパターンを形成する工程と、
前記第２のレジストパターン及び前記第２の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第２のレジストパターン及び前記第２の領域を被覆するレジストを除去して前記第１の領域に前記第１の材料層からなる第１のパターンを形成する工程と、
前記第１の材料層からなる第１のパターンを細らせて前記第１の領域に前記第１の材料層からなる第２のパターンを形成する工程と、
全面に第２のフォトレジストを塗布した後、トリムマスクを使用して第２の露光を行い、前記第２の領域に第３のレジストパターンを形成し、かつ前記第１の領域にレジストを被覆する工程と、
前記第３のレジストパターン及び前記第１の領域を被覆するレジストをマスクとして前記第１の材料層をエッチングする工程と、
前記第３のレジストパターン及び前記第１の領域を被覆するレジストを除去して前記第２の領域に前記第１の材料層からなる第３のパターンを形成する工程と、
前記第１の材料層からなる第２及び第３のパターンをマスクとして前記ポリシリコン膜をエッチングする工程と、
前記第１の材料層を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の材料層はハードマスク材料膜、反射防止材料膜、平坦化膜のうち少なくとも前記ハードマスク材料膜としての機能を有する単層もしくは多層膜であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の材料層はSiO2膜、Si3N4膜、SiON膜、Al2O3膜、SiC膜、カーボン膜のうち選択された１つ、またはその組み合わせからなることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の領域は前記半導体装置中で相対的に高速動作が要求されるトランジスタのゲート領域であり、前記第２の領域は前記高速動作が要求されるトランジスタのゲート領域以外の領域であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の領域はメモリセル部を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１及び第２のフォトレジストは前記第１の材料層上に直接形成されるか、あるいは前記第１の材料層上に反射防止膜を介して形成されるものであることを特徴とする請求項１乃至５又は７、８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１及び第２のフォトレジストは多層レジストマスクプロセスによって形成されるものであることを特徴とする請求項１乃至５又は７、８のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１のレジストパターンは前記第１の領域中にダミーパターンを含み、前記第２の露光を行う工程において、前記第１のレジストパターンのダミーパターンに対応して前記第１の領域に形成された前記第１の材料層のダミーパターンがレジストで覆われないように露光することを特徴とする請求項１乃至５、又は７、９、１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第２の露光で使用するマスクはクロムマスク、あるいはハーフトーンマスクであることを特徴とする請求項１乃至５、又は７、９、１０、１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記の各工程はトランジスタのゲート層形成に用いられることを特徴とする請求項１乃至５、又は７、９、１０、１１、１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジックとメモリを混載したシステムＬＳＩ等の半導体装置の製造方法に関し、特にシステムＬＳＩのロジック部におけるＭＯＳトランジスタのゲートパターンの形成法に関するものである。
【０００２】
【従来の技術】
近年、民生、情報機器等の電子機器は、益々、小型化、多機能化が求められており、これに伴ってこれらの電子機器に使用される、例えばシステムＬＳＩは、微細化が要求されている。
【０００３】
そのため、システムＬＳＩの製造においては、ロジック部のＭＯＳトランジスタのデバイスパターンを如何に微細化するかが重要課題となっており、近年、リソグラフィー（露光）技術においては、露光光源、レジスト、超解像露光技術等の研究・開発が進められているが、現状においては、微細化の要求を満たすまでに至っていない。
【０００４】
近年、デバイスパターンの形成において、リソグラフィーの限界寸法以下に形成するための１つの技術として、まず、レジストパターンの形成後、前記レジストパターンを等方的エッチング等の処理を施すことにより、リソグラフィーの解像限界以下のパターン寸法を形成する、レジストスリミング法が提案されている。
【０００５】
以下このレジストスリミング法について、ＭＯＳトランジスタのプロセスに適用した例を用いて説明する。
【０００６】
図７３から図７８は、そのレジストスリミング法によるロジック部のＭＯＳトランジスタの製造工程における工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。即ち、図７３に示すように、素子領域１００ａおよび素子分離領域１００ｂを有するシリコン基板１００上に熱酸化法等によりゲート絶縁膜１０１を形成した後、前記ゲート絶縁膜１０１上にＣＶＤ（Chemical  Vapor  Deposition）法等により被加工材料膜、例えばゲート電極材料膜としてのポリシリコン膜１０２を堆積する。
【０００７】
続いて、前記ポリシリコン膜１０２上にレジストを塗布・乾燥し、リソグラフィー（露光）を行って、第１のレジストパターン、例えばゲートレジストパターン１０３をリソグラフィー（露光）の解像限界寸法に形成する（ゲートレジストパターン形成工程）。この工程において、前記ゲートレジストパターン１０３は、前記素子領域１００ａ上および前記素子分離領域１００ｂ上に形成する。ここで、前記素子領域１００ａ上におけるパターン部をゲート電極パターン部１０３ａ、前記素子分離領域１００ｂ上におけるパターン部を配線パターン部１０３ｂと称する。
【０００８】
次いで、図７４に示すように、前記ゲートレジストパターン１０３をＯ2系ガスを用いた等方的ドライエッチング法等によりエッチング加工を施し、図中の破線で示すように、スリミング化させてリソグラフィーの解像限界以下のパターン寸法を有するゲートレジストパターン１０３’を形成する（ゲートレジストスリミング工程）。
【０００９】
次いで、図７５に示すように、前記ゲートレジストパターン１０３’をマスクにして、ＲＩＥ(Reactive  Ion  Eｔchiｎg)法等により前記ポリシリコン膜１０２をエッチング加工して、前記素子領域１００ａに形成されたゲート電極パターン部１０４ａおよび前記素子分離領域１００ｂ上に形成された配線パターン部１０４ｂを有するゲートパターン１０４を得る（ゲート電極加工工程）。
【００１０】
次に、図７６に示すように、前記ゲートレジストパターン１０３’をＯ2アッシング法等により前記ゲートパターン１０４の表面から剥離しする（レジスト剥離工程）。
【００１１】
これにより、リソグラフィー解像限界寸法以下のパターン幅のゲートレジストパターン１０３’が形成可能となり、前記ゲートレジストパターン１０３’をマスクにゲート電極材料膜としての前記ポリシリコン膜１０２をエッチング加工することでリソグラフィーの解像限界以下のパターン幅をもつ微細なゲートパターン１０４が形成できる。
【００１２】
上記の工程後、図示しないが、前記ゲート電極パターン部１０４ａをマスクにして前記シリコン基板１００の表面に不純物注入を行い、トランジスタのソース・ドレイン拡散層(図７６の破線で示す)を形成した後、周知の層間絶縁膜形成、配線工程等を行うことにより、ＭＯＳトランジスが完成される。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のレジストスリミング法では、ラインパターンに相当するゲート電極パターン部１０４ａは、微細なパターン形成が可能であるが、逆に配線パターン部１０４ｂのスペース部がスリミングによって広がるためにスペース部のデザインルールは、スリミングを行なわないときよりも緩和しなければならない。即ち、図７７に示すように、配線パターン部１０４ｂのスペース部の寸法（図中のゲートパターン突き当て間距離）ｔは、スリミングを施さない場合にはリソグラフィーの解像限界寸法ｔ0まで詰めることができるが、スリミングを施した場合にはリソグラフィーの解像限界寸法ｔ0に両側スリミング量ｔ1を加えた寸法ｔ0＋２ｔ1まで緩和しなければならない。
【００１４】
この結果、従来のスリミング法では、トランジスタの微細ゲート電極パターン部の形成が可能であるためトランジスタの動作速度等の性能向上には効果があるものの、配線パターン部のスペース部のデザインルールが通常のリソグラフィー技術よりも緩和せざるを得ないため、チップ面積の縮小に効果がないという問題がある。
【００１５】
また、図７８にＤＲＡＭメモリセル部のゲートパターンを示す。点線がスリミング前のレジストパターン、実線がスリミング後のレジストパターンである。メモリセル部では、集積度を向上させるため微細なパターンピッチが要求される。しかし、従来のレジストスリミング法をこのメモリセル部に施すと、スリミング後のスペースパターン寸法Ｐ1が、リソグラフィーのスペース解像限界まで詰めることができない。このことは、リソグラフィー段階でのスペースパターン寸法Ｐ2を緩和することを意味しており、その結果、メモリセル部のゲートパターンピッチが緩和され、比較的大規模なメモリセルが搭載されるシステムＬＳＩでは、チップ面積が大きくなる可能性がある。
【００１６】
ところで、ロジックとメモリーを混載する半導体デバイスのゲート層回路パターンをレベンソン型位相シフトマスクによる露光とロジックゲート部のレジストスリミングプロセスを組み合せる方法を用いて形成する場合では、ロジックゲート部にレベンソン型位相シフトマスクとトリムマスクを使用する２重露光によりレジストをパターニングした後、スリミングプロセスにより前記レジストパターンを細らせ、その後メモリーセル部および配線部の露光を行う必要がある。この方法の場合、露光回数は３回必要となる。つまり露光工程数の多いプロセスとなるといった課題があった。
【００１７】
本発明の目的は、上記課題に鑑みなされたもので、微細パターンを形成することで高性能、かつ低コストで半導体装置を製造できる半導体装置の製造方法を提供することにある。
【００１８】
また、本発明の他の目的は、ＤＲＡＭ  Ｃｅｌｌ部においてより高解像度の回路パターンを得ることができる半導体装置の製造方法を提供することにある。
【００１９】
また、本発明の他の目的は、露光工程数を削減して低コストで半導体装置を製造できる半導体装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
上記課題を解決するために、この本発明の参考例に係る半導体装置の製造方法は、被加工膜上にマスク材料膜を堆積させ、該マスク材料膜上に第１の露光工程により第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクに前記マスク材料膜を加工してマスクパターンを形成する工程と、前記第１のレジストパターンを剥離する工程と、前記マスクパターンを含む前記被加工膜上に、第２の露光工程により前記マスクパターンの選択領域を露出するための開口を有し、かつ非選択領域を被覆するような第２のレジストパターンを形成する工程と、前記第２のレジストパターンの開口内に露出された前記マスクパターン部分を細らせる工程と、前記第２のレジストパターンを剥離する工程と、前記マスクパターンをマスクに前記被加工膜をエッチング加工して、広い寸法幅のパターン部と細い寸法幅のパターン部とを有する被加工膜パターンを形成する工程とを具備することを特徴としている。
【００２１】
また、この発明の参考例に係る半導体装置の製造方法は、前記被加工膜上にハードマスク材料膜を堆積させ、該ハードマスク材料膜上に第１の露光工程により第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクに前記ハードマスク材料膜をエッチング加工してハードマスクパターンを形成する工程と、前記第１のレジストパターンを剥離する工程と、前記ハードマスクパターンを含む前記被加工膜上に、第２の露光工程により前記ハードマスクパターンの選択領域を露出するための開口を有し、かつ非選択領域を被覆するような第２のレジストパターンを形成する工程と、前記第２のレジストパターンの開口内に露出された前記ハードマスクパターン部をエッチング加工によって細らせる工程と、前記第２のレジストパターンを剥離する工程と、前記ハードマスクパターンをマスクに前記被加工膜をエッチングして広い寸法幅のパターン部と細い寸法幅のパターン部とを有する被加工膜パターンを形成する工程と、前記ハードマスクパターンを剥離せずに残存させた状態で、トランジスタのソース、ドレイン部コンタクトを、該ハードマスクパターンを用いた自己整合により形成する工程とを具備することを特徴としている。
【００２２】
上記した発明の参考例によれば、露光の解像限界寸法に形成したレジストパターンをマスク材料膜、又はハードマスク材料膜に転写しマスクパターン、又はハードマスクパターンを形成した後、レジストパターンにより前記マスクパターン、又はハードマスクパターンの選択領域、例えばゲート電極パターン部を開口内に露出させ、かつ非選択領域、例えば配線パターン部を被覆し、前記露出された選択領域のパターンのみに選択的スリミングを施すため、チップ面積を増大させることなく、微細パターンの形成が可能で、例えばトランジスタの高性能化が図れる。
【００２３】
また、この発明の参考例に係る半導体装置は、素子領域および素子分離領域上に、同時に形成された回路パターンを有する半導体装置において、前記回路パターンは、前記素子領域において細い寸法幅に形成されてなり、かつ前記素子分離領域において太い寸法幅に形成されてなることを特徴としている。
【００２４】
上記した発明の参考例によれば、素子領域上の回路パターン部、例えばゲート電極パターンが露光の解像限界以下の寸法幅に形成されるため、トランジスタの動作速度等の性能が向上する。
【００２５】
また、この発明に係る半導体装置の製造方法は、処理基板上に第１の材料を形成する工程と、レベンソン型位相シフトマスクを使用して第１の露光を行い前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、前記第１のレジストパターンを細らせて第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、前記第２のレジストパターンを除去して前記第１の材料からなる第１のパターンを形成する工程と、前記第１の領域にレジストを覆い、かつ第２の露光を行って前記第２の領域に第３のレジストパターンを形成する工程と、前記第３のレジストパターンをマスクとして前記第１の材料を加工する工程と、前記第３のレジストパターンを除去して前記第１の材料からなる第２のパターンを形成する工程と、前記第１の材料からなる第２のパターンをマスクとして前記処理基板を加工する工程と、前記第１の材料を除去する工程とを具備することを特徴としている。
【００２６】
また、この発明に係る半導体装置の製造方法は、処理基板上に第1の材料を形成する工程と、レベンソン型位相シフトマスクを使用して第１の露光を行い前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、前記第１のレジストパターンをマスクとして前記第１の材料を加工する工程と、前記第1のレジストパターンを除去し前記第１の材料からなる第１のパターンを形成する工程と、前記第1の材料からなる第1のパターンを細らせて前記第１の材料からなる第２のパターンを形成する工程と、前記第１の領域をレジストで覆い、かつ第２の露光を行って前記第２の領域に第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、前記第２のレジストパターンを除去して前記第１の材料からなる第３のパターンを形成する工程と、前記第１の材料からなる第３のパターンをマスクとして前記処理基板を加工する工程と、前記第１の材料を除去する工程とを具備することを特徴としている。
【００２７】
また、この発明に係る半導体装置の製造方法は、処理基板上に第１の材料を形成する工程と、レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、前記第1のレジストパターンをマスクとして前記第1の材料を加工する工程と、前記第1のレジストパターンを除去し、前記第1の材料からなる第１のパターンを形成する工程と、前記第1の領域をレジストで覆い、かつ第２の露光を行って前記第２の領域に第2のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、前記第２のレジストパターンを除去して前記第１の材料からなる第２のパターンを形成する工程と、前記第１の材料からなる第２のパターンをマスクとして処理基板を加工する工程と、前記第１の材料を除去する工程とを具備することを特徴としている。
【００２８】
また、この発明に係る半導体装置の製造方法は、処理基板上に第1の材料を形成する工程と、レベンソン型位相シフトマスクを使用して第１の露光を行い、前記第１の材料上の第１の領域に第１のレジストパターンを形成し、かつ第２の領域にレジストを被覆する工程と、前記第１のレジストパターンを細らせて第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記第１の材料を加工する工程と、前記第２のレジストパターンを除去して前記第１の材料からなる第１のパターンを形成する工程と、前記第１の材料からなる第１のパターンを細らせて前記第１の材料からなる第２のパターンを形成する工程と、前記第１の領域にレジストを覆い、かつ第２の露光を行って前記第２の領域に第３のレジストパターンを形成する工程と、前記第３のレジストパターンをマスクとして前記第１の材料を加工する工程と、前記第３のレジストパターンを除去して前記第１の材料からなる第３のパターンを形成する工程と、前記第１の材料からなる第３のパターンをマスクとして処理基板を加工する工程と、前記第１の材料を除去する工程とを具備することを特徴としている。
【００２９】
上記した発明によれば、前記処理基板上に形成した第１の材料（マスク材料膜）、例えばハードマスク材料膜を用いて、２回のリソグラフィー工程（第１、第２の露光）を行って所望の回路パターンを形成するので、従来の半導体装置の製造方法と比較して露光工程数を低減することができ、製造コストを削減することができる。
【００３０】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００３１】
参考例１
本発明の参考例１に係る半導体装置の製造方法について説明する。
【００３２】
この参考例１は、ロジックとメモリを混載したシステムＬＳＩに適用した例である。図１から図９は、レジストスリミング法によるロジック部のＭＯＳトランジスタの各工程における工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【００３３】
即ち、図１に示すように、素子領域１ａおよび素子分離領域１ｂを有するシリコン基板１上の熱酸化法等により、ゲート絶縁膜２を膜厚１〜３ｎｍに形成した後、低圧ＣＶＤ法等により、被加工材料膜（被加工膜）、例えばゲート電極材料膜としてポリシリコン膜３を膜厚１５０〜２００ｎｍに形成する。続いて、前記ポリシリコン膜３上に、スパッタ法等によりマスク材料膜、例えばハードマスク材料膜（第１の材料）としての、例えばＳｉＯＮ膜４を膜厚５０から１００ｎｍに形成する。このハードマスク材料膜４としては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜を単独、若しくは組合わせて用いてもよい。
【００３４】
次いで、前記ＳｉＯＮ膜４上にフォトレジストを回転塗布し、かつ乾燥させた後、第１のリソグラフィー（露光）工程（第１の露光工程）により、前記素子領域１ａおよび前記素子分離領域１ｂ上の前記ＳｉＯＮ膜４上に、レジストパターン（第１のレジストパターン）、例えばゲートレジストパターン５をリソグラフィーの解像限界寸法に形成する（ゲートレジストパターン形成工程）。このとき、レジスト塗布前に塗布型反射防止膜を塗布しても良い。
【００３５】
ここで、前記素子領域１ａ上のゲートレジストパターン部をゲート電極パターン部５ａ、前記素子分離領域１ｂ上のゲートレジストパターン部を配線パターン部５ｂと称する。
【００３６】
次いで、図２に示すように、前記ゲートレジストパターン５をマスクに前記ＳｉＯＮ膜４をＲＩＥ法等によりドライエッチング加工して、ゲート電極パターン部６ａおよび配線パターン部６ｂをもつハードマスクパターン６を形成する（ハードマスク加工工程）。前記塗布型反射防止膜が形成されている時は、このハードマスク加工工程の前に前記反射防止膜加工工程が入る。このハードマスク加工工程において、エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【００３７】
次いで、図３に示すように、前記ゲートレジストパターン５をＯ2アッシング法等により剥離する（レジスト剥離工程）。この工程において、レジスト剥離は、過酸化水素水と硫酸の混合液を単独、若しくは組合わせた剥離液を用いた湿式エッチング法を用いてもよい。
【００３８】
次いで、図４に示すように、前記ハードマスクパターン６を含む前記シリコン基板１上に、フォトレジストを回転塗布し、かつ乾燥させた後、第２のリソグラフィー(露光)工程により、所定パターンを有する耐エッチング材としての第２のレジストパターン７を形成する（スリミングパターン露呈工程）。
【００３９】
この工程では、前記第２のレジストパターン７は、スリミングによって細らせたい部分（例えば、ロジック部のゲート電極パターン部等）を開口７ａさせ、かつスリミングを施したくない部分（例えば、微細スペースパターン部が形成される素子分離領域１ｂ上の配線パターン部、比較的密集度の高いメモリセルパターン部等）を覆うようなパターンに形成される。そして前記開口７ａは、素子領域１ａとの合せずれ余裕を見込んで、素子領域１ａの面積よりやや大きく、例えば数１０ｎｍ程度大きく形成することが望ましい。
【００４０】
また、この工程では、フォトレジストとしては、前記素子分離領域１ｂの形成において用いるフォトレジストと反対のトーンをもつレジスト、例えば素子分離領域１ｂの形成においてポジ型レジストを使用した場合には、ネガ型レジストを、逆にネガ型レジストの場合には、ポジ型レジストを使用すると素子分離領域１ｂの形成工程で用いた素子分離領域形成の露光マスクが利用でき経済的であるため、好ましい。
【００４１】
また、この第２のリソグラフィー工程は、段差パターン（ハードマスクパターン）上でのレジスト形成となるので、平坦化材料を用いた多層レジストプロセスを用いてもよい。
【００４２】
次いで、図５に示すように、前記第２のレジストパターン７をマスクにして、前記第２のレジストパターン７の開口７ａ内に露呈された前記ゲート電極パターン６ａに対してＣＤＥ（Chemical  Dry  Etching）法、やＲＩＥ法等によるドライエッチング法、若しくは湿式エッチング法によるエッチングを施し、図中の破線で示すように、前記開口７ａ内の前記ゲート電極パターン部６ａのみを選択的にスリミング化させてリソグラフィーの解像限界以下のパターン寸法に形成する（ハードマスク電極加工工程）。
【００４３】
この工程において、前記ゲート電極パターン部６ａのエッチングとしてドライエッチングを行なう場合、エッチングガスとしては、例えば、ＣＨＦ3等のフロロカーボン系のガスを用いる。湿式エッチングを行なう場合は、ｈｏｔ  Ｈ3ＰＯ4を用いる。
【００４４】
次いで、図６に示すように、前記第２のレジストパターン７をＯ2アッシング法等により剥離する（レジスト剥離工程）。この工程において、レジスト剥離は、過酸化水素水と硫酸の混合液を単独、若しくは組合わせた剥離液を用いた湿式エッチング法を用いてもよい。
【００４５】
次いで、図７に示すように、前記ハードマスクパターン６をマスクにＲＩＥ法等のドライエッチングにより前記ポリシリコン膜３をエッチング加工して、ゲート電極パターン部８ａと配線パターン部８ｂをもつゲートパターン８を得る（ゲート電極加工工程）。続いて、前記ゲート絶縁膜２をエッチングする。この工程では、前記ポリシリコン膜３のエッチングガスとしては、Ｃｌ2、ＨＢｒ等のハロゲン系ガスを用いる。
【００４６】
次に、図８に示すように、前記ハードマスクパターン６を湿式エッチング法等によりエッチング除去する（ハードマスク剥離工程）。この工程では、エッチング液としては、hot Ｈ3ＰＯ4を用いる。
【００４７】
これにより、図９に示すように、微細ライン寸法が要求される個所（ロジック部のトランジスタのゲート電極パターン部）、例えばゲート電極パターン部８ａは、スリミングにより、リソグラフィー解像限界寸法以下の微細なパターンに形成され、微細スペースが要求される個所（素子分離上のゲートパターン間スペースやメモリセル部）、例えば配線パターン部８ｂは、スリミングより広がらず、リソグラフィーの解像限界の微細スペースに、各々、形成される。
【００４８】
上記の工程後、図示しないが、前記ゲート電極パターン部８ａをマスクに前記シリコン基板１の表面に不純物注入して、トランジスタのソース・ドレイン拡散層（図８の破線で示す）を形成した後、周知の層間絶縁膜形成工程、配線工程等を行うことにより、ＭＯＳトランジスタが完成される。
【００４９】
この参考例１によれば、微細ライン寸法が要求される個所（ロジック部のトランジスタのゲート電極パターン部）にのみを、選択的スリミングを行うことで、スリミングによる微細ゲート電極パターン８ａ（ラインパターン）と、スリミングを施さないことによる微細配線パターン８ｂ（スペースパターン）を形成することが可能で、トランジスタの動作速度等の性能向上とチップのシュリンクを同時に実現することができる。
【００５０】
次に、実際のデザインルールの各項目に照らし合わせて、本参考例１の方法と従来の方法とを比較検証する。
【００５１】
図１０は、実際のゲート（ＧＣ）層／素子領域（ＡＡ）層のパターンレイアウトとデザインルールの項目を示す。なお、図１０は、従来の方法と本参考例１による転写後のパターン平面形状を示している。
【００５２】
図中、記号のＡ０はトランジスタのゲート長で、このゲート長のデザインルールは、本参考例１においても、従来の方法と同等のルールが設定でき、スリミングによるゲート長の微細化によって高性能のトランジスタが実現できる。Ａ１は素子分離領域上の配線パターン幅で、この個所については、本参考例１に比べて従来の方法ではスリミングが施されるため、微細なパターンになる。しかしながらＡ１に関する部位のチップサイズに与えるインパクトは、ゲートコンタクトフリンジが決定する場合が多く、このゲートコンタクトフリンジはゲートーコンタクト合わせ余裕によって決まるため、ある程度のゲートコンタクトフリンジがＡ１とは独立に必要である。即ち、Ａ１の設計値が微細になってもチップサイズに与えるインパクトは小さい。
【００５３】
また、ゲート間のスペースＢ０Ａおよび素子分離領域を横切るゲートのスペースＢ０Ｂのルールは、本参考例１でも従来の方法でも同じ値となる。ゲート配線パターンのスペースＢ１は、本参考例１ではリソグラフィーの解像限界寸法まで小さくすることができ、チップサイズ縮小に対するインパクトが大きい。Ｃはトランジスタのエンドキャップと呼ばれるもので、この個所はラインショートニングと合わせずれによりゲート端がＡＡ上に乗りあがるのを防ぐためにある程度の領域（面積）を確保しておく必要がある。即ち、従来の方法では素子分離領域上のスリミングを見込んでスリミング前は点線の領域でパターニングしておく必要があり、この領域は本参考例１のパターニングされる領域よりも大きくなる。そのため、従来の方法では、リソグラフィー段階における素子分離領域上のスペース（図中のＧａｐ）をレジスト形成時でのショートを避けるため、ある程度大きく設定する必要があり、チップ縮小に不利となる。このことは、ゲート配線パターンとＡＡとの間隔Ｅについても同様である（ＥのルールはＧＣ−ＡＡ合わせ余裕で決定されるため）。ゲートとＡＡの距離Ｄのルールは、従来の方法でも本参考例１でも同じ値となる。ゲートの最小島領域Ｆは従来の方法が微細なパターンが形成可能であるが、島パターンが小さくなってもスペースが小さくできなければチップサイズ縮小にインパクトを与えない。
【００５４】
以上のように、Ａ０，Ｂ０Ａ，Ｂ０Ｂ，Ｄ，Ｆのルールについては、従来の方法、本参考例１とも差が無く、Ａ１、Ｂ１、Ｃ，Ｅについては、本参考例１の方が従来法よりもチップ面積縮小に対して有利であり、総合的に本参考例１がチップ面積縮小に対して優れていることが明らかである。
【００５５】
また、本参考例１によれば、素子領域上のパターンに対しては、スリミングを施し、素子分離領域上のパターンに対しては、スリミングを施さないので、前記第２の露光工程で転写される前記第２のレジストパターン７は、前記素子領域１ａの反転パターンとなる。その場合、前記素子領域１ａと前記第２のレジストパターン７との合わせずれ余裕を見込み、前記第２の露光工程で転写される第２のレジストパターン７の開口７ａは、前記素子領域１ａの面積よりもやや大きく形成することもできる。更にこの場合、前記第２の露光工程に素子分離領域形成において用いたレジストとトーン（ポジ型、若しくはネガ型）と反対のトーンのレジストを用いると、前記第２の露光工程に用いるマスクは素子分離領域形成に用いるマスクと同一のものが使用でき経済的である。
【００５６】
また、本参考例１においては、メモリセル部は、スリミングが施されないように、第２のレジストパターンによりマスクしているので、第１の露光工程によるリソグラフィーの解像限界寸法を維持する。そのため、比較的大規模なメモリセルが搭載されるシステムＬＳＩにおいても、従来のように、チップ面積を増加させることはない。
【００５７】
また、本参考例１の半導体装置によれば、ゲート長がスリミングによりリソグラフィーの解像限界以下の寸法にできるため、トランジスタの動作速度等の高性能化が図れる。
【００５８】
参考例２
次に、本発明の参考例２に係る半導体装置の製造方法について図１１から図１５を用いて説明する。本参考例２も、参考例１と同様に、ロジックとメモリを混載したシステムＬＳＩに適用して例であるが、本参考例２では、ゲート電極加工後にハードマスクを剥離せずにそのまま残存させ、該ハードマスクをソース・ドレイン拡散層とのセルフアラインコンタクトに利用するようにものである。
【００５９】
図１１は、レジストスリミング法によるゲート電極加工工程を示す工程平面図および該平面図のＸ−Ｘ’線に沿う工程断面図、図１２から図１５は、セルフアラインコンタクト形成までの各製造工程の工程断面図である。即ち、本参考例２では、まず、上記参考例１と同様に、ゲートレジストパターン形成工程、ハードマスク加工工程、レジスト剥離工程、反転リソグラフィー工程、ハードマスクスリミング工程、ゲート電極加工工程およびレジスト剥離工程を、順次、経て、図１１に示すような、シリコン基板１の素子領域１ａ上に、スリミングによってリソグラフィー解像限界寸法以下に形成された微細なゲート電極パターン部（ラインパターン）８ａを有し、かつ素子分離領域１ｂ上に、スリミングが施されなかった微細配線パターン部（スペースパターン部）８ｂを有するゲートパターン８を得る（ゲート電極加工工程）。
【００６０】
次いで、図１２に示すように、前記シリコン基板１上に最終的にゲート側壁膜となる、例えばＳｉ3Ｎ4膜をＣＶＤ法等により膜厚２５〜１００ｎｍに堆積した後、ＲＩＥ法等によりエッチングして前記ハードマスクパターン６ａおよび前記ゲート電極パターン８ａ側壁にゲート側壁膜２０を形成する（側壁絶縁膜形成工程）。この工程では、エッチングガスとしては、Ｃｌ2，ＨＢｒ等のハロゲン系のガスを用いる。
【００６１】
次いで、図１３に示すように、前記ゲート電極パターン８ａを含む前記シリコン基板１上にＣＶＤ法等により酸化膜等の層間絶縁膜２１を膜厚０，５μｍ〜２．０μｍに堆積（層間絶縁膜形成工程）後、前記層間絶縁膜２１上面をＣＭＰ（Chemical  Mechanical  Polishing）法により平坦化する(層間絶縁膜平坦化工程)。続いて、前記層間絶縁膜２１上にコンタクト形成用のレジストパターン２２を形成する（コンタクトレジスト形成工程）。
【００６２】
次いで、図１４に示すように、前記レジストパターン２２をマスクにＲＩＥ法等で前記層間絶縁膜２１をエッチング除去して前記シリコン基板１表面のソース・ドレイン拡散層２３に達するコンタクト孔２４を形成する（層間絶縁膜エッチング工程）。この工程では、エッチングガスとしては、ＣｘＦｘ等のフロロカーボン系のガスを用い、層間絶縁膜２１とゲート側壁膜２０とのエッチング選択比によってコンタクト孔２４を形成する。
【００６３】
次いで、図１５に示すように、前記レジストパターンを酸素アッシング法等により剥離（レジスト剥離工程）した後、ポリシリコン等の電極材料をＣＶＤ法等により前記コンタクト孔２４を埋め込むように堆積させ、例えば不要な部分の電極材料を除去して前記コンタクト孔２４内に埋め込みコンタクト２５を形成する（コンタクト形成工程）。
【００６４】
この参考例２によれば、上記参考例１と同様なスリミングによる微細ラインパターンと、スリミングを行なわないことによる微細スペースパターンを形成することが可能である。また、ゲート電極パターンがリソグラフィーの解像限界以下の寸法に形成されているので、トランジスタの動作速度等の性能向上が図れる。しかも、トランジスタの性能向上とチップのシュリンクを同時に実現することができる効果の他に、次のような効果が得られる。
【００６５】
即ち、前記ハードマスクパターン６aを前記ゲート電極パターン８ａ上に残しておき、前記層間絶縁膜（ＳｉＯ2）２１と前記ハードマスクパタン６ａとのエッチング選択比によって、コンタクト孔２４の形成を行うことにより、前記ゲート電極パターン部８ａを保護して、かつ前記コンタクト孔２４を自己整合的に形成できるので、製造工程を簡略化できる。
【００６６】
参考例３
次に、本発明の参考例３に係る半導体装置の製造方法について図１６から図２１を用いて説明する。本参考例３も、参考例１と同様に、ロジックとメモリを混載したシステムＬＳＩに適用した例であるが、本参考例３では、ハードマスクに代えて多層レジストプロセスを用いたことを特徴としている。
【００６７】
図１６から図２１は、その製造工程を示す工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。即ち、参考例３では、まず、図１６に示すように、素子領域３１ａおよび素子分離領域３１ｂを有するシリコン基板３１の表面にゲート絶縁膜３２、被加工膜、例えばゲート電極材料膜としてのポリシリコン膜３３を、順次、堆積した後、前記ポリシリコン膜３３上に多層レジスト膜３４を形成する。
【００６８】
そして、前記多層レジスト膜３４は、前記ポリシリコン膜３３上に形成されるカーボン、若しくはノボラック系レジスト等の有機膜からなる下層膜３４1と、前記下層膜３４1上に形成されるＳＯＧ（Spin  on  Glass）、ＳｉＯ2等の中間膜３４2と、前記中間膜３４2上に形成されるフォトレジスト膜３４3とから構成され、前記下層膜３４1および前記中間膜３４2は、光学的反射防止膜としての機能を有する。また、前記下層膜３４1、又は前記中間膜３４2は、被加工膜のエッチング加工のためのマスク材として機能する。また、前記下層膜３４1、前記中間膜３４2および前記フォトレジスト膜３４3は、例えば回転塗布後、乾燥させることにより形成され、前記下層膜３４1は、膜厚０．５μｍ程度に形成され、前記中間膜３４2は、膜厚１０ｎｍ程度に形成され、前記フォトレジスト膜３４3は、膜厚０．２μｍ程度に形成される。
【００６９】
次いで、第１のリソグラフィー（露光）工程により、前記フォトレジスト膜３４3をパターニングして前記素子領域３１ａおよび前記素子分離領域３１ｂ上に、ゲートレジストパターン３５をリソグラフィーの解像限界寸法に形成する（ゲートレジストパターン形成工程）。ここで、前記素子領域３１ａ上のゲートレジストパターン部をゲート電極パターン部３５ａ、前記素子分離領域３１ｂ上のゲートレジストパターン部を配線パターン部３５ｂと称する。
【００７０】
次いで、図１７に示すように、前記ゲートレジストパターン３５をマスクに前記反射防止膜、即ち前記中間膜３４2および前記下層膜３４1を、順次、ＣＤＥ法等のドライエッチングによりパターニングして、中間膜パターン３６および下層膜パターン３７を形成する（反射防止膜加工工程）。この工程では、前記中間膜３４2のエッチングガスとしては、ＣＨＦ3／Ｏ2等のフロロカーボン系のガスを用い、前記下層膜３４1のエッチングガスとしては、例えばノボラック系レジストの場合には、Ｎ2／Ｏ2の混合ガスを用いる。また、前記中間膜パターン３６および前記ゲート下層膜パターン３７は、いずれも、ゲート電極パターン部３６ａ、３７ａおよび配線パターン部３６ｂ、３７ｂを有する。なお、前記下層膜パターン３７のパターニングの際に、前記フォトレジスト膜パターン３５および前記中間膜パターン３６は、膜減りして最終的には消滅してなくなる。従って、前記下層膜パターン３７が、後述するポリシリコン膜のエッチング加工の際のマスクパターンとして機能することになる。
【００７１】
次いで、図１８に示すように、上記参考例１と同様に、前記下層膜パターン３７を含む前記シリコン基板３１上に、フォトレジストを回転塗布し、かつ乾燥させた後、第２のリソグラフィー(露光)工程により、前記下層膜パターン３７の前記ゲート電極パターン部３７ａを開口３８ａ内に露出し、かつ前記配線パターン部３７ｂを被覆するような所定パターンを有する耐エッチング材としての第２のレジストパターン３８を形成する（スリミングパターン露呈工程）。
【００７２】
この工程では、前記第２のレジストパターン３８は、後述の前記下層膜パターン３７のエッチングによるスリミング工程において、耐エッチング性を有する選択比のものを用いる。また、前記開口３８ａは、素子領域との合せずれ余裕を見込んで、素子領域面積よりやや大きく、例えば数１０ｎｍ程度大きく形成することが望ましい。また、フォトレジストとしては、前記素子分離領域の形成において用いるフォトレジストと反対のトーンをもつレジスト、例えば素子分離領域の形成においてポジ型レジストを使用した場合には、ネガ型レジストを、逆にネガ型レジストの場合には、ポジ型レジストを使用すると素子分離領域の形成工程で用いた素子分離領域形成の露光マスクが利用でき経済的であるため、好ましい。
【００７３】
また、この第２のリソグラフィー工程は、段差パターン（ハードマスクパターン）上でのレジスト形成となるので、平坦化材料（平坦化膜）を用いた多層レジストプロセスを用いてもよい。
【００７４】
次いで、図１９に示すように、前記第２のレジストパターン３８をマスクにして、前記第２のレジストパターン３８の開口３８ａ内に露呈された前記下層膜パターン３７のゲート電極パターン部３７ａに対してＣＤＥ法等による等方的エッチングを施し、図中の破線で示すように、前記開口３８ａ内の前記ゲート電極パターン部３７ａのみを選択的にスリミング化させてリソグラフィーの解像限界以下のパターン寸法に形成する（下層膜スリミング加工工程）。この工程において、前記下層膜パターン部３７ａのエッチングガスとしては、例えば、Ｎ2／Ｏ2の混合ガスを用いる。
【００７５】
次いで、図２０に示すように、前記下層膜パターン３７をマスクにＲＩＥ法等のドライエッチングにより前記ポリシリコン膜３３をエッチング加工して、ゲート電極パターン部３９ａと配線パターン部３９ｂをもつゲートパターン３９を得る（ゲート電極加工工程）。続いて、前記ゲート絶縁膜３２をエッチングする。この工程において、前記ポリシリコン膜３３のエッチングガスとしては、Ｃｌ2、ＨＢｒ等のハロゲン系ガスを用いる。
【００７６】
次に、図２１に示すように、前記下層膜パターン３７をＯ2アッシング法等により剥離する（下層膜剥離工程）。
【００７７】
これにより、微細ライン寸法が要求される個所（ロジック部のトランジスタのゲート電極パターン部）、例えばゲート電極パターン部３９ａは、スリミングにより、リソグラフィー解像限界寸法以下の微細なパターンに形成され、微細スペースが要求される個所（素子分離上のゲートパターン間スペースやメモリセル部）、例えば配線パターン部３９ｂは、スリミングされず、リソグラフィーの解像限界寸法をもつ微細スペースに、各々、形成される。
【００７８】
上記の工程後、図示しないが、前記ゲート電極パターン部３９ａをマスクに前記シリコン基板３１の表面に不純物注入して、トランジスタのソース・ドレイン拡散層（図２１中の破線）を形成した後、周知の層間絶縁膜形成工程、配線工程等を行うことにより、ＭＯＳトランジスタが完成される。
【００７９】
この参考例３によれば、上記参考例による効果の他に、第１のレジストパターン３５となるフォトレジスト膜３４3は、膜厚１０ｎｍ程度の薄い中間膜３４2をパターニングするに必要な膜厚でよく、例えば従来の場合、０．４μｍおよび参考例１の場合、０．３μｍに比べて薄くできるため、解像度の向上により、パターンの加工精度が向上する。また、このためトランジスタの性能をより向上できる。
【００８０】
参考例４
次に、本発明の参考例４に係る半導体装置の製造方法について図２２から図２７を用いて説明する。図において、前記参考例３と同一の機能および構成を有する構成要素部分には、同一符号を付して詳しい説明を省略する。
【００８１】
本参考例４と上記参考例３とが異なる点は、スリミング工程で、上記参考例３では、下層膜パターンに対してスリミングを行ったが、本参考例４では、中間膜パターンに対してスリミングを行う点で異なるものである。
【００８２】
即ち、まず、図２２に示すように、素子領域３１ａおよび素子分離領域３１ｂを有するシリコン基板３１の表面にゲート絶縁膜３２、ポリシリコン膜３３を堆積し、続いて、多層レジスト膜３４としての下層膜３４1、中間膜３４2およびフォトレジスト膜３４3を順次、堆積した後、第１のリソグラフィー（露光）工程により、前記フォトレジスト膜３４3をパターニングして前記素子領域３１ａ上にゲート電極パターン部３５ａを、前記素子分離領域３１ｂ上に配線パターン部３５ｂを有するゲートレジストパターン３５をリソグラフィーの解像限界寸法に形成する（ゲートレジストパターン形成工程）。
【００８３】
次いで、図２３に示すように、前記ゲートレジストパターン３５をマスクに前記中間膜３４2をＲＩＥ法等によりドライエッチングして、前記素子領域３１ａ上にゲート電極パターン部３６ａを有し、かつ素子分離領域３１ｂ上に配線パターン部３６ｂを有する中間膜パターン３６を形成する（反射防止膜加工工程）。この工程では、前記中間膜３４2のエッチングガスとしては、ＣＨＦ3／Ｏ2の混合ガス等のフロロカーボン系のガスを用いる。
【００８４】
次いで、前記中間膜パターン３６上の前記フォトレジストパターン３５をＯ2アッシングにより剥離（レジスト膜剥離工程）した後、図２４に示すように、上記参考例３と同様に、第２のリソグラフィー(露光)工程により、前記中間膜パターン３６の前記ゲート電極パターン部３６ａを開口内に露出し、かつ前記配線パターン部３６ｂを被覆するような所定パターンを有する耐エッチング材としての第２のレジストパターン３８を形成する（スリミングパターン露呈工程）。ここで、前記第２のレジストパターン３８は、後述の前記中間膜パターン３６のエッチングによるスリミング工程において、耐エッチング性を有する選択比のものを用いる。
【００８５】
また、前記開口３８ａは、素子領域との合せずれ余裕を見込んで、素子領域面積よりやや大きく、例えば数１０ｎｍ程度大きく形成することが望ましい。また、フォトレジストとしては、前記素子分離領域の形成において用いるフォトレジストと反対のトーンをもつレジスト、例えば素子分離領域の形成においてポジ型レジストを使用した場合には、ネガ型レジストを、逆にネガ型レジストの場合には、ポジ型レジストを使用すると素子分離領域の形成工程で用いた素子分離領域形成の露光マスクが利用でき経済的であるため、好ましい。
【００８６】
また、この第２のリソグラフィー工程は、段差パターン（ハードマスクパターン）上でのレジスト形成となるので、平坦化材料を用いた多層レジストプロセスを用いてもよい。
【００８７】
次いで、図２５に示すように、前記第２のレジストパターン３８をマスクにして、前記第２のレジストパターン３８の開口３８ａ内に露呈された前記中間膜パターン３６ａに対してＣＤＥ法等による等方的エッチングを施し、図中の破線で示すように、前記開口３８ａ内の前記中間膜パターン部３６ａのみを選択的にスリミング化させてリソグラフィーの解像限界以下のパターン寸法に形成する（中間膜スリミング加工工程）。この工程において、前記中間膜パターン部３６ａのエッチングガスとしては、例えば、ＣＨＦ3／Ｏ2の混合ガス等のフロロカーボン系のガスを用いる。
【００８８】
次いで、図２６に示すように、前記中間膜パターン３６をマスクに用いてＲＩＥ法等のドライエッチングにより前記下層膜３４1をエッチング加工し、更に前記ポリシリコン膜３３をエッチング加工して、ゲート電極パターン部３９ａと配線パターン部３９ｂをもつゲートパターン３９を得る（ゲート電極加工工程）。続いて、前記ゲート絶縁膜３２をエッチングする。前記中間膜のエッチングガスとしては、Ｎ2／Ｏ2の混合ガスを用い、前記ポリシリコン膜３３のエッチングガスとしては、Ｃｌ2、ＨＢｒ等のハロゲン系ガスを用いる。前記中間膜パターン３６は、前記ポリシリコン膜３３のエッチングの際、膜減りして最終的に消滅してなくなる。
【００８９】
次に、図２７に示すように、前記下層膜パターン３７をＯ2アッシング法等により剥離する（下層膜剥離工程）。これにより、微細ライン寸法が要求される個所（ロジック部のトランジスタのゲート電極パターン部）、例えばゲート電極パターン部３９ａは、スリミングにより、リソグラフィー解像限界寸法以下の微細なパターンに形成され、微細スペースが要求される個所（素子分離上のゲートパターン間スペースやメモリセル部）、例えば配線パターン部３９ｂは、スリミングされず、リソグラフィーの解像限界寸法の微細スペースに、各々、形成される。
【００９０】
上記の工程後、図示しないが、前記ゲート電極パターン部３９ａをマスクに前記シリコン基板３１の表面に不純物注入して、トランジスタのソース・ドレイン拡散層（図２７中の破線）を形成した後、周知の層間絶縁膜形成工程、配線工程等を行うことにより、ＭＯＳトランジスタが完成される。
【００９１】
この参考例４によれば、上記参考例３と同様に、第１のレジストが薄くでき、解像度が向上するため、パターンの加工精度が向上し、トランジスタの性能をより向上できる。
【００９２】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法を、図２８〜図３６を用いて以下に説明する。図２８〜図３６は、半導体装置のゲート層パターン形成のフロー断面図および平面図を示す。
【００９３】
本実施の形態１では、レベンソン型位相シフトマスクを使用した第1の露光によりLogic Gate部のゲートパターンを形成し、トリムマスクを使用した第2の露光によりDRAM Cell部および配線部となる素子分離部のパターンを形成するものである。ゲートパターンおよび配線パターンを形成する工程では、レジストとゲート電極材との間にハードマスク材料膜となる絶縁膜を形成する。そして、Logic Gate部のレジストパターンに対してスリミングを行うものである。
【００９４】
先ず、図２８に示すように、熱酸化法等によりシリコン基板（処理基板）４０上に素子分離部を形成する。これにより、Logic Gate部（第１の領域、例えばトランジスタのゲート領域）、DRAM Cell部（第２の領域、例えばメモリセル部）およびSiO2からなる素子分離部（第２の領域）が形成される。
【００９５】
次に、低圧ＣＶＤ法等により、被加工材料膜であるゲート電極材料膜４１として、膜厚１５０〜２００ｎｍのポリシリコン膜を形成する。
【００９６】
次に、ポリシリコン膜からなるゲート電極材膜４１上に、スパッタ法等によりハードマスク材料膜（第１の材料）４２としての膜厚５０〜１００ｎｍのＳｉＯＮ膜を形成する。このハードマスク材料膜４２としては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜等を単独、若しくは組合せて用いてもよい。
【００９７】
次に、ハードマスク材料膜４２上にフォトレジスト（レジスト）を回転塗布し、かつ乾燥させる。
【００９８】
次に、レベンソン型位相シフトマスクを使用して、第１のリソグラフィー工程（第１の露光）によりLogic Gate部にレジストパターン（第１のレジストパターン）を形成する。これは、リソグラフィーの解像限界寸法で形成する（ゲートレジストパターン形成工程）。このとき、レジスト塗布前に塗布型反射防止膜を塗布しても良い。
【００９９】
次に、図２９に示すように、Logic Gate部のレジストパターンに対してドライエッチング等でスリミングを行い、より微細なレジストパターン（第２のレジストパターン）を形成する。このレジストパターンのフォトレジストとしては、DRAM Cell部および素子分離部に形成するフォトレジストと反対のトーンをもつフォトレジスト、例えば、DRAM Cell部および素子分離部に形成するフォトレジストとしてポジ型レジストを用いた場合には、Logic Gate部にはネガ型レジストを用い、逆に、DRAM Cell部および素子分離部に形成するフォトレジストとしてネガ型レジストを使用した場合には、Logic Gate部にはポジ型レジストを使用する。これにより、DRAM Cell部および素子分離部のフォトレジストの形成工程で用いた露光マスクが利用でき経済的であるため好ましい。
【０１００】
次に、図３０に示すように、レジストパターンをマスク材として、ＲＩＥ(Reactive Ion Etching)法等によりLogic Gate部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターン（第１のパターン）を形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１０１】
その後、図３１に示すように、Ｏ2アッシング法等によりフォトレジスト４３の剥離を行う。これにより、ハードマスクパターン（第１のパターン）が露出する。（レジスト剥離工程）。フォトレジスト４３の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１０２】
次に、図３２に示すように、トリムマスクを使用して、Logic Gate部のハードマスクパターンをフォトレジスト（レジスト）４４で覆い、かつ、第２のリソグラフィー工程（第２の露光）によりDRAM Cell部および素子分離部にフォトレジストのパターン（第３のレジストパターン）４４を形成する。
【０１０３】
次に、図３３に示すように、Logic Gate部のレジスト４４をマスク材として、DRAM Cell部および素子分離部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターンを形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１０４】
その後、図３４に示すように、アッシング法等によりレジスト４４の剥離を行う。（レジスト剥離工程）。レジスト４４の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１０５】
次に、図３５に示すように、ＲＩＥ法等によりハードマスク材料膜４２のパターンをマスク材としてゲート電極材膜４１をエッチングする。これにより、ゲート電極パターンおよび配線パターンをもつハードマスクパターン（第２のパターン）を形成する。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１０６】
その後、図３６に示すように、湿式エッチング法等によりハードマスクパターンであるハードマスク材料膜４２を剥離する（ハードマスク剥離工程）。エッチング液としては、hot  Ｈ3ＰＯ4を用いる。これにより、半導体装置のゲート電極パターンおよび配線パターンが形成される。
【０１０７】
以上説明したように、実施の形態１に係る半導体装置の製造方法によれば、２回のリソグラフィー工程（第１、第２の露光）により、所望の回路パターンを形成することができるので、従来の半導体装置の製造方法と比較して露光工程数を低減することができ、製造コストを削減することができる。
【０１０８】
これに対して、従来の半導体装置の製造方法では、すなわちハードマスク材料膜４２を介さないプロセスを用いて半導体装置の回路パターンを形成しようとする場合、レベンソン型位相シフトマスクを使用したLogic Gate部に関する第1の露光と、トリムマスクを使用したLogic Gate部および素子分離部に関する第2の露光と、さらにスリミングプロセスを経た後のDRAM Cell部に関する第3の露光が必要となる。
【０１０９】
なお、実施の形態１に係る半導体装置の製造方法において、ハードマスク材料膜としては、SiON、Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれか1つ、あるいはそれらの組み合わせを用いてもよい。
【０１１０】
また、レベンソン型位相シフトマスクを使用した第１の露光、およびトリムマスクを使用した第２の露光によるレジストパターンの形成には、ハードマスク材料膜上に直接形成する場合、および反射防止膜上に形成する場合、また多層レジストマスクプロセスによって形成する場合のいずれでもよい。
【０１１１】
また、トリムマスクとしては、クロムマスク、あるいは、ハーフトーンマスクであり、ハーフトーンマスクを使用した方が半導体装置のDRAM Cell部において、より高解像度の回路パターンを得ることができる。
【０１１２】
実施の形態２
本発明の実施の形態２に係る半導体装置の製造方法を、図３７〜図４５を用いて以下に説明する。図３７〜図４５は、半導体装置のゲート層パターン形成のフロー断面図および平面図を示す。
【０１１３】
本実施の形態２では、レベンソン型位相シフトマスクを使用した第1の露光によりLogic Gate部のゲートパターンを形成し、トリムマスクを使用した第2の露光によりDRAM Cell部および配線部となる素子分離部のパターンを形成するものである。ゲートパターンおよび配線パターンを形成する工程では、レジストとゲート電極材との間にハードマスク材料膜となる絶縁膜を形成する。そして、Logic Gate部のハードマスク材料膜のパターンに対してスリミングを行うものである。
【０１１４】
先ず、図３７に示すように、熱酸化法等によりシリコン基板（処理基板）４０上に素子分離部を形成する。これにより、Logic Gate部（第１の領域、例えばトランジスタのゲート領域）、DRAM Cell部（第２の領域、例えばメモリセル部）およびSiO2からなる素子分離部（第２の領域）が形成される。
【０１１５】
次に、低圧ＣＶＤ法等により、被加工材料膜であるゲート電極材料膜４１として、膜厚１５０〜２００ｎｍのポリシリコン膜を形成する。
【０１１６】
次に、ポリシリコン膜からなるゲート電極材膜４１上に、スパッタ法等によりハードマスク材料膜（第１の材料）４２としての膜厚５０〜１００ｎｍのＳｉＯＮ膜を形成する。このハードマスク材料膜４２としては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜等を、単独若しくは組合せて用いてもよい。
【０１１７】
次に、ハードマスク材料膜４２上にフォトレジスト（レジスト）を回転塗布し、かつ乾燥させる。
【０１１８】
次に、レベンソン型位相シフトマスクを使用して、第１のリソグラフィー工程（第１の露光）によりLogic Gate部にレジストパターン（第１のレジストパターン）を形成する。これは、リソグラフィーの解像限界寸法で形成する（ゲートレジストパターン形成工程）。このとき、レジスト塗布前に塗布型反射防止膜を塗布しても良い。
【０１１９】
次に、図３８に示すように、レジストパターンをマスク材として、ＲＩＥ法等によりLogic Gate部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターン（第１のパターン）を形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１２０】
その後、図３９に示すように、Ｏ2アッシング法等によりフォトレジスト４３の剥離を行う。これにより、ハードマスクパターン（第１のパターン）が露出する。（レジスト剥離工程）。フォトレジスト４３の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１２１】
次に、図４０に示すように、Logic Gate部のハードマスク材料膜のパターンに対してドライエッチング等でスリミングを行い、より微細なハードマスク材料膜のパターン（第２のパターン）を形成する。
【０１２２】
次に、図４１に示すように、トリムマスクを使用して、Logic Gate部のハードマスクパターンをレジスト４４で覆い、かつ、第２のリソグラフィー工程（第２の露光）によりDRAM Cell部および素子分離部にレジストパターン４４（第２のレジストパターン）を形成する。
【０１２３】
次に、図４２に示すように、Logic Gate部のレジスト４４をマスク材として、DRAM Cell部および素子分離部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターンを形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１２４】
その後、図４３に示すように、アッシング法等によりフォトレジスト４４の剥離を行う。（レジスト剥離工程）。フォトレジスト４４の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１２５】
次に、図４４に示すように、ＲＩＥ法等によりハードマスク材料膜４２のパターン（第３のパターン）をマスク材としてゲート電極材膜４１をエッチングする。これにより、ゲート電極パターンおよび配線パターンをもつハードマスクパターンを形成する。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１２６】
その後、図４５に示すように、湿式エッチング法等によりハードマスクパターンであるハードマスク材料膜４２を剥離する（ハードマスク剥離工程）。エッチング液としては、hot  Ｈ3ＰＯ4を用いる。これにより、半導体装置の電極パターンおよび配線パターンが形成される。
【０１２７】
以上説明したように、実施の形態２に係る半導体装置の製造方法によれば、２回のリソグラフィー工程（第１、第２の露光）により、所望の回路パターンを形成することができるので、従来の半導体装置の製造方法と比較して露光工程数を低減することができ、製造コストを削減することができる。
【０１２８】
これに対して、従来の半導体装置の製造方法では、すなわちハードマスク材料膜４２を介さないプロセスを用いて半導体装置の回路パターンを形成しようとする場合、レベンソン型位相シフトマスクを使用したLogic Gate部に関する第1の露光と、トリムマスクを使用したLogic Gate部および素子分離部に関する第2の露光と、さらにスリミングプロセスを経た後のDRAM Cell部に関する第3の露光が必要となる。
【０１２９】
なお、実施の形態２に係る半導体装置の製造方法において、ハードマスク材料膜としては、SiON、Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれか1つ、あるいはそれらの組み合わせを用いてもよい。
【０１３０】
また、レベンソン型位相シフトマスクを使用した第１の露光、およびトリムマスクを使用した第２の露光によるレジストパターンの形成には、ハードマスク材料膜上に直接形成する場合、および反射防止膜上に形成する場合、また多層レジストマスクプロセスによって形成する場合のいずれでもよい。
【０１３１】
また、トリムマスクとしては、クロムマスク、あるいはハーフトーンマスクであり、ハーフトーンマスクを使用した方が半導体装置のDRAM Cell部において、より高解像度の回路パターンを得ることができる。
【０１３２】
実施の形態３
本発明の実施の形態３に係る半導体装置の製造方法を、図４６〜図５３を用いて以下に説明する。図４６〜図５３は、半導体装置のゲート層パターン形成のフロー断面図および平面図を示す。
【０１３３】
本実施の形態３では、レベンソン型位相シフトマスクを使用した第1の露光によりLogic Gate部のゲートパターンを形成し、トリムマスクを使用した第2の露光によりDRAM Cell部および配線部となる素子分離部のパターンを形成するものである。ゲートパターンおよび配線パターンを形成する工程では、レジストとゲート電極材との間にハードマスク材料膜となる絶縁膜を形成する。また、実施の形態１，２，４，５の場合と異なり、本実施の形態３では、レジストパターンおよびハードマスク材料膜のパターンのいずれに対してもスリミングを行わない。
【０１３４】
先ず、図４６に示すように、熱酸化法等によりシリコン基板（処理基板）４０上に素子分離部を形成する。これにより、Logic Gate部（第１の領域、例えばトランジスタのゲート領域）、DRAM Cell部（第２の領域、例えばメモリセル部）およびSiO2からなる素子分離部（第２の領域）が形成される。
【０１３５】
次に、低圧ＣＶＤ法等により、被加工材料膜であるゲート電極材料膜４１として、膜厚１５０〜２００ｎｍのポリシリコン膜を形成する。
【０１３６】
次に、ポリシリコン膜からなるゲート電極材膜４１上に、スパッタ法等によりハードマスク材料膜（第１の材料）４２としての膜厚５０〜１００ｎｍのＳｉＯＮ膜を形成する。このハードマスク材料膜４２としては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜等を、単独若しくは組合せて用いてもよい。
【０１３７】
次に、ハードマスク材料膜４２上にフォトレジストを回転塗布し、かつ乾燥させる。
【０１３８】
次に、レベンソン型位相シフトマスクを使用して、第１のリソグラフィー工程（第１の露光）によりLogic Gate部にレジストパターン（第１のレジストパターン）を形成する。これは、リソグラフィーの解像限界寸法で形成する（ゲートレジストパターン形成工程）。このとき、レジスト塗布前に塗布型反射防止膜を塗布しても良い。
【０１３９】
次に、図４７に示すように、レジストパターンをマスク材として、ＲＩＥ法等によりLogic Gate部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターン（第１のパターン）を形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１４０】
その後、図４８に示すように、Ｏ2アッシング法等によりフォトレジスト４３の剥離を行う。これにより、ハードマスクパターン（第１のパターン）が露出する。（レジスト剥離工程）。フォトレジスト４３の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１４１】
次に、図４９に示すように、トリムマスクを使用して、Logic Gate部のハードマスクパターンをレジスト４４で覆い、かつ、第２のリソグラフィー工程（第２の露光）によりDRAM Cell部および素子分離部にレジストパターン（第２のレジストパターン）４４を形成する。
【０１４２】
次に、図５０に示すように、Logic Gate部のレジスト４４をマスク材として、DRAM Cell部および素子分離部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターン（第２のパターン）を形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１４３】
その後、図５１に示すように、アッシング法等によりフォトレジスト４４の剥離を行う。（レジスト剥離工程）。フォトレジスト４４の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１４４】
次に、図５２に示すように、ＲＩＥ法等によりハードマスク材料膜４２のパターンをマスク材としてゲート電極材膜４１をエッチングする。これにより、ゲート電極パターンおよび配線パターンをもつハードマスクパターンを形成する。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１４５】
その後、図５３に示すように、湿式エッチング法等によりハードマスクパターンであるハードマスク材料膜４２を剥離する（ハードマスク剥離工程）。エッチング液としては、hot  Ｈ3ＰＯ4を用いる。これにより、半導体装置の電極パターンおよび配線パターンが形成される。
【０１４６】
以上説明したように、実施の形態３に係る半導体装置の製造方法によれば、２回のリソグラフィー工程（第１、第２の露光）により、所望の回路パターンを形成することができるので、従来の半導体装置の製造方法と比較して露光工程数を低減することができ、製造コストを削減することができる。
【０１４７】
これに対して、従来の半導体装置の製造方法では、すなわちハードマスク材料膜４２を介さないプロセスを用いて半導体装置の回路パターンを形成しようとする場合、レベンソン型位相シフトマスクを使用したLogic Gate部に関する第1の露光と、トリムマスクを使用したLogic Gate部および素子分離部に関する第2の露光と、さらにスリミングプロセスを経た後のDRAM Cell部に関する第3の露光が必要となる。
【０１４８】
なお、実施の形態３に係る半導体装置の製造方法において、ハードマスク材料膜としては、SiON、Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれか1つ、あるいはそれらの組み合わせを用いてもよい。
【０１４９】
また、レベンソン型位相シフトマスクを使用した第１の露光、およびトリムマスクを使用した第２の露光によるレジストパターンの形成には、ハードマスク材料膜上に直接形成する場合、および反射防止膜上に形成する場合、また多層レジストマスクプロセスによって形成する場合のいずれでもよい。
【０１５０】
また、トリムマスクとしては、クロムマスク、あるいはハーフトーンマスクであり、ハーフトーンマスクを使用した方が半導体装置のDRAM Cell部において、より高解像度の回路パターンを得ることができる。
【０１５１】
実施の形態４
本発明の実施の形態４に係る半導体装置の製造方法を、図５４〜図６３を用いて以下に説明する。図５４〜図６３は、半導体装置のゲート層パターン形成のフロー断面図および平面図を示す。
【０１５２】
本実施の形態４では、レベンソン型位相シフトマスクを使用した第1の露光によりLogic Gate部のゲートパターンを形成し、トリムマスクを使用した第2の露光によりDRAM Cell部および配線部となる素子分離部のパターンを形成するものである。ゲートパターンおよび配線パターンを形成する工程では、レジストとゲート電極材との間にハードマスク材料膜となる絶縁膜を形成する。また、実施の形態１，２，３の場合と異なり、本実施の形態４では、レジストパターンおよびハードマスク材料膜のパターンの双方のパターンに対してスリミングを行うものである。
【０１５３】
先ず、図５４に示すように、熱酸化法等によりシリコン基板（処理基板）４０上に素子分離部を形成する。これにより、Logic Gate部（第１の領域、例えばトランジスタのゲート領域）、DRAM Cell部（第２の領域、例えばメモリセル部）およびSiO2からなる素子分離部（第２の領域）が形成される。
【０１５４】
次に、低圧ＣＶＤ法等により、被加工材料膜であるゲート電極材料膜４１として、膜厚１５０〜２００ｎｍのポリシリコン膜を形成する。
【０１５５】
次に、ポリシリコン膜からなるゲート電極材膜４１上に、スパッタ法等によりハードマスク材料膜（第１の材料）４２としての膜厚５０〜１００ｎｍのＳｉＯＮ膜を形成する。このハードマスク材料膜４２としては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜等を、単独若しくは組合せて用いてもよい。
【０１５６】
次に、ハードマスク材料膜４２上にフォトレジストを回転塗布し、かつ乾燥させる。
【０１５７】
次に、レベンソン型位相シフトマスクを使用して、第１のリソグラフィー工程（第１の露光）によりLogic Gate部にレジストパターン（第１のレジストパターン）を形成する。これは、リソグラフィーの解像限界寸法で形成する（ゲートレジストパターン形成工程）。このとき、レジスト塗布前に塗布型反射防止膜を塗布しても良い。
【０１５８】
次に、図５５に示すように、Logic Gate部のレジストパターンに対してドライエッチング等でスリミングを行い、より微細なレジストパターン（第２のレジストパターン）を形成する。このレジストパターンのフォトレジストとしては、DRAM Cell部および素子分離部に形成するフォトレジストと反対のトーンをもつフォトレジスト、例えば、DRAM Cell部および素子分離部に形成するフォトレジストとしてポジ型レジストを用いた場合には、Logic Gate部にはネガ型レジストを用い、逆に、DRAM Cell部および素子分離部に形成するフォトレジストとしてネガ型レジストを使用した場合には、Logic Gate部にはポジ型レジストを使用する。これにより、DRAM Cell部および素子分離部のフォトレジストの形成工程で用いた露光マスクが利用でき経済的であるため、好ましい。
【０１５９】
次に、図５６に示すように、レジストパターンをマスク材として、ＲＩＥ法等によりLogic Gate部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターン（第１のパターン）を形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１６０】
その後、図５７に示すように、Ｏ2アッシング法等によりフォトレジスト４３の剥離を行う。これにより、ハードマスクパターン（第１のパターン）が露出する。（レジスト剥離工程）。フォトレジスト４３の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１６１】
次に、図５８に示すように、Logic Gate部のハードマスク材料膜４２のパターンに対してドライエッチング等でスリミングを行い、より微細なハードマスク材料膜のパターン（第２のパターン）を形成する。
【０１６２】
次に、図５９に示すように、トリムマスクを使用して、Logic Gate部のハードマスクパターンをフォトレジスト４４で覆い、かつ、第２のリソグラフィー工程（第２の露光）によりDRAM Cell部および素子分離部にフォトレジストのパターン（第３のレジストパターン）４４を形成する。
【０１６３】
次に、図６０に示すように、Logic Gate部のレジスト４４をマスク材として、DRAM Cell部および素子分離部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターン（第３のパターン）を形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１６４】
その後、図６１に示すように、アッシング法等によりフォトレジスト４４の剥離を行う。これにより、ハードマスクパターン（第３のパターン）が露出する。（レジスト剥離工程）。フォトレジスト４４の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１６５】
次に、図６２に示すように、ＲＩＥ法等によりハードマスク材料膜４２のパターンをマスク材としてゲート電極材膜４１をエッチングする。これにより、ゲート電極パターンおよび配線パターンをもつハードマスクパターンを形成する。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１６６】
その後、図６３に示すように、湿式エッチング法等によりハードマスクパターンであるハードマスク材料膜４２を剥離する（ハードマスク剥離工程）。エッチング液としては、hot  Ｈ3ＰＯ4を用いる。これにより、半導体装置の電極パターンおよび配線パターンが形成される。
【０１６７】
以上説明したように、実施の形態４に係る半導体装置の製造方法によれば、２回のリソグラフィー工程（第１、第２の露光）により、所望の回路パターンを形成することができるので、従来の半導体装置の製造方法と比較して露光工程数を低減することができ、製造コストを削減することができる。
【０１６８】
これに対して、従来の半導体装置の製造方法では、すなわちハードマスク材料膜４２を介さないプロセスを用いて半導体装置の回路パターンを形成しようとする場合、レベンソン型位相シフトマスクを使用したLogic Gate部に関する第1の露光と、トリムマスクを使用したLogic Gate部および素子分離部に関する第2の露光と、さらにスリミングプロセスを経た後のDRAM Cell部に関する第3の露光が必要となる。
【０１６９】
なお、実施の形態４に係る半導体装置の製造方法において、ハードマスク材料膜としては、SiON、Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれか1つ、あるいはそれらの組み合わせを用いてもよい。
【０１７０】
また、レベンソン型位相シフトマスクを使用した第１の露光、およびトリムマスクを使用した第２の露光によるレジストパターンの形成には、ハードマスク材料膜上に直接形成する場合、および反射防止膜上に形成する場合、また多層レジストマスクプロセスによって形成する場合のいずれでもよい。
【０１７１】
また、トリムマスクとしては、クロムマスク、あるいはハーフトーンマスクであり、ハーフトーンマスクを使用した方が半導体装置のDRAM Cell部において、より高解像度の回路パターンを得ることができる。
【０１７２】
実施の形態５
本発明の実施の形態５に係る半導体装置の製造方法を、図６４〜図７２を用いて以下に説明する。図６４〜図７２は、半導体装置のゲート層パターン形成のフロー断面図および平面図を示す。
【０１７３】
本実施の形態５では、レベンソン型位相シフトマスクを使用した第1の露光によりLogic Gate部にゲートパターンおよびダミーパターンを形成し、トリムマスクを使用した第2の露光によりダミーパターンを除去し、かつ、DRAM Cell部および配線部となる素子分離部のパターンを形成するものである。ゲートパターンおよび配線パターンを形成する工程では、レジストとゲート電極材との間にハードマスク材料膜となる絶縁膜を形成する。そして、Logic Gate部のダミーパターンを含むレジストパターンに対してスリミングを行うものである。
【０１７４】
先ず、図６４に示すように、熱酸化法等によりシリコン基板（処理基板）４０上に素子分離部を形成する。これにより、Logic Gate部（第１の領域、例えばトランジスタのゲート領域）、DRAM Cell部（第２の領域、例えばメモリセル部）およびSiO2からなる素子分離部（第２の領域）が形成される。
【０１７５】
次に、低圧ＣＶＤ法等により、被加工材料膜であるゲート電極材料膜４１として、膜厚１５０〜２００ｎｍのポリシリコン膜を形成する。
【０１７６】
次に、ポリシリコン膜からなるゲート電極材膜４１上に、スパッタ法等によりハードマスク材料膜（第１の材料）４２としての膜厚５０〜１００ｎｍのＳｉＯＮ膜を形成する。このハードマスク材料膜４２としては、ＳｉＯＮの他に、ＳｉＯ2、Ｓｉ3Ｎ4や下地からの光学的反射防止膜となるＡｌ2Ｏ3、ＳｉＣ、カーボン膜等を、単独若しくは組合せて用いてもよい。
【０１７７】
次に、ハードマスク材料膜４２上にフォトレジストを回転塗布し、かつ乾燥させる。本実施の形態５の場合では、Logic Gate部のゲートパターンの密度は粗であるため、ダミーパターン４５を同時に形成する。
【０１７８】
次に、レベンソン型位相シフトマスクを使用して、第１のリソグラフィー工程（第１の露光）によりLogic Gate部にレジストパターンを形成する。これは、リソグラフィーの解像限界寸法で形成する（ゲートレジストパターン形成工程）。このとき、レジスト塗布前に塗布型反射防止膜を塗布しても良い。
【０１７９】
次に、図６５に示すように、Logic Gate部のレジストパターン４３およびダミーパターン４５に対してドライエッチング等でスリミングを行い、より微細なレジストパターンを形成する。このLogic Gate部におけるダミーパターンおよびレジストパターンのフォトレジストとしては、DRAM Cell部および素子分離部に形成するフォトレジストと反対のトーンをもつフォトレジスト、例えば、DRAM Cell部および素子分離部に形成するフォトレジストとしてポジ型レジストを用いた場合には、Logic Gate部にはネガ型レジストを用い、逆に、DRAM Cell部および素子分離部に形成するフォトレジストとしてネガ型レジストを使用した場合には、Logic Gate部にはポジ型レジストを使用する。これにより、DRAM Cell部および素子分離部のフォトレジストの形成工程で用いた露光マスクが利用でき経済的であるため、好ましい。
【０１８０】
次に、図６６に示すように、Logic Gate部のレジストパターン４３およびダミーパターン４５をマスク材として、ＲＩＥ法等によりLogic Gate部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターンを形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１８１】
その後、図６７に示すように、Ｏ2アッシング法等によりレジストパターン４３およびダミーパターン４５の剥離を行う。これにより、ハードマスクパターンが露出する。（レジスト剥離工程）。フォトレジスト４３およびダミーパターン４５の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１８２】
次に、図６８に示すように、トリムマスクを使用して、Logic Gate部のハードマスクパターンをフォトレジストで覆う。これによりLogic Gate部のレジストパターン４４が形成される。この場合、ダミーパターン４５に対応するハードマスクパターン上にはフォトレジストを覆わない。そして、第２のリソグラフィー工程（第２の露光）によりDRAM Cell部および素子分離部にフォトレジストのパターン４４を形成する。
【０１８３】
次に、図６９に示すように、Logic Gate部のレジスト４４をマスク材として、DRAM Cell部および素子分離部のハードマスク材料膜４２をドライエッチング加工し、ハードマスクパターンを形成する（ハードマスク材料膜の加工工程）。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１８４】
その後、図７０に示すように、アッシング法等によりレジスト４４の剥離を行う。（レジスト剥離工程）。レジスト４４の剥離工程では、過酸化水素水と硫酸の混合液を単独、若しくは組合せた剥離液を用いた湿式エッチング法を用いてもよい。
【０１８５】
次に、図７１に示すように、ＲＩＥ法等によりハードマスク材料膜４２のパターンをマスク材としてゲート電極材膜４１をエッチングする。これにより、ゲート電極パターン部および配線パターンをもつハードマスクパターンを形成する。エッチングガスとしては、ＣＨＦ3等のフロロカーボン系のガスを用いる。
【０１８６】
その後、図７２に示すように、湿式エッチング法等によりハードマスクパターンであるハードマスク材料膜４２を剥離する（ハードマスク剥離工程）。エッチング液としては、hot  Ｈ3ＰＯ4を用いる。これにより、半導体装置のゲート電極パターンおよび配線パターンが形成される。
【０１８７】
以上説明したように、実施の形態５に係る半導体装置の製造方法によれば、２回のリソグラフィー工程（第１、第２の露光）により、所望の回路パターンを形成することができるので、従来の半導体装置の製造方法と比較して露光工程数を低減することができ、製造コストを削減することができる。また、本実施の形態５のように、レベンソン型位相シフトマスクを使用した露光で、Logic Gate部にダミーパターンを含む密集度の高いレジストパターンを形成する方法では、露光におけるフォーカスマージンの拡大および収差の低減等における寸法精度の向上等を図ることができる。
【０１８８】
一方、従来の半導体装置の製造方法では、すなわちハードマスク材料膜４２を介さないプロセスを用いて半導体装置の回路パターンを形成しようとする場合、レベンソン型位相シフトマスクを使用したLogic Gate部に関する第1の露光と、トリムマスクを使用したLogic Gate部および素子分離部に関する第2の露光と、さらにスリミングプロセスを経た後のDRAM Cell部に関する第3の露光が必要となる。
【０１８９】
なお、実施の形態５に係る半導体装置の製造方法において、ハードマスク材料膜としては、SiON、Si3N4、SiO2、Al2O3、SiC、カーボン膜のうちのいずれか1つ、あるいはそれらの組み合わせを用いてもよい。
【０１９０】
また、レベンソン型位相シフトマスクを使用した第１の露光、およびトリムマスクを使用した第２の露光によるレジストパターンの形成には、ハードマスク材料膜上に直接形成する場合、および反射防止膜上に形成する場合、また多層レジストマスクプロセスによって形成する場合のいずれでもよい。
【０１９１】
また、トリムマスクとしては、クロムマスク、あるいはハーフトーンマスクであり、ハーフトーンマスクを使用した方が半導体装置のDRAM Cell部において、より高解像度の回路パターンを得ることができる。
【０１９２】
【発明の効果】
以上詳細に説明したように、本発明の半導体装置の製造方法によれば、露光工程数を削減して低コストで半導体装置を製造することができる。また、本発明の製造方法により、ＤＲＡＭ  Ｃｅｌｌ部においてより高解像度の回路パターンを得ることができる。
【図面の簡単な説明】
【図１】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図２】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図３】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図４】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図５】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図６】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図７】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図８】本発明の参考例１に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’，ＹＹ’線に沿う工程断面図である。
【図９】本発明の参考例１に係る半導体装置の製造方法におけるスリミング前とスリミング後のパターンである。
【図１０】本発明の参考例１と従来の半導体装置の製造方法の結果を比較するパターンである。
【図１１】本発明の参考例２に係る半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’線に沿う工程断面図である。
【図１２】本発明の参考例２に係る半導体装置の製造方法を示す工程断面図である。
【図１３】本発明の参考例２に係る半導体装置の製造方法を示す工程断面図である。
【図１４】本発明の参考例２に係る半導体装置の製造方法を示す工程断面図である。
【図１５】本発明の参考例２に係る半導体装置の製造方法を示す工程断面図である。
【図１６】本発明の参考例３に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図１７】本発明の参考例３に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図１８】本発明の参考例３に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図１９】本発明の参考例３に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２０】本発明の参考例３に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２１】本発明の参考例３に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２２】本発明の参考例４に係る半導体装置の製造方法を示す各製造工程の工程平面図および工程断面図である。
【図２３】本発明の参考例４に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２４】本発明の参考例４に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２５】本発明の参考例４に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２６】本発明の参考例４に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２７】本発明の参考例４に係る半導体装置の製造方法を示す各製造工程の工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図２８】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図２９】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３０】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３１】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３２】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３３】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３４】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３５】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３６】本発明の実施の形態１に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３７】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３８】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図３９】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４０】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４１】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４２】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４３】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４４】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４５】本発明の実施の形態２に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４６】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４７】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４８】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図４９】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５０】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５１】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５２】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５３】本発明の実施の形態３に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５４】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５５】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５６】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５７】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５８】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図５９】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６０】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６１】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６２】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６３】本発明の実施の形態４に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６４】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６５】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６６】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６７】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６８】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図６９】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図７０】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図７１】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図７２】本発明の実施の形態５に係る半導体装置の製造方法を示す工程平面図および該平面図の工程断面図である。
【図７３】従来の半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図７４】従来の半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図７５】従来の半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図７６】従来の半導体装置の製造方法を示す工程平面図および該平面図のＸ−Ｘ’、Ｙ−Ｙ’線に沿う工程断面図である。
【図７７】従来の半導体装置の製造方法におけるスリミング前とスリミング後のパターンである。
【図７８】従来の半導体装置の製造方法によるメモリセル部のスリミング前とスリミング後のゲートパターンである。
【符号の説明】
１、３１、１００…シリコン基板
１ａ、３１ａ、１００ａ…素子領域
１ｂ、３１ｂ、１００ｂ…素子分離領域
２、３２、１０１…ゲート絶縁膜
３、３３、１０２…ポリシリコン膜（被加工膜）
４…ＳｉＯＮ膜（ハードマスク材料膜）
５、３５、１０３…第１のレジストパターン（ゲートレジストパターン）
５ａ、３５ａ、１０３ａ…ゲートレジストパターンのゲート電極パターン部
５ｂ、３５ｂ、１０３ｂ…ゲートレジストパターンの配線レジストパターン部
６…ハードマスクパターン
６ａ…ハードマスクパターンのゲート電極パターン部
６ｂ…ハードマスクパターンの配線ハードマスクパターン部
７、３８…第２のレジストパターン
７ａ、３８ａ…開口
８、３９、１０４…ゲートパターン（被加工膜パターン）
８ａ、３９ａ、１０４ａ…ゲートパターンのゲート電極パターン部(ラインパターン部)
８ｂ、３９ｂ、１０４ｂ…ゲートパターンの配線パターン部（スペースパターン部）
２０…ゲート側壁膜
２１…層間絶縁膜
２２…コンタクト用レジストパターン
２３…拡散層
２４…コンタクト孔
２５…コンタクト
３４…多層レジスト膜
３４1…下層膜
３４2…中間膜
３４3…フォトレジスト膜
３６…中間膜パターン
３６ａ…中間膜パターンのゲート電極パターン部
３６ｂ…中間膜パターンの配線パターン部
３７…下層膜パターン
３７ａ…下層膜パターンのゲート電極パターン部
３７ｂ…下層膜パターンの配線パターン部
４０…シリコン基板
４１…ゲート電極材膜
４２…ハードマスク材料膜
４３…レジスト、レジストパターン
４４…レジスト、レジストパターン
４５…ダミーパターン
【図１】
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【図２】
0004014891.tif 000003
【図３】
0004014891.tif 000004
【図４】
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【図５】
0004014891.tif 000006
【図６】
0004014891.tif 000007
【図７】
0004014891.tif 000008
【図８】
0004014891.tif 000009
【図９】
0004014891.tif 000010
【図１０】
0004014891.tif 000011
【図１１】
0004014891.tif 000012
【図１２】
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【図１３】
0004014891.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
0004014891.tif 000045
【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0004014891.tif 000051
【図５１】
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【図５２】
0004014891.tif 000053
【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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