(57)【特許請求の範囲】
【請求項１】
ＰチャネルＦＥＴとＮチャネルＦＥＴとがドレインを共通とした２端子構造の２つのブリッジ辺回路が組み合わされて構成されたブリッジ回路を有し、前記一方のブリッジ辺回路のＰチャネルＦＥＴのドレインとＮチャネルＦＥＴのドレインとを共通として負荷の一方の端子に接続すると共に、前記他方のブリッジ辺回路のＰチャネルＦＥＴのドレインとＮチャネルＦＥＴのドレインとを共通として前記負荷の他方の端子に接続し、前記各ブリッジ辺回路のＰチャネルＦＥＴのソースが接続される電力出力端子がショート状態にあることを検出し、該ショート状態の検出に応じて電力出力端子からの電力供給を抑制する機能を有するインテリジェントパワーソースの接地端子に前記各ブリッジ辺回路のＮチャネルＦＥＴのソースが共通に接続され、前記２つのブリッジ辺回路の前記ＦＥＴが全てＯＦＦ状態にあるとき前記一方のブリッジ辺回路のＰチャネルＦＥＴと前記他方のブリッジ辺回路のＮチャネルＦＥＴをＯＮするか又は前記他方のブリッジ辺回路のＰチャネルＦＥＴと前記一方のブリッジ辺回路のＮチャネルＦＥＴをＯＮすることにより前記インテリジェントパワーソースから前記負荷に電力を互いに逆方向に供給し、ＯＮ状態にある前記ＦＥＴをＯＦＦした後、ＯＦＦしていた前記ＦＥＴをＯＮさせて前記負荷に電力を供給する方向を切り替える半導体装置において、
前記各ブリッジ辺回路における前記共通のドレインと接地電位との間に抵抗素子を接続した、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体ＩＣであるインテリジェントパワーソース（Intelligent  Ｐower  Ｓource、以下ＩＰＳと略す）から負荷に供給される電力の印加方向をブリッジ回路を用いて切り替えることができる半導体装置に関する。
【０００２】
具体的には、車両に搭載され、電力の印加方向に従って作用方向が反転する、例えば、モータのような負荷に対して、電力の印加方向をブリッジ回路を用いて切り替えることができる半導体装置に関する。
【０００３】
【従来の技術】
従来この種の半導体装置としては、例えば、図４（ａ），（ｂ）に示すようなものがある。
【０００４】
従来の半導体装置９は、自動車等の車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷に対して、半導体ＩＣであるインテリジェントパワーソースＩＰＳから負荷に供給される電力Ｐsplyの印加方向をブリッジ回路２を用いて切り替えるものであって、インテリジェントパワーソースＩＰＳ、ブリッジ回路２、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4等から構成されている。
【０００５】
電源Ｖccから電力の供給を受けるインテリジェントパワーソースＩＰＳは、制御端子Ｉ，Ｓに印加される制御信号に従って所定の電力Ｐsplyを電力出力端子Ｏ−接地端子Ｇ間から出力する。インテリジェントパワーソースＩＰＳから供給された電力Ｐsplyは、ブリッジ回路２に印加される。
【０００６】
ブリッジ回路２は、ブリッジ辺回路１Ａ，１Ｂが組み合わされて構成されている。
【０００７】
ブリッジ辺回路１Ａは、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【０００８】
また、ブリッジ辺回路１Ａの一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号源１６であるインテリジェントパワーソースＩＰＳの出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇに各々接続されている。
【０００９】
同様に、ブリッジ辺回路１Ｂは、ＰチャネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列に接続された２端子構造を有する。
【００１０】
また、ブリッジ辺回路１Ｂの一方の端子であるＰチャネルＦＥＴＱ3のソースＳは、インテリジェントパワーソースＩＰＳの出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ4のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇに各々接続されている。
【００１１】
このような構成の半導体装置９において、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１ＡのＰチャネルＦＥＴＱ1とブリッジ辺回路１ＢのＮチャネルＦＥＴＱ4がＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦＥＴＱ4のソースＳ→接地電位の順番で流れる。
【００１２】
同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１ＡのＮチャネルＦＥＴＱ2とブリッジ辺回路１ＢのＰチャネルＦＥＴＱ3とがＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ4とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、先程とは逆に、ＰチャネルＦＥＴＱ3のソースＳ→ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→接地電位の順番で流れる。
【００１３】
このようにして、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4を用いてブリッジ辺回路２を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、ＰチャネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4のドレインＤ−ゲートＧ間には構造上の寄生容量Ｃstrayが存在するため、例えば、ブリッジ辺回路１ＡのＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態となる制御が実行されると、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１Ａを介してショート状態となってしまう可能性があるという技術的課題があった。
【００１５】
同様の主旨で、ブリッジ辺回路１ＢのＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行されると、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１Ｂを介してショート状態となってしまう可能性があるという技術的課題があった。
【００１６】
このようなショート状態がインテリジェントパワーソースＩＰＳに発生すると、インテリジェントパワーソースＩＰＳはこのショート状態を検出すると共に、電力Ｐsplyの出力を抑制する制御を誤って実行してしまう。このような誤動作の結果、負荷Ｌに与えられるべき電力Ｐsplyが抑制されてしまい、負荷Ｌにまで連鎖的に誤動作が発生する可能性があるという技術的課題があった。
【００１７】
本発明は、このような従来の問題点を解決することを課題としており、一方のＦＥＴをＯＮしたことに誘因されて他方のＦＥＴがＯＮすることを防ぐためのラッチアップ防止手段が、前記ブリッジ辺回路毎に一方のＦＥＴのドレイン−ソース間に各々設けられるように構成することにより、寄生容量Ｃstrayに起因して発生する可能性のある、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１Ａを介したショート状態、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１Ｂを介したショート状態を回避することができ、その結果、ショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができ、更に、インテリジェントパワーソースＩＰＳの誤動作に起因して連鎖的に負荷Ｌに発生する可能性のある誤動作を回避することができる半導体装置を提供することを課題としている。
【００１８】
【課題を解決するための手段】
請求項１記載の発明は、ＰチャネルＦＥＴＱ1，Ｑ3とＮチャネルＦＥＴＱ2，Ｑ4とがドレインＤを共通とした２端子構造の２つのブリッジ辺回路１２１，１２２が組み合わされて構成されたブリッジ回路１２を有し、前記一方のブリッジ辺回路のＰチャネルＦＥＴのドレインとＮチャネルＦＥＴのドレインとを共通として前記負荷の一方の端子に接続すると共に、前記他方のブリッジ辺回路のＰチャネルＦＥＴのドレインとＮチャネルＦＥＴのドレインとを共通として前記負荷の他方の端子に接続し、前記各ブリッジ辺回路のＰチャネルＦＥＴのソースが接続される電力出力端子がショート状態にあることを検出し、該ショート状態の検出に応じて電力出力端子からの電力供給を抑制する機能を有するインテリジェントパワーソースの接地端子に前記各ブリッジ辺回路のＮチャネルＦＥＴのソースが共通に接続され、前記２つのブリッジ辺回路の前記ＦＥＴが全てＯＦＦ状態にあるとき前記一方のブリッジ辺回路のＰチャネルＦＥＴと前記他方のブリッジ辺回路のＮチャネルＦＥＴをＯＮするか又は前記他方のブリッジ辺回路のＰチャネルＦＥＴと前記一方のブリッジ辺回路のＮチャネルＦＥＴをＯＮすることにより前記インテリジェントパワーソースから前記負荷に電力を互いに逆方向に供給し、ＯＮ状態にある前記ＦＥＴをＯＦＦした後、ＯＦＦしていた前記ＦＥＴをＯＮさせて前記負荷に電力を供給する方向を切り替える半導体装置において、前記各ブリッジ辺回路における前記共通のドレインと接地電位との間に抵抗素子Ｒ1，Ｒ2を接続した、ことを特徴とする半導体装置１０である。
【００２７】
これにより、ＰチャネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4のドレインＤ−ゲートＧ間に存在する構造上の寄生容量Ｃstrayに起因して、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。例えば、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となってしまうことを回避できるようになり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。
【００２８】
同様の主旨で、ブリッジ辺回路１２２のＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となってしまうことを回避できるようになる。その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２２を介してショート状態となってしまうことを回避できるようになる。
【００２９】
このようなショート状態がインテリジェントパワーソースＩＰＳに発生することを回避できるようになり、インテリジェントパワーソースＩＰＳには前述した誤動作によるショート状態が検出されなくなり、電力Ｐsplyの出力を抑制する制御が誤って実行されることを回避できるようになる。更に、このような誤動作を回避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤って抑制されることを回避できるようになり、負荷Ｌにまで連鎖的に誤動作が発生することを回避できるようになる。
【００３０】
【発明の実施の形態】
以下、図面に基づき本発明の各種実施形態を説明する。
【００３１】
図１は本発明の第１実施形態にかかる半導体装置１０をを説明した回路図である。
【００３２】
第１実施形態の半導体装置１０は、自動車等の車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷Ｌに供給される電力Ｐsplyの印加方向をブリッジ辺回路１２１を用いて切り替えるものであって、ブリッジ辺回路１２１、ブリッジ回路１２、ドライバＤ1，Ｄ2等から構成されている。
【００３３】
２端子構造のブリッジ辺回路１２１は、図１に示すように、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている。
【００３４】
ラッチアップ防止手段１４は、一方のＦＥＴをＯＮしたことに誘因されて他方のＦＥＴがＯＮすることを防ぐための手段であって、一方のＦＥＴのドレインＤ−ソースＳ間に設けられている。
【００３５】
具体的には、図１に示すように、ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続された２端子構造を有する。
【００３６】
また、ラッチアップ防止手段１４は、一方のＦＥＴとしてＮチャネルＦＥＴＱ2をＯＮしたことに誘因されて、ＯＦＦ状態であった他方のＦＥＴであるＰチャネルＦＥＴＱ1がＯＮすることを防ぐための手段であって、ＮチャネルＦＥＴＱ2のドレインＤ−ソースＳ間に設けられる。
【００３７】
ラッチアップ防止手段１４としては、抵抗素子Ｒ1，Ｒ2を用いることができる。抵抗素子Ｒ1，Ｒ2を用いることにより、低コストで且つ回路規模の拡張を伴わないラッチアップ防止手段１４を実現できる。
【００３８】
これにより、寄生容量Ｃstrayに起因して発生する可能性のある、ＦＥＴのショート状態を回避することができ、その結果、このショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができるようになる。
【００３９】
負荷ｌの端子ＤＱ2は接地電位に接続されている。
【００４０】
ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【００４１】
また、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号線に接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、電源−Ｖccに各々接続されている。
【００４２】
次に、本半導体装置１０の動作を説明する。
このような構成の半導体装置１０において、ドライバＤ1，Ｄ2に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1とＮチャネルがＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2がＯＦＦされて非導通状態となる制御が実行されると、電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→接地電位cの順番で流れる。
【００４３】
同様に、ドライバＤ1，Ｄ2に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＮチャネルＦＥＴＱ2がＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となる制御が実行されると、電力Ｐsplyは、先程とは逆に、接地電位→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→−Ｖccの順番で流れる。
【００４４】
このようにして、ドライバＤ1，Ｄ2を用いてブリッジ辺回路１２１を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００４５】
ここで、ラッチアップ防止手段１４が無い状態でＰチャネルＦＥＴＱ1がＯＦＦ状態でＮチャネルＦＥＴＱ2をＯＮしたときに、ＮチャネルＦＥＴＱ2のドレイン電圧の影響を受けて、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることになる。これにより、ＰチャネルＦＥＴＱ1のゲートＧには、自己のゲートＧ−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電位が誘起されることになる。その結果、ＰチャネルＦＥＴＱ1のゲートＧはＯＮとなる。
【００４６】
このような情況を回避するために、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避するための一種のバイパス手段として機能する。更にラッチアップ防止手段１４の一端は一定電圧にプルアップ（又は、プルダウン）されている。則ち、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充電する可能性のある電荷をバイパスさせて、ＰチャネルＦＥＴＱ1のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避させると共に、一定電圧を基準としてＰチャネルＦＥＴＱ1のゲートＧ電圧を所定の電圧範囲に制限することができる機能を有する。
【００４７】
則ち、ラッチアップ防止手段１４を設けることにより、ＰチャネルＦＥＴＱ1のゲートＧにマイナス電位が誘起されることを回避することが可能となり、その結果、ＮチャネルＦＥＴＱ2をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1がＯＮ状態となる誤動作を回避することができるようになる。
【００４８】
なお、本実施の形態では、ＮチャネルＦＥＴＱ2をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1がＯＮ状態となる誤動作のケースについて説明したが、これに限定されるものではなく、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている他の回路構成のブリッジ辺回路１２１において、本実施形態のラッチアップ防止手段１４は、浮遊容量Ｃstrayに起因するという機能において全く同様の効果を発揮する。他の回路構成としては、例えば、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳが電源−Ｖccに接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１において、ラッチアップ防止手段１４が、ＰチャネルＦＥＴＱ1のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１の一方の端子であるＮチャネルＦＥＴＱ2のソースＳが電源−Ｖccに接続され、他方の端子であるＰチャネルＦＥＴＱ1のドレインＤが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１において、ラッチアップ防止手段１４が、ＰチャネルＦＥＴＱ1のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１の一方の端子であるＮチャネルＦＥＴＱ2のドレインＤが電源Ｖccに接続され、他方の端子であるＰチャネルＦＥＴＱ1のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１において、ラッチアップ防止手段１４が、ＮチャネルＦＥＴＱ2のソースＳ−ドレインＤ間に接続された回路構成がある。
【００４９】
以上説明したように、第１実施形態によれば、寄生容量Ｃstrayに起因して発生する可能性のある、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１２１を介したショート状態、インテリジェントパワーソースＩＰＳの電力出力端子Ｏのブリッジ辺回路１２２を介したショート状態を回避することができ、その結果、ショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができ、更に、インテリジェントパワーソースＩＰＳの誤動作に起因して連鎖的に負荷Ｌに発生する可能性のある誤動作を回避することができる。
【００５０】
次に、第２の実施形態を説明する。
図２は本発明の第２実施形態にかかる半導体装置１０をを説明した回路図である。なお、第１実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００５１】
第２形態の半導体装置１０は、自動車等の車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷Ｌに対して、半導体ＩＣである信号源１６から負荷Ｌに供給される電力Ｐsplyの印加方向をブリッジ回路１２を用いて切り替えるものであって、図２に示すように、信号源１６、第１実施形態のブリッジ辺回路１２１，１２２が複数組み合わされて構成されたブリッジ回路１２２、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4等から構成されている。
【００５２】
ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【００５３】
また、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、信号源１６の出力の他方である接地端子（図示せず）に各々接続されている。
【００５４】
同様に、ブリッジ辺回路１２２は、ＰチャネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列に接続された２端子構造を有する。
【００５５】
また、ブリッジ辺回路１２２の一方の端子であるＰチャネルＦＥＴＱ3のソースＳは、信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＮチャネルＦＥＴＱ4のソースＳは、信号源１６の出力の他方である接地端子（図示せず）（接地電位を有する端子）に各々接続されている。
【００５６】
ラッチアップ防止手段１４である抵抗素子Ｒ1，Ｒ2は、各ブリッジ辺回路１２１，１２２における共通のドレインＤと接地電位との間に接続されている。
【００５７】
次に、本半導体装置１０の動作を説明する。
電源Ｖccから電力Ｐsplyの供給を受ける信号源１６は、所定の電力Ｐsplyを電力出力端子（図示せず）−接地端子間から出力する。信号源１６から供給された電力Ｐsplyは、ブリッジ回路１２に印加される。
【００５８】
このような構成の半導体装置１０において、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1とブリッジ辺回路１２２のＮチャネルＦＥＴＱ4がＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態となる制御が実行されると、信号源１６からの電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦＥＴＱ4のソースＳ→接地電位の順番で流れる。
【００５９】
同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＮチャネルＦＥＴＱ2とブリッジ辺回路１２２のＰチャネルＦＥＴＱ3とがＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ4とがＯＦＦされて非導通状態となる制御が実行されると、信号源１６からの電力Ｐsplyは、先程とは逆に、ＰチャネルＦＥＴＱ3のソースＳ→ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→接地電位の順番で流れる。
【００６０】
このようにして、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4を用いてブリッジ辺回路１２１，１２２２を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００６１】
ここで、抵抗素子Ｒ1（Ｒ2）が無い状態でＰチャネルＦＥＴＱ1（Ｑ3）がＯＦＦ状態でＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたときに、ＮチャネルＦＥＴＱ2（Ｑ4）のドレイン電圧の影響を受けて、ＰチャネルＦＥＴＱ1（Ｑ３）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることになる。これにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧには、自己のゲートＧ−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電位が誘起されることになる。その結果、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧはＯＮとなる。
【００６２】
このような情況を回避するために、本実施形態の抵抗素子Ｒ1（Ｒ2）は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避するための一種のバイパス手段として機能する。更に抵抗素子Ｒ1（Ｒ2）の一端は一定電圧にプルアップ（又は、プルダウン）されている。則ち、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充電する可能性のある電荷をバイパスさせて、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避させると共に、一定電圧を基準としてＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ電圧を所定の電圧範囲に制限することができる機能を有する。
【００６３】
則ち、抵抗素子Ｒ1（Ｒ2）を設けることにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧにマイナス電位が誘起されることを回避することが可能となり、その結果、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作を回避することができるようになる。
【００６４】
なお、本実施の形態では、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作のケースについて説明したが、これに限定されるものではなく、ＰチャネルＦＥＴＱ1（Ｑ3）とＮチャネルＦＥＴＱ2（Ｑ4）とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている他の回路構成のブリッジ辺回路１２１（１２２）において、本実施形態の抵抗素子Ｒ1（Ｒ2）は、浮遊容量Ｃstrayに起因するという機能において全く同様の効果を発揮する。他の回路構成としては、例えば、ブリッジ辺回路１２１（１２２）の一方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳが信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳが信号源１６の電力出力端子（図示せず）に接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のドレインＤが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のドレインＤが信号源１６の電力出力端子（図示せず）cに接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＮチャネルＦＥＴＱ2（Ｑ4）のソースＳ−ドレインＤ間に接続された回路構成がある。
【００６５】
以上説明したように、第２実施形態に依れば、第１実施形態と同様の主旨で、寄生容量Ｃstrayに起因して発生する可能性のある、信号源１６の電力出力端子Ｏのブリッジ辺回路１２１を介したショート状態、信号源１６の電力出力端子Ｏのブリッジ辺回路１２２を介したショート状態を回避することができ、その結果、ショート状態の検出に誘引されて誤って発生する可能性のある電力Ｐsply出力の抑制制御を回避することができ、更に、信号源１６の誤動作に起因して連鎖的に負荷Ｌに発生する可能性のある誤動作を回避することができる。
【００６６】
次に、第３の実施形態を説明する。
図３は本発明の第３実施形態にかかる半導体装置１０をを説明した回路図である。なお、第１実施形態又は第２実施形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００６７】
第３実施形態の半導体装置１０は、半導体ＩＣであるインテリジェントパワーソースＩＰＳから負荷Ｌに供給される電力Ｐsplyの印加方向をブリッジ回路１２を用いて切り替えることができる半導体装置１０である。
【００６８】
具体的には、車両に搭載され、電力Ｐsplyの印加方向に従って作用方向が反転する、例えば、モータのような負荷Ｌに対して、電力Ｐsplyの印加方向をブリッジ回路１２を用いて切り替えることができる半導体装置１０である。
【００６９】
本発明の実施の形態のブリッジ回路１２は、第１実施形態に説明したブリッジ辺回路１２１，１２２が組み合わされて構成されている。
【００７０】
ブリッジ辺回路１２１は、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ2とがドレインＤを共通として負荷Ｌの一方の入力端子ＤＱ1に対して並列に接続された２端子構造を有する。
【００７１】
また、ブリッジ辺回路１２１の一方の端子であるＰチャネルＦＥＴＱ1のソースＳは、負荷Ｌに電力Ｐsplyを与えるための信号源１６であるインテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ2のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇに各々接続されている。
【００７２】
同様に、ブリッジ辺回路１２２は、ＰチャネルＦＥＴＱ3とＮチャネルＦＥＴＱ4とがドレインＤを共通として負荷Ｌの他方の入力端子ＤＱ2に対して並列に接続された２端子構造を有する。
【００７３】
また、ブリッジ辺回路１２２の一方の端子であるＰチャネルＦＥＴＱ3のソースＳは、インテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ4のソースＳは、インテリジェントパワーソースＩＰＳの出力の他方である接地端子Ｇ（接地電位を有する端子）に各々接続されている。
【００７４】
ラッチアップ防止手段１４である抵抗素子Ｒ1，Ｒ2は、各ブリッジ辺回路１２１，１２２における共通のドレインＤと接地電位との間に接続されている。
【００７５】
電源Ｖccから電力Ｐsplyの供給を受けるインテリジェントパワーソースＩＰＳは、制御端子Ｉ，Ｓに印加される制御信号に従って所定の電力Ｐsplyを電力出力端子Ｏ−接地端子Ｇ間から出力する。インテリジェントパワーソースＩＰＳから供給された電力Ｐsplyは、ブリッジ回路１２に印加される。
【００７６】
次に、本半導体装置１０の動作を説明する。
このような構成の半導体装置１０において、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1とブリッジ辺回路１２２のＮチャネルＦＥＴＱ4がＯＮされて導通状態となり、同時に、ＮチャネルＦＥＴＱ2とＰチャネルＦＥＴＱ3とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、ＰチャネルＦＥＴＱ1のソースＳ→ＰチャネルＦＥＴＱ1のドレインＤ→負荷Ｌの一方の入力端子ＤＱ1→負荷Ｌの他方の入力端子ＤＱ2→ＮチャネルＦＥＴＱ4のドレインＤ→ＮチャネルＦＥＴＱ4のソースＳ→接地電位の順番で流れる。
【００７７】
同様に、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4に各々制御信号（図示せず）が与えられて、ブリッジ辺回路１２１のＮチャネルＦＥＴＱ2とブリッジ辺回路１２２のＰチャネルＦＥＴＱ3とがＯＮされて導通状態となり、同時に、ＰチャネルＦＥＴＱ1とＮチャネルＦＥＴＱ4とがＯＦＦされて非導通状態となる制御が実行されると、インテリジェントパワーソースＩＰＳからの電力Ｐsplyは、先程とは逆に、ＰチャネルＦＥＴＱ3のソースＳ→ＰチャネルＦＥＴＱ3のドレインＤ→負荷Ｌの他方の入力端子ＤＱ2→負荷Ｌの一方の入力端子ＤＱ1→ＮチャネルＦＥＴＱ2のドレインＤ→ＮチャネルＦＥＴＱ2のソースＳ→接地電位の順番で流れる。
【００７８】
このようにして、ドライバＤ1，Ｄ2，Ｄ3，Ｄ4を用いてブリッジ辺回路１２１，１２２を制御することにより、負荷Ｌに流れる電力Ｐsplyの方向を切り替えることができる。
【００７９】
ここで、抵抗素子Ｒ1（Ｒ2）が無い状態でＰチャネルＦＥＴＱ1（Ｑ3）がＯＦＦ状態でＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたときに、ＮチャネルＦＥＴＱ2（Ｑ4）のドレイン電圧の影響を受けて、ＰチャネルＦＥＴＱ1（Ｑ３）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることになる。これにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧには、自己のゲートＧ−ソースＳ間の浮遊容量Ｃstrayに介して、マイナス電位が誘起されることになる。その結果、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧはＯＮとなる。
【００８０】
このような情況を回避するために、本実施形態の抵抗素子Ｒ1（Ｒ2）は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避するための一種のバイパス手段として機能する。更に抵抗素子Ｒ1（Ｒ2）の一端は一定電圧にプルアップ（又は、プルダウン）されている。則ち、ラッチアップ防止手段１４は、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayを充電する可能性のある電荷をバイパスさせて、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ−ソースＳ間の浮遊容量Ｃstrayが充電されることを回避させると共に、一定電圧を基準としてＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧ電圧を所定の電圧範囲に制限することができる機能を有する。
【００８１】
則ち、抵抗素子Ｒ1（Ｒ2）を設けることにより、ＰチャネルＦＥＴＱ1（Ｑ3）のゲートＧにマイナス電位が誘起されることを回避することが可能となり、その結果、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作を回避することができるようになる。
【００８２】
なお、本実施の形態では、ＮチャネルＦＥＴＱ2（Ｑ4）をＯＮしたことに誘因されて、ＯＦＦ状態であったＰチャネルＦＥＴＱ1（Ｑ3）がＯＮ状態となる誤動作のケースについて説明したが、これに限定されるものではなく、ＰチャネルＦＥＴＱ1（Ｑ3）とＮチャネルＦＥＴＱ2（Ｑ4）とがドレインＤ又はソースＳを共通として負荷Ｌに対して並列に接続されている他の回路構成のブリッジ辺回路１２１（１２２）において、本実施形態の抵抗素子Ｒ1（Ｒ2）は、浮遊容量Ｃstrayに起因するという機能において全く同様の効果を発揮する。他の回路構成としては、例えば、ブリッジ辺回路１２１（１２２）の一方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳがインテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のソースＳがインテリジェントパワーソースＩＰＳの電力出力端子Ｏに接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のドレインＤが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＰチャネルＦＥＴＱ1（Ｑ3）のソースＳ−ドレインＤ間に接続された回路構成がある。またブリッジ辺回路１２１（１２２）の一方の端子であるＮチャネルＦＥＴＱ2（Ｑ4）のドレインＤがインテリジェントパワーソースＩＰＳの電力出力端子Ｏcに接続され、他方の端子であるＰチャネルＦＥＴＱ1（Ｑ3）のソースＳが負荷Ｌに電力Ｐsplyを与えるための信号線に接続された２端子構造のブリッジ辺回路１２１（１２２）において、抵抗素子Ｒ1（Ｒ2）が、ＮチャネルＦＥＴＱ2（Ｑ4）のソースＳ−ドレインＤ間に接続された回路構成がある。
【００８３】
以上説明したように、第３実施形態に依れば、ＰチャネルＦＥＴＱ1，Ｑ3、及びＮチャネルＦＥＴＱ2，Ｑ4のドレインＤ−ゲートＧ間に存在する構造上の寄生容量Ｃstrayに起因して、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。例えば、ブリッジ辺回路１２１のＰチャネルＦＥＴＱ1がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ2がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ1がＯＮされて導通状態となってしまうことを回避できるようになり、その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２１を介してショート状態となってしまうことを回避できるようになる。
【００８４】
同様の主旨で、ブリッジ辺回路１２２のＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となってしまうことを回避できるようになる。その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２２を介してショート状態となってしまうことを回避できるようになる。
【００８５】
このようなショート状態がインテリジェントパワーソースＩＰＳに発生することを回避できるようになり、インテリジェントパワーソースＩＰＳには前述した誤動作によるショート状態が検出されなくなり、電力Ｐsplyの出力を抑制する制御が誤って実行されることを回避できるようになる。更に、このような誤動作を回避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤って抑制されることを回避できるようになり、負荷Ｌにまで連鎖的に誤動作が発生することを回避できるようになる。
【００８６】
【発明の効果】
請求項１記載の発明に依れば、各ブリッジ辺回路における共通のドレインと接地電位との間に抵抗素子を接続しているので、Ｐチャネル及びＮチャネルＦＥＴのドレイン−ゲート間に存在する構造上の寄生容量Ｃstrayに起因して、非導通状態となっていたＰチャネルＦＥＴがＯＮされて導通状態となり、その結果、インテリジェントパワーソースの電力出力端子がブリッジ辺回路を介してショート状態となってしまうことを回避できるようになる。例えば、ブリッジ辺回路のＰチャネルＦＥＴがＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴがＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴがＯＮされて導通状態となり、その結果、インテリジェントパワーソースの電力出力端子がブリッジ辺回路を介してショート状態となることを回避できるようになる。
【００９１】
同様の主旨で、ブリッジ辺回路１２２のＰチャネルＦＥＴＱ3がＯＦＦされて非導通状態となり、その直後に、ＮチャネルＦＥＴＱ4がＯＮされて導通状態となる制御が実行された場合であっても、非導通状態となっていたＰチャネルＦＥＴＱ3がＯＮされて導通状態となってしまうことを回避できるようになる。その結果、インテリジェントパワーソースＩＰＳの電力出力端子Ｏがブリッジ辺回路１２２を介してショート状態となってしまうことを回避できるようになる。
【００９２】
則ち、このようなショート状態がインテリジェントパワーソースＩＰＳに発生することを回避できるようになり、インテリジェントパワーソースＩＰＳには前述した誤動作によるショート状態が検出されなくなり、電力Ｐsplyの出力を抑制する制御が誤って実行されることを回避できるようになる。更に、このような誤動作を回避できる結果、負荷Ｌに与えられるべき電力Ｐsplyが誤って抑制されることを回避できるようになり、負荷Ｌにまで連鎖的に誤動作が発生することを回避できるようになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる半導体装置をを説明した回路図である。
【図２】本発明の第２実施形態にかかる半導体装置をを説明した回路図である。
【図３】本発明の第３実施形態にかかる半導体装置をを説明した回路図である。
【図４】従来の半導体装置をを説明した回路図である。
【符号の説明】
１０    半導体装置
１２    ブリッジ回路
１２１，１２２    ブリッジ辺回路
１４    ラッチアップ防止手段
１６    信号源
Ｒ1，Ｒ2    抵抗素子
Ｑ1，Ｑ3    ＰチャネルＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
Ｑ2，Ｑ4    ＮチャネルＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
Ｄ    ドレイン
Ｓ    ソース
Ｇ    ゲート
Ｄ1，Ｄ2，Ｄ3，Ｄ4  ドライバ
Ｌ    負荷
ＩＰＳ    インテリジェントパワーソース（信号源）
Ｏ    電力出力端子
Ｇ    接地端子
Ｉ，Ｓ    制御端子
Ｐsply    電力
Ｖcc    電源電圧
【図１】
0003970960.tif 000002
【図２】
0003970960.tif 000003
【図３】
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【図４】
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