(57)【特許請求の範囲】
【請求項１】
２次元アレイ状に配列された複数個の光電変換素子と、水平方向に配列された前記光電変換素子に対応して設けられた水平選択線群と、該水平選択線群を介して水平方向に配列された光電変換素子の走査を行う垂直走査回路と、垂直方向に配列された前記光電変換素子に対応して設けられた垂直選択線群と、該垂直選択線群に対応して設けられた水平走査回路とを有し、１垂直走査期間内にＡフィールドとＢフィールドの異なる２つのフィールドに対応する信号を読み出す２行混合読み出しインターレース走査を行うようにした固体撮像装置において、前記垂直走査回路は、読み出しパルスを順次シフトするための第１シフトレジスタと、フィールドインデックスパルスを順次シフトするための第２シフトレジスタと、前記第１シフトレジスタの出力を前記第２シフトレジスタの出力で制御して、インターレース走査を行う際に前記ＡフィールドとＢフィールドにおいて選択される隣合う２つの水平選択線のペアを決定するためのインターレース回路とで構成されていることを特徴とする固体撮像装置。
【請求項２】
前記第２シフトレジスタは、クロックドインバータ構成とすることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記第２シフトレジスタは、トランスファーゲート型シフトレジスタ構成とすることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光電変換素子を画素として行列状に配列し、該光電変換素子部の周辺に光電変換素子からの信号を読み出すための垂直及び水平走査回路を設け、２行混合読み出しインターレース走査を行うＸ−Ｙアドレス型の固体撮像装置に関する。
【０００２】
【従来の技術】
光電変換素子を画素として行列状に配列し、配列された光電変換素子からの信号を順次読み出すための垂直及び水平走査回路を備えた固体撮像装置において、インターレース走査における２行混合読み出しは、Ａフィールド及びＢフィールドにおいてそれぞれ隣り合う２つの水平選択線の信号を選択して読み出す必要があり、その選択読み出し回路構成としては図８に示すような構成のものが提案されている。この回路は、ＡフィールドとＢフィールドにおいてそれぞれシフトレジスタに入力するスタートパルスφＶＳＴに同期して入力するフィールドインデックスパルスφＦＤＸにより、隣り合う２つの水平選択線のペアの選択が一斉に決定される構成となっている。図８において、垂直走査回路は、垂直シフトレジスタ100 とインターレース回路101 からなり、102 は画素である光電変換素子で、101-１〜101-８はインターレース回路101 を構成するＭＯＳ型トランジスタからなるインターレーススイッチである。また103 は水平走査回路で、104-１，104-２，・・・104-９は水平選択線である。
【０００３】
次に、このように構成されている垂直走査回路の動作を、図９に示すタイミングチャートに基づいて説明する。時刻ｔ1 において、スタートパルスφＶＳＴが垂直シフトレジスタ100 の初段に入力されるのと同期して、φＦＤＸが“Ｌ”から“Ｈ”に変化する。φＦＤＸが“Ｈ”の時に選択される２つの水平選択線のペアは、第１行のみ、第２及び第３行、第４及び第５行、・・・のようになる。また、１垂直走査期間〔以下１Ｖ期間と略称する。１Ｖ期間は１フィールド（１／60秒）に対応する〕経過した後、ｔ2 において、スタートパルスφＶＳＴが垂直シフトレジスタ100 の初段に入力されるのと同期して、φＦＤＸが“Ｈ”から“Ｌ”に変化する。φＦＤＸが“Ｌ”の時に選択される２つの水平選択線のペアは、第１及び第２行、第３及び第４行、第５及び第６行、・・・のようになる。
【０００４】
【発明が解決しようとする課題】
このような構成のインターレース回路では、先に本件出願人が特開平７−３８８１５号において提案した、１Ｖ期間内に異なる２つのフィールドの信号を読み出すスーパーラチチュードのような走査方式においては、次に述べるような問題が発生する。スーパーラチチュード走査方式では、Ａフィールドの信号を読み出した後、ｎＨ期間（ｎＨ期間は１Ｖ期間以内）が経過した後、Ｂフィールドの信号を読み出す必要がある。すなわち、スーパーラチチュード走査方式では、１Ｖ期間内においてＡフィールドとＢフィールドの異なる２つのフィールドに対応する信号を読み出す必要がある。
【０００５】
図８に示すようなインターレース回路では、垂直シフトレジスタに入力するスタートパルスφＶＳＴ（１Ｖ毎に１回）に同期して入力するフィールドインデックスパルスφＦＤＸにより、選択される２つの水平選択線のペアが一斉に決定されるため、Ａフィールドの信号を読み出した後、ｎＨ期間（ｎＨ期間は１Ｖ期間以内）後にＢフィールドの信号を読み出す際にも、Ａフィールドと同じペアでの信号が読み出されることになる。したがって、スーパーラチチュード走査のようにＡフィールド（あるいはＢフィールド）の信号を読み出した後、ｎＨ期間後にＢフィールド（Ａフィールド）の信号を読み出す場合には、従来のようにフィールドインデックスパルスφＦＤＸにより一斉に２つの隣り合う水平選択線のペアが決定されるように構成されている回路では、スーパーラチチュード走査に対応したインターレース走査は不可能となる。
【０００６】
本発明は、従来の固体撮像装置における上記問題点を解消するためになされたもので、２行混合読み出しのインターレース走査を行う際、１Ｖ期間内に異なる２つのフィールドが同時に存在するような場合（例えばスーパーラチチュード走査）においても、それぞれのフィールドにおいて選択される２つの水平選択線のペアの選択が確実に行われる垂直走査回路を備えた固体撮像装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、本発明は、２次元アレイ状に配列された複数個の光電変換素子と、水平方向に配列された前記光電変換素子に対応して設けられた水平選択線群と、該水平選択線群を介して水平方向に配列された光電変換素子の走査を行う垂直走査回路と、垂直方向に配列された前記光電変換素子に対応して設けられた垂直選択線群と、該垂直選択線群に対応して設けられた水平走査回路とを有し、１垂直走査期間内にＡフィールドとＢフィールドの異なる２つのフィールドに対応する信号を読み出す２行混合読み出しインターレース走査を行うようにした固体撮像装置において、前記垂直走査回路は、読み出しパルスを順次シフトするための第１シフトレジスタと、フィールドインデックスパルスを順次シフトするための第２シフトレジスタと、前記第１シフトレジスタの出力を前記第２シフトレジスタの出力で制御して、インターレース走査を行う際に前記ＡフィールドとＢフィールドにおいて選択される隣合う２つの水平選択線のペアを決定するためのインターレース回路とで構成するものである。
【０００８】
このように、垂直走査回路が、読み出しパルス用の第１シフトレジスタとは別にフィールドインデックスパルスを順次シフトするための第２シフトレジスタを備え、垂直走査回路に対して１Ｖ期間内に２回入力される読み出し用スタートパルスに対応して、フィールドインデックスパルスを第２シフトレジスタに入力し、読み出しパルスが順次シフトされるのと対応してフィールドインデックスパルスを順次シフトすることにより、異なる２つのフィールドが１Ｖ期間内に同時に混在するような、例えばスーパーラチチュード走査におけるインターレース読み出しの場合においても、隣り合う２つの水平選択線のペアの選択を、異なる２つのフィールドそれぞれに対応させて確実に行うことができる。
【０００９】
【発明の実施の形態】
次に、実施の形態について説明する。図１は本発明に係る固体撮像装置の第１の実施の形態を示すブロック構成図である。図１において、１は読み出しパルスをシフトするための第１シフトレジスタ、２はフィールドインデックスパルスをシフトするための第２シフトレジスタ、３はインターレース回路、４は光電変換素子、５は水平走査回路である。本発明においては、垂直走査回路を構成する読み出しパルス用のシフトレジスタに加え、新たにフィールドインデックスパルスをシフトするための第２シフトレジスタ２を設け、インターレース回路３を制御して、１Ｖ期間内に異なる２つのフィールド信号を読み出すようにするものである。なお、図１において、３−１〜３−８はインターレース回路３を構成するインターレーススイッチである。
【００１０】
次に、図２に基づいて垂直走査回路を構成する第１シフトレジスタ１，第２シフトレジスタ２及びインターレース回路３の詳細な構成を説明する。第１シフトレジスタ１の単位ユニット10は、例えば図３に示すような、ＰＭＯＳトランジスタ11とＮＭＯＳトランジスタ12とからなるクロックドインバータ２段で構成されている。第１シフトレジスタ１には２相のクロックφ１，φ２及びそれぞれの反転クロック／φ１，／φ２とスタートパルスφＶＳＴが入力され、図４のタイミングチャートに示すように、初段ユニットにスタートパルスφＶＳＴが印加されると、各単位ユニット10の出力端子にはクロックφ１の立ち下がりに同期した信号ＳＲ１，ＳＲ２，ＳＲ３，・・・が出力される。この実施の形態では、ＣＭＯＳ型クロックドインバータ２段で単位ユニットを構成したシフトレジスタを用いているが、上記動作をするシフトレジスタであれば、構成及び形式はどのようなものでもよい。
【００１１】
第２シフトレジスタ２は、第１シフトレジスタ１と全く同じ構成で、クロックドインバータ２段からなる単位ユニット２−１，２−２，２−３，・・・で構成されている。更に駆動用クロックも、φ１，φ２及び／φ１，／φ２と第１シフトレジスタ１と共通のクロックである。但し、スタートパルスφＶＳＴの代わりにフィールドインデックスパルスφＦＤＸが入力される点と、単位ユニット毎の出力の他に各単位ユニットのインバータ１段毎からも出力が取り出されるようになっている点が異なっている。
【００１２】
第１及び第２シフトレジスタ１，２の出力は、インターレース回路３に入力されるが、インターレース回路３の各ユニット回路は、それぞれ２つのＣＭＯＳトランスファーゲート回路３Ａ，３Ｂ；３Ｃ，３Ｄ；・・・で構成されている。最初のユニット回路の構成について説明すると、第１のトランスファーゲート回路３ＡはＮＭＯＳトランジスタ３Ａ−１とＰＭＯＳトランジスタ３Ａ−２とで構成され、その入力には対応する第１シフトレジスタ１のユニット出力ＳＲ１−１が入力され、ＮＭＯＳトランジスタ３Ａ−１及びＰＭＯＳトランジスタ３Ａ−２の各ゲートには、第２シフトレジスタ２の対応する単位ユニット２−１のインバータ１段毎の出力ＳＲ２−１，ＳＲ２−２がそれぞれ入力されている。第２のトランスファーゲート回路３Ｂの入力には、対応する第１シフトレジスタ１の単位ユニットより１ユニット後のユニット出力ＳＲ１−２が入力され、ＮＭＯＳトランジスタ３Ｂ−１及びＰＭＯＳトランジスタ３Ｂ−２の各ゲートには、第２シフトレジスタ２の対応する単位ユニット２−２のインバータ１段毎の出力ＳＲ２−２，ＳＲ２−１がそれぞれ印加されている。第１及び第２のトランスファーゲート回路３Ａ及び３Ｂの出力は共通に接続され、第２の水平選択線Ｇ２につながっている。一方、第１シフトレジスタ１の最初の単位ユニットの出力ＳＲ１−１は、第１の水平選択線Ｇ１につながっている。垂直走査回路を構成する第１及び第２シフトレジスタ１，２並びにインターレース回路３の各ユニットは上記のように構成されており、後続の各ユニットは、この繰り返し構成となっている。
【００１３】
次に、このように構成されている第１の実施の形態の動作を、図５に示すタイミングチャートを参照しながら説明する。まず、Ａフィールドの信号を読み出しについて説明する。時刻ｔ1 において、スタートパルスφＶＳＴが第１シフトレジスタ１の初段ユニットに入力されるが、この時点ではフィールドインデックスパルスφＦＤＸは“Ｈ”になっているものとする。時刻ｔ2 〜ｔ3 の間では、第１シフトレジスタ１の出力ＳＲ１−１は“Ｈ”，ＳＲ１−２は“Ｌ”，第２シフトレジスタ２のの出力ＳＲ２−１は“Ｌ”，ＳＲ２−２は“Ｈ”となっている。そのため、インターレース回路３のトランスファーゲート回路３Ａは“ＯＦＦ”，３Ｂは“ＯＮ”となっているが、入力である第１シフトレジスタ１の出力ＳＲ１−２が“Ｌ”のため、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２は“Ｌ”となる。したがって、時刻ｔ2 〜ｔ3 の期間においては、第１シフトレジスタ１の出力ＳＲ１−１に対応する水平選択線Ｇ１のみ“Ｈ”となる。
【００１４】
続いて時刻ｔ3 〜ｔ4 の間では、第１シフトレジスタ１の出力ＳＲ１−２は“Ｈ”，ＳＲ１−３は“Ｌ”，第２シフトレジスタ２の出力ＳＲ２−１は“Ｌ”，ＳＲ２−２は“Ｈ”，ＳＲ２−３は“Ｌ”，ＳＲ２−４は“Ｈ”となっている。そのため、トランスファーゲート回路３Ａは“ＯＦＦ”となるが、３Ｂは“ＯＮ”となり、その入力である第１シフトレジスタ１の出力ＳＲ１−２が“Ｈ”のため、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２は“Ｈ”となる。一方、トランスファーゲート回路３Ｃは“ＯＦＦ”，３Ｄは“ＯＮ”となっているが、入力である第１シフトレジスタ１の出力ＳＲ１−３が“Ｌ”のため、インターレース回路３の第２のユニットの出力がつながっている第４の水平選択線Ｇ４は“Ｌ”となる。したがって、時刻ｔ3 〜ｔ4 の期間においては、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２と、第１シフトレジスタ１の出力ＳＲ１−２に対応する水平選択線Ｇ３が“Ｈ”となり選択される。以下同様にして、Ａフィールドでは最初にＧ１のみ選択され、続いてＧ２とＧ３，Ｇ４とＧ５，Ｇ６とＧ７，・・・というように、２行ずつの水平選択線が同時に選択され、Ａフィールドに対応する信号が順次読み出されていく。
【００１５】
次に、Ｂフィールドに対応する信号の読み出しを行う。時刻ｔ5 において、スタートパルスφＶＳＴを第１シフトレジスタ１に入力する。その前にフィールドインデックスパルスφＦＤＸは“Ｈ”から“Ｌ”になっているものとする。すなわち、Ａフィールドの読み出し期間である１Ｖ期間内にフィールドの切り替えが行われている。時刻ｔ6 〜ｔ7 の間では、第１シフトレジスタ１の出力ＳＲ１−１は“Ｈ”，ＳＲ１−２は“Ｌ”，第２シフトレジスタ２の出力ＳＲ２−１は“Ｈ”，ＳＲ２−２は“Ｌ”となっている。それにより、トランスファーゲート回路３Ａは“ＯＮ”，３Ｂは“ＯＦＦ”となるため、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２は“Ｈ”となる。したがって、時刻ｔ6 〜ｔ7 の期間においては、第１シフトレジスタ１の出力ＳＲ１−１に対応する水平選択線Ｇ１と、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２が“Ｈ”となり選択される。
【００１６】
続いて、時刻ｔ7 〜ｔ8 の間では、第１シフトレジスタ１の出力ＳＲ１−２は“Ｈ”，ＳＲ１−３は“Ｌ”，第２シフトレジスタ２の出力ＳＲ２−１は“Ｈ”，ＳＲ２−２は“Ｌ”，ＳＲ２−３は“Ｈ”，ＳＲ２−４は“Ｌ”となっている。そのため、トランスファーゲート回路３Ｃは“ＯＮ”となるが、３Ｄは“ＯＦＦ”となり、その入力である第１シフトレジスタ１の出力ＳＲ１−２が“Ｈ”のため、インターレース回路３の第２のユニットの出力がつながっている第４の水平選択線Ｇ４は“Ｈ”となる。したがって、時刻ｔ7 〜ｔ8 の期間においては、第１シフトレジスタ１の出力ＳＲ１−２に対応する水平選択線Ｇ３と、インターレース回路３の第２のユニットの出力がつながっている第４の水平選択線Ｇ４が“Ｈ”となり選択される。以下同様にして、Ｂフィールドでは、Ｇ１とＧ２，Ｇ３とＧ４，Ｇ５とＧ６，・・・というように２行ずつ、Ａフィールドとは異なるペアで選択されていく。以上のＢフィールドの読み出し走査は、通常の１Ｖ期間内である時刻ｔ9 において終了し、続いて新たに次の１Ｖ期間においてＡフィールドに対応する信号の読み出し走査が始まる。
【００１７】
以上のように、上記第１の実施の形態においては、スーパーラチチュード走査のように１Ｖ期間内に２つのフィールドが混在するような場合でも、Ａフィールド及びＢフィールドそれぞれのフィールドに対応するインターレース走査を行うための、隣り合う２つの水平選択線のペアを確実に選択することが可能となり、２行混合読み出しのインターレース走査を行うことができる。
【００１８】
上記第１の実施の形態においては、スーパーラチチュード走査の場合について説明したが、通常のインターレース走査（１Ｖ期間に１フィールド読み出す場合）においても、また、１Ｖ期間内にｎ回（ｎは３以上）のインターレース走査を行うような場合においても、本実施の形態が適用可能なことは明確である。
【００１９】
次に、第２の実施の形態について説明する。図６は、第２の実施の形態における垂直走査回路部分を示す回路構成図であり、図２に示した第１の実施の形態と同一又は対応する構成要素には同一符号を付して示している。この実施の形態における第１シフトレジスタ１とインターレース回路３は、図２に示した第１の実施の形態と同様な構成であり、フィールドインデックスパルスφＦＤＸをシフトさせるための第２シフトレジスタ２が、トランスファーゲート回路構成となっている点が、第１の実施の形態と異なっている点である。すなわち、第２シフトレジスタ２はトランスファーゲート回路構成となっており、その単位ユニット２−１，２−２，・・・はＮＭＯＳトランジスタ21とＰＭＯＳトランジスタ22からなるＣＭＯＳトランスファーゲート回路と２つのインバータ回路より構成されている。最初の単位ユニット２−１について説明すると、ＣＭＯＳトランスファーゲート回路を構成するＮＭＯＳトランジスタ21のゲートには、対応する第１シフトレジスタ１の単位ユニットより１段前の出力ＳＲ１−０が入力され、ＰＭＯＳトランジスタ22のゲートには、同様に第１シフトレジスタ１の出力ＳＲ１−０を、インバータ回路23を介して反転させて入力している。ＣＭＯＳトランスファーゲート回路の出力は、２つのインバータ回路を経て次の単位ユニット２−２に接続されている。そして第１の実施の形態と同様に、各インバータ回路の１段毎から出力が取り出されるようになっている。
【００２０】
次に、このように構成されている第２の実施の形態の動作を、図７に示すタイミングチャートを参照しながら説明する。まず、最初にＡフィールドの信号を読み出す場合について説明する。時刻ｔ1 において、スタートパルスφＶＳＴが第１シフトレジスタ１の初段ユニットに入力されるが、このスタートパルスφＶＳＴに同期して、フィールドインデックスパルスφＦＤＸは“Ｌ”から“Ｈ”になるものとする。時刻ｔ2 〜ｔ3 の間では、第１シフトレジスタ１の出力ＳＲ１−１は“Ｈ”，ＳＲ１−２は“Ｌ”，第２シフトレジスタ２の出力ＳＲ２−１は“Ｌ”，ＳＲ２−２は“Ｈ”となっている。そのため、インターレース回路３のトランスファーゲート回路３Ａは“ＯＦＦ”，３Ｂは“ＯＮ”となっているが、入力である第１シフトレジスタ１の出力ＳＲ１−２が“Ｌ”のため、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２は“Ｌ”となる。したがって、時刻ｔ2 〜ｔ3 の期間においては、第１シフトレジスタ１の出力ＳＲ１−１に対応する水平選択線Ｇ１のみ“Ｈ”となり選択される。
【００２１】
続いて時刻ｔ3 〜ｔ4 の間では、第１シフトレジスタ１の出力ＳＲ１−２は“Ｈ”，ＳＲ１−３は“Ｌ”，第２シフトレジスタ２の出力ＳＲ２−１は“Ｌ”，ＳＲ２−２は“Ｈ”，ＳＲ２−３は“Ｌ”，ＳＲ２−４は“Ｈ”となっている。そのため、トランスファーゲート回路３Ａは“ＯＦＦ”となるが、３Ｂは“ＯＮ”となり、その入力である第１シフトレジスタ１の出力ＳＲ１−２が“Ｈ”のため、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２は“Ｈ”となる。一方、トランスファーゲート回路３Ｃは“ＯＦＦ”，３Ｄは“ＯＮ”となっているが、入力である第１シフトレジスタ１の出力ＳＲ１−３が“Ｌ”のため、インターレース回路３の第２のユニットの出力がつながっている第４の水平選択線Ｇ４は“Ｌ”となる。したがって、時刻ｔ3 〜ｔ4 の期間においては、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２と、第１シフトレジスタ１の出力ＳＲ１−２に対応する水平選択線Ｇ３が“Ｈ”となり選択される。以下同様にして、Ａフィールドでは最初にＧ１のみ選択され、続いてＧ２とＧ３，Ｇ４とＧ５，Ｇ６とＧ７，・・・というように、２行ずつの水平選択線が同時に選択されていく。
【００２２】
次に、Ｂフィールドの信号の読み出しを行う。時刻ｔ5 において、スタートパルスφＶＳＴを第１シフトレジスタ１に入力するのに同期して、フィールドインデックスパルスφＦＤＸを“Ｈ”から“Ｌ”にする。すなわち、通常Ａフィールドの読み出し期間である１Ｖ期間内にフィールドの切り替えを行う。時刻ｔ6 〜ｔ7 の間では、第１シフトレジスタ１の出力ＳＲ１−１は“Ｈ”，ＳＲ１−２は“Ｌ”，第２シフトレジスタ２の出力ＳＲ２−１は“Ｈ”，ＳＲ２−２は“Ｌ”となっている。それにより、トランスファーゲート回路３Ａは“ＯＮ”，３Ｂは“ＯＦＦ”となるため、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２は“Ｈ”となる。したがって、時刻ｔ6 〜ｔ7 の期間においては、第１シフトレジスタ１の出力ＳＲ１−１に対応する水平選択線Ｇ１と、インターレース回路３の第１のユニットの出力がつながっている第２の水平選択線Ｇ２が“Ｈ”となり選択される。
【００２３】
続いて、時刻ｔ7 〜ｔ8 の間では、第１シフトレジスタ１の出力ＳＲ１−２は“Ｈ”，ＳＲ１−３は“Ｌ”，第２シフトレジスタ２の出力ＳＲ２−１は“Ｈ”，ＳＲ２−２は“Ｌ”，ＳＲ２−３は“Ｈ”，ＳＲ２−４は“Ｌ”となっている。そのため、トランスファーゲート回路３Ｃは“ＯＮ”，３Ｄは“ＯＦＦ”となり、その入力である第１シフトレジスタ１の出力ＳＲ１−２が“Ｈ”のため、インターレース回路３の第２のユニットの出力がつながっている第４の水平選択線Ｇ４は“Ｈ”となる。したがって、時刻ｔ7 〜ｔ8 の期間においては、第１シフトレジスタ１の出力ＳＲ１−２に対応する水平選択線Ｇ３と、インターレース回路３の第２のユニットの出力がつながっている第４の水平選択線Ｇ４が同時に“Ｈ”となり選択される。以下同様にして、Ｂフィールドでは、Ｇ１とＧ２，Ｇ３とＧ４，Ｇ５とＧ６，・・・というように２行ずつ、選択されていく。以上のＢフィールドの読み出し走査は、通常の１Ｖ期間内である時刻ｔ9 において終了し、続いて新たに次の１Ｖ期間においてＡフィールドに対応する信号の読み出し走査が始まる。
【００２４】
上記第２の実施の形態においては、第２シフトレジスタ２の構成を、トランスファーゲート型のシフトレジスタとしているので、第１の実施の形態において用いた第２シフトレジスタ２のクロックドインバータを駆動するための駆動用クロックが不要となる。また、第２の実施の形態では、第２シフトレジスタに用いるトランスファーゲート回路を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートには、第１シフトレジスタのうち対応する単位段より１段前の出力を入力としたものを示しているが、これはｎ段前の第１シフトレジスタの単位段の出力を入力として用いることも可能であることは明確である。
【００２５】
また、上記第２の実施の形態においては、スーパーラチチュード走査の場合について説明したが、通常のインターレース走査（１Ｖ期間に１フィールド読み出す場合）においても、また、１Ｖ期間内にｎ回（ｎは３以上）のインターレース走査を行うような場合においても、本実施の形態が適用可能なことは明確である。
【００２６】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、垂直走査回路を読み出しパルスをシフトさせるためのシフトレジスタの他にフィールドインデックスパルスをシフトさせるためのシフトレジスタを設けて構成しているので、スーパーラチチュード走査のように１Ｖ期間内に異なる２つのフィールドの信号を読み出すような場合においても、２行混合読み出しのインターレース走査が可能となる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の第１の実施の形態を示すブロック構成図である。
【図２】図１に示した第１の実施の形態における垂直走査回路部分の構成を示す回路構成図である。
【図３】図２に示した垂直走査回路の第１シフトレジスタの構成を示す回路構成図である。
【図４】図３に示した第１シフトレジスタの動作を説明するためのタイミングチャートである。
【図５】図２に示した垂直走査回路の動作を説明するためのタイミングチャートである。
【図６】第２の実施の形態における垂直走査回路部分を示す回路構成図である。
【図７】図６に示した第２の実施の形態の動作を説明するためのタイミングチャートである。
【図８】従来の２行混合読み出しインターレース走査方式の固体撮像装置の構成例を示すブロック構成図である。
【図９】図８に示した従来例の動作を説明するためのタイミングチャートである。
【符号の説明】
１  第１シフトレジスタ
２  第２シフトレジスタ
３  インターレース回路
４  光電変換素子
５  水平走査回路
２−１，２−２，・・・  第２シフトレジスタの単位ユニット
３−１，３−２，・・・  インターレーススイッチ
３Ａ，３Ｂ，・・・  トランスファーゲート回路
３Ａ−１，３Ｂ−１，・・・  ＮＭＯＳトランジスタ
３Ａ−２，３Ｂ−２，・・・  ＰＭＯＳトランジスタ
10  第１シフトレジスタの単位ユニット
11  ＰＭＯＳトランジスタ
12  ＮＭＯＳトランジスタ
21  ＮＭＯＳトランジスタ
22  ＰＭＯＳトランジスタ
23  インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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