(57)【特許請求の範囲】
【請求項１】
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路のオフセットミスマッチの校正方法において、
校正値検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を固定し、
前記ステージの一のＡ／Ｄ変換器の閾値における入力値を２系統で測定しておき、
変換動作時に２系統の測定値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算する
ことを特徴とするオフセットミスマッチの校正方法。
【請求項２】
前記校正値検出動作時に複数回前記差分を測定してその平均値を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することを特徴とする
請求項１記載のオフセットミスマッチの校正方法。
【請求項３】
変換動作時に前記差分を１／２にして一方の系統の前記パイプラインＡ／Ｄ変換器に加算し、
他方の系統のパイプラインＡ／Ｄ変換器に減算することを特徴とする
請求項１及び請求項２記載のオフセットミスマッチの校正方法。
【請求項４】
前記校正値検出動作と前記変換動作とを交互に行うことを特徴とする
請求項１乃至請求項３記載のオフセットミスマッチの校正方法。
【請求項５】
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路において、
校正値検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を固定し、前記ステージの一のＡ／Ｄ変換器の閾値における入力値を２系統でカウントしておき、変換動作時に２系統のカウント値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算する校正手段を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項６】
前記校正手段が、
２系統の前記パイプラインＡ／Ｄ変換器を構成する各ステージの一のＡ／Ｄ変換器の出力の一方を選択する第１のマルチプレクサ回路と、
第１のマルチプレクサ回路を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、
このアップダウンカウンタ回路の２系統のカウント値をそれぞれ記憶する２つのレジスタ回路と、
これらのカウント値の差分を演算する演算回路と、
校正値検出動作時に前記アップダウンカウンタ回路の出力、変換動作時に前記演算回路の出力を選択する第２のマルチプレクサ回路と、
第２のマルチプレクサ回路の出力に基づきアナログ信号を出力するＤ／Ａ変換器と、
このＤ／Ａ変換器の出力をアナログ入力信号に加算する加算器とを備え、
前記校正値検出動作時に前記第１のマルチプレクサ回路を切り換えて２系統のカウントを行い、前記変換動作時に前記Ｄ／Ａ変換器の出力をアナログ入力信号に加算することを特徴とする。
請求項５記載のＡ／Ｄ変換回路。
【請求項７】
前記校正値検出動作時に複数回前記差分を測定して、
前記演算回路がその平均値演算して出力することを特徴とする
請求項６記載のＡ／Ｄ変換回路。
【請求項８】
変換動作時に前記差分を１／２にして一方の系統の前記パイプラインＡ／Ｄ変換器に加算し、
他方の系統のパイプラインＡ／Ｄ変換器に減算することを特徴とする
請求項６及び請求項７記載のＡ／Ｄ変換回路。
【請求項９】
前記校正値検出動作と前記変換動作とを交互に行うことを特徴とする
請求項６乃至請求項８記載のＡ／Ｄ変換回路。
【請求項１０】
前記パイプラインＡ／Ｄ変換器を差動入力としたことを特徴とする
請求項６乃至請求項８記載のＡ／Ｄ変換回路。
【請求項１１】
前記第１のマルチプレクサ回路の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値をレジスタ回路に格納することを特徴とする
請求項６記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パイプラインＡ／Ｄ変換器に関し、特にパイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路におけるオフセットミスマッチの校正方法及びこの方法を用いたＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】
従来のパイプラインＡ／Ｄ変換器は入力信号を１ビット等の低分解能のＡ／Ｄ変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
さらに、このようなパイプラインＡ／Ｄ変換器を２系統設けて、これらをインターリーブして動作させることにより、高速変換動作を実現することが可能になる。
【０００４】
但し、２系統のパイプラインＡ／Ｄ変換器のオフセットが不一致の場合には変換結果に誤差を生じてしまうため、これらのオフセットミスマッチを校正する必要がある。
【０００５】
図１１はこのような従来の２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正方法の一例を示す構成ブロック図である。図１１において１及び２は従来のパイプラインＡ／Ｄ変換器、３及び４はアナログ加算器、５及び６は出力が可変の電圧源である。
【０００６】
また、１００は校正に用いる基準電圧、１０１及び１０２はパイプラインＡ／Ｄ変換器１及び２のディジタル出力信号である。
【０００７】
基準電圧１００はアナログ加算器３及び４の一方の入力端子に接続され、アナログ加算器３の他方の入力端子には電圧源５の一端が接続される。また、アナログ加算器４の他方の入力端子には電圧源６の一端が接続される。
【０００８】
アナログ加算器３及び４の出力端子はパイプラインＡ／Ｄ変換器１及び２のアナログ入力端子にそれぞれ接続され、パイプラインＡ／Ｄ変換器１及び２のディジタル出力端子からはディジタル出力信号１０１及び１０２が出力される。さらに、電圧源５及び６の他端は接地される。
【０００９】
ここで、図１１に示す従来例の校正方法について説明する。校正時には既知の基準電圧をアナログ加算器３及び４を介してパイプラインＡ／Ｄ変換器１及び２に入力してＡ／Ｄ変換を行う。
【００１０】
このＡ／Ｄ変換結果が等しくない場合には、電圧源５及び６の出力電圧値を調整して２つのＡ／Ｄ変換結果が等しくなるように、アナログ的にオフセット校正値を加算する。
【００１１】
そして、実際の変換動作時には電圧源５及び６の先に決定した出力電圧値を保持して、基準電圧１００の代わりに被変換電圧を入力信号としてパイプラインＡ／Ｄ変換器１及び２に入力する。
【００１２】
この結果、入力信号にアナログ的にオフセット校正値を加算することにより、２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正することが可能になる。
【００１３】
また、図１２は従来の２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正方法の他の例を示す構成ブロック図である。図１２において１，２及び１００は図１１と同一符号を付してあり、３ａ及び４ａはディジタル加算器、１０１ａ及び１０２ａはディジタル出力信号、１０３及び１０４はディジタル校正値である。
【００１４】
基準電圧１００はパイプラインＡ／Ｄ変換器１及び２のアナログ入力端子にそれぞれ接続され、パイプラインＡ／Ｄ変換器１及び２のディジタル出力端子はディジタル加算器３ａ及び４ａの一方の入力端子にそれぞれ接続される。
【００１５】
ディジタル加算器３ａの他方の入力端子にはディジタル校正値１０３が入力され、ディジタル加算器４ａの他方の入力端子にはディジタル校正値１０４が入力される。さらに、ディジタル加算器３ａ及び４ａの出力端子からはディジタル出力信号１０１ａ及び１０２ａがそれぞれ出力される。
【００１６】
ここで、図１２に示す従来例の校正方法について説明する。校正時には既知の基準電圧をパイプラインＡ／Ｄ変換器１及び２に入力してＡ／Ｄ変換を行う。
【００１７】
このＡ／Ｄ変換結果が等しくない場合には、ディジタル校正値１０３及び１０４の値を調整して２つのＡ／Ｄ変換結果が等しくなるように、ディジタル的にオフセット校正値を加算する。
【００１８】
そして、実際の変換動作時には先に決定したディジタル校正値１０３及び１０４の値を保持して、基準電圧１００の代わりに被変換電圧を入力信号としてパイプラインＡ／Ｄ変換器１及び２に入力する。
【００１９】
この結果、入力信号にディジタル的にオフセット校正値を加算することにより、２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正することが可能になる。
【００２０】
【発明が解決しようとする課題】
しかし、図１１及び図１２に示す従来例ではＡ／Ｄ変換の分解能を用いて精度良くオフセットを調整するためにはＡ／Ｄ変換器に冗長なビット数を必要としてしまう。言い換えれば、所望の分解能以上のＡ／Ｄ変換器を製作しなければならないと言った問題点があった。
【００２１】
また、図１２の場合にはＡ／Ｄ変換動作と同時に動作するディジタル加算器等の高速ディジタル回路が回路構成上多くの割合を占めて、消費電力やディジタルノイズが増加してしまうと言った問題点があった。
従って本発明が解決しようとする課題は、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能なオフセットミスマッチの校正方法及びこれを用いたＡ／Ｄ変換回路を実現することにある。
【００２２】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路のオフセットミスマッチの校正方法において、
校正値検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を固定し、前記ステージの一のＡ／Ｄ変換器の閾値における入力値を２系統で測定しておき、変換動作時に２系統の測定値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【００２３】
請求項２記載の発明は、
請求項１記載の発明であるオフセットミスマッチの校正方法において、
前記校正値検出動作時に複数回前記差分を測定してその平均値を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、Ａ／Ｄ変換器のノイズが平均化されるのでＡ／Ｄ変換器のノイズを抑圧することが可能である。
【００２４】
請求項３記載の発明は、
請求項１記載の発明であるオフセットミスマッチの校正方法において、
変換動作時に前記差分を１／２にして一方の系統の前記パイプラインＡ／Ｄ変換器に加算し、他方の系統のパイプラインＡ／Ｄ変換器に減算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【００２５】
請求項４記載の発明は、
請求項１乃至請求項３記載の発明であるオフセットミスマッチの校正方法において、
前記校正値検出動作と前記変換動作とを交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【００２６】
請求項５記載の発明は、
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路において、
校正値検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を固定し、前記ステージの一のＡ／Ｄ変換器の閾値における入力値を２系統でカウントしておき、変換動作時に２系統のカウント値の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算する校正手段を備えたことにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【００２７】
請求項６記載の発明は、
請求項５記載の発明であるＡ／Ｄ変換回路において、
前記校正手段が、
２系統の前記パイプラインＡ／Ｄ変換器を構成する各ステージの一のＡ／Ｄ変換器の出力の一方を選択する第１のマルチプレクサ回路と、第１のマルチプレクサ回路を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、このアップダウンカウンタ回路の２系統のカウント値をそれぞれ記憶する２つのレジスタ回路と、これらのカウント値の差分を演算する演算回路と、校正値検出動作時に前記アップダウンカウンタ回路の出力、変換動作時に前記演算回路の出力を選択する第２のマルチプレクサ回路と、第２のマルチプレクサ回路の出力に基づきアナログ信号を出力するＤ／Ａ変換器と、このＤ／Ａ変換器の出力をアナログ入力信号に加算する加算器とを備え、前記校正値検出動作時に前記第１のマルチプレクサ回路を切り換えて２系統のカウントを行い、前記変換動作時に前記Ｄ／Ａ変換器の出力をアナログ入力信号に加算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【００２８】
請求項７記載の発明は、
請求項６記載の発明であるＡ／Ｄ変換回路において、
前記校正値検出動作時に複数回前記差分を測定して、
前記演算回路がその平均値演算して出力することにより、Ａ／Ｄ変換器のノイズが平均化されるのでＡ／Ｄ変換器のノイズを抑圧することが可能である。
【００２９】
請求項８記載の発明は、
請求項６及び請求項７記載の発明であるＡ／Ｄ変換回路において、
変換動作時に前記差分を１／２にして一方の系統の前記パイプラインＡ／Ｄ変換器に加算し、他方の系統のパイプラインＡ／Ｄ変換器に減算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【００３０】
請求項９記載の発明は、
請求項６乃至請求項８記載の発明であるＡ／Ｄ変換回路において、
前記校正値検出動作と前記変換動作とを交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【００３１】
請求項１０記載の発明は、
請求項６乃至請求項８記載の発明であるＡ／Ｄ変換回路において、
前記パイプラインＡ／Ｄ変換器を差動入力としたことにより、差動信号をＡ／Ｄ変換することができる。
【００３２】
請求項１１記載の発明は、
請求項６記載の発明であるＡ／Ｄ変換回路において、
前記第１のマルチプレクサ回路の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値をレジスタ回路に格納することにより、誤差を低減することができる。
【００３３】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【００３４】
図１において１及び２は図１１と同一符号を付してあり、３ｂ及び４ｂはアナログ加算器、７及び９はマルチプレクサ回路、８はアップダウンカウンタ回路、１０は非反転出力端子及び反転出力端子を有する校正値出力用のＤ／Ａ変換器、１１はスイッチ回路、１２及び１３はレジスタ回路、１４はディジタル減算器、１５は入力信号を１／２倍する演算回路、１０５はアナログ入力信号、１０６はパイプラインＡ／Ｄ変換器１への入力信号である。さらに、３ｂ，４ｂ，７〜１５は校正手段を構成している。
【００３５】
図１中５０はパイプラインＡ／Ｄ変換器１の詳細を示す構成ブロック図であり、１６は１．５ビットＡ／Ｄ変換器、１７は利得１倍の増幅器、１８はアナログ減算器、１９はマルチプレクサ回路、２０は１．５ビットＤ／Ａ変換器、２１は利得２倍の増幅器、２２はＤ／Ａ変換器２０に基準電圧を供給するＤ／Ａ変換器、２３は前記基準電圧を分圧する分圧抵抗である。
【００３６】
また、他段のパイプラインステージも同一構成であるので符号は付さず、入力側から順に”ステージ＃３”、”ステージ＃２”及び”ステージ＃１”と呼び、各々のステージの出力電圧である残差出力をそれぞれ”Ｖｒ３”，”Ｖｒ２”及び”Ｖｒ１”と呼ぶ。
【００３７】
アナログ入力信号１０５はアナログ加算器３ｂ及び４ｂの一方の入力端子に接続され、アナログ加算器３ｂ及び４ｂの出力端子はパイプラインＡ／Ｄ変換器１及び２のアナログ入力端子にそれぞれ接続される。
【００３８】
パイプラインＡ／Ｄ変換器１及び２の各”ステージ＃１”のＡ／Ｄ変換器の出力はマルチプレクサ回路７の２つの入力端子にそれぞれ接続され、マルチプレクサ回路７の出力はアップダウンカウンタ回路８のアップダウン制御端子に接続される。
【００３９】
アップダウンカウンタ回路８のカウント出力はマルチプレクサ回路９の一方の入力端子とレジスタ回路１２及び１３の入力端子にそれぞれ接続され、レジスタ回路１２及び１３の出力はディジタル減算器１４の加算入力端子及び減算入力端子にそれぞれ接続される。
【００４０】
ディジタル減算器１４の出力は演算回路１５に接続され、演算回路１５の出力はマルチプレクサ回路９の他方の入力端子に接続される。また、マルチプレクサ回路９の出力はＤ／Ａ変換器１０の入力端子に接続される。
【００４１】
Ｄ／Ａ変換器１０の非反転出力端子はアナログ加算器３ｂの他方の入力端子及びスイッチ回路１１の一方の入力端子に接続され、Ｄ／Ａ変換器１０の反転出力端子はスイッチ回路１１の他方の入力端子に接続される。さらに、スイッチ回路１１の出力はアナログ加算器４ｂの他方の入力端子に接続される。
【００４２】
一方、パイプラインＡ／Ｄ変換器１の詳細を示す構成ブロック図において、アナログ加算器３ｂの出力である入力信号１０６は”ステージ＃３”を構成する１．５ビットＡ／Ｄ変換器１６の入力端子及び増幅器１７の入力端子にそれぞれ接続され、増幅器１７の出力はアナログ減算器１８の加算入力端子に接続される。
【００４３】
１．５ビットＡ／Ｄ変換器１６の出力はディジタル信号として取り出されると共にマルチプレクサ回路１９の一方の入力端子に接続され、マルチプレクサ回路１９の他方の入力端子には固定データ”ＴＤ３”が印加される。
【００４４】
マルチプレクサ回路１９の出力は１．５ビットＤ／Ａ変換器２０に接続され、１．５ビットＤ／Ａ変換器２０の出力はアナログ減算器１８の減算入力端子に接続される。アナログ減算器１８の出力は増幅器２１に接続され、増幅器２１の出力は残差出力”Ｖｒ３”として後段の”ステージ＃２”に供給される。
【００４５】
また、基準電圧発生用のＤ／Ａ変換器２２の出力は分圧抵抗２３の両端に印加され、分圧抵抗２３で生じた分圧電圧が各ステージの１．５ビットＤ／Ａ変換器の基準電圧として供給される。
【００４６】
ここで、図１に示す実施例の動作を説明する。先ず、図２は”ステージ＃３”等のパイプラインステージを構成する１．５ビットＡ／Ｄ変換器１６の入出力を示す表である。入力信号を”Ｖｉｎ”、入力信号のフルスケールを”ＦＳ”とすれば、”−ＦＳ≦Ｖｉｎ＜−ＦＳ／８”の場合には２ビットのコード”００（＝０）”を、”−ＦＳ／８≦Ｖｉｎ＜＋ＦＳ／８”の場合には２ビットのコード”０１（＝１）”を、”＋ＦＳ／８≦Ｖｉｎ＜＋ＦＳ”の場合には２ビットのコード”１０（＝２）”をそれぞれ出力する。
【００４７】
一方、図３は１．５ビットＤ／Ａ変換器２０の入出力を示す表である。２ビットの入力コードが”００（＝０）”の場合には”−ＦＳ／４”の電圧を出力し、２ビットの入力コードが”０１（＝１）”の場合には”０”の電圧を出力し、２ビットの入力コードが”１０（＝２）”の場合には”＋ＦＳ／４”の電圧を出力する。
【００４８】
そして、図４はこのような入出力特性を示す１．５ビットＤ／Ａ変換器の入力を固定にした場合の入力電圧と残差出力”Ｖｒ２”との関係を示す特性曲線図である。
【００４９】
図４中（Ａ）中の、例えば、”（１，１）”の表現は”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ３＝０１（＝１）”に固定され、”ステージ＃２”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ２＝０１（＝１）”に固定されていることを示す。
【００５０】
このような条件では、図３に示す表から明らかなように”ステージ＃３”及び”ステージ＃２”を構成する１．５ビットＤ／Ａ変換器の出力はそれぞれ”０Ｖ”になる。
【００５１】
このため、入力信号は”ステージ＃３”及び”ステージ＃２”で各々２倍（４倍）に増幅されることなり、図４中”ＣＨ０１”に示すように原点を通過して傾きが４倍の直線になる。
【００５２】
同様に、”ステージ＃３”及び”ステージ＃２”を構成する１．５ビットＤ／Ａ変換器の入力の値に対して図３に示す表の”００”〜”１０”を適合することにより、図４（Ａ）に示すような複数の直線に示されるような特性曲線になる。
【００５３】
また、図４（Ｂ）は”（１，１）”の直線を拡大したものであり、図４（Ｂ）中”ＣＨ０２”に示す直線は前述のように”（１，１）”に示す直線は理想的には原点を通過するものであるが、オフセットが存在する場合には図４（Ｂ）中”ＣＨ０３”に示すようにそのオフセットの値により直線が上下にシフトする。
【００５４】
さらに、このオフセットの値は２系統のパイプラインＡ／Ｄ変換器の間で異なるものであるから、例えば、図５に示すような特性曲線になる。
【００５５】
図５は２系統のパイプラインＡ／Ｄ変換器の入力電圧と残差出力”Ｖｒ２”との関係を示す特性曲線図である。例えば、パイプラインＡ／Ｄ変換器１及び２の”（１，１）”の直線の特性がそれぞれ図５中”ＣＨ１１”及び”ＣＨ１２”であるとすると図５中”ΔＶ”に示すような入力換算されたオフセットミスマッチが存在することになる。
【００５６】
従って、本願発明は図５中”ΔＶ”に示すような入力換算されたオフセットミスマッチを求めて変換動作時に”ΔＶ”を解消するようにＤ／Ａ変換器１０からパイプラインＡ／Ｄ変換器１及び２の入力信号に校正値を加算して校正するものである。
【００５７】
さらに、オフセットミスマッチの検出動作を図６を用いて説明する。図６は校正値検出動作を説明するフロー図である。但し、アップダウンカウンタ回路８はアップダウン制御端子の入力値が”ハイレベル”の場合にダウンカウント、”ローレベル”の場合にアップカウントするものとする。
【００５８】
先ず第１に、アナログ入力信号１０５として”０Ｖ”の基準電圧を供給し、図６中”Ｓ００１”において制御手段（図示せず。）は初期化としてスイッチ回路１１の図１中”１”側入力端子を選択し、”ステージ＃３”及び”ステージ＃２”のマルチプレクサ回路１９等を制御して固定値”ＴＤ３”及び”ＴＤ２”を選択させる。また、マルチプレクサ回路９を制御してアップダウンカウンタ回路８の出力を選択させる。
【００５９】
図６中”Ｓ００２”において制御手段はアップダウンカウンタ回路８を初期化する。例えば、Ｄ／Ａ変換器１０がほぼ”０Ｖ”を出力するカウント値”８０Ｈ”を設定する。
【００６０】
また、図６中”Ｓ００３”において制御手段は制御してパイプラインＡ／Ｄ変換器１及び２の双方の”ステージ＃３”及び”ステージ＃２”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ３”及び”ＴＤ２”をそれぞれ”０１（＝１）”及び”０１（＝１）”に設定する。
【００６１】
図６中”Ｓ００４”において制御手段はマルチプレクサ回路７を制御してパイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力を選択する。
【００６２】
そして、図６中”Ｓ００５”において制御手段はアップダウンカウンタ回路８のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【００６３】
ここで、カウント値の収束に関して更に詳細に説明する。ステージ＃３”及び”ステージ＃２”の１．５ビットＤ／Ａ変換器の入力値がそれぞれ”０１（＝１）”及び”０１（＝１）”に固定されるのでパイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器には前述のように入力信号を４倍に値が入力され、例えば、図７に示すような特性曲線図になる。図７はＤ／Ａ変換器の入力固定時の入力電圧と残差出力との関係を示す特性曲線図である。
【００６４】
この状態で、Ｄ／Ａ変換器１０はほぼ”０Ｖ”を出力し、アナログ入力信号１００も”０Ｖ”であるので、パイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の入力である残差出力”Ｖｒ２”もまたほぼ”０Ｖ”となる。例えば、図８中”ＰＴ０１”に示すような状態になる。図８はカウント値の収束の過程を示す説明図である。
【００６５】
このため、入力信号ほぼ”０Ｖ”である場合、図２に示す表から分かるようにパイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力は”０１”となり、”ハイレベル”となる。
【００６６】
従って、アップダウンカウンタ回路８はダウンカウントを行ない、Ｄ／Ａ変換器１０に入力するディジタル値を図９に示すように減少させて行く。図９はカウント値の収束の過程を示すタイミング図であり、Ｄ／Ａ変換器１０に入力するディジタル値が減少することにより、Ｄ／Ａ変換器１０は”０Ｖ”近傍からアナログ値を減少させる、言い換えれば、負の値を出力することになる。
【００６７】
このため、アナログ加算器３ｂを介してパイプラインＡ／Ｄ変換器１に加算される電圧が減少（負の電圧が加算される）するので、残差出力”Ｖｒ２”もまた図８中”ＰＴ０２”に示すように減少して変化する。
【００６８】
残差出力”Ｖｒ２”がさらに減少して１．５ビットＡ／Ｄ変換器の閾値（−ＦＳ／８）よりも小さな値に達すると図２に示す表から分かるようにパイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力は”０１”から”００”となり、”ローレベル”となる。
【００６９】
従って、アップダウンカウンタ回路８はアップカウントを開始するが、図９に示すようにアップカウントによりＤ／Ａ変換器１０に入力するディジタル値が１カウント増加すると、Ｄ／Ａ変換器１０の出力もまた増加して閾値（−ＦＳ／８）を超えてダウンカウントになってしまう。
【００７０】
このため、図９中”ＣＲ０１”に示す領域においてＤ／Ａ変換器１０の１ＬＳＢ分の変動が生じるようになり、アップダウンカウンタ回路８のカウント値が収束することになる。また、残差出力”Ｖｒ２”もまた図８中”ＰＴ０３”に示す位置に停止する。
【００７１】
このような収束が発生した時点で、図６中”Ｓ００６”において制御手段はアップダウンカウンタ回路８のカウント値をレジスタ回路１２に格納する。例えば、図５中”Ｖ１”に示すような値として格納される。
【００７２】
図６中”Ｓ００７”において制御手段はマルチプレクサ回路７を制御してパイプラインＡ／Ｄ変換器２の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力を選択する。
【００７３】
そして、図６中”Ｓ００８”において制御手段はアップダウンカウンタ回路８のカウント値が収束した否かを判断し、カウント値が収束するまで待機し、収束が発生した時点で、図６中”Ｓ００９”において制御手段はアップダウンカウンタ回路８のカウント値をレジスタ回路１３に格納して検出動作を終了する。例えば、図５中”Ｖ２”に示すような値として格納される。
【００７４】
すなわち、図５中”Ｖ１”及び”Ｖ２”に相当するオフセットミスマッチ”ΔＶ”を求める為の値を取得したことになる。
【００７５】
通常の変換動作では、制御手段はスイッチ回路１１を制御してスイッチ回路１１の図１中”１”側入力端子を選択し、各ステージのマルチプレクサ回路を制御して１．５ビットＤ／Ａ変換器に同一ステージの１．５ビットＡ／Ｄ変換器の出力を入力する。さらに、マルチプレクサ回路９を制御して演算回路１５の出力をＤ／Ａ変換器１０に供給する。
【００７６】
この状態でディジタル減算器１４の出力は図５中”ΔＶ（＝Ｖ１−Ｖ２）”に相当する値であり、この値を演算回路１５で”１／２”にして、”ΔＶ／２”をパイプラインＡ／Ｄ変換器１に加算し、”−ΔＶ／２”をパイプラインＡ／Ｄ変換器２に加算する。
【００７７】
すなわち、図５中”ＣＨ１１”に示す直線はプラス側にオフセットして上にシフトし、一方、図５中”ＣＨ１２”に示す直線はマイナス側にオフセットして下にシフトする。このため、図５中”Ｖ１”及び”Ｖ２”に示す点の中点で２つの直線は一致することになり、オフセットミスマッチが解消されることになる。
【００７８】
したがって、この状態でアナログ入力信号１００を入力して通常のＡ／Ｄ変換動作を行えばオフセットミスマッチが校正された状態でＡ／Ｄ変換を行うことが可能になる。
【００７９】
この結果、各ステージのＤ／Ａ変換器の入力値を固定し、特定ステージのＡ／Ｄ変換器の閾値における入力値を２系統でカウントし両者の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、オフセットミスマッチ校正が可能になる。
【００８０】
また、アナログ入力信号に加算する校正値は校正値検出回路であるＤ／Ａ変換器１０等精度により決定するので、Ａ／Ｄ変換器の分解能以下のオフセットミスマッチも検出可能であり、Ａ／Ｄ変換器自体の精度を上げることなく高精度のオフセットミスマッチ校正が可能になる。
【００８１】
さらに、ほとんどの校正手段は通常の変換動作時には動作しないので低消費電力・低ディジタルノイズとなる。
【００８２】
なお、図１に示す実施例では２系統の双方のパイプラインＡ／Ｄ変換器に対して校正値の１／２を加算若しくは減算しているが、一方のパイプラインＡ／Ｄ変換器にのみ校正値を加算若しくは減算するものであっても構わない。
【００８３】
例えば、図１におけるパイプラインＡ／Ｄ変換器１若しくは２に”ΔＶ”を加算若しくは減算すれば、前者の場合は図５中”ＣＨ１１”に示す直線のみが上にシフトして図５中”ＣＨ１２”に一致し、後者の場合は図５中”ＣＨ１２”に示す直線のみが下にシフトして図５中”ＣＨ１１”に一致してオフセットミスマッチが解消される。
【００８４】
また、図１に示す実施例では校正値を演算回路１５により１／２にしてＤ／Ａ変換器１０に供給しているが、Ｄ／Ａのスパンを調整して出力を１／２しても構わない。
【００８５】
また、実施例の説明に際しては説明の簡単のために１回の校正値検出の後に常の変換動作を行うように説明しているが、時分割で校正値検出動作と変換動作を交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【００８６】
また、複数回の校正値検出動作の後に変換動作を行い、前記複数回の動作で検出された校正値を平均して校正値として用いても良い。また、逆に、複数回の変換動作の後に校正値検出動作を行っても構わない。
【００８７】
図１０はこのような累算器を用いた場合の本発明に係る２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正するＡ／Ｄ変換回路の他の例を示す構成ブロック図である。
【００８８】
図１０において１，２，３ｂ，４ｂ及び７〜１４は図１と同一符号を付してあり、２４は累算器である。接続関係についても演算回路１５が累算器２４に置換された以外は同一であるので説明は省略する。
【００８９】
累算器２４は複数回の校正値検出動作で得られた複数個の校正値（ΔＶ）を累算して平均して出力する。この場合には、Ａ／Ｄ変換器のノイズが平均化されるのでＡ／Ｄ変換器のノイズを抑圧することが可能である。
【００９０】
また、図１に示す実施例ではシングルエンド入力であったが、差動入力にしても構わない。校正値（ΔＶ）の加算方法としては一方の系統の差動入力に対して校正値（ΔＶ）そのものを加算若しくは減算しても良く、校正値（ΔＶ）の１／２を双方の系統の差動入力に対して加算若しくは減算しても構わない。
【００９１】
また、図１に示す実施例では説明の簡単のため校正値（ΔＶ）を演算するディジタル減算器１４と１／２演算を行う演算回路を分離して記載しているが、勿論、１つの演算回路により差分をとり１／２演算をしても構わない。
【００９２】
また、カウント値の収束に関しては図９中”ＣＲ０１”に示す領域においてＤ／Ａ変換器１０の１ＬＳＢ分の変動が生じる時を収束としているが、この場合、アップダウンカウンタ回路８のカウント値は２値の間を行き来することになる。
【００９３】
このため、レジスタ回路１２及び１３に格納される値が大きい側の値か、小さい側の値かはレジスタ回路１２及び１３への格納タイミングによって変化してしまう。
【００９４】
例えば、レジスタ回路１２に大きい側の値が格納され、レジスタ回路１３に小さい側の値が格納された場合、また逆に、レジスタ回路１２に小さい側の値が格納され、レジスタ回路１３に大きい側の値が格納された場合には誤差が大きくなってしまう。
【００９５】
この場合には、アップダウンカウンタ回路８のアップダウン制御端子に印加される信号の状態に基づき格納信号を発生させ、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択すれば誤差を低減することができる。
【００９６】
言い換えれば、アップダウン制御信号であるマルチプレクサ回路７の出力が”ハイレベル”の時のみ、若しくは、”ローレベル”の時のみにアップダウンカウンタ回路８のカウント値をレジスタ回路１２及び１３に格納すれば良い。
【００９７】
すなわち、格納信号発生回路の具体的な構成としてはアップダウンカウンタ回路８のアップダウン制御端子に印加される信号に同期して格納信号を発生させレジスタ回路に印加すれば良い。
【００９８】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，３，５，６及び請求項８の発明によれば、各ステージのＤ／Ａ変換器の入力値を固定し、特定ステージのＡ／Ｄ変換器の閾値における入力値を２系統でカウントし両者の差分を入力換算されたオフセットミスマッチとしてアナログ入力信号に加算することにより、低消費電力・低ディジタルノイズで高精度のオフセットミスマッチ校正が可能になる。
【００９９】
また、請求項２及び請求項７の発明によれば、複数回の校正値検出動作の後に変換動作を行い、前記複数回の動作で検出された校正値を平均して校正値とすることにより、Ａ／Ｄ変換器のノイズが平均化されるのでＡ／Ｄ変換器のノイズを抑圧することが可能である。
【０１００】
また、請求項４及び請求項９の発明によれば、時分割で校正値検出動作と変換動作を交互に行うことにより、より精度の高いオフセットミスマッチの校正をすることができる。
【０１０１】
また、請求項１０の発明によれば、パイプラインＡ／Ｄ変換器を差動入力としたことにより、差動信号をＡ／Ｄ変換することができる。
【０１０２】
また、請求項１１の発明によれば、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択することにより誤差を低減することができる。
【図面の簡単な説明】
【図１】本発明に係る２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【図２】１．５ビットＡ／Ｄ変換器の入出力を示す表である。
【図３】１．５ビットＤ／Ａ変換器の入出力を示す表である。
【図４】入力電圧と残差出力との関係を示す特性曲線図である。
【図５】２系統のパイプラインＡ／Ｄ変換器の入力電圧と残差出力との関係を示す特性曲線図である。
【図６】校正値検出動作を説明するフロー図である。
【図７】入力電圧と残差出力との関係を示す特性曲線図である。
【図８】カウント値の収束の過程を示す説明図である。
【図９】カウント値の収束の過程を示すタイミング図である。
【図１０】累算器を用いた場合の本発明に係る２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正するＡ／Ｄ変換回路の他の例を示す構成ブロック図である。
【図１１】従来の２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正方法の一例を示す構成ブロック図である。
【図１２】従来の２系統のパイプラインＡ／Ｄ変換器のオフセットミスマッチを校正方法の他の例を示す構成ブロック図である。
【符号の説明】
１，２  パイプラインＡ／Ｄ変換器
３，３ａ，３ｂ，４，４ａ，４ｂ  アナログ加算器
５，６  電圧源
７，９，１９  マルチプレクサ回路
８  アップダウンカウンタ回路
１０，２２  Ｄ／Ａ変換器
１１  スイッチ回路
１２，１３  レジスタ回路
１４  ディジタル減算器
１５  演算回路
１６  １．５ビットＡ／Ｄ変換器
１７，２１  増幅器
１８  アナログ減算器
２０  １．５ビットＤ／Ａ変換器
２３  分圧抵抗
２４  累算器
１００  基準電圧
１０１，１０１ａ，１０２，１０２ａ  ディジタル出力信号
１０３，１０４  ディジタル校正値
１０５  アナログ入力信号
１０６  入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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