(57)【特許請求の範囲】
【請求項１】
１ラインの画像データを任意のｎ個にブロック分割し、それぞれの画像データを別々の同期信号に同期して転送する画像読取装置からの画像データを受け、この画像データに所定の画像処理を行う画像処理装置において、
ブロックごとに別々の同期信号を用いて画像処理を行う第１の画像処理部と、
ブロックをライン単位で合成し、ｎ倍の周期の同期信号を用いて画像処理を行う第２の画像処理部と、
再度ブロックごとにラインを分割して、元の周期に戻した同期信号を用いて画像処理を行う第３の画像処理部と、
を備えたことを特徴とする画像処理装置。
【請求項２】
請求項１記載において、
画像処理後の画像データを並列化し、同一ライン周期にて処理クロックを落として次段に転送する１ライン化部を備えたことを特徴とする画像処理装置。
【請求項３】
請求項１記載において、
画像データを生成する画像生成部からの画像データと画像処理部で処理された画像データとの合成処理を行う画像合成処理部を備えたことを特徴とする画像処理装置。
【請求項４】
請求項３記載において、
画像処理後の画像データを並列化して、同一ライン周期にて、かつ処理クロックを落とした後に画像合成処理部を持つことを特徴とする画像処理装置。
【請求項５】
請求項３記載において、
画像生成部に画像データを入力する入力インタフェースを備えたことを特徴とする画像処理装置。
【請求項６】
請求項３記載において、
画像生成部と画像合成処理部とを接続するデータバスを備え、
該データバスが、双方向のデータバスであることを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スキャナ、ファクシミリ、複写機などに適用される画像処理装置に関し、特に高速画像処理技術に関する。
【０００２】
【従来の技術】
近年、デジタル複写機、スキャナなどの高速化が進んできている。高速化を達成するためには、原稿を高速に読み取り、その画像データに対し高速に画像処理を行う必要があるが、クロックを単純に高くすると、回路の熱や動作マージンの不足による信頼性の欠如、また電波障害の発生など技術課題が増える。
【０００３】
そこで従来より、クロックを速くすることなく高速処理に対応する方法が考えられている。例えば、特開平６−９８１６５号公報には、１ページ分の画像データを主走査方向に複数に分割して複数ブロックの構成として、これらブロックごとに並列処理を行うようにすると共に、必要に応じて一度ブロックに分割した画像データをライン単位に戻すことで、ブロックに跨がった画像処理を簡易に行うようにする技術が提案されている。
【０００４】
【発明が解決しようとする課題】
従来例では、ラインをブロック分割する機能を備え、各ブロックを同一の同期信号で処理している。従って、複数種類の画像処理を並列に行うことができず、複数種類の画像処理の高速化には限界があった。
【０００５】
そこで本発明は、複数種類の画像処理を高速に行うことができる画像処理装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、１ラインの画像データを任意のｎ個にブロック分割し、それぞれの画像データを別々の同期信号に同期して転送する画像読取装置からの画像データを受け、この画像データに所定の画像処理を行う画像処理装置において、ブロックごとに別々の同期信号を用いて画像処理を行う第１の画像処理部と、ブロックをライン単位で合成し、ｎ倍の周期の同期信号を用いて画像処理を行う第２の画像処理部と、
再度ブロックごとにラインを分割して、元の周期に戻した同期信号を用いて画像処理を行う第３の画像処理部と、
を備えたことを特徴とする。
【０００７】
また上記目的を達成するために、請求項２記載の発明は、請求項１記載の発明において、
画像処理後の画像データを並列化し、同一ライン周期にて処理クロックを落として次段に転送する１ライン化部を備えたことを特徴とする。
【０００８】
また上記目的を達成するために、請求項３記載の発明は、請求項１記載の発明において、
画像データを生成する画像生成部からの画像データと画像処理部で処理された画像データとの合成処理を行う画像合成処理部を備えたことを特徴とする。
【０００９】
また上記目的を達成するために、請求項４記載の発明は、請求項３記載の発明において、
画像処理後の画像データを並列化して、同一ライン周期にて、かつ処理クロックを落とした後に画像合成処理部を持つことを特徴とする。
【００１０】
また上記目的を達成するために、請求項５記載の発明は、請求項３記載の発明において、
画像生成部に画像データを入力する入力インタフェースを備えたことを特徴とする。
【００１１】
また上記目的を達成するために、請求項６記載の発明は、請求項３記載の発明において、画像生成部と画像合成処理部とを接続するデータバスを備え、該データバスが、双方向のデータバスであることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。
図１は本発明の第１の実施の形態を示す画像処理装置のブロック図である。
画像処理装置１００の後段に、速度変換部１０１と画像処理部１０２からなる画像処理装置がある。
速度変換部１０１は、ＦＩＦＯ（ファースト・イン・ファースト・アウト）メモリ１１１、第１の制御回路１１２、タイミング発生部１１３、第２の制御回路１１４、ＬＩＦＯ（ラスト・イン・ファースト・アウト）メモリ１１５を有する。
【００１３】
図６はＦＩＦＯメモリの動作を示す説明図、図７はＬＩＦＯメモリの動作を示す説明図である。
これらの図に示されるように、ＦＩＦＯメモリ１１１はデータを入力した順番に出力するメモリで、ＬＩＦＯメモリ１１５はデータを最後から逆順に出力するメモリである。
画像処理部１０２は、一対の第１の画像処理部（１）１２１、一対の第２の画像処理部（２）１２２、一対の第３の画像処理部（３）１２３を有する。
本実施の形態では、１ラインをブロック１（前半）、ブロック２（後半）に２分割した例を示す。
【００１４】
図３は画像読取装置からのデータタイミングを示す図、図４は速度変換後のデータタイミングを示す図である。
まず、画像読取装置からのデータタイミングについて説明する。図３において、１ラインの長さは７５００画素であり、ブロック１とブロック２はそれぞれ３７５０画素ごとに分割されている。それぞれのブロックの画像データとライン同期信号を受け取る。１ページの長さを表すフレームゲート信号はブロックで共通である。
本実施の形態ではブロック２が画像読取装置１００の都合で画像データの並びが後端からになっている（７５００画素から順に３７５１画素まで並んでいる）。
【００１５】
画像読取装置１００から、ブロック１、ブロック２ごとにそれぞれ画像データと同期信号が画像処理装置の速度変換部１０１に入力される。
ブロック１データはＦＩＦＯメモリ１１１、ブロック２データはＬＩＦＯメモリ１１５へ入力同期信号に同期して入力される。ＦＩＦＯメモリ１１１、ＬＩＦＯメモリ１１５はブロックサイズ分（本例では１ラインの半分）のメモリ量を持つ。
【００１６】
図４に示すように、ブロック１のデータは、速度変換部１０１の内部のタイミング発生部１１３で生成されたライン同期信号に同期してＦＩＦＯメモリ１１１から読み出される。ブロック２のデータは同様に、タイミング発生部１１３で生成されたライン同期信号でＬＩＦＯメモリ１１５から読み出される。ブロック２のデータは、データを逆順に読み出すので、ブロックのデータを完全に読み終わった後でないと読み出すことが出来ないため、ライン同期信号１ピリオド分データの出力が遅延する（図４のＴ１）。
【００１７】
また、データの読み出しは、次のデータの書き込み前に行う必要があるため、ブロック２のライン同期信号はブロック１の同期信号より早くなる（図４のＴ２）。そのため、画像処理１は、ライン同期信号、データタイミングはブロックごとに非同期の状態となる。第１の画像処理部（１）１２１は、ブロック単位で独立な処理を行うブロックであるため問題はない。
【００１８】
図５は第２の画像処理部内のデータタイミングを示す図である。
第２の画像処理部（２）１２２は、従来例にある拡大処理のような１ラインごとの処理であるため、図５のように、ブロック１、ブロック２を合成し、１ライン化する。このとき、動作クロックは元のままとなるよう、１ピリオドを２倍の時間とし（図５のＴ３）、偶数ライン、奇数ラインで並行動作を行う。
【００１９】
図８は第３の画像処理部内のデータタイミングを示す図である。
第３の画像処理部（３）１２３での画像処理は、再びブロック単位で行う処理のため図８に示すように、ブロック１、ブロック２に分割して処理を行う。そして通常は、画像処理後に書き込み部にデータを転送する。
【００２０】
図２は本発明の第２の実施の形態を示す画像処理装置のブロック図である。
画像処理装置１００の後段に、速度変換部１０１と画像処理部１０２からなる画像処理装置がある。
速度変換部１０１は、ＦＩＦＯメモリ１１１、第１の制御回路１１２、タイミング発生部１１３、第２の制御回路１１４、ＬＩＦＯメモリ１１５を有する。
画像処理部１０２は、一対の第１の画像処理部（１）１２１、一対の第２の画像処理部（２）１２２、一対の第３の画像処理部（３）１２３を有する。
また、本実施の形態の画像処理装置は、画像処理部１０２の後段に１ライン化部１３１を有する。
【００２１】
上述したように、通常は画像処理後に書き込み部へデータを転送するが、図２に示す第２の実施の形態のように、１ライン化部１３１で１ライン化を行い、データを出力する場合もある。１ライン化部１３１では、ブロックごとのライン同期信号１ピリオド内に全ての画像処理後のブロック１、ブロック２データを１ライン化して出力する処理を行う。
【００２２】
図９は画像処理時の１画素ビット構成を示す図である。
本実施の形態では、図９に示すように、８ビットの量子化レベルで画像処理が行われる。つまり、０〜２５５で濃度表現が可能となっている。
【００２３】
図１０は画像処理後の１画素ビット構成〔同図（ａ）〕と並列化〔同図（ｂ）〕を示す図である。
画像処理後の画像データは通常さらに量子化されビット数が減る。この場合、図１０（ａ）に示すように、４ビットになるとすると、これを図１０（ｂ）に示すように、８ビットバスで並列に転送すれば、同一のクロックにてライン同期信号を１／２の周期にすることができる。この状態でブロック１，２を合成すれば、ライン同期信号周期を変えずに１ライン化が可能となる。
【００２４】
本実施の形態の画像処理装置は、ＦＩＦＯメモリ１１１、第１の制御回路１１２、タイミング発生部１１３、第２の制御回路１１４、ＬＩＦＯメモリ１１５を有する速度変換部１０１と、一対の第１の画像処理部（１）１２１、一対の第２の画像処理部（２）１２２、一対の第３の画像処理部（３）１２３を有する画像処理部１０２、さらには画像処理部１０２の後段の１ライン化部１３１を備える。
そして、分割ブロックごとに別々の同期信号を使用し、転送時のタイミングずれ（図３のスキュー）をＦＩＦＯメモリ１１１、ＬＩＦＯメモリ１１５により吸収した後、画像処理を行う。
従って、複数種類の画像処理を高速に行うことができる。
【００２５】
図１１は第３の実施の形態を示す画像処理装置のブロック図である。
第４の画像処理部（４）１２４、第５の画像処理部（５）１２５は、第３の画像処理部（３）１２３の同期信号をそのまま受けて第１、第２、第３の画像処理部１２１，１２２，１２３とは異なる処理を行う画像処理部である。第６の画像処理部（６）１２６は、画像生成部１４１−１，１４１−２から送られてくる画像データを第５の画像処理部（５）１２５で処理された画像データと合成する。ブロック１、ブロック２ごとに画像処理部１２６−１，１２６−２をそれぞれ持ち、それぞれ出力Ｉ／Ｆ１４２−１，１４２−２より同期信号に同期して画像データを出力する。
【００２６】
図１７は画像合成のイメージを表す図である。
分かりやすいように合成される画像〔第５の画像処理部（５）１２５からの出力画像〕２００を白紙（デジタル値０）、合成する画像２０１を周囲が黒部（デジタル値２５５）にした場合、図に示すような合成後の出力画像２０２が得られる。
【００２７】
図１８は画像処理部出力同期信号、データタイミングを示す図、図１９は副走査方向合成タイミングを示す図、図２０は主走査方向合成タイミングを示す図である。これらの図において、Ｓ１はフレームゲート信号、Ｓ２はブロック１ライン同期信号、Ｓ３はブロック２ライン同期信号、Ｄ１はブロック１画像データ、Ｄ２はブロック２画像データ、Ｄ３はブロック１合成画像データ、Ｄ４はブロック１合成後画像データを示す（図１１参照）。
合成のタイミングを図１８ないし図２０で説明する。ブロック１が合成前画像の前半、ブロック２は後半であり、本例は前半画像のみに合成を行うことから、ブロック１のタイミングのみを示す。
【００２８】
図１８は第５の画像処理部（５）１２５の出力タイミングを示している。本例では全ての画像処理部でフレームゲート信号はブロック１のライン同期信号の立ち下がりエッジと同期して変化している。また、ブロック２とブロック１のタイミングは図のようにブロック１の１ラインのデータ後端と、ブロック２の１ライン目の先端が繋がるようにしている。このようにすると、第２の画像処理部（２）１２２での１ライン化が容易になる。この動作は本発明には直接関係ないので詳細説明は省略する。
【００２９】
さて、画像生成部１４１−１からのデータは、第５の画像処理部（５）１２５からのブロック１ライン同期信号に同期して予め決められたタイミングで出力される。本例では３画素×３画素の合成画像を１ライン目の主走査方向４画素目から出力する場合を示している。ブロック１合成画像データは１ライン目主走査４画素目から図のように、２５５，０，２５５と３ライン続けて出力され、その後０を出力する（図２０）。図２０に示す画素クロックは主走査方向の同期信号である。
【００３０】
本例ではデジタル値が大きい方を出力する。よって合成後データは図１９のように３ライン繰り返されるため、図１７の出力が得られる。合成画像の生成方法は単純にデジタル値の大きい方を出力する方法に限定はしない。合成する画像に対しては予め画像生成部１４１のメモリにデータを用意しておく。
【００３１】
図１２は第４の実施形態を示す画像処理装置のブロック図である。
この例はｎ分割したブロックを１ライン化部１４３で１ライン化して出力Ｉ／Ｆ１４２へ出力するのに応用したものである。画像合成部を１ライン化部１４３の後に置いたため、画像生成部１４１が１つになり、コストダウンを図ることができる。合成タイミングは図１１の例と同様である。
【００３２】
図１３は第５の実施形態を示す画像処理装置のブロック図である。また、図１４は第６の実施形態を示す画像処理装置のブロック図である。
これらの例は画像生成部１４１に画像処理装置の外部から入力Ｉ／Ｆ１４４を介して合成画像を入力することを示したものである。
図１４の例は図１３の例に対し、画像生成部１４１と画像合成処理部１２６のデータバスを双方向にして配線量を減らしたものである。本画像処理装置をＬＳＩ化し、画像生成部１４１とそれ以外を別ＬＳＩ化したときに、ＬＳＩ間の配線面積が減り、コストダウンを図ることができる。
具体的には図１３の例では、画像生成部１４１のＩ／Ｆは、Ｓ４，Ｓ５，Ｓ６，Ｓ７で示される信号線が必要であるが、図１４の例ではＳ８，Ｓ９のみである。
【００３３】
図１５は画像生成部の双方向制御の例を示すブロック図である。
画像生成部１４１は双方向バッファー部１５１により双方向制御される。双方向バッファーの制御信号は図示しない外部コントローラにより制御される。
【００３４】
図１６は画像生成部のブロック図である。
画像データはメモリ部１６５に記憶されており、画像出力時は図示しない外部コントローラが、コマンドＩ／Ｆ１６６を介して同期信号Ｓ１１に同期してメモリ内データを画像処理装置へ出力するように、メモリ制御ブロック１６４、画像データ双方向制御ブロック１６１を制御する。出力された画像データは図１５に示される双方向バッファー部１５１を通して画像合成処理部１２６に入力され、１ライン化後の画像データと合成される。逆に入力Ｉ／Ｆ１４４からの画像データ（入力データ）は、入力Ｉ／Ｆ同期信号に同期して画像合成処理部１２６に入力され、画像合成部から双方向バッファーを介して画像生成部１４１へ入力される。１６２は入力Ｉ／Ｆ、１６３は出力Ｉ／Ｆを示す。
【００３５】
【発明の効果】
請求項１記載の発明によれば、ブロックごとに別々の同期信号を用いて画像処理を行い、次に、ブロックをライン単位で合成し、ｎ倍の周期の同期信号を用いて画像処理を行い、最後に、再度ブロックごとにラインを分割して、元の周期に戻した同期信号を用いて画像処理を行うことで、それぞれの画像処理に適した並列処理が可能となり、高速画像処理が実現できる。
【００３６】
請求項２記載の発明によれば、上記に加え、画像処理後の画像データを並列化し、同一ライン周期にて処理クロックを落として次段に転送することで、次段はブロック分割を考慮せず１ライン処理が行え、制御が簡単になる。また、クロック周波数が下がることにより、不要放射ノイズを出しにくくなる。
【００３７】
請求項３記載の発明によれば、任意の位置に画像生成部に登録した画像データをブロック分割した画像に合成することができる。
【００３８】
請求項４記載の発明によれば、画像生成部を１つにすることができ、コストダウンを図ることができる。
【００３９】
請求項５記載の発明によれば、任意の画像を任意のタイミングで画像生成部に登録して合成を行うことができる。
【００４０】
請求項６記載の発明によれば、画像生成部をそれ以外の本画像処理装置と別回路ブロックとした場合、配線数が減りコストダウンを図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す画像処理装置のブロック図である。
【図２】本発明の第２の実施の形態を示す画像処理装置のブロック図である。
【図３】画像読取装置からのデータタイミングを示す図である。
【図４】速度変換後のデータタイミングを示す図である。
【図５】第２の画像処理部内のデータタイミングを示す図である。
【図６】ＦＩＦＯメモリの動作を示す説明図である。
【図７】ＬＩＦＯメモリの動作を示す説明図である。
【図８】第３の画像処理部内のデータタイミングを示す図である。
【図９】画像処理時の１画素ビット構成を示す図である。
【図１０】画像処理後の１画素ビット構成と並列化を示す図である。
【図１１】本発明の第３の実施の形態を示す画像処理装置のブロック図である。
【図１２】本発明の第４の実施の形態を示す画像処理装置のブロック図である。
【図１３】本発明の第５の実施の形態を示す画像処理装置のブロック図である。
【図１４】本発明の第６の実施の形態を示す画像処理装置のブロック図である。
【図１５】画像生成部の双方向制御の例を示すブロック図である。
【図１６】画像生成部のブロック図である。
【図１７】画像合成のイメージを表す図である。
【図１８】画像処理部出力同期信号、データタイミングを示す図である。
【図１９】副走査方向合成タイミングを示す図である。
【図２０】主走査方向合成タイミングを示す図である。
【符号の説明】
１００  画像読取装置
１０１  速度変換部
１０２  画像処理部
１１１  ＦＩＦＯメモリ
１１２  制御回路
１１３  タイミング発生部
１１４  制御回路
１１５  ＬＩＦＯメモリ
１２１  第１の画像処理部
１２２  第２の画像処理部
１２３  第３の画像処理部
１２４  第４の画像処理部
１２５  第５の画像処理部
１２６  第６の画像処理部
１２６−１，１２６−２  画像合成処理部
１３１  １ライン化部
１４１  画像生成部
１４２  出力Ｉ／Ｆ
１４３  １ライン化部
１４４  入力Ｉ／Ｆ
【図１】
0003987652.tif 000002
【図２】
0003987652.tif 000003
【図３】
0003987652.tif 000004
【図４】
0003987652.tif 000005
【図５】
0003987652.tif 000006
【図６】
0003987652.tif 000007
【図７】
0003987652.tif 000008
【図８】
0003987652.tif 000009
【図９】
0003987652.tif 000010
【図１０】
0003987652.tif 000011
【図１１】
0003987652.tif 000012
【図１２】
0003987652.tif 000013
【図１３】
0003987652.tif 000014
【図１４】
0003987652.tif 000015
【図１５】
0003987652.tif 000016
【図１６】
0003987652.tif 000017
【図１７】
0003987652.tif 000018
【図１８】
0003987652.tif 000019
【図１９】
0003987652.tif 000020
【図２０】
0003987652.tif 000021