(57)【特許請求の範囲】
【請求項１】
素子形成基板上に半導体素子を形成する工程と、前記素子形成基板の前記半導体素子が形成された側の面と、開口部を有する中間支持基板とを接着する工程と、前記素子形成基板を前記半導体素子が形成されない側の面から薄膜化する薄膜化工程と、前記薄膜化工程の後に前記素子形成基板を第１の基板に接着する接着工程と、前記接着工程の後に前記開口部から剥離液を導入して、前記中間支持基板を前記素子形成基板から剥離する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】
素子形成基板の半導体素子が形成される側の面の、前記半導体素子が形成される領域の外側に所定深さの溝を設ける工程と、前記素子形成基板の前記領域に半導体素子を形成する工程と、前記素子形成基板の前記面に中間支持基板を接着する工程と、前記素子形成基板を前記面とは反対の面から薄膜化し、前記素子形成基板を前記溝により複数の部分基板に分離する分離工程と、分離された前記部分基板の１つを第１の基板に接着する接着工程と、前記接着工程の後に前記中間支持基板を前記部分基板から剥離する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項３】
素子形成基板上に半導体素子を形成する工程と、前記素子形成基板の前記半導体素子が形成された側の面と、前記半導体素子が形成された領域に対応する領域の外側に溝を有する中間支持基板とを前記溝の外側で仮着剤を介して接着する工程と、前記素子形成基板を前記半導体素子が形成されない側の面から薄膜化する薄膜化工程と、前記薄膜化工程の後に前記素子形成基板を第１の基板に接着する接着工程と、前記接着工程の後に前記中間支持基板を前記素子形成基板から剥離する工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体素子が、ｐｏｌｙ−Ｓｉもしくはａ−Ｓｉを用いた薄膜トランジスタを含む事を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の基板が、樹脂基板であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記素子形成基板を薄膜化する際に、前記素子形成基板を研磨することにより薄膜化することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
素子形成基板上に半導体素子を形成する工程と、前記素子形成基板の前記半導体素子が形成された側の面と、開口部を有する中間支持基板とを接着する工程と、前記素子形成基板を前記半導体素子が形成されない側の面から薄膜化する薄膜化工程と、前記薄膜化工程の後に前記素子形成基板を第１の基板に接着する接着工程と、前記接着工程の後に前記開口部から剥離液を導入して、前記中間支持基板を前記素子形成基板から剥離する工程と、第２の基板に対向電極を形成する工程と、前記第１の基板の前記素子形成基板が接着された側の面と、前記第２の基板の前記対向電極が形成された側の面とを対向させて、それらの間に液晶を注入して封止する工程と、を具備することを特徴とする液晶表示装置の製造方法。
【請求項８】
素子形成基板の半導体素子が形成される側の面の、前記半導体素子が形成される領域の外側に所定深さの溝を設ける工程と、前記素子形成基板の前記領域に半導体素子を形成する工程と、前記素子形成基板の前記面に中間支持基板を接着する工程と、前記素子形成基板を前記面とは反対の面から薄膜化し、前記素子形成基板を前記溝により複数の部分基板に分離する分離工程と、分離された前記部分基板の１つを第１の基板に接着する接着工程と、前記接着工程の後に前記中間支持基板を前記部分基板から剥離する工程と、第２の基板に対向電極を形成する工程と、前記第１の基板の前記部分基板が接着された側の面と、前記第２の基板の前記対向電極が形成された側の面とを対向させて、それらの間に液晶を注入して封止する工程と、を具備することを特徴とする液晶表示装置の製造方法。
【請求項９】
素子形成基板上に半導体素子を形成する工程と、前記素子形成基板の前記半導体素子が形成された側の面と、前記半導体素子が形成された領域に対応する領域の外側に溝を有する中間支持基板とを前記溝の外側で仮着剤を介して接着する工程と、前記素子形成基板を前記半導体素子が形成されない側の面から薄膜化する薄膜化工程と、前記薄膜化工程の後に前記素子形成基板を第１の基板に接着する接着工程と、前記接着工程の後に前記中間支持基板を前記素子形成基板から剥離する工程と、第２の基板に対向電極を形成する工程と、前記第１の基板の前記素子形成基板が接着された側の面と、前記第２の基板の前記対向電極が形成された側の面とを対向させて、それらの間に液晶を注入して封止する工程と、を具備することを特徴とする液晶表示装置の製造方法。
【請求項１０】
素子形成基板上に半導体素子を形成する工程と、前記素子形成基板の前記半導体素子が形成された側の面と、開口部を有する中間支持基板とを接着する工程と、前記素子形成基板を前記半導体素子が形成されない側の面から薄膜化する薄膜化工程と、前記薄膜化工程の後に前記素子形成基板を第１の基板に接着する接着工程と、前記接着工程の後に前記開口部から剥離液を導入して、前記中間支持基板を前記素子形成基板から剥離する工程と、第２の基板に透明電極層を形成する工程と、前記透明電極層上に発光層を形成する工程と、前記発光層上に電極層を形成する工程と、前記第１の基板の前記素子形成基板が接着された側の面と、前記第２の基板の前記電極層が形成された側の面とを対向させる工程と、を具備することを特徴とするＥＬ表示装置の製造方法。
【請求項１１】
素子形成基板の半導体素子が形成される側の面の、前記半導体素子が形成される領域の外側に所定深さの溝を設ける工程と、前記素子形成基板の前記領域に半導体素子を形成する工程と、前記素子形成基板の前記面に中間支持基板を接着する工程と、前記素子形成基板を前記面とは反対の面から薄膜化し、前記素子形成基板を前記溝により複数の部分基板に分離する分離工程と、分離された前記部分基板の１つを第１の基板に接着する接着工程と、前記接着工程の後に前記中間支持基板を前記部分基板から剥離する工程と、第２の基板に透明電極層を形成する工程と、前記透明電極層上に発光層を形成する工程と、前記発光層上に電極層を形成する工程と、前記第１の基板の前記部分基板が接着された側の面と、前記第２の基板の前記電極層が形成された側の面とを対向させる工程と、を具備することを特徴とするＥＬ表示装置の製造方法。
【請求項１２】
素子形成基板上に半導体素子を形成する工程と、前記素子形成基板の前記半導体素子が形成された側の面と、前記半導体素子が形成された領域に対応する領域の外側に溝を有する中間支持基板とを前記溝の外側で仮着剤を介して接着する工程と、前記素子形成基板を前記半導体素子が形成されない側の面から薄膜化する薄膜化工程と、前記薄膜化工程の後に前記素子形成基板を第１の基板に接着する接着工程と、前記接着工程の後に前記中間支持基板を前記素子形成基板から剥離する工程と、第２の基板に透明電極層を形成する工程と、前記透明電極層上に発光層を形成する工程と、前記発光層上に電極層を形成する工程と、前記第１の基板の前記素子形成基板が接着された側の面と、前記第２の基板の前記電極層が形成された側の面とを対向させる工程と、を具備することを特徴とするＥＬ表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、液晶表示装置の製造方法、及びＥＬ表示装置の製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置（ＬＣＤ）、エレクトロ・ルミネッセンス（ＥＬ）表示装置、プラズマディスプレイ等の表示装置は、カラー表示が出来、かつ表示部の薄型化、軽量化が可能である。
【０００３】
これらの表示装置の中でも、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）を画素のスイッチング素子として用いたアクティブマトリクス型のディスプレイは、高画質、高品位、低消費電力のディスプレイとして期待されている。
【０００４】
従ってこれらは、事務機器やコンピュータなどの表示装置、あるいは軽量、低消費電力であることを生かした携帯情報機器の表示装置としての要求が高い。
【０００５】
現在、アクティブマトリクス型のディスプレイ用のＴＦＴとしては、活性層として多結晶シリコン（ｐｏｌｙ−Ｓｉ）や非晶質シリコン（ａ−Ｓｉ）を用いたものが用いられている。これらのＴＦＴは、プロセス温度が約３００℃以上と高いため、ガラス基板等の上に形成される。
【０００６】
しかしながら、ガラス基板は軽量化には向かず、また耐衝撃性も弱い為、携帯用情報機器の表示装置に好適であるとは言えない。そこで、ＴＦＴのプロセス温度を低温にしてプラスティック基板に形成することや、ＴＦＴを一旦ガラス基板上に形成し、その後にプラスティック基板に転写することなどが考えられている。
【０００７】
従来の、ＴＦＴをガラス基板上に形成し、その後にプラスティック基板に転写する方法について、図２２を用いて説明する。
【０００８】
図２２（ａ）に示すように、まず、素子形成基板２２０１上に、ＴＦＴ２２０２を形成する。
【０００９】
次に、図２２（ｂ）のように、素子形成基板２２０１のＴＦＴ２２０２が形成された側の面を、後に剥がす仮の接着剤（仮着剤）２２０３を用いて、中間支持基板２２０４に接着する。仮着剤２２０３は紫外線硬化樹脂などを用い、これらの基板と接触させた後に、紫外線照射装置などを用いて、仮着剤２２０３を硬化、接着させる。
【００１０】
次に、図２２（ｃ）のように、素子形成基板２２０１を、中間支持基板２２０４と接着しない側の面から、研磨装置等を用いて所望の厚さまで研磨し、薄膜化する。
【００１１】
次に、図２２（ｄ）のように、素子形成基板２２０１の研磨した側の面と、プラスティック基板２２０５とを、紫外線硬化樹脂等の接着剤２２０６を用いて接着する。
【００１２】
最後に、図２２（ｅ）のように、仮着剤２２０３を剥離液中に浸ける等して中間支持基板２２０４を剥離する。
【００１３】
しかしながら、この従来の転写方法には、いくつかの問題がある。
【００１４】
まず第１に、図２２（ｂ）で示した、素子形成基板２２０１と中間支持基板２２０４とを接着する際、仮着剤２２０３は硬化していない状態である。従って、素子形成基板２２０１と中間支持基板２２０４との間に均一な間隔を空けることが困難であり、これらの両基板が図２３（ａ）に示すような平行ではない状態で接着されることがあった。
【００１５】
そして、これらの両基板が平行ではないと、中間支持基板２２０４と接着しない側の面から素子形成基板２２０１を研磨して、薄膜化する際に、図２３（ｂ）に示すように、素子形成基板２２０１の薄い領域と厚い領域が出来てしまう。素子形成基板２２０１の厚さが均一になるよう薄膜化するには、少しずつ研磨しては素子形成基板２２０１の厚さを測定するという工程を繰り返す必要があり、製造時間が長くなるという問題があった。
【００１６】
第２に、素子形成基板２２０１と中間支持基板２２０４とを剥離する際は、仮着剤２２０３を、剥離液中で膨潤させる等して行うが、このとき剥離液は、両基板の周囲からのみ浸透する。従って、中間支持基板２２０４が完全に剥離するには、長い時間が必要であり、製造時間が長くなるという問題があった。
【００１７】
【発明が解決しようとする課題】
上述したように、プラスティック等の軽量な基板にＴＦＴ等の半導体素子を形成する際には、まずガラス等の基板に半導体素子を形成してからプラスティック基板に転写する方法等が考えられていた。しかし従来の方法では、プロセス時間が長いという問題があった。
【００１８】
そこで本発明では、上記の問題を考慮して、製造時間を短縮し、効率的な半導体素子の転写方法を有する、半導体装置の製造方法、液晶表示装置の製造方法、及びＥＬ表示装置の製造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
そこで本発明は、素子形成基板上に半導体素子を形成する工程と、素子形成基板の半導体素子が形成された側の面と、開口部を有する中間支持基板とを接着する工程と、素子形成基板を半導体素子が形成されない側の面から薄膜化する薄膜化工程と、薄膜化工程の後に素子形成基板を第１の基板に接着する接着工程と、接着工程の後に開口部から剥離液を導入して、中間支持基板を素子形成基板から剥離する工程と、を具備することを特徴とする半導体装置の製造方法を提供する。
【００２０】
また本発明は、素子形成基板の半導体素子が形成される側の面の、半導体素子が形成される領域の外側に所定深さの溝を設ける工程と、前記素子形成基板の前記領域に半導体素子を形成する工程と、素子形成基板の面に中間支持基板を接着する工程と、素子形成基板を面とは反対の面から薄膜化し、素子形成基板を溝により複数の部分基板に分離する分離工程と、分離された部分基板の１つを第１の基板に接着する接着工程と、接着工程の後に中間支持基板を部分基板から剥離する工程と、を具備することを特徴とする半導体装置の製造方法を提供する。
【００２１】
また本発明は、素子形成基板上に半導体素子を形成する工程と、素子形成基板の半導体素子が形成された側の面と、半導体素子が形成された領域に対応する領域の外側に溝を有する中間支持基板とを溝の外側で仮着剤を介して接着する工程と、素子形成基板を半導体素子が形成されない側の面から薄膜化する薄膜化工程と、薄膜化工程の後に素子形成基板を第１の基板に接着する接着工程と、接着工程の後に中間支持基板を素子形成基板から剥離する工程と、を具備することを特徴とする半導体装置の製造方法を提供する。
【００２２】
本発明においては、半導体素子は、ｐｏｌｙ−Ｓｉもしくはａ−Ｓｉを用いた薄膜トランジスタを含んでも良い。
【００２３】
また本発明においては、第１の基板が、樹脂基板であっても良い。
【００２４】
また本発明においては、素子形成基板を薄膜化する際に、素子形成基板を研磨することにより薄膜化しても良い。
【００２５】
また本発明は、素子形成基板上に半導体素子を形成する工程と、素子形成基板の半導体素子が形成された側の面と、開口部を有する中間支持基板とを接着する工程と、素子形成基板を半導体素子が形成されない側の面から薄膜化する薄膜化工程と、薄膜化工程の後に素子形成基板を第１の基板に接着する接着工程と、接着工程の後に開口部から剥離液を導入して、中間支持基板を素子形成基板から剥離する工程と、第２の基板に対向電極を形成する工程と、第１の基板の素子形成基板が接着された側の面と、第２の基板の対向電極が形成された側の面とを対向させて、それらの間に液晶を注入して封止する工程と、を具備することを特徴とする液晶表示装置の製造方法を提供する。
【００２６】
また本発明は、素子形成基板の半導体素子が形成される側の面の、半導体素子が形成される領域の外側に所定深さの溝を設ける工程と、前記素子形成基板の前記領域に半導体素子を形成する工程と、素子形成基板の面に中間支持基板を接着する工程と、素子形成基板を面とは反対の面から薄膜化し、素子形成基板を溝により複数の部分基板に分離する分離工程と、分離された部分基板の１つを第１の基板に接着する接着工程と、接着工程の後に中間支持基板を部分基板から剥離する工程と、第２の基板に対向電極を形成する工程と、第１の基板の部分基板が接着された側の面と、第２の基板の対向電極が形成された側の面とを対向させて、それらの間に液晶を注入して封止する工程と、を具備することを特徴とする液晶表示装置の製造方法を提供する。
【００２７】
また本発明は、素子形成基板上に半導体素子を形成する工程と、素子形成基板の半導体素子が形成された側の面と、半導体素子が形成された領域に対応する領域の外側に溝を有する中間支持基板とを溝の外側で仮着剤を介して接着する工程と、素子形成基板を半導体素子が形成されない側の面から薄膜化する薄膜化工程と、薄膜化工程の後に素子形成基板を第１の基板に接着する接着工程と、接着工程の後に中間支持基板を素子形成基板から剥離する工程と、第２の基板に対向電極を形成する工程と、第１の基板の素子形成基板が接着された側の面と、第２の基板の対向電極が形成された側の面とを対向させて、それらの間に液晶を注入して封止する工程と、を具備することを特徴とする液晶表示装置の製造方法を提供する。
【００２８】
また本発明は、素子形成基板上に半導体素子を形成する工程と、素子形成基板の半導体素子が形成された側の面と、開口部を有する中間支持基板とを接着する工程と、素子形成基板を半導体素子が形成されない側の面から薄膜化する薄膜化工程と、薄膜化工程の後に素子形成基板を第１の基板に接着する接着工程と、接着工程の後に開口部から剥離液を導入して、中間支持基板を素子形成基板から剥離する工程と、第２の基板に透明電極層を形成する工程と、透明電極層上に発光層を形成する工程と、発光層上に電極層を形成する工程と、第１の基板の素子形成基板が接着された側の面と、第２の基板の電極層が形成された側の面とを対向させる工程と、を具備することを特徴とするＥＬ表示装置の製造方法を提供する。
【００２９】
また本発明は、素子形成基板の半導体素子が形成される側の面の、半導体素子が形成される領域の外側に所定深さの溝を設ける工程と、前記素子形成基板の前記領域に半導体素子を形成する工程と、素子形成基板の面に中間支持基板を接着する工程と、素子形成基板を面とは反対の面から薄膜化し、素子形成基板を溝により複数の部分基板に分離する分離工程と、分離された部分基板の１つを第１の基板に接着する接着工程と、接着工程の後に中間支持基板を部分基板から剥離する工程と、第２の基板に透明電極層を形成する工程と、透明電極層上に発光層を形成する工程と、発光層上に電極層を形成する工程と、第１の基板の部分基板が接着された側の面と、第２の基板の電極層が形成された側の面とを対向させる工程と、を具備することを特徴とするＥＬ表示装置の製造方法を提供する。
【００３０】
また本発明は、素子形成基板上に半導体素子を形成する工程と、素子形成基板の半導体素子が形成された側の面と、半導体素子が形成された領域に対応する領域の外側に溝を有する中間支持基板とを溝の外側で仮着剤を介して接着する工程と、素子形成基板を半導体素子が形成されない側の面から薄膜化する薄膜化工程と、薄膜化工程の後に素子形成基板を第１の基板に接着する接着工程と、接着工程の後に中間支持基板を素子形成基板から剥離する工程と、第２の基板に透明電極層を形成する工程と、透明電極層上に発光層を形成する工程と、発光層上に電極層を形成する工程と、第１の基板の素子形成基板が接着された側の面と、第２の基板の電極層が形成された側の面とを対向させる工程と、を具備することを特徴とするＥＬ表示装置の製造方法を提供する。
【００３１】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しつつ詳細に説明するが、本発明はこれらの実施形態に限定されるものではない。
【００３２】
（第１の実施形態）
まず、本発明の第１の実施形態について説明する。本実施形態はｐｏｌｙ−ＳｉのＴＦＴのアレイを素子形成基板上に形成し、中間支持基板に接着した後、素子形成基板を薄膜化してから、これを第１の基板に接着し、中間支持基板を剥離する。そして、対向基板（第２の基板）と対向させ、両基板間に液晶を注入し、封止して液晶表示装置とするものである。
【００３３】
本実施形態の液晶表示装置の断面図を図１に示し、これを用いて本実施形態の液晶表示装置の構成を説明する。
【００３４】
本実施形態の液晶表示装置は、図１に示すように、第１の基板１０１上に、接着剤１０９、薄膜化した素子形成基板１１０、絶縁膜１１１が積層され、その上に半導体素子等が形成される。絶縁膜１１１上の半導体素子等は画素領域と周辺駆動回路領域とに分けられ、構成が異なる。
【００３５】
画素領域には、画素毎に例えばｎ型のＴＦＴ１０２とこれに接続する画素電極１０３及び補助容量１２０が設けられる。この補助容量１２０は、ＴＦＴ１０２の活性層１１２に接続した下部電極１１８、ゲート絶縁膜１１３、上部電極１１９よりなる。各画素全体には保護膜１１７が設けられて、液晶層１０４を介して対向電極１２１を形成した第２の基板１０６が設けられる。第２の基板１０６の、ＴＦＴ１０２形成領域に対応する領域には、ブラックマトリクス１０５が設けられている。
【００３６】
周辺駆動回路領域には、ｎ型ＴＦＴ１０７とｐ型ＴＦＴ１０８とが一対になったＣＭＯＳ回路が設けられる。
【００３７】
ＴＦＴ１０２、ｎ型ＴＦＴ１０７、ｐ型ＴＦＴ１０８の構成を説明する。これらは夫々、絶縁膜１１１の上にパターニングされた活性層１１２が設けられ、その上に全面にゲート絶縁膜１１３が設けられる。ゲート絶縁膜１１３上にはパターニングされたゲート電極１１４が設けられ、その上に全面に第１の層間絶縁膜１１５が設けられる。活性層１１２に対応する領域に、第１の層間絶縁膜１１５とゲート絶縁膜１１３をパターニングしてコンタクトホールが開口され、このコンタクトホールを介して活性層１１２と接続するソース・ドレイン電極１１６が設けられる。ＴＦＴ１０２のソース・ドレイン電極１１６の一方は、第１の層間絶縁膜１１５上の画素電極１０３と接続される。
【００３８】
次に、図２から図９を用いて、本実施形態の液晶表示装置のＴＦＴ１０２、画素電極１０３及び補助容量１２０を素子形成基板に形成する方法を説明する。この説明では、１つのＴＦＴを取り出して説明するが、実際は全面に所定の配置で形成すれば良い。
【００３９】
まず、図２に示すように、約０．７ｍｍの厚さの石英、ガラス、シリコン等を用いた素子形成基板１１０上に、スパッタ法、プラズマＣＶＤ法等により約１００ｎｍの膜厚の絶縁膜１１１を全面に形成する。この絶縁膜１１１上にはＭｏＷ、ＭｏＴａ、Ｔａ、Ｗ等を全面に約１００ｎｍの厚さでスパッタ法等により形成し、所定の形状にフォトリソグラフィ法等でパターニングすることにより下部電極１１８を形成する。
【００４０】
次に、図３に示すように、１×１０２２個／ｃｍ３程度のＨを含むａ−Ｓｉ膜１１２を、プラズマＣＶＤ法、もしくはＬＰＣＶＤ法等を用いて、下部電極１１８を形成した絶縁膜１１１上に、全面に約５０〜８０ｎｍの厚さとなるように形成する。そして、このａ−Ｓｉ膜１１２に対して約４５０〜５５０℃の温度で約１〜５時間、熱アニールを施し、膜中水素量が約１×１０２０個／ｃｍ３以下となるようにａ−Ｓｉ膜１１２中の脱水素を行う。なお、予めａ−Ｓｉ膜１１２を形成する際の膜中水素量を約１×１０２０個／ｃｍ３以下とすることにより、脱水素工程を省略することも出来る。
【００４１】
次に、このａ−Ｓｉ膜１１２を、エキシマレーザーアニール等によりｐｏｌｙ−Ｓｉ化（結晶化）する。ｐｏｌｙ−Ｓｉ化の工程を省略する為に、成膜する際に、直接ｐｏｌｙ−Ｓｉ膜をＳｉＨ４、ＳｉＦ４及びＨ２を用いたプラズマＣＶＤ法等により形成しても良い。このｐｏｌｙ−Ｓｉ膜１１２を所定の形状にパターニングし、活性層１１２とする。パターニングの際、活性層１１２と下部電極１１８とが、重なりを持つように行う。
【００４２】
次に、図４に示すように、ＡＰＣＶＤ法やＰＥＣＶＤ法、ＥＣＲ−ＰＥＣＶＤ法等により、活性層１１２及び下部電極１１８を形成した絶縁膜１１１上に、ゲート絶縁膜１１３をシリコン酸化膜、シリコン窒化膜等を用いて全面に約７０〜１００ｎｍの厚さとなるように形成する。
【００４３】
次に、図５に示すように、ゲート絶縁膜１１３上に、ＭｏやＡｌ、Ｔａ、Ｗ、Ｃｕ、及びその合金や積層膜等を全面にスパッタ法等により形成、フォトリソグラフィ法を用いてパターニングすることにより、ゲート電極１１４及び上部電極１１９を形成する。この膜厚としては、約２００〜４００ｎｍとすれば良い。
【００４４】
このゲート電極１１４をマスクとして、活性層１１２のソース・ドレイン領域に、不純物として例えば、ｎ型ＴＦＴであれば燐を１×１０２２個／ｃｍ３程度、ｐ型ＴＦＴであればホウ素を１×１０２２個／ｃｍ３程度、イオン注入法やイオンドーピング法により導入する。
【００４５】
次に、図６に示すように、ゲート電極１１４及び上部電極１１９を形成したゲート絶縁膜１１３上に、ＡＰＣＶＤ法やＰＥＣＶＤ法、ＥＣＲ−ＰＥＣＶＤ法等によりシリコン酸化膜やシリコン窒化膜、もしくはこれらの積層膜を全面に形成し、第１の層間絶縁膜１１５とする。膜厚は約４００ｎｍとすれば良い。
【００４６】
次に、先に活性層１１２のソース・ドレイン領域に注入した不純物を活性化、低抵抗化するために、エキシマレーザーアニールや、約４５０〜５５０℃の熱アニールを行う。
【００４７】
次に、図７に示すように、第１の層間絶縁膜１１５上にＩＴＯを全面に約１００〜２００ｎｍの厚さとなるようスパッタ法等により形成し、フォトリソグラフィ法を用いてパターニングすることにより、画素電極１０３とする。
【００４８】
次に、図８に示すように、画素電極１０３を形成した第１の層間絶縁膜１１５上に、レジスト（図示せず）を塗布し、フォトリソグラフィ法を用いてパターニングする。そして、第１の層間絶縁膜１１５及びゲート絶縁膜１１３のエッチングを行うことにより、活性層１１２のソース・ドレイン領域に、コンタクトホールを開口する。
【００４９】
次に、図９に示すように、コンタクトホールを開口した第１の層間絶縁膜１１５上に、全面にＭｏ、Ａｌ、Ｗ、Ｃｕ及びそれらの合金、もしくは積層膜、または燐等をドープしたシリコン膜を用いて約３００〜６００ｎｍの厚さとなるようにスパッタ法等により形成し、フォトリソグラフィ法を用いてパターニングすることにより、ソース・ドレイン電極１１６を形成する。ソース・ドレイン電極１１６は、コンタクトホールを介して活性層１１２と接続する。
【００５０】
ソース・ドレイン電極１１６を形成した第１の層間絶縁膜１１５上には、 ＡＰＣＶＤ法やＰＥＣＶＤ法、ＥＣＲ−ＰＥＣＶＤ法等によりシリコン酸化膜やシリコン窒化膜、もしくはこれらの積層膜を全面に形成し、保護膜１１７とする。膜厚は約４００ｎｍとすれば良い。
【００５１】
なお、ＴＦＴ１０２を形成する際、補助容量１２０を有さない構成としても良い。
【００５２】
また、ｎ型ＴＦＴ１０７、ｐ型ＴＦＴ１０８を形成する際は、補助容量と画素電極１０３を形成せずに同様に形成すればよい。さらに、ｎ型ＴＦＴ１０７を作成したい箇所ではホウ素のドーピングを行う前に、ｐ型ＴＦＴ１０８を作成したい箇所では燐のドーピングを行う前にそれぞれレジストによってマスクを作成し、イオンを打ち込まれないような措置を施す。
【００５３】
また、これらのＴＦＴは、リーク電流を低くする為にＬＤＤ構造としても良いし、コプラナ型ＴＦＴではなく、スタガ型ＴＦＴであっても良い。
【００５４】
次に、図１０から図１３を用いて、素子形成基板に形成した図２から図９で説明した素子を中間支持基板に転写した後、素子形成基板を薄膜化してから、これを第１の基板に接着し、中間支持基板を剥離する方法を説明する。この説明では、画素領域及び周辺駆動回路領域に形成したこれらの素子を半導体素子１００１と称し、詳細を省略する。
【００５５】
まず、図１０に示すように、素子形成基板１１０の半導体素子１００１が設けられた側の面に、光硬化型の樹脂であるＡＤＥＬＬ社製のＫ８２等を用いた仮着剤１００２を塗布、もしくはスピンコートし、中間支持基板１００３と対向させる。そして紫外線を照射する等して硬化させ、両基板を接着する。なお、仮着剤１００２は仮の接着剤であり、両基板は後に剥離させる。
【００５６】
なお、図２から図９では説明を省略したが、素子形成基板１１０の、半導体素子１００１を形成した側の面の、半導体素子１００１を形成した領域の外側には、溝を設けておく。
【００５７】
また、中間支持基板１００３の、半導体素子１００１を形成した領域に対応する領域には、開口部１００４を設ける。この開口部１００４の形状は、図１０の矢印方向から見た平面図である図１４のように、ストライプ形状としても良い。
【００５８】
開口部１００４は、後述する剥離工程の際に、剥離液と仮着剤１００２との接触面積を増大する為に設けるものである。従って、開口部１００４の形状は、剥離液を導入しやすい形状であればよく、ストライプ形状だけでなく、格子形状などでも良い。また、開口部１００４の面積も、中間支持基板１００３を素子形成基板１１０に十分接着させることが出来、剥離液が開口部１００４から十分に導入され仮着剤１００２と十分接触出来る程度とすれば良い。本実施形態では、各ストライプの幅を約２ｍｍ、各ストライプ間の間隔を約２ｍｍとする。しかし、これは仮着剤等の性質により決定すれば良く、少なくとも１つの開口部１００４を設けるものとする。
【００５９】
次に、図１１に示すように、素子形成基板１１０を、中間支持基板１００３と接着しない側の面から、研磨装置を用いた研磨により薄膜化する。その際、素子形成基板１１０に溝が形成されていることから、薄膜化が溝の深さ程度まで進むと、素子形成基板（部分基板）１１０から端部（部分基板）１００５が自然に取れる。このように、素子形成基板１１０に溝を設けることにより、素子形成基板１１０を薄膜化する際に、所望の厚さに達したかどうかの判断が容易になる。従って、この素子形成基板１１０に形成する溝の深さは、素子形成基板１１０を薄膜化する際の、所望する厚さ程度とすることが好ましく、約５０μｍ以下とすることが好ましい。特に好ましい厚さは約５μｍ以下である。また、この溝を半導体素子１００１の形成領域の周囲の一端だけでなく複数の端に設けることにより、端部１００５が同時に取れるか否かで、薄膜化が基板全体で均一に行われているかどうかの判断をすることも出来る。従って、素子形成基板１１０の薄膜化を、効率的に行うことが可能となる。薄膜化は、端部１００５が外れた時点で終了しても良いし、端部１００５が外れるのを確認してからさらに薄膜化を進めても良い。
【００６０】
次に、図１２に示すように、薄膜化した素子形成基板１１０を、接着剤１０９を用いて第１の基板１０１に接着する。接着剤１０９としては、紫外線硬化樹脂、エポキシ系接着剤等を用いればよい。
【００６１】
次に、図１３に示すように、これらの基板を接着したものを水やエタノール、もしくはこれらの混合液等の剥離液中に浸すことにより、仮着剤１００２を溶解する、もしくは膨潤させて、中間支持基板１００３を、第１の基板１０１及びその上の半導体素子１００１から剥離する。その際、仮着剤１００２を膨潤、もしくは溶解させる為の剥離液は第１の基板１０１と中間支持基板１００３との間からだけでなく、中間支持基板１００３の開口部１００４からも入る。その為、仮着剤１００２と剥離液との接触面積が大きくなる。従って、従来よりも中間支持基板１００３を剥離する時間が短くなり、好ましいといえる。剥離液としては、第１の基板１０１にダメージを与えず、仮着剤１００２を溶解させるものであれば良い。また、開口部１００４の数、形状などは、仮着剤１００２と剥離液との接触面積が増加するようなものであれば良い。
【００６２】
また、図１５（ａ）に示すように、中間支持基板１００３の、半導体素子１００１に接する側の面の、半導体素子１００１の形成領域に対応する領域の外側に、溝を設けても良い。中間支持基板１００３と、半導体素子１００１を形成した素子形成基板１１０とを接着する際、仮着剤１００２は毛細管現象により浸入する為、溝を形成することにより、仮着剤１００２は溝より先まで浸入しない。従って、仮着剤１００２により接着される領域が狭くなる。図１５（ｂ）に示すように、素子形成基板１１０を薄膜化し、これを第１の基板１０１と接着した後に、仮着剤１００２を溶かし、中間支持基板１００３を剥離する際は、仮着剤１００２により接着されている面積が小さいことから、仮着剤１００２を溶かす時間が短くなる為、作成時間を短縮することができる。
【００６３】
さらに、図１６（ａ）に示すように、薄膜化した素子形成基板１１０と第１の基板１０１とを接着剤１０９で接着する際に、接着剤１０９がはみ出すことにより中間支持基板１００３と第１の基板１０１とが接着されてしまう可能性があり、これは好ましくない。従って、図１６（ｂ）のように、素子形成基板１１０と第１の基板１０１の大きさを等しくする、又は図１６（ｃ）のように、素子形成基板１１０と中間支持基板１００３との大きさを等しくすると、中間支持基板１００３と第１の基板１０１とが接着されてしまうことがない為、好ましい。素子形成基板１１０と中間支持基板１００３と第１の基板１０１の全てを同じ大きさとしても良い。
【００６４】
次に、図１を用いて、本実施形態の液晶表示装置のセル化の工程を説明する。
【００６５】
図１に示すように、第２の基板１０６上に、Ｃｒを全面にスパッタ法等で形成し、パターニングすることにより、光起因のリーク電流やＴＦＴ１０２の劣化を防ぐ遮光層である、ブラックマトリクス１０５を設ける。ブラックマトリクス１０５を形成した第２の基板１０６上には、ＩＴＯを全面にスパッタ法等で形成し、対向電極１２１を設ける。
【００６６】
次に、第２の基板１０６のブラックマトリクス１０５と対向電極１２１とを形成した側の面と、第１の基板１０１のＴＦＴ１０２、画素電極１０３及び補助容量１２０の形成された画素領域とを対向させ、液晶１０４を注入して封止し、周辺駆動回路領域の配線を行い、本実施形態の液晶表示装置を完成する。
【００６７】
本実施形態では、素子形成基板の、半導体素子を形成した側の面に溝を設ける。この溝を形成することにより、素子形成基板を薄膜化する際に、この溝を挟んだ両側が分離することから、素子形成基板の厚さがこの溝の深さ程度になったことがわかる。従って、この溝を、素子形成基板が所望の厚さに達したかどうかのマーカーとして用いることが出来ることから、厚さの制御が容易になり、薄膜化の工程を効率良く、短時間で行うことが可能となる。また、この溝を、素子形成基板の周囲の、一端のみでなく複数の端に設けることにより、薄膜化が均一に行われているかどうかの判断も容易となる。複数の溝を形成し、これらの深さを一定とした場合、薄膜化が不均一であるときは、素子形成基板の一端の溝の両側は分離し、他端の溝の両側が分離しないことになり、薄膜化の均一性の判断の基準とすることができる。従って、この場合には、素子形成基板の薄膜化の均一性の制御が容易になることから、均一な薄膜化工程を効率良く、短時間で行うことが可能となる。
【００６８】
素子形成基板の厚さは、後の薄膜化工程の時間を短縮する為に、約１．１ｍｍ以下であることが好ましく、さらに約０．５ｍｍ以下であることが好ましい。
【００６９】
また、本実施形態においては、中間支持基板に開口部を設ける。中間支持基板に開口部を設けることにより、中間支持基板を剥離する際、剥離液の浸入が促進され、中間支持基板の剥離工程の時間が短縮される。つまり、仮着剤を膨潤、もしくは溶解させる剥離液は第１の基板と中間支持基板との間からだけでなく、中間支持基板の開口部からも入るために、仮着剤と剥離液との接触面積が大きくなり、短い時間で中間支持基板を剥離できるのである。
【００７０】
なお、中間支持基板に開口部を設けず、中間支持基板の半導体素子に接する側の面の、半導体素子の形成領域に対応する領域の外側に、溝を設けても良い。中間支持基板と、半導体素子を形成した素子形成基板とを接着する際、仮着剤は外側から毛細管現象により浸入する為、溝を形成することにより、仮着剤は溝より内側まで浸入しない。従って、仮着剤により接着される領域が狭くなる。剥離液により仮着剤を溶かし、中間支持基板を剥離する際は、仮着剤を溶かす時間が短くなる為、作成時間を短縮することができる。
【００７１】
液晶表示装置の軽量化を図る際には、基板も軽量にする必要があるが、軽量である基板は高温に耐えられないものが多い。しかしながら、本実施形態では、素子形成基板にＴＦＴを形成し、これを第１の基板に転写することから、第１の基板を軽量であるが高温に耐えられない樹脂基板とすることもできるのである。本実施形態では、ポリイミド、ナイロン、ポリエチレン、ポリエステル、ポリカーボネート、メタクリル樹脂、ＰＥＴ、ＰＥＳ等の樹脂基板を第１の基板として用いることも可能である。
【００７２】
また、本実施形態では、上述したようにＴＦＴは形成された後に転写工程を行う。従って、製造工程においてプロセス温度の制限が無い為、高いプロセス温度を必要とするｐｏｌｙ−Ｓｉやａ−Ｓｉを活性層として用いるＴＦＴを使用することが出来る。ｐｏｌｙ−Ｓｉを活性層としたＴＦＴを用いる場合は、画素領域のＴＦＴのみでなく、周辺駆動回路領域のＴＦＴも同一の工程で形成することができるため好ましい。
【００７３】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。本実施形態は、ｐｏｌｙ−ＳｉのＴＦＴのアレイを素子形成基板上に形成し、中間支持基板に接着した後、素子形成基板を薄膜化してから、これを第１の基板に接着し、中間支持基板を剥離する点は、第１の実施形態と同様であるが、液晶表示装置ではなく、ＥＬ表示装置を形成する点が第１の実施形態とは異なる。本実施形態の説明は、第１の実施形態と異なる点を中心に行い、第１の実施形態と同様な点については、説明を省略する。
【００７４】
本実施形態のＥＬ表示装置の断面図を図１７に示し、これを用いて本実施形態のＥＬ表示装置の構成を説明する。
【００７５】
本実施形態のＥＬ表示装置は、図１７に示すように、画素領域と周辺駆動回路領域とに分かれる点は第１の実施形態と同様であり、夫々の領域に形成される半導体素子も第１の実施形態と同様である。第１の実施形態とは、画素領域の第１の層間絶縁膜１１５より上の構成が異なる。画素領域の第１の層間絶縁膜１１５より上の構成を説明する。
【００７６】
第１の層間絶縁膜１１５とゲート絶縁膜１１３には、活性層１１２に対応する領域にコンタクトホールが設けられる。そして、このコンタクトホールを介して活性層１１２と接続する、ソースドレイン電極１１６が設けられる。この上には、全面に第２の層間絶縁膜１７０１が設けられる。
【００７７】
第２の層間絶縁膜１７０１の、ソース・ドレイン電極１１６の一方に対応する領域にコンタクトホールが設けられる。そして、第２の層間絶縁膜１７０１の上に、このコンタクトホールを介してソース・ドレイン電極１１６の一方と接続する、接続電極１７０２が設けられる。
【００７８】
第２の層間絶縁膜１７０１の上には、接続電極１７０２と接続する保護電極層１７０３、及び保護電極層１７０３上の電極層１７０４が画素毎に設けられ、電極層１７０４上には発光層１７０５、透明電極層１７０６、透明基板（第２の基板）１７０７が積層される。
【００７９】
次に、本実施形態のＥＬ表示装置の、ＴＦＴ１０２を素子形成基板に形成する方法を、図１７を用いて説明する。ｎ型ＴＦＴ１０７及びｐ型ＴＦＴ１０８は、第１の実施形態と同様に形成すればよい。
【００８０】
まず、素子形成基板１１０上に絶縁膜１１１を形成する工程から、第１の層間絶縁膜１１５を形成し、活性層１１２の不純物を活性化、低抵抗化する工程までは、第１の実施形態と同様に行えば良い。
【００８１】
次に、第１の層間絶縁膜１１５上に、レジスト（図示せず）を塗布、パターニングする。そして、第１の層間絶縁膜１１５及びゲート絶縁膜１１３のエッチングを行うことにより、活性層１１２のソース・ドレイン領域に、コンタクトホールを開口する。
【００８２】
次に、コンタクトホールを開口した第１の層間絶縁膜１１５上に、全面にＭｏ、Ａｌ、Ｗ、Ｃｕ及びそれらの合金、もしくは積層膜、または燐等をドープしたシリコン膜を用いて約３００〜６００ｎｍの厚さとなるように形成し、パターニングすることにより、ソース・ドレイン電極１１６を形成する。ソース・ドレイン電極１１６は、コンタクトホールを介して活性層１１２と接続する。
【００８３】
次に、平坦化の役割も兼ねる第２の層間絶縁膜１７０１を、シリコン酸化膜等を用いて、約２００〜４００ｎｍの膜厚となるよう、スピンオングラス法等で全面に形成する。そして、第２の層間絶縁膜１７０１上に全面にレジスト（図示せず）を塗布し、パターニングしてからエッチングを行い、第２の層間絶縁膜１７０１の、ソース・ドレイン電極１１６の一方に対応する領域に、コンタクトホールを開口する。
【００８４】
次に、このコンタクトホールを介し、ソース・ドレイン電極１１６の一方に接続するような接続電極１７０２を、第２の層間絶縁膜１７０１上に形成する。
【００８５】
この接続電極１７０２は、後述するＥＬ形成基板との接続に用い、このＥＬ形成基板の発光層が熱に弱いことから、接続温度の低い無電解メッキを用いたＮｉや、電界メッキまたは無電解メッキを用いたＣｕ等を用いることが好ましい。また、この接続電極１７０２の大きさは、画素ピッチよりも小さいことが必要であり、１画素の大きさが、約１５０μｍ×約１００μｍであるとすると、それより小さいことが必要である。この接続電極１７０２の大きさは、約１μｍ〜５０μｍであれば、隣の画素の接続電極１７０２とのショートがなく、また、あわせ精度を緩くすることも出来、好ましい。
【００８６】
このようにして半導体素子を素子形成基板に形成した後に、中間支持基板に接着し、素子形成基板を薄膜化してから、これを第１の基板に接着し、中間支持基板を剥離する工程は、第１の実施形態と同様に行えば良く、説明は省略する。
【００８７】
次に、図１８から図２１を用いて、発光層を電極層で挟んだＥＬ素子を設けたＥＬ形成基板を形成する方法を説明する。
【００８８】
まず、図１８に示すように、絶縁性の可視光を透過する物質からなる透明基板１７０７上に、ＩＴＯなどの可視光を透過する導電体からなる透明電極層１７０６を、約５０〜２００ｎｍ、好ましくは約１００ｎｍの膜厚となるように形成する。この透明電極層１７０６をＩＴＯで形成する際は、約２３０℃の熱工程を行う。
【００８９】
次に、透明電極層１７０６を形成した透明基板１７０７を真空装置中に入れ、図１９に示すように、透明電極層１７０６の上に発光層１７０５を全面に形成する。発光層１７０５は、ｐ−クオーターフェニル誘導体等からなる単層としても良いが、トリアゾール誘導体等からなる正孔注入層、発光層、８−ヒドロキシキノリン等からなる電子注入層の３層構造とすると、発光効率が高くなるため好ましい。発光層を１層とする場合は膜厚を約５ｎｍ〜５μｍとすることが好ましい。また、正孔注入層、発光層、電子注入層の３層構造とする場合は、夫々の膜厚を約５ｎｍ〜５μｍとすることが好ましく、約１０ｎｍ〜１μｍとすることがより好ましい。
【００９０】
なお、発光層１７０５形成以降のプロセスは、真空中で行うことが好ましい。また、真空プロセスでの発光層１７０５形成の前に、透明電極層１７０６の形成された透明基板１７０７に、真空中で、オゾンと紫外線によってクリーニング処理を行っても良い。発光層１７０５は、酸やアルカリ、熱等に弱い為、発光層１７０５形成以降のプロセスは、穏やかな条件で行われることが必要である。
【００９１】
次に、図２０に示すように、電極層１７０４を、ＭｇＡｇ、ＬｉＦ／Ａｌ、ＬｉＡｌ、Ａｇ等を用いて、約１００ｎｍの膜厚となるよう蒸着する。この時、マスク２００１を用いて、電極層１７０４を画素分離する。
【００９２】
次に、図２１に示すように、この画素分離のマスク２００１を用いたまま、電極層１７０４の上に、電極層１７０４を保護するための保護電極層１７０３を、Ａｌ、Ａｕ等を用いて、約１００ｎｍの膜厚となるよう蒸着し、ＥＬ形成基板を完成する。
【００９３】
次に、図１７を用いて、本実施形態のＥＬ表示装置のセル化の工程を説明する。
【００９４】
図１７に示すように、ＥＬ形成基板のＥＬ素子を形成した側の面と、第１の基板１０１のＴＦＴ１０２、画素電極１０３及び補助容量１２０の形成された画素領域とを対向させて、貼り合せる。その際、ＥＬ形成基板を保持した真空中に、半導体素子を形成した第１の基板１０１を入れ、接続電極１７０２を、第１の基板１０１をのせたヒーターで暖め、保護電極層１７０３と接続し、封止する。ここで、接合部１７０８は真空としても良いし、窒素を封入しても良い。また、接着剤などにより満たしても良い。その後、周辺駆動回路領域の配線を行い、本実施形態のＥＬ表示装置を完成する。
【００９５】
本実施形態においても、第１の実施形態と同様に半導体素子を転写工程によって第１の基板に転写するため、半導体素子の形成工程のプロセス温度が、第１の基板の耐熱温度及び発光層の耐熱温度よりも高くても良い。
【００９６】
従って、高いプロセス温度を必要とするｐｏｌｙ−Ｓｉやａ−Ｓｉを活性層として用いるＴＦＴ用いることが出来、また第１の基板を、軽量な樹脂基板とすることもできる。軽量な基板は、高温に耐えられないものが多い為、本実施形態のような、良好な転写プロセスが得られることは好ましい。また、ｐｏｌｙ−Ｓｉを活性層としたＴＦＴを用いる場合は、画素領域のＴＦＴのみでなく、周辺駆動回路領域のＴＦＴも同一の工程で形成することができるため好ましい。
【００９７】
さらに、本実施形態では、熱に弱い発光層１７０５の形成は、熱工程の必要な透明電極層１７０６の形成の後に行い、熱工程の必要なＴＦＴ１０２の形成も、ＥＬ形成基板の形成とは別に行う。また、ＥＬ形成基板の保護電極層１７０３と、半導体素子を形成した第１の基板１０１の接続電極１７０２との接続は、比較的低い温度で可能である。従って、本実施形態では、熱に弱い発光層１７０５を、劣化させずに形成することが出来、好ましい。特に、発光層１７０５として、熱に弱い、（化１）から（化６）に示すような有機材料等を用いても、形成段階で劣化させることなく、好ましいＥＬ表示装置を得ることが出来る。
【００９８】
【化１】
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【化２】
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【化３】
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【化４】
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【化５】
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【化６】
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【００９９】
【発明の効果】
以上詳述したように、本発明によれば、製造時間を短縮し、効率的な半導体素子の転写方法を有する、半導体装置の製造方法、液晶表示装置の製造方法、及びＥＬ表示装置の製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態に係る液晶表示装置の断面図である。
【図２】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図３】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図４】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図５】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図６】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図７】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図８】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図９】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図１０】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図１１】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図１２】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図１３】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図１４】  本発明の第１の実施形態に係る液晶表示装置の製造方法の１工程を示す平面図である。
【図１５】  （ａ）、（ｂ）とも、本発明の第１の実施形態の変形例に係る液晶表示装置の製造方法の１工程を示す断面図である。
【図１６】  （ａ）、（ｂ）、（ｃ）とも、本発明の第１の実施形態の他の変形例に係る液晶表示装置の製造方法を説明する断面図である。
【図１７】  本発明の第２の実施形態に係るＥＬ表示装置の断面図である。
【図１８】  本発明の第２の実施形態に係るＥＬ表示装置の製造方法の１工程を示す断面図である。
【図１９】  本発明の第２の実施形態に係るＥＬ表示装置の製造方法の１工程を示す断面図である。
【図２０】  本発明の第２の実施形態に係るＥＬ表示装置の製造方法の１工程を示す断面図である。
【図２１】  本発明の第２の実施形態に係るＥＬ表示装置の製造方法の１工程を示す断面図である。
【図２２】  （ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）とも、従来の半導体装置の転写方法の１工程を示す断面図である。
【図２３】  （ａ）、（ｂ）とも、従来の半導体装置の転写方法の１工程を示す断面図である。
【符号の説明】
１０１…第１の基板
１０２、２２０２…ＴＦＴ
１０３…画素電極
１０４…液晶層
１０５…ブラックマトリクス
１０６…第２の基板
１０７…ｎ型ＴＦＴ
１０８…ｐ型ＴＦＴ
１０９、２２０６…接着剤
１１０、２２０１…素子形成基板
１１１…絶縁膜
１１２…活性層
１１３…ゲート絶縁膜
１１４…ゲート電極
１１５…第１の層間絶縁膜
１１６…ソース・ドレイン電極
１１７…保護膜
１１８…下部電極
１１９…上部電極
１２０…補助容量
１２１…対向電極
１００１…半導体素子
１００２、２２０３…仮着剤
１００３、２２０４…中間支持基板
１００４…開口部
１００５…端部
１７０１…第２の層間絶縁膜
１７０２…接続電極
１７０３…保護電極層
１７０４…電極層
１７０５…発光層
１７０６…透明電極層
１７０７…透明基板
１７０８…接合部
２００１…マスク
２２０５…プラスティック基板
【図１】
0003926116.tif 000008
【図２】
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【図３】
0003926116.tif 000010
【図４】
0003926116.tif 000011
【図５】
0003926116.tif 000012
【図６】
0003926116.tif 000013
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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