(57)【特許請求の範囲】
【請求項１】
複数のメモリセルが含まれるセクタを有する不揮発性メモリ回路において、
２の累乗とは異なるＮ個（Ｎは複数）の前記セクタを有するメモリ領域と、
セクタアドレスをデコードして当該セクタアドレスに対応するセクタ選択信号を出力するセクタ選択回路と、
消去コマンドに応答して、前記セクタ選択信号により選択したセクタに対して消去動作を実行し、当該消去の完了をベリファイした時、前記セクタアドレスを順次変更して、次のセクタを選択するメモリ制御回路と、
前記メモリセル領域に存在しないセクタに対応するセクタ選択信号を入力するＯＲゲートとを有し、
前記メモリ制御回路は、前記メモリ領域に存在しないセクタが選択される時に、前記ＯＲゲートが出力する不存在セクタ選択信号に応答して、当該セクタへの消去動作を行わずに、次のセクタを選択することを特徴とする不揮発性メモリ回路。
【請求項２】
請求項１において、
更に、前記セクタそれぞれに対応して消去の許可または禁止を示すプロテクト情報を記憶するプロテクトメモリを有し、前記プロテクトメモリから読み出される消去禁止を示すプロテクト情報に応答して、前記メモリ制御回路は、当該セクタへの消去動作を行わずに、次のセクタを選択することを特徴とする不揮発性メモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自動イレーズ機能を有する不揮発性メモリ回路に関し、特に、２の累乗でない容量を有し、イレーズ中のハングアップを防止できる不揮発性メモリ回路に関する。
【０００２】
【従来の技術】
半導体不揮発性メモリであるフラッシュメモリは、外部から供給される読み出し、プログラム、消去の制御コマンドに応答して、それぞれの対応する動作を実行する。特に消去コマンドには、メモリ領域内の全てのセクタを消去するチップイレーズと、指定されたセクタを消去するセクタイレーズとがある。メモリ領域は、複数のセクタで構成され、各セクタ内に複数のメモリセルが設けられる。
【０００３】
フラッシュメモリは、不揮発性メモリであるので、システム内のプログラムや制御データなど長期的に保持する必要があるコンテンツが記憶される。したがって、誤ってこれらのコンテンツを消去することがないように、フラッシュメモリは、プロテクト情報を記憶するプロテクトメモリを有する。各セクタに対応するプロテクトメモリが、そのセクタの消去を禁止するプロテクト状態と、そのセクタの消去を許可するアンプロテクト状態とを記憶する。そして、消去コマンドに応答してあるセクタを消去する前に、そのセクタに対応するプロテクトメモリのプロテクト情報がチェックされ、アンプロテクト状態のセクタに対してのみ消去動作が行われる。
【０００４】
図１は、従来のフラッシュメモリの概略構成図である。複数のメモリセルを有するメモリアレイ１４は、複数のセクタ０〜ｎを有し、セクタの出力は、センスアンプ及びベリファイ回路１８に供給される。また、各セクタに対応してプロテクト情報Ｐ（０）〜Ｐ（ｎ）を記憶するプロテクトメモリ１６が設けられ、そこから読み出されるプロテクト情報を示すプロテクト信号Ｐｏｕｔは、メモリ制御回路２０に供給される。メモリ制御回路２０は、ステートマシンと称される一種のプロセッサであり、制御コマンドＣＭＤに応答して、メモリの読み出し、プログラム、消去の制御を行う。
【０００５】
図１には、特に消去動作に関する回路が示されている。メモリ制御回路２０は、チップイレーズの消去コマンドに応答して、セクタアドレスカウンタ１０を最大アドレスにセットする。セクタアドレスカウンタ１０から出力されるセクタアドレス群ＳＡｄｄは、デコーダ１２に供給され、デコーダ１２は、セクタアドレス群をデコードして、セクタ選択信号ＳＥＣ０〜ＳＥＣｎのいずれか１つを活性化レベルに制御する。活性化レベルになったセクタ選択信号に対応するプロテクトメモリ１６のプロテクト情報が読み出され、プロテクト信号Ｐｏｕｔがメモリ制御回路２０に供給される。
【０００６】
メモリ制御回路２０は、このプロテクト信号Ｐｏｕｔがアンプロテクト状態であることを確認した時に、消去信号Ｓ２１を消去回路２２に供給し、選択されたセクタに対し消去ストレスを印加させる。消去ストレスを印加した後、そのセクタの消去ベリファイがベリファイ回路１８で行われ、ベリファイ結果信号Ｓ１８がメモリ制御回路２０に供給される。消去ベリファイにおいて、セクタ内の全メモリセルの消去が完了したことをベリファイできなければ、上記の消去ストレスの印加と消去ベリファイとが繰り返される。消去ベリファイをパスすると、メモリ制御回路２０は、デクリメント信号Ｓ２０を供給して、セクタアドレスカウンタ１０をデクリメントする。
【０００７】
一方、メモリ制御回路２０が、プロテクト信号Ｐｏｕｔがプロテクト状態であることを検出すると、そのセクタへの消去は行わずに、デクリメント信号Ｓ２０によりセクタアドレスカウンタ１０をデクリメントし、セクタアドレス群ＳＡｄｄをデクリメントし、次のセクタへの消去動作に移る。次のセクタにおいても、プロテクト情報を確認して、アンプロテクト状態であれば消去動作を行い、プロテクト状態であれば消去動作をスキップする。
【０００８】
フラッシュメモリのメモリセルは、例えば、フローティングゲートを有するＭＯＳトランジスタで構成され、このフローティングゲートに電荷を蓄積しない低い閾値電圧状態が消去状態（データ「１」）、フローティングゲートに電荷を蓄積する高い閾値電圧状態がプログラム状態（データ「０」）に対応する。
【０００９】
このような場合、消去動作では、メモリセルに消去ストレスを印加して、フローティングゲートの電荷を引き抜いて、その閾値電圧が下げられる。そのため、フローティングゲートの電荷が十分に引き抜かれた時に、閾値電圧が十分低くなり、セルトランジスタにドレイン電流が流れて、イレーズベリファイをパスすることになる。所定回数消去ストレスを印加しても、電荷の引き抜きが完了しない場合は、以後消去ストレス印加を行わず、そのことを示すハングアップ信号を内部で発生させ、そのハングアップ信号を外部へ出力することにより消去エラーが起こったことを知らせる。一旦ハングアップ信号が出力されると、そのメモリチップは不良品として使用できなくなる。
【００１０】
【発明が解決しようとする課題】
フラッシュメモリは、通常、２の累乗のメモリ容量を有する。例えば、データバス幅が８ビットでアドレスが２４ビットの場合は、１６Ｍバイトまたは１２８Ｍビットの容量を有する。即ち、１２８Ｍビットは、２の２７乗に該当する。その場合、各セクタの容量が同一であれば、セクタの個数も２の累乗となり、チップイレーズに対して、セクタアドレスを最大値から最小値に順次デクリメントすることで、全てのセクタを選択する。
【００１１】
図２は、２の累乗以外のメモリ容量を有するフラッシュメモリを示す図である。ここに示されたフラッシュメモリも、データバス幅が８ビットでアドレスＡ０−Ａ２３が２４ビットで構成されるが、メモリ領域は９６Ｍビット（１２Ｍバイト）しかない。つまり、２26＜９６Ｍビット＜２27である。図中、実線で示されたメモリＡの領域、６４Ｍｂと３２Ｍｂとが、実際に存在するメモリ領域である。そして、破線で示されたメモリＢの領域（３２Ｍｂ）は、アドレス空間としては存在するが、実際には存在しない領域である。このようなメモリは、そのメモリが搭載されるシステムに特殊な制約が存在する場合に使用されることがある。
【００１２】
このような２の累乗以外のメモリ容量を有するメモリでは、例えば、図１におけるセクタ（ｎ）とセクタ（ｎ−１）とが存在しない。そのため、チップイレーズの制御コマンドに応答して、セクタアドレスカウンタ１０を順次デクリメントして、セクタ選択信号ＳＥＣｎからＳＥＣ０にスキャンすると、セクタ選択信号ＳＥＣｎ，ＳＥＣｎ−１が選択されているとき、実際にはそれに対応するセクタ（ｎ）とセクタ（ｎ−１）とが存在せず、消去ベリファイをパスすることができない。その結果、不良でもないのにハングアップ状態（消去エラー）になる。
【００１３】
したがって、チップイレーズ時にセクタアドレスを順次デクリメント（またはインクリメント）してセクタを順次選択する構成の場合、２の累乗以外のメモリ容量を有するメモリでは、存在しないセクタが選択されて、消去ベリファイをパスできず、消去エラーになることが予想される。
【００１４】
そこで、本発明の目的は、上記のような消去エラーになることを防止できる不揮発性メモリ回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、不揮発性メモリ回路において、それぞれ同一の容量を有し、２の累乗とは異なるＮ個（Ｎは複数）のセクタを有するメモリ領域と、セクタアドレスをデコードして当該セクタアドレスに対応するセクタを選択するセクタ選択回路と、消去コマンドに応答して、選択したセクタに対して消去動作を実行し当該消去の完了をベリファイした時、前記セクタアドレスを順次変更して、次のセクタを選択するメモリ制御回路とを有し、メモリ制御回路は、メモリ領域に存在しないセクタが選択される時に、当該セクタへの消去動作を行わずに、次のセクタを選択することを特徴とする。
【００１６】
上記の発明の側面によれば、メモリ領域に存在しないセクタが選択される時は、メモリ制御回路はそのセクタへの消去動作を行わずに、次のセクタを選択するので、当該存在しないセクタが選択されて消去の完了がベリファイされないで消去エラーに至ることが防止できる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１８】
図３は、第１の実施の形態におけるフラッシュメモリの概略構成図である。図１と同じものには同じ引用番号を与えている。メモリ領域であるメモリアレイ１４は、図２と同様に、１２Ｍバイト（９６Ｍビット）のメモリ容量を有するものとする。即ち、
２23＝8Mbyte（64Mbit）＜12Mbyte（96Mbit）＜２24＝16Mbyte（128Mbit）
の関係にある。
【００１９】
メモリ容量が２の累乗とは異なり、全てのセクタが同一容量の場合、メモリアレイ１４内のセクタの数も、２の累乗とは異なる数になる。一方、所定ビットのセクタアドレスSAddをデコードすると、デコーダ１２は、２の累乗のセクタ選択信号SEC0〜SECnを出力する。しかし、メモリ容量が２24より小さく２23より大きいので、それに伴い、セクタアドレスによっては、セクタ選択信号の一部（図の例ではSECn、SECn-1）は、メモリアレイ１４内に存在しないセクタ（ｎ），（ｎ−１）を選択する。
【００２０】
そこで、本実施の形態では、メモリセルアレイ１４内に存在しないセクタ（ｎ），（ｎ−１）に対応するセクタ選択信号SECn、SECn-1が生成された時、それがＯＲゲート３０を介して、不存在セクタ選択信号Ｓ３０をメモリ制御回路２０に供給する。これにより、消去動作を制御している時、メモリ制御回路２０は、メモリセルアレイ内に存在しないセクタが選択されたことを検出することができる。つまり、ＯＲゲート３０が不存在セクタ選択検出回路になる。
【００２１】
図４は、セクタアドレスカウンタとデコーダを示す図である。図４のカウンタは、セクタアドレスＡ１７〜Ａ２３を生成するカウンタであり、初期化信号Ｓ２０Ａによりカウンタ値が最大値または最小値にリセットされ、デクリメント信号またはインクリメント信号Ｓ２０Ｂにより、カウンタ値がデクリメントまたはインクリメントされる。カウンタの各ビットからは、非反転アドレス信号Ａ１７〜Ａ２３と、反転アドレス信号／Ａ１７〜／Ａ２３が出力される。そして、これらのアドレス信号をデコードして、セクタ選択信号ＳＥＣ０〜ＳＥＣｎが生成される。
【００２２】
図５は、チップイレーズの消去動作のフローチャート図である。このフローチャートは、図３のメモリ制御装置の動作手順を示している。図３，４を参照しながら、このフローチャートに沿ってチップイレーズの動作を説明する。
【００２３】
まず、メモリ制御回路２０は、チップイレーズの消去コマンドCMDに応答して、セクタアドレスカウンタ１０をリセットする。リセットにより、アドレスカウンタ１０が最大値または最小値にセットされる（Ｓ１１０）。以下、最大値にセットされた場合で説明する。最大値にセットされることで、デコーダ１２はセクタ選択信号ＳＥＣｎを活性化レベル（Ｈレベル）にする。
【００２４】
セクタ選択信号ＳＥＣｎは、メモリアレイ１４内に存在しないセクタに対する選択信号であり、ＯＲゲート３０により、不存在セクタ信号Ｓ３０がメモリ制御装置２０に供給される。メモリ制御装置２０は、この不存在セクタ信号Ｓ３０により、不存在のセクタが選択されたことを検出し、そのセクタのイレーズ動作を行わない（Ｓ１１２）。そして、メモリ制御装置１０は、デクリメント信号Ｓ２０Ｂにより、セクタアドレスカウンタ１０をデクリメントする（Ｓ１１８）。
【００２５】
これにより、デコーダ１２は、次のセクタ選択信号ＳＥＣｎ−１をＨレベルにする。この場合も、ＯＲゲート３０により不存在セクタ信号Ｓ３０が生成され、メモリ制御回路２０は、そのセクタへのイレーズ動作をスキップして、セクタアドレスカウンタをデクリメントする。
【００２６】
次に、デコーダ１２は、次のセクタ選択信号ＳＥＣｎ−２をＨレベルにし、セクタ（ｎ−２）を選択する。このセクタはセクタアレイ１４内に存在するので、不存在セクタ信号Ｓ３０は生成されない。このセクタ選択信号ＳＥＣｎ−２に応答して、プロテクトメモリ１６からそのセクタに対応するプロテクト情報が読み出される。この読み出されたプロテクト信号Ｐｏｕｔにより、メモリ制御回路２０は、そのセクタがプロテクト状態かアンプロテクト状態かを検出する（Ｓ１１４）。アンプロテクト状態であれば、そのセクタのイレーズ動作に移り、プロテクト状態であれば、そのセクタのイレーズ動作をスキップして、セクタアドレスをデクリメントする（Ｓ１１８）。
【００２７】
セクタのイレーズ動作は、ベリファイ回路１８によりセクタ内のメモリセルの消去が完了したか否かが検出され、そのベリファイ信号Ｓ１８により、メモリ制御回路２０は消去が完了したか否かを検出する（Ｓ１２２、Ｓ１２４）。このイレーズベリファイ工程では、選択されているセクタ内の全メモリセルの消去が完了したか否かがチェックされる。イレーズベリファイをパスできない場合は（Ｓ１２４）、イレーズ回数をカウントし（Ｓ１２６）、規定回数に達しない間は（Ｓ１２８）イレーズ動作を実行する。
【００２８】
メモリ制御回路２０は、イレーズ信号Ｓ２１を消去回路２２に供給して、選択されているセクタ内の全てのメモリセルに消去用の電圧を印加させ、消去ストレスをメモリセルにかける（Ｓ１２０）。これにより、メモリセルのフローティングゲート内の電荷が引き抜かれ、セルトランジスタの閾値電圧が下げられる。その後、前述のイレーズベリファイが行われ、選択セクタ内の全てのメモリセルの消去が完了したか否かがチェックされる（Ｓ１２２，Ｓ１２４）。
【００２９】
前述したとおり、セルトランジスタの消去が完了すると、その閾値電圧が低下し、そのセルトランジスタのコントロールゲートに所定の電圧を印加するとセル電流が発生する。このセル電流の大きさを検出することで、ベリファイ回路１８は、そのセルの消去が完了したか否かを検出することができる。
【００３０】
上記のイレーズの実行Ｓ１２０がイレーズベリファイでセクタ内の全てのセルがイレーズベリファイをパスするまで繰り返される。但し、そのイレーズ回数が規定回数に達しても依然としてイレーズベリファイをパスできない場合は、不良セクタとしてハングアップ信号が生成される。
【００３１】
以後、メモリ制御回路２０は、セクタを順次選択して、各セクタのイレーズ動作を繰り返す。その場合、イレーズ動作をするまえに、そのセクタのプロテクト情報をプロテクトメモリ１６から読み出して消去許可状態か消去禁止状態かを確認する。消去許可状態であればそのセクタへのイレーズ動作を行い、消去禁止状態であればそのセクタへのイレーズ動作は行わない。
【００３２】
最後に、セクタアドレスカウンタが最小アドレスに達すると、それを通知する信号Ｓ１０がメモリ制御回路２０に供給され、チップイレーズが終了する。
【００３３】
以上のとおり、この実施の形態では、不存在セクタの選択を検出する回路としてＯＲゲート３０を設けて、セクタアレイ１４内に存在しないセクタが選択されたことをメモリ制御回路２０に通知している。したがって、メモリ制御回路２０が、存在しないセクタに対してイレーズ動作を実行してイレーズベリファイをパスできずに、ハングアップ状態になることが防止できる。
【００３４】
図６は、第２の実施の形態におけるフラッシュメモリの概略構成図である。図１、３と同じものには同じ引用番号を与えている。この実施の形態では、セクタアレイに存在するセクタと存在しないセクタ全てに対応して、プロテクトメモリ１６を設ける。そして、存在するセクタに対応するプロテクトメモリには、そのセクタの消去を許可するか否かのプロテクト情報を適宜記憶し、存在しないセクタに対応するプロテクトメモリには、消去を禁止するプロテクト情報を記憶する。
【００３５】
そして、メモリ制御回路２０は、消去動作の時に、選択したセクタに対応するプロテクト情報を読み出すことで、セクタアレイ内に存在するセクタに対しては、従来と同様に消去禁止状態か否かをプロテクト信号Ｐｏｕｔにより検出し、セクタアレイ内に存在しないセクタに対しては、不存在セクタが選択されたことをプロテクト信号Ｐｏｕｔにより検出する。したがって、メモリ制御回路２０は、そのセクタの消去動作をスキップするか否かを、プロテクト信号Ｐｏｕｔのみにより判断することができる。
【００３６】
図７は、図６のプロテクトメモリの回路図である。プロテクトメモリ１６は、ＰチャネルトランジスタＰ１と、セクタに対応したメモリセルトランジスタＱ０〜Ｑｎとを有する。メモリセルトランジスタＱ０〜Ｑｎは、セルアレイ内のメモリセルと同じ構成であり、フローティングゲートを有し、フローティングゲートに電荷が注入されれば閾値電圧が高くなり、引き抜かれれば閾値電圧が低くなる。
【００３７】
デコーダ１２からのセクタ選択信号ＳＥＣ０〜ＳＥＣｎが各メモリセルトランジスタＱ０〜Ｑｎのコントロールゲートに供給される。セクタが消去禁止状態（プロテクト状態）であれば、それに対応するメモリセルトランジスタのフローティングゲートに電荷が蓄積され高い閾値電圧になっており、セクタ選択信号ＳＥＣ０〜ＳＥＣｎがＨレベルになってもそのセルトランジスタが導通せず、プロテクト信号ＰｏｕｔはＨレベルになる。一方、セクタが消去許可状態（アンプロテクト状態）であれば、それに対応するメモリセルトランジスタのフローティングゲートに電荷が蓄積されておらず低い閾値電圧になっており、セクタ選択信号がＨレベルになるとそのセルトランジスタが導通し、プロテクト信号ＰｏｕｔがＬレベルになる。
【００３８】
そして、セクタアレイ１４に存在しないセクタに対応するプロテクトメモリには、消去禁止状態のプロテクト情報が記憶される。したがって、図７のプロテクトメモリにおいて、セクタ選択信号ＳＥＣｎ，ＳＥＣｎ−１がＨレベルになった時、プロテクト信号Ｐｏｕｔは共にＨレベルになり、メモリ制御回路２０は、そのセクタは消去禁止状態であることを認識する。
【００３９】
したがって、このプロテクトメモリを利用することで、プロテクトメモリに、セクタアレイ内に存在するセクタが消去禁止状態か否かの情報と、セクタアレイ内に存在しないセクタが存在していることを示す情報とを記憶させて、メモリ制御回路２０は、プロテクトメモリから読み出されるプロテクト信号Ｐｏｕｔにより、そのセクタの消去動作をスキップすべきか否かをチェックすることができる。
【００４０】
図８は、第３の実施の形態例におけるフラッシュメモリの概略構成図である。図１、３、６と同じものには同じ引用番号を与えている。また、図９は、図８のプロテクトメモリ１６の回路図である。第３の実施の形態例では、プロテクトメモリ１６が、セクタアレイ１４内に存在するセクタが選択された時は、その選択セクタに対応するプロテクト情報を出力し、セクタアレイ１４内に存在しないセクタが選択された時は、消去禁止状態と同じプロテクト信号Ｐｏｕｔを出力する。具体的には、プロテクトメモリ１６は、セクタアレイ１４内に存在する全てのセクタが非選択状態である時に、消去禁止状態と同じプロテクト信号Ｐｏｕｔを出力する。
【００４１】
図９に示されるとおり、第３の実施の形態例では、プロテクトメモリ１６は、セクタアレイ１４内に存在するセクタに対応するメモリセルトランジスタＱ０〜Ｑｎ−２を有する。そして、セクタアレイ内に存在するセクタが選択されると、プロテクトメモリ１６は、そのセクタ選択信号ＳＥＣ０〜ＳＥＣｎ−２に応答して、プロテクト情報がプロテクト信号Ｐｏｕｔとして出力する。また、セクタアレイ内に存在しないセクタが選択されると、セクタ選択信号ＳＥＣ０〜ＳＥＣｎ−２が全てＬレベルになり、プロテクトメモリ１６は、消去禁止状態と同じＨレベルを出力する。
【００４２】
つまり、プロテクトメモリ１６は、実在するセクタが全て非選択状態である時に、実在しないセクタが選択されたことを、Ｈレベルのプロテクト信号Ｐｏｕｔにより、メモリ制御回路２０に伝える。それにより、メモリ制御回路２０は、セクタの消去動作をスキップすることになる。このように、本実施の形態では、チップイレーズ時において、デコーダ１２がセクタアレイ内に存在する全セクタを非選択にする状態を有するので、その状態の時には、プロテクトメモリ１６からＨレベルのプロテクト信号Ｐｏｕｔを出力する。それにより、メモリ制御回路２０は、実在しないセクタが選択されていることを検出することができる。
【００４３】
図１０は、第２及び第３の実施の形態例におけるチップイレーズの消去動作のフローチャート図である。第２及び第３の実施の形態例のいずれも、メモリアレイ１４内に存在しないセクタが選択されたことを、プロテクトメモリ１６からのプロテクト信号により検出する。したがって、フローチャート図では、図５の不存在のセクタ選択を判断する工程Ｓ１１２がない。それ以外は、図５と同じである。つまり、メモリ制御回路２０は、選択されたセクタのプロテクトメモリを読み出し、そのプロテクト信号Ｐｏｕｔから、そのセクタがプロテクト状態か否かを検出し、プロテクト状態であれば、その消去動作をスキップして、次のセクタを選択する。イレーズ動作は、図５と同じである。
【００４４】
以上、実施の形態例をまとめると以下の付記の通りである。
【００４５】
（付記１）複数のメモリセルが含まれるセクタを有する不揮発性メモリ回路において、
２の累乗とは異なるＮ個（Ｎは複数）の前記セクタを有するメモリ領域と、
セクタアドレスをデコードして当該セクタアドレスに対応するセクタを選択するセクタ選択回路と、
消去コマンドに応答して、選択したセクタに対して消去動作を実行し、当該消去の完了をベリファイした時、前記セクタアドレスを順次変更して、次のセクタを選択するメモリ制御回路とを有し、
前記メモリ制御回路は、前記メモリ領域に存在しないセクタが選択される時に、当該セクタへの消去動作を行わずに、次のセクタを選択することを特徴とする不揮発性メモリ回路。
【００４６】
（付記２）付記１において、
更に、前記メモリ領域に存在しないセクタが選択されたことを検出する不存在セクタ選択検出回路を有し、
当該不存在セクタ選択検出回路が生成する不存在セクタ信号に応答して、前記メモリ制御回路は、当該セクタへの消去動作を行わずに、次のセクタを選択することを特徴とする不揮発性メモリ回路。
【００４７】
（付記３）付記２において、
更に、前記セクタそれぞれに対応して消去の許可または禁止を示すプロテクト情報を記憶するプロテクトメモリを有し、
前記プロテクトメモリから読み出される消去禁止を示すプロテクト情報に応答して、前記メモリ制御回路は、当該セクタへの消去動作を行わずに、次のセクタを選択することを特徴とする不揮発性メモリ回路。
【００４８】
（付記４）付記１において、
更に、前記セクタそれぞれに対応して消去の許可または禁止を示すプロテクト情報を記憶すると共に、前記メモリ領域内に存在しないセクタが選択される時に前記消去禁止を示すプロテクト情報を出力するプロテクトメモリを有し、
前記プロテクトメモリから読み出される消去禁止を示すプロテクト情報に応答して、前記メモリ制御回路は、当該セクタへの消去動作を行わずに、次のセクタを選択することを特徴とする不揮発性メモリ回路。
【００４９】
（付記５）付記１において、
前記セクタ選択回路は、前記メモリ領域に存在するＮ個のセクタのいずれかを選択する場合と、前記メモリ領域に存在するＮ個のセクタを全て選択しない場合とを有することを特徴とする不揮発性メモリ回路。
【００５０】
（付記６）付記１において、
更に、前記セクタアドレスを生成するセクタアドレスカウンタを有し、前記メモリ制御回路は、前記セクタアドレスカウンタをインクリメントまたはデクリメントすることで、セクタアドレスの変更を行うことを特徴とする不揮発性メモリ回路。
【００５１】
（付記７）付記１乃至６のいずれかにおいて、
前記メモリ制御回路は、セクタへの消去動作において、所定回数消去動作を行っても消去の完了をベリファイできない時は、消去エラーを検出することを特徴とする不揮発性メモリ。
【００５２】
（付記８）複数のメモリセルが含まれるセクタを有する不揮発性メモリ回路において、
Ｎ個（２m-1＜Ｎ＜２m、但しｍは２以上の整数）の前記セクタを有するメモリ領域と、
セクタアドレスをデコードして当該セクタアドレスに対応するセクタを選択するセクタ選択回路と、
前記セクタそれぞれに対応して消去の許可または禁止を示すプロテクト情報を記憶するプロテクトメモリと、
消去コマンドに応答して、前記プロテクトメモリから読み出されたプロテクト情報が消去許可状態の時に当該選択したセクタに対して消去動作を実行し、当該消去の完了をベリファイした時または前記読み出されたプロテクト情報が消去禁止状態の時に、前記セクタアドレスを順次変更して、次のセクタを選択するメモリ制御回路とを有し、
前記プロテクトメモリは、前記メモリ領域に存在するセクタが選択される時に、当該選択されたセクタに対応するプロテクト情報を前記メモリ制御回路に供給し、前記メモリ領域に存在しないセクタが選択される時に、前記消去禁止状態のプロテクト情報を前記メモリ制御回路に供給することを特徴とする不揮発性メモリ回路。
【００５３】
（付記９）付記８において、
前記セクタ選択回路は、前記メモリ領域に存在するＮ個のセクタのいずれかを選択する場合と、前記メモリ領域に存在するＮ個のセクタを全て選択しない場合とを有し、
前記プロテクトメモリは、前記Ｎ個のセクタが全て非選択の時に、前記消去禁止状態のプロテクト情報を前記メモリ制御回路に供給することを特徴とする不揮発性メモリ回路。
【００５４】
（付記１０）付記８において、
前記プロテクトメモリは、２mビットのプロテクト情報を記憶し、前記メモリ領域に存在するセクタが選択される時に、当該選択されたセクタに対応するプロテクト情報を前記メモリ制御回路に供給し、前記メモリ領域に存在しないセクタが選択される時に、当該存在しないセクタに対応するプロテクト情報を前記メモリ制御回路に供給し、前記メモリ領域に存在しないセクタに対応するプロテクト情報は消去禁止状態であることを特徴とする不揮発性メモリ回路。
【００５５】
（付記１１）付記８において、
更に、前記セクタアドレスを生成するセクタアドレスカウンタを有し、前記メモリ制御回路は、前記セクタアドレスカウンタをインクリメントまたはデクリメントすることで、セクタアドレスの変更を行うことを特徴とする不揮発性メモリ回路。
【００５６】
（付記１２）付記８乃至１１のいずれかにおいて、
前記メモリ制御回路は、セクタへの消去動作において、所定回数消去動作を行っても消去の完了をベリファイできない時は、消去エラーを検出することを特徴とする不揮発性メモリ。
【００５７】
【発明の効果】
以上、本発明によれば、メモリ領域内に２の累乗とは異なる個数のセクタを有する場合に、セクタアドレスを順次変化させてセクタを選択し、消去動作を行っても、メモリ領域内に存在しないセクタを選択した時に消去動作が行われないので、消去エラーになることが防止される。
【図面の簡単な説明】
【図１】従来のフラッシュメモリの概略構成図である。
【図２】２の累乗以外のメモリ容量を有するフラッシュメモリを示す図である。
【図３】第１の実施の形態におけるフラッシュメモリの概略構成図である。
【図４】セクタアドレスカウンタとデコーダを示す図である。
【図５】第１の実施の形態におけるチップイレーズの消去動作のフローチャート図である。
【図６】第２の実施の形態におけるフラッシュメモリの概略構成図である。
【図７】図６のプロテクトメモリの回路図である。
【図８】第３の実施の形態におけるフラッシュメモリの概略構成図である。
【図９】図８のプロテクトメモリの回路図である。
【図１０】第２及び第３の実施の形態におけるチップイレーズの消去動作のフローチャート図である。
【符号の説明】
１０      セクタアドレスカウンタ
１２      デコーダ
１４      メモリアレイ、メモリ領域
１６      プロテクトメモリ
１８      ベリファイ回路
２０      メモリ制御回路
２２      消去回路
【図１】
0003970070.tif 000002
【図２】
0003970070.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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