(57)【特許請求の範囲】
【請求項１】
複数のサブアレイに分割されて行列状に配列され、複数のサブアレイ列および複数のサブアレイ行を有するメモリセルアレイと、
前記メモリセルアレイにおける中間部で第１の方向に配置された周辺回路部と、
前記メモリセルアレイにおける中間部で前記周辺回路部とは異なる位置で第１の方向に配置されたパッド配置部と、
前記周辺回路部と前記サブアレイ列における各サブアレイとの間をそれぞれ対応して接続するように第２の方向に形成された複数の信号線とを具備し、
前記パッド配置部は、複数のパッドが前記複数のサブアレイ列の配列ピッチと関連づけられたピッチで第１の方向に配置されており、
前記複数の信号線は、前記パッド配置部のパッド間をそれぞれ通過する直線上で直線的に配置されたことを特徴とする半導体メモリチップ。
【請求項２】
前記パッド配置部は、前記第１の方向におけるサブアレイ列のピッチと同じピッチでパッドが配置されていることを特徴とする請求項１記載の半導体メモリチップ。
【請求項３】
前記各パッドは、サブアレイ列の境界線上に配置されていることを特徴とする請求項２記載の半導体メモリチップ。
【請求項４】
前記パッド配置部は、前記第１の方向におけるサブアレイ列のピッチの整数倍のピッチでパッドが配置されていることを特徴とする請求項１記載の半導体メモリチップ。
【請求項５】
前記パッド配置部は、前記第１の方向におけるサブアレイ列のピッチの整数分の１のピッチでパッドが配置されていることを特徴とする請求項１記載の半導体メモリチップ。
【請求項６】
前記信号線は、対応して接続されているサブアレイを選択ないし活性化するためのアドレス信号の一部を伝送するためのサブアレイ制御信号線であることを特徴とする請求項１記載の半導体メモリチップ。
【請求項７】
前記信号線は、対応して接続されているサブアレイとの間で書き込みデータ信号および／または読み出しデータ信号を伝送するためのデータ信号線であることを特徴とする請求項１記載の半導体メモリチップ。
【請求項８】
前記複数の信号線は、前記サブアレイ列毎に同じ配列パターンを有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体メモリチップ。
【請求項９】
前記複数の信号線は、前記周辺回路部と前記サブアレイ列における最も遠い位置のサブアレイとを接続した信号線と同じ長さに揃えられていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体メモリチップ。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体メモリチップを内蔵してなることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリチップおよびそれを内蔵した半導体メモリに係り、特にメモリセルアレイが複数のサブアレイに分割されて行列状に配列され、サブアレイ配列の中間部に外部接続パッドが配置されているフリップ接続構造の半導体メモリチップおよびそれをパッケージに封入したフリップチップ・パッケージ型の半導体メモリにおけるパッドおよび制御信号線の配置に関する関するもので、例えば高速SRAM（スタティック型半導体メモリ）などに適用されるものである。
【０００２】
【従来の技術】
フリップチップ・パッケージ型の半導体メモリは、封入されるフリップ接続構造のメモリチップ上のパッド配置の自由度が高いので、パッドをメモリアレイ（サブアレイ）間に分散して配置することが可能であり、高速SRAMなどに広く用いられている。
【０００３】
従来のフリップ接続構造のメモリチップのパターンレイアウトは、図１を参照して後述する本発明の第１の実施形態に係るメモリチップのパターンレイアウトの一例と大部分は同じであり、以下、図１を参照して従来例のメモリチップを説明する。
【０００４】
従来例のメモリチップは、メモリセルアレイが複数のサブアレイに分割されて行列状に配列されており、メモリセルアレイが例えば16行×16列のサブアレイSl，1 〜S16 ，16に分割されている。したがって、第p のサブアレイ列（p は16以下の整数）には、16個のサブアレイSp,1〜Sp,16 が配置されている。
【０００５】
そして、サブアレイ配列における列方向の中間部に第１の周辺回路部11が配置されており、サブアレイ配列における行方向の中間部に第２の周辺回路部12が配置されており、各サブアレイ列に含まれる16個のサブアレイSAp,1 〜SAp,16には、第１の周辺回路部11からそれぞれサブアレイ制御信号が供給される。
【０００６】
本例では、サブアレイ配列における列方向中間の８行目と９行目の間には、センスアンプなどを含む第１の周辺回路部11が設けられ、サブアレイ配列における行方向中間の８列目と９列目の間には、メイン行デコーダなどを含む第２の周辺回路部12が設けられている。
【０００７】
また、サブアレイ配列における列方向の中間部に外部接続パッドが配置されており、本例では、４行目と５行目の間には第１のパッド配置部21が設けられ、１２行目と１３行目の間には第２のパッド配置部22が設けられている。
【０００８】
ここで、代表的に第１のサブアレイ列に着目すれば、16個のサブアレイSA1,1〜SA1,16に対応して第１の周辺回路部11の制御信号ドライバDRV1〜DRV16 からサブアレイ制御信号線S1,1〜S1,16 を介してサブアレイ制御信号が供給される。
【０００９】
この場合、チップ中央の第１の周辺回路部11から遠い領域のサブアレイ（SA1,1 〜SA1,4 ）、（SA1,13〜SA1,16）については、第１の周辺回路部11から第１のパッド配置21を通過するようにサブアレイ制御信号線S1,1〜S1,4が配置されており、第１の周辺回路部11から第２のパッド配置部22を通過するようにサブアレイ制御信号線S1,13 〜S1,16 が配置されている。
【００１０】
図５は、図１中の第１のパッド配置部21の付近を取り出して従来例のパターンレイアウトの一例を示す図である。
【００１１】
従来は、サブアレイ列のピッチとパッド配置部21のパッドPdのピッチはそれぞれ独立に定められている。また、サブアレイ列のサブアレイ制御信号線Sp,1〜Sp,16 は、レイアウト設計を容易にするため、サブメモリアレイ列上に配置し、これをサブアレイ列のピッチで複数個並べることにより階層的に設計していた。
【００１２】
つまり、各サブアレイ列上のサブアレイ制御信号線Sp,1〜Sp,16 群はサブアレイ列のピッチで配置され、パッドPdはサブアレイ列のピッチとは独立に別のピッチで配置されるので、パッド配置部21、22ではサブアレイ制御信号線Sp,1〜Sp,16 の一部の経路を曲げてパッドPdを迂回する必要があった。
【００１３】
しかし、サブアレイ制御信号線Sp,1〜Sp,16 の一部の経路を曲げると、曲げた分だけ信号線の寄生容量、寄生抵抗が変化するので、残りの経路を曲げないサブアレイ制御信号線に比べて、サブアレイ制御信号の遅延時間が大きくなる。このようにサブアレイ制御信号線によって信号の遅延がばらつくと、信号の伝播時間が不揃いになり、高速動作を要求されるSRAMでは高速設計が困難になる。
【００１４】
なお、前記サブアレイ制御信号線Sp,1〜Sp,16 の一部の経路を曲げないで、単にその配線位置をずらすと、各サブアレイ列毎のサブアレイ制御信号線群の配列パターンが不規則になり、レイアウト設計が困難になる。
【００１５】
【発明が解決しようとする課題】
上記したように従来のフリップ接続構造のメモリチップは、周辺回路部とサブアレイとの間にサブアレイ制御信号線を配置する際、途中のパッド配置部のパッドを迂回するようにサブアレイ制御信号線を曲げる場合が生じ、サブアレイ制御信号の遅延時間がばらつき、高速設計が困難になるという問題があった。
【００１６】
本発明は上記の問題点を解決すべくなされたもので、周辺回路部とサブアレイとの間を接続する信号線を、途中に配置されているパッド配置部のパッドを迂回するように折れ曲げることなく、パッド間を通過する直線上に直線的に配置することができ、各サブアレイ間での信号の遅延時間のバラツキを避け、信号の伝播時間を揃えることにより高速動作を実現し得る半導体メモリチップおよび半導体メモリを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体メモリチップは、複数のサブアレイに分割されて行列状に配列され、複数のサブアレイ列および複数のサブアレイ行を有するメモリセルアレイと、前記メモリセルアレイにおける中間部で第１の方向に配置された周辺回路部と、前記メモリセルアレイにおける中間部で前記周辺回路部とは異なる位置で第１の方向に配置されたパッド配置部と、前記周辺回路部と前記サブアレイ列における各サブアレイとの間をそれぞれ対応して接続するように第２の方向に形成された複数の信号線とを具備し、前記パッド配置部は、複数のパッドが前記複数のサブアレイ列の配列ピッチと関連づけられたピッチで第１の方向に配置されており、前記複数の信号線は、前記パッド配置部のパッド間をそれぞれ通過する直線上に直線的に配置されたことを特徴とする。
【００１８】
本発明の半導体メモリは、本発明の半導体メモリチップがチップ搭載基板上にフリップ接続されてパッケージに封入されてなることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２０】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るフリップ接続構造の半導体メモリチップのパターンレイアウトの一例を示す。
【００２１】
このメモリチップでは、メモリセルアレイが複数のサブアレイに分割されて行列状に配列されている。本例では、メモリセルアレイが16行×16列のサブアレイSl，1 〜S16 ，16に分割されている。したがって、第p のサブアレイ列（p は16以下の整数）には、16個のサブアレイSp,1〜Sp,16 が配置されている。
【００２２】
そして、サブアレイ配列における列方向の中間部に第１の周辺回路部11が配置されており、サブアレイ配列における行方向の中間部に第２の周辺回路部12が配置されており、各サブアレイ列に含まれる16個のサブアレイSAp,1 〜SAp,16には、第１の周辺回路部11からそれぞれサブアレイ制御信号が供給される。
【００２３】
本例では、サブアレイ配列における列方向中間の８行目と９行目の間には、センスアンプなどを含む第１の周辺回路部11が設けられ、サブアレイ配列における行方向中間の８列目と９列目の間には、メイン行デコーダなどを含む第２の周辺回路部12が設けられている。
【００２４】
また、サブアレイ配列における列方向の中間部に外部接続パッドが配置されており、本例では、４行目と５行目の間には第１のパッド配置部21が設けられ、１２行目と１３行目の間には第２のパッド配置部22が設けられている。
【００２５】
ここで、代表的に第１のサブアレイ列に着目すれば、16個のサブアレイSA1,1〜SA1,16に対応して第１の周辺回路部11の制御信号ドライバDRV1〜DRV16 からサブアレイ制御信号線S1,1〜S1,16 を介してサブアレイ制御信号が供給される。
【００２６】
この場合、チップ中央の第１の周辺回路部11から遠い領域のサブアレイ（SA1,1 〜SA1,4 ）、（SA1,13〜SA1,16）については、第１の周辺回路部11から第１のパッド配置21を通過するようにサブアレイ制御信号線S1,1〜S1,4が配置されており、第１の周辺回路部11から第２のパッド配置部22を通過するようにサブアレイ制御信号線S1,13 〜S1,16 が配置されている。
【００２７】
図２は、図１中の第１のパッド配置部21の付近を取り出してパターンレイアウトの一例を示す図である。
【００２８】
サブアレイ上のサブアレイ制御信号線Sp,1〜Sp,16 は、レイアウトを容易にするため、サブアレイ列上に配置し、これをサブアレイ列のピッチで複数個並べることにより階層的に設計される。
【００２９】
第１のパッド配置部21における複数個のパッドPdは、サブアレイ列のピッチと同じピッチで行方向に配置されており、本例では、各パッドPdは、サブアレイ列の境界線（点線で示す）上に配置されている。
【００３０】
なお、第２のパッド配置部22についても、複数個のパッドPdは、サブアレイ列のピッチと同じピッチで行方向に配置されており、サブアレイ列の境界線（点線で示す）上に配置されている。
【００３１】
第１の周辺回路部11とサブアレイ列の各サブアレイとの間に接続されているサブアレイ制御信号線Sp,1〜Sp,16 のうちの少なくとも一部（Sp,1〜Sp,4、Sp,13〜Sp,16 ）は、途中に配置されている第１のパッド配置部21のパッドPd間あるいは第２のパッド配置部22のパッドPd間を通過するように直線的に配置されている。
【００３２】
本例では、サブアレイ制御信号線Sp,1〜Sp,16 の全てが、第１の周辺回路部11とサブアレイ列における最も遠い位置のサブアレイSAp,1 、SAp,16とを接続した信号線と同じ長さに揃えられており、サブアレイ制御信号線Sp,1〜Sp,16 の全てがパッドPd間を通過する直線上に直線的に配置されている。
【００３３】
即ち、本実施形態のメモリチップは、メモリセルアレイをサブアレイSA1,1 〜〜SA16,16 に分割して行列状に配列し、サブアレイ配列の中間部に周辺回路部11、12およびパッド配置部21、22を配置し、パッド配置部21、22では複数のパッドPdをサブアレイピッチと同じピッチで配置し、上記パッドPd間を通過するように周辺回路部11とサブアレイ列の各サブアレイとを接続するサブアレイ制御信号線Sp,1〜Sp,16 を直線的に配置している。この場合、サブアレイ制御信号線Sp,1〜Sp,16 のレイアウト設計に際して、サブアレイ列毎に同じ配列パターンを持たせることが可能である。
【００３４】
したがって、サブアレイ制御信号線Sp,1〜Sp,16 は途中に配置されているパッド配置部21、22のパッドを迂回するように曲げられることがないので、サブアレイ制御信号線を曲げることによる信号線の寄生容量、寄生抵抗の増加を防ぐことができる。これにより、各サブアレイへ供給するサブアレイ制御信号の遅延時間のバラツキを抑制し、伝播時間を揃えることができ、高速設計が可能になる。
【００３５】
また、高速動作を要求される例えばSRAMを実現する場合、本実施形態のように高速設計が可能になる構造のSRAMチップを形成し、これをチップ搭載基板（図示せず）上にフリップ接続してパッケージに封入（通常、樹脂封止）することによって実現することができる。
【００３６】
なお、前記サブアレイ制御信号線Sp,1〜Sp,16 は、本例では、第１の周辺回路部21とサブアレイ列における最も遠い位置のサブアレイとを接続した信号線と同じ長さに揃えられており、それぞれの信号線の寄生容量、寄生抵抗が揃えられている。
【００３７】
しかし、必要に応じて、周辺回路部とサブアレイとの距離に応じてサブアレイ制御信号線Sp,1〜Sp,16 の長さを異ならせることにより、それぞれの信号線の寄生容量、寄生抵抗を小さくすることが可能である。
【００３８】
また、上記実施形態のメモリチップは、サブアレイを選択ないし活性化するためのサブアレイ制御信号（アドレス信号の一部）を供給するためのサブアレイ制御信号線を直線的に配置する例を示したが、同様に、周辺回路部とサブアレイとの間で書き込みデータ信号および／または読み出しデータ信号を伝送するためのデータ信号線を直線的に配置することも可能である。
【００３９】
＜パッド配置部の変形例１＞
図３は、図１中の第１のパッド配置部21の付近のパターンレイアウトの変形例１を示す図である。
【００４０】
このパッド配置部は、図２を参照して前述したパッド配置部と比べて、パッドPdをサブアレイピッチの２倍のピッチで配置（本例では、各パッドPdは、サブアレイ列の２個単位で境界線上に配置）されている点が異なり、その他は同じであるので図２中と同一符号を付している。
【００４１】
このようなパッド配置部も、図２を参照して前述したパッド配置部と同様に、パッドPd間を通過させるように信号線Sp,1〜Sp,16 を直線的に配置することができるので、高速設計が可能になる。
【００４２】
＜パッド配置部の変形例２＞
図４は、図１中の第１のパッド配置部21の付近のパターンレイアウトの変形例２を示す図である。
【００４３】
このパッド配置部は、図２を参照して前述したパッド配置部と比べて、パッドPdをサブアレイピッチの１／２のピッチで配置（本例では、各パッドPdは、サブアレイ列の境界線上および隣り合う境界線間の中央に配置）されている点が異なり、その他は同じであるので図２中と同一符号を付している。
【００４４】
このようなパッド配置部も、図２あるいは図３を参照して前述したパッド配置部と同様に、パッドPd間を通過させるように信号線Sp,1〜Sp,16 を直線的に配置することができるので、高速設計が可能になる。
【００４５】
【発明の効果】
上述したように本発明の半導体メモリチップおよび半導体メモリによれば、周辺回路部とサブアレイとの間を接続する信号線を、途中に配置されているパッド配置部のパッドを迂回するように折れ曲げることなく、パッド間を通過するように直線的に配置することができ、各サブアレイ間での信号の遅延時間のバラツキを避け、信号の伝播時間を揃えることにより高速動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るフリップ接続構造の半導体メモリチップのパターンレイアウトの一例を示す図。
【図２】図１中の第１のパッド配置部の付近を取り出してパターンレイアウトの一例を示す図。
【図３】図１中の第１のパッド配置部の付近のパターンレイアウトの変形例１を示す図。
【図４】図１中の第１のパッド配置部の付近のパターンレイアウトの変形例２を示す図。
【図５】従来のフリップ接続構造のメモリチップにおけるパッド配置部の付近を取り出してパターンレイアウトの一例を示す図。
【符号の説明】
SAl,1 〜SA16,16 …サブアレイ、
11…第１の周辺回路部、
12…第２の周辺回路部、
21…第１のパッド配置部、
22…第２のパッド配置部、
PD…パッド、
DRV1〜DRV16 …制御信号ドライバ、
S1,1〜S1,16 …サブアレイ制御信号線。
【図１】
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【図２】
0003990125.tif 000003
【図３】
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【図４】
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【図５】
0003990125.tif 000006