(57)【特許請求の範囲】
【請求項１】
マトリクスディスプレイのＭ本のデータラインへの接続のためのデータラインドライバであって、入力が、シリアルイメージ信号を受け取る共通の入力に接続され、ｘがＭよりも小さい、ｘ個のデータライン回路を含み、該データライン回路の各々が、
イメージデータを１度に１画素分ずつ格納する、ストアと、
該ストア内に、１ライン分のイメージデータの少なくとも１部分からのｍ個の画素についてのイメージデータを順次格納し、ｍが１よりも大きい、マルチプレクサと、
該ストアに格納された該イメージデータに対応するライン信号を、Ｍ本のデータラインのうちのｍ本の各々へと順次方向付ける、デマルチプレクサとを含み、
前記ｘ個のデータライン回路の少なくともいくつかについて、前記ｍ個の画素および前記ｍ本のデータラインが、隣接せず、
前記ｍ本のデータラインが（ｎ＋ｉｋ）番目のデータラインを含み、ｎが第１の所定の整数であり、ｋがｍの倍数ではない第２の所定の整数であり、ｉがｍ個の連続する整数の組を示す、データラインドライバ。
【請求項２】
ｋが５に等しい、請求項１に記載のデータラインドライバ。
【請求項３】
前記各ストアがデジタルストアを含む、請求項１または２に記載のデータラインドライバ。
【請求項４】
前記データライン回路の各々が、前記ストアと前記デマルチプレクサとの間に、デジタル−アナログ変換器を有する、請求項３に記載のデータラインドライバ。
【請求項５】
前記各デマルチプレクサがｍ個の伝送ゲートを含む、請求項１から４のいずれかに記載のデータラインドライバ。
【請求項６】
前記各デマルチプレクサが、ｍ個の記憶回路およびバッファに接続された出力を有する、請求項１から４のいずれかに記載のデータラインドライバ。
【請求項７】
各記憶回路が、
第１のキャパシタと、
前記デマルチプレクサ出力の１つをそれぞれ該第１のキャパシタに接続する、第１のスイッチと、
前記バッファの入力に接続される第２のキャパシタと、
該第１のキャパシタを該第２のキャパシタに接続する、第２のスイッチと、
を含む、請求項６に記載のデータラインドライバ。
【請求項８】
前記各記憶回路が、前記第１および第２のキャパシタおよびスイッチング構成を含み、該スイッチング構成が、
第１のスイッチング状態において、該第１のキャパシタをそれぞれ前記デマルチプレクサ出力の１つに、該第２のキャパシタを前記バッファの前記入力に接続し、ならびに
第２のスイッチング状態において、該第２のキャパシタをそれぞれ該デマルチプレクサ出力の１つに、該第１のキャパシタを該バッファの該入力に接続する、請求項６に記載のデータラインドライバ。
【請求項９】
前記各データライン回路の前記マルチプレクサが、前記ストアと、前記共通の入力からのイメージデータを格納するタイミングを制御する制御回路とを含む、請求項１から８のいずれかに記載のデータラインドライバ。
【請求項１０】
ｍが３に等しい、請求項１から９のいずれかに記載のデータラインドライバ。
【請求項１１】
前記共通の入力が、赤、緑および青のサブ入力を有し、前記各データライン回路の入力が、該サブ入力の１つに接続される、請求項１０に記載のデータラインドライバ。
【請求項１２】
前記共通の入力が、前記赤、緑および青のサブ入力を有し、前記各データライン回路が、入力が該サブ入力に接続されたさらなるマルチプレクサを有する、請求項１０に記載のデータラインドライバ。
【請求項１３】
前記各データライン回路が、前記デマルチプレクサの前記ｍ本のデータラインへの接続をイネーブルする、ｍ個の出力スイッチを含み、該出力スイッチが、交互にイネーブルされる群として構成されている、請求項１から１２のいずれかに記載のデータラインドライバ。
【請求項１４】
請求項１から１３のいずれかに記載のデータラインドライバを含む、マトリクスディスプレイ。
【請求項１５】
液晶ディスプレイを含む、請求項１４に記載のマトリクスディスプレイ。
【請求項１６】
アクティブマトリクスディスプレイを含む、請求項１４または１５に記載のマトリクスディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクスディスプレイ用のデータラインドライバ、およびこのようなドライバを含むマトリクスディスプレイに関する。ディスプレイは例えば、薄膜トランジスタ（ＴＦＴ）アクティブマトリクス液晶表示装置（ＡＭＬＣＤ）型であり得、ドライバは、大面積（ｌａｒｇｅ−ａｒｅａ）シリコンオンインシュレータ（ＳＯＩ）技術を使用してモノリシック構造に一体化され得る。
【０００２】
【従来の技術】
添付した図面の図１は、典型的な公知のタイプのアクティブマトリクスディスプレイ、例えばＪｏｕｒｎａｌ  ｏｆ  ｔｈｅ  Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ，  ｐａｇｅ  ５６−６４，  １９９５に掲載の、Ｌｅｗｉｓらによる”Ｄｒｉｖｅｒ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  ＡＭＬＣＤｓ”に開示されたディスプレイを示す。ディスプレイは、Ｎ行×Ｍ列の絵素（画素）からなるアクティブマトリクス１を含む。Ｍ列の画素は、データラインドライバ２に接続されるデータラインを有する。データラインドライバ２の入力３が、表示すべきシリアルイメージデータを受け取る。行の画素は、走査ラインドライバ４に接続された走査ラインに接続される。走査ラインドライバ４は、走査またはストローブ信号を供給し、イメージデータに関する画素のリフレッシュ動作を制御する。
【０００３】
図１の下の部分は、アクティブマトリクス１の部分拡大部分であり、個々の画素を示している。各画素は、薄膜トランジスタ６によって制御される画素電極５を有する。各トランジスタ６は、例えば参照符号７で示した共通の行走査ラインに接続されたゲート、および、例えば参照符号８で示した共通の列データラインに接続されたソースを有する。トランジスタ６のドレインは、電極５に接続される。
【０００４】
各画素によって表示されたイメージデータのリフレッシュを行うために、適切な電圧をデータライン８に印加して、これを画素トランジスタ６のソースにかける。走査ラインドライバ４は、適切なタイミングで、スキャンライン７を介してトランジスタ６のゲートにストローブパルスを供給し、それにより、トランジスタを非導通状態から導通状態へとスイッチングする。したがって、電極５にかかる電圧が、データラインドライバ２によって対応するデータラインに供給される電圧に実質的に等しくなるまで、データラインからの電荷は、付加容量（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔａｎｃｅ）へと転送される。画素のリフレッシュ動作が完了すると、ストローブ信号が、ドライバ４によって除去され、それによりトランジスタ６は、画素の次のリフレッシュサイクルを迎えるまで、非導通の状態に戻る。
【０００５】
図１に示したタイプのディスプレイは、例えば小型および低画素解像度のアナログディスプレイである場合、ポイントアットアタイム（ｐｏｉｎｔ−ａｔ−ａ−ｔｉｍｅ）駆動スキームで使用され得る。この場合、ドライバ２は、各データライン８と入力３との間に接続された伝送ゲートをそれぞれ形成する、相補的サンプリングトランジスタの対を含む。シフトレジスタが、１度に１つのゲートだけが導通するように、伝送ゲートの導通を制御する。表示すべき１行または１ライン分のイメージデータを表すアナログビデオ信号が入力３に供給され、マトリクス１の対応する行が、ストローブ信号を対応する走査ライン７に付与する走査ラインドライバ４によってイネーブルされる。次に、データラインドライバ２の伝送ゲートの各々が、ドライバ２のシフトレジスタによって、イメージデータと同期をとってイネーブルされ、イネーブルされたラインまたは行の画素が、順次１度に１つずつリフレッシュされる。
【０００６】
そのラインの画素をリフレッシュし終わると、走査ラインドライバ４が次の行の画素をイネーブルする。全てのラインの画素をリフレッシュし終わるまで、この処理を繰り返す。次に、この処理を、順次ディスプレイに供給されるイメージデータの各フレームについて繰り返す。
【０００７】
フレームリフレッシュレートｆを有し、Ｎ×Ｍ画素のマトリクスを含むディスプレイの場合、カラーディスプレイの場合の各色について、イメージデータのデータレート周波数は、ｆＮＭである。したがって、各画素のリフレッシュに利用可能な時間は、１／ｆＮＭ以下である。導通時の各伝送ゲート、各データライン８および各画素トランジスタ６の抵抗の合計は、数キロオームにまで達し得、合計数十ピコファラッドにまで達し得るデータラインの寄生容量、画素付加容量および液晶容量と共に、ある時定数を形成する。尚、ディスプレイを適切にリフレッシュするためには、この時定数が、画素リフレッシュ周期よりも十分に小さくなければならない。このことにより、達成され得るディスプレイのサイズおよびフレームリフレッシュレートが制限される。多相（ｍｕｌｔｉ−ｐｈａｓｅ）信号を使用して、同時ポイントアットアタイム駆動を実行することが可能であるが、要求される多相ディスプレイデータ信号を生成するのに必要な信号処理量が大きくなる。
【０００８】
多相ポイントアットアタイム駆動が実行できない大型ディスプレイにおいては、ラインアットアタイム駆動を使用して、データラインの荷電時間を実質的により長くできる。データラインドライバ２内にデジタル−アナログ変換を提供することにより、この技術は、アナログイメージデータまたはデジタルイメージデータと共に使用される得る。
【０００９】
添付の図面の図２は、デジタルイメージデータを用いるラインアットアタイム駆動を提供するディスプレイを示す。ディスプレイは、例えば図１に示したタイプの、複数の画素で構成されるアクティブマトリクス１を含む。図１のデータラインドライバ２が、物理的にアクティブマトリクス１の上と下に配置された、「上側」および「下側」のデジタルデータドライバ２ａおよび２ｂと入れ替わっている。ドライバエレクトロニクスには広い領域が必要なので、このことがしばしば必要となる。ドライバ２ａおよび２ｂが、インターリーブされたデータライン８ａおよび８ｂの組をそれぞれ駆動する。走査ラインドライバ４が、図１に示したものと同じタイプであり、Ｓ１からＳＮまでの走査またはストローブ信号を、１度に１つずつ、反復的に順次、走査ライン７へと供給する。
【００１０】
データドライバ２ａおよび２ｂが、制御ロジック９ａおよび９ｂを含み、制御ロジック９ａおよび９ｂのそれぞれが、制御および同期信号ＦＰＶＤＣＫ(フラットパネルビデオクロック：ｆｌａｔ  ｐａｎｅｌ  ｖｉｄｅｏ  ｃｌｏｃｋ）、ＦＰＤＥ（フラットパネルディスプレイイネーブル：ｆｌａｔ  ｐａｎｅｌ  ｄｉｓｐｌａｙ  ｅｎａｂｌｅ）およびＨＳＹＮＣ(水平同期：ｈｏｒｉｚｏｎｔａｌ  ｓｙｎｃｈｒｏｎｉｓａｔｉｏｎ）を受け取り、適切な制御信号をドライバの残りの部分へ供給する。ドライバ２ａおよび２ｂの各々が、入力レジスタ１０ａおよび１０ｂ、記憶レジスタ１１ａおよび１１ｂ、ならびにデジタル−アナログ（Ｄ／Ａ）変換器アレイ１２ａおよび１２ｂを含む。各入力レジスタが、赤、緑および青イメージ画素についてｎ桁のイメージデータを受け取る、色データ入力バスに接続される。各変換器アレイ１２ａおよび１２ｂが、ガンマ補正基準電圧（ｇａｍｍａ  ｃｏｒｒｅｃｔｉｏｎ  ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅ）を受け取り、この基準電圧をＤ／Ａ変換に使用して、液晶電圧非線形伝送を補償する。走査ラインドライバ４が、信号ＨＳＹＮＣおよびＶＳＹＮＣ(水平および垂直同期信号：ｈｏｒｉｚｏｎｔａｌ  ａｎｄ  ｖｅｒｔｉｃａｌ  ｓｙｎｃｈｒｏｎｉｓｉｎｇ  ｓｉｇｎａｌｓ)を受け取る。
【００１１】
図２においてＲ（０：ｎ−１）、Ｇ（０：ｎ−１）、Ｂ（０：ｎ−１）で示された赤、緑および青イメージデータは、ｎビット並列データとして供給され、これらの画素のデータは順次供給される。入力レジスタ１０ａおよび１０ｂは、複数の段を有する直列シフトレジスタを含み、各段は１つの３ｎビットレジスタを含む。レジスタ１０ａおよび１０ｂの段は、記憶レジスタ１１ａおよび１１ｂに接続された並列出力を有し、記憶レジスタは、シフトレジスタ段の数に等しい３ｎ個のビットラッチを含む。
【００１２】
デジタルイメージデータが、１度に１ラインずつ、入力レジスタ１０ａに入力される。ライン全体のデータが入力されると、データが、入力レジスタ１０ａおよび１０ｂから記憶レジスタ１１ａおよび１１ｂへと転送される。走査信号は、リフレッシュすべき画素行の走査ライン７に付与される。変換器アレイ１２ａおよび１２ｂが、レジスタ１１ａおよび１１ｂのラッチに記憶されたイメージを、適切なデータ電圧へと変換し、これらをデータライン８ａおよび８ｂに供給する。以上のように、画素のラインまたは行全体が同時に更新される。
【００１３】
１行分の画素の更新の間に、次の行の画素のイメージデータが、入力シフトレジスタ１０ａおよび１０ｂに入力される。入力レジスタが完全な１行分のイメージデータを受け取ると、イメージデータは記憶レジスタに転送され、走査ラインドライバ４が、更新すべき次の行の画素の走査ライン７に信号を供給する。
【００１４】
この技術を使用して、各ラインまたは行の画素が、１／ｆＮに等しい時間内にリフレッシュされる。したがって、各画素のリフレッシュ周期は、ポイントアットアタイム駆動技術における場合よりも、実質的に大きくなる。したがって、ラインアットアタイム技術を用いた場合、データラインの荷電に利用可能な時間がより長い。
【００１５】
【発明が解決しようとする課題】
ラインタイム周波数で互いにラインタイムの半分１／２ｆＮだけの位相がずれた状態で、データサンプリングおよびデータライン駆動を連続的に実行する２つの部分に分割されたデータドライバを提供することにより、ハーフラインアットアタイム駆動（ｈａｌｆ−ｌｉｎｅ−ａｔ−ａ−ｔｉｍｅ  ｄｒｉｖｉｎｇ）を提供する技術が、ＧＢ２３２３９５８およびＥＰ０８６９４７１に開示されている。データドライバの第１の部分がイメージデータのサンプリングを実行するとき、ドライバの第２の部分は、半行分の画素を駆動する。データドライバの第１の部分によってデータのサンプリングが完了すると、その動作モードが変化し、行の第２の部分の画素を駆動する。これと同時に、データドライバの第２の部分がイメージデータのサンプリングを開始する。
【００１６】
図２に示した構成は、入力および記憶レジスタ１０ａ、１０ｂ、１１ａおよび１１ｂのような、２ライン分のイメージデータを格納するのに充分な容量を有するメモリを必要とする。１ライン分のイメージデータが格納されればよいので、ハーフラインアットアタイム駆動構成は、メモリ要件を低減する。
【００１７】
図２に示したラインアットアタイム駆動の大容量のメモリ要件のために、結果的に、通常データドライバを２つの部分に分割し、アクティブマトリクス１の上と下に配置する必要が生じる。しかし、この構成の欠点は、アレイ１２ａおよび１２ｂのＤ／Ａ変換器の性能を一致させることが困難であるという点にある。このような回路が低温多結晶シリコン素子の形態をとり、ディスプレイのサイズが大きい場合、さらに困難になる。
【００１８】
データドライバ内のＤ／Ａ変換器を多重化することにより、この欠点を克服しようとする構成が、ＵＳ５６０４５１１に開示されている。この構成において、信号変換器が使用され、全てのデジタルイメージデータを、ディスプレイアクティブマトリクスを駆動するのに適した信号レベルに変換する。しかし、このことにより、画素データレート周波数で駆動し、したがって１／ｆＮＭ秒内に各変換を実行できる、Ｄ／Ａ変換器が必要になる。
【００１９】
ＵＳ５１７０１５８は、Ｄ／Ａ変換器がデータドライバ内で多重化され、それゆえ、アクティブマトリクス内の画素列数よりも少ない数の変換器を有する、構成を開示している。具体的には、各ラインのデータは、時間多重化(tｉｍｅ−ｍｕｌｔｉｐｌｅｘｅｄ）技術を使用して格納され、データライン信号に変換され、それにより、各Ｄ／Ａ変換器は、イメージデータの画素を１ラインあたり複数個変換する。ＵＳ５１７０１５８の図２および図６に示された構成は４つの変換器を含み、各変換器は、１／４ライン分のイメージデータを格納するだけの容量を有するシフトレジスタに接続される。シフトレジスタの入力は、共通のイメージデータ入力に接続される。ＵＳ５１７０１５８の図１０に示された構成において、シフトレジスタは１ライン全体分のデータを格納し、変換器がラッチからのデータを受け取り、１画素分のイメージデータを格納する。ラッチは、連続する複数段のライン容量シフトレジスタに接続される。ＵＳ５１７０１５８の図１２に示された構成は、図１０の構成と同様のものであるが、シフトレジスタが、５分の１ライン分のイメージデータを格納するだけの容量を有している。ＵＳ５１７０１５８の図１５に示された構成は、１ライン全体のイメージデータを格納するシフトレジスタを有する。変換器は、マルチプレクサによってラッチに接続され、そしてラッチは順にシフトレジスタに接続され、ラッチの数はシフトレジスタの段の数に等しい。この構成において、２ライン分のイメージデータのメモリ容量が必要である。ＵＳ５１７０１５８の図１８および図２１に示した構成は、５分の１ライン分のイメージデータの容量を有するシフトレジスタを有する。変換器は、マルチプレクサによって１組のラッチに接続され、各ラッチはある段のシフトレジスタに接続され、５画素分のイメージデータを格納できる容量を有する。したがって、これらの構成は、１ライン分のイメージデータの記憶容量を必要とする。
【００２０】
よって、本発明の目的は、データラインドライバの構成において、必要な変換器の数を少なく、且つ必要なデジタルメモリ容量を小さくすることである。これにより、構成要素の数を低減でき、回路集積面積をより小さくできる。その結果、省電力で、歩留まりが向上し、且つコストを抑えたドライバが提供される。
【００２１】
本発明の他の目的は、上側および下側のドライバを提供する必要を回避することである。しかし上側および下側のドライバが存在する場合にも、ドライバ構成要素は狭い素子領域上により均一に製造され得るので、Ｄ／Ａ変換およびバッファリングの正確さは向上され得、ディスプレイイメージ品質を向上できる。
【００２２】
【課題を解決するための手段】
本発明の第１の局面によると、マトリクスディスプレイのＭ本のデータラインへの接続のためのデータラインドライバであって、入力が、シリアルイメージ信号を受け取る共通の入力に接続され、ｘがＭよりも小さい、ｘ個のデータライン回路を含み、該データライン回路の各々が、イメージデータを１度に１絵素分ずつ格納する、ストアと、該ストア内に、１ライン分のイメージデータの少なくとも１部分からのｍ個の画素についてのイメージデータを順次格納し、ｍが１よりも大きい、マルチプレクサと、該ストアに格納された該イメージデータに対応するライン信号を、Ｍ本のデータラインのうちのｍ本の各々へと順次方向付ける、デマルチプレクサとを含むデータラインドライバが提供され、これにより上記目的が達成される。
【００２３】
前記ｘ個のデータライン回路の少なくともいくつかについて、前記ｍ個の画素および前記ｍ本のデータラインが、隣接していないことが好ましい。
【００２４】
好ましくは、前記ｍ本のデータラインが（ｎ＋ｉｋ）番目のデータラインを含み、ｎが第１の所定の整数であり、ｋがｍの倍数ではない第２の所定の整数であり、ｉがｍ個の連続する整数の組を示す。好ましくは、ｋは５に等しい。
【００２５】
前記各ストアがデジタルストアを含み得る。
【００２６】
前記データライン回路の各々は、前記ストアと前記デマルチプレクサとの間に、デジタル−アナログ変換器を有してもよい。
【００２７】
前記各デマルチプレクサはｍ個の伝送ゲートを含み得る。前記各デマルチプレクサは、ｍ個の記憶回路およびバッファに接続された出力を有してもよい。
【００２８】
各記憶回路は、第１のキャパシタと、前記デマルチプレクサ出力の１つをそれぞれ該第１のキャパシタに接続する、第１のスイッチと、前記バッファの入力に接続される第２のキャパシタと、該第１のキャパシタを該第２のキャパシタに接続する、第２のスイッチとを含み得る。
【００２９】
前記各記憶回路は、前記第１および第２のキャパシタおよびスイッチング構成を含み、該スイッチング構成が、第１のスイッチング状態において、該第１のキャパシタをそれぞれ前記デマルチプレクサ出力の１つに、該第２のキャパシタを前記バッファの前記入力に接続し、ならびに第２のスイッチング状態において、該第２のキャパシタをそれぞれ該デマルチプレクサ出力の１つに、該第１のキャパシタを該バッファの該入力に接続し得る。
【００３０】
前記各データライン回路の前記マルチプレクサは、前記ストアと、前記共通の入力からのイメージデータを格納するタイミングを制御する制御回路とを含み得る。好ましくは、ｍは３に等しい。
【００３１】
前記共通の入力が、赤、緑および青のサブ入力を有し、前記各データライン回路の入力が、該サブ入力の１つに接続され得る。または、前記共通の入力が、前記赤、緑および青のサブ入力を有し、前記各データライン回路が、入力が該サブ入力に接続されたさらなるマルチプレクサを有してもよい。
【００３２】
前記各データライン回路が、前記デマルチプレクサの前記ｍ本のデータラインへの接続をイネーブルする、ｍ個の出力スイッチを含み、該出力スイッチが、交互にイネーブルされる群として構成され得る。
【００３３】
また、本発明によると、上記のデータラインドライバを含むマトリクスディスプレイも提供され、これにより上記目的が達成される。マトリクスディスプレイは、液晶ディスプレイを含み得る。さらに、アクティブマトリクスディスプレイを含み得る。
【００３４】
以下に作用を説明する。上述のような構成において必要とされる変換器の数およびデジタルメモリ容量は、例えば前述の公知の構成においてよりも少なくて済む。具体的には、ｘ個の変換器を必要とし、ｘ画素分のイメージデータのメモリ容量で足りる。したがって構成要素の数は減少し、回路集積面積（ａｒｅａ  ｏｆ  ｃｉｒｃｕｉｔ  ｉｎｔｅｇｒａｔｉｏｎ）はより狭くて済む。これにより、省電力で、歩留まりが向上し、且つコストを抑えたドライバが提供される。
【００３５】
多くの方法において、このような構成は添付の図面の図２に示した上側および下側のドライバを提供する必要を回避する。しかし上側および下側のドライバが存在する場合にも、ドライバ構成要素は狭い素子領域上により均一に製造され得るので、Ｄ／Ａ変換およびバッファリングの正確さは向上され得る。これが、向上したディスプレイイメージ品質を提供する。また、ＡＭＬＣＤの製造における、液晶ラビング段階の間、データドライバの反対側のマトリクス端におけるデータラインが、アクティブマトリクスＴＦＴを保護するために接地され得るので、製造が簡略化される。
【００３６】
また、前記ｘ個のデータライン回路の少なくともいくつかについて、前記ｍ個の画素および前記ｍ本のデータラインが、隣接しないように、ドライバを構成すれば、各データライン回路の連続する動作の間の時間は、増加し得る。例えば、データライン回路がＤ／Ａ変換器を有する場合、最大許容変換時間が増加して、それにより、変換がより正確に実行され得る。また、更なる時間が、あるタイプのＤ／Ａ変換器と同様に、基準電圧からのデータラインの荷電に利用可能になる。このタイプの構成が各データラインに関連する伝送ゲートを有する場合、要求されるリフレッシュレートを達成しつつも、伝送ゲートのトランジスタが、かなり小さくなり得る。
【００３７】
さらに、ｍ本のデータラインが（ｎ＋ｉｋ）番目のデータラインを含み、ｎが第１の所定の整数であり、ｋがｍの倍数ではない第２の所定の整数であり、ｉがｍ個の連続する整数の組を示すような構成により、行端部のデータドライバを除いて、データライン回路とデータラインとの間において同じ構成の横方向ルーティングを可能にする。
【００３８】
以下に、添付の図面を参照して実施の形態を例示することにより、本発明をさらに説明する。
【００３９】
【発明の実施の形態】
全図面を通して、同じ参照符号は同じ部材を示す。
【００４０】
図３は、本発明の実施形態を構成するデータラインドライバ２の回路のレイアウトを示す。図３は、アクティブマトリクスと、画素行またはライン端部を除いた、関連するデータラインドライバ回路とを部分的に示し、画素列の列番号およびデータラインは、図３の上部に示す。並列なｎビットのデジタルイメージデータＤ（０：ｎ−１）が、順次共通の入力３に供給され、共通の入力が、複数のデータライン回路または列データドライバ２０に接続される。各回路２０は、ｎビットのデータバス２２を介して共通の入力３に接続されたｎ個の並列入力を有する、並列なｎビットの記憶レジスタまたはラッチ２１を含む。記憶レジスタ２１のｎビットの並列出力が、Ｄ／Ａ変換器２３の入力に接続され、変換器は変換プロセスのための共通の基準電圧または電流を、回路２０の全てに共通のライン２４から受け取る。変換器２３の出力が、列デマルチプレクサ２５の入力に接続され、列デマルチプレクサの出力は、ラインドライバを備え得、ディスプレイアクティブマトリクスのデータライン８に接続される。
【００４１】
データラインドライバ２は、Ｍ個の画素列データライン８を駆動するように設けられるが、そのうちの１部のみを図３に示す。ドライバ２は、Ｍ／ｍ個の回路２０を含み、図示された構成において、ｍは３に等しい。したがって、列端部において要求される回路２０は除いて、列データドライバ２０の数が、従来の構成において要求される数の３分の１にまで減少する。
【００４２】
記憶レジスタ２１および変換器２３が、ｍ列毎のインターバルで、ディスプレイマトリクスに沿って効率的な位置取りで配置されており、各々が各ラインリフレッシュ時間の間にｍ回の動作を行う。列デマルチプレクサ２５は、画素列走査ライン８のそれぞれに接続されたｍ個の出力を有し、画素列走査ラインの配置は、横方向の接続の間隔をｋ列毎とすることによって、ｋ個の画素分のデータ周期のファクタによる、レジスタサンプリングおよびＤ／Ａ変換動作に利用可能な時間を増加させる。尚、図３に示された構成においては、ｋは５に等しい。例えば、［ｎ］番目の列に関連した回路２０が、時間ｔ［ｎ］における画素リフレッシュイメージデータを［ｎ］番目の列データラインに供給するために接続された、第１のデマルチプレクサ出力を有する。同じドライバ２０の第２のデマルチプレクサ出力が、時間ｔ（ｎ−５）の画素リフレッシュデータを、［ｎ−５］番目の列データラインに供給する。同じ回路２０の第３のデマルチプレクサ出力が、時間ｔ（ｎ＋５）の画素リフレッシュデータを、［ｎ＋５］番目の列データラインのデータラインに供給する。したがって、回路２０の各々についての記憶動作（ｓｔｏｒａｇｅ）およびＤ／Ａ変換動作の各々に利用可能な時間が、５画素分のデータ周期（５／ｆＭＮ）に等しい。
【００４３】
同じ横方向のルーティングが各回路の２０とそれが駆動するデータラインとの間を接続するために採用されるためには、ｋはｍの倍数であるべきでない。画素の各ラインまたは行の長さは有限であるので、行端部における回路２０のルーティングは、列端部を除いたそれとは異なる。しかし、回路２０の数の大幅な減少が達成され、データ記憶要件は、Ｍ／ｍ画素分のイメージデータにまで低減される。
【００４４】
図４は、同時ポイントアットアタイム駆動用の、図３に説明したタイプのデジタルデータドライバ２を含む、比較的低い解像度のディスプレイの構成を示す。本実施例によると、ディスプレイはアクティブマトリクスタイプであるが、ドライバ２はパッシブマトリクスタイプのディスプレイにも同様に使用され得る。アクティブマトリクス１は、例えば、カラーまたはモノクロの反射型液晶ディスプレイであり得、比較的低いコントラスト比性能が比較的少ない画素単位のデータビットを要求する。ドライバ２は、例えばこれまでに説明し且つ図２に示したような、制御ロジック９を含む。記憶レジスタ２１が制御ロジック９と共に、時間多重化サンプリングアレイ３０を形成し、そのことにより制御ロジック９の制御下にある各レジスタ２１が、マルチプレクサとして機能し、ドライバ回路２０の適切な走査ライン８に供給される画素イメージデータを、レジスタ内に順次格納する。Ｄ／Ａ変換器２３が、時間多重化デコーダとして構成され、電圧セレクタアレイ３１および列デマルチプレクサ２５が、アレイ３２として構成されている。
【００４５】
比較を可能にするために、図４に示すデータドライバ２の高さは、図２のドライバ２ａおよび２ｂと同じ縮尺で描かれている。そうすることで、集積面積の減少、つまり、本発明の典型的な実施形態において達成され得る、構成要素の数の減少が示される。
【００４６】
図５は、図４のディスプレイに使用する列データドライバ回路２０の典型的な構成を示す。レジスタ２１は、４ビットデータバス２２に接続された、パラレルイン／パラレルアウト（ｐａｒａｌｌｅｌ  ｉｎ／ｐａｒａｌｌｅｌ  ｏｕｔ）４ヒ#ットレジスタを含み、この場合、４ビットデータバスはモノクロのシリアルイメージデータを受け取る。各レジスタ２１の出力は、４ビット−１６ラインデコーダーおよびＤ／Ａ変換器２３を構成する電圧セレクタとに接続される。デコーダおよびセレクタ２３の出力は列デマルチプレクサ２５に供給され、そのために横方向データラインルーティング２６によって、画素列データライン８に供給される。
【００４７】
ここまで図３を参照して説明したように、列データドライバ回路２０は、３回多重化され、そのことによりｍが３に等しくなり、ドライバ回路２０の数は、画素列データライン８の数のおよそ３分の１になる。しかし、異なる程度でも多重化が行われ得、例えば、ドライバ回路２０を４回多重化することによって、各々が４つの画素データライン８に接続され、ドライバ回路２０の数は画素列の４分の１となる。
【００４８】
再び、ｋが５に等しくなるように、横方向データラインルーティング２６が選ばれる。したがって、各列デマルチプレクサ２５の接続された列の隣り合う組が、５画素列毎の間隔で設けられ、５画素分のデータ周期が各変換動作に利用可能となる。しかし、ｋにはどんな数を選んでもよい。ｋがｍの倍数でない場合は、画素行端部のドライバ回路とは異なるドライバ回路２０の各々における横方向データラインルーティング２６は同じである。
【００４９】
図６は、図５に示したドライバ回路２０の動作を示すタイミング図である。ドライバ回路は、各回路２０上の図５に示された列番号によって識別される。例えば、［ｎ−８］番目の列内の画素についての画素イメージデータが４ビットデータバス２２にあるとき、列［ｎ−３］に関連するドライバ回路が、データライン駆動動作を開始する。行の［ｎ−３］番目の画素についてのイメージデータがデータバス２２に到達するまでは、このドライバ回路は、別の変換動作の開始を要求されない。したがって理論的には、ドライバ回路２０は、５画素分のデータ周期で、画素データをサンプリングする動作を実行し、対応するデータラインについての適切な信号にデータをデコードし、データラインに電荷を与える。実際には周期の合計は、５画素分のデータ周期よりも短かくてもよいが、少なくとも４画素分のデータ周期が、各変換動作に利用可能にすべきである。
【００５０】
図６にも示されるように、各ドライバ回路２０は３回（ｍ＝３）動作する。しかしここまでで説明したように、ドライバ回路２０は、より高度に多重化され得、それにより横方向データラインルーティングの複雑さの増大を抑制して、ドライバ回路２０の数を減らす。
【００５１】
図７は、１つのドライバ回路２０の、変換器２３およびデマルチプレクサ２５の具体例を詳細に示す。Ｄ／Ａ変換器は、４ビット−１６ラインデコーダ２３ａを含み、このデコーダはレジスタ２１から４ビットの画素データを受け取り、デジタルデータによって表される２進数に一致する、１６個ある出力のうちの１つを活動させる。
【００５２】
デコーダ２３ａの出力は、参照符号６０で示す１６個の伝送ゲートを含む、電圧セレクタ２３ｂに接続され、各伝送ゲートは、それぞれ１つのデコーダ出力によって制御される。伝送ゲート６０の各々が、２つの並列相補的トランジスタ６１および６２を含み、それらのゲートのうち１つが制御信号を直接受け取り、残りのゲートがインバータ６３を介して制御信号を受け取る。各伝送ゲートが、電圧セレクタ２３ｂのバス２４および出力３３を形成する、１６個のガンマ補正基準電圧ラインのそれぞれ１つ１つの間に接続される。したがって、デコーダ２３ａの作動した出力が、バス２４にあるいずれの電圧がＤ／Ａ変換器の出力に供給されるかを判定する。
【００５３】
デマルチプレクサ２５は、デマルチプレクサ２５の制御入力３５に供給されるデータライン選択信号によって制御される、例えば参照符号３４で示す、３個の伝送ゲートを含む。伝送ゲート３４の各々が、電圧セレクタ２３ｂの出力３３と、ドライバ回路２０と関連する３つのデータライン８のそれぞれとの間を接続されている。したがって、デマルチプレクサ２５の入力３５に接続されたラインの１つをイネーブルすることによって、変換器の出力はデータライン８の１つに接続される。
【００５４】
データライン８は、２つの順次接続された伝送ゲート、つまり電圧セレクタ２３ｂ内の１つの部材６０、および列デマルチプレクサ２５内の別の部材３４を介して電荷が与えられる。これらのゲートは、データライン８上の電荷注入を最小化するために慎重にスイッチされるべきである。
【００５５】
図８は、図５に示したのと本質的に同じタイプの、４ビットの、カラーまたはＲＧＢのデジタルデータドライバを示す。しかし、列データドライバ回路２０は各色について繰り返され、そのためにＭ本のデータライン８に対して、Ｍ個の回路が存在する。ここでもまた、ｍは３に等しく、ｋは５に等しい。
【００５６】
ドライバ回路２０の各々が、共通の入力３に接続された３つあるデータバス２２の１つから４ビットのデータを受け取る。したがって、各ドライバ回路２０は５画素列毎の間隔で配置された３つのデータライン８の単一の色を操作する。バス２２、各ドライバ２０内の接続、横方向データラインルーティング２６および画素データライン８が、青については実線で、緑については点線で、赤については破線で示される。
【００５７】
時間ｔ（ｎ）において、ＲＧＢバス２２上の赤、緑および青データは、［ｎ］番目の列内の画素に対応している。［ｎ］番目の列のドライバ回路２０は、緑データラインを駆動し、［ｎ−５］番目のドライバ回路２０が青データラインを駆動し、［ｎ＋５］番目の回路２０が、［ｎ］番目列データライン８の赤データラインを駆動する。
【００５８】
図９は、図４で示したのと同様のタイプの高ビット解像度カラーディスプレイを示すが、これは、ＧＢ２３２３９５８およびＥＰ０８６９４７１に開示されたハーフラインアットアタイム（ｈａｌｆ−ｌｉｎｅ−ａｔ−ａ−ｔｉｍｅ）駆動技術を例示している。アレイ３２が、スイッチ４１を介して各データライン８を駆動するラインドライバ４０をそれぞれ含む。アクティブマトリクス１内の行の第１の部分のデータライン８のスイッチ４１が、制御ライン４２と共に且つ制御ライン４２を介して接続された制御入力を有し、制御信号Ａを受け取る。行の第２の部分のスイッチ４１が、制御信号Ｂを受け取る共通の制御ライン４３に接続された制御入力を有する。制御信号ＡおよびＢは、制御ロジック９によって供給される。
【００５９】
図９に示したディスプレイの動作は、図１０の波形図によって示される。スイッチ４１が活性化され、制御信号ＡまたはＢが高いレベルにある場合、ドライバ４０をそれぞれデータライン８に接続する。そうでない場合は、スイッチ４１が開となり、ラインドライバ４０をデータライン８から切断する。図１０は垂直方向および水平方向の同期信号、フラットパネルディスプレイイネーブル（ＦＰＤＥ）信号、アクティブマトリクス１の列１（左手列）についてのサンプリング信号、ならびに列１、Ｍ／２、Ｍ／２＋１およびＭについてのＤ／Ａ変換時間周期を示す。第１の、３つのストローブ信号Ｓ１、Ｓ２およびＳ３も、スイッチ制御信号ＡおよびＢと共に示される。
【００６０】
画素行のイメージデータがリフレッシュされる直前の、時間ｔ０において、水平方向の同期信号が立ち下がる。時間ｔ０から時間ｔ１までの間に、行またはラインデータの第１の部分がサンプリングされる。時間ｔ１において、第１の行の走査信号Ｓ１および制御信号Ａはハイなので、列１からＭ／２までの、データライン８のドライバ回路２０内のスイッチ４１が活性化され、行の第１の部分の対応する画素がリフレッシュされる。
【００６１】
同じ周期の間、行の第２の部分のイメージデータは、サンプリングされ、列Ｍ／２＋１からＭまでのドライバ回路２０によって変換される。時間ｔ２において、制御信号Ａはローであり、そのため行の第１の部分のドライバ回路２０はデータライン８から切断される。これと同じ瞬間、制御信号Ｂはハイなので、残りのドライバ回路は、対応するデータラインに接続される。ストローブ信号Ｓ１は依然ハイなので、第１の行の第２の部分の画素はリフレッシュされる。行全体のリフレッシュは時間ｔ３において終了する。ストローブ信号Ｓ１はローであり、次のラインのストローブ信号Ｓ２はハイであり、プロセスは繰り返される。
【００６２】
デジタル／アナログ変換遅延（ｃｏｎｖｅｒｓｉｏｎ  ｄｅｌａｙ）が図１０に示される。時間ｔ１において、ストローブ信号Ｓ１および制御信号Ａを受け取る走査ラインは、活性化される。時間ｔ１と時間ｔ２との間の、デジタル／アナログ変換およびデータラインの荷電は、半分の行に含まれる全てのデータライン８について完了されねばならない。図示された例においては、全ての変換が時間ｔ１″までに完了し、この制約が充足される。
【００６３】
ここまでで説明したように、ラインアットアタイム駆動を実行するために、各ドライバ回路２０はさらなるアナログメモリが必要である。この目的のための記憶回路の２つの例を図１１（ａ）および図１１（ｂ）に示す。記憶回路は、デマルチプレクサ出力と対応するデータライン８との間に接続される。アナログ記憶回路は、各デマルチプレクサ２５からの出力がサンプリングされるのを可能にし、一方で、ラインドライバまたはバッファ４０が、前のイメージラインからの画素データを有するデータライン８を同時に駆動する。
【００６４】
図１１（ａ）に示した記憶回路は第１および第２のキャパシタＣ１およびＣ２ならびに第１および第２のスイッチ４５および４６を含む。キャパシタＣ１は、スイッチ４５によってデマルチプレクサ２５の出力に接続され、出力信号をサンプリングし、一方で、キャパシタＣ２に格納された電荷がバッファ４０の入力を駆動する。キャパシタＣ１内の「データ」を転送するために、スイッチ４６が閉となり、そのことにより、キャパシタＣ１およびＣ２にかかる電荷が共有され、Ｃ２が新しい「データ」をバッファ４０に供給する。次にスイッチ４６が再び開となり、スイッチ４５が閉となり、次のサンプルを転送し得る。
【００６５】
図１１（ｂ）は別の構成を示し、この構成では、２つのキャパシタＣ１およびＣ２が記憶要素として使用され、スイッチ４７から５０によって制御される。スイッチ４７および５０は、スイッチ４８および４９と同様に、互いに同期をとって開放または閉鎖を行うように制御される。したがって、キャパシタＣ１およびＣ２のうちの一方は、対応するスイッチ４７または４９を介してデマルチプレクサの出力から電荷が与えられ、バッファ４０から切断される。それに対して、他方のキャパシタがバッファを制御する。
【００６６】
図１２は、図８で示したのと同様のタイプの、高ビット解像度カラーディスプレイを示し、各列データドライバ回路２０が単一の色について動作する。各カラーコンポーネント信号が、６ビットの階調能力を有し、レジスタ２１は６ビットパラレルイン／パラレルアウトレジスタまたはラッチを含む。
【００６７】
デジタル／アナログ変換が、レジスタ２１の３つの最下位ビットによって制御される、スケーリングされた(ｓｃａｌｅｄ）キャパシタ変換器２３とレジスタ２１の３つの最上位ビットによって制御されるガンマ補正電圧セレクタ５１とによって実行される点で、図１２のディスプレイは、図８のディスプレイとはさらに異なる。したがって、各画素データの最上位ビットはガンマ補正電圧を選択するが、この補正電圧は、より低い解像度デジタル／アナログ変換が変換器２３によって実行される範囲を規定する。
【００６８】
図１２のディスプレイは、図１１（ａ）および１１（ｂ）に示したタイプの記憶回路を組み込み、これを、データラインバッファ４０に接続された記憶キャパシタ５２により模式的に示す。したがって、図１２に示したデジタルデータドライバ２は、ここまでで説明したラインアットアタイム駆動技術を用いて動作する。しかし、ここまでで説明したハーフラインアットアタイム駆動技術を用いて図１２のディスプレイを動作する必要がある場合、より単純な記憶回路、例えば各データラインについて、単一の記憶キャパシタおよび１つのバッファを含む記憶回路が使用され得る。
【００６９】
図１３は、各列データドライバ回路２０が、赤、緑、青変換を実行する点で図１２に示したドライバ回路とは異なる、ディスプレイおよびデータラインドライバ２を示す。したがって、各ドライバ回路２０は、ＲＧＢマルチプレクサ５５を介して、３つの色データバス２２に接続される。マルチプレクサ５５は、ドライバ回路２０による補正バス（ｃｏｒｒｅｃｔ  ｂｕｓ）からのデータのサンプリングを確実にする。したがって、時間ｔ（ｎ）において、列［ｎ−５］のドライバ回路２０が、青データバスをサンプリングし、列［ｎ］のドライバ回路２０が緑データバス上のデータをサンプリングし、列［ｎ＋５］のドライバ回路２０が赤データバスからのデータを受け取る。
【００７０】
図１２に示した構成と比較して、図１３のデータラインドライバ２は、マルチプレクサ５５の形式の更なる回路を要求する。しかし、横方向データラインルーティング２６はわずかに簡略化されている。
【００７１】
【発明の効果】
上述のように、本発明によれば、必要とされる変換器の数およびデジタルメモリ容量は、例えば前述の公知の構成においてよりも少なくて済む。したがって構成要素の数は減少し、回路集積面積はより小さくて済む。これにより、省電力で、歩留まりが向上し、且つコストを抑えたドライバが提供される。多くの場合、このような構成は添付の図面の図２に示した上側および下側のドライバを提供する必要を回避する。しかし上側および下側のドライバが存在する場合にも、ドライバ構成要素は狭い素子領域上により均一に製造され得るので、Ｄ／Ａ変換およびバッファリングの正確さは向上され得、ディスプレイイメージ品質を向上できる。また、ＡＭＬＣＤの製造における、液晶ラビング段階の間、データドライバの反対側のマトリクス端におけるデータラインが、アクティブマトリクスＴＦＴを保護するために接地され得るので、製造が簡略化される。
【００７２】
また、データライン回路の少なくともいくつかについて、画素およびデータラインが隣接しないようにドライバを構成すれば、各データライン回路の連続する動作の間の時間は、増加し得る。例えば、データライン回路がＤ／Ａ変換器を有する場合、最大許容変換時間が増加して、それにより、変換がより正確に実行され得る。また、更なる時間が、あるタイプのＤ／Ａ変換器と同様に、基準電圧からのデータラインの荷電に利用可能になる。このタイプの構成が各データラインに関連する伝送ゲートを有する場合、要求されるリフレッシュレートを達成しつつも、伝送ゲートのトランジスタが、かなり小さくなり得る。
【００７３】
さらに、ｍ本のデータラインが（ｎ＋ｉｋ）番目のデータラインを含み、ｎが第１の所定の整数であり、ｋがｍの倍数ではない第２の所定の整数であり、ｉがｍ個の連続する整数の組を示すような構成により、行端部のデータドライバを除いて、データライン回路とデータラインとの間において同じ構成の横方向ルーティングを可能にする。
【図面の簡単な説明】
【図１】第１の、従来型のアクティブマトリクスディスプレイの、模式的なブロック回路図である。
【図２】第２の、従来型のアクティブマトリクスディスプレイの、模式的なブロック回路図である。
【図３】本発明の第１の実施形態を構成するデータラインドライバおよびアクティブマトリクスディスプレイの１部分を示す、模式回路図である。
【図４】本発明の第２の実施形態を構成するアクティブマトリクスディスプレイの、ブロック模式回路図である。
【図５】図４のディスプレイの１部分を示す模式回路図である。
【図６】図４のディスプレイの動作を示すタイミング図である。
【図７】図４のディスプレイの別の部分を模式的に示す回路図である。
【図８】本発明の第３の実施形態を構成するディスプレイの１部分を模式的に示す回路図である。
【図９】本発明の第４の実施形態を構成するディスプレイを模式的に示すブロック回路図である。
【図１０】図９のディスプレイの動作を示すタイミング図である。
【図１１】（ａ）および（ｂ）は、アナログ記憶装置の構成を模式的に示す回路図である。
【図１２】本発明の第５の実施形態を構成するディスプレイの１部分を模式的に示すブロック図である。
【図１３】本発明の第６の実施形態を構成するディスプレイの１部分を模式的に示すブロック回路図である。
【符号の説明】
１  アクティブマトリクス
２  データラインドライバ
２ａ、２ｂ  デジタルデータドライバ
３  データラインドライバの入力
４  走査ラインドライバ
５  画素電極
６  薄膜トランジスタ
７  行走査ライン
８、８ａ、８ｂ  データライン
９、９ａ、９ｂ  制御ロジック
１０ａ、１０ｂ  入力レジスタ
１１ａ、１１ｂ  記憶レジスタ
１２ａ、１２ｂ  Ｄ／Ａ変換器アレイ
２０  列データドライバ回路
２１  ｎビット記憶レジスタ、４ビットサンプリングレジスタ、６ビットサンプリングレジスタ
２２  データバス
２３  Ｄ／Ａ変換器、４ビット−１６ラインデコーダーおよびＤ／Ａ変換器
スケーリングされたキャパシタＤ／Ａ変換器２３
２３ａ  デコーダ
２３ｂ  電圧セレクタ
２４  バス
２５  デマルチチプレクサ
２６  横方向のデータラインルーティング
３０  時間多重化サンプリングアレイ
３１  電圧セレクタアレイ
３２  列デマルチプレクサアレイ、列デマルチプレクサおよびラインドライバアレイ
３３  電圧セレクタの出力
４０  ラインドライバ
４１  スイッチ
４２、４３  制御ライン
４６、４７、４８、４９、５０  スイッチ
５２  記憶キャパシタ
５５  マルチプレクサ
６０  伝送ゲート
６１、６２  並列相補的トランジスタ
６３  インバータ
Ａ、Ｂ  制御信号
Ｃ１、Ｃ２  キャパシタ
【図１】
0003956330.tif 000002
【図２】
0003956330.tif 000003
【図３】
0003956330.tif 000004
【図４】
0003956330.tif 000005
【図５】
0003956330.tif 000006
【図６】
0003956330.tif 000007
【図７】
0003956330.tif 000008
【図８】
0003956330.tif 000009
【図９】
0003956330.tif 000010
【図１０】
0003956330.tif 000011
【図１１】
0003956330.tif 000012
【図１２】
0003956330.tif 000013
【図１３】
0003956330.tif 000014