(57)【特許請求の範囲】
【請求項１】
光電変換素子と、上記光電変換素子に蓄積された信号電荷を増幅する信号増幅用ＭＯＳトランジスタと、上記光電変換素子に蓄積された信号電荷をリセットするためのリセット用ＭＯＳトランジスタと、上記信号増幅用ＭＯＳトランジスタにより増幅された信号を選択する画素選択用ＭＯＳトランジスタとを有する画素が複数配列された増幅型固体撮像装置であって、
上記リセット用ＭＯＳトランジスタをオンするリセット期間が第１の期間,第２の期間および第３の期間の３つの期間からなり、
上記第１の期間において上記リセット用ＭＯＳトランジスタのドレイン電位をロー状態にすると共に上記リセット用ＭＯＳトランジスタのゲート電位を第１の電位とし、上記第２の期間において上記リセット用ＭＯＳトランジスタのドレイン電位をハイ状態にすると共に上記リセット用ＭＯＳトランジスタのゲート電位を上記第１の電位のままとし、上記第３の期間において上記リセット用ＭＯＳトランジスタのドレイン電位をハイ状態のまま上記リセット用ＭＯＳトランジスタのゲート電位を上記第１の電位より所定電圧高い第２の電位とする制御手段を備えたことを特徴とする増幅型固体撮像装置。
【請求項２】
請求項１に記載の増幅型固体撮像装置において、
上記所定電圧を△Ｖとすると、
△Ｖ  ≦  ｋＴ／(２ｑ)
(ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷)
の条件を満足することを特徴とする増幅型固体撮像装置。
【請求項３】
請求項１に記載の増幅型固体撮像装置において、
上記リセット用ＭＯＳトランジスタのゲート電位が上記第１の電位のときの上記リセット用ＭＯＳトランジスタのゲート下チャネル電位をφRHとすると、上記リセット用ＭＯＳトランジスタのドレインのハイ状態のときの電位が上記リセット用ＭＯＳトランジスタのゲート下チャネル電位φRHより高く、かつ、上記リセット用ＭＯＳトランジスタのドレインのロー状態のときの電位が上記リセット用ＭＯＳトランジスタのゲート下チャネル電位φRHより低いことを特徴とする増幅型固体撮像装置。
【請求項４】
請求項１に記載の増幅型固体撮像装置において、
上記複数の画素がマトリクス状に配列されており、
上記複数の画素のリセット用ＭＯＳトランジスタのドレインが行単位で夫々接続され、上記リセット用ＭＯＳトランジスタのドレインに２値のパルス状の駆動電圧を行単位で順次印加する第１の走査回路と、
上記複数の画素のリセット用ＭＯＳトランジスタのゲートが行単位で夫々接続され、上記リセット用ＭＯＳトランジスタのゲートに３値のパルス状の駆動電圧を行単位で順次印加する第２の走査回路とを備えたことを特徴とする増幅型固体撮像装置。
【請求項５】
請求項４に記載の増幅型固体撮像装置において、
上記増幅用ＭＯＳトランジスタと上記画素選択用ＭＯＳトランジスタが直列に接続され、
上記直列に接続された上記増幅用ＭＯＳトランジスタと上記画素選択用ＭＯＳトランジスタの両端のうちの一端が接続された信号線と、
上記直列に接続された上記増幅用ＭＯＳトランジスタと上記画素選択用ＭＯＳトランジスタの両端のうちの他端が接続された電源線と、
上記画素選択用ＭＯＳトランジスタのゲートが行単位で夫々接続され、上記画素選択用ＭＯＳトランジスタのゲートにパルス状の駆動電圧を行単位で順次印加する第３の走査回路とを備えたことを特徴とする増幅型固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、増幅型固体撮像装置に関する。
【０００２】
【従来の技術】
従来、各画素毎に増幅機能を持たせた画素部とその画素部の周辺に走査回路を有し、その走査回路により画素データを読み出す増幅型固体撮像装置が提案されている。特に、上記画素部を周辺の駆動回路および信号処理回路との一体化に有利なＣＭＯＳにより構成したＡＰＳ(Active Pixel Sensor)型イメージセンサが知られている。
【０００３】
上記ＡＰＳ型イメージセンサは、１画素内に光電変換部,増幅部,画素選択部およびリセット部を形成する必要がある。ここで、通常、光電変換部をフォトダイオード(ＰＤ)で形成し、増幅部,画素選択部およびリセット部に３個〜４個のＭＯＳ型トランジスタ(Ｔr)を用いている。
【０００４】
図５に１個のフォトダイオード(ＰＤ)と３個のＭＯＳ型トランジスタ(Ｔr)を用いて、ＰＤ＋３Ｔr方式としたＡＰＳ型イメージセンサの構成を示している。このＰＤ＋３Ｔr方式は、例えば馬渕他「１／４インチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」(映像情報メディア学会技術報告,ＩＰＵ９７−１３,１９９７年３月)に開示されている。
【０００５】
図５において、２０１は増幅用ＭＯＳトランジスタ、２０２はリセット用ＭＯＳトランジスタ、２０３は画素選択用ＭＯＳトランジスタ、２０４は光電変換用フォトダイオード、２０５は信号線、２０６は電源線、２０７は画素選択クロックライン、２８０はリセットクロックラインである。上記画素選択用ＭＯＳトランジスタ２０３は、画素選択クロックライン２０７を介して垂直走査回路(I)２２１により駆動される。また、上記リセット用ＭＯＳトランジスタ２０２は、リセットクロックライン２８０を介して垂直走査回路(IIo)２２２により駆動される。また、上記信号線２０５に、定電流負荷となるＭＯＳトランジスタ２３０(ゲートバイアス電圧ＶG)を接続すると共に、その信号線２０５の出力電圧は、アンプ(増幅用ＭＯＳトランジスタ)２３１およびＭＯＳトランジスタ２３２を介して水平信号線２３６に読み出される。上記ＭＯＳトランジスタ２３２は、水平クロックライン２３５を介して水平走査回路２３４により駆動される。なお、上記水平信号線２３６に、定電流負荷となるＭＯＳトランジスタ２３３(ゲートバイアス電圧ＶL2)を接続すると共に、その水平信号線２３６の電圧をアンプ２３７により増幅して信号ＯＳとして出力する。
【０００６】
【発明が解決しようとする課題】
ところで、上記図５に示す増幅型固体撮像装置では、リセット用ＭＯＳトランジスタ２０２のオン時のゲート下チャネル電位をφRHとし、リセットドレイン電圧を電源電圧ＶDDとして、
ＶDD  ＜  φRH
とすると、図６に示すように、上記リセット用ＭＯＳトランジスタ２０２がオンしたとき、フォトダイオード２０４の電位が電源電圧ＶDDにリセットされる。しかしながら、リセット用ＭＯＳトランジスタ２０２がオフした後のフォトダイオード２０４には、電子数で表して次式のようなリセットノイズ△Ｎrnが発生する。
【０００７】
△Ｎrn  ＝  (√(ｋＴＣp))／q  ………………  (式１)
ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃpはフォトダイオード２０４およびそれに接続する領域の容量、qは素電荷である。上記式１より明らかなように、リセットノイズ△Ｎrnは、容量Ｃpに依存し、容量Ｃpが大きい程大きくなる。以下の説明において、このようなリセット用ＭＯＳトランジスタ２０２によるフォトダイオード２０４の電位のリセットを「ハードリセット動作」と規定する。
【０００８】
図５より明らかなように、容量Ｃpにはフォトダイオード２０４自体の容量に増幅用ＭＯＳトランジスタ２０１のゲート容量およびこれらの相互結線容量も加わるため、リセットノイズ△Ｎrnの低減は困難である。すなわち、図５の構成の場合、リセットノイズ△Ｎrnが大きな課題であった。
【０００９】
そこで、上述したようなリセットノイズを低減する方法として、次のような「ソフトリセット動作」によるノイズ低減方法が提案されている(Bedabrata Pain et al., Analysis and enhancement of low-light level performance of photodiode-type CMOS active pixel imagers operated with sub-threshold reset, IEEE Workshop on CCDs and Advanced Image Sensors 1999, p.140)。
【００１０】
図７は、このソフトリセット動作における画素部のポテンシャル関係を示しており、以下、図７によりソフトリセット動作について説明する。なお、この場合の増幅型固体撮像装置の構成は、動作タイミングを除いて図５の増幅型固体撮像装置と同様の構成をしている。
【００１１】
図７において、リセット用ＭＯＳトランジスタ２０２がオンしたとき、ゲート下チャネル電位φRHが、
φRH  ＜  ＶDD
とすると、フォトダイオード２０４の電位は、ゲート下チャネル電位φRH付近のサブスレッショルド領域にリセットされる。この場合、リセット用ＭＯＳトランジスタ２０２がオフした後のフォトダイオード２０４には、電子数で表して次式のようなソフトリセットノイズ△Ｎsrが発生する。
【００１２】
△Ｎsr  ＝  (√(ｋＴＣp／２))／q  ………………  (式２)
すなわち、式１の場合のハードリセット動作に比べ、このソフトリセット動作では、電子数でおおよそ√(１／２)＝０.７１倍にノイズが低減される。
【００１３】
しかしながら、図７において、リセット用ＭＯＳトランジスタ２０２のドレインの電位を電源電圧ＶDDに固定した場合には、リセット用ＭＯＳトランジスタ２０２のゲートでのサブスレショルド電流によるリークのためフォトダイオード２０４の電位が固定されないため、残像が生じるという問題がある。
【００１４】
そこで、この問題を避けるため、ソフトリセット動作の前にハードリセット動作を行うことが提案されている。すなわち、上記ソフトリセット動作の前に、一度リセットドレイン電位をゲート下チャネル電位φRHより低い電位(ＶDD−△φm)にセットする。これにより、フォトダイオード２０４の電位は(ＶDD−△φm)に固定されるから、サブスレショルド電流によるリークによってずれたフォトダイオード２０４の電位が蓄積期間毎に固定され、残像が生じない。この場合の回路図を図８に示し、タイミング図を図９に示している。
【００１５】
図８において、３０１は増幅用ＭＯＳトランジスタ、３０２はリセット用ＭＯＳトランジスタ、３０３は画素選択用ＭＯＳトランジスタ、３０４は光電変換用フォトダイオード、３０５は信号線、３０７は画素選択クロックライン、３１０は上記増幅用ＭＯＳトランジスタ３０１およびリセット用ＭＯＳトランジスタ３０２のドレインを画素配列の行を単位として水平方向に結線された電源線である。上記電源線３１０を介してリセット用ＭＯＳトランジスタ３０２のドレインにリセットドレイン電位ＶＰ(i)が印加される。また、３８０はリセット用ＭＯＳトランジスタ３０２のゲートが画素配列の行を単位として水平方向に結線されたリセットクロックラインである。上記リセットクロックライン３８０を介してリセット用ＭＯＳトランジスタ３０２のゲートにリセットゲート電位ＲＳ(i)が印加される。
【００１６】
上記リセットドレイン電位ＶＰ(i)は、ＭＯＳトランジスタ３１１,３１２およびパルスＶＰo(i)により、２値の間で変化する。すなわち、パルスＶＰo(i)がローレベルのとき、ＭＯＳトランジスタ３１１がオンとなって、リセットドレイン電位ＶＰ(i)が、
ＶＰ(i)  ＝  ＶDD
となる。一方、上記パルスＶＰo(i)がハイレベルのときは、ＭＯＳトランジスタ３１１がオフとなって、ＭＯＳトランジスタ３１２の電位降下分△φmだけ電源電圧ＶDDから低下して、リセットドレイン電位ＶＰ(i)が、
ＶＰ(i)＝ＶDD−△φm
となり、このリセットドレイン電位ＶＰ(i)が電源線３１０に印加される。これらの動作タイミングを図９のタイミングチャートに示している。
【００１７】
図９において、リセットゲート電位ＲＳ(i)がハイレベルとなるリセット期間(Ｔ11＋Ｔ12)において、その前半期間Ｔ11では、リセットドレイン電位ＶＰ(i)は、
ＶＰ(i)  ＝  ＶDD−△φm
となり、
ＶDD−△φm  ＜  φRH
とすることにより、フォトダイオード３０４の電位が(ＶDD−△φm)に固定される。すなわち、ハードリセット動作が行われる。
【００１８】
次に、後半期間Ｔ12では、リセットドレイン電位ＶＰ(i)が電源電圧ＶDDとなり、ゲート下チャネル電位φRHを、
φRH  ＜ＶDD
とすることにより、ソフトリセット動作が行われる。
【００１９】
しかしながら、図８,図９に示す「ハードリセット動作→ソフトリセット動作」によるノイズ低減方法では、残像は回避されるものの、リセットノイズは、式２に示すように、通常のハードリセット動作に比べて、電子数で高々０.７１倍に低減されるのみであり、高画質のイメージセンサには不十分なレベルである。
【００２０】
そこで、この発明の目的は、極めて簡単な構成でリセットノイズを大幅に低減できる増幅型固体撮像装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、この発明の増幅型固体撮像装置は、光電変換素子と、上記光電変換素子に蓄積された信号電荷を増幅する信号増幅用ＭＯＳトランジスタと、上記光電変換素子に蓄積された信号をリセットするためのリセット用ＭＯＳトランジスタと、上記信号増幅用ＭＯＳトランジスタにより増幅された信号電荷を選択する画素選択用ＭＯＳトランジスタとを有する画素が複数配列された増幅型固体撮像装置であって、上記リセット用ＭＯＳトランジスタをオンするリセット期間が第１の期間,第２の期間および第３の期間の３つの期間からなり、上記第１の期間において上記リセット用ＭＯＳトランジスタのドレイン電位をロー状態にすると共に上記リセット用ＭＯＳトランジスタのゲート電位を第１の電位とし、上記第２の期間において上記リセット用ＭＯＳトランジスタのドレイン電位をハイ状態にすると共に上記リセット用ＭＯＳトランジスタのゲート電位を上記第１の電位のままとし、上記第３の期間において上記リセット用ＭＯＳトランジスタのドレイン電位をハイ状態のまま上記リセット用ＭＯＳトランジスタのゲート電位を上記第１の電位より所定電圧高い第２の電位とする制御手段を備えたことを特徴としている。
【００２２】
上記構成の増幅型固体撮像装置によれば、上記制御手段によって、第１の期間においてリセット用ＭＯＳトランジスタのドレイン電位をロー状態に変化させると共にリセット用ＭＯＳトランジスタのゲート電位を第１の電位とすると、上記光電変換素子の電位がロー状態のドレイン電位にリセットされる。次の第２の期間においてリセット用ＭＯＳトランジスタのドレイン電位をハイ状態に変化させると共にリセット用ＭＯＳトランジスタのゲート電位を上記第１の電位のままとすると、上記光電変換素子の電位がゲート下チャネル電位にリセットされる。そして、上記第３の期間においてリセット用ＭＯＳトランジスタのドレイン電位をハイ状態のままリセット用ＭＯＳトランジスタのゲート電位を上記第１の電位より所定電圧高い第２の電位とすると、上記ゲート下チャネル電位が上記所定電圧に相当する分高くなって、上記光電変換素子に電荷が注入され、その光電変換素子の電位が高くなったゲート下チャネル電位にリセットされる。これによって、このリセット動作により発生するノイズは、大幅に低減される。
【００２３】
また、一実施形態の増幅型固体撮像装置は、上記所定電圧を△Ｖとすると、
△Ｖ  ≦  ｋＴ／(２ｑ)
(ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷)
の条件を満足することを特徴としている。
【００２４】
上記実施形態の増幅型固体撮像装置によれば、上記所定電圧△ＶをｋＴ／(２ｑ)より大きな値にすることにより、大幅にノイズを低減することが可能となる。例えば、
△Ｖ  ＝  ｋＴ／(８ｑ)
とすると、電子数で表したノイズは、ハードリセット動作の０.３５倍、ソフトリセット動作の０.５倍にまで低減できる。
【００２５】
また、一実施形態の増幅型固体撮像装置は、上記リセット用ＭＯＳトランジスタのゲート電位が上記第１の電位のときの上記リセット用ＭＯＳトランジスタのゲート下チャネル電位をφRHとすると、上記リセット用ＭＯＳトランジスタのドレインのハイ状態のときの電位が上記リセット用ＭＯＳトランジスタのゲート下チャネル電位φRHより高く、かつ、上記リセット用ＭＯＳトランジスタのドレインのロー状態のときの電位が上記リセット用ＭＯＳトランジスタのゲート下チャネル電位φRHより低いことを特徴としている。
【００２６】
上記実施形態の増幅型固体撮像装置によれば、上記リセット用ＭＯＳトランジスタのドレインのハイ状態のときの電位をリセット用ＭＯＳトランジスタのゲート下チャネル電位φRHより高くすることによって、上記第２,第３の期間において上記光電変換素子の電位をゲート下チャネル電位φRHにリセットできる。また、上記リセット用ＭＯＳトランジスタのドレインのロー状態のときの電位を上記リセット用ＭＯＳトランジスタのゲート下チャネル電位φRHより低くすることによって、上記第１の期間において上記光電変換素子の電位をゲート下チャネル電位φRHよりも低い電位にリセットできる。
【００２７】
また、一実施形態の増幅型固体撮像装置は、上記複数の画素がマトリクス状に配列されており、上記複数の画素のリセット用ＭＯＳトランジスタのドレインが行単位で夫々接続され、上記リセット用ＭＯＳトランジスタのドレインに２値のパルス状の駆動電圧を行単位で順次印加する第１の走査回路と、上記複数の画素のリセット用ＭＯＳトランジスタのゲートが行単位で夫々接続され、上記リセット用ＭＯＳトランジスタのゲートに３値のパルス状の駆動電圧を行単位で順次印加する第２の走査回路とを備えたことを特徴としている。
【００２８】
上記実施形態の増幅型固体撮像装置によれば、上記複数の画素のリセット用ＭＯＳトランジスタのドレインが行単位で夫々接続された第１の走査回路により、リセット用ＭＯＳトランジスタのドレインに２値(ロー状態,ハイ状態の電位)のパルス状の駆動電圧を行単位で順次印加し、上記複数の画素のリセット用ＭＯＳトランジスタのゲートが行単位で夫々接続された第２の走査回路により、リセット用ＭＯＳトランジスタのゲートに３値(ローレベル,第１の電位および第２の電位)のパルス状の駆動電圧を行単位で順次印加する。これにより、マトリクス状に配列された複数の画素の光電変換素子の電位を行毎に順次リセットすることができる。
【００２９】
また、一実施形態の増幅型固体撮像装置は、上記増幅用ＭＯＳトランジスタと上記画素選択用ＭＯＳトランジスタが直列に接続され、上記直列に接続された上記増幅用ＭＯＳトランジスタと上記画素選択用ＭＯＳトランジスタの両端のうちの一端が接続された信号線と、上記直列に接続された上記増幅用ＭＯＳトランジスタと上記画素選択用ＭＯＳトランジスタの両端のうちの他端が接続された電源線と、上記画素選択用ＭＯＳトランジスタのゲートが行単位で夫々接続され、上記画素選択用ＭＯＳトランジスタのゲートにパルス状の駆動電圧を行単位で順次印加する第３の走査回路とを備えたことを特徴としている。
【００３０】
上記実施形態の増幅型固体撮像装置によれば、上記電源線に接続された増幅用ＭＯＳトランジスタにより上記光電変換素子に蓄積された信号電荷を増幅し、さらに上記画素選択用ＭＯＳトランジスタのゲートが行単位で夫々接続された第３の走査回路によって、画素選択用ＭＯＳトランジスタのゲートにパルス状の駆動電圧を行単位で順次印加することによって、選択されてオンした画素選択用ＭＯＳトランジスタを介して上記増幅用ＭＯＳトランジスタにより増幅された信号電荷が上記信号線に読み出すことができる。
【００３１】
【発明の実施の形態】
以下、この発明の増幅型固体撮像装置を図示の実施の形態により詳細に説明する。
（第１実施形態）
図１(A)はこの発明の第１実施形態の増幅型固体撮像装置の画素の回路構成を示す図であり、図１(B)は上記画素のポテンシャル関係を示す電位図である。
【００３２】
図１(A)に示すように、上記画素は、増幅用ＭＯＳトランジスタ１と、リセット用ＭＯＳトランジスタ２と、画素選択用ＭＯＳトランジスタ３と、光電変換素子としてのフォトダイオード４とを有している。
【００３３】
上記構成の増幅型固体撮像装置の画素において、図１(B)に示すように、リセット用ＭＯＳトランジスタ２のゲート電位は３段階に変化させる。すなわち、上記リセット用ＭＯＳトランジスタ２のゲート電位がローレベルのときのゲート下チャネル電位をφRL、上記リセット用ＭＯＳトランジスタ２のゲート電位がハイレベル１のときのゲート下チャネル電位をφRH1とし、上記リセット用ＭＯＳトランジスタ２のゲート電位がハイレベル２(＞ハイレベル１)のときのゲート下チャネル電位をφRH2とする。ここで、
φRH2−φRH1  ＝  △φ
とする。また、リセット用ＭＯＳトランジスタ２のドレイン電位を２段階に変化させる。すなわち、上記リセット用ＭＯＳトランジスタ２のドレインのハイレベル時の電位を電源電圧ＶDD、ローレベル時の電位をＶLとする。ここで、電源電圧ＶDDはゲート下チャネル電位φRH1より高い電位、ＶLはゲート下チャネル電位φRH1より低い電位とする。この発明の特徴は、フォトダイオード４に対するリセット動作を３段階で行うことにある。以下、そのリセット動作について説明する。
【００３４】
まず、リセット用ＭＯＳトランジスタ２のゲートを第１の電位としてのハイレベル１(このとき、ゲート下チャネル電位＝φRH1)としておいて、リセットドレイン電位をＶLに低下させ、フォトダイオード４をＶLにハードリセットする(第１の期間)。
【００３５】
次に、リセット用ＭＯＳトランジスタ２のゲートをハイレベル１のまま、リセットドレイン電位を電源電圧ＶDDに戻し、フォトダイオード４をゲート下チャネル電位φRH1付近のサブスレッショルド領域にソフトリセットする(第２の期間)。
【００３６】
最後に、リセットドレイン電位は電源電圧ＶDDのまま、リセット用ＭＯＳトランジスタ２のゲートをハイレベル２(このとき、ゲート下チャネル電位＝φRH2＝φRH1＋△φ)に変化させ、第２のソフトリセット動作を行う(第３の期間)。この第３の期間でリセット用ＭＯＳトランジスタのゲート電位を△φだけ高めたことは、実効的にフォトダイオード４に、
△Ｑ＝△φ・Ｃp
で表される電荷△Ｑを注入したことと同じであり、その後直ちに過剰電荷の放出が始まる。すなわち、上記第３の期間では、少量の電荷注入後、ソフトリセット動作を行ったことに相当する。なお、容量Ｃpはフォトダイオード４およびそれに接続する領域の容量であり、以下で用いる各記号も式１と同様の定義である。
【００３７】
したがって、本動作により発生するノイズは次のように表される。以下、説明を容易にするため、
△φ  ＝  (ｋＴ／q)／α
で表す。α＞２の場合、第２のソフトリセット動作によりフォトダイオード４に発生するノイズは、電子数で表して次式で表される(Bedabrata Pain et al., Analysis and enhancement of low-light level performance of photodiode-type CMOS active pixel imagers operated with sub-threshold reset, IEEE Workshop on CCDs and Advanced Image Sensors 1999, p.140)。
0003921093.tif 000002
【００３８】
上記式３を式２と比べれば、αを２より充分大きな値にすることにより、この発明では、従来のソフトリセット動作より大幅にノイズを低減することが可能となる。例えば、α＝８とすると、電子数で表したノイズは、ハードリセット動作の０.３５倍、ソフトリセット動作の０.５倍にまで低減できる。
【００３９】
なお、室温においては、
(ｋＴ／q)  ＝  ２６ｍＶ
であるから、α＝８の場合、
△φ  ＝  ３ｍＶ
となる。この値はゲート下チャネル電位であるから、ゲート電圧に換算して通常のＣＭＯＳプロセスの場合、約４ｍＶとなる。
【００４０】
図２は図１(A)に示す画素を用いた増幅型固体撮像装置の回路構成を示す図である。図２において、１は増幅用ＭＯＳトランジスタ、２は上記増幅用ＭＯＳトランジスタ１のゲートにソースが接続されたリセット用ＭＯＳトランジスタ、３は上記増幅用ＭＯＳトランジスタ１のソースにドレインが接続された画素選択用ＭＯＳトランジスタ、４は上記増幅用ＭＯＳトランジスタ１のゲートにカソードが接続され、アノードがグランドに接続された光電変換素子としてのフォトダイオードであり、増幅用ＭＯＳトランジスタ１,リセット用ＭＯＳトランジスタ２および画素選択用ＭＯＳトランジスタ３およびフォトダイオード４で画素を構成している。この増幅型固体撮像装置は、マトリクス状に配列された複数の画素(図２では１つのみを示す)を備えている。上記増幅用ＭＯＳトランジスタ１,リセット用ＭＯＳトランジスタ２および画素選択用ＭＯＳトランジスタ３は、ｎ型のＭＯＳトランジスタである。
【００４１】
また、５は上記画素選択用ＭＯＳトランジスタ３のソースが列毎に接続された複数の信号線(Ｖsig(j))、６は上記増幅用ＭＯＳトランジスタ１のドレインが列毎に接続され、電源電圧ＶDDに接続された複数の電源線、７は上記画素選択用ＭＯＳトランジスタ３のゲートに接続された画素選択クロックライン、８は上記リセット用ＭＯＳトランジスタ２のドレインが行毎に接続された複数のリセットドレインライン(リセットドレイン電位ＶＰ(i))、９は上記リセット用ＭＯＳトランジスタ２のゲートが行毎に接続された複数のリセットゲートライン(リセットゲート電位ＲＳ(i))である。図２では、上記信号線５,電源線６,リセットドレインライン８およびリセットゲートライン９を１つのみ示している。
【００４２】
上記リセットドレインライン８の一端に、ＭＯＳトランジスタ１３,１４により構成されるインバータの出力を接続し、そのインバータに信号／ＲＳo(i)が入力される。このインバータは、ソースが接地されたｎ型のＭＯＳトランジスタ１４のドレインとｐ型のＭＯＳトランジスタ１３のドレインとを接続し、ＭＯＳトランジスタ１３,１４のゲートを共通接続している。上記ｐ型のＭＯＳトランジスタ１３のソースに抵抗Ｒ1の一端を接続し、抵抗Ｒ1の他端に電源電圧ＶDDを接続している。さらに、上記抵抗Ｒ1の一端に抵抗Ｒ2の一端を接続し、その抵抗Ｒ2の他端にｎ型のＭＯＳトランジスタ１５のドレインを接続すると共に、ＭＯＳトランジスタ１５のソースを接地している。そして、上記ＭＯＳトランジスタ１５のゲートにクロックφRを入力している。
【００４３】
上記ＭＯＳトランジスタ１１〜１５および抵抗Ｒ1,Ｒ2で制御手段を構成している。
【００４４】
上記リセットドレイン電位ＶＰ(i)は、ＭＯＳトランジスタ１１,１２およびパルスＶＰo(i)により、電源電圧ＶDDおよびＶLに切り替えられる。すなわち、パルスＶＰo(i)がローレベルのとき、ＭＯＳトランジスタ１１がオン,ＭＯＳトランジスタ１２がオフとなって、リセットドレイン電位ＶＰ(i)は電源電圧ＶDDとなる。上記パルスＶＰo(i)がハイレベルのときは、ＭＯＳトランジスタ１２がオン,ＭＯＳトランジスタ１１がオフとなって、リセットドレイン電位ＶＰ(i)はＶLとなる。
【００４５】
他方、リセットゲートライン９(リセットゲート電位ＲＳ(i))は、ＭＯＳトランジスタ１３,１４により構成されるインバータにより信号／ＲＳo(i)の反転信号が印加される。ここで、インバータの電源は、ＭＯＳトランジスタ１５のゲートに印加されるクロックφRがローレベルのときは電源電圧ＶDDとなるが、クロックφRがハイレベルのときは、電源電圧ＶDDが抵抗Ｒ1と抵抗Ｒ2で分圧されて、以下の電圧に低下する。
【００４６】
ＶDD−△Ｖ  ＝  ＶDD・Ｒ2／(Ｒ1＋Ｒ2)  ………………  (式４)
例えば、
Ｒ1／Ｒ2  ＝  １／７５０
とすると、ＶDD＝３Ｖのとき、△Ｖ＝４ｍＶとなる。これは、図１で説明した場合の例に相当する。なお、ＭＯＳトランジスタ１５のオン抵抗は、抵抗Ｒ2より充分低い値とする。
【００４７】
この場合の動作を図３のタイミングチャートに示している。図３において、(a)は信号ＴＸ(i)、(b)は信号ＲＳo(i)、(c)はリセットゲート電位ＲＳ(i)、(d)はパルスＶＰo(i)、(e)はリセットドレイン電位ＶＰ(i)、(f)はクロックφRであり、(g)は信号ＴＸ(i+1)、(h)は信号ＲＳo(i+1)、(i)はリセットゲート電位ＲＳ(i+1)、(j)はパルスＶＰo(i+1)、(k)はリセットドレイン電位ＶＰ(i+1)である。図３(a)〜(e)はｉ番目の行の１水平走査期間におけるリセット動作タイミングを示し、図３(g)〜(k)はｉ+1番目の行の１水平走査期間におけるリセット動作タイミングを示している。
【００４８】
図３に示すように、リセットゲート電位ＲＳ(i)がハイレベルとなるリセット期間(Ｔ1＋Ｔ2＋Ｔ3)において、その第１の期間Ｔ1では、リセットゲート電位ＲＳ(i)が第１の電位としての(ＶDD−△Ｖ)にされると共に、リセットドレイン電位ＶＰ(i)はＶLとなり、
ＶL  ＜  φRH1
とすることにより、フォトダイオード４が電位ＶLにリセットされる。すなわち、ハードリセット動作が行われる。
【００４９】
次いで、第２の期間Ｔ2では、リセットゲート電位ＲＳ(i)が(ＶDD−△Ｖ)に保持されると共に、リセットドレイン電位ＶＰ(i)が電源電圧ＶDDとなり、
ＶDD  ＞  φRH
とすることにより、第１のソフトリセット動作が行われる。
【００５０】
さらに、第３の期間Ｔ3では、リセットドレイン電位ＶＰ(i)が電源電圧ＶDDに保持されると共に、リセットゲート電位ＲＳ(i)が第２の電位としての電源電圧ＶDDになり、前の状態から△Ｖだけ高められ、少量の電荷注入と第２のソフトリセット動作が行われる。△Ｖ＝４ｍＶ程度とすれば、図１で説明したように、本動作により発生するノイズは電子数で表して、ハードリセット動作の０.３５倍、ソフトリセット動作の０.５倍にまで低減することができる。
【００５１】
したがって、この第１実施形態の増幅型固体撮像装置によれば、簡単な構成でリセットノイズを大幅に低減することができる。
【００５２】
（第２実施形態）
図４はこの発明の第２実施形態の２次元増幅型固体撮像装置の要部の回路構成を示す図である。この増幅型固体撮像装置の画素の構成は、第１実施形態の増幅型固体撮像装置の画素と同じ構成をしている。
【００５３】
図４において、１０１は増幅用ＭＯＳトランジスタ、１０２はリセット用ＭＯＳトランジスタ、１０３は画素選択用ＭＯＳトランジスタ、１０４は光電変換素子としてのフォトダイオード、１０５は信号線、１０６は電源線、１０７は画素選択クロックライン、１０８はリセットクロックライン、１０９はリセットドレイン用電源ラインである。
【００５４】
上記画素選択用ＭＯＳトランジスタ１０３のゲートは、画素選択クロックライン１０７を介して第３の走査回路としての垂直走査回路(Ｉ)１２１により駆動される。また、上記リセット用ＭＯＳトランジスタ１０２のゲートは、リセットクロックライン１０８を介して第２の走査回路としての垂直走査回路(II)１２２により駆動される。さらに、上記リセット用ＭＯＳトランジスタ１０２のドレインは、リセットドレイン用電源ライン１０９を介して第１の走査回路としての垂直走査回路(III)１２３により駆動される。上記垂直走査回路(II)１２２と垂直走査回路(III)１２３で制御手段を構成している。
【００５５】
また、上記信号線１０５に、定電流負荷となるＭＯＳトランジスタ１３０(ゲートバイアス電圧ＶG)を接続すると共に、その信号線１０５の電圧は、アンプ(増幅用ＭＯＳトランジスタ)１３１およびＭＯＳトランジスタ１３２を介して水平信号線１３６に読み出される。上記ＭＯＳトランジスタ１３２は、水平クロックライン１３５を介して水平走査回路１３４により駆動される。また、上記水平信号線１３６に、定電流負荷となるＭＯＳトランジスタ１３３(ゲートバイアス電圧ＶL2)を接続すると共に、その水平信号線１３６の電圧はアンプ３７により増幅されて信号ＯＳとして出力される。
【００５６】
上記リセットクロックライン１０８には、図３に示すように、ＶDDと(ＶDD−△Ｖ)およびローレベルからなる３値パルスのリセットゲート電位ＲＳ(i)が印加され、それを駆動する垂直走査回路(III)１２３には、図２に示すように、３値パルス発生機能が付加されている。
【００５７】
また、上記リセットドレインライン１０９には、図３に示すように、ＶLとＶDDからなる２値パルスのリセットドレイン電位ＶＰ(i)が印加され、それを駆動する垂直走査回路(II)１２２には、図２に示すように、２値パルス発生機能が付加されている。
【００５８】
上記構成の増幅型固体撮像装置は、第１実施形態の増幅型固体撮像装置と同様の作用,効果を有している。
【００５９】
この第２実施形態では、リセット用ＭＯＳトランジスタ１０２のドレインと増幅用ＭＯＳトランジスタ１０１のドレインとは別に配線されている。上記増幅用ＭＯＳトランジスタ１０１は行単位で駆動されるから、この増幅用ＭＯＳトランジスタ１０１のドレインを水平方向に接続した場合には、行単位の電源線に駆動電流が集中し、配線抵抗の影響が信号に出る可能性がある。これに対して、図４に示す構成の場合は、増幅用ＭＯＳトランジスタ１０１のドレインは列単位で垂直方向に接続され、駆動電流の集中を避けることができる。他方、リセット用ＭＯＳトランジスタ１０２のドレインに流れる電流は、受光部(フォトダイオード１０４)電荷の放電と容量の充放電の電流であるために小さく、リセット用ＭＯＳトランジスタ１０２のドレインを水平方向に接続しても問題はない。
【００６０】
また、上記第２実施形態では、リセット用ＭＯＳトランジスタ１０２のドレインと増幅用ＭＯＳトランジスタ１０１のドレインとは別に配線したが、この発明はこれに限定されるものではない。上記増幅用ＭＯＳトランジスタ１０１に電流が流れるのは、図３において画素選択用トランジスタ１０３がオンとなる期間、すなわち信号ＴＸ(i)がハイレベルの期間であるから、リセットドレイン電位ＶＰ(i)によって兼ねることは可能である。したがって、行単位の電源線１０６に増幅用ＭＯＳトランジスタ１０１の駆動電流が集中しても、配線抵抗の影響が出ないようにすれば、図示しないが、増幅用ＭＯＳトランジスタおよびリセット用ＭＯＳトランジスタのドレインを共通接続し、垂直走査回路(III)からのリセットドレイン電位ＶＰ(i)等が印加されるようにしてもよい。
【００６１】
なお、上記第１,第２実施形態では、複数の画素をマトリクス状に配列した増幅型固体撮像装置について説明したが、画素配列はこれに限らないのは勿論である。
【００６２】
【発明の効果】
以上より明らかなように、この発明の増幅型固体撮像装置によれば、ハードリセット動作と、それに続く第１のソフトリセット動作の後に、少量の電荷注入と第２のソフトリセット動作を行うことにより、リセットノイズを大幅に低減することができる。以上により、この発明は、高性能イメージセンサの形成に極めて有用となる。
【図面の簡単な説明】
【図１】  図１(A)はこの発明の第１実施形態の増幅型固体撮像装置の画素の回路構成を示す図であり、図１(B)は上記画素のポテンシャル関係を示す電位図である。
【図２】  図２は上記増幅型固体撮像装置の要部の回路構成を示す図である。
【図３】  図３は上記増幅型固体撮像装置の駆動パルスのタイミングチャートである。
【図４】  図４はこの発明の第２実施形態の増幅型固体撮像装置の要部の回路構成を示す図である。
【図５】  図５は従来の増幅型固体撮像装置の回路構成を示す図である。
【図６】  図６は上記増幅型固体撮像装置のハードリセット動作時のポテンシャル電位図である。
【図７】  図７は従来の他の増幅型固体撮像装置のソフトリセット動作時のポテンシャル電位図である。
【図８】  図８は従来の他のもう１つの増幅型固体撮像装置の回路構成を示す図である。
【図９】  図９は上記増幅型固体撮像装置の駆動パルスのタイミングチャートである。
【符号の説明】
１,１０１…増幅用ＭＯＳトランジスタ、
２,１０２…リセット用ＭＯＳトランジスタ、
３,１０３…画素選択用ＭＯＳトランジスタ、
４,１０４…フォトダイオード、
５,１０５…信号線、
６,１０６…電源線、
７,１０７…画素選択クロックライン、
８,１０８…リセットドレインライン、
９,１０９…リセットゲートライン、
１１〜１５…ＭＯＳトランジスタ、
Ｒ1,Ｒ2…抵抗、
１２１…垂直走査回路(Ｉ)、
１２２…垂直走査回路(II)、
１２３…垂直走査回路(III)、
１３０〜１３３…ＭＯＳトランジスタ、
１３４…水平走査回路、
１３５…水平クロックライン、
１３６…水平信号線、
１３７…アンプ。
【図１】
0003921093.tif 000003
【図２】
0003921093.tif 000004
【図３】
0003921093.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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