(57)【特許請求の範囲】
【請求項１】
縦横に配置された信号線および走査線と、
前記信号線および走査線に接続される複数の表示画素部と、を備えた表示装置において、
前記複数の表示画素部に画素データを供給する表示制御部と、を備え、
前記表示画素部は、
対応する信号線に供給されるアナログ画素データまたはデジタル画素データに応じた表示を行う複数の副表示画素と、
対応する信号線にデジタル画素データが供給された場合に、該データを格納する複数の１ビットメモリと、を有し、
前記表示制御部は、前記アナログ画素データに基づいて前記複数の副表示画素に表示を行わせる場合には、画素データを色ごとに奇数画素および偶数画素に分けて順に、対応する信号線に順に供給し、前記デジタル画素データに基づいて前記複数の副表示画素に表示を行う場合には、前記デジタル画素データをビットごとに、対応する信号線に供給することを特徴とする表示装置。
【請求項２】
前記表示制御部は、一つの前記表示画素ごとに、
デジタル画素データをラッチする複数のラッチ部と、
前記複数のラッチ部でラッチされたデータをアナログ画素データに変換するＤ／Ａコンバータと、
前記複数のラッチ部の出力のいずれか、または前記Ｄ／Ａコンバータの出力を選択するマルチプレクサと、
前記マルチプレクサの出力を電流増幅するアンプと、
前記アンプの出力を対応する信号線に供給するセレクタと、を有することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記複数のラッチ部は、前記アナログ画素データに基づいて前記複数の副表示画素に表示を行う場合には、１本の信号線に供給されるアナログ画素データに対応するデジタル画素データの全ビットを同時にラッチし、
前記マルチプレクサは、前記Ｄ／Ａコンバータから出力されたアナログ画素データを選択して前記アンプに供給することを特徴とする請求項２に記載の表示装置。
【請求項４】
前記複数のラッチ部は、前記デジタル画素データに基づいて前記複数の副表示画素に表示を行う場合には、異なる複数の信号線に対応する複数のデジタル画素データの特定ビットをそれぞれラッチし、
前記マルチプレクサは、前記複数のラッチ部でラッチされたデジタル画素データを順に選択して前記アンプに供給することを特徴とする請求項２または３に記載の表示装置。
【請求項５】
前記表示画素部は、
前記複数の１ビットメモリに格納されたデータのリフレッシュ動作を行うリフレッシュ部を有し、
前記表示画素部は、表示画面の画像に変更がない場合には、前記複数の１ビットメモリに格納されているデータを読み出して前記複数の副表示画素の表示を行うとともに、前記リフレッシュ部により周期的に前記複数の１ビットメモリをリフレッシュすることを特徴とする請求項１〜４のいずれかに記載の表示装置。
【請求項６】
前記表示制御部は、表示画面に表示される画像の一部のみに変更がある場合には、変更のある部分を含む部分的な前記アナログ画素データを対応する信号線に供給し、
前記表示画素部は、前記部分的なアナログ画素データに基づいて、対応する前記複数の副表示画素の表示を更新し、その他の表示領域については、前期複数の１ビットメモリに格納されているデータに基づいて前記複数の副表示画素の表示を行うことを特徴とする請求項１〜５のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動回路を画素部と同一の絶縁基板上に一体形成する液晶表示装置に関し、特に、各画素ごとに画素データを格納するための複数の１ビットメモリを設ける液晶表示装置に関する。
【０００２】
【従来の技術】
各画素ごとに、画素データを格納するメモリを設ける表示装置が提案されている。例えば、特開平9-258168には、メモリ内のキャパシタ素子により画素電圧を保持する構成が開示されている。
【０００３】
【発明が解決しようとする課題】
メモリに画素データを格納しておけば、画面の書き換えを行わないときは、メモリに格納されたデータを読み出して表示すればよく、信号線駆動回路内のラッチ回路、Ｄ／Ａコンバータおよびアナログバッファ等を動作させる必要がなくなるため、消費電力の低減を図ることができる。
【０００４】
しかしながら、画素ごとにメモリを設けると、動画を表示するときに、頻繁にメモリの内容を更新しなければならず、消費電力が増えてしまう。また、メモリは対向電極や画素電極の下方に形成されるため、メモリ内のキャパシタ素子が対向電極や画素電極と容量結合を起こし、キャパシタ素子の両端電圧が対向電極や画素電極の電位変動の影響を受けやすくなる。
【０００５】
図２８は対向電極および画素電極とメモリを構成するキャパシタ素子の両端電極との位置関係を概略的に示す図である。図示のように、対向電極の電位が変動すると、その影響で画素電極の電位も変動し、それに応じてメモリを構成するキャパシタ素子の上側電極の電位も変動してしまう。
【０００６】
キャパシタ素子の下側電極は接地されているため、キャパシタ素子の上側電極の電位が変動すると、キャパシタ素子の両端電圧が変化してしまい、この変化が色の変化となって現れる。すなわち、色むら等の不具合の要因になる。
【０００７】
このような問題を回避する手法として、図２９に示すように、キャパシタ素子の接地電極を他の電極よりも上方に配置することが考えられる。ところが、このようにしても、対向電極や画素電極の電位変動に伴って接地端子の電位が変動してしまい、結果としてキャパシタ素子の両端電極が変化してしまう。
【０００８】
本発明は、このような点に鑑みてなされたものであり、その目的は、消費電力を低減できる表示装置を提供することにある。
【０００９】
また、本発明の他の目的は、画素ごとに設けられる１ビットメモリの両端電圧の変動を抑制することができる液晶表示装置を提供することにある。
【００１０】
また、本発明のほかの目的は、制御配線、電源線、ＴＦＴ素子および容量素子を効果的効率的に集積するための、画素内回路構成を提供することにある。
【００１１】
本発明の一態様によれば、縦横に配置された信号線および走査線と、前記信号線および走査線に接続される複数の表示画素部と、を備えた表示装置において、前記複数の表示画素部に画素データを供給する表示制御部と、を備え、前記表示画素部は、対応する信号線に供給されるアナログ画素データまたはデジタル画素データに応じた表示を行う複数の副表示画素と、対応する信号線にデジタル画素データが供給された場合に、該データを格納する複数の１ビットメモリと、を有し、前記表示制御部は、前記アナログ画素データに基づいて前記複数の副表示画素に表示を行わせる場合には、画素データを色ごとに奇数画素および偶数画素に分けて順に、対応する信号線に順に供給し、前記デジタル画素データに基づいて前記複数の副表示画素に表示を行う場合には、前記デジタル画素データをビットごとに、対応する信号線に供給することを特徴とする表示装置が提供される。
【００１４】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。
（第１の実施形態）
図１は本発明に係る表示装置の第１の実施形態である液晶表示装置の概略構成を示すブロック図である。図１の液晶表示装置は、信号線および走査線が縦横に配置され複数の画素が形成された画素アレイ部１と、信号線を駆動する信号線駆動回路２と、走査線を駆動する走査線駆動回路３と、ディスプレイ・コントローラＩＣ４と、電源ＩＣ５等により構成され、ホストコンピュータ６から供給された画素データの表示を行う。
【００１５】
画素アレイ部１、信号線駆動回路２および走査線駆動回路３からなる液晶表示部７は、絶縁基板上に例えばポリシリコン形ＴＦＴを用いて形成され、ディスプレイ・コントローラＩＣ４と電源ＩＣ５は同一の絶縁基板上にＣＯＧ(Chip On Glass)により実装されている。なお、ディスプレイ・コントローラＩＣ４に内蔵された回路を絶縁基板上にポリシリコン形ＴＦＴを用いて形成してもよい。
【００１６】
信号線駆動回路２は、ディスプレイ・コントローラＩＣ４からビデオバスＬ１を介して供給される画素データをサンプリングするデータサンプリング回路１１と、データサンプリング回路１１でサンプリングしたデータをラッチするラッチ回路１２と、ラッチされたデータをアナログ電圧に変換するＤ／Ａコンバータ（Ｄ／Ａ）１３と、Ｄ／Ａ１３の出力を増幅するアンプ１４と、アンプ１４の出力を信号線に振り分けるセレクタ１５と、信号線駆動回路２内の各部のタイミング制御を行うタイミング調整回路１６と、画素アレイ部１へのデータの書き込み制御を行うメモリコントローラ１７とを有する。
【００１７】
走査線駆動回路３は、Ｙ−デコーダ２１と、４つのゲートドライバ２２とを有する。画素アレイ部１は例えば、総画素数320(×3)×480であり、表示領域は上下で四分割され、各ブロックは320(×3)×120画素を有する。各ブロック内の走査線はそれぞれ対応するゲートドライバ２２が駆動する。
【００１８】
ディスプレイ・コントローラＩＣ４は、入力部３１と、ルックアップテーブル（ＬＵＴ）３２と、メモリ制御部３３と、タイミング発生器３４と、アドレス発生器３５と、フレームメモリ３６と、バッファ３７と、データ出力部３８と、制御信号出力部３９とを有する。
【００１９】
電源ＩＣ５は、DC/DCコンバータや対向電極駆動回路などを内蔵する。電源ＩＣ５は、不図示の外部電源から３Ｖの駆動電圧ＶDDと接地電圧ＶSSの供給を受ける。
【００２０】
画素アレイ部１を構成する各表示画素は、６つの副表示画素部４２を有し、各副表示画素部４２の面積比率は、32:16:8:4:2:1である。このように、面積の異なる６つの副表示画素部４２を設けることにより、２6＝６４階調表示が実現される。
【００２１】
副表示画素部４２と対向電極との間には、液晶層が封止されて液晶容量Ｃ１が形成されている。液晶層の材料である液晶は、高速応答のものではなく、通常のＴＮ液晶が用いられる。
【００２２】
図２は画素アレイ部１内の１表示画素の詳細構成を示す回路図である。図示のように、１表示画素には、信号線に接続される画素ＴＦＴ４１と、６つの副表示画素部４２と、６つの１ビットメモリ（DRAM）４３と、これらDRAM４３に対してリフレッシュ動作を行うリフレッシュ回路４４と、副表示画素部４２とリフレッシュ回路４４の間に接続される極性反転回路４５とが設けられている。
【００２３】
副表示画素部４２のそれぞれは、それぞれ異なる面積比率の副表示画素電極と対向電極との間に形成される液晶容量Ｃ１と、補助容量Ｃ２と、転送用ＴＦＴ４６とを有する。
【００２４】
DRAM４３はそれぞれ、読み書き制御トランジスタ４７とキャパシタ素子Ｃ３とを有する。リフレッシュ回路４４は、直列接続される２つのインバータＩＶ１，ＩＶ２と、初段のインバータＩＶ１の入力端子と後段のインバータＩＶ２の出力端子との間に接続される帰還ＴＦＴ４８とを有する。初段のインバータＩＶ１の出力端子と後段のインバータＩＶ２の入力端子は極性反転回路４５に接続されている。リフレッシュ回路４４は、電源電圧Ｖdd（５Ｖ）と接地電圧Ｖss（０Ｖ）を用いて、DRAM４３に格納されているデータをリフレッシュする。
【００２５】
極性反転回路４５は、リフレッシュ回路４４内のインバータＩＶ１，ＩＶ２のいずれか一方の出力を選択する選択トランジスタ４９，５０を有する。これら選択トランジスタ４９，５０は、図１のメモリコントローラ１７からの極性制御信号SPOLA,SPOLBに基づいて、オン・オフ制御される。
【００２６】
本実施形態の液晶表示装置は、面積階調方式により、２6＝６４階調の表示を行うことができ、かつ、アナログ画素データに基づく表示とデジタル画素データに基づく表示とを切り替えて行うことができる。具体的には、動画を表示する場合には、アナログ画素データに基づく表示を行い、静止画を表示する場合には、デジタル画素データに基づく表示を行う。
【００２７】
以下では、アナログ画素データによる書き込みをアナログ書き込みと呼び、デジタル画素データによる書き込みをデジタル書き込みと呼ぶ。
【００２８】
アナログ書き込みを行うか、デジタル書き込みを行うかは、ディスプレイ・コントローラＩＣ４が判断する。ディスプレイ・コントローラＩＣ４は、ＣＰＵ６からのフレームメモリ３６への書き込みを監視しており、一定期間にわたってフレームメモリ３６の内容が変化しなければ、静止画表示と判断して、次の１フレームではデジタル書き込みを行う。その後、ディスプレイ・コントローラＩＣ４からのデータ出力は停止される。フレームメモリ３６の内容が変化すると、次のフレームから再びディスプレイ・コントローラＩＣ４からのデータ出力が再開され、アナログ書き込みを行う。
【００２９】
静止画を表示する場合、各画素のDRAM４３に格納されたデータに基づいて表示更新を行うため、信号線駆動回路２等の周辺回路を駆動させる必要がなく、消費電力の低減が図れる。
【００３０】
従来の液晶表示装置では、ディスプレイ・コントローラＩＣ４に映像データＤ／Ａ１３が入力されない場合でも、ディスプレイ・コントローラＩＣ４は常に１フレーム分の画素データを出力していた。これに対して、本実施形態では、各画素がメモリを内蔵しているため、ディスプレイ・コントローラＩＣ４からの一切の映像データＤ／Ａ１３の出力を停止し、かつ信号線駆動回路２の動作を停止させても、表示を継続できる。
【００３１】
また、本実施形態の液晶表示装置は、表示画面の一部の領域のみアナログ書き込みを行い、その他の領域はデジタル書き込みを行うことができる。あるいは、各画素内のメモリに基づく画素電極の極性反転動作のみで表示を継続保持できる。したがって、表示画面の部分的な書き換えが可能になる。これにより、無駄に信号線駆動回路２等を駆動する必要がなくなり、消費電力のさらなる低減が図れる。
【００３２】
本実施形態では、アナログ書き込み時とデジタル書き込み時で、信号線駆動回路２の動作が異なっている。図３はラッチ回路１２とＤ／Ａ（ＤＡＣ）１３の詳細な接続関係を示す図である。実際には、図３の回路が１６０個設けられている。
【００３３】
アナログ書き込み時は、１本の信号線に供給されるデジタル画素データの６ビットがそれぞれ６個のラッチ回路１２でラッチされる。Ｄ／Ａ１３は、これら６個のラッチ回路１２でラッチされた６ビット分のデータをアナログ画素電圧に変換する。Ｄ／Ａ１３の後段に配置されるマルチプレクサ５１は、Ｄ／Ａ１３から出力されたアナログ画素電圧をアンプ１４に供給する。アンプ１４は、Ｄ／Ａ１３からのアナログ画素電圧を電流増幅して、セレクタ１５を介して、対応する信号線に供給する。
【００３４】
一方、デジタル書き込み時は、６本の信号線に供給される６種類のデジタル画素データの特定ビット（例えば、まず最初は最上位ビット）がそれぞれ６個のラッチ回路１２でラッチされる。マルチプレクサ５１は、これら６個のラッチ回路１２でラッチされた６種類のデータを１種類ずつ選択してアンプ１４に供給する。セレクタ１５は、アンプ１４の出力を対応する信号線に供給する。この動作を順に繰り返す。
【００３５】
次に、図１の液晶表示装置の動作を説明する。図４はアナログ書き込み時のタイミング図、図５はアナログ書き込み時の液晶表示装置の動作を説明する図である。
【００３６】
図４のタイミング図は、図５の斜線部で示す１／４フレーム期間の動作タイミングを示している。図示のように、１水平ラインごとに順に書き込みが行われる。図４の下部には、２番目の水平ラインの詳細な書き込みタイミングが図示されている。
【００３７】
アナログ書き込み時は、図４に示すように、▲１▼赤色の１水平ライン分の奇数画素データ（時刻Ｔ１〜Ｔ２）、▲２▼青色の１水平ライン分の奇数画素データ（時刻Ｔ３〜Ｔ４）、▲３▼緑色の１水平ライン分の偶数画素データ（時刻Ｔ５〜Ｔ６）、▲４▼緑色の１水平ライン分の奇数画素データ（時刻Ｔ７〜Ｔ８）、▲５▼赤色の１水平ライン分の偶数画素データ（時刻Ｔ９〜Ｔ１０）、▲６▼青色の１水平ライン分の偶数画素データ（時刻Ｔ１１〜Ｔ１２）の順に書き込みが行われる。
【００３８】
上記の▲１▼〜▲６▼が書き込み終わると、次の水平ラインについて、同様の処理が繰り返される。
【００３９】
アナログ書き込みの場合、図２の極性反転回路４５内の２つの選択トランジスタ４９，５０はいずれもオフに設定される。したがって、DRAM４３にはデータは書き込まれない。また、アナログ書き込み時は、図２の信号Ｓ０〜Ｓ５は常にハイレベルに設定され、すべての転送用ＴＦＴ４６がオンに設定される。この状態で、信号線に上述した▲１▼〜▲６▼のアナログ画素データが順に供給されると、図２に図示されたすべての液晶容量Ｃ１と補助容量Ｃ２に、アナログ画素電圧に応じた電荷が蓄積される。、各色とも６４階調の表示が実現される。
【００４０】
図１の液晶表示装置は、６本の信号線に対して１個の割合でＤ／Ａ１３とアンプ１４を有する。したがって、アナログ書き込みの場合には、アンプ１４の後段のセレクタ１５は図６の▲１▼〜▲６▼の順に選択を切り替える。セレクタ１５の選択を切り替える信号XSW1〜XSW6のタイミングは図５のようになる。
【００４１】
このように、アンプ１４の後段にセレクタ１５を設けることにより、アンプ１４とＤ／Ａ１３コンバータを複数の信号線で共用でき、回路規模の削減と消費電力の低減が図れる。
【００４２】
次に、デジタル書き込みについて説明する。図７はデジタル書き込み時のタイミング図、図８はデジタル書き込み時の液晶表示装置の動作を説明する図である。
【００４３】
図７は１／４フレーム期間のタイミングを示し、そのうちの１水平ラインの書き込みタイミングが同図の下部に示されている。
【００４４】
デジタル書き込み時は、図７に示すように、(1)１水平ライン分の全画素データの最上位ビットＤ５（時刻Ｔ１〜Ｔ２）、(2)１水平ライン分の全画素データのビットＤ４（時刻Ｔ３〜Ｔ４）、(3)１水平ライン分の全画素データのビットＤ３（時刻Ｔ５〜Ｔ６）、(4)１水平ライン分の全画素データのビットＤ２（時刻Ｔ７〜Ｔ８）、(5)１水平ライン分の全画素データのビットＤ１（時刻Ｔ９〜Ｔ１０）、(6)１水平ライン分の全画素データのビットＤ０（時刻Ｔ１１〜Ｔ１２）の順に書き込みが行われる。
【００４５】
上記の(1)〜(6)のいずれにおいても、図９に示すように、赤色の奇数画素、緑の奇数画素、青の奇数画素、赤色の偶数画素、緑の偶数画素および青の偶数画素の順に書き込みが行われる。
【００４６】
デジタル書き込み時は、図７に示すように、信号Ｓ０は常にハイレベルに設定されるので、転送用ＴＦＴ４６は常にオン状態である。この状態で、信号Ｓ５〜Ｓ１が順にオンに設定される。
【００４７】
まず、信号Ｓ５がオンに設定される。これにより、信号Ｓ０およびＳ５が入力される転送用ＴＦＴ４６と、同じく信号Ｓ０およびＳ５が入力されるDRAM４３内の読み書き制御トランジスタ４７がオンする。このとき、信号線には赤色奇数画素データの最上位ビットデータＤ５が供給され、このデータは対応するDRAM４３に格納されるとともに、対応する副表示画素の液晶容量Ｃ１に電荷が蓄積される。
【００４８】
続いて、信号Ｓ５はオンのままで、隣接する信号線に、緑色奇数画素データの最上位ビットデータＤ５が供給される。これにより、この信号線に対応したDRAM４３にこのデータが格納されるとともに、対応する副表示画素の液晶容量Ｃ１に対応する電荷が蓄積される。
【００４９】
同様に、信号Ｓ５をオンのままにして、青の奇数画素、赤色の偶数画素、緑の偶数画素および青の偶数画素の各データの最上位ビットデータＤ５が順に対応する信号線に供給される。
【００５０】
次に、信号Ｓ５の代わりに信号Ｓ４がオンに設定される。これにより、信号Ｓ０およびＳ４が入力される転送用ＴＦＴ４６と、同じく信号Ｓ０およびＳ４が入力されるDRAM４３内の読み書き制御トランジスタ４７がオンする。このとき、信号線には赤色奇数画素データのビットデータＤ４が供給され、このデータは対応するDRAM４３に格納されるとともに、対応する液晶容量Ｃ１に対応する電荷が蓄積される。
【００５１】
続いて、信号Ｓ４はオンのままで、緑色奇数画素、青の奇数画素、赤色の偶数画素、緑の偶数画素および青の偶数画素の各データのビットデータＤ４が順に対応する信号線に供給される。
【００５２】
次に、同様にして、信号Ｓ３〜Ｓ１が順にオンに設定され、画素データのビットデータＤ３〜Ｄ１が順に書き込まれる。
【００５３】
次に、信号Ｓ０だけがオンに設定され、信号Ｓ０が入力されるDRAM４３に最下位ビットデータＤ０が書き込まれ、かつ対応する電荷が液晶容量Ｃ１に蓄積される。
【００５４】
上述したように、本実施形態では、アナログ書き込みとデジタル書き込みで、画素データの書き込み順序を変えている。その理由は、例えばデジタル書き込み時に、アナログ書き込みと同じ順序で書き込むと、転送用ＴＦＴ４６を頻繁にオン・オフさせなければならず、消費電力が増えるためである。これに対して、上述した手法でデジタル書き込みを行えば、デジタル画素データの特定のビットについて、すべての色を連続して書き込むため、その間は転送用ＴＦＴ４６をオン・オフさせなくて済み、転送用ＴＦＴ４６のオン・オフ回数を減らすことができ、消費電力の低減が図れる。
【００５５】
アナログ書き込みとデジタル書き込みでのデータの書き込み順序をまとめると、図１０のようになる。
【００５６】
次に、DRAM４３に格納されたデータの保持表示、すなわち静止画表示を行う場合について説明する。図１１は静止画表示時のタイミング図、図１２は静止画表示時の液晶表示装置の動作を説明する図である。
【００５７】
静止画表示の場合、図１２に示すように、信号線駆動回路２の一部、具体的にはデータサンプリング回路１１、ラッチ回路１２、Ｄ／Ａ１３、アンプ１４およびセレクタ１５は動作しない。静止画表示の場合、図１０に示すように、信号Ｓ５〜Ｓ０が順に一定期間ずつハイレベルになる。信号Ｓ５〜Ｓ０がハイレベルの間に、リフレッシュ回路４４が動作してリフレッシュ動作が行われる。
【００５８】
詳しく説明すると、信号Ｓ５をハイレベルにした状態でこの信号線に対応するDRAM４３のデータがリフレッシュ回路４４に導かれる。そして信号Grがハイレベルになると2つのインバータＩＶ１とＩＶ２とがループ上に接続され、このDRAM４３をリフレッシュする。また、極性反転回路４５を構成する２つのトランジスタ４９，５０のいずれか一方がオンし、DRAM４３に格納されているデータまたはその反転データに応じた電荷が信号Ｓ５に対応する液晶容量Ｃ１に蓄積される。
【００５９】
次に、信号Ｓ４をハイレベルにした状態でこの信号線に対応するDRAM４３のデータがリフレッシュ回路４４に導かれる。そして信号Grがハイレベルになると2つのインバータＩＶ１とＩＶ２とがループ上に接続され、前記DRAMをリフレッシュする。また、極性反転回路４５を構成する２つのトランジスタのいずれか一方がオンし、DRAM４３に格納されているデータまたはその反転データに応じた電荷が信号Ｓ４に対応する液晶容量Ｃ１に蓄積される。
【００６０】
これと同じ動作をＳ３，Ｓ２，Ｓ１，Ｓ０と繰り返すことにより、全ての液晶容量の極性反転が完了する。
【００６１】
静止画表示は、図１２に示すように、表示画面を上下方向に４分割した各画素ブロックごとに行われる。具体的には、図１１に示すように、まず１〜１２０ラインの静止画表示が行われた（時刻Ｔ１〜Ｔ２）後、１２１〜２４０ラインの静止画表示（時刻Ｔ３〜Ｔ４）、次に２４１〜３６０ラインの静止画表示（時刻Ｔ５〜Ｔ６）、最後に３６１〜４８０ラインの静止画表示（時刻Ｔ７〜Ｔ８）が行われる。
【００６２】
その後、次のフレームでは、コモン電圧を反転させて、同様の処理が行われる。
【００６３】
このように、静止画表示の場合、DRAM４３に格納されたデータを読み出して表示処理を行うため、データサンプリング回路１１、ラッチ回路１２、Ｄ／Ａ１３、アンプ１４およびセレクタ１５を動作させなくて済み、消費電力の低減が図れる。
【００６４】
次に、表示画面の一部の領域のみアナログ書き込みを行う例を説明する。図１３はこの場合のタイミング図、図１４は一部の領域のみアナログ書き込みを行う場合の液晶表示装置の動作を説明する図である。図１３は図１４の斜線部で示すように２４１〜３２０ラインについてのみアナログ書き込みを行い、その他はDRAM４３の内容を読み出して極性反転動作を行う例を示している。
【００６５】
この場合、走査線駆動回路３が２４１〜３２０ラインの画素ＴＦＴ４１のゲートを駆動するタイミングに同期させてアナログ書き込みを行う（図１３の時刻Ｔ１〜Ｔ２）。それ以外の期間は、静止画表示と同様に、DRAM４３に格納されたデータを１２０ライン単位で読み出して液晶容量Ｃ１に再書き込みを行う。
【００６６】
このように、本実施形態では、アナログ書き込みとデジタル書き込みを切り替えて行えるようにし、表示画面の一部領域のみアナログ書き込みを行い、他の領域はデジタル書き込みを行えるようにしたため、信号線駆動回路２内のＤ／Ａ１３等を無駄に動作なくて済み、消費電力の低減が図れる。
【００６７】
（第２の実施形態）
第２の実施形態は、DRAM４３を構成するキャパシタ素子の両端電圧が画素電極の電圧やコモン電圧の変動を受けないようにしたものである。
【００６８】
図１５は本発明に係る表示装置の概略構成を示すブロック図である。図１５では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００６９】
図１５の液晶表示装置は、図１の構成に加えて、コモン電圧の波形整形を行うコモン電圧出力回路６１を備えている。このコモン電圧出力回路６１は、液晶表示部６やディスプレイ・コントローラＩＣ４とは別個のＩＣに内蔵される。
【００７０】
図１６はコモン電圧出力回路６１の詳細構成を示す回路図である。図示のように、コモン電圧出力回路６１は、ディスプレイ・コントローラＩＣ４から供給される中間電圧と基準電圧Ｒｅｆとの電位差に応じた信号を出力するオペアンプ６２と出力回路６３を有する。このオペアンプ６２は、トランジスタ対６４と、カレントミラー回路６５と、定電流回路６６とを有する。
【００７１】
定電流回路６６は、ディスプレイ・コントローラＩＣ４からのバイアス信号に基づいて、電流を可変調整する。具体的には、アナログ書き込みの際は、定電流回路６６に流れる電流を多くする。これにより、コモン電圧波形は急峻になる。また、DRAM４３の内容に基づく保持表示の場合は、定電流回路６６に流れる電流を少なくする。これにより、コモン電圧波形はなまる。
【００７２】
図１７は第２の実施形態の液晶表示装置の断面構造を示す図である。図１７の液晶表示装置は、第１の実施形態と同様に、各画素ごとに面積比率の異なる複数の副表示画素電極とDRAM４３を有し、面積階調表示を行う。
【００７３】
DRAM４３は、図２と同様に、読み書き制御トランジスタ４７とキャパシタ素子Ｃ３とで構成される。DRAM４３を構成する一方の電極７１は、読み書き制御トランジスタ４７の活性層の材料と同じポリシリコンで形成され、その上面に酸化シリコンからなる絶縁層７２を介して他方の電極７３が形成されている。この他方の電極７３は、接地レベルに設定される。
【００７４】
このように、接地レベルに設定される他方の電極７３を対向電極７４や画素電極７５に近い側に配置する理由は、接地レベルに設定される電極の方が対向電極７４や画素電極７５の電位変動の影響を受けにくいためである。
【００７５】
読み書き制御トランジスタ４７は、ガラス等の絶縁基板上にポリシリコンを活性層７１として形成されている、活性層７１の上面には酸化シリコンからなるゲート絶縁膜７２が形成され、その上面にＭｏＷ合金等からなるゲート電極７４が形成されている。ゲート電極７４の左右には酸化シリコンからなる層間絶縁膜を介してソースおよびドレイン電極７０，７６が形成されている。ソースおよびドレイン電極７０，７６の上面には、アクリル樹脂等からなる層間絶縁膜７７が形成され、この上にＡｌからなる画素電極７５が形成されている。
【００７６】
このような構造のアレイ基板７８に対向配置される対向基板７９は、ガラス基板８０上に赤、青、緑のカラーフィルタ８１が配置され、この上にＩＴＯ等の透明電極からなる対向電極７４が配置されて構成されている。
【００７７】
対向電極７４に供給されるコモン電圧は、極性反転駆動のために、周期的に０Ｖまたは５Ｖになる。コモン電圧が０Ｖから５Ｖに、あるいは５Ｖから０Ｖに急激に変化すると、その影響で、DRAM４３のキャパシタ素子の上側電極（接地電極）の電圧が変動するおそれがある。
【００７８】
そこで、本実施形態では、図１５に示すコモン電圧出力回路６１により、図１８のようにコモン電圧の電圧波形をなまらせている。これにより、キャパシタ素子の上側電極の電圧変動が抑制され、キャパシタ素子の両端電圧も変動しなくなる。どのくらい鈍らせるかは表示装置の画面寸法や画素数、液晶材料、上側電極に電圧を供給する電源の電荷供給能力などに依存して異なるが、おおむね、コモン反転時の前記上側電極の電位変動ピーク値が、リフレッシュ回路のインバータのノイズマージン以下であるように設計するべきである。この条件のもとでは、キャパシタ素子の両端電圧が仮に変動したとしても、リフレッシュ回路により、論理レベルを誤ることなく、DRAMの記憶電圧をリフレッシュできるからである。
【００７９】
このように、第２の実施形態では、DRAM４３のキャパシタ素子の接地電極を対向電極７４に近い側に配置するとともに、対向電極７４に供給されるコモン電圧の電圧波形をなまらせるようにしたため、キャパシタ素子の両端電圧が対向電極７４や画素電極の電圧変動の影響を受けにくくなり、表示品質が向上する。
【００８０】
（第３の実施形態）
第３の実施形態は、デジタル画素データの複数ビットで一つの副画素を共用するものである。
【００８１】
図１９は本発明に係る表示装置の第３の実施形態における信号線駆動回路内の１画素分の回路構成を示す回路図であり、デジタル画素データのビット数が６ビットで、各画素が面積比16:4:1の３つの副表示画素を有する例を示している。実際には、図１９の回路がＲＧＢの各色ごとに一つずつ設けられ、これら３つの回路で１画素が構成される。なお、図１９では、信号線駆動回路の特徴的でない部分は省略している。
【００８２】
図１９の液晶表示装置は、デジタル画素データの各ビットに対応して設けられる６つの容量Ｃd0，Ｃd1，Ｃd2，Ｃd3，Ｃd4，Ｃd5と各容量に接続されるトランジスタＱ０〜Ｑ５とを有するDRAM４３と、DRAM４３に記憶されたデジタル画素データを1ビットずつ順に保持するリフレッシュ回路４４と、３つの副表示画素のそれぞれに対応して設けられる３個の容量素子からなりリフレッシュ回路４４で保持されたデータを記憶する蓄積容量部８２と、DRAM４３に記憶されたデジタル画素データをリフレッシュ回路４４に伝送するか否かを切り替える第１の切替部８３と、リフレッシュ回路４４で保持されたデータを蓄積容量部８２に伝送するか否かを切り替える第２の切替部８４と、極性切替回路８５と、信号線Ｓ上のデータを取り込むか否かを制御するデータ取込制御回路８６と、を備えている。
【００８３】
蓄積容量部８２は、DRAM４３に記憶された６ビットのデジタル画素データを２回に分けてそれぞれ異なるタイミングで異なる期間ずつ記憶し、３つの副表示画素は、対応する蓄積容量部８２に記憶されたデータに応じた表示を行う。
【００８４】
リフレッシュ回路４４は、縦続接続された２つのインバータIV1,IV2と、後段のインバータＩＶ２の出力端子と前段のインバータＩＶ１の入力端子との間に接続されるトランジスタスイッチ４８とを有する。
【００８５】
図２０は本発明に係る表示装置の第３の実施形態における１画素分の平面レイアウト図である。図２０では、画素電極G1,G2,G3を太線枠で表示している。図示のように、ＲＧＢの各色ごとに、16:4:1の面積比の画素電極G1,G2,G3が設けられ、各画素電極G1,G2,G3は蓄積容量部８２に接続されている。
【００８６】
図２１は本発明に係る表示装置の第３の実施形態における表示タイミング図である。図示のように、まず時刻ｔ０〜ｔ１では、１フレーム分のデジタル画素データをDRAM４３に記憶する。
【００８７】
その後、時刻ｔ１〜ｔ５では、DRAM４３に記憶されたデジタル画素データに基づく正極性データを奇数ビットと偶数ビットに分けて順に蓄積容量部８２に記憶する。その後、時刻ｔ５〜ｔ９では、DRAM４３に記憶したデータに基づく負極性データを奇数ビットと偶数ビットに分けて順に蓄積容量部８２に記憶する。
【００８８】
以降、画面に表示されるデータに変更がない限り、時刻ｔ１〜ｔ９の処理を繰り返して行う。
【００８９】
以下では、時刻ｔ１〜ｔ９の処理を詳細に説明する。まず、時刻ｔ１〜ｔ２では、DRAM４３に記憶された１フレーム分のデジタル画素データのうち、奇数ビットD5,D3,D1のデータに対応する正極性データを蓄積容量部８２に記憶する。
【００９０】
その後、時刻ｔ２〜ｔ３では、蓄積容量部８２に記憶されたデータを保持する。この期間は、奇数ビットD5,D3,D1に応じた表示が行われる。なお、時刻ｔ２〜ｔ３の期間は、例えば８msecである。
【００９１】
その後、時刻ｔ３〜ｔ４では、DRAM４３に記憶された１フレーム分のデジタル画素データのうち、偶数ビットD4,D2,D0のデータに対応する正極性データを蓄積容量部８２に記憶する。その後、時刻ｔ４〜ｔ５では、蓄積容量部８２に記憶されたデータを保持する。この期間は、偶数ビットD4,D2,D0に応じた表示が行われる。なお、時刻ｔ３〜ｔ４の期間は、例えば４msecである。
【００９２】
その後、時刻ｔ５〜ｔ７では、デジタル画素データの奇数ビットD5,D3,D1に対応する負極性データを蓄積容量部８２に記憶して表示を行い、時刻ｔ７〜ｔ９では、デジタル画素データの偶数ビットD4,D2,D0に対応する負極性データを蓄積容量部８２に記憶して表示を行う。
【００９３】
このように、本実施形態では、１フレーム分の６ビットデジタル画素データを奇数ビットと偶数ビットに分け、前半では奇数ビットの値に基づいて８msecの間表示を行い、後半では偶数ビットの値に基づいて４msecの間表示を行う。１画素内の３つの画素電極の面積比は16:4:1なので、前半の面積×時間はそれぞれ１６×８、４×８、１×８になり、後半の面積×時間はそれぞれ、１６×４、４×４、１×４になり、これら計６組の比は順に、32:8:2:16:4:1になる。これにより、２6＝６４階調表示が実現される。
【００９４】
図２２は、図２１の時刻ｔ０〜ｔ１に行われる、DRAM４３へのデジタル画素データの書き込み処理を示す詳細タイミング図である。図２２の時刻ｔ11〜ｔ24では、１水平ライン分のデジタル画素データをDRAM４３に書き込み、時刻ｔ25〜ｔ38では、次の１水平ライン分のデジタル画素データをDRAM４３に書き込む。
【００９５】
以下では、時刻ｔ11〜ｔ24の間の処理を詳述する。時刻ｔ12〜ｔ17では、制御信号SEL1がハイレベルになり、デジタル画素データの奇数ビットD1,D3,D5が容量Ｃd1，Ｃd3，Ｃd5にそれぞれ記憶される。より詳細には、時刻ｔ12〜ｔ13のときに、第１の切替部８３内のトランジスタＱ６，Ｑ７がともにオンして、信号線に供給された５ビット目のデジタル画素データが容量Ｃd5に書き込まれる。その後、時刻ｔ14〜ｔ15のときに、第１の切替部８３内のトランジスタＱ８，Ｑ９がともにオンして、信号線に供給された３ビット目のデジタル画素データが容量Ｃd3に書き込まれる。その後、時刻ｔ16〜ｔ17のときに、第１の切替部８３内のトランジスタＱ１０，Ｑ１１がともにオンして、信号線に供給された１ビット目のデジタル画素データが容量Ｃd1に書き込まれる。
【００９６】
その後、時刻ｔ18〜ｔ23では、制御信号SEL2がハイレベルになり、奇数ビットのデジタル画素データD0,D2,D4が容量Ｃd0，Ｃd2，Ｃd4にそれぞれ記憶される。より詳細には、時刻ｔ18〜ｔ19のときに、第１の切替部８３内のトランジスタＱ６，Ｑ７がともにオンして、信号線に供給された４ビット目のデジタル画素データが容量Ｃd4に書き込まれる。その後、時刻ｔ20〜ｔ21のときに、第１の切替部８３内のトランジスタＱ８，Ｑ９がともにオンして、信号線に供給された２ビット目のデジタル画素データが容量Ｃd2に書き込まれる。その後、時刻ｔ22〜ｔ23のときに、第１の切替部８３内のトランジスタＱ１０，Ｑ１１がともにオンして、信号線に供給された０ビット目のデジタル画素データが容量Ｃd0に書き込まれる。
【００９７】
時刻ｔ25〜ｔ38では、次の水平ラインについて、時刻ｔ11〜ｔ24と同様の処理を行う。
【００９８】
図２３は蓄積容量部８２への書き込み動作の詳細を示すタイミング図であり、デジタル画素データの奇数ビットD5,D3,D1を蓄積容量部８２に書き込む例を示している。図２３の時刻ｔ41において、信号SEL1がハイレベルで、信号LOAD1,LOAD2がともにハイレベルになると、容量Ｃd5に記憶されているデータがリフレッシュ回路４４に伝送される。
【００９９】
その後、時刻ｔ42になると、信号ＲＥＦがハイレベルになり、リフレッシュ回路４４内の２つのインバータIV1,IV2がリング状に接続され、リフレッシュ回路４４は保持動作を行う。
【０１００】
その後、時刻ｔ43になると、信号POLAがハイレベルになり、リフレッシュ回路４４内のインバータＩＶ２の出力が蓄積容量部８２内の容量Ｃs3に書き込まれる（時刻ｔ43〜ｔ44）。
【０１０１】
その後、時刻ｔ46になると、信号LOAD1がハイレベルで、信号LOAD2がローレベルになり、今度はDRAM４３内の容量Ｃd3に記憶されているデータが蓄積容量部８２内の容量Ｃs2に記憶される（時刻ｔ48〜ｔ49）。
【０１０２】
その後、時刻ｔ51になると、信号LOAD1がローレベルで、信号LOAD2がハイレベルになり、今度はDRAM４３内の容量Ｃd1に記憶されているデータが蓄積容量部８２内の容量Ｃs1に記憶される（時刻ｔ53〜ｔ54）。
【０１０３】
以上の動作が終了して、所定期間（例えば８msec）が経過すると、今度はデジタル画素データの偶数ビットD4,D2,D0に対応するデータが蓄積容量部８２に書き込まれる。
【０１０４】
図２４は１フレーム分の蓄積容量部８２への書き込み処理の詳細を示すタイミング図である。図示のように、図２３と同様の処理が所定期間（８msecまたは４msec）を隔てて４回に分けて行われる。具体的には、デジタル画素データの奇数ビットD5,D3,D1に対応する正極性データが蓄積容量部８２に記憶され（時刻ｔ61〜ｔ62）、８msec経過後に、デジタル画素データの偶数ビットD4,D2,D0に対応する正極性データが蓄積容量部８２に記憶される（時刻ｔ63〜ｔ64）。その後、デジタル画素データの奇数ビットD5,D3,D1に対応する負極性データが蓄積容量部８２に記憶され（時刻ｔ65〜ｔ66）、８msec経過後に、デジタル画素データの偶数ビットD4,D2,D0に対応する負極性データが蓄積容量部８２に記憶される（時刻ｔ67〜ｔ68）。
【０１０５】
このように、第３の実施形態では、デジタル画素データを奇数ビットと偶数ビットに分けて、タイミングをずらして同じ蓄積容量部８２に記憶するようにしたため、蓄積容量部８２内の容量の数がDRAM４３内の容量の数の半分だけで済む。したがって、容量の数と第２の切替部８４内のアナログスイッチの数を削減できる。
【０１０６】
また、DRAM４３からリフレッシュ回路４４へのデータ伝送を切替制御する第１の切替部８３と、リフレッシュ回路４４から蓄積容量部８２へのデータ伝送を切替制御する第２の切替部８４とを共通の制御信号LOAD1,LOAD2で切替制御するようにしたため、配線数を削減できる。これらの効果により、本実施形態によれば、面積をそれほど増やさずに１画素あたりの面積階調のビット数を増やすことができ、高階調表示が実現できる。
【０１０７】
上述した第３の実施形態の説明では、デジタル画素データに基づく表示を行う例を説明したが、図１９の回路を用いれば、アナログ階調電圧に基づく表示も可能である。この場合のタイミング図は図２５のようになる。
【０１０８】
図２５の場合、信号線に供給されるアナログ階調電圧を直接、蓄積容量部８２に書き込む。すなわち、DRAM４３と第１の切替部８３は使用しない。
【０１０９】
図２５の時刻ｔ71〜ｔ78の間に１水平ライン分の表示が行われ、時刻ｔ79〜ｔ80の間に次の水平ライン分の表示が行われる。
【０１１０】
以下では、時刻ｔ71〜ｔ78の表示動作を詳しく説明する。まず、時刻ｔ72〜ｔ73では、信号信号LOAD1,LOAD2がともにハイレベルになり、信号線から供給されたアナログ階調電圧に応じたデータが蓄積容量部８２内の容量Ｃs3に蓄積される。
【０１１１】
次に、時刻ｔ74〜ｔ75では、信号LOAD1ハイレベルで、信号LOAD2がローレベルになり、信号線から供給されたアナログ階調電圧に応じたデータが蓄積容量部８２内の容量Ｃs2に蓄積される。
【０１１２】
次に、時刻ｔ76〜ｔ77では、信号LOAD1ローレベルで、信号LOAD2がハイレベルになり、信号線から供給されたアナログ階調電圧に応じたデータが蓄積容量部８２内の容量Ｃs1に蓄積される。
【０１１３】
このように、アナログ書き込みを行う場合は、同じアナログ階調電圧に基づいて３つの容量Ｃs3，Ｃs2，Ｃs1への書き込みを行う。アナログ書き込みは、DRAM４３も第１の切替部８３も使用しないため、上述したデジタル書き込みよりも動作が単純であり、動画表示などのように高速に画面を切り替える必要がある場合に適している。
【０１１４】
本実施の形態では、時分割を２とし、画素部の分割を３とし、これら組み合わせにより、６ｂｉｔの階調表示を行う例を示したが、時分割の数と画素部の分割はこれに限定されない。例えば、時分割を３とし、画素部の分割を２とする別の例も可能である．その場合は、時分割を１６：４：１の比とし、画素部の分割を２：１とすればよい。要は、面積×時間の積が２ｎ（ｎ＝０，１，…，５）となればよいのである。
【０１１５】
本実施の形態では、２つの時分割の期間を８ｍｓｅｃおよび４mｓｅｃとしたが、時間の長さはこれに限定されない。６ｍｓｅｃおよび３ｍｓｅｃなどとすることも可能である。消費電力を低減するためにはできるだけこの時間を長くすることが有効だが、あまり長くしすぎると液晶への実効電圧が劣化することにより、フリッカ（表示のちらつき）が発生して視認性を損なう恐れがある。したがって、時間はフリッカが視認されない範囲でできるだけ長めに設定するのがよい。
【０１１６】
（第４の実施形態）
上述した第１〜第３の実施形態では、本発明を液晶表示装置に適用した例を説明したが、本発明は、ＥＬ（elctroluminescence）表示装置にも適用可能である。
【０１１７】
図２６は本発明に係る表示装置の第４の実施形態における信号線駆動回路内の１画素分の回路構成を示す回路図である。図２６の表示装置はＥＬ表示装置であり、デジタル画素データのビット数が６ビットで、各画素がＲＧＢの各色ごとに面積比16:4:1の３つの副表示ＥＬ発光部を有する例を示している。
【０１１８】
図２６のＥＬ表示装置は、図１９と同じ構成のDRAM４３、リフレッシュ回路４４、蓄積容量部８２、第１の切替部８３、第２の切替部８４およびデータ取込制御回路８６を備えている。
【０１１９】
ＥＬ表示装置では、極性反転駆動を行う必要はないため、極性反転回路は持たない。
【０１２０】
蓄積容量部８２のそれぞれには点灯制御ＴＦＴ８７のゲート端子が接続され、このＴＦＴ８７のドレイン端子にはＥＬ表示素子８８が接続され、ソース端子には電源線DVDDが接続されている。
【０１２１】
点灯制御ＴＦＴ８７がオン状態のときに、電源線DVDDがハイレベル電圧になると、ＥＬ表示素子８８は点灯する。電源線DVDDがハイレベル電圧であっても、点灯制御ＴＦＴ８７がオフ状態であればＥＬ表示素子８８は点灯しない。
【０１２２】
図２７は図２６のＥＬ表示装置の駆動タイミングを示す図である。図２１と対比すればわかるように、本実施形態は極性反転駆動を行わないため、図２１よりもタイミング制御が容易である。
【０１２３】
まず、時刻ｔ０〜ｔ１では、１フレーム分のデジタル画素データをDRAM４３に記憶する。その後、時刻ｔ１〜ｔ５では、DRAM４３に記憶されたデジタル画素データに基づく奇数ビットと偶数ビットに分けて順に蓄積容量部８２に記憶する。その後、時刻ｔ１〜ｔ５の処理を繰り返す。
【０１２４】
デジタル画素データの奇数ビットに基づいてＥＬ表示素子８８を駆動する期間（時刻ｔ２〜ｔ３＝８msec）は、偶数ビットに基づいてＥＬ表示素子８８を駆動する期間（時刻ｔ４〜ｔ５＝４msec）の２倍の長さであるため、時刻ｔ２〜ｔ３の面積×時間はそれぞれ１６×８、４×８、１×８になり、時刻ｔ４〜ｔ５の面積×時間はそれぞれ、１６×４、４×４、１×４になり、これら計６組の比は順に、32:8:2:16:4:1になる。これにより、２6＝６４階調表示が実現される。
【０１２５】
このように、本発明をＥＬ表示装置に適用した場合でも、デジタル画素データのビット数ｎの半分の数の蓄積容量部８２とＥＬ表示素子８８で２n階調表示が可能になり、画素の構成を簡易化できる。
【０１２６】
本実施の形態では、ＤＶＤＤがＨレベルとなる期間を８msecおよび４msecとしたが、この時間の長さはこれに限定されない。消費電力の観点からは、この時間の長さは長いほど低消費電力になると考えられる。
【０１２７】
一方、ＤＲＡＭのりフレッシュの観点からは、あまり時間を長くすると、一つのＤＲＡＭがリフレッシュされる時間間隔が長くなりすぎ、ＤＲＡＭの電圧レベルが劣化しすぎ、リフレッシュ回路で補正しきれないレベルに劣化してしまい正しい点灯制御ができなくなる恐れがある。ＤＲＡＭの電圧レベルの劣化は、切替えスイッチのリーク電流が小さいほど緩和される。点灯期間の長さはこれらの観点から最適化されるべきである。
【０１２８】
本実施の形態では、リフレッシュ回路として、２つのインバータをループ状に接続して構成するものを用いたが、リフレッシュ回路の構成はこれに限られない。第1に、ＤＲＡＭ４３の論理レベルを補正できること、第２に点灯制御ＴＦＴ８７に十分なオン・オフ電圧を供給できる構成であればよい。例えばＤＲＡＭ４３の論理レベル補正は０ボルトまたは５ボルトで行い、他方、前記蓄積容量への点灯制御電圧供給は、−２ボルトまたは８ボルトで行うようにしてもよい。この構成は図２６のリフレッシュ回路４４と切替え回路８４との間に任意の構成のレベルシフタを挿入配置すればよい。
【０１２９】
本実施の形態では、時分割を２とし、点灯部の分割を３とし、これら組み合わせにより、６ｂｉｔの階調表示を行う例を示したが、時分割の数と点灯部の分割はこれに限定されない。例えば、時分割を３とし、点灯部の分割を２とする別の例も可能である．その場合は、時分割を１６：４：１の比とし、点灯部の分割を２：１とすればよい。要は、面積×時間の積が２ｎ（ｎ＝０，１，…，５）となればよい。
【０１３０】
本実施の形態では、面積×時間の積が２ｎ（ｎ＝０，１，…，５）となるように説明したが、実際のＥＬ素子の特性によっては、人間の目の感じ方に対応させるため、２ｎから少しずれた値にするような補正も有効であると考えられる。面積、時間、ＤＶＤＤ電圧レベルを色に応じて少しずつ補正しても良い。
【０１３１】
以上の第１〜第４の実施形態に示したように構成された表示装置は、静止画を表示するために、１画面分のデータを各画素のメモリに書き込んだ後は、信号線駆動回路を停止することができ消費電力を大幅に節約できる。画素内での表示制御動作は、信号線駆動回路を動作させることに比べて、十分小さいからである。
【０１３２】
【発明の効果】
以上詳細に説明したように、本発明によれば、アナログ画素データに基づく信号線書き込みとデジタル画素データに基づく信号線書き込みとを切り替えて行えるようにし、かつ信号線にアナログ画素データを供給する場合の該データの並びとデジタル画素データを供給する場合の該データの並びとを互いに相違させるため、消費電力の低減が図れる。
【０１３３】
また、本発明によれば、デジタル画素データを２回に分けて蓄積容量部に記憶するようにしたため、蓄積容量部内の容量素子の数が画素記憶部内の容量素子の数の半分だけで済む。したがって、面積をそれほど増やさずに画素あたりの面積階調のビット数を増やすことができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の第１の実施形態である液晶表示装置の概略構成を示すブロック図。
【図２】画素アレイ部１内の１表示画素の詳細構成を示す回路図。
【図３】ラッチ回路１２とＤ／Ａ（ＤＡＣ）１３の詳細な接続関係を示す図。
【図４】アナログ書き込み時のタイミング図。
【図５】アナログ書き込み時の液晶表示装置の動作を説明する図。
【図６】アナログ書き込み時に信号線に供給される信号の種類を示す図。
【図７】デジタル書き込み時のタイミング図。
【図８】デジタル書き込み時の液晶表示装置の動作を説明する図。
【図９】デジタル書き込み時に信号線に供給される信号の種類を示す図。
【図１０】アナログ書き込みとデジタル書き込みでのデータの書き込み順序を比較した図。
【図１１】静止画表示時のタイミング図。
【図１２】静止画表示時の液晶表示装置の動作を説明する図。
【図１３】表示画面の一部の領域のみアナログ書き込みを行う場合のタイミング図。
【図１４】一部の領域のみアナログ書き込みを行う場合の液晶表示装置の動作を説明する図。
【図１５】本発明に係る表示装置の概略構成を示すブロック図。
【図１６】コモン電圧出力回路の詳細構成を示す回路図。
【図１７】第２の実施形態の液晶表示装置の断面構造を示す図。
【図１８】第２の実施形態におけるコモン電圧波形を示す図。
【図１９】本発明に係る表示装置の第３の実施形態における信号線駆動回路内の１画素分の回路構成を示す回路図。
【図２０】本発明に係る表示装置の第３の実施形態における１画素分の平面レイアウト図。
【図２１】本発明に係る表示装置の第３の実施形態における表示タイミング図。
【図２２】  DRAMへのデジタル画素データの書き込み処理を示す詳細タイミング図。
【図２３】蓄積容量部への書き込み動作の詳細を示すタイミング図。
【図２４】１フレーム分の蓄積容量部への書き込み処理の詳細を示すタイミング図。
【図２５】アナログ階調電圧に基づく表示を行う例を示すタイミング図。
【図２６】本発明に係る表示装置の第４の実施形態における信号線駆動回路内の１画素分の回路構成を示す回路図。
【図２７】図２６のＥＬ表示装置の駆動タイミングを示す図。
【図２８】対向電極および画素電極とメモリを構成するキャパシタ素子の両端電極との位置関係を概略的に示す図。
【図２９】キャパシタ素子の接地電極を他の電極よりも上方に配置した例を示す図。
【符号の説明】
１  画素アレイ部
２  信号線駆動回路
３  走査線駆動回路
１１  データサンプリング回路
１２  ラッチ回路
１３  Ｄ／Ａ
１４  アンプ
１５  セレクタ
１６  タイミング調整回路
１７  メモリコントローラ
２１  Ｙ−デコーダ
２２  ゲートドライバ
３１  入力部
３２  ルックアップテーブル（ＬＵＴ）
３３  メモリ制御部
３４  タイミング発生器
３５  アドレス発生器
３６  フレームメモリ
３７  バッファ
３８  データ出力部
３９  制御信号出力部
４１  画素ＴＦＴ
４２  副表示画素部
４３  DRAM４３
４４  リフレッシュ回路４４
４５  極性反転回路
４６  転送ＴＦＴ
４７  読み書き制御トランジスタ
４８  キャパシタ素子
５１  マルチプレクサ
６１  コモン電圧出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004014895.tif 000017
【図１７】
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【図１８】
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【図１９】
0004014895.tif 000020
【図２０】
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【図２１】
0004014895.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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