(57)【特許請求の範囲】
【請求項１】
パリティデータを発生して誤り訂正動作を行うようになった半導体メモリ装置において、
複数のサブセルアレイに分割されたメモリセルアレイと、
前記複数のサブセルアレイにそれぞれ接続された複数のセンスアンプ部と、
前記複数のセンスアンプ部にそれぞれ接続された複数の誤り訂正回路と、
前記複数の誤り訂正回路にそれぞれ接続された出力デコーダと、
ノーマルモードでは複数のアドレス信号が入力され、ページモードでは電源電圧が入力されるブロック選択回路とを備え、
前記ブロック選択回路は、前記ノーマルモードと前記ページモードとの選択が金属層による接続の変更によってなされ、前記ノーマルモードでは前記サブアレイのいずれか一つを選択し、前記ページモードでは前記複数のサブアレイの全てを選択すると共に、
前記ノーマルモードで動作する時には、前記選択されたサブアレイに対応する一つのセンスアンプ部が選択されて、これに対応する一つの誤り訂正回路が動作し、前記ページモードで動作する時には、前記複数のセンスアンプ部とこれらに対応する誤り訂正回路とが全部動作するように構成されたことを特徴とする半導体メモリ装置。
【請求項２】
前記出力デコーダのデータアクセス動作を制御するプリデコーダを更に備える請求項１または請求項２に記載の半導体メモリ装置。
【請求項３】
信号伝送のための金属層を有し、パリティデータを発生して誤り訂正動作を行うように構成された半導体メモリ装置において、
複数のサブセルアレイに分割されたメモリセルアレイと、
前記複数のサブセルアレイの選択を行うブロック選択回路と、
各サブセルアレイにそれぞれ接続された複数のセンスアンプ部と、
各センスアンプ部からの出力信号をラッチする複数のラッチ回路と、
前記複数のラッチ回路に接続された多重誤り訂正回路と、
前記多重誤り訂正回路に接続された出力デコーダと、
前記出力デコーダからの出力信号を入力とする出力バッファとを備え、
前記ブロック選択回路の入力端に入力信号を伝える金属層の連結状態を変更して入力信号を切り換えることでブロック選択回路の出力信号の状態が変化し、それによりノーマルモードとページモードとの動作モードの変更が可能に構成されており、
ノーマルモードでは、前記複数のサブセルアレイのうちいずれか一つと、これに対応する一つのセンスアンプ部が選択されて、これに対応する一つの多重誤り訂正回路が動作し、
ページモードでは、前記複数のサブセルアレイ全てと、これらに対応する前記センスアンプ部全てが選択されて、これらに対応する前記多重誤り訂正回路全てが動作することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は誤り訂正回路（Error Check and Correction circuit：ＥＣＣ）を内蔵する半導体メモリ装置に関し、特に多数個に分割されたメモリセルアレイを有する場合に誤り訂正回路を内蔵する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化につれて、工程上の問題と電気的なストレスによって発生するビット性欠陥（bit failure ）又はシンドロームビット（Syndrome bits;不良ビット）は、製品の歩留りや信頼性に重大な悪影響を及ぼすようになっている。特に、高信頼性の要求される不揮発性メモリ製品であるＥＥＰＲＯＭやマスクＲＯＭのようなメモリ装置では、誤り訂正回路の使用が一般的になってきている。この誤り訂正回路の使用は、パリティセル（parity cell ）の追加によるチップの大きさの増大、訂正回路による動作速度の低下等の短所を伴うものの、信頼性及び歩留りの向上に対する効果が大きいため、ＥＥＰＲＯＭやマスクＲＯＭ等に適用されている。特に、読出専用の高集積メモリ装置の場合には冗長回路を適用しにくいので、歩留り及び信頼性の向上のために誤り訂正回路の内蔵は必須的である。
【０００３】
誤り訂正回路の基本的な動作は、入力動作時の入力データによりパリティデータを発生させ、入力データ及びパリティビットを共に貯蔵した後、データの出力時に１バイト又は１ワードに該当するメモリセルに貯蔵された前記入力データとパリティデータとを比較して検出された誤りを訂正するものである。即ち、パリティデータは入力データによって生じた情報である。
【０００４】
参考として、１バイト又は１ワードに該当するデータのビット数に応じて必要なパリティデータのビット数はハミングコード（Hamming code）により決定され、これは次の式によって求められる。
２k ≧ｍ＋ｋ＋１
ここで、ｍは入力データのビット数で、ｋはパリティデータのビット数である。この式によると、入力データのビット数が８個の場合はパリティデータのビット数が４個で、入力データのビット数が１６個の場合はパリティデータのビット数が５個となる。
【０００５】
これに関連して、従来の誤り訂正回路を内蔵する半導体メモリ装置のブロック図を図６に示す。同図は１２８ビットの誤り訂正回路を使用する場合を例にあげたもので、このときパリティデータのビット数は８個である。その構成は、メモリセルアレイ１０Ａと、メモリセルアレイ１０Ａのデータを感知するセンスアンプ部２０Ａと、センスアンプ部２０Ａの出力信号を一時ラッチするセンスアンプ部出力ラッチ部３０Ａと、センスアンプ部出力ラッチ部３０Ａを通過する１２８ビットのデータのうちのシンドロームビットを、８ビットのパリティビットによって訂正する誤り訂正回路４０Ａと、誤り訂正回路４０Ａの１２８ビットの出力を３個のアドレスにより生じる８ビットのプリデコーディング信号ＳＡＤ０〜ＳＡＤ７を用いて１６ビットずつ順次出力可能にする出力デコーダ５０Ａと、アドレス信号Ａｉ、バーＡｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡｋを入力としてプリデコーディング信号ＳＡＤ０〜ＳＡＤ７を出力デコーダ５０Ａに供給するプリデコーダ８０Ａと、出力デコーダ５０Ａにより１６ビットずつに分けられた出力をメモリ装置の外部に出力する出力バッファ６０Ａと、および出力パッド７０Ａからなる。
【０００６】
貯蔵されたデータの読出し時には、センスアンプ部２０Ａの出力をセンスアンプ部出力ラッチ部３０Ａでラッチした後、誤り訂正回路４０Ａを経てから、アドレスによって決定されるプリデコーディング信号ＳＡＤ０〜ＳＡＤ７により、出力デコーダ５０Ａと出力バッファ６０Ａを介して１６ビットずつデータを順次出力するので、データアクセスの速度を高速とすることができる（このような高速のデータアクセスモードをページモードという）。
【０００７】
しかし、ページモードでなくノーマルモードではセンスアンプ部２０Ａを構成する１３６個のセンスアンプと誤り訂正回路４０Ａが無駄に全部同時に動作するので電力消費が増加する。したがって、ページモードとノーマルモードのそれぞれに対応して適切な電力消費となるように、モード設定に応じて回路の動作を変更させるのが望しいが、図６のような従来の構造では不可能であった。
【０００８】
【発明が解決しようとする課題】
したがって本発明の目的は、ノーマルモード時に消耗する電力を減少させられるような誤り訂正回路を内蔵した半導体メモリ装置を提供することにある。
本発明の他の目的は、ノーマルモードとページモードに応じて簡単な方法で回路の動作を変更することができる誤り訂正回路を内蔵した半導体メモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本発明は、パリティデータを発生して誤り訂正動作を行うようになった半導体メモリ装置において、複数のサブセルアレイに分割されたメモリセルアレイと、前記複数のサブセルアレイにそれぞれ接続された複数のセンスアンプ部と、前記複数のセンスアンプ部にそれぞれ接続された複数の誤り訂正回路と、前記複数の誤り訂正回路にそれぞれ接続された出力デコーダと、ノーマルモードでは複数のアドレス信号が入力され、ページモードでは電源電圧が入力されるブロック選択回路とを備え、前記ブロック選択回路は、前記ノーマルモードと前記ページモードとの選択が金属層による接続の変更によってなされ、前記ノーマルモードでは前記サブアレイのいずれか一つを選択し、前記ページモードでは前記複数のサブアレイの全てを選択すると共に、前記ノーマルモードで動作する時には、前記選択されたサブアレイに対応する一つのセンスアンプ部が選択されて、これに対応する一つの誤り訂正回路が動作し、前記ページモードで動作する時には、前記複数のセンスアンプ部とこれらに対応する誤り訂正回路とが全部動作するように構成されたことを特徴とする。
又、信号伝送のための金属層を有し、パリティデータを発生して誤り訂正動作を行うように構成された半導体メモリ装置において、複数のサブセルアレイに分割されたメモリセルアレイと、前記複数のサブセルアレイの選択を行うブロック選択回路と、各サブセルアレイにそれぞれ接続された複数のセンスアンプ部と、各センスアンプ部からの出力信号をラッチする複数のラッチ回路と、前記複数のラッチ回路に接続された多重誤り訂正回路と、前記多重誤り訂正回路に接続された出力デコーダと、前記出力デコーダからの出力信号を入力とする出力バッファとを備え、前記ブロック選択回路の入力端に入力信号を伝える金属層の連結状態を変更して入力信号を切り換えることでブロック選択回路の出力信号の状態が変化し、それによりノーマルモードとページモードとの動作モードの変更が可能に構成されており、ノーマルモードでは、前記複数のサブセルアレイのうちいずれか一つと、これに対応する一つのセンスアンプ部が選択されて、これに対応する一つの多重誤り訂正回路が動作し、ページモードでは、前記複数のサブセルアレイ全てと、これらに対応する前記センスアンプ部全てが選択されて、これらに対応する前記多重誤り訂正回路全てが動作することを特徴とする。
【００１０】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。
本発明による多重誤り訂正回路を内蔵した半導体メモリ装置がノーマルモードで動作する場合とページモードで動作する場合の例をそれぞれ図１及び図５に示す。
【００１１】
図１のノーマルモードの場合において、ノーマルセルとパリティセルを含み４個に分割配置されるサブセルアレイ１００Ａ、１００Ｂ、１００Ｃ、１００Ｄと、これらサブセルアレイ１００Ａ〜１００Ｄのビット線にそれぞれ接続され、各々がノーマルセンスアンプ及びパリティセンスアンプを有する４個のセンスアンプ部１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄと、これらセンスアンプ部１１０Ａ〜１１０Ｄの出力信号をそれぞれ一時ラッチする４個のラッチ部１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄと、ラッチ部１２０Ａ〜１２０Ｄにそれぞれ接続されてシンドロームビットを検索し訂正する４個の誤り訂正回路１３０Ａ、１３０Ｂ、１３０Ｃ、１３０Ｄと、これら誤り訂正回路１３０Ａ〜１３０Ｄにそれぞれ接続される出力デコーダ１４０Ａ、１４０Ｂ、１４０Ｃ、１４０Ｄと、これら出力デコーダ１４０Ａ〜１４０Ｄの出力信号が入力される出力バッファ１６０と、及び出力パッド１７０とから構成される。
【００１２】
さらに、所定のアドレス信号Ａｉ、バーＡｉ及びＡｊ、バーＡｊを入力として、サブセルアレイ１００Ａ〜１００Ｄをそれぞれ選択するためのブロック選択信号Ｂ０〜Ｂ３を発生するブロック選択回路１５０と、ブロック選択信号Ｂ０〜Ｂ３を入力としてセンスアンプ部１１０Ａ〜１１０Ｄをそれぞれ選択するセンスアンプ部選択信号φＳＡ０〜φＳＡ３を発生するセンスアンプ部選択回路１５０Ａと、アドレス信号Ａｉ、バーＡｉ、Ａｊ、バーＡｊ及びＡｋ、バーＡｋを入力としてプリデコーディング信号ＳＡＤ０〜ＳＡＤ７を発生し、これらを出力デコーダ１４０Ａ〜１４０Ｄに供給することにより、３２ビットの誤り訂正回路１３０Ａ〜１３０Ｄの出力をそれぞれ１６ビットずつに分割し、各出力デコーダが出力バッファ１６０に伝送するようにするためのプリデコーダ１４０とを有する。
【００１３】
図２に示すように、ブロック選択回路１５０は、アドレス信号Ａｉ、バーＡｉ、Ａｊ、バーＡｊを入力として、４個のサブセルアレイ１００Ａ〜１００Ｄを選択するための４個のブロック選択信号Ｂ０〜Ｂ３を発生するＮＡＮＤゲートＮＤ５０〜ＮＤ５３及びインバータＩ５０〜Ｉ５３から構成される。図３に示すように、センスアンプ部選択回路１５０Ａは、ブロック選択回路１５０から入力されるブロック選択信号Ｂ０〜Ｂ３を入力としてセンスアンプ部選択信号φＳＡ０〜φＳＡ３を発生するインバータＩ６１〜Ｉ６８で構成される。図４に示すように、プリデコーダ１４０は、アドレス信号Ａｉ、バーＡｉ、Ａｊ、バーＡｊ、及びＡｋ、バーＡｋを入力としてプリデコーディング信号ＳＡＤ０〜ＳＡＤ７を発生するＮＡＮＤゲートＮＤ７１〜ＮＤ７８及びインバータＩ７１〜Ｉ７８とから構成される。
【００１４】
上記構成において、センスアンプ部１１０Ａ〜１１０Ｄ、ラッチ部１２０Ａ〜１２０Ｄ、誤り訂正回路１３０Ａ〜１３０Ｄ及び出力デコーダ１４０Ａ〜１４０Ｄは、４個のサブセルアレイ１００Ａ〜１００Ｄに分割配置したことに伴いそれぞれ４個ずつ備えられ、サブセルアレイの数と対応して同数となっている。なお、センスアンプ部１１０Ａ〜１１０Ｄ及び誤り訂正回路１３０Ａ〜１３０Ｄにおいて各ブロック当り３８個のセンスアンプが必要な理由は、３２ビットのノーマルデータ用のセンスアンプと６ビットのパリティデータ用のセンスアンプを使うためである。この６個のパリティデータは、３２ビットのノーマルデータに含まれる唯一つのビット欠陥を救済するために使う。
【００１５】
図１の本実施例の構成上の特徴は、電流消費の減少及び動作速度改善のためにメモリセルアレイを４個のサブセルアレイに分け、ビット性欠陥を救済するために誤り訂正回路を各サブセルアレイ毎に備え多重誤り訂正回路としたところにある。つまり、４個のサブセルアレイ１００Ａ〜１００Ｄは相互に独立的に動作し、誤り訂正回路１３０Ａ〜１３０Ｄが各サブセルアレイ１００Ａ〜１００Ｄにそれぞれ備えられているので、一つのサブセルアレイの誤り訂正回路は他のサブセルアレイのセンスアンプ部の影響を受けないようになっている。すなわち、図６の従来の回路で使われた１２８個のセンスアンプ（ノーマル）の出力を受ける誤り訂正回路２０Ａの代りに、サブセルアレイ１個当り３２個のセンスアンプ（ノーマル）の出力を受けて処理する３２ビットの誤り訂正回路１３０Ａ〜１３０Ｄを４個備えてなっている。
【００１６】
そして、図２に示すように、ブロック選択回路１５０は、サブセルアレイが４個に分けられて配置されているので、２組のアドレス信号Ａｉ、バーＡｉ及びＡｊ、バーＡｊを受け、ＮＡＮＤゲートＮＤ５０〜ＮＤ５３とインバータＩ５０〜Ｉ５３を介して４個のブロック選択信号Ｂ０〜Ｂ３を発生するようになっている。
【００１７】
本実施例のノーマルモードの場合における動作の流れは次の通りである。データの出力動作時、サブセルアレイ１００Ａ〜１００Ｄのうち、例えばサブセルアレイ１００Ａから出力されるデータの中でノーマルデータはセンスアンプ部１１０Ａ内のノーマルセンスアンプで感知され、パリティデータはパリティセンスアンプで感知される。そして、このノーマルデータ及びパリティデータはラッチ部１２０Ａでラッチされる。次に、これらのデータは誤り訂正回路１３０Ａへ送られ、もしもシンドロームビットが発見された場合には誤り訂正回路１３０Ａで訂正される。その後、このデータは出力デコーダ１４０Ａでデコーディングされ、出力バッファ１６０を経てチップの外部に出力される。
【００１８】
ここで、サブセルアレイ１００Ａが選択されてセンスアンプ部１１０Ａ、ラッチ部１２０Ａ、誤り訂正回路１３０Ａ、及び出力デコーダ１４０Ａが動作される時、選択されないサブセルアレイ１００Ｂ、１００Ｃ、１００Ｄ、センスアンプ部１１０Ｂ、１１０Ｃ、１１０Ｄ、ラッチ部１２０Ｂ、１２０Ｃ、１２０Ｄ、誤り訂正回路１３０Ｂ、１３０Ｃ、１３０Ｄ、及び出力デコーダ１４０Ｂ、１４０Ｃ、１４０Ｄはディスエーブル状態にあるので、電流消費が従来の回路に比べて顕著に減少することが分る。
【００１９】
図５は、本実施例の半導体メモリ装置がページモードで動作する場合を示す図である。同図において、ブロック選択回路１５０の入力は図１のノーマルモードの場合のようにアドレス信号Ａｉ、バーＡｉ及びＡｊ、バーＡｊに接続されず、電源電圧Ｖｃｃに接続される。このような接続の転換は半導体メモリ装置の上層部に形成される金属層の変更によって可能である。すなわち、ブロック選択回路１５０の入力端を金属層を通じて電源電圧Ｖｃｃに連結すればよい。すると、ブロック選択回路１５０の入力が論理“ハイ”のＣＭＯＳ論理レベルである電源電圧Ｖｃｃに接続されるので、ブロック選択信号Ｂ０〜Ｂ３が全て活性化され、図５の全てのサブセルアレイ１００Ａ〜１００Ｄが選択されることになる。
【００２０】
また、図３のセンスアンプ部選択回路１５０Ａに入力されるブロック選択信号Ｂ０〜Ｂ３が全部活性化されているので、信号φＳＡ０〜ＳＡ３も全部活性化され、全てのセンスアンプ部１１０Ａ〜１１０Ｄを駆動させる。そして、誤り訂正回路１３０Ａ〜１３０Ｄを介して誤り訂正された各３２ビットのデータは出力デコーダ１４０Ａ〜１４０Ｄに供給され、それぞれの出力デコーダ１４０Ａ〜１４０Ｄはプリデコーディング信号ＳＡＤ０〜ＳＡＤ７により１６ビットずつデータを順に出力バッファ１６０に伝送することにより、ページモードでの誤り訂正動作が行われる。
【００２１】
【発明の効果】
上述したように本発明は、誤り訂正回路を内蔵する半導体メモリ装置でのノーマルモード時に消耗する無駄な電力消費を減少させ、簡単な方法で金属層への連結状態を変更してノーマルモードとページモードに対応した動作モードに変更できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例による多重誤り訂正回路を内蔵する半導体メモリ装置のブロック図（ノーマルモード動作時）。
【図２】図１の回路のブロック選択回路の一例を示す回路図。
【図３】図１の回路のセンスアンプ部選択回路の一例を示す回路図。
【図４】図１の回路のプリデコーダの一例を示す回路図。
【図５】本発明の他の実施例による多重誤り訂正回路を内蔵する半導体メモリ装置のブロック図（ページモード動作時）。
【図６】従来の誤り訂正回路を内蔵する半導体メモリ装置のブロック図。
【符合の説明】
１００Ａ〜１００Ｄ  サブセルアレイ
１１０Ａ〜１１０Ｄ  センスアンプ部
１２０Ａ〜１２０Ｄ  ラッチ部
１３０Ａ〜１３０Ｄ  誤り訂正回路
１４０Ａ〜１４０Ｄ  出力デコーダ
１４０  プリデコーダ
１５０  ブロック選択回路
１５０Ａ  センスアンプ部選択回路
１６０  出力バッファ
１７０  出力パッド
Ａｉ、バーＡｉ  アドレス信号
Ａｊ、バーＡｊ  アドレス信号
Ａｋ、バーＡｋ  アドレス信号
Ｂ０〜Ｂ３  ブロック選択信号
φＳＡ０〜φＳＡ３  センスアンプ部選択信号
ＳＡＤ０〜ＳＡＤ７  プリデコーディング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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