(57)【特許請求の範囲】
【請求項１】
少なくとも基板の表面が第１の導電体層とされ、該第１の導電体層上に第１の誘電体層が設けられ、該第１の誘電体層上に配線が形成され、該配線を覆って第２の誘電体層が設けられ、該第２の誘電体層の前記配線の周囲の少なくとも一部の表面に前記第１の導電体層と電気的に接続され得る第２の導電体層が設けられてなる配線構造において、前記配線に高周波用ＦＥＴが接続され、該高周波用ＦＥＴも前記第２の誘電体層により被覆され、該第２の誘電体層の前記高周波用ＦＥＴの周囲に少なくとも一部に前記第１の導電体層と電気的に接続され得る第２の導電体層が設けられてなる配線構造。
【請求項２】
前記配線の前記高周波用ＦＥＴとの接続部に整合回路が設けられてなる請求項１記載の配線構造。
【請求項３】
基板上の第１の導電体層上に第１の誘電体層を成膜し、該第１の誘電体層上に金属膜を成膜してからパターニングすることにより配線を形成し、該配線に高周波用ＦＥＴを接続し、前記配線及び高周波用ＦＥＴ上に第２の誘電体層を成膜し、前記配線及び高周波用ＦＥＴの周囲を被覆するように前記第２の誘電体層をパターニングし、該パターニングされた第２の誘電体層の前記配線及び高周波用ＦＥＴを被覆する部分の表面に第１の導電体層に電気的に接続され得るよう第２の導電体層を成膜する配線の製法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロ波回路の伝送線路、高速パルス回路の素子間配線やバスラインなどに用いる配線の構造およびその配線の製法に関する。さらに詳しくは、高速デジタル伝送配線や高密度配線の電磁界結合をなくして、回路特性の劣化や伝送信号の混信などによる誤信号の発生を防止することができる配線構造およびその配線の製法に関する。
【０００２】
【従来の技術】
従来の小形化されるマイクロ波回路は、たとえば図８に平面図および断面図が示されるように、アルミナ、石英、サファイア、テフロン（登録商標）などの低損失の誘電体基板５１の表面側に、銅膜や、アルミニウム膜などからなるストリップライン５２で回路が形成され、そのストリップライン５２間に高周波用ＦＥＴなどの回路素子５３がハンダ付けなどにより接続されることにより形成されている。そして、誘電体基板５１の裏面側には銅膜などからなる接地導体５４が設けられることにより、小形化されたマイクロ波回路が形成されている。マイクロ波帯では、このストリップラインの幅や長さなどで、その回路定数が大きく変動し、所定の回路が形成されるようにストリップラインが形成されている。このマイクロ波回路が形成された誘電体基板５１は、通常その接地導体５４が接地されるように図示しない導電性材料からなる筐体に収納され、筐体に設けられたコネクタなどにその端子が接続されて外部の回路とコネクタを介して接続される構造になっている。そして、筐体の上面にも導電性材料からなる蓋が設けられて、マイクロ波回路自体は外部からの電磁波などにより影響を受けないようにされている。
【０００３】
また、最近ではＧａＡｓなどの半導体基板にＦＥＴなどのマイクロ波素子が形成されて、半導体基板の表面に伝送線路が形成されるモノリシック型のマイクロ波回路も形成されて、さらなる小形化が行われている。
【０００４】
一方、従来の高速パルス回路では、一般の電子回路配線に用いられるプリント基板の配線がそのまま使用されている。また、高速デジタル用の大規模集積回路（ＬＳＩ）では、半導体基板に回路素子が高集積化されてその表面の絶縁膜上に個々の回路素子と接続する配線やバスラインなどの配線が設けられている。
【０００５】
【発明が解決しようとする課題】
従来のマイクロ波回路では、筐体によりシールドされて外部からの電磁波の遮断が行われると共に、隣接する伝送線路間の電磁界結合も筐体により遮断できるように、伝送線路間の距離を保持して形成されている。また、高速デジタル用のパルス回路やＬＳＩでは、通常の配線が使用されている。しかし、近年の電子機器の軽薄短小化に伴い、隣接する配線（伝送線路）間の間隔も狭くなってきており、隣接する配線間で電磁界結合が生じやすくなっている。マイクロ波回路で隣接する配線間に電磁界結合が生じると、寄生発振が発生したり、周波数特性が劣化して、目的とする機能を実現できなくなるという問題があり、また、高速パルス回路でも、隣接する配線間で結合して、混信したり誤信号が生じるという問題がある。
【０００６】
前述のように、電子機器の軽薄短小化に伴い、電子部品も高密度化が要求され、隣接する配線間の間隔も一層狭くすることが要求されていているが、マイクロ波帯や高速度の信号伝達回路では、その配線間の距離があまり近付くと隣接する配線間で相互作用をして、安定したマイクロ波特性が得られなかったり、正確な信号の伝送を行うことができず、信頼性が低下すると共に、さらなる小形化に限界があるという問題がある。
【０００７】
本発明はこのような問題を解決するためになされたもので、隣接する配線（伝送線路）間の距離が小さくなっても、相互作用をして回路特性や伝送特性を劣化させたり、誤信号を生じさせないような配線構造およびその配線の製法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明による配線構造は、少なくとも基板の表面が第１の導電体層とされ、該第１の導電体層上に第１の誘電体層が設けられ、該第１の誘電体層上に配線が形成され、該配線を覆って第２の誘電体層が設けられ、該第２の誘電体層の前記配線の周囲の少なくとも一部の表面に前記第１の導電体層と電気的に接続され得る第２の導電体層が設けられている。
【０００９】
ここに配線とは素子間の接続用配線、信号伝送用や回路の一部を構成する伝送線路などを意味する。また、第２の導電体層が第１の導電体層と電気的に接続され得るとは、直接第１の導電体層と接触するように第２の導電体層が設けられたり、直接接触しなくても、別途導電性部材により両者が接続される場合を意味する。
【００１０】
この構造にすることにより、非常に薄い誘電体層と導電体層により配線がシールドされるため、非常に狭い間隔で配線が設けられながら配線間の相互作用を防止することができる。その結果、設計値通りのマイクロ波回路を狭い面積に形成することができ、また、高速デジタル用のＬＳＩなどにおいても、配線密度を上げることができ、一層の高集積化を行うことができる。
【００１１】
前記配線に高周波用ＦＥＴが接続され、該高周波用ＦＥＴも前記第２の誘電体層により被覆され、該第２の誘電体層の前記高周波用ＦＥＴの周囲の少なくとも一部に前記第１の導電体層と電気的に接続され得る第２の導電体層が設けられることにより、マイクロ波回路などを高密度に形成することができる。この場合、前記配線の高周波用ＦＥＴとの接続部に整合回路が設けられることにより、配線と高周波用ＦＥＴとの間のインピーダンスを調整することができる。
【００１４】
本発明の配線の製法は、基板上の第１の導電体層上に第１の誘電体層を成膜し、該第１の誘電体層上に金属膜を成膜してからパターニングすることにより配線を形成し、該配線に高周波用ＦＥＴを接続し、前記配線及び高周波用ＦＥＴ上に第２の誘電体層を成膜し、前記配線及び高周波用ＦＥＴの周囲を被覆するように前記第２の誘電体層をパターニングし、該パターニングされた第２の誘電体層の前記配線及び高周波用ＦＥＴを被覆する部分の表面に第１の導電体層に電気的に接続され得るよう第２の導電体層を成膜することを特徴とする。
【００１６】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の配線構造およびその配線の製法について説明をする。
【００１７】
本発明による配線構造は、図１にその一実施形態の断面説明図が示されるように、少なくとも表面が導電体層とされる基板１の第１の導電体層２上に第１の誘電体層３が設けられている。そして、第１の誘電体層３上に配線４が形成され、その配線４を覆って第２の誘電体層５が設けられ、その第２の誘電体層５の配線の周囲の少なくとも一部の表面に、第１の導電体層２と電気的に接続され得る第２の導電体層６が設けられている。
【００１８】
第１の導電体層２は、基板全体が金属板などの導電体と一体で形成されたり、アルミナなどのセラミックス、石英、サファイア、テフロン（登録商標）などからなる絶縁性基板１の表面に導電膜が設けられたり、また、半導体基板の表面に絶縁膜などが設けられてその表面に導電膜が設けられる構造などにより構成される。金属板として用いられる場合は、０.１〜０.５ｍｍ程度の厚さの４２アロイ、コバールなどが用いられる。絶縁性基板や半導体基板などの表面に設けられる場合は、機械的強度は必要がなくなり、０.５〜１μｍ程度の厚さの金、アルミニウムなどが、粉末の塗布および焼成、遠心分離法による堆積および焼成などにより設けられる。もちろん後述するスパッタリングや真空蒸着法により設けられてもよい。半導体基板としては、マイクロ波回路などに適したＧａＡｓなどの化合物半導体や、ＬＳＩに適したシリコン半導体などが用いられる。図１に示される例では４２アロイの金属製の基板１が用いられ、その表面がＡｕメッキされて第１の導電体層２を構成している。
【００１９】
第１および第２の誘電体層３、５は、配線４を第１および第２の導電体層３、６から絶縁するもので、２〜１０μｍ程度の厚さに設けられ、たとえばポリイミド樹脂、Ａｌ2 Ｏ3 、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、チタン酸バリウムなどを、スピンコート、ＣＶＤ法、スパッタリング法、蒸着法、ゾルゲル法などにより成膜することができる。
【００２０】
配線４は、信号の伝送線路として、または回路定数として構成されるもので、その用途によって材料や厚さなどが異なるが、一般的には電気伝導率の大きい銅、アルミニウム、ニッケルなどが真空蒸着法、スパッタリング法、メタルＣＶＤ法などにより成膜してからホトリソグラフィ（写真食刻）技術によりパターニングすることにより形成される。さらに低抵抗の配線を形成する場合には、超伝導材料を用いて配線４を形成することにより、とくに後述する半導体基板に高密度の伝送用配線が形成される場合に、ＩＣチップごと冷却することにより、配線抵抗をなくした伝送線路を形成することができる。超伝導材料としては、Ｎｂ-Ｚｒ、Ｎｂ-Ｔｉ、Ｖ-Ｔｉなどを挙げることができる。この中でもとくにＮｂ-Ｔｉが細線加工が容易なため好ましい。なお、銅のようにエッチングしにくい材料の場合は、配線を形成しない部分にレジスト膜を設けておいて、成膜後にレジスト膜と共に不要部分の除去をするリフトオフ法によって設けることもできる。第２の導電体層６も、配線４と同様に真空蒸着法とかスパッタリング法などにより０.５〜２μｍ程度の厚さに形成されるもので、たとえば銅、アルミニウム、ニッケルなどが用いられる。
【００２１】
図１において、７は高周波用ＦＥＴからなる回路素子で、第１の導電体層２上に接着剤などによりマウントされて、その電極が配線４と金線などのワイヤ８により接続されることにより、所望のマイクロ波回路が形成されている。図１に示される例では、この回路素子７およびワイヤの部分も第２の誘電体層５により被覆されて、回路素子７の周囲の第２の誘電体層５の表面にも第２の導電体層６が設けられる構造になっている。また、この回路の端子電極９が他の回路と接続できるように設けられている。また、この回路素子７と配線４との接続部は、図１には図示されていないが、たとえば図２に示されるように、整合回路１０を介して接続されている。この整合回路１０のインピーダンスの設定については後述する。
【００２２】
つぎに、図１に示される構造の配線の製法について、図３の工程図を参照しながら説明をする。
【００２３】
まず、図３（ａ）に示されるように、たとえば４２アロイからなる０.５ｍｍ程度の厚さの金属板１の表面に金メッキが施された表面（第１の導電体層２）にＦＥＴからなる回路素子７を接着剤により取り付ける。
【００２４】
つぎに、図３（ｂ）に示されるように、回路素子７が設けられた第１の導電体層２の表面の全面に、たとえばポリイミド樹脂をスピンコートして乾燥させることにより、第１の誘電体層３を形成する。この第１の誘電体層３の厚さは、後述するように配線の線路インピーダンスＺ0 および波長λg が回路特性を満たすような寸法（第１および第２の誘電体層３、５の合計の厚さｂ（図４参照））に設定される。引き続き、たとえばＡｌなどの金属をたとえばスパッタリング法により成膜し、パターニングすることにより配線４のパターンを形成する。この配線４の厚さｔ（図４参照）および幅ｗ（図４参照）も前述の回路特性を満たすように設定される。また、この配線４が回路素子７と接続される部分は、図２に示されるように、回路素子７のインピーダンスＺa と整合させる整合回路１０が形成されるようにパターニングされる。
【００２５】
つぎに、図３（ｃ）に示されるように、回路素子７部分の第１の誘電体層３を発煙硝酸液などによりエッチングして除去する。そして、回路素子７の電極端子と配線４との間、および接地が必要な場合は回路素子７のアース端子と第１の導電体層２との間にワイヤ８をボンディングする。
【００２６】
その後、図３（ｄ）に示されるように、再度全面にたとえばポリイミド樹脂をスピンコートして乾燥させることにより、第２の誘電体層５を前述の第１の誘電体層３との合計でｂの厚さになるように成膜する。この際、回路素子７およびワイヤ８が被覆されるように第２の誘電体層５が成膜される。
【００２７】
そして、図３（ｅ）に示されるように、配線４の周囲に一定の厚さで第２の誘電体層５が残存するように第２および第１の誘電体層５、３をエッチングする。
【００２８】
その後、全面にＡｌなどの金属をたとえばスパッタリングにより成膜し、エッチングにより端子電極９を露出させる。その結果、図１に示される構造の配線構造が得られる。
【００２９】
つぎに、前述の第１および第２の誘電体層３、５の厚さｂ、配線４の厚さｔおよび幅ｗの設定について図４を参照しながら説明をする。本発明のように、第１の導電体層２上に誘電体を介して配線４が設けられ、その配線の周囲の少なくとも一部が第２の導電体層６で覆われる構造、すなわち図４（ａ）〜（ｃ）にそれぞれ示されるように、配線４の周囲の対向する２面、３面、または全面が接地される第２の導電体層６により囲まれた配線４の線路インピーダンスＺ0 および波長λg は下式で算出できる。ここで、εr は誘電体の比誘電率、ｃは光速、ｆは周波数をそれぞれ示す。
【００３０】
【数１】
0003908860.tif 000002
【００３１】
配線パターンのインピーダンスに５０Ωを採用すると、ポリイミド樹脂の比誘電率は４.７であるため、前述の各寸法を、たとえばｗ＝８μｍ、ｔ＝１μｍ、ｂ＝１０μｍとすることができる。また、図２に示されるように、回路素子７と配線４とのインピーダンス整合をするための整合回路１０は、回路素子７側のインピーダンスをＺa 、配線４のインピーダンスをＺ0 としたとき、長さλg ／４のパターンが挿入されており、その挿入部分のインピーダンスＺb は、
Ｚb ＝（Ｚ0 ・Ｚa ）1/2 
となるように設定されている。そのため、たとえば９.４ＧＨｚで素子側のインピーダンスが１５０Ωとすると、配線のインピーダンスが５０Ωであるため、インピーダンスは８８.６Ωで、長さλg ／４は、
λg ／４＝（３００／９.４）／｛４・（４.７）1/2 ｝＝３.６８ｍｍ
となり、このパターンを挿入すればよいことになる。なお、インピーダンスが８８.６Ωの配線パターンは、たとえばｗ＝４.５μｍ、ｔ＝１μｍ、ｂ＝１０μｍとなる。
【００３２】
本発明の配線構造によれば、配線の周囲の少なくとも対向する２面が接地された導電体層により被覆されているため、シールド構造になる。そのため、配線（伝送線路）から輻射される電磁界は配線近傍の空間内に閉じ込められ、隣接する配線への影響がなくなる。一方、その配線のインピーダンスや波長は、前述のように、配線の幅、厚さ、誘電体層の厚さなどにより所望の定数になるように設定される。しかも、この誘電体層や導電体層は数μｍ程度の非常に薄い層で形成され得るため、非常に狭い範囲でシールドされた配線を形成することができる。その結果、配線間隔を狭くして非常に高密度化することができる。なお、高速デジタル伝送ＬＳＩのバスラインなどの信号伝送用においては、低抵抗で高密度に形成されることが必要であるが、このような高密度配線でも、本願発明の構造によれば非常に薄い絶縁層と接地用の導電体層が設けられるため、高密度化した配線群においても、相互干渉することのない信頼性の高い配線構造が得られる。
【００３３】
図５は、本発明の他の実施形態の平面説明図およびそのＢ−Ｂ線断面説明図で、回路素子部分が接地された導電体層により被覆された例である。
【００３４】
絶縁性基板１１の裏面側全面に金属膜１２ａが設けられ、表面側の回路素子１７の形成部に第１の導電体層１２が設けられている。裏面側の金属膜１２ａと第１の導電体層１２とは、基板１１に設けられたスルーホール１１ａを介して電気的に接続されている。この第１の導電体層１２上に回路素子１７がマウントされている。そして、回路素子１７が設けられる第１の導電体層１２の両端側には配線１４が設けられ、その回路素子１７との接続部は、第１の導電体層１２上に設けられた第１の誘電体層１３上に形成されている。そして、その先端部１４ａで整合回路２０を介して回路素子１７とワイヤ１８によりボンディングされている。
【００３５】
この例では、配線１４と回路素子１７との接続部でのインピーダンスを整合するため、図５（ａ）に示されるように、その先端部に整合回路２０が形成されている。この整合回路２０は、前述の説明と同様に、λg ／４の長さで、配線のインピーダンスと回路素子とのインピーダンスにより挿入部分のインピーダンスが定まり、その値になるように整合回路２０部の配線の幅や厚さが設定される。この回路素子１７と配線１４との接続部および配線の先端部１４ａを覆うように第２の誘電体層１５が設けられ、その表面に第２の導電体層１６が設けられている。この第２の導電体層１６は、図５（ａ）の上部側の側部１６ａで第１の導電体層１２と接触するように形成されている。その結果、回路素子１７との接続部の配線の先端部１４ａが接地された第１の導電体層１２と第２の導電体層１６の対向する２面により囲まれた構造になっている。
【００３６】
前述の例では、絶縁性基板１１として、アルミナセラミック基板を用い、金属膜１２ａおよび第１の導電体層１２として、Ｃｒ-Ｃｕ-Ｎｉ合金をスパッタリングにより設けた後にＡｕメッキを施したものを用い、第２の導電体層１６としてＡｌを用い、第１および第２の誘電体層１３、１５として、ポリイミドを用いた。これらの厚さなどは、前述と同様に必要な回路定数により定められる。
【００３７】
図６は、本発明のさらに他の実施形態の説明図で、ＧａＡｓ半導体基板に配線を形成する例の工程説明図である。
【００３８】
まず、図６（ａ）に示されるように、半導体基板２１の表面に設けられた絶縁膜２１ａ上にスパッタリングまたは粉末塗布と焼成、遠心分離堆積法と焼成などにより、たとえばアルミニウムからなる第１の導電体層２２を設ける。そして、その上にＣＶＤ法、ゾルゲル法などにより、たとえば酸化シリコンからなる第１の誘電体層２３を設ける。
【００３９】
ついで、図６（ｂ）に示されるように、たとえばアルミニウムからなる金属をスパッタリング法または蒸着法などにより成膜してパターニングすることにより配線２４を形成する。なお、配線の幅、厚さ、誘電体層の厚さなどは、前述のように、所望の回路特性、配線特性などにより適宜定められる。
【００４０】
その後、図６（ｃ）に示されるように、前述と同様に、酸化シリコンなどをＣＶＤ法などにより成膜して第２の誘電体層２５を成膜する。その後、配線２４の周囲を第１および第２の誘電体層２３、２５が被覆するように周囲に残存させて他の部分をエッチングにより除去するパターニングをする。
【００４１】
ついで、前述の配線４の場合と同様に、スパッタリング法などにより、たとえばアルミニウムなどの金属を成膜し、配線４の周囲に残存するようにエッチングをする。この際、第１の導電体層２２も不要な部分をエッチングにより除去することにより、図６（ｄ）に示されるような配線構造を形成することができる。
【００４２】
前述の例では、ストレートの配線の例であったが、たとえば図７（ａ）に示されるように、横Ｔ分岐の場合には、配線、第２の誘電体層、および第２の導電体層のパターニングマスクをＴ分岐の形状にするだけで同様に製造することができる。また、図７（ｂ）に示されるような縦Ｔ分岐の場合には、図７（ｃ）にそのＣ−Ｃ線断面説明図が示されるように、第１の導電体層２２を成膜した後に、その第１の導電体層２２およびその下の絶縁膜２１ａなどをエッチングしてＴ分岐が接続される下層配線（図示せず）などを露出させる。このエッチングはＴ分岐の縦配線２４ａより太く形成する。ついで、エッチングした部分も含めて全面に誘電体を成膜して第１の誘電体層２３を形成し、その第１の誘電体層２３のＴ分岐の縦配線２４ａの形成部分をエッチングして下層配線が露出するまでコンタクト孔を形成する。その後、そのコンタクト孔内に金属材料を埋め込んでＴ分岐の縦配線２４ａを形成する。この縦配線２４ａの形成は、前述のスパッタリング法などによってもよく、また、金属粉末を埋め込んで焼結させてもよい。その後、さらにスパッタリング法などにより金属膜を成膜し、パターニングすることにより、Ｔ分岐の上部配線２４を形成する。その上の第２の誘電体層２５、第２の導電体層２６の形成は前述の例と同様に行うことにより形成することができる。このように、ストレートの配線でなくても、同様に接地され得る導電体層により被覆される配線構造を形成することができる。
【００４３】
しかし、前述の例では、ＧａＡｓ半導体基板に配線を形成する例であったが、このようなＧａＡｓ基板には、高周波用の高速回路素子を形成することができるため、回路素子と伝送線路とを一体化したモノリシックマイクロ波ＩＣ（ＭＭＩＣ）を形成することができる。
【００４４】
本発明によれば、非常に狭い間隙にも配線の少なくとも対向する２面に接地された導電体層が設けられるため、近接した配線間においても、配線相互の電磁界結合を抑制することができる。その結果、マイクロ波帯の伝送線回路や、高周波化されている信号伝送線などの相互作用による特性変化や伝送信号の混同、誤信号化を防止することができ、さらなる高密度細線化が可能となる。
【図面の簡単な説明】
【図１】本発明の配線構造の一実施形態の断面説明図である。
【図２】図１の例の配線と回路素子との接続部に設けられる整合回路の一例の説明図である。
【図３】図１の例の製造工程を示す工程断面説明図である。
【図４】本発明の構造のマイクロ波帯における配線のインピーダンスの設計例の説明図である。
【図５】本発明の配線構造の他の実施形態の説明図である。
【図６】本発明の配線構造の他の製法の説明図である。
【図７】本発明の配線構造のＴ分岐構造の製法の説明図である。
【図８】従来の配線構造の説明図である。
【符号の説明】
１    基板
２    第１の導電体層
３    第１の誘電体層
４    配線
５    第２の誘電体層
６    第２の導電体層
７    回路素子
【図１】
0003908860.tif 000003
【図２】
0003908860.tif 000004
【図３】
0003908860.tif 000005
【図４】
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【図５】
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【図６】
0003908860.tif 000008
【図７】
0003908860.tif 000009
【図８】
0003908860.tif 000010