(57)【特許請求の範囲】
【請求項１】
基板上に、下部電極、誘電体膜および上部電極からなるキャパシタを有する半導体メモリ素子の製造方法であって、基板温度の昇降温を複数回繰り返しながら、誘電体膜形成用塗液を塗布・乾燥して誘電体膜を形成することからなり、前記基板温度の昇降温の最高温度が１００℃以上７００℃以下であり、前記基板温度の昇降温の最低温度が誘電体膜形成用塗液に含まれる溶媒の凝固点よりも高くかつ前記溶媒の沸点よりも低い温度であることを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記誘電体膜の形成をＬＳＭＣＤ法によって行う請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記誘電体膜が、ビスマス層状構造化合物からなる請求項１または２に記載の半導体メモリ素子の製造方法。
【請求項４】
前記ビスマス層状構造化合物が、
ＳｒＢｉ2（ＴｉxＮｂ1-x）2Ｏ9（０≦ｘ≦１)
で表される化合物である請求項３に記載の半導体メモリ素子の製造方法。
【請求項５】
前記基板温度の昇降温の速度が、１０〜１００℃／ｓｅｃの範囲内である請求項１〜４のいずれか１つに記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の製造方法に関する。さらに詳しくは、本発明は、半導体メモリ素子に用いられる誘電体膜の製造方法に関する。
【０００２】
【従来の技術】
強誘電体は、自発分極、高誘電率、電気光学効果、圧電効果および焦電効果などの多くの機能を有することから、広範なデバイス開発に応用されている。例えば、高誘電率を利用したＤＲＡＭ用やＭＭＩＣ用のキャパシタ、電気光学効果を利用した導波路型光変調器、圧電効果を利用した超音波センサ、焦電効果を利用した赤外線リニアアレイセンサなどが挙げられ、強誘電体は様々な方面で利用されている。
【０００３】
上記のような強誘電体の利用分野の中でも、近年の薄膜形成技術の進展に伴って、半導体メモリ技術と組み合わせた、高密度でかつ高速に動作する強誘電体不揮発性メモリ（ＦＲＡＭ）の研究開発が盛んに行われている。
強誘電体薄膜を用いた不揮発性メモリは、その高速書き込み／読み出し、低電圧動作および高い書き込み／読み出し耐性などの特長を有することから、従来の不揮発性メモリの置き換えだけでなく、ＳＲＡＭやＤＲＡＭに対する置き換えも可能なメモリとして、実用化に向けて研究開発が盛んに行われている。
このようなデバイス開発には、残留分極（Ｐｒ）が大きく、抗電場（Ｅｃ）が小さく、低リーク電流であり、分極反転の繰り返し耐性の大きな材料が必要である。
【０００４】
上記の用途に用いられる強誘電体または高誘電体材料としては、ＰＺＴ（チタン酸ジルコン酸鉛、Ｐｂ（Ｔｉ，Ｚｒ）Ｏ3）に代表されるペロブスカイト構造の酸化物材料が主流であった。ところが、ＰＺＴのように鉛を含む材料は、鉛またはその酸化物の蒸気圧が高いために、成膜時に鉛成分が蒸発して膜中に欠陥を発生させたり、ひどい場合にはピンホールを形成することがあった。この結果、リーク電流が増大したり、分極反転を繰り返すと自発分極の大きさが減少する疲労現象が起こるなどの問題があった。特に、ＦＲＡＭによるＤＲＡＭに対する置き換えを考えると、１０15回の分極反転後も特性の変化がないことを保証しなければならないため、疲労のない強誘電体薄膜の開発が望まれていた。
【０００５】
近年、強誘電体または高誘電体材料としてビスマス層状構造化合物の研究開発がなされている。このビスマス層状構造化合物は、ＰＺＴと比較して優れた疲労特性を特長とする。その中でも、
ＳｒＢｉ2（ＴｉxＮｂ1-x）2Ｏ9（０≦ｘ≦１)
の組成式で表される層状構造化合物、すなわちＳＢＴＮは、誘電分極値が大きく、角形の良好なヒステリシスを描くと共に、疲労による誘電分極の減少がほとんどないことから、注目を集めている（特開平８-２３０７３号公報参照）。
【０００６】
強誘電体薄膜の製造（成膜）方法としては、真空蒸着法、スパッタリング法、レーザーアブレーション法などの物理的方法、および有機金属化合物を出発原料とし、これらを熱分解酸化して酸化物強誘電体を得るゾルゲル法またはＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などの化学的方法が挙げられる。
【０００７】
上記の成膜法の中で、ゾルゲル法およびＭＯＤ法は、原子レベルの均質な混合原料溶液を用いることにより、容易に組成制御が可能であること、再現性に優れていること、特別な真空装置を用いる必要がなく、常圧で大面積の成膜が可能であること、工業的に低コストであるなどの利点を有することから、広く利用されている。しかしながら、これらの方法は溶液をスピンコートにより塗布するので、段差被覆性に問題があるため、キャパシタセルを立体構造化することができず、素子の微細化が困難であるという問題がある。
他方、近年開発されたＬＳＭＣＤ（Liquid Source Misted Chemical Deposition）法は、ゾルゲル法およびＭＯＤ法の長所を保持したまま、段差被覆性の問題を解決できる可能性があることから注目を集めている（特開平８-３２５０１９号公報参照）。
【０００８】
図１は、従来のＬＳＭＣＤ法による誘電体膜の製造を説明するための概略断面図であり、次のような工程により強誘電体薄膜または誘電体薄膜が製造される。（１）下地層１０１上に形成された下部電極１０２上に、誘電体膜形成用塗液を霧化して吹き付けることで塗布する工程
（２）溶媒や１）の工程において反応生成したアルコールや残留水分を塗膜から離脱させるために、１５０〜５００℃で３０秒から数分間、得られた塗膜をホットプレートなどで加熱し乾燥する工程
（３）塗膜中の有機物成分を熱分解させて除去し、かつ塗膜を結晶化させるために急速加熱炉を用いて酸素雰囲気中で７００〜８００℃で数秒〜数分間加熱処理する工程
（４）酸素雰囲気中で７００〜８００℃で３０分間、加熱処理する工程
なお、（１）〜（４）の工程を繰り返し行うことにより、所望の膜厚の誘電体膜を得ることができる。
【０００９】
また、特開平１０−９２８０２号公報には、ＬＳＭＣＤ法で誘電体膜を形成する際に、基板温度を前駆体溶液（誘電体膜形成用塗液）の溶媒の沸点よりも高い温度に加熱しながら前駆体溶液を導入することにより、良好な膜質の薄膜を形成することができると報告されている。具体的には、ポリテトラフルオロエチレン系樹脂（ガラス転移温度＝１６０℃、熱分解温度＝４００℃）からなる前駆体をフルオロカーボン系の溶媒（沸点＝１２０℃程度）に溶解した前駆体溶液を、１７０℃に加熱した基板に導入する例が開示されている。
【００１０】
しかしながら、上記のようなＬＳＭＣＤ法による強誘電体薄膜の製造方法においては、次のような問題点があった。
基板加熱を行わないＬＳＭＣＤ法では、段差上に原料液を付着、堆積させてゆく際、特に膜厚が厚い場合においては段差のエッジ部でどうしても液垂れが生じ、基板形状を忠実に再現することは難しいという問題があった。また、有機物成分および水分が膜中に残り易く、これら残留成分が強誘電体膜の結晶化を阻害し、かつリークパスとなってしまうため、強誘電体キャパシタの残留分極が十分得られず、膜のリーク電流密度が大きくなってしまい、耐圧が悪くなってしまうという問題があった。
【００１１】
基板加熱を行うＬＳＭＣＤ法では、原料液が基板に到達すると同時に有機物成分および水分が蒸発するために、膜質の向上が期待できるが、基板表面で原料液中の溶媒が結露し難くなり、成膜速度の大幅な低下と、膜厚の均一性の悪化が起こるという問題があった。
すなわち、ＬＳＭＣＤ法では、液体原料がミスト、すなわち球形の液滴の状態で基板に到達する。このとき、基板が加熱されていない場合には、液滴は基板に到達した後、液体の流動性により、平らに広がり、均一性は良好となる。これに対し、基板が加熱されている場合には、液滴が基板に到達したときに溶媒が急激に蒸発するために広がらず、液滴の中心部分の膜厚が厚くなり、端の方が薄くなり、膜厚の均一性が悪化してしまう。
【００１２】
【発明が解決しようとする課題】
本発明は、上記の基板加熱を行わないＬＳＭＣＤ法と基板加熱を行うＬＳＭＣＤ法との長所を両立して、良好なキャパシタ特性、段差被覆性、成膜速度、膜厚均一性を併せもつ誘電体膜が２つの電極によって挟まれた構造のキャパシタを有する半導体メモリ素子を提供することを課題とする。
【００１３】
【課題を解決するための手段】
本発明者は、上記の課題を解決するために鋭意検討を重ねた結果、基板温度の昇降温を繰り返しながら、誘電体膜形成用塗液の塗布・乾燥を行うことで、上記の基板加熱を行わないＬＳＭＣＤ法と基板加熱を行うＬＳＭＣＤ法との長所を両立し、良好なキャパシタ特性、段差被覆性、成膜速度、膜厚均一性を併せもつ誘電体膜が得られることを見出し、本発明を完成するに到った。
【００１４】
かくして、本発明によれば、基板上に、下部電極、誘電体膜および上部電極からなるキャパシタを有する半導体メモリ素子の製造方法であって、基板温度の昇降温を複数回繰り返しながら、誘電体膜形成用塗液を塗布・乾燥して誘電体膜を形成することからなり、前記基板温度の昇降温の最高温度が１００℃以上７００℃以下であり、前記基板温度の昇降温の最低温度が誘電体膜形成用塗液に含まれる溶媒の凝固点よりも高くかつ前記溶媒の沸点よりも低い温度であることを特徴とする半導体メモリ素子の製造方法が提供される。
【００１５】
【発明の実施の形態】
本発明の半導体メモリ素子の製造方法は、基板上に、下部電極、誘電体膜および上部電極からなるキャパシタを有する半導体メモリ素子の製造方法であって、基板温度の昇降温を複数回繰り返しながら、誘電体膜形成用塗液を塗布・乾燥して誘電体膜を形成することを特徴とする。
【００１６】
本発明で用いられる誘電体膜形成用塗液は、誘電体またはその前駆体を溶媒に溶解または分散させたものである。
誘電体は、本発明の製造方法で誘電体膜を形成し得るものであればよく、層状構造の形態をとる化合物が好ましく、ＰＺＴと比較して優れた疲労特性を有する点でビスマス層状構造化合物が特に好ましい。
【００１７】
上記のビスマス層状構造化合物の中でも、次の組成式：
ＳｒＢｉ2（ＴｉxＮｂ1-x）2Ｏ9（０≦ｘ≦１)
で表される層状構造化合物、すなわちＳＢＴＮが特に好ましい。このＳＢＴＮは、誘電分極値が大きく、角形の良好なヒステリシスを描くと共に、疲労による誘電分極の減少がほとんどないという特長を有する。
上記の組成式におけるｘ＝０およびｘ＝１の化合物は、それぞれＳｒＢｉ2Ｎｂ2Ｏ9（ＳＢＮ）およびＳｒＢｉ2Ｔｉ2Ｏ9（ＳＢＴ）であるが、０＜ｘ＜１の化合物と同様に、本発明の製造方法により形成できる層状構造化合物であり、本発明においては、これらの化合物もＳＢＴＮに含める。
誘電体の前駆体としては、例えば、上記のビスマス層状構造化合物の場合、組成のずれなどによって、ビスマス層状構造化合物の立方晶系の螢石（フルオライト）構造から対称性がやや低下した、フルオライト系構造を有する化合物が挙げられ、その原料としては、例えば、実施の形態１に記載の化合物が挙げられる。
【００１８】
誘電体膜形成用塗液に含まれる溶媒としては、特に限定されないが、例えば、エタノール（融点−１１４．５℃、沸点７８．３２℃）、イソプロパノール（融点−８９．５℃、沸点８２．４℃）、１−ブタノール（融点−８９．５３℃、沸点１１７．２５℃）、１−エトキシ−２−プロパノール（融点−１００℃、沸点１３２℃）などのアルコール類；アセトン（融点−９２．８２℃、沸点５６．３℃）、エチルメチルケトン（融点−８７．３℃、沸点７９．５３℃）などのケトン類；ジエチルエーテル（融点−１１６．３℃、沸点３４．４８℃）、テトラヒドロフラン（融点−１０８．５℃、沸点６６℃）などのエーテル類；酢酸（融点１６．６３５℃、沸点１１７．８℃）、２−エチルヘキサン酸（オクチル酸、融点−５９℃、沸点２２７．６℃）などのカルボン酸；ｎ−ヘキサン（融点−９５．３４８℃、沸点６８．７４０℃）、ｎ−オクタン（融点−５６．８℃、沸点１２５．６７℃）などの炭化水素などが挙げられる。これらの中でも、毒性の低いエタノール、イソプロパノール、１−ブタノールが特に好ましい。
【００１９】
本発明の誘電体膜の形成方法は、誘電体膜形成用塗液を基板に塗布し得る方法であれば特に限定されず、中でも、得られる誘電体膜の膜性状の点から、誘電体膜形成用塗液を霧化して吹き付けるＬＳＭＣＤ法が特に好ましい。
【００２０】
本発明における基板温度の昇降温の繰り返し回数は多いほど、良好な誘電体膜を得ることができる。したがって、昇降温の速度が速いほど、昇降温の繰り返し回数を多くとることができる。昇降温の速度は、通常、１０〜１０００℃／ｓｅｃ程度であり、実用上、１０〜２００℃／ｓｅｃ程度が好ましく、１０〜１００℃／ｓｅｃ程度がより好ましい。
また、繰り返し回数は、前記の昇降温の速度、後記する到達温度（最高温度と最低温度）および誘電体膜の膜厚により決定され、通常、２回以上が好ましい。実用上、膜厚１００ｎｍの誘電体を形成する際に、膜厚１０ｎｍ毎に１回程度の割合で昇降温を設定するのが好ましい（繰り返し回数１０回）。
【００２１】
基板温度の昇降温の最高温度は、１００℃以上７００℃以下であるのが好ましい。
基板温度の昇降温の最高温度が１００℃未満の場合には、熱エネルギーが足りないために、十分な乾燥できず、有機分・水分などが残ってしまうので好ましくない。また、基板温度の昇降温の最高温度が７００℃を超える場合には、誘電体材料（例えば、ＳＢＴＮ）が結晶化して、有機分・水分などが膜中に閉じ込められることがあるので好ましくない。
また、基板温度の昇降温の最低温度は、誘電体膜形成用塗液に含まれる溶媒の凝固点よりも高く、かつ沸点よりも低い温度であるのが好ましい。
【００２２】
以下、本発明の実施の形態について説明するが、これらにより本発明が限定されるものではない。
（実施の形態１）
まず、良好なキャパシタ特性が得られる、基板昇温時の最高温度を求めるために、以下の実験を行った。
図２に示すように、熱酸化によりシリコン基板２０１上に膜厚３００ｎｍのシリコン酸化膜２０２を形成し、スパッタリング法によりシリコン酸化膜２０２上にＴｉＯ2密着層２０３およびＰｔ下部電極２０４を形成した。
下部電極は、Ｐｔのみならず、Ｉｒ、ＩｒＯ2のいずれかを含む材料で構成されていてもよい。
上記のように、本発明において下部電極、誘電体膜および上部電極からなるキャパシタを形成する基板（図１では、下地層１０１）には、半導体メモリ素子の他の構成要素が形成されていてもよい。
【００２３】
次に、ＬＳＭＣＤ法によりＰｔ下部電極２０４上にＳＢＴＮ薄膜２０５を形成した。具体的には、ＳＢＴＮの前駆体（２−エチルヘキサン酸ストロンチウム、２−エチルヘキサン酸ビスマス、タンタルエトキシドおよびニオブエトキシド）および溶媒（１−エトキシ−２−プロパノール）を含む誘電体膜形成用塗液を霧化して、Ｐｔ下部電極２０４上に吹き付けることで塗布・乾燥した。乾燥は、塗布後に室温〜８００℃の温度で乾燥する従来の方法と、昇温時の最高温度を２５〜８００℃、降温時の最低温度を２５℃とする基板温度の急速な昇降温を行う方法の２種類で行った。
【００２４】
次に、急速加熱炉を用いて酸素雰囲気中で結晶化熱処理を行った。熱処理条件は適宜選択できるが、本実施例では、基板温度７００℃、焼成時間１分間とした。最後に、酸素雰囲気中でアニールを行った。アニール条件は適宜選択できるが、本実施例では、基板温度７００℃、焼成時間３０分間とした。
以上の工程により、膜厚１００ｎｍ程度のＳＢＴＮ膜２０５を得た。
なお、上記の塗布・乾燥、結晶化熱処理およびアニールの工程を繰り返して、所望の膜厚の誘電体膜を得ることもできる。
【００２５】
次に、強誘電体膜、すなわちＳＢＴＮ膜２０５上に、スパッタリング法によりＰｔ上部電極２０６を形成し、ドライエッチング法によりＰｔ上部電極２０６を６０μｍ×６０μｍの形状に加工した。加工後、基板温度７００℃、焼成時間３０分間で、酸素雰囲気中での熱処理を行った。
【００２６】
このようにして得られた半導体メモリ素子のキャパシタについて、３Ｖでのヒステリシスループ、３Ｖでのリーク電流密度および絶縁耐圧を測定した。
ヒステリシスループの測定により得られた残留分極値２Ｐｒと、ＳＢＴＮ薄膜形成時における基板の昇温時の最高温度との関係を図３に示す。図３から、基板温度の急速な昇降温を行う方法では、全ての温度において、従来の乾燥法に比べて大きな残留分極値が得られ、かつ基板温度１００〜７００℃の範囲では、残留分極値２Ｐｒが２０μＣ／ｃｍ2と十分に大きな値が得られることがわかる。また、従来の乾燥法により作成したサンプルのリーク電流密度はすべて１ｘ１０-6Ａ／ｃｍ2以上、絶縁耐圧は５Ｖ程度であるのに対し、基板温度の急速な昇降温を行う方法により作成したサンプルのリーク電流密度はすべて１ｘ１０-7Ａ／ｃｍ2以下、絶縁耐圧は２０V以上であることがわかった。これらの結果から、基板温度の昇降温により良好な特性を持つ膜を得られることが確認できる。
【００２７】
（実施の形態２）
次に、段差被覆性を評価するために、以下の実験を行った。
図４に示すように、成膜用の基板として、Ｐｔ薄膜４０１上に膜厚１μｍのＰｔパターン膜４０２を間隔１μｍで成膜し、これを段差としたものを用いた。この基板上に、ＬＳＭＣＤ法により、第１の実施形態で最適化した条件（昇温時の最高温度１００〜７００℃、降温時の最低温度２５℃）で、ＳＢＴＮ薄膜４０３を成膜した。
【００２８】
成膜後、得られた薄膜をＳＥＭで観察し、Ｐｔパターン膜４０２間の間隙の、Ｐｔ薄膜４０１の露出面上に形成された部分のＳＢＴＮ薄膜４０３の厚さａと、Ｐｔパターン膜４０２上に形成されたＳＢＴＮ薄膜４０３の厚さｂとを測定し、膜厚ａとｂの比（ａ／ｂ）を求めた。この比が１に近いほど、段差被覆性が良好であることを示す。
その結果、すべての膜で比ａ／ｂの値はほぼ１であり、良好な段差被覆性が得られることが確認できた。
【００２９】
【発明の効果】
本発明の半導体メモリ素子の製造方法によれば、誘電体膜を塗布・乾燥して形成する際に、基板温度の昇降温を繰り返すので、良好なキャパシタ特性、段差被覆性、成膜速度、膜厚均一性を併せもつ誘電体膜が２つの電極によって挟まれた構造のキャパシタを有する半導体メモリ素子を提供することができる。
【図面の簡単な説明】
【図１】従来のＬＳＭＣＤ法による誘電体膜の製造を説明するための概略断面図である。
【図２】本発明の半導体メモリ素子（実施の形態１）のキャパシタ部の構成を示す概略断面図である。
【図３】実施の形態１の半導体メモリ素子における、ヒステリシスループの測定により得られた残留分極値２Ｐｒと、ＳＢＴＮ薄膜形成時における基板の昇温時の最高温度との関係を示す図である。
【図４】本発明の半導体メモリ素子における段差被覆性を評価をするための素子構成を示す概略断面図である（実施の形態２）。
【符号の説明】
１０１  下地層
１０２  下部電極層
１０３、４０３  ＳＢＴＮ膜
２０１  半導体基板（シリコン基板）
２０２  シリコン酸化膜
２０３  ＴｉＯ2密着層
２０４  Ｐｔ下部電極層
２０５  ＳＢＴＮ薄膜
２０６  Ｐｔ上部電極
４０１  Ｐｔ薄膜
４０２  Ｐｔパターン膜
【図１】
0004014932.tif 000002
【図２】
0004014932.tif 000003
【図３】
0004014932.tif 000004
【図４】
0004014932.tif 000005