(57)【特許請求の範囲】
【請求項１】
２次元アレイ状に配列された複数個の光電変換素子と、該光電変換素子群の周辺部に該光電変換素子群を水平方向に走査を行うための水平走査回路と垂直方向に走査を行うための垂直走査回路とを有し、２行加算混合のインターレース走査を行うＸ−Ｙアドレス型の固体撮像装置において、
前記光電変換素子群の奇数行にそれぞれ共通に配設された水平選択線に接続された第１の垂直走査回路と、前記光電変換素子群の偶数行にそれぞれ共通に配設された水平選択線に接続された第２の垂直走査回路とを備え、該第１及び第２の垂直走査回路はそれぞれ第１及び第２の垂直シフトレジスタと、該第１及び第２の垂直シフトレジスタのシフトパルスの立ち上がりのタイミングで前記光電変換素子群の２行加算混合読み出し動作、前記第１の垂直シフトレジスタのシフトパルスの立ち下がりのタイミングで前記光電変換素子群の奇数行のリセット動作、前記第２の垂直シフトレジスタのシフトパルスの立ち下がりのタイミングで前記光電変換素子群の偶数行のリセット動作を行う第１及び第２のシャッタ回路とからなり、
Ａフィールドでは、前記第１の垂直シフトレジスタには２Ｈ（Ｈ：水平走査期間）分のパルス幅を有する第１のスタートパルスを入力し、前記第２の垂直シフトレジスタには３Ｈ分のパルス幅を有する第２のスタートパルスを前記第１のスタートパルスと同一のタイミングで入力して読み出し動作を行い、
奇数行の水平選択線に対しては読み出し動作終了後１Ｈ経過後に、偶数行の水平選択線に対しては読み出し動作終了後２Ｈ経過後にそれぞれリセット動作を行い、
Ｂフィールドでは、前記第１の垂直シフトレジスタには２Ｈ分のパルス幅を有する第１のスタートパルスを入力し、前記第２の垂直シフトレジスタには１Ｈ分のパルス幅を有する第２のスタートパルスを前記第１のスタートパルスから１Ｈ遅らせたタイミングで入力して読み出し動作を行い、
奇数行の水平選択線に対しては読み出し動作終了後１Ｈ経過後に、偶数行の水平選択線に対しては読み出し動作終了後直後にそれぞれリセット動作を行うことにより、
各水平選択線に接続された光電変換素子の蓄積動作時間が、ＡフィールドとＢフィールド共に等しくなるように構成されていることを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、２次元アレイ状に光電変換素子を配列し、該光電変換素子群の周辺部に光電変換素子からの信号を順次読み出すための垂直及び水平走査回路を有し、２行加算混合のインターレース走査を行うＸ−Ｙアドレス型の固体撮像装置に関する。
【０００２】
【従来の技術】
従来、２次元アレイ状に配列された光電変換素子と該光電変換素子群の信号を読み出すための垂直及び水平走査回路を備え、２行加算混合のインターレース走査を行うようにしたＸ−Ｙアドレス型の固体撮像装置としては、図13に示すような構成のものが知られており、そして、かかる構成の固体撮像装置における２行混合のインターレース走査は、図14のタイミングチャートに示すように行われる。図13において、101 は２次元アレイ状に配列された光電変換素子で、該光電変換素子101 からの信号を順次読み出すための水平走査回路102 及び垂直走査回路103 が設けられており、垂直走査回路103 の各単位段が水平方向に配列された２個の光電変換素子に対応するように配設され、垂直走査回路103 の各単位段の出力は、インターレース走査を行う際に隣り合う２つの水平選択線を同時に選択するための、スイッチ104-１，104-２，・・・からなるインターレース回路104 を介して、２次元アレイ状に配列された光電変換素子101 の水平選択線群105-１，105-２，105-３，・・・にそれぞれ接続されている。
【０００３】
インターレース回路104 は、インターレース回路104 に入力するフィールドインデックスパルスφＦＤＸにより、隣り合う２つの水平選択線のペアを決定するような構成となっているため、選択される隣り合う２つの水平選択線に対しては、同じタイミングで読み出し動作及びリセット動作が行われるようになっている。インターレース走査時に選択される水平選択線のペアは、例えばＡフィールドでは、２次元アレイ状に配列された光電変換素子に接続された水平選択線群の105-１と105-２，105-３と105-４，105-５と105-６，・・・のように、２行ずつ同時に選択されて読み出されて行く。一方、Ｂフィールドになると、選択される水平選択線のペアの組み合わせが変わり、最初の水平選択線105-１のみ単独で信号が読み出され、次に水平選択線群の105-２と105-３，105-４と105-５，105-６と105-７のように、順次２行ずつ同時に選択されて信号が読み出されて行く。
【０００４】
【発明が解決しようとする課題】
ところで、このようなインターレース回路を用いてインターレース走査を行う場合、垂直走査回路の各単位段の出力に直接対応していないある偶数行の水平選択線に着目すると、Ａフィールドの読み出し、すなわちフィールドインデックスパルスφＦＤＸが“Ｌ”のときは、１行前の奇数行の水平選択線と同じタイミングで読み出されることになる。しかしながら、Ｂフィールドの読み出しにおいてフィールドインデックスパルスφＦＤＸが“Ｈ”になると、１行後の奇数行の水平選択線と同じタイミングで読み出されることになる。すなわち、奇数行の光電変換素子に対応する水平選択線105-１，105-３，105-５，・・・の蓄積動作時間はＡフィールド、Ｂフィールド共に１Ｖ（１Ｖは１垂直走査期間に対応）となるが、偶数行の光電変換素子に対応する水平選択線105-２，105-４，105-６，・・・の蓄積動作時間は、Ａフィールドの場合は（１Ｖ−１Ｈ）〈１Ｈは１水平走査期間に対応〉となり、Ｂフィールドの場合は（１Ｖ＋１Ｈ）となる。
【０００５】
したがって、インターレース走査において２行混合読み出しを行った場合には、Ａフィールドでは蓄積時間が１Ｖの信号と（１Ｖ−１Ｈ）の信号が加算されることになる。またＢフィールドでは蓄積時間が１Ｖの信号と（１Ｖ＋１Ｈ）の信号が加算されることになり、ＢフィールドではＡフィールドよりも２Ｈ期間分蓄積時間が長くなる。これは、一様な光量の被写体を撮像した場合においても、フィールド毎に出力信号が異なることになり、フリッカーの発生原因となる。また、カラーフィルターを搭載した単板カラーカメラの場合には、同様に色信号がフィールド毎に異なることになる。
【０００６】
本発明は、従来の２行加算混合インターレース走査方式の固体撮像装置における上記問題点を解決するためになされたもので、光電変換素子が２次元アレイ状に配列されたＸ−Ｙアドレス型の固体撮像装置において、２行加算混合のインターレース走査を行う際、各水平選択線に接続された光電変換素子の蓄積動作時間が、Ａフィールド及びＢフィールド共に等しくなるようにした固体撮像装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、２次元アレイ状に配列された複数個の光電変換素子と、該光電変換素子群の周辺部に該光電変換素子群を水平方向に走査を行うための水平走査回路と垂直方向に走査を行うための垂直走査回路とを有し、２行加算混合のインターレース走査を行うＸ−Ｙアドレス型の固体撮像装置において、前記光電変換素子群の奇数行にそれぞれ共通に配設された水平選択線に接続された第１の垂直走査回路と、前記光電変換素子群の偶数行にそれぞれ共通に配設された水平選択線に接続された第２の垂直走査回路とを備え、該第１及び第２の垂直走査回路はそれぞれ第１及び第２の垂直シフトレジスタと、該第１及び第２の垂直シフトレジスタのシフトパルスの立ち上がりのタイミングで前記光電変換素子群の２行加算混合読み出し動作、前記第１の垂直シフトレジスタのシフトパルスの立ち下がりのタイミングで前記光電変換素子群の奇数行のリセット動作、前記第２の垂直シフトレジスタのシフトパルスの立ち下がりのタイミングで前記光電変換素子群の偶数行のリセット動作を行う第１及び第２のシャッタ回路とからなり、Ａフィールドでは、前記第１の垂直シフトレジスタには２Ｈ（Ｈ：水平走査期間）分のパルス幅を有する第１のスタートパルスを入力し、前記第２の垂直シフトレジスタには３Ｈ分のパルス幅を有する第２のスタートパルスを前記第１のスタートパルスと同一のタイミングで入力して読み出し動作を行い、奇数行の水平選択線に対しては読み出し動作終了後１Ｈ経過後に、偶数行の水平選択線に対しては読み出し動作終了後２Ｈ経過後にそれぞれリセット動作を行い、Ｂフィールドでは、前記第１の垂直シフトレジスタには２Ｈ分のパルス幅を有する第１のスタートパルスを入力し、前記第２の垂直シフトレジスタには１Ｈ分のパルス幅を有する第２のスタートパルスを前記第１のスタートパルスから１Ｈ遅らせたタイミングで入力して読み出し動作を行い、奇数行の水平選択線に対しては読み出し動作終了後１Ｈ経過後に、偶数行の水平選択線に対しては読み出し動作終了後直後にそれぞれリセット動作を行うことにより、各水平選択線に接続された光電変換素子の蓄積動作時間が、ＡフィールドとＢフィールド共に等しくなるように構成するものである。
【０００８】
【発明の実施の形態】
次に、実施の形態の説明に先立ち、まず本発明に係る固体撮像装置に関連する参照例について説明する。図１は、第１の参照例を示す概念図である。この参照例は、例えばＣＭＤのようなＭＯＳ型の光電変換素子を画素として有する固体撮像装置に、本発明の関連構成を適用したもので、図１において、１は光電変換素子群の左側に配置された、読み出しパルスをシフトさせるための第１の垂直シフトレジスタ、２は同様に右側に配置された第２の垂直シフトレジスタ、３はシャッタ動作を行うために第１の垂直シフトレジスタ１の各段に対応して備えられたフォーカルプレーン型シャッタ回路、４は同様に第２の垂直シフトレジスタ２に設けられたフォーカルプレーン型シャッタ回路、５は水平方向の走査を行うための水平走査回路、６は受光部を構成する光電変換素子、７−１，７−３，７−５は第１の垂直シフトレジスタ１に接続されている奇数行の水平選択線、７−２，７−４，７−６は第２の垂直シフトレジスタ２に接続されている偶数行の水平選択線である。第１の垂直走査回路８は、第１の垂直シフトレジスタ１と付随するフォーカルプレーン型シャッタ回路３とで構成されており、また第２の垂直走査回路９は第２の垂直シフトレジスタ２とフォーカルプレーン型シャッタ回路４とで構成されている。
【０００９】
第１の垂直走査回路８において読み出しパルスをシフトさせるための第１の垂直シフトレジスタ１の各単位段10は、例えば図２に示すようなクロックドＣＭＯＳインバータ２段から構成されており、垂直方向に配列された光電変換素子２個に対応するように、第１の垂直シフトレジスタ１の単位段が設けられている。第１の垂直シフトレジスタ１には、読み出しパルスを順次シフトさせるための２相駆動クロックφ１，φ２、及びそれぞれの反転クロック／φ１，／φ２を入力し、第１の垂直シフトレジスタ１の初段にスタートパルスφＶＳＴ１を入力することにより、図３に示すように駆動クロックφ１の立ち下がりに同期して、第１の垂直シフトレジスタ１の各単位段の出力端子には、図３においてＳ１−１，Ｓ１−２，Ｓ１−３，・・・で示すように順次読み出しパルスがシフトされていくように構成されている。ここで駆動クロックφ１の１周期分は、１Ｈ期間に対応する。なお、図２において、Ｓ１−0.5 ，Ｓ１−1.5 ，・・・は、第１の垂直シフトレジスタ１の各単位段を構成する２段のクロックドインバータの第１のクロックドインバータの出力を示している。また、光電変換素子群６の右側に配置された第２の垂直シフトレジスタ２についても同様な構成となっており、各垂直シフトレジスタ１，２を駆動するための駆動クロックφ１及びφ２は共通になっており、同様に初段にスタートパルスφＶＳＴ２が入力されるようになっている。
【００１０】
第１の垂直シフトレジスタ１及び第２の垂直シフトレジスタ２の各単位段には、それぞれフォーカルプレーン型シャッタ回路３及び４が接続されているが、このフォーカルプレーン型シャッタ回路３，４の構成は、例えば図４に示すような回路構成となっている。図４において、P-chトランジスタ11のソースとP-chトランジスタ12のソースは共にHigh側の電源電圧ＶDDに接続され、P-chトランジスタ11のドレインとP-chトランジスタ13のソースが接続され、P-chトランジスタ12のドレインとP-chトランジスタ13のドレインが接続されている。また、N-chトランジスタ15と16のソースは、共通に Low側の電源電圧ＶSSに接続されている。一方、N-chトランジスタ15のドレインとN-chトランジスタ16のドレイン、及びN-chトランジスタ14のソースが接続されている。N-chトランジスタ14のドレインはP-chトランジスタ13，12のドレインと接続されており、以上の構成素子によりシャッタ回路の単位段17を構成している。
【００１１】
そして、シャッタ回路の単位段17を構成するP-chトランジスタ11とN-chトランジスタ15のゲートは、垂直シフトレジスタの対応する各単位段の出力端子より１段前のクロックドインバータの出力Ｓ１−0.5 （Ｓ２−0.5 ）に接続され、P-chトランジスタ12とN-chトランジスタ14のゲートは、垂直シフトレジスタの対応する各単位段の出力Ｓ１−１（Ｓ２−１）に接続されている。また、P-chトランジスタ13とN-chトランジスタ16のゲートは対応する単位段の出力より１段後のクロックドインバータの出力Ｓ１−1.5 （Ｓ２−1.5 ）に接続されている。なお、フォーカルプレーン型シャッタ回路３の各単位段17の出力は、P-chトランジスタ12，P-chトランジスタ13及びN-chトランジスタ14の各ドレインの接続点より取り出され、各単位段に設けられたインバータ回路18を介して光電変換素子群の各奇数行の水平選択線７−１，７−３，７−５に、それぞれ接続されている。
【００１２】
なお、第２の垂直走査回路９も第１の垂直走査回路８と同様に構成されており、第２の垂直走査回路９の各出力、すなわちシャッタ回路４の各単位段の出力は、光電変換素子群の各偶数行の水平選択線７−２，７−４，７−６に、それぞれ接続されている。
【００１３】
次に、このように構成されている第１の参照例の動作を、図５に示すタイミングチャートに基づいて説明する。なお、図５において、第１及び第２の垂直シフトレジスタ１，２の初段単位段に入力されるスタートパルスをφＶＳＴ１，φＶＳＴ２で示し、また第１の垂直シフトレジスタ１の各単位段の出力パルスをＳ１−１，Ｓ１−２，Ｓ１−３で、第２の垂直シフトレジスタ２の各単位段の出力パルスをＳ２−１，Ｓ２−２，Ｓ２−３で示している。まず、Ａフィールドの読み出し動作について説明する。時刻ｔ10において、２次元アレイ状に配列された光電変換素子群の左側に配置された第１の垂直シフトレジスタ１の初段単位段に、読み出しスタートパルスφＶＳＴ１を駆動クロックφ１の２周期分（クロックφ１の２周期分は２Ｈ期間に対応）入力する。読み出しスタートパルスが順次シフトされ、ｔ11〜ｔ12の期間においては、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段の第１のクロックドインバータの出力Ｓ１−1.5 （第１のクロックドインバータの出力Ｓ１−0.5 ，Ｓ１−1.5 ，・・・は図示していない）が共に“Ｈ”となる。シャッタ回路３は、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ14及び16が共に“ＯＮ”となり、シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は“Ｈ”となる。
【００１４】
また、ｔ14〜ｔ15の期間においては、第１の垂直シフトレジスタ１の初段単位段のクロックドインバータの出力Ｓ１−0.5 及び初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジスタ14及び15が共に“ＯＮ”となり、シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は“Ｈ”となる。しかし、その他の期間においては、N-chトランジスタ14と15又は16が共に“ＯＮ”することがないため、水平選択線７−１は“Ｌ”となる。すなわち、シャッタ回路３の初段単位段の出力は、つまり水平選択線７−１の出力はｔ11〜ｔ12の期間が“Ｈ”となり、その後ｔ12〜ｔ14の期間は“Ｌ”，ｔ14〜ｔ15の期間は“Ｈ”となる。したがって、水平選択線７−１は、シャッタ回路３の出力が“Ｈ”となるｔ11〜ｔ12の期間において光電変換素子の信号読み出し動作を行った後、１Ｈ期間経過後のｔ14〜ｔ15の期間においてリセット動作を行い、信号を電荷を掃き出すことになる。
【００１５】
同様に、第２の垂直シフトレジスタ２においても、ｔ10において読み出しスタートパルスφＶＳＴ２をクロックφ１の２周期分（２Ｈ期間に対応）入力することにより、水平選択線７−２はｔ11〜ｔ12の期間において読み出し動作を行った後、１Ｈ期間経過後のｔ14〜ｔ15の期間において、リセット動作を行うことになる。Ａフィールドにおいては、水平選択線７−１及び７−２はｔ11〜ｔ12の期間に同時に読み出し動作を行い、１Ｈ期間経過後のｔ14〜ｔ15の期間においてリセット動作を行い、信号を電荷を掃き出すことになる。以下同様にして水平選択線７−３と７−４，７−５と７−６のペアで順次読み出し動作を行った後、１Ｈ期間経過後にリセット動作を行う。このようにＡフィールドにおいては、第１及び第２の垂直シフトレジスタ１，２に対してスタートパルスφＶＳＴ１，φＶＳＴ２を共にクロックφ１の２周期分を入力することにより、シャッタ回路３，４の機能により読み出し動作終了後１Ｈ期間に蓄積された信号電荷を掃き捨てられ、Ｂフィールドの蓄積時間を１Ｈ分短くするようになる。
【００１６】
次に、Ｂフィールドの読み出し動作について説明する。ｔ20において、第１の垂直シフトレジスタ１に読み出しスタートパルスφＶＳＴ１をクロックφ１の１周期分（１Ｈ期間に対応）入力する。ｔ21〜ｔ22の期間においては、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路３において、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ14及び16が共に“ＯＮ”となり、シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は“Ｈ”となる。また、ｔ22〜ｔ23の期間においては第１の垂直シフトレジスタ１の初段単位段のクロックドインバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジスタ14及び15が共に“ＯＮ”となり、シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は“Ｈ”となる。したがって、第１の垂直シフトレジスタ１に接続されている奇数行の水平選択線７−１はｔ21〜ｔ22の期間において信号読み出し動作を行い、その直後のｔ22〜ｔ23の期間においてリセット動作を行い、信号電荷を掃き捨てる。
【００１７】
第２の垂直シフトレジスタ２には、スタートパルスφＶＳＴ２をｔ21において、すなわち第１の垂直シフトレジスタ１よりもクロックφ１の１周期分遅れて入力することにより、Ａフィールドとは異なる水平選択線のペアの組み合わせによるインターレース走査が可能となり、且つ奇数行の水平選択線と同様に読み出し動作終了直後にリセット動作を行う。
【００１８】
以上のようなタイミングで第１及び第２の垂直シフトレジスタ１，２にスタートパルスを入力することにより、水平選択線７−１のみｔ21〜ｔ22の期間において信号読み出し動作を行い、ｔ22〜ｔ23の期間においてリセット動作を行う。その後、水平選択線７−２と７−３，７−４と７−５のペアで順次読み出しを行い、その直後においてリセット動作が行われる。
【００１９】
以上のように、光電変換素子群の両側に第１の垂直走査回路８と第２の垂直走査回路９をそれぞれ設け、Ａフィールドの読み出し動作においては、第１の垂直シフトレジスタ１及び第２の垂直シフトレジスタ２に対して共にスタートパルスφＶＳＴ１，φＶＳＴ２をクロックφ１の２周期分入力し、Ｂフィールドでは第１の垂直シフトレジスタ１，２共にスタートパルスφＶＳＴ１，φＶＳＴ２をクロックφ１の１周期分入力することにより、Ａフィールドでは、フォーカルプレーン型シャッタ回路３，４の動作により、読み出し動作終了後、１Ｈ期間経過後にリセット動作が行われ、Ｂフィールドの蓄積時間は１Ｈ期間短くなる。したがって、２行混合読み出しのインターレース走査を行った際に、選択され加算される２つの水平選択線の蓄積時間の和は（２Ｖ−１Ｈ）と、Ａフィールド・Ｂフィールド共に等しくなり、フィールド毎の蓄積時間の差をなくすことができる。特に電子シャッタ動作を行い蓄積時間を極端に短くした場合には、その効果はより顕著となる。
【００２０】
次に、本発明に係る固体撮像装置の第１の実施の形態について説明する。第１の実施の形態に係る固体撮像装置の基本構成は図１，図２及び図４に示した第１の参照例と同じであるが、Ａフィールドの読み出し動作時においては、第１の垂直シフトレジスタ１にクロックφ１の２周期分のスタートパルスφＶＳＴ１を入力し、第２の垂直シフトレジスタ２にはクロックφ１の３周期分のスタートパルスφＶＳＴ２を入力し、Ｂフィールドでは第１の垂直シフトレジスタ１にはクロックφ１の２周期分のスタートパルスφＶＳＴ１を入力し、第２の垂直シフトレジスタ２にはクロックφ１の１周期分のスタートパルスφＶＳＴ２を入力するように構成するものである。
【００２１】
次に、このように構成されている第１の実施の形態の動作を図６に示すタイミングチャートに基づいて説明する。まず、Ａフィールドの読み出し動作について説明する。時刻ｔ10において、第１の垂直シフトレジスタ１の初段単位段に、読み出しスタートパルスφＶＳＴ１をクロックφ１の２周期分入力する。読み出しスタートパルスは順次シフトされ、ｔ11〜ｔ12の期間においては、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路３は、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ14，16が共に“ＯＮ”となり、シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は“Ｈ”となる。また、ｔ14〜ｔ15の期間においては第１の垂直シフトレジスタ１の初段単位段のクロックドインバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジスタ14，15が“ＯＮ”となり、シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は“Ｈ”となる。しかし、その他の期間においてはシャッタ回路３の初段単位段の出力は“Ｌ”となる。すなわち、シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は、ｔ11〜ｔ12の期間が“Ｈ”となり、その後ｔ12〜ｔ14の期間は“Ｌ”，ｔ14〜ｔ15の期間は“Ｈ”となる。したがって、水平選択線７−１はｔ11〜ｔ12の期間において読み出し動作を行い、その後、１Ｈ期間経過後のｔ14〜ｔ15の期間においてリセット動作を行い、蓄積した信号電荷を掃き捨てる。
【００２２】
一方、第２の垂直シフトレジスタ２は、時刻ｔ10において、読み出しスタートパルスφＶＳＴ２をクロックφ１の３周期分入力することにより、水平選択線７−２に対してｔ11〜ｔ12の期間に読み出し動作を行わせた後、２Ｈ期間経過後のｔ16〜ｔ17の期間においてリセット動作を行わせるようになっている。以下同様に、Ａフィールドにおいては、水平選択線７−３と７−４，７−５と７−６のペアで、順次読み出し動作は同時に行っていくが、リセット動作は奇数行の水平選択線（７−１，７−３，７−５）に対しては読み出し動作終了後１Ｈ期間の経過後に行い、偶数行の水平選択線（７−２，７−４，７−６）に対しては読み出し動作終了後２Ｈ期間の経過後にリセット動作を行う。
【００２３】
次に、Ｂフィールドの読み出し動作について説明する。時刻ｔ20において、読み出しスタートパルスφＶＳＴ１を第１の垂直シフトレジスタ１の初段単位段にクロックφ１の２周期分入力する。ｔ21〜ｔ22の期間においては、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路３は、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ14，16が“ＯＮ”となり、シャッタ回路３の初段単位段の出力はインバータ回路18を介して“Ｈ”となる。また、ｔ24〜ｔ25の期間においては、第１の垂直シフトレジスタ１の初段単位段のクロックドインバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、シャッタ回路３のN-chトランジスタ14，15が“ＯＮ”となり、シャッタ回路３の出力はインバータ回路18を介して“Ｈ”となる。シャッタ回路３の初段単位段の出力に対応する水平選択線７−１は、ｔ21〜ｔ22及びｔ24〜ｔ25の期間が“Ｈ”となる。したがって、水平選択線７−１はｔ21〜ｔ22の期間において信号読み出しを行い、その後１Ｈ期間の経過後のｔ24〜ｔ25の期間においてリセット動作を行う。
【００２４】
一方、第２の垂直シフトレジスタ２にはスタートパルスφＶＳＴ２を、時刻ｔ21において、クロックφ１の１周期分入力することにより、水平選択線７−２はｔ23〜ｔ24の期間において読み出し動作が行われ、その直後ｔ24〜ｔ25の期間においてリセット動作を行う。以下、同様にＢフィールドにおいては、水平選択線７−１のみ独立に読みだされ、その後７−２と７−３，７−４と７−５のペアで順次読み出し動作が行われていくが、リセット動作は奇数行の水平選択線（７−１，７−３，７−５）に対しては読み出し動作が終了してから１Ｈ期間の経過後に行われ、偶数行の水平選択線（７−２，７−４，７−６）に対しては読み出し動作終了直後にリセット動作が行われる。
【００２５】
以上のように、第１の実施の形態においては、光電変換素子群の両側に第１の垂直シフトレジスタ１と第２の垂直シフトレジスタ２をそれぞれ設け、Ａフィールドの読み出し動作においては、第１の垂直シフトレジスタ１にスタートパルスφＶＳＴ１をクロックφ１の２周期分入力し、第２の垂直シフトレジスタ２にはスタートパルスφＶＳＴ２をクロックφ１の３周期分入力し、一方、Ｂフィールドでは、第１の垂直シフトレジスタ１にはスタートパルスφＶＳＴ１をクロックφ１の２周期分、第２の垂直シフトレジスタ２にはスタートパルスφＶＳＴ２をクロックφ１の１周期分を入力することにより、フォーカルプレーン型シャッタ回路の機能によって２行混合読み出しのインターレース走査を行った際に同時に選択される２つの水平選択線毎の蓄積時間（１Ｖ−１Ｈ）は全く等しくなり、且つフィールド毎の蓄積時間も等しくなる。
【００２６】
第１の参照例においては、選択される２つの水平選択線の蓄積動作時間の和が等しくなるように構成されているが、本発明の上記第１の実施の形態においては、選択される水平選択線毎の蓄積動作時間も全く等しくなり、特にカラーフィルターを搭載した単板カラーカメラにおいては、フィルター毎の色信号の蓄積時間は全く等しくなる。
【００２７】
上記第１の参照例及び本発明の第１の実施の形態においては、いずれも垂直シフトレジスタとしてクロックドＣＭＯＳ型インバータからなるシフトレジスタを用いたものを示したが、クロック制御により、順次読み出しパルスがシフトされていくシフトレジスタであれば、別のタイプでも上記のような走査は可能である。また、フォーカルプレーン型シャッタ回路についても、同様に図４に示した回路以外の回路でも、同様な機能を持つフォーカルプレーン型シャッタ回路であれば、上記参照例並びに実施の形態における動作は可能であることは明白である。
【００２８】
次に、本発明に係る固体撮像装置に関連する第２の参照例を図７に基づいて説明する。この参照例は、画素として内部増幅型の光電変換素子を持ち、最近はＡＰＳ（ Active Pixel Sensor）とも呼ばれており、例えばＡＭＩのように読み出しラインとリセットラインが別々に接続されている固体撮像装置に、本発明の関連構成を適用したものである。図７に示すように、第１の参照例及び本発明の第１の実施の形態と同様に光電変換素子26を２次元アレイ状に配列してなる光電変換素子群の両側に、第１の垂直走査回路28と第２の垂直走査回路29が設けられており、各垂直走査回路28，29は、読み出しパルスを順次シフトさせるクロックドＣＭＯＳ型インバータからなる垂直シフトレジスト１，２と、フォーカルプレーン型シャッタ回路23，24とで構成されている。シャッタ回路23，24は、例えば図８に示すような構成となっている。図８において、P-chトランジスタ31のソースとP-chトランジスタ32のソースは共にHigh側の電源電圧ＶDDに接続され、P-chトランジスタ31のドレインとP-chトランジスタ33のソースが接続され、P-chトランジスタ32のドレインとP-chトランジスタ33のドレインが接続されている。また、N-chトランジスタ35と36のソースは共通に Low側の電源電圧ＶSSに接続されている。一方、N-chトランジスタ35のドレインとN-chトランジスタ36のドレイン及びN-chトランジスタ34のソースが接続され、N-chトランジスタ34のドレインはP-chトランジスタ33，32のドレインと互いに接続されて、これらの構成部材でシャッタ回路の各単位段37を構成しており、N-chトランジスタ34のドレインとP-chトランジスタ33，32のドレインの接続点が、各単位段37の出力となっている。
【００２９】
そして、P-chトランジスタ31とN-chトランジスタ35のゲートは、対応する垂直シフトレジスタの各単位段の出力Ｓ１−１より１段前のクロックドインバータ出力Ｓ１−0.5 （Ｓ２−0.5 ）に接続され、P-chトランジスタ32とN-chトランジスタ34のゲートは、垂直シフトレジスタの対応する単位段Ｓ１−１（Ｓ２−１）に接続されている。また、P-chトランジスタ33とN-chトランジスタ36のゲートは対応する垂直シフトレジスタの単位段の１段後のクロックドインバータ出力Ｓ１−1.5 （Ｓ２−1.5 ）に接続されている。なお、各シャッタ回路の各単位段37の出力は、インバータ回路38を介して、トランスファーゲートを構成するN-chトランジスタ41とP-chトランジスタ42のソース、及び同様にトランスファーゲートを構成するN-chトランジスタ43とP-chトランジスタ44のソースに接続されている。
【００３０】
第１の垂直走査回路28のシャッタ回路23のトランスファーゲートを構成するN-chトランジスタ41とP-chトランジスタ42のドレインは、奇数行の光電変換素子群に対応するリセットライン（27−２，27−６，27−10）に、また、N-chトランジスタ43とP-chトランジスタ44のドレインは、奇数行の光電変換素子群に対応する読み出しライン（27−１，27−５，27−９）に接続されている。トランジスタ42，43のゲートは、クロックφ３の反転クロック／φ３に、トランジスタ41と44のゲートは、クロックφ３に接続されている。また第２の垂直シフトレジスタ22も同様な構成となっており、シャッタ回路24の出力は、同様にトランスファーゲートを介して偶数行の光電変換素子に対応するリセットライン（27−４，27−８，27−12）及び読み出しライン（27−３，27−７，27−11）に接続されている。すなわち、奇数行の光電変換素子に対応する水平選択線（読み出しラインとリセットライン）は第１の垂直走査回路に、偶数行の光電変換素子に対応する水平選択線（読み出しラインとリセットライン）は第２の垂直走査回路に接続されている。
【００３１】
次に、このように構成されている第２の参照例の動作を、図９及び図10に示すタイミングチャートを参照しながら説明する。まず、Ａフィールドの読み出し動作について説明する。時刻ｔ10において、２次元アレイ状に配列された光電変換素子群の左側に配置された第１の垂直シフトレジスタ21の初段単位段に、読み出しスタートパルスφＶＳＴ１をクロックφ１の２周期分（クロックφ１の２周期分は２Ｈ期間に対応）入力する。読み出しスタートパルスが順次シフトされ、ｔ11〜ｔ12の期間においては、第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる（Ｓ１−0.5 ，Ｓ１−1.5 ，・・・の出力は図示していない）。シャッタ回路23において、第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ34及び36が共に“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路38を介して“Ｈ”となる。また、ｔ14〜ｔ15の期間においては、第１の垂直シフトレジスタ21の初段単位段のクロックドインバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジスタ34及び35が共に“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路38を介して“Ｈ”となる。しかし、その他の期間においては、N-chトランジスタ34及び35，36が共に“ＯＮ”することがないため、インバータ回路38を介したシャッタ回路の初段単位段の出力は“Ｌ”となる。すなわち、シャッタ回路の初段単位段の出力はｔ11〜ｔ12の期間が“Ｈ”となり、その後ｔ12〜ｔ14の期間は“Ｌ”，ｔ14〜ｔ15の期間は“Ｈ”となる。
【００３２】
シャッタ回路の初段単位段の出力に接続されたトランスファーゲートは、クロックφ３が“Ｌ”の期間においては、トランジスタ43と44が“ＯＮ”となるため、トランジスタ43と44に接続された読み出しライン27−１に対しては、ｔ11〜ｔ12の期間に読み出し動作を行い、信号を読み出す。その後、ｔ14〜ｔ15の期間はトランジスタ41と42が“ＯＮ”となるため、トランジスタ41と42に接続されたリセットライン27−２が“Ｈ”となる。したがって、水平選択線（読み出しライン）27−１は、ｔ11〜ｔ12の期間において読み出し動作を行い、１Ｈ期間経過後のｔ14〜ｔ15の期間において、水平選択線（リセットライン）27−２はリセット動作を行うことにより、水平選択線27−１と27−２に接続された光電変換素子は、読み出し動作後１Ｈ期間経過後にリセット動作が行われる。
【００３３】
同様に、第２の垂直シフトレジスタ22においても、時刻ｔ10において、読み出しスタートパルスφＶＳＴ２をクロックφ１の２周期分（２Ｈ期間に対応）入力することにより、水平選択線（読み出しライン）27−３に対してはｔ11〜ｔ12の期間において読み出し動作を行った後、１Ｈ期間経過後のｔ14〜ｔ15の期間において水平選択線（リセットライン）27−４に対してリセット動作を行い、信号電荷を掃き捨てる。
【００３４】
このように、水平選択線27−１及び27−３に対してはｔ11〜ｔ12の期間に同時に読み出し動作を行い、水平選択線27−２及び27−４に対しては読み出し動作終了後１Ｈ期間経過後のｔ14〜ｔ15の期間においてリセット動作を行う。以下同様にして、Ａフィールドにおいては、水平選択線27−５と27−７，27−９と27−11のペアで順次読み出し動作を行い、１Ｈ期間経過後に水平選択線27−６と27−８，27−10と27−12のペアで順次リセット動作を行っていく。このようにＡフィールドにおいては、第１及び第２の垂直シフトレジスタ21，22に対してスタートパルスφＶＳＴ１，φＶＳＴ２を共にクロックφ１の２周期分を入力することにより、フォーカルプレーン型シャッタ回路23，24の機能によって読み出し動作終了後１Ｈ期間に蓄積された信号電荷を掃き捨てることにより、、Ｂフィールドの蓄積時間を１Ｈ分短くする。
【００３５】
次に、Ｂフィールドの読み出し動作について説明する。時刻ｔ20において、第１の垂直シフトレジスタ21に対して読み出しスタートパルスφＶＳＴ１をクロックφ１の１周期分（１Ｈ期間に対応）入力する。ｔ21〜ｔ22の期間においては、第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる。第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となと、シャッタ回路23はN-chトランジスタ34及び36が共に“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路38を介して“Ｈ”となる。また、ｔ22〜ｔ23の期間においては、第１の垂直シフトレジスタ21の初段単位段のクロックドインバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジスタ34及び35が共に“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路38を介して“Ｈ”となる。トランスファーゲートにおいては、水平有効走査期間すなわち、クロックφ３が“Ｌ”の期間においてはトランジスタ43と44が“ＯＮ”となるため、ｔ21〜ｔ22の期間に読み出しライン27−１において読み出し動作を行う。その直後、ｔ22〜ｔ23の期間はシャッタ回路23のトランジスタ41と42が“ＯＮ”となるため、リセットライン27−２が“Ｈ”となる。したがって、第１の垂直シフトレジスタ21が接続されている１行目の光電変換素子に対応する水平選択線（読み出しライン）27−１はｔ21〜ｔ22の期間において信号読み出し動作を行い、ｔ22〜ｔ23の期間には水平選択線（リセットライン）27−２においてリセット動作を行う。
【００３６】
第２の垂直シフトレジスタ22にも同様にスタートパルスφＶＳＴ２を、ｔ21において、すなわち第１の垂直シフトレジスタ21よりもクロックφ１の１周期分遅れて入力することにより、Ａフィールドとは異なる水平選択線のペアの組み合わせによるインターレース走査が可能となり、また奇数行の水平選択線同様に読み出し動作終了直後に、リセット動作が行われる。したがって、水平選択線27−１に対応する光電変換素子群のみ、ｔ21〜ｔ22の期間において読み出し動作が行われ、ｔ22〜ｔ23においてリセット動作を行う。その後、水平選択線27−３と27−５，27−７と27−９のペアで順次読み出し動作が行われ、その直後に水平選択線27−４と27−６，27−８と27−10のペアで順次リセット動作が行われる。
【００３７】
このように、第２の参照例においては、光電変換素子群の両側に第１の垂直シフトレジスタ21と、第２の垂直シフトレジスタ22をそれぞれ設け、Ａフィールドの読み出し動作においては、第１の垂直シフトレジスタ21及び第２の垂直シフトレジスタ22共に、スタートパルスφＶＳＴ１，φＶＳＴ２をクロックφ１の２周期分入力し、Ｂフィールドでは第１の垂直シフトレジスタ21及び第２の垂直シフトレジスタ22共に、スタートパルスφＶＳＴ１，φＶＳＴ２をクロックφ１の１周期分入力することにより、Ａフィールドではフォーカルプレーン型シャッタ回路の動作により読み出し動作終了後、１Ｈ期間経過後にリセット動作を行うことによって、Ｂフィールドの蓄積時間は１Ｈ期間短くなる。したがって、２行混合読み出しのインターレース走査を行った際に、選択される２つの水平選択線の蓄積時間の和は等しくなり、フィールド毎の蓄積時間の差をなくすことができる。特に電子シャッタ動作により蓄積時間が極端に短い場合には、この効果は顕著となる。
【００３８】
次に、本発明の第２の実施の形態について説明する。第２の実施の形態に係る固体撮像装置の基本構成は、図７に示した第２の参照例と同じであるが、Ａフィールドの読み出し動作時においては、第１の垂直シフトレジスタ21にクロックφ１の２周期分のスタートパルスφＶＳＴ１を入力し、第２の垂直シフトレジスタ22にはクロックφ１の３周期分のスタートパルスφＶＳＴ２を入力し、一方、Ｂフィールドでは第１の垂直シフトレジスタ21にクロックφ１の２周期分のスタートパルスφＶＳＴ１を入力し、第２の垂直シフトレジスタ22にはクロックφ１の１周期分のスタートパルスφＶＳＴ２を入力するように構成するものである。
【００３９】
次に、このように構成されている第２の実施の形態の動作を、図11及び図12に示すタイミングチャートを参照しながら説明する。まず、Ａフィールドの読み出し動作について説明する。時刻ｔ10において第１の垂直シフトレジスタ21の初段単位段に、読み出しスタートパルスφＶＳＴ１を、クロックφ１の２周期分入力する。読み出しスタートパルスが順次シフトされ、ｔ11〜ｔ12の期間においては、第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路23において、第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ34，36が共に“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路38を介して“Ｈ”となる。また、ｔ14〜ｔ15の期間においては、第１の垂直シフトレジスタ21の初段単位段のクロックドインバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジスタ34，35が“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路28を介して“Ｈ”となる。しかし、その他の期間においてはシャッタ回路23の初段単位段の出力は“Ｌ”となる。すなわち、シャッタ回路23の初段単位段の出力はｔ11〜ｔ12の期間が“Ｈ”となり、その後ｔ12〜ｔ14の期間は“Ｌ”，ｔ14〜ｔ15の期間は“Ｈ”となる。したがって、水平選択線27−１においてはｔ11〜ｔ12の期間に読み出し動作を行い、１Ｈ期間経過後のｔ14〜ｔ15の期間において水平選択線27−２はリセット動作を行うことになる。
【００４０】
一方、第２の垂直シフトレジスタ22は、時刻ｔ10において、読み出しスタートパルスφＶＳＴ２をクロックφ１の３周期分入力することにより、水平選択線27−３に対してｔ11〜ｔ12の期間に読み出し動作を行い、２Ｈ期間経過後のｔ16〜ｔ17の期間において、水平選択線27−４に対してリセット動作を行う。以下同様に、Ａフィールドにおいては、水平選択線27−５と27−７，27−９と27−11のペアで、順次読み出し動作は同時に行っていくが、リセット動作は奇数行の水平選択線（27−２，27−６）に対しては、読み出し動作終了後１Ｈ期間の経過後に行われ、偶数行の水平選択線（27−４，27−８）に対しては読み出し動作終了後２Ｈ期間経過後に行われる。
【００４１】
次に、Ｂフィールドの読み出し動作について説明する。時刻ｔ20において、読み出しスタートパルスφＶＳＴ１を第１の垂直シフトレジスタ21の初段単位段にクロックφ１の２周期分入力する。ｔ21〜ｔ22の期間においては、第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路23において、第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−１及び次段単位段のクロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ34，36が“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路38を介して“Ｈ”となる。また、ｔ24〜ｔ25の期間においては、第１の垂直シフトレジスタ21の初段単位段のクロックドインバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジスタ34，35が“ＯＮ”となり、シャッタ回路23の初段単位段の出力はインバータ回路38を介して“Ｈ”となる。したがってシャッタ回路23の初段単位段の出力はｔ21〜ｔ22及びｔ24〜ｔ25の期間が“Ｈ”となる。これにより、水平選択線27−１はｔ21〜ｔ22の期間において信号読み出し動作を行い、１Ｈ期間の経過後のｔ24〜ｔ25の期間において水平選択線27−２にリセット動作を行う。
【００４２】
一方、第２の垂直シフトレジスタ22にはスタートパルスφＶＳＴ２を、時刻ｔ21において、クロックφ１の１周期分入力することにより、水平選択線27−３はｔ23〜ｔ24の期間において読み出し動作を行い、その直後の期間ｔ24〜ｔ25において水平選択線27−４にリセット動作を行い、蓄積された信号電荷を掃き出させる。以下、同様にＢフィールドにおいては、水平選択線27−３と27−５，27−７と27−９のペアで順次読み出し動作を行っていくが、リセット動作は奇数行の光電変換素子に対応する水平選択線（27−２，27−６）に対しては読み出し動作終了後１Ｈ期間後に行い、偶数行の光電変換素子に対応する水平選択線（27−４，27−８）に対しては読み出し動作終了直後にリセット動作を行い、信号電荷を掃き出させる。
【００４３】
このように、第２の実施の形態においては、光電変換素子群の両側に第１の垂直シフトレジスタと第２の垂直シフトレジスタをそれぞれ設け、Ａフィールドの読み出し動作においては、第１の垂直シフトレジスタにスタートパルスφＶＳＴ１をクロックφ１の２周期分入力し、第２の垂直シフトレジスタにはスタートパルスφＶＳＴ２をクロックφ１の３周期分入力し、一方、Ｂフィールドでは第１の垂直シフトレジスタにはスタートパルスφＶＳＴ１をクロックφ１の２周期分、第２の垂直シフトレジスタにはスタートパルスφＶＳＴ２をクロックφ１の１周期分をそれぞれ入力することにより、フォーカルプレーン型シャッタ回路の機能によって２行混合読み出しのインターレース走査を行った際に同時に選択される２つの水平選択線毎の蓄積時間（１Ｖ−１Ｈ）は全く等しくなり、且つフィールド毎の蓄積時間も等しくなる。
【００４４】
第２の参照例においては、選択される２つの水平選択線の蓄積時間の和が等しくなるように構成されているが、本実施の形態においては、選択される水平選択線毎の蓄積時間も全く等しくなり、特にカラーフィルターを搭載した単板カラーカメラにおいては、フィルター毎の色信号の蓄積時間は全く等しくなる。また、第２の参照例及び本発明の第２の実施の形態のように読み出しラインとリセットラインが光電変換素子に対して独立に接続されている場合においても、フィールド毎の蓄積時間を等しくすることができ、フリッカーの発生を防ぐことができる。
【００４５】
上記第２の参照例及び本発明の第２の実施の形態においては、いずれも垂直シフトレジスタとしてクロックドＣＭＯＳ型インバータからなるシフトレジスタを用いたものを示したが、クロック制御により、順次読み出しパルスがシフトされていくシフトレジスタであれば、別のタイプでも上記のような走査は可能である。また、フォーカルプレーン型シャッタ回路についても、同様に本実施の形態において採用した回路以外でも、同様な機能を持つフォーカルプレーン型シャッタ回路であれば、上記実施の形態と同様な動作が可能であることは明白である。
【００４６】
なお、第１〜第２の実施の形態においては、光電変換素子群の両側に垂直走査回路を設けたものを示したが、片側においても奇数行の光電変換素子と偶数行の光電変換素子にそれぞれ独立に垂直走査回路を設ける構成であれば、上記各実施の形態と同様な動作が可能であることも明らかである。
【００４７】
【発明の効果】
以上実施の形態に基づいて説明したように、本発明によれば、光電変換素子群の奇数行にそれぞれ共通に配設された水平選択線に接続された第１の垂直走査回路と、偶数行にそれぞれ共通に配設された水平選択線に接続された第２の垂直走査回路とを、シフトレジスタとシャッタ回路とで形成し、シフトレジスタへの入力とシャッタ回路のシャッタ機能によりＡフィールドとＢフィールドにおける光電変換素子の蓄積時間が等しくなるように構成しているので、フィールド間の蓄積時間の差がなくなり、フリッカーの発生しない２行混合読み出しのインターレース走査が可能になり、特にシャッタ動作等により蓄積時間が極端に短い場合においては、その効果が顕著となる利点が得られる。
【図面の簡単な説明】
【図１】  本発明に係る固体撮像装置に関連する第１の参照例を示す概念図である。
【図２】  図１に示した第１の参照例におけるシフトレジスタの構成例を示す回路構成図である。
【図３】  図２に示したシフトレジスタの動作を説明するためのタイミングチャートである。
【図４】  図１に示した第１の参照例におけるシャッタ回路の構成例を示す回路構成図である。
【図５】  図１に示した第１の参照例の動作を説明するためのタイミングチャートである。
【図６】  本発明に係る固体撮像装置の第１の実施の形態の動作を説明するためのタイミングチャートである。
【図７】  本発明に係る固体撮像装置に関連する第２の参照例を示す概念図である。
【図８】  図７に示した第２の参照例におけるシャッタ回路の構成例を示す回路構成図である。
【図９】  図７に示した第２の参照例の動作を説明するためのタイミングチャートの一部を示す図である。
【図10】  図９に示した第２の参照例の動作を説明するためのタイミングチャートの残りの部分を示す図である。
【図11】  本発明に係る固体撮像装置の第２の実施の形態の動作を説明するためのタイミングチャートの一部を示す図である。
【図12】  図11に示した第２の実施の形態の動作を説明するためのタイミングチャートの残りの部分を示す図である。
【図13】  従来の固体撮像装置の構成例を示す概念図である。
【図14】  図13に示した従来例の動作を説明するためのタイミングチャートである。
【符号の説明】
１，21  第１の垂直シフトレジスタ
２，22  第２の垂直シフトレジスタ
３，４，23，24  シャッタ回路
５，25  水平シフトレジスタ
６，26  光電変換素子
７−１，７−２，・・７−６，27−１，27−２，・・27−12  水平選択線
８，28  第１の垂直走査回路
９，29  第２の垂直走査回路
10  シフトレジスタ単位段
11，12，13，31，32，33  P-chトランジスタ
14，15，16，34，35，36  N-chトランジスタ
17，37  シャッタ回路単位段
18，38  インバータ回路
41，43  N-chトランジスタ
42，44  P-chトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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