(57)【特許請求の範囲】
【請求項１】
物理層インターフェース装置において、
該物理層インターフェース装置の受信入力部に結合された第１の受信機であって、第１の動作モードに従って上記受信入力部で受信した信号を処理するための第１の受信機と、
上記受信入力部に結合された第２の受信機であって、第２の動作モードに従って上記受信入力部で受信した信号を処理するための第２の受信機と、
第１の動作モードに従って１対の出力端子からのデータの送信を制御するための第１の送信機と、
第２の動作モードに従って上記１対の出力端子からのデータの送信を制御するための第２の送信機と、
上記第１および第２の動作モードの１つを選択し、かつ選択した動作モードに対応する上記第１および第２の受信機および上記第１および第２の送信機のうちの適切な１つを可能化する制御回路と、
上記１対の出力端子の１つに各々が結合され、上記送信されたデータに従って電流を制御可能にシンクするための１対の電流シンクであって、対応する出力端子と基準電圧との間で互いに並列に結合された複数の電流源を各々が含む１対の電流シンクと、
上記制御回路に結合された第１および第２の再循環遅延線を有するフェーズロックループであって、上記第１の動作モードにおいては上記第１の再循環遅延線を用いて動作し、上記第２の動作モードにおいては上記第２の再循環遅延線を用いて動作するフェーズロックループと、
上記１対の電流シンクの各々に対して上記フェーズロックループに結合された制御ロジックであって、上記フェーズロックループに応答して段階的に電流をシンクするように上記複数の電流源の各々を制御して、上記選択した動作モードに対応する制御された立上り時間の出力信号を与える制御ロジックと
を具備したことを特徴とする物理層インターフェース装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般的にデジタル通信に関し、より詳細には、物理層インターフェース装置に関する。
【０００２】
【従来の技術】
ローカルエリア・ネットワーク（ＬＡＮ）は広く受け入れられるようになってきており、多くのワークステーションおよび／またはパーソナルコンピュータ（ＰＣ）を相互接続してそれらが高価なメインフレームコンピュータを必要とせずまたその関連した多数の端末を取り付ける必要なしにデータおよびアピリケーションのようなリソースを共用できるようにする態様で多くのかつ種々の産業界で使用されている。１つの広く受け入れられているＬＡＮの構成はＩＥＥＥ８０２．３規格で定められている登録商標「イーサーネット」ＬＡＮである。
【０００３】
ＬＡＮが広範囲に受け入れられ、技術の進歩が加速し続けるに連れて、より速い転送速度を有するＬＡＮ構成の要請が増え続けている。２種の１００メガバイト／秒（Ｍｂｐｓ）ＬＡＮが１０ＭｂｐｓイーサーネットＬＡＮの設置ベースの範囲を張り巡らされている。転送速度のこの増大は好ましいことではあるが、これは、往々、実在の１０Ｍｂｐｓ設備を一層高価な新たな１００Ｍｂｐｓ設備で置換するには大きな負担となってしまう。しかしながら、ある種のＬＡＮは両形式の設置設備で走ることができる。両転送速度で動作するような物理層インターフェース装置を持てば便利となるであろう。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、コスト的に有利で融通性のある態様で両転送速度で動作することができるＬＡＮ物理層インターフェース装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明は実在の５Ｖ部品部とコンパチブルな単一チップ二重機能１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｘ物理層インターフェース装置を与える。このＰＨＹはメディア非依存インターフェース（ＭＩＩ）を含んでおり、絶縁トランスおよび単一のＲＪ４５コネクタを介して非遮蔽撚り対線ケーブルに接続する。このＰＨＹは全／半２重１０ＢＡＳＥ−Ｔおよび１００ＢＡＳＥ−ＴＸの自動選択を行なわせる内蔵自動ネゴシエーション回路を含んでおり、その自動選択の際に、自動極性訂正回路は１０ＢＡＳＥ−Ｔ動作モードにおいて受信対線反転に対するイミュニティ性能を確保する。このＰＨＹは内部ＰＬＬ回路を含み、これは単一の２０ＭＨｚクロックすなわちクリスタルを含んでいるが、それはどちらの動作モードにも適合する。このＰＨＹは低電力（ローパワー）および電力下降（パワーダウン）モードを含んでいる。このＰＨＹの１０ＢＡＳＥ−Ｔ部分は改良した受信雑音余裕度のためのスマートスケルチを含んでいる。このＰＨＹは高ジッタ許容度クロックリカバリ回路と送信ジャバ検出回路とを含んでいる。このＰＨＹの１０ＢＡＳＥ−Ｔ部分はオンボード送信波形成形回路を含んでいる。このＰＨＹの１００ＢＡＳＥ−Ｘ部分は電磁妨害雑音（ＥＭＩ）を減少するための合成立上り時間制御回路を含んでいる。このＰＨＹは１００ＢＡＳＥ−Ｘ・ＭＬＴ−３波形を発生するためのプログラマブル送信電圧増幅器と１００ＢＡＳＥ−Ｘ受信機のためのベースラインふらつき修正（ＤＣ回復）回路とを含んでいる。
【０００６】
【発明の実施の形態】
本発明は添付図面に関連して以下の記載を考察すればより明瞭に理解できるであろう。種々の図で対応する数字および記号は他に指示がなければ対応する部品部を表すものとする。
【０００７】
ここで、図１を参照すれば、そこには本発明の物理層インターフェース装置（ＰＨＹ）の簡略化したブロック図が示されている。図１から理解できるように、本発明は単一チップ１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｘ物理層インターフェース装置（以下、１０／１００ＰＨＹあるいは単にＰＨＹという）を与える。図１は、また、本発明のＰＨＹの種々のブロックに供給されるか、それらブロックによって供給される種々の信号、並びにそれらの相互接続状態をも示す。
【０００８】
簡単に言って、本発明のＰＨＹは標準メディアアクセス制御（ＭＡＣ）装置に容易に接続させるようにするためのメディア非依存インターフェース（ＭＩＩ）を含み、その際に非遮蔽撚り対線ケーブルへの接続は簡単な絶縁トランスと単一のＲＪ４５コネクタとによって行なわれる（図２参照）。本発明のＰＨＹは濾波あるいは立上り時間制御のための外部要素を必要とせず、全ての等化要素がチップ上に含まれている。この装置の動作は、構成化ピンによるピンレベルで、あるいは管理データインターフェースおよび内部レジスタを用いて制御される。この装置は半／全２重１０ＢＡＳＥ−Ｔおよび１００ＢＡＳＥ−ＴＸの自動選択を行なわせるための内蔵自動ネゴシエーション回路を含み、その自動選択の際に自動極性訂正回路は１０ＢＡＳＥ−Ｔ動作モードにおいて受信対線反転に対するイミュニティ性能を確保する。
【０００９】
図１に示された本発明のＰＨＹは、好ましくは、３．３Ｖ電源を有するＣＭＯＳ設計のもの（これは２ピン管理インターフェースを備えた標準ＩＥＥＥ８０２．３ｕメディア非依存インターフェース（ＭＩＩ）を有する実在の５Ｖの部品部のものとコンパチブルである）を用いる単一パッケージ二重機能１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｘ物理層インターフェース装置を与える。このＰＨＹは次ページサポート機能を備えたＩＥＥＥ８０２．３ｕ自動ネゴシエーションを構成化している。このＰＨＹは両動作速度に対して単一のＲＪ４５コネクタに接続した単一送信／受信トランスをサポートする。このＰＨＹは、全ての濾波および等化要素を装置に集積化した状態で最少の外部要素の量しか必要としない。このＰＨＹは両モードにおいてシステム試験を行なうための内部ループバック用の回路を含んでおり、かつＩＥＥＥ規格１１４９．１試験アクセスポート（ＪＴＡＧ）を含んでいる。このＰＨＹはＣＡＴ３ケーブル（１０ＢＡＳＥ−Ｔ）あるいはＣＡＴ５（１０ＢＡＳＥ−Ｔ、１００ＢＡＳＥ−Ｘ）への接続を行なわせ、かつ最少の結合のため絶縁送信／受信電源を用いる。このＰＨＹは単一の２０ＭＨｚのクロックすなわちクリスタルを用いる内部ＰＬＬ回路を含んでいるが、これはどちらの速度モードにも適合する。このＰＨＹは低電力（ローパワー）および電力下降（パワーダウン）モードを含んでおり、かつ１０ＢＡＳＥ−Ｔおよび１００ＢＡＳＥ−Ｘの両方で全２重伝送をサポートする。
【００１０】
このＰＨＹの１０ＢＡＳＥ−Ｔ部分は完全にＩＥＥＥ８０２．３に従っており、かつ改良した受信雑音余裕度を与えるスマートスケルチを含んでいる。このＰＨＹは大きなジッタ許容度クロックリカバリを与えるＤＳＰベースのデジタルフェーズロックループと送信ジャバ（ｊａｂｂｅｒ）検出回路とを含んでいる。このＰＨＹの１０ＢＡＳＥ−Ｔ部分は外部端子要素だけしか必要とせずにオンボード送信波形成形機能を含んでおり、かつ自動極性（逆極性接続）回路を含んでいる。
【００１１】
このＰＨＹの１００ＢＡＳＥ−Ｘ部分はＡＮＳＩ撚り対線物理媒体依存（ＴＰ−ＰＭＤ）およびＩＥＥＥ８０２．３ｕ規格に完全に従っており、電磁妨害雑音（ＥＭＩ）を減少するための合成立上り時間制御機能を含み、このためＥＭＩ制御のために外部コンデンサを必要としない。このＰＨＹはＭＬＴ−３波形発生のためのプログラマブル送信電圧増幅機能を含み、かつ集積化した適応等化回路および集積化したベースラインふらつき訂正（ＤＣ回復）回路を有する集積化した受信機および送信機を含んでいる。このＰＨＹは０から１００メートルまでの撚り対線長での動作を可能とし、かつ真の沈黙ライン状態のための送信遮断機能を含んでいる。
【００１２】
図２は外部要素を備えた本発明のＰＨＹの相互接続状態を示す。１０／１００ＰＨＹの差動ラインドライバは１００ＢＡＳＥ−ＴＸモードにおいて少なくとも１００ｍのＣＡＴ５ケーブルを、また１０ＢＡＳＥ−Ｔモードでは１００ｍを越えるＣＡＴ３（あるいはＣＡＴ５）ケーブルをドライブするように設計されている。図２に示されるように、３つの送信出力ピン（ＡＸＭＴＰ、ＡＸＭＴＮおよび中央タップ接続部ＡＣＴ）は両動作モードにおいて単一のバラー（Ｖａｌｏｒ）ＰＴ４１７１Ｓトランス（あるいは同等品）とインターフェースする。これにより、このトランスの２次巻線に直接接続される単一のＲＪ−４５ソケットへの外部接続が簡略化される。
【００１３】
この１０／１００ＰＨＹは１０ＢＡＳＥ−Ｔ送信のためのオンチップ波形成形部と１００ＢＡＳＥ−ＴＸ送信のための立上り時間制御部を組み込んでいて、図２に示された２つの終端抵抗以外の外部要素を必要とせずに装置が結合トランスと直接インターフェースすることができるようにしている。
【００１４】
ここで図１を参照すると、そこには１０ＢＡＳＥ−Ｔ送信機部分と、適当な伝送媒体、例えばこれに限定するものではないが、撚り対線を介して伝送するため送信機ブロックのデジタル出力をアナログ信号に変換するデジタル対アナログ（ＤＡＣ）送信（ＤＡＣ  ＸＭＴ）部分とが示されている。更に、並列送信（ＰＰＸＭＴ）部分に接続された直列化器ブロックに出力を与える１００Ｍｂｐｓ送信機部分をも示している。
【００１５】
１０Ｍｂｐｓ送信機は送信すべきデータを取り出す（データを送信する形態にする）ように働きかつ送信可能化信号（ＴＸＥＮ）に応じてデータストリーム（ＴＸＤ）を伝送媒体を介して送信しようと試みる波形成形部分を有している。１０Ｍｂｐｓ送信機はＤＡＣ波形制御信号を与え、かつニブラー（ｎｉｂｂｌｅｒ）直列化器を有している。送信機のこのブロックは、データストリームを供給する装置に送信クロック信号（ＴＸＣＬＫ）を与えて装置が送信機のための正しいクロックを持つようにする。
【００１６】
同様に、１００Ｍｂｐｓ送信機はデータストリームを供給する装置に与えられる送信クロック出力信号（ＴＸＣＬＫ）、衝突出力信号（ＣＯＬ）およびキャリア感知出力信号（ＣＲＳ）を有している。１００Ｍｂｐｓ送信機はデータストリームを供給する装置からデータストリーム（ＴＸＤ）、送信可能化信号（ＴＸＥＮ）および送信エラー信号（ＴＸＥＲ）を受ける。
【００１７】
図２に示されるように、１０／１００ＰＨＹの２つの受信機入力ピン（ＡＲＣＶＰおよびＡＲＣＶＮ）は外部絶縁トランス（これはＰＨＹの送信部分のために使用されたトランスと同じものである）を介して適切に終端された伝送ラインに接続されなければならない。単一の受信機入力ワイヤ対線は両速度モードをサポートし、装置の内部で多重化機能の全てが行なわれる。
【００１８】
受信機回路はそれ自体の共通モード入力バイアス電圧を確立し、外部の抵抗分圧器回路網を必要としない。２つの抵抗と１つのコンデンサからなる図２に示されるような簡単な外部終端回路網が現在好適である。この回路網から受けたデータは対応するＭＲＣＬＫ信号の立上りエッジと同期してＭＩＩのＭＲＸＤニブルに出力される。ＭＲＣＬＫ周波数は１０ＢＡＳＥ−Ｔモードでは２．５ＭＨｚ、１００ＢＡＳＥ−Ｘモードでは２５ＭＨｚに自動的に調節される。
【００１９】
ここで図１を参照すると、１０ＢＡＳＥ−Ｔ受信機は、入力振幅が最小信号スレッショルドよりも大きくかつ特定のパルスシーケンスを受けた場合に入来データを通過させるだけの機能を有するスマートスケルチ機能を組み込んでいる。これはインパルスライン雑音が信号あるいはリンクのアクティビティを阻害しないように保護する。このスケルチ回路は規格外のパルスを受けた場合に迅速な機能停止を行なう。極めて長いパルスはリンクパルスのようには誤動作させない。
【００２０】
図１に示された１００ＢＡＳＥ−ＴＸ受信機はＭＬＴ−３波形を解読（デコード）しデータニブルをＭＲＸＤ（０−３）ピンに与えるために必要な回路を含んでいる。装置がＭＬＴ−３信号を受けると、この信号は即座に増幅されて等化される。これは１００ｍを越えるＣＡＴ５ケーブルでの受信を可能とする。ＭＬＴ−３信号の低周波数成分は除去される（この成分はトランス結合回路において過渡なしで長い遅延の結果として生じた可能性があり、往々ベースラインのふらつきと呼ばれている）。次いで、この理想的なＭＬＴ−３信号は内部的にＮＲＺＩに変換され、その後デジタルフェーズロックループ技術を用いてそれ自体の回復されたクロックに再同期される。次いで、再クロッキングされたデータは５ビットコード群に逆直列化され、スクランブル解除され、５Ｂ４Ｂ解読（デコード）される。５Ｂデータストリームにおいてストリームデリミタ（ｄｅｌｉｍｉｔｅｒ）の開始が検出されると、後続のフレームがＭＩＩに出力される。
【００２１】
更に図１から理解されるように、１０Ｍｂｐｓ受信機（１０Ｍｂｐｓ  ＲＣＶ）ブロックおよび１００Ｍｂｐｓ受信機（１００Ｍｂｐｓ  ＲＣＶ）の両者は伝送媒体から信号を受ける。１０Ｍｂｐｓブロックからの信号は制御ブロック（１０ＢＡＳＥ−Ｔ  ＭＡＵ）に与えられ、この制御ブロックは受信信号の評価を行ない、例えば、これに限定するつもりはないがスマートスケルチ、信号品位エラー（ＳＱＥ）試験、信号認定および衝突検出といった選択された機能を行なうように働く。この制御ブロックは、伝送媒体を介して入来する何等かのデータストリームを受ける何等かの装置に衝突検出（ＣＯＬ）およびキャリア感知信号（ＣＲＳ）を与える。更に、このブロックは、データ（ＲＸＤ）およびそのクロック信号（ＲＸＣＬＫ）を装置に供給する前にデータをサンプリングし、ＰＬＬをデータクロックに同期しかつニブルパケット化する他のブロックに受信信号を与える（これは、また、受信データ有効（ＲＸＤＶ）信号を装置に供給する）。
【００２２】
図１の１００Ｍｂｐｓ受信機（１００ＢＡＳＥ−ＴＸ  ＲＣＶ）ブロックはベースラインふらつき訂正を行ない、かつ信号を伝送した伝送媒体の長さに対して受信信号を等化する。この受信機ブロックは、データサンプリング、５Ｂパッケージ化およびデジタルＰＬＬとの同期を行なう第１の制御ブロックに受信データを与える。次いで、このようにされた信号は、受信状態マシンを含み、かつＮＲＺＩ−ＮＲＺ解読（デコード）、スクランブル解除、５Ｂ４Ｂ解読およびバイパス多重化を行なう第２の制御ブロックに与えられる。また、第１の制御ブロックからの信号はリンクモニタおよび遠端障害検出器にも与えられる。第２の制御ブロックからの上述のように処理された受信信号は受信データクロック（ＲＸＣＬＫ）、データ受信データ有効（ＲＸＤＶ）および受信エラー（ＲＸＥＲ）信号と共に受信データ（ＲＸＤ）として装置に与えられる。
【００２３】
更に、図１には自動ネゴシエーションブロック、アナログＰＬＬブロック、ＬＥＤコントローラブロック、ＭＩＩ管理ブロックおよびＪＴＡＧブロックが示されている。
【００２４】
ＬＥＤコントローラブロックはＰＨＹの動作の状態を指示するために使用されてもよいＬＥＤに対して適切な信号を与える。１０／１００ＰＨＹは「アクティビティ（ＡＣＴＩＶＩＴＹ）」、「デュプレックス（２重）／衝突（ＤＵＰＬＥＸ／ＣＯＬＬＩＳＩＯＮ」、「リンク（ＬＩＮＫ）」および「速度（ＳＰＥＥＤ）」のためにＬＥＤをドライブするように設計された４つのピンを有している。回路はＬＥＤドライバのためのオープンドレインＮＭＯＳ装置を含み、ＬＥＤは電流制限抵抗を介してデジタル３．３Ｖに接続されなければならない。この抵抗の値はＬＥＤの形式に依存する。
【００２５】
リンクＬＥＤは、ＰＨＹが１０ＢＡＳＥ−Ｔモードにおいて有効なリンクを確立した時に点灯する。１００ＢＡＳＥ−ＴＸモードにおいて、それは、スクランブル解除器がデータにロックしかつ１０／１００ＰＨＹがデータを送受信できるような状態にあることを指示する。リンクＬＥＤはページ受信に応じて自動ネゴシエーションの間にフラッシュする。これは、自動ネゴシエーションプロセスが終了するのに数秒かかるので、ユーザにリンクのアクティビティの指示を与える。
【００２６】
アクティビティＬＥＤは、ＰＨＹがデータを送受信している時に点灯する。このＬＥＤは各アクティビティに対して２０ｍｓの最少持続期間の間点灯する。その動作は両速度モードで同一である。
【００２７】
デュプレックス／衝突ＬＥＤは、ＰＨＹが全２重モードにある時には連続して点灯し、衝突が半２重モードで生じた時には２０ｍｓの最少持続期間の間点灯する。連続あるいは間欠衝突の場合には、このＬＥＤは１０Ｈｚでフラッシュする。
【００２８】
１０ＢＡＳＥ−Ｔにあるが、自動ネゴシエーションモード（後述）にない時には、１０／１００ＰＨＹは１６ミリ秒（ｍｓ）の期間だけ隔てられたリンクパルスをデータ出力（ＤＯ）回路に送り出す。
【００２９】
受信機は入力ワイヤ対線での有効リンクパルスを捜す。リンクパルスが所定の時間期間内で受信されなかった場合には、装置は「リンク失敗」状態に入る。この状態において、リンクパルスは発生され続け、受信機はリンクパルスパターンを絶えず捜し続ける。好ましくは、ＰＨＹは、有効受信パケットあるいは多数の適式リンク試験パルスが受信されるまでこの状態に留まる。逆極性のリンクパルスも通常のリンクパルスと同じ態様で受信され、認定される。これは、受信対線接続が反転されかつこの問題を直すために自動内部再構成化が生じたことの指示を与えるために使用される。データがＭＬＴ−３符号化されるような１００ＢＡＳＥ−ＴＸモードでは逆極性訂正は不用である。
【００３０】
自動ネゴシエーションブロックは送信および受信ブロックの制御のための受信、送信および仲裁状態マシン（ＳＭ）を含んでいる。このブロックは、また、タイマおよびＮＬＰ状態マシンを含む。更に、それはＭＩＩブロックに接続され、自動極性補正を行なう。
【００３１】
１０／１００ＰＨＹは次ページ転送を含むＩＥＥＥ８０２．３ｕ自動ネゴシエーションを完全にサポートする。使用可能化されると、この機能により１０／１００ＰＨＹは任意の他の自動ネゴシエーションが可能なＰＨＹとそのリンクセグメントでネゴシエーションを行なってそれらの最も高い共通のプロトコルを確立することができるようになる。あるＰＨＹがそのネゴシエーションを完了するまで、それは「ＬＩＮＫ」を表明しない。リンクパートナー能力のより一層の詳細は１０／１００ＰＨＹレジスタのデータを読むことによって得られるようにしてもよい。
【００３２】
１０ＢＡＳＥ−Ｔモードのため、ループバックモードの間ではリンク試験パルス以外の全ての受信アクティビティは無能化される。しかしながら、スケルチ情報は依然として処理され、瞬時ループバック自己試験の下でリンク状態が維持されることができるようにされる。
【００３３】
このＰＨＹは次ページ能力を含む完全な自動ネゴシエーション規格を構成化している。３つのピンＣＡＵＴＯＮＥＧ、ＣＳＰＥＥＤおよびＣＤＵＰＬＥＸはリンク速度を直接構成化するためあるいは自動ネゴシエーションをした速度を設定しかつ報告するために使用される。図３はこれら３つの信号およびＳＬＩＮＫ信号に対する自動ネゴシエーション信号波形を示す。
【００３４】
ＣＡＵＴＯＮＥＧが否定記述の低である時に、ＣＳＰＥＥＤおよびＣＤＵＰＬＥＸピンはリンク構成を決定する。ＣＳＰＥＥＤおよびＣＤＵＰＬＥＸの両ピンは弱いプルアップを有し、接続されずにいた時に全２重１００ＢＡＳＥ−ＴＸのデフォルト構成を与える。
【００３５】
ＣＡＵＴＯＮＥＧの立上りエッジはＣＳＰＥＥＤおよびＣＤＵＰＬＥＸピンの値を自動ネゴシエーションロジックへラッチするために使用される。外部コントローラは、ＣＡＵＴＯＮＥＧが高となった後１２００ｍｓ（最大）内にこれらピンをドライブすることを停止しなければならない。
【００３６】
このＰＨＹはＣＡＵＴＯＮＥＧが表明されると直ちにネゴシエーションを開始する。自動ネゴシエーションの最終の７５０ｍｓ（最小）はヒステリシスタイマによりリンクが適正な時間の間安定に留まることを確実にするためのものである。この時間の間、ＰＨＹはＣＳＰＥＥＤおよびＣＤＵＰＬＥＸピンをドライブしてリンク構成を指示させるようにする。外部コントローラはＳＬＩＮＫピンの立上りエッジでこれら２つのピンの値をラッチする。
【００３７】
外部コントローラは、ＣＡＵＴＯＮＥＧが高となっている間にＣＳＰＥＥＤ、ＣＤＵＰＬＥＸのいずれかのドライブを開始しようとしてはならない。
【００３８】
表１は、自動ネゴシエーションが開始した時にＣＤＰＥＥＤおよびＣＤＵＰＬＥＸピンからのラッチされる値の意味を要約するものである。ここで、ＹｅｓおよびＮｏはそれぞれ合および否を表す。
【００３９】
【表１】
0003987626.tif 000002
【００４０】
最初の電源投入時に、ＰＨＹは内部リセットを行なう。外部リセット回路は不用である。しかしながら、１０／１００ＰＨＹの動作は電源投入後５０ミリ秒（ｍｓ）の間は不定である。
【００４１】
動作時に、５０マイクロ秒（μｓ）よりも少なくない期間の間ＭＲＳＴ＃ピンを低にすることによって装置の完全なリセットを行なうことができる。ＭＲＳＴ＃ピンが否定記述の高となった後の５０ｍｓの期間の間は装置の正しい動作は保証されない。
【００４２】
ＪＴＡＧブロックは通常のＪＴＡＧポートを含み、ＩＥＥＥ規格１１４９．１に従っている。ＪＴＡＧ試験アクセスポートは５つのピンからなり、これらは装置および境界走査試験を行なうためにそれがインストールされているボードと直列的にインターフェースするために使用される。
【００４３】
ＭＩＩ管理ブロックは、このＰＨＹが種々のＭＩＩ機能、例えば、これに限定するつもりはないが読出しおよび書込み制御並びに割込み制御を行なうことを可能にする。また、ＭＩＩ管理ブロックは標準的なＭＩＩ情報を収容する複数のレジスタと他の目的のための複数のレジスタとを含んでいる。図４は本発明のＰＨＹのための現在好適なレジスタマップである。図４の上部の８つのレジスタはＭＩＩ規格によって定められている汎用レジスタである。ＴＸの接頭文字を付して示されたレジスタはＴＩ独特のレジスタである。更に他のレジスタが本発明のＰＨＹによって使用されてもよい。全ての他のレジスタはゼロと読む。
【００４４】
装置のＣＬＯＯＰＢＫ＃ピンを付勢することによって、あるいは汎用制御レジスタ（ＧＥＮ ｃｔｌ）にＬＯＯＰＢＫビットをセットすることによって、このＰＨＹの送信回路はできるだけ撚り対線Ｉ／Ｏピンに近付くように対応する受信回路にループバックされる。
【００４５】
ＩＥＥＥ８０２．３ｕ  ＭＩＩ直列プロトコルは、各装置が３２までの（１６ビット幅）内部レジスタを具備した、３２までの異なったＰＭＤを可能とする。この１０／１００ＢＡＳＥ−Ｔ  ＰＨＹは複数の内部レジスタ（その幾つかはハードワイヤ化されている）の構成を有している。
【００４６】
２ワイヤＭＩＩのデフォルトすなわちＩＤＬＥ状態は論理１である。全ての３状態（ｔｒｉｓｔａｔｅ）ドライバは無能化され、ＰＨＹのプルアップ抵抗はＭＤＩＯラインを論理１に引っ張る。他のトランザクションがあればそれを初期化する前に、ステーション管理エンティティはＭＤＩＯの３２の一連の論理１ビットのプリアンブルシーケンスをＭＤＣＬＫの３２の対応するサイクルと共に送って、ＰＨＹが同期を確立するために使用されることができるパターンを与えるようにする。あるＰＨＹは、他のトランザクションがあればこれに応答する前にＭＤＣＬＫの３２の対応するサイクルを備えたＭＤＩＯの３２の一連の１ビットのシーケンスを監視する。図５ＡはＭＩＩ読出しのためのフレームフォーマットを示す。図５ＢはＭＩＩ書込みのためのフレームフォーマットを示す。これらＭＩＩフォーマットフィールドの簡単な記述は次の通りである。
【００４７】
開始デリミタ：１つのフレームの開始は０１パターンによって表される。このパターンはデフォルトの論理１のライン状態から０へのおよび１に戻る転換を確実にする。
【００４８】
動作コード：読出しの動作コードは１０であり、書込みの動作コードは０１である。
【００４９】
ＰＨＹアドレス：ＰＨＹアドレスは３２の特異なＰＨＹアドレスを可能にする５ビットである。送信および受信される最初のＰＨＹアドレスビットはアドレスのＭＳＢである。１０／１００ＢＡＳＥ−Ｔ  ＰＨＹアドレスはＣＤＥＶＳＥＬ０−４ピンを用いてセットされる。
【００５０】
レジスタアドレス：レジスタアドレスは、３２の個別のレジスタが各ＰＨＹ内でアドレスされることができるようにする５ビットである。
【００５１】
ターンアラウンド：装置がＭＤＩＯ信号を有効的にドライブしないアイドルビット時間が、コンテンションを回避するために読出しフレームのレジスタアドレスフィールドとデータフィールドとの間に挿入されなければならない。読出しフレームの間に、ＰＨＹはアイドルビットの後、データフィールドの前のビット時間の間ＭＤＩＯに向けて１つの０ビットを出す。書込みフレームの間ではこのフィールドは１つの０ビットとそれに続く１つの１ビットとからなる。
【００５２】
データ：データフィールドは１６ビットである。送信されかつ受信される最初のデータビットはデータペイロードのＭＳＢである。
【００５３】
休止／割込み可能化サイクル：休止サイクルはデータ転送に続くサイクルであり、その間ではＭＡＣコントローラおよびＰＨＹの両者はＭＤＩＯピンをドライブしない。休止サイクルの後のＭＤＣＬＫの次の立上りエッジで（ＭＤＣが同様高の間）、ＭＤＩＯは、ＰＨＹ割込みがペンディングとなっていることを指示するためにＰＨＹによってＬＯＷにドライブされてもよい。
【００５４】
図６は汎用制御レジスタＧＥＮ ｃｔｌのためのビット位置および各ビット位置に関連した信号名を示す。表２はこの汎用制御レジスタのビット、信号名および機能を示す。
【００５５】
【表２】
0003987626.tif 000003
【表３】
0003987626.tif 000004
【表４】
0003987626.tif 000005
【００５６】
図７は汎用状態レジスタＧＥＮ ｓｔｓのためのビット位置および各ビット位置に関連した信号名を示す。表３はこの汎用状態レジスタのビット、信号名および機能を示す。
【００５７】
【表５】
0003987626.tif 000006
【表６】
0003987626.tif 000007
【００５８】
図８は汎用識別子レジスタＧＥＮ ｉｄ ｈｉ／ＧＥＮ ｉｄ ｌｏのためのビット位置および各ビット位置に関連した信号名を示す。
【００５９】
図９は自動ネゴシエーション公示レジスタＡＮ ａｄｖのためのビット位置および各ビット位置に関連した信号名を示す。表４はこの自動ネゴシエーション公示レジスタのビット、信号名および機能を示す。
【００６０】
【表７】
0003987626.tif 000008
【表８】
0003987626.tif 000009
【００６１】
図１０Ａ、図１０Ｂおよび図１０Ｃは自動ネゴシエーションリンクパートナー能力レジスタＡＮ １ｐａのためのビット位置および各ビット位置に関連した信号名を示す。
【００６２】
リンクパートナー能力レジスタＡＮ １ｐａは、ページがいつ受信されたかにより３つの異なったフォーマットを有している。リンクパートナーから受信した最初のページは常に基本ページ符号化（エンコーディング）状態となっており、ＰＨＹにより自動構成化のために使用される。リンクパートナーが次ページ交換をサポートしている場合には、引続いて受信されたページはメッセージページあるいは未フォーマットページ符号化のいずれかの状態になることができ、これはＬＰＭＰビットの値によって決定される。表５は基本ページレジスタのビット、信号名および機能を示す。表６はメッセージページレジスタのビット、信号名および機能を示す。表７は未フォーマットページレジスタのビット信号名および機能を示す。表８は表４のメッセージコードフィールドを示す。
【００６３】
【表９】
0003987626.tif 000010
【００６４】
【表１０】
0003987626.tif 000011
【００６５】
【表１１】
0003987626.tif 000012
【００６６】
【表１２】
0003987626.tif 000013
【表１３】
0003987626.tif 000014
【００６７】
次ページの使用は次のように要約される。
ＰＨＹおよびリンクパートナーの両者は一方に対して次ページの交換を開始するための次ページ能力を指示する。
両装置に次ページ能力があれば、両装置は少なくとも１つの次ページを送らなければならない。
次ページ交換はリンク上のどの装置もＬＰＮＰ／ＮＰビットによって表されるように、送信するそれ以上のページを持たなくなるまで続く。装置が送信する他の情報を持たなくなれば、空白メッセージコードフィールド値を備えたメッセージページが送られる。
メッセージコードは、特定のメッセージ、あるいは続きの未フォーマットページ（１つあるいはそれ以上）があればそれがどのようにして解釈されるかを定める情報を表すことができる。
メッセージコードが未フォーマットページを参照する場合に、未フォーマットページはメッセージコードに指定されている順序で即座に参照メッセージコードに従う。
未フォーマットページのユーザは彼等ユーザの未フォーマットページのためのフォーマットおよびシーケンス化を制御することに対して責任を持たなければならない。
【００６８】
図１１は自動ネゴシエーション拡張レジスタＡＮ ｅｘｐのためのビット位置および各ビット位置に関連した信号名を示す。表９はこの自動ネゴシエーション拡張レジスタのビット、信号名および機能を示す。
【００６９】
【表１４】
0003987626.tif 000015
【００７０】
図１２は自動ネゴシエーション次ページ送信レジスタＡＮ ｎｐのためのビット位置および各ビット位置に関連した信号名を示す。表１０はこの自動ネゴシエーション次ページ送信レジスタのビット、信号名および機能を示す。
【００７１】
【表１５】
0003987626.tif 000016
【００７２】
図１３はＰＨＹ識別子高／低レジスタＴＬＰＨＹ ｉｄのためのビット位置および各ビット位置に関連した信号名を示す。このＰＨＹ識別子高／低レジスタはＴＬＡＮ  ＰＨＹ／ＰＭＩのためのＴＩ指定の識別子コードを含んだハードワイヤ化した１６ビットレジスタである。ＩＥＥＥ８０２．３ｕ  ＭＩＩ規格によっては他にサポートされない非ＩＥＥＥ８０２．３ＰＨＹ／ＰＭＩを識別するためには追加の識別子が必要である。内部１０／１００ＢＡＳＥ−Ｔ  ＰＨＹのための識別子コードは０ｘ０００３である。
図１４はＰＨＹ制御レジスタＴＬＰＨＹ ｃｔｌのためのビット位置および各ビット位置に関連した信号名を示す。表１１はこのＰＨＹ制御レジスタのビット、信号名および機能を示す。
【００７３】
【表１６】
0003987626.tif 000017
【表１７】
0003987626.tif 000018
【表１８】
0003987626.tif 000019
【００７４】
図１５はＰＨＹ状態レジスタＴＬＰＨＹ ｓｔｓのためのビット位置および各ビット位置に関連した信号名を示す。表１２はこのＰＨＹ状態レジスタのビット、信号名および機能を示す。
【００７５】
【表１９】
0003987626.tif 000020
【表２０】
0003987626.tif 000021
【００７６】
図１６は本発明の１０／１００ＰＨＹのためのピン位置および各ピン位置に関連した信号名を示す。図１６において、ピン名の接頭部に対するキーすなわち手引としては、Ｄはデジタルロジックのための電源あるいは接地、Ａはアナログ回路のための電源あるいは接地、Ｃは構成化モード、Ｍはメディア非依存インターフェース接続、Ｌは内部ＬＥＤ、ＪはＪＴＡＧ−試験ポート、Ｆはファイバ送信機モジュールに対するインターフェース、ＳはＰＨＹ状態の指示、Ａは内部アナログ回路への接続である。表１３Ａ〜表１３Ｉは種々のピン、信号名および機能を示し、特に表１３Ａはネットワークインターフェースピン、表１３Ｂは外部構成化ピン、表１３ＣはＬＥＤインターフェースピン、表１３Ｄは外部構成化ピン、表１３Ｅは外部状態ピン、表１３Ｆは媒体非依存インターフェースピン、表１３ＧはＪＴＡＧ試験ポートピン、表１３Ｈは特殊試験モードインターフェースピン、表１３Ｉはネットワークインターフェースピンを表す。
【００７７】
【表２１】
0003987626.tif 000022
【００７８】
【表２２】
0003987626.tif 000023
【００７９】
【表２３】
0003987626.tif 000024
【００８０】
【表２４】
0003987626.tif 000025
【表２５】
0003987626.tif 000026
【００８１】
【表２６】
0003987626.tif 000027
【００８２】
【表２７】
0003987626.tif 000028
【表２８】
0003987626.tif 000029
【００８３】
【表２９】
0003987626.tif 000030
【００８４】
【表３０】
0003987626.tif 000031
【００８５】
【表３１】
0003987626.tif 000032
【００８６】
ここで、図１７を参照すると、そこには１００ＢＡＳＥ−Ｔ差動ライン受信機１７００の簡略化したブロック図が示されている。より詳細には、受信機１７００は差動信号入力ＡＲＣＶＰおよびＡＲＣＶＮを受ける２つの入力ライン１７０２および１７０４を有している。これら２つの差動信号入力は、伝送ラインをデータ源（このデータ源からの信号を受信する）に接続する外部絶縁トランス（図１７には示されていない）からの出力である。
【００８７】
図２から理解されるように、受信機１７００は外部抵抗分圧器回路網を必要としない。その代わりに、その抵抗分圧器回路網は受信機の初めの部分となる。この回路網は受信機の入力ラインに配置された３つの抵抗１７０６、１７０８、１７１０からなる。この回路網は、この受信機回路が見る電圧スイングを、抵抗回路網がない場合に見る電圧スイングの約半分まで減少するように働く。
【００８８】
電圧分圧器回路網からの差動信号は可調ゲイン増幅器（ＡＧＡ）あるいは電圧制御増幅器（ＶＣＡ）１７１２に供給され、これは伝送ラインを通って伝送時に生じた損失のためその信号を増強するように働く。好ましくは、この増強は周波数に依存する（これは、伝送ラインでの信号損失が周波数およびラインの長さに依存するためである）。ＶＧＡからの２つの増強された出力は、次いで、それぞれピーク電圧増幅器１７１４、１７１６を通過する。
【００８９】
２つのピーク電圧検出器１７１４、１７１６は２つの重要な機能を行なうように働く。１つの機能はベースラインのふらつきの量を決定して、それを除去できるようにすることである。他の機能は信号強度を決定して、それがＶＣＡ１７１２に与えられる帰還信号１７１８により正しいレベルまで増強され得るようにすることである。信号レベル遷移の間で長い遅延が生じた時にベースラインのふらつきが生じる場合がある。伝送ラインを絶縁するために使用されるトランスのインダクタンスが低く、それが一定レベルの信号があればそれをゆっくりと減衰させ（時間がたてばたつ程減衰が大きくなってしまう）かつ引続く信号レベルの遷移があればそれは「エッジ」を与えるために他に必要となる以上に信号レベルをドライブするためにベースラインのふらつきが生じる。
【００９０】
ベースバンドのふらつきを補償するために、検出器１７１４、１７１６からの出力は演算増幅器（ｏｐ  ａｍｐ）１７２０に入力として与えられる。第１の検出器１７１４はベースラインふらつきバイアスがあればそれを含んだ信号の高いレベルを測定する。入力信号は差動信号であるために、第２の検出器１７１６はベースラインのふらつきがあればそれからのバイアスを含んだ負の信号の高いレベルを測定する。しかしながら、この高いレベルは第１の検出器１７１４が見る信号の低いレベル（すなわちトラフ）に対応する。すなわち、２つの検出器１７１４、１７１６は信号のピークおよびトラフ（これはそのピーク対ピーク値である）を測定する。従って、真のベースラインがピーク対ピーク値の間の中間であるため、ベースラインのふらつきがあればそれからのバイアスを補償することができる。演算増幅器の出力はコンデンサ１７３４によって濾波される。演算増幅器１７２０からの出力は増幅器１７２４において基準電圧１７２２と比較されてもよく、次いでベースラインふらつきバイアスがあればこれをオフセットするために適切なレベル調節がＶＣＡ１７１２への入力信号に対して行なわれる。この態様で、信号が能動回路に入る前にベースラインのふらつきが除去され、ＶＧＡ１７１２が必要に応じてより大きな制御能力を得ることが可能となり、３つの抵抗１７０６、１７０８、１７１０の初期電圧分圧器との組合せでＶＣＡ１７１２がその入力で見る電圧レベルを制限する。
【００９１】
この比較的に簡単な技術に対する１つの別形態のものは、元の送信された信号を再形成し、次いでそれを入来信号から減算しベースラインのふらつきがあればその量を決定することである。しかしながら、これは事実上正帰還形のシステムとなってしまうため、それは容易に制御を失ってしまう。
【００９２】
２つのピーク検出器からの出力電圧の一部が１対の抵抗１７２６、１７２８間で降下し、生じた出力電圧は他の演算増幅器１７３０に与えられ、そこで基準電圧１７３２と比較され、次いでＶＣＡ１７１２によって与えられる増強量を制御するためにＶＣＡに対する帰還信号１７１８として使用される。帰還信号１７１８はコンデンサ１７３６によって濾波される。同様、増強量は、好ましくは、周波数に依存する。好ましくは、増強量は伝送ラインの長さおよび周波数に依存する（すなわち、受信信号強度の関数としての増強量は周波数の関数として変更されれる）。この周波数補償は伝送ラインに沿った信号の高周波数減衰をライン長の関数としてオフセットするように選択される。この態様で、ＶＣＡ１７１２の出力は所望の周波数範囲に対し所望の信号値範囲内になるように調節される。すなわち、元の送信された信号は特定の精度範囲内である既知の信号レベルで送信されたことになる。この増強は種々の周波数成分に対して元の送信された信号とほぼ同じレベルで受信機から出力信号を与える。
【００９３】
ＶＣＡ１７１２からの出力は更に比較器１７３８に与えられ、この比較器の出力がデータ出力１７４０となる。すなわち、この信号は受信された入力信号に対応するが、任意のベースラインのふらつきに対して好ましく調節され、かつ伝送時に生じる任意の信号損失に対して好ましく調節されたものである。
【００９４】
ここで、図１８を参照すれば、そこには１００ＢＡＳＥ−Ｔ差動ライン受信機１８００の他の簡略化したブロック図が示されている。より詳細には、この受信機は差動信号入力ＡＲＣＶＰおよびＡＲＣＶＮを受ける２つの入力ライン１７０２および１７０４を有している。これら２つの差動信号入力は、伝送ラインに接続される外部絶縁トランス（図１８には示されていない）からの出力である。
【００９５】
このブロック図から理解することができるように、電圧分圧器回路網は受信機１８００の最初の部分であり、これは抵抗１７０６、１７０８、１７０９、１７１１およびコンデンサ１７０１、１７０３、１７０５、１７０７から作られている。この回路網は、この能動受信機回路が見る電圧スイングを、回路網がない場合に見る電圧スイングの約半分まで減少するように働く。
【００９６】
電圧分圧器回路網からの信号は複数の可調ゲイン増幅器（ＶＣＡ）１７１２ａ、１７１２ｂ、１７１２ｃに与えられ、これらは伝送ラインに沿った伝送時に生じた損失に対して指定周波数スペクトルのための信号を増強するように働く。３つのこのようなＶＣＡが図示されているが、明かにそれ以上あるいはそれ以下のＶＣＡがそのようにして使用されてもよく、依然として本発明の範囲内にあるであろう。各ＶＣＡは指定周波数帯にわたる増強を担う。図１８において、１つのＶＣＡ１７１２ａは全ての周波数が割り当てられ、第２のＶＣＡ１７１２ｂは中間範囲の周波数（１〜２０ＭＨｚ）が割り当てられ、第３のＶＣＡ１７１２ｃは高い範囲の周波数（２０ＭＨｚおよびそれ以上）が割り当てられる。更に、各ＶＣＡの出力は等化回路１７１３ａ、１７１３ｂ、１７１３ｃに供給され、これらはそのＶＣＡの指定周波数スペクトルのライン損失を補償するように、あるいは部分的に補償するように設計されている。
【００９７】
図１８に示されるように、実際の増強量は各周波数帯で異なる可能性がある。すなわち、全体の周波数範囲のための第１のＶＣＡ１７１２ａは入力信号に増強を与えないように固定量の帰還１７１８ａを有する。第２のＶＣＡ１７１２ｂ（中間周波数）は帰還回路１７３０に基づく帰還１７１８ｂ量を有する。第３のＶＣＡ１７１２ｃ（高周波数）は帰還回路１７３０の２乗（１８０６）に基づく帰還を有する。従って、総合増強および等化は周波数に依存する。各等化器回路１７１３ａ、１７１３ｂ、１７１３ｃからの２つの差動出力は、次いで、単一の対の出力に加算され、その後各複合出力はピーク電圧検出器１７１４、１７１６に送られる。
【００９８】
２つのピーク電圧検出器１７１４、１７１６は２つの重要な機能を行なうように働く。１つの機能はベースラインのふらつきの量を決定してこれを取り除くことができるようにすることである。他の機能は信号強度を決定して、それがＶＣＡへの帰還１７１８ａ、１７１８ｂ、１７１８ｃにより正しいレベルまで増強されることができるようにすることである。これらの機能は上述した通りであるが、追加の回路素子が示されている。
【００９９】
等化器回路からの加算出力は更に比較器１７２０に与えられる。この出力１７４０はデータ出力ＮＲＺＯＵＴである。すなわち、この信号は受信入力信号に対応するがベースラインのふらつきがあればこれに対して好ましく調節され、かつ伝送時に信号損失が生じたらそれに対して好ましく調節されたものである。
【０１００】
ここで、図１８に示された等化回路１７１３ａ、１７１３ｂ、１７１３ｃに戻ると、各回路は、それぞれ、周波数の関数として等化量を決定するために抵抗／コンデンサ（ＲＣ）回路網１８１２、１８１０、１８０８と関連していることが解る。制御信号１８２２がこれらＲＣ回路網に供給され、回路網の抵抗（１つあるいはそれ以上）の抵抗値が制御される。ある等化回路はコンデンサだけを含んでもよく、このようなコンデンサだけの回路に対しては制御信号を供給する必要はない。制御信号はフェーズロックループ（ＰＬＬ）の電圧制御発振器（ＶＣＯ）部分１８１８からの出力によって与えられる。
【０１０１】
基準電圧発生回路１８０２は、ライン１８０４を介して受信機１８００の入力での電圧分圧器に出力電圧を同様与えるものとして示されている。適切な基準電圧が回路１８０２によって受信機１８００の他の部分に供給される。周波数決定回路１８１６を取り付けている発振器回路１８１４にある基準電圧が供給され、この周波数決定回路１８１６にも制御信号１８２２が供給される。
【０１０２】
３つのコンデンサ１７３４、１７３６および１８２０はそれぞれピンＡＣＢＬＷ、ＡＣＡＧＣおよびＡＣＰＬＬに取り付けられた外部コンデンサである。
【０１０３】
図１９は図１８の３つの等化器回路のそれぞれに対するＲＣ回路網の１つの実施例である。詳細には、バイアス電圧ＲＣによって制御される第１のＭＯＳＦＥＴ（ｔｎ０）が示されている。ＲＣはＰＬＬのＶＣＯ部分からの出力であることを再度述べる。このＭＯＳＦＥＴ（ｔｎ０）はＲＣにより直線動作範囲になるようにバイアスされ、第１の等化器回路のための抵抗として働く（それはまたある固有の容量を有している）。また、複数のＭＯＳＦＥＴ（ｔｎ１〜ｔｎ１７）、２つの抵抗（ｉ０およびｉ１）並びに２対のコンデンサ（２ ｉ０、２ ｉ１および２ ｉ２、２ ｉ３）は第２の等化器回路のためのＲＣ回路網を形成する。最後に、１対のコンデンサ（２ ｉ４、２ ｉ５）および抵抗（ｉ２）は第３の等化器回路のためのＲＣ回路網である。ＭＯＳＦＥＴ（ｔｎ１〜ｔｎ１７）もそれらの直線範囲の動作を確実にするようにバイアス電圧ＲＣによって制御され、かつそれらはＲＣ回路網の周波数特性を調節するための抵抗として働く。ＲＣ信号をＰＬＬのものと同一にすることによって、調節可能なＭＯＳＦＥＴが等化時定数を正確に設定するために使用され得る（これが等化器およびＰＬＬのＶＣＯの両方で調節可能なＭＯＳＦＥＴを設定するために使用される同一の電圧であり、コンデンサは簡単にスケーリングされ得るためである）。この回路は、正確に制御される帯域幅を与えかつ維持するために不正確な抵抗値でのプロセスにおいてどのようにしてＭＯＳＦＥＴが好ましくバイアスされ得るかを示している。すなわち、等化時定数を定めるために抵抗よりもより正確であるコンデンサの精度にトランスコンダクタンスが定められる。
【０１０４】
ここで、図２０を参照すれば、そこには図１８の一部のより詳細が示されている。特に、発振器ブロックが発振器サブブロック（ＯＳＣ）、電圧比較ブロック（ｖｃｏｃｏｍｐ）、レスバイアス（ｒｅｓｂｉａｓ）ブロック、それらの相互接続にどのようにして分割され得るかを示す。図２１は発振器サブブロックの一部の詳細な回路を示す。図２２はｖｃｏｃｏｍｐブロックの一部の詳細な回路を示す。図２３はレスバイアスブロックの詳細な回路を示す。
【０１０５】
図２０において、ＣＰ信号はｐ形ＭＯＳＦＥＴのためのカスコードバイアスであり、制御信号（ＣＯＮＴＲＯＬ）は発振器周波数を高速化あるいは低速化するための信号である。ＣＭＸ信号は共通モード基準電圧であり、ＰＤは電力下降（パワーダウン）信号であり、ＮＰＤは否電力下降信号である。ＲＥＦＰおよびＲＥＦＮはそれぞれｐおよびｎ形トランジスタバイアス電圧である。ＰＲＥＳＢＩＡＳおよびＢＮＳＵＭはｐＭＯＳＦＥＴをその直線（抵抗性）動作領域にするためのｐおよびｎ形ＭＯＳＦＥＴ対用バイアス電圧であり、ＲＣは生成されたバイアス出力である。ＯＵＴＰは２乗波出力クロック信号である。
【０１０６】
ここで、図２１を参照すると、１対のコンデンサ（２ ｉ０、２ ｉ１）は発振器回路のコアを形成し、正の出力信号ＯＵＴＰおよび負の出力信号ＯＵＴＮを与えるように適切に充電および放電される（これら出力信号はのこぎり波あるいは三角波である）。トランジスタｔｎ６およびｔｎ７を流れる電流はこれらのコンデンサを充電および放電するために使用される。トランジスタｔｎ６およびｔｎ７の電流は、一方が所定量だけ増大すると他方が所定量だけ減少するように互いに逆方向であり、すなわちそれら電流はコンデンサ対を充電あるいは放電するためプッシュプルモードとなっている。１つのトランジスタがコンデンサの一方の１つの側を充電している時には、他方は他のコンデンサの他の側を充電している。
【０１０７】
特に、これら２つのトランジスタには一定のＤＣ電流が流れ、これはトランジスタｔｎ０およびｔｎ４からの電流と混合する。トランジスタｔｎ６およびｔｎ７からの電流がトランジスタｔｎ０およびｔｎ４からの静電流を打勝つのに十分になる時には、関連したコンデンサが充電される結果となる。トランジスタｔｎ６およびｔｎ７からの電流がトランジスタｔｎ０およびｔｎ４からの静電流を打勝つのに不十分である時には、関連したコンデンサが放電される結果となる。
【０１０８】
ＯＵＴＰラインおよびＯＵＴＮラインに接続されたトランジスタｔｎ９〜ｔｎ１２およびｔｎ１９、ｔｎ２０の共通モード帰還回路はコンデンサの電圧スイングを一定の電圧ＣＭＸに関して中央決めして維持するように働く。トランジスタｔｎ６およびｔｎ７を流れる電流の量は２つのトランジスタ対ｔｎ１６／ｔｎ１８およびｔｎ１５／ｔｎ１７によって決定され、これらトランジスタ対はｖｃｏｃｏｍｐブロックによって供給される１対のバイアス電圧（ＦＢＮ、ＦＢＰ）によってオンあるいはオフにされる。これら２つの信号はｖｃｏ比較ブロック（図２２参照）からの帰還信号であり、トランジスタ対の一方をオンに他方をオフにする。
【０１０９】
ＲＥＦＰおよびＲＥＦＮはトランジスタｔｎ２およびｔｎ３を流れる電流を決定する一定の基準バイアス電圧である。制御信号はＰＬＬ回路の位相比較部分からの信号であり、ＰＬＬ周波数を変えてＰＬＬおよび外部クロック速度を同期させるためにコンデンサの充電および放電の速度を高速化あるいは低速化するように働く。否電力下瞬（ＮＰＤ）信号は回路の残りのもののバイアスを適切に停止するために使用される。少なくとも等化回路によって使用されるＲＣ信号はこの回路によって発生され、かつ受信機の他の回路に適切に与えられることを留意されたい。
【０１１０】
ここで、図２２を参照すれば、図２０のｖｃｏｃｏｍｐブロックの一部の詳細が示されている。図２１の発振器ブロックからの差動信号（ＯＵＴＮおよびＯＵＴＰ）はＩＮＰおよびＩＮＮ信号（回路の最左端）によってこの回路に供給される。これらの信号はそれぞれｔｎ０およびｔｎ１並びにｔｎ２およびｔｎ６によって、更には他の対によってＲＥＦＰおよびＲＥＦＮと比較される。これらの対は遷移においてロックし耐ジッタ回路を与えるように働くＥＣＬラッチ（ｔｐ３、ｔｎ１３、ｔｎ１２、ｔｄｕｍ１０、ｔｎ１６、ｔｎ２０、ｔｎ１４、ｔｎ２およびｔｎ２３）をドライブする。このラッチは図２１の発振器に他のトランジスタ対を介して差動２乗波帰還出力（ＦＢＰおよびＦＰＮ）を与える。レール対レール２乗波電圧出力がＯＵＴＰによって与えられる。
【０１１１】
ここで、図２３を参照すると、そこには図２０のレスバイアスブロックの一部の詳細な回路が示されている。この回路の電流の半分がｐ形ＭＯＳＦＥＴ（ｔｐ３）およびその脚に流れ、他の半分がｐ形ＭＯＳＦＥＴ（ｔｐ１）およびその脚に流れる。これら２つのＭＯＳＦＥＴは負荷抵抗として働いている。ＰＲＥＳＢＩＡＳおよびＢＮＲＥＳはこれら２つのＦＥＴにバイアスを設定しこれらを直線動作領域に置くために使用される。ＦＥＴ（ｔｎ９およびｔｎ１５）のためのドレイン／ソース電圧はそれらのゲート電圧をＢＮＲＥＳとして出力することによって同様に設けられた他のＦＥＴのための対応する電圧と整合するためにドライブされる。すなわち、ＢＮＲＥＳはｎ形「抵抗」ＦＥＴのためのバイアスである。
【０１１２】
ここで、図２４を参照すれば、そこには図１７および図１８に使用されたような高速比較器の一部のための詳細な回路が示されている。この回路は負荷抵抗を与えるようにそのＦＥＴを適切にバイアスするためにＰＲＥＳＢＩＡＳおよびＢＮＲＥＳ信号を使用する。同様に、差動入力ＩＮＰおよびＩＮＮはＢＥＦＰおよびＲＥＦＮと比較され、ピーク対ピークをスイングする差動出力をＰＵＴＰおよびＯＵＴＮに与える。入力信号エッジのための遷移時間は約４秒であり、回路のための遷移時間は数百から５ピコ秒程度である。スイッチング点での電流の半分が負荷ＦＥＴ（ｔｐ３およびｔｐ２）を通って流れる。
【０１１３】
ここで、図２５を参照すれば、そこには２つの対称的な送信機電流源／シンクと外部送信機負荷抵抗および外部絶縁あるいは結合トランスとの相互接続の簡略化したブロック図が示されている。１０ＢＡＳＥ−Ｔ動作時に、ＭＯＳＦＥＴはスイッチとして働き、制御ロジックからの適切なゲート信号によって閉じ、アナログＶｄｄを結合トランスの中央タップ（ＡＣＴ）に接続する。１００ＢＡＳＥ−Ｔ動作時には、ＭＯＳＦＥＴは制御ロジックからの適切なゲート信号により開き、結合トランスの中央タップ（ＡＣＴ）をアナログＶｄｄから接続解除する。
【０１１４】
１００ＢＡＳＥ−Ｔ動作時に、１つの電流シンクがオンになり、トランスのコイルおよびそのコイルの反対側での負荷抵抗を介して電流シンク（反対側の負荷抵抗）から、また同じ側の負荷抵抗を介してＶｄｄから最大電流（＋１に対応する）を引く。次いで、この電流は０まで低下し、他の電流源が逆方向のその電流ランプ（−１に対応する）をトランスのコイルおよび反対側の負荷抵抗を介して開始する。従って、否ゼロ波形にため一度に１つだけの電流源がドライブされている。ゼロ波形のためには、量電流源がオンにスイッチされるが、それらが個々に動作する時には電流値は半分である。これは対称的でより小さくより高精度の電圧スイングを与える。
【０１１５】
１０ＢＡＳＥ−Ｔ動作時には、１つの電流シンクがオンになり、Ｖｄｄからトランスのコイルのそのシンク側の半部を介して最大電流を引く。コイルの他の半部はトランス作用によってＶｄｄ以上に同量（約１．２５Ｖ）だけ動き、Ｖｄｄで中心決めした１次コイル間に最大電圧を与える。次いで、反対側の電流シンクがオンになり、Ｖｄｄからトランスのコイルのそのシンク側の半部を介して最大電流を引っ張る。同様に、これは全体のコイル間で最大電圧を与える。このようにして両電流源が交互にドライブされる。これは、１００ＢＡＳＥ−Ｔの場合には許容され得ない電圧の精度の低さを受け入れるより高い電圧出力を与える。
【０１１６】
この態様で、組合せの１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−ＴＸ送信機は外部スイッチングトランジスタあるいはリレーを備えた単一のＲＪ４５コネクタを用いる。更に、適切なスイッチングを確保するように適切な時定数を与えるための外部コンデンサおよび抵抗は不用である。この接続方法は１００ＢＡＳＥ−ＴＸ動作に対しては完全に終端されかつ対称的な性能を可能にし、他方３．３Ｖの１０ＢＡＳＥ−Ｔ動作を可能とする。
【０１１７】
ここで、図２６を参照すれば、そこには本発明のＰＨＹのアナログＰＬＬ回路の一部である再循環遅延線からの信号を用いて送信機電流源を適切に段階決めしてオンにする回路の簡略化したブロックを示す。この態様で、送信機電流源のオンおよびオフは構成要素の精度が変わっても、立上り時間を制御するためにゲートに接続されたオンチップコンデンサを有する電流源／シンクの装置トランスコンダクタンスが変わっても影響されない。
【０１１８】
より詳細には、ＰＬＬは２つの再循環遅延線を含んでおり、その一方は１０ＢＡＳＥ−Ｔ動作を与えるように選択され、他方は１００ＢＡＳＥ−ＴＸ動作を与えるように選択される。このＰＬＬは２０ＭＨｚの外部クロック信号と遅延線の１つからの出力（適切には比較を意味あるものにするために適切に分周される）とを比較する通常の位相検出器回路を含んでおり、この適切な出力は制御ロジックのブロックによって与えられる制御信号によって制御されるマルチプレクサ（ｍｕｘ）によって選択される。次いで、位相検出器は再循環遅延線のクロック速度を増大あるいは減少するための上昇あるいは下降の出力信号をチャージポンプ回路に与え、このチャージポンプ回路は遅延線に沿った再循環の速度を上昇あるいは下降するコンデンサに電荷を加えたり引いたりする。しかしながら、この速度上昇あるいは下降信号は制御回路のブロックに与えられ、これはどの遅延線が信号を受けるべきかを決定し、また所望の再循環遅延線から出力信号を選択する種々のマルチプレクサに制御信号を与える。また、制御ロジックは選択された遅延線の始動部に信号を与えて、その始動を行なわせるようにする。
【０１１９】
遅延線を構成する種々の素子の出力からのストローブ信号は複数の電流源に与えられる。図２６において、４つのこのような電流源が並列に接続されたものとして示されており、これら４つの電流源は図２５の電流源の１つを表す。明かに、それ以上のあるいはそれ以下の数の電流源がそのようにして使用されてもよい。遅延線の素子からのストローブ信号は関連した電流源をオン（またはオフ）にするように働く。この態様で、電流源は遅延段でオンにされ、外部立上り時間制御要素を用いなくとも制御された立上り時間を与えるようになり、この技術を用いてこのような要素、例えば図２６に示されるコンデンサ（生じた波形を滑らかにしかつ階段波が生じたならばそれを除去するか減少するように働く）がオンチップとなることができるようになる。本発明の現在好適な実施例において、４つのこのような電流源が使用され、４ナノ秒で全ての電流源が完全にオンになるように１つの電流源から他の電流源まで１ナノ秒の遅延でオンにされる。すなわち、ＰＬＬ遅延線の素子からの適切なストローブは１ナノ秒の間隔でそれぞれの電流源に与えられる。
【０１２０】
また、制御ロジックは、電流源がオンあるいはオフするかどうか並びにどの方向で電流を発生するかを決定する制御信号を電流源に与える。図２６は４つの電流源の逐次的なオン（またはオフ）を示すが、明かに１つの遅延線がそれらを逐次的にオンにし、他の遅延線がそれら全てを同時にオンにすることができる。別態様として、所望の遅延線の選択された素子がストローブ信号を適切な電流源に与えて所望の制御された立上り時間が与えられるようにしてもよい。明かに、任意の数の素子を備えた任意の数の遅延線が予め選択された数の電流源を選択的に制御するために使用されてもよい。
【０１２１】
ここで、図２７を参照すれば、そこには１００ＢＡＳＥ−ＴＸ送信機回路に使用する高精度電流基準を与える回路の簡略化したブロック図が示されている。特に、制御帰還ループ内のカスケードゲート電圧の制御の新たな使用は出力の電流源電流で電圧能力を犠牲にすることなく電流ミラーにおける有限出力インピーダンスの影響を減少する。通常の電流基準回路に対しては、図２７のＦＥＴ  Ｔ１に対応するＦＥＴを流れる電流は電圧Ｖｒｅｆを抵抗Ｒの値で割ったものに等しい電流Ｉを持つことになる。しかしながら、Ｖａが変化すれば、ＶａがＶｂに等しくない時にＩを変化するＴ１の有限出力インピーダンスのためＩが変化する。図２７の回路はＶａを監視し、Ｖｂが同じ電圧となるようにする。この際に、Ｉは常にＶｒｅｆをＲで割ったものとなる。２つのＦＥＴが図２７のＴ１に対して置換される場合には、それらは、２つのＦＥＴの下側のＦＥＴがオフになり始める前にＶａが上昇することができるレベルを制限する。図２７の電流Ｉは図２５の電流源を与えるように電流ミラー回路において好ましく使用され得る。
【０１２２】
図２８は図２７で示された装置を実現する好適実施例の詳細な回路を示す。
【０１２３】
ここで、図２９を参照すれば、そこにはクロック回復がデジタル的に行なわれる時に１０ＢＡＳＥ−Ｔおよび１００ＢＡＳＥ−ＴＸの両者に対してＤＰＬＬ速度を可能にする単一入力周波数を用いた回路の簡略化したブロック図が示されている。この回路は２つの遅延線を使用しており、かつＰＬＬ帰還ループに６．２５分周（÷６．２５）段、２分周（÷２）段のいずれかを用い、これは、比較速度およびループ帯域幅が、外部要素ではなく内部のループフィルタ要素を使用することができるように十分に高く保持されることができるようにする。
【０１２４】
図示実施例に関連して本発明が記載されたが、この記載は限定的な方向に解釈されるようには意図されない。図示実施例の種々の変更、並びに本発明の他の実施例がこの記載を参照すれば当業者にとって明白となることであろう。従って、特許請求の範囲が本発明の真の範囲内にある任意のこのような変更あるいは実施例を包含するものと考える。
【０１２５】
以上の説明に関して更に以下の項を開示する。
（１）物理層インターフェース装置において、
第１の動作モードのための第１の受信機と、
第２の動作モードのための第２の受信機と、
第３の動作モードのための第１の送信機と、
第４の動作モードのための第２の送信機と、
動作モードを決定し、かつ上記第１および第２の受信機から適切な受信機を選択しおよび／または上記第１および第２の送信機から適切な送信機を選択する制御回路と、を具備したことを特徴とする物理層インターフェース装置。
【０１２６】
（２）第１項記載の物理層インターフェース装置において、この物理層インターフェース装置を絶縁トランスおよび単一のコネクタを介して伝送媒体に接続するための接続回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１２７】
（３）第１項記載の物理層インターフェース装置において、上記第２の送信機は波形発生のためプログラマブル送信電圧増幅器を更に含んだことを特徴とする物理層インターフェース装置。
【０１２８】
（４）第１項記載の物理層インターフェース装置において、上記第２の受信機は集積化された適応等化回路およびベースラインふらつき訂正回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１２９】
（５）第１項記載の物理層インターフェース装置において、上記第２の受信機および上記第２の送信機は外部コンデンサを不用とするように電磁妨害雑音を減少するための合成立上り時間制御機能を更に含んだことを特徴とする物理層インターフェース装置。
【０１３０】
（６）第１項記載の物理層インターフェース装置において、半／全２重動作の自動選択を行なうための自動ネゴシエーション回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１３１】
（７）第１項記載の物理層インターフェース装置において、上記第１の動作モードにおいて受信対線反転に対するイミュニティを与えるための自動極正訂正回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１３２】
（８）第１項記載の物理層インターフェース装置において、上記第１、第２、第３および第４の動作モードのどれにでも適切な単一のクロッキング装置を用いるフェーズロックループ（ＰＬＬ）を更に含んだことを特徴とする物理層インターフェース装置。
【０１３３】
（９）第１項記載の物理層インターフェース装置において、上記第１の受信機は入来データの入力振幅が最小信号スレッショルドよりも大きくかつ特定のパルスシーケンスを受けた場合に入来データを単に通過させるスマートスケルチ機能を更に含んだことを特徴とする物理層インターフェース装置。
【０１３４】
（１０）第１項記載の物理層インターフェース装置において、再循環遅延線を含み、この再循環遅延線からの信号を使用して電流源を段階的にオンにするように動作可能なアナログフェーズロックループ（ＰＬＬ）回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１３５】
（１１）第１項記載の物理層インターフェース装置において、ベースバンドふらつき訂正と信号強度の損失のためのオフセットとを与えるための自動ゲイン制御回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１３６】
（１２）第１１項記載の物理層インターフェース装置において、上記自動ゲイン制御回路は２つのピーク検出器を含んでおり、上記自動ゲイン制御回路は上記２つのピーク検出器間の差を最小にすることによって上記ベースラインふらつき訂正を与えるように動作可能であることを特徴とする物理層インターフェース装置。
【０１３７】
（１３）第１項記載の物理層インターフェース装置において、適応等化回路とアナログＣＭＯＳ回路とを更に含んでおり、上記適応等化回路における高周波数増強が上記アナログＣＭＯＳ回路内の中間範囲周波数回路の関数として与えられることを特徴とする物理層インターフェース装置。
【０１３８】
（１４）第１３項記載の物理層インターフェース装置において、フェーズロックループ（ＰＬＬ）を更に含んでおり、上記適応等化回路のための時定数がバイアスされたトランスコンダクタを適切に比率決めされたコンデンサに合わせるように上記ＰＬＬを設定することによって発生されることを特徴とする物理層インターフェース装置。
【０１３９】
（１５）第１項記載の物理層インターフェース装置において、単一の入力周波数を用いて複数のＤＰＬＬ動作速度を与えるように動作可能なデジタルフェーズロックループ（ＤＰＬＬ）回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１４０】
（１６）第１５項記載の物理層インターフェース装置において、上記ＤＰＬＬ回路は上記複数のＤＰＬＬ動作速度の１つを与えるためにＰＬＬ帰還ループに第１の遅延線を通る第１の路と÷６．２５分周段とを含んだことを特徴とする物理層インターフェース装置。
【０１４１】
（１７）第１６項記載の物理層インターフェース装置において、上記複数のＤＰＬＬ動作速度の他のものを与えるための上記ＰＬＬ帰還ループに第２の遅延線を通る第２の路と÷２分周段とを含んだことを特徴とする物理層インターフェース装置。
【０１４２】
（１８）第１７項記載の物理層インターフェース装置において、上記第１および第２の路の１つを選択するための制御ロジック回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１４３】
（１９）第１項記載の物理層インターフェース装置において、この物理層インターフェース装置に高精度電流基準を与えるように制御帰還ループ内のカスケードゲート電圧を制御し、それにより電流ミラーにおける有限入力インピーダンスの影響が電圧制御能力を犠牲にせずに減少されるようにする電流基準回路を更に含んだことを特徴とする物理層インターフェース装置。
【０１４４】
（２０）第１項記載の物理層インターフェース装置において、
上記第２の送信機による受信された信号の損失を補償するように動作可能な等化回路と、
上記物理層インピーダンス装置を上記受信信号に同期するためのもので、出力としてバイアス電圧を与える電圧制御出力部分を有するフェーズロックループ（ＰＬＬ）回路と、
上記ＰＬＬからの上記バイアス電圧出力に従って等化量を周波数の関数として決定するための抵抗／コンデンサ回路網回路と、を更に含んだことを特徴とする物理層インターフェース装置。
【０１４５】
（２１）差動信号入力を受け入れるように動作できる差動ライン受信機にあって信号レベル制御を与える方法において、
上記差動信号入力の電圧スイングを減少するように動作できる内部抵抗器回路網分圧ネットワークを与えるステップと、
第１の帰還信号に従って上記差動信号入力を増強して送信時に生じた損失を補償するように動作できると共に、第２の帰還信号に従って上記差動信号入力のベースラインのふらつきを補償して差動信号出力を発生するように動作できる増幅器手段を与えるステップと、
第１のピーク電圧検出器を用いて上記差動信号入力の高いレベルを測定するステップと、
第２のピーク電圧検出器を用いて上記差動信号入力の低いレベルを測定するステップと、
上記差動信号入力の上記高いレベルおよび上記低いレベルに応じてベースライン信号を発生するステップと、
ベースラインのふらつきを補償するために第１の調節値を決定するステップと、
上記第１の調節値に従って上記第１の帰還信号を調節するステップと、
送信時に生じた上記損失を補償するために第２の調節値を決定するステップと、
上記第２の調節値に従って上記第２の帰還信号を調節するステップと、
ベースラインのふらつきと送信時に生じた上記損失とに対して調節されたデータ出力信号を発生するために上記差動信号出力を補償器に与えるステップと、を具備したことを特徴とする方法。
【０１４６】
（２２）第２１項記載の方法において、第１の調節値を決定する上記ステップは、
上記ベースライン信号を濾波するステップと、
上記濾波されたベースライン信号を第１の基準電圧に対して比較し、上記第１の調節信号を発生するようにしたステップと、を更に含んだことを特徴とする方法。
【０１４７】
（２３）第２１項記載の方法において、第２の調節信号を発生する上記ステップは、
上記差動信号入力の上記高および低レベルを１対の抵抗間で落すことによって出力電圧信号を発生するステップと、
上記出力電圧信号を第２の基準電圧に対して比較し、第２の調節信号を発生するステップと、を更に含んだことを特徴とする方法。
【０１４８】
（２４）物理層インターフェース装置にあって信号制御を与える装置において、
差動信号入力の電圧スイングを減少するように動作可能な電圧分圧器回路と、
帰還回路からの帰還信号に従ってベースラインのふらつきと信号強度の損失とを補償するように上記差動信号入力を調節し、それにより差動信号出力を発生するように動作可能な可調増幅器回路と、
上記ベースラインのふらつきと上記信号強度の損失とを測定し、それに応じて上記帰還信号を発生するように動作可能な上記帰還回路と、
上記差動信号出力に応じてデータ出力信号を発生するように動作可能な補償器と、を具備したことを特徴とする装置。
【０１４９】
（２５）第２４項記載の装置において、上記帰還回路は、
上記可調増幅器回路からの上記差動信号出力の高レベルを測定するように動作可能な第１のピーク電圧検出器と、
上記可調増幅器回路からの上記差動信号出力の低レベルを測定するように動作可能な第２のピーク電圧検出器と、
上記差動信号出力の上記高レベルおよび上記低レベル間の中間の値に従ってベースラインのふらつきの量を決定する回路と、
上記差動信号出力を基準電圧に対して比較することによって信号損失の量を決定する回路と、を具備したことを特徴とする装置。
【０１５０】
（２６）物理層インターフェース装置にあって信号制御を与える装置において、
電圧分圧器回路網と、
少なくとも１つの可調ゲイン増幅器であり、それぞれは指定周波数スペクトルおよび関連帰還信号に従って差動信号入力の特定の部分を増強することによって増強された差動信号出力を発生し、それによって各上記指定周波数スペクトルの上記差動信号入力が異なった量で増強され得るように動作可能な少なくとも１つの可調ゲイン増幅器と、
少なくとも１つの等化器手段であり、それぞれは上記少なくとも１つの可調ゲイン増幅器の関連した１つを有し、ライン損失のため上記増強された差動信号出力を補償し、それにより等化された差動信号出力を発生するように動作可能な少なくとも１つの等化器手段と、
上記等化された差動信号出力を加算し、それにより最終の１対の差動信号出力を発生する加算手段と、
ベースラインのふらつきおよび信号強度の損失を測定しかつそれに応じて帰還信号を発生するように動作可能な帰還回路と、を具備したことを特徴とする装置。
【０１５１】
（２７）第２６項記載の装置において、上記帰還回路は、
上記差動信号出力のベースラインのふらつきを決定し、かつそれに応じて上記関連帰還信号を調節する第１のピーク電圧検出器手段と、
上記差動信号出力の信号強度を決定し、かつそれに応じて上記関連帰還信号を調節する第２のピーク電圧検出器手段と、を含んだことを特徴とする装置。
【０１５２】
（２８）第２６項記載の装置において、上記少なくとも１つの可調ゲイン増幅器は、上記差動信号入力の上記関連部分に増強を与えない一定量の帰還を付与するように動作可能な３つの可調ゲイン増幅器の第１のものと、上記帰還回路の出力に基づいて帰還量を付与するように動作可能な上記３つの可調ゲイン増幅器の第２のものと、上記帰還回路の出力の２乗に基づいて帰還量を付与するように動作可能な上記３つの可調ゲイン増幅器の第３のものと、からなることを特徴とする装置。
【０１５３】
（２９）物理層インターフェース装置にあって適応等化回路の時定数を制御する方法において、
上記物理層インターフェース装置のフェーズロックループの電圧制御発振器部分からバイアス電圧を発生するステップと、
上記適応等化回路に抵抗を与えるために可調ＭＯＳＦＥＴを用いるステップと、
上記バイアス電圧を使用して上記可調ＭＯＳＦＥＴを設定するステップと、を具備したことを特徴とする方法。
【０１５４】
（３０）実在の５Ｖ部品部とコンパチブルな単一チップ二重機能１０ＢＡＳＥ−Ｔ／１００ＢＡＳＥ−Ｘ物理層インターフェース装置（ＰＨＹ）が与えられる。このＰＨＹはメディア非依存インターフェース（ＭＩＩ）を含んでおり、絶縁トランスおよび単一のＲＪ４５コネクタを介して非遮蔽撚り対線ケーブルに接続する。このＰＨＹは全／半２重１０ＢＡＳＥ−Ｔおよび１００ＢＡＳＥ−ＴＸの自動選択を行なわせる内蔵自動ネゴシエーション回路を含んでおり、その自動選択の際に、自動極性訂正回路は１０ＢＡＳＥ−Ｔ動作モードにおいて受信対反転に対するイミュニティ性能を確保する。このＰＨＹは内部ＰＬＬ回路を含み、これは単一の２０ＭＨｚクロックすなわちクリスタルを含んでいるが、それはどちらの動作モードにも適合する。このＰＨＹは低電力および電力下降（パワーダウン）モードを含んでいる。このＰＨＹの１０ＢＡＳＥ−Ｔ部分はオンボード送信波形成形部を含んでいる。このＰＨＹの１００ＢＡＳＥ−Ｘ部分は電磁妨害雑音（ＥＭＩ）を減少するための合成立上り時間制御回路を含んでいる。このＰＨＹは１００ＢＡＳＥ−Ｘ・ＭＬＴ−３波形を発生するためのプログラマブル送信電圧増幅器と１００ＢＡＳＥ−Ｘ受信機のための集積化した適応等化回路およびベースラインふらつき修正（ＤＣ回復）回路とを含んでいる。
【図面の簡単な説明】
【図１】本発明の物理層インターフェース装置の簡略化したブロック図である。
【図２】図１の物理層インターフェース装置の外部構成要素との相互接続の簡略化したブロック図である。
【図３】図１の物理層インターフェース装置のための自動ネゴシエーション構成化および状態波形並びにタイミングの簡略化した図である。
【図４】図１の物理層インターフェース装置において使用される基本セットのレジスタの簡略化したブロック図である。
【図５】図５Ａおよび図５Ｂで、それぞれＭＩＩ読出しおよび書込みの簡略化した図を示す。
【図６】汎用制御レジスタＧＥＮ ｃｔｌのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図７】汎用状態レジスタＧＥＮ ｓｔｓのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図８】汎用識別子レジスタＧＥＮ ｉｄ ｈｉ／ＧＥＮ ｉｄ ｌｏのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図９】自動ネゴシエーション公示レジスタＡＮ ａｄｖのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図１０】図１０Ａ、図１０Ｂおよび図１０Ｃで、自動ネゴシエーションリンクパートナー能力レジスタＡＮ ｌｐａのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図１１】自動ネゴシエーション拡張レジスタＡＮ ｅｘｐのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図１２】自動ネゴシエーション次ページ送信レジスタＡＮ ｎｐのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図１３】ＴＬＡＮ  ＰＨＹ識別子高／低レジスタＴＬＡＮＹ ｉｄのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図１４】ＴＬＡＮ  ＰＨＹ制御レジスタＴＬＰＨＹ ｃｔｌのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図１５】ＴＬＡＮ  ＰＨＹ状態レジスタＴＬＰＨＹ ｓｔｓのためのビット位置および各ビット位置に関連した信号名の簡略化した図である。
【図１６】図１の物理層インターフェース装置のためのピン位置および各ピン位置に関連した信号名の簡略化した図である。
【図１７】図１の物理層インターフェース装置の１００ＢＡＳＥ−ＴＸ受信機の簡略化したブロック図である。
【図１８】図１の物理層インターフェース装置の１００ＢＡＳＥ−ＴＸ受信機のブロック図である。
【図１９】図１８の１００ＢＡＳＥ−ＴＸ受信機の一部のより詳細な図である。
【図２０】図１８の１００ＢＡＳＥ−ＴＸ受信機の一部の簡略化したブロック図である。
【図２１】図２０に示された回路の一部のより詳細な図である。
【図２２】図２０に示された回路の一部のより詳細な図である。
【図２３】図２０に示された回路の一部のより詳細な図である。
【図２４】図１７および図１８に示されたもののような高速比較器の一部の詳細な回路を示す。
【図２５】送信機電流源と外部送信機負荷抵抗および外部絶縁トランスとの相互接続の簡略化したブロック図である。
【図２６】立上り時間の制御のため送信機電流源を段階的にオンにする回路の簡略化したブロック図である。
【図２７】１００ＢＡＳＥ−ＴＸ送信機回路で使用するための高精度電流基準を与える回路の簡略化したブロック図である。
【図２８】図２７で示された回路を実現する好適実施例の詳細な回路を示す。
【図２９】二重ＤＰＬＬ速度を可能にする単一入力周波数を用いる回路の簡略化したブロック図である。
【符号の説明】
１７００  １００ＢＡＳＥ−Ｔ差動ライン受信器
１７０１  コンデンサ
１７０２  入力ライン
１７０３  コンデンサ
１７０４  入力ライン
１７０５  コンデンサ
１７０６  抵抗
１７０７  コンデンサ
１７０８  抵抗
１７０９  抵抗
１７１０  抵抗
１７１１  抵抗
１７１２  電圧制御増幅器
１７１２ａ  可調ゲイン増幅器
１７１２ｂ  可調ゲイン増幅器
１７１２ｃ  可調ゲイン増幅器
１７１３ａ  等化回路
１７１３ｂ  等化回路
１７１３ｃ  等化回路
１７１４  ピーク電圧増幅器
１７１５  コンデンサ
１７１６  ピーク電圧増幅器
１７１８  帰還信号
１７１８ａ  帰還
１７１８ｂ  帰還
１７１８ｃ  帰還
１７２０  演算増幅器
１７２２  基準電圧
１７２４  増幅器
１７２６  抵抗
１７２８  抵抗
１７３０  演算増幅器
１７３２  基準電圧
１７３４  コンデンサ
１７３６  コンデンサ
１７３８  比較器
１７４０  データ出力
１８００  １００ＢＡＳＥ−Ｔ差動ライン受信器
１８０２  基準電圧発生回路
１８０４  ライン
１８０６  ２乗
１８０８  抵抗／コンデンサ回路網
１８１０  抵抗／コンデンサ回路網
１８１２  抵抗／コンデンサ回路網
１８１４  発振器
１８１６  周波数決定回路
１８１８  フェーズロックループ
１８２０  コンデンサ
１８２２  制御信号
【図１】
0003987626.tif 000033
【図２】
0003987626.tif 000034
【図３】
0003987626.tif 000035
【図４】
0003987626.tif 000036
【図５】
0003987626.tif 000037
【図６】
0003987626.tif 000038
【図７】
0003987626.tif 000039
【図８】
0003987626.tif 000040
【図９】
0003987626.tif 000041
【図１０】
0003987626.tif 000042
【図１１】
0003987626.tif 000043
【図１２】
0003987626.tif 000044
【図１３】
0003987626.tif 000045
【図１４】
0003987626.tif 000046
【図１５】
0003987626.tif 000047
【図１６】
0003987626.tif 000048
【図１７】
0003987626.tif 000049
【図１８】
0003987626.tif 000050
【図１９】
0003987626.tif 000051
【図２０】
0003987626.tif 000052
【図２１】
0003987626.tif 000053
【図２２】
0003987626.tif 000054
【図２３】
0003987626.tif 000055
【図２４】
0003987626.tif 000056
【図２５】
0003987626.tif 000057
【図２６】
0003987626.tif 000058
【図２７】
0003987626.tif 000059
【図２８】
0003987626.tif 000060
【図２９】
0003987626.tif 000061