(57)【特許請求の範囲】
【請求項１】
複数のビットライン、複数のワードライン、並びに、前記ビットラインおよび前記ワードラインの交点に形成される複数のメモリセルからなるメモリブロックを複数備える半導体メモリのリフレッシュ回路であって、外部からのリフレッシュモードを示す信号に従いリフレッシュモード信号PSRを発生するリフレッシュ制御部、前記リフレッシュモード信号PSRがアクティブである間、ローアクティブ信号PRを一定の周期で発生するローアクティブ信号発生部、前記リフレッシュモード信号PSRがアクティブである間、ローアドレスを発生するカウンタ、前記リフレッシュモード信号PSRがアクティブである間、複数のブロック選択信号の少なくとも二つ以上を一度に活性化するように、ブロック選択信号を発生するブロック選択信号発生部、前記メモリブロックごとに形成され、それぞれ隣接するメモリブロックに共有される複数のビットラインセンスアンプ、前記リフレッシュモード信号PSRがアクティブである間、前記ローアクティブ信号PRに応じて前記複数のビットラインセンスアンプのイネーブル信号PS0、PS1、…およびPSD0、PSD1、…を、所定の期間ずつ遅延させながら逐次活性化するイネーブル信号発生部、並びに、前記イネーブル信号および前記ブロック選択信号に応じて、対応するビットラインセンスアンプを駆動するビットラインセンスアンプ駆動部を有する前記リフレッシュ回路により、各メモリセルに保存されたデータをリフレッシュするリフレッシュ方法であって、
少なくとも二本以上のワードラインを選択し活性化することにより、対応するビットラインおよび反転ビットラインの電位を、チャージシェアリング動作により変動させる第一の活性化ステップと、
同一のメモリブロックに対応する前記ビットラインセンスアンプが同一のグループに属するように、前記選択したワードラインに対応する複数のビットラインセンスアンプを二つ以上のグループとして、前記チャージシェアリング動作の後、前記複数のビットラインセンスアンプを、そのグループ別に、異なるタイミングで活性化する第二の活性化ステップと、
前記ビットラインセンスアンプの動作により選択されたメモリセルにデータをリストアするリストアステップと、
前記活性化したワードラインを非活性化する第一の非活性化ステップと、
前記活性化したビットラインセンスアンプを非活性化する第二の非活性化ステップとを有することを特徴とする半導体メモリのリフレッシュ方法。
【請求項２】
前記第一の活性化ステップにおいて、前記リフレッシュすべきメモリブロックを少なくとも二つ以上選択し、前記選択したメモリブロックごとに前記ワードラインを一本ずつ選択して、前記対応するビットラインおよび反転ビットラインの電位を、前記チャージシェアリング動作により変動させることを特徴とする請求項1に記載されたリフレッシュ方法。
【請求項３】
さらに、前記ビットラインおよび前記反転ビットラインの電位を等化する等化ステップを有することを特徴とする請求項1または請求項2に記載されたリフレッシュ方法。
【請求項４】
前記第一の活性化ステップにおいて、前記選択した複数のワードラインの活性化タイミングは互いに異なることを特徴とする請求項1に記載されたリフレッシュ方法。
【請求項５】
前記複数のワードラインの活性化タイミングをそれぞれtW0、tW1、…とし、対応するビットラインセンスアンプのグループの活性化タイミングをそれぞれtB0、tB1、…とする場合、差分tW1-tW0と差分tB1-tB0とを同一にして、差分tB0-tW0がソフトエラーを発生しない期間になるように活性化タイミングを調節することを特徴とする請求項4に記載されたリフレッシュ方法。
【請求項６】
前記第二の活性化ステップは、前記二つ以上のビットラインセンスアンプのグループのうち何れか一つのグループを選択して活性化するステップと、すべてのグループが選択されるまで、分散遅延時間tDが経過した後、残りのグループのうち何れか一つのグループを選択して活性化するステップとを含むことを特徴とする請求項1から請求項5の何れかに記載されたリフレッシュ方法。
【請求項７】
前記第一の非活性化ステップにおいて、前記活性化したワードラインの非活性化タイミングを分散することを特徴とする請求項1から請求項6の何れかに記載されたリフレッシュ方法。
【請求項８】
前記第二の非活性化ステップにおいて、前記活性化したビットラインセンスアンプの非活性化タイミングは前記グループごとに異なることを特徴とする請求項1から請求項7の何れかに記載されたリフレッシュ方法。
【請求項９】
前記半導体メモリが八つのメモリブロックを有する場合、前記第一の活性化ステップにおいて、前記八つのメモリブロックのうちの二つのメモリブロックを選択し、前記選択したメモリブロックごとに一本ずつワードラインを選択して活性化することにより、前記対応するビットラインの電位を前記チャージシェアリング動作により変動させ、前記第二の活性化ステップにおいて、前記選択したワードラインに対応する複数のビットラインセンスアンプを、前記選択された二つのメモリブロックに対応する二つのグループとすることを特徴とする請求項1に記載されたリフレッシュ方法。
【請求項１０】
前記八つのメモリブロックをブロック0からブロック7とする場合、前記ブロックの選択は、第一のブロックリフレッシュサイクルにおいてブロック0およびブロック4を選択し、第二のブロックリフレッシュサイクルにおいてブロック1およびブロック5を選択し、第三のブロックリフレッシュサイクルにおいてブロック2およびブロック6を選択し、第四のブロックリフレッシュサイクルにおいてブロック3およびブロック7を選択し、かつ、前記リフレッシュモードの期間中にこれら選択を繰返すことを特徴とする請求項9に記載されたリフレッシュ方法。
【請求項１１】
前記ビットラインセンスアンプがそれぞれクロスカップルされた一対のPMOSトランジスタと一対のNMOSトランジスタから構成される場合、前記第二の活性化ステップの活性化において、前記選択したビットラインセンスアンプの前記NMOSトランジスタを駆動し、続いて、前記ビットラインセンスアンプの前記PMOSトランジスタを駆動することを特徴とする請求項1に記載されたリフレッシュ方法。
【請求項１２】
複数のビットライン、複数のワードライン、並びに、前記ビットラインおよび前記ワードラインの交点に形成される複数のメモリセルからなるメモリブロックを複数備える半導体メモリのリフレッシュ回路であって、
外部からのリフレッシュモードを示す信号に従いリフレッシュモード信号PSRを発生するリフレッシュ制御手段と、
前記リフレッシュモード信号PSRがアクティブである間、ローアクティブ信号PRを一定の周期で発生するローアクティブ信号発生手段と、
前記リフレッシュモード信号PSRがアクティブである間、ローアドレスを発生するカウンタ手段と、
前記リフレッシュモード信号PSRがアクティブである間、複数のブロック選択信号の少なくとも二つ以上を一度に活性化するように、ブロック選択信号を発生するブロック選択信号発生手段と、
前記メモリブロックごとに形成され、それぞれ隣接するメモリブロックに共有される複数のビットラインセンスアンプ手段と、
前記リフレッシュモード信号PSRがアクティブである間、前記ローアクティブ信号PRに応じて前記複数のビットラインセンスアンプのイネーブル信号PS0、PS1、…およびPSD0、PSD1、…を、所定の期間ずつ遅延しながら逐次活性化するイネーブル信号発生手段と、
前記イネーブル信号および前記ブロック選択信号に応じて、対応するビットラインセンスアンプを駆動するビットラインセンスアンプ駆動手段とを有することを特徴とするリフレッシュ回路。
【請求項１３】
前記半導体メモリが八つのメモリブロック（ブロック0からブロック7）および九つの共有ビットラインセンスアンプ部SA0からSA8を含む場合、
前記ブロック選択信号発生手段は、第一のブロックリフレッシュサイクルにおいてブロック0およびブロック4を選択し、第二のブロックリフレッシュサイクルにおいてブロック1およびブロック5を選択し、第三のブロックリフレッシュサイクルにおいてブロック2およびブロック6を選択し、第四のブロックリフレッシュサイクルにおいてブロック3およびブロック7を選択するように、八つのブロック選択信号BLK_0からBLK_7を発生し、
前記イネーブル信号発生手段は、活性化タイミングが異なるイネーブル信号PS0およびPSD0、並びに、PS1およびPSD1を発生し、
前記ビットラインセンスアンプ駆動手段は、前記イネーブル信号PS0およびPSD0に応じて前記ビットラインセンスアンプ部SA0からSA3の活性化タイミングを制御し、前記イネーブル信号PS1およびPSD1に応じて前記ビットラインセンスアンプ部SA5からSA8の活性化タイミングを制御し、前記ブロック3が選択される場合は前記ビットラインセンスアンプ部SA4の活性化タイミングを前記イネーブル信号PS0およびPSD0に応じて制御し、前記ブロック4が選択される場合は前記ビットラインセンスアンプ部SA4の活性化タイミングを前記イネーブル信号PS1およびPSD1に応じて制御することを特徴とする請求項12に記載されたリフレッシュ回路。
【請求項１４】
さらに、前記ローアクティブ信号PRに応じてタイミング制御信号PSEを発生するタイミング制御信号発生手段を有することを特徴とする請求項12または請求項13に記載されたリフレッシュ回路。
【請求項１５】
前記イネーブル信号発生手段は、前記タイミング制御信号PSEを遅延して前記イネーブル信号PS0を発生する第一の遅延手段(710から713)と、
前記イネーブル信号PS0を遅延して前記イネーブル信号PSD0を発生する第二の遅延手段(714)と、
前記リフレッシュモード信号PSRがアクティブの場合、前記タイミング制御信号PSEを遅延して出力する分散遅延手段(700)と、
前記リフレッシュモード信号PSRがインアクティブの場合は前記タイミング制御信号PSEを遅延して前記イネーブル信号PS1を出力し、前記リフレッシュモード信号PSRがアクティブの場合は前記分散遅延手段の出力を遅延して前記イネーブル信号PS1を出力する第三の遅延手段(710および715から717)と、
前記イネーブル信号PS1を遅延して前記イネーブル信号PSD1を出力する第四の遅延手段とを有することを特徴とする請求項14に記載されたリフレッシュ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリのリフレッシュ回路およびその方法に関し、とくに、ダイナミックランダムアクセスメモリ(DRAM)におけるリフレッシュ回路およびその方法に関するものである。
【０００２】
【従来の技術】
DRAMのような揮発性メモリ素子は、次の理由により、所定期間ごとにメモリセルに保存されているデータをリフレッシュしなくてはならない。DRAMのメモリセルは一つのアクセストランジスタと一つのキャパシタとから構成され、データはキャパシタに蓄積されている電荷量によって示される。しかし、キャパシタに保存されている電荷は様々な原因によって漏洩し、電荷量の減少によりデータが失われる恐れがある。従って、データが復旧できないほどまでに電荷が漏洩する前に、電荷量を復旧する必要があり、そのための動作がリフレッシュである。半導体メモリに含まれるすべてのメモリセルは、リフレッシュ周期Trefごとに少なくとも一回以上リフレッシュされなければならない。リフレッシュは、DRAMの動作により、RORと自動/セルフリフレッシュに大別され、RORの場合はリフレッシュされるローアドレスが外部から入力されなくてはならない。これに対して、自動/セルフリフレッシュの場合は、内部的にローアドレスが発生され、これによりリフレッシュ動作が行われる。
【０００３】
図1はDRAMのメモリセルのリフレッシュ動作を説明するための図である。図1において、メモリセル110は一つのアクセストランジスタ101および一つのキャパシタ102から構成されている。アクセストランジスタ101のドレインはビットラインBLに連結され、そのゲートはワードラインWLに連結されている。キャパシタ102はアクセストランジスタ101のソースとプレート電圧VPとの間に連結されている。前述したように、データはキャパシタ102に蓄積された電荷量で示される。ビットライン等化器/プリチャージャ120は、三つのNMOSトランジスタ121、122および123から構成されている。ビットラインセンスアンプ130は、クロスカップルされた二つのPMOSトランジスタ131および132と、二つのNMOSトランジスタ133および134とから構成されている。
【０００４】
リフレッシュ動作を詳しく説明すると、まずワードラインWLがハイレベルに活性化され、それによってアクセストランジスタ101がターンオンされる。従って、キャパシタ102に蓄積されていた電荷は、ビットラインBLに供給される。すなわち、キャパシタ102およびビットラインBLのキャパシタンスによって電荷が分配される（以下では「チャージシェアリング」と呼ぶ場合がある）のでビットラインBLの電位が変動する。次に、ビットラインセンスアンプ130の駆動信号LAPGおよびLANGが順に活性化される。駆動信号LAPGがローレベルに活性化されれば、PMOSトランジスタ135がターンオンされ、信号LAの電位は電源電圧VCCになる。また、駆動信号LAPGおよびLANGがハイレベルに活性化されれば、NMOSトランジスタ136がターンオンされ、信号LABの電位は接地電位VSSになる。ビットラインセンスアンプ130によってビットラインBLと反転ビットライン/BLとの電位差は増幅される。このようなビットラインセンスアンプ130の動作によって、キャパシタ102に蓄積される電荷量が増加する。
【０００５】
次に、ワードラインWLを非活性にしてビットラインBLとキャパシタ102との電気的な接続を切った後、ビットラインセンスアンプ130の駆動信号LAPGおよびLANGを非活性にしてビットライン等化信号PEQをハイレベルに活性化することで、ビットラインBLと反転ビットライン/BLとを電位VBLにプリチャージする。一般に、電位VBLは、データ‘1’に対応する電位とデータ‘0’に対応する電位との中間値を有する。なお、ビットラインセンスアンプ130が動作されている間、ビットラインBLと反転ビットライン/BLとは入出力ラインとは電気的に分離される。
【０００６】
このようなリフレッシュ動作は、メモリセルに保存されているデータを失わないために、所定の期間ごとに少なくとも一回以上行われるべきであり、その所定期間をリフレッシュ周期Trefという。リフレッシュはすべてのメモリセルに対して行われるため、リフレッシュ動作にはかなりの時間がかかる。例えば、1Mビット、かつ、512ワードラインの半導体メモリにおいて、一回に一本のワードラインWLを活性化しながらリフレッシュを行う場合、512リフレッシュサイクルが必要になる。また、一回に二本のワードラインWLを活性化しながらリフレッシュを行う場合は、256リフレッシュサイクルが必要になる。従って、リフレッシュサイクルを減少させるには、一回に複数本のワードラインWLに対してリフレッシュ動作を行うべきである。
【０００７】
リフレッシュサイクルを減少させることは、次の二点でとくに重要である。
【０００８】
第一点はリフレッシュ動作を安定に行うためであり、第二点は平均消費電力を抑えるためである。リフレッシュ動作の安定化に付いて詳しく説明すると、512リフレッシュサイクを必要とし、リフレッシュ周期Trefが8msの場合、一つのメモリセルに対するリフレッシュ動作は15.6μs以内に完了しなければならない。
一方、256リフレッシュサイクルを必要とし、リフレッシュ周期Trefが8msの場合は、一つのメモリセルに対するリフレッシュ動作は、先の二倍の31.2μs以内に完了すればよい。リフレッシュ動作は、前述したように、ワードラインWLの活性化、チャージシェアリングおよびビットラインセンスアンプ130の動作などによって行われるため、充分な時間が確保されなければ、メモリセルのキャパシタの電荷量を完全に復旧することはできない。
【０００９】
また、リフレッシュ動作に伴う電力消費は、メモリセルアレイで消費される電力と、メモリセルアレイを駆動するための駆動回路で消費される電力とに大別できる。すべてのセルはリフレッシュ周期Tref中に一回ずつ活性化されるので、メモリセルアレイで消費される電力は本質的に変わらない。しかし、メモリセルアレイを駆動する周辺回路がリフレッシュ動作のために活性化される回数は、リフレッシュサイクルの数に比例するので、リフレッシュサイクルの数を減少させることによって、周辺回路による電力消費を減少することができる。これにより半導体メモリの平均消費電力をも減少させることができる。
【００１０】
半導体メモリの平均消費電力を抑えることは、バッテリ駆動される携帯用の電子装備の利用が拡大するのに連れて一層重要になっている。とくに、電子装置がスリープモードにあるときの半導体メモリの電力消費のほとんどは、リフレッシュ動作によるものである。従って、スリープモードにおけるリフレッシュ動作は、保存されているデータを保持するとともに、電力消費を最小化するように設計されなくてはならない。リフレッシュ動作における電力消費は式(1)により示される。
Isrc = Iref×tref×Nc / Tref + Istby    …(1)
【００１１】
式(1)において、Isrcはセルフリフレッシュモードにおける平均消費電流値を示し、Trefはリフレッシュ周期を示し、trefは1リフレッシュサイクルのうちリフレッシュ動作が実際に行われる時間を示す。また、Ncは1リフレッシュ周期に含まれるリフレッシュサイクルの数を、Irefはリフレッシュ動作が行われる間消費される平均電流値を、Istbyはスタンバイ消費電流値をそれぞれ示す。式(1)から分かるように、平均消費電流を減らすには、Trefを増加させる、trefを減少させる、あるいは、Ncを減少させる必要がある。ここで、Trefはメモリセルのキャパシタに蓄積された電荷が減少してデータが消えるまでの時間であり、通常、83℃で約200msが最大値である。すなわち、Trefを増加させるには限界がある。また、漏洩した電荷を充分に復旧するには所定時間以上が必要であるから、trefを短縮するのも限界がある。従って、Ncを減少させることが、リフレッシュ動作における電流消費を減少する有効な方法であるといえる。
【００１２】
さて、Irefは、Trefおよびtrefの変化には影響されない反面、Ncの変化の影響を受ける。というのは、Irefには、メモリセルアレイで消費される電流、および、周辺回路で消費される電流が含まれるからである。リフレッシュサイクルの数Ncは、全ワードラインの数をNwlとし、リフレッシュ動作が行われるワードラインの数をNrefwlとする場合、Ncは式(2)のように示すことができる。
Nc = Nwl / Nrefwl    …(2)
【００１３】
従って、Ncを減らすためにはNrefwlを増やさなければならない。Nrefwlを増やせば、一度にリフレッシュされるメモリセルの数が増加するので、消費される電流が増加する。それにもかかわらず、周辺回路がリフレッシュのために動作すべきサイクルの数が減少するので、平均消費電流を抑えることができる。
【００１４】
図2はリフレッシュサイクル数を減少させるリフレッシュ方法を説明するための図である。図2(a)から(d)それぞれにおいてメモリセルアレイは、八つのブロックから構成されている。一般に、一つのブロックには多数本のワードラインWLおよび多数本のビットラインBLが含まれ、ワードラインWLとビットラインBLとの交点にはメモリセルが形成される。図2(a)から(d)それぞれにおいては、二つのブロックに対するリフレッシュ動作が同時に行われる。すなわち、ブロック0およびブロック4が同時にリフレッシュされ、以下順に、ブロック1およびブロック5が、ブロック2およびブロック6が、そしてブロック3およびブロック7がリフレッシュされる。
【００１５】
各ブロックに対するリフレッシュ動作は、ブロックに属するすべてのメモリセルに対してリフレッシュ動作を一度に行うのではなく、ワードラインWL単位に行う。すなわち、ブロックに属する多数本のワードラインWLのうちの何れか一本のワードラインWLが選択され、それに結び付いているメモリセルに対してリフレッシュ動作が行われる。従って、一つのブロックに対してのリフレッシュ動作には、そのブロック内に含まれるワードラインWLの数だけのリフレッシュサイクルが必要になる。例えば、一つのブロックに512本のワードラインWLが形成されている場合、一つのブロックに対するリフレッシュサイクルは512である。また、一回に1ブロックずつリフレッシュを行う場合、図2の例では8×512のリフレッシュサイクルが要求される。ところが、図2においては、二つのブロックに対するリフレッシュ動作が同時に行われるため、必要なリフレッシュサイクルの数はその半分の4×512である。
【００１６】
図2(a)におけるブロック0およびブロック4に対するリフレッシュ動作をより詳細に説明するためのタイミングチャートを図3に示す。図3において、ブロック0に属するワードラインWL0_0およびブロック4に属するワードラインWL4_0が同時に活性化され、それに結び付いているメモリセルに対するリフレッシュ動作が行われ、その後、選択されたワードラインWL0_0およびワードラインWL4_0が非活性化される。次に、ブロック0に属するワードラインWL0_1およびブロック4に属するワードラインWL4_1が活性化され、それに結び付いているメモリセルがリフレッシュされる。次のリフレッシュサイクルにおいては、ワードラインWL0_2およびワードラインWL4_2に結び付いているメモリセルがリフレッシュされる。その他のワードラインWLに対しても同様の手順でリフレッシュが行われる。
【００１７】
ワードラインWLの選択順は、図3と異なる順に選択されることも可能である。
例えば、スクランブルロジックを用いてワードラインWLの選択順を変えることもできる。しかし、どのような場合でも、相異なるブロックに属する二本以上のワードラインが同時に活性化され、それに結び付いているメモリセルがリフレッシュされることにはかわりない。
【００１８】
このようにリフレッシュサイクルを減らすのは、前述したように、安定なリフレッシュ動作を得るとともに、平均消費電力を抑えるためである。平均消費電力を抑えるのは、半導体メモリがバッテリを用いるシステムに取付けられる場合に一層重要である。すなわち、ノートブックPCおよびラップトップ型のコンピュータなどのようにバッテリにより電源が供給されるシステムの場合、バッテリにより供給される電力には限界があるため、平均電力消費を抑えることは非常に大切である。従って、揮発性半導体メモリにおいて、図2および図3で説明したように、多数本のワードラインWLを同時に選択してそれに対するリフレッシュ動作を行う（以下「複数ワードラインのリフレッシュ方法」と称する）ことは非常に大切である。しかし、このような複数ワードラインのリフレッシュ方法は、図4で説明するようにピーク電流が増加するという問題点がある。
【００１９】
図4は複数ワードラインのリフレッシュ方法における1リフレッシュサイクルの各信号波形を示す図である。図4において、BL0および/BL0の信号波形はブロック0に属するビットラインBLおよび反転ビットライン/BLの信号波形を示し、BL4および/BL4の信号波形はブロック4に属するビットラインBLおよび反転ビットライン/BLの信号波形を示す。
【００２０】
ワードラインWLが選択される前にビットラインBLおよび反転ビットライン/BLはVBLレベルにプリチャージされている。このような状態で、複数本のワードラインWL0_0、WL4_0が選択されハイレベルに活性化される。ワードラインWLが活性化されれば、それに結び付いているメモリセルのアクセストランジスタがターンオンされ、ビットラインBLおよび反転ビットライン/BLの電位は、メモリセルに保存されていたデータ（電荷）により変化する。次に、ビットラインセンスアンプのイネーブル信号PSおよびPSDが順次ハイレベルに活性化され、ビットラインBLおよび反転ビットライン/BL間の電圧が増幅される。ここで、ビットラインセンスアンプのイネーブル信号PSおよびPSDはワードラインWLに関係なく皆同じ波形を有している。すなわち、選択されたブロックに属するすべてのビットラインBLおよび反転ビットライン/BLにおけるビットラインセンスアンプの動作が同時に開始される。
【００２１】
従って、電源電流ICCおよび接地電流ISSの値は、図4に示すように、瞬時的に増加する。ここで、電源電流ICCおよび接地電流ISSのピーク電流の大きさは、一度に活性化されるワードラインWLの数が増加すればするほど大きくなる。言い換えれば、一度に選択されるブロックの数が大きいほどピーク電流は大きくなる。バッテリを電源にするシステムにおいては、大きなピーク電流はバッテリの劣化を招き、それによってシステムにエラーを発生させる危険がある。同様に、バッテリにより供給される電流には限界があるため、やはり誤動作が発生させる恐れがある。従って、ピーク電流の大きさは少なくすべきである。
【００２２】
【発明が解決しようとする課題】
上述したように、リフレッシュ動作において平均消費電力を抑え、かつ、安定なリフレッシュ動作を実現するためには、一度に選択されるワードラインWLの数を増やさなければならない。しかし、選択されるワードラインWLの数を増やすとピーク電流の大きさが増加する問題点がある。
【００２３】
本発明の目的は、セルフリフレッシュモードにおける平均電力消費量を減らしながら、ピーク電流の大きさをも減少できる半導体メモリのリフレッシュ方法を提供することにある。
【００２４】
本発明の他の目的は、上記リフレッシュ方法を行うリフレッシュ回路を備える半導体メモリを提供することにある。
【００２５】
また、本発明は、ビットラインセンスアンプが活性化される際に発生するピーク電流の大きさを減少することができる半導体メモリのリフレッシュ回路およびその方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明にかかるリフレッシュ回路は、複数のビットライン、複数のワードライン、並びに、前記ビットラインおよび前記ワードラインの交点に形成される複数のメモリセルからなるメモリブロックを複数備える半導体メモリのリフレッシュ回路であって、外部からのリフレッシュモードを示す信号に従いリフレッシュモード信号PSRを発生するリフレッシュ制御手段と、前記リフレッシュモード信号PSRがアクティブである間、ローアクティブ信号PRを一定の周期で発生するローアクティブ信号発生手段と、前記リフレッシュモード信号PSRがアクティブである間、ローアドレスを発生するカウンタ手段と、前記リフレッシュモード信号PSRがアクティブである間、複数のブロック選択信号の少なくとも二つ以上を一度に活性化するように、ブロック選択信号を発生するブロック選択信号発生手段と、前記メモリブロックごとに形成され、隣接するメモリブロックによって共有される複数のビットラインセンスアンプ手段と、前記リフレッシュモード信号PSRがアクティブである間、前記ローアクティブ信号PRに応じて前記複数のビットラインセンスアンプのイネーブル信号PS0、PS1、…およびPSD0、PSD1、…を、所定の期間ずつ遅延しながら逐次活性化するイネーブル信号発生手段と、前記イネーブル信号および前記ブロック選択信号に応じて、対応するビットラインセンスアンプを駆動するビットラインセンスアンプ駆動手段とを有することを特徴とする。
【００２７】
本発明にかかるリフレッシュ方法は、上記のリフレッシュ回路により、各メモリセルに保存されたデータをリフレッシュするリフレッシュ方法であって、少なくとも二本以上のワードラインを選択し活性化することにより、対応するビットラインおよび反転ビットラインの電位を、チャージシェアリング動作により変動させる第一の活性化ステップと、同一のメモリブロックに対応するビットラインセンスアンプが同一のグループに属するように、前記選択したワードラインに対応する複数のビットラインセンスアンプを二つ以上のグループとして、前記チャージシェアリング動作の後、前記複数のビットラインセンスアンプを、そのグループ別に、異なるタイミングで活性化する第二の活性化ステップと、ビットラインセンスアンプの動作により選択されたメモリセルにデータをリストアするリストアステップと、前記活性化したワードラインを非活性化する第一の非活性化ステップと、前記活性化したビットラインセンスアンプを非活性化する第二の非活性化ステップとを有することを特徴とする。
【００２８】
好ましくは、前記第一の活性化ステップにおいて、リフレッシュすべきブロックが少なくとも二つ以上選択され、選択されたブロックごとにワードラインが一本ずつ選択され、対応するビットラインおよび反転ビットラインの電位が、前記チャージシェアリング動作により変動されることを特徴とする。なお、選択されたワードラインの活性化タイミングを分散させることも可能である。具体的な実施形態によれば、複数のワードラインの活性化タイミングをそれぞれtW0、tW1、…とし、対応するビットラインセンスアンプのグループの活性化タイミングをそれぞれtB0、tB1、…とする場合、差分tW1-tW0と差分tB1-tB0とを同一にし、差分tB0-tW0がソフトエラーを発生しない期間になるように活性化タイミングが調節される。
【００２９】
好ましくは、さらに、前記ビットラインおよび前記反転ビットラインの電位を等化する等化ステップを有することを特徴とする。
【００３０】
好ましくは、前記第二の活性化ステップには、前記二つ以上のビットラインセンスアンプのグループのうち何れか一つのグループを選択して活性化するステップと、すべてのグループが選択されるまで、分散遅延時間tDが経過した後、残りのグループのうち何れか一つのグループを選択して活性化するステップとが含まれることを特徴とする。
【００３１】
好ましくは、前記第一の非活性化ステップにおいては、選択されたワードラインの非活性化タイミングが分散されることを特徴とし、前記第二の非活性化ステップにおいては、選択されたビットラインセンスアンプの非活性化タイミングがグループごとに異なることを特徴とする。
【００３２】
また、好ましくは、前記ビットラインセンスアンプがそれぞれクロスカップルされた一対のPMOSトランジスタと一対のNMOSトランジスタとから構成される場合、前記第二の活性化ステップの活性化において、選択されたビットラインセンスアンプの前記NMOSトランジスタが駆動され、続いて、前記ビットラインセンスアンプのPMOSトランジスタが駆動されることを特徴とする。
【００３３】
また、他の実施形態によれば、前記第二の活性化ステップにおいて、同一のカラムラインに対応するビットラインセンスアンプは同一のグループとすることを特徴とする。
【００３７】
また、上記のリフレッシュ回路において、好ましくは、前記半導体メモリが八つのブロック（ブロック0からブロック7）および九つの共有ビットラインセンスアンプ部SA0からSA8を含む場合、前記ブロック選択信号発生手段は、第一のブロックリフレッシュサイクルにおいてブロック0およびブロック4を選択し、第二のブロックリフレッシュサイクルにおいてブロック1およびブロック5を選択し、第三のブロックリフレッシュサイクルにおいてブロック2およびブロック6を選択し、第四のブロックリフレッシュサイクルにおいてブロック3およびブロック7を選択するように、八つのブロック選択信号BLK_0からBLK_7を発生し、前記イネーブル信号発生手段は、活性化タイミングが異なるイネーブル信号PS0およびPSD0、並びに、PS1およびPSD1を発生し、前記ビットラインセンスアンプ駆動手段は、前記イネーブル信号PS0およびPSD0に応じて前記ビットラインセンスアンプ部SA0からSA3の活性化タイミングを制御し、前記イネーブル信号PS1およびPSD1に応じて前記ビットラインセンスアンプ部SA5からSA8の活性化タイミングを制御し、前記ブロック3が選択される場合は前記ビットラインセンスアンプ部SA4の活性化タイミングを前記イネーブル信号PS0およびPSD0に応じて制御し、前記ブロック4が選択される場合は前記ビットラインセンスアンプ部SA4の活性化タイミングを前記イネーブル信号PS1およびPSD1に応じて制御することを特徴とする。
【００３８】
好ましくは、さらに、前記ローアクティブ信号PRに応じてタイミング制御信号PSEを発生するタイミング制御信号発生手段を有することを特徴とする。
【００３９】
また、好ましくは、前記イネーブル信号発生手段は、前記タイミング制御信号PSEを遅延して前記イネーブル信号PS0を発生する第一の遅延手段(710から713)と、前記イネーブル信号PS0を遅延して前記イネーブル信号PSD0を発生する第二の遅延手段(714)と、前記リフレッシュモード信号PSRがアクティブの場合、前記タイミング制御信号PSEを遅延して出力する分散遅延手段(700)と、前記リフレッシュモード信号PSRがインアクティブの場合は前記タイミング制御信号PSEを遅延して前記イネーブル信号PS1を出力し、前記リフレッシュモード信号PSRがアクティブの場合は前記分散遅延手段の出力を遅延して前記イネーブル信号PS1を出力する第三の遅延手段(710および715から717)と、前記イネーブル信号PS1を遅延して前記イネーブル信号PSD1を出力する第四の遅延手段とを有することを特徴とする。
【００４０】
【発明の実施の形態】
以下、本発明にかかる一実施形態の半導体メモリのリフレッシュ回路およびその方法を図面を参照して詳細に説明する。
【００４１】
図5は本発明にかかる一実施形態の半導体メモリのリフレッシュ方法における信号波形例を示し、とくに二つのワードラインWLに対するリフレッシュ動作が同時に行われる場合の信号波形例を示している。
【００４２】
リフレッシュが行われる前に、ビットラインBLと反転ビットライン/BLはVBLレベルにプリチャージされている。複数のブロックのうち少なくとも二つのブロックが選択され、選択されたブロックごとに一本のワードライン、例えばWL0_0およびWL4_0が選択されてハイレベルに活性化される。ワードラインWLが活性化されればチャージシェアリングが行われ、ビットラインBLおよび反転ビットライン/BLの電位は、メモリセルに保存されているデータ（電荷）によって変化する。
【００４３】
次に、ワードラインWL0_0に対応するビットラインセンスアンプのイネーブル信号PS0およびPSD0が順にハイレベルに活性化され、一定の時間（tD: 以下、分散遅延時間と称する）が経た後、ワードラインWL4_0に対応するビットラインセンスアンプのイネーブル信号PS1およびPSD1が順にハイレベルに活性化される。
【００４４】
ここで重要なのは、図5に示すリフレッシュ動作は、図4に示した動作と違って、選択されたワードラインWLに対応する複数のビットラインセンスアンプの動作が、同じビットラインセンスアンプのイネーブル信号により制御されるのでなく、活性化のタイミングが異なるイネーブル信号によりそれぞれ制御されることである。これにより、図5に示すように、ビットラインセンスアンプの動作開始タイミングが、ワードライン別に分散され、電源電流ICCおよび接地電流ISSのピーク値が変わる。すなわち、ビットラインセンスアンプの動作開始によって発生されるピーク電流が分散され、その分、電源電流ICCおよび接地電流ISSのピーク値を小さくすることができる。
【００４５】
図5においては、複数のワードラインWL0_0およびWL4_0の活性化タイミングを同一にする例を示したが、異なるタイミングで活性化することも可能である。すなわち、ワードラインWL0_0をまずハイレベルに活性化させ、所定時間後にワードラインWL4_0をハイレベルに活性化させる。ここで、遅延される時間は本質的に分散遅延時間tDと等しくする必要がある。このように、ビットラインセンスアンプの動作開始タイミングを幾つかに分散させるとともに、ワードラインWLの活性化タイミングをも幾つかに分散させることができる。
【００４６】
ワードラインWLを活性化させた後、ビットラインセンスアンプの駆動が開始されるまでの期間が長過ぎると、アルファ粒子によるSERが増加することになり、誤動作を発生させる場合があり得る。従って、複数のワードラインWLの活性化は、図5に示したように一度に行うよりは、ビットラインセンスアンプの駆動開始と同じく順次活性化させるのが好ましい。しかし、ワードラインWLの活性化タイミングを分散させるためには、別の回路が必要になる。そこで、ワードラインWL4_0が活性化された後、ビットラインセンスアンプのイネーブル信号PS1が活性化されるまでの期間t1が、さほど長くない場合は、図5に示すように、複数のワードラインWLを同時に活性化させる。
【００４７】
図6は四つのブロックに対するリフレッシュ動作が略同時に行われる例を示す図である。半導体メモリアレイが八つのブロックから構成されている場合、ブロック0、ブロック2、ブロック4およびブロック6に対するリフレッシュ動作が略同時に行われ（図6(a)）、かつ、ブロック1、ブロック3、ブロック5およびブロック7に対するリフレッシュ動作が略同時に行われる（図6(b)）。このようなリフレッシュ方法においては、一度に選択されるワードラインWLの数は4になる。
【００４８】
図7は本発明にかかるリフレッシュ方法におけるビットラインセンスアンプのイネーブル信号を示す図で、とくに、図6に示すように、それぞれ異なるブロックに属する四本のワードラインWLが一度に活性化される場合、ビットラインセンスアンプのイネーブル信号の活性化タイミングが分散されることを示している。
【００４９】
前述したように、活性化タイミングが分散されたビットラインセンスアンプのイネーブル信号PS0、PSD0、PS1、PSD1、PS2、PSD2、PS3およびPSD3は、図8に示すように、対応するビットラインセンスアンプ部(SA)401aから401hに印加される。すなわち、イネーブル信号PS0、PSD0はブロック0および1に対応するSA401および401bを制御するための信号であり、イネーブル信号PS1およびPSD1はブロック2および3に対応するSA401cおよび401dを制御するための信号である。そして、イネーブル信号PS2およびPSD2はブロック4および5に対応するSA401eおよび401fを制御するための信号であり、イネーブル信号PS3およびPSD3はブロック6および7に対応するSA401gおよび401hを制御するための信号である。言い換えれば、一度に活性化されるワードラインWLに対応するビットラインセンスアンプの活性化タイミングが分散される。ここで、ビットラインセンスアンプのイネーブル信号が活性化されるタイミングの時間差はtDである。また、一般に、各ビットラインセンスアンプ部(SA)は多数のビットラインセンスアンプから構成される。
【００５０】
図9は、図6に示した四本のワードラインWLに対するリフレッシュが同時に行われる場合の、本発明にかかるリフレッシュ方法における信号波形を示す図で、とくにワードラインWLの活性化タイミングを分散させたことを示している。図9において、WL0_iからWL7_iはそれぞれブロック0から7に属するワードラインWLを示す。また、ワードラインWLの活性化タイミングを分散させる遅延時間tWとビットラインセンスアンプのイネーブル信号PS0からPS3の活性化タイミングを分散させる遅延時間tDとを、図9においては等しく(tW=tD)示したが、異なる遅延時間(tW≠tD)にすることも可能である。
【００５１】
図10は、本発明を説明するために、ブロックの構造およびそれに相応するビットラインセンスアンプ部の概略構成を示すブロック図である。図10により一つのブロックに対するリフレッシュ動作を詳しく説明する。
【００５２】
一つのブロックに属する多数のワードラインWL_0、WL_1、WL_2、WL_3、WL_4、…のうち一つが選択されて活性化される。例えば、ワードラインWL_0がハイレベルに活性化されれば、ワードラインWL_0に結び付いているメモリセル301a、301b、301c、301d、…に含まれるアクセストランジスタがターンオンされる。それにより、ビットラインBL_0および反転ビットライン/BL_0の電位はメモリセル301aに保存されていたデータ（電荷）によって変化し、同様に、ビットラインBL_1および反転ビットライン/BL_1の電位はメモリセル301bに保存されていたデータ（電荷）によって変化する。残りのビットラインも、同様に、その電位が変化する。すなわち、各メモリセルに保存されている電荷がシェアリングされ、ビットラインおよび反転ビットラインの電位がデータ（電荷）により変化する。
【００５３】
次に、ビットラインセンスアンプ部303に属する多数のビットラインセンスアンプ303a、303b、303c、303d、…が活性化され、ビットラインと反転ビットラインとの電圧差が増幅され、メモリセル301a、301b、301c、301d、…のキャパシタの電荷は漏洩前の電荷量にまで復旧される。その後、選択されていたワードラインWL_0がローレベルに非活性化され、次に、ビットラインセンスアンプ303a、303b、303c、303d、…が非活性化される。このような方法で一本のワードラインに対するリフレッシュ動作が終了する。続いて、ワードラインWL_1に結び付いているメモリセル302a、302b、302c、302d、…に対するリフレッシュ動作を行うには、以上説明した過程を繰返し行えばよい。
【００５４】
図10から分かるように、一本のワードラインWLを活性化させることによって、多数のメモリセルが同時にリフレッシュされる。例えば、一本のワードラインWLに結び付いたメモリセルが2048個あれば、一本のワードラインWLを活性化させるごとに2048個のメモリセルがリフレッシュされ、そのためには2048個のビットラインセンスアンプが同時に活性化される。
【００５５】
このようなブロックの構成において、一つのブロック内で二本以上のワードラインWLを同時に活性化してリフレッシュ動作を行うのは無理である。例えば、ワードラインWL_0とWL_1とが同時に活性化されれば、ビットラインBL_0および反転ビットライン/BL_0は、メモリセル301aおよび302aに保存されていた電荷をチャージシェアリングするので、メモリセル301aおよび302aに保存されていたデータが失われることになる。従って、図10に示すようなブロックの構成においては、一つのブロック内で二本以上のワードラインWLを同時に活性化させることはできない。それで、図10に示すような構成を有する複数のブロックから構成される半導体メモリにおいては、リフレッシュで一度に活性化される複数本のワードラインWLは異なるブロックに属することになる。
【００５６】
以上説明したビットラインセンスアンプの活性化タイミングを分散させる方法は、ブロック別に活性化タイミングを異なるようにすることである。一方、同一ブロックのビットラインセンスアンプ部を二つ以上に分割して活性化タイミングを分散させることも可能である。これを図11から図13を用いて説明する。
【００５７】
図11において、半導体メモリは八個のブロック、ブロック0から7から構成されていて、各ブロックにはそれに対応するビットラインセンスアンプ部が形成されている。ブロック0に属するワードラインWLが活性化されれば、ビットラインセンスアンプ部310aが活性化され、ブロック1に属するワードラインWLが活性化されればビットラインセンスアンプ部310bが活性化され、…、ブロック7に属するワードラインWLが活性化されればビットラインセンスアンプ部310cが活性化される。
【００５８】
図11に示す構成は、図8に示した構成とは違い、ビットラインセンスアンプ部に属する多数のビットラインセンスアンプは二つのグループに分割される。例えば、ビットラインセンスアンプ部310aに属する多数のビットラインセンスアンプは、二つのグループ311aおよび312aに分割され、そのうちの一つブループ311aが先に活性化された後、所定期間を経てもう一つのブループ312aが活性化される。他のブロックに対応するビットラインセンスアンプ部に属する多数のビットラインセンスアンプも、同様に二つのグループに分割され、そのうちの一つグループ311b、…、311cが先に活性化され、所定期間の経過後、他のグループ312b、…、312cが活性化される。
【００５９】
図11において、ビットラインセンスアンプのグループ311a、311b、…、311cはイネーブル信号PS0およびPSD0により活性化され、ビットラインセンスアンプのグループ312a、312b、…、312cはイネーブル信号PS1およびPSD1に応じて活性化される。また、それらイネーブル信号PS0、PSD0、PS1およびPSD1の波形は図13に示すとおりである。
【００６０】
図12は一本のビットラインBLに対応するビットラインセンスアンプ部を二つのグループに分割する構成を詳しく示す図である。すなわち、ビットラインセンスアンプ部に属する多数のビットラインセンスアンプを、同一のカラムラインに対応するもの同士が同一のグループに属するように分割し、グループごとに活性化タイミングを変える。
【００６１】
図14はそれぞれ異なるブロックに属する三本のワードラインWLに対するリフレッシュが略同時に行われることを示す図である。図14において、半導体メモリのセルアレイは12個のブロックから構成され、四回のブロックのリフレッシュが必要になる。一つのブロックに512ワードラインが含まれるならば、1ブロックのリフレッシュは512リフレッシュサイクルに相当し、従って、全リフレッシュサイクルは4×512になる。第1ブロックのリフレッシュにおいては、図14(a)に示すようにブロック0、4および8がリフレッシュされ、第2ブロックのリフレッシュにおいては、図14(b)に示すようにブロック1、5および9がリフレッシュされ、第3ブロックのリフレッシュにおいては、図14(c)に示すようにブロック2、6および10がリフレッシュされ、第4ブロックのリフレッシュにおいては、図14(d)に示すようにブロック3、7および11がリフレッシュされる。このようなリフレッシュ動作は、自動/セルフリフレッシュモードが停止されるまで継続される。
【００６２】
前述した三本のワードラインWLに結び付いているメモリセルに対して一度にリフレッシュを行う場合に、ビットラインセンスアンプの活性化タイミングを分散させるための構成例を図15Aに示し、それに対応するビットラインセンスアンプのイネーブル信号を図15Bに示す。
【００６３】
図15Aに示すように、複数のブロック、ブロック0から11に対応する複数のビットラインセンスアンプ部320から331があり、ビットラインセンスアンプ部320、321、322および323はイネーブル信号PS0およびPSD0により制御される。また、ビットラインセンスアンプ部324、325、326および327はイネーブル信号PS1およびPSD1により制御され、ビットラインセンスアンプ部328、329、330および331はビットラインセンスアンプイネーブル信号PS2およびPSD2により制御される。従って、一つのリフレッシュサイクル中に異なるブロックに属する三本のワードラインに対してリフレッシュが同時に行われても、対応するビットラインセンスアンプ部の活性化タイミングが分散されてピーク電流の大きさが抑えられる。
【００６４】
図15Bにおける分散遅延時間tD1およびtD2は、ほぼ等しく示されているが、異ならせることも可能である。なお、ビットラインセンスアンプの活性化タイミングを分散させるのに対応して、ワードラインの活性化タイミングを分散させることもできる。
【００６５】
図16は共有ビットラインセンスアンプを有する半導体メモリの構成を簡略に示す図で、ビットラインセンスアンプは隣接する二つのブロックによって共有されている。例えば、ビットラインセンスアンプ351はブロック340およびブロック341によって共有されている。図16の端部寄りに位置するビットラインセンスアンプ350および358はそれぞれ一つのブロック340および347用である。このような構成により隣接する二つのブロックを同時にアクセスすれば、データが混合される誤動作を誘発することになる。従って、隣接する二つのブロックを同時にアクセすスすることはできない。図16に示すような共有ビットラインセンスアンプを有する半導体メモリにおける、リフレッシュ動作時のビットラインセンスアンプの活性化タイミングに対する分散スキームを説明するのに先立ち、一般的なリフレッシュ動作を説明する。
【００６６】
ブロック340において、ワードラインWL0_0に結び付いているメモリセルに対するリフレッシュ動作を説明する。ブロック340がアクセスされる場合、隔離ゲート360aおよび360bはターンオンされ、隔離ゲート360cはターンオフされるべきである。まず、ワードラインWL0_0がハイレベルに活性化され、それに結び付いているメモリセルのアクセストランジスタがターンオンされてチャージシェアリングが行われる。チャージシェアリング後、ビットラインセンスアンプ350および351が活性化され、ビットラインBLと反転ビットライン/BLとの電位差が増幅されて保存されていたデータ（電荷）がアクティブリストアされる。その後、ワードラインWL0_0はローレベルに非活性化される。次に、ビットラインセンスアンプが非活性化され、等化器370aおよび370bが活性化されてビットラインBLおよび反転ビットライン/BLの電位が等化される。
【００６７】
すなわち、共有ビットラインセンスアンプを有する場合は、一つのブロックに対するリフレッシュ動作のために、ブロックに隣接する二つのビットラインセンスアンプ部が駆動される筈である。なお、図16において、ワードラインWL0_0からWL0_511はブロック340におけるワードラインであり、ワードラインWL1_0からWL1_511はブロック341におけるワードラインであり、ワードラインWL7_0からWL7_511はブロック347におけるワードラインである。
【００６８】
図16に示すような共有ビットラインセンスアンプを有する半導体メモリにおける複数ワードラインのリフレッシュ方法と、それによるビットラインセンスアンプの活性化タイミングを分散させるスキームを図17および図18に示す。図17(a)から(d)はそれぞれ第1から第4ブロックのリフレッシュサイクルを示し、斜線の引かれたブロックがリフレッシュされるブロックである。1リフレッシュサイクルごとに二つのブロックが活性化され、活性化されるべきの複数のビットラインセンスアンプが活性化されるタイミングが二つに分散されている。
【００６９】
図18は、図17(a)から(d)に示すビットラインセンスアンプのイネーブル信号と、その信号波形とを示す図である。図18においては、ビットラインセンスアンプのイネーブル信号の活性化タイミングだけが分散されていて、これらイネーブル信号の非活性化タイミングはほぼ一致している。しかし、これらイネーブル信号の非活性化タイミングも同じ方式で分散させることも可能である。それで、ビットラインセンスアンプのイネーブル信号の非活性化タイミングで発生するピーク電流の大きさを抑えることが可能になる。
【００７０】
図18においては、同時に活性化されるワードラインWLの活性化タイミングも分散されている。このようなワードラインWLの活性化タイミングの分散はソフトエラーレートを減少させる。図18においては、ワードラインWLの非活性化タイミングを同一に示したが、異なるワードラインWLの非活性化タイミングを分散させることも可能である。
【００７１】
図19は図17および図18にかかるリフレッシュ方法を行う半導体メモリの概略を示すブロック図である。
【００７２】
図19に示す半導体メモリは、メモリセルアレイ520、ローデコーダ/アレイ制御回路510、ローアドレス(RA)バッファ410、プレデコーダ420、カウンタ430、リフレッシュ制御回路440、カラムアドレスストローブ(CAS)バッファ450、ローアドレスストローブ(RAS)バッファ470、モード信号発生部(PCBR)60、ローアクティブ信号発生部(PR)480、タイミング制御信号発生部(PSE)490およびビットラインセンスアンプイネーブル信号発生部(PS)500を含んでいる。
【００７３】
CASバッファ450およびRASバッファ470は、半導体メモリの外部から入力されるローアドレスストローブ信号/RASおよびカラムアドレスストローブ信号/CASをバッファリングして出力する。モード信号発生部(PCBR)460は、CASバッファ450の出力およびRASバッファ470の出力に基づき、/CAS信号が先にローレベルに活性化された後、/RAS信号がローレベルに活性化される場合にハイレベルのモード信号PCBRを発生する。リフレッシュ制御回路440は、モード信号PCBRがハイレベルに活性化されると、所定期間の経過後ハイレベルに活性化されるリフレッシュモード信号PSRを発生する。リフレッシュモード信号PSRは、リフレッシュモードであるか否かを示す信号である。
【００７４】
また、リフレッシュ制御回路440は、カウンタ430に結合され、カウンタ430の動作を制御する。カウンタ430は、リフレッシュモードにおいて活性化され、アドレスを発生する。RAバッファ410は、リフレッシュモードの場合、カウンタ430の出力をバッファリングして、これをローアドレスRAとして出力する。また、RAバッファ410は、リフレッシュモードではない場合、半導体メモリの外部から入力されるアドレスAをバッファリングして、これをローアドレスRAとして出力する。ローアドレスRAは、プレデコーダ420によりプレデコーディングされローデコーダ/アレイ制御回路510に入力される。
【００７５】
ローアクティブ信号発生部(PR)480およびタイミング制御信号発生部(PSE)490は、ローアクティブにかかわる動作のタイミングを制御するために、ローアクティブ信号PRおよびタイミング制御信号PSEを発生する。ローアクティブ信号発生部(PR)480は、通常モードにおいてはRASバッファ470の出力に応じてローアクティブ信号PRを発生させ、リフレッシュモードにおいては/RAS信号に関係なく所定周期を有するローアクティブ信号PRを自ら発生する。
【００７６】
ビットラインセンスアンプイネーブル信号発生部(PS)500は、タイミング制御信号PSEに応じて、ビットラインセンスアンプのイネーブル信号PS0、PSD0、PS1およびPSD1を発生する。ビットラインセンスアンプイネーブル信号発生部(PS)500により発生されるイネーブル信号の波形は、リフレッシュモード信号PSRにより変わる。通常モードにおけるイネーブル信号PS0、PSD0、PS1およびPSD1の波形は図23Aに示される。また、リフレッシュモードにおけるイネーブル信号PS0、PSD0、PS1およびPSD1の波形は図23Bに示される。図23Aおよび図23Bに示されるように、通常モードにおいてはビットラインセンスアンプの活性化タイミングは分散されず、リフレッシュモードにおいてはビットラインセンスアンプの活性化タイミングが分散される。
【００７７】
ローアドレスデコーディングに付いて、さらに詳しく説明する。ローアドレスRAは、多数のワードラインWLの何れか一つを選択するために必要な情報を有する信号である。従って、ローアドレスRAの構成はメモリ階層構造と非常に密接な関係がある。例えば、メモリセルアレイ520が八つのブロックから構成されていて、各ブロックごとに512本のワードラインWLが含まれるならば、ローアドレスRAは、ブロックを指示するブロック情報の3ビットと、サブアドレス情報の9ビットとを合せた合計12ビットで構成される。通常モードにおけるローアドレスRAは、半導体メモリの外部から供給されなくてはならない。反面、リフレッシュモードにおけるローアドレスは、半導体メモリの内部で発生される。
【００７８】
さて、本発明にかかるリフレッシュ方法のように一度に二つ以上のワードラインWLに対するアクセスが行われる場合は、単にローアドレスRAの入力（発生）経路を変えるだけではその機能を充分に果たし難く、ブロック情報をデコーディングして多数のブロックを選択するためのブロック選択信号を発生するブロック選択信号発生部が、リフレッシュモード信号PSRに応じた方式で動作するように構成されていなければならない。つまり、ブロック選択信号発生部は、通常モードの場合は、ローアドレスRAのブロック情報をデコーディングしてブロック選択信号を発生させる。また、リフレッシュモードの場合、ブロック選択信号発生部は、予め決められたリフレッシュスキーム（図2、図6および図14を参照）に二つ以上の活性化されたブロック選択信号を発生させる必要がある。従って、ブロック選択信号は、正常動作モードにおいては一つのみが選択的に活性化されるが、リフレッシュモードにおいては二つ以上が選択的に活性化される。このようにして発生されるブロック選択信号は、ローデコーダにおいてワードラインWLの選択に使われるばかりでなく、ビットラインセンスアンプ、隔離ゲートなどの動作を制御するのにも使われる。一般に、ブロック選択信号発生部は、プレデコーダ420に含まれるが、ローアドレスRAのデコーディングスキームにより変わることもあり得る。
【００７９】
図20は共有ビットラインセンスアンプ部、および、それに隣接する回路の構成例を具体的に示す回路図である。ビットラインセンスアンプ600は、クロスカップルされた二つのPMOSトランジスタ601および602、並びに、クロスカップルされた二つのNMOSトランジスタ603および604を含む。そして、一つのビットラインセンスアンプ部は、ビットラインセンスアンプ600をビットラインBLの数の1/2だけ含む。なお、ビットラインセンスアンプ部610には、ドライバの働きをするPMOSトランジスタ611およびNMOSトランジスタ612が含まれる。
【００８０】
図20において、制御信号LAPGがローレベルに活性化されれば、PMOSトランジスタ611がターンオンされ、ノードLAの電位は電源電圧VCCになる。これにより、ビットラインセンスアンプ600に含まれるPMOSトランジスタ601および602によるビットラインBLおよび反転ビットライン/BL間の電圧の増幅（以下「ビットラインセンス増幅」と呼ぶ場合がある）が行われる。制御信号LANGがハイレベルに活性化されれば、NMOSトランジスタ612がターンオンされ、ノードLABの電位は接地電圧VSSになる。これにより、ビットラインセンスアンプ600に含まれるNMOSトランジスタ603および604によるビットラインセンス増幅が行われる。ビットラインセンスアンプ部610は、ブロック620aおよびブロック620bに共有されている。NMOSトランジスタ631、632および633は等化器であり、NMOSトランジスタ641から644は隔離ゲートである。
【００８１】
図21は本発明にかかるリフレッシュ方法を行うビットラインセンスアンプ部の制御回路を示すブロック図である。図21に示すビットラインセンスアンプ部は、図20に示した共有ビットラインセンスアンプと同一の構造を有する。すなわち、ビットラインセンスアンプ部661から667は、隣接する二つのブロックに共有され、ビットラインセンスアンプ部660および668はただ一つのブロックのためのものである。図21に示す構成は、図17に示したような複数本のワードラインWLのリフレッシュスキームを行うものである。
【００８２】
図21においては、複数のビットラインセンスアンプ部660から668に対応する複数のビットラインセンスアンプ駆動部650から658はそれぞれ、対応するブロック選択信号BLK_0からBLK_7と、イネーブル信号PS0、PSD0、PS1およびPSD1とを入力して、対応するビットラインセンスアンプの駆動信号LANG0からLANG8およびLAPG0からLAPG8を発生する。ビットラインセンスアンプ駆動部650から658の詳しい構成例は図24Aから図24Iにそれぞれ示される。
【００８３】
ブロック選択信号発生部630は、通常モードにおいては半導体メモリの外部から入力されるローアドレスRAのうちブロック情報をデコーディングして八つのブロックの選択信号を出力する。従って、通常モードにおいては、八つのブロック選択信号のうち何れか一つが選択的に活性化される。反面、リフレッシュモードにおいては、ブロック選択信号のうち二つが選択的に活性化される。すなわち、第1ブロックのリフレッシュサイクルにおいては、ブロック選択信号BLK_0およびBLK_4が活性化され、第2ブロックのリフレッシュサイクルにおいてはブロック選択信号BLK_1およびBLK_5が活性化され、第3ブロックのリフレッシュサイクルにおいてはブロック選択信号BLK_2およびBLK_6が活性化され、第4ブロックのリフレッシュサイクルにおいてはブロック選択信号BLK_3およびBLK_7が活性化され、このような動作はリフレッシュモード中に繰返し継続される。
【００８４】
ビットラインセンスアンプのイネーブル信号発生部(PS)500は、PS0およびPSD0信号発生部641、並びに、PS1およびPSD1信号発生部642から構成される。イネーブル信号PSOおよびPSD0はビットラインセンスアンプ駆動部650から654に入力され、イネーブル信号PS1およびPSD1はビットラインセンスアンプ駆動部654から658に入力される。PS0信号およびPS1信号は、ビットラインセンスアンプに含まれるNMOSトランジスタの活性化タイミングを制御するためのものであり、PSD0信号およびPSD1信号はビットラインセンスアンプに含まれるPMOSトランジスタの活性化タイミングを制御するためのものである。
【００８５】
なお、図21に示すブロック選択信号発生部630は、図19に示すプレデコーダ420に含まれ、ビットラインセンスアンプ駆動部650から658は、アレイ制御回路510に含まれる部分である。
【００８６】
図22は図19および図21に示したビットラインセンスアンプのイネーブル信号発生部(PS)500の具体的な回路構成例を示す図である。
【００８７】
図22において、タイミング制御信号PSEは、ローアクティブ信号PRの活性化によりトリガされて活性化される信号であり、ビットラインBLのセンシングタイミングを制御する信号である。インバータ710、711、712および713は、タイミング制御信号PSEを遅延およびバッファリングして、ビットラインセンスアンプのイネーブル信号PS0を出力する。遅延部714は、インバータおよびNANDゲートから構成され、イネーブル信号PS0を遅延してイネーブル信号PSD0を出力する。
【００８８】
NORゲート715は、インバータ710の出力およびリフレッシュモード信号PSRを入力する。従って、NORゲート715の出力は、リフレッシュモードの場合はローレベルにマスクされ、通常モードの場合はタイミング制御信号PSEの位相変化に追従することになる。
【００８９】
分散遅延部700は、NANDゲート、複数のインバータ、MOSキャパシタおよびレジスタから構成され、RC（レジスタンス-キャパシタンス）の時定数による遅延機能を実現する。分散遅延部700の出力は、リフレッシュモード信号PSRがハイレベルの場合は、タイミング制御信号PSEに所定時間の遅延を与えた信号であり、PSR信号がローレベルの場合は、常にローレベルにマスクされる。
【００９０】
NORゲート716は、NORゲート715の出力および分散遅延部700の出力を入力する。従って、NORゲート716の出力は、リフレッシュモードの場合は分散遅延部700の出力を反転した信号であり、通常モードの場合はノアゲート715の出力を反転した信号である。インバータ717は、NORゲート716の出力を反転してイネーブル信号PS1を出力する。遅延部718は、イネーブル信号PS1を遅延してイネーブル信号PSD1を出力する。インバータ710、711、712および713による遅延時間をt1とし、分散遅延部700、並びに、ノアゲート716および717による遅延時間をt2とする場合、分散遅延時間tDはt2-t1になる。
【００９１】
図24Aは、図21に示したビットラインセンスアンプ駆動部650の具体的な回路例を示す図である。ビットラインセンスアンプ駆動信号LANG0は、ブロック選択信号BLK_0がハイレベルに活性化され、イネーブル信号PS0がハイレベルに活性化されるとハイレベルに活性化される。ビットラインセンスアンプ駆動信号LAPG0は、ブロック選択信号BLK_0がハイレベルで、イネーブル信号PSD0がハイレベルの場合にローレベルに活性化される。すなわち、ブロック0が選択された場合に、イネーブル信号PS0およびPSD0に応じて、ビットラインセンスアンプ駆動信号LANG0およびLAPG0がそれぞれ活性化される。
【００９２】
図24Bは、図21に示したビットラインセンスアンプ駆動部651の具体的な回路例を示す図である。ビットラインセンスアンプ駆動信号LANG1およびLAPG1は、ブロック選択信号BLK_0がハイレベルに活性化された場合や、ブロック選択信号BLK_1がハイレベルに活性化された場合に、イネーブル信号PS0およびPSD0に応じてそれぞれ活性化される。
【００９３】
図24Cおよび図24Dはそれぞれ、図21に示したビットラインセンスアンプ駆動部652および653の具体的な回路例を示す図であり、図24Bと同様な構成を有している。ビットラインセンスアンプ駆動部652および653はそれぞれ、対応するブロック選択信号の何れか一つがハイレベルに活性化された場合に、イネーブル信号PS0およびPSD0に応じて、それぞれ活性化されるビットラインセンスアンプ駆動信号を発生する。
【００９４】
図24Eは、図21に示したビットラインセンスアンプ駆動部654の具体的な回路例を示す図であり、イネーブル信号PS0およびPSD0のみならず、イネーブル信号PS1およびPSD1が全て入力される。ビットラインセンスアンプ駆動信号LANG4およびLAPG4は、ブロック選択信号BLK_3がハイレベルに活性化された場合はイネーブル信号PS0およびPSD0に応じてそれぞれ活性化され、ブロック選択信号BLK_4がハイレベルに活性化された場合はイネーブル信号PS1およびPSD1に応じてそれぞれ活性化される。なお、ビットラインセンスアンプ駆動信号LANG4はハイレベルアクティブであり、ビットラインセンスアンプ駆動信号LAPG4はローレベルアクティブである。
【００９５】
図24Fから図24Hはそれぞれ、図21に示したビットラインセンスアンプ駆動部655から657の具体的な回路例を示す図であり、図24Bと同様な構成を有する。ビットラインセンスアンプ駆動部655から657はそれぞれ、対応するブロック選択信号の何れか一つがハイレベルに活性化された場合に、イネーブル信号PS1およびPSD1に応じて、それぞれ活性化されるビットラインセンスアンプ駆動信号を発生する。
【００９６】
図24Iは、図21に示したビットラインセンスアンプ駆動部658の具体的な回路例を示す図であり、図24Aと同様な構成である。ビットラインセンスアンプ駆動部658は、ブロック選択信号BLK_7がハイレベルに活性化された場合に、イネーブル信号PS1およびPSD1に応じて、それぞれ活性化されるビットラインセンスアンプ駆動信号LANG8およびLAPG8を発生する。
【００９７】
図25は、図19から図24Iに示した構成を有する半導体メモリにおいて、リフレッシュ動作を行う場合の信号波形例を示す図である。
【００９８】
図25に示すように、カラムアドレスストローブ信号/CASがローレベルに活性化され、続いて、ローアドレスストローブ信号/RASがローレベルに活性化された後、所定の期間、例えば100μsが経過すると、リフレッシュモード信号PSRがハイレベルに活性化され、リフレッシュモードがセットされる。
【００９９】
リフレッシュモードがセットされると、所定の周期をもつローアクティブ信号PRが発生される。ローアクティブ信号PRの活性化に応じて、ローアドレス(RA)バッファ410はローアドレスRAiを出力する。RAバッファ410から出力されるローアドレスRAiは、カウンタ430の出力がバッファリングされたものである。ローアドレスRAiは、プレデコーダ420でデコーディングされる。信号DRAijは、プレデコーダ420の出力を示す。プレデコーダ420の出力信号DRAijは、ローアドレスRAがブロック情報およびサブアドレスから構成される場合、ブロック選択信号およびデコーディングされたサブアドレスから構成される。ブロック選択信号およびデコーディングされたサブアドレスに応じて選択されるワードラインWLiがハイレベルに活性化される。
【０１００】
一方、タイミング制御信号PSEは、ローアクティブ信号PRがハイレベルに活性化された後、所定の期間が経過してからハイレベルに活性化される。タイミング制御信号PSEに応じて、活性化タイミングの異なる多数のビットラインセンスアンプのイネーブル信号PS0、PSD0、PS1およびPSD1が発生される。ビットラインBL0_iおよび反転ビットライン/BL0_iのビットラインセンスアンプは、イネーブル信号PS0およびPSD0により制御される。また、ビットラインBL4_iおよび反転ビットライン/BL4_iのビットラインセンスアンプは、イネーブル信号PS1およびPSD1により制御される。従って、ビットラインセンスアンプが活性化されるタイミングで発生するIssおよびIccのピーク電流が二つに分散され、そのピーク値を低く抑えることができる。
【０１０１】
図25においては、選択されたワードラインWLの活性化タイミングと非活性タイミングとを分散させるスキーム、および、ビットラインセンスアンプの非活性タイミングを分散させるスキームが示されていないが、これはビットラインセンスアンプの活性化タイミングの分散スキームと同一の方法であり、当業者であれば容易に実施できる。
【０１０２】
また、上述した各信号のハイレベルアクティブあるいはローレベルアクティブと反対の信号で半導体メモリを設計することが可能なことは、半導体メモリの設計分野において通常の知識を有する者にとっては明らかである。ビットラインセンスアンプの活性化タイミングを分散させるスキームについても、ブロック別に分散させる方法以外に、一つのブロックに属する多数のビットラインセンスアンプを幾つかのグループに分けて異なるタイミングで活性化させる方法も可能である。なお、複数のブロックの選択順も、順次に限らず、スクランブルでもよい。
【０１０３】
以上説明したように、本発明は、上記の実施形態に限定されるものではなく、様々な変形が、本発明の思想内で、かつ、当分野において通常の知識を有する者にとって、可能であることは明らかである。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば、ビットラインセンスアンプが活性化される際に発生するピーク電流の大きさが減少することを特徴とする半導体メモリのリフレッシュ回路およびその方法を提供することにより、半導体メモリにおけるリフレッシュ動作において、複数本のワードラインを同時にアクセスする場合に発生するピーク電流の大きさを減少することができる。このピーク電流は、バッテリによって電力が供給されるシステムにおいて、バッテリを劣化させる主な原因になるため、ピーク電流の大きさを抑えることによりバッテリ駆動型のシステムの安定な動作が保障される。
【０１０５】
また、本発明によれば、複数本のワードラインを同時にアクセスすることで、リフレッシュモードにおける平均消費電力も抑えることができ、また、リフレッシュサイクルを行える期間が延びるため、リフレッシュ動作をさらに安定化させることができる。
【図面の簡単な説明】
【図１】  DRAMのメモリセルのリフレッシュ動作を説明するための図、
【図２】リフレッシュサイクル数を減少させるリフレッシュ方法を説明するための図、
【図３】図2(a)におけるブロック0およびブロック4に対するリフレッシュ動作をより詳細に説明するためのタイミングチャート、
【図４】複数ワードラインのリフレッシュ方法における1リフレッシュサイクルの各信号波形を示す図、
【図５】本発明にかかる一実施形態の半導体メモリのリフレッシュ方法における信号波形例を示す図、
【図６】四つのブロックに対するリフレッシュ動作が略同時に行われる例を示す図、
【図７】本発明にかかるリフレッシュ方法におけるビットラインセンスアンプのイネーブル信号を示す図、
【図８】図6に示すリフレッシュ動作が行われる場合のビットラインセンスアンプ部の制御を説明するための図、
【図９】図6に示した四本のワードラインWLに対するリフレッシュが同時に行われるリフレッシュ方法における信号波形を示す図、
【図１０】ブロックの構造およびそれに相応するビットラインセンスアンプ部の概略構成を示すブロック図、
【図１１】同一のブロックに対する多数のビットラインセンスアンプ部を二つ以上に分割して、その活性化タイミングを分散させる方法を説明するための図、
【図１２】同一のブロックに対する多数のビットラインセンスアンプ部を二つ以上に分割して、その活性化タイミングを分散させる方法を説明するための図、
【図１３】同一のブロックに対する多数のビットラインセンスアンプ部を二つ以上に分割して、その活性化タイミングを分散させる方法を説明するための図、
【図１４】それぞれ異なるブロックに属する三本のワードラインWLに対するリフレッシュが略同時に行われることを示す図、
【図１５Ａ】三本のワードラインWLに結び付いているメモリセルに対して一度にリフレッシュを行う場合の、ビットラインセンスアンプの活性化タイミングを分散させるための構成例を示す図、
【図１５Ｂ】三本のワードラインWLに結び付いているメモリセルに対して一度にリフレッシュを行う場合の、ビットラインセンスアンプのイネーブル信号を示す図、
【図１６】共有ビットラインセンスアンプを有する半導体メモリの構成を簡略に示す図、
【図１７】共有ビットラインセンスアンプを有する半導体メモリにおける複数ワードラインリフレッシュ方法と、それによるビットラインセンスアンプの活性化タイミングを分散させるスキームを説明するための図、
【図１８】共有ビットラインセンスアンプを有する半導体メモリにおける複数ワードラインリフレッシュ方法と、それによるビットラインセンスアンプの活性化タイミングを分散させるスキームを説明するための図、
【図１９】図17および図18にかかるリフレッシュ方法を行う半導体メモリの概略を示すブロック図、
【図２０】共有ビットラインセンスアンプ部、および、それに隣接する回路の構成例を具体的に示す回路図、
【図２１】本発明にかかるリフレッシュ方法を行うビットラインセンスアンプ部の制御回路を示すブロック図、
【図２２】図19および図21に示したビットラインセンスアンプのイネーブル信号発生部(PS)の具体的な回路構成例を示す図、
【図２３Ａ】通常モードにおけるビットラインセンスアンプのイネーブル信号PS0、PSD0、PS1およびPSD1の波形を示す図、
【図２３Ｂ】リフレッシュモードにおけるビットラインセンスアンプのイネーブル信号PS0、PSD0、PS1およびPSD1の波形を示す図、
【図２４Ａ】図21に示したビットラインセンスアンプ駆動部650の詳しい構成例を示す図、
【図２４Ｂ】図21に示したビットラインセンスアンプ駆動部651の詳しい構成例を示す図、
【図２４Ｃ】図21に示したビットラインセンスアンプ駆動部562の詳しい構成例を示す図、
【図２４Ｄ】図21に示したビットラインセンスアンプ駆動部653の詳しい構成例を示す図、
【図２４Ｅ】図21に示したビットラインセンスアンプ駆動部654の詳しい構成例を示す図、
【図２４Ｆ】図21に示したビットラインセンスアンプ駆動部655の詳しい構成例を示す図、
【図２４Ｇ】図21に示したビットラインセンスアンプ駆動部656の詳しい構成例を示す図、
【図２４Ｈ】図21に示したビットラインセンスアンプ駆動部657の詳しい構成例を示す図、
【図２４Ｉ】図21に示したビットラインセンスアンプ駆動部658の詳しい構成例を示す図、
【図２５】図19から図24Iに示した構成を有する半導体メモリにおいて、リフレッシュ動作を行う場合の信号波形例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２４Ｅ】
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【図２４Ｆ】
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【図２４Ｇ】
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【図２４Ｈ】
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【図２４Ｉ】
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【図２５】
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