(57)【特許請求の範囲】
【請求項１】
昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、
前記昇圧電源ラインに接続されている外部電源接続端子と、昇圧電源用の第１の昇圧電源と、内部電源電圧生成用の第２の昇圧電源と、内部電源電圧生成回路とを有し、
テスト時、前記第１の昇圧電源をスタンバイ状態、前記第２の昇圧電源をアクティブ状態とし、前記昇圧電源ラインに、前記外部電源接続端子に接続された電圧が変動する外部電源から、電源を供給し、
前記内部電源電圧生成回路は、前記第２の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする半導体集積回路。
【請求項２】
通常動作時、第１の昇圧電源をアクティブ状態、第２の昇圧電源をスタンバイ状態とし、前記昇圧電源ラインに前記第１の昇圧電源から電源を供給し、前記内部電源電圧生成回路は、前記第１の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記外部電源接続端子と前記内部電源電圧生成回路間と、前記第２の昇圧電源と前記内部電源電圧生成回路間との間に、第１及び第２のスイッチを有し、
テスト時、前記第１のスイッチを開き、且つ、前記第２のスイッチを閉じ、
通常動作時、前記第１のスイッチを閉じ、且つ、前記第２のスイッチを開くことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１及び第２のスイッチ及び前記第１の昇圧電源をスタンバイとする制御を、外部から供給されたテスト信号に基づいて行うことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第１のスイッチは、ＭＯＳトランジスタの２段構成とし、該ＭＯＳトランジスタの各ゲートには、レベルシフトした制御信号が印加されることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、
前記昇圧電源ラインに常時接続されている外部電源接続端子と、昇圧電源と、前記外部電源接続端子が常時接続されている前記昇圧電圧源ラインと前記昇圧電源との間に設けられたスイッチと、内部電源電圧生成回路と、を有し、
テスト時、前記スイッチを切断して、外部電源を前記外部電源接続端子に接続し、更に、前記内部電源電圧生成回路は、前記昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする半導体集積回路。
【請求項７】
昇圧電源と、該昇圧電源が供給される昇圧電源ラインと、前記昇圧電源ラインに常時接続されている外部電源接続端子、とを有する半導体集積回路における前記昇圧電源ラインに印加する電圧を変動させて行うテスト方法において、
テスト時には、前記昇圧電源をスタンバイ状態とし、前記昇圧電源ラインに接続されている外部電源接続端子を介して外部電源電圧を供給し、これによって、前記昇圧電源ラインに外部電源を供給し、更に、前記昇圧電源とは別の、前記半導体集積回路に設けられた昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とするテスト方法。
【請求項８】
通常動作時には、前記昇圧電源ラインに前記昇圧電源を供給し、前記昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とする請求項７記載のテスト方法。
【請求項９】
テスト時の電源回路と、通常動作時の電源回路との切り替えを、外部から供給されたテスト信号に基づいて行うことを特徴とする請求項７又は８記載のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路及び半導体集積回路のテスト方法に係り、特に、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路及び半導体集積回路のテスト方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、ノート型のＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、携帯電話機等の携帯機器への用途が拡大してきている。このような携帯機器は、電源として電池を使用しており、電池寿命を延ばすために、低消費電力で動作することが要求される。
【０００３】
そこで、ＤＲＡＭにおける電力消費を低減するために、外部電源電圧を降圧して、この降圧した電圧を動作電源電圧として用いることが従来より行われている。
【０００４】
図１を用いて、従来の半導体集積回路（ＤＲＡＭ５）を説明する。図１の半導体集積回路は、メモリコア１、インタフェース回路２、論理回路３及び電源４から構成されている。インタフェース回路２には、図示されていないＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）から、アドレス・コントロール線（Ａｄｄ・Ｃｏｎｔｌ）及びデータ線（ＤＱ）から、アドレス信号、コントロール信号及びデータ信号を受けて、論理回路３に送信し、また、論理回路３から受けた信号を、データ線（ＤＱ）を介して、ＣＰＵにデータを送出する。論理回路３は、ＣＰＵから受信したアドレス信号及びコントロール信号等に基づいて、内部の各回路の動作タイミングを決定する制御信号を生成し、メモリコア１の書き込み及び読み出しを行って、書き込みデータ及び読み出しデータを生成する。電源４は、外部電源（高位電圧Ｖｄｄ／アース電圧Ｖｓｓ）からの電源を受けて、メモリコア１、インタフェース回路２及び論理回路３に所定の電位を供給する。
【０００５】
図２を用いて、電源回路４が供給する電源を説明する。電源回路４は、降圧電源１２、昇圧電源１３、プリチャージ電源１４及び負電源１５を、メモリコア１、インタフェース回路２及び論理回路を有する内部回路６に供給する。
【０００６】
これら降圧電源１２、昇圧電源１３、プリチャージ電源１４及負電圧源１５は、参照電圧発生器１１が出力する参照電圧を参照して、所定の電圧を生成して、出力する。
【０００７】
降圧電源１２が生成する電圧は、内部電源電圧であり、例えば、メモリコア１のビット線、インタフェース回路２、論理回路３に供給される。昇圧電源１３が生成する電圧は、昇圧された電圧であり、例えば、メモリコア１のワード線に供給される。プリチャージ電源１４は、例えば、メモリコア１に対して、プリチャージ電圧を供給する。負電圧源１５は、例えば、メモリコア１の電荷を蓄積するメモリセルを構成するトランジスタのバックバイアスに供給される。
【０００８】
図３に、外部電源を投入したときであって、外部電源電圧Ｖｃｃがゼロ電圧から、その電圧が上昇していく状況における、降圧電源１２、昇圧電源１３、プリチャージ電源１４及び負電源１５から出力される電圧の関係を示す。負電源１５から出力される電圧は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｂｂ（負電圧）２１となる。また、プリチャージ電源１４から出力される電圧は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｐｒ（プリチャージ電圧）２２となる。同様に、降圧電源１２及び昇圧電源１３から出力される電圧は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｉｉ（内部電源電圧）２３及びＶｐｐ（昇圧された電圧）２４となる。
【０００９】
図４に、参照電圧発生器１１における参照電圧の発生回路の例を説明する。図４の回路は、ｐＭＯＳ３１、ｐＭＯＳ３２、ｎＭＯＳ３３、ｎＭＯＳ３４、バッファ増幅器３５及び抵抗素子３６から構成されている。
【００１０】
ｐＭＯＳ３１とｐＭＯＳ３２は、カレントミラー回路を構成している。ここで、電源電圧Ｖｃｃが上昇したとすると、ｐＭＯＳ３１の電流が増大し、ｎＭＯＳ３４が深い導通状態となり、抵抗素子３６における電圧降下が大きくなり、Ｂ点の電位が上昇する。その結果、ｎＭＯＳ３３が深い導通状態となり、Ａ点の電位が低下する。同様に、電源電圧Ｖｃｃが低下したとすると、Ａ点の電位は上昇する。このようにして、Ａ点は、電源電圧Ｖｃｃの変動に対して、安定した電位に設定される。
【００１１】
なお、Ａ点の電位は、温度変動、外部電源電圧の変動に対してそれらの補償を行うが、回路を構成するトランジスタのバラツキの影響が残る。そこで、Ａ点にバッファ増幅器３５を接続し、トランジスタのバラツキを除去して、参照電圧発生器１１の出力（Ｖｒｅｆ）としている。
【００１２】
図５を用いて、ｐＭＯＳレギュレータ発生電源の例を説明する。図５（Ａ）のｐＭＯＳレギュレータ発生電源は、ｐＭＯＳ４１、ｐＭＯＳ４２、ｐＭＯＳ４３、ｎＭＯＳ４４、ｎＭＯＳ４５及びｎＭＯＳ４６から構成されている。なお、ｐＭＯＳ４１とｐＭＯＳ４２は、カレントミラー回路を構成し、ｎＭＯＳ４４、ｎＭＯＳ４５及びｎＭＯＳ４６は、差動増幅器４８を構成し、ｐＭＯＳ４３は、ドライバ４７として機能する。図５（Ａ）のｐＭＯＳレギュレータ発生電源は、高電位電圧として外部電源電圧Ｖｃｃが印加され、最低電位電圧として接地電圧Ｖｓｓが供給されている。なお、図５（Ａ）は、図５（Ｂ）として、簡略に図示できる。
【００１３】
次に、ｐＭＯＳレギュレータ発生電源の動作を説明する。ドライバ４７の出力電圧Ｖｉｉと参照電圧Ｖｒｅｆとを差動増幅器４８で比較して、その出力（Ｖｒｅｆ−ｖｉｉ）がゼロと成るように制御する。その結果、最終的には、ドライバ４７の出力電圧Ｖｉｉは、参照電圧Ｖｒｅｆと同一の電圧を得ることができる。
【００１４】
なお、図５のｐＭＯＳレギュレータ発生電源は、
▲１▼ドライバ４７の出力電圧Ｖｉｉに対して、帰還をかけるため、負荷電流に依存しない出力電圧Ｖｉｉを得ることができる。
▲２▼ドライバ４７のソース電極に外部電源電圧が印加されているため、外部電源電圧Ｖｃｃのノイズに対して、感度が高くなりやすい。
▲３▼負荷電流変動に対する出力電圧Ｖｉｉの安定性を高めるためには、差動増幅器４８の応答性を良くする必要がある。このためには、差動増幅器４８における消耗電流をｍＡオーダとする必要があり、消費電流が大きくなる。
【００１５】
ｐＭＯＳレギュレータ発生電源は、発生電圧のフラット性高く、省面積化し易いという長所を持つ反面、ノイズ影響度が大きく、消費電力が大きいという短所を有している。なお、フラット性が高いとは、負荷の変動に対する出力の変動及び／又は外部電源電圧を内部電源電圧に近づけた場合の影響が少ないことをいう。
【００１６】
図６を用いて、ｎＭＯＳレギュレータ発生電源の例を説明する。図６（Ａ）のｎＭＯＳレギュレータ発生電源は、ｐＭＯＳ５１、ｐＭＯＳ５２、ｎＭＯＳ５４、ｎＭＯＳ５５ｎ、ＭＯＳ５６、ｐＭＯＳ５３からなる第１のドライバ５７、ｎＭＯＳ５９からなる第２のドライバ６１、ダイオード接続されたｎＭＯＳ６０からなるＶｔｈキャンセラ６２及び抵抗素子６３から構成されている。なお、ｐＭＯＳ５１とｐＭＯＳ５２は、カレントミラー回路を構成し、ｎＭＯＳ５４、ｎＭＯＳ５５及びｎＭＯＳ５６は、差動増幅器５８を構成している。図６（Ａ）のｐＭＯＳレギュレータ発生電源は、最高電位電圧として昇圧電源１３からの昇圧電圧Ｖｐｐ及び外部電源電圧Ｖｃｃが印加され、最低電位電圧として接地電圧Ｖｓｓが供給されている。なお、図６（Ａ）は、図６（Ｂ）として、簡略に図示できる。
【００１７】
図６（Ａ）のｎＭＯＳレギュレータ発生電源において、差動増幅器５８には、参照電位Ｖｒｅｆと帰還電圧Ｖｉｎが印加されている。Ｖｔｈキャンセラ６２が存在するので、第２のドライバ６１のｎＭＯＳ５９のゲートには、（Ｖｉｎ+Ｖｔｈ）の電圧が印加されている（これは、ｎＭＯＳ５５のゲート電位に対して、Ｖｔｈキャンセラ６２によって、その出力がＶｔｈだけ電位が低下していることを意味している。）。従って、ｎＭＯＳ５９のソースからは、ｎＭＯＳ５９のゲート電位に対してＶｔｈ低い電位が出力されるので、Ｖｉｎの電圧を得ることができる。
【００１８】
動作を説明すると、第１のドライバ５７の出力電圧（Ｖｉｎ+Ｖｔｈ）は、Ｖｔｈキャンセラ６２で、Ｖｉｎとなり、差動増幅器５８に印加される。差動増幅器５８、第１のドライバ５７及びＶｔｈキャンセラ６２は、参照電圧ＶｒｅｆとＶｔｈキャンセラ６２の出力Ｖｉｎが同じ電位となるように制御する。その結果、最終的には、ドライバ５７の出力電圧（Ｖｉｎ+Ｖｔｈ）は、（Ｖｒｅｆ+Ｖｔｈ）となり、ｎＭＯＳ５９のソースからは、ｎＭＯＳ５９のゲート電位に対してＶｔｈ低い電位である参照電圧Ｖｒｅｆと同電位の電圧を得ることができる。
【００１９】
なお、Ｖｔｈキャンセラ６２が無いと、第２のドライバ６１からは、（Ｖｒｅｆ-Ｖｔｈ）が出力され、出力電圧がＶｔｈに関係することから、出力電圧Ｖｉｉは、温度に依存した出力となる。
【００２０】
なお、図６のｎＭＯＳレギュレータ発生電源は、
▲１▼ドライバ６１の出力電圧Ｖｉｉに対して、帰還をかけていないため、負荷電流に依存した電圧となり、負荷電流に対して変動する。また、動作状態によっては、ドライバ６１の電源電圧Ｖｃｃが変動し、出力電圧Ｖｉｉに近づいた場合、ｎＭＯＳ５９のドレイン・ソース間電圧（Ｖｄｓ）が小さくなり、フラット性が低下するという問題がある。
▲２▼ドライバ６１はｎＭＯＳで構成され、外部電源電圧Ｖｃｃのノイズに対する安定性は高い。
▲３▼ドライバ５７の出力変動はなく、差動増幅器４８の応答性は要求されない。そのため、差動増幅器４８はμＡオーダで十分であり、消費電流は小さい。
【００２１】
ｎＭＯＳレギュレータ発生電源は、耐ノイズ性が高いという長所を持つ反面、出力電圧のフラット性が低いという短所を有している。
【００２２】
上述の通り、ｐＭＯＳレギュレータ発生電源とｎＭＯＳレギュレータ発生電源は、それぞれ、長所と短所を有しているが、低消費電力という観点では、ｎＭＯＳレギュレータ発生電源が適しており、一般的に良く使用されている。
【００２３】
ｎＭＯＳレギュレータ発生電源では、図６に示すように、ｎＭＯＳ６１からなる第２のドライバのＶｔｈのロスの影響を考慮して、ｎＭＯＳ６１のゲート電圧（ＶＧ）発生する回路には、昇圧電圧（Ｖｐｐ）を使用している。
【００２４】
ところで、半導体集積回路の試験項目として、このＶｐｐを外部より印加し、任意の電圧値に変化させることによって、回路動作マージンを確認することが行なわれている。このとき、Ｖｐｐを任意に与えると、第２のドライバのｎＭＯＳ６１のゲート電圧の保証が困難になる場合が想定されるため、図７に示すように、メモリコア用Ｖｐｐ発生回路７３と、Ｖｉｉを発生する降圧電源（例えば、図６のｎＭＯＳレギュレータ発生電源）用のＶｐｐ発生回路７１とを、設けて試験することが行なわれていた。
【００２５】
【発明が解決しようとする課題】
ところで、メモリコア用Ｖｐｐ発生回路７３と、降圧電源用のＶｐｐ発生回路７１とは、例えば、図８（Ａ）に示すように、Ｖｐｐ検出回路８１、Ｖｐｐ発生用発振回路８２及び昇圧回路８３から構成されている。Ｖｐｐ検出回路８１は、昇圧回路８３の出力電圧を検出して、Ｖｐｐ発生用発振回路８２の発振動作を制御し、昇圧回路８３は、Ｖｐｐ発生用発振回路８２の出力により動作する。
【００２６】
図８により、Ｖｐｐ検出回路の例を説明する。図８のＶｐｐ検出回路は、抵抗素子９１（抵抗値：Ｒ９１）、抵抗素子９２（抵抗値：Ｒ９２）、ｐＭＯＳ９３、ｎＭＯＳ９４、ｎＭＯＳ９５、ｐＭＯＳ９６、ｎＭＯＳ９７、インバータ９８及びインバータ９９から構成されている。
【００２７】
ｐＭＯＳ９３及びｐＭＯＳ９６は、カレントミラー回路を構成し、ｎＭＯＳ９４、ｎＭＯＳ９５及びｎＭＯＳ９７は、差動増幅器を構成している。
【００２８】
ｎＭＯＳ９４のゲートには、Ｖｐｐの電圧が抵抗素子９１及び抵抗素子９２により分割されて、次の電圧Ｖｐｐ’
Ｖｐｐ’＝Ｖｐｐ×Ｒ９２／（Ｒ９１＋Ｒ９２）    ・・・・(１)
が、印加される。
【００２９】
また、ｎＭＯＳ９５とｎＭＯＳ９７には、基準電圧であるＶｒｅｆが印加されている。
【００３０】
いま、Ｖｐｐ’＞＝Ｖｒｅｆ        ・・・・（２）
となると、ハイレベルの信号「Ｈ」が、ｎＭＯＳ９７のドレイン電極から出力される。この「Ｈ」信号は、インバータ９８及びインバータ９９で、それぞれ、反転されて、ハイレベルの「Ｈ」信号が、Ｖｄｅｔ信号として出力される。
【００３１】
一方、Ｖｐｐ’＜Ｖｒｅｆ        ・・・・（３）
となると、ローレベルの信号「Ｌ」が、ｎＭＯＳ９７のソース電極から出力される。この「Ｌ」信号は、インバータ９８及びインバータ９９で、それぞれ、反転されて、ローレベルの「Ｌ」信号が、Ｖｄｅｔ信号として出力される。
【００３２】
図７の場合では、このような検出回路を、メモリコア用Ｖｐｐ発生回路７３と降圧電源用のＶｐｐ発生回路７１との両者で有することとなり、低消費電力という観点から、問題となる。
【００３３】
また、このような消費電力の問題を避けるために、従来のものでは、試験時に、Ｖｉｉ（内部電源電圧）２３と昇圧電源ライン(Ｖｐｐの電源ライン)とをショートさせて、昇圧電源ラインに電圧が変動する外部電源電圧を供給して、試験していた。
【００３４】
しかしながら、Ｖｉｉ＝１．５Ｖ、Ｖｃｃの最大値＝３．３Ｖのような場合、内部回路に２倍以上の電圧が印加され、信号の充放電電流が増加し、電源ノイズが大きくなるという問題と、回路動作タイミングマージンが詰まってしまうという問題が発生する。
【００３５】
さらに、試験時において、回路に問題が生じた場合、ゲート・ソース間電圧（Ｖｇｓ）が大きくなったために起きたのか、Ｖｉｉが高くなったために起きたのか見分けられないという問題がある。
【００３６】
本発明は、上記問題に鑑みなされたものであり、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路及び半導体集積回路のテスト方法を提供することを目的とするものである。
【００３７】
【課題を解決するための手段】
上記課題を解決するために、本件発明は、以下の特徴を有する課題を解決するための手段を採用している。
【００３８】
請求項１に記載された発明は、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、前記昇圧電源ラインに接続されている外部電源接続端子と、第１の昇圧電源と、第２の昇圧電源と、内部電源電圧生成回路とを有し、テスト時、外部電源を前記外部電源接続端子に接続し、前記内部電源電圧生成回路は、前記第２の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする。
【００３９】
請求項１に記載された発明によれば、テスト時、外部電源を外部電源接続端子に接続し、内部電源電圧生成回路は、内部で生成した昇圧電源から電源の供給を受けて内部電源電圧を生成することにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【００４０】
請求項２に記載された発明は、請求項１記載の半導体集積回路において、通常動作時、前記昇圧電源ラインに前記第１の昇圧電源から電源を供給し、前記内部電源電圧生成回路は、前記第１の昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする。
【００４１】
請求項２に記載された発明によれば、通常動作時、昇圧電源ラインに第１の昇圧電源から電源を供給し、内部電源電圧生成回路は、同じ第１の昇圧電源から電源の供給を受けて内部電源電圧を生成することにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【００４２】
請求項３に記載された発明は、テスト時、前記第１の昇圧電源をスタンバイ状態とすることを特徴とする請求項１又は２記載の半導体集積回路。
【００４３】
請求項３に記載された発明によれば、テスト時、第１の昇圧電源をスタンバイ状態とすることにより、確実なテストを行うことができる。
【００４４】
請求項４に記載された発明は、請求項１ないし３いずれか一項記載の半導体集積回路において、前記外部電源接続端子と前記内部電源電圧生成回路間と、前記第２の昇圧電源と前記内部電源電圧生成回路間との間に、第１及び第２のスイッチを有し、テスト時、前記第１のスイッチを開き、且つ、前記第２のスイッチを閉じ、通常動作時、前記第１のスイッチを閉じ、且つ、前記第２のスイッチを開くことを特徴とする。
【００４５】
請求項４に記載された発明によれば、外部電源接続端子と内部電源電圧生成回路間と、第２の昇圧電源と内部電源電圧生成回路間との間に、第１及び第２のスイッチを有し、テスト時、前記第１のスイッチを開き、且つ、第２のスイッチを閉じ、通常動作時、前記第１のスイッチを閉じ、且つ、第２のスイッチを開くことにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【００４６】
請求項５に記載された発明は、請求項３又は４記載の半導体集積回路において、前記第１及び第２のスイッチ及び前記第１の昇圧電源をスタンバイとする制御を、外部から供給されたテスト信号に基づいて行うことを特徴とする。
【００４７】
請求項５に記載された発明によれば、第１及び第２のスイッチ及び第１の昇圧電源をスタンバイとする制御を、外部から供給されたテスト信号に基づいて行うことにより、電源状態の切り替えを、外部から、簡単且つ確実に行うことができる。
【００４８】
請求項６に記載された発明は、請求項４又は５記載の半導体集積回路において、前記第１のスイッチは、ＭＯＳトランジスタの２段構成とし、該ＭＯＳトランジスタの各ゲートには、レベルシフトした制御信号が印加されることを特徴とする。
【００４９】
請求項６に記載された発明によれば、第１のスイッチは、ＭＯＳトランジスタの２段構成とし、該ＭＯＳトランジスタの各ゲートには、レベルシフトした制御信号が印加されることにより、スイッチ回路を構成するＭＯＳトランジスタが、オフ時に、順方向になることが無くなり、任意の信号を外部から与えることが可能となる。
【００５０】
請求項７に記載された発明は、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路において、前記昇圧電源ラインに接続されている外部電源接続端子と、昇圧電源と、内部電源電圧生成回路とを有し、テスト時、前記昇圧電源と前記昇圧電源ライン間の接続を切断して、外部電源を前記外部電源接続端子に接続し、更に、前記内部電源電圧生成回路は、前記昇圧電源から電源の供給を受けて内部電源電圧を生成することを特徴とする。
【００５１】
請求項７に記載された発明によれば、前記昇圧電源ラインに接続されている外部電源接続端子と、昇圧電源と、内部電源電圧生成回路とを有し、テスト時、外部電源を前記外部電源接続端子に接続し、前記内部電源電圧生成回路は、前記昇圧電源から電源の供給を受けて内部電源電圧を生成することにより、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【００５２】
請求項８に記載された発明は、昇圧電源と、該昇圧電源が供給される昇圧電源ラインとを有する半導体集積回路における前記昇圧電源ラインに印加する電圧を変動させて行うテスト方法において、テスト時には、前記昇圧電源ラインに接続されている外部電源接続端子を介して外部電源電圧を供給し、前記昇圧電源とは別の半導体集積回路に設けられた昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とする。
【００５３】
請求項９に記載された発明は、請求項８記載のテスト方法において、通常動作時には、前記昇圧電源ラインに前記昇圧電源を供給し、前記昇圧電源から生成した内部電源電圧を内部電源電圧として供給することを特徴とする。
【００５４】
請求項１０に記載された発明は、請求項８又は９記載のテスト方法において、テスト時の電源回路と、通常動作時の電源回路との切り替えを、外部から供給されたテスト信号に基づいて行うことを特徴とする。
【００５５】
請求項８〜１０記載の発明は、請求項１〜７記載の昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路に適したテスト方法である。
【００５６】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図９は、昇圧電源ラインに印加する電圧を変動させて行うテストが可能な半導体集積回路図である。
【００５７】
図９の回路は、外部電源接続端子１０１、第１の発振器１０２、第２の発振器１０３、第１の昇圧回路１０４、第２の昇圧回路１０５、Ｖｐｐ検出回路１０６、メモリコア１０７、降圧電源１０８、スイッチＳＷＡ及びスイッチＳＷＢから構成されている。なお、図９におけるＴＥＳＴフラグ信号は、例えば、図１０に示すように、論理回路３から、電源回路４へ出力される信号であり、試験コマンド及び所定のアドレスが、ＣＰＵから供給された場合に、論理回路３が発生する信号である。
【００５８】
通常時においては、ＴＥＳＴフラグ信号が、ローレベルの信号「Ｌ」であり、スイッチＳＷＡはオン、スイッチＳＷＢはオフとなり、第１の発振器１０２はアクティブ、第２の発振器１０３はスタンバイ、第１の昇圧回路１０４はアクティブ、第２の昇圧回路１０５はスタンバイとなる。また、スイッチＳＷＡがオンとなり、Ｖｐｐ検出回路１０６の出力がアクティブとなる。その結果、通常時において、メモリコア１０７及び降圧電源１０８には、同じ第１の昇圧回路１０４の出力が供給されている。
【００５９】
試験時においては、ＴＥＳＴフラグ信号が、ハイレベルの信号「Ｈ」となり、スイッチＳＷＡはオフ、スイッチＳＷＢはオンとなり、第１の発振器１０２はスタンバイ、第２の発振器１０３はアクティブ、第１の昇圧回路１０４はスタンバイ、第２の昇圧回路１０５はアクティブとなる。また、スイッチＳＷＢがオンとなり、Ｖｐｐ検出回路１０６の出力がアクティブとなる。その結果、試験時において、メモリコア１０７には、外部電源接続端子１０１を介して、電圧が変動する外部電源が接続され、降圧電源１０８には、第２の昇圧回路１０５の出力が供給されている。
【００６０】
図９の回路によれば、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路を提供することができる。
【００６１】
図１１に図９における第１の発振器１０２及び第２の発振器１０３の詳細の例を示す。第１の発振器１０２及び第２の発振器１０３は、帰還型の発振器であり、第１の発振器１０２は、ナンド回路１３３、インバータ１３４１〜インバータ１３４Ｎから構成され、第２の発振器１０３は、ナンド回路１３１、インバータ１３２１〜インバータ１３２Ｍから構成されている。ナンド回路１３３の入力の全てに、ハイレベルの信号「Ｈ」が印加されると、第１の発振器１０２が発振し、ナンド回路１３１の入力の全てに、ハイレベルの信号「Ｈ」が印加されると、第２の発振器１０２が発振する。
【００６２】
テストフラグ信号が第２の発振器１０３へ供給され、反転したテストフラグ信号が第１の発振器１０２に供給されている。また、図８に示されているようなＶｐｐ検出回路の出力Ｖｄｅｔが、第１の発振器１０２及び第２の発振器１０３に供給されている。
【００６３】
従って、Ｖｄｅｔ信号が、「Ｈ」信号のときであって、テストフラグ信号が「Ｈ」信号の場合は、テスト時であって、第２の発振器１０３が発振して、その出力が、第２の昇圧回路１０５へ供給される。一方、Ｖｄｅｔ信号が、「Ｈ」信号のときであって、テストフラグ信号が「Ｌ」信号の場合は、通常時であって、第１の発振器１０２が発振して、その出力が、第１の昇圧回路１０４へ供給される。
【００６４】
図１２に、図９における第１の昇圧回路１０４及び第２の昇圧回路１０５の例を示す。図１２において、（Ａ）は昇圧回路の構成を示し、（Ｂ）は昇圧回路における第１のスイッチのオン／オフのタイミングを示し、(Ｃ)は昇圧回路における第１のノードの電位を示し、(Ｄ)は昇圧回路における第２のノードの電位を示し、(Ｆ)は第２のスイッチのオン／オフのタイミングを示し、(Ｇ)は昇圧回路の出力Ｖｐｐの電位を示す。なお、第１及び第２のスイッチのタイミングは、例えば、図１１に示されている発振器の出力によって行なわれる。
【００６５】
動作を説明する。
▲１▼まず、Ｔ１期間、第１のスイッチをオン状態とし、第２のノードを外部電源電圧ＶＤＤによりプリチャージする。
▲２▼その後、第１のスイッチをオフ状態（Ｔ２期間）とし、外部電源電圧ＶＤＤを切り離す。
▲３▼その後、第１のノードにハイレベルの信号「Ｈ」を印加（Ｔ５期間）し、第２のノードをポンピングする。
▲４▼また、第１のノードをハイレベルの信号「Ｈ」を印加するのとほぼ同時期に、第２のスイッチをオン状態（Ｔ３期間）とし、第２のノードの電位をＶｐｐとして、昇圧回路から出力する。
▲５▼第２のスイッチをオフ状態にする（Ｔ４期間）。
▲６▼上記▲１▼〜▲５▼を繰り返す。
【００６６】
図１３に、図９におけるスイッチＳＷＡ及びスイッチＳＷＢから構成されている切り替え手段の例を示す。
【００６７】
図１３の切り替え手段は、ｐＭＯＳ１４１、ｐＭＯＳ１４２、ｎＭＯＳ１４３、ｐＭＯＳ１４４、ｐＭＯＳ１４５、ｐＭＯＳ１４６、ｎＭＯＳ１４７、ｐＭＯＳ１４８、ｎＭＯＳ１４９、ｐＭＯＳ１５０及びｎＭＯＳ１５１から構成されている。ｐＭＯＳ１４４のソース電極には、例えば、図９における第１の昇圧回路１０４及び外部電源接続端子１０１が接続され、第１の昇圧回路１０４の出力又は外部電源電圧Ｖｐｐ１が印加され、ｐＭＯＳ１４１のソース電極には、例えば、図９における第２の昇圧回路１０５が接続されている。また、ｎＭＯＳ１４３及びｎＭＯＳ１４９のゲート電極には、テストフラグ信号が印加され、ｎＭＯＳ１４７及びｎＭＯＳ１５１のゲート電極には、反転したテストフラグ信号が印加されている。ｐＭＯＳ１４４及びｐＭＯＳ１４５は、例えば、図９におけるスイッチＳＷＡに相当し、ｐＭＯＳ１４１は、例えば、図９におけるスイッチＳＷＢに相当する。図１３の出力信号ＶＰＰＲは、例えば、図９における降圧電源１０８に供給される。なお、ｐＭＯＳ１４２及びｐＭＯＳ１４６は、ｐＭＯＳ１４１及びｐＭＯＳ１４５へ、ゲート信号を印加するときの、レベルシフト回路として機能する。同様に、ｐＭＯＳ１４８及びｐＭＯＳ１５０は、ｐＭＯＳ１４４へ、ゲート信号を印加するときの、レベルシフト回路として機能する。
【００６８】
動作を説明する。通常動作時は、テストフラグ信号（ＴＥＳＴ）は、ローレベルの信号「Ｌ」である。その結果、ｎＭＯＳ１４３及びｎＭＯＳ１４９はオフ状態となり、ｎＭＯＳ１４７及びｎＭＯＳ１５１はオン状態となる。ｎＭＯＳ１４７及びｎＭＯＳ１５１のドレイン電極がローレベルとなるので、ｐＭＯＳ１４４及びｐＭＯＳ１４５はオン状態となる。一方、ｎＭＯＳ１４３がオフ状態となることから、ｎＭＯＳ１４３のドレイン電極がハイレベルとなり、ｐＭＯＳ１４１はオフ状態となる。
【００６９】
その結果、出力信号ＶＰＰＲとして、Ｖｐｐ１の電源電圧が出力される。
【００７０】
テスト時は、テストフラグ信号（ＴＥＳＴ）は、ハイレベルの信号「Ｈ」である。その結果、ｎＭＯＳ１４３及びｎＭＯＳ１４９はオン状態となり、ｎＭＯＳ１４７及びｎＭＯＳ１５１はオフ状態となる。ｎＭＯＳ１４７及びｎＭＯＳ１５１のドレイン電極がハイレベルとなるので、ｐＭＯＳ１４４及びｐＭＯＳ１４５はオフ状態となる。一方、ｎＭＯＳ１４３がオン状態となることから、ｎＭＯＳ１４３のドレイン電極がローレベルとなり、ｐＭＯＳ１４１はオン状態となる。
【００７１】
その結果、出力信号ＶＰＰＲとして、Ｖｐｐ２の電源電圧が出力される。
【００７２】
従来の切り替え手段は、ｐＭＯＳ１４１、ｐＭＯＳ１４２、ｎＭＯＳ１４３、ｐＭＯＳ１４５、ｐＭＯＳ１４６、ｎＭＯＳ１４７で構成していた。しかしながらこの構成では、Ｖｐｐ１≫ＶＰＰＲの場合に、ｐＭＯＳ１４５のバックバイアスが、順方向になり、正常な印加試験ができないという問題がある。
【００７３】
図１３の回路は、この問題をｐＭＯＳ１４４を追加して無くした。また、下部のレベルシフトを追加して、制御動作を確実にさせた。これにより、ｐＭＯＳ１４５が順方向になることが無くなり、任意の信号をＶｐｐ１として与えることが可能となった。
【００７４】
図１４及び図１５を用いて、ＤＲＡＭに適用した具体例を説明する。図１４は、図１０のメモリコアの一部を示す回路図である。センスアンプ回路は、セルアレイＡとセルアレイＢの信号を増幅する。ＢＴ０、ＢＴ１の線に印加された信号により、センスアンプ回路が処理するセルアレイが選択される。メモリセルは、ｎＭＯＳ１２１、キャパシタ１２２から構成されている。ｎＭＯＳ１２１のゲートには、ワード線（ＷＬ）によって、Ｖｐｐが供給される。また、ｎＭＯＳ１２１のソースはビット線（ＢＬ）に接続され、ｎＭＯＳ１２１のドレインにはキャパシタ１２２が接続されている。なお、キャパシタ１２２の他端には、セルプレート電位が供給されている。メモリセルの書き込み動作及び読み込み動作が周知の方法で行われる。ここでは、供給される電源を中心に説明する。
【００７５】
ＰＳＡ線及びＮＳＡ線には、ｐＭＯＳレギュレータ発生電源７１又はｎＭＯＳレギュレータ発生電源７２で生成された内部電源電圧（Ｖｉｉ）、Ｖｓｓが供給されている。ビット線（ＢＬ、／ＢＬ）には、ｐＭＯＳ１１１、ｐＭＯＳ１１２、ｎＭＯＳ１１３及びｎＭＯＳ１１４を介して、内部電源電圧（Ｖｉｉ）、Ｖｓｓが供給される。ＢＲＳ線に印加された制御信号に基づいて、所定のタイミングで、ＶＰＲ線のプリチャージ電位Ｖｐｒが、ビット線（ＢＬ、／ＢＬ）に与えられる。
【００７６】
図１５に基づいて、読み出し動作を簡単に説明する。
▲１▼センスアンプ非活性時に、ビット線をＶｐｒレベルに制御するために、ＢＲＳ線にＢＲＳ信号を供給する。
▲２▼左右のセルアレイで共有されているセンスアンプ回路のセルアレイ接続を、ＢＴ０、ＢＴ１の線に印加された信号により選択する。
▲３▼メモリセルのキャパシタ１２２のデータを読み出し要求に基づいて、論理回路が要求信号を生成し、これにより、ワード線のＷＬ信号が活性化されて、Ｖｐｐレベルとなる。
▲４▼ｎＭＯＳ１２１のゲートにＶｐｐが印加されると、キャパシタ１２２の電荷（データ）が読み出される（Ｘ）。
▲５▼ＰＳＡ線及びＮＳＡ線から供給されたＶｉｉ及びＶｓｓの信号により、ビット線（ＢＬ、／ＢＬ）には、増幅されたデータが得られる（Ｙ）。
▲６▼読み出されたデータが、ＤＢ線により出力される。
【００７７】
なお、図９では、第１の昇圧回路１０４及び第２の昇圧回路１０５を用いた例を説明したが、図１６のように、第２の昇圧回路１０５を除去しても実施可能である。
【００７８】
【発明の効果】
上述の如く本発明によれば、低消費電力で、かつ確実な動作マージン試験が可能な半導体集積回路及び半導体集積回路のテスト方法を提供することができる。
【００７９】
【図面の簡単な説明】
【図１】従来の半導体集積回路を説明するための図である。
【図２】電源回路が供給する電源を説明するための図である。
【図３】外部電源を投入時の降圧電源、昇圧電源、プリチャージ電源及び負電源から出力される電圧の関係を説明するための図である。
【図４】参照電圧発生器における参照電圧の発生回路を説明するための図である。
【図５】ｐＭＯＳレギュレータ発生電源の例を説明するための図である。
【図６】ｎＭＯＳレギュレータ発生電源の例を説明するための図である。
【図７】メモリコア用Ｖｐｐ発生回路と降圧電源用のＶｐｐ発生回路を設けた従来例を説明するための図である。
【図８】  図７で用いられるＶｐｐ検出回路の例を説明するための図である。
【図９】本実施の形態を説明するためのブロック構成図（その１）の例である
【図１０】テストフラグ信号を説明するための図である。
【図１１】発振器の例を説明するための図である。
【図１２】昇圧回路の例を説明するための図である。
【図１３】切り替え手段の例を説明するための図である。
【図１４】ＤＲＡＭに適用した具体例を説明するための図である。
【図１５】読み出し動作を説明するための図である。
【図１６】本実施の形態を説明するための要部に係るブロック構成図（その２）の例である
【符号の説明】
１    メモリコア
２    インタフェース回路
３    論理回路
４    電源回路
５    半導体集積回路（ＤＲＡＭ）
６    内部回路
１１    参照電圧発生器
１２、７２、１０８    降圧電源
１３    昇圧電源
１４    プリチャージ電源
１５    負電圧源
５７    第１のドライバ
５８    差動増幅器
６１    第２のドライバ
６２    Ｖｔｈキャンセラ
７１    降圧電源用Ｖｐｐ発生回路
７４、１０７    メモリコア
８１、１０６    Ｖｐｐ検出回路
８２    Ｖｐｐ発生用発振回路
８３    昇圧回路
１０１    外部電源接続端子
１０２    第１の発振器
１０３    第２の発振器
１０４    第１の昇圧回路
１０５    第２の昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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