(57)【特許請求の範囲】
【請求項１】
複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、
前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、
前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、
前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、
前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、
前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、
前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、
前記データメモリ制御部は、前記データメモリを共有する第１のブロックが読み出したデータを保持するリードレジスタと、
前記第１のブロックが前記データメモリへ２回以上連続して同じアドレスから読み出し動作をしていることを検出する連続アクセス検出部とをさらに備え、
前記第１のブロックによる前記データメモリの同一アドレスからの２回以上の連続した読み出し動作を前記連続アクセス検出部にて検出した時、前記第１のブロックが前記データメモリから読み出しているデータを前記リードレジスタに保存し、引き続き前記連続アクセス検出部にて同一アドレスからの連続した読み出し動作を検出中に、前記データメモリを共有する第２のブロックがアクセス要求を出したときには、前記第１のブロックへは該リードレジスタの保存データを送信して、前記第２のブロックの前記データメモリへのアクセスを許可する、
ことを特徴とするデータメモリ制御装置。
【請求項２】
請求項１に記載のデータメモリ制御装置において、
前記データメモリ制御部は、前記第２のブロックが書き込み要求を出しているアドレスと前記第１のブロックが読み出しているアドレスとが同一アドレスであることを検出するアドレス検出部を備え、
前記アドレス検出部で前記第１のブロックの読み出しアドレスと前記第２のブロックの書き込みアドレスとが同一アドレスであることを検出し、前記第２のブロックによる前記同一アドレスへのデータの書き込み後に、前記第１のブロックによる前記同一アドレスからの読み出しを行い、同時に前記リードレジスタに該読み出しデータを書き込み、前記リードレジスタの更新を行う、
ことを特徴とするデータメモリ制御装置。
【請求項３】
請求項１に記載のデータメモリ制御装置において、
前記アドレス検出部で前記第１のブロックの読み出しアドレスと前記第２のブロックの書き込みアドレスとが同一アドレスであることを検出したとき、前記第２のブロックによる前記同一アドレスへのデータの書き込みと同時に前記リードレジスタに該書き込みデータを書き込み、前記リードレジスタの更新を行う、
ことを特徴とするデータメモリ制御装置。
【請求項４】
複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、
前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、
前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、
前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、
前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、
前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、
前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、
前記データメモリ制御部は、ｎ（ｎ≧２）ワード分のデータを保持する一時記憶メモリと、
前記データメモリを共有する第１のブロックが前記データメモリへ２回以上連続して同じアドレスへ読み出し動作をしていることを検出する連続アクセス検出部と、
前記データメモリを共有する第２のブロックが書き込み要求を出しているアドレスと前記第１のブロックが読み出しているアドレスとが同一アドレスであることを検出するアドレス検出部とをさらに備え、
前記第１のブロックが連続してｍ（ｍ≦ｎ）ワードの周期的なアドレスアクセスを行うという通知を受け、該周期的なアドレスアクセスにより読み出されるｍワードのデータを前記一時記憶メモリへ保存し、該第１のブロックへは前記一時記憶メモリのデータを送信して前記第２のブロックの前記データメモリへのアクセスを許可し、
前記アドレス検出部で前記第２のブロックの書き込みアドレスと前記第１のブロックの読み出しアドレスとが同一アドレスであることを検出した時は、前記第２のブロックによる書き込みと同時に前記一時記憶メモリにデータを書き込み、前記一時記憶メモリの更新を行う、
ことを特徴とするデータメモリ制御装置。
【請求項５】
複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、
前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、
前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、
前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、
前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、
前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、
前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、
前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、
該データメモリ制御装置は、前記複数のブロック間で直接データの受け渡しを行うための複数のダイレクトバスと、
前記複数のブロックに対してのデータのダイレクト転送を制御するダイレクト転送制御部とをさらに備え、
前記複数のブロックの中の単一ブロックからのデータメモリへのライトアクセス要求を行っているアドレスと、前記複数のブロックの全てもしくは一部のブロックからのリードアクセス要求を行っているアドレスとが同一アドレスの場合、アクセス要求全てに対して許可を与え、ライトアクセス許可を受けたブロックから出力された書き込みデータのデータメモリへの書き込みを実行すると同時に、前記ダイレクト転送制御部にて、前記ダイレクトバスを介した、リードアクセス許可を受けたブロックへの前記書き込みデータの受け渡しを制御するとともに、
前記ライトアクセス許可を受けたブロックから前記データメモリへの書き込みが不要な場合は、前記データメモリへの書き込みは実行せず、前記ダイレクトバスを介した、リードアクセス許可を受けたブロックへの前記書き込みデータの受け渡しのみを実行し、その間、他のブロックからのアクセス要求を許可する、
ことを特徴とするデータメモリ制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データメモリ制御装置に関し、特に、データメモリ制御部の調停制御により、データメモリを複数のブロックで共有しているデータメモリ制御装置に関するものである。
【０００２】
【従来の技術】
近年のシステムＬＳＩ、中でも画像データ等を扱うメディア処理を実現するＬＳＩでは、全体の面積に対するメモリの占有比率が非常に高くなっているという傾向にある。従って、コスト削減のために面積を削減する場合、メモリの容量削減は非常に効果があり、重要な取り組みであるといえる。また、メモリ容量削減技術の一つとして、メモリの共有化がある。データメモリを複数のブロックで共有する際のアクセスの調停制御において、アクセスブロック毎に優先順位を与え、その優先順位に従って調停制御を実行していた。これにより、優先順位が高いブロックのアクセスが優先的に実行され、処理をよりスムーズに流すことができるという効果を得ていた。
【０００３】
【発明が解決しようとする課題】
従来におけるデータメモリ制御装置では、複数のブロックの各ブロックに対してデータメモリへのアクセスを実行する場合の優先順位を定義し、該優先順位に従って各ブロックからのアクセスの調停を行なっている。したがって、データメモリに対してアクセスを実行するブロックを追加する時は、アクセス調停機構を変更する必要が生じると同時に、データメモリに対してアクセスを実行するブロックが多い場合はアクセス調停機構が複雑になるという問題がある。
【０００４】
また、複数のタスクから構成されるブロックの処理を行なう場合には、各タスクに対して処理の優先順位を定義する必要があり、ソフトウェアが複雑になると言う問題もある。
本発明は、前記問題点に鑑みてなされたものであり、アクセス効率の向上と、タスク毎の優先順位を設定することを可能とすることができるデータメモリ制御装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
前述した問題点を解決するために、本発明の請求項１に記載のデータメモリ制御装置は、複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、前記データメモリ制御部は、前記データメモリを共有する第１のブロックが読み出したデータを保持するリードレジスタと、前記第１のブロックが前記データメモリへ２回以上連続して同じアドレスから読み出し動作をしていることを検出する連続アクセス検出部とをさらに備え、前記第１のブロックによる前記データメモリの同一アドレスからの２回以上の連続した読み出し動作を前記連続アクセス検出部にて検出した時、前記第１のブロックが前記データメモリから読み出しているデータを前記リードレジスタに保存し、引き続き前記連続アクセス検出部にて同一アドレスからの連続した読み出し動作を検出中に、前記データメモリを共有する第２のブロックがアクセス要求を出したときには、前記第１のブロックへは該リードレジスタの保存データを送信して、前記第２のブロックの前記データメモリへのアクセスを許可するものである。
【００２０】
これにより、従来のように、アクセスするブロック単位のみでしか定義できなかった優先順位が、アドレス情報を用いて定義できるので、データメモリ制御部におけるアクセス調停機構を変更することなく、ブロックの数を容易に拡張することができるとともに、複数のブロックからのアクセスの調停制御を簡素化することができ、また、データの転送効率の向上を可能にする。
また、あるブロックからの同一アドレスからの連続読み出し中は、他のアクセス要求が来たときに競合して待つことなくアクセスすることができるので、システム全体の処理性能を向上することができる。
【００２１】
また、本発明の請求項２に記載のデータメモリ制御装置は、請求項１に記載のデータメモリ制御装置において、前記データメモリ制御部は、前記第２のブロックが書き込み要求を出しているアドレスと前記第１のブロックが読み出しているアドレスとが同一アドレスであることを検出するアドレス検出部を備え、前記アドレス検出部で前記第１のブロックの読み出しアドレスと前記第２のブロックの書き込みアドレスとが同一アドレスであることを検出し、前記第２のブロックによる前記同一アドレスへのデータの書き込み後に、前記第１のブロックによる前記同一アドレスからの読み出しを行い、同時に前記リードレジスタに該読み出しデータを書き込み、前記リードレジスタの更新を行うものである。
【００２２】
これにより、同一アドレスからの連続読み出し中は、他のアクセス要求が来たときに競合して待つことなくアクセスすることができるので、システム全体の処理性能を向上することができ、また、同一アドレスへの書き込みにより、データが更新された場合は、再度読み出しすることにより、連続読み出しへ結果を反映させることができる。
【００２３】
また、本発明の請求項３に記載のデータメモリ制御装置は、請求項１に記載のデータメモリ制御装置において、前記アドレス検出部で前記第１のブロックの読み出しアドレスと前記第２のブロックの書き込みアドレスとが同一アドレスであることを検出したとき、前記第２のブロックによる前記同一アドレスへのデータの書き込みと同時に前記リードレジスタに該書き込みデータを書き込み、前記リードレジスタの更新を行うものである。
【００２４】
これにより、同一アドレスからの連続読み出し中は、他のアクセス要求が来たときに競合して待つことなくアクセスすることができるので、システム全体の処理性能を向上することができ、また、同一アドレスへの書き込みにより、データが更新された場合は、再度読み出しを実行することなしに連続読み出しへ結果を反映させることができる。
【００２５】
また、本発明の請求項４に記載のデータメモリ制御装置は、複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、前記データメモリ制御部は、ｎ（ｎ≧２）ワード分のデータを保持する一時記憶メモリと、前記データメモリを共有する第１のブロックが前記データメモリへ２回以上連続して同じアドレスへ読み出し動作をしていることを検出する連続アクセス検出部と、前記データメモリを共有する第２のブロックが書き込み要求を出しているアドレスと前記第１のブロックが読み出しているアドレスとが同一アドレスであることを検出するアドレス検出部とをさらに備え、前記第１のブロックが連続してｍ（ｍ≦ｎ）ワードの周期的なアドレスアクセスを行うという通知を受け、該周期的なアドレスアクセスにより読み出されるｍワードのデータを前記一時記憶メモリへ保存し、該第１のブロックへは前記一時記憶メモリのデータを送信して前記第２のブロックの前記データメモリへのアクセスを許可し、前記アドレス検出部で前記第２のブロックの書き込みアドレスと前記第１のブロックの読み出しアドレスとが同一アドレスであることを検出した時は、前記第２のブロックによる書き込みと同時に前記一時記憶メモリにデータを書き込み、前記一時記憶メモリの更新を行うものである。
【００２６】
これにより、従来のように、アクセスするブロック単位のみでしか定義できなかった優先順位が、アドレス情報を用いて定義できるので、データメモリ制御部におけるアクセス調停機構を変更することなく、ブロックの数を容易に拡張することができるとともに、複数のブロックからのアクセスの調停制御を簡素化することができ、また、データの転送効率の向上を可能にする。
また、係数参照等、周期的なアクセスを実行する領域へのアクセスの場合、他のアクセスを許可できるので、システム全体の処理効率の向上を可能にする。
【００２７】
また、本発明の請求項５に記載のデータメモリ制御装置は、複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、該データメモリ制御装置は、前記複数のブロック間で直接データの受け渡しを行うための複数のダイレクトバスと、前記複数のブロックに対してのデータのダイレクト転送を制御するダイレクト転送制御部とをさらに備え、前記複数のブロックの中の単一ブロックからのデータメモリへのライトアクセス要求を行っているアドレスと、前記複数のブロックの全てもしくは一部のブロックからのリードアクセス要求を行っているアドレスとが同一アドレスの場合、アクセス要求全てに対して許可を与え、ライトアクセス許可を受けたブロックから出力された書き込みデータのデータメモリへの書き込みを実行すると同時に、前記ダイレクト転送制御部にて、前記ダイレクトバスを介した、リードアクセス許可を受けたブロックへの前記書き込みデータの受け渡しを制御するとともに、前記ライトアクセス許可を受けたブロックから前記データメモリへの書き込みが不要な場合は、前記データメモリへの書き込みは実行せず、前記ダイレクトバスを介した、リードアクセス許可を受けたブロックへの前記書き込みデータの受け渡しのみを実行し、その間、他のブロックからのアクセス要求を許可するものである。
【００２８】
これにより、従来のように、アクセスするブロック単位のみでしか定義できなかった優先順位が、アドレス情報を用いて定義できるので、データメモリ制御部におけるアクセス調停機構を変更することなく、ブロックの数を容易に拡張することができるとともに、複数のブロックからのアクセスの調停制御を簡素化することができ、また、データの転送効率の向上を可能にする。
また、データメモリを介した複数ブロック間のデータの転送の場合、ライトアクセスとリードアクセスとを同時に実行できるので、システム全体の処理効率の向上を可能にする。
さらに、データメモリを介した複数ブロック間の転送の場合でかつ、データメモリ上に転送データを書き込む必要がない場合、ライトアクセスとリードアクセスとを同時に実行でき、また、その間にも他のアクセスを許可することができるので、システム全体の処理性能を向上することができる。
【００３７】
【発明の実施の形態】
実施の形態１．
図１は、実施の形態１におけるデータメモリ制御装置の基本構成図である。
図において、基本構成として、後述する複数のブロックからのアクセス要求を調停制御するデータメモリ制御部１００と、データメモリ１０１と、複数のブロックであるプロセッサコア１０２、専用ハードウェア（以下、専用ＨＷとする）１０３、及びペリフェラル１０４とから構成される。
【００３８】
また、データメモリ１０１とデータメモリ制御部１００との接続は、第１のアドレスバスとなるアドレスバス１０１ａ、第１のデータバスとなるデータバス１０１ａ、及びアクセス要求信号１０１ｃを出力する第１のアクセス要求信号線で接続され、複数のブロック１０２、１０３、及び１０４とデータメモリ制御部との接続は、複数の第２のアドレスバスとなるアドレスバス１０２ｂ、１０３ｂ、及び１０４ｂ、複数の第２のデータバスとなるデータバス１０２ａ、１０３ａ、及び１０４ａ、アクセス要求信号１０２ｃ、１０３ｃ、及び１０４ｃを出力する複数の第２のアクセス要求信号線、アクセス許可信号１０２ｄ、１０３ｄ、及び１０４ｄを出力する複数のアクセス許可信号線で接続される。
【００３９】
次に、本発明の実施の形態１におけるデータメモリ制御装置の動作を図２を用いて行う。
図２は、基本構成図である図１におけるデータメモリ１０１に対して、格納するデータの内容に応じてデータメモリのアドレス空間を、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの３つの領域に分割したものである。
【００４０】
本実施の形態１によるデータメモリ制御装置では、上記データメモリ１０１内のデータメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの領域を表すアドレス空間に対して、プロセッサコア１０２、専用ＨＷ１０３、及びペリフェラル１０４といったデータメモリ１０１へのアクセスを行う各ブロックがデータメモリ１０１へアクセスを実行する場合の優先順位を与える。優先順位については、その与え方は問わない。つまり、優先順位はあらかじめ固定されていてもよいし、各ブロックで実行される処理の状況に合わせて優先順位を変更するようにしてもよい。
【００４１】
例えば、図において、前記各ブロックがアクセスを実行する場合の優先順位は、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、データメモリ領域Ｃ１０５ｃの順で与えられているとする。このような優先順位が与えられているときに、プロセッサコア１０２、専用ＨＷ１０３、及びペリフェラル１０４がデータメモリ１０１に対するアクセスを実行する場合について説明する。
【００４２】
プロセッサコア１０２、専用ＨＷ１０３、及びペリフェラル１０４がデータメモリ１０１に対するアクセスを実行する場合、上記各ブロックはデータメモリ制御部１００に対して、アクセス要求信号１０２ｃ、１０３ｃ、及び１０４ｃにて、データメモリ１０１へアクセスを実行する旨を通知する。データメモリ制御部１００は各ブロックからのアクセス要求信号１０２ｃ、１０３ｃ、及び１０４ｃから、どのブロックがデータメモリ１０１に対するアクセスを実行しようとしているかを判断する。そして、アクセスの競合が発生していない場合、データメモリ制御部１００は、アクセス許可信号１０２ｄ、１０３ｄ、及び１０４ｄにて、該ブロックに対して、該ブロックからのアクセスを許可する旨を通知する。その後、上記アクセス許可信号を受信した該ブロックはデータメモリ１０１へのアクセスを実行開始する。
【００４３】
アクセスの競合が発生している場合は、上記各ブロックがデータメモリ１０１内のどの領域へのアクセスを実行するかを示すアドレスバス１０２ｂ、１０３ｂ、及び１０４ｂの中から、同時にデータメモリ１０１へのアクセス要求を行なっているブロックのアドレスバスの値と、上記データメモリ１０１内のデータメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの領域に対して与えられた優先順位とからデータメモリ制御部１００は、優先順位の高い領域へのアクセスを実行しようとしているブロックに対してアクセス許可信号にてアクセスを許可する旨を通知する。その後、上記アクセス許可信号を受信した、データメモリ１０１内の優先順位の高い領域へのアクセスを実行するブロックはデータメモリ１０１へのアクセスを実行開始する。
【００４４】
以上のような、本実施の形態１に係るデータメモリ制御装置は、データメモリ１０１内の各データ領域に対して優先順位を定義することにより、各ブロックがアクセスを実行しようとするアドレス空間の値のみでアクセス調停を行なうことができ、アクセスを実行する上記各ブロックに対して優先順位を定義することがないので、データメモリ１０１に対するアクセスを実行するブロックの数が変更された場合でも、データメモリ制御部１００を変更する必要なく、データメモリ制御部１００における調停制御を簡素化できるとともに、データメモリ１０１に対するアクセスを実行するブロックの数を容易に拡張することが可能となる。
【００４５】
また、優先順位が高いタスクが使用するデータが格納されているデータメモリ領域に対する優先順位を高めることにより、各タスクの機能ではなく、各タスクが使用するデータの内容によって優先順位を定義することが可能となるので、優先順位の定義を柔軟に実現することができる。
【００４６】
実施の形態２．
本発明の実施の形態２に係るデータメモリ制御装置は、各ブロックにおける処理の高速化をハードウェアコストの増大を抑えて実現するための手段を実施の形態１に施したものである。
【００４７】
図３は、実施の形態２に係るデータメモリ制御装置の構成を示すブロック図である。
図３の基本構成は、上述した図１の基本構成となっており、データメモリ１０１は、図２と同様、格納するデータの内容に応じてデータメモリのアドレス空間を割り当てることにより、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの３つの領域に分割されている。
【００４８】
また、上記データメモリ１０１内のデータメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの領域を表すアドレス空間に対して、プロセッサコア１０２、専用ＨＷ１０３、及びペリフェラル１０４といったデータメモリ１０１へのアクセスを行なう各ブロックがデータメモリ１０１へアクセスを実行する場合の優先順位を与える。
【００４９】
そして、図２と同様に、前記各ブロックがアクセスを実行する場合の優先順位は、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、データメモリ領域Ｃ１０５ｃの順で与えられているとする。
【００５０】
本実施の形態２に係るデータメモリ制御装置は、上述した構成に加えて、優先順位の高いデータメモリ領域Ａ１０５ａを構成する記憶素子を、該データメモリ領域Ａ１０５ａより優先順位の低いデータメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃに比べて高速アクセス可能な高性能記憶素子で構成したものである。
【００５１】
一般に、実時間処理を必要とする処理や、他の処理と比べて優先的に実行しなければならない処理というものが存在する。このような処理に必要となるデータは上記データメモリ１０１内の優先順位の高い領域に格納することにより、データメモリ１０１へのアクセスが優先的に実行されるので、実時間性を満たすことや高速に処理を行なうことが可能となる。
【００５２】
さらに、上記データメモリ１０１を構成する記憶素子に高速アクセス可能な高性能記憶素子を用いることで高速のアクセスが可能となり、上記各ブロックに対するデータ供給が高速に行なわれ、処理の高速化が実現可能となる。
【００５３】
なお、一般的に高速アクセス可能な高性能記憶素子は、電力消費が大きく、ハードウェアコストも高いために、高速アクセス可能な高性能記憶素子は、ハードウェアコストの増大を抑えるためにできるだけ小さな領域のみに用いることが好ましい。
【００５４】
以上のような、本実施の形態２に係るデータメモリ制御装置は、データメモリ１０１内の優先順位の高いデータメモリ領域Ａ１０５ａを構成する記憶素子を、該データメモリ領域Ａ１０５ａよりも優先順位の低いデータメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃに比べて高速アクセス可能な高性能記憶素子で構成することにより、ハードウェアコストの増大を抑えつつ、優先順位の高いデータメモリ領域Ａ１０５ａ内のデータを使用する処理の高速化が可能となる。
【００５５】
また、優先順位の高い処理の高速化が可能となることで、優先順位の高いデータメモリ領域Ａ１０５ａにアクセスを実行する処理によって、その実行が待たされる優先順位の低いデータ領域Ｂ１０５ｂ、及びデータ領域Ｃ１０５ｃ内のデータを使用する処理の待ち時間が短くなり、システム全体の処理効率を向上させることが可能となる。
【００５６】
実施の形態３．
本発明の実施の形態３に係るデータメモリ制御装置は、実施の形態２に対して、さらに各ブロックにおける処理の高速化をハードウェアコストの増大を抑えて実現するための手段を施したものである。
【００５７】
図４は、実施の形態３に係るデータメモリ制御装置の構成を示すブロック図である。
図４の基本構成は、上述した図１の基本構成となっており、図において、データメモリ１０１は、図２、及び図３と同様、格納するデータの内容に応じてデータメモリのアドレス空間を割り当てることにより、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの３つの領域に分割されている。
【００５８】
また、上記データメモリ１０１内のデータメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの領域を表すアドレス空間に対して、プロセッサコア１０２、専用ＨＷ１０３、およびペリフェラル１０４といったデータメモリ１０１へのアクセスを行なう各ブロックがデータメモリ１０１へアクセスを実行する場合の優先順位を与える。
【００５９】
そして、図２、及び図３と同様、前記各ブロックがアクセスを実行する場合の優先順位は、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、データメモリ領域Ｃ１０５ｃの順で与えられているとする。
【００６０】
また、図３と同様、優先順位の高いデータメモリ領域Ａ１０５ａを構成する記憶素子は、データメモリ領域Ａ１０５ａよりも優先順位の低いデータメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃに比べて高速アクセス可能な高性能記憶素子で構成する。
【００６１】
本実施の形態３に係るデータメモリ制御装置は、上述した構成に加えて、さらに、優先順位の高いデータメモリ領域Ａ１０５ａにおいて、アクセス頻度が高い領域を構成する記憶素子を、高性能記憶素子で構成されるデータメモリ領域Ａ１、１０６ａ、及びデータメモリ領域Ａ３、１０６ｃよりもさらに高速アクセス可能な超高性能記憶素子でデータメモリ領域Ａ２、１０６ｂに構成する。これには、優先順位の高いデータメモリ領域Ａ１０５ａにおいて、アクセス頻度が高い領域を構成する記憶素子を、優先順位の低いデータメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃよりも高速アクセス可能な高性能記憶素子で構成することをも含んでいる。
【００６２】
一般にデータメモリ１０１内の各データメモリ領域内のアクセス頻度が高い領域があるということは、その領域に格納されているデータを使用する処理に時間を要していることが言える。したがって、アクセス頻度が高い領域を構成する記憶素子を他の領域に比べてさらに高速アクセス可能な高性能記憶素子で構成することにより、各ブロックに対するデータ供給能力が向上し、処理の高速化が実現可能となる。
【００６３】
なお、一般的に高速アクセス可能な高性能記憶素子は、電力消費が大きく、ハードウェアコストも高いために、高速アクセス可能な高性能記憶素子は、ハードウェアコストの増大を抑えるためにできるだけ小さな領域のみに用いることが好ましい。
【００６４】
以上のように、本発明の実施の形態３に係るデータメモリ制御装置は、データメモリ１０１内の優先順位の高いデータメモリ領域Ａ１０５ａ内におけるアクセス頻度の高い領域を構成する記憶素子を、さらに高速アクセス可能な超高性能記憶素子で構成することにより、ハードウェアコストの増大を抑えつつ、優先順位の高いデータメモリ領域Ａ１０５ａ内のデータを使用する処理の、より一層の高速化が可能となる。
【００６５】
また、優先順位の高い処理の高速化が可能となることで、優先順位の高いデータメモリ領域Ａ１０５ａにアクセスを実行する処理によって、その実行が待たされる優先順位の低いデータ領域Ｂ１０５ｂ、及びデータ領域Ｃ１０５ｃ内のデータを使用する処理の待ち時間がさらに短くなり、システム全体の処理効率を向上させることが可能となる。
【００６６】
実施の形態４．
本実施の形態４は、実施の形態３に対して、さらに各ブロックにおける処理の高速化をハードウェアコストの増大を抑えつつ実現するための手段を施したものである。
【００６７】
図５は、実施の形態４に係るデータメモリ制御装置の構成を示すブロック図である。
図５の基本構成は、上述した図１の基本構成となっており、データメモリ制御装置のデータメモリ１０１は、図２、図３、及び図４と同様、格納するデータの内容に応じてデータメモリのアドレス空間を割り当てることにより、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの３つの領域に分割されている。
【００６８】
また、上記データメモリ１０１内のデータメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃの領域を表すアドレス空間に対して、プロセッサコア１０２、専用ＨＷ１０３、及びペリフェラル１０４といったデータメモリ１０１へのアクセスを行なう各ブロックがデータメモリ１０１へアクセスを実行する場合の優先順位を与える。
【００６９】
そして、図２、図３、及び図４と同様、前記各ブロックがアクセスを実行する場合の優先順位は、データメモリ領域Ａ１０５ａ、データメモリ領域Ｂ１０５ｂ、データメモリ領域Ｃ１０５ｃの順で与えられているとする。
【００７０】
本実施の形態４に係るデータメモリ制御装置は、上述した構成に加えて、さらに、データメモリＡ１０５ａ、データメモリ領域Ｂ１０５ｂ、及びデータメモリ領域Ｃ１０５ｃのそれぞれにおいて、アクセス頻度が高い領域を構成する記憶素子を、アクセス頻度が高い領域以外のデータメモリ領域よりも高速アクセス可能な高性能記憶素子で構成する。
【００７１】
一般にデータメモリ１０１内の各データメモリ領域内のアクセス頻度が高い領域があるということは、その領域に格納されているデータを使用する処理に時間を要していることが言える。したがって、アクセス頻度が高い領域を構成する記憶素子を他の領域に比べてさらに高速アクセス可能な高性能記憶素子で構成することにより、各ブロックに対するデータ供給能力が向上し、処理の高速化が実現可能となる。
【００７２】
なお、一般的に高速アクセス可能な高性能記憶素子は、電力消費が大きく、ハードウェアコストも高いために、高速アクセス可能な高性能記憶素子は、ハードウェアコストの増大を抑えるためにできるだけ小さな領域のみに用いることが好ましい。
【００７３】
以上のような、本発明の実施の形態４に係るデータメモリ制御装置は、データメモリ１０１内の優先順位が与えられたそれぞれのデータメモリ領域内におけるアクセス頻度の高い領域を構成する記憶素子を、高速アクセス可能な高性能記憶素子で構成することにより、ハードウェアコストの増大を抑えつつ、さらに各ブロックにおける処理の高速化が可能となる。
【００７４】
また、各ブロックにおける処理の高速化が可能となることで、アクセス競合時において、その実行が待たされる各ブロックの待ち時間が短くなり、システム全体の処理効率を向上させることが可能となる。
【００７５】
実施の形態５．
本発明の実施の形態５に係るデータメモリ制御装置は、データメモリの同一の領域へ複数のブロックからのリードアクセス競合が発生した場合において、システム全体の処理性能を向上させるために、同一アドレスへのリードアクセス競合を検出し、複数のブロックからのリードアクセスを許可するものである。
【００７６】
図６は、本発明の実施の形態５に係るデータメモリ制御装置の構成を示すブロック図である。
図１との違いは、データメモリ１０１の同一アドレスに対するリードアクセスの競合を監視する同一アドレスリード・リードアクセス競合監視ブロック６００ａを備えている点、及び図１の専用ＨＷ１０３をプロセッサコア６０１で置き換えている点である。
【００７７】
次に本発明の実施の形態５におけるデータメモリ制御装置の動作について説明する。
同一アドレスリード、リードアクセス競合監視ブロック６００ａは、アドレスバス１０２ｂ、６０１ｂ、及び１０４ｂとアクセス要求信号１０２ｃ、６０１ｃ、及び１０４ｃとを入力としている。例えばプロセッサコア１０２がデータメモリ１０１に格納されているフラグ６０２を常にリードし続けてポーリング状態にある場合、さらにプロセッサコア６０１がフラグ６０２のポーリングを実行しようとした場合を考える。
【００７８】
この時、同一アドレスリード、リードアクセス競合監視ブロック６００ａは、アドレスバス１０２ｂと６０１ｂとの一致、及びアクセス要求信号１０２ｃと６０１ｃとの一致を監視し、一致した場合にアクセス許可信号６０１ｄを出力すると同時にデータバス１０１ａのデータをデータバス６０１ａに出力するようにデータメモリ制御装置１００を制御する。これにより、データバス１０１ａのデータをデータバス１０２ａとデータバス６０１ａに出力し、アクセス許可信号１０２ｄ、６０１ｄを出力することでプロセッサコア１０２、及び６０１ともにポーリング状態に移行できるためにリードアクセス競合がなくなる。
【００７９】
以上のような、本発明の実施の形態５に係るデータメモリ制御装置は、データメモリの同一領域への複数ブロックからのリードアクセス競合時に、それぞれ入力したアドレスバスとアクセス要求信号により、同一アドレスへのリードアクセス競合を検出し、リードアクセス競合を許可するので、システム全体の処理性能を向上することが可能となる。
【００８０】
実施の形態６．
本発明の実施の形態６に係るデータメモリ制御装置は、リードアクセスを行っているブロックと、該ブロックと同一のアドレスにライトアクセスを行っているブロックとの競合を検知し、システム全体の処理性能を向上させるために、ライトアクセスを許可するものである。
【００８１】
図７は、本発明の実施の形態６に係るデータメモリ制御装置の構成を示すブロック図である。
図６との違いは、同一アドレスリード・リードアクセス競合監視ブロック６００ａの代わりに、データメモリ１０１の同一アドレスに対するリードアアクセスとライトアクセスの競合を監視する同一アドレスリード・ライトアクセス競合監視ブロック６００ｂを備えている点である。
【００８２】
次に本発明の実施の形態６におけるデータメモリ制御装置の動作について説明する。
同一アドレスリード・ライトアクセス競合監視ブロック６００ｂは、アドレスバス１０２ｂ、６０１ｂ、及び１０４ｂとアクセス要求信号１０２ｃ、６０１ｃ、及び１０４ｃとを入力としている。例えばプロセッサコア１０２がデータメモリ１０１のあるフラグ６０２を常にリードし続けてポーリング状態にある場合、ペリフェラル１０４がフラグ６０２を書き換えて、プロセッサコア１０２のポーリング解除を実行しようとした場合を説明する。
【００８３】
この時、同一アドレスリード・ライトアクセス競合監視ブロック６００ｂは、アドレスバス１０２ｂと１０４ｂとの一致、及びアクセス要求信号１０２ｃと１０４ｃとの一致を監視し、一致した場合にアクセス許可信号１０４ｄとアクセス要求信号１０１ｃを出力すると同時にデータバス１０１ａとデータバス１０２aにデータバス１０４ａのデータを出力するようにデータメモリ制御部１００を制御する。これにより、データメモリ１０１へデータバス１０１ａのライトアクセスを行いつつ、データバス１０２ａに同じデータを出力することでプロセッサコア１０２のポーリング状態を解除できるためにアクセス競合がなくなる。
【００８４】
以上のような、本発明の実施の形態６に係るデータメモリ制御装置は、データメモリの同一領域へのブロックのアクセス時に、それぞれ入力したアドレスバスとアクセス要求信号により、リードアクセスに対するライトアクセス競合を検出し、ライトアクセス競合を許可するので、システム全体の処理性能を向上することができる。
【００８５】
実施の形態７．
本発明の実施の形態７に係るデータメモリ制御装置は、あるブロックから同一アドレスへ連続してデータを読み出す場合において、システム全体の処理性能を向上させるために、あるブロックから読み出したデータをデータメモリ制御部内に保持し、該ブロックからの読み出し要求がある間は、該保持したデータを該ブロックに送信して、他のブロックからのアクセスを許可できるようにしたものである。
【００８６】
図８は、本発明の実施の形態７に係るデータメモリ制御装置の構成を示すブロック図である。
図１との違いは、データメモリ制御部１００内に、ブロック１０２、１０３、及び１０４のいずれかのブロックのアクセス要求信号が２回以上連続してきており、かつそのアクセス先が同一アドレスであることを検出する連続アクセス検出部８００と、ブロック１０２、１０３、及び１０４のいずれかのブロックがデータメモリ１０１から読み出したデータを保持することができるリードレジスタ８０１とを備えた点である。
【００８７】
例えば、１０２、及び１０４のブロックからデータメモリ１０１へアクセス要求が来ておらず、ブロック１０３からデータメモリ１０１へ２回以上連続してアクセス要求が来たとき、まず連続アクセス検出部において前回アクセスしたアドレスと今回読み出すアドレスとが同一アドレスであるかどうかを検出する。そして、同一アドレスであると検出されたときは、読み出したデータをリードレジスタ８０１へ保存し、保存後は同一アドレス上のデータへの読み出し要求が来ている間はリードレジスタ８０１のデータをブロック１０３へ送信し続ける。
【００８８】
このように、リードレジスタ８０１のデータをブロック１０３へ送信し続けている間は、他のブロックからデータメモリ１０１へのアクセスが許可されるので、ブロック１０２またはブロック１０４からアクセス要求が来たとき、そのアクセス要求は許可される。
【００８９】
以上のような本発明の実施の形態７に係るデータメモリ制御装置は、連続アクセス検出部８００により、あるブロックの同一アドレスへの連続読み出しを検出して、該読み出したデータをリードレジスタ８０１に保存し、該ブロックのデータの読み出しは、データを保存したリードレジスタ８０１から該ブロックに送信することによって行われるので、あるブロックからの同一アドレスへの連続読み出し中は、他のブロックからアクセス要求が来たときに競合して待つことなくアクセスすることができ、システム全体の処理性能を向上することができる。
【００９０】
実施の形態８．
本発明の実施の形態８に係るデータメモリ制御装置は、同一のアドレスを連続して読み出すブロックに対して、データメモリ制御部内のリードレジスタから該リードレジスタにて保持したデータを送信している際に、他のブロックから、該読み出し要求しているブロックと同一のアドレスに書き込み要求があった場合において、リードレジスタの更新を行うために、データメモリのデータの書き込み後に、読み出し要求しているブロックから再度データメモリの読み出しを行うと同時に、リードレジスタに該読み出しデータを書き込むようにしたものである。
【００９１】
図９は、本発明の実施の形態８に係るデータメモリ制御装置の構成を示すブロック図である。
図８との違いは、データメモリ制御部１００内に、各ブロック１０２、１０３、及び１０４の各ブロックからデータメモリ１０１のアクセスが競合したとき、そのアドレスが同一であるかを検出するアドレス検出部８０２を付加した点である。
【００９２】
例えば、ブロック１０３がデータメモリ１０１へ同一アドレスを連続読み出しするので、リードレジスタ８０１のデータを読んでいる間に、ブロック１０２または１０４からデータメモリ１０１へ、データの書きこみ要求が来たとき、アドレス競合検出部８０２は、ブロック１０３が読み出しているアドレスと同一アドレスであるかを検出する。
【００９３】
書き込み要求しているブロックとブロック１０３とが同一アドレスであると検出されたときは、ブロック１０２または１０４のアクセスを許可し、データメモリ１０１のデータを更新する。その後、ブロック１０３はデータメモリ１０１へ再度読み出しを行い、同時にリードレジスタ８０１のデータも更新する。更新後は、ブロック１０３にリードレジスタ８０１のデータを送信し続ける。
【００９４】
また、リードレジスタ８０１の更新が必要なとき、ブロック１０２またはブロック１０４がデータメモリ１０１にアクセスすると同時にリードレジスタ８０１のデータを更新することも可能である。従って、ブロック１０３は、リードレジスタ８０１を更新するために、データメモリ１０１に再アクセスする必要が無くなる。
【００９５】
以上のような、実施の形態８に係るデータメモリ制御装置は、同一アドレスからの連続読み出し中は他のアクセス要求が来たときに競合して待つことなくアクセスできるので、システム全体の処理性能を向上することができる。
【００９６】
また、他のブロックからの連続読み出し中のブロックと同一のアドレスへの書き込みにより、データメモリ１０１のデータが更新されても、データを読み出し中のブロック１０３がデータメモリ１０１へ再度読み出しを行い、リードレジスタ８０１のデータも更新するので、更新したデータもリードレジスタ８０１に反映させることができ、連続読み出し中のブロックへ更新結果を反映することができる。
【００９７】
また、他のブロックから、読み出し中のブロック１０３と同一のアドレスへの書き込みと同時に、リードレジスタ８０１のデータを更新することにより、ブロック１０３は、リードレジスタ８０１の更新のためにデータメモリ１０１への再アクセスする必要が無く、リードレジスタ８０１更新時のオーバーヘッドを無くしてアクセス時間の短縮を可能にする。
【００９８】
実施の形態９．
本発明の実施の形態９に係るデータメモリ制御装置は、あるブロックが、データメモリから周期的にデータを連続して読み出す場合において、システム全体の処理効率を向上させるために、該ブロックがデータメモリから読み出したデータをデータメモリ制御部内で一時記憶し、該記憶したデータを該ブロックに送信することにより、他のブロックからのアクセスを許可できるようにしたものである。
【００９９】
図１０は、本発明の実施の形態９に係るデータメモリ制御装置の構成を示すブロック図である。
図１との違いは、データメモリ制御部１００内に、ブロック１０２、１０３、及び１０４のいずれかのアクセス要求信号が２回以上連続してきており、かつそのアクセス先が同一アドレスであることを検出する連続アクセス検出部８００と、各ブロック１０２、１０３、及び１０４の各ブロックからデータメモリ１０１のアクセスが競合したとき、そのアドレスが同一アドレスであるかを検出するアドレス競合検出部８０２と、データメモリ１０１からブロック１０２、１０３、及び１０４のいずれかへ読み出したｎ（ｎ≧２）ワードのデータを保持する一時記憶メモリ８０３とを備えた点である。
【０１００】
例えば、１０２、及び１０４のブロックからデータメモリ１０１へアクセス要求が来ておらず、ブロック１０３から周期的にデータメモリ１０１からｍ（ｍ≦ｎ）ワードのデータを連続して読み出すという通知をデータメモリ制御部１００に渡したとき、データメモリ１０１から読み出したｍワードのデータを一時記憶メモリ８０３に保存し、保存後はブロック１０３から通知が続く限り、ブロック１０３に一時記憶メモリ８０３のデータを送信し続ける。
【０１０１】
そして、一時記憶メモリ８０３のデータをブロック１０３へ送信し続けている間は、他のブロックからデータメモリ１０１へのアクセスが許可されるので、ブロック１０２またはブロック１０４からアクセス要求が来たとき、そのアクセス要求は許可される。従って、ブロック１０３からの通知中に他のブロックからアクセス要求が来たときに、競合して待つことなくアクセスすることが可能になる。
【０１０２】
ただし、ブロック１０２またはブロック１０４からのアクセス要求が、ブロック１０３のアクセスしているアドレスへのアクセス要求であった場合は、アドレス競合検出部８０２によって検出される。同一アドレスであると検出されると、ブロック１０２またはブロック１０４のアクセスは許可され、データメモリ１０１の更新が行われる。データの更新は、データメモリ１０１と同時に一時記憶８０３も同時に更新を行うことが可能であり、データメモリへのアクセスによるオーバーヘッド無しに一時記憶８０３の更新が可能である。
【０１０３】
以上のような、実施の形態９に係るデータメモリ制御装置は、ｍワードの周期的なデータをデータメモリ１０１から連続して読み出すときにデータメモリ制御部１００に通知することにより、ｍワードのデータは一時記憶メモリ８０３から送信されるので、他のブロックのデータメモリ１０１へのアクセスを許可することが可能となる。
【０１０４】
また、他のブロックによりデータメモリ１０１が更新されて一時記憶メモリ８０３の更新が必要なときに、データメモリ１０１と同時に一時記憶メモリ８０３も更新されるので、データメモリ１０１への再アクセスが無くアクセス時間の短縮が可能である。
【０１０５】
実施の形態１０．
本発明の実施の形態１０に係るデータメモリ制御装置は、データメモリを介して複数のブロック間で同一アドレスのデータの転送を行う場合において、システム全体の処理効率を向上させるために、あるブロックからの書き込みデータをデータメモリに出力すると同時に、該データを他のブロックにダイレクトに転送して、ライトアクセスとリードアクセスとを同時に行うものである。
【０１０６】
図１１は、本発明の実施の形態１０に係るデータメモリ制御装置の構成を示すブロック図である。図１との違いは、複数のブロック間で直接データの受け渡しを行うダイレクトバス１０２ｅ、１０３ｅ、及び１０４ｅと、データのダイレクト転送を制御するダイレクト制御部１２０１とを備えている点である。
【０１０７】
次に、本発明の実施の形態１０におけるデータメモリ制御装置の動作について、ペリフェラル１０４から専用ＨＷ１０３にダイレクトバス１０３ｅを介してデータを受け渡す場合を説明する。
【０１０８】
まず、ペリフェラル１０４は、データメモリ制御部１００に、データメモリ１０１のデータ書き込み要求を発行し、ダイレクト転送制御部１２０１により、ペリフェラル１０４からダイレクトバス１０３ｅを介して専用ＨＷ１０３にダイレクトに転送すると同時に、データバス１０１ａにデータを出力する。この時点ではペリフェラル１０４は、データメモリ制御部１００への転送データのみを出力し続け、書き込み要求受理待ち状態になる。専用ＨＷ１０３は、データメモリ制御部１００に、データメモリ１０１のデータ読み出し要求を発行する。この時点では専用ＨＷ１０３は、読み出し要求受理待ち状態となる。データメモリ制御部１００は、双方から要求されたデータメモリ１０１のアドレスが同一アドレスであり、かつデータメモリに対するアクセス要求が読み出しと書き込みの反するタイプであれば、双方からのデータメモリ１０１に対するアクセス許可信号１０３ｃ、１０４ｃをアサートし、ペリフェラル１０４から出力される書き込みデータをデータメモリ１０１の変数１２０２に格納する。書き込み要求を発行しているペリフェラル１０４は、データメモリ制御部１００から出力されるアクセス許可信号１０４ｄを受けて、書き込み受理待ち状態から書き込み状態へと遷移する。一方、読み出し要求を発行している専用ＨＷ１０３は、データメモリ制御部１００から出力されるアクセス許可信号１０３ｄを受けて、読み出し受理待ち状態から読み出し状態へと遷移し、ダイレクト転送制御部１２０１により、ペリフェラル１０４から専用ＨＷ１０３へのダイレクト転送を行う。
【０１０９】
ただし、ダイレクト転送を行うのは、有効なデータすなわち、ペリフェラル１０４がデータメモリ１０１にデータを出力する期間に限る。例えば、有効と無効の判別は、ダイレクトバス１０４ｅ、及び１０３ｅの中に識別信号を設けることで可能となる。無効なデータすなわち、ペリフェラル１０４がデータメモリ１０１の変数１２０２にデータを出力し終えた場合には、専用ＨＷ１０３は、データメモリ１０１の変数１２０２から読み出しを行う。
【０１１０】
以上のような、本発明の実施の形態１０に係るデータメモリ制御装置は、読み出し要求するブロックのアドレスと、書き込み要求するブロックのアドレスとが同一の場合において、書き込み要求するブロックから、書き込みデータをダイレクトに読み出しブロックに転送すると同時に、データメモリに該書き込みデータを出力するので、リードアクセスとライトアクセスとを同時に実行することが可能となり、システム全体の処理効率の向上が可能になる。
【０１１１】
なお、上記の例において、ペリフェラル１０４からデータメモリ１０１に出力するデータがダイレクト転送によって専用ＨＷ１０３に受け渡しができ、かつ以後の処理でデータメモリ１０１に格納されるデータを使用しない場合は、データメモリ１０１への書き込みを抑止する制御を行うことにより、ペリフェラル１０４と専用エンジン１０３以外の例えばプロセッサコア１０２がデータメモリ１０１へアクセスすることが可能となる。
【０１１２】
また、各ブロックを結ぶダイレクト転送は、複数のブロックにつなぐことによって、読み出しにおいては複数のブロックが同時に書き込みデータを読み出すことが可能になる。
【０１１３】
また、ダイレクトバス１０２ｅ、１０３ｅ、及び１０４ｅは、データバス１０２ａ、１０３ａ、及び１０４ａとそれぞれ共用可能であり、ダイレクトバス１０２ｅ、１０３ｅ、及び１０４ｅを設けない場合も、データバス１０２ａ、１０３ａ、及び１０４ａによりダイレクト転送が可能である。
【０１１４】
実施の形態１１．
本発明の実施の形態１１に係るデータメモリ制御装置は、消費電力を低減するために、複数のブロックに対するクロックのオン／オフを制御するクロック制御部を備え、データメモリ制御部からのアクセス許可の待ち状態に入っているブロックに対してのクロックを制御するものである。
【０１１５】
図１２は、本発明の実施の形態１１に係るデータメモリ制御装置の構成を示すブロック図である。
図１との違いは、データメモリ制御部１００内に、複数の各ブロックのクロックを制御するクロック制御部２００を備え、該クロック制御部２００を、クロック制御信号１０２ｆ、１０３ｆ、及び１０４ｆによりブロック１０２、１０３、及び１０４に接続した点である。
【０１１６】
ブロック１０２、１０３、及び１０４は、データメモリ１０１にアクセス要求信号１０２ｃ、１０３ｃ、及び１０４ｃを用いてアクセス要求を出すが、複数のブロックからのアクセス要求がある場合、アクセス競合が発生するため、データメモリ制御部１００が調停制御を行い、アクセスを許可されたブロックのみがデータメモリ１０１のデータの読み出しまたは書き込みを行う。
しかし、アクセスを許可されたブロック以外のブロックが存在する場合、そのブロックはアクセスの許可をデータメモリ制御部１００から受け取るまで、いわゆる待ち状態に入る。
【０１１７】
この時クロック制御部２００は、待ち状態に入るブロックに対してクロックを停止する制御信号を出力する。これにより、待ち状態に入るブロックはクロックを停止する。その後、アクセス許可を受けたブロックの処理が終了し、待ち状態に入っているブロックがアクセスの許可を受ける段階で、クロック制御部２００は待ち状態に入っているブロックのクロックをアクティブにする。
【０１１８】
以上のクロック制御部の動作により、ブロックが待ち状態に入っている間のみクロックを停止することができる。
このときのブロックのクロックを停止する方法であるが、対象となるブロックがクロック制御機構を備えていれば、このクロック制御信号を制御信号としてクロックのオン／オフを実現できる。しかし、対象となるブロックにクロック制御機構がない場合でも、このブロックに供給されるクロックをクロック制御信号との論理積等の簡単な回路を通じて供給することにより、対象ブロックのクロックのオン／オフを実現できる。なお、クロック制御信号自体をクロック信号とし対象ブロックに供給すると、クロック制御機構を付加することなくブロックのクロックのオン／オフを実現できる。
【０１１９】
以上のような、本発明の実施の形態１１に係るデータメモリ制御装置は、複数のブロックによるデータメモリへのアクセス競合が発生した場合、クロック制御部により、アクセスの許可を保留され、待ち状態に入っているブロックに対して、クロックを停止することにより、消費電力を低減することができる。
【０１２０】
実施の形態１２．
本発明の実施の形態１２に係るデータメモリ制御装置は、アクセス競合が発生したブロックの消費電力を低減するために、データメモリの動作速度を制御するメモリ速度制御部を備え、データメモリを高速動作させ、転送待ち状態のブロックの周波数を落とすものである。
【０１２１】
図１３は、本発明の実施の形態１２に係るデータメモリ制御装置の構成を示すブロック図である。
図１との違いは、データメモリ制御部１００内に、データメモリ１０１の動作速度を制御するメモリ速度制御部３００を備え、該メモリ速度制御部３００を、メモリ速度制御信号１０１ｇによりデータメモリ１０１と接続した点である。
【０１２２】
ブロック１０２、１０３、及び１０４は、データメモリ１０１にアクセス要求信号１０２ｄ、１０３ｄ、及び１０４ｄを用いてアクセス要求を出すが、複数のブロックからのアクセス要求がある場合、アクセス競合が発生するため、データメモリ制御部１００が調停制御を行う必要がある。
【０１２３】
本実施の形態１２では、例えば２つのブロックからのアクセス要求が発生した場合、メモリ速度制御部３００がメモリ速度制御信号線１０１ｇを通じデータメモリ１０１の動作速度を２倍以上に上げ、各アクセス要求を出したブロックを待たせることなく処理し、データメモリに対する読み出し、及び書き込みを行う。この処理により、２つのブロックからのアクセス競合が発生した場合でも、それぞれのブロックはデータメモリ１０１に同時にアクセスすることができる。
【０１２４】
なお、３つ以上のブロックからのアクセス要求が発生した場合でも、同様にデータメモリの動作速度を競合アクセス数に応じて上げることで処理することができる。このように、動的にデータメモリ１０１の動作速度を変更することにより、データメモリ制御部１００は、複数のブロックからのアクセス要求を競合制御する。ただし、同時に処理する競合アクセス要求の数は、データメモリ１０１の最高動作速度に応じて制限される。
【０１２５】
以上のような、本発明の実施の形態１２に係るデータメモリ制御装置は、複数のブロックからのアクセス要求がある場合、メモリ速度制御部により、データメモリの動作速度を上げることによって、複数のブロックからのアクセス要求を処理することができるとともに、転送待ちの状態のブロックの周波数が落とされるため、ブロックの消費電力を低減することができる。
【０１２６】
実施の形態１３．
本発明の実施の形態１３に係るデータメモリ制御装置は、システムの要求に対して、比較的短期間に柔軟な対応を可能にするため、複数のデータメモリ制御部同士を接続して、スケーラブルに機能拡張したものである。
【０１２７】
図１４は、本発明の実施の形態１３に係るデータメモリ制御装置の構成を示すブロック図である。
図において、データメモリ制御部４００が実行しているプロセッサコア４０２、及び専用ＨＷ４０３からのデータメモリ４０１へのアクセス調停制御内容や、データメモリ制御部５００が実行しているプロセッサコア５０２、及び専用ＨＷ５０３からのデータメモリ５０１へのアクセス調停制御内容は、実施の形態１から実施の形態１２の内容と同じである。本実施の形態１３で示している特徴は、データメモリ制御部４００とデータメモリ制御部５００とがデータバス４０４ａ、アドレスバス４０４ｂ、アクセス要求信号４０４ｃ、及びアクセス許可信号４０４ｄ、で接続され、２系統のデータメモリ制御部で構成している点である。
【０１２８】
以上の構成により、例えば、プロセッサコア４０２がデータメモリ５０１にアクセス要求を出すことが可能となる。具体的には、プロセッサコア４０２は、アクセス要求信号４０２ｃを用いてデータメモリ制御部４００に対してライトアクセス要求を出すと、データメモリ制御部４００は、アクセス要求信号４０４ｃを用いてデータメモリ制御部５００にライトアクセス要求を出す。データメモリ制御部５００は、アクセス要求信号４０４ｃよりアクセス要求を受け取ると、他のブロックからのアクセス要求との競合を確認して、競合がなかった場合、データメモリ５０１へライトアクセスを実行する。
【０１２９】
以上のような、実施の形態１３に係るデータメモリ制御装置は、複数のデータメモリ制御部同士をデータバス、アドレスバス、アクセス要求信号、及びアクセス許可信号で接続することにより、他のデータメモリ制御部で制御されているデータメモリに対して、アクセスの要求を可能にし、スケーラブルに機能拡張することができるので、システムの要求に対して比較的短期間に柔軟な対応ができる。
【０１３０】
なお、本実施の形態１３では、プロセッサコア４０２からデータメモリ５０１へのライトアクセスを例に取ったが、リードアクセス要求、または、他のブロックからのアクセスも同様に実行可能である。さらに、本実施の形態１３において、２系統のデータメモリ制御部の結合を説明したが、ｎ（ｎは２以上の自然数）系統までの拡張も容易に可能である。
【０１３８】
【発明の効果】
本発明の請求項１に記載のデータメモリ制御装置によれば、複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、前記データメモリ制御部は、前記データメモリを共有する第１のブロックが読み出したデータを保持するリードレジスタと、前記第１のブロックが前記データメモリへ２回以上連続して同じアドレスから読み出し動作をしていることを検出する連続アクセス検出部とをさらに備え、前記第１のブロックによる前記データメモリの同一アドレスからの２回以上の連続した読み出し動作を前記連続アクセス検出部にて検出した時、前記第１のブロックが前記データメモリから読み出しているデータを前記リードレジスタに保存し、引き続き前記連続アクセス検出部にて同一アドレスからの連続した読み出し動作を検出中に、前記データメモリを共有する第２のブロックがアクセス要求を出したときには、前記第１のブロックへは該リードレジスタの保存データを送信して、前記第２のブロックの前記データメモリへのアクセスを許可するので、同一アドレスからの連続読み出し中は、他のアクセス要求が来たときに競合して待つことなくアクセスすることができ、システム全体の処理性能を向上することができる効果がある。
【０１３９】
また、本発明の請求項２に記載のデータメモリ制御装置によれば、請求項１に記載のデータメモリ制御装置において、前記データメモリ制御部は、前記第２のブロックが書き込み要求を出しているアドレスと前記第１のブロックが読み出しているアドレスとが同一アドレスであることを検出するアドレス検出部を備え、前記アドレス検出部で前記第１のブロックの読み出しアドレスと前記第２のブロックの書き込みアドレスとが同一アドレスであることを検出し、前記第２のブロックによる前記同一アドレスへのデータの書き込み後に、前記第１のブロックによる前記同一アドレスからの読み出しを行い、同時に前記リードレジスタに該読み出しデータを書き込み、前記リードレジスタの更新を行うので、同一アドレスからの連続読み出し中は、他のアクセス要求が来たときに競合して待つことなくアクセスできることで処理性能を向上することが可能となり、また、同一アドレスへの書き込みによりデータメモリが更新された場合は、再度読み出しを実行することにより、連続読みだしへ結果を反映させることができる効果がある。
【０１４０】
また、本発明の請求項３に記載のデータメモリ制御装置によれば、請求項１に記載のデータメモリ制御装置において、前記アドレス検出部で前記第１のブロックの読み出しアドレスと前記第２のブロックの書き込みアドレスとが同一アドレスであることを検出したとき、前記第２のブロックによる前記同一アドレスへのデータの書き込みと同時に前記リードレジスタに該書き込みデータを書き込み、前記リードレジスタの更新を行うので、同一アドレスからの連続読み出し中は、他のアクセス要求が来たときに競合して待つことなくアクセスできることで処理性能を向上することが可能となり、また、同一アドレスへの書き込みにより、データメモリが更新された場合は、再度読み出しを実行することなしに連続読みだしへ結果を反映させることができる効果がある。
【０１４１】
また、本発明の請求項４に記載のデータメモリ制御装置によれば、複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、前記データメモリ制御部は、ｎ（ｎ≧２）ワード分のデータを保持する一時記憶メモリと、前記データメモリを共有する第１のブロックが前記データメモリへ２回以上連続して同じアドレスへ読み出し動作をしていることを検出する連続アクセス検出部と、前記データメモリを共有する第２のブロックが書き込み要求を出しているアドレスと前記第１のブロックが読み出しているアドレスとが同一アドレスであることを検出するアドレス検出部とをさらに備え、前記第１のブロックが連続してｍ（ｍ≦ｎ）ワードの周期的なアドレスアクセスを行うという通知を受け、該周期的なアドレスアクセスにより読み出されるｍワードのデータを前記一時記憶メモリへ保存し、該第１のブロックへは前記一時記憶メモリのデータを送信して前記第２のブロックの前記データメモリへのアクセスを許可し、前記アドレス検出部で前記第２のブロックの書き込みアドレスと前記第１のブロックの読み出しアドレスとが同一アドレスであることを検出した時は、前記第２のブロックによる書き込みと同時に前記一時記憶メモリにデータを書き込み、前記一時記憶メモリの更新を行うので、係数参照等、周期的なアクセスを実行する領域へのアクセスの場合、他のアクセスを許可でき、システム全体の処理効率を向上することができる効果がある。
【０１４２】
また、本発明の請求項５に記載のデータメモリ制御装置によれば、複数のブロックでデータメモリを共有するために前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御装置において、前記複数のブロックからのアクセス要求を調停制御するデータメモリ制御部と、前記データメモリと前記データメモリ制御部とを接続する第１のアドレスバスと、前記データメモリと前記データメモリ制御部とを接続する第１のデータバスと、前記データメモリと前記データメモリ制御部とを接続する第１のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアドレスバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のデータバスと、前記複数のブロックと前記データメモリ制御部とを接続する複数の第２のアクセス要求信号線と、前記複数のブロックと前記データメモリ制御部とを接続する複数のアクセス許可信号線とを備え、前記データメモリ制御部は、前記複数のブロックから前記複数の第２のアクセス要求信号線によりアクセス要求を受け、複数のアクセス要求の調停制御を前記複数の第２のアドレスバスからのアドレス情報を用いて行い、許可したアクセス要求に従って、１つまたは複数のブロックと前記データメモリとの間のデータの受け渡しを行い、該データメモリ制御装置は、前記複数のブロック間で直接データの受け渡しを行うための複数のダイレクトバスと、前記複数のブロックに対してのデータのダイレクト転送を制御するダイレクト転送制御部とをさらに備え、前記複数のブロックの中の単一ブロックからのデータメモリへのライトアクセス要求を行っているアドレスと、前記複数のブロックの全てもしくは一部のブロックからのリードアクセス要求を行っているアドレスとが同一アドレスの場合、アクセス要求全てに対して許可を与え、ライトアクセス許可を受けたブロックから出力された書き込みデータのデータメモリへの書き込みを実行すると同時に、前記ダイレクト転送制御部にて、前記ダイレクトバスを介した、リードアクセス許可を受けたブロックへの前記書き込みデータの受け渡しを制御するとともに、前記ライトアクセス許可を受けたブロックから前記データメモリへの書き込みが不要な場合は、前記データメモリへの書き込みは実行せず、前記ダイレクトバスを介した、リードアクセス許可を受けたブロックへの前記書き込みデータの受け渡しのみを実行し、その間、他のブロックからのアクセス要求を許可するので、従来のように、アクセスするブロック単位のみでしか定義できなかった優先順位が、アドレス情報を用いて定義できるので、データメモリ制御部におけるアクセス調停機構を変更することなく、ブロックの数を容易に拡張することができるとともに、複数のブロックからのアクセスの調停制御を簡素化することができ、また、データの転送効率の向上を可能にする効果がある。
また、データメモリを介した複数ブロック間の転送の場合、ライトアクセスとリードアクセスとを同時に実行でき、システム全体の処理効率を向上することができる効果がある。
さらに、データメモリを介した複数ブロック間の転送の場合でかつ、データメモリ上に転送データを書き込む必要がない場合、ライトアクセスとリードアクセスとを同時に実行でき、また、その間にも他のアクセスを許可することができるので、システム全体の処理性能を向上することができる効果がある。
【図面の簡単な説明】
【図１】本発明のデータメモリ制御装置の基本構成図である。
【図２】実施の形態１におけるデータメモリ制御装置の構成を示すブロック図である。
【図３】実施の形態２におけるデータメモリ制御装置の構成を示すブロック図である。
【図４】実施の形態３におけるデータメモリ制御装置の構成を示すブロック図である。
【図５】実施の形態４におけるデータメモリ制御装置の構成を示すブロック図である。
【図６】実施の形態５におけるデータメモリ制御装置の構成を示すブロック図である。
【図７】実施の形態６におけるデータメモリ制御装置の構成を示すブロック図である。
【図８】実施の形態７におけるデータメモリ制御装置の構成を示すブロック図である。
【図９】実施の形態８におけるデータメモリ制御装置の構成を示すブロック図である。
【図１０】実施の形態９におけるデータメモリ制御装置の構成を示すブロック図である。
【図１１】実施の形態１０におけるデータメモリ制御装置の構成を示すブロック図である。
【図１２】実施の形態１１におけるデータメモリ制御装置の構成を示すブロック図である。
【図１３】実施の形態１２におけるデータメモリ制御装置の構成を示すブロック図である。
【図１４】実施の形態１３におけるデータメモリ制御装置の構成を示すブロック図である。
【符号の説明】
１００  データメモリ制御部
１０１  データメモリ
１０１ａ  データバス
１０１ｂ  アドレスバス
１０１ｃ  アクセス要求信号
１０２  プロセッサコア
１０２ａ  データバス
１０２ｂ  アドレスバス
１０２ｃ  アクセス要求信号
１０２ｄ  アクセス許可信号
１０３  専用HW
１０３ａ  データバス
１０３ｂ  アドレスバス
１０３ｃ  アクセス要求信号
１０３ｄ  アクセス許可信号
１０４  ペリフェラル
１０４ａ  データバス
１０４ｂ  アドレスバス
１０４ｃ  アクセス要求信号
１０４ｄ  アクセス許可信号
１０５ａ  データメモリ領域Ａ
１０５ｂ  データメモリ領域Ｂ
１０５ｃ  データメモリ領域Ｃ
１０６ａ  データメモリ領域Ａ１
１０６ｂ  データメモリ領域Ａ２
１０６ｃ  データメモリ領域Ａ３
１０７ａ  データメモリ領域Ｂ１
１０７ｂ  データメモリ領域Ｂ２
１０８ａ  データメモリ領域Ｃ１
１０８ｂ  データメモリ領域Ｃ２
６００ａ  同一アドレスへのリード・リードアクセス競合監視ブロック
６００ｂ  同一アドレスへのリード・ライトアクセス競合監視ブロック
６０２  フラグ
８００  連続アクセス検出部
８０１  リードレジスタ
８０２  アドレス競合検出部
８０３  一時記憶メモリ
１２０１  ダイレクト転送制御部
１２０２  変数
１０２ｅ  ダイレクトバス
１０３ｅ  ダイレクトバス
１０４ｅ  ダイレクトバス
２００  クロック制御信部
１０２ｆ  クロック制御信号
１０３ｆ  クロック制御信号
１０４ｆ  クロック制御信号
３００  メモリ速度制御信部
１０１ｇ  メモリ速度制御信号
４００  データメモリ制御部
４０１  データメモリ
４０１ａ  データバス
４０１ｂ  アドレスバス
４０１ｃ  アクセス要求信号
４０２  プロセッサコア
４０２ａ  データバス
４０２ｂ  アドレスバス
４０２ｃ  アクセス要求信号
４０２ｄ  アクセス許可信号
４０３  専用HW
４０３ａ  データバス
４０３ｂ  アドレスバス
４０３ｃ  アクセス要求信号
４０３ｄ  アクセス許可信号
４０４ａ  データバス
４０４ｂ  アドレスバス
４０４ｃ  アクセス要求信号
４０４ｄ  アクセス許可信号
５００  データメモリ制御部
５０１  データメモリ
５０１ａ  データバス
５０１ｂ  アドレスバス
５０１ｃ  アクセス要求信号
５０２  プロセッサコア
５０２ａ  データバス
５０２ｂ  アドレスバス
５０２ｃ  アクセス要求信号
５０２ｄ  アクセス許可信号
５０３  専用HW
５０３ａ  データバス
５０３ｂ  アドレスバス
５０３ｃ  アクセス要求信号
５０３ｄ  アクセス許可信号
【図１】
0003990569.tif 000002
【図２】
0003990569.tif 000003
【図３】
0003990569.tif 000004
【図４】
0003990569.tif 000005
【図５】
0003990569.tif 000006
【図６】
0003990569.tif 000007
【図７】
0003990569.tif 000008
【図８】
0003990569.tif 000009
【図９】
0003990569.tif 000010
【図１０】
0003990569.tif 000011
【図１１】
0003990569.tif 000012
【図１２】
0003990569.tif 000013
【図１３】
0003990569.tif 000014
【図１４】
0003990569.tif 000015