(57)【特許請求の範囲】
【請求項１】
２ｎ値直交振幅変調方式（ｎは２以上の自然数）で変調された受信信号からｎ系列のディジタル信号を復調する直交振幅復調回路において、
前記受信信号を直交復調して互いに直交するＩチャネルおよびＱチャネルの復調信号を出力する直交復調部と、
前記復調信号をチャネルごとにディジタル変換して前記ＩチャネルおよびＱチャネルごとのディジタルデータを得るディジタル変換部と、
前記ＩチャネルおよびＱチャネルごとのディジタルデータの二次元位相平面上における信号点配置をデマッピングして前記ｎ系列のディジタル信号を再生出力する信号点配置変換部と、
前記ＩチャネルおよびＱチャネルごとのディジタルデータに基づいて前記二次元位相平面におけるＩ軸とＱ軸との直交性を補償する直交性補償部とを具備し、
この直交性補償部は、
前記二次元位相平面上において少なくとも最外周より内側に出現する信号点に対応するディジタルデータを選択的に用いた論理演算により、前記直交性を補償するための制御信号を生成する論理演算部を備えることを特徴とする直交振幅復調回路。
【請求項２】
２ｎ値直交振幅変調方式（ｎは２以上の自然数）で変調された受信信号から、直交振幅復調回路によりｎ系列のディジタル信号を復調する受信装置において、
前記直交振幅復調回路は、
前記受信信号を直交復調して互いに直交するＩチャネルおよびＱチャネルの復調信号を出力する直交復調部と、
前記復調信号をチャネルごとにディジタル変換して前記ＩチャネルおよびＱチャネルごとのディジタルデータを得るディジタル変換部と、
前記ＩチャネルおよびＱチャネルごとのディジタルデータの二次元位相平面上における信号点配置をデマッピングして前記ｎ系列のディジタル信号を再生出力する信号点配置変換部と、
前記ＩチャネルおよびＱチャネルごとのディジタルデータに基づいて前記二次元位相平面におけるＩ軸とＱ軸との直交性を補償する直交性補償部とを具備し、
この直交性補償部は、
前記二次元位相平面上において少なくとも最外周より内側に出現する信号点に対応するディジタルデータを選択的に用いた論理演算により、前記直交性を補償するための制御信号を生成する論理演算部を備えることを特徴とする受信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２ｎ（ｎ＝２，３，…）値直交振幅変調方式を採用したディジタルマイクロ波受信装置とその直交振幅復調回路の改良に関する。
【０００２】
【従来の技術】
近年、通信ニーズの増大や通信技術の発展に伴い種々の通信システムが開発されており、その中にディジタルマイクロ波無線通信システムがある。この種のシステムは、例えばマイクロ波帯域の搬送波を多値直交振幅変調（多値ＱＡＭ：Quadrature Amplitude Modulation）方式で変調することによりディジタルデータを無線伝送するもので、アナログ無線伝送システムや有線ディジタル伝送システムに比べて、安価にして高品質のデータ伝送が可能である。
【０００３】
直交振幅変調方式を採用したディジタルマイクロ波無線通信システムでは、従来から２ｎ（ｎ＝２，３，…）値ＱＡＭ信号の変復調方式が用いられており、その中ではＩチャネルとＱチャネルの信号数を等しくした１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ方式などが一般的である。これに加え、ＩチャネルとＱチャネルの信号数を異ならせた１２８ＱＡＭ方式なども有る。
【０００４】
ところで、この方式を採用した無線通信システムにおいては、受信復調の際のビット誤りを防止するため、受信復調器においてＩチャネルとＱチャネルとの直交性を高精度に保つことが重要である。
【０００５】
しかしながらこの種の従来の無線通信システムにおいては、両チャネルの直交性を積極的に補償する機構を備えたものは未だ知られていない。特に１２８ＱＡＭ、２５６ＱＡＭ方式などのように、信号点の数が多くなるほどに直交性のずれに対する耐性が原理的に低くなり、わずかなずれでビット誤りを生じて通信品質の低下を引き起こす虞があった。
【０００６】
【発明が解決しようとする課題】
以上述べたように多値ＱＡＭ方式を用いたディジタルマイクロ波無線通信システムでは、信号点の数が増えるほどにチャネル間の直交性のずれに対する耐性が低くなり、ビット誤りや通信品質の低下などを生じる虞が大きいという不具合が有った。
【０００７】
本発明は上記事情によりなされたもので、その目的は、信号点の数によらずチャネル間の直交性を高精度に保つことができ、これにより通信品質の向上を図った受信装置とその直交振幅復調回路を提供することにある。
【０００８】
また本発明の他の目的は、アナログ／ディジタル変換回路のオフセット制御回路をＡＳＩＣ（Application Specific IC）、ＦＰＧＡ（Field Programmable Gate Array）などの簡単な回路により構成することを可能とし、これにより回路規模の小型化および動作の安定化を図った受信装置とその直交振幅復調回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明に係わる直交振幅復調回路は、２ｎ値直交振幅変調方式（ｎは２以上の自然数）で変調された受信信号からｎ系列のディジタル信号を復調する直交振幅復調回路において、前記受信信号を直交復調して互いに直交するＩチャネルおよびＱチャネルの復調信号を出力する直交復調部と、前記復調信号をチャネルごとにディジタル変換して前記ＩチャネルおよびＱチャネルごとのディジタルデータを得るディジタル変換部と、前記ＩチャネルおよびＱチャネルごとのディジタルデータの二次元位相平面上における信号点配置をデマッピングして前記ｎ系列のディジタル信号を再生出力する信号点配置変換部と、前記ＩチャネルおよびＱチャネルごとのディジタルデータに基づいて前記二次元位相平面におけるＩ軸とＱ軸との直交性を補償する直交性補償部とを具備し、この直交性補償部は、前記二次元位相平面上において少なくとも最外周より内側に出現する信号点に対応するディジタルデータを選択的に用いた論理演算により、前記直交性を補償するための制御信号を生成する論理演算部を備えることを特徴とする。
【００１０】
また前記直交信号再生手段に、例えば前記受信信号を分岐する分岐手段と、この分岐手段で分岐された片方の受信信号の位相を遅延させる可変遅延手段とを備え、
前記直交性補償手段に、前記ディジタル変換手段から出力されるディジタルデータの主信号および誤差信号を使用した論理演算の結果に基づき前記可変遅延手段における位相遅延量を制御させることにより、前記直交信号再生手段から出力される前記同相成分と直交成分との間の直交関係を補償するようにしたものである。
【００１１】
このような手段を講じることにより、ＩチャネルとＱチャネルとの直交性を高精度に保つことが可能となり、その結果ビット誤りなどを抑圧して通信品質を向上させることが可能となる。
【００１２】
特に本発明では、前記直交性補償手段において、前記ディジタル変換手段から出力されるディジタルデータのうち、前記二次元位相平面上において少なくとも最外周より内側に出現する信号点のみを選択的に使用して、前記直交信号再生手段から出力される前記同相成分と直交成分との間の直交関係を補償するための制御を行うようにしている。
【００１３】
すなわち、二次元位相平面上において原点に近い領域に現れる信号点のほうが、外側に現れる信号点よりもずれに対する耐性が高い。言い換えれば、ずれの許容値（閾値）を超えるまでの範囲が広い。このことを利用して、本発明では直交性制御のために使用する信号点を二次元位相平面上における内側の信号点に限定することにより、直交性制御の精度を向上させ、また制御の安定化を可能とするものである。このことは、特に１２８ＱＡＭや２５６ＱＡＭなど、信号点の数が多い多値ＱＡＭ方式を採用する場合により大きな効果となって現れる。
【００１４】
また、原理的にずれへの耐性の高い信号点を用いることにより、回路を構成する素子の特性への要求を緩和することができ、これにより装置の低コスト化を図ることなども可能となる。
【００１５】
また第２の本発明に係わる受信装置とその直交振幅復調回路は、受信信号を２ｎ値直交振幅変調方式（ｎは２以上の自然数）に従いｎ系列のディジタル信号に復調する直交振幅復調回路またはこの直交振幅復調回路を用いた受信装置にあって、
前記受信信号から搬送波の同相成分とこれに直交する直交成分とを分離してこれらの成分を別々に出力する直交信号再生手段と、この直交信号再生手段から出力される前記同相成分および直交成分をそれぞれディジタルデータに変換するディジタル変換手段と、このディジタル変換手段から出力されるディジタルデータから前記ｎ系列のディジタル信号を再生するディジタル信号再生手段と、前記ディジタル変換手段から出力されるディジタルデータの誤差信号を、前記同相成分および直交成分ごとにカウントするアップ・ダウンカウンタと、前記ディジタル変換手段と前記ディジタル信号再生手段との間に介在して設けられ、前記ディジタル変換手段から出力される前記同相成分および直交成分ごとのディジタルデータに前記アップ・ダウンカウンタからの出力をそれぞれ加算するディジタル加算器とを具備するものである。
【００１６】
このように、ディジタル変換手段から出力されるディジタルデータの誤差信号をアップ・ダウンカウンタでカウントし、カウントした値を上記ディジタルデータに加算することにより、前記ディジタル変換手段における識別レベルの誤差成分が補正される。ここで、アップ・ダウンカウンタはいわば積分器としての作用を果たすことになる。
【００１７】
従来はこれのような作用をアナログの素子により担っていたが、上記構成とすることで同様の作用をディジタル的に行うことができる。すなわちディジタル変換手段としてのＡ／Ｄコンバータにおける識別レベルの誤差成分を補正するための回路を、全ディジタル構成とすることが可能となる。したがって、当該素子をＡＳＩＣやＦＰＧＡなどの内部に構成することが可能になり、部品点数を減らすことが可能となる。また、アナログ構成では、素子のバラツキによる定数の微調整が必要になる場合があったが、全ディジタル構成が可能となることで常に安定した動作を得ることができる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、以下の実施形態では１２８ＱＡＭ（２７値ＱＡＭ）方式を用いるディジタル伝送装置の直交振幅復調部を例にとって説明する。
【００１９】
（第１の実施形態）
図１は本発明の第１の実施形態に係わる直交振幅復調部の構成を示す回路ブロック図である。図１において、図示しない受信回路から出力された受信中間周波信号は、自動利得制御増幅器２１でのレベル調整ののちロールオフフィルタ（ＲＯＦ）２２および受信中間周波増幅器２３を介して直交復調回路２４に入力される。
【００２０】
直交復調回路２４は、受信信号から搬送波の同相成分とこれに直交する直交成分とを分離してこれらの成分を別々に出力する。すなわち、直交復調回路２４は、入力された受信中間周波信号を２分岐してそれぞれ電圧制御発振器（ＶＣＯ）２４１で発生した基準搬送波とミキシングすることにより、Ｉチャネル，Ｑチャネルのベースバンド復調信号を出力する。その際、２分岐した受信中間周波信号に与えられる基準搬送波の位相を可変遅延素子２４２により互いに直交させることで、互いに直交するＩチャネル，Ｑチャネル信号出力を得る。この可変遅延素子２４２における位相遅延量は制御回路（ＣＯＮＴ）３８により制御される。
【００２１】
ここで、ＶＣＯ２４１で発生される基準搬送波の周波数は、制御回路（ＣＯＮＴ）３８および低域通過フィルタ３３１からなる搬送波同期回路により受信搬送波周波数に同期している。
【００２２】
直交復調回路２４から出力されたＩチャネルおよびＱチャネルの復調信号は、それぞれ低域通過フィルタ２５，２６およびオペアンプ２７，２８を介してアナログ／ディジタル（Ａ／Ｄ）コンバータ２９，３０に入力され、ディジタルデータに変換される。そして、この受信ディジタルデータＩ０〜Ｉ７，Ｑ０〜Ｑ７は信号点配置変換回路３６に入力される。さらに、この受信ディジタルデータＩ０〜Ｉ７，Ｑ０〜Ｑ７は分岐され、直交性補償回路３７を介して制御回路（ＣＯＮＴ）３８にも入力されている。
【００２３】
信号点配置変換回路３６は、差分論理回路（ＤＩＦＦＬＯＧ）３４１と、デマッピング回路３６１とから構成される。差分論理回路３４１では、入力された受信ディジタルデータＩ０〜Ｉ７，Ｑ０〜Ｑ７の差分演算が行われる。デマッピング回路３６１は、上記差分論理回路３４１から出力された受信ディジタルデータＩ０〜Ｉ７，Ｑ０〜Ｑ７の二次元位相平面上における信号点配置をマッピング前の状態に戻すための変換処理を行うもので、デマッピング後のデータが８系列のディジタル信号Ｄ１〜Ｄ８として再生出力される。
【００２４】
このほか、図中符号３１はクロック再生回路（ＣＬＫ ＲＥＣ）である。また、４０はインタフェース部（Ｉ／Ｆ）、５０は操作部であり、操作部５０で与えられたユーザの入力操作はインタフェース部４０を介して制御回路３８に通知され、変調方式の選択やこれに応じたデマッピング方式の選択などに反映される。また符号３３１〜３３４はいずれも低域通過フィルタであり、制御回路３８からの制御信号を平均化するものである。
【００２５】
図２は、本実施形態における直交性補償回路３７の構成を示す回路図である。この直交性補償回路３７は、ＥＸＮＯＲ（否定排他的論理和）ゲート２ａ，２ｂ、ＡＮＤ（論理積）ゲート２ｃ，２ｄおよびＯＲ（論理和）ゲート２ｅを備える。このうちＥＸＮＯＲゲート２ａにはＩチャネルのＭＳＢ（Most Significant Bit）Ｉ７と、Ｑチャネルの１２８ＱＡＭにおける誤差信号Ｑ２が、ＥＸＮＯＲゲート２ｂには同様にＱチャネルのＭＳＢであるＱ７とＩチャネルの誤差信号Ｉ２が与えられる。各ＥＸＮＯＲゲート２ａ，２ｂの出力は、互いに反転する（ＮＯＴ素子による：符号付さず）クロック信号とともにＡＮＤゲート２ｃ，２ｄに入力され、そしてその論理和出力（ＯＲゲート２ｅによる）制御信号ＮＱＵＡＤとして出力される。
【００２６】
なお、図２はフェージングへの耐性を高めるためにＤＲＥ１／２（Decision Range Expanded 1/2）と呼ばれる既存の方式を適用した場合の回路構成を示すものである。ＤＲＥ１／２を適用しない場合には、誤差信号は１段階繰り下がって第５パス（Ｉ３，Ｑ３）となる。
【００２７】
次に、上記構成における動作を説明する。まず、図３を参照して概要を説明する。この図は４値ＱＡＭ変調方式における直交性補償の概念を説明するための図である。二次元位相平面において、図に示すようにＱ軸が時計回りにずれると、信号点は白丸で示すように斜線領域に偏って検出される。Ｉ軸が反時計回りにずれた場合も同様である。そこで、上記斜線領域における信号点の検出確率の偏りを無くすべく図１の可変遅延素子２４２の遅延量をフィードバック制御することで、Ｑ軸、Ｉ軸の直交性を高精度に保つことが可能となる。本実施形態では、図２に示すハードウェアロジック回路による論理演算により、可変遅延素子２４２に与える遅延量制御のための制御信号を生成するようにした。
【００２８】
次に、図４を参照してＤＲＥ１／２を適用した１６値ＱＡＭ変調方式における直交性補償の概念を説明する。この図は、上記方式におけるＱ軸およびＩ軸のずれを検出する領域を示している。同図からも判るようにＱ軸、Ｉ軸の互いのずれを検出するためには、ディジタル変換後の主信号と、変調方式に応じた誤差信号とを採用すると良いことが判る。具体的には、Ｑ軸のずれ検出のためにはＱチャネルの主信号とＩチャネルの誤差信号との排他的論理和を、Ｉ軸のずれ検出のためにはＩチャネルの主信号とＱチャネルの誤差信号との排他的論理和をそれぞれ取れば良い。
【００２９】
そこで、ＤＲＥ１／２のもとでの１２８（２５６）ＱＡＭ方式においては主信号がＱ７，Ｉ７、誤差信号がＱ２，Ｉ２であるので、図２においてはＥＸＮＯＲゲート２ａにＩ７，Ｑ２を、ＥＸＮＯＲゲート２ｂにＱ７，Ｉ２を入力するようにしている。これらのＥＸＮＯＲゲート２ａ，２ｂの出力をそれぞれＡＮＤゲート２ｃ，２ｄに与え、互いに反転するクロックでそれぞれ論理積演算し、さらにその結果に論理和演算を施す（ＯＲゲート２ｅによる）ことで、可変遅延素子２４２に与えるべき制御信号を得ることができる。
【００３０】
このように本実施形態では、ディジタル変換後の主信号と、変調方式に応じた誤差信号とを用いた論理演算によりＱ軸とＩ軸との互いのずれを検出し、これを補正する制御信号を生成して可変遅延素子２４２に与え、その遅延量を制御することでＱ軸とＩ軸との直交性を高精度で保つようにしている。本実施形態で示した１２８ＱＡＭ変調方式では、ＩチャネルのＭＳＢとＱチャネルのＱ２との排他的論理和の反転、およびＱチャネルのＭＳＢとＩチャネルのＩ２との排他的論理和の反転を取り、これらを互いに反転したクロック信号で論理積処理して両者の論理和を取り、その結果を制御信号としている。
【００３１】
このような構成によりＩチャネルとＱチャネルとの間の直交性を高精度に保つことができるようになり、通信品質の向上を図ることが可能となる。
【００３２】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図５は第２の実施形態における直交性補償回路３７の構成を示す回路図である。この回路は、ＥＸＯＲ（排他的論理和）ゲート５ａ〜５ｄ、エッジトリガ型フリップ・フロップ回路３８ｃ，３８ｄおよびＡＮＤ（論理積）ゲート５ｅ，５ｆを備える。
【００３３】
図に示すごとく、ＥＸＯＲゲート５ａにはＩ７とＱ１、ＥＸＯＲゲート５ｂにはＩＱ１とＱ２、ＥＸＯＲゲート５ｃにはＩ１とＱ７、ＥＸＯＲゲート５ｄにはＩ１とＩ２がそれぞれ入力される。このうち、ＥＸＯＲゲート５ａ，５ｃの出力がそれぞれフリップ・フロップ回路３８ｃ，３８ｄのＤ端子に与えられる。
【００３４】
フリップ・フロップ回路３８ｃ，３８ｄの出力はそれぞれＡＮＤゲート５ｅ，５ｆに与えられ、互いに反転するクロック信号との論理積が取られる。その結果の論理和が（ＯＲ回路２ｅによる）、可変遅延素子２４２への制御信号として出力される。
【００３５】
一方、ＥＸＯＲゲート５ｂの出力とクロック信号とのＡＮＤがフリップ・フロップ回路３８ｃのクロック端子に入力される。同様に、ＥＸＯＲゲート５ｄの出力とクロック信号とのＡＮＤがフリップ・フロップ回路３８ｄのクロック端子に入力される。
【００３６】
図６を参照して上記構成での作用を説明する。図６は、ＤＲＥ１／２を適用した１６値ＱＡＭ変調方式における直交性補償の別の例を説明するための概念図である。この図においては、Ｑ軸、Ｉ軸のずれ検出のため、Ｑ信号に関しては誤差信号の２ビット目を使用すると共に、Ｉ信号に関しては主信号ＭＳＢを使用している。
【００３７】
図６において、Ｉ軸がずれると信号点の検出位置は上下方向に移動するために、図４と同様の考え方により、Ｉ軸のずれ検出のためには黒丸印を上下に挟むように検出領域を設定すれば良い。一方Ｑ軸がずれた場合、信号点の検出位置は左右方向に大きく移動するが、上下方向にもわずかに移動する（Ｉ軸についても同じことが言える）。このため、Ｑ軸のずれ検出に関しても、黒丸印を上下に挟むように検出領域を設定すれば良い。本実施形態ではこのわずかなずれを検出するため、Ｑ信号に関して誤差信号の２ビット目を使用している。
【００３８】
図６において、Ｑ軸のずれを検知する領域に信号点が現れた場合に１を出力し、Ｉ軸のずれを検知する領域に信号点が現れた場合に０を出力し、その他の領域を不感帯（直前の出力を保持する領域）とする論理回路を組むと、図５のごとくとなる。このような構成によっても、第１の実施形態と同様の効果を得ることが可能となる。
【００３９】
（第３の実施形態）
次に、上記第１および第２の実施形態に更に改良を加えた形態を第３の実施形態として説明する。図７は、１２８ＱＡＭ方式における信号点配置と直交性のずれとの関係を示す図である。
【００４０】
この図から明らかなように、１２８ＱＡＭのように信号点の数が多い直交振幅変調方式においては、直交性のズレによる各信号点の収束点からの隔たりがＩ軸，Ｑ軸から離れるにつれて一般に大きくなる。例えば図７において信号点に１１．３°のズレが生じたとすると、領域１ではズレた信号点（図中黒点）と収束点（図中白抜き点）とが同じ領域に入っているため正常な制御を行えるが、領域２では信号点が領域外にはみ出しているため、制御エラーを起こしてしまう。すなわち、信号点配置図における外側の領域（原点から離れた領域）に位置する点ほど、直交性のずれへの耐性が低いことになる。
【００４１】
しかしながら上記第１および第２の直交性補償回路３７では、ランダムに到達する信号点の全てを使用して直交性制御を行っていた。このため原点から離れた領域に位置する点が到達したときには誤制御の可能性が大きく、特に受信信号の引き込み前の段階において直交性制御が不安定になりやすい。本実施形態では、この点につき改良を加えた例を説明する。
【００４２】
図８は、第３の実施形態に係わる直交性補償回路３７の構成を示す回路図である。なお同図において図２、図５と共通する部分には同じ符号を付して示し、ここでは異なる部分についてのみ説明する。
【００４３】
図８の回路は、識別領域検出回路３８ａ，３８ｂを備える。識別領域検出回路３８ａ，３８ｂは、ＥＸＯＲゲート、ＥＸＮＯＲゲートおよびＡＮＤゲートを備える（符号付さず）。例えば識別領域検出回路３８ａでは、ＩチャネルのＭＳＢであるＩ７およびＩ６がＥＸＯＲゲートに、Ｉ６およびＩ５がＥＸＮＯＲゲートにそれぞれ入力される。これらのゲートの出力と、クロック信号との論理積（ＡＮＤゲートによる）がフリップ・フロップ回路３８ｃのクロック端子に入力される。このフリップ・フロップ回路３８ｃのＤ端子には、ＥＸＮＯＲゲート２ａの出力が与えられる。識別領域検出回路３８ｂ、ＥＸＮＯＲゲート２ｂおよびフリップ・フロップ回路３８ｄにおいても、ＱチャネルとＩチャネルとを入れ換えた形で同様の構成となっている。
【００４４】
図９を参照して、上記構成での動作を説明する。第３の実施形態では、二次元位相平面上にて直交性制御に使用する点に位置に制限を設ける。すなわち、Ｑ軸、Ｉ軸に関して独立に直交性制御を行うに際して、Ｑチャネル方向の制御には図中実線で囲まれた領域内の信号点を、Ｉチャネル方向の制御には図中点線で囲まれた領域内の信号点をそれぞれ使用し、この領域外で検出された信号点は直交性補償制御に使用しない。要するに、内側に位置する８×８個の点のみを選択的に使用して直交性補償制御に供するようにする。
【００４５】
このことを、より詳細に示すと図１０のごとくになる。この図は、ＤＲＥ１／２を適用した２５６ＱＡＭ（１２８ＱＡＭも同様）方式における本実施形態での識別領域を示す図である。この図から、中央に位置する８×８個の点とその外側とを区別するには、両チャネルともに主信号とその下位２ビット目まで（Ｑ７，Ｉ７，Ｑ６，Ｉ６，Ｑ５，Ｉ５）を使用すれば良いことが判る。具体的には、例えばＩチャネルでは（Ｉ７，Ｉ６，Ｉ５）＝（１，０，０）または（０，１，１）となる点と、それ以外とを区別すれば良い（Ｑチャネルも全く同様）。
【００４６】
さて、図８の回路では、上記述べた信号点の出現位置による選択的な直交性制御を次のようにして実現する。例えばＩチャネルについて説明すると、識別領域検出回路３８ａのＥＸＯＲゲート、ＥＸＮＯＲゲートの作用により（Ｉ７，Ｉ６，Ｉ５）＝（１，０，０）または（０，１，１）の場合には、次段のＡＮＤゲートに（０，０）が出力される。このときフリップ・フロップ回路３８ｃのクロック端子に供給されるクロック信号が停止し、ＥＸＮＯＲゲート２ａからの出力（すなわち可変遅延素子２４２への直交性制御信号）がフリップ・フロップ回路３８ｃでラッチされて、直交性制御の状態は直前の状態が保持される。
【００４７】
このように本実施形態では、ディジタル変換後の主信号と、変調方式に応じた誤差信号とを用いた論理演算によりＱ軸とＩ軸との互いのずれを検出し、このずれを補正する制御信号を生成するが、その際に信号点配置図上の中央に位置する８×８個の点のみを使用して制御信号の生成に供するようにしている。具体的には主信号の下位１ビットおよび２ビット（Ｑ６，Ｉ６，Ｑ５，Ｉ５）を使用し、上記の範囲よりも外側に位置する点が出現した場合には直交性制御信号をラッチして直前の信号を保持するようにしている。
【００４８】
すなわち、１２８値の信号点配置は、Ｉｃｈ，Ｑｃｈそれぞれ１２値づつの直交した２系列の信号から構成される。また、直交性の制御はＩｃｈ方向とＱｃｈ方向にそれぞれ独立して行うが、本実施形態では、Ｉｃｈ方向の制御を行うとき、Ｑｃｈの１２値のうち外側の２値づつ、計４値については使用しないようにする。同様にＱｃｈ方向の制御の際には、Ｉｃｈの１２値のうち内側の８値についてのみ使用するようにする。
【００４９】
このように、直交性制御の際に、ずれに対する耐性の低い外側の点を使用せず、耐性の高い内側の点のみを用いるようにしたので、Ｉ軸、Ｑ軸の直交性制御を高精度に保つことができるようになり、その結果、通信品質の向上を図ることが可能となる。また、直交性制御に使用する信号点配置図上の領域は、信号点の数によらずに任意に設定することができる。これにより信号点の数に係わらず、チャネル間の直交性を高精度に保つことが可能となる。
【００５０】
また本実施形態で示した直交性の制御方式は、例えば電源投入直後のように直交性のずれが大きい状況にて特に有効である。この利点を生かして、初期制御状態を過ぎて或る程度の制御の安定が図れたのちには、全ての信号点を利用して直交性制御を行うようにしても良い。このような手法を用いれば、伝送媒体上の擾乱が比較的小さい場合には、制御の安定性を更に向上させるが可能となる。
【００５１】
なお、図８にはＤＲＥ１／２法を適用した際の直交性補償回路の構成を示したが、この方法を適用しない場合の構成は図１１に示すようになる。この構成は、図８と比較して識別領域検出回路３８ａ，３８ｂにおけるＥＸＮＯＲゲートを削除したものとなっている。
【００５２】
（第４の実施形態）
次に、図１２を参照して本発明の第４の実施形態を説明する。図１２は第４の実施形態における直交振幅復調部の構成を示す回路ブロック図である。同図において図１と共通する部分には同一の符号を付して示し、ここでは異なる部分についてのみ説明する。
【００５３】
図１２では、アナログ／ディジタル（Ａ／Ｄ）コンバータ２９，３０のオフセット調整を行うオペアンプ２７，２８のゲインを固定とし、これに代えて加算器１０１，１０２と、アップ・ダウンカウンタ（Ｕ／Ｄ ＣＯＵＮＴ）１０３，１０４とを備えている。
【００５４】
そして、アップ・ダウンカウンタ１０３にはＡ／Ｄコンバータ２９から出力されるディジタルデータのうちＩ６（Ｉチャネルの誤差信号）が、アップ・ダウンカウンタ１０４にはＡ／Ｄコンバータ３０からのＱ６（Ｑチャネルの誤差信号）がそれぞれ与えられる。各アップ・ダウンカウンタ１０３，１０４の８ビットパラレルの出力信号はそれぞれ加算器１０１，１０２に与えられ、Ａ／Ｄコンバータ２９，３０の出力データとビット系列ごとに加算されてフィードバックループが形成される。各アップ・ダウンカウンタ１０３，１０４は例えば２０段程度で構成すると良い。
【００５５】
上記構成では、制御回路（ＣＯＮＴ）３８においてディジタル復調信号のアイパターンからＡ／Ｄコンバータ２９，３０における識別レベルの変動分（すなわち誤差信号に対応する識別レベルの変動方向）を検出する。その結果をアップ・ダウンカウンタ１０３，１０４に与え、カウントさせることで平均化を行う。すなわちアップ・ダウンカウンタ１０３，１０４は、積分器と同様の作用を行う。
【００５６】
これによりアップ・ダウンカウンタ１０３，１０４からは識別レベルの変動分を反転した信号（レベルが等しく、符号が逆の信号）が出力され、これを加算器１０１，１０２で元信号に加算することにより、Ａ／Ｄコンバータ２９，３０のオフセットレベルの変動分が抑圧されたディジタル出力を得ることが可能となる。
【００５７】
図１の構成においては、送信機側の変調回路（図示せず）におけるキャリアリークの増加や、オペアンプ２７，２８のＤＣオフセットレベルの変動、Ａ／Ｄコンバータ２９，３０の基準電圧の変動などによるＡ／Ｄ変換時の識別レベルの変動をオペアンプ２７，２８のバイアス電圧を制御することにより補償するようにしていた。すなわち制御回路（ＣＯＮＴ）３８からの出力を低域通過フィルタ（積分器）３３３で平均化したのちオペアンプ２７，２８のバイアス電圧を制御するようにしていた。したがって制御はアナログ的であり、温度変動などの外的要因に対して弱く、また素子特性のバラツキによる動作定数の調整が必要になるなどの不便が有った。
【００５８】
これに対して本実施形態では、各チャネルの誤差信号をアップ・ダウンカウンタ１０３，１０４でカウントし、その結果を加算器１０１，１０２で元信号に加算することにより、Ａ／Ｄ変換時の識別レベルの変動の補償を全てディジタル的に行うことが可能となる。これにより上記した不便を解消して動作の安定化を図ることが可能となる。
【００５９】
また本実施形態によれば、直交振幅復調回路を全てディジタル化することができ、これによりＡＳＩＣ、ＦＰＧＡまたはＰＬＤ（Programmable Logic Device）などの簡単なディジタル素子による構成が可能となるので、部品点数の削減などのメリットも得ることができる。
【００６０】
なお、本発明は上記実施の形態に限定されるものではなく、例えば上記実施形態では１２８値の直交振幅変調方式について提案を行ったが、本発明の思想はＡ／Ｄ変換後のディジタルデータの取得領域を任意に設定することによって６４値，２５６値…などの多値直交振幅変調方式にも応用することが可能である。
【００６１】
また第１の実施形態における制御の有効／領域の区別は、上記で述べた８×８の領域に限らず、素子特性に応じて、また引き込み前の直交性のずれの量により任意に設定することが可能である。
その他、本発明の要旨を逸脱しない範囲で種々の変形実施を行うことができる。
【００６２】
【発明の効果】
以上詳述したように本発明によれば、信号点の数によらずチャネル間の直交性の補償制御を安定化させることができ、これにより通信品質の向上を図った受信装置とその直交振幅復調回路を提供することが可能となる。
また本発明によれば、アナログ／ディジタル変換回路のオフセット制御回路をＡＳＩＣ、ＦＰＧＡなどの簡単な回路により構成することが可能となり、これにより回路規模の小型化および動作の安定化を図った受信装置とその直交振幅復調回路を提供することが可能となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態における直交振幅復調回路の構成を示す回路ブロック図。
【図２】  本発明の第１の実施形態における直交性補償回路３７の構成を示す回路図。
【図３】  ４値ＱＡＭ変調方式における直交性補償の概念を説明するための図。
【図４】  ＤＲＥ１／２を適用した１６値ＱＡＭ変調方式における直交性補償の概念を説明するための図。
【図５】  本発明の第２の実施形態における直交性補償回路３７の構成を示す回路図。
【図６】  ＤＲＥ１／２を適用した１６値ＱＡＭ変調方式における直交性補償の別の例を説明するための概念図。
【図７】  １２８ＱＡＭ方式における信号点配置と直交性のずれとの関係を示す図。
【図８】  本発明の第３の実施形態における直交性補償回路３７の構成を示す回路図。
【図９】  図８の直交性補償回路３７の動作を説明するために用いた図。
【図１０】  本発明の第３の実施形態におけるＤＲＥ１／２を適用した２５６ＱＡＭ方式（１２８ＱＡＭも同様）での識別領域を示す図。
【図１１】  本発明の第３の実施形態において、ＤＲＥ１／２法を適用しない場合の直交性補償回路３７の構成を示す回路図。
【図１２】  本発明の第４の実施形態における直交振幅復調回路の構成を示す回路ブロック図。
【符号の説明】
２１…自動利得制御増幅器
２２…ロールオフフィルタ（ＲＯＦ）
２３…受信中間周波増幅器
２４…直交復調回路
２４１…電圧制御発振器（ＶＣＯ）
２４２…可変遅延素子
２５，２６…低域通過フィルタ
２７，２８…オペアンプ
２９，３０…アナログ／ディジタル（Ａ／Ｄ）コンバータ
３１…クロック再生回路（ＣＬＫ ＲＥＣ）
３３１〜３３４…低域通過フィルタ
３６…信号点配置変換回路
３４１…差分論理回路（ＤＩＦＦＬＯＧ）
３６１…デマッピング回路
３７…直交性補償回路
３８…制御回路（ＣＯＮＴ）
２ａ，２ｂ…ＥＸＮＯＲ（否定排他的論理和）ゲート
２ｃ，２ｄ…ＡＮＤ（論理積）ゲート
２ｅ…ＯＲ（論理和）ゲート
５ａ，５ｂ，５ｃ，５ｄ，…ＥＸＯＲ（排他的論理和）ゲート
５ｅ，５ｆ…ＡＮＤ（論理積）ゲート
３８ａ，３８ｂ…識別領域検出回路
３８ｃ，３８ｄ…フリップ・フロップ回路
４０…インタフェース部（Ｉ／Ｆ）
５０…操作部
１０１，１０２…加算器
１０３，１０４…アップ・ダウンカウンタ（Ｕ／Ｄ ＣＯＵＮＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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