(57)【特許請求の範囲】
【請求項１】
互いに逆導電型で、かつ接する第１及び第２のウェルと、
これらの第１及び第２のウェルの境界部上に設けられた、浅いトレンチによるウェル分離構造と、
前記第１のウェル中に設けられる第１の素子領域と、前記第２のウェル中に設けられる第２の素子領域と、を有し、
前記第１の素子領域と前記第２の素子領域が前記ウェル分離構造を挟んで対向位置にある領域のウェル分離距離を、前記第１の素子領域と前記第２の素子領域が前記ウェル分離構造を挟んで対向位置にない領域のウェル分離距離よりも縮小して配置するととともに、かつ、対向する前記素子領域の幅が不一致で、かつ、対向位置にある前記素子領域のうちの、少なくともその一方が一般のウェル分離ルールより微細な素子分離構造を有し、他方側の素子領域の幅を前記一方の素子領域の全幅を含んで対向するようにしたことを特徴とする半導体装置。
【請求項２】
前記対向位置にある前記第１及び第２の素子領域がスタティックＲＡＭのセルパターンであり、対向位置にない領域のウェル分離領域よりも距離が縮小されたウェル分離構造が用いられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
対向位置にある前記素子領域の一方は、実際の回路上は不要なダミーの素子領域であり、他方の素子領域と少なくとも等しい幅を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ダミーの素子領域は、それが形成されるウェルの導電型と同じ導電型であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ダミーの素子領域は、それが形成されるウェルの導電型と逆の導電型であることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するもので、特に素子領域の分離技術である浅いトレンチによる分離技術ＳＴＩ（Ｓｈａ１１ｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）に関するものである。
【０００２】
【従来の技術】
低消費電力化、高機能化、高性能化の要求から半導体装置は小型化、高集積化の一途をたどっており、これに応える形で微細化プロセスが発展し、これによりさらにデバイス性能改善、高集積化によるＬＳＩの高機能、高性能化が進展している。微細化技術のうちでは、リソグラフィの光の短波長化と、この短波長化を補う位相シフト法等の超高解像度技術の進歩が特にめざましい。
【０００３】
これに対し、素子分離構造は、０．２５μｍのプロセス世代を境として、適用プロセスが交代している。すなわち、従来は選択酸化プロセスを採用したＬＯＣＯＳ法が用いられていたが、０．２５μｍプロセス世代からはより微細化を志向したデバイス構造であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）へ移行している。このＳＴＩは、微細加工プロセスでＳｉ基板に浅い溝を形成した後、ここに絶縁膜を埋め込むようにして素子分離構造を得るものである。
【０００４】
図１１に典型的なＳＴＩの断面構造を示す。この構造は基板１０の表面に形成された溝（トレンチ）１１内に絶縁物１２が埋められたもので、このＳＴＩの直下にｐウェル１３とｎウェル１４の境界が位置している。
【０００５】
図１１（ａ）の場合にはｐウェル１３の表面に素子領域であるｎ＋拡散層１５が形成されているが、ｎウェル側には対向位置には素子領域が存在していない。このような場合をオープンスペースと称する。
これに対し、図１１（ｂ）の場合にはｐウェル１３の表面に素子領域であるｎ＋拡散層１５が形成されるとともに、その対向位置のｎウェル１４の表面には素子領域であるｐ＋拡散層１６が形成されている。このような場合をナロースペースと称する。
【０００６】
このナロースペースの場合、図１１（ｂ）に示すように、トレンチ１１’の側壁のテーパ角がオープンスペースの場合に比べてより急峻になる。これはローディング効果によるものと考えられている。
【０００７】
なお、以下の説明においては、トレンチ端部位置とウェルの境界部との距離をウェル境界距離、分離する素子領域間の距離をウェル分離距離と定義する。ウェル分離距離はＳＴＩの幅に等しい。
【０００８】
図１２は素子領域が分離されるウェル内に形成されている場合のＳＴＩの幅とテーパ角との関係を示すグラフである。これによるとＳＴＩの幅が小さくなるほどテーパ角が急峻になる傾向が見られる。これは、トレンチを形成するＲＩＥ（反応性イオンエッチング）時に被エッチング領域側壁に、エッチング保護膜となるエッチング生成物が付着するが、その量が被エッチング領域の面積に応じて変化するためである。
【０００９】
そして、トレンチ側壁のテーパ角が急峻となった場合、図１３に示すように素子領域１６からトレンチの側面１２ａおよび底面１２ｂに沿ってｐウェル１３に達するリーク経路（延面距離）は長くなる。
【００１０】
図１４は実際の素子形成における実験結果を示すもので、図１４（ａ）は素子領域が対向していない場合、図１４（ｂ）は素子領域が対向している場合を示す。これによれば、素子領域が対向していない場合にはＳＴＩ幅が０．２μｍになると耐圧特性は使用不能な程度まで低下してしまうが、素子領域が対向している場合には０．２μｍでも十分な耐圧を有していることがわかる。
【００１１】
【発明が解決しようとする課題】
このように、ＳＴＩ構造をもつＬＳＩでは、ナロースペースの場合にはオープンスペースの場合と比較してトレンチ側壁のテーパ角が急峻となる。
【００１２】
一方、ＬＳＩ中のウェル分離特性はＳＴＩ側面、底面さらにＳｉ表面上でデバイスが実効的にどれだけ分離して配置されているかに依存する。このため、ＬＳＩの微細化においては、多様に設計、配置される集積回路においては、上記オープンスペースの結果を元にデザインを決めればならず、微細化という点で大きなデメリットになっている。
【００１３】
一般にウェル分離特性を改善するためには、ウェルの不純物濃度を増大させれば良いが、これにより分離特性が改善される反面、接合容量が増大し、高速動作の観点から不利に働いてしまうという問題がある。
【００１４】
したがって、本発明は、ＳＴＩを用いた分離構造において、ウェルの不純物濃度を増大させることなく分離特性を向上させることのできる半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば、互いに逆導電型で、かつ接する第１及び第２のウェルと、
これらの第１及び第２のウェルの境界部上に設けられた、浅いトレンチによるウェル分離構造と、前記第１のウェル中に設けられる第１の素子領域と、前記第２のウェル中に設けられる第２の素子領域と、を有し、前記第１の素子領域と前記第２の素子領域が前記ウェル分離構造を挟んで対向位置にある領域のウェル分離距離を、前記第１の素子領域と前記第２の素子領域が前記ウェル分離構造を挟んで対向位置にない領域のウェル分離距離よりも縮小して配置するととともに、かつ、対向する前記素子領域の幅が不一致で、かつ、対向位置にある前記素子領域のうちの、少なくともその一方が一般のウェル分離ルールより微細な素子分離構造を有し、他方側の素子領域の幅を前記一方の素子領域の全幅を含んで対向するようにしたことを特徴とする半導体装置が提供される。
【００１６】
対向する素子領域がスタティックＲＡＭのセルパターンであり、他の回路ブロックよりも幅の狭いウェル分離構造が用いられると良い。
【００１７】
対向する前記素子領域の一方は、実際の回路上は不要なダミーの素子領域であり、他方の素子領域と少なくとも等しい幅を有することが好ましい。
【００１８】
前記ダミーの素子領域は、それが形成されるウェルの導電型と同じ導電型あるいは逆の導電型とすることができる。
【００２０】
本発明によれば素子領域がウェル境界を挟んで対向する場合、ＳＴＩのテーパ角が増大するため、一般のウェル分離ルールに対し、ウェル分離距離を微細化できる。このことを利用して対向する素子領域の幅を一致させ、あるいは実際に回路として使用しないダミーの素子領域を形成することによっても同様の効果を奏することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態のいくつかを詳細に説明する。これらの実施の形態では図１１に示したように、ｐウェル１３とｎウェル１４がＳＴＩの下で対向して接しているものとする。
【００２２】
（１）実施の形態１
図１に示すように、素子領域１５および１６はＳＴＩを挟んで対向配置されているが、素子領域１７および１８は対向配置されていない。この場合、素子領域１５および１６はその幅が完全に一致して対向しているため、前述したようにＳＴＩ側壁のテーパ角が増大して沿面距離が増大するため、ウェル分離距離は縮小させることができる。これに対し、対向していない素子領域１７および１８では、ＳＴＩ側壁のテーパ角は寝たものとなるため、ウェル分離距離はこれよりも大きく確保する必要がある。
【００２３】
したがって、各素子領域をすべて対向配置することにより、従来よりも微細なウェル分離距離でデバイスを作ることができ、素子の微細化、高集積化を実現できる。
【００２４】
この例としてＣＭＯＳ型ＳＲＡＭの例を示す。図２はＳＲＡＭの６つのＣＭＯＳ（相補型）ＭＯＳトランジスタより構成される１セルを示す平面図である。基板表面にはｐウェル５１とｎウェル５２が隣接して形成されており、この境界部上にはＳＴＩ５３が形成されている。このＳＴＩを挟んでｎ＋層５４とｐ＋層５６、ｎ＋層５５とｐ＋層５７がそれぞれ対向配置されている。また、ゲート電極５８，５９，６０がこれらと交差するように形成されている。対向する素子領域の幅はそれぞれ一致しているので、ＳＴＩ５３の幅は従来よりも縮小することができ、全体として小型化、高集積化、低電圧化が可能となる。
【００２５】
（２）実施の形態２
図３に示すように、素子領域１５と１６は一部が対向しているが、対向部分の幅が十分でないため、テーパ角は十分に増加せず、ウェル分離距離を十分に縮小することができない。このため、ｐ＋領域１６の横にｐ＋ダミー領域１９を形成することにより、ｎ＋領域１５の全幅で対向するようにする。これにより、図１の場合と同様に対向する素子領域のパターンが存在することになり、より微細なウェル分離を使って素子の微細化を図ることができる。
【００２６】
（３）実施の形態３
実施の形態２の考え方を応用すると、対向させる素子領域は実際に使用するものでなくても良いことがわかる。すなわち、ダミーの素子領域でも良い。図４はこのような例を示しており、ｎ＋領域１５に対向するようにダミーパターンが設けられている。ただし、その幅はｎ＋領域１５の幅に対向する部分を完全に含んでいなければならない。したがって、ここに示されたように、実線で記載されたような全く等しい幅、あるいは破線で示すような、これよりも広幅となっていれば条件を満たすことになる。
【００２７】
図５および図６はその例を示しており、図５においてはｎ＋領域１５の幅を含み、これよりも広幅のｐ＋ダミー領域２１が設けられた例、図６においては、同様の広幅のｎ＋ダミー領域２２が設けられた例を示している。このように、素子領域は通常のような、ウェルと逆導電型とするばかりでなく、同一導電型で良い。
【００２８】
このように、図４〜図６の例の場合、ダミー領域を積極的に素子領域に対向させて形成することにより、ウェル分離幅を縮小させることができる。
【００２９】
図７〜１０に上述した本発明の構造を採用した半導体装置の製造方法を示す。
【００３０】
まず、Ｐ型Ｓｉ基板１０１上に熱酸化によりＳｉＯ２膜１０２を例えば１０ｎｍの膜厚で形成し、その上に、ＬＰＣＶＤ法により多結晶シリコン膜１０３を２００ｎｍの膜厚で形成し、さらにその上にＬＰ−ＣＶＤ法によりＳｉＯ２膜１０４を２００ｎｍの膜厚で形成する。次に、レジストを塗布し、写真蝕刻法により素子領域に対応したレジストパターン１０５を形成する。
【００３１】
このレジストパターン１０５をマスクとし、多結晶シリコン膜に対して選択比をもつ異方性ドライエッチングでＳｉＯ２膜１０４膜をエッチングし、レジスト１０５を剥離する。これにより形成されたＳｉＯ２膜１０４’をマスクとして、酸化膜に対して選択比が十分に取れる異方性ドライエッチングにより多結晶シリコン膜１０３をエッチングして１０３’とし、さらに、ＳｉＯ２膜１０４’をマスクとして、熱酸化膜ＳｉＯ２１０２をエッチングして１０２’の形状とする（図７（ｂ））。
【００３２】
この積層体１０２’、１０３’、１０４’をマスクとして対酸化膜に対して選択比が十分に取れる異方性ドライエッチングによりＳｉ基板１０１を、例えば、０．５μｍエッチングして、ＳＴＩの溝部１０５を形成する（図１（ｃ）。この溝の幅は、前述したように、この溝を挟んで素子領域が対向するときには、対向しないオープンスペースに対する幅よりも縮小するようにする。
【００３３】
次に、ＬＰ−ＣＶＤ法によりＳｉＯ２膜１０６を１．５μｍ堆積し、ＳＴＩ溝部１０５を絶縁膜１０６で埋め込む。この後、多結晶シリコンに対して選択比の取れる化学的機械的研磨法（Ｃｈｅｍｉｃａ１  Ｍｅｃｈｎｉｃａ１  Ｐｏｌｉｓｈｉｎｇ）により埋め込んだＳｉＯ２膜１０６の平坦化を行い、さらにＳｉＯ２膜１０４’をＮＨ４Ｆあるいはドライエッチングにより多結晶シリコン１０３’の表面が露出するまでエッチングする（図８（ａ））。
【００３４】
続いて、多結晶シリコン１０３’をＳｉＯ２に対して選択比が取れる、等方性ドライエッチングにてエッチング除去し、埋めこみ酸化膜１０６の膜応力低減のための熱処理を例えば１０００℃にて行う。
【００３５】
次に、Ｓｉ基板上のＳｉＯ２１０２’をＮＨ４Ｆにてエッチングし、改めてＳｉＯ２１０７を例えば８００℃の熱酸化により形成し、ｐウェル領域形成のためボロンを例えば加速電圧２００ＫｅＶで、ドーズ量８×１０１２ｃｍ−２で打ち込み（１１２）、さらにｎＭＯＳＦＥＴのしきい値制御のためＢ（ボロン）を例えば加速電圧５０ＫｅＶでドーズ量１×１０１３ｃｍ−２、さらにｎｗｅ１１領域形成のためリンを例えば加速電圧５００ＫｅＶ、ドーズ量２×１０１３ｃｍ−２で打ち込み、さらにＰＭＯＳＦＥＴのしきい値制御のためリンを例えば加速電圧２００ＫｅＶ、ドーズ量８×１０１２ｃｍ−２で打ち込む。この後、１０００℃にて３０秒の熱処理により、導入した不純物の活性化を行い、ｐウェル領域１０８およびｎウェル領域１０９を形成する（図８（ｂ））。
【００３６】
続いて、埋込み酸化膜１０６の厚さを基板表面まで減少させて１０６’とし、Ｓｉ基放表面の熱酸化膜１０７を除去し、改めてゲート絶縁膜１１０を７５０℃の熱酸化法で６ｎｍの厚さに形成する。続いてＬＰ−ＣＶＤ法により多結晶シリコンを３００ｎｍの厚さで堆積し、レジストを塗布して写真蝕刻法によりゲート電極のレジストパターン１１１を形成し、これをエッチングマスクとしてＳｉＯ２に対する選択比の十分に取れる異方性ドライエッチングによりゲート電極１１２を形成する（図８（ｃ））。
【００３７】
次に、８００℃の熱酸化法によりＳｉ基板上で例えば５ｎｍのＳｉＯ２を形成し、さらに、この後、写真触刻法でイオン注入パターンを形成し、ｎ＋領域には砒素を加速電圧３５ＫｅＶ、ドーズ量２×１０１４ｃｍ−２で、ｐ＋領域にはＢＦ２を加速電圧１０ＫｅＶ、ドーズ量２Ｅ１４ｃｍ−２でイオン注入し、１０００℃のＮ２雰囲気で３０秒の熱処理にてｐウェル１０８内に浅いｎ＋層１１４を、ｎウェル内に浅いｐ＋層１１４を形成する（図９（ａ）。
【００３８】
次にＬＰ−ＣＶＤ法によりＳｉＮを１５０ｎｍ堆積させ、これをＳｉＯ２とエッチング選択比のとれる異方性エッチングを行ってＳｉＮ側壁１１５を形成する。この後、写真触刻法でイオン注入パターンを形成し、ｎ＋領域に、例えば砒素を加速電圧６０ＫｅＶにてドーズ量５×１０１５ｃｍ−２，ｐ＋領域に、ボロンを加速電圧１０ＫｅＶにてドーズ量５×１０１５ｃｍ−２イオン注入し、１０００℃Ｎ２雰囲気で３０秒の熱処理にて深いｎ＋層であるソース、ドレイン拡散層１１６および深いｐ＋層であるソース、ドレイン拡散層１１７を形成するとともに、ゲ一ト電極１１２をｎ＋にドービングする（図９（ｂ））。
【００３９】
この後、ＭＯＳＦＥＴのソース・ドレイン上およびゲート電極上のＳｉＯ２をＮＨ４Ｆで除去し、低抵抗化のために高融点金属として例えばＴｉ／ＴｉＮ膜をそれぞれ３０／２０ｎｍの厚さで堆積させる。続いて、７００℃のＮ２雰囲気中にて３０秒の熱処理を行い、硫酸、過酸化水素水の混合液中にてＳｉと未反応のＴｉを除去する。この後、８００℃のＮ２雰囲気中にて３０秒の熱処理を行い、低抵抗のＴｉシリサイド化合物１１８を形成する（図９（ｃ））。
【００４０】
続いて、ＬＰ−ＣＶＤ法により、ＳｉＮ１１９を１００ｎｍ、ＢＰＳＧもしくはＳｉＯ２の層間絶縁膜１２０を９００ｎｍ堆積させ、ＣＭＰ（化学的機械的研磨法）で平坦化を行う（図１０（ａ））。
【００４１】
その後、写真蝕刻法によりコンタクトのレジストパターンを形成し、ＳｉＮ１１９とエッチング選択比のとれる異方性エッチングでＢＰＳＧ／ＳｉＯ２膜１２０に開口部１２１を形成する。その後、ＳｉＯ２とエッチング選択比のとれる異方性エッチイグ条件でＳｉＮ１１９のみを選択的にエッチングする（図１０（ｂ））。
【００４２】
次に例えばＴｉをコンタクト底部で１０ｎｍ堆積される様にスパッタリングさせる。この後、例えば６００℃のＮ２雰囲気中にて、３０分熱処理を行いＴｉ表面にＴｉＮを形成する。この後、ＣＶＤ法にてＷ（タングステン）１２２を４００ｎｍ堆積させたのち、ＣＭＰ法によりＢＰＳＧ上のＷを除去し、コンタクト開ロ部にＷの埋め込みを行う。その後、Ａ１Ｃｕを４００ｎｍ、Ｔｉ／ＴｉＮを５／６０ｎｍ堆積させ、写真蝕刻法によりレジストパターンを形成し、これをマスクに異方性エッチングにてＡ１配線１２３を形成する（図１０（ｃ））。以上の工程により半導体装置が完成する。
【００４３】
【発明の効果】
以上のように、本発明によれば、ＳＴＩによりウェル分離される素子領域を対向配置させてＳＴＩ側壁のテーパー角を増大させることにより、対向する素子領域が存在しない場合に対しウェル分離特性を改善することができる。
【００４４】
対向する素子領域がスタティックＲＡＭのセルパターンである場合には同じサイズの素子領域が対向し、他の回路ブロックよりも微細化が可能となる。
【００４５】
対向する素子領域の一方は、実際の回路上は不要なダミーの素子領域とすることができ、これにより微細なウェル分離が可能となる。
【００４６】
このダミーの素子領域は、それが形成されるウェルの導電型と同じ導電型あるいは逆の導電型であっても電気的な悪影響はなく、微細なウェル分離が可能となる。
【００４７】
対向する素子領域の幅が不一致で、かつ少なくともその一方が微細な素子分離構造を要求する場合、他方側の素子領域の幅を一方の素子領域の全幅を含んで対向するようにすることにより、ＳＴＩのテーパ角を増大させることができ、微細なウェル分離が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す平面図である。
【図２】図１の構成が応用されたＳＲＡＭの１セルを示す平面図である。
【図３】本発明の第２の実施の形態を示す平面図である。
【図４】本発明の第３の実施の形態を示す平面図である。
【図５】図４の構成においてダミー領域の導電型をウェルとは逆にした例を示す平面図である。
【図６】図４の構成においてダミー領域の導電型をウェルと同じにした例を示す平面図である。
【図７】本発明を応用して形成される半導体装置の製造工程を示す工程別断面図である。
【図８】本発明を応用して形成される半導体装置の製造工程を示す工程別断面図である。
【図９】本発明を応用して形成される半導体装置の製造工程を示す工程別断面図である。
【図１０】本発明を応用して形成される半導体装置の製造工程を示す工程別断面図である。
【図１１】オーブンスペースとナロースペースを説明する断面図である。
【図１２】ＳＴＩの幅とテーパ角との関係を示すグラフである。
【図１３】テーパ角の増大による特性向上を示す説明図である。
【図１４】素子領域の対向の有無による耐圧特性の変化を示すグラフである。
【符号の説明】
１０、１０１  半導体基板
１１、１０５  トレンチ１
１２、１０６  ＳＴＩ
１３、１０８  ｐウェル
１４、１０９  ｎウェル
１５、１６、１７、１８、１１６，１１７  素子領域
２０、２１、２２  ダミー領域
【図１】
0003990858.tif 000002
【図２】
0003990858.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003990858.tif 000011
【図１１】
0003990858.tif 000012
【図１２】
0003990858.tif 000013
【図１３】
0003990858.tif 000014
【図１４】
0003990858.tif 000015