(57)【特許請求の範囲】
【請求項１】
ＮチャネルトランジスタとＰチャネルトランジスタとを含むＣＭＯＳ半導体装置の製造方法であって、
半導体基板（１０）の表面上に誘電層（１１）を形成するステップと、
誘電層（１１）上に導電層（１２、３０）を形成するステップと、
導電層をパターニングして、Ｎチャネルトランジスタ用の第１のゲート電極（１２）とＰチャネルトランジスタ用の第２のゲート電極（３０）とを形成するステップとを含み、各ゲート電極は上部表面と側部表面とを有し、前記方法はさらに、
Ｐチャネルトランジスタ上に第１のマスクを形成するステップと、
第１のゲート電極（１２）をマスクとして使用して不純物を注入し、半導体基板（１０）内にＮ型の軽度にドープされた注入部を形成するステップと、
前記第１のマスクを除去するステップと、
第１のゲート電極（１２）および第２のゲート電極（３０）の側部表面上に、第１の絶縁材料を含み第１の幅を有する第１のサイドウォールスペーサ（２０）を形成するステップと、
第１のゲート電極（１２）および第２のゲート電極（３０）上の第１のサイドウォールスペーサ（２０）上に、第２の絶縁材料を含み第２の幅を有する第２のサイドウォールスペーサ（２１）を形成するステップと、
Ｐチャネルトランジスタ上に第２のマスクを形成するステップと、
第１のゲート電極（１２）と第１のゲート電極上の第１のサイドウォールスペーサ（２０）および第２のサイドウォールスペーサ（２１）とをマスクとして使用して不純物を注入し、半導体基板（１０）内にＮ型の中程度にまたは重度にドープされた注入部を形成するステップと、
前記第２のマスクを除去するステップと、
第１の温度で活性化アニーリングをして、Ｎ型の軽度にドープされた部分および中程度にまたは重度にドープされた部分を含むＮチャネルトランジスタのソース／ドレイン領域を形成するステップとを含み、該Ｎ型の軽度にドープされた部分は半導体基板（１０）の表面下で第１の深さまで延び、Ｎ型の中程度または重度にドープされた部分は第１の深さよりも深い第２の深さまで延び、前記方法はさらに、
第２のゲート電極（３０）から第２のサイドウォールスペーサ（２１）を除去し、第２のゲート電極上に第１のサイドウォールスペーサ（２０）を残すステップと、
Ｎチャネルトランジスタ上に第３のマスクを形成するステップと、
第２のゲート電極（３０）と第２のゲート電極上の第１のサイドウォールスペーサ（２０）とをマスクとして使用して不純物を注入して、半導体基板（１０）内にＰ型の軽度にドープされた注入部を形成するステップと、
第２のゲート電極（３０）上の前記第１のサイドウォールスペーサ（２０）上に、第３の絶縁材料を含み第３の幅を有する第３のサイドウォールスペーサ（４０）を形成するステップと、
第２のゲート電極（３０）と第２のゲート電極上の第１のサイドウォールスペーサ（２０）および第３のサイドウォールスペーサ（４０）とをマスクとして使用して不純物を注入し、半導体基板（１０）内にＰ型の中程度または重度にドープされた注入部を形成するステップと、
前記第３のマスクを除去するステップと、
第２の温度で活性化アニーリングして、Ｐ型の軽度にドープされた部分および中程度または重度にドープされた部分を含むＰチャネルトランジスタのソース／ドレイン領域を形成するステップとを含み、該Ｐ型の軽度にドープされた部分は半導体基板（１０）の表面下で第３の深さまで延び、Ｐ型の中程度または重度にドープされた部分は第３の深さよりも深い第４の深さまで延びる、ＣＭＯＳ半導体装置の製造方法。
【請求項２】
該第２の絶縁材料は、該第１の絶縁材料とは異なる、請求項１に記載のＣＭＯＳ半導体装置の製造方法。
【請求項３】
該第１の絶縁材料は、酸化物を含み、該第２の絶縁材料は窒化物を含む、請求項２に記載のＣＭＯＳ半導体装置の製造方法。
【請求項４】
該第１の絶縁材料は、シリコン酸化物を含み、該第２の絶縁材料は、シリコン窒化物を含む、請求項３に記載のＣＭＯＳ半導体装置の製造方法。
【請求項５】
該第２のゲート電極（３０）から第２のサイドウォールスペーサ（２１）を除去し、第２のゲート電極上に第１のサイドウォールスペーサ（２０）を残すステップは、該第２のサイドウォールスペーサ（２１）をエッチングして除去し、第１のサイドウォールスペーサ（２０）を実質的に無傷で残すステップである、請求項１から４のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項６】
硝酸でウェットエッチングして、第２のサイドウォールスペーサ（２１）を除去するステップを含む、請求項５に記載のＣＭＯＳ半導体装置の製造方法。
【請求項７】
該第１および第３の絶縁材料は、同一である、請求項１から６のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項８】
該半導体基板（１０）は、単結晶シリコンを含み、誘電層（１１）は、シリコン酸化物を含む、請求項１から７のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項９】
該導電層（１２、３０）は、ドープされた多結晶シリコンを含む、請求項１から８のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１０】
該Ｎ型の軽度にドープされた注入部を形成するステップは、実質的に５×１０13イオンｃｍ-2から５×１０14イオンｃｍ-2の範囲内のドーズ量で、実質的に１０ＫｅＶから３０ＫｅＶの範囲内のエネルギーで不純物をイオン注入するステップである、請求項１から９のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１１】
該Ｎ型の中程度にまたは重度にドープされた注入部を形成するステップは、実質的に５×１０14イオンｃｍ-2から５×１０15イオンｃｍ-2の範囲内のドーズ量で、実質的に４０ＫｅＶから６０ＫｅＶの範囲内のエネルギーで不純物をイオン注入するステップである、請求項１から１０のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１２】
該Ｐ型の軽度にドープされた注入部を形成するステップは、実質的に５×１０13イオンｃｍ-2から５×１０14イオンｃｍ-2の範囲内のドーズ量で、実質的に５ＫｅＶから１０ＫｅＶの範囲内のエネルギーで不純物をイオン注入するステップである、請求項１から１１のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１３】
該Ｐ型の中程度にまたは重度にドープされた注入部を形成するステップは、実質的に５×１０14イオンｃｍ-2から５×１０15イオンｃｍ-2の範囲内のドーズ量で、実質的に２０ＫｅＶから４０ＫｅＶの範囲内のエネルギーで不純物をイオン注入するステップである、請求項１から１２のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１４】
該第１、第２、および第３のサイドウォールスペーサ（２０、２１、４０）は、それぞれ、絶縁材料の層を堆積し、エッチングすることで形成される、請求項１から１３のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１５】
該第２の温度は、該第１の温度よりも低い、請求項１から１４のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１６】
該第１の温度は、実質的に１０００℃から１１００℃の範囲内であり、該第２の温度は、実質的に９００℃から１０００℃の範囲内である、請求項１から１５のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１７】
該第１の深さは、実質的に６００Åから８００Åの範囲内であり、該第３の深さは、実質的に６００Åから８００Åの範囲内である、請求項１から１６のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【請求項１８】
該第１、該第２、および該第３の幅は、互いに異なる、請求項１から１７のいずれかに記載のＣＭＯＳ半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、個別にトランジスタの性能が最適化されたＣＭＯＳ半導体装置の製造方法に関する。この発明は特に、０．２５ミクロンの設計特徴を持つ高密度ＣＭＯＳ半導体装置の製造において応用可能性を有する。
【０００２】
【発明の背景】
超大規模集積回路（ＵＬＳＩ）半導体装置に関連する高密度および性能に対する要求の高まりのため、競争力を持つためには、０．１８ミクロン以下など０．２５ミクロン以下の設計特徴、より高速のトランジスタおよび回路速度、高信頼性およびより高い製造スループットが必要である。０．２５ミクロン以下に設計特徴を低減することは、従来の半導体製造技術の限界に挑戦するものである。
【０００３】
マスキングなどの製造工程の数を減じそれによって製造スループットを上げるために、従来、ＣＭＯＳ半導体装置のＮチャネルトランジスタおよびＰチャネルトランジスタは、ゲート電極のサイドウォール上へのスペーサの形成および熱処理などの同様の処理条件にさらされている。典型的には、不純物注入部をソース／ドレイン領域に変えるための活性化アニーリングのときに、半導体ウエハ全体が、炉内に位置づけられ、熱処理にさらされる。しかし、製造スループットの向上とそれに伴う経済的な利点とは、ＮチャネルトランジスタおよびＰチャネルトランジスタの性能特性を個別に調整したりまたは最適化したりできないという犠牲の元に成り立っている。たとえば、ボロンなどのＰ型不純物の原子の拡散係数は、Ｎ型不純物の原子の拡散係数よりも大きいことが典型的である。そのため、熱処理の間に、薄い軽度にドープされた接合深さ（ＸJ）のＰチャネルトランジスタを形成することは困難である。また、特にサブミクロン特性を有する半導体装置においては、Ｐチャネルトランジスタのショートチャネル効果特性を回避するため、Ｎチャネルトランジスタのチャネル領域のチャネル長よりも長いチャネル長を有するチャネル領域を持つＰチャネルトランジスタを形成することが一般的に望ましい。
【０００４】
設計特徴が約０．２５ミクロン未満へと縮小するに伴い、ＣＭＯＳ半導体装置のＮチャネルトランジスタおよびＰチャネルトランジスタの均一な処理に伴う不利点が深刻になっている。たとえば、約０．２５ミクロンの設計特徴のためには、ＸJを約８００Å未満に大幅に減じる必要がある。これはそれ自体でも達成が困難であるが、ＮチャネルトランジスタおよびＰチャネルトランジスタの両方の注入部を活性化してソース／ドレイン領域を形成するための活性化アニーリングを含む従来の方法を用いているＣＭＯＳ装置のＰチャネルトランジスタにおいては特に困難である。
【０００５】
ＣＭＯＳ装置の製造のための従来の方法は、Ｎチャネルトランジスタのゲート電極をマスクとして使用してＮチャネル軽度ドープ注入部を形成するため、およびＰチャネルトランジスタゲート電極をマスクとして使用してＰチャネル軽度ドープ注入部を形成するためのそれぞれのために、別個にイオン注入することを含む。その後、両ゲート電極の側部表面上に誘電サイドウォールスペーサが形成される。そして、典型的には、Ｐチャネルトランジスタをマスキングして、ゲート電極およびゲート電極上のサイドウォールスペーサをマスクとして使用しイオン注入を行なって、半導体基板にＮ型不純物を注入し、中程度にまたは重度にドープされた注入部を形成する。そして、典型的には、約１０５０℃で約３０秒間にわたる高温活性化アニーリング、すなわち高速熱アニーリング（ＲＴＡ）などを行なって、Ｎチャネルソース／ドレイン領域を活性化する。活性化アニーリングの間、注入されたＮ型不純物は適切な格子部位へと拡散し、注入によるダメージが減じられ、それによって接合洩れが減じられる。Ｎチャネル注入部は、Ｐチャネルソース／ドレイン注入部よりも活性化するのが困難であるのが典型的であるため、通常、Ｎ型不純物注入部は、Ｐチャネル注入部を活性化するために用いられる温度よりも高温で活性化される。しかし、Ｎチャネルソース／ドレイン領域を形成するための高温活性化アニーリングのときに、典型的にはＰ型不純物はＮ型不純物よりも著しく早く拡散するため、軽度にドープされたＰチャネル注入部が広範囲に拡散する。その後、Ｎチャネルトランジスタ領域がマスキングされ、Ｐ型不純物のイオン注入が行なわれ、中程度にまたは重度にドープされた注入部が形成される。そして、約１０００℃の温度で活性化アニーリングが行なわれ、Ｐチャネルソース／ドレイン領域が活性化される。このような従来の方法の実施においては、軽度にドープされたＰチャネル注入部は、Ｎチャネル活性化アニーリングおよびＰチャネル活性化アニーリングの両方にさらされるため、望ましくないことに目標最大値である約８００Åを超えてＸJが増加してしまう。
【０００６】
同時係属中の出願連続番号第０８／９２４，３６０号において、別個のスペーサを用い、それによって、ＮチャネルトランジスタおよびＰチャネルトランジスタの性能を個別に制御できる、ＣＭＯＳプロセスのための方法が開示される。開示される方法においては、Ｐチャネルトランジスタのチャネル領域の有効長は、ゲート電極の幅およびゲート電極の上の第１のサイドウォールスペーサの幅によって決定される。しかし、第１のサイドウォールスペーサの幅は、Ｎチャネルトランジスタ内のソース／ドレイン領域の軽度にドープされる部分の長さも決定するので、ＮチャネルトランジスタおよびＰチャネルトランジスタの最適な特性が完全に切離されているのではない。したがって、ＣＭＯＳ装置のＮチャネルトランジスタおよびＰチャネルトランジスタの性能を完全に個別に最適化できる半導体方法、特に、ＮチャネルトランジスタおよびＰチャネルトランジスタのチャネル領域の長さを個別に最適化できる半導体方法が必要である。
【０００７】
【発明の概要】
この発明の目的は、ＮチャネルトランジスタおよびＰチャネルトランジスタの特性を個別に制御できるＣＭＯＳ半導体装置製造方法である。
【０００８】
この発明の他の目的は、ＮチャネルトランジスタおよびＰチャネルトランジスタのチャネル領域の長さが個別に制御される、設計特徴が０．２５ミクロン以下のＣＭＯＳ半導体装置の製造方法である。
【０００９】
この発明のさらなる目的、利点および他の特徴は、以下の説明に部分的に示され、さらに部分的に、以下の説明を検討することで当業者には明らかとなるであろうし、または発明の実施から理解されるであろう。この発明の目的および利点は、特に添付の請求の範囲に示されるようにして実現され、得られるであろう。
【００１０】
この発明により、以上のおよび他の目的が、ＮチャネルトランジスタおよびＰチャネルトランジスタを含む半導体装置の製造方法により部分的に達成される。ＮチャネルトランジスタおよびＰチャネルトランジスタを含む半導体装置の該製造方法は、ＮチャンネルトランジスタおよびＰチャンネルトランジスタを含むＣＭＯＳ半導体の製造方法を含み、該製造方法は、半導体基板の表面上に誘電層を形成するステップと、誘電層上に導電層を形成するステップと、導電層をパターニングして、Ｎチャネルトランジスタ用の第１のゲート電極とＰチャネルトランジスタ用の第２のゲート電極を形成するステップとを含み、各ゲート電極は上部表面および側部表面を有し、該方法はさらに、第１のゲート電極をマスクとして使用して不純物を注入し、半導体基板内にＮ型の軽度にドープされた注入部を形成するステップと、第１および第２のゲート電極の側部表面上に、第１の絶縁材料を含み第１の幅を有する第１のサイドウォールスペーサを形成するステップと、第１および第２のゲート電極上の第１のサイドウォールスペーサ上に、第２の絶縁材料を含み第２の幅を有する第２のサイドウォールスペーサを形成するステップと、第１のゲート電極と第１のゲート電極上の第１および第２のサイドウォールスペーサとをマスクとして使用して、不純物を注入し、半導体基板内にＮ型の中程度にまたは重度にドープされた注入部を形成するステップと、第１の温度で活性化アニーリングして、Ｎ型の軽度にドープされた部分および中程度または重度にドープされた部分を含むＮチャネルトランジスタのソース／ドレイン領域を形成するステップとを含み、該Ｎ型の軽度にドープされた部分は半導体基板の表面下を第１の深さまで延び、該Ｎ型の中程度または重度にドープされた部分は、第１の深さよりも深い第２の深さまで延び、前記方法はさらに、第２のゲート電極から第２のサイドウォールスペーサを除去し、第２のゲート電極上に第１のサイドウォールスペーサを残すステップと、第２のゲート電極と第２のゲート電極上の第１のサイドウォールスペーサとをマスクとして使用して、不純物を注入し、半導体基板内にＰ型の軽度にドープされた注入部を形成するステップと、第２のゲート電極上の第１のサイドウォールスペーサ上に、第３の絶縁材料を含み第３の幅を有する第３のサイドウォールスペーサを形成するステップと、第２のゲート電極と第２のゲート電極上の第１および第３のサイドウォールスペーサとをマスクとして使用して、不純物を注入し、半導体基板内にＰ型の中程度または重度にドープされた注入部を形成するステップと、第２の温度で活性化アニーリングして、Ｐ型の軽度にドープされた部分および中程度または重度にドープされた部分を含むＰチャネルトランジスタのソース／ドレイン領域を形成するステップとを含み、該Ｐ型の軽度にドープされた部分は半導体基板の表面下を第３の深さに延び、該Ｐ型の中程度または重度にドープされた部分は第３の深さよりも深い第４の深さまで延びる。
【００１１】
この発明のさらなる目的および利点が、以下の詳細な説明から当業者には容易に明らかとなるであろう。以下の詳細な説明では、この発明を実施するために企図されるベストモードの単なる例として、この発明の好ましい実施例のみを示し説明する。理解されるであろうように、すべてこの発明から逸脱することなく、この発明には他のおよび異なった実施例が可能であり、そのさまざまな詳細にはさまざまな明らかな点で変更が可能である。したがって、図面および説明は、本質的に例示的なものとみなされねばならず、限定的なものとみなされてはならない。
【００１２】
【詳細な説明】
この発明は、高い製造スループットを維持しつつ、ＣＭＯＳ半導体装置のＮチャネルトランジスタおよびＰチャネルトランジスタのトランジスタ特性を個別に制御できる方法を提供する。この発明は、ＰチャネルトランジスタおよびＮチャネルトランジスタのチャネル領域のチャネル長を個別に制御できるため有利である。この発明は、同時係属中の出願連続番号第０８／３２４，９６０号におけるようにＰチャネルトランジスタおよびＮチャネルトランジスタの軽度にドープされた接合深さ（ＸJ）の個別制御も可能にしつつ、目的を達成する。しかし、この発明はさらに高度な個別制御も達成する、すなわち、Ｎチャネルトランジスタのチャネル長に対し、Ｐチャネルトランジスタのチャネル長に影響を与えるプロセス変数の完全な分離である。
【００１３】
この発明により、中間除去可能スペーサを用いることによって、ＮチャネルトランジスタおよびＰチャネルトランジスタの性能、特に、それぞれのトランジスタのチャネル長が個別に最適化される。同時係属中の出願連続番号第０８／３２４，９６０号では、第１のサイドウォールスペーサは、ＮチャネルトランジスタおよびＰチャネルトランジスタのゲート電極上に堆積される。したがって、Ｐチャネルトランジスタの有効長は、ゲート電極の幅およびゲート電極上の第１のサイドウォールスペーサの幅によって決定される。しかし、第１のサイドウォールスペーサの幅はまた、Ｎチャネルトランジスタ内のソース／ドレイン領域の軽度にドープされた部分の長さも決定する。したがって、ＮチャネルトランジスタおよびＰチャネルトランジスタの最適化は完全に切離されているわけではない。この発明は、ＮチャネルトランジスタとＰチャネルトランジスタとの完全な切離しを行ない、それによって、中間除去可能サイドウォールスペーサを用いることによって、チャネル長の個別最適化を可能にする。
【００１４】
この発明の実施例により、ゲート誘電層、たとえばシリコン酸化物が、典型的にはドープされた単結晶シリコンである半導体基板の表面上に形成される。典型的にはドープされた多結晶シリコンであるゲート電極が、Ｎチャネルトランジスタ領域およびＰチャネルトランジスタ領域内に形成される。この発明のこの実施例により、Ｐチャネルトランジスタがマスクされ、Ｎチャネルトランジスタのゲート電極をマスクとして用いて、イオン注入が行なわれ、半導体基板内にＮ型の軽度にドープされた注入部が形成される。注入は、Ｎチャネルトランジスタの性能を最適化するため、所定のドーズ量およびエネルギにおいて、たとえば約５×１０13原子ｃｍ-2から約５×１０14原子ｃｍ-2で、かつ約１０ＫｅＶから約３０ＫｅＶのエネルギで、行なわれる。
【００１５】
この発明により、第１の絶縁材料を含み第１の幅を有する第１のサイドウォールスペーサが、第１および第２のゲート電極の側部表面上に形成される。この発明において用いられるすべてのサイドウォールスペーサと同様、第１のサイドウォールスペーサは、シリコン酸化物、シリコン窒化物またはシリコン窒化酸化物などの絶縁材料を化学蒸着（ＣＶＤ）し、続いて異方性エッチングを行なうことで従来の態様で形成される。第１のサイドウォールスペーサは、Ｐチャネルトランジスタ内のチャネル領域の長さを最適化するため設計された幅で形成される。次に、ＮチャネルトランジスタおよびＰチャネルトランジスタのゲート電極上の第１のサイドウォールスペーサ上に、除去可能な第２のサイドウォールスペーサが形成される。本開示を通じて「除去可能」という語は、サイドウォールスペーサが、その下地材料、たとえば第１のサイドウォールスペーサなどを実質的に除去することなくエッチングなどの任意の手段によって実質的に除去可能であることを示す。除去可能な第２のサイドウォールスペーサは、好ましくは第１の絶縁材料とは異なるエッチング特性を示す第２の絶縁材料を含む。第２の絶縁材料は第１の絶縁材料とは異なることが最も好ましい。除去可能な第２のサイドウォールスペーサは、Ｎチャネルトランジスタ内の軽度にドープされた領域の長さの最適化のため設計された第２の幅を有する。第２のサイドウォールスペーサはまた、好ましくは第１の絶縁材料とは異なり、異なったエッチング特性を有する、シリコン酸化物、シリコン窒化物またはシリコン窒化酸化物を含み得る。
【００１６】
Ｎチャネルトランジスタのゲート電極とゲート電極上の第１および第２のサイドウォールスペーサとをマスクとして用いて、Ｎ型の不純物がイオン注入され、半導体基板内に中程度または重度にドープされた注入部が形成される。イオン注入は、約５×１０14原子ｃｍ-2から約５×１０15原子ｃｍ-2および約４０ＫｅＶから約６０ＫｅＶのエネルギにおいてなど、Ｎチャネルトランジスタの性能を最適化するための所定のドーズ量およびエネルギにおいて行なわれる。
【００１７】
サイドウォールスペーサの形成においては、下地ゲート電極層の部分が、中程度または重度の注入部に対する酸化物スクリーンとして役立つため残るように、異方性エッチングを行ない得る。代替的に、同時係属中の出願連続番号第０８／９２４，３６７号に開示されるように、注入された不純物の過渡増速拡散を最低限にとどめるため、熱酸化物スクリーン層を成長させるかまたは好ましくは蒸着させることができる。
【００１８】
中程度または重度にドープされた注入部の形成に続いて、ＲＴＡなどの活性化アニーリングが、約１０００℃から約１１００℃、たとえば１０５０℃の温度で、約１０秒から約４５秒、たとえば３０秒にわたって行なわれ、軽度および中程度または重度にドープされた注入部が活性化されてＮチャネルトランジスタのソース／ドレイン領域が形成される。この発明の有利な特徴は、Ｎチャネルソース／ドレイン領域を形成するための活性化アニーリングの後になるまで、Ｐチャネルトランジスタ領域内の半導体基板にＰ型不純物が注入されないことである。したがって、従来の実施とは異なり、軽度にドープされたＰチャネル注入部は、Ｎチャネルトランジスタソース／ドレイン領域を形成するために必要なより強い活性化アニーリングを受けない。
【００１９】
Ｎチャネルソース／ドレイン領域を形成するための活性化アニーリングの後、Ｐチャネルトランジスタのゲート電極から第２のサイドウォールスペーサが除去され、ゲート電極上に第１のサイドウォールスペーサが残される。第２のサイドウォールスペーサの除去はウエットエッチングにより行なわれるのが典型的である。
【００２０】
Ｐチャネルトランジスタのゲート電極およびゲート電極上の第１のサイドウォールスペーサをマスクとして用いて、そして、Ｎチャネルトランジスタ領域をマスクして、Ｐ型不純物がイオン注入され、半導体基板内に軽度にドープされたＰチャネル注入部が形成される。そして、第３の絶縁材料を含み第３の幅を有する第３のサイドウォールスペーサが、Ｐチャネルトランジスタのゲート電極上の第１のサイドウォールスペーサ上に堆積される。Ｎチャネルトランジスタ領域をマスクし、Ｐチャネルトランジスタのゲート電極とゲート電極上の第１および第３のサイドウォールスペーサとをマスクとして用いて、Ｐ型不純物がイオン注入され、半導体基板内に中程度または重度にドープされた注入部が形成される。第３のサイドウォールスペーサの第３の絶縁材料はまた、シリコン酸化物、シリコン窒化物またはシリコン窒化酸化物を含み得、第１の絶縁材料と同様であり得る。Ｐチャネルトランジスタ内の軽度にドープされた領域の長さの最適化のため、Ｎチャネルトランジスタ内のソース／ドレイン領域の形成後に、第３のサイドウォールスペーサの幅は個別に選択されることが有利である。
【００２１】
最適化されたＰチャネルトランジスタ性能を得るために、軽度におよび中程度または重度にドープされた注入部を形成するため、所定のドーズ量およびエネルギにおいてＰチャネル不純物がイオン注入される。たとえば、Ｐ型不純物で軽度にドープされた注入部を形成する場合は、約５×１０13原子ｃｍ-2から約５×１０14原子ｃｍ-2のドーズ量および約５ＫｅＶから約１０ＫｅＶのエネルギにおいてイオン注入が行なわれ、一方、中程度または重度にドープされた注入部を形成するためには、典型的には約５×１０14原子ｃｍ-2から約５×１０15原子ｃｍ-2のドーズ量および約２０ＫｅＶから約４０ＫｅＶのエネルギを典型的には用いて半導体基板にＰ型不純物がイオン注入される。
【００２２】
Ｐ型の中程度にまたは重度にドープされた注入部が形成された後、第２の温度において活性化アニーリングが行なわれ、Ｐ型の軽度にドープされた部分および中程度または重度にドープされた部分を含むＰチャネルトランジスタのソース／ドレイン領域が形成される。Ｐ型の軽度にドープされた部分は、Ｐ型の中程度または重度にドープされた部分の第４の深さよりも浅い第３の深さまで、半導体基板の表面下で延びる。Ｐ型の軽度にドープされた部分の深さ、すなわち接合深さ（ＸJ）は、典型的には約６００Åから約８００Åである。Ｐチャネルトランジスタソース／ドレイン領域を形成するための活性化アニーリングは、典型的には、約９００℃から約１０００℃、たとえば約１０００℃の温度において、約１０秒から約４５秒、たとえば約３０秒にわたってである。
【００２３】
この発明により、軽度にドープされたＰチャネル注入部は、単一の活性化アニーリングステップにさらされるため、Ｐチャネルトランジスタの軽度にドープされた注入部が、Ｎチャネルトランジスタソース／ドレイン領域を形成するための高温活性化アニーリングおよびＰチャネルトランジスタソース／ドレイン領域を形成するための活性化アニーリングにさらされる従来の実施と比べ、ＸJが制御される。このように、同時係属中の出願連続番号第０８／３２４，９６０号におけると同様、ＮチャネルトランジスタについてのＸJおよびＰチャネルトランジスタについてのＸJが個別に調節されまたは最適化され得る。しかし、この発明により、中間の除去可能な第２のサイドウォールスペーサを用いることによって、ＰチャネルトランジスタとＮチャネルトランジスタとが完全に切離される。したがって、この発明は、Ｎチャネルトランジスタ内のチャネル領域の長さをＰチャネルトランジスタのチャネル領域の長さから完全に切離すことを可能にする。
【００２４】
この発明の実施例が、図１〜図４に概略的に示され、同様の参照番号は同様の部分を示す。図１を見ると、ゲート誘電層１１が、ドープされた単結晶シリコン半導体基板１０上に形成され、ゲート誘電層上にＮチャネルトランジスタ領域内にドープされた多結晶シリコンゲート電極１２が形成され、一方、Ｐチャネルトランジスタ領域内にはゲート電極層３０が形成される（図３）。そして矢印１３で示すように、半導体基板内にＮ型不純物がイオン注入され、Ｎ型の軽度にドープされた注入部１４が形成される。そして、ゲート電極１２の側部表面上およびゲート電極３０（図３）の側部表面上に第１の絶縁サイドウォールスペーサ２０が形成される。第１の絶縁サイドウォールスペーサ２０は、Ｐチャネルトランジスタ領域内のチャネルの長さの最適化のため選択される幅において、シリコン酸化物などの絶縁材料で形成される。そして図２に示すようにゲート電極１２上の第１のサイドウォールスペーサ２０上に、および、ゲート電極３０上の第１のサイドウォールスペーサ２０上に第２のサイドウォールスペーサ２１（図示せず）が形成される。第２のサイドウォールスペーサの幅は、Ｎチャネルトランジスタ内に最終的に形成されるソース／ドレイン領域の軽度にドープされた部分の長さを最適化するため選択される。
【００２５】
Ｐチャネルトランジスタ領域がマスクされ、ゲート電極１２とゲート電極１２上の第１のサイドウォールスペーサ２０および第２のサイドウォールスペーサ２１とをマスクとして用いて、矢印２２に示すように、半導体基板内にＮ型不純物が注入され、半導体基板内に中程度または重度にドープされた注入部２３が形成される。そして活性化アニーリングが行なわれ、Ｎチャネルトランジスタのソース／ドレイン領域が形成される。
【００２６】
この実施例により、第２の絶縁サイドウォールスペーサは、第１の絶縁材料とは異なる絶縁材料で形成される。たとえば、第１のサイドウォールスペーサがシリコン酸化物で形成されていれば、第２のサイドウォールスペーサ２１用の絶縁材料はシリコン窒化物である。Ｎチャネルトランジスタのソース／ドレイン領域の活性化の後、硝酸でのウエットエッチングなどによりゲート電極３０の第１のサイドウォールスペーサ２０から第２のサイドウォールスペーサ２１が除去され、ゲート電極３０の側部表面上に第１のサイドウォールスペーサ２０が実質的に無傷で残される。Ｎチャネルトランジスタ領域がマスクされ、ゲート電極３０とゲート電極上の第１のサイドウォールスペーサ２０をマスクとして用いて、矢印３１で示すようにＰチャネル不純物がイオン注入され、図３に示すように半導体基板内に軽度にドープされた注入部３２が形成される。
【００２７】
図４を見ると、第３のサイドウォールスペーサ４０が、ゲート電極３０上の第１のサイドウォールスペーサ３１上に形成される。第１のサイドウォールスペーサ２０の幅と第３のサイドウォールスペーサ４０の幅との合計が、Ｐチャネルトランジスタの最終的に形成されるソース／ドレイン領域の軽度にドープされた部分の長さを個別に決定する。第３のサイドウォールスペーサ４０の幅は除去可能な第２のサイドウォールスペーサ２１の幅とは個別に決定されるので、Ｎチャネルトランジスタのチャネル長は、Ｐチャネルトランジスタのチャネル長とは完全に別に最適化される。
【００２８】
第１のサイドウォールスペーサ２０の絶縁材料と同様の絶縁材料を含み得る第３のサイドウォールスペーサの形成後、マスクされたＮチャネルトランジスタをマスクして、ゲート電極３０とゲート電極上の第１のサイドウォールスペーサ２０および第３のサイドウォールスペーサ４０とをマスクとして用いて、矢印３３に示すようにＰ型不純物がイオン注入され、図４に示すように半導体基板内に中程度または重度にドープされた注入部３４が形成される。そして、活性化アニーリングが行なわれ、Ｐチャネルトランジスタのソース／ドレイン領域が形成される。
【００２９】
このように、この発明は、同時係属中の出願連続番号第０８／９２４，３６０号に開示されるようなＮチャネルトランジスタおよびＰチャネルトランジスタのＸJの個別制御の利点を維持する。さらに、この発明により、中間の第２のサイドウォールスペーサ２１（図２）および第３のサイドウォールスペーサ４０（図４）を用いることによって、Ｎチャネルトランジスタのチャネル長とＰチャネルトランジスタのチャネル長とが完全に切離され、第２のサイドウォールスペーサ２１の幅と第３のサイドウォールスペーサ４０の幅とは個別に選択される。注入および活性化アニーリングの条件は、Ｎチャネルトランジスタの性能およびＰチャネルトランジスタの性能の個別最適化のため選択される。
【００３０】
この発明は、さまざまな種類の半導体装置の製造、特に約０．２５ミクロン以下のサブミクロン特徴を有する高密度半導体装置の製造に適用可能であり、高速特性および改良された信頼性を示す。この発明は費用対効果が優れており、従来のプロセスに容易に組入れることができる。
【００３１】
上の説明において、この発明が完全に理解されるよう、特定の材料、構造、化学物質、プロセスなど多くの特定の詳細を示した。しかし、当業者ならば理解するであろうように、この発明は、特にここに示した詳細に依拠することなく実施できる。他の点に関しては、この発明を不必要に曖昧にしないよう、周知のプロセス構造については詳細に説明しなかった。
【００３２】
この開示においては、この発明の好ましい実施例およびこの発明の有用性のいくつかの例のみを示し説明した。ここに示した発明の着想の範囲内で、この発明はさまざまな他の組合せおよび環境において使用することができ、変更または修正が可能であることが理解されねばならない。
【図面の簡単な説明】
【図１】  この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した段階の１つを示す。
【図２】  この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した段階の１つを示す。
【図３】  この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した段階の１つを示す。
【図４】  この発明の実施例によるＣＭＯＳ半導体装置製造方法の連続した段階の１つを示す。
【符号の説明】
１０  半導体基板、１１  ゲート誘電層、１２  ゲート電極、１４  Ｎ型の軽度にドープされた注入部、２０  第１のサイドウォールスペーサ、２１  第２のサイドウォールスペーサ、２３  中程度または重度にドープされた注入部、３０  ゲート電極、３２  軽度にドープされた注入部、３４  中程度または重度にドープされた注入部、４０  第３のサイドウォールスペーサ。
【図１】
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【図２】
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【図３】
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【図４】
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