(57)【特許請求の範囲】
【請求項１】
容器内に、第１及び第２の構成本体と、リードフレームのマウンティングパッド及び導体リードとを具え、第１の構成本体がその構成本体の底面主電極と反対側の主表面に位置する上面主電極及び制御電極を有する半導体素子を具え、第２の構成本体がその構成本体の底面主電極と反対側の主表面に少なくとも上面主電極を有する半導体素子を具え、第１及び第２の構成本体の各上面主電極及び制御電極がそれぞれボンディングパッドを有し、第１の構成本体がマウンティングパッド上に、その底面主電極がマウンティングパッドに接着されて装着され、第２の構成本体が第１の構成本体の一部分上に、第１の構成本体の上面主電極及び制御電極のボンディングパッドを覆わないように装着され、第２の構成本体(102)の底面主電極が第１の構成本体の上面主電極に接着され、第１及び第２の構成本体の各上面主電極及び制御電極のそれぞれのボンディングパッドに、容器内に設けられた前記リードフレームのそれぞれの導体リードからそれぞれの電気導線が接着されていることを特徴とする半導体デバイスアセンブリ。
【請求項２】
第１の構成本体が、第１の構成本体の前記反対側の主表面に隣接するとともに第２の構成本体が装着される部分に隣接して位置する温度センサを有する熱過負荷保護回路を具えていることを特徴とする請求項１記載の半導体デバイスアセンブリ。
【請求項３】
第１の構成本体が第１の構成本体の一主表面に共通の底面主電極を有するとともに反対側の主表面に各別の上面主電極を有する２つの半導体素子を具え、第２の構成本体が第１の構成本体の２つの半導体素子の一方の素子が位置する部分に装着されていることを特徴とする請求項１又は２記載の半導体デバイスアセンブリ。
【請求項４】
第３の構成本体が第１の構成本体の２つの半導体素子の他方の素子が存在する部分に装着され、第３の構成本体がその構成本体の底面主電極と反対側の主表面に位置する上面主電極及び制御電極を有する半導体素子を具え、リードフレームのそれぞれの導体リードから第３の構成本体の上面主電極及び制御電極にそれぞれの電気接続線が接着され、且つ第３の構成本体の底面主電極が第１の構成本体の２つの半導体素子の前記他方の素子の上面主電極に、前記他方の素子の上面主電極及び制御電極のボンディングパッドは覆わないように接着されていることを特徴とする請求項３記載の半導体デバイスアセンブリ。
【請求項５】
第１の構成本体の２つの半導体素子が両素子に共通のボンディングパッドを有する制御電極を有することを特徴とする請求項３又は４記載の半導体デバイスアセンブリ。
【請求項６】
第２の構成本体の半導体素子がその上面主電極と同一の主表面に位置する制御電極を有し、該制御電極がボンディングパッドを有し、このボンディングパッドにリードフレームの関連する導体リードから電気接続線が接着されていることを特徴とする請求項１記載の半導体デバイスアセンブリ。
【請求項７】
電気的に且つ熱的に伝導性の接着剤又ははんだの中間層によって第１の構成本体の上面主電極がその上に接着される構成本体の底面主電極に接着されていることを特徴とする請求項１記載の半導体デバイスアセンブリ。
【請求項８】
請求項６記載の半導体デバイスアセンブリを具え、電気モータが関連する導体リードを経て第１の構成本体の上面主電極のボンディングパッドに結合されていることを特徴とする電気モータ駆動用ハーフブリッジドライバ回路。
【請求項９】
請求項３記載の半導体デバイスアセンブリを具え、ソレノイドコイルが関連する導体リードを経て第１の構成本体の上面主電極のボンディングパッドに結合されていることを特徴とするソレノイドコイル駆動用ソレノイドドライバ回路。
【請求項１０】
請求項４記載の半導体デバイスアセンブリを具え、電気モータが関連する導体リードを経て第１の構成本体の２つの半導体素子の上面主電極のボンディングパッドに結合されていることを特徴とする電気モータ駆動用フルブリッジドライバ回路。
【請求項１１】
請求項１記載の半導体デバイスアセンブリを具え、出力電圧レベル端子が関連する導体リードを経て第１の構成本体の上面主電極のボンディングパッドに結合されていることを特徴とする電圧レベル変換回路。
【発明の詳細な説明】
本発明は、容器内に１つ以上の構成本体を具え、各構成本体が、例えばパワー電界効果トランジスタ（以後ＭＯＳＦＥＴという）又は絶縁ゲートバイポーラトランジスタ（以後ＩＧＢＴという）のような半導体素子本体を具える半導体デバイスアセンブリに関するものである。このようなデバイスアセンブリは、例えば調整半波整流器又は全波整流器及び／又はハーフブリッジ又はフルブリッジドライバ回路に使用することができる。本発明は更にこのようなアセンブリを具える回路にも関するものである。
公開英国特許出願ＧＢ−Ａ−２０３７０７５は容器内に第１及び第２（上部及び下部）の構成本体を具える半導体デバイスアセンブリを開示している。下部構成本体は容器のベース上の第１メタルワッシャの上に装着され、上部構成本体は第１構成本体上の第２メタルワッシャの上に装着され、且つ第１及び第２メタルワッシャに個別の接続端子がはんだ付けされている。更に上部構成本体の上面上の第３メタルワッシャに他の接続端子がはんだ付けされている。ＧＢ−Ａ−２０３７０７５の図９−１１の実施例では、各構成本体はその構成本体の底面主電極と反対側の主表面に位置する上面主電極及び制御電極を有するサイリスタを具えている。図１０の実施例では、第２ワッシャ及び上部構成本体が下部構成本体上に、下部コンポーネントの制御電極のボンディングパッドを覆わないように偏心配置されている。ＧＢ−Ａ−２０３７０７５の全内容が参考資料としてここに含まれているものと理解されたい。
本発明の目的は、もっと簡単に製造することができ、且つデバイスアセンブリ内に好適な熱過負荷保護手段を挿入することによりもっと高信頼度の動作が許容される低コストで便利な（しかも高信頼度の）デバイスアセンブリを提供することにある。
本発明は、容器内に、第１及び第２の構成本体、マウンティングパッド、及びリードフレームの導体リードを具える半導体デバイスアセンブリであって、第１の構成本体がその構成本体の底面主電極と反対側の主表面に位置する上面主電極及び制御電極を有する半導体素子を具え、第２の構成本体がその構成本体の底面主電極と反対側の主表面に少なくとも上面主電極を有する半導体素子を具え、第１及び第２の構成本体の各上面主電極及び制御電極がそれぞれのボンディングパッドを有し、これらのボンディングパッドにりードレインフレームのそれぞれの導体リードからそれぞれの電気接続線が接着され、第１の構成本体がマウンティングパッド上に、その底面主電極をマウンティングパッドに接着して装着され、第２の構成本体が第１の構成本体の一部分上に、第１の構成本体の上面主電極及び制御電極のボンディングパッドを覆わないように装着され、第２の構成本体の底面主電極が第１の構成本体の上面主電極に接着されていることを特徴とする。
このようにすると、構成本体の制御電極及び上面主電極への、従って下部構成本体の上面主電極に接着された上部構成本体の底面主電極への比較的簡単なリードフレーム接続を有するコンパクトで低コストの半導体デバイスアセンブリを得ることができる。容器とリードフレームは標準パッケージの輪郭を有するものとすることもできる。このデバイスアセンブリ内の下部及び上部の半導体素子は、例えばハーフブリッジドライバ回路又は半端整流器回路を構成するものとすることができる。
有利な実施例では、下部構成本体が、下部構成本体の前記反対側の主表面に隣接するとともに上部構成本体が装着された区域に隣接して位置する温度センサを有する熱過負荷保護回路を具えるものとする。第１及び第２の構成本体間の親密な熱接触のために、下部本体内の保護回路が下部及び上部の半導体素子の双方を熱過負荷に対し保護することができる。この構成は、半導体素子がパワーデバイス、例えばＭＯＳＴ又はＩＧＢＴ又は他のパワートランジスタであるとき特に有益である。このような熱過負荷保護回路は密接装着デバイスアセンブリに対する温度セーフガードをＧＢ−Ａ−２０３７０７５の厚く高価なメタルワッシャを必要とすることなく提供する。更に、この保護回路は上部本体のための大きなマウンティング区域を提供する下部構成本体の大きな表面区域を用いて容易に収容することができ、従って製造中の組立て処理を容易にすることができる。
熱過負荷保護回路は下部構成本体の上部構成本体が装着される部分に位置させることにより下部及び上部構成本体部分間に挟まれた１以上の温度センサを有するものとすることができる。しかし、温度センサは挟まないで丈夫構成本体の近くに位置させることができる。更に、後述するように、下部構成本体部分に組み込まれた熱過負荷保護回路は高温位置の温度センサと低温位置の温度センサの両方を有し、低温位置の温度センサは構成本体の熱発生区域から遠く離して配置することができる。
下部構成本体は下部本体の一方の主表面に共通の底面主電極を有するとともに他方の主表面に各別の上面主電極を有する２つの半導体素子を具え、第２（上部）構成本体を下部構成本体の２つの半導体素子の１つが位置する部分に装着することができる。この構成は底面主表面に隣接する共通領域及び共通主電極を有するパワートランジスタ及び類似の素子に対し特に有利である。下部構成本体の２つの半導体素子が両素子に共通のボンディングパッドを有する制御電極を有するコンパクトな構成とすることができる。下部構成本体がこれらの半導体素子の制御電極とそれらの制御電極ボンディングパッドとの間に熱過負荷回路及び／又は入力制御回路を含むときは、熱過負荷回路及び／又は入力制御回路を両半導体素子に（少なくとも部分的に）共通にすることができる。
従って、例えば、第３の構成本体を第１（下部）構成本体の２つの半導体素子の他方の素子が存在する他の部分に装着することによりフルブリッジドライバ回路及び／又は全波整流器回路を形成することができる。この第３の上部構成本体はその構成本体の底面主電極と反対側の主表面に位置する上面主電極及び制御電極を有する半導体素子を具えることができる。リードフレームのそれぞれの導体リードからこの第３構成本体の上面主電極及び制御電極へのそれぞれの電気接続線を接着する。第３構成本体の底面主電極は下部構成本体の２つの半導体素子の前記他方の素子の上面主電極に接着させるが、前記他方の素子の上面主電極及び制御電極のボンディングパッドは覆わずに残すことができる。
構成本体の主電極の相互接着には種々の技術を使用することができる。一つの特に有利な例では、電気的に且つ熱的に伝導性の接着剤の中間層を用いて下部構成本体の上面主電極をその上に接着する構成本体の底面主電極に接着することができる。伝導性接着剤は特に簡単で低コストで高信頼度のボンディング方法を提供する。他の例では、接着剤の代わりにはんだの中間層を使用することができる。任意の中間の追加の層を省略することもできる。従って、下部構成本体の上面主電極及びその上に装着される構成本体の底面主電極の各々が可融性及び／又は合金性金属の層を具え、それぞれの層を溶融及び／又は合金させて第１構成本体の上面主電極をその上に装着される構成本体の底面主電極に接着させることができる。
本発明のこれらの特徴及び他の特徴及びそれらの利点を図面を参照して本発明の種々の実施例につき以下に詳細に説明する。図面において、
図１は第１及び第２の構成本体を具える本発明半導体アセンブリの第１実施例の平面図であり、
図２は図１のII−II線上の断面図であり、
図３はリードフレーム上に装着された第１の構成本体を示す、図１のアセンブリの一製造工程における平面図であり、
図４は熱過負荷保護回路を具える第１の構成本体の一部分の断面図であり、
図５は図４の第１の構成本体上に装着された第２の構成本体の一部分の断面図であり、
図６は２つの半導体素子Ｍ１及びＭ３を具える第１の構成本体の一部分の断面図であり、
図７は３つの構成本体を具える本発明半導体デバイスアセンブリの他の実施例の平面図であり、
図８は１以上の本発明デバイスアセンブリを用いて実現し得るフルブリッジドライバ回路の回路図であり、
図９は本発明による図８の変形例の回路図であり、
図１０は本発明デバイスアセンブリを用いて実現し得るソレノイドドライバ回路の回路図であり、
図１１は本発明デバイスアセンブリを用いて実現し得るっ電圧レベル変換回路の回路図であり、
図１２は図１１の回路に使用するのに好適なこのような本発明デバイスアセンブリの、図５に類似の断面図である。
全ての図は線図であって、一定の寸法比で描かれていない。明瞭のため及び図示の都合上、図１−７の種々の部分の相対寸法及び寸法比は拡大したり縮小してある。また、種々の実施例における対応する素子又は類似する素子には同一の符号を付してある。
図１及び図２の半導体デバイスアセンブリは、図１に破線１００で示す容器内に第１及び第２（上部及び下部）の構成本体１０１及び１０２を具える。導電性シートメタルのリードフレームのマウンティングパッド１３０及び個別の導体リード１４０も容器１００内に存在する。図１に示す特定の実施例では、マウンティングパッド１３０はリードフレームと一体である。容器１００は既知の硬質プラスチック材料からなり、構成本体１０１、１０２をパッド１３０の上に装着した後にリードフレームの周囲に装着される。容器１００はリード１４０を有する標準パッケージの輪郭をなすものとすることができる。従って、例えば図１に示す輪郭は、パッド１３０が容器のリード１４０とは反対側から有孔マウンティングプレートとして突出するＴＯ２２０標準パッケージとすることができる。この有孔マウンティングプレートは構成本体１０１及び１０２の効率的なヒートシンクをもたらす。しかし、後述するように、熱過負荷保護回路Ｄ１，Ｑ１等の追加の温度制御手段を図１及び図２のデバイスアセンブリ内に組み込むこともできる。
各構成本体１０１、１０２はそれぞれ半導体素子Ｍ１、Ｍ２を具え、各半導体素子は上面主電極２４及び制御電極２１を有し、両電極はその構成本体の底面主電極２９と反対側の主表面に位置する。図４−６に示す特定の実施例では、半導体素子はパワーＭＯＳＦＥＴ又はＩＧＢＴである。本体１０１、１０２の半導体バルクはシリコンである。図４は公開ＰＣＴ出願ＷＯ−Ａ−９７／０２５９２の図１のものと類似のパワートランジスタの特定の実施例を示す。図４の構成本体１０１はパワートランジスタＭ１に加えて熱過負荷保護回路Ｄ１，Ｑ１を具える。ＷＯ−Ａ−９７／０２５９２の全内容が参考資料としてここに含まれているものとする。
図４、図５及び図６の特定の実施例において、パワートランジスタＭ１，Ｍ２等は既知のセル構造のものであり、各セルは絶縁ゲート２１の下のチャネル領域３３を収容する一導電型の領域２３を具える。このセル構造はＷＯ−Ａ−９７／０２５９２に開示されているものに類似する。従って、図４に例示するトランジスタＭ１はｐ型領域２３を有するｎチャネルエンハンスメント型である。各セルはｐ型領域２３内に個別のｎ型ソース領域３６を有する。セル領域２３は高抵抗率(n-)のｎ型ドレインドリフト領域２０内に存在する。ＭＯＳＦＥＴ又はＩＧＢＴの場合には、トランジスタＭ１の制御電極は絶縁ゲート２１である。ゲート２１は構成本体の主表面１１上のゲート絶縁層２２の上に存在するドープ多結晶シリコン層パターンにより形成することができる。ゲート２１を他の絶縁層２５で覆い、この絶縁層は流動性ガラス又はポリマ材料で形成して構成本体に沿って滑らかな平坦上表面を与えることができる。図４、５及び６はチャネル領域３３及びゲート２１に対するプレーナセル構造を示すが、構成本体の主表面１１において隣接セル間に形成したトレンチ内に絶縁ゲート２１が存在する所謂“トレンチゲート”構造の種々の既知の構成を本発明デバイスアセンブリ内のＭＯＳＦＥＴ又はＩＧＢＴに対し使用することができる。この場合には、ゲート絶縁層２２がトレンチの側壁面及び底面上を延在し、チャネル領域３３がトレンチの側壁面に沿って垂直に延在する。
上面主電極２４はＭＯＳＦＥＴの場合にはソース電極であり，ＩＧＢＴの場合にはカソード電極である。この電極は絶縁層２２、２５の窓２６内でソース領域３６及び本体領域２３と接触する導電層パターン（例えばアルミニウム）からなる。この上面主電極２４は窓２６間の絶縁ゲート２１上の絶縁層２５の上を延在する。この導電層パターンと一体の部分により電極２４に一体のボンディングパッド１２４を与え、このパッドにワイヤ１５０のような電気接続線を接着する。ゲート電極２１用のボンディングパッド１２１も絶縁層２５上に、主電極２４及びそのボンディングパッド１２４を与える導電層パターンの分離された部分により形成することができる。導電層パターンのこれらの部分２４、１２４及び１２１（それぞれの構成本体の上主表面において露出している平坦導電性部分である）を下部構成本体１０１に対しては添え字“ａ”を付して図３に示し、上部構成本体１０２に対しては添え字“ｂ”を付して図１に示す。
ゲートボンディングパッド１２１は絶縁層２５の窓（図示せず）においてゲート電極２１に直接接触させることができる。或いは又、ゲートボンディングパッド１２１は、例えば抵抗、ダイオード及び／又はトランジスタスイッチを具える既知のタイプのゲート制御回路２００を経てゲート電極２１に結合し、ボンディングパッド１２１からゲート２１に供給される電圧をＭＯＳＦＥＴ／ＩＧＢＴの動作状態に従って既知のように制御することもできる。図４に示すように、例えば窒化シリコンからなる保護絶縁上層２０１を構成本体内のゲート制御回路上に存在させることができる。電極ボンディングパッド１２４及び１２１はこの絶縁上層２０１の窓内に露出する。１以上のゲート制御回路２００をデバイスアセンブリ内のＭＯＳＦＥＴ／ＩＧＢＴに対する熱保護を与えるために１以上の温度センサ（例えばＤ１）と一緒に集積することができる。本発明デバイスアセンブリ内の下部構成本体に集積することができる種々の既知のタイプの温度センサ及び熱保護回路が存在する。一つの特定の例として、図４はＷＯ−Ａ−９７／０２５９２に開示されているタイプの回路の薄膜ダイオードＤ１を用いる温度センサを示す。ＷＯ−Ａ−９７／０２５９２には他の既知のタイプのセンサ及び回路も開示され、別のタイプのものについても後に述べる。
半導体素子はバーチカル構成であり、従って構成本体の底主表面に他方の主電極２９を有する。この底面主電極２９はＭＯＳＦＥＴのドレイン電極又はＩＧＢＴのアノード電極である。電極２９は構成本体の半導体基板２８と接触する。この基板２８はＭＯＳＦＥＴの場合にはドレインドリフト領域２０と同一の導電型であり、ＩＧＢＴの場合にはドレインドリフト領域２０と反対の導電型である。
特定の実施例における種々の領域及び層の代表的な寸法及び組成は次の通りである。
導電層２４、１２４、１２１：  １−１０μｍの厚さのアルミニウム層；
絶縁上層２０１：  ０．３−３μｍの厚さの窒化シリコン層；
絶縁層２５：  ０．５−２μｍの厚さの二酸化シリコン層；
ゲート層２１：  ０．２−５μｍの厚さの多結晶シリコン層；
ゲート絶縁層２２：  ０．３−２μｍの二酸化シリコン層；
底面電極層２９：  ０．５−３μｍの厚さのTiNiAg合金層；
構成本体１０１及び１０２及びそれらの種々の構成要素の他の寸法、材料及びドーピング濃度は素子Ｍ１，Ｍ２等に対する所望の動作特性に従って既知のように選択することができる。リードフレーム（リード１４０、タイバー１４５及び一体のマウンティングパッド１３０を有する）は、例えば２μｍの厚さを有する例えばニッケルの被覆層がめっきされた代表的には１ｍｍ−２ｍｍの厚さを有する銅シートから既知のように打ち抜き加工することができる。
図１及び図２のデバイスアセンブリは、（図３に示すように）下部構成本体１０１をリードフレームパッド１３０上に装着し、その底面主電極２９ａをマウンティングパッド１３０に例えば鉛−錫はんだを用いてはんだ付けにより接着することにより形成する。この場合、パワートランジスタＭ１の底面主電極２９ａとリードフレームのパッド１３０と一体の１つの導体リード１４０との間に直接電気接続が形成される。
次に第２構成本体１０２を第１構成本体１０１の一部分上に、トランジスタＭ１の上面主電極２４ａ及び制御電極２１のボンディングパッド１２４ａ，１２１ａを覆わないように装着する。本体１０２のトランジスタＭ２の底面電極２９ｂを本体１０１のトランジスタＭ１の上面主電極２４ａに接着する。この電極２４ａ及び２９ｂの機械的且つ電気的直接接続は、例えば本体１０２の装着前に電極２４ａ上にプリントした電気的且つ熱的に伝導性のエポキシ接着剤の中間層１１０により有利に達成することができる。この目的のためには既知のタイプの接着剤ディスペンサダイボンダを使用することができる。中間層１１０は代表的には約５−３０μｍの厚さにすることができる。本体１０１及び１０２を互いに接着して得られる構造を図５に示す。下部本体１０１の上面主電極２４は上部本体１０２の下から突出してボンディングパッド１２４ａを形成し、このパッドは図１に示すように上部本体１０２の底面主電極２９ｂと共通の接続も提供する。
図１及び図２に示すように、例えばアルミニウムワイヤの形の電気接続１５０をリードフレームのそれぞれの導体リード１４０から電極ボンディングパッド１２１ａ，１２４ａ、１２１ｂ、１２４ｂに接着する。下部本体１０１に対するワイヤ接続１５０は上部本体１０２の装着前に設けることができ、或いは上部本体１０２に対するワイヤ接続１５０と同時に設けることもできる。次にプラスティック容器１００をこのように接続したアセンブリの周囲に既知のように装着し、マウンティングパッド１３０及び導体リードの一部分を容器１００の外部に残してデバイスアセンブリの外部端子を構成する。次にリードフレームの主タイバー１４５を切断して図１に示す完成デバイスアセンブリを切り離す。図１のトランジスタＭ１及びＭ２のデバイスアセンブリは、例えば図８に示すモータ駆動回路用のハーフブリッジドライバを提供するのに使用することができる。
図８の回路は、例えば自動車に使用することができ、例えば自動車のミラー又はシートを機械的に調整するための可逆モータＭＴＲを電気的に駆動するのに使用することができる。このフルブリッジドライバは例えばＭＯＳＦＥＴの４つの制御スイッチＭ１，Ｍ２，Ｍ３，Ｍ４を具え、これらのＭＯＳＦＥＴスイッチはモータＭＴＲと＋ｖｅ電源ライン及び−ｖｅ電源ラインとの間に接続される。上側ＭＯＳＦＥＴスイッチＭ１及びＭ３は＋ｖｅ電源ラインに結合されたドレイン端子を有し、下側ＭＯＳＦＥＴスイッチＭ２及びＭ４は−ｖｅ電源ラインに結合されたソース端子を有する。各ＭＯＳＦＥＴスイッチＭ１−Ｍ４はそれぞれの制御端子Ｇ１−Ｇ４を有する。図１のアセンブリをどのように使用すれば図８のフルブリッジドライバ回路の半分を与えることができるか明かにするためにこれらの名称Ｇ１，Ｇ２、ＭＴＲ、＋ｖｅ及び−ｖｅを図１に付加した。このように、図８の回路ではモータＭＴＲを容器１００の関連する導体リード１４０を経て下部構成本体１０１の上面主電極２４ａのボンディングパッド１２４ａに結合する。
同様にMOSFETスイッチＭ３及びＭ４を下部及び上部本体１０１及び１０２内にそれぞれ形成してフルブリッジドライバ回路の他方の半分を同様に構成することができる。従って、図８のフルブリッジドライバ回路は各々個別の容器１００を有する２つの図１のデバイスアセンブリを用いて実現することができる。しかし、後に説明するように、このようなアセンブリ構造は１つの単一容器１００内に全てのスイッチM1−Ｍ４を具えるフルブリッジドライバ回路を提供するように拡張することもできる。
一般に、下部構成本体１０１は上部構成本体１０２より広い面積を有するものとするのが有利である。この広い面積は製造中において上部本体１０２に対し機械的に安定な支持体を提供し、上部本体１０２がワイヤ接続１５０を行うべき下部本体１０１のボンディングパッド１２４ａ，１２１ａを覆う惧れがない。下部本体１０１の広い面積は既に述べたゲート制御回路２００及び熱過負荷保護回路Ｄ１，Ｑ１等を容易に収容することができる。また、広い下部本体１０１内には２以上のパワーデバイスＭ１を収容することもできる。
従って、一例として、図６に、本体１０１内に並べて形成され且つ共通のドレインドリフト領域２０、共通のドレイン／アノード基板領域２８及び共通の底面主電極２９ａを共有する２つのＭＯＳＦＥＴ又はＩＧＢＴ  Ｍ１及びＭ３を示す。これらのトランジスタＭ１及びＭ３はそれぞれ別個の各自の領域２３及び３６、各自のゲート電極２１、及び各自の上面主電極２４ａ及び２４ｃを有する。これらのトランジスタは共通のゲート制御パッド１２１ａ又はそれぞれ各自のゲート制御パッド１２１ａ及び１２１ｃを有することができる。図１及び図２と同様に、パワートランジスタＭ２を具える第２本体１０２を本体１０１のＭ１が位置する部分の上に装着する。
同様に、類似のパワートランジスタＭ４を具える第３本体１０３を下部本体１０１のＭ２が位置する部分の上に装着することができる。Ｍ２の電極２９ｂをＭ１の電極２４ａに接着するのと同様に、Ｍ４の底面主電極２９ｄをＭ３の上面主電極２４ｃに接着する。１２１ａ及び１２４ａが本体１０２の下から突出するのと同様に、Ｍ３の電極ボンディングパッド１２１ｃ及び１２４ｃが本体１０３下から突出する。図６及び図７にはＭ１の露出電極パッド１２１ａ，１２４ａ、Ｍ２の１２１ｂ，１２４ｂ、Ｍ３の１２１ｃ，１２４ｃ、Ｍ４の１２１ｄ，１２４ｄをそれぞれのボンディングワイヤ１５０によりデバイスリードフレームのそれぞれのリード１４０に接続する。単一のプラスティック容器１００内に３つの構成本体１０１、１０２、１０３内のＭ１，Ｍ２，Ｍ３，Ｍ４の全てを具えるこのデバイスアセンブリの一例が示されている。この場合、図８のフルブリッジドライバ回路を単一容器１００内に４つのスイッチＭ１−Ｍ４を具えるこのデバイスアセンブリを用いて実現することができる。図８のこの回路形態では、モータＭＴＲを容器１００の関連する導体リード１４０を経て下部構成本体１０１の２つの素子Ｍ１及びＭ３の上面主電極２４ａ及び２４ｃのボンディングパッド１２４ａ及び１２４ｃに結合する。更に、図８のこの回路形態においては、図７のレイアウトは下部本体１０１内のスイッチＭ１及びＭ３がそれらの上面主電極２４ａ及び２４ｃの共通のボンディングパッド１２４ａ／１２４ｃを共有するように変更することができる。
図９は図８の回路の変形例を示し、この変形例ではＭ１及びＭ３がデバイスアセンブリの共通の制御端子Ｇ１／３、即ち共通の端子リードを有する共通のゲート制御回路２００を共有する。図９のこのフルブリッジドライバ回路も単一容器１００内に４つのスイッチＭ１−Ｍ４を具える３つの本体１０１、１０２及び１０３のデバイスアセンブリにより実現することができる。既知のように、ゲート制御回路２００は、図７には示されてない（図を簡単にするために図１にも示されてない）が図９には示されているように、通常外部接地端子ＧＮＤを有し、この端子は別の端子リード１４０に対応する。更に、ゲート制御回路２００は同様に１以上の外部ステータス端子ＳＴＳ（それぞれ各別の端子リード１４０に対応する）を有することができ、例えばＭ１及びＭ３が熱過負荷状態を検出した熱保護回路により遮断された場合にこれによりデバイスＭ１及びＭ３の動作状態を指示することができる。
１つの容器１００内に３つのパワーデバイスＭ１，Ｍ２，Ｍ３又はＭ１，Ｍ３，Ｍ４を具えるアセンブリも回路の実現に有用である。この場合には、図６の実施例において、上部本体１０２又は上部本体１０３のいずれか一方を省略して単一容器内に２つの本体を具えるデバイスアセンブリを得ることができる。下部本体１０１は２つのデバイスＭ１及びＭ３を具える。このようなデバイスアセンブリは図１０に示すようなソレノイドのコイルＳＬを駆動するドライバ回路を提供することができる。このようなソレノイドドライバは、例えば自動車の送信制御及びアンチロックブレーキシステムに好適である。ソレノイドコイルＳＬは容器１００の関連する導体リード１４０を経て下部本体１０１の上面主電極１２４ｃのボンディングパッド１２４ｃに結合する。
図１１は他の回路構成を示し、この回路では図１及び図２のデバイスアセンブリを電圧レベル変換に使用することができる。入力端子Ｖiに供給される入力電圧（例えば＋５ボルト）はこの回路により出力端子Ｖoにおいて所定の出力電圧レベル（例えば＋２．８ボルト）に変換される。入力端子Ｖiは容器１００の関連する導体リード１４０を経て上部構成本体１０２の上面主電極２４ｂのボンディングパッド１２４bに結合する。電圧レベル端子Ｖoは関連する導体リード１４０を経てインダクターキャパシタ回路網Ｌ，Ｃにより下部構成本体１０１の上面主電極２４ａのボンディングパッド１２４ａに結合する。本体１０１及び１０２が図１１の直列接続のMOSFET Ｍ１及びＭ２を具えるとき、同期型変換器を形成することができる。しかし、図１１に示す実際の回路は、上部本体１０２がMOSFET Ｍ２の代わりにショットキダイオードＭＤを具える非同期型変換器である。このショットキダイオードＭＤは本発明のデバイスアセンブリでは例えば図１２に示すようにＭ１と直列に配置接続される。
従って、図１２は図５の変形例であり、本例では上部本体１０２がMOSFETＭ２の代わりにショットキダイオードＭＤを具える。このダイオードＭＤは本体１０２の上主表面において絶縁層２５の窓内にｎ型エピタキシャル層２０とショットキバリヤを形成するアノード電極２４ｂを具える。既知の形態のｐ型ガードリング２３'を窓のエッジの周囲に設けることができる。ｎ型層２０はｎ型基板２８上に存在し、この基板は反対側の主表面においてカソード電極２９ｂと接触する。図５と同様に、導電性接着剤層１１０（又ははんだ層１１０）が電極２４ａ及び２９ｂ間の所望の直接電気接続を形成し、この場合にはこれらの電極はリードフレームのワイヤ接続１５０のために共通のボンディングパッド１２４ａを共有する。
図１−図１２のデバイスアセンブリは慣例の製造装置を用いて、製造プロセスに信頼度の問題を導入することなく、費用有効的に製造することができる。下部本体１０１はフレームパッド１３０の上に既知のダイボンディングプロセスを用いて装着することができ、上部本体１０２（又は本体１０２、１０３）は、リードフレーム１３０、１４０、１４５を別のダイボンダに通して接着剤１１０を下部本体１０１の上面主電極２４の上に塗布した後に接着することができる。
１つのパワーデバイスＭ２又はＭ４又はＭＤを別のデバイスＭ１又はＭ３の上に直接設けることは回路動作中における加熱の問題を悪化させる惧れがある。しかし、本発明のデバイスアセンブリでは内蔵された熱過負荷保護回路がパワーデバイスを加熱から保護する。下部本体１０１内への熱過負荷保護回路Ｄ１，Ｑ１の挿入は既知の方法で達成することができる。１つ及び／又は複数の温度センサ（例えば薄膜ダイオードＤ１）は上部本体１０２の下に、或いは上部本体１０２（又は本体１０２、１０３）により覆われる区域の外に位置させることができる。従って、例えば図５及び図１２ではセンサＤ１を本体１０１とび１０２との間に介在させている。図６及び図１０の３本体の実施例では、１以上の温度センサＤ１を２つの上部本体１０２と１０３との間の本体１０１の部分に位置させることができ、或いは本体１０１と１０２及び／又は１０３との間に介在させることができる。使用可能な温度センサとして種々の既知のタイプの温度センサがある。従って、温度センサ自体は抵抗やダイオードやトランジスタとすることができ、正又は負の温度係数を有するものとすることができ、且つ構成本体１０１上の絶縁層２５上の薄膜素子として又は構成本体１０１のバルクシリコン内の半導体領域として形成することができる。それぞれの場合において、温度センサは保護電気絶縁上層２０１で覆うのが好ましい。
熱過負荷保護回路は、温度センサ回路がハンチングするのを阻止する、即ち温度センサにより極小さな温度変化が検出されるときにパワーデバイスＭ１及び／又はＭ３が連続的にスイッチオフされるのを阻止するヒステリシス回路機能を含むことができる。このようなヒステリシス回路機能は、温度センサが高い感度を有するとき、例えば温度センサがｐｎ接合薄膜ダイオードからなる場合に特に有益である。下部本体１０１はその広い面積のためにこのようなヒステリシス回路機能を有する熱過負荷保護回路のレイアウトのための適度のスペースを有する。パワー半導体デバイスの温度検出においてヒステリシス回路を使用することは、例えばＷＯ−Ａ−９７／０２５９２及びＵＳ−Ａ−５，４４４，２１９及びＵＳ−Ａ−５，５６３，７６０において既知であり、それらの内容が参考資料としてここに含まれているものとする。
ＵＳ−Ａ−５，４４４，２１９及びＵＳ−Ａ−５，５６３，７６０は温度センサをパワーデバイスの高温位置及び低温位置の双方に設ける旨記載している。高温位置は低温位置よりパワーデバイスの熱発生区域に近い。これらの異なる位置のセンサに応答する比較回路が、２つの位置で検出された温度の差が所定の値に達するときパワーデバイスをスイッチオフする制御信号を発生する。このような回路を本発明のパワーデバイスアセンブリに採用し、高温センサを上部本体１０２及び１０３の下に位置させ、低温センサをこれらの上部本体１０２及び１０３から遠く離れた区域に位置させることができる。
従って、要するに、本発明はプラスチック容器１００内に少なくとも１つの下部構成本体１０１の上に装着された１つ以上の上部構成本体１０２、１０３を具え、低コストで、高信頼度のハーフブリッジ又はフルブリッジドライバ又は整流器回路又はソレノイドドライバ回路等を提供する半導体デバイスアセンブリを提供する。各構成本体１０１、１０２、１０３は少なくとも１つ（できれば２つ以上）のＭＯＳＦＥＴ、ＩＧＢＴ、ショットキダイオード又は他の半導体素子を具える。下部本体１０１の底面主電極２９ａを容器１００内においてマウンティングパッド１３０に接着する。電気接続線１５０を容器リードフレーム１３０、１４０の導体リード１４０から本体１０１、１０２、１０３の各々の上面電極２４ａ/ｂ/ｃ、２１ａ/ｂ/ｃのボンディングパッド１２４ａ/ｂ/ｃ及び１２１ａ/ｂ/ｃにそれぞれ接着する。上部本体１０２、１０３の底面電極２９ｂ/ｄへのリードフレーム接続１５０は下部本体１０１の上面主電極２４ａ/ｃを経て行い、このために上部本体を下部本体１０１に下部本体の電極ボンディングパッド１２４ａ/ｃ、１２１ａ/ｃを覆わないように接着する。上部本体１０２、１０３のための大きなマウンティング区域及び全アセンブリに対する良好な熱保護が、上部本体１０２、１０３が装着される下部本体１０１の上主表面区域に隣接して位置する温度センサＤ１を有する熱過負荷保護回路Ｄ１，Ｑ１...を下部本体１０１内に含ませることにより得られる。上面電極２４ａ/ｂ/ｃ、２１ａ/ｂ/ｃはそれらの構成本体１０１、１０２、１０３の上主表面１１において絶縁層構造２１、２５の窓を経てそれぞれの素子Ｍ１，Ｍ２，Ｍ３，Ｍ４，ＭＤのデバイス領域と接触する。上面電極のボンディングパッド１２４ａ/ｂ/ｃ及び１２１ａ/ｂ/ｃはこの絶縁層構造２１、２５の上に存在する。保護絶縁層１２１を下部構成本体１０１の上主表面１１の上（温度センサＤ及び本体１０１内の任意の他の回路の上）に設けるが、電極２４ａ及びボンディングパッド１２４ａ及び１２１ａはこの保護層２０１の窓を経て露出させるのが好適である。
上述した特定の実施例では、下部本体１０１と上部本体１０２、１０３とをそれらの電極２４ａと２９ｂとの機械的及び電気的直接接続により互いに接着するのにエポキシ接着剤層１１０を用いた。しかし、接着剤の代わりに、はんだ材料を用いて層１１０を形成することができる。電極２４ａの接着領域が保護絶縁上層２０１の窓内に存在する場合には、層１１０は被覆層２０１より厚くする必要がある。他の変形例では、本体１０１の上面主電極２４ａを本体１０２、１０３の底面電極層に、これらの層を溶融させることにより及び／又は合金させることにより接着させることができる。この場合には第１本体１０１の上面ボンディングパッド１２４ａを可融性及び／又は合金性金属の第１の層で被覆することができるとともに、本体１０２、１０３の底面主表面を底面電極層２９ｂに加えて（又はその代わりに）可融性及び／又は合金性金属の第２の層で被覆することができる。この場合には、例えば超音波及び／又は熱エネルギーを用いる既知の方法で溶接部又は合金接合部を形成することにより金属−金属接着を達成することができる。これらの第１及び第２の層には同一の材料又は異なる材料を使用することができる。従って、アルミニウム層を底面電極層２９ｂ上に設ける場合、又はこの電極層の代わりに設ける場合には、上部本体１０２、１０３のこの底面アルミニウム層を本体１０１のアルミニウム電極パッド１２４ａと直接融着させることができる。或いは又、例えば、本体１０１の銀電極パッド１２４ａを上部本体１０２、１０３のTiNi（Au-Ge）底面電極層２９ｂに直接合金させることができる。
以上の本発明の開示から、他の種々の変更及び変形が当業者に明かである。これらの変更及び変形は本明細書に開示された構成要素の代わりに又は加えて使用し得る従来既知の等価な構成要素及び他の構成要素を含むことができる。
請求の範囲は構成要素の特定の組合せとして記載したが、本発明が解決すべき問題の一部又は全部を緩和する、しないにかかわらず、本明細書に明示された又は示唆された又は一般化された新規な構成要素又は構成要素の組合せも本発明の範囲に含まれるものでる。縦続請求項の他の請求項との縦続性はいくつかの国のマルチクレームシステムの要件を満すとともに審査請求費用を低減するために制限したが、１つの請求項の技術的特徴は他の請求項の技術的特徴と任意に組合せて使用することができる。特に、これに限定されないが、次の組合せが特に重要である。請求項６、７及び１１の特徴は請求項１に従属する請求項の任意の１つと組み合わせて使用することができ、請求項８の特徴は請求項６に従属する請求項の任意の１つと組み合わせて使用することができ、請求項９の特徴は請求項３に従属する請求項の任意の１つと組み合わせて使用することができ、且つ請求項１０の特徴は請求項４に従属する請求項の任意の１つと組み合わせて使用することができる。
出願人は本出願の継続中に、又はこの出願から分割した他の出願の継続中に新しい請求項としてこれらの特徴及び／又はこれらの特徴の組み合わせを記載することができる権利を留保する。
【図１】
0004014652.tif 000002
【図２】
0004014652.tif 000003
【図３】
0004014652.tif 000004
【図４】
0004014652.tif 000005
【図５】
0004014652.tif 000006
【図６】
0004014652.tif 000007
【図７】
0004014652.tif 000008
【図８】
0004014652.tif 000009
【図９】
0004014652.tif 000010
【図１０】
0004014652.tif 000011
【図１１】
0004014652.tif 000012
【図１２】
0004014652.tif 000013