(57)【特許請求の範囲】
【請求項１】
外部から与えられた或いは内部で生成された第一の列アドレスに対応するメモリセルの第一のデータと、該第一の列アドレスを増加させた第二の列アドレスに対応するメモリセルの第二のデータとを連続して出力する２ビットプリフェッチ機能を有する半導体記憶装置において、
奇数の列アドレスに対応するメモリセルを有する奇数側メモリセルアレイと、
前記奇数側メモリセルアレイに対応する奇数側列アドレスデコーダと、
前記奇数側メモリセルアレイからの読み出しデータを保持する奇数側データ保持回路と、
偶数の列アドレスに対応するメモリセルを有する偶数側メモリセルアレイと、
前記偶数側メモリセルアレイに対応する偶数側列アドレスデコーダと、
前記偶数側メモリセルアレイからの読み出しデータを保持する偶数側データ保持回路とを有し、
前記第一の列アドレスの最下位ビットが奇数の時は、前記奇数側データ保持回路の保持タイミングが、前記偶数側データ保持回路の保持タイミングより早いことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、前記第一の列アドレスの最下位ビットが偶数の時は、前記偶数側データ保持回路の保持タイミングが、前記奇数側データ保持回路の保持タイミングとほぼ同時であることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２において、更に、前記第一の列アドレスの第２及び第３の下位ビットをそのまま前記奇数側アドレスデコーダに与え、当該第２及び第３の下位ビットを前記最下位ビットが偶数の時はそのまま、奇数の時は増加させて前記偶数側アドレスデコーダに与える演算回路を有することを特徴とする半導体記憶装置。
【請求項４】
請求項１または２において、更に、前記奇数側データ保持回路の保持タイミングを与える奇数側データラッチ信号と、前記偶数側データ保持回路の保持タイミングを与える偶数側データラッチ信号とを生成するデータラッチ信号生成回路を有することを特徴とする半導体記憶装置。
【請求項５】
請求項１または２において、前記奇数側データ保持回路は、奇数側メモリセルアレイからのデータバスに出力された出力データを保持する奇数側データバスアンプであり、前記偶数側データ保持回路は、偶数側メモリセルアレイからのデータバスに出力された出力データを保持する偶数側データバスアンプであることを特徴とする半導体記憶装置。
【請求項６】
請求項５において、更に、前記最下位ビットが偶数の時は前記偶数側データ保持回路が保持する出力データを、前記最下位ビットが奇数の時は前記奇数側データ保持回路が保持する出力データを、それぞれ第一のクロックでラッチする第一の出力ラッチ回路と、前記最下位ビットが偶数の時は前記奇数側データ保持回路が保持する出力データを、前記最下位ビットが奇数の時は前記偶数側データ保持回路が保持する出力データを、それぞれ第一のクロックより遅い第二のクロックでラッチする第二の出力ラッチ回路とを有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＳＤＲＡＭ（Synchronized Dynamic Randum Access Memory ）のバーストモードにおける２ビット・プリフェッチのアクセス時間を改善した半導体記憶装置に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ（以下簡単にＳＤＲＡＭと称する。）は、システム側から供給されるクロックに同期して内部動作を行うＤＲＡＭであり、通常のＤＲＡＭよりも高速動作を可能にする。このＳＤＲＡＭは、システム側から更に動作モードを指定するコマンド信号を与えられる。その与えられたコマンド信号を内部でデコードすることにより、ＳＤＲＡＭ側は、システム側が要求している動作モードを判別し、指定された動作モードに従って例えば読み出しデータを出力する。
【０００３】
上記の動作モードの一つにバーストモードがある。このバーストモードは、外部から与えられたアドレスに対して、そのアドレスを起点にして連続するアドレスの記憶データを出力するモードである。そして、連続する出力ビットの数は、２ビット、４ビット、８ビットと指定される。
【０００４】
かかるバーストモードでは、外部アドレスをもとに、内部でそれに連続するアドレスを生成し、そのアドレスをデコードして記憶データを出力する。但し、２ビットバーストモードで、１つの内部アドレスを生成したり、４ビットバーストモードで、３つの内部アドレスを生成したり、更に、８ビットバーストモードで、７つの内部アドレスを生成することは非効率的である。
【０００５】
そこで、ＳＤＲＡＭは、内部のメモリセルアレイを奇数アドレス側のメモリセルアレイと偶数アドレス側のメモリアレイとに分割し、バーストモードでは、外部から与えられた或いは内部で生成したアドレスに対して、最下位ビットを除いたアドレスを、奇数アドレス側メモリセルアレイと偶数アドレス側メモリセルアレイのコラムデコーダに与える。かかる構成にして、必ず２ビットの記憶データを連続して出力することができる様にする。この構成は、２ビット・プリフェッチ回路と呼ばれる。
【０００６】
図１３は、従来のＳＤＲＡＭの２ビット・プリフェッチ回路の例を示す図である。この例では、メモリセルアレイが、奇数アドレス側のメモリセルアレイ１０と偶数アドレス側のメモリセルアレイ２０との分割される。そして、それぞれのメモリセルアレイ１０，２０に対して、アドレス・プリデコーダ１１，２１とアドレス・メインデコーダ１２，２２とが設けられる。更に、それぞれのメモリセルアレイ１０，２０の出力が、データバスアンプ１３，２３で増幅される。
【０００７】
ＳＤＲＡＭは、システム側から与えられるクロックＣＬＫに同期して動作する。従って、そのクロックＣＬＫを取り込むクロックバッファ３０から出力されるクロック３１のタイミングにより、コマンド信号２（ｃｏｍｍ）がコマンドラッチ・デコーダ３２にラッチされ、アドレス信号３（Ａｄｄ）（この例ではａ０−ａ９の１０ビット）がアドレスバッファ３３にラッチされる。そして、アドレスバッファ３３からのアドレス信号ａ３−ａ９が、コマンドラッチ・デコーダ３２の生成するアドレスラッチクロック３５のタイミングでアドレスラッチ３８にラッチされる。また、同じクロック３５によりアドレス信号ａ１，ａ２がアドレスラッチ・カウンタ３９にラッチされる。
【０００８】
アドレス信号ａ３−ａ９は、そのまま奇数側と偶数側のアドレスプリデコーダ１１，２１に与えられる。一方、アドレスａ１，ａ２は、奇数側のアドレスプリデコーダ１１にそのまま与えられる。また、偶数側のアドレスプリデコーダ２１には、アドレスａ１，ａ２そのままのラッチアドレス４４或いはアドレス演算回路４６でアドレスを１つ増加した新たなシフトアドレス４８が、最下位アドレスａ０の値に応じて、即ち、偶数か奇数かに応じて、与えられる。
【０００９】
そして、外部アドレスが偶数の場合は、偶数側のデータバスアンプ２３で増幅された偶数側記憶データ２４が、出力データラッチ回路１６にクロック５６のタイミングでラッチされ、そして、奇数側のデータバスアンプ１３で増幅された奇数側記憶データ１４が、出力データラッチ回路２６にクロック５７のタイミングでラッチされ、偶数、奇数の順番に連続して出力される。
【００１０】
また、外部アドレスが奇数の場合は、奇数側記憶データ１４が出力データラッチ回路１６に、偶数側記憶データ２４が出力データラッチ回路２６にそれぞれクロック５６，５７のタイミングでラッチされ、奇数、偶数の順番に連続して出力される。
【００１１】
【発明が解決しようとする課題】
図１４は、上記図１３の回路の動作を示すタイミングチャートの図である。ＳＤＲＡＭでは、外部クロックＣＬＫの立ち上がりエッジに同期して読み出しを指示するコマンド信号２が与えられ、同じタイミングで外部アドレス３が与えられる。そして、時刻ｔ１のタイミングでアドレスラッチ回路３８，３９から、ラッチされたアドレス４２（ａ９−ａ３）とアドレス４４（ａ１，ａ２）とが出力される。
【００１２】
ところが、外部から奇数アドレスが与えられた場合は、アドレスａ１，ａ２に１を加えたシフトアドレス４８を偶数側のアドレスプリデコーダ２１に与える必要がある。図中、時刻ｔ２でそのシフトアドレス４８が生成される。その結果、奇数側のアドレス５８（ａ９−ａ１）は、時刻ｔ２のタイミングで生成されていても、偶数側のアドレス６０（ａ９−ａ１）は、時刻ｔ３になるまで生成されない。従って、両側のアドレス５８と６０とが出そろってから、メモリセルアレイ１０，２０でのセルデータの読み出し時間ｔｒｅａｄ後の、時刻ｔ４のタイミングで、データバスアンプのラッチ信号５５が、クロック発生器５４で生成されて、両方のデータがデータバスアンプ１３，２３でラッチされる。そして、読み出されたデータがクロック５６のタイミングで出力データラッチ回路１６にラッチされ、その後、読み出しデータがクロック５７のタイミングで出力データラッチ回路２６にラッチされる。
【００１３】
従って、読み出しコマンド２が与えられるクロックＣＬＫの立ち上がりのタイミングから、出力ＤＯＵＴに最初の読み出しデータが出力される時刻ｔ６までのＣＡＳ遅延時間ｔCAC は、かなり長くなる。
【００１４】
更に、４ビットバーストモードでは、上記した２ビットプリフェッチ動作が２回行われ、８ビットバーストモードでは、上記した２ビットプリフェッチ動作が４回行われる。そして、それぞれの２ビットプリフェッチ動作で、上記したＣＡＳ遅延時間ｔCAC を要する。
【００１５】
このような遅延時間は、高速動作を目的としたバーストモードでの読み出し時間として適切でなく、ＣＡＳ遅延時間ｔCAC の短縮が望まれる。
【００１６】
そこで、本発明の目的は、バーストモード時の２ビットプリフェッチ動作を高速にした半導体記憶装置を提供することにある。
【００１７】
更に、本発明の別の目的は、バーストモード時の２ビットプリフェッチ動作における最初の出力データが出力されるまでのＣＡＳ遅延時間が少なくとも短縮された半導体記憶装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は、奇数側のメモリセルアレイからのデータは、＋１の演算回路の遅延時間を無視した早いタイミングでデータ保持回路にラッチし、出力端子に出力する。また、偶数側のメモリセルアレイからのデータは、与えられた列アドレスが偶数の時は上記と同じ早いタイミングでデータ保持回路にラッチし、列アドレスが奇数の時は＋１の演算回路の遅延時間分遅らせてデータ保持回路にラッチする。その場合は、偶数側の出力データの出力端子への出力は奇数側の出力データの出力の後であるので、全体の出力動作に影響を与えない。
【００１９】
上記の目的を達成する為に、本発明は、外部から与えられた或いは内部で生成された第一の列アドレスに対応するメモリセルの第一のデータと、該第一の列アドレスを増加させた第二の列アドレスに対応するメモリセルの第二のデータとを連続して出力する２ビットプリフェッチ機能を有する半導体記憶装置において、奇数の列アドレスに対応するメモリセルを有する奇数側メモリセルアレイと、
前記奇数側メモリセルアレイに対応する奇数側列アドレスデコーダと、
前記奇数側メモリセルアレイからの読み出しデータを保持する奇数側データ保持回路と、
偶数の列アドレスに対応するメモリセルを有する偶数側メモリセルアレイと、
前記偶数側メモリセルアレイに対応する偶数側列アドレスデコーダと、
前記偶数側メモリセルアレイからの読み出しデータを保持する偶数側データ保持回路とを有し、
前記第一の列アドレスの最下位ビットが奇数の時は、前記奇数側データ保持回路の保持タイミングが、前記偶数側データ保持回路の保持タイミングより早いことを特徴とする。
【００２０】
本発明の別の発明では、列アドレスの最下位ビットの次の第二、第三ビットについて、それらの組み合わせを１つづつシフトする回路を設け、偶数側デコーダ回路に、列アドレスが偶数の時はそのままの第二、第三のビットのアドレスを与え、列アドレスが奇数の時は１つシフトした組み合わせの第二、第三のビットのアドレスを与える。このシフト動作は、従来の如き演算動作遅延時間を要しないので、偶数側も奇数側もそのＣＡＳ遅延時間を短くすることができる。
【００２１】
また、上記目的を達成する別の発明は、外部から与えられた或いは内部で生成された第一の列アドレスに対応するメモリセルの第一のデータと、該第一の列アドレスを増加させた第二の列アドレスに対応するメモリセルの第二のデータとを連続して出力する２ビットプリフェッチ機能を有する半導体記憶装置において、
奇数の列アドレスに対応するメモリセルを有する奇数側メモリセルアレイと、
前記奇数側メモリセルアレイに対応する奇数側列アドレスデコーダと、
前記奇数側メモリセルアレイからの読み出しデータを保持する奇数側データ保持回路と、
偶数の列アドレスに対応するメモリセルを有する偶数側メモリセルアレイと、
前記偶数側メモリセルアレイに対応する偶数側列アドレスデコーダと、
前記偶数側メモリセルアレイからの読み出しデータを保持する偶数側データ保持回路と、
前記第一の列アドレスの少なくとも２ビットの下位ビットをプリデコードするプリデコーダと、
該プリデコードされた信号をラッチして前記奇数側デコーダに与える奇数側アドレスラッチ回路と、
前記第一の列アドレスが偶数の時は前記プリデコードされた第一の信号をラッチし、前記第一の列アドレスが奇数の時は前記少なくとも２ビットの下位ビットを増加させたアドレスをプリデコードした第二の信号をラッチし、前記第一または第二の信号を前記偶数側デコーダに与える偶数側アドレスラッチ回路とを有することを特徴とする。
【００２２】
更に、上記目的を達成する更に別の発明は、外部から与えられた或いは内部で生成された第一の列アドレスに対応するメモリセルの第一のデータと、該第一の列アドレスを増加させた第二の列アドレスに対応するメモリセルの第二のデータとを連続して出力する２ビットプリフェッチ機能を有する半導体記憶装置において、
奇数の列アドレスに対応するメモリセルを有する奇数側メモリセルアレイと、
前記奇数側メモリセルアレイに対応する奇数側列アドレスデコーダと、
前記奇数側メモリセルアレイからの読み出しデータを保持する奇数側データ保持回路と、
偶数の列アドレスに対応するメモリセルを有する偶数側メモリセルアレイと、
前記偶数側メモリセルアレイに対応する偶数側列アドレスデコーダと、
前記偶数側メモリセルアレイからの読み出しデータを保持する偶数側データ保持回路と、
前記第一の列アドレスの少なくとも２ビットの下位ビットをプリデコードした第一の信号をラッチして前記奇数側デコーダに与える奇数側アドレスラッチ回路と、前記第一の列アドレスが偶数の時は前記第一の信号をラッチし、前記第一の列アドレスが奇数の時は前記第一の信号をシフトさせた第二の信号をラッチして、前記第一または第二の信号を前記偶数側デコーダに与える偶数側アドレスラッチ回路とを備えたアドレスラッチ回路とを有することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００２４】
図１は、２ビットプリフェッチの動作を説明する為のタイミングチャートを示す図である。図１には、行側と列側の動作を含むメモリ全体の動作が示される。ＳＤＲＡＭでは、外部クロック１に同期して、外部からコマンド信号２や、行アドレス４，列アドレス３等が与えられる。図１に示した２ビットバーストモードでの読み出し動作では、最初に、クロック１の立ち上がりエッジに同期してアクティブ・コマンド及び行アドレス４が与えられる。従って、それ以降ワード線が選択されてＨレベルに駆動される。その状態が／ＲＡＳに示される。
【００２５】
そこで、クロック１の立ち上がりエッジに同期して、読み出しコマンド（リード・コマンド）及び列アドレス３が与えられる。それ以降は、列側のアドレスデコードｔ１１、ビット線の選択ｔ１２、データバス上の読み出されたデータの読み出しｔ１３及び出力データラッチ回路からの読み出しデータの出力ｔ１４を経て、出力ＤＯＵＴに２つのデータが連続して出力される。上記の時間ｔ１１〜ｔ１４が、列側のＣＡＳ遅延時間ｔCAC である。
【００２６】
／ＣＡＳにより示される列側がアクティブ状態の期間は、データバス線やデータバスアンプ等の列側の回路は、１つの状態しかとることができない。しかし、この２ビットプリフェッチ構成にすることで、１つの列アドレスに対して２つの連続アドレスの記憶データを読み出すことができ、全体のアクセス時間を短縮することができる。
【００２７】
図２は、２ビットプリフェッチ動作における列アドレスを示す図表である。２ビットプリフェッチ回路では、与えられる列アドレスに対して、そのアドレスの列の記憶データと、そのアドレスの次のアドレスの列の記憶データとを連続して出力する。従って、与えられた列アドレスに対して、その次のアドレスを生成する必要がある。
【００２８】
図２中、左側のコラムが与えられるアドレスａ２，ａ１，ａ０である。真ん中のコラムが、第一の読み出し用のアドレスａ２，ａ１，ａ０であり、右側のコラムが、第二の読み出し用のアドレスａ２，ａ１，ａ０である。与えられるアドレスは、外部から与えられるアドレスの場合もあれば、内部で生成されるアドレスの場合もある。
【００２９】
仮に、与えられるアドレスが（ａ２，ａ１，ａ０）＝（０，０，０）とすると、第一のアドレスはそれと同じの（０，０，０）、そして、第二のアドレスは（０，０，１）となる。従って、最初に読み出されるデータは、偶数側のメモリセルアレイのデータであり、後で読み出されるデータは奇数側のメモリセルアレイのデータになる。上記の場合は、奇数側のデコーダ及び偶数側のデコーダには、共に（ａ２，ａ１）＝（０，０）を与えればよい。
【００３０】
同様に、与えられるアドレスが（ａ２，ａ１，ａ０）＝（０，０，１）とすると、第一のアドレスはそれと同じの（０，０，１）、そして、第二のアドレスは（０，１，０）となる。従って、最初に読み出されるデータは、奇数側のメモリセルアレイのデータであり、後で読み出されるデータは偶数側のメモリセルアレイのデータになる。上記の場合は、奇数側のデコーダに（ａ２，ａ１）＝（０，０）を与え、偶数側のデコーダに（ａ２，ａ１）＝（０，１）を与える必要がある。
【００３１】
更に、与えられるアドレスが（ａ２，ａ１，ａ０）＝（０，１，１）とすると、第一のアドレスはそれと同じの（０，１，１）、そして、第二のアドレスは（１，０，０）となる。従って、最初に読み出されるデータは、奇数側のメモリセルアレイのデータであり、後で読み出されるデータは偶数側のメモリセルアレイのデータになる。この場合は、奇数側のデコーダに（ａ２，ａ１）＝（０，１）を与え、偶数側のデコーダに（ａ２，ａ１）＝（１，０）を与える必要がある。
【００３２】
上記の説明から明らかな通り、与えられたアドレスが、偶数アドレスの場合は、偶数側のデコーダと奇数側のデコーダには最下位ビットａ０を除いた列アドレスａ２，ａ１を与えれば、連続するアドレスのデータを読み出すことができる。一方、与えられたアドレスが、奇数アドレスの場合は、偶数側のデコーダには列アドレス（ａ２，ａ１）に＋１した新たな列アドレス（ａ２，ａ１）を生成する必要がある。しかも、その＋１の演算には（ａ２，ａ１）＝（０，１）の場合の様に桁上げ処理が必要な場合がある。
【００３３】
前述した従来例を示した図１３では、与えられた列アドレスに対して、＋１演算回路４６で＋１処理されたシフトアドレス４８を生成し、与えられたアドレスの最下位ビットａ０が、０の場合（偶数アドレス）の場合と１の場合（奇数アドレス）とで偶数側のデコーダに与える列アドレスａ２，ａ１を切り換えている。同様に、出力側の出力データラッチ回路１６，２６へのデータバスアンプ１３，２３の出力のラッチの順番も最下位ビットａ０が０か１かで切り換えている。
【００３４】
図３は、本発明の実施の形態例である２ビットプリフェッチ回路を示す図である。図３中には、図１３に対応する部分には同じ引用番号を付している。図３の回路は、クロック１のタイミングでコマンド２やアドレス３がそれぞれのバッファ３２，３３に取り込まれ、アドレスａ９−ａ３がアドレスラッチ回路３８に、アドレスａ２，ａ１がアドレスラッチ・カウンタ３９にラッチされることは、図１３の回路と同様である。また、それぞれのメモリセルアレイ１０，２０からの読み出しデータが、対応するデータ保持回路であるデータバスアンプ１３，２３でラッチされ、偶数アドレス（ａ０＝０）の時と奇数アドレス（ａ０＝１）の時とで、対応する出力データラッチ回路１６，２６にそのデータがラッチされることも、図１３の回路と同様である。
【００３５】
本実施の形態例は、データバスアンプ１３，２３にラッチタイミングを与えるデータバスアンプ・データラッチ信号５５１，５５２が、第二及び第三のクロック生成回路５４１，５４２により別々に生成される点で、図１３の従来例と異なる。しかも、本実施の形態例では、偶数アドレス（ａ０＝０）が与えられる場合は、第一のクロック生成回路５２からの早いタイミングのクロック５２１に基づいて第二及び第三のクロック生成回路５４１，５４２がデータラッチ信号５５１，５５２を生成する。そして、奇数アドレス（ａ０＝１）が与えられる場合は、第一のクロック生成回路５２からの早いタイミングクロック５２１に基づいて第二のクロック生成回路５４１が奇数側のデータラッチ信号５５１を生成し、遅延バッファ５３１により生成された遅延したタイミングクロック５３２に基づいて第三のクロック生成回路５４２が偶数側のデータラッチ信号５５２を生成する。早いタイミングのタイミングクロック５２１と遅延したタイミングクロック５３２とは、最下位アドレスａ０が０か１かに応じて切り替わるスイッチ５３３を介して、第三のクロック生成回路５４２に与えられる。
【００３６】
即ち、偶数アドレスが与えられる場合は、＋１演算回路４６により生成されるアドレスａ１，ａ２のシフトアドレス４８は不要であるので、演算回路４６での演算時間を考慮せずに、早いタイミングで偶数側及び奇数側のメモリセルアレイ２０，１０のデータをデータバスアンプ２３，１３にラッチする。
【００３７】
逆に、奇数アドレスが与えられる場合は、奇数側のアドレスプリデコーダ１１は、与えられたアドレスａ９−ａ１をそのまま与えられてデコードし、奇数側のメモリセルアレイ１０からの出力データが早いタイミングで奇数側のデータ保持回路のデータバスアンプ１３にラッチされる。従って、最初に出力されるべき奇数側の出力データは、演算回路４６での演算時間を待つことなく、出力端子ＤＯＵＴに生成される。そして、偶数側のアドレスプリデコーダ２１は、演算回路４６で＋１増加して生成されるシフトアドレス４８を与えられてデコードし、遅延したタイミングで偶数側のメモリセルアレイ２０からの出力データがデータバスアンプ２３にラッチされる。但し、偶数側のデータは、出力端子ＤＯＵＴに奇数側のデータの出力の後に出力されるので、偶数側のデータバスアンプ２３でのラッチのタイミングが遅延していても、全体のアクセス時間に影響はない。
【００３８】
図４は、偶数アドレスが与えられた場合の、図３の実施の形態例の回路の動作を示すタイミングチャート図である。偶数アドレスが外部から与えられ或いは内部で生成されて与えられた場合は、図２の図表にて説明した通り、最下位アドレスａ０を無視して、単純にアドレスａ１−ａ９を両方のアドレスプリデコーダ１１，２１に与えることができる。従って、演算回路４６の演算結果を待つことなく、両方のメモリセルアレイ２０，１０のデータを早いタイミングでほぼ同時にデータバスアンプ２３，１３でラッチすることができる。
【００３９】
図４に沿って説明すると、先ずクロック１の立ち上がりエッジのタイミングで、リードコマンド２とアドレス３が、それぞれコマンドラッチ・デコーダ３２及びアドレスバッファ３３にラッチされる。コマンドラッチ・デコーダ３２により生成されるアドレスラッチクロック３５のタイミングｔ１で、アドレスラッチ回路３８に上位アドレスａ９−ａ３（４２）がラッチされ、アドレスラッチ・カウンタ回路３９に下位アドレスａ２，ａ１（４４）がラッチされる。図４の例では、上位アドレスａ９−ａ３が「1111111 」であり、下位アドレスａ２，ａ１が「11」である。
【００４０】
そして、これらのラッチアドレス４２，４４は、そのまま偶数側のアドレスプリデコーダ２１と奇数側のアドレスプリデコーダ１１とに与えられる。従って、時刻ｔ３のタイミングで、両方のデコード動作が終了し、デコード済みの偶数側アドレス６０と奇数側アドレス５８とが、それぞれ偶数側メモリセルアレイ２０と奇数側メモリセルアレイ１０とに同時に与えられる。時刻ｔ３から奇数側のメモリセルアレイ内のセルデータ読み出し時間ｔreadodd 後に、奇数側のデータバスアンプ１３にデータラッチ信号５５１が与えられる。同様に、時刻ｔ３から偶数側メモリセルアレイ内のセルデータ読み出し時間ｔreadeven後に、偶数側のデータバスアンプ２３にデータラッチ信号５５２が与えられる。上記データラッチ信号５５１，５５２は、共に、早いタイミングの信号５２１をもとに、第二のクロック生成回路５４１と第三のクロック生成回路５４２により生成される。
【００４１】
従って、時刻ｔ４から一定の時間後には、奇数側の出力データ１４も偶数側の出力データ２４も確定する。この例では、偶数アドレスが与えられる場合であるので、時刻ｔ５のタイミングで発生する第一の出力クロック５６で、偶数側のデータバスアンプ２３にラッチされた偶数側出力データ２４が出力データラッチ回路１６にラッチされ、時刻ｔ６のタイミングで出力端子ＤＯＵＴに出力される。更に、その後、時刻ｔ７のタイミングで発生する第二の出力クロック５７で、奇数側のデータバスアンプ１３にラッチされた奇数側出力データ１４が出力データラッチ回路２６にラッチされ、時刻ｔ８のタイミングで出力端子ＤＯＵＴに出力される。
【００４２】
図１３のタイミングチャート図と比較すると明らかな通り、図４の例では、図１３において必要としていた時刻ｔ１からｔ２までの演算回路４６でのカウントアップ演算時間の遅延が存在しない。そして、本実施の形態例の時刻ｔ１から最初の偶数側データが出力される時刻ｔ６までの時間は、従来例の図１３での時刻ｔ２から時刻ｔ６までと同等である。従って、クロックＣＬＫの立ち上がりエッジから最初に偶数側データが出力される時刻ｔ６までのＣＡＳ遅延時間ｔCAC は、従来例よりも短くなる。
【００４３】
図５は、奇数アドレスが与えられた場合の、図３の実施の形態例の回路の動作を示すタイミングチャート図である。奇数アドレスが外部から与えられ或いは内部で生成されて与えられた場合は、図２の図表にて説明した通り、アドレスａ１−ａ９がそのまま奇数側アドレスプリデコーダ１１に与えられ、アドレスａ３−ａ９と＋１の演算が行われたシフトアドレスａ１，ａ２とが偶数側のアドレスプリデコーダ２１に与えられる。そして、奇数側のメモリセルアレイ１０の出力データが先に出力端子ＤＯＵＴに出力され、偶数側の出力データ２４がその後で出力端子ＤＯＵＴに出力される。従って、奇数側のメモリセルアレイ１０の出力データは、演算回路４６の演算結果を待つことなく、早いタイミングで奇数側データバスアンプ１３でラッチすることができる。一方、偶数側の出力データは、演算回路４６の演算時間分遅れたタイミングで、偶数側データバスアンプ２３でラッチされる。
【００４４】
図５に沿って説明すると、先ずクロック１の立ち上がりエッジのタイミングで、リードコマンド２とアドレス３が、それぞれコマンドラッチ・デコーダ３２及びアドレスバッファ３３にラッチされる。コマンドラッチ・デコーダ３２により生成されるアドレスラッチクロック３５のタイミングｔ１で、アドレスラッチ回路３８に上位アドレスａ９−ａ３（４２）がラッチされ、アドレスラッチ・カウンタ回路３９に下位アドレスａ２，ａ１（４４）がラッチされる。図５の例では、上位アドレスａ９−ａ３が「1111111 」であり、下位アドレスａ２，ａ１が「11」である。ここまでは、図４の偶数アドレスの場合と同様である。
【００４５】
時刻ｔ１でアドレスラッチ回路３８，３９でアドレスａ９−ａ１がラッチされると、奇数側のアドレスプリデコーダ１１にそのままのアドレス４２，４４が与えられ、プリデコード時間後の時刻ｔ２でデコードされた奇数側アドレス５８が奇数側のメモリセルアレイ１０に与えられる。そして、セルデータの読み出し時間ｔreadodd 後の時刻ｔ４odd に生成されるデータラッチ信号５５１のタイミングで、出力データが奇数側データバスアンプ１３にラッチされる。その奇数側のラッチデータ１４は、時刻ｔ５に生成される出力クロック５６のタイミングで、出力データラッチ回路１６にラッチされ、出力ＤＯＵＴに出力される。従って、ＣＡＳ遅延時間ｔCAC は、演算回路４６のカウントアップに必要な時間を含んでおらず、図４の偶数アドレスが与えられた場合と同じ最短の時間になる。
【００４６】
一方、偶数側のアドレスプリデコーダ２１には、アドレスａ９−ａ３と共に、演算回路４６で＋１カウントアップされたシフトアドレスａ２，ａ１が与えられる。従って、プリデコード動作は、シフトアドレス４８が生成される時刻ｔ２以降に開始されて、デコードされた偶数側アドレス６０は、奇数側よりも遅れた時刻ｔ３で偶数側メモリセルアレイ２０に与えられる。従って、それからセルデータ読み出し時間ｔreadeven後の時刻ｔ４evenに生成されるデータラッチ信号５５２のタイミングで、出力データが偶数側データバスアンプ２３にラッチされる。その偶数側のラッチデータ２４は、時刻ｔ７に生成される出力クロック５７のタイミングで、出力データラッチ回路２６にラッチされ、出力ＤＯＵＴに出力される。
【００４７】
即ち、偶数側メモリセルアレイ２０からの出力データがデータバスアンプ２３にラッチされるタイミングｔ４evenは、奇数側のタイミングｔ４odd よりも演算回路４６のカウントアップ動作時間分だけ遅れているが、奇数側の出力データ１４が先に出力端子ＤＯＵＴに出力されるので、偶数側の出力データ２４が出力データラッチ回路２６にラッチされる時刻ｔ７には十分間に合う。従って、奇数側のデータを出力してから偶数側のデータを出力するという全体の動作に対して、演算回路４６でのカウントアップ動作の遅れは、何ら影響を与えない。
【００４８】
上記の動作では、第三のクロック生成回路５４２により、遅延バッファ５３１で遅延した信号５３２に基づいてラッチ信号５５２が生成される。この偶数側のラッチ信号５５２は、奇数側のラッチ信号５５１よりも演算回路４６でのカウントアップ動作時間分だけ遅れたタイミングを持つ。
【００４９】
上記の図４で示した偶数アドレスが与えられる場合も、図５で示した奇数アドレスが与えられる場合も、最初の出力データが出力端子ＤＯＵＴに出力されるまでのＣＡＳ遅延時間ｔCAC は、演算回路４６の演算時間による遅延がない最短の時間となる。
【００５０】
図６は、図３中の演算回路４６とスイッチ５０を含む演算回路５０１の回路例を示す図である。図中、ゲートに丸印が付されているのがＰ型ＭＯＳトランジスタを示す。図６の回路の上半分が、ラッチアドレス４４のアドレスａ１を入力して、最下位アドレスａ０に応じて生成されるシフトアドレス４８またはアドレス４４のアドレスａ１を生成する回路であり、下半分がアドレスａ２についての同様の回路である。
【００５１】
アドレスａ１についての上半分の回路について説明する。図２の図表にて説明した通り、アドレスａ１は、偶数アドレス（ａ０＝０）が与えられた時はそのまま変更せずに偶数側アドレスプリデコーダ２１に与えられる。また、奇数アドレス（ａ０＝１）が与えられた時は、その論理を反転して偶数側アドレスプリデコーダ２１に与えられる。
【００５２】
そこで、上半分の回路では、ＣＭＯＳスイッチ７０，７１はアドレスａ０＝０の時に導通し、ＣＭＯＳスイッチ７３，７４はアドレスａ０＝１の時に導通する。ＮＡＮＤゲート７５にはアドレスａ０とシーケンシャルモード信号ｓｑとが入力される。シーケンシャルモード信号ｓｑは、バーストモード動作を有効にする為の制御信号である。従って、シーケンシャルモード信号ｓｑが１であり、アドレスａ０が０の時は、ＮＡＮＤゲート７５の出力が１（Ｈレベル）となり、ＣＭＯＳスイッチ７０，７１が導通、スイッチ７３，７４が非導通となる。従って、アドレスａ１は、そのままラッチ信号１００のＬレベルのタイミングで、インバータ８０とＣＭＯＳインバータ８１，８４からなるラッチ回路にラッチされる。即ち、ラッチ信号１００により、ＣＭＯＳスイッチ７７，７８は導通し、インバータ８１，８４が活性化される。
【００５３】
一方、シーケンシャルモード信号ｓｑが１であり、アドレスａ０が１の時は、ＮＡＮＤゲート７５の出力が０（Ｌレベル）となり、ＣＭＯＳスイッチ７０，７１が非導通、スイッチ７３，７４が導通となる。従って、アドレスａ１は、インバータ７２によって反転されて、ラッチ信号１００のＬレベルにより上記したラッチ回路にラッチされる。
【００５４】
以上の通り、最下位のアドレスａ０に応じて、アドレスａ１のそのままの信号４４か或いは反転したシフトアドレス４８かが生成される。
【００５５】
次に、アドレスａ２の下半分の回路について説明する。図２の図表にて説明した通り、アドレスａ２は、下位アドレスａ０，ａ１が（１，１）の時は、桁上げにより反転論理値となり、下位アドレスａ０，ａ１が（１，１）以外の時は、桁上げは発生せずに、そのままの論理値となる。
【００５６】
そこで、シーケンスモード信号ｓｑが１であり、且つ下位アドレスａ０，ａ１が（１，１）以外の時は、ＮＡＮＤゲート９０の出力は１（Ｈレベル）となる。その結果、ＣＭＯＳスイッチ８５，８６が導通して、ラッチ信号１０１のＬレベルのタイミングで、アドレスａ２がそのままインバータ９５とＣＭＯＳインバータ９６，９９からなるラッチ回路にラッチされる。
【００５７】
一方、シーケンスモード信号ｓｑが１であり、且つ下位アドレスａ０，ａ１が（１，１）の時は、ＮＡＮＤゲート９０の出力は０（Ｌレベル）となる。その結果、ＣＭＯＳスイッチ８８，８９が導通して、ラッチ信号１０１のＬレベルのタイミングで、インバータ８７によるアドレスａ２の反転論理値が、インバータ９５とＣＭＯＳインバータ９６，９９からなるラッチ回路にラッチされる。
【００５８】
以上の通り、下位のアドレスａ０、ａ１の組み合わせに応じて、アドレスａ２がそのままの信号４４か或いは反転したシフトアドレス４８かが生成される。
【００５９】
図７は、本実施の形態例のデータバスアンプ回路と出力データラッチ回路との関係を特に示した半導体記憶装置の全体を示す図である。図３内の回路と対応する部分には、同じ引用番号を付した。
【００６０】
図７において、外部アドレス３がアドレスバッファ３３にクロック３１のタイミングで取り込まれ、ラッチ回路３８，３９を介してプリデコーダ１１，２１に与えられる。尚、この例では、図３中の回路５０１は省略されている。また、外部アドレス３は、列側のアドレスである。プリデコーダ１１，２１の出力はアドレスメインデコーダ１２，２２に与えられ、デコードされた選択信号５８，６０が、メモリセルアレイ１０，２０に与えられる。
【００６１】
メモリセルアレイ１０，２０内は、複数のワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１との交差部にメモリセルＭＣが配置される。図示されない行側のアドレスがデコードされて選択されたワード線ＷＬが立ち上がる。その結果、メモリセルＭＣの容量に蓄積された電荷に応じて、ビット線ＢＬに電位の変動をもたらす。そして、ビット線対ＢＬ０，ＢＬ１の差動信号がセンスアンプＳＡで感知されて増幅される。メインデコーダ１２，２２からの選択信号５８，６０により、ビット線トランスファーゲート１０１，１０２が導通し、センスアンプＳＡで増幅された出力データが、データバス線ＤＢ０，ＤＢ１に出力される。そして、このデータバス線ＤＢ０，ＤＢ１に出力された出力データが、データラッチ信号５５１，５５２のタイミングでデータバスアンプ１３，２３により増幅されラッチされる。
【００６２】
データ保持回路であるデータバスアンプ１３，２３は、カレントミラー回路１０３，１０４及び１０９，１１０を有する２つの差動アンプと、その出力１１５，１１６をラッチするＮＡＮＤゲート１１７，１１８よりなるラッチ回路から構成される。
【００６３】
データバス線ＤＢ０，ＤＢ１は、ソースが共通接続されたＮ型トランジスタ１０５，１０６及び１１１，１１２に供給される。そして、データラッチ信号５５１，５５２によりトランジスタ１１４及び１０８が導通し、差動アンプが活性化すると、トランジスタ１０５または１０６の一方が導通し、また、トランジスタ１１１または１１２の一方が導通する。その結果、それぞれの差動アンプの出力１１５と１１６とに逆相の信号が生成され、その逆相の信号が交差接続された２つのＮＡＮＤゲート１１７，１１８からなるラッチ回路にラッチされる。
【００６４】
このラッチ回路の出力は、インバータ１１９により反転され、スイッチ１５，２５により出力データラッチ回路１６，２６に供給される。スイッチ１５，２５は、ＣＭＯＳスイッチ１２０，１２１及び１２２，１２３からなり、最下位アドレスａ０によって、選択的に導通、非導通となる。スイッチ１２２，１２３には、他方のメモリセルアレイからのデータバスアンプの出力信号が供給される。図３にて説明した通り、最下位アドレスａ０の論理に応じて、偶数側か奇数側の出力データが出力データラッチ回路１６，２６に、出力クロック５６，５７のＨレベルのタイミングでトランジスタ１２５が導通してラッチされる。
【００６５】
以上が、メモリセルアレイ１０，２０から出力ＤＯＵＴまでの読み出しデータの流れである。
【００６６】
［第二の実施の形態例］
図３で示した上記の実施の形態例では、下位アドレスａ２，ａ１に対して＋１の演算を演算回路４６で行った。しかし、図２の図表で示した通り、わずかに８種類の入力アドレスに対して、奇数側アドレスと偶数側アドレスを形成すればよい。従って、汎用性のある＋１演算回路ではなく、８種類の組み合わせのアドレスａ０，ａ１，ａ２を、奇数側と偶数側アドレスに変換する回路を設けることで、与えられるアドレスが奇数であっても偶数であってもＣＡＳ遅延時間を短くすることができる。
【００６７】
図８は、第二の実施の形態例の回路を示す図である。第二の実施の形態例では、かかる変換回路５０２を設け、データバスアンプのラッチ信号５５３は、奇数側も偶数側も同じ早いタイミングで生成される。奇数側と偶数側のラッチ信号５５３は同じクロック発生回路５４３で生成されるが、図１３の従来例とは異なり、ラッチ信号５５３は早いタイミングで生成される。
【００６８】
図８の回路は、下位アドレスａ１，ａ２に対して最下位アドレスａ０の論理に応じて変換動作を行う変換回路５０２を設けている点と、同じデータラッチ信号５５３がクロック発生回路５４３で生成されて奇数側と偶数側のバスデータアンプ１３，２３に与えられる点とで、図３の第一の実施の形態例と異なる。この変換回路５０２は、基本的には、最下位アドレスａ０＝０（偶数アドレス）の場合は、同じアドレスａ１，ａ２をそのまま奇数側と偶数側のデコーダ１１，２１に与え、最下位アドレスａ０＝１（奇数アドレス）の場合は、ａ２，ａ１をそのまま奇数側のデコーダ１１に与え、偶数側のデコーダ２１に（０，０）を（０，１）に、（０，１）を（１，０）に、（１，０）を（１，１）に、（１，１）を（０，０）に、それぞれ変換して与える。即ち、この変換は、４種類のアドレスａ２，ａ１の組み合わせを１つづつシフトした別の組み合わせに置き換えることで可能である。特に、本実施の形態例では、変換回路５０２は、アドレスａ２，ａ１をプリデコードして、４種類のプリデコード信号を最下位アドレスａ０の論理に応じてシフト変換する。
【００６９】
まず、上位アドレスａ９−ａ３は、アドレスバッファ３３でクロック３１のタイミングでラッチされ、プリデコーダ３８１に与えられる。そこで、適宜プリデコードされた信号４２１がアドレスラッチ回路３８２に一旦ラッチされる。そのラッチされたプリデコード信号４２２は、奇数側と偶数側のアドレスデコーダ１１，２１に与えられる。
【００７０】
下位アドレスａ２，ａ１は、ラッチクロック３５のタイミングでプリデコーダ３９１に与えられ、４ビットの第一のプリデコード信号４４１と、それをシフト変換した第二のプリデコード信号４４２とが生成される。奇数側のアドレスラッチ・カウンタ３９２には、第一のプリデコード信号４４１が与えられる。また、偶数側のアドレスラッチ・カウンタ３９３には、第一のプリデコード信号４４１または第二のプリデコード信号４４２が最下位アドレスａ０の論理に応じて選択されて与えられる。
【００７１】
そして、奇数側のアドレスラッチ・カウンタ３９２からのプリデコード信号４４３が奇数側のアドレスデコーダ１１に与えられ、偶数側のアドレスラッチ・カウンタ３９３からのプリデコード信号４４４が偶数側のアドレスデコーダ２１に与えられる。
【００７２】
そして、奇数側のデコード信号５８に従って選択された列の出力データが、奇数側データバスアンプ１３に、データラッチ信号５５３のタイミングでラッチされる。また、同様に、偶数側のデコード信号６０に従って選択された列の出力データが、偶数側データバスアンプ２３に、データラッチ信号５５３のタイミングでラッチされる。両側のデータバスアンプ１３，２３は、同じデータラッチ信号５５３のタイミングでラッチされる。しかも、変換回路５０２の動作は、演算回路の如く桁上げなどの複雑な動作を必要としないので、遅延することなくシフト変換されたプリデコード信号４４１，４４２を生成することができる。従って、データラッチ信号５５３は、演算回路で必要としたカウントアップの遅延時間のない早いタイミングの信号となる。
【００７３】
図９は、図８の動作を説明するタイミングチャートを示す図である。上記した通り、クロック１の立ち上がりエッジに同期して、読み出しコマンド２と外部アドレス３とがそれぞれのバッファ回路３２，３３にラッチされる。そして、そのラッチが完了した時刻ｔ１から時刻ｔ３までの間に、上位アドレスａ９−ａ３については、プリデコーダ回路３８１でプリデコードされ、アドレスラッチ回路３８２でラッチされ、更にアドレスデコーダ１１，１２及び２１，２２でデコードされて、デコード信号５８，６０が生成される。
【００７４】
また、下位アドレスａ２，ａ１については、時刻ｔ１からｔ２までの間に、変換回路５０２によるプリデコードと最下位アドレスａ０の論理によるシフト変換、及びアドレスデコーダ１１，１２及び２１，２２によるデコードが行われて、デコード信号５８，６０が生成される。最下位アドレスａ０の論理によるシフト変換は、後述する通り特別の回路構成ではなく、プリデコード信号の接続を１ビットシフトするだけであり、演算回路の如き遅延時間は発生しない。
【００７５】
そして、時刻ｔ３からセルデータ読み出し時間ｔreadodd,ｔreadeven経過後の時刻ｔ４に、データラッチ信号５５３のタイミングで、奇数側メモリセルアレイ１０からの出力データが奇数側データバスアンプ１３でラッチされ、偶数側メモリセルアレイ２０からの出力データが偶数側データバスアンプ２３でラッチされる。その後、図９の例では、外部アドレスが奇数であるので、奇数側の出力データ１４が出力クロック５６のタイミングで出力データラッチ回路１６にラッチされて出力され、その後、偶数側の出力データ２４が出力クロック５７のタイミングで出力データラッチ回路２６にラッチされて出力される。従って、リードコマンドが取り込まれたクロック１の立ち上がりから最初の出力データが出力されるまでのＣＡＳ遅延時間ｔCAC は、従来例よりも演算時間分短くなっている。
【００７６】
図１０は、図８における変換回路５０２の概略回路を示す図である。図８の各部に対応する部分には、同じ引用番号を付している。この変換回路は、アドレスａ１，ａ２がアドレスバッファ３３１，３３２でラッチされて、逆相の信号ａ１，／ａ１，ａ２，／ａ２が生成される。それらの逆相信号はプリデコーダ３９１に与えられ、４ビットのプリデコード信号４４１が生成される。図中では、この４ビットのプリデコード信号４４１には、ca20cz, ca21cz, ca22cz, ca23czの番号が与えられる。奇数側のアドレスラッチ回路３９２には、それらのプリデコード信号４４１がそのまま与えられる。また、奇数側のアドレスラッチ回路３９２には、内部アドレスカウンタ３９４からのカウントアップされた内部プリデコード信号４４１ｉが与えられる。そして、外部アドレス活性化信号extp0zと内部アドレス活性化信号intp0zとにより、プリデコード信号４４１または内部プリデコード信号４４１ｉが選択される。従って、４ビットまたは８ビットバーストモードのコマンド信号が与えられた時は、所定のタイミングで内部アドレス活性化intp0zが活性化される。
【００７７】
バーストモードは、そのバースト長が２ビット、４ビット、８ビットとある。従って、４ビット或いは８ビットの場合は、内部でアドレスａ２，ａ１，ａ０をカウントアップする必要がある。その場合は、内部アドレスカウンタ３９４からのカウントアップしたプリデコード信号４４１ｉが内部アドレス活性化信号intp0zにより選択される。
【００７８】
この内部アドレスカウンタ３９４は、プリデコード信号４４３を１ビットシフトした信号を内部プリデコード信号４４１ｉとして生成する。従って、信号bca20z, bca21z, bca22z, bca23zが、１ビットずれて内部アドレスカウンタ３９４に与えられる。内部アドレスカウンタ３９４では、後述するラッチ信号によりその入力されるプリデコード信号４４３がラッチされる。
【００７９】
偶数側のアドレスラッチ回路３９３には、プリデコーダ３９１の第一のプリデコード信号４４１と、それを１ビットシフトした第二のプリデコード信号４４２とが与えられる。第二のプリデコード信号４４２は、単に配線を１ビットずらしてアドレスラッチ回路３９３に接続されるだけである。また、偶数側のアドレスラッチ回路３９３には、内部アドレスカウンタ３９４のカウントアップされた第一の内部プリデコード信号４４１ｉと、それを１ビットシフトした第二の内部プリデコード信号４４２ｉとが与えられる。第二のプリデコード信号４４２ｉは、単に配線を１ビットずらしてアドレスラッチ回路３９３に接続されるだけである。
【００８０】
そして、プリデコード信号４４１、４４２或いは内部プリデコード信号４４１ｉ、４４２ｉの選択が、前述した外部アドレス活性化信号extp0zと内部アドレス活性化信号intp0zとにより行われる。更に、第一のプリデコード信号４４１，４４１ｉ或いは第二のプリデコード信号４４２，４４２ｉの選択が、最下位アドレスａ０若しくはそれを遅延回路３９５で遅延させた遅延信号bca00zにより行われる。
【００８１】
即ち、バースト長に従って、外部アドレスから生成されたプリデコード信号４４１，４４２が外部アドレス活性化信号extp0zにより選択され、内部アドレスカウンタ３９４から生成された内部プリデコード信号４４１ｉ，４４２ｉが内部アドレス活性化信号intp0zにより選択される。同様に、最下位アドレスａ０＝０の時に、第一のプリデコード信号４４１，４４１ｉが選択され、最下位アドレスａ０＝１の時に、１ビットシフトされた第２のプリデコード信号４４２，４４２ｉが選択される。
【００８２】
図１０から理解される通り、１ビットシフトされた第二のプリデコード信号４４２，４４２ｉを形成するためには、単にその配線をずらすだけでよいので、特に１ビットシフトの為の演算回路を必要としない。従って、１ビットシフトする変換に、特別の遅延時間を要することはない。
【００８３】
図１１，図１２は、図１０の各回路３９１，３９２，３９３，３９４の内部を示した図である。図１１と図１２は、回路３９３と３９４の一部が重複しているが、両図を合体することにより、図１０が完成する。アドレスバッファ３３は、カレントミラー回路を利用した差動増幅器３３ａとクロック３１によりラッチされるシンクロナイズドフリップフロップ３３ｂとから構成される。プリデコーダ３９１は、アドレスバッファ３３からの出力の組み合わせを入力する４つのＮＡＮＤゲートから構成される。内部アドレスカウンタ３９４は、シーケンシャルモード信号ｓｅｑｚによりＣＭＯＳスイッチ１４０が制御される構成である。
【００８４】
偶数側のアドレスラッチ回路３９３は、最下位アドレスａ０により導通、非導通されるＣＭＯＳスイッチ１３０と、遅延された最下位アドレスbca00zにより導通、非導通されるＣＭＯＳスイッチ１３１とを有する。これらのスイッチは、アドレスａ０の論理に応じて、上記した通り、第一或いは第二のプリデコード信号を選択する。偶数側のアドレスラッチ回路３９３は、更に、外部アドレス活性化信号extp0zにより導通するＣＭＯＳスイッチ１３２と、プリデコード信号４４１，４４２をラッチするラッチ回路１３３とを有する。更に、内部アドレス活性化信号intp0zにより導通するＣＭＯＳスイッチ１３４と、内部プリデコード信号４４１ｉ，４４２ｉをラッチするラッチ回路１３５とを有する。
【００８５】
奇数側のアドレスラッチ回路３９２は、外部アドレス活性化信号extp0zにより導通するＣＭＯＳスイッチ１３２と、プリデコード信号４４１，４４２をラッチするラッチ回路１３３とを有し、更に、内部アドレス活性化信号intp0zにより導通するＣＭＯＳスイッチ１３４と、内部プリデコード信号４４１ｉ，４４２ｉをラッチするラッチ回路１３５とを有する。これらの構成は、偶数側のアドレスラッチ回路３９３と同様である。そして、奇数側のアドレスラッチ回路３９２には、偶数側の様な最下位アドレスａ０に応じて選択する為のスイッチは設けられていない。
【００８６】
上記の第二の実施の形態例では、アドレスａ１，ａ２をプリデコードした信号を１ビットシフトした。しかし、アドレスａ１，ａ２を取り込んだアドレスバッファ回路３３からの出力の組み合わせ（４種類）をずらしてプリデコーダに与えてもよい。そして、第一と第二のプリデコード信号が生成される。但し、その場合は、内部アドレスカウンタは与えられたアドレスをカウントアップする動作を必要とする。従って、プリデコーダ回路３９１によってプリデコードされた信号を１ビットシフトする回路構成にすると、内部アドレスカウンタの構成を単純にすることができる。
【００８７】
【発明の効果】
以上説明した通り、本発明によれば、２ビットプリフェッチ回路において、偶数アドレスが与えられた場合も、奇数アドレスが与えられた場合も、最初の出力データが出力端子ＤＯＵＴに生成されるタイミングを早くすることができる。従って、スペック上のＣＡＳ遅延時間ｔCAC を短くすることができる。
【００８８】
また、２ビットプリフェッチ回路において、列アドレスの下位アドレスａ１，ａ２から、最初に出力される第一アドレスと２番目に出力される第二アドレスとを変換することで、＋１演算動作を行うことなく、デコーダ回路に適切なアドレスを与えることができ、出力データが出力端子ＤＯＵＴに生成されるタイミングを早くすることができる。
【００８９】
その場合、下位アドレスａ１，ａ２をプリデコードした信号とそれを１ビットずらした信号とを最下位アドレスａ０の論理に応じて選択することで、回路構成を簡素化することができ、スペック上のＣＡＳ遅延時間ｔCAC を短くすることができる。
【図面の簡単な説明】
【図１】２ビットプリフェッチの動作を説明する為のタイミングチャートを示す図である。
【図２】２ビットプリフェッチ動作における列アドレスを示す図表である。
【図３】本発明の実施の形態例である２ビットプリフェッチ回路を示す図である。
【図４】偶数アドレスが与えられた場合の、図３の実施の形態例の回路の動作を示すタイミングチャート図である。
【図５】奇数アドレスが与えられた場合の、図３の実施の形態例の回路の動作を示すタイミングチャート図である。
【図６】図３中の演算回路４６とスイッチ５０を含む回路５０１の回路例を示す図である。
【図７】本実施の形態例のデータバスアンプ回路と出力データラッチ回路との関係を特に示した半導体記憶装置の全体を示す図である。
【図８】第二の実施の形態例の回路を示す図である。
【図９】図８の動作を説明するタイミングチャートを示す図である。
【図１０】図８における変換回路５０２の概略回路を示す図である。
【図１１】図１０の各回路３９１，３９２，３９３，３９４の内部を示した図（その１）である。
【図１２】図１０の各回路３９１，３９２，３９３，３９４の内部を示した図（その２）である。
【図１３】従来のＳＤＲＡＭの２ビット・プリフェッチ回路の例を示す図である。
【図１４】図１３の回路の動作を示すタイミングチャートの図である。
【符号の説明】
３            列アドレス
１０          奇数側メモリセル
１１，１２    奇数側デコーダ
１３          奇数側データ保持回路、奇数側データバスアンプ
１６          第一の出力データラッチ回路
２０          偶数側メモリセル
２１，２２    偶数側デコーダ
２３          偶数側データ保持回路、偶数側データバスアンプ
２６          第二の出力データラッチ回路
５０１        演算回路
５０２        アドレスラッチ回路
３９２        奇数側アドレスラッチ回路
３９３        偶数側アドレスラッチ回路
【図１】
0003907785.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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