(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にエピタキシャル成長により形成された少なくとも１つの島状半導体層と、
前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、
前記少なくとも１つのメモリセルが、前記半導体基板と前記島状半導体層との境界部分に形成された前記半導体基板と逆導電型の不純物拡散層、または前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層の少なくともいずれか一方により、前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、該複数のメモリセルの少なくとも１つ以上が他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により、電気的に絶縁されてなる請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板と逆導電型の不純物拡散層内に、前記半導体基板と同一導電型の不純物拡散層が形成されている請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上にエピタキシャル成長により形成された少なくとも１つの島状半導体層と、
前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、
前記少なくとも１つのメモリセルが、前記半導体基板と前記島状半導体層との境界部分に形成された前記半導体基板と逆導電型の不純物拡散層と、該不純物拡散層と前記半導体基板又は前記島状半導体層との接合部に形成される空乏層との組み合わせ、または前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と、該不純物拡散層と前記島状半導体層との接合部に形成される空乏層との組み合わせの少なくともいずれか一方により、前記半導体基板から電気的に絶縁されてなることを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、該複数のメモリセルの少なくとも１つ以上が他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と、該不純物拡散層と前記島状半導体層との接合部に形成される空乏層とにより電気的に絶縁されてなる請求項４に記載の半導体記憶装置。
【請求項６】
前記半導体基板と前記島状半導体層との境界部分に形成された前記半導体基板と逆導電型の不純物拡散層を備え、該不純物拡散層が少なくとも１つ以上の前記メモリセルに対する共通配線である請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、かつこれらメモリセルが直列に配列されてなる請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記島状半導体層が、マトリクス状に複数個配列され、該島状半導体層内に、前記メモリセルの電荷蓄積状態を読み出すための配線が形成され、かつ
複数の前記制御ゲートが、一方向に連続的に配置されて制御ゲート線を構成し、
該制御ゲート線と交差する方向の複数の前記配線が接続されてビット線を構成する請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記島状半導体層の側壁の１部もしくはその周囲を取り囲むように形成された前記メモリセルを選択するためのゲート電極が、前記島状半導体層に形成された前記メモリセルの少なくとも一方の端部に形成され、該選択するためのゲート電極が前記メモリセルに対して直列に配置されてなる請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記選択するためのゲート電極に対向する前記島状半導体層が、前記半導体基板又は前記メモリセルから、前記半導体基板と前記島状半導体層との境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により電気的に絶縁されてなる請求項９に記載の半導体記憶装置。
【請求項１１】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、前記メモリセル同士のチャネル層が電気的に接続するように、前記制御ゲート同士が近接して配置されてなる請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１２】
前記選択するためのゲート電極に対向する前記島状半導体層内に配置されるチャネル層と前記メモリセルのチャネル層とが電気的に接続するように、前記制御ゲートと前記選択するためのゲート電極とが近接して配置されてなる請求項９又は１０に記載の半導体記憶装置。
【請求項１３】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、各前記メモリセルの前記制御ゲート間の前記島状半導体層の側壁の周囲に、さらに、前記メモリセル同士のチャネル層を電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１４】
前記制御ゲートと前記選択するためのゲート電極との間の前記島状半導体層の側壁の周囲に、さらに、前記選択するためのゲート電極に対向する島状半導体層内に配置されるチャネル層と前記メモリセルのチャネル層とを電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項９又は１０に記載の半導体記憶装置。
【請求項１５】
前記制御ゲートと前記選択するためのゲート電極の膜厚方向の全部又は一部とが同じ材料で形成されてなる請求項９、１０、１２、１４のいずれか１つに記載の半導体記憶装置。
【請求項１６】
前記電荷蓄積層と前記選択するためのゲート電極とが同じ材料で形成されてなる請求項９、１０、１２、１４のいずれか１つに記載の半導体記憶装置。
【請求項１７】
前記島状半導体層が、マトリクス状に複数個配列され、前記島状半導体層の一方向の幅が、同方向に隣接する島状半導体層間の距離よりも小さい請求項１〜１６のいずれか１つに記載の半導体記憶装置。
【請求項１８】
前記島状半導体層が、マトリクス状に複数個配列され、一方向における島状半導体層間の距離が、異なる方向における島状半導体層間の距離よりも小さい請求項１〜１７のいずれか１つに記載の半導体記憶装置。
【請求項１９】
前記半導体基板の垂線方向に沿って、前記島状半導体層の側壁に少なくとも前記制御ゲートを含む複数のゲートが配置しており、前記メモリセルが形成された前記島状半導体層がマトリクス状に配置したメモリセルアレイの端部において、前記垂線方向の上方に位置するゲートから下方に位置するゲートの順で半導体記憶装置の表面に電極が引き出されてなる請求項１〜１８のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートを備えるメモリトランジスタを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートをもち、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。
【０００３】
例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子の注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００４】
以上の動作において、電子注入と放出、すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係が重要である。いいかえると、浮遊ゲート−制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【０００５】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。
【０００６】
したがってメモリセル面積が小さくて、しかも浮遊ゲート−制御ゲート間の容量をいかに大きく確保するかが重要な問題となっている。
【０００７】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか又は浮遊ゲートと制御ゲートとの対向面積を大きくすることが必要である。
【０００８】
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。
【０００９】
ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代えてシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
【００１０】
したがって十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【００１１】
これに対し、特許第２８７７４６２号に記載されているＥＥＰＲＯＭは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートとをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる。上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、１トランジスタ／１セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が０Ｖであって、しきい値が負の状態になると、非選択でもセル電流が流れることになり不都合である。これを確実に防止するために、メモリ・トランジスタに直列に重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
【００１２】
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【００１３】
円柱状の柱状シリコン層２を有する従来のＥＥＰＲＯＭを、図７１８に示す。また、図７１９（ａ）及び（ｂ）は、それぞれ図７１８のＥＥＰＲＯＭのＡ−Ａ′及びＢ−Ｂ′断面図である。なお、図７１８では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【００１４】
このＥＥＰＲＯＭでは、ｐ型シリコン基板１を用い、この上に格子縞状の溝３により分離された複数の柱状ｐ-型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層１０が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。
【００１５】
ここで、制御ゲート８は、図７１８及び図７１９（ｂ）に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線ＷＬ（WL1,WL2,…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【００１６】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部１４として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線ＷＬ及び制御ゲート線ＣＧとなるＡｌ配線１３、１６をコンタクトさせている。
【００１７】
溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層１０が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線ＷＬと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線ＢＬ（BL1,BL2,…）となるＡｌ配線１２が配設されている。
【００１８】
制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成し、その表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部１４を残し、ここにビット線ＢＬと同時に形成されるＡｌ膜によってワード線となるＡｌ配線１３をコンタクトさせている。
【００１９】
上記のＥＥＰＲＯＭは、以下のように製造することができる。
【００２０】
まず、高不純物濃度のｐ型シリコン基板１に低不純物濃度のｐ-型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成して、これを用いてマスク層２１をエッチングする（図７２０（ａ））。
【００２１】
次いで、マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後、ＣＶＤ法によりシリコン酸化膜２３を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層１０を形成し、溝底部には共通ソース拡散層９を形成する（図７２０（ｂ））。
【００２２】
その後、等方性エッチングにより各柱状シリコン層２の周囲のに酸化膜２３をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代えて、ＣＶＤ法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。
【００２３】
そして、ＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚み埋め込む。その後、熱酸化によって各シリコン層２の周囲に例えば１０ｎｍ程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート５を形成する（図７２１（ｃ））。
【００２４】
次に、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ＯＮＯ膜とする。そして、第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図７２１（ｄ））。このとき、制御ゲート８は、柱状シリコン層２の間隔を、図７１８の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図７２２（ｅ））。
【００２５】
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成し、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する（図７２２（ｆ））。このゲート電極３２も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。なぜなら、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
【００２６】
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。
【００２７】
最後に、ＣＶＤシリコン酸化膜１１２を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Ａｌの蒸着、パターニングにより、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形成する（図７２３）。
【００２８】
この従来例のＥＥＰＲＯＭの１メモリセルの要部断面構造を平面構造に置き換えたものを図７２４（ａ）に示し、図７２４（ｂ）に、等価回路を示す。
【００２９】
図７２４（ａ）及び（ｂ）を用いて、このＥＥＰＲＯＭの動作を説明すれば、次の通りである。
【００３０】
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線ＷＬに十分高い正電位を与え、選択制御ゲート線ＣＧ及び選択ビット線ＢＬに所定の正電位を与える。これにより選択ゲート・トランジスタＱｓを介して正電位をメモリ・トランジスタＱｃのドレインに伝達して、メモリ・トランジスタＱｃでチャネル電流を流して、ホットキャリア注入が行われ、そのメモリセルのしきい値が正方向に移動する。
【００３１】
消去は、選択制御ゲートＣＧを０Ｖとし、ワード線ＷＬ及びビット線ＢＬに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
【００３２】
読出し動作は、ワード線ＷＬにより選択ゲート・トランジスタＱｓを開き、制御ゲート線ＣＧの読出し電位を与えて、電流の有無により“０”、“１”判別を行う。電子注入にＦＮトンネリングを利用する場合には、選択制御ゲート線ＣＧ及び選択ワード線ＷＬに高い正電位を与え、選択ビット線ＢＬを０Ｖとして、基板から浮遊ゲートに電子を注入する。
【００３３】
また、このＥＥＰＲＯＭでは、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しない。
【００３４】
ところで、この従来例のＥＥＰＲＯＭでは、図７２４（ａ）に示したように、選択ゲート・トランジスタＱｓとメモリ・トランジスタＱｃの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図７１９（ａ）及び（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“Ｈ”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
【００３５】
このような、微小間隔は、先の製造工程で説明したＣＶＤ法による酸化膜埋込みのみでは実際上は困難である。したがってＣＶＤ酸化膜埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。
【００３６】
また、この従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲート−制御ゲート間の容量は十分大きく確保することができる。
【００３７】
なお従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向にそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。これに対して例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。
【００３８】
具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。ついで第３層多結晶シリコン膜を堆積して、上記で説明したと同様に側壁残しのエッチングを行う。
【００３９】
柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては、従来例のように自動的に連続する制御ゲート線が形成できないこともある。
【００４０】
このような場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
【００４１】
また、従来例では、浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
【００４２】
このようなＭＮＯＳ構造のメモリセルを図７２５に示す。なお、図７２５のＭＮＯＳ構造のメモリセルは、図７１９（ａ）のメモリセルに対応するものである。
【００４３】
電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜表面にさらに酸化膜を形成した構造とする。
【００４４】
上記ＭＮＯＳにおいて、メモリ・トランジスタと選択ゲート・トランジスタを逆にした従来例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成したメモリセルを図７２６に示す。
【００４５】
共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
【００４６】
図７２７は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタＱｓ１を形成し、その上に３個のメモリ・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３を重ね、さらにその上に選択ゲート・トランジスタＱｓ２を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
【００４７】
図７２６及び図７２７に示した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代え、ＭＮＯＳ構造を用いることができる。
【００４８】
このように、上記従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートとをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保して、しかもメモリセル占有面積を小さくして高集積化を図ったＥＥＰＲＯＭを得ることができる。
【００４９】
【発明が解決しようとする課題】
しかし、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“０”及び“１”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより、直列に接続するメモリセルの個数がデバイス上制約され、大容量化を行った際に問題となる。
【００５０】
また、このことは、一つの柱状半導体層に複数のメモリセルを直列に接続する場合のみならず、一つの柱状半導体層に一つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルの閾値の変動が生じるという問題もある。
【００５１】
さらに、従来例では柱状半導体層に対して自己整合に電荷蓄積層及び制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが好ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲート及び基板との間の容量結合の関係は柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜厚で決まる。従来例では柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成し、さらに、トンネル酸化膜厚と層間絶縁膜厚を固定とした場合、電荷蓄積層と制御ゲートとの間の容量は単純に浮遊ゲート外周の面積、つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させることは困難である。
【００５２】
言換えれば、メモリセルの占有面積を増加させずに、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
【００５３】
また、各段毎にトランジスタのゲート電極を形成していくと、プロセスのばらつきによるゲート長の加工ばらつきが発生する。例えばゲート電極をサイドウオール状に形成していく場合、堆積された電極材料膜を柱状半導体層の高さに匹敵する程度のエッチバックを要する。つまり、大容量化を想定した場合、柱状半導体層に形成するメモリゲートの個数も増加するため、必然的に柱状半導体層の高さも高くなる。したがって、エッチバック量も増加するためプロセスばらつきも増加する。これらの影響はセルアレイの大容量化を考えた場合顕著になる。
【００５４】
本発明はこれらの課題に鑑みなされたものであり、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を少なくすることにより集積度の向上を図り、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させ、各メモリセルトランジスタのゲート長の加工ばらつきを最小限に抑えることでメモリセルの特性のばらつきを抑えることができる半導体記憶装置及びその製造方法を提供することを目的とする。
【００５５】
【課題を解決するための手段】
本発明によれば、半導体基板と、少なくとも１つのエピタキシャル成長により形成された島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、
前記メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されてなる半導体記憶装置が提供される。
【００５６】
また、本発明によれば、半導体基板上に、第一絶縁膜を含む異なる３層以上の膜から構成される積層膜を、１組以上形成する工程と、
該積層膜に、前記半導体基板に至るホールを形成する工程と、
該ホール内に半導体をエピタキシャル成長させて前記半導体基板上に島状半導体層を形成する工程と、
前記第一絶縁膜を、島状半導体層の周辺部にのみ配置するように分割し、該分割された第一絶縁膜を他の絶縁膜で被覆する工程と、
前記第一絶縁膜と他の絶縁膜とが残るように部分的に前記島状半導体層の表面を露出させる工程と、
該露出した島状半導体層の側壁上に絶縁膜を介して第一導電膜を形成する工程と、
該第一導電膜の上に層間絶縁膜を介して第二導電膜を形成する工程とを含む上記の半導体記憶装置の製造方法が提供される。
【００５７】
さらに、本発明によれば、半導体基板上に、第一絶縁膜を含む異なる３層以上の膜から構成される積層膜を、１組以上形成する工程と、
該積層膜に、前記半導体基板に至るホールを形成する工程と、
該ホール内に半導体をエピタキシャル成長させて前記半導体基板上に島状半導体層を形成する工程と、
前記第一絶縁膜を、島状半導体層の周辺部にのみ配置するように分割し、該分割された第一絶縁膜を他の絶縁膜で被覆する工程と、
前記第一絶縁膜と他の絶縁膜とが残るように部分的に前記島状半導体層の表面を露出させる工程と、
該露出した島状半導体層の側壁上に積層絶縁膜からなる電荷蓄積層を介して第一導電膜を形成する工程とを含む上記の半導体記憶装置の製造方法が提供される。
【００５８】
【発明の実施の形態】
本発明の半導体記憶装置は、主として、半導体基板と、少なくとも１つのエピタキシャル成長により形成された島状半導体層、この島状半導体層の側壁の周囲に形成された少なくとも１つの電荷蓄積層及び少なくとも１つの制御ゲート（第三電極）とから構成される少なくとも１つのメモリセルとを有し、さらに、島状半導体層におけるメモリセルの少なくとも１つが前記半導体基板から電気的に絶縁されて構成されている。
【００５９】
ここで、メモリセルの少なくとも１つが半導体基板から電気的に絶縁されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが２個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート（メモリゲート）が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。また、半導体基板とセル又は選択トランジスタは、例えばＳｉＯ2等の絶縁膜で電気的に絶縁されていてもよい。なお、メモリセルが複数個形成されている場合、任意に、メモリセルの上下部に選択トランジスタが形成されている場合には、任意のメモリセル間及び／又は選択トランジスタとメモリセルとの間が、電気的に絶縁されていてもい。
【００６０】
また、電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。
さらに、１つの島状半導体層には、メモリセルが１個のみ形成されていてもよいし、２個以上形成されていてもよい。メモリセルが３個以上形成されている場合には、メモリセルの下部及び／又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
以下においては、１つの島状半導体層においてメモリセルが複数個、例えば２個、直列に配列され、かつ、島状半導体層がマトリクス状に配列されてなり、メモリセルの下方及び上方にそれぞれ選択トランジスタが１つずつ配置する構成について説明する。なお、選択トランジスタのゲート電極は、以下の実施例では下方ゲート電極を第二電極、上方ゲート電極を第五電極として示す。また、トンネル絶縁膜は第三絶縁膜、サイドウォールスペーサは第四絶縁膜、選択トランジスタを構成するゲート絶縁膜は第十三絶縁膜として示す。
【００６１】
また、上記半導体記憶装置は、島状半導体層にメモリセルの電荷蓄積状態を読み出すための不純物拡散層がメモリセルのソース又はドレイン（第一配線）として形成され、この不純物拡散層によって、半導体基板と島状半導体層とが電気的に絶縁している。さらに、複数の島状半導体層に形成された制御ゲートが一方向に連続的に配置されて制御ゲート線（第三配線）を構成する。また、島状半導体層には、別の不純物拡散層がメモリセルのドレイン又はソースとして形成されており、制御ゲート線と交差する方向の複数の不純物拡散層が電気的に接続されてビット線（第四配線）を構成する。
なお、制御ゲート線及びこれに直交するビット線は、三次元的にいずれの方向に形成されていてもよいが、以下においては、いずれも半導体基板に対して水平方向に形成された構成について説明する。
【００６２】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を図１〜図１２を用いて説明する。図１〜図９は電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図の一実施例である。図１０は電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを、図１１は電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造であるメモリセルアレイを、図１２は電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造であるメモリセルアレイを示す平面図の一実施例である。なお、これらの図においては、メモリセルを選択するためのゲート電極（以下「選択ゲート」と記す）として第二の配線又は第五の配線、制御ゲートとして第三の配線、ビット線として第四の配線、ソース線である第一の配線のレイアウトも含めて説明する。また、選択ゲート・トランジスタは複雑になるため省略している。
まず、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図について説明する。
【００６３】
図１はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層２８４０と交差する方向であるＡ−Ａ’方向と第四の配線層方向であるＢ−Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではＡ−Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。
【００６４】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層２８４０とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図１においては第二の配線層及び第三の配線層と交差する方向に第四の配線層２８４０が形成されている。また、第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。
【００６５】
第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部２９１０、第二のコンタクト部２９２１、２９２４、第三のコンタクト部２９３２、２９３３と接続している。また、図１では第一のコンタクト部２９１０を介して第一の配線層２８１０が半導体記憶装置上面に引き出されている。なおメモリセルを形成する円柱状の島状半導体部の配列は、図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定されない。
第一のコンタクト部２９１０に接続されてなる島状半導体部は、図１ではＡ−Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層２８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。
また、第二のコンタクト部２９２１や２９２４、第三のコンタクト部２９３２、２９３３に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部２９１０が配置されない側の端部に配置してもよいし、第一のコンタクト部２９１０が配置される側の端部に連続して配置してもよいし、第四の配線層２８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部２９２１や２９２４、第三のコンタクト部２９３２などを分割して配置してもよい。
【００６６】
第一の配線層２８１０や第四の配線層２８４０は所望の配線が得られれば幅や形状は問わない。また、島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが絶縁膜を介して接する状態であることを有する。例えば図１では第一のコンタクト部２９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層２８４０と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
図１においては第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜２５２１〜２５２４の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。
また、図１では製造工程例に用いる断面、すなわちＡ−Ａ’断面、 Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面、Ｆ−Ｆ’断面を併記している。
【００６７】
図２はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第四の配線層２８４０と交差する方向であるＡ−Ａ’方向と図中のＢ−Ｂ’方向で島状半導体部の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図２ではＡ−Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。
【００６８】
さらに、島状半導体部の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体部の基板とは反対側に配置されてなる第四の配線層２８４０とはメモリセルを形成する円柱状の島状半導体部のそれぞれに電気的に接続しており、例えば図２においては第二の配線層及び第三の配線層と交差する方向に第四の配線層２８４０が形成されている。第一の配線層と電気的に接続するための端子は島状半導体部で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体部に被覆されてなる第二の導電膜で形成されている。また、第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部２９１０、第二のコンタクト部２９２１、２９２４、第三のコンタクト部２９３２、２９３３と接続している。
【００６９】
図２では第一のコンタクト部２９１０を介して第一の配線層２８１０が半導体記憶装置上面に引き出されている。なおメモリセルを形成する円柱状の島状半導体部の配列は図２０２４のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体部の配列は限定されない。また、第一のコンタクト部２９１０に接続されてなる島状半導体部は図２ではＡ−Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層２８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよい。
【００７０】
第二のコンタクト部２９２１や２９２４、第三のコンタクト部２９３２、２９３３に接続されてなる第二の導電膜で被覆される島状半導体部は第一のコンタクト部２９１０が配置されてない側の端部に配置してもよいし、第一のコンタクト部２９１０が配置される側の端部に連続して配置してもよいし、第四の配線層２８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体部のいずれかに配置してもよいし、第二のコンタクト部２９２１や２９２４、第三のコンタクト部２９３２などを分割して配置してもよい。また、第一の配線層２８１０や第四の配線層２８４０は所望の配線が得られれば幅や形状は問わない。
【００７１】
島状半導体部の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体部が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には分離されているが絶縁膜を介して接する状態であることを有する。例えば図２では第一のコンタクト部２９１０が接続している島状半導体部側面の一部に絶縁膜を介して第一の導電膜が形成されており、第一の導電膜はメモリセルを形成している島状半導体部との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜は第四の配線層２８４０と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体部側面に形成される第一及び第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体部とメモリセルが形成されている島状半導体部にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより第一の配線層と電気的に接続するための端子となる島状半導体部の側面の第一の導電膜を全て取り除いてもよい。
【００７２】
図２においては第二及び第三のコンタクト部は、島状半導体部頂上部を覆うように形成した第二の導電膜２５２１〜２５２４の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。また、図２では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００７３】
図３及び図４は、図１及び図２に対し、メモリセルを形成する島状半導体部の断面形状が四角形であった時の一例として、図３と図４とで配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。島状半導体部の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体部の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、島状半導体部の断面形状は円形や楕円形に近づく。
【００７４】
図５は図１に対し、メモリセルを形成する島状半導体部に直列に形成するメモリセルの数を２つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。また、図５では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
図６は図１に対し、メモリセルを形成する島状半導体部の断面形状が円形でなく楕円であるときの一例として、楕円の長軸の向きがＢ−Ｂ’方向である場合の例を示す。また、図７は図６に対し、楕円の長軸の向きがＡ−Ａ’方向である場合の例を示す。この楕円の長軸の向きはＡ−Ａ’方向及びＢ−Ｂ’方向に限らず、どの方向に向いていてもよい。
図８は図２に対し、所望の配線層より上部にある配線層及び絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した一例として、隣接する第二、第三の配線層の引き出し部に共通のコンタクト部を形成した場合の例を示している。図８の一例ではＨ−Ｈ’方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成しており、隣接する互いのメモリセルの一方のみを動作する場合は第四の拡散層２８４０を一つおきに所望の電位を与えていくことによりメモリセルの選択が実現する。また、図８の例に対し、Ｈ−Ｈ’方向に連続して配置するメモリセルと、隣接して同様に連続して配置するメモリセルに共通して所望の配線層にコンタクト部を形成せず、連続して配置するメモリセルそれぞれに所望の配線層にコンタクト部を形成してもよい。なお、図８では製造例に用いる断面、すなわちＨ−Ｈ’断面、Ｉ１−Ｉ１’断面〜Ｉ５−Ｉ５’断面を併記している。
図９は図１に対し、コンタクトをとる領域で第二の導電膜である多結晶シリコン２５２１〜２５２４を階段状に形成し、所望の配線層より上部にある絶縁膜等を異方性エッチングにより除去し、所望の配線層にコンタクト部を形成した際の一例として、隣接する第二、第三の配線層の引き出し部に共通のコンタクト部を形成した場合の例を示している。また、各配線層に独立なコンタクト部を形成してもよい。なお、図９では製造例に用いる断面、すなわちＨ−Ｈ’断面、Ｉ１−Ｉ１’断面〜Ｉ５−Ｉ５’断面を併記している。
【００７５】
以上、電荷蓄積層として浮遊ゲートを有する半導体記憶装置の平面図について説明したが、説明した図１〜図９の配置及び構造は種々組み合わせて用いてもよい。
【００７６】
また、電荷蓄積層として浮遊ゲート以外を用いるメモリセルアレイも平面図について説明する。
【００７７】
図１０は図１に対し、例えばＭＯＮＯＳ構造のように電荷蓄積層に積層絶縁膜を用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。なお、図１０では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００７８】
図１１は図１に対し、例えばＤＲＡＭのように電荷蓄積層としてＭＩＳキャパシタを用いた場合の一例を示しており、電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに変わり、ビット線とソース線が平行に配置されること以外は同様である。なお、図１１では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００７９】
図１２は、例えばＳＲＡＭのように電荷蓄積層としてＭＩＳトランジスタを用いた場合の一例を示している。図１２はメモリセルを形成する円柱状の島状半導体部が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための不純物拡散層３７２１からなる第一の配線層、制御ゲート３５１４からなる第三の配線層、ビット線となる第四の配線層は基板面に対し平行に配置されているメモリセルアレイを示す。また、第二の導電膜３５１２及び第三の導電膜３５１３からなる第二の配線層３８４０は基板面に対し垂直方向及び水平方向の二方向に配線されている。各々接続できるのならば第二、第三及び第四の配線層の形状は問わない。なお、図１２では製造工程例に用いる断面、すなわち、Ｊ１−Ｊ１′断面、Ｊ２−Ｊ２′断面、Ｋ１−Ｋ１′断面及びＫ２−Ｋ２′断面を併記している。また、図１２では複雑になるため第一の配線層３７１０、第一の配線層３８５０及びこれら配線層と電気的に接続するための端子は省略した。島状半導体層３１１０を各配線層と区別するため、島状半導体層の形状を円形にしているが、逆であってもよい。
【００８０】
メモリセルアレイの断面図における実施の形態
電荷蓄積層として浮遊ゲートを有する半導体記憶装置の断面図を、図１３〜図４０に示す。これらの図１３〜図４０の断面図において、奇数の図面は、図１におけるＡ−Ａ′断面図であり、偶数の図面は図１におけるＢ−Ｂ′断面図である。これらの実施の形態においては、ｐ型シリコン基板２１００上に複数の柱状をなした島状半導体層２１１０がマトリクス配列され、これら各島状半導体層２１１０の上部と下部に選択ゲートとなる第二の電極もしくは第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。すなわち島状半導体層間の溝底部に所定厚みの第十一の絶縁膜であるシリコン酸化膜２４７０が配置され、島状半導体層２１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜を介して選択ゲート２５００が配置され選択ゲート・トランジスタとし、この選択ゲート・トランジスタ上方に島状半導体層２１１０の周囲を取り囲むように、島状半導体層側壁に第十の絶縁膜であるシリコン酸化膜２４６０を介して浮遊ゲート２５１０が配置され、さらにその外側に複層膜からなる層間絶縁膜２６１０を介して制御ゲート２５２０が配置されてメモリ・トランジスタとした構造となっている。
さらに、これらのメモリ・トランジスタを同様に複数個配置した上方に、上述と同様に選択ゲートとなる第五の電極２５００を有するトランジスタを配置する。また、選択ゲート２５００及び制御ゲート２５２０は、図１及び図１４に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線もしくは第五の配線である選択ゲート線及び第三の配線である制御ゲート線となっている。半導体基板面には、メモリセルの活性領域が半導体基板に対してフローテイング状態となるようにメモリセルのソース拡散層２７１０が配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層２７２０が配置され、各島状半導体層２１１０の上面には各メモリセル毎のドレイン拡散層２７２５が配置されている。このように配置されたメモリセルの間にはドレイン拡散層２７２５の上部が露出されるよう第十一の絶縁膜であるシリコン酸化膜２４７０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層２７２５を共通接続するビット線となるＡｌ配線（第四の配線層）２８４０が配設されている。
なお、拡散層２７２０の不純物濃度分布は均一であるよりも、例えば、不純物を島状半導体層２１１０に導入し、熱拡散処理を行うことにより、島状半導体層２１１０の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これにより拡散層２７２０と島状半導体層２１１０との接合耐圧が向上し、かつ寄生容量も減少する。また、同様にソース拡散層２７１０の不純物濃度分布についても半導体基板２１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これによりソース拡散層２７１０と半導体基板２１００との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
図１３及び図１４においては選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚と等しい場合の一例を示す。
図１５及び図１６は図１３及び図１４に対し、層間絶縁膜２６１０を単層膜で形成した場合の一例を示す。
図１７及び図１８は図１３及び図１４に対し、メモリセルにおいて制御ゲート２５２０の半導体基板に水平方向の膜厚が浮遊ゲート２５１０の水平方向の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の一例を示す。
【００８１】
図１９及び図２０は図１３及び図１４に対し、第十の絶縁膜であるシリコン酸化膜２４６０の表面が島状半導体層２１１０の周囲よりも外側へ位置する場合の一例を示す。
図２１及び図２２は図１３及び図１４に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば２回の導電膜の堆積により形成する場合の一例を示す。
図２３及び図２４は図１３及び図１４に対し、メモリセルの制御ゲート２５２０と浮遊ゲート２５１０の材料が異なる場合の一例を示す。
図２５及び図２６は図１３及び図１４に対し、メモリセルの制御ゲート２５２０の外周の大きさと選択ゲート・トランジスタのゲート２５００の外周の大きさが異なる場合の一例を示す。
図２７及び図２８は、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい場合の一例を示す。
図２９及び図３０は図２７及び図２８に対し、第十の絶縁膜であるシリコン酸化膜２４６０及び第十八の絶縁膜であるシリコン酸化膜２４９１の表面が島状半導体層２１１０の周囲よりも外側へ位置する場合の一例を示している。
図３１及び３２は各トランジスタの間には拡散層２７２０が配置されない場合の一例を示している。
図３３及び図３４は拡散層２７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である２５００、２５１０、２５２０の間に配置する第三の電極である多結晶シリコン膜２５３０を形成した場合の一例を示す。
図３５及び図３６は図３３及び図３４に対し、第三の電極である多結晶シリコン膜２５３０の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート２５００の上端の位置と異なる場合の一例を示している。なお、図１では第三の電極である多結晶シリコン膜２５３０は複雑になるため省略している。
【００８２】
図３７及び図３８は半導体基板２１００と島状半導体層２１１０とが接続されるようにソース拡散層２７１０を配置し、且つ隣り合うトランジスタの活性領域が接続されるように拡散層２７２０を配置した場合において、読み出し若しくは消去時に与えられるソース拡散層２７１０の電位と半導体基板２１００に与えられる電位による電位差によりソース拡散層２７１０と半導体基板若しくは島状半導体層２１１０とからなるＰＮ接合の半導体基板２１００若しくは島状半導体層２１１０側に形成される空乏層により島状半導体層２１１０と半導体基板２１００とが電気的にフローテイング状態になり、かつ拡散層２７２０の電位と島状半導体層２１１０に与えられる電位による電位差により拡散層２７２０と島状半導体層２１１０とからなるＰＮ接合の島状半導体層２１１０側に形成される空乏層により隣り合うトランジスタの活性領域が電気的に分離される場合の一例を示している。
図３９及び図４０は島状半導体層２１１０はソース拡散層２７１０によりフローテイング状態となっているが、各々のメモリセルの活性領域は拡散層２７２０により電気的に分離されていない場合の一例を示している。
また、電荷蓄積層として積層絶縁膜を有する半導体記憶装置の断面図を図４１〜図５２に示す。これらの図４１〜図５２において、奇数の図面は、ＭＯＮＯＳ構造のメモリセルアレイを示す平面図である図１０におけるＡ−Ａ′断面図であり、偶数の図面は図１０におけるＢ−Ｂ′断面図である。これらの実施の形態では、図１３〜図４０における電荷蓄積層が浮遊ゲートから積層絶縁膜に変わったこと以外は同様である。
また、図４３及び図４４は、図４１及び図４２に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示す。
図４５及び図４６は、図４１及び図４２に対し、選択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜の膜厚が薄い場合を示す。
【００８３】
さらに、電荷蓄積層としてとしてＭＩＳキャパシタ有する半導体記憶装置の断面図を図５３〜図５８に示す。これらの図５３〜図５８において、奇数の図面は、ＤＲＡＭのメモリセルアレイを示す平面図である図１１のＡ−Ａ′断面図であり、偶数の図面は図１１のＢ−Ｂ′断面図である。これらの実施の形態では、図１３〜図４０に対して電荷蓄積層が浮遊ゲートからＭＩＳキャパシタに変わり、拡散層の配置がメモリキャパシタの側部に位置すること及び第四の配線であるビット線と第一の配線ソース線が平行に配置されること以外は同様である。
また、電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の断面図を図５９〜図６２に示す。これらの図５９〜図６２は、それぞれ、ＳＲＡＭのメモリセルアレイを示す平面図である図１２におけるＪ１−Ｊ１′、Ｊ２−Ｊ２′、Ｋ１−Ｋ１′及びＫ２−Ｋ２′の断面図である。
【００８４】
この実施の形態では、ｐ型シリコン基板３１００上に複数の柱状をなした島状半導体層３１１０がマトリクス配列され、図５９及び図６１に示すように、これら各島状半導体層３１１０の上部と下部にＭＩＳトランジスタを２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造となっている。つまり、島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜３４３１を介してメモリゲート３５１１が配置され、このメモリゲート・トランジスタ上方に島状半導体層３１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜３４３４を介して制御ゲートとなる第三の電極３５１４が配置された構造となっている。制御ゲート３５１４は、図６１に示すように、一方向の複数のトランジスタについて連続的に配設されて、第三の配線である制御ゲート線となっている。
【００８５】
また、図５９及び図６１に示すように、半導体基板面には、トランジスタの活性領域が半導体基板に対してフローテイング状態となるように下段に配置されるトランジスタの電気的に共通である第一の不純物拡散層３７１０が配置され、各々のトランジスタの活性領域がフローテイング状態となるように島状半導体層３１１０に不純物拡散層３７２１が配置される。さらに、各々の島状半導体層３１１０の上面には各メモリセル毎の不純物拡散層３７２４が配置されている。これにより、各々トランジスタが島状半導体層３１１０に沿って直列に接続した構造となる。
【００８６】
さらに、図５９及び図６１に示すように、制御ゲート線と交差する方向のメモリセルの第二の不純物拡散層３７２４を接続するビット線となる第四の配線層３８４０が配設されている。ここで本発明の実施の形態では、一対の島状半導体層で構成される４つのトランジスタ及び２つの高抵抗素子によりメモリセルを構成しており、図５９及び図６１に示すように、メモリゲートである第一の導電膜３５１１と相対する島状半導体層に配置されてなる第二の不純物拡散層３７２１が第二の導電膜３５１２及び第三の導電膜３５１３を介して互いに接続されることにより構成される。
【００８７】
また、図６０及び図６２に示すように、それぞれの島状半導体層３１１０に配置されてなる第二の不純物拡散層３７２１に接続されてなる第三の導電膜３５１３は高抵抗素子となる不純物拡散層からなる第二の配線層３１２０と接続され、各々第二の配線層３１２０は電気的に共通な電極である第五の配線に接続されている。第四の配線層３８４０方向に隣接するメモリセルの電気的に共通である第一の不純物拡散層３７１０が分離絶縁膜である、例えば第十一の絶縁膜であるシリコン酸化膜３４７１で電気的に分割されている。
【００８８】
このように配置されたメモリセル及び配線の間には、例えば第三の絶縁膜である酸化膜３４２０が配置されて互いに絶縁されている。本発明の実施の形態ではｐ型島状半導体層側壁に形成された４つのトランジスタ及び２つの高抵抗素子によりメモリセルを構成したが、高抵抗素子に代わりｎ型半導体上に形成されたトランジスタでもよく、所望の機能を有することができれば構造はこれに限らない。なお、図１２では複雑になるため第５の配線層３８５０は省略した。
【００８９】
メモリセルアレイの動作原理における実施の形態
上記の半導体記憶装置は、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。以下に、例えば電荷蓄積層として浮遊ゲートを有するメモリセルを一例に、読み出し、書き込み、消去について動作原理について説明する。
本発明の半導体記憶装置のアレイ構造の一例として、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)、直列に接続した島状半導体層を有し、該島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備える場合で、かつこのメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本、の第４の配線が島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線がメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置したときの読出し方法、書込み方法、及び消去方法の一例についてそれぞれ述べる。
【００９０】
図６３に上記メモリセルアレイ構造の等価回路を示す。なお、メモリセルの書込みの定義を、例えばメモリセルの閾値を０．５Ｖ以上、消去の定義を、例えばメモリセルの閾値を−０．５Ｖ以下とした場合について述べる。
まず、読出し方法の一例として、図７６に読出しにおける各電極に与える電位のタイミングの一例を示す。最初に第1の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線（4-1〜4-M）、第５の配線（5-1〜5-N）それぞれに、例えば０Ｖを与えた状態から、第４の配線（4-i）に、例えば３Ｖを与え、その後、第２の配線（2-j）に、例えば３Ｖを与え、第５の配線（5-j）に、例えば３Ｖを与え、その後、第３の配線（3-j-h）以外である第３の配線（≠3-j-h）に、例えば３Ｖを与えることで、第４の配線（4-i）を流れる電流もしくは第１の配線（1-j）に流れる電流により“0”、“1”を判定する。その後、第３の配線（3-j-h）以外である第３の配線（≠3-j-h）を、例えば０Ｖに戻し、第２の配線（≠2-j）及び第５の配線（≠5-j）を、例えば０Ｖに戻し、第４の配線（4-i）を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、上述においては第３の配線（3-j-h）をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べてきたが、第３の配線（3-j-h）以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の読出し方法についても同様に行う。
第３の配線（3-j-L）から第３の配線（3-j-1）まで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。また、第３の配線（3-j-h）に接続している複数若しくは全てのメモリセルの読出しを同時に行ってもよい。
以上、複数（例えばL個）の直列に並んだメモリセルと、直列に並んだメモリセルを間にはさむように形成した選択ゲート・トランジスタをもつ島状半導体層をＭ×Ｎ個に配列し、第１の配線と第３の配線が平行に配置している場合の読出し動作原理の一例を述べたが、このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわちしきい値が負の状態である場合に、非選択セルが、例えば読出しゲート電圧０Ｖでセル電流の流れる現象の防止を行う。
書込み方法の一例として、図７７に書込みにおける各電極に与える電位のタイミングの一例を示す。最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N))それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-i)以外である第４の配線(≠4-i)に、例えば３Ｖを与え、その後、第５の配線(5-j)に、例えば１Ｖを与え、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)に、例えば３Ｖを与え、その後、第３の配線(3-j-h)に、例えば２０Ｖを与え、この状態を所望の時間保持することにより選択セルのチャネル部と制御ゲート間のみに高電位が印可される状態をつくり、Ｆ−Ｎトンネリング現象によりチャネル部より電荷蓄積層へ電子を注入する。なお、第４の配線(4-i)を除く第４の配線(≠4-i)に、例えば３Ｖを与えることにより選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタはカットオフし、書込みは行われない。その後、例えば第３の配線(3-j-h)を、例えば０Ｖに戻してから、第２の配線(2-j)及び第５の配線(5-j) を、例えば０Ｖに戻し、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を、例えば０Ｖに戻し、その後、第４の配線(4-i)を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べてきたが、第３の配線(3-j-h)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。また、第３の配線(3-j-L)から第３の配線(3-j-1)まで連続して書き込みしてもよいし、順番は逆でもよいし、ランダムでもよい。さらに、第３の配線(3-j-h)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
【００９１】
また、選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う場合として、図８２に各電極に与える電位のタイミングの一例を示す。最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-i)以外である第４の配線(≠4-i)に、例えば７Ｖを与え、その後、第５の配線(5-j)に、例えば２０Ｖを与え、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)に、例えば３Ｖを与え、その後、第３の配線(3-j-h)に、例えば２０Ｖを与え、この状態を所望の時間保持することにより選択セルのチャネル部と制御ゲート間に２０Ｖ程度の電位差を発生させ、Ｆ−Ｎトンネリング現象によりチャネル部より電荷蓄積層へ電子を注入し書込みを行う。
なお、第３の配線(3-j-h)に接続する非選択セルのチャネル部と制御ゲート間には１３Ｖ程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われず、よってこのセルの書込みは実現しない。
その後、例えば第３の配線(3-j-h)を、例えば０Ｖに戻してから、第５の配線(5-j) を、例えば０Ｖに戻し、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を、例えば０Ｖに戻し、その後、第４の配線(≠4-i)を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。また、上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べてきたが、第３の配線(3-j-h)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。第３の配線(3-j-L)から第３の配線(3-j-1)まで連続して書き込みしてもよいし、順番は逆でもよいし、ランダムでもよい。さらに第３の配線(3-j-h)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。次に、消去方法の一例として、図７８に消去における各電極に与える電位のタイミングの一例を示す。消去単位は図６５に示す選択範囲のように１ブロックあるいはチップ一括で行う。
最初に、第１の配線(1-1〜1-N)、第２の配線(2-j)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-j)それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-1〜4-M)に、例えば２０Ｖを与え、第１の配線(1-ｊ)に、例えば２０Ｖを与え、その後、第２の配線(2-j)に、例えば２０Ｖを与え、第５の配線(5-j)に、例えば２０Ｖを与え、この状態を所望の時間保持することにより選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜き消去を行う。
その後、第２の配線(2-j)及び第５の配線(5-j) を、例えば０Ｖに戻し、その後、第４の配線(4-1〜4-M) を、例えば０Ｖに戻し、第１の配線(1-ｊ) を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、与える電位は所望のセルの閾値を下げるための条件を満たすならば、いかなる電位の組み合わせでもよい。上述においては第３の配線(3-j-1〜3-j-L)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第３の配線(3-j-1〜3-j-L)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。
【００９２】
第３の配線(3-j-1〜3-j-L)に接続している全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-L)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。
本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、この島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備える場合で、かつ、このメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばＭ本の第４の配線がこの島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×２個、の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置したときの読出し方法、書込み方法及び消去方法の一例についてそれぞれ述べる。
図６４に上記メモリセルアレイ構造の等価回路を示す。なおメモリセルの書込みの定義を、例えばメモリセルの閾値を４Ｖ以上、消去の定義を、例えばメモリセルの閾値を０．５Ｖ以上３Ｖ以下とした場合について述べる。
まず、読出し方法の一例として、図７９に読出しにおける各電極に与える電位のタイミングの一例を示す。最初に第１の配線（1-1〜1-N）、第３の配線(3-ｊ-1、3-ｊ-2)、第３の配線(≠3-ｊ-1、≠3-ｊ-2)、第４の配線（4-1〜4-M）それぞれに、例えば０Ｖを与えた状態から、第４の配線（4-i）に、例えば１Ｖを与え、その後、第３の配線（3-j‐2）に例えば５Ｖを与えることにより、第４の配線（4-i）を流れる電流もしくは第１の配線（1-j） (jは1≦j≦Nの正の整数)に流れる電流により“0”、“1”を判定する。その後、第３の配線（3-j‐2）を、例えば０Ｖに戻し、その後、第４の配線（4-i）を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。上述においては第３の配線（3-j-1）をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べてきたが、第３の配線（3-j-1）以外の第３の配線の1つをゲート電極とするメモリセルを選択セルとした場合の読出し方法についても同様に行う。第３の配線（3-j-2）から第３の配線（3-j-1）まで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。第３の配線（3-j-1）に接続している複数若しくは全てのメモリセルの読出しを同時に行ってもよい。
つづいて、書込み方法の一例として、図８０に書込みにおける各電極に与える電位のタイミングの一例を示す。最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-i)以外である第４の配線(≠4-i)を開放状態にし、その後、第４の配線(4-i)に、例えば６Ｖを与え、その後、第３の配線(3-j-2)に、例えば６Ｖを与え、その後、第３の配線(3-j-1)に、例えば１２Ｖを与え、この状態を所望の時間保持することにより選択セルの高電位側拡散層近傍にチャネルホットエレクトロンを発生させ、かつ、第３の配線(3-j-1)に印加される高電位により選択セルの電荷蓄積層へ発生した電子を注入させ書込みを行う。
その後、例えば、第３の配線(3-j-1)を、例えば０Ｖに戻してから第３の配線(3-j-2)を、例えば０Ｖに戻し、その後第４の配線(4-i)を、例えば０Ｖに戻し、その後第４の配線(≠4-i)を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよいい。また与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。上述においては第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べてきたが、第３の配線(3-j-1)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。第３の配線(3-j-2)、第３の配線(3-j-1)の順序で書き込みしてもよいし、順番は逆でもよい。第３の配線(3-j-1)に接続している複数若しくは全てのメモリセルの書込みを同時に行ってもよい。
消去方法の一例として、図８１に消去における各電極に与える電位のタイミングの一例を示す。消去単位はブロック単位、1ワードラインあるいはブロック内の上段のみあるいは下段のみで行う。
【００９３】
最初に、第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-1〜4-M)を開放状態にし、その後第１の配線(1-j)に、例えば５Ｖを与え、その後、第３の配線(3-j-2)に、例えば５Ｖを与え、その後、第３の配線(3-j-1)に、例えば−１０Ｖを与え、この状態を所望の時間保持することにより選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜き消去を行う。その後、第３の配線(3-j-1)を、例えば０Ｖに戻してから第３の配線(3-j-2)を、例えば０Ｖに戻し、その後、第１の配線(1-j)を、例えば０Ｖに戻し、その後、第４の配線(4-1〜4-M)を０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの閾値を下げるための条件を満たすならば、いかなる電位の組み合わせでもよい。上述においては第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第３の配線(3-j-1)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。第３の配線(3-j-1〜3-j-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-2)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。
以上、読出し、書込み及び消去について、Ｐ型半導体で形成される複数の直列に並んだメモリセルと、直列に並んだメモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体層、あるいはｐ型半導体で形成される２つの直列に並んだメモリセルをもつ島状半導体層を、Ｍ×Ｎ (Ｍ、Ｎは正の整数)個に配列し、第１の配線と第３の配線が平行に配置している場合の動作原理の一例をそれぞれ述べたが、例えばＮ型半導体で形成される島状半導体層の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。また上述の読出し、書込み及び消去の各動作例は第１の配線を第３の配線と平行に配置した場合について述べたが、第１の配線を第４の配線と平行に配置した場合及び第１の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。第１の配線を第４の配線と平行に配置した場合はブロック単位でもビットライン単位でも消去が可能となる。
以上で述べたような電荷蓄積層として浮遊ゲートを有するメモリセル以外のものについて説明する。
【００９４】
図６６及び図６７は図１０及び図４１〜図５０で示されるＭＯＮＯＳ構造のメモリセルアレイの一部を示す等価回路図である。
図６６は一つの島状半導体層２１１０に配置されるＭＯＮＯＳ構造のメモリセルアレイの等価回路図を示し、図６７は、島状半導体層２１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図６６に示す等価回路について説明する。
ゲート電極として第１２の電極１２を備えるトランジスタとゲート電極として第１５の電極１５を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層として積層絶縁膜を有し、制御ゲート電極として第１３の電極(13-h)(hは1≦h≦Lの正の整数、Ｌは正の整数)を備えるメモリセルを複数個、例えばＬ個、直列に接続した島状半導体層２１１０において、第１４の電極１４がこの島状半導体層２１１０の各々の一方の端部に接続し、他方の端部には第１１の電極１１が接続する。
次に、図６７に示す等価回路について説明する。この等価回路では、複数の島状半導体層２１１０が配置されるメモリセルアレイにおいて、図６６で示される各島状半導体層２１１０に配置される各回路素子の電極と各配線の接続関係を示す。
島状半導体層２１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、iは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつこのメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第１４の配線が各々の島状半導体層２１１０に備える上述の第１４の電極１４とそれぞれ接続する。また、半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第１３の配線は各々のメモリセルの上述の第１３の電極(13-h)(hは1≦h≦Lの正の整数)と接続する。第１４の配線と交差する方向に配置される複数本、例えばＮ本の第１１の配線が各々の島状半導体層２１１０に備える上述の第１１の電極１１と接続し、かつ第１１の配線を第１３の配線と平行に配置する。半導体基板に平行で、かつ第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１２の配線は各々のメモリセルの上述の第１２の電極１２と接続し、かつ同様に半導体基板に平行で、第１４の配線１４と交差する方向に配置される複数本、例えばＮ本の第１５の配線は各々のメモリセルの上述の第１５の電極１５と接続する。
図６８及び図６９は図１１及び図５７及び図５８で示されるＤＲＡＭ構造のメモリセルアレイの一部を示す等価回路図である。図６８は一つの島状半導体層２１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示し、図６９は、島状半導体層２１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図６８に示す等価回路について説明する。
一つのトランジスタと一つのＭＩＳキャパシタを直列に接続することで一つのメモリセルが構成される。このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２を備えるメモリセルを、例えば２組、図６８に示されるように接続し、一つの島状半導体層２１１０から２つの第２１の電極(21-1)、(21-2)及び２つの第２２の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層２１１０の一方の端部に第２３の電極２３が備えられる。
次に、図６９に示す等価回路について説明する。この等価回路では、複数の島状半導体層２１１０が配置されるメモリセルアレイにおいて、図６８で示される各島状半導体層２１１０に配置される各回路素子の電極と各配線の接続関係を示す。
島状半導体層２１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、iは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつこのメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層２１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極(22-1)、(22-2)と接続する。第２３の配線と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極(21-1)、(21-2)と接続する。
なお、図６８及び図６９では一つの島状半導体層２１１０にメモリセルが２組配置される場合の一例を示したが、一つの島状半導体層２１１０に配置するメモリセルの数は３組以上でも、あるいは１組だけでもよい。
図６８及び図６９で示した等価回路は、島状半導体層２１１０の底部から順に、ＭＩＳキャパシタ、トランジスタ、ＭＩＳキャパシタ、トランジスタを配置した場合の一例であるが、他の配置の一例として島状半導体層２１１０の底部から順に、トランジスタ、ＭＩＳキャパシタ、ＭＩＳキャパシタ、トランジスタを配置した場合を以下説明する。
【００９５】
図７０及び図７１は図１１及び図５３〜図５６で示されるＤＲＡＭ構造をとるメモリセルアレイの一部分を示す等価回路図である。図７０は一つの島状半導体層２１１０に配置されるＤＲＡＭ構造のメモリセルアレイの等価回路図を示し、図７１は島状半導体層２１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図７０に示す等価回路について説明する。
メモリセルの構成は先の例と同様、一つのトランジスタと一つのＭＩＳキャパシタが直列に接続することで一つのメモリセルが構成され、このメモリセルの一方の端部には第２３の電極２３が接続し、もう一方の端部には第２１の電極２１が接続し、かつゲート電極として第２２の電極２２が接続する。このメモリセルが、例えば２組、図７０に示されるように接続し、一つの島状半導体層２１１０から２つの第２１の電極(21-1)、(21-2)及び２つの第２２の電極(22-1)、(22-2)がそれぞれ備えられ、島状半導体層２１１０の一方の端部に第２３の電極２３が備えられ、もう一方の端部に第２４の電極２４が備えられる。
次に、図７１に示す等価回路について説明する。この等価回路では、複数の島状半導体層２１１０が配置されるメモリセルアレイにおいて、図７０で示される各島状半導体層２１１０に配置される各回路素子の電極と各配線の接続関係を示す。
島状半導体層２１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、iは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつこのメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第２３の配線が各々の島状半導体層２１１０に備える上述の第２３の電極２３とそれぞれ接続する。また、同様に半導体基板に平行に配置される複数本、例えばＭ本の第２４の配線が各々の島状半導体層２１１０に備える上述の第２４の電極２４とそれぞれ接続する。また、半導体基板に平行で、かつ第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２２の配線は各々のメモリセルの上述の第２２の電極(22-1)、(22-2)と接続する。また、同様に第２３の配線２３及び第２４の配線２４と交差する方向に配置される複数本、例えば２×Ｎ本の第２１の配線が各々のメモリセルの上述の第２１の電極(21-1)、(21-2)と接続する。
図７２及び図７３は図３３〜図３６、図５１及び図５２で示される半導体装置の等価回路であり、各トランジスタ間に拡散層２７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である２５００、２５１０、２５２０の間に配置する第三の導電膜である多結晶シリコン膜２５３０を形成した場合のメモリセルアレイの一部分を示す等価回路図である。
図７２は一つの島状半導体層２１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜２５３０が形成される場合のメモリセルアレイの等価回路図を示し、図７３は、島状半導体層２１１０が複数配置される場合の等価回路をそれぞれ示している。
以下、図７２に示す等価回路について説明する。
ゲート電極として第３２の電極３２を備えるトランジスタとゲート電極として第３５の電極３５を備えるトランジスタを選択ゲート・トランジスタとして有し、該選択ゲート・トランジスタの間に電荷蓄積層を有し制御ゲート電極として第３３の電極（33-h）(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばＬ個、直列に配置し、かつ各トランジスタの間にゲート電極として第３６の電極を備えるトランジスタを配置した島状半導体層２１１０において、第３４の電極３４が島状半導体層２１１０の各々の一方の端部に接続され、他方の端部には第３１の電極３１が接続され、かつ複数の３６の電極が全て一つに接続され、第３６の電極３６として島状半導体層２１１０に備えられる。
次に、図７３に示す等価回路について説明する。この等価回路では、複数の島状半導体層２１１０が配置されるメモリセルアレイにおいて、図７２で示される各島状半導体層２１１０に配置される各回路素子の電極と各配線の接続関係を示す。
【００９６】
島状半導体層２１１０を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数、iは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第３４の配線が各々の島状半導体層２１１０に備える上述の第３４の電極３４とそれぞれ接続する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第３３の配線は各々のメモリセルの上述の第３３の電極(33-h)と接続する。第３４の配線と交差する方向に配置される複数本、例えばＮ本の第３１の配線が各々の島状半導体層２１１０に備える上述の第３１の電極３１と接続し、かつ第３１の配線を第３３の配線と平行に配置する。半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３２の配線は各々のメモリセルの上述の第３２の電極３２と接続し、同様に半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３５の配線は各々のメモリセルの上述の第３５の電極と接続する。また各々の島状半導体層２１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続する。
なお、各々の島状半導体層２１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続しなくてもよく、第３６の配線によってメモリセルアレイを２つ以上に分割して接続してもよい。つまり各々の第３６の電極を、例えばブロック毎に接続するような構造をとってもよい。
図７４及び図７５は図１２及び図５９〜図６２で示されるＳＲＡＭ構造のメモリセルアレイの一部を示す等価回路図であり、メモリセルを構成するトランジスタはＮＭＯＳのみで構成される例を示している。
図７４は隣接する２つの島状半導体層２１１０に配置される１つのＳＲＡＭ構造のメモリセルの等価回路図を示し、図７５は、メモリセルが複数配置される場合の等価回路をそれぞれ示している。
以下、図７４に示す等価回路について説明する。
ゲート電極として第４３の電極及び第４５の電極を備えるトランジスタをそれぞれ直列に配置した島状半導体層２１１０が２つ隣接して配置され、かつ、これら４個のトランジスタが図７４に示されるように互いに接続する。つまり、第４３の電極(43-2)をゲート電極とするトランジスタの第４６の電極(46-2)と第４５の電極(45-1)が接続され、第４３の電極(43-1)をゲート電極とするトランジスタの第４６の電極（46-1）と第４５の電極(45-2)が接続する。また、この隣接する２つの島状半導体層２１１０において、一つの島状半導体層２１１０の一方の端部に第４４の電極（44-1）が接続し、もう一つの島状半導体層２１１０の一方の端部に第４４の電極（44-2）が接続する。また、この２つの島状半導体層２１１０において、第４４の電極(44-1)及び(44-2)が接続しない他方の端部には共通な電極として第４１の電極４１が接続される。また、２個の高抵抗素子がこれら４個のトランジスタと図７４に示されるように接続され、トランジスタと接続しない側の端部には共通な電極として第４２の電極４２が接続される。
次に、図７５に示す等価回路について説明する。この等価回路では、複数の島状半導体層２１１０が配置されるメモリセルアレイにおいて、図７４で示される隣接する２つの島状半導体層２１１０を単位に配置される各回路素子の電極と各配線の接続関係を示す。
【００９７】
島状半導体層２１１０を複数個、例えば２×Ｍ×Ｎ個(Ｍ、Ｎは正の整数、iは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備える場合で、かつこのメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えば２×Ｍ本の第４４の配線が各々の島状半導体層２１１０に備える上述の第４４の電極(44-1)、(44-2)とそれぞれ接続する。また、半導体基板に平行で、かつ、第４４の配線４４と交差する方向に配置される複数本、例えばＮ本の第４３の配線は各々のメモリセルの上述の第４３の電極(43-1),（43-2）と接続する。第４４の配線と交差する方向に配置される複数本、例えばＮ本の第４１の配線が各々の島状半導体層２１１０に備える上述の第４１の電極４１と接続する。第４１の配線は各々の島状半導体層２１１０に備える上述の第４１の電極４１に全て共通に接続を行ってもよい。各々の高抵抗素子の上述の第４２の電極４２は第４２の配線によって全て一つに接続してもよい。
なお、メモリセルを構成するトランジスタはＰＭＯＳのみで構成してもよいし、上述の高抵抗素子に代わって、第４３あるいは第４５の電極をゲート電極とするトランジスタと反対の型のトランジスタと置き換えてもよい。
また、選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセル及び隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセル及びメモリセル同士の間隔が約３０ｎｍ以下と、選択トランジスタとメモリセル及びメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造をもつ半導体装置の動作原理について述べる。
隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子のチャネルが繋がる。この状態は、選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
さらに、選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造をもつ半導体装置の動作原理について述べる。
第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。つまり、第三の導電膜とこの絶縁膜と島状半導体層はＭＩＳキャパシタを形成している。第三の導電膜に島状半導体層と絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また、第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がＰ型半導体の場合、電荷蓄積層から電子を引き抜く場合には、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【００９８】
メモリセルアレイの製造方法における実施の形態
従来例に対し柱状に加工された半導体基板もしくは半導体層に形成された各々のメモリセルの活性領域を半導体基板に対してフローテイング状態となるように不純物拡散層を形成し、さらに、活性領域となる半導体基板もしくは半導体層を形成する前に、複層からなる積層膜により電荷蓄積層が形成される領域を半導体基板表面に対し垂線方向に各膜厚の制御により精度よく規定した後、電荷蓄積層をこの領域に形成する実施の形態を説明する。
【００９９】
製造例１
この製造例で形成する半導体記憶装置は、複層からなる積層膜により、予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に＋選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、この島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とすることにより製造される。
【０１００】
この半導体記憶装置は、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置される。各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成され、各々トランジスタを島状半導体層に沿って直列に接続される。また、選択ゲート・トランジスタのゲート絶縁膜厚は、メモリ・トランジスタのゲート絶縁膜厚と等しい。
なお、図８３〜図１１５及び図１１６〜図１４７は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
まず、ｐ型シリコン基板２１００の表面に、ＣＶＤ法により、例えば第一の絶縁膜として砒素１×１０18〜１×１０22／ｃｍ3程度の不純物が含まれるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積する。この際、不純物を含む絶縁膜は、ＣＶＤ法により絶縁膜を堆積した後に、イオン注入を利用して絶縁膜に不純物の導入を行てもよい。例えば、第一の絶縁膜であるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積した後、０〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで砒素１×１０14〜１×１０16／ｃｍ2程度のドーズを第一の絶縁膜であるシリコン酸化膜２４１１に導入する。また、イオン注入による第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入は第一の絶縁膜であるシリコン酸化膜２４１１を堆積した直後でなくてもよい。イオン注入により第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入を行う際、所望の不純物濃度を得られれば注入傾斜角度は問わない。また、第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入はイオン注入に限らず、固層気相拡散等のどのような手段を用いてもよい。
この後、第四の絶縁膜として、例えばシリコン窒化膜２３２１を１０〜１００ｎｍ堆積する。ここで先に述べた第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入をイオン注入で行う場合は、第四の絶縁膜であるシリコン窒化膜２３２１越しにイオン注入により第一の絶縁膜であるシリコン酸化膜２４１１へ不純物の導入を行ってもよい。
つづいて、第三の絶縁膜として、例えばシリコン酸化膜２４２１を５０〜５００ｎｍ堆積し、第二の絶縁膜として、例えばシリコン窒化膜２３１２を１０〜１００ｎｍ堆積し、第一の絶縁膜である不純物が含まれるシリコン酸化膜２４１２を５０〜５００ｎｍ堆積し、第四の絶縁膜であるシリコン窒化膜２３２２を１０〜１００ｎｍ堆積し、第三の絶縁膜であるシリコン酸化膜２４２２を５０〜５００ｎｍ堆積する。このように繰り返し形成し、図８３及び図１１６に示すように第一の絶縁膜である不純物が含まれるシリコン酸化膜２４１５を５０〜５００ｎｍ堆積し、第四の絶縁膜であるシリコン窒化膜２３２５を５００〜５０００ｎｍ堆積する。
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図８３及び図１１６）、例えば反応性イオンエッチングにより第四の絶縁膜であるシリコン窒化膜２３２５及び第一の絶縁膜であるシリコン酸化膜２４１５、第二の絶縁膜であるシリコン窒化膜２３１５、第三の絶縁膜であるシリコン酸化膜２４２４、第四の絶縁膜であるシリコン窒化膜２３２４、第一の絶縁膜であるシリコン酸化膜２４１４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第四の絶縁膜であるシリコン窒化膜２３２２、第一の絶縁膜であるシリコン酸化膜２４１２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１を順次エッチングして第四の溝部２２４０を形成する（図８４及び図１１７）。
レジストＲ１を除去した後、第四の溝部２２４０に島状半導体層２１１０を埋めこむ。例えば第四の溝部２２４０の底部に位置するｐ型シリコン基板２１００より半導体層を選択的にエピタキシャル成長させ（図８５及び図１１８）、島状半導体層２１１０を第四の絶縁膜であるシリコン窒化膜２３２５に対して平坦化を行う。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよい。
【０１０１】
この後、第四の導電膜として、例えば多結晶シリコン膜２５４０を１００〜３００ｎｍ程度堆積し、さらに、第五の絶縁膜としてシリコン窒化膜２３３０を２００〜２０００ｎｍ程度堆積する（図８６及び図１１９）。
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて（図８７及び図１２０）、例えば反応性イオンエッチングにより第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５を順次エッチングし、第二の絶縁膜であるシリコン窒化膜２３１５を露出させる。この際、第三の絶縁膜であるシリコン酸化膜２４２４を露出するまで第二の絶縁膜であるシリコン窒化膜２３１５をエッチングしてもよい。
レジストＲ２を除去した後（図８８及び図１２１）、第六の絶縁膜としてシリコン窒化膜２３４０を５〜５０ｎｍ程度堆積し、例えば異方性エッチングを用いて、第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５の側壁にサイドウオール状となる第六の絶縁膜であるシリコン窒化膜２３４０を配置させる（図８９及び図１２２）。この際、第一の絶縁膜である不純物を含むシリコン酸化膜２４１５が第四の絶縁膜であるシリコン窒化膜２３２５、第二の絶縁膜であるシリコン窒化膜２３１５及び第六の絶縁膜であるシリコン窒化膜２３４０によって島状半導体層２１１０以外とは隔離された状態となる。
つづいて、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０をマスクに第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第四の絶縁膜であるシリコン窒化膜２３２４、第一の絶縁膜であるシリコン酸化膜２４１４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第四の絶縁膜であるシリコン窒化膜２３２２、第一の絶縁膜であるシリコン酸化膜２４１２、第二の絶縁膜であるシリコン窒化膜２３１２を順次エッチングして第三の絶縁膜であるシリコン酸化膜２４２１が露出するように第三の溝部２２３０を形成する（図９０及び図１２３）。
次いで、第六の絶縁膜であるシリコン窒化膜２３４２を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が第六の絶縁膜であるシリコン窒化膜２３４２、第二の絶縁膜であるシリコン窒化膜２３１２、第四の絶縁膜であるシリコン窒化膜２３２２によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４２を配置する。例えば、第六の絶縁膜であるシリコン窒化膜２３４２を５〜５０ｎｍ程度堆積した後、異方性エッチにより、エッチバックし第三の溝部２２３０の底部にある第六の絶縁膜であるシリコン窒化膜２３４２を除去し、第三の絶縁膜であるシリコン酸化膜２４２１が露出させる（図９１及び図１２４）。
その後、所望の深さまで、例えば、第七の絶縁膜として、例えばシリコン酸化膜２４３２を堆積し、第六の絶縁膜であるシリコン窒化膜２３４２を介して第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が埋設するように第七の絶縁膜であるシリコン酸化膜２４３２を第三の溝部２２３０に埋めこむ（図９２及び図１２５）。
その後、第七の絶縁膜であるシリコン酸化膜２４３２をマスクに第六の絶縁膜であるシリコン窒化膜２３４２の露出部を等方性エッチングにより除去し、第六の絶縁膜であるシリコン窒化膜２３４２を配置する（図９３及び図１２６）。
つづいて、第八の絶縁膜として、例えばシリコン酸化膜２４４３を堆積し、例えば異方性エッチングにより第八の絶縁膜であるシリコン酸化膜２４４３を第三の絶縁膜であるシリコン酸化膜２４２２の側部に配置するように第三の溝部２２３０に埋めこむ（図９４及び図１２８）。この際、第一の絶縁膜である不純物を含むシリコン酸化膜２４１３の側面が露出するように第八の絶縁膜であるシリコン酸化膜２４４３を埋めこむ深さを調整する。
【０１０２】
次いで、上記と同様に第六の絶縁膜であるシリコン窒化膜２３４３を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１３が第六の絶縁膜であるシリコン窒化膜２３４３、第二の絶縁膜であるシリコン窒化膜２３１３、第四の絶縁膜であるシリコン窒化膜２３２３によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４３を配置する。そのあと、上記と同様に、第八の絶縁膜として、例えばシリコン酸化膜２４４４を堆積し、例えば異方性エッチングにより第八の絶縁膜であるシリコン酸化膜２４４４を第三の絶縁膜であるシリコン酸化膜２４２３の側部に配置するように第三の溝部２２３０に埋めこむ（図９５及び図１２８）。
さらに、上記と同様に第六の絶縁膜であるシリコン窒化膜２３４４を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１４が第六の絶縁膜であるシリコン窒化膜２３４４、第二の絶縁膜であるシリコン窒化膜２３１４、第四の絶縁膜であるシリコン窒化膜２３２４によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４４を配置する（図９６及び図１２９）。
この後、第八の絶縁膜であるシリコン酸化膜２４４２、２４４３、２４４４及び第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４、第七の絶縁膜であるシリコン酸化膜２４３２、２４３３、２４３４を、例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる（図９７及び図１３０）。
その後、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ程度形成する（図９８及び図１３１）。
次に、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去する（図９９及び図１３２）。
その後、必要に応じて斜めイオン注入を利用して各島状半導体層２１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層２１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層２１１０の表面からの不純物導入は、島状半導体層２１１０の表面を第九の絶縁膜である熱酸化膜２４５０で被覆する前に行ってもよいし、島状半導体層２１１０を形成時に導入してもよいし、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４に不純物を導入しておき、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を除去する前に熱処理などにより島状半導体層２１１０に不純物を導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であればどのような手段を用いてもよい。
【０１０３】
つづいて、例えば熱酸化法を用いて各島状半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜として、例えばシリコン酸化膜２４６０を形成する（図１００及び図１３３）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。
次いで、第一の導電膜となる、例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２、２３４３、２３４４をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成する（図１０１及び図１３４）。
つづいて、第十一の絶縁膜として例えばシリコン酸化膜２４７０を５０〜５００ｎｍ程度堆積する。
次に、例えば異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜２５１１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７０を第三の溝部２２３０に埋めこむ（図１０２及び図１３５）。この際、第六の絶縁膜であるシリコン窒化膜２３４２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７０の埋めこみ深さを調整する。
その後、第三の溝部２２３０の内壁にある第一の導電膜である多結晶シリコン膜２５１２〜２５１４及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２、２３４３、２３４４、第十一の絶縁膜であるシリコン酸化膜２４７０の表面に第十二の絶縁膜となる、例えばシリコン窒化膜２３５０を５〜５０ｎｍ堆積し（図１０３及び図１３６）、例えば異方性エッチバックによりサイドウオールを形成する。
【０１０４】
つづいて、第一の導電膜である多結晶シリコン膜２５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜２４７０を、例えば等方性エッチングによりエッチバックする（図１０４及び図１３７）。
その後、第二の導電膜となる、例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積する（図１０５及び図１３８）。
次に、図１３９に示すように第二の導電膜である多結晶シリコン膜２５２１を、例えば異方性エッチングによりエッチバックし、つづいて、第二の導電膜である多結晶シリコン膜２５２１と自己整合的に第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１及び半導体基板であるｐ型シリコン基板２１００を順次エッチングしていき、ｐ型シリコン基板２１００に第二の溝部２２２０を形成し、不純物拡散層２７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する（図１０６及び図１３９）。
次に、第十一の絶縁膜として、例えばシリコン酸化膜２４７０を３０〜３００ｎｍ堆積した後、例えば異方性エッチングによりエッチバックして第二の溝部２２２０に第十一の絶縁膜であるシリコン酸化膜２４７０を埋めこむ。このとき、第一の導電膜である多結晶シリコン膜２５１１を埋設するように第十一の絶縁膜であるシリコン酸化膜２４７０の高さを調整する（図１０７及び図１４０）。
つづいて、第一の導電膜である多結晶シリコン膜２５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２１を異方性もしくは等方性エッチングによりエッチバックし選択ゲートとする（図１０８及び図１４１）。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
その後、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜２２５０のサイドウオールを除去し（図１０９及び図１４２）、第十一の絶縁膜として、例えばシリコン酸化膜２４７１を５０〜５００ｎｍ程度堆積する。
つづいて、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７１を第三の溝部２２３０に埋めこむ。この際、第六の絶縁膜であるシリコン窒化膜２３４２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７１の埋めこみ深さを調整する。
【０１０５】
次いで、露出した第一の導電膜である多結晶シリコン膜２５１２〜２５１４の表面に層間絶縁膜２６１２を形成する（図１１０及び図１４３）。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。具体的には熱酸化法により多結晶シリコン膜表面に５〜１０ｎｍのシリコン酸化膜とＣＶＤ法により５〜１０ｎｍのシリコン窒化膜と、さらに５〜１０ｎｍのシリコン酸化膜を順次堆積する。
つづいて、同様に第二の導電膜となる多結晶シリコン膜２５２２を１５〜１５０ｎｍ堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜２５１２の側部に層間絶縁膜２６１２を介して第二の導電膜である多結晶シリコン膜２５２２を配置させる。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
次に、第十一の絶縁膜として、例えばシリコン酸化膜２４７２を５０〜５００ｎｍ程度堆積する。つづいて、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２２を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７２を第三の溝部２２３０に埋めこむ。この際、第六の絶縁膜であるシリコン窒化膜２３４３の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７２の埋めこみ深さを調整する。
つづいて、同様に繰り返すことで第一の導電膜である多結晶シリコン膜２５１３の側部に層間絶縁膜２６１３を介して第二の導電膜である多結晶シリコン膜２５２３を配置させ、第二の導電膜である多結晶シリコン膜２５２３を第十一の絶縁膜であるシリコン酸化膜２４７３によって埋設する。最上段第一の導電膜である多結晶シリコン膜２５１４においては最下段第一の導電膜である多結晶シリコン膜２５１１と同様に第一の導電膜である多結晶シリコン膜２５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２４をエッチバックする（図１０８〜図１１２及び図１４１〜図１４５）。
次に、第四の導電膜である多結晶シリコン膜２５４０を露出すべく、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０を、例えば等方性エッチングにより除去する（図１１３及び図１４６）。
さらに、第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７４を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層２８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する（図１１４及び図１４７）。なお、図１１４では、第四の配線層２８４０がアライメントズレなく第四の導電膜である多結晶シリコン膜２５４０上に配置されている状態を示しているが、アライメントズレが発生しても、図１１５に示すように、第四の配線層２８４０は第四の導電膜である多結晶シリコン膜２５４０に接続させることができる（以下の製造例についても同様）。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１０６】
また、この実施例では第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０１０７】
製造例２
製造例１において、フォトリソグラフィによるレジストのパターンニング工程により第一、第二及び第三の配線層の分離を行う場合の具体的な製造工程例を示す。
なお、図１４８〜図１５３及び図１５４〜図１５９は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この製造例では、異方性エッチングにより第二の導電膜である多結晶シリコン２５２１の分離部と自己整合的に第一の配線層の分離部を形成せず、また第二の導電膜である多結晶シリコン２５２１〜２５２４は図１におけるＢ−Ｂ′方向において分離するような堆積膜厚及びエッチングを施す必要はない。
第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７４を１００〜５００ｎｍ堆積するまで（図１４８〜図１５１及び図１５４〜１５７）は、製造例１の図８３〜図１１４及び図１１６〜図１４７と同様である。
その後、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて（図１５２及び図１５８）、異方性エッチングによりｐ型シリコン基板２１００に達するまでエッチングを行い、不純物拡散層２７１０及び第二の導電膜である多結晶シリコン２５２１〜２５２４をＢ−Ｂ′方向において分離する。
その後、第十一の絶縁膜であるシリコン酸化膜２４７５を堆積し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層２８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する（図１５８及び図１５９）。その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、製造例１と同等の効果を有する半導体記憶装置が実現する。
また、第一、第二及び第三の配線層の分離をフォトリソグラフィによるレジストのパターニングで行うことにより、例えば、島状半導体層の配置を対称にした場合でも形成が可能となる利点を有する。
【０１０８】
さらに、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１０９】
なお、製造例１及び２ではＰ型半導体基板上に格子島状の第３の溝部２２３０を形成しているが、ｎ型半導体基板内に形成されたｐ型不純物拡散層又はｐ型シリコン基板内に形成されたｎ型不純物拡散層内にさらに形成されたｐ型不純物層に格子島状の第３の溝部２２３０を形成してもよい。また、各不純物拡散層の導電型はそれぞれ逆導電型でもよい。これらの製造例は以降の種々の製造例に適用することができる。
【０１１０】
製造例３
この製造例で形成する半導体記憶装置は、複層からなる積層膜により、予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、この島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通するように製造される。
【０１１１】
この半導体記憶装置は、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置される。各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成され、各々トランジスタを島状半導体層に沿って直列に接続される。また、選択ゲート・トランジスタのゲート絶縁膜厚は、メモリ・トランジスタのゲート絶縁膜厚と等しい。
なお、図１６０〜図１８１及び図１８２〜図２０３は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１１２】
まず、ｐ型シリコン基板２１００の表面に、ＣＶＤ法により不純物を含む絶縁膜となる、例えば第一の絶縁膜として砒素１×１０18〜１×１０22／ｃｍ2程度の不純物が含まれるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積する。この際、不純物を含む絶縁膜は、ＣＶＤ法により絶縁膜を堆積した後にイオン注入を利用して絶縁膜に不純物の導入を行ってもよい。例えば、第一の絶縁膜であるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積した後、０〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで砒素１×１０14〜１×１０16／ｃｍ2程度のドーズを第一の絶縁膜であるシリコン酸化膜２４１１に導入する。また、イオン注入による第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入は第一の絶縁膜であるシリコン酸化膜２４１１を堆積した直後でなくてもよい。イオン注入により第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入を行う際、所望の不純物濃度が得られれば注入傾斜角度は問わない。また、第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入はイオン注入に限らず、固層気相拡散等の種々の方法を用いることができる。この後、第四の絶縁膜として、例えばシリコン窒化膜２３２１を１０〜１００ｎｍ堆積する。ここで先に述べた第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入をイオン注入で行う場合は第四の絶縁膜であるシリコン窒化膜２３２１越しにイオン注入法により第一の絶縁膜であるシリコン酸化膜２４１１へ不純物の導入を行ってもよい。
【０１１３】
つづいて、第三の絶縁膜として、例えばシリコン酸化膜２４２１を５０〜５００ｎｍ堆積し、第二の絶縁膜として、例えばシリコン窒化膜２３１２を１０〜１００ｎｍ堆積し、第一の絶縁膜であるシリコン酸化膜２４１２を５０〜５００ｎｍ堆積する。このように順次形成した後、図１６０及び図１８２に示すように、第一の絶縁膜として、例えばシリコン酸化膜２４１５を５０〜５００ｎｍ堆積後、第四の絶縁膜であるシリコン窒化膜２３２５を５００〜５０００ｎｍ堆積する。
【０１１４】
次いでて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図１６０及び図１８２）、例えば反応性イオンエッチングにより第四の絶縁膜であるシリコン窒化膜２３２５及び第一の絶縁膜であるシリコン酸化膜２４１５、第二の絶縁膜であるシリコン窒化膜２３１５、第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１を順次エッチングして、第四の溝部２２４０を形成する（図１６１及び図１８３）。
【０１１５】
レジストＲ１を除去した後、第四の溝部２２４０に島状半導体層２１１０を埋めこむ。例えば第四の溝部２２４０の底部に位置するｐ型シリコン基板２１００より半導体層を選択的にエピタキシャル成長させる（図１６２及び図１８４）。
【０１１６】
また、島状半導体層２１１０を第四の絶縁膜であるシリコン窒化膜２３２５に対して平坦化を行う（図１６３及び１８５）。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし手段は問わない。この後、第四の導電膜として、例えば多結晶シリコン膜２５４０を１００〜３００ｎｍ程度堆積し、さらに、第五の絶縁膜としてシリコン窒化膜２３３０を２００〜２０００ｎｍ程度堆積する。
【０１１７】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて（図１６４及び図１８６）、例えば反応性イオンエッチングにより第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５を順次エッチングし、第二の絶縁膜であるシリコン窒化膜２３１５を露出させる。この際、第三の絶縁膜であるシリコン酸化膜２４２４を露出するまで第二の絶縁膜であるシリコン窒化膜２３１５をエッチングしてもよい。
【０１１８】
レジストＲ２を除去した後（図１６５及び図１８７）、第六の絶縁膜としてシリコン窒化膜２３４０を５〜５０ｎｍ程度堆積し、例えば異方性エッチングを用いて、第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５の側壁にサイドウオール状となる第六の絶縁膜であるシリコン窒化膜２３４０を配置させる（図１６６及び図１８８）。この際、第一の絶縁膜である不純物を含むシリコン酸化膜２４１５が第四の絶縁膜であるシリコン窒化膜２３２５、第二の絶縁膜であるシリコン窒化膜２３１５及び第六の絶縁膜であるシリコン窒化膜２３４０によって島状半導体層２１１０以外とは隔離された状態となる。
【０１１９】
つづいて、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０をマスクに第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１を順次エッチングして第四の絶縁膜であるシリコン窒化膜２３２１が露出するように第三の溝部２２３０を形成する（図１６７及び図１８９）。
【０１２０】
この後、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる。その後、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ形成する（図１６８及び１９０）。
【０１２１】
次に、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去した（図１６９及び図１９１）後、必要に応じて斜めイオン注入を利用して各島状半導体層２１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層２１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層２１１０の表面からの不純物導入に関しては島状半導体層２１１０の表面を第九の絶縁膜である熱酸化膜２４５０で被覆する前に行ってもよいし、島状半導体層２１１０を形成時に導入してもよい。第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４に不純物を導入しておき、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を除去する前に熱処理などにより島状半導体層２１１０に不純物を導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であれば手段を限定しない。
【０１２２】
つづいて、例えば熱酸化法を用いて各島状半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜として、例えばシリコン酸化膜２４６０を形成する（図１７０及び図１９２）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。
【０１２３】
次いで、第一の導電膜となる、例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０、２３１４、２３１３、２３１２をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成する（図１７１及び図１９３）。
【０１２４】
つづいて、第十一の絶縁膜として、例えばシリコン酸化膜２４７０を５０〜５００ｎｍ程度堆積する。次に、例えば異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜２５１１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７０を第三の溝部２２３０に埋めこむ（図１７２及び図１９４）。この際、第二の絶縁膜であるシリコン窒化膜２３１２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７０の埋めこみ深さを調整する。その後、第三の溝部２２３０の内壁にある第一の導電膜である多結晶シリコン膜２５１２〜２５１４及び第六の絶縁膜であるシリコン窒化膜２３１２、２３１３、２３１４、２３１５、第十一の絶縁膜であるシリコン酸化膜２４７０の表面に第十二の絶縁膜となる、例えばシリコン窒化膜２３５０を５〜５０ｎｍ堆積し、例えば異方性エッチバックによりサイドウオールを形成する（図１７３及び図１９５）。
【０１２５】
次に、第一の導電膜である多結晶シリコン膜２５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜２４７０を、例えば等方性エッチングによりエッチバックする（図１７４及び図１９６）。
【０１２６】
さらに、第二の導電膜となる例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積する（図１７５及び図１９７）。
【０１２７】
その後、図１９８に示すように第二の導電膜である多結晶シリコン膜２５２１を、例えば異方性エッチングによりエッチバックし、第二の導電膜である多結晶シリコン膜２５２１と自己整合で第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１及び半導体基板であるｐ型シリコン基板２１００を順次エッチングしていき、ｐ型シリコン基板２１００に第二の溝部２２２０を形成及び不純物拡散層２７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する（図１７６及び図１９８）。
【０１２８】
次に、第十一の絶縁膜として、例えばシリコン酸化膜２４７０を３０〜３００ｎｍ堆積した後、例えば異方性エッチングによりエッチバックして第二の溝部２２２０に第十一の絶縁膜であるシリコン酸化膜２４７０を埋めこむ。このとき、第一の導電膜である多結晶シリコン膜２５１１を埋設するように第十一の絶縁膜であるシリコン酸化膜２４７０の高さを調整する。つづいて、第一の導電膜である多結晶シリコン膜２５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２１を異方性もしくは等方性エッチングによりエッチバックし、選択ゲートとする。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０１２９】
その後、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜２３５０のサイドウオールを除去し、第十一の絶縁膜として、例えばシリコン酸化膜２４７１を５０〜５００ｎｍ程度堆積する。
【０１３０】
つづいて、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７１を第三の溝部２２３０に埋めこむ。この際、第六の絶縁膜であるシリコン窒化膜２３４２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７１の埋めこみ深さを調整する。
【０１３１】
次いで、露出した第一の導電膜である多結晶シリコン膜２５１２〜２５１４の表面に層間絶縁膜２６１２を形成する（図１７７及び図１９９）。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
【０１３２】
つづいて、同様に第二の導電膜となる多結晶シリコン膜２５２２を１５〜１５０ｎｍ堆積しエッチバックすることで、第一の導電膜である多結晶シリコン膜２５１２の側部に層間絶縁膜２６１２を介して第二の導電膜である多結晶シリコン膜２５２２を配置させる。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される（図１７８及び図２００）。
【０１３３】
次に、第十一の絶縁膜として、例えばシリコン酸化膜２４７２を５０〜５００ｎｍ程度堆積する。
【０１３４】
つづいて、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２２を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７２を第三の溝部２２３０に埋めこむ。この際、第六の絶縁膜であるシリコン窒化膜２３４３の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７２の埋めこみ深さを調整する。
【０１３５】
次いで、同様に繰り返すことで第一の導電膜である多結晶シリコン膜２５１３の側部に層間絶縁膜２６１３を介して第二の導電膜である多結晶シリコン膜２５２３を配置させ、第二の導電膜である多結晶シリコン膜２５２３を第十一の絶縁膜であるシリコン酸化膜２４７３によって埋設する（図１７９及び図２０１）。
【０１３６】
最上段第一の導電膜である多結晶シリコン膜２５１４においては最下段第一の導電膜である多結晶シリコン膜２５１１と同様に第一の導電膜である多結晶シリコン膜２５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２４をエッチバックする（図１７８〜図１８０及び図２００〜図２０２）。
【０１３７】
つづいて、第四の導電膜である多結晶シリコン膜２５４０を露出すべく、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０を、例えば等方性エッチングにより除去し、第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７５を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層２８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する（図１８１及び図２０３）。
【０１３８】
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１３９】
また、この実施例では第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
【０１４０】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜となれば導入時期は制限されない。
【０１４１】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対照的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対象にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、ずなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１４２】
製造例４
この製造例で形成する半導体記憶装置は、複層からなる積層膜により、予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域に電荷蓄積層として積層絶縁膜を形成し、この島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通として製造される。
【０１４３】
この半導体記憶装置は、島状半導体層の上部と下部に選択ゲート・トランジスタが配置され、選択ゲート・トランジスタに挟まれてメモリ・トランジスタが複数個、例えば２個配置される。各々メモリ・トランジスタの積層絶縁膜は一括に形成され、各々トランジスタを島状半導体層に沿って直列に接続される。また、選択ゲート・トランジスタのゲート絶縁膜厚は、メモリ・トランジスタのゲート絶縁膜厚と等しい。
なお、図２０４〜図２１６及び図２１７〜図２２９は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１０のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１４４】
まず、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ形成し、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去する（図２０４及び図２１７）までは製造例３（図１６０〜図１６９及び図１８２〜図１９１）と同様に行う。
【０１４５】
つづいて、第二十四の絶縁膜として、例えばシリコン酸化膜２４９６をＣＶＤ法により５０〜５００ｎｍ堆積し、第二の絶縁膜であるシリコン窒化膜２３１２が露出する程度までエッチバックし、第二十四の絶縁膜であるシリコン酸化膜２４９６を埋め込む（図２０５及び図２１８）。
【０１４６】
熱酸化法を用いて各島状半導体層２１１０及び第六の絶縁膜であるシリコン窒化膜２３４０及び第二の絶縁膜であるシリコン窒化膜２３１３〜２３１５の周囲に、例えば電荷蓄積層となる積層絶縁膜２６２０を形成する（図２０６及び図２１９）。ここで積層絶縁膜がＭＮＯＳ構造の場合においては、例えばＣＶＤ法により島状半導体層表面に４〜１０ｎｍのシリコン窒化膜と、さらに２〜５ｎｍのシリコン酸化膜を順次堆積してもよいし、あるいは、ＣＶＤ法により島状半導体層表面に４〜１０ｎｍのシリコン窒化膜を堆積し、該シリコン窒化膜の表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよい。また、ＭＯＮＯＳ構造の場合においては、例えば島状半導体層表面にＣＶＤ法により２〜５ｎｍのシリコン酸化膜とＣＶＤ法により４〜８ｎｍのシリコン窒化膜、さらに２〜５ｎｍのシリコン酸化膜を順次堆積してもよいし、あるいは、島状半導体層表面に２〜５ｎｍのシリコン酸化膜とＣＶＤ法により４〜１０ｎｍのシリコン窒化膜を順次堆積し、さらにシリコン窒化膜表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよいし、島状半導体層表面を酸化することで２〜５ｎｍのシリコン酸化膜を形成してもよいし、以上の手法を種々組み合わせてもよい。
【０１４７】
つづいて、第一の導電膜となる、例えば多結晶シリコン膜２５１０を５０〜５００ｎｍ程度堆積する（図２０７及び図２２０）。
【０１４８】
第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０及び第二の絶縁膜であるシリコン窒化膜２３１４、２３１３、２３１２をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１２、２５１３、２５１４に分割形成する（図２０８及び図２２１）。
【０１４９】
その後、第二十四の絶縁膜であるシリコン酸化膜２４９６を除去し、 島状半導体層２１１０を露出させる。さらに、例えば熱酸化法を用いて１０ｎｍ程度の選択ゲート酸化膜となる第十八の絶縁膜として、例えばシリコン酸化膜２４９１を形成する。第十八の絶縁膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。
【０１５０】
つづいて、第二の導電膜となる、例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積する。
【０１５１】
その後、図２２２に示すように第二の導電膜である多結晶シリコン膜２５２１を、例えば異方性エッチングによりエッチバックする（図２０９及び図２２２）。
【０１５２】
つづいて、第二の導電膜である多結晶シリコン膜２５２１と自己整合で第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１及び半導体基板であるｐ型シリコン基板２１００を順次エッチングし、ｐ型シリコン基板２１００に第二の溝部２２２０を形成及び不純物拡散層２７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。第二の溝部２２２０の形成は、第二の導電膜である多結晶シリコン膜２５２１を少なくとも第一の導電膜２５１２の下面より、例えば異方性エッチングによりエッチバックした後、島状半導体層２１１０の間隔が狭いほうのみに、例えばＣＶＤ法によりシリコン酸化膜を埋め込み、このシリコン酸化膜をマスクに自己整合的に行ってもよい。
【０１５３】
つづいて、第一の導電膜である多結晶シリコン膜２５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２１をエッチバックし選択ゲートとする。その際、島状半導体層２１１０の間隔を、図１０のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０１５４】
その後、第十一の絶縁膜として、例えばシリコン酸化膜２４７１を埋め込む。このとき、第十一の絶縁膜であるシリコン酸化膜２４７1は少なくとも第一の導電膜である多結晶シリコン膜２５１２が露出するようにする（図２１１及び図２２４）。
【０１５５】
つづいて同様に第二の導電膜となる多結晶シリコン膜２５２２を１５〜１５０ｎｍ堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜２５１２の側部に第二の導電膜である多結晶シリコン膜２５２２を配置させる。このとき、第十一の絶縁膜であるシリコン酸化膜２４７２は少なくとも第一の導電膜である多結晶シリコン膜２５１３が露出するようにする。同様に繰り返すことで第一の導電膜である多結晶シリコン膜２５１３の側部に第二の導電膜である多結晶シリコン膜２５２３を５０〜５００ｎｍ堆積し、エッチバックする。
【０１５６】
その後、第十一の絶縁膜として、例えばシリコン酸化膜２４７３を埋め込む。このとき、第十一の絶縁膜であるシリコン酸化膜２４７３は少なくとも第一の導電膜である多結晶シリコン膜２５１４が露出するようにする（図２１３及び図２２６）。
【０１５７】
つづいて、第一の導電膜である多結晶シリコン膜２５１４及び第十一の絶縁膜であるシリコン酸化膜２４７３で被覆されていない積層絶縁膜である２６２０を除去し、島状半導体層２１１０を露出させる。
【０１５８】
その後、例えば熱酸化法を用いて１０ｎｍ程度の選択ゲート酸化膜となる第十八の絶縁膜として、例えばシリコン酸化膜２４９２を形成する（図２１４及び図２２７）。第十八の絶縁膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。
【０１５９】
つづいて、第二の導電膜である多結晶シリコン膜２５２４を５０〜５００ｎｍ堆積し、エッチバックする。その後、第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７４を１００〜５００ｎｍ堆積し、第四の導電膜である多結晶シリコン膜２５４０の上端部よりも低い位置までエッチバックする（図２１５及び図２２８）。
【０１６０】
次に、第四の導電膜である多結晶シリコン膜２５４０を露出すべく、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０を、例えば異方性エッチングにより除去し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層２８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する（図２１６及び図２２９）。
【０１６１】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１６２】
また、この製造例では、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０１６３】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１２〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０１６４】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１６５】
製造例５
この製造例で形成する半導体記憶装置は、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、この島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とすることにより形成する。
【０１６６】
島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置する。各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成され、各々トランジスタを島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚はメモリ・トランジスタのゲート絶縁膜厚より大きい構造である。
【０１６７】
なお、図２３０〜図２３１及び図２３２〜図２３３は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１６８】
各半導体層２１１０の側壁にチャネルイオン注入を行うまでは製造例１（図８３〜図９７及び図１１６〜図１３０）と同じである。
【０１６９】
その後、第十一の絶縁膜となる、例えばシリコン酸化膜２４７１を５０〜５００ｎｍ堆積し、異方性エッチングもしくは等方性エッチングにより下部の選択ゲートの上端が位置する高さ程度に第三の溝部２２３０に埋めこむ。
【０１７０】
その後、第十二の絶縁膜となる例えばシリコン窒化膜２３５１を５〜５０ｎｍ堆積し、サイドウオールを形成する。
【０１７１】
つづいて、同様に第十一の絶縁膜であるシリコン酸化膜２４７２を５０〜５００ｎｍ堆積し、異方性エッチングもしくは等方性エッチングにより上部の選択ゲートの下端が位置する高さ程度に第三の溝部２２３０に埋めこむ。
【０１７２】
その後、第十一の絶縁膜であるシリコン酸化膜２４７２をマスクに等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウオール２３５１を部分的に除去する。
【０１７３】
つづいて、例えば熱酸化法を用いて各半導体層２１１０の周囲に熱酸化法を用いて第十八の絶縁膜となる１５〜２５ｎｍ程度のシリコン酸化膜２４９１を形成する。
【０１７４】
次に、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウオール２３５１を除去し、例えば熱酸化法を用いて各半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜としてシリコン酸化膜２４６０を形成する。この際、第十八の絶縁膜であるシリコン酸化膜２４９１は膜厚が増加し、第十八の絶縁膜であるシリコン酸化膜２４９２となり、第十の絶縁膜であるシリコン酸化膜２４６０より厚膜化する。第十八の絶縁膜であるシリコン酸化膜２４９２の膜厚は、第十八の絶縁膜であるシリコン酸化膜２４９１の膜厚と第十の絶縁膜であるシリコン酸化膜２４６０の膜厚により任意に設定できる。また、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。
【０１７５】
つづいて、第一の導電膜となる例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積する以降は製造例１（図１０１〜図１１４及び図１３４〜図１４７）に準じて（図２３０及び図２３２）、半導体記憶装置を完成させる（図２３１及び図２３３）。
【０１７６】
また、製造例１に加えて、上述の第十ニの絶縁膜となる、例えばシリコン窒化膜２３５１のような半導体基板の表面に形成される膜は、シリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
この製造例によっても製造例１と同様の効果が得られる。
【０１７７】
製造例６
この製造例で形成する半導体記憶装置は、酸化膜が挿入された半導体基板、例えばＳＯＩ基板の半導体部上に複層からなる積層膜により、予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に、選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、この島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする。
【０１７８】
島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置する。各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成され、各々トランジスタを島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい。
【０１７９】
なお、図２３４〜図２３５及び図２３６〜図２３７は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１８０】
製造例１及び製造例５に準じて（図２３４及び図２３６）、半導体記憶装置を形成する（図２３５及び図２３７）。
【０１８１】
この製造例によっても製造例１と同様の効果が得られる。さらに、第一の配線層となる不純物拡散層２７１０の接合容量が抑制もしくは除外される。
なお、基板としてＳＯＩ基板を用いることは本発明における全ての実施例において適応することができる。
【０１８２】
製造例７
この製造例で形成する半導体記憶装置は、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、この島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする。
【０１８３】
島状半導体層にメモリ・トランジスタを２個配置し、各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成される。各々トランジスタを島状半導体層に沿って直列に接続している。
【０１８４】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図２３８〜図２６３及び図２６４〜図２８９は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
まず、ｐ型シリコン基板２１００の表面にＣＶＤ法により不純物を含む絶縁膜となる、例えば第一の絶縁膜として砒素１×１０18〜１×１０22／ｃｍ3程度の不純物が含まれるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積する。この際、不純物を含む絶縁膜は、ＣＶＤ法により絶縁膜を堆積した後にイオン注入を利用して絶縁膜に不純物の導入を行ってもよい。例えば、第一の絶縁膜であるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積した後、０〜４５°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギーで砒素１×１０14〜１×１０16／ｃｍ2程度のドーズを第一の絶縁膜であるシリコン酸化膜２４１１に導入する。また、イオン注入による第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入は、第一の絶縁膜であるシリコン酸化膜２４１１を堆積した直後でなくてもよい。イオン注入により第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入を行う際、所望の不純物濃度を得られれば注入傾斜角度は問わない。また、第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入はイオン注入に限らず、固層気相拡散等、種々の手段を用いることができる。
この後、第四の絶縁膜として、例えばシリコン窒化膜２３２１を１０〜１００ｎｍ堆積する。ここで上述の第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入をイオン注入で行う場合は、第四の絶縁膜であるシリコン窒化膜２３２１越しにイオン注入法により第一の絶縁膜であるシリコン酸化膜２４１１へ不純物の導入を行ってもよい。
つづいて、第三の絶縁膜として、例えばシリコン酸化膜２４２１を５０〜５００ｎｍ堆積し、第二の絶縁膜として、例えばシリコン窒化膜２３１２を１０〜１００ｎｍ堆積し、第一の絶縁膜である不純物が含まれるシリコン酸化膜２４１２を５０〜５００ｎｍ堆積し、第四の絶縁膜であるシリコン窒化膜２３２２を１０〜１００ｎｍ堆積し、第三の絶縁膜であるシリコン酸化膜２４２２を５０〜５００ｎｍ堆積し、第二の絶縁膜であるシリコン窒化膜２３１３を１０〜１００ｎｍ堆積し、第一の絶縁膜である不純物が含まれるシリコン酸化膜２４１３を５０〜５００ｎｍ堆積し、第四の絶縁膜であるシリコン窒化膜２３２３を５００〜５０００ｎｍ堆積する。
【０１８５】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図２３８及び図２６４）、例えば反応性イオンエッチングにより第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第四の絶縁膜であるシリコン窒化膜２３２２、第一の絶縁膜であるシリコン酸化膜２４１２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１を順次エッチングして第四の溝部２２４０を形成する（図２３９及び図２６５）。
レジストＲ１を除去した後、第四の溝部２２４０に島状半導体層２１１０を埋めこむ。例えば第四の溝部２２４０の底部に位置するｐ型シリコン基板２１００より半導体層を選択的にエピタキシャル成長させる（図２４０及び図２６６）。
【０１８６】
また、島状半導体層２１１０を第四の絶縁膜であるシリコン窒化膜２３２３に対して平坦化を行う。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよいし手段は問わない。
この後、第四の導電膜として、例えば多結晶シリコン膜２５４０を１００〜３００ｎｍ程度堆積し、さらに、第五の絶縁膜としてシリコン窒化膜２３３０を２００〜２０００ｎｍ程度堆積する（図２４１及び図２６７）。
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて（図２４２及び図２６８）、例えば反応性イオンエッチングにより第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３を順次エッチングし、第二の絶縁膜であるシリコン窒化膜２３１３を露出させる。この際、第三の絶縁膜であるシリコン酸化膜２４２２を露出するまで第二の絶縁膜であるシリコン窒化膜２３１３をエッチングしてもよい。
レジストＲ２を除去した後（図２４３及び図２６９）、第六の絶縁膜としてシリコン窒化膜２３４０を５〜５０ｎｍ程度堆積し、例えば異方性エッチングを用いて、第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３の側壁にサイドウオール状となる第六の絶縁膜であるシリコン窒化膜２３４０を配置させる（図２４４及び図２７０）。この際、第一の絶縁膜である不純物を含むシリコン酸化膜２４１３が第四の絶縁膜であるシリコン窒化膜２３２３、第二の絶縁膜であるシリコン窒化膜２３１３及び第六の絶縁膜であるシリコン窒化膜２３４０によって島状半導体層２１１０以外とは隔離された状態となる。
つづいて、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０をマスクに第二の絶縁膜であるシリコン窒化膜２３１３及び第三の絶縁膜であるシリコン酸化膜２４２２、第四の絶縁膜であるシリコン窒化膜２３２２、第一の絶縁膜であるシリコン酸化膜２４１２、第二の絶縁膜であるシリコン窒化膜２３１２、を順次エッチングして第三の絶縁膜であるシリコン酸化膜２４２１が露出するように第三の溝部２２３０を形成する（図２４５及び図２７１）。
次に、第六の絶縁膜であるシリコン窒化膜２３４２を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が第六の絶縁膜であるシリコン窒化膜２３４２、第二の絶縁膜であるシリコン窒化膜２３１２、第四の絶縁膜であるシリコン窒化膜２３２２によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４２を配置する。例えば、第六の絶縁膜であるシリコン窒化膜２３４２を５〜５０ｎｍ程度堆積した後、異方性エッチにより、エッチバックし第三の溝部２２３０の底部にある第六の絶縁膜であるシリコン窒化膜２３４２を除去し、第三の絶縁膜であるシリコン酸化膜２４２１を露出させる（図２４６及び図２７２）。
その後、所望の深さまで、例えば、第七の絶縁膜として例えばシリコン酸化膜２４３２を堆積し、第六の絶縁膜であるシリコン窒化膜２３４２を介して第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が埋設するように第七の絶縁膜であるシリコン酸化膜２４３２を第三の溝部２２３０に埋めこむ（図２４７及び図２７３）。
【０１８７】
次に、第七の絶縁膜であるシリコン酸化膜２４３２をマスクに第六の絶縁膜であるシリコン窒化膜２３４２の露出部を等方性エッチングにより除去し、第六の絶縁膜であるシリコン窒化膜２３４２を配置する（図２４８及び図２７４）。
その後、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、第七の絶縁膜であるシリコン酸化膜２４３２を、例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる（図２４９及び図２７５）。
次いで、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ形成する（図２５０及び図２７６）。次に、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去した（図２５１及び図２７７）後、必要に応じて斜めイオン注入を利用して各島状半導体層２１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層２１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層２１１０の表面からの不純物導入に関しては島状半導体層２１１０の表面を第九の絶縁膜である熱酸化膜２４５０で被覆する前に行ってもよいし、島状半導体層２１１０を形成時に導入してもよいし、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２に不純物を導入しておき、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２を除去する前に熱処理などにより島状半導体層２１１０に不純物を導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であれば手段を限定しない。
つづいて、例えば熱酸化法を用いて各島状半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜として、例えばシリコン酸化膜２４６０を形成する（図２５２及び図２７８）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは窒素酸化膜でもよい。
つづいて、第一の導電膜となる、例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２に分割形成する（図２５３及び図２７９）。
次いで、露出した第一の導電膜である多結晶シリコン膜２５１１〜２５１２の表面に層間絶縁膜２６１２を形成する（図２５４及び図２８０）。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
この後、層間絶縁膜２６１２に対し異方性エッチングを行うことにより第四の絶縁膜であるシリコン窒化膜２３２１を露出した後（図２５５及び２８１）、第二の導電膜となる、例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積する。また、層間絶縁膜２６１２をエッチバックせずにそのまま第二の導電膜となる、例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積してもよい。
その後、図２８２に示すように第二の導電膜である多結晶シリコン膜２５２１を、例えば異方性エッチングによりエッチバックする（図２５６及び図２８２）。つづいて、第二の導電膜である多結晶シリコン膜２５２１と自己整合で第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１及び半導体基板であるｐ型シリコン基板２１００を順次エッチングしていき、ｐ型シリコン基板２１００に第二の溝部２２２０を形成及び不純物拡散層２７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する（図２５７及び図２８３）。
【０１８８】
次に、第十一の絶縁膜として、例えばシリコン酸化膜２４７０を３０〜３００ｎｍ堆積した後、例えば異方性エッチングによりエッチバックして第二の溝部２２２０に第十一の絶縁膜であるシリコン酸化膜２４７０を埋めこむ（図２５８及び図２８４）。このとき、第二の導電膜である多結晶シリコン膜２５２１が第十一の絶縁膜であるシリコン酸化膜２４７０によって埋没するようにする。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
その後、第十一の絶縁膜であるシリコン酸化膜２４７０に埋没しなかった領域について層間絶縁膜２６１２をエッチング除去する（図２５９及び２８５）。
同様に、露出した第一の導電膜である多結晶シリコン膜２５１２の表面に層間絶縁膜２６１３を形成し（図２６０及び図２８６）、つづいて第二の導電膜となる、例えば多結晶シリコン膜２５２２を１５〜１５０ｎｍ堆積し、異方性エッチング等によりエッチバックして第一の導電膜である多結晶シリコン膜２５１２の側部に層間絶縁膜２６１３を介して第二の導電膜である多結晶シリコン膜２５２２を配置させる（図２６１及び図２８７）。
つづいて、第四の導電膜である多結晶シリコン膜２５４０を露出すべく、層間絶縁膜２６１３、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０を、例えば等方性エッチングにより除去する（図２６２及び図２８８）。
第二の導電膜である多結晶シリコン膜２５２２の上層に第十一の絶縁膜であるシリコン酸化膜２４７２を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより、第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層２８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する（図２６３及び図２８９）。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０１８９】
また、この製造例では第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０１９０】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１２及び第二の導電膜である多結晶シリコン膜２５２１〜２５２２及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０１９１】
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対照的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対象にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０１９２】
製造例８
この製造例で形成する半導体記憶装置は、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成され、各々トランジスタを島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のメモリ・トランジスタの活性領域に電位を伝達すべく各々のトランジスタの間に伝達ゲートを配置する構造である本発明の実施の形態を説明する。
【０１９３】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図２９０及び図２９１は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１９４】
この製造例では、第二の導電膜である多結晶シリコン膜２５２１、２５２２、２５２３、２５２４を形成させた後、第三の導電膜である多結晶シリコン膜２５３０によるゲート電極の形成を行う工程が追加されたこと以外は製造例１と同様に行う。
【０１９５】
つまり、第二の導電膜である多結晶シリコン膜２５２１，２５２２、２５２３、２５２４を形成させた後、第二の導電膜である多結晶シリコン膜２５２１と２５２２の間の島状半導体層２１１０が露出し得る程度に第一の絶縁膜であるシリコン酸化膜２４１２〜２４１５、層間絶縁膜２６１２、２６１３を等方性エッチングにより除去した後、例えば熱酸化膜法を用いて第二十二の絶縁膜であるシリコン酸化膜２４９４を選択ゲート及びメモリセル間の島状半導体層２１１０表面及び第一、第二の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４、２５２１、２５２２、２５２３、２５２４の露出部に形成した後、第三の導電膜である多結晶シリコン膜２５３０を全面に堆積する。
【０１９６】
この後、第二の導電膜である多結晶シリコン膜２５２３と２５２４のスペース部が露出しない程度に第三の導電膜である多結晶シリコン膜２５３０を異方性エッチングによりエッチバックを行う。
その後、製造例１（図８３〜図１１４及び図１１６〜図１４７）と同様に行って、図２９０及び図２９１に示した半導体記憶装置を形成する。
【０１９７】
製造例９
この製造例で形成する半導体記憶装置は、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、トンネル酸化膜及び浮遊ゲートと制御ゲートの層間容量膜を一括で形成する。
【０１９８】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図２９２〜図３０１及び図３０２〜図３１１はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０１９９】
第一の導電膜となる例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２、２３４３、２３４４をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成するまでは製造例１と同様である（図２９２及び図３０２）。
【０２００】
その後、分割形成された第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４をそれぞれ水平方向に後退させるべく、例えば等方エッチングにより２５〜１００ｎｍ程度後退させる。このとき第十の絶縁膜であるシリコン酸化膜２４６０が露出しないようにエッチング膜厚を調整する（図２９３及び図３０３）。
【０２０１】
その後、第十一の絶縁膜として例えばシリコン酸化膜２４７０を５０〜５００ｎｍ程度堆積する。
【０２０２】
つづいて、例えば異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜２５１１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７０を第三の溝部２２３０に埋めこむ。この際、第六の絶縁膜であるシリコン窒化膜２３４２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７０の埋めこみ深さを調整する。
【０２０３】
その後、第三の溝部２２３０の内壁にある第一の導電膜である多結晶シリコン膜２５１２〜２５１４及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２、２３４３、２３４４、第十一の絶縁膜であるシリコン酸化膜２４７０の表面に第十二の絶縁膜として、例えばシリコン窒化膜２３５０を５〜５０ｎｍ堆積し（図２９４及び図３０４）、例えば異方性エッチバックにより第十一の絶縁膜であるシリコン酸化膜２４７０を露出させる。
【０２０４】
つづいて、第一の導電膜である多結晶シリコン膜２５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜２４７０を、例えば等方性エッチングによりエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積する。
【０２０５】
その後、第二の導電膜である多結晶シリコン膜２５２１を、例えば異方性エッチングによりエッチバックして、つづいて、第二の導電膜である多結晶シリコン膜２５２１と自己整合で第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１及び半導体基板であるｐ型シリコン基板２１００を順次エッチングしていき、ｐ型シリコン基板２１００に第二の溝部２２２０を形成及び不純物拡散層２７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
【０２０６】
つづいて、第一の導電膜である多結晶シリコン膜２５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２１をエッチバックし選択ゲートとする。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。また、第一、第二の導電膜である多結晶シリコン膜２５１２〜２５２４の側部にある第十二の絶縁膜であるシリコン窒化膜２３５０が露出するように第二の導電膜である多結晶シリコン膜２５２１のエッチバックを行う。
【０２０７】
その後、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜２３５０のサイドウオールを除去し、第十一の絶縁膜として、例えばシリコン酸化膜２４７１を５０〜５００ｎｍ程度堆積する。
【０２０８】
つづいて、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７１を第三の溝部２２３０に埋めこむ。この際、第六の絶縁膜であるシリコン窒化膜２３４２の一部もしくは第一の導電膜である多結晶シリコン膜２５１２〜２５１４の側部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７１の埋めこみ深さを調整する。
【０２０９】
次いで、露出した第一の導電膜である多結晶シリコン膜２５１２〜２５１４の表面に層間絶縁膜２６１２を形成する（図２９５及び図３０５）。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
【０２１０】
つづいて、同様に第二の導電膜となる多結晶シリコン膜２５２０を１５〜１５０ｎｍ堆積し（図２９６及び図３０６）、エッチバックすることで、第一の導電膜である多結晶シリコン膜２５１２、２５１３、２５１４の側部に層間絶縁膜２６１２を介して第二の導電膜である多結晶シリコン膜２５２２、２５２３、２５２４を分割形成させる（図２９７及び図３０７）。
【０２１１】
第十三の絶縁膜として、例えばシリコン窒化膜２３６０を５０〜５００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ８をマスクとして用いて（図２９８及び図３０８）、例えば反応性イオンエッチングにより、第十三の絶縁膜であるシリコン窒化膜２３６０を部分的に除去して第五の溝部２２５０を形成する。このとき、図１のＡ−Ａ’方向に連続する制御ゲート線となる第三の配線層として形成されるようレジストＲ８をパターンニングする。
【０２１２】
その後、第三の導電膜となる多結晶シリコン膜２５３２を１５〜１５０ｎｍ堆積し、エッチバックすることで、第二の導電膜である多結晶シリコン膜２５２２の側部に第三の導電膜である多結晶シリコン膜２５３２を形成する（図２９９及び図３０９）。
【０２１３】
この後、第十一の絶縁膜として例えばシリコン酸化膜２４７２を５０〜５００ｎｍ程度堆積し、例えば等方エッチングにより。第二の導電膜である多結晶シリコン膜２５２３の側部が露出するようエッチバックする。
【０２１４】
同様に繰り返すことで第二の導電膜である多結晶シリコン膜２５２３の側部に第三の導電膜である多結晶シリコン膜２５３３を配置させる。
【０２１５】
つづいて、第十一の絶縁膜として例えばシリコン酸化膜２４７３を５０〜５００ｎｍ程度堆積し、例えば等方エッチングにより。第二の導電膜である多結晶シリコン膜２５２４の側部が露出するようエッチバックする。
【０２１６】
その後、第二の導電膜である多結晶シリコン膜２５２４及び層間絶縁膜２６１２を、例えば等方性エッチングにより除去した後、第一の導電膜である多結晶シリコン膜２５１４の側部に第三の導電膜である多結晶シリコン膜２５３４を配置させる。例えば、第三の導電膜となる多結晶シリコン膜２５３４を１５〜１５０ｎｍ堆積し、第一の導電膜である多結晶シリコン膜２５１４と接触しうる程度にエッチバックを行う（図３００及び図３１０）。このように、制御ゲート線となる第三の配線層が形成されるようレジストＲ８をパターンニングする場合について述べてきたが、先の実施例である図１のようにＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、第三の導電膜である多結晶シリコン膜２５３２〜２５３４を堆積し、エッチバックすることにより、図１のＡ−Ａ’方向に連続する制御ゲート線となる第三の配線層が形成できる。
【０２１７】
つづいて、第四の導電膜である多結晶シリコン膜２５４０を露出すべく、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十三の絶縁膜であるシリコン窒化膜２３６０を、例えば等方性エッチングにより除去し、第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７４を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより、第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層２８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する（図３０１及び図３１１）。
【０２１８】
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２１９】
また、この製造例では第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０、第十三の絶縁膜であるシリコン窒化膜２３６０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０２２０】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は、多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０２２１】
なお、マスクを用いて各メモリセルの制御ゲートを一方向について連続するように形成したが、これに対して、島状半導体層の配置が対称的でない場合、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成できる。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０２２２】
製造例１０
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、ＰＳＧ酸化膜の保護膜であるシリコン窒化膜のサイドウオールを自己整合で形成する具体的な製造工程例を示す。
【０２２３】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３１２〜図３２１及び図３２２〜図３３１はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２２４】
この製造例では、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４１をマスクに第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第四の絶縁膜であるシリコン窒化膜２３２４、第一の絶縁膜であるシリコン酸化膜２４１４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第四の絶縁膜であるシリコン窒化膜２３２２、第一の絶縁膜であるシリコン酸化膜２４１２、第二の絶縁膜であるシリコン窒化膜２３１２を順次エッチングして第三の絶縁膜であるシリコン酸化膜２４２１が露出するように第三の溝部２２３０を形成する（図３１２）までは、製造例１（図８３〜図９０及び図１１６〜図１２３）と同様に行い、選択的に第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４を半導体基板表面と水平方向に後退させる。
【０２２５】
例えば酸化膜に含まれる不純物濃度に対して選択的にエッチングされるもしくはエッチング速度が異なる等方性エッチングにより、第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４それぞれを選択的に後退させる（図３１３及び図３２３）。
【０２２６】
その後、第六の絶縁膜としてシリコン窒化膜２３４１を２５〜２５０ｎｍ程度堆積する（図３１４及び図３２４）。
【０２２７】
この後、例えば異方性エッチングにより、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０をマスクにエッチングを行うことで、第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の側壁にのみ第六の絶縁膜であるシリコン窒化膜２３４１を残存させることが可能となる。あるいは、第六の絶縁膜であるシリコン窒化膜２３４１の膜厚は第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の膜厚の１／２以上に設定した場合、例えば等方性エッチングにより、堆積膜厚相当のエッチングを行うことで、第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の側壁にのみ第六の絶縁膜であるシリコン窒化膜２３４１を残存させることが可能となる（図３１５及び図３２５）。これにより第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が第六の絶縁膜であるシリコン窒化膜２３４１、第二の絶縁膜であるシリコン窒化膜２３１２、第四の絶縁膜であるシリコン窒化膜２３２２によって島状半導体層２１１０以外とは隔離された状態となる。また、第一の絶縁膜である不純物を含むシリコン酸化膜２４１３、２４１４についても同じ状態である。
【０２２８】
この他に、第一の絶縁膜である不純物を含むシリコン酸化膜２４１２、２４１３、２４１４を隔離する方法として、例えば、異方性エッチにより第四の絶縁膜であるシリコン窒化膜２３２４、２３２３、２３２２をマスクに第六の絶縁膜であるシリコン窒化膜２３４１をエッチバックし、第三の絶縁膜であるシリコン酸化膜２４２１が露出させつつ第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の側壁に第六の絶縁膜であるシリコン窒化膜２３４１を残存させてもよい。
【０２２９】
この後、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を、例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる。
【０２３０】
この後は、製造例１（図９８〜図１１４及び図１３１〜図１４７）と同様に行うことで、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図３１６及び図３２６）。
【０２３１】
つづいて、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４１をマスクに第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第四の絶縁膜であるシリコン窒化膜２３２４、第一の絶縁膜であるシリコン酸化膜２４１４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第四の絶縁膜であるシリコン窒化膜２３２２、第一の絶縁膜であるシリコン酸化膜２４１２、第二の絶縁膜であるシリコン窒化膜２３１２を順次エッチングして第三の絶縁膜であるシリコン酸化膜２４２１が露出するように第三の溝部２２３０を形成する（図３１７及び図３２７）までは製造例１（図８３〜図９０及び図１１６〜図１２３）と同様に行い、選択的に第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４及び第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を半導体基板表面と水平方向に後退させる（図３１８及び図３２８）。
【０２３２】
その後、第六の絶縁膜としてシリコン窒化膜２３４１を２５〜２５０ｎｍ程度堆積する（図３１９及び図３２９）。このとき第六の絶縁膜であるシリコン窒化膜２３４１の膜厚は第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の膜厚の１／２以上であり、且つ、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４の膜厚の１／２以下に設定するのが好ましい。つまり、第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の膜厚を第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４の膜厚より小さくし、且つ第六の絶縁膜であるシリコン窒化膜２３４１の膜厚は第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の膜厚の半分より大きく、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４の膜厚の半分より小さいことが好ましい。
【０２３３】
この後、例えば等方性エッチングにより、堆積膜厚相当のエッチングを行うことで、第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の側壁にのみ第六の絶縁膜であるシリコン窒化膜２３４１を残存させることが可能となる（図３２０及び図３３０）。これにより第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が第六の絶縁膜であるシリコン窒化膜２３４１、第二の絶縁膜であるシリコン窒化膜２３１２、第四の絶縁膜であるシリコン窒化膜２３２２によって島状半導体層２１１０以外とは隔離された状態となる。また、第一の絶縁膜である不純物を含むシリコン酸化膜２４１３、２４１４についても同じ状態である。
【０２３４】
この他に、第一の絶縁膜である不純物を含むシリコン酸化膜２４１２、２４１３、２４１４を隔離する方法として、例えば、異方性エッチにより第四の絶縁膜であるシリコン窒化膜２３２４、２３２３、２３２２をマスクに第六の絶縁膜であるシリコン窒化膜２３４１をエッチバックし、第三の絶縁膜であるシリコン酸化膜２４２１が露出させつつ第一の絶縁膜であるシリコン酸化膜２４１２、２４１３、２４１４の側壁に第六の絶縁膜であるシリコン窒化膜２３４１を残存させてもよい。
【０２３５】
この後、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を、例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる。
【０２３６】
この後は、製造例１（図９７〜図１１４及び図１３０〜図１４７）と同様に行うことで、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２３７】
この製造例では、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４１、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０２３８】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０２３９】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。
【０２４０】
これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０２４１】
製造例１１
この製造例では、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、島状半導体層への不純物の導入に気相固相拡散を用いた場合の具体的な製造工程例を示す。
【０２４２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３３２〜図３５２及び図３５３〜図３７３はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２４３】
まず、ｐ型シリコン基板２１００の表面にＣＶＤ法により第四の絶縁膜として、例えばシリコン窒化膜２３２１を１０〜１００ｎｍ堆積する。
【０２４４】
つづいて、第三の絶縁膜として、例えばシリコン酸化膜２４２１を５０〜５００ｎｍ堆積、第二の絶縁膜として、例えばシリコン窒化膜２３１２を１０〜１００ｎｍ堆積し、第三の絶縁膜であるシリコン酸化膜２４２２を５０〜５００ｎｍ堆積する。
【０２４５】
このように順次形成した後、図３３２及び図３５３に示すように第三の絶縁膜であるシリコン酸化膜２４２４を５０〜５００ｎｍ堆積し、第二の絶縁膜であるシリコン窒化膜２３１５を２０〜２００ｎｍ堆積する。
【０２４６】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図３３２及び図３５３）、例えば反応性イオンエッチングにより第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１を順次エッチングして第四の溝部２２４０を形成する（図３３３及び図３５４）。
【０２４７】
レジストＲ１を除去した後、第四の溝部２２４０に島状半導体層２１１０を埋めこむ。例えば第四の溝部２２４０の底部に位置するｐ型シリコン基板２１００より半導体層を選択的にエピタキシャル成長させる（図３３４及び図３５５）。
【０２４８】
また、島状半導体層２１１０を第二の絶縁膜であるシリコン窒化膜２３１５に対して平坦化を行う（図３３５及び図３５６）。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよい。
【０２４９】
さらに、第五の絶縁膜としてシリコン窒化膜２３３０を２００〜２０００ｎｍ程度堆積する。
【０２５０】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２をマスクとして用いて（図３３６及び図３５７）、例えば反応性イオンエッチングにより第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１を順次エッチングしてｐ型シリコン基板２１００を露出させる（図３３７及び３５８）。この際、第四の絶縁膜であるシリコン窒化膜２３２１は残存していてもよい。
【０２５１】
次に、レジストＲ２を除去した後、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を、例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる。
【０２５２】
その後、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ形成する（図３３８及び図３５９）。
【０２５３】
次に、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層２１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層２１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層２１１０の表面からの不純物導入に関しては島状半導体層２１１０の表面を第九の絶縁膜である熱酸化膜２４５０で被覆する前に行ってもよいし、島状半導体層２１１０を形成時に導入してもよいし、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４に不純物を導入しておき、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を除去する前に熱処理などにより島状半導体層２１１０に不純物を導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であれば手段を限定しない。
【０２５４】
つづいて、例えば熱酸化法を用いて各島状半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜として、例えばシリコン酸化膜２４６０を形成する（図３３９及び３６０）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。
【０２５５】
次いで、第一の導電膜となる、例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積する（図３４０及び図３６１）。
【０２５６】
第二の絶縁膜であるシリコン窒化膜２３１４、２３１３、２３１２をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成する（図３４１及び図３６２）。
【０２５７】
次に、第二の絶縁膜であるシリコン窒化膜２３１２、２３１３、２３１４、第四の絶縁膜であるシリコン窒化膜２３２１を選択的に除去し、分割された第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４と自己整合で島状半導体層２１１０、半導体基板２１００に不純物導入を行う。例えば固層気相拡散を用いて２７１０〜２７２４のＮ型不純物拡散層として砒素１×１０18〜１×１０21／ｃｍ3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層２７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図３４２及び図３６３）。例えば、０〜７°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギー、燐を１×１０13〜１×１０15／ｃｍ2程度のドーズが挙げられる。
【０２５８】
つづいて、第十一の絶縁膜として、例えばシリコン酸化膜２４７０を５０〜５００ｎｍ程度堆積する。次いで、例えば異方性エッチング第一の導電膜である多結晶シリコン膜２５１１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７０を第三の溝部２２３０に埋めこむ（図３４３及び３６４）。この際、第一の導電膜である多結晶シリコン膜２５１１と２５１２との隙間、第一の導電膜である多結晶シリコン膜２５１２と２５１３との隙間及び第一の導電膜である多結晶シリコン膜２５１３と２５１４との隙間に第十一の絶縁膜であるシリコン酸化膜２４７０を埋めこまれる。
【０２５９】
その後、第三の溝部２２３０の内壁にある第一の導電膜である多結晶シリコン膜２５１２〜２５１４及び第十一の絶縁膜であるシリコン酸化膜２４７０の表面に第十二の絶縁膜となる、例えばシリコン窒化膜２３５０を５〜５０ｎｍ堆積し、例えば異方性エッチバックによりサイドウオールを形成する（図３４４及び図３６５）。
【０２６０】
つづいて、第一の導電膜である多結晶シリコン膜２５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜２４７０を、例えば等方性エッチングによりエッチバックして、その後、第二の導電膜となる、例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積する。
【０２６１】
その後、第二の導電膜である多結晶シリコン膜２５２１を例えば異方性エッチングによりエッチバックして、つづいて、第二の導電膜である多結晶シリコン膜２５２１と自己整合で第十一の絶縁膜であるシリコン酸化膜２４７０及び半導体基板であるｐ型シリコン基板２１００を順次エッチングしていき、ｐ型シリコン基板２１００に第二の溝部２２２０を形成及び不純物拡散層２７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
【０２６２】
つづいて、第一の導電膜である多結晶シリコン膜２５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２１をエッチバックし選択ゲートとする（図３４５及び図３６６）。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０２６３】
その後、第十一の絶縁膜として、例えばシリコン酸化膜２４７１を５０〜５００ｎｍ程度堆積し、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７１を第三の溝部２２３０に埋めこむ。この際、将来第二の導電膜である多結晶シリコン膜２５１２が露出できるように第十一の絶縁膜であるシリコン酸化膜２４７１の埋めこみ深さを調整する。
【０２６４】
その後、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜２３５０のサイドウオールを除去し、露出した第一の導電膜である多結晶シリコン膜２５１２〜２５１４の表面に層間絶縁膜２６１２を形成する。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
【０２６５】
つづいて、同様に第二の導電膜となる多結晶シリコン膜２５２２を１５〜１５０ｎｍ堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜２５１２の側部に層間絶縁膜２６１２を介して第二の導電膜である多結晶シリコン膜２５２２を配置させる。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される（図３４６及び図３６７）。
【０２６６】
同様に繰り返すことで第一の導電膜である多結晶シリコン膜２５１３の側部に層間絶縁膜２６１３を介して第二の導電膜である多結晶シリコン膜２５２３を配置させる（図３４７及び図３６８）。
【０２６７】
その後、第十一の絶縁膜として、例えばシリコン酸化膜２４７２を５０〜５００ｎｍ程度堆積する。つづいて例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２２を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７２を第三の溝部２２３０に埋めこむ。この際、将来第二の導電膜である多結晶シリコン膜２５２２が露出できるように第十一の絶縁膜であるシリコン酸化膜２４７２の埋めこみ深さを調整する。最上段第一の導電膜である多結晶シリコン膜２５１４においては最下段第一の導電膜である多結晶シリコン膜２５１１と同様に第一の導電膜である多結晶シリコン膜２５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２４をエッチバックする。
【０２６８】
つづいて、第四の導電膜である多結晶シリコン膜２５４０を露出すべく、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０を例えば等方性エッチングにより除去し、第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７５を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層２８４０を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する。
【０２６９】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２７０】
この製造例では第四の絶縁膜であるシリコン窒化膜２３２１、第五の絶縁膜であるシリコン窒化膜２３３０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０２７１】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０２７２】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。
【０２７３】
これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０２７４】
製造例１２
この製造例は、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、第一の配線層の方向と第四の配線層の方向が平行である構造を得るための具体的な製造工程例を示す。
【０２７５】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３７４〜図３８４及び図３８５〜図３９５はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０２７６】
まず、この製造例では、第三の溝部２２３０の内壁にある第一の導電膜である多結晶シリコン膜２５１２〜２５１４及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２、２３４３、２３４４、第十一の絶縁膜であるシリコン酸化膜２４７０の表面に第十二の絶縁膜となる、例えばシリコン窒化膜２２５０を５〜５０ｎｍ堆積し、例えば異方性エッチバックによりサイドウオールを形成する。
【０２７７】
つづいて、第一の導電膜である多結晶シリコン膜２５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜２４７０を、例えば等方性エッチングによりエッチバックするまでは製造例１（図８３〜図１０４及び図１１６〜図１３７）と同じである。
【０２７８】
その後、第五の導電膜となる、例えば多結晶シリコン膜２５５０を５０〜２００ｎｍ程度堆積する（図３７４及び図３８５）。
【０２７９】
その後、ＣＶＤ法により第十九の絶縁膜として、例えばシリコン窒化膜２３９０を１００〜３００ｎｍ堆積させる（図３７５及び図３８６）。このとき図３７５のように半導体層２１１０の間隔が狭い方向のみの第三の溝部２２３０が第十九の絶縁膜であるシリコン窒化膜２３９０で埋めこまれる膜厚とする。
【０２８０】
つづいて、第十九の絶縁膜であるシリコン窒化膜２３９０を等方性エッチングにより堆積した膜厚分相当のエッチバックを行う（図３７６及び図３８７）。このとき、図３７６のように第五の導電膜である多結晶シリコン膜２５５０の上端部は露出するが半導体層２１１０の間隔が狭い方向のみの第三の溝部２２３０が第十九の絶縁膜であるシリコン窒化膜２３９０で埋めこまれている状態である。
【０２８１】
次いで、第二十の絶縁膜としてシリコン酸化膜２４９３を５０〜２００ｎｍ程度堆積する（図３７７及び図３８８）。このとき図３８８のように半導体層２１１０の間隔が広い方向のみの第三の溝部２２３０が第十六の絶縁膜であるシリコン酸化膜２４９０で埋めこまれる膜厚とする。
【０２８２】
つづいて、第二十の絶縁膜であるシリコン酸化膜２４９３を堆積した膜厚分相当のエッチバックを行い、図３７８の第三の溝部２２３０の残存していた第十九の絶縁膜であるシリコン窒化膜２３９０を等方性エッチングにより除去し、第五の導電膜である多結晶シリコン膜２５５０を異方性エッチングによりエッチバックを行う。このとき、図３８９のように半導体層２１１０の間隔が広い方向のみの第五の導電膜である多結晶シリコン膜２５５０の上端部が露出し除去されるが、第三の溝部２２３０が第二十の絶縁膜であるシリコン酸化膜２４９３で埋めこまれている状態であるため、第五の導電膜である多結晶シリコン膜２５５０の下端部は除去されない。
【０２８３】
つづいて、サイドウオール状となった多結晶シリコン膜２５５０をマスクに半導体基板２１００に第二の溝部２２２０を形成する（図３７８及び図３８９）。
【０２８４】
次に、第二の溝部２２２０に第十一の絶縁膜であるシリコン酸化膜２４７０を埋めこむ。この後は製造例１（図１１０〜図１１４及び図１４３〜図１４７）と同様に行う（図３７９及び図３９０）。これにより、第一の配線層と第四の配線層２８４０が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２８５】
また、この製造例では、第十九の絶縁膜であるシリコン窒化膜２３９０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０２８６】
なお、この製造例では、マスクを用いることなく半導体層２１１０の間隔が狭い方向のみの第三の溝部２２３０を開口し半導体基板２１００に第一の配線層の分離溝を形成した。
【０２８７】
これに対して、例えば、フォトリソグラフィによりレジストのパターンニング工程により第一の配線層の分離溝の形成を行ってもよい。この製造例を次に示す。
【０２８８】
この製造例では、第一の導電膜となる、例えば第一の導電膜である多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２、２３４３、２３４４をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成するまでは製造例１（図８３〜図１０１及び図１１６〜図１３４）と同じである。
【０２８９】
その後、ＣＶＤ法により第二十の絶縁膜として、例えばシリコン酸化膜２４９３を１００〜３００ｎｍ程度堆積する（図３８０及び図３９１）。
【０２９０】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて反応性イオンエッチングにより第二十の絶縁膜であるシリコン酸化膜２４９３をエッチングする。
【０２９１】
次いで、第四の絶縁膜であるシリコン窒化膜２３２１及び第一の絶縁膜であるシリコン酸化膜２４１１、半導体基板２１００を第二十の絶縁膜であるシリコン酸化膜２４９３をマスクに異方性エッチングを行うことで半導体基板２１００に第二の溝部２２２０を形成する（図３８１及び図３９２）。
【０２９２】
つぎに、第二の溝部２２２０に第十一の絶縁膜である酸化膜２４７０を埋めこむ。
【０２９３】
この後は、製造例１（図１１０〜図１１４及び図１４３〜図１４７）と同様に行う（図３８２及び図３９３）。これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２９４】
また、別の方法として、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて反応性イオンエッチングにより第二十の絶縁膜であるシリコン酸化膜２４９３をエッチングするまでは図３８０及び図３９１と同じように行う。
【０２９５】
その後、第三の溝部２２３０に部分的に残存した第二十の絶縁膜であるシリコン酸化膜２４９３を等方エッチングにより除去し、図３８３の方向は第三の溝部２２３０に第二十の絶縁膜であるシリコン酸化膜２４９３を残存させず、図３９４の方向は第三の溝部２２３０に第二十の絶縁膜であるシリコン酸化膜２４９３を残存させる（図３８３及び図３９４）。
【０２９６】
つづいて、第四の絶縁膜であるシリコン窒化膜２３２１及び第一の絶縁膜であるシリコン酸化膜２４１１、半導体基板２１００を第二十の絶縁膜であるシリコン酸化膜２４９３をマスクに異方性エッチングを行うことで半導体基板２１００に第二の溝部２２２０を形成する（図３８４及び図３９５）。
【０２９７】
つぎに、第二の溝部２２２０に第十一の絶縁膜であるシリコン酸化膜２４７０を埋めこむ。
【０２９８】
この後は製造例１（図１１０〜図１１４及び図１４３〜図１４７）と同様に行う。これにより、第一の配線層と第四の配線層が平行である第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０２９９】
製造例１３
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、第一の配線層がメモリアレイに対して共通である構造を得るための具体的な製造工程例を示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図３９６〜図３９７及び図３９８〜図３９９はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３００】
この製造例では、半導体基板２１００に第二の溝部２２２０を形成せず、製造例１（図８３〜図１１４及び図１１６〜図１４７）から、これに関わる工程を省略したのと同じである。
これにより、少なくともアレイ内の第一の配線層が分割されずに共通となり、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３０１】
製造例１４
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、浮遊ゲートの表面積を大きくする構造を得るための具体的な製造工程例を示す。
【０３０２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４００〜図４０３及び図４０４〜図４０７はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
て半導体層２１１０に被覆される第一の導電膜である多結晶シリコン膜２５１０は、図４００〜図４０３及び図４０４〜図４０７に示すように、浮遊ゲートが規定される凹部形状に沿って均一に堆積する。これにより制御ゲートの接合容量が増大する。
【０３０３】
製造例１５
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、これらトランジスタのゲートの垂直な方向の長さが異なる製造工程例を示す。
【０３０４】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４０８〜図４１１及び図４１２〜図４１５はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３０５】
メモリセルのゲートもしくは選択ゲートとなる第一の導電膜である多結晶シリコン膜２５１１〜２５１４の半導体基板２１００に対して垂直な方向の長さは図４０８〜図４０９及び図４１２〜図４１３に示すように第一の導電膜である多結晶シリコン膜２５１２、２５１３のメモリセルのゲート長が異なっても、図４１０〜図４１１及び図４１４〜図４１５に示すように第一の導電膜である多結晶シリコン膜２５１１、２５１４の選択ゲート長が異なっても、第一の導電膜である多結晶シリコン膜２５１１〜２５１４の垂直な方向の長さが同じ長さでなくてもよい。
【０３０６】
製造例１６
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、島状半導体層の形状が異なる具体的な製造工程例を示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４１６〜図４１７及び図４１８〜図４１９はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３０７】
反応性イオンエッチングにより第一の溝部２２１０を形成する際、図４１６及び図４１８に示すように、半導体層２１１０の上端部と下端部の外形が異なっても、図４１７及び図４１９に示すように、半導体層２１１０の上端部と下端部の水平方向の位置がずれてもよい。
【０３０８】
例えば、図１のように島状半導体層２１１０が円形を呈している場合は、図４１６及び図４１８では円錐形を呈しており、図４１７及び図４１９では斜め円柱を呈している。
【０３０９】
また、半導体基板２１００に対して垂直な方向に直列にメモリセルを配置できる構造であるならば島状半導体層２１１０の形状は特に限定されない。
【０３１０】
製造例１７
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、島状半導体層の底部形状が異なる具体的な製造工程例を示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４２０〜図４２７及び図４２８〜図４３５はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３１１】
第一の溝部２２１０の底部形状は、図４２０及び図４２８、図４２４及び図４３２、図４２６及び図４３４に示すように部分的もしくは全体が丸みを帯びた傾斜構造を呈してもよい。
【０３１２】
以降は製造例１に準じた方法により、図４２１及び図４２９、図４２５及び図４３３、図４２７及び図４３５に示す半導体記憶装置を形成する。ここで、第一の導電膜となる多結晶シリコン膜２５１１の下端部が第一の溝部２２１０の底部の傾斜部に差しかかっても、第一の導電膜である多結晶シリコン膜２５１１の下端部が第一の溝部２２１０の底部の傾斜部に差しかからなくてもよい。
【０３１３】
また、図４２２〜図４２３及び図４３０〜図４３１に示すように、格子縞状の第一の溝部２２１０の底部形状が傾斜構造を呈してもよい。
【０３１４】
製造例１８
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、島状半導体層が形成されるホール状溝内側部にシリコン酸化膜のサイドウォールを形成する具体的な製造工程例を示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４３６〜図４３７及び図４３８〜図４３９はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３１５】
図４３６及び図４３８に示すように、ホールを形成した後、ホールの内側に、例えばＣＶＤ法により第二十三の絶縁膜として、例えばシリコン酸化膜２４９５を２〜２０ｎｍ堆積し、例えば異方性エッチングによりホールの内側にサイドウオールを形成する。これによって、半導体基板から選択エピタキシャルシリコン成長により島状半導体層を形成する際、シリコン窒化膜に島状半導体層が接触せず島状半導体層の窒化が防止できる（図４３７及び図４３９）。
【０３１６】
製造例１９
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、下地段差部に堆積される多結晶シリコン膜の形状を異ならせる具体的な製造工程例を示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４４０〜図４４５及び図４４６〜図４５１はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３１７】
半導体層２１１０に被覆される第一の導電膜である多結晶シリコン膜２５１０は、図４４０〜図４４１及び図４４６〜図４４７、図４４２〜図４４３及び図４４８〜図４４９に示すように、第一の溝部２２１０の底部形状に沿って均一に堆積された構造を呈してもよい。また、図４４４及び図４５０、図４４５及び図４５１に示すように、第一の溝２２１０の底部形状によっては部分的に不均一に堆積された構造を呈してもよ。
【０３１８】
製造例２０
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、第四の導電膜である多結晶シリコン膜２５４０がない場合の具体的な製造工程例を示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４５２〜図４５３及び図４５４〜図４５５はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
製造例１に準じた方法により、図４５２〜図４５３及び図４５４〜図４５５に示す半導体記憶装置を形成する。
【０３１９】
製造例２１
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、フォトレジストマスクにより島状半導体層が形成されるホール状溝部が浮遊ゲートに対しアライメントずれした具体的な製造工程例を示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４５６〜図４５８及び図４５９〜図４６１はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３２０】
図４５６〜図４５８及び図４５９〜図４６１に示したように、レジストＲ１で規定される半導体層２１１０とレジストＲ２で規定される電荷蓄積領域は、レジストＲ１とＲ２の重ね合わせのズレにより必ずしも対称な形で形成されるとは限らず、対称な形で形成されなくても、電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３２１】
製造例２２
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後、島状半導体層と浮遊ゲートと制御ゲートが同一のマスクより自己整合的に形成し、開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
【０３２２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４６２〜図４６９及び図４７０〜図４７７はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３２３】
ｐ型シリコン基板２１００の表面にＣＶＤ法により不純物を含む絶縁膜となる、例えば第一の絶縁膜として砒素１×１０18〜１×１０22／ｃｍ3程度の不純物が含まれるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積する。この際、不純物を含む絶縁膜はＣＶＤ法により絶縁膜を堆積した後にイオン注入を利用して絶縁膜に不純物の導入を行ってもよい。例えば、第一の絶縁膜であるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積した後、０〜４５°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギーで砒素１×１０14〜１×１０16／ｃｍ2程度のドーズを第一の絶縁膜であるシリコン酸化膜２４１１に導入する。また、イオン注入による第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入は第一の絶縁膜であるシリコン酸化膜２４１１を堆積した直後でなくてもよい。イオン注入により第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入を行う際、所望の不純物濃度を得られれば注入傾斜角度は問わない。また、第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入はイオン注入に限らず、固層気相拡散を用いてもよい。この後、第四の絶縁膜として、例えばシリコン窒化膜２３２１を１０〜１００ｎｍ堆積する。ここで先に述べた第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入をイオン注入で行う場合は、第四の絶縁膜であるシリコン窒化膜２３２１越しにイオン注入法により第一の絶縁膜であるシリコン酸化膜２４１１へ不純物の導入を行ってもよい。
【０３２４】
つづいて、第三の絶縁膜として例えばシリコン酸化膜２４２１を５０〜５００ｎｍ堆積、第二の絶縁膜として、例えばシリコン窒化膜２３１２を１０〜１００ｎｍ堆積し、第一の絶縁膜であるシリコン酸化膜２４１２を５０〜５００ｎｍ堆積する。
【０３２５】
このように順次形成した後、図４６２及び図４７０に示すように、第一の絶縁膜として、例えばシリコン酸化膜２４１５を５０〜５００ｎｍ堆積後、第四の絶縁膜であるシリコン窒化膜２３２５を１０〜１００ｎｍ堆積し、第十四の絶縁膜として、例えばシリコン酸化膜２４８０を１００〜１０００ｎｍ堆積する。
【０３２６】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図４６２及び図４７０）、例えば反応性イオンエッチングにより第十四の絶縁膜であるシリコン酸化膜２４８０及び第四の絶縁膜であるシリコン窒化膜２３２５第一の絶縁膜であるシリコン酸化膜２４１５、第二の絶縁膜であるシリコン窒化膜２３１５、第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１を順次エッチングして第四の溝部２２４０を形成する（図４６３及び図４７１）。
【０３２７】
レジストＲ１を除去した後、第四の溝部２２４０に島状半導体層２１１０を埋めこむ。例えば第四の溝部２２４０の底部に位置するｐ型シリコン基板２１００より半導体層を選択的にエピタキシャル成長させ、第六の溝部２２６０を形成する（図４６４及び図４７２）。このとき、島状半導体層２１１０を第四の絶縁膜であるシリコン窒化膜２３２５より上面に成長させてもよいし、少なくとも第一の絶縁膜であるシリコン酸化膜２４１５の側部にまでエピタキシャル成長させる。あるいは、半導体層を選択的にエピタキシャル成長させた後、等方性エッチングを用いたエッチバックもしくは異方性エッチングを用いたエッチバックにより、第四の絶縁膜であるシリコン窒化膜２３1５の下面に達しない程度までエッチバックを行い、上述の島状半導体層２１１０を形成する。さらに島状半導体層２１１０をＣＭＰを用いて平坦化埋めこみを施した後にエッチバックを組み合わせて上述の島状半導体層２１１０を形成してもよい。
【０３２８】
この後、第四の導電膜として、例えば多結晶シリコン膜２５４０を１００〜３００ｎｍ程度堆積し、エッチバックを行い第六の溝部２２６０の底部に残存させ、さらに、第六の溝部２２６０に第五の絶縁膜としてシリコン窒化膜２３３０を２００〜２０００ｎｍ程度堆積した後、等方性エッチングもしくは異方性エッチングを用いたエッチバック、ＣＭＰを用いて平坦化埋めこみなどを行う。このとき少なくとも第十四の絶縁膜であるシリコン酸化膜２４８０を露出させる（図４６５及び図４７３）。
【０３２９】
つづいて、選択的に第十四の絶縁膜であるシリコン酸化膜２４８０を除去し、例えば等方性エッチにより第十四の絶縁膜であるシリコン酸化膜２４８０を除去した後、第十五の絶縁膜としてシリコン窒化膜２３７０を２０〜２００ｎｍ程度堆積した後、異方性エッチングを用いて第五の絶縁膜であるシリコン窒化膜２３３０の側壁にサイドウオールを形成する。第五の絶縁膜であるシリコン窒化膜２３３０及び第十五の絶縁膜としてシリコン窒化膜２３７０をマスクとして用いて、例えば反応性イオンエッチングにより、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５を順次エッチングし、第二の絶縁膜であるシリコン窒化膜２３１５を露出させる。この際、第三の絶縁膜であるシリコン酸化膜２４２４を露出するまで第二の絶縁膜であるシリコン窒化膜２３１５をエッチングしてもよい。
【０３３０】
つづいて、第六の絶縁膜としてシリコン窒化膜２３４０を５〜５０ｎｍ程度堆積し、例えば異方性エッチングを用いて、第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５の側壁にサイドウオール状となる第六の絶縁膜であるシリコン窒化膜２３４０を配置させる（図４６７及び図４７５）。この際、第一の絶縁膜である不純物を含むシリコン酸化膜２４１５が第四の絶縁膜であるシリコン窒化膜２３２５、第二の絶縁膜であるシリコン窒化膜２３１５及び第六の絶縁膜であるシリコン窒化膜２３４０によって島状半導体層２１１０以外とは隔離された状態となる（図４６８及び図４７６）。
【０３３１】
この後は、製造例１（図９０〜図１１４及び図１２４〜図１４７）と同様に行うことで、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
【０３３２】
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３３３】
この製造例では、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０３３４】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０３３５】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
【０３３６】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０３３７】
製造例２３
この実施の形態で形成する半導体記憶装置は、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後、島状半導体層と浮遊ゲートと制御ゲートが同一のマスクより自己整合的に形成し、開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタのトンネル酸化膜及び浮遊ゲートは一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
【０３３８】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図４７８〜図５１６及び図５１７〜図５５５はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３３９】
まず、ｐ型シリコン基板２１００の表面にＣＶＤ法により不純物を含む絶縁膜となる例えば第一の絶縁膜として砒素１×１０18〜１×１０22／ｃｍ3程度の不純物が含まれるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積する。この際、不純物を含む絶縁膜はＣＶＤ法により絶縁膜を堆積した後にイオン注入を利用して絶縁膜に不純物の導入を行ってもよい。例えば、第一の絶縁膜であるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積した後、０〜４５°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギーで砒素１×１０14〜１×１０16／ｃｍ2程度のドーズを第一の絶縁膜であるシリコン酸化膜２４１１に導入する。また、イオン注入による第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入は第一の絶縁膜であるシリコン酸化膜２４１１を堆積した直後でなくてもよい。イオン注入により第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入を行う際、所望の不純物濃度を得られれば注入傾斜角度は問わない。また、第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入はイオン注入に限らず、固層気相拡散を用いてもよい。
【０３４０】
この後、第四の絶縁膜として例えばシリコン窒化膜２３２１を１０〜１００ｎｍ堆積する。ここで先に述べた第一の絶縁膜であるシリコン酸化膜２４１１への不純物導入をイオン注入で行う場合は第四の絶縁膜であるシリコン窒化膜２３２１越しにイオン注入法により第一の絶縁膜であるシリコン酸化膜２４１１へ不純物の導入を行ってもよい。
【０３４１】
つづいて、第三の絶縁膜として例えばシリコン酸化膜２４２１を５０〜５００ｎｍ堆積、第二の絶縁膜として例えばシリコン窒化膜２３１２を１０〜１００ｎｍ堆積し、第一の絶縁膜であるシリコン酸化膜２４１２を５０〜５００ｎｍ堆積する。
【０３４２】
このように順次形成した後、図４７８及び図５１７に示すように、第一の絶縁膜として、例えばシリコン酸化膜２４１５を５０〜５００ｎｍ堆積後、第四の絶縁膜であるシリコン窒化膜２３２５を１００〜１０００ｎｍ堆積し、つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図４７９及び図５１８）、例えば反応性イオンエッチングにより第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５、第二の絶縁膜であるシリコン窒化膜２３１５、第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１を順次エッチングして第四の溝部２２４０を形成する（図４８０及び図５１９）。
【０３４３】
レジストＲ１を除去した後（図４８１及び図５２０）、第四の溝部２２４０に島状半導体層２１１０を埋めこむ。例えば第四の溝部２２４０の底部に位置するｐ型シリコン基板２１００より半導体層を選択的にエピタキシャル成長させる（図４８２及び図５２１）。
【０３４４】
また、島状半導体層２１１０を第四の絶縁膜であるシリコン窒化膜２３２５に対して平坦化を行う（図４８３及び図５２２）。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよい。
【０３４５】
第四の絶縁膜であるシリコン窒化膜２３２５を、例えば異方性エッチングによりエッチバックして第七の溝部２２７０を形成する（図４８４及び図５２３）。
【０３４６】
この後、第七の溝部２２７０に第十六の絶縁膜としてシリコン酸化膜２４９０を２０〜２００ｎｍ程度堆積し、例えば異方性エッチングによりエッチバックを行い、島状半導体層２１１０の側部にサイドウオールを形成する（図４８５及び図５２４）。
【０３４７】
つづいて第七の溝部２２７０に第十七の絶縁膜として、例えばシリコン窒化膜２３８０を２０〜２００ｎｍ程度堆積し、例えば異方性エッチングによりエッチバックを行い、第七の溝部２２７０に第十七の絶縁膜であるシリコン窒化膜２３８０を埋めこむ。
【０３４８】
つづいて、島状半導体層２１１０を、例えば異方性エッチングによりエッチバックを行い第八の溝部２２８０を形成する。この際、第四の絶縁膜であるシリコン窒化膜２３２５の一部が露出する程度にエッチバックを行ってもよいし、露出しない程度にエッチバックを行ってもよいし、第一の絶縁膜であるシリコン酸化膜２４１５の側部に島状半導体層２１１０が残存していればよい（図４８７及び図５２６）。
【０３４９】
その後、選択的に例えば等方性エッチングにより第十六の絶縁膜であるシリコン酸化膜２４９０を除去し（図４８８及び図５２７）、第八の溝部２２８０に第四の導電膜として、例えば多結晶シリコン膜２５４０を１００〜３００ｎｍ程度堆積し、後にＣＭＰを用いて第八の溝部２２８０に埋めこみを行う（図４８９及び図５２８）。
【０３５０】
第四の導電膜である多結晶シリコン膜２５４０をマスクに第十七の絶縁膜であるシリコン窒化膜２３８０、第四の絶縁膜であるシリコン窒化膜２３２５及び第一の絶縁膜であるシリコン酸化膜２４１５を、例えば異方性エッチングにより順次エッチングを行い、第三の溝部２２３０を形成する（図４９０及び図５２９）。
【０３５１】
つづいて、第六の絶縁膜としてシリコン窒化膜２３４０を５〜５０ｎｍ程度堆積し、例えば異方性エッチングを用いて、第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５の側壁にサイドウオール状となる第六の絶縁膜であるシリコン窒化膜２３４０を配置させる（図４９１及び図５３０）。この際、第一の絶縁膜である不純物を含むシリコン酸化膜２４１５が第四の絶縁膜であるシリコン窒化膜２３２５、第二の絶縁膜であるシリコン窒化膜２３１５及び第六の絶縁膜であるシリコン窒化膜２３４０によって島状半導体層２１１０以外とは隔離された状態となる（図４９２及び図５３１）。
【０３５２】
つづいて、第四の導電膜である多結晶シリコン膜２５４０及び第六の絶縁膜であるシリコン窒化膜２３４０をマスクに第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２を順次エッチングして第三の絶縁膜であるシリコン酸化膜２４２１が露出するように第三の溝部２２３０を形成する（図４９２及び５３１）。
【０３５３】
この後、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を、例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる（図４９３及び図５３２）。
【０３５４】
その後、島状半導体層２１１０の表面を酸化することで、第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ形成する。
【０３５５】
次に、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層２１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層２１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層２１１０の表面からの不純物導入に関しては島状半導体層２１１０の表面を第九の絶縁膜である熱酸化膜２４５０で被覆する前に行ってもよいし、島状半導体層２１１０を形成時に導入してもよいし、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４に不純物を導入しておき、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を除去する前に熱処理などにより島状半導体層２１１０に不純物を導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であれば手段を限定しない。
【０３５６】
次いで、例えば熱酸化法を用いて各島状半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜として、例えばシリコン酸化膜２４６０を形成する。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。
【０３５７】
つづいて第一の導電膜となる例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し（図４９４及び図５３３）、第四の導電膜である多結晶シリコン膜２５４０及び第六の絶縁膜であるシリコン窒化膜２３４０及び第二の絶縁膜であるシリコン窒化膜２３４２、２３４３、２３４４をマスクに、例えば異方性エッチングもしくは等方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成する（図４９５及び図５３４）。
【０３５８】
つづいて、第十一の絶縁膜として、例えばシリコン酸化膜２４７０を５０〜５００ｎｍ程度堆積する（図４９６及び図５３５）。
【０３５９】
次に、例えば異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜２５１１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７０を第三の溝部２２３０に埋めこむ（図４９７及び図５３６）。この際、第二の絶縁膜であるシリコン窒化膜２３１２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７０の埋めこみ深さを調整する。
【０３６０】
その後、第三の溝部２２３０の内壁にある第一の導電膜である多結晶シリコン膜２５１２〜２５１４及び第六の絶縁膜であるシリコン窒化膜２３４０及び第二の絶縁膜であるシリコン窒化膜２３４２、２３４３、２３４４、第十一の絶縁膜であるシリコン酸化膜２４７０の表面に第十二の絶縁膜となる、例えばシリコン窒化膜２３５０を５〜５０ｎｍ堆積する。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、新たなフォトレジストマスク工程を用いることなく、一方向に連続する制御ゲート線を形成するためのマスクが自己整合で形成される。つまり、第十二の絶縁膜であるシリコン窒化膜２３５０の堆積膜厚が第六の絶縁膜であるシリコン窒化膜２３４０で決まる第三の溝部２２３０の幅より１／２以上の膜厚に設定した場合、図１のＡ−Ａ’方向についてのみ第三の溝部２２３０が第十二の絶縁膜であるシリコン窒化膜２３５０で埋めこまれる。なお、第十二の絶縁膜であるシリコン窒化膜２３５０の堆積膜厚が第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４で決まる凹部が第十二の絶縁膜であるシリコン窒化膜２３５０で完全に埋めこまれないように膜厚を設定する（図４９８及び図５３７）。
【０３６１】
つづいて、例えば異方性エッチングにより第十二の絶縁膜であるシリコン窒化膜２３５０エッチバックを行い、図５３８に示すように、第十一の絶縁膜であるシリコン酸化膜２４７０が露出するようにサイドウオールを形成する。このとき、図４９９に示すように、図１のＡ−Ａ’方向の第三の溝部２２３０は第十二の絶縁膜であるシリコン窒化膜２３５０で埋めこまれた状態である。
【０３６２】
次に、第一の導電膜である多結晶シリコン膜２５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜２４７０を、例えば等方性エッチングによりエッチバックして（図５００及び図５３９）、その後、第二の導電膜となる例えば多結晶シリコン膜２５２１を１５〜１５０ｎｍ堆積する。
【０３６３】
その後、第二の導電膜である多結晶シリコン膜２５２１を、例えば異方性エッチングによりエッチバックして（図５０１及び図５４０）、つづいて、図５４１に示すように、第二の導電膜である多結晶シリコン膜２５２１と自己整合で第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１及び半導体基板であるｐ型シリコン基板２１００を順次エッチングし、ｐ型シリコン基板２１００に第二の溝部２２２０を形成及び不純物拡散層２７１０を分離する。
【０３６４】
つまり、第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する（図５０２及び図５４１）。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０３６５】
その後、等方性エッチングにより第一の導電膜である多結晶シリコン膜２５１２、２５１３、２５１４表面にある第十二の絶縁膜であるシリコン窒化膜２３５０を除去する（図５０３及び図５４２）。つまり、第十二の絶縁膜であるシリコン窒化膜２３５０の堆積膜厚相当の等方性エッチングを行うことにより、第一の導電膜である多結晶シリコン膜２５１２、２５２３、２５１４表面を露出させることができる。このとき、図５０３に示すように、図１のＡ−Ａ’方向の第三の溝部２２３０は第十二の絶縁膜であるシリコン窒化膜２３５０で埋めこまれた状態である。
【０３６６】
つづいて、第十一の絶縁膜として、例えばシリコン酸化膜２４７１を５０〜５００ｎｍ程度堆積し、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７１を第二の溝部２２２０及び第三の溝部２２３０に埋めこむ（図５０４及び図５４３）。この際、第二の絶縁膜であるシリコン窒化膜２３１２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７１の埋めこみ深さを調整する。
【０３６７】
次いで、露出した第一の導電膜である多結晶シリコン膜２５１２〜２５１４の表面に層間絶縁膜２６１２を形成する（図５０５及び図５４４）。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
【０３６８】
つづいて、同様に第二の導電膜となる多結晶シリコン膜２５２０を１５〜１５０ｎｍ堆積する（図５０６及図５４５）。
【０３６９】
第十一の絶縁膜であるシリコン酸化膜２４７２を５０〜５００ｎｍ程度堆積し、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２０及び層間絶縁膜２６１２を介して第一の導電膜である多結晶シリコン膜２５１３を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７２を第三の溝部２２３０に埋めこむ（図５０７及び図５４６）。
【０３７０】
次に、第一の導電膜である多結晶シリコン膜２５１４を露出すべく第十一の絶縁膜であるシリコン酸化膜２４７２をマスクに、例えば等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２０及び層間絶縁膜２６１２を部分的に除去する（図５０８〜５０９及び図５４７〜図５４８）。
【０３７１】
つづいて、第十一の絶縁膜であるシリコン酸化膜２４７２を除去した後（図５１０及び図５４９）、例えば異方性エッチングにより第二の導電膜である多結晶シリコン膜２５２２、２５２３を分割形成する。このとき、第十二の絶縁膜であるシリコン窒化膜２３５０により予め第二の導電膜である多結晶シリコン膜２５２２、２５２３は分離されるように規定されているため、第一の導電膜である多結晶シリコン膜２５１２の側部に層間絶縁膜２６１２を介して第二の導電膜である多結晶シリコン膜２５２２、２５２３を同時に配置できる（図５１１及び図５５０）。
【０３７２】
次に、第十一の絶縁膜であるシリコン酸化膜２４７３を５０〜５００ｎｍ程度堆積し（図５１２及び図５５１）、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２２、２５２３を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７３を第三の溝部２２３０に埋めこむ（図５１３及び図５５２）。最上段第一の導電膜である多結晶シリコン膜２５１４においては第一の導電膜である多結晶シリコン膜２５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２４をエッチバックする（図５１４及び図５５３）。
【０３７３】
つづいて、第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７４を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する。
【０３７４】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
【０３７５】
これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３７６】
この製造例では、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０３７７】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０３７８】
製造例２４
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、フォトリソグラフィのレジストのパターンニング工程により配線層の分離を行った構造を得るための具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５５６〜図５６２及び図５６３〜図５６９はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３７９】
まず、第三の溝部２２３０の内壁にある第一の導電膜である多結晶シリコン膜２５１２〜２５１４及び第六の絶縁膜であるシリコン窒化膜２３４０、２３４２、２３４３、２３４４、第十一の絶縁膜であるシリコン酸化膜２４７０の表面に第十二の絶縁膜となる、例えばシリコン窒化膜２３５０を５〜５０ｎｍ堆積し、例えば異方性エッチバックによりサイドウオールを形成する。
【０３８０】
つづいて、第一の導電膜である多結晶シリコン膜２５１１の側部を露出する程度に第十一の絶縁膜であるシリコン酸化膜２４７０を、例えば等方性エッチングによりエッチバックするまでは製造例１（図８３〜図１０４及び図１１６〜１３７）と同じである。
【０３８１】
その後、第二の導電膜となる、例えば多結晶シリコン膜２５２１を３０〜３００ｎｍ堆積する（図５５６及び図５６３）。
【０３８２】
次いで、第二の導電膜である多結晶シリコン膜２５２１を、例えば異方性エッチングによりエッチバックして、つづいて、第一の導電膜である多結晶シリコン膜２５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２１をエッチバックし選択ゲートとする（図５５７及び図５６４）。
【０３８３】
続いて、等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜２３５０のサイドウオールを除去し、第十一の絶縁膜として、例えばシリコン酸化膜２４７１を５０〜５００ｎｍ程度堆積する。
【０３８４】
次に、例えば異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜２５２１を埋設するように、第十一の絶縁膜であるシリコン酸化膜２４７１を第三の溝部２２３０に埋めこむ。この際、第六の絶縁膜であるシリコン窒化膜２３４２の一部が露出するように第十一の絶縁膜であるシリコン酸化膜２４７１の埋めこみ深さを調整する。
【０３８５】
つづいて、露出した第一の導電膜である多結晶シリコン膜２５１２〜２５１４の表面に層間絶縁膜２６１２を形成する。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
【０３８６】
次に、同様に第二の導電膜となる多結晶シリコン膜２５２２を３０〜３００ｎｍ堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜２５１２の側部に層間絶縁膜２６１２を介して第二の導電膜である多結晶シリコン膜２５２２を配置させる。同様に繰り返すことで第一の導電膜である多結晶シリコン膜２５１３の側部に層間絶縁膜２６１３を介して第二の導電膜である多結晶シリコン膜２５２３を配置させる。最上段第一の導電膜である多結晶シリコン膜２５１４においては最下段第一の導電膜である多結晶シリコン膜２５１１と同様に第一の導電膜である多結晶シリコン膜２５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２４をエッチバックする（図５５８及び５６５）。
【０３８７】
次いで、第四の導電膜である多結晶シリコン膜２５４０を露出すべく、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０を、例えば等方性エッチングにより除去し（図５５９及び図５６６）、第二の導電膜である多結晶シリコン膜２５２４の上層に第十一の絶縁膜であるシリコン酸化膜２４７４を１００〜５００ｎｍ堆積し、つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ３をマスクとして用いて（図５６０及び５６７）、例えば反応性イオンエッチングにより第十一の絶縁膜であるシリコン酸化膜２４７４をエッチングし、つづいて、第二の導電膜である多結晶シリコン膜２５２４、第十一の絶縁膜であるシリコン酸化膜２４７３、第二の導電膜である多結晶シリコン膜２５２３、層間容量膜２６１３、第十一の絶縁膜であるシリコン酸化膜２４７２、第二の導電膜である多結晶シリコン膜２５２２、層間容量膜２６１２、第十一の絶縁膜であるシリコン酸化膜２４７１、第二の導電膜である多結晶シリコン膜２５２１、第四の絶縁膜であるシリコン窒化膜２３２１、第一の絶縁膜であるシリコン酸化膜２４１１及び半導体基板であるｐ型シリコン基板２１００を順次エッチングしていき、ｐ型シリコン基板２１００に第二の溝部２２２０を形成及び不純物拡散層２７１０を分離する（図５６１及び図５６８）。
【０３８８】
つづいて、第十一の絶縁膜であるシリコン酸化膜２４７５を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する。
【０３８９】
その後、公知の技術により層間絶縁膜を形成し、コンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【０３９０】
この製造例では、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０３９１】
第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０３９２】
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０３９３】
製造例２５
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、島状半導体層への不純物を、島状半導体層のエピタキシャル成長時に導入する具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５７０〜図５７２及び図５７３〜図５７５はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３９４】
この製造例では、図５７０及び図５７３に示すようにホールを形成した後、半導体基板より選択エピタキシャルシリコン成長する際、例えば高濃度のＮ型の不純物を有するエピタキシャルシリコンと低濃度のＰ型の不純物を有するエピタキシャルシリコンを交互に成長させる（図５７１及び図５７４）。これにより、電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図５７２及び図５７５）。
【０３９５】
製造例２６
第一の配線層を分離する部位を形成した後、複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後に島状半導体層を形成する具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５７６〜図５７８及び図５７９〜図５８１はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０３９６】
まず、ｐ型シリコン基板２１００の表面にＣＶＤ法により不純物を含む絶縁膜となる、例えば第一の絶縁膜として砒素１×１０18〜１×１０22／ｃｍ3程度の不純物が含まれるシリコン酸化膜２４１１を５０〜５００ｎｍ堆積する。
【０３９７】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ４をマスクとして用いて（図５７６及び図５７９）、例えば反応性イオンエッチングにより、第一の絶縁膜であるシリコン酸化膜２４１１をエッチングして第四の溝部２２４０を形成する。
【０３９８】
レジストＲ４を除去した後、第二十一の絶縁膜であるシリコン窒化膜２４９１を第四の溝部２２４０に埋めこむ（図５７７及び図５８０）。これにより、第一の配線層となる不純物拡散層２７１０の領域が規定される。
【０３９９】
この後は製造例１と同様にして、半導体装置を完成させる（図５７８及び図５８１）。
【０４００】
製造例２７
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後に島状半導体層を形成する具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５８２及び図５８３はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０４０１】
島状半導体層２１１０の側面を露出させるた後、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を形成する各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去し、メモリセルを形成する製造例１（図８３〜図９９及び図１１６〜図１３２）の方法において、図５８２及び図５８３に示すように、第九の絶縁膜となる、例えば熱酸化膜２４５０が形成されなくてもよい。
【０４０２】
製造例２８
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５８４〜図５８５及び図５８６〜図５８７はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０４０３】
島状半導体部の端部にある第四の導電膜である多結晶シリコン膜２５４０が第四の配線層に接続する製造例１の方法において、図５８４〜図５８５及び図５８６〜図５８７に示すように、第四の導電膜である多結晶シリコン膜２５４０にコンタクト部２９４０により配線層２８４０と接続されてもよい。
【０４０４】
製造例２９
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した手法において、島状半導体層への不純物を気相固相拡散を用いて導入する具体的な製造工程例を次に示す。
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図５８８〜図６０５及び図６０６〜図６２３はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０４０５】
まず、ｐ型シリコン基板２１００の表面にＣＶＤ法により第四の絶縁膜として例えばシリコン窒化膜２３２１を１０〜１００ｎｍ堆積する。
【０４０６】
つづいて、第三の絶縁膜として、例えばシリコン酸化膜２４２１を５０〜５００ｎｍ堆積し、第二の絶縁膜として、例えばシリコン窒化膜２３１２を１０〜１００ｎｍ堆積し、第三の絶縁膜であるシリコン酸化膜２４２２を５０〜５００ｎｍ堆積する。
【０４０７】
このように順次形成した後、図５８８及び図６０６に示すように、第三の絶縁膜であるシリコン酸化膜２４２４を５０〜５００ｎｍ堆積した後、第二の絶縁膜であるシリコン窒化膜２３１５を２０〜２００ｎｍ堆積し、第二十三の絶縁膜として、例えばシリコン酸化膜２４９５を５０〜５００ｎｍ堆積する。
【０４０８】
つづいて、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用いて（図５８８及び図６０６）、例えば反応性イオンエッチングにより第二十三の絶縁膜であるシリコン酸化膜２４９５、第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１を順次エッチングして第四の溝部２２４０を形成する（図５８９及び図６０７）。
【０４０９】
レジストＲ１を除去した後、第四の溝部２２４０に島状半導体層２１１０を埋めこむ。例えば第四の溝部２２４０の底部に位置するｐ型シリコン基板２１００より半導体層を選択的にエピタキシャル成長させる。また、島状半導体層２１１０を第二の絶縁膜であるシリコン窒化膜２３１５に対して平坦化を行う。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよい。
【０４１０】
つづいて、島状半導体層２１１０を第二の絶縁膜であるシリコン窒化膜２３１５の上面部付近まで、例えば異方性エッチングによりエッチバックし（図５９０及び図６０８）、さらに第四の導電膜である多結晶シリコン膜２５４０及び第五の絶縁膜であるシリコン窒化膜２３３０を埋め込む（図５９１及び図６０９）。
【０４１１】
つづいて、第二十三の絶縁膜であるシリコン酸化膜２４９５を、例えば等方性エッチングによりエッチング除去し、さらに第六の絶縁膜として、例えばシリコン窒化膜２３４０を２０〜２００ｎｍ程度堆積し、例えば異方性エッチバックによりサイドウオールを形成する。このとき、このサイドウオールをマスクに第二の絶縁膜であるシリコン窒化膜２３１５のエッチングを同時に行う。なお、第二の絶縁膜であるシリコン窒化膜２３１５のエッチングは、このサイドウオールの形成と同時に行わなくてもよい。
【０４１２】
その後、第二十三の絶縁膜として、例えばシリコン酸化膜２４９６を５０〜５００ｎｍ堆積し、つづいて第二十三の絶縁膜であるシリコン酸化膜２４９６を第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０の上面が露出する程度にエッチバックする（図５９２及び図６１０）。
【０４１３】
さらに、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０をそれぞれの上面部が少なくとも第二十三の絶縁膜であるシリコン酸化膜２４９６の上面部よりも低くなるまでエッチバックし、第五の導電膜として、例えば多結晶シリコン膜２５５０を１５〜１５０ｎｍ程度堆積する。また、第五の導電膜である多結晶シリコン膜２５５０を第二十三の絶縁膜であるシリコン酸化膜２４９６に対して平坦化を行う（図５９３及び図６１１）。この際、等方性エッチングを用いたエッチバックでもよいし、異方性エッチングを用いたエッチバックでもよいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み合わせてもよい。第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０の膜厚が第二の絶縁膜であるシリコン窒化膜２３１４、第二の絶縁膜であるシリコン窒化膜２３１３、第二の絶縁膜であるシリコン窒化膜２３１２、第四の絶縁膜であるシリコン窒化膜２３２１の合計膜厚より厚い場合、第五の導電膜である多結晶シリコン膜２５５０を用いなくてもよい。また、第五の導電膜である多結晶シリコン膜２５５０は必ずしも導電膜である必要はなく、シリコン酸化膜及びシリコン窒化膜と異なる材質であればよい。
【０４１４】
つづいて第二十三の絶縁膜であるシリコン酸化膜２４９６を、例えば等方性エッチングによりエッチング除去し、第五の導電膜である多結晶シリコン膜２５５０をマスクに、例えば反応性イオンエッチングにより第三の絶縁膜であるシリコン酸化膜２４２４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第二の絶縁膜であるシリコン窒化膜２３１２、第三の絶縁膜であるシリコン酸化膜２４２１、第四の絶縁膜であるシリコン窒化膜２３２１を順次エッチングしてｐ型シリコン基板２１００を露出させる（図５９４及び図６１２）。この際、第四の絶縁膜であるシリコン窒化膜２３２１は残存していてもよい。
【０４１５】
次に、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を、例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出させる。その後、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ形成する（図５９５及び図６１３）。
【０４１６】
次いで、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層２１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層２１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層２１１０の表面からの不純物導入に関しては島状半導体層２１１０の表面を第九の絶縁膜である熱酸化膜２４５０で被覆する前に行ってもよいし、島状半導体層２１１０を形成時に導入してもよいし、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４に不純物を導入しておき、第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４を除去する前に熱処理などにより島状半導体層２１１０に不純物を導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であれば手段を限定しない。
【０４１７】
つづいて、例えばＣＶＤ法を用いて各島状半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜として、例えばシリコン酸化膜２４６０を形成する（図５９６及び図６１４）。この際、トンネル酸化膜はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよい。
【０４１８】
次いで、第一の導電膜となる例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し、第二の絶縁膜であるシリコン窒化膜２３１４、２３１３、２３１２をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成する（図５９７及び図６１５）。
【０４１９】
次に、第二十三の絶縁膜として、例えばシリコン酸化膜２４９７を５０〜５００ｎｍ堆積し、例えば等方性エッチングにより少なくとも第一の導電膜である多結晶シリコン膜２５１１が埋設する程度に埋め込む（図５９８及び図６１６）。
【０４２０】
つづいて、第一の導電膜である多結晶シリコン膜２５１２、２５１３、２５１４をそれぞれ水平方向に後退させるべく、例えば等方性エッチングにより島状半導体層２１１０の側面に配置されたトンネル酸化膜が露出しない程度後退させる。
【０４２１】
その後、露出した第一の導電膜である多結晶シリコン膜２５１２〜２５１４の表面に層間絶縁膜２６１２を形成する。この層間絶縁膜２６１２は、例えばＯＮＯ膜とする。ＯＮＯ膜は製造例１と同様に形成することができる。
【０４２２】
つづいて、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０をマスクに、例えば異方性エッチングにより層間絶縁膜２６１２及び第二十三の絶縁膜であるシリコン酸化膜２４９７をエッチバックし、第一の導電膜である多結晶シリコン膜２５１１を露出させる（図５９９及び図６１７）。
【０４２３】
次に、第二の導電膜となる、例えば多結晶シリコン膜２５２０を１５〜１５０ｎｍ程度堆積し、例えば異方性エッチングによりエッチバックして、第二の導電膜である多結晶シリコン膜２５２０と自己整合で第十一の絶縁膜であるシリコン酸化膜２４７０及び半導体基板であるｐ型シリコン基板２１００を順次エッチングし、ｐ型シリコン基板２１００に第二の溝部２２２０を形成する（図６００及び図６１８）。
【０４２４】
つづいて、第二の溝部２２２０に第十一の絶縁膜として、例えばシリコン酸化膜２４７０を埋め込んだ後、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０をマスクに、第一の導電膜である多結晶シリコン膜２５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜２５２０をエッチバックし選択ゲートとし、さらに第二の導電膜である多結晶シリコン膜２５２２、２５２３，２５２４を分割形成する。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。
【０４２５】
次いで、第二十三の絶縁膜であるシリコン酸化膜２４９７を、例えば等方性エッチングによりエッチング除去し、さらに第二の絶縁膜であるシリコン窒化膜２３１２〜２３１５及び第四の絶縁膜であるシリコン窒化膜２３２１を選択的に除去する。
【０４２６】
つぎに、分割された第二の導電膜である多結晶シリコン膜２５２１、２５２２、２５２３、２５２４と自己整合で島状半導体層２１１０、半導体基板２１００に不純物導入を行う。例えば固層気相拡散を用いて２７１０〜２７２４のＮ型不純物拡散層として砒素１×１０18〜１×１０21／ｃｍ3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層２７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図６０１及び図６１９）。例えば、０〜７°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギー、燐を１×１０13〜１×１０15／ｃｍ2程度のドーズが挙げられる。
【０４２７】
その後、第十一の絶縁膜として、例えばシリコン酸化膜２４７０を５０〜５００ｎｍ程度堆積する。つづいて、例えば異方性エッチング及び等方性エッチングにより、第一の導電膜である多結晶シリコン膜２５１１及び第二の導電膜である多結晶シリコン膜２５２１を埋設し、かつ島状半導体層２１１０の側面に第一の導電膜である多結晶シリコン膜２５１２〜２５１４が埋設するように第十一の絶縁膜であるシリコン酸化膜２４７０を第三の溝部２２３０に埋めこむ。さらに第六の導電膜として、例えば多結晶シリコン膜２５６０を１５〜１５０ｎｍ堆積する（図６０２及び図６２０）。その際、第二の絶縁膜であるシリコン窒化膜２３１３及び２３１４の厚さを予め所定の値以上に設定しておくことによって図６０２のようなスペースを作ることができる。
【０４２８】
続いて、第六の導電膜である多結晶シリコン膜２５６０を等方性エッチングにより第六の導電膜である多結晶シリコン膜２５６０の堆積膜厚程度エッチバックすることにより制御ゲート線する。その際、島状半導体層２１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
【０４２９】
次いで、第十一の絶縁膜として、例えばシリコン酸化膜２４７２を第六の導電膜である多結晶シリコン膜２５６４が埋設する程度に埋め込み、第六の絶縁膜として、例えばシリコン窒化膜２３４２を２０〜２００ｎｍ程度堆積し、例えば異方性エッチングによりサイドウオールを形成する。
【０４３０】
その後、第十一の絶縁膜であるシリコン酸化膜２４７２を第六の導電膜である多結晶シリコン膜２５６３が埋設する程度に埋め込む(図６０３及び図６２１)。
【０４３１】
第一の導電膜である多結晶シリコン膜２５１４の側面に形成された第六の導電膜である多結晶シリコン膜２５６４及び第二の導電膜である多結晶シリコン膜２５２４及び積層絶縁膜２６１２を除去した後、第七の導電膜として、例えば多結晶シリコン膜２５７４を１５〜１５０ｎｍ程度堆積し、第一の導電膜である多結晶シリコン膜２５１４と接触しうる程度に、第七の導電膜である多結晶シリコン膜２５７４をエッチバックする(図６０４及び図６２２)。
【０４３２】
つづいて、第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０を、例えば異方性エッチングにより第四の導電膜である多結晶シリコン膜２５４０を露出する程度エッチバックし、第二の導電膜である多結晶シリコン膜２５７４の上層に第十一の絶縁膜であるシリコン酸化膜２４７５を１００〜５００ｎｍ堆積し、エッチバックもしくはＣＭＰ法などにより第四の導電膜である多結晶シリコン膜２５４０の上部を露出させ、第四の配線層を第二もしくは第三の配線層と方向が交差するよう島状半導体層２１１０の上部と接続する。
【０４３３】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図６０５及び図６２３）。
【０４３４】
この製造例では、第四の絶縁膜であるシリコン窒化膜２３２１、第五の絶縁膜であるシリコン窒化膜２３３０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
第一の導電膜である多結晶シリコン膜２５１０もしくは２５１１〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２３及び第六の導電膜である多結晶シリコン膜２５６０もしくは２５６２、２５６３及び第七の導電膜である多結晶シリコン膜２５７４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０４３５】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０４３６】
製造例３０
製造例１に対して、サイドウオールマスクとなる第六の絶縁膜であるシリコン窒化膜２３４０を形成せず、フォトリソグラフィ技術によりパターンニングされたレジストを用いて第三の溝部２２３０を形成する場合の具体的な製造工程例を示す。
【０４３７】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図６２４〜図６５２及び図６５３〜図６８１はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
まず、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ２を第五の絶縁膜であるシリコン窒化膜２３３０上に配置するまで（図６２４〜６２７及び図６５３〜６５６）は製造例１と同様である。
その後、レジストＲ２をマスクとして用いて（図６２８及び図６５７）、例えば反応性イオンエッチングにより第五の絶縁膜であるシリコン窒化膜２３３０及び第四の導電膜である多結晶シリコン膜２５４０、第四の絶縁膜であるシリコン窒化膜２３２５、第一の絶縁膜であるシリコン酸化膜２４１５、第二の絶縁膜であるシリコン窒化膜２３１５及び第三の絶縁膜であるシリコン酸化膜２４２４、第四の絶縁膜であるシリコン窒化膜２３２４、第一の絶縁膜であるシリコン酸化膜２４１４、第二の絶縁膜であるシリコン窒化膜２３１４、第三の絶縁膜であるシリコン酸化膜２４２３、第四の絶縁膜であるシリコン窒化膜２３２３、第一の絶縁膜であるシリコン酸化膜２４１３、第二の絶縁膜であるシリコン窒化膜２３１３、第三の絶縁膜であるシリコン酸化膜２４２２、第四の絶縁膜であるシリコン窒化膜２３２２、第一の絶縁膜であるシリコン酸化膜２４１２、第二の絶縁膜であるシリコン窒化膜２３１２を順次エッチングして第三の絶縁膜であるシリコン酸化膜２４２１が露出するように第三の溝部２２３０を形成する（図６２９及び図６５８）。
【０４３８】
つづいて、第六の絶縁膜であるシリコン窒化膜２３４２を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が第六の絶縁膜であるシリコン窒化膜２３４２、第二の絶縁膜であるシリコン窒化膜２３１２、第四の絶縁膜であるシリコン窒化膜２３２２によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４２を配置する。例えば、第六の絶縁膜であるシリコン窒化膜２３４２を５〜５０ｎｍ程度堆積した後、異方性エッチによりエッチバックし、第三の溝部２２３０の底部にある第六の絶縁膜であるシリコン窒化膜２３４２を除去し、第三の絶縁膜であるシリコン酸化膜２４２１を露出させる（図６３０及び図６５９）。
その後、所望の深さまで、第七の絶縁膜として、例えばシリコン酸化膜２４３２を堆積し、第六の絶縁膜であるシリコン窒化膜２３４２を介して第一の絶縁膜である不純物を含むシリコン酸化膜２４１２が埋設するように第七の絶縁膜であるシリコン酸化膜２４３２を第三の溝部２２３０に埋めこむ（図６３１及び図６６０）。
【０４３９】
次いで、第七の絶縁膜であるシリコン酸化膜２４３２をマスクに第六の絶縁膜であるシリコン窒化膜２３４２の露出部を等方性エッチングにより除去し、第六の絶縁膜であるシリコン窒化膜２３４２を配置する（図６３２及び図６６１）。つづいて、第八の絶縁膜として、例えばシリコン酸化膜２４４３を堆積し、例えば異方性エッチングにより第八の絶縁膜であるシリコン酸化膜２４４３を第三の絶縁膜であるシリコン酸化膜２４２２の側部に配置するように第三の溝部２２３０に埋めこむ（図６３３及び図６６２）。この際、第一の絶縁膜である不純物を含むシリコン酸化膜２４１３の側面が露出するように第八の絶縁膜であるシリコン酸化膜２４４３を埋めこむ深さを調整する。
次いで、先程と同様に第六の絶縁膜であるシリコン窒化膜２３４３を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１３が第六の絶縁膜であるシリコン窒化膜２３４３、第二の絶縁膜であるシリコン窒化膜２３１３、第四の絶縁膜であるシリコン窒化膜２３２３によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４３を配置する。
その後、先程と同様に、所望の深さまで、第七の絶縁膜として、例えばシリコン酸化膜２４３３を堆積し、第六の絶縁膜であるシリコン窒化膜２３４３を介して第一の絶縁膜である不純物を含むシリコン酸化膜２４１３が埋設するように第七の絶縁膜であるシリコン酸化膜２４３３を第三の溝部２２３０に埋めこむ。
次いで、第七の絶縁膜であるシリコン酸化膜２４３３をマスクに第六の絶縁膜であるシリコン窒化膜２３４３の露出部を等方性エッチングにより除去し、第六の絶縁膜であるシリコン窒化膜２３４３を配置する。
つづいて、第八の絶縁膜として、例えばシリコン酸化膜２４４４を堆積し、例えば異方性エッチングにより第八の絶縁膜であるシリコン酸化膜２４４４を第三の絶縁膜であるシリコン酸化膜２４２３の側部に配置するように第三の溝部２２３０に埋めこむ。
さらに、先程と同様に第六の絶縁膜であるシリコン窒化膜２３４４を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１４が第六の絶縁膜であるシリコン窒化膜２３４４、第二の絶縁膜であるシリコン窒化膜２３１４、第四の絶縁膜であるシリコン窒化膜２３２４によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４４を配置する。
【０４４０】
その後、先程と同様に、所望の深さまで、第七の絶縁膜として、例えばシリコン酸化膜２４３４を堆積し、第六の絶縁膜であるシリコン窒化膜２３４４を介して第一の絶縁膜である不純物を含むシリコン酸化膜２４１４が埋設するように第七の絶縁膜であるシリコン酸化膜２４３４を第三の溝部２２３０に埋めこむ。
続いて、第七の絶縁膜であるシリコン酸化膜２４３４をマスクに第六の絶縁膜であるシリコン窒化膜２３４４の露出部を等方性エッチングにより除去し、第六の絶縁膜であるシリコン窒化膜２３４４を配置する。
次いで、第八の絶縁膜として、例えばシリコン酸化膜２４４５を堆積し、例えば異方性エッチングにより第八の絶縁膜であるシリコン酸化膜２４４５を第三の絶縁膜であるシリコン酸化膜２４２４の側部に配置するように第三の溝部２２３０に埋めこむ。
さらに、先程と同様に第六の絶縁膜であるシリコン窒化膜２３４５を５〜５０ｎｍ程度堆積した後、少なくとも第一の絶縁膜である不純物を含むシリコン酸化膜２４１５及び第四の導電膜である多結晶シリコン膜２５４０が第六の絶縁膜であるシリコン窒化膜２３４５、第二の絶縁膜であるシリコン窒化膜２３１５、第五の絶縁膜であるシリコン窒化膜２３３０によって島状半導体層２１１０以外とは隔離された状態となるように第六の絶縁膜であるシリコン窒化膜２３４５を配置する（図６３４及び図６６３）。
なお、第六の絶縁膜であるシリコン窒化膜２３４５は第一の絶縁膜である不純物を含むシリコン酸化膜２４１５の露出部のみ覆うよう配置し、第四の導電膜である多結晶シリコン膜２５４０の露出部は完全に覆うよう配置しなくてもよい。その際、露出する第四の導電膜である多結晶シリコン膜２５４０は犠牲酸化及びトンネル酸化膜形成時に酸化され、シリコン酸化膜等方エッチ時に酸化部分が除去されることにより侵食を受けるが、その後、第一の導電膜となる多結晶シリコン膜２５１０を堆積する際に侵食部は埋め込まれるため同等の効果が得られる。つづいて、第八の絶縁膜であるシリコン酸化膜２４４２、２４４３、２４４４及び第三の絶縁膜であるシリコン酸化膜２４２１、２４２２、２４２３、２４２４、第七の絶縁膜であるシリコン酸化膜２４３２、２４３３、２４３４を例えば等方性エッチングにより除去し、島状半導体層２１１０の側面を露出する以降は製造例１に準じる（図６３５〜図６５２及び図６６４〜図６８１）。
この製造例によっても製造例１と同様の効果が得られ、さらに本半導体記憶装置を形成するのに必要なシリコン窒化膜サイドウオールを１つ削減することにより、製造例１と比較して構造が簡単になり、形成の容易さ、すなわちデバイス信頼性向上へと繋がる利点を有する。
【０４４１】
製造例３１
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域に電荷蓄積層として積層絶縁膜を形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的に共通とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々メモリ・トランジスタの積層絶縁膜は一括に形成され、各々トランジスタを該島状半導体層に沿って直列に接続し、且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
【０４４２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図６８２〜図６８６及び図６８７〜図６９１はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１０のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０４４３】
第一の導電膜である多結晶シリコン膜２５１１〜２５１４を形成する（図６８２及び図６８７）までは製造例１（図８３〜図１０１及び図１１６〜図１３４）と同様に行う。ただし、第二の絶縁膜であるシリコン窒化膜２３１３、２３１４及び第四の絶縁膜であるシリコン窒化膜２３２２，２３２３はそれぞれ隣接しているＮ型半導体層である不純物拡散層２７２１，２７２２，２７２３，２７２４を完全に覆わない程度に厚くする。
【０４４４】
つづいて、第一の導電膜である多結晶シリコン膜２５１１〜２５１４を、例えば等方性エッチングによりエッチバックする（図６８３及び図６８８）。
【０４４５】
その後、第二の絶縁膜であるシリコン窒化膜２３１２〜２３１５及び第四の絶縁膜であるシリコン窒化膜２３２1〜２３２４及び第五の絶縁膜であるシリコン窒化膜２３３０を、例えば等方性エッチングにより島状半導体層が露出しない程度にエッチングする（図６８４及び図６８９）。
【０４４６】
つづいて、第五の導電膜として、例えば多結晶シリコン膜２５５０を５０〜２００ｎｍ程度堆積し、第五の絶縁膜であるシリコン窒化膜２３３０及び第一の絶縁膜である不純物を含むシリコン酸化膜２４１２〜２４１４をマスクに、例えば異方性エッチングにより第五の導電膜である多結晶シリコン膜２５５０を第五の導電膜である多結晶シリコン膜２５５1、２５５２，２５５３，２５５４に分割形成する（図６８５及び図６９０）。
【０４４７】
次いで、第十一の絶縁膜であるシリコン酸化膜２４７０を堆積し、以降は製造例１（図１０２〜図１１４及び図１３５〜図１４７）と同様に行うことで第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する（図６８６及び図６９１）。
【０４４８】
なお、この製造例では、第二の絶縁膜であるシリコン窒化膜２３１２，２３１５及び第四の絶縁膜であるシリコン窒化膜２３２１，２３２４を第二の絶縁膜であるシリコン窒化膜２３１３，２３１４及び第四の絶縁膜であるシリコン窒化膜２３２２，２３２３と同程度の膜厚としているが、 第二の絶縁膜であるシリコン窒化膜２３１３，２３１４及び第四の絶縁膜であるシリコン窒化膜２３２２，２３２３より薄い膜厚でもよい。
【０４４９】
第五の絶縁膜であるシリコン窒化膜２３３０、第六の絶縁膜であるシリコン窒化膜２３４０、第十二の絶縁膜であるシリコン窒化膜２３５０のような半導体基板もしくは多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜／シリコン窒化膜の複層膜としてもよい。
【０４５０】
また、第一の導電膜である多結晶シリコン膜２５１０もしくは２５１２〜２５１４及び第二の導電膜である多結晶シリコン膜２５２０もしくは２５２１〜２５２４及び第四の導電膜である多結晶シリコン膜２５４０の不純物の導入は多結晶シリコン膜の成膜時に行ってもよいし、成膜後もしくは分離形成後に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【０４５１】
なお、この製造例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二もしくは第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向のそれより小さくすることにより、第四の配線層方向には分離され、第二もしくは第三の配線層方向に繋がる配線層がマスクなしで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであって、しきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【０４５２】
製造例３２
各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する手法において、第一、第二及び第三の配線層と周辺回路との電気的接続を実現する端子の具体的な製造工程例を次に示す。
【０４５３】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図６９２及び図６９８はＥＥＰＲＯＭのメモリセルアレイを示す図１のＨ−Ｈ′線断面図であり、図６９３〜図６９７はそれぞれ図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた各段の断面図、図６９９〜図７０３はそれぞれ図９のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた各段の断面図であり、埋設された配線層に外部から電圧を印加するために、例えば半導体装置上面に配置された端子と埋設された配線層２５２１，２５２２，２５２３，２５２４，２７１０とが電気的に結合する部位（コンタクト部）２９２１、２９３２、２９３３、２９２４、２９１０がそれぞれ確認できる位置での断面図を示している。
【０４５４】
第十の絶縁膜となる、例えばシリコン酸化膜２４７４を１００〜５００ｎｍ堆積するまでは製造例１と同じである。
【０４５５】
その後、必要に応じて第十の絶縁膜であるシリコン酸化膜２４７４の表面をエッチバック又はＣＭＰなどにより平坦化を施し、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、反応性イオンエッチングにより引き出す対象とする配線層に達するまでエッチングする。これを引き出す配線層の数だけ繰り返し行う。
より具体的には、例えば第一の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層の引き出し部のある領域のみを反応性イオンエッチングにより不純物拡散層２７１０に達するまで第十の絶縁膜であるシリコン酸化膜２４７４の上面からエッチングを行う。
つづいて、例えば最下段第二の配線層を引き出す場合、公知のフォトリソグラフィ技術によりパターンニングされたレジストをマスクとして用いて、配線層引き出し部の、先にエッチングを行った領域以外のある範囲を反応性イオンエッチングにより第二の導電膜である多結晶シリコン膜２５２１に達するまで第十の絶縁膜であるシリコン酸化膜２４7４の上面からエッチングを行う。
【０４５６】
配線層を引き出すためのエッチングを行う順番はどの配線層から行ってもよい。また、例えば配線層引き出し部に配線層へ達する２つの溝を同時に形成し、その後、一方をレジストなどによりマスクし、もう一方をさらにエッチングし、より下の配線層へ達するよう溝を形成してもよい。配線層引き出し部に、引き出す対象とする配線層の数だけ各配線層に達するような溝をそれぞれ独立に形成していればどのような手段を用いてもよい。半導体装置上面に配置された端子と埋設された配線層２５２１，２５２２，２５２３，２５２４，２７１０とが電気的に結合する部位（コンタクト部）２９２１、２９３２、２９３３、２９２４、２９１０の配置についても制約はない。
【０４５７】
その後、第二十六の絶縁膜として、例えばシリコン酸化膜２４９９を１０〜１００ｎｍ堆積し、つづいて堆積膜厚分程度エッチバックすることにより、配線層引き出し部に形成した溝の内壁に第二十六の絶縁膜であるシリコン酸化膜２４９９のサイドウオールを形成する。
【０４５８】
この際、第二十六の絶縁膜はシリコン酸化膜に限らずシリコン窒化膜でも構わなく、絶縁膜であれば限定しない。
【０４５９】
以降の工程は製造例１に準じ、第四の配線層形成時に配線層引き出し部に形成した溝に、第二十六の絶縁膜であるシリコン酸化膜２４９９のサイドウオールを介してメタルあるいは導電膜を埋め込むことにより、第一の配線層及び第二、第三の各配線層は半導体上面へ引き出される（図６９２〜図６９７）。
【０４６０】
また、配線層引き出し部における第二、第三の配線層を、図６９８〜図７０３のように配置し、配線層引き出し部に形成する溝が、引き出す対象としない他の配線層と絶縁膜を介してある距離を置くような構造をとってもよい。この場合、第二十六の絶縁膜であるシリコン酸化膜２４９９のサイドウオールを形成しないことにより、コンタクト部の抵抗の低下が期待できる。さらに、配線層引き出し部に形成する溝の周囲に余分な配線層が存在しないことから各配線層間の寄生容量が抑制される効果が期待される。
【０４６１】
以上の方法により第一の配線層及び第二、第三の配線層を半導体上面へ引き出すことは、本発明における全ての実施例において適応できる。
製造例３３
不純物拡散層を形成する手法において、半導体基板２１００と島状半導体層２１１０が不純物拡散層によって分離されず、不純物拡散層と半導体基板２１００もしくは島状半導体層２１１０の接合に存在する空乏層により電気的に分離することが可能な構造の具体的な例を次に示す。
【０４６２】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図７０４及び図７０５はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
図７０４及び図７０５は、島状半導体層２１１０と半導体基板２１００とが構造上接続している状態であるが、この製造例においては、例えば読み出し又は消去時に第一の配線層である不純物拡散層２７１０に与えられる電位と島状半導体層２１１０又は半導体基板２１００に与えられる電位との電位差により、第一の配線層である不純物拡散層２７１０と島状半導体層２１１０又は半導体基板２１００とで形成するＰＮ接合の島状半導体層２１１０又は半導体基板２１００側に形成される空乏層により島状半導体層２１１０と半導体基板２１００とが電気的に分離される。
つまり、島状半導体層２１１０又は半導体基板２１００側に形成される空乏層の幅をＷとした時、図７０４及び図７０５に示した第一の配線層である不純物拡散層２７１０のスペースＳａ１もしくはＳｂ１の少なくともどちらか一方が、Ｗの２倍以下であれば電気的に分離される。また、Ｎ型半導体層である不純物拡散層２７２１〜２７２３も第一の配線層である不純物拡散層７１０と同様に、Ｓａ２もしくはＳｂ２、Ｓａ３もしくはＳｂ３、Ｓａ４もしくはＳｂ４のそれぞれの少なくともどちらか一方がＷの２倍以下であれば、各トランジスタの活性領域が電気的に分離される。
読み出し時及び消去時に、上記の状態でもよいし、消去時にのみ上記の状態でもよい。また、書き込み時に上記の状態になってもよい。また、種々組み合わせて上記の状態としてもよい。
【０４６３】
製造例３４
複層からなる積層膜により予め電荷蓄積層が形成される領域を規定した後、フォトレジストマスクにより開口されたホール状溝に選択エピタキシャルシリコン成長により柱状に島状半導体層形成し、島状半導体層側壁で且つ電荷蓄積層を形成する領域に電荷蓄積層としてＭＩＳキャパシタを形成し、該島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とし、1つのメモリセルが1つのトランジスタと1つのキャパシタで構成される半導体記憶装置において、島状半導体層にメモリセルを複数個、例えば２個配置し、各々メモリセルを該島状半導体層に沿って直列に配置し、各々メモリセルのＭＩＳキャパシタ及びトランジスタは一括に形成され、且つ、メモリセルのトランジスタのゲート絶縁膜厚がメモリセルのキャパシタの容量絶縁膜厚と等しい構造である本発明の実施の形態を説明する。
【０４６４】
このような半導体記憶装置は以下の製造方法により形成することができる。なお、図７０６〜図７０９及び図７１０〜図７１３はそれぞれＤＲＡＭのメモリセルアレイを示す図１１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０４６５】
後工程で不純物拡散層なる領域の半導体層２１１０の側壁にＣＶＤ法により不純物を含む絶縁膜となる、例えば第一の絶縁膜として砒素１×１０18〜１×１０22／ｃｍ3程度の不純物が含まれる第一の絶縁膜であるシリコン酸化膜２４１５、２４１６、２４１７を配置し、第三の溝部２２３０を形成するまでは製造例１と同様な手法を用いて行う。この際、第三の絶縁膜であるシリコン酸化膜２４１６は第四の絶縁膜であるシリコン窒化膜２３２１が露出する程度までエッチバックしてもよい。
【０４６６】
つづいて、第六の絶縁膜として、例えばシリコン窒化膜２３４２を５〜５０ｎｍ程度堆積した後、例えば熱処理を行うことにより第一の絶縁膜であるシリコン酸化膜２４１５、２４１６、２４１７に含まれる不純物を島状半導体層２１１０に拡散導入する(図７０６及び図７１０)。なお、島状半導体層２１１０の表面からの不純物導入に関しては島状半導体層２１１０を形成時に導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であれば手段を限定しない。
【０４６７】
次に、第六の絶縁膜であるシリコン窒化膜２３４２を、例えば等方性エッチングにより除去し、さらに第一の絶縁膜であるシリコン酸化膜２４１６、２４１７及び第三の絶縁膜であるシリコン酸化膜２４２２、２４２４を、例えば等方性エッチングにより除去する。
【０４６８】
その後、島状半導体層２１１０の表面を酸化することで第九の絶縁膜となる、例えば熱酸化膜２４５０を１０〜１００ｎｍ形成し(図７０７及び図７１１)、例えば等方性エッチングにより各島状半導体層２１１０周囲の第九の絶縁膜である熱酸化膜２４５０をエッチング除去する。
【０４６９】
その後、必要に応じて斜めイオン注入を利用して各島状半導体層２１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層２１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層２１１０の表面からの不純物導入に関しては島状半導体層２１１０の表面を第九の絶縁膜である熱酸化膜２４５０で被覆する前に行ってもよいし、島状半導体層２１１０を形成時に導入してもよいし、第三の絶縁膜であるシリコン酸化膜２４２２、２４２４に不純物を導入しておき、第三の絶縁膜であるシリコン酸化膜２４２２、２４２４を除去する前に熱処理などにより島状半導体層２１１０に不純物を導入してもよいし、島状半導体層２１１０の不純物濃度分布が同等であれば手段を限定しない。
【０４７０】
つづいて、例えば熱酸化法を用いて各島状半導体層２１１０の周囲に例えば１０ｎｍ程度のトンネル酸化膜となる第十の絶縁膜として、例えばシリコン酸化膜２４６０を形成する。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。
【０４７１】
次いで、第一の導電膜となる、例えば多結晶シリコン膜２５１０を５０〜２００ｎｍ程度堆積し、第五の絶縁膜であるシリコン窒化膜２３３０及び第六の絶縁膜であるシリコン窒化膜２３４０をマスクに、例えば異方性エッチングにより第一の導電膜である多結晶シリコン膜２５１０を第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成する（図７０８及び図７１２）。
【０４７２】
その後は、製造例１３（図３９６〜図３９７及び図３９８〜図３９９）と同様な手法を用いて行う（図７０９及び図７１３）。ただし、層間容量膜は形成しない。
【０４７３】
また、第一の絶縁膜であるシリコン酸化膜２４１１、２４１６、２４１７、２４１５を、図７１４及び図７１６のように配置し、第一の導電膜である多結晶シリコン膜２５１１、２５１２、２５１３、２５１４に分割形成し、以降製造例１２（図３７４〜図３７９及び図３８５〜図３９０）と同様に行う(図７１５及び図７１７)ことによって、島状半導体層２１１０に電荷蓄積層としてＭＩＳキャパシタを用いた複数のメモリセルを有する半導体記憶装置としてもよい。
【０４７４】
【発明の効果】
本発明の半導体記憶装置及びその製造方法によれば、島状半導体層がエピタキシャル成長により形成されて、半導体層をエッチングすることなく、島状半導体層を形成できるため、エッチングプロセスによるダメージが回避できる。また、メモリトランジスタを備える半導体基板円柱の直径を最小加工寸法で形成し、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合、半導体基板円柱当りのメモリトランジスタの段数が２段であれば、従来の２倍の容量が得られる。つまり、半導体基板円柱当りのメモリトランジスタ段数倍の大容量化が行える。一般的に段数が多ければ多いほど大容量化が実現する。これによりビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。さらに、駆動電流の増大及びバックバイアス効果の回避により、ビットラインとソースライン間に直列に接続するセルの数が多くなり、大容量化が可能となる。また、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持できる。
【０４７５】
さらに、本発明の半導体記憶装置の製造方法によれば、円形のパターンを用いて半導体基板を柱状に加工した後、該半導体基板側面を犠牲酸化することで、基板表面のダメージ、欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。この際、酸化膜厚を制御することで柱の直径を操作することが可能となり、トンネル酸化膜の表面積と浮遊ゲートと制御ゲートの層間容量膜の表面積できまる浮遊ゲートと制御ゲート間の容量の増大が容易に行える。また、円形のパターンを用いることで、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びS値の増大が実現する。各メモリセルの活性領域を基板に対してフローテイング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなる。
【０４７６】
また、トンネル酸化膜及び浮遊ゲート堆積後、浮遊ゲート側壁に絶縁膜のサイドウオールを垂直方向に複数形成することで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜は各々のメモリセルに対して同質のものが得られる。あるいは、浮遊ゲート制御ゲートを形成した後にトンネル酸化膜を形成することでトンネル酸化膜は各々のメモリセルに対して同質のものが得られる。また、複数の堆積膜の膜厚により予め浮遊ゲートあるいは制御ゲートが形成される領域を規定した後、浮遊ゲートあるいは制御ゲートの形成を行う為、各メモリセルトランジスタのゲート長の加工ばらつきを堆積膜厚のプロセスばらつき程度に抑えることができる。これらの手法を用いることにより、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり低コスト化実現する。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図２】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図４】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図５】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図６】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図７】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図８】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図９】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図１０】  本発明の半導体記憶装置における電荷蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを示す平面図である。
【図１１】  本発明の半導体記憶装置における電荷蓄積層としてＭＩＳキャパシタを有するＤＲＡＭ構造であるメモリセルアレイを示す平面図である。
【図１２】  本発明の半導体記憶装置における電荷蓄積層としてＭＩＳトランジスタを有するＳＲＡＭ構造であるメモリセルアレイを示す平面図である。
【図１３】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１４】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１５】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１６】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図１８】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図１９】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２０】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２１】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２２】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２３】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２４】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２５】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２６】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図２８】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図２９】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３０】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３１】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３２】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３３】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３４】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３５】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３６】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３７】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図３８】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図３９】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ′断面図に対応する断面図である。
【図４０】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面図である。
【図４１】  本発明の半導体記憶装置において電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ′断面図に対応する断面図である。
【図４２】  本発明の半導体記憶装置において電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ′断面図に対応する断面図である。
【図４３】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ′断面図に対応する断面図である。
【図４４】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ′断面図に対応する断面図である。
【図４５】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ′断面図に対応する断面図である。
【図４６】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ′断面図に対応する断面図である。
【図４７】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ′断面図に対応する断面図である。
【図４８】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ′断面図に対応する断面図である。
【図４９】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ′断面図に対応する断面図である。
【図５０】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ′断面図に対応する断面図である。
【図５１】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＡ−Ａ′断面図に対応する断面図である。
【図５２】  電荷蓄積層として積層絶縁膜を有する半導体記憶装置の図１０におけるＢ−Ｂ′断面図に対応する断面図である。
【図５３】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＡ−Ａ′断面図に対応する断面図である。
【図５４】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５５】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＡ−Ａ′断面図に対応する断面図である。
【図５６】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５７】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＡ−Ａ′断面図に対応する断面図である。
【図５８】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳキャパシタを有する半導体記憶装置の図１１におけるＢ−Ｂ′断面図に対応する断面図である。
【図５９】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるＪ１−Ｊ１′断面図に対応する断面図である。
【図６０】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるＪ２−Ｊ２′断面図に対応する断面図である。
【図６１】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるＫ１−Ｋ１′断面図に対応する断面図である。
【図６２】  本発明の半導体記憶装置において電荷蓄積層としてＭＩＳトランジスタを有する半導体記憶装置の図１２におけるＫ２−Ｋ２′断面図に対応する断面図である。
【図６３】  本発明の半導体記憶装置の等価回路図である。
【図６４】  本発明の半導体記憶装置の等価回路図である。
【図６５】  本発明の半導体記憶装置の等価回路図である。
【図６６】  本発明のＭＯＮＯＳ構造のメモリセルアレイの一部を示す等価回路図である。
【図６７】  本発明のＭＯＮＯＳ構造のメモリセルアレイの一部を示す等価回路図である。
【図６８】  本発明のＤＲＡＭ構造のメモリセルアレイの一部を示す等価回路図である。
【図６９】  本発明のＤＲＡＭ構造のメモリセルアレイの一部を示す等価回路図である。
【図７０】  本発明のＤＲＡＭ構造のメモリセルアレイの一部を示す等価回路図である。
【図７１】  本発明のＤＲＡＭ構造のメモリセルアレイの一部を示す等価回路図である。
【図７２】  本発明の半導体記憶装置の等価回路図である。
【図７３】  本発明の半導体記憶装置の等価回路図である。
【図７４】  本発明のＳＲＡＭ構造のメモリセルアレイの一部を示す等価回路図である。
【図７５】  本発明のＳＲＡＭ構造のメモリセルアレイの一部を示す等価回路図である。
【図７６】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図７７】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図７８】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図７９】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図８０】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図８１】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図８２】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
なお、図８３〜図１１５及び図１１６〜図１４７は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【図８３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図８９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図９９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１００】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５０】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５１】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５２】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５３】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５４】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５５】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５６】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５７】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６０】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６１】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６２】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６３】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６４】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６５】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６６】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６７】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６８】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１６９】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７０】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７１】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７２】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７３】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７４】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７５】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７６】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７７】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７８】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１７９】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１８０】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１８１】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＡ−Ａ’線）工程図である。
【図１８２】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１８３】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１８４】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１８５】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１８６】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１８７】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１８８】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１８９】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９０】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９１】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９２】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９３】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９４】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９５】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９６】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９７】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９８】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図１９９】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図２００】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図２０１】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図２０２】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図２０３】  本発明の半導体記憶装置の製造例３を示す断面（図６６のＢ−Ｂ’線）工程図である。
【図２０４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３０】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３１】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３２】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３３】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４０】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４６】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２４９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５０】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５６】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６０】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２６４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６６】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７０】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７６】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２７９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８０】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８６】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２８９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９０】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９１】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２９２】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９３】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９４】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９５】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９６】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９７】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９８】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２９９】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３００】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０１】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図３０２】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０３】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０４】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０５】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０６】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０７】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０８】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３０９】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１０】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１１】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３１２】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１３】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１４】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１５】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１６】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１７】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１８】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３１９】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２０】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２１】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図３２２】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２３】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２４】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２５】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２６】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２７】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２８】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３２９】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３３０】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３３１】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３３２】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３３】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３４】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３５】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３６】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３７】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３８】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３３９】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４０】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４１】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４２】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４３】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４４】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４５】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４６】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４７】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４８】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３４９】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５０】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５１】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５２】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＡ−Ａ’線）工程図である。
【図３５３】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５４】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５５】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５６】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５７】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５８】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３５９】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６０】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６１】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６２】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６３】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６４】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６５】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６６】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６７】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６８】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３６９】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７０】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７１】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７２】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７３】  本発明の半導体記憶装置の製造例１１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３７４】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７５】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７６】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７７】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７８】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３７９】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８０】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８１】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８２】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８３】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８４】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＡ−Ａ’線）工程図である。
【図３８５】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８６】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８７】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８８】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３８９】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９０】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９１】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９２】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９３】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９４】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９５】  本発明の半導体記憶装置の製造例１２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９６】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９７】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＡ−Ａ’線）工程図である。
【図３９８】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図３９９】  本発明の半導体記憶装置の製造例１３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４００】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０１】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０２】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０３】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０４】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０５】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０６】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０７】  本発明の半導体記憶装置の製造例１４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４０８】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図４０９】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図４１０】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図４１１】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＡ−Ａ’線）工程図である。
【図４１２】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１３】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１４】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１５】  本発明の半導体記憶装置の製造例１５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１６】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４１７】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＡ−Ａ’線）工程図である。
【図４１８】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４１９】  本発明の半導体記憶装置の製造例１６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２０】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２１】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２２】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２３】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２４】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２５】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２６】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２７】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＡ−Ａ’線）工程図である。
【図４２８】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４２９】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３０】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３１】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３２】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３３】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３４】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３５】  本発明の半導体記憶装置の製造例１７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３６】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図４３７】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＡ−Ａ’線）工程図である。
【図４３８】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４３９】  本発明の半導体記憶装置の製造例１８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４０】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４１】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４２】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４３】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４４】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４５】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＡ−Ａ’線）工程図である。
【図４４６】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４７】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４８】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４９】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５０】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５１】  本発明の半導体記憶装置の製造例１９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５２】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５３】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５４】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５５】  本発明の半導体記憶装置の製造例２０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５６】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５７】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５８】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＡ−Ａ’線）工程図である。
【図４５９】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６０】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６１】  本発明の半導体記憶装置の製造例２１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６２】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６３】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６４】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６５】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６６】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６７】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６８】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４６９】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７０】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７１】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７２】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７３】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７４】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７５】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７６】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７７】  本発明の半導体記憶装置の製造例２２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４７９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８０】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８６】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８７】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４８９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９０】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９６】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９７】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図４９９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５００】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０６】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０７】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５０９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１０】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１６】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１７】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５１８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５１９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２０】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２６】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２７】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３０】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３６】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３７】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４０】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４６】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４７】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４８】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４９】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５０】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５１】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５２】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５３】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５４】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５５】  本発明の半導体記憶装置の製造例２３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５５７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５５８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５５９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５６０】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５６１】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５６２】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＡ−Ａ’線）工程図である。
【図５６３】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６４】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６５】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６６】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６７】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６８】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６９】  本発明の半導体記憶装置の製造例２４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５７０】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７１】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７２】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７３】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５７４】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５７５】  本発明の半導体記憶装置の製造例２５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５７６】  本発明の半導体記憶装置の製造例２６を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７７】  本発明の半導体記憶装置の製造例２６を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７８】  本発明の半導体記憶装置の製造例２６を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７９】  本発明の半導体記憶装置の製造例２６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５８０】  本発明の半導体記憶装置の製造例２６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５８１】  本発明の半導体記憶装置の製造例２６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５８２】  本発明の半導体記憶装置の製造例２７を示す断面（図１のＡ−Ａ’線）工程図である。
【図５８３】  本発明の半導体記憶装置の製造例２７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５８４】  本発明の半導体記憶装置の製造例２８を示す断面（図１のＡ−Ａ’線）工程図である。
【図５８５】  本発明の半導体記憶装置の製造例２８を示す断面（図１のＡ−Ａ’線）工程図である。
【図５８６】  本発明の半導体記憶装置の製造例２８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５８７】  本発明の半導体記憶装置の製造例２８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図５８８】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５８９】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９０】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９１】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９２】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９３】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９４】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９５】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９６】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９７】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９８】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９９】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図６００】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０１】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０２】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０３】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０４】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０５】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０６】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６０７】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６０８】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６０９】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１０】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１１】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１２】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１３】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１４】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１５】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１６】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１７】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１８】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６１９】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６２０】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６２１】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６２２】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６２３】  本発明の半導体記憶装置の製造例２９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６２４】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６２５】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６２６】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６２７】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６２８】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６２９】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３０】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３１】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３２】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３３】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３４】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３５】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３６】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３７】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３８】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３９】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４０】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４１】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４２】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４３】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４４】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４５】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４６】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４７】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４８】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４９】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６５０】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６５１】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６５２】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＡ−Ａ’線）工程図である。
【図６５３】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６５４】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６５５】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６５６】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６５７】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６５８】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６５９】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６０】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６１】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６２】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６３】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６４】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６５】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６６】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６７】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６８】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６６９】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７０】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７１】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７２】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７３】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７４】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７５】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７６】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７７】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７８】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６７９】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６８０】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６８１】  本発明の半導体記憶装置の製造例３０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６８２】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＡ−Ａ’線）工程図である。
【図６８３】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＡ−Ａ’線）工程図である。
【図６８４】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＡ−Ａ’線）工程図である。
【図６８５】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＡ−Ａ’線）工程図である。
【図６８６】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＡ−Ａ’線）工程図である。
【図６８７】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６８８】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６８９】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６９０】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６９１】  本発明の半導体記憶装置の製造例３１を示す断面（図１のＢ−Ｂ’線）工程図である。
【図６９２】  本発明の半導体記憶装置の製造例３２を示す断面（図１のＨ−Ｈ’線）図である。
【図６９３】  本発明の半導体記憶装置の製造例３２を示す断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図６９４】  本発明の半導体記憶装置の製造例３２を示す断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図６９５】  本発明の半導体記憶装置の製造例３２を示す断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図６９６】  本発明の半導体記憶装置の製造例３２を示す断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図６９７】  本発明の半導体記憶装置の製造例３２を示す断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図６９８】  本発明の半導体記憶装置の製造例３２を示す別の断面（図１のＨ−Ｈ’線）図である。
【図６９９】  本発明の半導体記憶装置の製造例３２を示す別の断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図７００】  本発明の半導体記憶装置の製造例３２を示す別の断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図７０１】  本発明の半導体記憶装置の製造例３２を示す別の断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図７０２】  本発明の半導体記憶装置の製造例３２を示す別の断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図７０３】  本発明の半導体記憶装置の製造例３２を示す別の断面（図８のＩ−Ｉ′線断面図をＨ−Ｈ′方向へ平行移動させた）図である。
【図７０４】  本発明の半導体記憶装置の製造例３３を示す断面（図１のＡ−Ａ’線）工程図である。
【図７０５】  本発明の半導体記憶装置の製造例３３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７０６】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＡ−Ａ’線）工程図である。
【図７０７】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＡ−Ａ’線）工程図である。
【図７０８】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＡ−Ａ’線）工程図である。
【図７０９】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＡ−Ａ’線）工程図である。
【図７１０】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７１１】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７１２】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７１３】  本発明の半導体記憶装置の製造例３４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７１４】  本発明の半導体記憶装置の製造例３４を示す別の断面（図１のＡ−Ａ’線）工程図である。
【図７１５】  本発明の半導体記憶装置の製造例３４を示す別の断面（図１のＡ−Ａ’線）工程図である。
【図７１６】  本発明の半導体記憶装置の製造例３４を示す別の断面（図１のＢ−Ｂ’線）工程図である。
【図７１７】  本発明の半導体記憶装置の製造例３４を示す別の断面（図１のＢ−Ｂ’線）工程図である。
【図７１８】  従来のＥＥＰＲＯＭを示す平面図である。
【図７１９】  図８００のＡ−Ａ’及びＢ−Ｂ’断面図である。
【図７２０】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図７２１】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図７２２】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図７２３】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図７２４】  従来のＥＥＰＲＯＭの平面図及び対応する等価回路図である。
【図７２５】  従来のMNOS構造のメモリセルの断面図である
【図７２６】  従来の別のMNOS構造のメモリセルの断面図である
【図７２７】  一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
１１００、２１００、３１００  シリコン基板（半導体基板）
１１０１、２１０１  ＳＯＩ半導体基板層
１１１０、２１１０、３１１０  島状半導体層
２２１０  第一の溝部
２２２０  第二の溝部
２２３０  第三の溝部
２２４０  第四の溝部
２２５０  第五の溝部
２２６０  第六の溝部
２２７０  第七の溝部
２２８０  第八の溝部
２９１０、２９２１、２９２４、２９３２、２９３３、２９４０  コンタクト部
２８１０、３７１０、３７２１、３８５０  第一の配線層
３１２０、３８４０  第二の配線層
３５１４  第三の配線層、
２８４０、３８４０  第四の配線層（ビット線）
３８５０  第五の配線層
２５２１、２５２２、２５２３、２５２４、２７１０  配線層
２７２０、２７２１、２７２２、２７２３、２７２４、３７１０、３７２１、３７２４  不純物拡散層
２７１０  ソース拡散層
２７２５  ドレイン拡散層
２５００  選択ゲート
２５１０  浮遊ゲート
２５２０、３５１４  制御ゲート
３５１１  メモリゲート
２６１０、２６１２、２６１３  層間絶縁膜
２６２０  積層絶縁膜
３４３１、３４３４  ゲート絶縁膜
２５００  ゲート電極
２５１０、２５１１、２５１２、２５１３、２５１４、３５１１  第一の導電膜
２５２０、２５２１、２５２２、２５２３、２５２４、３５１２  第二の導電膜
２５３０、２５３２、２５３３、２５３４、３５１３、３５１４  第三の導電膜
２５４０  第四の導電膜
２５５０、２５５１、２５５２，２５５３，２５５４  第五の導電膜
２５６０、２５６２、２５６３、２５６４  第六の導電膜
２５７４  第七の導電膜
２４１１、２４１２、２４１３、２４１４、２４１５、２４１６、２４１７  第一の絶縁膜
２３１２、２３１３、２３１４、２３１５  第二の絶縁膜
２４２１、２４２２、２４２３、２４２４、３４２０  第三の絶縁膜
２３２１、２３２２、２３２３、２３２４、２３２５  第四の絶縁膜
２３３０  第五の絶縁膜
２３４０、２３４１、２３４２、２３４３、２３４４、２３４５  第六の絶縁膜
２４３２、２４３３、２４３４  第七の絶縁膜
２４４２、２４４３、２４４４、２４４５  第八の絶縁膜
２４５０  第九の絶縁膜
２４６０  第十の絶縁膜
２４７０、２４７１、２４７２、２４７３、２４７４、２４７５、３４７１  第十一の絶縁膜
２２５０、２３５０、２３５１  第十二の絶縁膜
２３６０  第十三の絶縁膜
２４８０  第十四の絶縁膜
２３７０  第十五の絶縁膜
２４９０  第十六の絶縁膜
２４９１、２４９２  第十八の絶縁膜
２３８０  第十七の絶縁膜
２３９０  第十九の絶縁膜
２４９３  第二十の絶縁膜
２４９１  第二十一の絶縁膜
２４９４  第二十二の絶縁膜
２４９５、２４９６、２４９７  第二十三の絶縁膜
２４９６  第二十四の絶縁膜
２４９９  第二十六の絶縁膜
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ８  レジスト
【図１】
0003933424.tif 000002
【図２】
0003933424.tif 000003
【図３】
0003933424.tif 000004
【図４】
0003933424.tif 000005
【図５】
0003933424.tif 000006
【図６】
0003933424.tif 000007
【図７】
0003933424.tif 000008
【図８】
0003933424.tif 000009
【図９】
0003933424.tif 000010
【図１０】
0003933424.tif 000011
【図１１】
0003933424.tif 000012
【図１２】
0003933424.tif 000013
【図１３】
0003933424.tif 000014
【図１４】
0003933424.tif 000015
【図１５】
0003933424.tif 000016
【図１６】
0003933424.tif 000017
【図１７】
0003933424.tif 000018
【図１８】
0003933424.tif 000019
【図１９】
0003933424.tif 000020
【図２０】
0003933424.tif 000021
【図２１】
0003933424.tif 000022
【図２２】
0003933424.tif 000023
【図２３】
0003933424.tif 000024
【図２４】
0003933424.tif 000025
【図２５】
0003933424.tif 000026
【図２６】
0003933424.tif 000027
【図２７】
0003933424.tif 000028
【図２８】
0003933424.tif 000029
【図２９】
0003933424.tif 000030
【図３０】
0003933424.tif 000031
【図３１】
0003933424.tif 000032
【図３２】
0003933424.tif 000033
【図３３】
0003933424.tif 000034
【図３４】
0003933424.tif 000035
【図３５】
0003933424.tif 000036
【図３６】
0003933424.tif 000037
【図３７】
0003933424.tif 000038
【図３８】
0003933424.tif 000039
【図３９】
0003933424.tif 000040
【図４０】
0003933424.tif 000041
【図４１】
0003933424.tif 000042
【図４２】
0003933424.tif 000043
【図４３】
0003933424.tif 000044
【図４４】
0003933424.tif 000045
【図４５】
0003933424.tif 000046
【図４６】
0003933424.tif 000047
【図４７】
0003933424.tif 000048
【図４８】
0003933424.tif 000049
【図４９】
0003933424.tif 000050
【図５０】
0003933424.tif 000051
【図５１】
0003933424.tif 000052
【図５２】
0003933424.tif 000053
【図５３】
0003933424.tif 000054
【図５４】
0003933424.tif 000055
【図５５】
0003933424.tif 000056
【図５６】
0003933424.tif 000057
【図５７】
0003933424.tif 000058
【図５８】
0003933424.tif 000059
【図５９】
0003933424.tif 000060
【図６０】
0003933424.tif 000061
【図６１】
0003933424.tif 000062
【図６２】
0003933424.tif 000063
【図６３】
0003933424.tif 000064
【図６４】
0003933424.tif 000065
【図６５】
0003933424.tif 000066
【図６６】
0003933424.tif 000067
【図６７】
0003933424.tif 000068
【図６８】
0003933424.tif 000069
【図６９】
0003933424.tif 000070
【図７０】
0003933424.tif 000071
【図７１】
0003933424.tif 000072
【図７２】
0003933424.tif 000073
【図７３】
0003933424.tif 000074
【図７４】
0003933424.tif 000075
【図７５】
0003933424.tif 000076
【図７６】
0003933424.tif 000077
【図７７】
0003933424.tif 000078
【図７８】
0003933424.tif 000079
【図７９】
0003933424.tif 000080
【図８０】
0003933424.tif 000081
【図８１】
0003933424.tif 000082
【図８２】
0003933424.tif 000083
【図８３】
0003933424.tif 000084
【図８４】
0003933424.tif 000085
【図８５】
0003933424.tif 000086
【図８６】
0003933424.tif 000087
【図８７】
0003933424.tif 000088
【図８８】
0003933424.tif 000089
【図８９】
0003933424.tif 000090
【図９０】
0003933424.tif 000091
【図９１】
0003933424.tif 000092
【図９２】
0003933424.tif 000093
【図９３】
0003933424.tif 000094
【図９４】
0003933424.tif 000095
【図９５】
0003933424.tif 000096
【図９６】
0003933424.tif 000097
【図９７】
0003933424.tif 000098
【図９８】
0003933424.tif 000099
【図９９】
0003933424.tif 000100
【図１００】
0003933424.tif 000101
【図１０１】
0003933424.tif 000102
【図１０２】
0003933424.tif 000103
【図１０３】
0003933424.tif 000104
【図１０４】
0003933424.tif 000105
【図１０５】
0003933424.tif 000106
【図１０６】
0003933424.tif 000107
【図１０７】
0003933424.tif 000108
【図１０８】
0003933424.tif 000109
【図１０９】
0003933424.tif 000110
【図１１０】
0003933424.tif 000111
【図１１１】
0003933424.tif 000112
【図１１２】
0003933424.tif 000113
【図１１３】
0003933424.tif 000114
【図１１４】
0003933424.tif 000115
【図１１５】
0003933424.tif 000116
【図１１６】
0003933424.tif 000117
【図１１７】
0003933424.tif 000118
【図１１８】
0003933424.tif 000119
【図１１９】
0003933424.tif 000120
【図１２０】
0003933424.tif 000121
【図１２１】
0003933424.tif 000122
【図１２２】
0003933424.tif 000123
【図１２３】
0003933424.tif 000124
【図１２４】
0003933424.tif 000125
【図１２５】
0003933424.tif 000126
【図１２６】
0003933424.tif 000127
【図１２７】
0003933424.tif 000128
【図１２８】
0003933424.tif 000129
【図１２９】
0003933424.tif 000130
【図１３０】
0003933424.tif 000131
【図１３１】
0003933424.tif 000132
【図１３２】
0003933424.tif 000133
【図１３３】
0003933424.tif 000134
【図１３４】
0003933424.tif 000135
【図１３５】
0003933424.tif 000136
【図１３６】
0003933424.tif 000137
【図１３７】
0003933424.tif 000138
【図１３８】
0003933424.tif 000139
【図１３９】
0003933424.tif 000140
【図１４０】
0003933424.tif 000141
【図１４１】
0003933424.tif 000142
【図１４２】
0003933424.tif 000143
【図１４３】
0003933424.tif 000144
【図１４４】
0003933424.tif 000145
【図１４５】
0003933424.tif 000146
【図１４６】
0003933424.tif 000147
【図１４７】
0003933424.tif 000148
【図１４８】
0003933424.tif 000149
【図１４９】
0003933424.tif 000150
【図１５０】
0003933424.tif 000151
【図１５１】
0003933424.tif 000152
【図１５２】
0003933424.tif 000153
【図１５３】
0003933424.tif 000154
【図１５４】
0003933424.tif 000155
【図１５５】
0003933424.tif 000156
【図１５６】
0003933424.tif 000157
【図１５７】
0003933424.tif 000158
【図１５８】
0003933424.tif 000159
【図１５９】
0003933424.tif 000160
【図１６０】
0003933424.tif 000161
【図１６１】
0003933424.tif 000162
【図１６２】
0003933424.tif 000163
【図１６３】
0003933424.tif 000164
【図１６４】
0003933424.tif 000165
【図１６５】
0003933424.tif 000166
【図１６６】
0003933424.tif 000167
【図１６７】
0003933424.tif 000168
【図１６８】
0003933424.tif 000169
【図１６９】
0003933424.tif 000170
【図１７０】
0003933424.tif 000171
【図１７１】
0003933424.tif 000172
【図１７２】
0003933424.tif 000173
【図１７３】
0003933424.tif 000174
【図１７４】
0003933424.tif 000175
【図１７５】
0003933424.tif 000176
【図１７６】
0003933424.tif 000177
【図１７７】
0003933424.tif 000178
【図１７８】
0003933424.tif 000179
【図１７９】
0003933424.tif 000180
【図１８０】
0003933424.tif 000181
【図１８１】
0003933424.tif 000182
【図１８２】
0003933424.tif 000183
【図１８３】
0003933424.tif 000184
【図１８４】
0003933424.tif 000185
【図１８５】
0003933424.tif 000186
【図１８６】
0003933424.tif 000187
【図１８７】
0003933424.tif 000188
【図１８８】
0003933424.tif 000189
【図１８９】
0003933424.tif 000190
【図１９０】
0003933424.tif 000191
【図１９１】
0003933424.tif 000192
【図１９２】
0003933424.tif 000193
【図１９３】
0003933424.tif 000194
【図１９４】
0003933424.tif 000195
【図１９５】
0003933424.tif 000196
【図１９６】
0003933424.tif 000197
【図１９７】
0003933424.tif 000198
【図１９８】
0003933424.tif 000199
【図１９９】
0003933424.tif 000200
【図２００】
0003933424.tif 000201
【図２０１】
0003933424.tif 000202
【図２０２】
0003933424.tif 000203
【図２０３】
0003933424.tif 000204
【図２０４】
0003933424.tif 000205
【図２０５】
0003933424.tif 000206
【図２０６】
0003933424.tif 000207
【図２０７】
0003933424.tif 000208
【図２０８】
0003933424.tif 000209
【図２０９】
0003933424.tif 000210
【図２１０】
0003933424.tif 000211
【図２１１】
0003933424.tif 000212
【図２１２】
0003933424.tif 000213
【図２１３】
0003933424.tif 000214
【図２１４】
0003933424.tif 000215
【図２１５】
0003933424.tif 000216
【図２１６】
0003933424.tif 000217
【図２１７】
0003933424.tif 000218
【図２１８】
0003933424.tif 000219
【図２１９】
0003933424.tif 000220
【図２２０】
0003933424.tif 000221
【図２２１】
0003933424.tif 000222
【図２２２】
0003933424.tif 000223
【図２２３】
0003933424.tif 000224
【図２２４】
0003933424.tif 000225
【図２２５】
0003933424.tif 000226
【図２２６】
0003933424.tif 000227
【図２２７】
0003933424.tif 000228
【図２２８】
0003933424.tif 000229
【図２２９】
0003933424.tif 000230
【図２３０】
0003933424.tif 000231
【図２３１】
0003933424.tif 000232
【図２３２】
0003933424.tif 000233
【図２３３】
0003933424.tif 000234
【図２３４】
0003933424.tif 000235
【図２３５】
0003933424.tif 000236
【図２３６】
0003933424.tif 000237
【図２３７】
0003933424.tif 000238
【図２３８】
0003933424.tif 000239
【図２３９】
0003933424.tif 000240
【図２４０】
0003933424.tif 000241
【図２４１】
0003933424.tif 000242
【図２４２】
0003933424.tif 000243
【図２４３】
0003933424.tif 000244
【図２４４】
0003933424.tif 000245
【図２４５】
0003933424.tif 000246
【図２４６】
0003933424.tif 000247
【図２４７】
0003933424.tif 000248
【図２４８】
0003933424.tif 000249
【図２４９】
0003933424.tif 000250
【図２５０】
0003933424.tif 000251
【図２５１】
0003933424.tif 000252
【図２５２】
0003933424.tif 000253
【図２５３】
0003933424.tif 000254
【図２５４】
0003933424.tif 000255
【図２５５】
0003933424.tif 000256
【図２５６】
0003933424.tif 000257
【図２５７】
0003933424.tif 000258
【図２５８】
0003933424.tif 000259
【図２５９】
0003933424.tif 000260
【図２６０】
0003933424.tif 000261
【図２６１】
0003933424.tif 000262
【図２６２】
0003933424.tif 000263
【図２６３】
0003933424.tif 000264
【図２６４】
0003933424.tif 000265
【図２６５】
0003933424.tif 000266
【図２６６】
0003933424.tif 000267
【図２６７】
0003933424.tif 000268
【図２６８】
0003933424.tif 000269
【図２６９】
0003933424.tif 000270
【図２７０】
0003933424.tif 000271
【図２７１】
0003933424.tif 000272
【図２７２】
0003933424.tif 000273
【図２７３】
0003933424.tif 000274
【図２７４】
0003933424.tif 000275
【図２７５】
0003933424.tif 000276
【図２７６】
0003933424.tif 000277
【図２７７】
0003933424.tif 000278
【図２７８】
0003933424.tif 000279
【図２７９】
0003933424.tif 000280
【図２８０】
0003933424.tif 000281
【図２８１】
0003933424.tif 000282
【図２８２】
0003933424.tif 000283
【図２８３】
0003933424.tif 000284
【図２８４】
0003933424.tif 000285
【図２８５】
0003933424.tif 000286
【図２８６】
0003933424.tif 000287
【図２８７】
0003933424.tif 000288
【図２８８】
0003933424.tif 000289
【図２８９】
0003933424.tif 000290
【図２９０】
0003933424.tif 000291
【図２９１】
0003933424.tif 000292
【図２９２】
0003933424.tif 000293
【図２９３】
0003933424.tif 000294
【図２９４】
0003933424.tif 000295
【図２９５】
0003933424.tif 000296
【図２９６】
0003933424.tif 000297
【図２９７】
0003933424.tif 000298
【図２９８】
0003933424.tif 000299
【図２９９】
0003933424.tif 000300
【図３００】
0003933424.tif 000301
【図３０１】
0003933424.tif 000302
【図３０２】
0003933424.tif 000303
【図３０３】
0003933424.tif 000304
【図３０４】
0003933424.tif 000305
【図３０５】
0003933424.tif 000306
【図３０６】
0003933424.tif 000307
【図３０７】
0003933424.tif 000308
【図３０８】
0003933424.tif 000309
【図３０９】
0003933424.tif 000310
【図３１０】
0003933424.tif 000311
【図３１１】
0003933424.tif 000312
【図３１２】
0003933424.tif 000313
【図３１３】
0003933424.tif 000314
【図３１４】
0003933424.tif 000315
【図３１５】
0003933424.tif 000316
【図３１６】
0003933424.tif 000317
【図３１７】
0003933424.tif 000318
【図３１８】
0003933424.tif 000319
【図３１９】
0003933424.tif 000320
【図３２０】
0003933424.tif 000321
【図３２１】
0003933424.tif 000322
【図３２２】
0003933424.tif 000323
【図３２３】
0003933424.tif 000324
【図３２４】
0003933424.tif 000325
【図３２５】
0003933424.tif 000326
【図３２６】
0003933424.tif 000327
【図３２７】
0003933424.tif 000328
【図３２８】
0003933424.tif 000329
【図３２９】
0003933424.tif 000330
【図３３０】
0003933424.tif 000331
【図３３１】
0003933424.tif 000332
【図３３２】
0003933424.tif 000333
【図３３３】
0003933424.tif 000334
【図３３４】
0003933424.tif 000335
【図３３５】
0003933424.tif 000336
【図３３６】
0003933424.tif 000337
【図３３７】
0003933424.tif 000338
【図３３８】
0003933424.tif 000339
【図３３９】
0003933424.tif 000340
【図３４０】
0003933424.tif 000341
【図３４１】
0003933424.tif 000342
【図３４２】
0003933424.tif 000343
【図３４３】
0003933424.tif 000344
【図３４４】
0003933424.tif 000345
【図３４５】
0003933424.tif 000346
【図３４６】
0003933424.tif 000347
【図３４７】
0003933424.tif 000348
【図３４８】
0003933424.tif 000349
【図３４９】
0003933424.tif 000350
【図３５０】
0003933424.tif 000351
【図３５１】
0003933424.tif 000352
【図３５２】
0003933424.tif 000353
【図３５３】
0003933424.tif 000354
【図３５４】
0003933424.tif 000355
【図３５５】
0003933424.tif 000356
【図３５６】
0003933424.tif 000357
【図３５７】
0003933424.tif 000358
【図３５８】
0003933424.tif 000359
【図３５９】
0003933424.tif 000360
【図３６０】
0003933424.tif 000361
【図３６１】
0003933424.tif 000362
【図３６２】
0003933424.tif 000363
【図３６３】
0003933424.tif 000364
【図３６４】
0003933424.tif 000365
【図３６５】
0003933424.tif 000366
【図３６６】
0003933424.tif 000367
【図３６７】
0003933424.tif 000368
【図３６８】
0003933424.tif 000369
【図３６９】
0003933424.tif 000370
【図３７０】
0003933424.tif 000371
【図３７１】
0003933424.tif 000372
【図３７２】
0003933424.tif 000373
【図３７３】
0003933424.tif 000374
【図３７４】
0003933424.tif 000375
【図３７５】
0003933424.tif 000376
【図３７６】
0003933424.tif 000377
【図３７７】
0003933424.tif 000378
【図３７８】
0003933424.tif 000379
【図３７９】
0003933424.tif 000380
【図３８０】
0003933424.tif 000381
【図３８１】
0003933424.tif 000382
【図３８２】
0003933424.tif 000383
【図３８３】
0003933424.tif 000384
【図３８４】
0003933424.tif 000385
【図３８５】
0003933424.tif 000386
【図３８６】
0003933424.tif 000387
【図３８７】
0003933424.tif 000388
【図３８８】
0003933424.tif 000389
【図３８９】
0003933424.tif 000390
【図３９０】
0003933424.tif 000391
【図３９１】
0003933424.tif 000392
【図３９２】
0003933424.tif 000393
【図３９３】
0003933424.tif 000394
【図３９４】
0003933424.tif 000395
【図３９５】
0003933424.tif 000396
【図３９６】
0003933424.tif 000397
【図３９７】
0003933424.tif 000398
【図３９８】
0003933424.tif 000399
【図３９９】
0003933424.tif 000400
【図４００】
0003933424.tif 000401
【図４０１】
0003933424.tif 000402
【図４０２】
0003933424.tif 000403
【図４０３】
0003933424.tif 000404
【図４０４】
0003933424.tif 000405
【図４０５】
0003933424.tif 000406
【図４０６】
0003933424.tif 000407
【図４０７】
0003933424.tif 000408
【図４０８】
0003933424.tif 000409
【図４０９】
0003933424.tif 000410
【図４１０】
0003933424.tif 000411
【図４１１】
0003933424.tif 000412
【図４１２】
0003933424.tif 000413
【図４１３】
0003933424.tif 000414
【図４１４】
0003933424.tif 000415
【図４１５】
0003933424.tif 000416
【図４１６】
0003933424.tif 000417
【図４１７】
0003933424.tif 000418
【図４１８】
0003933424.tif 000419
【図４１９】
0003933424.tif 000420
【図４２０】
0003933424.tif 000421
【図４２１】
0003933424.tif 000422
【図４２２】
0003933424.tif 000423
【図４２３】
0003933424.tif 000424
【図４２４】
0003933424.tif 000425
【図４２５】
0003933424.tif 000426
【図４２６】
0003933424.tif 000427
【図４２７】
0003933424.tif 000428
【図４２８】
0003933424.tif 000429
【図４２９】
0003933424.tif 000430
【図４３０】
0003933424.tif 000431
【図４３１】
0003933424.tif 000432
【図４３２】
0003933424.tif 000433
【図４３３】
0003933424.tif 000434
【図４３４】
0003933424.tif 000435
【図４３５】
0003933424.tif 000436
【図４３６】
0003933424.tif 000437
【図４３７】
0003933424.tif 000438
【図４３８】
0003933424.tif 000439
【図４３９】
0003933424.tif 000440
【図４４０】
0003933424.tif 000441
【図４４１】
0003933424.tif 000442
【図４４２】
0003933424.tif 000443
【図４４３】
0003933424.tif 000444
【図４４４】
0003933424.tif 000445
【図４４５】
0003933424.tif 000446
【図４４６】
0003933424.tif 000447
【図４４７】
0003933424.tif 000448
【図４４８】
0003933424.tif 000449
【図４４９】
0003933424.tif 000450
【図４５０】
0003933424.tif 000451
【図４５１】
0003933424.tif 000452
【図４５２】
0003933424.tif 000453
【図４５３】
0003933424.tif 000454
【図４５４】
0003933424.tif 000455
【図４５５】
0003933424.tif 000456
【図４５６】
0003933424.tif 000457
【図４５７】
0003933424.tif 000458
【図４５８】
0003933424.tif 000459
【図４５９】
0003933424.tif 000460
【図４６０】
0003933424.tif 000461
【図４６１】
0003933424.tif 000462
【図４６２】
0003933424.tif 000463
【図４６３】
0003933424.tif 000464
【図４６４】
0003933424.tif 000465
【図４６５】
0003933424.tif 000466
【図４６６】
0003933424.tif 000467
【図４６７】
0003933424.tif 000468
【図４６８】
0003933424.tif 000469
【図４６９】
0003933424.tif 000470
【図４７０】
0003933424.tif 000471
【図４７１】
0003933424.tif 000472
【図４７２】
0003933424.tif 000473
【図４７３】
0003933424.tif 000474
【図４７４】
0003933424.tif 000475
【図４７５】
0003933424.tif 000476
【図４７６】
0003933424.tif 000477
【図４７７】
0003933424.tif 000478
【図４７８】
0003933424.tif 000479
【図４７９】
0003933424.tif 000480
【図４８０】
0003933424.tif 000481
【図４８１】
0003933424.tif 000482
【図４８２】
0003933424.tif 000483
【図４８３】
0003933424.tif 000484
【図４８４】
0003933424.tif 000485
【図４８５】
0003933424.tif 000486
【図４８６】
0003933424.tif 000487
【図４８７】
0003933424.tif 000488
【図４８８】
0003933424.tif 000489
【図４８９】
0003933424.tif 000490
【図４９０】
0003933424.tif 000491
【図４９１】
0003933424.tif 000492
【図４９２】
0003933424.tif 000493
【図４９３】
0003933424.tif 000494
【図４９４】
0003933424.tif 000495
【図４９５】
0003933424.tif 000496
【図４９６】
0003933424.tif 000497
【図４９７】
0003933424.tif 000498
【図４９８】
0003933424.tif 000499
【図４９９】
0003933424.tif 000500
【図５００】
0003933424.tif 000501
【図５０１】
0003933424.tif 000502
【図５０２】
0003933424.tif 000503
【図５０３】
0003933424.tif 000504
【図５０４】
0003933424.tif 000505
【図５０５】
0003933424.tif 000506
【図５０６】
0003933424.tif 000507
【図５０７】
0003933424.tif 000508
【図５０８】
0003933424.tif 000509
【図５０９】
0003933424.tif 000510
【図５１０】
0003933424.tif 000511
【図５１１】
0003933424.tif 000512
【図５１２】
0003933424.tif 000513
【図５１３】
0003933424.tif 000514
【図５１４】
0003933424.tif 000515
【図５１５】
0003933424.tif 000516
【図５１６】
0003933424.tif 000517
【図５１７】
0003933424.tif 000518
【図５１８】
0003933424.tif 000519
【図５１９】
0003933424.tif 000520
【図５２０】
0003933424.tif 000521
【図５２１】
0003933424.tif 000522
【図５２２】
0003933424.tif 000523
【図５２３】
0003933424.tif 000524
【図５２４】
0003933424.tif 000525
【図５２５】
0003933424.tif 000526
【図５２６】
0003933424.tif 000527
【図５２７】
0003933424.tif 000528
【図５２８】
0003933424.tif 000529
【図５２９】
0003933424.tif 000530
【図５３０】
0003933424.tif 000531
【図５３１】
0003933424.tif 000532
【図５３２】
0003933424.tif 000533
【図５３３】
0003933424.tif 000534
【図５３４】
0003933424.tif 000535
【図５３５】
0003933424.tif 000536
【図５３６】
0003933424.tif 000537
【図５３７】
0003933424.tif 000538
【図５３８】
0003933424.tif 000539
【図５３９】
0003933424.tif 000540
【図５４０】
0003933424.tif 000541
【図５４１】
0003933424.tif 000542
【図５４２】
0003933424.tif 000543
【図５４３】
0003933424.tif 000544
【図５４４】
0003933424.tif 000545
【図５４５】
0003933424.tif 000546
【図５４６】
0003933424.tif 000547
【図５４７】
0003933424.tif 000548
【図５４８】
0003933424.tif 000549
【図５４９】
0003933424.tif 000550
【図５５０】
0003933424.tif 000551
【図５５１】
0003933424.tif 000552
【図５５２】
0003933424.tif 000553
【図５５３】
0003933424.tif 000554
【図５５４】
0003933424.tif 000555
【図５５５】
0003933424.tif 000556
【図５５６】
0003933424.tif 000557
【図５５７】
0003933424.tif 000558
【図５５８】
0003933424.tif 000559
【図５５９】
0003933424.tif 000560
【図５６０】
0003933424.tif 000561
【図５６１】
0003933424.tif 000562
【図５６２】
0003933424.tif 000563
【図５６３】
0003933424.tif 000564
【図５６４】
0003933424.tif 000565
【図５６５】
0003933424.tif 000566
【図５６６】
0003933424.tif 000567
【図５６７】
0003933424.tif 000568
【図５６８】
0003933424.tif 000569
【図５６９】
0003933424.tif 000570
【図５７０】
0003933424.tif 000571
【図５７１】
0003933424.tif 000572
【図５７２】
0003933424.tif 000573
【図５７３】
0003933424.tif 000574
【図５７４】
0003933424.tif 000575
【図５７５】
0003933424.tif 000576
【図５７６】
0003933424.tif 000577
【図５７７】
0003933424.tif 000578
【図５７８】
0003933424.tif 000579
【図５７９】
0003933424.tif 000580
【図５８０】
0003933424.tif 000581
【図５８１】
0003933424.tif 000582
【図５８２】
0003933424.tif 000583
【図５８３】
0003933424.tif 000584
【図５８４】
0003933424.tif 000585
【図５８５】
0003933424.tif 000586
【図５８６】
0003933424.tif 000587
【図５８７】
0003933424.tif 000588
【図５８８】
0003933424.tif 000589
【図５８９】
0003933424.tif 000590
【図５９０】
0003933424.tif 000591
【図５９１】
0003933424.tif 000592
【図５９２】
0003933424.tif 000593
【図５９３】
0003933424.tif 000594
【図５９４】
0003933424.tif 000595
【図５９５】
0003933424.tif 000596
【図５９６】
0003933424.tif 000597
【図５９７】
0003933424.tif 000598
【図５９８】
0003933424.tif 000599
【図５９９】
0003933424.tif 000600
【図６００】
0003933424.tif 000601
【図６０１】
0003933424.tif 000602
【図６０２】
0003933424.tif 000603
【図６０３】
0003933424.tif 000604
【図６０４】
0003933424.tif 000605
【図６０５】
0003933424.tif 000606
【図６０６】
0003933424.tif 000607
【図６０７】
0003933424.tif 000608
【図６０８】
0003933424.tif 000609
【図６０９】
0003933424.tif 000610
【図６１０】
0003933424.tif 000611
【図６１１】
0003933424.tif 000612
【図６１２】
0003933424.tif 000613
【図６１３】
0003933424.tif 000614
【図６１４】
0003933424.tif 000615
【図６１５】
0003933424.tif 000616
【図６１６】
0003933424.tif 000617
【図６１７】
0003933424.tif 000618
【図６１８】
0003933424.tif 000619
【図６１９】
0003933424.tif 000620
【図６２０】
0003933424.tif 000621
【図６２１】
0003933424.tif 000622
【図６２２】
0003933424.tif 000623
【図６２３】
0003933424.tif 000624
【図６２４】
0003933424.tif 000625
【図６２５】
0003933424.tif 000626
【図６２６】
0003933424.tif 000627
【図６２７】
0003933424.tif 000628
【図６２８】
0003933424.tif 000629
【図６２９】
0003933424.tif 000630
【図６３０】
0003933424.tif 000631
【図６３１】
0003933424.tif 000632
【図６３２】
0003933424.tif 000633
【図６３３】
0003933424.tif 000634
【図６３４】
0003933424.tif 000635
【図６３５】
0003933424.tif 000636
【図６３６】
0003933424.tif 000637
【図６３７】
0003933424.tif 000638
【図６３８】
0003933424.tif 000639
【図６３９】
0003933424.tif 000640
【図６４０】
0003933424.tif 000641
【図６４１】
0003933424.tif 000642
【図６４２】
0003933424.tif 000643
【図６４３】
0003933424.tif 000644
【図６４４】
0003933424.tif 000645
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0003933424.tif 000646
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0003933424.tif 000647
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0003933424.tif 000648
【図６４８】
0003933424.tif 000649
【図６４９】
0003933424.tif 000650
【図６５０】
0003933424.tif 000651
【図６５１】
0003933424.tif 000652
【図６５２】
0003933424.tif 000653
【図６５３】
0003933424.tif 000654
【図６５４】
0003933424.tif 000655
【図６５５】
0003933424.tif 000656
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0003933424.tif 000657
【図６５７】
0003933424.tif 000658
【図６５８】
0003933424.tif 000659
【図６５９】
0003933424.tif 000660
【図６６０】
0003933424.tif 000661
【図６６１】
0003933424.tif 000662
【図６６２】
0003933424.tif 000663
【図６６３】
0003933424.tif 000664
【図６６４】
0003933424.tif 000665
【図６６５】
0003933424.tif 000666
【図６６６】
0003933424.tif 000667
【図６６７】
0003933424.tif 000668
【図６６８】
0003933424.tif 000669
【図６６９】
0003933424.tif 000670
【図６７０】
0003933424.tif 000671
【図６７１】
0003933424.tif 000672
【図６７２】
0003933424.tif 000673
【図６７３】
0003933424.tif 000674
【図６７４】
0003933424.tif 000675
【図６７５】
0003933424.tif 000676
【図６７６】
0003933424.tif 000677
【図６７７】
0003933424.tif 000678
【図６７８】
0003933424.tif 000679
【図６７９】
0003933424.tif 000680
【図６８０】
0003933424.tif 000681
【図６８１】
0003933424.tif 000682
【図６８２】
0003933424.tif 000683
【図６８３】
0003933424.tif 000684
【図６８４】
0003933424.tif 000685
【図６８５】
0003933424.tif 000686
【図６８６】
0003933424.tif 000687
【図６８７】
0003933424.tif 000688
【図６８８】
0003933424.tif 000689
【図６８９】
0003933424.tif 000690
【図６９０】
0003933424.tif 000691
【図６９１】
0003933424.tif 000692
【図６９２】
0003933424.tif 000693
【図６９３】
0003933424.tif 000694
【図６９４】
0003933424.tif 000695
【図６９５】
0003933424.tif 000696
【図６９６】
0003933424.tif 000697
【図６９７】
0003933424.tif 000698
【図６９８】
0003933424.tif 000699
【図６９９】
0003933424.tif 000700
【図７００】
0003933424.tif 000701
【図７０１】
0003933424.tif 000702
【図７０２】
0003933424.tif 000703
【図７０３】
0003933424.tif 000704
【図７０４】
0003933424.tif 000705
【図７０５】
0003933424.tif 000706
【図７０６】
0003933424.tif 000707
【図７０７】
0003933424.tif 000708
【図７０８】
0003933424.tif 000709
【図７０９】
0003933424.tif 000710
【図７１０】
0003933424.tif 000711
【図７１１】
0003933424.tif 000712
【図７１２】
0003933424.tif 000713
【図７１３】
0003933424.tif 000714
【図７１４】
0003933424.tif 000715
【図７１５】
0003933424.tif 000716
【図７１６】
0003933424.tif 000717
【図７１７】
0003933424.tif 000718
【図７１８】
0003933424.tif 000719
【図７１９】
0003933424.tif 000720
【図７２０】
0003933424.tif 000721
【図７２１】
0003933424.tif 000722
【図７２２】
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【図７２３】
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【図７２４】
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【図７２５】
0003933424.tif 000726
【図７２６】
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0003933424.tif 000728