(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極を形成し、該ゲート電極の両側に第１及び第２の不純物領域を形成することによりトランジスタを形成する工程と、
次いで前記トランジスタを覆う第１の絶縁膜を、前記半導体基板の上に形成する工程と、
次いで強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上
部電極と下部電極とを有するキャパシタを前記第１の絶縁膜の上に形成する工程と、
次いで前記キャパシタと前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
次いで前記第２の絶縁膜の表面を平坦化する工程と、
次いで前記第１及び第２の絶縁膜をパターニングして前記第１の不純物領域の上に第１のホールを形成し、前記キャパシタの下部電極の上に第２のホールを形成する工程と、
次いで前記第１のホールと前記第２のホール内にそれぞれ同じ材料からなる第１のプラグと第２のプラグを形成する工程と、
次いで前記第２の絶縁膜をパターニングして前記キャパシタの前記上部電極の上に第３のホールを形成する工程と、
次いで前記第３のホール内と前記第２の絶縁膜の上に導電膜を形成する工程と、
次いで前記導電膜をパターニングして、前記第３のホールを通して前記キャパシタの前記上部電極と前記第１のプラグとに接続される第１の導電パターンと、前記第２のプラグ上に接続される第２の導電パターンとを形成する工程と、
次いで前記第１の導電パターンと前記第２の導電パターンの上に第３の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１及び第２のホールの内面と前記第２の絶縁膜の上面の上に密着層を形成する工程と、
前記密着層の上に金属膜を形成して該金属膜によって前記１及び第２のホール内を埋め込む工程と、
前記金属膜と前記密着層を化学機械研磨法を用いて前記第２の絶縁膜の上から除去して、前記第１及び第２のホール内に選択的に残す工程と
によって前記第１のプラグと前記第２のプラグが形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２のプラグの形成後かつ前記第３のホールを形成する工程前に、前記第２の絶縁膜を真空雰囲気中で加熱して脱水処理し、次いで不活性ガスのプラズマ処理により前記第２の絶縁膜の膜質を改善する工程を有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記プラズマ処理の後かつ前記第３のホールの形成前に、前記第１及び第２のプラグと前記第２の絶縁膜の上に酸化防止膜を形成する工程と、
前記第３のホールを前記酸化防止膜と前記第２の絶縁膜に形成した後に、前記キャパシタの結晶性改善のために酸素雰囲気中で前記キャパシタをアニールする工程と、
前記アニールの後に、前記酸化防止膜をエッチバックによって除去して前記第１及び第２のプラグの上面を露出させる工程とをさらに有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記酸化防止膜は、ＣＶＤ法により形成する窒化シリコン膜、又は、ＴＥＯＳを用いてプラズマＣＶＤ法により形成される膜厚２５０ｎｍ以上のＴＥＯＳ膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記酸化防止膜をエッチバックによって除去する工程において、前記第２の絶縁膜も僅かにエッチングされて、前記第１及び第２のプラグの上端部が前記第２の絶縁膜の表面から突出することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、強誘電体層、高誘電体層を有するキャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに電荷を蓄積することによって情報を記憶する構造を有している。情報の書き込み、消去には、フローティングゲートと半導体基板の間の絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
ＦｅＲＡＭは、強誘電体キャパシタを有し、強誘電体のヒステリシス特性を利用して情報を記憶するものである。強誘電体キャパシタは、１対の電極間に強誘電体膜を挟んだ構造を有し、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば、情報を読み出すことができる。
【０００４】
従って、ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で駆動し、省電力で高速の書き込みができる。
ところで、ＦｅＲＡＭは、メモリセル領域にＭＯＳＦＥＴと強誘電体キャパシタを有している。強誘電体キャパシタは、半導体基板に形成されたＭＯＳＦＥＴを覆う第１の絶縁膜の上に形成され、さらに、第２の絶縁膜によって覆われており、強誘電体キャパシタとＭＯＳＦＥＴの接続については種々の構造が提案されている。
【０００５】
例えば、特開平１１−２３８８５５号公報には、キャパシタを覆う第２の絶縁膜にキャパシタの上部電極と下部電極を露出する第１、第２のコンタクトホールを形成した後に、第１、第２のコンタクトホール内を導電パターンで埋め込み、ついで、ＭＯＳＦＥＴを覆う第１の絶縁膜に不純物拡散層を露出する第３のコンタクトホールを形成した後に、第３のコンタクトホールをプラグで埋め込み、さらに、第１のコンタクトホール内の導電パターンと第３のコンタクトホール内のプラグを配線によって接続する工程を有するＦｅＲＡＭの製造方法が記載されている。
【０００６】
そのようなＦｅＲＡＭは、ＭＯＳＦＥＴの不純物拡散層とキャパシタの上部電極とを電気的に接続するために、ＭＯＳＦＥＴの不純物拡散層上のプラグと、キャパシタの上の導電パターンと、これらを接続する配線とを有しており、構造が複雑になって製造工数が多くなってしまう。
ＦｅＲＡＭでは、強誘電体キャパシタのダメージを低減するためには、強誘電体キャパシタとＭＯＳＦＥＴとの接続に必要な工程が少ないことが好ましい。
【０００７】
これに対して、特開２０００−３６５６８号公報の図３には、ＭＯＳＦＥＴを覆う第１の絶縁膜と、第１の絶縁膜の上に形成された強誘電体キャパシタと、強誘電体キャパシタを覆う第２の絶縁膜とを有し、第１及び第２の絶縁膜内に形成された１つのプラグと第２の絶縁膜上の配線とによってＭＯＳＦＥＴの不純物拡散層と強誘電体キャパシタの上部電極とを接続する構造のＦｅＲＡＭが記載されている。
【０００８】
これによれば、ＭＯＳＦＥＴとキャパシタとの接続構造を簡素化してスループットを向上することができる。
【０００９】
【発明が解決しようとする課題】
ところで、特開２０００−３６５６８号公報に記載されたＦｅＲＡＭでは、キャパシタの下部電極を引き出すための配線構造が記載されていないが、下部電極に接続する配線構造をより簡単にすることが望ましい。
キャパシタの下部電極への配線接続については、特開平１１−２３８８５５号公報に記載されているように、キャパシタの下部電極と上部電極の上に同時にホールを形成し、これらのホールを通して下部電極に配線を接続することも考えられる。
【００１０】
しかし、キャパシタを覆う絶縁膜の表面が平坦な場合には、下部電極の上のホールと上部電極の上のホールの深さが異なってしまうので、それらのホールを同時に開口しようとすると、上部電極の上のホールが早く開口してその下の強誘電体膜を損傷するおそれがある。
本発明の目的は、トランジスタの上方に形成されるキャパシタへのダメージを抑制して、キャパシタの上部電極と下部電極へのそれぞれの配線接続構造を簡単にすることができる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明によれば、半導体基板上にゲート電極を形成し、該ゲート電極の両側に第１及び第２の不純物領域を形成することによりトランジスタを形成する工程と、次いで前記トランジスタを覆う第１の絶縁膜を、前記半導体基板の上に形成する工程と、次いで強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第１の絶縁膜の上に形成する工程と、次いで前記キャパシタと前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、次いで前記第２の絶縁膜の表面を平坦化する工程と、次いで前記第１及び第２の絶縁膜をパターニングして前記第１の不純物領域の上に第１のホールを形成し、前記キャパシタの下部電極の上に第２のホールを形成する工程と、次いで前記第１のホールと前記第２のホール内にそれぞれ同じ材料からなる第１のプラグと第２のプラグを形成する工程と、次いで前記第２の絶縁膜をパターニングして前記キャパシタの前記上部電極の上に第３のホールを形成する工程と、次いで前記第３のホール内と前記第２の絶縁膜の上に導電膜を形成する工程と、次いで前記導電膜をパターニングして、前記第３のホールを通して前記キャパシタの前記上部電極と前記第１のプラグとに接続される第１の導電パターンと、前記第２のプラグ上に接続される第２の導電パターンとを形成する工程と、次いで前記第１の導電パターンと前記第２の導電パターンの上に第３の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００１３】
上記した発明によれば、キャパシタの上部電極の上のホールと下部電極の上のホールを同時に開口するのではなく、下部電極の上のホールと半導体基板の不純物拡散層の上のホールとを同時に形成し、続いてそれらのホール内にプラグを埋め込み、その後に、キャパシタの上部電極の上にホールを単独で形成するようにしたので、上部電極の上にホールを形成する際に、誘電体膜の劣化が抑制され、キャパシタ特性の劣化が防止される。
【００１４】
しかも、キャパシタ覆う第２の絶縁膜には２工程で全てのホールを形成するようにしているので、工程が従来より増加することはない。
さらに、キャパシタの上部電極の上のホール内にはプラグを充填せずに、第２の絶縁膜上に形成される一層目の配線を直に接続しているので、プラグを形成する際に使用される還元性ガスによってキャパシタが損傷を受けることはない。
【００１５】
また、上部電極上のホールから引き出される一層目の配線は、トランジスタの不純物領域の上のプラグの上に延びて接続されているので、構造が複雑化することはない。
本発明では、トランジスタとキャパシタを覆う第２の絶縁膜のうち、半導体基板の不純物拡散層とキャパシタの下部電極のそれぞれの上にホールを形成し、それらのホール内に金属製のプラグを埋め込んだ後に、プラグと第２の絶縁膜を酸化窒化シリコンのような酸化防止膜で覆いながら、キャパシタの上部電極の上に第３のホールを形成し、ついで酸素アニールによるキャパシタの膜質改善を行っている。しかも、酸化防止膜を形成する前に第２の絶縁膜を脱水処理し、ついで第２の絶縁膜を不活性ガスプラズマによるアニールを行っている。不活性ガスとして例えば窒素ガスを使用する。
【００１６】
これにより、酸素アニールの際に、プラグの酸化が防止されるとともに、キャパシタの膜剥がれが発生し難くなることが実験により確かめられた。
なお、酸化防止膜は、酸素アニールの後にエッチング除去されるが、このとき第２の絶縁膜も僅かにエッチングされるので、プラグが僅かに第２の絶縁膜の表面から突出する。
【００１７】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
図１〜図２１は本発明の一実施形態の半導体装置の製造方法を工程順に示す断面図である。
まず、図１に示す断面構造を得るまでの工程を説明する。
【００１８】
図１に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に、素子分離絶縁膜２をＬＯＣＯＳ（Local Oxidation of Silicon）法により形成する。素子分離絶縁膜２としてはＬＯＣＯＳ法の他、ＳＴＩ(Shallow Trench Isolation)法を採用してもよい。
そのような素子分離絶縁膜２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物及びｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成する。なお、図１には示していないが、周辺回路領域ＢではＣＭＯＳを形成するためにｐウェル（不図示）も形成される。
【００１９】
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４としてシリコン酸化膜を形成する。
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、ｐウェル３ａ上ではｎ型不純物、ｎ型ウェル３ｂ上ではｐ型不純物をシリコン膜内にイオン注入してシリコン膜を低抵抗化する。その後に、シリコン膜をフォトリソグラフィ法により所定の形状にパターニングして、ゲート電極５ａ〜５ｃを形成する。
【００２０】
メモリセル領域Ａにおける１つのｐウェル３ａ上には２つのゲート電極５ａ，５ｂがほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
次に、メモリセル領域Ａにおいて、ゲート電極５ａ，５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。続いて、周辺回路領域Ｂにおいて、ゲート電極５ｃの両側のｎウェル３ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
【００２１】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ〜５ｃの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（SiO2）を形成する。
さらに、ゲート電極５ａ〜５ｃと側壁絶縁膜７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域６ａをＬＤＤ構造にし、さらに、ｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域６ｂもＬＤＤ構造とする。
【００２２】
なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ，５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。
【００２３】
次に、全面に高融点金属膜、例えば、Ｔｉ、Ｃｏの膜を形成した後に、この高融点金属膜を加熱してｎ型不純物拡散領域６ａ，ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ，８ｂを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー膜９として酸窒化シリコン（SiON）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁膜１０として二酸化シリコン（SiO2）をカバー膜９上に約１．０μｍの厚さに成長する。
【００２４】
続いて、第１の層間絶縁膜１０を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing)法により研磨してその表面を平坦化する。
次に、図２に示す構造を形成するまでの工程を説明する。
まず、ＤＣスパッタ法によって、チタン（Ti）膜とプラチナ（Pt）膜を第１の層間絶縁膜１０上に順に形成し、これらの膜を第１の導電膜１１とする。この場合、Ti膜の厚さを１０〜３０ｎｍ程度、例えば２０ｎｍとし、Pt膜の厚さを１００〜３００ｎｍ程度、例えば１７５ｎｍとする。そのチタン膜は、プラチナ膜と第１の層間絶縁膜１０との密着性を改善する役割を果たす。
【００２５】
なお、第１の導電膜１１として、イリジウム、ルテニウム、酸化ルテニウム、酸化ルテニウムストロンチウム(SrRuO3)等の膜を形成してもよい。
次に、スパッタリング法により、カルシウム（Ca）とストロンチウム（Sr）が添加されたＰＬＺＴ(lead lanthanum zirconate titanate;(Pb1-3x/2Lax )(Zr1-y Tiy )O3 ）を第１の導電膜１１の上に１００〜３００ｎｍの厚さ、例えば２４０ｎｍに形成し、これを強誘電体膜１２として使用する。なお、ＰＬＺＴ膜にはカルシウム（Ca）とストロンチウム（Sr）を添加しないこともある。
【００２６】
続いて、酸素雰囲気中にシリコン基板１を置き、例えば７２５℃、２０秒間、昇温速度１２５℃／sec の条件で、強誘電体膜１２を構成するＰＬＺＴ膜をＲＴＡ(Rapid Thermal Annealing) 処理することにより、ＰＬＺＴ膜の結晶化処理を行う。
強誘電体材料膜の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ法がある。また、強誘電体膜１２の材料としてはＰＬＺＴの他に、ＰＺＴ((Pb(Zr1-xTiX )O3)、SrBi2(Tax Nb1-x )2O9（但し、０＜ｘ≦１）、Bi4Ti2O12 などがある。なお、ＤＲＡＭを形成する場合には、上記の強誘電体材料に代えて(BaSr)TiO3（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体材料を使用すればよい。
【００２７】
そのようなＰＬＺＴ膜１２を形成した後に、その上に第２の導電膜１３として酸化イリジウム(IrOx ) 膜をスパッタリング法により１００〜３００ｎｍの厚さ、例えば２００ｎｍの厚さに形成する。なお、第２の導電膜１３として、プラチナ膜又は酸化ルテニウムストロンチウム（ＳＲＯ）膜をスパッタ法により形成してもよい。
【００２８】
次に、図３に示す構造を得るまでの工程を説明する。
まず、上部電極形状のレジストパターン（不図示）を第２の導電膜１３上に形成した後に、そのレジストパターンをマスクに使用して第２の導電膜１３をエッチングし、これにより残った第２の導電膜１３をキャパシタの上部電極１３ａとして使用する。
【００２９】
そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間の条件で、強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１２に入ったダメージを回復させるために行われる。
続いて、メモリセル領域Ａにおいて、キャパシタ上部電極１３ａ及びその周辺にレジストパターン（不図示）を形成した状態で強誘電体膜１２をエッチングし、これにより残った強誘電体膜１２をキャパシタの誘電体膜１２ａとして使用する。そして、そのレジストパターンを除去した後に、温度６５０℃、６０分間で強誘電体膜１２を酸素雰囲気中でアニールする。このアニールは、その下の膜に吸収された水分等を脱ガスするために行われる。
【００３０】
次に、図４に示すように、上部電極１３ａ、誘電体膜１２ａ及び第一の導電膜１１の上に、エンキャップ層１４としてAl2O3 膜をスパッタリング法により５０ｎｍの厚さに常温下で形成する。このエンキャップ層１４は、還元され易い誘電体膜１２ａを水素から保護して、水素がその内部に入ることをブロックするために形成される。なお、エンキャップ層１４として、ＰＺＴ膜、ＰＬＺＴ膜又は酸化チタン膜を形成してもよい。
【００３１】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／sec の条件で、エンキャップ層１４の下のＰＬＺＴ膜１２を急速熱処理してその膜質を改善する。
次に、エンキャップ層１４の上にレジストを塗布し、これを露光、現像して上部電極１３ａ及び誘電体膜１２ａの上とその周辺に残す。そして、レジストをマスクに使用して、エンキャップ層１４、第１の導電膜１１をエッチングし、これにより残った第１の導電膜１１をキャパシタの下部電極１１ａとして使用する。エンキャップ層１４、第１の導電膜１１のエッチングは、塩素を用いたドライエッチングにより行われる。
【００３２】
そのレジストパターンを除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、強誘電体膜１２をアニールしてダメージから回復させる。
これにより、図５に示すように、第１の層間絶縁膜１０の上には、下部電極１１ａ、誘電体膜１２ａ、上部電極１３ａからなるキャパシタＱが形成されることになる。
【００３３】
メモリセル領域Ａにおける絶縁膜を除いた平面構成を示すと図２２のようになり、矩形状の１つの誘電体膜１２ａの上には複数の上部電極１３ａが形成され、また、誘電体膜１２ａの下の下部電極１１ａは誘電体膜１２ａの側方に延在する大きさとなっている。なお、図２２には、後述するコンタクトホール、ビット線等も描かれている。
【００３４】
次に、図６に示すように、キャパシタＱ及び第１の層間絶縁膜１０の上に、第２の層間絶縁膜１５として膜厚１２００ｎｍのSiO2膜をＣＶＤ法により形成した後に、第２の層間絶縁膜１５の表面をＣＭＰ法により平坦化する。第２の層間絶縁膜１５の成長は、反応ガスとしてシラン（SiH4）を用いてもよいし、ＴＥＯＳを用いて行ってもよい。
【００３５】
第２の層間絶縁膜１５の表面の平坦化は、上部電極１３ａの上面から２００ｎｍの厚さとなるまで行われる。このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第２の層間絶縁膜１５表面に付着したりその内部に吸収される。そこで、真空チャンバ（不図示）中で温度３９０℃で第２の層間絶縁膜１５を加熱することにより、その表面及び内部の水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１５を加熱しながらN2O プラズマに曝して脱水とともに膜質を改善する。これにより、後の工程での加熱と水によるキャパシタの劣化が防止される。
【００３６】
そのような脱水処理とプラズマ処理は同じチャンバ（不図示）内において行ってもよい。そのチャンバ内には、シリコン基板１を載せる支持電極とこれに対向する対向電極が配置され、対向電極には高周波電源が接続可能な状態となっている。そして、チャンバ内にN2O ガスを導入した状態で、まず、対向電極には高周波電源を印加しない状態で絶縁膜の脱水処理を行い、次に、対向電極に高周波電源を印加した状態で電極間にN2O プラズマを発生させて絶縁膜のN2O プラズマ処理を行う。そのN2O プラズマ処理によれば、絶縁膜の少なくとも表面には窒素が含まれる。そのような方法は、以下で述べる脱水及びプラズマ処理にも採用される。脱水処理に続くプラズマ処理の際にはN2O プラズマを使用することが好ましいが、NOプラズマ、N2プラズマ等を使用してもよく、このことについては後述する工程でも同様である。なお、脱水処理の基板温度とプラズマ処理の基板温度はほぼ同じとなる。
【００３７】
次に、図７に示すように、第２の層間絶縁膜１５の上にレジスト１６を塗布し、これを露光、現像して、メモリセル領域Ａの不純物拡散層６ａの上とキャパシタ下部電極１１ａの上と周辺回路領域Ｂの不純物拡散層６ｂの上にそれぞれホール形成用窓１６ａ〜１６ｅを形成する。
続いて、第１及び第２の層間絶縁膜１０，１５、カバー膜９をドライエッチングして、メモリセル領域Ａの不純物拡散層６ａ、キャパシタ下部電極１１ａの上にコンタクトホール１５ａ〜１５ｅを形成するとともに、周辺回路領域Ｂの不純物拡散層６ｂの上にもコンタクトホール１５ｄ、１５ｅを形成する。第１及び第２の層間絶縁膜１０，１５とカバー膜９は、CF系ガス、例えばCHF3にCF4 、Arを加えた混合ガスを用いてエッチングされる。
【００３８】
このエッチングの際には、キャパシタＱの下部電極１１ａを覆っているAl2O3 エンキャップ層１４のエッチングレートが他の絶縁膜よりも小さいので、下部電極１１ａの上に形成される浅いコンタクトホール１５ｃと他のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅのエッチング深さの違いはエンキャップ層１４によって吸収される。
【００３９】
この場合、第１及び第２の層間絶縁膜１０，１５を構成するSiO2膜と、カバー膜９を構成するSiON膜と、エンキャップ層１４を構成するAl2O3 のそれぞれのエッチングレートの比は、１０対４対１となる。
なお、コンタクトホール１５ａ〜１５ｅは、上が広くて下が狭いテーパ状となり、不純物拡散層６ａ、６ｂの上のコンタクトホール１５ａ，１５ｂ，１５ｄ，１５ｅの深さ方向中央での直径は約０．５μｍとなる。
【００４０】
次に、レジスト１６を除去した後に、図８に示すように、第２の層間絶縁膜１５の上とコンタクトホール１５ａ〜１５ｅの内面にＲｆ前処理エッチングを行った後、それらの上にスパッタリング法によりチタン（Ti）膜を２０ｎｍ、窒化チタン(TiN) 膜を５０ｎｍの厚さに形成し、これらの膜を密着層１７とする。さらに、フッ化タングステンガス(WF6) 、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層１７の上にタングステン膜１８を形成する。なお、タングステン膜１８の成長初期にはシラン（SiH4）ガスも使用する。タングステン膜１８は、各コンタクトホール１５ａ〜１５ｅを完全に埋め込む厚さ、例えば第２の層間絶縁膜１５上で５００ｎｍ程度とする。
【００４１】
なお、コンタクトホール１５ａ〜１５ｅはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜１８には空洞（ス、ボイドともいう）が形成され難い。
次に、図９に示すように、第２の層間絶縁膜１５上のタングステン膜１８と密着層１７をＣＭＰ法により除去し、各コンタクトホール１５ａ〜１５ｅ内にのみ残す。これにより、コンタクトホール１５ａ〜１５ｅ内のタングステン膜１８と密着層１７をプラグ１８ａ〜１８ｅとして使用する。ここで、ＣＭＰ法の代わりにエッチバックを用いると、タングステン膜１８のエッチングと密着層１７のエッチングでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。
【００４２】
なお、メモリセル領域Ａの１つのｐウェル３ａにおいて、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ａ上の第１のプラグ１８ａは、後述するビット線に接続され、さらに、残り２つの第２のプラグ１８ｂは、後述する配線を介してキャパシタＱの上部電極１３ａに接続される。さらに、下部電極１１ａの上のコンタクトホール１５ｃとその中のプラグ１８ｃは、図２２に示したように、誘電体膜１２ａからはみ出した部分に形成されるものであるが、図９以降の図面では、理解を容易にするために、メモリセル領域Ａの不純物拡散層６ａ上の複数のプラグ１８ａ，１８ｂの延長上にあるように便宜的に描かれている。
【００４３】
その後に、コンタクトホール１５ａ〜１５ｅ形成後の洗浄処理、ＣＭＰ後の洗浄処理等の工程で第２の層間絶縁膜１５表面に付着したり内部に浸透した水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２の層間絶縁膜１５を加熱して水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁膜１５を加熱しながらN2プラズマに曝して膜質を改善するアニールを例えば２分間行う。ここで、N2O プラズマではなく、N2プラズマを使用したのは、コンタクトホール１５ａ〜１５ｅ内のタングステン膜１８のエッチングを防止するためと、脱水してキャパシタの劣化を防止するためだけでなく、キャパシタＱを構成する膜が熱ストレスによって剥がれることを防止するためである。膜の剥がれは、その周辺の膜との熱ストレスの違い等によって発生する。
【００４４】
続いて、図１０に示すように、第２の層間絶縁膜１５とプラグ１８ａ〜１８ｅの上に、プラズマＣＶＤ法によりSiON膜を例えば１００ｎｍの厚さに形成する。このSiON膜は、シラン（SiH4）とN2O の混合ガスを用いて形成され、プラグ１８ａ〜１８ｅの酸化を防止するための酸化防止膜１９として使用される。
ところで、第２の層間絶縁膜１５のプラズマアニールに使用されるガス種と酸化防止膜の構成材料は、次のような実験の比較結果によって選択された。即ち、表１に示すように、プラズマアニールのガスとしてN2O を使用し、酸化防止膜としてプラズマＣＶＤ法により形成したシリコン窒化膜（SiN ）、又は、アニールの前処理をせずにＥＣＲＣＶＤ法により形成したシリコン窒化膜（SiN ）は、それぞれ酸化防止機能を有するが、キャパシタＱに膜剥がれが生じるので好ましくない。また、プラズマアニールのガスとしてN2O を使用し、ＴＥＯＳを使用するプラズマＣＶＤ法により形成した酸化シリコン（SiO2）膜を酸化防止膜として用いると、プラグ１８ａ〜１８ｅの酸化防止機能を有しなかった。また、アニールの前処理をせずに、プラズマＣＶＤ法により形成した窒化酸化シリコン（SiON）膜を酸化防止膜として使用すると、キャパシタＱに膜剥がれが生じた。
【００４５】
これに対して、プラズマアニールのガスとしてN2を使用し、プラズマＣＶＤ法により形成した窒化酸化シリコン膜を酸化防止膜として用いると、プラグ１８ａ〜１８ｅの酸化防止機能を有し、キャパシタＱに膜剥がれが生じなかった。
表１に示したように、N2O プラズマアニールを例えば、１．５〜２．０分間行うと、脱水効果が大きいが、プラグ１８ａ〜１８ｅを構成するタングステン膜１８や密着層１７が酸化され易い。なお、プラズマアニール用のガスには、窒素の他の不活性ガス、例えばアルゴン、ネオン、ヘリウムであってもよい。
【００４６】
【表１】
0003907921.tif 000002
【００４７】
次に、図１１に示すように、フォトリソグラフィー法によりエンキャップ層１４と第２の層間絶縁膜１５をパターニングして、キャパシタＱの上部電極１３ａ上にコンタクトホール１５ｆを形成する。
この後に、５５０℃、６０分間の条件で、キャパシタＱの誘電体膜１２ａを酸素雰囲気中でアニールして、誘電体膜１２ａの膜質を改善する。この場合、プラグ１８ａ〜１８ｅは酸化防止膜１９によって酸化が防止される。
【００４８】
その後に、図１２に示すように、CF系のガスを用いてSiON酸化防止膜１９をドライエッチングする。第２の層間絶縁膜１５に対して酸化防止膜１９を選択エッチングすることは難しいので、酸化防止膜１９のエッチング時には第２の層間絶縁膜１５も僅かにエッチングされる。この結果、プラグ１８ａ〜１８ｅは、第２の層間絶縁膜１５の上面から僅かに突出した状態になる。
【００４９】
次に、ＲＦエッチング法によりプラグ１８ａ〜１８ｅ、上部電極１３ａの各表面を約１０ｎｍエッチングして清浄面を露出させる。その後に、図１３に示すように、第２の層間絶縁膜１５、プラグ１８ａ〜１８ｅ、キャパシタＱのコンタクトホール１５ｆの上に、アルミニウムを含む４層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚５０ｎｍの窒化チタン膜、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。
【００５０】
そして、その導電膜をフォトリソグラフィー法によりパターニングして、図１３に示すように、コンタクトパッド２０ａ、２０ｃと一層目の配線２０ｂ、２０ｄ〜２０ｆを形成する。
ここで、メモリセル領域Ａにおいて、ｐウェル３ａの上の２つのゲート電極５ａ，５ｂの間にあるプラグ１８ａの上にはコンタクトパッド２０ａが形成されている。また、素子分離絶縁膜２とゲート電極５ａ，５ｂの間にあるプラグ１８ｂとキャパシタＱの上部電極１３ａはコンタクトホール１５ｆを通して配線２０ｂによって接続される。さらに、キャパシタＱの下部電極１１ａ上のプラグ１８ｃ上には、図２２に示す配置で、別のコンタクトパッド２０ｃが形成されている。
【００５１】
なお、フォトリソグラフィー法に使用されるレジストパターンは、コンタクトパッド２０ａ、配線２０ｂ等を形成した後に除去される。
次に、図１４に示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりSiO2膜を第３の層間絶縁膜２１として２３００ｎｍの厚さに形成し、この層間絶縁膜２１により第２の層間絶縁膜１５、コンタクトパッド２０ａ，２０ｃ及び配線２０ｂ等を覆う。続いて、第３の層間絶縁膜２１の表面をＣＭＰ法により平坦化する。
【００５２】
この後に、真空チャンバ中で３９０℃の温度で第３の層間絶縁膜２１を加熱して水を外部に放出させる。このような脱水処理の後に、第３の層間絶縁膜２１を加熱しながらN2O プラズマに曝して脱水と膜質改善を行う。
ところで、ＴＥＯＳを用いたプラズマＣＶＤ法により形成された第３の層間絶縁膜２１は、カバレッジが悪く、その中に空洞（ス）２１ａが形成される。空洞２１ａは、配線２０ｂ，２０ｄ〜２０ｆ、パッド２０ａ，２０ｃの相互間で発生し、それらの間隔が大きいほど空洞２１ａの位置が高くなる。そして、第３の層間絶縁膜２１の平坦化処理によって空洞２１の一部が露出する。その空洞２１ａ内に導電材が埋め込まれると、第３の層間絶縁膜２１の上に形成される複数の配線が空洞２１ａを介して短絡するおそれがある。
【００５３】
そこで、図１５に示すように、ＴＥＯＳを用いてプラズマＣＶＤ法によりSiO2よりなる保護絶縁膜２２を第３の層間絶縁膜２１の上に１００ｎｍ以上の厚さに形成し、これにより空洞２１ａを覆う。この後に、真空チャンバ中で３９０℃の温度で保護絶縁膜２２の脱水処理をし、加熱しながらN2O プラズマに曝して脱水と膜質改善を行う。
【００５４】
次に、図１６に示すような構造となるまでの工程を説明する。
まず、フォトリソグラフィー法により第３の層間絶縁膜２１と保護絶縁膜２２をパターニングして、メモリセル領域Ａのｐウェル３ａの真ん中にあるコンタクトパッド２０ａの上と、キャパシタＱの下部電極１１ａの上の配線２０ｃと、周辺回路領域Ｂの配線２０ｆの上にホール２２ａ〜２２ｃを形成する。
【００５５】
次に、保護絶縁膜２２の上面とホール２２ａ〜２２ｃの内面の上に、Ｒｆ前処理エッチングを行った後、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン(TiN) よりなる密着層２３をスパッタ法により形成し、その後、ホール２２ａ〜２２ｃを埋め込むようにブランケットタングステン膜２４をＣＶＤ法により例えば８００ｎｍの厚さに形成する。このブランケットタングステン膜２４の成長には、WF6 、H2を含むソースガスを使用する。ところで、密着層２３の膜厚を９０ｎｍ以上としたのは、比較的厚いタングステン膜２４の形成に使用されるH2が保護絶縁膜２２内に浸透してキャパシタＱへダメージを与えることを緩和するためである。なお、上記したように、図８に示したタングステン膜１８は直径の小さいコンタクトホール１５ａ〜１５ｆ内に充填するために薄く形成されるので、その上のTiN 密着層１７の膜厚は５０ｎｍと薄くてもよい。
【００５６】
次に、図１７に示すように、ブラケットタングステン膜２４をエッチバックしてホール２２ａ〜２２ｃの中にのみ残し、ホール２２ａ〜２２ｃ内のブラケットタングステン膜２４を二層目のプラグ２５ａ〜２５ｃとして使用する。これにより、保護絶縁膜２２の上にはTiN 密着層２３が残った状態となる。
次に、図１８に示すように、TiN 密着層２３、プラグ２５ａ〜２５ｃの上に３層構造の導電膜２６をスパッタ法により形成する。その導電膜２６は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚５ｎｍのチタン膜、膜厚１００ｎｍの窒化チタン膜である。
【００５７】
そして、導電膜２６をフォトリソグラフィー法により図１９に示すようにパターニングして、二層目のコンタクトパッド、二層目のアルミニウム配線を形成する。例えば、メモリセル領域Ａにおいて、ｐウェル３ａの中央の不純物拡散層６ａの上方にはプラグ１８ａ，２５ａ、コンタクトパッド２０ａを介して接続されるビット線２６ａが形成され、また、キャパシタＱの下部電極１１ａの上方には、プラグ１８ｃ，２５ｂ、コンタクトパッド２０ｃを介して接続される二層目の配線２６ｂが形成され、さらに周辺回路領域Ｂの一層目のアルミニウム配線２０ｆの上にはプラグ２５ｃを介して接続される二層目のアルミニウム配線２６ｃが形成されている。この状態の平面図を示すと、図２２のようになる。
【００５８】
次に、図１５〜図１９に示したような工程を繰り返して、図２０に示すような構造を形成する。その工程は次のようになる。
まず、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によりSiO2膜を第４の層間絶縁膜２７として２３００ｎｍの厚さに形成し、この層間絶縁膜２７により下側の保護絶縁膜２２、配線２６ａ〜２６ｃを覆う。続いて、第４の層間絶縁膜２７の表面をＣＭＰ法により平坦化する。この後に、真空チャンバ中で３９０℃の温度で第４の層間絶縁膜２７を加熱して水を外部に放出させる。このような脱水処理の後に、第４の層間絶縁膜２７をN2O プラズマに曝して膜質を改善する。
【００５９】
続いて、ＴＥＯＳを用いてプラズマＣＶＤ法によりSiO2よりなる上側の保護絶縁膜２８を第４の層間絶縁膜２７の上に１００ｎｍ以上の厚さに形成する。この後に、真空チャンバ中で３９０℃の温度で保護絶縁膜２２の脱水処理をし、加熱しながらN2O プラズマに曝して膜質を改善する。さらに、フォトリソグラフィー法により第４の層間絶縁膜２７と保護絶縁膜２８をパターニングして、キャパシタＱの下部電極１１ａに電気的に接続される二層目のアルミニウム配線２６ｂの上にホール２７ａを形成する。フォトリソグラフィー法にはレジストマスクを用いるがホール２７ａを形成した後に除去される。
【００６０】
次に、保護絶縁膜２８の上面とホール２７ａの内面の上に、膜厚９０ｎｍ〜１５０ｎｍの窒化チタン(TiN) よりなる密着層２９をスパッタ法により形成し、その後、ホール２７ａを埋め込むようにブランケットタングステン膜をＣＶＤ法により８００ｎｍの厚さに形成する。さらにに、ブラケットタングステン膜をエッチバックしてホール２７ａの中にのみ残し、ホール２７ａ内のブラケットタングステン膜を三層目のプラグ３０として使用する。
【００６１】
これにより、保護絶縁膜２８の上にはTiN 密着層２９が残った状態となる。
その後、密着層２９、プラグ３０の上に２層構造の導電膜をスパッタ法により形成する。その導電膜は、下から順に、膜厚５００ｎｍの銅含有（０．５％）アルミニウム膜、膜厚１００ｎｍの窒化チタン膜である。そして、導電膜をフォトリソグラフィー法によりパターニングして、三層目のアルミニウム配線３１ａ〜３１ｃを形成する。
【００６２】
次に、図２１に示すように、ＴＥＯＳをソースに用いたプラズマＣＶＤ法によってSiO2よりなる保護絶縁膜３２を１００ｎｍの厚さに形成する。その後に、真空チャンバ中で３９０℃の温度で保護絶縁膜３２を加熱して水を外部に放出させる。このような脱水処理の後に、保護絶縁膜３２をN2O プラズマに曝して脱水とともに膜質を改善する。
【００６３】
続いて、保護絶縁膜３２上にシリコン窒化膜３３をＣＶＤ法により３５０ｎｍの厚さに形成して保護絶縁膜３２への水の侵入を阻止する。
その後に、シリコン窒化膜３３の上にポリイミド膜を３μｍの厚さに塗布し、これを２３０℃で３０分間のベークを施して、これをカバー膜３４とする。
上記した実施形態では、シリコン基板１に形成されたＭＯＳＦＥＴの上に第１の層間絶縁膜１０を形成し、その上にキャパシタＱを形成した後に、キャパシタＱ上に第２の層間絶縁膜１５を形成し、ついで、第２の層間絶縁膜１５をＣＭＰ法により平坦化した。これにより、第２の層間絶縁膜１５の表面が平坦となっている状態で、下部電極１１ａの上のホール１５ｃと上部電極１３ａの上のホール１５ｆの深さが異なってしまう。
【００６４】
そこで、メモリセル領域ＡのＭＯＳＦＥＴのソース／ドレインとなる不純物拡散層６ａの上とキャパシタＱの下部電極１１ａの上にそれぞれコンタクトホール１５ａ〜１５ｃを同時に形成し、さらに同じ工程で、周辺回路領域Ｂの不純物拡散層６ｂの上にコンタクトホール１５ｄ，１５ｅを形成する工程を採用した。そして、各コンタクトホール１５ａ〜１５ｅの中にプラグ１８ａ〜１８ｅを埋め込んだ後に、キャパシタＱの上部電極１３ａの上にコンタクトホール１５ｆを形成するようにした。
【００６５】
即ち、キャパシタＱの上部電極１３ａの上と下部電極１３ｂの上のそれぞれのホール１５ｃ，１５ｆを同時に開口するのではなく、下部電極１１ａの上のホール１５ｃを不純物拡散層６ａ上のホール１５ａ，１５ｂと同時に形成し、続いてそれらのホール１５ａ〜１５ｅ内にプラグ１８ａ〜１８ｅを埋め込み、その後に上部電極１３ａの上にホール１５ｆを単独で形成するようにしたので、上部電極１３ａの上にホール１５ｆを形成する際に、誘電体膜１２ａの劣化、キャパシタ特性の悪化が防止される。
【００６６】
しかも、下部電極１１ａの上にホール１５ｃを形成し、その中にプラグ１８ｃを充填するための新たな工程を加える必要が無い。また、キャパシタＱとＭＯＳＦＥＴを覆う第２の層間絶縁膜１５に形成されるコンタクトホール１５ａ〜１５ｆは２度のパターニング工程で済むことになる。
さらに、キャパシタＱの上部電極１３ａの上のコンタクトホール１５ｆ内には密着層とタングステン膜を充填せずに、第２の層間絶縁膜１５上に形成される一層目のアルミニウム配線２０ｂを直に接続したので、タングステン膜を形成する際に使用される還元性のガスによって受けるキャパシタの損傷は抑制される。
【００６７】
また、上部電極１３ａ上のコンタクトホール１５ｆから引き出されるそのアルミニウム配線２０ｂは、ＭＯＳＦＥＴの不純物拡散層６ａの上のプラグ１８ｂの上に延びてキャパシタ上部電極１３ａと接続しているので、構造が複雑化することはない。
ところで、上記した工程では、キャパシタＱの下部電極１１ａに接続される一層目のプラグ１８ｃの上にコンタクトパッド２０ｃ，２６ｂ及びプラグ２５ｂ，３０を介して二層目の配線２６ｂを形成するようにしたが、図２３に示すように、コンタクトパッド２０ｃの代わりに一層目のアルミニウム配線２０ｇを接続した構造を採用してもよい。これにより、コンタクトパッド２０ｃ，２６ｂ及びプラグ２５ｂ，３０が不要になる。
【００６８】
ところで、図１０ではプラグ１８ａ〜１８ｅの酸化を防止するために、酸素ブロック性の高い窒化シリコン（SiN ）膜を酸化防止膜１９として使用している。しかし、プラズマＣＶＤ法によるシリコン窒化膜の成膜時にSiH4を用いているので、プラズマの分解で水素が発生し、強誘電体膜１２の劣化を促進させる。しかも、窒化シリコン膜中には水素が含まれているので、これをエッチングする際にも水素が発生して、せっかく回復した強誘電体膜の特性が劣化され易い。
【００６９】
しかし、SiON膜の代わりに、ＴＥＯＳガスを用いてプラズマＣＶＤ法により形成した膜厚１００ｎｍのSiO2膜を用いると、プラグ１８ａ〜１８ｅの酸化を防止する能力が小さいことが表１で明らかにされた。なお、ＴＥＯＳガスを用いてプラズマＣＶＤ法により形成したSiO2膜を、以下にＴＥＯＳ膜ともいう。
【００７０】
【表２】
0003907921.tif 000003
【００７１】
表２は、酸化防止膜の膜種と膜厚と酸化条件を示した実験結果である。
表２によれば、SiON膜の酸化防止機能が高いことがわかり、また、ファーネス炉内での５５０〜６５０℃の加熱後のＴＥＯＳ膜は、膜厚が２５０ｎｍ以上であれば、酸化防止能力が高いことがわかる。従って、酸化防止膜１９としてＴＥＯＳ膜を用いる場合であって６５０℃〜５５０℃で加熱する場合にはその膜厚を２５０ｎｍ以上とする。また、ＲＴＡ（８５０℃）後に酸化した後にタングステンプラグの酸化を防止するためには、ＴＥＯＳ酸化防止膜を７５ｎｍ以上とすのが好ましい。なお、CF系ガスを用いてエッチングする場合に、膜厚２５０ｎｍのＴＥＯＳ膜のエッチング時間は膜厚１００ｎｍのSiON膜のエッチング時間よりも２０％程度短くなる。
【００７２】
なお、表２の結果は、ＫＬＡ欠陥検査測定器を用いて欠陥個数を測定したものであり、SiONの１９１３個というのは、タングステンプラグの酸化数ではなくてアニールによって膜中に起きた欠陥を数えた者である。また、表２中の測定レンジオーバーというのは、酸化数が極めて多いことを示している。
表２におけるＴＥＯＳ膜は、３００〜５００℃の温度範囲でＴＥＯＳガスを原料にする有機ソースを用いて単周波又は２周波を用いたプラズマＣＶＤで形成される。そして、そのＴＥＯＳ膜は屈折率１．４４〜１．４８の値を持ち、ストレス値が１×108 dyne/cm2以上の値を持つことが好ましい。
【００７３】
ところで、図４に示したエンキャップ層１４は、第２の層間絶縁膜１５にコンタクトホール１５ａ〜１５ｅを形成する際に連続してエッチングしているが、図２４に示すように、エッチングせずに残し、図８に示した密着層１７を形成する前にＲＦエッチングにより除去しても良い。また、図１１に示したように、キャパシタＱの上部電極１３ａの上にコンタクトホール１５ｆを形成する際に、連続してエンキャップ層１４をエッチングしたが、図２５に示すように残すようにして、図１３に示した配線２０ｂ等を構成する導電膜を形成する前の工程でＲＦエッチングにより除去してもよい。これらによれば、コンタクトホール１５ａ〜１５ｅの開口時、或いは、酸化防止膜１９のエッチング時に強誘電体キャパシタＱにダメージを与えなくて済む。
【００７４】
また、キャパシタＱの下部電極１１ａをパターニングする前にエンキャップ層１４を形成するのではなく、図２６に示すように下部電極１１ａをパターニングした後に、図２７に示すように、キャパシタＱの全体と第２の層間絶縁膜１０をエンキャップ層１４によって覆うようにしてもよい。
上記したプラグは、タングステンから形成しているが、チタン、アルミニウム、銅、クロム、亜鉛、コバルト、タンタル、鉄、亜鉛、ニッケル、マグネシウム、モリブデン、リチウムの元素を１つでも含む単層膜及びそれらの積層膜であってもよい。
【００７５】
（付記１）半導体基板に形成された第１の不純物領域及び第２の不純物領域と該半導体基板上に形成されたゲート電極とを有するトランジスタと、
前記トランジスタを覆う第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜とこれを挟む上部電極及び下部電極とを有するキャパシタと、
前記キャパシタ及び前記第１の絶縁膜の上に形成されて表面が平坦化された第２の絶縁膜と、
前記第１及び第２の絶縁膜のうち前記第１の不純物領域の上と前記下部電極の上のそれぞれに形成された第１のホールと第２のホールと、
前記第１のホールと前記第２のホールのそれぞれの中に同じ材料により形成された第１のプラグと第２のプラグと、
前記第２の絶縁膜のうち前記キャパシタの前記上部電極の上に形成された第３のホールと、
前記第２の絶縁膜の上に形成された導電膜から構成され、前記第３のホールを通して前記上部電極に接続され且つ前記第１のプラグに接続される第１の導電パターンと、
前記導電膜から構成され、かつ前記第２のプラグの上に接続される第２の導電パターンと
を有することを特徴とする半導体装置。
【００７６】
（付記２）前記第１及び第２の絶縁膜のうち、前記トランジスタの前記第２の不純物領域の上に形成された第４のホールと、
前記第１及び第２のプラグと同じ材料により前記第４のホール内に形成された第３のプラグと、
前記第２の絶縁膜上の前記導電膜から構成され、かつ前記第３のプラグの上に接続される第３の導電パターンとをさらに有することを特徴とする付記１に記載の半導体装置。
【００７７】
（付記３）前記第１及び第２のプラグは、前記第２の絶縁膜の表面から上に突出していることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記第２の絶縁膜上の前記導電膜は、アルミニウム膜又はアルミニウム合金膜であることを特徴とする付記１又は付記２に記載の半導体装置。
（付記５）前記第１及び第２の導電パターンと前記第２の絶縁膜の上には、表面が平坦化され、内部に空洞を有する第３の絶縁膜が形成され、
前記第３の絶縁膜の前記表面上には第４の絶縁膜が形成され、
前記第４の絶縁膜には、前記第３の導電パターンに接続される第４のプラグが形成され、
前記第４の絶縁膜の上には第４のプラグに接続される配線が形成されている
ことを特徴とする付記２に記載の半導体装置。
【００７８】
（付記６）半導体基板上にゲート電極を形成し、該ゲート電極の両側に第１及び第２の不純物領域を形成することによりトランジスタを形成する工程と、
次いで前記トランジスタを覆う第１の絶縁膜を、前記半導体基板の上に形成する工程と、
次いで強誘電体材料と高誘電体材料のいずれかよりなる誘電体膜と該誘電体膜を挟む上部電極と下部電極とを有するキャパシタを前記第１の絶縁膜の上に形成する工程と、
次いで前記キャパシタと前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
次いで前記第２の絶縁膜の表面を平坦化する工程と、
次いで前記第１及び第２の絶縁膜をパターニングして前記第１の不純物領域の上に第１のホールを形成し、前記キャパシタの下部電極の上に第２のホールを形成する工程と、
次いで前記第１のホールと前記第２のホール内にそれぞれ同じ材料からなる第１のプラグと第２のプラグを形成する工程と、
次いで前記第２の絶縁膜をパターニングして前記キャパシタの前記上部電極の上に第３のホールを形成する工程と、
次いで前記第３のホール内と前記第２の絶縁膜の上に導電膜を形成する工程と、
次いで前記導電膜をパターニングして、前記第３のホールを通して前記キャパシタの前記上部電極と前記第１のプラグとに接続される第１の導電パターンと、前記第２のプラグ上に接続される第２の導電パターンとを形成する工程と、
次いで前記第１の導電パターンと前記第２の導電パターンの上に第３の絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【００７９】
（付記７）前記第１及び第２のホールの内面と前記第２の絶縁膜の上面の上に密着層を形成する工程と、
前記密着層の上に金属膜を形成して該金属膜によって前記第１及び第２のホール内を埋め込む工程と、
前記金属膜と前記密着層を化学機械研磨法を用いて前記第２の絶縁膜の上から除去して、前記第１及び第２のホール内に選択的に残す工程と
によって前記第１のプラグと前記第２のプラグが形成されることを特徴とする付記６に記載の半導体装置の製造方法。
【００８０】
（付記８）前記第１及び第２のプラグの形成後かつ前記第３のホールを形成する工程前に、前記第２の絶縁膜を真空雰囲気中で加熱して脱水処理し、次いで不活性ガスのプラズマ処理により前記第２の絶縁膜の膜質を改善する工程を有することを特徴とする付記６又は付記７に記載の半導体装置の製造方法。
（付記９）前記プラズマ処理の後かつ前記第３のホールの形成前に、前記第１及び第２のプラグと前記第２の絶縁膜の上に酸化防止膜を形成する工程と、
前記第３のホールを前記酸化防止膜と前記第２の絶縁膜に形成した後に、前記キャパシタの結晶性改善のために酸素雰囲気中で前記キャパシタをアニールする工程と、
前記アニールの後に、前記酸化防止膜をエッチバックによって除去して前記第１及び第２のプラグの上面を露出させる工程とをさらに有することを特徴とする付記８に記載の半導体装置の製造方法。
【００８１】
（付記１０）前記酸化防止膜は、ＣＶＤ法により形成する窒化シリコン膜、又は、ＴＥＯＳを用いてプラズマＣＶＤ法により形成される膜厚２５０ｎｍ以上のＴＥＯＳ膜であることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）前記酸化防止膜をエッチバックによって除去する工程において、前記第２の絶縁膜も僅かにエッチングされて、前記第１及び第２のプラグの上端部が前記第２の絶縁膜の表面から突出することを特徴とする付記９に記載の半導体装置の製造方法。
【００８２】
（付記１２）前記第１のホールと前記第２のホールを形成すると同時に、前記第２の不純物領域の上の前記第１及び第２の絶縁膜に第４のホールを形成する工程と、
前記第１のプラグと前記第２のプラグを形成すると同時に、前記第４のホール内に第３のプラグを形成する工程と、
前記第２の絶縁膜の上の前記導電膜をパターニングして前記第３のプラグの上に第３の導電パターンを形成する工程と、
前記第３のプラグの上に前記第３の絶縁膜を形成する工程と
をさらに有することを特徴とする付記６に記載の半導体装置の製造方法。
【００８３】
（付記１３）前記第３の絶縁膜の表面を平坦化する工程と、
前記第３の絶縁膜をパターニングして、少なくとも前記第３の導電パターンの上に第５のホールを形成する工程と、
前記第５のホール内に第４のプラグを形成する工程と、
前記第３のプラグに接続される第４の導電パターンを前記第３の絶縁膜の上に形成する工程と
を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００８４】
（付記１４）前記第４のプラグは、
膜厚９０ｎｍ以上のTiN からなる密着層を形成する工程と、
前記密着層の上にタングステン膜を形成する工程と、
前記タングステン膜をエッチバックして前記第３の絶縁膜の上面側から除去する工程と
から形成される付記１３に記載の半導体装置の製造方法。
【００８５】
（付記１５）前記第３の絶縁膜の平坦化後に、前記第３の絶縁膜を真空雰囲気中で加熱して脱水処理し、ついでN2O プラズマ処理により前記第３絶縁膜の膜質を改善する工程とを有することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１６）前記第３の絶縁膜の表面を平坦化した後に、その表面を覆う第４の絶縁膜を形成する工程と、
前記第５のホールは前記第４の絶縁膜にも形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
【００８６】
（付記１７）前記第４の絶縁膜の形成後に、前記第４の絶縁膜を真空雰囲気中で加熱して脱水処理し、ついでN2O プラズマ処理により前記第４の絶縁膜の膜質を改善する工程とを有することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）前記キャパシタの少なくとも前記上部電極と前記誘電体膜のパターンを形成した後に、酸化物からなるエンキャップ層を前記キャパシタの上に形成する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００８７】
（付記１９）前記エンキャップ層は、前記第２及び第３のホールを形成する際に、前記第１及び第２の絶縁膜よりもエッチングレートが小さい材料から形成されることを特徴とする付記１８に記載の半導体装置の製造方法。
（付記２０）前記エンキャップ層は、前記第１及び第２のホール形成時と前記第３のホール形成時に連続してエッチングされるか、前記第１及び第２のプラグを構成する膜を形成する前処理として第１及び第２のホールを通してエッチングするか、前記導電膜を形成する前処理として前記第３のホールを通してエッチングされるかのいずれかであることを特徴とする付記１８記載の半導体装置の製造方法。
【００８８】
【発明の効果】
以上述べたようにキャパシタの上部電極の上のホールと下部電極の上のホールを同時に開口するのではなく、下部電極の上のホールと半導体基板の不純物拡散層の上のホールとを同時に形成し、続いてそれらのホール内にプラグを埋め込み、その後に、キャパシタの上部電極の上にホールを単独で形成するようにしたので、上部電極の上にホールを形成する際に、誘電体膜の劣化を抑制し、キャパシタ特性を良好に保持することができる。
【００８９】
しかも、キャパシタ覆う第２の絶縁膜には２回の工程で全てのホールを形成するようにしているので、工程の増加を防止できる。
さらに、キャパシタの上部電極の上のホール内にはプラグを充填せずに、第２の絶縁膜上に形成される一層目の配線を直に接続しているので、プラグを形成する際に使用される還元性ガスからキャパシタを保護することができる。
【００９０】
また、上部電極上のホールから引き出される一層目の配線は、トランジスタの不純物領域の上のプラグの上に延びて接続されているので、構造の複雑化が防止できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１）である。
【図２】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その２）である。
【図３】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その３）である。
【図４】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その４）である。
【図５】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その５）である。
【図６】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その６）である。
【図７】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その７）である。
【図８】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その８）である。
【図９】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その９）である。
【図１０】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１０）である。
【図１１】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１１）である。
【図１２】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１２）である。
【図１３】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１３）である。
【図１４】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１４）である。
【図１５】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１５）である。
【図１６】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１６）である。
【図１７】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１７）である。
【図１８】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１８）である。
【図１９】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その１９）である。
【図２０】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その２０）である。
【図２１】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの製造工程を示す断面図（その２１）である。
【図２２】本発明の実施形態に係る半導体装置であるＦｅＲＡＭのメモリセル領域における導電パターンの配置を示す平面図である。
【図２３】本発明の実施形態に係る半導体装置であるＦｅＲＡＭの別な例を示す断面図である。
【図２４】本発明の実施形態に係る半導体装置であるＦｅＲＡＭに使用するエンキャップ層をキャパシタ下部電極の上に残した状態を示す断面図である。
【図２５】本発明の実施形態に係る半導体装置であるＦｅＲＡＭに使用するエンキャップ層をキャパシタの上に残した状態を示す断面図である。
【図２６】本発明の実施形態に係る半導体装置であるＦｅＲＡＭに使用するエンキャップ層がキャパシタ下部電極のパターニング前に形成されない状態を示す断面図である。
【図２７】本発明の実施形態に係る半導体装置であるＦｅＲＡＭに使用するエンキャップ層をキャパシタ下部電極のパターニング後に形成した状態を示す断面図である。
【符号の説明】
１…シリコン基板（半導体基板）、２…素子分離絶縁膜、３ａ、３ｂ…ウェル、４…ゲート絶縁膜、５ａ〜５ｃ…ゲート電極、６ａ，６ｂ…不純物拡散層、７…側壁絶縁膜、８ａ，８ｂ…高融点金属シリサイド膜、９…カバー膜、１０…層間絶縁膜、１１，１３…導電膜、１２…強誘電体膜、１１ａ…下部電極、１２ａ…誘電体膜、１３ａ…上部電極、１４…エンキャップ層、１５…層間絶縁膜、１５ａ〜１５ｆ…コンタクトホール、１６…レジスト、１７…密着層、１８…タングステン層、１８ａ〜１８ｅ…プラグ、１９…酸化防止膜、２０ａ，２０ｃ…コンタクトパッド、２０ｂ，２０ｃ〜２０ｆ…配線、２１…層間絶縁膜、２２…保護絶縁膜、２３…密着層、２４…タングステン膜、２５ａ〜２５ｃ…プラグ、２６…導電層、２７…層間絶縁膜、２８…保護絶縁膜、２９…密着層、３０…プラグ、３１ａ〜３１ｆ…配線、３２…保護絶縁膜、３３…シリコン窒化膜、３４…カバー膜、Ａ…メモリセル領域、Ｂ…周辺回路領域、Ｑ…キャパシタ。
【図１】
0003907921.tif 000004
【図２】
0003907921.tif 000005
【図３】
0003907921.tif 000006
【図４】
0003907921.tif 000007
【図５】
0003907921.tif 000008
【図６】
0003907921.tif 000009
【図７】
0003907921.tif 000010
【図８】
0003907921.tif 000011
【図９】
0003907921.tif 000012
【図１０】
0003907921.tif 000013
【図１１】
0003907921.tif 000014
【図１２】
0003907921.tif 000015
【図１３】
0003907921.tif 000016
【図１４】
0003907921.tif 000017
【図１５】
0003907921.tif 000018
【図１６】
0003907921.tif 000019
【図１７】
0003907921.tif 000020
【図１８】
0003907921.tif 000021
【図１９】
0003907921.tif 000022
【図２０】
0003907921.tif 000023
【図２１】
0003907921.tif 000024
【図２２】
0003907921.tif 000025
【図２３】
0003907921.tif 000026
【図２４】
0003907921.tif 000027
【図２５】
0003907921.tif 000028
【図２６】
0003907921.tif 000029
【図２７】
0003907921.tif 000030