(57)【特許請求の範囲】
【請求項１】
電子回路設計シミュレータであって、
３次元構造の応力情報、弾性剛性情報および不純物拡散係数情報の少なくとも一つを計算する材料設計部と、
前記材料設計部で計算された応力情報、弾性剛性情報および不純物拡散係数情報に基づいて、応力分布、前記３次元構造および不純物分布を予測する３次元粘弾性プロセスシミュレーション部と、
前記３次元粘弾性プロセスシミュレーション部で予測された応力分布、３次元構造および不純物分布を含むプロセスシミュレーションデータに基づいて、マスクウェル方程式、ポアソン方程式、電子連続方程式、正孔連続方程式およびオームの法則方程式を解いて、応力効果を考慮したランプデバイス特性を予測する３次元ランプデバイスシミュレーション部と、を備えることを特徴とする電子回路設計シミュレータ。
【請求項２】
前記３次元ランプデバイスシミュレーション部は、前記材料設計部からの弾性剛性情報に基づいて前記３次元構造の電気的特性を決定し、かつ電界レベル情報を前記材料設計部に供給することを特徴とする請求項１に記載の電子回路設計シミュレータ。
【請求項３】
前記３次元粘弾性プロセスシミュレーション部は、
デバイス材料のための粘弾性モデルと、
非平衡点欠陥拡散モデルと、
異方性ヤング係数モデルとを含むことを特徴とする請求項１に記載の電子回路設計シミュレータ。
【請求項４】
前記３次元粘弾性プロセスシミュレーション部は、
金属蒸着プロセスをシミュレートする手段と、
金属エッチングプロセスをシミュレートする手段と、
シリコン基板酸化プロセスをシミュレートする手段と、
ポリシリコン膜酸化プロセスをシミュレートする手段と、
イオン注入プロセスをシミュレートする手段と、
不純物拡散プロセスをシミュレートする手段と、を有することを特徴とする請求項１に記載の電子回路設計シミュレータ。
【請求項５】
前記３次元粘弾性プロセスシミュレーション部は、異方性残留応力を予測する手段を有することを特徴とする請求項１に記載の電子回路設計シミュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法、半導体デバイス、半導体シミュレーション方法およびシミュレータ、より詳細にはコンピュータ支援設計（ＣＡＤ）ツールを利用して大規模集積回路（ＬＳＩ）におけるランプ素子の性能と製造歩留まりを改善することに関する。
【０００２】
【従来の技術】
半導体設計および製造には、ＬＳＩ製造、プロセスデザイン、システム設計、デバイス設計等に関するいろいろの問題がある。現状のプロセス／デバイス／システム設計段階に関連する問題が指摘されている。
【０００３】
まず第一に、半導体産業とＬＳＩデバイス研究の歴史的な概要と現状、および開発段階について述べる。半導体産業は、その歴史を通じて生産性の連続的な改善と独創的な研究の結果として繁栄し続けている。これらの傾向は予測可能な未来まで続くと考えられている。
【０００４】
製品のサイズに関して、ハイテク製品の時代発展の概略を定量的に述べることは有益である。過去１０年間、例えば、移動通信やパソコンの全体サイズは、１桁以上だけ小さくなり、それに応じて重量の節約も実現されている。
【０００５】
図１はマイクロプロセッサチップやメモリチップ当たりのトランジスタ数を年関数として表したものである。図１では、マイクロプロセッサやメモリの集積回路チップ上のトランジスタ数の時間に対する増加の度合いを対数スケールで示している。
【０００６】
チップのデバイスサイズに関して、デバイスのゲート長と分離領域サイズは、トランジスタ数が増加するにつれて小さくなってきた。大まかに言って、２５６メガＤＲＡＭの初期段階での典型的な設計規準は約０．２５ミクロンである。ＬＳＩ産業と学究的関心の共通言語として、「デザインルール」という用語がテクノロジーの世代を表すものとして使用される。「ＬＳＩ」という用語は、回路技術、デバイス技術、数学、化学、物理学、電気工学、コンピュータシミュレーション等で文字通り使われるように、大領域での集積科学および技術である。そこで、技術世代仕様書としての典型的なデザイン「ルール」は、エンジニアの中で共通の意味を表すために非常に役立ち、かつ便利な指標である。
【０００７】
図２はＬＳＩ世代の関数としての典型的なテクノロジー・パラメータを示している。図２において、デザインルールは、ＤＲＡＭ容量や初期製造年等と対応づけて示されている。図２から、デバイス製造におけるより小さい外形サイズへの絶え間ない開発は、半導体製造で使用される装置に対して、より厳しい設計基準とさらなる複雑さを強いる要因になっているのがわかる。
【０００８】
世界中の大学、多数のＬＳＩメーカー、および研究所において、０．１３ミクロンあるいはそれ以下の縮小されたデバイス／プロセスデザイン段階のための基礎研究や開発が精力的に行われている。
【０００９】
図３は、J.G.Ryan,R.M.Geffken,N.R.PoulinとJ.R.Paraszczak著の参考文献（IBM J.Res and Develop.39,371(1995)）に記載されている典型的な最近のデバイスの断面図を示している。符号Ｍ１〜Ｍ５は金属層である。図３の底部層はＭＯＳデバイスである。チップ上の他の部品およびデバイスの半導体電極のすべて、すなわち、ソース、ドレイン、およびゲートを、チップ上の他の部品やデバイスに接続するコンタクトや配線Ｍ１〜Ｍ４が必要になる。最上層（Ｍ５）は、電流をチップ接触パッドに伝達する母線を構成する。
【００１０】
図４は金属層の数をテクノロジー世代の関数で表したものである。多数のデバイス間の信号遅延は最少にされるので、結局金属性の多層構造が用いられる。デザインルールを小さくすると、より多くの金属層が必要になることが図４から分かる。集積密度が増加すると、同じＲＣ信号遅延を維持するには、金属層の数を著しく増やさなければならない。この傾向は新しい材料を導入すると軽減される。歴史的には、パッシベーション膜や層間絶縁膜としてＳｉＯ２がよく用いられ、アルミニウムは、配線用金属としてもよく用いられる。
【００１１】
図４において、Ｃｕ／ＳｉＯ２や微少材料を用いることにより、いくらか改良がなされる。上述したように、半導体産業は、その歴史を通じて生産性の連続的な改善と独創的な研究の結果として繁栄し続けた。０．１７ミクロンあるいはそれ以下の縮小デバイス／プロセスデザイン段階用の徹底的な研究および開発がすでに行われている。
【００１２】
ＬＳＩ製造プロセスの背景技術について説明する。ＬＳＩ製造プロセスは、基本的には、拡散、シリサイド化、酸化、化学気相成長法（ＣＶＤ）、イオン注入、エッチング等からなる。これらのプロセスは、半導体シリコン基板上で繰り返し行われる。
【００１３】
この種のＬＳＩデバイスを製造する前に、フォトマスクが所望のデザインルールに基づいて作製される。このデザインルールは、製造時に回路設計者とプロセス技術者との間で必要なコミュニケーションを取るために使われる。レイアウトルールに関する主目的は、回路の信頼性を考慮にいれずに、できるだけ小さい領域で最適の歩留まり（機能回路対非機能回路）をもつ回路を得ることにある。一般に、デザインルールは、性能と歩留まりとの間での可能かつ最適な妥協点を表している。ルールがより保守的であるほど、この回路は機能を果たす可能性が高くなる。しかしながら、ルールが積極的であるほど、回路性能が向上する可能性が高い。回路性能の向上は歩留まりを犠牲にする。これらの多大な努力に基づいて、ＬＳＩは現在まで連続的に進展してきた。
【００１４】
次に、試行錯誤段階のタイムアラウンドタイムを減らすためのコンピュータシミュレーションツールを説明する。図５は、最も有名で、広く使用されているシミュレータの１つであるシミュレータＳＵＰＲＥＭ（ＩＣプロセスエンジニアリングモデルのためのスタンフォード大学プログラム）のプロセスフローの概要を示している。上述した酸化、拡散、イオン注入、エッチングプロセスは、サブルーチンとして化学／物理モデルに基づいてコンピュータシミュレーションプログラムで実行されている。研究および開発段階での試行錯誤の大半はコンピュータプログラムで行われる。実際の製造に先立って不純物プロフィールおよび最終デバイス構造を容易に評価かつ予測できる。いくつかの不純物プロフィールがデバイスで得られると、デバイス特性も計算できる。図６Ａは、評価不純物プロフィールに基づいた従来のデバイスシミュレーション解法からプロットされた電位の３次元グラフを示す。また、図６Ｂは、シミュレートされたＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）のサブスレッショルド電流のグラフを示している。このように、個別ユニットのデバイスのためのデバイス特性は入力プロセスシーケンスから評価できる。ＳＵＰＲＥＭのようなこれらのＣＡＤツールは、今やＬＳＩ製造ラインで絶対に必要である。
【００１５】
図７は、電気通信のためのアナログ集積回路に対する典型的な従来の設計プロセス段階を示すフローチャートである。このフローチャートには、「シミュレーション」という用語も見受けられる。アナログあるいはディジタル集積回路を設計するタスクは多数の工程を含む。図７は、集積回路の設計の一般的な方法を示している。従来の設計プロセスの主要な工程は、
１）定義
２）合成あるいは実装
３）シミュレーションあるいはモデリング
４）幾何学的記述
５）幾何学的寄生振動を含むシミュレーション
６）製造および
７）テストと検証である。
【００１６】
回路設計者は、製造を除いてこれらの工程の全てに対して責任を負う。第１の主要なタスクは設計を定義して合成することである。この工程は、設計の性能を決定するので、重要である。このタスクが終了すると、設計者は、製造する前にこの設計を確認できなければならない。これは、回路の性能を予測するシミュレーション方法を使用する第２の主要なタスクである。ここでは、回路設計者は、回路の性能を改良するためにシミュレーション結果を使って繰り返してもよい。この性能に満足した場合には、設計者は第３の主要なタスク、すなわち回路の幾何学的記述（レイアウト）に着手できる。この幾何学的記述は、（ｚ方向での）異なるレベルの空間で、（ｘｙ平面での）さまざまな形状の矩形あるいは多角形のコンピュータデータベースからなる。レイアウトは回路の電気性能と密接に関係している。一旦レイアウトが終了すると、第２のシミュレーションで幾何学的効果を含むことが必要である。この結果が良好であれば、この回路は製造の準備完了である。
【００１７】
次に、設計者は、製造回路が設計仕様に合っているかどうかを決定する最後の主要なタスクに直面する。設計者が全設計プロセスにおいてこの工程を注意深く検討しない場合、回路をテストできなくなり、使用に合っているか否かを決定できなくなることが多い。
【００１８】
そこで、「シミュレーション」は今やＬＳＩ製造段階で必須であることが分かる。電子回路の性能をシミュレートするコンピュータプログラムは、回路性能に先立って予定された動作を確認する、簡易かつ費用効果的方法を提供する。この種のコンピュータプログラムは、エレクトロニクス産業を根本的に変え、超ＬＳＩのような今日の高密度モノリシック回路方式の開発をもたらした。
【００１９】
背景技術として、ＳＰＩＣＥ（集積回路エンファシスを有するシミュレーションプログラム）という名前のシミュレータについて説明する。典型的な標準マニュアルの１つは、G.W.Roberts&A.S.SedraによるＳＰＩＣＥ第２版（オックスフォード大学出版（1997）、ISBN0-19-510842-6）である。ＳＰＩＣＥ、実際には、コンピュータ支援回路解析のための工業規格は、カリフォルニア州のバークレー市のカリフォルニア州立大学で１９７０年代の始めに開発された。コンピュータ支援回路解析のための他のプログラムが存在し、多数の他の異なる電子設計グループによって使用されているけれども、ＳＰＩＣＥが最も普及している。最近まで、ＳＰＩＣＥの使用は、時分割のメインフレームコンピュータにほとんど制限されていたが、今日いろいろのバージョンのＳＰＩＣＥがパーソナルコンピュータで使用可能である。一般に、これらの他のプログラムは、回路シミュレーションを実行するＳＰＩＣＥとはわずかに異なるアルゴリズムを使用するが、回路シミュレーションの多数は同じ入力記述に従い、ＳＰＩＣＥ入力構文をプログラミング言語にまで高めている。
【００２０】
次に、現状の回路シミュレーション方法論について説明する。図８は、ＳＰＩＣＥシミュレータの典型的なＭＯＳＦＥＴコールを示している。ＳＰＩＣＥのネットリストの一部に、ＮＦＥＴと呼ばれるＮＭＯＳモデルを使用したｎチャネルトランジスタ素子カードＭ１を指定する。端子接続は、ドレインがノード４に接続され、ゲートがノード３に接続され、ソースがノード５に接続され、基板がノード０に接続されることを指定する。Ｍ１は、１５平方ミクロンのソース領域およびドレイン領域（ＡＳ＝１５Ｐ、ＡＤ＝１５Ｐ）を有する４ミクロン（Ｗ＝４Ｕ）幅×１ミクロン（Ｌ＝１Ｕ）長さのトランジスタである。ソース周辺部およびドレイン周辺部は１１．５４ミクロン（ＰＳ＝１１．５Ｕ、ＰＤ＝１１．５Ｕ）である。ＭＯＤＥＬステートメントの開始はＭＯＤＥＬラインによって示される。モデルカードの第２のラインは薄い酸化膜の厚さ（ＴＯＸ＝２００Ｅ−８）を指定する。これによって、ＳＰＩＣＥは電圧依存のゲート容量を計算できる。
最大容量値は、
Ｃｇ＝Ｗ×Ｌ×Ｃｏｘ＝４×１×１７×１０−４ｐＦ
＝０．００６８ｐＦ
上述したように、ＭＯＳ構造は、導電材料、絶縁材料およびトランジスタ形成材料の多数の層を重ね合わせすることによって形成される。従来のシリコンゲートプロセスでは、ＭＯＳデバイスは、拡散層、ポリシリコン層および金属層からなるゲート形成領域およびソース／ドレイン形成領域を必要とする。各層は、回路あるいはシステムの性能を評価する際の基本部品である抵抗およびキャパシタンスの両方を有する。金属層は、Ｉ／Ｏ（入出力）機能を考慮に入れるときに重要であるが、オンチップ回路では通常無視できる誘導特性も備えている。
【００２１】
システム挙動の理解を助け、根拠を与えるモデルが論議され、それによって信号遅延および電力消費に関するシステム性能は、シミュレーションの見地から評価されうる。ここに示される問題は、
抵抗、キャパシタンス、およびインダクタンス計算、
遅延評価、
電力およびクロック分布のための導体サイズの決定、
電力消費、
電荷共有機構、
設計マージン、
信頼性、
スケーリングの効果などである。
【００２２】
導体材料の均一スラブの抵抗は下記のように示すことができる。
【００２３】
Ｒ＝（ρ／ｔ）（１／ｗ）
ここで、ρ＝抵抗率、ｔ＝厚さ、ｌ＝導体長、およびｗ＝導体幅である。この式はＲ＝Ｒｓ（１／ｗ）（オーム）として記述できる。ここで、Ｒｓは、Ω／平方の単位をもつシート抵抗である。
【００２４】
レイアウトの進行中に何度も、非矩形形状（例えば、ワイヤのコーナー）が使用される。これらの形状の抵抗は、簡単な矩形領域に対する計算よりも複雑な計算を必要とする。抵抗を計算する１つの方法は、未知の形状を図９に示すように抵抗が計算できる簡易な領域に分解することにある。これは、Mark HorowitzおよびRobert W.DuttonによるIEEE Transactions on computer aided design vol.CAD-2、No.3(1983)145に出版された革新的な研究である。しかしながら、現状のデバイス構造は、（後述するように）それほど滑らかでも平坦でもない。このため、現状では抵抗の値を現実的に概算することは非常に困難である。
【００２５】
図１０は、ＳＰＩＣＥモデリングでの寄生容量用の典型的な回路シンボルを示している。計算の便宜上、等価回路モデルはＳＰＩＣＥで実現される。値Ｃｇｄ、Ｃｄｂ、Ｃｓｂ、Ｃｇｂ、Ｃｇｓはそれぞれ、ゲートおよびドレイン間の容量、ドレインおよびバルク間の容量、ソースおよびバルク間の容量、ゲートおよびバルク間容量、ゲートおよびソース間の容量である。これらの値はＳＰＩＣＥのタイミングシミュレーションのための正確な評価を行う上で非常に重要である。しかしながら、これらは調整可能な値である。これは、０．０７ミクロンあるいはそれ以下のスケールに対する将来のＬＳＩ開発が遅れている理由の１つである。
【００２６】
コンタクトとビアは、接触された材料に依存し、コンタクトの面積に比例する抵抗も有する。これは、０．０７ミクロンあるいはそれ以下のスケールに対する将来のＬＳＩ開発が遅れている他の理由である。
【００２７】
上述したように、ＭＯＳシステムの動的応答（例えば、スイッチング速度）は、トランジスタおよび導体抵抗と接触する金属、ポリ、および拡散ワイヤ（しばしば「ランナー」と呼ばれる）によって形成されるＭＯＳデバイスおよび配線容量に関連した寄生容量に強く依存する。ＣＭＯＳゲートの出力の全負荷容量は、
（ゲートの出力に接続された他の入力の）ゲート容量
（出力に接続されたドレイン領域の）拡散容量および
（出力と他の入力との間の接続の）ルーティング容量の和である。
【００２８】
寄生負荷源およびその変動を理解することは、システムの速度に関するシステム性能が設計仕様の一部を形成する設計プロセスにおいて重要である。図１１は、Ｖｇｓの関数としてＭＯＳトランジスタの典型的な全ゲート容量を示す。これらの図から、この容量値はＶｄｓによっても決まることが分かる。図１２は、ＣＭＯＳインバータのためのスイッチング特性を示す。図１２Ａは、回路波形を示す。図１２Ｂは、スイッチング中ｎトランジスタ動作点の軌跡を示している。図１３は、従来の固有ＭＯＳゲート容量変換の近似を示している。
【００２９】
式から現れる係数、Ｒ＝（ρ／ｔ）（１／ｗ）は、拡散領域が（後述されるスケーリングによって）減少すると周辺容量の相対分布がより重要になる係数である。
【００３０】
他の設計段階の困難性が存在する。ワイヤに沿っての信号の伝搬は、ワイヤの分布抵抗および分布容量、駆動源のインピーダンス、負荷インピーダンスを含む多数の要因で決まる。かなりのシート抵抗を有する非常に長いワイヤの場合、配線層の分布抵抗、容量（ＲＣ）によって生じる伝搬遅延は優位を占め得る。これは、実際に上述のように、図４の内容にも関連している。ＣＭＯＳゲートのスイッチング速度は、負荷容量ＣＬを充電し、放電するのにかかる時間によって制限される。入力遷移は、ＣＬをＶＤＤの方へ充電するかあるいはＣＬをＶＳＳの方へ放電するかのいずれかである出力遷移を生じる。
【００３１】
しかしながら、先に進む前に、いくつかの用語が規定される。すなわち、
立ち上がり時間ｔｒ、
立ち下がり時間ｔｆ、
遅延時間ｔｄである。
【００３２】
いろいろのテクノロジー・ノードに対する典型的な遅延時間は図１４に示され、固有ＭＯＳゲート容量の近似値は図１３に示されている。図１４では、ｘ軸は、上述の「デザインルール」と同様である「テクノロジーノード」を示している。図１４において、クロック周期（「Ａ」）、固有ゲート遅延（「Ｃ」）、外部配線遅延（「Ｄ」）およびトランジスタトランジット時間（「Ｅ」）成分は、テクノロジーノードが減少するにつれて減少すると同時に外部配線遅延（「Ｂ」）成分が増加することを示している。たとえＣｕ／低ｋ材料が使用されているとしても、「Ｂ＊」は「Ｂ」よりも少なくなる。しかしながら、成分「Ｂ＊」は、縮尺が大きなデバイスでも支配的になる。縮小されたトランジスタの生産性および性能の利点を確保し続けるために、（図１に示されるように）、ＧＳＩ（ギガスケール集積）に絶対必要な配線は非常に簡潔（「配線を短くする」）である。大抵の場合、この手法は、マイクロチップの主要な理論的制限および実際的制限に及ぼすトランジスタの支配的な影響によるアプローチではなかった。この時代は、終了し、将来の予想は、ＧＳＩに対する「配線中心」チップアーキテクチャに対する必要性を強く示している。換言すると、配線レイアウトおよび配線材料の設計は、トランジスタ設計以上の重要な問題になる。この技術的反転の暗示は、深みがあり、将来のアーキテクチャの極端な変化を促進するのに寄与しうる。
【００３３】
次に、周辺容量を概算する困難性を説明する。図１５（ａ）〜図１５（ｄ）は、ＩＢＭリサーチアンドデベロップメント第３９巻、第１／２号（１９９５）に記載されている最近の従来のＤＲＡＭセル構造を示している。これらの図から、技術は今や３次元積層形態にシフトしたことが分かる。さらに、図１６は、取り囲むゲートを有する従来の柱状垂直トランジスタの断面概略構造図を示している。ここで、重なり容量あるいは周辺容量等を概算するのは非常に困難である。それで、遅延時間あるいはシステム設計の正確な概算がこのモデルでは得られない。
【００３４】
図１７は、ＴＣＡＤ（技術的コンピュータ支援設計）の従来の周辺容量概算手順およびモデルリングを示す。システム性能を検査するＴＥＧ（テスト素子グループ）テスト製造からの段階はなお非常に多くの時間がかかる。設計を検証するかあるいは製品ＬＳＩの信頼性を評価するために、ＴＥＧは、ＬＳＩ製品と併用される。何故ならば、製品ＬＳＩでは、各デバイスの電気特性は直接測定できない。ＴＥＧは、基本的な回路、デバイス、導体等のような製品ＬＳＩの多数の部品からなるためである。さらに、従来のＴＣＡＤは、以前経験しなかった大きな障害に直面する。一般に、「ＴＣＡＤ」は、プロセスシミュレータ、デバイスシミュレータ、導体間の容量シミュレータ等のような半導体デバイスのプロセス／デバイス設計のために使用される特定のシミュレータを示す。したがって、配線のための材料開発、配線材料、より多くの多レベル配線層構造等の開発に唯一力を注いだ。図４は、上述のようにこのシミュレーションを示している。さらに、一般に、ＳＰＩＣＥシミュレータおよびデバイスシミュレータの大部分は、等価回路方法で寄生容量成分を抽出する。このため、図１７に示すように、配線ポイントに対して交差する形状や寄生容量のみを考慮に入れて、ＣGD／ＣGS等を計算した結果が報告されている。この定義は、基板は平坦であり、Ｖｓｕｂ＝０である。導体の電流／電位を多層配線部とＭＯＳＦＥＴとの間の動的相互作用を予測するために、電磁気に基づいた新しい数値処理が絶対必要である。このような新しい処理により３次元問題を解決することが望ましい。
【００３５】
０．０７ミクロンデバイスあるいはそれ以上に縮小されたデバイスの場合、研究開発状況は、完全に突然変更された。デバイスそのものの全構造や、簡略化しない電磁方程式そのものにより多くの注意が払われた。信号遅延およびワイヤ長分布を推定することによってＣＡＤ概算の既存の難点を解決するのが望ましい。図１８は、従来のＬＳＩ開発のための手順を示している。
【００３６】
【発明が解決しようとする課題】
ＧＳＩの開発に直面する問題は、シミュレーションは簡単な等価回路法を使用しているために、遅延時間、性能等を正確に概算することは困難であるということである。全ランプ素子デバイスに対する合成解析がないために、このような規準は配線プロセスにだけ適用する。ＧＳＩでは、ビアホールとゲート電極間、隣接ゲート電極間、隣接デバイスのゲート電極と能動領域間等のような各特定の空間がますます接近するようになる。したがって、隣接デバイスおよび導体は相互に互いに影響を及ぼし合う。縮小されたデバイスにクロストークを組み込まないようにすることによって、縮小デバイス設計の全開発がなお妨害される。
【００３７】
ここでは、ＳＵＰＲＥＭ４、ＳＰＩＣＥ、図５および図６、図８および図１０のそれぞれのいくつかの他の関連態様が分かるように、ＣＡＤ段階の現状況の概要がこの段階の精度に特別に注意が払われる。いくつかの改良が、A.Witzig,C.Schuster,P.Regli,W.Fichtner著「ＦＤＴＤ方法および汎用半導体デバイスおよび回路シミュレータを組み合わせることによるマイクロ波応用のグローバルモデリング」（ＩＥＥＥトランザクション・オン・マイクロウェーブセオリー・アンド・テクニークス、第４７巻、第６号（１９９９）９１９）のような実験結果に比べてＳＰＩＣＥの既存の不正確な状況に対して行われる。しかしながら、基本的には、このような改良は、ポアソン方程式およびいくつかの他の電磁現象により電荷転送間の直接結合あるいは自己無撞着性を行わず、電磁関連クロストークのような縮小デバイスで観測された現象を取り扱うことはできない。
【００３８】
目下のところ、従来の等価回路モデルに対して問題となっているシステム動作中の配線、トランジスタ、キャパシタンス、抵抗器等に対する電磁力学相互作用を解決する方法は、実際にはまだ確立されない。
【００３９】
図１９は、従来のＬＳＩ製造／設計ＣＡＤ段階の概要を示している。従来のＣＡＤ技術は、この図の上半分に示されるように分類できる。
【００４０】
従来のプロセスシミュレーションは主になお２次元であり、従来のデバイスシミュレーションは２次元あるいは３次元である。そのように、図１９の下半分に示されるようないくつかの複雑構造デバイスの場合、ランプデバイス特性を評価することは非常に困難である。個々のセクションのシミュレーションのパッチワークは実行される。従来のＣＡＤ技術は、図２０の上半分に示されるようなその基本方程式に関して分類できる。
【００４１】
図示されるように、従来のプロセスシミュレーションは主になお２次元であり、デバイスシミュレーションは図２０に示された２次元あるいは３次元にある。
【００４２】
要約すると、周辺誘導効果や、配線部とデバイスとの間のクロストーク等への関心は、縮小システムＬＳＩと縮小Ｓｉベースの無線通信回路に対する要求が強くなるにつれて高まっているが、設計ツール開発に配線部およびデバイスの物理現象を持ち込むことは制限されている。
【００４３】
本発明の目的は、
（１）トランジスタ、配線部、キャパシタ、抵抗器領域を含む３次元ランプ電子デバイス回路に対する回路の動的特性をシミュレートでき、より詳細にはトランジスタ、配線部、キャパシタ、抵抗器領域を含む前記３次元ランプ電子デバイス回路の全領域に適用されるポアソン方程式とマクスウェル方程式とに基づいて動的特性をシミュレートできる予測可能な新規のシミュレーションシステムおよびシミュレーション方法
および
（２）トランジスタ、配線部、キャパシタ、拡散領域を含む３次元ランプ電子デバイス回路に対する回路の動的特性をシミュレートでき、より詳細にはトランジスタ、配線部、キャパシタ、抵抗器領域を含む前記３次元ランプ電子デバイス回路のための全領域に適用されるポアソン方程式とマクスウェル方程式とに基づいて動的特性をシミュレートできる予測可能な新規のシミュレーションシステムを使用する半導体製造方法を提供することにある。
【００４４】
【課題を解決するための手段】
本発明は、３次元ランプデバイスシミュレーション部と、前記３次元ランプデバイスシミュレーション部と相互接続された３次元粘弾性プロセスシミュレーション部と、前記３次元ランプデバイスシミュレーション部および前記３次元粘弾性プロセスシミュレーション部に相互接続された材料設計部と、を備える電子回路設計シミュレータを提供する。３次元粘弾性プロセスシミュレーション部は、デバイス材料のための粘弾性モデルと、非平衡点欠陥拡散モデルと、異方性ヤング係数モデルとを含んでもよい。３次元粘弾性プロセスシミュレーション部も、金属蒸着プロセスと、金属エッチングプロセスと、シリコン基板酸化処理と、ポリシリコン膜酸化プロセスと、イオン注入プロセスと、不純物拡散プロセスと、を含んでもよい。
【００４５】
３次元ランプデバイスシミュレーション部は、ポアソン方程式モデル、電子連続方程式モデル、正孔連続方程式モデル、マクスウェル方程式モデル、渦電流方程式モデル、およびオームの法則方程式モデルのいずれかを含んでもよい。
【００４６】
本発明は、マスクパターンプロセスシーケンスモデルと、材料シミュレータと、材料シミュレータのマスクパターンシーケンスモデルに接続された３次元プロセスシミュレータと、３次元プロセスシミュレータに応じて回路モデル方程式を実行する３次元プロセスシミュレータに接続された方程式モデルと、を含む電子回路シミュレータを提供してもよい。
【００４７】
本発明は、周辺誘導効果と、縮小されたシステムＬＳＩと縮小されたＳｉベースのＲＦ通信回路用の配線およびデバイスの間のクロストークと、を明らかにすることができるシミュレーションモデルを提供する。
【００４８】
【発明の実施の形態】
図２１は本発明の一実施形態によるシミュレータの概念的なシステム概要図を示す。本発明によるこのシミュレータシステムは、３次元ランプデバイスシミュレーション部１と、３次元粘弾性プロセスシミュレーション部２と、材料設計部３とを備えている。
【００４９】
３次元ランプデバイスシミュレーション部１は、図２１に示すような３次元粘弾性プロセスシミュレーション部２と材料設計部３とに相互接続されている。３次元粘弾性プロセスシミュレーション部２は材料設計部３と相互接続されている。
【００５０】
３次元粘弾性プロセスシミュレーション部２は、シリコンシリサイドとＳｉＯ２のための粘弾性モデルと、非平衡点欠陥拡散モデルと、異方性ヤング係数モデルとを有する。
【００５１】
３次元粘弾性プロセスシミュレーション部２は、金属蒸着プロセス、金属エッチングプロセス、シリコン基板酸化、ポリシリコン膜酸化、イオン注入、および不純物の拡散等を実行できる。３次元粘弾性プロセスシミュレーション部２の個別モデルは、例えば従来のモデルであってもよい。しかしながら、本実施形態では、３次元粘弾性プロセスシミュレーション部２のシリコンの異方性モデル（ヤング係数、酸化速度等）を３次元ランプデバイスシミュレーション部１の異方性モデル（キャリア移動度、電荷母集団、固有キャリア濃度等）と組み合わせる。３次元粘弾性プロセスシミュレーション部２は、この基板の異方性残留応力を予測できる。
【００５２】
図２２は本発明によるシミュレータシステムの使用法の概略を示している。図２２の左側は、３次元粘弾性プロセスシミュレーション部２から得られた典型的な出力を示す。３次元粘弾性プロセスシミュレーション部２では、基板のヤング係数、酸化速度、イオン注入プロフィール等のような異方性効果を考察することによって、より正確な応力分布、デバイス構造および不純物プロフィールを予測できる。
【００５３】
図２２左側の図は、典型的なＭＯＳデバイスを取り上げ、デバイス製造工程をスルーした場合の最終的な応力分布の予測結果を示している。この応力分布はデバイス特性に影響を及ぼす。３次元粘弾性プロセスシミュレーション部２は、構造および不純物データのようなプロセスシミュレーションデータを図２２の上部右側の３次元ランプデバイスシミュレーション部１に供給する。３次元ランプデバイスシミュレーション部１では、より正確なランプデバイス特性は、Ｓｉ結晶の異方性を考慮したシリコンバンド構造の変調を考察することによって予測できる。本発明によれば、配線プロセス後の最終的な応力分布まで正確に予測できるので、応力効果を考慮した正確なランプデバイス特性を予測することが出来る。３次元ランプデバイスシミュレーション部１は、電界レベル情報を材料設計部３のシミュレータに供給し、材料設計部３のシミュレータから誘電率εおよび固有キャリア濃度ｎｉ情報を受け取る。下側の右図は材料設計部３のシミュレータの例を示している。材料設計部３のシミュレータでは、材料特性と弾性剛性Ｃｉｊのような物理パラメータとを予測できる。材料設計部３のシミュレータは、応力情報、弾性剛性Ｃｉｊおよび不純物拡散係数Ｄｉｊ情報を３次元粘弾性プロセスシミュレーション部２に供給する。
【００５４】
図２３は本発明の一実施形態による３次元ランプデバイスシミュレーション部１で実行されるモデルおよびアルゴリズムの概略図を示す。３次元ランプデバイス素子シミュレーション部１は、ポアソン方程式モデルと、電子連続方程式モデルと、正孔連続方程式モデルと、マクスウェル方程式モデルと、渦電流方程式モデルと、オームの法則方程式モデルとを有する。
【００５５】
電磁気の最も重要な機能の１つは、電磁波が案内構造を必要としないで空間を通って移動できるということである。これらの波は、自由空間と呼ばれる空の空間を通って伝搬できるために空間波と呼ばれる。空間波は、ほとんどいかなる種類の媒体でも伝搬できる。図２４は電界Ｅおよび磁界Ｈの計算のための離散化アルゴリズムの概略図を示す。
【００５６】
ソースで発生できる最も簡易な種類の空間波は、平面波と呼ばれ、その一定振幅および一定位相表面が平たいシートであるためにそのように名付けられる。これらの波は、最も簡易な空間波であるだけでなく、エンジニアリング実践で最も一般に使用される波のすぐれた近似でもある。これは、ほとんど全ての空間波が、伝搬後平面波のように挙動するためである。ソースなしの簡易な媒体では、マクスウェル方程式は、下記のようになる。
【００５７】
▽×Ｅ＝−ｊωμＨ
▽×Ｈ＝（σ＋ｊωε）Ｅ
▽  Ｅ＝０
▽  Ｈ＝０
ソースなしの簡易な媒体に存在しうる任意のフィールド分布はこれらの式を満たす。本発明の一実施形態によれば、ポアソン方程式とマクスウェル方程式の電荷密度部の項に、直接関連のある方程式がある。
【００５８】
図２４は本発明で実行されるＥおよびＨの離散化アルゴリズムの概略図を示す。図２６は本発明の一実施形態によるシミュレーションモデルを使用して２つの異なるソース構造に対する点欠陥濃度のシミュレート結果を示している。
【００５９】
シミュレーションでは、ドーパント拡散だけでなくシリコンの空格子点／格子間拡散もまた考慮に入れられる。本発明では、これらの点欠陥分布を測定するために、特別の実験を行った。図２５（ａ）は特別の実験の概略図を示す。図２５（ｂ）は実験に使用されたマスクパターンを示す。図２６は、最適化点欠陥拡散係数を使用することによって予測された３次元の典型的な点欠陥分布プロフィールを示す。このような最適化作業を経て、３次元粘弾性プロセスシミュレーション部２では、ドーパント拡散はより正確に予測できるようになっている。
【００６０】
図２７は、本発明の一実施形態による３次元シミュレーションシステムを使用して幾つかの異なる工程を経た場合の、デバイス特性の変化を示している。応力がデバイス能動領域に残る場合、デバイス特性が応力値に応じて変化する。図２７は、シミュレーション結果と測定結果との比較を示している。
【００６１】
図２８（ａ）〜図２８（ｆ）は、本発明の一実施形態による３次元シミュレーションシステムの材料部のシミュレーション結果を示している。弾性剛性等のような弾性特性の計算の場合、格子挙動が調べられる。したがって、分子レベルシミュレータは本発明のシミュレーションに含まれる。分子レベルシミュレータを使用することによって応力の下での格子挙動の予測および解析から、弾性剛性をシミュレートできる。
【００６２】
図２９は本発明によるＣＡＤのブロック図である。３次元プロセスシミュレータ１１は、入力としてマスクパターンおよびプロセスシーケンスを受け取り、材料シミュレータ１２からの入力として各材料に対する材料強度パラメータも受け取る。３次元プロセスシミュレータ１１は、後述される方程式（１）〜（１６）を使用してランプデバイス特性をシミュレートするデバイスシミュレータ１３にシミュレーション結果を供給する。
【００６３】
高性能計算の場合、スケーラブル並列処理、バスライン方式、共有メモリ態様等が調べられる。図３０は、本発明の一実施形態によるシミュレータＣＡＤシステムで使用された典型的なバスアーキテクチャを示す。図示のように、ＣＰＵ２１ａ，２１ｂ、周辺回路２２ａ，２２ｂ，２２ｃ、およびメモリ２３が共通のバスに接続されている。
【００６４】
１つの具体的な例では、実行領域は、５．０３μｍ（水平）×９．３４μｍ（垂直）×１５．０μｍ（深さ）の寸法を有する。
【００６５】
次に、添付図面を参照して本発明の実施形態を説明する。図３１〜図３５には、本発明の一実施形態による比較器のための製造、レイアウトおよび伝搬遅延時間および設計が示されている。縮小回路を製造する場合、従来のプロセスは構造変更を除いて使用される。
【００６６】
このプロセスは、図３１および図３２の概略図を参照して説明される。図の寸法は分かりやすさのため縮尺していない。
【００６７】
図３１は、本発明の一実施形態による３次元プロセスシミュレーションの概略透視図を示す。図３２Ａ−図３２Ｄは、本発明の一実施形態による図３１のプロセスフローによって製造されるデバイスの概略断面図を示す。図３２Ａに示されるように、Ｐウェル領域は、シリコン基板（１）上に形成される。領域（２）はｐ−ウェルを示す。ＳＴＩ（浅いトレンチ分離）を製造する場合、シリコンＲＩＥ（反応イオンエッチング）プロセスが実行される。トレンチの典型的な深さは本例では０．８μｍである。その後、基板は酸化のために炉の中に置かれる。温度は本例では９５０℃である。図３１にＳＴＩ領域が示されている。
【００６８】
さらに、この図の（４）はトランジスタ領域を示す。図３２Ａの（４）では、トランジスタは６４Åの厚さをもつゲート酸化膜を有する。トランジスタ領域（４）のドーピング濃度は、４．３×１０１９／ｃｍ３である。ｎチャネルドーパントは本実施形態１ではホウ素である。本例では、ポリシリコンゲートが使用される。前記ポリシリコンの膜厚さは４５０Åである。蒸着温度は６２５℃である。これにより、ＢＰＳＧ（ホウ素−リン−珪酸塩ガラス）の低圧ＣＶＤ膜がデバイスに蒸着され、パターンが（５）に示されたように形成される。
【００６９】
この図の（６）の領域は高密度ＴＥＯＳ膜（化学名の略語、ＳｉＯ２の一種）である。フォトリソグラフィおよびエッチングプロセスを使用して、ホールが図示されるように形成される。次に、ホール内部にＴｉ／ＣＶＤ／Ｔｉ−Ｎ膜（７）が蒸着される。
【００７０】
さらに、ホール内部にプラグ金属（８）が充填される。高密度ＴＥＯＳ膜（９）が蒸着され、この図に示されるようにホールが形成される。この図では、前記ホールの内部に蒸着されたのはＴｉＮ膜（１０）であり、Ｗ金属が前記ホールの中に充填される。さらに、Ｔｉ／ＴｉＮ膜（１２）が上部に蒸着される。フォトリソグラフィおよびエッチングプロセスを使用して、ホールが形成される。その後、図３２に示されるように、ＣＶＤＳｉＯ２膜（１３）上に膜（１４）がＴＥＯＳで形成される。ＣＶＤ（１３）の蒸着の典型的な温度は、本実施形態１では６５０℃である。
【００７１】
図３３は、本発明の一実施形態によるデバイスのＴＥＭ写真を示す。図３４は、本発明の一実施形態による典型的なメモリセルパターンの一部の概略上面図である。この図の番号（１５）、（１６）および（１７）は、シリコンフィールド、ＳＴＩ（浅いトレンチ分離）、およびポリシリコンの一部をそれぞれ示す。この図の番号（１８）、（１９）および（２０）は金属配線の一部を示す。
【００７２】
図３５は、従来のシミュレータおよび本発明の一実施形態によるシミュレータの結果の動的応答、遅延特性の結果および実験結果を示す。この回路の従来のＳＰＩＣＥシミュレーションの結果が図３５にも示される。
【００７３】
図３５において、曲線Ｖ(6)，Ｖ(9)はそれぞれノード６，９での電圧である。トランジスタＭ１，Ｍ２，Ｍ７のゲート幅Ｗ１，Ｗ２，Ｗ７はいずれも２．０μｍ、トランジスタＭ３，Ｍ４，Ｍ５のゲート幅Ｗ３，Ｗ４，Ｗ５はいずれも１．０μｍ、トランジスタＭ６のゲート幅Ｗ６は４．１μｍである。
【００７４】
図３５のすべてのトランジスタの実効デバイス長は１．１μｍ、ＶDD＝２Ｖ、ＶSS＝−２Ｖ、ＶN＝０Ｖ、Ｉ５＝１３μｍ、入力電圧ＶPは、２nsの間に−１Ｖから２Ｖまで変化する。
【００７５】
ＳＰＩＣＥシミュレーションの第１工程の計算遅延は実験結果とそのように一致しない。しかしながら、本発明によれば、シミュレート結果は、実験結果と厳密に一致する。さらに、本発明と異なり、従来のツールでは、微細回路の定性的な特性しか提供できない。従来のＳＰＩＣＥ結果と実験結果との大きな相違は等価回路に置き換える際の回路モデルの不備や、パラメータ抽出作業を行う際の実構造反映の不備が原因している。前述のように、従来のシミュレーションは多くのパラメータ調整が必要であり、この作業に膨大な時間を要する。しかも、等価回路モデルの作成を誤った場合には、正しい特性予測に辿り着くことが出来ない。
【００７６】
本発明の一実施形態によれば、本発明では導体と絶縁材料との間の界面に誘起された電荷量がマクスウェル方程式を使用することによって直接計算されるため、周辺容量のパラメータ抽出作業は必要とされない。図３６は本発明の概略図である。
【００７７】
図３７は典型的なメモリセルの等価回路イメージを示している。
【００７８】
非常に大きい３次元回路構造の中で、半導体デバイスの電気特性を予測する従来のシミュレータでは、シミュレーション領域は、ＭＯＳＦＥＴ、ダイオード、バイポーラ等のようなほんの２、３の能動デバイス部分に制限される。さらに、電気特性予測に当たって、金属配線や層間絶縁体は、無視されるかあるいは等価抵抗器Ｒ、コンデンサＣ、あるいはインダクタコイルＬで置き換えられる。したがって、従来のシミュレータで使用される基本方程式は、半導体領域のポアソン方程式およびキャリア輸送方程式だけである。
【００７９】
これに反して、本発明のシミュレータは、複数の配線領域、複数の層間絶縁膜領域および半導体領域等によって直接構成される一塊の３次元構造を計算対象に用いてシミュレーションから電気特性を予測する。さらに、本発明のシミュレータは、電磁効果ならびに静電効果まで考慮して電気特性を予測する。さらに、本発明のシミュレータは、過渡特性およびＡＣ特性ならびに定常特性を予測する。本発明のシミュレータは、新しいシミュレーションアルゴリズムを形成するために後述されるマクスウェル方程式、ポアソン方程式、電子連続方程式、正孔連続方程式、過電流方程式、およびオームの法則方程式を含む一連の方程式を使用する。
【００８０】
最初に、半導体、配線金属、層間絶縁体、絶縁材料等のような多数の種類の材料を含む一塊の大きな領域を対象に直接シミュレーションした例を主に説明する。
【００８１】
電磁気効果を省略した場合を説明する。図３８は、金属、誘電体、誘電絶縁体、および半導体によって構成される２次元空間の概略図を示す。本発明のシミュレータは、多数の種類の材料を含む全構造の電流の流れを計算する。したがって、各材料および各境界の電流の流れの物理モデルが必要になる。
【００８２】
金属のような導体では、電流Ｊは下記のようにオームの法則から求まる。
【００８３】
【数８】
0003926148.tif 000002
ここで、σは半導体の導電率であり、電流Ｊは、電子電流Ｊｎおよび正孔電流Ｊｐとして記述でき、下記のボルツマン方程式によってそれぞれ記述できる。
【００８４】
【数９】
0003926148.tif 000003
さらに、本発明のシミュレータは、層間絶縁膜およびゲート絶縁膜のような誘電絶縁体と通常の絶縁膜との両方において電流連続方程式を使用する。マクスウェル方程式から、全電流密度Ｊｔは、下記のように一般に記述できる。
【００８５】
【数１０】
0003926148.tif 000004
ここで、Ｊｔは自由電荷に関連した電流密度であり、Ｄは電気変位、Ｍは単位体積当たりの磁気双極子モーメントである。本発明の一実施形態では、誘電体および絶縁体のための単位体積当たりの磁気双極子モーメントＭを除去できる。そして、式（４）は下記のようになる。
【００８６】
【数１１】
0003926148.tif 000005
誘電体の電気分極現象を考慮に入れると、このような電気分極現象によって発生された拘束電荷密度は下記のように記述できる。
【００８７】
【数１２】
0003926148.tif 000006
ここで、ρbはバルクの拘束電荷であり、σbは表面の電荷である。Ｐは、電気分極であり、ベクトルｎは表面の正規のベクトルである。Ｐは、電気磁化率Ｘｅあるいは相対誘電率εｒを用いて下記のように記述できる。
【００８８】
【数１３】
0003926148.tif 000007
バルクの自由電荷をρｆおよび表面の自由電荷σｆとして使用すると、
ガウスの法則は下記のようになる。
【００８９】
【数１４】
0003926148.tif 000008
ここで、ｄａは表面素子表面を示し、ｄτはボリュームエレメントを示し、Ｑは電荷を示す。
【００９０】
【数１５】
0003926148.tif 000009
であるので、下記のようになる。
【００９１】
【数１６】
0003926148.tif 000010
再び電気変位Ｄを考察すると、（６）式と（１０）式から、電気変位Ｄは下記のように示すことができる。
【００９２】
【数１７】
0003926148.tif 000011
したがって、誘電体の電流は下記のようになる。
【００９３】
【数１８】
0003926148.tif 000012
誘電絶縁膜では、電流の流れは、表面にだけ発生され、バルク領域でＪｔ＝０である。これらの物理的考察から、導体、半導体、絶縁材料、および絶縁体の電流は、電界Ｅを使用する方程式によって記述できる。したがって、電界が全部の３次元構造で正確に予測できる場合、全構造の電流密度を予測できる。換言すると、ポアソン方程式の計算から下記のようになる。
【００９４】
【数１９】
0003926148.tif 000013
全領域では、全領域の電界、電荷および電流を予測できる。次に、寄生効果および周辺効果を得ることができる。ポアソン方程式が計算される場合、電流が各界面で保持されると仮定される。金属と半導体との間の界面のこの仮定はオーミックコンタクトを意味する。この界面がショットキー界面として処理される場合、わずかな変更が行われる。
【００９５】
オーミックコンタクトの場合、電流の流れの通常の成分は界面で保持され、下記のように方程式（１４）によって示されると仮定される。
【００９６】
【数２０】
0003926148.tif 000014
方程式（１４）では、左側の項は導体側の電流密度を示し、右側の項は半導体側の電流密度である。導体と誘電絶縁体との間の界面で、下記であると仮定される。
【００９７】
【数２１】
0003926148.tif 000015
方程式（１５）では、左側の項は導体側の電流密度を示し、右側の項は誘電体−絶縁体側の電流密度を示す。半導体と誘電絶縁体、複数の導体および複数の絶縁体との間の他の界面で、同様な処理が行われる。
【００９８】
接線成分の境界条件は、下記のようにＥｄｌ＝０から得られる。
【００９９】
Ｅtan,1Ｌ−Ｅtan,2Ｌ＝０
Ｅtan,1Ｌ＝Ｅtan,2Ｌ        （１６）
本発明の一実施形態による３次元空間の境界条件は図３９に示されている。仕事関数が異なる金属／半導体界面にて方程式（１６）の妥当性が確認された。シミュレータのための一連の定常状態方程式および過渡状態方程式は図４０に要約される。
【０１００】
図４１は、本発明の一実施形態による３次元離散化ボリュームエレメントを示している。各離散化ボリュームエレメントは、ｘ軸、ｙ軸およびｚ軸のそれぞれに沿って寸法△ｘ、△ｙ、△ｚを有する。ボリュームエレメントは表面素子Ｓｉ（ｉ＝１、２、３、４、５、６）を有する。表面ｉ上の電界はεｉである。この素子は、電位Φｉｊｋと誘電率εｉを有する。方程式（１）〜（１６）を使用すると、シミュレータは、デバイスの各ボリュームエレメントに対する特性を計算し、デバイス特性を決定する。
【０１０１】
さらに、本発明の基本動作確認の一つとして、微細配線のクロストーク現象の詳細を予測した例を述べる。実際の配線形状を元に、断面が0.3x0.3μmで、長さは5μmのＣｕ配線を計算機上に用意し、0.2μm離れたもう一つの近接配線に電位が付加された場合の配線のクロストーク現象を予測した。配線はSiO2膜中に形成されている。
【０１０２】
次に、本実施形態を用いて、Ｃｕ配線周辺での電界/磁界を予測した。電界/磁界は３次元で求まる。今、配線の方向をＹ方向とし、底面（基板）に平行な方向をＸ方向、垂直な方向をＺ方向とする。近接配線に図４２に示した電界パルスを与え、電位を付加する。すると、この影響を受けて、クロストークによりＣｕ配線にも変化が起こる。Ｃｕ配線近傍のＺ方向の電界変化を図４３、Ｙ方向の電界変化を図４４、Ｘ方向の電界変化を図４５に示す。図中電界を表示するにあたり、X=0.5umは配線の中央を通る断面、X=0.3、0.1は配線から僅かに離れた位置を表している。Ｃｕ配線には電位を与えていないが、近接配線に電位が印加された影響で、電界が発生し、電位が変化し、電流か流れる様子が、本手法により可視化出来る事が分かる。特に図４３中、Ezの分布を見ると、電位印加後6e-13s以降になると、配線中の電界の符号が+/-/+/-と波打っており、配線の中を、渦電流が流れている様子まで分かる。また、図４６および図４７にはHx,Hyの磁界の計算結果を示した。磁界では電位付加開始後、しばらく経つと、分布一定の定在波が起こることが分かる。
【０１０３】
また、本実施形態を用いて、平行に設置された２本の配線間での干渉の予測とパルスの発生を予測した例を述べる。計算に用いた配線形状は、断面が0.3x0.3μmで配線間隔が0.3μmのＣｕ配線である。配線の配置図を図４８に示す。一方の配線をＡ,他方をＢとし、配線の方向をＹとする。配線Ａにのみ、Ｙ方向電界を付加し、電圧を印加する。すると、配線Ｂには電圧を印加していないが、逆起電力が発生し、2本の配線に逆方向に電流が流れ様子が予測された。図４９は２本の配線におけるＹ方向電界の違い、図５０はそのときに配線Ｂで観察された電界パルスの様子である。パルスの形状は入力パルスから変化している。
【０１０４】
【発明の効果】
以上詳細に説明したように、本発明によれば、トランジスタ、配線部、キャパシタ、抵抗器領域を含む３次元ランプ電子デバイス回路の動的特性を精度よくシミュレートできる。
【図面の簡単な説明】
【図１】年関数としてのマイクロプロセッサおよびメモリチップ当たりのトランジスタ数を（対数スケールで）示す図。
【図２】ＬＳＩ世代の関数としての典型的なテクノロジー・パラメータを示す図。
【図３】最近の従来のデバイスの断面画像を示す図。
【図４】テクノロジー世代の関数としての金属層の数を示す図。
【図５】従来のシミュレータＳＵＰＲＥＭのプロセスフローの概要を示す図。
【図６Ａ】推定不純物プロフィールに基づいて従来のデバイスシミュレーション解法からプロットされた電位の３次元の図。
【図６Ｂ】シミュレートＭＯＳＦＥＴのサブスレッショルド電流の３次元の図。
【図７】電気通信用アナログ集積回路のための典型的な従来の設計プロセス段階を示すフローチャート。
【図８】従来のＳＰＩＣＥシミュレータの典型的なＭＯＳＦＥＴ手続き呼び出しを示す図。
【図９】当の形状を簡単な領域を分解することによって抵抗を計算する方法を示す図。
【図１０】従来のＳＰＩＣＥモデリングの寄生容量に対する典型的な回路シンボルを示す図。
【図１１】Ｖｇｓの関数としてのＭＯＳトランジスタの典型的な全ゲート容量を示す図。
【図１２】（ａ）ＣＭＯＳインバータのスイッチング特性に対する回路波形形式を示す図、（ｂ）図１２（ａ）のＣＭＯＳインバータのスイッチング中のｎトランジスタの動作点の曲線を示す図。
【図１３】固有ＭＯＳゲート容量変換の従来の近似を示す図。
【図１４】いろいろのテクノロジーノードに対する典型的な遅延時間を示す図。
【図１５】最新の従来のＤＲＡＭセル構造を示す図。
【図１６】取り囲むゲートを有する柱状垂直トランジスタの断面概略構造図を示す図。
【図１７】ＴＣＡＤツールの従来の周辺容量推定手順およびモデリングを示す図。
【図１８】ＬＳＩ開発のための従来の手順を示す図。
【図１９】従来のＬＳＩ製造／設計ＣＡＤ段階の概要を示す図。
【図２０】現ＬＳＩ製造／設計ＣＡＤ段階の概要を示す図。
【図２１】本発明の一実施形態によるシミュレータの概念システム概要を示す図。
【図２２】本発明の一実施形態によるシミュレータシステムの実例を示す図。
【図２３】本発明の一実施形態によるモデルおよびアルゴリズムの概略図。
【図２４】本発明の一実施形態によるＥおよびＨの離散化の概略図。
【図２５】本発明の一実施形態によるシミュレーションモデルを使用する２つの異なるソース構造に対する点欠陥濃度のシミュレート結果を示す図。
【図２６】図２５の結果に対する３次元粘弾性プロセスシミュレーション部２の特別に構成された校正を示す図。
【図２７】本発明による一実施形態による３次元シミュレーションシステムを使用する２つの異なるソース構造のための点欠陥濃度の結果の実例を示す図。
【図２８】本発明による３次元シミュレーションシステムの材料部のシミュレーション結果の実例を示す図。
【図２９】本発明の一実施形態によるＣＡＤのブロック図。
【図３０】本発明の一実施形態によるシミュレータＣＡＤシステムで使用された典型的なバスアーキテクチャを示す図。
【図３１】本発明の一実施形態による典型的なメモリセルのランプ素子デバイスのための３次元プロセスシミュレーションの出力結果の概略透視図。
【図３２Ａ】本発明の一実施形態による図３１のプロセスフローによって作られたデバイスの概略断面図。
【図３２Ｂ】図３２Ａに続く図。
【図３２Ｃ】図３２Ｂに続く図。
【図３２Ｄ】図３２Ｃに続く図。
【図３３】本発明の一実施形態によるデバイスのＴＥＮ写真を示す図。
【図３４】本発明の一実施形態によるメモリセルパターンのための金属配線の一部の上部概略図。
【図３５】従来のシミュレータおよび本発明の一実施形態によるシミュレータのための動的応答および遅延特性、および実験結果を示す図。
【図３６】本発明の概略図。
【図３７】典型的なメモリセルの一部の等価回路イメージを示す図。
【図３８】本発明の一実施形態による金属、誘電体、誘電絶縁体、および半導体によって構成される２次元空間の概略図。
【図３９】本発明の一実施形態による３次元空間の境界条件を示す図。
【図４０】本発明の一実施形態によるシミュレータのための一連の方程式を示す図。
【図４１】本発明の一実施形態による３次元離散化量素子を示す図。
【図４２】Ｃｕ配線の近接配線に電界パルスを与えたときの電界予測を示す図。
【図４３】Ｃｕ配線近傍のＺ方向の電界変化を示す図。
【図４４】Ｃｕ配線近傍のＹ方向の電界変化を示す図。
【図４５】Ｃｕ配線近傍のＸ方向の電界変化を示す図。
【図４６】Ｃｕ配線近傍の磁界Ｈxの計算結果を示す図。
【図４７】Ｃｕ配線近傍の磁界Ｈyの計算結果を示す図。
【図４８】Ｃｕ配線の配置図。
【図４９】２本の配線におけるＹ方向電界の違いを示す図。
【図５０】２本の配線Ａ，Ｂのうち、配線Ｂで観察される電界パルスの様子を示す図。
【符号の説明】
１  ３次元ランプデバイス素子シミュレーション部
２  ３次元粘弾性プロセスシミュレーション部
３  材料設計部
１０  マスクパターン処理部
１１  ３次元プロセスシミュレータ
１２  材料シミュレータ
１３  デバイスシミュレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0003926148.tif 000027
【図１２】
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【図１３】
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【図１４】
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【図１５】
0003926148.tif 000031
【図１６】
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【図１７】
0003926148.tif 000033
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３２Ｄ】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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