(57)【特許請求の範囲】
【請求項１】
１画素未満の遅延量を有するアナログ遅延回路と、１画素以上の遅延量を有するデジタル遅延回路とからなり、複数の色信号をそれぞれ遅延させる遅延量可変の複数の遅延手段と、
前記複数の色信号の水平同期信号に対する位相をそれぞれ検出する位相検出手段と、
前記位相検出手段の検出結果に基づいて前記複数の色信号のうち前記水平同期信号に対して最も遅れた色信号を求めると共に、この最も遅れた色信号に対する他の色信号の位相差を求める演算手段と、
前記最も遅れた色信号の前記遅延手段の遅延量がゼロになるように制御すると共に、前記他の色信号の遅延手段の遅延量を前記他の色信号の位相差がゼロになるように制御する制御手段を備え、
前記制御手段は、前記アナログ遅延回路をアナログ制御すると共に、前記デジタル遅延回路を１画素単位でデジタル制御すること
を特徴とする表示装置。
【請求項２】
前記位相検出手段は、信号源から入力される複数の色信号の位相を検出することを特徴とする請求項１記載の表示装置。
【請求項３】
前記位相検出手段は、前記複数の遅延手段から出力される各色信号の位相を検出することを特徴とする請求項１記載の表示装置。
【請求項４】
前記アナログ遅延手段で遅延されたそれぞれのアナログの色信号をデジタルへ変換するＡ／Ｄ変換手段を備え、
前記デジタル遅延手段は、前記Ａ／Ｄ変換手段によるＡ／Ｄ変換後の色信号を遅延させ、
前記制御手段は、前記水平同期信号から生成されたドットクロックを位相制御して前記Ａ／Ｄ変換手段及び前記デジタル遅延手段へ供給し、前記位相制御されたドットクロックに応じた遅延量で前記アナログ遅延手段を制御することを特徴とする請求項１〜３の何れか１項に記載の表示装置。
【請求項５】
前記複数の遅延手段で遅延された各色信号を表示する表示手段を設けたことを特徴とする請求項１〜４の何れか１項に記載の表示装置。
【請求項６】
前記複数の色信号はＲ，Ｇ，Ｂ信号であることを特徴とする請求項１〜５の何れか１項に記載の表示装置。
【請求項７】
入力される複数の色信号の位相をそれぞれ補正するアナログ位相補正手段と、
前記アナログ位相補正手段によって位相補正された前記複数の色信号をデジタル変換するＡ／Ｄ変換手段と、
前記デジタル変換された複数の色信号のドット位置を補正する位置補正手段と、
前記複数の色信号の位相を測定する位相測定手段と、
前記複数の色信号のドット位置を測定する位置測定部手段と、
前記位相測定手段と前記位置測定部において測定された測定値に基づいて、最も位相の遅れた色信号に対する他の色信号の位相を、最も位相の遅れた色信号に合わせるように、前記アナログ位相補正手段、前記Ａ／Ｄ変換手段及び前記位置補正手段を制御する制御手段と
を備えたことを特徴とする表示装置。
【請求項８】
入力される複数の色信号の位相をそれぞれ補正するアナログ位相補正手段と、
前記アナログ位相補正手段によって位相補正された前記複数の色信号をデジタル変換するＡ／Ｄ変換手段と、
前記デジタル変換された複数の色信号のドット位置を補正する位置補正手段と、
前記複数の色信号の位相を測定する位相測定手段と、
前記複数の色信号のドット位置を測定する位置測定部手段とを備えた表示装置における調整方法であって、
前記位相測定手段と前記位置測定部において測定された測定値に基づいて、最も位相の遅れた色信号に対する他の色信号の位相を、最も位相の遅れた色信号に合わせるように、前記アナログ位相補正手段、前記Ａ／Ｄ変換手段及び前記位置補正手段を制御する制御ステップを有することを特徴とする表示装置の調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＣから出力されるＲ，Ｇ，Ｂ信号等の色信号を液晶表示素子等で表示する表示システムに用いて好適な表示装置に関するものである。
【０００２】
【従来の技術】
ＰＣ（パーソナルコンピュータ）で作成されたＲ（赤），Ｇ（緑），Ｂ（青）等の色信号をケーブルを通じて表示装置に送信するようにした従来の表示システムにおいては、ＰＣに対して表示装置が遠距離に設置され、従って、長いケーブルを用いる場合が多くなってきている。このように信号の伝送距離が長くなると、Ｒ，Ｇ，Ｂ信号間に位相差が生じるという問題があった。
【０００３】
特に、液晶表示素子を用いた高解像度表示装置の場合は、Ｒ，Ｇ，Ｂ信号間の位相が少しでもずれると、表示された文字の端の部分が着色されてしまう等の不具合が生じることがあった。最近のシステムでは、ＰＣと表示装置とが例えば３００メートル位も離れて設置されることがあるので、上記の位相差が生じるという問題は重大であった。
この問題を解決する方法として、Ｒ，Ｇ，Ｂ信号の個々について位相を手動で調整する方法が用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記Ｒ，Ｇ，Ｂ信号の個々について位相調整する方法では、例えば、位相が遅れた場合は、水平同期信号の１周期近い大きな位相補正を必要とする場合が発生し、このため、調整に時間を要すると共に、回路規模が大きくなるという問題があった。また、異なる同期信号を有する複数種類のＲ，Ｇ，Ｂ信号が選択的に入力されるマルチシンク型表示装置の場合は、補正すべき位相差が入力信号の種類毎に異なるため、入力信号の種類が変更される度に手動で調整を行わなければならないという問題があった。
【０００５】
本発明は上記の問題を解決するためになされたもので、位相補正量を小さくして簡単な回路構成で自動的に短時間に位相調整できる表示装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明による表示装置においては、複数の色信号をそれぞれ遅延させる遅延量可変の複数の遅延手段と、前記複数の色信号の基準信号に対する位相をそれぞれ検出する位相検出手段と、前記位相検出手段の検出結果に基づいて前記複数の色信号のうち前記基準信号に対して最も遅れた色信号を求めると共に、この色信号に対する他の色信号の位相差を求める演算手段と、前記最も遅れた色信号の遅延手段の遅延量を所定に制御すると共に、前記他の色信号の遅延手段の遅延量を前記他の色信号の位相差に応じて制御する制御手段とを設けている。
【０００７】
【作用】
従って、本発明によれば、位相検出手段は、Ｒ，Ｇ，Ｂ信号等の複数の色信号の水平同期信号等の基準信号に対する位相をそれぞれ検出し、その検出結果に基づいて演算手段は、複数の色信号のうち基準信号に対して最も遅れた色信号を求めると共に、この色信号に対する他の色信号の位相差を求める。そして、制御手段は、前記最も遅れた色信号の遅延手段の遅延量をゼロ等の所定に制御すると共に、前記他の色信号の遅延手段の遅延量を前記他の色信号の位相差に応じて制御する。これによって、位相補正量を小さくして回路構成を簡単にできると共に、短時間で自動的に位相調整を行うことができる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
図１は本発明の第１の実施の形態による表示装置の構成を示すブロック図である。
図１において、１は、信号源であるＰＣ（図示せず）からＲ信号が入力される入力端子、２は、同じくＧ信号が入力される入力端子、３は、同じくＢ信号が入力される入力端子、４は、同じく水平同期信号ＨＤが入力される入力端子である。５は、入力されたＲ信号を遅延させる遅延量可変の遅延回路、７は、入力されたＧ信号を遅延させる遅延量可変の遅延回路、７は、入力されたＢ信号を遅延させる遅延量可変の遅延回路である。８は遅延されたＲ，Ｇ，Ｂ信号を所定形式の表示信号に変換する表示素子制御部、９は、変換された表示信号に基づいて画像を表示する液晶表示素子等の表示素子である。
【０００９】
１０は、上記入力されたＲ，Ｇ，Ｂ信号の水平同期信号ＨＤを基準とする位相を検出する位相検出部、１１は、位相検出部１０の検出結果に基づいて水平同期信号ＨＤに対して最も遅れている信号を検出すると共に、その信号に対する他の２つの信号の位相差φ1 ，φ2 を求める演算部である。１２は、遅延回路５，６，７のうち上記最も遅れた信号の遅延回路の遅延量を所定に制御すると共に、他の２つの信号の遅延回路の遅延量をそれぞれφ1 ，φ2 に応じて制御する制御部である。
【００１０】
次に、上記構成による動作について説明する。
図１において、入力端子１，２，３にはＰＣからＲ，Ｇ，Ｂ信号が入力され、入力端子４には、水平同期信号ＨＤが入力される。入力されたＲ，Ｇ，Ｂ信号は遅延回路５，６，７に入力される。これと共に、入力されたＲ，Ｇ，Ｂ信号は、位相検出部１０においてそれぞれ水平同期信号ＨＤを基準とする位相が検出される。演算部１１は、位相検出部１０の検出結果に基づいて水平同期信号ＨＤに対して最も遅れている信号を検出すると共に、その信号に対する他の２つの信号の位相差φ1 ，φ2 を求める。
【００１１】
次に、制御部１２は、遅延回路５，６，７のうち上記最も遅れた信号の遅延回路の遅延量を所定（例えばゼロ）に制御すると共に、他の２つの信号の遅延回路の遅延量をそれぞれφ1 ，φ2 に相当する大きさに制御する。
例えば水平同期信号ＨＤに対して最も遅れた信号がＧ信号であるとすると、Ｇ信号の遅延回路６の遅延量がゼロに設定されると共に、Ｒ信号の遅延回路５の遅延量がφ1 に相当する大きさに設定され、Ｂ信号の遅延回路７の遅延量がφ2 に相当する大きさに設定される。
【００１２】
上記動作によれば、各遅延回路５，６，７から出力されるＲ，Ｇ，Ｂ信号間の位相差がなくなり、この位相差のないＲ，Ｇ，Ｂ信号は表示素子制御回路８で所定形式の表示信号に変換された後、表示素子９に供給されて画像が表示される。これにより、色ずれのない画像を表示することができる。また、マルチシンク型表示装置の場合であっても、位相検出部１０において、入力されるＲ，Ｇ，Ｂ信号の種類に係わらず位相検出が行われるので、入力信号の種類に係わらず自動的に適切な位相調整を行うことができる。
【００１３】
図２は本発明の第２の実施の形態による表示装置を示すブロック図であり、図１と対応する部分には同一番号を付して重複する説明は省略する。
上述した図１の第１の実施の形態は、遅延回路５，６，７の前段に位相検出部１０を設けて、信号源であるＰＣから入力されるＲ，Ｇ，Ｂ信号の位相を検出することにより、各遅延回路の遅延量を制御するフィードフォワード制御方式であるのに対して、本実施の形態は、図２に示すように遅延回路５，６，７の後段に位相検出部１０を設けて各遅延回路５，６，７の遅延量を制御するフィードバック制御方式を用いたものである。
【００１４】
次に、上記構成による動作について説明する。
初期状態では各遅延回路５，６，７の遅延量を所定（例えばゼロ）に設定しておき、この状態において、まず、位相検出部１０は、各遅延回路５，６，７で遅延されたＲ，Ｇ，Ｂ信号の水平同期信号ＨＤに対する各位相を検出する。演算部１１は、上記位相検出結果に基づいて水平同期信号ＨＤに対して最も遅れた信号を検出すると共に、この最も遅れた信号に対する他の２つの信号の位相差φ1 ，φ2 を求める。次に、制御部１２は、上記他の２つの信号の位相差φ1 ，φ2 がゼロになるように上記他の２つの信号の遅延回路の遅延量を制御する。
【００１５】
例えば水平同期信号ＨＤに対して最も遅れた信号がＧ信号であるとすると、Ｇ信号の遅延回路６の遅延量をゼロに設定したまま、Ｒ信号の遅延回路５の遅延量がφ1 に相当する大きさに設定され、Ｂ信号の遅延回路７の遅延量がφ2 に相当する大きさに設定される。
【００１６】
図３は本発明の第３の実施の形態による表示装置を示すブロック図であり、図１と対応する部分には同一番号を付して重複する説明は省略する。
本実施の形態においては、図示のように遅延回路５を、アナログ遅延回路５Ａとデジタル遅延回路５Ｂとで構成すると共に、遅延回路６を、アナログ遅延回路６Ａとデジタル遅延回路６Ｂとで構成し、遅延回路７を、アナログ遅延回路７Ａとデジタル遅延回路７Ｂとで構成したものである。
【００１７】
そして、アナログ遅延回路５Ａ，６Ａ、７Ａの遅延量を１ドット（画素）未満の遅延量として、制御部１１によりアナログ制御するようにしている。また、デジタル遅延回路５Ｂ，６Ｂ、７Ｂの遅延量を、１ドット以上の遅延量として、制御部１２によりドットクロックに基づいて１ドット単位でデジタル制御するようにしている。制御部１２には、水平同期信号ＨＤに基づいて動作することによりドットクロックを発生するＰＬＬ回路１２Ａが設けられている。
【００１８】
本実施の形態においては、１ドット未満の小さな位相差に対してはＲ，Ｇ，Ｂ信号の遅延量をアナログ的に制御し、１ドット（画素）単位での大きな位相差に対してはＲ，Ｇ，Ｂ信号の遅延量をデジタル的に制御するようにしている。このように、アナログ制御とデジタル制御を組み合わせた制御を行うことにより、より精度の高い位相補正を行うことができる。
【００１９】
尚、図２の第２の実施の形態においても、各遅延回路５，６，７をアナログ遅延回路５Ａ，６Ａ、７Ａとデジタル遅延回路５Ｂ，６Ｂ、７Ｂとで構成することにより、第３の実施の形態と同様にアナログ制御とデジタル制御を組み合わせた制御を行うように構成することができる。
【００２０】
図４は本発明の第４の実施の形態を示すブロック図である。本実施の形態は、上述したアナログ制御とデジタル制御を行う場合の一例である。
図４において、２０はアナログのＲ信号，Ｇ信号，Ｂ信号が図１〜図３の場合と同様に並列に入力される入力端子、２１はＲ，Ｇ，Ｂ信号の各位相をそれぞれ補正するアナログ位相補正部、２２は位相補正されたアナログＲ，Ｇ，Ｂ信号をそれぞれデジタルのＲ，Ｇ，Ｂ信号に変換するＡ／Ｄ変換部、２３は変換されたデジタルＲ，Ｇ，Ｂ信号のドット単位の位相（ドット位置）を補正する位置補正部、２４は位置補正されたＲ，Ｇ，Ｂ信号を表示する映像表示部であり、表示制御部、表示素子等を含むものとする。
【００２１】
２５は上記位置補正されたＲ，Ｇ，Ｂ信号の各位相をそれぞれ検出する位相測定部、２６は上記位置補正されたＲ，Ｇ，Ｂ信号の各ドット位置をそれぞれ検出する位置測定部、２７は位相測定部２５，位置測定部２６の検出に基づいてアナログ位相補正部２１，Ａ／Ｄ変換部２２，位置補正部２３，映像表示部２４を制御する制御部である。２７ＡはＡ／Ｄ変換部２２に供給するドットクロックを生成するＰＬＬ回路である。
この例では位相測定部２５と位置測定部２６は位置補正部２３の後段にあるが、位相測定部２５と位置測定部２６がＡＤ変換部２２と位置補正部２３の間や、位相測定部２５がＡＤ変換部２２と位置補正部２３の間で位置測定部２６が位置補正部２３の後段や、位相測定部２５が位置補正部２３の後段で位置測定部２６がＡＤ変換部２２と位置補正部２３の間であっても良いことは明白である。
【００２２】
次に、上記構成による動作について説明する。
入力端子２０には図５（ａ）に示すアナログＲ，Ｇ，Ｂ信号が入力される。このＲ，Ｇ，Ｂ信号は、図示のようにそのドット位置及び位相が互いにずれている。本実施の形態は、これらの位相ずれ及び位置ずれを補正するものであり、位相ずれを補正することにより、図５（ｂ）に示すようにＲ，Ｇ，Ｂ信号の１ドット未満の位相をなくす。また、位置ずれを補正することにより、図５（ｃ）に示すようにＲ，Ｇ，Ｂ信号の位置を揃える。
【００２３】
Ａ／Ｄ変換部２２は、ＰＬＬ回路２７Ａからドットクロックが供給されてアナログＲ，Ｇ，Ｂ信号をサンプリングするが、このドットクロックは種々の要因によりジッタをもつことがある。そこで、各ドット間を例えば３２逓倍する位相のうちの１つを選択することでサンプリング点を最適化し、ジッタによるサンプル値の変動を低減するようにしている。このために、ＰＬＬ回路２７Ａの出力を３２逓倍した位相の１つを選択することで、ドットクロック位相を３２段階に調整できるようにしている。尚、Ａ／Ｄ変換部２２は、Ｒ，Ｇ，Ｂ信号を共通のドットクロックによりサンプリングされる。
【００２４】
まず、上記位相補正について説明する。
入力端子２０から入力されたアナログＲ，Ｇ，Ｂ信号は、アナログ位相補正部２１で位相補正された後、Ａ／Ｄ変換部２２でデジタルＲ，Ｇ，Ｂ信号に変換され、さらに、位置補正部２３で位置補正されて映像表示部２４で表示される。位置補正部２３の出力は、位相測定部２５に入力されてＲ，Ｇ，Ｂ信号の各位相がそれぞれ検出される。制御部２７は、Ａ／Ｄ変換部２２に供給されるドットクロックの位相を、Ｒ，Ｇ，Ｂ信号のうち最も位相の遅れた信号に合わせて設定する。
【００２５】
このために制御部２７は、Ｒ，Ｇ，Ｂ信号についてそれぞれドットクロックの３２位相分のサンプリングデータを取得し、取得したデータに基づいてＲ，Ｇ，Ｂ信号それぞれについて位相の最適値を求める。例えば、Ｒ信号の位相の最適値が３２位相のドットクロックのうちの位相１６であり、Ｇ信号の最適値が同様に位相４、Ｂ信号の最適値が同様に位相２８であるとする。制御部２７は、ＰＬＬ回路２７Ａを制御して最も遅れている位相２８のドットクロックを設定してＡ／Ｄ変換部２２に供給する。
【００２６】
Ａ／Ｄ変換部２２に対しては１つの位相のドットクロックしか設定できないので、このままでは、Ｂ信号については最適なクロック位相が設定されるが、Ｒ，Ｇ信号に対してはクロック位相は合っていないことになる。そこで、制御部２７は、アナログ位相補正部２１を制御して、Ａ／Ｄ変換を行う前のＲ信号を１２（＝２８−１６）位相分だけ遅らせ、Ｇ信号を２４（＝２８−４）位相分だけ遅らせるように補正する。この結果、Ａ／Ｄ変換部２２においては、Ｒ，Ｇ，Ｂ信号全てに対して位相２８として最適化することができる。これにより、まず図５（ｂ）のようにＲ，Ｇ，Ｂ信号の１ドット未満の位相差をなくす。
【００２７】
次に、位置補正について説明する。
この場合もＲ，Ｇ，Ｂ信号別々に位置の最適値を求める。位置測定部２６において、Ｒ，Ｇ，Ｂ信号についてそれぞれ映像領域の左端座標を検出する。例えばＲ信号の左端座標が２００、Ｇ信号の左端座標が２０２、Ｂ信号の左端座標が２０５であったとする。このとき最も遅れているＢ信号を基準にして、Ｒ信号を５ドット遅らせ、Ｇ信号を３ドット遅らせる。これにより、映像表示部２４においては、Ｒ，Ｇ，Ｂ信号ともに２０５の座標で各データをサンプリングすれば、図５（ｃ）のように画面上の位置を揃えることができる。
【００２８】
【発明の効果】
以上説明したように本発明によれば、複数の色信号のうち最も遅れの大きい色信号を求めると共に、この信号に対する他の色信号の位相差を求め、この位相差に応じて各色信号の遅延量を制御するように構成したので、補正すべき位相量を小さくして、各色信号の位相差をなくす調整を行うことができる。これにより、回路規模を小さくすることができると共に、短時間に自動的に位相調整を行うことができる。また、マルチシンク型表示装置に用いても入力信号の種類に応じて自動的に位相調整を行うことができる。
【００２９】
また、各遅延回路をアナログ信号遅延回路とデジタル遅延回路とで構成し、アナログ制御とデジタル制御を組み合わせた制御を行う構成とすることにより、さらに高い精度で位相調整を行うことができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態による表示装置を示すブロック図である。
【図２】  本発明の第２の実施の形態による表示装置を示すブロック図である。
【図３】  本発明の第３の実施の形態による表示装置を示すブロック図である。
【図４】  本発明の第４の実施の形態による表示装置を示すブロック図である。
【図５】  図４の動作を示すタイミングチャートである。
【符号の説明】
１，２，３  Ｒ，Ｇ，Ｂ信号の入力端子
４  水平同期信号ＨＤの入力端子
５，６，７  遅延回路
５Ａ，６Ａ，７Ａ  アナログ遅延回路
５Ｂ，６Ｂ，７Ｂ  デジタル遅延回路
８  表示素子制御部
９  表示素子
１０  位相検出部
１１  演算部
１２  制御部
１２Ａ  ＰＬＬ回路
２０  Ｒ，Ｇ，Ｂ信号の入力端子
２１  アナログ位相補正部
２２  Ａ／Ｄ変換部
２３  位置補正部
２４  映像表示部
２５  位相測定部
２６  位置測定部
２７  制御部
２７Ａ  ＰＬＬ回路
【図１】
0003905760.tif 000002
【図２】
0003905760.tif 000003
【図３】
0003905760.tif 000004
【図４】
0003905760.tif 000005
【図５】
0003905760.tif 000006