(57)【特許請求の範囲】
【請求項１】
メモリセル領域（１３）を備えた半導体メモリにおいて、
それぞれが１つの第１の選択トランジスタ（１６）と１つの第１のメモリキャパシタ（１８）を備えた複数の第１のメモリセル（１４）と、
それぞれが１つの第２の選択トランジスタ（１７）と１つの第２のメモリキャパシタ（１９）を備えた複数の第２のメモリセル（１５）が設けられており、
前記第１の選択トランジスタ（１６）は、第１のビット線路（２２）に接続されたｎ形チャネルトランジスタであり、前記第２の選択トランジスタ（１７）は、第２のビット線路（２３）に接続されたｐ形チャネルトランジスタであり、
前記第１のビット線路（２２）と第２のビット線路（２３）はそれぞれ交互に配設されており、
前記複数のメモリセル（１４，１５）は、絶縁層（１２）と該絶縁層（１２）上方に導電層（２７）を有しているＳＯＩ基板（２）の導電層（２７）内に形成されており、
前記第１のメモリセル（１４）は、前記ビット線路（２２，２３）の延在方向を横切る方向で第２のメモリセル（１５）から複数の第１のトレンチアイソレーション（２６ａ）によって絶縁されており、前記第１のトレンチアイソレーション（２６ａ）は前記絶縁層（１２）まで達すると同時に前記導電層（２７）を中断させており、
さらに前記ビット線路（２２、２３）に沿った方向でそれぞれ第１のメモリセル（１４）の間と第２のメモリセル（１５）の間に複数の第２のトレンチアイソレーション（２６ｂ）が設けられており、該第２のトレンチアイソレーション（２６ｂ）は絶縁層（１２）までは達しておらず、当該第２のトレンチアイソレーション（２６ｂ）とＳＯＩ基板（２）の絶縁層（１２）との間に導電層（２７）が設けられていることを特徴とする半導体メモリ。
【請求項２】
前記複数のメモリキャパシタ（１８，１９）は、トレンチキャパシタ（２０）である、請求項１記載の半導体メモリ。
【請求項３】
前記複数のメモリキャパシタ（１８，１９）は、スタックキャパシタ（２１）である、請求項１記載の半導体メモリ。
【請求項４】
前記複数の第１の選択トランジスタ（１６）は、トレンチアイソレーション（２６ａ）と絶縁層（１２）によって前記複数の第２の選択トランジスタ（１７）から絶縁されている、請求項１から３いずれか１項記載の半導体メモリ。
【請求項５】
第１のワード線路電圧（２９）に対して前記複数の第１の選択トランジスタ（１６）と前記複数の第２の選択トランジスタ（１７）は遮断される、請求項１から４いずれか１項記載の半導体メモリ。
【請求項６】
前記複数の第１の選択トランジスタ（１６）は、前記第１のワード線路電圧（２９）よりも高い第２のワード線路電圧（３０）に対して導通される、請求項１から５いずれか１項記載の半導体メモリ。
【請求項７】
前記第２の選択トランジスタ（１７）は、前記第１のワード線路電圧（２９）よりも低い第３のワード線路電圧（３１）に対して導通される、請求項１から６いずれか１項記載の半導体メモリ。
【請求項８】
前記複数の第１の選択トランジスタ（１６）及び/又は前記複数の第２の選択トランジスタ（１７）に対するゲート材料として、ドーピング材でドーピングされたポリシリコンが用いられる、請求項１から７いずれか１項記載の半導体メモリ。
【請求項９】
前記ドーピング材は、ゲルマニウムである、請求項８記載の半導体メモリ。
【請求項１０】
前記複数の第１の選択トランジスタ（１６）及び/又は前記複数の第２の選択トランジスタ（１７）に対するゲート材料は、窒化チタン、タングステンまたはタンタルを含んでいる、請求項１から９いずれか１項記載の半導体メモリ。
【請求項１１】
前記複数の第１のメモリキャパシタンス（１８）と前記複数の第１の選択トランジスタ（１６）のソースドーピング領域（２４）との接続に対して、及び/又は前記複数の第２のメモリキャパシタ（１９）と前記複数の第２の選択トランジスタ（１７）のソースドーピング領域（２５）との接続に対して珪素化合物が用いられる、請求項１から１０いずれか１項記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセル領域を備えた例えばＤＲＡＭなどのような半導体メモリに関する。
【０００２】
【従来の技術】
メモリは、データ処理装置における情報の記憶のために用いられている。その場合例えばＤＲＡＭ（ダイナミックランダムアクセスメモリ）などが用いられ、これは通常はメモリセル領域と、論理回路素子を備えた制御周辺装置からなっている。メモリセル領域には、メモリキャパシタと選択トランジスタを含んだ複数のメモリセルが配置されている。この選択トランジスタのゲートは、ワード線路に接続されており、ソースドーピング領域はメモリキャパシタに接続されており、ドレインドーピング領域はビット線路に接続されている。ゲートへの適切な制御電圧の印加によって選択トランジスタは、ソース/ドレイン領域間で選択トランジスタのチャネルを通して電流通流がオン・オフされるように制御されている。
【０００３】
これらのビット線路の他にも通常はさらなるビット線路が設けられている。“折返しビット線”の回路構想は、レーザー増幅器の２つの入力側に接続されている隣接した２つのビット線路に適用されている。このレーザー増幅器とはこの場合大抵は２つの接続されたインバータであり、これらは２つの隣接するビット線路を相互に比較し評価する。ワード線路は、２つのビット線路を横切るように延在しており、選択トランジスタは適切な制御電圧がワード線路に印加された場合に開かれる。それによってメモリキャパシタ内に蓄積された電荷が第１のビット線路を流れる。ワード線路と２つのビット線路との交差点には選択トランジスタが配置されない。ここではワード線路はパッシングワードラインとも称される。２つのビット線路は、第１のビット線路に対する基準としてのみ用いられ、それにはメモリキャパシタの電荷が流れる。隣接するワード線路に対しては、２つのビット線路がその役割を交替し、そのような場合では第１のビット線路が、メモリセルに対する評価基準として用いられ、それは第２のビット線路に接続されている。この評価方式は、非常に拡張性に富み、その頑強性が故に用いられており、例えば米国特許出願 US 4,443,868 明細書及びUS 4,807,195 明細書に記載されている。ＤＲＡＭとしては例えば米国特許出願 US 5,867,420 明細書に開示されている。
【０００４】
ワード線路とビット線路（これらは最小の構造尺度Ｆによってディメンションされている）の幾何学的な配置構成に基づいて、１つのメモリセルのサイズは８Ｆ２に等しいかそれよりもますます大きくなる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、メモリセル領域とメモリセルを備えたメモリにおいて、８Ｆ２よりも小さいメモリセルサイズを可能にすることである。
【０００６】
【課題を解決するための手段】
前記課題は本発明により、それぞれが１つの第１の選択トランジスタと１つの第１のメモリキャパシタを備えた複数の第１のメモリセルと、それぞれが１つの第２の選択トランジスタと１つの第２のメモリキャパシタを備えた複数の第２のメモリセルが設けられており、前記第１の選択トランジスタは、第１のビット線路に接続されたｎ形チャネルトランジスタであり、前記第２の選択トランジスタは、第２のビット線路に接続されたｐ形チャネルトランジスタであり、前記第１のビット線路と第２のビット線路はそれぞれ交互に配設されており、前記複数のメモリセルは、絶縁層と該絶縁層上方に導電層を有しているＳＯＩ基板の導電層内に形成されており、前記第１のメモリセルは、前記ビット線路の延在方向を横切る方向で第２のメモリセルから複数の第１のトレンチアイソレーションによって絶縁されており、前記第１のトレンチアイソレーションは前記絶縁層まで達すると同時に前記導電層を中断させており、さらに前記ビット線路に沿った方向でそれぞれ第１のメモリセルの間と第２のメモリセルの間に複数の第２のトレンチアイソレーションが設けられており、該第２のトレンチアイソレーションは絶縁層までは達しておらず、当該第２のトレンチアイソレーションとＳＯＩ基板の絶縁層との間に導電層が設けられるように構成されて解決される。
【０００７】
【発明の実施の形態】
前述した構成では、メモリセル領域においてｎ形チャネルトランジスタもｐ形チャネルトランジスタも用いられている。この場合例えば、一方のビット線路がｎ形チャネルトランジスタに接続され、隣接するビット線路がｐ形チャネルトランジスタに接続されるように構成される。ｎ形チャネルトランジスタは、ゲートにおける低い電圧に対しては遮断し、高い電圧に対しては導通する特性を有している。このことは、ｎ形チャネルトランジスタを有するビット線路が、ワード線路に高電圧が印加された場合に活性化することを意味している。それに対してｐ形チャネルトランジスタを有するビット線路はそれとは反対の特性を示す。この場合はｐ形チャネルトランジスタが高いゲート電圧に対しては遮断し、低いゲート電圧に対して導通する。レーザー増幅器が、ｎ形チャネルトランジスタを有するビット線路と、ｐ形チャネルトランジスタを有するビット線路に接続され、高いワード線路電圧が印加された場合には、ｎ形チャネルトランジスタは開かれ、ｐ形チャネルトランジスタは遮断される。それにより、ｎ形チャネルトランジスタを有する読出すべきメモリセルは読出され、ｐ形チャネルトランジスタを有するビット線路は基準として用いられ得る。
【０００８】
本発明の構成では、メモリキャパシタの少なくとも１つがトレンチキャパシタである。トレンチキャパシタとしてのメモリキャパシタの構成は次のような利点を有している、すなわちキャパシタンスの大きなメモリキャパシタを省スペース的に構成することができる。さらに通常のトレンチキャパシタンスの形成に対して公知の方法が適用可能である。
【０００９】
本発明のさらなる構成によれば、メモリキャパシタンスの少なくとも１つがスタックキャパシタである。このスタックキャパシタは、大きなキャパシタンスを備えたメモリキャパシタを省スペース的な配置構成で製造できるさらなる可能性を提示している。
【００１０】
さらに別の構成によれば、トレンチアイソレーションと絶縁層が第１の選択トランジスタを第２の選択トランジスタから絶縁している。これによってｐ形チャネルトランジスタとｎ形チャネルトランジスタのコンパクトな配置構成が可能となる。
【００１１】
さらに有利には、第１の選択トランジスタ又は第２の選択トランジスタは、縦型トランジスタとして構成されている。これによりメモリセルとメモリセル領域に対するさらなるコンパクトな構造、すなわち４Ｆ２のメモリセルサイズが可能となる。
【００１２】
さらに別の構成例によれば、第１のビット線路は第１のメモリセルに接続され、第２のビット線路は第２のメモリセルに接続され、さらに第１のビット線路と第２のビット線路はレーザー増幅器に接続されている。ｎ形チャネルトランジスタに接続されている第１のビット線路と、ｐ形チャネルトランジスタに接続されている第２のビット線路へのレーザー増幅器の接続は、８Ｆ２以下のメモリセルサイズに対する“折返しビット線路”の構想を有利な形で可能にさせる。
【００１３】
さらに有利には、第１の選択トランジスタは、該第１の選択トランジスタの投入電圧が第２の選択トランジスタの負の投入電圧となるように選定されたMid-Gap材料からなるゲートを有している。これにより、ｎ形チャネルトランジスタとｐ形チャネルトランジスタに対する電圧ゼロ点をめぐる対称的な投入電圧が可能になる。
【００１４】
本発明の別の有利な構成によれば、第１のワード線路電圧に対して第１の選択トランジスタと第２の選択トランジスタが遮断する。この利点は、第１のメモリキャパシタも第２のメモリキャパシタもその蓄積電荷を維持することである。なぜならこれらの２つが遮断されるからである。
【００１５】
さらに有利には、第１の選択トランジスタが第１のワード線路電圧よりも大きい第２のワード線路電圧に対して開かれる（導通）。この過程によって、第１のメモリセルに記憶されている情報を読出すために、第１の選択トランジスタを導通させることが可能となる。
【００１６】
さらに有利には、第２の選択トランジスタが第１のワード線路電圧よりも小さい第３のワード線路電圧に対して開かれる（導通）。この第３のワード線路電圧によって、第２のメモリセルに記憶されている情報を読出すことが可能となる。
【００１７】
さらに有利には、第１の選択トランジスタ及び/又は第２の選択トランジスタに対するゲート材料として、ドーピング材でドーピングされたポリシリコンが用いられる。ポリシリコンのドーピングによって第１の選択トランジスタの投入電圧と第２の選択トランジスタの投入電圧の設定が可能となる。それにより例えば、第１の選択トランジスタも第２の選択トランジスタも第１のワード線路電圧に対して遮断される。
【００１８】
さらに有利には、ドーピング材としてゲルマニウムが用いられる。このドーピング材としてのゲルマニウムの適用によってｐ形及びｎ形チャネルトランジスタの投入電圧がゼロに対して対称に設定できる。これは例えば対称性の作動電圧が用いられる場合に有利となる。
【００１９】
さらに別の有利な構成例によれば、第１の選択トランジスタ及び/又は第２の選択トランジスタに対するゲート材料は、窒化チタン、タングステンまたはタンタルを含んでいる。これらの材料もｐ形及びｎ形チャネルトランジスタの投入電圧の設定をゼロに対して対称にさせ得る。
【００２０】
さらに有利には、第１のメモリキャパシタンスと前記第１の選択トランジスタのソースドーピング領域との接続に対して、及び/又は前記第２のメモリキャパシタと前記第２の選択トランジスタのソースドーピング領域との接続に対して珪化物が用いられる。一方のソースドーピング領域はｐ形ドーピングされ、他方のソースドーピング領域はｎ形ドーピングされているので、電圧配向毎に素子作用を有するｐｎ接合部を形成することなく、これらの２つのドーピング領域の接続に珪化物を利用することができる。
【００２１】
さらに別の構成によれば、第１のメモリセルがＳＯＩ基板上に形成される。ＳＯＩ基板は、ｐ形チャネルトランジスタとｎ形チャネルトランジスタを有利な形で直接近傍に配置させ得る。ＳＯＩ基板なしの場合は、ｐ形チャネルトランジスタとｎ形チャネルトランジスタを通例のように、阻止方向にバイアスされたｐｎ接合部によって相互に分離しなければならない。このことはスペース的に非常に不利なので、ＳＯＩ基板の適用は、絶縁性のシリコン酸化膜がｎ形チャネルトランジスタとｐ形チャネルトランジスタの絶縁のために利用され、省スペース的に非常に有利となる。
【００２２】
さらに有利には、第１のメモリセルと第２のメモリセルがトレンチアイソレーションを用いて相互に絶縁される。このＳＴＩ（シャロウトレンチアイソレーション）とも称されるトレンチアイソレーションの適用は、さらなる省スペース効果を提供する。なぜなら隣接するトランジスタとドーピング領域が相互に絶縁可能となるからである。
【００２３】
さらに本発明の別の有利な構成例によれば、トレンチアイソレーションとＳＯＩ基板の絶縁層の間に導電層が設けられる。通常はＳＯＩ基板上に形成される複数のトランジスタのチャネル領域は接続されない。なぜならバルクコンタクトがＳＯＩ基板の絶縁層によって回避されるからである。ＳＯＩ基板の絶縁層とトレンチアイソレーションの間に導電層を設けることによって例えば、チャネル領域がこの導電層を介してコンタクト可能となる。それによりＳＯＩトランジスタから周知の欠点、例えばチャネル領域における電荷蓄積などが回避される。
【００２４】
本発明の別の有利な構成例は従属請求項に記載されている。
【００２５】
【実施例】
次に本発明を図面に基づき以下の明細書で詳細に説明する。
【００２６】
図１は、メモリセル領域１３の平面図である。このメモリセル領域１３は、基板１上に形成されている。この基板は例えばＳＯＩ(Silicon on Insulator）であり、これは埋込まれた絶縁層１２を有している。基板１内には、活性形のｎ形チャネル領域３と活性形のｐ形チャネル領域４が形成されている。この活性のｎ形チャネル領域３は例えば低濃度ｐ形ドーピングされており、活性のｐ形チャネル領域は低濃度ｎ形ドーピングされている。活性のｎ形チャネル領域と活性のｐ形チャネル領域４に亘って、第１のワード線路９と第２のワード線路１０が延在している。この活性のｎ形チャネル領域３と活性のｐ形チャネル領域４は、トレンチアイソレーション２６によって相互に絶縁されている。活性のｎ形チャネル領域では、第１のメモリセル１４が第１の選択トランジスタ１６と第１のメモリキャパシタ１８から形成されている。さらに第１のビット線路コンタクト７とｎ形チャネルキャパシタ端子５は、活性のｎ形チャネル領域３内に示されている。活性のｐ形チャネル領域４には、第２のメモリセル１５が第２の選択トランジスタ１７と第２のメモリキャパシタ１９と共に配置されている。同様に第２のビット線路８とｐ形チャネルキャパシタ端子６が示されている。ビット線路２２，２３は、ワード線路９，１０，１１を横切るように延在し、さらに第１のビット線路２２は、隣接する活性のｎ形チャネル領域３に亘って延在し、第２のビット線路２３は隣接する活性のｐ形チャネル領域４に亘って延在する。さらに破線Ｂｎ−Ｂｎは、活性のｎ形チャネル領域４によって示されし、破線Ｂｐ−Ｂｐは活性のｐ形チャネル領域４によって示され、破線ＡＡはワード線路９，１０，１１の延在方向で交互にｎ形チャネル領域とｐ形チャネル領域によって示されている。
【００２７】
スタックキャパシタを備えたメモリセル領域１３が形成されるならば、ｎ形チャネルキャパシタ端子５とｐ形チャネルキャパシタ端子６は、スタックキャパシタの接続に用いられる。トレンチキャパシタ２０を備えたメモリセル領域１３が、形成される場合には、トレンチキャパシタ２０はｎ形チャネルキャパシタ端子５の下方とｐ形チャネルキャパシタ端子６の下方に配設されてもよい。図１のメモリセル領域１３は、６Ｆ２のメモリセルのセルサイズを可能にする。レーザー増幅器は、例えば第１のビット線路２２と第２のビット線路２３に接続される。第１のワード線路９に第１のワード線路電圧２９が印加されると、第１の選択トランジスタ１６と第２の選択トランジスタ１７の両方が遮断される。それにより、第１のメモリセル１４と第２のメモリセル１５は、その蓄積された情報を維持する。ここにおいて第２のワード線路電圧３０が第１のワード線路９に印加されると、第１の選択トランジスタ１６が導通され、第１のメモリセル１４内に蓄積されている電荷が第１のビット線路２２に流れる。レーザー増幅器はここにおいて第１のビット線路２２と第２のビット線路２３への電圧を比較する。この場合この読出し過程に対しては第２のビット線路２３が基準ビット線路として用いられる。
【００２８】
いずれにせよ第３のワード線路電圧３１が第１のワード線路９に印加された場合には、第２の選択トランジスタ１７が導通し、第２のメモリキャパシタ１９に蓄積されている電荷が第２のビット線路２３を流れる。このケースでは、レーザー増幅器は、第２のビット線路２３の電荷信号を評価すべく第１のビット線路２２を基準ビット線路として使用する。
【００２９】
図２から図６は、図１に基づいたスタックキャパシタ２１の変化例を示したものである。図２では、図１の破線Ｂｎ−Ｂｎに沿った断面が示されている。基板１内（この場合は絶縁層１２を有したＳＯＩ基板２）には、第１の選択トランジスタ１６が設けられており、この第１の選択トランジスタ１６は、第１のソースドレイン領域２４と第１のワード線路９を有している。この第１のワード線路９は、絶縁性のワード線路被覆３４によって覆われている。さらにこの第１のワード線路９は、ｎ形チャネルキャパシタ端子５と第１のビット線路端子７に接続されている。この第１のワード線路９の他に第２のワード線路１０と第３のワード線路１１が配設されている。第１のワード線路９と第２のワード線路１０は、活性のｎ形チャネル領域３の上方を延在しており、第３のワード線路１１は、トレンチアイソレーション２６の上方を延在している。活性のｎ形チャネル領域３は、この実施例においてはトレンチアイソレーション２６によって閉じこめられている。この実施形態では、トレンチアイソレーション２６が酸化珪素から形成され、活性のｎ形チャネル領域３は、ｐ形ドーピングされたシリコンから形成され、第１のソースドーピング領域２４は、高濃度ｎ形ドーピングされたシリコンから形成され、絶縁層３３はＰＢＳＧ（Bor Phosphor Silicate Glass）から形成されている。
【００３０】
図３には図１の破線Ｂｐ−Ｂｐに沿った断面が示されている。この図３で示されている装置の構造は、図２に示されている構造と同等のものであるが、いくつかのドーピングが入れ替わっている。なぜならここでは活性ｐ形チャネル領域４がｐ形チャネルトランジスタに対して用いられているからである。ここでも基板１はＳＯＩ基板であり、この場合は第２の選択トランジスタ１７が活性ｐ形チャネル領域４内に形成されている。この第２の選択トランジスタ１７も第１のワード線路９に接続されており、さらに第２の高濃度ｎ形ドーピングされたソースドーピング領域２５を有している。この第２のソースドーピング領域２５は、ｐ形チャネルキャパシタ端子６に接続されている。さらに第２の選択トランジスタ１７は、第２のビット線路端子８を介して第２のビット線路２３に接続されている。このＳＯＩ基板２は、絶縁層１２を有している。活性ｐ形チャネル領域４は、トレンチアイソレーション２６を用いて絶縁されている。活性ｐ形チャネル領域４の上方ではこの実施例においては、第１のワード線路９と第２のワード線路１０が延在している。第３のワード線路１１は、トレンチアイソレーション２６の上方を延在している。
【００３１】
図４には、図１の破線Ｂｎ−Ｂｎに沿ったさらなる断面が示されている。この図４が図２と異なっている点は、トレンチアイソレーション２６ｂが絶縁層１２には達していない点である。なぜならトレンチアイソレーション２６ｂと絶縁層１２の間に導電層２７が設けられているからである。この導電層２７は、ＳＯＩトランジスタにとって典型的な基板帯電（蓄積電荷）を回避する目的を有している。これを回避すべく活性ｎ形チャネル領域３は、導電層２７を介して電気的にコンタクトし、それによって基板内に蓄積される電荷担体をこの導電層２７によって流出させ得る。
【００３２】
図５には図１の破線Ｂｐ−Ｂｐに沿ったさらなる断面が示されている。この図５が図３と異なっている点は、活性ｐ形チャネル領域４内に形成されるｐ形チャネルトランジスタがＳＯＩ作用を回避している点である。このことも次のようにして達成されている。すなわちトレンチアイソレーション２６ｂが絶縁層１２まで達するのではなく、このトレンチアイソレーション２６ｂと絶縁層１２の間に導電層２７を設けることによって達成されている。
【００３３】
図６には、図１の破線ＡＡに沿った断面図が示されている。ＳＯＩ基板２として構成された基板１内には絶縁層１２が配設されている。この絶縁層１２の上方には、活性ｎ形チャネル領域３と活性ｐ形チャネル領域４が交互に配置されている。これらはトレンチアイソレーション２６ａによって相互に絶縁されている。活性ｎ形チャネル領域３では、例えば第１のソースドーピング領域２４が設けられており、この領域は、ｎ形チャネルキャパシタ端子５を介して第１のキャパシタ１８（これはスタックキャパシタとして形成されている）に接続されている。活性ｎ形チャネル領域３の隣にはまずトレンチアイソレーション２６ａが設けられ、その隣に活性ｐ形チャネル領域４が設けられる。この活性ｐ形チャネル領域４では、第２のソースドーピング領域２５が上方の領域に配設され、これはｐ形チャネルキャパシタ端子６を介して第２のメモリキャパシタ１９に接続されている。この第２のメモリキャパシタ１９もスタックキャパシタとして形成されている。
【００３４】
図７〜図１１には、図１で示したメモリセル領域１３にトレンチキャパシタが付随している変化例が示されている。図７にも、ＳＯＩ基板２として形成されている基板１が絶縁層１２を備えている。トレンチキャパシタ２０はこの絶縁層１２を貫通している。例えば活性ｎ形チャネル領域３内には、第１の選択トランジスタ１６が配設されており、これは第１のソースドーピング領域２４を有している。この第１のソースドーピング領域２４は、例えばトレンチキャパシタ２０として形成されている第１のメモリキャパシタ１８に接続されている。さらに第１の選択トランジスタ１６は第１のビット線路端子７を介して第１のビット線路２２に接続されている。第１の選択トランジスタ１６を制御している第１のワード線路９の隣では第２のワード線路１０と第３のワード線路１１が延在している。第２のワード線路１０も活性ｎ形チャネル領域３の上方を延在しており、第３のワード線路１１はトレンチアイソレーション２６の上方を延在している。表面の平坦化に対しては、例えばＢＰＳＧから形成された絶縁層３３が用いられる。
【００３５】
図８には、図１の破線Ｂｐ−Ｂｐに沿った断面が示されている。この装置は基板１内に形成され、この基板１もＳＯＩ基板２として構成されている。トレンチキャパシタは、ここでも絶縁層１２を貫通して延在している。この絶縁層１２の上方では活性ｐ形チャネル領域４が設けられており、この中では第２の選択トランジスタ１７が形成されている。この第２の選択トランジスタ１７は、第２のソースドーピング領域２５を有しており、これはトレンチキャパシタ２０として構成されたメモリキャパシタ１９に接続されている。第２の選択トランジスタ１７は、第１のワード線路９を用いて制御される。さらにこの第２の選択トランジスタ１７は、第２のビット線路端子８を介して第２のビット線路２３と接続されている。このビット線路２３と選択トランジスタ１６，１７の間には、ＢＰＳＧからなる絶縁層３３が設けられている。隣接するメモリセルは、この実施例ではトレンチアイソレーション２６を用いて相互に絶縁されている。
【００３６】
図９には、図１の破線Ｂｎ−Ｂｎに沿ったさらなる断面図が示されている。この図９が図７と異なっている点は、トレンチアイソレーション２６ｂが絶縁層１２まで達しているのではなく、トレンチアイソレーション２６ｂと絶縁層１２の間に導電層２７が配設されている点である。これは選択トランジスタのＳＯＩ作用の回避という利点につながる。なぜなら通常は基板内に蓄積される電荷が排出されるからである。
【００３７】
図１０には、図１の破線Ｂｐ−Ｂｐに沿ったさらなる断面図が示されている。この図１０が図８と異なっている点は、トレンチアイソレーション２６ｂが絶縁層１２まで達しているのではなく、トレンチアイソレーション２６ｂと絶縁層１２の間に導電層２７が配設されている点である。これは選択トランジスタのＳＯＩ作用の回避という利点につながる。なぜなら通常は基板内に蓄積される電荷が排出されるからである。
【００３８】
図１１には、図１の破線ＡＡに沿った断面図が示されている。ここでも基板１はＳＯＩ基板であり、これは絶縁層１２を有している。第１のメモリキャパシタ１８と第２のメモリキャパシタ１９はトレンチキャパシタ２０として構成されており、絶縁層１２を通って延在している。この絶縁層１２の上方では個々のトレンチキャパシタとそれを取り巻く活性チャネル領域３，４がトレンチアイソレーション２６ａによって相互に絶縁されている。この場合第１のメモリキャパシタ１８が活性ｎ形チャネル領域３を形成し、第２のメモリキャパシタ１９は活性ｐ形チャネル領域４を形成する。トレンチキャパシタ２０とトレンチアイソレーション２６ａの上方には、ＢＰＳＧからなる絶縁層３３が設けられている。
【００３９】
図１２には、さらなるメモリセル領域１３が示されている。このメモリセル領域は、４Ｆ２のメモリセルサイズを可能にしており、ここでも基板１は、例えばＳＯＩ基板２である。このＳＯＩ基板２内には、活性ｎ形チャネル領域３と活性ｐ形チャネル領域４が設けられている。これらの活性ｎ形チャネル領域３と活性ｐ形チャネル領域４は、スペーサワード線路（側縁ウエブ）によって囲繞されている。活性ｎ形チャネル領域３と関連して、第１の選択トランジスタ１６と第１のメモリキャパシタ１８を備えた第１のメモリセル１４が形成されている。また活性ｐ形チャネル領域４と関連して、第２の選択トランジスタ１７と第２のメモリセルキャパシタ１９からなる第２のメモリセル１５が形成されている。第１のメモリセル１４は、第１のビット線路２２に接続され、第２のメモリセル１５は第２のビット線路２３に接続されている。さらに第１のビット線路２２に隣接したメモリセルは、活性ｎ形チャネル領域に接続されている。第２のビット線路２３にはさらなる別の活性ｐ形チャネル領域を備えたメモリセルが接続されている。第１のワード線路９の隣には、第２にワード線路１０が配設されており、破線Ｄｎ−Ｄｎ、Ｄｐ−Ｄｐ，ＣＣに沿った断面が図１４〜図１６に示されている。
【００４０】
図１３には、図１２で示されたメモリセル領域１３の拡大平面図が示されている。ＳＯＩ基板２で構成される基板１内には、活性ｎ形チャネル領域３と活性ｐ形チャネル領域４が配設されている。この実施例では、活性ｎ形チャネル領域と活性ｐ形チャネル領域が両方の側で最小の構造尺度Ｆのピッチで配設されている。第１のワード線路９は、スペーサワード線路として活性ｎ形チャネル領域と活性ｐ形チャネル領域の周りで形成されている。第２のワード線路１０は、第１のワード線路９に隣接して配置されている。この第１のワード線路９を横断するように側方の絶縁性の側縁ウエブ３５が活性チャネル領域３，４に形成されている。
【００４１】
図１４には、図１２の破線Ｄｎ−Ｄｎに沿った断面が示されている。基板１内には絶縁層１２が設けられている。なぜならこの基板はＳＯＩ基板２として構成されているからである。この絶縁層１２の上方には、活性ｎ形チャネル領域３が設けられており、この活性ｎ形チャネル領域には第１の選択トランジスタ１６が縦形トランジスタとして形成されている。この場合この第１の選択トランジスタ１６は、第１のソースドーピング領域２４と第１のドレインドーピング領域３６を有している。この第１のドレインドーピング領域３６は、第１のメモリキャパシタ１８に接続されており、この第１のメモリキャパシタ１８はトレンチキャパシタ２０として構成されている。第１のワード線路９は、活性ｎ形チャネル領域３に隣接して延在しており、さらにゲート酸化膜によって絶縁されている。この活性ｎ形チャネル領域３に隣接するように、さらなる活性ｎ形チャネル領域が存在しており、これは第２のワード線路１０によって囲繞されている。第１のソースドーピング領域２４は、第１のビット線路２２に接続されている。隣接するワード線路は、絶縁部４１によって相互に絶縁されている。第１のビット線路２２はビット線路絶縁被覆３８によって絶縁されている。このビット線路絶縁被覆３８の上方には、絶縁層３３が設けられており、この絶縁層３３の上方には、第１の金属性ワード線路３９と第２の金属性ワード線路４０が延在している。これらは第１のワード線路９と第２のワード線路１０に接続しており、これはスペーサとして形成されるワード線路９，１０を低抵抗に構築するためである。
【００４２】
図１５には、図１２の破線Ｄｐ−Ｄｐに沿った断面図が示されている。この図１５は、図１４に示された構造に相応しており、但しここではｐ形チャネルトランジスタの構成に対して反対のドーピングによるものである。基板１内には絶縁層１２が設けられており、そのためこの基板１はＳＯＩ基板２として構成される。この絶縁層１２の上方には、活性ｐ形チャネル領域４が設けられており、この活性ｐ形チャネル領域には第２の選択トランジスタ１７が形成されている。この場合この第２の選択トランジスタ１７は、第２のソースドーピング領域２５と第２のドレインドーピング領域３７を有している。この第２のドレインドーピング領域３７は、第２のメモリキャパシタ１９に接続されており、この第２のメモリキャパシタ１９もトレンチキャパシタ２０として構成されている。第２のソースドーピング領域２５は、第２のビット線路２３に接続されている。活性ｐ形チャネル領域４は、第２の選択トランジスタ１７を制御する第１のワード線路９とゲート酸化膜によって絶縁されている。この第１のワード線路９に隣接して第２のワード線路１０が延在しており、この第２のワード線路１０も活性ｐ形チャネル領域を囲繞している。第２のビット線路２３の上方には、ビット線路絶縁被覆３８が設けられており、その上には絶縁膜３３が延在している。この絶縁膜３３の上方には、第１の金属性ワード線路３９と第２の金属性ワード線路４０が配設されており、これらは第１のワード線路９と第２のワード線路１０に低抵抗な構成のために接続されている。
【００４３】
図１６には、図１２の破線ＣＣに沿った断面図が示され低。このＳＯＩ基板２は、絶縁層１２を有しており、その上には活性ｎ形チャネル領域３と活性ｐ形チャネル領域４が交互に配設されている。この活性ｎ形チャネル領域３と活性ｐ形チャネル領域４は、側方から絶縁性側縁ウエブ３５（スペーサ）によって絶縁されている。さらに第１のワード線路９がこの活性ｎ形チャネル領域３と活性ｐ形チャネル領域４に隣接して延在している。第１のソースドーピング領域２４は、ビット線路２２に接続されており、第２のソースドーピング領域２５は第２のビット線路２３に接続されている。この第１のビット線路２２と第２のビット線路２３は、ビット線路絶縁被覆３８によって囲繞されている。平坦化のために、ＢＰＳＧからなる絶縁層３３がこれらのビット線路の上方に配設されている。この絶縁層３３を貫通して金属性のワード線路コンタクト４２が設けられており、このコンタクトによって、絶縁層３３の上方を延在している第１の金属性ワード線路３９が第１のワード線路９に接続される。
【００４４】
通常は、この基板がシリコンから形成されている。このケースで使用されるＳＯＩ基板もシリコンから形成され、これはいずれにせよ埋込まれた絶縁層１２を基板１内に有している。活性ｎ形チャネル領域は例えば低濃度ｐ形ドーピングされたシリコンであり、活性ｐ形チャネル領域は低濃度ｎ形ドーピングされたシリコンである。
【図面の簡単な説明】
【図１】ｐ形及びｎ形チャネルトランジスタで形成されている選択トランジスタとメモリキャパシタからなるメモリセルの配置構成を示した図である。
【図２】図１の破線Ｂｎ−Ｂｎに沿ったスタックキャパシタの断面図である。
【図３】図１の破線Ｂｐ−Ｂｐに沿ったスタックキャパシタの断面図である。
【図４】図１の破線Ｂｎ−Ｂｎに沿った断面図であり、この場合はシャロウトレンチアイソレーションがＳＯＩ基板の絶縁層までは形成されていない。
【図５】図１の破線Ｂｐ−Ｂｐに沿った断面図であり、この場合もシャロウトレンチアイソレーションがＳＯＩ基板の絶縁層までは形成されていない。
【図６】図１の破線ＡＡに沿った断面図である。
【図７】図１の破線Ｂｎ−Ｂｎに沿った断面図である。
【図８】トレンチキャパシタを備えた図１の破線Ｂｐ−Ｂｐに沿った断面図である。
【図９】トレンチキャパシタと浅めのシャロウトレンチアイソレーションを備えた図１の破線Ｂｎ−Ｂｎに沿った断面図である。
【図１０】トレンチキャパシタと浅めのシャロウトレンチアイソレーションを備えた図１の破線Ｂｐ−Ｂｐに沿った断面図である。
【図１１】トレンチキャパシタを備えた図１の破線Ａ−Ａに沿った断面図である。
【図１２】選択トランジスタがｎ形チャネルトランジスタとｐ形チャネルトランジスタとして形成されている、選択トランジスタとメモリキャパシタからなるメモリセルの配置構成を示した図である。
【図１３】ワード線路の経過を拡大して示した、図１２からの拡大領域の平面図である。
【図１４】トレンチキャパシタを備えた図１２の破線Ｄｎ−Ｄｎに沿った断面図である。
【図１５】トレンチキャパシタを備えた図１２の破線Ｄｐ−Ｄｐに沿った断面図である。
【図１６】図１の破線ＣＣに沿った回路図である。
【符号の説明】
１      基板
２      ＳＯＩ基板
３      活性ｎ形チャネル領域
４      活性ｐ形チャネル領域
５      ｎ形チャネルキャパシタ端子
６      ｐ形チャネルキャパシタ端子
７      第１のビット線路端子
８      第２のビット線路端子
９      第１のワード線路
１０    第２のワード線路
１１    第３のワード線路
１２    絶縁層
１３    メモリセル領域
１４    第１のメモリセル
１５    第２のメモリセル
１６    第１の選択トランジスタ
１７    第２の選択トランジスタ
１８    第１のメモリキャパシタ
１９    第２のメモリキャパシタ
２０    トレンチキャパシタ
２１    スタックキャパシタ
２２    第１のビット線路
２３    第２のビット線路
２６    トレンチアイソレーション
３３    絶縁層
【図１】
0003905713.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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