(57)【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウトパターン設計に用いられるＣＡＤシステムにおけるフォワードアノテーション方法であって、
前記ＣＡＤシステムが行う、
電子回路の配線部をＥｄｇｅとＶｅｒｔｅｘ（頂点）からなる無向グラフ化する工程と、
前記無向グラフのＣｏｍｐｌｅｍｅｎｔグラフを生成して完全グラフを作成する工程と、
前記完全グラフの各Ｅｄｇｅにサブサーキットを挿入する工程と、
前記サブサーキット内部の素子値決定のための回路シミュレーション工程と、
前記回路シミュレーションにより決定された素子値情報をもとにレイアウトパターンを設計する工程と、
を含むことを特徴とするフォワードアノテーション方法。
【請求項２】
前記回路シミュレーション工程において、Ｅｄｇｅに挿入された前記サブサーキットをサブサーキットライブラリから選択的に切り換えることが可能なことを特徴とする請求項１記載のフォワードアノテーション方法。
【請求項３】
あらかじめ指定された情報に基づいて、前記ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅを選択消去する工程を含むことを特徴とする請求項１または２記載のフォワードアノテーション方法。
【請求項４】
前記あらかじめ指定された情報は、各Ｅｄｇｅに最近接の回路素子に付加されたプロパティ値を参照して獲得することを特徴とする請求項３記載のフォワードアノテーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウトパターン設計に係わるＣＡＤシステムにおけるフォワードアノテーション方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路のレイアウトパターン設計においては、回路設計者が正規素子により記述する回路に対して、レイアウトパターンによって半導体集積回路上に生ずる寄生素子が回路特性にさまざまな影響を及ぼす。従来、レイアウトパターン設計に係わるＣＡＤシステムにおいて、このような寄生素子が回路特性に与える影響を考慮する各種工夫がなされている。
【０００３】
レイアウトパターン設計の結果から寄生抵抗、寄生容量、寄生ダイオードなどの寄生素子を抽出し、元の回路図にフィードバックして回路シミュレーションを行なう技術としてバックアノテーションがある。バックアノテーションを効率よく行う技術としては、特開平０９−６８２４号公報に記載されたものが知られている。
【０００４】
従来技術によれば、図７に示すように、トランジスタの寄生ダイオードをバックアノテーションする場合、回路図面編集部７０１によりマスタ回路図に寄生ダイオードを配置し、回路抽出部７０２がマスクパターンのデータに基づいて比較用回路図の作成および寄生ダイオードの定数の計算を行い、回路データ比較部７０３がマスタ回路図と比較用回路図とを比較して対応付けを行い、得られたダイオードの定数データは素子定数格納部７０４に格納される。
【０００５】
次に、バックアノテーション実行部７０５がマスタ回路図と対応付けデータおよび定数データを取り込み、対応付けされた寄生ダイオードの定数を付加してバックアノテーションを行い、回路シミュレーション部７０６が回路シミュレーションを実行する構成となっており、設計者があらかじめ指定した寄生素子だけをバックアノテーションし、回路シミュレーションを行う。
【０００６】
【発明が解決しようとする課題】
回路設計者が記述する回路上には正規素子のみが表現されるのが通常であるが、寄生素子が回路特性に重要な影響を及ぼす事が明らかな場合は、特別に寄生素子を回路に付加する場合がある。回路全体にわたってあらかじめ回路特性に重要な影響を及ぼす寄生素子を表現することにより、以降の自動レイアウト設計や回路シミュレーションをコントロールする手法をフォワードアノテーションと言い、近年、バックアノテーションと併用されている。
【０００７】
従来技術では、設計者が寄生素子シンボルをあらかじめ回路図面上に編集することにより所望の寄生素子を付加しているが、その際、寄生素子を付加すべき回路上の配線を自動認識してノード対ノード組合せ情報を処理する手段が用意されていない。例えば、ノード対ノード間の寄生カップリング容量を回路上に付加するには、回路内のノード対ノード組合せ情報を把握する必要があるが、その組合せ数は、たとえ小規模回路であっても膨大な数になるため、人手により個々に寄生素子を回路上に付加することは実際上困難である。
【０００８】
回路内のノード対ノード組合せ情報の把握はフォワードアノテーションにおいて特に重要であり、バックアノテーションにおいても自動処理できることが望ましいが、フォワードアノテーションにおいては、ノード対ノード組合せ情報の把握を自動処理する適切な手段が存在しないと精度の高い処理は実現できないという問題点がある。
【０００９】
また、従来技術では寄生素子を設計者があらかじめ指定しているため、寄生素子として付加する素子は、寄生ダイオード、寄生容量、寄生抵抗等の単独の寄生素子シンボルである。そのため、付加する寄生成分を回路網として表現することができないという問題点がある。
【００１０】
本発明は上記従来の問題点を解決するもので、回路上の全配線を自動認識し、配線間のカップリング容量も含めた寄生成分を回路網として表現し、自動的に寄生素子を発生させる手段を用意することで、より精細かつ効率的に寄生素子情報を付加できるフォワードアノテーション方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の請求項１に係わるフォワードアノテーション方法は、電子回路をＥｄｇｅとＶｅｒｔｅｘ（頂点）からなる無向グラフとして認識する工程（１０２）と、前記無向グラフのＣｏｍｐｌｅｍｅｎｔグラフを生成して完全グラフを作成する工程（１０４）と、前記完全グラフの各Ｅｄｇｅにサブサーキットを挿入する工程（１０６）と、前記サブサーキット内部の素子値決定のための回路シミュレーション工程（１０８）と、前記回路シミュレーションにより決定された素子値情報をもとにレイアウトパターンを設計する工程（１０９）と、を含むものである。
【００１２】
請求項１記載のフォワードアノテーション方法によれば、電子回路をＥｄｇｅとＶｅｒｔｅｘ（頂点）からなる無向グラフとして認識し、そのＣｏｍｐｌｅｍｅｎｔグラフを生成して完全グラフを作成することにより、回路上の全配線を自動認識することができ、その結果、配線間のカップリング容量も含めた寄生成分を回路網として表現することができるため、効率的かつ精細な寄生素子情報を付加することができる。
【００１３】
本発明の請求項２に係わるフォワードアノテーション方法は、請求項１記載のフォワードアノテーション方法において、無向グラフのＣｏｍｐｌｅｍｅｎｔグラフを生成して完全グラフを作成する工程と、完全グラフの各Ｅｄｇｅにサブサーキットを挿入する工程と、を複数回繰り返すことにより寄生素子回路網を生成するものである。
【００１４】
請求項２記載のフォワードアノテーション方法によれば、Ｃｏｍｐｌｅｍｅｎｔグラフの生成とＥｄｇｅへのサブサーキットの挿入との繰り返しにより、サブサーキットの挿入により新たに生じたＥｄｇｅに対するＣｏｍｐｌｅｍｅｎｔグラフの生成が行われ、これが繰り返されることで、寄生成分を複雑な構成の回路網として表現することが容易にできるようになる。
【００１５】
本発明の請求項３に係わるフォワードアノテーション方法は、請求項１または２記載のフォワードアノテーション方法において、回路シミュレーションの際に、Ｅｄｇｅに挿入されたサブサーキットをサブサーキットライブラリから選択的に切り換えることを可能にするものである。
【００１６】
請求項３記載のフォワードアノテーション方法によれば、回路シミュレーションの際に、Ｅｄｇｅに挿入されたサブサーキットをサブサーキットライブラリから選択して切り換えることにより、回路シミュレーション結果に応じて寄生素子の接続分布状態を切り換えて検証するなど、所望の電気特性に最適化した寄生素子構成を選択することができる。
【００１７】
本発明の請求項４に係わるフォワードアノテーション方法は、請求項１から３のうちいずれか一項記載のフォワードアノテーション方法において、あらかじめ指定された情報に基づいて、ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅを選択消去する工程を含むものである。
【００１８】
請求項４記載のフォワードアノテーション方法によれば、あらかじめ指定された情報に基づいてＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅを選択消去することにより、複雑な回路網として表現した寄生素子情報の中から部分的に不要な回路網を除去し、回路シミュレーションの実行における負荷を軽減し、目的とする解析レベルに応じた回路網を構成することができる。
【００１９】
本発明の請求項５に係わるフォワードアノテーション方法は、請求項４記載のフォワードアノテーション方法において、各Ｅｄｇｅに最近接の回路素子に付加されたプロパティ値を参照して、前記あらかじめ指定された情報を得るものである。
【００２０】
請求項５記載のフォワードアノテーション方法によれば、各Ｅｄｇｅの片端または両端に接続した回路素子に付加されたプロパティ値を参照して、あらかじめ指定された情報を得ることにより、請求項４記載のフォワードアノテーション方法において、より適切な回路網構成が可能になる。
【００２１】
本発明の請求項６に係わるフォワードアノテーション方法は、電子回路をＥｄｇｅとＶｅｒｔｅｘ（頂点）からなる無向グラフとして認識する工程と、前記無向グラフの各Ｅｄｇｅにサブサーキットを挿入する工程と、前記サブサーキット内部の素子値決定のための回路シミュレーション工程と、前記回路シミュレーションにより決定された素子値情報をもとにレイアウトパターンを設計する工程と、を含むものである。
【００２２】
本発明の請求項７に係わるフォワードアノテーション方法は、請求項６記載のフォワードアノテーション方法において、前記無向グラフの各Ｅｄｇｅにサブサーキットを挿入する工程を複数回繰り返すことにより寄生素子回路網を生成するものである。
【００２３】
本発明の請求項８に係わるフォワードアノテーション方法は、請求項６または７記載のフォワードアノテーション方法において、回路シミュレーションの際に、Ｅｄｇｅに挿入された前記サブサーキットをサブサーキットライブラリから選択的に切り換えることが可能なものである。
【００２４】
請求項５から８記載のフォワードアノテーション方法によれば、請求項１から３記載のフォワードアノテーション方法に比べて、Ｃｏｍｐｌｅｍｅｎｔグラフを生成する工程が無いことにより、回路シミュレーションの初期の段階においては、解析精度を少し低くしても解析速度を上げたい場合などに好適な寄生素子回路網を生成することができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図６を参照して説明する。
【００２６】
（実施の形態１）
図１は本発明の実施の形態１に係わるフォワードアノテーション方法の処理フローチャートである。図１において、工程１０１で電子回路のデータを入力し、工程１０２で前記電子回路の配線部をＥｄｇｅとＶｅｒｔｅｘ（頂点）からなる無向グラフ化する。工程１０３で加工対象の無向グラフを選択し、工程１０４で前記無向グラフのＣｏｍｐｌｅｍｅｎｔグラフを生成する。このとき、前記無向グラフと前記Ｃｏｍｐｌｅｍｅｎｔグラフは、総和として完全グラフをなす。
【００２７】
工程１０５で前記無向グラフの各Ｅｄｇｅにサブサーキットを挿入する。工程１０６で前記Ｃｏｍｐｌｅｍｅｎｔグラフの各Ｅｄｇｅにサブサーキットを挿入する。工程１０７でサブサーキットが挿入された電子回路を再表示する。
【００２８】
工程１０８では挿入されたサブサーキット内部の素子値決定のための回路シミュレーションを行う。工程１０９で前記回路シミュレーションにより決定された素子値情報をもとにレイアウトパターン設計を行なう。工程１１０で寄生素子を含めた回路抽出を行い、工程１１１で寄生素子を含めた回路シミュレーションを行う。
【００２９】
このような処理構成により、前記無向グラフのＣｏｍｐｌｅｍｅｎｔグラフの生成工程にＣＡＤシステム上の自動グラフ加工ソフトウエアを適用して回路上の全配線を自動認識し、配線間のカップリング容量も含めた寄生成分を回路網として表現することができ、効率的かつ精細な寄生素子情報を付加することができる。
【００３０】
図２は、本発明のフォワードアノテーション方法で実施するグラフ加工の例を示している。入力された電子回路２０１の配線部を無向グラフ化したものが２０２である。無向グラフ２０２は、Ｖｅｒｔｅｘ２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２１１、２１２と、Ｅｄｇｅ２１３、２１４、２１５、２１６、２１７から構成される。
【００３１】
無向グラフ２０２のうち、Ｖｅｒｔｅｘ２０３、２０４、２０５、２０６とＥｄｇｅ２１３、２１４を選択したものが無向グラフ２１８である。無向グラフ２１８に対してＣｏｍｐｌｅｍｅｎｔグラフを生成したものがＣｏｍｐｌｅｍｅｎｔグラフ２１９である。無向グラフ２１８とＣｏｍｐｌｅｍｅｎｔグラフ２１９の総和が完全グラフ２２０である。
【００３２】
完全グラフ２２０のうち、無向グラフ２１８の各Ｅｄｇｅに寄生素子からなるサブサーキット２２２、２２３を挿入したものが２２１である。さらに、Ｃｏｍｐｌｅｍｅｎｔグラフ２１９の各Ｅｄｇｅに寄生素子からなるサブサーキット２２５、２２６、２２７、２２８、２２９、２３０を挿入したものが２２４である。この２２４を元の電子回路２０１にフィードバックしたものが電子回路２３１である。
【００３３】
図３は、本発明のフォワードアノテーション方法において、グラフ上に挿入されるサブサーキットの例を示している。電子回路３０１のうち、選択した無向グラフのＥｄｇｅ上のサブサーキット３０２、３０３にはサブサーキット３１０を使用し、無向グラフのｃｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅ上のサブサーキット３０４、３０５、３０６、３０７、３０８、３０９にはサブサーキット３１４を使用する。
【００３４】
サブサーキット３１０およびサブサーキット３１４を構成する抵抗３１１、容量３１２、３１３、３１５、３１６、３１７は、それぞれ、回路中で使用される場所によって独自の素子値を持ち、その値は回路シミュレーションにより決定する。
【００３５】
（実施の形態２）
図４は、本発明の実施の形態２に係わるフォワードアノテーション方法における、グラフ加工を複数回繰り返すことにより寄生素子回路網を生成する工程の例を示している。
【００３６】
図４において、電子回路４０１から選択したＥｄｇｅ４０２、４０３に対してＣｏｍｐｌｅｍｅｎｔグラフ生成し、サブサーキットを挿入した電子回路４０４のうち、サブサーキットの挿入により新たに生じたＥｄｇｅ４０５、４０６を選択する。Ｅｄｇｅ４０５、４０６を対象とした完全グラフのうち、Ｃｏｍｐｌｅｍｅｎｔグラフの各Ｅｄｇｅに挿入したサブサーキットが４０８、４０９、４１０、４１１、４１２、４１３であり、選択したＥｄｇｅ４０５、４０６上に挿入したサブサーキットが４１４、４１５である。
【００３７】
生成された回路網４０７のうち、さらにＥｄｇｅ４１６を選択し、Ｅｄｇｅ４１６を対象とした完全グラフのうち、Ｃｏｍｐｌｅｍｅｎｔグラフの各Ｅｄｇｅに挿入したサブサーキットが４１９であり、選択したＥｄｇｅ４１６上に挿入したサブサーキットが４１８である。これにより、寄生素子回路網を含む電子回路４１７が作成される。
【００３８】
このように無向グラフのＣｏｍｐｌｅｍｅｎｔグラフを生成して完全グラフを作成する工程と、完全グラフの各Ｅｄｇｅにサブサーキットを挿入する工程とを複数回繰り返すことにより、寄生成分を複雑な構成の回路網として表現することが容易にできる。
【００３９】
（実施の形態３）
図５は、本発明の実施の形態３に係わるフォワードアノテーション方法における、Ｅｄｇｅに挿入されたサブサーキットをサブサーキットライブラリから選択的に切り換えて使用することにより、回路シミュレーション時に寄生素子の接続分布状態を切り換えて検証する例を示している。
【００４０】
図５において、グラフ加工によりサブサーキット回路網を生成した電子回路５０１で、回路シミュレーションの初期には、サブサーキット５０２に５１１を適用し、サブサーキット５０３に５１０を適用し、サブサーキット５０４、５０５、５０６、５０７、５０８、５０９には５１２を適用する。回路シミュレーション結果に応じて、サブサーキット５０２に５１４あるいは５１５を適用し、サブサーキット５０３に５１３あるいは５１５を適用する。このようにして、所望の電気特性に最適化した寄生素子構成を選択することができる。
【００４１】
（実施の形態４）
図６は、本発明の実施の形態４に係わるフォワードアノテーション方法における、あらかじめ指定された情報に基づいて、前記ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅを選択消去する工程の例を示している。
【００４２】
図６において、入力された電子回路６０１の配線部を無向グラフ化したものが６０２である。無向グラフ６０２のうち、Ｖｅｒｔｅｘ６０３、６０４、６０５、６０６とＥｄｇｅ６０７、６０８を選択したものが無向グラフ６０９である。無向グラフ６０９に対して生成したＣｏｍｐｌｅｍｅｎｔグラフ６１０のうち、Ｅｄｇｅ６１１、６１２、６１３を選択消去してグラフ６１４を得る。無向グラフ６０９とグラフ６１４の総和がグラフ６１５である。
【００４３】
無向グラフ６０９の各Ｅｄｇｅに寄生素子からなるサブサーキット６１７、６１８を挿入したものが６１６である。さらに、Ｃｏｍｐｌｅｍｅｎｔグラフ起源の各Ｅｄｇｅにサブサーキット６２０、６２１、６２２を挿入したものが６１９である。６１９を元の電子回路６０１にフィードバックしたものが電子回路６２３である。
【００４４】
寄生素子を大量に付加して回路シミュレーションを行うことは、シミュレータに非常な負荷をかけ、解析速度を落とすことになるため、上述したような処理により、複雑な回路網として表現した寄生素子情報の中から、部分的に不要な回路網を除去し、目的とする解析レベルに応じた適切な回路網を構成することができる。
【００４５】
また、回路素子にＥｄｇｅを消去するか否かを制御する情報をあらかじめプロパティ値として与えておき、各Ｅｄｇｅの片端または両端に接続した回路素子に付加されたプロパティ値を参照することにより、上記ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅの選択消去を制御することもでき、さらに適切な回路網の除去による回路網構成が可能になる。
【００４６】
さらに回路シミュレーションの負荷を軽くする方法としては、実施の形態１から３において、Ｃｏｍｐｌｅｍｅｎｔグラフを生成する工程を省くことにより、簡略な寄生素子回路網を生成し、大雑把な回路シミュレーションを行うことも有効である。回路シミュレーションの初期の段階においては、このようにして大雑把な回路シミュレーションを行い、その後、解析速度を落としても解析精度を少し上げたい場合に、本実施の形態４の方法を採用することができる。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、回路上の全配線を自動認識し、配線間のカップリング容量も含めた寄生成分を寄生素子回路網として表現する手段を提供することで、効率的かつ精細な寄生素子情報を付加できるフォワードアノテーション方法を実現するという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係わるフォワードアノテーション方法の処理フローチャート。
【図２】本発明のフォワードアノテーション方法で実施するグラフ加工の例を示す図。
【図３】本発明のフォワードアノテーション方法において、グラフ上に挿入されるサブサーキットの例を示す図。
【図４】本発明の実施の形態２に係わるフォワードアノテーション方法における、グラフ加工の繰り返しによる寄生素子回路網の生成工程の例を示す図。
【図５】本発明の実施の形態３に係わるフォワードアノテーション方法における、サブサーキットの選択的切り換えの例を示す図。
【図６】本発明の実施の形態４に係わるフォワードアノテーション方法における、ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅを選択消去する工程の例を示す図。
【図７】従来技術の例を示すＣＡＤシステムの構成図。
【符号の説明】
１０１  電子回路のデータ入力工程
１０２  配線部の無向グラフ化工程
１０３  加工対象の無向グラフの選択工程
１０４  Ｃｏｍｐｌｅｍｅｎｔグラフ生成工程
１０５  無向グラフＥｄｇｅへのサブサーキット挿入工程
１０６  ＣｏｍｐｌｅｍｅｎｔグラフＥｄｇｅへのサブサーキット挿入工程
１０７  回路表示工程
１０８  回路シミュレーション工程
１０９  レイアウトパターン設計工程
１１０  回路抽出工程
１１１  寄生素子を含めた回路シミュレーション工程
２０１  電子回路
２０２、２１８  無向グラフ
２０３〜２１２  Ｖｅｒｔｅｘ（頂点）
２１３〜２１７  Ｅｄｇｅ
２１９  無向グラフのＣｏｍｐｌｅｍｅｎｔグラフ
２２０  完全グラフ
２２１  無向グラフのＥｄｇｅにサブサーキットを挿入した完全グラフ
２２２、２２３  無向グラフのＥｄｇｅに挿入されたサブサーキット
２２４  ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅにサブサーキットを挿入した完全グラフ
２２５〜２３０  ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅに挿入されたサブサーキット
２３１、３０１  寄生素子回路網を含んだ電子回路
３０２、３０３  無向グラフのＥｄｇｅにされたサブサーキット
３０４〜３０９  ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅに挿入されたサブサーキット
３１０、３１４  サブサーキットの内部回路
３１１  寄生抵抗
３１２、３１３、３１５、３１６、３１７  寄生容量
４０１  電子回路
４０２、４０３  初期選択対象Ｅｄｇｅ
４０４、４０７、４１７  完全グラフの各Ｅｄｇｅにサブサーキットを挿入した電子回路
４０５、４０６、４１６  選択対象Ｅｄｇｅ
４０８〜４１３、４１９  ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅに挿入されたサブサーキット
４１４、４１５、４１８  無向グラフのＥｄｇｅに挿入されたサブサーキット
５０１  寄生素子回路網を含んだ電子回路
５０２、５０３  無向グラフのＥｄｇｅに挿入されたサブサーキット
５０４〜５０９  ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅに挿入されたサブサーキット
５１０、５１１、５１２  シミュレーションの初期に使用するサブサーキット
５１３、５１４、５１５  切り換えて使用するサブサーキット
６０１  電子回路
６０２  無向グラフ
６０３、６０４、６０５、６０６  選択対象Ｖｅｒｔｅｘ
６０７、６０８  選択対象Ｅｄｇｅ
６０９  選択された無向グラフ
６１０  無向グラフのＣｏｍｐｌｅｍｅｎｔグラフ
６１１、６１２、６１３  消去対象Ｅｄｇｅ
６１４  消去対象Ｅｄｇｅ消去後の無向グラフ
６１５  消去対象Ｅｄｇｅ消去後の無向グラフと初期無向グラフの総和グラフ
６１６  無向グラフのＥｄｇｅにサブサーキットを挿入した総和グラフ
６１７、６１８  無向グラフのＥｄｇｅに挿入されたサブサーキット
６１９  ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅにサブサーキットを挿入したグラフ
６２０、６２１、６２２  ＣｏｍｐｌｅｍｅｎｔグラフのＥｄｇｅに挿入されたサブサーキット
６２３  寄生素子回路網を含んだ電子回路
７０１  回路図面編集部
７０２  回路抽出部
７０３  回路データ比較部
７０４  素子定数格納部
７０５  回路シミュレーション部
７０６  バックアノテーション実行部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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