(57)【特許請求の範囲】
【請求項１】
電流加算型のＤ／Ａ変換器において、
複数の定電流セルと、
オンした定電流セルからの電流が加算させる出力端子と、
入力データに従って前記複数の定電流セルを偶数個単位で選択的にオンさせるデコーダ回路と
を備え、
前記複数の定電流セルは、２×Ｍ列，２×Ｎ行（Ｍ，Ｎは正の整数）のマトリクス状にレイアウトされており、
前記デコーダ回路は、前記定電流セルを４個単位で選択的にオンさせ、
前記４個の定電流セルは、
第（Ｍ−ｉ＋１）列（ｉは１からＭまでの任意の整数），第（Ｎ−ｊ＋１）行（ｊは１からＮまでの任意の整数）にレイアウトされた定電流セルと、
第（Ｍ＋ｉ）列，第（Ｎ−ｊ＋１）行にレイアウトされた定電流セルと、
第（Ｍ−ｉ＋１）列，第（Ｎ＋ｊ）行にレイアウトされた定電流セルと、
第（Ｍ＋ｉ）列，第（Ｎ＋ｊ）行にレイアウトされた定電流セルと
により構成されている
ことを特徴とするＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体基板上に集積された複数の定電流セルを選択的にオンさせ、オンした定電流セルからの電流を共通の出力端子に加算する電流加算型のＤ／Ａ変換器に関するものであり、特に前記複数の定電流セル間の電流値のバラツキにより生じる変換出力の非直線性誤差を軽減することができるＤ／Ａ変換器に関するものである。
【０００２】
【従来の技術】
電流加算型のＤ／Ａ変換器において、複数の定電流セルをマトリクス状に配置したものは、電流セルマトリクス型と呼ばれている。ビデオ用等の高速なＤ／Ａ変換器は、一般に電流セルマトリクス型である。このような電流セルマトリクス型のＤ／Ａ変換器としては、例えば「An 80-MHz 8-bit CMOS D/A Converter」（IEEE JOURNAL OF SOLID STATE CIRCUITS,VOL.SC-21,NO.6 DECEMBER 1986 pp.983-988）に記載されたものがある。また、電流加算型のＤ／Ａ変換器には、ＧＮＤをアナログ出力の基準とするものと、電源電圧をアナログ出力の基準とするものとがある。なお、従来の電流加算型のＤ／Ａ変換器として、ＧＮＤをアナログ出力の基準とする電流セルマトリクス型のＤ／Ａ変換器について以下に説明するが、電源電圧をアナログ出力の基準とするものについても、電源とＧＮＤを入れ替えることで同じく説明できる。
【０００３】
図４は従来の電流加算型６ビットＤ／Ａ変換器のブロック構成図である（定電流セルについてはレイアウト図である）。また、図５は図４のＤ／Ａ変換器における電源ラインのレイアウト図である。図４のＤ／Ａ変換器は、６３個の定電流セル１〜６３と、ローデコーダ（行デコーダ）６４と、カラムデコーダ（列デコーダ）６５と、アナログ信号出力端子６６とを備えている。また、出力端子６６とＧＮＤの間には、通常、抵抗６７が設けられている。
【０００４】
図４のＤ／Ａ変換器には、ｄ５，ｄ４，ｄ３，ｄ２，ｄ１，ｄ０の６ビットからなるディジタルデータＤＩが入力される。６ビットの入力データＤＩの下位３ビットｄ２，ｄ１，ｄ０は、カラムデコーダ６５に入力され、上位３ビットｄ５，ｄ４，ｄ３はローデコーダ６４に入力される。
【０００５】
６３個の定電流セル１〜６３は、半導体基板上に、８列，８行のマトリクス状にレイアウトされ、定電流セルマトリクスを形成している。ローデコーダ６４およびカラムデコーダ６５は、入力データＤＩに従ってカラムデコード信号ｘ１〜ｘ８および行デコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成し、これらのデコード信号により入力データＤＩに応じた個数の定電流セルを選択的にオンさせる。
【０００６】
オンした定電流セルは、出力端子６６にそれぞれセル電流Ｉｃを加算する。セル電流Ｉｃは、Ｄ／Ａ変換器のステップ電流（の期待値）Ｉｓに設定してある。
【０００７】
入力データＤＩに従ってｐ個（ｐは０から６３までの任意の整数）の定電流セルがオンすると、出力電流ＩＯＵＴ＝ｐ×Ｉｓが出力端子６６に流れ、この出力電流ＩＯＵＴがＤ／Ａ変換器のアナログ出力信号となる。図４のＤ／Ａ変換器は、６ビットのディジタル入力データＤＩに対し、６４ステップのアナログ出力信号を生成する。
【０００８】
６３個の定電流セル１〜６３により構成される定電流セルマトリクスの第１行には、定電流セル１〜８がレイアウトされ、第８行には、定電流セル５７〜６３がレイアウトされている。また、定電流セルマトリクスの第１列には、定電流セル７，１５，２３，３１，３９，４７，５５，６３がレイアウトされ、第８列には、定電流セル１，９，１７，２５，３３，４１，４９，５７がレイアウトされ、第８列には、定電流セル８，１６，２４，３２，４０，４８，５６がレイアウトされている。
【０００９】
第１列の定電流セルには、カラムデコード信号ｘ７が入力され、第４列の定電流セルには、カラムデコード信号ｘ１が入力され、第５列の定電流セルには、カラムデコード信号ｘ２が入力され、第８列の定電流セルには、カラムデコード信号ｘ８が入力される。つまり、定電流セルマトリクスのレイアウト上の第１列〜第８に、図５にようにカラム番号を付したとき、カラム番号ｉ（ｉは１から８までの任意の整数）の列の定電流セルには、カラムデコード信号ｘｉが入力される。また、第ｊ行（ｊは１から８までの任意の整数）の定電流セルには、ローデコード信号ｙａｊおよびｙｂｊが入力される。
【００１０】
図６はカラムデコード信号ｘｉおよびローデコード信号ｙａｊ，ｙｂｊによる定電流セルのオン／オフ条件を説明する図である。カラムデコード信号ｘ１〜ｘ８は、入力データＤＩの下位ビットのデータ値が増加するに従って、ｘ１から順に１（電源Ｖｄレベル）になる。ｘ８は常に０（ＧＮＤレベル）である。また、ローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８は、入力データＤＩの上位ビットのデータ値が増加するに従って、ｙａ２，ｙｂ１から順に１になる。ｙａ１は常に１、ｙｂ８は常に０である。ローデコード信号ｙａ（ｊ＋１）とｙｂｊとは同じものなので、ｙｂｊ＝１ならば、必ずｙａｊ＝１となる。
【００１１】
ディジタル入力データＤＩが、例えば０１１１１０（ｄ０＝ｄ５＝０、ｄ１＝ｄ２＝ｄ３＝ｄ４＝１）であるときには、図７のように、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０、ｙａ１〜ｙａ４＝１，ｙａ５〜ｙａ８＝０、ｙｂ１〜ｙｂ３＝１，ｙｂ４〜ｙｂ８＝０となり、第１行から第３行までの全ての定電流セル１〜２４と、第４行の第２列から第７列まで、つまり第４行におけるカラム番号１〜６までの列の定電流セル２５〜３０がオンし、これら３０個の電流セル１〜３０からのセル電流Ｉｃが出力端子６６に加算される。これら以外の定電流セル３１〜６３はオフのままである。このように、定電流セルに付した符号は、定電流セルマトリクスを構成する６３個の定電流セルにおいて、定電流セルがオンする優先順位を示している。また、上記のカラム番号は、同じ行にレイアウトされた８個の定電流セルにおいて、定電流セルがオンする優先順位を示している。
【００１２】
上記の定電流セルマトリクスをレイアウトした半導体基板上には、図５に示すように、定電流セル１〜６３に電源電圧を供給する電源パターン７１および８本の電源ライン７２が設けられている。電源パターン７１は、定電流セルマトリクスの第８列の外側にレイアウトされている。また、電源ライン７２は、電源パターン７１から横方向（行方向）に、それぞれ定電流セルマトリクスの第１〜第８行に沿ってレイアウトされている。同じ行にレイアウトされている定電流セルは、同じ電源ラインから電源電圧を供給される。
【００１３】
上記の定電流セルマトリクスにおいては、図４および図５のように、定電流セルが、オンする優先順位（付された符号およびカラム番号）についてシーケンシャルにレイアウトされていない。これは、以下に説明する理由によるものである。
【００１４】
上記の文献にも記されているように、定電流セルマトリクスの面積の制約から、電源ライン７２の幅はあまり太くできない。このため、電源ライン７２には、図５のように、抵抗成分Ｒによる電圧降下が発生し、同じ行にレイアウトされた定電流セルに供給される電源電圧にバラツキ（列方向の傾斜）が発生する。この電源電圧のバラツキにより、同じ行の定電流セルから出力されるセル電流Ｉｃの値にバラツキ（列方向の傾斜）が発生するため、定電流セルを、オンする優先順位（付された符号およびカラム番号）についてシーケンシャルにレイアウトすると、変換出力の直線性が悪くなってしまう。
【００１５】
電源ライン７２のカラム番号２での電位は、カラム番号１での電位よりも電源ラインの抵抗成分Ｒの分だけ高くなるので、カラム番号２の定電流セルのセル電流Ｉｃは、その分、カラム番号１の定電流セルよりも高くなる。逆に、電源ライン７２のカラム番号３での電位は、カラム番号１での電位よりも抵抗成分Ｒの分だけ低くなるので、カラム番号３の定電流セルのセル電流Ｉｃは、その分、カラム番号１の定電流セルよりも低くなる。
【００１６】
隣り合う列にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも２ΔＩｃであるものとすれば、第４列（カラム番号１の列）のセル電流Ｉｃがステップ電流（の期待値）Ｉｓとなるように電源電圧を設定したときには、第１列〜第８列（カラム番号８，６，４，２，１，３，５，７の列）の定電流セルから出力されるセル電流Ｉｃは、それぞれＩｅ−６ΔＩｃ，Ｉｅ−４ΔＩｃ，Ｉｅ−２ΔＩｃ，Ｉｅ，Ｉｅ＋２ΔＩｃ，Ｉｅ＋４ΔＩｃ，Ｉｅ＋６ΔＩｃ，Ｉｅ＋８ΔＩｃとなる。例えば、カラム番号１，２，３の列の定電流セルのみがオンした場合には、セル電流Ｉｃの合計は、期待値３×Ｉｅとなる。
【００１７】
また、第４列（カラム番号１の列）のセル電流ＩｃがＩｓ−ΔＩｃとなり、第５列（カラム番号２の列）のセル電流ＩｃがＩｃ［９，ｊ］＝Ｉｓ＋ΔＩｃになるように電源電圧を設定したときには、第１列〜第８列（カラム番号８，６，４，２，１，３，５，７の列）の定電流セルから出力されるセル電流Ｉｃは、それぞれＩｅ−７ΔＩｃ，Ｉｅ−５ΔＩｃ，Ｉｅ−３ΔＩｃ，Ｉｅ−ΔＩｃ，Ｉｅ＋ΔＩｃ，Ｉｅ＋３ΔＩｃ，Ｉｅ＋５ΔＩｃ，Ｉｅ＋７ΔＩｃとなる。例えば、カラム番号１，２，３，４の列の定電流セルのみがオンした場合には、セル電流の合計は、期待値４×Ｉｅとなる。同様に考えて、奇数のカラム番号の列までの定電流セルがオンした場合には、セル電流の合計は期待値通りになる。また、同じ行の全ての定電流セルがオンした場合には、その行からのセル電流Ｉｃの合計は、期待値８×Ｉｅとなる。
【００１８】
【発明が解決しようとする課題】
しかしながら上記従来のＤ／Ａ変換器では、第４列（カラム番号１の列）のセル電流Ｉｃがステップ電流（の期待値）Ｉｓとなるように電源電圧を設定したときには、偶数のカラム番号までの定電流セルがオンした場合に、セル電流Ｉｃの合計が期待値よりも高くなってしまう。例えば、カラム番号１，２の列の定電流セルのみがオンした場合には、セル電流Ｉｃの合計は、期待値２×Ｉｅ＋ΔＩｃとなり、期待値２×ＩｅからΔＩｃずれてしまう。また、全ての定電流セルがオンした場合には、セル電流Ｉｃの合計は、８×Ｉｅ＋４ΔＩｃとなり、期待値８×Ｉｅから４ΔＩｃずれてしまう。
【００１９】
逆に、第４列（カラム番号１の列）のセル電流ＩｃがＩｓ−ΔＩｃとなり、第５列（カラム番号２の列）のセル電流ＩｃがＩｃ［９，ｊ］＝Ｉｓ＋ΔＩｃになるように電源電圧を設定したときには、奇数のカラム番号までの定電流セルがオンした場合に、セル電流Ｉｃの合計が期待値よりも低くなってしまう。例えば、カラム番号１，２，３の列の定電流セルのみがオンした場合には、セル電流Ｉｃの合計は、期待値３×Ｉｅ−３ΔＩｃとなり、期待値３×Ｉｅから３ΔＩｃずれてしまう。また、カラム番号１〜７の列の定電流セルがオンした場合には、セル電流Ｉｃの合計は、７×Ｉｅ−７ΔＩｃとなり、期待値７×Ｉｅから７ΔＩｃずれてしまう。
【００２０】
このように、上記従来のＤ／Ａ変換器では、電源ラインが延びる方向にセル電流のバラツキが発生し、オンする定電流セルの個数によって、上記のセル電流のバラツキをキャンセルできない場合があり、変換出力に非直線性誤差を生じるという問題があった。
【００２１】
また、一般に、半導体基板上に多数の定電流セルをマトリクス状にレイアウトした場合、半導体製造工程に起因するプロセスバラツキによって、定電流セル自体の特性にバラツキを生じ、この特性バラツキによりセル電流値にバラツキが生じてしまう。このセル電流値のバラツキは、定電流セルのレイアウトについて、ランダムに生じるのではなく、定電流セルマトリクスのある端部のセル電流値が低く、その位置からセル電流値が順次高くなるように変化するようなバラツキ、つまりある方向に傾斜を持ったバラツキであることが経験上確かめられている。上記従来のＤ／Ａ変換器では、上記の定電流セルの特性バラツキによるセル電流バラツキ（ある方向に傾斜するバラツキ）をキャンセルできず、変換出力の非直線性誤差が大きくなってしまうという問題があった。
【００２２】
本発明はこのような従来の問題を解決するためになされたものであり、変換出力の非直線性誤差を軽減することを目的とするものである。
【００２３】
【課題を解決するための手段】
上記の目的を達成するために本発明の請求項１記載のＤ／Ａ変換器は、電流加算型のＤ／Ａ変換器において、複数の定電流セルと、オンした定電流セルからの電流が加算させる出力端子と、入力データに従って前記複数の定電流セルを偶数個単位で選択的にオンさせるデコーダ回路とを備え、前記複数の定電流セルは、２×Ｍ列，２×Ｎ行（Ｍ，Ｎは正の整数）のマトリクス状にレイアウトされており、前記デコーダ回路は、前記定電流セルを４個単位で選択的にオンさせ、前記４個の定電流セルは、第（Ｍ−ｉ＋１）列（ｉは１からＭまでの任意の整数），第（Ｎ−ｊ＋１）行（ｊは１からＮまでの任意の整数）にレイアウトされた定電流セルと、第（Ｍ＋ｉ）列，第（Ｎ−ｊ＋１）行にレイアウトされた定電流セルと、第（Ｍ−ｉ＋１）列，第（Ｎ＋ｊ）行にレイアウトされた定電流セルと、第（Ｍ＋ｉ）列，第（Ｎ＋ｊ）行にレイアウトされた定電流セルとにより構成されていることを特徴とするものである。
【００２８】
【発明の実施の形態】
第１の実施形態
図１は本発明の第１の実施形態を示す電流加算型６ビットＤ／Ａ変換器のブロック構成図である（定電流セルについてはレイアウト図である）。図１のＤ／Ａ変換器は、１２６個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂと、ローデコーダ（行デコーダ）６４と、カラムデコーダ（列デコーダ）６５と、アナログ信号出力端子６６とを備えている。また、出力端子６６とＧＮＤの間には、通常、出力端子６６に加算された電流を電圧に変換するための抵抗６７が設けられている。
【００２９】
図１のＤ／Ａ変換器には、ｄ５，ｄ４，ｄ３，ｄ２，ｄ１，ｄ０の６ビットからなるディジタルデータＤＩが入力される。６ビットの入力データＤＩの下位３ビットｄ２，ｄ１，ｄ０は、カラムデコーダ６５に入力され、上位３ビットｄ５，ｄ４，ｄ３はローデコーダ６４に入力される。なお、入力データＤＩの下位３ビットのデータをＤＩｗと表記し、上位３ビットのデータをＤＩｈと表記する。
【００３０】
１２６個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂは、半導体基板上に、１６列，８行のマトリクス状にレイアウトされ、定電流セルマトリクスを形成している。ローデコーダ６４およびカラムデコーダ６５は、入力データＤＩに従ってカラムデコード信号ｘ１〜ｘ８およびローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成し、これらのデコード信号により定電流セルを２個単位で選択的にオンさせ、入力データＤＩに応じた個数の定電流セルをオンさせる。つまり、入力データＤＩに従って２×ｐ個（ｐは０から６３までの任意の整数）の定電流セルを選択的にオンさせる。
【００３１】
定電流セルｋａとｋｂ（ｋは１から６３までの任意の整数）は、同じ行の異なる列にレイアウトされており、必ず同時にオンする２個単位のセルグループを構成している。オンした定電流セルは、出力端子６６にそれぞれセル電流Ｉｃを加算する。セル電流Ｉｃは、Ｄ／Ａ変換器のステップ電流（の期待値）Ｉｓの１／２に設定してある。つまり、図１のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／２に設定した定電流セルを２個単位でオンさせることにより、出力端子６６にステップ電流Ｉｓを加算する。
【００３２】
入力データＤＩに従って２×ｐ個の定電流セルがオンすると、出力電流ＩＯＵＴ＝ｐ×Ｉｓが出力端子６６に流れ、この出力電流ＩＯＵＴがＤ／Ａ変換器のアナログ出力信号となる。図１のＤ／Ａ変換器は、６ビットのディジタル入力データＤＩに対し、６４ステップのアナログ出力信号を生成する。
【００３３】
カラムデコーダ６５は、カラム入力データＤＩｗ（入力データＤＩの下位３ビットデータｄ２，ｄ１，ｄ０）に従って、０（ＧＮＤレベル）または１（電源Ｖｄレベル）のカラムデコード信号ｘ１〜ｘ８を生成する。なお、カラムデコード信号ｘ８は常に０である。
【００３４】
ＤＩｗ＝０００のとき、ｘ１〜ｘ８＝０となり、ＤＩｗ＝００１（ｄ２＝ｄ１＝０，ｄ０＝１）のとき、ｘ１＝１，ｘ１〜ｘ８＝０となる。以下同様に、ＤＩｗの値が増加するごとにｘ２，ｘ３…の順で０から１になり、ＤＩｗ＝１１０のとき、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０となり、ＤＩｗ＝１１１のとき、ｘ１〜ｘ７＝１，ｘ８＝０となる。従って、ｘｉ＝１（ｉは１から８までの任意の整数）ならば、ｘ１〜ｘ（ｉ−１）＝１である。
【００３５】
ローデコーダ６４は、ロー入力データＤＩｈ（入力データＤＩの上位３ビットデータｄ５，ｄ４，ｄ３）に従って、０（ＧＮＤレベル）または１（電源Ｖｄレベル）のローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成する。なお、ローデコード信号ｙｂｊ（ｊは１から８までの任意の整数）とローデコード信号ｙａ（ｊ＋１）は同じ信号である。また、ローデコード信号ｙａ１は常に１であり、ローデコード信号ｙｂ８は常に０である。
【００３６】
ＤＩｈ＝０００のとき、ｙａ１＝１，ｙａ２〜ｙａ８＝０、ｙｂ１〜ｙｂ７＝０，ｙ８＝０となり、ＤＩｈ＝００１（ｄ５＝ｄ４＝０，ｄ３＝１）のとき、ｙａ１＝ｙａ２＝１，ｙａ３〜ｙａ８＝０、ｙｂ１＝１，ｙｂ２〜ｙｂ８＝０となる。以下同様に、ＤＩｗの値が増加するごとにｙａ３，ｙａ４…（ｙｂ２，ｙａ３…）の順で０から１になり、ＤＩｈ＝１１０のとき、ｙａ１〜ｙａ７＝１，ｙａ８＝０、ｙｂ１〜ｙｂ６＝１，ｙｂ７＝ｙｂ８＝０となり、ＤＩｈ＝１１１のとき、ｙａ１〜ｙａ８＝１、ｙｂ１〜ｙｂ７＝１，ｙｂ８＝０となる。従って、ｙａｊ＝１ならば、ｙａ１〜ｙａ（ｊ−１）＝１、ｙｂ１〜ｙｂ（ｊ−１）＝１である。
【００３７】
１２６個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂにより構成される定電流セルマトリクスの第１行には、定電流セル８ａ〜１ａ，１ｂ〜８ｂがレイアウトされ、第２行には、定電流セル１６ａ〜９ａ，９ｂ〜１６ｂがレイアウトされている。以下同様に、第７行には、定電流セル５６ａ〜４９ａ，４９ｂ〜５６ｂがレイアウトされ、第８行には、定電流セル６３ａ〜５７ａ，５７ｂ〜６３ｂがレイアウトされている。
【００３８】
また、定電流セルマトリクスの第１列には、定電流セル８ａ，１６ａ，２４ａ，３２ａ，４０ａ，４８ａ，５６ａがレイアウトされ、第２列には、定電流セル７ａ，１５ａ，２３ａ，３１ａ，３９ａ，４７ａ，５５ａ，６３ａがレイアウトされている。以下同様に、第８列には、定電流セル１ａ，９ａ，１７ａ，２５ａ，３３ａ，４１ａ，４９ａ，５７ａがレイアウトされ、第９列には、定電流セル１ｂ，９ｂ，１７ｂ，２５ｂ，３３ｂ，４１ｂ，４９ｂ，５７ｂがレイアウトされ、第１５列には、定電流セル７ｂ，１５ｂ，２３ｂ，３１ｂ，３９ｂ，４７ｂ，５５ｂ，６３ｂがレイアウトされ、第１６列には、定電流セル８ｂ，１６ｂ，２４ｂ，３２ｂ，４０ｂ，４８ｂ，５６ｂがレイアウトされている。
【００３９】
第８列および第９列の定電流セルには、カラムデコード信号ｘ１が入力され、第７列および第１０列の定電流セルには、カラムデコード信号ｘ２が入力される。以下同様に、第２列および第１５列の定電流セルには、カラムデコード信号ｘ７が入力され、第１列および第１６列の定電流セルには、カラムデコード信号ｘ８が入力される。つまり、第（９−ｉ）列および第（８＋ｉ）列の定電流セルには、カラムデコード信号ｘｉが入力される。
【００４０】
また、第１行の定電流セルには、ローデコード信号ｙａ１およびｙｂ１が入力され、第２行の定電流セルには、ローデコード信号ｙａ２およびｙｂ２が入力される。以下同様に、第７行の定電流セルには、ローデコード信号ｙａ７およびｙｂ７が入力され、第８行の定電流セルには、ローデコード信号ｙａ８およびｙｂ８が入力される。つまり、第ｊ行の定電流セルには、ローデコード信号ｙａｊおよびｙｂｊが入力される。
【００４１】
ここで、例えば第８列，第１行にレイアウトされた定電流セル１ａを、定電流セル［８，１］と表記することにする。この表記法によれば、第（９−ｉ）列，第ｊ行にレイアウトされた定電流セルは、定電流セル［９−ｉ，ｊ］となり、第（８＋ｉ）列，第ｊ行にレイアウトされた定電流セルは、定電流セル［８＋ｉ，ｊ］となる。
【００４２】
必ず同時にオンする２単位のセルグループを構成する定電流セルｋａおよびｋｂ（ｋは１から６３までの任意の整数）は、同じカラムデコード信号およびローデコード信号により、図６の条件に従ってオン／オフする。例えば、定電流セル１ａおよび１ｂは、ともにカラムデコード信号ｘ１およびローデコード信号ｙａ１，ｙｂ１によりオン／オフする。つまり、上記の２単位の定電流セルグループを構成する定電流セル［９−ｉ，ｊ］と定電流セル［８＋ｉ，ｊ］は、ともにカラムデコード信号ｘｉおよびローデコード信号ｙａｊ，ｙｂｊによりオン／オフする。
【００４３】
図２は定電流セル（［９−ｉ，ｊ］または［８＋ｉ，ｊ］）の内部構成の一例を示す図である。図２において、定電流セルは、ｐＭＯＳトランジスタ８１，８２と、ｎＭＯＳトランジスタ８３，８４と、基準電流源８５と、ＯＲゲート８６と、ＮＡＮＤゲート８７と、インバータ８８とを有する。
【００４４】
ｐＭＯＳ８１および８２のソース電極は、電源Ｖｄに接続され、ｐＭＯＳ８１および８２のゲート電極は、ｐＭＯＳ８２のドレイン電極に接続され、ｐＭＯＳ８２のドレイン電極は、基準電流源８５を介して接地されている。ｎＭＯＳ８３および８４のドレイン電極は、ｐＭＯＳ８１のドレイン電極に接続されている。ｎＭＯＳ８３のゲート電極は、インバータ８８の出力端子に接続され、ｎＭＯＳ８３のソース電極は、Ｄ／Ａ変換器のアナログ信号出力端子６６に接続されている。ｎＭＯＳ８４のゲート電極は、インバータ８８の入力電極に接続され、ｎＭＯＳ８４のソース電極は、接地されている。ＯＲゲート８６の第１入力端子には、カラムデコード信号ｘｉが入力され、第２入力端子には、ローデコード信号ｙｂｊが入力される。ＮＡＮＤゲート８７の第１入力端子は、ＯＲゲート８６の出力端子に接続され、第２入力端子には、ローデコード信号ｙａｊが入力され、出力端子は、インバータ８７の入力端子に接続されている。
【００４５】
基準電流源８５は、例えばバンドギャップリファレンス回路による定電流源である。ｐＭＯＳ８１は、セル電流Ｉｃを流す定電流源トランジスタであり、ｎＭＯＳ８３は、ｐＭＯＳ８１と出力端子６６との間の電流パスを開閉し、定電流セルをオン／オフさせるスイッチトランジスタである。ｐＭＯＳ８１および８２と、基準電流源８５とは、カレントミラー回路を構成しており、基準電流源８５に流れる基準電流Ｉｒの値に応じたセル電流Ｉｃを定電流源トランジスタであるｐＭＯＳ８１に流す。なお、セル電流Ｉｃは、電源電圧や、ｐＭＯＳ８１およびｐＭＯＳ８２のディメンジョン、ソース／ドレインの不純物濃度等の特性バラツキによって変動する。
【００４６】
図２の定電流セルは、カラムデコード信号ｘｉおよびローデコード信号ｙａｉ，ｙｂｉにより、図６の条件に従ってオン／オフする。まず、ｙｂｉ＝０（ＧＮＤレベル、Ｌレベル）の場合は、ｘｉ＝ｙａｉ＝１（電源レベル、Ｈレベル）であれば、ＮＡＮＤゲート８７の出力はＬレベル、インバータ８８の出力はＨレベルとなる。これにより、定電流セルはオンし（ｎＭＯＳ８３はオン、ｎＭＯＳ８４はオフ）、セル電流Ｉｃが出力端子６６に加算される。ｘｉ＝０またはｙａｉ＝０であれば、ＮＡＮＤゲート８７の出力はＨレベル、インバータ８８の出力はＬレベルとなり、定電流セルはオフする（ｎＭＯＳ８３はオフ、ｎＭＯＳ８４はオン）。次に、ｙｂｉ＝１の場合は、必ずｙａｉ＝１となるので、ｘｉに関係なく、ＮＡＮＤゲート８７の出力はＬレベル、インバータ８８の出力はＨレベルとなり、定電流セルはオンする。
【００４７】
１個の定電流セルのレイアウト面積においては、定電流源トランジスタ（ｐＭＯＳ８１）の占める面積が最も大きい。定電流源トランジスタの面積は、セル電流Ｉｃが大きいほど（ディメンジョンが大きいほど）、大きくなる。第１の実施形態のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／２に設定しているので、１個の定電流セルのレイアウト面積を、セル電流Ｉｃをステップ電流Ｉｓに設定している従来のＤ／Ａ変換器よりも小さくできる。
【００４８】
ディジタル入力データＤＩが、例えば０１１１１０（ｄ０＝ｄ５＝０、ｄ１＝ｄ２＝ｄ３＝ｄ４＝１）であるときには、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０、ｙａ１〜ｙａ４＝１，ｙａ５〜ｙａ８＝０、ｙｂ１〜ｙｂ３＝１，ｙｂ４〜ｙｂ８＝０となり、第１行から第３行までの全ての定電流セル１ａ〜２４ａ，１ｂ〜２４ｂと、第４行の第３列から第１４列までの定電流セル２５ａ〜３０ａ，２５ｂ〜３０ｂがオンし、これら６０個の電流セル１ａ〜３０ａ，１ｂ〜３０ｂからのセル電流Ｉｃが出力端子６６に加算される。これら以外の定電流セル３１ａ〜６３ａ，３１ｂ〜６３ｂはオフのままである。このように、定電流セルに付した符号は、定電流セルマトリクスを構成する１２６個の定電流セルにおいて、定電流セルがオンする優先順位を示している。また、定電流セルマトリクスのレイアウト上の第１列〜第１６列に、図１のように、カラム番号１ａ〜８ａ，１ｂ〜８ｂを付したとき、このカラム番号は、同じ行にレイアウトされた１６個の定電流セルにおいて、定電流セルがオンする優先順位を示している。
【００４９】
図１には図示していないが、上記の定電流セルマトリクスをレイアウトした半導体基板上には、定電流セル１ａ〜６３ａ，１ｂ〜６３ｂに電源電圧を供給する電源パターンおよび電源ラインがレイアウトされている。この電源パターンおよび電源ラインは、図５のようにレイアウトされている。つまり、電源パターンは、定電流セルマトリクスの第１６列の外側にレイアウトされている。また、定電流セルマトリクスの面積に制約により幅をあまり太くすることができない電源ラインは、電源パターンから横方向（行方向）に、それぞれ定電流セルマトリクスの第１〜第８行に沿って、合計８本レイアウトされている。同じ行にレイアウトされている定電流セルは、同じ電源ラインから電源電圧を供給される。
【００５０】
電源ラインにおける電圧降下により、定電流セルに供給される電源電圧にバラツキ（列方向の傾斜）が生じ、定電流セル［１６，ｊ］に供給される電源電圧が最も高くなり、電源パターンから離れるに従って、定電流セル［１５，ｊ］，［１４，ｊ］…の順に電源電圧が低くなり、定電流セル［１，ｊ］に供給される電源電圧が最も低くなる。これにより、ステップ電流（の期待値）Ｉｓの１／２に設定されている定電流セルのセル電流Ｉｃにもバラツキ（列方向の傾斜）が生じる。定電流セル［１６，ｊ］からのセル電流Ｉｃが最も大きくなり、電源パターンから離れるに従って、定電流セル［１５，ｊ］，［１４，ｊ］…の順にセル電流Ｉｃが小さくなり、定電流セル［１，ｊ］からのセル電流Ｉｃが最も低くなる。
【００５１】
ここで、例えば定電流セル［８，１］（＝定電流セル１ａ）からのセル電流をＩｃ［８，１］と表記することにする。この表記法によれば、定電流セル［９−ｉ，ｊ］からのセル電流はＩｃ［９−ｉ，ｊ］であり、定電流セル［８＋ｉ，ｊ］からのセル電流はＩｃ［８＋ｉ，ｊ］である。さらに、カラム番号ｉａの定電流セル［９−ｉ，ｊ］を定電流セル＜ｉａ，ｊ＞と別表記し、セル電流Ｉｃ［９−ｉ，ｊ］をＩｃ＜ｉａ，ｊ＞と別表記することにする。また、カラム番号ｉｂの定電流セル［８＋ｉ，ｊ］を定電流セル＜ｉｂ，ｊ＞と別表記し、そのセル電流ＩｃをＩｃ＜ｉｂ，ｊ＞と別表記することにする。
【００５２】
隣り合う列にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも２ΔＩｃであるものとし、このようなセル電流の傾斜バラツキを持った定電流セルマトリクスにおいて、
Ｉｃ＜１ａ，ｊ＞＝Ｉｃ［  ８，ｊ］＝０．５Ｉｓ−ΔＩｃ、
Ｉｃ＜１ｂ，ｊ＞＝Ｉｃ［  ９，ｊ］０．５Ｉｓ＋ΔＩｃ
になるように電源電圧を設定すると、定電流セル＜８ａ，ｊ＞〜＜２ａ，ｊ＞，＜２ｂ，ｊ＞〜＜８ｂ，ｊ＞のセル電流は、それぞれ、
Ｉｃ＜８ａ，ｊ＞＝Ｉｃ［  １，ｊ］＝０．５Ｉｓ−１５ΔＩｃ、
Ｉｃ＜７ａ，ｊ＞＝Ｉｃ［  ２，ｊ］＝０．５Ｉｓ−１３ΔＩｃ、
Ｉｃ＜６ａ，ｊ＞＝Ｉｃ［  ３，ｊ］＝０．５Ｉｓ−１１ΔＩｃ、
Ｉｃ＜５ａ，ｊ＞＝Ｉｃ［  ４，ｊ］＝０．５Ｉｓ−  ９ΔＩｃ、
Ｉｃ＜４ａ，ｊ＞＝Ｉｃ［  ５，ｊ］＝０．５Ｉｓ−  ７ΔＩｃ、
Ｉｃ＜３ａ，ｊ＞＝Ｉｃ［  ６，ｊ］＝０．５Ｉｓ−  ５ΔＩｃ、
Ｉｃ＜２ａ，ｊ＞＝Ｉｃ［  ７，ｊ］＝０．５Ｉｓ−  ３ΔＩｃ、
Ｉｃ＜２ｂ，ｊ＞＝Ｉｃ［１０，ｊ］＝０．５Ｉｓ＋  ３ΔＩｃ、
Ｉｃ＜３ｂ，ｊ＞＝Ｉｃ［１１，ｊ］＝０．５Ｉｓ＋  ５ΔＩｃ、
Ｉｃ＜４ｂ，ｊ＞＝Ｉｃ［１２，ｊ］＝０．５Ｉｓ＋  ７ΔＩｃ、
Ｉｃ＜５ｂ，ｊ＞＝Ｉｃ［１３，ｊ］＝０．５Ｉｓ＋  ９ΔＩｃ、
Ｉｃ＜６ｂ，ｊ＞＝Ｉｃ［１４，ｊ］＝０．５Ｉｓ＋１１ΔＩｃ、
Ｉｃ＜７ｂ，ｊ＞＝Ｉｃ［１５，ｊ］＝０．５Ｉｓ＋１３ΔＩｃ、
Ｉｃ＜８ｂ，ｊ＞＝Ｉｃ［１６，ｊ］＝０．５Ｉｓ＋１５ΔＩｃ
となる。
【００５３】
従って、上記同時にオンする２個単位のセルグループを構成する任意の定電流セル＜ｉａ，ｊ＞，＜ｉｂ，ｊ＞からのセル電流は、
Ｉｃ＜ｉａ，ｊ＞＝Ｉｃ［９−ｉ，ｊ］
＝０．５Ｉｓ−ΔＩｃ−（ｉ−１）×２ΔＩｃ
Ｉｃ＜ｉｂ，ｊ＞＝Ｉｃ［８＋ｉ，ｊ］
＝０．５Ｉｓ＋ΔＩｃ＋（ｉ−１）×２ΔＩｃ
となり、その合計Ｉｃ＜ｉａ，ｊ＞＋Ｉｃ＜ｉｂ，ｊ＞は、ステップ電流の期待値Ｉｓになる。
【００５４】
このように、図１のＤ／Ａ変換器では、上記２個単位のセルグループを構成するカラム番号ｉａの定電流セル［９−ｉ，ｊ］とカラム番号ｉｂの定電流セル［８＋ｉ，ｊ］とは、列方向に傾斜するセル電流バラツキをキャンセルできる相補的な位置にレイアウトされている。従って、列方向に傾斜するセル電流バラツキがあっても、またｐが奇数であっても偶数であっても、入力データＤＩに従って２×ｐ個の定電流セルをオンさせたときの出力電流ＩＯＵＴはｐ×Ｉｓとなり、期待値通りになるので、変換出力の非直線性誤差を小さくできる。
【００５５】
以上のように第１の実施形態によれば、定電流セルを２個単位でオンさせ、この２個単位でオンする定電流セルを、定電流セルマトリクスの第（９−ｉ）列，第ｊ行と、第（８＋ｉ）列，第ｊ行にレイアウトしたことにより、電源ラインの抵抗成分に起因するセル電流の列方向のバラツキを、任意の入力データについてキャンセルすることができるので、変換出力の直線性に優れたＤ／Ａ変換器を提供することができる。
【００５６】
第２の実施形態
図３は本発明の第２の実施形態を示す電流加算型６ビットＤ／Ａ変換器における定電流セルのレイアウト図である。第２の実施形態のＤ／Ａ変換器は、２５２個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄと、ローデコーダ（図１のローデコーダ６４）と、カラムデコーダ（図１のカラムデコーダ６５）と、アナログ信号出力端子（図１の出力端子６６）とを備えている。
【００５７】
２５２個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄは、半導体基板上に、１６列，１６行のマトリクス状にレイアウトされ、定電流セルマトリクスを形成している。ローデコーダおよびカラムデコーダは、６ビットの入力データに従ってカラムデコード信号ｘ１〜ｘ８およびローデコード信号ｙａ１〜ｙａ８，ｙｂ１〜ｙｂ８を生成し、これらのデコード信号により定電流セルを４個単位で選択的にオンさせ、入力データに応じた個数の定電流セルをオンさせる。つまり、入力データに従って４×ｐ個（ｐは０から６３までの任意の整数）の定電流セルを選択的にオンさせる。
【００５８】
定電流セルｋａ，ｋｂ，ｋｃ，ｋｄ（ｋは１から６３までの任意の整数）は、必ず同時にオンする４個単位のセルグループを構成している。オンした定電流セルは、出力端子６６にそれぞれセル電流Ｉｃを加算する。セル電流Ｉｃは、Ｄ／Ａ変換器のステップ電流（の期待値）Ｉｓの１／４に設定してある。つまり、第１の実施形態のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／４に設定した定電流セルを４個単位でオンさせることにより、出力端子６６にステップ電流Ｉｓを加算する。
【００５９】
６ビットの入力データに従って４×ｐ個の定電流セルがオンすると、出力電流ＩＯＵＴ＝ｐ×Ｉｓが出力端子６６に流れ、この出力電流ＩＯＵＴがＤ／Ａ変換器のアナログ出力信号となる。第２の実施形態のＤ／Ａ変換器は、６ビットのディジタル入力データＤＩに対し、６４ステップのアナログ出力信号を生成する。
【００６０】
２５２個の定電流セル１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄにより構成される定電流セルマトリクスの第１行には、定電流セル６３ｃ〜５７ｃ，５７ｄ〜６３ｄがレイアウトされ、第８行には、定電流セル８ｃ〜１ｃ，１ｄ〜８ｄがレイアウトされ、第９行には、定電流セル８ａ〜１ａ，１ｂ〜８ｂがレイアウトされている。
【００６１】
また、定電流セルマトリクスの第１列には、定電流セル５６ｃ，４８ｃ，４０ｃ，３２ｃ，２４ｃ，１６ｃ，８ｃ，８ａ，１６ａ，２４ａ，３２ａ，４０ａ，４８ａ，５６ａがレイアウトされ、第８列には、定電流セル５７ｃ，４９ｃ，４１ｃ，３３ｃ，２５ｃ，１７ｃ，９ｃ，１ｃ，１ａ，９ａ，１７ａ，２５ａ，３３ａ，４１ａ，４９ａ，５７ａがレイアウトされ、第９列には、定電流セル５７ｄ，４９ｄ，４１ｄ，３３ｄ，２５ｄ，１７ｄ，９ｄ，１ｄ，１ｂ，９ｂ，１７ｂ，２５ｂ，３３ｂ，４１ｂ，４９ｂ，５７ｂがレイアウトされ、第１５列には、定電流セル７ｂ，１５ｂ，２３ｂ，３１ｂ，３９ｂ，４７ｂ，５５ｂ，６３ｂがレイアウトされ、第１６列には、定電流セル５６ｄ，４８ｄ，４０ｄ，３２ｄ，２４ｄ，１６ｄ，８ｄ，８ｂ，１６ｂ，２４ｂ，３２ｂ，４０ｂ，４８ｂ，５６ｂがレイアウトされている。
【００６２】
第（９−ｉ）列（ｉは１から８までの任意の整数）および第（８＋ｉ）列の定電流セルには、カラムデコード信号ｘｉが入力される。また、第（９−ｊ）行（ｊは１から８までの任意の整数）および第（８＋ｊ）行の定電流セルには、ローデコード信号ｙａｊ，ｙｂｊが入力される。従って、必ず同時にオンする４単位のセルグループを構成する定電流セル［９−ｉ，８＋ｊ］，［８＋ｉ，８＋ｊ］，［９−ｉ，９−ｊ］，［８＋ｉ，９−ｊ］は、ともにカラムデコード信号ｘｉおよびローデコード信号ｙａｊ，ｙｂｊによりオン／オフする。
【００６３】
第２の実施形態の定電流セルの内部構成は、図２と同じである。第２の実施形態のＤ／Ａ変換器では、セル電流Ｉｃをステップ電流Ｉｓの１／４に設定しているので、１個の定電流セルのレイアウト面積を、上記第１の実施形態のＤ／Ａ変換器よりも小さくできる。
【００６４】
ディジタル入力データＤＩが、例えば０１１１１０であるときには、ｘ１〜ｘ６＝１，ｘ７＝ｘ８＝０、ｙａ１〜ｙａ４＝１，ｙａ５〜ｙａ８＝０、ｙｂ１〜ｙｂ３＝１，ｙｂ４〜ｙｂ８＝０となり、第６行から第１１行までの全ての定電流セル１ａ〜２４ａ，１ｂ〜２４ｂ，１ｃ〜２４ｃ，１ｄ〜２４ｄと、第５行の第３列から第１４列までの定電流セル２５ｃ〜３０ｃ，２５ｄ〜３０ｄと、第１２行の第３列から第１４列までの定電流セル２５ａ〜３０ａ，２５ｂ〜３０ｂとがオンし、これら１２００個の電流セル１ａ〜３０ａ，１ｂ〜３０ｂ，１ｃ〜３０ｃ，１ｄ〜３０ｄからのセル電流Ｉｃがアナログ信号出力端子に加算される。これら以外の定電流セル３１ａ〜６３ａ，３１ｂ〜６３ｂ，３１ｃ〜６３ｃ，３１ｄ〜６３ｄはオフのままである。
【００６５】
ここで、例えば定電流セル１ａからのセル電流をＩｃ（１ａ）と表記することにする。この表記法によれば、定電流セルｋａ，ｋｂ，ｋｃ，ｋｄからのセル電流は、それぞれＩｃ（ｋａ），Ｉｃ（ｋｂ），Ｉｃ（ｋｃ），Ｉｃ（ｋｄ）である。
【００６６】
電源ラインの抵抗成分およびプロセスバラツキにより、第２の実施形態のＤ／Ａ変換器が、その定電流セルマトリクスに、第１列，第１６行の定電流セル（第１列，第１６行には定電流セルはないが、あるものと仮定する）で最もセル電流値が低くなり、第１６列，第１行の定電流セル（第１列，第１６行にも定電流セルはないが、あるものと仮定するが、あるものと仮定する）に向かうに従ってセル電流値が順次高くなるセル電流の傾斜バラツキを持って製造されたものとする。さらに列方向のセル電流バラツキは、行方向のセル電流バラツキの２倍の傾斜を持っており、隣り合う列にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも４ΔＩｃであり、隣り合う行にレイアウトされた定電流セル間におけるセル電流Ｉｃの差が、いずれも２ΔＩｃであるものとする。このようなセル電流Ｉｃの傾斜バラツキを持った定電流セルマトリクスにおいて、
Ｉｃ（１ａ）＝Ｉｃ［８，９］＝０．２５Ｉｓ−３ΔＩｃ、
Ｉｃ（１ｂ）＝Ｉｃ［９，９］＝０．２５Ｉｓ−ΔＩｃ、
Ｉｃ（１ｃ）＝Ｉｃ［８，８］＝０．２５Ｉｓ＋ΔＩｃ、
Ｉｃ（１ｄ）＝Ｉｃ［９，８］＝０．２５Ｉｓ＋３ΔＩｃ
になるように電源電圧を設定すると、例えば、上記同時にオンする４個単位のセルグループを構成する定電流セル６３ａ，６３ｂ，６３ｃ，６３ｄのセル電流は、それぞれ、
Ｉｃ（６３ａ）＝Ｉｃ［  ２，１６］＝０．２５Ｉｓ−４１ΔＩｃ、
Ｉｃ（６３ｂ）＝Ｉｃ［１５，１６］＝０．２５Ｉｓ−１１ΔＩｃ、
Ｉｃ（６３ｃ）＝Ｉｃ［  ２，  １］＝０．２５Ｉｓ＋１１ΔＩｃ、
Ｉｃ（６３ｄ）＝Ｉｃ［１５，  １］＝０．２５Ｉｓ＋４１ΔＩｃ
となり、その合計は期待値Ｉｓになる。
【００６７】
上記４個単位のセルグループを構成する他のセルグループも同様であり、セルグループを構成する任意の定電流セルｋａ，ｋｂ，ｋｃ，ｋｄのセル電流は、それぞれ、
Ｉｃ（ｋａ）＝Ｉｃ［９−ｉ，８＋ｊ］
＝０．２５Ｉｓ−３ΔＩｃ−（ｉ−１）×４ΔＩｃ−（ｊ−１）×２ΔＩｃ、
Ｉｃ（ｋｂ）＝Ｉｃ［８＋ｉ，８＋ｊ］
＝０．２５Ｉｓ−ΔＩｃ−（ｉ−１）×４ΔＩｃ＋（ｊ−１）×２ΔＩｃ、
Ｉｃ（ｋｃ）＝Ｉｃ［９−ｉ，９−ｊ］
＝０．２５Ｉｓ＋ΔＩｃ＋（ｉ−１）×４ΔＩｃ−（ｊ−１）×２ΔＩｃ、
Ｉｃ（ｋｄ）＝Ｉｃ［８＋ｉ，９−ｊ］
＝０．２５Ｉｓ＋３ΔＩｃ＋（ｉ−１）×４ΔＩｃ＋（ｊ−１）×２ΔＩｃ
となり、その合計Ｉｃ（ｋａ）＋Ｉｃ（ｋｂ）＋Ｉｃ（ｋｃ）＋Ｉｃ（ｋｄ）はステップ電流の期待値Ｉｓになる。
【００６８】
このように、上記４個単位のセルグループを構成する定電流セルｋａ（［９−ｉ，８＋ｊ］），ｋｂ（［８＋ｉ，８＋ｊ］），ｋｃ（［９−ｉ，９−ｊ］），ｋｄ（［８＋ｉ，９−ｊ］）は、任意の方向に傾斜するセル電流バラツキをキャンセルできる相補的な位置にレイアウトされている。従って、任意の方向に傾斜するセル電流バラツキがあっても、またｐが奇数であっても偶数であっても、入力データに従って４×ｐ個の定電流セルをオンさせたときの出力電流ＩＯＵＴはｐ×Ｉｓとなり、期待値通りになるので、変換出力の非直線性誤差を小さくできる。
【００６９】
以上のように第２の実施形態によれば、定電流セルを４個単位でオンさせ、この４個単位でオンする定電流セルｋａ，ｋｂ，ｋｃ，ｋｄを、定電流セルマトリクスの第（９−ｉ）列，第（８＋ｊ）行と、第（８＋ｉ）列，第（８＋ｊ）行と、第（９−ｉ）列，（９−ｊ）行と、第（８＋ｉ）列，第（９−ｊ）行に、それぞれレイアウトしたことにより、電源ラインの抵抗成分やプロセスバラツキに起因する任意の方向のセル電流バラツキを、任意の入力データについてキャンセルすることができるので、変換出力の直線性に優れたＤ／Ａ変換器を提供することができる。
【００７０】
【発明の効果】
以上説明したように本発明によれば、定電流セルを偶数個単位で選択的にオンさせ、上記選択単位となる偶数個の定電流セルをセル電流バラツキをキャンセルできる相補的な位置にそれぞれレイアウトすることにより、変換出力の直線性に優れたＤ／Ａ変換器を提供することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電流加算型６ビットＤ／Ａ変換器のブロック構成図である。
【図２】定電流セルの内部構成の一例を示す図である。
【図３】本発明の第２の実施形態を示す電流加算型６ビットＤ／Ａ変換器における定電流セルのレイアウト図である。
【図４】従来の電流加算型６ビットＤ／Ａ変換器のブロック構成図である。
【図５】図４の６ビットＤ／Ａ変換器における電源ラインのレイアウト図である。
【図６】デコード信号による定電流セルのオン／オフ条件を説明する図である。
【図７】従来の電流加算型６ビットＤ／Ａ変換器の動作を説明する図である。
【符号の説明】
１ａ〜６３ａ，１ｂ〜６３ｂ，１ｃ〜６３ｃ，１ｄ〜６３ｄ  定電流セル、  ６４  ローデコーダ、  ６５  カラムデコーダ、  ６６  アナログ信号出力端子。
【図１】
0003933338.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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