(57)【特許請求の範囲】
【請求項１】
バス導線及び該バス導線に接続されたインタフェース段を具えている回路であって、過電圧状態における該回路はバス導線の電位を前記インタフェース段の電源電圧範囲外の電位にすることができ、前記インタフェース段が、
前記バス導線と前記インタフェース段の電源端子との間に結合される主電流チャネルを有している出力トランジスタと；
該出力トランジスタの制御電極を制御するための制御回路と；
該制御回路の出力端子を前記出力トランジスタの制御電極に結合させるスイッチング素子と；
を具えている回路において、前記インタフェース段がバス電位に依存する過電圧状態を検出する検出手段を具え、該検出手段が前記スイッチング素子の制御入力端子に結合されて、前記制御回路の状態に関係なく、前記過電圧状態の検出に応答して前記スイッチング素子をターン・オフさせるようにしたことを特徴とする回路。
【請求項２】
前記制御回路の入力端子が前記バス導線に結合され、前記制御回路がその入力端子と出力端子との間にて論理反転移行機能を有するようにしたことを特徴とする請求の範囲１に記載の回路。
【請求項３】
前記検出手段が前記出力トランジスタと同一極性の検出トランジスタを具え、該検出トランジスタの制御電極が前記電源端子に結合され、前記検出トランジスタの主電流チャネルが少なくとも過電圧状態において前記バス導線と前記スイッチング素子の制御入力端子との間に結合されるようにしたことを特徴とする請求の範囲１又は２に記載の回路。
【請求項４】
前記スイッチング素子が、前記出力トランジスタの極性とは相補的な極性の接合トランジスタを具え、該接合トランジスタの主電流通路が前記制御回路の出力端子と前記出力トランジスタの制御電極との間に結合され、且つ前記検出トランジスタが反転回路を経て前記接合トランジスタの制御電極に結合されるようにしたことを特徴とする請求の範囲３に記載の回路。
【請求項５】
前記インタフェース段が検出負荷トランジスタを具え、該トラン
ジスタの主電流チャネルが他方の電源端子と前記反転回路の入力端子との間に結合され、前記検出負荷トランジスタの制御電極が前記反転回路の出力端子に結合されるようにしたことを特徴とする請求の範囲４に記載の回路。
【請求項６】
前記スイッチング素子が、前記出力トランジスタの極性と同一極性の他の接合トランジスタを具え、該トランジスタの主電流チャネルが前記接合トランジスタの主電流チャネルに並列に接続され、且つ前記他の接合トランジスタの制御電極が前記バス導線に結合されるようにしたことを特徴とする請求の範囲５に記載の回路。
【請求項７】
前記インタフェース回路がバックゲートバイアス回路を具え、該バイアス回路の出力端子が出力トランジスタのバックゲートに結合され、前記バックゲートバイアス回路が第１バイアストランジスタを具え、該第１バイアストランジスタの主電流チャネルが前記バス導線と前記バックゲートバイアス回路の出力端子との間に結合され、且つ前記第１バイアストランジスタの制御電極が前記電源端子に結合されるようにしたことを特徴とする請求の範囲１〜６のいずれか一項に記載の回路。
【請求項８】
前記バックゲートバイアス回路が第２バイアストランジスタを具え、該第２バイアストランジスタの主電流チャネルが前記電源端子と前記バックゲートバイアス回路の出力端子との間に結合され、且つ前記第２バイアストランジスタの制御電極が、前記検出トランジスタの主電流チャネルと前記スイッチング素子の制御入力端子との接続点に結合されるようにしたことを特徴とする請求の範囲７に記載の回路。
【請求項９】
前記制御回路の出力端子が論理処理回路の入力端子に結合されるようにしたことを特徴とする請求の範囲１〜８のいずれか一項に記載の回路。
【請求項１０】
請求の範囲１〜８のいずれか一項に記載の回路に用いるバスインタフェース回路において、該バスインタフェース回路が、
前記バス導線と前記インタフェース段の電源端子との間に結合される主電流チャネルを有している出力トランジスタと；
該出力トランジスタの制御電極を制御する制御回路と；
該制御回路の出力端子を前記出力トランジスタの制御電極に結合させるスイッチング素子と；
を具えているインタフェース段を含み、該インタフェース段がバス電位に依存する過電圧状態を検出する検出手段を具え、該検出手段が前記スイッチング素子の制御入力端子に結合されて、前記制御回路の状態に関係なく、前記過電圧状態の検出に応答して前記スイッチング素子をターン・オフさせるようにしたことを特徴とするバスインタフェース回路。
【発明の詳細な説明】
本発明は、バス導線及び該バス導線に接続されたインタフェース段を具えている回路であって、過電圧状態における該回路はバス導線の電位を前記インタフェース段の電源電圧範囲外の電位にすることができ、前記インタフェース段が、
前記バス導線と前記インタフェース段の電源端子との間に結合される主電流チャネルを有している出力トランジスタと；
該出力トランジスタの制御電極を制御するための制御回路と；
該制御回路の出力端子を前記出力トランジスタの制御電極に結合させるスイッチング素子と；
を具えている回路に関するものである。本発明は、このような回路に用いるバスインタフェース回路にも関するものである。斯種の回路はＰＣＴ特許出願のＷＯ９４／２９９６１から既知である。
最近は５Ｖの電位で附勢される回路構成要素及び3.3Ｖで附勢されるものも市販されている。概して次第に低い供給電位の回路構成要素が用いられている。
こうした種々のタイプの回路構成要素を１つの回路に併合できるようにするのが望ましい。このような回路における種々の電源を有する回路構成要素は、いずれも自分自身のインタフェース段でバス電位を駆動し得るようにしなければならない。このためにバスの電位は幾つかの回路構成要素の電源電位の範囲外の値に引っぱられる。従って、附勢電位レベルが異なる回路構成要素がバス導線を介して通信する回路では、インタフェース段に特殊な手段を講じる必要がある。
インタフェース段は出力トランジスタ、例えば主電流チャネルがバス導線を関連する回路構成要素の電源端子、例えば3.3Ｖの電源に接続するＰＭＯＳトランジスタを具えている。インタフェース段は出力トランジスタの制御電極を制御する制御回路も具えている。インタフェース段を使用可能状態にすると、制御回路は前記出力トランジスタの主電流チャネルが導通するように前記出力トランジスタの制御電極を駆動させることができる。この場合、バス電位は電源電位のレベル、例えば3.3Ｖに達する。インタフェース段を使用不能状態にすると、高い電源電位を有する回路構成要素がバス電位を引き上げることができるため、バス電位は例えば５Ｖとなる。この場合に、3.3Ｖで附勢されるインタフェース段にとっては過電圧状態が生ずることになる。
過電圧状態では、例えば3.3Ｖのような低い電源電位を有しているインタフェース段における出力トランジスタがターン・オンすることになる。ＷＯ９４／２９９６１から既知の回路は、過電圧状態においてこの回路がバス電位と一緒に制御電位を引き上げるようにして、出力トランジスタのターン・オンを防いでいる。さらに、出力トランジスタの制御電極と制御回路の出力端子との間にスイッチング素子を位置させている。このスイッチング素子は、インタフェース段を使用不能状態にする場合にターン・オフされる。従って、高い制御電位は制御回路の出力端子に達しなくなる。
ＷＯ９４／２９９６１に開示されているスイッチング素子は、主電流チャネルが制御回路の出力端子と出力トランジスタの制御電極との間に接続されるＮＭＯＳ接合トランジスタを具えている。このスイッチング素子はインバータも具えている。制御回路の出力はインバータを介してＮＭＯＳ接合トランジスタのゲートを制御する。従って、このトランジスタは制御回路の出力が論理高レベルにある場合にはターン・オフされ、これはインタフェース段が使用不能状態にある場合には常にこのようになる。
しかし、他の回路構成要素がバス電位を高い電源電位に引き上げている間にインタフェース段が使用可能状態になる場合には、この高い電源電位が制御回路の出力端子に到達し得る。通常の回路構成要素のインタフェース段では、このようなことは決して有り得ず、これは一般に回路構成要素は一度に１つしか使用可能状態にしないからである。しかし、例えばインタフェース段がバス-ホールド回路の一部を成す場合には上述したようなことが有り得る。このようなバス-ホールド回路は逆並列接続する反転回路を具えている。従って、バス導線の論理状態は、このバス導線をさらにアクティブに制御しなくても、その論理状態は引き継がれ、保持される。
この種の回路では、高い電源電位が制御回路の出力端子に到達し得ると云う問題がある。
本発明の目的は特に、バス導線に結合されるインタフェース段を具えており、且つ過電圧状態が生ずる場合にインタフェース段を悪影響を及ぼすことなくアクティブに駆動させることのできる回路を提供することにある。
本発明の他の目的は過電圧状態が生じ得るバス導線に結合されるバス-ホールド回路を提供することにある。
本発明は、前記インタフェース段がバス電位に依存する過電圧状態を検出する検出手段を具え、該検出手段が前記スイッチング素子の制御入力端子に結合されて、前記制御回路の状態に関係なく、前記過電圧状態の検出に応答して前記スイッチング素子をターン・オフさせるようにしたことを特徴とする。スイッチング素子はバス電位に応じてターン・オフされるため、制御回路の出力端子の電位がインタフェース段及び制御回路の電源電位の範囲を過電圧状態から除外できず、常に出力トランジスタの制御電極を制御し続けることができる。
本発明による回路の好適例では、前記制御回路の入力端子が前記バス導線に結合され、前記制御回路がその入力と出力端子との間にて論理反転移行機能を有するようにする。従って制御回路は出力トランジスタと共にラッチを構成し、これはバス-ホールド回路として作用すると共に他の回路構成要素がバス電位を制御している間作動し続けることができる。
本発明による回路の他の好適例では、前記検出手段が前記出力トランジスタと同一極性の検出トランジスタを具え、該検出トランジスタの制御電極が前記電源端子に結合され、前記検出トランジスタの主電流チャネルが少なくとも過電圧状態において前記バス導線と前記スイッチング素子の制御入力端子との間に結合されるようにする。従って、過電圧状態の検出にインタフェース段の電源電位よりも高い電源電位を必要としない。
さらに本発明の好適例では、前記スイッチング素子が、前記出力トランジスタの極性とは相補的な極性の接合トランジスタを具え、該接合トランジスタの主電流通路が前記制御回路の出力端子と前記出力トランジスタの制御電極との間に結合され、且つ前記検出トランジスタが反転回路を経て前記接合トランジスタの制御電極に結合されるようにする。
本発明による回路の他の好適例では、前記インタフェース段が検出負荷トランジスタを具え、該トランジスタの主電流チャネルが他方の電源端子と前記反転回路の入力端子との間に結合され、前記検出負荷トランジスタの制御電極が前記反転回路の出力端子に結合されるようにする。従って、検出負荷トランジスタは検出トランジスタがターン・オンする際にターン・オフする。このために、回路の電力消費量が低減する。
さらに本発明による回路の好適例では、前記スイッチング素子が、前記出力トランジスタの極性と同一極性の他の接合トランジスタを具え、該トランジスタの主電流チャネルが前記接合トランジスタの主電流チャネルに並列に接続され、且つ前記他の接合トランジスタの制御電極が前記バス導線に結合されるようにする。前記他の接合トランジスタは、出力トランジスタの制御電極における制御電位が通常の状態にて論理低レベルに引っぱられる際に、回路の動作を強化する。前記他の接合トランジスタはバス電位によって制御されるだけである。
本発明による回路のさらに他の好適例では、前記インタフェース回路がバックゲートバイアス回路を具え、該バイアス回路の出力端子が出力トランジスタのバックゲートに結合され、前記バックゲートバイアス回路が第１バイアストランジスタを具え、該第１バイアストランジスタの主電流チャネルが前記バス導線と前記バックゲートバイアス回路の出力端子との間に結合され、且つ前記第１バイアストランジスタの制御電極が前記電源端子に結合されるようにする。従って、出力トランジスタのバックゲートバイアスは過電圧状態に適合される。
さらに本発明による回路の好適例では、前記バックゲートバイアス回路が第２バイアストランジスタを具え、該第２バイアストランジスタの主電流チャネルが前記電源端子と前記バックゲートバイアス回路の出力端子との間に結合され、且つ前記第２バイアストランジスタの制御電極が、前記検出トランジスタの主電流チャネルと前記スイッチング素子の制御入力端子との接続点に結合されるようにする。従って、バックゲートバイアスは通常状態においては電源電位に維持され、過電圧状態においては電源電位から減結合され、追加の検出回路は不要である。
本発明による回路の他の好適例では、制御回路の出力端子を論理処理回路の入力端子に結合させる。従って、本発明による回路は、通常状態及び過電圧状態の双方において、電源電圧範囲内からの電位によって論理処理回路を制御する。
以下本発明を図面を参照して実施例につき説明するに、本発明はこの例のみに限定されるものではない。
図面を本発明による回路を示す。この回路はバス導線１と、バス-ホールド回路３と、他の回路構成要素５とを具えている。バス-ホールド回路３及び他の回路構成要素５はバス導線１に接続されている。論理処理回路６の入力端子はバス-ホールド回路３の出力端子４に結合されている。論理処理回路は、例えば他のバス導線（図示せず）を駆動するバッファ増幅器又は組合わせ論理回路とする。
バス導線１はバス-ホールド回路３における第１インバータ１２の入力端子に結合される。第１インバータ１２の出力端子はＮＭＯＳ接合トランジスタ１４のチャネルを経てＰＭＯＳ出力トランジスタ１６のゲートに結合される。ＰＭＯＳ出力トランジスタ１６のチャネルはバス-ホールド回路３の電源端子Ｖddをバス導線１に接続する。ＰＭＯＳ出力トランジスタ１６のゲートはＰＭＯＳ整合トランジスタ１８のチャネルを経てバス導線１に結合される。整合トランジスタ１８のゲートは電源端子Ｖddに結合される。バス導線１はＮＭＯＳ出力トランジスタ２０のチャネルを経て他の電源端子Ｖssにも接続される。ＮＭＯＳ出力トランジスタ２０のゲートは第１インバータ１２の出力端子に接続される。ＰＭＯＳ接合トランジスタ３０のチャネルはＮＭＯＳ接合トランジスタ１４のチャネルに並列に接続される。ＰＭＯＳ接合トランジスタ３０のゲートはバス導線１に結合される。
バス-ホールド回路３はＮＭＯＳ１４のゲートに対する過電圧検出回路２１も具えている。この過電圧検出回路２１はバス導線１に結合される入力端子を有する。この入力端子はＰＭＯＳ検出トランジスタ２２のチャネルを経て第２インバータ２４の入力端子に結合される。ＰＭＯＳ検出トランジスタ２２のゲートは電源端子Ｖddに結合される。第２インバータ２４の出力端子はＮＭＯＳ接合トランジスタ１４のゲートに結合される。
過電圧検出回路２１はＮＭＯＳ負荷トランジスタ２６も具えており、このトランジスタのチャネルは第２インバータ２４の入力端子と他の電源端子Ｖssとの間に結合される。第２インバータ２４の出力端子はＮＭＯＳ負荷トランジスタ２６のゲートに結合される。ＰＭＯＳプル-アップトランジスタ２８はＮＭＯＳ負荷トランジスタ２６のゲートと電源端子Ｖddとの間に結合されるチャネルを有している。ＰＭＯＳプル-アップトランジスタ２８のゲートはバス導線１に結合されている。
バス-ホールド回路３は逆バイアス発生回路３２，３４も具えている。逆バイアス発生回路３２，３４は逆バイアス出力端子ＢＧを具えており、この出力端子はバス-ホールド回路３にあって、チャネルがバス導線１と導電接触し得るＰＭＯＳトランジスタ１６，１８，２２，３０，３２，３４のバックゲートに結合される。逆バイアス回路３２，３４は、チャネルが電源端子Ｖssと逆バイアス出力端子ＢＧとの間に結合されるＰＭＯＳトランジスタ３２を具えている。このＰＭＯＳトランジスタ３２のゲートは第２インバータ２４の出力端子に結合される。逆バイアス回路３２，３４は、チャネルがバス導線１と逆バイアス出力端子ＢＧとの間に結合されるＰＭＯＳトランジスタ３４も具えている。このＰＭＯＳトランジスタ３４のゲートは第１電源端子に結合される。
バス-ホールド回路の動作はバス導線１におけるバス電位に依存する。通常の状態におけるバス電位は電源端子Ｖddの電位（例えば3.3Ｖ）と、他の電源端子Ｖssの電位（例えば０Ｖ）との間の電位にある。過電圧状態ではバス電位が電源端子Ｖddの電位よりも高くなる。過電圧状態は、例えば回路構成要素５が高電位Ｖdd＋（例えば５Ｖ）で附勢され、且つこの回路構成要素５がバス電位を制御する場合に生じたりする。
バス-ホールド回路は論理処理回路６の入力を駆動させる働きをする。論理処理回路６はインバータ１２から入力信号を受信し、この入力信号は通常状態においてはバス-ホールド回路３の電源電位ＶddとＶssとの間の値を有する。この入力信号は過電圧状態では論理低レベルとなる。
バス-ホールド回路３は通常の状態ではラッチとして作動する。ＰＭＯＳ出力トランジスタ１６はＮＭＯＳ出力トランジスタ２０と相俟って第１インバータ１２に逆並列のインバータ、つまり、出力及び入力端子が第１インバータ１２の入力及び出力端子にそれぞれ接続されるインバータを構成する。従って、論理処理回路６は、バス導線１がもはや他の回路構成要素によって制御されなくなっても、バス-ホールド回路３によって保持される入力信号を受信する。バスの電位はバス-ホールド回路３によっても保持される。バス-ホールド回路３の駆動電力は、バス-ホールド回路３によって保持されるけれども、他の回路構成要素がバス電位を切り替えることができるほどに小さい。バス-ホールド回路３は論理処理回路６がなくてもバス電位を保持するのに用いることもできることは明らかである。
過電圧状態ではＰＭＯＳ出力トランジスタ１６のゲート制御電位がバス電位によって引き上げられる。過電圧検出回路２１はバス電位に基づいてその過電圧状態の発生を検出して、接合トランジスタ１４を阻止する。
ＰＭＯＳ整合トランジスタ１８は、過電圧状態におけるバス電位で出力トランジスタ１６のゲートの制御電位を引き上げる働きをする。ＰＭＯＳ整合トランジスタ１８のチャネルは、バス電位が電源電位Ｖddを或るしきい値電圧以上に超える場合に導通し、従って出力トランジスタ１６のゲート制御電位を引き上げる。
ＰＭＯＳ検出トランジスタ２２は過電圧状態において過電圧検出回路２１を作動させる働きをする。ＰＭＯＳ検出トランジスタ２２のチャネルもバス電位が電源電位Ｖddを或るしきい値電圧以上に越える場合に導通する。従ってＰＭＯＳ検出トランジスタ２２は過電圧状態において第２インバータ２４の入力端子の電位を引き上げる。この場合、第２インバータ２４はその出力端子の電位、つまりＮＭＯＳ接合トランジスタ１４のゲート電位を論理低レベルにする。従って、ＮＭＯＳ接合トランジスタ１４は、第１インバータ１２の出力の論理レベル（これは電位ＶddとＶssとの間の範囲内にある）に無関係にターン・オフされるようになる。これと同じ効果は、ＰＭＯＳ検出トランジスタ２２をバス導線１の代わりにＰＭＯＳ出力トランジスタ１６の制御電極に接続する場合にも達成される。
このように、過電圧検出回路２１はインタフェース段の電源端子における電位Ｖddよりも高い電源電位を必要としない。従って、過電圧状態におけるバス電位を制御する回路構成要素５の電源電位レベルの電源電位を用いる必要もない。
ＰＭＯＳ接合トランジスタ３０は、バス電位が高くなり、従って過電圧状態となる場合にターン・オフされる。回路は原則としてＰＭＯＳ接合トランジスタ３０がなくても作動し得るが、通常の状態においてＰＭＯＳ接合トランジスタ３０は出力トランジスタ１６のゲート電位を引き上げるのに役立つ。
ＮＭＯＳ負荷トランジスタ２６は通常の状態ではターン・オンして、第２インバータ２４の入力を低レベルに維持する。過電圧状態では、ＮＭＯＳ負荷トランジスタ２６は第２インバータ２４によってターン・オフされるため、このトランジスタはバス導線１への負荷を構成しなくなる。通常状態から過電圧状態へスムースに移行させるために、ＰＭＯＳ検出トランジスタ２２はＮＭＯＳ負荷トランジスタ２６よりも遙に大きくする（Ｗ／Ｌ比を大きくする）のが望ましい。この場合、過電圧状態においてＰＭＯＳ検出トランジスタ２２は第２インバータ２４の入力端子の電位を常に優先的に制御するようになる。
ＰＭＯＳプル-アップトランジスタ２８は、過電圧状態から通常状態における論理低レベルのバス電位への移行時にＮＭＯＳ負荷トランジスタ２６がターン・オンされるようにする。これにより、ＮＭＯＳ負荷トランジスタ２６は、この場合に第２インバータ２４の入力電位を引き下げる。
逆バイアス発生回路３２，３４は、チャネルがバス導線１に導電的に接続され得るそれぞれのＰＭＯＳトランジスタの逆バイアス電位が常に電源電位及びバス電位のうちの高い方の電位となるようにする。通常状態においては、チャネルが電源端子Ｖddと逆バイアス出力端子ＢＧとの間に位置するＰＭＯＳトランジスタ３２がターン・オンする。このトランジスタのチャネルは過電圧状態においては、過電圧状態を検出する過電圧検出回路２１によってターン・オフする。チャネルがバス導線１と逆バイアス出力端子ＢＧとの間に位置するＰＭＯＳトランジスタ３４は、過電圧状態において、バス電位が電源端子Ｖddの電位を或るしきい値以上越える場合にターン・オンし、このトランジスタのチャネルは通常状態ではターン・オフしている。
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