(57)【特許請求の範囲】
【請求項１】
溝部を有する半導体基板上にシリコン酸化膜を形成する第一の工程と、
前記シリコン酸化膜上に、モノシランガスとジボランガスを混入した反応ガスの熱分解によりボロン不純物を含有する第一のシリコン膜を堆積する第二の工程と、
前記第一のシリコン膜上にジシランガスとジボランガスを混入した反応ガスの熱分解により前記第一のシリコン膜より高濃度のボロン不純物を含有する第二のシリコン膜を堆積する第三の工程と、
前記第一のシリコン膜と前記第二のシリコン膜のボロン不純物濃度を均一にする非酸化性雰囲気で熱処理を行う第四の工程とを含む半導体装置の製造方法において、
前記第二の工程は、前記溝部を空隙なく充填するように前記第一のシリコン膜を堆積することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、溝部を利用したＭＯＳＦＥＴやＩＧＢＴの溝部にボロンを添加したゲート電極用シリコン膜を埋め込む場合に有効な半導体装置の製造方法である。
【０００２】
【従来の技術】
最近のＭＯＳＦＥＴやＩＧＢＴはオン特性向上のために溝型構造を有する集積度の高いものが多くなっている。溝部にチャネルを形成するため、溝部側壁にゲート酸化膜を形成し、残りの溝部にゲート電極用のシリコン膜を埋め込む必要がある。素子の歩留まりおよび信頼度を確保するためにはシリコン膜を溝部に均一に付ける必要がある。即ち、段差被覆性のよい膜が必要となる。また、ＭＯＳＦＥＴやＩＧＢＴを各セル部分に対して均一にしかも高速に動作させるためには、ゲート電極とするシリコン膜はできるかぎり低抵抗にする必要がある。このため、シリコン膜に不純物を添加して抵抗を下げている。この段差被覆性、低抵抗の要求は、集積度が高くなり微細化が進むにつれてますます強くなっている。
【０００３】
ｐチャネルＭＯＳＦＥＴやＩＧＢＴでは、製造工程上ボロン添加のシリコン膜を製造することが要求される。このボロン添加のシリコン膜の形成はｎチャネルＭＯＳＦＥＴやＩＧＢＴに要求される燐添加のシリコン膜の形成に比べて難しい工程である。
【０００４】
図７、図８、図９は従来の半導体装置の製造工程を説明するための図である。シリコン基板の溝部にシリコン膜を形成する工程を示している。以下、従来の実施例について説明する。
【０００５】
第７図に示すシリコン基板３０の表面に付着させたシリコン酸化膜３２をマスクにとして、異方性ドライエッチングによりこのシリコン基板３０の表面に溝部３４を形成し、溝部３４の側壁にＭＯＳＦＥＴやＩＧＢＴのゲート酸化膜となるシリコン酸化膜３１を形成する。次にこのシリコン基板３０をＣＶＤ装置の反応室内に設置し、このシリコン基板を５５０℃に保ち、モノシランガスとジボランガスの混合ガスをＣＶＤ装置内に導入し、モノシランガスを分解させ、少量ボロンを含んだ段差被覆性のよいシリコン膜３３を堆積する。
【０００６】
しかる後に第８図に示すように、ＣＶＤ装置内においてこのシリコン基板の温度を５５０℃に保ったまま、モノシランガスとジボランガスの混合ガスにより、堆積したシリコン膜３３より多くのボロンを含んだボロン不純物濃度の高いシリコン膜３５をこのシリコン基板表面が平坦化するまで堆積する。
【０００７】
次に非酸化性の雰囲気中でこのシリコン基板３０を９００℃に保ち３０分間の熱処理を行ない、シリコン膜３５からシリコン膜３３へボロンを拡散させ、溝部３４内のシリコン膜３３、３５のボロンの濃度を均一にする。
【０００８】
その後、異方性ドライエッチング装置を用い、第９図に示すように、上記シリコン基板に堆積したシリコン膜３３、３５をエッチングして溝部３４内にのみシリコン膜３３、３５を残し、ＭＯＳＦＥＴの埋め込みシリコン電極を作製する。
【０００９】
このように、段差被覆性のよい比較的ボロン濃度の低いシリコン膜３３を堆積し、さらにゲート電極の抵抗を下げるため、比較的ボロン濃度の高いシリコン膜３５を堆積し、その後、熱処理することにより、溝部３４を空隙なく埋め込み、ある程度低抵抗のシリコン膜３３、３５を得ることができる。しかしながら、最近の高性能なより集積度の高いＭＯＳＦＥＴやＩＧＢＴのゲート電極にはさらに低い抵抗が要求されている。
モノシランガスは５００℃以上の高温にしないと熱分解が起こらず、ジボランガスはこれよりかなり低温でないと分解しないため、これ以上シリコン膜中のボロン濃度をあげるのは困難である。モノシランガスの反応を５００℃以下の低温にすることは、ボロン濃度をあげることにあまり効果がないばかりか、膜の付着速度を落とし、段差被覆性を悪くすることになるため、とても生産には使えない。
【００１０】
図１０は従来の製造方法の問題点を説明するための半導体装置の断面図である。シリコン膜３３、３５を堆積するときにジシランガスとジボランガスの混合ガスを用いることもできる。ジシランガスとジボランガスの混合ガスは比較的低温でしかも熱分解温度の差が少ないため、十分ボロン濃度をあげることができ、ボロンの分布の均一性、即ち抵抗の均一性もよい。しかしながら、溝部２４にシリコン膜３３，３５を堆積し埋め込むときにジシランガスを含む高次シランガスを用いると空隙を作りやすい。空隙が残ると溝部２４内のみにシリコン膜３３、３５を残すためにこれらのシリコン膜３３、３５をエッチングする際に、エッチングガスが空隙に入り込んで溝部３４内の空隙が大きくなり信頼性や、特性に悪い影響を与える。
【００１１】
このように、従来の方法では、最近の高性能なより集積度の高いＭＯＳＦＥＴやＩＧＢＴのゲート電極に要求されるより低抵抗な空隙の少ないシリコン膜を作ることには対応できない。また、溝部３４を段差被覆性のよい膜と段差被覆性の悪い低抵抗のシリコン膜とで埋め込む方法では空隙の発生を完全に押さえることは困難である。
【００１２】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を鑑みてなされたもので、その目的は、溝部を埋めるシリコン膜の抵抗率を小さくし併せて、抵抗率のばらつきをなくし、空隙の発生をなくすことである。
【００１３】
【課題を解決しようとする手段】
シランガスとジボランガスの混合ガスによるシリコン膜とジシランガスあるいは高次シランガスとジボランガスの混合ガスによるシリコン膜との組み合わせにより低抵抗でそのばらつきも少なく空隙の発生もない半導体装置の製造方法を見つけた。
【００１４】
上記課題を解決するための手段として、本発明の半導体装置の製造方法は、溝部を有する半導体基板上にシリコン酸化膜を形成する第一の工程と、前記シリコン酸化膜上に、モノシランガスとジボランガスを混入した反応ガスの熱分解によりボロン不純物を含有する第一のシリコン膜を堆積する第二の工程と、前記第一のシリコン膜上にジシランガスとジボランガスを混入した反応ガスの熱分解により前記第一のシリコン膜より高濃度のボロン不純物を含有する第二のシリコン膜を堆積する第三の工程と、前記第一のシリコン膜と前記第二のシリコン膜のボロン不純物濃度を均一にする非酸化性雰囲気で熱処理を行う第四の工程とを含む半導体装置の製造方法において、前記第二の工程は、前記溝部を空隙なく充填するように前記第一のシリコン膜を堆積することを特徴とする。
【００１５】
【発明の実施の形態】
図１、図２、図３は本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための断面図である。図４、図５、図６は本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【００１６】
第１の実施例について説明する。
第１図に示すように、シリコン基板１０を酸化雰囲気中で熱処理することにより、シリコン基板１０の表面にシリコン酸化膜１２を成長させる。次に、このシリコン酸化膜１２を写真処理することにより、溝部１４を形成する部分に対応するシリコン酸化膜１２を除去する。残されたシリコン酸化膜１２をマスクとし、異方性ドライエッチにより、幅０．６μｍ、深さ５μｍの溝部１４を形成する。次にこのシリコン基板を酸化雰囲気中で熱処理をすることにより、溝部１４の側壁に厚さ０．０５μｍのシリコン酸化膜１１を形成する。
【００１７】
次にこのシリコン基板１０を減圧ＣＶＤ装置の反応室内に設置し、このシリコン基板を５００℃に保ち、減圧ＣＶＤ装置の反応室内を真空度０．１Ｐａまで排気する。その後、シリコン膜１３の成膜用ガスであるモノシランガスと不純物添加用ガスであるジボランガスをそれぞれ９０ｓｃｃｍ、１４ｓｃｃｍの流量の割合とする混合ガスを導入し、減圧ＣＶＤ装置の反応室内の真空度を１３Ｐａに保った状態で、モノシランガスとジボランガスの混合ガスを分解させ、少量のボロンを含んだシリコン膜１３をこのシリコン基板の表面に厚さ０．１２５μｍ堆積する。
【００１８】
次に、減圧ＣＶＤ装置の反応室内に窒素ガスを導入し、反応室内の真空度を３０Ｐａに調整しながら反応室内のガスを置換し、窒素ガスを流したままこのシリコン基板の温度を３８０℃まで下降させる。
このシリコン基板を３８０℃に保ち、減圧ＣＶＤ装置の反応室内を真空度０．１Ｐａまで排気する。その後、シリコン膜１３の成膜用ガスであるジシランガスと不純物添加用ガスであるジボランガスをそれぞれ１５０ｓｃｃｍ、２５ｓｃｃｍの流量の割合とする混合ガスを導入し、減圧ＣＶＤ装置の反応室内の真空度を３０Ｐａに保った状態で、ジシランガスとジボランガスの混合ガスを分解させ、多量のボロンを含んだシリコン膜１５をこのシリコン基板１０の表面に厚さ０．１２５μｍ堆積し溝部２４にシリコンを埋め込み、このシリコン基板１０の表面を平坦化する。
【００１９】
この加工されたシリコン基板１０をアニール炉に設置し、このシリコン基板１０を８５０℃に保ち、非酸化性雰囲気中にて３０分間の熱処理を行ない、シリコン膜１５からシリコン膜１３へボロンを拡散させ、溝部１４内のシリコン膜１３、１５のボロンの濃度を均一にする。
【００２０】
その後、異方性ドライエッチング装置を用い、第３図に示すように、上記シリコン基板１０に堆積したシリコン膜１３、１５をエッチングして溝部１４内にのみシリコン膜１３、１５を残す。このようにＭＯＳＦＥＴの埋め込みシリコン電極を作成する。
【００２１】
次に第２の実施例について説明する。第１の実施例と異なる特徴は、堆積するシリコン膜の厚さにある。
第１の実施例と同様、第４図に示すようにシリコン基板２０の表面にシリコン酸化膜２２を成長させる。これをマスクとして利用し、異方性ドライエッチング技術を用いて幅０．６μｍ、深さ５μｍの溝部１４を形成し、溝部２４の側壁に厚さ０．０５μｍの酸化膜２１を形成する。
【００２２】
次にこのシリコン基板２０を減圧ＣＶＤ装置の反応室内に設置し、第１の実施例と同様、少量のボロンを含んだシリコン膜２３をシリコン基板２０の表面に厚さ０．２５μｍ以上堆積する。図４に示されるように、シリコン膜２３は溝２４を充填し、シリコン基板２０の表面は平滑化されている。
【００２３】
次に、このシリコン基板２０を減圧ＣＶＤ装置の反応室内に設置し、第１の実施例と同様にして、図５に見られるように多量のボロンを含んだシリコン膜２５をこのシリコン基板２０の表面に厚さ０．２５μｍ堆積する。
【００２４】
このシリコン基板２０をアニール炉に設置し、第１の実施例と同じ、非酸化性雰囲気中、８５０℃、３０分間の熱処理を行ない、シリコン膜２５からシリコン膜２３へボロンを拡散させ、溝部２４内のシリコン膜２３のボロンの濃度を均一にする。
【００２５】
第２の実施例では、溝部２４に埋め込まれるシリコン膜は段差被覆性のよいシリコン膜２３だけであり、第１の実施例のように、段差被覆性の悪い膜を埋め込まないので、空隙はまったくできない。また、シリコン膜２５に添加されたボロンはシリコン膜２３全体、深さ約５μｍにわたり十分拡散される必要があるが、シリコン膜２３、２５は多結晶または非晶質であるため、不純物は非常に拡散しやすく、溝部２４の中のシリコン膜２３に十分拡散され、シリコン膜２３の比抵抗が十分下がっていることが確認された。
【００２６】
なお、半導体基板としてシリコン基板について説明したがｎ型のシリコンであってもｐ型のシリコンであってもであってもよい。また、炭化珪素その他の半導体基板であってもよい。溝部形成用のマスクに利用した酸化膜は、シリコン酸化膜でなくても半導体基板の溝部形成用のマスクになり、ボロンが半導体基板に拡散するのを防止できる窒化シリコン等の膜であってもよい。また、溝部内側に形成するシリコン酸化膜は、溝部内側がシリコン酸化膜であればよく、埋め込まれるシリコン側が窒化シリコン膜であって溝内側がシリコン酸化膜である２層の膜等であってもよい。
【００２７】
本発明の半導体装置の製造方法の利用について、溝部を利用したＭＯＳＦＥＴやＩＧＢＴの溝部にボロンを添加したゲート電極用シリコン膜を埋め込むのに有効であることを述べたが、記憶素子に利用することもできる。
【００２８】
【発明の効果】
本発明によれば、溝を埋めるシリコン膜の抵抗率を低くすることができ、低効率のばらつきを少なくすることができる。また、段差被覆性のよい膜を用いることにより空隙のない膜を作製でき、信頼性のよい半導体装置の製造方法を提供できる。ＭＯＳＦＥＴやＩＧＢＴに適用することにより、オン抵抗や高速性の特性を改善できる。また、溝を利用した記憶素子に適用するにより、高速応答を達成することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】  本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】  本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】  本発明の第２の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】  従来の半導体装置の製造工程を説明するための断面図である。
【図８】  従来の半導体装置の製造工程を説明するための断面図である。
【図９】  従来の半導体装置の製造工程を説明するための断面図である。
【図１０】  従来の半導体装置の製造方法の問題点を説明するための半導体装置の断面図である。
【符号の説明】
１０  シリコン基板
１１、１２  シリコン酸化膜
１３、１５  シリコン膜
１４  溝部
２０  シリコン基板
２１、２２  シリコン酸化膜
２３、２５  シリコン膜
２４  溝部
３０  シリコン基板
３１、３２  シリコン酸化膜
３３、３５  シリコン膜
３４  溝部
【図１】
0004004277.tif 000002
【図２】
0004004277.tif 000003
【図３】
0004004277.tif 000004
【図４】
0004004277.tif 000005
【図５】
0004004277.tif 000006
【図６】
0004004277.tif 000007
【図７】
0004004277.tif 000008
【図８】
0004004277.tif 000009
【図９】
0004004277.tif 000010
【図１０】
0004004277.tif 000011