(57)【特許請求の範囲】
【請求項１】
命令を実行可能なＣＰＵ、クロック信号に対する逓倍及び分周動作が可能であって同期クロック信号を出力するクロックパルスジェネレータ、並びにその他の回路モジュールを半導体チップに備え、スタンバイモード、ライトスタンバイモード及びスリープモードを有するデータプロセッサであって、
前記スリープモードでは前記ＣＰＵへの同期クロック信号の供給が停止され且つその他の回路モジュールへ同期クロック信号が供給され、
前記スタンバイモードでは前記クロックパルスジェネレータにおける前記逓倍及び分周動作が停止され且つ前記ＣＰＵ及びその他の回路モジュールへの同期クロック信号の供給が停止され、
前記ライトスタンバイモードでは前記クロックパルスジェネレータにおける前記逓倍及び分周動作が可能にされ且つ前記ＣＰＵ及びその他の回路モジュールへの同期クロック信号の供給が停止され、
前記その他の回路モジュールとして少なくともモード制御回路を備え、このモード制御回路は、制御レジスタを有し、
前記制御レジスタは、前記ＣＰＵによって所定の命令の実行前にその状態が設定可能とされ、
前記モード制御回路は、ＣＰＵによる前記所定の命令の実行時に制御レジスタの第１の状態に応答して前記スリープモードを設定し、ＣＰＵによる前記所定の命令の実行時に制御レジスタの第２の状態に応答して前記ライトスタンバイモードを設定し、ＣＰＵによる前記所定の命令の実行時に制御レジスタの第３の状態に応答して前記スタンバイモードを設定するものであることを特徴とするデータプロセッサ。
【請求項２】
前記モード制御回路は割込み要求に応答してスリープモードを解除しＣＰＵによる命令実行可能な状態に遷移させるものであることを特徴とする請求項１記載のデータプロセッサ。
【請求項３】
前記モード制御回路は外部割込み要求に応答してライトスタンバイモードを解除しＣＰＵによる命令実行可能な状態に遷移させるものであることを特徴とする請求項１記載のデータプロセッサ。
【請求項４】
前記モード制御回路は外部割込み要求に応答してスタンバイモードを解除しＣＰＵによる命令実行可能な状態に遷移させるものであることを特徴とする請求項１記載のデータプロセッサ。
【請求項５】
前記モード制御回路は前記その他の回路モジュールの一つであるタイマによる所定値までの計数に応答してスリープモードからライトスタンバイモードに遷移させるものであることを特徴とする請求項１記載のデータプロセッサ。
【請求項６】
前記タイマによる所定値までの計数途上におけるＤＭＡ転送要求に応答して計数を抑止するものであることを特徴とする請求項５記載のデータプロセッサ。
【請求項７】
前記モード制御回路は前記スリープモードにおける前記ＣＰＵへの同期クロック信号の供給停止をＣＰＵのクロック入力回路における入力動作の抑止により制御するものであることを特徴とする請求項１記載のデータプロセッサ。
【請求項８】
前記モード制御回路は前記ライトスタンバイモードにおける前記ＣＰＵ及びその他の回路への同期クロック信号の供給停止をクロックパルスジェネレータのクロック出力回路における出力動作の抑止により制御するものであることを特徴とする請求項１記載のデータプロセッサ。
【請求項９】
前記クロックパルスジェネレータは、クロック信号の周波数を逓倍するＰＬＬ回路と、クロック信号の周期を分周する分周器とを有して成るものであることを特徴とする請求項１乃至８の何れか１項記載のデータプロセッサ。
【請求項１０】
請求項１乃至９の何れか１項記載のデータプロセッサと、前記データプロセッサのＣＰＵがアクセス可能なメモリと、前記データプロセッサに割り込みを要求する回路と、を有して成るものであることを特徴とするデータ処理システム。
【請求項１１】
バッテリ電源を動作電源とするものであることを特徴とする請求項１０記載のデータ処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データプロセッサ、特にその低消費電力モードに関し、例えばバッテリ電源で動作する携帯電話機等のデータ処理システムに適用して有効な技術に関する。
【０００２】
【従来の技術】
データプロセッサは同期クロック信号を生成するクロックパルスジェネレータを内蔵し、発振子を利用してリングオシレータで形成されるクロック信号或いは外部から供給されるクロック信号を周波数逓倍及び分周して、同期クロック信号を生成する。データプロセッサに内蔵されるＣＰＵ（中央処理装置）やＳＣＩ（シリアルインタフェース回路）等はその同期クロック信号を受けて同期動作する。このようなデータプロセッサにおける低消費電力モードとして、スタンバイモードやスリープモードがある。例えばスタンバイモードでは、クロックパルスジェネレータに設けらた周波数逓倍用のＰＬＬ（フェーズ・ロックド・ループ）回路や分周用の分周器の動作が停止され、データプロセッサ内部の同期クロック信号の変化が全て停止される。スリープモードでは、ＣＰＵの同期クロック入力回路の入力動作が抑止されてＣＰＵの動作が停止され、周辺回路等その他の回路には同期クロック信号が供給されて動作可能にされる。
【０００３】
電子機器の低消費電力モードについて記載された文献として例えば特開平３−１０５４０８号公報がある。これには、発振制御回路を用いてＣＰＵや周辺回路へのクロック信号の供給を制御する技術が記載され、クロック信号の供給を停止するにはクロック配線の接続を遮断し、或いは発振そのものを停止させる、とある。
【０００４】
【発明が解決しようとする課題】
データプロセッサの低消費電力を最優先とする場合には、スタンバイモードを設定すればよいが、その状態からＣＰＵを命令実行可能にするまでにはＰＬＬ回路の動作安定化を待たなければならず、従来はその遷移時間を短縮する動作モードについて考慮されていなかった。逆に、低消費電力状態から即座にＣＰＵを命令実行可能状態に遷移させることを最優先とするならば、スリープモードを設定すればよいが、このとき動作可能な周辺回路を全く動作させる必要が無ければ、周辺回路へのクロック供給経路でクロックバッファ若しくはクロックドライバが無駄な電力を消費することになり、低消費電力の効果は薄れてしまう。
【０００５】
本発明の目的は、データプロセッサ内部の同期クロック信号の変化を全て停止させるスタンバイモードよりもＣＰＵの命令実行可能状態への遷移が速く、しかも、ＣＰＵの動作だけを停止させるスリープモードよりも電力消費を低減可能な動作モードを有するデータプロセッサを提供することにある。
【０００６】
本発明の別の目的は、低消費電力状態から動作状態への迅速な遷移と、低消費電力との双方の要求を満足させることができるデータプロセッサを提供することにある。
【０００７】
本発明のその他の目的は低消費電力状態から動作状態への迅速な遷移と、低消費電力との双方の要求を満足する携帯情報端末装置のようなデータ処理システムを提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
〔１〕本発明の第１の観点によるデータプロセッサは、命令を実行可能なＣＰＵ、クロック信号に対する逓倍及び分周動作が可能であって同期クロック信号を出力するクロックパルスジェネレータ、並びにその他の回路モジュールを半導体チップに備え、スタンバイモード、ライトスタンバイモード及びスリープモードを有する。前記スリープモードでは前記ＣＰＵへの同期クロック信号の供給が停止され且つその他の回路モジュールへ同期クロック信号が供給される。前記スタンバイモードでは前記クロックパルスジェネレータにおける前記逓倍及び分周動作が停止され且つ前記ＣＰＵ及びその他の回路モジュールへの同期クロック信号の供給が停止される。前記ライトスタンバイモードでは前記クロックパルスジェネレータにおける前記逓倍及び分周動作が可能にされ且つ前記ＣＰＵ及びその他の回路モジュールへの同期クロック信号の供給が停止される。
【００１１】
前記ライトスタンバイモードは、データプロセッサ内部の同期クロック信号の変化を全て停止させるスタンバイモードよりもＣＰＵの命令実行可能状態への遷移が速く、しかも、ＣＰＵの動作だけを停止させるスリープモードよりも電力消費を低減可能である。したがって、上記データプロセッサによれば、低消費電力状態と動作状態との間の迅速な遷移と、低消費電力との双方の要求を満足させることができる。
【００１２】
本発明の具体的な態様では、前記その他の回路モジュールとして少なくともモード制御回路を備え、このモード制御回路は、制御レジスタを有し、ＣＰＵによる所定の命令実行時に制御レジスタの第１の状態に応答して前記スリープモードを設定し、ＣＰＵによる前記所定の命令実行時に制御レジスタの第２の状態に応答して前記ライトスタンバイモードを設定し、ＣＰＵによる前記所定の命令実行時に制御レジスタの第３の状態に応答して前記スタンバイモードを設定する。要するに、低消費電力状態はＣＰＵによるソフトウェアの実行、すなわち、制御レジスタへの制御データの書込みとスリープ命令のような所定の命令実行とによって設定することができる。
【００１３】
ソフトウェアで設定された低消費電力状態から命令実行可能な状態への遷移は、前記モード制御回路が割り込み要求などに応答して行えばよい。スリープモードに対しては内部割込み又は外部割込み要求に応答してＣＰＵによる命令実行可能な状態に遷移させ、ライトスタンバイモード又はスタンバイモードに対しては、外部割込み要求に応答して命令実行可能な状態に遷移させればよい。
【００１４】
一定時間データプロセッサが動作しない場合に自動的に電力消費を低減するという観点に立つと、前記モード制御回路は前記その他の回路モジュールの一つであるタイマによる所定値までの計数に応答してスリープモードからライトスタンバイモードに遷移させるとよい。このとき、その他の回路の一つであるＤＭＡＣによるＤＭＡ転送はスリープモードのまま実行可能であるから、前記タイマによる計数動作途上でＤＭＡ転送要求があったときは、それに応答して計数を抑止させ、ＤＭＡ転送後にライトスタンバイモードへの遷移を可能にすればよい。これにより、スリープモードでＤＭＡ転送を行っている最中に動作モードが不所望に変化してしまう事態を防止することができる。
【００１５】
Ｈツリーのような階層的なクロック経路が採用されている場合を想定する。このとき、ＣＰＵ等に対して個別的に同期クロックの供給を停止するとき、前記モード制御回路は前記スリープモードにおける前記ＣＰＵへの同期クロック信号の供給停止をＣＰＵのクロック入力回路における入力動作の抑止により制御すればよい。クロック経路の末端に接続する全ての回路モジュールに対してクロック供給を停止する場合には、前記モード制御回路は前記ライトスタンバイモードにおける前記ＣＰＵ及びその他の回路への同期クロック信号の供給停止をクロックパルスジェネレータのクロック出力回路における出力動作の抑止により制御すればよい。これにより、Ｈツリーのようなクロック経路に配置された多数のクロックバッファ若しくはクロックドライバがライトスタンバイ状態で無駄に電力を消費する事態を抑制することができる。
【００１６】
〔２〕本発明の第２の観点によるデータプロセッサは、命令を実行可能なＣＰＵ、クロック信号に対する逓倍及び分周動作が可能であって同期クロック信号を出力するクロックパルスジェネレータ、及びその他の回路モジュールを半導体チップに備え、前記その他の回路モジュールとして少なくともスリープモードのような第１モード及びライトスタンバイモードのような第２モードの設定を制御するモード制御回路を備える。前記第１モードでは前記ＣＰＵへの同期クロック信号の供給が停止され且つその他の回路モジュールへ同期クロック信号が供給される。前記第２モードでは前記クロックパルスジェネレータにおける前記逓倍及び分周動作が可能にされ且つ前記ＣＰＵ及びその他の回路モジュールへの同期クロック信号の供給が停止される。前記ライトスタンバイモードのような第２モードは、データプロセッサ内部の同期クロック信号の変化を全て停止させるスタンバイモードのような動作モードよりもＣＰＵの命令実行可能状態への遷移が速く、しかも、ＣＰＵの動作だけを停止させるスリープモードのような第１モードよりも電力消費を低減可能である。このとき、前記モード制御回路は、第１モードを設定した後、所定時間経過までにＣＰＵ等に対する動作の指示が無いときは第１動作モードを第２動作モードに遷移させる。したがって、上記データプロセッサによれば、一定時間データプロセッサが動作しない場合に自動的に電力消費を低減することができ、しかも、ライトスタンバイモードのような第２モードでは前記逓倍・分周動作が継続されているから、その後のプログラム実行可能状態への遷移も迅速である。
【００１７】
本発明の具体的な形態として、前記所定時間経過は前記その他の回路モジュールの一つであるタイマによる所定値までの計数動作によって得るようにしてよい。また、このとき、その他の回路の一つであるＤＭＡＣによるＤＭＡ転送はスリープモードのまま実行可能であるから、前記タイマは所定値までの計数動作途上で前記ＤＭＡＣに対するＤＭＡ転送要求に応答して計数値を初期化して実質的な計数を抑止し、ＤＭＡ転送後に計数を再開させてライトスタンバイモードへの遷移を可能にすればよい。
【００１８】
前記第１モード及び第２モードのような低消費電力状態は前述と同様に、ＣＰＵによるソフトウェアの実行、すなわち、制御レジスタへの制御データの書込みとスリープ命令のような所定の命令実行とによって設定すればよい。また、ソフトウェアで設定された低消費電力状態から動作状態への遷移は、前記モード制御回路が割り込み要求などに応答して行えばよい。
【００１９】
〔３〕本発明に係るデータ処理装置は、前記データプロセッサと、前記データプロセッサのＣＰＵがアクセス可能なメモリと、前記データプロセッサに割り込みを要求する回路とを有して構成され、携帯電話機などの携帯情報端末装置を想定したとき、データ処理システムはバッテリ電源を動作電源とする。このデータ処理システムによれば、低消費電力状態から動作状態への迅速な遷移と、低消費電力との双方の要求を満足することができる。
【００２０】
【発明の実施の形態】
図１には本発明に係るデータプロセッサの第１の例が示される。同図に示されるデータプロセッサ１は、命令を実行可能なＣＰＵ２、クロック信号に対する逓倍及び分周動作が可能であって同期クロック信号ＣＫ１，ＣＫ２を出力するクロックパルスジェネレータ３、モード制御回路４、タイマ５、割り込み制御回路６、並びにその他の周辺回路７を有し、単結晶シリコンなどの１個の半導体チップに形成されている。前記クロックパルスジェネレータ３、モード制御回路４、タイマ５、割り込み制御回路６及びその他の周辺回路７はＣＰＵ２のアドレス空間に配置され、図示を省略するアドレスバス、データバス及びコントロールバスを介してＣＰＵ２によりアクセス可能にされる。図１に例示されるクロック配線８はＨツリー状に敷設されて末端の回路モジュールまで延在され、前記同期クロック信号ＣＫ１、ＣＫ２を伝播する。クロック配線８の途中には複数個のクロックドライバ９が配置されている。
【００２１】
前記ＣＰＵ２、モード制御回路４、タイマ５、割り込み制御回路６及びその他の周辺回路７はクロック配線８を介して入力される同期クロック信号ＣＫ１，ＣＫ２に同期動作される。それらＣＰＵ２、モード制御回路４、タイマ５、割り込み制御回路６及びその他の周辺回路７にはクロック信号ＣＫ１，ＣＫ２とは非同期で動作可能な回路部分もあり、例えば、モード制御信号の入力回路、割り込み要求信号の入力回路等である。
【００２２】
前記ＣＰＵ２は命令をフェッチし、フェッチした命令を解読し、解読結果に従って演算処理やオペランドアクセス等を行う。
【００２３】
クロックパルスジェネレータ３は逓倍・分周回路１１及びクロック選択回路１２を有する。逓倍・分周回路１１は、発振子を利用したリングオシレータ（図示せず）で生成されるクロック信号又は外部から与えられるシステムクロック信号を原クロック信号１３として入力し、これを周波数逓倍及び（／又は）分周する。逓倍・分周回路１１で生成される数種類のクロック信号から所望のクロック信号がクロック選択回路１２で選択され、前記同期クロック信号ＣＫ１，ＣＫ２として出力される。クロック選択回路１２によるクロック信号の選択は、ＣＰＵ２によってアクセス可能なクロック周波数制御レジスタ（図示せず）をモード制御回路４が有し、当該クロック周波数制御レジスタの設定値に応じたクロック選択信号２９によって行なわれる。
【００２４】
割り込み制御回路６は入力された割り込み要求信号のマスクレベル及び優先レベルを図示を省略する割り込みマスク回路及び割り込み優先回路の設定にしたがって判定し、判定結果が割り込みマスク対象ではなく、且つ割り込み優先レベルの高い他の割り込み要求がなされていないことを条件に、ＣＰＵ２に割込み信号をアサートする。これによってＣＰＵ２は、その割り込み要因に応じて別の命令実行処理に分岐する。図において、割込み要求信号は内蔵周辺回路からの割り込み要求信号１４Ａ，１４Ｂ、及びデータプロセッサの外部から与えられる割り込み要求信号１５Ａ，１５Ｂに大別される。その内、１４Ａ，１５Ａはマスク不可能な割込み要求信号（ノン・マスカブル・割込み要求信号）を意味する。
【００２５】
タイマ５は加算器（ＡＤＤ）２０、コンパレータ（ＣＭＰ）２１、及びＣＰＵ２によってアクセス可能なレジスタ（ＲＥＧ）２２，２３，２４を有する。例えばレジスタ２３に値１を設定しレジスタ２２の出力とレジスタ２３の出力を加算器２０で加算して前記レジスタ２２に戻す動作を繰返すことでカウンタ動作（計数動作）を実現でき、その計数値を前記コンパレータ２１でレジスタ２４の設定値と比較し、一致を検出して信号（タイムアウト信号）２５をイネーブルレベルにする。
【００２６】
モード制御回路４は代表的に示された低消費電力制御ロジック３０及びＣＰＵ２によってアクセス可能な制御レジスタ３１を有する。データプロセッサ１は低消費電力モードとしてスタンバイモード、ライトスタンバイモード（第２モード）及びスリープモード（第１モード）を有する。ＣＰＵ２によるプログラム実行状態から前記低消費電力モードへの遷移は、特に制限されないが、ＣＰＵ２によるスリープ命令実行時における前記制御レジスタ３１の設定値に応じて行なわれる。そのために、低消費電力制御ロジック３０は、ＣＰＵ２がスリープ命令を実行することによってイネーブルにされる制御信号２８を入力し、また、制御レジスタ３１の設定値を入力する。低消費電力制御ロジック３０は、それら入力に応じて制御信号３２〜３７で回路モジュール２，３，５，６，７に対するクロック制御を行い、これによって対応する低消費電力モードへの遷移を制御する。すなわち、前記制御信号３２，３５，３６，３７は対応する回路モジュールのクロック入力回路におけるクロック入力の許可と禁止を制御する。制御信号３３はクロック選択回路１２からクロック信号ＣＫ１，ＣＫ２を出力させる動作の許可と禁止を制御する。前記制御信号３４は逓倍・分周回路１１の逓倍及び分周動作の許可と禁止を制御する。
【００２７】
前記スリープモードでは前記ＣＰＵ２は同期クロック信号ＣＫ２の入力が停止され且つその他の回路モジュール４，５，６，７へは同期クロック信号ＣＫ１，ＣＫ２の入力が許容される。前記スタンバイモードでは前記逓倍・分周回路１１における逓倍及び分周動作が停止され且つ前記ＣＰＵ２及びその他の回路モジュール４，５，６，７への同期クロック信号ＣＫ１，ＣＫ２の供給が停止される。前記ライトスタンバイモードでは前記逓倍・分周回路１１における逓倍及び分周動作が可能にされ且つ前記ＣＰＵ２及びその他の回路モジュール４，５，６，７への同期クロック信号ＣＫ１，ＣＫ２の供給が停止される。尚、図示はしないが、制御レジスタ３１は内蔵周辺回路毎に定常的に動作の停止を指示する動作停止制御ビットを有し、動作停止制御ビットがセット状態にされると、対応する内蔵周辺回路は低消費電力モード及びプログラム実行状態の双方において同期クロック信号の入力が禁止され、これによってその回路動作が抑止される。
【００２８】
図２にはクロックパルスジェネレータ３の一例が示される。逓倍・分周回路１１は分周器４０及びＰＬＬ回路４１を有する。分周器４０は原クロック信号１３をＰＬＬ回路４１を使用せずに内部に供給するとき原クロック信号１３の周波数を１／２にしてクロックデューティーを５０％に整える回路である。ＰＬＬ回路４１は原クロック信号１３を逓倍する回路である。逓倍率は図示を省略する制御レジスタによって指示される。分周器４０及びＰＬＬ回路４１の分周・逓倍動作の停止・許容は前記制御信号３４によって制御される。
【００２９】
クロック選択回路１２は、セレクタ４２、分周器４３，４４、セレクタ４５，４６、及びクロック出力回路４７，４８を有する。セレクタ４２は分周回路４０の出力又はＰＬＬ回路４１の出力を選択する。分周器４３，４４はセレクタ４２の出力周期を複数種類に分周し、セレクタ４５，４６が制御信号に従ってその分周クロック信号を選択する。クロック出力回路４７，４８は、特に制限されないが、オア（論理和）ゲートによって構成され、前記制御信号３３のローレベルにより前記セレクタ４５，４６の出力するクロック信号を同期クロック信号ＣＫ１，ＣＫ２として出力する。制御信号３３がハイレベルのときクロック出力回路４７，４８は定常的にハイレベルを出力し、クロック信号ＣＫ１，ＣＫ２の出力を抑止する。前記クロック出力回路４７，４８にはその他の論理ゲートを採用してよいことは言うまでもない。
【００３０】
図３にはＣＰＵ２のクロック入力系が例示される。外部から供給される同期クロック信号ＣＫ２は、クロック入力回路５０に入力され、ここからクロックドライバ５１を介して各種フリップフロップ（ＦＦ）５２に供給される。クロック入力回路５０には制御信号３２が供給され、クロック信号３２の入力許可と停止が制御される。図示は省略するが、タイマ５、割り込み制御回路６、内蔵周辺回路７も同様にクロック入力回路を有し、制御信号３５、３６、３７でクロック入力の許可・停止が制御される。
【００３１】
図４には制御レジスタの設定値と低消費電力モードとの関係が例示される。低消費電力モードは、ＣＰＵ２がスリープ命令を実行したとき、制御レジスタ３１に割当てられたスタンバイビットＳＢＹとライトスタンバイビットＬＴＳＢＹとの設定状態に従って決る。例えば、低消費電力制御ロジック３０は、ＣＰＵ２によるスリープ命令の実行時に制御レジスタ３１の第１の状態（ＳＢＹ＝０，ＬＴＳＢＹ＝０）に応答して前記スリープモードを設定し、ＣＰＵ２による前記スリープ命令実行時に制御レジスタ３１の第２の状態（ＳＢＹ＝０，ＬＴＳＢＹ＝１）に応答して前記ライトスタンバイモードを設定し、ＣＰＵ２による前記スリープ命令実行時に制御レジスタの第３の状態（ＳＢＹ＝１，ＬＴＳＢＹ＝０又はＳＢＹ＝１，ＬＴＳＢＹ＝１）に応答して前記スタンバイモードを設定する。
【００３２】
図５にはプログラム実行状態と低消費電力モードとの間の状態遷移が例示される。パワーオンリセットによりデータプロセッサ１はプログラム実行状態ＳＴ１にされる。このプログラム実行状態において、逓倍・分周回路１１が動作され、選択回路１２で選択された周波数のクロック信号ＣＫ１，ＣＫ２が、ＣＰＵ２、モード制御回路４、タイマ５、割り込み制御回路６、及び内蔵周辺回路７に供給され、ＣＰＵ２は命令をフェッチして実行可能にされる。
【００３３】
スリープモードＳＴ２、ライトスタンバイモードＳＴ３、又はスタンバイモードＳＴ４への遷移は図４で説明したように、ＣＰＵ２が制御レジスタ３１の制御ビットＳＢＹ，ＬＴＳＢＹを予め設定し、スリープ命令を実行することによって可能にされる（ＴＲ１，ＴＲ２，ＴＲ３）。スリープモードＳＴ２ではＣＰＵ２を除く内蔵回路は動作可能でありるから、スリープモードＳＴ２からプログラム実行状態ＳＴ１への遷移は、内部割込み又は外部割り込みの何れの要求によっても可能にされる。これに対し、内部割込み要求発生元となる内部回路モジュールの動作が停止されたライトスタンバイＳＴ３又はスタンバイモードＳＴ４の何れかの動作モードからプログラム実行状態ＳＴ１への遷移は、外部割り込み要求により可能にされる。外部割込みにはハードウェアリセットなどの要求も含まれている。割り込み制御回路６及び低消費電力制御ロジック３０において割込要求信号に対して応答する回路部分はクロック信号に対して非同期動作されるから、同期クロック信号ＣＫ１,ＣＫ２の入力が停止されていても割込み要求に対する応答処理を行うことは可能になっている。
【００３４】
前記割込要求によるプログラム実行状態への遷移は、その割込要求がマスク可能であるか否かにより、制御が異なる。マスク可能な割込要求信号１４Ｂ，１５Ｂに対しては割り込み優先順位と割り込みマスクの状態を割込み制御回路６で判定しなければ当該割り込み要求が受付けられるか確定しない。したがって、この場合には、割り込み制御回路６は、マスク可能な割込要求信号１４Ｂ，１５Ｂに対して当該割り込を受付ける場合、信号２７で低消費電力制御ロジック３０に現在の動作モードからプログラム実行状態への遷移制御（Ｔｒ４、Ｔｒ５、又はＴｒ６）を指示する。一方、マスク不可能な割込要求信号１４Ａ，１５Ａに対しては、低消費電力制御ロジック３０はその割込要求を直接受け取り、割込み制御回路６による処理に並行してＴｒ４、Ｔｒ５、又はＴｒ６の遷移制御を行う。
【００３５】
ライトスタンバイモードＳＴ３では逓倍・分周回路１１の逓倍及び分周動作は停止していない。スタンバイモードでは逓倍・分周回路１１の逓倍及び分周動作は停止している。したがって、ライトスタンバイモードＳＴ３の解除はスタンバイモードＳＴ４の解除時と異なり、逓倍・分周回路１１の逓倍及び分周動作の安定化時間を確保することなく、直ちにプログラム実行状態ＳＴ１に入ることができる。要するに、ＣＰＵ２は直ちに命令の実行を開始することができる。
【００３６】
このとき、前記低消費電力制御ロジック３０は、スリープモード１を設定した後、所定時間経過までにＣＰＵ２等に対する動作の指示例えば割込要求が無いときはスリープモードＳＴ２をライトスタンバイモードＳＴ３に遷移させる。したがって、一定時間データプロセッサが動作しない場合に自動的にライトスタンバイモードに遷移させて電力消費を低減することができ、しかも、その場合であっても、スタンバイモードの場合よりも、プログラム実行状態への迅速な遷移を保証している。具体的な形態として、前記所定時間経過は前記タイマ５による所定値までの計数動作によるカウントアップ信号２５で通知する。例えば、図１のタイマ５の構成に従えば、ＣＰＵ２はスリープ命令の実行直前にレジスタ２３に値１のデータを設定し、レジスタ２４に比較値のデータを設定して、加算器２０を利用してカウンタ動作を開始される。スリープモードにされた後、カウンタ動作による計数値がレジスタ２４の設定値になったとき、カウントアップ信号２５がイネーブルにされ、これによって低消費電力制御ロジック３０はスリープモードＳＴ２をライトスタンバイモードＳＴ３に遷移させる制御を行う（Ｔｒ７）。カウントアップ信号２５がイネーブルにされる前に、割込要求があった時は、低消費電力制御ロジック３０は信号２５の変化を無視する。或いは、その時、タイマ５のカウンタが初期化されてもよい。
【００３７】
図６には図１のデータプロセッサによるデータ処理が高速化するほどライトスタンバイモードによる低消費電力の効果が大きくなる例を示す。（Ａ）に示されるようにＣＰＵ２には所定のインターバルで割込み等によってデータ処理が要求される。データ処理が要求されると、（Ｂ）のようにデータ処理能力が普通の場合にはＣＰＵ負荷ａ、時間２Ｔで処理が行なわれる。（Ｄ）のようにデータ処理能力が大凡その２倍の場合にはＣＰＵ負荷２ａ、時間Ｔで処理が行なわれる。ここでＣＰＵ負荷とは単位時間当りの処理量（処理サイクル数）を意味し、ＣＰＵ２のプログラム実行状態における単位時間当りの消費電力は、（Ｄ）が（Ｂ）の２倍になる。この様子は、（Ｃ），（Ｅ）のようにＣＰＵ２の動作が停止しているスリープモード時の消費電力水準からの単位時間当りの消費電力増加量に現れている。ここで、（Ｃ）、（Ｅ）ではスリープモードとライトスタンバイモード間の消費電力水準差をＰとしている。結局データ処理速度が高速であれば必要なデータ処理時間が短くて済むから、その分だけ速くライトスタンバイモードに遷移でき、データ処理速度の高速な（Ｅ）の場合の消費電力は３Ｐ・Ｔとなり、データ処理速度が普通の（Ｃ）の場合の消費電力が２Ｐ・２Ｔであるのに対して３／４に低減される。このように、データプロセッサ１によるデータ処理が高速化するほどライトスタンバイモードによる低消費電力の効果が大きくなる。
【００３８】
図７には周辺回路モジュールとしてＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）６０を内蔵しするデータプロセッサ１Ａの例が示される。ＤＭＡＣ６０は図示を省略するデータバスを介してＣＰＵ２からデータ転送制御条件が設定される。ＤＭＡＣ６０に例えば外部からＤＭＡ転送要求信号６１により転送要求があると、バス権を獲得してデータ転送制御を開始する。ＤＭＡＣ６０によるデータ転送制御は、ＣＰＵ２により既にデータ転送制御条件が設定されていれば、スリープモードにおいても実行可能である。そこで、図５で説明したように、タイマを利用して自動的にスリープモードからライトスタンバイモードに遷移させるための前記カウンタ動作を行っている場合にも、ＤＭＡ転送要求に応答するデータ転送を完了できるようにするために、タイマ５Ａは所定値までの計数動作途上で前記ＤＭＡＣに対するＤＭＡ転送要求に応答して計数値を初期化して実質的な計数を抑止し、ＤＭＡ転送後に計数を再開させてライトスタンバイモードへ遷移させるようになっている。すなわち、タイマ５Ａは新たにレジスタ６２とセレクタ６３を有し、レジスタ６２にはＣＰＵ２が値０データを格納し、ＤＭＡ転送要求信号６１によってＤＭＡ転送要求がイネーブルにされている間、セレクタ６３にレジスタ６２の値０データを選択させ、その間、比較器２１による比較結果が不一致になるようにする。これによって、ＤＭＡ転送動作中、信号２５は強制的にディスエーブル状態に維持され、ライトスタンバイモードへの遷移が抑止される。ＤＭＡ転送制御が終って信号６１がディスエーブルにされると、セレクタ６３は加算器２０の出力を選択し、再度初期値からカウンタ動作を再開する。
【００３９】
尚、図７のデータプロセッサ１Ａのその他の構成は図１と同じである。それと同一符号を付して詳細な説明を省略する。
【００４０】
図８には図５で説明したスリープモードからライトスタンバイモードへの自動的な遷移を採用しないデータプロセッサ１Ｂが例示される。要するに、周辺回路の一つとしてタイマ５Ｂを備えていても、図１、図２で説明したカウントアップ信号２５が低消費電力制御ロジック３０に供給されない。したがって、このデータプロセッサ１Ｂにおける低消費電力モードからプログラム実行状態への遷移は割り込み要求による場合だけであって、図５のＴｒ７の遷移制御は行われない。
【００４１】
図９には例えば図１のデータプロセッサを適用した携帯電話システムのブロック図が示される。携帯電話システムはバッテリー電源９５を動作電源とし、アナログ部７０とディジタル部７１に大別される。アナログ部７０では、アンテナ７２にデュプレクサとしてのアンテナスイッチ７３が接続され、アンテナ７２で受信された高周波信号はローノイズアンプ（ＬＮＡ）７４で高周波ノイズが除去され、検波・復号回路（ＤＥＭ）７５で検波された信号が復号され、Ａ／Ｄ変換器７６でディジタルデータに変換され、ディジタル部７１に与えられる。ディジタル部７１から与えられるディジタル送信データは、特に制限されないが、ＧＭＳＫ（Gaussian Filtered Minimum Shift Keying）変調回路７７で変調され、Ｄ／Ａ変換回路７８でアナログ信号に変換される。変換されたアナログ信号は符号化回路（ＭＯＤ）７９で符号化され、符号化された信号が高周波アンプ（ＨＰＡ）８０で高周波信号に増幅されて、アンテナ７２から送信される。符号化回路（ＭＯＤ）７９及び検波・復号回路（ＤＥＭ）７５はＰＬＬ回路８１で生成されるクロック信号に同期動作される。
【００４２】
ディジタル部７１は、特に制限されないが、時分割多重アクセス制御部（ＴＤＭＡ）８４、前記データプロセッサ１、及びプログラム・データメモリ９５を有する。前記データプロセッサ１は、図１では図示を省略したディジタル信号処理部（ＤＳＰ）８３及び機能実現手段としてのシステム制御処理手段及びプロトコル制御処理手段を備える。ディジタル信号処理部８３は、等化器８５、チャネルコーデック８６、音声圧縮伸長部８７、ビタビ処理部８８及び暗号化処理部８９を、図示を省略する積和演算回路及びその動作プログラム等によって実現する。等化器８５は前記Ａ／Ｄ変換器７６の出力を等化し、等化されたデータはビタビ処理部８８で論理値が判定され、判定結果がチャネルコーデック８６に与えられ所定のフォーマット変換が行われ、音声圧縮伸長部８７で伸長される。伸長されたデータはＤ／Ａ変換器９０を介してスピーカー９１から放音される。マイク９２に入力された音声はＡ／Ｄ変換器９３でディジタル音声データに変換され、音声圧縮伸長部８７で圧縮され、チャネルコーデック８６を介して所定のフォーマット変換が行われ、前記ＧＭＳＫ変調回路７７に与えられる。
【００４３】
前記データプロセッサ１は、通話中には前記アナログ部７０及びディジタル部７１の動作をリアルタイムに制御して、等化処理、符号化処理、復号処理、及び暗号化処理を行う。更に、データプロセッサ１は移動体通信特有のプロトコル制御処理やシステム制御処理を行う。プロトコル制御処理は、通話中や着信待ち受け中において自分自身の携帯電話システムがどの通話エリアに所属するかの判定や、通話エリアを管轄する基地局の変更などを行う処理である。システム制御処理は携帯電話システムの操作ボタンの変化に応ずる指示を検出したりディスプレイの表示を制御したりする処理である。このようにデータプロセッサ１は携帯電話機の待ち受け、受信、送信、ボタン操作などの種々の事象の発生に応じたデータ処理を行うことになる。そのようなデータ処理を要する事象の発生は例えば割込要求などによってＣＰＵ２に通知され、また、データ処理を要しないときＣＰＵ２はスリープ命令を実行して消費電力モードを設定すればよい。
【００４４】
図１０には携帯電話システムの動作状態に応答して変化するデータプロセッサ１の動作状態の遷移経過が例示される。
【００４５】
図１０の（Ａ）は携帯電話システムによる音声データの受信タイミングを示し、受信データは前記Ａ／Ｄ７６を介してディジタル部７１に供給される。受信データのＡ／Ｄ変換に応じてアナログ部７０からデータプロセッサ１に外部割込み要求ＩＲＱｅ（１５Ａ，１５Ｂ）が与えられ（ｔ１、ｔ３）、これによって、データプロセッサ1の内蔵周辺回路７の一つであるシリアルインタフェース回路（シリアルＩ／Ｆ）が入力動作を行う。シリアルインタフェース回路は入力動作を行ってから内部割込みＩＲＱｉ（１４Ａ，１４Ｂ）を発生し（ｔ２、ｔ４）、ＣＰＵ２に、シリアルインタフェース回路の入力データに対する等化や復号等の処理をＤＳＰ８３に実行させるためのコマンドを発行し、且つその入力データをＤＳＰ８３のデータメモリ又はデータレジスタに与えるためのアドレシング動作等のデータ処理を行う。ＣＰＵ２のデータ処理に伴う負荷の増減は（Ｃ）に例示される。このとき、（Ｅ）にはライトスタンバイモードＳＴ３を有するデータプロセッサ１における動作モードの遷移経過とそれに応ずる消費電力の変化が例示される。一方、（Ｄ）にはライトスタンバイモードＳＴ３を有しないデータプロセッサ（プログラム実行状態ＳＴ１、スリープモードＳＴ２、スタンバイモードＳＴ４を持つ）における動作モードの遷移経過とそれに応ずる消費電力の変化が比較例として例示される。
【００４６】
比較例に係る（Ｄ）の場合には期間Ｔ１にスタンバイモードＳＴ４にあるデータプロセッサは期間Ｔ２でプログラム実行状態ＳＴ１にされ、その後、スリープモードＳＴ２に遷移され（期間Ｔ３）、この状態で前記内部割込み要求ＩＲＱｉがあると、プログラム実行状態ＳＴ１に遷移してＣＰＵはシリアルインタフェース回路の入力データに対する処理が可能にされる（期間Ｔ４）。その処理の後、スリープ命令を実行して再びスリープモードＳＴ２に遷移され（期間Ｔ５）、次の受信データの入力を待ち受ける。このように、ライトスタンバイモードＳＴ３を持たない場合には、音声データ受信に際してプログラム実行状態ＳＴ１とスリープモードＳＴ２との間を交互に遷移する。
【００４７】
これに対し、ライトスタンバイモードＳＴ３を利用する（Ｅ）の場合は、期間Ｔ１にスタンバイモードＳＴ４にあるデータプロセッサ１が期間Ｔ２でプログラム実行状態ＳＴ１にされた後、ライトスタンバイモードＳＴ３に遷移されて外部割込要求の発生を待つ（期間Ｔ３Ａ）。時刻ｔ１に同期する外部割り込み要求ＩＲＱｅが発生すると、これに応答してデータプロセッサ１はプログラム実行状態ＳＴ１に一旦遷移し、ここでスリープモードに遷移するためのスリープ命令の実行などを行い（期間Ｔ３Ｂ）、スリープモードＳＴ２に遷移する。この状態で前記内部割込み要求ＩＲＱｉがあると、プログラム実行状態ＳＴ１に遷移してＣＰＵ２はシリアルインタフェース回路の入力データに対する処理が可能にされる（期間Ｔ４）。その処理の後、スリープ命令を実行して再びライトスタンバイモードＳＴ３に遷移され（期間Ｔ５Ａ）、次の受信データの入力を待ち受ける。このようにライトスタンバイモードＳＴ３を持つ（Ｅ）の場合には、音声データ受信に際してプログラム実行状態ＳＴ１、ライトスタンバイモードＳＴ３、及びスリープモードＳＴ２との間を遷移する。尚、図１０の動作説明においてタイマ５にはクロック信号の供給が停止されているものとする。図１０の動作は図７及び図８のデータプロセッサ１Ａ，１Ｂを採用する携帯電話システムの場合も同じである。
【００４８】
図１０の（Ｅ）より明らかなように、ライトスタンバイモードへの遷移のための処理期間Ｔ３Ｂ，Ｔ５Ｂ，…はその前のＴ３Ａ，Ｔ５Ａ，…の期間よりも相当短い。したがって、ライトスタンバイモードの期間Ｔ３Ａ，Ｔ５Ａ，…による消費電力の低減はプログラム実行状態の期間Ｔ３Ｂ，Ｔ５Ｂ，…による消費電力量増大に比べて格段に大きくなる。したがって、ライトスタンバイモードＳＴ３を有するデータプロセッサを採用した携帯電話システムは当該動作モードを持たないデータプロセッサを用いる場合に比べて消費電力を格段に低減することができる。
【００４９】
以上説明したデータプロセッサ及びその利用システムによれば以下の作用効果を得ることができる。
【００５０】
１．）前記ライトスタンバイモードＳＴ３は、データプロセッサ内部の同期クロック信号ＣＫ１，ＣＫ２の変化を全て停止させてクロックパルスジェネレータ３における逓倍・分周動作も停止させるスタンバイモードＳＴ４よりもＣＰＵ２の命令実行可能状態ＳＴ１への遷移が速く、しかも、ＣＰＵ２の動作だけを停止させるスリープモードＳＴ２よりも電力消費を低減可能である。したがって、上記データプロセッサ１，１Ａ，１Ｂによれば、低消費電力状態と動作状態との間の迅速な遷移と、低消費電力との双方の要求を満足させることができる。
【００５１】
２．）前記モード制御回路４は、スリープモードＳＴ２を設定した後、所定時間経過までにＣＰＵ２やＤＭＡＣ６０に対する動作の指示が無いときはスリープＳＴ２モードをライトスタンバイモードＳＴ３に遷移させる。したがって、一定時間データプロセッサが動作しない場合に自動的に電力消費を低減することができ、しかも、ライトスタンバイモードでは逓倍・分周動作は継続されるから、その後の動作状態への遷移も迅速である。
【００５２】
３．）前記所定時間経過をタイマによる所定値までの計数動作によって得るようにすれば、スリープモードからライトスタンバイモードへ自動的に遷移させる構成を容易に実現することができる。
【００５３】
４．）前記タイマ５Ａのように所定値までの計数動作途上で前記ＤＭＡＣに対するＤＭＡ転送要求６１に応答して計数値を初期化して実質的な計数を抑止し、ＤＭＡ転送後に計数を再開させてライトスタンバイモードへ遷移させるようにすれば、スリープモードにおいてＤＭＡＣ６０がＤＭＡ転送制御を行っている時、動作モードが自動的にライトスタンバイモードに遷移する虞を未然に防止することができる。
【００５４】
５．）Ｈツリーのような階層的なクロック経路８を想定したとき、ライトスタンバイモードＳＴ３、スタンバイモードＳＴ４において回路モジュールに対するクロック供給を停止する場合、前記モード制御回路４は前記ライトスタンバイモードＳＴ３、スタンバイモードＳＴ４における前記ＣＰＵ及びその他の回路への同期クロック信号ＣＫ１，ＣＫ２の供給停止をクロックパルスジェネレータ３のクロック出力回路４７，４８における出力動作の抑止により制御するから、Ｈツリーのようなクロック経路に配置された多数のクロックドライバ９がライトスタンバイ及ぶスタンバイ状態で動作して無駄な電力を消費する事態を抑制することができる。
【００５５】
６．）データプロセッサ１、１Ａ、又は１Ｂを採用した携帯電話システムのようなデータ処理システムによれば、低消費電力状態から動作状態への迅速な遷移と、低消費電力との双方の要求を満足することができる。特に、バッテリ電源９５を動作電源とするデータ処理システムに好都合である。
【００５６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５７】
例えば、データプロセッサの内蔵周辺回路モジュールはタイマやシリアルインタフェース回路に限定されず、適宜変更可能である。また、データプロセッサはＣＰＵ及び浮動小数点演算ユニットを含んでも良いし、またＤＳＰでソフトウェア的に行う処理を負担するハードウェア回路としてのアクセラレータを備えてもよい。また、データプロセッサを低消費電力状態からプログラム実行可能状態に遷移させる手段はリセットや例外処理も含む概念としての割り込みに限定されない。ＣＰＵを動作させる必要のある別の指示に応答させてもよい。また、上記データプロセッサは、携帯電話システムに限らず、その他の携帯情報端末、或いはプリンタや自動車等に対する機器制御に広く適用することができる。
【００５８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５９】
すなわち、データプロセッサはスリープモードのような第１モードと共にライトスタンバイモードのような第２モードを有するから、低消費電力状態と動作状態との間の迅速な遷移と、低消費電力との双方の要求を満足させることができる。
【００６０】
モード制御回路は、スリープモードを設定した後、所定時間経過までに動作の指示が無いときはスリープモードをライトスタンバイモードに遷移させるから、一定時間データプロセッサが動作しない場合に自動的に電力消費を低減することができる。しかも、ライトスタンバイモードでは逓倍・分周動作は継続されるから、その後の動作状態への遷移も迅速である。
【００６１】
前記所定時間経過をタイマによる所定値までの計数動作によって得るようにすれば、スリープモードからライトスタンバイモードへ自動的に遷移させる構成を容易に実現することができる。
【００６２】
前記タイマによる所定値までの計数動作途上でＤＭＡ転送要求があったとき、これに応答して計数値を初期化して実質的な計数を抑止し、ＤＭＡ転送後に計数を再開させてライトスタンバイモードへ遷移させるから、スリープモードにおいてＤＭＡＣがＤＭＡ転送制御を行っている途中で動作モードが自動的にライトスタンバイモードに遷移する虞を未然に防止することができる。
【００６３】
前記データプロセッサを採用したデータ処理システムは、低消費電力状態から動作状態への迅速な遷移と、低消費電力との双方の要求を満足することができる。低消費電力という点で、特に、バッテリ電源を動作電源とするデータ処理システムに好適である。
【図面の簡単な説明】
【図１】本発明に係るデータプロセッサの第１の例を示すブロック図である。
【図２】クロックパルスジェネレータの一例を示すブロック図である。
【図３】ＣＰＵ２のクロック入力系を例示するブロック図である。
【図４】クロック制御回路における制御レジスタの設定値と低消費電力モードとの関係を例示する説明図である。
【図５】プログラム実行状態と低消費電力モードとの間の状態遷移を例示する説明図である。
【図６】図１のデータプロセッサが高速化するほどライトスタンバイモードによる低消費電力の効果が大きくなる例を示すタイミングチャートである。
【図７】周辺回路モジュールとしてＤＭＡＣを内蔵するデータプロセッサを例示するブロック図である。
【図８】スリープモードからライトスタンバイモードへの自動的な遷移を採用しないデータプロセッサを例示するブロック図である。
【図９】図１のデータプロセッサを適用した携帯電話システムのブロック図である。
【図１０】携帯電話システムの動作状態に応答して変化するデータプロセッサ１の動作状態の遷移経過を例示するタイミングチャートである。
【符号の説明】
１、１Ａ，１Ｂ  データプロセッサ
２  ＣＰＵ
３  クロックパルスジェネレータ
４  モード制御回路
５，５Ａ，５Ｂ  タイマ
６  割り込み制御回路
７  内蔵周辺回路
１１  逓倍・分周回路
１２  クロック選択回路
ＣＫ１，ＣＫ２  同期クロック信号
１４Ａ，１４Ｂ  内部割込み要求信号
１５Ａ，１５Ｂ  外部割り込み要求信号
２５  タイムアウト信号
３０  低消費電力制御ロジック
３１  制御レジスタ
ＳＢＹ  スタンバイビット
ＬＴＳＢＹ  ライトスタンバイビット
３２，３３，３４，３５，３６，３７  クロック制御信号
４０  分周器
４１  ＰＬＬ回路
４７，４８  クロック出力回路
５０  クロック入力回路
６０  ＤＭＡＣ
６１  ＤＭＡ転送要求信号
７６  Ａ／Ｄ
【図１】
0003905703.tif 000002
【図２】
0003905703.tif 000003
【図３】
0003905703.tif 000004
【図４】
0003905703.tif 000005
【図５】
0003905703.tif 000006
【図６】
0003905703.tif 000007
【図７】
0003905703.tif 000008
【図８】
0003905703.tif 000009
【図９】
0003905703.tif 000010
【図１０】
0003905703.tif 000011