(57)【特許請求の範囲】
【請求項１】
入力デジタル信号を、低域通過フィルタのインパルス応答ｈ（ｋ）の長さ分、ｍサンプル分だけ順次保持する入力信号保持手段と、
上記低域通過フィルタのインパルス応答ｈ（ｋ）と、cos(ｉ（２π／ｎ）＋（π／２）ｋ）（ｋ＝０，１，…，ｍ−１、ｆs ＝ｎｆ、ｆ：入力デジタル信号の周波数、ｆs ：入力デジタル信号のサンプリング周波数、ｉ＝０，１，…，ｎ−１）との各ｍ個の乗算値を上記ｉをアドレスとしてそれぞれ記憶した第１メモリと、
上記低域通過フィルタのインパルス応答ｈ（ｋ）と、−sin(ｉ（２π／ｎ）＋（π／２）ｋ）との各ｍ個の乗算値を上記ｉをアドレスとしてそれぞれ記憶した第２メモリと、
上記保持されたｍ個の入力デジタル信号と上記第１メモリより読出されたｍ個の乗算値のｋが対応するものとの乗算を行い、その乗算結果の和を出力する第１積和演算手段と、
上記保持されたｍ個の入力デジタル信号と上記第２メモリより読出されたｍ個の乗算値のｋが対応するものとの乗算を行い、その乗算結果の和を出力する第２積和演算手段と、
上記入力信号保持手段への入力が１サンプル進むごとに、上記アドレスｉを１歩進して、上記第１、第２積和演算手段を実行させる制御手段と、
を具備する直交検波器。
【請求項２】
入力デジタル信号を、低域通過フィルタのインパルス応答ｈ（ｋ）の長さ分、ｍサンプル分を順次保持する入力信号保持手段と、
上記低域通過フィルタのインパルス応答ｈ（ｋ）と、cos(ｉ（２π／ｎ）＋（π／２）ｋ）（ｋ＝０，１，…，ｍ−１、ｆs ＝ｎｆ、ｆ：入力デジタル信号の周波数、ｆs ：入力デジタル信号のサンプリング周波数、ｉ＝０，１，…，ｎ−１）との各ｍ個の乗算値を上記ｉをアドレスとしてそれぞれ記憶したメモリと、
上記保持されたｍ個の入力デジタル信号と、上記メモリより読出されたｍ個の乗算値のｋが対応するものとの乗算を行い、その乗算結果の和を出力する第１積和演算手段と、
上記保持されたｍ個の入力デジタル信号と、第１積和演算手段よりも、アドレスがｎ／４だけずらされて読出されたｍ個の乗算値のｋが対応するものとの乗算を行い、その乗算結果の和を出力する第２積和演算手段と、
上記入力信号保持手段への入力が１サンプル進むごとに、上記アドレスｉを１歩進して、上記第１、第２積和演算手段を実行させる制御手段と、
を具備する直交検波器。
【請求項３】
上記ｎは４であることを特徴とする請求項１又は２記載の直交検波器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は入力信号をデジタル演算処理により直交検波する検波器に関する。
【０００２】
【従来の技術】
図４に従来の直交検波器を示す。入力端子１１よりの例えば中間周波信号が乗算器１２，１３でそれぞれcos ωｔ信号、−sin ωｔ信号（ω＝２πｆ、ｆは入力信号の中間周波数）と乗算され、これら乗算出力はそれぞれ低域通過フィルタ１４，１５を通されて、二つの直交検波出力、つまり同相成分出力と、直交成分出力とがそれぞれ出力端子１６，１７に得られる。
【０００３】
【発明が解決しようとする課題】
従来においては乗算処理と、フィルタ処理との２段階の処理が必要であり、それだけ演算量が多く、時間もかかる欠点があった。
【０００４】
【課題を解決するための手段】
請求項２の発明によれば低域通過フィルタのインパルス応答ｈ（ｋ）（ｋ＝０，１，…，ｍ−１）と、cos(ｉ（２π／ｎ）＋（π／２）ｋ）（ｆs ＝ｎｆ、ｆ：入力デジタル信号の周波数、ｆs ：入力デジタル信号のサンプリング周波数、ｉ＝０，１，…，ｎ−１）との各ｍ個の乗算値がｉをアドレスとしてメモリに記憶され、第１積和演算手段により、このメモリより読出されたｍ個の乗算値と、入力デジタル信号のｍサンプル分とのｋの対応するものごとの各乗算がなされると共にその乗算結果が加算されて出力され、また第２積和演算手段により、上記メモリより第１積和演算手段による読出しアドレスにより、ｎ／４ずれたアドレスで読出されたｍ個の乗算値と、上記入力デジタル信号のｍサンプル分とのｋの対応するものごとの各乗算がなされると共にその乗算結果が加算されて出力され、入力デジタル信号が１サンプル入力されるごとに、第１、第２積和演算手段の演算が、読出しアドレスをそれぞれ１歩進させて実行させられる。
【０００５】
請求項１の発明ではメモリを第１、第２積和演算手段に兼用させることなく、第２積和演算手段用に、インパルス応答ｈ（ｋ）と、−sin(ｉ（２π／ｎ）＋（π／２）ｋ）との各ｍ個の乗算値をｉをアドレスとして記憶したメモリが設けられる。
【０００６】
【発明の実施の形態】
図１に請求項１の発明の実施例を示す。入力端子１１からのアナログの中間周波入力信号はＡＤ変換器２１においてその周波数ｆのｎ倍のサンプリング周波数ｆs ＝ｎｆのクロックでサンプリングされてデジタル信号に変換される。そのサンプリングクロックはクロック発生器２２から供給される。このデジタル入力信号は信号保持手段２３へ供給され、常に最新のｍサンプル分が保持される。
【０００７】
信号保持手段２３に１サンプル入力されるごとに、メモリ２４，２５からそれぞれ読出されたデータと、信号保持手段２３内のｍサンプルのデジタル信号との積和演算が積和演算手段２６，２７でそれぞれ行われ、これらの演算結果が出力端子２８，２９に検波出力として出力される。メモリ２４，２５を読出すアドレスは信号保持手段２３に１サンプル入力されるごとに、それぞれ１歩進される。つまりクロック発生器２２よりのクロックがカウンタ３１で計数され、その計数値をアドレスとしてメモリ２４，２５が読出される。カウンタ３１は最大計数値はｎ−１であるリングカウンタである。
【０００８】
次にメモリ２４，２５に記憶されているデータの内容を説明する。低域通過フィルタのインパルス応答ｈ（ｋ）（ｋ＝０，１，…，ｍ−１）と、cos(ｉ（２π／ｎ）＋（π／２）ｋ）（ｉ＝０，１，…，ｎ−１，ｆs ＝ｎｆ）との乗算値を、各ｉについてｍ個づつ求め、そのｉをアドレスとして各ｍ個のデータ（乗算値）をメモリ２４に記憶しておく。
【０００９】
またｈ（ｋ）と−sin(ｉ（２π／ｎ）＋（π／２）ｋ）との乗算値を各ｉについてｍ個づつ求め、そのｉをアドレスとして各ｍ個のデータ（乗算値）をメモリ２５に記憶しておく。
いまｎ＝４、インパルス応答ｈ（ｋ）の有効長ｍを８とすると、ｉ＝０でｈ（ｋ）・cos(０＋（π／２）ｋ）であるから、
［ｈ(0) ・cos(0)＝ｈ(0) ，ｈ(1) ・cos(π/2）＝０，ｈ(2) ・cos(π）＝−ｈ(2) ，…，ｈ(7) ・cos(７π／２）＝０］＝Ｈ0(k)となり、
ｉ＝１でｈ(k) ・cos(（２π／４）＋（π／２）ｋ）であるから、
［ｈ(0) ・cos(π／２）＝０，ｈ(1) ・cos(π）＝−ｈ(1) ，ｈ(2) ・cos(３π／２）＝０，…，ｈ(7) ・cos(８π／２）＝ｈ(7) ］＝Ｈ1(k)となり、
ｉ＝２でｈ(k) ・cos(２（２π／４）＋（π／２）ｋ）であるから、
［ｈ(0) ・cos(π）＝−ｈ(0) ，ｈ(1) ・cos(３π／２）＝０，ｈ(2) ・cos(２π）＝ｈ(2) ，…，ｈ(7) ・cos(９π／２）＝０］＝Ｈ2(k)となり、
ｉ＝３でｈ(k) ・cos(３（２π／４）＋（π／２）ｋ）であるから、
［ｈ(0) ・cos(３π／２）＝０，ｈ(1) ・cos(４π／２）＝ｈ(1) ，ｈ(2) ・cos(５π／２）＝０，…，ｈ(7) ・cos(１０π／２）＝−ｈ(7) ］＝Ｈ3(k)となる。
【００１０】
ｉ＝４ではｉ＝０と同一、ｉ＝５ではｉ＝１と同一となり、以下同様であるから、メモリ２４にはアドレス０にＨ0(k)がアドレス１にＨ1(k)が、アドレス２にＨ2(k)が、アドレス３にＨ3(k)がそれぞれ記憶されることになる。
同様にｉ＝０でｈ(k) ・（−sin(０＋（π／２）ｋ）であるから、
［ｈ(0) ・（−sin(0)）＝０，ｈ(1) ・（−sin(π／２））＝−ｈ(1) ，ｈ(2) ・（−sin(π）＝０，…，ｈ(7) ・（−sin(７π／２）＝ｈ(7) ］＝Ｈ0(k)′となり、
ｉ＝１でｈ(k) ・（−sin(２π／４）＋（π／２）ｋ）であるから、
［ｈ(0) ・（−sin(π／２））＝−ｈ(0) ，ｈ(1) ・（−sin(π））＝０，ｈ(2) ・（−sin(３π／２）＝ｈ(2) ，…，ｈ(7) ・（−sin(８π／２）＝０］＝Ｈ1 (k) ′となり、
ｉ＝２でｈ(k) ・（−sin(２（２π／４）＋（π／２）ｋ））であるから、
［ｈ(0) ・（−sin(π））＝０，ｈ(1) ・（−sin(３π／２））＝ｈ(1) ，ｈ(2) ・（−sin(２π））＝０，…，ｈ(7) ・（−sin(９π／２））＝−ｈ(7) ］＝Ｈ2(k)′となり、
ｉ＝３でｈ(k) ・（−sin(３（２π／４）＋（π／２）ｋ））であるから、
［ｈ(0) ・（−sin(３π／２））＝ｈ(0) ，ｈ(1) ・（−sin(４π／２））＝０，ｈ(2) ・（−sin(５π／２））＝−ｈ(2) ，…，ｈ(7) ・（−sin(１０π／２）＝０］＝Ｈ3(k)′となる。
【００１１】
メモリ２５にはアドレス０にＨ0(k)′が、アドレス１にＨ1(k)′が、アドレス２にＨ2(k)′が、アドレス３にＨ3(k)′がそれぞれ記憶される。
積和演算手段２６では図２に示すように構成される。つまり信号保持手段２３は１サンプル周期（１／ｆs ）の遅延素子２３0 ，２３1 ，…，２３7 の直列接続から構成され、その遅延素子２３7 側からＡＤ変換器２１の出力が入力される。従って遅延素子２３0 には８サンプル前に入力された信号Ｓ（ｊ＋０）が保持され、その次に入力された信号Ｓ（ｊ＋１）は遅延素子２３1 に保持される。以下同様に信号Ｓ（ｊ＋２），Ｓ（ｊ＋３），…は遅延素子２３2 ，２３3 ，…に保持される。この状態で、メモリ２４中の１つのアドレスから読出され、レジスタ３６0 ，３６1 ，…，３６7 に格納された８個のデータ（乗算値）Ｈ(0) ，Ｈ(1) ，…，Ｈ(7) と信号Ｓ（ｊ＋０），Ｓ（ｊ＋１），…，Ｓ（ｊ＋７）との各乗算が乗算器３４0 ，３４1 ，…，３４7 でそれぞれ行われ、これ等乗算結果が加算器３５で加算されて出力Ｙ(j) が出力端子２８に得られる。つまり次の演算がなされる。
【００１２】
0003865926.tif 000002
デジタル信号の１サンプルが信号保持手段２３に入力されるごとに、メモリ２４の読出しアドレスが進歩される。従ってＨ0 (k) ，Ｈ1 (k) ，Ｈ2 (k) ，Ｈ3 (k) を用いて出力信号Ｙ(j) を表わすと、次のようになる。
【００１３】
0003865926.tif 000003
積和演算手段２７においても積和演算手段２６と同様な構成で、メモリ２５で読出されたデータと信号保持手段２３のデジタル信号との乗算がなされ、その乗算結果の和が演算される。
【００１４】
0003865926.tif 000004
であるから、Ｈ0 (k) ′＝Ｈ1 (k) ，Ｈ1 (k) ′＝Ｈ2 (k) ，Ｈ2 (k) ′＝Ｈ3 (k) ，Ｈ3(k)′＝Ｈ0 (k) となる。従って図３に図１と対応する部分に同一符号を付けて示すように、メモリ２５を省略し、メモリ２４のデータを積和演算手段２６と２７の各演算に利用することができる。カウンタ３１の計数値はスイッチ４１へ直接供給すると共に１加算器４２を１加算して供給する。加算器４２は加算値がｎになると０を出力するものである。スイッチ４１はカウンタ３１の計数値と加算器４２の加算値とを切替えてメモリ２４に読出しアドレスとして供給する。メモリ２４から読出されたデータはスイッチ４３により積和演算手段２６と２７へ切替え供給される。メモリ２４がカウンタ３１の計数値で読出された時のデータは積和演算手段２６へ供給するように、スイッチ４１，４３を連動させ、また信号保持手段２３に１つのサンプルが入力されるごとに、スイッチ４１，４３の切替えを行って、信号保持手段２３の同一信号に対して、積和演算手段２６，２７での両演算を行う。
【００１５】
図１、図３に示した実施例は、機能的構成であって、ハードウェアで構成してもよいが、コンピュータによりプログラムを読出し、解読実行することにより各処理を行わせることもできる。
【００１６】
【発明の効果】
以上述べたようにこの発明によれば、乗算処理と、フィルタ処理とを二段階で行うことなく、従来のフィルタ処理と対応する処理だけで検波出力を得ることができ、それだけ演算量が少なくて済み、かつ高速に演算することができる。
【図面の簡単な説明】
【図１】請求項１の発明の実施例の機能的構成を示す図。
【図２】図１中の積和演算手段２６の具体的機能的構成例示す図。
【図３】請求項２の発明の実施例の機能的構成を示す図。
【図４】従来の直交検波器を示すブロック図。
【図１】
0003865926.tif 000005
【図２】
0003865926.tif 000006
【図３】
0003865926.tif 000007
【図４】
0003865926.tif 000008