(57)【特許請求の範囲】
【請求項１】
１チップ上の全面にわたってブロックのフロアプランを実施する工程と、
ブロック名の指定，チップ内，又はブロック内の配線の始点，及び終点の座標，配線幅，配線層，及び配線ネット名等の情報に基づいて配線の経路指定を実施する工程と、
前記配線経路指定情報に加え、各ブロックで共通に使用する電圧，信号等を供給する幹線配線とブロックとの交点の座標を抽出する工程と、
前記配線経路指定情報及び前記交点座標情報に基づいて、ブロック間，及びブロック内の配置配線を実施する工程とを含むことを特徴とする半導体集積回路装置の設計方法。
【請求項２】
請求項１記載の半導体集積回路装置の設計方法において、
電源ピン同士が互いに対向するように複数のセルを配置する工程と、
前記セルの配線を実施する工程と、
前記配置，配線後に残された任意の層の配線可能な経路を使用して、対向しているセルの同一ノードの電源ピン間の領域を、必要部分のみ接続する工程とを含むことを特徴とする半導体集積回路装置の設計方法。
【請求項３】
請求項１記載の半導体集積回路装置の設計方法において、
電源ピン同士が互いに対向するように複数のセルを配置する工程と、
前記セルの配線を実施する工程と、
前記配置，配線後に残された配線可能な経路を使用して、対向しているセルの同一ノードの電源ピン間の領域を、電源ピンと同一の配線層で埋める工程とを含むことを特徴とする半導体集積回路装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、特にスタンダードセル方式ＡＳＩＣ(Application Specific IC) の設計方法に関し、そのマスクレイアウトの設計方法の改良を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の半導体集積回路装置において、１層からＮ層（Ｎは２以上の整数）までの配線を使用可能な場合には、各ブロックをＮ層までの配線全てを使用して構成するが、そのレイアウトを実施する際には、全てのブロックに対し、Ｎ層までの全ての配線に着目してブロックの配置配線，又はサイズ見積りを実施し、１チップでのフロアプランと配線を実施するのが一般的である。ここで、ブロックとは、周知の如く、インバータ，ＡＮＤゲート，ＯＲゲート等の論理回路１つで構成されたスタンダードセルを多数組み合わせてＲＡＭ，ＲＯＭ，ＡＬＵ等の一定の機能を有する大規模回路を構成したものである。また、フロアプランとはそのブロックの形状や位置を決定することである。
【０００３】
そして、この１チップ全面でのフロアプランと配線を実施する場合、１層からＮ層までの配線を用いてブロックの接続を行うことになる。例えば１層から３層までの配線を使用可能な場合、１層と３層を横方向の配線に、２層を縦方向の配線に使用すること等により、互いの配線を交差させながら、ブロック間を相互に接続することが可能になる。
【０００４】
この、従来の半導体集積回路装置の設計方法の手順について、図５を参照して説明する。
図５に示すように、まず、ステップＳ１１において、１層からＮ層までの配線層を使用して、ブロックの面積推定，又は配置配線を実施する。このブロックの面積は、配置配線ツールにより配置配線を実施すれば確定するが、フロアプラン用のツールを用いてその面積を推定しておくこともある。
【０００５】
次に、ステップＳ１２において、仮想的な演算上の処理として、ステップＳ１１で推定されたブロックサイズを使用して、１チップフロアプランによる面積推定，及びブロック間配線を実施する。この１チップフロアプランは、設計しようとする１チップの全面にわたって各ブロックをどの方向にどの位置に配置するかを、設計者の手作業により位置指定しておくものである。
【０００６】
しかしながら、例えば図６に示すように、１チップ２１上で互いに接続すべきブロック２２ｂ，２２ｃの間にブロック２２ａが存在し、ブロック２２ａの周辺に空きスペースが生じており、かつブロック２２ａはＮ−１層までの配線で他のブロックとの接続を行っている場合、ブロック２２ａ周辺の空き領域は例えばブロック２２ｂ，２２ｃ間の配線用に使用できるが、このような空きスペースを利用して配線を行うと、Ｎ層においてはブロック２２ｂ，２２ｃ間を接続する配線２３がブロック２２ａを回り込む配線経路となる。このため、このブロック間配線２３がブロック２２ａを回り込む配線となることにより、ブロック２２ｂ，２２ｃ間の配線距離が長くなる他、信号がタイミング的に悪くなったり、或いは、チップサイズが拡大することもあり得るという問題があった。
【０００７】
また、従来、各ブロックで共通に使用する電圧，信号等を供給する、幹線用の配線経路を指定する場合には、まず、ブロックレベルで配線経路を指定し、その後、１チップ全体でブロック間の配線経路を指定していた。このため、配線経路が複雑となり、配線距離の増大，及びチップ面積の増加を引き起こす場合があった。
【０００８】
この従来の半導体集積回路装置の設計方法の手順について、図７を参照して説明する。
図７に示すように、この従来技術では、まず、ステップＳ５１において、ブロック名の指定，配線の始点，及び終点の座標，配線幅，配線層，及び配線ネット名等の情報によるブロック内の配線経路指定を実施し、この配線経路指定に基づき、ステップＳ５２において、ブロック内配線を実施し、ステップＳ５３において、１チップ上の全面にわたって、ブロックの大きさ，位置，及び方向等の情報により、ブロックのフロアプランを実施する。そして、ステップＳ５４において、チップ名の指定，配線の始点，及び終点の座標，配線層，及び配線ネット名等の情報によるブロック間の配線経路指定を実施し、最後に、ステップＳ５５において、ブロック間配線を実施する。
【０００９】
次に、この従来技術による半導体集積回路装置の設計方法を実施した状態について、図８，及び図９を参照して説明する。
この従来技術においては、前記ステップＳ５１ないし前記ステップＳ５３において、１チップ６１上でフロアプランを実施するにあたって、一般的に、図８のように、ブロック内配線６３を１層目，及び３層目において横方向に配線し、ブロック内の幹線配線６４を２層目において縦方向に配線する。
【００１０】
このように、ブロック６２中では、既にブロック内の幹線配線６４が作成されており、その後、前記ステップＳ５４，及び前記ステップＳ５５において、図９のように、ブロック間の幹線配線６５を配線しブロック間を接続する。このため、各ブロック内の幹線配線６４同士には擦れるものが生じ、１チップレベルで見ると、ブロック間の幹線配線６５全体の配線が複雑になる。それ故、電源入力点からの遠近に伴って、ブロック毎に電源の供給強度に差が生じることになる。
また、配線距離が長くなるとともに、チップ面積にロスが生じることになる。
【００１１】
また、従来の半導体集積回路装置では、配置配線後に残された配線可能な空きスペースは、使用されていないのが一般的である。このため、配線可能な空きスペースを用いてチップの信頼性を向上する機会を逸していた。
【００１２】
【発明が解決しようとする課題】
このように、従来の半導体集積回路装置の設計方法では、Ｎ層までの配線を使用可能な場合には、全てのブロックに対して、Ｎ層までの配線層に関してブロックの配置配線，又はサイズ見積りを実施し、１チップの能動面全面に関するフロアプランと配線を実施していた。
【００１３】
このため、あるブロックの周辺に空きスペースが発生した場合には、その領域は配線用に使用されるが、この領域をブロック間配線用の領域に使用した場合、ブロック間配線がブロックを回り込む配線経路となるため、その配線距離が長くなり、信号のタイミングが不利になる他、配線がブロックの回りを回り込むことにより、半導体集積回路のチップサイズの拡大を引き起こす可能性があり、チップ面積が必ずしも効率的に使用されているとは限らない。
【００１４】
また、従来の半導体集積回路装置の設計方法では、幹線用の配線経路を指定する際に、まず、ブロックレベルでこれを実施し、その後、ブロック同士の間の接続を実施するようにしていた。このため、配線経路が複雑となり、配線距離の増大，及びチップ面積の増加を引き起こす場合があった。
さらに、配置配線後に残された配線可能なスペースは、特に使用されておらず、チップ面積の有効な利用の点で問題であった。
【００１５】
本発明はこれらの問題点を解決するためになされたもので、ブロック間配線を直進して配置することを可能にする半導体集積回路装置の設計方法を提供することを目的としている。
【００１６】
また、本発明は、配線距離を簡素化，及び短縮化し、チップサイズの拡大を防止することのできる半導体集積回路装置の設計方法を提供することを目的としている。
【００１７】
さらに、本発明は、チップ面積を効率的に使用し、電源電圧のばらつきをなくし、信頼性の向上，及び動作の安定を実現できる半導体集積回路装置の設計方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】
本発明の請求項１の半導体集積回路装置の設計方法は、１チップ上の全面にわたってブロックのフロアプランを実施する工程と、ブロック名の指定，チップ内，又はブロック内の配線の始点，及び終点の座標，配線幅，配線層，及び配線ネット名等の情報に基づいて配線の経路指定を実施する工程と、前記配線経路指定情報に加え、各ブロックで共通に使用する電圧，信号等を供給する幹線配線とブロックとの交点の座標を抽出する工程と、前記配線経路指定情報及び前記交点座標情報に基づいて、ブロック間，及びブロック内の配置配線を実施する工程とを含むようにしたものである。
【００１９】
本発明の請求項２の半導体集積回路装置の設計方法は、請求項１記載の半導体集積回路装置の設計方法において、電源ピン同士が互いに対向するように複数のセルを配置する工程と、前記セルの配線を実施する工程と、前記配置，配線後に残された任意の層の配線可能な経路を使用して、対向しているセルの同一ノードの電源ピン間の領域を、必要部分のみ接続する工程とを含むようにしたものである。
【００２０】
本発明の請求項３の半導体集積回路装置の設計方法は、請求項１記載の半導体集積回路装置の設計方法において、電源ピン同士が互いに対向するように複数のセルを配置する工程と、前記セルの配線を実施する工程と、前記配置，配線後に残された配線可能な経路を使用して、対向しているセルの同一ノードの電源ピン間の領域を、電源ピンと同一の配線層で埋める工程とを含むようにしたものである。
【００２１】
【発明の実施の形態】
以下、図１ないし図４を参照しながら、本発明に係る実施の形態１ないし３について説明する。
【００２２】
実施の形態１．
以下、本発明の実施の形態１について、図１および図２を参照して、説明する。
実施の形態１は、配線経路を、まず１チップ上全体で指定した後に、各ブロック内で指定することにより、配線距離を簡素化，及び短縮化し、チップサイズの拡大を防止することを可能にする半導体集積回路装置の設計方法を提供するものである。
【００２３】
図１は、本発明の実施の形態１による半導体集積回路装置の設計方法の手順を示したフロー図であり、図２は、図１のステップＳ４４の１チップのブロック間配線が完了した状態での幹線配線経路を示す概略平面図である。
【００２４】
既に述べたように、従来の方法では、図８に示すように、ブロック内の幹線配線６４が作成された後に、図９のように、ブロック間の配線６５を接続するため、各ブロック内の幹線配線６４同士には擦れを生じることがあり、１チップレベルで見ると、ブロック間の幹線配線６５全体の配線が複雑になる。それ故、電源入力点からの遠近に伴って、ブロック毎に電源の供給強度に差が生じることになる。また、配線距離が長くなるとともに、面積のロスが生じていた。
【００２５】
そこで、本発明の実施の形態１では、配線経路を、まず１チップ上全体で指定することにより上記の問題を解決したものであり、以下、その手順について、図１を参照して説明する。
【００２６】
図１に示すように、まず、ステップＳ４１において、フロアプラン用のツールを用いて、１チップ上の全面にわたって、ブロックの大きさ，位置，及び方向等の情報に基づき、ブロックのフロアプランを実施する。次に、ステップＳ４２において、ブロック間配線に関しては、ブロック名の指定，ブロック内配線に関しては、配線の始点，及び終点の座標，配線幅，配線層，及び配線ネット名等の情報に基づき、配線の経路指定を実施する。なおこれらの指定は設計者が配置配線ツールに対してこれを行うものである。そして、ステップＳ４３において、１チップ上での幹線配線の位置関係を決定するために、設計者が配置配線ツールより前記配線経路指定情報及び幹線配線とブロックとの交点座標を抽出する。さらに、ステップＳ４４において、前記配線経路指定情報及び交点座標情報をもとに、ブロック内配線，及びブロック間配線を、配置配線ツールを用いて同時に実施する。
【００２７】
次に、本発明の実施の形態１による半導体集積回路装置の設計方法を実施した状態について、図２を参照して説明する。
図２に示すように、１チップ５１中に、前記ステップＳ４１において実施されたブロックのフロアプランを使用して、前記ステップＳ４２において、配線のための経路指定を実施し、前記ステップＳ４３において、前記配線経路指定情報を指定し、前記ステップＳ４４において、前記ステップＳ４３において抽出された前記配線経路指定情報に基づいて、ブロック内配線，及びブロック５２間の配線５３を、同時に実施している。尚、この時、一般的に横方向の配線は、ブロック内配線として、１層目，及び３層目に配置し、縦方向の配線は、ブロック間配線として、２層目に配置される。また、ここで、その他の信号配線の配線についてもこれを完了させる。このように配置された幹線用の配線は従来例のような折れ曲がりがなくなり、簡潔に配線できるため、電源入力点からの遠近に伴って、ブロック毎に電源の供給強度に差が生じることがなくなり、また、配線距離が短くできるとともに、面積のロスが少なくなる。
【００２８】
本実施の形態１による半導体集積回路装置の設計方法においては、上記の構成としたことにより、配線経路を各ブロック上ではなく１チップ全面上で、ブロック内配線，及びブロック間配線を同時に指定するので、配線経路の簡易化を実現することができる。それ故、電源入力点からの遠近に係わらず、ブロック毎に電源供給のばらつきがなくなり、タイミング的に良くなる半導体集積回路装置の設計方法が得られる。また、配線距離の短縮化とともに、チップサイズの拡大の防止を期待することができる半導体集積回路装置の設計方法が得られる効果がある。
【００２９】
実施の形態２．
以下、本発明の実施の形態２について、図１，及び図３を参照して、説明する。
実施の形態２は、配線に使用されていない空きスペースを使用して、これを補強電源用配線及び補強グランド用配線のスペースとすることにより、チップ面積を効率的に使用し、電源電圧，グランド電圧のばらつきをなくし、信頼性の向上，及び動作の安定を実現できる半導体集積回路装置の設計方法を提供するものである。
【００３０】
図３は、本発明の実施の形態２による半導体集積回路装置の設計方法により設計された半導体集積回路装置を示した構成図である。
図３全体は、前記実施の形態１において述べた，１ブロックの一部を示し、図３において、１０１は、ＡＮＤ，ＯＲ，又はＮＯＲ等の論理回路１つに対応するスタンダードセルであり、１０２ａは、スタンダードセル１０１の同一ノードを対向させて配置している電源ピンであり、１０２ｂは、スタンダードセル１０１の同一ノードを対向させて配置しているグランドピンであり、１０３は、スタンダードセル１０１間で信号をやりとりするための配線であり、１０４ａは、同一ノードの電源ピン１０２ａ間に、必要部分に渡設された補強電源配線であり、１０４ｂは、同一ノードのグランドピン１０２ｂ間に、必要部分に渡設された補強グランド配線であり、１０５ａは電源ピン間に配設された電源ピン間の配線であり、１０５ｂはグランドピン間に配設されたグランドピン間の配線である。
【００３１】
まず、本発明の実施の形態２による半導体集積回路装置の設計方法の手順について、図１を参照して説明する。
【００３２】
本実施の形態２は、前記実施の形態１のブロック間配線後の最終工程として、図１のステップＳ４５において、実施されるものである。つまり、従来技術において、有効に利用されていなかったブロック間配線後に残された配線可能な経路に配線を作成し、補強電源として使用する。
【００３３】
次に、本発明の実施の形態２による半導体集積回路装置の設計方法を実施した状態について、図３を参照して説明する。
図３のように、セル１０１の同一ノードの電源ピン１０２ａ同士を、相互に対向する位置関係に配置し、かつセル１０１の同一ノードのグランドピン１０２ｂ同士を、相互に対向する位置関係に配置して、配線１０３を作成する。ここまでの作業は配置配線ツールを用いて実施する。
【００３４】
そして、各々のセル１０１の電源ピン１０２ａ間を接続するために、設計者の手作業により、配線１０３を形成した後に残された任意の層の配線可能な経路を使用して、セル１０１の対向している同一ノードの電源ピン１０２ａ間の空きスペースについて、他のノードとショートすることなく、セル１０１の電源ピン１０２ａ間の必要部分に補強電源配線１０４ａを渡設して、電源ピン間の配線１０５ａを作成する。
【００３５】
さらに、各々のセル１０１のグランドピン１０２ｂ間を接続するために、設計者の手作業により、配線１０３を形成した後に残された任意の層の配線可能な経路を使用して、セル１０１の対向している同一ノードのグランドピン１０２ｂ間の空きスペースについて、他ノードとショートすることなく、セル１０１のグランドピン１０２ｂ間の必要部分に補強グランド配線１０４ｂを渡設して、グランドピン間の配線１０５ｂを作成する。
【００３６】
本実施の形態２による半導体集積回路装置の設計方法においては、上記の構成としたことにより、セル１０１の対向している同一ノードの電源ピン１０２ａ間及びグランドピン１０２ｂ間において、配線１０３に使用されていない任意の層の空きスペースを、補強電源配線及び補強グランド配線として使用する。それ故、チップ面積を効率的に使用できるとともに、電源電圧及びグランド電圧のばらつきがなくなり、信頼性の向上，及び動作の安定化を実現することができる半導体集積回路装置の設計方法が得られる効果がある。
【００３７】
実施の形態３．
以下、本発明の実施の形態３について、図１，及び図４を参照して、説明する。
実施の形態３も、実施の形態２と同様に、配線に使用されていない空きスペースを使用して、これを補強電源用配線及び補強グランド用配線のスペースとすることにより、チップ面積を効率的に使用し、電源電圧，グランド電圧のばらつきをなくし、信頼性の向上，及び動作の安定を実現できる半導体集積回路装置の設計方法を提供するものである。
【００３８】
図４は本発明の実施の形態３による半導体集積回路装置の設計方法により設計された半導体集積回路装置を示した構成図である。
【００３９】
図４全体は、前記実施の形態２と同様に、前記実施の形態１の１ブロックの一部を示し、１１１は、ＡＮＤ，ＯＲ，又はＮＯＲ等の論理回路１つに対応するスタンダードセルであり、１１２ａは、スタンダードセル１１１の同一ノードを対向させて配置されている電源ピンであり、１１２ｂは、スタンダードセル１１１の同一ノードを対向させて配置されているグランドピンであり、１１３は、信号のやりとりを行う通常の配線であり、１１４ａは、補強電源として、電源ピン１１２ａの間に作成された電源ピン間の配線であり、１１４ｂは、補強グランドとして、グランドピン１１２ｂの間に作成された電源ピン間の配線である。
【００４０】
まず、本発明の実施の形態３による半導体集積回路装置の設計方法の手順について、図１を参照して説明する。
本実施の形態３は、前記実施の形態２と同様に、前記実施の形態１のブロック間配線後の最終工程として、即ち、図１のステップＳ４５において、配置配線ツールを用いて実施されるものである。つまり、従来技術において、有効に利用されていなかったブロック間配線後に残された任意の層の配線可能な経路に配線を作成し、補強電源として使用する。
【００４１】
次に、本発明の実施の形態３による半導体集積回路装置の設計方法を実施した状態について、図４を参照して説明する。
図４のように、セル１１１の同一ノードの電源ピン１１２ａを、相互に対向する位置関係に配置し、かつセル１１１の同一ノードのグランドピン１１２ｂを相互に対向する位置関係に配置して、配線１１３を作成する。ここまでの作業は配置配線ツールを用いて実施する。
【００４２】
そして、各々のセル１１１の電源ピン１１２ａ間を接続するために、設計者の手作業により、配線１１３を形成した後に残された任意の層の配線可能な経路を使用して、セル１１１の対向している同一ノードの電源ピン１１２ａ間の空きスペースについて、他ノードとショートすることなく、電源ピン１１２ａと同一の配線層で、セル１１１の電源ピン１１２ａ間を埋めて、補強電源配線１１４ａとすることにより、前記実施の形態２よりも、更に強化された補強電源として、配線１１４ａを作成する。
【００４３】
さらに、各々のセル１１１のグランドピン１１２ｂ間を接続するために、設計者の手作業により、配線１１３を形成した後に残された任意の層の配線可能な経路を使用して、セル１１１の対向している同一ノードのグランドピン１１２ｂ間の空きスペースについて、他ノードとショートすることなく、グランドピン１１２ｂと同一の配線層で、セル１１１のグランドピン１１２ｂ間を埋めて、補強グランドとすることにより、前記実施の形態３よりも、更に強化された補強グランドとして、配線１１４ｂを作成する。
【００４４】
本実施の形態３による半導体集積回路装置の設計方法においては、上記の構成としたことにより、配線に使用されていない空きスペースを、補強電源配線及び補強グランド配線として使用することにより、チップ面積を効率的に使用するとともに、電源電圧のばらつきがなくなり、信頼性の向上，及び動作の安定化が見込まれる半導体集積回路装置の設計方法が得られる効果がある。
【００４５】
【発明の効果】
本発明の請求項１の半導体集積回路装置の設計方法によれば、１チップ上の全面にわたってブロックのフロアプランを実施する工程と、ブロック名の指定，チップ内，又はブロック内の配線の始点，及び終点の座標，配線幅，配線層，及び配線ネット名等の情報に基づいて配線の経路指定を実施する工程と、前記配線経路指定情報に加え、各ブロックで共通に使用する電圧，信号等を供給する幹線配線とブロックとの交点の座標を抽出する工程と、前記配線経路指定情報及び前記交点座標情報に基づいて、ブロック間，及びブロック内の配置配線を実施する工程とを含むようにしたので、ブロック間の幹線配線時の面積のロスを減少させる設計方法を期待できる効果がある。また、ブロック間配線の簡素化を実現できることにより、ブロック毎に電源供給のバランスが良くなる設計方法が得られる効果がある。
【００４６】
本発明の請求項２の半導体集積回路装置の設計方法によれば、請求項１記載の半導体集積回路装置の設計方法において、電源ピン同士が互いに対向するように複数のセルを配置する工程と、前記セルの配線を実施する工程と、前記配置，配線後に残された任意の層の配線可能な経路を使用して、対向しているセルの同一ノードの電源ピン間の領域を、必要部分のみ接続する工程とを含むようにしたので、セル間の配線として使用されていない領域を、補強電源として使用できるため、電源電圧のばらつきがなくなり、信頼性の向上，及び動作の安定を期待できる設計方法が得られる効果がある。
【００４７】
本発明の請求項３の半導体集積回路装置の設計方法によれば、請求項１記載の半導体集積回路装置の設計方法において、電源ピン同士が互いに対向するように複数のセルを配置する工程と、前記セルの配線を実施する工程と、前記配置，配線後に残された配線可能な経路を使用して、対向しているセルの同一ノードの電源ピン間の領域を、電源ピンと同一の配線層で埋める工程とを含むようにしたので、セル間の配線として使用されていない領域を、前記請求項２の設計方法よりも強化された補強電源として使用することができ、電源電圧のばらつきがなくなり、信頼性の向上，及び動作の安定を期待できる設計方法が得られる効果がある。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係る半導体集積回路装置の設計方法のフロー図。
【図２】  本発明の実施の形態１に係る半導体集積回路装置の設計方法のステップＳ４４において、ブロック間配線及びブロック内配線を完了した例を示す概略平面図。
【図３】  本発明の実施の形態２に係る半導体集積回路装置の設計方法において、ブロック内配線を完了した例を示す概略平面図。
【図４】  本発明の実施の形態３に係る半導体集積回路装置の設計方法において、ブロック内配線を完了した例を示す概略平面図。
【図５】  従来の半導体集積回路装置の設計方法のフロー図。
【図６】  従来の半導体集積回路装置の設計方法のステップＳ１２において１チップフロアプランによる面積推定を実施した例を示す概略平面図。
【図７】  他の従来の半導体集積回路装置の設計方法のフロー図。
【図８】  他の従来の半導体集積回路装置の設計方法のステップＳ５２において、ブロック内配線を完了した例を示す概略平面図。
【図９】  他の従来の半導体集積回路装置の設計方法のステップＳ５５において、ブロック間配線を完了した例を示す概略平面図。
【符号の説明】
Ｓ１１：ステップ
Ｓ１２：ステップ
２１，５１，６１：１チップ
２２ａ，２２ｂ，２２ｃ，５２：Ｎ層までで配線されているブロック
２３：ブロック間配線
５２，６２：ブロック
５３：ブロック内配線，及びブロック間配線
Ｓ４１：ステップ
Ｓ４２：ステップ
Ｓ４３：ステップ
Ｓ４４：ステップ
Ｓ４５：ステップ
６３：ブロック内配線
６４：ブロック内幹線配線
６５：ブロック間幹線配線
１０１，１１１：セル
１０２ａ，１１２ａ：電源ピン
１０２ｂ，１１２ｂ：グランドピン
１０３，１１３：配線
１０４ａ，１１４ａ：補強電源配線
１０４ｂ，１１４ｂ：補強グランド配線
１０５ａ：電源ピン間の配線
１０５ｂ：グランドピン間の配線
【図１】
0003943186.tif 000002
【図２】
0003943186.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003943186.tif 000007
【図７】
0003943186.tif 000008
【図８】
0003943186.tif 000009
【図９】
0003943186.tif 000010