(57)【特許請求の範囲】
【請求項１】
炭化珪素よりなる第１導電型の低抵抗な半導体基板（１）と、
前記半導体基板の表面上に形成され該半導体基板よりも高抵抗な第１の半導体層（２）と、
前記第１の半導体層の所定領域に形成され、ゲート電極（８）への印加電圧を制御することにより、前記半導体層の表面側に形成されるソース電極（１０）と前記半導体基板の裏面側に形成されるドレイン電極（１１）との間の電流を制御するユニットセルと、
前記ユニットセルが形成されたセル領域の外周部に設けられ、前記半導体層の表層部において該セル領域から離れる方向に延設されると共に、前記ソース電極と電気的に接続された第２導電型の素子分離領域（２０）と、
前記素子分離領域の上に成膜され、前記半導体層よりも高抵抗の第１導電型の半導体薄膜層（４０）と、
前記半導体薄膜層上に第１の絶縁膜（７）を介して配置されると共に、前記ゲート電極と電気的に接続された電極層（８ａ）が備えられていることを特徴とする炭化珪素半導体装置
【請求項２】
前記半導体層の表層部において、前記素子分離領域よりも前記セル領域から離れる側に、前記素子分離領域から所定間隔離間して前記セル領域を囲むように形成された少なくとも１つの第２導電型のウェル領域（２１）と、
前記ウェル領域のうち最外周に位置するものの上に第２の絶縁膜を介して配置されると共に該最外周のウェル領域と電気的に接続されており、該最外周のウェル領域よりも前記セル領域から離れる側に張り出して延設されたフィールドプレート（２２）と、を備えていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ユニットセルは、前記半導体層の表層部の所定領域に形成された、所定深さを有する第２導電型のベース領域（３）と、
前記ベース領域の表層部の所定領域に形成された、該ベース領域の深さよりも浅い第１導電型のソース領域（４）と、
複数の前記ソース領域それぞれの間における前記半導体層および前記ベース領域の表面部に前記ソース領域と前記半導体層とを繋ぐように形成された、前記半導体層よりも高抵抗な第１導電型の表面チャネル層（５）と、を備えていると共に、
前記ソース電極が前記ベース領域及び前記ソース領域と電気的に接触するように構成されており、
前記半導体薄膜層は、前記表面チャネル層と同等の濃度で形成されていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素よりなる第１導電型の半導体基板（１）の表面側に該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型のベース領域（３）を形成する工程と、
前記ベース領域を囲むように該ベース領域よりも高抵抗な第２導電型の素子分離領域（２０）を形成すると共に、前記素子分離領域よりも前記ベース領域から離れる側に前記素子分離領域から所定間隔離間させて、前記ベース領域よりも高抵抗な第２導電型のウェル領域（２１）を形成する工程と、
前記ベース領域及び前記素子分離領域上に前記半導体層よりも高抵抗な第１導電型の半導体薄膜層（４０）を成膜する工程と、
前記ベース領域上における前記半導体薄膜層の所定領域に、前記ベース領域と接触する第１導電型のソース領域（４）を形成する工程と、
前記半導体薄膜層上を含む前記半導体層上に、ゲート絶縁膜（７）を形成する工程と、
前記半導体薄膜層上に前記ゲート絶縁膜を介してゲート電極層（８、８ａ）を形成する工程と、
前記ベース領域及び前記ソース領域に接するソース電極（１０）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１１）を形成する工程と、を備えていることを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記半導体薄膜層を成膜する工程では、エピタキシャル成長法により前記半導体薄膜層を成長させることを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本発明者らは、先に、複数のパワーＭＯＳＦＥＴを備えたセル領域における電界を偏りなく弱くするための耐圧構造として、特願平１０−６０１９０号を出願している。
この先の出願における耐圧構造を採用した半導体装置を図５に示す。
【０００３】
図５に示すように、ｎ+ 型半導体基板１０１上に形成されたｎ- 型エピタキシャル層１０２の表層部には、ｐ型ベース領域１０３が形成されており、このベース領域１０３の表層部にはｎ+ 型ソース領域１０４が形成されている。また、ｎ+ 型ソース領域１０４及びｎ- 型エピタキシャル層１０２の間におけるベース領域１０３の表層部にはチャネル領域となる表面チャネル層１０５が形成されており、さらに表面チャネル層１０５の上にはゲート酸化膜１０６を介してゲート電極１０７が形成されている。このように、ゲート電極１０７への印加電圧の調整にて、ドレイン電流のスイッチングを行うＭＯＳＦＥＴをユニットセルとしている。
【０００４】
このようなユニットセルが複数形成されたセル領域の外周部領域には、イオン注入によって形成されるｐ型の素子分離領域１０８が備えられており、さらにこの素子分離領域１０５から所定間隔離間してｐ型ウェル領域１０９が備えられている。このｐ型ウェル領域１０９はガードリングを構成している。
これら素子分離領域１０８及びｐ型ウェル領域１０９は、セル領域を囲むように形成されており、電界が偏りなくセル領域から外側へ延びるようにする（図中の点線参照）ことで、電界集中を緩和して所定の耐圧を持たせる役割を果たしている。
【０００５】
【発明が解決しようとする課題】
ゲート電極１０７への電圧印加の際に、時間遅れなくセル領域全体に電圧が印加されるように、セル領域の外周においてもゲート電極１０７を延設して、引回し電極としての役割が果たせるようにしている。このため、素子分離領域１０８の上においてもゲート電極１０７が形成される。
【０００６】
しかしながら、イオン注入によって形成された素子分離領域１０８は表面荒れや結晶欠陥が生じているため、その上に形成されるゲート酸化膜１０６との界面における界面準位を増加させると共にゲート酸化膜１０６に結晶欠陥を発生させ、ゲート酸化膜１０６の耐圧及び信頼性を低下させるという問題がある。
本発明は上記問題に鑑みて成され、セル領域の外周を囲む素子分離領域を備えた場合において、素子分離領域と電極層との間に位置する絶縁膜の耐圧及び信頼性を向上できる炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１に記載の発明においては、セル領域の外周部に設けられた第２導電型の素子分離領域（２０）の上に、半導体層（２）よりも高抵抗の第１導電型の半導体薄膜層（４０）を成膜し、この半導体薄膜層上に第１の絶縁膜（７）を介してゲート電極（８）と電気的に接続された電極層（８ａ）を備えることを特徴としている。
【０００８】
このように、素子分離領域上に成膜された半導体薄膜層上に、第１の絶縁膜を介してゲート電極に接続される電極層を備えることによって、結晶欠陥を有する素子分離領域上に第１の絶縁膜を直接形成していないため、第１絶縁膜との界面における界面準位を増加させず、第１の絶縁膜における結晶欠陥の発生を防止することができる。これにより、第１の絶縁膜における耐圧及び信頼性を向上させることができる。
【０００９】
例えば、請求項３に示すように、薄膜半導体層は、セル領域においてチャネル領域として働く表面チャネル層（５）と同様の構成とすることができる。
なお、請求項２に示すように、素子分離領域から所定間隔離間して形成された第２導電型のウェル領域（２１）、最外周のウェル領域よりもセル領域から離れる側に張り出して延設されたフィールドプレート（２２）を備えたガードリング構造及びフィールドプレート構造のものに適用することもできる。
【００１０】
請求項４に記載の発明においては、ベース領域（３）及び素子分離領域（２０）上に高抵抗な第１導電型の半導体薄膜層（４０）を成膜し、この半導体薄膜層を含む半導体層（２）上に、ゲート絶縁膜（７）を形成したのち、ソース領域（５）と半導体層との間におけるベース領域及び素子分離領域の上において、半導体薄膜層上にゲート絶縁膜を介してゲート電極層（８、８ａ）を形成することを特徴としている。
【００１１】
このように、素子分離領域上に半導体薄膜層を成膜したのち、ゲート絶縁膜を形成することによって、結晶欠陥を有する素子分離領域上にゲート絶縁膜を直接形成していないため、ゲート絶縁膜との界面における界面準位を増加させず、ゲート絶縁膜における結晶欠陥の発生を防止することができる。これにより、ゲート絶縁膜における耐圧及び信頼性を向上させることができる。
【００１２】
例えば、請求項５に示すように、エピタキシャル成長法により半導体薄膜層を成長させることができる。
【００１３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本実施形態に示される縦型パワーＭＯＳＦＥＴを図１に示す。この図に基づき縦型パワーＭＯＳＦＥＴの説明を行う。
縦型パワーＭＯＳＦＥＴは、ｎ+ 型の炭化珪素からなる半導体基板１及びこの上に成長させたｎ- 型炭化珪素エピタキシャル半導体層（以下、ｎ- 型エピ層という）２を基板とし、この基板にセル領域及びこのセル領域を囲む外周部領域を形成した構成となっている。
【００１４】
セル領域は、複数のＭＯＳＦＥＴで構成されている。本実施形態では、ＭＯＳＦＥＴとして、プレーナ型ＭＯＳＦＥＴを採用している。
セル領域におけるｎ- 型エピ層２の表層部には、所定深さを有するｐ+ 型ベース領域３が複数離間して形成されている。
ｐ+ 型ベース領域３には、表層部の所定領域に、該ベース領域３よりも浅いｎ+ 型ソース領域４が形成されている。
【００１５】
また、ｐ+ 型ベース領域３の中央部には、ｎ+ 型ソース領域４と概ね重ならない位置において部分的に深くされたディープベース層３０を備えている。このディープベース層３０により、該ディープベース層３０の下のｎ- 型エピ層２を薄くして、ｐ+ 型ベース領域３と半導体基板１との距離が短くなるようにしている。
【００１６】
このディープベース層３０によって、ディープベース層３０の下のｎ- 型エピ層２における電界強度を高くして、この部分でアバランシェブレークダウンし易くさせ、さらに上記位置にディープベース層３０を形成することで寄生トランジスタを動作させにくい経路でサージエネルギーが引き抜けるようにして、Ｌ負荷耐量を十分に持たせられるようにしている。
【００１７】
なお、このディープベース層３０は、後述する素子分離領域２０及びｐ- 型ウェル領域２１よりも接合深さが深く形成されており、このディープベース層３０で優先的にアバランシェブレークダウンが起こるようになっている。
さらに、複数のｎ+ 型ソース領域４それぞれの間におけるｎ- 型エピ層２およびｐ+ 型ベース領域３の表面部にはｎ- 型ＳｉＣ層５が延設されている。つまり、ｐ+ 型ベース領域３の表面部においてソース領域４とｎ- 型エピ層２とを繋ぐようにｎ- 型ＳｉＣ層５が配置されている。このｎ+ 型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、このｎ- 型ＳｉＣ層５を表面チャネル層という。
【００１８】
表面チャネル層５は０．３μｍ程度で構成されている。表面チャネル層５のドーパント濃度は、１×１０16ｃｍ-3程度の低濃度となっており、かつ、ｎ- 型エピ層２及びｐ+ 型ベース領域３のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
表面チャネル層５の上面およびｎ+ 型ソース領域４の上面には膜厚５０ｎｍ程度のゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはポリシリコンからなるゲート電極層８が形成されており、このゲート電極層８はＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）からなる絶縁膜９にて覆われている。その上にはソース電極１０が形成され、ソース電極１０はｎ+ 型ソース領域４およびｐ+ 型ベース領域３と接している。また、半導体基板１の裏面には、ドレイン電極１１が形成されている。
【００１９】
一方、外周部領域は、ｎ- 型エピ層２の表層部においてセル領域を囲むように形成された高抵抗なｐ型半導体からなる素子分離領域２０と、ｎ- 型エピ層２の表層部において素子分離領域２０を数周囲むように形成された複数のｐ- 型ウェル領域２１と、ｐ- 型ウェル領域２１のうち最も外周側と電気的に接続された電極２２とを備えて構成されている。
【００２０】
素子分離領域２０は、最も外周側に位置するｐ+ 型ベース領域３から外側に所定長さ有して延設されており、ソース電極１０と電気的に接続されている。この素子分離領域２０の上には、表面チャネル層５と同等の膜厚及びドーピング濃度で構成されたｎ- 型薄膜層４０が成膜されている。このｎ- 型薄膜層４０は、最も外周側に位置するｐ+ 型ベース領域３の上に形成された表面チャネル層５が、素子分離領域２０の上にまで延設されて形成されている。ｎ- 型薄膜層４０は、素子分離領域２０の上にエピタキシャル成長等によって成膜されている。
【００２１】
そして、ｎ- 型薄膜層４０の上までゲート酸化膜７が延設されており、さらにゲート酸化膜７の上に電極層８ａが形成されている。この電極層８ａはゲート電極８と共にパターニングされたものであり、ゲート電極８と電気的に接触している。この電極層８ａがゲート電極８への電圧印加の時間遅れをなくすための引回し配線としての役割を果たす。
【００２２】
ｐ- 型ウェル領域２１はガードリングを構成するものであり、素子分離領域２０から所定間隔おきに複数個形成されている。これら素子分離領域２０及びガードリングを構成するｐ- 型ウェル領域２１によって、空乏層がよりセル領域の外側に向けて偏りなく延びるようにできる。
電極２２は、ｐ- 型ウェル領域２１の最も外周に位置するものからセル領域の外側に向かって延設されており、フィールドプレートを構成している。
【００２３】
なお、接合用ｐ- 型層２０及びｐ- 型ウェル領域２１は、同じ深さ、同じ不純物濃度で構成されており、ｐ+ 型ベース領域３よりも不純物濃度が薄く形成されている。具体的には、ｐ+ 型ベース領域３が１×１０18ｃｍ-3、素子分離領域２０及びｐ- 型ウェル領域２１が１×１０17〜３×１０17ｃｍ-3の不純物濃度となっている。このようにガードリングを構成するｐ- 型ウェル領域２１を低濃度のもので構成しているため、ｐ- 型ウェル領域２１の間隔を広げても所定の耐圧を確保することができる。
【００２４】
なお、電極２４は同電位リング（ＥＱＲ）であり、コンタクト用のｎ+ 型層２７を介してｎ- 型エピ層２と電気的に接続されている。
次に、上記構成を有する縦型パワーＭＯＳＦＥＴの動作について説明する。
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ゲート電極層８に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ+ 型ベース領域３と表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とゲート電極層８との間の仕事関数の差により生じた電位によって全域空乏化される。ゲート電極層８に電圧を印加することにより、表面チャネル層５とゲート電極層８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００２５】
つまり、ゲート電極層８の仕事関数を第１の仕事関数とし、ｐ+ 型ベース領域３の仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００２６】
また、オフ状態において、空乏領域は、ｐ+ 型ベース領域３及びゲート電極層８により作られた電界によって、表面チャネル層５内に形成される。この状態からゲート電極層８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の界面においてｎ+ 型ソース領域４からｎ- 型エピ層２（ドリフト領域）方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ+ 型ソース領域４から表面チャネル層５を経由し表面チャネル層５からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２（ドリフト領域）に達すると、電子は、半導体基板１（ｎ+ ドレイン）へ垂直に流れる。
【００２７】
このようにゲート電極層８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にドレイン電流を流す。
次に、図１に示される縦型パワーＭＯＳＦＥＴの製造工程について、図３〜図５に基づいて説明する。
【００２８】
〔図２（ａ）に示す工程〕
低抵抗のｎ+ 型の炭化珪素よりなる半導体基板１を用意し、この半導体基板１上に高抵抗のｎ- 型エピ層２をエピタキシャル成長させる。
〔図２（ｂ）に示す工程〕
フォトリソグラフィ工程を経て、ｎ- 型エピ層２の表層部のうち、ユニットセル形成予定領域にｐ型炭化珪素ベース領域３を形成する。
【００２９】
ここで、ｐ型炭化珪素ベース領域３を後に形成するｐ- 型ウェル領域２１や素子分離領域２０と同時に形成することも考えられるが、ユニットセルをノーマリオフ型とするため、つまりｐ+ 型ベース領域３から表面チャネル層５に空乏層が大きく延びるようにするために、ｐ+ 型ベース領域３を高濃度にすることが要求されるため、別々で形成するようにしている。
【００３０】
さらに、フォトリソグラフィ工程を経て、ｐ+ 型ベース領域３の中央部に、該ｐ+ 型ベース領域３を部分的に深くするディープベース層３０を形成する。このとき、ディープベース層３０の接合深さが、後の工程で形成されるｐ- 型ウェル領域２１や接合用ｐ+ 型領域２０よりも深くなるようにしている。
〔図２（ｃ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型不純物をイオン注入し、素子分離領域としての接合用ｐ- 型層２０及びガードリングとしてのｐ- 型ウェル領域２１を形成する。
【００３１】
ここで、ｐ- 型ウェル領域２１とｐ+ 型ベース領域３とは別のマスクを用いて形成しているため、マスクずれによってｐ- 型ウェル領域２１とｐ+ 型ベース領域３との形成位置がずれる場合があるが、素子分離領域２０をｐ- 型ウェル領域２１と同時に形成することにより、素子分離領域２０とｐ- 型ウェル領域２１との間隔が一定になるようにでき、ガードリング構造による耐圧が一定になるようにできる。
【００３２】
なお、素子分離領域２０をウェル領域９と同時に形成しているため、低濃度のものとなってしまい、Ｌ負荷（誘導性負荷）を駆動した場合や静電気エネルギーがドレイン電極に印加された場合のように素子分離領域２０の下部で発生した正孔が引き抜きにくくなってしまうが、ｐ- 型ベース領域３よりもさらに外周に引き抜き用のベース領域（図示せず）を備えれば、正孔が引き抜き易くすることも可能である。
【００３３】
〔図３（ａ）に示す工程〕
ｐ+ 型ベース領域３上を含むｎ- 型エピ層２上にエピタキシャル成長法（例えばＣＶＤ法）によってｎ- 型炭化珪素からなる薄膜層６０を形成する。このｎ- 型の薄膜層６０がチャネル形成用の表面チャネル層５を構成すると共に、ｎ- 型薄膜層４０を構成する。
【００３４】
次に、フォトリソグラフィ工程を経て、ｎ- 型の薄膜層６０のうち、素子分離領域２０上の所定位置よりも内側に位置する領域を残す。なお、同電位リング（ＥＱＲ）として働く部分とのコンタクト用として、ガードリングを構成するｐ- 型ウェル領域２１よりもセル領域外周側にもｎ- 型の薄膜層６０を残している。
〔図３（ｂ）に示す工程〕
薄膜層６０の所定領域にｎ型不純物をイオン注入して、ｎ+ 型ソース領域４を形成すると共に、コンタクト用のｎ+ 型層２７を形成する。
【００３５】
〔図３（ｃ）に示す工程〕
フォトリソグラフィ工程を経て、ｐ型不純物をイオン注入し、ｐ+ 型ベース領域３とのコンタクトが取れるように、ｐ+ 型ベース領域３上におけるｎ- 型の薄膜層６０のうち、チャネル形成する部分以外（図中ではｎ+ 型ソース層４の間）をｐ型に反転させる。
【００３６】
〔図４（ａ）に示す工程〕
熱酸化によってウェハ全面にゲート酸化膜７を形成する。そして、ポリシリコン等を堆積したのち、パターニングして表面チャネル層５及びｎ- 型薄膜層４０の上においてゲート電極層８を形成する。
ここで、ゲート酸化膜７を、素子分離領域２０の上に直接形成しておらず、エピタキシャル成長法等によって形成されたｎ- 型薄膜層４０の上に形成している。つまり、ｎ- 型薄膜層４０は、イオン注入によって形成されておらず、イオン注入による表面荒れや結晶欠陥が発生していない。このため、このｎ- 型薄膜層４０の上にゲート酸化膜７を形成することにより、ｎ- 型薄膜層４０とゲート酸化膜７との間における界面準位を増加させず、ゲート酸化膜７における結晶欠陥の発生を防止することができる。
【００３７】
〔図４（ｂ）に示す工程〕
ゲート酸化膜７上を含むウェハ上に層間絶縁膜９を形成する。
〔図４（ｃ）に示す工程〕
この後、層間絶縁膜９にコンタクトホールを形成したのち、アルミ配線をパターニングし、ゲート電極（図示せず）、ソース電極１０、及びフィールドプレートを構成する電極２２、同電位リングを構成する電極２４を形成する。そして、ゲート電極、ソース電極１０、及び電極２２上にパッシベーション膜１３を形成し、さらに半導体基板１の裏面側にドレイン電極１１を形成して、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００３８】
このように、ゲート酸化膜７をエピタキシャル成長等によって形成されたｎ- 型薄膜層４０の上に形成することにより、ｎ- 型薄膜層４０とゲート酸化膜７との間において界面準位を増加させず、ゲート酸化膜７における結晶欠陥の発生を防止することができる。これにより、ゲート酸化膜７における耐圧及び信頼性を向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続くプレーナ型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】従来におけるに出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型炭化珪素エピタキシャル層、
３…ｐ+ 型ベース領域、４…ｎ+ 型ソース領域、
５…表面チャネル層（ｎ- 型ＳｉＣ層）、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極、
２０…素子分離領域、２１…ｐ- 型ウェル領域、２２…電極、
２４…ゲート電極、２５…ｎ--型薄膜層、３０…ディープベース層、
４０…ｎ- 型薄膜層。
【図１】
0003921816.tif 000002
【図２】
0003921816.tif 000003
【図３】
0003921816.tif 000004
【図４】
0003921816.tif 000005
【図５】
0003921816.tif 000006