(57)【特許請求の範囲】
【請求項１】
複数ビットのサンプリングデータからなる入力信号の上位複数ビットデータに対応した期間を計時する計時手段と、
前記入力信号の残りの下位複数ビットデータに対応した振幅を有するアナログ信号を出力するＤ／Ａ変換手段と、
前記計時手段が計時した第１の期間に亘って所定振幅の第１のパルスを出力するとともに、予め設定した第２の期間に亘って前記Ｄ／Ａ変換手段のアナログ信号出力を第２のパルスとして出力するアナログスイッチと、
該アナログスイッチの出力を増幅する電力変換手段からなることを特徴とする増幅器。
【請求項２】
複数ビットのサンプリングデータからなる入力信号の上位複数ビットデータに対応した期間を計時する計時手段と、
前記入力信号の残りの下位複数ビットデータに対応した振幅を有するアナログ信号を出力するＤ／Ａ変換手段と、
前記計時手段が計時した第１の期間に亘って所定振幅の第１のパルスを出力するとともに、予め設定した第２の期間に亘って前記Ｄ／Ａ変換手段のアナログ信号出力を第２のパルスとして出力するアナログスイッチと、
該アナログスイッチの出力を増幅する電力変換手段からなることを特徴とする増幅器。
【請求項３】
請求項１ないし請求項２の何れか１の記載において、
前記第１のパルスの振幅と前記計時手段の計時する時間幅の分解能の積と、第２のパルスの振幅の分解能とパルスの時間幅の積の比は整数であることを特徴とする増幅器。
【請求項４】
請求項１ないし請求項３の何れか１の記載において、
前記第２のパルスに該パルスと同一振幅かつ同一極性の第１の補償パルスを時間間隔なしで付加し、その後に前記第１の補償パルスと略同一時間幅でかつ逆極性の第２の補償パルスを時間間隔を置いて付加することを特徴とする増幅器。
【請求項５】
請求項１ないし請求項４の何れか１の記載において、
前記電力変換手段は非飽和型の電力変換手段であることを特徴とする増幅器。
【請求項６】
請求項５の記載において、
前記電力変換手段は入力信号を増幅する増幅手段を備え、前記電力変換手段に電力を供給する電源回路の供給電圧に応じて前記増幅手段の増幅度を制御することを特徴とする増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は増幅器に係り、特にディジタルデータを増幅するに適したパルスに変換する変換器を備えた増幅器に関する。
【０００２】
【従来の技術】
電力増幅器においては、その電力効率を向上する目的で、入力信号の振幅情報を予め定めた時間間隔でサンプリングし、サンプリングした電圧値に概ね対応したパルス幅に変換し、しかる後、前記パルス波を電力変換し、ローパスフィルターを経て元のベースバンドの信号を取り出す形態の電力増幅器が知られている。
【０００３】
例えば、特開平１０−３０３６５７号公報、および米国特許６０６４２５９号には、出力が数ワット程度の小規模のオーディオあるいはモータ駆動用の電力増幅器が示されている。このような低周波電力増幅器は、終段の電力変換手段を飽和型で実現することができるため、損失が少なく電力効率では優れた性能を実現することができる。また、前記特開平１０−３０３６５７号公報には、パルス幅の時間をカウンタ等で計時して、入力信号のレベルを正確にパルス幅に対応させることができることも示されている。
【０００４】
【発明が解決しようとする課題】
前記米国特許６０６４２５９号に示されているように、入力信号をパルス幅に変換するＰＷＭ変換回路においては、サンプリングの基準となるクロックをベース周波数とした三角波または鋸歯状波と入力アナログ信号波形との電圧比較を行い、入力アナログ波形の各瞬時値に比例したパルス幅を得て、パルス幅変調（ＰＷＭ（Pulse  width  Modulation））を実現している。
【０００５】
ところで、入力信号をＰＷＭして得られるパルス幅の入力信号に対する忠実性は前記三角波または鋸歯状波の直線性に依存し、直線性に劣る場合はベースバンド信号に歪みが発生する。
【０００６】
又、ＰＷＭによる生成したパルス波を電力変換するにあたり、電力損失を減らし電力変換効率を上げるため電力変換素子を飽和モードで動作させる、いわゆるスイッチングモードを利用する場合、商用周波数に基づく電源電圧のリップルが出力中に混入し、べ一スバンド中に現れる。さらに、前記入力信号の周波数と前記リップルとの混変調が発生し歪みの原因となる。すなわち、出力中には電源周波数によるリップル（１００Ｈｚ）のみならず、例えば１ｋＨｚの信号成分に対し、その和および差の周波数、１ｋＨｚ±（ｎ×１００）Ｈｚの成分が現れることとなる。この周波数成分は聴感上音質に濁り感を生じるため、オーディオ用電力増幅器としては極めて好ましくない。
【０００７】
図９は、従来の増幅器を示す図である。この増幅器では、クロックパルスの数をカウンタ等で計数することにより入力信号のレベルを正確にパルス幅に変換することができる。
【０００８】
入力端子１１に逐次印加されるディジタルデータはシリアルパラレル変換回路１において並列データに変換される。この並列データ形式としては、例えばＭＳＢで信号の極性を示し、２ＳＢ以下で信号の大きさを示すサインマグニチュード形式がある。２ＳＢ以下のデータはディジタル計時回路２に導かれる。  ディジタル計時回路２としては、例えばプリセットカウンターを用い、該カウンタに２ＳＢ以下のデータをプリセットしておく。次いで前記カウンタを用いて、クロックおよびタイミング発生回路６からのクロックパルスをプリセットされた値だけカウントし、このカウントに要する期間を時間幅として出力する。
【０００９】
ディジタル計時回路２の出力は二分され、その一方は信号切替回路１８の一方の入力端子へ接続し、その他方は反転アンプ３（広帯域のアナログアンプで構成される）を介して信号切替回路の他方の入力端子へ接続する。
【００１０】
信号出力切替回路１８の制御端子はシリアルパラレル変換回路１のＭＳＢ出力に接続される。これにより、信号切替回路１８の出力端子には、極性が入力ディジタルデータのＭＳＢにより決定され、時間幅が入力ディジタルデータの絶対値に対応した、正、および負にスイングするパルス波形が出力される。このパルス波形は電力変換手段９で電力変換し、ローパスフィルター手段１０を経由し、例えば出力端子１２に接続したスピーカに出力する。
【００１１】
ここで、例えばベースバンド帯域幅を２２ｋＨｚ、変換後のパルス繰り返し周波数を４４.８ｋＨｚ、ベースバンド信号の分解能を１６ビットとし、電力変換器を正、負の両極性へ駆動すると仮定すると、１ビットの分解能を得るために要するクロック周波数ｆは
ｆ＝＞４４．８×１０３×２（１６−１）
＝＞１．４６８×１０９となる。
【００１２】
すなわち、クロック周波数は約１．５ＧＨｚになり、現時点では容易に実現できるとは言い難い。言い換えればベースバンド帯域を確保したい場合、分解能を１１ないし１２ビットに落として数＋ＭＨｚのクロックを使用せざるを得なくなり、量子化ノイズが多くなる。
【００１３】
一般にＤ級増幅器（例えばＰＷＭ信号などをもとに電力増幅器をスイッチング動作させその出力を平滑化して負荷を駆動する増幅器）では、フルビットデータを最大出力に対応させるため、通常使用する出力レベルやボリュームを絞って入力信号を減衰させた状態ではビット落ちとよばれる有効データが極端に落ちた再生信号となる。例えば、３０ｄＢ減衰させた状態で再生した場合、５ビット分下方ヘシフトされるため上述の例では有効ビット数が６ないし７ビットで動作することとなり、音質が悪い。
【００１４】
本発明は、これらの問題点に鑑みてなされたもので、歪みの少ない電力増幅器を比較的低い周波数で実現できる増幅器を提供する。
【００１５】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【００１６】
複数ビットのサンプリングデータからなる入力信号の上位複数ビットデータに対応した期間を計時する計時手段と、前記入力信号の残りの下位複数ビットデータに対応した振幅を有するアナログ信号を出力するＤ／Ａ変換手段と、前記計時手段が計時した第１の期間に亘って所定振幅の第１のパルスを出力するとともに、予め設定した第２の期間に亘って前記Ｄ／Ａ変換手段のアナログ信号出力を第２のパルスとして出力するアナログスイッチと、該アナログスイッチの出力を増幅する電力変換手段からなる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。本発明では、オーディオ信号を表わすディジタルデータを、パルス幅変調（ＰＷＭ）によるパルス波およびパルス振幅変調（ＰＡＭ（Pulse Amplitude Modulation））によるパルス波を時系列に併用して構成する。また、これらのパルス波の電力変換を行う電力増幅手段は非飽和型とし、該非飽和型の電力増幅手段により前記パルス波列を電力増幅した後、ローパスフィルタ手段を介してスピーカ等の負荷を駆動する。
【００１８】
ある離散時刻ｔでの入力電圧をｖ(ｔ)とする。この入力電圧をｖ(ｔ)を、１６ビットのサインマグニチュード形式で表わすと、ａ０をサインを示すＭＳＢ、ａ１，ａ２・・ａ５,ａ６、・・ａ１５（ａ１５をＬＳＢ）をマグニチュードデータとすると、
ｖ(ｔ)＝Ａ{ａ０，ａ１，ａ２・・ａ５,ａ６、・・ａ１５}（ｔ）・・・   （式１）
となる。これを十進数で表わすと次の通りである。
【００１９】
ｖ(ｔ)＝Ａ×（−１）（１＋ａ０）
×{２（−１）×ａ１＋２（−２）×ａ２＋２（−３）×ａ３
＋・・＋２（−６）×ａ６＋２（−７）×ａ７＋・・・
・・・＋２（−１５）×ａ１５} ・・・（式２）
となる。
【００２０】
この離散数からベースバンド成分を評価するため、１サンプル区間の積分値を求めると、１サンプルの時間幅をδとして、
積分{ｖ(ｔ)}ｔ＝ｔからｔ＋１
＝ｖ(ｔ)×δ
＝Ａ×(１−）（１＋ａ０）×{２（−６）}×{ａ１×δ×２６＋ａ２×δ×２５＋ａ３×δ×２４＋・・・＋ａ６×δ×２（０）}
＋Ａ×(−１)（１＋ａ０）×{ａ７×２（−１）＋ａ８×２（−２）＋・・・＋ａ１５×２（−９）}×δ×{２（−６）} ・・・（式３）
となる。
【００２１】
この式は、第１項で振幅が規定値Ａで、その時間幅がδ×２（−６）のステップで変化する値{ａ１，ａ２・・ａ６，０，０，０，０，０，０，０，０，０}で表わされる正、負のパルス波を表している。
【００２２】
第２項はパルス幅が規定値δ×２（−６）で、その振幅が{０，０，０，０，０，０ａ７，ａ８，・・ａ１５}で表わされ、Ａ×２（−８）ステップで変化するパルス波を表す。即ち、元の１６ビット２進数量は、第１項で表されるＰＷＭパルスと第２項で表されるＰＡＭパルスの組み合わせで再現できることが分かる。
【００２３】
このとき、前記式の第１項のパルス幅変調によるパルス波形の振幅とパルス幅変調の時間幅の分解能の積、および第２項のパルス振幅変調によるパルス波の時間幅とパルス振幅変調の振幅の分解能の積の比は
Ａ×(−１)（−１＋ａ０）｛２（−６）｝（１×δ×１）／Ａ×(−１)（−１×ａ０）｛１×２（−９）｝×δ×２（−６）＝２９
となり、９ビットで正しく桁上がりが行われることが分かる。すなわち、元の１６ビット２進数量は、第１項で表されるＰＷＭパルスと第２項で表されるＰＡＭパルスの組み合わせで、桁上がりを含めて正しく再現できることが分かる。
【００２４】
さらに、本発明では、前記パルス波を忠実に増幅するため電力変換を行う電力増幅手段に非飽和型増幅器を使用する。電力増幅器は、電力変換効率の点からは飽和型が優れている。しかし飽和型電力増幅器は電源の電圧変動およびリップルが出力に混変調として現れ、ローパスフィルター手段で分離し得ない。このため、本発明では非飽和型を用いる。これにより電力変換効率は犠牲になるが不要な混変調成分の発生を軽減することができる。さらに非飽和型とすることにより少数電荷の蓄積による応答遅れを回避することもできる。
【００２５】
次に、図を参照して本発明の実施例を説明する。図１は本発明の実施例を説明する図である。図１において、入力端１１に加えられた１６ビットシリアルデータは、シリアルパラレル変換回路１において並列１６ビットデータに変換される。前記１６ビットデータはサインマグニチュード形式であるとする。サイン項であるＭＳＢは同じくサインマグニチュード形式の１０ビット精度のＤ／Ａ変換手段４のＭＳＢ端子へ入力され、第２ビットないし第６ビットはディジタル計時回路２へ入力される。データ中の第７ビット以降は、オア回路群５をへて前記Ｄ／Ａ変換手段４の第２ビット端子ないし第１０ビット（ＬＳＢ）端子にそれぞれ入力される。
【００２６】
オア回路群５は、１サンプル期間中のＰＷＭ（第１モード）期間、データ中の第７ビット以降を全て「１」に変換し、１サンプル期間中のＰＡＭ（第２モード、および必要応じて補償パルスを挿入する第３モード）期間中は第７ビット以降のデータをそのまま通過させる。従ってこの回路群はオア回路に限らず他の論理回路で構成することができる。
【００２７】
Ｄ／Ａ変換手段４の出力はディジタル計時回路２で制御されるアナログスイッチ７を介して該スイッチが導通する所定の時間幅だけ広帯域増幅手段８に導かれる。該広帯域増幅手段８の出力は、さらに電力変換手段９で電力増幅された後、ローパスフィルター手段１０を介して出力端子１２に接続したスピーカに出力する。クロックおよびタイミング発生手段６は全体を制御するに要するクロックとタイミングパルスを発生する。
【００２８】
図２は、アナログスイッチ７の出力波形を示す図である。１サンプリング期間の前方部ａでは、入力データのＭＳＢに基づく極性で、オア回路群５ですべて１に置き換えられた９ビットデータに基づくＤ／Ａ変換手段４の出力を出力する。このとき、アナログスイッチ７は、入力データの第２ビットないし第６ビットのデータをもとに計時するディジタル計時手段２により導通制御される。したがってａ部の波形はＰＷＭ波形であり、その時間幅はクロックの５ビットカウント長である（第１モード）。
【００２９】
１サンプリング期間の後方部ｂでは、入力データのＭＳＢと第７ビットないしＬＳＢのデータをＤ／Ａ変換手段４で変換した出力電圧を１カウントのクロック長だけアナログスイッチ７を閉じて出力する。即ち、ｂ部の波形は正負の符号がＭＳＢに基づき、その大きさが入力データの第７ビットないしＬＳＢで示される大きさのＰＡＭ波形である（第２モード）。
【００３０】
図２（１）はＭＳＢが「１」でａ部  ｂ部ともに正にスイングしている場合を示し、図２（３）ではＭＳＢが「０」で  ａ部、ｂ部ともに負にスイングしている場合を示す。  また、図２（２）はアナログスイッチ７を導通制御するための制御電圧の一例で、正の電圧で導通、零の電圧で遮断するものとしている。また、ａ部とｂ部の間には波形の鈍りによる相互の干渉を避けるため、保護期間（ｔ）を設定する。
【００３１】
前述したように、図２（１）あるいは図２（３）に示す電圧波形はアナログスイッチ７の出力側に生成され、広帯域増幅手段８で所定の振幅に電圧増幅され、パイポーラトランジスタ対からなるＢクラスエミッタフォロワー、またはＭＯＳＦＥＴ対からなるソースフォロワー等の電力変換手段で電力増幅される。このとき広帯域増幅手段８の出力は前記電力変換手段９が線形に動作するレベル、即ち非飽和動作するレベルの出力である。
【００３２】
図３は、本発明の他の実施例を示す図である。図において、１３は電力変換手段９に電源を供給する電源回路、１４は前記電源回路１３の出力電圧を検出する電源電圧検出手段である。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。
【００３３】
電源電圧検出手段１４は出力電圧のリップルの谷における値を検出し、検出した値に応じて広帯域増幅手段８の利得を制御する。これにより、電力変換手段９を常に非飽和で動作させることができる。また、電力変換効率を高く維持することができる。
【００３４】
図４は、本発明のさらに他の実施例を示す図である。図において、１５はＭＳＢ反転手段であり、クロックおよびタイミング発生手段６の指令に基づき、入力データのＭＳＢを反転してＤ／Ａ変換手段４に供給する。なお、図において図１および図３に示される部分と同一部分については同一符号を付してその説明を省略する。
【００３５】
図５は、アナログスイッチ７の出力波形を示す図である。１サンプリング期間の前方部ａ、および後方部ｂは、前記図２に示す部分と同一であるから説明は省略する。図においてｃはスリュー歪み（振幅の立ち上がり速度（ｖ／μｓ）が入力振幅値によらず一定であることに基づく出力歪み）を補償するスリュー歪み補償部であり、該補償部はオフセット量加算部ｃ１および補償パルス部ｃ２からなる。
【００３６】
図５に示すように、アナログスイッチ７の出力の波形のｂ部（ＰＡＭ部）の後縁に、振幅がｂ部と同一のパルスを１クロックカウント付加する（オフセット量加算パルスｃ１）。さらにｃ１部のＰＡＭ波と同じ大きさで極性が逆のパルスを１クロックカウント付加する（補償パルスｃ２）。
【００３７】
一般に、ＰＷＭ波形（ａ部）の増幅においてはスリューレートに基づく歪みは小さく、ＰＡＭ波形（ｂ部）の増幅においてはスリューレートに基づく歪みは大きい。このため補償パルスｃはＰＡＭ波形（ｂ部）に付加するのみで充分である。
【００３８】
すなわち、ＰＷＭにより生成された矩形波がスリューレートの制限による歪みを受けた場合、その出力矩形波列に含まれるベースバンド成分に発生する損失分は、スリューレートによる立ち上がりの損失分と立ち下がりに発生する剰余分の差である。このため、前記損失分は、振幅が一定であるＰＷＭ波形ではその時間幅が所定値以上であれば前記時間幅に依存せずほぼ一定とみなすことができる。したがって、スリューレートによるベースバンドヘの歪みは前記損失分を解消する一定量をオフセットとして加算することで解消できる。
【００３９】
一方、ＰＡＭにより生成された矩形波がスリューレートの制限による歪みを受けた場合は、スリューレートの立ち上がりによる損失、立ち下がりによる剰余分のそれぞれが矩形波の振幅に依存する。
【００４０】
このため、先ず、前記ＰＡＭによる矩形波に同一振幅で所定時間幅のパルス（オフセット量加算部ｃ１）を時間間隔なしに付加し、次に、前記付加した矩形波と同一振幅で同一時間幅の逆極性のパルス（補償パルス部ｃ２）付加する。これにより、前記ＰＡＭによる矩形波の立ち上がりの損失分および立ち下がりの剰余分の差に基づく歪み（損失）を相殺することができる。
【００４１】
図６は、本発明のさらに他の実施例を示す図である。図において、１７はディジタルシグナルプロセッサ（ＤＳＰ）であり、例えば図４に示すディジタル計時回路２、オア回路群５、Ｄ／Ａ変換手段４およびＭＳＢ反転手段１５に相当する機能を有する。１６は制御端子であり、ボリウムコントロール情報（減衰係数）を入力する。なお、図において図１および図３に示される部分と同一部分については同一符号を付してその説明を省略する。
【００４２】
入力端１１に加えられた１６ビットシリアルデータは、シリアルパラレル変換回路１において並列１６ビットデータに変換される。ＤＳＰ３は前記変換された１６ビットデータと減衰係数である前記ボリウムコントロール情報との乗算、ＰＷＭと、ＰＡＭの時間による切替、極性の切替、あるいはタイミング信号の生成を行う。
【００４３】
すなわち、入力端子１１に逐次印加される入力ディジタルデータはシリアルパラレル変換回路１においてパラレル形式に変換され、ＤＳＰ（ディジタルシグナルプロセッサ）１７に入力される。ＤＳＰ１７では、前記パラレル入力と、前記制御端子１６に入力される例えば音量制御のための減衰定数としてのディジタルデータを乗算する。
【００４４】
ＤＳＰ３のＭＳＢ以下ＬＳＢまでのデータ出力端子には、１サンプル期間中当たり３通りのモードで出力が生じる。すなわち、第１モードでは、図５（１）のａ部に相当する期間に割り当てられた最大の時間幅に亘って、振幅値が最大、即ち（ａ０，１，１，１，・・１）で、かつその極性が入力信号のＭＳＢ（ａ０）に示す極性の出力を発生し、該出力を次段にあるＤ／Ａ変換手段４へ出力する。また、ＤＳＰ３の出力端子Ｔには、第１のモードでは２ＳＢ以下のデータと前記減衰定数との積の内上位ｎビットに基づく時間幅を出力し、該出力に基づきアナログスイッチ７を制御して、１サンプル期間のＰＷＭ部分（図５（１）ａ部）を形成する。したがって、第１モードでは振幅が一定で時間幅が可変な正、または負のパルスが生成される。
【００４５】
第２のモードでは、ＤＳＰ１７は所定のタイミング、および所定の期間、ＭＳＢ以下のディジタルデータと前記減衰定数の積のデータのｎ＋１ビット以降にＭＳＢデータを付加して次段のＤ／Ａ変換手段ヘ出力する。また、第２モードではＤＳＰ３の出力端子Ｔには、所定の一定時間幅（図５（１）ｂの期間）でのみ出力を発生し、アナログスイッチ７を導通制御する。したがって、第２モードでは時間幅が一定で、その大きさおよび極性が可変なＰＡＭ部分（図５（１）ｂ）のパルスが生成される。
【００４６】
第３モードでは、ＤＳＰ１７は、第２モードと同一振幅のオフセット量加算パルスｃ１と、該オフセット量加算パルスと同一振幅で逆極性の補償パルスｃ２を生成し、これらの出力をＤ／Ａコンバータヘ出力する。また、ＤＳＰ３のＴ端子からは、前記オフセット量加算パルスｃ１と補償パルスｃ２をカバーする範囲の一定時間をＰＡＭ部分として生成し、この出力によりアナログスイッチを導通制御する。
【００４７】
なお、モード１のＰＷＭ部分とモード２からなるＰＡＭ部分の時間幅と振幅の関係は（式３）に示した設定とする。
【００４８】
また、本実施例では広帯域増幅手段８を可変利得型とし、電源電圧変動を検出する電源電圧検出手段１４の検出出力をもとに、前記広帯域増幅手段８を制御して入力電圧を制御することができる。即ち、電源電圧が高くなれば広帯域増幅手段８の利得を上げ、電源電圧が低くなれば広帯域増幅手段８の利得を下げるように制御する。これにより、電力変換手段９の飽和および過大な電力損失の発生を防止することができる。
【００４９】
以上の説明では、１サンプル期間にあるＰＷＭパルス数とＰＡＭパルス数を１：１の組合わせとしたが、サンプリング周波数によってはその組み合わせは自由度があり、固定の比率のみならず、可変とすることもできる。
【００５０】
図７は、電力変換手段の出力電圧波形と電源電圧波形を示す図である。図７において、（１）ａ、（１）ｂはそれぞれ電力変換手段９の正側および負側の電源の電圧を示し、商用電源を降圧、整流した充放電波形である。また、（２）は電力変換手段９の出力電圧の波形を示す。図に示すように零を中心に正、および負にスイングするパルス波形である。（２）に示す正側および負側の包絡線はそれぞれ電源電圧（１）ａ、および（１）ｂに接することなく内側にある。すなわち、電力変換手段９が非飽和で動作していることを示している。
【００５１】
図８は、電力変換手段の入出力波形を示す図であり、図８（１）は入力波形、（２）はその出力波形である。図に示すように、出力波形（２）は電力変換手段９の回路構成、構成素子に基づく伝送特性の制限により、波形の劣化が生じる。即ち、スリューレートの制限による立ち上がりの劣化、帯域幅の制限による波形の鈍化が見られる。
【００５２】
以上説明したように、本実施形態ではＰＷＭによるパルス波とＰＡＭによるパルス波を組み合わせ連携させ、且つ、電力変換段を非飽和型とすることで、実現容易な周波数で、精度の良い、歪みの発生が少ない電力増幅器を構成することができる。例えば、入力信号の極性を除いた振幅を表わす１５ビットの内、例えば上位６ビットをカウンタにより計時して、所定振幅でかつ前記計時した時間幅のパルス（ＰＷＭ波）に変換し、残り９ビットを振幅値に変換し、所定パルス幅の前記変換した振幅値を有するパルス（ＰＡＭ波）に変換する。さらに１サンプル期間に前記ＰＷＭ波とＰＡＭ波を時間的に縦列させ、１サンプルデータの波形として非飽和型電力変換手段で増幅し、しかる後ローパスフィルター手段を介しててスピーカ等の負荷を駆動する。なお、ここで入力段から電力変換手段の前段まではＤ／Ａ変換装置として機能することになる。
【００５３】
このとき、サンプリング周波数を４４．８ｋＨｚとすると、このサンプリング周波数で、極性を除いた上位６ビット（１サンプリング期間の８０％を占める）に相当するパルス幅変調波の時間幅を計時するのに必要なクロック周波数ｆは
ｆ＝１／（１／４４．８×１０３×０．８×２６）
＝８７５ｋＨｚ
となる。然るにこのクロック周波数に必要な精度は
１／２１６
＝１．５３×１０−５である。すなわち、短時間精度は略１６ｐｐｍでよく、現在ありふれた水晶発振器が備える周波数および精度で実現可能である。
【００５４】
また、本実施形態では矩形波パルスを線形増幅する構成とした。この場合は従来のＤ級増幅器に比し電力変換効率は劣る。しかし、従来のＤ級増幅器での電源リップルによる混変調を防止するため電源回路に挿入したリップル除去回路の電力損失まで含めると、線形増幅、すなわち非飽和型としたことによる損失増加はわずかである。また、ＰＡＭ波部分ではその振幅が入力信号データで変わるため、その変動に基づく損失の変動がある。しかし、ＰＷＭ部分のパルス幅を少なくとも２ビット分以上確保することにより、１サンプル期間中のＰＡＭ部分が占める割合は小さくして、電力変換効率に与える影響は抑制することができる。
【００５５】
図１、および図４に示す実施例では、入力データ信号を１６ビットと仮定し、Ｄ／Ａ変換手段４を１０ビットとした。仮に、入力データ信号をボリュームコントロールのために減衰係数を乗じて下位にビットに展開をするような場合は、変換手段を１６ビットあるいは２０ビット分解能のもので構成することができ、例えば２０ビット分解能のもので構成する場合は１０ビット、即ち６０ｄＢの減衰信号をビット落ちせずに有効に再生することができる。
【００５６】
【発明の効果】
以上説明したように本発明によれば、歪みの少ない電力増幅器を比較的低いクロック周波数で実現することできる。
【図面の簡単な説明】
【図１】本発明の実施例の増幅器を示す図である。
【図２】アナログスイッチの出力波形を示す図である。
【図３】本発明の他の実施例の増幅器を示す図である。
【図４】本発明のさらに他の実施例の増幅器を示す図である。
【図５】アナログスイッチの出力波形を示す図である。
【図６】本発明のさらに他の実施例の増幅器を示す図である。
【図７】電力変換手段の出力波形と電源電圧波形を示す図である。
【図８】電力変換手段の入出力波形を示す図である。
【図９】従来の増幅器を示す図である。
【符号の説明】
１  シリアルパラレル変換回路
２  ディジタル計時回路
３  反転アンプ
４  Ｄ／Ａ変換手段
５  オア回路群
６  クロックおよびタイミング発生手段
７  アナログスイッチ
８  広帯域増幅手段
９  電力変換手段
１０  ローパスフィルター手段
１１  入力端子
１２  出力端子
１３  電源回路
１４  電源電圧検出手段
１５  反転手段
１６  制御端子
１７  ＤＳＰ（ディジタル信号処理手段）
【図１】
0003907982.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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