(57)【特許請求の範囲】
【請求項１】
畳み込みインターリーブの複数のパスそれぞれに設定する遅延量を整数倍＋α（αは０以外の整数で、一定の規則による値）単位で増減することを特徴とするインターリーブ装置。
【請求項２】
さらに、前記畳み込みインターリーブのパスを入れ替えることを特徴とする請求項１記載のインターリーブ装置。
【請求項３】
前記複数のパスそれぞれに設定する遅延量Ｄp は、各パスに与えられる番号をｋ、前記インターリーブに与えられるパラメータをｍとするとき、
【数１】
0003977545.tif 000010
によって決定することを特徴とする請求項２記載のインターリーブ装置。
【請求項４】
インターリーブ側に合わせて、畳み込みインターリーブの複数のパスそれぞれに設定する遅延量を整数倍＋α（αは０以外の整数で、一定の規則による値）単位で増減することを特徴とするデインターリーブ装置。
【請求項５】
さらに、前記畳み込みインターリーブのパスを入れ替えることを特徴とする請求項４記載のデインターリーブ装置。
【請求項６】
前記複数のパスそれぞれに設定する遅延量Ｄr は、各パスに与えられる番号をｋ、前記インターリーブに与えられるパラメータをｍ、遅延が最大のパスの遅延時間をＭとするとき、
【数２】
0003977545.tif 000011
によって決定することを特徴とする請求項５記載のデインターリーブ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルデータ通信において、伝送路のバースト誤りの対策として利用され、伝送データの並べ替え処理を行うインターリーブ装置に関する。
【０００２】
【従来の技術】
デジタルデータ通信において、伝送路のバースト誤り対策の一つとしてインターリーブが有効であることが知られている。このインターリーブの方式の一つとして周期インターリーブ方式が利用されている。この周期インターリーブ方式の代表的なものに、ブロックインターリーブ方式と畳み込みインターリーブ方式がある。
【０００３】
上記２方式においては、インターリーブマトリクスの１行（または１列）以内のバーストエラーについてはデインターリーブ後に誤りビット間隔が最大になるという特徴を有する。しかしながら、伝送路に周期エラーが発生する場合、インターリーブの持つ特定の周期に同期すると、デインターリーブ後に連続ビットエラーが発生してしまうという問題を内在している。
【０００４】
この問題を生じた例を図６に示す。図６は、横書き縦読みのブロックインターリーブにおいて、インターリーブ後にｉビット間隔で周期的に誤りが発生した場合に、列数のｎビット連続誤り（図中×印の部分）が発生する例を示している。
【０００５】
また、上記周期インターリーブ方式では、伝送路の瞬断（ブロッキング）が複数行（または列）に波及すると、デインターリーブ後にｎビットの連続エラーが発生するという問題もある。
【０００６】
【発明が解決しようとする課題】
以上述べたように従来の周期インターリーブ方式では、伝送路に特定の周期の周期エラーが発生する場合、あるいはインターリーブマトリクスの複数行（または列）に及ぶバーストエラーが発生する場合に、デインターリーブ後に連続エラーが発生してしまうことがあるという問題があった。
【０００７】
本発明は、上記の問題を解決すべく、特定の周期の周期エラーが発生する伝送路または長時間のバーストエラーが発生する伝送路に利用する場合でも、デインターリーブ後の連続エラーを低減することのできるインターリーブ方式によるインターリーブ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために本発明に係るインターリーブ装置またはデインターリーブ装置は、以下のような特徴的構成を有する。
【０００９】
（１）畳み込みインターリーブの複数のパスそれぞれに設定する畳み込みの各遅延数を整数倍＋α（αは０以外の整数）単位で増減する。
【００１０】
（２）畳み込みインターリーブのパスを入れ替えて複数のパスそれぞれに畳み込みの各遅延数を設定する。
【００１１】
（３）畳み込みインターリーブの複数のパスそれぞれに設定する畳み込みの各遅延数を整数倍＋α（αは０以外の整数）単位で増減すると共に、畳み込みインターリーブのパスを入れ替える。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１３】
まず、本発明に係るインターリーブ装置は、従来の畳み込みインターリーブ方式に以下の二つの手段の少なくとも一方を加えた構成を有することを特徴とする。
【００１４】
第１の手段は、畳み込みの各遅延数を畳み込みの深さのパス毎に、従来の「整数倍単位で増加」から「整数倍＋α（αは０以外の整数）単位で増減」に改良するというものである。図７に通常の畳み込みインターリーブの例を示し、図１にこの手段による例を示す。（ａ）はマトリクス構成を示し、（ｂ）はそれを実現するための構成を示している。図７でＰ２，Ｐ３，Ｐ４，Ｐ５に対するαは、各々以下の通りである。
【数１】
0003977545.tif 000002
【００１５】
ここで、図７（ｂ）に示す従来のインターリーブ装置では、ｘ１，ｘ２，ｘ３，…を入力して切替スイッチＳIN，ＳOUT によりビット毎に第１乃至第５パスＰ１〜Ｐ５を順に選択する構成となっており、第１乃至第５パスＰ１〜Ｐ５にはそれぞれ０または３の倍数（３個、６個、９個、１２個：３の整数倍単位で増加）の遅延素子（ディレイ）Ｄが直列に接続されている。これに対し、図１（ｂ）に示す本発明に係るインターリーブ装置では、ｘ１，ｘ２，ｘ３，…を入力して切替スイッチＳIN，ＳOUT によりビット毎に第１乃至第５パスＰ１〜Ｐ５を順に選択する構成となっている点で従来装置と同じであるが、各パスＰ１〜Ｐ５に設けられる遅延素子数は順に０個、３個、７個、１２個、１８個（３の倍数＋αの単位で増加）となっている。
【００１６】
図７の例に示す従来の畳み込みインターリーブ方式では、インターリーブ後のビット列が等差数列になり、伝送路での周期エラーの間隔がこの等差数列の間隔と一致すると、デインターリーブ後に連続エラーが発生する。図１に示す本発明の畳み込みインターリーブ方式では、インターリーブ後のビット列を等差数列にせず、各パスの遅延数を従来の整数倍で増加させる方式から整数倍＋αで増加させる方式としている。これにより、周期エラーに対して大幅に性能を改善できる。
【００１７】
以下、具体例をあげて説明する。
【００１８】
図２は、遅延数を整数倍＋αで構成する５１列×ｍ行の畳み込みインターリーブマトリクス構成の例を示すもので、書き込み方法としては、図に示すように、ブロックの斜めに書き込むが、１列毎に、
【数２】
0003977545.tif 000003
【００１９】
のように、
【数３】
0003977545.tif 000004
【００２０】
ずつ下にずらして書き込む。また、読み出し方法としては、図中左から右へ横方向に順次読み出し、１行目から順番にインクリメントして読み出す。
【００２１】
図３は上記インターリーブマトリクス構成を実現する装置構成を示すもので、（ａ）はインターリーブ側、（ｂ）はデインターリーブ側を示している。
【００２２】
すなわち、図３（ａ）に示すインターリーブ装置は、パス数が５１本（Ｐ１〜Ｐ５１）で、各パスＰ１〜Ｐ５１にはそれぞれ
【数４】
0003977545.tif 000005
【００２３】
個の遅延素子（Ｄ）が直列に接続されており、ｘ１，ｘ２，ｘ３，…を入力して切替スイッチＳIN，ＳOUT によりビット毎に第１乃至第５１パスＰ１〜Ｐ５１を順に選択する構成となっている。
【００２４】
逆に、図３（ｂ）に示すデインターリーブ装置は、パス数が５１本（Ｐ１〜Ｐ５１）で、各パスＰ１〜Ｐ５１にはそれぞれ
【数５】
0003977545.tif 000006
【００２５】
個の遅延素子（Ｄ）が直列に接続されており、ｘ１，ｘ２，ｘ３，…を入力して切替スイッチＳIN，ＳOUT によりビット毎に第１乃至第５１パスＰ１〜Ｐ５１を順に選択する構成となっている。
【００２６】
第２の手段は、畳み込みインターリーブのパスを入れ替えるというものである。この手段によれば、複数行（または列）に及ぶ瞬断（ブロッキング）に対して大幅に性能を向上させることができる。
【００２７】
図４及び図５に第１の手段と第２の手段を共に実現した具体例をあげて説明する。
【００２８】
図４は図３（ａ）に示したインターリーブ装置において、畳み込みインターリーブのパスを入れ替えた場合の各パスの遅延数を示すものである。この場合のインターリーブの規則では、左側に示した順序に従って遅延パス（１〜５１）を切り替えてデータを入力する。各パスの遅延量Ｄは、それぞれのパスに与えられたｋに応じて次式で計算できる。
【数６】
0003977545.tif 000007
【００２９】
一例として、パラメータｍを６２３とした場合、最大遅延時間は約３．２３秒である。
【００３０】
図５は図３（ｂ）に示したデインターリーブ装置において、図４に示すインターリーブ装置に対応させ、畳み込みインターリーブのパスを入れ替えた場合の各パスの遅延量を示すものである。この場合のデインターリーブの規則では、左側に示した順序に従って遅延パス（１〜５１）を切り替えてデータを入力する。遅延が最大のパスの遅延時間をＭとすると、
【数７】
0003977545.tif 000008
【００３１】
であるから、各パスの遅延量Ｄは、それぞれのパスに与えられたｋに応じて次式で計算できる。
【数８】
0003977545.tif 000009
【００３２】
一例として、インターリーブ側と同じくパラメータｍを６２３とした場合、最大遅延時間は約３．２３秒である。
【００３３】
以上の例にあげた構成によれば、周期エラーが発生する伝送路または長時間のバーストエラーが発生する伝送路に利用する場合でも、デインターリーブ後の連続エラーを低減することができる。
【００３４】
尚、周期エラー、瞬断（ブロッキング）による長時間のバーストエラーが生じやすい伝送路として、通信・放送衛星及び地上移動端末間または衛星及び中継装置（ギャップフィラー）間または中継装置及び地上移動端末間の伝送路があげられるが、本発明がこれらの伝送路に適用してその効果が顕著に得られることはいうまでもない。
【００３５】
【発明の効果】
以上のように本発明によれば、周期エラーが発生する伝送路または長時間のバーストエラーが発生する伝送路に利用する場合でも、デインターリーブ後の連続エラーを低減することのできるインターリーブ方式によるインターリーブ装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明に係る周期インターリーブ方式によるインターリーブ装置の基本的な実施形態として、遅延量を整数倍＋αで構成するマトリクス構成とこれを実現するための装置構成を示す図。
【図２】  本発明に係るインターリーブ装置の具体的な実施形態として、遅延量を整数倍＋αで構成する５１列×ｍ行の畳み込みインターリーブマトリクス構成の例を示す図。
【図３】  図２に示したインターリーブマトリクス構成を実現するインターリーブ側とデインターリーブ側の装置構成を示す図。
【図４】  図３（ａ）に示したインターリーブ装置において、畳み込みインターリーブのパスを入れ替えた場合の各パスの遅延量を示す図。
【図５】  図３（ｂ）に示したデインターリーブ装置において、畳み込みインターリーブのパスを入れ替えた場合の各パスの遅延量を示す図。
【図６】  従来のブロックインターリーブにおいて、インターリーブ後に周期的に誤りが発生した場合に連続誤りが発生する例を示す図。
【図７】  従来の畳み込みインターリーブ方式による基本的なマトリクス構成とこれを実現するための装置構成を示す図。
【符号の説明】
ＳIN，ＳOUT …切替スイッチ
Ｐ１〜Ｐ５１…パス
Ｄ単位ブロック遅延量
【図１】
0003977545.tif 000012
【図２】
0003977545.tif 000013
【図３】
0003977545.tif 000014
【図４】
0003977545.tif 000015
【図５】
0003977545.tif 000016
【図６】
0003977545.tif 000017
【図７】
0003977545.tif 000018