(57)【特許請求の範囲】
【請求項１】
複数のメモリセルブロックと、
前記メモリセルブロックから並列に読み出される読み出しデータを保持し、保持したデータを順次出力するページバッファと、
読み出し動作時に供給される読み出しパスワードを、予め記憶されている元パスワードと比較し、比較結果を出力するパスワード制御回路と、
前記比較結果が不一致のときに、前記ページバッファからの前記読み出しデータの出力順を変更するバッファ制御回路とを備えていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記ページバッファは、前記読み出しデータをそれぞれ保持する複数の記憶領域を備え、
前記バッファ制御回路は、前記読み出しデータを出力する前記記憶領域を示すポインタを生成するとともに、前記比較結果が不一致のときに、前記ポインタの更新順を前記比較結果の一致時に比べ相違させるポインタ制御回路を備えていることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記ポインタ制御回路は、前記比較結果が異なるときに、前記ポインタを更新することなく、同じ値を出力することを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
前記比較結果の不一致時に使用する前記ポインタの更新量を記憶する更新量記憶回路を備えていることを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置において、
前記ポインタの更新量が前記更新量記憶回路に書き込まれたことを示す書き込み情報を記憶し、該書き込み情報に基づいてその後の前記更新量記憶回路への書き込みを禁止する書き込み禁止回路を備えていることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
前記更新量記憶回路および書き込み禁止回路は、前記更新量および前記書き込み情報をそれぞれ記憶する電気的に書き換え可能な不揮発性の記憶素子を備えていることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記パスワード制御回路は、前記元パスワードを記憶する元パスワード記憶部を備え、
前記記憶部は、電気的に書き換え可能な不揮発性の記憶素子で構成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項６または請求項７記載の半導体記憶装置において、
該半導体記憶装置は、NAND型フラッシュメモリであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、機密保持機構を有する半導体記憶装置に関する。特に、本発明は、電気的に書き換え可能な不揮発性半導体記憶装置の機密保持機構に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置の主力製品として、データを電気的に書き換え可能で、かつデータを一括（または部分的に）消去可能なフラッシュメモリが開発されている。特に、NAND型と呼ばれるメモリセルが直列に配置されたフラッシュメモリ（NAND型フラッシュメモリ）は、ファイル用途向けの大容量記憶装置として幅広く使用されている。
一般に、NAND型フラッシュメモリは、アドレス端子、コマンド端子を有しておらず、アドレス、コマンド（実行命令）、およびデータは、全て入出力端子を介して入力あるいは出力される。外部から供給されるアドレスおよびコマンドは、それぞれアドレスレジスタ、コマンドレジスタに格納される。外部から供給される書き込みデータおよびメモリコアから読み出される読み出しデータは、ページバッファ（データレジスタ）に一時格納される。ページバッファは、ポインタによりページバッファ内の各記憶領域が選択されて動作する。通常、ページバッファの容量は、メモリコア内に複数形成されるページ（メモリコアに対してデータを読み書きする単位）の容量と同一にされている。
【０００３】
上述したNAND型フラッシュメモリの読み出し動作では、まずコマンド（読み出し命令）が供給される。供給されたコマンドは、コマンドレジスタに格納される。次に、データの読み出し開始アドレスが３つに分割されて供給される。これ等アドレスは、アドレスレジスタに格納される。
この後、読み出し動作が開始され、メモリコアから１ページ分のデータがページバッファに転送される。ページバッファに転送されたデータは、リードイネーブル端子に供給されるリードイネーブル信号（クロック）に同期して、入出力端子から順次出力される。より詳細には、リードイネーブル信号に同期してポインタの値が１ずつ増加され、ポインタにより選択される記憶領域から読み出しデータが順次出力される。
【０００４】
【発明が解決しようとする課題】
近年、フラッシュメモリ等の不揮発性半導体記憶装置が使用されるディジタル機器向けの記録媒体（メモリカード等）において、記録しているデータの機密保持に対するニーズが高まっている。例えば、記録媒体に個人情報が記録される場合、その情報が安易に読み出されることを防止しなくてはならない。しかしながら、従来のフラッシュメモリ等では、機密保持機構を備えていないため、個人情報等が簡単に読み出されてしまう問題があった。例えば、フラッシュメモリは、外部から読み出し命令を受けると、常にデータを出力してしまう。
【０００５】
機密保持機構は、フラッシュメモリを搭載する記録媒体に付加してもよい。しかし、記録媒体は、小型かつ安価であることが要求されている。このため、記録媒体のシステム基板等に機密保持用の新たな回路を付加することは、記録媒体の外形寸法が大きくなる点、およびコストが増加する点で困難であった。
なお、画像記録装置に記録される画像情報の機密保持技術が、特開平１−２７７３７０号公報に開示されている。この画像記録装置は、画像情報を記録する際に入力されるパスワードに応じて、画像情報の記録順を変更し、ランダムデータとして記録する。画像情報を読み出す際には、再度パスワードが入力される。画像記録装置は、パスワードが不一致の場合、ランダムデータをそのまま出力し、パスワードが一致した場合、パスワードに基づいてランダムデータを並び換え、元の画像情報として出力する。
【０００６】
しかしながら、この種の機密保持技術では、データの書き込み時と読み出し時の両方において、データの並び順を操作しなくてはならなかった。さらに、書き込み時に画像データの並び順を変えてランダムデータを生成した後、このランダムデータをメモリ回路に書き込まなくてはならない。このため、書き込み制御回路の回路規模が増大するとともに、書き込み時間が多大に必要になるという問題があった。
【０００７】
本発明の目的は、簡易な制御回路でデータの機密保持ができる半導体記憶装置を提供することにある。
本発明の別の目的は、アーキテクチャを大きく変更することなく、データの機密保持ができる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１の半導体記憶装置では、ページバッファは、複数のメモリセルブロックのうち選択されたメモリセルブロックから読み出される読み出しデータを保持し、保持したデータを順次出力する。すなわち、読み出しデータはメモリセルブロックから直接読み出されるのではなく、ページバッファを介して読み出される。パスワード制御回路は、読み出し動作時に供給される読み出しパスワードを、予め記憶されている元パスワードと比較し、比較結果を出力する。バッファ制御回路は、比較結果が異なるときに、ページバッファからの読み出しデータの出力順を変更する。換言すれば、ページバッファは、読み出しパスワードが正しいときに、所定の順序で読み出しデータを出力し、読み出しパスワードが間違っているとき、でたらめな順序で読み出しデータを出力する。したがって、半導体記憶装置に書き込まれたデータの機密保持ができる。読み出し動作時に読み出しパスワードに応じて機密保持がされるため、データの書き込み動作に必要な制御回路は、従来と同じでよい。メモリセルブロックに書き込まれるデータの配列も従来と同じである。このため、バッファ制御回路の一部を変更し、パスワード制御回路を新設するだけでデータの機密保持ができる。したがって、機密保持機構を追加することによるチップサイズの増加を最小限にできる。
【０００９】
なお、パスワードが間違っているときにも、でたらめな順序ではあるが読み出しデータが出力されるため、データを不正に読み出そうとする者は、出力されたデータが正しいか誤っているかを判断できない。このため、単にパスワードを判定する場合に比べ、機密の保持性を強化できる。
請求項２および請求項３の半導体記憶装置では、ページバッファは、読み出しデータをそれぞれ保持する複数の記憶領域を有している。バッファ制御回路は、ポインタ制御回路を有してる。ポインタ制御回路は、読み出しデータを出力する記憶領域を選択するためのポインタを生成する。そして、ポインタ制御回路は、パスワードの比較結果が一致するときに、ポインタの更新順を正しい順序にし、パスワードの比較結果が異なるときに、ポインタの更新順をでたらめな順序にする。例えば、ポインタ制御回路は、パスワードの比較結果が異なるときに、ポインタを１つおきまたは２つおきに増加し、あるいは、ポインタを更新を停止し、同じポインタ値を出力する。この結果、読み出しパスワードに応じて、ポインタを操作するだけでデータの機密保持ができる。
【００１０】
請求項４の半導体記憶装置では、半導体記憶装置は、比較結果の不一致時に使用するポインタの更新量を記憶する更新量記憶回路を有している。このため、例えば、半導体記憶装置を製造する半導体メーカあるいは半導体記憶装置が搭載された記録媒体を製造する装置メーカ等が、ポインタの更新量を自在に設定できる。様々なポインタの更新量を有する半導体記憶装置を出荷することで、不正な読み出しを確実に防止できる。
【００１１】
請求項５の半導体記憶装置では、書き込み禁止回路は、ポインタの更新量が更新量記憶回路に書き込まれたことを示す書き込み情報を記憶し、書き込み情報が記憶されているときに、その後の更新量記憶回路への書き込みを禁止する。このため、上記製造メーカで書き込まれた更新量が改ざんされることを防止できる。
請求項６の半導体記憶装置では、更新量記憶回路および書き込み禁止回路は、更新量および書き込み情報をそれぞれ記憶する電気的に書き換え可能な不揮発性の記憶素子を有している。このため、半導体記憶装置に電源が供給されていなくても、ポインタの更新量および書き込み情報が消失することを防止できる。
【００１２】
請求項７の半導体記憶装置では、パスワード制御回路は、元パスワードを記憶する元パスワード記憶部を有している。元パスワード記憶部は、電気的に書き換え可能な不揮発性の記憶素子で構成されている。このため、半導体記憶装置に電源が供給されていなくても、元パスワードが消失することを防止できる。
請求項８の半導体記憶装置は、NAND型フラッシュメモリとして構成されている。通常、NAND型のフラッシュメモリは、複数のメモリセルブロック（ページ）、ページの記憶容量に対応する記憶容量を有するページバッファ、およびページバッファを制御するバッファ制御回路を有している。このため、従来の回路の一部を変更するだけで、機密保持機構を有するNAND型フラッシュメモリを容易に開発できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体記憶装置の一実施形態を示している。この半導体記憶装置は、シリコン基板上にCMOSプロセスを使用してNAND型フラッシュメモリとして形成されている。
フラッシュメモリは、ロウアドレスバッファ１０、選択トランジスタデコーダ１２、ロウアドレスデコーダ１４、コラムアドレスバッファ１６、コラムアドレスデコーダ１８、アドレスレジスタ２０、コマンドレジスタ２２、制御回路２４、メモリセルアレイ２６、コラムゲート列２８、センスアンプ列３０、ページバッファ３２、バッファ制御回路３４、パスワード制御回路３６、および入出力制御回路３８を有している。
【００１４】
ロウアドレスバッファ１０は、アドレスレジスタ２０から出力される内部アドレスIADD（上位アドレス；ブロックアドレスおよびページアドレス）を受け、受けたアドレスを選択トランジスタデコーダ１２およびロウアドレスデコーダ１４に出力する。選択トランジスタデコーダ１２は、受けたアドレスをデコードし、選択線信号SLを出力する。ロウアドレスデコーダ１４は、受けたアドレスをデコードし、ワード線信号WLを出力する。
【００１５】
コラムアドレスバッファ１６は、アドレスレジスタ２０から出力される内部アドレスIADD（下位アドレス）を受け、受けたアドレスをコラムアドレスデコーダ１８に出力する。コラムアドレスデコーダ１８は、受けたアドレスをデコードし、コラム線信号CLを出力する。
アドレスレジスタ２０は、入出力制御回路３８を介して外部から供給されるアドレスADDを保持し、保持しているアドレスADDを内部アドレスIADDとして出力する。コマンドレジスタ２２は、入出力制御回路３８を介して外部から供給されるコマンドCMDを保持し、保持しているコマンドCMDを内部コマンドICMDとして出力する。
【００１６】
制御回路２４は、内部コマンドICMDに応じて活性化され、ライトプロテクト信号WPB、チップイネーブル信号CEB、リードイネーブル信号REB、ライトイネーブル信号WEB、コマンドラッチイネーブル信号CLE、およびアドレスラッチイネーブル信号ALEに応じて、ロウアドレスデコーダ１４、メモリセルアレイ２６、センスアンプ列３０、ページバッファ３２、バッファ制御回路３４、およびパスワード制御回路３６をそれぞれ制御する複数の制御信号CNTを生成する。ここで、末尾に"B"が付く信号は、負論理であることを示している。
【００１７】
メモリセルアレイ２６は、例えば、４ｋビット（５１２ビット×８・Ｉ／Ｏ）のメモリセルを有するページPAGE（メモリセルブロック）を１６ｋ個有している。すなわち、このフラッシュメモリは、６４Ｍビットの記憶容量を有している。ページPAGE内には、特に図示していないが、１６個のメモリセルが直列に配置され、その両端に選択トランジスタが配置されている。一方の選択トランジスタの入出力ノードは、ビット線に接続されている。メモリセルは、コントロールゲートおよびフローティングゲートを有している。コントロールゲートは、ワード線信号WLを受けている。選択トランジスタのゲートは、選択線信号SLを受けている。なお実際には、３２個のページPAGEによりブロックが構成されており、これ等ブロックが、ブロックアドレスにより選択される。
【００１８】
コラムゲート列２８は、メモリセルアレイ２６内のビット線とセンスアンプ列３０内のセンスアンプとを接続する複数のコラムスイッチ（図示せず）を有している。コラムスイッチ（トランジスタ）のゲートは、コラム選択信号CLを受けている。センスアンプ列３０内のセンスアンプで増幅されたデータは、ページバッファ３２に出力され（読み出し動作）、あるいはコラムスイッチを介してメモリセルアレイ２６に書き込まれる（書き込み動作）。
【００１９】
ページバッファ３２は、１つのページPAGEの記憶容量と同じ４ｋビット（５１２ビット×８・Ｉ／Ｏ）の記憶容量を有している。すなわち、ページバッファ３２は、５１２個（５１２バイト）の記憶領域Ｓを有している。ページバッファ３２は、読み出し動作時に、メモリセルアレイ２６の１ページ分のデータを受信し、その後、制御信号CNTに同期してポインタPNTが示す記憶領域Ｓに保持されているデータをデータDATAとして順次出力する。ページバッファ３２は、書き込み動作時に、制御信号CNTに同期して動作し、順次供給されるデータDATA（書き込みデータ）をポインタPNTが示す記憶領域Ｓに格納し、その後、メモリセルアレイ２６に１ページ分のデータを転送する。すなわち、メモリセルアレイ２６に対する読み出し動作および書き込み動作は、１ページ単位（ページバッファ単位）で実行される。
【００２０】
バッファ制御回路３４は、制御信号CNTに同期して動作し、比較結果信号COMPに応じてポインタPNTを順次変更する。比較結果信号COMPは、後述するように、読み出し動作時に供給された読み出しパスワードRPASが正しいときに低レベルに変化し、読み出しパスワードRPASが間違っているときに高レベルに変化する。そして、バッファ制御回路３４は、読み出しパスワードRPASが正しいときに、ポインタPNTを１ずつ増加させ、読み出しパスワードRPASが間違っているときに、ポインタPNTを２ずつ増加させる。あるいは、バッファ制御回路３４は、ポインタPNTを更新さず同じポインタ値を出力する。なお、読み出しパスワードRPASが間違っているときのポインタPNTの更新量は、入出力制御回路３８を介して外部から供給される情報信号INFOにより予め設定される。
【００２１】
パスワード制御回路３６は、制御信号CNTに同期して動作し、読み出し動作時に供給される読み出しパスワードRPASと、予め設定されている元パスワードとを比較し、比較結果を比較結果信号COMPとして出力する。
入出力制御回路３８は、入出力端子I/O0-I/O7を介してアドレスADD、コマンドCMD、読み出しパスワードRPAS、および情報信号INFOを受け、データDATAを入出力する。
【００２２】
図２は、図１に示したパスワード制御回路３６、バッファ制御回路３４、およびページバッファ３２の詳細を示している。これ等回路３６、３４、３２に供給される制御信号CNTは、図示を省略している。ページバッファ３２は、読み出し動作に関係する回路のみを記載している。
パスワード制御回路３６は、元パスワード記憶部３６ａおよびパスワード比較部３６ｂを有している。元パスワード記憶部３６ａは、メモリセルアレイ２６内のメモリセルと同じフローティングゲートタイプのメモリセルで構成されている。元パスワード記憶部３６ａには、予め正しいパスワード（元パスワード）が記憶されている。元パスワードが、電気的に書き換え可能な不揮発性のメモリセルに保持されるため、フラッシュメモリに電源が供給されなくても、元パスワードが消失することはない。パスワード比較部３６ｂは、元パスワードと外部から供給される読み出しパスワードRPASとを比較し、比較結果信号COMPを出力する。
【００２３】
バッファ制御回路３４は、書き込み禁止回路３４ａ、更新量記憶回路３４ｂ、およびポインタ制御回路３４ｃを有している。書き込み禁止回路３４ａは、更新量記憶回路３４ｂへの書き込みが実行されたことを示す書き込み情報を記憶する書き込み記憶部３４ｄを有している。書き込み禁止回路３４ａは、書き込み記憶部３４ｄに書き込み情報が記憶されていないときに、更新量記憶回路３４ｂへの情報信号INFOの書き込みを許可し、書き込み情報が記憶されているときに更新量記憶回路３４ｂへの新たな情報信号INFOの書き込みを禁止する。すなわち、ポインタPNTの更新量は、一度設定された後変更することができない。
【００２４】
更新量記憶回路３４ｂは、入出力制御回路３８を介して外部から供給される情報信号INFOを記憶する。情報信号INFOは、ポインタPNTの更新量を示す情報を含んでいる。書き込み記憶部３４ｄおよび更新量記憶回路３４ｂは、メモリセルアレイ２６内のメモリセルと同じフローティングゲートタイプのメモリセルで構成されている。このため、フラッシュメモリに電源が供給されなくても、書き込み記憶部３４ｄに記憶されている書き込み情報および更新量記憶回路３４ｂ書き込まれた更新量が消失することはない。
【００２５】
ポインタ制御回路３４ｃは、比較結果信号COMPが一致を示すときに、ポインタPNTを１ずつ増加し（正常な読み出し動作）、比較結果信号COMPが不一致を示すときに、更新量記憶回路３４ｂに記憶された更新量に応じてポインタPNTの更新量を変更する（でたらめな読み出し動作）。
ページバッファ３２は、上述したように、センスアンプ列３０からの並列の読み出しデータを受ける５１２個（５１２バイト）の記憶領域S1-S512と、記憶領域S1-S512にそれぞれ対応するスイッチSWと、スイッチSWを制御するページデコーダ３２ａとを有している。ページデコーダ３２ａは、ポインタPNTの値に応じた所定のスイッチSWをオンさせる。すなわち、ポインタPNTの更新に応じて、ページバッファ３２から読み出しデータ（データDATA）が順次出力される。
【００２６】
図３は、上述したフラッシュメモリの読み出し動作を示している。
読み出し動作では、まず、コマンドラッチイネーブル信号CLEが活性化され（図３（ａ））、ライトイネーブル信号WEBに同期して、コマンドCMDおよび読み出しパスワードRPASが順次供給される（図３（ｂ）、（ｃ））。次に、アドレスラッチイネーブル信号ALEが活性化され（図３（ｄ））、ライトイネーブル信号WEBに同期して、アドレスADD1、ADD2、ADD3が順次供給される（図３（ｅ））。
【００２７】
図２に示したパスワード比較部３６ｂは、入力された読み出しパスワードRPASと元パスワードとを比較し、比較結果信号COMPを出力する。比較結果が一致した場合、比較結果信号COMPは低レベルに変化し（図３（ｆ））、比較結果が不一致の場合、比較結果信号COMPは高レベルに変化する（図３（ｇ）、（ｈ））。
この後、メモリセルアレイ２６が動作を開始する。レディ・ビジー端子は、メモリセルアレイ２６からのデータの読み出しが可能になるまでの期間、低レベルに変化する（図３（ｉ））。ビジー期間中、アドレスに応じてワード線信号WLが選択され、メモリセルからデータが読み出される。読み出されたデータは、センスアンプにより増幅される。センスアンプにより増幅されたデータは、ページバッファ３２に並列に転送される。
【００２８】
レディ・ビジー端子が高レベルに変化した後、リードイネーブル信号REBが連続して複数回活性化される（図３（ｊ））。図２に示したポインタ制御回路３４ｃは、比較結果信号COMPが低レベルのとき、すなわち、読み出しパスワードRPASが正しいとき、リードイネーブル信号REBに同期してポインタPNTを１ずつ増加する（図３（ｋ））。ページバッファ３２は、ポインタPNTに応じた記憶領域Ｓから読み出しデータQ1、Q2、Q3、...を順次出力する（図３（ｌ））。ここで、最初のポインタ値P1は、外部から供給されたアドレスADD（読み出し開始アドレス）に応じた値である。すなわち、読み出し開始アドレスから順にデータが読み出され、入出力端子I/Oから出力される。読み出しパスワードRPASが正しいときの読み出し動作は、読み出しパスワードRPASを入力する以外、従来と同じである。
【００２９】
一方、ポインタ制御回路３４ｃは、比較結果信号COMPが高レベルのとき、すなわち、読み出しパスワードRPASが間違っているとき、リードイネーブル信号REBに同期してポインタPNTを１おきに増加する（図３（ｍ））。あるいは、ポインタ制御回路３４ｃは、リードイネーブル信号REBに同期して同一のポインタ値P1を出力する（図３（ｎ））。この結果、読み出しデータがでたらめな順序でページバッファ３２から読み出され、入出力端子I/Oから出力される（図３（ｏ）、（ｐ））。なお、読み出しパスワードRPASが間違っているときのポインタPNTの更新量は、上記に限定されない。例えば、ポインタPNTの更新量は、３以上の任意の整数にすることも可能である。
【００３０】
このように、読み出しパスワードRPASが間違っているときに、ページバッファ３２を制御するポインタPNTを更新量を変えることで、読み出しデータがでたらめな順で出力され、フラッシュメモリ内に記憶されているデータの機密が保持される。
以上、本実施形態では、間違った読み出しパスワードRPASが入力されたとき、読み出しデータをでたらめな順序で出力した。したがって、フラッシュメモリに書き込まれたデータの機密保持ができる。読み出し動作時に読み出しパスワードRPASに応じて機密保持をしたので、データの書き込み動作に必要な制御回路を、従来と同じにできる。メモリセルブロックに書き込まれるデータの配列も従来と同じである。このため、簡易な回路変更、回路追加によりデータの機密保持ができる。したがって、機密保持機構を追加することによるチップサイズの増加を最小限にできる。
【００３１】
読み出しパスワードRPASが間違っているときに、でたらめな順序ではあるが読み出しデータが出力されるため、データを不正に読み出そうとする者は、出力されたデータが正しいか誤っているかを判断できない。このため、単にパスワードを判定する場合に比べ、機密の保持性を強化できる。
読み出しパスワードRPASが間違っているときに、ページバッファ３２を制御するポインタPNTの更新値を正常な場合に比べ相違させることで、データの出力順を変更した。すなわち、読み出しパスワードRPASに応じてポインタPNTを操作するだけでデータの機密保持が容易にできる。
【００３２】
更新量記憶回路３４ｂを形成したので、例えば、フラッシュメモリを製造する半導体メーカあるいはフラッシュメモリが搭載されたメモリカード等を製造する装置メーカ等が、ポインタの更新量を自在に設定できる。したがって、様々なポインタの更新量を有するフラッシュメモリを出荷でき、不正な読み出しを確実に防止できる。また、書き込み禁止回路３４ｃを形成したので、上記製造メーカで書き込まれた更新量が改ざんされることを防止できる。
【００３３】
更新量記憶回路３４ｂおよび書き込み禁止回路３４ａの書き込み記憶部３４ｄを電気的に書き換え可能な不揮発性のメモリセルで構成し、これ等メモリセルに更新量および書き込み情報を記憶した。また、パスワード制御回路３６の元パスワード記憶部３６ａを電気的に書き換え可能な不揮発性のメモリセルで構成し、このメモリセルに元パスワードを記憶した。このため、フラッシュメモリに電源が供給されていなくても、ポインタの更新量、書き込み情報、および元パスワードが消失することを防止できる。
【００３４】
さらに、本発明を、複数のページPAGE、ページPAGEの記憶容量に対応する記憶容量を有するページバッファ３２、およびページバッファ３２を制御するバッファ制御回路３４を既に有するNAND型フラッシュメモリに適用した。このため、従来のフラッシュメモリ内の回路の一部を変更するだけで、機密保持機構を有するNAND型フラッシュメモリを容易に開発できる。
【００３５】
なお、上述した実施形態では、元パスワード記憶部３６ａに電気的に書き換え可能な不揮発性のメモリセルを形成し、このメモリセルに元パスワードを記憶した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、元パスワード記憶部３６ａに複数のヒューズを形成し、このヒューズを元パスワードに応じて溶断してもよい。
【００３６】
上述した実施形態では、本発明をフラッシュメモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をフラッシュメモリ以外のEEPROMに適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３７】
【発明の効果】
請求項１の半導体記憶装置では、読み出しパスワードが正しいときに、所定の順序で読み出しデータを出力し、読み出しパスワードが間違っているとき、でたらめな順序で読み出しデータを出力することで、半導体記憶装置に書き込まれたデータの機密保持ができる。バッファ制御回路の一部を変更し、パスワード制御回路を新設するだけでデータの機密保持ができるため、機密保持機構を追加することによるチップサイズの増加を最小限にできる。単にパスワードを判定する場合に比べ、機密の保持性を強化できる。
【００３８】
請求項２および請求項３の半導体記憶装置では、読み出しパスワードに応じて、ポインタを操作するだけで容易にデータの機密保持ができる。
請求項４の半導体記憶装置では、半導体記憶装置を製造する半導体メーカあるいは半導体記憶装置が搭載された記録媒体を製造する装置メーカ等が、ポインタの更新量を自在に設定できる。様々なポインタの更新量を有する半導体記憶装置を出荷することで、不正な読み出しを確実に防止できる。
【００３９】
請求項５の半導体記憶装置では、製造メーカで書き込まれた更新量が改ざんされることを防止できる。
請求項６の半導体記憶装置では、半導体記憶装置に電源が供給されていなくても、ポインタの更新量および書き込み情報が消失することを防止できる。
請求項７の半導体記憶装置では、半導体記憶装置に電源が供給されていなくても、元パスワードが消失することを防止できる。
【００４０】
請求項８の半導体記憶装置では、このため、従来の回路の一部を変更するだけで、機密保持機構を有するNAND型フラッシュメモリを容易に開発できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１の要部の詳細を示すブロック図である。
【図３】本発明の半導体記憶装置の読み出し動作を示すタイミング図である。
【符号の説明】
１０  ロウアドレスバッファ
１２  選択トランジスタデコーダ
１４  ロウアドレスデコーダ
１６  コラムアドレスバッファ
１８  コラムアドレスデコーダ
２０  アドレスレジスタ
２２  コマンドレジスタ
２４  制御回路
２６  メモリセルアレイ
２８  コラムゲート列
３０  センスアンプ列
３２  ページバッファ
３２ａ  ページデコーダ
３４  バッファ制御回路
３４ａ  書き込み禁止回路
３４ｂ  更新量記憶回路
３４ｃ  ポインタ制御回路
３６  パスワード制御回路
３６ａ  元パスワード記憶部
３６ｂ  パスワード比較部
３８  入出力制御回路
ALE  アドレスラッチイネーブル信号
CEB  チップイネーブル信号
CL  コラム線信号
CLE  コマンドラッチイネーブル信号
CNT  制御信号
COMP  比較結果信号
IADD1、IADD2  内部アドレス
ICMD1、ICMD2  内部コマンド
INFO  情報信号
DATA  データ
PAGE  ページ
PNT  ポインタ
REB  リードイネーブル信号
RPASS  読み出しパスワード
Ｓ  記憶領域
SL  選択線信号
WEB  ライトイネーブル信号
WL  ワード線信号
WPB  ライトプロテクト信号
【図１】
0003898481.tif 000002
【図２】
0003898481.tif 000003
【図３】
0003898481.tif 000004