(57)【特許請求の範囲】
【請求項１】
ゲート長の異なる複数の完全空乏型のＳＯＩ（Silicon on Insulator）トランジスタ構造を備える半導体装置において、
チャネル形成部のゲート長方向における両端部に、ソースおよびドレインと不純物の導電型が異なり中央部よりも不純物濃度が高い高濃度領域が設けられているとともに、前記ゲート長の異なる複数の完全空乏型のＳＯＩトランジスタ構造においてゲート長に依存せず前記高濃度領域のゲート長方向の幅が等しく設けられている
ことを特徴とする半導体装置。
【請求項２】
前記チャネル形成部における前記高濃度領域と前記ソースおよび前記ドレインとの間にエクステンション層が設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チャネル形成部の厚さは、前記ゲート長の１／１０より厚く１／２以下である
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記チャネル形成部の中央部に不純物のノンドープ領域が設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ノンドープ領域は、不純物濃度が５×１０17ｃｍ-3以下である
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記チャネル形成部を間にして第１ゲートと第２ゲートとが形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
ゲート長の異なる複数の完全空乏型のＳＯＩ（Silicon on Insulator）トランジスタ構造を備える半導体装置の製造方法において、
ＳＯＩ層の素子形成領域にゲート酸化膜を形成し、そのゲート酸化膜を介してゲートを形成する工程と、
前記素子形成領域の前記ゲートと対応するチャネル形成部の両端部に、ソースおよびドレインと不純物の導電型が異なり中央部よりも不純物濃度が高い高濃度領域を形成する工程と、
前記素子形成領域のチャネル形成部以外の部分に不純物注入を行ってソース、ドレインを形成する工程とを備えており、
前記ゲート長の異なる複数の完全空乏型のＳＯＩトランジスタ構造の形成においてゲート長に依存せず前記高濃度領域のゲート長方向の幅を等しく形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記ＳＯＩ層を間にして前記ゲートと反対側となる基板内に、予め別のゲートを形成しておく
ことを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、完全空乏型のＳＯＩトランジスタから成る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、低消費電力、高速駆動等の観点から、ＳＯＩ（Silicon on Insulator）構造のトランジスタ（ＳＯＩトランジスタ）の開発が盛んに行われている。ＳＯＩトランジスタは、ＳＯＩ構造によって素子間同士の完全分離が容易となり、またソフトエラーやＣＭＯＳトランジスタに特有なラッチアップの抑制が可能になることが知られている。このため、比較的早くから５００ｎｍ程度のＳｉ活性層を備えたＳＯＩ構造によってＣＭＯＳトランジスタＬＳＩの高速・高信頼性化の検討が行われてきている。
【０００３】
最近では、ＳＯＩの表面Ｓｉ層をさらに１００ｎｍ程度以下にまで薄く、またチャネルの不純物濃度も比較的低い状態に制御して、ほぼＳｉ活性層全体が空乏化するような条件（完全空乏型ＳＯＩトランジスタ）にすると、拡散層容量の低減のみならず、Subthreshold領域での急峻なドレイン電流の立ち上がり等のさらに優れた特性を有することから、今後の携帯機器等で必要とされている低消費電力ＬＳＩへの応用が期待され始めている。
【０００４】
【発明が解決しようとする課題】
ところが、完全空乏型ＳＯＩトランジスタには、デザイン・ルールの縮小に伴い、より薄いＳＯＩ膜が必要とされるようになってきており（single Gateタイプでは、一般にできあがりゲート長の１／１０以下のチャネルＳＯＩ膜厚）、このために以下に示す課題が顕在化している。
【０００５】
すなわち、次世代の微細ＬＳＩに要求されるＳＯＩ膜厚は、完全空乏型ＳＯＩトランジスタの場合、短チャネル効果をＳＯＩ膜厚の薄膜化のみによって抑制しようとした場合、ゲート長の縮小に伴いますます薄いＳＯＩ層が要求されることになる。
【０００６】
例えば、1998IEEE,IEDM98,p.407-p.410においてHon-Sum Philip Wong等は、デバイスシミュレータを用いた計算結果を報告しているが、０．１μｍ世代のトランジスタの場合、ＳＯＩ膜厚が１０ｎｍ以下でないとＶｔｈのＲｏｌｌ−ｏｆｆを十分に抑制することはできない。ところが、これはシミュレーションの結果であって、実際にこのような薄いＳＯＩ膜厚でデバイスを作製しようとした場合、次のようなプロセス上の問題が生じる。
【０００７】
（１）寄生抵抗の増大
（２）閾値（Ｖｔｈ）の制御性の悪化
（３）拡散層へのコンタクト形成の問題
（４）キャリアの移動度低下の問題（量子効果）
（５）結晶性の悪化（Ｓｉの凝集の発生）
【０００８】
つまり、ＳＯＩ層が極端に薄膜化した場合、シリサイドを形成するにしてもＳｉ層が有限の膜厚であるために金属の膜厚を厚くしてもそれほど寄生抵抗を下げることはできない。しかも、拡散層のＳＯＩもしくはシリサイド膜厚が極端に薄くなると、ファーストコンタクト形成時の層間絶縁膜の加工時に拡散層でエッチングを止めることが非常に困難となる。
【０００９】
また、短チャネル効果をＳＯＩ層の薄膜化のみによって抑制しようとした場合、それに伴って、例えば選択エピタキシャル成長、ゲート電極仕事関数制御等の付加が必要となる。その一方で量子効果によるキャリアの移動度低下やＳｉの凝集等の問題は、材料が持つ本質的な問題であり、その解決は非常に困難である。
【００１０】
また、完全空乏型ＳＯＩトランジスタの閾値を、チャネルへ導入する不純物濃度によって制御しようとした場合、閾値は導入された不純物の総量によって決定される。このため、ＳＯＩ膜厚に依存して不純物総量が変わることからＳＯＩ膜厚の変動による閾値のばらつきが大きくなってしまう。
【００１１】
【課題を解決するための手段】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明の半導体装置は、ゲート長の異なる複数のトランジスタ構造を備える半導体装置において、チャネル形成部のゲート長方向における両端部に、ソースおよびドレインと不純物の導電型が異なり中央部よりも不純物濃度の高い高濃度領域が設けられているとともに、ゲート長の異なる複数の完全空乏型のＳＯＩトランジスタ構造においてゲート長に依存せず高濃度領域のゲート長方向の幅が等しく設けられているものである。
【００１２】
また、本発明に係る半導体装置の製造方法は、ゲート長の異なる複数のトランジスタ構造を備える半導体装置の製造方法において、ＳＯＩ層の素子形成領域にゲート酸化膜を形成し、そのゲート酸化膜を介してゲートを形成する工程と、素子形成領域のゲートと対応するチャネル形成部の両端部に、ソースおよびドレインと不純物の導電型が異なり中央部よりも不純物濃度が高い高濃度領域を形成する工程と、素子形成領域のチャネル形成部以外の部分に不純物注入を行ってソース、ドレインを形成する工程とを備えており、ゲート長の異なる完全空乏型のＳＯＩトランジスタ構造の形成においてゲート長に依存せず高濃度領域のゲート長方向の幅を等しく形成する方法である。
【００１３】
このような本発明では、ゲート長の異なる複数のトランジスタ構造を備える半導体装置において、チャネル形成部のゲート長方向における両端部に、ソースおよびドレインと不純物の導電型が異なり中央部よりも不純物濃度の高い高濃度領域を設けるとともに、ゲート長の異なる複数の完全空乏型のＳＯＩトランジスタ構造においてゲート長に依存せず高濃度領域のゲート長方向の幅を等しく設けていることから、長チャネルのトランジスタでは閾値がチャネル形成部の大半を占める低い不純物濃度で決まり、短チャネルのトランジスタではチャネル形成部の高濃度領域の不純物濃度で決まるようになる。
【００１４】
特に、ゲート長の異なる複数のトランジスタ構造を備える半導体装置において、この相対的に高い不純物濃度を備える高濃度領域をトランジスタのチャネル長に依存せず、一定の領域幅で形成することで、チャネル長の変動に伴って閾値が変動する（短チャネルほど、閾値が小さくなる）ことを抑制できるようになる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて説明する。図１は、第１実施形態に係る半導体装置を説明する模式断面図である。この半導体装置１は、ＳＩＭＯＸ基板２０（Low Dose SIMOX）上に形成されたＳＯＩ層２３に形成された完全空乏型ＳＯＩトランジスタから成るものである。
【００１６】
ＳＯＩ膜２３には、中央部分にチャネル形成部１０、両端部分にソース４、ドレイン５が形成されている。また、チャネル形成部１０上には絶縁膜２ａを介してゲート２が形成されている。
【００１７】
ゲート２の両側にはサイドウォール３が形成され、そのサイドウォール３の下方にあるＳＯＩ膜にはエクステンション領域１２が形成されている。
【００１８】
このような完全空乏型ＳＯＩトランジスタにおいて、本実施形態では、チャネル形成部１０における不純物濃度が、ゲート２の長さ方向（ソース４−ドレイン５方向）に沿って不均一に注入されている点に特徴がある。
【００１９】
具体的には、チャネル形成部１０におけるエクステンション領域１２の近傍に、チャネル形成部１０の中央部よりも不純物濃度が高い高濃度領域１１を備えている。なお、エクステンション領域１２が形成されていないトランジスタの場合には、チャネル形成部１０のソース４およびドレイン５の近傍に高濃度領域１１が設けられる。
【００２０】
ここで、半導体装置１がＮ−ＭＯＳトランジスタの場合には、例えばｐ型〜２０Ω・ｃｍから成る抵抗率の支持基板２１、埋め込み酸化膜２２の厚さ例えば１００ｎｍのＳＩＭＯＸ基板２０に形成される。
【００２１】
ゲート２の直下となるＳＯＩ膜２３（チャネル形成部１０）は、例えば２６ｎｍ厚となっていて、拡散層であるソース４、ドレイン５およびゲート２には、例えば堆積膜厚５ｎｍのＣｏによって自己整合的にシリサイド３０（ＣｏＳｉ2の膜厚は、〜１８ｎｍ）が形成されている。
【００２２】
ゲート２とチャネル形成部１０との間の絶縁膜２ａは、約３．５ｎｍ厚であり、ゲート２はＰｈｏｓが十分にドープされたｎ+ＰｏｌｙＳｉ（２００ｎｍ厚）から構成される。
【００２３】
ソース４、ドレイン５およびエクステンション領域１２は、ともにＡｓが高濃度にドープされていて、エクステンション領域１２を含めたＳＯＩ膜２３は十分に低抵抗化されている。ゲート２の側壁に形成されたサイドウォール３はＳｉＯ2によって形成されており、その幅は約〜１００ｎｍとなっている。
【００２４】
チャネル形成部１０の中央付近の不純物濃度は〜２×１０18ｃｍ-3（ドーズでＢが６×１０12ｃｍ-2）となっているが、チャネル形成部１０の高濃度領域１１の不純物濃度は、ピーク濃度で〜３×１０19ｃｍ-3（ドーズでＢが〜１×１０14ｃｍ-2）となっている。このチャネル形成部１０の高濃度領域１１は、ゲート２の長さが異なっても一律に例えば横方向（ゲート長方向）に〜５０ｎｍとしている。
【００２５】
このような構造にすることで、Ｎ−ＭＯＳトランジスタの閾値Ｖｔｈは、ゲート長〜６．０μｍの長チャネルトランジスタでＶｔｈ〜０．４Ｖとなるが、ゲート長〜０．１４μｍの短チャネルトランジスタでもＶｔｈ〜０．３Ｖ程度までしか低下せず、Ｒｏｌｌ−ｏｆｆを〜０．１Ｖ程度に抑制することが可能となる。
【００２６】
図２は、チャネル長の異なる半導体装置の構成を説明する模式断面図である。本実施形態では、図２（ａ）に示すようなゲート長Ｌｇ１から成るチャネル形成部１０の長いトランジスタ（長チャネルトランジスタ）と、図２（ｂ）に示すようなゲート長Ｌｇ２から成るチャネル形成部１０の短いトランジスタ（短チャネルトランジスタ）とで、チャネル形成部１０に設ける高濃度領域１１の幅ｄをゲート長に依存せず一定にしている。
【００２７】
これにより、チャネル長の変動に伴ってトランジスタの閾値が変動する（短チャネルほど、閾値が小さくなる）ことを抑制できるようになる。これは、短チャネルトランジスタほど、高い不純物濃度の寄与が相対的に高まるため、実効的なチャネル形成部１０の不純物濃度が高くなるためである。
【００２８】
図３は、ゲート長（チャネル長）に対する閾値電圧の変化を説明する図である。この図では、チャネル形成部に高濃度領域を持たない従来技術のＮ−ＭＯＳトランジスタの閾値電圧変化と、チャネル形成部に高濃度領域を持つ本発明のＮ−ＭＯＳトランジスタの閾値電圧変化とを示している。
【００２９】
長チャネル側では本発明と従来技術とはほぼ同じ閾値Ｖｔｈとなっているが、短チャネル側では従来技術の方が大きくＲｏｌｌ−ｏｆｆし、本発明では小さなＲｏｌｌ−ｏｆｆになっている。
【００３０】
このことから、本実施形態では、ゲート長（チャネル長）を短くする場合であっても、チャネル形成部（ＳＯＩ膜）の厚さを薄くすることなく閾値電圧の低下を抑制できるようになる。特に、本実施形態の半導体装置１では、ＳＯＩ膜の厚さをゲート長の１／１０より厚く１／２以下にすることが可能となる。
【００３１】
次に、本実施形態に係る半導体装置の製造方法を説明する。図４〜図５は、本実施形態に係る半導体装置の製造方法を順に説明する模式断面図である。先ず、図４（ａ）に示すように、例えばｐ型〜２０Ω・ｃｍから成る抵抗率の支持基板２１、埋め込み酸化膜２２の厚さ例えば１００ｎｍ、ＳＯＩ膜２３の厚さが〜４２ｎｍのＳＩＭＯＸ基板２０を用意し、公知の手法（例えば、Trench法）による素子分離を行う。
【００３２】
次に、図４（ｂ）に示すように、チャネル形成部１０となるＳＯＩ膜２３に、不純物をイオン注入する。イオン注入条件は、例えば以下のようになる。
イオン種：ＢＦ2+、加速電圧：１５ｋｅＶ、ドーズ量：６×１０12ｃｍ-2、注入角度：０°
【００３３】
このイオン注入によって、チャネル形成部１０にはゲート長方向に均一に不純物がドープされる状態となる。その後、ＳＯＩ膜２３上に約３．５ｎｍ厚の絶縁膜２ａを形成し、図４（ｃ）に示すゲート２となるＰｏｌｙＳｉを堆積する。そして、ＰｏｌｙＳｉに不純物（Ｐｈｏｓ）を導入した後、パターニングしてゲート２を形成する。
【００３４】
次に、図５（ａ）に示すように、ゲート２に対して自己整合的にエクステンション領域１２を形成するための不純物をＳＯＩ膜２３に注入する。このときのイオン注入条件は、例えば以下のようになる。
イオン種：Ａｓ+、加速電圧：２．５ｋｅＶ、ドーズ量：２．４×１０15ｃｍ-2、注入角度：０°
【００３５】
次に、図５（ｂ）に示すように、エクステンション領域１２と隣接するチャネル形成部１０の端部に、チャネル不純物濃度が中央部に対して相対的に高い高濃度領域１１を形成するため、例えば、以下の条件によって斜めイオン注入（HaloもしくはPocketイオン注入）を行う。
イオン種：Ｂ+、加速電圧：８．０ｋｅＶ、ドーズ量：１．２８×１０14ｃｍ-2（１．６×１０13×８の８方向分割注入）、注入角度：２０°
【００３６】
このように、ゲート２に対して自己整合的に斜めイオン注入を行うことにより、エクステンション領域１２と隣接したチャネル形成部１０の端部に、中央より相対的に不純物濃度が高い高濃度領域１１をゲート長に依存せず一定幅で形成できるようになる。
【００３７】
次いで、図５（ｃ）に示すように、ＳｉＯ2の全面堆積とエッチバックとにより、ゲート２の側壁にサイドウォール３を形成する。次に、図６（ａ）に示すように、ソース４、ドレイン５となるＳＯＩ膜２３に不純物（例えば、Ａｓ）を高濃度にイオン注入した後、不純物の活性化のための熱処理を、例えば以下の条件によって行う。
９５０℃、１０秒、Ｎ2雰囲気中、ＲＴＡ処理
【００３８】
その後、図６（ｂ）に示すように、ゲート２、ソース４、ドレイン５に自己整合的にシリサイド３０を形成し、図６（ｃ）に示すような層間絶縁膜４０の堆積と、コンタクトホールの形成、およびメタライゼーションを行う。
【００３９】
本実施形態の半導体装置１では、短チャネルのトランジスタを構成しても、ＳＯＩ膜２３の薄膜化に依存しないで閾値変動を抑制できることから、ＳＯＩ膜２３をゲート長の１／１０〜１／２にすることができ、コンタクトホールの形成時に層間絶縁膜４０のエッチングをソース４、ドレイン５で止めるのが容易となり、製造条件の緩和を図ることが可能となる。これらの工程により、本実施形態の半導体装置１が完成する。
【００４０】
なお、上記説明した実施形態では、Ｎ−ＭＯＳトランジスタを例としているが、Ｐ−ＭＯＳトランジスタであっても適用可能である。また、ＣＭＯＳトランジスタであってもレジストマスクにてイオン種を打ち分けることにより製造することか可能である。
【００４１】
さらに、ＳＯＩ基板としてＳＩＭＯＸ基板を用いたが、これ以外にもＥＬＴＲＡＮ、Ｕｎｉｂｏｎｄ等の張り合わせ法によるＳＯＩ基板であってもよい。また、トランジスタの各構造、不純物濃度、イオン注入条件等は上記の例に限定されるものではない。
【００４２】
次に、第２実施形態について説明する。第２実施形態に係る半導体装置は、第１実施形態に係る完全空乏型ＳＯＩトランジスタから成る半導体装置において、チャネル形成部に不純物濃度が相対的に低いノンドープ領域を設ける点に特徴がある。
【００４３】
ここで、完全空乏型ＳＯＩトランジスタの閾値を、チャネル形成部の不純物濃度で制御しようとした場合、閾値は導入された不純物の総量によって決定される。その結果、次のような問題が生じる。
【００４４】
（１）不純物の総量がＳＯＩ膜厚に依存してチャネル形成部へ導入される。
（２）不純物注入直後の不純物濃度はＳＯＩ膜厚に依存して変化し、その後の熱処理によって、埋め込み酸化膜中へ拡散もしくは界面に析出する不純物総量がＳＯＩ膜厚に依存して変わってしまう。
【００４５】
上記（１）の結果、不純物注入後の不純物プロファイルの再分布が全くない場合でもＳＯＩ膜厚が厚いほど、チャネル形成部に導入される不純物総量が多くなり、閾値が高く設定されてしまう。
【００４６】
また、上記（２）の結果、不純物をＳＯＩ活性層中にほとんど留まるようにするために、飛程ＲｐをＳＯＩ層中に設定するが、この場合、ＳＯＩ／埋め込み酸化膜界面付近の不純物濃度は、ＳＯＩ膜厚が厚い場合に低く、ＳＯＩ膜厚が薄い場合に高くなる。
【００４７】
このとき、ＳＯＩ層中に導入された不純物は熱処理によって埋め込み酸化膜中へ拡散もしくは埋め込み酸化膜界面に析出していくが、この不純物の拡散／析出は基本的には不純物濃度に比例して生じるので、ＳＯＩ／埋め込み酸化膜界面付近の不純物濃度が高くなる薄いＳＯＩ層でより顕著となる。
【００４８】
図７は、ＳＯＩ膜厚による不純物濃度の差を説明する模式図である。すなわち、図７（ａ）に示すように、ＳＯＩ膜厚が薄い場合、不純物の一部がＳＯＩ層の外へ打ち込まれ、熱処理後では図７（ａ’）に示すように、ＳＯＩ層の外側へ多く拡散していく。一方、図７（ｂ）に示すように、ＳＯＩ膜厚が厚い場合、不純物のほとんどがＳＯＩ層中に打ち込まれ、熱処理後では図７（ｂ’）に示すように、ＳＯＩ層の外への拡散は少なくなる。
【００４９】
結果的に、熱処理の程度に応じて、薄いＳＯＩ層と厚いＳＯＩ層とでは実効的な不純物の総量の差がますます増大してしまう。特に、不純物がボロンの場合、ＳｉＯ2中の拡散係数がＳｉ中のそれよりも大きいので、チャネル形成部に導入された不純物は埋め込み酸化膜界面近傍にて出来上がりの濃度が低下してしまう。また、不純物がリンの場合でもＳｉ／ＳｉＯ2界面にリンが析出する事が知られており、結果的には不純物濃度が低下したのと同じになってしまう。最悪の場合、十分な熱処理後でＳＯＩ層中の不純物濃度はＳＯＩ膜厚に依存性せずに一定となり、この時、トランジスタの出来上がりの閾値はチャネル形成部のＳＯＩ膜厚に単純に比例することになる。
【００５０】
現在、薄膜ＳＯＩの膜厚面内分布は、比較的良好な場合でも±４．０ｎｍ程度であるが、例えば０．１３μｍ完全空乏型ＳＯＩトランジスタの出来上がりのチャネル形成部の中心ＳＯＩ膜厚を２６ｎｍ（短チャネル効果から上限のＳＯＩ膜厚が決まる）、中心の閾値を０．３Ｖ（不純物濃度〜２×１０18ｃｍ-3）に設定した場合、チャネル不純物濃度が比較的高く、ＳＯＩ膜厚が薄いために出来上がりのチャネル形成部の不純物濃度はＳＯＩ膜厚に依存せずにほぼ一定の値となり、ＳＯＩ膜厚面内分布のみで±４６ｍＶの閾値分布を生じさせてしまう。
【００５１】
ＬＳＩの消費電力を下げるには、電源電圧を下げるのが最も効果的であるが、動作速度を低下させずに電源電圧を下げるには閾値を下げる必要がある。Worst Case Designの場合、閾値のばらつきを小さくしなければ、閾値を低く設定することはできない。よって、低電力ＬＳＩへの応用を考えた場合、上述のような閾値分布の増大は、完全に解決しなければならない問題である。
【００５２】
また、ゲート電極形成後にゲート電極を通して、チャネル形成部に不純物をイオン注入するような場合、チャネル不純物導入後の熱プロセスを低減し、狭チャネル効果を抑制できることが報告（M.Racanelli等：IEDM Tech.Dig.,'95 pp.885）されているが、この場合は、ゲート電極形成後にゲート電極を通して、チャネル形成部に不純物をイオン注入することになるので、比較的厚いゲート電極を通して、薄膜の活性ＳＯＩ層に不純物を導入することになり、イオンの飛程の分布△Ｒｐが大きくなってしまう。
【００５３】
これによって、活性ＳＯＩ層に導入される不純物総量はＳＯＩ膜厚に大きく依存して変動すること（深さ方向の不純物濃度が一様に近づく）になり、結果的に閾値のＳＯＩ膜厚依存性を大きくしてしまう。
【００５４】
以上のような背景から、完全空乏型ＳＯＩトランジスタにおいて、その閾値をチャネル形成部へ導入する不純物濃度で制御しようとした場合にも、閾値のＳＯＩ膜厚依存性が抑制された完全空乏型ＳＯＩトランジスタおよびその適切な製造方法が求められている。
【００５５】
本実施形態は、このような観点から、第１実施形態に係る完全空乏型ＳＯＩトランジスタから成る半導体装置１（図１参照）において、チャネル形成部１０の中央部に不純物のノンドープ領域を設けている点に特徴がある。
【００５６】
すなわち、少なくともゲート電極堆積前にはチャネル形成部１０への閾値調整用の不純物注入を行わず、ゲート電極形成／パターニング後、ゲート電極の側壁近傍部から斜めイオン注入等を用いてチャネル形成部１０に閾値調整の為の不純物注入を行う（ゲート電極パターンに対して自己整合的に斜めからイオン注入：ＨａｌｏもしくはＰｏｃｋｅｔイオン注入）。
【００５７】
ここで、特に完全空乏型ＳＯＩトランジスタのチャネル形成部１０の不純物濃度のプロファイルを拡散層もしくはエクステンションの近傍で相対的に高く、チャネル形成部１０の中央付近で相対的に低くなるように制御することにより、ＳＯＩ膜厚の薄膜化のみに依存せずに短チャネル効果による閾値の低下を抑制することが可能となる。
【００５８】
このようにすることによって、図２（ａ）に示すような長チャネルのトランジスタでは閾値はチャネル形成部１０の大半を占める低い不純物濃度（最初のＳＯＩの基板の不純物濃度）で決まる値（ＰｏＩｙ  Ｓｉゲートの場合Ｎ−ＭＯＳ、Ｐ−ＭＯＳともに〜０Ｖ）となるが、図２（ｂ）に示すような短チャネルのトランジスタでは、拡散層もしくはエクステンション領域１２の近傍の相対的に高い不純物濃度で決まる閾値に決定される。
【００５９】
この短チャネルのトランジスタの閾値を決定する高い不純物濃度領域はゲート電極パターン形成後に行われるので、不純物がＳＯＩ層中に全て注入されるような条件に設定し、かつその後の熱処理を必要最低限の短時間とすることにより、高い不純物濃度領域の不純物の再分布を抑制する事が可能となる。この結果、図８に示すように、短チャネルのトランジスタにおける閾値のＳＯＩ膜厚依存性を抑制することが可能となる。
【００６０】
長チャネルトランジスタの閾値は、ＰｏｌｙＳｉゲートの場合、Ｎ−ＭＯＳ、Ｐ−ＭＯＳともに〜０Ｖに設定され、閾値のＳＯＩ膜厚依存性はほぼ零となる。通常のＬＳＩでは、長チャネルトランジスタは使用されることは少ないが、もし、適切な閾値で長チャネルトランジスタを使用した場合は、長チャネルトランジスタと短チャネルトランジスタとを直列に接続して適切な閾値にする事も可能である。
【００６１】
次に、第２実施形態の具体例を説明する。図９は、第２実施形態の具体例を説明する模式断面図で、ＳＩＭＯＸ基板上に形成されたＮ−ＭＯＳトランジスタの断面図を示すものである。図９では、Ｎ−ＭＯＳトランジスタは例えばｐ型〜２０Ω・ｃｍなる抵抗率の支持基板、埋め込み酸化膜厚１００ｍｎのＳＩＭＯＸ基板（ＬｏｗＤｏｓｅＳＩＭＯＸ）２０上に形成されている。
【００６２】
ゲート直下のＳＯＩ層２３の厚さは例えば２６ｎｍとなっていて、ソース４お、ドレイン５の拡散層およびゲート２は例えば堆積膜厚５ｎｍのＣｏによって自己整合的にシリサイド３０が形成されている（ＣｏＳｉ2の膜厚は拡散層、ゲート電極上ともに〜１８ｎｍ）。
【００６３】
ゲート酸化膜となる絶縁膜２ａは３．５ｎｍ厚であり、ゲート２はＰｈｏｓが十分にドープされたｎ+ＰｏｌｙＳｉ２００ｎｍ厚からなる。拡散層およびエクステンション領域１２はともにＡｓが高濃度にドープされていて、エクステンション領域１２を含めたＳｉ層は十分に低抵抗化されている。ゲート２の側壁に形成されたサイドウォール３はＳｉＯ2で形成されていて、その幅は例えば〜１００ｎｍである。
【００６４】
ここで、ゲート２の直下のチャネル形成部１０における中央付近（ノンドープ領域）の不純物濃度は、少なくとも例えばゲート長が０．５μｍよりも大きい長チャネルトランジスタでは、最初のＳＯＩ基板である５×１０17ｃｍ-3以下の不純物濃度となっている。
【００６５】
一方、ゲート長が０．５μｍよりも小さい短チャネルトランジスタでは、実効的なチャネル不純物濃度はゲート長の縮小に応じて高濃度になり、例えば０．１３μｍのゲート長では〜２×１０18ｃｍ-3の不純物濃度となっている。
【００６６】
チャネル形成部１０のエクステンション領域１２と接する、もしくはその近傍の高濃度領域１１の不純物濃度はピーク濃度で〜３×１０19ｃｍ-3（ドーズでＢが〜１×１０14ｃｍ-2）となっている。このチャネル形成部１０の高濃度領域１１は、ゲート長が異なっても一律に例えば横方向に〜５０ｎｍ形成されているとする。
【００６７】
このような構造とすることによって、Ｎ−ＭＯＳトランジスタの閾値Ｖｔｈはゲート長Ｌｇが０．５μｍ以上の長チャネルトランジスタでＶｔｈ〜０．０Ｖとなり、ＶｔｈのＳＯＩ膜厚依存性はほとんど無くなる。また、Ｌｇ〜０．１３μｍの短チャネルトランジスタではＶｔｈ〜０．３Ｖとなり、この場合も不純物をＨａｌｏイオン注入に導入した後で最低限の熱処理が行われるのみなので、不純物の再分布およびこれに伴うＶｔｈのＳＯＩ膜厚依存性も十分に抑制する事が可能となる。
【００６８】
なお、上記説明では、ＮＭＯＳトランジスタの一例を示したが、本発明はここで用いた各種の条件等に限定されるものではない。また、ＳＯＩトランジスタが形成されるＳＯＩ基板はＳＩＭＯＸ以外にもＥＬＴＲＡＮ、Ｕｎｉｂｏｎｄ等の市販の張り合わせ法による基板でも良い。また、ＳＯＩ膜厚、トランジスタの各構造、不純物の濃度やそのＰｒｏｆｉｌｅ等は適時設計変更が可能である。もちろんＰ−ＭＯＳトランジスタに対しても全く同様にして、本発明を適用する事が可能である。
【００６９】
次に、第２実施形態に係る半導体装置の製造方法について説明する。第２実施形態に係る半導体装置の製造方法は、基本的に図４〜図６に示す第１実施形態に係る半導体装置の製造方法と同じであるが、図４（ｂ）に示す、チャネル形成部１０へのイオン注入を行わない点で相違する。
【００７０】
すなわち、ＳＩＭＯＸ（例えばＳＯＩ膜厚〜４２ｎｍ）等のＳＯＩ基板を用いて、公知の手法によりＴｒｅｎｃｈ法による素子分離を行い、次に、図４（ｂ）に示すチャネル形成部１０へのイオン注入を行わないでチャネル形成部１０の中央部にノンドープ領域を設けておく。
【００７１】
次に、ゲート酸化膜を形成後、図４（ｃ）に示すように、ゲート２となるＰｏｌｙＳｉを堆積する。そして、ゲート２に不純物（Ｐｈｏｓ）を導入した後、パターニングしてゲート２を形成する。
【００７２】
次に、図５（ａ）に示すように、ゲート２に対して自己整合的にエクステンション領域１２を形成するための不純物をＳＯＩ膜２３に注入する。このときのイオン注入条件は、第１実施形態と同様である。
【００７３】
続いて、図５（ｂ）に示すように、エクステンション領域１２と隣接するチャネル形成部１０の端部に、チャネル不純物濃度が中央部に対して相対的に高い高濃度領域１１を形成するため、例えば、第１実施形態と同様な条件によって斜めイオン注入（HaloもしくはPocketイオン注入）を行う。
【００７４】
このように、ゲート２に対して自己整合的に斜めイオン注入を行うことにより、エクステンション領域１２と隣接したチャネル形成部１０の端部に、中央より相対的に不純物濃度が高い高濃度領域１１をゲート長に依存せず一定幅で形成できるようになる。
【００７５】
次いで、図５（ｃ）に示すように、ＳｉＯ2の全面堆積とエッチバックとにより、ゲート２の側壁にサイドウォール３を形成する。次に、図６（ａ）に示すように、ソース４、ドレイン５となるＳＯＩ膜２３に不純物（例えば、Ａｓ）を高濃度にイオン注入した後、不純物の活性化のための熱処理を、例えば第１実施形態と同様な条件によって行う。
【００７６】
その後、図６（ｂ）に示すように、ゲート２、ソース４、ドレイン５に自己整合的にシリサイド３０を形成し、図６（ｃ）に示すような層間絶縁膜４０の堆積と、コンタクトホールの形成、およびメタライゼーションを行う。
【００７７】
このような第２実施形態に係る半導体装置によれば、完全空乏型のＳＯＩトランジスタにおいて、閾値をチャネル形成部の不純物濃度にて制御する場合でも閾値のＳＯＩ膜厚依存性を抑制することが可能となる。その結果、閾値のＳＯＩ膜厚依存性が緩和され、閾値の均一性に優れ、低消費電力化（低電源電圧化）特性を向上させることが可能となる。
【００７８】
なお、上記説明した内容はあくまでも本発明の一例であって、本発明はこれらの各プロセス条件の値に限定されるものではない。また、使用するＳＯＩ基板はＳＩＭＯＸ基板以外にも張り合わせ法による市販の基板、例えばＥＬＴＲＡＮやＵｎｉｂｏｎｄ等を用いて行う事も可能である。また、ここではＮ−ＭＯＳトランジスタの製造方法について説明しているが、Ｐ−ＭＯＳトランジスタの場合についても全く同様に製造する事が可能である。さらに、Ｃ−ＭＯＳトランジスタについてもレジストマスクにてイオン種を打ち分ける事により、製造することが可能である。
【００７９】
次に、第３実施形態の説明を行う。図１０は第３実施形態に係る半導体装置を説明する模式断面図である。第３実施形態に係る半導体装置は、ダブルゲート型（チャネル形成部１０を間として表面ゲートｇ１と裏面ゲートｇ２とが設けられた構成）のＳＯＩトランジスタであり、チャネル形成部１０の不純物濃度のプロファイルを拡散層であるソース４およびドレイン５もしくはエクステンション領域１２の近傍で相対的に高く、チャネル形成部１０の中央部付近で相対的に低くなるように制御したものである（高濃度領域１１参照）。
【００８０】
このようにすることによって、図１０（ａ）に示すような長チャネルのトランジスタでは閾値はチャネル形成部１０の大半を占める低い不純物濃度で決まる値となるが、図１０（ｂ）に示すような短チャネルのトランジスタでは、ソース４やドレイン５の拡散層もしくはエクステンション領域１２の近傍の相対的に高い高濃度領域１１の不純物濃度で決まる閾値に決定される。
【００８１】
特に、この高濃度領域１１がトランジスタのチャネル長に依存せずに、一定の領域幅で形成されるようにすることによって、チャネル長の変動に伴って閾値が変動（短チャネル程、閾値が小さくなる）するのを抑制する事が可能となる。これは、短チャネルのトランジスタほど、高い不純物濃度の寄与が相対的に高まるために、実効的なチャネル形成部１０の不純物濃度が高くなるためである。
【００８２】
ソース４やドレイン５の拡散層もしくはエクステンション領域１２の近傍のチャネル形成部１０に相対的に高い不純物濃度から成る高濃度領域１１を形成するには、ダブルゲート型のＳＯＩトランジスタの少なくとも一方のゲート電極を加工後、このゲート電極パターンに対して自己整合的にこの部分ヘイオン注入を行えば良い。特にこの高濃度領域１１を相対的に広くするためには、ゲート電極パターンに対して自己整合的に斜めからイオン注入（ＨａｌｏもしくはＰｏｃｋｅｔイオン注入）し、かつ必要に応じて、その後の熱処理で横方向（チャネルの中央方向）に不純物を拡散させれば良い。
【００８３】
このようにしてソース４やドレイン５の拡散層もしくはエクステンション領域１２の近傍の不純物濃度が相対的に高くなる高濃度領域１１や、その領域の幅を調整することによって、実効的なチャネル形成部１０の不純物濃度を、チャネル長の縮小に応じて高くすることも可能なので、チャネル長が縮小するにつれて閾値が上昇するＲｏｌｌ−ｏｆｆ特性を補正することも可能となる。
【００８４】
次に、第３実施形態に係る半導体装置の具体例を説明する。図１１は、第３実施形態に係る半導体装置の具体例を説明する模式断面図である。図１１に示す半導体装置１は、基板内部に裏面ゲートｇ２を埋め込んだ張り合わせＳＯＩ基板２０ａ上に形成されたＮ−ＭＯＳトランジスタである。
【００８５】
図１１では、Ｎ−ＭＯＳトランジスタは、例えばｐ型〜２０Ω・ｃｍなる抵抗率の支持基板２１、埋め込み酸化膜の厚さ例えば６００ｎｍの張り合わせＳＯＩ基板２０ａ上に形成されている。裏面ゲートｇ２は、例えばボロンが十分にドープされたｐ+ＰｏｌｙＳｉで膜厚１５０ｎｍ程度である。また、裏面ゲート酸化膜である絶縁膜２ｂの厚は３０ｎｍ、表面ゲートｇ１直下のＳＯＩ膜厚２３は例えば４０ｎｍとなっていて、ソース４やドレイン５の拡散層および表面ゲートｇ１には、例えば堆積膜厚８ｎｍのＣｏによって自己整合的にシリサイド３０が形成されている（ＣｏＳｉ2の膜厚は拡散層、ゲート電極上ともに〜２９ｎｍ）。
【００８６】
表面ゲート酸化膜である絶縁膜２ａの厚さは１．８ｎｍであり、表面ゲートｇ１はＰｈｏｓが十分にドープされたｎ+ＰｏｌｙＳｉで１５０ｎｍ厚からなる。
【００８７】
ソース４やドレイン５の拡散層およびエクステンション領域１２分はともにＡｓが高濃度にドープされていて、エクステンション領域１２を含めたＳｉ層は十分に低抵抗化されている。
【００８８】
表面ゲートｇ１の側壁に形成されたサイドウォール３はＳｉＯ2で形成されていて、その幅は、例えば〜１００ｎｍである。
【００８９】
ここで、表面ゲートｇ１直下のチャネル形成部１０の中央付近の不純物濃度は〜１．５×１０18ｃｍ-3（ドーズでＢが６×１０12ｃｍ-2）となっているが、チャネル形成部１０のエクステンション領域１２と接するもしくはその近傍である高濃度領域１１の不純物濃度はピーク濃度で〜２．５×１０19ｃｍ-3（ドーズでＢが〜１×１０14ｃｍ-2）となっている。
【００９０】
このチャネル形成部１０の不純物濃度が相対的に高い高濃度領域１１は、ゲート長が異なっても一律に例えば横方向に〜５０ｎｍ形成されているとする。
【００９１】
なお、本実施形態ではＮ−ＭＯＳトランジスタから成る半導体装置１の一例を示したが、本発明はここで用いた各種の条件等に限定されるものではない。また、ＳＯＩ膜厚、トランジスタの各構造、不純物の濃度やそのプロファイル等は適宜設計変更が可能である。もちろんＰ−ＭＯＳトランジスタに対しても全く同様にして、本発明を適用することが可能である。
【００９２】
次に、第３実施形態に係る半導体装置の製造方法を説明する。図１２〜図１４は、本実施形態に係る半導体装置の製造方法を説明する図である。先ず、例えば、IEDM'91 pp.683（Tetsu Tanaka等）もしくは特開平１０−１２５８８１号公報等の公知の手法により、基板内部に裏面ゲートｇ２を形成しながら、張り合わせＳＯＩ基板２０ａを作製する。これらの手法にてＳＯＩ基板を加工した場合、Ｓｔｏｐｐｅｒを用いた選択研磨後はＭＯＳＦＥＴ活性領域がパターンニング（素子分離）された状態となる（図１２（ａ）参照）。
【００９３】
ここで、裏面ゲートｇ２は、例えばＢ+を十分にドープした１５０ｎｍのｐ+ＰｏｌｙＳｉからなり、裏面ゲート酸化膜である絶縁膜２ｂの厚さは、例えば３０ｎｍとする。
【００９４】
次に、図１２（ｂ）に示すように、薄くＳｉＯ2をＳＯＩ膜２３の表面に成長させた後、チャネル形成部１０となる領域に、例えば以下の条件にて、不純物をイオン注入する。
イオン種：ＢＦ２＋、加速電圧：１５ｋｅＶ、ドーズ量：６×１０12ｃｍ-2、注入角：０°
【００９５】
このイオン注入によって、チャネル形成部１０は、ゲート長方向に均一に不純物がドープされることになる。
【００９６】
次に、表面ゲート酸化膜となる絶縁膜２ａを形成後、図１２（ｃ）に示す表面ゲートｇ１となるＰｏｌｙＳｉを堆積し、表面ゲートｇ１に不純物（Ｐｈｏｓ）を導入した後、パターニングする。
【００９７】
次いで、図１３（ａ）に示すように、表面ゲートｇ１に対して自己整合的にエクステンション領域１２を形成するための不純物をイオン注入する。このときのイオン注入条件は、例えば以下のようになる。
イオン種：Ａｓ+、加速電圧：２．５ｋｅＶ、ドーズ量：２．４×１０15ｃｍ-2、注入角：０°
【００９８】
次に、図１３（ｂ）に示すように、エクステンション領域１２と隣接するチャネル形成部１０の端部に、チャネル不純物濃度中央部に対してが相対的に高い高濃度領域１１を形成するため、例えば、以下の条件によって斜めイオン注入（HaloもしくはPocketイオン注入）を行う。
イオン種：Ｂ+、加速電圧：８．０ｋｅＶ、注入角：２０°、ドーズ量：１．０×１０14ｃｍ-2（１．２５×１０13×８の８方向分割注入）。
【００９９】
上記のように、表面ゲートｇ１に対して自己整合的に斜めイオン注入を行うことによって、エクステンション領域１２に接して、チャネル形成部１０の相対的に不純物濃度が高い領域をゲート長に依存せずに一定幅形成することが可能となる。
【０１００】
次に、図１３（ｃ）に示すように、ＳｉＯ2の全面堆積とエッチバックとにより、表面ゲートｇ１の側壁にサイドウォール３を形成する。次に、図１４（ａ）に示すように、ソース４、ドレイン５となる拡散層に不純物（例えば、Ａｓ）を高濃度にイオン注入した後、不純物の活性化のための熱処理を、例えば以下の条件によって行う。
９５０℃、１０秒、Ｎ2雰囲気中、ＲＴＡ処理
【０１０１】
その後、図１４（ｂ）に示すように、表面ゲートｇ１、ソース４、ドレイン５に自己整合的にシリサイド３０を形成し、図１４（ｃ）に示すような層間絶縁膜４０の堆積と、コンタクトホールの形成、およびメタライゼーションを行う。
【０１０２】
このようなダブルゲート型のＳＯＩトランジスタにより、短チャネル効果による閾値のＲｏｌｌ−ｏｆｆをＳＯＩ膜の薄膜化のみに依存せず、抑制することが可能となる。その結果、０．１０μｍ以降の微細デバイスでも２０〜５０ｎｍ程度のＳＯＩ膜厚で閾値のＲｏｌｌ−ｏｆｆを抑制することができるようになる。
【０１０３】
以上、第３実施形態に係る半導体装置の製造方法を説明したが、ここで説明した内容はあくまでも本発明の一例であって、本発明はこれらの各プロセス条件の値に限定されるものではない。また、本実施形態ではＮ−ＭＯＳトランジスタの製造方法について説明しているが、Ｐ−ＭＯＳトランジスタの場合についても全く同様に製造することが可能である。さらに、Ｃ−ＭＯＳトランジスタについてもレジストマスクにてイオン種を打ち分ける事により、製造することが可能である。
【０１０４】
【発明の効果】
以上説明したように、本発明によれば次のような効果がある。すなわち、完全空乏型ＳＯＩトランジスタの短チャネル効果による閾値ＶｔｈのＲｏｌｌ−ｏｆｆを、チャネル形成部（ＳＯＩ膜）の薄膜化に依存せず抑制することが可能となる。これにより、短チャネルのトランジスタを構成する場合でもＳＯＩ膜を極端に薄くしなくて済むことから、寄生抵抗の増大の抑制、キャリア移動度低下の抑制、および拡散層（ソース、ドレイン）へのコンタクト形成を容易にすることが可能となる。また、トランジスタの閾値がＳＯＩ膜厚の変動に依存せず、信頼性の高い完全空乏型ＳＯＩトランジスタを提供することが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置を説明する模式断面図である。
【図２】チャネル長の異なる半導体装置の構成を説明する模式断面図である。
【図３】ゲート長（チャネル長）に対する閾値電圧の変化を説明する図である。
【図４】半導体装置の製造方法を順に説明する模式断面図（その１）である。
【図５】半導体装置の製造方法を順に説明する模式断面図（その２）である。
【図６】半導体装置の製造方法を順に説明する模式断面図（その３）である。
【図７】ＳＯＩ膜厚による不純物濃度の差を説明する模式図である。
【図８】閾値のゲート長依存性を説明する図である。
【図９】第２実施形態に係る半導体装置を説明する模式断面図である。
【図１０】第３実施形態に係る半導体装置を説明する模式断面図である。
【図１１】第３実施形態に係る半導体装置の具体例を説明する模式断面図である。
【図１２】第３実施形態に係る半導体装置の製造方法を説明する模式断面図（その１）である。
【図１３】第３実施形態に係る半導体装置の製造方法を説明する模式断面図（その２）である。
【図１４】第３実施形態に係る半導体装置の製造方法を説明する模式断面図（その３）である。
【符号の説明】
１…半導体装置、２…ゲート、２ａ…絶縁膜、３…サイドウォール、４…ソース、５…ドレイン、１０…チャネル形成部、１１…高濃度領域、１２…エクステンション領域、２０…ＳＩＭＯＸ基板、２０ａ…張り合わせ基板、２１…支持基板、２２…埋め込み酸化膜、２３…ＳＯＩ膜、ｇ１…表面ゲート、ｇ２…裏面ゲート
【図１】
0003982218.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003982218.tif 000009
【図９】
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【図１０】
0003982218.tif 000011
【図１１】
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【図１２】
0003982218.tif 000013
【図１３】
0003982218.tif 000014
【図１４】
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