(57)【特許請求の範囲】
【請求項１】
半導体装置の雑音をシミュレーションにより評価する雑音評価装置において、
前記半導体装置内に複数の雑音源を配置する雑音源配置手段と、
前記配置された雑音源に存在する電荷の影響を考慮に入れて、ポアソン方程式、電流連続式、エネルギー保存式および熱伝導方程式の少なくとも一つを解くデバイス・シミュレーションを実行するシミュレーション実行手段と、
前記デバイス・シミュレーションの実行結果に基づいて、各雑音源ごとに雑音強度を計算する雑音強度計算手段と、
各雑音源ごとの前記計算された雑音強度を合算して前記半導体装置の電極における雑音を計算する雑音計算手段と、を備えることを特徴とする雑音評価装置。
【請求項２】
前記雑音源配置手段に配置される雑音は、トラップによる雑音、界面散乱による雑音、拡散による雑音、および衝突イオン化による雑音の少なくとも一種であることを特徴とする請求項１に記載の雑音評価装置。
【請求項３】
前記雑音源配置手段は、前記トラップによる雑音については、乱数を用いて離散的に雑音源を配置することを特徴とする請求項２に記載の雑音評価装置。
【請求項４】
前記シミュレーション実行手段は、前記半導体装置をメッシュ状に分割してデバイス・シミュレーションを実行し、
前記雑音源配置手段は、前記界面散乱による雑音、拡散による雑音、および衝突イオン化による雑音の少なくとも一つについては、メッシュを構成する各格子点に雑音源を配置することを特徴とする請求項２に記載の雑音評価装置。
【請求項５】
前記シミュレーション実行手段は、前記半導体装置をメッシュ状に分割してデバイス・シミュレーションを実行し、
前記雑音源配置手段は、
メッシュ状に分割された各領域の周囲に設定される基準範囲内に含まれる前記雑音源の平均個数を計算する平均個数計算手段と、
前記基準範囲それぞれに含まれるトラップの個数を計算するトラップ個数計算手段と、
前記基準範囲それぞれに含まれる各トラップの空間座標を決定する座標決定手段と、
前記基準範囲それぞれに含まれる各トラップのエネルギー準位を決定するエネルギー準位決定手段と、を有し、
前記雑音強度計算手段は、前記エネルギー準位に基づいて各雑音源ごとに雑音強度を計算するエネルギー準位変換手段を有することを特徴とする請求項３に記載の雑音評価装置。
【請求項６】
半導体装置の雑音をシミュレーションにより評価する雑音評価方法において、
前記半導体装置内に雑音源を配置するステップと、
前記配置された雑音源に存在する電荷の影響を考慮に入れて、ポアソン方程式、電流連続式、エネルギー保存式および熱伝導方程式の少なくとも一つを解くデバイス・シミュレーションを実行するステップと、
前記デバイス・シミュレーションの実行結果に基づいて、各雑音源ごとに雑音強度を計算するステップと、
各雑音源ごとの前記計算された雑音強度を合算して前記半導体装置の電極における雑音を計算するステップと、を備えることを特徴とする雑音評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のデバイス・シミュレーションを行って半導体装置の雑音評価を行う雑音評価装置に関する。
【０００２】
【従来の技術】
高周波のアナログ信号を扱うモバイル携帯機器の技術発展と需要の増加に伴い、アナログ信号を処理する半導体デバイスが急速な勢いで普及している。製品をいち早く市場に投入するには、TCAD(Technology Computer-Aided Design)による設計効率向上が欠かせない。ここで、TCADとは、半導体デバイスの製造プロセスを計算するプロセス・シミュレーションと電気的特性を計算するデバイス・シミュレーションとを指す。アナログ信号を処理する半導体デバイスの設計においては、半導体デバイスの動作時に所要の信号中に混入して正常な処理を妨げる雑音を考慮に入れたシミュレーションが重要である。
【０００３】
【発明が解決しようとする課題】
図６に示すように、半導体デバイス中には様々な雑音源がある。ここでは、絶縁ゲート型電界効果トランジスタ（以下、MOSFETと称す）を例に示している。従来の雑音シミュレーションには、例えば、IFM(Impedance Field Method)法がある（Bosman他,AIP Conf. Proc., no.466, p.169, 1999.）。この方法は、図７に示すように雑音源を一種の交流電源とみなし、その交流電源によるポテンシャル、キャリア濃度、キャリア速度といった物理量の揺らぎが、最終的に端子電流や電圧に与える影響を解析するものである。この方法は、既に確立された周波数空間での計算技術を拡張するものであり、従来のデバイス・シミュレーションの枠組みの中で計算しやすい。交流電源の関数形（Ａ2／Hz）は、例えば（１）式のように利用者が指定する。
【０００４】
【数１】
0003943903.tif 000002
ここで、ｑは単位素電荷、ｎは電子濃度、ベクトルνeは電子速度、αはフィッティング・パラメータ、ｆは周波数、τeqは緩和時間である。
【０００５】
しかしながら、この方法では、周波数ごとに交流解析を行うことになるので、非常に計算時間を要する。
【０００６】
この他の従来の雑音シミュレーション方法として、モンテカルロ法がある。この方法では、図６に示したような雑音源の振る舞いを、乱数を使って直接計算する。例えば、酸化膜中のトラップであれば、トラップとチャネルとの間のキャリアの出入りを、例えば（２）式で表されるトンネル時間と乱数を用いて計算する。
【０００７】
τ＝τ0ｅγz      （２）
ここで、τ0は緩和時間、γはトンネル係数、ｚは酸化膜とチャネル領域までの距離である。（２）式を計算すると、例えば図８のようなトラップ電荷数の揺らぎが得られる。この波形をフーリエ変換することによって、図１０に示すような雑音の周波数成分を得る。この方法は非常に高精度であるが、更に多くの計算時間を必要とする。
【０００８】
以上に述べた方法以外に、解析的に雑音を求める方法がある（Hung他,  IEEE Trans. Electron Devices, vol. 37, p. 654, 2000.）。この方法では、雑音源の分布を仮定し、トランジスタ内部の物理量の分布を近似的に求める。この方法は簡便であり、物理的見通しも良い。
【０００９】
しかしながら、この方法の問題点は、微細化したデバイス内部で、トラップが離散的な存在となっても、強制的に連続的な分布として扱う点である。これでは、個々の電荷の影響が分散されてしまう。
【００１０】
図１１は、MOSFETのゲート絶縁膜中のトラップ準位に捕獲されたキャリアの電荷がドレイン電流値を変動させて雑音を引き起こす場合に、この雑音を評価する従来の手法を示すフローチャートである。
【００１１】
まず、MOSFETのチャネルの各場所におけるトラップ準位に捕獲された電荷の影響ＳΔIdを、（３）式に示すように、チャネル・キャリア面密度Ｎs、移動度μ、捕獲時間τ、ポテンシャルψの関数として求める（ステップＳ５１）。
【００１２】
ＳΔId＝ＳΔId（Ｎs，μ，τ，ψ）      （３）
このとき、（３）式中のＳΔIdに寄与する物理量は近似式によって求める。
【００１３】
次に、ＳΔIdを合算してドレイン電流の雑音ＳIdを求める（ステップＳ５２）。
【００１４】
（３）式中で使われる物理量は近似的に与えられるので、最終的に得られる雑音スペクトルの計算結果は、必ずしも十分な精度ではない。
【００１５】
本発明は、このような点に鑑みてなされたものであり、その目的は、簡易な手法で精度よく雑音を評価できる雑音評価装置を提供することにある。
【００１６】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、半導体装置の雑音をシミュレーションにより評価する雑音評価装置において、前記半導体装置内に複数の雑音源を配置する雑音源配置手段と、前記配置された雑音源に存在する電荷の影響を考慮に入れて、ポアソン方程式、電流連続式、エネルギー保存式および熱伝導方程式の少なくとも一つを解くデバイス・シミュレーションを実行するシミュレーション実行手段と、前記デバイス・シミュレーションの実行結果に基づいて、各雑音源ごとに雑音強度を計算する雑音強度計算手段と、各雑音源ごとの前記計算された雑音強度を合算して前記半導体装置の電極における雑音を計算する雑音計算手段と、を備える。
【００１７】
本発明では、半導体装置内に雑音源を配置し、雑音源に存在する電荷の影響を考慮に入れてデバイス・シミュレーションを実行し、その結果に基づいて各雑音源ごとに雑音強度を計算して合算し、半導体装置の電極における雑音を計算するため、雑音を精度よく評価することができる。
【００１８】
【発明の実施の形態】
以下、本発明に係る雑音評価装置について、図面を参照しながら具体的に説明する。
【００１９】
以下では、MOSFETのゲート絶縁膜中のトラップ準位に捕獲されたキャリアの電荷がドレイン電流値を変動させて雑音を引き起こす場合に、この雑音を評価する例について主に説明する。
【００２０】
図１は本発明に係る雑音評価装置の一実施形態の概略構成を示すブロック図である。図１の雑音評価装置は、半導体デバイス内に複数の雑音源を配置する雑音源配置部１と、配置された雑音源に存在する電荷の影響を考慮に入れて、ポアソン方程式、電流連続式、エネルギー保存式および熱伝導方程式の少なくとも一つを解いてデバイス・シミュレーションを実行するシミュレーション実行部２と、デバイス・シミュレーションの実行結果に基づいて、各雑音源ごとに雑音強度を計算する雑音強度計算部３と、各雑音源ごとに計算された雑音強度を合算して半導体デバイスの電極における雑音を計算する雑音計算部４と、を備えている。
【００２１】
従来は、トラップがゲート絶縁膜中に均一または連続的に存在すると仮定していたが、図１では、雑音源配置部１により乱数を用いてトラップ準位を配置した後、トラップされた電荷を考慮に入れたデバイス・シミュレーションをシミュレーション実行部２により実行する。次に、デバイス・シミュレーションによって求められた物理量を用いて、トラップ準位に捕獲された電荷の影響による雑音強度ＳΔId（Ｎｓ，μ，τ，ψ）を雑音強度計算部３で計算した後、トラップ準位ごとに計算された雑音強度ＳΔIdを雑音計算部４で合算して、ドレイン電流の雑音ＳIdを求める。
【００２２】
図２は図１の雑音評価装置の処理動作を示すフローチャートである。まず、ユーザが指示した入力文字列を解釈し（ステップＳ１）、その指示内容に従ってシミュレーション対象であるデバイス構造を定義する（ステップＳ２）。このとき、ユーザからの指示があれば、プロセス・シミュレーションの結果を用いて形状を設定する。あるいは、モデラーと呼ばれる形状記述ツールの結果を読み込み、デバイス構造を設定してもよい。
【００２３】
次に、デバイス構造をメッシュ状に分割して、デバイス構造の内部にメッシュの格子点を設定する（ステップＳ３）。同時に、デバイス構造に不純物分布を割り当て、不純物分布の変化が大きい領域にはメッシュを細かく設定する。
【００２４】
次に、雑音源配置部１により雑音源を配置する（ステップＳ４）。例えば、ゲート絶縁膜中のトラップであれば、トラップ密度の分布と各格子点の周囲の空間範囲の体積からトラップの総数を求め、乱数を用いて空間座標とエネルギー準位を求める。このステップＳ４の処理内容については後で詳述する。
【００２５】
次に、デバイス・シミュレーションのための初期値を設定する（ステップＳ５）。ここで、初期値とは、ポテンシャル、電子濃度、正孔濃度、格子温度、電子温度（または電子エネルギー）、正孔温度（または正孔エネルギー）の熱平衡状態における値である。電子濃度や正孔濃度は、電荷中性条件と質量保存則から求める。ポテンシャルは、電子濃度や正孔濃度から決まるビルトイン・ポテンシャルを初期値とする。格子温度、電子温度（または電子エネルギー）、および正孔温度（または正孔エネルギー）は、環境温度を初期値とする。
【００２６】
次に、電極に所定のバイアスを印加した（ステップＳ６）後、雑音源の電荷を考慮に入れたデバイス・シミュレーションをシミュレーション実行部２により行う。ここでは、トラップに電荷を配置した状態で、ポアソン方程式、電流連続式、エネルギー保存式および熱伝導方程式の少なくとも一つを解く。
【００２７】
次に、雑音強度計算部３にて、デバイス・シミュレーションによって求められた物理量を用いて、トラップ準位に捕獲された電荷の影響を考慮に入れた各雑音源での雑音強度ＳΔId（Ｎｓ，μ，τ，ψ）を計算する（ステップＳ７）。ＳΔIdは（４）式で表される。
【００２８】
【数２】
0003943903.tif 000003
ここで、Ｉdはドレイン電流、ΔＮsは反転電荷面密度、αはパラメータ、Ｎsは反転電荷体積密度、Ｎはトラップ電荷密度、τはトラップとチャネル領域の間のトンネル時間である。
【００２９】
次に、雑音計算部４にて、すべてのトラップ準位での雑音強度ＳΔIdを（５）式に基づいて合算して、ドレイン電流の雑音ＳIdを求める（ステップＳ８）。
【００３０】
【数３】
0003943903.tif 000004
次に、すべてのバイアス条件でのシミュレーションが終了したか否かを判定し（ステップＳ９）、終了していなければステップＳ６に戻って新たなバイアスを電極に印加した後、ステップＳ７〜Ｓ９の処理を繰り返す。
【００３１】
すべてのバイアス条件でのシミュレーションが終了した場合には、結果を出力（ステップＳ１０）して、処理を終了する。
【００３２】
上記の手順により、バイアス条件ごとに、ドレイン電流に生じる雑音を計算することができる。
【００３３】
図３は図２のステップＳ４の雑音源の配置処理の詳細を説明するフローチャートである。まず、各コントロールボリュームにおける、トラップなどの雑音源の平均個数λを求める（ステップＳ２１）。ここで、コントロールボリュームとは、図４に示すように、シミュレーション用の離散化格子点間の中点を通る線分で囲まれた領域１０である。
【００３４】
上述したステップＳ２１では、例えば、格子点ｉにおけるトラップの濃度をｎ（ｉ）、コントロールボリュームの体積をＶとすると、（６）式に基づいて平均個数λを求める。ただし、λは整数である必要はない。
【００３５】
λ＝ｎ（ｉ）×Ｖ      （６）
次に、平均個数λとポアソン分布を用いて、各コントロールボリューム中のトラップの個数Ｎ（ｉ）を決定する（ステップＳ２２）。具体的には、棄却法などを用いて、一様乱数をポアソン分布に従う発生頻度の乱数に変換することにより、個数Ｎ（ｉ）を決定する。
【００３６】
次に、各コントロールボリューム内における各トラップの空間座標を決定する（ステップＳ２３）。具体的には、二次元解析であれば、各トラップの空間座標（ｘ，ｙ）を（７）式および（８）式によって求める。
【００３７】
ｘ＝Δｘ×ｒ１＋xmin      （７）
ｙ＝Δｙ×ｒ２＋ymin      （８）
（７）式および（８）式のΔｘとΔｙは、図４に示すようにコントロールボリュームの辺の長さを表している。また、xminとyminはそれぞれコントロールボリュームのｘ座標の最小値、ｙ座標の最小値を表しており、ｒ１とｒ２はそれぞれ独立に発生させた０〜１の間の一様乱数を表している。なお、ｘとｙは、乱数によらずコントロールボリュームに含まれる格子点の座標で代表させてもよい。
【００３８】
次に、各トラップのエネルギー準位ξを決定する（ステップＳ２４）。例えば、エネルギー準位の分布をＤ（ξ）とすると、一様乱数を、棄却法などを用いて発生頻度Ｄ（ξ）を持った乱数に変換することにより、エネルギー準位ξを決定する。
【００３９】
ステップＳ２４で決定したエネルギー準位ξは、トラップとチャネル領域の間のトンネル時間τを求めるために用いられる。すなわち、エネルギー準位ξを決定することにより、（１）式で示したトラップ準位に捕獲された電荷の影響による雑音強度ＳΔIdを計算することができる。
【００４０】
図５は本実施形態により得られたドレイン電流の雑音の計算結果を示す図であり、nMOSFETのゲート幅Ｗ／ゲート長Ｌが10/0.25、10/0.5、10/1のときの雑音スペクトルを示している。図５の横軸は周波数（Ｈｚ）、縦軸は雑音スペクトルすなわちドレイン電流の揺らぎスペクトル（Ａ2／Hz）である。図５の波形Ｗ１，Ｗ２，Ｗ３はそれぞれＷ／Ｌが10/0.25、10/0.5、10/1のときの実測スペクトル、波形Ｗ４，Ｗ５，Ｗ６はそれぞれＷ／Ｌが10/0.25、10/0.5、10/1のときの本実施形態によるスペクトルである。図示のように、本実施形態の手法で計算したドレイン電流の揺らぎは，実測値によく一致していることがわかる。
【００４１】
このように、本実施形態では、デバイス構造内に雑音源を配置し、雑音源の電荷を考慮に入れてデバイス・シミュレーションを行い、そのシミュレーションで得られた物理量を用いて各雑音源での雑音強度を計算した後、すべての雑音源での雑音強度を合算してドレイン電流に生じる雑音を計算するため、雑音の実測値を良好に再現することができる。
【００４２】
上述した実施形態では、MOSFETのゲート絶縁膜中のトラップ準位に捕獲されたキャリアの電荷が引き起こすドレイン電流の雑音を計算する例について説明したが、ドレイン以外の電極、例えばゲート電流の雑音を計算する場合にも本発明は適用可能である。
【００４３】
また、本発明は、トラップ以外の雑音を計算する場合にも適用可能である。トラップの場合、（４）式で示したように、各トラップがキャリアを捕獲／解放する緩和時間τを用いて、個々の雑音源が例えば、ドレイン電流に与える雑音強度強度SΔIdを求める。このτは、（２）式と同じものである。
【００４４】
トラップ以外の雑音源の場合も、同様の方法で雑音強度の計算が可能である。まず、何らかの方法で、雑音過程の平均的な緩和時間τを求める。次いで、それぞれの雑音源におけるSΔIdの関数形は、例えばGreen関数法によって予め求めておく。
【００４５】
以下に、衝突イオン化と界面散乱と拡散を例にとり、それぞれのτの求め方を示す。衝突イオン化による雑音の場合、衝突イオン化が発生する平均的な時間間隔は、τII＝τII（ＥP，ｎ、J）で与えられる。ここで、ＥPは電流密度に平行な電界成分で、ｎはキャリア濃度である。τII（ＥP，ｎ、J）の関数形に関しては、さまざまなモデルが提案されている。例えば、（９）式のような関数形を用いる。
【００４６】
【数４】
0003943903.tif 000005
ここで、AとBは実測とのフィッティング・パラメータである。
【００４７】
また、界面散乱による雑音であれば、τSR＝τSR（ＥV，Λ，Δ）で与えられる。ここで、ＥVはゲート絶縁膜に垂直な電界成分、Λは界面粗さの相関長、Δは界面粗さの分散である。例えば、（１０）式のような関数形を用いる。
【００４８】
【数５】
0003943903.tif 000006
また、拡散による雑音であれば、τdiff＝τdiff（μ，Ｔ，ｎ）で与えられる。ここで、μは移動度、Ｔはキャリア温度である。いずれの場合も、（）内の量は、トラップの場合と同様に、デバイス・シミュレーションによって与えられる。この場合のτdiffは、（１１）式のようになる。
【００４９】
【数６】
0003943903.tif 000007
ここで、ｑは単位素電荷、ｋBはボルツマン定数である。
【００５０】
トラップ以外の雑音を計算する場合の雑音源の配置は、上述したような雑音強度の場合、雑音源は格子点と一致すると仮定される場合がある。これは、トラップによる雑音計算において、乱数を用いないで雑音源の位置を求める手法と同じである。すなわち、各格子点において各雑音の平均的な発生時間τを求めるために、デバイス・シミュレーションで得られた物理量を求める。
【００５１】
図９を用いて、雑音源の配置方法に乱数を用いた場合と用いない場合を説明する。まず、トラップや界面散乱などに起因する雑音と衝突イオン化や拡散などに起因する雑音の場合、雑音源の配置方法に多少差異がある。すなわち、トラップや界面散乱などの場合、雑音源はトラップや界面の凹凸であり、トラップにキャリアが捕獲されたり、界面の凹凸によってキャリアが散乱されることによって雑音が生じる。これら雑音源の位置は、ランダムである。従って、雑音源は図９（ａ）に示したように、コントロール・ボリューム内にランダムに配置する。この際、図３のアルゴリズムを用いる。
【００５２】
図９（ａ）は、トラップなどの場合の雑音源の配置を示しているが、界面の凹凸についても同様の処理を行う。すなわち、コントロール・ボリュームを横切る界面の面積を求め、界面の凹凸の相関長から凹凸の平均個数λを求め、ポアソン分布などを仮定して乱数によって凹凸の数を決定する。
【００５３】
一方、衝突イオン化や拡散の場合、雑音の原因となるのキャリア自体のエネルギーである。つまり、雑音源はキャリア自身である。デバイス・シミュレーションの場合、キャリア濃度は格子点上の解として求まる。従って、衝突イオン化や拡散の場合は、図９（ｂ）に示すように、格子点に雑音源を配置する。
【００５４】
なお、トラップや界面散乱の場合でも、多少精度を犠牲にしても処理を簡便化して、計算を高速化するために、雑音源を格子点上に集中配置しても良い。また、ランダムに配置された点欠陥や界面準位が、それぞれ衝突イオン化や界面散乱に影響する場合は、これらの雑音源を図３のアルゴリズムによって配置しても良い
上述した実施形態で説明した雑音評価装置は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、雑音評価装置の機能を実現するプログラムをフロッピーディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【００５５】
また、雑音評価装置の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【００５６】
【発明の効果】
以上詳細に説明したように、本発明によれば、半導体装置内に雑音源を配置し、雑音源の電荷を考慮に入れてデバイス・シミュレーションを行い、そのシミュレーションで得られた物理量を用いて各雑音源での雑音強度を計算した後、すべての雑音源での雑音強度を合算して半導体装置の電極における雑音を計算するため、雑音の実測値を良好に再現することができる。
【図面の簡単な説明】
【図１】本発明に係る雑音評価装置の一実施形態の概略構成を示すブロック図。
【図２】図１の雑音評価装置の処理動作を示すフローチャート。
【図３】図２のステップＳ４の雑音源の配置処理の詳細を説明するフローチャート。
【図４】コントロールボリュームを説明する図。
【図５】本実施形態により得られたドレイン電流の雑音の計算結果を示す図。
【図６】半導体中の雑音源の例を示す図。
【図７】雑音源の従来の解析手法を説明する図。
【図８】トラップ電荷数の揺らぎを示す図。
【図９】雑音源の配置の仕方を説明する図。
【図１０】トラップ電荷の揺らぎスペクトルを示す図。
【図１１】雑音を評価する従来の手法を示すフローチャート。
【符号の説明】
１  雑音源配置部
２  シミュレーション実行部
３  雑音強度計算部
４  雑音計算部
１０  コントロールボリューム
【図１】
0003943903.tif 000008
【図２】
0003943903.tif 000009
【図３】
0003943903.tif 000010
【図４】
0003943903.tif 000011
【図５】
0003943903.tif 000012
【図６】
0003943903.tif 000013
【図７】
0003943903.tif 000014
【図８】
0003943903.tif 000015
【図９】
0003943903.tif 000016
【図１０】
0003943903.tif 000017
【図１１】
0003943903.tif 000018