(57)【特許請求の範囲】
【請求項１】
メモリ装置で使用するための基準ワード線およびデータ伝播再生回路であって、
このメモリ装置は少なくとも２つの半マトリックスに分割され、かつ各半マトリックスが副区分に分割されて各副区分内の読出し時に選択されるメモリセルに接続される一般的ワード線が階層デコーダにより駆動され、更に２つの半マトリックスの各々に基準単位および伝播遅延再生単位が存在して、読出し時には一方の半マトリックス内のメモリセルが選択されるときに他方の半マトリックス内の基準単位および伝播遅延再生単位が選択され、
前記基準単位は、読出しのために選択されるメモリセルと位置的に対応するビット線に接続されかつ前記読出しのために選択されるメモリセルの状態を決定するために用いられる未使用のメモリセルと、前記未使用のメモリセルに接続され、前記一般的ワード線と同様の遅延を有する基準ワード線とを有し、半マトリックスと同数の副区分に分割されて各副区分内の前記基準ワード線が前記階層デコーダにより駆動され、
前記伝播遅延再生単位は、前記基準単位と同時に活性化され、かつ前記一般的ワード線および前記基準ワード線と同じ遅延量を有し、読出回路を活性化するための信号を生成するための伝播遅延再生線を有し、単一で構成される、メモリ装置で使用するための基準ワード線およびデータ伝播再生回路。
【請求項２】
前記基準単位および前記伝播遅延再生単位が前記少なくとも２つのメモリの半マトリクスの各々の半平面に配置されている、請求項１に記載の回路。
【請求項３】
前記基準単位および前記伝播遅延再生単位がそれぞれ、基準ワード線および伝播遅延再生線を含み、前記基準ワード線および伝播遅延再生線が構造的に前記メモリ装置の一般的ワード線と同一である、請求項１に記載の回路。
【請求項４】
前記基準単位が複数の未使用のメモリセルを含み、前記未使用のメモリセルが、前記基準単位が位置付けられている半マトリクスの対応するビット線と接続されている、請求項１に記載の回路。
【請求項５】
前記伝播遅延再生単位が複数の未使用のメモリセルを含み、前記未使用のメモリセルは前記伝播遅延再生単位がそこに位置付けられているメモリの半マトリクスのビット線から切り離されており、前記伝播遅延再生単位はメモリセルの読出のため前記メモリセルの選択の結果として前記基準単位および関連するワード線の伝播遅延を同期して再生するためのものである、請求項１に記載の回路。
【請求項６】
前記メモリの半マトリクスの各々が複数のメモリの半マトリクスの副区分に分割されており、階層デコーダによって駆動される、請求項１に記載の回路。
【請求項７】
前記基準単位が複数の基準副単位に分割されており、前記基準副単位の数が前記メモリの半マトリクスの副区分の数に等しい、請求項６に記載の回路。
【請求項８】
前記伝播遅延再生単位が前記基準副単位の各々と構造的に同一であり、単一の伝播遅延再生単位が前記複数の基準副単位と関連する、請求項７に記載の回路。
【請求項９】
前記少なくとも２つのメモリの半マトリクスの各々について、前記基準および伝播遅延再生単位を選択／選択解除するための手段をさらに含み、前記選択／選択解除手段が、メモリ装置の読出アドレス変化信号と、そこから読出されるメモリセルが選択される前記少なくとも２つのメモリの半マトリクスの一方を選択するための信号とによって駆動され、共通線によって、前記基準単位および伝播遅延再生単位を同時に活性化／非活性化するに適している、請求項１に記載の回路。
【請求項１０】
読出回路を活性化するために、前記伝播再生単位の中間点または端部点において、前記伝播遅延再生単位の出力を選択するための伝播選択手段をさらに含む、請求項１に記載の回路。
【請求項１１】
伝播の終了を検出する手段をさらに含み、前記伝播終了検出手段は前記読出回路をトリガするためのものであって、入力として前記伝播遅延再生単位からの信号を受け、前記伝播終了検出手段は前記メモリ装置に存在する電源電圧のレベルと相関する、請求項１０に記載の回路。
【請求項１２】
前記基準単位がＲＣ構造を駆動するためのエレベータ構造を含み、前記エレベータ構造はメモリ装置の電源電圧を供給される、請求項１に記載の回路。
【請求項１３】
前記基準単位の迅速な選択解除のための手段をさらに含み、前記迅速な選択解除手段が前記ＲＣ構造を接地に接続する、請求項１２に記載の回路。
【請求項１４】
前記伝播遅延再生単位がＲＣ構造を駆動するためのエレベータ構造を含み、前記エレベータ構造がメモリ装置の電源電圧を供給される、請求項１に記載の回路。
【請求項１５】
前記伝播遅延再生単位を迅速に選択解除するための手段をさらに含み、前記迅速な選択解除の手段は予備活性条件をリストアするため一時的に前記ＲＣ構造を接地に接続する、請求項１４に記載の回路。
【請求項１６】
前記少なくとも２つのメモリの半マトリクスの選択のため前記信号を発生するための手段をさらに含み、前記信号は前記基準単位および伝播遅延再生単位の選択／選択解除のための前記手段に送られる、請求項９に記載の回路。
【請求項１７】
前記少なくとも２つのメモリの半マトリクスの選択のための前記信号を発生するための前記手段がエレベータ構造を含み、前記エレベータ構造がメモリ装置の電源電圧を供給される、請求項１６に記載の回路。
【請求項１８】
前記基準単位および伝播遅延再生単位の選択／選択解除のための前記手段がエレベータ構造と、ＮＯＲゲートと、２つのインバータとを含み、前記エレベータ構造はメモリ装置の電源電圧を供給される、請求項１０に記載の回路。
【請求項１９】
前記伝播終了検出手段がエレベータ構造を含み、前記エレベータ構造はメモリ装置の電源電圧を供給される、請求項１１に記載の回路。
【請求項２０】
メモリ装置の読出のための方法であって、
このメモリ装置は少なくとも２つの半マトリックスに分割され、かつ各半マトリックスが副区分に分割されて各副区分内の読出し時に選択されるメモリセルに接続される一般的ワード線が階層デコーダにより駆動され、更に２つの半マトリックスの各々に基準単位および伝播遅延再生単位が存在して、読出し時には一方の半マトリックス内のメモリセルが選択されるときに他方の半マトリックス内の基準単位および伝播遅延再生単位が選択され、
前記基準単位は、読出しのために選択されるメモリセルと位置的に対応するビット線に
接続されかつ前記読出しのために選択されるメモリセルの状態を決定するために用いられる未使用のメモリセルと、前記未使用のメモリセルに接続され、前記一般的ワード線と同様の遅延を有する基準ワード線とを有し、半マトリックスと同数の副区分に分割されて各副区分内の前記基準ワード線が前記階層デコーダにより駆動され、
前記伝播遅延再生単位は、前記基準単位と同時に活性化され、かつ前記一般的ワード線および前記基準ワード線と同じ遅延量を有し、読出回路を活性化するための信号を生成するための伝播遅延再生線を有し、単一で構成され、
（ａ）  前記一方の半マトリクスのワード線のメモリセルを選択するステップと、
（ｂ）  前記基準単位から、前記メモリセルの選択と位置的に一致するが、前記他方の半マトリクスの領域に位置付けられているビット線に接続されている前記未使用のメモリセルを選択するステップと、
（ｃ）  前記ワード線および前記基準単位の伝播遅延を再生するため、前記未使用のメモリセルと同時に、前記伝播遅延再生単位を活性化するステップと、
（ｄ）  前記メモリ装置の読出のための回路の活性化の瞬間を決定するため、前記伝播遅延の終了を検出するステップとを含む、メモリ装置の読出のための方法。
【請求項２１】
ステップ（ｃ）がメモリ装置のタイミング信号と同期して与えられ、前記活性化がパルス化された読出アドレス変化信号の終了と同期して与えられる、請求項２０に記載の方法。
【請求項２２】
ステップ（ｂ）が前記メモリセルが選択された方とは反対の半マトリクスの前記メモリセルの選択に同期して与えられ、前記選択はパルス化された読出アドレス変化信号の終了と同期して行なわれる、請求項２０に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
この発明は、基準ワード線およびデータ伝播再生回路、特に階層デコーダを備えた不揮発性記憶装置のための基準ワード線およびデータ伝播再生回路に関する。より特定的には、この発明はまた、階層デコーダを備えたメモリ装置のための前記基準ワード線の同期に関する。
【０００２】
２つのメモリセルの半マトリクスを含むメモリ装置においては、階層デコーダが有利に使用され、それらはワード線の部分を駆動し、局所デコード動作によって刺激され、これらすべてはメインデコーダから分岐する単一のメイン線によって刺激される。
【０００３】
たとえば、１６ビットのワード長を持つ一般的なメモリを考えると、各々のビットは基準ビット線および（同じビットに属する）ビット線のパケットを含む。
【０００４】
このようにして、したがって、メモリ装置の１６の出力の各々に対し１つずつ、１６の基準ビット線が存在し、これはメモリ装置においてかなりの量の空間を占める。
【０００５】
マルチプレクサは普通、ビット線の選択のために使用され、一方で基準線の選択のためには単一のトランジスタが必要である。マルチプレクサはかなりの静電容量を生ぜしめ、これは各々の基準ビット線の単一のトランジスタによって生ぜしめられる単一の静電容量とはかなり異なっている。
【０００６】
この場合、選択されたメモリセルの電流と基準セルの電流とを最初のセルの状態を決定するために動的に比較することは静電容量の差によって損なわれ得る。非対称性の回復はまた遅延を生ぜしめる。
【０００７】
さらにビット線を、実際に読出のために選択されたマトリクスのビット線から遠く離して位置付けることは、活性点に関しての基準線およびビット線の対称性がなく、活性点からの距離が異なるために、基準線と読出された線との上に存在する信号が異なり得るという欠点を有する。
【０００８】
【発明の概要】
この発明の目標は、したがって、従来例よりも少ない数の基準線を有する、特に階層デコーダを備えた不揮発性記憶装置のための、基準線およびデータ伝播再生回路を提供することである。
【０００９】
この目標の範囲内で、この発明のさらなる目的は、一般的ワード線と基準線との伝播の間の一致を提供する、基準線およびデータ伝播再生回路を提供することである。
【００１０】
この発明のさらなる目的は、電圧ブースト線に必然的に伴う電流消費を避ける、基準線およびデータ伝播再生回路を提供することである。
【００１１】
この発明のまたさらなる目的は、正しい読出のステップを始めるための条件をプリセットする、基準線およびデータ伝播再生回路を提供することである。
【００１２】
この発明のまたさらなる目的は、システムの中に存在するさまざまな電源の組合せの調和を可能にする、基準線およびデータ伝播再生回路を提供することである。
【００１３】
この発明のまたさらなる目的は、データ伝播選択機能の活性化／非活性化の時期を同期して設定できる、基準線およびデータ伝播再生回路を提供することである。
【００１４】
この発明のまたさらなる目的は、基準線の不活性条件を迅速にリストアすることを可能にし、それによってたとえすぐに新しい読出動作が起こった場合でもその準備ができているようにする、基準線およびデータ伝播再生回路を提供することである。
【００１５】
この発明のまたさらなる目的は、信頼性が高く、競争的な価格で比較的容易に製造できる、基準線およびデータ伝播再生回路を提供することである。
【００１６】
この目標、これらの目的、そして以下で明らかになるであろうこれ以外の目的は、メモリ装置において、特に階層デコーダを備えた不揮発性記憶装置のための、基準ワード線およびデータ伝播再生回路によって達成される。前記メモリは異なった半平面上に配置された少なくとも２つのメモリの半マトリクスに分割されており、前記回路は、前記少なくとも２つのメモリの半マトリクスの各々について、基準単位および前記基準単位に沿った信号の伝播を再生するための関連単位を含み、前記基準単位および前記関連伝播再生単位は各々、メモリ装置の一般的ワード線の各々と同一の構造を有し、前記少なくとも２つのメモリの半マトリクスの一方の基準単位および伝播再生単位は、前記少なくとも２つのメモリの半マトリクスの他方のメモリセルの選択に際して活性可能であり、これは前記メモリセルの選択に関しその読出のために同期かつ対称である基準を提供し、そしてそれにより伝播再生単位に従って、前記選択されたメモリセルの正確かつ確実な読出を始めるための条件をプリセットする。
【００１７】
この発明のもう１つの実施例はメモリ装置の読出のための方法であって、前記メモリ装置が分割されてなる少なくとも２つのメモリの半マトリクスの一方のワード線のメモリセルを選択するステップと、基準単位の中から、前記メモリセルの選択と位置的に一致するが前記少なくとも２つのメモリの半マトリクスの他方の領域に位置付けられているビット線に接続されている未使用の基準メモリセルを選択するステップとを含む。さらに前記基準メモリセルと同時に、前記ワード線および前記基準単位の伝播遅延を再生するため伝播遅延再生単位を活性化するステップと、前記メモリ装置の読出のための回路の活性化の瞬間を決定するため前記伝播遅延の終了を検出するステップとを含む。
【００１８】
この発明のまた別の実施例においては、基準ワード線およびデータ伝播再生回路は、第１の選択／選択解除回路を含み、これは第１の出力と第１の選択／選択解除回路の第１の出力に結合された第１の基準線とを有する。第１の伝播遅延再生線は第１の選択／選択解除回路の第１の出力と結合され、伝播遅延選択回路は第１の伝播遅延再生線と結合される。最後に伝播終了検出回路は伝播遅延選択回路に結合される。
【００１９】
この発明のさらなる特徴および利点は、付した図において限定的ではない例によって示されている、この発明による回路の好ましいしかし排他的ではない実施例の説明から明らかとなるであろう。
【００２０】
【詳細な説明】
図を参照すると、この発明による回路は、少なくとも２つの半マトリクス（図示せず）に分割されたメモリのマトリクスを含む。半マトリクスの各々はさらにマトリクスの副区分に分割され階層デコーダによって駆動される。
【００２１】
図に示されている場合においては、メモリ装置は２つの半マトリクスに分割され、各々の半マトリクスは４つのマトリクスの副区分に分割されている。
【００２２】
各々の半マトリクスは半マトリクスの一般的ワード線と同様の特徴を備える基準線を有する。
【００２３】
基準線（各々の半マトリクスに１つずつ）はまた各々４つのセグメントに分割されており、これは一般ワード線が分割されているセグメントに対応する。
【００２４】
図１はこの発明による回路の一般的アーキテクチャを示しており、両方の基準線が示されている。一方の半平面（半マトリクスの半平面）に位置付けられた基準線と他方の半平面に位置付けられた基準線とに関してこの回路が対称であることは明らかである。このため、以下の説明では単一の基準線について言及するが、いかなる言及も自動的に他方の基準線に同様に当てはまるものと理解されねばならない。使用される参照番号もまた同一であって、唯一の違いは２つの基準線の一方の参照番号にはプライム符号が付されるということである。
【００２５】
図１においては、参照番号１は選択／選択解除回路を示し、これは信号ＵＰｓｅｌによって駆動され、選択／選択解除回路１′には同様に信号ＤＷｓｅｌがあり、さらに、選択／選択解除回路１は基準線がそれらからなるところのさまざまなセグメントを活性化するように適合された線２を刺激するための読出アドレス変化信号ＡＴＤによって駆動される。
【００２６】
基準線の前記セグメントは３i によって示される（ここでｉ＝１からｎであり、この場合はｉ＝１から４である）。以下、基準線は総称で参照番号３によって示される。
【００２７】
選択／選択解除回路１はさまざまな実際的目的のために、メモリの半マトリクスのワード線のデコーダの静電容量の釣合いがとれるようにできる階層デコーダを形成している。
【００２８】
基準線３のメモリセルは未使用であり、読出のために選択される一般的ワード線のマトリクスのセルの基準を構成する。前記未使用のメモリセルは、そこに基準線３が位置付けられている半マトリクスの対応するビット線に接続されている。
【００２９】
一般的ワード線に沿った信号の伝播遅延を再生するよう適合された付加的な伝播遅延再生線４は基準線３のセグメント３i と同様の構造を有する。単一のセグメントが付加的伝播遅延再生線４として使用されるが、これは線３全体は既知の数の相互に同一のセグメント３i によって構成されているため、その伝播遅延を決定するためには１つのセグメント３i の遅延で十分だからである。
【００３０】
付加的伝播遅延再生線４のメモリセルはそこに前記基準線３が位置付けられている半マトリクスの対応するビット線から切り離されている。これらのメモリセルの導電率が関係ないからである。
【００３１】
付加的伝播遅延再生線４は選択／選択解除回路１によって駆動される同じ線２によって活性化される。
【００３２】
付加的伝播遅延再生線４の出力は、付加的伝播遅延再生線４によって発生される伝播遅延を選択するための回路５によって受けられる。
【００３３】
伝播遅延選択回路５は伝播遅延信号を回路６に送り、それによって前記基準線３に沿った伝播の終了を検出し、これはメモリマトリクスの一般ワード線を再生する。
【００３４】
伝播終了検出回路６は好都合に、たとえばトリガなどによって提供される。
伝播遅延選択回路５は前記付加的伝播遅延再生線４の出力点を選択するよう適合されており、これは動作条件により中間点でも端部点でもあり得る。
【００３５】
以上のすべての説明は、基準線３の半平面と反対の半平面にある、基準線３′にも当てはまる。
【００３６】
図２を参照すると、図１で示されたアーキテクチャがより回路的な細部にわたって示されている。
【００３７】
基準線３（したがって同様に基準線３′の）の各々のセグメント３i はドライバを含み、これは有利にエレベータ構造７i によって与えられ、これにＲＣ回路網８i が続く。ＲＣ回路網８i は互いに直列接続された複数のＲＣ回路からなっている。ＲＣ回路網８i は一般的ワード線に存在するものと同様の遅延を表わす。
【００３８】
階層デコーダ１は分布容量で一般的ワード線の伝播を減じる。もし線のすべての静電容量が直列接続されたならば、伝播遅延を伴う高い容量性線を有することであろう。
【００３９】
エレベータ構造７i は複数のＲＣ回路網８i を含む線の中間点を駆動し、それによって伝播を改善する。
【００４０】
基準線３のメモリセルは、未使用であり９i によって示され図４で示され、対応するビット線（ＢＬ０、ＢＬ１、ＢＬ２、からＢＬ（ｎ−１）によって示されている）に接続されている。前記未使用のメモリセルはフローティングゲートトランジスタによって好都合に与えられる。
【００４１】
これに対して付加的伝播遅延再生線４の未使用のメモリセルはビット線に接続されてはいない。
【００４２】
基準線３のおよび付加的伝播遅延再生線４のＲＣ構造８i は予備活性条件をリストアするための回路によって接地に好都合に接続されている。前記予備活性リストア回路は有利に、基準線３および付加的伝播遅延再生線４の予備活性条件を迅速にリストアするよう適合されたトランジスタ３９i によって与えられる。
【００４３】
エレベータ構造７i は実際にメモリ装置に存在する電源電圧を供給される（電圧ＶDDまたはブースト電圧）。
【００４４】
伝播遅延再生線４もまた同様に基準線３の各セグメント３i と同一の構造を有しており、したがってまた実際にメモリ装置に存在する電圧を供給されるエレベータ構造７i を備えている。
【００４５】
一般的ワード線の伝播遅延を再生するための伝播遅延再生線４の出力は伝播遅延選択回路５によって選択される。したがってもし線４の中間点でとられる遅延が選択されるならば、出力では線１０が得られ、一方もし線４の端部点でとられる遅延が選択されるならば、出力では線１１が得られる。
【００４６】
詳細には、選択／選択解除回路１は選択／選択解除回路１および選択／選択解除回路１′に共通のエレベータ構造１２を含む。エレベータ構造１２は、メモリ装置に実際に存在する電源電圧を供給され、入力として、基準線３i または基準線３i ′を選択するための信号ＵＰ／ＤＷを受ける。
【００４７】
エレベータ構造１２の出力は、それぞれ２つの基準線３i および３i ′を選択するための２つの信号ＵＰｓｅｌおよびＤＷｓｅｌによって構成される。
【００４８】
信号ＵＰｓｅｌに関連する選択／選択解除回路１が、これから詳細に説明される。同様の言及が信号ＤＷｓｅｌに関連する選択／選択解除回路１′に当てはまる。
【００４９】
エレベータ構造１２から出力される信号ＵＰｓｅｌはしたがって入力としてインバータ１３を通じて、ＮＯＲゲート１４へ送られる。
【００５０】
ＮＯＲゲート１４の他方の入力は読出アドレス変化検出信号ＡＴＤを受ける。ＮＯＲゲート１４の出力はインバータ１５を通じて、基準線３の活性化線２（したがって、基準線３の各セグメント３i ）を駆動するよう送られる。
【００５１】
信号ＵＰｓｅｌはまた入力として付加的エレベータ構造１６へ送られ、その出力は入力として対のパストランジスタ１７のＰチャンネルトランジスタのゲート端子に送られる。信号ＵＰｓｅｌは同じ対のパストランジスタ１７のＮチャンネルトランジスタのゲート端子に送られる。
【００５２】
２つのパストランジスタ１７は伝播遅延再生線４から出ている線１０および１１と前記基準線に沿った伝播終了検出回路６との間に介装され、これはメモリマトリクスの一般的ワード線に沿った伝播を再生する。したがって、伝播終了検出回路６は、入力として伝播指示信号ＰＲＯＰを受け、検出信号ＤＥＴｕｐを出力する。
【００５３】
検出回路６はまたメモリ装置に実際に存在する電源電圧を供給される（ＶDDまたはブースト）。
【００５４】
図３を参照すると、前記検出回路６がその回路の細部にわたって示され、有利にトリガによって構成されている。
【００５５】
トリガは第１のＣＭＯＳインバータおよび第２のＣＭＯＳインバータを含む。第１のインバータはＰチャンネルトランジスタ１８およびＮチャンネルトランジスタ１９を含み、これらはコモンドレイン接続されており、第２のインバータはＰチャンネルトランジスタ２０およびＮチャンネルトランジスタ２１を含みこれらはコモンドレイン接続されている。トリガはさらなるＰチャンネルトランジスタ２２によって完成する。
【００５６】
信号ＰＲＯＰはトランジスタ１８および１９のゲート端子に送られる。トランジスタ１８および１９のドレイン端子はトランジスタ２２のゲート端子と、トランジスタ２０および２１のゲート端子とに接続される。トランジスタ１８、２２および２０のソース端子は電源電圧（これはＶDDまたはブースト電圧であり得る）に接続され、トランジスタ１９および２１のソース端子は接地に接続される。トランジスタ２２のドレイン端子はトランジスタ１８および１９のゲート端子に接続される。トリガの出力はトランジスタ２０および２１のコモンドレイン端子でとられ、それは、信号ＤＥＴｕｐである。
【００５７】
図５はエレベータ構造７i を詳細に示している。これは２つのＰチャンネルトランジスタ２３i および２４i を含み、そのソース端子は電源電圧に接続され（これはブースト電圧に対応し得る）、そのそれぞれのドレイン端子はＮチャンネルトランジスタ２５i およびＮチャンネルトランジスタ２６i のそれぞれのドレイン端子に接続される。
【００５８】
トランジスタ２３i および２４i のゲート端子はそれぞれ、トランジスタ２４i と２６i のコモンドレイン接続とトランジスタ２３i と２５i のコモンドレイン接続にそれぞれ接続されている。トランジスタ２５i および２６i のソース端子は接地に接続されている。
【００５９】
インバータ２７i はトランジスタ２５i および２６i のゲート端子の間に介装されている。活性化線２は入力としてトランジスタ２５i のゲート端子に送られ、そして活性化線２を反転したものがインバータ２７i の出力によってトランジスタ２６i のゲート端子に与えられる。
【００６０】
付加的インバータ２８i はトランジスタ２４i および２６i のコモンドレイン接続においてとられるエレベータ構造７i の出力に直列接続される。インバータ２８i から出力された信号は線３i を駆動するための信号である。このエレベータ構造７i は基準線３が分割される各々のセグメント３i において繰返される。
【００６１】
図６はエレベータ構造７i と類似したエレベータ構造１２の図である。したがってこの構造は説明の冗長を避けるため詳細には説明しない。エレベータ構造７i の構成要素とエレベータ構造１２の構成要素との間の対応は以下のとおりである。
【００６２】
構造７i のトランジスタ２３i 、２４i 、２５i および２６i は機能上それぞれエレベータ構造１２のトランジスタ２９、３０、３１、および３２に対応する。
【００６３】
エレベータ構造７i においてと同様に、エレベータ構造１２においてインバータ３３がある（これはインバータ２７i に対応する）。構造７i のインバータ２８i は構造１２には存在しない。
【００６４】
以上の図を参照して、この発明による回路の動作は以下のとおりである。
パルス化された読出アドレス変化信号ＡＴＤがハイからローに切換わるとき、もし２つの半マトリクスの一方の選択信号の１つ、すなわち信号ＵＰｓｅｌまたはＤＷｓｅｌがローであれば、たとえばＵＰｓｅｌがローであれば、インバータ１３からの出力信号はハイであり、そしてＮＯＲゲート１４はローの信号を出す。このローの信号はインバータ１５において反転され、活性化線２を駆動し、基準線３のセグメント３i を活性化するが、ここには読出のために選択される一般的ワード線のメモリセルに位置的に対応する未使用のメモリセル９i が存在する。
【００６５】
未使用の基準セルの選択は、読出されるメモリセルが選択される方とは反対の半平面のマトリクスで起こる。
【００６６】
このようにして、基準線の活性化はメモリセルの選択に関し同期かつ対称であり、メモリセルを基準線３に属する対応する基準セル９i と比較することで読出されるメモリセルの状態を決定することが可能になる。
【００６７】
基準線３の活性化と同時に、関連する伝播遅延再生線４が活性化され、それによって基準線３に沿った信号の伝播の終了を確かに確立する。この伝播は基準線３の構造については（これは各々の半マトリクスの一般的ワード線の構造に同一である）一般的ワード線の伝播に対応する。
【００６８】
伝播遅延再生線４の出力は、任意に線の中間点、端部点、または中間点および端部点のＯＲ組合せによって決定される点で選択され得る。第１の場合には高速読出のためのプリセットが行なわれ、第２の場合には低速読出のためのプリセットが起こり、そして第３の場合には試験読出のために使われる。
【００６９】
一度に線全体ではなくて線のセグメントを駆動する階層デコーダを有することの利点は、一般的ワード線の部分的な活性化によってより速い読出時間の提供が可能になるという事実にある。
【００７０】
基準線３の異なったセグメント３i のドライバは有利にブースト線の不要なタップを避けるためエレベータ構造７i によって与えられる。
【００７１】
基準線３および伝播遅延再生線４の活性化が信号ＡＴＤの終了と同期して起こりしたがって、時間の点で、一般的ワード線におけるメモリセルの選択とつながっているということは明らかである。
【００７２】
基準線３および伝播再生線４の選択解除（リセット）はトランジスタ３９i の使用によって起こりしたがって迅速である。
【００７３】
前記線の活性点の位置的な一致により活性点からの等距離が与えられるため信号の等しい伝播が可能となる。
【００７４】
信号ＵＰｓｅｌおよびＤＷｓｅｌは信号ＵＰ／ＤＷを入力として受けるエレベータ構造１２によって発生される。
【００７５】
伝播遅延選択回路５の出力（伝播遅延再生線４の中間点、端部点、またはそのＯＲを選択するよう適合された）は伝播終了検出回路６に送られ、これは引外しによって読出された回路の活性化をプリセットするトリガによって構成され、信号ＤＥＴｕｐを出力として出す。
【００７６】
読出の活性化は、時間の点で、読出のために選択されたワード線に沿った信号の伝播条件と密接に結びついており、さらにそのときに起こる供給レベルに結びついているため、確実に与えられる。
【００７７】
この発明による回路は、実際にメモリ装置に存在し、それによりワード線が活性化される電源との相関を必然的に伴う。通常電源ＶDDの場合にも、ブースト電圧の供給の場合にも、回路に存在するエレベータ構造７および１２はメモリ装置に実際に存在する電源電圧（ＶDDまたはブースト）を供給され得る。
【００７８】
実施において、この発明による回路が完全にその意図する目標および目的を達成することが観察されてきた。なぜならば、これは、構造的に一般的ワード線と同一であり、そしてメモリの半マトリクスの一方に一方がそして半マトリクスの他方に他方が配置された２つの基準線を提供するからである。このようにしてメモリの半マトリクスのビット線に属する一般的メモリセルの選択は、前記選択されるメモリセルが属するビット線に位置的に一致するが、他方の半マトリクスの領域に配置される未使用の基準メモリセルの同期した選択と一致する。
【００７９】
こうして与えられた基準によって読出動作にかかわるメモリセルの状態の決定が可能になる。
【００８０】
この発明による回路はまた、前記基準線および読出されるメモリセルがそこから選択された一般的ワード線の両方における信号の伝播を再生するための線を提供することを必然的に伴う。
【００８１】
伝播終了の決定は、ワード線の伝播等の正しい読出のための条件の一定の達成の結果として読出回路の活性化の瞬間を確立する。
【００８２】
２つの半マトリクス（ワード線および基準線）と伝播線とにおける活性化の間の一致は、それらが活性化点から等距離であることによる。なぜならば基準線は選択されるメモリセルと位置的に一致するように活性化されるからである。
【００８３】
さらに、各々の半マトリクスに１つずつ、２つの基準線のみを準備することにより、従来のアーキテクチャにより提供された同様のメモリ装置においては１６本であった必要な基準線の数を劇的に減じる。
【００８４】
一般的ワード線と同様の基準線の準備をすることにより、一般ワード線の容量性負荷を再生し、読出動作により影響を受けるワード線と基準線との実際の同期を可能にする。
【００８５】
最後にこの発明による回路は使用される実際の電圧（通常またはブースト電圧）にロックを提供することで、メモリ装置の中に存在するさまざまな動作電圧の調和を提供し、そして回路の解決によってブースト線においてはマイナスである電流消費を取り除く。
【００８６】
このように着想された回路は多くの変形や修正が可能であるが、それらのすべてはこの発明の着想の範囲内にある。
【００８７】
したがってたとえば、メモリマトリクスを２つ以外の数のメモリの半マトリクスに分割することもできよう。この場合にはまた各々の半マトリクスについて基準線３および関連する伝播遅延再生線４が必要である。
【００８８】
各々の半マトリクスは基準線３のセグメントの数と一致する、いくつの半マトリクスの副部分に分割されてもよい。
【００８９】
最後にすべての細部は他の技術的に等価な素子によっても置換できよう。
こうして少なくとも１つの例証となるこの発明の実施例を説明したのであるから、さまざまな変更、修正および改良がすぐさま当業者には思い浮かぶであろう。このような変更、修正および改良はこの発明の精神および範囲内にあるものと意図される。したがって、上述の説明はただ例としてのものであって、限定としてのものではない。この発明はただ前掲の請求項およびその均等物によってのみ限定される。
【図面の簡単な説明】
【図１】この発明による回路のブロック図である。
【図２】この発明による回路の詳細な回路図である。
【図３】プリチャージの終りを決定するためにトリガレベルを設定するためのトリガの回路図である。
【図４】メモリ装置のビット線の構成の詳細な図である。
【図５】基準線の活性化回路の図である。
【図６】所与の左または右の半マトリクスに属する基準線の選択回路の図である。
【符号の説明】
１  選択／選択解除回路
３i   基準線のセグメント
３  基準線
４  付加的伝播遅延再生線
５  伝播遅延選択回路
６  伝播終了検出回路
７i   エレベータ構造
８i   ＲＣ回路網
【図１】
0003889110.tif 000002
【図２】
0003889110.tif 000003
【図３】
0003889110.tif 000004
【図４】
0003889110.tif 000005
【図５】
0003889110.tif 000006
【図６】
0003889110.tif 000007