(57)【特許請求の範囲】
【請求項１】
外部クロック信号と内部クロック信号の位相を比較しその比較結果を出力する位相検出手段と、
前記位相検出手段の出力信号に従ってＮビット又はＮ−Ｍビットのコード値を発生するコード発生手段と、
前記コード発生手段からのＮビット又はＮ−Ｍビットのコード値に対応するデジタル／アナログ変換手段と、
予め設定された基準電圧と前記デジタル／アナログ変換手段とにより出力された電圧を比較し、その比較結果に基づいた前記コード発生手段に対する信号を出力するレベル検出手段と、
制御端と入力端と出力端とを有するＮＭＯＳトランジスタで構成され前記外部クロック信号が制御端に入力される入力部と、前記入力部の入力端に接続され前記デジタル／アナログ変換手段からの出力電圧に従って電流を生成する可変電流源と、前記入力部の出力端に接続され遅延率を定める負荷とを含んで構成される複数の遅延セルからなり、前記ＮＭＯＳトランジスタが有するキャパシタンスと前記負荷とによる遅延を利用する可変遅延ラインを有して、前記外部クロック信号を一定時間遅延させた内部クロック信号を出力するクロック同期制御手段とを含んで構成されているクロック同期装置において、
前記デジタル／アナログ変換手段は、前記コード発生手段のＮビットのコード値のうち、上位Ｎ−Ｍビットに該当する電圧を出力するメインデジタル／アナログ変換手段と、
前記レベル検出手段の制御信号に従ってイネーブルされ、コード発生手段のＮビットのコード値のうち、下位Ｍビットに該当する電圧を出力するサブデジタル／アナログ変換手段とを含んで構成されていることを特徴とするクロック同期装置。
【請求項２】
前記メイン及びサブデジタル／アナログ変換手段は、温度計コードデジタル／アナログ変換手段で構成されていることを特徴とする請求項１に記載のクロック同期装置。
【請求項３】
前記コード発生手段は、前記位相検出手段の出力信号に従って２進コード値を生成する２進コード発生手段と、
前記２進コード発生手段から出力された２進コード値のうち上位Ｎ−Ｍビットの２進コード値を温度計コード値に変換させ、前記メインデジタル／アナログ変換手段に出力するメインコード変換手段と、
前記２進コード発生手段から出力された２進コード値のうち下位Ｍビットの２進コード値を温度計コード値に変換させ、前記サブデジタル／アナログ変換手段に出力するサブコード変換手段とを含んでいることを特徴とする請求項２に記載のクロック同期装置。
【請求項４】
前記メインデジタル／アナログ変換手段は、温度計コードデジタル／アナログ変換手段で構成され、前記サブデジタル／アナログ変換手段は、２進重み付けによるデジタル／アナログ変換手段で構成されていることを特徴とする請求項１に記載のクロック同期装置。
【請求項５】
前記コード発生手段は、前記位相検出手段の出力信号に従って２進コード値を生成する２進コード発生手段と、
前記２進コード発生手段から出力された２進コード値のうち上位Ｎ−Ｍビットの２進コード値を温度計コード値に変換させ、メインデジタル／アナログ変換手段で出力するコード変換手段と、
前記レベル検出手段の出力信号に従ってサブデジタル／アナログ変換手段を選択的にイネーブルさせ、２進コード発生手段から出力された２進コード値のうち下位Ｍビットの２進コード値を、前記サブデジタル／アナログ変換手段で出力するサブデジタル／アナログ変換制御手段とを含んでいることを特徴とする請求項４に記載のクロック同期装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック同期装置に関し、より詳しくは、デジタル／アナログ変換器をメインとサブに分けて可変遅延ライン（Ｖａｒｉａｂｌｅ  Ｄｅｌａｙ  Ｌｉｎｅ：ＶＤＬ）の利得（ｇａｉｎ）が急激に増加するときの電圧を基準電圧に設け、その基準電圧によりメイン及びサブデジタル／アナログ変換器の動作を制御してデジタルコード値に対するデジタル／アナログ変換器の出力電圧を線形的に生成し、可変遅延ラインの利得が非常に大きい低周波帯域でジッタ（ｊｉｔｔｅｒ）特性を向上させることができるクロック同期装置に関する。
【０００２】
【従来の技術】
一般に、アナログ方式のクロック同期装置（遅延同期ループ（ＤＬＬ）又は位相同期ループ（ＰＬＬ）等）は、デジタル方式に比べて小さい面積を占め広い動作領域を有し、高い精密度と小さいジッタ特性を有するが、非常に大きいＤＣ電流を費やすという欠点がある。
したがって、アナログ方式とデジタル方式が混合された方式のクロック同期装置を用いるが、これを具現した一例としてデジタル／アナログ変換器（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）を用いるクロック同期装置を上げることができる。
このような方法は、外部クロック信号と内部クロック信号の位相差に該当するデジタルコード値を生成し、そのデジタルコード値によるアナログ値（電圧又は電流）を生成してクロック同期装置を制御する。
【０００３】
図１は、デジタル／アナログ変換器を用いた従来技術に係るクロック同期装置を示すブロック図である。ここでは、クロック同期装置が遅延同期ループ（ＤＬＬ）で構成された場合を例に挙げて説明する。
図１に示すように、クロック同期装置は、外部クロック信号（ＥＣＬＫ）と内部クロック信号（ＩＣＬＫ）の位相差を検出する位相検出部１と、位相検出部１の検出信号（ＳＦＴＲ、ＳＦＴＬ）に従ってＮビットの２進コード値（ＢＣ）を出力する２進コード発生部２と、２進コード発生部２の２進コード値に該当する電圧（ＶＤＡＣ）を発生するデジタル／アナログ変換部３と、デジタル／アナログ変換部３の出力電圧（ＶＤＡＣ）を利用して外部クロック信号（ＥＣＬＫ）を一定時間のあいだ遅延させ、内部クロック信号（ＩＣＬＫ）を出力する可変遅延ライン（Ｖａｒｉａｂｌｅ  Ｄｅｌａｙ  Ｌｉｎｅ：ＶＤＬ）４を含んで構成されている。
【０００４】
ここで、可変遅延ライン４は、図２に示すような複数個の遅延セルのチェーンで構成されている。
遅延セルは、デジタル／アナログ変換部３の出力電圧（ＶＤＡＣ）に従って電流を生成する可変電流源５と、入力信号（ＩＮ、／ＩＮ）が入力される入力部６と、遅延率を定める負荷７とを含んで構成されている。
ここで、可変電流源５は、出力電圧（ＶＤＡＣ）が制御端子に印加され、ソースが接地電源電圧（ＶＳＳ）に連結されたＮＭＯＳトランジスタ（ＮＭ０）で形成される。
入力部６は、制御端子にそれぞれ入力信号（ＩＮ、／ＩＮ）が入力されるＮＭＯＳトランジスタ（ＮＭ１、ＮＭ２）で形成される。ここで、ＮＭＯＳトランジスタ（ＮＭ１、ＮＭ２）のソースは共通連結され、可変電流源５を形成するＮＭＯＳトランジスタ（ＮＭ０）のドレインに連結される。
入力部６を形成するＮＭＯＳトランジスタ（ＮＭ１、ＮＭ２）のドレインが出力端子を形成してそれぞれ出力信号（ＯＵＴ、／ＯＵＴ）を出力する。
【０００５】
ここで、遅延セルのチェーンで構成された可変遅延ライン４は、Ｎ−１番目の遅延セルの出力信号（ＯＵＴ、／ＯＵＴ）はＮ番目の遅延セルの入力信号（ＩＮ、／ＩＮ）にそれぞれ入力され、Ｎ番目遅延セルの出力信号（ＯＵＴ、／ＯＵＴ）はＮ＋１番目の遅延セルの入力信号（ＩＮ、／ＩＮ）にそれぞれ入力される。
ここで、遅延セルの可変電流源５を形成するＮＭＯＳトランジスタ（ＮＭ０）に流れる電流（Ｉ）に対する遅延セルの遅延率（ＴＤＣＥＬ）は、次の数式１により求めることができる。
【０００６】
【数式１】
0003988034.tif 000002
ここで、Ｃは遅延セルの出力端子の間のキャパシタンスであり、ＶＰＰは出力端子の間の電圧スウィング幅である。
したがって、デジタル／アナログ変換部３の出力電圧（ＶＤＡＣ）に対する可変遅延ライン４の遅延率（Ｔ）の関係は、図３に示したグラフのように非線型特性を有する。
【０００７】
デジタル／アナログ変換部３の単位ステップ電圧（ｕｎｉｔ  ｓｔｅｐ  ｖｏｌｔａｇｅ：ＶＤＥＬ）が、デジタル／アナログ変換部３の出力電圧（ＶＤＡＣ）に対し線形的な遅延特性を有すると仮定すれば、クロック同期装置（ここではＤＬＬ）の単位位相分解能（ｕｎｉｔ  ｐｈａｓｅ  ｒｅｓｏｌｕｔｉｏｎ：ＰＲＥＳ）は、次の数式２により求めることができる。
【０００８】
【数式２】
ＰＲＥＳ＝ＫＶＤＬ×ＶＤＥＬ
ここで、ＫＶＤＬは可変遅延ライン４の遅延セルの利得（ｇａｉｎ）であり、数式３により求めることができる。
【数式３】
0003988034.tif 000003
ここで、ｄｔは単位時間変換分で、ｄｖは単位電圧変化分である。
【０００９】
したがって、デジタル／アナログ変換部３の単位ステップ電圧（ｕｎｉｔ  ｓｔｅｐ  ｖｏｌｔａｇｅ：ＶＤＥＬ）が、デジタル／アナログ変換部３の出力電圧（ＶＤＡＣ）に対し線形的な遅延特性を有すると仮定したため、可変遅延ライン４の遅延セル（ＤＣＥＬ）の利得（ＫＶＤＬ）は一定である。
ここで、遅延セル（ＤＣＥＬ）の利得（ＫＶＤＬ）が一定であるため、入力されるクロック周波数に係わりなく位相分解能（ｐｈａｓｅ  ｒｅｓｏｌｕｔｉｏｎ）が一定である。
【００１０】
しかし、可変遅延ライン４の遅延特性が非線型特性を有するため、クロック周波数に従って位相分解能が変化する。すなわち、図３に示すように、周波数が低くなってデジタル／アナログ変換部３の出力電圧（ＶＤＡＣ）が或る一定電圧（ＶＲＥＦ）に到達すると位相分解能が急激に増加し、クロック同期装置（ここではＤＬＬ）のジッタ（ｊｉｔｔｅｒ）特性が低下するという問題点があった。
【００１１】
【発明が解決しようとする課題】
そこで、本発明は上記従来のクロック同期装置における問題点に鑑みてなされたものであって、本発明の目的は、クロック同期装置が特定電圧でデジタル／アナログ変換手段の入力ビット数を増加させ、デジタル／アナログ変換手段の出力電圧の遅延特性をデジタルコード値に線形的な特性を有するようにし、位相分解能を一定にして低周波クロック信号が入力されてもジッタ特性を向上させることができる、クロック同期装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するためになされた本発明によるクロック同期装置は、外部クロック信号と内部クロック信号の位相を比較しその比較結果を出力する位相検出手段と、前記位相検出手段の出力信号に従ってＮビット又はＮ−Ｍビットのコード値を発生するコード発生手段と、前記コード発生手段からのＮビット又はＮ−Ｍビットのコード値に対応するデジタル／アナログ変換手段と、予め設定された基準電圧と前記デジタル／アナログ変換手段とにより出力された電圧を比較し、その比較結果に基づいた前記コード発生手段に対する信号を出力するレベル検出手段と、制御端と入力端と出力端とを有するＮＭＯＳトランジスタで構成され前記外部クロック信号が制御端に入力される入力部と、前記入力部の入力端に接続され前記デジタル／アナログ変換手段からの出力電圧に従って電流を生成する可変電流源と、前記入力部の出力端に接続され遅延率を定める負荷とを含んで構成される複数の遅延セルからなり、前記ＮＭＯＳトランジスタが有するキャパシタンスと前記負荷とによる遅延を利用する可変遅延ラインを有して、前記外部クロック信号を一定時間遅延させた内部クロック信号を出力するクロック同期制御手段とを含んで構成されているクロック同期装置において、前記デジタル／アナログ変換手段は、前記コード発生手段のＮビットのコード値のうち、上位Ｎ−Ｍビットに該当する電圧を出力するメインデジタル／アナログ変換手段と、前記レベル検出手段の制御信号に従ってイネーブルされ、コード発生手段のＮビットのコード値のうち、下位Ｍビットに該当する電圧を出力するサブデジタル／アナログ変換手段とを含んで構成されていることを特徴とするクロック同期装置。
【００１３】
【発明の実施の形態】
次に、本発明に係るクロック同期装置の実施の形態の具体例を図面を参照しながら説明する。
図４は、本発明の好ましい一実施例に係るクロック同期装置を示すブロック図である。ここでは、遅延同期ループ（ＤＬＬ）を例に挙げて説明する。
図４に示すように、本発明に係るクロック同期装置は、位相検出部１０、２進コード発生部２０、メインコード変換部３０、サブコード変換部４０、メインデジタル／アナログ変換部５０、サブデジタル／アナログ変換部６０、レベル検出部７０及び可変遅延ライン８０を含んで構成されている。
ここで、メイン及びサブデジタル／アナログ変換部５０、６０は、温度計コードデジタル／アナログ変換器（ｔｈｅｒｍｏｍｅｔｅｒ  ｃｏｄｅ  ＤＡＣ）で構成されている。
【００１４】
位相検出部１０は、外部クロック信号（ＥＣＬＫ）と内部クロック信号（ＩＣＬＫ）の位相差を検出して検出信号（ＵＰ、ＤＷ、ＨＤ）を出力する。
２進コード発生部２０は、アップ／ダウンカウンター（図示省略）とレジスター等（図示省略）を含んでいるため、位相検出部１０の検出信号（ＵＰ、ＤＷ、ＨＤ）に従って２進コード値を出力するが、レベル検出部７０のイネーブル信号（ＳＤＥＮ）に従ってＮビットの２進コード値（ＭＢＣ、ＳＢＣ）を出力するか、又はＮ−Ｍビット２進コード値（ＭＢＣ）を出力する。
メインコード変換部３０は、２進コード発生部２０の上位Ｎ−Ｍビットの２進コード値（ＭＢＣ）を温度計コード（ｔｈｅｒｍｏｍｅｔｅｒ  ｃｏｄｅ）値（ＭＴＣ）に変換し、サブコード変換部４０は、２進コード発生部２０の下位Ｍビットの２進コード値（ＳＢＣ）を温度計コード値（ＳＴＣ）に変換する。
レベル検出部７０は、メイン及びサブデジタル／アナログ変換部５０、６０により出力された電圧（ＶＤＡＣ）と予め設定された基準電圧（ＶＲＥＦ）とを比較し、その比較結果に基づきイネーブル信号（ＳＤＥＮ）を出力する。
【００１５】
ここで、サブコード変換部４０は、イネーブル信号（ＳＤＥＮ）に従って出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より低い場合はサブデジタル／アナログ変換部６０をイネーブルさせ、出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場合はサブデジタル／アナログ変換部６０をディスエーブルさせる制御信号（ＥＮ）を発生する。さらに、２進コード発生器２０は、レベル検出部７０のイネーブル信号（ＳＤＥＮ）に従ってメイン及びサブデジタル／アナログ変換部５０、６０により出力された電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場合にはＮ−Ｍビットの２進コード値（ＭＢＣ）だけを出力し、メイン及びサブデジタル／アナログ変換部５０、６０により出力された電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より低い場合にはＮビットの２進コード値（ＭＢＣ、ＳＢＣ）を出力する。
【００１６】
２進コード発生器２０のＮビット２進コード値（ＭＢＣ、ＳＢＣ）のうち上位Ｎ−Ｍビットの２進コート値（ＭＢＣ）は、メインコード変換部３０により２Ｎ−Ｍビットの温度計コード値（ＭＴＣ）に変換されてメインデジタル／アナログ変換部５０に印加され、２進コード発生器２０のＮビット２進コード値（ＭＢＣ、ＳＢＣ）のうち下位Ｍビットの２進コード値（ＳＢＣ）は、サブコード変換部４０により２Ｍビットの温度計コード値（ＳＴＣ）に変換されてサブデジタル／アナログ変換部６０に印加される。したがって、メイン及びサブデジタル／アナログ変換部５０、６０により出力された電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場合、メインデジタル／アナログ変換部５０のみ動作して入力された２Ｎ−Ｍビットの温度計コード値（ＭＴＣ）に該当する電圧（ＶＤＡＣ）を出力し、このとき、サブデジタル／アナログ変換部６０は、サブコード変換部４０の制御信号（ＥＮ）によりディスエーブルされて動作しない。メイン及びサブデジタル／アナログ変換部５０、６０により出力された電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より低い場合、メイン及びサブデジタル／アナログ変換部５０、６０が全て動作して入力された２Ｎビットの温度計コード値（ＭＴＣ及びＳＴＣ）に該当する電圧（ＶＤＡＣ）を出力する。
【００１７】
このような動作により図５に示したグラフのように、出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場合にはメインデジタル／アナログ変換部４０のみ動作するが、このとき、単位ステップ電圧（ＶＤＥＬＨ）は数式４を介して求めることができる。
【数式４】
0003988034.tif 000004
【００１８】
一方、出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より低い場合にはメイン及びサブデジタル／アナログ変換部４０、５０が共に動作するが、このとき、単位ステップ電圧（ＶＤＥＬＬ）は数式５を介して求めることができる。
【数式５】
0003988034.tif 000005
【００１９】
したがって、出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場合の単位ステップ電圧（ＶＤＥＬＨ）に比べ、出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より低い場合の単位ステップ電圧（ＶＤＥＬＬ）を小さく設け、可変遅延ライン８０の位相分解能（ｐｈａｓｅ  ｒｅｓｏｌｕｔｉｏｎ）が非線形的な遅延特性により急激に増加することを防ぐことができる。
【００２０】
図６は、本発明に係るクロック同期装置の他の実施例を示すブロック図である。
図６に示すように、本発明の他の実施例に係るクロック同期装置は、前記の本発明の一実施例と同様に位相検出部１００、２進コード発生部２００、コード変換部３００、メインデジタル／アナログ変換部５００、サブデジタル／アナログ変換部６００、レベル検出部７００及び可変遅延ライン８００を含んで構成されている。
【００２１】
このような構成を有する本発明に係るクロック同期装置の他の実施例が前記の本発明の一実施例と異なる点は、メインデジタル／アナログ変換部５００が、温度計コード変換器（ｔｈｅｒｍｏｍｅｔｅｒ  ｃｏｄｅ  ＤＡＣ）で構成され、サブデジタル／アナログ変換部６００が、２進重み付けによるコード変換器（ｂｉｎａｒｙ−ｗｅｉｇｈｔｅｄ  ｃｏｄｅ  ＤＡＣ）で構成され、サブコード変換部４０に代えてサブデジタル／アナログ変換制御部４００を用いるところにある。サブデジタル／アナログ変換制御部４００は、メイン及びサブデジタル／アナログ変換部５００、６００の出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より高い場合、レベル検出部７００のイネーブル信号（ＳＤＥＮ）に従って制御信号（ＥＮ）によりサブデジタル／アナログ変換部６００をディスエーブルさせる。
【００２２】
したがって、２進コード発生部２００の上位ビットＮ−Ｍ２進コード値（ＭＢＣ）は、コード変換部３００により温度計コード値（ＴＣ）に変換されて入力された２Ｎ−Ｍビットの温度計コード値（ＴＣ）に該当する電圧を出力する。
一方、サブデジタル／アナログ変換制御部４００は、メイン及びサブデジタル／アナログ変換部５００、６００の出力電圧（ＶＤＡＣ）が基準電圧（ＶＲＥＦ）より低い場合、レベル検出部７００のイネーブル信号（ＳＤＥＮ）に従って生成された制御信号（ＥＮ）により、サブデジタル／アナログ変換部６００をイネーブルさせる。すなわち、メイン及びサブデジタル／アナログ変換部５００、６００が全て動作する。
したがって、メイン及びサブデジタル／アナログ変換部５００、６００は、２進コード発生部２００のＮビット２進コード値（ＭＢＣ及びＳＢＣ）に該当する電圧（ＶＤＡＣ）を出力する。
このような構成を有する本発明の他の実施例に係るクロック同期装置の動作は、前記の本発明の一実施例と同様に動作するため、ここではその詳細な説明は省略することにする。
【００２３】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【００２４】
【発明の効果】
上述のように、本発明に係るクロック同期装置は、クロック同期装置（ＤＬＬ、ＰＬＬ等）を制御するデジタル／アナログ変換器をメイン及びサブデジタル／アナログ変換器に分離し、レベル検出器を用いてデジタル／アナログ変換器の出力電圧の位相分解能が急激に増加する特定の電圧より高い出力電圧が出力された場合を検出し、サブデジタル／アナログ変換器を動作させることによりデジタル／アナログ変換器のビット数を増加させてデジタル／アナログ変換器の単位ステップ電圧を低下させるので、出力電圧の位相分解能が急激に増加することを防ぐことができる。したがって、低い周波数帯域でジッタが急激に増加することを防止できるという効果が得られる。
【図面の簡単な説明】
【図１】従来技術に係るクロック同期装置を示すブロック図である。
【図２】図１に示した可変遅延ラインの遅延セルの詳細回路を示す回路図である。
【図３】図１に示したデジタル／アナログ変換部の出力電圧に対する可変遅延ラインの遅延時間を示すグラフである。
【図４】本発明の一実施例に係るクロック同期装置を示すブロック図である。
【図５】図４のクロック同期装置のコード値に対するデジタル／アナログ変換部の出力電圧を示すグラフである。
【図６】本発明の他の実施例に係るクロック同期装置を示すブロック図である。
【符号の説明】
１０、１００      位相検出部
２０、２００      ２進コード発生部
３０        メインコード変換部
４０        サブコード変換部
５０、５００      メインデジタル／アナログ変換部
６０、６００      サブデジタル／アナログ変換部
７０、７００      レベル検出部
８０、８００      可変遅延ライン
３００      コード変換部
４００      サブデジタル／アナログ変換制御部
【図１】
0003988034.tif 000006
【図２】
0003988034.tif 000007
【図３】
0003988034.tif 000008
【図４】
0003988034.tif 000009
【図５】
0003988034.tif 000010
【図６】
0003988034.tif 000011