(57)【特許請求の範囲】
【請求項１】
一方がセルプレート電位に接続され、他方がトランジスタを介してビット線に接続された複数の記憶セルを有し、該トランジスタに結合されたワード線を選択することにより、該記憶セル内のデータをビット線上に読出し可能な半導体記憶装置において、
該セルプレート電位と、ビット線をプリチャージするためのプリチャージ電位とを、導通させるためのスイッチ回路と、
セルプレート電位とプリチャージ電位とを同一の電位に設定する試験モードの時に、前記スイッチ回路をオン状態にする制御を行い、かつ、セルプレート電位とプリチャージ電位とをそれぞれ異なる電位に設定する試験モードの時に、前記スイッチ回路をオフ状態にする制御を行う動作モード設定回路とを有し、
前記スイッチ回路は、該動作モード設定回路により制御される
ことを特徴とする半導体記憶装置。
【請求項２】
前記セルプレート電位として、任意の外部電位を印加するためのパッドを具備し、
前記スイッチ回路がオン状態の時は、セルプレート電位とプリチャージ電位との両方を外部電位とすることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ワード線を多重選択可能な半導体記憶装置に関する。
近年、ＤＲＡＭ（dynamic random access memory）等の半導体記憶装置では、一度に複数のワード線を選択することにより、各種試験を効率よく行う機能が備えられている。例えば、ワード線多重選択時に記憶セルに高ストレスをかける試験等が行われている。
【０００２】
【従来の技術】
以下、従来の半導体記憶装置として、例えば、従来のＤＲＡＭについて説明する。
図１は、ＤＲＡＭにおける記憶セルの周辺回路の一例を示す。図１の回路は、記憶セル１０１とセルトランスファトランジスタ１０２を含み、記憶セル１０１の一方がセルプレートの電位（以後、セルプレート電位：ｖｃｐと呼ぶ）に設定され、他方がセルトランスファトランジスタ１０２のドレインに接続され、更にセルトランスファトランジスタ１０２のゲートにワード線が接続され、ソースにビット線が接続されている。
【０００３】
図１のように構成される記憶セルの周辺回路では、例えば、ワード線が選択された場合、セルトランスファトランジスタ１０２がオンになり、記憶セル１０１内のデータがビット線上に読み出される。
また、従来のＤＲＡＭは、複数の上記記憶セル１０１がロー方向及びコラム方向にアレイ状に配置され、コア回路を形成している。
【０００４】
上記のように構成される従来のＤＲＡＭは、図１に示すセルプレート電位：ｖｃｐ、及びビット線をプリチャージするためのビット線プリチャージ電位：ｖｐｒに所定電圧を印加する試験モード（図２参照）にて動作可能である。例えば、セルプレート電位：ｖｃｐとして外部のパッドから任意の外部電位を印加する第１の試験モードと、セルプレート電位：ｖｃｐを接地電位：ｖｓｓに固定する第２の試験モードと、セルプレート電位：ｖｃｐを内部降圧電位：ｖｉｉに固定する第３の試験モードと、セルプレート電位：ｖｃｐとして所定の内部電位を印加し、ワード線を多重選択する第４の試験モードとを有する。この時、各試験モードでは、常にビット線プリチャージ電位：ｖｐｒとして内部電位が印加される。尚、ここでいう内部降圧電位：ｖｉｉは、外部から供給される外部電圧：ｖｃｃを内部で降圧した電位とし、更に所定の内部電位は、例えば、前記内部降圧電位：ｖｉｉを、更に内部で分圧した内部電位：（１／２）ｖｉｉとする。
【０００５】
従来のＤＲＡＭは、これらの試験モードで動作させることにより、トランスファトランジスタ１０２のゲート−ソース間、及び記憶セル１０１に特定のストレスをかけている。特に第４の試験モードでは、一度に複数のワード線が選択でき、試験を効率よく行うことができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の半導体記憶装置では、ビット線プリチャージ電位：ｖｐｒは常に内部電位に固定されていた。即ち、ビット線プリチャージ電位：ｖｐｒには任意の電位が設定できなかった。そのため、図１において、ワード線を選択した場合、即ち、セルトランスファトランジスタ１０２をオンにした場合、ゲート、ソース間には、（昇圧電位：ｖｐｐ）−（内部電位：（１／２）ｖｉｉ）で求められる固定電位のストレスしかかけられず、ストレスの調整ができない。
【０００７】
本発明は、セルプレート電位：ｖｃｐと共に、ビット線プリチャージ電位にも任意の外部電位を設定可能な半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
そこで、上記課題を解決するため、請求項１の発明において、一方がセルプレート電位に接続され、他方がトランジスタを介してビット線に接続された複数の記憶セル（後述する実施例の記憶セル１０１に相当）を有し、該トランジスタに結合されたワード線を選択することにより、該記憶セル内のデータをビット線上に読出し可能な半導体記憶装置は、該セルプレート電位と、ビット線をプリチャージするためのプリチャージ電位とを導通させるためのスイッチ回路（後述する実施例のトランジスタ３１に相当）と、セルプレート電位とプリチャージ電位とを同一の電位に設定する試験モードの時に、前記スイッチ回路をオン状態にする制御を行い、かつ、セルプレート電位とプリチャージ電位とをそれぞれ異なる電位に設定する試験モードの時に、前記スイッチ回路をオフ状態にする制御を行う動作モード設定回路（後述する実施例のＮＯＲゲート３２、３３、ＮＡＮＤゲート３４、３５、インバータ３６、３７、トランジスタ３８〜４１に相当）とを有し、前記スイッチ回路は、該動作モード設定回路により制御される。そのため、該スイッチ回路をオン状態に設定することでセルプレート電位（後述する実施例のセルプレート電位：ｖｃｐに相当）とプリチャージ電位（後述する実施例のビット線プリチャージ電位：ｖｐｒに相当）とを同一の電位に設定でき、オフ状態に設定することでセルプレート電位とプリチャージ電位とをそれぞれ異なる電位に設定できる。請求項１記載の発明は、セルプレート電位とプリチャージ電位とを同一の電位に設定するための具体的な構成例を規定する。
【０００９】
例えば、従来の半導体記憶装置では、図２に示すような第１から第４の試験モードでの動作が可能であった。
これに対し、本発明の半導体記憶装置では、従来の各試験モードに加えて、セルプレート電位：ｖｃｐに外部のパッドから任意の外部電位を設定し、更にビット線プリチャージ信号にも同一の外部電圧を設定する試験モードでの動作が可能となる。
【００１０】
また、セルプレート電位：ｖｃｐに外部のパッドから任意の外部電位を設定し、更にビット線プリチャージ信号にも同一の外部電圧を設定し、この状態でワード線を多重選択する試験モードでの動作が可能となる。
このように、本発明の半導体記憶装置は、ビット線プリチャージ電位にも任意の外部電位が設定可能となる。
【００１１】
また、請求項２の発明において、請求項１記載の半導体記憶装置は、前記セルプレート電位として、任意の外部電位を印加するためのパッドを具備し、前記スイッチ回路がオン状態の時は、セルプレート電位とプリチャージ電位との両方を外部電位とすることを特徴とする。請求項２記載の発明は、任意の外部電位を印加するための構成の具体例を規定する。
【００１４】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施例を図面に基づいて説明する。
図３は、本発明の半導体記憶装置のセルプレート電位：ｖｃｐ及びビット線プリチャージ電位：ｖｐｒの発生回路を示す。尚、それぞれの電位の接続については、先に図１の記憶セルの周辺回路にて説明した通りに接続されているため、説明を省略する。また、本発明の半導体記憶装置は、図示はしていないが複数の記憶セルがロー方向及びコラム方向にアレイ状に配置され、コア回路を形成している。
【００１５】
図３において、本発明の半導体記憶装置は、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒを導通させるためのスイッチング回路としてのトランジスタ３１と、該トランジスタ３１を制御するためのスイッチ２２〜２５、ＮＯＲゲート３２、３３、ＮＡＮＤゲート３４、３５、インバータ３６、３７、トランジスタ３８〜４１と、ビット線プリチャージ電位：ｖｐｒに所定の電位を供給するためのスイッチ１〜８、インバータ５１〜５３、トランジスタ５４〜６０と、内部降圧電位：ｖｉｉをセルプレート電位：ｖｃｐとするための制御回路としてのスイッチ２０、２１、ＮＯＲゲート６１、ＮＡＮＤゲート６２、インバータ６３〜６５、トランジスタ６６〜７０と、接地電位：ｖｓｓをセルプレート電位：ｖｃｐとするためのトランジスタ７１と、内部電位：（１／２）ｖｉｉを生成するための内部電位生成回路８１を含む構成とする。
【００１６】
また、内部電位生成回路８１は、トランジスタ８２とスイッチ１１〜１５と抵抗８３〜８８から構成される。図示の信号：ｖｇは、外部電圧：ｖｃｃから内部降圧電位：ｖｉｉを生成するための基準となる電圧を示す。セルプレート電位：ｖｃｐ及びビット線プリチャージ電位：ｖｐｒとして設定される内部電位：（１／２）ｖｉｉは、例えば、スイッチ１１〜１５のいずれか１つをｃｌｏｓｅすることで抵抗８３〜８８の抵抗値を変化させ、内部降圧電位：ｖｉｉの分圧値として生成される。尚、図示の通り、本実施例では、スイッチ１３をｃｌｏｓｅして内部電位：（１／２）ｖｉｉを生成している。また、内部電位、スイッチの数、抵抗の数、及びｃｌｏｓｅするスイッチの位置は、本実施例における一例であり、この限りではない。
【００１７】
図４は、上記本発明の半導体記憶装置にて動作可能な試験モードの例を示す。
図３に示すセルプレート電位：ｖｃｐ、ビット線プリチャージ電位：ｖｐｒの発生回路の動作、及び各スイッチの状態を、図４の各試験モード（第１〜第６の試験モード）に対応させて説明する。
尚、各スイッチの初期設定（基本設定）は、スイッチ１、４、７、８、２１、２３、２４をｃｌｏｓｅとし、スイッチ２、３、５、６、２０、２２、２５をｏｐｅｎとする。図示の外部電圧：ｖｃｃは予め印加され、更に昇圧電位：ｖｐｐ、内部降圧電位：ｖｉｉは、外部電圧：ｖｃｃに基づいて生成され、各端子に供給されている状態とする。
【００１８】
また、信号：ｖｔｘ及びｖｔｘｈは、セルプレート電位：ｖｃｐとして、任意の外部電位が印加されたことを認識するための外部印加認識信号であり、デフォルト値はＨｉｇｈである（即ち、印加時Ｌｏｗである）。これは、後述する第１の試験モードで駆動される。
信号：ｔｅｓ１ｚは、セルプレート電位：ｖｃｐとして、接地電位：ｖｓｓを印加するときに設定されるｖｓｓ印加用信号であり、デフォルト値はＬｏｗである（即ち、印加時Ｈｉｇｈである）。これは、後述する第２の試験モードで駆動される。
【００１９】
信号：ｔｅｓ２ｚは、セルプレート電位：ｖｃｐとして、内部降圧電位：ｖｉｉを印加するときに設定されるｖｉｉ印加用信号であり、デフォルト値はＬｏｗである（即ち、印加時Ｈｉｇｈである）。これは、後述する第３の試験モードで駆動される。
信号：ｗｂｉｚは、ワード線を多重選択するためのワード線多重選択信号であり、デフォルト値はＬｏｗである（即ち、ワード線多重選択時Ｈｉｇｈである）。これは、後述する第４、５、６の試験モードで駆動される。
【００２０】
このように、初期状態では、信号：ｖｔｘがＨｉｇｈ、信号：ｔｅｓ１ｚ、信号：ｔｅｓ２ｚ、及び信号：ｗｂｉｚがＬｏｗでトランジスタ３８、４１がオン状態となり、更に昇圧電位：ｖｐｐがトランジスタ３１に供給され、トランジスタ３１がオン状態になる。従って、初期状態において、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒは、同一電位となる。
【００２１】
この時、上記の信号より、トランジスタ６７、６８がオン状態となり、接地電位：ｖｓｓがトランジスタ７０に供給され、トランジスタ７０がオフ状態となる。同様にトランジスタ７１もオフ状態となる。また、上記の信号より、トランジスタ５４、５６、５９がオン状態となり、更にスイッチ１がｃｌｏｓｅしている。従って、初期状態において、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒには、内部電位生成回路８１からの内部電位：（１／２）ｖｉｉが設定されている。
【００２２】
以下、各試験モード設定時の動作を説明する。尚、各スイッチの設定については、初期設定（基本設定）と設定の異なるスイッチのみ記述する。
第１の試験モードａにて半導体記憶装置が動作する場合は、スイッチ２４をｃｌｏｓｅ、スイッチ２５をｏｐｅｎとし、更にスイッチ１をｃｌｏｓｅとする。
この状態で、信号：ｖｔｘを使用すると（Ｌｏｗ）、トランジスタ３９がオン状態、トランジスタ３１がオフ状態となり、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒが切り離される。ここで、セルプレート電位：ｖｃｐとして、外部のパッドから任意の外部電位を印加する。また、ビット線プリチャージ電位：ｖｐｒには、スイッチ１及びトランジスタ５９を介して、内部電位生成回路８１からの内部電位：（１／２）ｖｉｉが設定される。
【００２３】
第１の試験モードｂにて半導体記憶装置が動作する場合は、スイッチ２４をｏｐｅｎ、スイッチ２５をｃｌｏｓｅ（内部降圧電位：ｖｉｉが供給される）とし、更にスイッチ１、スイッチ４をｏｐｅｎとし、スイッチ３をｃｌｏｓｅとする。この状態で、トランジスタ３８、４１がオン状態、更にトランジスタ３１がオン状態となり、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒが接続される。また、信号ｖｔｘｈがＬｏｗとなり、内部電位：（１／２）ｖｉｉとビット線プリチャージ電位：ｖｐｒが切り離される。ここで、セルプレート電位：ｖｃｐとして、外部のパッドから任意の外部電位を印加すると、ビット線プリチャージ電位：ｖｐｒにも、トランジスタ３１及びトランジスタ５９を介して、同一の任意の外部電位が設定される。
【００２４】
第２の試験モードにて半導体記憶装置が動作する場合は、スイッチ１をｃｌｏｓｅとする。この状態で、信号：ｔｅｓ１ｚをＨｉｇｈに設定すると、トランジスタ３９がオン状態、トランジスタ３１がオフ状態となり、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒが切り離される。同時にトランジスタ７１がオン状態となり、セルプレート電位：ｖｃｐには、接地電位：ｖｓｓが設定される。また、ビット線プリチャージ電位：ｖｐｒには、スイッチ１及びトランジスタ５９を介して、内部電位生成回路８１からの内部電位：（１／２）ｖｉｉが設定される。
【００２５】
第３の試験モードにて半導体記憶装置が動作する場合は、スイッチ１をｃｌｏｓｅとする。この状態で、信号：ｔｅｓ２ｚをＨｉｇｈに設定すると、信号：ｔｅｓｖｐｒ２ｚがＨｉｇｈとなり、更にトランジスタ３９がオン状態、トランジスタ３１がオフ状態となり、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒが切り離される。同時に信号：ｔｅｓｖｐｒ１ｚがＨｉｇｈとなり、更にトランジスタ６６、６９、７０がオン状態となり、セルプレート電位：ｖｃｐには、内部降圧電位：ｖｉｉが設定される。また、ビット線プリチャージ電位：ｖｐｒには、スイッチ１及びトランジスタ５９を介して、内部電位生成回路８１からの内部電位：（１／２）ｖｉｉが設定される。
【００２６】
第４の試験モードにて半導体記憶装置が動作する場合は、スイッチ２１、２３をｃｌｏｓｅ、スイッチ２０、２２をｏｐｅｎとし、更にスイッチ１、２をｃｌｏｓｅ、スイッチ８をｏｐｅｎとする。信号：ｗｂｉｚがＨｉｇｈに設定されると（即ち、ワード線が多重選択されると）、トランジスタ６０、５５、５７がオン状態になるが、スイッチ８がｏｐｅｎに設定されているため、後続の回路には影響を与えない。更にトランジスタ３８、４１、３１がオン状態となり、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒが接続される。この状態で、セルプレート電位：ｖｃｐには、スイッチ１及びトランジスタ３１を介して、内部電位生成回路８１からの内部電位：（１／２）ｖｉｉが設定される。また、ビット線プリチャージ電位：ｖｐｒにも、スイッチ１及びスイッチ２を介して、内部電位生成回路８１からの内部電位：（１／２）ｖｉｉが設定される。
【００２７】
第５の試験モードにて半導体記憶装置が動作する場合は、スイッチ２０、２２をｃｌｏｓｅ、スイッチ２１、２３をｏｐｅｎとし、更にスイッチ１、２をｃｌｏｓｅ、スイッチ８をｏｐｅｎとする。信号：ｗｂｉｚがＨｉｇｈに設定されると（即ち、ワード線が多重選択されると）、トランジスタ６０、５５、５７がオン状態になるが、スイッチ８がｏｐｅｎに設定されているため、後続の回路には影響を与えない。同時に信号：ｔｅｓｖｐｒ２ｚがＨｉｇｈとなり、更にトランジスタ３９がオン状態、トランジスタ３１がオフ状態となり、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒが切り離される。更に同時に信号：ｔｅｓｖｐｒ１ｚがＨｉｇｈとなり、トランジスタ６６、６９、７０がオン状態となり、セルプレート電位：ｖｃｐには、内部降圧電位：ｖｉｉが設定される。この状態で、ビット線プリチャージ電位：ｖｐｒには、スイッチ１及びスイッチ２を介して、内部電位生成回路８１からの内部電位：（１／２）ｖｉｉが設定される。
【００２８】
第６の試験モードにて半導体記憶装置が動作する場合は、スイッチ２１、２３をｃｌｏｓｅ、スイッチ２０、２２をｏｐｅｎとし、更にスイッチ２、５をｃｌｏｓｅ、スイッチ１、４、８をｏｐｅｎとする。信号：ｗｂｉｚがＨｉｇｈに設定されると（即ち、ワード線が多重選択されると）、トランジスタ６０、５５、５７がオン状態になり、トランジスタ５８がオフ状態になり、内部電位：（１／２）ｖｉｉとビット線プリチャージ電位：ｖｐｒが切り離される。更にトランジスタ３８、４１、３１がオン状態となり、セルプレート電位：ｖｃｐとビット線プリチャージ電位：ｖｐｒが接続される。この状態で、セルプレート電位：ｖｃｐとして、外部のパッドから任意の外部電位を印加すると、ビット線プリチャージ電位：ｖｐｒにも、トランジスタ３１及びスイッチ２を介して、同一の任意の外部電位が設定される。
【００２９】
このように、本発明の半導体記憶装置では、従来の各試験モード（第１の試験モードａ、第２、第３、第４の試験モード）に加えて、更にセルプレート電位：ｖｃｐに外部のパッドから任意の外部電位を設定し、ビット線プリチャージ信号にも同一の外部電圧を設定する第１の試験モードｂでの動作が可能となる。
また、本発明の半導体記憶装置では、ワード線を多重選択し、更にセルプレート電位：ｖｃｐには内部降圧電位：ｖｉｉを設定し、ビット線プリチャージ信号には内部電位：（１／２）ｖｉｉを設定する第５の試験モードでの動作が可能となる。
【００３０】
更に、本発明の半導体記憶装置では、ワード線を多重選択し、セルプレート電位：ｖｃｐに外部のパッドから任意の外部電位を設定し、更にビット線プリチャージ信号にも同一の外部電圧を設定する第６の試験モードでの動作が可能となる。
従って、本発明の半導体記憶装置は、上記試験モードで動作させることにより、図１に示すトランスファトランジスタ１０２のゲート−ソース間、及び記憶セル１０１に、任意のストレスをかけることができる。特に第４、５、６の試験モードでは、一度に複数のワード線が選択でき、試験を効率よく行うことができる。
【００３１】
【発明の効果】
本発明の半導体記憶装置では、セルプレート電位とプリチャージ電位とを導通させるためのスイッチ回路を有することにより、スイッチ回路のオン状態の時、セルプレート電位とプリチャージ電位とを同一の電位に設定できる。即ち、セルプレート電位として、任意の外部電位を印加した場合、ビット線プリチャージ電位：ｖｐｒも同一電位に設定することができる（図４の第１の試験モードｂ、及び第６の試験モード）。
【００３２】
そのため、図１において、ワード線を選択した場合、即ち、セルトランスファトランジスタ１０２をオンにした場合、ゲート、ソース間には、（昇圧電位：ｖｐｐ）−（任意の外部電位）で求められる任意の電位のストレスがかけられ、ストレスの調整が可能となる。
このように、本発明によれば、セルプレート電位：ｖｃｐと共に、ビット線プリチャージ電位にも任意の外部電位を設定可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】記憶セルの周辺回路である。
【図２】従来の半導体記憶装置で動作可能な試験モードである。
【図３】本発明の半導体記憶装置である。
【図４】本発明の半導体記憶装置で動作可能な試験モードである。
【符号の説明】
１〜８，１１〜１５，２０〜２５    スイッチ
３１    トランジスタ
３２，３３    ＮＯＲゲート
３４，３５    ＮＡＮＤゲート
３６，３７    インバータ
３８〜４１    トランジスタ
５１〜５３    インバータ
５４〜６０    トランジスタ
６１    ＮＯＲゲート
６２    ＮＡＮＤゲート
６３〜６５    インバータ
６６〜７１    トランジスタ
８１    内部電位生成回路
８２    トランジスタ
８３〜８８    抵抗
１０１  記憶セル
１０２  セルトランスファトランジスタ
【図１】
0003877104.tif 000002
【図２】
0003877104.tif 000003
【図３】
0003877104.tif 000004
【図４】
0003877104.tif 000005