(57)【特許請求の範囲】
【請求項１】
メモリ素子内に情報を記憶する方法において、
（ａ）シリコン基板を用意するステップと、
（ｂ）前記シリコン基板にソース領域及びドレイン領域を形成するステップと、
（ｃ）前記シリコン基板上に、上部領域と下部領域を有するプラズマ堆積ＳｉＯ２メモリストレージ層をプラズマ堆積させるステップと、
（ｄ）前記プラズマ堆積メモリストレージ層上に金属電極を形成するステップと、
（ｅ）前記プラズマ堆積メモリストレージ層を加熱することにより、前記プラズマ堆積メモリストレージ層から移動可能イオンを形成するステップを含み、
前記メモリデバイスにおける情報の記憶が、
（ｉ）少なくとも２００℃の温度に前記プラズマ堆積メモリストレージ層を維持しながら、前記金属電極へ第１の電圧を印加し、これにより、前記プラズマ堆積メモリストレージ層の前記上部領域へ前記移動可能イオンを移動させ、
（ｉｉ）少なくとも２００℃の温度に前記プラズマ堆積メモリストレージ層を維持しながら、前記金属電極へ第２の電圧を印加し、これにより、前記プラズマ堆積メモリストレージ層の前記下部領域へ前記移動可能イオンを移動させることにより行われる
ことを特徴とする情報を記憶する方法。
【請求項２】
前記プラズマ堆積メモリストレージ層が、ＴＥＯＳである
ことを特徴とする請求項１記載の方法。
【請求項３】
前記ステップ（ｅ）は、９５０℃以上の温度に前記プラズマ堆積メモリストレージ層を加熱することを含む
ことを特徴とする請求項１記載の方法。
【請求項４】
前記加熱は、急速熱アニーリング(rapid thermal annealing)を用いて実行される
ことを特徴とする請求項３記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子に関し、特にメモリ素子の状態を制御するためにイオンを配置する方法とメモリ素子に関する。
【０００２】
【従来の技術】
メモリ素子は、少なくとも１ビットの情報を記憶する構造体である。通常複数のメモリ素子をプログラムして（即ち、ある論理状態に設定して）、デジタルワードを規定している。各メモリ素子は、デジタルワードの１ビットに対応するビットが、ハイ（高）またはロー（低）であるかによって特定の論理状態に設定される。検出器がデジタルワードを規定するメモリ素子により表される状態を解析することによりデジタルワードの値を決定できる。一般的に、メモリ素子を用いてデジタルワードを規定することは従来公知である。
【０００３】
多くの従来のメモリ素子は、多数の構成要素および／またはそれを製造するための多くの処理ステップを必要とし、そのためメモリ素子の製造コストが上昇している。
【０００４】
【発明が解決しようとする課題】
したがって本発明の目的は、製造ステップおよび／またはその構成要素が少ないメモリ素子を提供することである。
【０００５】
【課題を解決するための手段】
本発明は、上記の従来の欠点および不便を解決するものである。本発明はデータビットを記憶する単純で安価なメモリ素子を提供する。
【０００６】
本発明のメモリ素子は、基板と第１導電性接続領域と第２導電性接続領域とイオン層とを用いる。基板は、ソース領域とドレイン領域とこれらの領域間に配置されたチャネル領域とを有する。イオン層はイオンを含有し基板に接続される。第１接続領域は、ソース領域に接続され、第２接続領域は、ドレイン領域に接続される。電界がイオン層を介して加えられ、その結果イオン層内のイオンが移動する。
【０００７】
メモリ素子が論理ハイ状態（即ち１の状態）を表すときには、電界の極性によりイオンはチャネル領域近傍に蓄積する。これによりソース領域とドレイン領域から電子をチャネル領域に引き込みチャネル領域を導電状態にする。メモリ素子が論理ロー状態（即ち０状態）を示すときには電界の極性によりイオンは、チャネル領域から離れる方向に移動する。その結果チャネル領域は、非導通状態となり、第１導電性接続領域と第２導電性接続領域は互いに絶縁される。
【０００８】
本発明の他の特徴によれば、制御装置を用いて金属素子と基板の電位を操作してイオン層内のイオンの位置を制御する。そのため制御装置は、メモリ素子が論理ハイ状態あるいは論理ロー状態を示すかを制御する。
【０００９】
本発明の他の特徴によれば、このイオン層はＴＥＯＳ（テトラエチルオーソシリケート：オルトケイ酸テトラエチル＝tetraethyl orthosilicate）材料からなる。ＴＥＯＳは、８００℃以上に加熱されたときに、イオンを形成するような材料である。その結果、ＴＥＯＳ材料は、プラズマ堆積され、ボロンまたは燐でドーピングされる。
【００１０】
本発明はメモリ内に情報を記憶する方法でもある。本発明の方法は、以下のステップで特徴づけることができる。基板を用意するステップと、基板内にソース領域とドレイン領域を形成するステップと、ソース領域と基板領域の間にある基板上に電界をかけることにより層を形成するステップと、電界に応答してイオンを移動させるステップとにより特徴づけられる。
【００１１】
本発明の利点は、メモリ素子が容易かつ安価に製造可能である点である。本発明の他の利点は、安定なメモリ素子を形成できる点である。そのためメモリ素子の状態が一旦確立されるとこのメモリの状態が切り替わらないようにするためにはさらなる入力は必要としない。その結果、メモリ素子の状態をプログラムするためにメモリ素子に印加される電位は、ターンオフ可能である、あるいはプログラミング後除去できる。
【００１２】
【発明の実施の形態】
図１は本発明の一実施例によるメモリ素子１０を示す。このメモリ素子１０はソース領域１２とドレイン領域１５とを有する基板１１を有する。ソース領域１２とドレイン領域１５はｐ＋型の半導体材料から構成され、通常この材料は伝送に利用可能な過剰な電子ｅ−を含んでいる。ソース領域１２とドレイン領域１５は、基板１１の一部により分離され、そして誘電体領域２１で接続される。ソース領域１２とドレイン領域１５の間の基板１１の一部がチャネル領域２３を形成する。チャネル領域２３はｐ型半導体材料製で、これは電子正孔、即ちホール（ｈ＋）を有する材料である。
【００１３】
導電性接続領域２６，２８は、それぞれソース領域１２とドレイン領域１５に接続されている。さらにまたイオン層３１が誘電体層領域２１とソース領域１２，ドレイン領域１５の上に形成されている。イオン層３１は、その中にイオンを含有する材料からなる。イオンは、電荷を有する原子／分子である。この実施例においては、イオン層３１内のイオンは正の電荷を有する。誘電体層領域２１は、イオン層３１をチャネル領域２３から絶縁している。さらにまた金属素子３５が誘電体層領域２１の反対側のイオン層３１の上に形成されている。金属素子３５は導電性で一実施例においては、ドープしたポリシリコン材料製であるが他の材料も使用可能である。
【００１４】
基板１１の電位と金属素子３５の電位の間に電位差が存在するように、基板１１と金属素子３５に電位（差）が加えられる。この電位差により、イオン層３１を介して通過しイオン層３１内にあるイオンを移動させる電界が形成される。例えば、イオン層３１の電位が基板１１の電位よりも大きい場合には、イオン層３１にかかる電界に応答して、イオン層３１内のイオンは金属素子３５から基板１１の方向に向かって移動する。しかし、電位差の極性が反転すると金属素子３５の電位は基板１１の電位よりも低くなり、イオン層３１を通る電界の方向が逆になり、イオン層３１内のイオンは、基板１１から金属素子３５の方向に移動する。
【００１５】
図２は、基板１１と金属素子３５との間にかかる電位差が、イオン層３１のイオンが金属素子３５から出ていくように移動し、誘電体層領域２１の表面近傍に蓄積するような極性と十分な大きさを有するときのメモリ素子１０の状態を示す。イオン層３１内のイオンの正の電荷は、ソース領域１２，ドレイン領域１５の電子を引き込み、そしてこの電子をチャネル領域２３内に押す出す。そのため電気がソース領域１２とドレイン領域１５との間をチャネル領域２３を介して流れる。その結果メモリ素子１０が図２に示す状態にあるときには、導電性接続領域２８にかかる電位は導電性接続領域２６により検出され、そのためメモリ素子１０は論理ハイの状態となる。
【００１６】
図３は、基板１１と金属素子３５との間の電位差がイオン層３１のイオンが金属素子３５の方向に向かって移動し、金属素子３５の表面近傍に蓄積できるような極性と大きさを有するときのメモリ素子１０を示す。イオン層３１内のイオンは、もはやチャネル領域２３の近傍には存在せず、そのためソース領域１２とドレイン領域１５からの電子はチャネル領域２３内には引き込まれない。そのためソース領域１２とドレイン領域１５との間で電流が流れるのに十分な数の電子がチャネル領域２３内には存在しない。その結果メモリ素子１０が図３に示す状態にあるときには導電性接続領域２６と２８の間に係る電位は、検出可能な電流とはならず、そのためメモリ素子１０は論理ローの状態にある。
【００１７】
メモリ素子１０を論理ハイの状態または論理ローの状態の何れかに切り換えるために必要な基板１１と金属素子３５との間の電位差は、様々なファクタによって変動する。この点に関しては、使用される材料の種類と金属素子３５と基板１１との間の距離およびイオン層３１とチャネル領域２３との間の距離がメモリ素子１０を論理ハイの状態あるいは論理ローの状態にさせるのに必要な電位差に影響する。
【００１８】
このためメモリ素子１０を論理ハイの状態に置くのに十分な電位差は、イオン層３１内のイオンをチャネル領域２３の方向に押しだし、その結果チャネル領域２３が導電性となるような電位差である。逆にメモリ素子１０を論理ローの状態に置くために必要な電位差はイオン層３１内のイオンが金属素子３５の方向に押し出され、チャネル領域２３が非導通状態となるような電位差である。
【００１９】
図４は、金属素子３５と基板１１の電位差を変化させるのに用いる制御装置４１を示す。制御装置４１は、金属素子３５と基板１１に接続され、金属素子３５と基板１１の電位を独自に設定するよう構成される。さらにまた制御装置４１は、プロセッサ、デジタル信号プロセッサおよび／または論理ゲートとを含み、金属素子３５と基板１１にかかる電位を決定する。
【００２０】
別法として、あるいはこれらのプロセッサと組み合わせて、制御装置４１はスイッチ、ノブ、ダイアル、ボタン等のマニュアルの装置でユーザがメモリ素子１０がプログラムできるような状態になるように手動で切り換えることができるものである。そのため制御装置４１は金属素子３５と基板１１との間の適宜の電位差を形成し、そしてメモリ素子１０が所望の状態を表すように構成される。言い換えると制御装置４１は、金属素子３５と基板１１との間の電位差を制御することによりメモリ素子１０をプログラムする。
【００２１】
図５は、デジタルワードを形成ための複数のメモリ素子１０を用いたシステム４５を示す。各メモリ素子１０はデジタルワードのビットに対応し、これにより図５のメモリ素子１０は、４ビットワードを規定する。したがって、４ビットワードの値は、各メモリ素子１０のビットの値に依存して特定の状態を示すようにプログラムすることにより、特定の値に設定することができる。メモリ素子１０の数を変化させてデジタルワードの長さを変化させることができる。
【００２２】
図５に示すように、接続導体４８は電圧（Ｖ）を各メモリ素子１０に接続する。接続導体４８は各メモリ素子１０の導電性接続領域２８（図１）に接続される。さらにまた接続導体５２，５３，５４，５５はそれぞれ図５に示すメモリ素子１０の１つに接続される。各接続導体５２−５５は、それぞれのメモリ素子１０の導電性接続領域２６（図１）に接続される。接続導体５２−５５は、図５に示すように抵抗５８を介して別の電圧源に接続される。図５においては、抵抗５８を介して接続導体５２−５５に接続される別の電圧源は接地電位であるが、接続導体５２−５５に抵抗５８を介して接続される電位が接続導体４８に接続される電位と異なる限り他の電位でもよい。
【００２３】
検出器６２が接続導体５２−５５に接続される。この検出器６２は、接続導体５２−５５上の電位を検出し、システム４５によりプログラムされた４ビットワードを決定する。接続導体５２−５５の各々の電位は、それぞれのメモリ素子１０の状態に対応し、その結果４ビットワードのビットに対応する。４ビットワードのビットは、接続導体５２−５５の電位により検出器６２により検出されるハイ（高）またはロー（低）の何れかに決定される。
【００２４】
図５は、本発明の必要な特徴を必ずしも示すものではなく、システム４５の他の構成も本発明を実現するために用いることもできる。
【００２５】
さらにまたイオン層３１を通る電界は、イオン層３１と基板１１との間の電位差により導入する必要は必ずしもない。他の実施例では、イオン層３１内のイオンが移動できるようにイオン層３１に十分な電界をかけることもできる。イオン層３１内のイオンを移動させるために、イオン層３１に電界をかけるどのような実施例も本発明を実現するものである。
【００２６】
次に本発明のメモリ素子１０の動作について述べる。図６Ａにおいて、誘電体層領域２１が基板１１の上にＬＯＣＯＳプロセスとを用いて形成される。好ましくはこの誘電体層領域２１の材料は、例えば熱酸化物（例、ＳｉＯ2）である。基板１１は他の異なる材料および／または層を含んでもよい。しかし、ソース領域１２とドレイン領域１５との間のチャネル領域２３を形成する基板の部分は、ｐ型半導体材料を含むのが好ましい。
【００２７】
図６Ｂに示すように、基板１１のソース領域１２とドレイン領域１５は適宜の製造プロセスにより製造されたｎ＋型の半導体材料製である。好ましくは、各ソース領域１２とドレイン領域１５は、誘電体層領域２１に近接する端部を有し、誘電体層領域２１の表面に近接するイオン層３１内に蓄積されたイオンの正電荷が電子をソース領域１２とドレイン領域１５からチャネル領域２３に引き出すようにするのがよい。
【００２８】
実際に本発明の一実施例においては、ソース領域１２とドレイン領域１５は図６Ｂに示すように誘電体層領域２１により直列接続されている。ソース領域１２とドレイン領域１５が誘電体層領域２１に直列接続されている場合には、誘電体層領域２１は絶縁性であり、その結果誘電体層領域２１はソース領域１２とドレイン領域１５を短絡することはない。
【００２９】
誘電体層領域２１とソース領域１２とドレイン領域１５とが基板１１の上、あるいはその中に形成されると、イオン層３１が図６Ｃに示すように適宜の製造プロセスを用いて誘電体層領域２１の上に形成される。次に、金属素子３５と導電性接続領域２６，２８が図１に示すような適宜の製造技術を用いて形成される。本発明の一実施例においては、金属素子３５は誘電体層領域２１から８０００オングストロームの上の位置に形成され、その厚さは（即ち、ｙ方向の長さ）、誘電体層領域２１の最も厚い部分は、約２０００オングストロームである。さらに導電性接続領域２６，２８はソース領域１２，ドレイン領域１５に接続される。
【００３０】
前述したようにイオン層３１はイオンを生成し、このイオンは金属素子３５と基板１１にかかる電位差に応じて移動する。本発明の一実施例においては、イオン層３１の材料は、プラズマ堆積したＴＥＯＳ（テトラエチルオーソシリケート＝tetraethyl orthosilicate）であり、ボロンまたは燐の何れかでドーピングされる。このプラズマ堆積されたＴＥＯＳは、８００℃以上に加熱されたときにイオンを形成する。
【００３１】
しかし、イオンを形成するのに最も最適な値は、ＴＥＯＳを９５０℃以上に加熱するのが好ましい。そのため図１に示すメモリ素子１０の製造の間メモリ素子１０は９５０℃以上で約１０〜１５秒間高速熱アニールにより加熱するのが好ましい。長期間の加熱も可能であるが、必ずしもその必要がない。プラズマ堆積されたＴＥＯＳを加熱することにより、イオンがイオン層３１内に形成される。
【００３２】
複数のメモリ素子１０が上記した方法により、バッチ処理あるいは他の製造形態でもって形成される。その後メモリ素子１０を図５に示すように、システム４５内に組み込む。各メモリ素子１０の導電性接続領域２８は接続導体４８に接続され、導電性接続領域２６は接続導体５２，５３，５４，５５の１つに接続される。しかし、前述したように図５に示すシステム４５内にメモリ素子１０を形成することは本発明に必要なことでは必ずしもない。
【００３３】
【発明の効果】
図４に示すように、メモリ素子１０の基板１１と金属素子３５が制御装置４１に接続され、電位差を基板１１と金属素子３５に加える。論理ハイの状態を表すように、メモリ素子１０の１つをプログラムすることにより、金属素子３５の電位は基板１１の電位よりも高くなり、その結果イオン層３１内のイオンが誘電体層領域２１近傍に蓄積する（図２）。
【００３４】
その結果、ソース領域１２とドレイン領域１５からの電子がチャネル領域２３内に入り、チャネル領域２３を導通状態にする。そのため電流は、ソース領域１２とドレイン領域１５の間および導電性接続領域２６と２８の間を流れる。したがって、検出器（図５）は、プログラムされたメモリ素子１０に応じて接続導体５２，５３，５４，５５上の電流を検出する。
【００３５】
逆に、論理ローの状態を示すようにメモリ素子１０の１つをプログラムするために、制御装置４１は金属素子３５の電位を基板１１の電位以下にして、その結果イオン層３１内のイオンが金属素子３５近傍に蓄積するようにする（図３）。その結果イオン層３１のイオンは、チャネル領域２３から十分遠くに離れ、ソース領域１２とドレイン領域１５の電子をチャネル領域２３内に引き込む、したがって電流はソース領域１２とドレイン領域１５との間、および導電性接続領域２６と２８との間では流れない。その結果、検出器６２（図４）は、プログラムされたメモリ素子１０に対応する接続導体５２，５３，５４，５５上の電流を検出することができず、それに応じて検出器６２は、メモリ素子１０が論理ローの状態を表していると決定する。
【００３６】
接続導体５２−５５を流れる電流を解析することにより、検出器６２（図５）は、システム４５の４ビットワードの値を決定できる。さらにまた何れかのメモリ素子１０の論理状態は、メモリ素子１０の基板１１と金属素子３５に前に印加されていた電位差の極性を逆にすること、即ち変化させることにより切り換えることができる（即ち、再プログラミングすることができる）。したがって、各メモリ素子１０はイオン層３１内のイオンの位置を制御することにより特定の論理状態を表すようプログラムあるいは再プログラムすることができる。
【００３７】
プラズマ堆積したＴＥＯＳをイオン層３１として用いることにより、非常に安定したメモリ素子１０を構成することができる。プラズマ堆積したＴＥＯＳ内に形成されたイオンは、容易には移動することはないからである。そのためメモリ素子１０の状態が一旦確立されると基板１１とドレイン領域１５に印加される電位差は、メモリ素子１０の状態を切り換えることなく取り除くことができる（即ち、メモリ素子１０は非揮発性となる）。イオン層３１内のイオンの移動を容易にするために、メモリ素子１０をプログラミングする際に、メモリ素子１０を２００℃以上に加熱するのが好ましい。
【００３８】
上記に示した以外のメモリ素子１０の構成要素の寸法を用いることができる。しかし、寸法を変更することは、メモリ素子１０を特定の状態に置くために必要な電位差に影響を及ぼす。さらにまた各構成要素は、さまざまな追加される層がメモリ素子１０の動作を阻止しない限り様々な層および／または材料を含むこともできる。例えば、イオン層３１は異なる材料がイオン層３１内のイオンが移動し、その結果メモリ素子１０の状態を切り換える限り、異なる材料の複数の層を含むことができる。
【００３９】
さらにまた誘電体層領域２１は、本発明の必須の構成要件ではない。多くの実施例においては、イオン層３１とチャネル領域２３とをある種の絶縁材料（必ずしも誘電体材料である必要はない）で分離して、イオン層３１内のイオンがチャネル領域２３内に通過するのを阻止するのが望ましい。
【図面の簡単な説明】
【図１】本発明のメモリ素子の断面図
【図２】図１のメモリ素子が論理ハイ（高）状態を示すときの断面図
【図３】図１のメモリ素子が論理ロー（低）状態を示すときの断面図
【図４】金属素子と基板に電位をかけるために用いられる制御装置に接続される図１の素子の断面図
【図５】４ビットデジタルワードを規定するための図１のメモリ素子を用いたシステムのブロック図
【図６】Ａ  誘電体が基板上に形成された後の図１の基板の断面図
Ｂ  ソース領域とドレイン領域が基板内に形成された後の基板の断面図
Ｃ  イオン層が基板上に形成された後のＢの基板の断面図
【符号の説明】
１０  メモリ素子
１１  基板
１２  ソース領域
１５  ドレイン領域
２１  誘電体領域
２３  チャネル領域
２６，２８  導電性接続領域
３１  イオン層
３５  金属素子
４１  制御装置
４５  システム
４８，５２，５３，５４，５５  接続導体
５８  抵抗
６２  検出器
【図１】
0003905279.tif 000002
【図２】
0003905279.tif 000003
【図３】
0003905279.tif 000004
【図４】
0003905279.tif 000005
【図５】
0003905279.tif 000006
【図６】
0003905279.tif 000007