(57)【特許請求の範囲】
【請求項１】
一水平期間ごとにｎビットの階調データの各ビットが正相および逆相で供給される２列のゲート列からなるｎ対のゲート列対で構成されたＲＯＭデコーダで、階調データに基づき２のｎ乗の階調数の階調電圧のうちの１つの階調電圧が選択され、この選択された階調電圧により液晶パネルのデータ線を駆動する液晶駆動用半導体集積回路装置において、
ＲＯＭデコーダに階調データが供給される前に前記各ゲート列対を構成する２列のゲート列をショートさせることを特徴とする液晶駆動用半導体集積回路装置。
【請求項２】
前記階調データが一水平期間前の階調データに対してｎビットのうち所定ビット以上異なるときのみショートさせることを特徴とする請求項１記載の液晶駆動用半導体集積回路装置。
【請求項３】
一水平期間ごとに常にショートさせることを特徴とする請求項１記載の液晶駆動用半導体集積回路装置。
【請求項４】
一水平期間ごとにｎビットの階調データの各ビットが正相および逆相で供給される２列のゲート列からなるｎ対のゲート列対で構成されたＲＯＭデコーダで、階調データに基づき２のｎ乗の階調数の階調電圧のうちの１つの階調電圧が選択され、この選択された階調電圧により液晶パネルのデータ線を駆動する液晶駆動用半導体集積回路装置において、
前記各ゲート列対を構成する２列のゲート列への階調データの供給を阻止する第１スイッチと、前記各ゲート列対を構成する２列のゲート列をショートさせる第２スイッチとを有する電荷回収回路を、前記ＲＯＭデコーダの前段に設け、
ＲＯＭデコーダに階調データが供給される前に第１スイッチをＯＦＦ制御し、このＯＦＦ制御の期間に第２スイッチをＯＮ制御することを特徴とする液晶駆動用半導体集積回路装置。
【請求項５】
前記階調データが一水平期間前の階調データに対してｎビットのうち所定ビット以上異なるときのみ前記第１スイッチをＯＦＦ制御および第２スイッチをＯＮ制御させることを特徴とする請求項４記載の液晶駆動用半導体集積回路装置。
【請求項６】
一水平期間ごとに常に前記第１スイッチをＯＦＦ制御および第２スイッチをＯＮ制御させることを特徴とする請求項４記載の液晶駆動用半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶駆動用半導体集積回路装置に関し、特に液晶パネルのデータ線を駆動する液晶駆動用半導体集積回路装置に関する。
【０００２】
【従来の技術】
液晶表示装置において、液晶パネルのデータ線を駆動する従来のデータ線ドライバＩＣについて、６４階調の階調表示能力を有し、正極性階調電圧を出力する場合のデータ線１本分の出力構成を図５に示して説明する。データ線ドライバＩＣは、ラッチ回路１１と、レベルシフト回路１２と、インバータ１３、１４と、Ｐ型ＲＯＭデコーダ１５と、階調電圧発生回路１６と、出力バッファ１７とを有している。ｎ＝６ビットの階調データＤ０〜Ｄ５の各ビットがラッチ回路１１の各段に供給され、ラッチ回路１１からラッチ信号ＬＡに同期して同時にレベルシフト回路１２の各段に供給される。そして、レベルシフト回路１２で電圧レベルを高め、各段のインバータ１３、１４を介してＰ型ＲＯＭデコーダ１５に供給される。そして、Ｐ型ＲＯＭデコーダ１５で階調電圧発生回路１６からの階調数＝２の６乗＝６４階調の正極性階調電圧ＶＰ０〜ＶＰ６３のうち階調データＤ０〜Ｄ５に対応する１つの階調電圧が選択され、出力バッファ１７を介して出力される。
【０００３】
Ｐ型ＲＯＭデコーダ１５は、図６に示すように、Ｐチャネルエンハンスメント形トランジスタ１とＰチャネルデプレッション形トランジスタ２（常時オン状態）とを所定位置で６４行と１２列にマトリックス配置している。各行はトランジスタ１とトランジスタ２（常時オン状態）とがトランジスタ１のドレイン及びトランジスタ２のソース又はトランジスタ１のソース及びトランジスタ２のドレインで直列接続されたものを１対としてそれらが更に６対組み合わされトランジスタ直列回路３を構成している。各行の各対は各対のトランジスタの一方のゲートが列毎に共通接続されたゲート列４ａと、他方のゲートが列毎に共通接続されたゲート列４ｂとでゲート列対４を構成している。各トランジスタ直列回路３の一端側である第１列目のトランジスタ１又は２のソースには階調電圧発生回路１６から６４階調の正極性階調電圧ＶＰ０〜ＶＰ６３がそれぞれ供給される。各ゲート列対４にはレベルシフト回路１２から液晶表示パネルのデータ線に対応する６ビットの階調データＤ０〜Ｄ５がゲート列４ａに各段のインバータ１３を介して逆相Ｄ０バー〜Ｄ５バーで供給され、ゲート列４ｂに各段のインバータ１３、１４を介して正相Ｄ０〜Ｄ５で供給される。各トランジスタ直列回路３の他端側である第１２列目のトランジスタ１又は２のドレインは共通接続され、出力バッファ１７に正極性階調電圧ＶＰ０〜ＶＰ６３のうち階調データＤ０〜Ｄ５に対応する１つの階調電圧が出力される。
【０００４】
つぎにＰ型ＲＯＭデコーダ１５の動作を説明する。各トランジスタ直列回路３の一端側である第１列目のトランジスタ１又は２のソースに６４階調の階調電圧ＶＰ０〜ＶＰ６３が与えられる。この状態で各ゲート列対４に”Ｈ（ハイレベル）”又は”Ｌ”の所定のデータ信号Ｄ０〜Ｄ５が、ゲート列４ａに逆相Ｄ０バー〜Ｄ５バーで供給され、ゲート列４ｂに正相Ｄ０〜Ｄ５でそれぞれ供給されると各トランジスタ直列回路３の内選択された１つのトランジスタ直列回路３のトランジスタ１がすべてオン状態（トランジスタ２は常時オン状態）となり、そのトランジスタ直列回路３に与えられている階調電圧が取り出される。
【０００５】
【発明が解決しようとする課題】
ところで、Ｐ型ＲＯＭデコーダ１５に供給される階調データＤ０〜Ｄ５が一水平期間前に供給されたデータから変化すると、６ビットデータのうち変化するビットデータが入力されるＰ型ＲＯＭデコーダ１５のゲート列対４には、例えば、ゲート列４ａに“Ｌ”から“Ｈ”に変化するビットデータが供給されるとともに、ゲート列４ｂにゲート列４ａとは反対のＨ”から“Ｌ”に変化するビットデータが供給され、ゲート列４ａに充電電流が流れるとともに、ゲート列４ｂから放電電流が流れる。液晶パネルの階調表示がｎ＝６ビットの階調データによる６４階調より高階調になり、例えば、ｎ＝８ビットの階調データによる２５６階調になると、Ｐ型ＲＯＭデコーダは、ゲート列として接続されるトランジスタ数が６４個から４倍の２５６個となり、各ゲート列の容量は４倍に増加するため、前後で変化するビットデータが入力されるゲート列対では充放電電流も増加する。そして、このとき、ゲート列対は６対から８対に増加し、前後で変化するビットデータの数が増加するほどこの電流は大きくなり、全ビットデータが変化するとこの電流は最大になる。また、液晶パネルが大型化するに従い、出力数も増加し、ラッチ信号ＬＡの立ち上がりに同期して、同一タイミングで全出力に対応する階調データがラッチ回路から一括出力されるため、上述の電流も増加し、ＩＣに供給される電源電流のピーク値が大きくなり、ＩＣ電源の配線抵抗による電圧降下も大きくなる。そのため、ラッチ回路やレベルシフト回路が動作しなくなり、ＩＣが誤動作を起こす虞があるという問題があった。尚、上記説明では、正極性階調電圧を出力する場合のデータ線１本分の出力構成で説明したが、データ線ドライバＩＣは、通常、各データ線に正極性階調電圧と負極性階調電圧を一水平期間ごとに交互に出力するものであり、負極性階調電圧を出力する場合のデータ線１本分の出力構成として、Ｐ型ＲＯＭデコーダの替わりにＮ型ＲＯＭデコーダで構成され、その場合についても上述の問題がある。
本発明は上記問題点に鑑みてなされたものであり、階調データが入力されるＲＯＭデコーダの各ゲート列対のゲート列間をラッチ動作前にショートさせることにより、電源電流のピーク値を低くしてＩＣの誤動作を防止した液晶駆動用半導体集積回路装置を提供することである。
【０００６】
【課題を解決するための手段】
（１）本発明の液晶駆動用半導体集積回路装置は、一水平期間ごとにｎビットの階調データの各ビットが正相および逆相で供給される２列のゲート列からなるｎ対のゲート列対で構成されたＲＯＭデコーダで、階調データに基づき２のｎ乗の階調数の階調電圧のうちの１つの階調電圧が選択され、この選択された階調電圧により液晶パネルのデータ線を駆動する液晶駆動用半導体集積回路装置において、  ＲＯＭデコーダに階調データが供給される前に前記各ゲート列対を構成する２列のゲート列をショートさせることを特徴とする。
（２）本発明の液晶駆動用半導体集積回路装置は、上記（１）項において、前記階調データが一水平期間前の階調データに対してｎビットのうち所定ビット以上異なるときのみショートさせることを特徴とする。
（３）本発明の液晶駆動用半導体集積回路装置は、上記（１）項において、一水平期間ごとに常にショートさせることを特徴とする請求項１記載の液晶駆動用半導体集積回路装置。
（４）本発明の液晶駆動用半導体集積回路装置は、一水平期間ごとにｎビットの階調データの各ビットが正相および逆相で供給される２列のゲート列からなるｎ対のゲート列対で構成されたＲＯＭデコーダで、階調データに基づき２のｎ乗の階調数の階調電圧のうちの１つの階調電圧が選択され、この選択された階調電圧により液晶パネルのデータ線を駆動する液晶駆動用半導体集積回路装置において、  前記各ゲート列対を構成する２列のゲート列への階調データの供給を阻止する第１スイッチと、前記各ゲート列対を構成する２列のゲート列をショートさせる第２スイッチとを有する電荷回収回路を、前記ＲＯＭデコーダの前段に設け、ＲＯＭデコーダに階調データが供給される前に第１スイッチをＯＦＦ制御し、このＯＦＦ制御の期間に第２スイッチをＯＮ制御することを特徴とする。
（５）本発明の液晶駆動用半導体集積回路装置は、上記（４）項において、前記階調データが一水平期間前の階調データに対してｎビットのうち所定ビット以上異なるときのみ前記第１スイッチをＯＦＦ制御および第２スイッチをＯＮ制御させることを特徴とする。
（６）本発明の液晶駆動用半導体集積回路装置は、上記（４）項において、一水平期間ごとに常に前記第１スイッチをＯＦＦ制御および第２スイッチをＯＮ制御させることを特徴とする。
【０００７】
【発明の実施の形態】
以下に、本発明に基づき、第１実施例のデータ線ドライバＩＣについて、２５６階調の階調表示能力を有し、正極性階調電圧を出力する場合のデータ線１本分の出力構成を図１に示して説明する。データ線ドライバＩＣは、制御回路２１と、ラッチ回路２２と、レベルシフト回路２３と、インバータ２４、２５と、電荷回収回路２６と、Ｐ型ＲＯＭデコーダ２７と、階調電圧発生回路２８と、出力バッファ２９とを有している。
【０００８】
制御回路２１は、クロック信号ＣＬＫ、ストローブ信号ＳＴＢおよび判別信号ＤＳが供給され、それに基づき、ラッチ信号ＬＡとスイッチ制御信号ＳＷ１、ＳＷ２が生成出力される。判別信号ＤＳは、ドライバＩＣ外部、または、内部で生成され、Ｐ型ＲＯＭデコーダに供給されるｎ＝８ビットの階調データＤ０〜Ｄ７の前後で変化するビット数が、所定ビット数、本実施例では、ｎ＝８ビットの半分より多い５ビット、以上の場合“Ｈ”レベルとなり、所定数未満、本実施例では４ビット以下、の場合“Ｌ”レベルとなる。以下、判別信号ＤＳが“Ｈ”レベルの場合と“Ｌ”レベルの場合に分けて、ラッチ信号ＬＡとスイッチ制御信号ＳＷ１、ＳＷ２の生成出力を説明する。尚、ドライバＩＣとして、制御回路２１のクロック信号ＣＬＫ、ストローブ信号ＳＴＢおよびラッチ信号ＬＡの入出力は、ドライバＩＣ全出力に対して共通入出力であるが、制御回路２１の判別信号ＤＳおよびスイッチ制御信号ＳＷ１、ＳＷ２の入出力は、ドライバＩＣ出力数分の入出力が必要である。
（ａ）判別信号ＤＳが“Ｈ”レベルの場合について、図２（ａ）を参照して説明する。時刻ｔ１にストローブ信号ＳＴＢが立ち上がると、電荷回収回路２６に、その時点ｔ１からクロック信号ＣＬＫをカウントして、１クロック目の立ち下がり時点ｔ２でスイッチ制御信号ＳＷ１のＯＦＦ信号（図では、“Ｌ”レベルで示す）が出力され、２クロック目の立ち上がり時点ｔ３でスイッチ制御信号ＳＷ２のＯＮ信号（図では、“Ｈ”レベルで示す）が出力され、７クロック目の立ち上がり時点ｔ４でスイッチ制御信号ＳＷ２のＯＦＦ信号が出力され、７クロック目の立ち下がり時点ｔ５でスイッチ制御信号ＳＷ１のＯＮ信号が出力される。そして、ラッチ回路２２に、８クロック目の立ち下がり時点ｔ６でラッチ信号の“Ｈ”レベルが出力され、１０クロック目の立ち上がり時点ｔ７でラッチ信号の“Ｌ”レベルが出力される。
（ｂ）判別信号ＤＳが“Ｌ”レベルの場合について、図２（ｂ）を参照して説明する。時刻ｔ１にストローブ信号ＳＴＢが立ち上がっても、電荷回収回路２６には、スイッチ制御信号ＳＷ１のＯＮ信号およびスイッチ制御信号ＳＷ２のＯＦＦ信号が出力されたままである。そして、ラッチ回路２２には、８クロック目の立ち下がり時点ｔ６でラッチ信号の“Ｈ”レベルが出力され、１０クロック目の立ち上がり時点ｔ７でラッチ信号の“Ｌ”レベルが出力される。
【０００９】
ラッチ回路２２は、第１段から第８段にｎ＝８ビットの階調データＤ０〜Ｄ７が供給され、供給された階調データＤ０〜Ｄ７をラッチ信号ＬＡに同期して同一タイミングで、レベルシフト回路２３の第１段から第８段に１水平期間ごとにそれぞれ一括出力する。
【００１０】
レベルシフト回路２３は、ラッチ回路２２から供給された階調データＤ０〜Ｄ７の電圧レベルを高めてインバータ２４を介して逆相Ｄ０バー〜Ｄ７バーで、インバータ２４および２５を介して正相Ｄ０〜Ｄ７で電荷回収回路２６に１水平期間ごとに出力する。
【００１１】
電荷回収回路２６は、８段の各段が制御回路２１からのスイッチ制御信号ＳＷ１、ＳＷ２により制御される２個のスイッチＳＷ１ａ、ＳＷ１ｂと１個のスイッチＳＷ２とで構成されている。スイッチＳＷ１ａがインバータ２４の出力とＰ型ＲＯＭデコーダ２７の入力間に接続されるとともに、スイッチＳＷ１ｂがインバータ２５の出力とＰ型ＲＯＭデコーダ２７の入力間に接続され、スイッチＳＷ１ａとＳＷ１ｂの出力間にスイッチＳＷ２が接続されている。以下、判別信号ＤＳが“Ｈ”レベルの場合と“Ｌ”レベルの場合に分けて、スイッチＳＷ１、ＳＷ２の制御動作を説明する。
（ａ）判別信号ＤＳが“Ｈ”レベルの場合について、図２（ａ）を参照して説明する。スイッチＳＷ１ａ、ＳＷ１ｂは、スイッチ制御信号ＳＷ１のＯＦＦ信号が供給される時刻ｔ２からｔ５までＯＦＦ制御され、スイッチＳＷ２は、スイッチ制御信号ＳＷ２のＯＮ信号が供給される時刻ｔ３からｔ４までＯＮ制御される。（ｂ）判別信号ＤＳが“Ｌ”レベルの場合について、図２（ｂ）を参照して説明する。時刻ｔ１にストローブ信号ＳＴＢが立ち上がっても、スイッチ制御信号ＳＷ１のＯＮ信号およびスイッチ制御信号ＳＷ２のＯＦＦ信号が供給されたままのため、スイッチＳＷ１ａ、ＳＷ１ｂはＯＮ制御、および、スイッチＳＷ２はＯＦＦ制御されたままである。
【００１２】
Ｐ型ＲＯＭデコーダ２７は、図示しないが、図６に示す６ビット構成のＰ型ＲＯＭデコーダ１５を８ビット構成としたもので、図６に示すＰチャネルエンハンスメント形トランジスタ１とＰチャネルデプレッション形トランジスタ２（常時オン状態）とを所定位置で２５６行と１６列にマトリックス配置している。図６に示すゲート列対４に対応する各ゲート列対にはレベルシフト回路２３から液晶表示パネルのデータ線に対応する８ビットの階調データＤ０〜Ｄ７が図６に示すゲート列４ａに対応するゲート列に各段のインバータ２４およびスイッチＳＷ１ａを介して逆相Ｄ０バー〜Ｄ７バーで供給され、図６に示すゲート列４ｂに対応するゲート列に各段のインバータ２４、２５およびスイッチＳＷ１ｂを介して正相Ｄ０〜Ｄ７で供給される。Ｐ型ＲＯＭデコーダ２７は、階調電圧発生回路２８からの階調数＝２の８乗＝２５６階調の正極性階調電圧ＶＰ０〜ＶＰ２５５のうち階調データＤ０〜Ｄ７に対応する１つの階調電圧を選択し、出力バッファ２９を介してデータ線１出力分の駆動電圧として出力する。
【００１３】
次に、上記構成のデータ線ドライバＩＣの動作について説明する。ｎ＝８ビットの階調データＤ０〜Ｄ７の各ビットがラッチ回路２２の各段に供給され、クロック信号ＣＬＫ、ストローブ信号ＳＴＢおよび判別信号ＤＳが制御回路２１に供給されている。以下、判別信号ＤＳが“Ｈ”レベルの場合と“Ｌ”レベルの場合に分けて、動作を説明する。
（ａ）判別信号ＤＳが“Ｈ”レベルの場合について、図２（ａ）を参照して説明する。時刻ｔ１にストローブ信号ＳＴＢが立ち上がると、制御回路２１で時刻ｔ２からｔ５のタイミングでスイッチ制御信号ＳＷ１のＯＦＦ信号および時刻ｔ３からｔ４のタイミングでスイッチ制御信号ＳＷ２のＯＮ信号が生成され、電荷回収回路２６に供給される。スイッチ制御信号ＳＷ１、ＳＷ２が電荷回収回路２６に供給されると、スイッチＳＷ１ａ、ＳＷ１ｂが時刻ｔ２からｔ５までＯＦＦ制御されるとともに、スイッチＳＷ２が時刻ｔ３からｔ４までＯＮ制御されて、時刻ｔ３からｔ４までＲＯＭデコーダ２７の各ゲート列対のゲート列間がショートする。ゲート列対は、ショートする前、ゲート列対を構成する２列のゲート列のどちらか一方が“Ｈ”レベルおよび他方が“Ｌ”レベルであるため、それらのゲート列間がショートすると、“Ｈ”レベルのゲート列から“Ｌ”レベルのゲート列へ電荷が回収され、各ゲート列は“Ｈ”レベルと“Ｌ”レベルの中間レベルの電位となる。そして、時刻ｔ６にラッチ信号ＬＡが立ち上がると、その立ち上がりに同期して階調データＤ０〜Ｄ７がレベルシフト回路２３の各段に供給される。階調データＤ０〜Ｄ７がレベルシフト回路２３に供給されると、レベルシフト回路２３で電圧レベルを高め、図６に示すゲート列４ａに対応するゲート列に各段のインバータ２４およびスイッチＳＷ１ａを介して逆相Ｄ０バー〜Ｄ７バーで供給されるとともに、図６に示すゲート列４ｂに対応するゲート列に各段のインバータ２４、２５およびスイッチＳＷ１ｂを介して正相Ｄ０〜Ｄ７で供給される。このとき、データが変化する場合、従来例では、ゲート列対を構成する２列のゲート列のどちらか一方が“Ｌ”レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルから“Ｌ”レベルまで充放電されるが、本発明では、ラッチ動作の前にゲート列の電位を“Ｈ”レベルと“Ｌ”レベルの中間レベルにしているため、ゲート列のどちらか一方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｌ”レベルまでの充放電となり、充放電電流のピークは８ビット全部が変化する場合の半分以下とすることができる。階調データＤ０〜Ｄ７がＰ型ＲＯＭデコーダ２７に供給されると、階調電圧発生回路２８からの階調数＝２５６階調の正極性階調電圧ＶＰ０〜ＶＰ２５５のうち階調データＤ０〜Ｄ７に対応する１つの階調電圧が選択され、出力バッファ２９を介して出力される。
（ｂ）判別信号ＤＳが“Ｌ”レベルの場合について、図２（ｂ）を参照して説明する。時刻ｔ１にストローブ信号ＳＴＢが立ち上がっても、制御回路２１から電荷回収回路２６にスイッチ制御信号ＳＷ１のＯＮ信号およびスイッチ制御信号ＳＷ２のＯＦＦ信号が供給されたままである。そのため、スイッチＳＷ１ａ、ＳＷ１ｂはＯＮ制御、および、スイッチＳＷ２はＯＦＦ制御されたままである。そして、時刻ｔ６にラッチ信号ＬＡが立ち上がると、その立ち上がりに同期して階調データＤ０〜Ｄ７がレベルシフト回路２３の各段に供給される。階調データＤ０〜Ｄ７がレベルシフト回路２３に供給されると、レベルシフト回路２３で電圧レベルを高め、図６に示すゲート列４ａに対応するゲート列に各段のインバータ２４およびスイッチＳＷ１ａを介して逆相Ｄ０バー〜Ｄ７バーで供給されるとともに、図６に示すゲート列４ｂに対応するゲート列に各段のインバータ２４、２５およびスイッチＳＷ１ｂを介して正相Ｄ０〜Ｄ７で供給される。このとき、ラッチ動作の前にゲート列対を構成する２列のゲート列をショートさせていないので、データが変化する場合、従来例と同様に、ゲート列対を構成する２列のゲート列のどちらか一方が“Ｌ”レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルから“Ｌ”レベルまで充放電されるが、この場合、変化するのは４ビット以下であり、充放電電流のピークは８ビット全部が変化する場合の半分以下とすることができる。階調データＤ０〜Ｄ７がＰ型ＲＯＭデコーダ２７に供給されると、階調電圧発生回路２８からの階調数＝２５６階調の正極性階調電圧ＶＰ０〜ＶＰ２５５のうち階調データＤ０〜Ｄ７に対応する１つの階調電圧が選択され、出力バッファ２９を介して出力される。
【００１４】
以上のように、Ｐ型ＲＯＭデコーダ２７に供給される階調データＤ０〜Ｄ７が一水平期間前のデータに対して変化する場合、変化するビット数が所定ビット数以上の場合、ラッチ動作の前にＰ型ＲＯＭデコーダ２７の各ゲート列対を構成する２列のゲート列をショートさせる構成とすることにより、ラッチ動作の前に２列のゲート列の電位レベルを“Ｈ”レベルと“Ｌ”レベルとの中間レベルにしているため、ラッチ動作により階調データＤ０〜Ｄ７がＰ型ＲＯＭデコーダ２７に供給されたとき、ゲート列のどちらか一方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｌ”レベルまでの充放電となり、充放電電流のピークは８ビット全部が変化する場合の半分以下とすることができ、ＩＣに流れる電源電流のピーク値を抑えることができ、ＩＣが誤動作する虞を低減することができる。
【００１５】
次に、第２実施例のデータ線ドライバＩＣについて、２５６階調の階調表示能力を有し、正極性階調電圧を出力する場合のデータ線１本分の出力構成を図３に示して説明する。尚、図１と同一部分には同一符号を付してその説明を省略し、異なる点のみ説明する。図１と異なる点は、制御回路２１を制御回路３１とした点である。
【００１６】
制御回路３１は、クロック信号ＣＬＫ、ストローブ信号ＳＴＢが供給され、ラッチ信号ＬＡとスイッチ制御信号ＳＷ１、ＳＷ２が出力される。図４に示すように、時刻ｔ１にストローブ信号ＳＴＢが立ち上がると、電荷回収回路２６に、その時点ｔ１からクロック信号ＣＬＫをカウントして、１クロック目の立ち下がり時点ｔ２でスイッチ制御信号ＳＷ１のＯＦＦ信号（図では、“Ｌ”レベルで示す）が出力され、２クロック目の立ち上がり時点ｔ３でスイッチ制御信号ＳＷ２のＯＮ信号（図では、“Ｈ”レベルで示す）が出力され、７クロック目の立ち上がり時点ｔ４でスイッチ制御信号ＳＷ２のＯＦＦ信号が出力され、７クロック目の立ち下がり時点ｔ５でスイッチ制御信号ＳＷ１のＯＮ信号が出力される。そして、ラッチ回路２２に、８クロック目の立ち下がり時点ｔ６でラッチ信号の“Ｈ”レベルが出力され、１０クロック目の立ち上がり時点ｔ７でラッチ信号の“Ｌ”レベルが出力される。尚、ドライバＩＣとして、制御回路３１のクロック信号ＣＬＫ、ストローブ信号ＳＴＢ、ラッチ信号ＬＡおよびスイッチ制御信号ＳＷ１、ＳＷ２の入出力は、ドライバＩＣ全出力に対して共通入出力となる。
【００１７】
電荷回収回路２６のスイッチＳＷ１ａ、ＳＷ１ｂは、スイッチ制御信号ＳＷ１のＯＦＦ信号が供給される時刻ｔ２からｔ５までＯＦＦ制御され、スイッチＳＷ２は、スイッチ制御信号ＳＷ２のＯＮ信号が供給される時刻ｔ３からｔ４までＯＮ制御される。
【００１８】
次に、上記構成のデータ線ドライバＩＣの動作について説明する。ｎ＝８ビットの階調データＤ０〜Ｄ７の各ビットがラッチ回路２２の各段に供給され、クロック信号ＣＬＫおよびストローブ信号ＳＴＢが制御回路２１に供給されている。時刻ｔ１にストローブ信号ＳＴＢが立ち上がると、制御回路３１で時刻ｔ２からｔ５のタイミングでスイッチ制御信号ＳＷ１のＯＦＦ信号および時刻ｔ３からｔ４のタイミングでスイッチ制御信号ＳＷ２のＯＮ信号が生成され、電荷回収回路２６に供給される。スイッチ制御信号ＳＷ１、ＳＷ２が電荷回収回路２６に供給されると、スイッチＳＷ１ａ、ＳＷ１ｂが時刻ｔ２からｔ５までＯＦＦ制御されるとともに、スイッチＳＷ２が時刻ｔ３からｔ４までＯＮ制御されて、時刻ｔ３からｔ４までＲＯＭデコーダ２７の各ゲート列対のゲート列間がショートする。ゲート列対は、ショートする前、ゲート列対を構成する２列のゲート列のどちらか一方が“Ｈ”レベルおよび他方が“Ｌ”レベルであるため、それらのゲート列間がショートすると、“Ｈ”レベルのゲート列から“Ｌ”レベルのゲート列へ電荷が回収され、各ゲート列は“Ｈ”レベルと“Ｌ”レベルの中間レベルの電位となる。そして、時刻ｔ６にラッチ信号ＬＡが立ち上がると、その立ち上がりに同期して階調データＤ０〜Ｄ７がレベルシフト回路２３の各段に供給される。階調データＤ０〜Ｄ７がレベルシフト回路２３に供給されると、レベルシフト回路２３で電圧レベルを高め、図６に示すゲート列４ａに対応するゲート列に各段のインバータ２４およびスイッチＳＷ１ａを介して逆相Ｄ０バー〜Ｄ７バーで供給されるとともに、図６に示すゲート列４ｂに対応するゲート列に各段のインバータ２４、２５およびスイッチＳＷ１ｂを介して正相Ｄ０〜Ｄ７で供給される。このとき、データが変化する場合、従来例では、ゲート列対を構成する２列のゲート列のどちらか一方が“Ｌ”レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルから“Ｌ”レベルまで充放電されるが、本発明では、ラッチ動作の前にゲート列の電位を“Ｈ”レベルと“Ｌ”レベルの中間レベルにしているため、ゲート列のどちらか一方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｌ”レベルまでの充放電となり、充放電電流のピークは８ビット全部が変化する場合の半分以下とすることができる。階調データＤ０〜Ｄ７がＰ型ＲＯＭデコーダ２７に供給されると、階調電圧発生回路２８からの階調数＝２５６階調の正極性階調電圧ＶＰ０〜ＶＰ２５５のうち階調データＤ０〜Ｄ７に対応する１つの階調電圧が選択され、出力バッファ２９を介して出力される。
【００１９】
以上のように、ラッチ動作の前にＰ型ＲＯＭデコーダ２７の各ゲート列対を構成する２列のゲート列をショートさせる構成とすることにより、ラッチ動作の前に２列のゲート列の電位レベルを“Ｈ”レベルと“Ｌ”レベルとの中間レベルにしているため、ラッチ動作により階調データＤ０〜Ｄ７がＰ型ＲＯＭデコーダ２７に供給されたとき、ゲート列のどちらか一方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｌ”レベルまでの充放電となり、充放電電流のピークは８ビット全部が変化する場合の半分以下とすることができ、ＩＣに流れる電源電流のピーク値を抑えることができ、ＩＣが誤動作する虞を低減することができる。尚、第２実施例では、Ｐ型ＲＯＭデコーダ２７に供給される階調データＤ０〜Ｄ７が一水平期間前のデータに対して全く変化しない場合、従来例では、ゲート列対を構成する２列のゲート列のどちらか一方が“Ｌ”レベルのままおよび他方が“Ｈ”レベルのままで、どちらも充放電されないが、本発明では、ラッチ動作の前にゲート列対を構成する２列のゲート列をショートさせて電荷回収を行うことによりゲート列の電位を“Ｈ”レベルと“Ｌ”レベルの中間レベルにしているため、ゲート列のどちらか一方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｌ”レベルまでの充放電となり、充放電電流が流れるが、電流ピークは８ビット全部が変化する場合の半分以下とすることができる。
【００２０】
また、上記第１および第２実施例では、正極性階調電圧を出力する場合のデータ線１本分の出力構成で説明したが、データ線ドライバＩＣは、通常、各データ線に正極性階調電圧と負極性階調電圧を一水平期間ごとに交互に出力するものであり、負極性階調電圧を出力する場合のデータ線１本分の出力構成として、Ｐ型ＲＯＭデコーダの替わりにＮ型ＲＯＭデコーダで構成され、その場合についても本発明が適用されるのは言うまでもない。
【００２１】
【発明の効果】
本発明によれば、階調データが供給されるＲＯＭデコーダの各ゲート列対を構成する２列のゲート列を、ラッチ動作の前にショートさせて電荷回収する構成とすることにより、ラッチ動作の前に２列のゲート列の電位レベルを“Ｈ”レベルと“Ｌ”レベルとの中間レベルにしているため、ラッチ動作により階調データがＲＯＭデコーダに供給されたとき、ゲート列のどちらか一方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｈ”レベルおよび他方が“Ｈ”レベルと“Ｌ”レベルの中間レベルから“Ｌ”レベルまでの充放電となり、充放電電流のピークは全ビットが変化する場合の半分以下とすることができ、ＩＣに流れる電源電流のピーク値を抑えることができ、ＩＣが誤動作する虞を低減することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例であるデータ線ドライバＩＣの要部構成を示すブロック図。
【図２】  図１のデータ線ドライバＩＣの動作を説明する図。
【図３】  本発明の第２実施例であるデータ線ドライバＩＣの要部構成を示すブロック図。
【図４】  図３のデータ線ドライバＩＣの動作を説明する図。
【図５】  従来のデータ線ドライバＩＣの要部構成を示すブロック図。
【図６】  図５のデータ線ドライバＩＣに用いられるＰ型ＲＯＭデコーダの回路図。
【符号の説明】
２１、３１  制御回路
２２  ラッチ回路
２３  レベルシフト回路
２４、２５  インバータ
２６  電荷回収回路
２７  Ｐ型ＲＯＭデコーダ
２８  階調電圧発生回路
２９  出力バッファ
【図１】
0003908057.tif 000002
【図２】
0003908057.tif 000003
【図３】
0003908057.tif 000004
【図４】
0003908057.tif 000005
【図５】
0003908057.tif 000006
【図６】
0003908057.tif 000007