(57)【特許請求の範囲】
【請求項１】
不揮発性強誘電体メモリトランジスタを製造する方法であって、
ａ）シリコン基板に活性領域を形成する工程と、該活性領域におけるゲート領域にゲート酸化膜を形成する工程とを含む、該シリコン基板を調製する工程と、
ｂ）前記ゲート酸化膜上に下部電極を形成する工程と、
ｃ）前記活性領域にソース領域およびドレイン領域を形成するために、前記下部電極の両側の前記活性領域にイオンを注入する工程と、
ｄ）前記下部電極と、前記ソース領域および前記ドレイン領域上に、酸化膜を化学的気相堆積によって堆積して、化学的機械的研磨により、該酸化膜を前記下部電極の上面まで薄くすることにより、前記下部電極の上面を露出させる工程と、
ｅ）前記下部電極上および前記酸化膜上に強誘電体膜を堆積する工程と、
ｆ）該強誘電体膜をエッチングすることなく該強誘電体膜上に上部電極材料を堆積して、該上部電極材料のみをエッチングすることによって、前記下部電極の上方に、該下部電極の面積よりも広い面積を有するとともに、前記ソース領域および前記ドレイン領域と重複する領域を有する上部電極を形成する工程と、
ｇ）前記強誘電体膜上および前記上部電極上に絶縁酸化膜を堆積する工程と、
ｈ）前記上部電極に接続されたゲート電極を、前記絶縁酸化膜を貫通して形成するとともに、前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース電極およびドレイン電極を、前記絶縁酸化膜、前記強誘電体膜および前記酸化膜を貫通して形成する工程と
を包含する方法。
【請求項２】
前記調製する工程ａ）が、前記ゲート領域にゲート酸化膜を形成する工程を含む、請求項１に記載の方法。
【請求項３】
前記調製する工程ａ）が、前記ゲート領域に表面チャンネルを形成する工程を含む、請求項１に記載の方法。
【請求項４】
前記表面チャネルを形成する工程が、１５ｋｅＶ〜３０ｋｅＶのエネルギーレベルで１×１０11ｃｍ-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの注入によりｎ型領域を形成する工程を含む、請求項３に記載の方法。
【請求項５】
前記下部電極を形成する工程ｂ）が、イリジウム膜を１００ｎｍ〜２００ｎｍの間の厚さに堆積する化学的気相堆積を含み、所定の面積の下部電極を形成するために、該イリジウム膜をエッチングする工程をさらに含む、請求項１に記載の方法。
【請求項６】
前記酸化膜が、２００ｎｍ〜４００ｎｍの厚さに堆積される、請求項１に記載の方法。
【請求項７】
前記イオンを注入する工程ｃ）が、２０ｋｅＶ〜４０ｋｅＶのエネルギーレベルで、１×１０15ｃｍ-2〜３×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する工程を含む、請求項１に記載の方法。
【請求項８】
前記強誘電体膜を堆積する工程ｅ）が、化学的気相堆積により、強誘電体材料を１００ｎｍ〜４００ｎｍの間の厚さに堆積する工程を含む、請求項１に記載の方法。
【請求項９】
前記強誘電体材料を堆積する工程が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる強誘電体材料の群から選択される強誘電体材料を堆積する工程を含む、請求項８に記載の方法。
【請求項１０】
前記上部電極材料の堆積が、化学的気相堆積およびスパッタリングからなるプロセスの群から選択される堆積プロセスにより、１００ｎｍ〜３００ｎｍの間の厚さに白金膜を堆積する工程、該白金膜の所望の面積をマスキングする工程、ならびにマスキングされていない前記白金膜をエッチングする工程を含む、請求項１に記載の方法。
【請求項１１】
前記強誘電体膜および前記上部電極上に広がるバリア絶縁膜を形成する工程をさらに含む、請求項１に記載の方法。
【請求項１２】
前記バリア絶縁膜を形成する工程が、ＴｉＯ2膜を、１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含む、請求項１１に記載の方法。
【請求項１３】
不揮発性強誘電体メモリトランジスタであって、
上部に活性領域が形成されたシリコン基板と、
該活性領域のゲート領域の周囲に形成されたソース領域およびドレイン領域と、
該ゲート領域上に形成され、外周内に所定の面積を有する下部電極と、
前記ソース領域および前記ドレイン領域上に、前記下部電極と同じ厚さで設けられた酸化膜と、
前記下部電極上および前記酸化膜上の全面にわたってエッチングすることなく形成された強誘電体膜と、
前記下部電極の上方における前記強誘電体膜上に形成され、前記ソース領域および前記ドレイン領域上に少なくとも部分的に広がるように前記下部電極よりも広い面積を有して形成された上部電極と、
前記強誘電体膜上および前記上部電極上に設けられた絶縁酸化膜と、
該絶縁酸化膜を貫通して、前記上部電極に接続されたゲート電極と、
前記絶縁酸化膜、前記強誘電体膜および前記酸化膜を貫通して、前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース電極およびドレイン電極と、
を備えたことを特徴とする不揮発性強誘電体メモリトランジスタ。
【請求項１４】
前記上部電極上および前記強誘電体膜上にわたって広がるバリア絶縁膜をさらに含む、請求項１３に記載の不揮発性強誘電体メモリトランジスタ。
【請求項１５】
前記バリア絶縁膜が、１０ｎｍ〜３０ｎｍの間の厚さに堆積されたＴｉＯ2膜を含む、請求項１４に記載の不揮発性強誘電体メモリトランジスタ。
【請求項１６】
前記ゲート領域上にゲート酸化膜が設けられ、該ゲート酸化膜上に前記下部電極が設けられている、請求項１４に記載の不揮発性強誘電体メモリトランジスタ。
【請求項１７】
前記ゲート領域上に表面チャンネル膜が設けられ、該表面チャンネル膜上に前記下部電極が設けられている、請求項１４に記載の不揮発性強誘電体メモリトランジスタ。
【請求項１８】
前記下部電極が、イリジウムで１００ｎｍ〜２００ｎｍの間の厚さに形成される、請求項１３に記載の不揮発性強誘電体メモリトランジスタ。
【請求項１９】
前記強誘電体膜が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる強誘電体材料の群から選択される強誘電体材料で形成され、１００ｎｍ〜４００ｎｍの厚さに堆積される、請求項１３に記載の不揮発性強誘電体メモリトランジスタ。
【請求項２０】
前記上部電極が、１００ｎｍ〜３００ｎｍの間の厚さの白金で形成される、請求項１３に記載の不揮発性強誘電体メモリトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体不揮発性集積回路に関し、詳細には、エッチングにより生じる強誘電体スタックのダメージを最小化する、単純化された製造技術に関する。
【０００２】
【従来の技術】
最新の強誘電体（ＦＥ）メモリトランジスタのゲートスタックは、上部電極材料、強誘電体材料、および下部電極材料の堆積ならびにエッチングを含む自己整合ＦＥスタックの形成を含む。
【０００３】
【発明が解決しようとする課題】
通常、ＦＥ自己整合スタックを形成するために、上部電極材料、ＦＥ材料、および下部電極材料をエッチングした結果、エッチングされるマスキング材料を構造上に再堆積すること等の最新技術に関連した深刻な問題がいくつか存在し、それによって、所望するよりも歩留まりが低くなる。さらに、ＦＥ材料のプラズマエッチングにより、材料の不揮発性特性が損なわれ得るが、その特性は、完全には回復させることができない。
【０００４】
本発明の１つの目的は、ゲートスタックエッチングを必要としない強誘電体不揮発性メモリトランジスタを製造することである。
【０００５】
本発明のさらなる目的は、エッチングによるダメージが最小である強誘電体不揮発性メモリトランジスタを製造することである。
【０００６】
本発明の別の目的は、従来技術よりも複雑でない強誘電体不揮発性メモリトランジスタの製造プロセスを提供することである。
【０００７】
【課題を解決するための手段】
本発明の不揮発性強誘電体メモリトランジスタを製造する方法は、ａ）基板上に活性領域を形成する工程を含む、シリコン基板を調製する工程、ｂ）上記活性領域にソース領域およびドレイン領域を形成するために、イオンを注入する工程、ｃ）下部電極を形成する工程と、ｄ）上記活性領域上に強誘電体膜を堆積する工程、ｅ）上部電極を堆積する工程と、ｆ）上記活性領域上に絶縁酸化膜を堆積する工程、ならびにｇ）ソース電極、ゲート電極、およびドレイン電極を形成するために、上記工程ａ）〜ｆ）により得られた構造をメタライゼーションする工程を包み、これにより上記目的が達成される。
【０００８】
前記調製する工程ａ）がゲート領域にゲート酸化膜を形成する工程を含んでもよい。
【０００９】
前記調製する工程ａ）がゲート領域に表面チャネルを形成する工程を含んでもよい。
【００１０】
前記表面チャネルを形成する工程が、１５ｋｅＶ〜３０ｋｅＶのエネルギーレベルで約１×１０11ｃｍ-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの注入によりｎ型領域を形成する工程を含んでもよい。
【００１１】
前記下部電極を形成する工程ｃ）が、イリジウム膜を約１００ｎｍ〜２００ｎｍの間の厚さに堆積する化学的気相堆積を含み、所定の面積の下部電極を形成するために、該イリジウム膜をエッチングする工程をさらに含んでもよい。
【００１２】
酸化膜を約２００ｎｍ〜４００ｎｍの間の厚さに堆積する化学的気相堆積し、化学的機械的研磨により、該酸化膜を前記下部電極の上面まで薄くすることにより、該下部電極の上面を露出する工程をさらに含んでもよい。
【００１３】
前記イオンを注入する工程ｂ）が、２０ｋｅＶ〜４０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜３×１０15ｃｍ-2のドーズ量のヒ素イオンを注入する工程を含んでもよい。
【００１４】
前記強誘電体膜を堆積する工程ｄ）が、化学的気相堆積により、強誘電体材料を約１００ｎｍ〜４００ｎｍの間の厚さに堆積する工程を含んでもよい。
【００１５】
前記強誘電体材料を堆積する工程が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる強誘電体材料の群から選択される強誘電体材料を堆積する工程を含んでもよい。
【００１６】
前記上部電極を堆積する工程ｅ）が、化学的気相堆積およびスパッタリングからなるプロセスの群から選択される堆積プロセスにより、約１００ｎｍ〜３００ｎｍの間の厚さに白金膜を堆積する工程、該上部電極の所望の面積をマスキングする工程、ならびにマスキングを除去した材料をエッチングする工程を含んでもよい。
【００１７】
前記上部電極を堆積する工程ｅ）が、前記下部電極の面積よりも広い面積を有する上部電極を形成する工程を含んでもよい。
【００１８】
前記上部電極を堆積する工程ｅ）が、前記ソース領域および前記ドレイン領域と重複する領域を有する上部電極を形成する工程を含んでもよい。
【００１９】
前記強誘電体膜および前記上部電極上に広がるバリア絶縁膜を形成する工程をさらに含んでもよい。
【００２０】
前記バリア絶縁膜を形成する工程が、ＴｉＯ2膜を、約１０ｎｍ〜３０ｎｍの間の厚さに堆積する工程を含んでもよい。
【００２１】
本発明の不揮発性強誘電体メモリトランジスタは、その上に活性領域が形成されたシリコン基板、上記活性領域のゲート領域の周囲に形成されたソース領域およびドレイン領域、上記ゲート領域上に形成され、外周内に所定の面積を有する下部電極、上記下部電極の外周を越えてさらに広がる強誘電体膜、上記強誘電体膜上に形成された上部電極、絶縁酸化膜、ならびにソース電極、ゲート電極、およびドレイン電極を含み、これにより上記目的が達成される。
【００２２】
前記強誘電体膜および前記上部電極上に広がるバリア絶縁膜をさらに含んでもよい。
【００２３】
前記バリア絶縁膜が、約１０ｎｍ〜３０ｎｍの間の厚さに堆積されたＴｉＯ2膜を含んでもよい。
【００２４】
前記上部電極が、前記下部電極の所定の面積よりも広い表面積を有してもよい。
【００２５】
前記上部電極が、前記ソース領域および前記ドレイン領域上に、少なくとも部分的に広がっていてもよい。
【００２６】
前記シリコン基板上に形成されたゲート酸化膜をさらに含んでもよい。
【００２７】
前記シリコン基板上に形成された表面チャネル膜をさらに含んでもよい。
【００２８】
前記下部電極が、イリジウムで約１００ｎｍ〜２００ｎｍの間の厚さに形成されてもよい。
【００２９】
前記強誘電体膜が、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3からなる強誘電体材料の群から選択される強誘電体材料で形成され、約１００ｎｍ〜４００ｎｍの間の厚さに堆積されてもよい。
【００３０】
前記上部電極が、白金で約１００ｎｍ〜３００ｎｍの間の厚さに形成されてもよい。
【００３１】
本発明の要旨および目的は、本発明の性質を容易に理解することを可能にするために提供される。本発明は、添付の図面と共に、以下の本発明の好適な実施形態の詳細な説明を参照することにより、より完全に理解され得る。
【００３２】
【発明の実施の形態】
本発明の強誘電体メモリトランジスタは、酸素注入シリコン（ＳＩＭＯＸ）等の絶縁体上シリコン（ＳＯＩ）基板上に形成され得るか、またはバルクシリコン基板に形成され得る。本明細書の記載は、バルクシリコン基板上に構造を形成することに焦点を合てているが、本明細書中において、「シリコン基板」は、ＳＯＩ基板またはバルクシリコン基板のいずれかを指す。
【００３３】
本発明の方法は、自己整合強誘電体（ＦＥ）ゲートスタックを形成するためのエッチングに関する問題を克服し、エッチングにより生じるダメージに関する問題をも克服する。本発明のＦＥ不揮発性メモリトランジスタの製造方法は、ゲートスタックのＦＥ材料のエッチングを必要としない。さらに、上部電極および下部電極が自己整合である必要はない。
【００３４】
まず、図１を参照して、プロセス手順が基板１０より開始される。前述のとおり、基板１０は、バルク基板またはＳＯＩ基板であり得る。素子分離のための好適な技術として用いられるトレンチ分離（ＳＴＩ）を伴う最新の素子分離プロセスが続き、酸化物領域１１が形成される。３０ｋｅＶ〜６０ｋｅＶのエネルギーレベルで、約１×１０12ｃｍ-2〜５×１０13ｃｍ-2のドーズ量のボロンイオンを注入することにより、基板１０上に活性領域を形成するｐ型ウェル１２が形成される。金属／強誘電体／金属／酸化物／半導体（ＭＦＭＯＳ）トランジスタを製造する際には、ゲート領域を酸化し、ゲート酸化膜１４が形成される。本明細書中において後述するように、金属／強誘電体／金属／半導体（ＭＦＭＳ）トランジスタを製造する際には、表面チャネルが形成される。下部電極１６がＣＶＤ法により堆積される。下部電極１６は、好ましくは、イリジウムで形成され、約１００ｎｍ〜２００ｎｍの間の厚さに堆積される。フォトレジスト膜が所望の領域に塗布され、下部電極１６がエッチングされて、ゲート領域を覆うために十分な下部電極材料が残る。下部電極１６は、外周内に所定の面積を有する。
【００３５】
２０ｋｅＶ〜４０ｋｅＶのエネルギーレベルで、約１×１０15ｃｍ-2〜３×１０15ｃｍ-2のドーズ量のヒ素イオンが注入され、ゲート領域の周囲にソース領域１８およびドレイン領域２０が形成され、図１に示す構造となる。
【００３６】
酸化膜２２が、化学的気相堆積（ＣＶＤ）により、下部電極１６の厚さよりも厚い約２００ｎｍ〜４００ｎｍの間の厚さに形成される。酸化膜２２が化学的機械的研磨（ＣＭＰ）により、下部電極１６の上面まで薄くされ、図２に示すように、下部電極が露出する。
【００３７】
図３を参照して、ＦＥ膜２４がＣＶＤにより、約１００ｎｍ〜４００ｎｍの厚さに形成される。ＦＥ材料は、以下：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、ＳｒＢｉ2Ｔａ2Ｏ9（ＳＢＴ）、Ｐｂ5Ｇｅ3Ｏ11、ＢａＴｉＯ3、およびＬｉＮｂＯ3のうちのいずれかであり得る。好ましくは白金で形成される上部電極２６が、ＣＶＤ法により、約１００ｎｍ〜３００ｎｍの間の厚さに堆積される。上部電極２６をスパッタリングによって堆積してもよい。フォトレジストが構造の特定の領域に塗布され、上部電極がエッチングされ、図３に示す構造となる。本発明の方法を用いる場合、上部電極２６対ＦＥ膜２４のエッチング選択性は必須ではない。
【００３８】
図４を参照して、バリア絶縁膜２８がＣＶＤにより堆積される。必要であれば、ＴｉＯ2等の材料がこの膜に適しており、約１０ｎｍ〜３０ｎｍの間の厚さに堆積され得る。バリア絶縁膜２８は、アニーリング時に、Ｈ2がＦＥへと拡散することを抑えるために設けられる。次に、酸化膜３０がＣＶＤ法により堆積される。フォトレジストが、絶縁酸化膜のコンタクトホールをエッチングする前に塗布される。次いで、この構造がメタライゼーションされ、次いで、エッチングされ、ソース電極３２、ゲート電極３４、およびドレイン電極３６を形成し、図５の３８で示す最終的なＭＦＭＯＳメモリトランジスタ構造となる。
【００３９】
図６を参照して、同様の製造プロセスが、一般に、４０で示すＭＦＭＳ不揮発性トランジスタの形成に適用され得る。しかしながら、この場合、表面チャネルｎ型膜４２が、図１〜５に示すゲート酸化膜１４の代わりに形成される。表面チャネル４２が、約１５ｋｅＶ〜３０ｋｅＶのエネルギーレベルで約１×１０11ｃｍ-2〜５×１０12ｃｍ-2のドーズ量のヒ素イオンの注入により形成され、ｐ型ウェル１２と下部電極１６との間にｎ型膜ができる。
【００４０】
図面に示すとおり、上部電極２６および下部電極１６は自己整合されていない。本発明の実施形態のように、電極が部分的に重複する場合、実効残留電荷が、ＡOVERLAP／ＡBOTだけ低減される。ここで、ＡOVERLAPは、上部電極２６と下部電極１６との間の重複面積であり、ＡBOTは、下部電極１６の面積である。
【００４１】
上部電極が下部電極よりも大きい場合、下部電極は、一般に、上部電極により完全に覆われ、実効残留電荷は、同じサイズの電極の自己整合ゲートスタックの実効残留電荷と同じである。上部電極はまた、ソース領域１８および／またはドレイン領域２０の一部も覆い得る。ＦＥ材料上の電荷が、ソース／ドレイン接合に電荷を誘導する。この誘導された電荷により、メモリセルが高導電状態にプログラムされた場合には、ソース領域および／またはドレイン領域の導電性が増し、メモリセルが低導電状態にプログラムされた場合には、導電性が低くなる。よって、この重複形態は、望ましくない影響を及ぼさない。
【００４２】
コンタクトエッチングが、ＦＥ膜２４を突き抜けて広がらなければならないものの、コンタクトビアは、下部電極１６から横方向にわずかに離れて位置する。エッチングされた面積が比較的小さいため、プラズマエッチングによる損傷は最小となる。本発明の方法により、自己整合プロセスのためのＦＥ膜をエッチングする必要がなくなる。ＦＥ膜に施されるエッチングは、極めて小さなビアホールの形成時にのみ唯一行われ、ＦＥ膜の不揮発性特性になんらかの損失を生じさせることはない。
【００４３】
上述してきたように、本発明によれば、本発明の不揮発性強誘電体メモリトランジスタを製造する方法が提供される。上記方法は、下部電極を形成する工程、活性領域上に、下部電極の周縁を越えて強誘電体膜を堆積する工程、上記強誘電体膜上に上部電極を堆積する工程、ならびにソース電極、ゲート電極、およびドレイン電極を形成するために、上記工程によって得られる構造をメタライゼーションする工程を含む。本発明の不揮発性強誘電体メモリトランジスタは、ゲート領域上に形成され、外周内に所定の面積を有する下部電極、上記下部電極の外周を越えてさらに広がる強誘電体膜、および上記強誘電体膜上に形成された上部電極を含む。
【００４４】
以上により、単純化され、かつダメージの少ないエッチングプロセスを有する、ＭＦＭＯＳ／ＭＦＭＳ不揮発性メモリトランジスタのための方法および構造を開示した。さらなる変形および改変が、請求の範囲に規定される本発明の範囲内でなされ得ることが理解される。
【００４５】
【発明の効果】
本発明による不揮発性強誘電体メモリトランジスタを製造する方法は、ａ）シリコン基板上に活性領域を形成する工程を含む、シリコン基板を調製する工程と、ｂ）活性領域にソース領域およびドレイン領域を形成するために、イオンを注入する工程と、ｃ）下部電極を形成する工程と、ｄ）活性領域上に強誘電体膜を堆積する工程と、ｅ）上部電極を堆積する工程と、ｆ）活性領域上に絶縁酸化膜を堆積する工程と、ｇ）ソース電極、ゲート電極、およびドレイン電極を形成するために、工程ａ）〜ｆ）により得られた構造をメタライゼーションする工程とを包含する。上記方法によれば、上記工程ｃ）、ｅ）およびｇ）の各工程の後にエッチングが必要とされる。従って、上記工程ｄ）で堆積された強誘電体膜が唯一受けるエッチングは、工程ｇ）の後のエッチングのみであり、従来の下部電極／強誘電体／上部電極の自己整合スタックを形成するすための強誘電体をエッチングする工程を必要としない。従って、従来と比較してエッチングによる強誘電体膜に及ぼすダメージは低減される。
【図面の簡単な説明】
【図１】図１は、本発明の方法によるＭＦＭＯＳ  ＦＥ不揮発性メモリトランジスタの製造工程を示す。
【図２】図２は、本発明の方法によるＭＦＭＯＳ  ＦＥ不揮発性メモリトランジスタの製造工程を示す。
【図３】図３は、本発明の方法によるＭＦＭＯＳ  ＦＥ不揮発性メモリトランジスタの製造工程を示す。
【図４】図４は、本発明の方法によるＭＦＭＯＳ  ＦＥ不揮発性メモリトランジスタの製造工程を示す。
【図５】図５は、本発明の方法により作製されたＭＦＭＯＳ  ＦＥ不揮発性メモリトランジスタを示す。
【図６】図６は、本発明の方法により作製されたＭＦＭＳ  ＦＥ不揮発性メモリトランジスタを示す。
【符号の説明】
１０  基板
１１  酸化物領域
１２  ｐ型ウェル
１４  ゲート酸化物
１６  下部電極
１８  ソース領域
２０  ドレイン領域
２２、３０  酸化膜
２４  ＦＥ膜
２６  上部電極
２８  バリア絶縁膜
３２  ソース電極
３４  ゲート電極
３６  ドレイン電極
３８  ＭＦＭＯＳメモリトランジスタ構造
４０  ＭＦＭＳ不揮発性トランジスタ
４２  表面チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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