(57)【特許請求の範囲】
【請求項１】
画素電極と、第１のゲート信号線と、前記第１のゲート信号線に隣接する第２のゲート信号線と、前記第１のゲート信号線及び前記第２のゲート信号線に交差するデータ信号線と、前記データ信号線に接続された第１の薄膜トランジスタと、前記画素電極に接続された第２の薄膜トランジスタと、補助容量とを有するアクティブマトリクス回路であって、
前記第１の薄膜トランジスタは前記第１のゲート信号線によって制御され、
前記第２の薄膜トランジスタは前記第２のゲート信号線によって制御され、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタを直列接続する半導体膜を有し、
前記半導体膜は前記第２のゲート信号線と重なり、
前記補助容量は前記半導体膜及び前記第２のゲート信号線の間に形成され、
前記半導体膜及び前記第２のゲート信号線の間にはゲート絶縁膜が設けられており、
前記第１のゲート信号線に選択パルスを印加することにより、前記第１の薄膜トランジスタに選択パルスを印加した後、前記第２のゲート信号線に選択パルスを印加することにより、前記第２の薄膜トランジスタに選択パルスを印加し、
前記第１のゲート信号線に印加される選択パルスと、前記第２のゲート信号線に印加される選択パルスとは時間的な重なりを有することを特徴とするアクティブマトリクス回路。
【請求項２】
請求項１において、
前記半導体膜はＮ型又はＰ型の半導体膜であることを特徴とするアクティブマトリクス回路。
【請求項３】
請求項１又は請求項２において、
前記ゲート絶縁膜は前記第１のゲート信号線及び前記第２のゲート信号線を覆って設けられていることを特徴とするアクティブマトリクス回路。
【請求項４】
請求項１乃至請求項３のいずれか一に記載のアクティブマトリクス回路を用いた液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス回路に関する。本発明のアクティブマトリクス回路は、液晶表示等に使用される。
【０００２】
【従来の技術】
図６（Ａ）にアクティブマトリクス表示装置の従来例の概略図を示す。図中の破線で囲まれた領域が表示領域であり、その中にスイッチング素子として単一のトランジスタ（Ｔｒ）がマトリクス状に配置されている。このマトリクス中の第ｎ行第ｍ列に注目すると、前記トランジスタのソースに接続している配線が画像（データ）信号線（Ｙm ）であり、前記トランジスタのゲート電極に接続している配線がゲート（選択）信号線（Ｘn ）である。
【０００３】
ここで、スイッチング素子について着目すると、前記トランジスタはデータのスイッチングを行い、液晶セル（ＬＣ）を駆動する。補助容量（Ｃ）は、液晶セルの容量を補強するためのコンデンサで画像データの保持用として用いられる。前記トランジスタは液晶に印加する電圧の画像データをスイッチングするのに用いられる。トランジスタをスイッチング素子として用いる際の最大の問題点は、ゲートに選択パルスを印加していない状態（非選択状態）における漏れ電流（リーク電流、もしくは、ＯＦＦ電流）であった。漏れ電流は大きければ、画素電極や補助容量に蓄積された電荷が容易に減少し、表示特性が悪化した。
【０００４】
【発明が解決しようとする課題】
本発明は、上記の問題を鑑みてなされたものであり、複数のトランジスタを直列に接続したスイッチング素子において、その一端をデータ信号線に、他端を画素電極に接続し、かつ、各トランジスタの制御を互いに独立したゲート信号線によっておこなう。トランジスタを直列に接続することにより、漏れ電流が減少する。
【０００５】
【課題を解決するための手段】
本発明の第１は、互いに隣接し、かつ、同じデータ信号線に接続された第１および第２のスイッチング素子があり、かつ、第１乃至第３の３つの連続したゲート信号線がある場合において、第１のスイッチング素子は、第１および第２の選択信号線によって制御され、かつ、第２のスイッチング素子は、第２および第３の選択信号線によって制御されることを特徴とする。
【０００６】
本発明の第２は、互いに隣接し、かつ、同じデータ信号線に接続された第１および第２のスイッチング素子があり、かつ、第１乃至第４の４つの連続したゲート信号線がある場合において、第１のスイッチング素子は、第１および第２の選択信号線によって制御され、第２のスイッチング素子は、第３および第４の選択信号線によって制御され、前記第２の選択信号線と第３の選択信号線には、同じ信号が印加されることを特徴とする。
【０００７】
【発明の実施の形態】
図１（Ａ）には本発明の第１の概念を示す回路図を、また、図１（Ｂ）には本発明の第２の概念を示す回路図を、それぞれ示す。図において点線で囲まれた領域は単位画素を示す。すなわち、図１（Ａ）、（Ｂ）のいずれにおいても、スイッチング素子は２つのトランジスタ（Ｔｒ１とＴｒ２）によって構成される。そして、Ｔｒ１とＴｒ２は、それぞれ異なるゲート信号線によって制御される。図１（Ｂ）においては、各行あたり２本のゲート信号線（Ｘn とＺn ）が設けられる。しかしながら、図に示されるように、Ｚn と１行下のゲート信号線Ｘn+1 はマトリクスの外側で接続されており、すなわち、同じ信号が印加される。
【０００８】
本発明の第１および第２において、図６に示すような補助容量（Ｃ）を設けることも可能である。しかしながら、従来の場合には、図７に示すように、隣接するゲート信号線（Ｘn+1 ）との間に容量を形成することも可能であったが、本発明においては好ましくない。なぜならば、本発明において画素電極に隣接するゲート信号線は、当該画素を駆動するゲート信号線であるので、選択パルスのＯＮ／ＯＦＦに応じて、画素電極の電位の変動（スルー電圧降下という）があるからである。
【０００９】
このため、本発明では、補助容量は他の配線との間で形成することが好ましい。例えば、導電性材料で遮光層を形成し、これを一定の電位に保持し、これと画素電極の重なりを設けて容量とするとよい。また、図１（Ｃ）に示すように、Ｔｒ１とＴｒ２の間の部分（中間の部分）と、Ｔｒ２を制御するゲート信号線との間で重なりを設け、容量としてもよい。ただし、Ｔｒ１を制御するゲート信号線との間で容量を設けることは好ましくない。その理由は後述する。図１（Ｃ）は図１（Ａ）の回路に適用した場合であるが、図１（Ｂ）の回路にも同様に適用できる。
【００１０】
以上の議論から誘導されるが、本発明の第１においては、第１の信号線に印加されるパルスは第２の信号線に印加されるパルスと時間的な重なりを有し、同様に第２の信号線に印加されるパルスは第３の信号線に印加されるパルスと時間的な重なりを有する。第１の信号線に印加されるパルスは第２の信号線に印加されるパルスと時間的な重なりがなければ、Ｔｒ１とＴｒ２を同時にＯＮとすることができず、したがって、画素電極に充電することができない。
【００１１】
同様に本発明の第２においても、第１の信号線に印加されるパルスは第２の信号線に印加されるパルスと時間的な重なりを有し、第３の信号線に印加されるパルス（第２の信号線に印加されるものと同じである）は第４の信号線に印加されるパルスと時間的な重なりを有する。
【００１２】
この様子を図２に示す。図２において、Ｖn は図１（Ａ）のゲート信号線Ｘn の電圧状態を示し、Ｄm がデータ信号線Ｙm の電圧状態を示す。図からわかるように、Ｖn とＶn+1 、Ｖn+1 とＶn+2 のパルスは互いに重なる。そして、重なったときのＤm （例えば、画素Ｚn,m にはＤ（Ｚn,m ）が、画素Ｚn+1,m にはＤ（Ｚn+1,m ）が該当する画素電極に書き込まれる。Ｖn+2 とＤm には、比較のため、Ｖn を点線で併記した。
【００１３】
図２（Ａ）は選択パルスが上から順々に印加される場合を、また、図２（Ｂ）は選択パルスが下から順々に印加される場合を、それぞれ示す。図２（Ｂ）の場合には、データ信号Ｄm は、図２（Ｃ）のようにしてもよい。以上の記述で、上から順に、とか、下から順に、というような表現をしたが、これをより一般的に表現すると、前者は、「データ信号線に接続するトランジスタ（Ｔｒ１）に先に選択パルスを印加する（すなわち、Ｔｒ１が先にＯＮとなり、ＯＦＦとなる）」方式であり、後者は、「画素電極に接続するトランジスタ（ＴＲ２）に先に選択パルスを印加する（すなわち、Ｔｒ２が先にＯＮとなり、ＯＦＦとなる）」方式となる。
【００１４】
図１（Ｃ）に示すように、特定のゲート信号線との間に容量を形成する場合においては、下から順に選択パルスを印加する場合（より一般的な表現は上記を参照のこと）は容量が補助容量として機能しないので注意が必要である。
【００１５】
例えば、図２（Ｂ）の場合を考察する。画素Ｚn,m に着目すると、Ｔｒ１とＴｒ２が同時にＯＮとなっている状態においては、もちろん、当該画素に書き込まれるべきデータＤ（Ｚn,m ）である。その後、Ｔｒ２はＯＦＦとなり、Ｔｒ１のみがＯＮ状態を保つが、その際には、データは次のものに変わる。もちろん、Ｔｒ２はＯＦＦであるので、画素容量ＬＣの電位は変動しない。しかしながら、補助容量Ｃには、次のデータが書き込まれることとなる。したがって、容量Ｃは、画素容量ＬＣの補助容量とはならない。図２（Ｃ）の場合も同様である。
【００１６】
本発明において、Ｔｒ１がＯＮ状態である期間の全てにわたって、当該画素のデータを送りつづけることは不可能である。なぜならば、Ｔｒ１は、その上の画素の信号の制御にも関わっているからである。
【００１７】
以上の議論から、先にＴｒ１を制御するゲート信号線（Ｘn ）との間に容量を形成することが好ましくない理由が説明できる。このような回路配置においては、容量Ｃとゲート信号線の結合による画素電極の電位の変動を避けるために、先にＴｒ２をＯＦＦとすること（すなわち、下から順に選択パルスを印加する方式）が必要である。しかし、その場合、Ｔｒ２がＯＦＦとなった後もＴｒ１はＯＮであり、容量Ｃには当該画素のものではない信号が書き込まれている。したがって、容量Ｃは補助容量として不適当である。また、Ｔｒ１がＯＦＦとなるとき、容量Ｃの電位はゲート信号線の電位と同じだけ大きく降下し、この意味でもこのような容量は好ましくない。
【００１８】
上から順に選択パルスを印加する場合においては、先にＴｒ１がＯＦＦとなり、その際の容量Ｃの電位は画素容量ＬＣの電位と同じであり、その後、Ｔｒ２がＯＦＦとなっても、既にデータ信号線との電流のやりとりはないので、何ら問題は生じない。
【００１９】
【実施例】
〔実施例１〕  図３乃至図５を用いて本実施例を説明する。図３には、本実施例のアクティブマトリクス回路を作製工程順に上面から見た様子を示す。図４は本実施例の回路を構成する素子・配線等の作製工程の断面を概念的に示す。図５は本実施例のアクティブマトリクス回路の回路図を示す。図４の断面図は、図３の特定の箇所の断面と対応することはなく、あくまでも本実施例で用いられる素子・配線の作製工程を示すだけの概念的な図面である。
【００２０】
絶縁表面を有する基板１０上に島状の結晶性半導体被膜１１を公知の方法によって形成する。さらに、それを覆って、ゲート絶縁膜１２を形成する。そして、ゲート信号線１３を形成する。（図３（Ａ）および図４（Ａ））
そして、ゲート信号線１３をマスクとして、自己整合的に半導体被膜１１にＮ型もしくはＰ型の不純物を導入し、ソース１４、ドレイン１５を形成する。さらに、ゲート信号線１３を覆って、第１の層間絶縁物１６を堆積する。（図４（Ｂ））
【００２１】
次に、ソース１４に通じるコンタクトホールを形成し、データ信号線１７を形成する。さらに、データ信号線を覆って第２の層間絶縁物１８を堆積する。（図３（Ｂ）および図４（Ｃ））
次に、遮光すべき領域に金属性の遮光層１９を形成する。（図３（Ｄ））
さらに、遮光層１９を覆って、第３の層間絶縁物２０を堆積する。そして、第１乃至第３の層間絶縁物１６、１８、２０をエッチングして、ドレイン１５に達するコンタクトホールを形成する。
【００２２】
さらに、透明導電性被膜により、画素電極２１を形成する。この際、画素電極２１は遮光層１９と重なるように形成し、遮光層１９と画素電極２１によって容量２２が形成されるようにする。（図４（Ｄ））
かくして、図５に示すような回路を得ることができる。本実施例では、画素容量の補助容量として、遮光層１９（使用時においては一定の電位に保たれる）と画素電極２１によって得られる容量２２を用いる。（図５）
【００２３】
本実施例では、図３からもわかるように、半導体被膜１１の長さはゲート信号線の間隔によってほぼ決定される。ゲート信号線の間隔が大きいと、半導体被膜１１が必然的に長くなり、回路の抵抗が増大する。したがって、ゲート信号線の間隔の狭い回路、すなわち、画素の形状がゲート信号線に沿った方向に長いものに適する。逆に、画素の形状がデータ信号線に沿った方向に長いものでは、ゲート信号線の間隔が大きいので、本実施例は適切でない。
【００２４】
一般に画素の形状は画面全体の形状によって決定される。本実施例において効果を有するものは、ＥＤＴＶ、ＨＤＴＶ等の画面のアスペクト比（横と縦の比、すなわち、ゲート信号線の方向の辺の長さ：データ信号線の方向の辺の長さ）をａ：ｂとしたときに、ａ＞ｂとなるものである。具体的には、アスペクト比が３：２以上、例えば１６：９のもので、単色のもの（例えば、投影（プロジェクション）型の表示装置に用いられるパネル）に適している。
【００２５】
〔実施例２〕  図８（Ａ）に示す回路図を用いて本実施例を説明する。本実施例は製造工程は実施例１に示されたものと実質的に同じであり、符号も同じである。しかしながら、回路配置において、図８（Ａ）に示すように、第１のトランジスタと第２のトランジスタの間に容量２２を形成したことを特徴とする。しかも、図１（Ｃ）に示されるようなゲート信号線との間に容量を形成するのではなく、実施例１と同様にブラックマトリクス用の導電性被膜１９との間に容量を形成する。このように設けた容量においても図１（Ｃ）の補助容量Ｃと同様に使用できる。（図８（Ａ））
【００２６】
上記のような回路の実際の配線等の配置例を図１４に示す。図１４における符号も実施例１のものと同じである。図に示すように，半導体被膜１１を幅広く形成し、これと、その上に形成される導電性被膜（図示せず）との間に、層間絶縁物を誘電体とした容量が形成される。（図１４）
【００２７】
〔実施例３〕  図９に示す回路図を用いて本実施例を説明する。本実施例では、第１のトランジスタ（データ信号線に接続するトランジスタ）を制御するゲート信号線と第２のトランジスタ（画素電極に接続するトランジスタ）を制御するゲート信号線を分離したものであり、すなわち、図９（Ａ）においては、Ｘ2n、Ｘ2n+2、Ｘ2n+4、....が前者であり、Ｘ2n+1、Ｘ2n+3、....が後者である。同様に、図９（Ｂ）においては、Ｘ2n+1、Ｘ2n+3、....が前者であり、Ｘ2n、Ｘ2n+2、Ｘ2n+4、....が後者である。例えば、図１に示される回路においては、全てのゲート信号線が第１のトランジスタも第２のトランジスタも制御する。
【００２８】
このような回路においては、ゲート信号線に印加される信号も図２に示されるものとは異なり、図９（Ｂ）の回路図の右に示すように、第１のトランジスタを制御するゲート信号線に印加されるパルス波形は第２のトランジスタを制御するゲート信号線に印加されるものと異なる。図９（Ｂ）に示される駆動信号を用いると、各画素において、先に第２のトランジスタをＯＦＦとした後に、第１のトランジスタをＯＦＦとできる。この逆の動作（第１のトランジスタをＯＦＦとした後に、第２のトランジスタをＯＦＦとする）では、ＯＮ状態の第２のトランジスタに蓄積されていた電荷の一部が画素電極に移動し、画素電極の電位変動の原因となる。
【００２９】
〔実施例４〕  図１０（Ａ）を用いて本実施例を説明する。本実施例は、図１（Ｂ）の回路図を有するアクティブマトリクス回路の実際の配置を示したものである。本実施例の回路の製造方法は実施例１と同様であり、図１０（Ａ）の符号も実施例１のものと同じである。図１０（Ａ）は単位画素の配線の配置を示し、図３（Ｂ）に相当する工程での様子を示す。本実施例では、実施例１とは異なり、ゲート信号線は１行あたり２本必要であり、開口率が低下する。。しかしながら、ゲート信号線の間隔によって半導体被膜１１の長さが制限されることはないので、実施例１では不適切とされたアスペクト比をａ：ｂとしたときに、ａ＜ｂとなるものであっても何ら問題はない。
【００３０】
本実施例の回路（すなわち、図１（Ｂ）で示される回路）と実施例１の回路（すなわち、図１（Ａ）で示される回路）との相違点を図１５を用いて説明する。図１５には、簡単にするためゲート信号線とデータ信号線のみを示し、半導体被膜等は示さない。
【００３１】
まず、図１５（Ａ）、（Ｂ）のように、画素が横長（アスペクト比３：１）ものについて考察する。本実施例を採用した場合（図１５（Ａ））は単位画素（図中に点線の四角で表示）に占める配線（ゲート信号線とデータ信号線）の割合が、実施例１の場合（図１５（Ｂ））に比較して大きくなる。このため、横長の画素に本実施例を適用することは好ましくない。（図１５（Ａ）、同図（Ｂ））
【００３２】
次に、画素が縦長（アスペクト比１：３）ものについて考察する。本実施例を採用した場合（図１５（Ｃ））でも単位画素（図中に点線の四角で表示）に占める配線（ゲート信号線とデータ信号線）の割合は、実施例１の場合（図１５（Ｄ））と大きくは変わらない。逆に、実施例１のものでは、図には示されていないが、半導体被膜が長くなるため、その抵抗が問題となる。加えて、半導体被膜の単位画素に占める割合も大きい。このため、横長の画素に本実施例を適用することは好ましくない。（図１５（Ｃ）、同図（Ｄ））
【００３３】
上記のような縦長の画素は通常のアスペクト比４：３の表示パネルにおいても単位絵素あたりに３原色に対応する３つの画素を有するカラーパネルにおいて用いられる。すなわち、このようなパネルにおいては、単位絵素はほぼ正方形であるが、単位絵素は、行方向に３分割されるので、単位画素はアスペクト比１：３の縦長のものとなる。
【００３４】
〔実施例５〕  図１０（Ｂ）および同図（Ｃ）を用いて本実施例を説明する。本実施例は、図１（Ａ）の回路図を有するアクティブマトリクス回路をさらに発展させたものである。本実施例の回路の製造方法は実施例１と同様であり、図１０（Ｂ）の符号も実施例１のものと同じである。図１０（Ｂ）は単位画素の配線の配置を示し、図３（Ｂ）に相当する工程での様子を示す。また、図１０（Ｃ）には、単位画素の回路図を示す。なお、補助容量は、実施例１と同様に導電性ブラックマトリクス被膜と画素電極の一部を用いて構成する。
【００３５】
本実施例では、第２のスイッチング素子に関して、ゲート信号線Ｘn+1 が半導体被膜を少なくとも２回以上横断するように形成した、いわゆるマルチゲート型のトランジスタとすることにより、より一層のリーク電流低減を図ることができる。図１０（Ｂ）は図１（Ａ）に示される回路においてマルチゲート型トランジスタを適用したものであるが、図１（Ｂ）（もしくは図１０（Ａ））に示される回路（回路配置）においても同様に適用できることは明らかである。
【００３６】
〔実施例６〕  図１１、図１２に本実施例を示す。本実施例のアクティブマトリクス回路は、図１（Ｃ）に示される回路図の実際の配置を示したものである。図１１には、本実施例のアクティブマトリクス回路を作製工程順に上面から見た様子を示す。図１２は本実施例の回路を構成する素子・配線等の作製工程の断面を概念的に示す。図１２の断面図は、図１１の特定の箇所の断面と対応することはなく、あくまでも本実施例で用いられる素子・配線の作製工程を示すだけの概念的な図面である。
【００３７】
絶縁表面を有する基板１０上にゲート信号線１３とそれを覆ってゲート絶縁膜１２を形成する。さらに、島状の非晶質半導体被膜１１を公知の方法によって形成する。（図１１（Ａ）および図１２（Ａ））
そして、公知の半導体被膜形成方法によりＮ型もしくはＰ型の半導体被膜１４（ソース）と１５（ドレイン）を形成する。ここで、スイッチング素子を形成する部分（図１２の左側）においては、半導体被膜１４、１５はゲート信号線によって分断されるように形成する。逆に補助容量２２を形成する部分（図１２の右側）においては、ゲート信号線を横切るように形成する。（図１１（Ｂ）および図１２（Ｂ））
【００３８】
次に、公知の金属配線形成技術によって、データ信号線１７を形成する。かくして、回路の主要部は形成される。その後、画素電極や保護膜を形成して完成する。（図１１（Ｃ）および図１２（Ｃ））
本実施例では、補助容量２２がゲート信号線１３と半導体被膜１５によって構成されるので、実施例１のような複数の層間絶縁物を形成する必要がないという特徴を有する。
【００３９】
〔実施例７〕  図８（Ｂ）、図１３に本実施例を示す。本実施例のアクティブマトリクス回路の製造工程は実施例６と実質的に同じであり、符号も同じである。本実施例は、その回路図を図８（Ｂ）に示すように、図１（Ｂ）の回路において、図１（Ｃ）に示されたゲート信号線との間の補助容量を設ける例に関するものである。実際の配置は図１３に示される。すなわち、半導体被膜１１の一部がゲート信号線１３（Ｚn ）と重なることにより、補助容量２２となる。
【００４０】
【発明の効果】
以上に示したように、複数の薄膜トランジスタおよび適当な容量を接続することにより、液晶セルの電圧降下を抑制することができる。本発明は、より高度な画像表示が要求される用途において効果的である。すなわち、２５６階調以上の極めて微妙な濃淡を表現する場合には液晶セルの放電は１フレームの間に１％以下に抑えられることが必要である。従来の方式（図６）はこの目的には適したものではなかった。
【００４１】
また、本発明は特に行数の多いマトリクスの表示等の目的に適した結晶性シリコン半導体の薄膜トランジスタを用いたアクティブマトリクス表示装置にも適している。一般に、行数の多いマトリクスでは、１行あたりの選択時間が短いのでアモルファスシリコン半導体の薄膜トランジスタは用いるのに適当でない。しかしながら、結晶性シリコン半導体を用いた薄膜トランジスタはＯＦＦ電流が多いことが問題となっている。このため、ＯＦＦ電流を低減できる本発明はこの分野でも大きな貢献が可能である。
【００４２】
実施例においては、作製工程の詳細については述べなかったが、本発明は回路の配置、設計に関するものであるので、公知の様々な素子・配線形成方法を本発明に適用するに際しては、何ら矛盾することがないことは明らかである。例えば、いわゆる低濃度ドレイン（ＬＤＤ）を有するトランジスタ素子でも、オフセットゲート構造を有するトランジスタ（例えば、特開平５−１１４７２４、同５−２６７６６７）でも、本発明を実施するに際しては何ら支障はない。
【図面の簡単な説明】
【図１】  本発明によるアクティブマトリクス回路図を示す。
【図２】  本発明によるアクティブマトリクス回路の駆動例を示す。
【図３】  実施例のアクティブマトリクス回路素子の製造工程を示す。
【図４】  実施例の回路素子の製造工程の概念を示す。（断面図）
【図５】  実施例のアクティブマトリクス回路の回路図を示す。
【図６】  従来のアクティブマトリクス回路の回路図を示す。
【図７】  従来のアクティブマトリクス回路の回路図を示す。
【図８】  実施例のアクティブマトリクス回路の回路図を示す。
【図９】  実施例のアクティブマトリクス回路の回路図を示す。
【図１０】実施例のアクティブマトリクス回路の配置および回路図を示す。
【図１１】実施例のアクティブマトリクス回路素子の製造工程を示す。
【図１２】実施例の回路素子の製造工程の概念を示す。（断面図）
【図１３】実施例のアクティブマトリクス回路の配置を示す。
【図１４】実施例のアクティブマトリクス回路の配置を示す。
【図１５】実施例のアクティブマトリクス回路の配置を示す。
【符号の説明】
１０・・・・基板
１１・・・・半導体被膜
１２・・・・ゲート絶縁膜
１３・・・・ゲート信号線
１４・・・・ソース
１５・・・・ドレイン
１６・・・・第１層間絶縁物
１７・・・・データ信号線
１８・・・・第２層間絶縁物
１９・・・・遮光層
２０・・・・第３層間絶縁物
２１・・・・画素電極
２２・・・・補助容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003926960.tif 000011
【図１１】
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【図１２】
0003926960.tif 000013
【図１３】
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【図１４】
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【図１５】
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