(57)【特許請求の範囲】
【請求項１】
導電領域が形成された半導体基板上に第１絶縁膜、第１エッチング阻止膜、第２絶縁膜及び第２エッチング阻止膜を順次形成する段階と、
前記第１絶縁膜の一部の表面を露出させるストレッジノードホールが形成されるように前記第２エッチング阻止膜、第２絶縁膜及び第１エッチング阻止膜の一部をエッチングして第２エッチング阻止膜パターン、第２絶縁膜パターン及び第１エッチング阻止膜パターンを形成する段階と、
前記ストレッジノードホールの内壁上に前記第１絶縁膜の一部表面を露出させるスペーサを形成する段階と、
前記導電領域を露出させるノードコンタクトホールが形成されるように前記第２エッチング阻止膜パターン及びスペーサをマスクとして露出された前記第１絶縁膜をエッチングして第１絶縁膜パターンを形成する段階と、
前記第２エッチング阻止膜パターン及びスペーサを除去する段階と、
前記ノードコンタクトホールが形成された結果物全体の表面に前記ストレッジノードホール及びノードコンタクトホールが完全に埋め込まれない厚さを持つ導電層を形成する段階と、
前記導電層の上部及び第２絶縁膜パターンを除去して、前記第１エッチング阻止膜パターン、第１絶縁膜パターン及び導電領域に接する下部電極を形成する段階と、
前記下部電極と前記第１エッチング阻止膜パターンとを覆い、前記ストレッジノードホール及びノードコンタクトホールが完全に埋め込まれない厚さを持つ誘電膜を形成する段階と、
前記誘電膜を覆い、前記ストレッジノードホール及びノードコンタクトホールを埋め込む上部電極を形成する段階と、を含むことを特徴とする半導体素子のシリンダ型キャパシタの製造方法。
【請求項２】
前記導電領域は、前記半導体基板の表面に存在する活性領域または前記半導体基板の上部に存在するコンタクトパッドであることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項３】
前記半導体基板上に形成された隣接する２つのゲート電極により自己整列されるコンタクトパッドを形成する段階を含み、
前記導電領域は前記コンタクトパッドであることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項４】
前記コンタクトパッドを形成する段階は、
前記２つのゲート電極間の空間を完全にふさぐ層間絶縁膜を形成する段階と、
前記層間絶縁膜をパターニングして隣接する２つの前記ゲート電極間で前記半導体基板の表面を露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内に導電物質を満たす段階とを含むことを特徴とする請求項３に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項５】
前記ゲート電極は、ポリシリコン層上にシリサイド層が形成されたポリサイド構造に形成されることを特徴とする請求項４に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項６】
前記層間絶縁膜はＢＰＳＧ膜、ＳＯＧ膜、ＵＳＧ膜、ＨＤＰ-ＣＶＤ法を用いて形成したシリコン酸化膜及びＰＥ-ＣＶＤ法を用いて形成したシリコン酸化膜及びＴＥＯＳ膜よりなる群から選ばれたいずれか一種であることを特徴とする請求項４に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項７】
前記第１絶縁膜は、シリコン酸化膜であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項８】
前記第１絶縁膜は、ＨＤＰ-ＣＶＤ法により形成することを特徴とする請求項７に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項９】
前記第２絶縁膜は、ＴＥＯＳ膜であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１０】
前記第２絶縁膜は、ＰＥ-ＣＶＤ法により形成することを特徴とする請求項９に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１１】
前記第１エッチング阻止膜及び第２エッチング阻止膜は各々、シリコン窒化膜であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１２】
前記第１エッチング阻止膜及び第２エッチング阻止膜は、ＬＰ-ＣＶＤ法により形成することを特徴とする請求項１１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１３】
前記第１絶縁膜の厚さは、８，０００Å以上かつ１２，０００Å以下であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１４】
前記第２絶縁膜の厚さは、５，０００Å以上かつ２０，０００Å以下であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１５】
前記第１エッチング阻止膜及び第２エッチング阻止膜の厚さは各々、３００Å以上かつ５００Å以下であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１６】
前記第２エッチング阻止膜上にシリコン酸化膜を形成する段階と、
前記ストレッジノードホールを形成するために、前記シリコン酸化膜の一部をエッチングしてシリコン酸化膜パターンを形成する段階と、
前記ノードコンタクトホールを形成する間に前記シリコン酸化膜パターンを除去する段階とを具備することを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１７】
前記シリコン酸化膜は、ＰＥ-ＣＶＤ法を用いて形成したシリコン酸化膜または高温酸化膜であることを特徴とする請求項１６に記載の半導体素子のシリンダ型キャパシタ形成方法。
【請求項１８】
前記スペーサを形成する段階は、
前記ストレッジノードホールが完全に埋め立てられない程度の厚さを有する第３絶縁膜を形成する段階と、
前記第３絶縁膜をエッチバックする段階とを含むことを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項１９】
前記第３絶縁膜は、シリコン窒化膜またはシリコン酸化窒化膜であることを特徴とする請求項１８に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２０】
前記第３絶縁膜は、ＰＥ-ＣＶＤ法により形成することを特徴とする請求項１９に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２１】
前記第２エッチング阻止膜パターン及びスペーサを除去する段階では、前記第２エッチング阻止膜パターンを除去した後に前記スペーサを除去することを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２２】
前記第２エッチング阻止膜パターン及びスペーサを除去する段階では、前記第２エッチング阻止膜パターン及び前記スペーサを同時に除去することを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２３】
前記第２エッチング阻止膜パターン及びスペーサの除去は、過酸化水素、水及びフッ酸の混合液を用いた湿式エッチング法により行われることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２４】
前記導電層は、ポリシリコン膜を用いて形成することを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２５】
前記下部電極を形成する段階は、
前記導電層上に前記ストレッジノードホール及びノードコンタクトホールを完全にふさぐ酸化膜を形成する段階と、
前記第２絶縁膜パターンが露出されるように前記酸化膜の一部及び導電層の上部を除去する段階と、
前記ストレッジノードホール及びノードコンタクトホールをふさぐ前記酸化膜と、前記第２絶縁膜パターンを湿式エッチング法により除去する段階とを含むことを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２６】
前記酸化膜は、ＵＳＧ膜、ＢＰＳＧ膜、シリコン酸化膜及びＵＳＧ膜からなる２重膜、及びシリコン酸化膜及びＢＰＳＧ膜からなる２重膜からなる群から選ばれたいずれか一種であることを特徴とする請求項２５に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２７】
前記下部電極を形成する段階は、前記ストレッジノードの表面にＨＳＧを形成する段階を含むことを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２８】
前記誘電膜はＡｌ２Ｏ３膜、Ｔａ２Ｏ５膜、ＳｒＴｉＯ３（ＳＴＯ）膜、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）膜、ＰｂＴｉＯ３膜、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）膜、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜及びＢａＴｉＯ３（ＢＴＯ）膜からなる群から選ばれるいずれか１種であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項２９】
前記誘電膜はシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜からなる３重膜、またはシリコン窒化膜及びシリコン酸化膜からなる２重膜であることを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【請求項３０】
前記上部電極は、ポリシリコン膜を用いて形成することを特徴とする請求項１に記載の半導体素子のシリンダ型キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子のキャパシタの製造方法に係り、特に、半導体素子のシリンダ型キャパシタの製造方法に関する。
【０００２】
【従来の技術】
半導体素子のうち特にＤＲＡＭなどのメモリセルの特性はセルキャパシタの静電容量と直接的な関係がある。例えば、セルキャパシタの静電容量が増えるほど、メモリセルの低電圧特性及びソフトエラー特性などが向上する。
最近、半導体素子の高集積化に伴い、キャパシタが形成される単位セルの面積は狭まりつつある。これにより、限られた面積内においてキャパシタの静電容量を増やすための方法が要求されている。
【０００３】
誘電膜の薄膜化方法、高い誘電率を有する物質を誘電膜として用いる方法、電極をシリンダ型、フィン型などに立体化したり、あるいは電極の表面にＨＳＧを成長させて電極の有効面積を広げる方法などが提案されている。
以下では、図１ないし図５を参照し、従来の半導体素子のシリンダ型キャパシタの製造方法について説明する。図中、同一の参照符号は同一の層及び要素を表わす。
【０００４】
図１を参照すれば、導電領域１１０が形成された半導体基板１００上に第１絶縁膜１２０を形成する。導電領域１１０に対応する位置に第１開口部Ａを有する第１フォトレジストパターン１２２を第１絶縁膜１２０上に形成する。
図２を参照すれば、第１フォトレジストパターン１２２をマスクとして第１絶縁膜１２０の露出部分をエッチングすることにより、導電領域１１０を露出させるコンタクトホール１２５を有する第１絶縁膜パターン１２０ａを形成する。第１フォトレジストパターン１２２を除去した後に、コンタクトホール１２５を埋める第１導電層１３０を形成する。
【０００５】
図３を参照すれば、第１絶縁膜パターン１２０ａの上部表面が露出されるまで図２に示した結果物の上部表面を平坦化させてコンタクトプラグ１３０ａを形成する。第１絶縁膜パターン１２０ａ及びコンタクトプラグ１３０ａの上部表面にエッチング阻止膜１４０及び第２絶縁膜１５０を順次形成する。コンタクトプラグ１３０ａに対応する位置に第２開口部Ｂを有する第２フォトレジストパターン１５２を第２絶縁膜１５０上に形成する。
【０００６】
図４を参照すれば、第２フォトレジストパターン１５２をマスクとして第２絶縁膜１５０及びエッチング阻止膜１４０をエッチングすることにより、コンタクトプラグ１３０ａの上部表面を露出させるストレッジノードホール１５５を有する第２絶縁膜パターン１５０ａ及びエッチング阻止膜パターン１４０ａを形成する。第２フォトレジストパターン１５２を除去した後に、ストレッジノードホール１５５が完全に占領されない程度の厚さを有する第２導電層１６０を形成する。
図５を参照すれば、第２導電層１６０の上部及び第２絶縁膜パターン１５０ａを除去し、分離されたストレッジノード１６０ａを形成する。ストレッジノード１６０ａ上に誘電膜１８０及び上部電極１９０を形成する。
【０００７】
前述したように、従来の方法によれば、コンタクトプラグ及びストレッジノードを形成するためには、図１及び図３を参照して説明したように、２回のフォトリソグラフィ工程が必要である。そして、図２及び図４を参照して説明したように、２回の導電層形成工程が必要である。しかし、フォトリソグラフィ工程は、限界解像力に優れた露光設備を用いなければならないだけではなく、生産コストが極めて高い。しかも、導電層の形成工程は大体ポリシリコン膜を拡散により形成するため、長時間かかるという問題もある。
したがって、前述した従来の半導体素子のシリンダ型キャパシタの製造方法は工数が多く、しかも生産コストが高いという問題がある。
【０００８】
【発明が解決しようとする課題】
本発明は、工程を単純化させることにより生産コストを低くすることのできる半導体素子のシリンダ型キャパシタを製造する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、導電領域が形成された半導体基板上に第１絶縁膜、第１エッチング阻止膜、第２絶縁膜及び第２エッチング阻止膜を順次形成する。次に、第１絶縁膜の一部の表面を露出させるストレッジノードホールが形成されるように第２エッチング阻止膜、第２絶縁膜及び第１エッチング阻止膜の一部をエッチングして第２エッチング阻止膜パターン、第２絶縁膜パターン及び第１エッチング阻止膜パターンを形成する。次に、ストレッジノードホールの内壁上に第１絶縁膜の一部表面を露出させるスペーサを形成する。次に、前記導電領域を露出させるノードコンタクトホールが形成されるように第２エッチング阻止膜パターン及びスペーサをマスクとして露出された第１絶縁膜をエッチングして第１絶縁膜パターンを形成する。次に、第２エッチング阻止膜パターン及びスペーサを除去する。次に、ノードコンタクトホールが形成された結果物全体の表面にストレッジノードホール及びノードコンタクトホールが完全に埋め込まれない厚さを持つ導電層を形成する段階と、導電層の上部及び第２絶縁膜パターンを除去して第１エッチング阻止膜パターン、第１絶縁膜パターン及び導電領域に接する下部電極を形成する段階と、下部電極と第１エッチング阻止膜パターンとを覆いストレッジノードホール及びノードコンタクトホールが完全に埋め込まれない厚さを持つ誘電膜を形成する段階と、誘電膜を覆いストレッジノードホール及びノードコンタクトホールを埋め込む上部電極を形成する段階と、を含む。
【００１０】
本発明において、導電領域は、半導体基板の表面に存在する活性領域または半導体基板の上部に存在するコンタクトパッドである。
本発明は、半導体基板上に形成された隣接する２つのゲート電極により自己整列されるコンタクトパッドを形成する段階をさらに含み、導電領域はコンタクトパッドであることが好ましい。この時、コンタクトパッドを形成する段階は、２つのゲート電極間の空間を完全にふさぐ層間絶縁膜を形成する段階と、層間絶縁膜をパターニングして隣接する２つのゲート電極間で半導体基板の表面を露出させるコンタクトホールを形成する段階及びコンタクトホール内に導電物質を満たす段階を含み得る。ゲート電極は、ポリシリコン層上にシリサイド層が形成されたポリサイド構造に形成できる。層間絶縁膜は、ＢＰＳＧ膜、ＳＯＧ膜、ＵＳＧ膜、ＨＤＰ-ＣＶＤ法を用いて形成したシリコン酸化膜、及びＰＥ-ＣＶＤ法を用いて形成したＴＥＯＳ膜からなる群から選ばれるいずれか１種である。
【００１１】
本発明は、第２エッチング阻止膜上にシリコン酸化膜を形成し、ストレッジノードホールを形成するためにシリコン酸化膜の一部をエッチングしてシリコン酸化膜パターンを形成し、ノードコンタクトホールを形成する間にシリコン酸化膜パターンを除去する段階を含み得る。この時、シリコン酸化膜はＰＥ-ＣＶＤ法を用いて形成したシリコン酸化膜または高温酸化膜であることが好ましい。
本発明は、第１絶縁膜としてシリコン酸化膜をＨＤＰ-ＣＶＤ法により形成でき、第２絶縁膜としてＴＥＯＳ膜をＰＥ-ＣＶＤ法により形成でき、第１エッチング阻止膜及び第２エッチング阻止膜として各々シリコン窒化膜をＬＰ-ＣＶＤ法により形成できる。
【００１２】
本発明において、第１絶縁膜の厚さは８，０００Å〜１２，０００Åであり、第２絶縁膜の厚さは５，０００Å〜２０，０００Åであり、第１エッチング阻止膜及び第２エッチング阻止膜の厚さは各々３００Å〜５００Åであることが好ましい。
本発明の、スペーサを形成する段階は、ストレッジノードホールが完全にふさがらない程度の厚さを有する第３絶縁膜を形成する段階及び第３絶縁膜をエッチバックする段階を含み得る。この時、第３絶縁膜としてシリコン窒化膜またはシリコン酸化窒化膜をＰＥ-ＣＶＤ法により形成できる。
【００１３】
本発明の、第２エッチング阻止膜パターン及びスペーサを除去する段階は、第２エッチング阻止膜パターンを除去した後にスペーサを除去したり、あるいは第２エッチング阻止膜パターン及びスペーサを同時に除去したりして行われる。
本発明の、第２エッチング阻止膜パターン及びスペーサを除去する段階は、過酸化水素、水及びフッ酸の混合液を用いた湿式エッチング法により行われる。
【００１４】
本発明の、導電層は、ポリシリコン膜を用いて形成する。また、ストレッジノードを形成する段階は、導電層上にストレッジノードホール及びノードコンタクトホールを完全にふさぐ酸化膜を形成する段階、第２絶縁膜パターンが露出されるように酸化膜の一部及び導電層の上部を除去する段階及びストレッジノードホール及びノードコンタクトホールをふさぐ酸化膜と、第２絶縁膜パターンを湿式エッチング法により除去する段階とを含み得る。この時、酸化膜はＵＳＧ膜、ＢＰＳＧ膜、シリコン酸化膜及びＵＳＧ膜からなる複合酸化膜、及びシリコン酸化膜及びＢＰＳＧ膜からなる複合酸化膜からなる群から選ばれたいずれか１種であることが好ましい。
【００１５】
本発明の下部電極を形成する段階は、ストレッジノードの表面にＨＳＧを形成する段階をさらに含み得る。
本発明において、誘電膜は、Ａｌ２Ｏ３膜、Ｔａ２Ｏ５膜、ＳｒＴｉＯ３（ＳＴＯ）膜、（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）膜、ＰｂＴｉＯ３膜、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）膜、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）膜 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜及びＢａＴｉＯ３（ＢＴＯ）膜よりなる群から選ばれるいずれか１種であることが好ましい。あるいは、誘電膜は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜よりなる３重膜、またはシリコン窒化膜及びシリコン酸化膜よりなる２重膜であることが好ましい。
【００１６】
【発明の実施の形態】
以下、添付図面に基づき、本発明の望ましい実施形態を詳細に説明する。しかし、本発明の実施例は各種の形態に変形でき、本発明の範囲が後述する実施例に限定されることはない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。したがって、図中の要素の形状はより明確な説明のために誇張されている。図中、同一符号は同一要素を表わす。また、ある層が他の層または半導体基板の"上"にあると記載される場合、ある層は他の層または半導体基板に直接的に接触して存在でき、あるいはそれらの間に第３の層が介在する。
【００１７】
図６乃至図１４は、本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図である。
まず、図６を参照すれば、半導体基板２００上にゲート絶縁膜２０１を形成し、その上部にはキャッピング層２０３を、側壁にはゲート用スペーサ２０４が形成されたゲート電極２０５を形成する。ゲート電極２０５が形成された半導体基板２００に不純物をイオン注入し、半導体基板２００の表面に活性領域２１０及び２１０'を形成する。活性領域２１０及び２１０'が形成された結果物上に第１絶縁膜２２０、第１エッチング阻止膜２３０、第２絶縁膜２４０及び第２エッチング阻止膜２５０を順次形成する。
【００１８】
第１絶縁膜２２０及び第２絶縁膜２４０は同一の膜質であっても構わないが、第２絶縁膜２４０はストレッジノード分離時に容易に除去でき、第１絶縁膜２２０よりもエッチング選択比の大きい膜質から形成する。例えば、第１絶縁膜２２０としてシリコン酸化膜をＨＤＰ-ＣＶＤ法により形成し、第２絶縁膜２４０としてＴＥＯＳ膜をＰＥ-ＣＶＤ法により形成する。
第１絶縁膜２２０の厚さは形成しようとする素子の配置設計を考慮して決定するが、８，０００Å〜１２，０００Åにできる。第２絶縁膜２４０の厚さは、設計しようとするストレッジノードの高さを考慮してストレッジノードの高さと同一であるか、あるいはそれ以上の厚さに形成するが、５，０００Å〜２０，０００Åの厚さにできる。
【００１９】
望ましくは、第１エッチング阻止膜２３0及び第２エッチング阻止膜２５０として各々シリコン窒化膜をＬＰ-ＣＶＤ法により形成する。第１エッチング阻止膜２３０及び第２エッチング阻止膜２５０の厚さは、各々第２絶縁膜２４０及び第１絶縁膜２２０がエッチングされないように、エッチング阻止機能が行える程度であれば良い。例えば、第１エッチング阻止膜２３０及び第２エッチング阻止膜２５０の厚さは各々３００Å〜５００Åにできる。
【００２０】
図７を参照すれば、活性領域２１０及び２１０'のうちいずれか一つの活性領域２１０に対応する位置に幅Ｗ２１である開口部を有するフォトレジストパターン２５２を第２エッチング阻止膜２５０上に形成する。フォトレジストパターン２５２をマスクとして第２エッチング阻止膜２５０、第２絶縁膜２４０及び第１エッチング阻止膜２３０をエッチングすることにより、第１絶縁膜２２０の一部の表面を露出させるストレッジノードホール２５５が形成されるように第２エッチング阻止膜パターン２５０ａ、第２絶縁膜パターン２４０ａ及び第１エッチング阻止膜パターン２３０ａを形成する。
【００２１】
図８を参照すれば、フォトレジストパターン２５２を除去した後、ストレッジノードホール２５５が完全にふさがらない程度の厚さを有する第３絶縁膜２６０を形成する。この時、第３絶縁膜２６０としてシリコン窒化膜またはシリコン酸化窒化膜をＰＥ-ＣＶＤ法により形成する。第３絶縁膜２６０の厚さは、第１絶縁膜２２０内に形成されるノードコンタクトホールの幅を考慮して決定する。
図９を参照すれば、第３絶縁膜２６０をエッチバックしてストレッジノードホール２５５の内壁上にスペーサ２６０ａを形成する。この時、第１絶縁膜２２０の上部の表面が幅Ｗ２２（Ｗ２２<Ｗ２１）だけ露出される。
図１０を参照すれば、第２エッチング阻止膜パターン２５０ａ及びスペーサ２６０ａをマスクとして露出された第１絶縁膜２２０をエッチングすることにより、活性領域２１０の一部の表面が露出されるノードコンタクトホール２６５を有する第１絶縁膜パターン２２０ａを形成する。
【００２２】
図１１を参照すれば、第２エッチング阻止膜パターン２５０ａ及びスペーサ２６０ａを除去する。第２エッチング阻止膜パターン２５０ａは、図９及び図１０を参照して説明した工程中になくなる場合もある。図９及び図１０を参照して説明した工程後にも第２エッチング阻止膜パターン２５０ａが残っているならば、スペーサ２６０ａを除去する時に合わせて除去する。すなわち、第２エッチング阻止膜パターン２５０ａ及びスペーサ２６０ａを除去する段階は、第２エッチング阻止膜パターン２５０ａを除去した後にスペーサ２６０ａを除去する方式、または第２エッチング阻止膜パターン２５０ａ及びスペーサ２６０ａを同時に除去する方式により行われる。望ましくは、第１絶縁膜パターン２２０ａ、第２絶縁膜パターン２４０ａ及び半導体基板２００に比べてスペーサ２６０ａに対するエッチング選択比が高いエッチング液あるいはエッチングガスを用いる。例えば、過酸化水素、水及びフッ酸が含まれたエッチング液を用いて湿式エッチングできる。エッチング液あるいはエッチングガスのエッチング選択比が高くないため、第２絶縁膜パターン２４０ａがエッチングされる場合、ストレッジノードが低くなり、静電容量の低下が招かれる恐れがある。
【００２３】
図１２を参照すれば、図１１に示した結果物の全面にストレッジノードホール２５５及びノードコンタクトホール２６５が完全にふさがらない程度の厚さを有する導電層２７０を形成する。望ましくは、導電層２７０としてポリシリコン膜を拡散により形成する。導電層２７０上にストレッジノードホール２５５及びノードコンタクトホール２６５を完全にふさがない酸化膜２８０を形成する。この時、酸化膜２８０はＵＳＧ膜、ＢＰＳＧ膜、シリコン酸化膜及びＵＳＧ膜よりなる複合酸化膜、及びシリコン酸化膜及びＢＰＳＧ膜よりなる複合酸化膜よりなる群から選ばれるいずれか一種である。ＵＳＧ膜またはＢＰＳＧ膜を形成する前にエッチング耐性に優れたシリコン酸化膜を形成して、シリコン酸化膜及びＵＳＧ膜よりなる複合酸化膜またはシリコン酸化膜及びＢＰＳＧ膜よりなる複合酸化膜から酸化膜２８０を形成すれば、活性領域２１０をエッチングから保護できる。
【００２４】
図１３を参照すれば、図１２に示した結果物の上面をエッチバックまたは化学機械的研磨して第２絶縁膜パターン２４０ａが露出するように酸化膜２８０の一部及び導電層２７０の上部を除去する。ストレッジノードホール２５５及びノードコンタクトホール２６５をふさぐ酸化膜２８０、及び第２絶縁膜パターン２４０ａを湿式エッチング法により除去して分離されたストレッジノード２７０ａを形成する。ストレッジノード２７０ａはシリンダ型キャパシタの下部電極となる。
【００２５】
図１４を参照すれば、ストレッジノード２７０ａ上に誘電膜２８０及び上部電極２９０を形成する。誘電膜２８０は、例えば、Ａｌ２Ｏ３膜、Ｔａ２Ｏ５膜、ＳＴＯ膜、ＢＳＴ膜、ＰｂＴｉＯ３膜、ＰＺＴ膜、ＳＢＴ膜、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３膜及びＢＴＯ膜よりなる群から選ばれるいずれか１種から形成する。あるいは、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜よりなる３重膜、またはシリコン窒化膜及びシリコン酸化膜よりなる２重膜から形成しても良い。上部電極２９０としてポリシリコン膜を拡散により形成する。
前述したように、この実施例によれば、フォトリソグラフィ工程及び導電層形成工程を各々１回ずつ行うので、工程が単純化する。そして、図１４と図５とを比較してみると、図１４の方が有効面積が広い。したがって、静電容量の大きいキャパシタを製造できる。
【００２６】
図１５は、本発明の第２の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図である。
図１５を参照すれば、半導体基板３００上にゲート絶縁膜３０１を形成し、その上部にはキャッピング層３０３を、側壁にはゲート用スペーサ３０４が形成されたゲート電極３０５を形成する。ゲート電極３０５が形成された半導体基板３００の表面に活性領域３１０及び３１０'を形成する。活性領域３１０及び３１０'が形成された結果物上に第１絶縁膜パターン３２０ａ、第１エッチング阻止膜パターン３３０ａを形成する。そして第１エッチング阻止膜パターン３３０ａ、第１絶縁膜パターン３２０ａ及び活性領域３１０に接するストレッジノードを形成する。静電容量を大きくするために、ストレッジノードの表面にＨＳＧを形成して下部電極３７０ｂを完成する。下部電極３７０ｂ上に誘電膜３８０及び上部電極３９０を形成する。ＨＳＧ形成工程を除いては第１の実施の形態と同一なため、その詳細な説明を省略する。
【００２７】
図１６ないし図１８は、本発明の第３の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図である。
図１６を参照すれば、半導体基板４００上に複数のゲート電極４０５を形成する。ゲート電極４０５の下方にはゲート絶縁膜４０１を介在させる。ゲート電極４０５の上部にキャッピング層４０３を、側壁にはゲート用スペーサ４０４を形成する。ゲート電極４０５はポリシリコン層４０５ａ上にシリサイド層４０５ｂ、例えばタングステンシリサイド層が形成されたポリサイド構造に形成できる。そして複数のゲート電極４０５間の空間を完全に埋め立てる層間絶縁膜４０７を形成する。層間絶縁膜４０７としてＢＰＳＧ膜、ＳＯＧ膜、ＵＳＧ膜、ＨＤＰ-ＣＶＤ法を用いて形成したシリコン酸化膜、またはＰＥ-ＣＶＤ法を用いて形成したＴＥＯＳ膜を形成できる。
【００２８】
図１７を参照すれば、層間絶縁膜４０７上にフォトレジストパターン（図示せず）を形成し、これをマスクとして層間絶縁膜４０７をパターニングする。これにより、隣接する２つのゲート電極４０５間で半導体基板４００の表面を露出させるコンタクトホールＨを有する層間絶縁膜パターン４０７ａが形成される。コンタクトホールＨ内に導電物質を満たしてコンタクトパッド４１０を形成する。
【００２９】
図１８を参照すれば、コンタクトパッド４１０が形成された結果物上に第１絶縁膜パターン４２０ａ、第１エッチング阻止膜パターン４３０ａを形成する。第１エッチング阻止膜パターン４３０ａ、第１絶縁膜パターン４２０ａ及びコンタクトパッド４１０に接するストレッジノード４７０ａを形成する。ストレッジノード４７０ａ上に誘電膜４８０及び上部電極４９０を形成する。この実施の形態は、シリンダ型キャパシタがコンタクトパッド４１０に接して形成されることを除いては第１の実施の形態と同一なため、その詳細な説明を省略する。
【００３０】
図１９は、本発明の第４の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図である。
図１９を参照すれば、半導体基板５００上にゲート絶縁膜５０１を形成し、その上部にはキャッピング層５０３を、側壁にはゲート用スペーサ５０４が形成されたゲート電極５０５を複数形成する。ゲート電極５０５はポリシリコン層５０５ａ上にシリサイド層５０５ｂ、例えばタングステンシリサイド層が形成されたポリサイド構造に形成する。ゲート電極５０５が形成された結果物上に層間絶縁膜パターン５０７ａ及びコンタクトパッド５１０を形成する。コンタクトパッド５１０が形成された結果物上に第１絶縁膜パターン５２０ａ、第１エッチング阻止膜パターン５３０ａを形成する。第１エッチング阻止膜パターン５３０ａ、第１絶縁膜パターン５２０ａ及びコンタクトパッド５１０に接するストレッジノードを形成する。静電容量を大きくするために、ストレッジノードの表面にＨＳＧを形成して下部電極５７０ｂを完成する。下部電極５７０ｂ上に誘電膜５８０及び上部電極５９０を形成する。この実施の形態は、ＨＳＧ形成工程を除いては第３の実施の形態と同一なため、その詳細な説明を省略する。
【００３１】
図２０乃至図２４は、本発明の第５の実施の形態による半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図である。
図２０を参照すれば、半導体基板６００上にゲート絶縁膜６０１を形成し、その上部にはキャッピング層６０３を、側壁にはゲート用スペーサ６０４が形成されたゲート電極６０５を形成する。ゲート電極６０５が形成された半導体基板６００の表面に活性領域６１０及び６１０'を形成する。活性領域６１０及び６１０'が形成された結果物上に第１絶縁膜６２０、第１エッチング阻止膜６３０、第２絶縁膜６４０及び第２エッチング阻止膜６５０を順次形成する。第２エッチング阻止膜６５０上にシリコン酸化膜６５１を形成する。この時、シリコン酸化膜６５１はＰＥ-ＣＶＤ法を用いて形成したシリコン酸化膜または高温酸化膜である。
【００３２】
図２１を参照すれば、活性領域６１０及び６１０'のうちいずれか一つの活性領域６１０に対応する位置に幅Ｗ３１の開口部を有するフォトレジストパターン６５２をシリコン酸化膜６５１上に形成する。フォトレジストパターン６５２をマスクとしてシリコン酸化膜６５１、第２エッチング阻止膜６５０、第２絶縁膜６４０及び第１エッチング阻止膜６３０をエッチングすることにより、第１絶縁膜６２０の一部の表面を露出させるストレッジノードホール６５５を有するシリコン酸化膜パターン６５１ａ、第２エッチング阻止膜パターン６５０ａ、第２絶縁膜パターン６４０ａ及び第１エッチング阻止膜パターン６３０ａを形成する。
【００３３】
図２２を参照すれば、フォトレジストパターン６５２を除去した後、ストレッジノードホール６５５が完全にふさがらない程度の厚さを有する第３絶縁膜６６０を形成する。この時、望ましくは、前記第３絶縁膜６６０としてシリコン窒化膜またはシリコン酸化窒化膜をＰＥ-ＣＶＤ法により形成する。
【００３４】
図２３を参照すれば、第３絶縁膜６６０をエッチバックしてストレッジノードホール６５５の内壁上にスペーサ６６０ａを形成する。第１絶縁膜６２０は幅Ｗ３２だけ露出される。第１絶縁膜６２０の露出された表面に残留するシリコン窒化膜またはシリコン酸化窒化膜を除去する必要がある場合には、選択比のない残写処理工程を行う。この時、シリコン酸化膜パターン６５１ａは前記第２エッチング阻止膜パターン６５０ａを保護する。第２エッチング阻止膜パターン６５０ａがなくなれば、後続するノードコンタクトホール形成工程において第２絶縁膜パターン６４０ａがエッチングされ、その結果、ストレッジノードが低くなる。これは、キャパシタの静電容量の減少につながるが、シリコン酸化膜パターン６５１ａを形成することによりこのような問題を防止する。シリコン酸化膜パターン６５１ａは残写処理工程中になくなる場合もあり、残留する場合もある。
【００３５】
図２４を参照すれば、第２エッチング阻止膜パターン６５０ａ及びスペーサ６６０ａをマスクとして露出された第１絶縁膜６２０をエッチングすることにより、活性領域６１０の一部の表面が露出されるノードコンタクトホール６６５を有する第１絶縁膜パターン６２０ａを形成する。残写処理工程後に残留するシリコン酸化膜パターン６５１ａ及び第１絶縁膜６２０は同一の膜質であるため、シリコン酸化膜パターン６５１ａはこの段階で完全に除去される。次に、図１１乃至図１４を参照して説明したような工程、または図１５の結果物を得るための工程を行う。
【００３６】
【発明の効果】
前述したように、本発明によれば、フォトリソグラフィ工程を１回のみ行ってストレッジノードホールを形成し、スペーサを用いてノードコンタクトホールを形成した後、導電層形成工程を１回のみ行う。すなわち、従来の製造方法においてコンタクトプラグ及びストレッジノードを形成するために２回ずつ行っていたフォトリソグラフィ工程及び導電層形成工程を各々１回ずつのみ行う。これにより、工程が単純化され、その結果、生産性の向上及び低コスト化が図れる。
【００３７】
また、従来の製造方法によるシリンダ型キャパシタのコンタクトプラグに該当する部分までキャパシタの下部電極として活用できるので、キャパシタ電極の有効面積が拡張し、キャパシタの静電容量が増加するという効果もある。
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されることなく、本発明の技術的な思想内において、当業者にとって各種の変形が可能であることは言うまでもない。
【図面の簡単な説明】
【図１】従来の半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図２】従来の半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図３】従来の半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図４】従来の半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図５】従来の半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図６】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図７】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図８】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図９】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１０】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１１】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１２】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１３】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１４】本発明の第１の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１５】本発明の第２の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１６】本発明の第３の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１７】本発明の第３の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１８】本発明の第３の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図１９】本発明の第４の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図２０】本発明の第５の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図２１】本発明の第５の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図２２】本発明の第５の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図２３】本発明の第５の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【図２４】本発明の第５の実施の形態である半導体素子のシリンダ型キャパシタの製造方法を説明するための断面図。
【符号の説明】
２１０    活性領域
２２０    第１絶縁膜
２２０ａ    第１絶縁膜パターン
２５０ａ    第２エッチング阻止膜パターン
２６０ａ    スペーサ
２６５    ノードコンタクトホール
【図１】
0003977633.tif 000002
【図２】
0003977633.tif 000003
【図３】
0003977633.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0003977633.tif 000021
【図２１】
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【図２２】
0003977633.tif 000023
【図２３】
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【図２４】
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