(57)【特許請求の範囲】
【請求項１】
基板上に島状の半導体層を形成し、
前記島状の半導体層を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜上に選択的にレジストマスクを形成し、
前記レジストマスクを用いて前記導電膜にエッチング処理を行うことによりゲート電極を形成し、
導電型の不純物元素のイオンを注入して前記島状の半導体層に不純物領域を形成し、
前記導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により希ガス元素のイオンを注入した後に前記レジストマスクを除去することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜上に選択的に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記導電膜にエッチング処理を行うことによりゲート電極を形成し、
第１の導電型の不純物元素のイオンと第１の希ガス元素のイオンとを同時に注入して前記第１の半導体層及び前記第２の半導体層に不純物領域を形成し、
前記第１のレジストマスクを除去し、
前記第１の半導体層上に前記ゲート絶縁膜を介して第２のレジストマスクを形成し、
第２の導電型の不純物元素のイオンを注入して前記第２の半導体層に前記不純物領域より導電型の不純物元素の濃度が高い高濃度不純物領域を形成し、
前記第２の導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により第２の希ガス元素のイオンを注入した後に前記第２のレジストマスクを除去することを特徴とする半導体装置の作製方法。
【請求項３】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電膜を形成し、
前記導電膜上に選択的に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて前記導電膜にエッチング処理を行うことによりゲート電極を形成し、
第１の導電型の不純物元素のイオンを注入して前記第１の半導体層及び前記第２の半導体層に不純物領域を形成し、
前記第１の導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により第１の希ガス元素のイオンを注入した後に前記第１のレジストマスクを除去し、
前記第１の半導体層上に前記ゲート絶縁膜を介して第２のレジストマスクを形成し、
第２の導電型の不純物元素のイオンを注入して前記第２の半導体層に前記不純物領域より導電型の不純物元素の濃度が高い高濃度不純物領域を形成し、
前記第２の導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により第２の希ガス元素のイオンを注入した後に前記第２のレジストマスクを除去することを特徴とする半導体装置の作製方法。
【請求項４】
請求項２又は請求項３において、前記第２の希ガス元素のイオン注入のドーズ量を１×１０15〜１×１０17／ｃｍ2とし、加速電圧を１〜１００ｋｅＶとすることを特徴とする半導体装置の作製方法。
【請求項５】
基板上に第１の半導体層、第２の半導体層及び第３の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を覆うように第１のゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層を覆うように前記第１のゲート絶縁膜を介して第１のレジストマスクを形成し、
前記第３の半導体層上の前記ゲート絶縁膜を選択的にエッチングし、
前記第３の半導体層に第１の導電型の不純物元素のイオンを注入し、
第１の希ガス元素のイオンを注入した後に前記第１のレジストマスクを除去し、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を覆うように第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に導電膜を形成し、
前記導電膜上に選択的に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記導電膜にエッチング処理を行うことにより、前記第１の半導体層及び前記第２の半導体層のチャネル形成領域と重なるゲート電極と、前記第３の半導体層と重なる容量配線を形成し、
第２の導電型の不純物元素のイオンを注入して前記第１の半導体層及び前記第２の半導体層に不純物領域を形成し、
前記第２の導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により第２の希ガス元素のイオンを注入した後に前記第２のレジストマスクを除去し、
前記第１の半導体層上に前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して第３のレジストマスクを形成し、
第３の導電型の不純物元素のイオンを注入して前記第２の半導体層に前記不純物領域より導電型の不純物元素の濃度が高い高濃度不純物領域を形成し、
前記第３の導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により第３の希ガス元素のイオンを注入した後に前記第３のレジストマスクを除去することを特徴とする半導体装置の作製方法。
【請求項６】
基板上に非晶質半導体膜を形成し、
前記非晶質半導体膜に触媒元素を添加して加熱処理を行い結晶質半導体膜を形成し、
前記結晶質半導体膜をパターニングして第１の半導体層、第２の半導体層及び第３の半導体層を形成し、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層上に第１のレジストマスクを形成し、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層に選択的に第１の希ガス元素が添加された領域を形成し、
加熱処理を行い、前記第１の希ガス元素が添加された領域に前記触媒元素を移動させ、当該第１の希ガス元素が添加された領域を除去し、
前記第１のレジストマスクを除去し、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を覆うように第１のゲート絶縁膜を形成し、
前記第１の半導体層及び前記第２の半導体層を覆うように前記第１のゲート絶縁膜を介して第２のレジストマスクを形成し、
前記第３の半導体層上の前記ゲート絶縁膜を選択的にエッチングし、
前記第３の半導体層に第１の導電型の不純物元素のイオンを注入し、
第２の希ガス元素のイオンを注入した後に前記第２のレジストマスクを除去し、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を覆うように第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に導電膜を形成し、
前記導電膜上に選択的に第３のレジストマスクを形成し、
前記第３のレジストマスクを用いて前記導電膜にエッチング処理を行うことにより、前記第１の半導体層及び前記第２の半導体層のチャネル形成領域と重なるゲート電極と、前記第３の半導体層と重なる容量配線を形成し、
第２の導電型の不純物元素のイオンを注入して前記第１の半導体層及び前記第２の半導体層に不純物領域を形成し、
前記第２の導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により第３の希ガス元素のイオンを注入した後に前記第３のレジストマスクを除去し、
前記第１の半導体層上に前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介して第４のレジストマスクを形成し、
第３の導電型の不純物元素のイオンを注入して前記第２の半導体層に前記不純物領域より導電型の不純物元素の濃度が高い高濃度不純物領域を形成し、
前記第３の導電型の不純物元素のイオンを注入する工程よりも低い加速電圧により第４の希ガス元素のイオンを注入した後に前記第４のレジストマスクを除去することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記導電型の不純物元素として、リン、ヒ素またはボロンのいずれか一種または複数種を用いることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記希ガス元素として、ヘリウム、クリプトン、アルゴンまたはキセノンのいずれか一種または複数種を用いることを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
酸素プラズマによるアッシングを用いて前記レジストマスクを除去することを特徴とする半導体装置の作製方法。
【請求項１０】
請求項９において、
前記酸素プラズマアッシングには、高周波プラズマ、誘導結合プラズマ又はマイクロ波励起プラズマを用いることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記レジストマスクは、ノボラック樹脂であることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イオン注入を用いた半導体装置の作製方法に関する。具体的には、レジストマスクを用いるイオン注入工程および、レジストマスクの除去方法に関する。尚、本発明で言うイオン注入とは、イオンビームを照射することを指して言い、イオンの質量分離をするイオンビーム照射および質量分離をしないイオンビーム照射の双方を含むものとする。
【０００２】
【従来の技術】
半導体素子の製造工程において、価電子制御を目的として、イオン注入による半導体への不純物元素の導入（ドーピング）が行われている。イオン注入法を概略すれば、ジボラン（Ｂ2Ｈ6）やフォスフィン（ＰＨ3）など周期表１３族又は１５族の元素を含むガスを解離させてイオン化し、そのイオンを電界により加速して半導体素子を形成する基板に物理的に打ち込む方法である。その際に生成されるイオン種は質量数で区別すると複数種生成されることが知られているが、これを質量分離して単一のイオンを注入する方法を通常はイオン注入法と呼んでいる。また、特に質量分離せずに注入する方法をイオンドープ法、或いはプラズマドープ法などと呼ばれている。
【０００３】
いずれにしても、半導体の所定の領域に選択的にイオンを注入して不純物領域を形成する必要から、予めレジストパターンを形成しておき、それをマスクとして用いる方法が採用されている。以下に、レジストをマスクとしたイオン注入及びマスクとして用いたレジストの除去について説明する。
【０００４】
図４は、ＣＭＯＳ構成のＴＦＴのソース及びドレイン領域の形成工程を示している。ｎチャネル型ＴＦＴ１１１のソースドレイン領域１０５に選択的にＰを導入する必要からｐチャネル型ＴＦＴ１１０はレジスト１０７でマスクしている。この状態でイオン注入を行うことにより、ｎチャネル型ＴＦＴ１１１のソース及びドレイン領域にはゲート電極１０１をマスクとしてゲート絶縁膜１０２を通してＰを含むイオンが注入する。
【０００５】
引き続き、マスクのレジスト１０７を除去する工程に移る。専用の剥離液を用いて除去する方法と、酸素ラジカルを供給することでレジストをアッシングする方法が一般的である。アッシング工程には平行平板の高周波（ＲＦ）プラズマや、誘導結合（ＩＣＰ）による高密度プラズマ処理及び、マイクロ波励起プラズマ等を使用して行っている。
【０００６】
【発明が解決しようとする課題】
しかしながら、レジストを除去する工程において、レジストが容易に除去できないという問題がある。イオン注入はイオンを高電界で加速して基板に打ち込むため、イオンが衝突した際、その運動エネルギーが熱に変換されて基板及びその上の形成物を加熱する。加熱される温度はイオンの注入条件にもよるが、２００℃程度にまで上昇することが解っている。
【０００７】
それに対し、マスクとして形成したレジストは１００〜１４０℃程度のベーキング処理しか施されていないので、それより高い温度で実質的に加熱されることによりレジスト表面が変質し、硬化するという化学変化が生じてしまう。通常このように変質したレジストは、専用の剥離液を用いても除去できず、より強い除去効果を有するアッシングを用いるのが普通である。
【０００８】
さらに、Ｐイオンを注入した場合は、Ｐがレジスト材料であるノボラック樹脂と反応し構造変化した変質層が生成されてしまう。この変質層は化学的に安定であり、従来の剥離液やアッシング方法では容易に除去することができない。Ｐのドーズ量が多い場合その傾向が顕著に現れており、非常に長時間のアッシング処理が必要とされてしまう。また、アッシング処理のみでは、完全にレジストを除去しきれず、残渣が生じる場合もあり、後の工程に不都合を生じさせている。
【０００９】
本発明はこのような状況に鑑み、イオン注入後のレジスト除去が容易になる半導体装置の作製方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記問題点を解決するために本発明は、導電型の不純物元素のイオンと希ガス元素のイオンとを同時に注入する工程後にレジストマスクを除去する工程を含むことを特徴としている。
【００１１】
また、本発明は、導電型の不純物元素のイオンを注入する第１の工程と、希ガス元素のイオンを注入する第２の工程と、を含み、前記第１の工程及び前記第２の工程の後にレジストマスクを除去する工程を含むことを特徴としている。
【００１２】
また、本発明は、導電型の不純物元素のイオンを注入する第１の工程と、希ガス元素のイオンを注入する第２の工程と、を含み、前記第１の工程と前記第２の工程とを連続して行った後にレジストマスクを除去する工程を含むことを特徴としている。
【００１３】
また、本発明は希ガス元素のイオンを注入する工程後にレジストマスクを除去する工程を含むことを特徴としている。
【００１４】
また、レジストマスクを除去する前に導電型の不純物元素のイオンを注入する第１の工程と、希ガス元素のイオンを注入する第２の工程とを２段階に分けておこなう方法を適用することもできる。この場合、第２の段階の方が、第１の段階よりも低い加速電圧で行うものとする。
【００１５】
また、レジストマスクを除去する前にイオン注入を、導電型を付与する不純物元素のイオンを注入する工程と、希ガス元素のイオンを注入する工程とを連続して行う方法を適用することもできる。
【００１６】
希ガス元素はヘリウム、クリプトン、アルゴン、キセノンから選ばれた一種又は複数種を用いることができる。
【００１７】
また、導電型を付与する不純物元素としては、Ｐ（燐）、Ａｓ（ヒ素）、Ｂ（ボロン）等があげられる。
【００１８】
また、本発明は、レジストマスクをアッシングする前に、希ガス元素のイオンを注入する段階を有することを特徴としている。
【００１９】
代表的な一例は、導電型を付与する不純物元素としてＰを用い、Ｐのイオン注入に引き続き、Ａｒをイオン注入することで、レジストのアッシングレートを向上させることができる。また、ＡｒとＰを同時にイオン注入しても同様の効果が得られる。
【００２０】
以上のように、イオンドープ工程で生成されたレジスト表面の変質層にイオンの物理的な作用を与えることで、化学的に分解困難な結合が切断可能になる、もしくはイオン注入の衝撃により変質層に変化を与える等のなんらかの原因により、変質層が形成されたレジストマスクのアッシングを容易にすることができることを見いだした。いずれの理由にしても、半導体に一導電型の不純物元素を添加するイオン注入工程において、レジストパターンをマスクとして用い、一導電型の不純物元素のイオンと希ガス元素のイオンとを同時に、もしくは後から注入することによってレジストパターンを除去するアッシング工程を容易に行うことができる。
【００２１】
【発明の実施の形態】
（実施形態１）
以下、本発明の実施の形態を添付図面を用いて説明する。
【００２２】
図１は、基板１００上にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとからなるＣＭＯＳ構造のＴＦＴのソース及びドレインを形成する不純物領域を形成する工程を示している。ｎチャネル型ＴＦＴ１１１の半導体層１０６にソース又はドレイン領域１０５に選択的にＰを導入するため、ｐチャネル型ＴＦＴ１１０の半導体層１０４（ソース又はドレイン領域１０３を含む）はレジスト１０７でマスクしている。レジストはノボラック系樹脂を含む樹脂を厚さ１μmで形成し、フォトリソグラフィを用いて所定のパターンにパターニングする。続いてＰのイオン注入を行う。ソース又はドレイン領域１０５にはゲート電極１０１をマスクとし、ゲート絶縁膜１０２を通してＰを含むイオンを注入する。
【００２３】
Ｐの注入は、ＰＨ3を用い、イオン注入法又はイオンドープ法により行う。この時、ＰＨ3をＡｒなどに希ガスで希釈したものを用い、希ガスのイオンを同時に注入しても良い。または、水素で希釈したＰＨ3を用い、その後希ガスのイオンを注入しても良い。
【００２４】
以上のように希ガスのイオンを注入することにより、表面に変質層が形成されたレジストマスクのアッシング除去工程が容易になる。
【００２５】
引き続き、レジストマスク１０７を除去する工程に移る。これは、酸素ラジカルを供給することでレジストマスクをアッシングする。アッシングの方法に特に限定はないが、平行平板のＲＦプラズマや、ＩＣＰ（Inductive Coupled Plasma：誘電結合プラズマ）による高密度プラズマ処理及び、マイクロ波励起プラズマなどを適用することができる。希ガスイオンを注入したことにより、比較的容易にレジストマスクを除去することが可能となる。
【００２６】
図２はアッシング後のレジストマスクの状態を光学顕微鏡で観察した写真を示す。光学顕微鏡による１００倍の表面観察写真である。図２（Ａ）がＰイオン注入のみを行った場合であり、図２（Ｂ）がＡｒイオン注入を追加した場合におけるアッシング後のレジストの状態を示している。ここでは、アッシングは、マイクロ波によるアッシングを１６０分間行っている。Ｐイオン注入は８０ｋＶの加速電圧で５×１０15／ｃｍ2のドーズ量でＰを含むイオン種を打ち込んでいる。Ａｒイオン注入は、８０ｋＶの加速で、５×１０15／ｃｍ2のドーズ量で打ち込んでいる。イオン注入にはイオンドーピング装置を使用した。図２（Ａ）のＰイオン注入のみのサンプルではレジストが残っているのに対し、Ａｒイオン注入を追加した図２（Ｂ）は、レジストがほぼ完全に除去されていることを観察することができる。
【００２７】
図３（Ａ）に、レジスト膜厚の時間変化を示す。Ｐイオン注入サンプルは、アッシング時間を延ばしてもほとんど膜厚変化が無いが、Ａｒイオン注入を追加したサンプルでは、膜厚の低減がみられ、アッシングが進んでいる様子が観察される。また、アッシング時間が０の時のレジスト膜厚が、Ａｒイオン注入を施したサンプルで薄くなっていることがわかる。これは、表面がＡｒイオン注入によりスパッタされたためと考えられる。
【００２８】
ここではＡｒを用いた一例を示したが、それ以外にもレジストと化学的に反応しない元素であれば同様の効果を有する。特にＮｅ、Ｋｒ、Ｘｅ等の希ガスが望ましい。また、Ｐイオン注入のみならず、半導体に導電型をあたえる他のイオンのイオン注入工程にも適用できる。
【００２９】
また、希ガス元素のイオン注入を、半導体に導電型を与える元素のイオン注入（第１のイオン注入）に引き続き行うばあい、希ガス元素のイオン注入（第２のイオン注入）は、加速電圧を第一のイオン注入より下げた方がより良好な結果が得られる。図３（Ｂ）にその結果をしめす。異なる加速電圧にてＡｒ注入を行ったレジストを一定時間アッシングした後の残膜厚を示す。明らかに低加速電圧の時の方がアッシングが進んでいる様子が分かる。一般に、１０〜１００ｋｅＶの加速電圧においては、低加速の方がスパッタ率が高く、変質したレジストの除去効果が高くなる為と考えられる。
【００３０】
このように、希ガスのイオンを同時、或いは後から注入することにより、ドーピング時にマスクとして用いたレジストを容易に除去することが可能となる。
【００３１】
（実施形態２）
本実施形態では、次の４種類の試料を用意してアッシングレートを測定した。試料は、ガラス基板上に膜厚が１．４μｍのレジストを形成し、▲１▼Ｐのみをイオン注入した試料▲２▼ＰおよびＡｒをイオン注入（条件：加速電圧３０ｋＶ、ドーズ量５×１０15／ｃｍ2）した試料▲３▼ＰおよびＡｒをイオン注入（条件：加速電圧３０ｋＶ、ドーズ量１×１０16／ｃｍ2）した試料▲４▼一切のイオン注入処理を行わない試料を用意した。なお、試料▲１▼〜▲３▼のＰのイオン注入条件は、加速電圧８０ｋＶドーズ量５．０×１０15／ｃｍ2であり、試料▲２▼、▲３▼はＰをイオン注入した後にＡｒのイオン注入を行っている。
【００３２】
なお、イオン注入処理によりそれぞれの試料のレジスト膜厚は、▲１▼１．２６μｍ▲２▼１．１８μｍ▲３▼１．２４μｍとなった（▲４▼の試料に関してはイオン注入処理をしないので膜厚は変化しない）。
【００３３】
このような試料に対して、１８００Ｗ、６６．５Ｐａ、Ｈ2Ｏの流量を３００ｓｃｃｍとして、ＩＣＰ（Inductive Coupled Plasma：誘電結合プラズマ）法によるアッシング処理を行い、３０秒後、４５秒後および６５秒後におけるレジストの膜厚を測定し、そのアッシングレートを測定している。
【００３４】
表１に各試料の膜厚の実測値、図１２に実測値をグラフにまとめた結果を示す。
【００３５】
【表１】
0004014913.tif 000002
【００３６】
なお、高ドーズ量のイオン注入によるレジストの表面硬化層をイオン衝撃処理することにより除去してアッシングするという技術があるが、図１２の結果から本発明では、Ａｒイオンをイオン注入することにより表面硬化層を除去しているとは考えにくい。アッシング開始から３０秒後まではレジストの膜厚にはほとんど変化がないことから、Ａｒイオンのイオン注入を行っても表面の変質層（硬化層）は除去されていないと考えられる。
【００３７】
引き続き、アッシング処理をすると試料▲２▼、▲３▼に関しては、▲２▼１．０９μｍ→０．７５μｍ▲３▼１．１３μｍ→０．５８μｍ膜厚が減少しており、図１２のグラフの傾きからもアッシングレートが急激に向上したのがわかる。一方、Ｐのみが添加された試料▲１▼や何も添加されていない試料▲４▼に関しては、▲１▼１．２１μｍ→０．９８μｍ▲４▼１．０８μｍ→０．７０μｍと膜厚の変化は小さく、図１２からもあまりアッシングレートは変化していないことがわかる。
【００３８】
このことから、本発明を適用すると、レジスト表面の変質層（硬質層）が除去された後に、一気にレジストのアッシングレートが向上し、イオン注入後のレジスト除去が容易になっていることがわかる。
【００３９】
【実施例】
[実施例１]
本実施例では反射型液晶表示装置のアクティブマトリクス基板の作製方法について図５〜９を用いて説明する。本明細書ではＣＭＯＳ回路、及び駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００４０】
まず、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板４００を用いる。なお、基板４００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。
【００４１】
次いで、基板４００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜４０１を形成する。本実施例では下地膜４０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜４０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜４０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜４０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜４０１の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成する。
【００４２】
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで半導体膜を成膜し、公知の結晶化法（レーザ結晶化法、ＲＴＡやファーネスアニール炉を用いた熱結晶化法、結晶化を助長する金属元素を用いた熱結晶化法等）により結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層４０２〜４０６を形成する。
【００４３】
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００４４】
次いで、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍの窒化タンタル（ＴａＮ）膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのタングステン（Ｗ）膜からなる第２の導電膜４０９を積層形成する。
【００４５】
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行なう。第１のエッチング処理では第１及び第２のエッチング条件で行なう。（図５（Ｂ））本実施例では第１のエッチング条件として、ＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００４６】
この後、レジストからなるマスク４１０〜４１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００４７】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００４８】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行なう（図５（Ｃ））。ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の導電層４２８ｂ〜４３３ｂを形成する。一方、第１の導電層４１７ａ〜４２２ａは、ほとんどエッチングされず、第２の形状の導電層４２８〜４３３を形成する。
【００４９】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を低濃度に添加する。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。その際、合わせてＡｒの注入も行う。ドーピング処理はイオン注入で行う。イオン注入の条件はＰのドーズ量を１×１０13〜５×１０14／ｃｍ2とし、加速電圧を４０〜８０ｋｅＶとして行う。Ａｒのドーズ量は、1×１０13〜1×１０15／ｃｍ2として行う。本実施例ではＰはドーズ量を１．５×１０13／ｃｍ2とし、Ａｒは1×１０14／ｃｍ2として、加速電圧を６０ｋｅＶとして行う。この場合、導電層４２８〜４３３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域４２３〜４２７が形成される。不純物領域４２３〜４２７には１×１０18〜１×１０20／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５０】
続いて、レジストからなるマスクを除去する。除去には、酸素プラズマによるアッシングを用いる。Ｐと同時にＡｒが注入されているため、レジスト表面の変質層が除去されており、酸素プラズマアッシングが容易に行える。ここでは、ＩＣＰプラズマによるアッシングを行う。条件は、１８００Ｗ、６６．５Ｐａ、Ｈ2Ｏ流量３００ｓｃｃｍにて６０秒間アッシングを行う。
【００５１】
引き続き、新たにレジストからなるマスク４３４ａ〜４３４ｃを形成して第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオン注入の条件はドーズ量を１×１０13〜１×１０15／ｃｍ2とし、加速電圧を６０〜１２０ｋｅＶとして行なう。第２のドーピング処理は第２の導電層４２８ｂ〜４３２ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングする。続いて、第２のドーピング処理より加速電圧を下げて第３のドーピング処理を行って図６（Ａ）の状態を得る。イオン注入の条件はドーズ量を１×１０15〜１×１０17／ｃｍ2とし、加速電圧を５０〜１００ｋｅＶとして行う。第２のドーピング処理および第３のドーピング処理により、第１の導電層と重なる低濃度不純物領域４３６、４４２、４４８には１×１０18〜５×１０19／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加され、高濃度不純物領域４３５、４３８、４４１、４４４、４４７には１×１０19〜５×１０21／ｃｍ3の濃度範囲でｎ型を付与する不純物元素を添加される。
【００５２】
勿論、もちろん、適当な加速電圧にすることで、第２のドーピング処理および第３のドーピング処理は１回のドーピング処理で、低濃度不純物領域および高濃度不純物領域を形成することも可能である。
【００５３】
引き続きＡｒのイオン注入を、第３のドーピングと同一装置にて連続的におこなう。イオン注入の条件はドーズ量を１×１０15〜１×１０17／ｃｍ2とし、加速電圧を1〜１００ｋｅＶとして行なう。また、Ａｒのイオン注入は、第３のドーピング処理と同時に行っても良い。その場合は、ＡｒとＰを含むイオンを同時に同一加速電圧で注入することになる。
【００５４】
次いで、酸素プラズマアッシングを用いてレジストを除去する。その方法は、第一のドーピング処理の後のレジスト除去と同様の方法を用いる。やはり、Ａｒが注入されていることにより、容易にレジストのアッシングが可能である。
【００５５】
次いで、新たにレジストマスク４５０ａ〜４５０ｃを形成して第４のドーピング処理を行う。この第４のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４５１、４５３〜４５５、４５７、４５９、４６０を形成する。第２の導電層４２８ｂ〜４３２ｂを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４５１、４５３〜４５５、４５７、４５９、４６０はジボラン（Ｂ2Ｈ6）を用いたイオン注入法で形成する。（図６（Ｂ））この第４のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストマスク４５０ａ〜４５０ｃで一部覆われている。第１乃至３のドーピング処理によって、不純物領域４３８、４３９にはそれぞれ異なる濃度でＰが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を１×１０19〜５×１０21／ｃｍ3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５６】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。レジストからなるマスク４５０ａ〜４５０ｃは除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜４６１は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００５７】
次いで、図６（Ｃ）に示すように、加熱処理を行って、半導体層の結晶性の回復、それぞれの半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００５８】
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いる。
【００５９】
本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜４６２を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行なうことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００６０】
また、第２の層間絶縁膜４６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
【００６１】
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６８を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。（図７）
【００６２】
また、画素部５０７においては、画素電極４７０、ゲート配線４６９、接続電極４６８を形成する。この接続電極４６８によりソース配線（４３３ａと４３３ｂの積層）は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線４６９は、画素ＴＦＴ５０４のゲート電極と電気的な接続が形成される。また、画素電極４７０は、画素ＴＦＴ５０４のドレイン領域４４２と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層４５８と電気的な接続が形成される。また、画素電極４７０としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００６３】
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００６４】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４３７、ゲート電極の一部を構成する第１の導電層４２８ａと重なる低濃度不純物領域４３６（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域４５２と、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が導入された不純物領域４５１を有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４４０、ソース領域またはドレイン領域として機能する高濃度不純物領域４５４と、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が導入された不純物領域４５３を有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４４３、ゲート電極の一部を構成する第１の導電層４３０ａと重なる低濃度不純物領域４４２（ＧＯＬＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域４５６と、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が導入された不純物領域４５５を有している。
【００６５】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４４６、ゲート電極の外側に形成される低濃度不純物領域４４５（ＬＤＤ領域）、ソース領域またはドレイン領域として機能する高濃度不純物領域４５８と、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が導入された不純物領域４５７を有している。また、保持容量５０５の一方の電極として機能する半導体層には、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜４１６を誘電体として、電極（４３２ａと４３２ｂの積層）と、半導体層とで形成している。
【００６６】
本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００６７】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図８に示す。なお、図５〜図８に対応する部分には同じ符号を用いている。図７中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図７中の鎖線Ｂ−Ｂ’は図８中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００６８】
[実施例２]
本実施例では、実施例1で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図９を用いる。
【００６９】
まず、実施例1に従い、図７の状態のアクティブマトリクス基板を得た後、図７のアクティブマトリクス基板上、少なくとも画素電極４７０上に配向膜５６７を形成しラビング処理を行なう。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５７２を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００７０】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、５７１、平坦化膜５７３を形成する。赤色の着色層５７０と青色の着色層５７１とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
【００７１】
本実施例では、実施例1に示す基板を用いている。従って、実施例1の画素部の上面図を示す図８では、少なくともゲート配線４６９と画素電極４７０の間隙と、ゲート配線４６９と接続電極４６８の間隙と、接続電極４６８と画素電極４７０の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせる。
【００７２】
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能としている。
【００７３】
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施する。
【００７４】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図９に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつける。そして、公知の技術を用いてＦＰＣを貼りつける。
【００７５】
以上のようにして作製される液晶表示パネルは各種電気器具、例えばビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）の表示部として用いることができる。
【００７６】
[実施例３]
本実施例では、本発明を適用してアクティブマトリクス基板を形成する実施例１とは異なる一例について図１３〜１７を用いて説明する。
【００７７】
基板１０００は、石英基板、ガラス基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成した基板を用いてもよい。なお、ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃低い温度であらかじめ加熱処理しておいてもよい。
【００７８】
基板１０００上にポリシリコン膜、ＷＳｉ膜を成膜し、これらの膜に対してパターニングを施し、下部遮光膜１００１を形成する。下部遮光膜１００１としては、ポリシリコン膜やＷＳｉX（Ｘ＝２．０〜２．８）膜、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料からなる膜及びその積層構造を用いることができる。本実施例では、ＷＳｉX（膜厚：１００ｎｍ）膜１００１ｂおよびポリシリコン膜（膜厚：５０ｎｍ）１００１ａの積層構造の高い遮光性を持つ導電性材料により所定の間隔で下部遮光膜１００１を形成した。なお、下部遮光膜１００１はゲート線としての機能を有しているため、以下、下部遮光膜にあたる部分はゲート線と称する。
【００７９】
ゲート線１００１を覆うように第１の絶縁膜１００２を形成する。第１の絶縁膜１００２は１００ｎｍ程度の膜厚を有する。この第１の絶縁膜１００２は、プラズマＣＶＤ法、またはスパッタ法等で形成されるシリコンを含む絶縁膜を用いる。また、第１の絶縁膜１００２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い（図１３（Ａ））。
【００８０】
次いで、第１の絶縁膜１００２上に、減圧ＣＶＤ法により非晶質半導体膜を形成する。非晶質半導体膜の材料に特に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ1-xＧｅx：０＜x＜１、代表的には、x＝０．００１〜０．０５）合金などで形成するとよい。なお、本実施例では非晶質半導体膜として、６５nm厚のアモルファスシリコン膜１００３を形成した。
【００８１】
次いで、アモルファスシリコン膜１００３を結晶化して結晶質シリコン膜１００４を形成する（図１３（Ｂ））。結晶化の方法としては、公知のレーザ光照射による方法、加熱処理による結晶化方法を用いてもよいし、触媒元素を添加して加熱処理する方法を用いてもよい。
【００８２】
なお、結晶化工程の後、結晶質シリコン膜にレーザ照射を行って、結晶質シリコン膜の結晶性を改善してもよい。続いて、結晶質シリコン膜をパターニングして第１の形状の半導体層１００５〜１００８を形成する。
【００８３】
続いて、触媒元素を用いて結晶化を行った場合にはここで第１の形状の半導体層１００５〜１００８上にレジストマスク１００９〜１０１２を形成し、選択的に希ガス元素（代表的にはＡｒ）が添加された領域（ゲッタリング領域ともいう）１０１３〜１０１６を形成する。その後、加熱処理を行ってゲッタリング領域１０１３〜１０１６に触媒元素を移動させて、後にＴＦＴのチャネル形成領域となる領域に含まれる触媒元素濃度を低減させるゲッタリング工程を行う（図１３（Ｃ））。
【００８４】
ゲッタリング工程が終了したら、ゲッタリング領域１０１３〜１０１６を除去し、パターニングして、後のＴＦＴの半導体層となる第２の形状の半導体層１０１７〜１０２０を形成する（図１３（Ｄ））。その後、レジストマスク１００９〜１０１２を除去する。このとき、Ａｒが添加されているためレジストマスク１００９〜１０１２の除去は容易に行うことができる。
【００８５】
次いで、第２の形状の半導体層１０１７〜１０２０の結晶性を向上させることを目的として、酸化処理を行う。減圧ＣＶＤ装置で２０ｎｍ厚の酸化シリコン膜を成膜し（図示せず）、９５０℃で熱酸化処理を行って酸化シリコン膜／酸化シリコン膜が酸化された部分＝２０：６０ｎｍの比率で熱酸化膜を形成する（図示せず）。この熱酸化処理工程により、第２の形状の半導体層１０１７〜１０２０の膜厚は３５ｎｍ程度となる。
【００８６】
次いで、半導体層１０１７〜１０２０を覆って、第２の絶縁膜（ゲート絶縁膜）１０２１ａとして３０ｎｍ厚の酸化シリコン膜を形成する。次いで、後に保持容量１２０４となる領域の半導体層１０２０を保持容量の下部電極とするために、半導体層１０２０の真上の領域のゲート絶縁膜を選択的にエッチングするためのレジストマスク１０２２を形成し、ゲート絶縁膜を除去してＰを添加した後、希ガス元素としてＡｒも添加する（図１４（Ａ））。この後、レジストマスク１０２２を除去して、２層目のゲート絶縁膜１０２１ｂとして５０ｎｍ厚の酸化シリコン膜を形成する（図１４（Ｂ））。この工程においてもＰが添加された後にＡｒが添加されているため、Ｐが添加された際にレジスト表面に変質層が形成されても、レジストマスク１０２２の除去を容易に行うことができる。
【００８７】
なお、半導体層１０１７〜１０２０を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ＢまたはＰ）のイオン注入を行ってもよい。この不純物添加工程は、半導体膜の結晶化工程の前、半導体膜の結晶化工程の後、または、ゲート絶縁膜１０２１を形成する工程の後のいずれかに行えばよい。
【００８８】
この後、第１の絶縁膜１００２およびゲート絶縁膜１０２１ａ、１０２１ｂに選択的なエッチングを行って、ゲート線１００１に到達するコンタクトホールを形成する。次いで、ゲート絶縁膜１０２１ｂ上に導電膜を形成し、パターニングして各画素のチャネル形成領域上にゲート電極１０２３〜１０２５、容量配線（保持容量の上部電極）１０２６を形成する。容量配線１０２６が形成される領域のゲート絶縁膜１０２１ｂは、２層目のゲート絶縁膜１０２１ｂのみであるため他の領域より薄くしてあり、保持容量の増大が図られている。また、ゲート電極１０２５は、ゲート線１００１とコンタクトホールを通じて電気的に接続している（図１４（Ｃ））。
【００８９】
ゲート電極および容量配線を形成するための導電膜は、導電型を付与する不純物元素が添加されたポリシリコン膜やＷＳｉx膜（x＝２．０〜２．８）、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積層構造により３００nm程度の膜厚で形成しているが、上記の導電性材料の単層でもよい。
【００９０】
次いで、半導体層１０１７〜１０２０を活性層としたＴＦＴを形成するため、半導体層に選択的にｎ型またはｐ型を付与する不純物元素（以下、ｎ型不純物元素またはｐ型不純物元素という）を添加して、低抵抗のソース領域およびドレイン領域、さらに、ＬＤＤ領域を形成する（図１５（Ａ））。このＬＤＤ領域はソース領域及びドレイン領域と同様に不純物元素が添加されている。こうして半導体層１０１７〜１０２０にソース領域とドレイン領域とに挟まれたチャネル形成領域が形成される。このようにＬＤＤ領域やソース領域またはドレイン領域となる領域を形成するためにレジストマスクを用いて導電型を付与する不純物元素をイオン注入する際にも本発明を適用することが可能であり、本発明を適用することによりレジストマスクの除去を容易に行うことができる。
【００９１】
次いで、ゲート電極１０２３〜１０２５および容量配線１０２６を覆う第３の絶縁膜（第１の層間絶縁膜）１０２７を形成する（図１５（Ｂ））。この第３の絶縁膜１０２７は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、またはこれらの膜を組み合わせた積層膜で７０ｎｍ厚程度に形成すればよい。
【００９２】
次いで、第４の絶縁膜（第２の層間絶縁膜）１０２８を形成する。第４の絶縁膜１０２８は、有機絶縁物材料膜、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜のいずれかを材料として、８００ｎｍ厚で形成する。
【００９３】
次いで、ゲート絶縁膜１０２１、第３の絶縁膜１０２７および第４の絶縁膜１０２８に半導体層１０１７〜１０２０に通じるコンタクトホールを形成する。そして第４の絶縁膜１０２８上にコンタクトホールを通じて半導体層１０１７〜１０２０に接する導電膜を形成してパターニングすることでそれぞれのＴＦＴを電気的に接続するための接続配線およびソース線１０２９〜１０３４を形成する（図１５（Ｃ））。これらの配線を形成するための導電膜はＡｌ、Ｗ、Ｔｉ、ＴｉＮを主成分とする膜、またはそれらの積層構造（本実施例では、Ｔｉを含むＡｌ膜をＴｉで挟み込んだ３層構造としている）を有する導電膜を厚さ５００ｎｍとなるように形成し、パターニングしている。なお、ソース線１０３２は保持容量上部を通って半導体層１０２０と電気的に接続されている。
【００９４】
図１７は、ここまで形成された状態の上面図を示したものであり、図中のＡ−Ａ'線に沿った概略断面図が図１６（Ｂ）のＡ−Ａ'線部分に相当し、Ｂ−Ｂ'線に沿った概略断面図が図１６（Ｂ）のＢ−Ｂ'線部分に相当する。
【００９５】
次いで、接続配線を覆う第５の絶縁膜１０３５をアクリル等の有機絶縁膜から１０００ｎｍ厚に形成する（図１６（Ａ））。第５の絶縁膜１０３５上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして遮光膜１０３６を形成する。この遮光膜１０３６は画素の開口部以外を遮光するように網目状に配置する。さらに、この遮光膜１０３６を覆うように第５の絶縁膜１０３５と同じ材料からなる第６の絶縁膜１０３７を形成し、接続配線１０３３に通じるコンタクトホールを第５の絶縁膜１０３５および第６の絶縁膜１０３７に形成する。
【００９６】
次いで、ＩＴＯ等の透明導電膜を１００ｎｍ厚形成し、所望の形状にパターニングすることで画素電極１０３８を形成する（図１６（Ｂ））。
【００９７】
こうして形成されたアクティブマトリクス基板に液晶層を配向させる配向膜を形成し、公知のセル組み技術を用いて対向電極および配向膜が形成された対向基板とアクティブマトリクス基板とを貼り合わせた後、液晶を注入して封止することでアクティブマトリクス型液晶表示装置を完成させることができる。そして  以上のようにして作製される液晶表示パネルは各種電気器具、例えばビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）の表示部として用いることができる。
【００９８】
［実施例４］
実施例１で示すアクティブマトリクス基板と同様な工程をにより、アクティブマトリクス駆動で動作する発光装置を作製することも可能である。本実施例ではその一形態を示す。ここでいう発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＩＣを実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（発光層）と陽極層と、陰極層とを有する。また、有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）があり、これらのうちどちらか、あるいは両方の発光を含む。
【００９９】
図１０は本実施例の発光装置の断面図である。図１０において、基板７００上に設けられたスイッチングＴＦＴ６０３は図７のｎチャネル型ＴＦＴ５０３を用いて形成される。したがって、作製工程は実施例１に従うものとする。
【０１００】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１０１】
基板７００上に設けられた駆動回路は図１０のＣＭＯＳ回路を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１０２】
また、配線７０１、７０３はＣＭＯＳ回路のソース配線、７０２はドレイン配線として機能する。また、配線７０４はソース配線７０８とスイッチングＴＦＴのソース領域とを電気的に接続する配線として機能し、配線７０５はドレイン配線７０９とスイッチングＴＦＴのドレイン領域とを電気的に接続する配線として機能する。
【０１０３】
なお、電流制御ＴＦＴ６０４は図７のｐチャネル型ＴＦＴ５０２を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ５０２の説明を参照すればよい。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１０４】
また、配線７０６は電流制御ＴＦＴのソース配線（電流供給線に相当する）であり、７０７は電流制御ＴＦＴの画素電極７１０上に重ねることで画素電極７１０と電気的に接続する電極である。
【０１０５】
尚、７１０は透明導電膜からなる画素電極（発光素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極７１０は、上記配線を形成する前に平坦な層間絶縁膜７１１上に形成する。本実施例においては、樹脂からなる平坦化膜７１１を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１０６】
配線７０１〜７０７を形成後、図１０に示すようにバンク７１２を形成する。バンク７１２は１００〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
【０１０７】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
【０１０８】
画素電極７１０の上には発光層７１３が形成される。なお、図１０では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けている。また、本実施例では蒸着法により低分子系有機発光材料を形成している。具体的には、正孔注入層として２０nm厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０nm厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１０９】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機発光材料を発光層として用いる例を示したが、高分子系有機発光材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【０１１０】
次に、発光層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０１１１】
この陰極７１４まで形成された時点で発光素子７１５が完成する。なお、ここでいう発光素子７１５は、画素電極（陽極）７１０、発光層７１３及び陰極７１４で形成されたダイオードを指す。
【０１１２】
発光素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１１３】
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い発光層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、発光層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に発光層７１３が酸化するといった問題を防止できる。
【０１１４】
さらに、パッシベーション膜７１６上に封止材７１７を設け、カバー材７１８を貼り合わせる。封止材７１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材７１８はガラス基板や石英基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
【０１１５】
こうして図１０に示すような構造の発光装置が完成する。なお、バンク７１２を形成した後、パッシベーション膜７１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材７１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
【０１１６】
こうして、プラスチック基板を母体とする絶縁体７００上にｎチャネル型ＴＦＴ６０１、６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３および電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成される。ここまでの製造工程で必要としたマスク数は、一般的なアクティブマトリクス型発光装置よりも少ない。
【０１１７】
即ち、ＴＦＴの製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
【０１１８】
さらに、図１０を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いｎチャネル型ＴＦＴを形成することができる。そのため、信頼性の高い発光装置を実現できる。
【０１１９】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１２０】
さらに、発光素子を保護するための封止（または封入）工程まで行った後の本実施例の発光装置について図１１を用いて説明する。なお、必要に応じて図１０で用いた符号を引用する。
【０１２１】
図１１（Ａ）は、発光素子の封止までを行った状態を示す上面図、図１１（Ｂ）は図１１（Ａ）をＣ−Ｃ’で切断した断面図である。点線で示された８０１はソース側駆動回路、８０６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材９０７が設けられる。
【０１２２】
なお、９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１２３】
次に、断面構造について図１１（Ｂ）を用いて説明する。基板７００の上方には画素部８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御ＴＦＴ６０４とそのドレインに電気的に接続された画素電極７１０を含む複数の画素により形成される。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせたＣＭＯＳ回路（図１４参照）を用いて形成される。
【０１２４】
画素電極７１０は発光素子の陽極として機能する。また、画素電極７１０の両端にはバンク７１２が形成され、画素電極７１０上には発光層７１３および発光素子の陰極７１４が形成される。
【０１２５】
陰極７１４は全画素に共通の配線としても機能し、接続配線９０４を経由してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回路８０７に含まれる素子は全て陰極７１４およびパッシベーション膜７１６で覆われている。
【０１２６】
また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー材９０１と発光素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シール材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
【０１２７】
発光素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基板９０１aの材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
【０１２８】
また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０２と同じ材料を用いることができる。
【０１２９】
以上のような構造で発光素子を封止材９０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置が得られる。
【０１３０】
【発明の効果】
本発明を用いることにより、イオン注入時にマスクとして用いたレジストの除去が容易となりレジスト除去時間の短縮およびレジスト残りの防止が可能となる。
【図面の簡単な説明】
【図１】  本発明におけるイオン注入工程を示す図。
【図２】  アッシング後のレジストの状態を示す光学顕微鏡写真。
【図３】  レジスト膜厚のアッシング時間およびイオン注入条件依存を示すグラフ。
【図４】  従来技術に於けるイオン注入工程を示す図。
【図５】  ＴＦＴの作製工程を説明する断面図。
【図６】  ＴＦＴの作製工程を説明する断面図。
【図７】  ＴＦＴの作製工程を説明する断面図。
【図８】  ＴＦＴの画素部の構造を説明する上面図。
【図９】  液晶表示装の構造を説明する断面図。
【図１０】  発光装置の構造を説明する断面図。
【図１１】  発光装置の構造を説明する上面図及び断面図。
【図１２】  レジストのエッチングレートを測定した結果を示す図。
【図１３】  ＴＦＴの作製工程を説明する断面図。
【図１４】  ＴＦＴの作製工程を説明する断面図。
【図１５】  ＴＦＴの作製工程を説明する断面図。
【図１６】  ＴＦＴの作製工程を説明する断面図。
【図１７】  ＴＦＴの画素部の構造を説明する上面図。
【符号の説明】
１００  基板
１０１  ゲート電極
１０２  ゲート絶縁膜
１０３、１０５  ソース領域又はドレイン領域
１０４、１０６  半導体層
１０７  レジスト
１１０  ｐチャネル型ＴＦＴ
１１１  ｎチャネル型ＴＦＴ
【図１】
0004014913.tif 000003
【図２】
0004014913.tif 000004
【図３】
0004014913.tif 000005
【図４】
0004014913.tif 000006
【図５】
0004014913.tif 000007
【図６】
0004014913.tif 000008
【図７】
0004014913.tif 000009
【図８】
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【図９】
0004014913.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
0004014913.tif 000015
【図１４】
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【図１５】
0004014913.tif 000017
【図１６】
0004014913.tif 000018
【図１７】
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