(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
露出した前記素子活性領域に前記半導体基板の導電型と反対の第２導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、
前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記不純物領域とコンタクトしたプラグを形成する工程と、
前記半導体基板上に酸化シリコン層又はＳＯＧ層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上における、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施することを特徴とする半導体装置の製造方法。
【請求項２】
前記キャップ絶縁層を、酸化シリコンまたは窒化シリコンで形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記側壁を、酸化シリコンまたは窒化シリコンで形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記伝導層を、化学−機械的研磨法によるエッチバックにより形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記プラグを、前記伝導層の異方性エッチングを含むフォトリソグラフィー法による選択的なパターニングにより形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記プラグを、前記フィールド絶縁層が露出するように前記伝導層をパターニングすることにより形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域上のみに形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして表面を平坦化することによって形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
露出した前記素子活性領域に前記半導体基板の導電型と反対の第２導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、
前記不純物領域上に不純物がドープされた多結晶シリコンを前記キャップ絶縁層及び側壁を覆うように蒸着し、前記キャップ絶縁層が露出するまで化学−機械的研磨法でエッチバックして、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置し、残りは前記不純物領域上のみに残留するプラグを形成する工程と、
前記半導体基板上に酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施することを特徴とする半導体装置の製造方法。
【請求項１０】
セル領域及び周辺回路領域を有する第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、前記セル領域及び周辺回路領域に、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
前記半導体基板のセル領域に、セルのソース及びドレーン領域に用いられる不純物領域を形成した後、前記周辺回路領域に駆動セルのＬＤＤ構造を形成する低濃度不純物領域を形成する工程と、
前記周辺回路領域に前記半導体基板と前記ゲートとを覆うエッチング停止層を形成し、前記セル領域のゲート側面に側壁を形成する工程と、
前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に、前記セル領域で不純物領域とコンタクトし、前記周辺回路領域においてエッチング停止層上に位置する伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記セル領域内の前記不純物領域とコンタクトしたプラグを形成する工程と、
前記周辺回路領域内の前記エッチング停止層上に絶縁物質層を形成し、低濃度不純物領域が露出するようにエッチバックして、前記周辺回路領域内のゲート側面にエッチング停止層及び絶縁物質層とからなる二重側壁を形成し、前記半導体基板が露出した部分に該半導体基板の導電型と反対の第２導電型の高濃度不純物領域を形成する工程と、
前記半導体基板上に酸化シリコン層又はＳＯＧ層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施することを特徴とする半導体装置の製造方法。
【請求項１１】
前記側壁とエッチング停止層とを形成する工程は、
前記半導体基板上に前記キャップ絶縁層を覆うように絶縁物質を形成する段階と、
前記絶縁物質層上に前記周辺回路領域を覆い、前記セル領域を露出させたフォトレジストを形成する段階と、
前記絶縁物質層を、前記フォトレジストをマスクとして用いてエッチバックして、前記セル領域内のゲート側面に側壁を形成しつつ、前記周辺回路領域内のエッチされない部分にエッチング停止層を形成する段階と、
前記フォトレジストを除去する段階とを含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記層間絶縁層を、酸化シリコンまたは窒化シリコンにより形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域上のみに形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記エッチング停止層及び前記絶縁物質層からなる二重側壁を、酸化シリコンまたは窒化シリコンにより形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで、化学−機械的研磨法でエッチバックして表面を平坦化することによって形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１６】
第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、
前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及び第１キャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、
露出した前記素子活性領域に、前記半導体基板の導電型と反対の第２導電型の不純物領域を形成し、前記ゲートの側面に側壁を形成する工程と、
前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように、不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、
前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上から前記フィールド絶縁層に延びて位置する第１プラグを形成する工程と、
前記半導体基板上に酸化シリコン層又はＳＯＧ層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記第１プラグが形成されない部分に第１層間絶縁層を形成する工程と、
前記第１キャップ絶縁層上に、前記第１プラグを覆うように第２層間絶縁層を形成した後パターニングすることにより、前記第１プラグのうち前記フィールド絶縁層に延びた部分を露出させる工程と、
前記第２層間絶縁層上に、前記第１プラグが露出した部分とコンタクトしたビットラインと第２キャップ絶縁層とを形成する工程と、
前記ビットラインの側面に側壁を形成するとともに、前記第２層間絶縁層のエッチングにより、前記第１プラグを露出させる工程と、
前記露出した第１プラグとコンタクトした第２プラグを形成する工程とを実施することを特徴とする半導体装置の製造方法。
【請求項１７】
前記第２層間絶縁層を形成する前に、前記第１プラグ上に低抵抗層を形成する工程を、更に実施することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記低抵抗層を、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）及びコバルト（Ｃｏ）のうちのいずれかの高融点金属をサリサイド化することによって形成することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第２プラグを形成する工程は、
第１及び第２キャップ絶縁層上にドープされた多結晶シリコンを、前記第１プラグとコンタクトするように蒸着し、前記第２キャップ絶縁層が露出するまでエッチバックすることにより前記伝導層を形成する段階と、
前記伝導層を前記第１プラグ上のみに残留するようにパターニングすることにより、前記第２プラグを形成する段階とを含むことを特徴とする請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するもので、特に、コンタクトホールを使用することなく、上部の伝導層と下部の伝導層とを接続するプラグを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の集積度が増加するにしたがって、配線幅が狭くなるだけでなく、単位セルの面積も減少してきている。従って、面積が減少したセルにおいて、セルのソース及びドレーン領域として用いられる不純物領域を露出させたコンタクトホールとゲートとの間の整合誤差許容度(alignment tolerance)が重要であり、整合誤差許容度が低くなると半導体装置の生産収率に直接に影響を及ぼすようになる。
【０００３】
従って、セルの面積が減少しても、ゲートとコンタクトホールとの間の整合誤差許容度が低くなることを防止することができる技術が開発されている。これらの技術のうち、自己整合コンタクト(Self-Aligned-Contact：以下、「ＳＡＣ」と略称する)法によれば、ゲートの上部及び側面に、層間絶縁層とエッチング選択比が異なる絶縁物質によりキャップ絶縁層と側壁とを形成することによって、誤整合等が発生してもゲートを露出させずに不純物領域を露出させるコンタクトホールを形成することができる。
【０００４】
図１６は従来の技術に係る半導体装置の平面図である。従来技術に係る半導体装置は、半導体基板１００上に形成されたフィールド絶縁層１０２により、素子活性領域が画定される。前記半導体基板１００上には、素子活性領域に、複数のワードライン（ゲート）１０６がフィールド絶縁層１０２と一部が重なるように形成されている。前記ゲート１０６は、上部に第１キャップ絶縁層１０８が形成されると共に、側面に側壁１１２が形成されている。そして、半導体基板１００の素子活性領域のゲート１０６両側に、半導体基板１００と反対の導電型の不純物がドープされた、ソース及びドレーン領域として用いられる不純物領域１１０が形成されている。
【０００５】
前記半導体基板１００上の上述した構造を覆うように、第１キャップ絶縁層１０８及び側壁１１２と異なるエッチング選択比を有する第１層間絶縁層１１４が形成されると共に、該第１層間絶縁層１１４に不純物領域１１０を露出させた第１コンタクトホール１１５，１１６が形成される。前記第１層間絶縁層１１４が第１キャップ絶縁層１０８及び側壁１１２と異なるエッチング選択比を有するので、第１コンタクトホール１１５，１１６は自己整合するように形成される。前記第１コンタクトホール１１５は、不純物領域１１０だけでなくフィールド絶縁層１０２を含んで露出するように形成され、他の第１コンタクトホール１１６は、不純物領域１１０のみが露出するように形成される。
【０００６】
そして、前記第１コンタクトホール１１５，１１６内に、第１プラグ１１８，１１９が不純物領域１１０とコンタクトするように形成される。
【０００７】
図１７〜図１９は、図１６に示したＡ−Ａ線における断面図であり、半導体装置の製造方法を示す図、また、図２０は従来技術に係るＳＡＣ工程段階における素子の構造を示す斜視図である。
【０００８】
まず、図１７に示すように、Ｐ型の半導体基板１００上に、浅溝絶縁(Shallow Trench Isolation：以下、「ＳＴＩ」と略称する)法によりフィールド絶縁層１０２を形成して、素子活性領域を画定する。次に、半導体基板１００が露出した部分を熱酸化しゲート酸化膜１０４を形成し、フィールド絶縁層１０２とゲート酸化膜１０４上に不純物がドープされた多結晶シリコン層と窒化シリコン層とを、化学的気相成長(Chemical Vapor Deposition：以下、「ＣＶＤ」と略称する)法により蒸着する。そして、窒化シリコン層と多結晶シリコン層とをフォトリソグラフィー(photolithography)法によりパターニングする。この時、多結晶シリコン層はゲート１０６となり、該ゲート１０６上の窒化シリコン層は第１キャップ絶縁層１０８となる。その後、第１キャップ絶縁層１０８をマスクとして用いて、半導体基板１００の素子活性領域が露出した部分に、Ｎ型の不純物をイオン注入して、ソース及びドレーン領域に用いられる不純物領域１１０を形成する。
【０００９】
次に、図１８に示すように、ゲート１０６及び第１キャップ絶縁層１０８の側面に側壁１１２を形成する。前記側壁１１２は、上述した構造の全表面に窒化シリコン等の第１キャップ絶縁層１０８とエッチング選択比が同一の絶縁物質を蒸着した後、反応性イオンエッチング(Reactive Ion Etch：以下、「ＲＩＥ」と略称する)法等により、不純物領域１１０が露出するまでエッチバックすることによって形成される。
【００１０】
そして、半導体基板１００上に第１キャップ絶縁層１０８及び側壁１１２を覆うように、ＵＳＧ(Undoped Silicate Glass)、ＰＳＧ(Phospho silicate Glass)、ＢＰＳＧ(Borophospho Silicate Glass)またはＴＥＯＳ(Tetra Eethyl Ortho Silicate)等の酸化シリコンを蒸着するか、ＳＯＧ(Spin On Glass)を塗布して第１層間絶縁層１１４を形成する。
【００１１】
その後、第１層間絶縁層１１４をフォトリソグラフィー法でパターニングして不純物領域１１０を露出させた第１コンタクトホール１１５、１１６を形成する。前記において、第１キャップ絶縁層１０８及び側壁１１２が第１層間絶縁層１１４とエッチング選択比が異なるので、第１コンタクトホール１１５、１１６をＳＡＣ法で形成することができる。
【００１２】
前記第１コンタクトホール１１５，１１６は、図２０に示すように、第１層間絶縁層１１４上にフォトレジスト１１７を塗布しパターニングした後、フォトレジスト１１７をマスクとして用いて、第１層間絶縁層１１４をエッチすることによって形成される。この際、第１コンタクトホール１１５は不純物領域１１０を含んでフィールド絶縁層１０２を露出するように形成され、他の第１コンタクトホール１１６は不純物領域１１０を露出するように形成される。
【００１３】
次に、図１９に示すように、第１層間絶縁層１１４及び不純物領域１１０上に、第１コンタクトホール１１５，１１６の内部を満たすように、不純物がドープされた多結晶シリコン層をＣＶＤ法で蒸着する。そして、その多結晶シリコン層を第１層間絶縁層１１４が露出するまで化学−機械的研磨(Chemical-Mechanical Polishing：以下、「ＣＭＰ」と略称する)法でエッチバックして、第１コンタクトホール１１５，１１６の内部のみに多結晶シリコンを残留させることにより、第１プラグ１１８，１１９を形成する。
【００１４】
前記第１プラグ１１８は、第１コンタクトホール１１５内における不純物領域１１０とコンタクトするだけでなく、フィールド絶縁層１０２にも延びて形成され、他の第１プラグ１１９は、他の第１コンタクトホール１１６内における不純物領域１１０とコンタクトするように形成される。図示されていないが、第１プラグ１１８のフィールド絶縁層１０２に延びた部分は、ゲート１０６と直交してフィールド領域上に形成されるビットライン（図示されていない）とコンタクトしている。
【００１５】
図２１〜図２４は、従来の技術によって、セル領域ＣＡ１と周辺回路領域ＰＡ１との工程を同時に実施することによる半導体装置の製造方法を説明する図であり、図１７〜図１９と同一部分は同一符号で示す。
【００１６】
まず、図２１に示すように、セル領域ＣＡ１と周辺回路領域ＰＡ１とを有するＰ型の半導体基板１００上に、ＳＴＩ法でフィールド絶縁層１０２を形成することにより素子活性領域を画定する。次に、半導体基板１００が露出した部分を熱酸化してゲート酸化膜１０４を形成し、フィールド絶縁層１０２とゲート酸化膜１０４上に不純物がドープされた多結晶シリコン層と窒化シリコン層とをＣＶＤ法で蒸着する。そして、窒化シリコン層と多結晶シリコン層とをフォトリソグラフィー法でパターニングする。この時、多結晶シリコンはゲート１０６，１２０となり、該ゲート１０６，１２０上の窒化シリコン層は第１キャップ絶縁層１０８となる。その後、第１キャップ絶縁層１０８をマスクとして用いて、半導体基板１００の素子活性領域が露出した部分に、Ｎ型の不純物を低いドーズ量でイオン注入することにより、セル領域ＣＡ１にメモリセルのソース及びドレーン領域に用いられる不純物領域１１０を形成し、周辺回路領域ＰＡ１に駆動セルのＬＤＤ(Lightly Doped Drain)構造を構成する低濃度不純物領域１２２を形成する。
【００１７】
次に、図２２に示すように、ゲート１０６及び第１キャップ絶縁層１０８の側面に側壁１１２を形成する。前記側壁１１２は、上述した構造の全表面に窒化シリコン等の第１キャップ絶縁層１０８とエッチング選択比が同一である絶縁物質を蒸着した後、ＲＩＥ法で不純物領域１１０，１２２が露出するまでエッチバックすることにより形成される。そして、半導体基板１００上にフォトレジスト１２４を塗布した後、露光及び現像により周辺回路領域ＰＡ１を露出させる。フォトレジスト１２４をマスクとして用いて、半導体基板１００の周辺回路領域ＰＡ１が露出した部分にＮ型の不純物を高いドーズ量でイオン注入することにより、低濃度不純物領域１２２と重なり、駆動セルのソース及びドレーン領域に用いられる高濃度不純物領域１２６を形成する。
【００１８】
次に、図２３に示すように、図２２に示すフォトレジスト１２４を除去する。そして、半導体基板１００上に、第１キャップ絶縁層１０８及び側壁１１２を覆うように、ＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の酸化シリコン層を蒸着するか、またはＳＯＧで塗布して第１層間絶縁層１１４を形成する。その後、第１層間絶縁層１１４をフォトリソグラフィー法でパターニングして、セル領域ＣＡ１内の不純物領域１１０を露出させた第１コンタクトホール１１５，１１６を形成する。この時、第１コンタクトホール１１５は、不純物領域１１０を含みフィールド絶縁層１０２を露出させるように形成され、他の第１コンタクトホール１１６は、不純物領域１１０を露出させるように形成される。前記第１キャップ絶縁層１０８及び側壁１１２は、第１層間絶縁層１１４とエッチング選択比が異なるので、第１コンタクトホール１１５，１１６をＳＡＣ法により形成することができる。
【００１９】
次に、図２４に示すように、第１層間絶縁層１１４上に第１コンタクトホール１１５，１１６の内部を満たすように、不純物がドープされた多結晶シリコン層をＣＶＤ法で蒸着する。そして、多結晶シリコン層を、第１層間絶縁層１１４が露出するまでＣＭＰ法によりエッチバックして、第１コンタクトホール１１５，１１６の内部のみに多結晶シリコンを残留させた第１プラグ１１８，１１９を形成する。
【００２０】
前記第１プラグ１１８は、第１コンタクトホール１１５内における不純物領域１１０とコンタクトするだけでなく、フィールド絶縁層１０２にも延びて形成され、他の第１プラグ１１９は他の第１コンタクトホール１１６内における不純物領域１１０とコンタクトするように形成される。図示していないが、第１プラグ１１８のフィールド絶縁層１０２に延びた部分は、ゲート１０６と直交してフィールド領域上に形成されるビットライン（図示されていない）とコンタクトしている。
【００２１】
図２５〜図２８は、図１９の工程後に、図１６に示したＡ−Ａ線及びＢ−Ｂ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体の製造方法を示す図であって、図１７〜図１９と同一部分は同一符号で示す。
【００２２】
まず、図２５に示すように、図１９の工程を完了した後、第１層間絶縁層１１４及び第１プラグ１１８、１１９上に酸化シリコンをＣＶＤ方法で蒸着することにより、第２層間絶縁層１３０を形成する。
【００２３】
次に、図２６に示すように、第２層間絶縁層１３０をフォトリソグラフィー法でパターニングして、第１プラグ１１８のフィールド絶縁層１０２に延びた部分を露出させる。第２層間絶縁層１３０上にタングステン（Ｗ）等の導電性金属を、第１プラグ１１８が露出した部分とコンタクトするように蒸着し、導電性金属上に第２層間絶縁層１３０とエッチング選択比が異なる窒化シリコン等の絶縁物質を蒸着する。そして、絶縁物質及び導電性金属をフォトリソグラフィー法により順にパターニングすることにより、第２キャップ絶縁層１３４とビットライン１３２とを形成する。この時、ビットライン１３２及び第２キャップ絶縁層１３４は、フィールド絶縁層１０２と対応する部分に、ゲート１０６と直交方向に長く形成される。
【００２４】
次に、図２７に示すように、ビットライン１３２及び第２キャップ絶縁層１３４の側面に側壁１３６を形成する。前記側壁１３６は、第２層間絶縁層１３０上に、第２キャップ絶縁層１３４を覆うように窒化シリコン等の絶縁物質を蒸着した後、ＲＩＥ法でエッチバックすることによって形成する。そして、第２層間絶縁層１３０上に、第２キャップ絶縁層１３４及び側壁１３６を覆うように酸化シリコンをＣＶＤ法で蒸着して、第３層間絶縁層１３８を形成する。その後、第２及び第３層間絶縁層１３０、１３８をフォトリソグラフィー法によりパターニングして、第１プラグ１１９を露出させた第２コンタクトホール１４０を形成する。前記第２キャップ絶縁層１３４及び側壁１３６が、第２及び第３層間絶縁層１３０，１３８とエッチング選択比が異なるので、第２コンタクトホール１４０をＳＡＣ法で形成することができる。
【００２５】
次に、図２８に示すように、第３層間絶縁層１３８上に、第２コンタクトホール１４０の内部を満たすように、不純物がドープされた多結晶シリコンをＣＶＤ法で蒸着する。そして、第３層間絶縁層１３８が露出するまで、ＣＭＰ法で多結晶シリコンをエッチバックすることにより、第２コンタクトホール１４０の内部のみに多結晶シリコンを残留させた第２プラグ１４２を形成する。
【００２６】
【発明が解決しようとする課題】
しかし、上述した従来の技術による半導体装置の製造方法は、第１キャップ絶縁層１０８を覆うように第１層間絶縁層１１４を形成するので、その厚さが厚くなり第１コンタクトホール１１５，１１６を形成し難いばかりでなく、該第１コンタクトホール１１５，１１６の縦横比が大きくなって、第１プラグ１１８，１１９にボイドが形成されるという問題点があった。そして、第１及び第２プラグ１１８，１１９，１４２を形成するための第１及び第２コンタクトホール１１５，１１６，１４０を形成する時、露出させる面積が狭いので露光工程が難しいという問題点があった。また、第１コンタクトホール１１５，１１６を形成する時、半導体基板１００がエッチングにより損傷するという問題点があった。さらに、周辺回路領域ＰＡ１内の第２ゲート１２０側面の側壁１１２を、セル領域ＣＡ１内に形成された第１ゲート１０６の側面の側壁１１２と同一に形成するので、周辺回路領域ＰＡ１内に形成される低濃度不純物領域１２２が狭くなり、短チャネル効果によりホットキャリアが発生するという問題点があった。
【００２７】
そこで、本発明の目的は、コンタクトホールを形成することなくにプラグを形成することにより、露光工程が容易な半導体装置の製造方法を提供することにある。また、本発明の他の目的は、半導体基板がエッチングの際に損傷することを抑制することができる半導体装置の製造方法を提供することにある。さらに、本発明の他の目的は、周辺回路領域内の駆動セルにおける短チャネル効果によるホットキャリアの発生を防止することができる半導体装置の製造方法を提供することにある。
【００２８】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、露出した前記素子活性領域に前記半導体基板の導電型と反対の第２導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記不純物領域とコンタクトしたプラグを形成する工程と、前記半導体基板上に酸化シリコン層又はＳＯＧ層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上における、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施するものである。なお、前記キャップ絶縁層を、酸化シリコンまたは窒化シリコンで形成するものとしてもよい。また、前記側壁を、酸化シリコンまたは窒化シリコンで形成するものとしてもよい。
【００２９】
また、前記伝導層を、化学−機械的研磨法によるエッチバックにより形成するものとしてもよい。さらに、前記プラグを、前記伝導層の異方性エッチングを含むフォトリソグラフィー法による選択的なパターニングにより形成するものとしてもよい。さらに、前記プラグを、前記フィールド絶縁層が露出するように前記伝導層をパターニングすることにより形成するものとしてもよい。また、前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域上のみに形成するものとしてもよい。さらに、前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして表面を平坦化することによって形成するものとしてもよい。
【００３０】
また、本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、露出した前記素子活性領域に前記半導体基板の導電型と反対の第２導電型の不純物領域を形成した後、前記ゲートの側面に側壁を形成する工程と、前記不純物領域上に不純物がドープされた多結晶シリコンを前記キャップ絶縁層及び側壁を覆うように蒸着し、前記キャップ絶縁層が露出するまで化学−機械的研磨法でエッチバックして、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置し、残りは前記不純物領域上のみに残留するプラグを形成する工程と、前記半導体基板上に酸化シリコンを蒸着した後、前記プラグが露出するまで化学−機械的研磨法でエッチバックして、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施するものである。
【００３１】
さらに、本発明に係る他の半導体装置の製造方法は、セル領域及び周辺回路領域を有する第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、前記セル領域及び周辺回路領域に、ゲート及びキャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、前記半導体基板のセル領域に、セルのソース及びドレーン領域に用いられる不純物領域を形成した後、前記周辺回路領域に駆動セルのＬＤＤ構造を形成する低濃度不純物領域を形成する工程と、前記周辺回路領域に前記半導体基板と前記ゲートとを覆うエッチング停止層を形成し、前記セル領域のゲート側面に側壁を形成する工程と、前記半導体基板上に酸化シリコン層又はＳＯＧ層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に、前記セル領域で不純物領域とコンタクトし、前記周辺回路領域においてエッチング停止層上に位置する伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記セル領域内の前記不純物領域とコンタクトしたプラグを形成する工程と、前記周辺回路領域内のエッチング停止層上に絶縁物質層を形成し、低濃度不純物領域が露出するようにエッチバックして、前記周辺回路領域内のゲート側面にエッチング停止層及び絶縁物質層とからなる二重側壁を形成し、前記半導体基板が露出した部分に該半導体基板の導電型と反対の第２導電型の高濃度不純物領域を形成する工程と、前記半導体基板上に酸化シリコン層又はＳＯＧ層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記プラグが形成されない部分に層間絶縁層を形成する工程とを実施するものである。
【００３２】
なお、前記側壁とエッチング停止層とを形成する工程は、前記半導体基板上に前記キャップ絶縁層を覆うように絶縁物質を形成する段階と、前記絶縁物質層上に前記周辺回路領域を覆い、前記セル領域を露出させたフォトレジストを形成する段階と、前記絶縁物質層を、前記フォトレジストをマスクとして用いてエッチバックして、前記セル領域内のゲート側面に側壁を形成しつつ、前記周辺回路領域内のエッチングされない部分にエッチング停止層を形成定する段階と、前記フォトレジストを除去する段階とを含むものである。また、前記層間絶縁層を、酸化シリコンまたは窒化シリコンにより形成するものとしてもよい。さらに、前記プラグを、その一部は前記不純物領域上及び前記フィールド絶縁層に延びて位置するように形成し、残りは前記不純物領域のみに形成するものとしてもよい。さらに、前記エッチング停止層及び前記絶縁物質層からなる二重側壁を、酸化シリコンまたは窒化シリコンにより形成するものとしてもよい。また、前記層間絶縁層を、酸化シリコンを蒸着した後、前記プラグが露出するまで、化学−機械的研磨法でエッチバックして表面を平坦化することによって形成するものとしてもよい。
【００３３】
さらに、本発明に係る他の半導体装置の製造方法は、第１導電型の半導体基板上にフィールド絶縁層を形成することにより、素子活性領域を画定する工程と、前記素子活性領域の表面にゲート酸化膜を形成した後、ゲート及び第１キャップ絶縁層を前記ゲート酸化膜上に長く形成する工程と、露出した前記素子活性領域に、前記半導体基板の導電型と反対の第２導電型の不純物領域を形成し、前記ゲートの側面に側壁を形成する工程と、前記不純物領域上に、前記キャップ絶縁層及び前記側壁を覆うように、不純物がドープされた多結晶シリコン層を形成した後、前記キャップ絶縁層が露出するまでエッチバックを行うことにより、前記半導体基板上の前記ゲート間に前記不純物領域とコンタクトした伝導層を形成する工程と、前記伝導層をパターニングすることにより、前記不純物領域とコンタクトし、その一部は前記不純物領域上から前記フィールド絶縁層に延びて位置する第１プラグを形成する工程と、前記半導体基板上に酸化シリコン層又はＳＯＧ層を形成した後、前記プラグが露出するまでエッチバックを行うことにより、前記半導体基板上に、前記ゲート間の前記第１プラグが形成されない部分に第１層間絶縁層を形成する工程と、前記第１キャップ絶縁層上に、前記第１プラグを覆うように第２層間絶縁層を形成した後パターニングすることにより、前記第１プラグのうち前記フィールド絶縁層に延びた部分を露出させる工程と、前記第２層間絶縁層上に、前記第１プラグが露出した部分とコンタクトしたビットラインと第２キャップ絶縁層とを形成する工程と、前記ビットラインの側面に側壁を形成した後、前記第２層間絶縁層のエッチングにより、前記第１プラグを露出させる工程と、前記露出した第１プラグとコンタクトするように第２プラグを形成する工程とを実施するものである。なお、前記第２層間絶縁層を形成する前に、前記第１プラグ上に低抵抗層を形成する工程を、更に実施するものとしてもよい。また、前記低抵抗層を、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）及びコバルト（Ｃｏ）のうちのいずれかの高融点金属をサリサイド化することによって形成するものとしてもよい。
【００３４】
さらに、前記第２プラグを形成する工程は、第１及び第２キャップ絶縁層上にドープされた多結晶シリコンを、前記第１プラグとコンタクトするように蒸着し、前記第２キャップ絶縁層が露出するまでエッチバックすることにより前記伝導層を形成する段階と、前記伝導層を前記第１プラグ上のみに残留するようにパターニングすることにより、前記第２プラグを形成する段階とを含むものとしてもよい。
【００３５】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を説明する。図１は、本発明の製造方法によって製造される半導体装置の平面図である。この半導体装置は、半導体基板２００上に形成されたフィールド絶縁層２０２により素子活性領域が画定される。前記半導体基板２００の素子活性領域には、複数のワードライン（ゲート）２０６がフィールド絶縁層２０２と重なるように形成される。前記ゲート２０６は、上部に第１キャップ絶縁層２０８が形成されると共に、側面に側壁２１２が形成される。そして、前記半導体基板２００の素子活性領域に位置するゲート２０６の両側に、半導体基板２００と反対の導電型の不純物がドープされたソース及びドレーン領域として用いられる不純物領域２１０が形成される。
【００３６】
前記半導体基板２００上の不純物領域２１０上に、プラグ２１６，２１８がコンタクトして形成される。前記プラグ２１６，２１８は不純物領域２１０とコンタクトして形成されるが、プラグ２１６は不純物領域２１０上のみに形成され、他のプラグ２１８は不純物領域２１０だけでなく、フィールド絶縁層２０２上にも延びて形成される。そして、フィールド絶縁層２０２が露出した部分上に、第１キャップ絶縁層２０８及び側壁２１２と異なるエッチング選択比を有する層間絶縁層２１９が形成される。前記層間絶縁層２１９は、プラグ２１６，２１８が形成されない部分に絶縁物質を蒸着した後、エッチバックすることによって形成される。
【００３７】
図２〜図５は、図１に示したＣ−Ｃ線における断面構造で、半導体装置の製造方法を示す図であり、図６は、本発明に係る製造方法により、プラグが形成された段階における構造を示す斜視図である。
【００３８】
まず、図２に示すように、第１導電型として例えばＰ型の半導体基板２００上に、ＳＴＩ法またはＬＯＣＯＳ(Local Oxidation of Silicon)法でフィールド絶縁層２０２を形成することにより、素子活性領域を画定する。次に、半導体基板２００が露出した部分、即ち素子活性領域表面を熱酸化してゲート酸化膜２０４を形成する。フィールド絶縁層２０２とゲート酸化膜２０４上に不純物がドープされた多結晶シリコンと、酸化シリコンまたは窒化シリコンの絶縁物質とをＣＶＤ法で順次蒸着する。そして、形成された絶縁物質層と多結晶シリコン層とをフォトリソグラフィー法で順次パターニングする。この時残留する多結晶シリコン層はゲート２０６となり、該ゲート２０６上の絶縁物質は第１キャップ絶縁層２０８となる。その後、第１キャップ絶縁層２０８をマスクとして用いて、半導体基板２００の素子活性領域が露出した部分に、第２導電型として、例えばリン（Ｐ）またはヒ素（Ａｓ）等のＮ型不純物をイオン注入して、ソース及びドレーン領域に用いられる不純物領域２１０を形成する。
【００３９】
次に、図３に示すように、ゲート２０６及び第１キャップ絶縁層２０８の側面に側壁２１２を形成する。前記側壁２１２は、上述した構造の全表面に酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着した後、ＲＩＥ法等により不純物領域２１０が露出するまでエッチバックすることによって形成される。
【００４０】
次に、図４に示すように、半導体基板２００の不純物領域２１０上に、不純物がドープされた多結晶シリコンを、第１キャップ絶縁層２０８及び側壁２１２を覆うようにＣＶＤ法により蒸着して伝導層２１４を形成する。そして、第１キャップ絶縁層２０８が露出するまで、ＣＭＰ法で伝導層２１４をエッチバックすることにより、ゲート２０６間のみに多結晶シリコンが残留するようにする。
【００４１】
次に、図５に示すように、図４に示す伝導層２１４をＲＩＥ法等の異方性エッチングを含むフォトリソグラフィー法で選択的にパターニングして、第１プラグ２１６，２１８を形成する。前記において、第１プラグ２１６，２１８は、図６に示すエッチングマスクとして用いられるフォトレジスト２１７を塗布してからパターニングした後、該フォトレジスト２１７をマスクとして用いて、図４に示す伝導層２１４を、フィールド絶縁層２０２が露出するようにエッチすることによって形成する。この時、フォトレジスト２１７は、伝導層２１４の第１プラグ２１６，２１８が形成される部分及び第１キャップ絶縁層２０８上に残留するようにパターニングすればよいので、露光工程が容易になる。また、第１プラグ２１６，２１８は、フィールド絶縁層２０２が露出するようにパターニングすることによって、不純物領域２１０上に形成するので、不純物領域２１０のエッチングによる損傷を抑制することができる。
【００４２】
前記第１プラグ２１６は、不純物領域２１０とコンタクトするだけでなく、フィールド絶縁層２０２にも延びて形成され、他の第１プラグ２１８は、不純物領域２１０とコンタクトするように形成される。図示していないが、第１プラグ２１６のフィールド絶縁層２０２に延びた部分は、ゲート２０６と直交してフィールド領域上に形成されるビットライン（図示されない）とコンタクトしている。次に、半導体基板２００上に、ＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の酸化シリコンを蒸着するか、またはＳＯＧで塗布することにより、第１層間絶縁層２１９を形成する。そして、第１プラグ２１６、２１８が露出するまで、ＣＭＰ法で第１層間絶縁層２１９をエッチバックすることによって表面を平坦化する。
【００４３】
図７〜図１１は、本発明の実施の形態に係るセル領域ＣＡ２及び周辺回路領域ＰＡ２を同時に形成する工程による半導体装置の製造方法を説明する図であり、図２〜図５と同一部分は同一符号で示す。
【００４４】
まず、図７に示すように、セル領域ＣＡ２と周辺回路領域ＰＡ２を有するＰ型の半導体基板２００上に、ＳＴＩ法またはＬＯＣＯＳ法でフィールド絶縁層２０２を形成することにより、素子活性領域を画定する。次に、半導体基板２００が露出した部分、即ち素子活性領域表面を熱酸化することにより、ゲート酸化膜２０４を形成する。フィールド絶縁層２０２とゲート酸化膜２０４上に、不純物がドープされた多結晶シリコンと、酸化シリコンまたは窒化シリコンの絶縁物質とをＣＶＤ法で順次蒸着する。
【００４５】
そして、ゲート酸化膜２０４上の絶縁物質層と多結晶シリコン層とを、フォトリソグラフィー法を利用して、素子活性領域方向に長くパターニングする。この時、残留する多結晶シリコンはゲート２０６，２２０となり、該ゲート２０６，２２０上の絶縁物質は第１キャップ絶縁層２０８となる。その後、第１キャップ絶縁層２０８をマスクとして用いて、リン（Ｐ）またはヒ素（Ａｓ）等のＮ型不純物を低いドーズ量でイオン注入して、セル領域ＣＡ２にメモリセルのソース及びドレーン領域として用いられる不純物領域２１０と、周辺回路領域ＰＡ２に駆動セルのＬＤＤ構造を形成する低濃度不純物領域２２２を形成する。
【００４６】
次に、図８に示すように、セル領域ＣＡ２内のゲート２０６及び第１キャップ絶縁層２０８の側面に側壁２１２を形成し、周辺回路領域ＰＡ２内の半導体基板２００及びゲート２０６上にエッチング停止層２２４を形成する。前記側壁２１２は、上述した構造の全表面に酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着し、周辺回路領域ＰＡ２内の絶縁物質上にフォトレジスト２２６を形成した後、セル領域ＣＡ２内の露出した部分を、ＲＩＥ法等で不純物領域２１０が露出するまでエッチバックすることにより形成される。この時、周辺回路領域ＰＡ２内に残留する絶縁物質は、半導体基板２００及びゲート２２０とエッチング選択比が異なるエッチング停止層２２４となる。
【００４７】
次に、図９に示すように、図８に示す周辺回路領域ＰＡ２内のフォトレジスト２２６を除去する。そして、半導体基板２００上に、上述した構造を覆うように不純物がドープされた多結晶シリコンをＣＶＤ法で蒸着して伝導層２１４を形成する。その後、第１キャップ絶縁層２０８が露出するまで、ＣＭＰ法で伝導層２１４をエッチバックして、ゲート２０６，２２０間のみに多結晶シリコンが残留するようにする。この時、伝導層２１４は、セル領域ＣＡ２内では不純物領域２１０とコンタクトするように形成され、周辺回路領域ＰＡ２内ではエッチング停止層２２４上のみに形成される。
【００４８】
次に、図１０に示すように、伝導層２１４がセル領域ＣＡ２内の不純物領域２１０のみにコンタクトするように、ＲＩＥ法等の異方性エッチングを含むフォトリソグラフィー法でパターニングして第１プラグ２１６，２１８を形成する。前記第１プラグ２１６は、不純物領域２１０とコンタクトするだけでなくフィールド絶縁層２０２にも延びて形成され、他の第１プラグ２１８は、不純物領域２１０とコンタクトするように形成される。図示していないが、第１プラグ２１６のフィールド絶縁層２０２に延びた部分は、ゲート２０６と直交してフィールド領域上に形成されたビットライン（図示されない）とコンタクトしている。この時、第１プラグ２１６，２１８が不純物領域２１０上に残留するようにパターニングするので、不純物領域２１０がエッチングにより損傷するのを抑制することができる。また、周辺回路領域ＰＡ２内の半導体基板２００及びゲート２２０は、エッチング停止層２２４があるためエッチされない。
【００４９】
次に、第１プラグ２１６，２１８及びエッチング停止層２２４上に、酸化シリコンまたは窒化シリコン等をＣＶＤ法で蒸着することにより、絶縁物質層２３０を形成する。そして、周辺回路領域ＰＡ２内の絶縁物質２３０及びエッチング停止層２２４を、ＲＩＥ法等で不純物領域２２２が露出するまでエッチバックする。この時、ゲート２２０の側面にエッチング停止層２２４及び絶縁物質層２３０からなる二重側壁２３２が形成される。
【００５０】
その後、キャップ層２０８及び二重側壁２３２をマスクとして用いて、周辺回路領域ＰＡ２における半導体基板２００が露出した部分に、リン（Ｐ）またはヒ素（Ａｓ）等のＮ型不純物を高いドーズ量でイオン注入して、低濃度不純物領域２２２と重なり、駆動セルのソース及びドレーン領域に用いられる高濃度不純物領域２３５を形成する。前記において、高濃度不純物領域２３５を形成する時、エッチング停止層２２４及び絶縁物質層２３０からなる二重側壁２３２により、低濃度不純物領域２２２の大きさを十分に確保することができるので、周辺回路領域ＰＡ２内の駆動セルに短チャネル効果によりホットキャリアが発生することを防止することができる。
【００５１】
次に、図１１に示すように、半導体基板２００上に、ＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の酸化シリコンを蒸着するか、またはＳＯＧで塗布して第１層間絶縁層２１９を形成する。そして、第１プラグ２１６，２１８が露出するまで、ＣＭＰ法で第１層間絶縁層２１９をエッチバックすることによって表面を平坦化する。
【００５２】
図１２〜図１５は、図５の工程後に図１に示したＣ−Ｃ線及びＤ−Ｄ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体装置の製造方法を示す図であって、図２〜図５と同一部分は同一符号で示す。
【００５３】
まず、図１２に示すように、図２〜図５に示す工程を完了した後、第１プラグ２１６，２１８の表面に低抵抗層２３４を形成する。前記低抵抗層２３４は、タングステン（Ｗ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）またはコバルト（Ｃｏ）等の高融点金属によりサリサイド(salicide)化処理を実施して、第１プラグ２１６，２１８のみに形成されるようにする。
【００５４】
次に、第１層間絶縁層２１９及び第１キャップ絶縁層２０８上に、酸化シリコンまたは窒化シリコンを、第１プラグ２１６，２１８上の低抵抗層２３４を覆うようにＣＶＤ法で蒸着することにより第２層間絶縁層２３６を形成する。そして、第２層間絶縁層２３６をフォトリソグラフィー法でパターニングすることにより、第１プラグ２１６上に形成された低抵抗層２３４のフィールド絶縁層２０２に延びた部分を露出させる。
【００５５】
次に、図１３に示すように、第２層間絶縁層２３６上に、第１プラグ２１６上に形成された低抵抗層２３４が露出した部分とコンタクトするように、タングステン（Ｗ）等の導電性金属を蒸着し、該導電性金属上に酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着し、フォトリソグラフィー法で順にパターニングして、ビットライン２３８及び第２キャップ絶縁層２４０を形成する。この時、ビットライン２３８及び第２キャップ絶縁層２４０は、フィールド絶縁層２０２と対応する部分に、ゲート２０６と直交方向に長く形成される。
【００５６】
次に、図１４に示すように、ビットライン２３８及び第２キャップ絶縁層２４０の側面に側壁２４２を形成する。前記側壁２４２は、第２層間絶縁層２３６上に酸化シリコンまたは窒化シリコン等の絶縁物質を、ＣＶＤ法で第２キャップ絶縁層２４０を覆うように蒸着し、ＲＩＥ法によりエッチバックすることによって形成される。前記側壁２４２の形成時、第２層間絶縁層２３６がエッチされるようにオーバーエッチング(over etch)を行い、第１プラグ２１８と他の第１プラグ２１６のビットライン２３８とコンタクトしない部分の低抵抗層２３４が露出するようにする。
【００５７】
次に、上述した構造の全表面に不純物がドープされた多結晶シリコンを低抵抗層２３４とコンタクトするようにＣＶＤ法で蒸着し、第２キャップ絶縁層２４０が露出するようにＣＭＰ法でエッチバックして伝導層（図示されていない）を形成する。そして、伝導層が第１プラグ２１８上の低抵抗層２３４の表面のみに残留するようにパターニングして第２プラグ２４４を形成する。前記第２プラグ２４４は、第１プラグ２１８と共に不純物領域２１０とキャパシタのストレージ電極（図示されていない）を電気的に接続させるもので、第１プラグ２１６上の低抵抗層２３４の表面には、伝導層が残留しないようにする。また、低抵抗層２３４は、第１プラグ２１８と第２プラグ２４４と間の接触抵抗を減少させる。
【００５８】
次に、図１５に示すように、半導体基板２００上にＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の酸化シリコンを蒸着するか、またはＳＯＧで塗布して第２プラグ２４４を覆う第３層間絶縁層２４６を形成する。そして、第３層間絶縁層２４６を、第２プラグ２４４が露出するようにＣＭＰ法でエッチバックすることによって表面を平坦化する。以上のような工程の後に、上述した構造上にキャパシタを形成する。
【００５９】
上述のような本発明による半導体装置の製造方法は、ソース及びドレーン領域に用いられる不純物領域が露出した状態で、不純物がドープされた多結晶シリコンを蒸着した後、ＲＩＥ法等の異方性エッチングを含むフォトリソグラフィー法で選択的にパターニングすることにより、その一部は不純物領域とコンタクトし、残りは不純物領域とコンタクトするだけでなくフィールド絶縁層に延びたプラグを形成する。そして、半導体基板上にプラグを覆うように層間絶縁層を形成し、ＣＭＰ法で表面を平坦化するものである。
【００６０】
【発明の効果】
本発明は以上説明したように、プラグを形成する時にコンタクトホールを形成することなく、マスクとして用いられるフォトレジストを、伝導層のプラグが形成される部分とキャップ絶縁層上とに残留するようにパターニングするので、露光工程が容易である。また、不純物領域上に残留するようにパターニングしてプラグを形成するので、不純物領域がエッチングにより損傷することを抑制することができる。そして、周辺回路領域内に二重側壁を用いてソース及びドレーン領域を形成するので、駆動セルの短チャネル効果によるホットキャリアの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の製造方法によって製造される半導体装置の平面図である。
【図２】図１に示す半導体装置のＣ−Ｃ線における断面図で、本発明の製造方法を説明する図である。
【図３】図１に示す半導体装置のＣ−Ｃ線における断面図で、本発明の製造方法を説明する図である。
【図４】図１に示す半導体装置のＣ−Ｃ線におけるで断面図で、本発明の製造方法を説明する図である。
【図５】図１に示す半導体装置のＣ−Ｃ線における断面図で、本発明の製造方法を説明する図である。
【図６】本発明に係る製造方法により、プラグが形成された段階における構造を示す斜視図である。
【図７】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図８】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図９】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図１０】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図１１】本発明の製造方法において、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図１２】本発明の製造方法において、図５に示す工程後に図１に示したＣ−Ｃ線及びＤ−Ｄ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体装置の製造方法を示す図である。
【図１３】本発明の製造方法において、図５に示す工程後に図１に示したＣ−Ｃ線及びＤ−Ｄ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体装置の製造方法を示す図である。
【図１４】本発明の製造方法において、図５に示す工程後に図１に示したＣ−Ｃ線及びＤ−Ｄ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体装置の製造方法状態を示す図である。
【図１５】本発明の製造方法において、図５に示す工程後に図１に示したＣ−Ｃ線及びＤ−Ｄ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体装置の製造方法状態を示す図である。
【図１６】従来技術による半導体装置を示す平面図である。
【図１７】図１６に示した半導体装置のＡ−Ａ線における断面図であり、製造方法を説明する図である。
【図１８】図１６に示した半導体装置のＡ−Ａ線における断面図であり、製造方法を説明する図である。
【図１９】図１６に示した半導体装置のＡ−Ａ線における断面図であり、製造方法を説明する図である。
【図２０】従来の技術に係るＳＡＣ工程段階における素子の構造を示す斜視図である。
【図２１】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図２２】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図２３】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図２４】従来の技術によって、セル領域と周辺回路領域とを同時に形成する工程による半導体装置の製造方法を説明する図である。
【図２５】図１９の工程後に、図１６に示したＡ−Ａ線及びＢ−Ｂ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体の製造方法を示す図である。
【図２６】図１９の工程後に、図１６に示したＡ−Ａ線及びＢ−Ｂ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体の製造方法を示す図である。
【図２７】図１９の工程後に、図１６に示したＡ−Ａ線及びＢ−Ｂ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体の製造方法を示す図である。
【図２８】図１９の工程後に、図１６に示したＡ−Ａ線及びＢ−Ｂ線における断面構造に、さらに第２プラグを形成する工程を追加する半導体の製造方法を示す図である。
【符号の説明】
２００：半導体基板
２０２：フィールド絶縁層
２０４：ゲート酸化膜
２０６、２２０：ゲート
２０８、２４０：キャップ絶縁層
２１０：不純物領域
２１２：側壁
２１４：伝導層
２１６、２１８：プラグ
２１７：フォトレジスト
２１９：層間絶縁層
２２４：エッチング停止層
２３４：低抵抗層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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