(57)【特許請求の範囲】
【請求項１】
陰極を低位電源に接続した直流電源と、
一端を出力端子に接続した位相補償コンデンサと、
前記直流電源の陽極に接続されたエミッタ端子、前記出力端子に接続されたコレクタ端子を有するｐｎｐ型トランジスタと、
前記出力端子に入力側が接続され、前記直流電源に接続され、該直流電源から駆動電源が供給され、所定の基準電圧に応じた増幅信号を出力するアンプを有する制御回路と、
前記直流電源の陽極に一端を接続した電流制限抵抗と、該電流制限抵抗の他端にアノード端子側を接続したダイオードと、前記ダイオードのカソード端子側及び前記低位電源に接続されたドレイン端子、前記アンプの出力側及び前記位相補償コンデンサの他端に接続したゲート端子を有するｐＭＯＳトランジスタと、前記ｐＭＯＳトランジスタのソース端子に接続されたエミッタ端子、前記電流制限抵抗の他端に接続されたベース端子、前記ｐｎｐ型トランジスタのベース端子に接続されたコレクタ端子を有するｎｐｎ型トランジスタとを有する駆動回路
とを備えることを特徴とする電源回路。
【請求項２】
電源端子、駆動端子、位相補償端子、出力電圧検出端子を有し、
前記出力電圧検出端子に入力側が接続され、前記電源端子に接続され、該電源端子から駆動電源が供給さ、所定の基準電圧に応じた増幅信号を出力するアンプを有する制御回路と、
前記電源端子に一端を接続した電流制限抵抗と、該電流制限抵抗の他端にアノード端子側を接続したダイオードと、前記ダイオードのカソード端子側及び前記低位電源に接続されたドレイン端子、前記アンプの出力側及び前記位相補償端子に接続したゲート端子を有するｐＭＯＳトランジスタと、前記ｐＭＯＳトランジスタのソース端子に接続されたエミッタ端子、前記電流制限抵抗の他端に接続されたベース端子、前記駆動端子に接続されたコレクタ端子を有するｎｐｎ型トランジスタとを有する駆動回路
とを備えることを特徴とする半導体集積回路。
【請求項３】
前記ダイオードが複数個直列接続されていることを特徴とする請求項２記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源回路に関するもので、特に車載用として用いられる半導体集積回路に関する。
【０００２】
【従来の技術】
従来の電源回路は、図３に示すように、陰極を低位電源ＶＳＳに接続した直流電源１０３と、エミッタ端子を直流電源１０３の陽極に接続し、コレクタ端子を出力端子１０５に接続したｐｎｐ型トランジスタＱ１０１と、出力端子１０５に接続された制御回路１０２と、制御回路１０２の出力側に接続され、ｐｎｐ型トランジスタQ１０１のベース端子及び直流電源１０３の陽極に接続された駆動回路と、駆動回路の入力及び出力端子１０５間に接続された位相補償コンデンサC１０１により構成される。
【０００３】
制御回路１０２は出力電圧検出端子（図面になし）からの出力電圧Ｖｏｕｔを入力とし、出力電圧が基準電圧を超えると制御信号を出力する。駆動回路１０１は、制御信号を更に位相補償コンデンサＣ１０１により位相補償した信号を入力とし、ｐｎｐ型トランジスタQ１０２を駆動する。
【０００４】
【発明が解決しようとする課題】
しかし、図３で示した電源回路の駆動回路１０１は、入力段にｐｎｐ型トランジスタQ１０２を用いていたために、図４に示す時刻Ｔ１において、駆動回路1０１の入力側に、図４（ｂ）に示すようなＥＭＩノイズ等の高周波ノイズにより電圧が印加されると、駆動回路１０１の入力側（入力段に用いられるｐｎｐ型トランジスタQ１０２のベース端子）の電圧波形は、図４（ｃ）に示すようにｐｎ接合により半波整流された波形となり、結果として出力電圧Ｖｏｕｔは、図４（ａ）に示すように上昇してしまうという問題があった。
【０００５】
本発明の目的は、ＥＭＩノイズ等の高周波ノイズの影響により出力電圧が変動することを抑制し、安定した電圧を出力する電源回路及び半導体集積回路を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、陰極を低位電源に接続した直流電源と、一端を出力端子に接続した位相補償コンデンサと、直流電源の陽極に接続されたエミッタ端子、出力端子に接続されたコレクタ端子を有するｐｎｐ型トランジスタと、出力端子に入力側が接続され、直流電源に接続され、直流電源から駆動電源が供給さ、所定の基準電圧に応じた増幅信号を出力するアンプを有する制御回路と、ダイオードのカソード端子側及び低位電源に接続されたドレイン端子、アンプの出力側及び位相補償コンデンサの他端に接続したゲート端子を有するｐＭＯＳトランジスタと、直流電源の陽極に一端を接続した電流制限抵抗と、電流制限抵抗の他端にアノード端子を接続したダイオードと、ｐＭＯＳトランジスタのソース端子に接続されたエミッタ端子、電流制限抵抗の他端に接続されたベース端子、ｐｎｐ型トランジスタのベース端子に接続されたコレクタ端子を有するｎｐｎ型トランジスタとを有する駆動回路とを備える電源回路であることを要旨とする。
【０００７】
上記目的を達成するために、本発明の第２の特徴は、電源端子、駆動端子、位相補償端子、出力電圧検出端子を有し、出力電圧検出端子に入力側が接続され、電源端子に接続され、電源端子から駆動電源が供給され、所定の基準電圧に応じた増幅信号を出力するアンプを有する制御回路と、電源端子に一端を接続した電流制限抵抗と、電流制限抵抗の他端にアノード端子側を接続したダイオードと、ダイオードのカソード端子側及び低位電源に接続されたドレイン端子、アンプの出力側及び位相補償端子に接続したゲート端子を有するｐＭＯＳトランジスタと、ｐＭＯＳトランジスタのソース端子に接続されたエミッタ端子、電流制限抵抗の他端に接続されたベース端子、駆動端子に接続されたコレクタ端子を有するｎｐｎ型トランジスタとを有する駆動回路とを備える半導体集積回路であることを要旨とする。
【０００８】
上記発明によれば、ＥＭＩノイズ等の高周波ノイズの影響により出力電圧が変動することを抑制し、安定した電圧を出力する電源回路及び半導体集積回路を得ることができる。
【０００９】
【発明の実施の形態】
次に、図面を参照して本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１０】
本発明の実施の形態に係る電源回路は、図１に示すように、電源端子１１、駆動端子１２、位相補償端子１３、出力電圧検出端子１４を有する半導体集積回路１００と、陽極を電源端子１１に接続され、陰極を低位電源ＶＳＳに接続された直流電源３と、駆動端子１２に接続されたベース端子、出力端子５及び出力電圧検出端子１４に接続されたコレクタ端子、電源端子１１及び直流電源３の陽極に接続されたエミッタ端子とを有するｐｎｐ型トランジスタＱ１と、位相補償端子１３及び出力端子５の間に接続された位相補償コンデンサＣ１と、電源端子１１と低位電源ＶＳＳとの間に接続された入力コンデンサＣ２と、出力端子５及び低位電源ＶＳＳの間に接続された出力コンデンサＣ３とを備える。
【００１１】
半導体集積回路１００は、駆動回路１と、駆動回路１の入力側に接続された制御回路２を備える。
【００１２】
更に、駆動回路１は、一端を電源端子１１に接続した電流制限抵抗Ｒ３と、電流制限抵抗R３の他端にアノード端子を接続した第１のダイオードＤ１と、第１のダイオードD１のカソード端子にアノード端子を接続した第２のダイオードＤ２と、第２のダイオードD２のカソード端子にアノード端子を接続した第３のダイオードＤ３と、第３のダイオードD３のカソード端子にアノード端子を接続し、カソード端子を低位電源ＶＳＳに接続した第４のダイオードＤ４と、電流制限抵抗Ｒ３の他端に接続されたベース端子、駆動端子１２に接続されたコレクタ端子、エミッタ端子を有するｎｐｎ型トランジスタＱ２と、ｎｐｎ型トランジスタＱ２のエミッタ端子に接続されたソース端子、第４のダイオードＤ４のカソード端子及び低位電源ＶＳＳに接続されたドレイン端子、制御回路２の出力側に接続されたゲート端子を有するｐＭＯＳトランジスタＰ１とを備える。
【００１３】
制御回路２は、一端を出力電圧検出端子１４に接続した第１の分割抵抗Ｒ１と、一端を低位電源ＶＳＳに接続した第２の分割抵抗Ｒ２と、第１の分割抵抗Ｒ１及び第２の分割抵抗Ｒ２の他端に正入力端子を接続し、一端を低位電源ＶＳＳに接続した基準電圧源４の他端に負入力端子を接続し、位相補償端子１３及び駆動回路１の入力側（ｐＭＯＳトランジスタＰ１のゲート端子）に出力側を接続されたアンプ２０を備える。
【００１４】
本発明の実施の形態における電源回路は、上記のように構成され、制御回路２は出力電圧検出端子１４からの出力電圧Ｖｏｕｔを入力とし、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２により分圧された電圧をアンプ２０の正入力端子に出力する。アンプ２０は、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２により分圧された電圧から基準電圧源４の出力する基準電圧を減算し、算出された電圧に応じた増幅信号を出力する。駆動回路１のｐＭＯＳトランジスタＰ１は、制御回路２から出力された増幅信号をゲート端子に入力し、ゲート端子に印加された電圧に応じてソース・ドレイン間に流れる電流量を制御する。ｐｎｐ型トランジスタＱ１は、ｐＭＯＳトランジスタＰ１によって制御された電流により、直流電源３から出力端子５に出力される電圧を制御する。位相補償コンデンサＣ１は、出力電圧ＶｏｕｔとｐＭＯＳトランジスタＰ１のゲート端子に印加される電圧の位相を補償している。
【００１５】
また、入力コンデンサＣ２は入力リプル電圧を低減し、出力コンデンサＣ３は出力リプル電圧を低減させているが、なくても構わない。
【００１６】
上記のように動作する電源回路において、図２（ｂ）で示すように、時刻Ｔ１において位相補償端子１３からノイズが重畳されるとすると、図３で示した電源回路の駆動回路１０１の入力側（ｐｎｐ型トランジスタQ１０２のベース端子）に印加されていた電圧波形が、図４（ｃ）に示すような上側半分を半波整流された電圧波形であったのに対し、図１で示すｐＭＯＳトランジスタＰ１のゲート端子には、図２（ｃ）で示すような半波整流されない電圧波形が印加される。すなわち、ｐＭＯＳトランジスタＰ１に印加される電圧は降下することなく、図３で示す電源回路の出力電圧が図４（ａ）で示すようにノイズにより上昇していたのに対し、図１で示す電源回路によれば出力電圧Ｖｏｕｔは、図２（ａ）に示すように、常に一定電圧を出力する。
【００１７】
従って、本発明により、ＥＭＩノイズ等の高周波ノイズの影響により出力電圧Vｏｕｔが変動することを抑制し、安定した電圧を出力する電源回路及び半導体集積回路１００を得ることができる。
【００１８】
【発明の効果】
本発明により、ＥＭＩノイズ等の高周波ノイズの影響により出力電圧が変動することを抑制し、安定した電圧を出力する電源回路及び半導体集積回路を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る電源回路及び半導体集積回路を説明した図である。
【図２】本発明の実施の形態に係る電源回路のノイズ印加時の動作タイミングチャートを説明した図である。
【図３】従来の電源回路を説明した図である。
【図４】従来の電源回路のノイズ印加時の動作タイミングチャートを説明した図である。
【符号の説明】
１，１０１    駆動回路
２，１０２    制御回路
３，１０３    直流電源
４            基準電圧源
５，１０５    出力端子
１１          電源端子
１２          駆動端子
１３          位相補償端子
１４          出力電圧検出端子
２０          アンプ
Ｃ１，C１０１  位相補償コンデンサ
Ｃ２          入力コンデンサ
Ｃ３          出力コンデンサ
Ｑ１，Q１０１，Q１０２  ｐｎｐ型トランジスタ
Ｄ１〜Ｄ４    第１〜４のダイオード
Ｐ１          ｐＭＯＳトランジスタ
Ｒ１          第１の分圧抵抗
Ｒ２          第２の分圧抵抗
Ｒ３          電流制限抵抗
【図１】
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【図２】
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【図３】
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【図４】
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