(57)【特許請求の範囲】
【請求項１】
パイプラインＡ／Ｄ変換器のエラー校正方法において、
ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、
前記２種類の値の時にそれぞれ前記ステージの一のＡ／Ｄ変換器の閾値における入力値を測定する動作を繰り返し、
前記測定値の差分の累積値に基づき各ステージを構成するＤ／Ａ変換器の基準電圧を調整して前記差分を収束させておき、
変換動作時に前記累積値を保持する
ことを特徴とするエラー校正方法。
【請求項２】
前記ゲインエラー検出動作と前記変換動作とを交互に行うことを特徴とする
請求項１記載のエラー校正方法。
【請求項３】
パイプラインＡ／Ｄ変換回路において、
ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、前記２種類の値の時にそれぞれ前記ステージの一のＡ／Ｄ変換器の閾値における入力値を測定する動作を繰り返し、前記測定値の差分の累積値に基づき各ステージを構成するＤ／Ａ変換器の基準電圧を調整して前記差分を収束させておき、変換動作時に前記累積値を保持する校正手段を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項４】
前記校正手段が、
前記パイプラインＡ／Ｄ変換器を構成するステージの一のＡ／Ｄ変換器の出力を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、
このアップダウンカウンタ回路の前記２種類の値の時のカウント値をそれぞれ記憶する２つのレジスタ回路と、
これらのカウント値の差分を順次累算する演算回路と、
前記アップダウンカウンタ回路の出力に基づきアナログ信号を出力する第１のＤ／Ａ変換器と、
校正値検出動作時に前記第１のＤ／Ａ変換器の出力、変換動作時にアナログ入力信号を選択して前記パイプラインＡ／Ｄ変換器に供給するマルチプレクサ回路と、
前記演算回路の出力に基づき前記パイプラインＡ／Ｄ変換器を構成するステージのＤ／Ａ変換器に基準電圧を供給する第２のＤ／Ａ変換器と
を備えたことを特徴とする。
請求項３記載のＡ／Ｄ変換回路。
【請求項５】
前記校正値検出動作と前記変換動作とを交互に行うことを特徴とする
請求項３及び請求項４記載のＡ／Ｄ変換回路。
【請求項６】
前記パイプラインＡ／Ｄ変換器を差動入力としたことを特徴とする
請求項３乃至請求項５記載のＡ／Ｄ変換回路。
【請求項７】
前記パイプラインＡ／Ｄ変換器を構成するステージの一のＡ／Ｄ変換器の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値をレジスタ回路に格納することを特徴とする
請求項４記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パイプラインＡ／Ｄ変換器に関し、特にパイプラインＡ／Ｄ変換器の各ステージにおけるゲインエラーを低ノイズ、低消費電力及び小回路規模で校正することが可能なエラー校正方法及びこれを用いたＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】
従来のパイプラインＡ／Ｄ変換器は入力信号を１ビット等の低分解能のＡ／Ｄ変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
図１０はこのような従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。図１０において１はゲイン１倍の増幅器、２，６及び１０は１ビットＡ／Ｄ変換器、３及び７はゲイン２倍の増幅器、４及び８はアナログ加算器、５及び９は１ビットＤ／Ａ変換器、１００はアナログ入力信号、１０１ａ，１０１ｂ及び１０１ｃは各ステージにおけるディジタル出力信号、１０２及び１０３は後段のステージ供給されるアナログ信号及びディジタル信号である。
【０００４】
また、１及び２はステージ５０ａを、３〜６はステージ５０ｂを、７〜１０はステージ５０ｃをそれぞれ構成している。
【０００５】
アナログ入力信号１００は増幅器１に入力され、増幅器１の出力は１ビットＡ／Ｄ変換器２の非反転入力端子及び増幅器３の入力端子に接続される。１ビットＡ／Ｄ変換器２の出力はディジタル出力１０１ａを出力すると共に１ビットＤ／Ａ変換器５の入力端子に接続される。
【０００６】
増幅器３の出力はアナログ加算器４の一方の入力端子に接続され、１ビットＤ／Ａ変換器５の出力はアナログ加算器４の他方の入力端子に接続される。
【０００７】
アナログ加算器４の出力は１ビットＡ／Ｄ変換器６の非反転入力端子及び増幅器７の入力端子に接続される。１ビットＡ／Ｄ変換器６の出力はディジタル出力１０１ｂを出力すると共に１ビットＤ／Ａ変換器９の入力端子に接続される。
【０００８】
増幅器７の出力はアナログ加算器８の一方の入力端子に接続され、１ビットＤ／Ａ変換器９の出力はアナログ加算器８の他方の入力端子に接続される。
【０００９】
また、アナログ加算器８の出力は１ビットＡ／Ｄ変換器１０の非反転入力端子接続されると共にアナログ信号１０２として後段のステージに出力される。１ビットＡ／Ｄ変換器１０の出力はディジタル出力１０１ｃを出力すると共にディジタル信号１０３として後段のステージに出力される。
【００１０】
さらに、１ビットＡ／Ｄ変換器２，６及び１０の反転入力端子はそれぞれ接地され、１ビットＤ／Ａ変換器５及び９には基準電圧”＋Ｖｒｅｆ”と”−Ｖｒｅｆ”とが共に印加される。
【００１１】
ここで、図１０に示す従来例の動作を簡単に説明する。アナログ入力信号１００は１段目のステージの１ビットＡ／Ｄ変換器２でディジタル信号１０１ａに変換されＭＳＢとなる。
【００１２】
一方、アナログ入力信号１００は増幅器３で２倍に増幅され、１ビットＤ／Ａ変換器５の出力と加算される。１ビットＤ／Ａ変換器は入力されるディジタル信号が”１”の場合には”−Ｖｒｅｆ”を出力し、ディジタル信号が”０”の場合には”＋Ｖｒｅｆ”を出力する。
【００１３】
例えば、アナログ入力信号１００が”０Ｖ（接地電位）”よりも大きく、１ビットＡ／Ｄ変換器２の出力が”１”の場合には、アナログ加算器４はアナログ入力信号１００の２倍に”−Ｖｒｅｆ”を加算する。
【００１４】
そして、後段の１ビットＡ／Ｄ変換器６はこのアナログ加算器４の出力をＡ／Ｄ変換してディジタル信号１０１ｂとして出力する。
【００１５】
このように各ステージで１ビットＡ／Ｄ変換器による量子化と、量子化した分のアナログ値を減算して適宜増幅して後段に出力して行き、各ステージのディジタル信号を取り出すことによりステージ分の分解能のディジタル信号を得ることができる。
【００１６】
図１１及び図１２は１７段のステージで構成されたパイプラインＡ／Ｄ変換器の１１段目に着目してエラー校正方法を説明する説明図である。図１１において１１は１１段目のステージ、１２は１２段目から１７段目のステージ群であり、１０２ａ及び１０３ａは前段（１０段目）からのアナログ信号及びディジタル信号、１０２ｂ及び１０３ｂはステージ１１から出力されるアナログ信号及びディジタル信号である。
【００１７】
前段（１０段目）からのアナログ信号１０２ａはステージ１１に入力され、ディジタル信号１０３ａは出力コード”Ｄ”として出力すると共にステージ１１に入力される。
【００１８】
ステージ１１のアナログ信号１０２ｂはステージ群１２に入力され、ステージ１１のディジタル信号１０３ｂは出力コード”Ｘ”の最上位ビットとして出力すると共にステージ群１２に入力される。また、ステージ群１２の各ディジタル信号は出力コード”Ｘ”の下位６ビットとして出力される。
【００１９】
図１１は理想的な動作を示すもので図１０中の増幅器３等のゲインが正しく２倍であるとした場合を示している。このため、アナログ信号１０２ａ及び１０２ｂを”Ｖｉｎ”及び”Ｖｏｕｔ”とした場合には図１１（Ａ）に示すような特性曲線となる。
【００２０】
例えば、”Ｖｉｎ＝−Ｖｒｅｆ”の場合には前段の１ビットＡ／Ｄ変換器の出力コードは”Ｄ＝０”であるのでステージ１１の１ビットＤ／Ａ変換器の出力は”＋Ｖｒｅｆ”になり、ステージ１１のアナログ信号１０２ｂは、
0003865108.tif 000002
となる。
【００２１】
また、例えば、”Ｖｉｎ”が”０Ｖ”近傍で前段の１ビットＡ／Ｄ変換器の出力コードが”Ｄ＝０”の場合にはステージ１１のアナログ信号１０２ｂは、
0003865108.tif 000003
となる。
【００２２】
また、例えば、”Ｖｉｎ”が”０Ｖ”近傍で前段の１ビットＡ／Ｄ変換器の出力コードが”Ｄ＝１”の場合にはステージ１１のアナログ信号１０２ｂは、
0003865108.tif 000004
となる。
【００２３】
さらに、例えば、”Ｖｉｎ＝＋Ｖｒｅｆ”の場合には前段の１ビットＡ／Ｄ変換器の出力コードは”Ｄ＝１”であるのでステージ１１の１ビットＤ／Ａ変換器の出力は”−Ｖｒｅｆ”になり、ステージ１１のアナログ信号１０２ｂは、
0003865108.tif 000005
となる。
【００２４】
この時、ステージ１１のアナログ信号１０２ｂは”−Ｖｒｅｆ〜＋Ｖｒｅｆ”の間で変化、言い換えれば、後段のフルスケールで変化するので、図１１中”ＰＴ０１”に示す点ではステージ１１の出力コードは”１”、１２段目〜１７段目のステージの出力コードはフルスケールである”１１１１１１”を示す。
【００２５】
また、前段である１０段目のステージの出力コードは”Ｄ＝０”であるので、これらのコードをそのまま並べれば、図１１中”ＰＴ０１”に示す点では”０１１１１１１１”となる。
【００２６】
一方、図１１中”ＰＴ０２”に示す点ではステージ１１の出力コードは”０”、１２段目〜１７段目のステージの出力コードは”００００００”となる。
【００２７】
また、前段である１０段目のステージの出力コードは”Ｄ＝１”であるので、これらのコードをそのまま並べれば、図１１中”ＰＴ０２”に示す点では”１０００００００”となる。
【００２８】
このように、増幅器のゲインにエラーがない場合には図１１（Ｂ）に示すように出力コードは単調に変化してコード欠けや単調性が崩れることは生じない。
【００２９】
これに対して、図１２は増幅器にゲインエラーがある場合を示しており、図１２において１１及び１２は図１１と同一符号を付してあり１３は補正回路である。また、１０２ｃ及び１０３ｃは前段（１０段目）からのアナログ信号及びディジタル信号、１０２ｄ及び１０３ｄはステージ１１から出力されるアナログ信号及びディジタル信号である。
【００３０】
前段（１０段目）からのアナログ信号１０２ｃはステージ１１に入力され、ディジタル信号１０３ｃは出力コード”Ｄ”として出力すると共にステージ１１に入力される。
【００３１】
ステージ１１のアナログ信号１０２ｄはステージ群１２に入力され、ステージ１１のディジタル信号１０３ｄは出力コード”Ｘ”の最上位ビットとして出力すると共にステージ群１２に入力される。また、ステージ群１２の各ディジタル信号は出力コード”Ｘ”の下位６ビットとして出力される。
【００３２】
さらに、出力コード”Ｄ”及び”Ｘ”は補正回路１３に接続され、補正用コード”Ｓ１（１１）”及び”Ｓ２（１１）”が入力され、補正後のコードは”Ｙ”として出力される。
【００３３】
増幅器のゲインが正しく２倍ではないと、図１２（Ａ）に示すようにステージ１１のアナログ信号１０２ｄは”−Ｖｒｅｆ〜＋Ｖｒｅｆ”の間で変化せず、図１２中”Ｓ１”及び”Ｓ２”の値までしか変化しない。
【００３４】
この場合、図１２中”ＰＴ１１”に示す点では、前段である１０段目のステージ及びステージ１１の出力コードはそれぞれ”０”及び”１”になるが１２段目〜１７段目のステージの出力コードはフルスケールではない出力コード、例えば、”１１１０１１”となる。
【００３５】
一方、図１２中”ＰＴ１２”に示す点では、前段である１０段目のステージ及びステージ１１の出力コードはそれぞれ”１”及び”０”になるが１２段目〜１７段目のステージの出力コードは”００００００”にはならず、例えば、”００００１０”となる。
【００３６】
この状況で、これらのコードをそのまま並べれば、図１２中”ＰＴ１１”及び”ＰＴ１２”に示す点では”０１１１１０１１”及び”１０００００１０”となり、コード欠けが生じる。
【００３７】
すなわち、図１２（Ｂ）に示すように”０１１１１１００”〜”１００００００１”までの６個のコードが欠落して、”０１１１１０１１”から”１０００００１０”と出力コードが一挙に変化する。
【００３８】
このため、アナログ入力とディジタル出力との間の特性の単調性が崩れて線形性エラーが発生してしまう。
【００３９】
従って、従来では以下に説明する方法によりこのようなコード欠けを補正している。補正回路１３には１０段目のステージの出力コード”Ｄ”と１１段目と１２段目〜１７段目の出力コードである”Ｘ”が入力され、また、補正用のコード”Ｓ１（１１）”及び”Ｓ２（１１）”が入力される。
【００４０】
この補正用のコード”Ｓ１（１１）”及び”Ｓ２（１１）”は図１２中”ＰＴ１１”及び”ＰＴ１２”の点における１１段目〜１７段目の出力コードを予め測定してメモリ等（図示せず。）に記憶したものである。すなわち、前述の例を用いれば補正用のコード”Ｓ１（１１）”及び”Ｓ２（１１）”は”１１１１０１１”及び”０００００１０”となる。
【００４１】
ここで、補正回路１３の動作を説明する。補正回路１３は、”Ｄ＝０”の場合にはそのままのコードを１０段目〜１７段目のコードとして出力し、”Ｄ＝１”の場合には”Ｘ＋Ｓ１（１１）−Ｓ２（１１）”を演算して１０段目〜１７段目のコードとして出力する。
【００４２】
図１２中”ＰＴ１２”に示す点では、”Ｄ＝０”であるので出力コードはそのままのコードであり”０１１１１０１１”となる。一方、図１２中”ＰＴ１２”に示す点では、”Ｄ＝１”、”Ｘ＝０００００１０”であるので、
0003865108.tif 000006
となり、これを１０段目〜１７段目のコードとして出力するので出力コードは”０１１１１０１１”となる。
【００４３】
すなわち、補正回路１３で出力コードを補正することにより、例えば、図１２中”ＰＴ１１”及び”ＰＴ１２”に示す点のコードが”０１１１１０１１”と等しくなり図１２（Ｃ）に示すようにコード欠けを解消することができる。
【００４４】
また、図１３はさらに補正回路を追加して前段である１０段目のステージの補正を行う場合を示す説明図である。図１３において１１，１２，１３，１０２ｃ，１０２ｄ，１０３ｃ及び１０３ｄは図１２と同一符号を付してあり、１４は１０段目のステージ、１５は第２の補正回路、１０２ｅ及び１０３ｅは前段（９段目）からのアナログ信号及びディジタル信号である。
【００４５】
接続関係については図１２に示す従来例とほぼ同様であり、異なる点はアナログ信号１０２ｅ及びディジタル信号１０３ｅが入力されたステージ１４の出力コードが補正回路１５に接続され、補正回路１３の出力もまた補正回路１５に接続される点である。
【００４６】
また、補正回路１５には１０段目〜１７段目の出力コードを予め測定してメモリ等（図示せず。）に記憶された”Ｓ１（１０）”及び”Ｓ２（１０）”がステージ１４のコードに基づき前述と同様の補正演算を行う。このような構成にすることにより動作を多段で行わせることが可能になる。
【００４７】
【発明が解決しようとする課題】
しかし、図１２及び図１３に示す従来例では各段の補正用のコードを記憶させるためのメモリが必要であり、補正回路における多ビットの加算処理が必要になる。また、この加算処理はＡ／Ｄ変換動作中に同じ速度で動作させる必要性があった。
【００４８】
このため、図１２及び図１３に示す従来例ではディジタル回路の回路規模が大きくなりチップサイズが大きくなり、コストアップにつながってしまうと言った問題点があった。
【００４９】
また、Ａ／Ｄ変換動作中に同じ速度で動作させるためにディジタルノイズが増大し、消費電力も増加すると言った問題点があった。
従って本発明が解決しようとする課題は、各ステージにおけるゲインエラーを低ノイズ、低消費電力及び小回路規模で校正することが可能なエラー校正方法及びこれを用いたＡ／Ｄ変換回路を実現することにある。
【００５０】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器のエラー校正方法において、
ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、前記２種類の値の時にそれぞれ前記ステージの一のＡ／Ｄ変換器の閾値における入力値を測定する動作を繰り返し、前記測定値の差分の累積値に基づき各ステージを構成するＤ／Ａ変換器の基準電圧を調整して前記差分を収束させておき、変換動作時に前記累積値を保持することにより、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【００５１】
請求項２記載の発明は、
請求項１記載の発明であるエラー校正方法において、
前記ゲインエラー検出動作と前記変換動作とを交互に行うことにより、より精度の高いゲインエラーの校正をすることができる。
【００５２】
請求項３記載の発明は、
パイプラインＡ／Ｄ変換回路において、
ゲインエラー検出動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定し、前記２種類の値の時にそれぞれ前記ステージの一のＡ／Ｄ変換器の閾値における入力値を測定する動作を繰り返し、前記測定値の差分の累積値に基づき各ステージを構成するＤ／Ａ変換器の基準電圧を調整して前記差分を収束させておき、変換動作時に前記累積値を保持する校正手段を備えたことにより、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【００５３】
請求項４記載の発明は、
請求項３記載の発明であるＡ／Ｄ変換回路において、
前記校正手段が、
前記パイプラインＡ／Ｄ変換器を構成するステージの一のＡ／Ｄ変換器の出力を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、このアップダウンカウンタ回路の前記２種類の値の時のカウント値をそれぞれ記憶する２つのレジスタ回路と、これらのカウント値の差分を順次累算する演算回路と、前記アップダウンカウンタ回路の出力に基づきアナログ信号を出力する第１のＤ／Ａ変換器と、校正値検出動作時に前記第１のＤ／Ａ変換器の出力、変換動作時にアナログ入力信号を選択して前記パイプラインＡ／Ｄ変換器に供給するマルチプレクサ回路と、前記演算回路の出力に基づき前記パイプラインＡ／Ｄ変換器を構成するステージのＤ／Ａ変換器に基準電圧を供給する第２のＤ／Ａ変換器とを備えたことにより、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【００５４】
請求項５記載の発明は、
請求項３及び請求項４記載の発明であるＡ／Ｄ変換回路において、
前記校正値検出動作と前記変換動作とを交互に行うことにより、より精度の高いゲインエラーの校正をすることができる。
【００５５】
請求項６記載の発明は、
請求項３乃至請求項５記載の発明であるＡ／Ｄ変換回路において、
前記パイプラインＡ／Ｄ変換器を差動入力としたことにより、差動信号をＡ／Ｄ変換することができる。
【００５６】
請求項７記載の発明は、
請求項４記載の発明であるＡ／Ｄ変換回路において、
前記パイプラインＡ／Ｄ変換器を構成するステージの一のＡ／Ｄ変換器の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値をレジスタ回路に格納することにより、誤差を低減することができる。
【００５７】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るＡ／Ｄ変換器のゲインエラーを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【００５８】
図１において１６及び２０はマルチプレクサ回路、１７は１．５ビットＡ／Ｄ変換器、１８はゲイン１倍の増幅器、１９はアナログ減算器、２１は１．５ビットＤ／Ａ変換器、２２はゲイン２倍の増幅器、２３及び２５は１．５ビットＤ／Ａ変換器２１等に基準電圧を供給するＤ／Ａ変換器、２４は前記基準電圧を分圧する分圧抵抗、２６はアップダウンカウンタ回路、２７は校正用の入力を印加するＤ／Ａ変換器、２８，２９及び３２はレジスタ回路、３０はディジタル減算器、３１は累算器、１０４はアナログ入力信号である。また、２６〜３２は校正手段を構成している。
【００５９】
また、他段のパイプラインステージも同一構成であるので符号は付さず、入力側から順に”ステージ＃４”、”ステージ＃３”、”ステージ＃２”及び”ステージ＃１”と呼び、各々のステージの出力電圧である残差出力をそれぞれ”Ｖｒ４”，”Ｖｒ３”，”Ｖｒ２”及び”Ｖｒ１”と呼ぶ。
【００６０】
アナログ入力信号１０４はマルチプレクサ回路１６の一方の入力端子に接続され、マルチプレクサ回路１６の出力端子は１．５ビットＡ／Ｄ変換器１７のアナログ入力端子及び増幅器１８の入力端子にそれぞれ接続される。また、増幅器１８の出力はアナログ減算器１９の加算入力端子に接続される。
【００６１】
１．５ビットＡ／Ｄ変換器１７の出力は当該ステージのディジタル信号として出力されると共にマルチプレクサ回路２０の一方の入力端子に接続され、マルチプレクサ回路２０の他方の入力端子には固定データ”ＴＤ４”が印加される。
【００６２】
マルチプレクサ回路２０の出力は１．５ビットＤ／Ａ変換器２１に接続され、１．５ビットＤ／Ａ変換器２１の出力はアナログ減算器１９の減算入力端子に接続される。アナログ減算器１９の出力は増幅器２２に接続され、増幅器２２の出力は残差出力”Ｖｒ４”として後段の”ステージ＃３”に供給される。
【００６３】
また、基準電圧発生用のＤ／Ａ変換器２３及び２５の出力は分圧抵抗２４の両端にそれぞれ印加され、分圧抵抗２４で生じた分圧電圧が各ステージの１．５ビットＤ／Ａ変換器の基準電圧として供給される。
【００６４】
一方、”ステージ＃２”のＡ／Ｄ変換器の出力はアップダウンカウンタ回路２６のアップダウン制御端子に接続され、アップダウンカウンタ回路２６の出力はＤ／Ａ変換器２７の入力端子、レジスタ回路２８及び２９の入力端子にそれぞれ接続される。
【００６５】
レジスタ回路２８及び２９の出力はディジタル減算器３０の加算入力端子及び減算入力端子にそれぞれ接続され、ディジタル減算器３０の出力は累算器３１の一方の入力端子に接続される。
【００６６】
累算器３１の出力はレジスタ回路３２に接続され、レジスタ回路３２の出力は累算器３１の他方の入力端子に接続されると共にＤ／Ａ変換器２５の入力端子に接続される。
【００６７】
ここで、図１に示す実施例の動作を説明する。先ず、図２は”ステージ＃４”等のパイプラインステージを構成する１．５ビットＡ／Ｄ変換器１７の入出力を示す表である。入力信号を”Ｖｉｎ”、入力信号のフルスケールを”ＦＳ”とすれば、”−ＦＳ≦Ｖｉｎ＜−ＦＳ／８”の場合には２ビットのコード”００（＝０）”を、”−ＦＳ／８≦Ｖｉｎ＜＋ＦＳ／８”の場合には２ビットのコード”０１（＝１）”を、”＋ＦＳ／８≦Ｖｉｎ＜＋ＦＳ”の場合には２ビットのコード”１０（＝２）”をそれぞれ出力する。
【００６８】
一方、図３は１．５ビットＤ／Ａ変換器２１の入出力を示す表である。２ビットの入力コードが”００（＝０）”の場合には”−ＦＳ／４”の電圧を出力し、２ビットの入力コードが”０１（＝１）”の場合には”０”の電圧を出力し、２ビットの入力コードが”１０（＝２）”の場合には”＋ＦＳ／４”の電圧を出力する。
【００６９】
また、図４は図１における残差出力”Ｖｒ４”及び”Ｖｒ３”の特性の一例を示す特性曲線図である。図４において（Ａ）は残差出力”Ｖｒ４”、（Ｂ）は理想状態の残差出力”Ｖｒ３”、（Ｃ）はゲインにエラーがある場合の残差出力”Ｖｒ３”をそれぞれ示している。
【００７０】
図４（Ｂ）に示すような理想状態では残差出力”Ｖｒ３”が１．５ビットＡ／Ｄ変換器の閾値”±ＦＳ／８”を横切る時の入力電圧の間隔は等しく線形性エラーが発生していない。
【００７１】
一方、図４（Ｃ）に示すようにゲインにエラーがある場合には図４中”ＡＲ０１”に示すように１．５ビットＡ／Ｄ変換器の閾値”±ＦＳ／８”を横切る間隔が狭くなり線形性エラーが発生する。この線形性エラーの度合いが大きいと前述のようにコード欠けや単調性の乱れが発生する。
【００７２】
そして、図５は図３に示すような入出力特性を示す１．５ビットＤ／Ａ変換器の入力を固定にした場合の入力電圧と残差出力”Ｖｒ３”との関係を示す特性曲線図である。
【００７３】
図５中（Ａ）中の、例えば、”（１，１）”の表現は”ステージ＃４”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ４＝０１（＝１）”に固定され、”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ３＝０１（＝１）”に固定されていることを示す。
【００７４】
このような条件では、図３に示す表から明らかなように”ステージ＃４”及び”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の出力はそれぞれ”０Ｖ”になる。
【００７５】
このため、入力信号は”ステージ＃４”及び”ステージ＃３”で各々２倍（４倍）に増幅されることなり、図５中”ＣＨ０１”に示すように原点を通過して傾きが４倍の直線になる。
【００７６】
同様に、”ステージ＃４”及び”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の入力の値に対して図３に示す表の”００”〜”１０”を適合することにより、図５（Ａ）に示すような複数の直線に示されるような特性曲線になる。
【００７７】
また、図５（Ｂ）は”（１，２）”と”（２，０）”の直線を拡大したものであり、図５（Ｂ）中”ＣＨ０２”に示す直線と”ＣＨ０３”に示す直線はゲインにエラーが存在せず理想的な状態にあれば、同一特性の直線になるが、ゲインにエラーが存在する場合にはそのエラーにより２本の直線に分かれてしまう。
【００７８】
図５（Ｂ）中”ＣＨ０２”及び”ＣＨ０３”に示す直線の差を入力換算”ΔＶ”とし、”ＨＧＥｋ”をｋ段目のホールドモードゲインエラー、”ＲＧＥｋ”をｋ段目の残差増幅ゲインエラー、”ＤＡＣＴＬｋ”をｋ段目の１．５ビットＤ／Ａ変換器の基準電圧の操作量、”ＤＡＲ”を基準電圧、アナログ入力信号１０４を”Ｖｉｎ”とした場合を考える。
【００７９】
１．５ビットＤ／Ａ変換器を固定値”（１，２）”とした場合、図５中”ＣＨ０３”に示す直線”ＲＥＳ１２”の式は、
0003865108.tif 000007
となる。
【００８０】
一方、１．５ビットＤ／Ａ変換器を固定値”（２，０）”とした場合、図５中”ＣＨ０２”に示す直線”ＲＥＳ２０”の式は、
0003865108.tif 000008
となる。
【００８１】
そして、例えば、それぞれの直線が”０”になる入力値をそれぞれ”Ｖｉｎ１２”及び”Ｖｉｎ２０”とすれば、
0003865108.tif 000009
となる。
【００８２】
式（８）及び式（９）の差”ΔＶ”は、
0003865108.tif 000010
となる。
【００８３】
式（１０）から分かるように”ＤＡＣＴＬ２−ＤＡＣＴＬ１”の値を操作すれば、差”ΔＶ”を”０”にすることが可能になる。言い換えれば、ゲインのエラーから生じる誤差を入力換算”ΔＶ”で検出して、基準電圧用のＤ／Ａ変換器で１．５ビットＤ／Ａ変換器の基準電圧の操作量を調整すればゲインエラーを補正することが可能になる。
【００８４】
このようなゲインエラーの校正方法を図６及び図７を用いて説明する。図６はパイプラインＡ／Ｄ変換器の入力電圧と残差出力との関係を示す特性曲線図である。
【００８５】
例えば、図６において”ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の固定値を”（２，０）”及び”（１，２）”の直線の特性がそれぞれ図５中”ＣＨ１１”及び”ＣＨ１２”であるとすると図６中”ΔＶ”に示すような入力換算されたゲインのエラーから生じる誤差が存在することになる。
【００８６】
さらに、前記誤差”ΔＶ”の検出動作を図７を用いて説明する。図７はパイプラインＡ／Ｄ変換器のゲインエラー検出動作を説明するフロー図である。但し、アップダウンカウンタ回路２６はアップダウン制御端子の入力値が”ハイレベル”の場合にダウンカウント、”ローレベル”の場合にアップカウントするものとする。
【００８７】
ゲインエラー検出動作時において、先ず第１に、図７中”Ｓ００１”において制御手段（図示せず。）は初期化としてマルチプレクサ回路１６でＤ／Ａ変換器２７の出力を選択し、”ステージ＃４”及び”ステージ＃３”のマルチプレクサ回路２０等を制御して固定値”ＴＤ４”及び”ＴＤ３”を選択させる。
【００８８】
図７中”Ｓ００２”において制御手段はアップダウンカウンタ回路２６及び累算器３１を初期化する。例えば、Ｄ／Ａ変換器２７がほぼ”０Ｖ”を出力するアップダウンカウンタ回路２６のカウント値”８０Ｈ”を設定し、累算器３１の値を”０”にする。
【００８９】
また、図７中”Ｓ００３”において制御手段は制御して”ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ４”及び”ＴＤ３”をそれぞれ”０１（＝１）”及び”１０（＝２）”に設定する。
【００９０】
そして、図７中”Ｓ００４”において制御手段はアップダウンカウンタ回路２６のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【００９１】
ここで、カウント値の収束に関して更に詳細に説明する。ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の入力値がそれぞれ”０１（＝１）”及び”１０（＝２）”に固定されるので、例えば、図６中”ＣＨ１２”示すような特性曲線図になる。
【００９２】
この状態で、Ｄ／Ａ変換器２７はほぼ”０Ｖ”を出力するので、”ステージ＃２”の１．５ビットＡ／Ｄ変換器の入力である残差出力”Ｖｒ３”は”ステージ＃３”の１．５ビットＤ／Ａ変換器の出力”＋ＦＳ／４”が２倍された値”＋ＦＳ／２”となる。
【００９３】
このため、Ｄ／Ａ変換器２７の出力がほぼ”０Ｖ”である場合、図２に示す表から分かるようにパイプライン”ステージ＃２”の１．５ビットＡ／Ｄ変換器の出力は”１０”となり、”ハイレベル”となる。
【００９４】
従って、アップダウンカウンタ回路２６はダウンカウントを行ない、Ｄ／Ａ変換器２７に入力するディジタル値を図８に示すように減少させて行く。図８はカウント値の収束の過程を示すタイミング図であり、Ｄ／Ａ変換器２７に入力するディジタル値が減少することにより、Ｄ／Ａ変換器１０は”＋ＦＳ／２”近傍からアナログ値を減少させることになる。
【００９５】
このため、”ステージ＃４”に印加される電圧が減少するので、残差出力”Ｖｒ３”もまた減少して変化する。
【００９６】
残差出力”Ｖｒ３”がさらに減少して１．５ビットＡ／Ｄ変換器の閾値（−ＦＳ／８）よりも小さな値に達すると図２に示す表から分かるように”ステージ＃２”の１．５ビットＡ／Ｄ変換器の出力は”０１”から”００”となり、”ローレベル”となる。
【００９７】
従って、アップダウンカウンタ回路２６はアップカウントを開始するが、図８に示すようにアップカウントによりＤ／Ａ変換器２７に入力するディジタル値が１カウント増加すると、Ｄ／Ａ変換器２７の出力もまた増加して閾値（−ＦＳ／８）を超えてダウンカウントになってしまう。
【００９８】
このため、図８中”ＣＲ０１”に示す領域においてＤ／Ａ変換器２７の１ＬＳＢ分の変動が生じするようになり、アップダウンカウンタ回路２６のカウント値が収束することになる。また、残差出力”Ｖｒ３”もまた図６中”ＰＴ２１”に示す位置に停止する。
【００９９】
このような収束が発生した時点で、図７中”Ｓ００５”において制御手段はアップダウンカウンタ回路２６のカウント値をレジスタ回路２８に格納する。例えば、図６中”Ｖ１２”に示すような値として格納される。
【０１００】
図７中”Ｓ００６”において制御手段は制御して”ステージ＃４”及び”ステージ＃３”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ４”及び”ＴＤ３”をそれぞれ”１０（＝２）”及び”００（＝０）”に設定する。
【０１０１】
そして、図７中”Ｓ００７”において制御手段はアップダウンカウンタ回路２６のカウント値が収束した否かを判断し、カウント値が収束するまで待機し、収束が発生した時点で、図７中”Ｓ００８”において制御手段はアップダウンカウンタ回路２６のカウント値をレジスタ回路２９に格納する。例えば、図６中”Ｖ２０”に示すような値として格納される。
【０１０２】
さらに、図７中”Ｓ００９”において制御手段はレジスタ回路２８及び２９に格納された値を出力させ、ディジタル減算器３０で演算されたその差分を累算器３１に入力し、先にレジスタ回路３２に格納されている累算値に対して加算させた上でレジスタ回路３２に格納累算する。
【０１０３】
図７中”Ｓ０１０”において制御手段はレジスタ回路３２に格納された累算値をＤ／Ａ変換器２５に入力して基準電圧を制御する。そして、図７中”Ｓ０１１”においてレジスタ回路２８及び２９の値が等しくなったか否かを、言い換えれば、ディジタル減算器の３０の出力が”０”になったか否かを判断し、”０”でない場合には図７中”Ｓ００３”〜”Ｓ０１０”のステップを再度行わせ、”０”に収束した場合は検出動作を終了する。
【０１０４】
ここで、ディジタル減算器の３０の出力が”０”への収束に関して更に詳細に説明する。図９はディジタル減算器３０の出力の”０”への収束を説明するタイミング図である。
【０１０５】
例えば、図９中”Ｔ００１”及び”Ｔ００２”のタイミングで検出された図６中”Ｖ１２”及び”Ｖ２０”に相当する値の差”Δ１”は図９中”ＰＴ３１”に示すタイミングで累算器３１において累算される。
【０１０６】
この時、Ｄ／Ａ変換器２５の出力もまた図９中”ＰＴ３１”に示すタイミングで変化して１．５ビットＤ／Ａ変換器に供給される基準電圧が調整される。
【０１０７】
この状態で、例えば、図９中”Ｔ００３”及び”Ｔ００４”のタイミングで検出された図６中”Ｖ１２”及び”Ｖ２０”に相当する値の差”Δ２”は先に基準電圧が調整されたことにより、若干小さくなり差”Δ２”として図９中”ＰＴ３２”に示すタイミングで累算器３１において先に累算された”Δ１”に加算されて累算される。
【０１０８】
この時、Ｄ／Ａ変換器２５の出力もまた図９中”ＰＴ３２”に示すタイミングで変化して１．５ビットＤ／Ａ変換器に供給される基準電圧が調整される。
【０１０９】
同様にして、図９中”Δ３”及び”Δ４”が順次累算されて行き、これ伴い１．５ビットＤ／Ａ変換器に供給される基準電圧が順次調整されるので、図６中”Ｖ１２”及び”Ｖ２０”に相当する値の差は順次”０”に収束して行くことになる。
【０１１０】
すなわち、図６中”Ｖ１２”及び”Ｖ２０”の差分”ΔＶ”が”０”になるように基準電圧の値を制御したことになる。言い換えれば、図６中”ＣＨ１１”及び”ＣＨ１２”の直線が一致したことを意味し、ゲインのエラーを校正したことになる。
【０１１１】
そして、通常の変換動作では、レジスタ回路３２に格納された累積値を保持しつつ、制御手段はマルチプレクサ回路１６を制御してアナログ入力信号１０４を”ステージ＃４”に供給し、各ステージのマルチプレクサ回路を制御して１．５ビットＤ／Ａ変換器に同一ステージの１．５ビットＡ／Ｄ変換器の出力を入力する。
【０１１２】
この結果、入力換算で検出したゲインエラーに累積してステージを構成する１．５ビットＤ／Ａ変換器の基準電圧を調整することにより、エラーの校正が可能になる。
【０１１３】
この場合、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【０１１４】
なお、実施例の説明に際しては説明の簡単のために１回の校正値検出の後に常の変換動作を行うように説明しているが、時分割で累積値の検出動作と変換動作を交互に行うことにより、より精度の高いエラーの校正をすることができる。また、複数回の変換動作の後に１回の検出動作を行っても構わない。
【０１１５】
また、図１に示す実施例ではシングルエンド入力であったが、差動入力にしても構わない。
【０１１６】
また、図１に示す実施例では説明の簡単のため入力換算のゲインエラー（ΔＶ）を演算するディジタル減算器３０と累算処理を行う累算器３１及びレジスタ回路３２を分離して記載しているが、勿論、１つの演算回路により差分をとり累算処理を行っても構わない。
【０１１７】
また、カウント値の収束に関しては図８中”ＣＲ０１”に示す領域においてＤ／Ａ変換器２７の１ＬＳＢ分の変動が生じる時を収束としているが、この場合、アップダウンカウンタ回路２６のカウント値は２値の間を行き来することになる。
【０１１８】
このため、レジスタ回路２８及び２９に格納される値が大きい側の値か、小さい側の値かはレジスタ回路２８及び２９への格納タイミングによって変化してしまう。
【０１１９】
例えば、レジスタ回路２８に大きい側の値が格納され、レジスタ回路２９に小さい側の値が格納された場合、また逆に、レジスタ回路２８に小さい側の値が格納され、レジスタ回路２９に大きい側の値が格納された場合には誤差が大きくなってしまう。
【０１２０】
この場合には、アップダウンカウンタ回路２６のアップダウン制御端子に印加される信号の状態に基づき格納信号を発生させ、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択すれば誤差を低減することができる。
【０１２１】
言い換えれば、アップダウン制御信号である”ステージ＃２”の１．５ビットＡ／Ｄ変換器の出力が”ハイレベル（”０１”及び”１０”）”の時のみ、若しくは、”ローレベル”の時のみにアップダウンカウンタ回路２６のカウント値をレジスタ回路２８及び２９に格納すれば良い。
【０１２２】
すなわち、格納信号発生回路の具体的な構成としてはアップダウンカウンタ回路２６のアップダウン制御端子に印加される信号に同期して格納信号を発生させレジスタ回路に印加すれば良い。
【０１２３】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，３及び請求項４の発明によれば、入力換算で検出したゲインエラーに累積してステージを構成する１．５ビットＤ／Ａ変換器の基準電圧を調整することにより、エラーの校正が可能になる。また、従来例のような各段の補正用のコードを記憶させるためのメモリが不要になるため回路規模が小さくなり、校正手段はＡ／Ｄ変換動作中に同じ速度で動作させる必要性がないのでディジタルノイズが減少し、消費電力も減少する。
【０１２４】
また、請求項２及び請求項５の発明によれば、時分割でゲインエラー検出動作と変換動作を交互に行うことにより、より精度の高いエラーの校正をすることができる。
【０１２５】
また、請求項６の発明によれば、パイプラインＡ／Ｄ変換器を差動入力としたことにより、差動信号をＡ／Ｄ変換することができる。
【０１２６】
また、請求項７の発明によれば、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択することにより誤差を低減することができる。
【図面の簡単な説明】
【図１】本発明に係るＡ／Ｄ変換器のゲインエラーを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【図２】１．５ビットＡ／Ｄ変換器の入出力を示す表である。
【図３】１．５ビットＤ／Ａ変換器の入出力を示す表である。
【図４】残差出力の特性の一例を示す特性曲線図である。
【図５】１．５ビットＤ／Ａ変換器の入力を固定にした場合の入力電圧と残差出力との関係を示す特性曲線図である。
【図６】パイプラインＡ／Ｄ変換器の入力電圧と残差出力との関係を示す特性曲線図である。
【図７】パイプラインＡ／Ｄ変換器のゲインエラー検出動作を説明するフロー図である。
【図８】カウント値の収束の過程を示すタイミング図である。
【図９】ディジタル減算器の出力の収束を説明するタイミング図である。
【図１０】従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図１１】パイプラインＡ／Ｄ変換器の１１段目に着目してエラー校正方法を説明する説明図である。
【図１２】パイプラインＡ／Ｄ変換器の１１段目に着目してエラー校正方法を説明する説明図である。
【図１３】１０段目のステージの補正を行う場合を示す説明図である。
【符号の説明】
１，３，７，１８，２２  増幅器
２，６，１０  １ビットＡ／Ｄ変換器
４，８  アナログ加算器
５，９  １ビットＤ／Ａ変換器
１２  ステージ群
１３，１５  補正回路
１６，２０  マルチプレクサ回路
１７  １．５ビットＡ／Ｄ変換器
１９  アナログ減算器
２１  １．５ビットＤ／Ａ変換器
２３，２５，２７  Ｄ／Ａ変換器
２４  分圧抵抗
２６  アップダウンカウンタ回路
２８，２９，３２  レジスタ回路
３０  ディジタル減算器
３１  累算器
１１，１４，５０ａ，５０ｂ，５０ｃ  ステージ
１００，１０４  アナログ入力信号
１０１ａ，１０１ｂ，１０１ｃ  ディジタル出力信号
１０２，１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ，１０２ｅ  アナログ信号
１０３，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ  ディジタル信号
【図１】
0003865108.tif 000011
【図２】
0003865108.tif 000012
【図３】
0003865108.tif 000013
【図４】
0003865108.tif 000014
【図５】
0003865108.tif 000015
【図６】
0003865108.tif 000016
【図７】
0003865108.tif 000017
【図８】
0003865108.tif 000018
【図９】
0003865108.tif 000019
【図１０】
0003865108.tif 000020
【図１１】
0003865108.tif 000021
【図１２】
0003865108.tif 000022
【図１３】
0003865108.tif 000023