(57)【特許請求の範囲】
【請求項１】
表示素子と、該表示素子を駆動する複数のデータ信号線および複数の走査信号線と、上記データ信号線および上記走査信号線をそれぞれ駆動するデータ駆動回路および走査駆動回路とを備える表示装置において、
上記データ駆動回路に入力されるデータ駆動開始信号をレベルシフトするレベルシフト手段と、
上記レベルシフト手段と上記データ駆動回路との間に配置され、上記レベルシフト手段によるレベルシフト動作によって上記データ駆動開始信号に発生する遅延を補正する遅延補正手段とを備えており、
上記遅延補正手段は、レベルシフト後のデータ駆動開始信号のオフタイミングの遅延を補正するものであり、データ駆動開始信号がアクティブとなってから２番目のデータ動作クロックの立ち上がり前に状態が変化する信号の、その状態変化に応じて出力を変化させるフリップフロップと、上記フリップフロップの出力の変化に応じて、上記データ駆動開始信号を非アクティブとする論理ゲートと、を備えていることを特徴とする表示装置。
【請求項２】
上記遅延補正手段は、上記データ駆動回路内で生成される信号の一部を用いて、レベルシフト後のデータ駆動開始信号の遅延を補正することを特徴とする請求項１に記載の表示装置。
【請求項３】
表示素子と、該表示素子を駆動する複数のデータ信号線および複数の走査信号線と、上記データ信号線および上記走査信号線をそれぞれ駆動するデータ駆動回路および走査駆動回路とを備える表示装置において、
上記走査駆動回路に入力される走査駆動開始信号をレベルシフトするレベルシフト手段と、
上記レベルシフト手段と上記走査駆動回路との間に配置され、上記レベルシフト手段によるレベルシフト動作によって上記走査駆動開始信号に発生する遅延を補正する遅延補正手段とを備えており、
上記遅延補正手段は、レベルシフト後の走査駆動開始信号のオフタイミングの遅延を補正するものであり、走査駆動開始信号がアクティブとなってから２番目の走査動作クロックの立ち上がり前に状態が変化する信号の、その状態変化に応じて出力を変化させるフリップフロップと、上記フリップフロップの出力の変化に応じて、上記走査駆動開始信号を非アクティブとする論理ゲートと、を備えていることを特徴とする表示装置。
【請求項４】
上記遅延補正手段は、上記走査駆動回路内で生成される信号の一部を用いて、レベルシフト後の走査駆動開始信号の遅延を補正することを特徴とする請求項３に記載の表示装置。
【請求項５】
表示素子、複数のデータ信号線、複数の走査信号線、データ駆動回路、走査駆動回路、レベルシフタ手段、および遅延補正手段が同一基板上に形成されることを特徴とする請求項１ないし４の何れかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ駆動回路や走査駆動回路に入力されるデータ駆動開始信号や走査駆動開始信号のレベルシフタ回路の遅延による、データ駆動回路や走査駆動回路の誤動作を防止する表示装置に関するものである。
【０００２】
【従来の技術】
マトリクス型表示装置は、表示素子に対し行方向および列方向に多数の信号線を配備し、前記信号線を駆動することにより、表示素子に文字、記号、図形などの画像を表示させる装置である。
【０００３】
マトリクス型表示装置としては、ＬＣＤ(液晶ディスプレイ)、ＰＤＰ(プラズマディスプレイパネル)、ＥＬ(エレクトロルミネセンス)ディスプレイ、ＦＥＤ(フィールドエミッションディスプレイ)などのＦＰＤ(フラットパネルディスプレイ)が利用されている。ＦＰＤは、従来のＣＲＴ(陰極線管)よりも薄型化かつ軽量化が可能であることから、近年、さまざまな表示装置に利用されている。
【０００４】
図７は、従来のマトリクス型表示装置の概略構成を示すブロック図である。上記マトリクス型表示装置１００は、表示部において、列方向に平行なデータ信号線ＳＬm（１≦ｍ≦Ｍ）が行方向に多数配列され、行方向に平行な走査信号線ＧＬn（１≦ｎ≦Ｎ）が列方向に多数配列されていると共に、走査信号線ＧＬおよびデータ信号線ＳＬの各交点にはスイッチング素子１０１を介して表示素子１０２が設けられている。上記データ信号線ＳＬ1〜ＳＬMはデータ駆動回路１０３に接続されており、上記走査信号線ＧＬ1〜ＧＬNは、走査駆動回路１０４に接続されている。
【０００５】
また、上記マトリクス型表示装置１００において、データ駆動回路１０３には、該データ駆動回路１０３を駆動させるためのデータ動作クロック信号ＳＣＫ，ＳＣＫＢ、駆動を開始するためのデータ駆動開始信号ＳＳＰ、該データ駆動回路１０３を初期化するための初期化信号ＲＥＳ、およびデータ信号線ＳＬ1〜ＳＬMに出力される映像信号が入力される。
【０００６】
また、走査駆動回路１０４には、該走査駆動回路１０４を駆動させるための走査動作クロック信号ＧＣＫ１，ＧＣＫ２、駆動を開始するための走査駆動開始信号ＧＳＰ、および該走査駆動回路１０４を初期化するための初期化信号ＲＥＳが入力される。
【０００７】
上記の各信号、すなわち、ＳＣＫ、ＳＣＫＢ、ＳＳＰ、ＧＣＫ１、ＧＣＫ２、ＧＳＰ、およびＲＥＳは、レベルシフタ回路１０５によってレベルシフトされてから、データ駆動回路１０３および走査駆動回路１０４に入力される。このレベルシフタ回路１０５が必要となる理由は以下の通りである。
【０００８】
上記マトリクス型表示装置１００に入力される入力信号ＳＣＫ、ＳＣＫＢ、ＳＳＰ、ＧＣＫ１、ＧＣＫ２、ＧＳＰ、およびＲＥＳは、通常、上記マトリクス型表示装置外部のＩＣにて生成される。このため、これら入力信号の電圧は、マトリクス型表示装置１００への入力時点で上記ＩＣの動作電圧と同じである。
【０００９】
また、ＩＣの動作電圧は年々低くなっており、このままの低い電圧である入力信号をデータ駆動回路１０３や走査駆動回路１０４に入力してもこれらの駆動回路は動作しない。したがって、データ駆動回路１０３や走査駆動回路１０４に入力される各入力信号は、その電圧をレベルシフタ回路１０５によってデータ駆動回路１０３および走査駆動回路１０４の動作電圧までレベルシフトされることが必要となる。
【００１０】
レベルシフタ回路１０５の構成を図８に示す。レベルシフタ回路１０５に入力される各入力信号は、各レベルシフタ（ＲＳ）１０６によりレベルシフトされる。ここで、レベルシフトされた信号は、レベルシフトされる前の信号と区別するために、レベルシフトされる前の信号名の末尾に“Ｚ”を付加することにする。
【００１１】
レベルシフタ１０６の構成を図９に示す。各レベルシフタ１０６は、Ｐチャネルトランジスタ２０１，２０２、Ｎチャネルトランジスタ２０３，２０４、インバータ２０５，２０６で構成されている。レベルシフタ１０６の出力信号ＯＵＴは、レベルシフタ１０６の入力信号ＩＮをレベルシフトした信号であり、入力電圧ＶＤＤおよびＶＳＳは、データ駆動回路１０３および走査駆動回路１０４のＨｉｇｈ側動作電圧およびＬｏｗ側動作電圧となる電圧である。
【００１２】
図９に示す構成の各レベルシフタ１０６における回路動作は、図１０に示すように、入力信号ＩＮがＬｏｗのとき出力信号ＯＵＴがＶＳＳとなり、入力信号ＩＮがＨｉｇｈのとき出力信号ＯＵＴがＶＤＤとなる。ただし、入力信号ＩＮが変化してから、出力信号ＯＵＴが変化するまでには遅延が存在する。
【００１３】
次に、データ駆動回路１０３の構成を図１１に示す。データ駆動回路１０３は（Ｍ＋１）段のＤ型フリップフロップＤＦＦm（１≦ｍ≦Ｍ＋１）、Ｍ段のＡＮＤゲートＡＮＤm（１≦ｍ≦Ｍ）、およびＭ段のスイッチ３０１で構成されている。
【００１４】
各Ｄ型フリップフロップＤＦＦmのクロック入力端子ＣＫには、奇数段においてデータ動作クロック信号ＳＣＫＺが入力され、偶数段においてクロック信号ＳＣＫＢＺが入力される。クロック信号ＳＣＫＢＺは、クロック信号ＳＣＫＺの反転信号である。また、各Ｄ型フリップフロップＤＦＦmのデータ入力端子Ｄには、初段においてはデータ駆動開始信号ＳＳＰが入力され、２段目以降では前段のＤ型フリップフロップの出力ＳＱm-1が入力される。
【００１５】
さらに、各Ｄ型フリップフロップＤＦＦmのリセット端子ＲＥＳに入力される初期化信号ＲＥＳＺは電源投入時に全ての段のＤ型フリップフロップＤＦＦmを初期化するための信号であり、各Ｄ型フリップフロップＤＦＦmは初期化されると出力ＳＱmをＬｏｗとする。
【００１６】
第ｍ段のＡＮＤゲートＡＮＤmにおける２系統の入力端子Ａ，Ｂには、第ｍ段のＤ型フリップフロップＤＦＦmにおける出力信号と、第（ｍ＋１）段のＤ型フリップフロップＤＦＦm+1における出力信号とが入力される。さらに、第ｍ段のスイッチ３０１には、第ｍ段のＡＮＤゲートＡＮＤmにおける出力Ｙmが入力され、出力ＹmがＨｉｇｈのときにスイッチ３０１がＯＮとなるようになっている。
【００１７】
上記構成のデータ駆動回路１０３は、データ動作クロックＳＣＫＺ，ＳＣＫＢＺ、データ駆動開始信号ＳＳＰＺ、および映像信号ＶｉｄｅｏＤａｔａとしてデータＶ1〜ＶMが入力されることにより、図１２に示すような回路動作を行い、データ信号線ＳＬ1〜ＳＬMに、データＶ1〜ＶMを順次転送する。
【００１８】
すなわち、最初、初段のＤ型フリップフロップＤＦＦ1は、入力されているデータ駆動開始信号ＳＳＰＺがＨｉｇｈとなっている間に、データ動作クロックＳＣＫＺがＨｉｇｈになると、その出力ＳＱ1をＨｉｇｈとする。この出力ＳＱ1は、データ駆動開始信号ＳＳＰＺがＬｏｗとなった後、再びデータ動作クロックＳＣＫＺがＨｉｇｈとなることによってＬｏｗとなる。
【００１９】
この時、ＳＳＰＺのＨｉｇｈ期間はデータ動作クロックＳＣＫＺの１周期とほぼ同じ長さとなるように、データ駆動開始信号ＳＳＰの長さが設定されている。このため、出力ＳＱ1のＨｉｇｈ期間もデータ動作クロックＳＣＫＺの１周期と等しくなる。また、出力ＳＱ1は、初段のＡＮＤゲートＡＮＤ1における入力Ａとなると共に、次段のＤ型フリップフロップＤＦＦ2へのＤ端子の入力となる。
【００２０】
また、２段目以降である第ｍ段のＤ型フリップフロップＤＦＦmは、Ｄ端子の入力、すなわち前段の出力ＳＱm-1がＨｉｇｈとなっている間に、該Ｄ型フリップフロップＤＦＦmに入力されるデータ動作クロックＳＣＫＺまたはＳＣＫＢＺがＨｉｇｈになると、その出力ＳＱmをＨｉｇｈとする。この出力ＳＱmは、前段の出力ＳＱm-1がＬｏｗとなった後、再びデータ動作クロックＳＣＫＺまたはＳＣＫＢＺがＨｉｇｈとなることによってＬｏｗとなる。
【００２１】
こうして、各段のＤ型フリップフロップＤＦＦ1〜ＤＦＦM+1の出力ＳＱ1〜ＳＱM+1は、そのＨｉｇｈ期間がデータ動作クロックＳＣＫＺまたはＳＣＫＢＺの１周期と等しくなり、かつその立ち上がりタイミングがデータ動作クロックＳＣＫＺまたはＳＣＫＢＺの１／２周期毎に発生するものとして得られる。
【００２２】
また、第ｍ段のＡＮＤゲートＡＮＤmには、第ｍ段および第（ｍ＋１）段のＤ型フリップフロップＤＦＦm，ＤＦＦm+1における出力信号ＳＱm，ＳＱm+1が入力される。このため、各段のＡＮＤゲートＡＮＤ1〜ＡＮＤMの出力Ｙ1〜ＹMは、そのＨｉｇｈ期間がデータ動作クロックＳＣＫＺまたはＳＣＫＢＺの１／２周期で、かつその立ち上がりタイミングがデータ動作クロックＳＣＫＺまたはＳＣＫＢＺの１／２周期毎に発生するものとして得られる。
【００２３】
また、各段のＡＮＤゲートＡＮＤ1〜ＡＮＤMの出力Ｙ1〜ＹMは、それぞれのＨｉｇｈ期間において、各段のスイッチ３０１をＯＮとするので、映像信号ＶｉｄｅｏＤａｔａにおけるデータＶ1〜ＶMは、データ動作クロックＳＣＫＺまたはＳＣＫＢＺの１／２周期毎に、データ信号線ＳＬ1〜ＳＬMに順次送出される。
【００２４】
次に、走査駆動回路１０４の構成を図１３に示す。走査駆動回路１０４は（Ｎ＋１）段のＲＳ型フリップフロップＲＳＦＦn（１≦ｎ≦Ｎ＋１）、（Ｎ＋１）段のＡＮＤゲート４０１で構成されている。
【００２５】
各ＲＳ型フリップフロップＲＳＦＦnのセット入力端子Ｓには、初段においては走査駆動開始信号ＧＳＰＺが入力され、２段目以降では前段のＡＮＤゲート４０１の出力信号が入力される。また、各ＲＳ型フリップフロップＲＳＦＦnのリセット入力端子Ｒには、最終段を除き、次段のＡＮＤゲート４０１の出力信号が入力される。最終段のＲＳ型フリップフロップＲＳＦＦN+1のリセット入力端子Ｒには、自段のＡＮＤゲート４０１の出力信号が入力される。
【００２６】
さらに、各ＲＳ型フリップフロップＲＳＦＦnのリセット端子ＲＥＳに入力される初期化信号ＲＥＳＺは電源投入時に全ての段のＲＳ型フリップフロップＲＳＦＦnを初期化するための信号であり、各ＲＳ型フリップフロップＲＳＦＦnは初期化されると出力ＧＱnをＬｏｗとする。
【００２７】
第ｎ段のＡＮＤゲート４０１における２系統の入力端子には、自段（第ｎ段）のＲＳ型フリップフロップＲＳＦＦnにおける出力ＧＱnと、走査動作クロック信号ＧＣＫ１ＺまたはＧＣＫ２Ｚとが入力される。走査動作クロック信号ＧＣＫ１Ｚ，ＧＣＫ２Ｚは、奇数段のＡＮＤゲート４０１においてクロック信号ＧＣＫ１Ｚが入力され、偶数段のＡＮＤゲート４０１においてクロック信号ＧＣＫ２Ｚが入力される。また、走査動作クロック信号ＧＣＫ１Ｚ，ＧＣＫ２Ｚは、１周期内においてＨｉｇｈ期間がＬｏｗ期間より短く、かつ、位相が１／２周期ずれている。すなわち、走査動作クロック信号ＧＣＫ１Ｚ，ＧＣＫ２Ｚは、そのＨｉｇｈ期間が交互に生じるが、そのＨｉｇｈ期間が互いに重ならないように設定されている。
【００２８】
上記構成の走査駆動回路１０４は、走査動作クロックＧＣＫ１Ｚ，ＧＣＫ２Ｚ、および走査駆動開始信号ＧＳＰＺが入力されることにより、図１４に示すような回路動作を行い、走査信号線ＧＬ1〜ＧＬNを順次駆動する。尚、最終段における走査信号線ＧＬN+1は、ダミーとして設けられているものであり実際は駆動されない。
【００２９】
最初、各段のＲＳ型フリップフロップＲＳＦＦnの出力ＳＱnがＬｏｗであるため、各段のＲＳ型フリップフロップＲＳＦＦnにおけるリセット入力端子Ｒへの入力はＬｏｗである。そして、初段のＲＳ型フリップフロップＲＳＦＦ1におけるセット入力端子Ｓへの入力となる走査駆動開始信号ＧＳＰＺがＨｉｇｈとなることで、その出力ＧＱ1がＨｉｇｈとなる。
【００３０】
上記出力ＧＱ1は初段のＡＮＤゲート４０１の一方の入力となっており、該出力ＧＱ1がＨｉｇｈとなっている間に、走査動作クロックＧＣＫ１ＺがＨｉｇｈになると、走査動作クロックＧＣＫ１ＺがＨｉｇｈになっている期間で、初段のＡＮＤゲート４０１はその出力をＨｉｇｈとする。各段のＡＮＤゲート４０１の出力は、対応する段の走査信号線ＧＬ1〜ＧＬNの駆動信号となる。
【００３１】
また、初段のＡＮＤゲート４０１における出力がＨｉｇｈとなると、この出力は次段（２段目）のＲＳ型フリップフロップＲＳＦＦ2におけるセット入力となり、該ＲＳ型フリップフロップＲＳＦＦ2の出力ＧＱ2をＨｉｇｈにする。そして、上記出力ＧＱ2がＨｉｇｈとなっている間に、走査動作クロックＧＣＫ２ＺがＨｉｇｈになると、走査動作クロックＧＣＫ２ＺがＨｉｇｈになっている期間で、２段目のＡＮＤゲート４０１はその出力をＨｉｇｈとする。さらに、２段目のＡＮＤゲート４０１における出力がＨｉｇｈとなると、この出力は次段（３段目）のＲＳ型フリップフロップＲＳＦＦ3におけるセット入力となると共に、前段（初段）のＲＳ型フリップフロップＲＳＦＦ1におけるリセット入力となり、この時点で初段のＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1をＬｏｗとする。
【００３２】
こうして、各段のＲＳ型フリップフロップＲＳＦＦ1〜ＲＳＦＦN+1の出力ＧＱ1〜ＧＱN+1は、そのＨｉｇｈ期間が走査動作クロックＧＣＫ１ＺまたはＧＣＫ２Ｚの１周期と等しくなり、かつその立ち上がりタイミングが走査動作クロックＧＣＫ１ＺまたはＧＣＫ２Ｚの１／２周期毎に発生するものとして得られる。
【００３３】
また、各段のＡＮＤゲート４０１は、自段におけるＲＳ型フリップフロップＲＳＦＦnのＨｉｇｈ期間において、入力された走査動作クロック信号のＯＮパルス（Ｈｉｇｈ期間）を走査信号線ＧＬ1〜ＧＬNの駆動信号として出力する。
【００３４】
ここで、上記マトリクス型表示装置のレベルシフタ回路１０５に用いられる各レベルシフタ１０６においては、図９に示すように、電源ＶＤＤの入力端子と電源ＶＳＳの入力端子との間で、Ｐチャネルトランジスタ２０１とＮチャネルトランジスタ２０３を介して電流が常に流れてしまう。また、電源ＶＤＤの入力端子と入力信号ＩＮの入力端子との間でも、Ｐチャネルトランジスタ２０２とＮチャネルトランジスタ２０４を介して常に電流が流れてしまう。
【００３５】
この常に流れる電流を定常電流といい、この定常電流の増加は、レベルシフタ回路１０５における消費電力の増加を招来するため好ましくない。このため、この定常電流を小さくするために、図９のＰチャネルトランジスタやＮチャネルトランジスタの能力を弱めたり(具体的には、トランジスタのチャネル長を大きく作成したり、チャネル幅を小さく作成する)、ＰチャネルトランジスタやＮチャネルトランジスタを図１５に示すように直列に接続したりする方法がある。
【００３６】
【発明が解決しようとする課題】
ところが、レベルシフタ１０６において発生する定常電流を小さくするために、トランジスタの能力を弱めたり、トランジスタを直列に接続したりといった上述の構成をとると、レベルシフト前の信号に対して、レベルシフト後の信号において生じる遅延（図１０参照）が大きくなる。
【００３７】
このため、レベルシフタ回路１０５における各レベルシフタ１０６に定常電流を小さくするための上述の構成を採用すると、データ駆動回路１０３や操作駆動回路１０４において、以下に説明するような誤動作が発生するといった問題が生じる。
【００３８】
まず、データ駆動回路１０３における誤動作の発生を図１６を参照して説明する。
【００３９】
図１６に示す動作では、データ駆動開始信号ＳＳＰＺの立ち下がり遅延が大きくなることで、データ駆動開始信号ＳＳＰＺのＨｉｇｈ期間がレベルシフト前のデータ駆動開始信号ＳＳＰのＨｉｇｈ期間よりも長くなっている。これにより、データ駆動開始信号ＳＳＰＺのＨｉｇｈ期間中にデータ動作クロックＳＣＫＺの立ち上がりが２回入る（正常動作時には１回）。
【００４０】
このため、データ駆動回路１０３において、初段のＤ型フリップフロップＤＦＦ1の出力ＳＱ1がデータ動作クロックＳＣＫＺの２周期分の期間Ｈｉｇｈとなる。また、初段のＤ型フリップフロップＤＦＦ1の出力ＳＱ1が２周期分Ｈｉｇｈになることで、２段目以降のＤ型フリップフロップＤＦＦ2〜ＤＦＦM+1の出力ＳＱ2〜ＳＱM+1も同様に２周期分Ｈｉｇｈになる。
【００４１】
このため、各段のＡＮＤゲートＡＮＤ1〜ＡＮＤMの出力Ｙ1〜ＹMにおいて、そのＨｉｇｈ期間は、図１２に示す正常動作時の１．５倍となり、データ動作クロックＳＣＫＺまたはＳＣＫＢＺの３／２周期分となる。
【００４２】
このように、各段のＡＮＤゲートＡＮＤ1〜ＡＮＤMの出力Ｙ1〜ＹMにおいて、そのＨｉｇｈ期間がデータ動作クロックＳＣＫＺまたはＳＣＫＢＺの３／２周期分となると、各データ信号線において正しいデータ書込みが行えなくなる。例えば、初段のデータ信号線ＳＬ1では、最初の１／２周期分にあたるＨｉｇｈ期間で本来のデータＶ1がデータ信号線ＳＬ1に転送されるが、その後の１周期分にあたるＨｉｇｈ期間で次段のデータＶ2および次々段データＶ3がデータ信号線ＳＬ1に転送され、正しいデータが書き換えられてしまうといった誤動作が発生する。同様の誤動作は、２段目以降のデータ信号線ＳＬ2〜ＳＬMにおいても発生する。
【００４３】
また、データ駆動開始信号ＳＳＰＺの立ち上がり遅延が大きくなり、データ動作クロックＳＣＫＺの立ち上がりにデータ駆動開始信号ＳＳＰＺがＨｉｇｈにならない場合にも、初段のＤ型フリップフロップＤＦＦ1の出力ＳＱ1がＨｉｇｈにならないためデータ駆動回路１０３が誤動作する。但し、この誤動作は、データ駆動開始信号ＳＳＰＺの立ち上がり遅延が最大となってもデータ動作クロックＳＣＫＺの立ち上がりまでにデータ駆動開始信号ＳＳＰＺがＨｉｇｈになるように、レベルシフトされる前のデータ駆動開始信号ＳＳＰの入力タイミングを設定することで回避することができる
次に、走査駆動回路１０４における誤動作の発生を図１７を参照して説明する。
【００４４】
図１７に示す動作では、走査駆動開始信号ＧＳＰＺの立ち下がり遅延が大きくなることで、走査駆動開始信号ＧＳＰＺのＨｉｇｈ期間がレベルシフト前の走査駆動開始信号ＧＳＰのＨｉｇｈ期間よりも長くなっている。この結果、走査駆動開始信号ＧＳＰＺのＨｉｇｈ期間が、２段目の走査信号線ＧＬ2への出力がＨｉｇｈからＬｏｗに切り替わるタイミング以降までのびると、初段のＲＳ型フリップフロップＲＳＦＦ1のセット入力信号（走査駆動開始信号ＧＳＰＺ）と、リセット入力信号（走査信号線ＧＬ2に供給される信号）とが同時にＨｉｇｈとなる期間ができる。
【００４５】
ここで、ＲＳ型フリップフロップは、セット入力とリセット入力とが同時にＨｉｇｈになると動作が不安定になるものであり、この場合のＲＳ型フリップフロップの出力はＨｉｇｈとなるかＬｏｗとなるかは不明である。図１７の説明では、セット入力信号のＨｉｇｈ期間内にリセット入力信号がＨｉｇｈとなった場合、ＲＳ型フリップフロップの出力はリセットされずＨｉｇｈのままであると仮定する。
【００４６】
この時、初段のＲＳ型フリップフロップＲＳＦＦ1は、その出力ＧＱ1のＨｉｇｈ期間が、走査動作クロックＧＣＫ１ＺのＨｉｇｈ期間のパルスを２回分含む期間となる。このため、初段のＡＮＤゲート４０１は、２パルスの波形を走査信号線ＧＬ１に出力してしまう。
【００４７】
また、第ｎ段（２段目以降）のＲＳ型フリップフロップＲＳＦＦnのセット入力信号（前段の走査信号線ＧＬn-1に供給される信号）とリセット信号（次段の走査信号線ＧＬn+1に供給される信号）が同時にＨｉｇｈになったとき、該ＲＳ型フリップフロップＲＳＦＦnがリセットされなければ、初段の場合と同様に、第ｎ段のＲＳ型フリップフロップＲＳＦＦnの出力ＧＱnが走査動作クロックＧＣＫ１ＺまたはＧＣＫ２ＺのＨｉｇｈ期間のパルスを２回分含む期間となる。このため、各段のＡＮＤゲート４０１が、２パルスの波形を走査信号線ＧＬnに出力するといった誤動作が生じる。
【００４８】
また、各段のＲＳ型フリップフロップＲＳＦＦnにおいて、セット入力信号のＨｉｇｈ期間内にリセット入力信号がＨｉｇｈとなった場合、該ＲＳ型フリップフロップＲＳＦＦnの出力ＧＱnがリセットされてＬｏｗになると仮定した場合は、図１８に示すような誤動作が生じる場合がある。
【００４９】
すなわち、初段のＲＳ型フリップフロップＲＳＦＦ1のセット入力となる走査駆動開始信号ＧＳＰＺとリセット入力となる信号（走査信号線ＧＬ2に供給される信号）が同時にＨｉｇｈになったときに、ＲＳ型フリップフロップＲＳＦＦ1がリセットされたとしても、走査信号線ＧＬ2に供給される信号がＨｉｇｈからＬｏｗになるタイミング以降まで走査駆動開始信号ＧＳＰＺがＨｉｇｈ期間を維持すると、図１８に示すように、ＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1は一度リセットされた後、再びセットされる。これにより、初段のＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1のＨｉｇｈ期間には、走査動作クロックＧＣＫ１ＺのＨｉｇｈ期間のパルスを２回分含むようになり、２パルスの波形を走査信号線ＧＬ1に出力してしまうといった誤動作が生じる。
【００５０】
また、走査駆動開始信号ＧＳＰＺの立ち上がり遅延が大きくて走査動作クロックＧＣＫ１Ｚの立ち上がりに走査駆動開始信号ＧＳＰＺがＨｉｇｈにならない、すなわちＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1がＨｉｇｈにならない場合も、走査信号線ＧＬ1の出力におけるＨｉｇｈ期間が短くなり、走査駆動回路１０４が誤動作する。但し、この誤動作は、走査駆動開始信号ＧＳＰＺの立ち上がり遅延が最大になっても走査動作クロックＧＣＫ１Ｚの立ち上がりまでに走査駆動開始信号ＧＳＰＺがＨｉｇｈになるようにレベルシフトされる前の走査駆動開始信号ＧＳＰの入力タイミングを設定することで回避することができる
このため、従来のマトリクス型表示装置では、使用するデータ駆動開始信号ＳＳＰおよび走査駆動開始信号ＧＳＰの周期が大きい（頻繁に変化を繰り返さない）場合のみ、レベルシフタ回路の消費電力を削減する構成が適用できるものであり、データ駆動開始信号ＳＳＰおよび走査駆動開始信号ＧＳＰの周期が小さい場合はレベルシフタ回路の消費電力を削減する上記構成の適用は困難であった。
【００５１】
本発明は、上記の問題点を解決するためになされたもので、その目的は、レベルシフタ回路における定常電流を抑制し、該レベルシフタ回路の消費電力を削減する構成を採用した場合に、データ駆動開始信号ＳＳＰおよび走査駆動開始信号ＧＳＰの遅延による誤動作を防止することができるマトリクス型表示装置を提供することにある。
【００５２】
【課題を解決するための手段】
本発明の表示装置は、上記の課題を解決するために、表示素子と、該表示素子を駆動する複数のデータ信号線および複数の走査信号線と、上記データ信号線および上記走査信号線をそれぞれ駆動するデータ駆動回路および走査駆動回路とを備える表示装置において、上記データ駆動回路に入力されるデータ駆動開始信号をレベルシフトするレベルシフト手段と、上記レベルシフト手段と上記データ駆動回路との間に配置され、上記レベルシフト手段によるレベルシフト動作によって上記データ駆動開始信号に発生する遅延を補正する遅延補正手段とを備えていることを特徴としている。
【００５３】
上記レベルシフト手段において、該レベルシフト手段内に生じる定常電流を抑制し、その消費電力を削減する設計とした場合に、該レベルシフト手段によってレベルシフトされるデータ駆動開始信号に発生する信号の遅延が増大する。このデータ駆動開始信号の遅延は、データ駆動回路に誤動作を生じさせる。
【００５４】
これに対し、上記の構成によれば、上記遅延補正手段によりレベルシフト後のデータ駆動開始信号に発生する遅延が補正され、補正後のデータ駆動開始信号がデータ駆動回路に与えられる。このため、上記データ駆動回路では、データ駆動開始信号の遅延による誤動作が防止される。
【００５５】
これにより、データ駆動回路の誤動作を招来することなく、レベルシフト手段の定常電流を十分に小さくすることができる。
【００５６】
また、上記表示装置では、上記遅延補正手段は、レベルシフト後のデータ駆動開始信号のＯＦＦタイミングの遅延を補正する構成とすることが好ましい。
【００５７】
上記レベルシフト手段でのレベルシフトによって、データ駆動開始信号に生じる遅延は、ＯＮタイミングの遅延についてはレベルシフトされる前のデータ駆動開始信号の入力を適切なタイミングに設定することにより、データ駆動回路の誤動作を回避できる。このため、上記遅延補正手段は、レベルシフト後のデータ駆動開始信号のＯＦＦタイミングの遅延を補正することで、データ駆動回路の誤動作を防止できる。尚、ここで言うＯＦＦタイミングの遅延とは、上記データ駆動開始信号がＨｉｇｈアクティブの場合は立ち下がりの遅延であり、Ｌｏｗアクティブの場合は立ち上がりの遅延となる。
【００５８】
また、上記表示装置では、上記遅延補正手段は、上記データ駆動回路内で生成される信号の一部を用いて、レベルシフト後のデータ駆動開始信号の遅延を補正する構成とすることが好ましい。
【００５９】
例えば、上記遅延補正手段がデータ駆動開始信号の立ち下がり（Ｈｉｇｈアクティブの場合）を他の補正信号の立ち上がりまたは立ち下がりに合わせて強制的に立ち下げて補正を行うようなものである場合、該補正信号として所望のタイミングで立ち上がりまたは立ち下がりの発生するデータ駆動回路内での生成信号を用いることができる。
【００６０】
上記の構成によれば、上記遅延補正手段は、上記データ駆動回路内で生成される信号の一部を用いて、レベルシフト後のデータ駆動開始信号の遅延を補正することで、新たな補正信号の入力等が必要なく、回路規模を増大させることなくデータ駆動開始信号の遅延補正が可能となる。
【００６１】
また、本発明の表示装置は、上記の課題を解決するために、表示素子と、該表示素子を駆動する複数のデータ信号線および複数の走査信号線と、上記データ信号線および上記走査信号線をそれぞれ駆動するデータ駆動回路および走査駆動回路とを備える表示装置において、上記走査駆動回路に入力される走査駆動開始信号をレベルシフトするレベルシフト手段と、上記レベルシフト手段と上記走査駆動回路との間に配置され、上記レベルシフト手段によるレベルシフト動作によって上記走査駆動開始信号に発生する遅延を補正する遅延補正手段とを備えていることを特徴としている。
【００６２】
上記レベルシフト手段において、該レベルシフト手段内に生じる定常電流を抑制し、その消費電力を削減する設計とした場合に、該レベルシフト手段によってレベルシフトされる走査駆動開始信号に発生する信号の遅延が増大する。この走査駆動開始信号の遅延は、走査駆動回路に誤動作を生じさせる。
【００６３】
これに対し、上記の構成によれば、上記遅延補正手段によりレベルシフト後の走査駆動開始信号に発生する遅延が補正され、補正後の走査駆動開始信号が走査駆動回路に与えられる。このため、上記走査駆動回路では、走査駆動開始信号の遅延による誤動作が防止される。
【００６４】
これにより、走査駆動回路の誤動作を招来することなく、レベルシフト手段の定常電流を十分に小さくすることができる。
【００６５】
また、上記表示装置では、上記遅延補正手段は、レベルシフト後の走査駆動開始信号のＯＦＦタイミングの遅延を補正する構成とすることが好ましい。
【００６６】
上記レベルシフト手段でのレベルシフトによって、走査駆動開始信号に生じる遅延は、ＯＮタイミングの遅延についてはレベルシフトされる前の走査駆動開始信号の入力を適切なタイミングに設定することにより、走査駆動回路の誤動作を回避できる。このため、上記遅延補正手段は、レベルシフト後の走査駆動開始信号のＯＦＦタイミングの遅延を補正することで、走査駆動回路の誤動作を防止できる。尚、ここで言うＯＦＦタイミングの遅延とは、上記走査駆動開始信号がＨｉｇｈアクティブの場合は立ち下がりの遅延であり、Ｌｏｗアクティブの場合は立ち上がりの遅延となる。
【００６７】
また、上記表示装置では、上記遅延補正手段は、上記走査駆動回路内で生成される信号の一部を用いて、レベルシフト後の走査駆動開始信号の遅延を補正する構成とすることが好ましい。
【００６８】
例えば、上記遅延補正手段が走査駆動開始信号の立ち下がりを他の補正信号の立ち上がりまたは立ち下がりに合わせて強制的に立ち下げて補正を行うようなものである場合、該補正信号として所望のタイミングで立ち上がりまたは立ち下がりの発生する走査駆動回路内での生成信号を用いることができる。
【００６９】
上記の構成によれば、上記遅延補正手段は、上記走査駆動回路内で生成される信号の一部を用いて、レベルシフト後の走査駆動開始信号の遅延を補正することで、新たな補正信号の入力等が必要なく、回路規模を増大させることなく走査駆動開始信号の遅延補正が可能となる。
【００７０】
また、上記表示装置では、表示素子、複数のデータ信号線、複数の走査信号線、データ駆動回路、走査駆動回路、レベルシフタ手段、および遅延補正手段が同一基板上に形成される構成とすることができる。
【００７１】
上記の構成によれば、上記レベルシフタ手段および遅延補正手段が、データ駆動回路、走査駆動回路等と同じ工程で製造でき、装置外部にレベルシフタ手段および遅延補正手段を設ける場合よりも、製造コスト抑えることができる。
【００７２】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図６に基づいて説明すれば、以下の通りである。
【００７３】
本実施の形態に係るマトリクス型表示装置（表示装置）の構成を図２に示す。
【００７４】
図２に示すマトリクス型表示装置１は、表示部において、列方向に平行なデータ信号線ＳＬm（１≦ｍ≦Ｍ）が行方向に多数配列され、行方向に平行な走査信号線ＧＬn（１≦ｎ≦Ｎ）が列方向に多数配列されていると共に、走査信号線ＧＬおよびデータ信号線ＳＬの各交点にはスイッチング素子を介して表示素子が設けられている。上記データ信号線ＳＬ1〜ＳＬMはデータ駆動回路２に接続されており、上記走査信号線ＧＬ1〜ＧＬNは、走査駆動回路３に接続されている。
【００７５】
上記マトリクス型表示装置１における表示部、データ駆動回路２、および走査駆動回路３は、図７で説明した従来のマトリクス型表示装置１００における表示部、データ駆動回路１０３、および走査駆動回路１０４と同様の構成とすることができる。このため、ここでは表示部、データ駆動回路２、および走査駆動回路３についての詳細な説明を省略する。
【００７６】
上記マトリクス型表示装置１において、データ駆動回路２には、該データ駆動回路２を駆動させるためのデータ動作クロック信号ＳＣＫ，ＳＣＫＢ、駆動を開始するためのデータ駆動開始信号ＳＳＰ、該データ駆動回路２を初期化するための初期化信号ＲＥＳ、およびデータ信号線ＳＬ1〜ＳＬMに出力される映像信号が入力される。
【００７７】
また、走査駆動回路３には、該走査駆動回路３を駆動させるための走査動作クロック信号ＧＣＫ１，ＧＣＫ２、駆動を開始するための走査駆動開始信号ＧＳＰ、および該走査駆動回路３を初期化するための初期化信号ＲＥＳが入力される。
【００７８】
上記の各信号のうち、データ動作クロック信号ＳＣＫ，ＳＣＫＢ、データ駆動開始信号ＳＳＰ、走査動作クロック信号ＧＣＫ１，ＧＣＫ２、走査駆動開始信号ＧＳＰ、および初期化信号ＲＥＳは、実際には、データ駆動回路２または走査駆動回路３２入力される前にレベルシフタ回路４によってレベルシフトされる。レベルシフタ回路４の構成も、図８および図９で説明した従来の構成と同様であるため、ここではレベルシフタ回路４についての詳細な説明を省略する。以下の説明において、レベルシフトされた後の信号は、レベルシフトされる前の信号と区別するために、レベルシフトされる前の信号名の末尾に“Ｚ”を付加する。
【００７９】
さらに、本実施の形態に係るマトリクス型表示装置1では、図１に示すように、レベルシフトされた後のデータ駆動開始信号ＳＳＰＺおよび走査駆動開始信号ＧＳＰＺが、誤動作防止回路５によって誤動作の原因となる信号のＯＦＦタイミングの遅延を補正されることを特徴としている。以下の説明において、誤動作防止回路５によって補正された後の信号は、レベルシフトされる前の信号（すなわち、マトリクス型表示装置1に対して最初に入力される信号）と区別するために、レベルシフトされる前の信号名の末尾に“ＺＺ”を付加する。
【００８０】
尚、本実施の形態では、データ駆動開始信号ＳＳＰＺおよび走査駆動開始信号ＧＳＰＺは共にＨｉｇｈアクティブの場合を例示するものであり、誤動作防止回路５はこれらの信号の立ち下がりの遅延を補正する。
【００８１】
尚、以下の説明において、データ駆動回路２および走査駆動回路３の構成は、図１１および図１３の構成と同じとするが、データ駆動回路２においてはデータ駆動開始信号ＳＳＰＺに代えてデータ駆動開始信号ＳＳＰＺＺが入力され、走査駆動回路３においては走査駆動開始信号ＧＳＰＺに代えてデータ駆動開始信号ＧＳＰＺＺが入力される。
【００８２】
ここで、上記誤動作防止回路５の作用の概略を以下に説明する。まず、従来のマトリクス型表示装置1００において誤動作が生じる原因は、データ駆動回路の動作を例に取れば、データ駆動開始信号ＳＳＰＺの立ち下がり遅延が大きくなることで、データ駆動開始信号ＳＳＰＺのＨｉｇｈ期間中にデータ動作クロックＳＣＫＺの立ち上がりが２回入ることによる（図１６参照）。
【００８３】
したがって、上記誤動作防止回路５は、データ駆動開始信号ＳＳＰＺの立ち下がり遅延を補正することで、データ駆動開始信号ＳＳＰＺのＨｉｇｈ期間中に入るデータ動作クロックＳＣＫＺの立ち上がり回数を確実に１回のみとすればよい。言い換えれば、データ駆動回路２について、データ駆動開始信号ＳＳＰＺがＨｉｇｈになった後、初段のＤ型フリップフロップＤＦＦ1の出力ＳＱ1がデータ動作クロックＳＣＫＺの立ち上がりエッジでＨｉｇｈになると、その時点でデータ駆動開始信号ＳＳＰＺはもはやＨｉｇｈである必要がなくなる。
【００８４】
つまり、データ駆動回路２に入力されるデータ駆動開始信号ＳＳＰＺを補正する誤動作防止回路５は、図１に示すように、初段のＤ型フリップフロップＤＦＦ1の出力ＳＱ1の入力を受けて、該出力ＳＱ1がＨｉｇｈになった時にデータ駆動開始信号ＳＳＰＺをＬｏｗにする。また、本実施の形態に係る誤動作防止回路５（データ駆動開始信号ＳＳＰＺを補正する場合）では、データ駆動開始信号ＳＳＰＺをデータ駆動開始信号ＳＳＰＺＺに補正するにあたって、初段のＤ型フリップフロップＤＦＦ1の出力ＳＱ1以外に、最終段のＤ型フリップフロップＤＦＦM+1の出力ＳＱM+1および初期化信号ＲＥＳＺの入力を受ける。出力ＳＱM+1および初期化信号ＲＥＳＺの役割については後述する。
【００８５】
次に、誤動作防止回路５のより具体的な構成を図３を参照して説明し、誤動作防止回路５およびデータ駆動回路２の動作を図４を参照して説明する。
【００８６】
図３に示すように、誤動作防止回路５はＲＳ型フリップフロップ５１とＡＮＤゲート５２とによって構成されているものである。誤動作防止回路５をデータ駆動開始信号ＳＳＰＺの補正に用いる場合は、入力信号ＩＮとしてデータ駆動開始信号ＳＳＰＺが入力され、出力信号ＯＵＴとして補正後のデータ駆動開始信号ＳＳＰＺＺが出力される。
【００８７】
また、上記ＲＳ型フリップフロップ５１において、セット入力信号Ｓにはデータ駆動回路２の初段のＤ型フリップフロップＤＦＦ1における出力ＳＱ1が用いられ、リセット入力信号Ｒには最終段のＤ型フリップフロップＤＦＦM+1における出力ＳＱM+1が用いられる。
【００８８】
そして、上記ＡＮＤゲート５２は、上記ＲＳ型フリップフロップ５１の反転出力ＦＦＱＢ、および入力信号ＩＮであるデータ駆動開始信号ＳＳＰＺを２系統の入力とし、該ＡＮＤゲート５２の出力が出力信号ＯＵＴ、すなわち補正後のデータ駆動開始信号ＳＳＰＺＺとなる。さらに、上記ＲＳ型フリップフロップ５１は、電源投入時において、初期化信号ＲＥＳＺによりその反転出力ＦＦＱＢをＨｉｇｈとする（尚、上記ＲＳ型フリップフロップ５１において、出力ＦＦＱは使用しない）。
【００８９】
上記誤動作防止回路５の動作は、図４に示すように、最初、ＲＳ型フリップフロップ５１におけるセット入力信号（出力ＳＱ1）およびリセット入力信号（出力ＳＱM+1）の両方がＬｏｗであるため、その反転出力ＦＦＱＢはＨｉｇｈである。
【００９０】
そのため、ＡＮＤゲート５２は、ＲＳ型フリップフロップ５１からの反転出力ＦＦＱＢはＨｉｇｈとなっている期間は、もう一方の入力であるデータ駆動開始信号ＳＳＰＺをそのままデータ駆動開始信号ＳＳＰＺＺとして出力する。すなわち、データ駆動開始信号ＳＳＰＺがＨｉｇｈになると補正後のデータ駆動開始信号ＳＳＰＺＺも同時にＨｉｇｈとなる。
【００９１】
次に、データ駆動回路２の初段のＤ型フリップフロップＤＦＦ1において、データ駆動開始信号ＳＳＰＺＺがＨｉｇｈとなっている間に、データ動作クロックＳＣＫＺの最初の立ち上がりが入力されると、Ｄ型フリップフロップＤＦＦ1の出力ＳＱ1がＨｉｇｈとなる。
【００９２】
この出力ＳＱ1は、２段目のＤ型フリップフロップＤＦＦ2および初段のＡＮＤゲートＡＮＤ1に入力されると共に、誤動作防止回路５のＲＳ型フリップフロップ５１におけるセット入力となる。このため、上記出力ＳＱ1がＨｉｇｈになるとＲＳ型フリップフロップ５１の反転出力ＦＦＱＢがＬｏｗになりデータ駆動開始信号ＳＳＰＺＺをＬｏｗとする。
【００９３】
ＲＳ型フリップフロップ５１における反転出力ＦＦＱＢは、出力ＳＱ1がＬｏｗとなった後もＬｏｗ状態を維持し続ける。このため、補正前のデータ駆動開始信号ＳＳＰＺにおいてＨｉｇｈ状態の遅延が生じても、補正後のデータ駆動開始信号ＳＳＰＺＺは出力ＳＱ1がＨｉｇｈになると共にＬｏｗに切り替わり、出力ＳＱ1がＬｏｗとなった後もＬｏｗ状態を維持する。
【００９４】
このため、データ駆動回路２の初段のＤ型フリップフロップＤＦＦ1において、データ動作クロックＳＣＫＺの２回目の立ち上がりが入力された時点では、データ駆動開始信号ＳＳＰＺＺが確実にＬｏｗに切り替わっている。したがって、データ動作クロックＳＣＫＺの２回目の立ち上がりによってＤ型フリップフロップＤＦＦ1の出力ＳＱ1がＬｏｗになり、初段のＤ型フリップフロップＤＦＦ1における出力ＳＱ1は正常時の動作となる。
【００９５】
また、従来例において、２段目以降の誤動作は初段の誤動作の影響を受けて発生するものであり、上記誤動作防止回路５によって初段の誤動作を防止することで２段目以降の誤動作も解消されることは容易に理解される。
【００９６】
上記動作により、データ駆動回路２は１ラインの走査において正常な動作を行える。しかしながら、データ駆動回路２の最終段まで動作が終了したあと、ＲＳ型フリップフロップ５１の反転出力ＦＦＱＢがＬｏｗのままでは、次のデータ駆動開始信号ＳＳＰＺがＨｉｇｈになっても、データ駆動開始信号ＳＳＰＺＺがＨｉｇｈとならず、次ラインにおいてデータ駆動回路２の駆動を開始できない。
【００９７】
このため、上記誤動作防止回路５では、次ラインの走査時のデータ駆動開始信号ＳＳＰＺがＨｉｇｈになる前に、最終段のＤ型フリップフロップＤＦＦM+1の出力ＳＱM+1によってＲＳ型フリップフロップ５１の反転出力ＦＦＱＢをＨｉｇｈにしておく。こうすると、次にデータ駆動開始信号ＳＳＰＺがＨｉｇｈになったとき、補正後のデータ駆動開始信号ＳＳＰＺＺもＨｉｇｈになるので、データ駆動回路２の駆動を開始できる。
【００９８】
上記説明における誤動作防止回路５では、ＲＳ型フリップフロップ５１のセット入力信号に初段のＤ型フリップフロップＤＦＦ1の出力ＳＱ1を用いており、出力ＳＱ1の立ち上がりで補正後のデータ駆動開始信号ＳＳＰＺＺをＬｏｗに切り替えている。
【００９９】
但し、データ駆動回路２における誤動作を防止するためには、補正後のデータ駆動開始信号ＳＳＰＺＺがデータ動作クロックＳＣＫＺの２番目の立ち上がり時にＬｏｗとなっていればよい。すなわち、ＲＳ型フリップフロップ５１のセット入力信号には、データ動作クロックＳＣＫＺの２番目の立ち上がり前に、ＬｏｗからＨｉｇｈに切り替わる信号であれば、出力ＳＱ1以外の信号も使用可能である。
【０１００】
例えば、図４の例では、２段目のＤ型フリップフロップＤＦＦ2の出力ＳＱ2をＲＳ型フリップフロップ５１のセット入力信号としてもよい。あるいは、Ｄ型フリップフロップの出力以外にＡＮＤゲートの出力Ｙなどを利用してもよく、この場合は、初段のＡＮＤゲートＡＮＤ1の出力Ｙ1をＲＳ型フリップフロップ５１のセット入力信号としてもよい。
【０１０１】
また、上記誤動作防止回路５では、ＲＳ型フリップフロップ５１のリセット入力信号に最終段のＤ型フリップフロップＤＦＦM+1の出力ＳＱM+1を用いており、出力ＳＱM+1の立ち上がりでＲＳ型フリップフロップ５１の反転出力ＦＦＱＢをＨｉｇｈに切り替えている。
【０１０２】
しかしながら、データ駆動開始信号ＳＳＰＺがＬｏｗになった後は、誤動作防止回路５のＲＳ型フリップフロップ５１の反転出力ＦＦＱＢをＨｉｇｈにしても、補正後のデータ駆動開始信号ＳＳＰＺＺはＬｏｗ状態が維持される。したがって、データ駆動開始信号ＳＳＰＺが完全にＬｏｗになった後は、任意のタイミングでＲＳ型フリップフロップ５をリセットしてよい（反転出力ＦＦＱＢをＨｉｇｈにしてよい）。すなわち、ＲＳ型フリップフロップ５１のリセット入力信号には、データ駆動開始信号ＳＳＰＺが完全にＬｏｗになった後で、ＬｏｗからＨｉｇｈに切り替わる信号であれば、出力ＳＱM+1以外の信号も使用可能である。
【０１０３】
例えば、図４の例では、４段目以降のＤ型フリップフロップの出力をＲＳ型フリップフロップ５１のリセット入力信号としてもよい。あるいは、Ｄ型フリップフロップの出力以外にＡＮＤゲートの出力Ｙなどを利用してもよく、この場合は、３段目以降のＡＮＤゲートの出力をＲＳ型フリップフロップ５１のリセット入力信号としてもよい。
【０１０４】
また、上記ＲＳ型フリップフロップ５１のセット入力信号またはリセット入力信号において、データ駆動回路２で生成される信号を利用する以外に、外部からの信号を使用してもよい。
【０１０５】
次に、走査駆動開始信号ＧＳＰＺの補正時において、上記誤動作防止回路５の作用の概略を以下に説明する。まず、従来のマトリクス型表示装置1００において走査駆動回路３に誤動作が生じる原因は、走査駆動開始信号ＧＳＰＺの立ち下がり遅延が大きくなることで、初段のＲＳ型フリップフロップＲＳＦＦ1のセット入力信号（走査駆動開始信号ＧＳＰＺ）と、リセット入力信号（走査信号線ＧＬ2に供給される信号）とが同時にＨｉｇｈとなる期間ができることによる（図１７参照）。
【０１０６】
したがって、上記誤動作防止回路５は、走査駆動開始信号ＧＳＰＺの立ち下がり遅延を補正することで、初段のＲＳ型フリップフロップＲＳＦＦ1のセット入力信号（走査駆動開始信号ＧＳＰＺ）と、リセット入力信号（走査信号線ＧＬ2に供給される信号）とが同時にＨｉｇｈとなる期間が生じないようにすればよい。言い換えれば、走査駆動回路３について、走査駆動開始信号ＧＳＰＺがＨｉｇｈになることで、初段のＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1がＨｉｇｈになれば、その時点で走査駆動開始信号ＧＳＰＺはもはやＨｉｇｈである必要がなくなる。
【０１０７】
つまり、走査駆動回路３に入力される走査駆動開始信号ＧＳＰＺを補正する誤動作防止回路５は、図１に示すように、初段のＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1の入力を受けて、該出力ＧＱ1がＨｉｇｈになった時に走査駆動開始信号ＧＳＰＺをＬｏｗにする。また、本実施の形態に係る誤動作防止回路５（走査駆動開始信号ＧＳＰＺを補正する場合）では、走査駆動開始信号ＧＳＰＺを走査駆動開始信号ＧＳＰＺＺに補正するにあたって、初段のＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1以外に、最終段のＲＳ型フリップフロップＲＳＦＦM+1の出力ＧＱM+1および初期化信号ＲＥＳＺの入力を受ける。出力ＧＱM+1および初期化信号ＲＥＳＺの役割については後述する。
【０１０８】
次に、走査駆動開始信号ＧＳＰＺの補正時における、誤動作防止回路５および走査駆動回路３の動作を図５および図６を参照して説明する。
【０１０９】
誤動作防止回路５を走査駆動開始信号ＧＳＰＺの補正に用いる場合、上記ＲＳ型フリップフロップ５１においては、図５に示すように、セット入力信号Ｓには走査駆動回路３の初段のＲＳ型フリップフロップＲＳＦＦ1における出力ＧＱ1が用いられ、リセット入力信号Ｒには最終段のＲＳ型フリップフロップＲＳＦＦN+1における出力ＧＱN+1が用いられる。
【０１１０】
そして、上記ＡＮＤゲート５２は、上記ＲＳ型フリップフロップ５１の反転出力ＦＦＱＢ、および入力信号ＩＮである走査駆動開始信号ＧＳＰＺを２系統の入力とし、該ＡＮＤゲート５２の出力が出力信号ＯＵＴ、すなわち補正後の走査駆動開始信号ＧＳＰＺＺとなる。さらに、上記ＲＳ型フリップフロップ５１は、電源投入時において、初期化信号ＲＥＳＺによりその反転出力ＦＦＱＢをＨｉｇｈとする。
【０１１１】
上記誤動作防止回路５の動作は、図６に示すように、最初、ＲＳ型フリップフロップ５１におけるセット入力信号（出力ＧＱ1）およびリセット入力信号（出力ＧＱN+1）の両方がＬｏｗであるため、その反転出力ＦＦＱＢはＨｉｇｈである。
【０１１２】
そのため、ＡＮＤゲート５２は、ＲＳ型フリップフロップ５１からの反転出力ＦＦＱＢはＨｉｇｈとなっている期間は、もう一方の入力である走査駆動開始信号ＧＳＰＺをそのまま走査駆動開始信号ＧＳＰＺＺとして出力する。すなわち、走査駆動開始信号ＧＳＰＺがＨｉｇｈになると補正後の走査駆動開始信号ＧＳＰＺＺも同時にＨｉｇｈとなる。
【０１１３】
次に、走査駆動回路３の初段のＲＳ型フリップフロップＲＳＦＦ1において、走査駆動開始信号ＧＳＰＺＺがＨｉｇｈになると、これに従ってＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1がＨｉｇｈとなる。
【０１１４】
この出力ＧＱ1は、初段のＡＮＤゲート４０１に入力されると共に、誤動作防止回路５のＲＳ型フリップフロップ５１におけるセット入力となる。このため、上記出力ＧＱ1がＨｉｇｈになるとＲＳ型フリップフロップ５１の反転出力ＦＦＱＢがＬｏｗになり走査駆動開始信号ＧＳＰＺＺをＬｏｗとする。
【０１１５】
ＲＳ型フリップフロップ５１における反転出力ＦＦＱＢは、出力ＧＱ1がＬｏｗとなった後もＬｏｗ状態を維持し続ける。このため、補正前の走査駆動開始信号ＧＳＰＺにおいてＨｉｇｈ状態の遅延が生じても、補正後の走査駆動開始信号ＧＳＰＺＺは出力ＧＱ1がＨｉｇｈになると共にＬｏｗに切り替わり、出力ＧＱ1がＬｏｗとなった後もＬｏｗ状態を維持する。
【０１１６】
このため、走査駆動回路３の初段のＲＳ型フリップフロップＲＳＦＦ1において、リセット入力信号（走査信号線ＧＬ2に供給される信号）がＨｉｇｈとなるときには、セット入力信号（走査駆動開始信号ＧＳＰＺ）は既にＬｏｗに切り替わっており、セット入力信号とリセット入力信号とが同時にＨｉｇｈとなることはない。初段のＲＳ型フリップフロップＲＳＦＦ1におけるリセット入力信号（走査信号線ＧＬ2に供給される信号）がＨｉｇｈになることにより、該ＲＳ型フリップフロップＲＳＦＦ1はその出力を確実にＬｏｗとし、初段のＲＳ型フリップフロップＲＳＦＦ1における出力ＧＱ1は正常時の動作となる。
【０１１７】
また、走査駆動回路３においても、従来例において２段目以降の誤動作は初段の誤動作の影響を受けて発生するものであり、上記誤動作防止回路５によって初段の誤動作を防止することで２段目以降の誤動作も解消されることは容易に理解される。
【０１１８】
上記動作により、走査駆動回路３は１ラインの走査において正常な動作を行える。しかしながら、走査駆動回路３の最終段まで動作が終了したあと、ＲＳ型フリップフロップ５１の反転出力ＦＦＱＢがＬｏｗのままでは、次の走査駆動開始信号ＧＳＰＺがＨｉｇｈになっても、走査駆動開始信号ＧＳＰＺＺがＨｉｇｈとならず、次ラインにおいて走査駆動回路３の駆動を開始できない。
【０１１９】
このため、上記誤動作防止回路５では、次ラインの走査時の走査駆動開始信号ＧＳＰＺがＨｉｇｈになる前に、最終段のＲＳ型フリップフロップＲＳＦＦN+1の出力ＧＱN+1によってＲＳ型フリップフロップ５１の反転出力ＦＦＱＢをＨｉｇｈにしておく。こうすると、次に走査駆動開始信号ＧＳＰＺがＨｉｇｈになったとき、補正後の走査駆動開始信号ＧＳＰＺＺもＨｉｇｈになるので、走査駆動回路３の駆動を開始できる。
【０１２０】
上記説明における誤動作防止回路５では、ＲＳ型フリップフロップ５１のセット入力信号に初段のＲＳ型フリップフロップＲＳＦＦ1の出力ＧＱ1を用いており、出力ＧＱ1の立ち上がりで補正後の走査駆動開始信号ＧＳＰＺＺをＬｏｗに切り替えている。
【０１２１】
但し、走査駆動回路３における誤動作を防止するためには、補正後の走査駆動開始信号ＧＳＰＺＺが、初段のＲＳ型フリップフロップＲＳＦＦ1のリセット入力信号（走査信号線ＧＬ2に供給される信号）がＨｉｇｈとなる前に、Ｌｏｗとなっていればよい。すなわち、ＲＳ型フリップフロップ５１のセット入力信号には、走査信号線ＧＬ2に供給される信号の立ち上がり前に、ＬｏｗからＨｉｇｈに切り替わる信号であれば、出力ＧＱ1以外の信号も使用可能である。
【０１２２】
例えば、図６の例では、２段目のＲＳ型フリップフロップＲＳＦＦ2の出力ＧＱ2もしくは３段目のＲＳ型フリップフロップＲＳＦＦ3の出力ＧＱ3をＲＳ型フリップフロップ５１のセット入力信号としてもよい。あるいは、ＲＳ型フリップフロップの出力以外にＡＮＤゲート４０１の出力などを利用してもよく、この場合は、初段のＡＮＤゲート４０１の出力（走査信号線ＧＬ1に供給される信号）をＲＳ型フリップフロップ５１のセット入力信号としてもよい。
【０１２３】
また、上記誤動作防止回路５では、ＲＳ型フリップフロップ５１のリセット入力信号に最終段のＲＳ型フリップフロップＲＳＦＦN+1の出力ＧＱN+1を用いており、出力ＧＱN+1の立ち上がりでＲＳ型フリップフロップ５１の反転出力ＦＦＱＢをＨｉｇｈに切り替えている。
【０１２４】
しかしながら、走査駆動開始信号ＧＳＰＺがＬｏｗになった後は、誤動作防止回路５のＲＳ型フリップフロップ５１の反転出力ＦＦＱＢをＨｉｇｈにしても、補正後の走査駆動開始信号ＧＳＰＺＺはＬｏｗ状態が維持される。したがって、走査駆動開始信号ＧＳＰＺが完全にＬｏｗになった後は、任意のタイミングでＲＳ型フリップフロップ５をリセットしてよい（反転出力ＦＦＱＢをＨｉｇｈにしてよい）。すなわち、ＲＳ型フリップフロップ５１のリセット入力信号には、走査駆動開始信号ＧＳＰＺが完全にＬｏｗになった後で、ＬｏｗからＨｉｇｈに切り替わる信号であれば、出力ＧＱN+1以外の信号も使用可能である。
【０１２５】
例えば、図６の例では、走査駆動回路３における４段目以降のＲＳ型フリップフロップの出力を誤動作防止回路５におけるＲＳ型フリップフロップ５１のリセット入力信号としてもよい。あるいは、ＲＳ型フリップフロップの出力以外にＡＮＤゲートの出力などを利用してもよく、この場合は、３段目以降のＡＮＤゲートの出力をＲＳ型フリップフロップ５１のリセット入力信号としてもよい。
【０１２６】
また、上記ＲＳ型フリップフロップ５１のセット入力信号またはリセット入力信号において、走査駆動回路３で生成される信号を利用する以外に、外部からの信号を使用してもよい。
【０１２７】
尚、本実施の形態に係る説明では、データ駆動開始信号ＳＳＰＺと走査駆動開始信号ＧＳＰＺの両方に対して、誤動作防止回路５を用いているものを示しているが、本発明はこれに限定されるものではなく、どちらか一方のみに誤動作防止回路５を用いているものも本発明の含まれることは明らかである。
【０１２８】
【発明の効果】
本発明の表示装置は、以上のように、上記データ駆動回路に入力されるデータ駆動開始信号をレベルシフトするレベルシフト手段と、上記レベルシフト手段と上記データ駆動回路との間に配置され、上記レベルシフト手段によるレベルシフト動作によって上記データ駆動開始信号に発生する遅延を補正する遅延補正手段とを備えている構成である。
【０１２９】
それゆえ、上記遅延補正手段によりレベルシフト後のデータ駆動開始信号に発生する遅延が補正され、補正後のデータ駆動開始信号がデータ駆動回路に与えられる。このため、上記データ駆動回路では、データ駆動開始信号の遅延による誤動作が防止される。これにより、データ駆動回路の誤動作を招来することなく、レベルシフト手段の定常電流を十分に小さくすることができるという効果を奏する。
【０１３０】
また、上記表示装置では、上記遅延補正手段は、レベルシフト後のデータ駆動開始信号のＯＦＦタイミングの遅延を補正する構成とすることが好ましい。
【０１３１】
上記レベルシフト手段でのレベルシフトによって、データ駆動開始信号に生じるＯＮタイミングの遅延は、レベルシフトされる前のデータ駆動開始信号の入力を適切なタイミングに設定することにより、データ駆動回路の誤動作を回避できるので、上記遅延補正手段は、レベルシフト後のデータ駆動開始信号のＯＦＦタイミングの遅延を補正することで、データ駆動回路の誤動作を防止できるという効果を奏する。
【０１３２】
また、上記表示装置では、上記遅延補正手段は、上記データ駆動回路内で生成される信号の一部を用いて、レベルシフト後のデータ駆動開始信号の遅延を補正する構成とすることが好ましい。
【０１３３】
それゆえ、上記遅延補正手段は、上記データ駆動回路内で生成される信号の一部を用いて、レベルシフト後のデータ駆動開始信号の遅延を補正することで、新たな補正信号の入力等が必要なく、回路規模を増大させることなくデータ駆動開始信号の遅延を補正することができるという効果を奏する。
【０１３４】
また、本発明の表示装置は、以上のように、上記走査駆動回路に入力される走査駆動開始信号をレベルシフトするレベルシフト手段と、上記レベルシフト手段と上記走査駆動回路との間に配置され、上記レベルシフト手段によるレベルシフト動作によって上記走査駆動開始信号に発生する遅延を補正する遅延補正手段とを備えている構成である。
【０１３５】
それゆえ、上記遅延補正手段によりレベルシフト後の走査駆動開始信号に発生する遅延が補正され、補正後の走査駆動開始信号が走査駆動回路に与えられる。このため、上記走査駆動回路では、走査駆動開始信号の遅延による誤動作が防止される。これにより、走査駆動回路の誤動作を招来することなく、レベルシフト手段の定常電流を十分に小さくすることができるという効果を奏する。
【０１３６】
また、上記表示装置では、上記遅延補正手段は、レベルシフト後の走査駆動開始信号のＯＦＦタイミングの遅延を補正する構成とすることが好ましい。
【０１３７】
上記レベルシフト手段でのレベルシフトによって、走査駆動開始信号に生じるＯＮタイミングの遅延は、レベルシフトされる前の走査駆動開始信号の入力を適切なタイミングに設定することにより、走査駆動回路の誤動作を回避できるので、上記遅延補正手段は、レベルシフト後の走査駆動開始信号のＯＦＦタイミングの遅延を補正することで、走査駆動回路の誤動作を防止できるという効果を奏する。
【０１３８】
また、上記表示装置では、上記遅延補正手段は、上記走査駆動回路内で生成される信号の一部を用いて、レベルシフト後の走査駆動開始信号の遅延を補正する構成とすることが好ましい。
【０１３９】
それゆえ、上記遅延補正手段は、上記走査駆動回路内で生成される信号の一部を用いて、レベルシフト後の走査駆動開始信号の遅延を補正することで、新たな補正信号の入力等が必要なく、回路規模を増大させることなく走査駆動開始信号の遅延を補正することができるという効果を奏する。
【０１４０】
また、上記表示装置では、表示素子、複数のデータ信号線、複数の走査信号線、データ駆動回路、走査駆動回路、レベルシフタ手段、および遅延補正手段が同一基板上に形成される構成とすることができる。
【０１４１】
それゆえ、上記レベルシフタ手段および遅延補正手段が、データ駆動回路、走査駆動回路等と同じ工程で製造でき、製造コスト抑えることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、レベルシフタ回路および誤動作防止回路の概略構成を示すブロック図である。
【図２】上記レベルシフタ回路および誤動作防止回路を含む、本実施の形態に係るマトリクス型表示装置の構成を示すブロック図である。
【図３】上記誤動作防止回路の構成を、該誤動作防止回路をデータ駆動開始信号の補正に用いる場合に当てはめて示すブロック図である。
【図４】上記誤動作防止回路を用いたマトリクス型表示装置における、誤動作防止回路およびデータ駆動回路の動作を示すタイミングチャートである。
【図５】上記誤動作防止回路の構成を、該誤動作防止回路を走査駆動開始信号の補正に用いる場合に当てはめて示すブロック図である。
【図６】上記誤動作防止回路を用いたマトリクス型表示装置における、誤動作防止回路および走査駆動回路の動作を示すタイミングチャートである。
【図７】従来のマトリクス型表示装置の構成を示すブロック図である。
【図８】上記マトリクス型表示装置で用いられるレベルシフタ回路の概略構成を示すブロック図である。
【図９】上記レベルシフタ回路を構成するレベルシフタの構成を示す回路図である。
【図１０】上記レベルシフタによってレベルシフトされる信号の入力および出力を示す波形図である。
【図１１】上記マトリクス型表示装置で用いられるデータ駆動回路の概略構成を示すブロック図である。
【図１２】従来のマトリクス型表示装置におけるデータ駆動回路の正常時の動作を示すタイミングチャートである。
【図１３】上記マトリクス型表示装置で用いられる走査駆動回路の概略構成を示すブロック図である。
【図１４】従来のマトリクス型表示装置における走査駆動回路の正常時の動作を示すタイミングチャートである。
【図１５】上記レベルシフタ回路を構成するレベルシフタの、定常電流を抑制する設計とした場合の構成を示す回路図である。
【図１６】従来のマトリクス型表示装置におけるデータ駆動回路の誤動作時の動作例を示すタイミングチャートである。
【図１７】従来のマトリクス型表示装置における走査駆動回路の誤動作時の動作例を示すタイミングチャートである。
【図１８】従来のマトリクス型表示装置における走査駆動回路の誤動作時の他の動作例を示すタイミングチャートである。
【符号の説明】
１    マトリクス型表示装置（表示装置）
２    データ駆動回路
３    走査駆動回路
４    レベルシフタ回路（レベルシフト手段）
５    誤動作防止回路（遅延補正手段）
【図１】
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【図２】
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【図３】
0004004838.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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