(57)【特許請求の範囲】
【請求項１】
第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート同士を接続すると共に、該第１のＮＭＯＳトランジスタのドレインとゲートを接続し、
第１のバイポーラトランジスタ及び第２のバイポーラトランジスタのベース同士及びコレクタ同士を接続すると共に、ベースとコレクタを接続し、
前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタは、前記ＮＭＯＳトランジスタが形成されたｐ形基板において、Ｎウェル領域を形成し、当該Ｎウェル領域の一部にｐ+イオンの打ち込みにより形成されたＰＭＯＳトランジスタ用のドレイン又はソースをエミッタとし、前記Ｎウェル領域をベースとし、前記ｐ形基板をコレクタとして形成されるｐｎｐ形の寄生トランジスタであり、
前記第１のＮＭＯＳトラジンスタと、前記第１のバイポーラトランジスタとは、ソースとエミッタとが接続され、
前記第２のＮＭＯＳトランジスタと、前記第２のバイポーラトランジスタとは、ソースとエミッタとが第１の抵抗を介して接続され、
前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインが第１の電流源回路にそれぞれ接続されると共に、該第１の電流源回路は、所定の正電源に接続される一方、
前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタのコレクタは、所定の負電源にそれぞれ接続され、
前記第２バイポーラトランジスタのエミッタ面積は、前記第１のバイポーラトランジスタのエミッタ面積の所定倍数であり、
前記第２のＮＭＯＳトランジスタの導通、非導通状態を熱遮断信号として出力可能としたことを特徴とする熱遮断回路。
【請求項２】
前記第１の電流源回路は、
第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタのゲート同士を接続し、該第３のＮＭＯＳトランジスタをダイオード接続状態とし、
ダイオード接続状態とされたｐｎｐ形トランジスタのエミッタを前記第３のＮＭＯＳトランジスタのソースに接続し、
前記第４のＮＭＯＳトランジスタのソースと、前記ダイオード接続状態とされたｐｎｐ形トランジスタのコレクタとを第２の抵抗を介して接続すると共に、その接続点に所定の負電源を接続する一方、
前記第４のＮＭＯＳトランジスタのドレインに流れる電流をカレントミラー回路を介して前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインに供給するように構成されてなることを特徴とする請求項１記載の熱遮断回路。
【請求項３】
第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタのゲート同士を接続すると共に、該第１のＰＭＯＳトランジスタのドレインとゲートを接続し、
第３のバイポーラトランジスタ及び第４のバイポーラトランジスタのベース同士及びコレクタ同士を接続すると共に、ベースとコレクタを接続し、
前記第３のバイポーラトランジスタ及び第４のバイポーラトランジスタは、前記ＰＭＯＳトランジスタが形成されたｎ形基板において、Ｐウェル領域を形成し、当該Ｐウェル領域の一部にｎ+イオンの打ち込みにより形成されたＮＭＯＳトランジスタ用のドレイン又はソースをエミッタとし、前記Ｐウェル領域をベースとし、前記ｎ形基板をコレクタとして形成されるｎｐｎ形の寄生トランジスタであり、
前記第１のＰＭＯＳトラジンスタと、前記第３のバイポーラトランジスタとは、ソースとエミッタとが接続され、
前記第２のＰＭＯＳトランジスタと、前記第４のバイポーラトランジスタとは、ソースとエミッタとが第１の抵抗を介して接続され、
前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのドレインが第２の電流源回路にそれぞれ接続されると共に、該第２の電流源回路は、所定の負電源に接続される一方、
前記第３のバイポーラトランジスタ及び第４のバイポーラトランジスタのコレクタは、所定の正電源にそれぞれ接続され、
前記第４バイポーラトランジスタのエミッタ面積は、前記第３のバイポーラトランジスタのエミッタ面積の所定倍数であり、
前記第２のＰＭＯＳトランジスタの導通、非導通状態を熱遮断信号として出力可能としたことを特徴とする熱遮断回路。
【請求項４】
前記第２の電流源回路は、
第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタのゲート同士を接続し、該第３のＰＭＯＳトランジスタをダイオード接続状態とし、
ダイオード接続状態とされたｎｐｎ形トランジスタのエミッタを前記第３のＰＭＯＳトランジスタのソースに接続し、
前記第４のＰＭＯＳトランジスタのソースと、前記ダイオード接続状態とされたｎｐｎ形トランジスタのコレクタとを第２の抵抗を介して接続すると共に、その接続点に所定の正電源を接続する一方、
前記第４のＰＭＯＳトランジスタのドレインに流れる電流をカレントミラー回路を介して前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのドレインに供給するように構成されてなることを特徴とする請求項３記載の熱遮断回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、各種電子回路において、所定値以上の温度状態となった際に、回路動作の安全を確保する観点から回路動作を強制的に中断させるための熱遮断回路に係り、特に、動作精度の改良を図ったものに関する。
【０００２】
【従来の技術】
従来、この種の回路の代表的なものとしては、例えば、図５に示されたようなバイポーラトランジスタを用いて構成されたものが公知・周知となっている。
同図を参照しつつこの従来回路について概括的に説明すれば、この熱遮断回路は、ｎｐｎ型トランジスタ５５のベースに、基準電源５６の電圧を抵抗５７ａ，５７ｂにより分圧した分圧電圧が印加されるようになっており、その分圧電圧は、所望の熱遮断温度より低い温度においては、ｎｐｎ型トランジスタ５５が非導通状態となるような電圧に設定されている。ところで、ｎｐｎ型トランジスタ５５のベース・エミッタ間電圧Ｖbeは、一般に約−２ｍＶ／℃の温度係数を有しているため、温度の上昇と共にＶbeは低下してゆき、抵抗５７ａ，５７ｂによる分圧電圧を下回ると、ｎｐｎ型トランジスタ５５は導通状態となるので、このとき出力端子５８に得られる信号を、熱遮断が生じた際の出力信号として用いるようになっているものである。
【０００３】
【発明が解決しようとする課題】
ところで、ＭＯＳ集積回路において、このような熱遮断回路を用いようとする場合、上述したようなエミッタ接地、コレクタ出力のｎｐｎ型トランジスタを用いた滅遮断回路は、ＭＯＳ集積回路の製造工程との関係からそのまま用いることはできない。そのため、例えば、仮にｎｐｎ型トランジスタに代えてＮＭＯＳを用いる構成としても、熱遮断温度の決定要因となるいわゆるしきい値電圧の温度によるばらつきが大きいため、熱遮断温度のばらつきも大きなものとなり、実用に供し得るものではない。
【０００４】
本発明は、上記実状に鑑みてなされたもので、ＭＯＳ集積回路に組み込むことができ、精度の高い熱遮断が可能な熱遮断回路を提供するものである。本発明の他の目的は、熱遮断温度を簡易に、しかも、高精度で設定することができ、信頼性の高い熱遮断回路を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１記載の発明にかかる熱遮断回路は、第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタのゲート同士を接続すると共に、該第１のＮＭＯＳトランジスタのドレインとゲートを接続し、第１のバイポーラトランジスタ及び第２のバイポーラトランジスタのベース同士及びコレクタ同士を接続すると共に、ベースとコレクタを接続し、前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタは、前記ＮＭＯＳトランジスタが形成されたｐ形基板において、Ｎウェル領域を形成し、当該Ｎウェル領域の一部にｐ+イオンの打ち込みにより形成されたＰＭＯＳトランジスタ用のドレイン又はソースをエミッタとし、前記Ｎウェル領域をベースとし、前記ｐ形基板をコレクタとして形成されるｐｎｐ形の寄生トランジスタであり、前記第１のＮＭＯＳトラジンスタと、前記第１のバイポーラトランジスタとは、ソースとエミッタとが接続され、前記第２のＮＭＯＳトランジスタと、前記第２のバイポーラトランジスタとは、ソースとエミッタとが第１の抵抗を介して接続され、前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインが第１の電流源回路にそれぞれ接続されると共に、該第１の電流源回路は、所定の正電源に接続される一方、前記第１のバイポーラトランジスタ及び前記第２のバイポーラトランジスタのコレクタは、所定の負電源にそれぞれ接続され、前記第２バイポーラトランジスタのエミッタ面積は、前記第１のバイポーラトランジスタのエミッタ面積の所定倍数であり、前記第２のＮＭＯＳトランジスタの導通、非導通状態を熱遮断信号として出力可能としたことを特徴とする。
請求項２記載の発明にかかる熱遮断回路は、請求項１記載の熱遮断回路において、前記第１の電流源回路は、第３のＮＭＯＳトランジスタ及び第４のＮＭＯＳトランジスタのゲート同士を接続し、該第３のＮＭＯＳトランジスタをダイオード接続状態とし、ダイオード接続状態とされたｐｎｐ形トランジスタのエミッタを前記第３のＮＭＯＳトランジスタのソースに接続し、前記第４のＮＭＯＳトランジスタのソースと、前記ダイオード接続状態とされたｐｎｐ形トランジスタのコレクタとを第２の抵抗を介して接続すると共に、その接続点に所定の負電源を接続する一方、前記第４のＮＭＯＳトランジスタのドレインに流れる電流をカレントミラー回路を介して前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレインに供給するように構成されてなることを特徴とする。
請求項３記載の発明にかかる熱遮断回路は、第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタのゲート同士を接続すると共に、該第１のＰＭＯＳトランジスタのドレインとゲートを接続し、第３のバイポーラトランジスタ及び第４のバイポーラトランジスタのベース同士及びコレクタ同士を接続すると共に、ベースとコレクタを接続し、前記第３のバイポーラトランジスタ及び第４のバイポーラトランジスタは、前記ＰＭＯＳトランジスタが形成されたｎ形基板において、Ｐウェル領域を形成し、当該Ｐウェル領域の一部にｎ+イオンの打ち込みにより形成されたＮＭＯＳトランジスタ用のドレイン又はソースをエミッタとし、前記Ｐウェル領域をベースとし、前記ｎ形基板をコレクタとして形成されるｎｐｎ形の寄生トランジスタであり、前記第１のＰＭＯＳトラジンスタと、前記第３のバイポーラトランジスタとは、ソースとエミッタとが接続され、前記第２のＰＭＯＳトランジスタと、前記第４のバイポーラトランジスタとは、ソースとエミッタとが第１の抵抗を介して接続され、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのドレインが第２の電流源回路にそれぞれ接続されると共に、該第２の電流源回路は、所定の負電源に接続される一方、前記第３のバイポーラトランジスタ及び第４のバイポーラトランジスタのコレクタは、所定の正電源にそれぞれ接続され、前記第４バイポーラトランジスタのエミッタ面積は、前記第３のバイポーラトランジスタのエミッタ面積の所定倍数であり、前記第２のＰＭＯＳトランジスタの導通、非導通状態を熱遮断信号として出力可能としたことを特徴とする。
請求項４記載の発明にかかる熱遮断回路は、請求項３記載の熱遮断回路において、前記第２の電流源回路は、第３のＰＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタのゲート同士を接続し、該第３のＰＭＯＳトランジスタをダイオード接続状態とし、ダイオード接続状態とされたｎｐｎ形トランジスタのエミッタを前記第３のＰＭＯＳトランジスタのソースに接続し、前記第４のＰＭＯＳトランジスタのソースと、前記ダイオード接続状態とされたｎｐｎ形トランジスタのコレクタとを第２の抵抗を介して接続すると共に、その接続点に所定の正電源を接続する一方、前記第４のＰＭＯＳトランジスタのドレインに流れる電流をカレントミラー回路を介して前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタのドレインに供給するように構成されてなることを特徴とする。
【０００６】
かかる構成においては、これらバイポーラトランジスタとしてＭＯＳトランジスタの製造プロセスにおいて形成することのできる寄生トランジスタを用いることで、製造上の従来の問題を解決し、しかも、上述のような構成により、熱遮断温度は、ばらつきの小さなバイポーラトランジスタのベース・エミッタ間電圧、バイポーラトランジスタのエミッタの面積比の関数として表されることとなるため、所望の熱遮断温度を容易に設定可能となり、しかも、従来と異なり安定した出力特性の熱遮断回路が実現されるものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態における熱遮断回路について図１乃至図４を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、第１の例について、図１を参照しつつ説明する。まず、構成について説明すれば、この熱遮断回路は、ｐｎｐ形の第１及び第２のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）１，２と、ＮＭＯＳの第３及び第４のトランジスタ（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）３，４と、電流源回路２５とが、正負の電源間に後述するように接続されてなるものである。
【０００８】
すなわち、第１及び第２の電流源２６，２７のそれぞれの一方の端子は、第１の電源端子２８ａを介して図示されない正電源に接続されるようになっており、第１の電流源２６の他端は、第３のトランジスタ３のドレインに、第２の電流源２７の他端は、第４のトランジスタ４のドレインに、それぞれ接続されている。第３及び第４のトランジスタ３，４は、そのゲート同士が接続されると共に、第４のトランジスタ４のゲートとドレインとは相互に接続されている。また、第３のトランジスタ３のドレインは、熱遮断回路の出力端子２９に接続されている。
【０００９】
一方、第１及び第２のトランジスタ１，２は、そのべース同士が接続されると共に、そのコレクタ同士が接続されている。さらに、第２のトランジスタ２のベースとコレクタ同士が接続されて、この接続点は、第２の電源端子２８ｂに接続されており、この第２の電源端子２８ｂを介して図示されない負電源に接続されるようになっている。
そして、第１のトランジスタ１のエミッタは、第１の抵抗３０を介して第３のトランジスタ３のソースへ、第２のトランジスタ２のエミッタは、第４のトランジスタ４のソースへ直接、それぞれ接続されるようになっている。
【００１０】
ここで、第１及び第２のトランジスタ１，２は、ｐ形基板を用いたＭＯＳプロセスにおいて形成される一般的なトランジスタ構造や、いわゆる寄生トランジスタ構造を用いてなるものである。トランジスタ構造のうち、いわゆる寄生トランジスタ構造については、例えば、図２に示されたように、ｐ形基板３５にＮウェル領域３６が形成され、その表面側に、ｐ+イオンの打ち込みによって形成されるＰＭＯＳのソース３７、ドレイン３８の何れか（図２の例においてはドレイン３８）をエミッタとし、Ｎウェル領域３６をベースとし、ｐ形基板３５をコレクタとした場合に、寄生トランジスタとしてのｐｎｐ形トランジスタが形成されることとなるが、第１及び第２のトランジスタ１，２は、このように形成されたものが用いられるようになっている。
【００１１】
さらに、この発明の実施の形態においては、第１のトランジスタ１のエミッタ面積をＳQ1、第２のトランジスタ２のエミッタ面積をＳQ2とすると、その面積比がＳQ1：ＳQ2＝Ｎ：１となるように、それぞれのエミッタ部分（図２で言えばｐ+イオンが打ち込まれてなるソース３７又はドレイン３８）の大きさが設定されている。
【００１２】
次に、かかる構成における動作について概括的に説明し、その後、具体的に動作を解析的に説明することとする。
まず、上記構成の熱遮断回路は、設定された熱遮断温度を下回る温度においては、第３のトランジスタ３は非導通状態となり、このため、出力端子２９には、熱遮断状態にはないことを意味する熱遮断オフ信号として、略正の電源電圧に近い電圧が出力されるようになっている。一方、雰囲気温度が設定された熱遮断温度を越えると、第３のトランジスタ３が導通状態となり、このため、出力端子２９には、略負の電源電圧に近い所定の負の電圧が熱遮断オン信号として出力されるようになっている。
【００１３】
次に、このような動作について解析的に説明すれば、まず、電流源回路２５からは、第３及び第４のトランジスタ３，４に対して、それぞれ同一の大きさの電流Ｉが供給されるとすると、第３及び第４のトランジスタ３，４のゲート電位に関して下記する式（１）の関係が成立する。
【００１４】
Ｖbe2＋Ｖgs4＝Ｖbe1＋Ｒ１×Ｉ＋Ｖgs3・・・（１）
【００１５】
なお、ここで、Ｖbe2は第２のトランジスタ２のベース・エミッタ間電圧を、Ｖgs4は、第４のトランジスタ４のゲート・ソース間電圧を、Ｖbe1は第１のトランジスタ１のベース・エミッタ間電圧を、Ｖgs3は第３のトランジスタ３のゲート・ソース間電圧を、それぞれ表すものとする。また、Ｒ１は第１の抵抗３０の抵抗値であり、Ｉは上述のように電流源回路２５から供給される定電流値である。
【００１６】
そして、第３のトランジスタ３のゲート・ソース間電圧Ｖgs3と第４のトランジスタ４のゲート・ソース間電圧Ｖgs4は、この熱遮断回路が動作する温度より低い温度においては、Ｖgs3＜Ｖgs4となるように設定されるものである。
ところで、バイポーラトランジスタのベース・エミッタ間電圧は、いわゆるサーマル電圧、コレタク電流及び逆方向コレクタ飽和電流との関数として表すことができることを考慮し、上述の式（１）を書き改めると下記する式（２）のように表すことができる。
【００１７】
Ｖt×ｌｎ（Ｉ2×Ｎ／Ｉ1）＋Ｖgs4＝Ｒ１×Ｉ＋Ｖgs3・・・（２）
【００１８】
なお、ここで、Ｖtはいわゆるサーマル電圧を、Ｉ1は第１のトランジスタ１のエミッタ電流を、Ｉ2は第２のトランジスタ２のエミッタ電流を、それぞれ表し、Ｎは先に述べたように第２のトランジスタ２のエミッタ面積を１とした場合の第１のトランジスタ１のエミッタ面積の倍率である。また、ｌｎは自然対数を意味する。
この式（２）において、電流Ｉの温度変化を無視すると、Ｖtは正の温度係数を有するものであるため、雰囲気温度の上昇に伴いＶgs3とＶgs4との差が小さくなるということができる。そして、Ｖgs3＝Ｖgs4となると、第３のトランジスタ３が導通し、熱遮断状態となるが、この状態において、第１及び第２のトランジスタ１，２のエミッタ電流は、Ｉ1＝Ｉ2となる。この関係式を用いて先の式（２）を整理すると下記する式（３）が得られる。
【００１９】
（Ｋ×Ｔ／ｑ）×ｌｎＮ＝Ｒ１×Ｉ・・・（３）
【００２０】
さらに、この式（３）を絶対温度Ｔについて解くと、下記する式（４）を得ることができる。
【００２１】
Ｔ＝（ｑ×Ｒ１×Ｉ）／（Ｋ×ｌｎＮ）・・・（４）
【００２２】
ここで、ｑは電子の単位電荷、Ｋはボルツマン定数である。すなわち、この式（４）で得られる絶対温度Ｔが熱遮断温度であり、この温度を越えると熱遮断回路が熱遮断状態となり、出力端子２９には、所定の電圧が熱遮断オン信号として出力されることとなる。上記式（４）から、熱遮断温度Ｔは、Ｒ１の大きさと、エミッタ面積の倍率Ｎと、電流源回路２５から供給される電流Ｉの大きさを適宜選定することで所望の温度とすることができるということが言える。
【００２３】
次に、図３を参照しつつ第２の例について説明する。最初に、この第２の例における回路構成について説明する。この第２の例は、先の第１の例として示された基本回路を基にしてより具体的に構成されたもので、熱遮断出力部４０と、電流源回路２５とに大別されてなるもので、電流源回路２５は、さらに、電流発生部４１とカレントミラー部４２とから構成されたものとなっているものである。熱遮断出力部４０は、ｎｐｎ形の第５及び第６のトランジスタ（図３においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６と、ＰＭＯＳトランジスタである第７及び第８のトランジスタ（図３においては、それぞれ「Ｑ７」、「Ｑ８」と表記）７，８と、第１の抵抗３０とを有してなるもので、第５及び第６のトランジスタ５，６は、先の図１に示された回路における第１及び第２のトランジスタ１，２に対応し、第７及び第８のトランジスタ７，８は、先の図１に示された回路における第３及び第４のトランジスタ３，４に対応するものとなっている。
【００２４】
すなわち、第５及び第６のトランジスタ５，６の各コレクタは相互に接続されると共に、第１の電源端子２８ａに接続され、図示されない正電源による正電源電圧が印加されるようになっている。また、第５及び第６のトランジスタ５，６のベースは相互に接続されると共に、第６のトランジスタ６は、べースとコレクタとが接続されたいわゆるダイオード接続の状態となっている。
そして、第５のトランジスタ５のエミッタは、第１の抵抗３０を介して第７のトランジスタ７のソースへ、第６のトランジスタ６のエミッタは、第８のトランジスタ８のソースへ直接、それぞれ接続されている。
【００２５】
なお、第５及び第６のトランジスタ５，６は、図１における第１及び第２のトランジスタ１，２と異なり、ｎｐｎ形であるので、先に図２に示された構成におて、ｐ形基板３５をｎ形基板に代え、Ｎウェル領域３６をＰウェル領域に代え、ソース３７及びドレイン３８をｐ+イオンの打ち込みによる形成に代えてｎ+イオンの打ち込みによる形成とすることで、基本的には図２で示されたと同様にいわゆる寄生トランジスタとして得られるものとなっている。
【００２６】
第７及び第８のトランジスタ７，８は、ゲートが相互に接続される一方、第７のトランジスタ７のドレインには、出力端子２９が接続されると共に、カレントミラー部４２を構成する第９のトランジスタ９のドレインが接続されている。また、第８のトランジスタ８は、ゲートとドレインとが相互に接続されると共に、その接続点は、カレントミラー部４２を構成する第１０のトランジスタ１０のドレインに接続されている。
【００２７】
電流源回路２５は、定電流を発生する電流発生部４１と、この電流発生部４１により発生された定電流を熱遮断出力部４０へ流すためのいわゆるカレントミラー回路からなるカレントミラー部４２とから構成されてなるものである。カレントミラー部４２は、ＮＭＯＳトランジスタである第９乃至第１２のトランジスタ９〜１２によって構成されたものとなっている。すなわち、第９乃至第１２のトランジスタ９〜１２のゲート同士は、相互に接続されると共に、第１１のトランジスタ１１のゲートは、ドレインと接続されている。また、第９乃至第１２のトランジスタ９〜１２のソースは、相互に接続されると共に、第２の電源端子２８ｂを介して図示されない負電源に接続されるようになっている。そして、第１１のトランジスタ１１のドレインは、電流発生部４１を構成するＰＭＯＳトランジスタである第１３のトランジスタ１３のドレインに、第１２のトランジスタ１２のドレインは、電流発生部４１を構成するＰＭＯＳトランジスタである第１４のトランジスタ１４のドレインに、それぞれ接続されており、電流発生部４１からの電流が第９及び第１０のトランジスタ９，１０にも流されるようになっている。
【００２８】
電流発生部４１は、ＰＭＯＳトランジスタである第１３及び第１４のトランジスタ１３，１４と、ｐｎｐ形トランジスタである第１５のトランジスタ１５と、第２の抵抗４３とを具備してなるもので、第１３及び第１４のトランジスタ１３，１４は、ゲート同士が接続されると共に、第１４のトランジスタ１４は、ゲートとドレインとが相互に接続されている。
そして、第１３のトランジスタ１３のソースは、第２の抵抗４３を介して第１の電源端子２８ａへ接続されており、第１４のトランジスタ１４のソースは、ダイード接続状態の第１５のトランジスタ１５のエミッタに接続されている。そして、第１５のトランジスタ１５は、ベースとコレクタとが相互に接続されると共に、第１の電源端子２８ａへ接続されている。
【００２９】
次に、かかる構成における動作について説明する。
この熱遮断回路における動作は、トランジスタが先の図１に示されたものと反対極性のものを用いている点に起因する電圧の違いはあるものの、基本的なところは同一である。
すなわち、所定の熱遮断温度以下においては、第７のトランジスタ７が非導通状態となり、出力端子２９には、負の電源電圧に略等しい負電圧が熱遮断オフ信号として出力されることとなる。
一方、雰囲気温度が所定の熱遮断温度を越え、第７のトランジスタ７が導通状態となると、出力端子２９の電圧は、所定の正電圧が熱遮断オン信号として出力されるようになっている。
【００３０】
ここで、電流発生部４１における第１３及び第１４のトランジスタ１３，１４によりカレントミラー部４２へ供給される電流Ｉについて求めると、第１３及び第１４のトランジスタ１３，１４のゲート電位が等しいという条件から、下記する式（５）式が成立する。
【００３１】
Ｒ２×Ｉ＋Ｖgs13＝Ｖbe＋Ｖgs14・・・（５）
【００３２】
なお、上記式中、Ｒ２は第２の抵抗４３の抵抗値であり、Ｖgs13は第１３のトランジスタ１３のゲート・ソース間電圧であり、Ｖgs14は第１４のトランジスタ１４のゲート・ソース間電圧であり、Ｖbeは第１５のトランジスタ１５のベース・エミッタ間電圧である。
そして、Ｖgs13＝Ｖgs14と設定されているとすると、下記する式（６）を得ることができる。
【００３３】
Ｉ＝Ｖbe／Ｒ２・・・（６）
【００３４】
ところで、この第２の例においても、先に図１で説明したと同様に各式（１）乃至（４）が成立するものであるので、先に示された式（４）に式（６）を代入して整理すると下記する式（７）を得ることができる。
【００３５】
Ｔ＝（Ｒ１／Ｒ２）×（ｑ×Ｖbe）／（Ｋ×ｌｎＮ）・・・（７）
【００３６】
したがって、この第２の例に示された回路の場合、抵抗値Ｒ１，Ｒ２、第５及び第６のトランジスタ５，６のエミッタ面積比Ｎを適宜に選択することで、熱遮断温度Ｔ（単位：絶対温度）を所望の値に設定することができるようになっているものである。
【００３７】
次に、図４を参照しつつ第３の例について説明する。
なお、先の図１に示された回路と同一の構成要素については、同一符号を付して再度の詳細な説明は省略することとし、以下、異なる点を中心に説明することとする。
この第３の例は、本発明をいわゆる安定電源回路に適用した場合の構成例を示すものである。
安定化電源回路４５は、公知・周知の構成を有するものであるので、その構成、動作については概括的に説明することとする。
この安定化電源回路４５は、ＰＭＯＳトランジスタである出力制御用トランジスタ２４と、分圧抵抗４６ａ，４６ｂとが、図示されない正及び負電源の間に直列接続される一方、分圧抵抗４６ａ，４６ｂによる分圧電圧と基準電圧Ｖrefとの差に応じた信号が誤差増幅器４７により出力され、ＮＭＯＳトランジスタであるバイアス制御用トランジスタ２３により、誤差増幅器４７の出力に応じて、出力制御用トランジスタ２４が制御されるような構成となっているものである。
【００３８】
例えば、出力端子４８における出力電圧が何らかの原因により低下し、分圧電圧が基準電圧Ｖrefより小さくなると、誤差増幅器４７からは、基準電圧Ｖrefと分圧電圧との差に対応する正極性の電圧が出力され、バイアス制御用トランジスタ２３は、その誤差増幅器４７の出力電圧に応じた導通状態となり、出力制御用トランジスタ２４のゲート電圧が引き下げられることとなる。そのため、出力制御用トランジスタ２４は、よりバイアスが大となるため、分圧抵抗４６ａ，４６ｂを流れる電流が増加して、分圧電圧の低下、すなわち出力電圧の低下が補償されるようになっている。
また、出力電圧が上昇し、分圧電圧が基準電圧Ｖrefより大きくなると、誤差増幅器４７からは基準電圧Ｖrefと分圧電圧との差に対応する負極性の電圧が出力され、バイアス制御用トランジスタ２３はその電圧の大きさに応じて非導通状態へ変化し、それによって、出力制御用トランジスタ２４のゲート電圧は引き上げられることとなる。そのため、出力電流が減少し、分圧電圧の上昇、すなわち、出力電圧の上昇が抑圧されるようになっている。
【００３９】
一方、熱遮断回路は、図３に示された回路構成におけるトランジスタと異なるものを用いた点を除いて、基本的に図３に示された回路構成を有してなるものである。すなわち、この第３の例における熱遮断回路は、先の図３におけるｎｐｎ形トランジスタをｐｎｐ形トランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに代えたものであり、熱遮断出力部４０と、電流源回路２５とに大別されてなり、電流源回路２５は、電流発生部４１とカレントミラー部４２とから構成されたものとなっている。なお、図１または図３に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
【００４０】
熱遮断出力部４０は、丁度図１に示された回路構成と同一となっており、ＮＭＯＳトランジスタである第３のトランジスタ３のドレインは、反転増幅器４９を介して安定化電源回路４５の出力制御トランジスタ２４のゲートに接続されたものとなっている。
カレントミラー部４２は、図３に示された構成におけるＮＭＯＳトランジスタをＰＭＯＳトランジスタに代えてなるもので、第１６乃至第１９のトランジスタ１６〜１９は、図３の第９乃至第１２のトランジスタ９〜１２に対応するものである。
また、電流発生部４１の第２０及び第２１のトランジスタ２０，２１は、図３の第１３及び第１４のトランジスタ１３，１４に、第２２のトランジスタ２２は、図３の第１５のトランジスタ１５に、それぞれ対応するものとなっている。
【００４１】
かかる構成において、電流発生部４１において発生し、カレントミラー部４２を介して第３及び第４のトランジスタ３，４にそれぞれ供給される電流Ｉは、先の式（６）によって求められのは、図３に示された例と同様である。
そして、熱遮断温度Ｔは、先の式（７）によって決定されることも先の図３に示された例と同様である。
したがって、雰囲気温度が熱遮断温度を下回る状態においては、第３のトランジスタ３は非導通状態となり、反転増幅器４９には、正の電圧が印加されるため、反転増幅器４９は所定のＬｏｗレべルの出力状態となる。この状態で、反転増幅器４９は、出力制御用トランジスタ２４を駆動する程の能力はなく、出力制御用トランジスタ２４は、先に述べたように誤差増幅器４７及びバイアス制御用トランジスタ２３による駆動制御を受けることとなる。
一方、雰囲気温度が熱遮断温度を越えると、第３のトランジスタ３が導通状態となるため、反転増幅器４９からは正の所定電圧が出力されるため、出力制御用トランジスタ２４は逆バイアス状態とされ、出力制御用トランジスタ２４は、完全に非動作状態となり、安定化電源回路４５の動作が停止され、熱遮断状態となる。
【００４２】
【発明の効果】
以上、述べたように本発明によれば、ＭＯＳトランジスタの製造プロセスにおいて形成することのできるいわゆるバイポーラトランジスタをＭＯＳトランジスタと組み合わせるようにして熱遮断回路を構成したので、製造上、ＭＯＳトランジスタを形成すると同一の手順でバイポーラトランジスタを製造することができ、製造プロセスを複雑とすることがなく、効率のよい製造が行える。しかも、バイポーラトランジスタとＭＯＳトランジスタとを組み合わせることで、２つのＭＯＳにそれぞれ直列接続されるバイポーラトランジスタのエミッタ面積の比、一方のＭＯＳトランジスタとバイポーラトランジスタとの間に接続される抵抗等をパラメータとして、簡易に熱遮断温度を所望の値に設定することができる。特に、抵抗やエミッタ面積比は、集積回路の製造プロセスにより精度よく設定することが可能であるため、従来と異なり、高精度に熱遮断温度を設定することができ、信頼性の高い熱遮断回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態における熱遮断回路の第１の回路例を示す回路図である。
【図２】  図１に示された回路において用いられるｐｎｐ形トランジスタの構造を模式的に示す模式図である。
【図３】  本発明の実施の形態における熱遮断回路の第２の回路例を示す回路図である。
【図４】  本発明の実施の形態における熱遮断回路の第３の回路例を示す回路図である。
【図５】  従来の回路例を示す回路図である。
【符号の説明】
２３…バイアス制御用トランジスタ
２４…出力制御用トランジスタ
２５…電流源回路
２６…第１の電流源
２７…第２の電流源
３０…第１の抵抗
４０…熱遮断出力部
４１…電流発生部
４２…カレントミラー部
４３…第２の抵抗
【図１】
0003905171.tif 000002
【図２】
0003905171.tif 000003
【図３】
0003905171.tif 000004
【図４】
0003905171.tif 000005
【図５】
0003905171.tif 000006