(57)【特許請求の範囲】
【請求項１】
複数の画素を行方向と列方向とに二次元配列した受光部を前記行方向または列方向のいずれか一の方向に画素数を同一にして複数に分割して、前記一の方向の画素数を同一にした複数の受光部を設けると共に、前記複数の受光部のうち始端または終端位置の少なくともどちらか一方の受光部の前側または後側に隣接して遮光部を設けた画素部と、
前記一の方向の画素数を同一にした前記複数の受光部毎に設けられ、対応する前記受光部の信号を素子出力として読み出すと共に、対応する前記受光部に隣接する前記遮光部が存在している場合は、当該遮光部の信号を素子出力として読み出す複数の読み出し回路と、を有し、
前記複数の読み出し回路は、共通の同期信号およびクロックパルスに基づいて、それぞれ対応する前記複数の受光部の信号の読み出しを同一方向に向かって同時に開始すると共に、前記複数の受光部の信号の読み出しを同時に終了し、かつ、前記複数の読み出し回路のうち対応する前記受光部に隣接する前記遮光部が存在する読み出し回路では、当該対応する前記受光部の信号を読み出しの開始前あるいは終了後に前記遮光部の信号を読み出す、
ことを特徴とする撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、撮像素子に係り、特にその撮像素子からの出力信号が供給される信号処理回路が簡素化出来る撮像素子の構成に関する。
【０００２】
【従来の技術】
内外の市場の拡大に対応して近年画素数の多い撮像素子をより安価に入手出来るようになって来ている。
この撮像素子の画素数を多画素化した場合、単一の読み出し回路で画素からの信号を一括して読み出したのでは読み出し速度を高速にする必要があり、高速にする為の回路部品コストが高くなり、その回路の消費電流も増大する。
そこで、撮像素子を分割して複数の読み出し回路を用いて同時に分割した素子からの信号を読み出すことで、読み出し速度（周波数）を低速にして、消費電流や部品コストを低減することが考えられている。
【０００３】
高精細度のＨＤＴＶに対応した撮像素子を一例に、図７及び図８を用いて、具体的に説明する。
図７（ｂ）に示される撮像素子は、受光部７１と読み出し回路７２とより構成される。
図７（ｂ）に示すように水平方向に１９２０個の有効画素（受光部７１の画素）を有する撮像素子を１個の読み出し回路７２で読み出す（一括読み出しの）場合の読み出し回路の動作について、図１３と共に説明する。
読み出し回路７２は、読み出し開始アドレスレジスタ７２Ａ、シフトレジスタ制御回路１３１、シフトレジスタ（ＣＣＤ）１３２、及び出力アンプ１３３より構成される。
供給される水平同期信号に同期してシフトレジスタ制御回路１３１は、シフトレジスタ１３２に対してロードパルス（ＬＤ）を出力し、シフトレジスタ１３２はこのロードパルス（ＬＤ）に同期して水平方向1ライン分の各画素の出力信号を撮像素子（受光部７１）よりシフトレジスタ１３２に取り込む。ここまで
【０００４】
また、シフトレジスタ制御回路１３１は水平同期信号の入来を起点としてクロックパルスをカウントしていき、カウント値が予め読み出し開始アドレスレジスタ７２Ａに設定した読み出し開始アドレス（ＴＳ）（図７の場合は、ＴＳ＝１９２クロック）と一致するとシフトレジスタ（ＣＣＤ）１３２に対して読み出しのための転送許可フラグ（ＳＥ）を出力する。
この転送許可フラグ（ＳＥ）が供給されてシフトレジスタ（ＣＣＤ）１３２は、水平同期信号から読み出し開始アドレス（ＴＳ）分だけ遅れて水平方向1ライン分の各画素の出力を１本の素子出力信号として転送クロック（ＳＣＫ）に同期して順次、出力アンプ１３３を介して素子出力として出力する。
【０００５】
図７（ｂ）に示すように、水平方向に１９２０個の有効画素（受光部）を有する撮像素子を１個の読み出し回路７２で一括読み出しを行う場合、水平周波数を３３．７５ｋＨｚ、水平ブランキング期間を２８０クロック（水平同期信号から映像信号開始点までを１９２クロック、映像信号終了点から水平同期信号までを８８クロック）とすると、読み出し回路７２の動作周波数は、
３３．７５ｋＨｚ×（１９２０＋２８０）＝７４．２５ＭＨｚ
となる。
【０００６】
これに対して、図８に示すように撮像素子を２分割して、水平方向に２個の読み出し回路８３、読み出し回路８４を設け、これを同時に駆動した（２分割読み出しの）場合、水平周波数を３３．７５ｋＨｚ、水平ブランキング期間を１４０クロック（水平同期信号から映像信号開始点までを９６クロック、映像信号終了点から水平同期信号までを４４クロック）とすると、各読み出し回路８３，８４の動作周波数は、
３３．７５ｋＨｚ×（９６０＋１４０）＝３７．１２５ＭＨｚ
となり、一括読み出しに比べて撮像素子を２分割すると読み出し回路の動作周波数を１／２にすることが出来、２分割すると読み出し速度を１／２の低速にすることが出来る。
【０００７】
つぎに、図９乃至図１２を用いて、撮像素子の素子数を更に多画素化した場合（素子の受光部の分割数は４）について、以下に説明する。
ここでの一例は、図９に示される水平方向に２画面分（１９２０画素＋１９２０画素）の有効画素部（受光部９１〜受光部９４）を有する撮像素子を、４個の水平読み出し回路（読み出し回路９６〜読み出し回路９９）を用いてＨＤＴＶと同じ水平同期周波数（３３．７５ｋＨｚ）で読み出し、図１１に示される４個のバッファメモリ（バッファメモリ１１２Ａ〜バッファメモリ１１２Ｄ）を用いて２本のＨＤＴＶ信号（受光部９１，９２からなるＨＤＴＶ１信号と、受光部９３，９４からなるＨＤＴＶ２信号）として出力する場合である。
【０００８】
図９の撮像素子は、水平方向の受光部（有効画素部）が３８４０画素（水平方向に２画面分）、この受光部の両端に遮光部９０，９５が各２４画素ずつで、水平方向の合計が３８８８画素で構成されている。
これに対して読み出し回路９６〜９９は、水平方向の全画素数を均等に４分割した９７２（＝３８８８／４）画素ずつに対応した読み出しを行い、
読み出し回路９６は２４画素の遮光部９０と９４８画素の受光部９１との計９７２画素を、
読み出し回路９７は９７２画素の受光部９２を、
読み出し回路９８は９７２画素の受光部９３を、
そして、読み出し回路９９は９４８画素の受光部９４と２４画素の遮光部９５との計９７２画素を、
それぞれ読み出すように構成されている。
【０００９】
いま、この撮像素子に図９（ａ）に示されるような入射光が入射された時、各読み出し回路９６〜９９は水平同期信号から８４クロック後に同時に読み出しを開始し、
読み出し回路９６は遮光部９０と受光部９１の信号を素子出力１として、
読み出し回路９７は受光部９２の信号を素子出力２として、
読み出し回路９９は受光部９４と遮光部９５の信号を素子出力４として、
図１０（ｂ）〜（ｅ）のように出力する。このとき、各読み出し回路９６〜９９の動作周波数は３７．１２５ＭＨｚである。
【００１０】
各読み出し回路９６〜９９の出力（素子出力１〜４）は、図１１に示されるようにＡ／Ｄ変換器１１１Ａ〜１１１ＤでＡ／Ｄ変換してディジタル化された後、バッファメモリ１１２Ａ〜１１２Ｄに書き込まれる。
バッファメモリ１１２Ａ〜１１２Ｄはそれぞれ９７２ワード（水平方向の全画素数を均等に４分割した９７２画素ずつに対応の９７２ワード）のラインメモリ２本で構成されている。
【００１１】
このラインメモリ２本の構成は、一方のラインメモリの書き込み時には他方のラインメモリを読み出し、他方のラインメモリの書き込み時には一方のラインメモリを読み出す。これを１ライン毎に交互に繰り返している。
【００１２】
素子出力１から素子出力４のデータを各バッファメモリへ書き込む時のアドレスを図１０（ｆ）にバッファ１〜４として示す。
ここで、アドレスを（＊）マークで示した期間は、遮光部９０あるいは遮光部９５のデータが入来する期間であり、この時はバッファメモリへの書き込みは行わない。（よって、この期間のアドレスは任意でよい。）
【００１３】
つぎに、バッファメモリからの読み出し時には水平同期周波数は書き込み時と同じ３３．７５ｋＨｚだが、読み出しアドレスの周波数は書き込み時の２倍の７４．２５ＭＨｚとする。
水平同期信号から１９２クロック後にバッファ１１２Ａとバッフア１１２Ｃだけの読み出しを同時に開始し、バッファ１１２Ａから受光部９１のデータ９４８画素分を読み出し終わると（水平同期信号から１１４０クロック後）これに続けてバッファ１１２Ｂから受光部９２のデータ９７２画素分の読み出しを行い、一方、バッファ９２Ｃから受光部７３のデータ９７２画素分を読み出し終わると（水平同期信号から１１６４クロック後）これに続けてバッファ１１２Ｄから受光部９４のデータ９４８画素分の読み出しを行う。
【００１４】
図１１で示したように各バッファメモリ１１２Ａ〜１１２Ｄからの出力はＤ／Ａ変換器１１３Ａ〜１１３Ｄでアナログ化され、図１１（ｆ），（ｇ）に示されるように受光部９１と受光部９２の信号はスイッチ１１４ＡＢを介してＨＤＴＶ１信号として、受光部９３と受光部９４の信号はスイッチ１１４ＣＤを介してＨＤＴＶ２信号として出力される。
この時のバッファメモリ１１２Ａ〜１１２Ｄからの読み出しアドレスを図１２（ｈ）にバッファ１〜４として、またＤ／Ａ変換器のアナログ出力波形（アナログ１〜４）と各スイッチの選択状態を図１２（ｂ）〜図１２（ｇ）に示す。
ここで、図１２（ｈ）のアドレスを（＊）マークで示した期間は、バッファメモリからの出力が各スイッチにより非選択となる期間であり、この期間はバッファメモリのアドレスは任意でよい。
【００１５】
図９に示されるように、水平方向の遮光部と受光部とを含めた全画素数を均等に４分割した９７２（＝（２４×２＋３８４０）／４）画素ずつに対応した読み出しを各読み出し回路９６〜９９により行って、その各信号を図１１に示されるバッファメモリ１１２Ａ〜１１２Ｄに供給すると、バッファメモリのアドレス及びスイッチの切換えタイミングは図１０及び図１２に示されるように、各バッファメモリ１１２Ａ〜１１２Ｄ及びスイッチ１１４ＡＢ，１１４ＣＤ毎に異なり、４個のバッファメモリは全てをそれぞれ別々のアドレスで制御し、２個のスイッチは別々に独立させて制御している。
【００１６】
【発明が解決しようとする課題】
以上、図９乃至図１２により説明したように、遮光部と受光部とを含めた水平方向の全画素数を均等に４分割した９７２画素ずつに対応した読み出しを各読み出し回路により行って、その各読み出し信号をバッファメモリに供給すると、バッファメモリのアドレス及びスイッチの切換えタイミングは各バッファメモリ及びスイッチ毎に異なる。
よって、４個のバッファメモリと２個のスイッチは、全部それぞれ独立に制御されている。その為に、分割して読み出し回路数が多くなる程、各バッファメモリ及びスイッチを制御するアドレスの構成が、煩雑で大規模なものになってしまうのが問題となる。
【００１７】
そこで、本発明は上記の問題を解決するために、特に複数の各読み出し回路から読み出される分割された各受光領域の画素数が等しくなるようにした撮像素子を提供し、撮像素子からの各読み出し信号を処理する処理回路であるバッファメモリの読み出しアドレスを簡素化することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る撮像素子は、複数の画素を行方向と列方向とに二次元配列した受光部を前記行方向または列方向のいずれか一の方向に画素数を同一にして複数に分割して、前記一の方向の画素数を同一にした複数の受光部を設けると共に、前記複数の受光部のうち始端または終端位置の少なくともどちらか一方の受光部の前側または後側に隣接して遮光部を設けた画素部と、前記一の方向の画素数を同一にした前記複数の受光部毎に設けられ、対応する前記受光部の信号を素子出力として読み出すと共に、対応する前記受光部に隣接する前記遮光部が存在している場合は、当該遮光部の信号を素子出力として読み出す複数の読み出し回路と、を有し、前記複数の読み出し回路は、共通の同期信号およびクロックパルスに基づいて、それぞれ対応する前記複数の受光部の信号の読み出しを同時に開始すると共に、前記複数の受光部の信号の読み出しを同一方向に向かって同時に終了し、かつ、前記複数の読み出し回路のうち対応する前記受光部に隣接する前記遮光部が存在する読み出し回路では、当該対応する前記受光部の信号を読み出しの開始前あるいは終了後に前記遮光部の信号を読み出す、ものである。
【００１９】
【発明の実施の形態】
本発明の撮像素子の実施の形態につき、好ましい実施例により、以下に図と共に説明する。
図１に本発明の撮像素子の構成の一実施例を示す。
【００２０】
図１の撮像素子は、複数の画素を行方向と列方向とに二次元配列した領域を前記列方向に分割して、始端と終端位置との分割領域を遮光部１０，１５とし、両遮光部１０，１５に挟まれる４つの分割領域を受光部１１〜１４とした画素部と、前記各受光部及び遮光部の画素の読み出しを行う４つの読み出し回路１６〜１９とより構成される。
【００２１】
図９の従来の撮像素子と同様に、本実施例の撮像素子は水平方向の受光部が３８４０画素、この受光部１１〜１４の両端に遮光部１０，１５が各２４画素ずつ、水平方向の合計が３８８８画素で構成されている。
前記４つの読み出し回路１６〜１９から読み出される各受光部１１〜１４の画素数は等しく４分割されて、水平方向の各受光部が９６０（＝３８４０／４）画素になるように分割される。
【００２２】
これに対して４つの読み出し回路１６〜１９は、読み出し回路１７及び読み出し回路１８は、水平方向の全画素のうち受光部だけを均等に４分割（受光部１１から受光部１４）した９６０画素ずつを、読み出し回路１６及び読み出し回路１９は、更にそれぞれ遮光部１０及び遮光部１５を含めた９８４（＝９６０＋２４）画素ずつをそれぞれ読み出すように構成されている。
【００２３】
いま、この撮像素子に図１(a)のような入射光が入射された時、図２に示される各読み出し回路１６〜１９は、水平同期信号から７２クロック（各読み出し開始アドレスレジスタ１６ＡＡ，１７ＡＡ，１８ＡＡ，１９ＡＡに前もって設定されているＴＳの値で、ＴＳ１＝ＴＳ２＝ＴＳ３＝ＴＳ４＝７２クロック）後に読み出しを開始し、読み出し回路１６では先ず遮光部１０の２４画素分の信号を読み出し、この信号とこれに引き続いて読み出される受光部１１の９６０画素分の信号とを合わせた信号を素子出力１として読み出す。
【００２４】
一方、読み出し回路１７〜読み出し回路１９は、それぞれ受光部１２〜受光部１４の９６０画素分の信号を素子出力２〜素子出力４としてそれぞれ読み出す。更に読み出し回路１９は、９６０画素分の信号の素子出力４に引き続いて遮光部１５の２４画素分の信号を素子出力４として読み出す。
【００２５】
各読み出し回路１６〜１９から読み出された出力(素子出力１〜４)は、図示しないクランプ回路を介して、各基準レベルがそれぞれクランプされた読み出し回路の出力は各素子出力信号を読み出す図１１で示した読み出し回路のＡ／Ｄ変換器１１１Ａ〜１１１Ｄに供給される。
このＡ／Ｄ変換器１１１Ａ〜１１１ＤでそれぞれＡ／Ｄ変換されてデジタル化された後、バッファメモリ１１２Ａ〜１１２Ｄに書き込まれる。
【００２６】
バッファメモリ１１２Ａ〜１１２Ｄは、それぞれ９６０ワード（水平方向の全受光部の画素数を均等に４分割した９７２画素ずつに対応の９６０ワード）のラインメモリ２本で構成されており、従来例と同様に１ライン毎に書き込みと読み出しを交互に繰り返している。
クランプ回路を介した撮像素子の読み出し回路からのデータを各バッファメモリ１１２Ａ〜１１２Ｄへ書き込む時の書き込みアドレスを図４(f)にバッファ１〜４として示す。
【００２７】
ここで、バッファメモリ１１２Ａには９６０画素分の受光部１１のデータが水平同期信号から９６（＝７２＋２４）クロック後に入来し、バッファメモリ１１２Ｂ〜１１２Ｄには９６０画素分の受光部１２〜１４のデータが水平同期信号から７２クロック後に入来するため、４つのバッファメモリ１１２Ａ〜１１２Ｄへの書き込みを制御するために必要な書き込みアドレスは２種類(図４(f)に示されるバッファ１とバッファ２〜４)である。
【００２８】
つぎに、バッファメモリ１１２Ａ〜１１２Ｄからの読み出し時には水平同期周波数は書き込み時と同じ３３．７５ｋＨｚであるが、読み出しアドレスの周波数は書込み時の２倍の７４．２５ＭＨｚとし、水平同期信号から１９２クロック後にバッファ１１２Ａとバッファ１１２Ｃだけの読み出しを同時に開始し、バッファ１１２Ａ及びバッファ１１２Ｃから受光部１１及び受光部１３のデータ９６０画素分を読み出し終わると（水平同期信号から１１５２（＝１９２＋９６０）クロック後）これに続けてバッファ１１２Ｂ及びバッファ１１２Ｄから受光部１２及び受光部１４のデータ９６０画素分の読み出しを行う。
【００２９】
図１１で示した読み出し回路の各バッファメモリ１１２Ａ〜１１２Ｄからの出力はＤ／Ａ変換器１１３Ａ〜１１３ＤでＤ／Ａ変換してアナログ化され、受光部１１と受光部１２の信号はスイッチ１１４ＡＢを介してＨＤＴＶ１信号として、受光部１３と受光部１４の信号はスイッチ１１４ＣＤを介してＨＤＴＶ２信号として出力される。
【００３０】
この時のバッファメモリ１１２Ａ〜１１２Ｄからの読み出しアドレスを図６（ｈ）に、また、Ｄ／Ａ変換器１１３Ａ〜１１３Ｄのアナログ出力波形と各スイッチ１１４ＡＢ，１１４ＣＤの選択状態を図６（ｂ）〜図６（ｇ）にそれぞれ示す。
【００３１】
ここで、アドレスを（＊）マークで示した期間はバッファメモリからの出力が各スイッチにより非選択となる期間であり、この時はバッファメモリ１１２Ａ〜１１２Ｄのアドレスは任意でよいため、４箇所の（＊）マークで示される期間にそれぞれアドレス０，１，…，９５８，９５９を挿入すれば、バッファメモリ１１２Ａ〜１１２Ｄの読み出しアドレスは全て同じとなり、アドレス０，１，…，９５８，９５９を２回繰り返したものとなり、１種類に出来る。
【００３２】
図４及び図６に示したように４つのバッファメモリ１１２Ａ〜１１２Ｄの制御に必要なアドレスは、書き込み時には２種類、読み出し時には１種類となる。
読み出し時のアドレスを従来の２種類から１種類に減らすことが出来る。
よって、バッファメモリ１１２Ａ〜１１２Ｄを制御するアドレスの制御回路の構成を簡略(小規模)化させることが出来る。
【００３３】
つぎに、図５のタイミングチャートに示すように撮像素子の各受光部１１〜１４を、同時に読み出す場合について以下に説明する。
いま、この撮像素子に図１(a)に示すような入射光が入射された時、図３に示される読み出し回路１６は、水平同期信号から７２クロック（読み出し開始アドレスレジスタ１６ＡＢに前もって設定されているＴＳの値で、ＴＳ１＝７２クロック）後に読み出しを開始し、先ず遮光部１０の２４画素分の信号を読み出し、これに続いて（水平同期信号から（７２＋２４＝）９６クロック後に）受光部１１の９６０画素分の信号を素子出力１として読み出す。
【００３４】
一方、読み出し回路１７〜読み出し回路１９は、水平同期信号から９６クロック（読み出し開始アドレスレジスタ１７ＡＢ，１８ＡＢ，１９ＡＢに前もって設定されているＴＳの値で、ＴＳ２＝ＴＳ３＝ＴＳ４＝９６クロック）後に受光部１２〜受光部１４の読み出しを開始し、それぞれ受光部１２、受光部１３、受光部１４の９６０画素分の信号を素子出力２〜素子出力４として読み出す。更に読み出し回路１９は、受光部１４の９６０画素分の信号の読み出しに引き続いて遮光部１５の２４画素分の信号を読み出す。
【００３５】
各読み出し回路からの出力(素子出力１から素子出力４)は、クランプ回路を介してそれぞれＡ／Ｄ変換器１１１Ａ〜１１１Ｄに供給されて、図１１で示した読み出し回路のそれぞれＡ／Ｄ変換器１１１Ａ〜１１１Ｄでデジタル化された後、バッファメモリ１１２Ａ〜１１２Ｄに書き込まれる。
【００３６】
バッファメモリ１１２Ａ〜１１２Ｄはそれぞれの９６０ワードのラインメモリ２本で構成されており、従来例と同様に１ライン毎に書き込みと読み出しを交互に繰り返している。
クランプ回路を介した各クランプ出力のデータを各バッファメモリ１１２Ａ〜１１２Ｄへ書き込む時のアドレスを図５(f)に示す。
【００３７】
ここで、バッファメモリ１１２Ａには９６０画素分の受光部１１のデータが水平同期信号から９６（＝７２＋２４）クロック後に入来し、バッファメモリ１１２Ｂ〜１１２Ｄには９６０画素分の受光部１２〜１４のデータが水平同期信号から９６クロック後に入来するため、バッファメモリへの書込みを制御するために必要なアドレスは１種類(バッファ１１２Ａ〜１１２Ｄ)でよい。
【００３８】
つぎに、バッファメモリ１１２Ａ〜１１２Ｄから読み出す場合について、以下に説明する。
バッファメモリ１１２Ａ〜１１２Ｄからの読み出し時には水平同期周波数は書き込み時と同じ３３．７５ｋＨｚだが、読み出しアドレスの周波数は書き込み時の２倍の７４．２５ＭＨｚとし、水平同期信号から１９２クロック後にバッファメモリ１１２Ａとバッファメモリ１１２Ｃだけの読み出しを同時に開始し、バッファメモリ１１２Ａ及びバッファメモリ１１２Ｃから受光部１１及び受光部１３のデータ９６０画素分を読み出し終わると（水平同期信号から１１５２（＝１９２＋９６０）クロック後）これに続けてバッファメモリ１１２Ｂ及びバッファメモリ１１２Ｄから受光部１２及び受光部１４のデータ９６０画素分の読み出しを行う。
【００３９】
図１１で示した読み出し回路の各バッファメモリ１１２Ａ〜１１２Ｄからの出力はＤ／Ａ変換器１１３Ａ〜１１３Ｄでアナログ化され、受光部１１と受光部１２の信号はスイッチ１１４ＡＢを介してＨＤＴＶ１信号として、受光部１３と受光部１４の信号はスイッチ１１４ＣＤを介してＨＤＴＶ２信号として出力される。
【００４０】
この時のバッファメモリ１１２Ａ〜１１２Ｄからの読み出しアドレスを図６（ｈ）にバッファ１〜４として、また、Ｄ／Ａ変換器１１３Ａ〜１１３Ｄのアナログ出力波形と各スイッチ１１４ＡＢ，１１４ＣＤの選択状態を図６（ｂ）〜図６（ｇ）にそれぞれ示す。
【００４１】
ここで、アドレスを（＊）マークで示した期間はバッファメモリからの出力が各スイッチにより非選択となる期間であり、この時はバッファメモリ１１２Ａ〜１１２Ｄのアドレスは任意でよいため、バッファメモリ１１２Ａ〜１１２Ｄの読み出しアドレスは全て同じで１種類でよい。
【００４２】
図５及び図６に示されるように４個のバッファメモリ１１２Ａ〜１１２Ｄの制御に必要なアドレスは、書き込み時には１種類、読み出し時にも１種類となるため、アドレスを制御する制御回路のアドレスの構成が更に簡略(小規模)化される。
【００４３】
本実施例では、４個の読み出し回路１６〜１９で撮像素子を分割し読み出しているが、各読み出し回路から読み出される受光部１１〜１４の画素数が等しいようにすれば、受光部の分割数は４に限定されるものではなく、これ以外であってもよい。
【００４４】
本実施例では、画素部（受光部、遮光部）と読み出し回路までを撮像素子の構成として説明したが、素子出力をディジタル化するためのＡ/Ｄ変換器までを含めた撮像素子であっても、本実施例と同様な効果が得られる。
【００４５】
なお、本実施例では、遮光部は受光部全体の両端部（始端と終端位置）に設けた場合を説明したが、これに限定されるものではなく、遮光部は受光部全体のいずれか一方の位置に設けた場合でもよい。
遮光部より読み出される信号は受光部からの信号をクランプする基準レベル信号として使用されるので、各受光部より読み出される信号の前後の何れかにあればクランプする基準信号として使用出来る。
【００４７】
【発明の効果】
以上説明したように、本発明の撮像素子では、複数の画素を行方向と列方向とに二次元配列した受光部を前記行方向または列方向のいずれか一の方向に画素数を同一にして複数に分割して、前記一の方向の画素数を同一にした複数の受光部を設けると共に、前記複数の受光部のうち始端または終端位置の少なくともどちらか一方の受光部の前側または後側に隣接して遮光部を設けた画素部と、前記一の方向の画素数を同一にした前記複数の受光部毎に設けられ、対応する前記受光部の信号を素子出力として読み出すと共に、対応する前記受光部に隣接する前記遮光部が存在している場合は、当該遮光部の信号を素子出力として読み出す複数の読み出し回路と、を有し、前記複数の読み出し回路は、共通の同期信号およびクロックパルスに基づいて、それぞれ対応する前記複数の受光部の信号の読み出しを同一方向に向かって同時に開始すると共に、前記複数の受光部の信号の読み出しを同時に終了し、かつ、前記複数の読み出し回路のうち対応する前記受光部に隣接する前記遮光部が存在する読み出し回路では、当該対応する前記受光部の信号を読み出しの開始前あるいは終了後に前記遮光部の信号を読み出すようにしたので、撮像素子からの出力信号を処理するバッファメモリの書き込み、読み出しアドレスを、バッファメモリへの書き込み時のアドレスを１種類、バッファメモリから読み出し時のアドレスを１種類とすることが出来、バッファメモリに対して共通の１種類のアドレスでよく、制御を簡素化することが出来る。
【図面の簡単な説明】
【図１】本発明の撮像素子の構成を示した図である。
【図２】本発明の撮像素子を構成する読み出し回路の第１の実施例を示した図である。
【図３】本発明の撮像素子を構成する読み出し回路の第２の実施例を示した図である。
【図４】本発明の撮像素子の第１の実施例の各読み出し回路のタイミングチャートを示した図である。
【図５】本発明の撮像素子の第２の実施例の各読み出し回路のタイミングチャートを示した図である。
【図６】本発明の撮像素子の一実施例の読み出し回路のバッファメモリからの読み出しアドレスと、Ｄ／Ａ変換器のアナログ出力波形と各スイッチの選択状態とを示した図である。
【図７】従来の撮像素子の構成の一例（受光部が１個の場合）を示した図である。
【図８】従来の撮像素子の構成の一例（分割した受光部が２個の場合）を示した図である。
【図９】従来の撮像素子の構成の一例（分割した受光部が４個の場合）を示した図である。
【図１０】従来の撮像素子の一例の各読み出し回路のタイミングチャートを示した図である。
【図１１】撮像素子の各素子出力を読み出すバッファメモリを有する読み出し回路の各構成を示した図である。
【図１２】従来の撮像素子の一例の読み出し回路のバッファメモリからの読み出しアドレスと、Ｄ／Ａ変換器のアナログ出力波形と各スイッチの選択状態とを示した図である。
【図１３】一般のバッファメモリの読み出し回路の構成を示した図である。
【符号の説明】
１０，１５  遮光部
１１〜１４  受光部
１６〜１９  読み出し回路
１６ＡＡ〜１９ＡＡ，１６ＡＢ〜１９ＡＢ  読み出し開始アドレスレジスタ
１１１Ａ〜１１１Ｄ  Ａ／Ｄ変換器
１１２Ａ〜１１２Ｄ  バッファメモリ
１１３Ａ〜１１３Ｄ  Ｄ／Ａ変換器
１１４ＡＢ，１１４ＣＤ  スイッチ
１６１，１７１，１８１，１９１  シフトレジスタ制御回路
１６２，１７２，１８２，１９２  シフトレジスタ（水平転送ＣＣＤ）
１６３，１７３，１８３，１９３  出力アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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