(57)【特許請求の範囲】
【請求項１】
ＣＰＵと、
前記ＣＰＵが実行すべきプログラムと表示装置にオンスクリーン表示すべき表示データとを記憶するＲＯＭと、
前記ＲＯＭに記憶された表示データを読み出して前記表示装置に出力するオンスクリーンディスプレイ（ＯＳＤ）回路と、
第１の期間の第１のレベルと第２の期間の第２のレベルとを交互に繰り返すウェイト信号を生成するウェイト信号生成回路と、
前記ウェイト信号が第１のレベルのときは前記ＯＳＤ回路と前記ＲＯＭとの間にバスを形成し、前記ウェイト信号が第２のレベルのときは前記ＣＰＵと前記ＲＯＭとの間にバスを形成するバス切換回路とを備え、
前記ウェイト信号生成回路は、
前記ＲＯＭから前記ＯＳＤ回路に読み出される表示データの量に応じて前記第１の期間の長さを定める
ことを特徴とするマイクロコンピュータ。
【請求項２】
請求項１において、
前記ＲＯＭと前記バス切換回路との間に設けられた第１のバスと、
前記ＣＰＵと前記バス切換回路との間に設けられた第２のバスと、
前記ＯＳＤ回路と前記バス切換回路との間に設けられた第３のバスとをさらに備え、
前記バス切換回路は、
前記ウェイト信号が第１のレベルのときは前記第１のバスと前記第３のバスとを接続し、前記ウェイト信号が第２のレベルのときは前記第１のバスと前記第２のバスとを接続する
ことを特徴とするマイクロコンピュータ。
【請求項３】
請求項１において、
前記ウェイト信号生成回路は、
前記表示装置にオンスクリーン表示すべき文字の数に応じて前記第１の期間の長さを定める
ことを特徴とするマイクロコンピュータ。
【請求項４】
請求項１において、
前記ウェイト信号生成回路は、
前記表示装置にオンスクリーン表示すべき文字の色数に応じて前記第１の期間の長さを定める
ことを特徴とするマイクロコンピュータ。
【請求項５】
ＣＰＵとオンスクリーンディスプレイ（ＯＳＤ）回路とが同一のＲＯＭを共有する場合におけるバスの制御装置であって、
前記ＲＯＭは、前記ＣＰＵが実行すべきプログラムと表示装置にオンスクリーン表示すべき表示データとを記憶し、
前記ＯＳＤ回路は、前記ＲＯＭに記憶された表示データを読み出して前記表示装置に出力し、
前記バス制御装置は、
第１の期間の第１のレベルと第２の期間の第２のレベルとを交互に繰り返すウェイト信号を生成するウェイト信号生成回路と、
前記ウェイト信号が第１のレベルのときは前記ＯＳＤ回路と前記ＲＯＭとの間にバスを形成し、前記ウェイト信号が第２のレベルのときは前記ＣＰＵと前記ＲＯＭとの間にバスを形成するバス切換回路とを備え、
前記ウェイト信号生成回路は、
前記ＲＯＭから前記ＯＳＤ回路に読み出される表示データの量に応じて前記第１の期間の長さを定める
ことを特徴とするバス制御装置。
【請求項６】
請求項５において、
前記ウェイト信号生成回路は、
前記表示装置にオンスクリーン表示すべき文字の数に応じて前記第１の期間の長さを定める
ことを特徴とするバス制御装置。
【請求項７】
請求項５において、
前記ウェイト信号生成回路は、
前記表示装置にオンスクリーン表示すべき文字の色数に応じて前記第１の期間の長さを定める
ことを特徴とするバス制御装置。
【請求項８】
ＣＰＵとオンスクリーンディスプレイ（ＯＳＤ）回路とが同一のＲＯＭを共有する場合におけるバスの制御方法であって、
前記ＲＯＭは、前記ＣＰＵが実行すべきプログラムと表示装置にオンスクリーン表示すべき表示データとを記憶し、
前記ＯＳＤ回路は、前記ＲＯＭに記憶された表示データを読み出して前記表示装置に出力し、
前記バスの制御方法では、
第１の処理と第２の処理とを交互に行い、
前記第１の処理では、第１の期間  前記ＯＳＤ回路と前記ＲＯＭとの間にバスを形成し、
前記第２の処理では、第２の期間  前記ＣＰＵと前記ＲＯＭとの間にバスを形成し、
前記第１の期間の長さを、前記ＲＯＭから前記ＯＳＤ回路に読み出される表示データの量に応じて定める
ことを特徴とするバス制御方法。
【請求項９】
請求項８において、
前記第１の期間の長さを、前記表示装置にオンスクリーン表示すべき文字の数に応じて定める
ことを特徴とするバス制御方法。
【請求項１０】
請求項８において、
前記第１の期間の長さを、前記表示装置にオンスクリーン表示すべき文字の色数に応じて定める
ことを特徴とするバス制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はマイクロコンピュータ、バス制御装置およびバス制御方法に関する。さらに詳しくは、ＯＳＤ（On Screen Display）回路を有するマイクロコンピュータ、ＣＰＵとＯＳＤ回路とが同一のＲＯＭを共有する場合におけるバスの制御装置および制御方法に関する。
【０００２】
【従来の技術】
テレビやビデオデッキなどのＡＶ機器には、ＯＳＤ回路を内蔵したマイクロコンピュータが搭載されている。これにより、ブラウン管や液晶表示装置などのディスプレイ上にチャンネルや音量などのさまざまな情報をオンスクリーン表示している。
【０００３】
ＯＳＤ回路を内蔵したマイクロコンピュータには、ＣＰＵとＯＳＤ回路とが同一のＲＯＭを共有しているものがあり、たとえば特開平１１−１０２３５２号公報，特開平１１−１３４２９１号公報などに開示されている。このようなマイクロコンピュータでは、ＣＰＵとＯＳＤ回路とが１対１の割合で交互にＲＯＭにアクセスできるようにバスの制御が行われ、ＣＰＵによる命令データ読み出しとＯＳＤ回路による表示データ読み出しとが時分割で行われる。
【０００４】
【特許文献１】
特開平１１−１０２３５２号公報
【特許文献２】
特開平１１−１３４２９１号公報
【０００５】
【発明が解決しようとする課題】
上述のマイクロコンピュータでは、ＯＳＤ回路がＲＯＭへのアクセスを必要とするときにＯＳＤ回路とＣＰＵとが１対１の割合で交互にＲＯＭのアクセスを行わなければならない。したがって、表示すべき文字数や文字の色数が増えてＲＯＭからＯＳＤ回路に読み出される表示データ量が多くなったとき、ＯＳＤ回路がＲＯＭに十分にアクセスすることができない場合がある。
【０００６】
【課題を解決するための手段および発明の効果】
この発明の１つの局面に従うと、マイクロコンピュータは、ＣＰＵと、ＲＯＭと、オンスクリーンディスプレイ回路（以下、ＯＳＤ回路という。）と、ウェイト信号生成回路と、バス切換回路とを備える。ＲＯＭは、ＣＰＵが実行すべきプログラムと表示装置にオンスクリーン表示すべき表示データとを記憶する。ＯＳＤ回路は、ＲＯＭに記憶された表示データを読み出して表示装置に出力する。ウェイト信号生成回路は、第１の期間の第１のレベルと第２の期間の第２のレベルとを交互に繰り返すウェイト信号を生成する。ウェイト信号生成回路は、ＲＯＭからＯＳＤ回路に読み出される表示データの量に応じて第１の期間の長さを定める。バス切換回路は、ウェイト信号が第１のレベルのときはＯＳＤ回路とＲＯＭとの間にバスを形成し、ウェイト信号が第２のレベルのときはＣＰＵとＲＯＭとの間にバスを形成する。
【０００７】
上記マイクロコンピュータでは、ＯＳＤ回路とＲＯＭとの間にバスが形成される第１の期間とＣＰＵとＲＯＭとの間にバスが形成される第２の期間とが交互に繰り返される。これにより、ＯＳＤ回路によるＲＯＭからの表示データの読み出しとＣＰＵによるＲＯＭからの命令データの読み出しとが時分割で行われる。第１の期間の長さは、ＲＯＭからＯＳＤ回路に読み出される表示データの量に応じて定められる。たとえば、ＲＯＭからＯＳＤ回路に読み出される表示データの量が比較的多いときにはそれに応じて第１の期間を長くする。これにより、ＲＯＭからＯＳＤ回路に読み出されるべき表示データの量が多くなってもＯＳＤ回路がＲＯＭに十分にアクセスすることができる。
【０００８】
好ましくは、上記マイクロコンピュータはさらに、第１のバスと、第２のバスト、第３のバスとを備える。第１のバスは、ＲＯＭとバス切換回路との間に設けられる。第２のバスは、ＣＰＵとバス切換回路との間に設けられる。第３のバスは、ＯＳＤ回路とバス切換回路との間に設けられる。上記バス切換回路は、ウェイト信号が第１のレベルのときは第１のバスと第３のバスとを接続する。これにより、ＯＳＤ回路とＲＯＭとの間にバスが形成される。一方、上記バス切換回路は、ウェイト信号が第２のレベルのときは第１のバスと第２のバスとを接続する。これにより、ＣＰＵとＲＯＭとの間にバスが形成される。
【０００９】
好ましくは、上記ウェイト信号生成回路は、表示装置にオンスクリーン表示すべき文字の数に応じて第１の期間の長さを定める。
【００１０】
表示装置にオンスクリーン表示すべき文字の数が多くなるにつれて、ＲＯＭからＯＳＤ回路に読み出されるべき表示データの量も多くなる。上記マイクロコンピュータでは、表示装置にオンスクリーン表示すべき文字の数に応じて第１の期間の長さが定められる。たとえば、表示装置にオンスクリーン表示すべき文字の数が比較的多いときにはそれに応じて第１の期間を長くする。
【００１１】
好ましくは、上記ウェイト信号生成回路は、表示装置にオンスクリーン表示すべき文字の色数に応じて第１の期間の長さを定める。
【００１２】
表示装置にオンスクリーン表示すべき文字の色数が多くなるにつれて、ＲＯＭからＯＳＤ回路に読み出されるべき表示データの量も多くなる。ここで文字の色数とは、文字の色を選択できる数のことを示す。上記マイクロコンピュータでは、表示装置にオンスクリーン表示すべき文字の色数に応じて第１の期間が定められる。たとえば、表示装置にオンスクリーン表示すべき文字の色数が比較的多いときにはそれに応じて第１の期間を長くする。
【００１３】
この発明のもう１つの局面に従うと、バス制御装置は、ＣＰＵとＯＳＤ回路とが同一のＲＯＭを共有する場合におけるバスの制御装置であって、ウェイト信号生成回路と、バス切換回路とを備える。ＲＯＭは、ＣＰＵが実行すべきプログラムと表示装置にオンスクリーン表示すべき表示データとを記憶する。ＯＳＤ回路は、ＲＯＭに記憶された表示データを読み出して表示装置に出力する。ウェイト信号生成回路は、第１の期間の第１のレベルと第２の期間の第２のレベルとを交互に繰り返すウェイト信号を生成する。ウェイト信号生成回路は、ＲＯＭからＯＳＤ回路に読み出される表示データの量に応じて第１の期間の長さを定める。バス切換回路は、ウェイト信号が第１のレベルのときはＯＳＤ回路とＲＯＭとの間にバスを形成し、ウェイト信号が第２のレベルのときはＣＰＵとＲＯＭとの間にバスを形成する。
【００１４】
好ましくは、上記ウェイト信号生成回路は、表示装置にオンスクリーン表示すべき文字の数に応じて第１の期間の長さを定める。
【００１５】
好ましくは、上記ウェイト信号生成回路は、表示装置にオンスクリーン表示すべき文字の色数に応じて第１の期間の長さを定める。
【００１６】
この発明のさらにもう１つの局面に従うと、バス制御方法は、ＣＰＵとＯＳＤ回路とが同一のＲＯＭを共有する場合におけるバスの制御方法である。ＲＯＭは、ＣＰＵが実行すべきプログラムと表示装置にオンスクリーン表示すべき表示データとを記憶する。ＯＳＤ回路は、ＲＯＭに記憶された表示データを読み出して表示装置に出力する。上記バスの制御方法では、第１の処理と第２の処理とを交互に行う。第１の処理では、第１の期間  ＯＳＤ回路とＲＯＭとの間にバスを形成する。第２の処理では、第２の期間  ＣＰＵとＲＯＭとの間にバスを形成する。第１の期間の長さは、ＲＯＭからＯＳＤ回路に読み出される表示データの量に応じて定められる。
【００１７】
好ましくは、上記第１の期間の長さは、表示装置にオンスクリーン表示すべき文字の数に応じて定められる。
【００１８】
好ましくは、上記第１の期間の長さは、表示装置にオンスクリーン表示すべき文字の色数に応じて定められる。
【００１９】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００２０】
（第１の実施形態）
＜マイクロコンピュータの構成＞
第１の実施形態によるマイクロコンピュータの構成を図１に示す。このマイクロコンピュータは、ＣＰＵ１０１と、ＯＳＤ回路１０２と、バス切換回路１０３と、ＲＡＭ１０４と、ＲＯＭ１０５と、アドレスバスＡＢ１〜ＡＢ３と、データバスＤＢ１〜ＤＢ３と、コントロールバスＣＢ１〜ＣＢ３とを備える。図１に示すマイクロコンピュータはＯＳＤ回路１０２を内蔵しており、テレビやビデオデッキなどのＡＶ機器に搭載される。また、このマイクロコンピュータでは、ＣＰＵ１０１とＯＳＤ回路１０２とが同一のＲＯＭ１０５を共有している。
【００２１】
ＲＯＭ１０５には、ＣＰＵ１０１が実行すべきプログラム（命令データ）と表示装置（図示せず）にオンスクリーン表示すべき表示データ（たとえば文字のフォントデータ）とが格納される。
【００２２】
ＲＡＭ１０４には表示制御データが格納される。ここでいう表示制御データとは、オンスクリーン表示すべき文字の種類（たとえば文字コード），文字の色，背景色，点滅させるか否か等の付加情報のことである。
【００２３】
アドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１は、ＲＯＭ１０５とバス切換回路１０３との間に配置される。アドレスバスＡＢ１を介してバス切換回路１０３からＲＯＭ１０５にアドレスが与えられる。データバスＤＢ１を介してＲＯＭ１０５とバス切換回路１０３との間でデータのやりとりがなされる。コントロールバスＣＢ１を介してバス切換回路１０３からＲＯＭ１０５に制御信号が与えられる。
【００２４】
アドレスバスＡＢ２・データバスＤＢ２・コントロールバスＣＢ２は、バス切換回路１０３とＣＰＵ１０１との間に配置される。アドレスバスＡＢ２を介してＣＰＵ１０１からバス切換回路１０３にアドレスが与えられる。データバスＤＢ２を介してＣＰＵ１０１とバス切換回路１０３との間でデータのやりとりがなされる。コントロールバスＣＢ２を介してＣＰＵ１０１からバス切換回路１０３に制御信号が与えられる。
【００２５】
アドレスバスＡＢ３・データバスＤＢ３・コントロールバスＣＢ３は、バス切換回路１０３とＯＳＤ回路１０２との間に配置される。アドレスバスＡＢ３を介してＯＳＤ回路１０２からバス切換回路１０３にアドレスが与えられる。データバスＤＢ３を介してＯＳＤ回路１０２とバス切換回路１０３との間でデータのやりとりがなされる。コントロールバスＣＢ３を介してＯＳＤ回路１０２からバス切換回路１０３に制御信号が与えられる。
【００２６】
ＯＳＤ回路１０２は、ＲＡＭ１０４からの表示制御データＤＣＳに基づいてＲＯＭ１０５から表示データを読み出す。ＯＳＤ回路１０２は、ＲＯＭ１０５から読み出した表示データとＲＡＭ１０４からの表示制御データＤＣＳとに基づいてＯＳＤ表示信号を生成し、表示装置（図示せず）に出力する。これにより、ブラウン管や液晶表示装置などのディスプレイ（表示装置）上にチャンネルや音量などのさまざまな情報がオンスクリーン表示される。
【００２７】
ＯＳＤ回路１０２はウェイト信号生成回路４００を含む。ウェイト信号生成回路４００は、第１の期間のＨレベル（論理ハイレベル）と第２の期間のＬレベル（論理ローレベル）とを交互に繰り返すウェイト信号ＷＳをＲＡＭ１０４からの表示制御データＤＣＳに基づいて生成する。
【００２８】
バス切換回路１０３は、ウェイト信号ＷＳがＨレベルのときアドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ３・データバスＤＢ３・コントロールバスＣＢ３とを接続する。これにより、ＯＳＤ回路１０２とＲＯＭ１０５との間にバスが形成される。一方、バス切換回路１０３は、ウェイト信号ＷＳがＬレベルのときアドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ２・データバスＤＢ２・コントロールバスＣＢ２とを接続する。これにより、ＣＰＵ１０１とＲＯＭ１０５との間にバスが形成される。
【００２９】
＜バスの制御＞
次に、以上のように構成されたマイクロコンピュータにおけるバスの制御について図２を参照しつつ説明する。
【００３０】
まず、ＯＳＤ回路１０２がＲＯＭ１０５にアクセスを行う前にＲＡＭ１０４から表示制御データＤＣＳを読み込む（ＳＴ２０１）。
【００３１】
ＯＳＤ回路１０２内のウェイト信号生成回路４００は、表示制御データＤＣＳに基づいてウェイト信号ＷＳを生成し（ＳＴ２０２）、ＣＰＵ１０１およびバス切換回路１０３に出力する。
【００３２】
ウェイト信号ＷＳがＨレベルのとき、ＣＰＵ１０１はリードイネーブル信号（制御信号）をＨレベル（不活性）にし、ＲＯＭ１０５からのデータ読み出しを無効にする。このように、ＣＰＵ１０１からＲＯＭ１０５へのアクセスを止めてＣＰＵ１０１をアクセス待ち状態にする。また、バス切換回路１０３は、アドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ３・データバスＤＢ３・コントロールバスＣＢ３とを接続する。これにより、ＯＳＤ回路１０２からアドレスおよびリードイネーブル信号（制御信号）がＲＯＭ１０５に与えられる（ＳＴ２０３，ＳＴ２０４，ＳＴ２０５）。与えられたアドレスに格納された表示データがＲＯＭ１０５からデータバスＤＢ１に読み出される。読み出されたデータはバス切換回路１０３およびデータバスＤＢ３を介してＯＳＤ回路１０２に出力される（ＳＴ２０６）。
【００３３】
一方、ウェイト信号ＷＳがＬレベルのとき、ＯＳＤ回路１０２はリードイネーブル信号（制御信号）をＨレベル（不活性）にし、ＲＯＭ１０５からのデータ読み出しを無効にする。このように、ＯＳＤ回路１０２からＲＯＭ１０５へのアクセスを止めてＯＳＤ回路１０２をアクセス待ち状態にする。また、バス切換回路１０３は、アドレスバスＡＢ１・データバスＤＢ１・コントロールバスＣＢ１とアドレスバスＡＢ２・データバスＤＢ２・コントロールバスＣＢ２とを接続する。これにより、ＣＰＵ１０１からアドレスおよびリードイネーブル信号（制御信号）がＲＯＭ１０５に与えられる（ＳＴ２０３，ＳＴ２０７，ＳＴ２０８）。与えられたアドレスに格納された命令データがＲＯＭ１０５からデータバスＤＢ１に読み出される。読み出されたデータはバス切換回路１０３およびデータバスＤＢ２を介してＣＰＵ１０１に出力される（ＳＴ２０９）。
【００３４】
上述のバス制御におけるタイミングチャートを図３に示す。図３を参照して、ウェイト信号ＷＳがＨレベルのときは、ＣＰＵ１０１からＲＯＭ１０５へのアクセスを止めてＣＰＵ１０１がアクセス待ち状態になり、ＯＳＤ回路１０２からのアドレスが選択アドレスとしてＲＯＭ１０５に与えられる。この選択アドレスに格納されたＲＯＭデータがデータバスＤＢ１，ＤＢ３を介してＯＳＤ回路１０２に出力される。
【００３５】
一方、ウェイト信号ＷＳがＬレベルのときは、ＯＳＤ回路１０２のＲＯＭアクセスを止めてＯＳＤ回路１０２がアクセス待ち状態になり、ＣＰＵ１０１からのアドレスが選択アドレスとしてＲＯＭ１０５に与えられる。この選択アドレスに格納されたＲＯＭデータがデータバスＤＢ１，ＤＢ２を介してＣＰＵ１０１に出力される。
【００３６】
＜ウェイト信号生成回路４００の構成＞
ウェイト信号生成回路４００の内部構成を図４に示す。ウェイト信号生成回路４００は、カウンタ回路４０１と、出力回路４０２とを含む。カウンタ回路４０１は、オンスクリーン表示すべき文字の数（表示文字数）をカウントする。出力回路４０２は、カウンタ回路４０１から出力されるカウント値ＣＮＴに基づいてウェイト信号ＷＳを生成する。
【００３７】
＜ウェイト信号生成回路４００の動作＞
次に、以上のように構成されたウェイト信号生成回路４００の動作について説明する。
【００３８】
まず、ＲＡＭ１０４に格納されている表示制御データＤＣＳをカウンタ回路４０１に取り込む。ＲＡＭ１０４には、オンスクリーン表示すべき文字の１文字ごとに１つの表示制御データＤＣＳが格納されている。
【００３９】
次にカウンタ回路４０１は、表示制御データＤＣＳの取り込み回数を所定期間（たとえば１ライン分）カウントして、そのカウント値ＣＮＴを表示文字数として出力回路４０２へ出力する。
【００４０】
次に出力回路４０２は、ウェイト信号ＷＳがＨレベルになる第１の期間の長さをカウント値ＣＮＴに基づいて決定する。出力回路４０２は、カウント値ＣＮＴが大きいほど第１の期間が長くなるように決定する。ここではシステムクロックの２周期の期間を基準単位Ｔとし、第１の期間の長さを（ＣＮＴ×Ｔ）に定める。一方、第２の期間の長さはシステムクロックの２周期に定められる。第２の期間の長さはカウント値ＣＮＴにかかわらず一定である。出力回路４０２は、第１の期間のＨレベルと第２の期間のＬレベルとを交互に繰り返すウェイト信号ＷＳをＣＰＵ１０１およびバス切換回路１０３に出力する。
【００４１】
ウェイト信号ＷＳを生成するタイミングの一例を図５に示す。図５において、はじめに「ＡＢＣＤＥ」の５文字をオンスクリーン表示させるものとする。ＲＡＭ１０４は１文字ごとに１つの表示制御データＤＣＳを格納しており、「ＡＢＣＤＥ」を表示させるときは表示制御データＤＣＳが５回出力される。表示制御データＤＣＳを取り込んだカウンタ回路４０１のカウント値ＣＮＴは５となる。したがって出力回路４０２は、第１の期間の長さをシステムクロックの１０周期（＝５×２）、第２の期間の長さをシステムクロックの２周期に定める。
【００４２】
次に、「Ｏ」の１文字をオンスクリーン表示させるものとする。「Ｏ」を表示させるときは表示制御データＤＣＳが１回出力される。表示制御データＤＣＳを取り込んだカウンタ回路４０１のカウント値ＣＮＴは１となる。したがって出力回路４０２は、第１の期間の長さをシステムクロックの２周期（＝１×２）、第２の期間をシステムクロックの２周期に定める。
【００４３】
「ＡＢＣＤＥ」の５文字を表示させるときには「Ｏ」の１文字を表示させるときよりも多くの表示データ量を要する。しかし、「Ｏ」の１文字を表示させるときより「ＡＢＣＤＥ」の５文字を表示させるときのほうがウェイト信号ＷＳの第１の期間の長さが長いため、その分だけＯＳＤ回路１０２に表示データを取り込むことができる。
【００４４】
＜効果＞
以上のように第１の実施形態によれば、ウェイト信号ＷＳがＨレベルになる第１の期間の長さを変えることでＣＰＵ１０１とＯＳＤ回路１０２のＲＯＭアクセス時間の割合を変えることができる。これにより、オンスクリーン表示すべき文字数の増加によりＯＳＤ回路１０２に読み出すべき表示データ量が増加して十分なＲＯＭアクセスができないという課題に対し、カウントした表示文字数に応じて第１の期間を長くしてＣＰＵ１０１からＲＯＭ１０５へのアクセスを止め、ＯＳＤ回路１０２からＲＯＭ１０５へのアクセスを密にすることができる。この結果、ＯＳＤ回路１０２は、表示データ量に対して効率よくＲＯＭアクセスを行うことができる。
【００４５】
なお、ここではシステムクロックの２周期の期間を基準単位Ｔとしているけれども基準単位Ｔの長さはこれには限られない。たとえばシステムクロックの１周期の期間を基準単位Ｔとしてもよい。また、第２の期間の長さをシステムクロックの２周期としているけれども第２の期間の長さはこれには限られない。たとえばシステムクロックの１周期の期間を第２の期間の長さとしてもよい。
【００４６】
（第２の実施形態）
第２の実施形態によるマイクロコンピュータは、図４に示したウェイト信号生成回路４００に代えて図６に示すウェイト信号生成回路６００を備える。その他の構成は第１の実施形態と同様である。
【００４７】
＜ウェイト信号生成回路６００の内部構成＞
図６に示すように、ウェイト信号生成回路６００は、レジスタ６０１と、出力回路６０２とを含む。レジスタ６０１には、オンスクリーン表示すべき文字の色数（表示文字の色数）が設定される。ここで表示文字の色数とは、文字の色を選択できる数のことを示す。出力回路６０２は、レジスタ６０１に設定された表示文字の色数の値ＮＢに基づいてウェイト信号ＷＳを生成する。
【００４８】
＜ウェイト信号生成回路６００の動作＞
次に、以上のように構成されたウェイト信号生成回路６００の動作について説明する。
【００４９】
まず、表示文字の色数がレジスタ６０１に設定される。
【００５０】
次に、出力回路６０２は、ウェイト信号ＷＳがＨレベルになる第１の期間の長さを、レジスタ６０１に設定された表示文字の色数ＮＢに基づいて決定する。出力回路６０２は、表示文字の色数ＮＢが多いほど第１の期間の長さが長くなるように決定する。ここではシステムクロックの２周期の期間を基準単位Ｔとし、第１の期間の長さを（ＮＢ×Ｔ）に定める。一方、第２の期間の長さはシステムクロックの２周期に定められる。第２の期間の長さは色数ＮＢにかかわらず一定である。そして出力回路６０２は、第１の期間のＨレベルと第２の期間のＬレベルとを交互に繰り返すウェイト信号ＷＳをＣＰＵ１０１およびバス切換回路１０３に出力する。
【００５１】
ウェイト信号を生成するタイミングの一例を図７に示す。図７において、はじめに、色数が２種類の文字「Ａ」を表示させるものとする。表示データ量は、色数が１種類の場合に比べて２倍となる。レジスタ６０１に設定される色数値ＮＢは２となる。したがって出力回路６０２は、第１の期間の長さをシステムクロックの４周期（＝２×２）、第２の期間の長さをシステムクロックの２周期に定める。
【００５２】
次に、色数が４種類の文字「Ｏ」を表示させるものとする。表示データ量は、色数が１種類の場合に比べて４倍となる。レジスタ６０１に設定される色数値ＮＢは４となる。したがって出力回路６０２は、第１の期間の長さをシステムクロックの８周期（＝４×２）、第２の期間の長さをシステムクロックの２周期に定める。
【００５３】
色数が４種類の文字「Ｏ」を表示させるときには、色数が２種類の文字「Ａ」を表示させるときよりも多くの表示データ量を要する。しかし、色数が２種類の文字「Ａ」を表示させるときより色数が４種類の文字「Ｏ」を表示させるときのほうがウェイト信号ＷＳの第１の期間が長いため、その分だけＯＳＤ回路１０２に表示データを取り込むことができる。
【００５４】
＜効果＞
以上のように第２の実施形態によれば、表示文字の色数によってＯＳＤ回路１０２に読み出すべき表示データ量が増加して十分なＲＯＭアクセスができないという課題に対し、表示文字の色数の分だけ第１の期間を長くしてＣＰＵ１０１からＲＯＭ１０５へのアクセスを止め、ＯＳＤ回路１０２からＲＯＭ１０５へのアクセスを密にすることができる。この結果、ＯＳＤ回路１０２は、表示データ量に対して効率よくＲＯＭアクセスを行うことができる。
【００５５】
なお、ここではシステムクロックの２周期の期間を基準単位Ｔとしているけれども基準単位Ｔの長さはこれには限られない。たとえばシステムクロックの１周期の期間を基準単位Ｔとしてもよい。また、第２の期間の長さをシステムクロックの２周期としているけれども第２の期間の長さはこれには限られない。たとえばシステムクロックの１周期の期間を第２の期間の長さとしてもよい。
【００５６】
また、第２の実施形態によるウェイト信号生成回路６００と第１の実施形態によるウェイト信号生成回路４００とを組み合わせて、表示文字数と表示文字の色数との両方を考慮したウェイト信号ＷＳを生成することも可能である。
【図面の簡単な説明】
【図１】  この発明の第１の実施形態によるマイクロコンピュータの構成を示すブロック図である。
【図２】  図１に示したマイクロコンピュータにおけるバスの制御を説明するためのフローチャートである。
【図３】  図１に示したマイクロコンピュータにおけるバスの制御を説明するためのタイミングチャートである。
【図４】  図１に示したウェイト信号生成回路の内部構成を示すブロック図である。
【図５】  ウェイト信号を生成するタイミングの一例を示す図である。
【図６】  この発明の第２の実施形態によるウェイト信号生成回路の内部構成を示すブロック図である。
【図７】  ウェイト信号を生成するタイミングの一例を示す図である。
【符号の説明】
１０１  ＣＰＵ，１０５  ＲＯＭ，１０２  ＯＳＤ回路，４００，６００  ウェイト信号生成回路，１０３  バス切換回路，ＷＳ  ウェイト信号。
【図１】
0003877684.tif 000002
【図２】
0003877684.tif 000003
【図３】
0003877684.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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