(57)【特許請求の範囲】
【請求項１】
各行を構成するスキャン線と各列を構成するセンス線をマトリクス状に配置し、各行と各列の交点に接続されたキースイッチのオン、オフ状態を検出するキースキャン回路において、
前記各センス線に接続されたプルアップ／ダウン切換回路と、各スキャン線に順次供給するスキャン信号、スキャン情報信号およびプルアップ／ダウン切換信号を生成するスキャン信号出力回路と、前記スキャン情報信号および前記各センス線の状態を読み込み、キーのオン、オフ状態を出力するセンス回路とを有し、
前記プルアップ／ダウン切換回路にはプルアップ素子とプルダウン素子およびゲート回路を設け、該ゲート回路の一方に前記プルアップ／ダウン切換信号を入力し、他の一方に前記センス線の状態を帰還入力することにより、前記キースイッチのオン、オフ状態に応じて前記プルアップ／ダウン切換回路をプルアップ素子またはプルダウン素子に切り換え動作させることを特徴とするキースキャン回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマトリクス状に配置されたキースイッチを順次走査してキーの押し下げ状態を検出するキースキャン回路に関する。
【０００２】
【従来の技術】
図4はｍ×ｎ個のキーの状態を検出するための従来例を示す回路図である。ｍ行×ｎ列のキーマトリクス13には、各行と各列の交点にプッシュ式のキースイッチが接続されている。スキャン信号出力回路23はスキャン線Ｓ0からＳmの各行に対して順次スキャン信号を出力する。センス回路14はセンス線Ｋ0からＫnの各列の状態を読みこみ、スキャン信号出力回路23からのスキャン情報信号１０１に基づいてキーのオン、オフ状態を検出し、その情報をキーデータ１００として出力する。同一構成のプルダウン素子20はキーが押されていないときにセンス線がフローティング状態となるのを防ぐためのもので、抵抗またはオン抵抗が高いトランジスタで構成される。本例においてはセンス線がハイレベルのときがアクティブ状態、ローレベルのときが非アクティブ状態となる。
【０００３】
図5は図4の回路の動作をタイミングチャートで示したもので、Ｓ0からＳmの各スキャン線に対しスキャン信号を順次出力していく。スキャン信号は正論理のパルスである。Ｋ0からＫｎの各センス線は、それぞれのセンス線上に配置されたキーがひとつも押されていなければ、プルダウン素子によりローレベルとなる。いずれかのキーが押されている場合は、そのキーが接続されたスキャン線の信号が現れる。したがって仮にＳ0がハイレベルになるタイミングでＫ0もハイレベルになった場合、Ｓ0とＫ0の交点にあるキーが押されたと判定できる。
【０００４】
ところで、この回路ではキーが押された場合、このキーに接続されたスキャン信号がハイレベルの期間、スキャン信号出力回路からプルダウン素子を通して貫通電流が流れる。図6はキーの押されているｘ番目のスキャン線およびｙ番目のセンス線の波形と貫通電流との関係を示したものである。キーが押された場合、スキャン信号がハイレベルの期間、貫通電流が流れ続けることがわかる。
【０００５】
この貫通電流を減少させるにはスキャン信号のパルス幅を短くすることが考えられる。しかし、スキャン信号がキースイッチを介してセンス回路に伝達されるまでには、スキャン信号出力回路の出力インピーダンスとスキャン線／センス線の寄生容量の時定数による遅れがあるため、少なくともその遅れ時間分以上のパルス幅にしておく必要があった。
【０００６】
また、貫通電流を減らすため、プルダウン素子をトランジスタなどのオン／オフ可能な素子で構成し、スキャン信号がローレベルの時にプルダウン素子をオンにしてセンス線をローレベルとし、プルダウン素子をオフにしてからスキャン信号をハイレベルにする、いわゆるプリチャージ方式とすることも考えられる。しかしこの方法では、キーが押されていないときは、センス線の寄生容量だけでローレベルを保持するため、ノイズに弱くなる。また、キーを押し始めたときと離し始めた時に、接点が振動して数ミリ秒程度の短い時間でオン／オフを繰り返す、いわゆるチャタリングによってセンス線の状態が不安定になり、誤動作する場合があるという問題があった。
【０００７】
【発明が解決しようとする課題】
上記のように従来のキースキャン回路では、スキャン信号のパルス幅をある程度以上狭くすることができなかった。また、プリチャージ方式では、チャタリングが生じ誤動作してしまう場合があった。本発明は上記問題点を解消し、消費電流が少なく、かつ安定動作するキースキャン回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明は上記目的を達成するために、各行を構成するスキャン線と各列を構成するセンス線をマトリクス状に配置し、各行と各列の交点に接続されたキースイッチのオン、オフ状態を検出するキースキャン回路において、前記各センス線に接続されたプルアップ／ダウン切換回路と、各スキャン線に順次供給するスキャン信号、スキャン情報信号およびプルアップ／ダウン切換信号を生成するスキャン信号出力回路と、前記スキャン情報信号および前記各センス線の状態を読み込み、キーのオン、オフ状態を出力するセンス回路とを有し、前記プルアップ／ダウン切換回路にはプルアップ素子とプルダウン素子およびゲート回路を設け、該ゲート回路の一方に前記プルアップ／ダウン切換信号を入力し、他の一方に前記センス線の状態を帰還入力することにより、前記キースイッチのオン、オフ状態に応じて前記プルアップ／ダウン切換回路をプルアップ素子またはプルダウン素子に切り換え動作させることを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。図1は本発明の一実施例の回路図である。10は同一構成のプルアップ／ダウン切換回路であり、プルダウン素子となるNMOSトランジスタ1と、プルアップ素子となるPMOSトランジスタ2と、NANDゲート3から構成されている。13はｍ行×ｎ列のキーマトリクスで、各行と各列の交点にプッシュ式のキースイッチが接続されている。15はスキャン信号出力回路であり、スキャン線Ｓ0からＳmの各行に対して順次スキャン信号を出力するとともにｎ個のプルアップ／ダウン切換回路10に対してそれぞれプルアップ／ダウン切換信号１０２を出力する。14はセンス線Ｋ0からＫnの各列の状態を読みこむセンス回路であり、各センス線の状態とスキャン信号出力回路15からのスキャン情報信号１０１にもとづいて、キーのオン、オフ状態を検出し、その結果をキーデータ１００として出力する。
【００１０】
スキャン信号出力回路15が出力する信号のタイミングを図2に示す。スキャン線Ｓ0からＳmに対して順次正論理のパルスを出力するが、各パルスの間に全スキャン線がローレベルとなる期間を設ける。このスキャン線がローレベルとなる期間に同期して、スキャン信号出力回路１５から負論理のパルスのプルアップ／ダウン切換信号１０２を出力し、全てのプルアップ／ダウン切換回路をリセットしてプルダウン素子が動作している状態にしておく。
【００１１】
図1、図2にもとづき詳細な動作の説明をする。まず全スキャン線がローレベルとなる期間に同期して、スキャン信号出力回路１５からローレベルのプルアップ／ダウン切換信号１０２が出力される。このプルアップ／ダウン切換信号１０２が入力したNANDゲート3は、出力がハイレベルとなり、NMOSトランジスタ1がオン、PMOSトランジスタ2がオフとなる。その結果、プルアップ／ダウン切換回路10はプルダウン素子として動作する。次にプルアップ／ダウン切換信号がハイレベルとなり、スキャン線Ｓx（ｘは0〜ｍの任意の整数）のいずれかがハイレベルになる。このときＳxとセンス線Ｋy（ｙは0〜ｎの任意の整数）の交点にあるキーが押されていなければセンス線Ｋyの状態は変化せず、NMOSトランジスタ1に貫通電流が流れることはない。ＳxとＫyの交点にあるキーが押されている場合は、スキャン信号がセンス線Ｋyに伝達されてハイレベルになる。NANDゲート3の一方の入力であるセンス線Ｋｙからの帰還入力がハイレベルになると、他の一方の入力であるプルアップ／ダウン切換信号は既にハイレベルになっているので、NANDゲート3の出力はローレベルとなりNMOSトランジスタ1がオフ、PMOSトランジスタ2がオンとなり、プルアップ／ダウン切換回路10はプルアップ素子として動作する。スキャン信号出力回路１５は、スキャン線Ｓxに対して予め定めた時間ハイレベルを出力したら、ローレベルに戻る。同時に、プルアップ／ダウン切換信号１０２に対し、ローレベルを出力してプルアップ／ダウン切換回路10をプルダウン素子に切り換え、次のスキャンに備える。
【００１２】
スキャン信号出力回路15からNMOSトランジスタ1を介して流れる貫通電流の波形を図3に示す。センス線Ｋyの電圧が時定数に従って立ち上がり始めてから、NANDゲート3の入力閾値電圧を超え、NMOSトランジスタ１がオフするまでの期間と、次のスキャンに備えてNMOSトランジスタ１が再びオンしたとき、センス線Ｋｙの寄生容量に充電された電荷を放電する期間に、貫通電流が流れることがわかる。その間の期間はNMOSトランジスタ１がオフしているため電流が流れることはない。また、NMOSトランジスタ１がオフしている間PMOSトランジスタ2がオンしてセンス線Ｋyをハイレベルに保持するため、チャタリングによりキーの接点が離れてもセンス線Ｋyの電圧レベルが不安定になることもない。
【００１３】
上記例ではスキャン信号に正論理のパルスを使用したが、負論理のパルスを使用することも可能で、その場合はNMOS、PMOSトランジスタの動作が上記例と逆になるようにプルアップ／ダウン切換回路を構成すればよい。
【００１４】
【発明の効果】
以上説明したように、本発明によれば貫通電流の流れる時間がスキャン期間中の一部しかなく、全期間電流が流れる従来手法に比べて消費電流を低減することが可能である。また、キーが押されたことを検出した後はスキャン信号のレベルを保持するためチャタリングに対しても強くなる。
【図面の簡単な説明】
【図１】 本発明の一実施例の回路図である。
【図２】  本発明におけるスキャン信号出力回路のタイミングチャートである。
【図３】 本発明における貫通電流の波形図である。
【図４】 従来例の回路図である。
【図５】  従来例におけるスキャン信号出力回路のタイミングチャートである。
【図６】 従来例における貫通電流の波形図である。
【符号の説明】
1    NMOSトランジスタ
2    PMOSトランジスタ
3    NANDゲート
10  プルアップ／ダウン切換回路
13  ｍ行×ｎ列キーマトリクス
14  センス回路
15  スキャン信号出力回路
20  プルダウン素子  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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