(57)【特許請求の範囲】
【請求項１】
複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、
入力アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較結果に応じた１ビットデータを出力するコンパレータと、
前記コンパレータから出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、
前記ディジタル積分回路は、前記コンパレータから出力される符号を示す１ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し、前記Ｄ／Ａ変換回路の入力信号となる複数ビットのディジタル信号を出力する加算器とを備え、
前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、  ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか１つから得ることを特徴とするＡ／Ｄ変換回路。
【請求項２】
複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、
入力アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較結果に応じた１ビットデータを出力するコンパレータと、
前記コンパレータから出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、
前記ディジタル積分回路は、前記コンパレータから出力される符号を示す１ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し出力する第１の加算器と、前記第１の加算器の加算出力をこれまでの加算結果と加算し出力する第２の加算器と、前記アップダウンカウンタ、第１の加算器および第２の加算器の各出力を所定の比率で加算し、前記Ｄ／Ａ変換回路の入力信号となる複数ビットのディジタル信号を出力する第３の加算手段とを備え、
前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、  ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか１つから得ることを特徴とするＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換回路に係り、特にオーディオ信号の信号処理に使用するに好適な高性能のＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】
従来のこの種の高性能のＡ／Ｄ変換回路としては、逐次比較方式Ａ／Ｄ変換回路、オーバーサンプリング方式のものとしてΔ変調方式Ａ／Ｄ変換回路、ΔΣ変調方式Ａ／Ｄ変換回路がある。図４に逐次比較方式Ａ／Ｄ変換回路の構成を示す。同図において、逐次比較方式Ａ／Ｄ変換回路は、サンプリングホールド回路（Ｓ／Ｈ）４０と、Ｄ／Ａ変換回路（ＤＡＣ）４２と、逐次比較レジスタ４４と、サンプリングホールド回路（Ｓ／Ｈ）４０の出力信号とＤ／Ａ変換回路（ＤＡＣ）４２のアナログ出力を比較するコンパレータ４６とを有している。
【０００３】
逐次比較方式Ａ／Ｄ変換回路は、入力端子１００から入力されたアナログ信号がサンプルホールド回路４０により保持され、一方、逐次比較レジスタ４４によりＤ／Ａ変換回路４２のＭＳＢをＭＳＢ＝１とし、このＤ／Ａ変換回路４２の出力とサンプルホールド回路４０の出力とがコンパレータ４６により比較される。Ｄ／Ａ変換回路４２の出力がサンプルホールド回路４０の出力より大きい場合には、ＭＳＢ＝１、小さい場合にはＭＳＢ＝０に固定し、Ｄ／Ａ変換回路４２の１ビット目の出力が決定される。コンパレータ４６におけるこの比較動作はＤ／Ａ変換回路４２の出力におけるＭＳＢからＬＳＢまで、繰り返し行われ、サンプルホールド回路４０の出力とＤ／Ａ変換回路４２の出力とが一致した時点におけるＤ／Ａ変換回路４２と連動する逐次比較レジスタ４４のディジタル出力が、この逐次比較方式Ａ／Ｄ変換回路の出力となる。
【０００４】
オーバサンプリング方式の高性能Ａ／Ｄ変換回路として、従来のΔ変調方式Ａ／Ｄ変換回路の構成を図５に示す。同図において、Δ変調方式Ａ／Ｄ変換回路は、基準電圧（図５では接地電圧）と加算回路５２の出力電圧とを比較し、比較結果に基づいて１ビットのディジタルデータを出力するコンパレータ５０と、コンパレータ５０の出力である１ビットのディジタルデータを入力とするＤ／Ａ変換回路５４と、Ｄ／Ａ変換回路５４のアナログ出力を積分するアナログ積分回路５６と、アナログ積分回路５６の積分出力を反転する反転回路５７と、入力端子１０１から入力されるアナログ入力電圧と前記反転回路５７の反転出力とを加算する加算回路５２とを有している。
【０００５】
上記Δ変調方式Ａ／Ｄ変換回路は、コンパレータ５０において、基準電圧と加算回路５２の出力信号との大小比較に応じて、「１」または「０」の１ビットのディジタルデータが出力され、この１ビットのディジタルデータがＤ／Ａ変換回路５４によりアナログ信号に変換され、さらにこのアナログ信号がアナログ積分回路５６により積分され、反転回路５７に出力される。反転回路５７ではアナログ積分回路５６の積分出力を反転し、この反転出力が加算回路５２で入力端子１０１より入力されるアナログ入力電圧に加算され、この加算出力がコンパレータ５０により基準電圧と比較される。このように、入力端子１０１から入力されるアナログ入力電圧とアナログ積分回路５６の出力信号との信号レベルが一致するまで上記コンパレータ５０より比較動作が行われ、コンパレータ５０より連続的に出力される１ビットのディジタルデータがΔ変調方式Ａ／Ｄ変換回路の変換出力となる。
【０００６】
オーバサンプリング方式の高性能Ａ／Ｄ変換回路として、従来のΔΣ変調方式Ａ／Ｄ変換回路の構成を図６に示す。同図において、ΔΣ変調方式Ａ／Ｄ変換回路は、基準電圧（図６では接地電圧）とアナログ積分回路６６の出力とを大小比較し、その比較結果に応じて１ビットのディジタルデータを出力するコンパレータ６０と、コンパレータ６０より出力される１ビットのディジタルデータをＤ／Ａ変換するＤ／Ａ変換回路６２と、Ｄ／Ａ変換回路６２のアナログ出力を反転する反転回路６３と、入力端子１０３から入力されるアナログ入力電圧と反転回路６３の反転出力とを加算する加算回路６４と、加算回路６４の出力信号を積分するアナログ積分回路６６とを有している。
【０００７】
上記ΔΣ変調方式Ａ／Ｄ変換回路は、入力端子１０３から入力されるアナログ入力電圧と反転回路６３の反転出力とが加算回路６４で加算され、この加算出力がアナログ積分回路６６で積分される。そしてコンパレータ６０でアナログ積分回路６６の積分出力と基準電圧とが比較され、比較結果に応じて１ビットのディジタルデータが出力端子１０４及びＤ／Ａ変換回路６２に出力される。
Ｄ／Ａ変換回路６２では、入力された１ビットのディジタルデータがアナログ電圧に変換され、このアナログ電圧は反転回路６３で反転される。この反転回路６３の反転出力は加算回路６４で、入力端子１０３から入力されるアナログ入力電圧と加算され、この加算出力がアナログ積分回路６６に入力される。
【０００８】
このようにして、基準電圧と、アナログ積分回路６６の出力信号との信号レベルが一致するまで上記コンパレータ５０より比較動作が行われ、コンパレータ５０より連続的に出力される１ビットのディジタルデータがΔΣ変調方式Ａ／Ｄ変換回路の変換出力となる。
【０００９】
【発明が解決しようとする課題】
上述した逐次比較方式Ａ／Ｄ変換回路では、サンプルホールド回路が必要であり、また、例えば、サンプリング周波数が１９２ＫＨｚで、２４ビットのディジタル信号を出力するＡ／Ｄ変換回路を構成するには、１／１９２×１０3＝５．２μsec内でサンプルホールドと２４回の逐次比較動作を行う必要があり、セトリング時間が１００ｎｓ程度の２４ビット出力のＡ／Ｄ変換回路が必要となるが、これは実現が非常に困難である。
さらに、逐次比較方式Ａ／Ｄ変換回路では、コンパレータで入力アナログ電圧と、Ｄ／Ａ変換回路のフルスケール電圧の１／２の電圧（Ｄ／Ａ変換回路のＭＳＢに相当するビットが示す電圧値）ＭＳＢと、から比較していくので、分解能を上げていくと、フルスケール電圧／２付近の単調性を失ったり、コード欠けを発生し易くなり、高性能の逐次比較方式Ａ／Ｄ変換回路を得ることは困難であるという問題が有った。
【００１０】
また、オーバサンプリング方式の従来のΔ変調方式Ａ／Ｄ変換回路やΔΣ変調方式Ａ／Ｄ変換回路では、アナログ積分回路を有するために高いＳ／Ｎを得るには、ＬＳＩ内に大きな容量を有する必要があるが、ＬＳＩ内に大きな容量を作ると、チップサイズが大きくなり、また高性能化を図るには高い周波数のオーバサンプリングクロックが必要となるという問題が有った。
【００１１】
さらに、Δ変調方式Ａ／Ｄ変換回路やΔΣ変調方式Ａ／Ｄ変換回路では、１ビットのディジタルデータをアナログ処理することにより１２０ｄＢ以上のダイナミックレンジ、Ｓ／Ｎを得るのは困難であり、また、Ａ／Ｄ変換回路を構成する積分回路としてアナログ積分回路を使用しているために、時分割による多チャンネルＡ／Ｄ変換を行うことは困難である。
最近の高性能オーディオ機器では、２４ビットのＡ／Ｄ変換を要求されるようになったが、上述した従来の各種Ａ／Ｄ変換回路では、２４ビット精度のＡ／Ｄ変換を行うことは困難であった。
本発明は、このような事情に鑑みてなされたものであり、オーディオ用の高性能のＡ／Ｄ変換回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、入力アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較結果に応じた１ビットデータを出力するコンパレータと、前記コンパレータから出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記ディジタル積分回路は、前記コンパレータから出力される符号を示す１ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し、前記Ｄ／Ａ変換回路の入力信号となる複数ビットのディジタル信号を出力する加算器とを備え、前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、  ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか１つから得ることを特徴とする。
【００１３】
また、請求項２に記載の発明は、複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、入力アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較結果に応じた１ビットデータを出力するコンパレータと、前記コンパレータから出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記ディジタル積分回路は、前記コンパレータから出力される符号を示す１ビットデータに応じてカウントアップまたはカウントダウンを行い、複数ビットの計数出力を行うアップダウンカウンタと、前記アップダウンカウンタの計数出力とこれまでの計数結果とを加算し出力する第１の加算器と、前記第１の加算器の加算出力をこれまでの加算結果と加算し出力する第２の加算器と、前記アップダウンカウンタ、第１の加算器および第２の加算器の各出力を所定の比率で加算し、前記Ｄ／Ａ変換回路の入力信号となる複数ビットのディジタル信号を出力する第３の加算手段とを備え、前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、  ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか１つから得ることを特徴とする。
【００１５】
請求項１、２に記載の発明によれば、複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、入力アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較結果に応じた１ビットデータを出力するコンパレータと、前記コンパレータから出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか１つから得るようにしたので、低いオーバサンプリングレートで高性能のＡ／Ｄ変換回路を構成することができる。
すなわち、従来のΔ変調方式Ａ／Ｄ変換回路、ΔΣ変調方式Ａ／Ｄ変換回路は１６ビット分解能、もしくは２０ビット分解能しかなく、これらの従来のＡ／Ｄ変換回路を用いてＡ／Ｄ変換における２４ビットの分解能を得ようとすると、オーバサンプリングレートを従来（従来のオーバサンプリングレートは１２８ｆs乃至５１２ｆs、但し、ｆsはサンプリング周波数）のものよりもさらに高くする必要がある。例えば、４４．１ｋＨｚサンプリングフォーマットのデータをさらに高い１０２４ｆs、あるいは２０４８ｆsにするということは、４５ＭＨz、あるいは９０ＭＨzのクロックが必要になる。また、ＤＶＤオーディオフォーマットでは、１９２ＫＨz、９６ＫＨz等のより高いサンプリング周波数が使用されるが、これらのサンプリング周波数を１０２４ｆsあるいは２０４８ｆsにオーバサンプリングすると、最大で約４００ＭＨzのクロックが必要になり、実用的ではない。これらの高いオーバーサンプリングレートと比較すると、本発明に係るＡ／Ｄ変換回路では、より低いオーバーサンプリングレート（従来と同程度のオーバーサンプリングレート）で、２４ビットという高分解能でＡ／Ｄ変換を行うことができる。
【００１６】
また、本発明に係るＡ／Ｄ変換回路はフィードバックタイプであるので、逐次比較方式のＡ／Ｄ変換回路のように単調性の劣化がない。
また、本発明では、Ａ／Ｄ変換回路の構成要素である積分回路として、ディジタル積分回路を使用しており、アナログ積分回路が不要であるので、容量を必要とせず、ＬＳＩ化に適したＡ／Ｄ変換回路が得られる。
さらに、ディジタル積分回路を使用してＡ／Ｄ変換を行なっているので、時分割による多チャンネルＡ／Ｄ変換が可能となる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の実施の形態に係るＡ／Ｄ変換回路の構成を図１に示す。ディジタル積分回路１４の出力信号を入力信号とし、複数ビット（本実施の形態では２４ビット）のディジタル信号をアナログ信号に変換するＤ／Ａ変換回路（ＤＡＣ）１０と、入力される信号源１６から入力端子２００を介して入力されるアナログ信号とＤ／Ａ変換回路１０のアナログ出力信号とを比較し、比較結果に応じた１ビットのディジタルデータを出力するコンパレータ１２と、コンパレータ１２から出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路１４とを有している。
【００１８】
上記構成において、入力端子２００から入力される信号源１６からのアナログ信号とＤ／Ａ変換回路１０から出力されるアナログ信号とがコンパレータ１２で比較され、入力アナログ信号のレベルがＤ／Ａ変換回路１０の出力信号のレベルより大きい場合には「１」、入力アナログ信号のレベルがＤ／Ａ変換回路１０の出力信号のレベルより小さい場合には、「０」の１ビットのディジタルデータをディジタル積分回路１４に出力する。
ディジタル積分回路１４では、入力される１ビットのディジタルデータをディジタル積分、すなわち、加算し、その加算結果である２４ビットのディジタルデータを入力されるクロックＣＬＫに同期してＤ／Ａ変換回路１０に出力する。
【００１９】
このようにしてコンパレータ１２では入力端子２００より入力されるアナログ電圧とＤ／Ａ変換回路１０のアナログ出力とが一致するまで比較動作が行なわれ、一致した時点におけるディジタル積分回路１４からの２４ビットのディジタル出力が入力アナログ電圧のＡ／Ｄ変換結果となる。
【００２０】
次に、図１におけるディジタル積分回路１４の具体的構成の一例を図２に示す。同図において、ディジタル積分回路１４は、コンパレータ１２の出力信号である１ビットのディジタルデータ（アップダウン信号（ＵＤ））が入力端子２０１を介して入力されるアップダウンカウンタ（Ｕ／Ｄ）２０と、アップダウンカウンタ２０の計数出力をこれまでの計数値に加算する加算器２２とを有している。上記構成において、入力端子２０１を介して、図１におけるコンパレータ１２からの入力アナログ電圧とＤ／Ａ変換回路１０のアナログ出力との比較結果を示す１ビットのディジタルデータが、アップダウンカウンタ２０に入力される。ここでディジタルデータの「１」はカウントアップを、「０」はカウントダウンを指示する信号となる。
【００２１】
アップダウンカウンタ２０では、クロックＣＬＫに同期して入力された１ビットのディジタルデータに応じてカウントアップ、またはカウントダウンを行ない、その計数結果（２４ビット）を加算器２２に出力する。加算器２２は、加算器２２においてこれまでに加算した結果と入力されたアップダウンカウンタ２０の計数出力とをクロックＣＬＫに同期して加算し、その加算結果（２４ビット）を、出力端子２０２を介してＤ／Ａ変換回路１０に出力する。このようにしてディジタル積分が行われる。
【００２２】
次に、図１におけるディジタル積分回路１４の具体的構成の他の例を図３に示す。図３に示すディジタル積分回路が図２に示すそれと構成上、異なるのは、加算器２２の出力をさらに、加算する加算器３０と、アップダウンカウンタ２０、加算器２２及び加算器３０の各出力を所定の比率で加算する加算器３２とを有する点であり、他の構成は同一である。図２に示すディジタル積分回路が１段積分回路であるのに対し、この構成例では多段積分回路としして構成され、加算器２２、３０で２段階のディジタル積分を行っている。このため、図３に示す構成例では、図２に示す構成例に比してコンパレータの１２の収束時間が早くなる、という効果が得られる。
上記構成において、ディジタル積分回路１４は、入力端子２０３を介して図１におけるコンパレータ１２より、入力アナログ電圧とＤ／Ａ変換回路１０のアナログ出力との比較結果、すなわちカウントアップ、またはカウントダウンを示す１ビットのディジタルデータがアップダウンカウンタ２０に入力される。
【００２３】
アップダウンカウンタ２０では、クロックＣＬＫに同期して入力された１ビットのディジタルデータに応じてカウントアップ、またはカウントダウンを行ない、その計数結果（２４ビット）を加算器２２及び加算器３２に出力する。加算器２２は、加算器２２においてこれまでに加算した結果と入力されたアップダウンカウンタ２０の計数出力とをクロックＣＬＫに同期して加算し、その加算結果（２４ビット）を加算器３０及び加算器３２に出力する。
【００２４】
加算器３０では、これまでに加算した結果と入力された加算器２２の加算出力とをクロックＣＬＫに同期して加算し、その出力を加算器３２に出力する。加算器３２では、クロックＣＬＫに同期してアップダウンカウンタ２０、加算器２２及び加算器３０の各出力を所定の比率で加算し、出力端子２０４を介してＤ／Ａ変換回路１０に出力する。
【００２５】
本発明の実施の形態に係るＡ／Ｄ変換回路によれば、複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、入力アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較結果に応じた１ビットデータを出力するコンパレータと、前記コンパレータから出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか１つから得るようにしたので、低いオーバサンプリングレートで高性能のＡ／Ｄ変換回路を構成することができる。
すなわち、従来のΔ変調方式Ａ／Ｄ変換回路、ΔΣ変調方式Ａ／Ｄ変換回路は１６ビット分解能、もしくは２０ビット分解能しかなく、これらの従来のＡ／Ｄ変換回路を用いてＡ／Ｄ変換における２４ビットの分解能を得ようとすると、オーバサンプリングレートを従来（従来のオーバサンプリングレートは１２８ｆsまたは５１２ｆs、但し、ｆsはサンプリング周波数）のものよりもさらに高くする必要がある。例えば、４４．１ｋＨｚサンプリングフォーマットのデータをさらに高い１０２４ｆs、あるいは２０４８ｆsにするということは、４５ＭＨz、あるいは９０ＭＨzのクロックが必要になる。また、ＤＶＤオーディオフォーマットでは、１９２ＫＨz、９６ＫＨz等のより高いサンプリング周波数が使用されるが、これらのサンプリング周波数を１０２４ｆsあるいは２０４８ｆsにオーバサンプリングすると、最大で約４００ＭＨzのクロックが必要になり、実用的ではない。これらの高いオーバーサンプリングレートと比較すると、本発明に係るＡ／Ｄ変換回路では、より低いオーバーサンプリングレート（従来と同程度のオーバーサンプリングレート）で、２４ビットという高分解能でＡ／Ｄ変換を行うことができる。
【００２６】
また、本発明の実施の形態に係るＡ／Ｄ変換回路はフィードバックタイプであるので、逐次比較方式のＡ／Ｄ変換回路のように単調性の劣化がない。
また、本発明の実施の形態に係るＡ／Ｄ変換回路では、Ａ／Ｄ変換回路の構成要素である積分回路として、ディジタル積分回路を使用しており、アナログ積分回路が不要であるので、容量を必要とせず、ＬＳＩ化に適したＡ／Ｄ変換回路が得られる。
さらに、ディジタル積分回路を使用してＡ／Ｄ変換を行なっているので、時分割による多チャンネルＡ／Ｄ変換が可能となる。
本実施の形態に係るＡ／Ｄ変換回路では、図２、図３で示したように、ディジタル積分回路に１段構成のものと、多段（２段）構成のものとについて開示しているが、本願発明の内容は、これに限定されず、３段以上の多段積分回路を用いても本発明の目的を達成できることは明らかである。
【００２７】
【発明の効果】
以上に説明したように、請求項１、２に記載の発明によれば、複数ビットのディジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、入力アナログ信号と、前記Ｄ／Ａ変換回路のアナログ出力信号とを比較し、比較結果に応じた１ビットデータを出力するコンパレータと、前記コンパレータから出力される１ビットデータを取り込み、ディジタル積分し、複数ビットのディジタル信号を出力するディジタル積分回路とを有し、前記Ｄ／Ａ変換回路は、前記ディジタル積分回路の出力信号を入力信号とし、ディジタル出力信号を、少なくとも、前記コンパレータの出力、もしくは、前記ディジタル積分回路の出力、のいずれか１つから得るようにしたので、低いオーバサンプリングレートで高性能のＡ／Ｄ変換回路を構成することができる。
【００２８】
また、本発明の実施の形態に係るＡ／Ｄ変換回路はフィードバックタイプであるので、逐次比較方式のＡ／Ｄ変換回路のように単調性の劣化がない。
また、本発明の実施の形態では、Ａ／Ｄ変換回路の構成要素である積分回路として、ディジタル積分回路を使用しており、アナログ積分回路が不要であるので、容量を必要とせず、ＬＳＩ化に適したＡ／Ｄ変換回路が得られる。
さらに、本実施の形態に係るＡ／Ｄ変換回路ではディジタル積分回路を使用してＡ／Ｄ変換を行なっているので、時分割による多チャンネルＡ／Ｄ変換が可能となる。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係るＡ／Ｄ変換回路の構成を示すブロック図。
【図２】  図１に示すＡ／Ｄ変換回路におけるディジタル積分回路の具体的構成の一例を示すブロック図。
【図３】  図１に示すＡ／Ｄ変換回路におけるディジタル積分回路の具体的構成の他の例を示すブロック図。
【図４】  従来の逐次比較方式Ａ／Ｄ変換回路の構成を示すブロック図。
【図５】  従来のΔ変調方式Ａ／Ｄ変換回路の構成を示すブロック図。
【図６】  従来のΔΣ変調方式Ａ／Ｄ変換回路の構成を示すブロック図。
【符号の説明】
１０  Ｄ／Ａ変換回路
１２  コンパレータ
１４  ディジタル積分回路
１６  信号源
２０  アップダウンカウンタ
２２、３０、３２  加算器
【図１】
0003956582.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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