(57)【特許請求の範囲】
【請求項１】
所定の領域に形成された不純物拡散層を有する半導体基板と、
前記半導体基板上に形成され、前記不純物拡散層に接続されたパッド電極と、
前記パッド電極を含む前記半導体基板上に形成された層間絶縁膜であって、当該層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断するコンタクト溝を有する前記層間絶縁膜と、
少なくとも前記コンタクト溝の内部に形成された導電膜であって、前記パッド電極に接続されるとともに前記層間絶縁膜の前記第１の領域の側面を取り囲む前記導電膜と、
前記導電膜上及び前記層間絶縁膜上の全面を含む前記半導体基板上に形成された保護膜と、
第１の絶縁膜を介して前記半導体基板の所定の領域上に形成された複数の電極と、
前記電極上に形成された第２の絶縁膜と
を含み、
前記電極は、前記パッド電極及び前記導電膜から絶縁されており、
前記電極のうちの１つは、前記層間絶縁膜の前記第２の領域の下に形成されており、
前記保護膜は、前記第２の絶縁膜及び前記層間絶縁膜の前記第２の領域の各々の側面を取り囲んでいることを特徴とする半導体装置。
【請求項２】
所定の領域に形成された不純物拡散層を有する半導体基板と、
前記半導体基板上に形成され、前記不純物拡散層に接続されたパッド電極と、
前記パッド電極を含む前記半導体基板上に形成された第１の層間絶縁膜であって、当該第１の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断する第１のコンタクト溝を有する前記第１の層間絶縁膜と、
前記第１のコンタクト溝の内部及び前記第１の層間絶縁膜の所定の領域上に形成され、前記パッド電極に接続された第１の導電膜と、
前記第１の導電膜及び前記第１の層間絶縁膜を含む前記半導体基板上に形成された第２の層間絶縁膜であって、当該第２の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第３の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第４の領域とに分断する第２のコンタクト溝を有する前記第２の層間絶縁膜と、
少なくとも前記第２のコンタクト溝の内部に形成された第２の導電膜であって、前記第１及び第２の導電膜が互いに接続されて前記第１の層間絶縁膜の前記第１の領域及び前記第２の層間絶縁膜の前記第３の領域の側面を取り囲む前記第２の導電膜と、
前記第２の導電膜上及び前記第２の層間絶縁膜上の全面を含む前記半導体基板上に形成された保護膜と、
第１の絶縁膜を介して前記半導体基板の所定の領域上に形成された複数の電極と、
前記電極上に形成された第２の絶縁膜と
を含み、
前記電極は、前記パッド電極及び前記第１及び第２の導電膜から絶縁されており、
前記電極のうちの１つは、前記第１の層間絶縁膜の前記第２の領域の下に形成されており、
前記保護膜は、前記第２の絶縁膜、前記第１の層間絶縁膜の前記第２の領域及び前記第２の層間絶縁膜の前記第４の領域の各々の側面を取り囲んでいることを特徴とする半導体装置。
【請求項３】
第１の絶縁膜を介して、半導体基板の所定の領域上に複数の電極をパターン形成する工程と、
前記電極上に第２の絶縁膜を形成する工程と、
前記半導体基板の所定の領域に不純物拡散層を形成し、前記不純物拡散層上にパッド電極を形成する工程と、
前記パッド電極を含む前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクト溝を形成して、前記層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断する工程と、
少なくとも前記コンタクト溝の内部に導電膜を形成して、前記導電膜を前記パッド電極に接続するとともに前記層間絶縁膜の前記第１の領域の側面を取り囲むようにする工程と、
前記導電膜上及び前記層間絶縁膜上の全面を含む前記半導体基板上に保護膜を形成する工程と
を含み、
前記電極を形成する工程において、前記電極のうちの１つを、前記電極を形成した後に形成する前記層間絶縁膜の前記第２の領域の下に相当する部分に形成するとともに、
前記保護膜を形成する工程において、前記第２の絶縁膜及び前記層間絶縁膜の前記第２の領域の各々の側面を取り囲むように、前記保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
第１の絶縁膜を介して、半導体基板の所定の領域上に複数の電極をパターン形成する工程と、
前記電極上に第２の絶縁膜を形成する工程と、
前記半導体基板の所定の領域に不純物拡散層を形成し、前記不純物拡散層上にパッド電極を形成する工程と、
前記パッド電極を含む前記半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に第１のコンタクト溝を形成して、前記第１の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断する工程と、
前記第１のコンタクト溝の内部及び前記第１の層間絶縁膜の所定の領域上に第１の導電膜を形成して、前記第１の導電膜を前記パッド電極に接続する工程と、
前記第１の導電膜及び前記第１の層間絶縁膜を含む前記半導体基板上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に第２のコンタクト溝を形成して、前記第２の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第３の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第４の領域とに分断する工程と、
少なくとも前記第２のコンタクト溝の内部に第２の導電膜を形成して、前記第１及び第２の導電膜が互いに接続されて前記第１の層間絶縁膜の前記第１の領域及び前記第２の層間絶縁膜の前記第３の領域の側面を取り囲むようにする工程と、
前記第２の導電膜上及び前記第２の層間絶縁膜上の全面を含む前記半導体基板上に保護膜を形成する工程と
を含み、
前記電極を形成する工程において、前記電極のうちの１つを、前記電極を形成した後に形成する前記第１の層間絶縁膜の前記第２の領域の下に形成するとともに、
前記保護膜を形成する工程において、前記第２の絶縁膜、前記第１の層間絶縁膜の前記第２の領域及び前記第２の層間絶縁膜の前記第４の領域の各々の側面を取り囲むように、前記保護膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、半導体チップの周縁から侵入する可動イオン等を捕獲するために用いて好適である。
【０００２】
【従来の技術】
半導体ウェハは、トランジスタなどの素子が形成された後にスクライブ領域で個々の半導体チップに分割される。そのため、半導体チップの周縁には透水性や吸湿性の高い層間絶縁膜の端面が露出することになる。半導体チップの周縁から層間絶縁膜中に侵入した水分や可動イオン等が半導体チップの内部にまで侵入すると、配線の腐食、絶縁膜の耐圧劣化および素子の特性変動等が生じて、半導体装置の信頼性が低下する。
【０００３】
そこで、半導体チップの周縁に沿って層間絶縁膜に溝を設け、この溝を埋め込むように配線を形成することにより、層間絶縁膜を半導体チップの周縁側と内部側とに分断して、溝を埋めている配線を水分や可動イオン等に対する障壁にすることが提案されている（例えば、特開平２−１２５６３８号公報参照）。
【０００４】
また、半導体ウェハにスクライブ領域から半導体チップの断面を覆って導電膜が形成され、この導電膜が所定電位に接続された半導体装置が提案されている（例えば、特開昭６３−１２８７３３号公報参照）。この半導体装置においては、前記導電膜によって電気的バリアが形成され、外部からＨ+ ，Ｎａ+ ，Ｃｌ- 等の可動イオンが半導体チップ内部に浸入することが阻止される。即ち、前記導電膜に正のバイアスが印加されていると、Ｈ+ ，Ｎａ+ 等の正イオンは反発されて半導体チップ内部に浸入できず、Ｃｌ- 等の負イオンは前記導電膜中に取り込まれてしまって、いずれの場合でも可動イオンは半導体チップ中に浸入することはできない。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の特開平２−１２５６３８号公報の例のように、水分や可動イオン等に対して障壁としての配線を半導体チップの周縁に沿って設けるだけでは、半導体チップの内部への水分や可動イオン等の侵入を必ずしも有効には阻止することができず、上述の従来例の半導体装置でも信頼性が必ずしも高くなかった。
【０００６】
また、上述の特開昭６３−１２８７３３号公報の例のような構造をもつ半導体装置では、水分や可動イオン等の影響により前記導電膜が剥がれ易くなるおそれがあった。更に、この構造では、前記導電膜を所定電位に接続するために半導体基板に形成された不純物拡散領域が半導体チップの断面に現れる。そのため、この不純物拡散領域が外部電位と接触すると半導体チップ内部の電位が乱されて動作が不安定になるという問題があった。
【０００７】
そこで、本発明は、半導体チップの周縁から内部への水分や可動イオン等の侵入を有効に阻止し、浸入しようとする水分や可動イオン等を捕獲または追放するための導電膜が剥がれ難い構造を有して信頼性の高い半導体装置を提供することを目的としている。
【０００８】
更に、本発明は、半導体チップが外部電位と接触しても、半導体チップ内部の電位が乱されることを防止し、動作を安定化させることのできる半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、所定の領域に形成された不純物拡散層を有する半導体基板と、前記半導体基板上に形成され、前記不純物拡散層に接続されたパッド電極と、前記パッド電極を含む前記半導体基板上に形成された層間絶縁膜であって、当該層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断するコンタクト溝を有する前記層間絶縁膜と、少なくとも前記コンタクト溝の内部に形成された導電膜であって、前記パッド電極に接続されるとともに前記層間絶縁膜の前記第１の領域の側面を取り囲む前記導電膜と、前記導電膜上及び前記層間絶縁膜上の全面を含む前記半導体基板上に形成された保護膜と、第１の絶縁膜を介して前記半導体基板の所定の領域上に形成された複数の電極と、
前記電極上に形成された第２の絶縁膜とを含み、前記電極は、前記パッド電極及び前記導電膜から絶縁されており、前記電極のうちの１つは、前記層間絶縁膜の前記第２の領域の下に形成されており、前記保護膜は、前記第２の絶縁膜及び前記層間絶縁膜の前記第２の領域の各々の側面を取り囲んでいる。
【００１０】
本発明の半導体装置の一態様例においては、前記保護膜が、少なくとも前記導電膜に囲まれた領域に形成されている。
【００１３】
本発明の半導体装置は、所定の領域に形成された不純物拡散層を有する半導体基板と、前記半導体基板上に形成され、前記不純物拡散層に接続されたパッド電極と、前記パッド電極を含む前記半導体基板上に形成された第１の層間絶縁膜であって、当該第１の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断する第１のコンタクト溝を有する前記第１の層間絶縁膜と、前記第１のコンタクト溝の内部及び前記第１の層間絶縁膜の所定の領域上に形成され、前記パッド電極に接続された第１の導電膜と、前記第１の導電膜及び前記第１の層間絶縁膜を含む前記半導体基板上に形成された第２の層間絶縁膜であって、当該第２の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第３の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第４の領域とに分断する第２のコンタクト溝を有する前記第２の層間絶縁膜と、少なくとも前記第２のコンタクト溝の内部に形成された第２の導電膜であって、前記第１及び第２の導電膜が互いに接続されて前記第１の層間絶縁膜の前記第１の領域及び前記第２の層間絶縁膜の前記第３の領域の側面を取り囲む前記第２の導電膜と、前記第２の導電膜上及び前記第２の層間絶縁膜上の全面を含む前記半導体基板上に形成された保護膜と、第１の絶縁膜を介して前記半導体基板の所定の領域上に形成された複数の電極と、前記電極上に形成された第２の絶縁膜とを含み、前記電極は、前記パッド電極及び前記第１及び第２の導電膜から絶縁されており、前記電極のうちの１つは、前記第１の層間絶縁膜の前記第２の領域の下に形成されており、前記保護膜は、前記第２の絶縁膜、前記第１の層間絶縁膜の前記第２の領域及び前記第２の層間絶縁膜の前記第４の領域の各々の側面を取り囲んでいる。
【００１４】
本発明の半導体装置の一態様例においては、前記保護膜が、少なくとも前記第２の導電膜に囲まれた領域に形成されている。
【００１７】
本発明の半導体装置の製造方法は、第１の絶縁膜を介して、半導体基板の所定の領域上に複数の電極をパターン形成する工程と、前記電極上に第２の絶縁膜を形成する工程と、前記半導体基板の所定の領域に不純物拡散層を形成し、前記不純物拡散層上にパッド電極を形成する工程と、前記パッド電極を含む前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクト溝を形成して、前記層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断する工程と、少なくとも前記コンタクト溝の内部に導電膜を形成して、前記導電膜を前記パッド電極に接続するとともに前記層間絶縁膜の前記第１の領域の側面を取り囲むようにする工程と、前記導電膜上及び前記層間絶縁膜上の全面を含む前記半導体基板上に保護膜を形成する工程とを含み、前記電極を形成する工程において、前記電極のうちの１つを、前記電極を形成した後に形成する前記層間絶縁膜の前記第２の領域の下に相当する部分に形成するとともに、前記保護膜を形成する工程において、前記第２の絶縁膜及び前記層間絶縁膜の前記第２の領域の各々の側面を取り囲むように、前記保護膜を形成する。
【００１８】
本発明の半導体装置の製造方法の一態様例においては、前記保護膜を、少なくとも前記導電膜に囲まれた領域に形成する。
【００２１】
本発明の半導体装置の製造方法は、第１の絶縁膜を介して、半導体基板の所定の領域上に複数の電極をパターン形成する工程と、前記電極上に第２の絶縁膜を形成する工程と、前記半導体基板の所定の領域に不純物拡散層を形成し、前記不純物拡散層上にパッド電極を形成する工程と、前記パッド電極を含む前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に第１のコンタクト溝を形成して、前記第１の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第１の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第２の領域とに分断する工程と、前記第１のコンタクト溝の内部及び前記第１の層間絶縁膜の所定の領域上に第１の導電膜を形成して、前記第１の導電膜を前記パッド電極に接続する工程と、前記第１の導電膜及び前記第１の層間絶縁膜を含む前記半導体基板上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に第２のコンタクト溝を形成して、前記第２の層間絶縁膜を、半導体チップの内部側（素子が形成される側）である第３の領域と、半導体チップの周縁側（スクライブ領域に近い側）である第４の領域とに分断する工程と、少なくとも前記第２のコンタクト溝の内部に第２の導電膜を形成して、前記第１及び第２の導電膜が互いに接続されて前記第１の層間絶縁膜の前記第１の領域及び前記第２の層間絶縁膜の前記第３の領域の側面を取り囲むようにする工程と、前記第２の導電膜上及び前記第２の層間絶縁膜上の全面を含む前記半導体基板上に保護膜を形成する工程とを含み、前記電極を形成する工程において、前記電極のうちの１つを、前記電極を形成した後に形成する前記第１の層間絶縁膜の前記第２の領域の下に形成するとともに、前記保護膜を形成する工程において、前記第２の絶縁膜、前記第１の層間絶縁膜の前記第２の領域及び前記第２の層間絶縁膜の前記第４の領域の各々の側面を取り囲むように、前記保護膜を形成する。
【００２２】
本発明の半導体装置の製造方法の一態様例においては、前記保護膜を、少なくとも前記第２の導電膜に囲まれた領域に形成する。
【００２５】
【作用】
本発明の半導体装置においては、層間絶縁膜に設けられているコンタクト溝（溝状のコンタクト孔）を埋め込んでいる導電膜によって層間絶縁膜が半導体チップの周縁側と内部側とに分断されており、しかも、溝状のコンタクト溝を埋め込んでいる導電膜が半導体基板と電気的に接続されている。このため、この導電膜には半導体基板と同じ電位が印加されることになって、半導体チップの周縁から層間絶縁膜中に侵入した水分や可動イオン等は、溝状のコンタクト溝を埋めている導電膜に電気的に捕獲されるので、これら水分や可動イオン等が導電膜よりも内側へ侵入し、トランジスタなどの素子が汚染されるのを有効に阻止することができる。
【００２６】
また、複数層の層間絶縁膜のそれぞれにコンタクト溝が設けられており、これらのコンタクト溝を埋め込んでいる導電膜どうしが互いに電気的に接続されている場合には、半導体チップの周縁から複数層の何れの層の層間絶縁膜中に侵入した水分や可動イオン等も、導電膜に電気的に捕獲されて半導体チップの内部へ侵入することがない。
【００２７】
更に、パッド電極及び導電膜から絶縁されている電極が層間絶縁膜の第２の領域の下に形成され、保護膜が半導体チップ断面を取り囲む場合には、半導体基板の不純物拡散層が完全に外部から絶縁される。従って、半導体チップが外部電位と接触しても、半導体チップ内部の電位が乱されることが防止され、動作が安定化する。
【００２８】
【発明の実施の形態】
以下、本発明のいくつかの具体的な実施形態について図面を参照しながら詳細に説明する。
【００２９】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１（ａ）は本発明をフィールドシールド素子分離構造の半導体装置に適用した第１の実施形態のチップ領域の角部近傍の様子を示す平面図であり、最上層のパッシベーション膜（保護膜）を除いた内部が示されている。また、図１（ｂ）は図１（ａ）のＢ−Ｂ線での断面図である。
【００３０】
図１（ａ），（ｂ）において、チップ領域２４には、素子活性領域１７、素子分離領域２２、素子活性領域１６、素子分離領域２１が外側から順に形成されている。素子分離領域２１、２２は、Ｐ型のシリコンウェハつまりシリコン基板１１上にフィールドシールドゲート絶縁膜としてのシリコン酸化膜１２、フィールドシールドゲート電極としての多結晶シリコン膜１３、キャップ酸化膜１４及びサイドウォール酸化膜としてのシリコン酸化膜１５が形成されることによって、フィールドシールド法により素子分離されている。
【００３１】
素子分離領域２２の多結晶シリコン膜１３は、層間絶縁膜３１に開孔されたコンタクト孔３２を介してアルミニウム合金製の導電膜３４ａと接続されることによって、所望の電位に制御されている。また、素子分離領域２１の多結晶シリコン膜１３も図示されていない領域において配線と接続されることにより、所望の電位に制御されている。
【００３２】
素子活性領域１６には、ＭＯＳトランジスタ（図示せず）が形成されており、そのソース／ドレインとしてのＰ型の不純物拡散層２７は、ホウ素がドープされたＰ型の多結晶シリコン膜であるパッド電極（引出し電極）２６と接触している。
【００３３】
素子活性領域１７は、チップ領域２４の周縁に沿って素子分離領域２２とスクライブ領域２５とを分離するように形成されている。この素子活性領域１７には、ホウ素がドープされたＰ型の多結晶シリコン膜であるパッド電極２６及びＰ型の不純物拡散層２８が形成されている。また、パッド電極２６は、チップ領域２４を取り囲むように層間絶縁膜３１に開孔されたコンタクト溝３３を介して、アルミニウム合金製の導電膜３４ｂと接続されている。これにより、導電膜３４ｂは、パッド電極２６及び不純物拡散層２８を介してシリコン基板１１と電気的に接続されることになり、また、層間絶縁膜３１は、導電膜３４ｂにより半導体チップの周縁側と内部側とに分断されることになる。
【００３４】
層間絶縁膜３１および導電膜３４ａ、３４ｂ上には、層間絶縁膜３５が形成されており、この層間絶縁膜３５には、チップ領域２４を取り囲むようにコンタクト溝３６が開孔されている。導電膜３４ｂは、このコンタクト溝３６において、アルミニウム合金製の導電膜３７と接続されている。これにより、導電膜３７は、導電膜３４ｂ、パッド電極２６及び不純物拡散層２８を介してシリコン基板１１と電気的に接続されることになり、また、層間絶縁膜３５は、導電膜３７によりチップの周縁側と内部側とに分断されることになる。
【００３５】
さらに、層間絶縁膜３５及び導電膜３７上には耐水性の高いプラズマＣＶＤ酸化膜等であるパッシベーション膜３８が形成されている。
【００３６】
スクライブ領域２５は、素子分離領域２１、２２と類似の構造を有しており、シリコン酸化膜１２及び多結晶シリコン膜１３で構成された部分を有している。ただし、スクライブを円滑に行えるように、キャップ酸化膜１４はその大部分が除去されており、また、層間絶縁膜３１、３５及びパッシベーション膜３８もスクライブ領域２５ではほとんど除去されている。このため、スクライブ領域２５の多結晶シリコン膜１３は半導体チップの表面に露出している。
【００３７】
本第１の実施形態の半導体装置においては、パッシベーション膜３８が半導体チップの側面から取り除かれているので、隣接するチップ領域の間の間隔を狭くすることが可能である。従って、この半導体装置は複数のチップ領域を密集して形成するのに適している。
【００３８】
次に、第１の実施形態の変形例について、図２を参照しながら説明する。この変形例が第１の実施形態と異なる点は、パッシベーション膜３８が半導体チップの側面にも形成されていることである。これにより、導電膜３７が外部電位と接触することを防いでいる。半導体チップ内部の導電体が外部電位と接触すれば、容量結合を介して半導体チップ内部の電位が乱され、回路動作が不安定になるからである。
【００３９】
また、不純物拡散層２８がスクライブ領域２５まで延在して半導体チップの側面に露出すると外部電位接触するおそれがあるので、スクライブ領域２５においても素子分離領域２２におけるのと同様にシリコン酸化膜１２及び多結晶シリコン膜１３からなる電極構造を形成して、不純物拡散層２８を外部から絶縁している。
【００４０】
次に、第１の実施形態の半導体装置の製造方法について図３及び図４を参照しながら説明する。
【００４１】
第１の実施形態の半導体装置を製造するためには、まず、図３（ａ）に示すように、Ｐ型のシリコンウェハつまりシリコン基板１１の表面にフィールドシールドゲート絶縁膜としてのシリコン酸化膜１２を熱酸化で形成した後、多結晶シリコン膜１３及びキャップ酸化膜１４を順次に堆積させる。
【００４２】
その後、キャップ酸化膜１４及び多結晶シリコン膜１３をフィールドシールドゲート電極のパターンに加工してから、シリコン酸化膜１５を堆積させる。そして、シリコン酸化膜１５の全面をエッチバックし、このシリコン酸化膜１５から成るサイドウォール酸化膜を多結晶シリコン膜１３及びキャップ酸化膜１４の側部に形成する。これにより、チップ領域２４に、フィールドシールド素子分離構造の素子分離領域２１、２２と、素子活性領域１６、１７とを形成するとともに、スクライブ領域２５に素子分離領域２１、２２と同じ構造の部分を形成する。
【００４３】
その後、素子活性領域１６の表面にＭＯＳトランジスタのゲート酸化膜（図示せず）およびゲート電極（図示せず）を形成する。そして、ゲート電極の側面にサイドウォール酸化膜（図示せず）を形成し、このサイドウォール酸化膜の形成と同時にゲート電極下及びサイドウォール酸化膜下以外の部分のゲート酸化膜を除去してシリコン基板１１を露出させる。
【００４４】
その後、ホウ素をドープした多結晶シリコン膜２６を全面に堆積させてシリコン基板１１と接触させ、フォトリソグラフィ及びエッチングによって、素子活性領域１６のうちでゲート電極以外の部分を覆うパッド電極のパターンと素子活性領域１７の全体を覆うパターンとに、多結晶シリコン膜２６を加工する。
【００４５】
そして、素子活性領域１６及び素子活性領域１７の多結晶シリコン膜２６にＰ型の不純物をイオン注入し、熱処理で多結晶シリコン膜２６中の不純物をシリコン基板１１へ固相拡散させて、素子活性領域１６及び素子活性領域１７に夫々Ｐ型の不純物拡散層２７、２８を形成する。なお、不純物拡散層２７はＭＯＳトランジスタのソース・ドレインとなる。また、素子活性領域１６の多結晶シリコン膜２６にＮ型の不純物をイオン注入し、不純物拡散層２７をＮ型としてもよい。
【００４６】
次に、図３（ｂ）に示すように、ＢＰＳＧ膜である層間絶縁膜３１を堆積させ、この層間絶縁膜３１をリフローにより平坦化する。そして、フォトリソグラフィ及びエッチングによって、素子分離領域２２の多結晶シリコン膜１３と素子活性領域１７の多結晶シリコン膜２６とにそれぞれ達するコンタクト孔３２及びコンタクト溝３３を同時に形成する。コンタクト孔３２は素子分離領域２２上に複数個形成して各々のコンタクト孔３２同士を離間させる。また、コンタクト溝３３はチップ領域２４の周縁に沿って溝状に連続して形成する。従って、層間絶縁膜３１はコンタクト溝３３によってチップ領域２４の周縁側と内部側とに分断される。なお、ＢＰＳＧ膜の代わりにＢＳＧ膜またはＰＳＧ膜などの膜を用いてもよい。
【００４７】
次に、図３（ｃ）に示すように、ＣＶＤ法またはスパッタ法で形成したアルミニウム合金製の導電膜を、フォトリソグラフィ及びエッチングによって、素子活性領域１６等におけるメモリセルの配線（図示せず）等と、コンタクト孔３２を埋め込んで多結晶シリコン膜１３に接続する導電膜３４ａと、コンタクト溝３３を埋め込んで多結晶シリコン膜２６に接続する導電膜３４ｂとのパターンに加工する。なお、導電膜３４ａ、３４ｂとしては多結晶シリコン膜等を用いてもよい。
【００４８】
次に、図４（ａ）に示すように、プラズマＣＶＤ酸化膜やプラズマＣＶＤ酸化膜とＳＯＧ酸化膜との複合膜等である層間絶縁膜３５を堆積させ、フォトリソグラフィ及びエッチングによって、素子活性領域１７の導電膜３４ｂに達するコンタクト溝３６を形成する。このコンタクト溝３６も、素子活性領域１７上でチップ領域２４の周縁に沿って連続する溝状にして、コンタクト溝３６によって層間絶縁膜３５をチップ領域２４の周縁側と内部側とに分断する。
【００４９】
次に、図４（ｂ）に示すように、ＣＶＤ法またはスパッタ法でアルミニウム合金製の導電膜３７を堆積させた後、フォトリソグラフィ及びエッチングによって、素子活性領域１６等におけるメモリセルの配線パターン（図示せず）等と、コンタクト溝３６を埋めて導電膜３４と接続する配線とのパターンに導電膜３７を加工する。なお、導電膜３７として多結晶シリコン膜などの他の導電膜を用いてもよい。
【００５０】
その後、図４（ｃ）に示すように、耐水性の高いプラズマＣＶＤ酸化膜等であるパッシベーション膜３８をＣＶＤ法で全面に堆積させる。しかる後、フォトリソグラフィ及びエッチングによって、スクライブ領域２５におけるパッシベーション膜３８、層間絶縁膜３５、３１及びキャップ酸化膜１４を除去して、図１に示した第１の実施形態の半導体装置を完成させる。なお、スクライブ領域２５のキャップ酸化膜１４等を除去するのは、スクライブを容易にするためである。
【００５１】
以上のようにして製造した第１の実施形態の半導体装置では、導電膜３４ｂ、３７によって層間絶縁膜３１、３５がチップ領域２４の周縁側と内部側とに分断されており、しかも、導電膜３４ｂ、３７がＰ型の多結晶シリコン膜２６及びＰ型の不純物拡散層２８を介してＰ型のシリコン基板１１に電気的に接続されている。このため、導電膜３４ｂ、３７にはシリコン基板１１と同電位（例えば、接地電位ＶSS）が印加されることになり、半導体チップの周縁から層間絶縁膜３１、３５中に侵入した水分や可動イオン等は導電膜３４ｂ、３７に電気的に捕獲されるので、水分や可動イオン等が半導体チップの内部へ侵入することを有効に阻止できる。また、導電膜３４ｂ、３７は、チップに形成したトランジスタの配線と同時に形成するので、本実施形態の半導体装置を形成するに当たって製造工程数が増加することもない。
【００５２】
更に、導電膜３４ｂ、３７は、層間絶縁膜３１、３５に形成されたコンタクト溝３３、２６の中にそれぞれ埋め込まれるので、浸入した水分や捕獲された可動イオン等の影響があっても容易に半導体チップから剥がれることはない。
【００５３】
また、図２に示すような第１の実施形態の変形例の半導体装置を製造するには、図４（ｂ）に示す工程の後に、スクライブ領域２５の層間絶縁膜３５、３１及びキャップ酸化膜１４を除去してからパッシベーション膜３８を形成し、導電膜３７、層間絶縁膜３１、３５及びキャップ酸化膜１４の各々の側壁部をパッシベーション膜３８で覆う。
【００５４】
しかる後、図２に示すように、スクライブ領域２５のパッシベーション膜３８を除去する。コンタクト孔のような構造により、導電膜３７が外部電位と接触するおそれが防止され、更に、チップ領域２４の周縁からの水分や可動イオン等の不純物の侵入を二重に阻止することができる。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態について、図５を参照して説明する。
【００５６】
図５（ａ）は本発明をＬＯＣＯＳ法で素子分離された半導体装置に適用した第２の実施形態のチップ領域２４の角部近傍の様子を示す平面図であり、最上層のパッシベーション膜（保護膜）を除いた内部が示されている。また、図５（ｂ）は図５（ａ）のＢ−Ｂ線での断面図である。なお、半導体ウェハにおけるチップ領域２４とスクライブ領域２５との関係は、既に図１（ａ）に示したものと同じである。
【００５７】
この第２の実施形態の半導体装置は、フィールドシールド素子分離構造の代わりに、ＬＯＣＯＳ法で形成されたシリコン酸化膜４１から成る酸化膜素子分離構造が用いられていることを除いて、図１〜図４に示した第１の実施形態と実質的に同様の構成を有している。
【００５８】
このような第２の実施形態でも、Ｐ型の多結晶シリコン膜２６及びＰ型の不純物拡散層２８を介してＰ型のシリコン基板１１に電気的に接続された導電膜３４、３７によって、層間絶縁膜３１、３５がチップ領域２４の周縁側と内部側とに分断されているために、第１の実施形態と同様な作用効果を奏することができる。
【００５９】
次に、第２の実施形態の変形例について、図６を参照しながら説明する。この変形例が第２の実施形態と異なる点は、パッシベーション膜３８が半導体チップの側面にも形成されていることである。これにより、導電膜３７が外部電位と接触することを防いでいる。
【００６０】
また、不純物拡散層２８がスクライブ領域２５まで延在して半導体チップの側面に露出すると外部電位接触するおそれがあるので、スクライブ領域２５においても素子分離領域２２におけるのと同様にＬＯＣＯＳ法によりシリコン酸化膜４１を形成して、不純物拡散層２８を外部から絶縁している。
【００６１】
また、上記第１の実施形態及び第２の実施形態においては、多結晶シリコン膜２６及び不純物拡散層２８をＰ型としたが、これらがＮ型の場合においても導電膜３４ｂ、３７がＰＮ接合を通して基板１１につながるので同様の効果が得られる。
【００６２】
【発明の効果】
本発明によれば、半導体チップの周縁から層間絶縁膜中に侵入した水分や可動イオン等が、溝状のコンタクト孔（コンタクト溝）を埋め込んでいる配線に電気的に捕獲又は追放されるので、浸入した水分や可動イオン等が半導体チップの内部へ移動するのを有効に阻止することが可能となるとともに、浸入した水分や捕獲された可動イオン等の影響があっても配線層が半導体チップから容易に剥がれることはなく、配線の腐食や層間絶縁膜の耐圧劣化や素子の特性変動等が少なくて信頼性が高い。
【００６３】
また、層間絶縁膜が複数の層からなる場合も、半導体チップの周縁から複数層の何れの層の層間絶縁膜中に侵入した水分や可動イオン等が配線に電気的に捕獲されて半導体チップの内部への侵入することがなく信頼性が高い。
【００６４】
更に、保護膜を半導体チップの側面にも形成することにより、配線層や不純物拡散層が外部電位との接触から保護されるとともに、半導体チップの周縁からの水分や可動イオン等の不純物の浸入が二重に阻止される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置を平面的及び断面的に示す模式図である。
【図２】本発明の第１の実施形態の変形例の半導体装置を平面的及び断面的に示す模式図である。
【図３】本発明の第１の実施形態の半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態の半導体装置を平面的及び断面的に示す模式図である。
【図６】本発明の第２の実施形態の変形例の半導体装置を示す断面図である。
【符号の説明】
１１  シリコン基板
２４    チップ領域
２５    スクライブ領域
３１、３５  層間絶縁膜
３２  コンタクト孔
３３、３６  コンタクト溝
３４ａ、３４ｂ、３７  導電膜
【図１】
0003889843.tif 000002
【図２】
0003889843.tif 000003
【図３】
0003889843.tif 000004
【図４】
0003889843.tif 000005
【図５】
0003889843.tif 000006
【図６】
0003889843.tif 000007