(57)【特許請求の範囲】
【請求項１】
第１電源電位の導体と第２電源電位の導体との間に第１トランジスタ（１１）と、導電型が該第１トランジスタと逆の第２トランジスタ（１０）とが直列接続された出力回路と、
該第１トランジスタの制御入力端と該第２トランジスタの制御入力端とに第１端（ＯＰ）及び第２端（ＯＮ）が接続され、制御信号（ＶＧ３）に応じて該第１端と該第２端との間の電位差が調整される制御入力端間電位差回路（１６Ａ）と、
該制御入力端間電位差回路の該第１端と該第２端との電位差を略所定値保った状態で、入力信号に応じて該第１端と該第２端との電位を変化させる入力回路（１７）と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路（４０）と、
貫通電流検出・比較回路（３０）とを有し、該貫通電流検出・比較回路は、
該出力回路の該第１トランジスタ（１１）とカレントミラー回路を構成するように接続された第３トランジスタ（３１）と、
該出力回路の該第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第４トランジスタ（３３）と、
該第３トランジスタと該第４トランジスタとの間に接続された第５トランジスタ（３２）と、
該第５トランジスタとカレントミラー回路を構成するように接続され、該基準回路の該トランジスタと直列接続された第６トランジスタ（３４）と、
を有することを特徴とするプッシュプル型増幅回路。
【請求項２】
上記入力回路（１７）は、
上記制御入力端間電位差回路（１６Ａ）の上記第１端（ＯＰ）と上記第１電源電位の導体との間に接続され、所定電位が制御入力端に供給されるトランジスタを備えた定電流源（１２）と、
該制御入力端間電位差回路（１６Ａ）の上記第２端（ＯＮ）と上記第２電源電位の導体との間に接続され、制御入力端に入力信号（ＶＩ）が供給される入力トランジスタ（１５）と、
を有することを特徴とする請求項１記載のプッシュプル型増幅回路。
【請求項３】
上記制御入力端間電位差回路（１６Ａ）は、上記第１端と上記第２端との間に接続され制御入力端に上記制御信号（ＶＧ３）が供給されるトランジスタを有することを特徴とする請求項１記載のプッシュプル型増幅回路。
【請求項４】
上記貫通電流検出・比較回路（３０）はさらに、上記第６トランジスタ（３４）と直列接続され、上記出力回路の上記第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第７トランジスタ（３５）を有することを特徴とする請求項１乃至３のいずれか１つに記載のプッシュプル型増幅回路。
【請求項５】
第１電源電位の導体と第２電源電位の導体との間に第１トランジスタ（１１）と、導電型が該第１トランジスタと逆の第２トランジスタ（１０）とが直列接続された出力回路と、
該第１トランジスタの制御入力端と該第２トランジスタの制御入力端とに第１端（ＯＰ）及び第２端（ＯＮ）が接続され、制御信号（ＶＧ３）に応じて該第１端と該第２端との間の電位差が調整される制御入力端間電位差回路（１６Ａ）と、
該制御入力端間電位差回路の該第１端と該第２端との電位差を略所定値保った状態で、入力信号に応じて該第１端と該第２端との電位を変化させる入力回路（１７）と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路（４０）と、
貫通電流検出・比較回路（３０Ａ）とを有し、該貫通電流検出・比較回路は、
該出力回路の上記第１トランジスタ（１１）とカレントミラー回路を構成するように接続された第３トランジスタ（３１）と、
該第３トランジスタ（３１）と直列接続された第４トランジスタ（３１Ａ）と、
該第４トランジスタ（３１Ａ）とカレントミラー回路を構成するように接続された第５トランジスタ（３７）と、
該出力回路の上記第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第６トランジスタ（３９）と、
該第６トランジスタ（３９）と該基準回路（４０）の該トランジスタとの間に接続され、該第４トランジスタ（３１Ａ）とカレントミラー回路を構成するように接続された第７トランジスタ（３８）と、
該第５トランジスタと該基準回路（４０）の該トランジスタとの間に接続され、該第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第８トランジスタ（３６）と、
を有することを特徴とするプッシュプル型増幅回路。
【請求項６】
上記第１電源電位は上記第２電源電位より高く、
上記出力回路は、該第１電源電位の導体に上記第１トランジスタとしてのＰチャンネルＦＥＴの一端が接続され、該第２電源電位の導体に上記第２トランジスタとしてのＮチャンネルＦＥＴの一端が接続されていることを特徴とする請求項１乃至５のいずれか１つに記載のプッシュプル型増幅回路。
【請求項７】
上記入力回路（１７）の上記定電流源（１２）のトランジスタはＰチャンネルＦＥＴであり、
上記入力トランジスタ（１５）はＮチャンネルＦＥＴである、
ことを特徴とする請求項２記載のプッシュプル型増幅回路。
【請求項８】
上記基準回路（４０）は、所定電位がゲートに供給されるＰチャンネルＦＥＴであり、
上記第３トランジスタ（３１）はＰチャンネルＦＥＴであり、上記第４〜７トランジスタ（３３、３２、３４及び３５）はいずれもＮチャンネルＦＥＴである、
ことを特徴とする請求項４記載のプッシュプル型増幅回路。
【請求項９】
上記基準回路（４０）は、所定電位がゲートに供給されるＰチャンネルＦＥＴであり、
上記第３トランジスタ（３１）はＰチャンネルＦＥＴであり、上記第４〜８トランジスタ（３１Ａ、３７、３９、３８及び３６）はいずれもＮチャンネルＦＥＴである、
ことを特徴とする請求項５記載のプッシュプル型増幅回路。
【請求項１０】
上記制御入力端間電位差回路（１６Ａ）のトランジスタは、ＮチャンネルＦＥＴであることを特徴とする請求項８又は９記載のプッシュプル型増幅回路。
【請求項１１】
上記制御入力端間電位差回路（１６Ｂ）のトランジスタは、ＰチャンネルＦＥＴであり、該制御入力端間電位差回路はこのＰチャンネルＦＥＴに直列接続された抵抗をさらに有することを特徴とする請求項８又は９記載のプッシュプル型増幅回路。
【請求項１２】
上記基準回路（４０Ａ）は、所定電位がゲートに供給されるＮチャンネルＦＥＴであり、
上記第３トランジスタ（３１Ａ）はＮチャンネルＦＥＴであり、上記第４〜７トランジスタ（３３Ａ、３２Ａ、３４Ａ及び３５Ａ）はいずれもＰチャンネルＦＥＴである、
ことを特徴とする請求項４記載のプッシュプル型増幅回路。
【請求項１３】
上記基準回路（４０Ａ）は、所定電位がゲートに供給されるＮチャンネルＦＥＴであり、
上記第３トランジスタ（３１Ｂ）はＮチャンネルＦＥＴであり、上記第４〜８トランジスタ（３１Ｃ、３７Ａ、３９Ａ、３８Ａ及び３６Ａ）はいずれもＰチャンネルＦＥＴである、
ことを特徴とする請求項５記載のプッシュプル型増幅回路。
【請求項１４】
上記制御入力端間電位差回路（１６）のトランジスタは、ＰチャンネルＦＥＴであることを特徴とする請求項１２又は１３記載のプッシュプル型増幅回路。
【請求項１５】
上記制御入力端間電位差回路（１６Ｃ）のトランジスタは、ＮチャンネルＦＥＴであり、該制御入力端間電位差回路はこのＮチャンネルＦＥＴに直列接続された抵抗をさらに有することを特徴とする請求項１２又は１３記載のプッシュプル型増幅回路。
【請求項１６】
上記第１電源電位は上記第２電源電位より低く、
上記出力回路は、該第１電源電位の導体に上記第１トランジスタとしてのＮチャンネルＦＥＴ（１０）の一端が接続され、該第２電源電位の導体に上記第２トランジスタとしてのＰチャンネルＦＥＴ（１１）の一端が接続されていることを特徴とする請求項１乃至５のいずれか１つに記載のプッシュプル型増幅回路。
【請求項１７】
上記入力回路（１７Ａ）の上記定電流源（１２Ａ）のトランジスタはＮチャンネルＦＥＴであり、
上記入力トランジスタ（１５Ａ）はＰチャンネルＦＥＴである、
ことを特徴とする請求項２記載のプッシュプル型増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流信号を増幅するプッシュプル型増幅回路に関する。
【０００２】
【従来の技術】
図９は、従来のＡＢ級のプッシュプル型増幅回路を示しており、例えば音声信号を増幅してスピーカに供給するためのものである。このプッシュプル型増幅回路を例えば、携帯電話などの移動電子機器に用いた場合には、電力効率が高く、消費電力の無駄ができるだけ少ないいものが要求される。
【０００３】
この回路の出力段には、電源電位ＶＤＤの導体と電源電位ＶＳＳの導体との間にＮチャンネルＦＥＴ１０とＰチャンネルＦＥＴ１１とが直列接続されている。トランジスタ１０及び１１のゲート電位ＶＧ１及びＶＧ２によりトランジスタ１０及び１１にそれぞれ流れる電流Ｉ１及びＩ２が定まる。
【０００４】
入力段には、電源電位ＶＤＤの導体と電源電位ＶＳＳの導体との間に定電流源１２、ＮチャンネルＦＥＴ１３、ＰチャンネルＦＥＴ１４及びＮチャンネルＦＥＴ１５が直列接続されている。
【０００５】
ＮチャンネルＦＥＴ１３は、そのゲート・ドレイン間が接続され、該ゲートがＮチャンネルＦＥＴ１０のゲートに接続されている。ＰチャンネルＦＥＴ１４は、そのゲート・ドレイン間が接続され、該ゲートがＰチャンネルＦＥＴ１１のゲートに接続されている。ＮチャンネルＦＥＴ１３のゲート・ソース間電圧は、その敷居値電圧Ｖｔｈｎにほぼ等しく、ＰチャンネルＦＥＴ１４のソース・ゲート間電圧は、その敷居値電圧Ｖｔｈｐにほぼ等しい。したがって、トランジスタ１０と１１のゲート電位ＶＧ１とＶＧ２の差（ＶＧ１−ＶＧ２）は、ＮチャンネルＦＥＴ１５のゲートに印加される、バイアス電圧が信号成分に加算された入力電圧ＶＩによらずほぼ一定である。トランジスタ１３及び１４で、ゲート間電位差回路１６が構成されている。
【０００６】
定電流源１２により、ゲート間電位差回路１６及びＮチャンネルＦＥＴ１５にほぼ一定の電流ＩＤが流れる。ＮチャンネルＦＥＴ１５のゲート電位ＶＩに応じて、定電流源１２のドレイン・ソース間電圧ＶＤが変化し、これによりＶＧ１＝ＶＤＤ−ＶＤが定まる。定電流源１２とＮチャンネルＦＥＴ１５とで、入力回路１７が構成されている。
【０００７】
入力電圧ＶＩがある値から上昇すると、定電流源１２のドレイン電流ＩＤが増加しようとし、定電流源１２のドレイン・ソース間電圧ＶＤが上昇する（図１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及びＶＧ２が低下して、電流Ｉ１が減少し、電流Ｉ２が増加し、出力電圧ＶＯが低下する。
【０００８】
負荷１８は、ＮチャンネルＦＥＴ１０とＰチャンネルＦＥＴ１１との間のノードと、電源電位、例えば（ＶＤＤ＋ＶＳＳ）／２の導体との間に接続されている。負荷１８には、電流Ｉ０＝Ｉ１−Ｉ２が流れる。Ｉ１＞Ｉ２のとき、すなわちＩ０＞０のとき、ＶＤＤからトランジスタ１０及び１１を通ってＶＳＳへ貫通する電流は、Ｉ２である。逆に、Ｉ１＜Ｉ２のとき、すなわちＩ０＜０のとき、ＶＤＤからトランジスタ１０及び１１を通ってＶＳＳへ貫通する電流は、Ｉ１である。入力電圧ＶＩに対する電流Ｉ１とＩ２との関係は、図１０（Ｂ）に示す如くなる。
【０００９】
貫通電流は、入力信号に対する出力信号の直線性を改善するためにある程度必要である。しかし、これは一般に出力電流Ｉ０が小さくなるほど大きくなる傾向にある（図１０（Ｂ））。また、製造偏差や温度変動により貫通電流が変化するので、最悪条件下での貫通電流の最小値が所定値以上になるように設計しなければならない。このため、条件によっては、無駄な貫通電流が流れて、消費電力が増大する原因となる。特にプッシュプル型増幅回路の出力段の貫通電流は、その値が大きいので無視できない。
【００１０】
そこで、特開平８−２３２４７号公報に開示されているプッシュプル型増幅回路では、この貫通電流を、カレントミラー回路を用いたモニタ部で検出し、これを定電流源の電流と比較し、その結果に応答して、貫通電流が所定値になるように制御している。
【００１１】
この、プッシュプル型増幅回路の出力段では、図１１に示す如く、電源電位ＶＤＤの導体と電源電位ＶＳＳの導体との間にＮチャンネルＦＥＴ１０とＰチャンネルＦＥＴ１１とが、図９の場合と逆順に直列接続されている。ＰチャンネルＦＥＴ１１と、ゲート・ドレイン間が接続されたＰチャンネルＦＥＴ１４とがカレントミラー回路を構しているので、ＰチャンネルＦＥＴ１４のソース・ゲート間電圧はほぼその敷居値電圧Ｖｔｈｐに等しい。同様に、ＮチャンネルＦＥＴ１０と、ゲート・ドレイン間が接続されたＮチャンネルＦＥＴ１３とがカレントミラー回路を構しているので、ＮチャンネルＦＥＴ１３のゲート・ソース間電圧はほぼその敷居値電圧Ｖｔｈｎに等しい。例えば電源電圧（ＶＤＤ−ＶＳＳ）が３．０Ｖで上記敷居値電圧Ｖｔｈｐ及びＶｔｈｎがいずれも０．５Ｖの場合、トランジスタ１１及び１０のゲート間電位差は、入力信号によらずほぼ３．０−０．５×２＝２．０Ｖとなる。
【００１２】
【発明が解決しようとする課題】
しかし、電源電圧（ＶＤＤ−ＶＳＳ）が変動した場合には、トランジスタ１１と１０のゲート間電位差もこれに追従して変動するので、貫通電流を所定値に制御することが困難になる。
【００１３】
また、トランジスタ１４の（ゲート幅Ｗ）／（ゲート長Ｌ）に対するトランジスタ１１のＷ／Ｌをμとすると、トランジスタ１１を流れる電流Ｉ１の最大値がトランジスタ１４を流れる最大電流のμ倍に制限される。トランジスタ１１のサイズを大きくするには限度があるので、トランジスタ１１のサイズが制限されると、電流Ｉ１の最大値も制限される。電流Ｉ２についても前記同様である。
【００１４】
また、図９のプッシュプル型増幅回路では、ＮチャンネルＦＥＴ１０のゲート・ソース間電圧で電流Ｉ１が制御されるが、ゲート電位ＶＧ１を上昇させると出力電圧ＶＯも上昇して、このゲート・ソース間電圧がＮチャンネルＦＥＴ１０の敷居値電圧ＶｔｈＮにほぼ等しくなるので、電流Ｉ１の最大値が制限される。電流Ｉ２についても前記同様である。
【００１５】
さらに、図９のプッシュプル型増幅回路では、出力電圧ＶＯの最大振幅が次のように制限される。すなわち、ＶＯ≒ＶＤＤ−ＶＤ−ＶｔｈＮが成立し、定電流源１２がその機能を果たすためのソース・ドレイン間電圧ＶＤの最小値が例えば０．１Ｖ程度であり、敷居値電圧ＶｔｈＮが０．５Ｖ程度であるので、出力電圧ＶＯの最大値はＶＤＤ−０．６Ｖ程度である。このとき、ＮチャンネルＦＥＴ１０のソース電位が電源電位ＶＳＳよりはるかに高くなっているので、基板バイアス効果により敷居値電圧ＶｔｈＮが高くなって、この最大値がさらに低下する原因となる。電源電位ＶＤＤとＶＳＳとの間の中間電位に関しプッシュプル型増幅回路が略対称形であることから、同様にして出力電圧ＶＯの最小値はＶＳＳ＋０．６Ｖ程度である。
【００１６】
本発明の目的は、このような問題点に鑑み、出力電流範囲をより広くすることができるプッシュプル型増幅回路を提供することにある。
【００１７】
本発明の他の目的は、出力電圧範囲をより広くすることができるプッシュプル型増幅回路を提供することにある。
【００１８】
本発明のさらに他の目的は、電源電圧が変動しても貫通電流が所定値になるように調整することが可能なプッシュプル型増幅回路を提供することにある。
【００１９】
以下、単に「信号」とは、電圧信号又は電流信号である。
本発明の第１態様のプッシュプル型増幅回路では、例えば図１及び図２に示す如く、
第１電源電位の導体と第２電源電位の導体との間に第１トランジスタ（１１）と、導電型が該第１トランジスタと逆の第２トランジスタ（１０）とが直列接続された出力回路と、
該第１トランジスタの制御入力端と該第２トランジスタの制御入力端とに第１端（ＯＰ）及び第２端（ＯＮ）が接続され、制御信号（ＶＧ３）に応じて該第１端と該第２端との間の電位差が調整される制御入力端間電位差回路（１６Ａ）と、
該制御入力端間電位差回路の該第１端と該第２端との電位差を略所定値保った状態で、入力信号に応じて該第１端と該第２端との電位を変化させる入力回路（１７）と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路（４０）と、
貫通電流検出・比較回路（３０）とを有し、該貫通電流検出・比較回路は、
該出力回路の該第１トランジスタ（１１）とカレントミラー回路を構成するように接続された第３トランジスタ（３１）と、
該出力回路の該第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第４トランジスタ（３３）と、
該第３トランジスタと該第４トランジスタとの間に接続された第５トランジスタ（３２）と、
該第５トランジスタとカレントミラー回路を構成するように接続され、該基準回路の該トランジスタと直列接続された第６トランジスタ（３４）と、
を有する。
【００２０】
このプッシュプル型増幅回路によれば、第１トランジスタの制御入力端と第１又は第２電源電位の導体との間、すなわち第１トランジスタのゲート・ソース間又はベース・エミッタ間に、ダイオード接続されたトランジスタを接続する必要がなく、かつ、第２トランジスタの制御入力端と第２又は第１電源電位の導体との間、すなわち第２トランジスタのゲート・ソース間又はベース・エミッタ間に、ダイオード接続されたトランジスタを接続する必要がない。
また、増幅回路の出力が第１トランジスタ及び第２トランジスタのドレイン又はコレクタから得られるので、この出力の電位と第１電源電位との差の絶対値又はこの出力の電位と第２電源電位との差の絶対値の最小値を０．１Ｖ程度まで小さくすることができる。
【００２１】
これにより、第１及び第２トランジスタの制御入力端のとり得る電位範囲の制限が緩和されて、プッシュプル増幅回路の出力電流及び出力電圧の範囲が広がる。
【００２３】
また、出力回路の貫通電流に比例した電流が基準値になるように制御されるので、無駄な消費電力が削減される。
【００２４】
本発明の第２態様のプッシュプル型増幅回路では、第１態様において例えば図１に示す如く、
上記入力回路（１７）は、
上記制御入力端間電位差回路（１６Ａ）の上記第１端（ＯＰ）と上記第１電源電位の導体との間に接続され、所定電位が制御入力端に供給されるトランジスタを備えた定電流源（１２）と、
該制御入力端間電位差回路（１６Ａ）の上記第２端（ＯＮ）と上記第２電源電位の導体との間に接続され、制御入力端に入力信号（ＶＩ）が供給される入力トランジスタ（１５）とを有する。
【００２５】
このプッシュプル型増幅回路によれば、第１又は第２電源電位が変動しても、出力回路の第１トランジスタと第２トランジスタの制御入力端間電位差がほぼ一定になる。
【００２６】
本発明の第３態様のプッシュプル型増幅回路では、第１態様において例えば図２に示す如く、上記制御入力端間電位差回路（１６Ａ）は、上記第１端と上記第２端との間に接続され制御入力端に上記制御信号（ＶＧ３）が供給されるトランジスタを有する。
【００２７】
このプッシュプル型増幅回路によれば、制御端子間電位差回路の構成が簡単になる。
【００２９】
本発明の第４態様のプッシュプル型増幅回路では、第１態様において例えば図２に示す如く、上記貫通電流検出・比較回路（３０）はさらに、上記第６トランジスタ（３４）と直列接続され、上記出力回路の上記第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第７トランジスタ（３５）を有する。
【００３０】
このプッシュプル型増幅回路によれば、第５トランジスタ（３２）と第６トランジスタ（３４）とで構成されるカレントミラー回路の電流比例精度が向上する。
【００３１】
本発明の第５態様のプッシュプル型増幅回路では、例えば図１及び図３に示す如く、
第１電源電位の導体と第２電源電位の導体との間に第１トランジスタ（１１）と、導電型が該第１トランジスタと逆の第２トランジスタ（１０）とが直列接続された出力回路と、
該第１トランジスタの制御入力端と該第２トランジスタの制御入力端とに第１端（ＯＰ）及び第２端（ＯＮ）が接続され、制御信号（ＶＧ３）に応じて該第１端と該第２端との間の電位差が調整される制御入力端間電位差回路（１６Ａ）と、
該制御入力端間電位差回路の該第１端と該第２端との電位差を略所定値保った状態で、入力信号に応じて該第１端と該第２端との電位を変化させる入力回路（１７）と、
所定電位が制御入力端に供給されるトランジスタで構成された基準回路（４０）と、
貫通電流検出・比較回路（３０Ａ）とを有し、該貫通電流検出・比較回路は、
該出力回路の上記第１トランジスタ（１１）とカレントミラー回路を構成するように接続された第３トランジスタ（３１）と、
該第３トランジスタ（３１）と直列接続された第４トランジスタ（３１Ａ）と、
該第４トランジスタ（３１Ａ）とカレントミラー回路を構成するように接続された第５トランジスタ（３７）と、
該出力回路の上記第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第６トランジスタ（３９）と、
該第６トランジスタ（３９）と該基準回路（４０）の該トランジスタとの間に接続され、該第４トランジスタ（３１Ａ）とカレントミラー回路を構成するように接続された第７トランジスタ（３８）と、
該第５トランジスタと該基準回路（４０）の該トランジスタとの間に接続され、該第２トランジスタ（１０）とカレントミラー回路を構成するように接続された第８トランジスタ（３６）とを有する。
【００３２】
このプッシュプル型増幅回路によれば、貫通電流に比例した電流を検出する回路の検出誤差が少なくなる方向に２つの検出値が平均化されるので、より正確に貫通電流が所定値になるように制御される。
【００３３】
本発明の第６態様のプッシュプル型増幅回路では、第１〜５態様のいずれか１つにおいて例えば図１に示す如く、上記第１電源電位は上記第２電源電位より高く、
上記出力回路は、該第１電源電位の導体に上記第１トランジスタとしてのＰチャンネルＦＥＴの一端が接続され、該第２電源電位の導体に上記第２トランジスタとしてのＮチャンネルＦＥＴの一端が接続されている。
【００３４】
本発明の第７態様のプッシュプル型増幅回路では、第２態様において例えば図１に示す如く、上記入力回路（１７）の上記定電流源（１２）のトランジスタはＰチャンネルＦＥＴであり、
上記入力トランジスタ（１５）はＮチャンネルＦＥＴである。
【００３５】
本発明の第８態様のプッシュプル型増幅回路では、第４態様において例えば図２に示す如く、上記基準回路（４０）は、所定電位がゲートに供給されるＰチャンネルＦＥＴであり、
上記第３トランジスタ（３１）はＰチャンネルＦＥＴであり、上記第４〜７トランジスタ（３３、３２、３４及び３５）はいずれもＮチャンネルＦＥＴである。
【００３６】
本発明の第９態様のプッシュプル型増幅回路では、第５態様において例えば図３に示す如く、上記基準回路（４０）は、所定電位がゲートに供給されるＰチャンネルＦＥＴであり、
上記第３トランジスタ（３１）はＰチャンネルＦＥＴであり、上記第４〜８トランジスタ（３１Ａ、３７、３９、３８及び３６）はいずれもＮチャンネルＦＥＴである。
【００３７】
本発明の第１０態様のプッシュプル型増幅回路では、第８又は９態様において例えば図２又は図３に示す如く、上記制御入力端間電位差回路（１６Ａ）のトランジスタは、ＮチャンネルＦＥＴである。
【００３８】
本発明の第１１態様のプッシュプル型増幅回路では、第８又は９態様において例えば図４に示す如く、上記制御入力端間電位差回路（１６Ｂ）のトランジスタは、ＰチャンネルＦＥＴであり、該制御入力端間電位差回路はこのＰチャンネルＦＥＴに直列接続された抵抗をさらに有する。
【００３９】
本発明の第１２態様のプッシュプル型増幅回路では、第４態様において例えば図６に示す如く、上記基準回路（４０Ａ）は、所定電位がゲートに供給されるＮチャンネルＦＥＴであり、
上記第３トランジスタ（３１Ａ）はＮチャンネルＦＥＴであり、上記第４〜７トランジスタ（３３Ａ、３２Ａ、３４Ａ及び３５Ａ）はいずれもＰチャンネルＦＥＴである。
【００４０】
本発明の第１３態様のプッシュプル型増幅回路では、第５態様において例えば図７に示す如く、上記基準回路（４０Ａ）は、所定電位がゲートに供給されるＮチャンネルＦＥＴであり、
上記第３トランジスタ（３１Ｂ）はＮチャンネルＦＥＴであり、上記第４〜８トランジスタ（３１Ｃ、３７Ａ、３９Ａ、３８Ａ及び３６Ａ）はいずれもＰチャンネルＦＥＴである。
【００４１】
本発明の第１４態様のプッシュプル型増幅回路では、第１２又は１３態様において例えば図６又は図７に示す如く、上記制御入力端間電位差回路（１６）のトランジスタは、ＰチャンネルＦＥＴである。
【００４２】
本発明の第１５態様のプッシュプル型増幅回路では、第１２又は１３態様において例えば図８に示す如く、上記制御入力端間電位差回路（１６Ｃ）のトランジスタは、ＮチャンネルＦＥＴであり、該制御入力端間電位差回路はこのＮチャンネルＦＥＴに直列接続された抵抗をさらに有する。
【００４３】
本発明の第１６態様のプッシュプル型増幅回路では、第１〜５態様のいずれかにおいて例えば図５に示す如く、上記第１電源電位は上記第２電源電位より低く、
上記出力回路は、該第１電源電位の導体に上記第１トランジスタとしてのＮチャンネルＦＥＴ（１０）の一端が接続され、該第２電源電位の導体に上記第２トランジスタとしてのＰチャンネルＦＥＴ（１１）の一端が接続されている。
【００４４】
本発明の第１７態様のプッシュプル型増幅回路では、第１又は７態様において例えば図５に示す如く、上記入力回路（１７Ａ）の上記定電流源（１２Ａ）のトランジスタはＮチャンネルＦＥＴであり、
上記入力トランジスタ（１５Ａ）はＰチャンネルＦＥＴである。
【００４５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
【００４６】
［第１実施形態］
図１は、本発明の第１実施形態のＡＢ級プッシュプル型増幅回路を示す。この回路は例えば、集積回路内に備えられ、携帯電話などの移動電子機器に用いられる。以下において、ＦＥＴはＭＯＳＦＥＴ又は接合型ＦＥＴ等である。
【００４７】
この回路の出力段は、図１１と同様に、ＮチャンネルＦＥＴ１０が電源電位ＶＳＳ側でありＰチャンネルＦＥＴ１１が電源電位ＶＤＤ側（ＶＤＤ＞ＶＳＳ）である。入力回路１７は、図９のそれと同一である。
【００４８】
定電流源１２とＮチャンネルＦＥＴ１５との間に接続されたゲート間電位差回路１６Ａは、これにほぼ一定の電流が流れるとき、その出力端ＯＰとＯＮとの間の電圧がほぼ一定であり、かつ、ゲート間電位差調整回路２０により微調整可能となっている。出力端ＯＰはＰチャンネルＦＥＴ１１のゲートに接続され、出力端ＯＮはＮチャンネルＦＥＴ１０のゲートに接続されている。
【００４９】
例えば、電源電位ＶＤＤ及びＶＳＳはそれぞれ３．０Ｖ及び０Ｖであり、ＮチャンネルＦＥＴ１５に流れる電流は、入力電圧ＶＩ（バイアス電圧が信号成分に加算された電圧）の交流成分振幅が０のとき１ｍＡ、入力電圧ＶＩが最大値のとき１．５ｍＡ、入力電圧ＶＩが最小値のとき０．５ｍＡである。
【００５０】
入力電圧ＶＩがある値より上昇すると、定電流源１２のドレイン電流ＩＤが増加しようとし、定電流源１２のドレイン・ソース間電圧ＶＤが上昇する（図１０（Ａ）参照）。これにより、ゲート電位ＶＧ１及びＶＧ２が低下して、電流Ｉ１が増加し、電流Ｉ２が減少する。このとき、ＰチャンネルＦＥＴ１１の内部抵抗が減少しＮチャンネルＦＥＴ１０の内部抵抗が増加して出力電圧ＶＯが上昇する。
【００５１】
逆に、入力電圧ＶＩがある値より低下すると、定電流源１２のドレイン電流ＩＤが減少しようとし、定電流源１２のドレイン・ソース間電圧ＶＤが減少する。これにより、ゲート電位ＶＧ１及びＶＧ２が上昇して、電流Ｉ１が減少し、電流Ｉ２が増加する。このとき、ＰチャンネルＦＥＴ１１の内部抵抗が増加しＮチャンネルＦＥＴ１０の内部抵抗が減少して出力電圧ＶＯが低下する。
【００５３】
次に、出力電圧ＶＯの上昇限度を考える。この場合、ゲート電位ＶＧ１及びＶＧ２が最低になっている。一方では、ＮチャンネルＦＥＴ１０がカットオフ状態に近づくため、電流Ｉ２はほとんど無視できる値になり、他方では、電流Ｉ１が最大となる。出力電圧ＶＯの上昇限度は、ゲート電位ＶＧ１で制限されない。ただし、電流Ｉ１が流れるためにはＰチャンネルＦＥＴ１１のソース・ドレイン間にある最低限の電圧が必要である。この電圧は、定電流源１２がその機能を果たすためのドレイン・ソース間電圧ＶＤの最小値０．１Ｖ程度とほぼ等しい。
【００５４】
したがって、図９の回路よりも、基板バイアス効果に因って定常状態の敷居値電圧（例えば０．５Ｖ）より上昇した敷居値電圧ＶｔｈＮ、例えば０．８Ｖだけ、出力電圧の上限が上がる。出力電圧ＶＯの下限についても同様に、例えば０．８Ｖだけ下がる。また、（ＶＧ１−ＶＧ２）の最低必要電圧は０．１Ｖ程度であるので、ＶＧ１は（ＶＳＳ＋０．１）Ｖ付近まで下げることができ、これにより、電流Ｉ１はＰチャンネルＦＥＴ１１の特性の限界値まで大きくとることができる。
【００５５】
ゲート電位ＶＧ３の制御により、ゲート間電位差回路１６Ａの出力端ＯＰとＯＮ間の電圧、すなわちゲート間電圧（ＶＧ１−ＶＧ２）はほぼ一定になる。これにより、ゲート間電位差調整回路２０のゲート間電位差回路１６Ａに対する調整動作が、電源電位ＶＤＤの上昇に殆ど影響されない。
【００５６】
次に、ゲート間電位差調整回路２０について説明する。
【００５７】
ゲート間電位差調整回路２０は、貫通電流検出・比較回路３０と、回路３０に基準値を供給する基準回路４０とからなる。回路３０の入力端ＩＰ及びＩＮはそれぞれ、ＰチャンネルＦＥＴ１１及びＮチャンネルＦＥＴ１０のゲートに接続されている。貫通電流検出・比較回路３０の出力は、ゲート間電位差回路１６Ａの制御入力端に供給される。
【００５８】
回路３０は、トランジスタ１１と１０に流れる電流Ｉ１とＩ２との小さい方の値Ｍｉｎ（Ｉ１，Ｉ２）である貫通電流に比例した電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）を検出し、これを基準回路４０の出力電流ＩＳと比較する。μは回路設計において決定される定数である。回路３０は、検出した貫通電流が基準値になるようにゲート間電位差回路１６Ａを制御して、出力端ＯＰとＯＮとの間の電位差ＶＰＮを微調整する。
【００５９】
より具体的には、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＞ＩＳであれば、電位差ＶＰＮが増大して、ゲート電位ＶＧ１が上昇しゲート電位ＶＧ２が低下する。これにより、電流Ｉ１及びＩ２が減少して、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。逆に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＜ＩＳであれば、電位差ＶＰＮが減少して、ゲート電位ＶＧ１が低下しゲート電位ＶＧ２が上昇する。これにより、電流Ｉ１及びＩ２が増加して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・ＩＳに近づこうとする。従って、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がほぼμ・ＩＳになる。
【００６０】
次に、ゲート間電位差回路１６Ａ及びゲート間電位差調整回路２０の構成例を、図２を参照して説明する。
【００６１】
ゲート間電位差回路１６Ａは、能動負荷素子としてのＮチャンネルＦＥＴである。
【００６２】
貫通電流検出・比較回路３０では、電源電位ＶＤＤの導体と電源電位ＶＳＳの導体との間にＰチャンネルＦＥＴ３１とＮチャンネルＦＥＴ３２及び３３とが直列接続されている。ＰチャンネルＦＥＴ３１及びＮチャンネルＦＥＴ３３のゲートはそれぞれ図１のＰチャンネルＦＥＴ１１及びＮチャンネルＦＥＴ１０のゲートに接続されており、トランジスタ３１と１１とでカレントミラー回路が構成され、トランジスタ３３と１０とでカレントミラー回路が構成されている。トランジスタ３１及び３３の上記比Ｗ／Ｌはそれぞれトランジスタ１１及び１０のそれの１／μであり、ＰチャンネルＦＥＴ３１に電流Ｉ１／μが流れようとし、ＮチャンネルＦＥＴ３３に電流Ｉ２／μが流れようとする。トランジスタ３１、３２及び３３が直列接続されているので、結果として、この列のトランジスタには両者の小さい方の電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）、すなわち貫通電流Ｍｉｎ（Ｉ１，Ｉ２）に比例した電流が流れる。
【００６３】
電源電位ＶＤＤとＶＳＳとの間にはさらに、基準回路４０と、貫通電流検出・比較回路３０のＮチャンネルＦＥＴ３４及び３５とが直列に接続されている。ＮチャンネルＦＥＴ３２は、電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）をＮチャンネルＦＥＴ３４に流させるためのものであって、ＮチャンネルＦＥＴ３２のゲート・ドレイン間が接続され、このゲートがＮチャンネルＦＥＴ３４のゲートに接続されている。ＮチャンネルＦＥＴ３２と３４とが完全なカレントミラー回路を構成するためには、ＮチャンネルＦＥＴ３２と３４のソース電位が互いに等しくなければならない。ＮチャンネルＦＥＴ３５は、この条件をほぼ満たすようにするためにＮチャンネルＦＥＴ３３と対応して備えられたものであり、ＮチャンネルＦＥＴ３５のゲートが図１のＮチャンネルＦＥＴ１０のゲートに接続されて、トランジスタ３５と１０とでカレントミラー回路が構成されている。ＮチャンネルＦＥＴ３４には電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が流れようとし、ＮチャンネルＦＥＴ３５には電流Ｉ２／μが流れようとするので、ＮチャンネルＦＥＴ３４と３５にはやはり両者の少ない方の電流Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。
【００６４】
基準回路４０は定電流源であり、図１の定電流源１２と同様に構成され、基準電流ＩＳを流そうとする。
【００６５】
定電流源４０とＮチャンネルＦＥＴ３４との間のノードに、ＮチャンネルＦＥＴ１６Ａのゲートが接続されており、その電位ＶＧ３は次のように変化する。
【００６６】
ＩＳ＜Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）であれば、基準電流ＩＳが増加しようとして定電流源４０のドレイン・ソース間電圧が上昇するので（図１０（Ａ）参照）、ゲート電位ＶＧ３が低下してＮチャンネルＦＥＴ１６Ａの内部抵抗が増加する。これにより、図１のゲート電位ＶＧ１が上昇しゲート電位ＶＧ２が下降して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）が減少し、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。
【００６７】
逆に、ＩＳ＞Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）であれば、基準電流ＩＳが減少しようとして定電流源４０のドレイン・ソース間電圧が低下するので、ゲート電位ＶＧ３が上昇してＮチャンネルＦＥＴ１６Ａの内部抵抗が減少する。これにより、図１のゲート電位ＶＧ１が低下しゲート電位ＶＧ２が上昇して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）が増加し、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が基準電流ＩＳに近づこうとする。
【００６８】
このようにして、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・ＩＳになるように制御される。
【００６９】
この貫通電流（バイアス電流）は、消費電力節約のために、プッシュプル型増幅回路の動作を満足させる最低限の値であることが好ましく、この値が設計値にされる。
【００７０】
［第２実施形態］
図３は、図１のプッシュプル型増幅回路に用いられる本発明の第２実施形態のゲート間電位差回路１６Ａ及びゲート間電位差調整回路２０Ａを示す。
【００７１】
貫通電流検出・比較回路３０Ａでは、電源電位ＶＤＤとＶＳＳとの間にＰチャンネルＦＥＴ３１とＮチャンネルＦＥＴ３１Ａとが直列接続され、ＰチャンネルＦＥＴ３１に流れる電流をＮチャンネルＦＥＴ３１Ａに流している。ＰチャンネルＦＥＴ３１のゲートは図１のＰチャンネルＦＥＴ１１に接続されており、ＰチャンネルＦＥＴ３１とＰチャンネルＦＥＴ１１とでカレントミラー回路が構成され、ＰチャンネルＦＥＴ３１に電流Ｉ１／μが流れる。
【００７２】
電源電位ＶＤＤとＶＳＳとの間にはさらに、定電流源４０と、回路３０ＡのＮチャンネルＦＥＴ３６と３７とが直列接続され、定電流源４０と、回路３０ＡのＮチャンネルＦＥＴ３８と３９とが直列接続されている。トランジスタ３１Ａと３７のゲート間が接続され、トランジスタ３１Ａのゲート・ドレイン間が接続されて、ＮチャンネルＦＥＴ３１Ａと３７とがカレントミラー回路を構成している。今、トランジスタ３１Ａと３７のカレントミラー伝達比率を１とすると、これにより、トランジスタ３７には電流Ｉ１／μが流れようとする。ＮチャンネルＦＥＴ３９のゲートは図１のＮチャンネルＦＥＴ１０のゲートに接続され、ＮチャンネルＦＥＴ１０と３９とがカレントミラー回路を構成している。これにより、ＮチャンネルＦＥＴ３９には電流Ｉ２／μが流れようとする。
【００７３】
さらに、トランジスタ３１Ａと３８のゲート間が接続されて、トランジスタ３８と３１Ａとで不完全なカレントミラー回路が構成され、ＮチャンネルＦＥＴ３６と図１のＮチャンネルＦＥＴ１０とのゲート間が接続されてトランジスタ１０と３６とからなる不完全なカレントミラー回路が構成されている。これにより、トランジスタ３８及び３６にはそれぞれほぼＩ１／μ及びＩ２／μの電流が流れようとする。トランジスタ３６と３７とが直列接続されているので、トランジスタ３６と３７にはほぼＭｉｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。同様に、トランジスタ３８と３９とが直列接続されているので、トランジスタ３８と３９にはほぼＭｉｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。したがって、定電流源４０と電源電位ＶＳＳの導体との間には、図２の場合と同様に、貫通電流に比例した電流２・Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）が流れようとする。
【００７４】
ＮチャンネルＦＥＴ３６〜３９のクロス接続及びその動作は、上記公報に記載されているものと同じである。
【００７５】
図２ではＮチャンネルＦＥＴ３２のソース電位とＮチャンネルＦＥＴ３４のソース電位とが完全には同一にならないので、不完全なカレントミラー回路であるが、図３ではこの不完全さが、誤差が少なくなる方向に平均化されるので、図２の場合よりも正確に貫通電流がμ・ＩＳになるように制御される。
【００７６】
［第３実施形態］
図４は、図１のプッシュプル型増幅回路に用いられる本発明の第３実施形態のゲート間電位差回路１６Ｂ及びゲート間電位差調整回路２０Ａを示す。
【００７７】
ゲート間電位差回路１６Ｂは、ＰチャンネルＦＥＴ１６１のソース及びドレインにそれぞれ、抵抗１６２及び１６３が接続され、ＰチャンネルＦＥＴ１６１のゲート電位ＶＧ３がゲート間電位差調整回路２０Ａにより制御される。抵抗１６２及び１６３の抵抗値をそれぞれＲ１及びＲ２とすると、図１のドレイン電流ＩＤがＰチャンネルＦＥＴ１６１に流れているとき、（ＰチャンネルＦＥＴ１６１の内部抵抗値）＜＜（Ｒ１＋Ｒ２）となるように設計される。
【００７８】
ＰチャンネルＦＥＴ１６１のゲート電位ＶＧ３が低下してトランジスタ１６１の内部抵抗が減少すると、ドレイン電流ＩＤが僅かな量ΔＩＤだけ増加し、ＰチャンネルＦＥＴ１６１のドレイン・ソース間電圧低下量よりもΔＩＤ・（Ｒ１＋Ｒ２）の方が大きくなるように設計パラメータが決定されている。これにより、ゲート電位ＶＧ３が低下すると図１のゲート電位ＶＧ１が上昇しゲート電位ＶＧ２が下降して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）が減少する。ゲート電位ＶＧ３が上昇した場合には、前記と逆の動作になる。
【００７９】
このようにして、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・ＩＳになるように制御される。
【００８０】
［第４実施形態］
図５は、本発明の第４実施形態のＡＢ級プッシュプル型増幅回路を示す。
【００８１】
この回路は、入力回路１７Ａについて、図１の定電流源１２とＦＥＴ１５とを入れ替え、定電流源１２とＦＥＴ１５について、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ替えた構成になっている。
【００８２】
入力電圧ＶＩの交流信号成分と出力電圧ＶＯの交流信号成分との関係は、図１の場合と位相が変わらない。
【００８３】
ゲート間電位差調整回路２０は図２の回路２０に限定されず、図３の回路２０Ａ又は後述する図６の回路２０Ｂであってもよい。
【００８４】
［第５実施形態］
図６は、図１中のゲート間電位差回路及びゲート間電位差調整回路の他の構成例を第５実施形態として示す。
【００８５】
この回路は、図２のＦＥＴの全てについて、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっている。入れ替え後のＦＥＴにはそれぞれ類似の符号１６、３１Ａ〜３５Ａ及び４０Ａを付している。
【００８６】
Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＞ＩＳであれば、電位ＶＧ３が上昇し、ＰチャンネルＦＥＴ１６の内部抵抗が増加してゲート電位ＶＧ１が上昇しかつゲート電位ＶＧ２が下降する。これにより、電流Ｉ１及びＩ２が減少して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・ＩＳに近づこうとする。逆に、Ｍｉｎ（Ｉ１／μ，Ｉ２／μ）＜ＩＳであれば、電位ＶＧ３が低下して、ゲート電位ＶＧ１が下降しゲート電位ＶＧ２が上昇する。これにより、電流Ｉ１及びＩ２が増加して、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がμ・ＩＳに近づこうとする。従って、貫通電流Ｍｉｎ（Ｉ１，Ｉ２）がほぼμ・ＩＳになる。
【００８７】
［第６実施形態］
図７は、図１中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第６実施形態として示す。
【００８８】
この回路は、図３のＦＥＴの全てについて、ＰチャンネルＦＥＴとＮチャンネルＦＥＴとを入れ替え、かつ、ＶＤＤとＶＳＳとを入れ替えた構成になっている。入れ替え後のＦＥＴにはそれぞれ類似の符号を付している。
【００８９】
この回路の動作は、図３及び図６についての上記説明から容易に理解できるので、その説明を省略する。
【００９０】
［第７実施形態］
図８は、図１中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第７実施形態として示す。
【００９１】
ゲート間電位差回路１６Ｃは、ＮチャンネルＦＥＴ１６１Ａのソース及びドレインにそれぞれ、抵抗１６３及び１６２が接続され、ＮチャンネルＦＥＴ１６１Ａのゲート電位ＶＧ３が図７と同一のゲート間電位差調整回路２０Ｃにより制御される。
【００９２】
この回路の動作は、図４についての上記説明から容易に理解できるので、その説明を省略する。
【００９３】
なお、本発明には外にも種々の変形例が含まれる。
【００９４】
例えばトランジスタは、ＦＥＴに限定されず、バイポーラトランジスタであってもよい。バイポーラトランジスタの場合には、各図において、ＮチャンネルＦＥＴ及びＰチャンネルＦＥＴをそれぞれＮＰＮトランジスタ及びＰＮＰトランジスタで置き換えた構成となる。
【００９５】
また、ゲート間電位差回路は、ダイオードのようなレベルシフト回路を被制御用トランジスタと直列接続した構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のプッシュプル型増幅回路を示す図である。
【図２】図１中のゲート間電位差回路及びゲート間電位差調整回路の構成例を示す図である。
【図３】本発明の第２実施形態のゲート間電位差回路及びゲート間電位差調整回路を示す図である。
【図４】本発明の第３実施形態のゲート間電位差回路及びゲート間電位差調整回路を示す図である
【図５】本発明の第４実施形態のプッシュプル型増幅回路を示す図である。
【図６】図１中のゲート間電位差回路及びゲート間電位差調整回路の他の構成例を第５実施形態として示す図である。
【図７】図１中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第６実施形態として示す図である。
【図８】図１中のゲート間電位差回路及びゲート間電位差調整回路のさらに他の構成例を第７実施形態として示す図である。
【図９】従来のプッシュプル型増幅回路を示すブロック図である。
【図１０】（Ａ）は定電流源のドレイン・ソース間電圧に対するドレイン電流を示す図であり、（Ｂ）は図９の入力電圧に対する出力電流を示す線図である。
【図１１】従来の他のプッシュプル型増幅回路の出力段を示すブロック図である。
【符号の説明】
１０、１３、１５、３１Ａ、３２〜３９、  ＮチャンネルＦＥＴ
１１、１４、３１、１６１、３１Ｃ、３２Ａ、３４Ａ  ＰチャンネルＦＥＴ
１２、１２Ａ、４０、４０Ａ  定電流源
１６、１６Ａ〜１６Ｃ  ゲート間電位差回路
１６２、１６３  抵抗
１７、１７Ａ  入力回路
１８  負荷
２０、２０Ａ〜２０Ｃ  ゲート間電位差調整回路
３０、３０Ａ〜３０Ｃ  貫通電流検出・比較回路
４０、４０Ａ  基準回路
ＩＳ  基準電流
ＩＰ、ＩＮ  入力端
ＯＰ、ＯＮ  出力端
【図１】
0004004164.tif 000002
【図２】
0004004164.tif 000003
【図３】
0004004164.tif 000004
【図４】
0004004164.tif 000005
【図５】
0004004164.tif 000006
【図６】
0004004164.tif 000007
【図７】
0004004164.tif 000008
【図８】
0004004164.tif 000009
【図９】
0004004164.tif 000010
【図１０】
0004004164.tif 000011
【図１１】
0004004164.tif 000012