(57)【特許請求の範囲】
【請求項１】
入力電圧をシフトして出力するレベルシフト回路と、
入力電圧が印加される外部端子と前記レベルシフト回路との間に設けられた保護回路とを備え、
前記レベルシフト回路は、
演算増幅器と、
前記演算増幅器の反転入力端子に接続された第１の抵抗と、
前記反転入力端子と前記演算増幅器の出力端子との間に負帰還ループを構成する第２の抵抗とを含み、
前記演算増幅器の非反転入力端子に印加される電圧が前記演算増幅器の電源電圧範囲内に保持され、前記演算増幅器の動作時に、前記電源電圧範囲を超えた入力電圧が前記第１の抵抗を介して前記反転入力端子に印加され、前記電源電圧範囲内の出力電圧にシフトされて前記出力端子から出力され、前記演算増幅器のスタンバイ時に、前記反転入力端子に印加される電圧が前記電源電圧範囲内に保持され、
前記保護回路は、前記レベルシフト回路の電源電圧を供給する電源から切り離されていることを特徴とする集積回路。
【請求項２】
前記レベルシフト回路は、
一端が接地され、他端が前記反転入力端子または前記第１の抵抗を介して前記反転入力端子に接続され、前記演算増幅器のスタンバイ時にオンするトランジスタをさらに含むことを特徴とする請求項１記載の集積回路。
【請求項３】
前記レベルシフト回路は、
一端に前記入力電圧を受け、他端が前記第１の抵抗に接続され、前記演算増幅器のスタンバイ時に前記入力電圧が前記第１の抵抗に印加されるのを遮断するスイッチをさらに含むことを特徴とする請求項１または２記載の集積回路。
【請求項４】
前記レベルシフト回路と、前記レベルシフト回路の電源電圧により動作する動作回路とを１チップ化したことを特徴とする請求項１〜３のいずれかに記載の集積回路。
【請求項５】
前記保護回路は、一端が前記外部端子に接続され、他端が接地され、ダイオード接続されたトランジスタであることを特徴とする請求項１〜４のいずれかに記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧をシフトして出力するレベルシフト回路を用いた集積回路に関するものである。
【０００２】
【従来の技術】
近年、半導体製造技術の微細化に伴い、ＬＳＩ（大規模集積回路）の低電圧化が進み、多くのＬＳＩが３Ｖ系になりつつある。一方、アナログ系の回路を中心に５Ｖ系のＬＳＩやデバイスが多数存在する。このようなアナログ系の回路を含むシステムでは、レベルシフト回路により５Ｖ系の信号を３Ｖ系の信号にシフトして使用している。
【０００３】
図８は、５Ｖ系の回路と３Ｖ系の回路とが混在する従来の回路の構成を示すブロック部である。図８に示す回路は、レベルシフト回路２０１および３．３Ｖ耐圧回路２０２を備える。
【０００４】
レベルシフト回路２０１は、５Ｖの耐圧で設計された回路であり、電源Ｖ２０１から５Ｖの電源電圧Ｖｅｘを供給されて動作する。３．３Ｖ耐圧回路２０２は、３．３Ｖの耐圧で設計された回路であり、電源Ｖ２０２から３．３Ｖの電源電圧Ｖｉｎｔを供給されて動作する。
【０００５】
レベルシフト回路２０１は、外部端子Ｎ２０１から５Ｖ系の入力電圧Ｖｉｎ（Ｖｉｎ＜Ｖｅｘ）を受け、３Ｖ系の出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ）にシフトし、３．３Ｖ耐圧回路２０２へ出力する。３．３Ｖ耐圧回路は、３Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動作を行う。
【０００６】
図９は、図８に示す回路を１チップ化した集積回路の構成を示すブロック部である。図９に示す集積回路は、レベルシフト回路２０１および３．３Ｖ耐圧回路２０２を備える。
【０００７】
図９に示す集積回路２００において、図８に示す各回路を１チップ化した場合、レベルシフト回路２０１は、５Ｖ耐圧を達成するため、例えば０．５μｍルールにより設計され、３．３Ｖ耐圧回路２０２は、３．３Ｖ耐圧を達成するため、例えば０．３５μｍルールにより設計されて製造される。
【０００８】
このように、５Ｖ系の入力電圧Ｖｉｎを３Ｖ系の出力電圧Ｖｉｎ２にシフトするレベル変換回路２０１を３Ｖ系の出力電圧Ｖｉｎ２を処理する３．３Ｖ耐圧回路２０２とともに１チップ化する場合、レベルシフト回路２０１の耐圧を確保するため、それぞれ異なる耐圧が必要となり、複雑なプロセスが用いられる。
【０００９】
図１０は、図８に示す回路を１チップ化した他の集積回路の構成を示すブロック部である。図１０に示す集積回路２００ａと図９に示す集積回路２００とで異なる点は、外部端子Ｎ２０１とレベルシフト回路２０１との間に、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）Ｑ２０１およびＮチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）Ｑ２０２から構成される保護回路が付加された点であり、その他の点は、図９に示す集積回路２００と同様である。
【００１０】
外部端子Ｎ２０１は、ダイオード接続されたＰＭＯＳトランジスタＱ２０１を介して電源Ｖ２０３に接続され、ダイオード接続されたＮＭＯＳトランジスタＱ２０２を介して接地されている。ＰＭＯＳトランジスタＱ２０１およびＮＭＯＳトランジスタＱ２０２は、サージ電圧が外部端子Ｎ２０１に印加された場合、サージ電圧を電源Ｖ２０３または接地端子に逃がすことにより静電破壊からレベルシフト回路２０１を保護する。
【００１１】
【発明が解決しようとする課題】
上記のように、図８に示すレベルシフト回路２０１では、５Ｖ系の入力電圧Ｖｉｎに耐えるため、電源および製造プロセスとして５Ｖ系のものを使用する必要があり、３．３Ｖ耐圧回路２０２に使用される３Ｖ系の電源および製造プロセスを用いることはできない。
【００１２】
このため、図９に示す集積回路２００では、５Ｖ耐圧および３Ｖ耐圧の２つの耐圧を実現する複雑なプロセスを用いる必要があり、集積回路のプロセスコストが増大する。また、５Ｖ系の製造プロセスにより製造される回路は、プロセス的に一世代遅い回路であり、３Ｖ系の製造プロセスにより製造されたレベルシフト回路より動作速度が遅くなる。
【００１３】
また、図１０に示す保護回路では、外部からサージ電圧が印加された場合、５Ｖ系の製造プロセスにより製造されたレベルシフト回路を保護することはできるが、３Ｖ系の製造プロセスにより製造されたレベルシフト回路では、５Ｖ系の入力電圧がＰＭＯＳトランジスタＱ２０１を介して３Ｖ系の電源に印加され、３Ｖ耐圧で製造されたレベルシフト回路を保護することはできない。
【００１４】
本発明の目的は、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、入力電圧より低い電源電圧用の製造プロセスを用いて製造することができるレベルシフト回路を備え、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができる集積回路を提供することである。
【００１５】
本発明の他の目的は、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、入力電圧より低い電源電圧用の製造プロセスを用いて製造することができるレベルシフト回路を備え、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができ、高速に動作することができるレベルシフト回路を備えた集積回路を提供することである。
【００１６】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係る集積回路は、入力電圧をシフトして出力するレベルシフト回路と、入力電圧が印加される外部端子とレベルシフト回路との間に設けられた保護回路とを備え、レベルシフト回路は、演算増幅器と、演算増幅器の反転入力端子に接続された第１の抵抗と、反転入力端子と演算増幅器の出力端子との間に負帰還ループを構成する第２の抵抗とを含み、演算増幅器の非反転入力端子に印加される電圧が演算増幅器の電源電圧範囲内に保持され、演算増幅器の動作時に、電源電圧範囲を超えた入力電圧が第１の抵抗を介して反転入力端子に印加され、電源電圧範囲内の出力電圧にシフトされて出力端子から出力され、演算増幅器のスタンバイ時に、反転入力端子に印加される電圧が電源電圧範囲内に保持され、保護回路は、レベルシフト回路の電源電圧を供給する電源から切り離されているものである。
【００１７】
本発明に係る集積回路のレベルシフト回路では、演算増幅器の反転入力端子に第１の抵抗が接続されるとともに、反転入力端子と出力端子との間に負帰還ループを構成する第２の抵抗が接続され、非反転入力端子に印加される電圧が電源電圧範囲内に保持される。
【００１８】
この演算増幅器の動作時には、電源電圧範囲を超える入力電圧が第１の抵抗を介して反転入力端子に印加され、電源電圧範囲内の出力電圧にシフトされる。このとき、反転入力端子は、非反転入力端子に仮想接地され、反転入力端子の電圧は、非反転入力端子に印加される電圧と同様に電源電圧範囲内に保持される。したがって、入力電圧として電源電圧範囲を超える電圧が印加されても、動作時に演算増幅器に印加される電圧はすべて電源電圧範囲内になり、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができる。
【００１９】
また、演算増幅器のスタンバイ時に、反転入力端子に印加される電圧が電源電圧範囲内に保持されているので、この場合も、演算増幅器に印加される電圧はすべて電源電圧範囲内になる。これにより、動作時およびスタンバイ時ともに、演算増幅器に印加される電圧はすべて電源電圧範囲内になり、演算増幅器に必要とされる耐圧は、入力電圧ではなく、入力電圧より低い電源電圧になる。したがって、より低い電源電圧用の製造プロセスを用いてレベルシフト回路を製造することができる。
【００２０】
この結果、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、入力電圧より低い電源電圧用の製造プロセスを用いてレベルシフト回路を製造することができる。
【００２１】
さらに、入力電圧が印加される外部端子とレベルシフト回路との間に保護回路が設けられ、保護回路はレベルシフト回路の電源電圧を供給する電源から切り離されているので、電源電圧より高い入力電圧が保護回路を介してレベルシフト回路の電源に印加されることがなく、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができる。
【００２２】
（２）第２の発明
第２の発明に係る集積回路は、第１の発明に係る集積回路の構成において、レベルシフト回路は、一端が接地され、他端が前記反転入力端子または第１の抵抗を介して反転入力端子に接続され、演算増幅器のスタンバイ時にオンするトランジスタをさらに含むものである。
【００２３】
この場合、演算増幅器のスタンバイ時にトランジスタがオンし、反転入力端子を接地することができるので、演算増幅器のスタンバイ時に、反転入力端子に印加される電圧を電源電圧範囲内に保持することができる。
【００２４】
（３）第３の発明
第３の発明に係る集積回路は、第１または第２の発明に係る集積回路の構成において、レベルシフト回路は、一端に入力電圧を受け、他端が第１の抵抗に接続され、演算増幅器のスタンバイ時に入力電圧が前記第１の抵抗に印加されるのを遮断するスイッチをさらに含むものである。
【００２５】
この場合、スイッチの耐圧が入力電圧となるため、スイッチには入力電圧より低い電源電圧用の製造プロセスを用いることはできないが、スイッチを除く部分は、入力電圧より低い電源電圧用の耐圧で製造することができるため、レベルシフト回路の動作が高速となる。したがって、電源電圧範囲を超える入力電圧を電源電圧範囲内の電圧にシフトして出力することができるとともに、高速に動作することができる。
【００２６】
また、演算増幅器のスタンバイ時にスイッチにより入力電圧を遮断することができるので、演算増幅器のスタンバイ時に、反転入力端子に電源電圧より高い入力電圧が印加されることを防止することができ、より確実に反転入力端子に印加される電圧を電源電圧範囲内に保持することができる。
【００２７】
（４）第４の発明
第４の発明に係る集積回路は、第１〜第３のいずれかの発明に係る集積回路の構成において、レベルシフト回路と、レベルシフト回路の電源電圧により動作する動作回路とを１チップ化したものである。
【００２８】
本発明に係る集積回路では、電源電圧より高い入力電圧を電源電圧以下の電圧にシフトして出力することができるとともに、電源電圧用の製造プロセスを用いて製造することができる第１〜第３のいずれかの発明におけるレベルシフト回路と、レベルシフト回路の電源電圧により動作する動作回路とを１チップ化しているので、入力電圧より低い電源電圧用の製造プロセスを用いてレベルシフト回路および動作回路を１チップ化することができ、プロセスコストを低減できるとともに、より高速に動作することができる。
【００２９】
また、第３の発明におけるレベルシフト回路と動作回路とを１チップ化した場合は、レベルシフト回路の動作が高速となり、集積回路の動作をより高速化することができる。
【００３０】
（５）第５の発明
第５の発明に係る集積回路は、第１〜第４のいずれかの発明に係る集積回路の構成において、保護回路は、一端が外部端子に接続され、他端が接地され、ダイオード接続されたトランジスタである。
【００３１】
この場合、保護回路として機能するトランジスタがレベルシフト回路の電源に接続されていないので、電源電圧より高い入力電圧がトランジスタを介してレベルシフト回路の電源に印加されることがない。したがって、トランジスタのみを用いた簡略な構成により、外部から印加されるサージ電圧による静電破壊から入力電圧より低い電源電圧用の耐圧で製造されたレベルシフト回路を保護することができる。
【００３２】
【発明の実施の形態】
図１は、本発明の第１の実施の形態による集積回路に用いられるレベルシフト回路の構成を示す回路図である。図１に示すレベルシフト回路は、抵抗Ｒ１，Ｒ２、ＮＭＯＳトランジスタＱ１および演算増幅器１を含む。
【００３３】
抵抗Ｒ１の一端は、入力電圧Ｖｉｎを受ける端子Ｎ１に接続され、他端は演算増幅器１の反転入力端子に接続される。ＮＭＯＳトランジスタＱ１の一端は端子Ｎ１に接続され、他端は接地され、そのゲートは端子Ｎ２に接続される。演算増幅器１の非反転入力端子はシフト電圧Ｖｒｅｆを受ける端子Ｎ４に接続される。シフト電圧Ｖｒｅｆは、接地電位以上かつ電源電圧Ｖｉｎｔ以下の範囲内の所定レベルの電圧である。演算増幅器１の反転入力端子と出力端子との間には負帰還ループを構成する抵抗Ｒ２が接続される。抵抗Ｒ１，Ｒ２の抵抗値は同じ値である。
【００３４】
演算増幅器１には、電源Ｖ１から電源電圧Ｖｉｎｔが供給されるとともに、演算増幅器１をスタンバイ状態にするためのスタンバイ信号ＳＴが端子Ｎ５を介して入力される。例えば、演算増幅器１が差動増幅回路から構成される場合、スタンバイ信号ＳＴは、差動増幅回路の定電流源となるトランジスタのゲートを接地するための信号であり、スタンバイ信号ＳＴとして１が入力されると、定電流源がオフされ、演算増幅器１はスタンバイ状態となり、スタンバイ信号ＳＴとして０が入力されると、定電流源がオンされ、演算増幅器１は動作状態となる。スタンバイ信号ＳＴは、端子Ｎ２にも入力される。
【００３５】
まず、スタンバイ信号ＳＴとして０が入力され、演算増幅器１が動作状態にある場合、端子Ｎ１から入力電圧Ｖｉｎが抵抗Ｒ１を介して反転入力端子に入力され、入力電圧Ｖｉｎがシフト電圧Ｖｒｅｆによりシフトされ、電源電圧Ｖｉｎｔ以下の出力電圧Ｖｏｕｔが端子Ｎ６から出力される。例えば、入力電圧Ｖｉｎとして５Ｖ系の入力電圧である４．２Ｖの電圧が入力されると、シフト電圧Ｖｒｅｆが２．８Ｖの場合、出力電圧Ｖｏｕｔは３Ｖ系の電圧である１．４Ｖの電圧となる。
【００３６】
ここで、演算増幅器１では抵抗Ｒ２により負帰還ループが構成されているため、反転入力端子は、非反転入力端子に仮想接地される。したがって、反転入力端子の電圧は、端子Ｎ４から入力されるシフト電圧Ｖｒｅｆと同じ電圧に保持され、電源電圧Ｖｉｎｔ以下に保持される。
【００３７】
この結果、入力電圧Ｖｉｎとして電源電圧Ｖｉｎｔより高い電圧が印加されても、動作時に演算増幅器１に印加される電圧はすべて電源電圧Ｖｉｎｔ以下になり、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎを電源電圧Ｖｉｎｔ以下の出力電圧Ｖｏｕｔにシフトして出力することができる。
【００３８】
次に、スタンバイ信号ＳＴとして１が入力され、演算増幅器１がスタンバイ状態にある場合、反転入力端子は非反転入力端子に仮想接地されない。このとき、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎが端子Ｎ１から抵抗Ｒ１を介して反転入力端子に入力されると、演算増幅器１の耐圧以上の電圧が印加されることになり、演算増幅器１が破損する危険性がある。
【００３９】
しかしながら、図１に示すレベルシフト回路では、スタンバイ信号ＳＴによりＮＭＯＳトランジスタＱ１がオンし、端子Ｎ１が接地される。この結果、反転入力端子に印加される電圧は電源電圧Ｖｉｎｔ以下に保持され、この場合も、演算増幅器１に印加される電圧は、すべて電源電圧Ｖｉｎｔ以下になる。
【００４０】
このように、図１に示すレベルシフト回路では、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎが入力されても、動作時およびスタンバイ時ともに、演算増幅器１に印加される電圧はすべて電源電圧Ｖｉｎｔ以下となり、演算増幅器１に必要とされる耐圧は、入力電圧Ｖｉｎではなく、入力電圧Ｖｉｎより低い電源電圧Ｖｉｎｔになる。したがって、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎではなく、より低い電源電圧Ｖｉｎｔ用の製造プロセスを用いてレベルシフト回路を製造することができる。
【００４１】
この結果、図１に示すレベルシフト回路では、電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎを電源電圧Ｖｉｎｔ以下の電圧にシフトして出力することができるとともに、入力電圧Ｖｉｎより低い電源電圧Ｖｉｎｔ用の製造プロセスを用いて製造することができる。
【００４２】
また、上記のように、レベルシフト回路の耐圧をより低くすることができるので、演算増幅器１を構成する入力トランジスタのゲート酸化膜を厚くする必要がなく、微細化プロセスを用いてトランジスタのチャネル長も短くすることができ、より高速に動作させることができる。
【００４３】
なお、上記の例以外に、レベルシフト回路の動作によりレベルシフト回路内部の入力トランジスタが入力電圧に耐える動作条件に設定し、レベルシフト回路のスタンバイ時に入力トランジスタに印加される電圧が電源電圧範囲内に保持されるようにしてもよい。
【００４４】
図２は、本発明の第２の実施の形態による集積回路に用いられるレベルシフト回路の構成を示す回路図である。図２に示すレベルシフト回路と図１に示すレベルシフト回路とで異なる点は、端子Ｎ１と抵抗Ｒ１との間にスイッチＳＷが付加された点であり、その他の点は、図１に示すレベルシフト回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００４５】
図２に示すスイッチＳＷは、ＮＭＯＳトランジスタＱ２、ＰＭＯＳトランジスタＱ３およびインバータＩ１を含む。
【００４６】
ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３は、端子Ｎ１とノードＮ７との間に接続され、ＮＭＯＳトランジスタＱ１のゲートにはインバータＩ１を介してスタンバイ信号ＳＴが入力され、ＰＭＯＳトランジスタＱ３のゲートにはスタンバイ信号ＳＴが入力され、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）スイッチが構成されている。
【００４７】
なお、ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３は、入力電圧Ｖｉｎを確実に遮断するため、演算増幅器１の電源電圧Ｖｉｎｔより高い入力電圧Ｖｉｎ用の高耐圧のトランジスタであり、ＮＭＯＳトランジスタＱ２およびＰＭＯＳトランジスタＱ３に入力されるスタンバイ信号ＳＴは、高耐圧のトランジスタを確実にオン／オフするため、他のスタンバイ信号ＳＴより高電圧の信号である。
【００４８】
まず、スタンバイ信号ＳＴとして０が入力されると、スイッチＳＷがオンし、端子Ｎ１から入力電圧Ｖｉｎが抵抗Ｒ１を介して反転入力端子に入力され、以降図１に示すレベルシフト回路と同様に動作する。一方、スタンバイ信号ＳＴとして１が入力されると、スイッチＳＷがオフし、入力電圧Ｖｉｎは抵抗Ｒ１を介して反転入力端子に入力されず、また、図１に示すレベルシフト回路と同様にＮＭＯＳトランジスタＱ１によりノードＮ１が接地される。
【００４９】
このように、図２に示すレベルシフト回路では、図１に示すレベルシフト回路と同様の効果を得ることができるとともに、スタンバイ信号ＳＴに応じて入力信号をハイインピーダンスにするとともにノードＮ７を接地することにより、より確実にスタンバイ状態においてレベルシフト回路の耐圧以上の電圧が印加されないようにしている。
【００５０】
図３は、本発明の第３の実施の形態による集積回路に用いられるレベルシフト回路の構成を示す回路図である。図３に示すレベルシフト回路と図１に示すレベルシフト回路とで異なる点は、ＮＭＯＳトランジスタＱ１が演算増幅器１の反転入力端子に接続される点であり、その他の点は図１に示すレベルシフト回路と同様であるので同一部分には同一符号を付し、以下詳細な説明を省略する。
【００５１】
図３に示すレベルシフト回路では、ＮＭＯＳトランジスタＱ１の一端が演算増幅器１の反転入力端子に接続され、他端は接地され、そのゲートはスタンバイ信号ＳＴを受ける端子Ｎ２に接続される。
【００５２】
この場合、スタンバイ信号ＳＴとして０が入力され、演算増幅器１が動作状態にある場合、第１の実施の形態と同様に動作し、スタンバイ信号ＳＴとして１が入力され、演算増幅器１がスタンバイ状態にある場合、ＮＭＯＳトランジスタＱ１がオンし、ノードＮ３が接地される。このとき、端子Ｎ１から入力される入力電圧Ｖｉｎは抵抗Ｒ１による抵抗ドロップにより低下し、簡略な構成で、より確実に反転入力端子に印加される電圧を電源電圧Ｖｉｎｔ以下に保持することができる。
【００５３】
図４は、本発明のレベルシフト回路と３．３Ｖ耐圧回路とを１チップ化した集積回路の構成を示すブロック図である。図４に示す集積回路１０は、ＮＭＯＳトランジスタＱ４、レベルシフト回路１１、３．３Ｖ耐圧回路１２を備える。
【００５４】
ＮＭＯＳトランジスタＱ４はダイオード接続され、その一端が外部端子Ｎ１１に接続され、他端が接地される。レベルシフト回路１１および３．３Ｖ耐圧回路１２は、３．３Ｖの耐圧で設計された回路であり、３．３Ｖ耐圧プロセス、例えば０．３５μｍプロセスにより製造され、電源Ｖ１１，Ｖ１２から３．３Ｖの電源電圧Ｖｉｎｔを供給されて動作する。なお、レベルシフト回路１１は、図１または図３に示すレベルシフト回路と同様に構成されている。
【００５５】
レベルシフト回路１１は、外部端子Ｎ１１から５Ｖ系の入力電圧Ｖｉｎを受け、３Ｖ系の出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ）にシフトし、３．３Ｖ耐圧回路１２へ出力する。３．３Ｖ耐圧回路１２は、３Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動作を行う。
【００５６】
ＮＭＯＳトランジスタＱ４は、サージ電圧が外部端子Ｎ１１に印加された場合、サージ電圧を接地端子に逃がすことにより静電破壊からレベルシフト回路１１を保護する。このとき、外部端子Ｎ１１は、ＮＭＯＳトランジスタＱ４を介して接地端子にのみ接続され、電源電圧Ｖｉｎｔより高い電源電圧を供給する電源と接続されていない。
【００５７】
したがって、電源電圧Ｖｉｎｔより高いサージ電圧が外部端子Ｎ１１に印加されても、ＮＭＯＳトランジスタＱ４を介してレベルシフト回路１１の電源Ｖ１１に印加されることがなく、外部から印加されるサージ電圧による静電破壊から入力電圧Ｖｉｎより低い電源電圧Ｖｉｎｔ用の製造プロセスを用いて製造されたレベルシフト回路１１を保護することができる。
【００５８】
上記のように、図４に示す集積回路１０では、レベルシフト回路１１の電源電圧および耐圧を３．３Ｖ耐圧回路１２と同一にすることができ、レベルシフト回路１１および３．３Ｖ耐圧回路１２を３Ｖ系の製造プロセスを用いて１チップ化することができ、プロセスコストを低減することができる。また、３Ｖ系の製造プロセスを用いているので、５Ｖ系の製造プロセスと比較してより微細な加工を行うことができ、集積回路１０のチップ面積を低減することができるとともに、より高速に動作する集積回路を実現することができる。
【００５９】
なお、レベルシフト回路１１に図２に示すレベルシフト回路を用いた場合は、レベルシフト回路の動作が高速となり、集積回路の動作をより高速化することができる。
【００６０】
図５は、本発明のレベルシフト回路を用いたＣＤ−ＲＯＭ（Compact Disc Read Only Memory）用のＲＦ（Radio Frequency）アンプのトラッキング系の信号処理部の構成を示す回路図である。
【００６１】
なお、図５では、非点収差法を用いたフォーカスサーボを行うために中心部に設けられた４分割光検出部と、３ビーム法によるトラッキングサーボを行うために４分割光検出部の両側に設けられた２つの光検出部とからなる光検出部を用いた光ピックアップから出力される各信号を処理するＣＤ−ＲＯＭドライブ用のＲＦアンプのうち、トラッキングサーボを行うためにトラッキングサーボ用の一方の光検出部からのトラッキング信号Ｅから他方の光検出部のトラッキング信号Ｆを減算してトラッキングエラー信号ＴＥを出力する部分を示している。
【００６２】
図５に示すＲＦアンプは、ＮＭＯＳトランジスタＱ１１，Ｑ１２、抵抗Ｔ１１〜Ｔ２３、演算増幅器１１〜１８、可変抵抗回路ＶＴ１１〜ＶＴ１５、コンデンサＣ１１，Ｃ１２および可変コンデンサＶＣ１１を含む。
【００６３】
抵抗Ｔ１１の一端は、端子Ｎ１１に接続され、一方の光検出部からトラッキング信号Ｅを受ける。演算増幅器１１の反転入力端子は抵抗Ｔ１１の他端に接続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受ける端子Ｎ１３に接続され、反転入力端子と出力端子との間には抵抗Ｔ１３が接続される。ＮＭＯＳトランジスタＱ１１の一端が演算増幅器１１の反転入力端子に接続され、他端は接地され、そのゲートは演算増幅器１１をスタンバイ状態にするためのスタンバイ信号ＳＴを受ける端子Ｎ４１に接続される。なお、演算増幅器１１には、図３に示す演算増幅器１と同様に、３Ｖ系の電源電圧が供給されるとともに、スタンバイ信号ＳＴが入力されるが、図示を省略している。
【００６４】
これにより、図３に示すレベルシフト回路と同様の構成を有するレベルシフト回路が構成され、動作時に、端子Ｎ１１から入力されるトラッキング信号Ｅがシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトされ、スタンバイ時に、演算増幅器１１の反転入力端子の電圧が演算増幅器１１の電源電圧以下に保持される。
【００６５】
演算増幅器１１の出力端子と演算増幅器１３の反転入力端子との間には可変抵抗回路ＶＴ１１が接続され、演算増幅器１３の非反転入力端子は所定の基準電圧を受け、演算増幅器１３の反転入力端子と出力端子との間には抵抗Ｔ１５が接続される。可変抵抗回路ＶＴ１１は、４種類の抵抗値を設定することができる。
【００６６】
これにより、プログラマブルゲインアンプが構成され、プログラマブルゲインアンプの増幅率として、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定することができる。したがって、図５に示すＲＦアンプでは、増幅率を６ｄＢ切り替えることにより３００ｍＶおよび６００ｍＶの信号を出力する２種類の光ピックアップに対応することができるとともに、増幅率を１４ｄＢ切り替えることによりＣＤ−ＲＷ（Compact Disc Rewritable ）ドライブ用の光ピックアップにも対応することができる。
【００６７】
演算増幅器１３の出力端子と演算増幅器１５の反転入力端子との間には抵抗Ｔ１７が接続され、演算増幅器１５の非反転入力端子は所定の基準電圧を受け、演算増幅器１５の反転入力端子と出力端子との間には可変抵抗回路ＶＴ１３が接続されている。可変抵抗回路ＶＴ１３は、８ビットの制御信号に応じて抵抗値を２５６段階切り替えることができる。これにより、バランス回路が構成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６段階で切り替えることができる。
【００６８】
抵抗Ｔ１２の一端は、端子Ｎ１２に接続され、他方の光検出部からトラッキング信号Ｆを受ける。演算増幅器１２の反転入力端子は抵抗Ｔ１２の他端に接続され、非反転入力端子はシフト電圧ＶＲＥＦ１を受ける端子Ｎ１３に接続され、反転入力端子と出力端子との間には抵抗Ｔ１４が接続される。ＮＭＯＳトランジスタＱ１２の一端が演算増幅器１２の反転入力端子に接続され、他端は接地され、そのゲートは演算増幅器１２をスタンバイ状態にするためのスタンバイ信号ＳＴを受ける端子Ｎ４２に接続される。なお、演算増幅器１２には、図３に示す演算増幅器１と同様に、３Ｖ系の電源電圧が供給されるとともに、スタンバイ信号ＳＴが入力されるが、図示を省略している。
【００６９】
これにより、図３に示すレベルシフト回路と同様の構成を有するレベルシフト回路が構成され、動作時に、端子Ｎ１２から入力されるトラッキング信号Ｆがシフト電圧ＶＲＥＦ１により５Ｖ系の信号から３Ｖ系の信号にシフトされ、スタンバイ時に、演算増幅器１２の反転入力端子の電圧が演算増幅器１２の電源電圧以下に保持される。
【００７０】
演算増幅器１２の出力端子と演算増幅器１４の反転入力端子との間には可変抵抗回路ＶＴ１２が接続され、演算増幅器１４の非反転入力端子は所定の基準電圧を受け、演算増幅器１４の反転入力端子と出力端子との間には抵抗Ｔ１６が接続される。可変抵抗回路ＶＴ１２は、可変抵抗回路ＶＴ１１と同様に構成され、可変抵抗回路ＶＴ１２の抵抗値として４種類の抵抗値が設定できる。これにより、プログラマブルゲインアンプが構成され、プログラマブルゲインアンプの増幅率として、０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢの増幅率を設定することができる。
【００７１】
演算増幅器１４の出力端子と演算増幅器１６の反転入力端子との間には抵抗Ｔ１８が接続され、演算増幅器１６の非反転入力端子は外部から設定可能な基準電圧ＶＤＡ２を受ける端子Ｎ２５に接続され、演算増幅器１６の反転入力端子と出力端子との間には可変抵抗回路ＶＴ１４が接続されている。可変抵抗回路ＶＴ１４は、可変抵抗回路ＶＴ１３と同様に構成され、８ビットの制御信号に応じて抵抗値を２５６段階切り替えることができる。これにより、バランス回路が構成され、８ビットの制御信号に応じて０ｄＢ〜６ｄＢの範囲を２５６段階で切り替えることができる。
【００７２】
演算増幅器１５の出力端子と演算増幅器１７の非反転入力端子との間には抵抗Ｔ１９が接続され、演算増幅器１７の反転入力端子と非反転出力端子との間にはコンデンサＣ１１および抵抗Ｔ２１が接続され、演算増幅器１６の出力端子と演算増幅器１７の非反転入力端子との間には抵抗Ｔ２０が接続され、演算増幅器１７の非反転入力端子と反転出力端子との間には抵抗Ｔ２２およびコンデンサＣ１２が接続され、演算増幅器１７の反転出力端子は所定の基準電圧を受ける。これにより、減算回路が構成され、演算増幅器１６の出力から演算増幅器１５の出力を減算した信号が演算増幅器１７の非反転出力端子から出力される。
【００７３】
演算増幅器１７の非反転出力端子と演算増幅器１８の反転入力端子との間には可変抵抗回路ＶＴ１５が接続され、演算増幅器１８の非反転入力端子は所定の基準電圧を受け、演算増幅器１８の反転入力端子と出力端子との間には可変コンデンサＶＣ１１および抵抗Ｔ２３が接続される。
【００７４】
可変抵抗回路ＶＴ１５は、４ビットの制御信号に応じて抵抗値を１６段階切り替えることができる。また、可変コンデンサＶＣ１１は、その容量として２種類の容量を設定することができるように構成されている。
【００７５】
これにより、プログラマブルゲインアンプが構成され、４ビットの制御信号に応じて−６ｄＢ〜６ｄＢの範囲を１６段階で切り替えることができるとともに、２種類の周波数特性を設定することができる。
【００７６】
上記の構成により、一方の光検出部のトラッキング信号Ｅは、レベルシフト回路として機能する演算増幅器１１により５Ｖ系の信号から３Ｖ系の信号にシフトされ、プログラマブルゲインアンプとして機能する演算増幅器１３により０ｄＢ、６ｄＢ、１４ｄＢ、２０ｄＢのいずれかの増幅率により増幅され、バランス回路として機能する演算増幅器１５により０ｄＢ〜６ｄＢの範囲で２５６段階のいずれかのレベルでバランス調整され、他方の光検出部の出力信号Ｆも上記と同様に処理される。
【００７７】
このようにして、レベル等が調整された出力信号Ｅ，Ｆは、減算回路として機能する演算増幅器１７により減算され、最後に、演算増幅器１８により−６ｄＢから６ｄＢの範囲で１６段階のいずれかの増幅率で増幅され、トラッキングエラー信号ＴＥが出力される。
【００７８】
また、図示を省略したフォーカス系の信号処理部も上記と同様に構成され、４分割光検出部の出力信号Ａ，Ｂ，Ｃ，Ｄを用いて（Ａ＋Ｃ）−（Ｂ＋Ｄ）を演算し、フォーカスエラー信号ＦＥが出力される。
【００７９】
上記のように、図５に示すＲＦアンプでは、レベルシフト回路を他の回路とともに３Ｖ系の製造プロセスを用いて集積化することができ、プロセスコストを低減することができる。また、３Ｖ系の製造プロセスを用いているので、５Ｖ系の製造プロセスと比較してより微細な加工を行うことができ、ＲＦアンプの回路面積を低減することができるとともに、より高速に動作するＲＦアンプを実現することができる。
【００８０】
図６は、図５に示すＲＦアンプを含むＣＤ−ＲＯＭドライブ用半導体集積回路の構成を示すブロック図である。
【００８１】
図６に示す半導体集積回路１００は、ＲＦアンプ１０１、ＤＳＰ（Digital Signal Processor）１０２、ＤＡＣ（Digital Analog Converter）１０３、サーボ回路１０４、マイコン（マイクロコンピュータ）１０５、エラー訂正回路１０６およびＤＲＡＭ（Dynamic Random Access Memory）１０７を含む。
【００８２】
半導体集積回路１００は、ＲＦアンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、マイコン１０５、エラー訂正回路１０６およびＤＲＡＭ１０７をＣＭＯＳプロセスにより集積化して１チップ化したＣＭＯＳ集積回路である。なお、ＤＲＡＭ１０７は、コスト的な観点から、別チップとし、ＲＦアンプ１０１、ＤＳＰ１０２、ＤＡＣ１０３、サーボ回路１０４、マイコン１０５およびエラー訂正回路１０６をＣＭＯＳ集積回路として１チップ化し、これらを同一パッケージ内に封止するようにしてもよい。
【００８３】
光ピックアップ１１０によりＣＤ−ＲＯＭディスク上に記録されたデータがＲＦ信号に変換され、ＲＦアンプ１０１へ出力される。ＲＦアンプ１０１は、図５に示すＲＦアンプと同様に構成され、入力されたＲＦ信号から上記の処理によりフォーカスエラー信号、トラッキングエラー信号および再生信号（ＥＦＭ（Eight to Fourteen Modulation）信号）等を生成し、ＤＳＰ１０２へ出力する。
【００８４】
ＤＳＰ１０２およびサーボ回路１０４は、フォーカスエラー信号およびトラッキングエラー信号等から光ピックアップ１１０を制御するための制御信号を作成し、駆動回路１２０へ出力する。駆動回路１２０は、入力された制御信号に応じて光ピックアップ１１０内のアクチュエータを駆動し、良好なＲＦ信号を再生するように光ピックアップ１１０が制御される。
【００８５】
エラー訂正回路１０６は、ＤＲＡＭ１０７を用いて再生データのエラー訂正を行い、音声信号を再生する場合はＤＡＣ１０３により再生データをアナログ信号へ変換して出力する。
【００８６】
マイコン２４０は、ドライブ全体の動作を制御するシステムコントローラとして機能し、必要に応じてＤＳＰ１０２等とデータ等を送受信し、ＣＤ−ＲＯＭドライブの種々の動作が実行される。
【００８７】
上記のように、図６に示す半導体集積回路１００では、３Ｖ系の製造プロセスを用いて製造可能なＲＦアンプ１０１を用いることにより、他のブロックを含めてＣＭＯＳプロセスにより１チップ化することができ、小型でかつ高速なＣＤ−ＲＯＭ用の１チップＣＭＯＳ集積回路を実現することができる。
【００８８】
なお、上記の説明では、ＣＤ−ＲＯＭドライブの回路を例に説明したが、本発明のレベルシフト回路が適用される集積回路は、この例に特に限定されず、種々の集積回路に同様に適用することができ、同様の効果を得ることができる。
【００８９】
図７は、本発明によるレベルシフト回路、３．３Ｖ耐圧回路および２．５Ｖ耐圧回路を１チップ化した集積回路の構成を示すブロック図である。図７に示す集積回路２０は、３．３Ｖ耐圧回路２１、レベルシフト回路２２および２．５Ｖ耐圧回路２３を備える。集積回路２０は、同一集積回路内で電源電圧が異なる回路間のインタフェースを取った例を示すものである。
【００９０】
３．３Ｖ耐圧回路２１は、３．３Ｖの耐圧で設計された回路であり、電源Ｖ２１から３．３Ｖの電圧Ｖｉｎｔ１を供給されて動作する。レベルシフト回路２２および２．５Ｖ耐圧回路２３は、２．５Ｖの耐圧で設計された回路であり、電源Ｖ２２，Ｖ２３から２．５Ｖの電圧Ｖｉｎｔ２を供給されて動作する。なお、レベルシフト回路１１は、電源電圧が２．５Ｖに変更され、３Ｖ系の入力電圧を２Ｖ系の出力電圧にシフトする点を除き、図１〜図３に示すレベルシフト回路と同様の構成される。
【００９１】
３．３Ｖ耐圧回路２１は、外部端子Ｎ２１から３Ｖ系の入力電圧Ｖｉｎ１（Ｖｉｎ１＜Ｖｉｎｔ１）を受け、所定の動作を行い、３Ｖ系の出力電圧Ｖｏｕｔ１をレベルシフト回路２２へ出力する。レベルシフト回路２２は、３Ｖ系の出力電圧Ｖｏｕｔ１を２Ｖ系の出力電圧Ｖｉｎ２（Ｖｉｎ２＜Ｖｉｎｔ２）にシフトし、２．５Ｖ耐圧回路２３へ出力する。２．５Ｖ耐圧回路２３は、２Ｖ系の出力電圧Ｖｉｎ２を受け、所定の動作を行う。
【００９２】
このように、本発明の集積回路に用いられるレベルシフト回路は、同一集積回路内で電源電圧が異なる回路間のインタフェースを取る場合にも用いることができる。この場合、レベルシフト回路２２および２．５Ｖ耐圧回路２３をより微細な０．２５μｍルールにより設計して製造することができ、レベルシフト回路２２および２．５Ｖ耐圧回路２３を小面積化することができるとともに高速化することができる。
【００９３】
なお、本発明の集積回路に用いられるレベルシフト回路は、５Ｖ系の信号を３Ｖ系の信号にシフトするもの等に特に限定されず、他の電圧からより低い電圧へシフトする場合にも同様に適用することができ、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるレベルシフト回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態によるレベルシフト回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態によるレベルシフト回路の構成を示す回路図である。
【図４】本発明のレベルシフト回路と３．３Ｖ耐圧回路とを１チップ化した集積回路の構成を示すブロック図である。
【図５】本発明のレベルシフト回路を用いたＣＤ−ＲＯＭ用のＲＦアンプのトラッキング系の信号処理部の構成を示す回路図である。
【図６】図５に示すＲＦアンプを含むＣＤ−ＲＯＭドライブ用半導体集積回路の構成を示すブロック図である。
【図７】本発明によるレベルシフト回路、３．３Ｖ耐圧回路および２．５Ｖ耐圧回路を１チップ化した集積回路の構成を示すブロック図である。
【図８】５Ｖ系の回路と３Ｖ系の回路とが混在する従来の回路の構成を示すブロック部である。
【図９】図８に示す回路を１チップ化した集積回路の構成を示すブロック部である。
【図１０】図８に示す回路を１チップ化した他の集積回路の構成を示すブロック部である。
【符号の説明】
１，１１，１２  演算増幅器
Ｒ１，Ｒ２，Ｔ１１〜Ｔ１４  抵抗
Ｑ１，Ｑ２，Ｑ４，Ｑ１１，Ｑ１２  ＮＭＯＳトランジスタ
Ｑ３  ＰＭＯＳトランジスタ
ＳＷ  スイッチ
１０，２０  集積回路
１１，２２  レベルシフト回路
１２，２１  ３．３Ｖ耐圧回路
２３  ２．５Ｖ耐圧回路
１００  半導体集積回路
１０１  ＲＦアンプ
１０２  ＤＳＰ
１０３  ＤＡＣ
１０４  サーボ回路
１０５  マイコン
１０６  エラー訂正回路
１０７  ＤＲＡＭ
【図１】
0003889545.tif 000002
【図２】
0003889545.tif 000003
【図３】
0003889545.tif 000004
【図４】
0003889545.tif 000005
【図５】
0003889545.tif 000006
【図６】
0003889545.tif 000007
【図７】
0003889545.tif 000008
【図８】
0003889545.tif 000009
【図９】
0003889545.tif 000010
【図１０】
0003889545.tif 000011