(57)【特許請求の範囲】
【請求項１】
複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、
初段ブロックの個々のダイナミック回路に付加されてダイナミック回路をプリディスチャージするプリディスチャージ回路と、
これらプリディスチャージ回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、
ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ回路を起動することにより前記初段ブロックの全てのダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることを特徴とする半導体回路。
【請求項２】
複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、
プリディスチャージ用データを作成して初段ブロックに入力するプリディスチャージ用データ入力回路と、
前記プリディスチャージ用データ入力回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、
ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ用データ入力回路を起動することによりプリディスチャージ用データを初段ブロックに入力して初段ブロックの全ダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることを特徴とする半導体回路。
【請求項３】
前記制御信号発生回路は、初段ブロックのダイナミック回路のデータ処理結果により前記プリディスチャージ信号を発生するタイミングを決めることを特徴とする請求項１又は２に記載の半導体回路。
【請求項４】
複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、
初段ブロックの個々のダイナミック回路にのみ回路をプリディスチャージするプリディスチャージ回路を付加し、
ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、
前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージを行うステップを具備することを特徴とする半導体回路のプリディスチャージ方法。
【請求項５】
複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、
初段ブロックにプリディスチャージ用のデータを作成して入力するプリディスチャージ用データ入力回路を設け、
ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ用データ入力回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、
前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージするステップを具備することを特徴とする半導体回路のプリディスチャージ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Silicon on Insulator）技術を適用した半導体回路に係り、特にダイナミック回路のＡＮＤ回路のプリディスチャージ方法に関する。
【０００２】
【従来の技術】
従来よりダイナミック回路のＡＮＤ回路は、図５に示すような構成を有していた。図５において、Ｐチャネルトランジスタ１、２及びインバータ３から成るプリチャージ回路に、Ｎチャネルトランジスタ４、５、６、７を直列接続して成る論理回路部が接続されている。Ｎチャネルトランジスタ５、６、７のゲートが入力端子５１、５２、５３に接続され、インバータ３の出力が出力端子５４に接続されている。
【０００３】
Ｐチャネルトランジスタ１のゲートに入力されるクロックＣＫがローレベルの時、Ｐチャネルトランジスタ１、２がオンになりプリチャージ回路が動作して、インバータ３の入力側がハイレベル、出力側がローレベルになる。初期状態の時、入力端子５１、５２、５３がローレベルであると、ＮＭＯＳトランジスタ５、６、７はオフしていてノード（ｎｏｄｅ）０、２、４はローレベルで、ｎｏｄｅ１、３はハイレベルになっている。
【０００４】
この状態で、ｎｏｄｅ４がハイレベルになってＮチャネルトランジスタ７がオンしてｎｏｄｅ３がローレベルに変化した場合、バイポーラアクションによってｎｏｄｅ１からｎｏｄｅ３へ電流が流れてしまう。この電流はプリチャージ回路側から供給されるので、インバータ３の入力側に電位が不安定となって、出力にノイズが乗り、次段以降で誤動作を起こしてしまう。
【０００５】
そこで、上記誤動作を防止するために、図６に示すように各中間ノード、この例ではｎｏｄｅ１にクロックＣＫで駆動されるプリディスチャージ用のＰチャネルトランジスタ８を接続する。これにより、クロックＣＫがローレベル期間のプリチャージ中にＰチャネルトランジスタがオンになりｎｏｄｅ１をローレベルにする。こうしておけば、ｎｏｄｅ３がローレベルに変化した場合、この時既にｎｏｄｅ１がローレベルのため、ｎｏｄｅ１からｎｏｄｅ３へ電流が流れてしまうことはない。
【０００６】
【発明が解決しようとする課題】
しかし、上記した図６に示した構成でＰチャネルトランジスタ８を付加すると、各中間ノードに配線を接続しなければならず、レイアウト面積を小さくすることを困難にする。またＮチャネルトランジスタのロジックが複雑になった場合、多くのプリディスチャージ用のＰチャネルトランジスタを中間ノードに接続する必要が生じ、回路規模が大きくなってしまうという問題があった。
【０００７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、レイアウト面積を増大させることなく、回路から誤動作を無くすことができ、回路の信頼性を向上させることができるダイナミック回路を有する半導体回路及び半導体回路のプリディスチャージ方法を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、初段ブロックの個々のダイナミック回路に付加されてダイナミック回路をプリディスチャージするプリディスチャージ回路と、これらプリディスチャージ回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ回路を起動することにより前記初段ブロックの全てのダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることにある。
【０００９】
請求項２の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路において、プリディスチャージ用データを作成して初段ブロックに入力するプリディスチャージ用データ入力回路と、前記プリディスチャージ用データ入力回路を起動するプリディスチャージ信号を発生する制御信号発生回路とを具備し、ダイナミック回路のプリチャージタイミング以前に、前記制御信号発生回路によりプリディスチャージ信号を発生して前記プリディスチャージ用データ入力回路を起動することによりプリディスチャージ用データを初段ブロックに入力して初段ブロックの全ダイナミック回路をプリディスチャージし、この初段ブロックのプリディスチャージ結果を次段ブロックに入力して次段ブロックをプリディスチャージし、この次段ブロックのプリディスチャージ結果を更に次段のブロックに入力して更に次段のブロックをプリディスチャージすることを以降のブロックに順次波及させることにある。
【００１０】
請求項３の発明の前記制御信号発生回路は、初段ブロックのダイナミック回路のデータ処理結果により前記プリディスチャージ信号を発生するタイミングを決めることを特徴とする。
【００１３】
請求項４の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、初段ブロックの個々のダイナミック回路にのみ回路をプリディスチャージするプリディスチャージ回路を付加し、ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージを行うステップを具備することにある。
【００１４】
請求項５の発明の特徴は、複数のダイナミック回路を有するブロックを複数従属接続して構成され、且つ前記各ダイナミック回路は所定周期でプリチャージされる機能を有する半導体回路のプリディスチャージ方法において、初段ブロックにプリディスチャージ用のデータを作成して入力するプリディスチャージ用データ入力回路を設け、ダイナミック回路のプリチャージタイミング以前に、前記プリディスチャージ用データ入力回路を起動して前記初段ブロックの全ダイナミック回路をプリディスチャージするステップを具備し、前記初段ブロック以外の他のブロックは前段ブロックのプリディスチャージ結果をデータとして入力することによってプリディスチャージするステップを具備することにある。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の半導体回路の第１の実施形態に係る構成を示した回路図である。半導体回路は、初段ブロック１００、次段以降のブロック群２００、入力側のラッチ回路３１と出力側のラッチ回路３２、プリディスチャージ信号発生回路３３及び遅延回路３４から構成されている。
【００１６】
初段ブロック１００には初段用ダイナミック回路１０１が複数個配列されている。次段以降のブロック群２００は、ブロック２１から２ｎまでのブロックが集合して構成され、各ブロックには次段用ダイナミック回路２０１がそれぞれ複数個配列されている。
【００１７】
初段用ダイナミック回路１０１は、プリチャージ回路を構成するＰチャネルトランジスタ１、２及びインバータ３と、論理回路を構成する複数のＮチャネルトランジスタ４、５、６、９、１０を有し、更に、プリディスチャージ用のＮチャネルトランジスタ１１、１２、１３を有している。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。この初段用ダイナミック回路１０１の他の図は一部構成を省略して記載してある。
【００１８】
次段用ダイナミック回路２０１は、プリチャージ回路を構成するＰチャネルトランジスタ１、２及びインバータ３と、論理回路を構成する複数のＮチャネルトランジスタ４、５、６、９、１０を有し、プリディスチャージ用のトランジスタを持っていない。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。
【００１９】
次に本実施形態の動作について図２のタイミングチャートを参照して説明する。
【００２０】
まず、クロックＣＫがハイレベルの期間、プリディスチャージ信号発生回路３３はプリディスチャージ信号を発生し、遅延回路３４で遅延されたプリディスチャージ信号ｐｒｄがハイレベルになる。これにより、初段用ダイナミック回路１０１のプリディスチャージ用のＮチャネルトランジスタ１３がオンしてインバータ３の出力側をローレベルにプリディスチャージすると共に、プリディスチャージ用のＮチャネルトランジスタ１１、１２をオンして、論理回路部分を構成するＮチャネルトランジスタ５、６の中間ノード及びＮチャネルトランジスタ９、１０の中間ノードをローレベルにするプリディスチャージを行う。このため、全ての初段用ダイナミック回路１０１の出力ｏｕｔ０はハイレベルになり、これがブロック２１の全ての次段用ダイナミック回路２０１に入力される。
【００２１】
これにより、次段用ダイナミック回路２０１の論理回路部分を構成するＮチャネルトランジスタ５、６、９、１０が全てオンになってインバータ３の出力側をローレベルにプリディスチャージし、次段用ダイナミック回路２０１の出力をハイレベルにする。従って、ブロック２１の全ての次段用ダイナミック回路２０１の出力ｏｕｔ１はハイレベルになる。以下同様で、ブロック２２、…、２ｎの全ての次段用ダイナミック回路２０１はプリディスチャージされ、それら全ての出力ｏｕｔ２、…、ｏｕｔｎはハイレベルになる。
【００２２】
その後、クロックＣＫがローレベルになると、初段用ダイナミック回路１０１のＰチャネルトランジスタ１、２がオンして、インバータ３の入力側をハイレベルにプリチャージするため、初段用ダイナミック回路１０１の出力はローレベルになる。このため、全ての初段用ダイナミック回路１０１の出力ｏｕｔ０はローレベルになる。クロックＣＫがローレベルになる時点から所定時間遅延して、クロックＣＫ１、ＣＫ２、…、ＣＫｎが順番にローレベルになるため、ブロック２１の次段用ダイナミック回路２０１のＰチャネルトランジスタ１，２がオンして、インバータ３の入力側をハイレベルにプリチャージするため、次段用ダイナミック回路２０１の出力はローレベルになる。このため、ブロック２１の全ての次段用ダイナミック回路２０１の出力ｏｕｔ１はローレベルになる。以下同様で、ブロック２１、…、２ｎの全ての次段用ダイナミック回路２０１の出力ｏｕｔ２、…、ｏｕｔｎは順番にローレベルになる。
【００２３】
その後、ラッチ回路３１に入力データがラッチされると、入力データがブロック１００の初段用ダイナミック回路１０１に入力され、これら初段用ダイナミック回路１０１の処理結果がブロック２１の入力データとなって次段用ダイナミック回路２０１に入力される。以降同様で、最終的にブロック２ｎの次段用ダイナミック回路２０１の処理結果であるデータｏｕｔｄａｔａが出力され、ラッチ回路３２にラッチされる。
【００２４】
ところで、ブロック１００から初段用ダイナミック回路１０１の処理結果がデータとして出力されると、プリディスチャージ信号発生回路３３は次のハイレベルのプリディスチャージ信号を発生し、その遅延信号ｐｒｄがブロック１００から初段用ダイナミック回路１０１に入力されて上記動作が繰り返される。尚、電源投入時などには初期化信号（initialize）がプリディスチャージ信号発生回路３３に入力されて、最初のハイレベルのプリディスチャージ信号を発生する。
【００２５】
本実施形態によれば、初段以外のブロックのダイナミック回路２０１はプリディスチャージ用素子を備えていなくとも、前段がプリディスチャージされることにより、プリディスチャージされるため、回路全体からみると小面積化が可能となり、しかも回路の誤動作を無くすことができて回路の信頼性を向上させることができる。また、後段ブロックに属するダイナミック回路２０１からプリディスチャージ用素子が省略されて中間ノードの負荷が軽減されるため、回路動作の高速化が可能となる。
【００２６】
図３は、本発明の半導体回路の第２の実施形態に係る構成を示した回路図である。半導体回路は、初段ブロック１００、次段以降のブロック群２００、入力側のラッチ回路３１と出力側のラッチ回路３２、プリディスチャージ信号発生回路３３及び遅延回路３４から構成され、更に入力側のラッチ回路３１と初段ブロック１００との間にプリディスチャージ用データ入力回路３５が挿入され、遅延回路３４から出力されるプリディスチャージ信号ｐｒｄがプリディスチャージ用データ入力回路３５に入力されている。また、初段ブロック１００、次段以降のブロック２１〜２ｎには同一のダイナミック回路３０１がそれぞれ複数個配列されている。
【００２７】
ダイナミック回路３０１は、プリチャージ回路を構成するＰチャネルトランジスタ１、２及びインバータ３と、論理回路を構成する複数のＮチャネルトランジスタ４、５、６、９、１０を有し、プリディスチャージ用のトランジスタを持っていない。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。
【００２８】
次に本実施形態の動作について説明する。本例の動作タイミングチャートは図２のそれと同様である。まず、クロックＣＫがハイレベルの期間、プリディスチャージ信号発生回路３３はハイレベルのプリディスチャージ信号を発生し、遅延回路３４で遅延されたプリディスチャージ信号ｐｒｄがプリディスチャージ用データ入力回路３５に出力される。プリディスチャージ用データ入力回路３５はハイレベルのプリディスチャージ信号ｐｒｄが入力されると、全てのビットがハイレベルのデータを初段ブロック１００に出力する。これにより、初段ブロック１００のダイナミック回路３０１の論理回路部分を構成するＮチャネルトランジスタ５、６、９、１０はオンして、インバータ３の出力側をローレベルにするプリディスチャージが行われる。
【００２９】
これにより、初段ブロック１００の全てのダイナミック回路３０１の出力ｏｕｔ０がハイレベルになる。このため、ブロック２１の全てのダイナミック回路３０１の論理回路部分を構成するＮチャネルトランジスタ５、６、９、１０はオンして、インバータ３の出力側をローレベルにするプリディスチャーシが行われ、全てのダイナミック回路３０１の出力ｏｕｔ１はハイレベルになる。以下同様で、ブロック２２、…、２ｎの全てのダイナミック回路３０１は順番にプリディスチャージされ、それら全ての出力ｏｕｔ２、…、ｏｕｔｎはハイレベルになる。
【００３０】
その後、クロックＣＫがローレベルになると、初段ブロック１００のダイナミック回路３０１のＰチャネルトランジスタ１，２がオンして、インバータ３の出力側をハイレベルにプリチャージするため、このダイナミック回路３０１の出力はローレベルになる。このため、初期ブロック１００の全てのダイナミック回路３０１の出力ｏｕｔ０はローレベルになる。クロックＣＫがローレベルになる時点から所定時間遅延して、クロックＣＫ１、ＣＫ２，…、ＣＫｎが順番にローレベルになるため、ブロック２１のダイナミック回路３０１のＰチャネルトランジスタ１、２がオンして、インバータ３の出力側をハイレベルにプリチャージするため、このダイナミック回路３０１の出力はローレベルになる。このため、ブロック２１の全てのダイナミック回路３０１の出力ｏｕｔ１はローレベルになる。以下同様で、ブロック２１、…、２ｎの全てのダイナミック回路３０１の出力ｏｕｔ２、…、ｏｕｔｎは順番にローレベルになる。
【００３１】
その後、ラッチ回路３１に入力データがラッチされた時には、プリディスチャージ用データ入力回路３５に入力されていたプリディスチャージ信号ｐｒｄがローレベルになっており、プリディスチャージ用データ入力回路３５はラッチ回路３１にラッチされたデータをスルーして初段ブロック１００に入力する。こうして入力データがブロック１００のダイナミック回路３０１に入力され、これらダイナミック回路３０１の処理結果がブロック２１の入力データとなってこのブロックのダイナミック回路３０１に入力される。以降同様で、最終的にブロック２ｎのダイナミック回路３０１の処理結果であるデータｏｕｔｄａｔａが出力され、ラッチ回路３２にラッチされる。
【００３２】
ところで、ブロック１００からダイナミック回路３０１の処理結果がデータとして出力されると、プリディスチャージ信号発生回路３３は次のハイレベルのプリディスチャージ信号を発生し、その遅延信号ｐｒｄがプリディスチャージ用データ入力回路３５に出力されて、上記動作が繰り返される。尚、電源投入時などには初期化信号（initialize）がプリディスチャージ信号発生回路３３に入力されて、最初のハイレベルのプリディスチャージ信号を発生する。
【００３３】
本実施形態によれば、全てのブロックのダイナミック回路３０１はプリディスチャージ用素子を備えていなくとも、前段がプリディスチャージされることによりプリディスチャージされるため、回路全体からみるとプリディスチャージ用データ入力回路３５の分は増加するが、多数のダイナミック回路３０１の回路が簡単化された分、回路面積を低減することが可能で、しかも、回路から誤動作を無くすことができるので回路の信頼性を向上させることができる。また、前段のブロックのダイナミック回路からプリディスチャージ用素子を省略して中間ノードの負荷が軽減されているため、回路動作の更なる高速化が可能となる。尚、本例では初段ブロックと次段以降のブロック群２００との差異はないが、説明の便宜上区別しただけである。
【００３４】
図４は、本発明の半導体回路の第３の実施形態に係る構成を示した回路図である。半導体回路は、初段ブロック１００、次段以降のブロック群２００、入力側のラッチ回路３１と出力側のラッチ回路３２、プリディスチャージ信号発生回路３３及び遅延回路３４から構成されている。また、初段ブロック１００、次段以降のブロック２１〜２ｎには同一のダイナミック回路４０１がそれぞれ複数個配列されている。このため、遅延回路３４から出力されるプリディスチャージ信号ｐｒｄは全ブロックの全ダイナミック回路４０１に入力されている。
【００３５】
ダイナミック回路４０１は、プリチャージ回路を構成するＰチャネルトランジスタ１、２及びインバータ３と、論理回路を構成する複数のＮチャネルトランジスタ４、５、６、９、１０を有し、更に、プリディスチャージ用のＮチャネルトランジスタ１１、１２、１３を有している。尚、破線で囲んだ部分に関しては、回路の論理により種々の構成が考えられる。ダイナミック回路４０１の構成は一例のみ全ての構成素子を記載してあるが、他のダイナミック回路４０１の図は一部構成を省略して記載してある。
【００３６】
次に本実施形態の動作について説明する。本例のダイナミック回路４０１の動作は、図１に示した第１の実施形態の初段のダイナミック回路１０１の動作と同様である。従って、クロックがハイレベルの期間、プリディスチャージ信号発生回路３３からハイレベルのプリディスチャージ信号が出力されると、遅延回路３４で遅延されたプリディスチャージ信号ｐｒｄがハイレベルになる。
【００３７】
これにより、全てのブロックのダイナミック回路４０１のプリディスチャージ用のＮチャネルトランジスタ１３がオンしてインバータ３の出力側をローレベルにプリディスチャージすると共に、プリディスチャージ用のＮチャネルトランジスタ１１、１２をオンして、論理回路部分を構成するＮチャネルトランジスタ５、６の中間ノード及びＮチャネルトランジスタ９、１０の中間ノードをローレベルにするプリディスチャージを行う。
【００３８】
このため、全ブロックの全ダイナミック回路４０１が同時にプリチャージされる。その後、クロックがローレベルになって、各ブロックのダイナミック回路４０１が順番にプリチャージされ、各ブロックの出力がローレベルになって、データの入力を待つことになる。
【００３９】
ところで、最終段のブロック２ｎのダイナミック回路４０１のデータ処理結果が出力されると、プリディスチャージ信号発生回路３３は次のハイレベルのプリディスチャージ信号を発生し、その遅延信号が上記のように全てのダイナミック回路４０１に同時に出力されて、上記動作が繰り返される。尚、電源投入時などには初期化信号（initialize）がプリディスチャージ信号発生回路３３に入力されて、最初のハイレベルのプリディスチャージ信号を発生する。
【００４０】
本実施形態によれば、全てのブロックがプリディスチャージ用素子を備えたダイナミック回路４０１を有しているため、全ブロックの全ダイナミック回路４０１のプリディスチャージを同時に行うことができるため、その分、プリディスチャージ期間を短縮することができる。しかし、全ダイナミック回路４０１の構成が複雑になるため、レイアウト面積が増大してしまう。
【００４１】
尚、プリディスチャージ信号発生回路３３は最終ブロックのデータ処理結果だけでなく、任意ブロックのデータ処理結果を少なくともひとつ以上用いてプリディスチャージ信号の発生タイミングを決定しても良い。又、本例では初段ブロックと次段以降のブロック群２００との差異はないが、説明の便宜上区別しただけである。
【００４２】
また、上記各実施形態において、プリディスチャージ信号発生回路３３と遅延回路３４は請求項のところで記載した制御信号発生回路を構成している。
【００４３】
【発明の効果】
以上詳細に説明したように、本発明によれば、レイアウト面積を増大させることなく、回路から誤動作を無くすことができ、回路の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体回路の第１の実施形態に係る構成を示した回路図である。
【図２】図１に示した回路図の動作を示したタイミングチャートである。
【図３】本発明の半導体回路の第２の実施形態に係る構成を示した回路図である。
【図４】本発明の半導体回路の第３の実施形態に係る構成を示した回路図である。
【図５】従来のダイナミック回路の構成例を示した回路図である。
【図６】従来のダイナミック回路の他の構成例を示した回路図である。
【符号の説明】
１、２  Ｐチャネルトランジスタ
３  インバータ
４、５、６、９、１０、１１、１２、１３  Ｎチャネルトランジスタ
２１〜２ｎ  ブロック
３１、３２  ラッチ回路
３３  プリディスチャージ信号発生回路
３４  遅延回路
３５  プリディスチャージ用データ入力回路
１００  初段ブロック
２００  ブロック群
１０１、２０１、３０１、４０１  ダイナミック回路
【図１】
0003907962.tif 000002
【図２】
0003907962.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003907962.tif 000007