(57)【特許請求の範囲】
【請求項１】
多数のワードラインと、
多数のビットラインと、
それぞれ直列で結合された多数のメモリ素子で構成され、一端が接地されるものであり、各メモリ素子は所定プログラムにより第１メモリ素子と第２メモリ素子中選択されたいずれか１つで構成されるが、第１メモリ素子は対応するワードラインの信号に関係なく常に導通状態となり第２メモリ素子は対応するワードラインの信号により導通／遮断状態が異なるようになる多数のストリングと、
それぞれ対応するストリング選択信号が印加される多数のストリング選択ラインと、
それぞれソース、ドレインおよびゲートを含むが、ソースは対応するストリングの他端に結合されており、ゲートは対応するストリング選択ラインに結合されている多数のストリング選択トランジスタと、
それぞれコレクタ、エミッタ、ベースを含んで構成されその自分のベースが隣接した２つのストリング選択トランジスタのドレインに共通的に結合されており、その自分のエミッタが対応するビットラインに結合されている多数の電流駆動トランジスタを具備することを特徴とする半導体メモリ装置。
【請求項２】
前記第１メモリ素子はデプリーションＭＯＳトランジスタであり、前記第２メモリ素子はエンハンスメントＭＯＳトランジスタであることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
半導体基板と、
第１絶縁層を介し前記半導体基板の上部に形成されている多数のワードラインと、
第２絶縁層を介し前記第１絶縁層の上部に形成されている多数のビットラインと、
前記半導体基板上に形成され、それぞれ直列で結合されている多数のメモリ素子で構成されその一端が接地されており、各メモリ素子は所定のプログラムにより第１メモリ素子と第２メモリ素子中選択されたいずれか一つで構成されるが第１メモリ素子は対応するワードラインの信号に関係なく常に導通状態となり第２メモリ素子は対応するワードラインの信号により導通／遮断状態が異なるようになる多数のストリングと、
それぞれ対応するストリングの他端に結合されているソース、対応するストリング選択信号が印加されるゲートラインおよび相互隣接した２つ毎に１つずつ形成されている共通ドレイン領域を有する多数のストリング選択トランジスタと、
それぞれウェル領域で構成されているコレクタ、前記ウェルの上部に位置する共通ドレイン領域で構成されたベースおよび前記第１絶縁層と前記第２絶縁層の間に形成されており、第１絶縁層に形成されたコンタクトホールを通じて共通ドレイン領域に結合され第２絶縁層に形成されているコンタクトホールを通じて対応するビットラインに結合される半導体層で構成されるエミッタを含む多数の電流駆動トランジスタを具備することを特徴とする半導体メモリ構造。
【請求項４】
前記選択トランジスタの共通ドレイン領域であると同時に前記電流駆動トランジスタのベースとして作用する領域はＮ形の不純物が１０17〜１０19dopants／ｃｍ2の濃度でドーピングされていることを特徴とする請求項３記載の半導体メモリ構造。
【請求項５】
前記電流駆動トランジスタのエミッタとして作用する半導体層は500Å〜1,500Åの厚さのポリシリコン層であることを特徴とする請求項３記載の半導体メモリ構造。
【請求項６】
前記電流駆動トランジスタのコレクタとして作用するウェルには１０14〜１０16dopants／ｃｍ2の濃度の不純物がドーピングされていることを特徴とする請求項３記載の半導体メモリ構造。
【請求項７】
半導体基板と、
第１絶縁層を介し前記半導体基板の上部に形成されている多数のワードラインと、
第２絶縁層を介し前記第１絶縁層の上部に形成されている多数のビットラインと、
前記半導体基板上に形成され、それぞれ直列で結合されている多数のメモリ素子で構成されその一端が接地に結合され、各メモリ素子は所定プログラムにより第１メモリ素子と第２メモリ素子中選択されたいずれか１つで構成されるが、第１メモリ素子は対応するワードラインの信号に関係なく常に導通状態となり第２メモリ素子は対応するワードラインの信号により導通／遮断状態が異なるようになる多数のストリングと、
それぞれ対応するストリングの他端に結合されているソース、対応するストリング選択信号が印加されるゲートラインおよび共通ドレイン領域を含むが、共通ドレイン領域が２つの隣接したストリング選択トランジスタのドレインとして作用する多数の選択トランジスタと、
それぞれその自分のコレクタがウェル領域で構成され、前記選択トランジスタの共通ドレイン領域が前記ウェルの上部に位置しその自分のベースとして作用し、その自分のエミッタが前記共通ドレイン領域内に形成されているドーピング領域より構成されるものであり所定のコンタクトホールを通じて前記第２絶縁層上に形成されている対応するビットラインに結合される多数の電流駆動トランジスタを具備することを特徴とする半導体メモリ構造。
【請求項８】
前記選択トランジスタの共通ドレイン領域であると同時に前記電流駆動トランジスタのベースとして作用する領域はＮ形の不純物が１０17〜１０19dopants／ｃｍ2の濃度でドーピングされており、0.1μm〜0.5μmの深さを有することを特徴とする請求項７記載の半導体メモリ構造。
【請求項９】
前記電流駆動トランジスタのコレクタとして作用するウェルには１０14〜１０16dopants／ｃｍ2の濃度の不純物がドーピングされていることを特徴とする請求項７記載の半導体メモリ構造。
【発明の詳細な説明】
【産業上の利用分野】
本発明は半導体メモリ装置に係り、特にビット線電流が増加し高速で動作できる半導体メモリ装置に関する。
【従来の技術】
半導体メモリ装置には読み取りおよび書き込み動作の両者が可能なＲＡＭと読み取り動作のみが可能なＲＯＭがある。ＲＡＭにはＤＲＡＭおよびＳＲＡＭがあり、ＲＯＭにはマスクＲＯＭおよびプログラマブルＲＯＭ等がある。
メモリはマトリックス形で配列されている多数のメモリセルを含んで構成され、各メモリセルは少なくとも１つのワードラインおよび少なくとも１つのビットラインにより限定される。ワードラインはメモリセルへのアクセスを制御する信号が印加されることであり、ワードラインがアクティブなら、対応するメモリセルへのアクセスが許されそうでない場合にはアクセスが許されない。データはビットラインを通じてメモリセルへ伝達されたりメモリセルから伝達される。
メモリデータからのデータ検出はＮＡＮＤロジック回路およびＮＯＲロジック回路を使用し、電源供給端子はロードを通じてビットラインに結合されビットラインの他端はセンス増幅器に結合される。ＮＡＮＤロジック回路を使用するメモリ装置において、多数のメモリセルは１つのストリングを構成し、集積度の増加のために多数のストリングは１つのビットラインに結合され得る。１つのビットラインに結合されるストリングの数が増加するほどビットラインの浮遊容量およびビットラインとストリングの間に存する接合容量が増加し、結果的にビットラインに関連された全体的な容量が増加し、それによりビットラインでの時間遅延が増加するようになる問題点がある。
【発明が解決しようとする課題】
本発明の目的は高速で動作することのできる半導体メモリ装置を提供することである。
【課題を解決するための手段】
前記目的を達成するために、本発明の第２類型による半導体メモリ装置は多数のワードラインと、多数のビットラインと、それぞれ直列で結合された多数のメモリ素子で構成され、一端が接地されるものであり、各メモリ素子は所定プログラムにより第１メモリ素子と第２メモリ素子中選択されたいずれか１つで構成されるが、第１メモリ素子は対応するワードラインの信号に関係なく常に導通状態となり第２メモリ素子は対応するワードラインの信号により導通／遮断状態が異なるようになる多数のストリングと、それぞれ対応するストリング選択信号が印加される多数のストリング選択ラインと、それぞれソース、ドレインおよびゲートを含むが、ソースは対応するストリングの他端に結合されており、ゲートは対応するストリング選択ラインに結合されている多数のストリング選択トランジスタと、それぞれコレクタ、エミッタ、ベースを含んで構成されその自分のベースが隣接した２つの選択トランジスタのドレインに共通的に結合されており、その自分のエミッタが対応するビットラインに結合されている多数の電流駆動トランジスタを具備する。
実施例において、前記第１メモリ素子はデプリーションＭＯＳトランジスタであり、前記第２メモリ素子はエンハンスメントＭＯＳトランジスタより構成される。
前記目的を達成するために、本発明の第３類型による半導体ＳＲＡＭセル回路はビットラインと、反転ビットラインと、ワードラインと、エミッタ、コレクタおよびベースを含んでその自分のエミッタが前記ビットラインに結合されている第１電流駆動トランジスタと、エミッタ、コレクタおよびベースを含んでその自分のエミッタが前記反転ビットラインに結合されている第２電流駆動トランジスタと、第１ノードおよび第２ノードを含んで第１ノードおよび第２ノードの間の電圧差を以てデータをラッチするデータラッチ素子と、前記第１電流駆動トランジスタのベースと前記データラッチ素子の第１ノードの間に結合されており、前記ワードライン信号により導通／遮断状態が決定される第１アクセストランジスタと、前記第２電流駆動トランジスタのベースと前記データラッチ素子の第２ノードの間に結合されており前記ワードライン信号により導通／遮断状態が決定される第２アクセストランジスタを具備する。
前記目的を達成するために、本発明の第４類型による半導体メモリ構造は半導体基板と、第１絶縁層を介し前記半導体基板の上部に形成されている多数のワードラインと、第２絶縁層を介し前記第１絶縁層の上部に形成されている多数のビットラインと、前記半導体基板上に形成され、それぞれ直列で結合されている多数のメモリ素子で構成されその一端が接地されており、各メモリ素子は所定のプログラムにより第１メモリ素子と第２メモリ素子中選択されたいずれか１つで構成されるが第１メモリ素子は対応するワードラインの信号に問わず常に導通状態となり第２メモリ素子は対応するワードラインの信号に応じて導通／遮断状態が異なるようになる多数のストリングと、それぞれ対応するストリングメモリ素子の他端に結合されているソース、対応するストリング選択信号が印加されるゲートラインおよび相互隣接した２つ毎に１つずつ形成されている共通ドレイン領域を有する多数のストリング選択トランジスタと、それぞれウェル領域で構成されているコレクタ、前記ウェルの上部に位置する共通ドレイン領域で構成されたベースおよび前記第１絶縁層と前記第２絶縁層の間に形成されており、第１絶縁層に形成されたコンタクトホールを通じて共通ドレイン領域に結合され第２絶縁層に形成されているコンタクトホールを通じて対応するビットラインに結合される半導体層で構成されるエミッタを含む絶縁層上に形成されている半導体層で構成される多数の電流駆動トランジスタを具備する。
実施例において、前記選択トランジスタの共通ドレイン領域であると同時に前記電流駆動トランジスタのベースとして作用する領域はＮ形の不純物が１０17〜１０19dopants／ｃｍ2の濃度でドーピングされている。前記電流駆動トランジスタのエミッタとして作用する半導体層は500Å〜1,500Åの厚さのポリシリコン層で構成される。前記電流駆動トランジスタのコレクタとして作用するウェルには１０14〜１０16dopants／ｃｍ2の濃度の不純物がドーピングされている。
前記目的を達成するために、本発明の第５類型による半導体メモリ構造は半導体基板と、第１絶縁層を介し前記半導体基板の上部に形成されている多数のワードラインと、第２絶縁層を介し前記第１絶縁層の上部に形成されている多数のビットラインと、前記半導体基板上に形成され、それぞれ直列で結合されている多数のメモリ素子で構成されその一端が接地に結合され、各メモリ素子は所定プログラムにより第１メモリ素子と第２メモリ素子中選択されたいずれか１つで構成されるが、第１メモリ素子は対応するワードラインの信号に関係なく常に導通状態となり第２メモリ素子は対応するワードラインの信号により導通／遮断状態が異なるようになる多数のストリングメモリ素子と、それぞれ対応するストリングメモリ素子の他端に結合されているソース、対応するストリング選択信号が印加されるゲートラインおよび共通ドレイン領域を含むが、共通ドレイン領域が２つの隣接したストリング選択トランジスタのドレインとして作用する多数の選択トランジスタと、それぞれその自分のコレクタがウェル領域で構成され、前記選択トランジスタの共通ドレイン領域が前記ウェルの上部に位置しその自分のベースとして作用し、その自体のエミッタが前記共通ドレイン領域内に形成されているドーピング領域より構成されるものであり、所定のコンタクトホールを通じて前記第２絶縁層上に形成されている対応するビットラインに結合される多数の電流駆動トランジスタを具備する。
実施例において、前記選択トランジスタの共通ドレイン領域であると同時に前記電流駆動トランジスタのベースとして作用する領域はＮ形の不純物が１０17〜１０19dopants／ｃｍ2の濃度でドーピングされており、0.1μm〜0.5μmの深さを有する。前記電流駆動トランジスタのコレクタとして作用するウェルには１０14〜１０16dopants／ｃｍ2の濃度の不純物がドーピングされている。
【作用】
本発明によるメモリはビットラインにエミッタが結合されコレクタが接地されるバイポーラ電流駆動トランジスタを含むものであり、電流駆動能力が向上されそれにより動作速度が増加する。
【実施例】
以下、添付した図面に基づき本発明をさらに詳しく説明する。
図１は本発明の参考例のメモリ装置の概略的な回路図であり、ＮＡＮＤ−ＲＯＭのセルアレイ構造の一部分を示した図面である。
ＲＯＭにはＮＯＲロジックを使用するＮＯＲ−ＲＯＭとＮＡＮＤロジックを使用するＮＡＮＤ−ＲＯＭがある。ＮＯＲ−ＲＯＭは各メモリセルが接地されているので、動作速度が非常に速いという長所を有する反面、各セル毎にコンタクトが要求されるので効果的にチップ面積を使用することができず、コストが高くなる短所がある。反面、ＮＡＮＤ−ＲＯＭは効果的にチップ面積が使用できるという長所を有するが、電流駆動能力が落ち、それにより動作速度が低いという問題点がある。本発明の思想による電流駆動トランジスタは特にＮＡＮＤ−ＲＯＭで効果的であると見ることができる。
図１を参照すれば、多数のワードライン（ＷＬ−１〜ＷＬ−８）と多数のビットライン（ＢＬ−１〜ＢＬ−３）が形成されている。各ビットラインは所定負荷（Ｑ１〜Ｑ３）を通じて電源ソース端子ＶDDに結合されており、１つのストリングのメモリセルに貯蔵されているデータ中いずれか１つに対応するデータを伝送する。１つのストリングをなす多数のメモリセルは相互直列で結合されており、図面に示した通りストリングの一端は接地に結合されており他端は電流駆動トランジスタのベースに結合されている。１つのストリングは普通８個または１６個のメモリセルで構成される。（図１で１つのストリングは８個のメモリセルより構成されている）各メモリセルはワードラインカラムを有するマトリックス形で配列されており、所定のプログラムにより第１メモリ素子と第２メモリ素子中選択されたいずれか１つで構成される。第１メモリ素子はワードラインの信号に関係なく常に導通状態となり、第２メモリ素子はワードラインの信号により導通／遮断状態が決定される。
電流駆動トランジスタＱ４、Ｑ５、Ｑ６がバイポーラトランジスタより構成され、エミッタが対応するビットラインに結合され、コレクタが接地され、ベースがストリングの１番目メモリセルに結合されている。望ましくは電流駆動トランジスタは垂直形トランジスタより構成される。
このような構造を有するＲＯＭの動作を見ると、多数のワードライン中選択されたいずれか１つのワードラインにアクティブの信号が印加され、選択されたワードラインに対応するメモリセルのプログラム状態によるデータが各ビットラインを通じて検出される。即ち、選択されたワードラインにおいて、メモリセルが第１メモリ素子の場合には対応するビットラインは第１状態となり、メモリセルが第２メモリセルの場合には対応するビットラインは第２状態となる。
ＲＯＭで各メモリセルをプログラミングする方法としてはフィールドオキサイドプログラミング、イオン注入プログラミング、スルーホールコンタクトプログラミング等がある。
フィールドオキサイドプログラミングはゲートオキサイドの厚さを異にすることによりＭＯＳトランジスタのスレショルド電圧を異なるようにする方法である。
イオン注入プログラミングはチャネルに注入されるイオンの導電形を異にすることによりＭＯＳトランジスタのスレショルド電圧を異なるようにする方法である。ＮＡＮＤ−ＲＯＭで第１メモリ素子はチャネルにソース／ドレインの導電形と同一の導電形の不純物を高濃度を注入することにより永久的に“オン”状態が保たれるようにする。
スルーホールコンタクトプログラミングは選択的にコンタクトホールを形成する。
ここで、第１メモリ素子がデプリーション形ＮＭＯＳトランジスタ（図４Ａ）であり、第２メモリ素子がエンハンスメント形のＮＭＯＳトランジスタ（図４Ｂ）より構成される場合の動作を見ると次の通りである。選択されたワードラインには“ロー”レベルである選択信号が印加され、エンハンスメント形のＮＭＯＳトランジスタは“オフ”され対応するストリングに流れる電流は遮断される。そして、対応するビットラインの電位は“ハイ”レベルとなる。反面、デプリーション形のＮＭＯＳトランジスタはワードライン信号に関係なく常に“オン”状態を維持するので、対応するストリングを通じて電流が流れるようになり対応するビットラインの電位がほぼ接地電位（“ロー”レベル）と等しくなる。
図２は本発明の一類型による半導体メモリ装置を示した概略的な回路図であり、特にＮＡＮＤロジックとＮＯＲロジックを兼用で使用するＲＯＭ回路である。
図２において、各ビットラインは少なくとも２以上のストリングと結合されている。各ストリングには対応するストリングを選択するための選択トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２が形成されている。選択トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１２のゲートはストリング選択信号が印加されるストリング選択ラインＳ−１、Ｓ−２に結合されている。ここで、ストリング選択ラインは選択的にいずれか１つのみがアクティブされる。例えば、ストリング選択ラインはＳ−１がアクティブされる場合にはＷＬ−１１〜ＷＬ−１８として指定されるメモリセルよりなるストリングが選択され、ストリング選択ラインはＳ−２がアクティブされる場合にはＷＬ−２１〜ＷＬ−２８として指定されるメモリセルよりなるストリングが選択される。
電流駆動トランジスタＱ４、Ｑ５、Ｑ６において、それぞれのベースは隣接した２つの選択トランジスタのドレインと結合されており、コレクタは接地されておりエミッタは対応するビットラインに結合されている。電流駆動トランジスタのベースと隣接した２つの選択トランジスタのドレインは１つの領域で形成できる。このような構成は具現の際要求されるチップの面積を増加させず電流駆動トランジスタをさらに含むようにできる。また、図２とは異なり、多数個のストリングが１つの電流駆動トランジスタを共有するようにできる。
図３は本発明の他の類型による半導体ＲＯＭ装置の概略的な回路図である。
図３で、各ビットラインＢＬ−１、ＢＬ−２、ＢＬ−３は少なくとも２つのストリングに結合されており、各ストリングは少なくとも２つの選択トランジスタを含む。もし選択ラインＳ１、Ｓ２にアクティブの信号が印加されれば、選択トランジスタＱ１３、Ｑ１４、Ｑ１５、Ｑ７、Ｑ８、Ｑ９が“オン”され、ワードラインＷＬ−１１〜ＷＬ−１８により限定されるストリングが選択される。もし、選択ラインＳ３、Ｓ４にアクティブの信号が印加されれば、選択トランジスタＱ１０、Ｑ１１、Ｑ１２、Ｑ１６、Ｑ１７、Ｑ１８が“オン”され、ワードラインＷＬ−２１〜ＷＬ−２８により限定されるストリングが選択される。
図５は本発明のまた他の類型による半導体ＳＲＡＭ装置の概略的な回路図であり、半導体ＳＲＡＭメモリ装置はビットラインＢＬ、反転ビットライン／ＢＬ、ワードラインＷＬ、２つの電流駆動トランジスタＱ２１、Ｑ２４、２つのアクセストランジスタＱ２２、Ｑ２３およびデータラッチ素子５０１を含む。
電流駆動トランジスタＱ２１において、エミッタはビットラインＢＬに結合されており、コレクタは接地されており、ベースはアクセストランジスタＱ２２のドレインに結合されている。対応的に、電流駆動トランジスタＱ２４のエミッタには前記反転ビットライン／ＢＬに結合されており、コレクタは接地されており、ベースはアクセストランジスタＱ２３のドレインに結合されている。アクセストランジスタＱ２２、Ｑ２３のゲートはワードラインＷＬに結合されており、アクセストランジスタＱ２２のソースはノードＮ１に結合されており、アクセストランジスタＱ２２のソースはノードＮ２に結合されている。データラッチ素子５０１はノードＮ１およびノードＮ２の間の電位差を以てデータを貯蔵する。
このような構成を有するＳＲＡＭメモリセルはビットラインに流れる電流が増加するので、動作速度が速くなるという利点を有する。ここでも電流駆動トランジスタＱ２１、Ｑ２４を垂直形バイポーラトランジスタで構成することが望ましい。
図６は図５に示したデータラッチ素子の一例を示したものであり、データラッチ素子は２つのロードＬ１、Ｌ２および２つのフルダウントランジスタＱ２５、Ｑ２６を含む。
図６を参照すれば、電源供給端子ＶCCとノードＮ１の間に負荷Ｌ１が結合されており、電源供給端子ＶCCとノードＮ２の間に負荷Ｌ２が結合されている。トランジスタＱ２５のドレインおよびソースはそれぞれノードＮ１および接地に結合されており、ゲートはノードＮ２および接地に結合されており、トランジスタＱ２６のドレインソースはそれぞれノードＮ２および接地に結合されており、トレンジスタＱ２６のゲートはノードＮ１に結合されている。このような構造は２つの安定状態を有するが、一方の状態ではノードＮ１が“ハイ”レベルでありノードＮ２が“ロー”レベルであり、他方の状態ではノードＮ１が“ロー”レベルでありノードＮ２が“ハイ”レベルである。
図７は図３に示した半導体ＲＯＭ装置の一部分に対応する半導体構造の一例を示す平面図である。
図７において、７０６Ａ、７０６Ｂはそれぞれストリング選択トランジスタのゲートとして作用するストリング選択ラインを示す。７０８Ａ〜７０８Ｈはワードラインを示すが、各メモリ素子はエンハンスメントＭＯＳトランジスタとデプリーションＭＯＳトランジスタ中選択されたいずれか１つで構成される。また、各ワードラインはメモリ素子である対応するＭＯＳトランジスタのゲートとして作用する。７０１はＰ形不純物をドーピングされたポリシリコン層より構成された電流駆動トランジスタのエミッタ領域を示す。７０２は電流駆動トランジスタのベースを示し、７０３はベースとエミッタとの内部接続およびエミッタとビットラインとの内部接続のためのコンタクトホールを示す。７０４はビットラインを示し、７０７はソース／ドレイン形成のためのイオン注入の際用いられる防止マスクを示す。７１０はソース／ドレインおよびチャネルが形成されるアクティブ領域を示す。
図８は図７の線VIII−VIIIでの断面図である。
図８で、半導体基板８０１上には電流駆動トランジスタのコレクタとして作用するＰ形のウェル７０５が形成されている。ここで、Ｐ形のウェル７０５は接地されることができ、接地より低い電位を供給するノードに結合されることもできる。ドーピング領域７０２は電流駆動トランジスタのベースおよび２つの隣接したストリング選択トランジスタの共通ドレインとして作用する。８０２、８０３は２つの隣接したストリング選択トランジスタのソース領域を示す。半導体層７０１は絶縁層８０４および絶縁層８０５の間に形成されており、電流駆動トランジスタのエミッタとして作用する。半導体層７０１は絶縁層８０４に形成されているコンタクトホールを通じてドーピング領域７０２に結合されると同時に絶縁層８０５に形成されているコンタクトホールを通じて対応するビットラインに結合される。
図９Ａ〜図１１Ｇは本発明により、図７に示した電流駆動トランジスタの構造およびその隣接構造の製造工程を示す断面図である。
図９Ａを参照すれば、Ｐ形のウェル７０５が半導体基板８０１上に形成された後、ゲート絶縁膜８０４Ａおよびポリシリコンゲート７０６ＡがＰ形のウェル７０５の上に形成される。ここで、ポリシリコンゲート７０６Ａは各ストリング選択ラインとして作用する。また、ワードライン７０８Ａ〜７０８Ｈはポリシリコンゲート７０６Ａの形成工程と同じ工程で形成される。リンのようなＮ形の不純物９０１、ｎ-ドーピング領域８０２Ａ、７０２Ａ、８０３Ａを形成するために3.2×１０13dopants／ｃｍ2の濃度で６０KeVのエネルギーで注入される。ドーピング領域８０２Ａは１つの選択トランジスタのソースを限定し、ドーピング領域８０３Ａは他の１つの選択トランジスタのソースを限定し、ドーピング領域７０２Ａは２つの隣接したトランジスタの共通ドレインおよび電流駆動トランジスタのベースを限定する。
次いで、図９Ｂに示した通り、ドーピング領域７０２Ａの一部を露出させるフォトレジストマスクパターン９０２がフォトリソグラフィ工程により形成された後、リンのようなＮ形の不純物が２×１０13〜６×１０13dopants／ｃｍ2の濃度で１００KeV〜１８０KeVのエネルギーをもって注入され、ｎ-ドーピング領域７０２を形成する。ここで、ドーピング領域８０２Ａ、８０３Ａとドーピング領域７０２との短絡およびパンチスルーを防止するために、ドーピング領域７０２とポリシリコンゲート７０６Ａとの間の距離とドーピング領域７０２の深さを調節する。
図１０Ｃを参照すれば、スペーサ８０４Ｂが各ポリシリコンゲート７０６Ａの側面上に形成される。ソース領域８０２Ａ、８０３Ａを露出させるフォトレジストマスクパターン９０４が形成された後、イオン注入９０５が遂行されるが、アセニックＡｓのようなＮ形の不純物が５×１０15dopants／ｃｍ2の濃度で４０KeVのエネルギーをもってドーピングされ、各選択トランジスタのＬＤＤ構造ソース領域８０２、８０３を形成する。
マスク９０４を取り除いた後、層間絶縁膜としてＨＴＯ層８０４ＣおよびＢＰＳＧ層８０４Ｄを順次的に形成する。次に、ＢＰＳＧ層８０４Ｄの表面上に、コンタクトホールを限定するフォトレジストマスクパターン９０６を形成してから絶縁層８０４Ｄ、８０４Ｃを選択的に食刻しコンタクトホールを形成する。次いで、図１０Ｅに示した通り、フォトレジストマスクパターン９０６を取り除きｐ+ポリシリコン層７０１Ａを500〜1,500Åの厚さで形成するが、層間絶縁層８０４Ｃ、８０４Ｄに形成されているコンタクトホールを通じてドーピング領域７０２に結合されるようにする。ここで、ｐ+ポリシリコン層７０１Ａの形成はイン−シチュー（in-situ）蒸着工程で遂行されたり、不純物のドーピングされていないポリシリコン層を蒸着した後ボロンＢをドーピングすることにより遂行される。その後、電流駆動トランジスタのエミッタを限定するフォトレジストマスクパターン９０７を使用しｐ+ポリシリコン層７０１Ａを選択的に食刻する。
図１１Ｆを参照すれば、ＢＰＳＧ層間絶縁層８０４Ｄおよびｐ+ポリシリコン層７０１Ａの表面上には、層間絶縁層としてＨＴＯ／ＢＰＳＧ層８０５が蒸着された後リフロー工程が遂行されＨＴＯ／ＢＰＳＧ層８０５の表面を平坦化させる。
次に、ｐ+ポリシリコンエミッタ層７０１を露出させるコンタクトホールを限定するフォトレジストマスクパターン９０８をフォトリソグラフィ工程により形成した後、ＨＴＯ／ＢＰＳＧ層間絶縁層８０５を選択的に食刻してコンタクトホールを形成する。その後、図１１Ｇのように、アルミニウムのような金属で構成されたビットライン７０４が結果物上に形成され、ビットライン７０４がｐ+ポリシリコン層７０１に結合される。
図１２は図３に示した半導体ＲＯＭ装置の一部分に対応する半導体構造の他の例を示す平面図である。
図１２で、７０６Ａ、７０６Ｂはストリング選択ラインを示し、７０８Ａ〜７０８Ｈはワードラインを示す。１００２は電流駆動トランジスタのエミッタ領域を示し、１００３は電流駆動トランジスタのベースを示す。１００１は電流駆動トランジスタのエミッタとビットラインとの内部接続のためのコンタクトホールを示す。７０４はビットラインを示し、７０７はソース／ドレイン形成のためのイオン注入の際用いられる防止マスクを示す。７１０はＮ+ソース、ドレインおよびチャネルを形成するためのアクティブ領域を示す。
図１３は図１２の線XIII−XIIIでの断面図である。
図１３において、ドーピング領域１００３は２つの隣接した選択トランジスタの共通ドレインと同時に電流駆動トランジスタのベースとして作用する。ドーピング領域１００２は電流駆動トランジスタのエミッタとして作用し絶縁層１００４に形成されているコンタクトホールを通じて対応するビットライン７０４に結合されている。
図１４Ａ〜図１５Ｆは本発明により、図１３に示した電流駆動トランジスタの構造およびその隣接構造の製造工程を示す断面図である。
図１４Ａを参照すれば、電流駆動トランジスタのコレクタとして作用するＰ形のウェル７０５が半導体基板８０１上に形成されてからゲート絶縁膜１００４Ａおよびポリシリコンゲート７０６ＡがＰ形ウェル７０５の上に形成される。Ｎ形不純物１２０１が注入されｎ-ドーピング領域８０２Ａ、１００３Ａ、８０３Ａが形成される。
次に、図１４Ｂに示した通り、ドーピング領域１００３Ａの一部を露出させるフォトレジストマスクパターン１２０２がフォトリソグラフィ工程により形成された後、リンのようなＮ形の不純物１２０３が２×１０13〜６×１０13dopants／ｃｍ2の濃度で１３０KeV〜１８０KeVのエネルギーをもって注入され、ｎドーピング領域１００３を形成する。
マスクパターン１２０２を取り除いた後図１４Ｃに示した通り、電流駆動トランジスタのエミッタを限定するフォトレジストマスクパターン１２０４を形成してからエミッタ形成のためのイオン注入１２０５を遂行するがＢＦ2+のようなＰ形不純物を２×１０15〜４×１０15dopants／ｃｍ2の濃度で４０KeV〜８０KeVのエネルギーで注入する。
次に、マスクパターン１２０４を取り除いた後図１４Ｄに示した通りスペース１００４Ｂを各ポリシリコンゲート７０６Ａの側面上に形成する。２つの隣接したストリング選択トランジスタのソース領域８０２Ａ、８０３Ａを露出させるフォトレジストマスクパターン１２０７を形成してからイオン注入１２０７を遂行するが、アセニックＡｓのようなＮ形不純物を５×１０15dopants／ｃｍ2の濃度で４０KeVのエネルギーをもって注入させ各選択トランジスタのＬＤＤ構造のソース領域８０２、８０３を形成する。
マスクパターン１２０６を取り除いた後、ＨＴＯ層１００４ＣおよびＢＰＳＧ層１００４Ｄを層間絶縁層として順次的に形成する（図１５Ｅ）。次に、ＢＰＳＧ層１００４Ｄの表面上に、コンタクトホールを限定するフォトレジストマスクパターン１２０８を形成してから絶縁層１００４Ｃ、１００４Ｄを選択的に食刻してコンタクトホールを形成する。次いで、図１５Ｆに示した通り、フォトレジストマスクパターン１２０８を取り除いた後アルミニウムのような金属で構成されるビットライン７０４を結果物上に形成するが、ビットライン７０４はエミッタ領域１００２に結合される。
以上、本発明を具体的な例を挙げて説明したが、本発明は前記実施例に限らず本発明の思想を逸脱しない範囲で種々の改変をなし得ることは無論である。
【発明の効果】
本発明の思想による電流駆動トランジスタを含む半導体メモリ装置は各ビットラインの電流が増加し動作速度が増加し、メモリ素子の集積度が増加する効果がある。従って、コストが減少するという効果がある。
【図面の簡単な説明】
【図１】  本発明の半導体ＲＯＭ装置の一参考例を示す図である。
【図２】  本発明の半導体ＲＯＭ装置の一実施例を示す図である。
【図３】  本発明の半導体ＲＯＭ装置の他の実施例を示す図である。
【図４】  ＡおよびＢは、第１メモリ素子および第２メモリ素子の例をそれぞれ示す図である。
【図５】  本発明の半導体ＳＲＡＭ装置の一実施例を示す図である。
【図６】  図５に示したデータラッチ素子の一例を示す回路図である。
【図７】  図３に示した半導体ＲＯＭ装置の一部分に対応する半導体構造の一例を示す平面図である。
【図８】  図７の線VIII−VIIIでの断面図である。
【図９】  ＡおよびＢは、本発明により図７に示した電流駆動トランジスタの構造およびその隣接構造の製造工程を示す断面図である。
【図１０】  Ｃ〜Ｅは、本発明により図７に示した電流駆動トランジスタの構造およびその隣接構造の製造工程を示す断面図である。
【図１１】  ＦおよびＧは、本発明により図７に示した電流駆動トランジスタの構造およびその隣接構造の製造工程を示す断面図である。
【図１２】  図３に示した半導体ＲＯＭ装置の一部分に対応する半導体構造の他の例を示す平面図である。
【図１３】  図１２の線XIII−XIIIでの断面図である。
【図１４】  Ａ〜Ｃは、本発明により図１２に示した電流駆動トランジスタの構造およびその隣接構造の製造工程を示す断面図である。
【図１５】  Ｄ〜Ｆは、本発明により図１２に示した電流駆動トランジスタの構造およびその隣接構造の製造工程を示す断面図である。
【符号の説明】
５０１    データラッチ素子
７０１    電流駆動トランジスタのエミッタ領域
７０２    電流駆動トランジスタのベース
７０３    ベースとエミッタとの内部接続およびエミッタとビットラインとの内部接続のためのコンタクトホール
７０４    ビットライン
７０５    Ｐ形のウェル
７０６Ａ、７０６Ｂ  ストリング選択ライン
７０７    防止マスク
７０８Ａ、７０８Ｂ、７０８Ｃ、７０８Ｄ、７０８Ｅ、７０８Ｆ、７０８Ｇ、７０８Ｈ    ワードライン
７１０    ソース／ドレインおよびチャネルが形成されるアクティブ領域
８０１    半導体基板
８０２、８０３  ストリング選択トランジスタのソース領域
８０４、８０５、１００４  絶縁層
９０１、１２０１  Ｎ形の不純物
９０２、９０４、９０６、９０７、９０８、１２０２、１２０４、１２０６、１２０８  フォトレジストマスクパターン
９０５、１２０３、１２０５、１２０７  イオン注入
１００１  コンタクトホール
１００２  電流駆動トランジスタのエミッタ領域
１００３  電流駆動トランジスタのベース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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