(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタとキャパシタを有するチャージポンプユニットが直列接続され、クロックにしたがって電源電圧を昇圧する半導体装置において、
前記チャージポンプユニットの各々は、主の第２導電型ＭＯＳトランジスタと、この主の第２導電型ＭＯＳトランジスタの入力側であるソースに一端が接続された主キャパシタと、前記主の第２導電型ＭＯＳトランジスタのソースとゲート間にソースとドレインが接続されゲートが前記主の第２導電型ＭＯＳトランジスタの出力側であるドレインに接続された副の第２導電型ＭＯＳトランジスタと、前記主の第２導電型ＭＯＳトランジスタのゲートに一端が接続された副キャパシタとを有し、
前記主キャパシタの他端には、当該チャージポンプユニットが奇数番目であれば第１クロックが供給され、偶数番目であれば前記第１クロックとほぼ逆位相でローレベル区間が重ならない第３クロックが供給され、前記副キャパシタの他端には、当該チャージポンプユニットが奇数番目であればハイレベル区間が前記第３クロックのローレベル区間内にある第２クロックが供給され、偶数番目であれば前記第２クロックとほぼ逆位相でハイレベル区間が重ならない第４クロックが供給されて、これら第１クロック乃至第４クロックの４相クロックでチャージポンプ動作を行い、
前記主の第２導電型ＭＯＳトランジスタ及び副の第２導電型ＭＯＳトランジスタが、第１導電型基板に形成された第２導電型ウエルと、この第２導電型ウエル中に形成された第１導電型ウエルと、この第１導電型ウエル中に形成され且つ該第１導電型ウエルと外部で接続されている第２導電型のソース領域、このソース領域とチャネル領域を隔てて形成された第２導電型ドレイン領域、前記チャネル上方に絶縁物を介して形成されたゲートとを備えたウエル分離形式であり、
前記第２導電型ウエルは、前記第１導電型基板との間、及び前記第１導電型ウエルとの間が、逆バイアスされるように高電位点に接続されることを特徴とする昇圧回路を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高い昇圧効率をもつ昇圧回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
従来から、ＥＥＰＲＯＭやフラッシュメモリなどの半導体装置（以下、ＩＣ）の単一電源化に伴って、そのＩＣの内部で必要な電圧を得るように、電源電圧の昇圧が行われるようになってきている。このために、チャージポンプ回路などの昇圧回路がＩＣに備えられる。
【０００３】
図５は従来の昇圧回路の構成を示す図である。図５において、初段のチャージポンプユニットＵ１から出力段のチャージポンプユニットＵｎまでＮ段のチャージポンプユニット（以下、ユニットと称することがある。）が直列に接続されている。初段のユニットＵ１に電源電圧Ｖｃｃ（例えば、２Ｖや３Ｖなど）がダイオード接続されたＮ型ＭＯＳ（以下、ＮＭＯＳ）トランジスタＱ０を介して供給される。また、出力段のユニットＵｎからの出力は、出力用キャパシタＣｏに充電されるとともに、所定の出力電圧Ｖｏｕｔ（例えば、１０Ｖ）で出力される。
【０００４】
各ユニットＵ１〜Ｕｎは、同様の構成であり、例えばユニットＵ１を例に説明すると、ＮＭＯＳトランジスタＱ１とキャパシタＣ１とを備えている。ＮＭＯＳトランジスタＱ１のソースＳは、ＮＭＯＳトランジスタＱ０を介して電源電圧Ｖｃｃに接続されるとともに、ゲートＧに接続されており、いわゆるダイオード接続とされている。また、そのドレインＤは次段のユニットＵ２に接続されている。また、キャパシタＣ１は一端がソースＳに接続され、他端がクロックライン（この場合は、クロックＣＬＫ１のクロックライン）に接続される。なお、各ユニットのキャパシタは、奇数番のユニットＵ１，Ｕ３などではクロックＣＬＫ１のクロックラインに接続され、偶数番のユニットＵ２，Ｕ４などではクロックＣＬＫ２のクロックラインに接続される。
【０００５】
クロックＣＬＫ１及びクロックＣＬＫ２は、例えば、電源電圧Ｖｃｃと同じ振幅電圧で所定の周波数を持ち、ほぼ逆位相の状態で変化する二相クロックである。
【０００６】
この図５の昇圧回路においては、クロックＣＬＫ１、ＣＬＫ２を動作させると、電源電圧Ｖｃｃが各ユニット毎に順次チャージアップされ、昇圧された出力電圧Ｖｏｕｔが出力される。この出力電圧Ｖｏｕｔが、ＥＥＰＲＯＭなどの所定の端子に供給される。
【０００７】
【発明が解決しようとする課題】
各ユニットのＮＭＯＳトランジスタは、そのドレインＤ、ソースＳ等が形成されるＰ型基板がグランド電位に接続されており、また、そのゲートＧがソースＳに直接接続されている。そして、そのゲートＧとドレインＤ間に閾値電圧（スレッショルド電圧）Ｖｔｈが存在するから、各ユニットのドレイン電位はソース電位から閾値電圧Ｖｔｈだけ低い電位になる。即ち、各ユニットで昇圧される電圧は、［Ｖｃｃ−Ｖｔｈ］にとどまることになる。
【０００８】
ここで、各ユニットでのＮＭＯＳトランジスタの閾値電圧Ｖｔｈは、基板バイアス効果によって、そのソース電位と基板電位（即ち、グランド電位）との電位差が大きくなるにつれて大きくなる。したがって、初段ユニットＵ１から出力段ユニットＵｎに近づくほど、ユニット当たりの昇圧される電圧は少なくなってしまう。
【０００９】
このことから、電源電圧Ｖｃｃからある程度高い出力電圧を得ようとする場合には、より多くのチャージポンプユニットを直列に接続する必要が生じる。また、電源電圧Ｖｃｃより閾値電圧Ｖｔｈが高くなるような場合には、昇圧動作そのものができなくなってしまうことになる。
【００１０】
このような、昇圧動作に関する問題は、電源電圧Ｖｃｃが低いほど顕著に現れるから、電源電圧が低電圧化する傾向にある最近の集積回路装置では、特に、解決が望まれている。
【００１１】
そこで、本発明は、ＭＯＳトランジスタの閾値電圧による昇圧制限をなくし或いは低減し、必要な高電圧の出力を、より少ないチャージポンプユニット数で得ることができる、昇圧回路を備えた半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の請求項１の昇圧回路を備えた半導体装置は、ＭＯＳトランジスタとキャパシタを有するチャージポンプユニットが直列接続され、クロックにしたがって電源電圧を昇圧する半導体装置において、
前記チャージポンプユニットの各々は、主の第２導電型ＭＯＳトランジスタと、この主の第２導電型ＭＯＳトランジスタの入力側であるソースに一端が接続された主キャパシタと、前記主の第２導電型ＭＯＳトランジスタのソースとゲート間にソースとドレインが接続されゲートが前記主の第２導電型ＭＯＳトランジスタの出力側であるドレインに接続された副の第２導電型ＭＯＳトランジスタと、前記主の第２導電型ＭＯＳトランジスタのゲートに一端が接続された副キャパシタとを有し、
前記主キャパシタの他端には、当該チャージポンプユニットが奇数番目であれば第１クロックが供給され、偶数番目であれば前記第１クロックとほぼ逆位相でローレベル区間が重ならない第３クロックが供給され、前記副キャパシタの他端には、当該チャージポンプユニットが奇数番目であればハイレベル区間が前記第３クロックのローレベル区間内にある第２クロックが供給され、偶数番目であれば前記第２クロックとほぼ逆位相でハイレベル区間が重ならない第４クロックが供給されて、これら第１クロック乃至第４クロックの４相クロックでチャージポンプ動作を行い、
前記主の第２導電型ＭＯＳトランジスタ及び副の第２導電型ＭＯＳトランジスタが、第１導電型基板に形成された第２導電型ウエルと、この第２導電型ウエル中に形成された第１導電型ウエルと、この第１導電型ウエル中に形成され且つ該第１導電型ウエルと外部で接続されている第２導電型のソース領域、このソース領域とチャネル領域を隔てて形成された第２導電型ドレイン領域、前記チャネル上方に絶縁物を介して形成されたゲートとを備えたウエル分離形式であり、
前記第２導電型ウエルは、前記第１導電型基板との間、及び前記第１導電型ウエルとの間が、逆バイアスされるように高電位点に接続されることを特徴とする
【００１３】
この請求項１記載の昇圧回路を備えた半導体装置によれば、チャージポンプユニットのＮＭＯＳトランジスタがウエル分離形式のＮＭＯＳトランジスタであり、その分離用のＮ型ウエルが、そのＮ型ウエルとＰ型基板との間及びそのＮ型ウエルとＰ型ウエルとの間が逆バイアスされるように、高電位点に接続される。これにより、直列接続されているいずれのチャージポンプユニットにおいても、Ｐ型ウエルの電位はそのソース電位と同電位にすることができる。したがって、いずれのチャージポンプユニットにおけるＭＯＳトランジスタの閾値電圧Ｖｔｈも一定の低い値となるから、少ないチャージポンプユニット数で高電圧を出力することができる。
【００１４】
さらに、副のウエル分離形式のＮＭＯＳトランジスタ及び副キャパシタをも備えて４相クロック駆動型として、主たるＮＭＯＳトランジスタのゲート電位を高くしている。これにより、主たるＮＭＯＳトランジスタとして、ウエル分離形式のＮＭＯＳトランジスタを用いることと相俟って、各ユニットの出力電圧から閾値電圧Ｖｔｈの影響を実質的に取り去ることができる。したがって、昇圧効率をより高くできるとともに、所定の電圧を得るためのユニット数をさらに少なくすることができる。
【００１５】
更に、チャージポンプユニット当たりの昇圧電圧が高く維持できるから、電流駆動能力を高くすることができ、昇圧動作の高速化を図ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の昇圧回路を備えた半導体装置実施の形態について、図１〜図４を参照して説明する。
【００１７】
図１は本発明の第１の実施の形態に係る、ＮＭＯＳ型のウエル分離形式のＭＯＳトランジスタを用いた、４相クロック駆動方式の昇圧回路を示す図である。図２は、そのＮＭＯＳ型のウエル分離形式のＭＯＳトランジスタの断面構造を示す図であり、また、図３は４相クロックのタイミングを示す図である。
【００１８】
図１において、初段のチャージポンプユニットＵ１１から出力段のチャージポンプユニットＵ１ｎまでＮ段のチャージポンプユニット（以下、ユニット）が直列に接続されている。
【００１９】
初段のユニットＵ１１に電源電圧Ｖｃｃ（例えば、２Ｖや３Ｖなど）が電源スイッチＳＷ１０を介して供給される。このスイッチＳＷ１０は、通常のＮＭＯＳトランジスタでよい。このＮＭＯＳトランジスタＱ１０は、そのゲートに昇圧回路を駆動するためのイネーブル信号ＥＮが印加されるとオンされる。なお、イネーブル信号ＥＮは電源電圧Ｖｃｃとする。このＮＭＯＳトランジスタＱ１０をスイッチＳＷ１０として用いることにより、そのオン時にダイオードとして機能し、そのオフ時には電源電圧Ｖｃｃからチャージポンプ回路への電流の流れる経路を完全にオフする。
【００２０】
また、出力段のユニットＵ１ｎからの昇圧された出力は、出力用キャパシタＣｏに充電されるとともに、出力電圧Ｖｏｕｔ（例えば、１０Ｖ）として出力される。
【００２１】
各ユニットＵ１１〜Ｕ１ｎは、同様の構成であるので、以下、ユニットＵ１１を例に説明する。ユニットＵ１１は、ウエル分離形式の主たるＮＭＯＳトランジスタＱ１１−１と主キャパシタＣ１１−１とを備えている。この主たるＮＭＯＳトランジスタＱ１１−１と主キャパシタＣ１１−１は、従来の図５のＮＭＯＳトランジスタＱ１とキャパシタＣ１に対応する。
【００２２】
この第１の実施の形態では更に、ウエル分離形式のＮＭＯＳトランジスタＱ１１−１のゲートＧとソースＳ間に、ウエル分離形式の副のＮＭＯＳトランジスタＱ１１−２を接続している。そのＮＭＯＳトランジスタＱ１１−２のゲートは、ＮＭＯＳトランジスタＱ１１−１のドレインＤに接続されている。また、ＮＭＯＳトランジスタＱ１１−１のゲートＧは、副キャパシタＣ１１−２の一端に接続されている。この副キャパシタＣ１１−２はゲート電圧制御用であるので、主キャパシタＣ１１−１に比して、小さい容量でよい。主キャパシタＣ１１−１の他端は、第１クロックＣＬＫ１のラインに接続され、副キャパシタＣ１１−２の他端は、第２クロックＣＬＫ２のラインに接続される。
【００２３】
図３に示されるように、第１クロックＣＬＫ１と第３クロックＣＬＫ３とはほぼ逆位相の関係にあり、そのＬレベル（ローレベル）が重ならないようになっている。また、第２クロックＣＬＫ２と第４クロックＣＬＫ４とはほぼ逆位相の関係にあり、そのＨレベル（ハイレベル）が重ならないようになっている。第１クロックＣＬＫ１と第２クロックＣＬＫ２は奇数番のユニットＵ１１、Ｕ１３等に使用され、また、第３クロックＣＬＫ３と第４クロックＣＬＫ４は偶数番のユニットＵ１２、Ｕ１４等に使用される。なお、これらクロックＣＬＫ１〜ＣＬＫ４のＨレベルの電圧値は、任意の値で良いが、例えば電源電圧Ｖｃｃと同じとするのが回路構成上望ましい。
【００２４】
ウエル分離形式のＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−２の構成を、図２を参照して、説明する。
【００２５】
Ｐ型基板ＰｓｕｂにＮ型ウエルＮｗｅｌｌを形成する。このＮ型ウエルＮｗｅｌｌ中にＰ型ウエルＰｗｅｌｌを形成する。このＰ型ウエルＰｗｅｌｌ中にｎ+のドレイン領域と、これとチャネル領域を隔ててｎ+のソース領域を形成し、そのチャネル領域上方に絶縁膜を介してゲートＧを設ける。各領域にはそれぞれコンタクトを設けて、ソースＳ及びドレインＤを形成する。
【００２６】
また、Ｐ型基板Ｐｓｕｂには、ｐ+のコンタクト領域を形成して、コンタクトを設けて、グランド電位に接続するようにする。Ｎ型ウエルＮｗｅｌｌには、ｎ+のコンタクト領域を形成して、コンタクトを設けて、Ｎ型ウエル端子ｎｗとする。Ｐ型ウエルＰｗｅｌｌには、ｐ+のコンタクト領域を形成して、コンタクトを設けて、Ｐ型ウエル端子ｐｗとする。このＰ型ウエル端子ｐｗを、ソースＳに接続するようにする。Ｎ型ウエル端子ｎｗを、高い電位点、例えばＰ型ウエル端子ｐｗに接続するようにしている。
【００２７】
このように構成されるウエル分離形式のＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−２では、分離用のＮ型ウエルＮｗｅｌｌが高電位点に接続されるから、Ｐ型基板Ｐｓｕｂとの間及びＰ型ウエルＰｗｅｌｌとの間がそれぞれ逆バイアスされる。したがって、図中に破線で示すように形成されるＰＮ接合部のダイオードは、導通が阻止されるから、Ｐ型ウエルＰｗｅｌｌはＰ型基板Ｐｓｕｂから電気的に分離される。なお、Ｎ型ウエル端子ｎｗを、Ｐ型ウエル端子ｐｗに接続する場合には、Ｎ型ウエルＮｗｅｌｌはＰ型ウエルＰｗｅｌｌと同電位になる。
【００２８】
これにより、Ｐ型ウエルＰｗｅｌｌの電位は、Ｐ型基板Ｐｓｕｂの電位とは関係なく、ソースＳの電位により決定されることになる。したがって、ソースＳの電位が高くなっても、基板バイアス効果による閾値電圧Ｖｔｈは何ら影響されることなく、低い一定値を保つことになる。
【００２９】
さて、このように構成される本発明の昇圧回路の動作を図１〜図３を参照しつつ説明する。
【００３０】
まず、イネーブル信号ＥＮがスイッチ１０に印加されるとＮＭＯＳトランジスタＱ１０がオンし、電源電圧Ｖｃｃからその閾値電圧Ｖｔｈだけ低下した電圧が初段のユニットＵ１１に供給される。これと同時に、４相クロックＣＬＫ１〜ＣＬＫ４が供給される。これにより、昇圧回路が起動される。
【００３１】
図３のクロックタイミング図を参照して、各タイミング区間ｉ〜区間viiiごとに昇圧動作を説明する。
【００３２】
区間ｉでは、第１クロックＣＬＫ１はＬレベルにあり、主キャパシタＣ１１−１は入力される電位に向かって充電される。
【００３３】
区間iiでは、第１クロックＣＬＫ１がＨレベルである。したがって、ＮＭＯＳトランジスタＱ１１−１のソース電位は、電荷保存則により主キャパシタＣ１１−１に充電されている電圧にＨレベル（即ち、電源電圧Ｖｃｃ）の電位が重畳された電位になる。このときのソース電位は、理想的には２Ｖｃｃ−Ｖｔｈである。このソース電位は電源電圧Ｖｃｃよりも高いが、ＮＭＯＳトランジスタＱ１０がダイオード接続と同じ状態になっており、逆流が阻止されるから、電源電圧Ｖｃｃに向かって逆に流れることはない。
【００３４】
また、ウエル分離形式のＮＭＯＳトランジスタＱ１１−１のＰ型ウエルＰｗｅｌｌとドレインＤとの間にできる寄生ダイオードにより、第２段ユニットＵ１２の主キャパシタＣ１２−１は、主キャパシタＣ１１−１に充電されている電荷により充電される。一方、その主キャパシタＣ１１−１の電位がＮＭＯＳトランジスタＱ１１−２のゲートＧに印加され、ＮＭＯＳトランジスタＱ１１−２がオンされる。これにより副キャパシタＣ１１−２が充電されるとともに、ＮＭＯＳトランジスタＱ１１−１のゲートＧにゲート電圧が印加される。そして、このゲート電圧の印加により、ＮＭＯＳトランジスタＱ１１−１がオンされる。
【００３５】
区間iiiでは、第３クロックＣＬＫ３がＬレベルになるから、オンされたＮＭＯＳトランジスタＱ１１−１を通して、第２ユニットＵ１２の主キャパシタＣ１２−１が更に充電されることになる。
【００３６】
区間ivでは、第２クロックＣＬＫ２がＨレベルになる。したがって、ＮＭＯＳトランジスタＱ１１−１のゲートＧの電位は、副キャパシタＣ１１−２の充電電圧にＨレベルの電位が重畳された電位となる。これにより、ＮＭＯＳトランジスタＱ１１−１の導通度が良くなり、ウエル分離形式のＮＭＯＳトランジスタＱ１１−１の利点である閾値電圧Ｖｔｈが一定であることと相俟って、次段のユニットＵ１２の主キャパシタＣ１２−１への充電がより高く、かつより早く行われる。
【００３７】
区間vでは、第２クロックＣＬＫ２がＬレベルに復帰して、主キャパシタＣ１２−１から逆に充電されることがないようにする。区間viでは、第３クロックＣＬＫ３がＨレベルになるから、ユニットＵ１２のソース電位は主キャパシタＣ１２−１に充電されている電圧にＨレベルを重畳した電位となる。この時点ではＮＭＯＳトランジスタＱ１２−２は既にオンされている。したがって、このソース電位が、ＮＭＯＳトランジスタＱ１２−２を介して、ＮＭＯＳトランジスタＱ１２−１のゲートＧに印加されるから、ＮＭＯＳトランジスタＱ１２−１はオンする。したがって、ユニットＵ１２の主キャパシタＣ１２−１に充電されている電荷は、ＮＭＯＳトランジスタＱ１２−１を通して、次段のユニットであるユニットＵ１３（図示していない）に供給される。
【００３８】
また、この時のＮＭＯＳトランジスタＱ１２−１のソース電位、即ちＮＭＯＳトランジスタＱ１１−１のドレイン電位は、ＮＭＯＳトランジスタＱ１１−１のソース電位よりも高くなっているが、ＮＭＯＳトランジスタＱ１１−１により阻止されるから、逆に流れることはない。
【００３９】
区間viiでは、第１クロックＣＬＫ１がＬレベルに復帰して、次段ユニットの主キャパシタから逆に充電されることがないようにする。区間viiiでは、第４クロックＣＬＫ４がＨレベルになるから、ＮＭＯＳトランジスタＱ１２−１のゲートＧの電位は、副キャパシタＣ１２−２の充電電圧にＨレベルの電位が重畳された電位となる。これにより、ＮＭＯＳトランジスタＱ１２−１の導通度が良くなり、ウエル分離形式のＮＭＯＳトランジスタＱ１２−１の利点である閾値電圧Ｖｔｈが一定であることと相俟って、次段のユニットＵ１２の主キャパシタＣ１２−１への充電がより高く、かつより早く行われる。
【００４０】
以上、初段のユニットＵ１１及び第２段のユニットＵ１２のチャージポンプによる昇圧動作を、クロックタイミングの区間ｉ〜区間viii毎に説明した。この区間ｉ〜区間viiiのような動作が、クロックＣＬＫ１〜ＣＬＫ４の変化に合わせて、各ユニットＵ１１〜Ｕ１ｎで、継続して行われる。その結果、電源電圧Ｖｃｃ（例えば、２Ｖや３ｖ）が、昇圧されて出力電圧Ｖｏｕｔ（例えば、１０ｖ）として出力される。
【００４１】
この第１の実施の形態では、各ユニットの主たるＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−１として、ウエル分離形式のＮＭＯＳトランジスタを用い、その分離用のＮ型ウエルＮｗｅｌｌを高電位点（例えば、Ｐ型ウエル端子ｐｗ）に接続している。これにより、昇圧回路中のどのユニットにおいても、主たるＮＭＯＳトランジスタの閾値電圧Ｖｔｈは、低い一定の値となる。したがって、従来のように、出力段ユニットＵｎに近づくほど、ユニット当たりの昇圧される電圧が少なくなるという問題は解決されている。これにより、より少ないユニット数で所要の電圧に昇圧することができる。
【００４２】
さらに、副のウエル分離形式のＮＭＯＳトランジスタＱ１１−２〜Ｑ１ｎ−２及び副キャパシタＣ１１−２〜Ｃ１ｎ−２を備えて４相クロック駆動型として、主たるＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−１のゲート電位を高くしている。これにより、主たるＮＭＯＳトランジスタＱ１１−１〜Ｑ１ｎ−１として、ウエル分離形式のＮＭＯＳトランジスタを用いることと相俟って、各ユニットの出力電圧から閾値電圧Ｖｔｈの影響を実質的に取り去ることができる。したがって、昇圧効率をより高くできるとともに、昇圧速度を早くすることができる。
【００４３】
図４は本発明の第２の実施の形態に係る、ＮＭＯＳ型のウエル分離形式のＭＯＳトランジスタを用いた、２相クロック駆動方式の昇圧回路を示す図である。
【００４４】
図４において、初段のユニットＵ２１から出力段のユニットＵ２ｎまでＮ段のユニットが直列に接続されている。
【００４５】
初段のユニットＵ２１に電源電圧Ｖｃｃが電源スイッチＳＷ２０を介して供給される。このスイッチＳＷ２０は、図１の第１の実施の形態におけるスイッチ１０と同様であり、やはり通常のＮＭＯＳトランジスタＱ２０を用いている。
【００４６】
また、出力段のユニットＵ２ｎからの昇圧された出力は、出力用キャパシタＣｏに充電されるとともに、出力電圧Ｖｏｕｔ（例えば、１０Ｖ）として出力される。
【００４７】
各ユニットＵ２１〜Ｕ２ｎは、同様の構成であるので、以下、ユニットＵ１１を例に説明する。ユニットＵ２１は、ウエル分離形式のＮＭＯＳトランジスタＱ２１とキャパシタＣ２１とを備えている。このＮＭＯＳトランジスタＱ２１とキャパシタＣ２１は、従来の図５のＮＭＯＳトランジスタＱ１とキャパシタＣ１に対応する。
【００４８】
つまり、この第２の実施の形態では、各ユニットＵ２１〜Ｕ２ｎのＮＭＯＳトランジスタとして、図２で説明した、ウエル分離形式のＮＭＯＳトランジスタＱ２１〜Ｑ２ｎを用いている。そして、直列接続された各ユニットＵ２１〜Ｕ２ｎにより、電源電圧Ｖｃｃが順次昇圧され、出力電圧Ｖｏｕｔが出力される。
【００４９】
このときに、各ＮＭＯＳトランジスタＱ２１〜Ｑ２ｎのソースＳの電位が高くなるが、Ｐ型ウエルＰｗｅｌｌの電位はＰ型基板Ｐｓｕｂの電位とは関係なく、ソースＳの電位により決定される。したがって、ソースＳの電位が高くなっても、基板バイアス効果によっては閾値電圧Ｖｔｈは何ら影響されない。したがって、各ユニットでの閾値電圧Ｖｔｈは低い一定値を保つから、各ユニットでは同じ電圧値の昇圧が行われる。
【００５０】
この第２の実施の形態では、昇圧回路中のどのユニットにおいても、ＮＭＯＳトランジスタの閾値電圧Ｖｔｈは低い一定の値となる。したがって、従来のように、出力段ユニットＵｎに近づくほど、ユニット当たりの昇圧される電圧は少なくなるという問題は解決される。これにより、より少ないユニット数で所要の電圧に昇圧することができる。例えば、電源電圧Ｖｃｃ＝３ｖから出力電圧Ｖｏｕｔ＝１０ｖを発生させる場合について試算すると、図５の従来の昇圧回路では８段のユニットを必要とするのに対して、この第２の実施の形態の昇圧回路では４段のユニットで済ませることができる。なお、同一の条件で、第１の実施の形態の昇圧回路について試算すると、３段のユニットで済ませることができ、かつ素早く昇圧可能である。
【００５１】
第１及び第２の実施の形態において、正の電源電圧Ｖｃｃから正の高電圧Ｖｏｕｔに昇圧する例について説明したが、それら各実施の形態における昇圧回路を用いて、次のように使用することにより負の高電圧を得ることができる。
【００５２】
そのためには、図１及び図４の昇圧回路において出力電圧Ｖｏｕｔの端子をグランド電位にする。そして、クロックＣＬＫ１〜ＣＬＫ４をグランド電位と正電位（例えば、Ｖｃｃ）とに変化させる。これにより、初段のユニットＵ１１，Ｕ２１のスイッチＳＷ１０、ＳＷ２０側に、ユニット数に応じた負の高電位を発生することができる。この場合の、作用及び効果についても、第１及び第２の実施の形態で説明したのと同様である。
【００５３】
【発明の効果】
請求項１記載の昇圧回路を備えた半導体装置によれば、いずれのチャージポンプユニットにおけるＭＯＳトランジスタの閾値電圧Ｖｔｈも一定の低い値となるから、より少ないチャージポンプユニット数で高電圧を出力することができる。さらに、副のウエル分離形式のＮＭＯＳトランジスタ及び副キャパシタをも備えて４相クロック駆動型として、主たるＮＭＯＳトランジスタのゲート電位を高くしている。これにより、主たるＮＭＯＳトランジスタとして、ウエル分離形式のＮＭＯＳトランジスタを用いることと相俟って、各ユニットの出力電圧から閾値電圧Ｖｔｈの影響を実質的に取り去ることができる。したがって、昇圧効率をより高くできるとともに、所定の電圧を得るためのユニット数をさらに少なくすることができる。
【００５４】
更に、チャージポンプユニット当たりの昇圧電圧が高く維持できるから、電流駆動能力を高くすることができ、高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る、ウエル分離形式のＮＭＯＳトランジスタを用いた４相クロック駆動方式の昇圧回路を示す図。
【図２】ウエル分離形式のＮＭＯＳトランジスタの断面構造を示す図。
【図３】４相クロックのタイミングを示す図。
【図４】本発明の第２の実施の形態に係る、ウエル分離形式のＮＭＯＳトランジスタを用いた、２相クロック駆動方式の昇圧回路を示す図。
【図５】従来の昇圧回路の構成を示す図。
【符号の説明】
Ｕ１１〜Ｕ１ｎ、Ｕ２１〜Ｕ２ｎ  チャージポンプユニット
Ｑ１１−１〜Ｑ１ｎ−２、Ｑ２１〜Ｑ２ｎ  ウエル分離形式ＮＭＯＳトランジスタ
ＳＷ１０，ＳＷ２０  電源スイッチ
Ｑ１０、Ｑ２０  ＮＭＯＳトランジスタ
Ｃ１１−１〜Ｃ１ｎー１  主キャパシタ
Ｃ１１−２〜Ｃ１ｎ−２  副キャパシタ
Ｃ２１〜Ｃ２ｎ  キャパシタ
ＣＬＫ１〜ＣＬＫ４  クロック
Ｃｏ  出力用キャパシタ
Ｖｏｕｔ  出力電圧
Ｓ  ソース
Ｄ  ドレイン
Ｇ  ゲート
Ｐｓｕｂ  Ｐ型基板
Ｎｗｅｌｌ  Ｎ型ウエル
Ｐｗｅｌｌ  Ｐ型ウエル
ｎｗ  Ｎ型ウエル端子
ｐｗ  Ｐ型ウエル端子
【図１】
0003898065.tif 000002
【図２】
0003898065.tif 000003
【図３】
0003898065.tif 000004
【図４】
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【図５】
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