(57)【特許請求の範囲】
【請求項１】
下方レベル上に形成される複数の下部導体ラインであって、それぞれが上部表面を有する複数の下部導体ラインと、
側壁，下側端部，および上側端部を有する複数の抵抗性スタッドであって、それぞれの抵抗性スタッドが前記下側端部において前記下部導体ラインと電気的機械的に接触して前記下部導体ラインの上部表面上に形成される複数の抵抗性スタッドと、
前記抵抗性スタッドの間の側方に形成される複数の中間導体ラインであって、それぞれの中間導体ラインがキャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される複数の中間導体ラインと、
上方レベル上に形成される複数の上部導体ラインであって、それぞれが対応する１つの前記抵抗性スタッドの上側端部と接触する下部表面を有する複数の上部導体ラインと、
前記下部導体ラインおよび前記上部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの周囲に形成された誘電体材料とを含む相互に接続された導体ラインを備え、
前記キャパシタ誘電体層を挟んで前記抵抗性スタッド，前記キャパシタ誘電体，および前記中間導体によって形成されるキャパシタは、電気的に透過性の分布抵抗性容量性ローパス減結合ネットワークを形成する、半導体デバイス。
【請求項２】
基板上に形成され、上部表面を有する下部層間誘電体（ＩＬＤ）層と、
前記下部ＩＬＤ層の上部表面上に形成され、前記下部ＩＬＤ層の上部表面上に同様に形成された絶縁体層によって覆われる複数の下部導体ラインであって、前記下部導体ラインおよび前記絶縁体層のそれぞれが上部表面を有する複数の下部導体ラインと、
側壁，下側端部，および上側端部を有する複数の抵抗性スタッドであって、それぞれの抵抗性スタッドが前記下側端部において前記下部導体ラインと電気的機械的に接触して前記下部導体ラインの上部表面の上に形成される複数の抵抗性スタッドと、
前記抵抗性スタッドの間の側方に形成される複数の中間導体ラインであって、それぞれの中間導体ラインがライナ層およびキャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される複数の中間導体ラインと、
上方レベル上に形成される複数の上部導体ラインであって、それぞれが対応する１つの前記抵抗性スタッドの上側端部と接触する下部表面を有する複数の上部導体ラインと、
前記下部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの下の中央ＩＬＤ層と、
前記上部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの上の上部ＩＬＤ層とを含む相互接続された導体ラインを備え、
前記キャパシタ誘電体層および前記ライナ層を挟んで前記抵抗性スタッド，前記キャパシタ誘電体，および前記中間導体ラインによって形成されるキャパシタは、電気的に透過性の分布抵抗性容量性ローパス減結合ネットワークを形成する、半導体デバイス。
【請求項３】
基板上に形成され、上部表面を有する下部層間誘電体（ＩＬＤ）層を形成する工程と、
前記下部ＩＬＤ層の上部表面上に形成され、前記下部ＩＬＤ層の上部表面上に同様に形成される絶縁体層によって囲まれる複数の下部導体ラインであって、前記下部導体ラインおよび前記絶縁体層のそれぞれが上部表面を有する複数の下部導体ラインを形成する工程と、
側壁，下側端部，および上側端部を有する複数の抵抗性スタッドであって、それぞれの抵抗性スタッドが前記下側端部において前記下部導体ラインと電気的機械的に接触して前記下部導体ラインの上部表面上に形成される複数の抵抗性スタッドを形成する工程と、
前記抵抗性スタッドの間の側方に形成される複数の中間導体ラインであって、それぞれの中間導体ラインがライナ層およびキャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される複数の中間導体ラインを形成する工程と、
上方レベル上に形成される複数の上部導体ラインであって、それぞれが対応する１つの前記抵抗性スタッドの上部表面と接触する下部表面を有する複数の上部導体ラインを形成する工程と、
前記下部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの下の中央ＩＬＤ層を形成する工程と、
前記上部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの上の上部ＩＬＤ層を形成する工程とを含む、相互接続された導体ラインを備える半導体デバイスであって、
前記キャパシタ誘電体層および前記ライナ層を挟んで前記抵抗性スタッド，前記キャパシタ誘電体，および前記中間導体ライナーによって形成されるキャパシタは、電気的に透過性の分布抵抗性容量性ローパス減結合ネットワークを形成する、半導体デバイスを形成する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関し、特に、ディジタル・スイッチング・ノイズまたは他の望まれない一時的信号によって生じる干渉からの半導体デバイス上の導体の保護に関する。
【０００２】
【従来の技術】
システムオンチップ（ＳＯＣ）混合信号アプリケーションにおいて直面している課題は、小信号アナログ回路からのディジタル・スイッチング・ノイズの分離の問題である。スイッチング波形によって誘導された一時的ノイズ信号が小信号アナログ回路から遠ざけられ、ディジタル波形によるアナログ関数の変調もしくはポンピングを避けることが極めて重要である。
【０００３】
他の状況において、ＲＦアナログ・シングル・チップ・アプリケーションは、チップの様々な部分が相互に分離されることを必要とする。
【０００４】
例えば、大部分のデバイスにおいて、１つの回路におけるＲＦエネルギは、同じ周波数かまたは別の周波数において、隣接するＲＦ回路へ結合するのを阻止される必要がある。ＲＦエネルギのこのような結合は、望まれない混合プロダクト（product）とスプリアスレスポンスとを生じさせる可能性がある。ＲＦ電力増幅器を利用するシングル・チップ設計においては、出力増幅器からより低い信号レベル回路への帰還を回避しなければならない。
【０００５】
さらに他の例では、ＤＲＡＭ（ダイナミックＲＡＭ）およびｅＤＲＡＭ（組み込みＤＲＡＭ）アプリケーションにおいて、センス・アンプ領域におけるノイズを最小化する必要がある。これは、オープン・ビット線アーキテクチャに特に当てはまる。というのは、折り返しビット線アーキテクチャによって与えられる同相ノイズ除去が実現されないからである。６Ｆ2 （面積）以下の拡張ＤＲＡＭセル・レイアウトは、シングル・ビット線配線レベルを有する折り返しビット線アーキテクチャを備えていない。このようなＤＲＡＭおよびｅＤＲＡＭ設計に関して、本発明は、センス・アンプ回路において結合ノイズの低減を与える。
【０００６】
回路を相互に減結合し遮蔽するための周知の一般的なアプローチは、シリコン基板にゲート酸化物キャパシタまたはトレンチ・キャパシタのような別個の減結合キャパシタを作成することに依存し、高感度回路とノイズ源との間の距離を大きくするレイアウトを利用することによる。したがって、減結合キャパシタはこれまで金属配線レベル内に形成されてきた。一方、減結合キャパシタは別個の要素によって形成されてきたので、構造内の特定の点においてキャパシタンスの過度の集中が存在する。さらに、構造内に含まれる分布抵抗はなく、容量性構造へ意図的に組み込まれた抵抗もない。
【０００７】
Gardnerの米国特許第５，２８５，０１７号公報は、“Embedded Ground Plane and Shielding Structures Using Sidewall Insulators in High Frequency Circuits Having Vias”を開示する。この開示では、金属遮蔽層が２つの隣接する金属配線レベルの間に形成されるが、層間キャパシタンスを高めて減結合効果を向上させるための試みはなされていない。
【０００８】
“Capacitor Fabricated on a Substrate Containing Electronic Circuitry”と称するVu等の米国特許第５，４７２，９００号公報は、半導体基板上の配線層内に付着した２つの金属キャパシタ極板間に形成された減結合キャパシタを有する構造を教示する。減結合キャパシタンスは、２つの極板間の水平面上に形成された別個の薄い二酸化シリコン（ＳｉＯ2 ）層を与えることによって実現される。構造へ集積されて低周波数で減結合効果を向上させる直列抵抗はないので、減結合効果の限られた向上を実現するために、別個の抵抗器をシリコン基板内に形成する必要がある。
【０００９】
“Semiconductor Device with Increased On-Chip Decoupling”と称するCronin等の米国特許第５，６６８，３９９号公報は、薄い誘電体によって隔てられた一組の水平で並行の極板で形成された減結合キャパシタ構造を開示する。
【００１０】
“Dual Damascene Processing for Semiconductor Chip Interconnects”と称するGrill等の米国特許第６，１４０，２２６号公報を参照されたい。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、電子集積回路デバイスにおける減結合効果の向上を提供することである。
【００１２】
本発明の他の目的は、チップ上のレベル間の改良された金属配線を提供することである。
【００１３】
本発明の他の目的は、電子集積回路デバイスにおいてそれらが必要とされる位置に可能な限り近接して、抵抗性容量性（Resistive-Capacitive；ＲＣ）減結合ネットワークを形成することである。
【００１４】
【課題を解決するための手段】
（用語の解説）
電気的多孔性（Electrical porosity）とは、誘電体構造中に広がり、電流が構造内の多くの“孔隙（pore）”を通って流れるのを可能にする導体のアレイが存在する場合に構造が電気的に透過性であることである。導体のアレイは、誘電体構造中に通過または広がり、流体が機械的孔隙を通って流れるように電流が電気的孔隙を通って流れるのを可能にする抵抗性スタッドのアレイ等にすることができる。
【００１５】
本発明によれば、分布抵抗およびキャパシタンスが、チップ上の２つの金属配線レベル間に形成される。
【００１６】
さらに、本発明によれば、分布ＲＣ減結合ネットワークが、チップ上の２つの金属配線レベル間に集積される。
【００１７】
したがって、本発明によれば電気的に透過性の構造が形成され、隣接する回路間のノイズを低減し、回路機能の配置をより密集させ、全体の密度をより高めることを可能にする。
【００１８】
本発明は、上部および下部オンチップ・バス配線層間に電気的に透過性の減結合／遮蔽層を製造する構造および方法を与える点で上述の従来技術と異なる。本発明は、上部配線層と底部配線層との間にある導体の側壁表面上に集積された分布キャパシタ抵抗構造を形成することによって減結合キャパシタンスの拡張を実現する。この構造およびプロセスは、ＳｉＯ2 よりも高い誘電率を有する誘電体材料、例えば窒化シリコン（Ｓｉ3 Ｎ4 ），五酸化タンタル（Ｔａ2 Ｏ5 ），酸化ジルコニウム（Ｚｒ2 Ｏ5 ），酸化アルミニウム（Ａｌ2 Ｏ3 ）およびバリウム・チタン酸ストロンチウム（ＢａＳｒＴｉＯ3 ）等による集積化に従う。
【００１９】
要するに、本発明によれば、配線レベルの側壁は、側壁構造へ集積された分布キャパシタンスおよび抵抗を含み、好ましくは電気的多孔性の改善をもたらす分布集積抵抗キャパシタンス・フィルタ・デバイスを形成する。
【００２０】
さらに、本発明の構造は、キャパシタを形成する構造内に抵抗性要素を集積するので、集積された分布ＲＣネットワーク回路が実現される。このような分布ＲＣネットワーク回路は、ノイズおよび干渉信号を発生させる外乱源の位置にごく近接してノイズおよび干渉信号をフィルタするので、既存の従来技術より効果的な減結合および遮蔽をもたらす。
【００２１】
本発明によれば、相互接続された導体ラインを備える半導体デバイスは、下方レベル上に形成されそれぞれが上部表面を有する複数の下部導体ラインと、側壁，下側端部，および上側端部を有する複数の抵抗性スタッドとを含む。それぞれの抵抗性スタッドは、その下側端部において下部導体ラインと電気的機械的に接触して下部導体ラインの上部表面上に形成される。複数の中間導体ラインが抵抗性スタッド間の側方に形成され、それぞれの中間導体ラインは、キャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される。それぞれが対応する１つの抵抗性スタッドの上側端部と接触する下部表面を有する複数の上部導体ラインが上方レベル上に形成される。下部導体ラインおよび上部導体ラインから中間導体ラインを電気的に絶縁し分離する誘電体材料が中間導体の周囲に形成される。
【００２２】
本発明の他の態様によれば、相互接続された導体ラインを備える半導体デバイスが提供される。基板上に形成される下部層間誘電体（ＩＬＤ）層は上部表面を有する。複数の下部導体ラインが下部ＩＬＤ層の上部表面上に形成され、下部ＩＬＤ層の上部表面上に同様に形成された絶縁体層によって囲まれ、下部導体ラインと絶縁体層のそれぞれは上部表面を有する。複数の抵抗性スタッドは、側壁，下側端部，および上側端部を有する。それぞれの抵抗性スタッドが、その下側端部において下部導体ラインと電気的機械的に接触して下部導体ラインの上部表面上に形成される。複数の中間導体ラインが抵抗性スタッドの間の側方に形成される。それぞれの中間導体ラインは、ライナ層およびキャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される。それぞれが対応する１つの抵抗性スタッドの上側端部と接触する下部表面を有する複数の上部導体ラインが上方レベル上に形成される。中間導体の下の中央ＩＬＤ層は、下部導体ラインから中間導体ラインを電気的に絶縁し分離する。中間導体の上の上部ＩＬＤ層は、上部導体ラインから中間導体ラインを電気的に絶縁し分離する。
【００２３】
好ましくは、それぞれの抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成され、それぞれの抵抗性スタッドは、窒化チタンおよびタンタルシリコンナイトライドより構成されるグループから選択された材料より成るライナ層によってキャパシタ誘電体層から分離され、キャパシタ誘電体層は、五酸化タンタルおよび窒化シリコンより構成されるグループから選択された材料より成る。
【００２４】
好ましくは、第二の導電ラインは、高いアスペクト比を有する。
【００２５】
好ましくは、キャパシタ誘電体層およびライナ層を挟んで抵抗性スタッド，キャパシタ誘電体，および中間導体によって形成されるキャパシタは、電気的に透過性の分布抵抗性容量性ローパス減結合ネットワークを形成する。
【００２６】
【発明の実施の形態】
本発明に従って形成された電気的に透過性のオンチップ減結合／遮蔽層ＲＣネットワークを有するデバイスと、このようなデバイスを形成するための本発明に係るプロセス工程とを以下に説明する。
【００２７】
図１５は、本発明に係るシステムオンチップ（ＳＯＣ）デバイス１０における電気的に透過性のオンチップ減結合／遮蔽層の第一の実施の形態を示す。図１〜１５は、基板１２上にデバイス１０を形成するための一連のプロセス工程を示す。基板１２は、その上に電気的配線層（図示しない）が形成されたシリコン半導体基板から構成してもよい。
【００２８】
図１〜４と図５〜６とは、本発明の方法に従ってデバイス１０の製造を開始し、図７または図８によって説明される処理工程への導入の準備が整ったデバイス１０を与えるための２組の選択的な最初の処理工程を示す。図１および図５の双方の場合において、プロセスの最初の工程は、従来の方法を用いて基板１２の上にブランケット下部ＩＬＤ（ＩＬＤ）層ＩＬＤ１を形成することによって開始する。
【００２９】
次に、並行なストライプの交互のアレイである一組の並行な第一の金属配線ラインＭ１（以下「下部ラインＭ１」と称する）と一組の第一の絶縁体（誘電体）ストライプＩＮ１とを、従来の方法を用いて下部ＩＬＤ層ＩＬＤ１の上に形成する。下部ラインＭ１を、図１および２によって示すような周知のサブトラクティブ・エッチング・プロセスによって形成してもよい。代わりに、下部ＩＬＤ層（ＩＬＤ１）を形成した後に図５および６に示すようなダマシン・エッチング・プロセスによって下部ラインＭ１を形成する。
【００３０】
（第一の金属層サブトラクティブ・エッチング・プロセス）
図１は、下部ＩＬＤ層ＩＬＤ１の上にブランケット第一金属層Ｍ１Ｂを形成し、続いて、第一の金属層Ｍ１Ｂの上にページ内の後方へ延びる並行なストリップのフォトレジスト・マスクＰＲ（並行なウィンドウＷ１〜Ｗ４もその間でページ内の後方へ延びる）を形成した後のデバイス１０を示す。
【００３１】
続いて、図２に示すように、次の工程はマスクＰＲを用いて反応性イオンエッチング（ＲＩＥ）のようなサブトラクティブ・エッチング・プロセスを実行し、ページ内の後方へ延びる並行なトレンチＴＲ１〜ＴＲ４をブランケット層Ｍ１Ｂを貫いて第一のレベル間層ＩＬＤ１の上部表面までエッチングし、図２に示す一組の並行な下部ラインＭ１を形成する。下部ラインＭ１はまた、並行なトレンチＴＲ１〜ＴＲ４の間の並行なストライプの形でページ内の後方へ延びる。
【００３２】
図３は、並行な下部ラインＭ１の間に並行なトレンチＴＲ１〜ＴＲ４の組を有する、マスクＰＲ除去後のデバイス１０を示す。
【００３３】
図４は、第一の絶縁体（誘電体）層ＩＮ１を付着することによってトレンチＴＲ１〜ＴＲ４を充填し、下部ラインＭ１の間の並行なストライプの形でページ内の後方へ延びる第一の絶縁体（誘電体）ストライプＩＮ１をそこに形成し、続いて、下部ラインＭ１と同じレベルまでデバイス１０を平坦化する工程の後のデバイス１０を示す。
【００３４】
（第一の金属層ダマシン・エッチング・プロセス）
ダマシン・エッチング・プロセスに従って、図５は、下部ＩＬＤ層ＩＬＤ１の上にブランケット第一絶縁体層ＩＮ１を形成し、第一の絶縁層ＩＮ１の上のページ内の後方へ延びる並行なストリップのフォトレジスト・マスクＰＲ（そこを貫く並行なウィンドウＷ１〜Ｗ３もその間でページ内の後方へ延びる）を用いてパターニングした後のデバイス１０を示す。
【００３５】
ダマシン・プロセスの次の工程において、フォトレジスト・マスクＰＲを貫くウィンドウＷ１〜Ｗ３を通してエッチングを行い、同様にページ内の後方へ延び、第一の絶縁層ＩＮ１を貫いて下部ＩＬＤ層ＩＬＤ１までのトレンチＴＲ１〜ＴＲ３の並行なアレイを形成することにより、第一の絶縁層ＩＮ１の並行なストリップのアレイを形成する。
【００３６】
図６は、トレンチＴＲ１〜ＴＲ３を金属の並行なストリップで充填し、同様にページ内の後方へ延びる下部ラインＭ１を形成した後の図５のデバイス１０を示す。後続の工程は、デバイス１０の上部表面を平坦化する。
【００３７】
サブトラクティブ・エッチング・プロセスを示す図１〜４のサブトラクティブ・エッチング・プロセスか、または、図５および６のダマシン・エッチング・プロセスの後に、第二組の並行な中間ラインＭ２（以下「中間ラインＭ２」と称する）を形成する。一方、図７によって示すサブトラクティブ・エッチング・オプションまたは図８および９によって示すダマシン・オプションを含む第二の金属配線ラインを形成するための２つの二者択一のプロセスがある。
【００３８】
（第二の金属層サブトラクティブ・エッチング・オプション）
図７は、ブランケット・メタライゼーション層Ｍ２Ｂから中間ラインＭ２を形成するためのサブトラクティブ・エッチング・オプションの一連の工程の結果を示す。これは、下部ラインＭ１の並行なストライプおよび第一の絶縁層ＩＮ１の並行なストライプの上部表面を覆うブランケット，中央ＩＬＤ層ＩＬＤ２を付着する工程から図７において開始する。続いて、中央ＩＬＤ層ＩＬＤ２を平坦化する。次に、厚いブランケット第二金属（Ｍ２）配線層を平坦化されたＩＬＤ２層の上に形成する。続いて、ページ内の後方へ延び、そこを貫くウィンドウＷ１〜Ｗ５によって間隔を置いて配置された別のフォトレジスト・マスクＰＲを第二の金属配線層Ｍ２Ｂの上に形成する。ウィンドウＷ１〜Ｗ５を下部ラインＭ１のアレイの一直線上に配置する。マスクＰＲの並行なフォトレジスト・ストライプは、第一の絶縁体（誘電体）層ＩＮ１の並行なストライプの一直線上にあり、これと整合する。次に、一組の中間ラインＭ２を並行な配線ストライプの形式で形成する。ウィンドウＷ１〜Ｗ５による異方性エッチングによって中間ラインＭ２を形成し、中間金属ラインＭ２を貫いて中央ＩＬＤ層ＩＬＤ２まで達するスロットＳ１，Ｓ２，Ｓ３，Ｓ４，およびＳ５を形成する。こうして、スロットＳ１，Ｓ２，Ｓ３，Ｓ４，およびＳ５を、金属中間ラインＭ２のわきと中間ラインＭ２の間とに配置し、スロットＳ１，Ｓ２，Ｓ３，Ｓ４，およびＳ５は下部ラインＭ１のストライプの一直線上に整合し、またページ内の後方へ延びる。中間ラインＭ２は、第一の絶縁体（誘電体）層ＩＮ１の並行なストライプの一直線上にあり、これと整合するということを留意されたい。
【００３９】
中間ラインＭ２が高いアスペクト比（すなわち、２：１より大きい）を有し、有効な水平のレイアウト領域に対して、中間ラインＭ２の側壁表面領域を拡大することが望ましい。導体として機能することとなる中間ラインＭ２は、例えばアルミニウム，銅，金，銀，タングステンまたはこれらの合金のような金属導体から成り、次に形成されるコンフォーマル・キャパシタ誘電体とのプロセス両立性（compatibility）を向上させるために（図示しない）チタン（Ｔｉ），タンタル（Ｔａ），窒化タンタル（ＴａＮ），またはタンタル／窒化タンタル（Ｔａ／ＴａＮ）のような導電バリア層で被覆してもよい。
【００４０】
（第二の金属層ダマシン・オプション）
図８および９は、ダマシン・プロセスによる中間ラインＭ２の形成を説明する。最初に、図８に示すように、規格外に厚い中央ＩＬＤ層ＩＬＤ２を、下部ラインＭ１と、第一の絶縁体（誘電体）層ＩＮ１の並行なストライプとの上に付着し、平坦化する。続いて、そこを貫く開口部Ｗ１〜Ｗ４を有するマスクＰＲを形成する。マスクＰＲを用いて中央ＩＬＤ層ＩＬＤ２にトレンチＳＴ１〜ＳＴ４をエッチングし、トレンチＳＴ１〜ＳＴ４の底部に十分な厚さの中央ＩＬＤ層ＩＬＤ２を残して、図９で形成される中間ラインＭ２からの下部ラインＭ１の電気的分離を与える。トレンチＳＴ１〜ＳＴ４は、下部ラインＭ１間の第一の絶縁体（誘電体）層ＩＮ１の並行なストライプに整合する。
【００４１】
図９は、フォトレジスト・マスクＰＲを除去し、中央ＩＬＤ層ＩＬＤ２内のトレンチＳＴ１〜ＳＴ４にダマシン・プロセスによって中間ラインＭ２を形成した後の図８のデバイスを示す。アルミニウム，銅，金，銀，タングステン，またはこれらの合金のような金属導体から典型的に成る中間ラインＭ２が、高いアスペクト比（すなわち２：１より大きい）を有し、有効な水平のレイアウト領域に対して導体の側壁表面領域を拡大することが望ましい。中間ラインＭ２を、次に形成されるコンフォーマル・キャパシタ誘電体とのプロセス両立性を向上させるために（図示しない）チタン（Ｔｉ），タンタル（Ｔａ），窒化タンタル（ＴａＮ），またはタンタル／窒化タンタル（Ｔａ／ＴａＮ）から選択される金属材料のような導電バリア層で被覆してもよい。中間ラインＭ２の金属ストライプはダマシン・プロセスによって形成されるので、中間ラインＭ２によって形成される金属配線ストライプ間にスロットＳ１〜Ｓ５は存在しない。図９のデバイス１０を平坦化する。
【００４２】
図１０は、マスクＰＲを除去して、中間ラインＭ２の並行なストライプをその間の並行なスロットＳ１，Ｓ２，Ｓ３，Ｓ４，およびＳ５によって露出させた後の図７のデバイス１０を示す。図１０は、また、マスクとしてラインＭ２を用いて中央ＩＬＤ層ＩＬＤ２をエッチングし、金属中間ラインＭ２間の中央ＩＬＤ層ＩＬＤ２にスロットＳ１〜Ｓ５を形成した後の図９のデバイス１０を示す。十分な厚さの中央ＩＬＤ層ＩＬＤ２が残るように、スロットのレベルが中間ラインＭ２の底部と同じ高さの時にスロットＳ１〜Ｓ５のエッチングを停止し、図７に示すのとほぼ同じ構造をもたらす。
【００４３】
図１１〜１５は、図１０に示すデバイス１０の上に本発明に従って追加の構造を形成するプロセスを説明する。
【００４４】
図１１において、（約２ｎｍから約２５ｎｍの厚さを有する）コンフォーマル・キャパシタ誘電体層ＣＤをスロットＳ１〜Ｓ５に付着し、中間ラインＭ２によって形成された金属ストライプの表面とスロットＳ１〜Ｓ５の底部における中央ＩＬＤ層ＩＬＤ２の露出した表面とを覆い、誘電体層ＣＤで覆ってスロットＳ１〜Ｓ５を狭くした後の図１０のデバイス１０を示す。誘電体層ＣＤの材料は、二酸化シリコン（ＳｉＯ2 ）より高い誘電率を与えるよう選択され、窒化シリコン（Ｓｉ3 Ｎ4 )，五酸化タンタル（Ｔａ2 Ｏ5 ），酸化ジルコニウム（Ｚｒ2 Ｏ5），酸化アルミニウム（Ａｌ2 Ｏ3 ）およびバリウム・チタン酸ストロンチウム（barium strontium titanate）（ＢａＳｒＴｉＯ3 ）より成るグループから選択された材料または他の高誘電率材料から構成してもよい。
【００４５】
次に、例えば窒化シリコン（ＳｉＮ）から成る（約２ｎｍから約１０ｎｍの厚さを有する）薄いエッチング停止層ＥＳをキャパシタ誘電体材料ＣＤの表面の上にコンフォーマルに付着し、図１１に示すようにエッチング停止層ＥＳで覆われた狭いスロットＳＴ１〜ＳＴ５を残す。
【００４６】
図１２を参照すると、スロットＳＴ１〜ＳＴ５を充填し、エッチング停止層ＥＳを覆う上部ＩＬＤ層ＩＬＤ３の付着後の図１１のデバイス１０を示す。図１２のデバイス１０を平坦化する。
【００４７】
図１３は、いくつかの処理工程を実行した後の図１２のデバイス１０を示す。最初に、図１３に示すように、平坦化された上部ＩＬＤ層ＩＬＤ３の上にパターニングされたハードもしくはレジスト・マスク層ＨＭを形成する。次に、エッチング停止層ＥＳ（例えばＳｉＮ）に対して選択的である方法で上部ＩＬＤ層ＩＬＤ３の露出部分を異方性エッチングし、エッチング停止層ＥＳで停止し、次の工程までエッチング停止層ＥＳを元のままにする。次の工程は、図１３によって示すように、短時間のＲＩＥにより、エッチング停止層ＥＳがハード・マスク層ＨＭによって保護されていないエッチング停止層ＥＳの露出部分を除去し、キャパシタ誘電体材料ＣＤでコーティングされた中間ラインＭ２の間（およびそのわき）に一組の並行なスロット（トレンチ）ＳＬ１〜ＳＬ５を形成する。スロットＳＬ１〜ＳＬ５の底部におけるエッチング停止層ＥＳの除去は、その底部において中央ＩＬＤ層ＩＬＤ２の上部表面を露出させる。
【００４８】
異方性エッチングは、下部ラインＭ１上の中央ＩＬＤ層ＩＬＤ２の露出部分を除去するまで、スロットＳＬ１〜ＳＬ５の底部へより深く続き、スロットＳＬ１〜ＳＬ５の底部において下部ラインＭ１の上部表面を完全に露出させる。
【００４９】
前に付着したキャパシタ誘電体層ＣＤは十分に厚いので、中央ＩＬＤ層ＩＬＤ２を貫く異方性ＲＩＥエッチングの後に所望のキャパシタ誘電体の厚さが残る。この異方性ＲＩＥエッチングは、図１４と共に後述するように形成される抵抗性スタッドＳＴ１〜ＳＴ３へライナ層ＬＩを通して続いて与えられる電気的および機械的接続のために下部ラインＭ１の上部表面を露出させる。
【００５０】
下部ラインＭ１まで貫くエッチングの結果として、エッチング停止層ＥＳのかなりの部分を除去する。キャパシタ誘電体材料の上にエッチング停止層ＥＳが残留せず、キャパシタンスを最大にすることが好ましい。
【００５１】
図１４を参照すると、レジストまたはハード・マスク層ＨＭを除去し、タンタル（Ｔａ），窒化チタン（ＴｉＮ），チタン／窒化チタン（Ｔｉ／ＴｉＮ），タンタルシリコンナイトライド（tantalum silicon nitride）（ＴａＳｉＮ）またはタンタル／窒化タンタル（Ｔａ／ＴａＮ）のような材料から成る導電ライナ層ＬＩをオープン・バイアにコンフォーマルに付着し、金属ラインＭ１の露出表面，中央ＩＬＤ層ＩＬＤ２，キャパシタ誘電体ＣＤ，および第三の誘電体ＩＬＤ３を覆った後の図１３のデバイス１０を示す。導電ライナ層ＬＩは、キャパシタ誘電体ＣＤと次に付着する抵抗性スタッドＳＴ１〜ＳＴ３のスタッド材料との化学反応のような悪影響を阻止する。このような化学反応は、キャパシタ誘電体ＣＤの信頼性を劣化させ、あるいはキャパシタンスを減少させることになる。
【００５２】
次に、抵抗性スタッド材料（すなわち、タングステン（Ｗ）またはドープトポリシリコン）を付着して平坦化し、図示するようにスタッドＳＴ１〜ＳＴ３を形成し、ライナ層ＬＩ，キャパシタ誘電体ＣＤおよび中間ラインＭ２の間の３つのスロットＳＬ２〜ＳＬ４を充填する。フィルタの周波数特性に依存して、好ましくは約５ミリオームセンチメートルから約１０ミリオームセンチメートルまでの電気固有抵抗を有する材料でスタッドを形成する。図１４のデバイス１０を平坦化する。
【００５３】
図１５は、第三の金属配線レベルを形成し、下部ラインＭ１および中間ラインＭ２双方に並行な方向にページの後方に延びるが、より高い平面上にある一組の並行な上部ラインＭ３（以下「上部ラインＭ３」と称する）へパターニングした後の図１４のデバイス１０を示す。上部ラインＭ３へ形成される金属層を上部ＩＬＤ層ＩＬＤ３とスタッドＳＴ１〜ＳＴ３の上部表面との上にブランケット形式で付着し、次に、上述したサブトラクティブ法の工程のような従来の方法を用いてパターニングして定める。
【００５４】
代わりに、第四の誘電体層（図示しない）を上部ＩＬＤ層ＩＬＤ３とスタッドＳＴ１〜ＳＴ３の上部表面との上に最初に付着し、次に、上部ラインＭ３用の金属で続いて充填されることとなるトレンチを第四の誘電体層（図示しない）にパターニングしてエッチングする工程により、上述したダマシン・プロセス工程を用いて上部ラインＭ３を形成してもよい。
【００５５】
上部ラインＭ３は、スタッドＳＴ１〜ＳＴ３と直接電気的／機械的に接触している。
【００５６】
オンチップ・アプリケーションにおいて、下部ラインＭ１はＶＤＤ（供給電圧）を１つのタイプの回路（例えば小信号アナログ回路）へ与えてもよく、一方上部ラインＭ３は、ＶＤＤをディジタル回路へ与えてもよい。中間ラインＭ２は、第２の固定電位（例えば大地電位）で保持される。分布抵抗性容量性スロット・ラインは、相互に分離される必要があるチップ回路に対してＶＤＤラインＭ３間のローパス減結合ネットワークを与える。下部ラインＭ１，中間ラインＭ２，上部ラインＭ３，および抵抗性スタッドＳＴ１〜ＳＴ３は全て、ページ内の後方へ相互に並行に延びるということに留意されたい。この構成は、小回路ＶＤＤ下部ラインＭ１とディジタルＶＤＤ上部ラインＭ３との間の非常に低い直流電流（ＤＣ）抵抗を可能にしながら（というのは、抵抗がラインの長さに反比例するからである）、ＲＦフィルタリングに特定のＲＣ値を与える（というのは、ＲＣプロダクトがラインの長さから独立しているからである）。
【００５７】
図１６は、金属構造Ｍ１，Ｍ２，Ｍ３およびＳＴ１〜ＳＴ３だけが見える図１５に示すデバイス１０の“Ｘ線”平面図を示す。３つの上部ラインＭ３によって覆われる３つの下部ラインＭ１を底部に示し、中間ラインＭ２はそのわきと間とにある。スタッドＳＴ１，ＳＴ２およびＳＴ３は、下部ラインＭ１および上部ラインＭ３の個々のスタックの上にある。図１６の切断線１５−１５′は、図１１〜１５が得られる横断線を示す。図１６の切断線１７−１７′は、図１７が得られる横断線を示す。
【００５８】
図１７は、図１６の切断線１７−１７′に沿って得られる図１５のデバイス１０の断面立面図であり、下部ＩＬＤＩＬＤ１によって覆われる基板１２と、対応する上部ラインＭ３によって同様に覆われたスタックＳＴ２によって覆われるＩＬＤ１の上の下部ラインＭ１とを有するデバイス１０を示す。
【００５９】
（抵抗性スタッドＳＴ２の等価回路）
図１８は、図１５〜１７のデバイス１０のスタッドＳＴ２を通る部分の電気的等価回路を示す。金属ラインＭ１，Ｍ２およびＭ３の３つを示して、スタッドＳＴ１およびＳＴ３を代表するスタッドＳＴ２に沿って分布した等価回路ＲＣ要素を説明する。等価回路において、金属ラインＭ１，Ｍ２およびＭ３を完全導体として表す。というのは、それらの抵抗はスタッドＳＴ１，ＳＴ２およびＳＴ３の分布抵抗に対してごくわずかだからである。スタッドＳＴ２は、無限級数の抵抗性セグメントから成ると仮定し、これらのうちの３つであるＲＨ１，ＲＨ２およびＲＨ３をここに示し、これらはスタッドＳＴ２の長さに沿った抵抗を説明する。実効ノードＮ１およびＮ２は無限級数の実効ノードのうちの２つを表し、スタッドＳＴ２内の２つの内部点とラインＭ１，Ｍ２およびＭ３との間の容量性抵抗性接続を示す。ノードＮ１およびＮ２から上部ラインＭ３まで延びる等価回路抵抗ＲＵ１およびＲＵ２が存在する。同様に、ノードＮ１およびＮ２から下部ラインＭ１まで延びる等価回路抵抗ＲＤ１およびＲＤ２が存在する。ラインＭ２は、実効キャパシタＣ１およびＣ２によって実効ノードＮ１およびＮ２へそれぞれ接続される。キャパシタＣ１およびＣ２は、スタッドＳＴ１〜ＳＴ３とその両側の中間ラインＭ２との間の図１５に示し上述したライナ層ＬＩおよびキャパシタ誘電体層ＣＤを挟んで形成される。下部ラインＭ１は抵抗性スタッドＳＴ２の下側端部へ直接接続されるが、スタッドＳＴ２は抵抗性であるので、ノードＮ１およびＮ２は抵抗ＲＤ１およびＲＤ２によってそこから分離される。同様に、上部ラインＭ３は、抵抗性スタッドＳＴ２の上側端部へ直接接続されるが、スタッドＳＴ２は抵抗性であるので、ノードＮ１およびＮ２は抵抗ＲＵ１およびＲＵ２によってそこから分離される。
【００６０】
（第２の実施形態：M2 ILD/M2/M3 ILDのＲＩＥパターニング）
図１９〜２２は、本発明に従って基板２２の上に形成されるデバイス２０を形成するプロセスを説明する。このデバイス２０は、基板２２の上の下部ＩＬＤ層ＩＬＤ１の上に、ページに対して横切って延びる下部ラインＭ１および上部ラインＭ３と、ページに直角に延びる中間Ｍ２ラインとのアレイを有する。
【００６１】
図１９は、第一のＩＬＤ層ＩＬＤ１によって覆われた基板２２の上に下部ＩＬＤ層ＩＬＤ１を形成した後のデバイス２０を示す。基板２２は、その上に（図示しない）他の配線層が形成された半導体構造としてもよい。金属下部ラインＭ１と第一の絶縁体（誘電体）層ＩＮ１とを、ダマシンもしくはサブトラクティブ・エッチング・プロセスによって第一のＩＬＤ層ＩＬＤ１の上に形成し、第一の実施形態と関連して上述したタイプの処理工程によって層ＩＮ１内に右から左へ延びる下部ラインＭ１を形成する。下部ラインＭ１を、誘電体層ＩＬＤ１によって囲まれる並行なストライプのアレイで形成し、下部ラインＭ１と第一のＩＬＤ層ＩＬＤ１とを平坦化してもよい。
【００６２】
次に、ブランケット中央ＩＬＤ層ＩＬＤ２を付着し、前に平坦化した第一のＩＬＤ層ＩＬＤ１および下部ラインＭ１を覆う。続いて、減結合領域の外へ配線するための（図示しない）バイアを形成する。金属の第二の層Ｍ２のブランケット層と、第三の誘電体層ＩＬＤ３のブランケット層とを付着する。
【００６３】
次に、フォトリソグラフィを利用して、層ＩＬＤ３をフォトレジスト・マスクで覆い、層ＩＬＤ３を覆い（そこを貫くウィンドウＷ１〜Ｗ５を備える）ページ内の後方へ延びる並行なストリップＰＲを有するマスクをそこから形成する。続いて、ＲＩＥのようなプロセスを用いてマスクＰＲ４内のウィンドウＷ１〜Ｗ５によるエッチングを利用して、ラインＭ１の上部表面および（図１９〜２２に断面を示していない）第一の絶縁体（誘電体）層ＩＮ１の露出表面までの（ページ内の後方へ延びる）並行なスロットＳＬ１〜ＳＬ５を形成する。並行なスロットＳＬ１〜ＳＬ５は、図２１〜２２に示すプラグＳＴ１〜ＳＴ３のためのスペースを与える。
【００６４】
図２０は、下部ラインＭ１の露出した上部表面と第一の絶縁体（誘電体）層ＩＮ１の露出表面と層ＩＬＤ２／Ｍ２／ＩＬＤ３の側壁とを覆うコンフォーマル，ブランケット・キャパシタ誘電体層ＣＤ／ＣＤ′（例えばＴａ2 Ｏ5 ，ＳｉＮ）を付着した後の図１９のデバイス２０を示す。続いて、誘電体層ＣＤ／ＣＤ′を異方性エッチングしてＲＩＥによって（約２．５ｎｍから約２５ｎｍの厚さを有する）スペーサＣＤを形成し、誘電体層ＣＤの（ファントムで示す）水平な上部表面および（ファントムで示す）水平な底部表面双方の上の部分ＣＤ′を除去する。
【００６５】
図２１は、図１４と共に上述したようにライナ層ＬＩと抵抗性スタッドＳＴ１，ＳＴ２，ＳＴ３（例えばＷ，ＴｉＮ，ＷＳｉ2 ）とを形成し、ＣＭＰによって平坦化した後の図２０のデバイス２０を示す。加えて、減結合領域の外側へ配線するための（図示しない）Ｍ２へのバイアを形成する。
【００６６】
図２２は、スタッドＳＴ１〜ＳＴ３の上部表面と上部ＩＬＤ層ＩＬＤ３の上部表面との上に、基板２２の上部表面上のページを横切る金属ラインＭ３のアレイを形成した後の図２１のデバイス２０を示す。金属ラインＭ３を付着しパターニングする方法は、上述したようなサブトラクティブまたはダマシン手法とすることができる。
【００６７】
（第３の実施形態：デュアル・ダマシン）
図２３〜２９は、本発明に従ってデバイス３０を形成するデュアル・ダマシン・プロセスを説明する。このデバイス３０は、基板３２の上の下部ＩＬＤ層ＩＬＤ１上に、ページを横切るラインＭ１およびＭ３とページ内の後方へ延びるＭ２ラインとのアレイを備える。
【００６８】
図２３は、基板３２の上に下部ＩＬＤ層ＩＬＤ１を形成した後のデバイス３０を示す。基板３２は、その上に他の配線層（図示しない）が形成された半導体基板から構成してもよい。図面上を右から左へ延びる金属下部ラインＭ１と第一の絶縁体（誘電体）層ＩＮ１とをダマシンもしくはサブトラクティブ・エッチング・プロセスによって下部ＩＬＤ層ＩＬＤ１の上に形成し、上述したタイプの処理工程を用いて、層ＩＮ１内を右から左へ延びる第一の金属ラインＭ１を形成する。下部ラインＭ１を誘電体層ＩＬＤ１によって囲まれた下部ラインＭ１の並行なストリップのアレイで形成してもよい。金属ラインＭ１と層ＩＬＤ１とを平坦化する。
【００６９】
続いて、前に平坦化した誘電体層ＩＬＤ１と金属ラインＭ１とを覆う中央ＩＬＤ層ＩＬＤ２の厚いブランケット層を付着する。中央ＩＬＤ層ＩＬＤ２は、図１９の層ＩＬＤ２およびＭ２とほぼ同じ厚さとする必要があり、図２２で製造されるのと同様の中央ＩＬＤ層ＩＬＤ２および中間ラインＭ２の構造をもたらす。次に、減結合領域の外側へ配線するための（図示しない）バイアを形成する。
【００７０】
（デュアル・ダマシン・プロセスにおける第二のメタライゼーション層およびバイアの形成）
次に、（中間ラインＭ２のためのスペースを与えるために）中央ＩＬＤ層ＩＬＤ２の上にページ内の後方へ延びるウィンドウＷ１〜Ｗ４の並行なアレイを備えるフォトレジスト・マスクＰＲを形成する。続いて、ウィンドウＷ１〜Ｗ４によって与えられる経路を通じて、ラインＭ１を横切ってページ内の後方へ延びるトレンチＴＲ１〜ＴＲ４を形成するエッチング工程を実行する。これらのトレンチは、中間ラインＭ２を形成するために適切な深さまで達し、図８に示すのと同様の深さを有する。
【００７１】
続いて、図２４において、金属ラインのわきと間からのフォトレジスト・マスクＰＲの除去、これに続く中間ラインＭ２でトレンチＴＲ１〜ＴＲ４を充填するデュアル・ダマシン・プロセスの後の図２３のデバイス３０を示す。中間ラインＭ２を平坦化し、中央ＩＬＤ層ＩＬＤ２の上部表面が同一平面上にあるような平坦な表面を製造する。（説明の便宜上図示しない）パラレル・ダマシン・セットの工程において当業者によって理解されるようなこの合間の際に、減結合領域の外側へ配線するためのバイアを形成する。
【００７２】
続いて、図２５において、中間ラインＭ２の間のウィンドウＷ１〜Ｗ５によりエッチングを行い、中央ＩＬＤ層ＩＬＤ２をエッチングした後の図２４のデバイス３０を示す。中間ラインＭ２は、下部ラインＭ１および絶縁体層ＩＮ１の上部表面まで延びる自己整合スロットＳＬ１〜ＳＬ５を形成するマスクとして機能する。加えて、図面上に示す領域のわきへブロック・マスクを用いて、図４に示すように形成されるスタッドが存在しないＭ１信号ラインへの短絡を回避する。
【００７３】
第一の絶縁体層ＩＮ１のエッチングを回避するために、中央ＩＬＤ層ＩＬＤ２を貫く時限エッチングを用いて、第一の絶縁体層ＩＮ１へのエッチングの発生がごくわずかであるよう保証してもよい。代わりに、中央ＩＬＤ層ＩＬＤ２の付着の前に、別の薄いエッチング停止層、例えば窒化シリコンを第一の絶縁体層ＩＮ１および下部ラインＭ１の上に付着してもよい。この追加のエッチング停止層は、中央ＩＬＤ層ＩＬＤ２を貫くエッチングが第一の絶縁体層ＩＮ１へ続かないことを保証する。他の代案は、ウィンドウＷ１およびＷ５の上のマスクを用いて第一の絶縁体層ＩＮ１のエッチングを阻止することである。
【００７４】
図２６は、キャパシタ誘電体層ＣＤをスロットＳＬ１〜ＳＬ５内に付着し、狭くなったスロットＳＬ１〜ＳＬ５の側壁および底部上にライナ層ＬＩを付着し、狭くなったスロットＳＬ１〜ＳＬ５へ（好ましくはタングステン（Ｗ）から構成される）下部スタッドＳＴ１〜ＳＴ３を付着し、続いてデバイス３０を平坦化した後の図２５のデバイス３０を示す。用いられる最初の処理工程は、ＲＩＥによるキャパシタ誘電体層ＣＤの異方性エッチングであり、中間ラインＭ２および中央ＩＬＤ層ＩＬＤ２の側壁上にスペーサを形成する。このエッチングは、狭くなったスロットＳＬ１〜ＳＬ５の底部において下部ラインＭ１の上部表面を再露出させる。次の工程は、狭くなったスロットＳＬ１〜ＳＬ５の側壁および底部上へのライナ層ＬＩの付着である。続いて、先の実施形態におけるのと同様に、スタッドＳＴ１〜ＳＴ３を狭くなったスロットＳＬ１〜ＳＬ５へ付着し、続いてＣＭＰによって平坦化する。
【００７５】
図２７は、下側半分の上部ＩＬＤ層ＩＬＤ３Ａを付着し、下側スタッドＳＴ１〜ＳＴ３への（そしてそれを通して下部ラインＭ１への）接続のための（図示しない）スロットをパターニングした後の図２６のデバイス３０を示す。続いて、図２６と共に上述したのと類似の工程を用いて、スペーサＣＤの上にキャパシタ・スペーサＣＤ′を形成し、ライナ層ＬＩの上にライナ層ＬＩ′を形成し、スロットを一組の上部スタッドＳＴ１′〜ＳＴ３′タングステン（Ｗ）（好ましくはタングステン（Ｗ）から構成される）で充填する。
【００７６】
図２８は、下側半分の上部ＩＬＤ層ＩＬＤ３Ａの上に上側半分の上部ＩＬＤ層ＩＬＤ３Ｂを付着しパターニングするダマシン・プロセスを実行した後の図２７のデバイス３０を示す。
【００７７】
図２９は、デュアル・ダマシン・プロセスによって上部ラインＭ３とバイア（図示しない）とを形成した後の図２８のデバイス３０を示す。
【００７８】
このタイプの回路は、ＣＭＯＳ／ＳＯＩ＆バルク，バイポーラ，ＧａＡｓ等を含む半導体技術において利用可能である。
【００７９】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）下方レベル上に形成される複数の下部導体ラインであって、それぞれが上部表面を有する複数の下部導体ラインと、側壁，下側端部，および上側端部を有する複数の抵抗性スタッドであって、それぞれの抵抗性スタッドが前記下側端部において前記下部導体ラインと電気的機械的に接触して前記下部導体ラインの上部表面上に形成される複数の抵抗性スタッドと、前記抵抗性スタッドの間の側方に形成される複数の中間導体ラインであって、それぞれの中間導体ラインがキャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される複数の中間導体ラインと、上方レベル上に形成される複数の上部導体ラインであって、それぞれが対応する１つの前記抵抗性スタッドの上側端部と接触する下部表面を有する複数の上部導体ラインと、前記下部導体ラインおよび前記上部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの周囲に形成された誘電体材料とを含む相互に接続された導体ラインを備える半導体デバイス。
（２）前記抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成される上記（１）に記載のデバイス。
（３）前記抵抗性スタッドは、タンタル，窒化チタン，チタン／窒化チタン，タンタルシリコンナイトライド，およびタンタル／窒化タンタルより構成されるグループから選択された材料より成るライナ層によって前記キャパシタ誘電体層から分離される上記（１）に記載のデバイス。
（４）前記キャパシタ誘電体層は、窒化シリコン，五酸化タンタル，酸化ジルコニウム，酸化アルミニウム，およびバリウム・チタン酸ストロンチウムより構成されるグループから選択された材料より成る上記（１）に記載のデバイス。
（５）前記抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成され、前記抵抗性スタッドは、タンタル，窒化チタン，チタン／窒化チタン，タンタルシリコンナイトライド，およびタンタル／窒化タンタルより構成されるグループから選択された材料よりなるライナ層によって前記キャパシタ誘電体層から分離される上記（１）に記載のデバイス。
（６）それぞれの抵抗性スタッドは、タンタル，窒化チタン，チタン／窒化チタン，タンタルシリコンナイトライド，およびタンタル／窒化タンタルより構成されるグループから選択された材料より成るライナ層によって前記キャパシタ誘電体層から分離され、前記キャパシタ誘電体層は、窒化シリコン，五酸化タンタル，酸化ジルコニウム，酸化アルミニウム，およびバリウム・チタン酸ストロンチウムより構成されるグループから選択された材料より成る上記（１）に記載のデバイス。
（７）それぞれの抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成され、それぞれの抵抗性スタッドは、タンタル，窒化チタン，チタン／窒化チタン，タンタルシリコンナイトライド，およびタンタル／窒化タンタルより構成されるグループから選択された材料より成るライナ層によって前記キャパシタ誘電体層から分離され、前記キャパシタ誘電体層は、窒化シリコン，五酸化タンタル，酸化ジルコニウム，酸化アルミニウム，およびバリウム・チタン酸ストロンチウムより構成されるグループから選択された材料より成る上記（１）に記載のデバイス。
（８）前記下部導体ライン，前記中間導体ライン，前記上部導体ライン，および前記抵抗性スタッドは、並行なアレイで形成される上記（１）に記載のデバイス。
（９）前記中間導体ラインと前記抵抗性スタッドとは、第一の方向に延びる並行なアレイで形成され、前記下部導体ラインと前記上部導体ラインとは、前記第一の方向に対して横切って延びる並行なアレイで形成される上記（１）に記載のデバイス。
（１０）前記中間導体ラインと前記抵抗性スタッドとは、第一の方向に延びる並行なアレイで形成され、前記下部導体ラインと前記上部導体ラインとは、前記第一の方向に対して横切って延びる並行なアレイで形成され、前記導体ラインの少なくとも一部は、ダマシン導体ラインを含む上記（１）に記載のデバイス。
（１１）基板上に形成され、上部表面を有する下部層間誘電体（ＩＬＤ）層と、前記下部ＩＬＤ層の上部表面上に形成され、前記下部ＩＬＤ層の上部表面上に同様に形成された絶縁体層によって覆われる複数の下部導体ラインであって、前記下部導体ラインおよび前記絶縁体層のそれぞれが上部表面を有する複数の下部導体ラインと、側壁，下側端部，および上側端部を有する複数の抵抗性スタッドであって、それぞれの抵抗性スタッドが前記下側端部において前記下部導体ラインと電気的機械的に接触して前記下部導体ラインの上部表面の上に形成される複数の抵抗性スタッドと、前記抵抗性スタッドの間の側方に形成される複数の中間導体ラインであって、それぞれの中間導体ラインがライナ層およびキャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される複数の中間導体ラインと、上方レベル上に形成される複数の上部導体ラインであって、それぞれが対応する１つの前記抵抗性スタッドの上側端部と接触する下部表面を有する複数の上部導体ラインと、前記下部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの下の中央ＩＬＤ層と、前記上部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの上の上部ＩＬＤ層とを含む相互接続された導体ラインを備える半導体デバイス。
（１２）それぞれの抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成される上記（１１）に記載のデバイス。
（１３）それぞれの抵抗性スタッドは、タンタル，窒化チタン，チタン／窒化チタン，タンタルシリコンナイトライド，およびタンタル／窒化タンタルより構成されるグループから選択された材料より成る前記ライナ層によって前記キャパシタ誘電体層から分離される上記（１１）に記載のデバイス。
（１４）前記キャパシタ誘電体層は、窒化シリコン，五酸化タンタル，酸化ジルコニウム，酸化アルミニウム，およびバリウム・チタン酸ストロンチウムより構成されるグループから選択された材料より成る上記（１１）に記載のデバイス。（１５）それぞれの抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成され、それぞれの抵抗性スタッドは、タンタル，窒化チタン，チタン／窒化チタン，タンタルシリコンナイトライド，およびタンタル／窒化タンタルより構成されるグループから選択された材料より成る前記ライナ層によって前記キャパシタ誘電体層から分離される上記（１１）に記載のデバイス。
（１６）それぞれの抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成され、前記キャパシタ誘電体層は、窒化シリコン，五酸化タンタル，酸化ジルコニウム，酸化アルミニウム，およびバリウム・チタン酸ストロンチウムより構成されるグループから選択された材料より成る上記（１１）に記載のデバイス。
（１７）それぞれの抵抗性スタッドは、タングステン，ケイ化タングステン，およびドープトポリシリコンより構成されるグループから選択された材料から形成され、それぞれの抵抗性スタッドは、タンタル，窒化チタン，チタン／窒化チタン，タンタルシリコンナイトライド，およびタンタル／窒化タンタルより構成されるグループから選択された材料より成る前記ライナ層によって前記キャパシタ誘電体層から分離され、前記キャパシタ誘電体層は、窒化シリコン，五酸化タンタル，酸化ジルコニウム，酸化アルミニウム，およびバリウム・チタン酸ストロンチウムより構成されるグループから選択された材料より成る上記（１１）に記載のデバイス。
（１８）前記第二の導体ラインは、高いアスペクト比を有する上記（１１）に記載のデバイス。
（１９）前記キャパシタ誘電体層および前記ライナ層を挟んで前記抵抗性スタッド，前記キャパシタ誘電体，および前記中間導体によって形成されるキャパシタは、電気的に透過性の分布抵抗性容量性ローパス減結合ネットワークを形成する上記（１１）に記載のデバイス。
（２０）基板上に形成され、上部表面を有する下部層間誘電体（ＩＬＤ）層を形成する工程と、前記下部ＩＬＤ層の上部表面上に形成され、前記下部ＩＬＤ層の上部表面上に同様に形成される絶縁体層によって囲まれる複数の下部導体ラインであって、前記下部導体ラインおよび前記絶縁体層のそれぞれが上部表面を有する複数の下部導体ラインを形成する工程と、側壁，下側端部，および上側端部を有する複数の抵抗性スタッドであって、それぞれの抵抗性スタッドが前記下側端部において前記下部導体ラインと電気的機械的に接触して前記下部導体ラインの上部表面上に形成される複数の抵抗性スタッドを形成する工程と、前記抵抗性スタッドの間の側方に形成される複数の中間導体ラインであって、それぞれの中間導体ラインがライナ層およびキャパシタ誘電体層によってそれぞれの隣接するスタッドから分離される複数の中間導体ラインを形成する工程と、上方レベル上に形成される複数の上部導体ラインであって、それぞれが対応する１つの前記抵抗性スタッドの上部表面と接触する下部表面を有する複数の上部導体ラインを形成する工程と、前記下部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの下の中央ＩＬＤ層を形成する工程と、前記上部導体ラインから前記中間導体ラインを電気的に絶縁し分離する前記中間導体ラインの上の上部ＩＬＤ層を形成する工程とを含む、相互接続された導体ラインを備える半導体デバイスを形成する方法。
【図面の簡単な説明】
【図１】第一のＩＬＤ層を形成する工程と、下部配線のためのブランケット・メタライゼーション層を形成する工程と、ブランケット・メタライゼーションをサブトラクティブにパターニングおよびエッチングして下部配線ラインを形成する工程と、その間に絶縁層を形成する工程と、デバイスを平坦化してデバイスに、図７および図８〜９によって説明される二者択一の処理工程から始まる製造の準備をさせる工程とを含むサブトラクティブ法を示す。
【図２】第一のＩＬＤ層を形成する工程と、下部配線のためのブランケット・メタライゼーション層を形成する工程と、ブランケット・メタライゼーションをサブトラクティブにパターニングおよびエッチングして下部配線ラインを形成する工程と、その間に絶縁層を形成する工程と、デバイスを平坦化してデバイスに、図７および図８〜９によって説明される二者択一の処理工程から始まる製造の準備をさせる工程とを含むサブトラクティブ法を示す。
【図３】第一のＩＬＤ層を形成する工程と、下部配線のためのブランケット・メタライゼーション層を形成する工程と、ブランケット・メタライゼーションをサブトラクティブにパターニングおよびエッチングして下部配線ラインを形成する工程と、その間に絶縁層を形成する工程と、デバイスを平坦化してデバイスに、図７および図８〜９によって説明される二者択一の処理工程から始まる製造の準備をさせる工程とを含むサブトラクティブ法を示す。
【図４】第一のＩＬＤ層を形成する工程と、下部配線のためのブランケット・メタライゼーション層を形成する工程と、ブランケット・メタライゼーションをサブトラクティブにパターニングおよびエッチングして下部配線ラインを形成する工程と、その間に絶縁層を形成する工程と、デバイスを平坦化してデバイスに、図７および図８〜９によって説明される二者択一の処理工程から始まる製造の準備をさせる工程とを含むサブトラクティブ法を示す。
【図５】第一のＩＬＤ層を形成する工程と、絶縁層を形成する工程と、絶縁層のストライプの間のトレンチへ絶縁層をパターニングする工程と、トレンチへ下部配線ラインを付着する工程と、デバイスを平坦化してデバイスに、図７および図８〜９によって説明される二者択一の処理工程から始まる製造の準備をさせる工程とを含むダマシン・プロセスを示す。
【図６】第一のＩＬＤ層を形成する工程と、絶縁層を形成する工程と、絶縁層のストライプの間のトレンチへ絶縁層をパターニングする工程と、トレンチへ下部配線ラインを付着する工程と、デバイスを平坦化してデバイスに、図７および図８〜９によって説明される二者択一の処理工程から始まる製造の準備をさせる工程とを含むダマシン・プロセスを示す。
【図７】図４および６のうちの任意のデバイスを覆う、平坦化された，ブランケット，中央ＩＬＤ層を形成する工程と、中央ＩＬＤ層の上に中間金属層を付着する工程と、中間金属層の上に、ページ内の後方へ延びる下部配線ラインと整合し、そこを貫くウィンドウによって間隔を置いて配置されたマスクを形成する工程と、続いて、中間金属層を貫いて中央ＩＬＤ層までのスロットをエッチングする工程との結果を示す。
【図８】図４および６の下部配線ラインおよび第一の絶縁体層の上に付着した中央ＩＬＤ層を示す。この中央ＩＬＤ層は平坦化され、続いて、それを貫く開口部を有するマスクを形成し、このマスクを用いて中央ＩＬＤ層にエッチングされたトレンチを形成し、トレンチの底部に十分な厚さの中央ＩＬＤ層を残し、図９で形成される中間配線ラインからの下部配線ラインの電気的分離を与える。
【図９】フォトレジスト・マスクＰＲを除去し、中間配線ラインを第二のＩＬＤ層内のトレンチにダマシン・プロセスによって形成し、続いて平坦化した後の図８のデバイスを示す。
【図１０】マスクを除去し、その間の並行なスロットによって露出した中間配線ラインの並行なストライプを残した後の図７のデバイスを示す。また、マスクとして中間配線ラインを用いて中央ＩＬＤ層をエッチングし、金属中間ラインの間の中央ＩＬＤ層にスロットを形成した後の図９のデバイスを示す。
【図１１】図１０に示すデバイス１０の上に本発明に従って追加の構造を形成するプロセスを説明する。
【図１２】図１０に示すデバイス１０の上に本発明に従って追加の構造を形成するプロセスを説明する。
【図１３】図１０に示すデバイス１０の上に本発明に従って追加の構造を形成するプロセスを説明する。
【図１４】図１０に示すデバイス１０の上に本発明に従って追加の構造を形成するプロセスを説明する。
【図１５】図１０に示すデバイス１０の上に本発明に従って追加の構造を形成するプロセスを説明する。
【図１６】金属構造だけが見える、図１５に示すデバイスの“Ｘ線”平面図を示す。
【図１７】図１６のライン１７−１７′に沿って得られる図１５のデバイス１０の断面立面図であり、第一のＩＬＤ層によって覆われた基板，スタッドによって覆われた第一のＩＬＤ層の上の下部配線ライン，対応する上部配線ラインによって同様に覆われたスタッドを備えるデバイスを示す。
【図１８】図１５，１６および１７の構造の電気的等価回路を示す。
【図１９】本発明に従って基板上にデバイスを形成するプロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページに対して横切って延びる下部配線ラインおよび上部配線ラインと、ページと直角に延びる中間配線ラインとのアレイを備える。
【図２０】本発明に従って基板上にデバイスを形成するプロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページに対して横切って延びる下部配線ラインおよび上部配線ラインと、ページと直角に延びる中間配線ラインとのアレイを備える。
【図２１】本発明に従って基板上にデバイスを形成するプロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページに対して横切って延びる下部配線ラインおよび上部配線ラインと、ページと直角に延びる中間配線ラインとのアレイを備える。
【図２２】本発明に従って基板上にデバイスを形成するプロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページに対して横切って延びる下部配線ラインおよび上部配線ラインと、ページと直角に延びる中間配線ラインとのアレイを備える。
【図２３】本発明に従ってデバイスを形成するデュアル・ダマシン・プロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページを横切る下部配線ラインおよび上部配線ラインと、ページ内の後方へ延びる中間配線ラインとのアレイを備える。
【図２４】本発明に従ってデバイスを形成するデュアル・ダマシン・プロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページを横切る下部配線ラインおよび上部配線ラインと、ページ内の後方へ延びる中間配線ラインとのアレイを備える。
【図２５】本発明に従ってデバイスを形成するデュアル・ダマシン・プロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページを横切る下部配線ラインおよび上部配線ラインと、ページ内の後方へ延びる中間配線ラインとのアレイを備える。
【図２６】本発明に従ってデバイスを形成するデュアル・ダマシン・プロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページを横切る下部配線ラインおよび上部配線ラインと、ページ内の後方へ延びる中間配線ラインとのアレイを備える。
【図２７】本発明に従ってデバイスを形成するデュアル・ダマシン・プロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページを横切る下部配線ラインおよび上部配線ラインと、ページ内の後方へ延びる中間配線ラインとのアレイを備える。
【図２８】本発明に従ってデバイスを形成するデュアル・ダマシン・プロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページを横切る下部配線ラインおよび上部配線ラインと、ページ内の後方へ延びる中間配線ラインとのアレイを備える。
【図２９】本発明に従ってデバイスを形成するデュアル・ダマシン・プロセスを説明する。このデバイスは、基板上の下部ＩＬＤ層の上に、ページを横切る下部配線ラインおよび上部配線ラインと、ページ内の後方へ延びる中間配線ラインとのアレイを備える。
【符号の説明】
１０，２０，３０  デバイス
１２，２２，３２  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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