(57)【特許請求の範囲】
【請求項１】
信号受信手段と、
上記信号受信手段により受信された信号の振幅を調整する手段と、
上記信号の振幅を調整する手段の出力で上記信号を周波数ダウンコンバートする手段と、
上記信号を周波数ダウンコンバートする手段の出力から所望の信号を選択するフィルタ手段と、
該フィルタ手段の出力と上記信号の振幅を調整する手段の制御入力との間に結合される自動利得制御フィードバックループとにより構成され、
該自動利得制御フィードバックループが多重切換え形の自動利得制御信号を生成する手段を備え、
該多重切換え形の自動利得制御信号を生成する手段は、
自動利得制御伝達特性を生成するよう適合され、
上記自動利得制御伝達特性は、該自動利得制御伝達特性が最大値に到達する度に、実質的に瞬時に第１の係数、減少させられ、上記自動利得制御伝達特性は、該自動利得制御伝達特性が最小値に到達する度に、実質的に瞬時に第２の係数、増加させられ、
第１の係数の対数値は低い入力電圧から高い入力電圧まで増加し、第２の係数の対数値は高い入力電圧から低い入力電圧まで減少することを特徴とする受信器。
【請求項２】
上記多重切換え形の自動利得制御信号を生成する手段は、基準電圧信号用の第１の入力、入力信号用の第２の入力、速動ヒステリシス出力、緩動ヒステリシス出力及び信号出力を有する少なくとも２の値を有する整数ｎ個の縦続された複数のスイッチと、
上記の各第１の入力に接続された基準電圧源と、
夫々が対応した番号が付けられた段の速動ヒステリシス出力Ｆにより制御され、上記のｎ個の各基準電圧源と逆向きに直列接続されたｎ個の第１番目の速動ヒステリシスの電圧制御形電圧源、上記の第２乃至第ｎ番目のスイッチの上記第１番目の速動ヒステリシスの電圧制御形電圧源と直列接続された（ｎ−１）個の第２番目の速動ヒステリシスの電圧制御形電圧源、及び、以下同様に、上記第ｎ番目のスイッチの第１乃至第（ｎ−１）番目の速動ヒステリシスの電圧制御形電圧源と直列接続された１個の第ｎ番目の速動ヒステリシスの電圧制御形電圧源と、
信号入力と、出力が上記ｎ個のスイッチの上記第２の入力に並列接続された時間遅延回路への入力との間に直列接続され、各制御入力が上記ｎ個のスイッチの上記緩動ヒステリシス出力に夫々接続されたｎ個の緩動ヒステリシスの電圧制御形電圧源とにより構成されることを特徴とする請求項１記載の受信器。
【請求項３】
連続的な基準電圧の対の間の差は同じであり、上記速動ヒステリシスの電圧制御形電圧源及び上記緩動ヒステリシスの電圧制御形電圧源は同じ電圧を生成することを特徴とする請求項2記載の受信器。
【請求項４】
上記多重切換え形の自動利得制御信号を生成する手段は、
基準電流信号用の第１の入力、入力信号用の第２の入力、速動ヒステリシス電流源に接続された速動ヒステリシス出力、緩動ヒステリシス電流源に接続された緩動ヒステリシス出力、及び、出力電流信号を供給する信号出力を有する少なくとも２の値を有する整数ｎ個の縦続された複数のスイッチと、
上記出力電流信号を対応した出力電圧信号に変換する手段と、
上記緩動ヒステリシス電流源に接続された入力、及び、上記スイッチの第２の入力に並列接続された出力を有する時間遅延回路とにより構成されることを特徴とする請求項１記載の受信器。
【請求項５】
上記ｎ個のスイッチの中の１個の第１の入力に接続された入力及び上記ｎ個のスイッチの上記第２の入力に接続された出力を有するクランプ回路と、
自動利得制御を固定するため、上記受信器のウォーミングアップの間に上記クランプ回路を作動させる手段とを更に有することを特徴とする請求項２、３又は4に記載の受信器。
【請求項６】
上記クランプ回路の入力は、上記ｎ個のスイッチの中の第２番目乃至第ｎ番目のスイッチの何れか１個の上記第１の入力に接続されることを特徴とする請求項５記載の受信器。
【請求項７】
受信段と、上記受信段の出力に接続された復号器と、ペイジングメッセージの受信を示す手段とを有するペイジング受信器であって、
上記受信段は、
信号受信手段と、
上記信号受信手段により受信された信号の振幅を調整する手段と、
上記信号の振幅を調整する手段の出力で上記信号を周波数ダウンコンバートする手段と、
上記信号を周波数ダウンコンバートする手段の出力から所望の信号を選択するフィルタ手段と、
該フィルタ手段の出力と上記信号の振幅を調整する手段の制御入力との間に結合される自動利得制御フィードバックループとにより構成され、
該自動利得制御フィードバックループが多重切換え形の自動利得制御信号を生成する手段を備え、
該多重切換え形の自動利得制御信号を生成する手段は、
自動利得制御伝達特性を生成するよう適合され、
上記自動利得制御伝達特性は、該自動利得制御伝達特性が最大値に到達する度に、実質的に瞬時に第１の係数、減少させられ、上記自動利得制御伝達特性は、該自動利得制御伝達特性が最小値に到達する度に、実質的に瞬時に第２の係数、増加させられ、
第１の係数の対数値は低い入力電圧から高い入力電圧まで増加し、第２の係数の対数値は高い入力電圧から低い入力電圧まで減少することを特徴とするペイジング受信器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、無線受信器、特に、自動利得制御（ＡＧＣ）システムに関する。
説明の便宜上、用語「無線受信器」はトランシーバの受信器部を含むことが意図されている。
【０００２】
【従来の技術】
所望及び不所望の隣接した無線チャンネルが屡々強い信号を有し、徐々に混雑が増している現在の無線周波数の環境で動作させるため、無線受信器、特に、低中間周波又は零中間周波の無線受信器は、受信された信号を減衰させ、及び／又は、入力無線周波増幅器の利得を変化させる自動利得制御システムを有することが必要になり始めている。連続的に補正が行われるアナログ自動利得システムは周知であるが、かかるアナログ自動利得システムは、安定性を与え、かつ、干渉を抑止するため、比較的長い時定数を有する。このような比較的長い時定数は、時分割ベースで動作し、信号が送信されないことが分かっている時間間隔中にバッテリ節約のためスイッチオフされる受信器の場合には不利である。上記の受信器の一例は、ＣＣＩＲラジオペイジングコード第１号(CCIR Radiopaging Code No.1)、或いは、ＰＯＣＳＡＧとして知られた規格に準拠して動作するペイジング受信器であり、受信器は、ビット同期を達成した後、電力の停止後に同期符号語を検出するため１７個の符号語の群毎に１符号語の期間に亘って電力が供給される。上記の群の中の残りの部分は、８フレームにより構成され、各フレームは２符号語を含む。ペイジャー（小型無線呼出し器）は、群の中の所定のフレームに割り当てられる。そのフレームの出現の直前に、受信器は上記フレーム中に伝送されたアドレスメッセージを受信できるように電力が供給される。所定のフレームの終了に続いて、受信器は次の群内の同期符号後の出現の直前まで電力が停止される。電力の供給及び停止のサイクルは、伝送が終了されるまで継続する。
【０００３】
零中間周波アーキテクチャを無線受信器の設計、特に、ペイジャーのような小形機器に使用する利点は、無線受信器又はペイジャーを集積回路として製造できる点である。しかし、自動利得制御を零中間周波受信器に適用する最大の問題の一つは、自己受信、即ち、何らかの復調されていないチャンネル上の信号のリークに起因して望まれていない直流オフセット電圧をミキサの出力に生じさせる受信器自体の局部発振器（ＬＯ）の受信の問題である。入力信号の強度の変化は、過渡現象の原因となる直流オフセット電圧を変化させる入力増幅器の利得の変化を生じさせる。過渡現象は、不安定性を生じさせる立ち上がり信号として自動利得回路のレベル検出器により検出される。微弱な信号が受信されたときの利得の変化は、自己受信された局部発振器信号の増幅を生じさせ、望まれていない直流オフセット電圧の変化を発生させる。受信器のアンテナの向きを局部的な環境に対して僅かに変化させるだけで不安定性が生じる可能性がある。
【０００４】
添付図面の図１及び図２には、単一切換え形の自動利得制御ループと、関連した伝達関数とを有する無線受信器が示されている。説明の便宜上、無線受信器は、自動利得制御信号入力１４を有する可変利得無線周波増幅器１２に接続されたアンテナ１０からなる。無線周波増幅器１２の出力はミキサ１６の第１の入力に接続される。局部発振器１８はミキサ１６の第２の入力に接続される。ミキサ後段の増幅器２０はミキサ１６の出力に接続される。フィルタ２２、例えば、ローパスフィルタは、ミキシング動作の生成物から所望の信号帯域を選択し、出力端子２４に供給する。自動利得制御回路は、フィルタ２２の出力に接続された入力を有し、その入力は、フィルタ２２の出力の電圧レベルを表わす電圧を発生するレベル検出器回路２６に接続される。時定数τを有する遅延段２８は、レベル検出器２６と比較器３０の非反転入力との間に接続される。基準電圧Ｖref は比較器３０の反転入力に供給される。比較器３０の出力は、無線周波増幅器１２の利得制御入力１４に供給される。比較器３０はヒステリシスのあるスイッチとして挙動する。
【０００５】
図２を参照するに、遅延段からの信号が制御範囲外の低い値から増加するならば、自動利得制御回路は最大の入力利得で動作する。しかし、入力電圧が出力電圧Ｖout1に対応する所定のレベルＶx1に達したとき、固定の減衰のレベルは、出力電圧を値Ｖy1まで降下させる回路に切り換えられる。入力電圧が増加し続けるならば、出力電圧は増加し続ける。
【０００６】
逆に、入力電圧が別の所定のレベルＶx2まで減少したとき、固定の減衰レベルは、出力電圧をＶy2の値まで上昇させる回路から切り換えられる。
動作中、スイッチング処理の間に限りループが閉じられ、それ以外では、ループが有効に開かれる。その結果として、遅延回路２８の時定数τを非常に小さくすることが可能であり、自己受信下での安定性が著しく改良される。
【０００７】
【発明が解決しようとする課題】
しかし、単一切換え形の自動利得制御回路は、上記の改良点があるにも係わらず、Ｖout2が受信器の感度の考慮により制限され、Ｖout1が２次及び３次の相互変調のＩＰ２及びＩＰ３を考慮した最大許容入力レベルにより決められる場合には、出力の制限、即ち、Ｖout2乃至Ｖout1に依存した制限された範囲であるＶin2 乃至Ｖin1 の入力電圧レベルしか制御しない。
【０００８】
本発明の目的は、切換え形の自動利得制御回路の制御範囲を拡大することである。
【０００９】
【課題を解決するための手段】
本発明の一面により提供される無線受信器は、信号受信手段と、上記信号受信手段により受信された信号の信号振幅調整手段と、上記信号振幅調整手段に接続された信号伝達手段と、上記信号伝達手段の出力と上記信号振幅調整手段の制御入力との間に接続され、多重切換え形の自動利得制御信号を生成する手段からなる自動利得制御フィードバックループとにより構成される。
【００１０】
上記本発明によれば、自動利得制御ループの制御範囲は著しく拡大される。
本発明により提供される更なる無線受信器は、信号受信手段と、上記信号受信手段により受信された信号の信号振幅調整手段と、上記信号振幅調整手段の出力の上記信号の周波数ダウンコンバート手段と、上記周波数ダウンコンバート手段の出力から所望の信号を選択し、出力信号を供給する手段と、上記所望の信号を選択する手段の出力と上記信号振幅調整手段の入力との間に接続され、レベル検出手段と多重切換え形の自動利得制御信号を生成する手段とからなる自動利得制御ループとにより構成される。
【００１１】
多重切換え形の自動利得制御信号を生成する手段は、（一）基準電圧信号用の第１の入力、入力信号用の第２の入力、速動（ファースト）ヒステリシス出力、緩動（スロー）ヒステリシス出力及び信号出力を有する少なくとも２の値を有する整数を表わすｎ個の縦続された複数のスイッチと、（二）上記の各第１の入力に接続された基準電圧源と、（三）夫々が対応した番号が付けられた段の速動ヒステリシス出力Ｆにより制御され、上記のｎ個の各基準電圧源と逆向きに直列接続されたｎ個の第１番目の速動ヒステリシスの電圧制御形電圧源（以下、速動電圧源と称される）、上記の第２乃至第ｎ番目のスイッチの上記第１番目の速動電圧源と直列接続された（ｎ−１）個の第２番目の速動電圧源、及び、以下同様に、上記第ｎ番目のスイッチの第１乃至第（ｎ−１）番目の速動電圧源と直列接続された１個の第ｎ番目の速動電圧源と、（四）信号入力と、出力が上記ｎ個のスイッチの上記第２の入力に並列接続された時間遅延回路への入力との間に直列接続され、各制御入力が上記ｎ個のスイッチの上記緩動ヒステリシス出力に夫々接続されたｎ個の緩動ヒステリシスの電圧制御形電圧源（以下、緩動電圧源と称される）とにより構成される。
【００１２】
本発明の第２の面により提供されるペイジング受信器は、受信段と、上記受信段の出力に接続された復号段と、ペイジングメッセージの受信を示す手段とを有し、上記受信段は、信号受信手段と、上記信号受信手段により受信された信号の振幅調整手段と、上記信号の振幅調整手段に接続された信号伝達システムと、上記信号伝達システムの出力と上記信号の振幅調整手段の制御入力との間に接続され、多重切換え形の自動利得制御信号を生成する手段からなる自動利得制御フィードバックループとにより構成される。
【００１３】
【発明の実施の形態】
以下、添付図面を参照して、その例に限定されることなく本発明の説明を行う。図面において同じ参照番号は対応した特徴を示すため使用される。
図３を参照するに、信号受信システムは、スーパヘテロダイン受信器又は零中間周波受信器のような適当な受信器３２からなり、受信器３２は、入力強度Ｘを有する信号用の入力３４と、出力強度Ｙを有する信号用の出力３６とを有する。閉じた自動利得制御ループは、信号強度の指標Ｖ１を与える受信器の出力３８と、自動利得制御電圧Ｖout 用の入力４０との間に接続される。多重スイッチ及びクランプ回路３９は、出力３８と入力４０との間に接続される。回路３９は、多重スイッチ４１とクランプ回路４２とにより構成される。クランプ回路４２は、クランプ回路のオン／オフ制御信号用の入力４４を有する。クランプ回路４２の目的は、自動利得制御回路が受信器のウォームアップと共に生じる変化に追従しようとするのを阻止するため、受信器のウォームアップ中に自動利得制御電圧を所定の値でクランプすることである。受信器が、例えば、ＰＯＣＳＡＧに示されたようなバッテリ節約プロトコルに従って動作し、受信器段が適当に給電及び給電停止されるペイジング受信器の場合には、入力４４の信号は、図１０を参照して説明される復号器８２又はマイクロコントローラ８４から得られる。多重スイッチ及びクランプ回路３９を有することにより、以下に説明する図９に示されるように自動利得制御の範囲を多少拡大させることが可能である。動作中、回路３９は、信号Ｖ１の減少又は増加を打ち消し、静止状態を実現するため伝達システム３２に作用する。
【００１４】
図４には、多重スイッチ及びクランプ回路の一実施例が示される。ブロック形式で示されたクランプ回路４２は、以下、図７及び図８を参照してより詳細に説明される。
例示された回路は、概略的に、ｎが少なくとも２の値を有する整数を表わすとき、縦一列に並べられた複数のｎ個のスイッチＳ１乃至Ｓｎにより構成される。各スイッチは、基準電圧信号用の第１の反転入力と、入力信号用の第２の非反転入力と、速動ヒステリシス出力Ｆと、緩動ヒステリシス出力Ｌと、信号出力Ｔとを有する。出力Ｔは、電圧Ｖout が生じる出力端子４０に並列接続される。かかる配置を用いることにより、出力電圧Ｖout は、スイッチＳ１乃至Ｓｎの信号出力電圧ＶT1乃至ＶTnの和、即ち、
Ｖout ＝ＶT1＋ＶT2＋．．．＋ＶTn
或いは、信号出力電圧ＶT の他の結合、例えば、
Ｖout11 ＝ＶT1＋ＶT5
又は、
Ｖout22 ＝ＶT3＋ＶTx＋ＶT(n-1)
である。
【００１５】
基準電圧源ＶR1乃至ＶRnは、各スイッチの第１の入力に接続される。ｎ個の速動ヒステリシス電圧制御形電圧源（速動電圧源）ＶHf1 乃至ＶHfn が設けられる。ｎ個の第１番目の速動電圧源ＶHf1 は、夫々、ｎ個の基準電圧源ＶR1乃至ＶRnと逆向きに直列接続される。（ｎ−１）個の第２番目の速動電圧源ＶHf2 は、第２乃至第ｎ番目のスイッチＳ２乃至Ｓｎの第１の速動電圧源ＶHf1 と直列接続され、以下同様に、１個の第ｎ番目の速動電圧源ＶHfn は、スイッチＳｎの第１乃至第ｎ−１番目の速動電圧源ＶHf1 乃至ＶHf(n-1) と直列接続される。第１乃至第ｎ番目の各速動電圧源ＶHf1 乃至ＶHfn は、対応した番号が付けられた段の速動ヒステリシス出力Ｆにより制御される。ｎ個の緩動ヒステリシス電圧制御形電圧源（緩動電圧源）ＶHs1 乃至ＶHsn は、信号入力３８と遅延τを有する時間遅延回路２８への入力との間に直列接続される。遅延回路２８の出力は上記ｎ個のスイッチＳ１乃至Ｓｎの第２の入力に並列接続される。各緩動電圧源ＶHs1 乃至ＶHsn の制御入力は夫々の緩動ヒステリシス出力Ｌに接続される。
【００１６】
各スイッチＳ１乃至Ｓｎは、基準電圧用の第１の反転入力及び入力信号Ｖ１の遅延されたバージョンのＶ２用の第２の非反転入力を夫々に有する比較器Ｃ１乃至Ｃｎと、異なる出力Ｆ、Ｌ及びＴを生成するブロックＢ１乃至Ｂｎとにより構成される。
速動電圧源ＶHf1 乃至ＶHfn は、夫々の基準電圧源ＶR1乃至ＶRnと逆向きに直列接続される。これにより、作動の際に、速動電圧源の電圧がその関連した基準電圧源から実質的に瞬時に差し引かれる効果が得られる。
【００１７】
注意すべき別の点は、スイッチ、即ち、スイッチＳ１のＦ出力が、夫々の基準電圧源ＶR1乃至ＶRnと逆向きに直列接続された全ての第１番目の速動電圧源ＶHf1 を制御することである。かくして、例えば、スイッチＳ１が作動しているとき、全ての基準電圧ＶR1乃至ＶRnがＶHf1 ずつ低減され、スイッチＳ２が作動しているとき、全ての基準電圧ＶR2乃至ＶRnが更にＶHf2 ずつ低減され、以下同様に続き、スイッチＳｎが作動しているとき、基準電圧ＶRnが更にＶHfn ずつ低減される。
【００１８】
図４に示された一実施例の場合に、クランプ回路４２は、スイッチＳ２の比較器Ｃ２の第１の反転入力と、遅延回路２８の出力に接続されたラインとの間に接続される。従って、クランプ回路４２がウォームアップ中に作動するとき、自動利得制御電圧は、比較器Ｃ２の第１の反転入力でクランプされる。しかし、クランプ回路４２の入力は、比較器Ｃ１乃至Ｃｎのうちいずれの比較器の第１の入力に接続しても構わない。
【００１９】
一般的に、図６に示された各スイッチＳｘに関する場合において、比較器Ｃｘが出力を生成するとき、速動電圧源ＶHfx は比較器Ｃｘの第１の入力の基準電圧を低下させるため直ちに作動され、出力Ｔの電圧は、無線周波増幅器１２（図３を参照のこと）及び／又はピンダイオード減衰器（図示しない）の利得を変えるステップ状の変化をうける。しかし、スイッチＳｘのブロックＢｘの出力Ｌは、遅延回路２８の出力の電圧Ｖ２を徐々に上昇させる緩動電圧源ＶHSx を作動させている。τに対応した時間間隔の後、遅延回路２８の出力の電圧Ｖ２は、速動電圧源ＶHf(x+1) を作動する次の高い方の段Ｓ（ｘ＋１）の基準値に到達し、実質的に瞬時にＣ（ｘ＋１）の第１（又は基準）の入力の電圧を減少させ、ＶHs(x+1) をスイッチオンし、最終的なスイッチング段Ｓｎが作動されるまで上記のサイクルが繰り返される。
【００２０】
逆の状況の場合に、入力信号Ｖ１の強度は、関連した比較器の入力（非反転対反転）の電圧が零又は零未満（即ち、負）になり、比較器の出力が変化して関連したブロックを“オン”から“オフ”に切り換えるまで、ＶR1よりも減少させる必要がある。その結果として、出力Ｔは、ステップ状の無線周波増幅器１２の利得の増加及び／又は与えられた減衰を減少させるため、出力端子４０（図４を参照のこと）を介して供給される出力を生成する。出力Ｆは関連した速動電圧源ＶHfx をスイッチオフし、出力Ｌは関連した緩動電圧源ＶHsx をスイッチオフする。
【００２１】
回路内の次の下方のスイッチＳ（ｘ−１）の反転入力の電圧は、ＶHfx が対応するＶR(x-1)から減算されなくなるので、ＶHfx と同じ量だけ直ぐに増加される。遅延された電圧Ｖ２が反転入力の電圧よりも降下した後、上記のサイクルが繰り返される。
最も下段のスイッチＳ１の場合に、入力信号Ｖ１が
ＶR1−ＶHf1 −ＶHs1 
以下であるならば、更なる利得及び／又は減衰の変更は行われない。
【００２２】
上記の説明は、スイッチＳ１乃至Ｓｎ又はスイッチＳｎ乃至Ｓ１の順次的な動作に関係しているが、スイッチの動作は向きが変化する可能性のある入力信号Ｖ１の変化に依存するので、このような順次的な動作の場合には限られない。しかし、利得及び／又は減衰のステップ状の変化を実行することにより、自動利得制御回路に発振を生じさせる不安定性を誘起しない態様で利得及び／又は減衰の変化を急激に行うことが可能である。
【００２３】
図９には、鋸歯状の波形が到達したとき、減衰のステップ状の増加又は減少を生じさせる上側（Ｖin1 ）及び下側（Ｖin2 ）の入力電圧制御範囲と、上側（Ｖout1）及び下側（Ｖout2）の限界とが示されている。増加方向或いは逆向きの減少方向に動作されているスイッチの遅延は、時間遅延τに起因する。制動係数Ｄ１乃至Ｄｎの大きさは、入力減衰の大きさに依存する。
【００２４】
動作中に、スイッチＳｘは、
Ｖ２≧ＶRx−ＶHf1 ．．．−ＶHf(x-1) 
のときスイッチオンされ、
Ｖ２≦ＶRx−ＶHf1 ．．．−ＶHfx 
のときスイッチオフされる。
【００２５】
一般的に言うと、基準電圧源と速動電圧制御形電圧源との間に以下の関係
ＶRn−ＶHf1 ．．．−ＶHfn ＞ＶR(n-1)−ＶHf1 ．．．−ＶHf(n-1) 
が当てはまる。この式は、増加する入力信号Ｖ１に対し、スイッチＳ（ｎ−１）が常にスイッチＳｎの前に作動され、Ｖ１のレベルが減少する場合に、ＳｎがスイッチＳ（ｎ−１）の前にスイッチオフされることを表わしている。
【００２６】
入力信号Ｖ１は、可変性の直流電圧又は整流された交流電圧の何れでもよい。
本発明の一実施例において、基準電圧源は以下の関係式、
ＶR1＜ＶR2＜．．．＜ＶRn
を有するように寸法を定められ、更に、一連の基準電圧源の対の間の電圧差（ＶHys ）は、
ＶHys1＜ＶR2−ＶR1；．．．ＶHys(n-1)＜ＶRn−ＶR(n-1)
ＶHys1＝ＶHf1 ＋ＶHs1 ；．．．ＨHysn＝ＶHfn ＋ＶHsn 
のように表わされる。
【００２７】
本発明の一実施例の動作の理解を容易にさせるため、以下、実際的な例を説明する。
一連の基準電圧の対の間の差が等しくされるので、
ＶR2−ＶR1＝ＶR3−ＶR2＝．．．＝ＶRn−ＶR(n-1)
であり、同時に、
ＶHys1＝ＶR2−ＶR1；ＶHys2＝ＶR3−ＶR2；．．．ＶHys(n-1)＝ＶRn−ＶR(n-1)
とすることにより、
ＶHys1＝ＶHys2＝．．．＝ＶHysn
であり、
ＶHf1 ＝ＶHs1 ＝ＶHf2 ＝ＶHs2 ．．．ＶHfn ＝ＶHsn 
となる。
【００２８】
最初に、図４の端子３８上の入力信号Ｖ１は十分に小さく、スイッチＳ１、Ｓ２．．．Ｓｎは動作的ではない。その結果として、全ての速動電圧制御形電圧源ＶHf1 ．．．ＶHfn 及び緩動電圧制御形電圧源ＶHs1 ．．．ＶHsn はオフされるので、それらの出力電圧は零である。入力信号が強度
Ｖ１＝ＶR1
まで増加するならば、比較器Ｃ１の出力はハイになり、ブロックＢ１をターンオンし、出力Ｆ、Ｌ及びＴがハイになる。その結果として、電圧源ＶHf1 及びＶHs1 は動作的にされ、端子４０上の電圧Ｖout がハイになる。
【００２９】
速動電圧ＶHf1 は、電圧ＶR1（及びＶR2乃至ＶRn）から実質的に瞬時に減算されるので、比較器Ｃ１の出力は、入力信号Ｖ１の瞬時の減少の有無とは無関係にハイ状態に維持される。緩動電圧ＶHs1 が遅延回路２８に印加され、遅延回路２８の出力電圧Ｖ２は緩やかに変化する。電圧Ｖ１がＶR1に一致したままの状態を維持するならば、時間遅延τの後、
ＶR2−ＶHf1 ＝ＶHs1 ＋ＶR1−ＶHf1 ＝ＶR1＋ＶHs1 
と表わされるので、電圧Ｖ２は、スイッチＳ２の比較器Ｃ２の反転入力上の電圧と対応したＶR1＋ＶHs1 に達する。その結果として、スイッチＳ２は動作的になり、ブロックＢ２の出力Ｆ、Ｌ及びＴをハイにさせる。基準電圧、即ち、スイッチＳ２乃至Ｓｎの第１の反転入力の電圧は、急激に−ＶHf2 により変えられる。緩動電圧源ＶHs2 も作動される。入力信号Ｖ１がＶR1の振幅を維持し続けると仮定すると、電圧Ｖ２は、遅延τの後、この具体的な例の場合に、スイッチＳ３の比較器Ｃ３の反転入力上の実際の基準電圧
ＶR3−ＶHf1 −ＶHf2 
に対応した値
ＶR1＋ＶHs1 ＋ＶHs2 
に達する。その結果、スイッチＳ３は動作的になり、ブロックＦ、Ｌ及びＴの出力がハイになる。上記の動作の系列は、電圧Ｖ１がＶR1以上に維持されるならば、スイッチＳｎまでスイッチ毎に進行する。
【００３０】
反対に、スイッチＳ１乃至Ｓｎが全て動作的であり、例えば、入力電圧の振幅が、
ＶR1−ＶR2
まで降下した状況を想定するならば、電圧Ｖ１が
ＶR1−ＶHys1
に保たれるか、或いは、
ＶR1−ＶHys1
から減少される限り、スイッチはＳｎからＳ１まで順次に動作が抑止される。
【００３１】
スイッチＳｘが動作的であり、伝達系の関数及び伝達システム３２（図３を参照のこと）への入力Ｘの振幅を変えることにより、電圧Ｖ１の値が
ＶR1−ΔＶ（ΔＶ＜ＶHysx）
に変化する一般的な場合を想定する。振幅Ｘの変化に応じたＶ１の振幅の変化は伝達システム３２の時間遅延によって遅延され、これによりスイッチＳｘの応答に影響が及ぶ。時間遅延段２８の入力には、電圧＋ＶHsx と遅延された−ΔＶとが与えられる。適当な時定数τを選択することにより、得られるパルスは、振幅がスイッチＳ（ｘ＋１）の基準電圧に対応した値
ＶR1＋ＶHs1 ．．．＋ＶHsx 
に到達しないように時間遅延段２８により十分に変形され、その結果として、スイッチＳ（ｘ＋１）は動作が抑止されたままである。電圧Ｖ２が値
ＶR1＋ＶHf1 ＋．．．＋ＶHfm −ΔＶ（ΔＶ＜ＶHysx）
まで減衰すると共に、スイッチＳｘはオン状態を維持する。例示された自動利得制御回路が過渡現象の影響を免れる効果がある。
【００３２】
反対に、スイッチＳｘが動作を抑止されているならば、スイッチＳ（ｘ−１）は、入力電圧が値
Ｖ１＝ＶR1−ＶHys1＋ΔＶ（ΔＶ＜ＶHysx）
に変化するにも係わらず動作的な状態を維持する。
図５には、スイッチＳ１、Ｓ２．．．Ｓｎからの出力信号が直流電流である他の実施例が示される。基準電圧ＶR1．．．ＶRnは、電流Ｉ１を有する定電流源４６に接続された抵抗形分圧器回路４８から発生される。分圧器回路４８は、直列接続された抵抗Ｒ１、Ｒ２、．．．及び抵抗５０からなる。ここで、
【００３３】
【数１】
0003982592.tif 000002
【００３４】
で表わされる速動ヒステリシス電流ＩHfは、分圧器回路４８から得られ、抵抗５０により対応した電圧に変換される。夫々の速動ヒステリシス電流ＩHf1 ．．．ＩHfn は、スイッチＳ１乃至Ｓｎの出力Ｆに供給される。
出力電流Ｉout1．．．Ｉoutnは、スイッチＳ１乃至Ｓｎの出力Ｔから得られ、
【００３５】
【数２】
0003982592.tif 000003
【００３６】
で表わされる全電流は、出力電圧Ｖout を得るため直列抵抗５２に供給される。緩動ヒステリシス電流ＩHs1 乃至ＩHsn は、スイッチＳ１乃至Ｓｎの出力Ｌに並列接続された電流源５４から得られる。全緩動ヒステリシス電流は、
【００３７】
【数３】
0003982592.tif 000004
【００３８】
で表わされる。
入力電圧Ｖ１は、出力がその反転入力にフィードバックされた演算増幅器５６の非反転入力に印加される。電流源５４を伴う接合点６０と、演算増幅器５６の出力との間に接続された抵抗５８は、緩動ヒステリシス電流ＩHsを緩動ヒステリシス電圧ＶHsに変換する。接合点６０は、別の演算増幅器６２の非反転入力にも接続され、その別の演算増幅器６２の出力は、反転入力にフィードバックされると共に、積分キャパシタＣを有するローパスフィルタとして実現された遅延回路２８に接続される。電圧Ｖ２を発生する遅延回路２８の出力は、スイッチＳ１乃至Ｓｎの非反転入力に並列に接続される。演算増幅器５６及び６２は、夫々、入力電圧Ｖ１を緩動ヒステリシス電圧ＶHsから減結合し、及び、遅延回路２８を接合点６０から減結合するため設けられる。
【００３９】
図６には、一つのスイッチＳｘの一般的な構造が示される。比較器Ｃｘは、同図に示される如く、反転入力及び非反転入力を有する。比較器Ｃｘの出力はスイッチングブロックＢｘの入力１１０に接続される。３個の直流電流源ＩHfx 、ＩHsx 及びＩoutxが設けられる。入力１１０の信号により制御された第１、第２及び第３のスイッチ１１２、１１４及び１１６は、電流源ＩHfx 、ＩHsx 及びＩoutxを、スイッチがオンされたときに夫々の出力Ｆ、Ｌ及びＴに接続し、或いは、スイッチがオフされたときに接地する。
【００４０】
図５及び図６に示された回路の動作において、速動ヒステリシス電流及び緩動ヒステリシス電流が零であるならば、
ＶR2＝ＶR1＋Ｉ１・Ｒ１
ＶR3＝ＶR2＋Ｉ１・Ｒ２
と表わされ、以下同様である。スイッチＳ１がオンであるならば、電流源ＩHf1 は作動され、抵抗５０に電圧降下を発生する。その結果として、基準電圧ＶR1乃至ＶRnは、ＶR1−ＶHf1 乃至ＶRn−ＶHfn になるように−ＶHf1 ずつ変えられる。スイッチＳ２がオンされるならば、電流源ＩHf2 が作動されるので、基準電圧は、例えば、ＶR1−ＶHf1 がＶR1−ＶHf1 −ＶHf2 に変わるよう−ＶHf2 ずつ変えられる。
【００４１】
信号入力側で、電流源５４の電流Ｉ２はレベル偏移用の一定の直流電流である。ＩHs1 乃至ＩHsn を動作的にすることにより、電圧ＶHsは、
−１２・Ｒ５８
（Ｒ５８は抵抗５８の抵抗値を表わす）乃至
（−１２＋ＩHs1 ）・Ｒ５８，．．．，
（−１２＋ＩHs1 ＋．．．＋ＩHsn ）・Ｒ５８
に変えられる。これ以外の場合には、上記の回路は図４を参照して説明したように動作する。
【００４２】
クランプ回路４２は、スイッチＳ３の基準電圧入力と、遅延回路２８の出力に接続されたラインとの間に接続される。
図４及び図５の実施例において、クランプ回路４２は、スイッチＳ１より上方のスイッチング回路内の点に接続された入力６８を有し、受信器の電源の供給と停止との間に動作的にされる。このクランプ回路４２により、ディジタルペイジングプロトコルのような時分割プロトコル、例えば、ＣＣＩＲラジオペイジングコード第１号（或いは、ＰＯＣＳＡＧとして知られている）に従って動作する際に屡々生じる受信器のスイッチオン又はスイッチオフの結果として発生されるあらゆる過渡現象の影響は、抑制され、無線周波増幅器及び／又は入力減衰器の入力利得設定値に影響を与えることがない。
【００４３】
図７には、並列接続され、電流出力を与える２個の演算増幅器６４及び６６からなるクランプ回路の一実施例が示される。入力端子は、高オーム性入力を与える演算増幅器６４及び６６の非反転入力に並列接続される。演算増幅器６４及び６６の出力は、夫々、エミッタ・コレクタ路が接合点７４に接続されたコレクタと直列接続されたＰＮＰトランジスタ７０及びＮＰＮトランジスタ７２のベース電極に接続される。接合点７４は、演算増幅器６４及び６８の反転入力に接続される。クランプ回路制御信号入力４４は、演算増幅器６４及び６８の制御入力に接続される。
【００４４】
図８には、エミッタ結合されたＮＰＮトランジスタ７６及び７８により形成された差動増幅器からなる各演算増幅器６４及び６８の入力段が示される。ＮＰＮトランジスタ７６及び７８のベース電極は、夫々、演算増幅器の非反転入力及び反転入力に接続される。トランジスタ７６の放出面積Ａｅ１は、トランジスタ７８の放出面積Ａｅ２よりも大きい。演算増幅器６４及び６８の出力電流が同相であるとき、トランジスタ７０及び７２の中の何れか一方が導通させられる。入力６８上の増加的な電圧Ｖ＋に対し、電流が演算増幅器６４から導通したトランジスタ７０に流れ、逆に、減少的な電圧Ｖ＋に対し、演算増幅器６６からの電流がトランジスタ７２に流れる。
【００４５】
入力４４のクランプ信号が、演算増幅器６４、６６を“オフ”状態にするような信号であるならば、出力インピーダンスは無限大であり、一方、演算増幅器が“オン”状態であるならば、反転入力へのフィードバック接続のため出力インピーダンスは低い。
キャパシタＣ（図６を参照のこと）又は遅延回路２８の容量の充電及び放電時間は、最大出力電流に依存して急速に変化する可能性がある。
【００４６】
上記の図５の説明のように、クランプ回路の入力端子６８は電圧ＶR3に接続される。入力４４上の制御信号がクランプ回路４２を作動するならば、クランプ回路４２の出力は、スイッチＳ１乃至Ｓｎの第２の非反転入力と共に
ＶR3＋ΔＶｄ
にクランプされ、ここで、ΔＶｄは、
Ｖｔ＊ｌｎ（Ａｅ１／Ａｅ２）
に一致する。Ｖ１のＶ２に対する影響は、低オーム性抵抗により無効にされる。スイッチＳ３のキャパシタＣ３の入力の電圧（図４を参照のこと）は、クランプ回路が作動されたならば、クランプ前の多重スイッチの状態とは無関係に如何なる場合でもΔＶｄである。図５においてクランプ電圧がＶR3だけの場合には、スイッチＳ１、Ｓ２及びＳ３だけが毎回作動される。
【００４７】
一般的な場合において、入力端子６８が図５の基準電圧ＶRxに接続されているならば、上記基準電圧に関係したスイッチＳ１、Ｓ２及びＳｘは、クランプ電圧が演算増幅器６４、６６をスイッチオンするとき、常にスイッチオンされる。
図９は、一例として、ステップ状に切り換えられた自動利得制御電圧の伝達関数を表わす。限界値Ｖout2及びＶout1は、夫々制御電圧範囲の上限及び下限を表わす。
【００４８】
入力電圧Ｖ１が小さい値から増加し、Ｖout1に達すると共に、スイッチＳ１は作動され、無線周波増幅器１２（図３を参照のこと）の利得、及び／又は、設けられている場合にはピンダイオード減衰器の減衰にステップ状の偏移を生じさせる。伝達関数は、制動係数Ｄ１により実質的に瞬時に降下し、次に、Ｖ２の増加の結果として、スイッチＳ２が作動され、利得及び／又は減衰に別のステップ状の変化を生じさせるまで緩やかに増加する。伝達関数は制動係数Ｄ２で減少する。Ｖ１がハイ状態を維持するならば、スイッチＳ３乃至Ｓｎは連続的に作動される。
【００４９】
波形がＶout2に達したとき、逆向きにスイッチＳｎ乃至Ｓ１が抑止される。スイッチの各動作時に、無線周波増幅器の利得が増加され、及び／又は、減衰が減少させられる。
制動係数Ｄ１乃至Ｄｎは、一致していても、又は、一致していなくてもよい。制動係数Ｄ１乃至Ｄｎの値が徐々に増加する利点は、零中間周波受信器の場合に特に利用される自己受信の影響の除去である。
【００５０】
図１０に示されたペイジャーは、アンテナ１０に接続された受信器８０からなる。受信器８０は、図１に示されたタイプのスーパヘテロダイン受信器又は零中間周波受信器の何れでもよい。受信器８０の出力は、受信器からの信号を復号化する復号器８２に接続される。マイクロコントローラ８４は、プログラム格納装置８６に記憶されたプログラムに従って実行される。更に、マイクロコンピュータ８４には、アドレスメモリ８８と、メッセージ記憶用のＲＡＭ９０と、メッセージ及び制御指標を液晶ディスプレイ（ＬＣＤ）パネル９４上に表示させる表示ドライバ９２と、発光ダイオード（ＬＥＤ）９６、音響変換器９８及び振動器１００のような警報装置とが接続される。キーパッド１０２は、ユーザの指令を入力するためマイクロコントローラ８４に接続される。
【００５１】
バッテリ１０４は、ペイジャー回路に給電するためマイクロコントローラ８４に接続される。電力制御スイッチ１０６は、マイクロコントローラ８４の出力と、受信器８０との間に接続され、これにより、適用されたＣＣＩＲラジオペイジングコード第１号のようなペイジャープロトコルに従ってバッテリ電源節約が行われる。
【００５２】
ペイジャーが応答形のペイジャーであるならば、破線で示された送信器１０８を更に有する。
上記の多重スイッチ及びクランプ回路の実施例によれば、正側の過渡現象だけが制動されることが想定されている。しかし、上記の回路は負側の過渡現象を検出、制動するため利用することが可能である。
【００５３】
本発明の開示を読むことにより、他の変形が当業者にとって明らかである。かかる変形は、無線受信器及びその構成部品の設計、製造及び使用において公知であり、かつ、上記の特徴の代わりに使用され、或いは、上記の特徴に付け加えて使用される他の特徴を含む。本願の請求項に記載された発明は、上記特徴の特定の組合せに関して定式化されているが、本願の開示の範囲は、本願のいずれかの請求項に記載された発明と同じ発明に関係しているかどうか、或いは、本発明と同じ技術課題の一部又は全部を解決するかどうかとは無関係に、あらゆる新規な特徴、又は、ここに明示的又は暗示的に開示された特徴のあらゆる新規な組合せ、或いは、それらの一般形を含むことを理解する必要がある。新規の請求項が、本願又は本願から派生した更なる出願の係属中に、上記の特徴及び／又はかかる特徴の組合せに関して定式化され得ることに注意する必要がある。
【図面の簡単な説明】
【図１】本発明の前提として説明された単一切換え形の自動利得制御回路のブロック構成図である。
【図２】図１の単一切換え形の自動利得制御回路の伝達関数の説明図である。
【図３】本発明の一実施例のブロック構成図である。
【図４】多重スイッチ及びクランプ回路の一実施例のブロック構成図である。
【図５】多重スイッチ及びクランプ回路の他の一実施例のブロック構成図である。
【図６】図５の回路に使用されたスイッチのブロック構成図である。
【図７】クランプ回路の一実施例のブロック構成図である。
【図８】図７に示された演算増幅器の入力段の回路構成図である。
【図９】多重切換え形の自動利得制御の制御ループによって得られた伝達関数の一例を示す図である。
【図１０】ペイジャーのブロック構成図である。
【符号の説明】
１０    アンテナ
１２    可変利得無線周波増幅器
１４    自動利得制御信号入力
１６    ミキサ
１８    局部発振器
２０    ミキサ後段増幅器
２２    フィルタ
２４    出力端子
２６    レベル検出器回路
２８    遅延段
３０    比較器
３２，８０    受信器
３４    信号入力
３６    信号出力
３８    信号振幅指標出力
３９    多重スイッチ及びクランプ回路
４０    自動利得制御電圧入力
４１    多重スイッチ
４２    クランプ回路
４４    クランプ回路オン／オフ制御信号入力
４６，５４    電流源
４８    分圧器回路
５０，５２，５８    抵抗
５６，６２，６４，６６    演算増幅器
６０，７４    接合点
６８    クランプ回路の入力
７０    ＰＮＰトランジスタ
７２，７６，７８    ＮＰＮトランジスタ
８２    復号器
８４    マイクロコントローラ
８６    プログラム格納装置
８８    アドレスメモリ
９０    ＲＡＭ
９２    表示ドライバ
９４    液晶ディスプレイパネル
９６    発光ダイオード
９８    音響変換器
１００    振動器
１０２    キーパッド
１０４    バッテリ
１０６    電力制御スイッチ
１０８    送信器
１１０    入力
１１２，１１４，１１６    スイッチ
【図１】
0003982592.tif 000005
【図２】
0003982592.tif 000006
【図３】
0003982592.tif 000007
【図４】
0003982592.tif 000008
【図５】
0003982592.tif 000009
【図６】
0003982592.tif 000010
【図７】
0003982592.tif 000011
【図８】
0003982592.tif 000012
【図９】
0003982592.tif 000013
【図１０】
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