(57)【特許請求の範囲】
【請求項１】
正電位電源に接続された定電流源と、
一端が前記定電流源に接続された第１の抵抗と、
一方の入力端子が前記定電流源と前記第１の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第１の基準電位が印加された第１の比較器と、
一端が前記第１の抵抗の他端に接続され、他端が電位検知の対象となる負電位電源に接続された第２の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端に第２の基準電位が印加された第３の抵抗と
を具備し、
前記第１の比較器で、前記定電流源と前記第１の抵抗との接続ノードの電位と前記第１の基準電位とを比較することにより、前記負電位電源における負電位のレベルを判定する
ことを特徴とする負電位検知回路。
【請求項２】
前記第１、第２の抵抗のそれぞれの抵抗値をｒ１、ｒ２、前記第１、第２の基準電位をそれぞれＶref、Ｖxとしたときに、前記定電流源から出力される電流Ｉは、
Ｉ＝（Ｖref−Ｖx）／ｒ１
なる関係を満たすことを特徴とする請求項１記載の負電位検知回路。
【請求項３】
前記第１の抵抗の抵抗値をｒ１、前記第１、第２の基準電位をそれぞれＶref、Ｖx、前記負電位電源の負電位の検知レベルをＶＢＢとしたときに、前記第１の抵抗の抵抗値ｒ１と前記第２の抵抗の抵抗値ｒ２との比は、
ｒ１：ｒ２＝（Ｖref−Ｖx）：（Ｖx−ＶＢＢ）
なる関係を満たすことを特徴とする請求項１または２記載の負電位検知回路。
【請求項４】
前記第２の基準電位は、接地電位である
ことを特徴とする請求項１乃至３いずれか１項記載の負電位検知回路。
【請求項５】
前記第２の基準電位は、前記第１の比較器におけるローレベルの電源電位と等しく、前記第２の基準電位を発生する基準電位電源を共用する
ことを特徴とする請求項１乃至４いずれか１項記載の負電位検知回路。
【請求項６】
前記正電位電源は外部電源であり、該外部電源を前記第１の比較器におけるハイレベルの電源と共用する
ことを特徴とする請求項１乃至５いずれか１項記載の負電位検知回路。
【請求項７】
前記定電流源は、ソースが前記正電位電源に接続され、ゲートとソースとの間の電位が一定に保持された第１のｐチャネルＭＯＳトランジスタを備えること
を特徴とする請求項１乃至６いずれか１項記載の負電位検知回路。
【請求項８】
前記第１のｐチャネルＭＯＳトランジスタをゲートとソースとの間の電位が一定となるように制御する第２の比較器を更に具備する
ことを特徴とする請求項７記載の負電位検知回路。
【請求項９】
ソースが前記正電位電源に接続された第２のｐチャネルＭＯＳトランジスタと、
一端が前記第２のｐチャネルＭＯＳトランジスタのドレインに接続され、他端が接地された第４の抵抗と
を更に備え、
前記第２の比較器の一方の入力端子は、前記第２のｐチャネルＭＯＳトランジスタのドレインと前記第４の抵抗との接続ノードに接続され、他方の入力端子には第３の基準電位が印加され、出力端子が前記第１、第２のｐチャネルＭＯＳトランジスタのゲートに接続される
ことを特徴とする請求項８記載の負電位検知回路。
【請求項１０】
前記第１、第２、第３の基準電位をそれぞれＶref、Ｖx、Ｖref３としたときに、前記第１の抵抗の抵抗値ｒ１と前記第４の抵抗の抵抗値ｒ４との比は、
ｒ１：ｒ４＝（Ｖref−Ｖx）：Ｖref３
なる関係を満たすことを特徴とする請求項９記載の負電位検知回路。
【請求項１１】
前記第１の基準電位と前記第３の基準電位は、実質的に等しい
ことを特徴とする請求項９または１０記載の負電位検知回路。
【請求項１２】
外部からの電源電圧を入力電圧とし、内部制御信号に基づき、メモリセルアレイにおける記憶データの書き込み、読み出し、及び消去の少なくともいずれか１つに用いられる負の昇圧電圧を生成して、ロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか１つに入力する昇圧手段と、
この昇圧手段からロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか１つに入力する負の昇圧電位を制御する制御手段とを有する電源回路を備え、
前記制御手段は、
正電位電源に接続された定電流源と、
一端が前記定電流源に接続された第１の抵抗と、
一方の入力端子が前記定電流源と前記第１の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第１の基準電位が印加された比較器と、
一端が前記第１の抵抗の他端に接続され、他端が前記昇圧回路が生成する負の昇圧電圧に接続された第２の抵抗と、
一端が前記第１の抵抗の他端に接続され、他端に第２の基準電位が印加された第３の抵抗と
を具備する負電位検知回路を含み、
前記比較器で、前記定電流源と前記第１の抵抗との接続ノードの電位と前記第１の基準電位とを比較することにより、前記負の昇圧電位を判定し、該昇圧電位を制御する
ことを特徴とする半導体記憶装置。
【請求項１３】
前記昇圧手段は、前記記憶データの読み出し用の正の昇圧電位を生成する第１のチャージポンプ回路と、
前記記憶データの書き込みまたは消去に用いる負の昇圧電位を生成する第２のチャージポンプ回路とを備え、
前記負電位検知回路は、前記昇圧電位が所定の値より高いときに前記第２のチャージポンプを駆動し、前記昇圧電位が所定の値よりも低くなったときに前記第２のチャージポンプ回路の駆動を停止する
ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記第２のチャージポンプ回路の出力端に設けられ、前記第２のチャージポンプ回路から出力される負の昇圧電位と第３の基準電位とを切り替える切り替え回路を更に具備し、
前記切り替え回路は、前記第２のチャージポンプ回路の動作が停止されている期間に、前記第３の基準電位を出力する
ことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第３のチャージポンプ回路と、
前記第３のチャージポンプ回路から出力される正の昇圧電位に基づいて第１、第２の電位を生成するレギュレータとを更に具備し、
このレギュレータから出力される第１、第２の電位を交互に用いて、自動書き込みとベリファイ読み出し動作を繰り返すことを特徴とする請求項１３記載の半導体記憶装置。
【請求項１６】
前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第４のチャージポンプ回路を更に具備する
ことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記メモリセルアレイ中のメモリセルは、不揮発性のメモリセルである
ことを特徴とする請求項１２乃至１６いずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置に関するもので、特に半導体記憶装置の電源システムに使用されるものである。
【０００２】
【従来の技術】
従来の負電位検知回路について、図１８を用いて説明する。図示するように、半導体チップ内に一定の正電位ＶＰを与えるＶＰ電源に一端が接続された抵抗Ｒ１００と、この抵抗Ｒ１００の他端に一端が接続され、他端が負電位ＶＢＢＯを発生する負電位電源に接続された抵抗Ｒ１０１と、これらの抵抗Ｒ１００、Ｒ１０１の接続ノードの電位ＶＯが反転入力端（−）に入力され、非反転入力端（＋）には基準電位Ｖrefが入力された演算増幅器ＯＰ１００とを備えている。そして、上記演算増幅器ＯＰ１００で、基準電位Ｖrefと、抵抗Ｒ１００、Ｒ１０１の接続ノードの電位ＶＯとを比較して、負電位ＶＢＢＯが所望のレベルにあるか否かを検知する。
【０００３】
上記構成の負電位検知回路において、演算増幅器ＯＰ１００に入力される電位ＶＯは、抵抗Ｒ１００、Ｒ１０１の抵抗値をそれぞれｒ１００、ｒ１０１とすれば、次式で表される。
【０００４】
【数１】
0003943790.tif 000002
【０００５】
なお、抵抗Ｒ１００、Ｒ１０１のそれぞれの抵抗値ｒ１００、ｒ１０１は、負電位ＶＢＢＯが所望の電位ＶＢＢとなったときに、電位ＶＯが基準電位Ｖrefに等しくなるよう設定されている。そのため、負電位ＶＢＢＯがＶＢＢになると演算増幅器ＯＰ１００の出力ＳＶＢＢが反転し、負電位ＶＢＢＯが所望の電位にあることを検知する。
【０００６】
しかし、図１８に示した構成の負電位検知回路には以下の問題点がある。
【０００７】
（１）検知レベルの精度は、１式よりｒ１０１／(ｒ１００＋ｒ１０１)であり、１以下となる。すなわち、ＶＯの電位が抵抗Ｒ１００、Ｒ１０１の分圧比によって決まるため、ＶＢＢＯの変化の一部しかＶＯに反映されず、検知レベルが悪化する。
【０００８】
（２）ＶＰ電源を用いるため、回路内の電源が増加し、回路が複雑化する。すなわち、正電位ＶＰは一定電位である必要があるため、外部電源Ｖccをチャージポンプして一定電位に保つような構成を有するＶＰ電源を設けなければならず、回路が複雑化する。また、ＶＰ−ＶＢＢＯ間の電位差が大きくなった場合、抵抗Ｒ１００、Ｒ１０１を構成する拡散層の耐圧を越えてしまう恐れがある。そのため、抵抗Ｒ１００、Ｒ１０１となる拡散層を取り囲むウェル領域に正電位ＶＰと負電位ＶＢＢＯの中間電位を印加せざるを得ず、この中間電位を供給するための電源を新たに設ける必要があり、回路構成が複雑化する。
【０００９】
（３）ゲート酸化膜が厚く耐圧の高いトランジスタを使うため、検知感度が悪化する。これは、電位ＶＯが負電位ＶＢＢＯにより大きく変動することに起因する。電位ＶＯは、負電位ＶＢＢＯがＧＮＤレベルの時はＶＰ付近の高電位に、ＶＢＢＯが深い負電位になった時はＶrefのレベルよりも低くなり負電位となる場合がある。そのため、ＶＯがマイナスに振れても対応できるよう、演算増幅器ＯＰ１００を構成するトランジスタには、ゲート酸化膜が厚く耐圧の高いものを使う必要があり、検知感度が悪化する。
【００１０】
そこで、上記の問題点を解決するための負電位検知回路がMiharaらによって提案されており、ISSCC99 digest of technical papers, pp114-115, Feb.1999  “A 29mm2 1.8V-only 16Mb DINOR Flash Memory with Gate-Protected Poly-Diode(GPPD) Charge Pump” に記載がある。このMiharaらの負電位検知回路を図１９に示す。
【００１１】
この負電位検知回路は、ソースが外部電源Ｖccに接続されたｐＭＯＳトランジスタＱＰ２００と、このトランジスタＱＰ２００のドレインに一端が接続され、他端が負電位ＶＢＢＯを生成する負電位電源に接続された抵抗Ｒ２００と、トランジスタＱＰ２００のドレインと抵抗Ｒ２００との接続ノードの電位ＶＯが反転入力端（−）に入力され、非反転入力端（＋）に基準電位Ｖrefが入力されている演算増幅器ＯＰ２００とを備えており、トランジスタＱＰ２００のゲートは演算増幅器ＯＰ２０１の出力により制御され、この演算増幅器ＯＰ２０１の出力は、ソースが外部電源Ｖccに接続されたｐＭＯＳトランジスタＱＰ２０１のゲートへも入力されている。このトランジスタＱＰ２０１のドレインには、他端が接地された抵抗Ｒ２０１の一端が接続されており、トランジスタＱＰ２０１と抵抗Ｒ２０１の接続ノードの電位は、演算増幅器ＯＰ２０１の非反転入力端（＋）に入力され、反転入力端（−）には基準電位Ｖrefが入力されている。
【００１２】
上記構成の負電位検知回路では、ｐＭＯＳトランジスタＱＰ２０１と抵抗Ｒ２０１との接続ノードの電位はＶrefに保たれ、ｐＭＯＳトランジスタＱＰ２０１、ＱＰ２００は、抵抗Ｒ２０１の抵抗値をｒ２０１とすると、一定電流Ｉ’＝Ｖref／ｒ２０１を供給する定電流源２００となる。また、抵抗Ｒ２００の抵抗値ｒ２００は、負電位ＶＢＢＯの所望の検知レベルをＶＢＢとすると、次式のように設定される。
【００１３】
【数２】
0003943790.tif 000003
【００１４】
そのため、ｐＭＯＳトランジスタＱＰ２００のドレインと抵抗Ｒ２００との接続ノードにおける電圧ＶＯは次式のようになる。
【００１５】
【数３】
0003943790.tif 000004
【００１６】
例えば、所望の検知電位ＶＢＢ＝−２．５Ｖ、基準電位Ｖref＝１．２５Ｖの場合を考える。−ＶＢＢ／Ｖref＝２であるから、ｒ２００＝３ｒ２０１となる。抵抗Ｒ２００での電圧降下を考えると、Ｒ２００・Ｉ’＝１．２５Ｖであるから、３ｒ２００・Ｉ’＝３．７５Ｖになる。電位ＶＯ＝１．２５Ｖ＝Ｖrefであるとすれば、この時ＶＢＢＯ＝−２．５Ｖ＝ＶＢＢになるはずである。
【００１７】
このような負電位検知回路は、図１８に示した回路に対して以下の利点がある。
【００１８】
（１）検知レベルの精度は、ΔＶＯ／ΔＶＢＢＯ＝１となる。すなわち、電位ＶＯに直接ＶＢＢＯの変化が効いてくるため、検知精度が高い。
【００１９】
（２）ＶＰ電源を必要としないため、回路構成が簡略化できるとともに、抵抗を形成する拡散層の耐圧の問題をクリアできる。
【００２０】
しかし、電位ＶＯの上限はＶccであるが、下限は負電位ＶＢＢＯに依存し、やはり深い負電位になる場合がある。そのため、ＶＯを受ける定電流源２００及び演算増幅器ＯＰ２００を構成するトランジスタには、ゲート酸化膜が厚く耐圧が高いものを使う必要があり、検知感度が悪化するという問題が残っている。
【００２１】
【発明が解決しようとする課題】
上記従来の負電位検知回路は、演算増幅器において基準電位Ｖrefと比較される電位ＶＯの電位が負電位ＶＢＢＯに大きく依存し、ＶＢＢＯが深い負電位になった時、ＶＯの電圧降下がＶrefで停止せずに負電位になることがある。そのため、電位ＶＯを発生させるための定電流源や、ＶrefとＶＯとを比較する演算増幅器を構成するトランジスタには、ゲート酸化膜が厚く耐圧が高いものを使用する必要があった。そのため、検知感度の悪化や消費電流が増大するという問題があった。
【００２２】
この発明は、上記事情に鑑みてなされたもので、その目的は、回路設計、耐圧設計を簡略化しつつ、検知感度、消費電流の点で優れる負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
この発明の請求項１に記載した負電位検知回路は、正電位電源に接続された定電流源と、一端が前記定電流源に接続された第１の抵抗と、一方の入力端子が前記定電流源と前記第１の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第１の基準電位が印加された第１の比較器と、一端が前記第１の抵抗の他端に接続され、他端が電位検知の対象となる負電位電源に接続された第２の抵抗と、一端が前記第１の抵抗の他端に接続され、他端に第２の基準電位が印加された第３の抵抗とを具備し、前記第１の比較器で、前記定電流源と前記第１の抵抗との接続ノードの電位と前記第１の基準電位とを比較することにより、前記負電位電源における負電位のレベルを判定することを特徴としている。
【００２４】
請求項２に記載したように、請求項１に記載した負電位検知回路において、前記第１の抵抗の抵抗値をｒ１、前記第１、第２の基準電位をそれぞれＶref、Ｖxとしたときに、前記定電流源から出力される電流Ｉは、Ｉ＝（Ｖref−Ｖx）／ｒ１なる関係を満たすことを特徴としている。
【００２５】
また、請求項３に記載したように、請求項１または２に記載した負電位検知回路において、前記第１、第２の抵抗の抵抗値をそれぞれｒ１、ｒ２、前記第１、第２の基準電位をそれぞれＶref、Ｖx、前記負電位電源の負電位の検知レベルをＶＢＢとしたときに、前記第１の抵抗の抵抗値ｒ１と前記第２の抵抗の抵抗値ｒ２との比は、ｒ１：ｒ２＝（Ｖref−Ｖx）：（Ｖx−ＶＢＢ）なる関係を満たすことを特徴としている。
【００２６】
更に、請求項４に記載したように、請求項１乃至３いずれか１項記載の負電位検知回路において、前記第２の基準電位は、接地電位であることを特徴としている。
【００２７】
請求項５に記載したように、請求項１乃至４いずれか１項記載の負電位検知回路において、前記第２の基準電位は、前記第１の比較器におけるローレベルの電源電位と等しく、前記第２の基準電位を発生する基準電位電源を共用することを特徴としている。
【００２８】
請求項６に記載したように、請求項１乃至５いずれか１項記載の負電位検知回路において、前記正電位電源は外部電源であり、該外部電源を前記第１の比較器におけるハイレベルの電源と共用することを特徴としている。
【００２９】
請求項７に記載したように、請求項１乃至６いずれか１項記載の負電位検知回路において、前記定電流源は、ソースが前記正電位電源に接続され、ゲートとソースとの間の電位が一定に保持された第１のｐチャネルＭＯＳトランジスタを備えることを特徴としている。
【００３０】
請求項８に記載したように、請求項７記載の負電位検知回路において、前記第１のｐチャネルＭＯＳトランジスタをゲートとソースとの間の電位が一定となるように制御する第２の比較器を更に具備することを特徴としている。
【００３１】
請求項９に記載したように、請求項８記載の負電位検知回路において、ソースが前記正電位電源に接続された第２のｐチャネルＭＯＳトランジスタと、一端が前記第２のｐチャネルＭＯＳトランジスタのドレインに接続され、他端が接地された第４の抵抗とを更に備え、前記第２の比較器の一方の入力端子は、前記第２のｐチャネルＭＯＳトランジスタのドレインと前記第４の抵抗との接続ノードに接続され、他方の入力端子には第３の基準電位が印加され、出力端子が前記第１、第２のｐチャネルＭＯＳトランジスタのゲートに接続されることを特徴としている。
【００３２】
請求項１０に記載したように、請求項９記載の負電位検知回路において、前記第１、第２、第３の基準電位をそれぞれＶref、Ｖx、Ｖref３としたときに、前記第１の抵抗の抵抗値ｒ１と前記第４の抵抗の抵抗値ｒ４との比は、ｒ１：ｒ４＝（Ｖref−Ｖx）：Ｖref３なる関係を満たすことを特徴としている。
【００３３】
請求項１１に記載したように、請求項９または１０記載の負電位検知回路において、前記第１の基準電位と前記第３の基準電位は、実質的に等しいことを特徴としている。
【００３４】
この発明の請求項１２に記載した負電位検知回路は、正電位電源に接続された定電流源と、この定電流源と電位検知の対象となる負電位電源との間に設けられ、分圧電位を生成する分圧手段と、検知ノードである前記分圧手段と前記定電流源との接続点の電位と、検知レベルを設定するための電位とを比較して、前記負電位電源における負電位のレベルを判定する比較手段と、前記分圧手段で生成した分圧電位の出力ノードと基準電位電源間に接続され、前記負電位電源の電位が変動したときに、前記検知ノードの電位が正の値を保持するように、前記分圧手段における分圧電位の出力ノードの電位を制御する電位制御手段とを具備することを特徴としている。
【００３５】
請求項１３に記載したように、請求項１２記載の負電位検知回路において、前記分圧手段は、前記定電流源から供給される電流により、この分圧手段で生成した分圧電位と前記基準電位電源の基準電位との間の電位差により発生する電流により生ずる電圧降下により、前記出力ノードの電位を制御することを特徴としている。
【００３６】
また、この発明の請求項１４に記載した半導体記憶装置は、外部からの電源電圧を入力電圧とし、内部制御信号に基づき、メモリセルアレイにおける記憶データの書き込み、読み出し、及び消去の少なくともいずれか１つに用いられる負の昇圧電圧を生成して、ロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか１つに入力する昇圧手段と、この昇圧手段からロウデコーダ、カラムデコーダ、及びソースデコーダのいずれか１つに入力する負の昇圧電位を制御する制御手段とを有する電源回路を備え、前記制御手段は、正電位電源に接続された定電流源と、一端が前記定電流源に接続された第１の抵抗と、一方の入力端子が前記定電流源と前記第１の抵抗との接続ノードに接続され、他方の入力端子に検知レベルを設定するための第１の基準電位が印加された比較器と、一端が前記第１の抵抗の他端に接続され、他端が前記昇圧回路が生成する負の昇圧電圧に接続された第２の抵抗と、一端が前記第１の抵抗の他端に接続され、他端に第２の基準電位が印加された第３の抵抗とを具備する負電位検知回路を含み、前記比較器で、前記定電流源と前記第１の抵抗との接続ノードの電位と前記第１の基準電位とを比較することにより、前記負の昇圧電位を判定し、該昇圧電位を制御することを特徴としている。
【００３７】
請求項１５に記載したように、請求項１４記載の半導体記憶装置において、前記昇圧手段は、前記記憶データの読み出し用の正の昇圧電位を生成する第１のチャージポンプ回路と、前記記憶データの書き込みまたは消去に用いる負の昇圧電位を生成する第２のチャージポンプ回路とを備え、前記負電位検知回路は、前記昇圧電位が所定の値より高いときに前記第２のチャージポンプを駆動し、前記昇圧電位が所定の値よりも低くなったときに前記第２のチャージポンプ回路の駆動を停止することを特徴としている。
【００３８】
請求項１６に記載したように、請求項１５記載の半導体記憶装置において、前記第２のチャージポンプ回路の出力端に設けられ、前記第２のチャージポンプ回路から出力される負の昇圧電位と第３の基準電位とを切り替える切り替え回路を更に具備し、前記切り替え回路は、前記第２のチャージポンプ回路の動作が停止されている期間に、前記第３の基準電位を出力することを特徴としている。
【００３９】
請求項１７に記載したように、請求項１５記載の半導体記憶装置において、前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第３のチャージポンプ回路と、前記第３のチャージポンプ回路から出力される正の昇圧電位に基づいて第１、第２の電位を生成するレギュレータとを更に具備し、このレギュレータから出力される第１、第２の電位を交互に用いて、自動書き込みとベリファイ読み出し動作を繰り返すことを特徴としている。
【００４０】
請求項１８に記載したように、請求項１７記載の半導体記憶装置において、前記昇圧手段は、前記記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第４のチャージポンプ回路を更に具備することを特徴としている。
【００４１】
請求項１９に記載したように、請求項１４乃至１８いずれか１項記載の半導体記憶装置において、前記メモリセルアレイ中のメモリセルは、不揮発性のメモリセルであることを特徴としている。
【００４２】
請求項１のような負電位検知回路によれば、第１の抵抗と第２の抵抗との接続ノードと、第２の基準電位との間に第３の抵抗を設けている。負電位電源が供給する電位が深い負電位となった際には、この第３の抵抗から電流が流れ込むことで第２の抵抗での電圧降下量を増加させ、定電流源と第１の抵抗との接続ノードの電位を正電位に保つことができる。そのため、定電流源や比較器を、薄いゲート酸化膜を有するトランジスタで構成できるため、負電位検知回路の検知感度の向上、動作電流の低減を図ることができる。また、定電流源に電圧を供給する電源は、外部電源を直接使用できるため、回路内部に新たに電源を設ける必要がなく、回路構成を簡単化出来る。
【００４３】
請求項２、３のように、定電流源が供給する電流を、第１、第２の基準電位の電位差と前記第１の抵抗との関係で決まる電流に設定し、第１、第２の抵抗の抵抗値の比率を、第２の基準電位と第１の基準電位の電位差と、第１の基準電位と負電位の所望のレベルの電位差との比に等しくすることで、負電位が所望のレベルに達した際に、第３の抵抗の両端に電位差を生じさせずに済む。そのため、第３の抵抗を付加しても検知レベルには影響を与えない。
【００４４】
また、請求項４乃至６のように、第２の基準電位を接地電位にし、第２の基準電位を発生する電源を第１の比較器のローレベルの電源と共用し、更に、外部電源を第１の比較器のハイレベルの電源と共用することで、回路構成を簡単化出来る。
【００４５】
更に、請求項７乃至１１のような構成により、一定の電流を供給する定電流源と、その電流値を決定する回路を実現できる。
【００４６】
請求項１２のような負電位検知回路によれば、電位制御手段が、負電位電源の電位が変動したときに、検知ノードの電位が正の値を保持するよう制御するので、定電流源や比較器を、薄いゲート酸化膜を有するトランジスタで構成できる。よって、負電位検知回路の検知感度の向上、動作電流の低減を図ることができる。また、定電流源に電圧を供給する電源は、外部電源を直接使用できるため、回路内部に新たに電源を設ける必要がなく、回路構成を簡単化出来る。
【００４７】
請求項１３のように、分圧手段で生成した分圧電位と基準電位電源の基準電位との間の電位差により発生する電流により生ずる電圧降下により、出力ノードの電位を制御できる。
【００４８】
請求項１４のような構成の半導体記憶装置によれば、メモリセルアレイのロウデコーダ、カラムデコーダ、またはソースデコーダに入力する電圧を生成する電源回路内の昇圧手段を、負電位検知回路を含む制御手段により監視している。この負電位検知回路において、昇圧手段が生成する負電位が所定の負電位であるかどうかを比較器する比較に入力される電位は正の値に保持されている。そのため、負電位検知回路内の定電流源や比較器を、薄いゲート絶縁膜を有するトランジスタで構成できる。これにより検知感度の向上、動作電流の低減を図ることが出来、半導体記憶装置の動作信頼性を向上できる。
【００４９】
請求項１５のように、昇圧手段は、メモリセルアレイの記憶データの消去の際に用いる負の昇圧電位を生成する第２のチャージポンプ回路を備えており、負電位検知回路は、この負の昇圧電位が所定の値より高いときには第２のチャージポンプを駆動し、所定の値よりも低くなったときには第２のチャージポンプ回路の駆動を停止することで、昇圧電位を所定の電位に設定できる。
【００５０】
請求項１６のように、第２のチャージポンプ回路から出力される負の昇圧電位と第３の基準電位とを切り替える切り替え回路を設け、第２のチャージポンプ回路の動作が停止している間は、第３の基準電位を出力することで、消去時にのみメモリセルトランジスタのゲートに負電位を供給できる。
【００５１】
請求項１７のように、正の昇圧電位を生成する第３のチャージポンプ回路と、第１、第２の電位を生成する
レギュレータとを設けることにより、安定した自動書き込みとベリファイ読み出し動作を行うことが出来る。
【００５２】
請求項１８のように、記憶データの書き込み、または消去に用いる正の昇圧電位を生成する第４のチャージポンプ回路を設けることにより、書き込み、消去時にメモリセルトランジスタのそれぞれドレイン、ソースに正電位を供給できる。
【００５３】
請求項１９のように、本発明は不揮発性半導体記憶装置に適用できる。
【００５４】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００５５】
この発明の第１の実施形態に係る負電位検知回路について図１を用いて説明する。負電位検知回路は、外部電源Ｖccを受けて一定電流Ｉを出力する定電流源１０、一端が定電流源１０の出力端子に接続された抵抗Ｒ１０（第１の抵抗）、一端が抵抗Ｒ１０の他端に接続され、他端が負の電位ＶＢＢＯを発生する負電位電源に接続された抵抗Ｒ１１（第２の抵抗）、一端が抵抗Ｒ１０とＲ１１の接続ノードに接続され、他端が一定電位Ｖx（第２の基準電位）を発生する基準電源に接続された抵抗Ｒ１２（第３の抵抗、電位制御手段）、反転入力端（−）が定電流源１０と抵抗Ｒ１０との接続ノードに接続され、非反転入力端（＋）が一定電位Ｖref（第１の基準電位）を発生する基準電源に接続された演算増幅器ＯＰ１０（第１の比較器、比較手段）を備えている。なお、抵抗Ｒ１０、Ｒ１１の抵抗値ｒ１０、ｒ１１の比は、検知すべき負電位をＶＢＢＯ＝ＶＢＢ（検知レベル）とすれば、（Ｖref−Ｖx）：（Ｖx−ＶＢＢ）に設定され、演算増幅器ＯＰ１０は、定電流源１０と抵抗Ｒ１０の接続ノードの電位ＶＯと、基準電位Ｖrefとを比較して、その比較結果をＳＶＢＢとして出力し、負電位電源が発生する電位ＶＢＢＯの所望の検知レベルＶＢＢを検知する。
【００５６】
図２は図１の定電流源１０を具体化した負電位検知回路の構成例である。定電流源１０は、ソースが外部電源Ｖccに接続され、電流の出力端がドレインであるｐＭＯＳトランジスタＱＰ１０（第１のｐチャネルＭＯＳトランジスタ）で構成される。このトランジスタＱＰ１０のゲートは、演算増幅器ＯＰ１１（第２の比較器）の出力により制御されている。また、演算増幅器ＯＰ１１の出力は、同じくソースが外部電源Ｖccに接続されたｐＭＯＳトランジスタＱＰ１１（第２のｐチャネルＭＯＳトランジスタ）のゲートにも入力されており、トランジスタＱＰ１１のドレインには、他端が接地された抵抗Ｒ１３（第４の抵抗）の一端が接続されている。この演算増幅器ＯＰ１１の反転入力端（−）は、一定電位Ｖrefを発生する基準電源に接続され、非反転入力端（＋）は、トランジスタＱＰ１１のドレインと抵抗Ｒ１３の接続ノードに接続されている。よって、トランジスタＱＰ１１は、抵抗Ｒ１３の抵抗値をｒ１３とすれば、Ｖref／ｒ１３の一定電流Ｉを供給する定電流源であり、トランジスタＱＰ１０も同じ値の電流Ｉ＝Ｖref／ｒ１３を供給する。抵抗Ｒ１０、Ｒ１１の抵抗値の比は前述のとおり、（Ｖref−Ｖx）：（Ｖx−ＶＢＢ）であり、定電流源１０が供給する一定電流ＩはＶref／ｒ１３であるから、抵抗Ｒ１０、Ｒ１１の抵抗値ｒ１０、ｒ１１はそれぞれ次式で表される。
【００５７】
【数４】
0003943790.tif 000005
【００５８】
【数５】
0003943790.tif 000006
【００５９】
また、電流Ｉの関係は次式のように表される。
【００６０】
【数６】
0003943790.tif 000007
【００６１】
なお、ｐＭＯＳトランジスタＱＰ１０が６式で表される一定電流Ｉを供給できれば、電流Ｉの電流値を設定する回路は図２の回路構成に限定されるものではない。
【００６２】
次に、この負電位検知回路の動作及びその効果を、従来例で説明したMiharaらの回路と比較して説明する。図３（ａ）はMiharaらの提案した負電位検知回路、図３（ｂ）は本実施形態に係る負電位検知回路であり、説明の簡単化のために、要部を抽出して示している。
【００６３】
本実施形態に係る負電位検知回路は、Miharaらの回路における抵抗Ｒ２００（抵抗値ｒ２００＝（１＋（−ＶＢＢ／Ｖref））・ｒ２０１）を（Ｖref−Ｖx）：（Ｖx−ＶＢＢ）の比の抵抗値を持つ２つの抵抗Ｒ１０、Ｒ１１に分割し、この抵抗Ｒ１０とＲ１１の接続ノードに、一端が一定電位Ｖxを供給する基準電位に接続された抵抗Ｒ１２を付加した構成となっている（ｒ２００＝ｒ１０＋ｒ１１）。
【００６４】
まず、負電位ＶＢＢＯが所望の検知レベルＶＢＢとなった場合について考える。この場合、どちらの回路も、それぞれ演算増幅器ＯＰ２００、ＯＰ１０の反転入力端（−）へ入力される電位ＶＯは、基準電位Ｖrefに等しくなる。図３（ｂ）に示した本実施形態の負電位検知回路においては、抵抗Ｒ１０とＲ１１の抵抗値の比が（Ｖref−Ｖx）：（Ｖx−ＶＢＢ）となっており、ＶＯとＶＢＢ間の電位差がＶref−ＶＢＢであるから、抵抗Ｒ１０での電圧降下ΔＶ１はＶref−Ｖx、Ｒ１１での電圧降下ΔＶ２はＶx−ＶＢＢとなり、抵抗Ｒ１０とＲ１１との接続ノードの電位Ｖ１はＶxとなる。すなわち、ＶＢＢＯ＝ＶＢＢの際には、抵抗Ｒ１２の両端に電位差が生じないため、新たに付加した抵抗Ｒ１２は検知レベルに全く影響しないことが分かる。
【００６５】
次に、負電位ＶＢＢＯが更に低下し、演算増幅器ＯＰ２００、ＯＰ１０のそれぞれの反転入力端へ入力される電位ＶＯがＧＮＤレベルになった場合について、図４（ａ）、（ｂ）を用いて説明する。図４（ａ）、（ｂ）は図３（ａ）、（ｂ）と同様に、それぞれMiharaらの提案した負電位検知回路、本実施形態に係る負電位検知回路である。図４（ａ）のMiharaらの回路においては、定電流源２００が供給する電流Ｉ’はＶref／ｒ２０１、抵抗Ｒ２００の抵抗値ｒ２００は（１＋（−ＶＢＢ／Ｖref）・ｒ２０１）であるから、抵抗Ｒ２００での電圧降下はＶref−ＶＢＢとなり、負電位ＶＢＢＯはＶＢＢ−Ｖrefとなることが分かる。すなわち、負電位ＶＢＢＯがこれ以上低下すると、演算増幅器ＯＰ２００に入力される電位ＶＯが負の値になるため、薄いゲート酸化膜を用いたトランジスタでは対応できなくなる。
【００６６】
それに対して、図４（ｂ）の回路では、４式及び６式に示したように、ｒ１０＝（Ｖref−Ｖx）・ｒ１３／Ｖref、Ｉ＝Ｖref／ｒ１３の関係より、抵抗Ｒ１０での電圧降下ΔＶ１はＶref−Ｖxとなる。すると、ＶＯの電位がＧＮＤであるから、抵抗Ｒ１０とＲ１１の接続ノードの電位Ｖ１はＶx−Ｖrefとなる。すなわち、抵抗Ｒ１２の両端にはＶrefの電位差が発生することになる。ここで、抵抗Ｒ１２の抵抗値を抵抗Ｒ１３と同じに設定すれば、抵抗Ｒ１２には抵抗Ｒ１０とＲ１１の接続ノードに向かって流れ込む電流Ｉが発生する。そのため、抵抗Ｒ１１には、定電流源１０が供給する電流Ｉと、抵抗Ｒ１２から供給される電流Ｉとを合わせた、２Ｉなる電流が流れることになる。抵抗Ｒ１１の抵抗値ｒ１１は５式より、（Ｖx−ＶＢＢ）・ｒ１３／Ｖrefであり、この抵抗Ｒ１１に電流２Ｉ＝２Ｖref／ｒ１３が流れ込むので、抵抗Ｒ１１での電圧降下ΔＶ２は２（Ｖx−ＶＢＢ）となる。従って、負電位ＶＢＢＯは２ＶＢＢ−Ｖref−Ｖxとなり、Miharaらの回路より深い負電位まで電位ＶＯを正に保つことができる。
【００６７】
上記のような負電位検知回路によれば、外部電源Ｖccをそのまま用いることができるため、回路内で使用する電源を最小限に出来、回路設計、耐圧設計を簡単化できる。また、負電位ＶＢＢＯが所望の電位ＶＢＢよりも更に深い負電位に低下した際にも、検知点の電位ＶＯを正に保つことができる。そのため、定電流源１０や演算増幅器ＯＰ１０、ＯＰ１１を、薄いゲート酸化膜のＭＯＳトランジスタで構成することができ、回路構成を単純化でき、また、動作電流の低減、検知感度の向上を図ることができる。
【００６８】
次に、この発明の第２の実施形態に係る負電位検知回路について、図５を用いて説明する。図示するように、本実施形態は、上記第１の実施形態における図１の負電位検知回路の基準電位ＶxをＧＮＤにしたものである。また、図６には、図５の定電流源１０を具体化した負電位検知回路の構成例を示す。回路構成については、基準電位Ｖxを接地電位としたほかは全て第１の実施形態同様であるため説明を省略する。なお、抵抗Ｒ１０、Ｒ１１のそれぞれの抵抗値ｒ１０、ｒ１１の比はＶref：−ＶＢＢに設定されている。また定電流源１０は、Ｖref／ｒ１３の一定電流を供給する。すなわち、抵抗Ｒ１０、Ｒ１１の抵抗値ｒ１０、ｒ１１はそれぞれ次式のようになる。
【００６９】
【数７】
0003943790.tif 000008
【００７０】
【数８】
0003943790.tif 000009
【００７１】
電流Ｉの関係は、
【００７２】
【数９】
0003943790.tif 000010
【００７３】
であるが、勿論、第１の実施形態で述べたように、ｐＭＯＳトランジスタＱＰ１０が９式で表される一定電流Ｉを供給できれば、電流Ｉの電流値を設定する回路は図６の回路構成に限定されるものではない。
【００７４】
次に、この負電位検知回路の動作及びその効果を、Miharaらの負電位検知回路と比較して説明する。図７（ａ）はMiharaらの提案した負電位検知回路、図７（ｂ）は本実施形態に係る負電位検知回路であり、説明の簡単化のために要部を抽出して示している。
【００７５】
本実施形態に係る負電位検知回路は、Miharaらの回路における抵抗Ｒ２００をＶref：−ＶＢＢの比の抵抗値を持つ２つの抵抗Ｒ１０及びＲ１１に分割し、この抵抗Ｒ１０とＲ１１の接続ノードに、一端がＧＮＤに接続された抵抗Ｒ１２を付加した構成となっている。
【００７６】
まず、負電位ＶＢＢＯが所望の検知レベルＶＢＢとなった場合について考える。この場合、どちらの回路も、それぞれ演算増幅器ＯＰ２００、ＯＰ１０の反転入力端（−）へ入力される電位ＶＯは、基準電位Ｖrefに等しくなる。図７（ｂ）に示した本実施形態の負電位検知回路においては、抵抗Ｒ１０、Ｒ１１の抵抗値の比がＶref：−ＶＢＢとなっており、ＶＯとＶＢＢ間の電位差がＶref−ＶＢＢであるから、抵抗Ｒ１０での電圧降下ΔＶ１はＶref、Ｒ１１での電圧降下ΔＶ２は−ＶＢＢとなり、抵抗Ｒ１０とＲ１１との接続ノードの電位Ｖ１はＧＮＤとなる。すなわち、ＶＢＢＯ＝ＶＢＢの際には、抵抗Ｒ１２の両端に電位差が生じないため、新たに付加した抵抗Ｒ１２は検知レベルに全く影響しないことが分かる。
【００７７】
次に、負電位ＶＢＢＯが更に低下し、演算増幅器ＯＰ２００、ＯＰ１０の反転入力端へ入力される電位ＶＯがＧＮＤレベルになった場合について、図８（ａ）、（ｂ）を用いて説明する。図８（ａ）、（ｂ）は図７（ａ）、（ｂ）と同様に、それぞれMiharaらの提案した負電位検知回路、本実施形態に係る負電位検知回路である。図８（ａ）の回路においては、第１の実施形態で説明したように、ＶＯ＝ＧＮＤとなる際には、ＶＢＢＯ＝ＶＢＢ−Ｖrefとなる。
【００７８】
それに対して、図８（ｂ）の回路では、７式、９式に示したように、ｒ１０＝ｒ１３、Ｉ＝Ｖref／ｒ１０の関係式から、抵抗Ｒ１０での電圧降下ΔＶ１はＶrefとなる。すると、ＶＯの電位がＧＮＤであるから、抵抗Ｒ１０とＲ１１の接続ノードの電位Ｖ１は−Ｖrefとなる。すなわち、抵抗Ｒ１２の両端にはＶrefの電位差が発生することになる。ここで、抵抗Ｒ１２の抵抗値を抵抗Ｒ１３と同じに設定すれば、抵抗Ｒ１２には抵抗Ｒ１０とＲ１１の接続ノードに向かって流れ込む電流Ｉが発生する。そのため、抵抗Ｒ１１には、定電流源１０が供給する電流Ｉと、抵抗Ｒ１２から供給される電流Ｉとを合わせた、２Ｉなる電流が流れることになる。抵抗Ｒ１１の抵抗値ｒ１１は８式より、−ＶＢＢ・ｒ１３／Ｖrefであり、この抵抗Ｒ１１に電流２Ｉ＝２Ｖref／ｒ１３が流れ込むわけだから、抵抗Ｒ１１での電圧降下ΔＶ２は−２ＶＢＢとなる。従って、負電位ＶＢＢＯは２ＶＢＢ−Ｖrefとなり、Miharaらの回路より深い負電位まで電位ＶＯを正に保つことができる。
【００７９】
上記のような負電位検知回路によれば、第１の実施形態と同様の効果を得ることが出来ると共に、基準電位ＶxをＧＮＤに設定することで、回路構成を更に簡単化できる。そのため、定電流源１０や演算増幅器ＯＰ１０、ＯＰ１１を、薄いゲート酸化膜のＭＯＳトランジスタで構成することができ、回路構成を単純化でき、また、動作電流の低減、検知感度の向上を図ることができる。
【００８０】
なお、上記第１、第２の実施形態の負電位検知回路においては、抵抗Ｒ１０とＲ１１の接続ノードに付加した抵抗Ｒ１２の抵抗値ｒ１２をＲ１３の抵抗値ｒ１３と同様のものとして説明したが、Ｒ１２の抵抗値ｒ１２を更に低抵抗とすることで、より深い負電位のＶＢＢＯに対応できる。
【００８１】
また、抵抗Ｒ１２を付加することで、検知ノードの振幅（ΔＶＯ／ΔＶＢＢＯ）が若干低下するが、これは図９の回路に示す、カレントミラー・オペアンプ等を用いることで解決できる。このカレントミラー・オペアンプは、ソースを外部電源Ｖccに接続し、ゲートとドレインを短絡したｐＭＯＳトランジスタＱＰ２０と、このトランジスタＱＰ２０のドレインにドレインを接続し、ゲートを非反転入力端（＋）としたｎＭＯＳトランジスタＱＮ２０、トランジスタＱＰ２０のゲートにゲートを接続したｐＭＯＳトランジスタＱＰ２１と、このトランジスタＱＰ２１のドレインにドレインを接続し、ゲートを反転入力端（−）としたｎＭＯＳトランジスタＱＮ２１とを備え、ｐＭＯＳトランジスタＱＰ２１とｎＭＯＳトランジスタＱＮ２１との接続ノードを出力ＯＵＴとしている。上記のような構成のような高増幅率オペアンプを演算増幅器ＯＰ１０に用いれば、実用上、検知精度に問題は発生しない。
【００８２】
更に、上記実施形態では、ＶＢＢＯ＝ＶＢＢの際には抵抗Ｒ１２の両端には電位差が発生しないものとして説明したが、回路構成はこの条件のみに限られるものでもない。また、抵抗Ｒ１２の両端に発生する電位差により流れる電流も、抵抗Ｒ１１へ流れ込む方向に限らず、抵抗Ｒ１０とＲ１１の接続ノードから抵抗Ｒ１２へ流れ出る方向であってもよい。これらの電流、電圧の関係は、抵抗Ｒ１０、Ｒ１１の抵抗値の関係によって補償できるからである。演算増幅器ＯＰ１０、ＯＰ１１に入力される基準電圧Ｖrefも、両者が必ずしも同じ基準電位である必要はない。これも流す電流値は抵抗値により設定できるからである。更に、抵抗には拡散抵抗の他、数１０ｋΩ〜数１０ＭΩ程度の抵抗値が得られるものであれば、金属や半導体材料によって形成したものを用いてもよい。
【００８３】
次にこの発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明する。本実施形態は、上記第１または第２の実施形態で説明した負電位検知回路を不揮発性半導体メモリの電源システムに応用したものである。
【００８４】
図１０は不揮発性半導体メモリのチップ内部の一構成例を示すブロック図である。
【００８５】
図１０において、メモリセルアレイ２０内には、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（それぞれ１本のみ図示）と、それぞれフローティングゲート、コントロールゲート、ソース及びドレインを有し、フローティングゲートに電子を注入することでコントロールゲートから見たしきい値電圧が変化することによってデータのプログラム（書き込み）が行われ、データ消去が電気的に行われる複数のメモリセル（フラッシュセル：１個のみ図示）ＭＣが設けられている。なお、各メモリセルＭＣのコントロールゲートは複数のワード線ＷＬのうち１つに接続され、ドレインはビット線ＢＬの内の１つに接続されている。また、各メモリセルＭＣのソースは、例えばビット線単位、ワード線単位若しくはブロック単位で共通のソース線（図示せず）に接続されている。
【００８６】
アドレスバッファ２１は外部からのアドレス信号を受けて内部アドレス信号を発生する。アドレスバッファ２１で発生される内部アドレス信号は、ロウデコーダ２２、カラムデコーダ２３及びソースデコーダ２４にそれぞれ供給される。
【００８７】
入出力コントロール回路２５は、外部から入力されるチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け、これらの入力信号に基づいて内部回路の動作を制御するための各種制御信号を発生する。例えば、チップイネーブル信号／ＣＥに基づく制御信号はアドレスバッファ２１に供給され、アドレスバッファ２１ではこの制御信号に基づいて内部アドレス信号の発生動作が可能にされる。また、アウトプットイネーブル信号／ＯＥに基づく制御信号は後述するＩ／Ｏバッファに供給され、Ｉ／Ｏバッファではこの制御信号に基づいてデータの出力動作が可能にされる。ライトイネーブル信号／ＷＥに基づく制御信号は後述する書き込み回路に供給され、書き込み回路ではこの制御信号に基づいてデータの書き込み動作が可能にされる。
【００８８】
上記ロウデコーダ２２は、上記内部アドレス信号（内部ロウアドレス信号）に基づいて、上記メモリセルアレイ２０内のワード線ＷＬを選択する。
【００８９】
カラムセレクタ２６は、上記カラムデコーダ２３からのデコード出力に基づいて、上記メモリセルアレイ２０内のビット線ＢＬを選択する。
【００９０】
上記ソースデコーダ２４は、上記内部アドレス信号に基づいて、上記メモリセルアレイ２０内のソース線を選択し、この選択したソース線に所定の電圧を供給する。
【００９１】
書き込み回路２７は、データの書き込み時に、上記メモリセルアレイ２０内の選択されたメモリセルに対して書き込みデータを供給してデータを書き込む。
【００９２】
センスアンプ回路（Ｓ／Ａ）２８は、データの読み出し時に、上記メモリセルアレイ２０内の選択されたメモリセルからの読み出しデータをセンスする。
【００９３】
Ｉ／Ｏバッファ２９は、データの書き込み時には外部から供給されるデータを上記書き込み回路２７に供給し、データの読み出し時には上記センスアンプ回路２８でセンスされるデータを外部に出力する。また、このＩ／Ｏバッファ２９には各動作モード、すなわちデータの書き込み／消去／読み出しの各動作モードや、複数のモード製品を品種展開する際の製品モードを設定するためのコマンドデータが供給される。
【００９４】
また、上記Ｉ／Ｏバッファ２９にはコマンド／ユーザインターフェース回路３０が接続されている。このコマンド／ユーザインターフェース回路３０には上記入出力コントロール回路２５から出力される制御信号も入力されている。このコマンド／ユーザインターフェース回路３０は、前記ライトイネーブル信号／ＷＥが活性化されるタイミング時にＩ／Ｏバッファ２９から入力されるコマンドデータを受ける。そして、このコマンド／ユーザインターフェース回路３０の出力は内部コントロール回路３１に供給される。内部コントロール回路３１は、上記コマンド／ユーザインターフェース回路３０が受けたコマンドデータに応じた内部制御信号を発生する。そして、この内部制御信号は内部電源／昇圧回路３２に供給される。
【００９５】
上記内部電源／昇圧回路３２は、外部からの電源電圧を受け、この外部電源電圧から内部電源電圧やチャージポンプを用いた昇圧電圧を上記内部制御信号に基づいて発生するものであり、ここで発生される内部電源電圧／昇圧電圧は同一チップ内の各回路に分配される。
【００９６】
次に、上記不揮発性半導体メモリでの具体的な電源システムを説明する。その説明に先立って、書き込み、消去、及び読み出し時におけるメモリセルのコントロールゲート（Ｖｇ）、ドレイン（Ｖｄ）、及びソース（Ｖｓ）の各動作電圧の関係を示すと、図１１のようになる。書き込み時は、ゲート（ワード線ＷＬ）に昇圧電位８Ｖ、ドレインに５Ｖ、ソースに０Ｖを印加し、ドレイン、ソース間に発生するホットエレクトロンをフローティングゲートに注入する。データ消去時は、ドレインをオープンとし、ワード線ＷＬに−７Ｖ、ソースに５Ｖを印加し、フローティングゲート、ソース間の高電圧によりＦＮトンネリングによって電子を放出させる。データ読み出し時は、メモリセルのワード線ＷＬに昇圧電位５Ｖ、ソースに０Ｖを印加し、メモリセルに流れる電流をセンスアンプＳ／Ａで検出する。
【００９７】
図１２は、メモリセルに対する書き込み、消去、及び読み出しの電圧印加システムの概略を示す。メモリセルのワード線ＷＬは、ロウデコーダにより駆動される。このロウデコーダの高電位レベルは、スイッチＳＷ１により読み出し時はＶｄｄｒ＝５Ｖ、書き込み時はＶＳＷ＝８Ｖに接続される。一方、低電位レベルは、スイッチＳＷ３により、消去時はＶＢＢ＝−７Ｖに接続される。これにより、ワード線ＷＬ、すなわちメモリセルのゲートＧには、読み出し時は５Ｖ、書き込み時は８Ｖ、消去時は−７Ｖが印加される。
【００９８】
メモリセルのドレインＤは、読み出し時はセンスアンプに接続され、センスアンプを介して１Ｖが印加される。また、書き込み時は負荷ＬＯＡＤに接続され、これを介して５Ｖが印加される。消去時にはドレインＤはオープンとされる。
【００９９】
メモリセルのソースＳは、消去時は負荷ＬＯＡＤを介して５Ｖが印加され、他のモードでは接地される。なお、負荷ＬＯＡＤはスイッチＳＷ２を介して、Ｖｄｄとチャージポンプ出力Ｖｄｄｐに接続される。
【０１００】
図１３は、図１２において電源Ｖｄｄｒ、ＶＳＷ、Ｖｄｄｐ、ＶＢＢを供給するリード用電源４０ａ、及びライト／イレーズ用電源４０ｂの構成例である。リード用電源４０ａ及びライト／イレーズ用電源４０ｂは、例えばバンドギャップリファレンス（ＢＧＲ）回路を用いた基準電位発生回路４１を基に所望のレベルが発生される。この時、所望のレベルの発生法には、次の３つのケースがある。
【０１０１】
ケース（１）：チャージポンプ回路をオン／オフする。
【０１０２】
ケース（２）：ケース（１）で得られる出力を更にレギュレータで制御する。
【０１０３】
ケース（３）：ケース（１）で得られる出力と定電位（たとえばＶＳＳ）とをスイッチする。
【０１０４】
図１３において、リード用電源４０ａの電源線４２ａ及び、ライト／イレーズ用電源４０ｂの３つの電源線４２ｂ−１〜３のうちの電源線４２ｂ−２の２つが、上記ケース（１）に当たる。すなわち、リード用電源線４２ａ及びライト／イレーズ用電源線４２ｂ−２では、チャージポンプ回路のオン／オフ制御をする電源制御回路４３、４４−２と、これらにより制御されて正電位を生成するチャージポンプ回路ＣＰ４５ａ、４５ｂ−２により構成される。これらの電源回路では、電源レベルが所望のレベル以下であれば、チャージポンプ回路ＣＰを駆動し、所望のレベルに達したらチャージポンプ回路ＣＰの動作を停止させるという制御がなされる。
【０１０５】
ライト／イレーズ用電源線４２ｂ−１は、上記ケース（２）に該当し、チャージポンプ回路のオン／オフ制御を行う電源制御回路４４−１と、これにより制御されて正電位を生成するチャージポンプ回路ＣＰ４５ｂ−１、及びチャージポンプ回路ＣＰ４５ｂ−１の出力レベルＶＣＰを制御するレギュレータ制御回路４６を有する。これは、具体的には、８Ｖの書き込み電圧と、６．５Ｖのベリファイ読み出し電圧を用いて書き込みとベリファイを繰り返す、自動データ書き込み動作等に用いられるもので、そのような電圧制御にレギュレータ制御回路４６が用いられる。
【０１０６】
ライト／イレーズ用電源線４２ｂ−３は、上記ケース（３）に該当し、チャージポンプ回路のオン／オフ制御を行う電源制御回路４４−３と、これにより制御されて負電位を生成するチャージポンプ回路ＮＣＰ４５ｂ−３及び、このチャージポンプ回路ＮＣＰ４５ｂ−３の出力ＶＣＰをスイッチするスイッチ回路ＳＷ４７を有する。スイッチ回路ＳＷ４７は、チャージポンプ回路ＮＣＰ４５ｂ−３が動作していないときに、ＶＳＳを出力するために設けられている。
【０１０７】
以上の３系統のライト／イレーズ用電源４０ｂは、ライトステートマシーン４８により出力されるオートコントロール信号により、書き込み／消去の動作モードに応じて活性化される。
【０１０８】
図１４は、図１３において正電位を生成するチャージポンプ回路ＣＰ４５ａ、４５ｂ−１、２のオン／オフ制御を行う電源制御回路４３、４４−１、２の構成例である。図示するように、この電源制御回路は正電位検知回路５０と、この正電位検知回路５０の出力を受けるバッファ５１とから構成されている。正電位検知回路５０は、チャージポンプ回路ＣＰ４５ａ、４５ｂ−１、２が生成した正の電位ＶＣＰとＧＮＤ間に直列に設けられた２つの抵抗Ｒload、Ｒrefを有し、この２つの抵抗ＲloadとＲrefの接続ノードの電位が反転入力端（−）に入力され、非反転入力端（＋）に基準電位Ｖrefが入力された演算増幅器ＯＰ２０を有している。
【０１０９】
この正電位検知回路５０は、チャージポンプ回路ＣＰ４５ａ、４５ｂ−１、２が生成した正の電位ＶＣＰを抵抗Ｒload、Ｒrefの分圧回路により分圧して、この分圧回路により得られた電位と基準電圧Ｖrefとを演算増幅器ＯＰ２０にて比較する。そして、演算増幅器ＯＰ２０の出力がバッファ５１を介して、チャージポンプイネーブル信号ＣＰＥＮＢとして出力される。このチャージポンプイネーブル信号ＣＰＥＮＢは、チャージポンプ回路ＣＰ４５ａ、４５ｂ−１、２が生成した電位ＶＣＰが所望の電圧未満であれば、チャージポンプ回路ＣＰを駆動させ、ＶＣＰが所望の電圧であればチャージポンプ回路ＣＰの動作を停止させる。
【０１１０】
また、図１５は、図１３におけるレギュレータ制御回路４６の一例である。レギュレータ本体６０は、チャージポンプ回路ＣＰ４５ｂ−１の出力ＶＣＰをレベル制御して取り出す差動回路構成のｐＭＯＳトランジスタＱＮ３０、ＱＮ３１と、これを出力レベルに応じて制御するための２つの演算増幅器ＯＰ３０、ＯＰ３１を有する。出力レベルは、抵抗Ｒload及びＲrefの分圧出力として監視し、これを演算増幅器ＯＰ３０、ＯＰ３１に帰還して所定の電圧レベルを得る構造となっている。抵抗Ｒloadは、モード信号ＭＯＤＥ１〜ＭＯＤＥ４により制御されるスイッチ６１により切り替え可能とされ、これにより必要な電源レベルが制御される。
【０１１１】
次に、図１３において負電位を生成するチャージポンプ回路ＮＣＰ４５ｂ−３のオン／オフ制御を行う電源制御回路４４−３の構成について、図１６を用いて説明する。この電源制御回路４４−３は負電位検知回路７０と、この負電位検知回路７０の出力を受けるバッファ７１とから構成されている。図示するように、この負電位検知回路７０は第１、第２の実施形態で説明した構成であるので、その構成及び動作については説明を省略する。そして、負電位検知回路７０の演算増幅器ＯＰ１０の出力は、バッファ７１を介してチャージポンプイネーブル信号ＣＰＥＮＢとして出力される。なお、負電位ＶＢＢＯは、チャージポンプ回路ＮＣＰ４５ｂ−３が生成する負電位ＶＣＰである。
【０１１２】
上記構成により、電源制御回路４４−３は、絶えずチャージポンプ回路４５ｂ−３の出力を受け、その負電位出力ＶＢＢＯを監視している。そして、負電位ＶＢＢＯが所望の負電位ＶＢＢ未満であれば、チャージポンプ回路ＮＣＰ４５ｂ−３を駆動させるためのＣＰＥＮＢ信号を出力し、ＶＢＢＯ＝ＶＢＢとなっていれば、チャージポンプ回路ＮＣＰ４５ｂ−３の動作を停止させる。
【０１１３】
また、図１７には、図１６の負電位検知回路７０の定電流源１０を具体化した構成例を示す。なお、構成及び動作については第１、第２の実施形態と同様であるため、説明は省略する。
【０１１４】
上記のように、この発明に係る負電位検知回路を、セル消去時にフローティングゲートに印加する負電位を生成するチャージポンプ回路の制御用に適用することで、チャージポンプ回路の動作精度を向上できる。
【０１１５】
なお、上記第３の実施形態においてはフラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）を例に挙げて説明したが、勿論これに限られるものではなく、本発明の主旨を逸脱しない範囲で適宜変更して実施することができる。
【０１１６】
【発明の効果】
以上説明したように、この発明によれば、回路設計、耐圧設計を簡略化しつつ、検知感度、消費電流の点で優れる負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る負電位検知回路の回路図。
【図２】この発明の第１の実施形態に係る負電位検知回路について説明するためのもので、図１において、定電流源を具体化した負電位検知回路の回路図。
【図３】この発明の第１の実施形態に係る負電位検知回路の動作について説明するためのもので、負電位ＶＢＢＯが検知レベルＶＢＢである場合における、回路内の電流、電圧の関係を示しており、（ａ）図は従来の負電位検知回路、（ｂ）図は本実施形態に係る負電位検知回路。
【図４】この発明の第１の実施形態に係る負電位検知回路の動作について説明するためのもので、電位ＶＯがＧＮＤの場合における、回路内の電流、電圧の関係を示しており、（ａ）図は従来の負電位検知回路、（ｂ）図は本実施形態に係る負電位検知回路。
【図５】この発明の第２の実施形態に係る負電位検知回路の回路図。
【図６】この発明の第２の実施形態に係る負電位検知回路について説明するためのもので、図５において、定電流源を具体化した負電位検知回路の回路図。
【図７】この発明の第２の実施形態に係る負電位検知回路の動作について説明するためのもので、負電位ＶＢＢＯが検知レベルＶＢＢである場合における、回路内の電流、電圧の関係を示しており、（ａ）図は従来の負電位検知回路、（ｂ）図は本実施形態に係る負電位検知回路。
【図８】この発明の第２の実施形態に係る負電位検知回路の動作について説明するためのもので、電位ＶＯがＧＮＤである場合における、回路内の電流、電圧の関係を示しており、（ａ）図は従来の負電位検知回路、（ｂ）図は本実施形態に係る負電位検知回路。
【図９】この発明の第１、第２の実施形態に係る負電位検知回路について説明するためのもので、演算増幅器の構成例。
【図１０】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、不揮発性半導体メモリのチップ内部の一構成例を示すブロック図。
【図１１】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、不揮発性半導体メモリにおける、書き込み、消去、及び読み出し時のメモリセルのコントロールゲート電位、ドレイン電位、及びソース電位の各動作電圧の関係図。
【図１２】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、不揮発性半導体メモリにおける電圧印加システムの概略図。
【図１３】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図１２におけるリード用電源、及びライト／イレーズ用電源の構成例。
【図１４】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図１３における正電位を生成するチャージポンプ回路の電源制御回路の構成例。
【図１５】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図１３におけるレギュレータ制御回路の構成例。
【図１６】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図１３における負電位を生成するチャージポンプ回路の電源制御回路の構成例。
【図１７】この発明の第３の実施形態に係る負電位検知回路及びこの負電位検知回路を備えた半導体記憶装置について説明するためのもので、図１６の定電流源を具体化した負電位検知回路の回路図。
【図１８】従来の負電位検知回路の回路図。
【図１９】従来の別の負電位検知回路の回路図。
【符号の説明】
１０…定電流源
２０…メモリセルアレイ
２１…アドレスバッファ
２２…ロウデコーダ
２３…カラムデコーダ
２４…ソースデコーダ
２５…入出力コントロール回路
２６…カラムセレクタ
２７…書き込み回路
２８…センスアンプ
２９…Ｉ／Ｏバッファ
３０…コマンド／ユーザインターフェース回路
３１…内部コントロール回路
３２…内部電源／昇圧回路
４０ａ…リード用電源
４０ｂ…ライト／イレーズ用電源
４１…基準電位発生回路
４２ａ、４２ｂ−１〜３…電源線
４３、４４−１〜３…電源制御回路
４５ａ、４５ｂ−１〜３…チャージポンプ回路
４６…レギュレータ制御回路
４７…スイッチ回路
４８…ライトステートマシーン
５０…正電位電位検知回路
５２、７１…バッファ
６０…レギュレータ本体
６１…スイッチ
７０…負電位検知回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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