(57)【特許請求の範囲】
【請求項１】
周期的に繰り返される時間フレーム毎に複数のセンサから各々入力した複数のパルスが所定の時間を隔てて配置された時分割多重化信号のレベルを、各々複数のディジタルデータに変換する変換回路と、
前記変換回路によって得られた複数のディジタルデータを、前記時間フレームの長さと等しい周期でサンプリングするサンプリング回路と、
前記時間フレーム毎に前記サンプリング回路から出力されたサンプリング済みの前記複数のディジタルデータの累積値を記憶するための記憶手段と、
前記時間フレーム毎にフレーム切替信号のタイミングに従って前記記憶手段の記憶データを一定の順序で読出し、その読み出した記憶データに前記サンプリング回路でサンプリングされたディジタルデータを加算し、その加算結果で該記憶手段の記憶データを書き換える加算手段と、
前記加算手段によって所定数の時間フレームに対する前記サンプリングされたディジタルデータの累積加算が行われた後、前記記憶手段の記憶データを読み出してその値に基づいて前記複数のパルスの時間位置を検出する検出手段とを、
備えたことを特徴とする時分割多重化信号検出器。
【請求項２】
前記記憶手段は、
奇数番目の時間フレームの時に前記クロック信号のタイミングに基づいて一定の順序で記憶データを読み出し、偶数番目の時間フレームの時には該クロック信号のタイミングに基づいて一定の順序で前記加算手段の加算結果を書き込むための第１の先入れ先出しメモリと、
偶数番目の時間フレームの時に前記クロック信号のタイミングに基づいて一定の順序で記憶データを読み出し、奇数番目の時間フレームの時には該クロック信号のタイミングに基づいて一定の順序で前記加算手段の加算結果を書き込むための第２の先入れ先出しメモリとを、
有することを特徴とする請求項１記載の時分割多重化信号検出器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、例えば光ファイバを利用した多チャネルセンサアレイシステム等において、複数の光センサから送られて来る時分割多重化信号から個々の信号を検出する時分割多重化信号検出器に関するものである。
【０００３】
【従来の技術】
【０００４】
従来、このような分野の技術としては、例えば、特開平８−２６５３０１号公報に記載されるものがあった。
【０００５】
図２は、前記公報に記載された従来の多重化信号復調器の構成図である。
【０００６】
この多重化信号復調器は、信号発生器１から出力される正弦波信号で周波数変調された光を出力する光源２を有し、この光源２の出力側に光ゲート３が接続されている。光ゲート３は、タイミング発生器４から与えられる制御信号に基づいて光源２の光を光パルスに標本化する回路で、この光ゲート３の出力側に同期信号用カプラ５ａが接続されている。
【０００７】
同期信号用カプラ５ａは、光ゲート３側から入力された光パルスを分岐して遅延ファイバ５ｂと同期信号用カプラ５ｃに出力するものである。遅延ファイバ５ｂは、光パルスを所定の時間だけ遅延させるもので、この遅延ファイバ５ｂの出力側にセンサアレイ部６が接続されている。センサアレイ部６は、光パルスを参照光及びセンサ光として用い、外部から与えられた音波情報を含んだ干渉光を時間をそれぞれずらして時系列パルスとして出力するものである。
【０００８】
センサアレイ部６の出力側は同期信号用カプラ５ｃの入力側に接続され、この同期信号用カプラ５ｃによって、センサアレイ部６から出力された時系列パルスと、同期信号用カプラ５ａで分岐された光パルスが、重畳されるようになっている。
【０００９】
同期信号用カプラ５ｃの出力側は、Ｏ／Ｅ（光／電気）変換器７を介してデマルチプレクサ８とフレーム同期検出器９の入力側に接続されている。フレーム同期検出器９は、フレーム同期パルスを検出した後に、デマルチプレクサ８を起動するための信号をタイミング発生器４に発生させる回路である。デマルチプレクサ８は、Ｏ／Ｅ変換器７の出力信号をタイミング発生器４から与えられる標本化タイミング信号に基づいて複数チャネルの時系列信号に変換する回路である。デマルチプレクサ８の出力側は、位相復調器１０に接続されている。位相復調器１０は、デマルチプレクサ８から出力された複数チャネルの時系列信号をそれぞれ連続信号に変換し、信号発生器１から出力される正弦波信号に基づいて、位相復調を行うものである。
【００１０】
このような多重化信号復調器では、信号発生器１から出力される正弦波信号によって光源２が電流駆動され、周波数変調された光が光ゲート３に送出される。光ゲート３では、タイミング発生器４から与えられる制御信号によって、周波数変調された光が所要パルス幅の光パルスに変換される。光ゲート３から送出された光パルスの一部は同期信号用カプラ５ａ，５ｃを介してＯ／Ｅ変換器７に直接送り返され、電気信号に変換される。更に、フレーム同期検出器９によってフレーム同期パルスが検出され、タイミング発生器４に送られる。これにより、タイミング発生器４から標本化タイミング信号が出力され、デマルチプレクサ８へ与えられる。
【００１１】
一方、同期信号用カプラ５ａで分岐されて遅延ファイバ５ｂ側に出力された光パルスは、この遅延ファイバ５ｂで所定の時間遅延された後、センサアレイ部６に与えられる。そして、センサアレイ部６から、複数のセンサ間の光の伝搬時間の差によって時系列パルスとなった複数の光パルスが出力される。センサアレイ部６から出力された時系列パルスは、デマルチプレクサ８による標本化によってチャネル選択された後、位相復調器１０に与えられる。そして、位相復調器１０によって時間補間されて連続信号に変換され、更に位相復調されて音響信号が復調される。
【００１２】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来の多重化信号復調器では、次のような課題があった。
【００１４】
センサアレイ部６から出力されてフレーム同期検出器９に入力される時分割多重信号の各パルスは、それぞれ一定のレベルを有すること前提としていた。しかし、センサアレイ部６の各センサは、外部から与えられた音波情報を含んだ干渉光を出力するもので、これらの干渉光が相互に干渉するとレベルが変動し、個々の光パルスを検出することができなくなるという課題があった。
【００１５】
本発明は、前記従来技術が持っていた課題を解決し、レベル変動する時分割多重信号の各パルスの時間位置を検出することができる時分割多重化信号検出器を提供するものである。
【００１６】
【課題を解決するための手段】
【００１７】
前記課題を解決するために、本発明の内の第１の発明は、時分割多重化信号検出器において、周期的に繰り返される時間フレーム毎に複数のセンサから各々入力した複数のパルスが所定の時間を隔てて配置された時分割多重化信号のレベルを、各々複数のディジタルデータに変換する変換回路と、前記変換回路によって得られた複数のディジタルデータを、前記時間フレームの長さと等しい周期のフレーム切替信号でサンプリングするサンプリング回路と、前記時間フレーム毎に前記サンプリング回路から出力されたサンプリング済みの前記複数のディジタルデータの累積値を記憶するための記憶手段と、前記時間フレーム毎に前記フレーム切替信号のタイミングに従って前記記憶手段の記憶データを一定の順序で読出し、その読み出した記憶データに前記サンプリング回路でサンプリングされたディジタルデータを加算し、その加算結果で該記憶手段の記憶データを書き換える加算手段と、前記加算手段によって所定数の時間フレームに対する前記サンプリングされたディジタルデータの累積加算が行われた後、前記記憶手段の記憶データを読み出してその値に基づいて前記複数のパルスの時間位置を検出する検出手段とを備えている。
【００１８】
第１の発明によれば、以上のように時分割多重化信号検出器を構成したので、次のような作用が行われる。
【００１９】
１フレーム中に複数のパルスが配置された時分割多重化信号は、変換回路によってディジタルデータに変換された後、サンプリング回路においてフレーム切替信号でサンプリングされる。最初のフレームのディジタルデータは、まず記憶手段に記憶される。２番目以降のフレームのディジタルデータは、記憶手段から読み出された記憶データと加算され、その加算結果によってこの記憶手段の記憶データが書き替えられる。所定数のフレームのディジタルデータが記憶手段の記憶データに累積加算されると、検出手段によって記憶手段の記憶データが読み出され、その値に基づいて複数のパルスの位置が検出される。
【００２０】
第２の発明は、第１の発明の時分割多重化信号検出器における記記憶手段を、奇数番目の時間フレームの時に前記クロック信号のタイミングに基づいて一定の順序で記憶データを読み出し、偶数番目の時間フレームの時には該クロック信号のタイミングに基づいて一定の順序で前記加算手段の加算結果を書き込むための第１のＦＩＦＯ（先入れ先出し）メモリと、偶数番目の時間フレームの時に前記クロック信号のタイミングに基づいて一定の順序で記憶データを読み出し、奇数番目の時間フレームの時には該クロック信号のタイミングに基づいて一定の順序で前記加算手段の加算結果を書き込むための第２のＦＩＦＯメモリとで構成している。
【００２１】
【発明の実施の形態】
【００２２】
図１は、本発明の実施形態を示す時分割多重化信号検出器の構成図である。
【００２３】
この時分割多重化信号検出器は、例えば光ファイバを用いて海底の深度や温度を計測する多チャネルセンサアレイシステムに適用されるのもので、変調信号ｍで周波数変調された光信号ＬＳを出力する光源１１を有し、この光源１１の出力側に光ゲート１２が接続されている。光ゲート１２はゲートパルスＧＰによって制御され、所定の周期及びパルス幅の光パルスＬＰを出力するものである。
【００２４】
光ゲート１２の出力側には光サーキュレータ１３が接続され、この光サーキュレータ１３に光ファイバ１４，１５が接続されている。光サーキュレータ１３は、光ゲート１２から入力された光パルスＬＰを光ファイバ１４に送出すると共に、光ファイバ１４側から入力された光パルス列ＬＰＳを光ファイバ１５に出力する方向性結合器である。
【００２５】
光ファイバ１４は海底等に敷設され、その中間部分の複数の箇所に、それぞれ光カプラ１６ｉ（ｉ＝１〜ｎ）を介して光センサ１７ｉが接続され、先端には光センサ１８が直接接続されている。各光センサ１７ｉ，１８は、光ファイバ１４を介して与えられた光パルスＬＰを参照光及びセンサ光として用い、外部から与えられた音波情報を含んだ干渉光を応答パルスＡＮＳとして出力するものである。
【００２６】
光ファイバ１５は、光信号を電気信号に変換するＯ／Ｅ変換器１９に接続され、このＯ／Ｅ変換器１９の出力側がサンプリング手段（例えば、Ａ／Ｄ（アナログ／ディジタル）変換器）２０の入力側に接続されている。Ａ／Ｄ変換器２０の出力側は、加算手段（例えば、加算器（ＡＤＤ））２１の第１の入力側に接続されている、Ａ／Ｄ変換器２０は、変換クロックＣＣＫのタイミングに従って、アナログ信号を、例えば８ビットのディジタルデータに変換するものである。また、加算器２１は、入力側に与えられる２つのディジタルデータを加算するもので、例えば１６ビットのディジタルデータの加算が可能になっている。
【００２７】
加算器２１の出力側はセレクタ２２の入力端子Ａに接続され、このセレクタ２２の入力端子Ｂは、ディジタルの値“０”に固定されている。セレクタ２２は、例えば制御端子Ｃに与えられる選択信号がレベル“Ｌ”の時に入力端子Ａを出力端子Ｏに接続し、選択信号がレベル“Ｈ”の時に入力端子Ｂを出力端子Ｏに接続するものである。
【００２８】
セレクタ２２の出力端子Ｏは、ＦＩＦＯメモリ２３，２４のデータ入力端子ＤＩに共通に接続されている。ＦＩＦＯメモリ２３，２４は、例えばそれぞれ６４ｋワード（１ワードは、１６ビットとする）の記憶容量を有し、書込端子ＷＲに与えられる書込クロックＷＣＫに従ってデータ入力端子ＤＩに与えられるデータを記憶するものである。また、ＦＩＦＯメモリ２３，２４は、読出端子ＲＤに与えられる読出クロックＲＣＫに従って、記憶しているデータを入力された順にデータ出力端子ＤＯに出力するようになっている。ＦＩＦＯメモリ２３，２４のデータ出力端子ＤＯは、共通接続されると共に加算器２１の第２の入力側に接続されている。
【００２９】
また、この時分割多重化信号検出器は、例えば１００ＭＨｚのクロック信号ＣＬＫとスタート信号ＳＴＡとに基づいて、各種のタイミング制御信号を発生するタイミング発生器２５を有している。タイミング発生器２５では、前記光ゲート１２に与えられるゲートパルスＧＰの他、初期フレーム信号ＦＦＳ、フレーム切替信号ＦＳＳ、変換クロックＣＣＫ、書込クロックＷＣＫ及び読出クロックＲＣＫが生成されるようになっている。
【００３０】
初期フレーム信号ＦＦＳは、スタート信号ＳＴＡが与えられた後、最初のゲートパルスＧＰと同時に“Ｈ”となり、次のゲートパルスＧＰまでの最初の１フレームの期間中“Ｈ”の状態を保持し、その後“Ｌ”となる信号である。初期フレーム信号ＦＦＳは、セレクタ２２の制御端子Ｃに選択信号として与えられるようになっている。
【００３１】
変換クロックＣＣＫ、書込クロックＷＣＫ及び読出クロックＲＣＫはいずれも１００ＭＨｚの信号であり、この変換クロックＣＣＫは、前述のようにＡ／Ｄ変換器２０に対してサンプリングのタイミングを与えるものである。
【００３２】
また、書込クロックＷＣＫ及び読出クロックＲＣＫは、前述のようにＦＩＦＯメモリ２３、２４の書き込み及び読み出しの制御を行うもので、それぞれセレクタ２６，２７を介してＦＩＦＯメモリ２３，２４の書込端子ＷＲ及び読出端子ＲＤに与えられるようになっている。セレクタ２６，２７は、制御端子Ｃに与えられる選択信号が“Ｌ”の時に入力端子Ｉを出力端子Ａに接続し、選択信号が“Ｈ”の時に入力端子Ｉを出力端子Ｂに接続するものである。
【００３３】
セレクタ２６の入力端子Ｉには書込クロックＷＣＫが与えられ、出力端子Ａ，ＢはそれぞれＦＩＦＯメモリ２３，２４の書込端子ＷＲに接続されている。また、セレクタ２７の入力端子Ｉには読出クロックＲＣＫが与えられ、出力端子ＡはＦＩＦＯ２４の読出端子ＲＤに接続され、出力端子ＢはＯＲゲート２８を介してＦＩＦＯメモリ２３の読出端子ＲＤに接続されている。
【００３４】
フレーム切替信号ＦＳＳは、奇数番目のフレームの時に“Ｈ”、偶数番目のフレームの時に“Ｌ”となる信号である。このフレーム切替信号ＦＳＳは、セレクタ２６，２７の各制御端子Ｃに選択信号として与えられるようになっている。
【００３５】
更に、この時分割多重化信号検出器は、全体の動作制御を行うと共に、最終的にＦＩＦＯメモリ２３に格納されたデータを読み出して、各光センサ１７ｉ，１８の応答パルスＡＮＳの時間位置を検出する検出手段（例えば、フレーム同期検出部）２９を有している。フレーム同期検出部２９は、タイミング発生器２５に対してスタート信号ＳＴＡを出力すると共に、このタイミング発生器２５からストップ信号ＳＴＰが与えられたときに、ＦＩＦＯメモリ２３に格納されたデータを読み出すための読出信号ＲＤＯを出力するようになっている。
【００３６】
読出信号ＲＤＯは、セレクタ２７から出力される読出クロックＲＣＫと共に、ＯＲゲート２８を介してＦＩＦＯメモリ２３の読出端子ＲＤに与えられるようになっている。また、ＦＩＦＯメモリ２３の出力側がフレーム同期検出部２９に接続され、このＦＩＦＯメモリ２３から読み出されたデータが与えられるようになっている。
【００３７】
図３は、図１の動作の一例を示す説明図であり、図４は、図１中のフレーム同期検出部２９における同期検出処理の説明図である。以下、これらの図３及び図４を参照しつつ、図１の動作を説明する。
【００３８】
図１の光源１１から、図３に示すように、周波数ｆ０を中心にして周波数が時間的に変化する周波数変調された連続的な光信号ＬＳが出力され、光ゲート１２に与えられる。このとき、光ゲート１２にはゲートパルスＧＰが与えられていないので、この光ゲート１２から光信号ＬＳは出力されない。
【００３９】
ここで、フレーム同期検出部２９からタイミング発生器２５にスタート信号ＳＴＡが与えられると、このタイミング発生器２５から、所定のパルス幅Ｗ（例えば、０．１μｓ）のゲートパルスＧＰが、所定の周期Ｔ（例えば、５００μｓ）で所定の数（例えば、５０個）だけ生成される。周期Ｔは、光ゲート１２から出力された光パルスＬＰが、光ファイバ１４の先端に接続された光センサ１８へ到達して、その応答パルスＡＮＳが再び光ファイバ１４を伝搬してＯ／Ｅ変換器１９に戻るまでの時間よりも長く設定されている。また、パルス幅Ｗは、クロック信号ＣＬＫの周期の、少なくとも５倍程度以上の長さに設定されている。
【００４０】
ゲートパルスＧＰは光ゲート１２に与えられ、この光ゲート１２から周期Ｔ＝５００μｓ、パルス幅Ｗ＝０．１μｓの光パルスＬＰが出力される。光パルスＬＰは、光サーキュレータ１３を介して、光ファイバ１４へ送出される。
【００４１】
光ファイバ１４へ送出された光パルスＬＰは、一定の速度でこの光ファイバ１４中を伝搬し、その一部のパワーが光カプラ１６ｉを介して光センサ１７ｉに与えられる。また、残りの光パルスＬＰのパワーが先端の光センサ１８に与えられる。各光センサ１７ｉ，１８では、光ファイバ１４及び光カプラ１６ｉを介して与えられた光パルスＬＰが参照光及びセンサ光として用いられ、外部から与えられた音波情報を含んだ干渉光が応答パルスＡＮＳとして出力される。
【００４２】
各光センサ１７ｉ，１８から出力された応答パルスＡＮＳは、再び光ファイバ１４を介して光サーキュレータ１３に戻される。このとき、光ファイバ１４中の光の伝搬時間の影響により、各光センサ１７ｉ，１８から出力される応答パルスＡＮＳのタイミングが異なる。このため、光サーキュレータ１３には、光センサと同じ数の複数の応答パルスＡＮＳが、時系列的に並べられて時分割多重化された光パルス列ＬＰＳが入力される。
【００４３】
光パルス列ＬＰＳは、光サーキュレータ１３によって光ファイバ１５へ導かれ、Ｏ／Ｅ変換器１９に与えられて光のレベルに応じた電圧に変換され、信号Ｓ１９として出力される。信号Ｓ１９はＡ／Ｄ変換器２０へ与えられ、変換クロックＣＣＫのタイミングに従ってディジタル値に変換され、信号Ｓ２０として出力される。信号Ｓ２０は加算器２１に与えられ、ＦＩＦＯ２３または２４から出力される信号Ｓ２３と加算され、その加算結果の信号Ｓ２１がセレクタ２２の入力端子Ａに与えられる。
【００４４】
スタート信号ＳＴＡが与えられた直後の最初のフレームＦ１では、図３に示すように、初期フレーム信号ＦＦＳ及びフレーム切替信号ＦＳＳは共に“Ｈ”である。従って、セレクタ２２は入力端子Ｂ側に切り替えられ、セレクタ２６，２７は、いずれも出力端子Ｂ側に切り替えられる。
【００４５】
これにより、セレクタ２２から出力される信号Ｓ２２は“０”となり、ＦＩＦＯメモリ２３，２４のデータ入力端子ＤＩに与えられる。ＦＩＦＯメモリ２４の書込端子ＷＲには、セレクタ２６を介して１００ＭＨｚの書込クロックＷＣＫが与えられるので、フレームＦ１の５００μｓの間に、このＦＩＦＯメモリ２４の０〜４９９９９番地に、“０”の初期値ＳＵＭ１が書き込まれる。
【００４６】
２番目のフレームＦ２になると、図３に示すように、初期フレーム信号ＦＦＳ及びフレーム切替信号ＦＳＳは共に“Ｌ”に切り替わる。従って、セレクタ２２は入力端子Ａ側に切り替えられ、セレクタ２６，２７は、いずれも出力端子Ａ側に切り替えられる。
【００４７】
これにより、加算器２１の信号Ｓ２１は、セレクタ２２を介してＦＩＦＯメモリ２３，２４のデータ入力端子ＤＩに与えられる。更に、ＦＩＦＯメモリ２４の読出端子ＲＤには、セレクタ２７を介して読出クロックＲＣＫが与えられ、ＦＩＦＯメモリ２３の書込端子ＷＲには、セレクタ２６を介して書込クロックＷＣＫが与えられる。
【００４８】
この結果、フレームＦ２において、ＦＩＦＯメモリ２４の０〜４９９９９番地に保持されている初期値ＳＵＭ１が１００ＭＨｚの速度で順次読み出され、光パルス列ＬＰＳをディジタル値に変換してＡ／Ｄ変換器２０から出力された信号Ｓ２０と加算され、その加算結果ＳＵＭ２がＦＩＦＯメモリ２３の０〜４９９９９番地に順次書き込まれる。
【００４９】
３番目のフレームＦ３になると、図３に示すように、初期フレーム信号ＦＦＳは“Ｌ”のままで、フレーム切替信号ＦＳＳが“Ｈ”に切り替わる。従って、セレクタ２２は入力端子Ａ側のままで、セレクタ２６，２７が出力端子Ｂ側に切り替えられる。これにより、ＦＩＦＯメモリ２３の読出端子ＲＤには、セレクタ２７を介して読出クロックＲＣＫが与えられ、ＦＩＦＯメモリ２４の書込端子ＷＲには、セレクタ２６を介して書込クロックＷＣＫが与えられる。
【００５０】
この結果、フレームＦ３において、ＦＩＦＯメモリ２３に保持されている加算結果ＳＵＭ２が順次読み出され、光パルス列ＬＰＳをディジタル値に変換して出力された信号Ｓ２０と加算され、その加算結果ＳＵＭ３がＦＩＦＯメモリ２４に順次書き込まれる。
【００５１】
以下同様に、偶数番目のフレームＦ2iでは、ＦＩＦＯメモリ２４に保持されている加算結果ＳＵＭ2i-1が読み出され、これに光パルス列ＬＰＳをディジタル値に変換した信号Ｓ２０が加算され、その加算結果ＳＵＭ2iがＦＩＦＯメモリ２３に書き込まれる。また、奇数番目のフレームＦ2i+1では、ＦＩＦＯメモリ２３に保持されている加算結果ＳＵＭ2iが読み出され、これに光パルス列ＬＰＳをディジタル値に変換した信号Ｓ２０が加算され、その加算結果ＳＵＭ2i+1がＦＩＦＯメモリ２４に書き込まれる。
【００５２】
このようにして、所定数（即ち、５０）のフレームに対する処理が終了すると、タイミング発生器２５から出力される変換クロックＣＣＫ、書込クロックＷＣＫ及び読出クロックＲＣＫが停止する。これにより、最終的な加算結果ＳＵＭ50がＦＩＦＯメモリ２４に格納された状態となる。加算結果ＳＵＭ50は、複数の光センサの応答パルスＡＮＳが時分割多重化された光パルス列ＬＰＳを１フレーム毎に１００ＭＨｚのクロック信号でサンプリングし、連続する５０フレーム分のサンプリング値を累積加算したものである。
【００５３】
また、タイミング発生器２５からフレーム同期検出部２９にストップ信号ＳＴＰが出力される。これによって、ＦＩＦＯメモリ２３の０〜４９９９９番地に格納された加算結果ＳＵＭ50が、フレーム同期検出部２９によって順次読み出される。
【００５４】
図４に示すように、ＦＩＦＯメモリ２３の０〜４９９９９番地から読み出された加算結果ＳＵＭ50のアドレスは、ゲートパルスＧＰの立上がりを基準とした時間に対応している。即ち、１００ＭＨｚの変換クロックＣＣＫでサンプリングしているので、１番地が０．０１μｓに対応する。
【００５５】
フレーム同期検出部２９では、各番地の加算結果ＳＵＭ50のデータを所定の閾値ＴＨと比較し、各応答パルスＡＮＳが存在する位置（アドレス）をサーチする。更に、検出した応答パルスＡＮＳの中心位置Ｐ１，Ｐ２，…を決定する。
【００５６】
このように、本実施形態の時分割多重化信号検出器は、ゲートパルスＧＰを基準とする各フレーム毎に、一定のクロック信号ＣＬＫに基づいて光パルス列ＬＰＳをサンプリングしてディジタル値に変換するＡ／Ｄ変換器２０と、連続する複数フレームのディジタル値を累積加算するためのＦＩＦＯメモリ２３，２４を有している。これにより、光パルス列ＬＰＳにレベル変動があっても、フレーム単位に累積加算を行うので、レベルが平均化されて確実に各パルス位置を検出することができるという利点がある。
【００５７】
また、累積加算のために２つのＦＩＦＯメモリ２３，２４を使用し、フレーム毎に今までの加算結果の読み出しと、新しい加算結果の書き込みを交互に切り替えて行うようにしている。これにより、読み出し、加算、書き込みをそれぞれ独立した回路でパイプライン処理することができる。従って、通常のメモリを使用して、クロック信号ＣＬＫのタイミング中に読み出しと加算と書き込みを行う場合に比べて、高速な処理ができるという利点がある。
【００５８】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００５９】
（ａ）  図１では光ファイバを用いた多チャネルセンサアレイシステムに適用した時分割多重化信号検出器の例を示したが、レベルが変動する周期的な時分割多重化信号を検出するための時分割多重化信号検出器として同様に適用することができる。
【００６０】
（ｂ）  クロック信号ＣＬＫの周波数や、ゲートパルスＧＰの周期Ｔ及びパルス幅、ＦＩＦＯメモリ２３，２４の記憶容量、サンプリングするフレームの数等の数値は一例であり、適用するシステムに合わせて任意に設定することができる。
【００６１】
（ｃ）  ＦＩＦＯメモリ２３，２４の切替回路は、図１に例示したようなセレクタ２２等を用いた回路に限定されない。フレーム毎にＦＩＦＯ２３，２４の読み出しと書き込みを交互に切り替えることができれば、どのような回路構成でも良い。
【００６２】
（ｄ）  図１において、Ａ／Ｄ変換器２０の出力側をセレクタ２２の入力端子Ｂに接続するようにしても良い。これにより、最初のフレームＦ１でＡ／Ｄ変換器２０によってサンプリングされたデータが、初期値ＳＵＭ１としてＦＩＦＯ２４に書き込まれる。
【００６３】
（ｅ）  タイミング発生器２５では、サンプリングするフレーム数が予め定められているが、例えばフレーム同期検出部２９等からの指定に基づいて行うようにしても良い。
【００６４】
（ｆ）  ２つのＦＩＦＯメモリ２３，２４を用いて、交互に加算結果を記憶するようにしているが、一般的なメモリを用いてサンプリングデータ毎に対応するアドレスのデータを読み出し、これにサンプリングデータを加算して、再びそのアドレスに加算結果を格納するようにしても良い。このようにすると、処理速度が遅くなるおそれはあるが、マイクロプロセッサ等によるプログラム処理で実行することができるので、ハードウエアが簡素化できる。
【００６５】
【発明の効果】
【００６６】
以上詳細に説明したように、第１の発明によれば、時間フレーム毎にサンプリングされてディジタルデータに変換された時分割多重化信号を累積加算する加算手段と、その加算結果を記憶する記憶手段を有している。これにより、時分割多重化信号中のパルスのレベルが変動しても、フレーム毎に累積加算することによって平均化され、そのパルスを確実に検出することができる。
【００６７】
第２の発明によれば、記憶手段を２つのＦＩＦＯメモリで構成し、一方から今までの加算結果を読み出し、他方に新しい加算結果を書き込むようにすると共に、これをフレーム毎に切り替えるようにしている。これにより、パイプライン処理が可能になり、高速な処理が可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態を示す時分割多重化信号検出器の構成図である。
【図２】従来の多重化信号復調器の構成図である。
【図３】図１の動作の一例を示す説明図である。
【図４】図１中のフレーム同期検出部２９における同期検出処理の説明図である。
【符号の説明】
１１    光源
１２    光ゲート
１３    光サーキュレータ
１４，１５    光ファイバ
１６ｉ    光カプラ
１７ｉ，１８    光センサ
１９    Ｏ／Ｅ（光／電気）変換器
２０    Ａ／Ｄ（アナログ／ディジタル）変換器
２１    加算器
２２，２６，２７    セレクタ
２３，２４    ＦＩＦＯ（先入れ先出し）メモリ
２５    タイミング発生器
２９    フレーム同期検出部
【図１】
0003933515.tif 000002
【図２】
0003933515.tif 000003
【図３】
0003933515.tif 000004
【図４】
0003933515.tif 000005