(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜が形成され、
前記第１領域の前記第１絶縁膜に形成された第１接続孔の内部には、前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続され、その上面が前記第１絶縁膜の上面より低い第１プラグおよび前記第１プラグの上部に形成された第２プラグが埋め込まれ、
前記第２領域の前記第１絶縁膜に形成された第２接続孔の内部には、前記第２ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第３プラグが埋め込まれ、
前記第１領域の前記第１絶縁膜の上部には、前記第１接続孔の内部の前記第１プラグおよびその上部の前記第２プラグを介して前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１配線が形成された半導体集積回路装置であって、
前記第１接続孔の内部の前記第２プラグは、第１金属材料からなり、前記第１プラグの上面および前記第１接続孔の側面に形成された凹部形状の第１金属膜およびその上部に形成され、前記第１絶縁膜と略同じ上面の高さ、および前記第１金属膜の凹部の幅より狭い幅を有する第２金属材料からなる第２金属膜によって構成され、
前記第２接続孔の内部の前記第３プラグは、前記第２接続孔の底部および側面に形成された前記第１金属材料からなる第３金属膜と、前記第３金属膜の上部に前記第２接続孔を埋め込むように形成され、その上面が前記第１絶縁膜の上面と略同じ高さを有する前記第２金属材料からなる第４金属膜とによって構成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記第１プラグとその上部の前記第１金属膜とは、前記第１金属膜の底面および側面において互いに接触していることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記第１プラグは、シリコンを主成分とする第１導電膜によって構成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、前記第１接続孔の上部の前記第１配線は、前記第２プラグの前記第２金属膜と略同一の幅を有することを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、前記第１接続孔の上部の前記第１配線の幅は、前記第１配線の幅方向に沿った前記第１接続孔の径よりも小さいことを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、前記第２ＭＩＳＦＥＴのソース、ドレインの表面にはシリサイド層が形成され、前記第１ＭＩＳＦＥＴのソース、ドレインの表面には前記シリサイド層が形成されていないことを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、前記第２接続孔の内部に埋め込まれた前記第３プラグのアスペクト比は、前記第１接続孔の内部に埋め込まれた前記第２プラグのアスペクト比よりも大きいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、半導体基板の主面にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とによって構成される。
【０００３】
上記メモリセルの一部を構成するメモリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極、ソースおよびドレインを構成する一対の半導体領域によって構成される。また、メモリセルの他の一部を構成する情報蓄積用容量素子は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレインの一方と電気的に接続される。
【０００４】
上記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続されるビット線は、通常、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子との間に配置される。これは、情報蓄積用容量素子の蓄積電荷量を増やそうとすると、その構造を立体化して表面積を増やす必要があるが、立体化された情報蓄積用容量素子の上部にビット線を配置した場合には、ビット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコンタクトホールのアスペクト比が極端に大きくなり、その開孔が困難になるからである。
【０００５】
国際公開公報ＷＯ９８／５９３７２号は、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子との間にビット線を配置したＤＲＡＭおよびその製造方法を開示している。
【０００６】
上記公報に記載されたＤＲＡＭのビット線は、メモリセルサイズを微細化したときに顕在化するビット線間の寄生容量を低減するために、ビット線の幅を隣接するビット線との間隔よりも狭くしている。
【０００７】
また、上記ビット線は、Ｗ（タングステン）を主体とするメタル膜で構成されている。ビット線を低抵抗のメタル膜で構成することにより、そのシート抵抗を低減することができるので、情報の読み出しおよび書き込み速度が向上する。また、ビット線を形成する工程でＤＲＡＭの周辺回路のメタル配線を同時に形成することができるので、ＤＲＡＭの製造工程を簡略化することができる。さらに、ＷはＡｌ（アルミニウム）に比べてエレクトロマイグレーション耐性が大きいので、ビット線の幅を微細化したときの断線不良率を低減することができる。
【０００８】
上記ビット線は、酸化シリコン膜（第２の酸化シリコン膜）に形成されたスルーホールおよびその下層の酸化シリコン膜（第１の酸化シリコン膜）に形成されたコンタクトホールを通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続されている。第１の酸化シリコン膜に形成された上記コンタクトホールの内部には、低抵抗の多結晶シリコン膜からなるプラグが埋め込まれている。
【０００９】
上記ビット線は、概略次のようなプロセスによって形成される。まず、半導体基板上にメモリセルを構成するＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥＴ）および周辺回路を構成するＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）を形成し、続いてこれらのＭＩＳＦＥＴの上部に第１の酸化シリコン膜を形成した後、メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの上部の第１の酸化シリコン膜にコンタクトホールを形成する。これらのコンタクトホールの一方は、上記ソース、ドレインの一方とビット線との接続に使用され、他方は、ソース、ドレインの他方と情報蓄積用容量素子との接続に使用される。
【００１０】
次に、上記第１の酸化シリコン膜の上部にｎ型不純物（例えばＰ（リン））をドープした多結晶シリコン膜を堆積した後、酸化シリコン膜の上部の不要な多結晶シリコン膜を除去することによって、上記コンタクトホールの内部にプラグを形成する。
【００１１】
次に、上記第１の酸化シリコン膜の上部に第２の酸化シリコン膜を形成した後、上記コンタクトホールの一方（ビット線が接続されるコンタクトホール）の上部の第２の酸化シリコン膜にスルーホールを形成する。上記第２の酸化シリコン膜は、上記コンタクトホールの他方（情報蓄積用容量素子が接続されるコンタクトホール）内のプラグとビット線との電気的絶縁を確保するために形成される。
【００１２】
次に、上記スルーホールの上部領域を含む第２の酸化シリコン膜の上部にＷ膜を形成した後、このＷ膜をパターニングしてビット線を形成する。しかしこのとき、Ｗ膜で構成されたビット線とコンタクトホール内のプラグ（多結晶シリコン膜）とが直接接触すると両者の界面に電気抵抗が高いシリサイド層が形成されてしまう。そのため、ビット線（Ｗ膜）とプラグ（多結晶シリコン膜）との間には、ＴｉＮ（窒化チタン）のようなバリア層を設け、両者の界面反応を防ぐ必要がある。すなわち、実際のビット線の形成工程では、上記スルーホールの上部領域を含む第２の酸化シリコン膜の上部にまずＴｉＮ膜を形成し、続いてこのＴｉＮ膜の上部にＷ膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングでＷ膜とＴｉＮ膜とをパターニングすることによってビット線を形成する。
【００１３】
【発明が解決しようとする課題】
上記従来技術のＤＲＡＭは、メモリセルサイズを縮小するためにビット線の幅を微細化した結果、ビット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコンタクトホールやスルーホールの径よりもビット線の幅の方が狭くなっている。
【００１４】
ＴｉＮ膜とＷ膜との積層膜で構成されるビット線の幅を微細化した場合、コンタクトホールに埋め込まれたプラグとその上部に形成されるビット線との接触面積もそれに比例して小さくなる。このとき、プラグを構成する多結晶シリコン膜は、ビット線の下層膜を構成するＴｉＮ膜と界面を接することとなるが、ＴｉＮ膜はＷ膜よりも電気抵抗が高いので、ビット線とプラグとの接触面積が小さくなるとビット線とプラグとのコンタクト抵抗が著しく増加してしまう。また、製造工程の途中で行われる熱処理に起因するＴｉＮ膜の体積収縮によって両者の界面にボイドが発生し、両者のコンタクト抵抗がさらに増加したり、極端な場合はビット線がプラグの表面から剥離するという不良が発生したりする。
【００１５】
さらに、ＴｉＮ膜とＷ膜との積層膜をドライエッチングしてビット線を形成する上記従来技術では、プラグを構成する多結晶シリコン膜とＴｉＮ膜とのエッチング選択比を確保することが困難なため、ビット線をパターニングする際にプラグ（多結晶シリコン膜）の表面が深く削れてしまうことがある。
【００１６】
また、上記従来技術のＤＲＡＭは、第１の酸化シリコン膜にコンタクトホールを形成してその内部にプラグを埋め込んだ後、第１の酸化シリコン膜の上部に第２の酸化シリコン膜を形成し、上記コンタクトホールの一方（ビット線が接続されるコンタクトホール）の上部の第２の酸化シリコン膜にスルーホールを形成するので、工程が煩雑になるという問題がある。このような工程増加は、ビット線を形成する工程で周辺回路のメタル配線を同時に形成するＤＲＡＭや、ビット線を形成する工程でロジック回路のメタル配線を同時に形成するＤＲＡＭ−ロジック混載ＬＳＩなどにおいて特に問題となる。
【００１７】
本発明の目的は、多結晶シリコン膜で構成されたプラグの上部にバリア層を介してビット線を形成するＤＲＡＭにおいて、プラグとバリア層との接触面積の減少を防止してコンタクト抵抗の低減、接続信頼性の向上を図ることのできる技術を提供することにある。
【００１８】
また、本発明の他の目的は、多結晶シリコン膜で構成されたプラグの上部にバリア層を介してビット線を形成するＤＲＡＭ、またはこのＤＲＡＭを含む混載ＬＳＩの製造工程を短縮することのできる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
（１）本発明の半導体集積回路装置は、半導体基板の主面の第１領域に形成された第１ＭＩＳＦＥＴおよび第２領域に形成された第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜が形成され、
前記第１領域の前記第１絶縁膜に形成された第１接続孔の内部には、前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続され、その上面が前記第１絶縁膜の上面より低い第１プラグおよび前記第１プラグの上部に形成された第２プラグが埋め込まれ、
前記第２領域の前記第１絶縁膜に形成された第２接続孔の内部には、前記第２ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第３プラグが埋め込まれ、
前記第１領域の前記第１絶縁膜の上部には、前記第１接続孔の内部の前記第１プラグおよびその上部の前記第２プラグを介して前記第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続された第１配線が形成され、
前記第１接続孔の内部の前記第２プラグは、第１金属材料からなり、前記第１プラグの上面および前記第１接続孔の側面に形成された凹部形状の第１金属膜およびその上部に形成され、前記第１絶縁膜と略同じ上面の高さ、および前記第１金属膜の凹部の幅より狭い幅を有する第２金属材料からなる第２金属膜によって構成され、
前記第２接続孔の内部の前記第３プラグは、前記第２接続孔の底部および側面に形成された前記第１金属材料からなる第３金属膜と、前記第３金属膜の上部に前記第２接続孔を埋め込むように形成され、その上面が前記第１絶縁膜の上面と略同じ高さを有する前記第２金属材料からなる第４金属膜とによって構成されている。
【００２２】
（２）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
【００２３】
（ａ）半導体基板の主面の第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成した後、前記半導体基板の主面上に、前記第１ＭＩＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆う第１絶縁膜を形成する工程、
（ｂ）前記第１領域の前記第１絶縁膜に第１接続孔を形成した後、前記第１接続孔の内部に第１プラグを埋め込むことによって、前記第１ＭＩＳＦＥＴのソース、ドレインの一方と前記第１プラグとを電気的に接続する工程、
（ｃ）前記第２領域の前記第１絶縁膜に第２接続孔を形成した後、前記第１接続孔の内部の前記第１プラグの上部に第２プラグを埋め込むことによって、前記第１プラグと前記第２プラグとを電気的に接続し、前記第２接続孔の内部に第３プラグを埋め込むことによって、前記第２ＭＩＳＦＥＴのソース、ドレインの一方と前記第３プラグとを電気的に接続する工程、
（ｄ）前記第１領域の前記第１絶縁膜の上部に第１配線を形成し、前記第１接続孔の内部の前記第１プラグおよび前記第２プラグを介して、前記第１ＭＩＳＦＥＴのソース、ドレインの一方と前記第１配線とを電気的に接続する工程。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本実施形態の半導体集積回路装置は、ＤＲＡＭとロジックＬＳＩとを混載したシステムＬＳＩであり、例えば図１に示すようなシステム構成を備えている。すなわち、半導体基板（以下、単に基板という）１の主面上には、メインメモリであるＤＲＡＭ、演算装置であるＣＰＵ、ＣＰＵの制御回路ＣＮＴＬ、インターフェース回路ＩＦおよび電源回路ＰＷなどが形成されている。ＤＲＡＭが形成された領域には、メモリセルをアレイ状に配置したメモリセルアレイＭＡＲＹ、センスアンプＳＡ、ワード線ドライバＷＤ、ＤＲＡＭの制御回路、入出力回路などが含まれている。センスアンプＳＡ、ワード線ドライバＷＤなどは、直接周辺回路としてメモリセルアレイＭＡＲＹの周辺に形成され、制御回路、入出力回路などは間接周辺回路領域に形成されている。
【００２６】
次に、本実施形態のシステムＬＳＩの製造方法を図２〜図２７を用いて工程順に説明する。なお、特に断らない限り、基板の断面を示す各図の左側部分はメモリ領域（ＤＲＡＭのメモリセルアレイ）を示し、右側部分はロジック領域を示している。
【００２７】
まず、図２に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１に素子分離溝２、ｐ型ウエル３およびｎ型ウエル４を形成し、続いてｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜厚６nm〜７nm程度ゲート酸化膜６を形成した後、メモリ領域のゲート酸化膜６の上部にゲート電極７Ａ（ワード線ＷＬ）を形成し、ロジック領域のゲート酸化膜６の上部にゲート電極７Ｂ、７Ｃを形成する。
【００２８】
上記素子分離溝２を形成するには、まず素子分離領域の基板１をエッチングして深さ３００nm〜４００nm程度の溝を形成し、続いて溝の内部を含む基板１上にＣＶＤ(Chemical Vapor Deposition) 法で酸化シリコン膜５を堆積した後、溝の外部の不要な酸化シリコン膜５を化学機械研磨(Chemical Mechanical Polishing; ＣＭＰ) 法によって除去する。
【００２９】
また、ｐ型ウエル３およびｎ型ウエル４を形成するには、基板１のｐ型ウエル形成領域にｐ型不純物（ホウ素）をイオン注入し、ｎ型ウエル形成領域にｎ型不純物（例えばリン）をイオン注入した後、約１０００℃の熱処理を行ってこれらの不純物を拡散させる。さらに、ゲート酸化膜６を形成するには、ｐ型ウエル３およびｎ型ウエル４の表面をフッ酸系の洗浄液で洗浄した後、基板１を約８００℃でスチーム酸化する。
【００３０】
ゲート電極７Ａ（ワード線ＷＬ）およびゲート電極７Ｂ、７Ｃは、例えば次のような方法で形成する。まず、基板１上にＣＶＤ法で膜厚２００nm程度の多結晶シリコン膜（図示せず）を堆積した後、ｐ型ウエル３の上部の多結晶シリコン膜にｎ型不純物（例えばリン）をイオン注入し、ｎ型ウエル４の上部の多結晶シリコン膜にｐ型不純物（ホウ素）をイオン注入する。次に、上記多結晶シリコン膜の上部にＣＶＤ法で窒化シリコン膜８を堆積した後、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜８と多結晶シリコン膜とをドライエッチングする。これにより、メモリ領域のｐ型ウエル３の上部にｎ型の多結晶シリコンからなるゲート電極７Ａ（ワード線ＷＬ）が形成され、ロジック領域のｐ型ウエル３の上部に同じくｎ型の多結晶シリコンからなるゲート電極７Ｂが形成される。また、ロジック領域のｎ型ウエル４の上部には、ｐ型の多結晶シリコンからなるゲート電極７Ｃが形成される。
【００３１】
メモリ領域のゲート電極７Ａは、後述するメモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極を構成し、ロジック領域のゲート電極７Ｂ、７Ｃは、それぞれ後述するｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極を構成する。
【００３２】
図３は、上記ゲート電極７Ａが形成されたメモリ領域の一部を示す平面図である。なお、前記図２は、図３のＡ−Ａ’線に沿った断面図である。
【００３３】
周囲を素子分離溝２によって囲まれた活性領域Ｌは、図の左右方向に延在する細長い島状のパターンで構成される。後述するように、これらの活性領域Ｌのそれぞれには、ソース、ドレインの一方を互いに共有する２個のメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７Ａは、同一の幅、同一のスペースで図の上下方向に沿って直線的に延在し、活性領域Ｌ以外の領域ではワード線ＷＬとして機能する。ゲート電極７Ａ（ワード線ＷＬ）の幅（ゲート長）は０．１３μm 〜０．１４μm 程度、互いに隣接するゲート電極７Ａ（ワード線ＷＬ）同士のスペースは０．１３μm 〜０．１４μm 程度である。
【００３４】
次に、図４に示すように、ｐ型ウエル３にｎ型不純物（例えばリン）をイオン注入してｎ- 型半導体領域９を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入してｐ- 型半導体領域１０を形成した後、図５に示すように、基板１上にＣＶＤ法で堆積した膜厚５０nm〜１００nm程度の酸化シリコン膜（図示せず）を異方的にエッチングすることによって、ゲート電極７Ａ（ワード線ＷＬ）、７Ｂ、７Ｃの側壁にサイドウォールスペーサ１１を形成する。
【００３５】
次に、図６に示すように、基板１を熱酸化することによってｎ- 型半導体領域９の表面およびｐ- 型半導体領域１０の表面に酸化シリコン膜１２を形成した後、この酸化シリコン膜１２を通じてロジック領域のｐ型ウエル３にｎ型不純物（例えばリン）をイオン注入してｎ+ 型半導体領域１３を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）をイオン注入してｐ+ 型半導体領域１４を形成する。ｎ+ 型半導体領域１３は、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインを構成し、ｐ+ 型半導体領域１４は、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインを構成する。
【００３６】
次に、図７に示すように、ロジック領域のｎ+ 型半導体領域１３の表面およびｐ+ 型半導体領域１４の表面の酸化シリコン膜１２をウェットエッチングで除去する。このとき、メモリ領域はフォトレジスト膜（図示せず）で覆い、ｎ- 型半導体領域９の表面の酸化シリコン膜１２が除去されないようにする。
【００３７】
次に、図８に示すように、メモリ領域のゲート電極７Ａ（ワード線ＷＬ）、ロジック領域のゲート電極７Ｂ、７Ｃ、ｎ+ 型半導体領域１３（ソース、ドレイン）およびｐ+ 型半導体領域１４（ソース、ドレイン）のそれぞれの表面にシリサイド層１６を形成する。
【００３８】
上記シリサイド層１６を形成するには、まずゲート電極７Ａ（ワード線ＷＬ）、７Ｂ、７Ｃの上面を覆っている窒化シリコン膜８をエッチングで除去した後、スパッタリング法などを用いて基板１上にＣｏ（コバルト）膜（図示せず）を堆積し、続いて基板１を熱処理してＣｏ膜とシリコン（基板１およびゲート電極７Ａ、７Ｂ、７Ｃ）とを反応させた後、未反応のＣｏ膜をエッチングで除去する。このとき、メモリ領域のｎ- 型半導体領域９は酸化シリコン膜１２で覆われているので、その表面にはシリサイド層１６が形成されない。これにより、メモリセルのリーク電流を低減してりフレッシュ特性を向上させることができる。また、ここまでの工程で、ロジック領域のＣＭＯＳ回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが略完成する。
【００３９】
次に、図９に示すように、基板１上にＣＶＤ法で膜厚５０nm〜１００nm程度の窒化シリコン膜１７および膜厚４００nm〜５００nm程度の酸化シリコン膜１８を順次堆積し、続いて酸化シリコン膜１８の表面を化学機械研磨法で平坦化した後、図１０に示すように、メモリ領域の酸化シリコン膜１８、窒化シリコン膜１７および酸化シリコン膜１２をドライエッチングすることによって、後の工程でビット線が接続されるｎ- 型半導体領域９の上部にコンタクトホール１９を形成する。
【００４０】
上記酸化シリコン膜１８のエッチングは、窒化シリコンに比べて酸化シリコンのエッチング速度が大きくなるような条件で行い、窒化シリコン膜１７が完全には除去されないようにする。また、窒化シリコン膜１７のエッチングは、窒化シリコン膜１７が異方的にエッチングされるような条件で行い、ゲート電極７Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１７を残すようにする。これにより、微細な径を有するコンタクトホール１９がゲート電極７（ワード線ＷＬ）に対して自己整合（セルフアライン）で形成される。
【００４１】
図１１は、上記コンタクトホール１９の平面パターンを示すメモリ領域の平面図、図１２は、図１１のＢ−Ｂ’線に沿った断面図である。図示のように、コンタクトホール１９は、その一部が素子分離溝２の上部に延在する細長い平面パターンで構成される。コンタクトホール１９の径は、長辺方向が５４０nm程度、短辺方向が１４０nm程度である。
【００４２】
次に、図１３に示すように、コンタクトホール１９の内部にプラグ２１を埋め込む。プラグ２１を埋め込むには、まずフッ酸を含んだ洗浄液を使ってコンタクトホール１９の内部をウェット洗浄し、続いてコンタクトホール１９の内部および酸化シリコン膜１８の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、コンタクトホール１９の外部の不要な多結晶シリコン膜をドライエッチングによって除去する。このとき、本実施形態では、多結晶シリコン膜をオーバーエッチングすることによって、プラグ２１の上面をコンタクトホール１９の上端部よりも１５０nm程度下方に後退させる。この後退量は、少なくとも後の工程でプラグ２１の上部に堆積するＴｉＮ膜（２６）の膜厚よりも大きいことを条件とする。
【００４３】
次に、図１４に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでロジック領域の酸化シリコン膜１８およびその下層の窒化シリコン膜１７をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１３（ソース、ドレイン）の上部にコンタクトホール２３を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１４（ソース、ドレイン）の上部にコンタクトホール２４を形成する。また、このとき同時に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極７Ｃの上部にコンタクトホール２５を形成する。
【００４４】
次に、図１５および図１６（コンタクトホール１９の長辺方向に沿ったメモリ領域の断面図）に示すように、ロジック領域のコンタクトホール２３、２４、２５の内部およびメモリ領域のコンタクトホール１９の内部（プラグ２１の上部）にプラグ２２を埋め込む。プラグ２２を埋め込むには、コンタクトホール１９、２３〜２５の内部および酸化シリコン膜１８の上部にＣＶＤ法で膜厚３０nm〜４０nm程度のＴｉＮ膜２６および膜厚３００nm程度のＷ膜２７を順次堆積した後、コンタクトホール１９、２３〜２５の外部の不要なＴｉＮ膜２６およびＷ膜２７を化学機械研磨法によって除去する。このように、ロジック領域のコンタクトホール２３、２４、２５の内部およびメモリ領域のコンタクトホール１９の内部に同時にプラグ２２を埋め込むことにより、ＤＲＡＭとロジックＬＳＩとを混載したシステムＬＳＩの製造工程を短縮することができる。
【００４５】
メモリ領域のコンタクトホール１９の内部には、すでに多結晶シリコンからなるプラグ２１が埋め込まれているが、前述したように、このプラグ２１の上面はコンタクトホール１９の上端部よりも下方に後退しており、その後退量はＴｉＮ膜２６の膜厚よりも大きい。従って、コンタクトホール１９の内部（プラグ２１の上部）に形成されるプラグ２２は、ロジック領域のコンタクトホール２３〜２５の内部に形成されるプラグ２２と同様、ＴｉＮ膜２６とＷ膜２７との積層膜で構成される。他方、プラグ２１の後退量をＴｉＮ膜２６の膜厚と同等もしくはそれ以下にした場合は、コンタクトホール１９、２３〜２５の外部の不要なＷ膜２７を化学機械研磨法によって除去する際にコンタクトホール１９の上部のＷ膜２７も除去されるので、コンタクトホール１９の内部に形成されるプラグ２２は、ＴｉＮ膜２６のみによって構成される。
【００４６】
上記プラグ２２は、高融点金属であるＷ膜２７を主体として構成されているために抵抗が低いと共に耐熱性が高い。Ｗ膜２７の下層のＴｉＮ膜２６は、Ｗ膜２７をＣＶＤ法で堆積する際に使用する六フッ化タングステン（ＷＦ6 ）とＳｉとが反応して欠陥( エンクローチメントやワームホール) が発生するのを防止するバリア層として機能すると共に、後の熱処理工程でＷ膜２７と基板１とが反応（シリサイド化反応）するのを防止するバリア層として機能する。また、このＴｉＮ膜２６は、次の工程でプラグ２２の上部に形成するビット線を構成する金属膜（Ｗ膜）とプラグ２１を構成する多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層としても機能する。
【００４７】
図１７（ａ）は、上記プラグ２２が埋め込まれたメモリ領域のコンタクトホール１９の上端部近傍を示す拡大断面図である。通常、コンタクトホール１９の内部に堆積した多結晶シリコン膜をオーバーエッチングしてその上面を後退させた場合、その後退量はコンタクトホール１９の中央部で最大となる。そのため、図示のように、プラグ２１とその上部のＴｉＮ膜２６とは、ＴｉＮ膜２６の底面だけでなく、その側面の一部においても互いに接触することになる。また、多結晶シリコン膜のエッチング条件によっては、図１７（ｂ）に示すように、コンタクトホール１９の側壁近傍で多結晶シリコン膜（プラグ２１）の表面がコンタクトホール１９の上端部まで達することがある。この場合は、ビット線を構成する金属膜とプラグ２１を構成する多結晶シリコン膜とが接触することとなるが、両者の接触面積は極めて小さいので、特に支障はない。
【００４８】
次に、図１８、図１９（メモリ領域の平面図）および図２０（図１９のＢ−Ｂ’線に沿った断面図）に示すように、メモリ領域の酸化シリコン膜１８の上部にビット線ＢＬを形成し、ロジック領域の酸化シリコン膜１８の上部に第１層目の配線３０、３１、３２、３３を形成する。
【００４９】
ビット線ＢＬおよび配線３０〜３３を形成するには、酸化シリコン膜１８の上部にスパッタリング法で膜厚１００nm程度のＷ膜（図示せず）を堆積した後、フォトレジスト膜２９をマスクにしたドライエッチングでこのＷ膜をパターニングする。
【００５０】
また、本実施形態では、メモリセルサイズを微細化したときに顕在化するビット線ＢＬ間の寄生容量を低減するために、ビット線ＢＬの幅を隣接するビット線ＢＬとの間隔よりも狭くする。すなわち、図１９および図２０に示すように、ビット線ＢＬの幅は、ビット線ＢＬの幅方向（Ｂ−Ｂ’線方向）に沿ったコンタクトホール１９の径よりも狭い。
【００５１】
この結果、上記Ｗ膜をドライエッチングしてビット線ＢＬを形成する際、図２０に示すように、コンタクトホール１９の内部ではプラグ２２の一部を構成するＷ膜２７もエッチングされる。しかし、プラグ２２の他の一部を構成するＴｉＮ膜２６は、Ｗ膜をエッチングする際に使用するガス（例えばＳＦ6 ＋Ｃｌ2 ）によってはエッチングされにくいため、殆ど削られることはない。これにより、プラグ２１を構成する多結晶シリコン膜とその上部の（プラグ２２の一部を構成する）ＴｉＮ膜２６とは、ビット線ＢＬの形成後においても、その形成前と同じ広い面積で接触することとなる。
【００５２】
このように、本実施形態のビット線形成方法によれば、ＴｉＮ膜２６とプラグ２１（多結晶シリコン膜）との接触面積を十分に確保することができるので、ビット線ＢＬ−プラグ２２−プラグ２１間のコンタクト抵抗の増加を防止することができる。また、製造工程の途中で行われる熱処理に起因するＴｉＮ膜の体積収縮によってＴｉＮ膜２６とプラグ２１（多結晶シリコン膜）との界面にボイドが発生した場合でも、両者のコンタクト抵抗が大幅に増加したり、ビット線ＢＬがプラグ２１の表面から剥離するという不良が発生したりすることがないので、ビット線ＢＬ−プラグ２２−プラグ２１間の接続信頼性を確保することができる。
【００５３】
また、本実施形態によれば、Ｗ（タングステン）を主体とする低抵抗のメタル膜でビット線ＢＬを構成したことにより、ビット線ＢＬを形成する工程でロジック領域の第１層目の配線３０、３１、３２、３３を同時に形成することができるので、ＤＲＡＭ−ロジック混載ＬＳＩの製造工程を簡略化することができる。
【００５４】
さらに、酸化シリコン膜１８に形成したコンタクトホール１９の内部に２層のプラグ２１、２２を埋め込んでその上部にビット線ＢＬを形成する本実施形態によれば、従来プロセスに比べてビット線形成工程を短縮することができる。
【００５５】
次に、図２１および図２２（メモリ領域の平面図）に示すように、ビット線ＢＬおよび第１層目の配線３０〜３３の上部に膜厚３００nm程度の酸化シリコン膜３４を形成した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでメモリ領域の酸化シリコン膜３４、その下層の酸化シリコン膜１８、窒化シリコン膜１７および酸化シリコン膜１２を順次エッチングすることによって、ビット線ＢＬが接続されていないｎ- 型半導体領域９の上部にコンタクトホール２０を形成する。このコンタクトホール２０の径は、１４０nm程度である。
【００５６】
次に、図２３に示すように、コンタクトホール２０の内部にプラグ３５を埋め込む。プラグ３５を埋め込むには、まずフッ酸を含んだ洗浄液を使ってコンタクトホール２０の内部をウェット洗浄し、続いてコンタクトホール２０の内部および酸化シリコン膜３４の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、コンタクトホール２０の外部の不要な多結晶シリコン膜をドライエッチングによって除去する。
【００５７】
次に、基板１を熱処理し、コンタクトホール１９の内部のプラグ２１およびコンタクトホール２０の内部のプラグ３５を構成する多結晶シリコン膜中のｎ型不純物を基板１（ｐ型ウエル３）に拡散させることによって、ｎ+ 型半導体領域１５（ソース、ドレイン）を形成する。ここまでの工程で、メモリ領域にメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００５８】
次に、図２４および図４４に示すように、酸化シリコン膜３４の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積した後、フォトレジスト膜( 図示せず) をマスクにしてメモリ領域の酸化シリコン膜４１およびその下層の窒化シリコン膜４０をドライエッチングすることにより、コンタクトホール２０の上部に溝４２を形成する。情報蓄積用容量素子の下部電極は、この溝４２の内壁に沿って形成されるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、溝４２を形成する酸化シリコン膜４１を厚い膜厚（例えば１. ３μｍ程度）で堆積する必要がある。
【００５９】
次に、図２５に示すように、上記溝４２の内部に情報蓄積用容量素子の下部電極として使用される多結晶シリコン膜４３を形成する。多結晶シリコン膜４３を形成するには、まず溝４２の内部および酸化シリコン膜４１の上部にｎ型不純物（リン）をドープした膜厚５０nm程度のアモルファスシリコン膜（図示せず）をＣＶＤ法で堆積し、続いて溝４２の外部の不要なアモルファスシリコン膜をドライエッチングで除去する。
【００６０】
次に、溝４２の内部に残った上記アモルファスシリコン膜の表面をフッ酸系の洗浄液でウェット洗浄した後、減圧雰囲気中でアモルファスシリコン膜の表面にモノシラン（ＳｉＨ4 ）を供給しながら基板１を熱処理することによって、アモルファスシリコン膜を多結晶化すると共にその表面にシリコン粒を成長させる。これにより、表面が粗面化された多結晶シリコン膜４３が溝４２の内壁に沿って形成される。
【００６１】
次に、図２６に示すように、溝４２の内部および酸化シリコン膜４１の上部にＣＶＤ法で膜厚１５nm程度の酸化タンタル( Ｔａ2 Ｏ5)膜４４を堆積し、続いて溝４２の内部および酸化タンタル膜４４の上部にＣＶＤ法とスパッタリング法とを併用して膜厚１５０nm程度のＴｉＮ膜４５を堆積した後、フォトレジスト膜（図示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜４４とをドライエッチングする。これにより、ＴｉＮ膜４５からなる上部電極、酸化タンタル膜４４からなる容量絶縁膜および多結晶シリコン膜４３からなる下部電極で構成される情報蓄積用容量素子Ｃが形成される。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが略完成する。
【００６２】
情報蓄積用容量素子Ｃの容量絶縁膜は、上記酸化タンタル膜４４の他、例えばＰＺＴ、ＰＬＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＢＳＴ、ＳＢＴまたはＴａ2 Ｏ5 など、ペロブスカイト型または複合ペロブスカイト型の結晶構造を有する高誘電体または強誘電体を主成分とする絶縁膜によって構成してもよい。
【００６３】
次に、図２７に示すように、情報蓄積用容量素子Ｃの上部にＣＶＤ法で膜厚１００nm程度の酸化シリコン膜５０を堆積し、続いてロジック領域の配線３０、３３の上部の酸化シリコン膜５０、４１、窒化シリコン膜４０および酸化シリコン膜３４をドライエッチングすることによってスルーホール５１、５２を形成した後、スルーホール５１、５２の内部にプラグ５３を形成する。プラグ５３を形成するには、例えば酸化シリコン膜５０の上部にスパッタリング法で膜厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、スルーホール５１、５２の外部の不要なＷ膜およびＴｉＮ膜をドライエッチングで除去する。
【００６４】
次に、酸化シリコン膜５０の上部に第２層目の配線５４〜５６を形成する。配線５４〜５６を形成するには、例えば酸化シリコン膜５０の上部にスパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）合金膜および膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングする。
【００６５】
その後、配線５４〜５６の上層に層間絶縁膜を挟んで複数層の配線を形成するが、それらの図示は省略する。以上の工程により、本実施形態のシステムＬＳＩが略完成する。
【００６６】
（実施の形態２）
ビット線ＢＬは、次のような方法によって形成することもできる。まず、図２８に示すように、ゲート電極７Ａ（ワード線ＷＬ）、ロジック領域のゲート電極７Ｂ、７Ｃの上部に窒化シリコン膜１７および酸化シリコン膜１８を順次堆積した後、酸化シリコン膜１８の表面を化学機械研磨法で平坦化する。ここまでの工程は、前記実施の形態１の図２〜図９に示す工程と同じである。
【００６７】
次に、図２９に示すように、メモリ領域の酸化シリコン膜１８、窒化シリコン膜１７および酸化シリコン膜１２をドライエッチングすることによって、後の工程で情報蓄積用容量素子Ｃが接続されるｎ- 型半導体領域９の上部にコンタクトホール３６を形成した後、コンタクトホール３６の内部に多結晶シリコン膜からなるプラグ３７を埋め込む。プラグ３７を埋め込むには、コンタクトホール３６の内部および酸化シリコン膜１８の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜（図示せず）を堆積した後、コンタクトホール３６の外部の不要な多結晶シリコン膜をドライエッチングによって除去する。
【００６８】
次に、図３０に示すように、酸化シリコン膜１８の上部に膜厚２００nm程度の酸化シリコン膜２８をＣＶＤ法で堆積した後、メモリ領域の酸化シリコン膜２８、１８、窒化シリコン膜１７および酸化シリコン膜１２をドライエッチングすることによって、後の工程でビット線が接続されるｎ- 型半導体領域９の上部にコンタクトホール１９を形成する。このコンタクトホール１９は、前記実施の形態１のコンタクトホール１９と同様、その一部が素子分離溝２の上部に延在する細長い平面パターンで構成される（図１１、図１２参照）。
【００６９】
次に、上記コンタクトホール１９の内部にプラグ２１を埋め込む。プラグ２１を埋め込むには、コンタクトホール１９の内部および酸化シリコン膜２８の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜（図示せず）を堆積した後、コンタクトホール１９の外部の不要な多結晶シリコン膜をドライエッチングによって除去する。このとき、前記実施の形態１と同様、多結晶シリコン膜をオーバーエッチングすることによって、プラグ２１の上面をコンタクトホール１９の上端部よりも下方に後退させる。この後退量は、少なくとも後の工程でプラグ２１の上部に堆積するＴｉＮ膜（２６）の膜厚よりも大きいことを条件とする。
【００７０】
次に、基板１を熱処理し、コンタクトホール１９の内部のプラグ２１およびコンタクトホール３６の内部のプラグ３７を構成する多結晶シリコン膜中のｎ型不純物を基板１（ｐ型ウエル３）に拡散させることによって、ｎ+ 型半導体領域１５（ソース、ドレイン）を形成する。ここまでの工程で、メモリ領域にメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００７１】
次に、図３１に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでロジック領域の酸化シリコン膜２８、１８およびその下層の窒化シリコン膜１７をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１３（ソース、ドレイン）の上部にコンタクトホール２３を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１４（ソース、ドレイン）の上部にコンタクトホール２４を形成する。また、このとき同時に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極７Ｃの上部にコンタクトホール２５を形成する。
【００７２】
次に、前記実施の形態１と同様の方法でロジック領域のコンタクトホール２３、２４、２５の内部およびメモリ領域のコンタクトホール１９の内部（プラグ２１の上部）にＴｉＮ膜２６とＷ膜２７との積層膜で構成されたプラグ２２を埋め込む。
【００７３】
次に、図３２および図３３（コンタクトホール１９の長辺方向に沿ったメモリ領域の断面図）に示すように、前記実施の形態１と同様の方法でメモリ領域の酸化シリコン膜２８の上部にビット線ＢＬを形成し、ロジック領域の酸化シリコン膜２８の上部に第１層目の配線３０、３１、３２、３３を形成する。
【００７４】
上記ビット線ＢＬを形成する際は、図３３に示すように、コンタクトホール１９の内部でプラグ２２の一部を構成するＷ膜２７がエッチングされる。しかし、プラグ２２の他の一部を構成するＴｉＮ膜２６は、Ｗ膜をエッチングする際に使用するガスによってはエッチングされにくいため、殆ど削られることはない。これにより、プラグ２１を構成する多結晶シリコン膜とその上部の（プラグ２２の一部を構成する）ＴｉＮ膜２６とは、ビット線ＢＬの形成後においても、その形成前と同じ広い面積で接触することとなる。
【００７５】
次に、図３４に示すように、第１層目の配線３０〜３３および同図には示さないビット線ＢＬの上部に酸化シリコン膜３４を形成し、続いてメモリ領域のコンタクトホール３６の上部の酸化シリコン膜３４、２８にコンタクトホール３８を形成した後、コンタクトホール３８の内部にプラグ３９を埋め込む。プラグ３９を埋め込むには、コンタクトホール３８の内部および酸化シリコン膜３４の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜（図示せず）を堆積した後、コンタクトホール３８の外部の不要な多結晶シリコン膜をドライエッチングによって除去する。
【００７６】
次に、図３５に示すように、酸化シリコン膜３４の上部に窒化シリコン膜４０および酸化シリコン膜４１を順次堆積し、続いてメモリ領域の酸化シリコン膜４１および窒化シリコン膜４０に溝４２を形成する。
【００７７】
次に、前記実施の形態１と同様の方法で上記溝４２の内部に多結晶シリコン膜４３からなる下部電極および酸化タンタル膜４４からなる容量絶縁膜を形成し、さらにその上部にＴｉＮ膜４５からなる上部電極を形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが略完成する。その後の工程は、前記実施の形態１と同じである。
【００７８】
上記した本実施形態の製造方法は、コンタクトホール１９の内部のプラグ２１とコンタクトホール３６の内部のプラグ３７とを同時に形成するため、コンタクトホール１９の上部に形成されるビット線ＢＬとコンタクトホール３６の内部のプラグ３７との電気的絶縁を図るための酸化シリコン膜２８が必要となり、その分、前記実施の形態１に比べて工程が増える。
【００７９】
しかし、前記実施の形態１と同様、コンタクトホール１９の内部のＴｉＮ膜２６とプラグ２１（多結晶シリコン膜）との接触面積を十分に確保することができるので、ビット線ＢＬ−プラグ２２−プラグ２１間のコンタクト抵抗の増加を防止することができる。また、製造工程の途中で行われる熱処理に起因するＴｉＮ膜の体積収縮によってＴｉＮ膜２６とプラグ２１（多結晶シリコン膜）との界面にボイドが発生した場合でも、両者のコンタクト抵抗が大幅に増加したり、ビット線ＢＬがプラグ２１の表面から剥離するという不良が発生したりすることがないので、ビット線ＢＬ−プラグ２２−プラグ２１間の接続信頼性を確保することができる。
【００８０】
（実施の形態３）
ビット線ＢＬは、次のような方法によって形成することもできる。まず、図３６に示すように、ゲート電極７Ａ（ワード線ＷＬ）、ロジック領域のゲート電極７Ｂ、７Ｃの上部に窒化シリコン膜１７および酸化シリコン膜１８を順次堆積した後、酸化シリコン膜１８の表面を化学機械研磨法で平坦化する。ここまでの工程は、前記実施の形態１の図２〜図９に示す工程と同じである。
【００８１】
次に、図３７に示すように、メモリ領域の酸化シリコン膜１８、窒化シリコン膜１７および酸化シリコン膜１２をドライエッチングすることによって、後の工程でビット線ＢＬが接続されるｎ- 型半導体領域９の上部にコンタクトホール１９を形成し、後の工程で情報蓄積用容量素子Ｃが接続されるｎ- 型半導体領域９の上部にコンタクトホール４５を形成した後、コンタクトホール１９、４５の内部に多結晶シリコン膜からなるプラグ２１、４６を埋め込む。
【００８２】
上記プラグ２１、４６を埋め込むには、コンタクトホール１９、４５の内部および酸化シリコン膜１８の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜（図示せず）を堆積した後、コンタクトホール１９、４５の外部の不要な多結晶シリコン膜をドライエッチングによって除去する。このとき、多結晶シリコン膜をオーバーエッチングすることによって、プラグ２１、４６の上面をコンタクトホール１９、４５の上端部よりも下方に後退させる。この後退量は、少なくとも後の工程でプラグ２１、４６の上部に堆積するＴｉＮ膜（２６）の膜厚よりも大きいことを条件とする。
【００８３】
上記コンタクトホール１９、４５のうち、コンタクトホール１９（ビット線ＢＬが接続されるコンタクトホール）は、前記実施の形態１のコンタクトホール１９と同様、その一部が素子分離溝２の上部に延在する細長い平面パターンで構成される（図１１、図１２参照）。
【００８４】
次に、基板１を熱処理し、コンタクトホール１９の内部のプラグ２１およびコンタクトホール４５の内部のプラグ４６を構成する多結晶シリコン膜中のｎ型不純物を基板１（ｐ型ウエル３）に拡散させることによって、ｎ+ 型半導体領域１５（ソース、ドレイン）を形成する。ここまでの工程で、メモリ領域にメモリセル選択用ＭＩＳＦＥＴＱｓが形成される。
【００８５】
次に、図３８に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでロジック領域の酸化シリコン膜１８およびその下層の窒化シリコン膜１７をドライエッチングすることによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１３（ソース、ドレイン）の上部にコンタクトホール２３を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１４（ソース、ドレイン）の上部にコンタクトホール２４を形成する。また、このとき同時に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極７Ｃの上部にコンタクトホール２５を形成する。
【００８６】
次に、図３９に示すように、ロジック領域のコンタクトホール２３、２４、２５の内部およびメモリ領域のコンタクトホール１９、４５の内部（プラグ２１、４６の上部）にＴｉＮ膜２６とＷ膜２７との積層膜で構成されたプラグ２２を埋め込む。
【００８７】
次に、図４０および図４１（コンタクトホール１９の長辺方向に沿ったメモリ領域の断面図）に示すように、前記実施の形態１と同様の方法でメモリ領域の酸化シリコン膜１８の上部にビット線ＢＬを形成し、ロジック領域の酸化シリコン膜２８の上部に第１層目の配線３０、３１、３２、３３を形成する。
【００８８】
上記ビット線ＢＬを形成する際は、図４１に示すように、コンタクトホール１９の内部でプラグ２２の一部を構成するＷ膜２７がエッチングされる。しかし、プラグ２２の他の一部を構成するＴｉＮ膜２６は、Ｗ膜をエッチングする際に使用するガスによってはエッチングされにくいため、殆ど削られることはない。これにより、プラグ２１を構成する多結晶シリコン膜とその上部の（プラグ２２の一部を構成する）ＴｉＮ膜２６とは、ビット線ＢＬの形成後においても、その形成前と同じ広い面積で接触することとなる。
【００８９】
次に、図４２に示すように、第１層目の配線３０〜３３および同図には示さないビット線ＢＬの上部に酸化シリコン膜３４を形成し、続いてメモリ領域のコンタクトホール４５の上部の酸化シリコン膜３４にコンタクトホール４７を形成した後、コンタクトホール４７の内部にプラグ４８を埋め込む。プラグ４８を埋め込むには、コンタクトホール４７の内部および酸化シリコン膜３４の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜（図示せず）を堆積した後、コンタクトホール４７の外部の不要な多結晶シリコン膜をドライエッチングによって除去する。
【００９０】
次に、図４３に示すように、酸化シリコン膜３４の上部に窒化シリコン膜４０および酸化シリコン膜４１を順次堆積し、続いてメモリ領域の酸化シリコン膜４１および窒化シリコン膜４０に溝４２を形成する。
【００９１】
次に、前記実施の形態１と同様の方法で上記溝４２の内部に多結晶シリコン膜４３からなる下部電極および酸化タンタル膜４４からなる容量絶縁膜を形成し、さらにその上部にＴｉＮ膜４５からなる上部電極を形成することにより、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子ＣとからなるＤＲＡＭのメモリセルが略完成する。その後の工程は、前記実施の形態１と同じである。
【００９２】
上記した本実施形態の製造方法によれば、前記実施の形態１と同様、コンタクトホール１９の内部のＴｉＮ膜２６とプラグ２１（多結晶シリコン膜）との接触面積を十分に確保することができるので、ビット線ＢＬ−プラグ２２−プラグ２１間のコンタクト抵抗の増加を防止することができる。また、ビット線ＢＬ−プラグ２２−プラグ２１間の接続信頼性を確保することができる。
【００９３】
また、上記した本実施形態の製造方法によれば、前記実施の形態１と同様、従来プロセスに比べてビット線形成工程を短縮することができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９５】
前記実施の形態１〜３では、ビット線ＢＬの幅をコンタクトホール１９の径よりも狭くする場合について説明したが、本発明は、ビット線ＢＬの幅をコンタクトホール１９の径と同等またはそれ以上にする場合であっても、ビット線ＢＬとコンタクトホール１９との合わせずれによるプラグ２１（多結晶シリコン膜）の削れを防止する対策として有用である。
【００９６】
また、前記実施の形態１〜３では、ＤＲＡＭ−ロジック混載ＬＳＩに適用した場合について説明したが、本発明は、ＤＲＡＭに適用することもできる。この場合は、前記実施の形態１〜３で説明したロジック領域のＭＩＳＦＥＴをＤＲＡＭの周辺回路のＭＩＳＦＥＴに置き換えて解釈すればよい。
【００９７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９８】
（１）本発明によれば、多結晶シリコン膜で構成されたプラグの上部にバリア層を介してビット線を形成するＤＲＡＭにおいて、プラグとバリア層との接触面積の減少を防止してコンタクト抵抗の低減、接続信頼性の向上を図ることができるので、ＤＲＡＭやＤＲＡＭ−ロジック混載ＬＳＩの信頼性、製造歩留まりを向上させることができる。
【００９９】
（２）本発明によれば、多結晶シリコン膜で構成されたプラグの上部にバリア層を介してビット線を形成するＤＲＡＭ、またはこのＤＲＡＭを含む混混載ＬＳＩの製造工程を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の全体構成の一例を示すブロック図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】（ａ）、（ｂ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３９】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４０】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４１】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４２】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４３】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ｎ型ウエル
５  酸化シリコン膜
６  ゲート酸化膜
７Ａ、７Ｂ、７Ｃ  ゲート電極
８  窒化シリコン膜
９  ｎ- 型半導体領域
１０  ｐ- 型半導体領域
１１  サイドウォールスペーサ
１２  酸化シリコン膜
１３  ｎ+ 型半導体領域（ソース、ドレイン）
１４  ｐ+ 型半導体領域（ソース、ドレイン）
１５  ｎ+ 型半導体領域（ソース、ドレイン）
１６  シリサイド層
１７  窒化シリコン膜
１８  酸化シリコン膜
１９  コンタクトホール
２０  コンタクトホール
２１  プラグ
２２  プラグ
２３〜２５  コンタクトホール
２６  ＴｉＮ膜
２７  Ｗ膜
２８  酸化シリコン膜
２９  フォトレジスト膜
３０〜３３  配線
３４  酸化シリコン膜
３５  プラグ
３６  コンタクトホール
３７  プラグ
３８  コンタクトホール
３９  プラグ
４０  窒化シリコン膜
４１  酸化シリコン膜
４２  溝
４３  酸化タンタル膜
４４  ＴｉＮ膜
４５  コンタクトホール
４６  プラグ
４７  コンタクトホール
４８  プラグ
５０  酸化シリコン膜
５１、５２  スルーホール
５３  プラグ
５４〜５６  配線
ＢＬ  ビット線
Ｃ  情報蓄積用容量素子
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ  メモリセル選択用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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