(57)【特許請求の範囲】
【請求項１】
π／２移相器であって、
入力信号（ＳＩＧＩＮ）および反転入力信号（／ＳＩＧＩＮ）を受けて、等振幅で互いに位相の異なる第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）を生成するための移相回路（１０，１５）を備え、
前記移相回路（１０，１５）は、前記第１および第２の中間信号の位相を反転した第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）をさらに生成し、
前記π／２移相器は、前記移相回路（１０，１５）が生成する前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と、前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とを受けて、互いに位相がπ／２異なる信号の組を出力するための位相差補正回路（１１，２１，３１）をさらに備え、
前記位相差補正回路（１１，２１，３１，４１）は、
前記第１の中間信号（ＳＩＧａ）および前記第２の中間信号（ＳＩＧｂ）の間における第１の加算演算（ＳＩＧａ＋ＳＩＧｂ）によって得られた第１の出力信号（ＳＩＧＯａ）と、前記第１の中間信号（ＳＩＧａ）および前記第２の中間反転信号（／ＳＩＧｂ）の間における第２の加算演算（ＳＩＧａ＋／ＳＩＧｂ）によって得られた第２の出力信号（ＳＩＧＯｂ）とを出力する加算回路（１２，２２）を含み、
前記移相回路（１０）は、前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と、前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とをアナログ信号として出力し、
前記位相差補正回路（２１）は、さらに、
前記移相回路（１０）からの前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と、前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）との各々の振幅を揃えるための第１の振幅調整回路（１３）を含み、
前記第１の振幅調整回路（１３）は、
前記移相回路（１０）からの前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とを、同一振幅を有する複数の矩形波信号にそれぞれ変換する振幅制限回路（１４）と、
前記振幅制限回路（１４）が出力する前記複数の矩形波信号を透過するローパスフィルタ（１６）とを含み、
前記加算回路（１２，２２）は、前記振幅制限回路および前記ローパスフィルタを通過した、前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とに基づいて、前記第１および第２の加算演算を実行する、π／２移相器。
【請求項２】
π／２移相器であって、
入力信号（ＳＩＧＩＮ）および反転入力信号（／ＳＩＧＩＮ）を受けて、等振幅で互いに位相の異なる第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）を生成するための移相回路（１０，１５）を備え、
前記移相回路（１０，１５）は、前記第１および第２の中間信号の位相を反転した第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）をさらに生成し、
前記π／２移相器は、前記移相回路（１０，１５）が生成する前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と、前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とを受けて、互いに位相がπ／２異なる信号の組を出力するための位相差補正回路（１１，２１，３１）をさらに備え、
前記位相差補正回路（１１，２１，３１，４１）は、
前記第１の中間信号（ＳＩＧａ）および前記第２の中間信号（ＳＩＧｂ）の間における第１の加算演算（ＳＩＧａ＋ＳＩＧｂ）によって得られた第１の出力信号（ＳＩＧＯａ）と、前記第１の中間信号（ＳＩＧａ）および前記第２の中間反転信号（／ＳＩＧｂ）の間における第２の加算演算（ＳＩＧａ＋／ＳＩＧｂ）によって得られた第２の出力信号（ＳＩＧＯｂ）とを出力する加算回路（１２，２２）を含み、
前記移相回路（１５）は、前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と、前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とをデジタル信号として出力し、
前記位相差補正回路（４１）は、さらに、
デジタル信号である前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と、前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とを透過するローパスフィルタ（１６）を含み、
前記加算回路（１２，２２）は、前記ローパスフィルタを通過した、前記第１および第２の中間信号（ＳＩＧａ，ＳＩＧｂ）と、前記第１および第２の中間反転信号（／ＳＩＧａ，／ＳＩＧｂ）とに基づいて、前記第１および第２の加算演算を実行する、π／２移相器。
【請求項３】
前記加算回路（１２，２２）は、前記第１の中間反転信号（／ＳＩＧａ）および前記第２の中間反転信号（／ＳＩＧｂ）の間における第３の加算演算（／ＳＩＧａ＋／ＳＩＧｂ）によって得られた第３の出力信号（／ＳＩＧＯａ）と、前記第１の中間反転信号（／ＳＩＧａ）および前記第２の中間信号（ＳＩＧｂ）の間における第４の加算演算（／ＳＩＧａ＋ＳＩＧｂ）によって得られた第４の出力信号（／ＳＩＧｂ）とをさらに出力する、請求項１または２記載のπ／２移相器。
【請求項４】
前記位相差補正回路（２１）は、さらに、
前記加算回路（１２，２２）からの前記第１および第２の出力信号（ＳＩＧＯａ，ＳＩＧＯｂ）の振幅を揃えるための第２の振幅調整回路（１８）を含む、請求項１記載のπ／２移相器。
【請求項５】
前記位相差補正回路（４１）は、さらに、
前記加算回路（１２，２２）からの前記第１および第２の出力信号（ＳＩＧＯａ，ＳＩＧＯｂ）の振幅を揃えるための振幅調整回路（１８）を含む、請求項２記載のπ／２移相器。
【請求項６】
前記加算回路（２２）は、前記第１および第２の出力信号（ＳＩＧＯａ，ＳＩＧＯｂ）を増幅して出力するためのバッファ回路（２３）を有する、請求項４または５記載のπ／２移相器。
【発明の詳細な説明】
【０００１】
【技術分野】
この発明はπ／２移相器に関し、さらに詳しくは、回路中の素子ばらつきや寄生容量の影響を排除して、出力信号間の位相差を安定的にπ／２に維持できるπ／２移相器に関する。
【０００２】
【背景技術】
近年、携帯電話システムに代表されるデジタル移動通信方式の開発が飛躍的に進んでいる。デジタル移動通信方式においては、周波数の利用効率を高めるために、ロールオフπ／４シフトＱＰＳＫ（Quadrature Phase Shift keying)方式が一般的に採用されている。
【０００３】
ロールオフπ／４シフトＱＰＳＫ信号の発生には、高精度な直交変調器が必要となる。直交変調器は、入力された同相搬送波および、この同相搬送波と９０°（π／２）位相のずれた直交搬送波に対して、変調波の複素包絡線信号の同相成分および直交成分（いずれもベースバンド信号）をそれぞれ乗積した後、合成器にて出力するものである。したがって、入力された搬送波を同相（０°）および直交（９０°＝π／２）搬送波信号の２つの信号に分配するπ／２移相器が必要となる。
【０００４】
直交変調器におけるπ／２移相器の精度は、直交変調器の変調精度に大きな影響を与える。これは、π／２移相器において、出力された２信号の位相差がπ／２からずれて直交位相誤差が発生すると、合成後の同相／直交信号間の独立性が崩れ、復調時に同相／直交信号間クロスストロークによる劣化が生じるからである。一般的に、ＱＰＳＫ信号の場合においては、この劣化を搬送波対雑音比（Ｃ／Ｎ）換算値で０．１ｄＢ以下に抑えるためには、直交位相精度を±３°以内とする必要があると言われている。
【０００５】
このような、直交変調器に用いられるπ／２移相器の構成については、たとえば「デジタル移動通信用低消費電力直交変調ＩＣ」（山尾泰他、電子情報通信学会論文誌、’９３／１１，Ｖｏｌ．Ｊ７６−Ｃ−Ｉ，Ｎｏ．１１，ｐｐ．４５３−４５５）や「直交変調器（特開平６−２５２９７０号公報）」において、抵抗素子および容量素子を用いた構成が開示されている。
【０００６】
図１４を参照して、従来の技術によるπ／２移相器４０は、入力信号ＳＩＧＩＮを受けて、互いにπ／２位相の異なる出力信号ＳＩＧａおよびＳＩＧｂを出力する。
【０００７】
π／２移相器４０は、入力信号ＳＩＧＩＮが入力される入力ノードＮｉと出力信号の一方ＳＩＧｂを出力するノードＮｂとの間に結合されるキャパシタ４１と、ノードＮｂと接地ノード４５との間に結合される抵抗素子４２とを備える。π／２移相器４０は、さらに、入力ノードＮｉと出力信号の他方ＳＩＧａを出力するノードＮａとの間に結合される抵抗素子４３と、ノードＮａと接地ノード４５との間に結合されるキャパシタ４４とを備える。
【０００８】
π／２移相器４０においては、キャパシタ４１および４４の容量値をいずれもＣに揃え、かつ、抵抗素子４２および４３の抵抗値をいずれもＲに揃えるように設計される。
【０００９】
図１５には、π／２移相器４０の理想的な出力状態がベクトル表示される。図１５を参照して、ＸＹ平面上に、信号の位相状態を表現すると、Ｘ軸の＋方向は、基準となる入力信号ＳＩＧＩＮの位相θｉｎ（０°）に相当する。
【００１０】
出力信号ＳＩＧｂは、キャパシタ４１および抵抗素子４２によって、入力信号ＳＩＧＩＮ（θｉｎ）よりもθｂだけ位相が進められる。反対に、出力信号の他方ＳＩＧａは、抵抗素子４３およびキャパシタ４４によって、入力信号ＳＩＧＩＮ（θｉｎ）よりもθａだけ位相が遅れる。
【００１１】
図１４に示した抵抗値Ｒおよび容量値Ｃを、入力信号ＳＩＧＩＮの周波数に応じて設計して、θｂ＝＋４５°（＋π／４）およびθａ＝−４５°（−π／４）とすることにより、理想的には、出力信号ＳＩＧｂとＳＩＧａとの位相差、すなわち（θｂ−θａ）を、π／２とすることができる。
【００１２】
すなわち、従来の技術によるπ／２移相器４０の位相精度は、抵抗素子の抵抗値およびキャパシタの容量値の精度に依存する。
【００１３】
しかしながら、このようなπ／２移相器を、ＬＳＩ（Large Scale Integrated circuit）上に作成した場合においては、集積回路上に形成される抵抗素子の抵抗値および、キャパシタの容量値の製造ばらつきが問題となる。さらに、このように構成されたπ／２移相器４０を、たとえば１００ＭＨｚ以上レベルの高周波数の搬送波を用いる携帯電話機等に使用する場合には、これらの回路上の寄生素子の影響がさらに問題となる。
【００１４】
図１６を参照して、従来の技術によるπ／２移相器４０においては、ノードＮｉとノードＮｂとの間に結合されるキャパシタ４１は、キャパシタの電極抵抗に相当するＲｔｂ１およびＲｔｂ２を有する。また、キャパシタ自体の容量値Ｃｂも、製造ばらつきによって設計値Ｃとは必ずしも一致しないものとなる。
【００１５】
また、ノードＮｂと接地ノード４５との間に結合される抵抗素子４２においては、製造ばらつきに依存して抵抗値が設計値Ｒとは異なるＲｂとなってしまうことに加えて、キャリア周波数が高くなった場合には、寄生容量Ｃｐｂの存在が顕在化する。
【００１６】
同様に、ノードＮｉとノードＮａとの間に結合される抵抗素子４３においても、実際の抵抗値Ｒａが製造ばらつきの影響によって設計値Ｒとは一致しなくなることの他に、高周波領域での動作時には寄生容量Ｃｐａの存在が顕在化する。さらに、ノードＮａと接地ノード４５との間に結合されるキャパシタ４４においても、実際の容量値Ｃａが製造ばらつきの影響によって設計値Ｃと必ずしも一致しないことに加えて、電極抵抗に相当する抵抗Ｒｔａ１およびＲｔａ２とが存在する。
【００１７】
図１７には、これらの問題点の影響を受けたπ／２移相器４０の出力状態がベクトル表示される。
【００１８】
図１７を参照して、キャパシタ４１，４４および抵抗素子４２，４３の抵抗値および容量値が、製造ばらつきや高周波動作時の寄生素子の影響によって設計値から変化すると、出力信号ＳＩＧｂおよびＳＩＧａの入力信号ＳＩＧＩＮに対する位相差θｂ′およびθａ′は、設計値である＋４５°（＋π／４）および−４５°（−π／４）からずれてしまう。
【００１９】
この結果、π／２移相器の出力信号であるＳＩＧｂおよびＳＩＧａの間の位相差をπ／２に正確に設定することができなくなる。このようなπ／２移相器を、たとえば直交変調器で使用している場合には、π／２移相器の出力信号の位相差がπ／２からずれることによって、合成後の同相／直交信号間の独立性が崩れて、復調時にイメージ成分抑圧比が劣化してしまう。これにより、直交変調器によって所望の変調精度を得られなくなってしまう。
【００２０】
【発明の開示】
この発明の目的は、出力信号間の位相差を正確にπ／２に調整するπ／２移相器の構成を提供することである。
【００２１】
この発明に従うと、π／２移相器は、移相回路と、位相差補正回路とを備える。移相回路は、入力信号および反転入力信号を受けて、等振幅で互いに位相の異なる第１および第２の中間信号を生成する。移相回路は、第１および第２の中間信号の位相を反転した第１および第２の中間反転信号をさらに生成する。位相差補正回路は、移相回路が生成する第１および第２の中間信号と、第１および第２の中間反転信号とを受けて、互いに位相がπ／２異なる信号の組を出力する。位相差補正回路は、第１の中間信号および第２の中間信号の間における第１の加算演算によって得られた第１の出力信号と、第１の中間信号および第２の中間反転信号の間における第２の加算演算によって得られた第２の出力信号とを出力する加算回路を含む。
【００２２】
好ましくは、移相回路は、第１および第２の中間信号と、第１および第２の中間反転信号とをアナログ信号として出力する。位相差補正回路は、さらに、移相回路からの第１および第２の中間信号と、第１および第２の中間反転信号との各々の振幅を揃えるための第１の振幅調整回路を含む。加算回路は、第１の振幅調整回路を通過した、第１および第２の中間信号と第１および第２の中間反転信号とに基づいて、第１および第２の加算演算を実行する。
【００２３】
好ましくは、移相回路は、第１および第２の中間信号と、第１および第２の中間反転信号とをデジタル信号として出力する。位相差補正回路は、さらに、デジタル信号である第１および第２の中間信号と、第１および第２の中間反転信号とを透過するローパスフィルタを含む。加算回路は、ローパスフィルタを通過した、第１および第２の中間信号と、第１および第２の中間反転信号とに基づいて、第１および第２の加算演算を実行する。
【００２４】
このようなπ／２移相器においては、等振幅で位相の異なる第１および第２の中間信号に基づく第１および第２の加算演算によって生成される第１の出力信号と第２の出力信号とをベクトルで表わすと、第１および第２の中間信号に対応するベクトルで形成される菱形の一対の対角線にそれぞれ相当するので、第１の出力信号と第２の出力信号との位相差を正確にπ／２に設定できる。
【００２５】
【発明を実施するための最良の形態】
以下、この発明の実施の形態によるπ／２移相器を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２６】
（実施の形態１）
図１を参照して、直交変調器１は、この発明の実施の形態１によるπ／２移相器２と、ダブルバランスミクサ３ａおよび３ｂと、合成器４とを備える。
【００２７】
π／２移相器２は、入力信号ＳＩＧＩＮおよびその反転信号／ＳＩＧＩＮを受けて、互いにπ／２位相の異なる出力信号ＳＩＧＯａおよびＳＩＧＯｂと、それぞれの反転信号／ＳＩＧＯａおよび／ＳＩＧＯｂを出力する。
【００２８】
ダブルバランスミクサ３ａは、π／２移相器２からの出力信号ＳＩＧＯａおよび／ＳＩＧＯａと、同相信号Ｉ，／Ｉとを乗算する。ダブルバランスミクサ３ｂは、π／２移相器２からの出力信号ＳＩＧＯｂおよび／ＳＩＧＯｂと、直交信号Ｑ，／Ｑとを乗算する。合成器４は、ダブルバランスミクサ３ａおよび３ｂの出力を合成して、変調信号出力端子５に出力する。
【００２９】
この発明の実施の形態１によるπ／２移相器２は、移相回路１０と位相差補正回路１１とを含む。移相回路１０には、たとえば図１４に示した従来の技術によるπ／２移相器４０を適用することが可能であり、入力信号ＳＩＧＩＮおよびその反転信号／ＳＩＧＩＮを受けて、互いに位相の異なるＳＩＧａおよびＳＩＧｂと、それぞれの反転信号である／ＳＩＧａおよび／ＳＩＧｂを出力する。
【００３０】
なお、移相回路１０の出力する出力信号ＳＩＧａおよびＳＩＧｂとの間の位相差は、π／２である必要はなく、両者の位相差がπ／２からずれている場合においても、位相差補正回路１１によって、出力信号ＳＩＧＯａおよびＳＩＧＯｂの間の位相差をπ／２に正確に設定できる点が、この発明の実施の形態１によるπ／２移相器の特徴点である。
【００３１】
図２を参照して、位相差補正回路１１は、移相回路１０の出力する信号ＳＩＧａ，ＳＩＧｂ，／ＳＩＧａ，／ＳＩＧｂの各々の間で加算を実行する加算回路１２を有する。
【００３２】
加算回路１２は、信号ＳＩＧａとＳＩＧｂとを加算して出力信号ＳＩＧＯａを生成し、信号ＳＩＧａと／ＳＩＧｂとを加算して出力信号ＳＩＧＯｂを生成する。
【００３３】
図３を参照して、出力信号ＳＩＧＯａを表わすベクトルｖ１は、移相回路１０の出力する信号ＳＩＧａおよびＳＩＧｂをそれぞれ表わすベクトルｖ３およびｖ４の和で示される。一方、出力信号ＳＩＧＯｂを表わすベクトルｖ２は、移相回路１０の出力する信号ＳＩＧａおよび／ＳＩＧｂをそれぞれ表わすベクトルｖ３およびｖ５の和で示される。
【００３４】
ここで、移相回路１０の出力する各信号を等振幅とすることによって、ベクトルｖ３、ｖ４およびｖ５の大きさは等しくなる。これにより、ベクトルｖ１およびｖ２は、菱形の一対の対角線にそれぞれ相当する。この結果、ベクトルｖ３〜ｖ５の大きさが等しい限り、ベクトルｖ１およびｖ２は互いに直交し、すなわち出力信号ＳＩＧＯａおよびＳＩＧＯｂの位相差は、π／２に設定される。
【００３５】
加算回路１２が出力する他の２つの出力信号／ＳＩＧＯａおよび／ＳＩＧＯｂは、／ＳＩＧａ（ベクトルｖ６）と／ＳＩＧｂ（ベクトルｖ５）との和、および／ＳＩＧａ（ベクトルｖ６）とＳＩＧｂ（ベクトルｖ４）との和でそれぞれ表わされるので、ベクトルｖ３〜ｖ６の大きさが等しい限り、出力信号／ＳＩＧＯａおよび／ＳＩＧＯｂは、出力信号ＳＩＧＯａおよびＳＩＧＯｂを反転した位相をそれぞれ有し、両者の位相差はπ／２となる。
【００３６】
このように、移相回路１０から出力される等振幅で位相の異なる信号群を用いて各信号間の加算演算を実行することによって、π／２移相器２の出力信号間における位相差を正確にπ／２に維持できる。
【００３７】
次に加算回路の具体的な構成例について説明する。
図４Ａを参照して、加算回路１２は、電源電位Ｖｃｃを供給する電源ノードと出力信号ＳＩＧＯａを出力する出力ノードＮｏ１との間に結合される抵抗素子Ｒ１と、電源ノードと信号／ＳＩＧＯａを出力するノードＮｏ２との間に結合される抵抗素子Ｒ２と、ノードＮｏ１とノードＮ０との間に結合されるＮＰＮトランジスタＱ１と、ノードＮｏ２とノードＮ０との間に結合されるＮＰＮトランジスタＱ２と、ノードＮｏ１とノードＮ１との間に結合されるＮＰＮトランジスタＱ３と、ノードＮｏ２とノードＮ１との間に結合されるＮＰＮトランジスタＱ４と、接地電位Ｖｓｓを供給する接地ノードとノードＮ０との間に接続される電流源Ｓ１と、ノードＮ１と接地ノードとの間に接続される電流源Ｓ２とを有する。
【００３８】
トランジスタＱ１およびＱ２のベースには、移相回路１０からの信号ＳＩＧｂおよび／ＳＩＧｂがそれぞれ入力される。同様に、トランジスタＱ３およびＱ４のベースには、移相回路１０からの信号ＳＩＧａおよび／ＳＩＧａが入力される。この結果、ノードＮｏ１には、トランジスタＱ１およびＱ３のベース入力に応じた電位が生成され、出力信号ＳＩＧＯａは、信号ＳＩＧａおよびＳＩＧｂを加算したものとなる。同様に、ノードＮｏ２の電位レベルは、トランジスタＱ２およびＱ４のベース入力に応じたものとなり、出力信号／ＳＩＧＯａは、移相回路１０の出力／ＳＩＧａおよび／ＳＩＧｂを加算したものとなる。
【００３９】
出力信号ＳＩＧＯｂおよび／ＳＩＧＯｂを出力するためのノードＮｏ３およびノードＮｏ４に対しても、同様に、抵抗素子Ｒ３およびＲ４、ＮＰＮトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８、および電流源Ｓ３およびＳ４が設けられる。抵抗素子Ｒ３およびＲ４は、既に説明した抵抗素子Ｒ１およびＲ２に相当し、ＮＰＮトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８は、ＮＰＮトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４にそれぞれ対応する。電流源Ｓ３およびＳ４は、電流源Ｓ１およびＳ２にそれぞれ相当する。電流源Ｓ１、Ｓ２、Ｓ３およびＳ４の電流供給能力は等しく設計される。
【００４０】
このような構成とすることにより、加算回路１２によって、図２で説明したような移相回路１０の出力信号の各々の間における加算演算を実行することができる。
【００４１】
また、図４Ｂに示されるように、加算回路１２においては、トランジスタＱ１〜Ｑ８と対応する電流源との間に抵抗素子Ｒ１２ａ〜Ｒ１５ｂをそれぞれ配置する構成とすることもできる。具体的には、ノードＮ０とトランジスタＱ１およびＱ２との間に抵抗素子Ｒ１２ａおよびＲ１２ｂがそれぞれ設けられる。同様に、ノードＮ１とトランジスタＱ３およびＱ４との間に抵抗素子Ｒ１３ａおよびＲ１３ｂがそれぞれ設けられ、ノードＮ２とトランジスタＱ５およびＱ６との間に抵抗素子Ｒ１４ａおよびＲ１４ｂがそれぞれ設けられ、ノードＮ３とトランジスタＱ７およびＱ８との間に抵抗素子Ｒ１５ａおよびＲ１５ｂがそれぞれ設けられる。
【００４２】
このような構成とすることにより、加算回路１２の入力ダイナミックレンジを拡大して、加算回路１２に入力される信号ＳＩＧａ，／ＳＩＧａ，ＳＩＧｂ，／ＳＩＧｂの振幅が大きくなっても所望の加算演算を実行することが可能となる。
【００４３】
図４Ｃを参照して、加算回路１２においては、トランジスタＱ１〜Ｑ８にそれぞれ対応して電流源Ｓ１ａ〜Ｓ４ｂを配置し、トランジスタ動作の線形性を向上させて入力ダイナミックレンジを拡大するための抵抗素子Ｒ１２〜Ｒ１５をさらに設ける構成とすることもできる。電流源Ｓ１ａ〜Ｓ４ｂの各々の電流供給能力は等しく設計される。具体的には、トランジスタＱ１およびＱ２のエミッタ間に抵抗素子Ｒ１２を結合し、トランジスタＱ３およびＱ４のエミッタ間に抵抗素子Ｒ１３を結合する。同様に、トランジスタＱ５およびＱ６のエミッタ間に抵抗素子Ｒ１４を結合し、トランジスタＱ７およびＱ８のエミッタ間に抵抗素子Ｒ１５を結合する。
【００４４】
このような構成とすることにより、図４Ｂの構成と同様に、信号ＳＩＧａ，／ＳＩＧａ，ＳＩＧｂ，／ＳＩＧｂの振幅が大きくなっても、所望の加算演算を実行することが可能となる。
【００４５】
図４Ｄを参照して、加算回路１２においては、図４Ａに示された回路構成に加えて、ノードＮｏ１とＮｏ２との間に結合されるキャパシタＣａと、ノードＮｏ３とＮｏ４との間に結合されるキャパシタＣｂとをさらに設ける構成としてもよい。
【００４６】
このような構成とすることにより、信号ＳＩＧａ，／ＳＩＧａ，ＳＩＧｂ，／ＳＩＧｂの信号レベルの変化が急峻な場合においても、所望の加算演算を実行することが可能となる。
【００４７】
（実施の形態２）
すでに説明したように、この発明においては、加算回路に入力される各信号の振幅が等しいことが重要である。したがって、実施の形態２においては、移相回路１０の出力信号間に振幅誤差が生じた場合にも、出力信号の位相差をπ／２に維持するための構成について説明する。
【００４８】
この発明の実施の形態２によるπ／２移相器は、図２に示した位相差補正回路１１に代えて、図５に示される位相差補正回路２１を含む。移相回路１０の構成は、実施の形態１の場合と同様に限定されないが、実施の形態２による構成は、出力信号ＳＩＧａ，ＳＩＧｂ，／ＳＩＧａ，／ＳＩＧｂをアナログ信号として出力するアナログ型の移相回路１０に対して特に有効である。
【００４９】
図５を参照して、位相差補正回路２１は、移相回路１０と加算回路１２との間に配置される、振幅調整回路１３と、加算回路１２とを有する。振幅調整回路１３は、移相回路１０の出力信号を一定振幅の矩形波に変換して振幅を揃えるための入力リミッタ回路１４と、入力リミッタ回路１４の出力を加算回路１２において加算演算可能なアナログ信号に変換するためのローパスフィルタ１６とを有する。
【００５０】
入力リミッタ回路１４およびローパスフィルタ１６は、移相回路１０の出力する信号ＳＩＧｂ，／ＳＩＧｂおよびＳＩＧａ，／ＳＩＧａのそれぞれに対応して設けられる。
【００５１】
図６には、代表的に移相回路１０の出力のうち信号ＳＩＧｂおよび／ＳＩＧｂに対応する入力リミッタ回路１４の構成が示される。
【００５２】
図６を参照して、入力リミッタ回路１４は、電源ノードとノードＮ４およびＮ５との間にそれぞれ結合される抵抗素子Ｒ５およびＲ６と、ノードＮ４およびＮ５とノードＮ１０との間にそれぞれ電気的に結合されるＮＰＮトランジスタＱ９およびＱ１０と、ノードＮ６と接地ノードとの間に結合される電流源Ｓ５とを含む。
【００５３】
入力リミッタ回路１４は、さらに、電源ノードとノードＮ７との間に結合されるＮＰＮトランジスタＱ１１と、ノードＮ７と接地ノードとの間に結合される電流源Ｓ６と、電源ノードとノードＮ８との間に電気的に結合されるＮＰＮトランジスタＱ１２と、ノードＮ８と接地ノードとの間に結合される電流源Ｓ７とを有する。
【００５４】
トランジスタＱ９およびＱ１０のベースには、移相回路１０の出力であるＳＩＧｂおよび／ＳＩＧｂがそれぞれ入力される。アナログ型の位相回路１０が出力する信号ＳＩＧｂおよび／ＳＩＧｂは、正弦波状である。
【００５５】
ノードＮ４およびＮ５には、トランジスタＱ９およびＱ１０のベース入力に応答して、信号ＳＩＧｂおよび／ＳＩＧｂに応じた電位レベルが生じる。ノードＮ４およびＮ５は、電源電位Ｖｃｃで駆動されるトランジスタＱ１１およびＱ１２のベースと結合される。この結果、ノードＮ７およびＮ８には、信号ＳＩＧｂおよび／ＳＩＧｂの位相を反映した矩形波が出力される。この矩形波の振幅は、接地電位Ｖｓｓ〜電源電位Ｖｃｃの範囲内において、電流源Ｓ５を通過する電流量と抵抗素子Ｒ５（Ｒ６）の抵抗値との積によって決定される。入力リミッタ回路１４は、移相回路１０からの信号ＳＩＧａ，ＳＩＧの位相を保持したままで、振幅を一定に揃えることができる。
【００５６】
移相回路１０からの信号ＳＩＧａおよび／ＳＩＧａに対応して設けられる入力リミッタ回路１４に対しても同様の構成を適用することができる。これにより移相回路１０が出力する互いに位相の異なる各信号の振幅を揃えることができる。
【００５７】
しかし、図４に示した加算回路１２の構成によっては、矩形波同士の加算演算を実行することはできないので、入力リミッタ回路１４を通過して振幅が揃えられた各信号について、矩形波信号の立上がりおよび立下がりを鈍らせた形で加算回路１２に入力する必要が生じる。
【００５８】
図７には、入力リミッタ回路１４を通過した信号ＳＩＧｂおよび／ＳＩＧｂに対応するローパルフィルタ１６の構成が代表的に示される。
【００５９】
図７を参照して、ローパスフィルタ１６は、電源ノードとノードＮ９およびＮ１０との間にそれぞれ結合される抵抗素子Ｒ７およびＲ８と、ノードＮ９とＮ１１との間に結合されるＮＰＮトランジスタＱ１３と、ノードＮ１０とＮ１２との間に結合されるＮＰＮトランジスタＱ１４と、ノードＮ９とＮ１０との間に結合されるキャパシタＣ１と、ノードＮ１１とＮ１２の間に結合される抵抗素子Ｒ９と、ノードＮ１１およびＮ１２と接地ノードとの間にそれぞれ結合される電流源Ｓ８およびＳ９とを有する。トランジスタＱ１３およびＱ１４のベースには、入力リミッタ回路１４によって矩形波に変換された信号ＳＩＧｂおよび／ＳＩＧｂがそれぞれ入力される。
【００６０】
ローパスフィルタ１６は、さらに、電源ノードとノードＮ１３およびＮ１４との間にそれぞれ電気的に結合されるＮＰＮトランジスタＱ１５およびＱ１６と、ノードＮ１３およびＮ１４と接地ノードとの間にそれぞれ結合される電流源Ｓ１０およびＳ１１とを有する。トランジスタＱ１５およびＱ１６のベ−スは、ノードＮ９およびＮ１０とそれぞれ結合される。
【００６１】
入力リミッタ回路１４を通過して矩形波に変換された信号ＳＩＧｂおよび／ＳＩＧｂの電位レベルに応じて、トランジスタＱ１３およびＱ１４がオン／オフして、ノードＮ９およびＮ１０の電位レベルが変化する。この際に、ノードＮ９およびＮ１０の電位レベルは、抵抗素子Ｒ７、Ｒ８，Ｒ９の少なくとも一つおよびキャパシタＣ１によって形成されるローパスフィルタを介して上昇もしくは下降する。このため、入力リミッタ回路１４を経由した信号ＳＩＧｂおよび／ＳＩＧｂの矩形波状の電位レベル変化に応答して、ノードＮ９およびＮ１０の電位レベルは、正弦波状に鈍らされて変化する。
【００６２】
ノードＮ９およびＮ１０は、電源電位Ｖｃｃで駆動されるトランジスタＱ１５およびＱ１６のベースと結合されるので、ノードＮ１３およびＮ１４には、リミッタ回路を通過した信号ＳＩＧｂ，／ＳＩＧｂの位相を保持したままで、立上がりおよび立下がりが鈍らされたアナログ信号が出力される。
【００６３】
入力リミッタ回路１４を通過した信号ＳＩＧａおよび／ＳＩＧａに対応して設けられるローパスフィルタ１６についても、同様の構成を適用することができる。
【００６４】
再び図５を参照して、位相差補正回路２１においては、入力リミッタ回路１４およびローパスフィルタ１６によって、移相回路１０の出力に振幅誤差が生じた場合においても、各信号の振幅が等しくなるように調整して加算回路１２に入力するとができる。したがって、π／２移相器の出力信号間における位相差を、さらに正確にπ／２に設定できる。
【００６５】
なお、加算回路１２として図４Ｄに示される回路構成を用いることによって、加算回路１２にローパスフィルタの機能を具備させて独立のローパスフィルタ１６の配置を省略することも可能である。
【００６６】
（実施の形態３）
この発明の実施の形態３によるπ／２移相器は、図２に示した位相差補正回路１１に代えて、図８に示される位相差補正回路３１を含む。
【００６７】
図８を参照して、位相差補正回路３１は、図５で説明した振幅調整回路１３と、加算回路２２と、加算回路の出力信号の振幅を揃えるための出力リミッタ回路１８とを有する。
【００６８】
入力リミッタ回路１４およびローパスフィルタ１６は、図５の場合と同様に、移相回路１０の出力するＳＩＧｂ，／ＳＩＧｂおよびＳＩＧａ，／ＳＩＧａとのそれぞれに対応して設けられる。
【００６９】
図９を参照して、加算回路２２は、図４Ａに示した加算回路１２の構成に加えて、信号バッファ部２３をさらに有する。
【００７０】
信号バッファ部２３は、ノードＮｏ１，Ｎｏ２，Ｎｏ３，Ｎｏ４とそれぞれ結合されたベースを有するトランジスタＱ１７，Ｑ１８，Ｑ１９，Ｑ２０を有する。トランジスタＱ１７〜Ｑ２０は、電源ノードと接地ノードの間に、電流源Ｓ１２〜Ｓ１５をそれぞれ介して接続される。
【００７１】
トランジスタＱ１７〜Ｑ２０は、ノードＮｏ１〜Ｎｏ４に生成される出力信号ＳＩＧＯａ，／ＳＩＧＯａ，ＳＩＧＯｂ，／ＳＩＧＯｂをそれぞれ増幅して、後段の出力リミッタ回路１８に送出する。加算回路２２には、後段に配置される出力リミッタ回路１８を考慮して、図４に示した加算回路１２が有する加算演算機能に加えて、加算演算によって得られる出力信号を増幅する機能がさらに具備される。
【００７２】
なお、図９に示される構成の他に、図４Ｂ〜図４Ｄに示された加算回路１２の回路構成と信号バッファ部２３とを組合せて加算回路２２を構成することもできる。
【００７３】
図１０には、加算回路２２の出力信号のうち出力信号ＳＩＧＯａおよび／ＳＩＧＯａに対応する出力リミッタ回路１８の構成が代表的に示される。
【００７４】
図１０を参照して、出力リミッタ１８は、入力リミット回路１４と同様の構成に加えて、振幅調整部１９をさらに有する。
【００７５】
振幅調整部１９は、電源ノードとノードＮ１９およびＮ２０との間にそれぞれ接続される抵抗素子Ｒ１０およびＲ１１と、ノードＮ１９およびＮ２０とノードＮ２１との間にそれぞれ結合されるＮＰＮトランジスタＱ２１およびＱ２２と、ノードＮ２１と接地ノードとの間に接続される電流源Ｓ１６とをさらに有する。トランジスタＱ２１およびＱ２２のベースは、ノードＮ７およびＮ８とそれぞれ結合される。
【００７６】
振幅調整部１９は、出力リミッタ回路１８の出力信号間の振幅差をより小さくするために設けられる。したがって、入力リミット回路１４と同様の構成によってノードＮ７およびＮ８にそれぞれ出力される信号間の振幅差が十分小さい場合には、振幅調整部１９を省略することができる。
【００７７】
このような構成とすることにより、ノードＮ１９およびＮ２０において、加算回路２２からの出力信号ＳＩＧＯａおよび／ＳＩＧＯａの位相を保持した、振幅の等しい信号を出力することができる。
【００７８】
加算回路２２の出力信号信号ＳＩＧＯｂおよび／ＳＩＧＯｂに対応する出力リミッタ回路についても、同様の構成を適用することができる。
【００７９】
このような構成とすることにより、出力リミット回路１８を通過した出力信号ＳＩＧＯａ，ＳＩＧＯｂ，／ＳＩＧＯａ，／ＳＩＧＯｂについて、対応する信号間の位相差がπ／２に設定された、振幅の等しい信号とすることができる。
【００８０】
これにより、この発明の実施の形態３によるπ／２移相器の後段に配置される回路、たとえば直交変調器１における、ダブルバランスミクサ３ａ，３ｂへの入力振幅を一定として、復調時における高いイメージ成分抑圧比を確保することができる。
【００８１】
（実施の形態４）
図１１を参照して、この発明の実施の形態４によるπ／２移相器は、デジタル移相回路１５と、位相差補正回路４１とを含む。
【００８２】
デジタル移相回路１５は、従来の技術で説明したＲＣ素子を用いたアナログ型の移相回路ではなく、フリップフロップを利用したデジタル型の移相回路である。
【００８３】
図１２を参照して、デジタル移相回路１５は、Ｄ型フリップフロップ１７ａおよび１７ｂを含む。Ｄ型フリップフロップ１７ｂは、クロック信号ＣＬＫの立上がりエッジに応答して動作し、Ｄ型フリップフロップ１７ａはクロック信号ＣＬＫの立下がりエッジに応答して動作する。
【００８４】
Ｄ型フリップフロップ１７ａのＱ端子および／Ｑ端子は、信号ＳＩＧａおよび／ＳＩＧａをそれぞれ出力する。信号／ＳＩＧａは、Ｄ型フリップフロップ１７ｂのＤ端子に入力される。Ｄ型フリップフロップ１７ｂのＱ端子および／Ｑ端子は、信号ＳＩＧｂおよび／ＳＩＧｂをそれぞれ出力する。これにより、クロック信号ＣＬＫは分周されて、信号ＳＩＧａ，／ＳＩＧａ，ＳＩＧｂ，／ＳＩＧｂに反映される。
【００８５】
図１３を参照して、信号ＳＩＧａ，／ＳＩＧａ，ＳＩＧｂ，／ＳＩＧｂの周期Ｔ０は、クロック信号ＣＬＫの周期の２倍となる。クロック信号ＣＬＫの立上がりエッジに応答して、Ｄ型フリップフロップ１７ｂのＤ端子、すなわち信号／ＳＩＧａの信号レベルが信号ＳＩＧｂに反映される。この後、クロック信号ＣＬＫの１／２周期後、すなわちＴ０／４経過後のクロック信号ＣＬＫの立下がりタイミングに応答して、信号ＳＩＧｂの信号レベルはＳＩＧａの信号レベルに反映される。
【００８６】
したがって、信号ＳＩＧａは、信号ＳＩＧｂに比較して、クロック信号ＣＬＫの１／２周期分位相が遅れる。この位相の遅れはＴ０／４で示されるので、信号ＳＩＧａおよびＳＩＧｂの間の位相差は、π／２となる。信号ＳＩＧａおよびＳＩＧｂの反転信号となる／ＳＩＧａおよび／ＳＩＧｂもデジタル移相回路１５より出力される。
【００８７】
しかし、フリップフロップを形成するトランジスタのターンオンおよびターンオフ時間のばらつきの影響で、出力されるデジタル信号間の位相差は、必ずしも正確にπ／２に設定されない。このような影響は、信号周期が短くなる高周波動作時に特に顕在化し易い。
【００８８】
なお、デジタル移相器１５の構成は、図１２に示された構成に限定されるものではなく、同様の出力信号をデジタル信号で得ることが可能な任意の回路構成を採用することができる。
【００８９】
再び図１１を参照して、位相差補正回路４１は、ローパスフィルタ１６と、加算回路２２と、出力リミッタ回路１８とを備える。
【００９０】
ローパスフィルタ１６は、デジタル移相器が出力する矩形波状のデジタル信号群の立上りおよび立下りエッジを正弦波状に鈍らせる。
【００９１】
ローパスフィルタ１６の出力は加算回路２２によって加算される。加算回路２２の出力信号ＳＩＧＯａ，ＳＩＧＯｂ，／ＳＩＧＯａ，／ＳＩＧＯｂは、出力リミッタ回路１８を通過して振幅が揃えられる。この結果、π／２移相器が出力する信号ＳＩＧＯａおよびＳＩＧＯｂの位相差がπ／２に設定され、かつ両者の振幅は等しい。それらの反転信号／ＳＩＧＯａおよび／ＳＩＧＯｂにおいても同様である。
【００９２】
このように、入力信号に応じて位相差の異なる信号を出力するための初段の移相回路にデジタル型の移相器を用いれば、入力リミット回路を配置することなく、
加算回路２２に対する入力信号群の振幅を揃えて、出力信号間の位相差を正確にπ／２に設定することが可能となる。このため、正確なπ／２位相差を得るための回路構成をより簡易なものとすることが可能である。
【００９３】
なお、実施の形態２から４において、入力リミット回路１４および出力リミット回路１８を複数段配置して、振幅をさらに細密に調整することも可能である。
【００９４】
また、加算回路１２，２２、入力リミット回路１４、ローパスフィルタ１６および出力リミット回路１８に用いられるトランジスタ素子は、ＮＰＮトランジスタに限られず、ＰＮＰトランジスタや、あるいは電界効果トランジスタを用いて構成することも可能である。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９６】
【産業上の利用可能性】
この発明によるπ／２移相器は、デジタル移動通信端末に使用される直交変調器に適用することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態によるπ／２移相器を備えた直交変調器の全体構成を示すブロック図である。
【図２】  図１に示された位相差補正回路の構成を示すブロック図である。
【図３】  この発明の実施の形態によるπ／２移相器の出力を示す概念図である。
【図４Ａ】  図２に示される加算回路の第1の構成例を示す回路図である。
【図４Ｂ】  図２に示される加算回路の第２の構成例を示す回路図である。
【図４Ｃ】  図２に示される加算回路の第３の構成例を示す回路図である。
【図４Ｄ】  図２に示される加算回路の第４の構成例を示す回路図である。
【図５】  この発明の実施の形態２による位相差補正回路の構成を示すブロック図である。
【図６】  図５に示される入力リミッタ回路の構成例を示す回路図である。
【図７】  図５に示されるローパスフィルタの構成例を示す回路図である。
【図８】  この発明の実施の形態３による位相差補正回路の構成を示すブロック図である。
【図９】  図８に示される加算回路の構成例を示す回路図である。
【図１０】  図８に示される出力リミッタ回路の構成例を示す回路図である。
【図１１】  この発明の実施の形態４によるπ／２移相器の構成を示すブロック図である。
【図１２】  図１１に示されるデジタル移相器の構成例を示す回路図である。
【図１３】  図１２に示されるデジタル移相器の動作を示すタイミングチャートである。
【図１４】  従来の技術のπ／２移相器の構成を示す回路図である。
【図１５】  理想的な状態におけるπ／２移相器の出力を示す概念図である。
【図１６】  従来の技術のπ／２移相器の問題点を説明する回路図である。
【図１７】  従来の技術のπ／２移相器の問題点を説明する概念図である。
【図１】
0003933575.tif 000002
【図２】
0003933575.tif 000003
【図３】
0003933575.tif 000004
【図４Ａ】
0003933575.tif 000005
【図４Ｂ】
0003933575.tif 000006
【図４Ｃ】
0003933575.tif 000007
【図４Ｄ】
0003933575.tif 000008
【図５】
0003933575.tif 000009
【図６】
0003933575.tif 000010
【図７】
0003933575.tif 000011
【図８】
0003933575.tif 000012
【図９】
0003933575.tif 000013
【図１０】
0003933575.tif 000014
【図１１】
0003933575.tif 000015
【図１２】
0003933575.tif 000016
【図１３】
0003933575.tif 000017
【図１４】
0003933575.tif 000018
【図１５】
0003933575.tif 000019
【図１６】
0003933575.tif 000020
【図１７】
0003933575.tif 000021