(57)【特許請求の範囲】
【請求項１】
半導体デバイスパラメタの測定値を、
前記測定値のばらつきのウエハ面内場所依存成分と、
前記測定値のばらつきのランダム成分と、
に、ウェーブレット変換によって分離し、
半導体デバイスパラメタの
前記ウエハ面内場所依存成分の標準偏差または分散と、
前記ランダム成分の標準偏差または分散と、
を求めるステップと、
前記半導体デバイスパラメタの
前記ウエハ面内場所依存成分の標準偏差または分散と、
前記ランダム成分の標準偏差または分散と、
から、回路シミュレーションにより論理回路の回路部品の信号経路毎の
遅延値の平均値と、
遅延値のばらつきの前記ウエハ面内場所依存成分の標準偏差または分散と、
遅延値のばらつきの前記ランダム成分の標準偏差または分散と、
を求めるステップと、
前記遅延値の平均値と、
前記遅延値のばらつきの前記ウエハ面内場所依存成分の標準偏差または分散と、
前記遅延値のばらつきの前記ランダム成分の標準偏差または分散と、
を利用して、論理回路の論理合成を行うステップと、
から構成されることを特徴とする、半導体装置の設計方法。
【請求項２】
前記論理合成を実施する設計単位の複数の信号経由路について、
前記信号経由路の遅延値の平均値とは独立して計算した前記信号経由路の遅延値のばらつきの前記ウエハ面内場所依存成分の分散と、
予定歩留まりに応じた一定の係数と、
を掛けた結果を求め、
前記結果と、
前記信号経由路の遅延値の平均値とは独立して計算した前記信号経由路の遅延値のばらつきの前記ウエハ面内場所依存成分の分散の平方根と、
を足し合わせることにより、前記信号経由路の遅延値の最大値とするステップ
を有することを特徴とする、請求項１に記載の半導体装置の設計方法。
【請求項３】
前記論理合成を実施する設計単位の複数の信号経由路について、
前記信号経由路の遅延値の平均値とは独立して計算した前記信号経由路の遅延値のばらつきの前記ウエハ面内場所依存成分の分散から、前記信号経由路の遅延値の分布を求め、
前記分布を組み合わせて作った評価関数を基に、前記論理合成の最適化を行う
ことを特徴とする、請求項１に記載の半導体装置の設計方法。
【請求項４】
前記ウエハ面内場所依存成分は、前記論理回路の占有面積もしくは１辺の長さに依存することを特徴とする、請求項１から３のいずれか１項に記載の半導体装置の設計方法。
【請求項５】
前記ウェーブレット変換における前記ウエハ面内場所依存成分と前記ランダム成分との分離の判定に、ウェーブレット係数の変換レベル依存性を利用することを特徴とする、請求項１から４のいずれか１項に記載の半導体装置の設計方法。
【請求項６】
前記ウェーブレット変換をハール関数で行うことを特徴とする、請求項５に記載の半導体装置の設計方法。
【請求項７】
前記ウエハ面内において前記半導体デバイスパラメタの測定が不可能な場所における前記半導体デバイスパラメタを、前記ウエハ面内全体にわたる前記半導体デバイスパラメタの測定値の平均値、もしくは前記場所の近隣に位置する前記半導体デバイスパラメタの測定値の平均値で補い、前記ウェーブレット変換を行うことを特徴とする請求項１から６のいずれか１項に記載の半導体装置の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の回路設計で使用するライブラリの構成に関する。
【０００２】
【従来の技術】
特開平８−１６１３８９号公報には、回路セルの出力端子と該出力端子に接続された分岐先ノード迄の信号伝搬の遅延時間を算出する方法において、前記回路セルの出力端子と該出力端子に接続された各分岐先ノード迄の配線長と、前記出力端子に接続されたＲＣネットを構成する木（トリー）の全長との比ＲＷを算出し、算出されたＲＷ及び前記木の全長を用いて前記遅延時間を算出する方法が開示されている。この際、ＲＷの分散Ｖ（ＲＷ）を求めたり、ＲＷの標準偏差σを用いて、ＲＷをクラスタリングすることによって、前記遅延時間を正しく算出している。
【０００３】
本発明は、半導体装置の論理回路を設計するのに使用され、前記論理回路の回路部品の信号経路毎の遅延値を記憶するライブラリに関する。前記論理回路の前記回路部品は、以下に図面を参照して述べるように、例えば、複数入力と一つの出力を有する単位論理ゲートであり、回路部品の信号経路毎の遅延値は、上記公報の回路セルの出力端子と該出力端子に接続された分岐先ノード迄の配線の遅延時間とは遅延対象において異なる。また、上記公報は、半導体装置の論理回路を設計するのに使用されるライブラリを開示していないし、ライブラリに、前記論理回路の回路部品の信号経路毎の遅延値や該遅延値に関連する情報を入れることも開示がない。
【０００４】
論理ＬＳＩやメモリＬＳＩの信号処理部分の論理回路は、論理合成のソフトウエアを用いて、図１６に示す手順で作成される。その設計手法について説明する。
【０００５】
論理ＬＳＩの設計者はＶｅｒｉｌｏｇ−ＨＤＬのようなハードウエア機能記述言語（ＨＤＬ）により、回路の仕様を実現する機能を記述する。Ｖｅｒｉｌｏｇ−ＨＤＬによる回路機能の記述例を図１７に示す。このＨＤＬを、ライブラリに登録された回路部品を基に論理合成すると図１８のようになる。
【０００６】
ライブラリは、ＮＡＮＤゲートのような基本論理ゲートやレジスタや加算器のような基本的な機能を持つマクロ等の回路部品からなる。論理合成ソフトウエアは、ライブラリの中から回路部品を選び、ＨＤＬで記載された機能を持つ回路を合成する。この論理合成においては、単にＨＤＬで記述された論理を実現するだけではなく、回路速度や回路面積等が同時に最適化できるようになっている。
【０００７】
図１９に論理合成ソフトウエアで用いられる従来のライブラリ１０’のＮＡＮＤゲートとその遅延を記述した部分を示す。このライブラリ１０’には、ＮＡＮＤゲートの信号経路毎に遅延の最善値ＭＩＮ、通常値ＴＹＰ、及び最悪値ＭＡＸが記憶されている。このように各回路部品の速度遅延値は、負荷状況に応じて決まっており、論理合成ソフトウエアは、回路部品を選択する際にＨＤＬで記述された論理を見たす中で、最小の遅延時間になるように回路部品を選ぶように実行時に設定できるようになっている。
【０００８】
ライブラリの作成手順を図２０に示す。テストチップの測定で得られたトランジスタしきい値（Ｖｔｈ）などのデバイスパラメタの分布から、デバイスパラメタの最悪値（ＭＡＸ）、最善値（ＭＩＮ）、通常値（ＴＹＰ）等が決定され、それらを基に行われる回路シミュレーションにより、回路部品の遅延値の最悪値（ＭＡＸ）、最善値（ＭＩＮ）、通常値（ＴＹＰ）などが決定される。それら決定された値はライブラリに記憶される。
【０００９】
一方、回路部品の面積は決まっているので、回路の信号遅延時間ではなく、回路の面積を最小にするように論理合成ソフトウエアを設定して実行することも可能である。
【００１０】
【発明が解決しようとする課題】
先に示した従来の回路設計では、回路部品の遅延のばらつきは最善値、最悪値としてライブラリに含まれている。最悪値というのは、これ以上の遅延をとりうる確率が約０．１％以下であるように設定されていることが多い。このような設定の方法は、一般に「３σ」と呼ばれており、正規分布においては、平均から標準偏差σの３倍以上離れた値をとる確率が０．１％以下であることから来ている。
【００１１】
しかし、回路部品の遅延値のばらつきが、各々独立な事象であるとすれば、最悪値をとる回路部品（例えばゲート）が連続して現れることはまれである。したがって、論理合成の際に回路部品の段数が大きいものは、ＬＳＩにした時に実際に一定の確率で得られる遅延よりも大きく評価しているという問題があった。
【００１２】
５段のインバータ回路の例を図２１に示す。この例の場合、平均の１段当たりの遅延を１００ｐｓ、３σを１０ｐｓと仮定している。各インバータが完全に独立に正規分布でばらついているとすると独立事象の正規分布が足し合わされた分布の分散は、各分布の分散の和で表現できる。ライブラリに最悪値として登録された３σの値を使用して見積もった最悪値は５５０ｐｓになっているが、正規分布の場合、分散は標準偏差の２乗なので、ばらつき分５０ｐｓは√５倍の過剰見積もりとなっている。この問題は、「ＣＭＯＳ超ＬＳＩの設計」飯塚哲也編１９８９年倍風館発行の１４９〜１５０ページにも指摘されている。
【００１３】
又、従来の設計手法では、信号経路の遅延値がＬＳＩチップ毎にばらつくことは、ＭＩＮ、ＴＹＰ、ＭＡＸで考慮されているが、信号経路の遅延値がＬＳＩチップ内で経路毎に個別にばらつくことが考慮されていないため、ライブラリに規定されている遅延値を足しあわせて、一番遅い信号経路を高速化することが遅延の最適化であった。しかしながら、実際のＬＳＩでは、信号経路の遅延値がＬＳＩチップ内で経路毎に個別にばらつくため、上述の方法は最適化には当たらない。このことを、図２２を用いて説明する。尚、以下は０．１ｎｓ刻みで議論を行なう。
【００１４】
今、１０００本の信号経路がある回路を論理合成ソフトウエアが合成したとする。５．１ｎｓが１本と４．９ｎｓが９９９本となるような回路（ａ）案と全ての経路が５．０ｎｓとなるような回路（ｂ）案とが内部で発生したときに、論理合成ソフトウエアは最善方法として、（ａ）案を選択する。しかし、すべての経路が３σで０．２ｎｓのばらつきを持つとすると（ａ）案の回路は、ほぼすべての半導体装置の上で少なくとも１つの経路が５．２ｎｓとなるのに対して、（ｂ）案の回路では半分以上の半導体装置において遅延値が５．１ｎｓの回路として動作することになる。
【００１５】
このように論理合成を行った（ａ）案の回路は、信号経路の遅延値のＬＳＩチップ内でのばらつきが大きいことを考慮すると、必ずしも最適な回路ではないという問題があった。その解決のためには、半導体装置の回路部品のチップ内でのばらつきの性質を把握する必要があったが、良い方法が存在していなかった。一方で、半導体装置の設計ルールの縮小により、デバイスパラメタのばらつきが増加してきた。
【００１６】
本発明の目的は、ばらつきが存在する実際の半導体装置に対する最適な論理を出力する論理合成のソフトウエアと、そのためのライブラリの構成を得ること、及びそのライブラリを作成するためのデータを測定データから抽出する方法を提供することであり、ひいてはそのソフトウエアを利用して、より高速なＬＳＩを製造することである。
【００１７】
【課題を解決するための手段】
上記目的を達成するための本発明による半導体装置の設計方法は以下のとおりである。
【００１８】
（１）  半導体デバイスパラメタの測定値を、前記測定値のばらつきのウエハ面内場所依存成分と、前記測定値のばらつきのランダム成分と、に、ウェーブレット変換によって分離し、半導体デバイスパラメタの前記ウエハ面内場所依存成分の標準偏差または分散と、前記ランダム成分の標準偏差または分散と、を求めるステップと、前記半導体デバイスパラメタの前記ウエハ面内場所依存成分の標準偏差または分散と、前記ランダム成分の標準偏差または分散と、から、回路シミュレーションにより論理回路の回路部品の信号経路毎の遅延値の平均値と、遅延値のばらつきの前記ウエハ面内場所依存成分の標準偏差または分散と、前記遅延値のばらつきの前記ランダム成分の標準偏差または分散と、を求めるステップと、前記遅延値の平均値と、前記遅延値のばらつきの前記ウエハ面内場所依存成分の標準偏差または分散と、前記遅延値のばらつきの前記ランダム成分の標準偏差または分散と、を利用して、論理回路の論理合成を行うステップと、から構成されることを特徴とする、半導体装置の設計方法。
【００１９】
（２）  前記論理合成を実施する設計単位の複数の信号経由路について、前記信号経由路の遅延値の平均値とは独立して計算した前記信号経由路の遅延値のばらつきの前記ウエハ面内場所依存成分の分散と、予定歩留まりに応じた一定の係数と、を掛けた結果を求め、前記結果と、前記信号経由路の遅延値の平均値とは独立して計算した前記信号経由路の遅延値のばらつきの前記ウエハ面内場所依存成分の分散の平方根と、を足し合わせることにより、前記信号経由路の遅延値の最大値とするステップを有することを特徴とする、上記（１）に記載の半導体装置の設計方法。
【００２０】
（３）  前記論理合成を実施する設計単位の複数の信号経由路について前記信号経由路の遅延値の平均値とは独立して計算した前記信号経由路の遅延値のばらつきの前記ウエハ面内場所依存成分の分散から、前記信号経由路の遅延値の分布を求め、前記分布を組み合わせて作った評価関数を基に、前記論理合成の最適化を行うことを特徴とする、上記（１）に記載の半導体装置の設計方法。
【００２１】
（４）  前記ウエハ面内場所依存成分は、前記論理回路の占有面積もしくは１辺の長さに依存することを特徴とする、上記（１）から（３）のいずれか１項に記載の半導体装置の設計方法。
【００２２】
（５）  前記ウェーブレット変換における前記ウエハ面内場所依存成分と前記ランダム成分との分離の判定に、ウェーブレット係数の変換レベル依存性を利用することを特徴とする、上記（１）から（４）のいずれか１項に記載の半導体装置の設計方法。
【００２３】
（６）  前記ウェーブレット変換をハール関数で行うことを特徴とする、上記（５）に記載の半導体装置の設計方法。
【００２４】
（７）  前記ウエハ面内において前記半導体デバイスパラメタの測定が不可能な場所における前記半導体デバイスパラメタを、前記ウエハ面内全体にわたる前記半導体デバイスパラメタの測定値の平均値、もしくは前記場所の近隣に位置する前記半導体デバイスパラメタの測定値の平均値で補い、前記ウェーブレット変換を行うことを特徴とする、上記（１）から（６）のいずれか１項に記載の半導体装置の設計方法。
【００２９】
【作用】
本発明による半導体装置設計用ライブラリは、単位論理ゲート等の回路部品の遅延値のばらつきのランダム成分の標準偏差もしくは分散を構成要素の一つとするので、ばらつきが大きい製造プロセスを使用した半導体装置においても、最適な回路に近い回路を得る設計を行なうことができる。
【００３０】
又、本発明による半導体装置設計用ライブラリは、論理合成の結果得られる回路部品の占有面積もしくは１辺の長さに依存した回路部品の遅延値のばらつきの標準偏差もしくは分散を構成要素の一つとするので、特に非同期回路において、実際の半導体装置における最適な回路に近い回路を得る設計を行なうことができる。
【００３１】
又、本発明による半導体装置設計用ライブラリの作成方法においては、トランジスタの閾値のような回路設計に利用されるデバイスパラメタをウエハ面内依存成分とランダムばらつき成分に分離するのにウェーブレット変換を使用するので、複雑な半導体プロセスによって生じたデバイスパラメタのばらつきに対してもばらつき成分のモード分解を行なうことができる。
【００３２】
又、本発明による半導体装置設計用ソフトウエア或いは本発明による半導体装置の設計方法では、上述のようなばらつきを含んだ設計用ライブラリを使用して論理合成を行なうので、実際の半導体装置において最適な回路に近い回路を論理合成の結果として得ることができる。
【００３３】
又、本発明による半導体装置の設計方法においては、論理合成を実施する設計単位の複数の信号経由路について、信号経由路の遅延値の平均値とは独立して計算した信号経由路の遅延値のばらつきのウエハ面内場所依存成分の分散と、予定歩留まりに応じた一定の係数と、を掛けた結果を求め、その結果と、信号経由路の遅延値の平均値とは独立して計算した信号経由路の遅延値のばらつきのウエハ面内場所依存成分の分散の平方根と、を足し合わせることにより、信号経由路の遅延値の最大値とするので、計算量を抑えつつ、実際の半導体装置において最適な回路に近い回路を得ることができる。
【００３４】
又、本発明による半導体装置の設計方法においては、論理合成を実施する設計単位の複数の信号経由路について信号経由路の遅延値の平均値とは独立して計算した信号経由路の遅延値のばらつきのウエハ面内場所依存成分の分散から、信号経由路の遅延値の分布を求め、その分布を組み合わせて作った評価関数を基に、論理合成の最適化を行うので、より正確に実際の半導体装置において最適な回路に近い回路を得ることができる。
【００３５】
又、本発明による半導体装置設計用ライブラリの作成方法は、ばらつきの成分分離の判定に、ウェーブレット係数の変換レベル依存性を利用するので、より正確に分離点を定めることができる。
【００３６】
又、本発明による半導体装置設計用ライブラリの作成方法は、ウェーブレット変換として、ハール関数を使用するので、ばらつきのモード分離と同時にウエハ内場所依存モードのばらつきのチップサイズ依存性を計算することができる。
【００３７】
又、本発明による半導体装置設計用ライブラリの作成方法は、ウェーブレット変換時に、測定不可能な場所のデータを平均値で補うので、ウエハのような円形に近い形をしたデータや一部欠けたデータでもウェーブレット変換を行なうことができる。
【００３８】
又、本発明による半導体装置の設計用ソフトウエアを利用して設計された半導体装置は従来の半導体装置よりも高性能なものであり、これらを利用するとより高性能なシステムを作成することができる。
【００３９】
【発明の実施の形態】
次に本発明の実施例について図面を参照して説明する。
【００４０】
図1を参照すると、本発明の半導体装置の設計用ソフトウエアで使用されるライブラリ１０が示されている。このライブラリ１０は、図１９のライブラリに、σＴＲ及びσＣＨＩＰが付加的に記憶されたものに等価である。シリコンウエハ間やロット間のばらつきは、最善値（ＭＩＮ）、最悪値（ＭＡＸ）、標準値（ＴＹＰ）という形式で表わされている。
【００４１】
半導体装置の製造プロセスはウエハ面内で均一ではない。このことが原因で生じているウエハ内の場所依存によるばらつきはσＣＨＩＰという形で入っており、ライブラリを使用して作成する回路の占有面積の１辺ｒに対する関数（この関数は後に例示する。）となっている。場所依存のばらつき成分は、回路の占有面積が大きくなるほど大きくなる。このσＣＨＩＰのｒにウエハサイズを代入するとウエハ全面に回路を作成した時の分布の標準偏差になる。一方、ウエハ内の場所に依存しないランダムばらつきはσＴＲという形で表わせられている。
【００４２】
ばらつきが正規分布ならば標準偏差＝√（分散）であるので、図１のライブラリに、標準偏差σＴＲ及びσＣＨＩＰの代りに、（σＴＲ）２及び（σＣＨＩＰ）２を分散として記憶させても良い。
【００４３】
本発明では、図１に図示したライブラリ１０は、コンピュータが読み取り可能な記録媒体に記録されると共に、図１のライブラリ１０を使用して論理回路の論理合成を行なう論理合成処理を、前記コンピュータに実行させるためのプログラム（論理合成ソフトウエア）も、前記記録媒体に記録される。
【００４４】
この論理合成ソフトウエアにおける、ライブラリ１０に追加された情報のつかいかたを説明する。図２に同期回路の論理合成の為の評価関数の式を示す。この場合、σＣＨＩＰは平均値の一部として扱う。平均値とランダムばらつきの標準偏差σＴＲは信号経路毎に別々に足し合わされ、各々の信号経路の分布関数となる（この分布関数の累積関数が図２のＧｊ（ｘ；ｙ，ｚ）である。）。他の経路（Ｇｊ（ｔ；ΣＴＰＤ＋ｍΣσ,√(Σσ)）がその経路（１−Ｇｋ（ｔ；ΣＴＰＤ＋ｍΣσ,√(Σσ)））より速くなる確率をかけて全て足しあわせたものが、回路最適化の為の評価関数となる。この評価関数ＰＣＩＲ（ｔ）は、全ての経路の中で一番遅い経路の遅延時間がｔであることの確率密度を示している。
【００４５】
例として、図２２に示した２つの回路案（ａ）及び（ｂ）に対する評価関数をそれぞれ図３の（ａ）及び（ｂ）に示す。図３において、５．２ｎｓ以下になる確率は、（ｂ）案では約２５％であるが、（ａ）案では約９７％となる。したがって、従来の論理合成ソフトウエアでは（ａ）案が無条件で選ばれていた。
【００４６】
これに対して、本発明のライブラリを使用する論理合成ソフトウエアを使うときに、条件として９０％以上の歩留まりで速くすることが設定されている場合には、（ａ）案が選ばれることになる。逆に、この合成する回路は５．４ｎｓ以下ならば速度は速くなくても良いということであれば、分布の裾が短く、少しでも高い歩留まりが期待される（ｂ）案が選択される。
【００４７】
同期回路では、基準クロックによって、レジスタの内容は同期されているので、レジスタからレジスタまでの信号は、どのような順番で到達しても回路機能に障害はでない。しかし、非同期の回路では信号の伝播の順番が入れ替わるとレジスタの内容が変化する可能性があるため、σＣＨＩＰはばらつきとして考慮される。非同期回路は、論理合成ソフトウエアをもちいて設計されるわけではないが、回路を作ってから信号の順番が守られているかどうかをライブラリ部品を用いた論理シミュレーションでチェックすることがある。このようなときに、σＣＨＩＰを使用することができる。２つの信号経路の差分は、図４のように表わされる。
【００４８】
同期回路の論理合成の際に、図２の式を正確に計算するのは時間がかかるので、本発明の別の論理合成ソフトウエアでの計算式を図５に示す。この式は、信号経路の数が論理合成結果に影響を与えるほどは多くないことを仮定し、各々の経路の計算のみにばらつきの効果を導入して、その結果どうしを比較するとしたときの一つの経路の計算方法を示している。
【００４９】
以上のように、ばらつきを数値化し、ライブラリに導入するためには、まずはデバイスパラメタのばらつきの成分を分離しなければならない。しかし、半導体プロセスは複雑であり、色々な要素が絡み合っているため、ウエハ面内場所依存性を単純な関数に記述することは困難である。そこで、最近、画像処理や信号処理で良く用いられるウェーブレット変換を利用して、ウエハ上のデバイスパラメタの分布データから、ウエハ内場所依存成分（画像処理における画像に相当）とトランジスタ単体ばらつき成分（画像処理のノイズに相当）を分離する。
【００５０】
ウェーブレット変換はフーリエ変換と同じ正規直交関数を積分核とした変換であり、フーリエ変換との違いは三角関数のような周期関数を用いるのではなく、局所的な関数を用いて変換するところである。ここでは例としてハール関数による変換を行う。ハールウェーブレット変換は、平均化によって画像の解像度を落すことと隣接信号の差分の抽出とを同時に行ない、それを繰り返すことに相当する。ウェーブレット変換を一般的に表わすと図６のようになり、ハール関数は図７に示す。
【００５１】
図８のデータは、ウエハ上の５６チップのトランジスタ閾値の測定値である。１６ｘ１６のマトリックスに並べるために隙間を平均値で埋めてから、ハールウェーブレット変換を行う。ウェーブレット変換には２の倍数の正方格子である必要があるので、この例ではこのような方式をとっている。平均値で埋めることにより、高いレベルのウェーブレット係数に影響が出ないようにしている。ただし、製造上のトラブルにより、測定できないチップがあり隙間が生じたような場合は、近接のチップの値の平均で埋められる。
【００５２】
図８の下の行列は、ハールウェーブレット変換を４レベル（４回）行ったものである。変換を行うたびに差分として抽出された部分が右下の３／４の部分に配置されていく。最後に残った左上の部分が平均値になる。
【００５３】
ここで変換係数の絶対値の大きいものをウエハ内場所依存ばらつき（画像処理で言えば画像）とし、変換係数の小さいものをランダムばらつき（画像処理で言えばノイズ）と考えることにする。変換係数の大きさでデータを分解する手法は画像処理では一般的な手法である。今、ランダムばらつきは正規分布と仮定する。正規分布をハールウェーブレット変換すると変換係数の絶対値の平均は、レベルの低いもの（高周波成分）が大きく、次のレベルの２倍になる。これは平均化のために正規分布を４個足しあわせると標準偏差が２倍になるためである。そこで、今回は変換係数の大小を比較するときには、図９に示すような各々のレベルに応じた重みをつけたものを使用する。
【００５４】
モード分離の判定の為に各変換レベル毎の変換係数の２乗平均を調べる。分離された残りの分布が正規分布であれば、図１０のような関係が成り立っているので、図１１のようにプロットしたとき、傾きが−１になるはずである。このようなウェーブレット係数のレベル依存は、他のウェーブレット変換（例えばドベシィウェーブレット変換など）にも存在する。
【００５５】
このデータでは上位８％のウェーブレット係数を分離した残りの分布が傾きも−１に近く、しかもレベル０から２までの変換係数の２乗平均の平方根（ＲＭＳ）が直線に載っている。
【００５６】
測定値の標準偏差は２１ｍＶあるが、以上のような手法で特定した８％分離のポイントでは、ウエハ面内ばらつき成分の標準偏差が１９．３ｍＶ、ランダムばらつき成分の標準偏差は７．５ｍＶとなる。図１２にもとの測定データと上位８％のウェーブレット係数を再構成したデータを等高線図で示した。
【００５７】
以上画像処理の手法を導入することにより、複雑な半導体装置の製造プロセスにおいても場所依存のモードを分離できている。ここではトランジスタ閾値について説明したばらつきのモード分離の手法はウエハ上の別のデバイスパラメタ（配線容量、拡散層容量、など）にも適用できるので、それらを使って回路シミュレーションを行なうことにより、回路部品のばらつきのモード分離ができるようになる。
【００５８】
次にσＣＨＩＰをチップサイズの関数として、ウェーブレット係数から求める方法に付いて示す。チップサイズがある程度大きくなると（ウエハサイズになると）飽和し、チップサイズが０のときに０となるような簡単な関数形として、図１３の式を仮定する。
【００５９】
ランダムばらつき成分を除いたレベル０のウェーブレット係数の２乗平均の平方根は、閾値データを測定したテストチップの隣接間の平均ばらつきを示しているので、テストチップ内分布の標準偏差と考えて良い。１辺が２倍、面積で４倍のチップサイズのチップ内ばらつきの標準偏差も同様に求まり、図１４のように表わすことができる。これらをプロットしたのが図１５である。図１３で仮定した式どおりに直線に乗っており、パラメタＡ、Ｂが求めることができる。この計算方式は、ハールウェーブレット変換のウェーブレット係数が隣接データ間の差分であることを利用したものである。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、論理合成した回路が製造における最適な回路により近づくので、高性能な半導体装置を得ることができる。本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。
【図面の簡単な説明】
【図１】本発明によるライブラリを説明するための図である。
【図２】本発明による論理合成プログラムの評価関数の式を示した図である。
【図３】図２２に示した回路案（ａ）及び（ｂ）に対する前記評価関数の差を説明するための図である。
【図４】本発明によるライブラリを非同期回路に適用した場合の２つの信号経路間の差分を表わす式を示した図である。
【図５】本発明による論理合成プログラムの評価関数の式を示した図である。
【図６】本発明で使用するウェーブレット変換の式を示した図である。
【図７】本発明で使用するハール関数の式を示した図である。
【図８】ウエハ上のトランジスタの閾値の測定値データと測定値がない場所を平均値で埋めて得られた１６ｘ１６の行列データと該行列データをウェーブレット変換した結果とを示した図である。
【図９】ウェーブレットの順位付けを行うときに比較するものを示した図である。
【図１０】ランダムばらつきが正規分布であると仮定したときに成立するウェーブレット係数の２乗平均のレベル依存性を示す式を示した図である。
【図１１】ランダムばらつきに相当する部分のウェーブレット係数の２乗平均のレベル依存性を説明するための図である。
【図１２】測定値の等高線図と順位上位８％のウェーブレット係数を再構成した後のデータの等高線図である。
【図１３】ばらつきのウエハ内場所依存成分のチップサイズ依存性を表わすための式を示した図である。
【図１４】あるレベルまでのウェーブレット係数の２乗平均を足しあわせて、ばらつきのウエハ内場所依存成分のチップサイズ依存性を求める式を示した図である。
【図１５】図１３の関数形に図１４の式で求めた値をフィッティングした図である。
【図１６】論理回路の設計の手順を示す図である。
【図１７】  Verilog−HDLによる回路機能の記述の例を示した図である。
【図１８】図１７のVerilog−HDLから論理合成した回路の例を示した図である。
【図１９】ＮＡＮＤゲートとそのゲートの遅延値に関する部分情報が記憶された従来のライブラリを示す図である。
【図２０】ライブラリの作成手順を示した図である。
【図２１】従来のライブラリを使った場合の信号経路の遅延値の計算を説明するための図である。
【図２２】論理合成ソフトウエアが内部で生成した回路案の信号経路の遅延値の分布を例示した図である。
【符号の説明】
１０    ライブラリ（本発明）
１０’    ライブラリ（従来）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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