(57)【特許請求の範囲】
【請求項１】
下部電極と、
前記下部電極上に形成された絶縁膜層と、
前記絶縁膜層上に設けられた上部電極と、
前記上部電極と前記絶縁膜層とを貫通し、その底部に前記下部電極を露出する第１ホールと、
前記第１ホール内に前記絶縁膜層と離間して設けられ、前記下部電極に電気的に接続した下部電極用コンタクトと、
前記上部電極を覆い、かつ、前記第１ホール内において前記下部電極用コンタクトと前記絶縁膜層の間隙を埋める層間絶縁膜と、
を有することを特徴とする容量素子。
【請求項２】
前記層間絶縁膜内に埋め込まれ、前記上部電極に電気的に接続した上部電極用コンタクトをさらに有すること、
を特徴とする請求項１に記載の容量素子。
【請求項３】
前記層間絶縁膜上に形成され、前記上部電極用コンタクトと電気的に接続した上部電極用配線をさらに有すること、
を特徴とする請求項２に記載の容量素子。
【請求項４】
前記上部電極用配線よりも上層に設けられ、前記下部電極用コンタクトと電気的に接続した下部電極用配線をさらに有すること、
を特徴とする請求項３に記載の容量素子。
【請求項５】
下部電極を形成するステップと、
前記下部電極上に絶縁膜層を形成するステップと、
前記絶縁膜層上に上部電極を形成するステップと、
前記上部電極と前記絶縁膜層とを貫通する第１ホールを形成し、該第１ホールの底部に前記下部電極を露出するステップと、
前記第１ホールを層間絶縁膜で埋めるステップと、
前記層間絶縁膜に、前記絶縁膜層を露出することなく第２ホールを形成し、該第２ホールの底部に前記下部電極を露出するステップと、
前記第２ホール内に前記下部電極に電気的に接続する下部電極用コンタクトを形成するステップと、
を有することを特徴とする容量素子の製造方法。
【請求項６】
前記下部電極用コンタクトを形成するステップは、
第1の導電性材料で前記第２ホールを途中まで埋め込み第1部分を形成し、さらに第2の導電性材料で前記第2ホールを埋め込み前記第1部分上に第2部分を形成すること、
を特徴とする請求項５記載の容量素子の製造方法。
【請求項７】
前記下部電極用コンタクトを形成するステップにおいて、さらに前記第2ホールを第3の導電性材料で埋め込み前記第2部分上に第３部分を形成すること、
を特徴とする請求項６に記載の容量素子の製造方法。
【請求項８】
前記第1の導電性材料はタングステンであり、前記第2の導電性材料はアルミニウムであることを特徴とする請求項６または請求項７に記載の容量素子の製造方法。
【請求項９】
前記層間絶縁膜が前記上部電極を覆い、
前記層間絶縁膜に埋め込まれ前記上部電極と電気的に接続した上部電極用コンタクトを形成するステップをさらに有すること、
を特徴とする請求項６に記載の容量素子の製造方法。
【請求項１０】
前記層間絶縁膜上に前記上部電極用コンタクトと電気的に接続する上部電極用配線を形成するステップをさらに有し、
前記上部電極用配線と前記下部電極用コンタクトの前記第2部分とがアルミニウムで形成されること、
を特徴とする請求項９に記載の容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、容量素子に関するものであり、より詳しくは、絶縁膜層を上下２つの電極で挟持することにより形成された容量素子に関するものである。
【０００２】
【従来の技術】
【発明の背景】
近年、高周波数領域で動作するアナログ回路を一つの半導体集積回路内に構成しようとする傾向が強まっている。そして、その半導体集積回路内に構成される容量素子には、高周波数領域においても高いクォリティ・ファクタ（Ｑ値）を保つことが要求される。この容量素子には、例えば、ＭＩＭ（メタル−インシュレータ−メタル）容量素子、ＰＩＰ（ポリシリコン−インシュレータ−ポリシリコン）容量素子、ＭＩＳ(メタル−インシュレータ−半導体）容量素子がある。
【０００３】
図１０に従来のＭＩＭ容量素子を上から見た図を示す。従来のＭＩＭ容量素子は、図に示されるように、上部電極６１及び下部電極６２を備えている。上部電極６１には、その上面に、複数の上部電極用コンタクト６３が設けられている。この上部電極用コンタクト６３によって、上部電極６１と図示しない配線層との電気的な接続が行なわれる。下部電極６２は、上部電極６１よりも一回り大きく形成されており、その周辺部が上部電極６１より外側に延在している。そして、下部電極６２は、当該周辺部に複数の下部電極用コンタクトスルーホール６４が設けられている。
【０００４】
図１１に従来のＭＩＭ容量素子の断面図を示す。図に示されるように、当該ＭＩＭ容量素子は、第１層配線７１、第２層配線７２、上部電極用コンタクト７３、スルーホール７４、下部電極用コンタクト７５、上部電極７６、絶縁膜層７７及び下部電極７８を備えている。
【０００５】
かかる従来のＭＩＭ容量素子では、下部電極７８の上層に絶縁膜層７７が積層され、その上層に上部電極７６が設けられている。上部電極７６は、上部電極用コンタクト７３によって第１層配線７１と電気的に接続している。下部電極７８の周辺部では、下部電極用コンタクト７５によって第１層配線７１と電気的に接続している。そして、この第１層配線７１は、スーホール７４を介して第２層配線７２と電気的に接続している。尚、図示していないが、下部電極７８は、通常、絶縁膜を介してシリコン基板上に設けられている。
【０００６】
図１２にＭＩＭ容量素子の簡易等価回路図を示す。図において、Ｒｃ８３は、上部電極８１と下部電極８２部分の抵抗及びコンタクト部分において生ずる直列抵抗の総和である。Ｃｃ８４は、上部電極８１と下部電極８２間に生ずるＭＩＭ容量素子の本来の容量である。Ｃｏｘ８５は、下部電極８２とシリコン基板との間に生ずる寄生容量である。Ｒsub８６は、下部電極８２とシリコン基板との間に生ずる寄生抵抗である。
【０００７】
ここで、このＭＩＭ容量素子のＱ値は、Ｑ＝１／（ω・Ｃc・Ｒc）から計算される。そのため、高いＱ値を保つためには、直列抵抗Ｒcを出来るだけ小さくする必要がある。
【０００８】
しかしながら、図１０及び図１１に示す従来のＭＩＭ容量素子では、配置可能な下部電極のコンタクトの数が制限されるため、直列抵抗Ｒcを小さくすることは難しい。容量素子が大きくなると相対的に周辺部の下部電極とのコンタクト領域が狭くなる。また、数を増やすために下部電極を多くすると、寄生容量が増えるという問題が出てくる。
【０００９】
この問題を解決しようとする従来技術が、”High-Q poly-to-poly capacitor for RF integrated circuits "（Electronics Letters 4th January 2001 Vol.37 P.25〜26）に開示されている。この文献に記載された構成を図１３に示す。ここでは、上下の電極をポリシリコンで形成したＰＩＰ容量素子について、寄生抵抗Ｒｃを減らすために、上部電極９１を複数の長方形に分割している。この場合、下部電極９２の抵抗とコンタクト抵抗は減らすことができるが、電極を長方形に分割してしまうため、同じ容量を確保するためには、分割した領域の分だけ素子が大きくなるので、その周囲長が長くなってしまい、下部電極９２とシリコン基板９３間の寄生容量が増えてしまうという欠点がある。
【００１０】
【発明が解決しようとする課題】
以上、説明したように、従来の容量素子では、下部電極と基板間の寄生容量を増加させずに、直列抵抗を小さくし、高いＱ値を保つことは難しいという問題点があった。
【００１１】
本発明は、このような問題点を解決するためになされたものであり、下部電極と基板間の寄生容量を増加させずに、直列抵抗を小さくし、高いＱ値を保つことのできる容量素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明にかかる容量素子は、第１の電極（例えば、発明の実施の形態における上部電極１）と、当該第１電極との間に容量絶縁膜となる絶縁膜層（例えば、発明の実施の形態における絶縁膜層６）を介して配置された第２の電極（例えば、発明の実施の形態における下部電極２）を有し、当該絶縁膜層において容量を形成する容量素子であって、前記第１の電極側であって当該第１の電極と離れた位置に設けられた第２の配線（例えば、発明の実施の形態における第２層配線８）と、前記第１の電極と前記絶縁膜層を貫通する穴部（例えば、発明の実施の形態における貫通穴５）を通過し、前記第２の電極と前記第２の配線を電気的に接続する第２の電極用接続手段（例えば、発明の実施の形態における下部電極用コンタクト４）を備えたものである。このような構成により、より多くの第２の電極用接続手段を配置することができ、接続手段毎に寄生する抵抗成分を多数の並列接続により低減できる。かかる抵抗成分の低減に伴って、よりＱ値の高い容量素子を構成することができる。
【００１３】
本発明にかかる他の容量素子は、第１の電極と、当該第１電極との間に絶縁膜層を介して配置された第２の電極を有し、当該絶縁膜層において容量を形成する容量素子であって、前記第１の電極と第１の配線（例えば、発明の実施の形態における第１層配線７）を接続する複数の第１の電極用接続手段（例えば、発明の実施の形態における上部電極用コンタクト３）と、前記第１の電極側であって当該第１の電極と離れた位置に設けられた第２の配線と、前記第１の電極と前記絶縁膜層を貫通する穴部を通過し、前記第２の電極と前記第２の配線を電気的に接続する複数の第２の電極用接続手段とを備え、複数の前記第１の電極用接続手段と、複数の前記第２の電極用接続手段を互いに離間して配置するものである。このような構成により、よりＱ値の高い容量素子を構成することができることに加えて、第１の電極及び第２の電極の双方の配線層の接続を確保することができる。
【００１４】
また、前記第１の電極用接続手段と前記第２の電極用接続手段とを交互に配置することが好ましい。このような構成により、隣接する接続手段間の距離が均一化され、電極部の抵抗を小さくすることができる。
【００１５】
好ましくは、隣接する４つの前記第１の電極用接続手段を頂点とする四角形のほぼ中心位置に前記第２の電極用接続手段が位置するよう配置する。このような構成により、隣接する接続手段間の距離が均一化され、かつ高密度に電気的接続手段を形成できるので電極部の抵抗を小さくすることができる。
【００１６】
若しくは、第１の電極用接続手段と第２の電極用接続手段が第１の方向に互いに等間隔で１つずつ交互に配置されるとともに、当該第１の方向と直交する第２の方向に対しても互いに等間隔で１つずつ交互に配置されるようにしてもよい。このような構成により、隣接する接続手段間の距離が均一化され、かつ高密度に電気的接続手段を形成できるので電極部の抵抗を小さくすることができる。
【００１７】
また、第１の電極用接続手段と前記第２の電極用接続手段がほぼ等間隔で交互に配置された列を複数有し、隣接する第２の電極用接続手段がほぼ正三角形を構成するように、隣接する当該列をずらして配置するようにしてもよい。このような構成により、隣接する接続手段間の距離が均一化され、かつ高密度に電気的接続手段を形成できるので電極部の抵抗を小さくすることができる。
【００１８】
前記第１の電極と前記第２の電極をほぼ同じ大きさとすることが望ましい。容量素子として働く部分以外の電極領域を低減したこのような構成により、高周波で問題となる第２の電極と基板間の寄生容量成分を小さくすることができる。
【００１９】
【発明の実施の形態】
発明の実施の形態１．
本発明の実施の形態１にかかるＭＩＭ容量素子は、特に下部電極と配線層の接続の仕方に特徴を有する。以下、図を用いて詳細に説明する。
【００２０】
図１に、本発明の実施の形態１にかかるＭＩＭ容量素子を上から見た図を示す。このＭＩＭ容量素子において、上部電極１及び下部電極２は、絶縁膜層（誘電体層）の上下において、ほぼ同じ大きさで形成されている。上部電極１及び下部電極２は、例えば、アルミニウム、ＷＳｉ等の金属より形成される。尚、ＰＩＰ容量素子では、ポリシリコンが用いられる。
【００２１】
上部電極１には、貫通穴５が設けられている。この貫通穴５は、上部電極１のみならず、上部電極１と下部電極２の間の絶縁膜層も貫通している。この貫通穴５には、下部電極用スルーホールコンタクト４が設けられている。上部電極１には、上部電極用コンタクト３も設けられている。これらコンタクト３、４は、例えば、アルミニウム、タングステンにより形成される。この容量素子は、通常、シリコン基板上に絶縁膜を介してその上に形成される。絶縁膜は、基板の影響をなくすために設けた方がよい。
【００２２】
これらの上部電極用コンタクト３と下部電極用スルーホールコンタクト４（貫通穴５）は、図１に示されるように、上部電極１にかかる平面全体に亘って一様かつ均一に設けられている。そして、上部電極用コンタクト３と下部電極用スルーホールコンタクト４は、交互に配置されている。図１に示す例では、上部電極用コンタクト３は、各々、図中のｘ方向に一定間隔Ｌ離れて配置されるとともに、ｙ方向にも一定間隔Ｌ離れて配置されている。また、下部電極用スルーホールコンタクト４も、各々、図中のｘ方向に一定間隔Ｌ離れて配置されるとともに、ｙ方向にも一定間隔Ｌ離れて配置されている。そして、下部電極用スルーホールコンタクト４のｘ方向の列は、隣接する上部電極用コンタクト３のｘ方向の列と一定間隔（１／２）・Ｌ離れて配置されている。また、下部電極用スルーホールコンタクト４のｙ方向の列は、隣接する上部電極用コンタクト３のｙ方向の列と一定間隔（１／２）・Ｌ離れて配置されている。即ち、隣接する４つの下部電極２のコンタクト４は、正方形の各頂点となるように配置され、上部電極１のコンタクト３が下部電極２のコンタクト４で形成される正方形（四角形）の中心に配置された構成となっている。
【００２３】
図２は、図１のＡ−Ａ’における断面を示す図である。図に示されるように、当該ＭＩＭ容量素子は、上部電極１、下部電極２、コンタクト４、絶縁膜層６、第１層配線７、第２層配線８、スルーホール９を備えている。これらの構成要素の周りには、層間絶縁膜層が形成されている。
【００２４】
上部電極１は、絶縁膜層６を介して下部電極２上に設けられている。この絶縁膜層６は、例えば、ＳｉＯ２により構成される。
【００２５】
下部電極２は、例えば、図示しないシリコン基板上に絶縁膜を介して形成されている。下部電極２には、複数のコンタクト４が一定間隔Ｌ毎に設けられている。コンタクト４の上部には、第１層配線７が形成されている。この第１層配線７は、例えば、アルミニウムにより形成される。
【００２６】
第１層配線７の上部にはスルーホール９が設けられている。当該スルーホール９は、レイアウト上では上層配線との接続のための孔であり、この孔に例えば、アルミニウムにより形成された上層配線を落とし込むことにより導通を確保している。但し、微細化のためには、タングステンを埋設するようにすることが望ましい。このスルーホール９と電気的に接触するように、第２層配線８が上面より延在している。この第２層配線８は、例えば、アルミニウムにより形成される。
【００２７】
このようにして、下部電極２は、コンタクト４、第１層配線７、スルーホール９を介して第２層配線８に引き出されており、相互に電気的に接続されている。
【００２８】
図３は、図１のＢ−Ｂ’における断面図を示している。この部分において、上部電極１は、一定間隔で配置された複数のコンタクト３を介して第１層配線７に引き出されている。
【００２９】
図４は、本発明の実施の形態１にかかるＭＩＭ容量素子を斜め方向から見た３次元図である。このＭＩＭ容量素子の下部電極２は、下部電極用スルーホールコンタクト４と電気的に接続している。そして、当該下部電極用スルーホールコンタクト４は、絶縁膜層６及び上部電極１を貫通する穴５を通って図示しない第２層配線８に電気的に接続される。このようにして、下部電極２と第２層配線８が電気的に接続される。そして、下部電極２と第２層配線８を接続するコンタクト４は、下部電極２の全体に亘って複数箇所において設けられている。より好ましい実施の形態においては、当該接続箇所は、一様にかつ均一に設けられている。
【００３０】
上部電極１の上面には、当該上部電極１と電気的に接続された複数のコンタクト３が設けられている。このコンタクト３は、図示しない第１層配線７と電気的に接続される。このようにして、上部電極１と第１層配線７とが電気的に接続される。そして、上部電極１と第１層配線７を接続するコンタクト３は、上部電極１の全体に亘って複数箇所において設けられている。より好ましい実施の形態においては、当該接続箇所は、一様にかつ均一に設けられている。
【００３１】
続いて、本発明の実施の形態１にかかるＭＩＭ容量素子の製造方法の例について図５を用いて説明する。この図５において、ステップ（ｄ）乃至（ｇ）の左側の列は図１のＡ−Ａ’におけるＭＩＭ容量素子の構成を示し、右側の列は図１のＢ−Ｂ’におけるＭＩＭ容量素子の構成を示す。
【００３２】
まず、図５（ａ）に示されるように、シリコン基板１０上にＳｉＯ２等よりなる絶縁膜１１を形成する。そして、図５（ｂ）に示されるように、絶縁膜１１上に第１層目のＡｌ層を形成し、このＡｌ層をパターニングすることにより下部電極２を形成する。
【００３３】
その後、図５（ｃ）に示されるように、下部電極２の上面に、後に絶縁膜層６となる窒化シリコン膜を堆積し、連続して上部電極１をＴｉＮ膜又はＷＳｉ膜によって形成する。尚、これらの絶縁膜層６及び上部電極１を形成する際には、後に下部電極２からのコンタクトを引き出すための貫通穴５をパターニングによりあけておく。
【００３４】
つぎに、図５（ｄ）に示されるように、下部電極２、絶縁膜層６、上部電極１を被覆するようにＢＰＳＧ（Boro-Phospho Silicated Glass）等からなる層間絶縁膜１２をＣＶＤ（Chemical Vapor Deposition）法などによってに形成する。そして、層間絶縁層１２の領域Ｐにコンタクト４のためのコンタクトホールを、層間絶縁層１２の領域Ｑにコンタクト３のためのコンタクトホールをそれぞれＲＩＥ（Reactive Ion Etching）等の方法によって形成する。このとき、コンタクト４のためのコンタクトホールでは、下部電極２の上表面が露出する。また、コンタクト３のためのコンタクトホールでは、上部電極１の上表面が露出する。
【００３５】
さらに、図５（ｅ）に示されるように、これらのコンタクトホール中にタングステンなどの金属を選択成長させることによって、コンタクト４及びコンタクト３を形成する。層間絶縁層１２表面をＣＭＰ（Chemical Mechanical Polishing）等の方法により平坦化した後、第１層配線７をＡｌ等で形成し、コンタクト４及び３のそれぞれと接続させる。
【００３６】
そして、図５（ｆ）に示されるように、第１層配線７を所望の形状にパターニングし、その上に層間絶縁膜１３を形成する。ここで、層間絶縁膜１２と層間絶縁膜１３とは、形成されるタイミング及び場所は異なるが、両者は同じものであるためその境界は区別がつかない。
【００３７】
次に、図５（ｇ）に示されるように、開口部Ｒを形成し、スルーホールコンタクト９を形成する。その後、第２の配線層８を形成する。このとき、開口部Ｒは、当該第２の配線層８で埋まる。さらに、この第２の配線層８をパターニングすることにより、図２及び図３により示した構造が完成する。
【００３８】
以上、説明したように、発明の実施の形態１にかかるＭＩＭ容量素子では、絶縁膜層６及び上部電極１を貫通する穴５を設け、その穴５にコンタクト４を通して下部電極２と第２層配線とを電気的に接続することとしたので、より多くのコンタクト４を配置することができ、コンタクト毎に寄生する抵抗成分を多数の並列接続により低減できる。かかる抵抗成分の低減に伴って、よりＱ値の高いＭＩＭ容量素子を構成することができる。さらに、上部電極用コンタクト３及び下部電極用コンタクト４を交互に設けることによって、より効果的に抵抗成分を低減できる。さらに、下部電極２からの配線層へのコンタクトを貫通穴以外から引き出す方法に比べ、下部電極２を上部電極１よりも大きくする必要がないため、下部電極２の占める面積をより小さくすることができ、高周波で問題となる下部電極２とシリコン基板間の寄生容量成分を小さくする効果もある。
【００３９】
発明の実施の形態２．
図１に示す発明の実施の形態１にかかるＭＩＭ容量素子では、下部電極２のコンタクト４は、正方形の各頂点となるように配置され、上部電極１のコンタクト３が下部電極２のコンタクト４で形成される正方形の中心に配置された構成となっていた。
【００４０】
これに対して、図６に示す発明の実施の形態２にかかるＭＩＭ容量素子では、下部電極２のコンタクト４を正三角形（三角形）の各頂点となるように配置し、上部電極１のコンタクト３は下部電極２のコンタクト４の左右に一定間隔離れて配置したものである。
【００４１】
図６に示すＭＩＭ容量素子では、コンタクト３とコンタクト４とが交互に等間隔（１／２）・Ｌで並ぶことによりｘ方向の列を構成している。そして、隣接するｘ方向の列が相互に（１／２）・Ｌずれて配置されている。従って、ｙ方向の列に着目すると、コンタクト３とコンタクト４とが交互に配置されることになる。即ち、コンタクト３とコンタクト４は、ｘ方向に互いに等間隔で１つずつ交互に配置されるとともに、ｙ方向に対しても互いに等間隔で１つずつ交互に配置されている。
【００４２】
図６に示す発明の実施の形態２にかかるコンタクト３及びコンタクト４の配置によれば、図１に示す発明の実施の形態１にかかるコンタクト３及びコンタクト４の配置に比べて、隣り合うコンタクト間の最短距離、即ち、隣り合うコンタクト３の最短距離及び隣り合うコンタクト４の最短距離はそれぞれ同じでありながら、同一面積内により多くのコンタクトを配置可能である。従って、容量値が大きく面積の広いＭＩＭ容量素子を構成する場合に、コンタクト抵抗をより削減し、高いＱ値を実現できるという効果が得られる。
【００４３】
その他の発明の実施の形態．
上部電極１のコンタクト３と、下部電極２のコンタクト４の配置については、図１及び図６に示す例に限定されない。例えば、図７、図８及び図９に示す配置であってもよい。
【００４４】
図７では、ｘ方向では、コンタクト３とコンタクト４とが２つおきに交互に配置されている。そして、ｙ方向では、コンタクト３とコンタクト４とが１つおきに交互に配置されている。
【００４５】
図８では、コンタクト３とコンタクト４とがｘ方向及びｙ方向双方とも２つおきに配置されている。
【００４６】
図９では、コンタクト３の方がコンタクト４よりも多く配置している。尚、コンタクト４をコンタクト３よりも多く配置するようにしてもよい。
【００４７】
また、必ずしも当該上部電極１のコンタクト３と下部電極２のコンタクト４とが、全面に亘って均一に配置されている必要はない。即ち、コンタクト３同士、コンタクト４同士の距離が一定でなくともよい。
【００４８】
但し、このような例では、コンタクト位置に不均一性が生じるため、電極部の抵抗が大きくなる可能性があるが、数多くのコンタクトを設けることができるため、少なくともＱ値の向上は図ることができる。
【００４９】
上述の例では、ＭＩＭ容量素子の場合を例示し、説明したが、これに限らず、本発明にかかる容量素子は、ＰＩＰ容量素子、ＭＩＳ容量素子であってもよい。
【００５０】
【発明の効果】
本発明により、下部電極とシリコン基板間の寄生容量を増加させずに、直列抵抗を小さくし、高いＱ値を保つことのできる容量素子を提供することができる。
【図面の簡単な説明】
【図１】本発明にかかるＭＩＭ容量素子を上方から見た図である。
【図２】本発明にかかるＭＩＭ容量素子の断面図である。
【図３】本発明にかかるＭＩＭ容量素子の断面図である。
【図４】本発明にかかるＭＩＭ容量素子を斜めから見た３次元図である。
【図５】本発明にかかるＭＩＭ容量素子の製造方法を説明するための図である。
【図６】本発明の別の例にかかるＭＩＭ容量素子を上方から見た図である。
【図７】本発明の別の例にかかるＭＩＭ容量素子を上方から見た図である。
【図８】本発明の別の例にかかるＭＩＭ容量素子を上方から見た図である。
【図９】本発明の別の例にかかるＭＩＭ容量素子を上方から見た図である。
【図１０】従来のＭＩＭ容量素子を上方から見た図である。
【図１１】従来のＭＩＭ容量素子の断面図である。
【図１２】一般的なＭＩＭ容量素子における簡易等価回路図である。
【図１３】従来のＰＩＰ容量素子の断面図及び３次元図である。
【符号の説明】
１  上部電極  ２  下部電極  ３  上部電極用コンタクト
４  下部電極用スルーホールコンタクト  ５  貫通穴
６  絶縁膜層  ７  第１層配線  ８  第２層配線
９  スルーホール
【図１】
0003987703.tif 000002
【図２】
0003987703.tif 000003
【図３】
0003987703.tif 000004
【図４】
0003987703.tif 000005
【図５】
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【図６】
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【図７】
0003987703.tif 000008
【図８】
0003987703.tif 000009
【図９】
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【図１０】
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【図１１】
0003987703.tif 000012
【図１２】
0003987703.tif 000013
【図１３】
0003987703.tif 000014