(57)【特許請求の範囲】
【請求項１】
入力信号をフィルタリングして出力する前置フィルタと、前記前置フィルタの出力信号とシフトレジスタに格納した判定結果に基づく帰還信号とを加算し、その加算後の信号を判定基準に従って判定し、その判定結果を前記シフトレジスタに順次格納する判定回路とを備えた判定帰還型等化器において、
前記判定回路は、前記前置フィルタの出力信号と前記帰還信号とを加算する加算器と、基準レベルに対する前記加算器の出力信号の大小を判定し、その判定結果を前記シフトレジスタに出力する判定器と、前記シフトレジスタに格納された判定結果に基づいて帰還量を演算し、該帰還量に応じた帰還信号を出力する帰還フィルタとを備え、
前記帰還フィルタは、
前記シフトレジスタの内容を監視する監視回路と、
複数の信号レベルを生成する第１信号レベル生成回路と、
前記監視結果が入力され、該監視結果に基づいて前記複数の信号レベルのうちの１つを選択し、その選択した信号レベルを基準レベルとして前記判定器に出力する第１選択回路と、
複数の信号レベルを生成する第２信号レベル生成回路と、
前記監視結果が入力され、該監視結果に基づいて前記複数の信号レベルと前記判定結果に基づく帰還量のうちの１つを選択し、その選択した信号を出力する第２選択回路と、
前記選択回路の出力信号をアナログ信号に変換し、該アナログ信号を前記帰還信号として出力するＤＡ変換器と、
を備えた判定帰還型等化器。
【請求項２】
請求項１に記載の判定帰還型等化器において、
前記シフトレジスタのレジスタ長を、入力信号の符号規則に対応させるようにした判定帰還型等化器。
【請求項３】
請求項１または請求項２に記載の判定帰還型等化器において、
前記シフトレジスタは、前記フィードバックフィルタのタップ数に対応する数のレジスタにより構成される第１レジスタ部と、複数のレジスタを含む第２レジスタ部とから構成された判定帰還型等化器。
【請求項４】
請求項１に記載の判定帰還型等化器において、
前記監視回路は、前記判定基準による判定誤りが前記シフトレジスタの中で局所に存在している場合、該誤りに基づいて帰還信号を出力するようにした判定帰還型等化器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はハードディスク装置のリードチャネルＩＣや高速データ通信機器に用いられる判定帰還型等化器の発散防止に関するものである。
【０００２】
磁気ディスク等のハードディスクから読み取りヘッドを介して読み出される記録データは、アナログ読み出し信号として読み出される。この読み出し信号は、リードチャネルＩＣ内の波形等化器でデジタル信号に変換され、そのデジタル信号に種々のデジタル処理が施されて、ＤＳＰ、マイコン等で構成されるデータ再生処理部に出力される。データ再生処理部では、入力された記録データに基づいて原データが再生される。
【０００３】
近年、このような記録データの再生動作を高速化するために、記録媒体への記録密度の向上及びデジタル信号処理速度の向上が図られている。そのため、波形等化器においても、処理の安定性と高速化が要求されている。
【０００４】
【従来の技術】
従来、ハードディスク装置を構成するリードチャネルＩＣには、ハードディスクから読み取りヘッドを介して読み出されたアナログ信号が入力される。リードチャネルＩＣでは、入力されたアナログ信号が波形等化器でデジタル信号に変換され、そのデジタル信号に所定のデジタル復号処理が施される。そして、そのデジタル復号信号はシリアル信号から所定のビット数のパラレル信号に変換されて、ホストコンピュータ等に出力される。
【０００５】
近年の記録データの読み出し動作の高速化に伴い、ＰＲＭＬ（パーシャルレスポンスと最尤復号）方式の波形等化器に代えて、判定帰還型等化器（ＤＦＥ:Decision Feedback Equalizer）が注目されている。ＰＲＭＬ方式の波形等化器は、高精度のディジタルフィルタとイコライザフィルタを必要とし、それらは高速化、回路の小型化の障害となる。それに比べて、判定帰還型等化器は、回路構成が簡単であるため、高速動作、小型化に向いている。
【０００６】
図５３は、判定帰還型等化器の第１従来例を示す。
ＤＦＥ１１は、前置フィルタ（フィードフォワード・フィルタ）１２、加算器１３、判定器１４、シフトレジスタ１５、フィードバックフィルタ１６を含む。前置フィルタ１２は、フィルタリング後の信号を加算器１３に出力する。加算器１３は、前置フィルタ１２の出力信号とフィードバックフィルタ１６の出力信号を加算し、加算結果を判定器１４に出力する。
【０００７】
判定器１４は、加算器１３の出力電圧と予め設定された基準電圧とを比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ１をシフトレジスタ１５に出力する。これにより、判定器１４は、加算器１３の出力信号をデジタル信号に変換する。
【０００８】
シフトレジスタ１５は、フィードバックフィルタ１６のタップ数に対応する数（図５３において８個）のレジスタ１５ａを含む。シフトレジスタ１５は、判定器１４から出力される判定信号Ｓ１を、クロック信号ＣＬＫに同期してサンプリングし、そのサンプリングデータを各レジスタ１５ａに順次記憶する。これにより、シフトレジスタ１５は、標本化された過去のデータを記憶する。
【０００９】
フィードバックフィルタ１６は、信号中に含まれる符号（シンボル）間干渉を取り除くように動作する。フィードバックフィルタ１６は、シフトレジスタ１５に記憶されたデータに基づいてフィードバックレスポンス、即ち加算器１３に出力する信号のアナログ量（帰還量）を演算する。
【００１０】
詳述すれば、フィードバックフィルタ１６は、ＦＩＲ(Finite Impulse Response )フィルタよりなり、タップ数分の乗算器１７、加算器１８、ディジタル−アナログ変換器（ＤＡＣ）１９を含む。フィードバックフィルタ１６は、各乗算器１７にてシフトレジスタ１５から入力される８ビットのデータと予め設定されたフィルタ係数ω７〜ω０をそれぞれ演算し、その演算結果を加算器１８にて加算する。そして、フィードバックフィルタ１６は、加算器１８の加算結果をＤＡＣ１９にてアナログ信号に変換し、そのアナログ信号を前記加算器１３に出力する。
【００１１】
従って、加算器１３、判定器１４、シフトレジスタ１５、フィードバックフィルタ１６はフィードバックループとなり、判定回路を構成する。そして、シフトレジスタ１５の１つのレジスタに記憶されたデータが、ディジタル信号である再生信号として出力される。このように構成されたＤＦＥ１１は、符号間干渉を取り除いた再生信号を出力する。
【００１２】
ところで、ＤＦＥ１１は、上記したようにフィードバックレスポンスを帰還量を、フィードバックフィルタ１６の各演算器１７及び加算器１８にて演算して求めている。そのため、読み出し速度は、各演算器１７及び加算器１８の演算速度は、読み出し速度を制限する。即ち、演算器１７，加算器１８の演算速度以上に読み出し速度を高速にすることができない。
【００１３】
図５４は、上記のＤＦＥ１１よりも読み出し速度の高速化が可能な判定帰還型等化器（ＤＦＥ）の第２従来例を示す。尚、図５３に示す第一従来例のＤＦＥ１１と同一構成部分は同一符号を付して説明する。
【００１４】
ＤＦＥ２１は、前置フィルタ１２、加算器１３、判定器１４、シフトレジスタ１５、フィードバックフィルタ２２を含む。フィードバックフィルタ２２は、デコーダ２３、メモリ（ＲＡＭ）２４、ＤＡＣ２５を含む。ＲＡＭ２４を用いることにより、このＤＦＥ２１は、ＲＡＭ−ＤＦＥと呼ばれる場合もある。
【００１５】
ＲＡＭ２４は、複数の領域２４ａを有し、各領域２４ａには、それぞれシフトレジスタ１５から出力される８ビットのデータのパターンに対応するフィードバックレスポンスのデータが記憶されている。これらのデータは、シフトレジスタ１５に記憶されるデータと所定のフィルタ係数ω７〜ω０を予め演算した演算結果である。
【００１６】
デコーダ２３は、シフトレジスタ１５から出力されるデータに基づいて、そのデータのパターンに対応する領域２４ａのうちの１つを選択するためのアドレス信号をＲＡＭ２４に出力する。ＲＡＭ２４は、入力されるアドレス信号により選択される領域２４ａに記憶したデータをＤＡＣ２５に出力する。ＤＡＣ２５は、入力されるデータをアナログ信号に変換し、そのアナログ信号をフィードバックレスポンスとして加算器１３に出力する。
【００１７】
このように構成されたフィードバックフィルタ２２は、デコーダ２３におけるデコードのための時間と、ＲＡＭ２４からフィードバックレスポンスを読み出すための時間しかかからない。この合計時間は、図５３のＤＦＥ１１のフィードバックフィルタ１６における演算時間よりも短い。これにより、ＤＦＥ２１は、読み出し速度の高速化を可能とする。
【００１８】
【発明が解決しようとする課題】
しかしながら、ハードディスク装置では記録媒体や読み取りヘッドの状態で磁気変化点での読み出し信号（ローレンツパルス）のレベルが低下したり、ノイズの影響で判定に必要なレベルを得られないことがある。このことは、判定器１４の判定誤りを引き起こし、シフトレジスタ１５に誤った値が記憶される。この誤った値がフィードバックループの加算器に帰還される誤り伝搬によって、フィードバックループが発散する。
【００１９】
この時、ＤＦＥ２１は、一つの状態（「０」又は「１」の何れか一方）の再生信号を継続して出力する、所謂固着した状態になる。そして、フィードバックループは、固着した状態で安定してしまい、入力信号に応じて「０」，「１」を出力する正常な状態に戻りにくくなっている。
【００２０】
このような場合、フィードバックループは正常な状態になるまでに時間がかかる。従って、ＤＦＥ２１は、エラーを含む再生信号を出力するため、ハードディスク装置は磁気ディスクの同じ領域に対する読み出し動作を繰り返し行わなければならない。このことは、データの読み出し時間を長くし、読み出し動作の高速化を妨げていた。
【００２１】
ところで、ハードディスク装置は、磁気ディスクの記録面を半径方向に同心円上に分割したトラックと、放射線状に分割したセクタにて管理している。そして、ハードディスク装置は、各セクタに同一量のデータを格納している。従って、各セクタの記録密度は、磁気ディスクの中心に近いセクタほど高くなる。そして、磁気ディスクは、一定の速度にて回転駆動される。
【００２２】
従って、磁気ディスクから各種情報を読み出した読み出し信号のシンボルレート（単位時間当たりに読み出すビット数）は、中心に近いセクタから読み出した読み出し信号ほど高くなる。即ち、読み出し信号の周波数特性は、情報を読み出すセクタの位置（中心からの距離）に対応して変化する。
【００２３】
読み出し信号に対する等化処理を正確に行うためには、読み出し信号の周波数特性の変化に応じてフィードバックフィルタ２２のＲＡＭ２４に記憶したフィルタレスポンスを短時間で変更する必要がある。しかしながら、外部からＲＡＭ２４の全てのフィルタレスポンスの書き換えには時間がかかる。その書き換え時間は、読み出し動作の高速化の妨げとなっていた。
【００２４】
本発明の目的は、フィードバックループの発散を防止して読み出し速度の高速化を図ることができる判定帰還型等化器を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、入力信号をフィルタリングして出力する前置フィルタと、前記前置フィルタの出力信号とシフトレジスタに格納した判定結果に基づく帰還信号とを加算し、その加算後の信号を判定基準に従って判定し、その判定結果を前記シフトレジスタに順次格納する判定回路とを備えた判定帰還型等化器において、前記判定回路は、前記前置フィルタの出力信号と前記帰還信号とを加算する加算器と、基準レベルに対する前記加算器の出力信号の大小を判定し、その判定結果を前記シフトレジスタに出力する判定器と、前記シフトレジスタに格納された判定結果に基づいて帰還量を演算し、該帰還量に応じた帰還信号を出力する帰還フィルタとを備え、前記帰還フィルタは、複数の信号レベルを生成する第１信号レベル生成回路と、前記監視結果が入力され、該監視結果に基づいて前記複数の信号レベルのうちの１つを選択し、その選択した信号レベルを基準レベルとして前記判定器に出力する第１選択回路と、  複数の信号レベルを生成する第２信号レベル生成回路と、前記監視結果が入力され、該監視結果に基づいて前記複数の信号レベルと前記判定結果に基づく帰還量のうちの１つを選択し、その選択した信号を出力する第２選択回路と、前記選択回路の出力信号をアナログ信号に変換し、該アナログ信号を前記帰還信号として出力するＤＡ変換器とを備えた。
【００３６】
請求項２に記載の発明は、請求項１に記載の判定帰還型等化器において、前記シフトレジスタのレジスタ長を、入力信号の符号規則に対応させるようにした。
【００３７】
請求項３に記載の発明は、請求項１または請求項２に記載の判定帰還型等化器において、前記シフトレジスタは、前記フィードバックフィルタのタップ数に対応する数のレジスタにより構成される第１レジスタ部と、複数のレジスタを含む第２レジスタ部とから構成された。
【００３８】
請求項４に記載の発明は、請求項１に記載の判定帰還型等化器において、前記監視回路は、前記判定基準による判定誤りが前記シフトレジスタの中で局所に存在している場合、該誤りに基づいて帰還信号を出力するようにした。
【００６６】
（作用）
請求項１に記載の発明によれば、シフトレジスタの内容を監視する監視回路の監視結果に基づいて、第１信号レベル生成回路にて生成された複数の信号レベルのうちの１つを選択して基準レベルとして判定器に出力し、第２信号レベル生成回路にて生成された複数の信号レベルと判定結果に基づく帰還量のうちの１つを選択し、その選択した信号をアナログ信号に変換して帰還信号として出力するようにしたため、固着が解消されて帰還フィルタの発散が停止される。
【００６７】
請求項２，３に記載の発明によれば、シフトレジスタのレジスタ長を、入力信号の符号規則に対応させるようにしたため、帰還フィルタの構成の増加が抑えられる。
【００６８】
請求項４に記載の発明によれば、シフトレジスタの中で局所に存在する判定誤りが符号規則に基づいて補正され、発散が防止される。
【００７８】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図１０に従って説明する。
【００７９】
尚、説明の便宜上、従来と同様の構成については同一の符号を付してその説明を一部省略する。
図１は、ハードディスク装置の概略構成を示す。
【００８０】
ハードディスク装置３１は、ホストコンピュータ３２に接続されている。ハードディスク装置３１は、ホストコンピュータ３２の書き込み要求に応答し、ホストコンピュータ３２から入力される記録データを記録媒体としての磁気ディスク３３に記録する。また、ハードディスク装置３１は、ホストコンピュータ３２の読み出し要求に応答し、磁気ディスク３３に記録された格納データを読み出し、ホストコンピュータ３２に出力する。
【００８１】
ハードディスク装置３１は、磁気ディスク３３、第１，第２モータＭ１，Ｍ２、ヘッド装置３４、信号処理回路３５、サーボ回路３６、マイクロプロセッサ（ＭＰＵ）３７、メモリ（ＲＡＭ）３８、ハードディスクコントローラ（ＨＤＣ）３９、インタフェース回路４０を含む。各回路３５〜４０は、バス４１に接続されている。
【００８２】
磁気ディスク３３は、第１モータＭ１により一定の回転数にて回転駆動される。ヘッド装置３４は、第２モータＭ２により磁気ディスク３３の半径方向に位置制御される。ヘッド装置３４は、磁気ディスク３３に記録された情報を読み出してリード信号ＲＤとして信号処理回路３５に出力する。
【００８３】
信号処理回路（リード／ライトチャネルＩＣと呼ばれる）３５は、リード信号ＲＤを、そのリード信号ＲＤに同期してサンプリングしてディジタル信号に変換する。信号処理回路３５は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。
【００８４】
サーボ回路３６は、バス４１を介して信号処理回路３５の出力信号が入力される。サーボ回路３６は、第１モータＭ１を制御し、磁気ディスク３３を一定速度にて回転駆動させる。サーボ回路３６は、出力信号に含まれるサーボのための情報に基づいて、第２モータＭ２を制御し、ヘッド装置３４を目的のトラックにオントラックさせる。
【００８５】
ＭＰＵ３７は、ＲＡＭ３８に予め記憶されたプログラムデータに基づいて、ホストコンピュータ３２から入力される書き込み／読み出し処理等のためのコマンドを解析し、バス４１を介してＨＤＣ３９等に制御のための信号を出力する。ＨＤＣ３９は、ＭＰＵ３７から入力される信号に基づいて、信号処理回路３５、サーボ回路３６を制御する。ＨＤＣ３９は、バス４１を介して信号処理回路３５の出力信号を入力する。
【００８６】
ＨＤＣ３９は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばＥＣＣ(Error Correcting Code )誤り訂正処理等の処理を行い、その処理後のデータをバス４１を介してインタフェース回路４０に出力する。インタフェース回路４０は、所定の通信方式に基づいてＨＤＣ３９の出力データを変換して読み出しデータとしてホストコンピュータ３２へ出力する。
【００８７】
ＨＤＣ３９には、ホストコンピュータ３２から書き込みデータがインタフェース回路４０を介して入力される。ＨＤＣ３９は、書き込みデータに誤り訂正のためのデータを付加し、バス４１を介して信号処理回路３５に出力する。信号処理回路３５は、ＨＤＣ３９の出力データをヘッド装置３４を介して磁気ディスク３３に書き込む。
【００８８】
次に、信号処理回路３５の構成を、書き込み動作、読み出し動作に対応して図２に従って説明する。
［書き込み動作］
図１のＭＰＵ３７から出力される書き込みデータ（ライトデータ）は、インタフェース回路４２を介してスクランブラ４３に入力される。スクランブラ４３は、所定の方式により書き込みデータのビットの並ぶ順序を変更する処理を行い、その処理後のデータをエンコーダ４４に出力する。
【００８９】
エンコーダ４４は、スクランブラ４３の出力データを予め定められたＲＬＬコード(run-length limited code：詳しくはＲＬＬ（１，７）コード）に基づいて符号化する。更に、エンコーダ４４は、符号化後のデータに読み取り動作を制御するためのプリアンブルデータ等の制御データを付加する。エンコーダ４４は、処理後の信号をライトプリコンペ４５に出力する。
【００９０】
ライトプリコンペ４５は、磁気ディスク３３にデータを書き込むタイミングを補正するタイミング補正を行う。このタイミング補正は、磁気ディスク３３に書き込んだ情報（「０」，「１」に対応する磁極）の位置が隣接する磁極の影響を受けてずれるのを防ぐために行われる。ライトプリコンペ４５は、補正処理後のデータをＮＲＺＩ形式にてライトフリップフロップ（ライトＦ／Ｆ）４６に出力する。
【００９１】
ライトＦ／Ｆ４６は、ライトプリコンペ４５の出力信号に基づいて、ヘッド装置３４を構成するライトヘッド３４ａにライト信号ＷＤを出力する。ライトヘッド３４ａはコイルよりなる。ライトＦ／Ｆ４６は、磁気ディスク３３に書き込む記録データに対応した電流を供給する。この電流によって磁気ディスク３３に磁極を形成することにより、データ、プリアンブル、シンクバイトを含むデータを磁気ディスク３３に記録する。
【００９２】
［読み出し動作］
ヘッド装置３４を構成するリードヘッド３４ｂは、ＭＲ(Magneto Resistive )ヘッドよりなる。リードヘッド３４ｂは、磁気ディスク３３の磁極の変化に応じた値のリード信号ＲＤを可変ゲインアンプ（ＶＧＡ）４７に出力する。ＶＧＡ４７は、オートゲインコントローラ（ＡＧＣ）４７ａを含む。ＶＧＡ４７は、リード信号ＲＤを増幅し、その増幅した信号を判定帰還型等化器（ＤＦＥ）４８に出力する。ＡＧＣ４７ａは、ＶＧＡ４７の出力信号の振幅が所定の振幅となるように、ＶＧＡ４７のゲインを制御する。従って、ＶＧＡ４７とＡＧＣ４７ａは、信号の振幅を制御する制御ループを構成する。
【００９３】
ＤＦＥ４８にはタイミングクロック再生用ＰＬＬ回路４９が接続されている。ＰＬＬ回路４９は、ＤＦＥ４８の出力信号に基づいて、リード信号ＲＤに同期引き込みしたクロック信号ＳＣＫを生成する。ＤＦＥ４８は、クロック信号ＳＣＫに基づいて、ＶＧＡ４７の出力信号を波形等化処理してディジタル信号に変換し、その信号をデコーダ５０に出力する。
【００９４】
デコーダ５０は、ＤＦＥ４８の出力信号をＲＬＬコードに基づいて復号化し、その復号データをデスクランブラ５１に出力する。デスクランブラ５１は、所定の方式によりデコーダ５０の出力データのビットの並べ替えを行いリードデータを生成する。そのリードデータはインタフェース回路５２を介して図１のＭＰＵ３７に出力される。
【００９５】
前記ＤＦＥ４８は、処理後の信号を制御データ検出回路５３に出力する。制御データ検出回路５３は、記録データの読み出し動作を制御するための制御データ（プリアンブル、シンクバイト）と、サーボのための情報（サーボマーク）を検出し、検出した情報に応じた検出信号をシーケンス制御回路５４、ＭＰＵ３７に出力する。
【００９６】
シーケンス制御回路５４は、前記検出信号、ＭＰＵ３７から書き込み／読み出しを制御するための制御信号が入力される。シーケンス制御回路５４は、検出信号、制御信号に基づいて、所定の書き込み／読み出しシーケンスに従って上記の各回路４２〜５３を制御する。
【００９７】
ＭＰＵ３７は、信号処理回路３５に読み出し動作の開始を指示する。その後、ＭＰＵ３７は、シンクバイト検出信号を入力すると、そのシンクバイト検出信号に応答して、シンクバイトに続くリードデータを記録データ（データ）として扱い、この記録データに対する処理を行う。
【００９８】
次に、ＤＦＥ４８の構成を、図３に従って詳述する。尚、図５４の従来例と同様の構成については同一の符号を付して説明する。
ＤＦＥ４８は、前置フィルタ１２、加算器１３、判定器１４、シフトレジスタ６１、フィードバックフィルタ（ＦＢフィルタ）６５を含む。加算器１３、判定器１４、シフトレジスタ６１、ＦＢフィルタ６５は判定回路を構成する。
【００９９】
前置フィルタ１２には、図２のＶＧＡ４７の出力信号が入力される。前置フィルタ１２は、入力信号のＳ／Ｎ比を最大にするような波形の信号生成を行う。これにより、前置フィルタ１２は、フィルタリング後の信号Ｓ１を加算器１３に出力する。加算器１３は、前置フィルタ１２の出力信号Ｓ１と、ＦＢフィルタ６５から出力される帰還信号Ｓ２とを加算演算し、その演算後の信号Ｓ３を判定器１４に出力する。
【０１００】
判定器１４には、基準電圧Ｒｅｆが入力される。判定器１４は、信号Ｓ３の電圧と基準電圧Ｒｅｆを比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ４をシフトレジスタ６１に出力する。これにより、判定器１４は、加算器１３の出力信号Ｓ３をデジタル信号に変換する。
【０１０１】
シフトレジスタ６１は、第１レジスタ部６２と第２レジスタ部６３を含む。第１，第２レジスタ部６２，６３は、複数のレジスタ６４をそれぞれ含む。各レジスタ６４にはサンプリングデータが順次記憶される。そして、シフトレジスタ６１に記憶するデータの数、即ち、シフトレジスタ６１が含むレジスタ６４の総数は、図２のエンコーダ４４，デコーダ５０にて用いられる伝達符号規則に対応している。
【０１０２】
本実施形態では、第１レジスタ部６２は、従来のシフトレジスタ１５（図５４参照）と同様に、ＦＢフィルタ６５のタップ数に対応する数（図３において８個）のレジスタ６４を含む。第２レジスタ部６３は、本実施形態では４個のレジスタ６４を含む。
【０１０３】
従って、シフトレジスタ６１は、１２個のレジスタ６４を含む。これにより、シフトレジスタ６１は、標本化された過去の１２ビットのデータを記憶する。シフトレジスタ６１は、記憶したデータをＦＢフィルタ６５に出力する。
【０１０４】
ＦＢフィルタ６５は、アドレス変換ユニット６６、メモリ（ＲＡＭ）２４、ディジタル−アナログ変換器（ＤＡＣ）２５、発散監視回路６７、選択回路６８、信号レベル生成回路６９を含む。
【０１０５】
アドレス変換ユニット６６は、シフトレジスタ６１の第１レジスタ部６２から入力される８ビットのデータをデコードし、その結果をアドレス信号としてＲＡＭ２４に出力する。
【０１０６】
ＲＡＭ２４は、図５４に示す従来例の構成と同じであるため、図５４を用いてその構成を詳述する。即ち、ＲＡＭ２４は、複数の領域２４ａを有し、各領域２４ａには、それぞれシフトレジスタ６１から出力される８ビットのデータのパターンに対応するフィードバックレスポンスが記憶されている。これらのフィードバックレスポンスは、シフトレジスタ６１に記憶されるデータと所定のフィルタ係数ω７〜ω０を予め演算した演算結果が記憶されている。
【０１０７】
図３のＲＡＭ２４は、アドレス変換ユニット６６から入力されるアドレス信号により１つの領域を選択する。そして、ＲＡＭ２４は、選択した領域から読み出したデータをＤＡＣ２５に出力する。
【０１０８】
ＤＡＣ２５は、入力されるデータをアナログ信号に変換し、そのアナログ信号をフィードバックレスポンス（帰還信号Ｓ２）として加算器１３に出力する。従って、加算器１３、判定器１４、シフトレジスタ６１、アドレス変換ユニット６６、ＲＡＭ２４、及びＤＡＣ２５は、フィードバックループ（ＦＢループ）を構成する。
【０１０９】
前記アドレス変換ユニット６６は、第１，第２レジスタ部６２，６３から入力されるデータを発散監視回路６７に出力する。発散監視回路６７は、入力されるデータに基づいて、ＦＢループが発散しているか否かを判断する。
【０１１０】
詳述すれば、前記シフトレジスタ６１は、図２のエンコーダ４４にて生成される伝達符号規則に対応した１２個のレジスタ６４を含む。エンコーダ４４は、ＲＬＬ（１，７）コードに基づいて入力データを符号化したビット列を生成する。この符号化されたデータは、 (101)〜(100000001) の値を取りうる。即ち、符号化されたデータは、「０」を連続して１個〜７個含む。そのため、シフトレジスタ６１に「０」が８個以上連続したビット列のデータが記憶された場合、そのデータには誤りが含まれる。従って、エンコーダ４４の符号化により生成されないビット列がシフトレジスタ６１に記憶された場合、そのビット列には誤りデータが含まれていることになる。
【０１１１】
従って、発散監視回路６７は、アドレス変換ユニット６６から入力されるデータに、伝達符号規則に対応していないビット列が含まれるか否かを監視し、その監視結果に基づいてＦＢループが発散しているか否かを判断する。発散監視回路６７は、判断結果、即ちＦＢループの状態とＦＢループが発散している時に判定器１４から出力される固着した判定信号Ｓ４の状態とに基づく値の選択信号ＳＥＬを出力する。
【０１１２】
例えば、発散監視回路６７は、ＦＢループが発散していないと判断した場合に値「０」の選択信号ＳＥＬを出力する。発散監視回路６７は、ＦＢループが発散し、且つ判定信号Ｓ４が値「１」に固着している場合、値「１」の選択信号ＳＥＬを出力する。発散監視回路６７は、ＦＢループが発散し、且つ判定信号Ｓ４が値「０」に固着している場合、値「２」の選択信号ＳＥＬを出力する。
【０１１３】
選択回路６８には信号レベル生成回路６９が接続されている。信号レベル生成回路６９は、判定器１４の基準レベルに対応した複数の信号レベルを生成する機能を有する。判定器１４は、基準電圧を基準レベルとしている。従って、信号レベル生成回路６９は、複数の信号レベルとして複数の基準電圧Ｒｅｆ１，Ｒｅｆ２，Ｒｅｆ３を生成する。尚、判定器１４が電流を基準レベルとした場合、信号レベル生成回路は信号レベルとして複数の値の電流を生成する構成とする。
【０１１４】
信号レベル生成回路６９は、第１基準電圧Ｒｅｆ１の値を、判定器１４の入力信号の中間電圧（＝（最高電圧＋最低電圧）／２）とする。そして、信号レベル生成回路６９は、第２，第３基準電圧Ｒｅｆ２，Ｒｅｆ３の値が、（第３基準電圧Ｒｅｆ３＜第１基準電圧Ｒｅｆ１＜第２基準電圧Ｒｅｆ２）となるように生成する。そして、信号レベル生成回路６９は、生成した各基準電圧Ｒｅｆ１〜Ｒｅｆ３を選択回路６８に出力する。
【０１１５】
選択回路６８は、選択信号ＳＥＬの値に基づいて、各基準電圧Ｒｅｆ１〜Ｒｅｆ３の内の１つを選択する。具体的には、選択回路６８は、値「０」の選択信号ＳＥＬに応答して第１基準電圧Ｒｅｆ１を、値「１」の選択信号ＳＥＬに応答して第２基準電圧Ｒｅｆ２を、値「２」の選択信号ＳＥＬに応答して第３基準電圧Ｒｅｆ３を選択する。そして、選択回路６８は、選択した電圧を基準電圧Ｒｅｆとして判定器１４に出力する。
【０１１６】
判定器１４は、入力される基準電圧Ｒｅｆに基づいて、その基準電圧Ｒｅｆよりも入力信号Ｓ３の電圧が高いか低いかを判定し、その判定結果に基づいて「１」又は「０」の判定信号Ｓ４を出力する。即ち、基準電圧Ｒｅｆは判定器１４の判定基準である。その基準電圧Ｒｅｆの値は、選択信号ＳＥＬ、即ち、ＦＢループの状態に応じて変更される。即ち、ＦＢフィルタ６５は、ＦＢループの状態を監視し、その監視結果に基づいて、判定器１４の判定基準を変更する。
【０１１７】
次に、上記のように構成されたＤＦＥ４８の作用を、図４〜図１０に従って説明する。
先ず、ＦＢループの発散の状態を、図４に従って説明する。
【０１１８】
図４は、時刻（ｋ−３）〜（ｋ＋２）におけるサンプリング点ａ(k-3) 〜ａ(k+2) に対する磁気ディスク３３にデータを書き込むためのライト電流、リードヘッド３４ｂによるリード信号ＲＤの波形、そのリード信号ＲＤに基づく加算器１３の出力信号Ｓ３の波形を示す。
【０１１９】
リード信号ＲＤは、ライト信号の変化点（サンプリング点ａ(k-1) ，ａ(k) の間）において最大値をとるローレンツパルスである。図３の前置フィルタ１２は、リード信号ＲＤに基づいて、Ｓ／Ｎ比が最大となるような波形の信号Ｓ１を生成する。加算器１３は、信号Ｓ１にＦＢフィルタ６５から出力される帰還信号Ｓ２を加算した信号Ｓ３を出力する。判定器１４は、各サンプリング点ａ(k-3) 〜ａ(k+2) において、信号Ｓ３の電圧と基準電圧Ｒｅｆを比較し、その比較結果を判定信号Ｓ４として出力する。
【０１２０】
ＦＢループに誤りが伝搬されると、加算器１３の出力信号Ｓ３は、図４の一点鎖線で示すように、低下する。信号Ｓ３は、サンプリング点ａ(k+1) ，ａ(k+2) において、基準電圧Ｒｅｆよりも低い電圧で安定する。このため、判定器１４は、サンプリング点ａ(k+1) ，ａ(k+2) において「０」の判定信号Ｓ４を出力する。この判定信号Ｓ４がＦＢループに伝搬されてそのＦＢループが発散することにより、判定器１４から出力される判定信号Ｓ４が一つの値に固着する。
【０１２１】
次に、ＤＦＥ４８の状態遷移を図５に従って説明する。
ＤＦＥ４８は、ステート１〜ステート６の状態を取る。ＤＦＥ４８は、判定器１４の入力信号Ｓ３の値に基づいて、状態を変更する。尚、各ステート１〜６の上の記載において、「＋ｑ」，「＋ｒ」，「−ｒ」，「−ｑ」は各ステート１〜６における入力信号の理論値を示し、「０」，「１」は判定結果である判定器１４から出力される判定信号Ｓ４に対してＦＢフィルタ６５による”１＋Ｄ”演算の演算結果を排他的論理和演算（ＥＯＲ演算）した結果を示す。この演算結果はＮＲＺＩ形式であり、ＤＦＥ４８の出力である。尚、”１＋Ｄ”演算は、その時の判定結果と、次の判定結果を加算する演算である。
【０１２２】
即ち、入力信号Ｓ３の値が最も低い（Ｒｅｆ−ｑ，又はその近傍）時、ＤＦＥ４８はステート４にある。この時、判定器１４は、入力信号Ｓ３に基づいて「０」を判定信号Ｓ４を出力している。
【０１２３】
次に、入力信号Ｓ３の値が高く（Ｒｅｆ−ｒ）なると、ＤＦＥ４８はステート４からステート５へ遷移する。この時、判定器１４は、ステート４における値「０」の判定信号Ｓ４を出力する。従って、ステート４において、ＤＦＥ４８は，ステート４における判定信号Ｓ４の値「０」と、ステート５における判定信号Ｓ４の値「０」をＥＯＲ演算した結果、「０」を出力する。
【０１２４】
そして、入力信号Ｓ３の値が基準電圧Ｒｅｆよりも高く（Ｒｅｆ＋ｒ）なると、図６に示すように、ＤＦＥ４８はステート５からステート６へ遷移する。この時、判定器１４は、値「１」の判定信号Ｓ４を出力する。従って、ＤＦＥ４８は、ステート５における判定信号Ｓ４の値「０」と、ステート６における判定信号Ｓ４の値「１」をＥＯＲ演算した結果、「１」を出力する。
【０１２５】
更に入力信号Ｓ３の値が高く（Ｒｅｆ＋ｑ）なると、ＤＦＥ４８はステート６からステート１へ遷移する。この時、判定器１４は、「１」の判定信号Ｓ４を出力する。従って、ＤＦＥ４８は、ステート６における判定信号Ｓ４の値「１」と、ステート１における判定信号Ｓ４の値「１」をＥＯＲ演算した結果、「０」を出力する。
【０１２６】
同様にして入力信号Ｓ３の値が低くなる場合について説明すれば、入力信号Ｓ３の値が低く（Ｒｅｆ＋ｒ）なると、ＤＦＥ４８はステート１からステート２へ遷移する。この時、判定器１４は、「１」の判定信号Ｓ４を出力する。従って、ＤＦＥ４８は、ステート１における判定信号Ｓ４の値「１」とステート２における判定信号Ｓ４の値「１」を演算した結果、「０」を出力する。
【０１２７】
次に、入力信号Ｓ３の値が基準電圧Ｒｅｆよりも低く（Ｒｅｆ−ｒ）なると、ＤＦＥ４８はステート２からステート３へ遷移する（図６参照）。この時、判定器１４は、「０」の判定信号Ｓ４を出力する。従って、ＤＦＥ４８は、ステート２における判定信号Ｓ４の値「１」と，ステート３における判定信号Ｓ４の値「０」をＥＯＲ演算した結果、「１」を出力する。
【０１２８】
更に入力信号Ｓ３の値が低く（Ｒｅｆ−ｑ）なると、ＤＦＥ４８はステート３からステート４へ遷移する。この時、判定器１４は、「０」の判定信号Ｓ４を出力する。従って、ＤＦＥ４８は、ステート３における判定信号Ｓ４の値「１」と、ステート４における判定信号Ｓ４の値「０」をＥＯＲ演算した結果、「０」を出力する。
【０１２９】
尚、ステート６にある時に入力信号Ｓ３のレベルが変化しない、即ち、次の入力信号Ｓ３の値が（Ｒｅｆ＋ｒ）の場合、ＤＦＥ４８はステート６からステート２へ遷移する。また、ステート３にある時に入力信号Ｓ３のレベルが変化しない、即ち、次の入力信号Ｓ３の値が（Ｒｅｆ−ｒ）の場合、ＤＦＥ４８は、ステート３からステート５へ遷移する。
【０１３０】
誤り伝搬が発生すると、判定器１４の入力信号Ｓ３の値の変化が小さくなる。これにより、ＤＦＥ４８は、ステート２からステート３へ遷移できなくなり、ステート１に滞在する。この時、判定器１４は、値「１」の判定信号Ｓ４を継続出力する。また、ＤＦＥ４８は、ステート５からステート６へ遷移できなくなり、ステート４に滞在する。この時、判定器１４は、値「０」の判定信号Ｓ４を継続出力する。
【０１３１】
図３の発散監視回路６７は、この継続する値「１」の判定信号Ｓ４によりＦＢループの発散を検出し、値「１」の選択信号ＳＥＬを出力する。この選択信号ＳＥＬに応答し、選択回路６８は、第２基準電圧Ｒｅｆ２を選択し、基準電圧Ｒｅｆとして判定器１４に出力する。即ち、判定器１４の判定基準を高くする。
【０１３２】
これにより、図７に示すように、状態が遷移するしきい値がステート２側にずれる。すると、図８に示すように、判定器１４は、前置フィルタ１２の出力信号Ｓ１が正の値であっても、第２基準電圧Ｒｅｆ２以下であれば負と判断し、「０」の判定信号Ｓ４を出力する。即ち、判定器１４は、「０」の判定信号Ｓ４を出力しやすくなる。これにより、発散監視回路６７は、負の信号に対する判定器１４の感度を高くする。ＤＦＥ４８は、負のリード信号ＲＤを捉えやすくなる。
【０１３３】
従って、ＤＦＥ４８は、ステート２からステート３へ遷移する度合いが高くなる。これにより、ＤＦＥ４８は、判定信号Ｓ４の固着を防ぎ、ＦＢループの発散を防止する。
【０１３４】
別の例として、誤り伝搬が発生すると、ＤＦＥ４８は、ステート５からステート６に遷移できなくなり、ステート５，３，４を巡回する。この時、判定器１４は、値「０」の判定信号Ｓ４を継続して出力する。
【０１３５】
図３の発散監視回路６７は、この継続する値「０」の判定信号Ｓ４によりＦＢループの発散を検出し、値「２」の選択信号ＳＥＬを出力する。この選択信号ＳＥＬに応答し、選択回路６８は、第３基準電圧Ｒｅｆ３を選択し、基準電圧Ｒｅｆとして判定器１４に出力する。即ち、判定器１４の判定基準を低くする。
【０１３６】
これにより、図９に示すように、状態が遷移するしきい値がステート５側にずれる。すると、図１０に示すように、判定器１４は、前置フィルタ１２の出力信号Ｓ１が負の値であっても、第３基準電圧Ｒｅｆ３以上であれば正と判断し、「１」の判定信号Ｓ４を出力する。即ち、判定器１４は、「１」の判定信号を出力しやすくなる。これにより、発散監視回路６７は、正の信号に対する判定器１４の感度を高くする。ＤＦＥ４８は、正のリード信号ＲＤを捉えやすくなる。
【０１３７】
従って、ＤＦＥ４８は、ステート５からステート６へ遷移する度合いが高くなる。これにより、ＤＦＥ４８は、判定信号Ｓ４の固着を防ぎ、ＦＢループの発散を防止する。
【０１３８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）発散監視回路６７にてシフトレジスタ６１に格納された判定結果を監視し、判定結果が１つの値に固着している場合に、判定回路の判定基準を変更するようにした。これにより、固着した判定結果と異符号となる入力信号を検出し易く、固着した判定結果と同符号となる入力信号を検出し難くなる。その結果、判定基準の固着が解消され、帰還フィルタの発散が停止される。これにより、リード信号の誤りが少なくなるので、データの読み出し時間を短縮することができる。
【０１３９】
（２）複数の基準電圧Ｒｅｆ１〜Ｒｅｆ３を生成する信号レベル生成回路６９を備え、発散監視回路６７の判定結果に基づいて、選択回路６８にて複数の基準電圧のうちの１つを選択し、その選択した基準電圧を判定器１４の基準電圧Ｒｅｆとするようにした。その結果、判定回路の判定基準を監視結果に基づいて容易に変更することができる。
【０１４０】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１１に従って説明する。
図１１は、本実施形態の判定帰還型等化器（ＤＦＥ）７０のブロック回路図を示す。尚、説明の便宜上、図３の第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１４１】
ＤＦＥ７０は、前置フィルタ１２、加算器１３、判定器１４、シフトレジスタ６１、フィードバックフィルタ（ＦＢフィルタ）７１を含む。
ＦＢフィルタ７１は、アドレス変換ユニット６６、メモリ（ＲＡＭ）２４、ディジタル−アナログ変換器（ＤＡＣ）２５、発散監視回路６７、選択回路６８、信号レベル生成回路７２、加算器７３を含む。
【０１４２】
アドレス変換ユニット６６は、シフトレジスタ６１の第１レジスタ部６２から入力される８ビットのデータをデコードし、その結果をアドレス信号としてＲＡＭ２４に出力する。
【０１４３】
ＲＡＭ２４は、複数の領域を有し、各領域には、それぞれシフトレジスタ６１から出力される８ビットのデータのパターンに対応するフィードバックレスポンスが記憶されている。ＲＡＭ２４は、アドレス変換ユニット６６から入力されるアドレス信号により１つの領域を選択する。そして、ＲＡＭ２４は、選択した領域から読み出したデータをＤＡＣ２５に出力する。ＤＡＣ２５は、入力されるデータをアナログ信号に変換し、そのアナログ信号をフィードバックレスポンス（帰還信号Ｓ２）として加算器１３に出力する。
【０１４４】
前記アドレス変換ユニット６６は、第１，第２レジスタ部６２，６３から入力されるデータを発散監視回路６７に出力する。
発散監視回路６７は、アドレス変換ユニット６６から入力される１２ビットのデータに、伝達符号規則に対応していないビット列が含まれるか否かを監視し、その監視結果に基づいてＦＢループが発散しているか否かを判断する。発散監視回路６７は、判断結果、即ちＦＢループの状態とＦＢループが発散している時に判定器１４から出力される固着した判定信号Ｓ４の状態とに基づく値の選択信号ＳＥＬを選択回路６８に出力する。
【０１４５】
例えば、発散監視回路６７は、ＦＢループが発散していないと判断した場合に値「０」の選択信号ＳＥＬを出力する。発散監視回路６７は、ＦＢループが発散し、且つ判定信号Ｓ４が値「１」に固着している場合、値「１」の選択信号ＳＥＬを出力する。発散監視回路６７は、ＦＢループが発散し、且つ判定信号Ｓ４が値「０」に固着している場合、値「２」の選択信号ＳＥＬを出力する。尚、選択信号ＳＥＬの値は適宜変更されてもよい。
【０１４６】
選択回路６８には、信号レベル生成回路７２が接続されている。信号レベル生成回路７２は、複数の信号レベルとして複数のオフセット信号Ｏｆｆ１，Ｏｆｆ２，Ｏｆｆ３を生成する。尚、判定器１４が電流を基準レベルとした場合、信号レベル生成回路７２は信号レベルとして複数の値の電流を生成する構成としてもよい。
【０１４７】
信号レベル生成回路７２は、第１オフセット信号Ｏｆｆ１の値を「０」とする。そして、信号レベル生成回路７２は、第２，第３オフセット信号Ｏｆｆ２，Ｏｆｆ３の値が、（第３オフセット信号Ｏｆｆ３＞第１オフセット信号Ｏｆｆ１＞第２オフセット信号Ｏｆｆ２）となるように生成する。第１オフセット信号Ｏｆｆ１の値が「０」であるため、第２オフセット信号Ｏｆｆ２は負の値となる。尚、第２，第３オフセット信号Ｏｆｆ２，Ｏｆｆ３の絶対値は同じとしている。そして、信号レベル生成回路７２は、生成した各オフセット信号Ｏｆｆ１〜Ｏｆｆ３を選択回路６８に出力する。
【０１４８】
選択回路６８は、選択信号ＳＥＬの値に基づいて、各オフセット信号Ｏｆｆ１〜Ｏｆｆ３の内の１つを選択する。具体的には、選択回路６８は、値「０」の選択信号ＳＥＬに応答して第１オフセット信号Ｏｆｆ１を、値「１」の選択信号ＳＥＬに応答して第２オフセット信号Ｏｆｆ２を、値「２」の選択信号ＳＥＬに応答して第３オフセット信号Ｏｆｆ３を選択する。そして、選択回路６８は、選択した電圧をオフセット信号Ｏｆｆとして加算器７３に出力する。
【０１４９】
加算器７３には、ＲＡＭ２４の出力信号が入力される。加算器７３は、ＲＡＭ２４の出力信号とオフセット信号Ｏｆｆとを加算し、その加算結果をＤＡＣ２５に出力する。これにより、加算器１３には、選択信号ＳＥＬに基づいて第１〜第３オフセット信号Ｏｆｆ１〜Ｏｆｆ３のうちの何れか１つが加算されたフィードバックレスポンス（帰還信号Ｓ２）が帰還される。
【０１５０】
前記ＦＢループが発散していない場合、発散監視回路６７は値「０」の選択信号ＳＥＬを出力する。これにより、第１オフセット信号Ｏｆｆ１が選択されてＲＡＭ２４の出力信号に加算される。第１オフセット信号Ｏｆｆ１の値は「０」である。従って、ＦＢループが発散していない場合、加算器１３には、ＲＡＭ２４の出力信号がフィードバックレスポンスとして帰還される。
【０１５１】
ＦＢループが「１」に固着している場合、発散監視回路６７は、値「１」の選択信号ＳＥＬを出力する。これにより、第２オフセット信号Ｏｆｆ２が選択されてＲＡＭ２４の出力信号に加算される。この第２オフセット信号Ｏｆｆ２は負の値である。従って、加算器１３には、ＲＡＭ２４の出力信号より第２オフセット信号Ｏｆｆ２の分だけ小さな値のフィードバックレスポンスが帰還される。
【０１５２】
即ち、ＦＢフィルタ７１は、ＲＡＭ２４の出力データに対するアナログ信号を負方向にオフセットする。このことは、第一実施形態において判定器１４の基準電圧を高くすることと等価となる。これにより、判定器１４は、「０」の判定信号Ｓ４を出力しやすくなる。即ち、発散監視回路６７は、負の信号に対する判定器１４の感度を高くする。これにより、第一実施形態と同様に、ＤＦＥ７０は、判定信号Ｓ４の固着を防ぎ、ＦＢループの発散を防止する。
【０１５３】
ＦＢループが「０」に固着している場合、発散監視回路６７は、値「２」の選択信号ＳＥＬを出力する。これにより、第３オフセット信号Ｏｆｆ３が選択されてＲＡＭ２４の出力信号に加算される。この第３オフセット信号Ｏｆｆ３は正の値である。従って、加算器１３には、ＲＡＭ２４の出力信号より第３オフセット信号Ｏｆｆ３の分だけ大きな値のフィードバックレスポンスが帰還される。
【０１５４】
即ち、ＦＢフィルタ７１は、ＲＡＭ２４の出力データに対するアナログ信号を正方向にオフセットする。このことは、第一実施形態において判定器１４の基準電圧を低くすることと等価となる。これにより、判定器１４は、「１」の判定信号Ｓ４を出力しやすくなる。即ち、発散監視回路６７は、正の信号に対する判定器１４の感度を高くする。これにより、第一実施形態と同様に、ＤＦＥ７０は、判定信号Ｓ４の固着を防ぎ、ＦＢループの発散を防止する。
【０１５５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第一実
施形態の（１）と同じ効果を奏する。
【０１５６】
（２）発散監視回路６７の判定結果に基づいて、ＤＡＣ２５にて帰還量をオフセットするようにした。これにより、判定回路の判定基準を簡単な構成で容易に変更することができる。
【０１５７】
尚、上記実施形態において、以下のように変更してもよい。
○上記第二実施形態において、ＤＡＣ２５は、発散監視回路６７の監視結果に基づいて、出力する帰還信号の値、即ち帰還量を一定の値に固定するようにしてもよい。この場合、誤りを含むＲＡＭ２４の出力信号に基づいて帰還信号を出力すると、判定器１４の判定結果の誤りを増加させる場合がある。そのため、一定の帰還量を帰還信号として加算器１３に帰還させることにより、判定結果に含まれる誤りを少なくすることができ、結果としてＦＢループの発散を早く解消することができる。
【０１５８】
○上記第二実施形態において、発散監視回路６７は、シフトレジスタ６１に格納された判定結果に判定器１４による誤りデータが局所に存在している場合に、その誤りデータを伝送符号規則に基づいて補正しＲＡＭ２４に出力する。ＲＡＭ２４は、発散回路回路７３から入力するデータに基づく領域に格納されているフィードバックレスポンスを読み出し、そのレスポンスをＤＡＣ２５に出力する。ＤＡＣ２５は、ＲＡＭ２４の出力信号をアナログ信号に変換し、その変換後の信号を帰還信号Ｓ２として加算器１３に出力する。このように構成すると、局所的に存在する誤りが伝搬されないため、ＦＢループの発散を防止することができる。
【０１５９】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１２〜図２０に従って説明する。尚、説明の便宜上、図３の第一実施形態、図１１の第二実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０１６０】
図１２は、本実施形態の判定帰還型等化器（ＤＦＥ）２０１のブロック回路図を示す。
ＤＦＥ２０１は、前置フィルタ１２、加算器１３、判定器１４、シフトレジスタ６１、フィードバックフィルタ（ＦＢフィルタ）２０２を含む。
【０１６１】
シフトレジスタ６１は、第１レジスタ部６２と第２レジスタ部６３を含む。第１，第２レジスタ部６２，６３は、複数のレジスタ６４をそれぞれ含む。各レジスタ６４にはサンプリングデータが順次記憶される。
【０１６２】
尚、本実施形態では、第１レジスタ部６２は、ＦＢフィルタ２０２のタップ数に対応して６個のレジスタ６４を含む。第２レジスタ部６３は、３個のレジスタ６４を含む。従って、シフトレジスタ６１は、９個のレジスタ６４を含む。これにより、シフトレジスタ６１は、標本化された過去の９ビットのデータｄ０〜ｄ８を記憶する。シフトレジスタ６１は、記憶したデータｄ０〜ｄ８をＦＢフィルタ２０２に出力する。
【０１６３】
ＦＢフィルタ２０２は、メモリ（ＲＡＭ）２４、ディジタル−アナログ変換器（ＤＡＣ）２５、発散監視回路６７、第１選択回路６８、第１信号レベル生成回路（以下、第１生成回路という）６９、第２選択回路２０３、第２信号レベル生成回路（以下、第２生成回路という）２０４、デコーダ２０５、誤り検出回路２０６、ステートマシン（ＳＴＭ）２０７、ラッチ２０８ａ〜２０８ｃを含む。
【０１６４】
ＲＡＭ２４には、第１レジスタ部６２に記憶された６ビットのデータｄ０〜ｄ５が入力される。ＲＡＭ２４は、複数の領域を有し、各領域には、それぞれシフトレジスタ６１から出力される６ビットのデータｄ０〜ｄ５のパターンに対応するフィードバックレスポンスが記憶されている。ＲＡＭ２４は、アドレス変換ユニット６６から入力されるアドレス信号により１つの領域を選択する。そして、ＲＡＭ２４は、選択した領域から読み出したデータをラッチ２０８ａを介してＤＡＣ２５に出力する。ＤＡＣ２５は、入力されるデータをアナログ信号に変換し、そのアナログ信号をフィードバックレスポンス（帰還信号Ｓ２）として加算器１３に出力する。
【０１６５】
前記シフトレジスタ６１に記憶された９ビットのデータｄ０〜ｄ８は、発散監視回路６７に出力される。発散監視回路６７は、第一，第二実施形態と同様に、入力されるデータｄ０〜ｄ８に基づいて、ＦＢループが発散しているか否かを判断する。即ち、発散監視回路６７は、入力されるデータｄ０〜ｄ８に、伝達符号規則に対応していないビット列が含まれるか否かを監視し、その監視結果に基づいてＦＢループが発散しているか否かを判断する。発散監視回路６７は、判断結果、即ちＦＢループの状態とＦＢループが発散している時に判定器１４から出力される固着した判定信号Ｓ４の状態とに基づく値の信号Ｓ７１をラッチ２０８ｃを介してＳＴＭ２０７に出力する。
【０１６６】
例えば、発散監視回路６７は、ＦＢループが発散していないと判断した場合に値「０」の信号Ｓ７１を出力する。発散監視回路６７は、ＦＢループが発散し、且つ判定信号Ｓ４が値「１」に固着している場合、値「１」の信号Ｓ７１を出力する。発散監視回路６７は、ＦＢループが発散し、且つ判定信号Ｓ４が値「０」に固着している場合、値「２」の信号Ｓ７１を出力する。
【０１６７】
前記シフトレジスタ６１にに記憶された９ビットのデータｄ０〜ｄ８は、デコーダ２０５に出力される。デコーダ２０５は、  １＋Ｄ演算を行う  １＋Ｄデコーダであり、図１４に示すように８個の排他的論理和回路（ＥＯＲ回路）２０５ａを含む。
【０１６８】
各ＥＯＲ回路２０５ａには、時間的に連続する２ビットのデータが入力される。例えば、初段のＥＯＲ回路２０５ａには２ビットのデータｄ０，ｄ１が入力され、最終段のＥＯＲ回路２０５ａには２ビットのデータｄ７，ｄ８が入力される。各ＥＯＲ回路２０５ａは、２ビットのデータを排他的論理和演算し、その演算結果を信号Ａｄ０〜Ａｄ７として誤り検出回路２０６に出力する。
【０１６９】
誤り検出回路２０６は、図１５〜図１８に示すように、入力信号Ａｄ０〜Ａｄ７をＲＬＬコード(run-length limited code：詳しくはＲＬＬ（１，７）コード）に基づいて復号する。その時、誤り検出回路２０６は、入力信号に含まれる誤りデータを検出し、その検出結果に基づいて信号Ｓ７２をラッチ２０８ｂを介したＳＴＭ２０７に出力する。
【０１７０】
第一実施形態においてＤＦＥ４８の状態遷移（図５参照）にて説明した同様ように、ＤＦＥ２０１は、判定器１４の入力信号Ｓ３が基準レベルＲｅｆを越えた時に「１」の判定信号Ｓ４を出力する。このことは、ＤＦＥの動作が正常な場合に「１」が連続する判定信号Ｓ４が出力されないことを意味する。従って、図１５に示すように、信号Ａｄ０〜Ａｄ７に２ビット以上が連続した「１」が含まれる場合、その連続する「１」は局所的に存在する誤りである。
【０１７１】
また、判定信号Ｓ４を順次記憶したシフトレジスタ６１のデータｄ０〜ｄ８は、 (101)〜(100000001) の値しか取らないことを意味する。従って、図１５に示すように、信号Ａｄ０〜Ａｄ７が全て「０」又は「１」の場合、それら信号Ａｄ０〜Ａｄ７は誤りであり、更に誤りが伝播されている（固着している）ことになる。
【０１７２】
従って、誤り検出回路２０６は、入力信号Ａｄ０〜Ａｄ７に誤りが含まれるか、誤り伝播があるかを検出し、その検出結果に基づいて信号Ｓ７２をＳＴＭ２０７に出力する。例えば、誤り検出回路２０６は、局所的な誤りを検出した場合、値「２」（２進数で１０）の信号Ｓ７２を出力する。また、誤り検出回路２０６は、誤り伝播を検出した場合、値「３」（２進数で１１）の信号Ｓ７２をＳＴＭ２０７に出力する。
【０１７３】
ＳＴＭ２０７には、シフトレジスタ６１から出力される信号ｄ０が入力される。この信号ｄ０は、ＤＦＥ２０１の出力信号である。ＳＴＭ２０７は、信号ｄ０，Ｓ７１，Ｓ７２に基づいてその動作状態（ステート）を変更する。
【０１７４】
図１３に示すように、ＳＴＭ２０７は、ステートＺ１〜Ｚ４を取りうる。ＳＴＭ２０７は、ＦＢループが固着しておらずＤＦＥ２０１が正常に動作している場合、ステートＺ１の状態をとる。
【０１７５】
この時、ＳＴＭ２０７は、信号Ｓ７１，Ｓ７２に基づいて第１，第２選択信号ＳＥＬ１，ＳＥＬ２を出力する。詳述すれば、ＳＴＭ２０７は、ＤＦＥ２０１が正常な場合に、値「０」の選択信号ＳＥＬ１，ＳＥＬ２を第１，第２選択回路６８，２０３に出力する。
【０１７６】
第１選択回路６８には、第一実施形態と同様に第１生成回路６９が接続されている。第１生成回路６９は、判定器１４の基準レベルに対応した複数の信号レベルを生成する機能を有する。判定器１４は、基準電圧を基準レベルとしている。従って、第１生成回路６９は、複数の信号レベルとして複数の基準電圧Ｒｅｆ１，Ｒｅｆ２，Ｒｅｆ３を生成する。尚、判定器１４が電流を基準レベルとした場合、信号レベル生成回路は信号レベルとして複数の値の電流を生成する構成とする。
【０１７７】
第１生成回路６９は、第１基準電圧Ｒｅｆ１の値を、判定器１４の入力信号の中間電圧（＝（最高電圧＋最低電圧）／２）とする。そして、第１生成回路６９は、第２，第３基準電圧Ｒｅｆ２，Ｒｅｆ３の値が、（第３基準電圧Ｒｅｆ３＜第１基準電圧Ｒｅｆ１＜第２基準電圧Ｒｅｆ２）となるように生成する。そして、第１生成回路６９は、生成した各基準電圧Ｒｅｆ１〜Ｒｅｆ３を第１選択回路６８に出力する。
【０１７８】
第１選択回路６８は、第１選択信号ＳＥＬ１の値に基づいて、各基準電圧Ｒｅｆ１〜Ｒｅｆ３の内の１つを選択する。具体的には、第１選択回路６８は、値「０」の第１選択信号ＳＥＬ１に応答して第１基準電圧Ｒｅｆ１を、値「１」の第１選択信号ＳＥＬ１に応答して第２基準電圧Ｒｅｆ２を、値「２」の第１選択信号ＳＥＬ１に応答して第３基準電圧Ｒｅｆ３を選択する。そして、第１選択回路６８は、選択した電圧を基準電圧Ｒｅｆとして判定器１４に出力する。
【０１７９】
従って、ＳＴＭ２０７がステートＺ１にあるとき、判定器１４には、中間レベルの第１基準電圧Ｒｅｆ１が基準電圧Ｒｅｆとして入力される。
第２選択回路２０３には、ＲＡＭ２４の出力信号が入力される。第２選択回路２０３には、第２生成回路２０４が接続されている。第２生成回路２０４は、複数の信号レベルとして複数のフィードバック（ＦＢ）信号Ｆｅｅｄ１，Ｆｅｅｄ２を生成する。尚、判定器１４が電流を基準レベルとした場合、第２生成回路２０４は信号レベルとして複数の値の電流を生成する構成としてもよい。
【０１８０】
第２生成回路２０４は、第１ＦＢ信号Ｆｅｅｄ１を前記第１基準電圧Ｒｅｆ１よりも高いレベルを示す値、，第２ＦＢ信号Ｆｅｅｄ２を第２基準電圧Ｒｅｆ１よりも低いレベルを示す値に設定する。即ち、第２生成回路２０４は、（Ｆｅｅｄ１＞Ｒｅｆ１＞Ｆｅｅｄ２）とする。
【０１８１】
更に詳しく説明すれば、第２生成回路２０４は、第１ＦＢ信号Ｆｅｅｄ１の値を（Ｒｅｆ１＋ｒ）とし、第２ＦＢ信号Ｆｅｅｄ２の値を（Ｒｅｆ１−ｒ）とする。これらの値は、図５に示すように、信号Ｓ３が取りうる理論値である。第２生成回路２０４は、生成した第１，第２ＦＢ信号Ｆｅｅｄ１，Ｆｅｅｄ２を第２選択回路２０３に出力する。
【０１８２】
第２選択回路２０３は、第２選択信号ＳＥＬ２の値に基づいて、ＲＡＭ２４の出力信号，第１，第２ＦＢ信号Ｆｅｅｄ１，Ｆｅｅｄ２の内の１つを選択する。具体的には、第２選択回路２０３は、値「０」の第２選択信号ＳＥＬ２に応答してＲＡＭ２４の出力信号を、値「１」の第２選択信号ＳＥＬ２に応答して第１ＦＢ信号Ｆｅｅｄ１を、値「２」の第２選択信号ＳＥＬ２に応答して第２ＦＢ信号Ｆｅｅｄ２を選択する。そして、第２選択回路２０３は、選択した信号をＤＡＣ２５に出力する。
【０１８３】
ＤＡＣ２５は、入力信号をアナログ信号に変換し、そのアナログ信号を加算器１３にフィードバックレスポンス（帰還信号Ｓ２）として出力する。これにより、加算器１３には、第２選択信号ＳＥＬ２に基づいて、ＲＡＭ２４の出力信号，第１，第２ＦＢ信号Ｆｅｅｄ１，Ｆｅｅｄ２のうちの何れか１つが加算されたフィードバックレスポンスが帰還される。
【０１８４】
前記ＦＢループが発散していない場合、ＳＴＭ２０７は値「０」の第２選択信号ＳＥＬ２を出力する。これにより、加算器１３には、ＲＡＭ２４の出力信号がフィードバックレスポンスとして帰還される。
【０１８５】
ＳＴＭ２０７は、信号Ｓ７１，Ｓ７２に基づいて、固着が発生した場合、ステートＺ１からステートＺ２へ遷移する。そのステートＺ２において、ＳＴＭ２０７は、ＦＢループのフィードバック量を変更するべく動作する。
【０１８６】
詳述すれば、発散監視回路６７から出力される信号Ｓ７１は、固着の状態を示す。ＳＴＭ２０７は、信号Ｓ７１に基づいて、その信号Ｓ７１を第２選択信号ＳＥＬ２として第２選択回路２０３に出力する。
【０１８７】
第２選択回路２０３は、第２選択信号ＳＥＬ２に基づいて第１，第２ＦＢ信号Ｆｅｅｄ１，Ｆｅｅｄ２のうちの何れか一方を選択し、その選択信号をＤＡＣ２５に出力する。ＳＴＭ２０７は、信号Ｓ７１に基づいて、判定信号Ｓ４が値「１」に固着している場合に値「１」の第２選択信号ＳＥＬ２を出力する。第２選択回路２０３は、値「１」の第２選択信号ＳＥＬ２に基づいて第１ＦＢ信号Ｆｅｅｄ１を選択し、ＤＡＣ２５に出力する。
【０１８８】
これにより、第１ＦＢ信号Ｆｅｅｄ１のレベルが、フィードバックレスポンス（帰還信号Ｓ２）として加算器１３に出力される。この時の帰還信号Ｓ２のレベルは、判定信号Ｓ４が「１」に固着したときにＲＡＭ２４から出力される信号に基づく帰還信号Ｓ２のレベルよりも小さい。これにより、ＳＴＭ２０７は、判定信号Ｓ４が「１」に固着している場合に、フィードバック量を小さくする。即ち、図１９に示すように、ＳＴＭ２０７は、ステート１（図５参照）にあるＤＦＥ２０１を、ステート２に強制的に遷移させる。
【０１８９】
このことは、第一実施形態において判定器１４の基準電圧を高くすることと等価である。また、第二実施形態においてフィードバック量を負方向にオフセットすることと等価である。即ち、発散監視回路６７は、負の信号に対する判定器１４の感度を高くする。これにより、ＤＦＥ２０１は、容易にステート３へ遷移し、判定器１４は、「０」の判定信号Ｓ４を出力する。
【０１９０】
ＳＴＭ２０７は、信号Ｓ７１に基づいて、判定信号Ｓ４が値「０」に固着している場合に値「２」の第２選択信号ＳＥＬ２を出力する。第２選択回路２０３は、値「２」の第２選択信号ＳＥＬ２に基づいて第２ＦＢ信号Ｆｅｅｄ２を選択し、ＤＡＣ２５に出力する。
【０１９１】
これにより、第２ＦＢ信号Ｆｅｅｄ２のレベルが、フィードバックレスポンス（帰還信号Ｓ２）として加算器１３に出力される。この時の帰還信号Ｓ２のレベルは、判定信号Ｓ４が「０」に固着したときにＲＡＭ２４から出力される信号に基づく帰還信号Ｓ２のレベルよりも大きい。これにより、ＳＴＭ２０７は、判定信号Ｓ４が「０」に固着している場合に、フィードバック量を大きくする。即ち、図２０に示すように、ＳＴＭ２０７は、ステート４（図５参照）にあるＤＦＥ２０１を、ステート５に強制的に遷移させる。
【０１９２】
このことは、第一実施形態において判定器１４の基準電圧を低くすることと等価である。また、第二実施形態において、フィードバック量を正方向にオフセットすることと等価である。即ち、ＳＴＭ２０７は、正の信号に対する判定器１４の感度を高くする。これにより、ＤＦＥ２０１は、容易にステート６へ遷移し、判定器１４は、「１」の判定信号Ｓ４を出力する。
【０１９３】
ＳＴＭ２０７は、フィードバック量の変更を終了すると、ステートＺ２からステートＺ３へ遷移する。そのステートＺ３において、ＳＴＭ２０７は、判定器１４の判定基準を変更するべく動作する。
【０１９４】
詳述すれば、発散監視回路６７から出力される信号Ｓ７１は、固着の状態を示す。ＳＴＭ２０７は、信号Ｓ７１に基づいて、その信号Ｓ７１を第１選択信号ＳＥＬ１として第１選択回路６８に出力する。
【０１９５】
第１選択回路６８は、第１選択信号ＳＥＬ１に基づいて第２，第３基準電圧Ｒｅｆ２，Ｒｅｆ３のうちの何れか一方を選択し、その選択信号をＤＡＣ２５に出力する。ＳＴＭ２０７は、信号Ｓ７１に基づいて、判定信号Ｓ４が値「１」に固着している場合に値「１」の第１選択信号ＳＥＬ１を出力する。第１選択回路６８は、値「１」の第１選択信号ＳＥＬ１に基づいて第２基準電圧Ｒｅｆ２を基準電圧Ｒｅｆとして判定器１４に出力される。
【０１９６】
この基準電圧Ｒｅｆ（＝Ｒｅｆ２）のレベルは、第１基準電圧Ｒｅｆ１のそれよりも高い。これにより、ＳＴＭ２０７は、判定器１４の判定基準を高くする。即ち、発散監視回路６７は、負の信号に対する判定器１４の感度を高くする。これにより、ＤＦＥ２０１は、容易にステート３へ遷移し、判定器１４は、「０」の判定信号Ｓ４を出力する。
【０１９７】
ＳＴＭ２０７は、信号Ｓ７１に基づいて、判定信号Ｓ４が値「０」に固着している場合に値「２」の第１選択信号ＳＥＬ１を出力する。第１選択回路６８は、値「２」の第１選択信号ＳＥＬ１に基づいて第３基準電圧Ｒｅｆ３を基準電圧Ｒｅｆとして判定器１４に出力する。
【０１９８】
この基準電圧Ｒｅｆ（＝Ｒｅｆ３）のレベルは、第１基準電圧Ｒｅｆ１のそれよりも低い。これにより、ＳＴＭ２０７は、判定貴１４の判定基準を低くする。即ち、ＳＴＭ２０７は、正の信号に対する判定器１４の感度を高くする。これにより、ＤＦＥ２０１は、容易にステート６へ遷移し、判定器１４は、「１」の判定信号Ｓ４を出力する。
【０１９９】
ＳＴＭ２０７は、リファレンス量の変更を終了すると、図１３のステートＺ３に滞在する。そして、ＳＴＭ２０７は、図１２のシフトレジスタ６１から入力される信号ｄ０に基づいて、パルスを検出すると、ステートＺ３からステートＺ４へ遷移する。
【０２００】
パルス検出は、判定信号Ｓ４が「０→１」又は「１→０」のようにデータが遷移した、即ち、固着が解消したことを示す。従って、ＳＴＭ２０７は、ステートＺ４において、リファレンス量を基に戻す。即ち、ＳＴＭ２０７は、値「０」の第１選択信号ＳＥＬ１を第１選択回路６８に出力する。
【０２０１】
更に、ＳＴＭ２０７は、値「０」の第２選択信号ＳＥＬ２を第２選択回路２０３に出力する。これにより、ＦＢフィルタ２０２は、第２選択信号ＳＥＬ２に基づいて、ＲＡＭ２４の出力信号に基づくフィードバックレスポンス（帰還信号Ｓ２）を加算器１３に出力する。そして、ＳＭＴ２０７は、ステートＺ４において所定時間（例えば１０ｍｓ）経過すると、ステートＺ４からステートＺ１へ遷移する。
【０２０２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）判定器１４から出力される判定信号Ｓ４が固着したときに、リファレンスレベルの変更とフィードバック量の変更を行うようにしたため、第一，第二実施形態よりも早く正常状態に戻すことができる。
【０２０３】
（２）誤り検出回路２０６を設けたため、シフトレジスタ６１に局所的に存在する誤りを検出することができ、その誤りに対してリファレンス量，フィードバック量を変更して正常の状態に戻すことができる。
【０２０４】
尚、上記実施形態において、以下のように変更してもよい。
○上記実施形態において、フィードバック量、リファレンス量を変更する順番を入れ替えて実施しても良い。即ち、図１２のＳＴＭ２０７は、図１３のステートＺ２においてリファレンス量を変更するべく動作し、ステートＺ３においてフィードバック量を変更するべく動作する。このように構成しても、上記実施形態と同様の作用・効果を奏する。
【０２０５】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図２１，図２２に従って説明する。尚、説明の便宜上、図５４の従来例と同様の構成については同一の符号を付してその説明を一部省略する。
【０２０６】
図２１は、本実施形態の信号処理回路８１の一部ブロック回路図を示す。
信号処理回路８１は、ＤＦＥ８２、Ａ／Ｄコンバータ（以下、ＡＤＣという）８３、タイミングリカバリＰＬＬ回路（以下、ＴＲ−ＰＬＬという）８４、ディジタル演算回路（以下、単に演算回路という）８５を含む。ＡＤＣ８３とＴＲ−ＰＬＬ８４は、図２のタイミングクロック再生用ＰＬＬ回路４９を構成する。
【０２０７】
ＤＦＥ８２は、切り換えスイッチ（第１スイッチ）８６、開閉スイッチ（第２スイッチ）８７を含む。第１スイッチ８６には、前置フィルタ１２の出力信号Ｓ１と加算器１３の出力信号Ｓ３が入力される。第１スイッチ８６は、図２のシーケンス制御回路５４から入力される制御信号ＳＧ１に応答して切替動作し、前置フィルタ１２の出力信号Ｓ１、又は加算器１３の出力信号Ｓ３をＡＤＣ８３に出力する。例えば、第１スイッチ８６は、Ｈレベルの制御信号ＳＧ１に基づいて前置フィルタ１２の出力信号Ｓ１をＡＤＣ８３に出力し、Ｌレベルの制御信号ＳＧ１に基づいて加算器１３の出力信号Ｓ３をＡＤＣ８３に出力する。
【０２０８】
第２スイッチ８７は、フィードバックフィルタ（以下、ＦＢフィルタという）２２と加算器１３の間に挿入接続されている。第２スイッチ８７は、図２のシーケンス制御回路５４から出力される制御信号ＳＧ２に応答して開閉動作する。例えば、第２スイッチ８７は、Ｈレベルの制御信号ＳＧ２に基づいて開路（オフ）し、Ｌレベルの制御信号ＳＧ２に基づいて閉路（オン）する。この第２スイッチ８７の開閉動作により、ＤＦＥ８２のフィードバックループ（以下、ＦＢループという）はオープン、又はクローズする。
【０２０９】
シーケンス制御回路５４は、磁気ディスク３３から読み出したリード信号ＲＤに含まれる情報に基づいて、前記第１，第２スイッチ８６，８７を制御するべく制御信号を出力する。
【０２１０】
詳述すれば、シーケンス制御回路５４は、読み出し動作が開始されると、前置フィルタ１２のＨレベルの第１，第２制御信号ＳＧ１，ＳＧ２を第１，第２スイッチ８６，８７に出力する。第１スイッチ８６は、Ｈレベルの制御信号ＳＧ１に基づいて切替動作し、その動作により前置フィルタ１２の出力信号Ｓ１が第１スイッチを介してＡＤＣ８３に入力される。第２スイッチ８７は、Ｈレベルの制御信号ＳＧ２に基づいてオフする。これにより、ＦＢループはオープンする。
【０２１１】
ＡＤＣ８３は、前置フィルタ１２の出力信号Ｓ１をＡ／Ｄ変換し、その変換後の信号Ｓ１１をディジタル演算回路８５に出力する。演算回路８５は、ＡＤＣ８３の出力信号Ｓ１１に基づいて、ＦＢフィルタ２２の初期値を演算する機能、ＡＤＣ８３の出力信号に基づいて、プリアンブルデータを検出する機能、前記初期値をＤＦＥ８２のシフトレジスタ１５に書き込む機能を有する。
【０２１２】
ディジタル演算回路８５は、プリアンブルデータを検出すると、演算した初期値をシフトレジスタ１５に書き込む。ＤＦＥ８２のＦＢフィルタ２２は、シフトレジスタ１５から入力される信号に基づいて帰還量（フィードバックレスポンス）を演算し、その演算結果を加算器１３に出力する。従って、ＦＢフィルタ２２は、シフトレジスタ１５に書き込まれた初期値に基づいて帰還量を演算する。これにより、ディジタル演算回路８５は、演算した初期値に基づいてシフトレジスタ１５の内容をプリセットする機能を実現する。
【０２１３】
また、ディジタル演算回路８５は、プリアンブルデータを検出すると、その検出信号を図２のシーケンス制御回路５４に出力する。シーケンス制御回路５４は、ディジタル演算回路８５の検出信号に応答し、Ｌレベルの制御信号ＳＧ１，ＳＧ２を第１，第２スイッチ８６，８７に出力する。
【０２１４】
第１スイッチ８６は、Ｌレベルの第１制御信号ＳＧ１に基づいて切替動作し、その動作により加算器１３の出力信号Ｓ３が第１スイッチ８６を介してＡＤＣ８３に入力される。ＡＤＣ８３は、加算器１３の出力信号をＡ／Ｄ変換し、その変換後の信号をＴＲ−ＰＬＬ８４に出力する。ＴＲ−ＰＬＬ８４は、ＡＤＣ８３の出力信号に基づいて、プリアンブル信号に基準クロック信号ＳＣＫの位相引き込みを行う。
【０２１５】
第２スイッチ８７は、Ｌレベルの第２制御信号ＳＧ２に基づいてオンする。これにより、ＦＢフィルタ２２の出力信号は、オンした第２スイッチ８７を介して加算器１３に帰還される。この時、ＦＢフィルタ２２は、プリセットされたシフトレジスタ１５の内容（初期値）に基づいて帰還量を演算し、その演算結果を帰還信号Ｓ２として出力する。従って、ＦＢループは、この帰還信号Ｓ２に基づいてフィードバックを開始する。即ち、従って、ディジタル演算回路８５は、ＦＢフィルタ２２の初期値を決定する。
【０２１６】
図２２に示すように、読み出し動作開始時には、先ずデータに先立ってプリアンブルデータ、シンクバイトが読み出される。このプリアンブルデータは、周期パターンである。ＴＲ−ＰＬＬ８４は、プリアンブルデータを読み出したリード信号ＲＤ（プリアンブル信号）（実際にはＡＤＣ８３の出力信号Ｓ１１）の位相に基準クロック信号ＳＣＫの位相を一致させる位相引き込みを行う。これにより、プリアンブルデータに続いて読み出されるシンクバイト（ＳＢ），データを正確なタイミングでサンプリングするわけである。しかし、読み出し動作の開始時には、ＴＲ−ＰＬＬ８４は、位相引き込みを十分に行うことができていないため、基準クロック信号ＳＣＫの位相がプリアンブル信号の位相に一致していない場合がある。
【０２１７】
ＤＦＥ８２のシフトレジスタ１５は、基準クロック信号ＳＣＫに基づいて判定器１４の判定結果である判定信号Ｓ４をサンプリングし、そのサンプリングしたデータを順次記憶する。従って、基準クロック信号ＳＣＫの位相がプリアンブル信号の位相に一致していないと、シフトレジスタ１５は、誤ったデータを記憶する。この誤ったデータは、ＦＢフィルタ２２を介して加算器１３に帰還される。これにより、ＦＢループは誤ったデータを伝搬し、該ＦＢループが発散する。このＦＢループの発散は、データの再生を阻害して読み出し動作に要する時間を長くする。
【０２１８】
これに対し、本実施形態の信号処理回路８１は、読み出し動作の開始時にＦＢループをオープンし、ディジタル演算回路８５にて演算した初期値によりＦＢフィルタ２２の初期値を決定する。そして、信号処理回路８１は、その決定した初期値からＦＢループを動作させるようにした。
【０２１９】
これにより、読み出し動作の開始時において、リード信号ＲＤに対して同期引き込みが十分ではない基準クロック信号ＳＣＫによりサンプリングしたデータを帰還することによりＦＢループが発散するのを防止する。更に、ＦＢフィルタ２２の初期値を演算してシフトレジスタに設定することにより、該ＦＢループが安定して動作するまでの時間が、初期値を用いない場合に比べて短くなる。
【０２２０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）信号処理回路８１は、読み出し動作の開始時に第２スイッチ８７を制御してＦＢループをオープンする。信号処理回路８１は、第１スイッチ８６を制御して前置フィルタ１２の出力信号Ｓ１に基づいてＴＲ−ＰＬＬ８４の同期引き込みを行う。その後、信号処理回路８１は、第２スイッチ８７を制御して決定した初期値を加算器１３に帰還させてＦＢループを動作させるようにした。この結果、読み出し動作の開始時において、リード信号ＲＤに対して同期引き込みが十分ではない基準クロック信号ＳＣＫによりサンプリングしたデータが加算器１３に帰還しないため、ＦＢループが発散するのを防止することができる。
【０２２１】
（２）信号処理回路８１は、ディジタル演算回路８５にて演算した初期値によりＦＢフィルタ２２の初期値を決定する。そして、信号処理回路８１は、第２スイッチ８７を制御して決定した初期値を加算器１３に帰還させてＦＢループを動作させるようにした。これにより、ＦＢフィルタ２２の初期値を演算してシフトレジスタに設定することにより、誤りのあるデータはＲＢループを伝搬しない。その結果、該ＦＢループが安定して動作するまでの時間を、初期値を用いない場合に比べて短くすることができる。
【０２２２】
（第五実施形態）
以下、本発明を具体化した第五実施形態を図２３に従って説明する。
尚、説明の便宜上、図２１の第四実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２２３】
図２３は、本実施形態の信号処理回路８１ａの一部ブロック回路図を示す。
信号処理回路８１ａは、ＤＦＥ８２、ＡＤＣ８３、ディジタル演算回路（以下、単に演算回路という）８８を含む。演算回路８８は、ディジタルフィルタ８９、タイミングリカバリＰＬＬ回路（以下、ＴＲ−ＰＬＬという）９０、レジスタ９１を含む。
【０２２４】
ディジタルフィルタ８９は、プリアンブルに最適な波形等化を行うフィルタである。ディジタルフィルタ８９は、フィルタリング後の信号をＴＲ−ＰＬＬ９０に出力する。ＴＲ−ＰＬＬ９０は、ディジタルフィルタ８９の出力信号に基づいて、該プリアンブルに対して基準クロック信号ＳＣＫの同期引き込みを行う。同期引き込みは、プリアンブルの周波数に基準クロック信号ＳＣＫの周波数を合わせる周波数引き込み、プリアンブルの位相に基準クロック信号ＳＣＫの位相を合わせる位相引き込みを含む。
【０２２５】
ＴＲ−ＰＬＬ９０は、予めプリアンブルに相当する周期パターンを記憶するレジスタ９１を含む。ＴＲ−ＰＬＬ９０は、プリアンブルの入力を検出すると、先ず周波数引き込みを実行する。ＴＲ−ＰＬＬ９０は、ディジタルフィルタ８９の出力信号Ｓ１２のパターンと、周期パターンを比較することによりプリアンブルの入力検出を行う。
【０２２６】
例えば６Ｔパターンのプリアンブルは、「１１１」と「０００」が交互に周期的に表れるように構成されている。そして、レジスタ９１には、プリアンブルにる周期パターン「１１１０００」が格納されている。ＴＲ−ＰＬＬ９０は、ディジタルフィルタ８９の出力信号Ｓ１２が「１１１」又は「０００」である場合、プリアンブル検出とする。
【０２２７】
ＴＲ−ＰＬＬ９０は、周波数引き込みを終了すると、次に、ディジタルフィルタ８９の出力信号Ｓ１２に基づいて、位相引き込みを行う。これにより、ＴＲ−ＰＬＬ９０は、プリアンブルの周波数，位相に基準クロック信号ＳＣＫのそれを合わせる。ＴＲ−ＰＬＬ９０は、同期引き込みをした基準クロック信号ＳＣＫを前記ＡＤＣ８３、ＤＦＥ８２のシフトレジスタ１５に出力する。
【０２２８】
レジスタ９１には、フィードバックフィルタ２２の初期値が格納されている。この初期値は、プリアンブルに基づいて予め演算され、レジスタ９１に格納されている。演算回路８８は、ＴＲ−ＰＬＬ９０にて周波数引き込みが実施されると、レジスタ９１に格納された初期値をＤＦＥ８２のシフトレジスタ１５に出力する。尚、演算回路８８は、その時々に初期値を演算し、その演算結果をシフトレジスタ１５に出力する構成としてもよい。
【０２２９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）前記第四実施形態の（１）と同じ効果を奏する。
（２）予めレジスタ９１に格納したフィードバックフィルタ２２の初期値に基づいて、演算回路８８はシフトレジスタ１５をプリセットするようにした。その結果、初期値の演算を必要とせず、シフトレジスタ１５をプリセットして発散を防止することができる。
【０２３０】
（３）プリアンブルに最適な波形等化を行うディジタルフィルタ８９を備えることにより、ＴＲ−ＰＬＬ９０において、プリアンブルに対して基準クロック信号ＳＣＫの同期引き込みを容易に行わせることができる。
【０２３１】
（第六実施形態）
以下、本発明を具体化した第六実施形態を図２４に従って説明する。
尚、説明の便宜上、図２１の第四実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２３２】
図２４は、本実施形態の信号処理回路８１ｂの一部ブロック回路図を示す。
信号処理回路８１ｂは、ＤＦＥ８２、ＡＤＣ８３、ディジタルシグナルプロセッサ（ＤＳＰ）９２、電圧制御発振器（ＶＣＯ）９３を含む。
【０２３３】
ＤＳＰ９２は、プリアンブルに最適な波形等化を行う機能、波形等化後の信号とＶＣＯ９３から出力される基準クロック信号ＳＣＫの周波数差，位相差を検出する機能を有する。ＤＳＰ９２は、検出した周波数差，位相差に基づく信号をＶＣＯ９３に出力する。ＶＣＯ９３は、ＤＳＰ９２の出力信号に基づく周波数，位相の基準クロック信号ＳＣＫを出力する。
【０２３４】
また、ＤＳＰ９２は、ＦＢフィルタ２２の初期値を演算する機能を有する。ＤＳＰ９２は、演算した初期値をＤＦＥ８２のシフトレジスタ１５に出力する。ＦＢフィルタ２２は、シフトレジスタ１５に格納された初期値に基づいて、ＦＢループの帰還量を演算する。
【０２３５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）信号処理回路８１ｂは、シフトレジスタ１５のプリセット、基準クロック信号ＳＣＫの同期引き込みに必要な周波数差，位相差の検出の信号処理をＤＳＰ９２にて行うことにより、構成を簡略化することができる。これにより、信号処理回路８１ｂのチップサイズを小さくすることが可能となる。
【０２３６】
尚、上記実施形態において、以下のように変更してもよい。
○上記第四〜第六実施形態のＡＤＣ８３の出力信号Ｓ１１を、基準クロック信号ＳＣＫを生成する目的以外に用いても良い。例えば、図２５に示すように、サーボ回路３６にサーボのための信号を出力するために用いた信号処理回路８１ｃとする構成としてもよい。信号処理回路８１ｃは、サーボの情報をフィルタリングするためのディジタルフィルタ９４を含む。フィルタ９４は、ＡＤＣ８３の出力信号Ｓ１１に対して、サーボの情報に最適な波形等化の処理を行い、その処理後の信号をサーボ回路３６に出力する。サーボ回路３６は、フィルタ９４の出力信号に基づいて、図１の第２モータＭ２を制御し、ヘッド装置３４をオントラックさせる。これにより、信号処理回路８１ｃとサーボ回路３６を１つのチップ上に搭載することができるようになる。その結果、上記第四実施形態の効果に加えて、ハードディスク装置３１の構成を簡略化することができる。
【０２３７】
また、図２６に示すように、位相制御回路９５を備えた信号処理回路８１ｄとする構成にて実施しても良い。このように構成することにより、位相制御をディジタルにて処理することが可能となる。
【０２３８】
（第七実施形態）
以下、本発明を具体化した第七実施形態を図２７〜図３２に従って説明する。尚、説明の便宜上、図２１の第四実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２３９】
図２７は、本実施形態の信号処理回路１０１の一部ブロック回路図を示す。
信号処理回路１０１は、判定帰還型等化器（以下、ＤＦＥという）８２、ＡＤＣ８３、ディジタルフィルタ１０２、零位相リスタート回路１０３、タイミングリカバリＰＬＬ回路（以下、ＴＲ−ＰＬＬという）１０４を含む。
【０２４０】
ディジタルフィルタ１０２は、プリアンブルデータを最適な波形に波形等化する。ディジタルフィルタ１０２は、波形等化した信号Ｓ２１を零位相リスタート回路（以下、単にリスタート回路という）１０３に出力する。
【０２４１】
リスタート回路１０３は、ディジタルフィルタ１０２の出力信号Ｓ２１に基づいて基準クロック信号ＳＣＫを生成し、ＴＲ−ＰＬＬ１０４に出力する。ＴＲ−ＰＬＬ１０４は、ＡＤＣ８３、ＤＦＥ８３のシフトレジスタ１５へ供給するシステムクロック信号ＳＣＫを生成する。ＴＲ−ＰＬＬ１０４は、基準クロック信号ＳＣＫに基づいて、図２の磁気ディスク３３から読み出されたリード信号ＲＤの位相にシステムクロック信号ＳＣＫの位相を一致させる位相引き込みを行う。
【０２４２】
リスタート回路１０３は、図２の磁気ディスク３３から読み出されたリード信号ＲＤに含まれる制御データ（詳しくはプリアンブルデータ）に基づいて、ＴＲＰＬＬへ供給する基準クロック信号ＳＣＫの位相と、リード信号ＲＤの位相に引き込む初期位相引き込みを行う機能を有する。初期位相引き込みは、リード信号ＲＤの位相に基準クロック信号ＳＣＫの位相を概略一致させるように動作する。この初期位相引き込みは、ＴＲ−ＰＬＬ１０４における位相引き込みの時間を短縮する。
【０２４３】
即ち、ＴＲ−ＰＬＬ１０４は、位相引き込みに、生成するシステムクロック信号ＳＣＫとリード信号ＲＤの位相差に応じた時間を要する。従って、システムクロック信号ＳＣＫとリード信号ＲＤの位相が離れていると、位相引き込みに要する時間が長くなる。このことは、データの読み込みを行うまでの時間を長くするため、読み出し処理の高速化の妨げとなる。
【０２４４】
また、システムクロック信号ＳＣＫの位相と、リード信号ＲＤの位相が大きくずれている場合、ＴＲ−ＰＬＬ１０４は、システムクロック信号ＳＣＫの位相をリード信号ＲＤの位相に十分に引き込む（位相ズレをほとんど零にする）ことができない場合がある。これらは、データのサンプリングを不正確にするため、読み出し処理の繰り返し実行を必要とし、やはり読み出し処理の高速化の妨げとなる。
【０２４５】
それに対し、リスタート回路は、初期位相引き込みを行うことにより、基準クロック信号ＳＣＫに対するリード信号ＲＤの位相差を、ＡＤＣ８３の出力信号のそれよりも少なくする。ＴＲ−ＰＬＬ１０４は、この基準クロック信号ＳＣＫとシステムクロック信号ＳＣＫの位相差に基づいて、システムクロック信号ＳＣＫの位相引き込み行う。これにより、ＡＤＣ８３の出力信号に基づいて、リード信号ＲＤにシステムクロック信号ＳＣＫの位相を引き込む場合に比べて位相引き込みに要する時間が短くなる。
【０２４６】
更に、リスタート回路１０３は、ＤＦＥ８２のシフトレジスタ１５をプリセットする機能を有する。リスタート回路１０３は、初期位相引き込みを行う時に、ＡＤＣ８３の出力信号Ｓ１１をサンプリングした複数のデータを保持する。この保持したデータに基づいて、リスタート回路１０３は、プリアンブルデータを読み出したリード信号ＲＤ（以降、単にプリンブル信号という）の特徴を抽出する。その抽出した特徴に基づいて、プリンブル信号に基準クロック信号ＳＣＫの位相を合わせる初期位相引き込みを行う。
【０２４７】
初期位相引き込みを終了すると、リスタート回路１０３は、記憶したデータに基づいて、シフトレジスタ１５をプリセットする。この構成により、上記第四〜第六実施形態と同様に、初期位相引き込みにおけるＤＦＥ８２の誤りデータをプリセットしてフィードバックループの発散を抑制することができる。
【０２４８】
次に、リスタート回路１０３の構成を詳述する。
図２８は、リスタート回路１０３の概略ブロック回路図を示す。このリスタート回路１０３は、４Ｔパターンのプリアンブル信号に基づいて初期位相引き込みを行うための回路である。尚、図２８において、図２７のディジタルフィルタ１０２を省略してある。
【０２４９】
リスタート回路１０３は、第１シフトレジスタ１０５、傾斜算出回路１０６、第２シフトレジスタ１０７、位相差検出回路１０８、パターン判定回路１０９、第３シフトレジスタ１１０、レジスタ１１１、位相制御デコーダ１１２、シーケンサ１１３、位相保持レジスタ１１４、クロック切替回路１１５、クロック信号生成回路としての電圧制御発振器（ＶＣＯ）１１６を含む。
【０２５０】
リスタート回路１０３の第１シフトレジスタ１０５には、ＡＤＣ８３の出力信号Ｓ１１が入力される。第１シフトレジスタ１０５は、クロック信号ＣＬＫ１に基づいて動作する２つのレジスタ１０５ａ，１０５ｂを備える。クロック信号ＣＬＫ１は、基準クロック信号ＳＣＫに基づいて図示しないクロック回路にて生成される。
【０２５１】
各レジスタ１０５ａ，１０５ｂは、それぞれ複数ビット（ＡＤＣ８３の出力信号のビット数）のデータを保持する機能を有する。従って、第１シフトレジスタ１０５は、ＡＤＣ８３の出力信号Ｓ１１を、クロック信号ＣＬＫ１に基づいてサンプリングした２つのデータを保持する。第１シフトレジスタ１０５は、保持したデータを傾斜算出回路１０６に出力する。
【０２５２】
傾斜算出回路１０６は、第１シフトレジスタ１０５から入力される２つのデータに基づいて、２つのデータの座標を結ぶ線分の傾きを算出する。傾斜算出回路１０６は、算出結果を第２シフトレジスタ１０７に出力する。
【０２５３】
第２シフトレジスタ１０７は、クロック信号ＣＬＫ１に基づいて動作する３つのレジスタ１０７ａ〜１０７ｃを備える。従って、第２シフトレジスタ１０７は、傾斜算出回路１０６からその時に出力されるデータと、そのデータ以前に出力される２つのデータを保持する。各データは、それぞれ連続する２点のサンプリングポイント間の傾きの値である。従って、第２シフトレジスタ１０７は、連続する４点のサンプリングポイントの間の３つの傾きの値を保持し、それら保持した３つのデータを位相差検出回路１０８に出力する。
【０２５４】
前記第１シフトレジスタ１０５を構成する初段のレジスタ１０５ａは、保持したデータをパターン判定回路１０９に出力する。パターン判定回路１０９には、所定のスライスレベルが入力される。パターン判定回路１０９は、スライスレベルに基づいて、データのレベルを順次判定する。そして、パターン判定回路１０９は、判定結果に基づく判定信号Ｓ２２を第３シフトレジスタ１１０に出力する。
【０２５５】
詳述すると、パターン判定回路１０９には、第１、第２判定レベルがスライスレベルとして入力される。第１判定レベルは第２判定レベルよりも大きいレベルに設定される。例えば、第１判定レベルは＋α（ｖ）、第２判定レベルは−α（ｖ）に設定され、入力される。
【０２５６】
パターン判定回路１０９は、第１シフトレジスタ１０５の出力データのレベルと第１，第２判定レベルと比較する。そして、パターン判定回路１０９は、出力データが第１判定レベルよりも大きい場合に「１」の判定信号Ｓ２２を出力する。また、パターン判定回路１０９は、出力データが第１判定レベルと第２判定レベルの間のレベルの場合に「０」の判定信号Ｓ２２を出力する。更に、パターン判定回路１０９は、出力データが第２判定レベルよりも小さい場合に「−１」の判定信号Ｓ２２を出力する。
【０２５７】
第３シフトレジスタ１１０は、クロック信号ＣＬＫ１に基づいて動作する４つのレジスタ１０１ａ〜１０１ｄを備える。従って、第３シフトレジスタ１１０は、パターン判定回路１０９からその時に出力される判定結果であるデータと、そのデータ以前にパターン判定回路１０９から出力される３つのデータを保持する。即ち、第３シフトレジスタ１１０は、連続する４つのサンプリング点におけるデータを保持する。各データは、ＡＤＣ８３の出力信号Ｓ１１をサンプリングした４つのサンプリングポイントによるパターンを示す。第３シフトレジスタ１１０は、保持した４つのデータを位相差検出回路１０８に出力する。
【０２５８】
位相差検出回路１０８は、第２，第３シフトレジスタ１１７，１１０の出力データに基づいて、ＡＤＣ８３の入力信号（リード信号ＲＤ）に対する基準クロック信号ＳＣＫの位相差を検出する。詳述すれば、位相差検出回路１０８は、第３シフトレジスタ１１０の出力データに基づいて、第２シフトレジスタ１０７の出力データのうちの１つを選択する。
【０２５９】
第３シフトレジスタ１１０には、プリアンブル信号をサンプリングした４つのサンプリングポイントのデータが保持される。ＡＤＣ８３の出力信号Ｓ１１の位相と、基準クロック信号ＳＣＫ（サンプリングクロックＣＬＫ１）の位相差は、サンプリングポイントの傾きとして表れる。即ち、位相が合っているとき傾きは０（零）である。そして、位相差が大きいほど、サンプリングポイントの傾きは大きくなる。
【０２６０】
更に、４Ｔパターンのプリアンブル信号では、パターン判定回路１０９の判定結果が、プリアンブル信号のパターンである「1100」に対応する。従って、「11」又は「00」のとなる２つのサンプリングポイントの傾きを調べることにより、プリアンブル信号と基準クロック信号ＳＣＫの位相差を検出することができる訳である。
【０２６１】
そのため、位相差検出回路１０８は、第３シフトレジスタ１１０に保持された連続する４つのサンプリングポイントのパターンに基づいて、「11」又は「00」となるパターンのサンプリングポイントにおける傾き（位相差）を第２シフトレジスタ１０７から入力するようにしている。
【０２６２】
位相差検出回路１０８は、検出した位相差に基づくデータを第１レジスタ１１１に出力する。第１レジスタ１１１は、位相差検出回路１０８の出力データをラッチし、そのラッチしたデータを位相制御デコーダ１１２に出力する。
【０２６３】
位相制御デコーダ１１２は、シーケンサ１１３により制御される。
位相制御デコーダ１１２は、第１レジスタ１１１から入力されるデータと、第２レジスタ（位相保持レジスタ）１１４から入力されるデータに基づいて、両データをデコードした制御データを生成する。第２レジスタ１１４には、１つ前のサンプリングデータに基づいて位相制御デコーダ１１２にて生成され出力された制御データがラッチされている。従って、位相制御デコーダ１１２は、その時々に第１レジスタ１１１にラッチされたデータと、その時々の１つ前に生成した制御データに基づいて、その時の制御データを生成する。そして、位相制御デコーダ１１２は、生成した制御データを、第２レジスタ１１４に出力する。第２レジスタ１１４は、位相制御デコーダ１１２の出力データをラッチし、そのラッチした制御データをクロック切替回路１１５に出力する。
【０２６４】
クロック切替回路１１５には、ＶＣＯ１１６にて生成された複数（本実施形態では６個）のクロック信号ＣＫ１〜ＣＫ６が入力される。これらのクロック信号ＣＫ１〜ＣＫ６は、図２９に示すように、同じ周波数であって、位相がそれぞれ異なっている。詳述すれば、ＶＣＯ１１６は、基準とする第１クロック信号ＣＫ１の１周期を等分割（６分割）し、その等分割した周期だけ位相がずれているクロック信号ＣＫ２〜ＣＫ６を生成する。尚、基準となる第１クロック信号ＣＫ１に対して、第２〜第４クロック信号ＣＫ２〜ＣＫ４は第１クロック信号ＣＫ１よりも位相が進んでおり、第５，第６クロック信号ＣＫ５，ＣＫ６は第１クロック信号よりも位相が遅れている。そして、各クロック信号ＣＫ１〜ＣＫ６は、位相が進んでいる方から順に、ＣＫ４，ＣＫ３，ＣＫ２，ＣＫ１，ＣＫ６，ＣＫ５となるように生成されている。
【０２６５】
クロック切替回路１１５は、位相制御デコーダ１１２から入力される制御データに基づいて、第１〜第６クロック信号ＣＫ１〜ＣＫ６のうちの１つを選択する。そして、クロック切替回路１１５は、選択したクロック信号を基準クロック信号ＳＣＫとしてＴＲ−ＰＬＬ１０４に出力する。
【０２６６】
次に、上記のように構成された零位相リスタート回路１０３の作用を、図３０に従って説明する。
今、第１クロック信号ＣＫ１（基準クロック信号ＳＣＫ）に基づいてサンプリングクロックＣＬＫ１が生成されている。リスタート回路１０３は、そのサンプリングクロックＣＬＫ１に基づいてサンプリングポイントＰ１〜Ｐ４をサンプリングする。これらのポイントＰ１〜Ｐ４に基づいて、第２シフトレジスタ１０７は、ポイントＰ１−Ｐ２，Ｐ２−Ｐ３，Ｐ３−Ｐ４間の傾きを記憶する。また、第３シフトレジスタ１１０は、パターン判定回路１０９の判定結果に基づいてパターン「１１００」を記憶する。
【０２６７】
位相差検出回路１０８は、第３シフトレジスタ１１０に記憶されたパターンに基づいて、「１１」となるポイントＰ１−Ｐ２間の傾きを入力する。尚、「００」となるポイントＰ３−Ｐ４間の傾きを入力しても良い。
【０２６８】
位相差検出回路１０８は、入力した傾きに基づいて位相が進んでいると判断し、基準クロック信号ＳＣＫの位相を遅らせるための制御データを生成する。そして、位相差検出回路１０８は、制御データを第２レジスタ１１４を介してクロック切替回路１１５に出力する。
【０２６９】
クロック切替回路１１５は、制御データに基づいて、第１クロック信号ＣＫ１よりも位相の遅い第６クロック信号ＣＫ６を選択し、その第６クロック信号ＣＫ６を基準クロック信号ＳＣＫとして出力する。
【０２７０】
次に、リスタート回路１０３は、第６クロック信号ＣＫ６に基づくサンプリングクロックＣＬＫ１により、ポイントＰ５〜Ｐ８をサンプリングする。上記と同様にして、第２シフトレジスタ１０７は、ポイントＰ５−Ｐ６，Ｐ６−Ｐ７，Ｐ７−Ｐ８間の傾きを記憶する。第３シフトレジスタ１１０は、パターン「０１１０」を記憶する。
【０２７１】
位相差検出回路１０８は、「００」となるポイントＰ６−Ｐ７間の傾きを入力し、その傾きに基づいて位相が進んでいると判断する。その判断結果に基づいて、位相差検出回路１０８は基準クロック信号ＳＣＫの位相を遅らせるための制御データを生成する。そして、位相差検出回路１０８は、制御データを第２レジスタ１１４を介してクロック切替回路１１５に出力する。
【０２７２】
クロック切替回路１１５は、制御データに基づいて、第６クロック信号ＣＫ６よりも位相の遅い第５クロック信号ＣＫ５を選択し、その第５クロック信号ＣＫ５を基準クロック信号ＳＣＫとして出力する。
【０２７３】
次に、リスタート回路１０３は、第５クロック信号ＣＫ５に基づくサンプリングクロックＣＬＫ１により、ポイントＰ９〜Ｐ１２をサンプリングする。上記と同様にして、第２シフトレジスタ１０７は、ポイントＰ９−Ｐ１０，Ｐ１０−Ｐ１１，Ｐ１１−Ｐ１２間の傾きを記憶する。第３シフトレジスタ１１０は、パターン「００１１」を記憶する。
【０２７４】
位相差検出回路１０８は、「１１」となるポイントＰ１１−Ｐ１２間の傾きを入力し、その傾きに基づいて位相が一致していると判断する。その判断結果に基づいて、シーケンサ１１３は、位相制御デコーダ１１２を停止させる。
【０２７５】
この時、第５クロック信号ＣＫ５を選択するための制御データは、第２レジスタ１１４に保持されている。リスタート回路１０３は、第５クロック信号ＣＫ５に基づいて、基準クロック信号ＳＣＫを継続的に出力する。
【０２７６】
上記のように構成されたリスタート回路１０３、ＴＲ−ＰＬＬ１０４に対して、図２のシーケンス制御回路５４は、図３１に示すタイミングに従って制御する。即ち、プリアンブルの読み出しが開始されると、シーケンス制御回路５４には、図１のＭＰＵ３７からＬレベルの開始信号ＸＲＧが入力される。シーケンス制御回路５４は、そのＬレベルの開始信号ＸＲＧに基づいて、Ｈレベルの位相制御信号ＣＮＺを出力する。
【０２７７】
更に、シーケンス制御回路５４は、第１，第２制御信号ＳＧ１，ＳＧ２を出力しする。これにより、リスタート回路１０３には、前置フィルタ１２の出力信号Ｓ１が入力される。リスタート回路１０３は、位相制御信号ＣＮＺに応答し、信号Ｓ１に基づいて初期位相引き込みを開始する。
【０２７８】
リスタート回路１０３は、初期位相引き込みを終了すると、ＤＦＥ８２のシフトレジスタ１５をプリセットする。シーケンス制御回路５４は、これを受けてＬレベルの位相制御信号ＣＮＺを出力し、Ｈレベルの周波数制御信号ＣＴ２を出力する。また、シーケンス制御回路５４は、第１，第２制御信号ＳＧ１，ＳＧ２を出力する。これにより、ＤＦＥ８２のＦＢループはクローズし、ＴＲ−ＰＬＬ１０４には、加算器１３の出力信号Ｓ３が入力される。そして、ＴＲ−ＰＬＬ１０４は、Ｈレベルの制御信号ＣＴ２に応答し、出力信号Ｓ３に基づいて周波数引き込みを行う。
【０２７９】
シーケンス制御回路５４は、プリアンブルの読み出しが終了すると、それを受けてＬレベルの周波数制御ＣＴ２を出力する。そして、図２の制御データ検出回路５３には、シンクバイトを検出すると、ＭＰＵ３７にシンクバイト検出信号ＳＢを出力する。ＭＰＵ３７は、シンクバイト検出信号ＳＢに基づいて、シンクバイトに続くデータをデータとして扱い処理する。
【０２８０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）零位相リスタート回路１０３を備え、そのリスタート回路１０３にてプリアンブル信号と基準クロック信号ＳＣＫの初期位相引き込みを行うようにした。その結果、ＴＲ−ＰＬＬ１０４における同期引き込みに要する時間が短くなり、同期確立を早くして読み出し動作の高速化を図ることができる。
【０２８１】
（２）零位相リスタート回路１０３は、プリアンブル信号の特徴を抽出し、その特徴に基づいてプリアンブル信号と基準クロック信号ＳＣＫの位相差を算出するようにした。その結果、容易に位相差を検出して初期同期引き込みに要する時間を短くすることができる。
【０２８２】
（３）位相の異なる複数のクロック信号ＣＫ１〜ＣＫ６を生成するＶＣＯ１１６を備え、算出した位相差に従ってクロック信号ＣＫ１〜ＣＫ６のうちの１つを選択するようにした。これにより、プリアンブル信号に位相の近いクロック信号ＣＬＫを容易に出力することができる。
【０２８３】
尚、上記実施形態において、以下のように変更してもよい。
○上記実施形態のシーケンス制御回路５４は、２種類のパターンのプリアンブル信号に対応して段階的に位相引き込みを行う構成としてもよい。即ち、図３２に示すように、図２の磁気ディスク３３からは、４Ｔパターンのプリアンブルに続いて６Ｔパターンのプリアンブルが読み出される。シーケンス制御回路５４は、開始信号ＸＲＧに応答してＨレベルの位相制御信号ＣＮＺを出力する。
【０２８４】
更に、シーケンス制御回路５４は、第１，第２制御信号ＳＧ１，ＳＧ２を出力する。これにより、リスタート回路１０３には、前置フィルタ１２の出力信号Ｓ１が入力される。リスタート回路１０３は、位相制御信号ＣＮＺに応答し、４Ｔパターンのプリアンブル信号に基づいて初期位相引き込みを開始する。
【０２８５】
リスタート回路１０３は、初期位相引き込みを終了すると、ＤＦＥ８２のシフトレジスタ１５をプリセットする。シーケンス制御回路５４は、これを受けてＬレベルの位相制御信号ＣＮＺを出力する。
【０２８６】
次に、６Ｔパターンのプリアンブルが読み出されると、これを受けてシーケンス制御回路５４は、Ｈレベルの周波数制御信号ＣＴ２を出力する。また、シーケンス制御回路５４は、第１，第２制御信号ＳＧ１，ＳＧ２を出力する。これにより、ＤＦＥ８２のＦＢループはクローズし、ＴＲ−ＰＬＬ１０４には、加算器１３の出力信号Ｓ３が入力される。そして、ＴＲ−ＰＬＬ１０４は、Ｈレベルの制御信号ＣＴ２に応答し、６Ｔパターンのプリアンブル信号に基づいて周波数引き込みを行う。
【０２８７】
（第八実施形態）
以下、本発明を具体化した第八実施形態を図３３〜図４３に従って説明する。尚、説明の便宜上、図５４の従来例、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
【０２８８】
図３３は、本実施形態の信号処理回路１２１の一部回路図を示す。
信号処理回路１２１は、判定帰還型等化器（ＤＦＥ）８２、アナログ−ディジタル変換器（以下、ＡＤＣという）１２２、零位相リスタート回路（以下、リスタート回路という）１２３、クロック信号生成回路としてのタイミングリカバリＰＬＬ回路（以下、ＴＲ−ＰＬＬという）１２４を含む。尚、図３３は、ＤＦＥ８２を構成するフィードバックフィルタ２２及び第１，第２スイッチ８６，８７を省略してある。
【０２８９】
ＡＤＣ１２２は、加算器１３の出力信号Ｓ３を所定のビット数（本実施形態では６ビット）のディジタル信号に変換し、そのディジタル信号をリスタート回路１２３に出力する。
【０２９０】
リスタート回路１２３は、６Ｔパターンのプリアンブルデータに対応する回路である。６Ｔパターンは、システムクロック信号ＳＣＫの６周期（６クロック）にて一巡して同じ値のデータが出現する周期パターン（111000111000....）である。
【０２９１】
リスタート回路１２３は、プリンブル検出回路１２５、演算回路１２６、デコード回路１２７、選択回路１２８、分周器１２９を含む。
プリアンブル検出回路１２５には、ＤＦＥ８２のシフトレジスタ１５に記憶されたデータが入力される。プリアンブル検出回路１２５は、入力データに基づいて、プリアンブルデータを読み出したリード信号ＲＤ（以降、プリアンブル信号という）を検出すると、検出信号Ｓ２５を演算回路１２６に出力する。
【０２９２】
また、プリアンブル検出回路１２５は、プリアンブル信号を検出すると、シフトレジスタ１５をそのプリアンブルデータによりプリセットする機能を有する。このプリセット機能は、前記第四実施形態と同様に、ＤＦＥ８２のフィードバックループの帰還量をプリセットし、該ＤＦＥ８２のＦＢループが発散するのを防止する。
【０２９３】
演算回路１２６は、プリアンブル検出回路１２５から入力される検出信号Ｓ２５に応答し、その時にＡＤＣ１２２の出力信号Ｓ２６に対してシステムクロック信号ＳＣＫの初期位相引き込みを行う。前記検出信号Ｓ２５は、プリアンブル信号を検出した結果である。従って、演算回路１２６は、検出信号Ｓ２５に応答してプリアンブル信号のサンプリングデータにおける相互相関関数を演算する。更に、演算回路１２６は、演算した相互相関関数に基づいて、プリンブル信号と基準クロック信号ＳＣＫの位相差を算出する。そして、演算回路１２６は、算出した位相差に応じた信号をデコード回路１２７に出力する。
【０２９４】
デコード回路１２７は、演算回路１２６の出力信号をデコードして選択信号Ｓ２７を生成し、その選択信号Ｓ２７を選択回路１２８に出力する。選択回路１２８には、ＴＲ−ＰＬＬ１２４から位相が異なる複数のクロック信号ＣＫ１〜ＣＫ６が入力される。選択回路１２８は、選択信号Ｓ２７に基づいて複数のクロック信号ＣＫ１〜ＣＫ６のうちの１つを選択し、その選択したクロック信号をシステムクロック信号ＳＣＫとして出力する。このシステムクロック信号ＳＣＫの位相は、プリアンブル信号の位相に概略一致している。ＴＲ−ＰＬＬは、このシステムクロック信号ＳＣＫとＡＤＣ１２２から出力されるプリアンブル信号の位相引き込みを行う。これにより、前記第七実施形態と同様に、位相引き込みに要する時間を短縮する。
【０２９５】
本実施形態のリスタート回路１２３の原理の概略を説明する。
前記プリアンブル信号は、周期パターンであるプリアンブルデータを読み出した信号である。このプリアンブル信号が位相を引き込む目標である。このプリアンブル信号の関数ｆｃ（τ）とする。
【０２９６】
先ず、演算回路１２６は、基準クロック信号ＳＣＫから位相の異なる２つのリファレンス信号を生成する。この時、演算回路１２６は、基準クロック信号ＳＣＫよりも１シンボルレート（基準クロック信号ＳＣＫの１周期分）位相が進んだ第１リファレンス信号と、基準クロック信号ＳＣＫよりも１シンボルレート位相が遅れた第２リファレンス信号を生成する。
【０２９７】
次に、演算回路１２６は、プリアンブル信号と第１，第２リファレンス信号の相互相関関数ｆｆ（τ），ｆｄ（τ）をそれぞれ計算する。演算回路１２６は、計算した２つの相互相関関数ｆｆ（τ），ｆｄ（τ）の差ｄｃｎ（τ）（＝｜ｆｆ（τ）−ｆｄ（τ）｜）を演算する。図３５に示すように、この差ｄｃｎ（τ）の値（図３５において縦軸の値）は、基準クロック信号ＳＣＫとプリアンブル信号の位相差（位相ズレ）に比例している。従って、この差に基づいて前記ＴＲ−ＰＬＬ１２４から出力される複数のクロック信号のうち、プリアンブル信号の位相に近いクロック信号を選択する。このようにして、リスタート回路１２３は、初期位相引き込みを行う。
【０２９８】
次に、演算回路１２６、デコード回路１２７の構成を図３４に従って詳述する。
演算回路１２６の第１レジスタ１３１には、ＡＤＣ１２２の出力信号Ｓ２６が入力される。第１レジスタ１３１は、クロック信号ＣＫに基づいて前記出力信号Ｓ２６をラッチし、そのラッチした信号を第１，第２加算器１３２ａ，１３２ｂに出力する。第１，第２加算器１３２ａ，１３２ｂには、制御回路１３３から制御信号ＣＮＴＬ１，ＣＮＴＬ０が入力される。制御回路１３３には、図３３のプルアンブル検出回路１２５から出力される検出信号Ｓ２５と、基準クロック信号ＳＣＫが入力される。制御回路１３３は、検出信号Ｓ２５に基づいて図３６に示すように前記制御信号ＣＮＴＬ１，ＣＮＴＬ０を生成し、第１，第２加算器１３２ａ，１３２ｂに出力する。
【０２９９】
第１加算器１３２ａには、第２レジスタ１３４ａの出力信号Ｓ３２ａが入力される。第１加算器１３２ａは、制御信号ＣＮＴＬ１，ＣＮＴＬ０に基づいて、前記第１レジスタ１３１の出力信号と第２レジスタ１３４ａの出力信号Ｓ３２ａを加算演算する。
【０３００】
図３６に示すように、例えば、制御信号ＣＮＴＬ１，ＣＮＴＬ０が「００」の場合、第１加算器１３２ａは、入力ａ（出力信号Ｓ２６）と入力ｂ（出力信号Ｓ３２ａ）を加算した結果ｘを出力する。また、制御信号ＣＮＴＬ１，ＣＮＴＬ０が「０１」の場合、第１加算器１３２ａは、入力−ａ（出力信号Ｓ２６の反転信号）と入力ｂ（出力信号Ｓ３２ａ）を加算した結果ｘを出力する。
【０３０１】
第１加算器１３２ａは、演算結果を第２レジスタ１３４ａに出力する。第２レジスタ１３４ａは、クロック信号ＣＫに基づいて第１加算器１３２ａの出力信号Ｓ３１ａをラッチする。
【０３０２】
第２加算器１３２ｂには、第３レジスタ１３４ｂの出力信号Ｓ３２ｂが入力される。第２加算器１３２ｂは、制御信号ＣＮＴＬ１，ＣＮＴＬ０に基づいて、前記第１レジスタ１３１の出力信号と第３レジスタ１３４ｂの出力信号Ｓ３２ｂを加算演算し、その演算結果を第３レジスタ１３４ｂに出力する。第３レジスタ１３４ｂは、クロック信号ＣＫに基づいて第２加算器１３２ｂの出力信号Ｓ３１ｂをラッチする。
【０３０３】
上記の構成により、第１加算器１３２ａと第２レジスタ１３４ａは、入力信号であるプリアンブル信号に対して、１シンボルレート分だけ位相が異なるリファレンス信号を生成すると共に、そのリファレンス信号とプリアンブル信号の相互相関関数を演算する第１相関器を構成する。同様に、第２加算器１３２ｂと第３レジスタ１３４ｂは、入力信号であるプリアンブル信号に対して、１シンボルレート分だけ位相が異なるリファレンス信号を生成すると共に、そのリファレンス信号とプリアンブル信号の相互相関関数を演算する第２相関器を構成する。
【０３０４】
第２，第３レジスタ１３４ａ，１３４ｂは、出力信号Ｓ３２ａ，Ｓ３２ｂを第１，第２減算器１３５ａ，１３５ｂにそれぞれ出力する。第１減算器１３５ａは、第２レジスタ１３４ａの出力信号Ｓ３２ａから第３レジスタ１３４ｂの出力信号Ｓ３２ｂを減算し、その減算結果を第４レジスタ１３６ａに出力する。第４レジスタ１３６ａは、クロック信号ＣＫに基づいて前記出力信号をラッチし、そのラッチした信号Ｓ３３ａを選択回路１３７に出力する。また、第４レジスタ１３６ａは、出力信号Ｓ３３ａの符号ビットｆ１ａをデコード回路１２７のデコーダ１３９に出力する。
【０３０５】
第２減算器１３５ｂは、第３レジスタ１３４ｂの出力信号Ｓ３２ｂから第２レジスタ１３４ａの出力信号Ｓ３２ａを減算し、その減算結果を第５レジスタ１３６ｂに出力する。第５レジスタ１３６ｂは、クロック信号ＣＫに基づいて前記出力信号をラッチし、そのラッチした信号Ｓ３３ｂを選択回路１３７に出力する。また、第５レジスタ１３６ｂは、出力信号Ｓ３３ｂの符号ビットｆ１ｂをデコーダ１３９に出力する。
【０３０６】
デコーダ１３９は、前記第４，第５レジスタ１３６ａ，１３６ｂから入力される符号ビットｆ１ａ，ｆ１ｂに基づいて、正の符号ビットに対応する選択信号ＳＬ１を生成し、その選択信号ＳＬ１を選択回路１３７に出力する。選択回路１３７は、選択信号ＳＬ１に基づいて、第４，第５レジスタ１３６ａ，１３６ｂの出力信号Ｓ３３ａ，Ｓ３３ｂから選択した正の値の信号Ｓ３４を第１〜第３比較器１３８ａ〜１３８ｃに出力する。この構成により、前記第１，第２相関器の出力信号の絶対値が第１〜第３比較器１３８ａ〜１３８ｃに入力される。
【０３０７】
第１〜第３比較器１３８ａ〜１３８ｃには、それぞれ第１〜第３比較信号Ｒ１〜Ｒ３が入力される。第１〜第３比較信号Ｒ１〜Ｒ３は、図３７に示すフェーズＰ３〜Ｐ１，Ｚ，Ｎ１〜Ｎ３に対する第１〜第３比較レベルＬｏｗ〜Ｈｉｇｈの値であり、この値は基準クロック信号ＣＫに対して、前記ＴＲ−ＰＬＬ１２４にて生成される複数のクロック信号ＣＫ１〜ＣＫ６の位相差に対応している。
【０３０８】
詳述すれば、ＴＲ−ＰＬＬ１２４は、前記第七実施形態のＶＣＯ１１６（図２８参照）と同様に、基準とする第１クロック信号ＣＫ１の１周期を等分割（６分割）し、その等分割した周期だけ位相がずれている第２〜第６クロック信号ＣＫ２〜ＣＫ６を生成する（図２９参照）。
【０３０９】
尚、第２〜第４クロック信号ＣＫ２〜ＣＫ４は第１クロック信号ＣＫ１よりも１／６周期ずつ位相が進んでおり、第６，第５クロック信号ＣＫ６，ＣＫ５は第１クロック信号ＣＫ１よりも１／６周期ずつ位相が遅れている。また、第４クロック信号ＣＫ４は、第１クロック信号ＣＫ１よりも３／６周期位相が進んでいる。このことは、第１クロック信号ＣＫ１よりも３／６周期位相が遅れているのと等価である。
【０３１０】
前記第１比較信号Ｒ１のレベルは、基準となる第１クロック信号ＣＫ１と第２，第６クロック信号ＣＫ２，ＣＫ６の位相差に対応した値に設定されている。第２比較信号Ｒ２のレベルは、第１クロック信号ＣＫ１と第３，第５クロック信号ＣＫ３，ＣＫ５の位相差に対応した値に設定されている。第３比較信号Ｒ３のレベルは、第１クロック信号ＣＫ１と第４クロック信号ＣＫ４の位相差に対応した値に設定されている。
【０３１１】
第１〜第３比較器１３８ａ〜１３８ｃは、前記選択回路１３７の出力信号Ｓ３４のレベルと、第１〜第３比較信号Ｒ１〜Ｒ３のレベルをそれぞれ比較し、その比較結果に基づく信号Ｓ３５ａ〜Ｓ３５ｃをデコーダ１３９に出力する。詳しくは、第１〜第３比較器１３８ａ〜１３８ｃは、プリアンブル信号のレベルが第１〜第３比較信号Ｒ１〜Ｒ３のそれよりも大きい場合にＨレベル（１）の信号Ｓ３５ａ〜Ｓ３５ｃを、プリアンブル信号のレベルが第１〜第３比較信号Ｒ１〜Ｒ３のそれよりも小さい場合にはＬレベル（０）の信号Ｓ３５ａ〜Ｓ３５ｃをそれぞれ出力する。
【０３１２】
例えば、プリアンブル信号と基準クロック信号（第１クロック信号）ＣＫ１の位相差が１／６周期以内（図３８のフェーズＺ）である時、第１〜第３比較器１３８ａ〜１３８ｃは共に「０」の信号Ｓ３５ａ〜Ｓ３５ｃを出力する。そして、プリアンブル信号と基準クロック信号ＣＫ１の位相差が１／６周期以上，２／６周期以内（図３８のフェーズＰ１）である場合、第１比較器１３８ａは「１」の信号Ｓ３５ａを、第２，第３比較器１３８ｂ，１３８ｃは「０」の信号Ｓ３５ｂ，Ｓ３５ｃを出力する。
【０３１３】
デコーダ１３９は、第１〜第３比較器１３８ａ〜１３８ｃの出力信号Ｓ３５ａ〜Ｓ３５ｃと、第４レジスタ１３６ａの出力信号Ｓ３３ａを構成する符号ビットｆ１ａに基づいて、位相選択信号Ｓ３６を生成する。符号ビットは、基準とするクロック信号ＣＫ１の位相に対してプリアンブル信号の位相が進んでいるか遅れているかを示している。従って、デコーダ１３９は、「０」の符号ビットｆ１ａに応答し、出力信号Ｓ３５ａ〜Ｓ３５ｃに基づいて第１クロック信号ＣＫ１よりも位相が進んでいる第２〜第４クロック信号ＣＫ２〜ＣＫ４を選択するための位相選択信号Ｓ３６を生成する。デコーダ１３９は、「１」の符号ビットに応答し、出力信号Ｓ３５ａ〜Ｓ３５ｃに基づいて第１クロック信号ＣＫ１よりも位相が遅れている第６〜第４クロック信号ＣＫ６〜ＣＫ４を選択するための位相選択信号Ｓ３６を生成する。
【０３１４】
例えば、デコーダ１３９は、各出力信号Ｓ３５ａ〜Ｓ３５ｃが全て「０」の場合、第１クロック信号ＣＫ１を選択するべく位相選択信号Ｓ３６を生成する。また、デコーダ１３９は、出力信号Ｓ３５ａ〜Ｓ３５ｃが「１００」の場合、「０」の符号ビットに対応して第２クロック信号ＣＫ２を、「１」の符号ビットに対応して第６クロック信号ＣＫ６を選択するべく位相選択信号Ｓ３６を生成する。
【０３１５】
デコーダ１３９は、生成した位相選択信号Ｓ３６を第６レジスタ１４０に出力する。
第６レジスタ１４０には、制御回路１３３から零位相選択信号ＳＬ０が入力される。第６レジスタ１４０は、零位相選択信号ＳＬ０の立ち上がりエッジに応答して前記デコーダ１３９の出力する位相選択信号Ｓ３６をラッチし、そのラッチ信号を選択信号Ｓ２７として図３３の選択回路１２８に出力する。選択回路１２８は、選択信号Ｓ２７に基づいて、ＴＲ−ＰＬＬ１２４から出力される第１〜第６クロック信号ＣＫ１〜ＣＫ６のうちの１つを選択し、その選択したクロック信号を基準クロック信号ＳＣＫとして分周器１２９に出力する。分周器１２９は、基準クロック信号ＳＣＫの周波数を１／２に分周したクロック信号ＣＫａをＡＤＣ１２２に出力する。
【０３１６】
上記のように構成されたリスタート回路１２３は、図３９に示すように、基準クロック信号ＳＣＫに基づいてサンプリングしたポイントから６Ｔパターンのプリアンブル信号の１周期分の相互相関関数値を求め、その相互相関関数値に基づいてプリアンブル信号の位相に対して、基準クロック信号ＳＣＫの位相を大まかに合わせる初期位相引き込みを行う。
【０３１７】
ＴＲ−ＰＬＬ１２４は、ＡＤＣ１２２の出力信号Ｓ２６を入力する。そして、ＴＲ−ＰＬＬ１２４は、プリアンブル信号の位相に対して、この初期位相引き込みが行われた基準クロック信号ＳＣＫの位相を位相引き込みを行い、基準クロック信号ＳＣＫの位相をプリアンブル信号の位相に一致させる。これにより、位相引き込みに要する時間は、従来に比べて短くなる。
【０３１８】
図３３のＡＤＣ１２２は、図４０に示すように、主ＡＤＣ１４１と複数（本実施形態では２つ）の補助ＡＤＣ１４２ａ，１４２ｂを備える。
主ＡＤＣ１４１は、加算器１３の出力信号Ｓ３をディジタル信号に変換可能であり、０Ｖを中心とする入力レンジ（信号入力範囲）を有する。主ＡＤＣ１４１には、基準クロック信号ＳＣＫを１／２分周したクロック信号ＣＫａが入力される。主ＡＤＣ１４１は、分周クロック信号ＣＫａの立ち上がりエッジに基づいて、出力信号Ｓ３を６ビットのディジタル信号に順次変換し、そのディジタル信号を図３３の演算回路１２６、ＴＲ−ＰＬＬ１２４に出力する。
【０３１９】
補助ＡＤＣ１４２ａ，１４２ｂは、それぞれに対して設定される所定の基準電圧を中心とし、主ＡＤＣ１４１よりも狭い入力レンジを有する。各補助ＡＤＣ１４２ａ，１４２ｂには、前記クロック信号ＣＫａと相補信号をなす反転クロック信号ＸＣＫａが入力される。各補助ＡＤＣ１４２ａ，１４２ｂは、反転クロック信号の立ち上がりエッジに基づいて、出力信号Ｓ３を３ビットのディジタル信号に変換し、そのディジタル信号を図３３の演算回路１２６、ＴＲ−ＰＬＬ１２４に出力する。
【０３２０】
図４１に示すように、相補信号である前記分周クロック信号ＣＫａと反転クロック信号ＸＣＫａは、立ち上がりエッジが基準クロック信号ＳＣＫの立ち上がりエッジに毎に交互に出現する。また、分周クロック信号ＣＫａの立ち上がりエッジと反転クロック信号ＸＣＫａのそれとの間の時間は、基準クロック信号ＳＣＫの立ち上がりエッジの間の時間と同じである。従って、主ＡＤＣ１４１と補助ＡＤＣ１４２ａ，１４２ｂは、基準クロック信号ＳＣＫの立ち上がりエッジに同期して交互にＡＤ変換を行う。
【０３２１】
各補助ＡＤＣ１４２ａ，１４２ｂの基準電圧は異なる電圧に設定されている。図４３に示すように、第１補助ＡＤＣ１４２ａは、第１基準電圧＋Ｒｅｆを中心とし、第２補助ＡＤＣ１４２ｂは第２基準電圧−Ｒｅｆを中心とする。
【０３２２】
各基準電圧＋Ｒｅｆ，−Ｒｅｆは、それぞれプリアンブル信号のサンプリング点の電圧に対応している。即ち、図４２に示すように、プリアンブル信号を基準クロック信号ＳＣＫにてサンプリングした場合、サンプリング点の電圧は、電圧ＲｅｆＨ，ＲｅｆＬ，−ＲｅｆＬ，−ＲｅｆＨ付近の電圧となる。図３３のＴＲ−ＰＬＬ１２４は、プリアンブル信号が「正から負」，「負から正」へ遷移する遷移点を捉え、この遷移点に基づいてプリアンブル信号の位相にクロック信号ＣＫ１〜ＣＫ６の位相を引き込むように構成されている。
【０３２３】
従って、ＴＲ−ＰＬＬ１２４は、遷移点の前後のサンプリング点を必要とする。このため、図４２に示すように、必要とするサンプリング点の電圧、即ち電圧ＲｅｆＬを第１基準電圧とし、電圧−ＲｅｆＬを第２基準電圧とする。これにより、ＴＲ−ＰＬＬ１２４は、主ＡＤＣ１４１と補助ＡＤＣ１４２ａ，１４２ｂを交互に動作させた場合においても、必要とする基準クロック信号ＳＣＫに基づくサンプリングポイントと同じポイントの電圧値を入力する。これにより、ＴＲ−ＰＬＬ１２４は、基準クロック信号ＳＣＫにてサンプリングした場合と同様に位相引き込みを行うことができる。
【０３２４】
一般に、サンプリングの周波数を低くする（周期を長くする）と、遷移点が少なくなるため、ＴＲ−ＰＬＬにおける位相比較ゲインが低下する。このことは、位相引き込みをしにくくして基準クロック信号ＳＣＫの位相をプリアンブル信号の位相に一致させる位相引き込みに要する時間を長くする。
【０３２５】
それに対し、本実施形態は、補助ＡＤＣ１４２ａ，１４２ｂを設け、主ＡＤＣ１４１と補助ＡＤＣ１４２ａ，１４２ｂを交互に動作させることで、ＴＲ−ＰＬＬ１２４における位相比較ゲインの低下を抑制している。これにより、位相引き込みに要する時間が長くなるのを防いでいる。
【０３２６】
上記のように構成されたＡＤＣ１２２において、主ＡＤＣ１４１は、基準クロック信号ＳＣＫよりも遅い（１／２）周波数のクロック信号ＣＫａにて動作するため、基準クロック信号ＳＣＫで動作する場合に比べて消費電力が約半分になる。補助ＡＤＣ１４２ａ，１４２ｂは、出力信号のビット数が主ＡＤＣ１４１に比べて少ないため、回路規模が主ＡＤＣ１４１よりも小さく、主ＡＤＣと同じ周波数の反転クロック信号ＸＣＫａにて動作する。これにより、各補助ＡＤＣ１４２ａ，１４２ｂにおける消費電力の合計は、主ＡＤＣ１４１の消費電力よりも少ない。従って、ＡＤＣ１２２の消費電力は、主ＡＤＣ１４１を基準クロック信号ＳＣＫにて動作させる場合に比べて少なくなる。
【０３２７】
補助ＡＤＣ１４２ａ，１４２ｂは、主ＡＤＣ１４１に比べて出力信号のビット数が少ないため、回路規模が十分小さい。これにより、ＡＤＣ１２２を形成する半導体装置のチップ面積の増大を抑えることができる。
【０３２８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）零位相リスタート回路１２３は、ＡＤ変換器１２２の出力信号Ｓ２６に対して位相の遅いリファレンス信号と位相の早いリファレンス信号とから相互相関関数値を求め、該値に基づいて位相差がをもとめるようにした。その結果、位相差を求めるのに要する時間が短くなり、同期確立を早くして読み出し動作の高速化を図ることができる。
【０３２９】
（２）ＡＤＣ１２２を主ＡＤＣ１４１と複数の補助ＡＤＣ１４２ａ，１４２ｂにて構成し、主ＡＤＣ１４１と補助ＡＤＣＡＤＣ１４２ａ，１４２ｂを基準クロック信号ＳＣＫを分周したクロック信号ＣＫａ，ＸＣＫａにて交互に動作させるようにした。その結果、ＡＤＣ１２２における消費電力を低減することができる。
【０３３０】
（３）補助ＡＤＣ１４２ａ，１４２ｂの入力範囲を小さくすることにより、その補助ＡＤＣ１４２ａ，１４２ｂの面積を主ＡＤＣ１４１に比べて小さくすることができる。その結果、ＡＤＣ１２２を形成する半導体装置のチップ面積の増大を抑えることができる。
【０３３１】
尚、上記実施形態において、以下のように変更してもよい。
○本実施形態のリスタート回路１２３の選択回路１２８に代えて、第七実施形態のクロック切替回路１１５とＶＣＯ１１６を備える構成としてもよい。その場合、ＴＲ−ＰＬＬ１２４に代えて第七実施形態のＴＲ−ＰＬＬ１０４を用いるようにする。
【０３３２】
（第九実施形態）
以下、本発明を具体化した第九実施形態を図４４，図４５に従って説明する。尚、説明の便宜上、図５４の従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【０３３３】
図４４は、本実施形態の判定帰還型等化器（ＤＦＥ）１５１のブロック回路図を示す。ＤＦＥ１５１は、前置フィルタ１２、加算器１３、判定器１４、シフトレジスタ１５、フィードバックフィルタ（ＦＢフィルタ）１５２、異常検出回路１５３、選択回路１５４、遷移検出回路１５５、近似回路１５６を含む。
【０３３４】
ＤＦＥ１５１の前置フィルタ１２には、図２のＶＧＡ４７の出力信号が信号Ｓ４１として入力される。ＤＦＥ１５１は、入力信号Ｓ４１の符号間干渉を取り除いた再生信号を出力するように動作する。
【０３３５】
異常検出回路１５３は、ＤＦＥ１５１の入力信号Ｓ４１が正常か異常かを検出する機能を有する。また、異常検出回路１５３は、サーマルアスペリティ（ＴＡ（Thermal Asperity）：リード信号ＲＤの異常を誘発する現象）を検出する機能を有する。異常検出回路１５３は、入力信号Ｓ４１が正常な場合、Ｌレベルの検出信号Ｓ４２を出力する。異常検出回路１５３は、入力信号の異常を検出すると、所定レベル（Ｈレベル）の検出信号Ｓ４２を選択回路１５４に出力する。
【０３３６】
異常検出方法について詳述すれば、入力信号Ｓ４１のレベルは、図２のエンコーダ４４にて符号化するために用いられる伝達符号規則（ＲＬＬ（１，７）コード）に対応して変化する。即ち、一定レベル以上（又は一定レベル以下）の入力信号Ｓ４１は、伝達符号規則に当てはまる所定期間だけ継続する。従って、一定レベル以上（一定レベル以下）の入力信号Ｓ４１が所定期間を越えて入力されると、その所定期間内の入力信号Ｓ４１には誤りが含まれている。
【０３３７】
従って、異常検出回路１５３は、一定レベル以上（一定レベル以下）の入力信号Ｓ４１が入力されている期間を計測する。前記所定期間いないで入力信号Ｓ４１のレベルが一定レベル以上から一定レベル以下へ（又は一定レベル以下から一定レベル以上へ）変化すると、異常検出回路１５３は、入力信号が正常であることを検出する。そして、異常検出回路１５３は、その検出結果に基づいて、Ｌレベルの検出信号Ｓ４２を出力する。
【０３３８】
一方、前記所定期間を越えて一定レベル以上（一定レベル以下）の入力信号Ｓ４１が入力されると、異常検出回路１５３は、入力信号Ｓ４１が異常であることを検出する。そして、異常検出回路１５３は、その検出結果に基づいて、Ｈレベルの検出信号Ｓ４２を出力する。
【０３３９】
尚、異常検出回路１５３は、検出結果に基づいて、入力信号Ｓ４１が正常である場合にＨレベルの検出信号Ｓ４２を、入力信号Ｓ４１が異常である場合にＬレベルの検出信号Ｓ４２を出力するよう構成されてもよい。
【０３４０】
選択回路１５４には、異常検出回路１５３から出力される検出信号Ｓ４２が入力される。また、選択回路１５４には、外部検出信号Ｓ４３と選択信号Ｓ４４が入力される。外部検出信号Ｓ４３は、ＤＦＥ１５１外部の図示しない異常検出回路にて生成される。その異常検出回路は、前記異常検出回路１５３と同様に
、ＤＦＥ１５１の入力信号Ｓ４１、即ち、図２のＶＧＡ４７の出力信号が正常であるか異常であるかを検出し、その検出結果に基づいてＤＦＥ１５１に外部検出信号Ｓ４３を出力する。
【０３４１】
選択信号Ｓ４４は、図１のＨＤＣ３９から入力される。ＨＤＣ３９は、ハードディスク装置の設定に基づいて、選択信号Ｓ４４を選択回路１５４に出力する。選択回路１５４は、入力される選択信号Ｓ４４に基づいて前記検出信号Ｓ４２と外部検出信号Ｓ４３のいずれか一方を選択する。そして、選択回路１５４は、選択した信号をホールド信号Ｓ４５としてＦＢフィルタ１５２に出力する。
【０３４２】
尚、外部検出信号Ｓ４３が入力されない構成としてもよい。その場合、選択回路１５４を省略し、異常検出回路１５３は、検出結果をホールド信号Ｓ４５としてＦＢフィルタ１５２に出力する構成としてもよい。
【０３４３】
ＦＢフィルタ１５２には、シフトレジスタ１５に記憶された複数ビットの信号が入力される。ＦＢフィルタ１５２は、ホールド信号Ｓ４５がＬレベルの間、シフトレジスタ１５から入力されるデータに基づいて帰還量を演算する。そして、ＦＢフィルタ１５２は、演算結果に応じた帰還量（電圧値，電流量等のレベル）の信号Ｓ４６を加算器１３に出力する。
【０３４４】
ＦＢフィルタ１５２は、Ｈレベルのホールド信号Ｓ４５に応答して、一定の帰還量、即ち所定レベルの信号Ｓ４６を加算器１３に出力する。この時の信号Ｓ４６のレベルは、例えば、入力信号Ｓ４１が正常な場合にシフトレジスタ１５に記憶されるデータに基づいて算出される帰還量の平均値に予め設定される。この平均値は、ＦＢフィルタ１５２の出力信号の最大値よりも小さい（又は最小値よりも大きい）値である。従って、フィードバックループ（ＦＢループ）は、入力信号Ｓ４１が異常な時に、異常信号に基づいて算出された帰還量に代えて、一定の帰還量（フィードバック（ＦＢ）レスポンス）をフィードバックする。
【０３４５】
遷移検出回路１５５には、前記ホールド信号Ｓ４５と、判定器１４から出力される判定信号Ｓ４が入力される。遷移検出回路１５５は、Ｈレベルのホールド信号Ｓ４５が入力された後の特定な遷移ポイントを検出し、第２検出信号Ｓ４７を近似回路１５６に出力する。
【０３４６】
具体的には、遷移検出回路１５５は、判定信号Ｓ４が「０→１」又は「１→０」のようにデータが遷移する特定な遷移ポイントを検出すると、所定期間Ｈレベルとなるパルスの第２検出信号４７を近似回路１５６に出力する。この第２検出信号４７のパルス幅は、判定器１４から出力される正常な判定信号Ｓ４がシフトレジスタ１５を構成する最終段のレジスタに記憶されるまでに必要な時間（クロック数）に対応している。
【０３４７】
近似回路１５６は、複数の記憶領域を有するレジスタ１５７を含む。近似回路１５６には、前記判定器１４から出力される判定信号Ｓ４が入力される。
近似回路１５６は、Ｈレベルの第２検出信号Ｓ４７に応答して判定信号Ｓ４をレジスタ１５７に順次記憶する。近似回路１５６は、レジスタ１５７に記憶したデータに基づいて、近似帰還量を演算する。そして、近似回路１５６は、演算した近似帰還量の信号Ｓ４８をＦＢフィルタ１５２に出力する。
【０３４８】
ＦＢフィルタ１５２には、前記検出信号Ｓ４７が入力される。ＦＢフィルタ１５２は、Ｈレベルの第２検出信号Ｓ４７に基づいて、前記近似回路１５６の出力信号Ｓ４８を加算器１３に出力する。従って、加算器１３には、第２検出信号Ｓ４７がＨレベルの間、近似回路１５６にて算出された近似帰還量に応じた帰還信号Ｓ４６が帰還される。
【０３４９】
ＦＢフィルタ１５２は、Ｌレベルの第２検出信号Ｓ４７に基づいて、シフトレジスタ１５から入力されるデータに基づいて演算した帰還量の帰還信号Ｓ４６を加算器１３に出力する。
【０３５０】
次に、上記のように構成されたＤＦＥ１５１の作用を図４５に従って説明する。
入力信号Ｓ４１が異常になると、異常検出回路１５３はその異常信号を検出してＨレベルの第１検出信号Ｓ４２を出力し、選択回路１５４は選択信号Ｓ４４に基づいて第１検出信号Ｓ４２をホールド信号Ｓ４５としてＦＢフィルタ１５２に出力する。ＦＢフィルタ１５２は、このホールド信号Ｓ４５に基づいて、一定の帰還量をフィードバックする。
【０３５１】
この時、加算器１３に入力される帰還量は、異常信号に基づく帰還量よりも小さい。従って、加算器１３の出力信号は、異常信号に基づく帰還量がフィードバックされる場合に比べて、正常な入力信号Ｓ４１に基づく帰還量がフィードバックされるときの出力信号Ｓ４６に近い値となる。
【０３５２】
これにより、ＦＢループは、異常信号に基づくＦＢレスポンスをフィードバックする場合に比べて発散しにくい。即ち、本実施形態のＤＦＥ１５１は、入力信号Ｓ４１の異常によるＦＢループの発散を抑制する。
【０３５３】
また、一定の帰還量をフィードバックすることは、入力信号Ｓ４１が正常になったときに、その正常な入力信号に基づいて演算したＦＢレスポンスによって、ＦＢループが正常に動作するまでの時間を短くする。即ち、異常信号に基づいて帰還量を演算した場合、そのＦＢレスポンスはＦＢフィルタ１５２の出力信号の最大値（又は最小値）となる。この最大値（又は最小値）のＦＢレスポンスは、入力信号Ｓ４１が正常になった後、長時間ＦＢフィルタ１５２の演算結果である出力信号Ｓ４６に影響を与える。この影響により、ＤＦＥ１５１が長時間正常に戻らないことがある。
【０３５４】
しかし、前記所定量のＦＢレスポンスがＦＢフィルタ１５２の出力信号に影響を与える時間は、前記最大値（又は最小値）のＦＢレスポンスのそれに比べて短い。即ち、ＦＢループは、短時間で正常動作になる。これにより、ＤＦＥ１５１は、短時間で正常に戻る。
【０３５５】
次に、入力信号Ｓ４１が正常になると、異常検出回路１５３は、Ｌレベルの第１検出信号Ｓ４２を出力する。遷移検出回路１５５は、正常な入力信号Ｓ４１に基づいて判定器１４から出力される判定信号Ｓ４の特定の遷移ポイントを検出し、所定パルス幅の第２検出信号Ｓ４７を近似回路１５６とＦＢフィルタ１５２に出力する。近似回路１５６は、判定器１４から出力される判定信号Ｓ４をレジスタ１５７に順次記憶する。そして、近似回路１５６は、レジスタ１５７に記憶した複数ビットのデータに基づいて、近似帰還量を演算し、その近似帰還量の信号Ｓ４８をＦＢフィルタ１５２に出力する。
【０３５６】
従って、ＦＢループには、近似帰還量がフィードバックされる。この時の帰還信号の値は、正常な判定信号Ｓ４に基づく近似値である。従って、この時のＦＢレスポンスは、異常信号が入力されている時のＦＢレスポンス（一定の帰還量）に比べて正常な帰還量に近い。これにより、ＦＢループは、一定量を帰還する時に比べて更に短時間で正常に戻る。
【０３５７】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）前置フィルタ１２の入力信号の異常を検出する異常異常検出回路１５３を備え、その検出結果に基づいて帰還フィルタのフィードバックを停止するようにした。その結果、異常信号に基づく判定結果が帰還されないＴめ、発散を防止することができる。
【０３５８】
（２）近似回路１５６にて帰還量の近似値を算出し、ＦＢフィルタ１５２にてその近似帰還量の帰還信号を出力するようにした。その結果、ＦＢループを、一定量を帰還する時に比べて更に短時間で正常に戻すことができる。
【０３５９】
（第十実施形態）
以下、本発明を具体化した第十実施形態を図４６，図４７に従って説明する。尚、説明の便宜上、第一，第九実施形態と同様の構成については同一の符号を付して図面，説明を一部省略する。
【０３６０】
図４６は、本実施形態の信号処理回路の一部ブロック回路図を示す。
信号処理回路は、誤差演算回路１５８を含む。誤差演算回路１５８は、判定器１４の入力信号Ｓ３と出力信号Ｓ４の誤差を演算し、その演算結果を出力信号としてＡＧＣ回路４７ａ、ＴＲ−ＰＬＬ４９に出力する。ＡＧＣ回路４７ａは、誤差演算回路１５８の出力信号に基づく制御信号をＶＧＡ４７に出力する。ＶＧＡ４７は、制御信号に基づくゲインにてリード信号ＲＤを増幅し、その増幅信号を信号Ｓ４１として出力する。ＴＲ−ＰＬＬ４９は、誤差演算回路１５８の出力信号に基づいて基準クロック信号ＳＣＫの位相引き込みを行う。
【０３６１】
また、信号処理回路は、異常検出回路１５３ａを含む。異常検出回路１５３ａには、ＶＧＡ４７の出力信号Ｓ４１が入力される。異常検出回路１５３ａは、入力信号Ｓ４１が正常か異常かを検出する機能を有する。また、異常検出回路１５３ａは、サーマルアスペリティを検出する機能を有する。
【０３６２】
図４７に示すように、異常検出回路１５３ａは、検出結果に基づいて、入力信号Ｓ４１に異常がある場合、サーマルアスペリティの検出、入力信号Ｓ４３に基づいて検出フラグをセットする。そして、異常検出回路１５３ａは、Ｈレベルのホールド信号Ｓ４５，ＡＨ，ＰＨをフィードバックフィルタ（ＦＢフィルタ）１５２、ＡＧＣ回路４７ａ、ＴＲ−ＰＬＬ４９に出力する。
【０３６３】
ＦＢフィルタ１５２は、ホールド信号Ｓ４５に基づいて帰還信号Ｓ４６の出力を停止する。このことは、入力信号が異常な場合にフィードバックループを制御してフィードバックを停止させることにより、フィードバックループの発散を防止することができる。
【０３６４】
ＡＧＣ回路４７ａは、Ｈレベルのホールド信号ＡＨに基づいて制御信号の出力を停止する。このとき、ＡＧＣ回路４７ａは、ゲインを予め設定した一定値とし、リードリード信号ＲＤを増幅する。これにより、異常検出回路１５３ａは、サーマルアスペリティにより入力信号Ｓ４１に異常が発生するのを防止する。即ち、異常検出回路１５３ａは、ＶＧＡ４７とＡＧＣ４７ａとから構成する制御ループの発散を防止することができる。
【０３６５】
ＴＲ−ＰＬＬ４９は、Ｈレベルのホールド信号ＰＨに基づいて制御を停止する。即ち、ＴＲ−ＰＬＬ４９は、基準クロック信号ＳＣＫの周波数，位相を保持する。これにより、異常検出回路１５３ａはＰＬＬ回路４９の発散を防止することができる。
【０３６６】
図４４の遷移検出回路１５５にて回復時の最初のパルス検出に基づいて、所定期間経過した後にＬレベルの出力信号Ｓ４７を出力する。これにより、正常な信号Ｓ４１に基づいくフィードバックレスポンスが演算され、そのレスポンスが帰還される。異常検出回路１５３ａは、信号Ｓ４７の立ち下がりから所定期間経過後、Ｌレベルのホールド信号ＡＨ，ＰＨを出力する。ＡＧＣ回路４７ａは、Ｌレベルのホールド信号ＡＨに基づいて制御信号を出力する。ＴＲ−ＰＬＬ４９は、Ｌレベルのホールド信号ＰＨに基づいて基準クロック信号ＳＣＫの制御を行う。
【０３６７】
尚、上記実施形態において、以下のように変更してもよい。
○上記第九実施形態において、ＤＦＥ１５１は異常検出回路１５３を含む構成としたが、第十実施形態のように異常検出回路１５３を含まない構成としてもよい。その場合、異常検出回路１５３を信号処理回路に含む構成、又は図１のハードディスク装置３１に異常検出回路を独立して設ける、ＭＰＵ３７，ＨＤＣ３９等に含む構成として実施しても良い。
【０３６８】
（第十一実施形態）
以下、本発明を具体化した第十一実施形態を図４８，図４９に従って説明する。
【０３６９】
尚、説明の便宜上、図３の第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図４８は、本実施形態の信号処理回路の一部ブロック回路図を示す。尚、図４８に示していない信号処理回路の他の部分は、第一実施形態のそれらと同じであるため、図２を参照されたい。
【０３７０】
信号処理回路１６１は、コントローラ１６２を備える。コントローラ１６２は、レジスタ１６３とタイミング制御回路１６４を含む。
レジスタ１６３には、既知の値の検出データ（例えばＤＤｈ）が図１のＭＰＵ３７から格納される。コントローラ１６２は、レジスタ１６３に格納した検出データをエンコーダ１６５、判定帰還型等化器（ＤＦＥ）１６６のフィードバックフィルタ（ＦＢフィルタ）１６７に出力する。
【０３７１】
タイミング制御回路１６４には、所定のタイミング値がＭＰＵ３７等から格納される。タイミング制御回路１６４には、図１の磁気ディスク３３に対する読み出し／書き込みのタイミングをとるためのクロック信号ＳＣＫが入力される。
【０３７２】
タイミング制御回路１６４は、クロック信号ＳＣＫに基づいて、前記タイミング値に基づく一定間隔毎に割り込み信号Ｓ５１をエンコーダ１６５、ＦＢフィルタ１６７に出力する。
【０３７３】
コントローラ１６２は、図２の磁気ディスク３３にデータを書き込むデータライト時にエンコーダ１６５を制御する機能を有する。コントローラ１６２は、磁気ディスク３３の情報を読み出すデータリード時に判定帰還型等化器（ＤＦＥ）１６６を制御する機能を有する。それらの機能をデータライト時とデータリード時に対応して説明する。
【０３７４】
［データライト時］
コントローラ１６２は、エンコーダ１６５からデータの開始を示すシンクバイトの出力タイミングを検出する機能を有する。コントローラ１６２は、シンクバイトの出力タイミング検出に応答してタイミング制御回路１６４を動作させる。これにより、タイミング制御回路１６４は、シンクバイトがエンコーダ１６５から出力された後、前記タイミング値に基づく一定間隔毎に割り込み信号Ｓ５１をエンコーダ１６５に出力する。
【０３７５】
エンコーダ１６５は、一定間隔毎に入力される割り込み信号Ｓ５１に応答し、データの出力を一旦停止してレジスタ１６３から入力される検出データを出力する。これにより、図４９（ａ）に示すように、コントローラ１６２は、データの所定ビット数毎にレジスタ１６３に格納した検出データを割り込ませる割り込み処理を行う。
【０３７６】
［データリード時］
コントローラ１６２には、シンクバイト検出信号ＳＢが図２の制御データ検出回路５３から入力される。コントローラ１６２は、シンクバイト検出信号ＳＢに応答してタイミング制御回路１６４を動作させる。図１のＭＰＵ３７は、シンクバイト検出信号ＳＢにより、データの先頭を検出し、データに同期して処理する同期確立を行う。
【０３７７】
これにより、図４９（ｂ）に示すように、タイミング制御回路１６４は、シンクバイトが検出された後、即ち同期確立後に前記タイミング値に基づく一定間隔毎に割り込み信号Ｓ５１をＦＢフィルタ１６７に出力する。また、コントローラ１６２は、割り込み信号Ｓ５１と同時にレジスタ１６３に記憶した検出データをＦＢフィルタ１６７に出力する。
【０３７８】
ＦＢフィルタ１６７は、一定間隔毎に入力される割り込み信号Ｓ５１に応答し、レジスタ１６３から入力される検出データに基づいて帰還量を演算する。そして、ＦＢフィルタ１６７は、演算した帰還量の信号を加算器１３に出力する。これにより、コントローラ１６２は、一定間隔毎に、レジスタ１６３に記憶した検出データに基づくＦＢレスポンスによりＦＢループをプリセットするプリセット動作を行う。
【０３７９】
ＤＦＥ１６６には、前記割り込み信号Ｓ５１と同じタイミングで、磁気ディスク３３から読み出された検出データが入力される。ＤＦＥ１６６のＦＢフィルタ１６７は、検出データに基づいてフィードバックループ（ＦＢループ）のフィードバックレスポンス（ＦＢレスポンス）を算出する。従って、この検出データ、又はそれ以前に読み出されたデータに誤りが発生すると、その誤りを伝搬してＤＦＥ１６６のフィードバックループ（ＦＢループ）は発散する。
【０３８０】
しかしながら、ＦＢフィルタ１６７には、割り込み信号Ｓ５１と同じタイミングで、コントローラ１６２から既知の検出データが入力される。この検出データは、コントローラ１６２から入力されるため、磁気ディスク３３やヘッド装置３４の状態による影響等を受けていない。即ち、コントローラ１６２から入力される検出データに誤りは存在しない。
【０３８１】
従って、ＤＦＥ１６６のＦＢフィルタ１６７は、この誤りのない検出データに基づいてＦＢレスポンスを演算する。このことは、次の判定データに対する誤り伝搬を防止する。これにより、コントローラ１６２は、ＤＦＥ１６６のＦＢループの発散を防止する。
【０３８２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）コントローラ１６２は、データリード時に所定間隔毎に既知の検出データをＤＦＥ１６６のＦＢフィルタ１６７に書き込んでＦＢループをプリセットするようにした。この結果、同期確立後のＦＢループの発散を防止することができる。
【０３８３】
（第十二実施形態）
以下、本発明を具体化した第十二実施形態を図５０，図５１に従って説明する。
【０３８４】
尚、説明の便宜上、第十一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図５０は、本実施形態の信号処理回路の一部ブロック回路図を示す。尚、図５０に示していない信号処理回路の他の部分は、第十一実施形態と同様に第一実施形態のそれらと同じであるため、図２を参照されたい。
【０３８５】
信号処理回路１７１は、コントローラ１７２を備える。コントローラ１７２は、タイミング制御回路１７４とレジスタ１７３を含む。
タイミング制御回路１７４には、所定のタイミング値がＭＰＵ３７等から格納される。タイミング制御回路１７４には、図１の磁気ディスク３３に対する読み出し／書き込みのタイミングをとるためのクロック信号ＳＣＫが入力される。
【０３８６】
タイミング制御回路１７４は、クロック信号ＳＣＫに基づいて、前記タイミング値に基づく一定間隔毎に割り込み信号Ｓ５１をエンコーダ１７５、判定帰還型等化器１６６のフィードバックフィルタ（ＦＢフィルタ）１６７に出力する。
【０３８７】
エンコーダ１７５は、割り込み信号Ｓ５１に応答してその時に出力するデータをコントローラ１７２に出力する。レジスタ１７３は、複数のデータを格納可能な容量を持つ。コントローラ１７２は、エンコーダ１７５から入力されるデータをレジスタ１７３に順次格納する。また、コントローラ１７２は、レジスタ１７３に格納した検出データをＦＢフィルタ１６７に出力する。
【０３８８】
コントローラ１７２は、図２の磁気ディスク３３にデータを書き込むデータライト時にエンコーダ１７５を制御する機能を有する。コントローラ１７２は、磁気ディスク３３の情報を読み出すデータリード時に判定帰還型等化器（ＤＦＥ）１６６を制御する機能を有する。それらの機能をデータライト時とデータリード時に対応して説明する。
【０３８９】
［データライト時］
コントローラ１７２は、エンコーダ１７５からデータの開始を示すシンクバイトの出力タイミングを検出する機能を有する。コントローラ１７２は、シンクバイトの出力タイミング検出に応答してタイミング制御回路１７４を動作させる。これにより、タイミング制御回路１７４は、シンクバイトがエンコーダ１７５から出力された後、前記タイミング値に基づく一定間隔毎に割り込み信号Ｓ５１をエンコーダ１７５に出力する。
【０３９０】
エンコーダ１７５は、一定間隔毎に入力される割り込み信号Ｓ５１に応答し、その時々に出力する書き込みのためのデータをコントローラ１７２にも出力する。これにより、図５１（ａ）に示すように、コントローラ１７２は、所定のタイミングにて出力されるデータをレジスタ１７３に順次格納する割り込み処理を行う。
【０３９１】
［データリード時］
コントローラ１７２には、シンクバイト検出信号ＳＢが図２の制御データ検出回路５３から入力される。コントローラ１７２は、シンクバイト検出信号ＳＢに応答してタイミング制御回路１７４を動作させる。これにより、図５１（ｂ）に示すように、タイミング制御回路１７４は、シンクバイトが検出された後、前記タイミング値に基づく一定間隔毎に割り込み信号Ｓ５１をＦＢフィルタ１６７に出力する。また、コントローラ１７２は、レジスタ１７３に格納したデータを検出データとして順次ＦＢフィルタ１６７に出力する。
【０３９２】
ＦＢフィルタ１６７は、一定間隔毎に入力される割り込み信号Ｓ５１に応答し、レジスタ１７３から順次入力される検出データに基づいて帰還量を演算する。そして、ＦＢフィルタ１６７は、演算した帰還量の信号を加算器１３に出力する。これにより、コントローラ１７２は、一定間隔毎に、レジスタ１７３に記憶した検出データに基づくＦＢレスポンスによりＦＢループをプリセットするプリセット動作を行う。
【０３９３】
ＤＦＥ１６６には、前記割り込み信号Ｓ５１と同じタイミングで、磁気ディスク３３から読み出された検出データが入力される。ＤＦＥ１６６のＦＢフィルタ１６７は、検出データに基づいてフィードバックループ（ＦＢループ）のフィードバックレスポンス（ＦＢレスポンス）を算出する。従って、この検出データ、又はそれ以前に読み出されたデータに誤りが発生すると、その誤りを伝搬してＤＦＥ１６６のフィードバックループ（ＦＢループ）は発散する。
【０３９４】
しかしながら、ＦＢフィルタ１６７には、割り込み信号Ｓ５１と同じタイミングで、コントローラ１７２から既知の検出データが入力される。この検出データは、コントローラ１７２から入力されるため、図２の磁気ディスク３３やヘッド装置３４の状態による影響等を受けていない。即ち、コントローラ１７２から入力される検出データに誤りは存在しない。
【０３９５】
従って、ＤＦＥ１６６のＦＢフィルタ１６７は、この誤りのない検出データに基づいてＦＢレスポンスを演算する。このことは、次の判定データに対する誤り伝搬を防止する。これにより、コントローラ１７２は、ＤＦＥ１６６のＦＢループの発散を防止する。
【０３９６】
尚、本実施形態は、特に磁気ディスク３３に対する書き込み／読み出しテストを行う場合に有効となる。即ち、一般のデータを磁気ディスク３３に書き込む場合、データは任意の値である。従って、磁気ディスク３３の全てのセクタに書き込むデータを所定のタイミングで記憶するためには膨大な量のレジスタを必要とする。このことは、信号処理回路１７１の規模（チップサイズ）を大きくする。
【０３９７】
しかし、書き込み／読み出しテストは、磁気ディスク３３に書き込んだデータが正常に読み出されるかをチェックするものである。従って、１つ又は複数（２〜１０個程度）のセクタに対して書き込み動作と読み出し動作を行う。そのため、レジスタ１７３に記憶するデータ量は、少ない。これにより、容量の大きなレジスタ１７３を必要としないでの、信号処理回路の規模は大きくならない。
【０３９８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第十一実施形態と同じ効果を奏する。
（２）更に、本実施形態では、レジスタ１７３に磁気ディスク３３に書き込むデータを記憶する。そのレジスタ１７３に記憶したデータに基づいてデータリード時にＤＥＦ１６６のＦＢループをプリセットするようにした。そのため、予め検出データをレジスタ１７３に記憶させる処理が不要となるため、その分、図１のＨＤＣ３９の処理を簡略にするとともに、検出データを書き込むための端子が不要となるため、信号処理回路１７１のチップサイズの縮小、回路構成の簡略化を図ることができる。
【０３９９】
（第十三実施形態）
以下、本発明を具体化した第十三実施形態を図５２に従って説明する。
尚、説明の便宜上、図５４の従来例と同様の構成については同一の符号を付してその説明を一部省略する。
【０４００】
図５２は、本実施形態の判定帰還型等化器（ＤＦＥ）のブロック図を示す。
ＤＦＥ１８１は、前置フィルタ１２、加算器１３、判定器１４、シフトレジスタ１５、フィードバックフィルタ（以下、ＦＢフィルタという）１８２、フィードバックレスポンス書換回路１８３を含む。ＦＢフィルタ１８２は、アドレス変換デコーダ１８４、メモリ（ＲＡＭ）１８５、ＤＡＣ１８６を含む。
【０４０１】
前置フィルタ１２には、図２のＶＧＡ４７の出力信号が入力される。前置フィルタ１２は、入力信号をフィルタリングし、Ｓ／Ｎ比を最大にするような波形の信号生成を行う。これにより、前置フィルタ１２は、フィルタリング後の信号を加算器１３に出力する。加算器１３は、前置フィルタ１２の出力信号と、ＦＢフィルタ１８２の出力信号とを加算演算し、その演算後の信号を判定器１４に出力する。
【０４０２】
判定器１４は、加算器１３の出力電圧と予め設定された基準電圧とを比較し、その比較結果に基づいて「１」又は「０」の判定信号Ｓ１をシフトレジスタ１５に出力する。これにより、判定器１４は、加算器１３の出力信号をデジタル信号に変換する。
【０４０３】
シフトレジスタ１５は、ＦＢフィルタ１８２のタップ数に対応する数（図５２において８個）のレジスタ１５ａを含む。シフトレジスタ１５は、判定器１４から出力される判定信号を、クロック信号に同期してサンプリングし、そのサンプリングデータを各レジスタ１５ａに順次記憶する。これにより、シフトレジスタ１５は、標本化された過去のデータを記憶する。シフトレジスタ１５は、記憶した過去のデータをＦＢフィルタ１８２に出力する。
【０４０４】
ＦＢフィルタ１８２は、アドレス変換デコーダ１８４、メモリ（ＲＡＭ）１８５、ディジタル−アナログ変換器（ＤＡＣ）１８６を含む。変換デコーダ１８４は、シフトレジスタ１５から入力されるデータをデコードし、その結果をリードアドレスＲＡＤとしてＲＡＭ１８５に出力する。
【０４０５】
ＲＡＭ１８５は、図５４に示す従来例の構成と同じであるため、図５４を用いてその構成を詳述する。即ち、ＲＡＭ１８５は、複数の領域を有し、各領域には、それぞれシフトレジスタ１５から出力される８ビットのデータのパターンに対応するフィードバックレスポンスが記憶されている。これらのフィードバックレスポンスは、シフトレジスタ１５に記憶されるデータと所定のフィルタ係数ω７〜ω０を予め演算した演算結果である。
【０４０６】
ＲＡＭ１８５は、リードアドレスＲＡＤにより１つの領域を選択する。ＲＡＭ１８５は、選択した領域から読み出したデータをＤＡＣ１８６に出力する。ＤＡＣ１８６は、ＲＡＭ１８５から入力されるデータをアナログ信号に変換し、そのアナログ信号をフィードバックレスポンスとして加算器１３に出力する。従って、加算器１３、判定器１４、シフトレジスタ１５、変換デコーダ１８４、ＲＡＭ１８５、及びＤＡＣ１８６は、フィードバックループ（ＦＢループ）を構成する。
【０４０７】
書換回路１８３は、係数レジスタ１８７、プログラマブルフィルタ演算ユニット（以下、演算ユニットという）１８８、外部インタフェース回路（以下、Ｉ／Ｆ回路という）１８９、入力パターン発生用ステートマシン（以下、ステートマシンという）１９０を含む。
【０４０８】
係数レジスタ１８７は読み出し及び書き換え可能メモリであり、例えばＤＲＡＭよりなる。係数レジスタ１８７を、ＳＲＡＭ，ＥＥＰＯＭ等により構成しても良い。係数レジスタ１８７は、複数の領域１８７ａを有する。各領域１８７ａには、フィルタ係数ω0,ω1,ω2,・・・が格納される。各フィルタ係数ω0,ω1,ω2,・・・は、図２のＭＰＵ３７により書き換えられる。ＭＰＵ３７は、図２の磁気ディスク３３から読み出されたサーボの情報に基づいて、当該サーボ情報を読み出したサーボ領域が含まれるゾーンに対応する値のフィルタ係数ω0,ω1,ω2,・・・を係数レジスタ１８７に格納する。
【０４０９】
各フィルタ係数ω0,ω1,ω2,・・・は、演算ユニット１８８にて読み出される。演算ユニット１８８には、図２のＭＰＵ３７から読み出しを行うゾーンの情報がＩ／Ｆ回路１８９を介して入力される。ゾーン情報は、ゾーンの位置情報、当該ゾーンに含まれるセクタからデータを読み出したリード信号ＲＤの特性（伝送路特性）を含む。
【０４１０】
また、演算ユニット１８８には、ステートマシン１９０からステート信号Ｓ６１が入力される。ステートマシン１９０は、シフトレジスタ１５に格納されるデータのパターンに対応する値のステート信号Ｓ６１を演算ユニット１８８に出力する。
【０４１１】
前記シフトレジスタ１５は、８個のレジスタ１５ａを有し、各レジスタ１５ａに記憶したデータをＦＢフィルタ１８２に出力する。従って、ステートマシン１９０は、「00000000」（オール０）から「11111111」（オール１）のステート信号Ｓ６１を順次演算ユニット１８８に出力する。
【０４１２】
前記演算ユニット１８８は、予め設定されたシーケンスに基づく書換処理を実行するように構成されている。演算ユニット１８８には、図２のＭＰＵ３７からスタートトリガ信号Ｓ６２がＩ／Ｆ回路１８９を介して入力される。
【０４１３】
ＭＰＵ３７は、その時々に図２のヘッド装置３４が位置するゾーンに対応したフィルタ係数ω0,ω1,ω2,・・・を、Ｉ／Ｆ回路１８９を介して係数レジスタ１８７に格納する。その後、ＭＰＵ３７は、スタートトリガ信号Ｓ６２とゾーン情報を、Ｉ／Ｆ回路１８９を介して演算ユニット１８８に出力する。
【０４１４】
演算ユニット１８８は、スタートトリガ信号Ｓ６２に応答し、所定のシーケンスに従ってＲＡＭ１８５のフィルタレスポンスを書き換える書換処理を実行する。
【０４１５】
次に、書換処理をシーケンスに従って詳述する。
先ず、演算ユニット１８８は、ステートマシン１９０にスタート信号Ｓ６３を出力する。また、演算ユニット１８８は、係数レジスタ１８７から各フィルタ係数ω0,ω1,ω2,・・・を読み出す。
【０４１６】
ステートマシン１９０は、スタート信号Ｓ６３に応答し、シフトレジスタ１５に格納されるデータの全ての組み合わせを発生する。ステートマシン１９０は、発生した組み合わせのステート信号Ｓ６１を演算ユニット１８８及びアドレス変換デコーダ１８４に出力する。
【０４１７】
次に、演算ユニット１８８は、各フィルタ係数ω0,ω1,ω2,・・・、ゾーン情報、ステート信号Ｓ６１に基づいて、各ステート信号Ｓ６１のパターンに対応するフィルタレスポンスを算出する。演算ユニット１８８は、算出したフィルタレスポンスをＲＡＭ１８５に出力する。
【０４１８】
アドレス変換デコーダ１８４は、ステートマシン１９０から入力されるステート信号Ｓ６１をデコードし、その結果をライトアドレスＷＡＤとしてＲＡＭ１８５に出力する。ＲＡＭ１８５は、ライトアドレスＷＡＤに基づいて選択した領域に、演算ユニット１８８から出力されるフィルタレスポンスを格納する。
【０４１９】
上記のようにして、書換回路１８３は、ＲＡＭ１８５のフィルタレスポンスを書き換える。この書換処理に要する時間は、外部のＭＰＵ３７（図２参照）からＲＡＭ１８５の内容（フィルタレスポンス）を直接書き換える場合に要する時間に比べて短い。
【０４２０】
即ち、ＲＡＭ１８５の内容を直接書き換える場合、ＭＰＵ３７は、ＲＡＭ１８５の１つの領域に対応するライトアドレスＷＡＤと、書き換えるフィルタレスポンスを出力する。そして、ＲＡＭ１８５の内容を全て書き換えるため、ＭＰＵ３７は、ライトアドレスＷＡＤ及びフィルタレスポンスの出力をＲＡＭ１８５に記憶したデータの数だけ繰り返すことになる。この時にＭＰＵ３７が出力するデータ量は、本実施形態の書換処理におけるＭＰＵ３７の出力データ量（フィルタ係数及びスタートトリガ信号Ｓ６２）に比べて非常に多い。
【０４２１】
但し、これは、１つのゾーンに対する処理である。読み出し動作が複数のゾーンに跨る場合、ＭＰＵ３７は、各ゾーン毎にＲＡＭ１８５の内容を全て書き換える必要がある。従って、ＲＡＭ１８５の内容をＭＰＵ３７にて直接書き換える場合、ＭＰＵ３７の出力データ量は非常に多くなり、データの転送に要する時間が長くなる。更に、出力データは、図１のバス４１を含む外部インタフェースに大きな負荷となるため、データ転送速度が遅くなる。これらは、書き換えに要する時間を長くするため、読み出し処理の高速化を妨げる。
【０４２２】
それに対し、本実施形態では、ＭＰＵ３７は、フィルタ係数の書き込みとスタートトリガ信号Ｓ６２を出力するだけであるため、データの転送に要する時間は、直接書き換える場合に比べて短い。更に、データ量が少ないと外部インタフェースにかかる負荷も小さくなるため、データ転送速度は遅くならない。これらにより、書き換えに要する時間は、直接書き換える場合に比べて短くなり、読み出し処理を高速化することが可能となる。
【０４２３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）書換回路１８３は、ＲＡＭ１８５のフィルタレスポンスを書き換える。この書換処理に要する時間は、外部のＭＰＵ３７からＲＡＭ１８５の内容（フィルタレスポンス）を直接書き換える場合に要する時間に比べて短い。その結果、各ゾーンにおけるデータ転送の時間を短くして読み出し時間を短縮することができる。
【０４２４】
【発明の効果】
以上詳述したように、請求項１に記載の発明によれば、シフトレジスタの内容を監視する監視回路の監視結果に基づいて、第１信号レベル生成回路にて生成された複数の信号レベルのうちの１つを選択して基準レベルとして判定器に出力し、第２信号レベル生成回路にて生成された複数の信号レベルと判定結果に基づく帰還量のうちの１つを選択し、その選択した信号をアナログ信号に変換して帰還信号として出力するようにしたため、固着が解消されて帰還フィルタの発散を停止することができる。
【０４２７】
請求項２，３に記載の発明によれば、シフトレジスタのレジスタ長を、フィードバックフィルタのタップ数に依存せず、入力信号の符号規則に対応させるようにしたため、帰還フィルタの構成の増加が抑えられ発散を防止することができる。
【０４２８】
請求項４に記載の発明によれば、シフトレジスタの中で局所に存在する判定誤りが符号規則に基づいて補正され、発散を防止することができる。
【図面の簡単な説明】
【図１】  ハードディスク装置の概略構成図。
【図２】  信号処理回路のブロック回路図。
【図３】  第一実施形態のＤＦＥのブロック回路図。
【図４】  ＤＦＥの動作を説明するためのタイミング図。
【図５】  ＤＦＥの動作を説明するための状態遷移図。
【図６】  ＤＦＥの動作を説明するためのタイミング図。
【図７】  ＤＦＥの動作を説明するための状態遷移図。
【図８】  ＤＦＥの動作を説明するためのタイミング図。
【図９】  ＤＦＥの動作を説明するための状態遷移図。
【図１０】  ＤＦＥの動作を説明するためのタイミング図。
【図１１】  第二実施形態のＤＦＥのブロック回路図。
【図１２】  第三実施形態のＤＦＥのブロック回路図。
【図１３】  ステートマシンの状態遷移図。
【図１４】  デコーダの回路図。
【図１５】  誤り検出回路の動作の説明図。
【図１６】  誤り検出回路の動作の説明図。
【図１７】  誤り検出回路の動作の説明図。
【図１８】  誤り検出回路の動作の説明図。
【図１９】  ＤＦＥの動作を説明するためのタイミング図。
【図２０】  ＤＦＥの動作を説明するためのタイミング図。
【図２１】  第四実施形態の信号処理回路の一部ブロック回路図。
【図２２】  リード信号のデータを示す説明図。
【図２３】  第五実施形態の信号処理回路の一部ブロック回路図。
【図２４】  第六実施形態の信号処理回路の一部ブロック回路図。
【図２５】  別の信号処理回路の一部ブロック回路図。
【図２６】  別の信号処理回路の一部ブロック回路図。
【図２７】  第七実施形態の信号処理回路の一部ブロック回路図。
【図２８】  零位相リスタート回路のブロック回路図。
【図２９】  位相の異なるクロック信号を示す波形図。
【図３０】  零位相リスタート回路の動作を示す波形図。
【図３１】  リード信号に対する動作を説明するタイミング図。
【図３２】  リード信号に対する動作を説明するタイミング図。
【図３３】  第八実施形態の信号処理回路の一部ブロック回路図。
【図３４】  零位相リスタート回路のブロック回路図。
【図３５】  クロック信号の位相ズレに対する相関関数値を示す特性図。
【図３６】  制御信号に対する加算器の動作を示す説明図。
【図３７】  フェーズに対する比較レベルを示す説明図。
【図３８】  フェーズ，比較レベルに対する比較器の動作を示す説明図。
【図３９】  零位相リスタート回路の動作を示す波形図。
【図４０】  ＤＦＥ，ＡＤＣのブロック回路図。
【図４１】  クロック信号の波形図。
【図４２】  ＡＤＣの動作を示す波形図。
【図４３】  主ＡＤＣと副ＡＤＣの動作範囲を示す説明図。
【図４４】  第九実施形態のＤＦＥのブロック回路図。
【図４５】  図４４のＤＦＥの動作を示す波形図。
【図４６】  第十実施形態のＤＦＥのブロック回路図。
【図４７】  図４６のＤＦＥの動作を示す波形図。
【図４８】  第十一実施形態の信号処理回路の一部ブロック回路図。
【図４９】  (a)(b)は、タイミング制御回路の動作を示す波形図。
【図５０】  第十二実施形態の信号処理回路の一部ブロック回路図。
【図５１】  (a)(b)は、タイミング制御回路の動作を示す波形図。
【図５２】  第十三実施形態のＤＦＥのブロック回路図。
【図５３】  従来のＤＦＥのブロック回路図。
【図５４】  従来のＤＦＥのブロック回路図。
【符号の説明】
１２  前置フィルタ
１３  加算器
１４  判定器
４８，７０  判定帰還型等化器
６１  シフトレジスタ
６５，７１  帰還フィルタ
６７，７３  発散監視回路
６８  選択回路
６９  信号レベル生成回路
８４  ＰＬＬ回路としてのＴＲ−ＰＬＬ
８５  ディジタル演算回路
１０３，１２３  零位相リスタート回路
１６２，１７２  コントローラ
１８３  書換回路
Ｒｅｆ  基準電圧
Ｒｅｆ１〜Ｒｅｆ３  信号レベルとしての第１〜第３基準電圧
Ｏｆｆ１〜Ｏｆｆ３  信号レベルとしての第１〜第３オフセット電圧
ＳＥＬ  監視結果としての選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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