(57)【特許請求の範囲】
【請求項１】
メモリセルアレイと、
第１待ち時間動作の場合には前記メモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合には前記メモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路と、
を備え、
前記差動増幅及びラッチ回路は、
第１ノードと第１電源電圧との間に連結されてイネーブル信号に応答してオンされる第１ＮＭＯＳトランジスタと、
第２ノードと前記第１ノードとの間に連結されて前記メモリセルアレイから出力される反転出力信号に応答してオンされる第２ＮＭＯＳトランジスタと、
第３ノードと前記第１ノードとの間に連結されて前記メモリセルアレイから出力される出力信号に応答してオンされる第３ＮＭＯＳトランジスタと、
前記第２ノードと前記第３ノードとの間に連結されて反転イネーブル信号に応答してオンされる第１プリチャージ回路と、
前記第１待ち時間動作の場合に前記第２ノード及び前記第３ノードの電圧をラッチするための第１ラッチと、
前記反転イネーブル信号に応答して第４ノード及び第５ノードの電圧をプリチャージするための第２プリチャージ回路と、
前記第１待ち時間動作の場合にオンされて前記第２ノード及び前記第３ノードの電圧を前記第４ノード及び前記第５ノードに伝送するための第１スイッチング回路と、
第２電源電圧に連結されて前記第４ノード及び前記第５ノードの電圧をラッチするための第２ラッチと、
前記第２待ち時間動作の場合に前記第１ラッチの動作をディスエーブルするためのディスエーブル回路と、
前記第２待ち時間動作の場合にオンされて前記第２ノード及び前記第３ノードの電圧を前記第４ノード及び前記第５ノードに伝送するための第２スイッチング回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記第２待ち時間動作の場合における前記イネーブル信号のイネーブルのタイミングが、前記第１待ち時間動作の場合における前記イネーブル信号のイネーブルのタイミングより速いことを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びそのデータ読出し方法に係り、特に、メモリセルアレイから読み出されるデータを安定的に出力することができる半導体メモリ装置及びそのデータ読出し方法に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、メモリセルアレイから読み出されるデータを共通データ入出力ラインに伝送する。共通データ入出力ラインに伝送されたデータは、電流−電圧変換器、差動増幅器(またはラッチ)、データ出力バッファ、及びデータ出力ドライバを通して出力される。
【０００３】
すなわち、従来の半導体メモリ装置は、電流−電圧変換器の出力端に差動増幅器を備えて電流−電圧変換器の出力信号を増幅してデータ出力バッファに伝送したり、ラッチを備えて電流−電圧変換器の出力信号をラッチしてデータ出力バッファに伝送したりしている。
【０００４】
図１は、従来の半導体メモリ装置のブロック図であって、メモリセルアレイ１０、電流−電圧変換器（ＩＶＣ）２０−１〜２０−ｎ、差動増幅器（ＤＡ）２２−１〜２２−ｎ、データ出力バッファ（ＤＯＢ）２４−１〜２４−ｎ、及びデータ出力ドライバ（ＤＯＤ）２６−１〜２６−ｎで構成されている。
【０００５】
図１に示したブロック図は、更に、データ読出し経路の構成を示し、ＬＩＯ１１／Ｂ〜ＬＩＯ１ｎ／Ｂ、．．．、ＬＩＯｍ１／Ｂ〜ＬＩＯｍｎ／Ｂはローカルデータ入出力ライン対を、ＭＩＯ１／Ｂ〜ＭＩＯｎ／Ｂはメインデータ入出力ライン対を各々示す。
【０００６】
図１に示したブロックの各々の読出し動作時の機能を以下に説明する。
【０００７】
メモリセルアレイ１０に貯蔵されたデータがローカルデータ入出力ライン対ＬＩＯ１１／Ｂ〜ＬＩＯ１ｎ／Ｂ、．．．、ＬＩＯｍ１／Ｂ〜ＬＩＯｍｎ／Ｂで伝送される。そして、ローカルデータ入出力ライン対ＬＩＯ１１／Ｂ〜ＬＩＯ１ｎ／Ｂ、．．．、ＬＩＯｍ１／Ｂ〜ＬＩＯｍｎ／Ｂで伝送されたデータは、メインデータ入出力ライン対ＭＩＯ１／Ｂ〜ＭＩＯｎ／Ｂで伝送される。電流−電圧変換器２０−１〜２０−ｎの各々は、メインデータ入出力ライン対ＭＩＯ１／Ｂ〜ＭＩＯｎ／Ｂの各々で伝送されるデータの電流差を電圧差に変換して信号Ｘを発生する。差動増幅器２２−１〜２２−ｎは、信号Ｙに応答して、電流−電圧変換器２０−１〜２０−ｎの各々から出力される信号の電圧差を増幅して信号Ｚを発生する。データ出力バッファ２４−１〜２４−ｎの各々は、差動増幅器２２−１〜２２−ｎの各々から出力される信号をバッファして出力する。データ出力ドライバ２６−１〜２６−ｎの各々は、データ出力バッファ２４−１〜２４−ｎの各々から出力されるデータを駆動して、データＤ１〜Ｄｎを出力する。
【０００８】
図２Ａ〜図２Ｃにおいて、図１に示した半導体メモリ装置の電流−電圧変換器及び差動増幅器の動作を説明するための動作タイミング図である。図２Ａは正常動作時の動作タイミング図を、図２Ｂは高周波動作時の動作タイミング図を、図２Ｃは工程変化による動作タイミング図を各々示す。
【０００９】
図２Ａ〜図２Ｃにおいて、ＣＬＫはクロック信号を、ＣＭＤは命令信号を示し、斜線を付けた部分は無効データ区間を示す。
【００１０】
図２Ａでは、電流−電圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。差動増幅器２２−１〜２２−ｎをイネーブルするための信号Ｙが入力されると、差動増幅器２２−１〜２２−ｎは、信号Ｙに応答してデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込み、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を連続的に発生する。期間ｔ１は読出し命令が印加される時のクロック信号ＣＬＫの発生時点から最初のデータＣＳＡ１が電流−電圧変換器２０−１〜２０−ｎを通して出力され始める時点までを示す。期間ｔ２は読出し命令が印加される時のクロック信号ＣＬＫの発生時点から信号Ｙが発生し始める時点までを示す。期間ｔ３は信号Ｙのイネーブル期間を示す。
【００１１】
図２Ｂでは、クロック信号ＣＬＫの発生周期が速くなり、クロック信号ＣＬＫに応答して電流−電圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。信号Ｙに応答して差動増幅器２２−１〜２２−ｎはデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込み、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を連続的に出力する。ところで、データＣＳＡ２が信号Ｙのイネーブル期間ｔ３内に差動増幅器２２−１〜２２−ｎに入力されると、差動増幅器２２−１〜２２−ｎはデータＤＯ１を出力しないで、次のデータＤＯ２を出力するようになる。これは差動増幅器２２−１〜２２−ｎのイネーブル期間ｔ３内にデータが遷移されると差動増幅器２２−１〜２２−ｎの出力信号も変更されるためである。したがって、図２Ｂの場合には、データＤＯ１が出力されなくなってデータ読出しエラーが発生する。図２Ｂでは、データＤＯ２、ＤＯ３、ＤＯ４が切られて出力されるようになるが、後段のデータ出力バッファによってデータＤＯ２、ＤＯ３、ＤＯ４が連結されて出力されるようになる。
【００１２】
図２Ｃでは、工程変化によって電流−電圧変換器２０−１〜２０−ｎを通して出力されるデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が時間ｔ４ほど遅延されて出力される。差動増幅器２２−１〜２２−ｎはデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が時間ｔ４ほど遅延されて出力されても、信号Ｙのイネーブル期間ｔ３内にデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が入力されると、差動増幅器２２−１〜２２−ｎがデータＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を安定して発生できる。図２Ｃでは、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４が切られて出力されるようになるが、後段のデータ出力バッファによってデータＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４が連結されて出力されるようになる。したがって、データ読出しエラーが発生しなくなる。
【００１３】
すなわち、図１に示したように半導体メモリ装置のデータ読出し経路を電流−電圧変換器と差動増幅器とで構成すると高周波動作時にデータ読出しエラーが発生するようになるが、工程変化によるデータ読出しエラーは発生しなくなる。
【００１４】
図３は、従来の半導体メモリ装置のブロック図であって、メモリセルアレイ１０、電流−電圧変換器２０−１〜２０−ｎ、ラッチ２８−１〜２８−ｎ、データ出力バッファ２４−１〜２４−ｎ、及びデータ出力ドライバ２６−１〜２６−ｎで構成されている。図３に示したブロック図は図１に示したブロック図の差動増幅器２２−１〜２２−ｎの代りにラッチ２８−１〜２８−ｎを備えて構成されている。図３では、ＬＡはラッチを示し、図２に示したブロックと同様なブロックは同様の符号及び番号で示した。
【００１５】
図３に示したブロック各々の機能を説明すると次の通りである。
【００１６】
図３では、図２に示したブロックと同様なブロックの機能は、図１に示した説明を参考とすると容易に理解されよう。ラッチＬＡは信号Ｙに応答して電流−電圧変換器２０−１〜２０−ｎの出力信号をラッチして出力する。
【００１７】
図４Ａ〜図４Ｃは、図３に示した半導体メモリ装置の電流−電圧変換器及びラッチの動作を説明するための動作タイミング図であって、図４Ａは正常動作時の動作タイミング図を、図４Ｂは高周波動作時の動作タイミング図を、図４Ｃは工程変化による動作タイミング図を各々示すものである。
【００１８】
図４Ａ〜図４Ｃでは、ＣＬＫはクロック信号を、ＣＭＤは命令信号を示し、斜線を付けた部分は無効データ区間を示す。
【００１９】
図４Ａでは、電流−電圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。ラッチ２８−１〜２８−ｎは信号Ｙに応答してデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込み、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を連続的に発生する。期間ｔ１は読出し命令が印加される時のクロック信号ＣＬＫの発生時点から最初のデータＣＳＡ１が電流−電圧変換器２０−１〜２０−ｎを通して出力され始める時点までを示す。期間ｔ２は読出し命令が印加される時のクロック信号ＣＬＫの発生時点から信号Ｙが発生し始める時点までを示す。期間ｔ３は信号Ｙのイネーブル期間を示す。
【００２０】
図４Ｂでは、クロック信号ＣＬＫの発生周期が速くなり、クロック信号ＣＬＫに応答して電流−電圧変換器２０−１〜２０−ｎからデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が連続的に出力される。信号Ｙの立ち上がりエッジでラッチ２８−１〜２８−ｎはデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４を取り込んでラッチし、データＤＯ１、ＤＯ２、ＤＯ３、ＤＯ４を出力する。ラッチ２８−１〜２８−ｎは信号Ｙのイネーブル期間ｔ３内に電流−電圧変換器２０−１〜２０−ｎから出力されるデータの状態が変わっても、信号Ｙの立ち上がりエッジでラッチされたデータをそのまま維持する。したがって、データ読出しエラーが発生しない。
【００２１】
図４Ｃでは、工程変化によって電流−電圧変換器２０−１〜２０−ｎを通してデータＣＳＡ１、ＣＳＡ２、ＣＳＡ３、ＣＳＡ４が時間ｔ４ほど遅延されて出力される。ラッチ２８−１〜２８−ｎは信号Ｙの立ち上がりエッジで無効データをラッチすることによって、データＤＯ１を出力できなくなる。そして、ラッチ２８−１〜２８−ｎは信号Ｙに応答してデータＣＳＡ２、ＣＳＡ３、ＣＳＡ４をラッチしてデータＤＯ２、ＤＯ３、ＤＯ４を出力する。すなわち、この場合にはデータＤＯ１を出力できないためにデータ読出しエラーが発生する。
【００２２】
上述したように、電流−電圧変換器２０−１〜２０−ｎの出力端にラッチ２８−１〜２８−ｎを備えると、高周波動作の場合にはデータを安定化するように出力することができるが、工程変化が発生すると無効データを出力するようになる。
【００２３】
すなわち、従来の半導体メモリ装置のデータ読出し経路に電流−電圧変換器と差動増幅器を備えるように構成すると、工程変化時にはデータを安定的に出力できるが、高周波動作時にデータ読出しエラーが発生するという問題点があった。
【００２４】
また、データ読出し経路に電流−電圧変換器とラッチを備えるように構成すると、高周波動作時にデータを安定的に出力することができるが、工程変化時にはデータ読出しエラーが発生するという問題点があった。
【００２５】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、例えば、データを安定的に出力することができる半導体メモリ装置及びそのデータ読出し方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、周波数特性に対する要求が大きい読出し動作時のデータ読出し経路と、周波数特性に対する要求が相対的に小さな読出し動作時のデータ読出し経路とを異なるようにすることによって、データを安定的に出力することを特徴とする。
【００２７】
前記目的を達成するための本発明の半導体メモリ装置のデータ読出し方法は、周波数特性に対する要求が大きい読出し動作時のデータ読出し段階と、周波数特性に対する要求が相対的に小さな読出し動作時のデータ読出し段階とを含むようにすることによって、データを安定的に出力することを特徴とする。
【００２８】
また、前記目的を達成するための本発明の半導体メモリ装置は、メモリセルアレイ、第１待ち時間動作の場合に前記メモリセルアレイから出力される信号を増幅して出力するための第１増幅回路、及び第２待ち時間動作の場合に前記メモリセルアレイから出力される信号を増幅して出力するための第２増幅回路を備えることを特徴とする。
【００２９】
前記目的を達成するための本発明の半導体メモリ装置の一実施形態は、メモリセルアレイ、及び第１待ち時間動作の場合にはイネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々をラッチして出力し、第２待ち時間動作の場合には前記イネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅及びラッチ回路を備えることを特徴とする。
【００３０】
前記目的を達成するための本発明の半導体メモリ装置の他の実施形態は、メモリセルアレイ、第１待ち時間動作の場合にはイネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々をラッチして出力するためのラッチ回路、及び第２待ち時間動作の場合には前記イネーブル信号に応答して前記メモリセルアレイから出力される信号対の各々の電圧差を増幅して出力するための差動増幅回路を備えることを特徴とする。
【００３１】
前記他の目的を達成するための本発明の半導体メモリ装置のデータ読出し方法は、メモリセルアレイからデータが出力される段階、及び第１待ち時間動作の場合にはイネーブル信号に応答して前記メモリセルアレイから出力されるデータをラッチして出力し、第２待ち時間動作の場合には前記イネーブル信号に応答して前記メモリセルアレイから出力されるデータを増幅して出力する段階を含むことを特徴とする。
【００３２】
【発明の実施の形態】
以下、添付した図面を参考として本発明の好適な第１の実施形態に係る半導体メモリ装置及びそのデータ読出し方法を説明する。
（第１の実施形態）
図５は、本発明の好適な第１の実施形態に係る半導体メモリ装置のブロック図であって、図１に示したブロック図の差動増幅器２２−１〜２２−ｎの代りに差動増幅器及びラッチ３０−１〜３０−ｎが配置されている。図５では、“ＤＡ＆ＬＡ”は差動増幅器及びラッチを含む回路を示し、図１に示したブロックと同様なブロックは同様の符号及び番号で示した。図５で図１に示したブロックと同様なブロックの機能は、図１に示したブロックの機能の説明を参考とすると容易に理解されよう。
【００３３】
図５に示したブロックの各々の機能を説明すると次の通りである。半導体メモリ装置は、一般的に、ＣＡＳ(Ｃｏｌｕｍｎ Ａｄｒｅｓｓ Ｓｔｒｏｂｅ;カラムアドレスストローブ)待ち時間が２の場合にはＣＡＳ待ち時間（ＣＬ）が３の場合に比べて周波数特性に対する要求が相対的に小さく、ＣＡＳ待ち時間が３の場合にはＣＡＳ待ち時間が２の場合に比べて時間ｔＡＡ、すなわち、データ読出し速度に対する要求は大きくない反面、周波数特性に対する要求が相対的に大きい。
【００３４】
そこで、本発明の好適な第１の実施形態に係る半導体メモリ装置では、差動増幅器及びラッチ３０−１〜３０−ｎは、ＣＡＳ待ち時間（ＣＬ）が２の場合には信号Ｙに応答して電流−電圧変換器２０−１〜２０−ｎを通して出力されるデータを差動増幅器を通して出力し、ＣＡＳ待ち時間（ＣＬ）が３の場合には信号Ｙに応答して電流−電圧変換器３０−１〜３０−ｎを通して出力されるデータをラッチを通して出力する。すなわち、差動増幅器及びラッチ３０−１〜３０−ｎの各々は、信号ＣＬ２、Ｙに応答して差動増幅器で動作し、信号ＣＬ３、Ｙに応答してラッチで動作する。
【００３５】
図５の実施形態の構成では、半導体メモリ装置が電流−電圧変換器２０−１〜２０−ｎを備えるもので示したが、本発明の半導体メモリ装置は、必ずしも電流−電圧変換器２０−１〜２０−ｎを備える必要はない。
【００３６】
図６は、図５に示した差動増幅器及びラッチ（ＤＡ＆ＬＡ）の実施形態の回路図であって、ＰＭＯＳトランジスタＰ１、Ｐ２で構成されたＰＭＯＳラッチ４０、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５で構成されたプリチャージ回路４２、ＮＭＯＳトランジスタＮ７、Ｎ８で構成されたＮＭＯＳラッチ４４、ＮＭＯＳトランジスタＮ１〜Ｎ６、Ｎ９〜Ｎ１１、及びＰＭＯＳトランジスタＰ６で構成されている。
【００３７】
図６に示した回路の動作を説明すると次の通りである。
【００３８】
ＣＡＳ待ち時間が２に設定されると信号ＣＬ２が“ハイ”レベルになる。そうすると、ＮＭＯＳトランジスタＮ１、Ｎ４、Ｎ５、Ｎ６がオンされて、これによりＮＭＯＳトランジスタＮ７、Ｎ８がオフされる。この際、信号ＣＬ３は“ロー”レベルであるので、ＮＭＯＳトランジスタＮ２、Ｎ３がオフされる。したがって、この場合には差動増幅器及びラッチがＰＭＯＳラッチ４０でのみ構成されるようになる。信号Ｙが“ロー”レベルの場合にＰＭＯＳトランジスタＰ３〜Ｐ５がオンされてノードＡ、Ｂがプリチャージされて、ＰＭＯＳトランジスタＰ６がオンされてノードＣ、Ｄがプリチャージされる。この状態で、信号Ｙが“ハイ”レベルに遷移されると、ＮＭＯＳトランジスタＮ１１がオンされて、ＰＭＯＳトランジスタＰ６がオフされて、プリチャージ回路４２の動作がディスエーブルされることによって差動増幅器及びラッチの動作がイネーブルされる。この際、電流−電圧変換器から“ハイ”レベルの入力信号ＩＮと“ロー”レベルの反転入力信号ＩＮＢが印加されるとノードＤが“ロー”レベルに、ノードＣが“ハイ”レベルになる。したがって、ノードＡはプリチャージレベルから“ハイ”レベルに遷移されて、ノードＢはプリチャージレベルから“ロー”レベルに遷移される。したがって、“ハイ”レベルの信号が出力信号ＯＵＴで発生して、“ロー”レベルの信号が反転出力信号ＯＵＴＢで発生する。そして、ノードＡ、Ｂの信号がＰＭＯＳラッチ４０によって増幅される。ところで、もし信号Ｙのイネーブル期間内に入力信号ＩＮと反転入力信号ＩＮＢのレベルが各々“ロー”レベルと“ハイ”レベルに遷移されるとすると、出力信号ＯＵＴと反転出力信号ＯＵＴＢとのレベルが各々“ロー”レベルと“ハイ”レベルに遷移される。すなわち、差動増幅器及びラッチが差動増幅器と同一に動作するようになる。
【００３９】
ＣＡＳ待ち時間が３に設定されると信号ＣＬ３が“ハイ”レベルになる。そうすると、ＮＭＯＳトランジスタＮ２、Ｎ３がオンされる。この際、信号ＣＬ２は“ロー”レベルであるので、ＮＭＯＳトランジスタＮ１、Ｎ４、Ｎ５、Ｎ６がオフされる。したがって、この場合には差動増幅器及びラッチがＰＭＯＳラッチ４０とＮＭＯＳラッチ４４で構成される。信号Ｙが“ハイ”レベルに遷移されると、ＮＭＯＳトランジスタＮ１１がオンされて、ＰＭＯＳトランジスタＰ６がオフされて、プリチャージ回路４２の動作がディスエーブルされることによって差動増幅器及びラッチの動作がイネーブルされる。この際、電流−電圧変換器から“ハイ”レベルの入力信号ＩＮと“ロー”レベルの反転入力信号ＩＮＢが印加されるとノードＤが“ロー”レベルに、ノードＣが“ハイ”レベルになる。したがって、ノードＡ、Ｂの各々が“ハイ”レベル、“ロー”レベルに遷移される。したがって、出力信号ＯＵＴが“ハイ”レベルに、反転出力信号ＯＵＴＢが“ロー”レベルに遷移される。この際、ノードＡ、Ｂの信号レベルがＰＭＯＳラッチ４０とＮＭＯＳラッチ４４によってラッチされる。以後、信号Ｙのイネーブル期間内に入力信号ＩＮと反転入力信号ＩＮＢのレベルが各々“ロー”レベルと“ハイ”レベルに遷移されてノードＣ、Ｄの信号レベルが遷移されても、ＮＭＯＳラッチ４４によってノードＡとノードＣとの間及びノードＢとノードＤとの間に電流経路が形成されないので、出力信号ＯＵＴと反転出力信号ＯＵＴＢとがラッチされたレベルを維持するようになる。すなわち、この場合には差動増幅器及びラッチがラッチで動作するようになる。
【００４０】
図７Ａ、図７Ｂは図５に示した半導体メモリ装置の電流−電圧変換器（ＩＶＣ）及び差動増幅器及びラッチ（ＤＡ＆ＬＡ）の動作を説明するための動作タイミング図であって、図７ＡはＣＡＳ待ち時間が２であって、差動増幅器及びラッチが差動増幅器で動作する場合の動作タイミング図を、図７ＢはＣＡＳ待ち時間が３であって、差動増幅器及びラッチがラッチで動作する場合の動作タイミング図をそれぞれ示すものである。
【００４１】
図７Ａ及び図７Ｂでは、ＣＬＫはクロック信号を、ＣＭＤは命令信号を示し、斜線を付けた部分は無効データ区間を示す。
【００４２】
図７Ａでは、差動増幅器及びラッチが差動増幅器で動作するようになることによって、読出し命令が印加される場合のクロック信号ＣＬＫの立ち上がりエッジから信号Ｙのイネーブルのタイミングまでの期間ｔ５が減るようになってもデータを安定的に出力することができる。すなわち、信号Ｙのイネーブル期間ｔ３にこのデータを増幅して出力することができる。また、信号Ｙのイネーブルのタイミングが速くなって時間ｔＡＡ２が減るようになることによってデータ読出し速度が速くなる。
【００４３】
図７Ｂでは、差動増幅器及びラッチがラッチで動作するようになることによって、クロック信号ＣＬＫの周期が短くなってもデータを安定的に出力することができる。すなわち、信号Ｙのイネーブル期間ｔ３内で次のデータが入力されても、以前のデータをラッチして出力するためにデータ読出しエラーが発生しない。
【００４４】
したがって、本発明の半導体メモリ装置は、ＣＡＳ待ち時間が２の場合には差動増幅器及びラッチが差動増幅器で動作するようにして、信号Ｙのイネーブルのタイミングが速くなるように設計することによってデータ読出し速度が改善され、ＣＡＳ待ち時間が３の場合にはラッチで動作するように設計することによってデータ読出しエラーが発生しない。
（第２の実施形態）
図８は、本発明の好適な第２の実施形態に係る半導体メモリ装置のブロック図であって、図５に示した本発明の好適な第１の実施形態に係る半導体メモリ装置の電流−電圧変換器２０−１〜２０−ｎと差動増幅器及びラッチ３０−１〜３０−ｎとの間に差動増幅器３２−１〜３２−ｎを追加的に備えて構成されている。
【００４５】
図８に示したブロックと同様なブロックは同様の符号と番号で示した。
【００４６】
すなわち、図８に示した半導体メモリ装置は、電流−電圧変換器２０−１〜２０−ｎから出力される信号の電圧差が小さいために、差動増幅器３２−１〜３２−ｎを用いて電流−電圧変換器２０−１〜２０−ｎの出力信号をさらに増幅して差動増幅器及びラッチ３０−１〜３０−ｎに印加することによって、データ読出し動作をさらに安定的に行うことができる。
（第３の実施形態）
図９は、本発明の好適な第３の実施形態に係る半導体メモリ装置のブロック図であって、図５に示した電流−電圧変換器２０−１〜２０−ｎとデータ出力バッファ２４−１〜２４−ｎとの間に連結された差動増幅器及びラッチ５０−１〜５０−ｎで構成され、差動増幅器及びラッチ５０−１〜５０−ｎの各々は並列連結された差動増幅器５０−１〜５０−ｎとラッチ５２−１〜５２−ｎとで構成されている。
【００４７】
図９では、図５に示したブロックと同様なブロックは同様の符号及び番号を用いて示した。
【００４８】
図９では、差動増幅器５２−１〜５２−ｎはＣＡＳ待ち時間が２の場合に信号Ｙに応答して電流−電圧変換器２０−１〜２０−ｎの出力信号を増幅して出力する。ラッチ５４−１〜５４−ｎはＣＡＳ待ち時間が３の場合に信号Ｙの立ち上がりエッジで電流−電圧変換器２０−１〜２０−ｎの出力信号をラッチして出力する。
【００４９】
すなわち、図９に示した本発明の好適な第３の実施形態に係る半導体メモリ装置は、図５に示した差動増幅器及びラッチの構成を一体型で構成したものでなく、別々に構成したものである。
【００５０】
図８及び図９の好適な第２及び第３の実施形態の構成でも、図５の構成と同様に半導体メモリ装置が電流−電圧変換器２０−１〜２０−ｎを備えることを示したが、本発明の半導体メモリ装置は、必ずしも電流−電圧変換器２０−１〜２０−ｎを必ず備える必要はない。
【００５１】
図１０は、図９に示した差動増幅器及びラッチの具体的な構成を示す図であって、差動増幅回路５２は差動増幅器６０以外にインバータＩ１及びＣＭＯＳ伝送ゲートＣ１、Ｃ２を追加的に備え、ラッチ回路５４はラッチ６２以外にインバータＩ２及びＣＭＯＳ伝送ゲートＣ３、Ｃ４を追加的に備えて構成されている。
【００５２】
図１０に示した回路の動作を説明すると次の通りである。
【００５３】
ＣＡＳ待ち時間が２に設定されると信号ＣＬ２が“ハイ”レベルになって信号ＣＬ３が“ロー”レベルになる。そうすると、ＣＭＯＳ伝送ゲートＣ１、Ｃ２がオンされて電流−電圧変換器から出力される信号ＣＳＡ、ＣＳＡＢが伝送される。この際、ＣＭＯＳ伝送ゲートＣ１を通して出力される信号を信号ＩＮ／ＩＮＢとすると、差動増幅器６０は信号Ｙに応答して信号ＩＮ／ＩＮＢの電圧差を増幅して信号ＯＵＴ／ＯＵＴＢを発生する。ＣＭＯＳ伝送ゲートＣ２は信号ＯＵＴ／ＯＵＴＢを伝送する。この際、ＣＭＯＳ伝送ゲートＣ２を通して出力される信号が信号ＤＯ／ＤＯＢになる。
【００５４】
ＣＡＳ待ち時間が３に設定されると信号ＣＬ３が“ハイ”レベルになって信号ＣＬ２が“ロー”レベルになる。そうすると、ＣＭＯＳ伝送ゲートＣ３、Ｃ４がオンされて電流−電圧変換器から出力される信号ＣＳＡ、ＣＳＡＢが伝送される。この際、ＣＭＯＳ伝送ゲートＣ３を通して出力される信号を信号ＩＮ／ＩＮＢとすると、ラッチ６２は信号Ｙに応答して信号ＩＮ／ＩＮＢをラッチして信号ＯＵＴ／ＯＵＴＢを発生する。この際、発生する信号ＹのイネーブルのタイミングはＣＡＳ待ち時間が２の場合に発生する信号Ｙのイネーブルのタイミングより遅くなる。ＣＭＯＳ伝送ゲートＣ４は信号ＯＵＴ／ＯＵＴＢを伝送する。この際、ＣＭＯＳ伝送ゲートＣ４を通して出力される信号が信号ＤＯ／ＤＯＢになる。
【００５５】
図示しなかったが、図１０に示した実施形態の回路で、差動増幅器６０の前段にもう一つの差動増幅器を追加的に備えて構成してもよい。
【００５６】
図１１に示した回路は、図６に示した差動増幅器及びラッチから差動増幅器の構成のみを示したものである。
【００５７】
図１１は、図１０に示した差動増幅器の実施形態の回路図であって、図６に示した差動増幅器及びラッチのＰＭＯＳトランジスタＰ１〜Ｐ５、及びＮＭＯＳトランジスタＮ９〜Ｎ１１で構成されている。
【００５８】
図１１に示した回路の動作を説明すると次の通りである。
【００５９】
信号Ｙが“ロー”レベルの場合にＰＭＯＳトランジスタＰ３〜Ｐ５がオンされてノードＡ、Ｂがプリチャージされる。
【００６０】
信号Ｙが“ハイ”レベルに遷移されるとＰＭＯＳトランジスタＰ３〜Ｐ５がオフされてＮＭＯＳトランジスタＮ１１がオンされて差動増幅器の動作がイネーブルされる。この状態で、“ハイ”レベルの信号ＩＮと“ロー”レベルの信号ＩＮＢが印加されるとＮＭＯＳトランジスタＮ１０がオンされてＮＭＯＳトランジスタＮ９がオフされてノードＡ、Ｂが各々“ハイ”レベルと“ロー”レベルに遷移される。ＰＭＯＳラッチ４０はノードＡ、Ｂの信号を増幅する。したがって、出力信号ＯＵＴと反転出力信号ＯＵＴＢが各々“ハイ”レベルと“ロー”レベルに遷移される。ところで、信号Ｙが“ハイ”レベルを維持する状態で“ロー”レベルと“ハイ”レベルの信号ＩＮ、ＩＮＢが発生するとノードＡ、Ｂが各々“ロー”レベルと“ハイ”レベルに遷移される。すなわち、信号Ｙが“ハイ”レベルを維持する状態で信号ＩＮ、ＩＮＢのレベルが変われば出力信号ＯＵＴと反転出力信号ＯＵＴＢの状態も変わるようになる。
【００６１】
図１２は図１０に示したラッチの実施形態の回路図であって、図６に示した差動増幅器及びラッチのＰＭＯＳトランジスタＰ１〜Ｐ５、及びＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ９〜Ｎ１１で構成されている。
【００６２】
図１２に示した回路の動作を説明すると次の通りである。
【００６３】
信号Ｙが“ロー”レベルの場合にＰＭＯＳトランジスタＰ３〜Ｐ５がオンされてノードＡ、Ｂがプリチャージされる。
【００６４】
信号Ｙが“ハイ”レベルに遷移されるとＰＭＯＳトランジスタＰ３〜Ｐ５がオフされてＮＭＯＳトランジスタＮ１１がオンされてラッチの動作がイネーブルされる。この状態で、“ハイ”レベルの信号ＩＮと“ロー”レベルの信号ＩＮＢが印加されるとＮＭＯＳトランジスタＮ１０がオンされてＮＭＯＳトランジスタＮ９がオフされてノードＡ、Ｂが各々“ハイ”レベルと“ロー”レベルに遷移される。ＮＭＯＳラッチ４４とＰＭＯＳラッチ４０はノードＡ、Ｂのデータをラッチする。したがって、出力信号ＯＵＴと反転出力信号ＯＵＴＢが各々“ハイ”レベルと“ロー”レベルに遷移される。ところで、信号Ｙが“ハイ”レベルを維持する状態で“ロー”レベルと“ハイ”レベルの信号ＩＮ、ＩＮＢが発生してもＮＭＯＳラッチ４４を通してノードＡ、Ｂにデータが伝送されることができないのでノードＡ、Ｂは各々ラッチされたレベルを維持するようになる。すなわち、出力信号ＯＵＴと反転出力信号ＯＵＴＢのレベルが変わらないで最初にラッチされたレベルを維持するようになる。
【００６５】
図１１に示した差動増幅器で動作する場合における信号Ｙのイネーブルのタイミングは図１２に示したラッチで動作する場合における信号Ｙのイネーブルのタイミングより速くなる。
【００６６】
図１１に示した差動増幅器と図１２に示したラッチは、図６に示した差動増幅器及びラッチを用いて構成したが、図１０の差動増幅器及びラッチを一般的な差動増幅器及びラッチを用いて構成してもかまわない。
【００６７】
すなわち、本発明の半導体メモリ装置及びそのデータ読出し方法は、周波数特性に対する要求が相対的に大きいＣＡＳ待ち時間動作の場合には、電流−電圧変換器の出力信号をラッチを通して出力し、周波数特性に対する要求が相対的に小さなＣＡＳ待ち時間動作の場合には、信号Ｙのイネーブルのタイミングを周波数特性に対する要求が相対的に大きいＣＡＳ待ち時間動作の場合における信号Ｙのイネーブルのタイミングより速く発生し、電流−電圧変換器の出力信号を差動増幅器を通して出力することによってデータ読出しエラーを減らすことができる。
【００６８】
以上のように、本発明をその好適な実施形態を参照して説明したが、当業者は、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができることが理解できよう。
【００６９】
【発明の効果】
以上説明したように、本発明によれば、例えば、データを安定的に出力することができる半導体メモリ装置及びそのデータ読出し方法を提供することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の一例の構成を示すブロック図である。
【図２Ａ】、
【図２Ｂ】、
【図２Ｃ】図１に示した半導体メモリ装置の電流−電圧変換器及び差動増幅器の動作を説明するための動作タイミング図である。
【図３】従来の半導体メモリ装置の他の例の構成を示すブロック図である。
【図４Ａ】、
【図４Ｂ】、
【図４Ｃ】図３に示した半導体メモリ装置の電流−電圧変換器及びラッチの動作を説明するための動作タイミング図である。
【図５】本発明の好適な第１の実施形態に係る半導体メモリ装置のブロック図である。
【図６】図５に示した差動増幅器及びラッチの実施形態の回路図である。
【図７Ａ】、
【図７Ｂ】図５に示した半導体メモリ装置の電流−電圧変換器及び差動増幅器及びラッチの高周波動作時の動作を説明するための動作タイミング図である。
【図８】本発明の好適な第２の実施形態に係る半導体メモリ装置のブロック図である。
【図９】本発明の好適な第３の実施形態に係る半導体メモリ装置のブロック図である。
【図１０】図９に示した差動増幅器及びラッチの具体的な構成を示す図である。
【図１１】図１０に示した差動増幅器の実施形態の回路図である。
【図１２】図１０に示したラッチの実施形態の回路図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
0003987383.tif 000004
【図２Ｃ】
0003987383.tif 000005
【図３】
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【図４Ａ】
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【図４Ｂ】
0003987383.tif 000008
【図４Ｃ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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