(57)【特許請求の範囲】
【請求項１】
高抵抗で第１及び第２の表面を有すると共に、第１導電型を有する第１のベース層と、前記第１の表面中に設けられ、第２導電型を有する第２のベース層と、
前記第２導電型のベース層中に設けられ、前記第１導電型を有するエミッタ層と、
前記エミッタ層と前記第１のベース層とで挟まれた前記第２のベース層上にゲート絶縁膜を介して設けられたゲート電極と、
前記第２の表面に設けられ、高不純物濃度を有すると共に、前記第１導電型を有するバッファ層と、
前記バッファ層に設けられ、前記第２導電型を有するコレクタ層とを具備し、
（ＳＲ分析による前記バッファ層中の活性化した第１導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記バッファ層中の第１導電型不純物の密度［ｃｍ-2］）で定義される第１の活性化率が２５％以上であり、
かつ（ＳＲ分析による前記コレクタ層中の活性化した第２導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記コレクタ層中の第２導電型不純物の密度［ｃｍ-2］）で定義される第２の活性化率が０％よりも高くかつ１０％以下であることを特徴とする半導体装置。
【請求項２】
前記バッファ層は前記コレクタ層の表面から２μｍ以内に前記ベース層中に形成されている請求項１記載の半導体装置。
【請求項３】
前記コレクタ層の表面から２μｍ以内の領域の前記コレクタ層中の第２導電型不純物のドーズ量［ｃｍ-2］は、１×１０15ｃｍ-2以上である請求項１又は２記載の半導体装置。
【請求項４】
高抵抗で第１及び第２の表面を有すると共に、第１導電型を有する第１のベース層を用意し、
前記第１の表面上にゲート絶縁膜となる絶縁膜及びゲート電極となる導電膜を順次被着し、
前記導電膜及び前記絶縁膜を順次パターンニングして前記第１の表面の一部を露出し、
露出した前記第１の表面中に第２導電型を有する第２のベース層を自己整合的に形成し、
前記第２のベース層中に前記第１導電型を有するエミッタ層を選択的に形成し、
前記エミッタ層上にエミッタ電極を形成し、
前記第２の表面に前記第１導電型を有する第１の不純物イオンを注入し、
前記第１の不純物イオンを第１のアニールにより活性化し、前記第２の表面に高不純物濃度を有すると共に、前記第１導電型を有するバッファ層を形成し、
前記バッファ層の表面に前記第２導電型を有する第２の不純物イオンを注入し、
前記第２の不純物イオンを第２のアニールにより活性化し、前記バッファ層中に前記第２導電型を有するコレクタ層を形成し、
前記第２のアニールは前記第１のアニールよりも低い温度で行い、前記第１のアニールはレーザーアニール、前記第２のアニールは炉アニールであることを特徴とする半導体装置の製造方法。
【請求項５】
（ＳＲ分析による前記バッファ層中の活性化した第１導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記バッファ層中の第１導電型不純物の密度［ｃｍ-2］）で定義される第１の活性化率が２５％以上であり、
かつ（ＳＲ分析による前記コレクタ層中の活性化した第２導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記コレクタ層中の第２導電型不純物の密度［ｃｍ-2］）で定義される第２の活性化率が０％よりも高くかつ１０％以下である請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パンチスルー型ＩＧＢＴ（ＰＴ−ＩＧＢＴ）等の高耐圧半導体素子を含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高耐圧半導体素子の一つとしてＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）が知られている。図１０に、従来のパンチスルー型ＩＧＢＴの断面図を示す。図中、８１は高抵抗のｎ- 型ベース層を示しており、このｎ- 型ベース層８１中にはｐ型ベース層８２が形成されている。ｐ型ベース層８２中にはｎ型エミッタ層８３が形成されている。
【０００３】
ｎ型エミッタ層８３とｎ- 型ベース層８１とで挟まれたｐ型ベース層８２上には、ゲート絶縁膜８４を介して、ゲート電極８５が設けられている。ゲート電極８５は例えばポリシリコンで形成されている。
【０００４】
エミッタ電極８６は、層間絶縁膜８７に開口されたコンタクトホールを介して、ｎ型エミッタ層８３およびｐ型ベース層８２に接続している。エミッタ電極８６は、例えばＡｌ等の金属で形成されている。さらに、これらのゲート電極８５およびエミッタ電極８６を含むｎ- 型ベース層８１の表面は、図示しないパッシベーション膜で被われている。
【０００５】
一方、ｎ- 型ベース層８１の裏面には、ｎ+ 型バッファ層８８を介して、ｐ+ 型コレクタ層８９が設けられている。ｐ+ 型コレクタ層８９には、コレクタ電極９０が設けられている。コレクタ電極９０は、例えばＡｌ等の金属で形成されている。
【０００６】
しかしながら、この種のＰＴ−ＩＧＢＴには以下のような問題があった。図１０に示したＰＴ−ＩＧＢＴは、ｐ+ 型コレクタ層８９上にｎ+ 型バッファ層８８およびｎ- 型ベース層８１が予め作り込まれた厚いエピタキシャルウェハを用いて製造されている。
【０００７】
具体的には、まず、厚さ６２５μｍのｐ+ 型コレクタ層８９上に、厚さ１５μｍのｎ+ 型バッファ層８８、厚さ６０μｍのｎ- 型ベース層８１を順次エピタキシャル成長させ、厚さ７００μｍのエピタキシャルウェハを形成する。次に、ｐ+ 型コレクタ層８９の裏面を研磨し、ｐ+ 型コレクタ層８９の厚さを１７５μｍまで薄くし、基板として使用している。
【０００８】
しかし、このような厚さ７００μｍのエピタキシャルウェハを作成するにはコストがかかり、図１０に示したＰＴ−ＩＧＢＴは高価となる。
【０００９】
本発明者らは、このような問題を解決するために、ｎ+ 型バッファ層８８およびｐ+ 型コレクタ層８９が予め作り込まれていない通常のウェハを用いることを考えた。
【００１０】
すなわち、ウェハの表面にｐ型ベース層８２、ｎ型エミッタ層８３、ゲート絶縁膜８４、ゲート電極８５、層間絶縁膜８７、エミッタ電極８６、さらには図示しないパッシベーション膜を形成した後、ｎ- 型ベース層８１の裏面にｎ型不純物イオン、ｐ型不純物イオンを順次注入し、続いてこれらのｎ型およびｐ型不純物を活性化するためにｎ- 型ベース層８１の裏面からレーザを照射し、ｎ+ 型バッファ層８８およびｐ+ 型コレクタ層８９を形成することを試みた。
【００１１】
しかしながら、この種のレーザ照射（レーザアニール）による溶融深さは数μｍ以内で、かつ照射時間は短時間であるため、レーザによる熱がｎ+ 型バッファ層８８内に十分に伝わらず、ｎ+ 型バッファ層８８中にイオン注入等によるダメージ層が残留し、その結果として素子オン状態ではコレクタ・エミッタ間飽和電圧（ＶCE（sat））が上昇し、一方素子オフ状態ではリーク電流が発生するという素子特性の低下が起こる。
【００１２】
ＶCE（sat）が上昇する理由は、オン状態では、ダメージ層がホールの注入トラップとして働くからである。リーク電流が発生する理由は、図１１に示すように、オフ状態では、ダメージ層９１が空乏化すると、キャリアの生成中心として働くからである。
【００１３】
このようなダメージ層の残留に起因する問題を解決する方法の一つとして、ｎ+ 型バッファ層８８中に注入するｎ型不純物の加速エネルギーを小さくすることがあげられる。その理由は、図１２に示すように、ｎ型不純物の活性化率（activation rate）は、加速エネルギーＶaccが小さくなるに従って高くなるからである。
【００１４】
ここで、ｎ型不純物の加速エネルギーを小さくすると、それに伴ってｎ+ 型バッファ層８８の深さは浅くなる。そのため、ｐ+ 型不純物の拡散がｎ+ 型バッファ層８８中の不純物の濃度プロファイルに与える影響は大きくなり、濃度プロファイルの制御性が低下する。
【００１５】
濃度プロファイルの制御性の低下は次のような問題につながる。濃度プロファイルの制御性が低下すると、所望の濃度プロファイルを有するｎ+ 型バッファ層８８、ｐ+ 型コレクタ層８９を形成することが困難になったり、あるいは形成することが不可能となる。その結果、所望の素子特性が得られなくなり、あるいは素子によって濃度プロファイルが異なり、素子特性がばらついてしまう。
【００１６】
いずれにしても、この種のＰＴ−ＩＧＢＴは、そのｎ+ 型バッファ層およびｐ+ 型コレクタ層をイオン注入とレーザアニールにより形成していたため、ＶCE（sat）が上昇したり、ｎ+ 型バッファ層中の不純物の濃度プロファイルの制御性が低下してしまう。
【００１７】
【発明が解決しようとする課題】
上記したように、この種のＰＴ−ＩＧＢＴは、ｎ+ 型バッファ層およびｐ+ 型コレクタ層をイオン注入とレーザアニールにより形成していたため、ＶCE（sat）が上昇したり、ｎ+ 型バッファ層中の不純物の濃度プロファイルの制御性が低下するという問題がある。
【００１８】
それ故、本発明の目的は、このような素子特性の低下や濃度プロファイルの制御性の低下を抑制できるＰＴ−ＩＧＢＴ等の高耐圧半導体素子を含む半導体装置およびその製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明による半導体装置は、高抵抗で第１及び第２の表面を有すると共に、第１導電型を有する第１のベース層と、前記第１の表面中に設けられ、第２導電型を有する第２のベース層と、前記第２導電型のベース層中に設けられ、前記第１導電型を有するエミッタ層と、前記エミッタ層と前記第１のベース層とで挟まれた前記第２のベース層上にゲート絶縁膜を介して設けられたゲート電極と、前記第２の表面に設けられ、高不純物濃度を有すると共に、前記第１導電型を有するバッファ層と、前記バッファ層に設けられ、前記第２導電型を有するコレクタ層とを具備してなり、
（ＳＲ分析による前記バッファ層中の活性化した第１導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記バッファ層中の第１導電型不純物の密度［ｃｍ-2］）で定義される第１の活性化率が２５％以上であり、
かつ（ＳＲ分析による前記コレクタ層中の活性化した第２導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記コレクタ層中の第２導電型不純物の密度［ｃｍ-2］）で定義される第２の活性化率が０％よりも高くかつ１０％以下としている。
【００２０】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００２１】
図１乃至図６は、本発明の実施の形態によるＰＴ−ＩＧＢＴの製造方法を示す断面図である。
【００２２】
まず、図１に示すように、ｎ- 型ベース層１の表面上にゲート絶縁膜２となる絶縁膜、ゲート電極３となる導電膜を順次堆積した後、これらの導電膜および絶縁膜をパターニングする。ゲート絶縁膜２は例えばシリコン酸化膜、ゲート電極３は例えばポリシリコンでそれぞれ形成する。
【００２３】
図２に示すように、自己整合的にｎ- 型ベース層１中にｐ型ベース層４を形成し、続いてｐ型ベース層４中にｎ型エミッタ層５を形成する。
【００２４】
図３に示すように、層間絶縁膜６を全面に堆積し、層間絶縁膜６にコンタクトホールを形成した後、ｐ型ベース層４とｎ型エミッタ層５にコンタクトするエミッタ電極７を形成する。エミッタ電極７は、例えばＡｌで形成する。なお、ｐ型ベース層４とｎ型エミッタ層５上にエミッタ電極７を直接形成するのではなく、バリアメタル膜を介してエミッタ電極７を形成することが好ましい。
【００２５】
その後、ゲート電極３およびエミッタ電極７を含むｎ- 型ベース層１の表面を図示しないパッシベーション膜、例えばポリイミド膜で覆い、さらに仕様の耐圧に応じてｎ- 型ベース層１を薄くする。これはｎ- 型ベース層１の裏面を研磨して行う。この研磨は、例えばＣＭＰ（Chemical Mechanical  Polishing）法により行う。ｎ- 型ベース層１を薄くする他の方法としては、機械的研磨とウエットエッチングとを用いた方法があげられる。機械的研磨の方が先に行われる。
【００２６】
図４に示すように、例えばドーズ量１×１０15ｃｍ-2、加速電圧１６０ＫｅＶの条件でｎ- 型ベース層１の裏面に燐等のｎ型不純物イオンを注入した後、例えばエネルギー密度２．５Ｊ／ｃｍ2 の条件でエキシマレーザをｎ- 型ベース層１の裏面に照射する。ｎ- 型ベース層１の裏面から２μｍ以下の領域を溶融するレーザアニール（第１のアニール）を行うことによって、ｎ- 型ベース層１の裏面にｎ+ 型バッファ層８を形成する。この時のレーザアニールの温度はシリコンの溶融温度以上であって、例えば、１３００℃以上である。
【００２７】
このように形成されたｎ+ 型バッファ層８は、活性化率ａ（第１の活性化率）≧２５％を満し、かつｎ- 型ベース層１の裏面から２μｍ以下の厚さを有している。上記ｎ- 型ベース層１の裏面は、図６の工程ではｐ+ 型コレクタ層９の表面となる。
【００２８】
ここで、活性化率ａは（ＳＲ（spreading resistance）分析にて得られた活性化したｎ+ 型バッファ層８中のｎ型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ（Secondary Ion Mass Spectrometry)分析にて得られたｎ+ 型バッファ層８中のｎ型不純物の密度［ｃｍ-2］）で定義される。
【００２９】
ＳＲ分析は、周知の技術であるが簡単に説明すると以下の通りである。すなわち、２本の針の間隔を十分に小さくし（数１０〜数１００μｍ）、その先端が試料に接触する面の半径をａとすると、ひろがり抵抗（Ｒｓ）と比抵抗（ρ）との関係は、Ｒｓ＝ρ／２ａで与えられる。
【００３０】
図７に、不純物拡散を行ったｐｎ接合を斜め研磨した後に針の間隔２０μｍの装置でＳＲ分析を行う様子を示す。図において、DOPING TYPE II はｎ+ 型バッファ層８に相当し、DOPING TYPE I は後工程で形成するｐ+ 型コレクタ層９にそれぞれ相当する。
【００３１】
上記のように形成されたｎ+ 型バッファ層８に関して、ＳＲ分析にて得られ、活性化したｎ型不純物の密度［ｃｍ-2］及びＳＩＭＳ分析にて得られるｎ型不純物の密度［ｃｍ-2］はそれぞれ２．７×１０１４ｃｍ-2及び１×１０１５ｃｍ-2となり、これらの比、即ち、上記活性化率ａはａ≧２５％となる。
【００３２】
活性化率ａを２５％以上とする理由は、図９に示すように、ａ≧２５％以上の領域ではＶCE（sat）が充分に小さくなることが明らかになったからである。また、リーク特性についても、ａ≧２５％以上の領域ではリーク電流は充分に小さくなることが確認された。
【００３３】
次に、図５に示すように、ｎ+ 型バッファ層８の表面に例えばドーズ量１×１０15ｃｍ-2、加速電圧５０ＫｅＶの条件でボロンイオン（Ｂ+ ）を注入する。
【００３４】
ここで、ボロンの注入量は、ボロンのイオン注入によってｐ+ 型コレクタ層９の一部をアモルファス化できる値が好ましい。その理由は、同じアニール温度の場合、部分的なディスオーダ（ｄｉｓｏｒｄｅｒ）を含む層よりも連続的なディスオーダ（ｄｉｓｏｒｄｅｒ）であるアモルファス状態の方が注入したボロンイオンの活性化率が高くなるからである。
【００３５】
具体的には、ｐ+ 型コレクタ層９の表面から２μｍ以内の領域のｐ型不純物のドーズ量［ｃｍ-2］が１×１０15ｃｍ-2の場合、４５０℃でのシンター後の活性化率ｂ（第２の活性化率）は３％程度となり、それより小さい値であるドーズ量［ｃｍ-2］が１×１０１４の場合、活性化率ｂは１％未満となる。
【００３６】
即ち、上記ｐ+ 型コレクタ層９に関して、ｐ型不純物のドーズ量［ｃｍ-2］が１×１０15ｃｍ-2の場合、ＳＲ分析にて得られ、活性化したｐ型不純物の密度［ｃｍ-2］及びＳＩＭＳ分析にて得られるｐ型不純物の密度［ｃｍ-2］はそれぞれ３×１０１３ｃｍ-2及び１×１０１５ｃｍ-2となり、これらの比、即ち、上記活性化率ｂは３％程度となる。
【００３７】
また、ｐ型不純物のドーズ量［ｃｍ-2］が１×１０１４ｃｍ-2の場合、ＳＲ分析にて得られる活性化したｐ型不純物の密度及びＳＩＭＳ分析にて得られるｐ型不純物の密度［ｃｍ-2］はそれぞれ６×１０１１ｃｍ-2及び１×１０１４ｃｍ-2となり、上記活性化率ｂは１％未満となる。
【００３８】
さらに、アモルファス化できるボロンのドーズ量は、１０15ｃｍ-2程度以上である。
【００３９】
次に、図６に示すように、ＡｌにＳｉを添加した材料からなるターゲット（Ａｌ−Ｓｉターゲット）を用いたスパッタにより、ボロンイオンを注入したｐ+ 型コレクタ層９上にＡｌ−Ｓｉからなるコレクタ電極１０を形成した後、コレクタ電極１０に対して４５０℃のシンター（第２のアニール）を行う。ここでは、シンターの温度を４５０℃としたが、それに限定されるものではない。温度の上限は、エミッタ電極７の材料や、パッシベーション膜の材料で決定される。
【００４０】
すなわち、シンターの温度の上限は、エミッタ電極７の材料の融点以下やパッシベーション膜の膜質を維持する温度以下に設定する必要がある。例えば、パッシベーション膜としてポリイミドを使用した場合には、上記シンター温度の上限は５６０℃である。
【００４１】
上記シンターはｎ+ 型バッファ層８の表面に注入したボロンイオンを活性化するためのアニールを兼ねており、これによりプロセス数の増加を招くことなく、ｎ+ 型バッファ層８にｐ+ 型コレクタ層９を形成できる。上記シンターは電気炉を用いた熱処理（炉アニール）である。
【００４２】
上記４５０℃のシンターでのボロンイオンの活性化率は１．０％未満である。ここで、上述したように、図５のボロンのイオン注入工程で、ｐ+ 型コレクタ層９の一部をアモルファス化しておけば、より高い活性化率の達成を期待できる。
【００４３】
上記ｐ+ 型コレクタ層９は、活性化率ｂ（第２の活性化率）が０％よりも高くかつ１０％以下となるように形成されている。活性化率ｂの定義は、活性化率ａの定義と同様であり、（ＳＲ分析にて得られた活性化したｐ+ 型コレクタ層９中のｐ型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析にて得られたｐ+ 型コレクタ層９中のｐ型不純物の密度［ｃｍ-2］）で定義される。活性化率ｂの値（％）が上記範囲（０＜ｂ≦１０）内の値になる理由は、シンターでボロンイオンの活性化を行ったからである。
【００４４】
その後、周知の方法に従って図示しないＶ／Ｎｉ／Ａｕ電極をスパッタで形成する工程、さらにダイシングを行う工程が続く。
【００４５】
図８に、燐イオンおよびボロンイオンの活性化をシンターで行った場合、燐イオンおよびボロンイオンの活性化をレーザアニールで行った場合のそれぞれについて、ＳＩＭＳ分析により調べたＰＴ−ＩＧＢＴのｎ+ 型バッファ層およびｐ+ 型コレクタ層中の不純物の濃度分布を示す。
【００４６】
図８から、レーザアニールの場合、ｐ+ 型コレクタ層の表層０．１μｍの領域内でボロンイオンの拡散が生じているが、シンターの場合、ｐ+ 型コレクタ層の表層０．１μｍの領域内でボロンイオンの拡散はほとんど生じていないことが分かる。すなわち、ボロンイオンの活性化をシンターで行うことにより、ガウシアン分布と同様な不純物濃度分布を実現できるようになる。
【００４７】
したがって、本実施の形態のように、燐イオンの活性化をレーザアニールにより行い、比較的浅いｎ+ 型バッファ層を形成しても、ボロンイオンの活性化をシンターにより行えば、ｐ+ 型コレクタ層中のボロンのｎ+ 型バッファ層中への拡散を十分に防止でき、ｎ+ 型バッファ層中の燐の濃度プロファイルの制御性の低下を防止できるようになる。
【００４８】
即ち、第１導電型ベース層中に注入した第１導電型不純物イオンを活性化するためのアニールと、第１導電型バッファ層中に注入した第２導電型不純物イオンを活性化するためのアニールとをそれぞれ別の工程で行い、素子特性の低下や濃度プロファイルの制御性の低下の原因である、第１導電型ベース層中への第２導電型不純物の拡散がほとんど生じない条件で、第２のアニールを行っているので、素子特性の低下や濃度プロファイルの制御性の低下を抑制できるＰＴ−ＩＧＢＴ等の高耐圧半導体素子を含む半導体装置を製造できるようになる。上記条件は、例えば第２のアニールの温度を第１のアニールの温度よりも低くすることである。
【００４９】
また、濃度プロファイルの制御性の低下を抑制できることにより、制御性の低下により派生的に生じる、所望の素子特性が得られなくなったり、あるいは素子によって素子特性がばらついてしまうという、従来技術の問題も解決できる。
【００５０】
このように所望の濃度プロファイルを有するｎ+ 型バッファ層、ｐ+ 型コレクタ層が得られることにより、所望の素子特性を得ることができる。
【００５１】
上記においては、ｐ+ 型コレクタ層中のｐ型不純物のｎ+ 型バッファ層中への拡散を防止するために、第２のアニールの温度を第１のアニールの温度よりも低くするという温度制御を行ったが、その代わりにアニールの時間制御、あるいは温度制御および時間制御の両方によって行っても良い。
【００５２】
なお、本発明は、上記実施の形態に限定されるものではない。例えば、第１導電型をｎ型、第２導電型をｐ型として説明したが、逆に第１導電型をｐ型、第２導電型をｎ型としても良い。
【００５３】
また、上記実施の形態では、コレクタ電極１０のシンター工程は、ｐ+ 型コレクタ層９中のボロンイオンの活性化工程を兼ねていたが、コレクタ電極１０のシンター工程とボロンイオンの活性化工程とをそれぞれ別の熱処理により行っても良い。この場合、各熱処理の最適化が容易となる。
【００５４】
さらに、上記においてはＰＴ−ＩＧＢＴのディスクリートデバイスについて説明したが、ＰＴ−ＩＧＢＴとその制御回路や保護回路などの他の回路を同一チップ内に形成しても良い。
【００５５】
さらにまた、上記実施の形態ではＰＴ−ＩＧＢＴの場合について説明したが、他の高耐圧半導体素子、例えばＩＥＧＴ（Injection Enhancement Gate Transistor ）にも適用できる。すなわち、本発明は、高抵抗の第１導電型ベース層／高不純物濃度の第１導電型バッファ層／第２導電型コレクタ層の半導体構造を有する半導体素子（半導体装置）に対して適用可能である。
【００５６】
【発明の効果】
以上説明したように本発明によれば、ＰＴ−ＩＧＢＴを構成する第１導電型のバッファ層に関して、（ＳＲ分析による前記バッファ層中の活性化した第１導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記バッファ層中の第１導電型不純物の密度［ｃｍ-2］）で定義される第１の活性化率ａを２５％以上とし、かつ第２導電型のコレクタ層に関して、（ＳＲ分析による前記コレクタ層中の活性化した第２導電型不純物の密度［ｃｍ-2］）／（ＳＩＭＳ分析による前記コレクタ層中の第２導電型不純物の密度［ｃｍ-2］）で定義される第２の活性化率ｂを０＜ｂ≦１０％としているので、ＶCE（sat）を充分小さくすることができ、また、リーク特性についても、リーク電流を充分減少させることができる。
【００５７】
また、第１導電型のベース層中に注入した第１導電型不純物イオンを活性化するためのアニールと、第１導電型のバッファ層中に注入した第２導電型不純物イオンを活性化するためのアニールとをそれぞれ個別の工程で行い、素子特性の低下や濃度プロファイルの制御性の低下の原因である、第１導電型のベース層中への第２導電型不純物の拡散がほとんど生じない条件で、第２のアニールを行っているので、第１導電型のバッファ層中の不純物の濃度プロファイルの制御性の低下を抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＰＴ−ＩＧＢＴの製造方法を示す断面図の一部である。
【図２】本発明の一実施の形態によるＰＴ−ＩＧＢＴの製造方法を示す断面図の一部である。
【図３】本発明の一実施の形態によるＰＴ−ＩＧＢＴの製造方法を示す断面図の一部である。
【図４】本発明の一実施の形態によるＰＴ−ＩＧＢＴの製造方法を示す断面図の一部である。
【図５】本発明の一実施の形態によるＰＴ−ＩＧＢＴの製造方法を示す断面図の一部である。
【図６】本発明の一実施の形態によるＰＴ−ＩＧＢＴの製造方法を示す断面図の一部である。
【図７】ＳＲ分析を説明するための図である。
【図８】ｎ+ 型バッファ層およびｐ+ 型コレクタ層中の不純物の濃度分布をＳＩＭＳ分析により調べた結果を示す図である。
【図９】ｎ+ 型バッファ層の活性化率ａとＶCE（sat）との関係を示す図である。
【図１０】従来のＰＴ−ＩＧＢＴを示す断面図である。
【図１１】従来のＰＴ−ＩＧＢＴのリーク電流のメカニズムを説明するための図である。
【図１２】イオン注入した第１導電型不純物の活性化率の加速エネルギーの依存性を示す図である。
【符号の説明】
１…ｎ- 型ベース層、２…ゲート絶縁膜、３…ゲート電極、４…ｐ型ベース層、５…ｎ型エミッタ層、６…層間絶縁膜、７…エミッタ電極、８…ｎ+ 型バッファ層、９…ｐ+ 型コレクタ層、１０…コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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