(57)【特許請求の範囲】
【請求項１】
入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数からなる可変遅延回路と、
上記可変遅延回路の入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、
上記可変遅延回路の入力端子の信号に対応された第１信号と、上記出力端子の遅延信号に対応された第２信号とを位相比較して両者を一致させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、
上記可変遅延回路に対応した格段の遅延信号の中から上記入力端子に入力された入力信号の１ないし複数周期に対応する遅延信号が得られる段数を検出し、上記段数切り換え手段に対して上記可変遅延回路の段数を指示する段数指示信号を生成する段数制御回路と、
上記可変遅延回路の出力端子から内部クロック信号を出力させるクロック再生回路とを備え、
上記段数制御回路は、上記可変遅延回路と略同一な構成とされるモニタ可変遅延回路を有し、上記モニタ可変遅延回路の制御信号端子には固定信号が供給され遅延量を所望の値に固定し、上記入力信号の１ないし複数周期に対応する遅延信号が得られる遅延段数を検出し、
上記可変遅延回路は、上記段数指示信号により可変遅延素子の段数が決定され、その後、上記制御信号により各々の可変遅延素子の遅延量が決定されてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記遅延量制御手段は、上記遅延段数制御回路で検出された遅延段数に対して逆比例的に位相比較出力信号に対する制御感度を設定することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、外部端子から供給されるクロック信号に対応したクロック信号を発生させるクロック再生回路を備えた半導体集積回路装置、主にシンクロナスのダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＬＬ回路（ディレイ・ロックド・ループ）として、デジタル回路の段数を切り替えて可変遅延回路の遅延量を変化するものが、アイ・イー・イー・イー  ジャーナル  オブ  ソリッド−ステート  サーキッツ、第３３巻、ナンバー１１、pp.1697-1702、１１月、１９９８年（IEEE JOURNAL OF SOLID-STATE CIRCUITS) によって公知である。回路の駆動力，負荷などを変化して遅延量を変化する形式の可変遅延回路を用いるものが、アイ・イー・イー・イー  ジャーナル  オブ  ソリッド−ステート  サーキッツ、第３３巻、ナンバー１１、pp.1703-1710、１１月、１９９８年（IEEE JOURNAL OF SOLID-STATE CIRCUITS) で公知である。可変遅延回路の段数が切り替え可能で、逐次比較で段数を決定する形式の可変遅延回路を用いるものが、アイ・エス・エス・シー・シー  ９９／セッション  ２４／ペーパー  ダブリュ・ピー  ２４．２  ダイジェスト  オブ  テクニカル  ペーバーズ、２月、１９９９年  pp.412-413(ISSCC 99/SESSION 24/PAPER WP24.2 DIGEST OF TECHNICAL PAPERS) で公知である。
【０００３】
【発明が解決しようとする課題】
クロック再生回路として用いられるＤＬＬとして、前記ディジタル回路の段数を切り替える形式の可変遅延回路（以下、ディジタル可変遅延回路とする）を用いるものは、可変遅延回路の解像度（時間分解能）が粗いため、ＤＬＬとして精度が悪いという欠点がある。前記回路の駆動力，負荷などを変化して遅延量を変化する形式の可変遅延回路（以下、アナログ可変遅延回路とする）を用いるものは、可変遅延範囲が狭く、ＤＬＬとしてロックレンジが狭いという欠点がある。この両方の欠点を改善するために、前記アナログ可変遅延回路の段数を切替式にして可変遅延範囲を広げた可変遅延回路（以下、段数切替式アナログ可変遅延回路とする）用いるものは、段数を決定するために逐次比較を用いるために、ＤＬＬのロックインに時間がかかるという欠点がある。
【０００４】
この発明の目的は、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたＤＬＬを備えた半導体集積回路装置提供することにある。この発明の前記ならびにその他の目的と新規な特徴は、本発明の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数個からなる可変遅延回路に、上記入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、上記可変遅延回路の入力端子の信号に対応された第１信号と上記出力端子の遅延信号に対応された第２信号とを位相比較して同期化させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、上記可変遅延回路に対応した各段の遅延信号の中から上記入力端子に入力された入力信号の１周期に対応する遅延信号が得られる段数を検出して上記可変遅延回路の段数を指示する段数制御回路を設け、上記可変遅延回路の出力端子から内部クロック信号を出力させる。
【０００６】
【発明の実施の形態】
図１には、本発明に係るＤＬＬ回路を用いた半導体集積回路装置の要部一実施例のブロック図が示されている。この実施例のＤＬＬは、精度が高くてロックレンジを広く、かつロックイン時間を短するために、したいわば周波数適応段数切替式とされる。この実施例ＤＬＬは、特に制限はないが、ＤＤＲ（ダブル・データ・レート）ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に搭載される。ここで、ＤＤＲ方式のＳＤＲＡＭでは入力クロックが差動入力であるが、簡略化のために１つの入力で表している。
【０００７】
ＤＤＲ用のＤＬＬはデータ出力の位相と入力クロックの位相が一致するように、内部クロックの位相を調整する。つまり、クロック入力端子から入力された入力クロック信号は、クロック入力バッファを通して外部クロック信号（ＣＫＴ，ＣＫＢ）とされる。この外部クロック信号（ＣＫＴ，ＣＫＢ）は、一方において可変遅延回路により遅延されて内部クロック信号（ＣＫＯ）とされる。この内部クロック信号（ＣＫＯ）は、データ出力ラッチのクロック端子に供給される。これにより、データ出力ラッチは、上記内部クロック信号（ＣＫＯ）に同期して出力データを取り込む。このデータ出力ラッチに取り込まれたデータは、例えば出力データが１６ビットからなるときには、データ出力バッファを通して出力端子ＤＱ０〜ＤＱ１５からそれぞれ出力される。
【０００８】
上記内部クロック（ＣＫＯ）は、分周器を通して高精度レプリカディレイを通して入力クロック信号ＩＣＬＫとされる。上記外部クロック信号（ＣＫＴ，ＣＫＢ）は、他方において分周器を通して外部クロック信号ＥＣＬＫとされる。上記内部クロック信号ＩＣＬＫと外部クロック信号ＥＣＬＫは、位相比較器によって比較されて、ここで形成された制御信号ＮＢＩＡＳによって上記可変遅延回路を遅延時間をアナログ的に制御して両者の位相を一致させる。位相比較器は、段数測定回路で判定された段数に対応して、可変遅延回路の遅延素子の段数に対応したループ感度に設定する制御回路を含んでいる。
【０００９】
上記可変遅延回路は、制御信号ＮＢＩＡＳによって遅延時間がアナログ的に変化させられる可変遅延素子（差動インバータ回路）の複数個から構成される。この実施例では、ロックイン時間を短くするために上記外部クロック信号（ＣＫＴ，ＣＫＢ）は、段数測定回路に供給される。段数測定回路は、上記可変遅延回路を構成する複数の可変遅延素子の段数が上記入力されたクロック信号の１周期に対応する遅延時間を得るに最適な上記段数切替式差動インバータ型の可変遅延回路の遅延素子の段数を検出し、一方においては可変遅延回路の段数を設定し、他方においては位相比較器でのループ感度を最適に設定する。
【００１０】
ここで、クロック入力バッファの遅延量をｔ１，段数切替式差動インバータ型可変遅延回路の遅延量をｔ２（可変），データ出力ラッチとデータ出力バッファの遅延量をｔ３，高精度レプリカディレイの遅延量を（ｔ１＋ｔ３），分周器の遅延量をｔＤＩＶとする。位相比較器は、両クロック信号ＥＣＬＫとＩＣＬＫの位相が一致するように可変遅延回路の遅延量ｔ２の値を制御するので、遅延量ｔ２の値は次のように計算される。
【００１１】
周期ｔＣＫの外部クロック信号がクロック入力端子に入力されたとして、上記入力クロック信号に対する内部クロック信号（ＣＫＯ）の遅延は、
ｔ１＋ｔ２                                          ・・・・・（式１）
とされる。上記位相比較器で比較される内部クロック信号ＩＣＬＫの遅延は、
ｔ１＋ｔ２＋ｔＤＩＶ＋（ｔ１＋ｔ３）                ・・・・・（式２）
とされる。上記位相比較器で比較される外部クロック信号ＥＣＬＫの遅延は、
ｔ１＋ｔＤＩＶ                                      ・・・・・（式３）
とされる。
【００１２】
上記両クロック信号ＩＣＬＫの位相とＥＣＬＫの位相が等しなるので、次の式（４）が成り立つ。
0003865191.tif 000002
上記（式４）を整理すると、（式５）が得られる。
ｔ２＝ｎ×ｔＣＫ−（ｔ１＋ｔ３）                      ・・・・（式５）
よって、内部クロック信号（ＣＫＯ）の遅延は、
ｎ×ｔＣＫ−ｔ３                                ・・・・・・・（式６）
となり、データ出力の遅延は、
ｎ×ｔＣＫ                                      ・・・・・・・（式７）
となるため、データ出力の位相は入力クロックの位相と等しくなる。
【００１３】
ｎは上記のように自然数であり、ｎの値によってｎＣＫロックと称し区別する。たとえば、ｎ＝１のとき１ＣＫロック，ｎ＝２のときは２ＣＫロックである。上記可変遅延回路の遅延量ｔ２と高精度レプリカディレイの遅延量（ｔ１＋ｔ３）の合計はｎ×ｔＣＫであることに注意する。
ｎ×ｔＣＫ−（ｔ１＋ｔ３）＋（ｔ１＋ｔ３）＝ｎ×ｔＣＫ  ・・・（式８）
【００１４】
以下において、特に説明のない限り、ｎ＝１，１ＣＫロックであるとする。なお、高精度レプリカディレイの遅延量が（ｔ１＋ｔ３）から外れると、それはデータ出力の位相誤差となって現れるので、高精度レプリカディレイは出来るだけ精度よくなければならない。つまり、高精度レプリカディレイは、上記遅延量ｔ１に対応したクロック入力バッファと同等の回路と、遅延量ｔ３に対応したデータ出力ラッチとデータ出力バッファと同じ回路（レプリカ回路）を用いて構成されるものである。半導体集積回路に形成された同じ回路は、個々の素子が同様のプロセスバラツキを持つようになるので、両回路での信号遅延はほぼ等しくすることができる。
【００１５】
図２には、この発明に係るＤＬＬの可変遅延回路の動作説明図が示されている。図２においては、クロック信号の周期ｔＣＫが変化した場合の段数切替式差動インバータ型可変遅延回路の遅延量の変化が示されている。同図ではｎ＝１，１ＣＫロック時のものである。（式８）で述べた通り、段数切替式差動インバータ型可変遅延回路の遅延量と高精度レプリカディレイの遅延量の合計はｎ×ｔＣＫ（＝ｔＣＫ）に等しいため、段数切替式アナログ可変遅延回路の遅延量はｔＣＫの変化の割合以上に大きく変化させなければないことがわかる。
【００１６】
例えば、図２において、高精度レプリカディレイの遅延量を５ｎｓとして、ｔＣＫを７．５ｎｓ（クロック周波数１３３ＭＨｚ）から１５ｎｓ（６６ＭＨｚ）に２倍にしたとすると、可変遅延回路の遅延量ｔ２は２．５ｎｓから１０ｎｓのように４倍も変化させることが必要となる。つまり、段数切替式差動インバータ型可変遅延回路の最大遅延量／最小遅延量が４倍以上でなければ、ＤＬＬの動作周波数は６６〜１３３ＭＨｚをカバーすることが出来ない。
【００１７】
一般に、ＤＤＲ  ＳＤＲＡＭの入出力データレートが上がれば上がるほど大きな最大遅延量／最小遅延量の値が要求される。このような広いロックレンジを実現するために、本発明では以下に述べる通り、段数切替式差動インバータ型可変遅延回路の段数を、周波数に応じた適切な値に決定するような工夫が行なわれている。
【００１８】
図３には、この発明に係るＤＤＬ回路の一実施例のブロック図が示されている。可変遅延回路は、可変遅延素子と、その出力信号を増幅する出力ＡＭＰ（アンプ）の複数個から構成される。つまり、上記可変遅延素子は、複数個が縦列接続される。そして、各段の可変遅延素子の出力端子には、上記出力ＡＭＰが設けられる。上記出力ＡＭＰは、小振幅の遅延信号をＣＭＯＳレベルのような大振幅信号に変換することの他、出力選択回路の３状態出力機能を有しており、その選択的な動作によって遅延段数の選択機能を有するようにされる。これにより、個々の出力ＡＭＰの出力端子は、可変遅延回路の出力端子に共通に接続されれて、遅延された内部クロック信号ＣＫＯを出力する。
【００１９】
図４には、上記可変遅延回路と出力ＡＭＰの一実施例の回路図が示されている。回路の簡素化のために可変遅延回路は、可変遅延素子４個と出力ＡＭＰ１個が代表として例示的に示されている。図４に示した通り、可変遅延素子は差動インバータ回路が用いられる。つまり、可変遅延素子は、差動ＭＯＳＦＥＴＱ１とＱ２と、その共通ソース側に設けられた電流源ＭＯＳＦＥＴＱ３と、上記差動ＭＯＳＦＥＴＱ１とＱ２のドレインに設けられた負荷回路から構成される。上記電流源ＭＯＳＦＥＴＱ３のゲートに制御電圧ＮＢＩＡＳを変化することで相補出力（ＯＵＴＰ，ＯＵＴＮ）の電流駆動力が変化し可変遅延素子素子の遅延量が変化する。
【００２０】
この実施例では、差動ＭＯＳＦＥＴＱ１とＱ２のそれぞれのドレインに設けられる負荷回路としてゲートとドレインが接続されたＰチャンネル型のＭＯＳＦＥＴＱ４とＱ５に対して、互いにゲートが交差接続されることによって正帰還回路を構成するＰチャンネル型ＭＯＳＦＥＴＱ６とＱ７を並列に接続することによって、差動出力（相補出力）ＯＵＴＰ（ポジティブ出力）と、ＯＵＴＮ（ネガティブ出力）の信号変化を急峻にする。つまり、差動インバータ回路の出力信号は、その信号振幅が小さいので上記のようなラッチ形態のＭＯＳＦＥＴＱ６とＱ７を用いても、ＣＭＯＳラッチ回路のようなラッチ動作は行なわれず、それらが可変インピーダンス負荷として作用し、上記出力信号の変化を急峻にさせるように動作する。
【００２１】
この実施例の可変遅延素子のように差動インバータ回路を用いた場合には、出力信号の振幅が小さいため、出力ＡＭＰによりＣＭＯＳレベルに増幅してから選択的に出力させる。出力ＡＭＰは、差動ＭＯＳＦＥＴＱ８とＱ９と、その共通ソースに設けられたＭＯＳＦＥＴＱ１０と、上記差動ＭＯＳＦＥＴＱ８とＱ９のドレインに設けられた電流ミラー形態のＰチャンネル型負荷ＭＯＳＦＥＴＱ１１とＱ１２からなる差動増幅回路と、差動増幅回路の出力をプルアップさせるＭＯＳＦＥＴＱ１３、上記差動増幅回路の増幅信号を受けて出力端子ＴＡＰＮに出力信号を送出するクロックドインバータ回路ＣＮ１と、その動作制御を行なうインバータ回路Ｎ１から構成される。
【００２２】
上記ＭＯＳＦＥＴＱ１０のゲートと、上記プルアップＭＯＳＦＥＴＱ１３及びインバータ回路Ｎ１の入力には、選択端子ＥＮから供給される選択信号が供給される。この選択信号がロウレベルのとき、上記Ｎチャンネル型のＭＯＳＦＥＴＱ１０はオフ状態にされ、Ｐチャンネル型のプルアップＭＯＳＦＥＴＱ１３がオン状態にされるので、差動増幅回路に増幅動作を停止し、出力端子を電源電圧のようなハイレベルに固定される。このとき、インバータ回路Ｎ１の出力信号のハイレベルと、上記選択信号ＥＮのロウレベルによりクロックドインバータ回路ＣＮ１は、出力ハイインピーダンス状態にされる。
【００２３】
前記図３のように可変遅延回路における可変遅延素子の段数が８段からなるときには、段数測定回路からの上記段数に対応した出力信号ＳＥＬ＜７：０＞が形成されて、それぞれの遅延段に対応した出力ＡＭＰの選択端子ＥＮに入力される。後述のように、出力信号ＳＥＬ＜７：０＞のうち、１つは電源電圧（ＶＣＣ）レベル，他の７つは接地（ＧＮＤ）レベルである。出力ＡＭＰはＥＮ＝ＶＣＣの時に増幅動作を行う。ＥＮ＝ＧＮＤの時は回路動作を行わず、出力はハイインピーダンスで消費電流はほぼ０である。図３に示す通り、各段の出力ＡＭＰの出力端子ＴＡＰ０からＴＡＰ７は短絡されており、ＳＥＬ＜７：０＞によって出力ＡＭＰが１つ選択されることで段数の変更が行なわれる。
【００２４】
図３において、段数測定回路の多出力固定遅延回路は、可変遅延素子と、出力ＡＭＰと、遅延量固定バイアスから構成される。この実施例の多出力固定遅延回路を構成する可変遅延素子及び出力ＡＭＰは、図４の可変遅延素子と回路構成，レイアウトなどが同様の回路である。そして、多出力固定遅延回路の可変遅延素子は遅延量固定バイアス回路によって常に遅延量を固定されている。つまり、前記図４に示したような電流源ＭＯＳＦＥＴＱ３のゲートに印加される電圧ＮＢＩＡＳが、可変遅延回路に設けられた可変遅延素子のように変化するのではなく、一定の電圧に固定されて、その遅延量が上記可変遅延回路に設けられた可変遅延素子の最大遅延量と最小遅延量の中間の値に調整されている。この固定遅延量をｔＤとする。
【００２５】
上記多出力固定遅延回路の入力端子には、ＳＴＥＰ出力回路と低精度レプリカディレイを通して、前記外部クロック信号ＣＫＴが供給される。上記低精度レプリカディレイの遅延量は（ｔ１＋ｔ３＋ｔＤ／２）のように設定される。多出力固定遅延回路の出力は、段数制御回路へ入力される。
【００２６】
図５には、段数制御回路の一実施例の回路図が示されている。前記多出力固定遅延回路の出力信号ＳＴ０〜ＳＴ６の各々は、フリップフロップ回路ＦＦ０〜ＦＦ６の入力端子Ｄに供給される。これらのフリップフロップ回路ＦＦ０〜ＦＦ６のクロック端子には、タイミング信号ＳＴＲが供給される。上記フリップフロップ回路ＦＦ０の出力信号Ｑは、インバータ回路を通して段数検出信号ＳＥＬ＜０＞として出力される。第２段目以降のフリップフロップ回路ＦＦ１〜ＦＦ６の出力信号Ｑは、それぞれに対応した前段フリップフロップ回路の出力信号との論理が取られて段数検出信号ＳＥＬ＜１＞〜ＳＥＬ＜６＞として出力される。また、最終段のフリップフロップ回路ＦＦ６の出力信号は、出力回路を通して段数検出信号ＳＥＬ＜７＞として出力される。
【００２７】
上記第２段目以降のフリップフロップ回路ＦＦ１〜ＦＦ６の出力信号Ｑと、それぞれに対応した前段フリップフロップ回路の出力信号との論理は、前段信号がハイレベル（論理１）で、当段信号がロウレベル（論理０）であることを条件に選択信号ＳＥＬ＜１＞〜ＳＥＬ＜６＞をハイレベルにする論理積ゲート回路が用いられる。
【００２８】
図６には、上記段数制御回路の動作の一例を説明するためのタイミング図が示されている。入力タイミング信号ＳＴＥＰ及び低精度レプリカディレイの出力信号ＲＥＰは、前記図３では差動信号であるが、同図では簡単のため正論理のみを示す。まず、入力タイミング信号ＳＴＥＰが出力されてからＳＴＸ（Ｘ＝０〜６）が出力されるまでの遅延量は、
ｔ１＋ｔ３＋ｔＤ／２＋ｔＤＸ（Ｘ＋１）                    ・・・（９）
【００２９】
次に、上記入力タイミング信号（スタート信号）ＳＴＥＰが出力されてから１周期後にタイミング信号ＳＴＲが出力される。上記１周期遅れのタイミング信号ＳＴＲよりも１周期前の入力タイミング信号に対応した遅延信号ＳＴＸ（Ｘ＝０〜６）が早く立ちあがれば、フリップフロップＦＦＸ（Ｘ＝０〜６）はＱＸ（Ｘ＝０〜６）に論理１を出力する。例として図６のように、遅延信号ＳＴ３が立ち上がってから遅延信号ＳＴ４が立ち上がるまでに、上記１周期遅れのタイミング信号ＳＴＲが立ち上がれば、Ｑ０〜Ｑ３＝１，Ｑ４〜Ｑ６＝０が出力される。これらの信号Ｑ０〜Ｑ３＝１，Ｑ４〜Ｑ６＝０を前記のような論理ゲートを通すことによって、ＳＥＬ＜７：０＞のうち、ＳＥＬ＜４＞＝１となり、その他は全て０が出力される。
【００３０】
次に、クロック周期ｔＣＫとＳＥＬ＜４＞の関係を考察する。まず、ＳＥＬ＜４＞＝１が判定されたとする。これは、第４段目の遅延信号ＳＴ３が立ち上がってから第５段目の遅延信号ＳＴ４が立ち上がるまでの間に１周期おくれの入力タイミング信号ＴＲが立ち上がったということである。よって、次の式（１０）が成り立つ。
0003865191.tif 000003
【００３１】
（式１０）と（式５）（ｎ＝１）から、ＤＬＬ部の可変遅延回路の遅延量ｔ２は、
ｔＤ×５−ｔＤ／２＜ｔ２＜ｔＤ×５＋ｔＤ／２        ・・・・・（１１）
となる。ここで、ｔＤは遅延素子１段分の遅延量で、その値は最大遅延量と最小遅延量の中間の値に制御されている。よって、可変遅延回路の段数は５段が最適であるということが分かる。このように、段数測定回路によってｔＣＫに応じた、最適な可変遅延回路の段数を測定することができ、段数を固定する方式と比較して広いロックレンジを得ることができる。また、本発明では段数決定がほぼ１ＣＫ（１クロック分）で終了するため、前記にあるように逐次比較で段数決定を行う方式と比較して、短いロックインサイクルでロックすることができる。
【００３２】
上記段数制御回路は、回路段数決定を行った後に動作する必要がないため回路を停止し消費電流を低減する事が望ましい。この動作の停止は、前記遅延量固定バイアスをロウレベルにして、前記４に示された可変遅延素子のＭＯＳＦＥＴＱ３に相当するＭＯＳＦＥＴをオフ状態にし、出力ＡＭＰもＭＯＳＦＥＴＱ１０に相当するＭＯＳＦＥＴをオフ状態にし、出力ハイインピーダンスにすればよいから、簡単な回路の付加によって容易に実現できる。
【００３３】
図７には、この発明に係るＤＤＬの動作説明図が示されている。初期位相誤差に対して、最初の１クロック期間の段数決定動作によって、前記のように約最大でｔＤまで位相誤差までの粗調整が完了するので、以降はそれを前記位相比較器で微調整するだけなので、短い時間内にロックイン状態にすることができる。これに対して、前記にあるように逐次比較で段数決定を行う方式では、点線で示すように各クロック毎に逐次比較によって段階的に初期位相誤差を修正しなければならないために、ロックレンジを広くするとそれに対応してロックインに要する時間が長くなってしまうものである。
【００３４】
図８には、位相比較器に設けられる制御回路の一実施例の回路図が示されている。一般的に、位相比較器に設けられる制御回路はＩＣＬＫとＥＣＬＫの位相を見て、制御信号ＮＢＩＡＳの電圧値を制御し、可変遅延回路の遅延量を変化させる。しかし、本回路は段数が可変のため、制御信号ＮＢＩＡＳの変化量に対する遅延量の変化量が段数に比例する。例えば、段数が１段の場合に比べてＮ段のように増加すると、同じ制御信号ＮＢＩＡＳの変化に対して、Ｎ段を選択した場合にはＮ倍もの位相が変化し、ループゲインが１を超え回路動作が不安定になる可能性がある。
【００３５】
そこで、この実施例では、制御回路に段数補正機能を付加するようにするものである。段数補正機能は、上記段数選択信号ＳＥＬ＜７：０＞入力により、チャージポンプの参照電流を発生するＮチャンネル型ＭＯＳＦＥＴＱ２０〜Ｑ２７が切り替わることでチャージポンプの電流駆動力が変化し、１回の制御でキャパシタにチャージする電荷量が変更される。参照電流を発生するＮチャンネル型ＭＯＳＦＥＴＱ２０〜Ｑ２７のチャネル幅ＷがＱ２０：Ｑ２１：Ｑ２２：Ｑ２３：Ｑ２４：Ｑ２５：Ｑ２６：Ｑ２７＝１：１／２：１／３：１／４：１／５：１／６：１／７：１／８となっており（チャネル長Ｌは一定）、段数を変更しても制御信号ＮＢＩＡＳの変化量に対する遅延量の変化量が同じになるように補正される。
【００３６】
言うまでもないが、可変遅延回路の段数の組み合わせが本実施例と違う場合でも、上記参照電流を形成するＮチャンネル型ＭＯＳＦＥＴＱ２０〜Ｑ２７等の比を適切に設定することにより、制御信号ＮＢＩＡＳの変化量に対する遅延量の変化を、段数に関わらず一定に保つことができる。本実施例では、チャンネル幅Ｗを変更することで、チャージポンプの電流駆動力を変更したが、チャンネルＬの変更や、ゲート電圧の変更などを用いてもかまわない。
【００３７】
上記のように形成された参照電流は、ダイオード形態のＰチャンネル型ＭＯＳＦＥＴＱ２８に流れるようにされ、かかるＭＯＳＦＥＴＱ２８とＭＯＳＦＥＴＱ３２が電流ミラー形態にされて、ＭＯＳＦＥＴＱ３２のドレインからキャパシタＣをチャージアップさせるアップ電流が形成される。上記ＭＯＳＦＥＴＱ２８とＭＯＳＦＥＴＱ２９が電流ミラー形態にされ、かかるＭＯＳＦＥＴＱ２９のドレインにＮチャンネル型のＭＯＳＦＥＴＱ３０とＱ３１かなる電流ミラー回路が設けられて、かかるＭＯＳＦＥＴＱ３１のドレインからキャパシタＣをディスチャージさせるダウン電流が形成される。
【００３８】
上記ＭＯＳＦＥＴＱ３２とキャパシタＣとの間には、位相比較回路で形成されたチャージアップ信号で制御されるＰチャンネル型ＭＯＳＦＥＴＱ１４とＮチャンネル型ＭＯＳＦＥＴＱ１６からなるＣＭＯＳスイッチ回路が設けられる。上記ＭＯＳＦＥＴＱ３１とキャパシタＣとの間には、位相比較回路で形成されたチャージダウン信号で制御されるＰチャンネル型ＭＯＳＦＥＴＱ１５とＮチャンネル型ＭＯＳＦＥＴＱ１６からなるＣＭＯＳスイッチ回路が設けられる。上記チャージアップ信号とチャージダウン信号は、外部クロック信号ＥＣＬＫと内部クロック信号ＩＣＬＫを受けるフリップフロップ回路ＦＦ１０及びＦＦ１１と論理ゲート回路Ｇ１からなる位相比較器によって形成され、両者の位相差に対応してチャージアップ又はチャージダウン信号が形成される。上記キャパシタＣに保持された電圧ＮＢＩＡＳが前記可変遅延素子の遅延時間を制御する制御電圧とされる。
【００３９】
図９には、この発明が適用されるＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実施例のＤＤＲ  ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つのメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線（図示せず）に結合される。
【００４０】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メモリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及びカラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッチ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。
【００４１】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスアンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００４２】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Address Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持される。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する。
【００４３】
カラムアドレスバッファ２０６の出力はカラムアドレスカウンタ（Column Address Counter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００４４】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウデコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コントロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥなどの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、それぞれに信号に対等した入力バッファを備える。
【００４５】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介して前記説明したようなＤＬＬ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限されないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレスカウンタ２０７に供給されるクロック端子に供給される。
【００４６】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【００４７】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００４８】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるアドレス信号Ａ０〜Ａ１２のレベルによって定義される。
【００４９】
アドレス信号Ａ１３とＡ１４は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１３とＡ１４の組み合わせにより、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００５０】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合には、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるアドレス信号Ａ０〜Ａ８のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００５１】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。（１）モードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡＳレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【００５２】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００５３】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１３とＡ１４によるメモリバンクの選択を有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ１２に供給されるアドレスがロウアドレス信号として、Ａ１３とＡ１４に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【００５４】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ８（×１６ビット構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。
【００５５】
これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【００５６】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルの１クロック後から開始される。
【００５７】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１３とＡ１４によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによって指示される。
【００５８】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示される。
【００５９】
（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００６０】
ＤＤＲ  ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００６１】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。この実施例のＤＤＲ  ＳＤＲＡＭは、上記のように１６ビットの単位でのメモリアクセスを行い、Ａ０〜Ａ１２×Ａ０〜Ａ８のアドレスにより約４Ｍのアドレスを持ち、４つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×１６ビット）のような記憶容量を持つようにされる。
【００６２】
ＤＤＲ  ＳＤＲＡＭの読み出し動作の概略は、次の通りである。チップセレクト／ＣＳ, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力される。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアドレスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセルアレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）になる。
【００６３】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持される。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレスカウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータがセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００６４】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立上がり、立ち下がりの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバースト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメントされて、次の列データを読み出すようにされる。
【００６５】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作クロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬＬ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号やデータストローブ信号が出力されるまでに時間がかかる。そのため、前記のような高精度レプリカディレイ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがって、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータストローブ信号である。
【００６６】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数個からなる可変遅延回路に、上記入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、上記可変遅延回路の入力端子の信号に対応された第１信号と上記出力端子の遅延信号に対応された第２信号とを位相比較して同期化させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、上記可変遅延回路に対応した各段の遅延信号の中から上記入力端子に入力された入力信号の１周期に対応する遅延信号が得られる段数を検出して上記可変遅延回路の段数を指示する段数制御回路を設け、上記可変遅延回路の出力端子から内部クロック信号を出力させることより、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたＤＬＬを得ることができるという効果が得られる。
【００６７】
（２）  上記に加えて、段数制御回路として、上記可変遅延回路に対応して上記制御信号端子に固定信号が供給されてなるモニタ遅延回路を用い、上記入力信号の１ないし複数周期に対応する遅延信号が得られる遅延段数を検出することにより、ロックイン時間を短くすることができるという効果が得られる。
【００６８】
（３）  上記に加えて、遅延量制御手段として、上記遅延段数制御回路で検出された遅延段数に対して逆比例的に位相比較出力信号に対する制御感度を設定することにより、高精度と安定したロックイン状態を確保することができるという効果が得られる。
【００６９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、周波数適応段数切替式ＤＬＬにおける段数測定回路の多出力固定遅延回路は可変遅延素子を用いずに、ディジタル回路で適切な遅延量を作り出し段数測定を行っても良い。また、段数測定回路全体をリセット付きディレイ回路とＲＳフリップフロップを用いて構成することもできる。さらに、適応する回路もＤＬＬだけではなくＰＬＬに適応することも可能である。つまり、ＰＬＬ回路を構成する発振回路に前記可変遅延素子を用いたリングオシレータとし、その段数の切替によりフリーラン周波数を切り換えるようにすることによって、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたＰＬＬを得ることができる。
【００７０】
この発明に係るクロック生成回路は、前記のようなＤＤＲのシンクロナスＤＲＡＭの他に、クロック発生回路（又は再生回路）を搭載し、同期式入出力を持つ各種デジタル半導体集積回路装置に広く利用することができる。
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。入力端子に信号が入力された時刻から出力端子より信号が出力するまでの時間を変化させる制御信号端子を持つ可変遅延素子の複数個からなる可変遅延回路に、上記入力端子と出力端子との間に設けられる可変遅延素子の段数を選択する段数切り替え手段と、上記可変遅延回路の入力端子の信号に対応された第１信号と上記出力端子の遅延信号に対応された第２信号とを位相比較して同期化させるように上記制御信号端子に供給される制御信号を形成する遅延量制御手段と、上記可変遅延回路に対応した各段の遅延信号の中から上記入力端子に入力された入力信号の１周期に対応する遅延信号が得られる段数を検出して上記可変遅延回路の段数を指示する段数制御回路を設けて上記可変遅延回路から内部クロック信号を出力させることより、精度が高く、ロックレンジが広く、かつロックイン時間を短くしたＤＬＬを得ることができる。
【図面の簡単な説明】
【図１】本発明に係るＤＬＬ回路を用いた半導体集積回路装置の要部一実施例を示すブロック図である。
【図２】この発明に係るＤＬＬの可変遅延回路の動作説明図である。
【図３】この発明に係るＤＤＬ回路の一実施例を示すブロック図である。
【図４】図３の可変遅延回路と出力ＡＭＰの一実施例を示す回路図である。
【図５】図３の段数制御回路の一実施例を示す回路図である。
【図６】図３の段数制御回路の動作の一例を説明するためのタイミング図である。
【図７】この発明に係るＤＤＬの動作説明図である。
【図８】図３の位相比較器に設けられる制御回路の一実施例を示す回路図である。
【図９】この発明が適用されるシンクロナスＤＲＡＭの一実施例を示す全体ブロック図である。
【符号の説明】
ＦＦ０〜ＦＦ６，ＦＦ１０，ＦＦ１１…フリップフロップ回路、Ｑ１〜Ｑ３２…ＭＯＳＦＥＴ、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスアンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレスバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…ＤＬＬ、２１４…ＤＱＳバッファ
【図１】
0003865191.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003865191.tif 000010
【図８】
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【図９】
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