(57)【特許請求の範囲】
【請求項１】
入力高周波信号を、２つの信号（Ｓ１，Ｓ２）に分割するステップと、
上記分割された２つの信号（Ｓ１，Ｓ２）をそれぞれの所定の遅延時間遅延するステップと、
上記それぞれ遅延された２つの信号（Ｓ１，Ｓ２）を異なる比率で線形結合して、４つの結合信号を生成するとともに、該４つの結合信号の振幅に対応した４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を計算するステップと、
上記４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）に基づいて、上記それぞれ遅延された信号（Ｓ１）と信号（Ｓ２）との関係を示す複素信号の位相及び振幅を計算するステップとを有する受信方法。
【請求項２】
上記４つの電力レベルは、アナログ／デジタル変換器によりアナログ信号からデジタル信号に変換され、上記複素信号の位相及び振幅は、デジタルシグナルプロセッサで計算されることを特徴とする請求項１記載の受信方法。
【請求項３】
上記信号（Ｓ１）と信号（Ｓ２）の相対遅延時間は、上記アナログ／デジタル変換器のサンプリングレートの逆数以上であることを特徴とする請求項２記載の受信方法。
【請求項４】
上記入力高周波信号は、差動位相偏移変調された信号であり、上記複素信号の位相及び振幅は、４つのアナログの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）に基づいて計算されることを特徴とする請求項１乃至３のいずれか１項記載の受信方法。
【請求項５】
上記複素信号の位相及び振幅を計算するステップは、キャリブレーション係数を計算するステップを含むことを特徴とする請求項１乃至４のいずれか１項記載の受信方法。
【請求項６】
上記複素信号の位相及び振幅を計算するステップは、複素信号を実数部（Ｉ）と、虚数部（Ｑ）に変換することを特徴とする請求項１乃至５のいずれか１項記載の受信方法。
【請求項７】
入力変調高周波信号を、２つの信号（Ｓ１，Ｓ２）に分割するステップと、
上記分割された２つの信号（Ｓ１，Ｓ２）をそれぞれの所定の遅延時間遅延するステップと、
上記それぞれ遅延された２つの信号（Ｓ１，Ｓ２）を異なる比率で線形結合して、４つの結合信号を生成するとともに、該４つの結合信号の振幅に対応した４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を計算するステップと、
上記４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）をアナログ的に比較判定することによって、上記入力変調高周波信号を復調するステップとを有する変調高周波信号を受信する受信方法。
【請求項８】
上記分割された２つの信号（Ｓ１，Ｓ２）は、異なる遅延時間遅延されることを特徴とする請求項７記載の受信方法。
【請求項９】
上記４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）の計算は、線形受動素子のみによって行われることを特徴とする請求項８記載の受信方法。
【請求項１０】
入力高周波信号を、２つの信号（Ｓ１，Ｓ２）に分割する電力分配手段と、
上記信号（Ｓ１）と信号（Ｓ２）との相対遅延時間が所定の遅延時間となるように、該信号（Ｓ１，Ｓ２）を遅延する少なくとも１つの遅延手段と、
上記それぞれ遅延された信号（Ｓ１）と信号（Ｓ２）を異なる比率で線形結合して、４つの結合信号を生成するとともに、該４つの結合信号の振幅に対応した４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を計算する計算手段と、
上記４つの電力レベルに基づいて、上記それぞれ遅延された信号（Ｓ１）と信号（Ｓ２）との関係を示す複素信号の位相及び振幅を計算する処理手段とを備える高周波信号受信機。
【請求項１１】
上記少なくとも１つの遅延手段は、異なる遅延時間を有し、上記２つの信号（Ｓ１，Ｓ２）をそれぞれ遅延することを特徴とする請求項１０記載の高周波信号受信機。
【請求項１２】
上記計算手段から出力される４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）をデジタル信号に変換するアナログ／デジタル変換手段を更に備え、
上記処理手段は、デジタル処理手段からなることを特徴とする請求項１０又は１１記載の高周波信号受信機。
【請求項１３】
上記信号（Ｓ１）と信号（Ｓ２）の相対遅延時間は、上記アナログ／デジタル変換手段のサンプリングレートの逆数以上であることを特徴とする請求項１２記載の高周波信号受信機。
【請求項１４】
上記入力高周波信号は、差動位相偏移変調されており、上記処理手段は、アナログ処理手段からなることを特徴とする請求項１０又は１１記載の高周波信号受信機。
【請求項１５】
上記計算手段は、線形受動素子のみからなることを特徴とする請求項１０乃至１４のいずれか１項記載の高周波信号受信機。
【請求項１６】
上記遅延手段と上記計算手段は、１つのチップ上に集積化されていることを特徴とする請求項１０乃至１５のいずれか１項記載の高周波信号受信機。
【請求項１７】
上記アナログ／デジタル変換手段と上記処理手段の間にデジタルフィルタを更に備える請求項１０乃至１６のいずれか１項記載の高周波信号受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波数信号を受信し、直接変換することによって復調する受信方法及び受信機に関する。
【０００２】
【従来の技術】
いわゆるデジタルシグナルプロセッサ（以下、ＤＳＰ：digital signal processorという。）に接続された６ポート受信回路が知られており、この６ポート受信回路は、マイクロ波帯からミリ波帯におよぶ周波数帯域の信号を、直接、デジタル的に復調することができるようになっている。この新たなダイレクトデジタル受信機は、従来のヘテロダイン受信機に比して、受信機の構成を簡単なものとすることができるとともに、製造における仕様が緩く、高性能で、コスト効率がよく、様々なデジタル端末において使用されている。
【０００３】
衛星通信や個人通信装置のようなデジタル通信装置において最も広く使用されている変調方式は、位相偏移変調（以下、ＰＳＫ：phase shift keyingという。）である。復調技術としては、同期（コヒーレント：coherent）技術と非同期（非コヒーレント：non-coherentmat又は差動：differential）技術の２つがある。一般的に、同期検波がエラー特性において優れているという特徴があるのに対して、非同期（差動）検波は、受信機の構成が簡単であるという特徴がある。すなわち、同期受信機は、搬送波を再生するための回路が必要であり、その構成がかなり複雑である。マイクロ波帯及びミリ波帯においては、搬送波を直接再生することは、特に難しい。
【０００４】
従来のヘテロダイン方式の受信機は、図８に示すように、ＲＦ信号の増幅等を行うＲＦ回路３１と、受信周波数よりも十分に高い周波数に変換して増幅する第１及び第２の中間周波数回路３２，３３と、検波や復調等を行うベースバンド回路３４とを備える。この受信機の一部、例えばＲＦ回路３１〜第２の中間周波数回路３３、第１の中間周波数回路３２と第２の中間周波数回路３３、又は第２の中間周波数回路３３は、図９に示すように、１つのＤＳＰ３５に置き換えることができ、上述した６ポート受信回路は、このＤＳＰ３５に接続される。
【０００５】
図１０は、１９９４年５月にサンディエゴで開催された１９９４年度ＩＥＥＥＭＴＴシンポジウムのダイジェスト、第３巻、１６５９〜１６６２頁に記載されているウー・ボシッショ（Bossio Wu）の「６ポートダイレクトデジタルミリ波受信機（A six-pole direct digital millimeter wave reciver）」の構成を示すブロック図である。この６ポート受信機は、図１０に示すように、６ポート受信回路４１と、６ポート受信回路４１の各出力をデジタル信号に変換するアナログ／デジタル変換器４２と、ＤＳＰ４３と、局部発振器４４とを備える。
【０００６】
６ポート技術は、振幅と位相の両方の散乱パラメータを正確に測定できる技術として知られている。ヘテロダイン回路の代わりに６ポート受信回路を用いると、６ポートのうちの４ポートにおいて、マイクロ波帯とミリ波帯の電力レベルを直接測定することができる。６ポート受信回路を適切に較正（キャリブレーション）することによって、完全なものとすることができ、広いダイナミックレンジ及び広い周波数範囲において、極めて正確な測定値を得ることができる。６ポート受信回路４１は、方向性結合器、電力分配器、ダイオード検出器等のマイクロ波受動回路素子から構成される。６ポート受信回路４１は、容易にモノリシックマイクロ波集積回路（ＭＭＩＣ）又はモノリシックハイブリッドマイクロ波集積回路（ＭＭＩＣ）に集積化することができる。知られている６ポート受信機は、マイクロ波帯及びミリ波帯において、直接位相／振幅復調を行う。従来の受信機におけるＩ−Ｑ回路は、６ポート受信機とＤＳＰを備える６ポート位相／周波数弁別器で置き換えることができる。デジタル的に復調される入力ＲＦ信号は、デジタル的に制御された局部発振器４４の出力である搬送波と比較される。具体的には、ＤＳＰ４３は、入力ＲＦ信号と局部発振器４４からの搬送波の周波数の違いを検出し、搬送波が入力ＲＦ信号に追従するように局部発振器４４を制御する。一旦搬送波が正しく再生されると、受信ＲＦ信号の瞬時の位相が検出されて、復調され、元の変調されたデータが再生される。最大データ伝送レートは、主に、Ａ／Ｄ変換器４２のサンプリングレート及びＤＳＰ４３の処理速度によって決定される。
【０００７】
ハードウェア回路のブリッジの位相誤差、電力検出器のばらつき等は、キャリブレーションによって、予め修正することができる。すなわち、ハードウェアの設計仕様は、かなり緩いものとすることができ、また、６ポート受信機を、ミリ波帯までの広い周波数帯域において、動作させることができる。６ポート受信機では、各位相における振幅は、独立して検出されるので、入力ＲＦ信号の振幅が広いダイナミックレンジにおいて変化するときでも、入力ＲＦ信号の位相偏移変調を正確に検出することができる。また、ＤＳＰ４３のアルゴリズムを予め少し変えるだけで、異なる変調方式にも対応することができる。
【０００８】
【発明が解決しようとする課題】
図１０に示す６ポート受信機は、同期（コヒーレント）受信機であるので、局部発振器４４を必要とし、その構成は非常に複雑であり、１つのチップに集積化できないという問題がある。
【０００９】
本発明は、上述のような実情に鑑みてなされたものであり、本発明の目的は、コストが安く、また構造が簡単であって、高周波信号を受信し、直接変換することによって復調する受信方法及び高周波信号受信機を提供することである。また、本発明の目的は、同期（コヒーレント）検波方式に替えて、非同期（非コヒーレント）検波方式を用いた受信方法及び高周波信号受信機を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係る受信方法は、入力高周波信号を、２つの信号（Ｓ１，Ｓ２）に分割するステップと、分割された２つの信号（Ｓ１，Ｓ２）をそれぞれの所定の遅延時間遅延するステップと、それぞれ遅延された２つの信号（Ｓ１，Ｓ２）を異なる比率で線形結合して、４つの結合信号を生成するとともに、４つの結合信号の振幅に対応した４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を計算するステップと、４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）に基づいて、それぞれ遅延された信号（Ｓ１）と信号（Ｓ２）との関係を示す複素信号の位相及び振幅を計算するステップとを有する。
【００１１】
また、本発明に係る変調高周波信号を受信する受信方法は、入力変調高周波信号を、２つの信号（Ｓ１，Ｓ２）に分割するステップと、分割された２つの信号（Ｓ１，Ｓ２）をそれぞれの所定の遅延時間遅延するステップと、それぞれ遅延された２つの信号（Ｓ１，Ｓ２）を異なる比率で線形結合して、４つの結合信号を生成するとともに、４つの結合信号の振幅に対応した４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を計算するステップと、４つの電力レベルをアナログ的に比較判定することによって、入力変調高周波信号を復調するステップとを有する。
【００１２】
また、本発明に係る高周波信号受信機は、入力高周波信号を、２つの信号（Ｓ１，Ｓ２）に分割する電力分配手段と、信号（Ｓ１）と信号（Ｓ２）との相対遅延時間が所定の遅延時間となるように、信号（Ｓ１，Ｓ２）を遅延する少なくとも１つの遅延手段と、それぞれ遅延された信号（Ｓ１）と信号（Ｓ２）を異なる比率で線形結合して、４つの結合信号を生成するとともに、４つの結合信号の振幅に対応した４つの電力レベル（Ｐ１，Ｐ２，Ｐ３，Ｐ４）を計算する計算手段と、４つの電力レベルに基づいて、それぞれ遅延された信号（Ｓ１）と信号（Ｓ２）との関係を示す複素信号の位相及び振幅を計算する処理手段とを備える。
【００１３】
【発明の実施の形態】
以下、本発明に係る受信方法及び高周波信号受信機について、図面を参照しながら説明する。図１は、本発明を適用し、非同期（非コヒーレント）検波方式を採用したダイレクト６ポート受信機の具体的な構成を示すブロック図である。
【００１４】
このダイレクト６ポート受信機は、図１に示すように、目的の帯域のＲＦ信号を通過させるバンドパスフィルタ（以下、ＢＰＦという。）１１と、受信ＲＦ信号を増幅する低雑音増幅器（以下、ＬＮＡという。）１２と、希望波のみを通過させるＢＰＦ１３と、ＲＦ信号を２つ信号Ｓ１，Ｓ２に分岐する電力分配器１４と、信号Ｓ１を遅延する遅延線１５と、信号Ｓ２を遅延する遅延線１６と、信号Ｓ１と信号Ｓ２を線形結合する受動回路１７と、４つの電力検出回路１８と、４つのアナログ／デジタル変換器（以下、Ａ／Ｄ変換器という。）１９と、デジタルシグナルプロセッサ（以下、ＤＳＰ：digital signal processorという。）２０とを備える。
【００１５】
例えばアンテナで受信されたＲＦ信号は、ＢＰＦ１１に供給され、ＢＰＦ１１は、目的の帯域のＲＦ信号のみを通過させて、ＬＮＡ１２に供給する。ＬＮＡ１２は、受信ＲＦ信号を増幅して、ＢＰＦ１３に供給する。ＢＰＦ１３は、例えばＢＰＦ１１よりも狭い通過帯域を有し、希望波のＲＦ信号のみを通過させて、電力分配器１４に供給する。
【００１６】
電力分配器１４は、ＢＰＦ１３からのＲＦ信号を２つの信号Ｓ１と信号Ｓ２に分岐し、信号Ｓ１を遅延線１５に、信号Ｓ２を遅延線１６に分配する。遅延線１５は、遅延係数又は遅延時間τ１を有しており、信号Ｓ１を遅延して受動回路１７に供給する。遅延線１６は、遅延時間τ１とは異なる遅延時間τ２を有しており、信号Ｓ２を遅延して受動回路１７に供給する。
【００１７】
受動回路１７は、例えば検出用のダイオード等の線形受動素子のみからなり、信号Ｓ１と信号Ｓ２を異なる比率で線形結合した４つの結合信号を生成して出力する。
【００１８】
４つの電力検出回路１８は、例えば検出用のダイオードのみからなり、受動回路１７から出力される４つの結合信号の振幅、すなわち電力をそれぞれ検出し、得られる各電力レベルを４つのＡ／Ｄ変換器１９にそれぞれ供給する。なお、結合信号の数を、最小の３つとしたときは、電力検出回路１８及びＡ／Ｄ変換器１９も３個となる。
【００１９】
各Ａ／Ｄ変換器１９は、例えばその内部にＬＰＦや直流（ＤＣ）増幅器を備え、各電力検出回路１８で検出された電力レベルを増幅するとともに、デジタル信号に変換してＤＳＰ２０に供給する。ＤＳＰ２０は、デジタル信号に変換された各電力レベルをデジタルフィルタリングするとともに、後述するように、ダイレクト６ポート受信機のキャリブレーションを行い、また、いわゆるＩデータ、Ｑデータを求める演算を行って、入力されたＲＦ信号を復調する。
【００２０】
図１に示すように、本発明を適用したダイレクト６ポート受信機は、受動素子から構成され、ＲＦ帯域の２つの信号が入力される受動回路１７を備える。この受動回路１７は、目的とする周波数帯域に依存して、例えば数百ｋＨｚから数百ＭＨｚの周波数帯域において機能するように設計されている。受動回路１７には、４つの電力検出回路１８が接続されており、電力検出回路１８の出力は、ＤＣ電圧であり、Ａ／Ｄ変換器１９によって適切に増幅され、フィルタリングされた後、サンプリングされてデジタル信号に変換される。
【００２１】
本発明の重要な特徴は、２つの遅延線１５，１６を備え、従来の局部発振器を不要とすることである。２つの遅延線１５，１６によって、電力分配器１４で分岐されたＲＦ信号の２つの信号Ｓ１と信号Ｓ２の相対遅延時間は、Δτ＝τ１−τ２である。この相対遅延時間Δτは、Ａ／Ｄ変換器１９のサンプリングレートの逆数以上とされる。なお、遅延線１６の遅延時間を０としてもよく、この場合、遅延線１６は不要である。
【００２２】
以上の説明でも明らかなように、本発明では、図１に示すように、ベクトル情報、すなわちＲＦ信号のある振幅における位相を、電力検出回路１８によって検出された電力レベルであるスカラー情報のみに基づいて検出することができる。したがって、本発明では、非コヒーレントに位相情報を検出することができる。遅延線１５，１６によってそれぞれ遅延された２つの信号Ｓ１，Ｓ２の比率については、後述する。
【００２３】
従来の装置にない本発明の特徴は、例えば位相及び振幅がアンバランスである等の不完全なハードウェアを、物理的接続を変更することなく、キャリブレーションによって調整できることであり、ＲＦ素子の公差を大きくして設計仕様を緩くすることができる。また、非同期復調を行うので、局部発振器は不必要である。一方、従来の装置は、ＲＦレベルと同じくらいの低電力の局部発振器を必要とし、また、自動周波数（位相）制御をデジタル的に処理する回路が必要であった。
【００２４】
また、本発明の特徴は、局部発振器を必要としないので、全てのＲＦフロントエンドを簡単にＩＣチップで実現することができる。従来、低周波帯域では、ＧＡＡＳ（ガリューム砒素）又はＳＩ（シリコン）のモノリシックマイクロ波集積回路（ＭＭＩＣ）技術を用いる必要がなかったが、本発明を適用したダイレクト６ポート受信機でも、より周波数が高い帯域で用いられるにもかかわらず、能動素子がなく、また電波を検出するの検出ダイオードのみを用いているので、このことを適用することができる。すなわち、本発明では、中間周波数回路、局部発振器、ＡＧＣ、ＰＬＬ等を必要とせず、簡単な構成でＲＦフロントエンドを実現でき、コストの削減を図ることができる。
【００２５】
なお、図１に示す具体例では、検出された電力レベルをＡ／Ｄ変換器１９によってデジタル信号に変換した後、処理を行うようにしているが、例えば入力ＲＦ信号を簡単な復調方法で復調することができるときは、検出された電力レベルをデジタル信号に変換する必要はなく、そのまま処理するようにしてもよい。
【００２６】
いずれにせよ、ＤＳＰ２０において、電力分配器１４によって分岐された２つの入力ＲＦ信号の比率を示す複素信号には、キャリブレーションによって得られたキャリブレーション係数を用いて、演算処理が施される。そして、複素信号は、さらにＩ／Ｑデータに分解され、従来の復調処理によって、ベースバンドのデータに変換される。
【００２７】
また、ＬＮＡ１２及びＢＰＦ１３，１４を、遅延線１５，１６の後段に配置したり、又は遅延線１５，１６と伴に集積化して、受動回路１７の入力に設けるようにしてもよい。
【００２８】
ここで、本発明を適用したダイレクト６ポート受信機を構成する電気素子について、詳細に説明する。
【００２９】
受動回路１７は、線形の受動素子のみを有する回路からなり、様々な素子及び組立技術を用いることにより、その中に、電力分配器、ハイブリッド回路、結合器、伝送線路、結合素子、抵抗器、コンデンサを組み込むことができる。全ての受動回路は、個々の素子又は集中常数（lump）素子から構成することができる。伝送線路、基板、集中常数素子をどの様に設計するかは、目的とする周波数帯域、例えば以下に説明するＲＦ周波数帯域に対応するようにされるが、通常最適化が図られる。
【００３０】
ＲＦ周波数帯域が、目的とする帯域である。このＲＦ周波数帯域において、本発明に適用したダイレクト６ポート受信機が動作する。ＲＦ周波数帯域は、中間周波数帯域であり、受信機の回路は、他の帯域よりもより複雑になることが知られている。この中間周波数においては、本発明を適用したダイレクト６ポート受信機は、受信信号を中間周波数帯域から直接ベースバンドに変換する回路として動作する。図３及び図４に示すように、本発明を適用したダイレクト６ポート受信機は、他の中間周波数又はより高いＲＦ周波数の信号から従来のダウンコンバート技術の１つによって得られる中間周波数信号を処理することができる。ＲＦ周波数信号は、５０ＭＨｚ〜１００ＧＨｚの範囲の信号である。ＲＦ周波数信号は、受動回路１７に入力される前にフィルタリング及び増幅される。なお、ＢＰＦ１１の前段に、必要に応じて、周波数チャンネルを選択するためのＢＰＦを設けるようにしてもよい。
【００３１】
上述したように、受動回路１７は、遅延線１５，１６でそれぞれ遅延された２つの信号Ｓ１，Ｓ２を異なる比率で線形結合する。これによって得られる４つの信号の各電力レベルをＰ１，Ｐ２，Ｐ３，Ｐ４とすると、電力レベルＰ１，Ｐ２，Ｐ３，Ｐ４は、下記式１に示すように、２つの信号Ｓ１，Ｓ２に基づいて計算される。
【００３２】
Ｐ１＝ａ×Ｓ１＋ｂ×Ｓ２
Ｐ２＝ｃ×Ｓ１＋ｄ×Ｓ２
Ｐ３＝ｅ×Ｓ１＋ｆ×Ｓ２
Ｐ４＝ｇ×Ｓ１＋ｈ×Ｓ２                                                                      ・・・式１
【００３３】
これらの電力レベルＰ１，Ｐ２，Ｐ３，Ｐ４は、電力検出回路１８によって検出される。電力検出回路１８は、ＲＦ周波数帯域の周波数範囲で入力される信号の電力を、直流（ＤＣ）電圧の情報に変換する。ダイレクト６ポート受信機は、様々な技術によって実現することができる。ダイレクト６ポート受信機を実施又は実現する最も一般的な技術は、通常の検出ダイオードによって実現されることである。検出ダイオードは、受動回路１７と伴に１つのチップに集積化することができる。なお、検出ダイオードの温度変化を補償する回路を設けるようにしてもよい。
【００３４】
ＤＳＰ２０は、Ａ／Ｄ変換器１９によって増幅され、フィルタリングされた後、デジタル信号に変換された電力レベルＰ１，Ｐ２，Ｐ３，Ｐ４からなる複素信号の演算を行う。この複素信号は、２つの信号Ｓ１，Ｓ２の比率を示している。ＤＳＰ２０は、Ａ／Ｄ変換器１９から供給されるデータをデジタル的に信号処理する。ＤＳＰ２０の基本的な機能は、以下の通りである。
・デジタル的にローパスフィルタリングする。
・上述の複素信号の演算を行う。
・キャリブレーションによって得られるキャリブレーション係数の演算を行う。
・必要に応じて、複素信号を実数部及び虚数部（Ｉ／Ｑデータ）に変換する。
【００３５】
なお、複素信号の演算とキャリブレーション係数の演算を、ＤＳＰ２０のソフトウェアで行うようにしているが、特定用途向けＬＳＩ（ＡＳＩＣ）等のハードウェアで行うようにしてもよい。どちらを用いるかは、処理するデータレートに依存するものである。また、ＤＳＰ２０又はＡＳＩＣにおいて、復調処理も行うようにしてもよい。
【００３６】
ここで、ＤＳＰ２０における２つの信号Ｓ１，Ｓ２の比率を示す複素信号の演算について説明する。複素信号は、ＤＳＰ２０において、キャリブレーション係数と、電力検出回路１８によって検出され、電圧の比率として示される電力レベルの組合せとを用いて、計算される。４つの電力検出回路１８を用いた場合の複素信号δは、下記式２で表される。
【００３７】
【数１】
0003982662.tif 000002
・・・式２
【００３８】
ここで、ｐｉは、電力検出回路１８で検出された電力レベルの１つを基準として、他の電力レベルをこの基準電力レベルで割った相対値、例えば電力レベルＰ４を基準とした電力レベルＰ１の相対値（ｐ１＝Ｐ１／Ｐ４）であり、ｘ（ｉ），ｘ１（ｉ），ｙ（ｉ），ｙ１（ｉ）（ｉ＝１，２，３）は、キャリブレーション処理によって得られるキャリブレーション係数である。
【００３９】
ξ（τ１）は、遅延時間τ１遅延された信号Ｓ１であり、実際には、搬送波の周波数ｆ０でアップコンバートされたベースバンド信号からなる。
【００４０】
ξ（τ２）は、遅延時間τ２遅延された信号Ｓ２であり、実際には、搬送波の周波数ｆ０でアップコンバートされたベースバンド信号からなる。
【００４１】
Δτ＝τ１−τ２において、相対遅延時間Δτは、Ａ／Ｄ変換器１９のサンプリング周期以上であり、また、遅延時間τ１，τ２のいずれか１つは、０としてもよい。
【００４２】
遅延時間の差分が乗算された信号の２つのサンプルにおける全体の周波数成分の変化が一定であるとき、又は無視できるとき、１つのサンプルに対する他のサンプルの振幅及び位相の相対的変化に関する情報、又はＩ／Ｑ信号の相対的な増減が得られる。
【００４３】
受動回路１７において準定常状態が実質的に得られるように、サンプリング周期を主搬送波の発振周期をよりも十分に長くすると、電力検出回路１８において正確な電力レベルの検出を行うことができる。
【００４４】
キャリブレーション処理は、キャリブレーション係数ｘ（ｉ），ｘ１（ｉ），ｙ（ｉ），ｙ１（ｉ）を得るために必要な処理である。キャリブレーション処理は、装置の物理的接続を外すことなく行うことができる。また、キャリブレーション処理は、ダイレクト６ポート受信機をオフラインとした状態で行うことができる。すなわち、システムパラメータは、余り速く変化しないので、オフラインでの演算は、信号シンボルの継続時間よりも長い時間Ｔにおいて行うことができる。
【００４５】
キャリブレーション係数は、キャリブレーション処理によって得られ、これらのキャリブレーション係数は、複素数とされ、相対電力に乗算される。初期のキャリブレーション係数をメモリに予め記憶しておき、キャリブレーション処理を行う前は、このキャリブレーション係数を用いて相対電力の計算を行い、キャリブレーション処理を行った後には、メモリを更新して、新たなキャリブレーション係数を用いて相対電力の計算を行うようにする。
【００４６】
ＤＳＰ２０においてＩ／Ｑデータの数学的演算による非同期（非コヒーレント）検波を行った後、復調処理が実行される。なお、復調処理は、例えばＩ／Ｑ復調チップ（ＩＣ）等のハードウェア又は、例えばキャリブレーション係数の演算及び複素信号の演算を行うＤＳＰにおいてソフトウェアを用いて行うようにしてもよい。ここで、幾つかのアプリケーションにおいては、複素信号は、Ｉ情報（データ）とＱ情報（データ）に分解されることなく、直接復調するために用いられる。本発明で提案している非同期検波では、本質的に、Ｄ／Ａ変換する前に、さらには送信機側の変調器においてＩ／Ｑデータで搬送波を変調するには、差動処理が必要とされる。
【００４７】
つぎに、本発明を適用したダイレクト６ポート受信機の受動回路１７の具体的な構成について、図２〜図７を参照しながら説明する。なお、以下の具体例では、説明を明確にするために、いわゆるＱＰＳＫ変調された信号を復調する場合について説明するが、様々な変調を用いても、本発明を適用したダイレクト６ポート受信機の本質的な機能は変わらないことはいうまでもなく、様々な変調方式を組み合わせた場合には、必要に応じてＤ／Ａ変換器及び送信機の変調器の前段において、差動処理が行われる。また、受動回路１７の構成は、変わらないことはいうまでもない。
【００４８】
また、以下の具体例では、遅延時間の差分は、サンプリング周期と等しいものとしている。さらに、ＲＦ信号は、受動回路１７に供給される信号の電力レベルと同じレベルを有するものとしている。また、入力されるＲＦ信号は、送信機で差動変調されており、受動回路１７は、キャリブレーション処理が不要な理想的な回路からなるものとする。さらに、電力検出回路１８が理想的な線形特性を有するものとすると、受動回路１７は、図２に示すように、電力分配器２１と、９０度ハイブリッド回路２２，２３，２４とを備える。
【００４９】
ここで、一定の信号振幅において、４つの電力検出回路１８で検出された電力レベルＰ１，Ｐ２，Ｐ３，Ｐ４に基づき、電力レベルＰ１で正規化した相対電力と位相差を示す。
【００５０】
【表１】
0003982662.tif 000003
【００５１】
図３は、相対位相差に対する様々な相対電力レベル（電力検出回路１８で検出された電圧）を示す図である。この図３において、２つの信号Ｓ１，Ｓ２は、同じ電力レベルを有し、またサンプル時間においてそれらの振幅は変動しないものとしている。
【００５２】
図４は、図３と同様に、相対位相差に対する様々な相対電力レベル（電力検出回路１８で検出された電圧）を示す図であるが、信号Ｓ１，Ｓ２の相対電力レベルを２０ｄＢとしたものである。
【００５３】
図３及び図４に示すように、入力信号Ｓ１，Ｓ２の電力レベル差が増加すると、ダイレクト６ポート受信機の感度は低下する。このような状態になるのは、遅延線１５，１６の一方のみを用い、入力信号Ｓ１，Ｓ２のうちの遅延された信号が減衰した場合である。
【００５４】
なお、相対電力レベルは、ＲＦ信号レベルに依存しない。また、位相又は振幅の状態の数が少ないときは、簡単な判定論理回路は、復調を行うアナログ素子を用いて、アナログ電圧（電力レベル）を比較する回路で実現されるので、信号の相対振幅及び位相の演算は不要となる。この例は、ＤＰＳＫ復調において適用される。
【００５５】
図５は、ダイレクト６ポート受信機のＤＳＰ２０において必要とされる本質的な演算結果を示す図である。図５は、２つの信号Ｓ１，Ｓ２が２つの異なる時点（ＱＰＳＫ変調）において同一の大きさであり、位相差が、測定された電力レベル及び３つの円で示されるキャリブレーション係数を演算することによって得られる７π／８であるときの状態を例として示している。理想的には、３つの円は、１点で交差するのが望ましい。交点がグリッドの中央に接するとき、このようにして生成されるベクトルは、２つの遅延線１５，１６によって生じた相対遅延で定義される２つの異なる時間増分における信号Ｓ１，Ｓ２の複素比率を示している。複素値を得るためには、キャリブレーション係数によって定義される円の交点を演算する数学的処理が必要である。
【００５６】
図５に示すように、グリッドの基点から３つの円の交点に向かうベクトルは、１単位に対応する長さ（振幅）と、１５７．５゜（７π／８）の角度を有する。ベクトルが、１単位に対応する長さを有することは、ＱＰＳＫ変調において２つの信号Ｓ１，Ｓ２が同一の大きさを有する場合である。
【００５７】
図６は、２つの信号Ｓ１，Ｓ２の位相及び振幅が異なる例を示す図である。図６は、信号の相対変化が、ある振幅及び４５．５°（π／４）の位相において３回あるときの状態を示している。図６に示すように、グリッドの基点から３つの円の交点に向かうベクトルは、１／３単位に相当する長さと、４５．５°（π／４）の角度を有する。
【００５８】
ここで、演算の結果は、この信号の最終的な複素値ではない。ダイレクト６ポート受信機は、２つの信号Ｓ１，Ｓ２の差分を検出するので、信号の時間的な相対変化を検出することができる。これは、デジタルデータを、送信機のＤ／Ａ変換器を介してＩ／Ｑ変調器に供給し、アップコンバートして伝送の前に、デジタルデータに差動処理を施す必要があることを意味し、ＤＰＳＫ変調方式に本質的に当てはまるものである。伝送されるデジタルデータを差動変調しないときには、変調されたデジタルデータの絶対値を検出するための基準振幅及び基準位相を受信機に通知するために、基準サンプルを伝送する必要がある。
【００５９】
実際には、理想的ではなく、３つの円が正確に同一点で交差しない。すなわち、円の交点において、数学的に求めなければならないオフセットが存在する。このオフセットは、キャリブレーション係数が最適化されて得られないという事実に起因している。オフセットの他の原因は、いろんな雑音の影響によるものでる。この場合、ＤＳＰ２０において、例えば図７に示すように、交点をどこにするかを決定するための信号処理を行うようにしてもよい。例えば、湾曲した三角形の中央を、交点としてもよい。なお、オフセットは、ＱＰＳＫ変調方式のように変調状態の数が比較的少ない場合には、無視することができる。
【００６０】
【発明の効果】
本発明によれば、コストが安く、また構造が簡単であって、高周波信号を受信し、直接変換することによって復調する受信方法及び高周波信号受信機を提供することができる。
【図面の簡単な説明】
【００６１】
【図１】  本発明を適用したダイレクト６ポート受信機の具体的な構成を示すブロック図である。
【図２】  図１に示すダイレクト６ポート受信機の受動回路の具体的な構成を示すブロック図である。
【図３】  分岐された２つのデジタル変調信号の相対位相差に対する、本発明を適用したダイレクト６ポート受信機によって検出された相対電力比を示す図である。
【図４】  分岐された２つのデジタル変調信号の相対電力レベル差が２０ｄＢであるときの、相対位相差に対する、本発明を適用したダイレクト６ポート受信機によって検出された相対電力比を示す図である。
【図５】  信号の位相変化及び振幅変化を得るために必要な演算処理の１例を示す図であり、位相変化は、１５７．５゜（７π／８）の角度であり、振幅は同じである。
【図６】  入力信号の相対変化が、ある振幅及び４５．５゜（π／４）の位相において３回あるときの状態を示す図である。
【図７】  図５及び図６に示す円の交点におけるオフセットを整合するための数学的演算を説明するための図である。
【図８】  従来のヘテロダイン型受信機の構成を示すブロック図である。
【図９】  図８に示す各回路をＤＳＰで構成した場合の図である。
【図１０】  従来の同期６ポート受信機の構成を示すブロック図である。
【符号の説明】
１４  電力分配器、１５，１６  遅延線、１７  受動回路、１８  電力検出回路、１９  Ａ／Ｄ変換器、２０  ＤＳＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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