(57)【特許請求の範囲】
【請求項１】
伝送路特性に基づいて２乗メトリック演算法と修正メトリック演算法のどちらかをメトリック演算方法として選択し、ビタビトレリスの各枝について複数の枝メトリック値を算出し、当該複数の枝メトリック値の中から所定の枝メトリック値を選択し、前記各枝について選択された枝メトリック値に基づいて前記ビタビトレリスを構成する各パスについてパスメトリック値を算出した後に、ビタビアルゴリズムの状態毎（状態数１を含む）に、１又は複数本の生き残りパスを決定するリスト出力ビタビアルゴリズムを用いて、送信側から送信された送信信号系列を推定する系列推定方法において、
前記ビタビアルゴリズムの状態毎に、前記算出された２U個（Ｕは２以上の整数）のパスメトリック値を入力とし、当該各パスメトリック値に対して所定のメトリック変換を行うことによりビット数を削減するメトリック変換ステップと、
前記ビタビアルゴリズムの状態毎に、前記変換後の２U個のパスメトリックに基づいて、所定の選択順位に応じた２U-1個の生き残りパスおよびまたはパスメトリックを選択する選択ステップと、
を含むことを特徴する系列推定方法。
【請求項２】
前記選択ステップは、
２U-1個の入力を所定の選択順位に応じて上位２U-2個及び下位２U-2個に分割し、それぞれ上位選択出力及び下位選択出力とする第１及び第２の比較ステップと、
上記第１の比較ステップの上位選択出力、上記第２の比較ステップの下位選択出力を入力とし、当該２U-1個の入力を上記選択順位に応じて上位２U-2個及び下位２U-2個に分割し、それぞれ上位選択出力及び下位選択出力とする第３の比較ステップと、
上記第１の比較ステップの下位選択出力、上記第２の比較ステップの上位選択出力を入力とし、当該２U-1個の入力を上記選択順位に応じて上位２U-2個及び下位２U-2個に分割し、それぞれ上位選択出力及び下位選択出力とする第４の比較ステップと、
を備え、
２U個の上記生き残りパス及び又はパスメトリックでなる入力情報を上記第１及び第２の比較ステップで比較し、第３及び第４の比較ステップのそれぞれの比較結果でなる上位選択出力を所定の選択順位に応じた２U-1個の生き残りパス及び又はパスメトリックとして選択することを特徴とする請求項１に記載の系列推定方法。
【請求項３】
伝送路特性に基づいて２乗メトリック演算法と修正メトリック演算法のどちらかをメトリック演算方法として選択し、ビタビトレリスの各枝について複数の枝メトリック値を算出し、当該複数の枝メトリック値の中から所定の枝メトリック値を選択し、前記各枝について選択された枝メトリック値に基づいて前記ビタビトレリスを構成する各パスについてパスメトリック値を算出した後に、ビタビアルゴリズムの状態毎（状態数１を含む）に、１又は複数本の生き残りパスを決定するリスト出力ビタビアルゴリズムを用いて、送信側から送信された送信信号系列を推定する系列推定装置において、
前記ビタビアルゴリズムの状態毎に、前記算出された２U個（Ｕは２以上の整数）のパスメトリック値を入力とし、当該各パスメトリック値に対して所定のメトリック変換を行うことによりビット数を削減するメトリック変換手段と、
前記ビタビアルゴリズムの状態毎に、前記変換後の２U個のパスメトリックに基づいて、所定の選択順位に応じた２U-1個の生き残りパスおよびまたはパスメトリックを選択する選択手段と、
を備えることを特徴する系列推定装置。
【請求項４】
前記選択ステップは、
２U-1個の入力を選択順位に応じて上位２U-2個及び下位２U-2個に分割し、それぞれ上位選択出力及び下位選択出力として送出する第１及び第２の比較手段と、
上記第１の比較手段の上位選択出力、上記第２の比較手段の下位選択出力が入力され、当該２U-1個の入力を選択順位に応じて上位２U-2個及び下位２U-2個に分割し、それぞれ上位選択出力及び下位選択出力として送出する第３の比較手段と、
上記第１の比較手段の下位選択出力、上記第２の比較手段の上位選択出力が入力され、当該２U-1個の入力を選択順位に応じて上位２U-2個及び下位２U-2個に分割し、それぞれ上位選択出力及び下位選択出力として送出する第４の比較手段と、
を備え、
２U個の上記生き残りパス及び又はパスメトリックでなる入力情報を第１及び第２の比較手段に入力し、第３及び第４の比較手段よりそれぞれ出力される上位選択出力を所定の選択順位に応じた２U-1個の生き残りパス及び又はパスメトリックとして選択するようにしたことを特徴とする請求項３に記載の系列推定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は自動車電話等をはじめとするディジタルデータ伝送において、受信信号と伝送路の特性または符号則を基に、送信信号系列を受信側で推定する系列推定方法及び系列推定装置、いわゆるビタビ等化方法やビタビ復号方法に関するものである。
【０００２】
【従来の技術】
通常、ディジタルデータ伝送においては、伝送路の状態や雑音等によって送信側からの送信信号をそのまま受信側で受信することはできず、送信信号が伝送路の状態、雑音等によって変換された形で受信することになる。伝送路上での信号の変換を示すモデルを図１６に示す。図のように、伝送路上では信号に遅延が生じると共に、雑音が付加されることになる。したがって、送信信号をＩk とすると受信信号ｒk は次のように表現される。
【０００３】
【数１】
0003898449.tif 000002
【０００４】
ここで、Ｌは送信信号に遅延を生じさせる伝送路のメモリ長を示し、ｃi はタップ係数、ｗk は雑音成分を示している。タップ係数、雑音成分は伝送路の特性によって決まる値である。このタップ係数を符号則と読み替えるとビタビ復号となる。受信機では、受信信号ｒk を受信することになるが、この受信信号ｒk とタップ係数ｃi とから受信信号を推定する。受信機（系列推定装置）においては、送信信号の候補と既知のタップ係数とを畳込むことにより、受信信号の推定値（以下、レプリカと呼ぶ）を以下のようにして算出する。
【０００５】
【数２】
0003898449.tif 000003
【０００６】
さらに系列推定装置は、実際の受信信号と式（２）より算出した受信信号のレプリカとの誤差電力を以下のようにして算出する。
【０００７】
【数３】
0003898449.tif 000004
【０００８】
系列推定装置は、式（３）によって得られる誤差電力が最も小さくなるような送信信号の候補を探し、この候補を送信信号と推定する。具体的に伝送路のメモリ長をＬ＝２とした場合の、系列推定の処理について説明する。図１７に伝送路のメモリ長Ｌ＝２の場合に最適な系列推定装置のモデルを示す。系列推定装置は、伝送路の伝送路モデルと同様のモデルを再現するように構成される。但しこの系列推定装置では、伝送路の伝送路モデルの内、雑音を付加するための付加手段は不要である。
【０００９】
系列推定装置は、伝送路のメモリ長と同じメモリ長を有し、送信信号の推定値が入力されるメモリと、メモリから出力される送信信号の推定値に所定のタップ係数をかける乗算手段と、乗算手段によって乗算された値を足し合わせることにより、受信信号のレプリカを算出する加算手段と、加算手段から出力される受信信号のレプリカと実際の受信信号の差分をとる差分算出手段と、差分算出手段から出力された値の２乗和を取る２乗和算出手段とから構成されている。なお乗算手段に設定される所定のタップ係数は、伝送路の特性から得られるタップ係数と同じものである。
【００１０】
このような系列推定装置により、最尤判定を行う方法を説明する。まず送信系列長Ｎの送信信号の候補を得る。そして、この送信信号の候補を系列推定装置のメモリに入力し、乗算手段はメモリから出力される各信号にタップ係数Ｃ1 、Ｃ2 を乗算し、メモリを介さずに出力されるタップ係数Ｃ0 を乗算する。加算手段は、乗算手段によって乗算された値をすべて加算することにより、受信信号のレプリカを得る。差分演算手段では、実際に受信した受信信号と加算手段により得られた受信信号のレプリカの差分をとる。
【００１１】
そして、２乗和算出手段は、差分演算手段から出力される差分値を２乗和する。２乗和算出手段は、受信信号と受信信号のレプリカの差の２乗和をすべての信号系列に渡って加算することにより、２乗和を得る。この送信信号の候補は、送信系列長をＮとすると２のＮ乗個存在するが、すべての候補について上記処理を行う。最尤判定器は、２乗和算出手段によって得られる２乗和が最小となるときの送信信号の候補を送信信号と推定する。
【００１２】
以上のような最尤判定の場合には、演算量が送信系列長Ｎのべき乗に比例して増加する。そこで、ビタビアルゴリズムという手法を導入した最尤判定が採用されている。ビタビアルゴリズムに関しては、「The Viterbi algorithm 」（G. D. Forney, Jr.著, Proc. IEEE, vol.61, No.3, pp. 268-278(March 1973)）に詳しく説明されている。図１８の伝送路モデルの場合には、現在の時刻ｋの送信データと、これに溯ること２時刻前までの送信データが分かれば時刻ｋでの誤差電力を算出することができる。ビタビアルゴリズムを用いた最尤判定では、図１９のように２時刻に渡るデータの組み合わせからデータの遷移情報を示した図（以下これをトレリス図と記す）を用いる。
【００１３】
このトレリス図（図１９）は、次の特性を考慮して２時刻に渡るデータの組合せを線で結んだものである。その性質は、例えばある時刻におけるメモリに格納された信号が状態「００」であるとすると、次の時刻では状態「１０」若しくは状態「００」の何れかに遷移するが、状態「０１」や状態「１１」に遷移することはないということである。これは、「０００」なるシフトレジスタを１時刻シフトした場合に、「０００」か「１００」しか得られないことに起因する。従って２時刻に渡るデータの組合せを線で結ぶ際には、状態「００」と状態「１０」間、状態「００」と状態「００」間に線を結ぶこととする。状態「００」と状態「０１」０間、状態「００」と状態「１１」間には線を結ばない。
【００１４】
このように遷移の性質を考慮したトレリス図を作成する。図１９において、線が結ばれているのは遷移が有り得ることを示しており、線が結ばれていないのは遷移が起こり得ないことを示している。なおこれ以降では、状態の遷移を示す線を枝と呼ぶ。また、トレリス図には実線と点線とが記載されているが、実線は信号０が入力されて状態が遷移したことを示し、点線は信号１が入力されて状態が遷移したことを示している。図１９のトレリス図のように２時刻に渡るデータの組み合わせを線で結ぶと、３時刻に渡るデータの組み合わせが決定でき、これを利用して誤差電力を求めることができる。
【００１５】
次にこのようなトレリス図を用いたビタビアルゴリズムの処理内容を詳細に説明する。まずビタビアルゴリズムでは状態数はどのように決定されるかというと、伝送路メモリ長をＬとすると２のＬ乗通りとなる。つまり、伝送路メモリ長Ｌのべき乗に比例して状態数が増加する。そして、この状態数に応じて演算量が増加する。そして、図１６に上述した系列推定装置では、全ての送信信号の候補について探索したのに対し、ビタビアルゴリズムを適用することにより、処理数を削減することが可能である。図２０にビタビアルゴリズムの各時刻における処理手順を示す。以降の説明において各時刻ｋにおける状態××をｓ［ｋ，××］と記載し、時刻ｋ1において状態××であり、時刻ｋ2において状態○○に遷移する経路をｓ［ｋ1，××］／ｓ［ｋ2，○○］と記載する。
【００１６】
（１）まず各枝（図１９における線分）に対する２乗誤差を計算する。この各枝に対する２乗誤差を枝メトリックと記す。例えば、状態ｓ［０，００］と状態ｓ［１，００］を結ぶ枝の場合、この枝は３時刻に渡るデータが「０００」であることを示しているので、このデータのそれぞれに対してタップ係数を掛けて、実際の受信信号との差分をとり、２乗することにより、２乗誤差を算出する。このような方法により、全ての枝について２乗誤差を算出する。
【００１７】
（２）次に、ある時刻における状態（図１９における「００」，「１０」，「０１」，「１１」）に至るまでの状態の遷移を示すパスを抽出する。そして、抽出したパスを構成する枝の枝メトリックを累積加算することによりパスメトリックを算出する。なおパスメトリックの算出は、すべての状態のすべてのパスについて行う。例えば、状態ｓ［２，００］に至るまでのパスとしては、パスｓ［０，００］／ｓ［１，００］／ｓ［２，００］と、パスｓ［０，１１］／ｓ［１，０１］／ｓ［２，００］の２つのパスが存在する。そしてこの２つのパスについてパスメトリックを算出する。
【００１８】
（３）各状態に対して抽出された複数のパスのパスメトリック同士を比較する。この比較は、すべての状態に対して行う。
（４）比較の結果、パスメトリックの最も小さいパスを最も確からしいパスとして、パス及びパスメトリックを記憶する。なおこのパス及びパスメトリックの記憶は各状態毎に行う。比較の結果、パスメトリックが最も小さいパスは、生き残りパスと呼び、この生き残りパスのパスメトリックを生き残りパスメトリックと呼ぶ。例えば、状態ｓ［２，００］に至るパスの内、パスｓ［０，００］／ｓ［１，００］／ｓ［２，００］のパスメトリックと、パスｓ［０，１１］／ｓ［１，０１］／ｓ［２，００］のパスメトリックとを比較し、小さい方のパスが生き残りパスとなる。
（５）ビタビアルゴリズムにおいては、ある状態に至る複数のパスの中から最終的に１つの生き残りパスを選択する。
【００１９】
以上の処理を各時刻毎に行うものが、ビタビアルゴリズムである。図１９のトレリス図を用いて、ビタビアルゴリズムを行った結果を図２１に示す。この図は最終的に得られた生き残りパスを示すものである。そして上記の処理を１フレーム分行った最終時刻での生き残りパスの中から最もパスメトリックの小さいパスを最終パスとして選択する。図２１では、太い実線および太い点線で示したパスが最終パスである。最終パスから得られる信号列を送信信号として推定する。
【００２０】
このようなビタビアルゴリズムを用いた最尤判定が、「Maximum-likelihood sequence estimation of digital sequence in the presence of intersymbol interference」（G. D. Forney, Jr. 著, IEEE Trans. Inform. Theory, vol.IT-18, No.3, pp. 363-378(May 1972)）に述べられた、Maximum-Likelihood Sequence Estimation（ＭＬＳＥ：最尤系列推定）と呼ばれるものである。このＭＬＳＥでは、ビタビアルゴリズムの状態数は、伝送路メモリ長をＬとすると、２のＬ乗となる。このように状態遷移を示す枝から一意的に伝送路メモリの値を埋める手法がＭＬＳＥである。図２２にＬ＝５の場合の伝送路モデルを示す。このモデルに対してＭＬＳＥを適用する場合には、状態数は２の５乗すなわち32となる。
【００２１】
上述のＭＬＳＥは図１６の最尤判定装置に比べて、処理数は削減できるものの、伝送路メモリ長Ｌのべき乗で状態数が増加することになり、依然として処理量が膨大である。この問題を解決しようとしたものが、「Delayed decision-feedback sequence estimation」(A. Duel-Hallen 他著、IEEE Trans. Commun., Vol. COM-37, 5, pp. 428-436, May 1989 )に示された Decision-Feedback SequenceEstimation(ＤＦＳＥ)という手法である。このＤＦＳＥというという手法は、上述のＭＬＳＥの処理を一部変えたものである。
【００２２】
ＤＦＳＥとＭＬＳＥの動作の相違に関して図２３を用いて簡単に説明する。図の伝送路メモリは５であるため、全ての候補を埋めるには、５つのメモリにより状態を作成する必要がある。この場合ＭＬＳＥでは状態数が32となる。一方ＤＦＳＥの場合は、伝送路メモリは５であるが、状態作成のためのメモリとして２つのメモリに着目する。しかし、２つのメモリにより状態を作成した場合は、伝送路のメモリを埋めるには後半の３シンボル分のデータが足りない。そこで、時刻ｋ−１の状態に繋がる生き残りパスを利用して、生き残りパスから得られる値を後半の３シンボル分のデータとして用いる。このようなＤＦＳＥを適用することにより、状態数を32から４に減らすことができる。
【００２３】
ビタビアルゴリズムを拡張したリスト出力ビタビアルゴリズムが、「A list-type reduced-constraint generation of the Viterbi algorithm」（ T.Hashimoto 著, IEEE Trans. Inform. Theory, vol. IT-33, 6, pp. 866-876, Nov. 1987）に示されている。このリスト出力ビタビアルゴリズムはビタビアルゴリズムを次のように一般化したものである。
・ビタビアルゴリズムのメモリ長を伝送路又は符号の拘束長Ｌより小さく設定すること。
・各状態に繋がる生き残りパスを１本でなく、Ｓ本に一般化すること。
前者の一般化はＤＦＳＥと同一の概念である。一方後者の一般化は、２値伝送を仮定すると、２Ｓ本の参入パスの中からメトリック値の尤度の高いＳ本を選択するものである。このように、このアルゴリズムは各状態毎にメトリックをもとにしたリストを準備するため、最近は、一般化ビタビアルゴリズムではなく、リスト出力ビタビアルゴリズムと呼ばれている。
【００２４】
図２４に状態数が４で、生き残りパス数Ｓが２の場合の、リスト出力ビタビアルゴリズムの動作を示す。図中実線は各状態において最も尤度の高い生き残りパスで、点線は２番めに尤度の高い生き残りパスである。各状態においては、２つの生き残りパスが記憶されている。例えば時刻ｋにおける状態「００」に着目してみる。この状態には、時刻（ｋ−１）における状態「００」及び状態「０１」からの遷移がある。時刻（ｋ−１）における状態「００」においては、時刻（ｋ−２）における状態「００」及び状態「０１」からの２通りの生き残りパスがある。同様に、時刻（ｋ−１）における状態「０１」においては、時刻（ｋ−２）における状態「１０」及び状態「１１」からの２通りの生き残りパスがある。
【００２５】
即ち、時刻ｋにおける状態「００」では、上記４つのパスに対してパスメトリックを計算し、この中から上位２つのパスを生き残りパスとする。この場合、生き残りパスとして、時刻（ｋ−１）における状態「００」及び状態「０１」から必ず１つずつ選択されるのではなく、図のように時刻（ｋ−１）における状態「００」の２つのパスが選択される場合もある。この場合、２つの生き残りパスの時刻（ｋ−１）における状態は同一であるが、時刻（ｋ−２）における生き残りパスが異なることになる。このような柔軟性が、リスト出力ビタビアルゴリズムの特長である。しかし、４本のパスから２本のパスを選択するためには、パスメトリック順にパスを並べ替える必要がある。即ち、ソーティングが必要となるが、一般にはソーティングは演算量が大きく、回路で実現した場合でも処理時間が長くなる。
【００２６】
図２５は通常のビタビアルゴリズムにおける比較選択処理を示すブロック図である。図において、３３は生き残りパス入力端子、３４はパスメトリック入力端子、３５は生き残りパス出力端子、３６はパスメトリック出力端子、３９−２は選択回路Ｂ、１００は比較回路である。比較回路１００は２つのパスメトリックの値を比較して小さい方を選択する選択情報を出力する。選択回路Ｂ３９−２は前記選択情報にもとづいて、２つの生き残りパスおよび２つのパスメトリックから、それぞれ１つを選択して出力する。
【００２７】
図２６はリスト出力ビタビアルゴリズムにおける比較選択処理を示すブロック図である。なおリスト出力ビタビアルゴリズムは８つのパスメトリックから４つを選択するＳ＝４のモデルとする。図において、３３は生き残りパス入力端子、３４はパスメトリック入力端子、３５は生き残りパス出力端子、３６はパスメトリック出力端子、３９−１は選択回路Ａ、１０１はソーティング比較回路である。ソーティング比較回路１０１は８つのパスメトリックの値を比較して、小さい順に並べ替えるというソーティングを行い、小さい方から４つを選択する選択情報を出力する。選択回路Ａ３９−１は前記選択情報にもとづいて、８つの生き残りパスおよび８つのパスメトリックから、それぞれ４つを選択して出力する。
【００２８】
図２７はソーティング比較選択回路を示すブロック図である。なおこれは図２６のソーティング比較回路１０１に相当する。図２７において、４２は選択情報出力端子、１０４はパスメトリック入力端子、１０６は８／１比較回路である。８／１比較回路１０６−１は、８つのパスメトリックの中で最小のパスメトリックを選択すると同時に、このパスメトリックを識別するアドレス（選択情報に用いる）を出力する。次に、８／１比較回路１０６−２は、８つのパスメトリックの中で２番めに小さいパスメトリックを選択する。以後、順次、８／１比較回路１０６−３、８／１比較回路１０６−４が動作する。
【００２９】
図２８は８／１比較回路を示すブロック図である。なおこれは図２７の８／１比較回路１０６に相当する。図２８において、４０は２／１比較回路、１０２は強制最大値挿入回路、１０３は強制最大値挿入指示入力端子、１０４はパスメトリック入力端子、１０５はパスメトリック選択情報出力端子である。強制最大値挿入回路１０２は、強制最大値挿入指示を入力し、入力したパスメトリックの特定の端子に、当該パスメトリックを選択対象外とするために予め定められたパスメトリックの最大値を強制挿入する。以後、２／１比較回路４０がトーナメント形式で最小のパスメトリックを探索し、パスメトリック選択情報を出力する。
生き残りパス数をＳとして、２ＳからＳへのソーティング処理を行った場合、２／１比較回路の総数は２Ｓ2 −Ｓ、２／１比較回路の最大段数は（log2Ｓ＋１）Ｓである。即ち、Ｓの増加に従って、回路規模は２Ｓ2 に比例し、遅延時間はＳlog2Ｓに比例して増加する。通常、ビタビアルゴリズムのメトリック値は、式（３）で示したような２乗ユークリッド距離の枝メトリックが用いられる。即ち、時刻ｋにおける枝メトリックをΓk とすると、
【００３０】
【数４】
0003898449.tif 000005
【００３１】
と表現できる。一方「Adaptive maximum-likelihood receiver for carrier-modulated data-transmission systems」（G. Ungerboeck著, IEEEE Trans. Commun., Vol.COM-22, No.5, pp. 624-636 May 1974 ）によれば、次の枝メトリックが提案されている。
【００３２】
【数５】
0003898449.tif 000006
【００３３】
ここで、・* は複素共役を示し、ｙk 及びｘs は次のように定義される。
【００３４】
【数６】
0003898449.tif 000007
【００３５】
なお、ｙk は整合フィルタ出力、ｘs は伝送路特性の自己相関に相当する。
【００３６】
２乗メトリックと修正形メトリックは、完全なビタビアルゴリズム（ＭＬＳＥ）を用いた場合は等価である。しかし、ＤＦＳＥを用いた場合、ビット誤り率（ＢＥＲ）特性に差異が生じる。図２９には伝送路メモリ長Ｌ＝５として伝送路特性のタップ係数を１、２、０、０、０、４とした場合、図３０には伝送路メモリ長Ｌ＝５として伝送路特性のタップ係数を１、０、１、０、 １、０とした場合のＢＥＲ特性を示す。なお、図中、Ｓｑｒは２乗メトリック、ｍｏｄは修正形メトリックを示す。ＤＦＳＥを用いた場合、伝送路特性により、２乗メトリックと修正形メトリックのどちらが最適かが変化する。特に、図３０においては、修正形メトリックを用いた場合のＢＥＲが大幅に劣化している。
【００３７】
【発明が解決しようとする課題】
ところが従来の系列推定方法は、遅延時間の大きい伝送路の下において、ＭＬＳＥを用いた場合、状態数が伝送路メモリ長のべき上に比例して増加するため、その分回路規模が大きくなる問題がある。またリスト出力ビタビアルゴリズムを用い、生残りパスの本数Ｓが２以上の場合、ソーティングの処理が必要となるが、この処理量はソーティング対象となる要素数が増加するに従って増大するため、回路規模が大きくなり動作速度が遅くなる問題がある。
【００３８】
さらに枝メトリックの算出方法として、修正形メトリックを用いた場合には、伝送路インパルス応答（ＣＩＲ）の自己相関の時間分散が大きい伝送路で、著しく特性が劣化する問題があり、２乗メトリックを用いた場合には、伝送路インパルス応答（ＣＩＲ）のタップ電力の時間分散が大きい伝送路で、著しく特性が劣化する問題があった。
【００３９】
この発明は以上の課題を解消するためになされたもので、遅延時間の大きい伝送路においても、最小限の回路規模で動作速度を向上し得ると共に、特性を改善し得る系列推定方法及び系列推定装置を提案しようとするものである。
【００４０】
【課題を解決するための手段】
かかる課題を解決するため、この発明に係る系列推定方法は、ビタビアルゴリズムの各状態毎（状態数１を含む）に１又は複数本の生き残りパスを決定するリスト出力ビタビアルゴリズムを用いて、受信信号と伝送路の特性とに基づき、送信側から送信された送信信号系列を推定する系列推定方法において、メトリック値によりＳ本の生き残りパスを選択する際に、メトリック順にソーティングに代えて上位Ｓ本を選択すると共に、メトリックのビット数を変換して削減する選択処理ステップを備えるものである。
【００４１】
また次の発明に係る系列推定方法は、ビタビアルゴリズムの各状態毎（状態数１を含む）に１又は複数本の生き残りパスを決定するリスト出力ビタビアルゴリズムを用いて、受信信号と伝送路の特性とに基づき、送信側から送信された送信信号系列を推定する系列推定方法において、２U-1 個（Ｕは２以上の整数）の入力を所定の選択順位に応じて上位２U-2 個及び下位２U-2 個に分割し、それぞれ上位選択出力及び下位選択出力とする第１及び第２の比較ステップと、第１の比較ステップの上位選択出力、第２の比較ステップの下位選択出力を入力とし、その２U-1 個の入力を選択順位に応じて上位２U-2 個及び下位２U-2 個に分割し、それぞれ上位選択出力及び下位選択出力とする第３の比較ステップと、第１の比較ステップの下位選択出力、第２の比較ステップの上位選択出力を入力とし、その２U-1 個の入力を選択順位に応じて上位２U-2 個及び下位２U-2 個に分割し、それぞれ上位選択出力及び下位選択出力とする第４の比較ステップとを備え、２U 個の生き残りパス及び又はパスメトリックでなる入力情報を、２U-1 個毎の第１及び第２の２U-1 個の入力情報として、第１及び第２の比較ステップで比較し、第３及び第４の比較ステップのそれぞれの比較結果でなる上位選択出力を所定の選択順位に応じた２U-1 個の生き残りパス及び又はパスメトリックとして選択するものである。
【００４２】
さらに次の発明に係る系列推定装置は、ビタビアルゴリズムの各状態毎に１又は複数本の生き残りパスを決定するリスト出力ビタビアルゴリズムを用いて、受信信号と伝送路の特性とに基づき、送信側から送信された送信信号系列を推定する系列推定装置において、メトリック順にソーティングに代えて上位Ｓ本を選択する選択手段と、メトリックのット数を変換して削減するビット数変換手段とを、メトリック値によりＳ本の生き残りパスを選択する選択処理部に備えるものである。
【００４３】
さらに次の発明に係る系列推定装置は、ビタビアルゴリズムの各状態毎に１又は複数本の生き残りパスを決定するリスト出力ビタビアルゴリズムを用いて、受信信号と伝送路の特性とに基づき、送信側から送信された送信信号系列を推定する系列推定装置において、２U-1 個（Ｕは２以上の整数）の入力を選択順位に応じて上位２U-2 個及び下位２U-2 個に分割し、それぞれ上位選択出力及び下位選択出力として送出する第１及び第２の比較手段と、第１の比較手段の上位選択出力、第２の比較手段の下位選択出力が入力され、その２U-1 個の入力を選択順位に応じて上位２U-2 個及び下位２U-2 個に分割し、それぞれ上位選択出力及び下位選択出力として送出する第３の比較手段と、第１の比較手段の下位選択出力、第２の比較手段の上位選択出力が入力され、その２U-1 個の入力を選択順位に応じて上位２U-2 個及び下位２U-2 個に分割し、それぞれ上位選択出力及び下位選択出力として送出する第４の比較手段とを備え、２U 個の生き残りパス及び又はパスメトリックでなる入力情報を、２U-1 個毎の第１及び第２の２U-1 個の入力情報として、第１及び第２の比較手段に入力し、第３及び第４の比較手段よりそれぞれ出力される上位選択出力を所定の選択順位に応じた２U-1 個の生き残りパス及び又はパスメトリックとして選択するものである。
【００４４】
【発明の実施の形態】
以下図面を参照しながら、この発明の実施の形態を説明する。
【００４５】
実施の形態の位置づけ．
図１に対象とするビタビアルゴリズムを用いた受信機を代表して、受信機におけるビタビ等化器を示す。図において、１はアンテナ、２は（準）同期検波回路、３は適応形ビタビ等化器、４はタイミング推定回路、５は判定データ出力端子である。送信信号は、伝送路を介してアンテナから入力され、（準）同期検波され、ベースバンドにおける受信信号となる。タイミング推定回路４は、この受信信号を入力してタイミング信号を作成する。適応形ビタビ等化器３は、受信信号とタイミング信号を入力して、送信データの推定値（判定値）を出力する。
【００４６】
図２に適応形ビタビ等化器の構成を示す。図において、５は判定値出力端子、６は枝メトリック作成部、７はパスメトリック作成部、８は比較選択処理部、９はパスメトリックメモリ、１０は生き残りパスメモリ、１１は判定値作成部、１２は伝送路特性推定部、１３はトレーニング用テーブル、１４は受信信号入力端子である。枝メトリック作成部６は受信信号、伝送路特性推定部１２からの伝送路特性、生き残りパスメモリ１０からの生き残りパスを入力して枝メトリックを作成する。パスメトリック作成部７は前記枝メトリックとパスメトリックメモリ９から入力するパスメトリックを入力してパスメトリックを作成する。
【００４７】
比較選択処理部８はパスメトリック作成部７の作成したパスメトリックを入力して、比較選択処理を行い、この選択情報をもとにパスメトリックメモリ９および生き残りパスメモリ１０にパスメトリックおよび生き残りパスを出力する。判定値作成部１１は、比較選択後のパスメトリックとパスメモリを入力して判定値を出力する。伝送路特性推定部１２は判定値またはトレーニング用テーブル１３から入力されるデータと受信信号から伝送路特性を推定する。なお、この伝送路推定方法としては、例えば、「An adaptive maximum-likelihood sequence estimator for fast time-varying intersymbol interference channels」（H. Kubo他著, IEEE Trans. Commun., Vol. COM-42, No. 2/3/4, pp. 1872-1880 (Feb./March/April 1994)）に詳しく記述されている。
【００４８】
実施の形態１．
図３にこの発明の実施の形態１における枝メトリック作成部の構成を示す。なおこれは図２の枝メトリック作成部６に相当する。図において、１４は受信信号入力端子、１５は伝送路特性入力端子、１６は枝メトリック出力端子、１７は切替形枝メトリック作成回路、１８は枝メトリック選択信号作成回路である。切替形枝メトリック作成回路１７は、枝メトリック選択信号作成回路１８からのメトリック選択信号に従って、枝メトリック作成基準を２乗メトリックと修正形メトリックとに切り替える。
【００４９】
図４にこの発明の実施の形態１における枝メトリック選択信号作成回路の構成を示す。なおこれは図３の枝メトリック選択信号作成回路１８に相当する。図において、１５は伝送路特性入力端子、１９は残留ＩＳＩ電力計算回路、２０は残留相関電力計算回路、２１は電力比較回路、２２は選択信号出力端子である。残留ＩＳＩ電力計算回路１９は、例えば、伝送路メモリ長をＬ、ビタビアルゴリズムのトレリスのメモリ長をＶとすると、
【００５０】
【数７】
0003898449.tif 000008
【００５１】
なる電力ＰＡを算出する。残留相関電力計算回路２０は、同様に、
【００５２】
【数８】
0003898449.tif 000009
【００５３】
なる電力ＰＢを算出する。ここでｘs は（７）式で定義した値である、電力比較回路２１はＰＡとＰＢを比較して、ＰＡが大きければ修正形メトリック、ＰＢが大きければ２乗メトリックを選択する信号を出力する。
【００５４】
図５に本発明における切替形枝メトリック作成回路の一構成例を示す。なお、図５は図３の切替形枝メトリック作成回路１７−１に相当する。なお、Ｋは枝メトリックの総数である。図５において、１４は受信信号入力端子、１５は伝送路特性入力端子、２２は選択信号入力端子、２３は整合フィルタ、２４は伝送路特性相関器、２５はレプリカテーブルＢ、２６はレプリカテーブルＡ、２７はＫ個存在する枝メトリック計算回路Ｂ、２８はＫ個存在する枝メトリック計算回路Ａ、２９はＫ個存在する枝メトリック選択回路、３０は（トレリスと生き残りパスによって決定される）データの候補値入力端子、３１はＫ個存在する枝メトリック出力端子である。
【００５５】
整合フィルタ２３は、伝送路特性に従って受信信号に対して整合フィルタリングを行う。伝送路特性相関器２４は、伝送路特性を入力してその相関値を出力する。レプリカテーブルＢ２５は修正形メトリックに用いるためのレプリカテーブルを作成する。レプリカテーブルＡ２６は２乗メトリックに用いるためのレプリカテーブルを作成する。枝メトリック計算回路Ｂ２７は受信信号、レプリカテーブルＢ２５からの値およびトレリスと生き残りパスによって決定されるデータの候補値を入力して修正形メトリックを計算する。枝メトリック計算回路Ａ２８は整合フィルタ２３出力、レプリカテーブルＡ２６からの値およびトレリスと生き残りパスによって決定されるデータの候補値を入力して２乗メトリックを計算する。枝メトリック選択回路２９は選択情報に従って、枝メトリック計算回路Ｂ２７と枝メトリック計算回路Ａ２８の出力を選択して出力する。
【００５６】
図６に電力が等しい６波のレイリーフェージング下でのビット誤り率（ＢＥＲ）特性を示す。なお、図中ＶＡのトレリスのメモリ長Ｖが５の場合がＭＬＳＥ、Ｖが１の場合がＤＦＳＥであり、Ｓｑｒが２乗メトリックを用いた場合、Ｍｏｄが修正形メトリックを用いた場合、Ｓｅｌがこの発明、Ｏｐｔが各スロット毎にＳｑｒとＭｏｄの２つの中で誤りが少ない方を選択した場合である。なお、ＳｑｒとＭｏｄが従来例、Ｏｐｔが限界値に相当する。この図より、この発明が従来例より良好なＢＥＲ特性を実現していることが分かる。
【００５７】
実施の形態２．
図７にこの発明の実施の形態２における枝メトリック生成部の構成を示す。なおこれは図２の枝メトリック作成部６に相当する。図において、１４は受信信号入力端子、１５は伝送路特性入力端子、１６は枝メトリック出力端子、１７−２は合成形枝メトリック作成回路である。合成形枝メトリック作成回路１７−２は、２乗メトリックと修正形メトリックを作成し、この２値を重みつけ加算して枝メトリックを出力する
【００５８】
図８に本発明における合成形枝メトリック作成回路の一構成例を示す。なお、図８は図７の合成形枝メトリック作成回路１７に相当する。なお、Ｋは枝メトリックの総数である。図８において、１４は受信信号入力端子、１５は伝送路特性入力端子、２３は整合フィルタ、２４は伝送路特性相関器、２５はレプリカテーブルＢ、２６はレプリカテーブルＡ、２７はＫ個存在する枝メトリック計算回路Ｂ、２８はＫ個存在する枝メトリック計算回路Ａ、７１はＫ個存在する枝メトリック合成回路、３０は（トレリスと生き残りパスによって決定される）データの候補値入力端子、３１はＫ個存在する枝メトリック出力端子である。
【００５９】
整合フィルタ２３は、伝送路特性に従って受信信号に対して整合フィルタリングを行う。伝送路特性相関器２４は、伝送路特性を入力してその相関値を出力する。レプリカテーブルＢ２５は修正形メトリックに用いるためのレプリカテーブルを作成する。レプリカテーブルＡ２６は２乗メトリックに用いるためのレプリカテーブルを作成する。枝メトリック計算回路Ｂ２７は受信信号、レプリカテーブルＢ２５からの値およびトレリスと生き残りパスによって決定されるデータの候補値を入力して修正形メトリックを計算する。枝メトリック計算回路Ａ２８は整合フィルタ２３出力、レプリカテーブルＡ２６からの値およびトレリスと生き残りパスによって決定されるデータの候補値を入力して２乗メトリックを計算する。枝メトリック合成回路７１は、枝メトリック計算回路Ｂ２７と枝メトリック計算回路Ａ２８の出力を重みづけ合成して出力する。
【００６０】
実施の形態３．
図９にこの発明による実施の形態３の比較選択処理部の構成を示す。なおこれは図２の比較選択処理部８に相当する。またＭは状態数である。図において、３２はＭ個存在する比較選択回路、３３はＭ個存在する生き残りパス入力端子、３４はＭ個存在するパスメトリック入力端子、３５はＭ個存在する生き残りパス出力端子、３６はＭ個存在するパスメトリック出力端子である。ここでは、各状態毎に８つの候補から４つの候補を選択する動作を説明する。比較選択回路３２は、８つの生き残りパス候補と８つのパスメトリックを入力して、メトリックとして上位である４つに相当する生き残りパスとパスメトリックを出力する。
【００６１】
図１０にこの発明による実施の形態３の比較選択回路の構成を示す。なおこれは図９の比較選択回路３２に相当する。図において、３３は生き残りパス入力端子、３４はパスメトリック入力端子、３５は生き残りパス出力端子、３６はパスメトリック出力端子、３７はメトリック変換回路、３８は簡単化比較回路、３９−１は選択回路Ａである。メトリック変換回路３７は８つのパスメトリックを入力し、それぞれのパスメトリックに対してメトリック変換を行う。例えば、このメトリック変換は、「パスメトリックのビット数を削減したビタビ復号器の特性」（三宅  真  他著, 信学論(B), vol. J71-B, 4, pp. 555-562 April 1988）に詳しく説明されている。それ以外には例えば、パスメトリックをＨとした場合、次のように対数変換した後、この値を整数化する手法が考えられる。
【００６２】
【数９】
0003898449.tif 000010
【００６３】
この場合、パスメトリックのビット数をＸとすると、変換後のビット数はlog2Ｘビットとなる。簡単化比較回路３８はソーティングを行うのではなく、８つの候補から上位４つを選択する信号を作成するが、必ずしもその順序はメトリックの尤度の順序にする必要はないものとする。選択回路Ａ３９−１は４つ選択情報に従って、パスメトリックおよび生き残りパスを４つ選択するものである。
【００６４】
図１１にこの発明の実施の形態３における簡単化比較回路（４つから２つを選択する場合）の構成を示す。なおこれは図１０の簡単化比較回路３８に相当する。図において、４１はメトリック変換後のパスメトリック入力端子、４２は選択情報出力端子、４０は４つ存在する２／１比較回路である。２／１比較回路４０は２つのパスメトリックとこのパスメトリックを識別するアドレス（選択情報に用いる）を入力して、メトリックの尤度の順序で出力する。ここで、第１番目の２／１比較回路４０−１の尤度の下位の出力と比較して、第２番目の２／１比較回路４０−２の尤度の上位の出力が、尤度が低い場合がある。
【００６５】
そこで、第３番目の２／１比較回路４０−３および第４番目の２／１比較回路４０−４を準備して、図のように第１番目の２／１比較回路４０−１と第２番目の２／１比較回路４０−２の出力をクロスさせて入力する。即ち、２／１比較回路４０−１の上位と２／１比較回路４０−２の下位を２／１比較回路４０−３に入力し、２／１比較回路４０−２の上位と２／１比較回路４０−１の下位を２／１比較回路４０−４に入力する。第３番目の２／１比較回路４０−３および第４番目の２／１比較回路４０−４の尤度の高い方の出力を選択すると、選択された２つのパスの尤度の順序は不定ではあるが、４つのパスメトリックのうち尤度の上位の２つを選択することができる。なお図１１には尤度の下位の２つの信号出力も記述しているが、これは図１２の説明にて使用する。
【００６６】
図１２にこの発明の実施の形態３における簡単化比較回路（８つから４つを選択する場合）の構成を示す。なおこれは図１０の簡単化比較回路３８に相当し、図１１の簡単化比較回路３８を拡張したものである。図において、４１はメトリック変換後のパスメトリック入力端子、４２は選択情報出力端子、４３は４つ存在する４／２比較回路である。なお、４／２比較回路は図１１の簡単化比較回路に相当する。図１１の場合と同様に、４／２比較回路４３は４つのパスメトリックとこのパスメトリックを識別するアドレス（選択情報に用いる）を入力して、メトリックの尤度の上位２つと下位２つを識別して出力する。
【００６７】
ここで、第１番目の４／２比較回路４３−１の尤度の下位２つの出力と比較して、第２番目の４／２比較回路４３−２の尤度の上位２つの出力が、尤度が低い場合がある。そこで、第３番目の４／２比較回路４３−３および第４番目の４／２比較回路４３−４を準備して、図のように第１番目の４／２比較回路４３−１と第２番目の４／２比較回路４３−２の出力をクロスさせて入力する。第３番目の４／２比較回路４３−３および第４番目の４／２比較回路４３−４の尤度の上位２つの出力を選択すると、選択された４つのパスの尤度の順序は不定ではあるが、４つのパスメトリックのうち尤度の高い４つを選択することができる。このような手順で、Ｕを自然数とすると、２U ／２U-1 の比較回路を設計することができる。
【００６８】
なお、この簡単化比較選択処理は、ビタビ等化のみに関係するのではなく、ビタビ復号にも容易に適用することが可能である。この発明に従った２ＳからＳの比較選択処理の場合、Ｓの増加に従って、２／１比較回路の総数はＳ2 、２／１比較回路の最大段数はＳである。即ち、回路規模はＳ2 に比例し、遅延時間はＳに比例して増加するため、比較回路の総数は約１／２、遅延時間は約１／（log2Ｓ＋１）となる。
【００６９】
図１３に電力が等しい６波のレイリーフェージング下でのビット誤り率（ＢＥＲ）特性を示す。なお、図６中、Ｖ＝ＬのＭＬＳＥを除くと、生き残りパス数Ｓとビタビアルゴリズムのトレリスのメモリ長の関係は、Ｓ２V が８と一定値とした。ここで、ｆａｓｔが本発明、ｃｏｎｖｅｎｔｉｎａｌが従来手法である。Ｓの拡大が有効であり、本発明による特性劣化はわずかであることが分かる。
【００７０】
実施の形態４．
図１４にこの発明の実施の形態４における簡単化比較回路の構成を示す。なお、これは図１０の簡単化比較回路３８に相当する。図において、４１はメトリック変換後のパスメトリック入力端子、４２は選択情報出力端子、５０はバイトニック列作成回路、５１はバイトニック列作成回路５０の出力、５２は４つ存在する２／１比較回路である。バイトニック列作成回路５０は，パスメトリック入力端子４１より入力された８つのパスメトリックとこれらのパスメトリックを識別するアドレス（選択情報に用いる）を入力して、パスメトリックの順序を入れ替えた長さ８のバイトニック列｛ｂ1 、ｂ2 、…、ｂ8 ｝と、それに対応した長さ８のパスメトリックを識別するアドレスの列｛ａ1 、ａ2 、…、ａ8 ｝を出力する。また、２／１比較回路５２は、図１１における２／１比較回路４０と同一の機能を有する。
【００７１】
バイトニック列作成回路５０は、パスメトリック入力端子４１より入力された８つのパスメトリックを並べ替え、式（１１）を満足する又は巡回シフトを行うことにより式（１１）を満足するバイトニック列｛ｂ1 、ｂ2 、…、ｂ8 ｝を作成する。
【００７２】
【数１０】
0003898449.tif 000011
【００７３】
同時にこのバイトニック列に対応したアドレスの列｛ａ1 、ａ2 、…、ａ8 ｝を作成する。そして、バイトニック列の要素と、それに対応したアドレスの列の要素の８つの組み、（ｂ1 、ａ1 ）、（ｂ2 、ａ2 ）、…、（ｂ8 、ａ8 ）を並列に出力する。これら８つの、バイトニック列作成回路５０の出力５１は、それぞれ、次段の２／１比較回路５２に入力される。バイトニック列の性質から、４つの２／１比較回路を用いることにより、１段の比較処理を行い、尤度の高い４つの選択情報を得ることができる。バイトニック列の性質については、* Sorting networks and their applications 香i Proc. AFIPS 1968 Spring Joint Comput. Conf., vol. 32, pp. 307-314, April-May 1968.）に詳しく説明されている。
【００７４】
図１５にバイトニック列作成回路５０の内部構成図の一例を示す。６０は６つ存在する２／１比較回路、６１は６つ存在する２／１比較回路Ｒである。ここで、２／１比較回路６０は、図１４の２／１比較回路５２と同一の機能を有する。また、２／１比較回路Ｒ６１は、２／１比較回路６０と同一の機能を有するが、その出力順が逆転している。パスメトリック入力端子４１より入力された８つのパスメトリックは、１段目の２／１比較回路６０−１、６０−２と、２／１比較回路Ｒ６１−１、６１−２により、２つの、長さ４のバイトニック列に並べ替えられる。一方の、長さ４のバイトニック列は、２／１比較回路６０−１の出力と、２／１比較回路Ｒ６１−１の出力から成り、もう一方の、長さ４のバイトニック列は、２／１比較回路６０−２の出力と、２／１比較回路Ｒ６２−１の出力から成る。２つの長さ４のバイトニック列は、２段目と３段目の、２／１比較回路と２／１比較回路Ｒにより、それぞれ、昇順と降順にソートされ、マージされる。最終的に、マージされた列は長さ８のバイトニック列となる。一般に、Ｕを自然数とすると、２U 個のパスメトリックに対し、ソートとマージを繰り返し、より大きなバイトニック列を形成し、最終的に、長さ２U のバイトニック列を形成することができる。
【００７５】
以上、８つから４つを選択する簡単化比較回路について説明したが、同様の考えにより、Ｕを自然数とすると、２U から２U-1 を選択する簡単化比較選択回路も容易に構成できる。また、ｑを自然数とすると、変調指数がＱ＝２q である変調方式を用いた場合でも、２U-1+q から２U-1 を選択する簡単化比較選択回路に容易に拡張することができる。
【００７６】
なお、この簡単化比較選択処理は、ビタビ等化のみに関係するものではなく、ビタビ復号にも容易に適用することが可能である。この発明に従った２ＳからＳの比較選択処理の場合、Ｓの増加に従って、２／１比較回路の総数は、
【００７７】
【数１１】
0003898449.tif 000012
【００７８】
２／１比較回路の最大段数は、
【００７９】
【数１２】
0003898449.tif 000013
【００８０】
である。即ち、回路規模はＳ(log2Ｓ)2 に比例し、遅延時間は(log2Ｓ)2 に比例して増加する。したがって、実施の形態３に比べ、Ｓが増加したときに有利である。また、本発明を用いた場合のビット誤り率特性は、図１３中のｆａｓｔで示された実施の形態３の特性と同じである。
【００８１】
【発明の効果】
以上のようにこの発明によれば、メトリック値によりＳ本の生き残りパスを選択する際に、メトリック順にソーティングに代えて上位Ｓ本を選択すると共に、メトリックのビット数を変換して削減するようにしたことにより、遅延時間が大きい伝送路においても動作速度を向上し得る系列推定方法を実現できる。
【００８２】
さらに次の発明によれば、２U 個の生き残りパス及び又はパスメトリックでなる入力情報を、２U-1 個毎の第１及び第２の２U-1 個の入力情報として、第１及び第２の比較ステップで比較し、第３及び第４の比較ステップのそれぞれの比較結果でなる上位選択出力を所定の選択順位に応じた２U-1 個の生き残りパス及び又はパスメトリックとして選択することにより、遅延時間の大きい伝送路においても、最小限の回路規模で動作速度を向上し得る系列推定方法を実現できる。
【００８３】
さらに次の発明によれば、選択処理部において、メトリック順にソーティングに代えて上位Ｓ本を選択する選択手段と、メトリックのット数を変換して削減するビット数変換手段とを、メトリック値によりＳ本の生き残りパスを選択する、遅延時間が大きい伝送路においても動作速度を向上し得る系列推定装置を実現できる。
【００８４】
さらに次の発明によれば、２U 個の生き残りパス及び又はパスメトリックでなる入力情報を、２U-1 個毎の第１及び第２の２U-1 個の入力情報として、第１及び第２の比較手段に入力し、第３及び第４の比較手段よりそれぞれ出力される上位選択出力を所定の選択順位に応じた２U-1 個の生き残りパス及び又はパスメトリックとして選択することにより、遅延時間の大きい伝送路においても、最小限の回路規模で動作速度を向上し得る系列推定装置を実現できる。
【図面の簡単な説明】
【図１】  実施の形態の前提として受信機におけるビタビ等化器の位置づけを示すブロック図である。
【図２】  図１の受信機における適応形ビタビ等化器の構成を示すブロック図である。
【図３】  この発明に実施の形態１として図２の枝メトリック作成部の構成を示すブロック図である。
【図４】  図３の枝メトリック作成部中の枝メトリック選択信号作成回路の構成を示すブロック図である。
【図５】  図３の枝メトリック作成部中の切替形枝メトリック作成回路の構成を示すブロック図である。
【図６】  この発明の実施の形態１の系列推定方法による電力が等しい６波のレイリーフェージング下でのビット誤り率（ＢＥＲ）特性を示す特性図である。
【図７】  この発明の実施の形態２として図２の枝メトリック作成部の構成を示すブロック図である。
【図８】この発明における合成形枝メトリック作成回路の構成を示すブロック図である。
【図９】  この発明の実施の形態３として図２の比較選択処理部の構成を示すブロック図である。
【図１０】  図９の比較選択処理部中の比較選択回路の構成を示すブロック図である。
【図１１】  図１０の比較選択回路中の簡単化比較回路（４／２）の構成を示すブロック図である。
【図１２】  図１１の拡張として図１０の比較選択回路の簡単化比較回路（８／４）の構成を示すブロック図である。
【図１３】  この発明の実施の形態３の系列推定方法による電力が等しい６波のレイリーフェージング下でのビット誤り率（ＢＥＲ）特性を示す特性図である。
【図１４】  この発明の実施の形態４による簡単化比較回路の構成を示すブロック図である。
【図１５】  図１４の簡単化比較回路におけるバイトニック列作成回路の内部構成を示すブロック図である。
【図１６】  伝送路上での信号の変換を示すモデルの説明に供する略線図である。
【図１７】  伝送路のメモリ長Ｌ＝２の場合に最適な系列推定装置のモデルの説明に供する略線図である。
【図１８】  現在時刻ｋと２時刻前までの送信データより時刻ｋでの誤差電力を算出する伝送路モデルの説明に供する略線図である。
【図１９】  ２時刻に渡るデータの組み合わせからデータの遷移情報を示すトレリス図である。
【図２０】  ビタビアルゴリズムの各時刻における処理手順を示すフローチャートである。
【図２１】  図１９のトレリス図を用いてビタビアルゴリズムを実行した結果を示す略線図である。
【図２２】  伝送路メモリ長Ｌ＝５の場合の伝送路モデルを示す略線図である。
【図２３】  ＤＦＳＥとＭＬＳＥの動作の相違の説明に供する略線図である。
【図２４】  状態数が４生き残りパスが２の場合におけるリスト出力ビタビアルゴリズムの動作の説明に供する略線図である。
【図２５】  通常のビタビアルゴリズムを実現する比較選択処理を示すブロック図である。
【図２６】  リスト出力ビタビアルゴリズムにおける比較選択処理を示すブロック図である。
【図２７】  図２６の比較選択処理中のソーティング比較回路の構成を示すブロック図である。
【図２８】  図２７のソーティング比較回路中の８／１比較回路の構成を示すブロック図である。
【図２９】  伝送路メモリ長Ｌ＝５として伝送路特性のタップ係数を１、２、０、０、０、４とした場合のＢＥＲ特性を示す特性図である。
【図３０】  伝送路メモリ長Ｌ＝５として伝送路特性のタップ係数を１、０、１、０、 １、０とした場合のＢＥＲ特性を示す特性図である。
【符号の説明】
１  アンテナ
２  （準）同期検波回路
３  適応形ビタビ等化器
４  タイミング推定回路
５  判定値出力端子
６  枝メトリック作成部
７  パスメトリック作成部
８  比較選択処理部
９  生き残りパスメモリ
１０  パスメトリックメモリ
１１  判定値作成部
１２  伝送路特性推定部
１３  トレーニング用テーブル
１４  受信信号入力端子
１５  伝送路特性入力端子
１６  枝メトリック出力端子
１７−１  選択形枝メトリック作成回路
１７−２  合成形枝メトリック作成回路
１８  枝メトリック選択信号作成回路
１９  残留ＩＳＩ電力計算回路
２０  残留相関電力計算回路
２１  電力比較回路
２２  選択信号入出力端子
２３  整合フィルタ
２４  伝送路特性相関器
２５  レプリカテーブルＢ
２６  レプリカテーブルＡ
２７  枝メトリック計算回路Ｂ
２８  枝メトリック計算回路Ａ
２９  枝メトリック選択回路
３０  データ候補入力端子
３１  枝メトリック出力端子
３２  比較選択回路
３３  生き残りパス入力端子
３４  パスメトリック入力端子
３５  生き残りパス出力端子
３６  パスメトリック出力端子
３７  メトリック変換回路
３８  簡単化比較回路
３９−１  選択回路Ａ
４０  ２／１比較回路
４１  変換後パスメトリック入力端子
４２  選択情報出力端子
４３  ４／２比較回路
５０  バイトニック列作成回路
５２−１〜５２−４  ２／１比較回路
６０−１〜６０−６  ２／１比較回路
６１−１〜６１−６  ２／１比較回路Ｒ
７１  枝メトリック合成回路
【図１】
0003898449.tif 000014
【図２】
0003898449.tif 000015
【図３】
0003898449.tif 000016
【図４】
0003898449.tif 000017
【図５】
0003898449.tif 000018
【図６】
0003898449.tif 000019
【図７】
0003898449.tif 000020
【図８】
0003898449.tif 000021
【図９】
0003898449.tif 000022
【図１０】
0003898449.tif 000023
【図１１】
0003898449.tif 000024
【図１２】
0003898449.tif 000025
【図１３】
0003898449.tif 000026
【図１４】
0003898449.tif 000027
【図１５】
0003898449.tif 000028
【図１６】
0003898449.tif 000029
【図１７】
0003898449.tif 000030
【図１８】
0003898449.tif 000031
【図１９】
0003898449.tif 000032
【図２０】
0003898449.tif 000033
【図２１】
0003898449.tif 000034
【図２２】
0003898449.tif 000035
【図２３】
0003898449.tif 000036
【図２４】
0003898449.tif 000037
【図２５】
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【図２６】
0003898449.tif 000039
【図２７】
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【図２８】
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【図２９】
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【図３０】
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