(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、前記半導体基板と同一導電型の少なくとも１つの島状半導体層と、
前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び該電荷蓄積層上に層間容量膜を介して形成された制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、
前記少なくとも１つのメモリセルが、前記半導体基板と前記島状半導体層との境界部分に形成された前記半導体基板と逆導電型の不純物拡散層、または前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層の少なくともいずれか一方により、前記半導体基板から電気的に絶縁され、かつ前記電荷蓄積層と前記島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜を有することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、該複数のメモリセルの少なくとも１つ以上が他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により、電気的に絶縁されてなる請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板と逆導電型の不純物拡散層内に、前記半導体基板と同一導電型の不純物拡散層が形成されている請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成された、前記半導体基板と同一導電型の少なくとも１つの島状半導体層と、
前記島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び該電荷蓄積層上に層間容量膜を介して形成された制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、
前記少なくとも１つのメモリセルが、前記半導体基板と前記島状半導体層との境界部分に形成された前記半導体基板と逆導電型の不純物拡散層と、該不純物拡散層と前記半導体基板又は前記島状半導体層との接合部に形成される空乏層との組み合わせ、または前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と、該不純物拡散層と前記島状半導体層との接合部に形成される空乏層との組み合わせの少なくともいずれか一方により、前記半導体基板から電気的に絶縁され、かつ前記電荷蓄積層と前記島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜を有することを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、該複数のメモリセルの少なくとも１つ以上が他のメモリセルから、前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層と、該不純物拡散層と前記島状半導体層との接合部に形成される空乏層とにより電気的に絶縁されてなる請求項４に記載の半導体記憶装置。
【請求項６】
前記絶縁膜が、前記電荷蓄積層の直下にトンネル絶縁膜として形成されてなる請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記半導体基板と前記島状半導体層との境界部分に形成された前記半導体基板と逆導電型の不純物拡散層を備え、該不純物拡散層が少なくとも１つ以上の前記メモリセルに対する共通配線である請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、かつこれらメモリセルが直列に配列されてなる請求項１〜７のいずれか１つに記載の半導体記憶装置。
【請求項９】
前記島状半導体層が、マトリクス状に複数個配列され、該島状半導体層内に、前記メモリセルの電荷蓄積状態を読み出すための配線が形成され、かつ
複数の前記制御ゲートが、一方向に連続的に配置されて制御ゲート線を構成し、
該制御ゲート線と交差する方向の複数の前記配線が接続されてビット線を構成する請求項１〜８のいずれか１つに記載の半導体記憶装置。
【請求項１０】
前記島状半導体層の側壁の１部もしくはその周囲を取り囲むように形成された前記メモリセルを選択するためのゲート電極が、前記島状半導体層に形成された前記メモリセルの少なくとも一方の端部に形成され、該選択するためのゲート電極が前記メモリセルに対して直列に配置されてなる請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１１】
前記選択するためのゲート電極に対向する前記島状半導体層が、前記半導体基板又は前記メモリセルから、前記半導体基板と前記島状半導体層との境界部分又は前記島状半導体層内に形成された前記半導体基板と逆導電型の不純物拡散層により電気的に絶縁されてなる請求項１０に記載の半導体記憶装置。
【請求項１２】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、前記メモリセル同士のチャネル層が電気的に接続するように、前記制御ゲート同士が近接して配置されてなる請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１３】
前記選択するためのゲート電極に対向する前記島状半導体層内に配置されるチャネル層と前記メモリセルのチャネル層とが電気的に接続するように、前記制御ゲートと前記選択するためのゲート電極とが近接して配置されてなる請求項１０又は１１に記載の半導体記憶装置。
【請求項１４】
前記メモリセルが、１つの前記島状半導体層に対して複数個形成され、各前記メモリセルの前記制御ゲート間の前記島状半導体層の側壁の周囲に、さらに、前記メモリセル同士のチャネル層を電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項１〜９のいずれか１つに記載の半導体記憶装置。
【請求項１５】
前記制御ゲートと前記選択するためのゲート電極との間の前記島状半導体層の側壁の周囲に、さらに、前記選択するためのゲート電極に対向する前記島状半導体層内に配置されるチャネル層と前記メモリセルのチャネル層とを電気的に接続するための電位を前記島状半導体層に対して印加する電極を有する請求項１０又は１１に記載の半導体記憶装置。
【請求項１６】
前記制御ゲートと前記選択するためのゲート電極の膜厚方向の全部又は一部とが同じ材料で形成されてなる請求項１０、１１、１３、１５のいずれか１つに記載の半導体記憶装置。
【請求項１７】
前記電荷蓄積層と前記選択するためのゲート電極とが同じ材料で形成されてなる請求項１０、１１、１３、１５のいずれか１つに記載の半導体記憶装置。
【請求項１８】
前記島状半導体層が、マトリクス状に複数個配列され、前記島状半導体層の一方向の幅が、同方向に隣接する島状半導体層間の距離よりも小さい請求項１〜１７のいずれか１つに記載の半導体記憶装置。
【請求項１９】
前記島状半導体層が、マトリクス状に複数個配列され、一方向における島状半導体層間の距離が、異なる方向における島状半導体層間の距離よりも小さい請求項１〜１８のいずれか１つに記載の半導体記憶装置。
【請求項２０】
前記半導体基板の垂線方向に沿って、前記島状半導体層の側壁に少なくとも前記制御ゲートを含む複数のゲートが配置しており、前記メモリセルが形成された前記島状半導体層がマトリクス状に配置したメモリセルアレイの端部において、前記垂線方向の上方に位置するゲートから下方に位置するゲートの順で半導体記憶装置の表面に電極が引き出されてなる請求項１〜１９のいずれか１つに記載の半導体記憶装置。
【請求項２１】
前記島状半導体層が、少なくとも２つ以上の面方位を有する請求項１〜２０のいずれか１つに記載の半導体記憶装置。
【請求項２２】
半導体基板上に、前記半導体基板と同一導電型の少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層の少なくとも側壁の一部を覆う絶縁膜と、その表面を覆う第一導電膜とを形成する工程と、
前記島状半導体層の側壁上に位置する前記第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
該サイドウォールスペーサをマスクとして用いて前記第一導電膜を分割する工程と、
該分割された第一導電膜に対して自己整合的に、前記半導体基板と前記島状半導体層との境界部分に前記半導体基板と逆導電型の不純物を導入し、該導入した不純物が拡散されて前記半導体基板と前記島状半導体層との境界部分に不純物拡散層を形成することで前記島状半導体層と前記半導体基板とを電気的に絶縁する工程と、
該第一導電膜上に層間容量膜及び第二導電膜を形成する工程と、
以上の工程を少なくとも用いて、
前記島状半導体層と、該島状半導体層の側壁の１部又はその周囲に形成された前記第一導電膜からなる電荷蓄積層及び前記第二導電膜からなる制御ゲートと、
前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜とから構成される少なくとも１つのメモリセルを有する半導体記憶装置の製造方法。
【請求項２３】
前記導入された不純物が、前記半導体基板表面に対して水平な方向において、前記島状半導体層内で前記不純物拡散層がつながるように不純物を拡散する請求項２２に記載の半導体記憶装置の製造方法。
【請求項２４】
前記島状半導体層を複数マトリクス状に形成し、さらに、該島状半導体層の側壁を酸化して該酸化膜を除去することにより、一方向における前記島状半導体層の幅を島状半導体層間の距離よりも小さくする請求項２２又は２３に記載の半導体記憶装置の製造方法。
【請求項２５】
半導体基板上に、前記半導体基板と同一導電型の少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層の少なくとも側壁の一部を覆う絶縁膜と、その表面を覆う第一導電膜とを形成する工程と、
前記島状半導体層の側壁上に位置する前記第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
該サイドウォールスペーサをマスクとして用いて前記第一導電膜を分割する工程と、
前記半導体基板と前記島状半導体層との境界部分に前記半導体基板と逆導電型の不純物を導入し、該導入した不純物が拡散されて前記半導体基板と前記島状半導体層との境界部分に不純物拡散層を形成することで前記島状半導体層と前記半導体基板とを電気的に絶縁する工程と、
該第一導電膜上に層間容量膜及び第二導電膜を形成する工程と、
前記分割された第一導電膜間に、第三導電膜を形成する工程と、
以上の工程を少なくとも用いて、
前記島状半導体層と、該島状半導体層の側壁の１部又はその周囲に形成された前記第一導電膜からなる電荷蓄積層及び前記第二導電膜からなる制御ゲートと、前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜とから構成される複数個のメモリセルと、各前記メモリセルの前記制御ゲート間の前記島状半導体層の側壁の周囲に形成され、前記メモリセル同士のチャネル層を電気的に接続するための電位を前記島状半導体層に対して印加する前記第三導電膜からなる電極と、を有する半導体記憶装置の製造方法。
【請求項２６】
前記第一導電膜を２以上に分割する際に、前記島状半導体層に側して第一導電膜直下に形成されるチャネル層が、隣接するチャネル層と互いに電気的に接続される程度に第一導電膜を互いに近接して配置する請求項２２〜２４のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項２７】
前記半導体基板の垂線方向に沿って、前記島状半導体層の側壁に少なくとも前記制御ゲートを含む複数のゲートが配置され、前記メモリセルが形成された前記島状半導体層がマトリクス状に配置したメモリセルアレイの端部において、前記垂線方向の上方に位置するゲートから下方に位置するゲートの順で半導体記憶装置の表面に電極を引き出すことからなる請求項２２〜２６のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関し、より詳細には、電荷蓄積層と制御ゲートを備えるメモリトランジスタを用いた半導体記憶装置に関する。
【０００２】
【従来技術】
ＥＥＰＲＯＭのメモリセルとして、ゲート部に電荷蓄積層と制御ゲートを有し、トンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のデバイスが知られている。このメモリセルでは、電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートに電子を注入するには、ソース、ドレイン拡散層と基板を接地して制御ゲートに正の高電圧を印加する。このとき基板側からトンネル電流によって浮遊ゲートに電子が注入される。この電子注入により、メモリセルのしきい値電圧は正方向に移動する。浮遊ゲートの電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層または基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００３】
以上の動作において、電子注入と放出すなわち書き込みと消去を効率よく行うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係が重要である。すなわち浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
しかし、近年の半導体技術の進歩、とくに微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。したがってメモリセル面積が小さくてしかも、浮遊ゲートと制御ゲート間の容量を如何に大きく確保するかが重要な問題となっている。
【０００４】
浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、または浮遊ゲートと制御ゲートの対向面積を大きくすることが必要である。
しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代ってシリコン窒素膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。
したがって十分な容量を確保するためには、浮遊ゲートと制御ゲートのオーバラップ面積を一定値以上確保することが必要となる。これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【０００５】
これに対し、特許第２８７７４６２号公報に記載されるＥＥＰＲＯＭは、半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の柱状半導体層の側壁を利用してメモリ・トランジスタが構成される。すなわちメモリ・トランジスタは、各柱状半導体層の上面に形成されたドレイン拡散層、溝底部に形成された共通ソース拡散層及び各柱状半導体層の側壁部の周囲全体を取り囲む電荷蓄積層と制御ゲートをもって構成され、制御ゲートが一方向の複数の柱状半導体層について連続的に配設されて制御ゲート線となる。また、制御ゲート線と交差する方向の複数のメモリ・トランジスタのドレイン拡散層に接続されたビット線が設けられる、上述したメモリ・トランジスタの電荷蓄積層と制御ゲートが柱状半導体層の下部に形成される。また、１トランジスタ／１セル構成では、メモリ・トランジスタが過消去の状態、すなわち、読出し電位が０Ｖであってしきい値が負の状態になると、非選択でもセル電流が流れることになり、不都合である。これを確実に防止するために、メモリ・トランジスタに重ねて、柱状半導体層の上部にその周囲の少くとも一部を取り囲むようにゲート電極が形成された選択ゲート・トランジスタが設けられている。
【０００６】
これにより、従来例であるＥＥＰＲＯＭのメモリセルは、柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有するから、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層は、それぞれ柱状半導体層の上面に形成され、溝によって電気的に完全に分離されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書き込み、消去効率をもつメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
図２６９では、柱状シリコン層２が円柱状である場合、すなわち上面が円形である場合を示している。この柱状シリコン層の外形は円柱状でなくてもよい。以下、従来例を図面を参照して説明する。
図２６９は、従来のＥＥＰＲＯＭの平面図であり、図２７０は図２６９のＡ−Ａ’、B−Ｂ’断面図である。なお、図２６９では、選択ゲート・トランジスタのゲート電極が連続して形成される選択ゲート線は、複雑になるので示していない。
【０００７】
従来例では、ｐ型シリコン基板１の上に格子縞状の溝３により分離された複数の柱状ｐ型シリコン層２がマトリクス配列され、これら各柱状シリコン層２がそれぞれメモリセル領域となっている。各シリコン層２の上面にドレイン拡散層１０が形成され、溝３の底部に共通ソース拡散層９が形成され、溝３の底部に所定厚みの酸化膜４が埋込み形成されている。また、柱状シリコン層２の周囲を取り囲むように、柱状シリコン層２の下部に、トンネル酸化膜５を介して浮遊ゲート６が形成され、さらにその外側に層間絶縁膜７を介して制御ゲート８が形成されて、メモリ・トランジスタが構成される。ここで、制御ゲート８は、図２６９及び図２７０（ｂ）に示すように、一方向の複数のメモリセルについて連続的に配設されて、制御ゲート線すなわちワード線WL（WL1,WL2,…）となっている。そして柱状シリコン層２の上部には、メモリ・トランジスタと同様にその周囲を取り囲むように、ゲート酸化膜３１を介してゲート電極３２が配設されて選択ゲート・トランジスタが構成されている。このトランジスタのゲート電極３２は、メモリセルの制御ゲート８と同様に、制御ゲート線と同じ方向には連続して配設されて選択ゲート線となる。
【０００８】
このように、メモリ・トランジスタ及び選択ゲート・トランジスタが、溝の内部に重ねられた状態で埋込み形成される。制御ゲート線は、その一端部をシリコン層表面にコンタクト部１４として残し、選択ゲート線も制御ゲートと逆の端部のシリコン層にコンタクト部１５を残して、これらにそれぞれワード線WL及び制御ゲート線CGとなるAl配線１３、１６をコンタクトさせている。
溝３の底部には、メモリセルの共通ソース拡散層９が形成され、各柱状シリコン層２の上面には各メモリセル毎のドレイン拡散層１０が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１１により覆われ、これにコンタクト孔が開けられて、ワード線WLと交差する方向のメモリセルのドレイン拡散層１０を共通接続するビット線BL（BL1,BL2,…）となるＡｌ配線１２が配設されている。制御ゲート線のパターニングの際に、セルアレイの端部の柱状シリコン層位置にＰＥＰによるマスクを形成しておいてその表面に制御ゲート線と連続する多結晶シリコン膜からなるコンタクト部１４を残し、ここにビット線ＢＬと同時に形成されるＡｌ膜によってワード線となるＡｌ配線１３をコンタクトさせている。
このような図２７０（ａ）に対応する構造を得るための具体的な製造工程例を図２７１（ａ）〜図２７４（ｇ）を参照して説明する。
【０００９】
高不純物濃度のｐ型シリコン基板１に低不純物濃度のp-型シリコン層２をエピタキシャル成長させたウェハを用い、その表面にマスク層２１を堆積し、公知のＰＥＰ工程によりフォトレジスト・パターン２２を形成して、これを用いてマスク層２１をエッチングする（図２７１（ａ））。
そして、マスク層２１を用いて、反応性イオンエッチング法によりシリコン層２をエッチングして、基板１に達する深さの格子縞状の溝３を形成する。これにより、シリコン層２は、柱状をなして複数の島に分離される。その後ＣＶＤ法によりシリコン酸化膜２３を堆積し、これを異方性エッチングにより各柱状シリコン層２の側壁に残す。そしてｎ型不純物をイオン注入によって、各柱状シリコン層２の上面にそれぞれドレイン拡散層１０を形成し、溝底部には共通ソース拡散層９を形成する（図２７１（ｂ））。
その後、等方性エッチングにより各柱状シリコン層２の周囲のに酸化膜２３をエッチング除去した後、必要に応じて斜めイオン注入を利用して各シリコン層２の側壁にチャネルイオン注入を行う。チャネルイオン注入に代って、ＣＶＤ法によりボロンを含む酸化膜を堆積し、その酸化膜からのボロン拡散を利用してもよい。そしてＣＶＤシリコン酸化膜４を堆積し、これを等方性エッチングによりエッチングして、溝３の底部に所定厚みの酸化膜を埋め込む。
【００１０】
次いで、熱酸化によって各シリコン層２の周囲に、例えば１０ｎｍ程度のトンネル酸化膜５を形成した後、第１層多結晶シリコン膜を堆積する。この第１層多結晶シリコン膜を異方性エッチングによりエッチングして、柱状シリコン層２の下部側壁に残して、シリコン層２を取り囲む形の浮遊ゲート６を形成する（図２７２（ｃ））。
続いて、各柱状シリコン層２の周囲に形成された浮遊ゲート６の表面に層間絶縁膜７を形成する。この層間絶縁膜７は、例えば、ＯＮＯ膜とする。具体的には浮遊ゲート６の表面を所定厚み酸化した後、プラズマＣＶＤ法によりシリコン窒化膜を堆積してその表面を熱酸化することにより、ＯＮＯ膜を形成する。そして第２層多結晶シリコン膜を堆積して異方性エッチングによりエッチングすることにより、やはり柱状シリコン層２の下部に制御ゲート８を形成する（図２７２（ｄ））。このとき制御ゲート８は、柱状シリコン層２の間隔を、図２６９の縦方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線として形成される。そして不要な層間絶縁膜７及びその下のトンネル酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆積し、これをエッチングして溝３の途中まで、すなわちメモリセルの浮遊ゲート７及び制御ゲート８が隠れるまで埋め込む（図２７３（ｅ））。
【００１１】
その後、露出した柱状シリコン層２の上部に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成した後、第３層多結晶シリコン膜を堆積し、これを異方性エッチングによりエッチングしてＭＯＳトランジスタのゲート電極３２を形成する（図２７３（ｆ））。このゲート電極３２も制御ゲート線と同じ方向に連続的にパターン形成されて選択ゲート線となる。選択ゲート線もセルフアラインで連続的に形成することができるが、メモリセルの制御ゲート８の場合に比べて難しい。これは、メモリ・トランジスタ部は２層ゲートであるのに対し、選択ゲート・トランジスタが単層ゲートであるため、隣接セル間のゲート電極間隔が制御ゲート間隔より広いからである。したがって確実にゲート電極３２を連続させるためには、これを二層多結晶シリコン構造として、最初の多結晶シリコン膜についてはマスク工程でゲート電極を繋げる部分にのみ残し、次の多結晶シリコン膜に対して側壁残しの技術を利用すればよい。
なお、制御ゲート線及び選択ゲート線はそれぞれ異なる端部において、柱状シリコン層上面にコンタクト部１４、１５が形成されるように、多結晶シリコン膜エッチングに際してマスクを形成しておく。
最後にＣＶＤシリコン酸化膜１１２を堆積して、必要なら平坦化処理を行った後、コンタクト孔を開けて、Ａｌの蒸着、パターニングにより、ビット線ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形成する（図２７４（ｇ））。
【００１２】
図２７５（ａ）は、この従来例のＥＥＰＲＯＭの１メモリセルの要部断面構造を、図２７５（ｂ）は等価回路を示している。
図２７５（ａ）及び（ｂ）を用いて、この従来例のＥＥＰＲＯＭの動作を簡単に説明する。
まず、書込みにホットキャリア注入を利用する場合の書込みは、選択ワード線WLに十分高い正電位を与え、選択制御ゲート線CG及び選択ビット線BLに所定の正電位を与える。これにより選択ゲート・トランジスタQsを介して正電位をメモリ・トランジスタQcのドレインに伝達して、メモリ・トランジスタQcでチャネル電流を流して、ホットキャリア注入を行う。これにより、そのメモリセルのしきい値は正方向に移動する。
消去は、選択制御ゲートCGを０Ｖとし、ワード線WL及びビット線BLに高い正電位を与えて、ドレイン側に浮遊ゲートの電子を放出させる。一括消去の場合には、共通ソースに高い正電位を与えれてソース側に電子を放出させることもできる。これにより、メモリセルのしきい値は負方向に移動する。
【００１３】
読出し動作は、ワード線WLにより選択ゲート・トランジスタQsを開き、制御ゲート線CGの読出し電位を与えて、電流の有無により“０”、“１”判別を行う。電子注入にFNトンネリングを利用する場合には、選択制御ゲート線CG及び選択ワード線WLに高い正電位を与え、選択ビット線BLを０Ｖとして、基板から浮遊ゲートに電子を注入する。
また、この従来例によれば、選択ゲート・トランジスタがあるため、過消去状態になっても誤動作しないＥＥＰＲＯＭが得られる。
ところで、この従来例では、図２７５（ａ）に示したように、選択ゲート・トランジスタQsとメモリ・トランジスタQcの間には拡散層がない。これは、柱状シリコン層の側面に選択的に拡散層を形成することが困難だからである。したがって、図２７０（ａ）及び（ｂ）の構造において、メモリ・トランジスタのゲート部と選択ゲート・トランジスタのゲート部の間の分離酸化膜はできるだけ薄いことが望ましい。特に、ホットエレクトロン注入を利用する場合には、メモリ・トランジスタのドレイン部に十分な“H”レベル電位を伝達するために、この分離酸化膜厚が３０〜４０ｎｍ程度であることが必要になる。
このような微小間隔は、先の製造工程で説明したＣＶＤ法による酸化膜埋込みのみでは実際上は困難である。したがってＣＶＤ酸化膜による埋込みは浮遊ゲート６及び制御ゲート８が露出する状態とし、選択ゲート・トランジスタ用のゲート酸化の工程で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い酸化膜を形成する方法が望ましい。
また、従来例によれば、格子縞状の溝底部を分離領域として、柱状シリコン層が配列され、この柱状シリコン層の周囲を取り囲むように形成された浮遊ゲートをもつメモリセルが構成されるから、メモリセルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。しかも、メモリセル占有面積が小さいにも拘らず、浮遊ゲートと制御ゲート間の容量は十分大きく確保することができる。
なお、従来例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、柱状シリコン層の配置が対称的でない場合に初めて可能である。すなわち、ワード線方向の柱状シリコン層の隣接間隔を、ビット線方向のそれより小さくすることにより、ビット線方向には分離され、ワード線方向に繋がる制御ゲート線がマスクなしで自動的に得られる。
【００１４】
これに対して、例えば、柱状シリコン層の配置を対称的にした場合には、ＰＥＰ工程を必要とする。
具体的に説明すれば、第２層多結晶シリコン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線として連続させるべき部分にこれを残すように選択エッチングする。
ついで、第３層多結晶シリコン膜を堆積して、従来例で説明したと同様に側壁残しのエッチングを行う。また、柱状シリコン層の配置が対称的でない場合にも、その配置の間隔によっては従来例のように自動的に連続する制御ゲート線が形成できないこともある。
この様な場合にも、上述のようなマスク工程を用いることにより、一方向に連続する制御ゲート線を形成すればよい。
また、従来例では浮遊ゲート構造のメモリセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造である必要はなく、電荷蓄積層を多層絶縁膜へのトラップにより実現している、例えばＭＮＯＳ構造の場合にも有効である。
【００１５】
図２７６は、ＭＮＯＳ構造のメモリセルを用いた場合の図２７０（ａ）に対応する断面図である。電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜とシリコン窒化膜の積層構造、またはその窒化膜表面にさらに酸化膜を形成した構造とする。
図２７７は、上記従来例において、メモリ・トランジスタと選択ゲート・トランジスタを逆にした例、すなわち、柱状シリコン層２の下部に選択ゲート・トランジスタを形成し、上部にメモリ・トランジスタを形成した図２７０（ａ）に対応する断面図である。共通ソース側に選択ゲート・トランジスタを設けるこの構造は、書き込み方式としてホットエレクトロン注入方式が用いる場合に採用することができる。
図２７８は、一つの柱状シリコン層に複数のメモリセルを構成した従来例である。先の従来例と対応する部分には先の従来例と同一符号を付して詳細な説明は省略する。この従来例では、柱状シリコン層２の最下部に選択ゲート・トランジスタQs1を形成し、その上に３個のメモリ・トランジスタQc1、Qc2、Q3cを重ね、さらにその上に選択ゲート・トランジスタQs2を形成している。この構造は基本的に先に説明した製造工程を繰り返すことにより得られる。
図２７７及び図２７８で説明した従来例においても、メモリ・トランジスタとして浮遊ゲート構造に代り、ＭＮＯＳ構造を用いることができることはいうまでもない。
以上述べたように従来技術によれば、格子縞状溝によって分離された柱状半導体層の側壁を利用して、電荷蓄積層と制御ゲートをもつメモリ・トランジスタを用いたメモリセルを構成することにより、制御ゲートと電荷蓄積層間の容量を十分大きく確保してしかもメモリセル占有面積を小さくして高集積化を図ったＥＥＰＲＯＭを得ることができる。
【００１６】
【発明が解決しようとする課題】
しかし、一つの柱状半導体層に複数のメモリセルを直列に接続して構成し、各メモリセルの閾値が同じであると考えた場合、制御ゲート線ＣＧに読出し電位を与えて、電流の有無により“0”、“1”判別を行う読み出し動作の際、直列に接続された両端に位置するメモリセルにおいては基板からのバックバイアス効果により閾値の変動が顕著となる。これにより直列に接続するメモリセルの個数がデバイス上制約される為、大容量化を行った際に問題となる。
また、このことは、一つの柱状半導体層に複数のメモリセルを直列に接続する場合のみならず、一つの柱状半導体層に一つのメモリセルが形成されている場合においても、面内方向における基板からのバックバイアス効果のばらつきに伴って、各メモリセルの閾値の変化が生じさせるという問題を生じる。
さらに、従来例では柱状半導体層に対して自己整合に電荷蓄積層及び制御ゲートが形成されるが、セルアレイの大容量化を考えた場合、柱状半導体層は最小加工寸法にて形成することが好ましい。ここで電荷蓄積層として浮遊ゲートを用いた場合、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合の関係は柱状半導体層外周の面積と浮遊ゲート外周の面積、柱状半導体層と浮遊ゲートを絶縁するトンネル酸化膜厚、浮遊ゲートと制御ゲートを絶縁する層間絶縁膜厚で決まる。この従来例では柱状半導体層の側壁を利用して、柱状半導体層を取り囲んで形成された電荷蓄積層及び制御ゲートを有し、小さい占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することを目的としているが、柱状半導体層を最小加工寸法にて形成した場合でかつ、トンネル酸化膜厚と層間絶縁膜厚を固定とした場合、電荷蓄積層と制御ゲートの間の容量は単純に浮遊ゲート外周の面積つまり浮遊ゲートの膜厚で決まる。したがって、これ以上、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量を増大させることは困難である。言換えればメモリセルの占有面積を増加させずに浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比を増大させることは困難である。
また、基板に対して垂直方向にトランジスタを形成していく際、各段毎にトランジスタを形成していけば、各段毎の熱履歴の違いによるトンネル膜質の違いや拡散層のプロファイルの違いによるセル特性のばらつきが発生する。
本発明は上記課題に鑑みなされたものであり、電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、メモリセルの占有面積を増加させずに電荷蓄積層と制御ゲートの間の容量比をより一層増大させるとともに、製造プロセスに起因する各メモリセルトランジスタの熱履歴の遍歴を最小限に抑えることでメモリセルの特性のばらつきを抑える半導体記憶装置及びその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明によれば、半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁され、かつ前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜を有する半導体記憶装置が提供される。
また、本発明によれば、半導体基板上に少なくとも１つの島状半導体層を形成する工程と、
該島状半導体層上に、その表面の少なくとも一部を覆う絶縁膜と、その表面を覆う第一導電膜とを形成する工程と、
前記島状半導体層の側壁上に位置する第一導電膜の上に、高さ方向に分割された絶縁膜からなるサイドウォールスペーサを形成する工程と、
該サイドウォールスペーサをマスクとして用いて第一導電膜を分割する工程と、
該分割された第一導電膜に対して自己整合的に不純物を導入する工程と、
該第一導電膜上に層間容量膜及び第二導電膜を形成する工程とを含むことにより、
前記島状半導体層と、該島状半導体層の側壁の１部又はその周囲に形成された電荷蓄積層及び制御ゲートと、前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜とから構成される少なくとも１つのメモリセルを有する半導体記憶装置を製造することからなる半導体記憶装置の製造方法が提供される。
【００１８】
【発明の実施の形態】
本発明の半導体記憶装置は、主として、半導体基板と、少なくとも１つの島状半導体層、この島状半導体層の側壁の周囲に形成された少なくとも１つの電荷蓄積層及び少なくとも１つの制御ゲート（第三電極）とから構成される少なくとも１つのメモリセルとを有し、さらに、島状半導体層におけるメモリセルの少なくとも１つが前記半導体基板から電気的に絶縁され、かつ電荷蓄積層と島状半導体層との間の少なくとも一部の領域に電荷を通過させ得る絶縁膜を備えてなる。
ここで、メモリセルの少なくとも１つが半導体基板から電気的に絶縁されているとは、半導体基板と島状半導体層との間が電気的に絶縁されているものでもよく、メモリセルが２個以上形成されている場合には、メモリセル間が電気的に絶縁されることにより、この絶縁された個所よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよく、また、後述するように、任意に、メモリセルの下部に選択ゲート（メモリゲート）が形成されている場合には、選択ゲートによって構成される選択トランジスタと半導体基板との間が電気的に絶縁されているものでもよく、選択トランジスタとメモリセルとの間が電気的に絶縁されることにより、この絶縁された領域よりも上方に位置するメモリセルが半導体基板と電気的に絶縁されているものでもよい。なかでも、半導体基板と島状半導体層との間、あるいはメモリセルの下部に選択トランジスタが形成されている場合であって、選択トランジスタと半導体基板との間が電気的に絶縁されているものが好ましい。電気的な絶縁は、例えば、半導体基板と異なる導電型の不純物拡散層を、絶縁しようとする領域の全部にわたって形成することにより行ってもよいし、絶縁しようとする領域の一部に不純物拡散層を形成し、その接合部における空乏層を利用して行ってもよいし、さらには、電気的に導電しない程度に間隔をあけることにより、結果的に電気的に絶縁されるようにしてもよい。また、半導体基板とセル又は選択トランジスタは、例えばＳｉＯ2などの絶縁膜で電気的に絶縁されていてもよい。
また、電荷蓄積層と制御ゲートとは、島状半導体層の側壁の全周囲にわたって形成されていてもよいし、周囲の一部の領域を除く領域に形成されていてもよい。
さらに、１つの島状半導体層には、メモリセルが１個のみ形成されていてもよいし、２個以上形成されていてもよい。メモリセルが３個以上形成されている場合には、メモリセルの下部及び／又は上部に選択ゲートが形成され、この選択ゲートと島状半導体層とにより構成される選択トランジスタが形成されていることが好ましい。
【００１９】
電荷蓄積層と島状半導体層との間に形成される絶縁膜は、例えば、通常、トンネル絶縁膜として機能するものであり、少なくとも一部の領域で電荷を通過させ得るように形成されていればよい。つまり、島状半導体層のほぼ全面にわたってゲート絶縁膜として形成され、電荷蓄積層の直下の全領域又は一部の領域においてのみトンネル絶縁膜として配置されていればよい。この絶縁膜は、シリコン酸化膜、シリコン窒化膜、これらの積層膜（例えば、ＮＯ膜、ＮＯ膜、ＯＮＯ膜等）等により形成することができる。なお、この絶縁膜は、電荷を通過させ得る限り、均一な膜厚で形成されていてもよいし、部分的に薄膜状に形成されていてもよい。例えば、半導体装置に印加する電圧により適宜調整することができるが、例えば、シリコン酸化膜換算で７ｎｍ〜１５ｎｍ程度の膜厚が適当である。
以下においては、選択トランジスタのゲート電極は、下方ゲート電極を第二電極、上方ゲート電極を第五電極として示す。また、トンネル絶縁膜は第三絶縁膜、サイドウォールスペーサは第四絶縁膜、選択トランジスタを構成するゲート絶縁膜は第十三絶縁膜として示す。
また、上記半導体記憶装置は、島状半導体層にメモリセルの電荷蓄積状態を読み出すための不純物拡散層がメモリセルのソース又はドレイン（第一配線）として形成され、この不純物拡散層によって、半導体基板と島状半導体層とが電気的に絶縁している。さらに、複数の島状半導体層に形成された制御ゲートが一方向に連続的に配置されて制御ゲート線（第三配線）を構成する。また、島状半導体層には、別の不純物拡散層がメモリセルのドレイン又はソースとして形成されており、制御ゲート線と交差する方向の複数の不純物拡散層が電気的に接続されてビット線（第四配線）を構成する。
なお、制御ゲート線及びこれに直交するビット線は、三次元的にいずれの方向に形成されていてもよいが、以下においては、いずれも半導体基板に対して水平方向に形成された構成について説明する。
【００２０】
メモリセルアレイの平面図における実施の形態
本発明の半導体記憶装置におけるメモリセルアレイの平面図を図１〜図９に基づいて説明する。図１〜図９は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。なお、これらの図においては、メモリセルを選択するためのゲート電極（以下「選択ゲート」と記す）として第二の配線又は第五の配線である選択ゲート線、第三の配線である制御ゲート線、第四の配線であるビット線及び第一の配線であるソース線のレイアウトを含めて説明する。
図１は、メモリセルを形成する円柱状の島状半導体層が、例えば二種の平行線が直交する交点へそれぞれ配置するような配列をなし、例えば、島状半導体層が、縦、横方向に、互い違いにならずに整列しており、各々のメモリセルを選択、制御するための第一の配線層、第二の配線層、第三の配線層及び第四の配線層８４０は、それぞれ基板面に対して平行に配置されている。第四の配線層８４０と交差する方向であるＡ−Ａ’方向と第四の配線層８４０方向であるＢ−Ｂ’方向とで、島状半導体層の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図１ではＡ−Ａ’方向に連続して形成され、第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され、第二の配線層となる。島状半導体層の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体層の基板とは反対側に配置されてなる第四の配線層８４０とはメモリセルを形成する円柱状の島状半導体層のそれぞれに電気的に接続しており、例えば図１においては第二の配線層及び第三の配線層と交差する方向に第四の配線層８４０が形成されている。第一の配線層と電気的に接続するための端子は島状半導体層で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体層に被覆されてなる第二の導電膜で形成されている。第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子は、それぞれ第一のコンタクト部９１０、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３と接続している。図１では第一のコンタクト部９１０を介して第一の配線層８１０が半導体記憶装置上面に引き出されている。
なお、メモリセルを形成する円柱状の島状半導体層の配列は図１のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があれば、メモリセルを形成する円柱状の島状半導体層の配列は限定されない。
【００２１】
例えば、第一のコンタクト部９１０に接続されてなる島状半導体層は、図１ではＡ−Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部若しくは全てに配置してもよいし、第四の配線層８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよい。また、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３に接続されてなる第二の導電膜で被覆される島状半導体層は第一のコンタクト部９１０が配置されない側の端部に配置してもよいし、第一のコンタクト部９１０が配置される側の端部に連続して配置してもよいし、第四の配線層８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよいし、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２などを分割して配置してもよい。第一の配線層８１０や第四の配線層８４０は所望の配線が得られれば幅や形状は問わない。
【００２２】
また、島状半導体層の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることが必要である。例えば、図１では第一のコンタクト部９１０が接続している島状半導体層側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体層との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、第二の導電膜が第四の配線層８４０と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体層側面に形成される第一及び第二の導電膜の形状は問わない。また、第一の配線層と電気的に接続するための端子となる島状半導体層とメモリセルが形成されている島状半導体層にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより第一の配線層と電気的に接続するための端子となる島状半導体層の側面の第一の導電膜を全て取り除いてしまってもよい。
また、図１においては第二及び第三のコンタクト部は、島状半導体層頂上部を覆うように形成した第二の導電膜５２１〜５２４の上に形成しているが、各々接続できるのならば、第二及び第三の配線層の形状は問わない。
なお、図１では選択ゲート・トランジスタは複雑になるため省略している。また、図１では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面、Ｆ−Ｆ’断面を併記している。
【００２３】
図２は、メモリセルを形成する円柱状の島状半導体層が、例えば二種の平行線が直交せずに交差した点へそれぞれ配置するような配列をなし、各々のメモリセルを選択、制御するための第一の配線層及び第二の配線層及び第三の配線層及び第四の配線層は基板面に対し平行に配置されている。
第四の配線層８４０と交差する方向であるＡ−Ａ’方向と図中のＢ−Ｂ’方向で島状半導体層の配置間隔を変えることにより、各々のメモリセルの制御ゲートである第二の導電膜が一方向に、図２ではＡ−Ａ’方向に、連続して形成され第三の配線層となる。同様に選択ゲート・トランジスタのゲートである第二の導電膜が一方向に連続して形成され第二の配線層となる。さらに、島状半導体層の基板側に配置されてなる第一の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ’側の端部に設け、第二の配線層及び第三の配線層と電気的に接続するための端子を、例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ側の端部に設け、島状半導体層の基板とは反対側に配置されてなる第四の配線層８４０とはメモリセルを形成する円柱状の島状半導体層のそれぞれに電気的に接続しており、例えば図２においては第二の配線層及び第三の配線層と交差する方向に第四の配線層８４０が形成されている。第一の配線層と電気的に接続するための端子は島状半導体層で形成されており、第二の配線層及び第三の配線層と電気的に接続するための端子は島状半導体層に被覆されてなる第二の導電膜で形成されている。
第一の配線層、第二の配線層及び第三の配線層と電気的に接続するための端子はそれぞれ第一のコンタクト部９１０、第二のコンタクト部９２１、９２４、第三のコンタクト部９３２、９３３と接続している。図２では第一のコンタクト部９１０を介して第一の配線層８１０が半導体記憶装置上面に引き出されている。
【００２４】
なお、メモリセルを形成する円柱状の島状半導体層の配列は図２のような配列でなくてもよく、上述のような配線層の位置関係や電気的な接続関係があればメモリセルを形成する円柱状の島状半導体層の配列は限定しない。また、第一のコンタクト部９１０に接続されてなる島状半導体層は、図２ではＡ−Ａ’方向に接続するメモリセルのＡ’側の全ての端部に配置されているが、Ａ側の端部の一部又は全てに配置してもよいし、第四の配線層８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよい。第二のコンタクト部９２１や９２４、第三のコンタクト部９３２、９３３に接続されてなる第二の導電膜で被覆される島状半導体層は第一のコンタクト部９１０が配置されてない側の端部に配置してもよいし、第一のコンタクト部９１０が配置される側の端部に連続して配置してもよいし、第四の配線層８４０と交差する方向であるＡ−Ａ’方向に接続するメモリセルを形成している島状半導体層のいずれかに配置してもよいし、第二のコンタクト部９２１や９２４、第三のコンタクト部９３２などを分割して配置してもよい。第一の配線層８１０や第四の配線層８４０は所望の配線が得られれば幅や形状は問わない。
【００２５】
島状半導体層の基板側に配置されてなる第一の配線層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と自己整合で形成される場合、第一の配線層と電気的に接続するための端子となる島状半導体層が第二の導電膜で形成されてなる第二の配線層及び第三の配線層と電気的には絶縁されているが、絶縁膜を介して接する状態であることを要する。例えば図２では第一のコンタクト部９１０が接続している島状半導体層側面の一部に絶縁膜を介して第一の導電膜が形成されており、この第一の導電膜はメモリセルを形成している島状半導体層との間に配置されており、第一の導電膜の側面に絶縁膜を介して第二の導電膜が形成されており、この第二の導電膜は第四の配線層８４０と交差する方向であるＡ−Ａ’方向に、連続して形成されてなる第二の配線層及び第三の配線層と接続されている。このとき島状半導体層側面に形成される第一及び第二の導電膜の形状は問わない。第一の配線層と電気的に接続するための端子となる島状半導体層とメモリセルが形成されている島状半導体層にある第一の導電膜との距離を、例えば第二の導電膜の膜厚の２倍以下とすることにより、第一の配線層と電気的に接続するための端子となる島状半導体層の側面の第一の導電膜を全て取り除いてしまってもよい。また、図２においては第二及び第三のコンタクト部は、島状半導体層頂上部を覆うように形成した第二の導電膜２５２１〜２５２４の上に形成しているが、各々接続できるのならば第二及び第三の配線層の形状は問わない。
なお、図２では選択ゲート・トランジスタは複雑になるため省略している。また、図２では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
【００２６】
図３及び図４は、図１及び図２に対し、メモリセルを形成する島状半導体層の断面形状が四角形であり、図３と図４とで配置している向きがそれぞれ異なっている場合の例をそれぞれ示している。この島状半導体層の断面形状は円形や四角形に限らない。例えば楕円形や六角形あるいは八角形などでもよい。ただし、島状半導体層の大きさが加工限界近くである場合には、設計時に四角形や六角形や八角形など角をもつものであっても、フォト工程やエッチング工程などにより角が丸みを帯び、島状半導体層の断面形状は円形や楕円形に近づく。なお、図３及び図４では選択ゲート・トランジスタは複雑になるため省略している。
図５は、図１に対し、メモリセルを形成する島状半導体層に直列に形成するメモリセルの数を２つとし、選択ゲート・トランジスタを形成しない場合の一例を示している。また、図５では製造工程例に用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記している。
図６及び図７は、図１に対し、メモリセルを形成する島状半導体層の断面形状が楕円であり、楕円の長軸の向きが、それぞれＢ−Ｂ’方向及びＡ−Ａ’方向である場合を示している。この楕円の長軸の向きはＡ−Ａ’方向及びＢ−Ｂ’方向に限らず、どの方向に向いていてもよい。なお、図６及び図７では選択ゲート・トランジスタは複雑になるため省略している。
図８は図１に対し、島状半導体層１１０の側面に形成する第三の絶縁膜であるシリコン酸化膜４２０の半導体基板と平行な方向の膜厚を均一の厚さとせず、第三の絶縁膜であるシリコン酸化膜４２０の膜厚をＡ−Ａ’側の部分のみ厚くした場合の一例を示している。この場合、第三の絶縁膜であるシリコン酸化膜４２０のＢ−Ｂ’側の薄い部分のみをトンネル酸化膜として有効にすることで浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比が向上する。なお、図８では選択ゲート・トランジスタは複雑になるため省略している。
図９は、  図１に対し、島状半導体層１１０の側面に形成する第三の絶縁膜であるシリコン酸化膜４２０の半導体基板と平行な方向の膜厚を均一の厚さとせず、第三の絶縁膜であるシリコン酸化膜４２０の膜厚をＢ−Ｂ’側の部分のみ厚くした場合の一例を示している。この場合、第三の絶縁膜であるシリコン酸化膜４２０のＡ−Ａ’側の薄い部分のみをトンネル酸化膜として有効にすることで浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比が向上する。なお、図９では選択ゲート・トランジスタは複雑になるため省略している。
上記図１〜図９の配置及び構造は種々組み合わせて用いてもよい。
【００２７】
メモリセルアレイの断面図における実施の形態
図１０〜図３７は、電荷蓄積層として浮遊ゲートを有する半導体記憶装置であるＥＥＰＲＯＭのメモリセルアレイの断面図である。これらのうち、偶数の図面は図１のＡ−Ａ’断面図、奇数の図面はＢ−Ｂ’断面図を示す。
これらの半導体記憶装置は、ｐ型シリコン基板１００上に複数の柱状の島状半導体層１１０がマトリクス配列され、これら各島状半導体層１１０の上部と下部に選択ゲートとなる第二の電極又は第五の電極を有するトランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造となっている。すなわち、島状半導体層間の溝底部に所定厚みの第八の絶縁膜であるシリコン酸化膜４６０が配置され、島状半導体層１１０の周囲を取り囲むように、島状半導体層側壁にゲート絶縁膜を介して選択ゲート５００が配置され選択ゲート・トランジスタを構成し、この選択ゲート・トランジスタ上方に島状半導体層１１０の周囲を取り囲むように、島状半導体層側壁にトンネル酸化膜としての第三の絶縁膜であるシリコン酸化膜４２０を介して浮遊ゲート５１０が配置され、さらにその外側に複層膜からなる層間絶縁膜６１０を介して制御ゲート５２０が配置されてメモリ・トランジスタとした構造となっている。また、このメモリ・トランジスタを同様に複数個配置した上方に、上記と同様に選択ゲートとなる第五の電極５００を有する選択トランジスタを配置する。選択ゲート５００及び制御ゲート５２０は、図１及び図１１に示すように、一方向の複数のトランジスタについて連続的に配設されて、第二の配線又は第五の配線である選択ゲート線及び第三の配線である制御ゲート線となっている。半導体基板面には、メモリセルの活性領域が半導体基板に対してフローテイング状態となるようにメモリセルのソース拡散層７１０として配置され、さらに、各々のメモリセルの活性領域がフローテイング状態となるように拡散層７２０が配置され、各島状半導体層１１０の上面には各メモリセル毎のドレイン拡散層７２５が配置されている。このように配置されたメモリセルの間にはドレイン拡散層７２５の上部が露出されるよう第八の絶縁膜である酸化膜４６０が配置され、制御ゲート線と交差する方向のメモリセルのドレイン拡散層７２５を共通接続するビット線となるＡｌ配線８４０が配設されている。
【００２８】
なお、拡散層７２０の不純物濃度分布は均一であるよりも、例えば、不純物を島状半導体層１１０に導入し、熱拡散処理を行うことにより、島状半導体層１１０の表面から内側へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これにより拡散層７２０と島状半導体層１１０との接合耐圧が向上し、かつ寄生容量も減少する。同様に、ソース拡散層７１０の不純物濃度分布についても半導体基板１００の表面から半導体基板内部へ進む方向につれて徐々に濃度が薄くなるような分布をもつことが好ましい。これによりソース拡散層７１０と半導体基板１００との接合耐圧が向上し、かつ第一の配線層における寄生容量も減少する。
図１０及び図１１は、選択ゲート・トランジスタのゲート絶縁膜厚が、メモリ・トランジスタのゲート絶縁膜厚と等しい場合の例を示す。
図１２及び図１３は、図１０及び図１１に対し、層間絶縁膜６１０を単層膜で形成した場合の例を示す。
図１４及び図１５は、図１０及び図１１に対し、メモリセルにおいて制御ゲート５２０の膜厚が浮遊ゲート５１０の膜厚より厚く、第三の配線層の低抵抗化が容易に行える場合の例を示す。
図１６及び図１７は、図１０及び図１１に対し、第三の絶縁膜であるシリコン酸化膜４２０の表面が島状半導体層１１０の周囲よりも外側へ位置する場合の例を示す。
図１８及び図１９は、図１０及び図１１に対し、選択ゲート・トランジスタのゲートを一回の導電膜の堆積で形成せず、複数回、例えば２回の導電膜の堆積により形成する場合の例を示す。
【００２９】
図２０及び図２１は、図１０及び図１１に対し、メモリセルの制御ゲート５２０と浮遊ゲート５１０の材料が異なる場合の例を示す。
図２２及び図２３は、図１０及び図１１に対し、メモリセルの制御ゲート５２０の外周の大きさと選択ゲート・トランジスタのゲート５００の外周の大きさが異なる場合の例を示す。
図２４及び図２５は、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚より大きい場合の例を示す。
図２６及び図２７は、図２４及び図２５に対し、第三の絶縁膜であるシリコン酸化膜４２０及び第十三の絶縁膜であるシリコン酸化膜４８０の表面が島状半導体層１１０の周囲よりも外側へ位置する場合の例を示す。
図２８及び図２９は、各トランジスタの間に拡散層７２０が配置されない場合の例を示す。
図３０及び図３１は、拡散層７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である５００、５１０、５２０の間に配置する第三の電極である多結晶シリコン膜５３０を形成した場合の例を示す。
図３２及び図３３は、図３０及び図３１に対し、第三の電極である多結晶シリコン膜５３０の底部や上端の位置がそれぞれ選択ゲート・トランジスタのゲート５００の上端の位置と異なる場合の例を示す。なお、図１では、第三の電極である多結晶シリコン膜５３０は複雑になるため省略している。
図３４及び図３５は、半導体基板１００と島状半導体層１１０とが接続されるようにソース拡散層７１０を配置し、かつ隣り合うトランジスタの活性領域が接続されるように拡散層７２０を配置した場合において、読み出し又は消去時に与えられるソース拡散層７１０の電位と半導体基板１００に与えられる電位の電位差によりソース拡散層７１０と半導体基板又は島状半導体層１１０とからなるＰＮ接合の半導体基板１００又は島状半導体層１１０側に形成される空乏層により島状半導体層１１０と半導体基板１００とが電気的にフローテイング状態になり、かつ拡散層７２０の電位と島状半導体層１１０に与えられる電位の電位差により拡散層７２０と島状半導体層１１０とからなるＰＮ接合の島状半導体層１１０側に形成される空乏層により隣り合うトランジスタの活性領域が電気的に絶縁される場合の例を示す。
図３６及び図３７は、島状半導体層１１０はソース拡散層７１０によりフローテイング状態となっているが、各々のメモリセルの活性領域は拡散層７２０により電気的に絶縁されていない場合の例を示す。
【００３０】
メモリセルアレイの動作原理における実施の形態
このようにして構成された電荷蓄積層として浮遊ゲートを有するメモリセルは、電荷蓄積層に蓄積される電荷の状態によってメモリ機能を有する。
まず、ゲート電極として第２の電極を備えるトランジスタとゲート電極として第５の電極を備えるトランジスタを選択ゲート・トランジスタとして有し、これらの選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは正の整数)直列に接続した島状半導体層を有し、これらの島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備え、かつこのメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第４の配線がこれら島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばＮ×Ｌ個の第３の配線がメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置したときの読出し方法、書込み方法及び消去方法の一例についてそれぞれ述べる。
図３８は、上記メモリセルアレイ構造の等価回路を示す。なおメモリセルの書込みの定義を、例えばメモリセルの閾値を０．５Ｖ以上、消去の定義を、例えばメモリセルの閾値を−０．５Ｖ以下とした場合について述べる。
読出し方法の一例として、図３９に読出しにおける各電極に与える電位のタイミングの一例を示す。
最初に、第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線（4-1〜4-M）、第５の配線（5-1〜5-N）それぞれに例えば０Ｖを与えた状態から、第４の配線（4-i）に、例えば３Ｖを与え、その後、第２の配線（2-j）に、例えば３Ｖを与え、第５の配線（5-j）に、例えば３Ｖを与え、その後、第３の配線（3-j-h）以外の第３の配線（≠3-j-h）に、例えば３Ｖを与えることで、第４の配線（4-i）を流れる電流又は第１の配線（1-j）に流れる電流により“0”、“1”を判定する。
【００３１】
その後、第３の配線（3-j-h）以外の第３の配線（≠3-j-h）を、例えば０Ｖに戻し、第２の配線（≠2-j）及び第５の配線（≠5-j）を、例えば０Ｖに戻し、第４の配線（4-i）を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、上述においては第３の配線（3-j-h）をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べたが、第３の配線（3-j-h）以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の読出し方法についても同様に行う。また、第３の配線（3-j-L）から第３の配線（3-j-1）まで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。さらに第３の配線（3-j-h）に接続している複数又は全てのメモリセルの読出しを同時に行ってもよい。
以上、複数（例えばL個）の直列に並んだメモリセルと、直列に並んだメモリセルを間にはさむように形成した選択ゲート・トランジスタをもつ島状半導体層をM×N個に配列し、第１の配線と第３の配線が平行に配置している場合の読出し動作原理の一例を述べたが、このように複数のメモリセル部の上部と下部に選択ゲートを配置することで、メモリセルトランジスタが過剰消去の状態、すなわちしきい値が負の状態である場合に、非選択セルが、例えば読出しゲート電圧０Ｖでセル電流の流れる現象の防止を行う。
つづいて、書込み方法の一例として、図４０に書込みにおける各電極に与える電位のタイミングの一例を示す。
【００３２】
最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N))それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-i)以外である第４の配線(≠4-i)に、例えば３Ｖを与え、その後、第５の配線(5-j)に、例えば１Ｖを与え、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)に、例えば３Ｖを与え、その後、第３の配線(3-j-h)に、例えば２０Ｖを与え、この状態を所望の時間保持することにより選択セルのチャネル部と制御ゲート間のみに高電位が印加される状態をつくり、Ｆ−Ｎトンネリング現象により、チャネル部より電荷蓄積層へ電子を注入する。なお第４の配線(4-i)を除く第４の配線(≠4-i)に、例えば３Ｖを与えることにより選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタはカットオフし、書込みは行われない。
その後、例えば第３の配線(3-j-h)を、例えば０Ｖに戻してから、第２の配線(2-j)及び第５の配線(5-j) を、例えば０Ｖに戻し、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を、例えば０Ｖに戻し、その後、第４の配線  (4-i)を、例えば０Ｖに戻す。
この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならば、いかなる電位の組み合わせでもよい。また、上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べてきたが、第３の配線(3-j-h)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。第３の配線(3-j-L)から第３の配線(3-j-1)まで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第３の配線(3-j-h)に接続している複数又は全てのメモリセルの書込みを同時に行ってもよい。
【００３３】
選択セルを含まない島状半導体層内の第５の電極を備える選択ゲート・トランジスタをカットオフさせずに書込みを行う場合として、図４１に各電極に与える電位のタイミングの一例を示す。
最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-i)以外である第４の配線(≠4-i)に、例えば７Ｖを与え、その後、第５の配線(5-j)に、例えば２０Ｖを与え、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)に、例えば３Ｖを与え、その後、第３の配線(3-j-h)に、例えば２０Ｖを与え、この状態を所望の時間保持することにより選択セルのチャネル部と制御ゲート間に２０Ｖ程度の電位差を発生させ、Ｆ−Ｎトンネリング現象により、チャネル部より電荷蓄積層へ電子を注入し、書込みを行う。なお第３の配線(3-j-h)に接続する非選択セルのチャネル部と制御ゲート間には１３Ｖ程度の電位差が発生するが、選択セルの書込み時間内にこのセルの閾値を変動させるほどの十分な電子の注入は行われなれず、よってこのセルの書込みは実現しない。その後、例えば第３の配線(3-j-h)を、例えば０Ｖに戻してから、第５の配線(5-j) を、例えば０Ｖに戻し、その後、第３の配線(3-j-h)以外である第３の配線(≠3-j-h)を、例えば０Ｖに戻し、その後、第４の配線(≠4-i)を、例えば０Ｖに戻す。
【００３４】
この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならばいかなる電位の組み合わせでもよい。また、上述においては第３の配線(3-j-h)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べてきたが、第３の配線(3-j-h)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。第３の配線(3-j-L)から第３の配線(3-j-1)まで連続して書き込みしてもよいし、順番は逆でもよいし、順番はランダムでもよい。さらに第３の配線(3-j-h)に接続している複数又は全てのメモリセルの書込みを同時に行ってもよい。消去方法の一例として、図４２に消去における各電極に与える電位のタイミングの一例を示す。消去単位は図４３に示す選択範囲のように1ブロックあるいはチップ一括で行う。
最初に第１の配線(1-1〜1-N)、第２の配線(2-j)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-j)それぞれに、例えば０Ｖを与えた状態から、第４の配線(4-1〜4-M)に、例えば２０Ｖを与え、第１の配線(1-ｊ)に、例えば２０Ｖを与え、その後、第２の配線(2-j)に、例えば２０Ｖを与え、第５の配線(5-j)に、例えば２０Ｖを与え、この状態を所望の時間保持することにより選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜き消去を行う。
【００３５】
その後、第２の配線(2-j)及び第５の配線(5-j) を、例えば０Ｖに戻し、その後、第４の配線(4-1〜4-M) を、例えば０Ｖに戻し、第１の配線(1-ｊ) を、例えば０Ｖに戻す。
この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また与える電位は所望のセルの閾値を下げるための条件を満たすならばいかなる電位の組み合わせでもよい。上述においては第３の配線(3-j-1〜3-j-L)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べてきたが、第３の配線(3-j-1〜3-j-L)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。第３の配線(3-j-1〜3-j-L)に接続している全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-L)に接続している複数若しくは全てのメモリセルの消去を同時に行ってもよい。
つづいて、本発明の半導体記憶装置のアレイ構造の一例として、電荷蓄積層を有し制御ゲート電極として第３の電極を備えるメモリセルを２個直列に接続した島状半導体層を有し、これらの島状半導体層を複数個、例えばM×N個(Ｍ、Ｎは正の整数)、備える場合で、かつ、これらのメモリセルアレイにおいて、半導体基板に平行に配置される複数、例えばM本の第４の配線がこれらの島状半導体層の各々の一方の端部に接続し、他方の端部には第１の配線が接続しており、また半導体基板に平行で、かつ第４の配線と交差する方向に配置される複数個、例えばN×２個の第３の配線はメモリセルの第３の電極と接続している場合において、第１の配線を第３の配線と平行に配置したときの読出し方法、書込み方法及び消去方法の一例についてそれぞれ述べる。
【００３６】
図４４に上記メモリセルアレイ構造の等価回路を示す。なお、メモリセルの書込みの定義を、例えばメモリセルの閾値を４Ｖ以上、消去の定義を、例えばメモリセルの閾値を０．５Ｖ以上、３Ｖ以下とした場合について述べる。
まず、読出し方法の一例として、図４５に読出しにおける各電極に与える電位のタイミングの一例を示す。
最初に第１の配線（1-1〜1-N）、第３配線(3-ｊ-1、3-ｊ-2)、第３配線(≠3-ｊ-1、≠3-ｊ-2)、第４の配線（4-1〜4-M）それぞれに、例えば０Ｖを与えた状態から、第４の配線（4-i）に、例えば１Ｖを与え、その後、第３の配線（3-j‐2）に、例えば５Ｖを与えることにより、第４の配線（4-i）を流れる電流又は第１の配線（1-j） (jは1≦j≦Nの正の整数)に流れる電流により“0”、“1”を判定する。
その後、第３の配線（3-j‐2）を、例えば０Ｖに戻し、その後、第４の配線（4-i）を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。また、上述においては第３の配線（3-j-1）をゲート電極とするメモリセルを選択セルとした場合の読出し方法について述べてきたが、第３の配線（3-j-1）以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の読出し方法についても同様に行う。
第３の配線（3-j-2）から第３の配線（3-j-1）まで連続して読み出してもよいし、順番は逆でもよいし、ランダムでもよい。さらに第３の配線（3-j-1）に接続している複数又は全てのメモリセルの読出しを同時に行ってもよい。
つづいて、書込み方法の一例として、図４６に書込みにおける各電極に与える電位のタイミングの一例を示す。
【００３７】
最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)、それぞれに例えば０Ｖを与えた状態から、第４の配線(4-i)以外である第４の配線(≠4-i)を開放状態にし、その後第４の配線(4-i)に、例えば６Ｖを与え、その後第３の配線(3-j-2)に、例えば６Ｖを与え、その後第３の配線(3-j-1)に例えば１２Ｖを与え、この状態を所望の時間保持することにより選択セルの高電位側拡散層近傍にチャネルホットエレクトロンを発生させ、かつ、第３の配線(3-j-1)に印加される高電位により選択セルの電荷蓄積層へ発生した電子を注入させて書込みを行う。
その後、例えば第３の配線(3-j-1)を、例えば０Ｖに戻してから第３の配線(3-j-2)を、例えば０Ｖに戻し、その後第４の配線(4-i)を、例えば０Ｖに戻し、その後第４の配線(≠4-i)を、例えば０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。与える電位は所望のセルの電荷蓄積層に負の電荷を一定量以上蓄積するための条件を満たすならばいかなる電位の組み合わせでもよい。上述においては第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の書込み方法について述べてきたが、第３の配線(3-j-1)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の書込み方法についても同様に行う。第３の配線(3-j-2)、第３の配線(3-j-1)の順序で書き込みしてもよいし、順番は逆でもよい。さらに第３の配線(3-j-1)に接続している複数又は全てのメモリセルの書込みを同時に行ってもよい。消去方法の一例として、図４７に消去における各電極に与える電位のタイミングの一例を示す。消去単位はブロック単位、1ワードラインあるいはブロック内の上段のみあるいは下段のみで行う。
【００３８】
最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)、それぞれに例えば０Ｖを与えた状態から、第４の配線(4-1〜4-M)を開放状態にし、その後第１の配線(1-j)に、例えば５Ｖを与え、その後、第３の配線(3-j-2)に、例えば５Ｖを与え、その後、第３の配線(3-j-1)に、例えば−１０Ｖを与え、この状態を所望の時間保持することにより選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現象により引き抜き消去を行う。
その後、第３の配線(3-j-1)を、例えば０Ｖに戻してから第３の配線(3-j-2)を、例えば０Ｖに戻し、その後、第１の配線(1-j)を、例えば０Ｖに戻し、その後、第４の配線(4-1〜4-M)を０Ｖに戻す。この際、それぞれの配線に電位を与えるタイミングは前後しても同時でもよい。与える電位は所望のセルの閾値を下げるための条件を満たすならばいかなる電位の組み合わせでもよい。上述においては第３の配線(3-j-1)をゲート電極とするメモリセルを選択セルとした場合の消去方法について述べたが、第３の配線(3-j-1)以外の第３の配線の１つをゲート電極とするメモリセルを選択セルとした場合の消去方法についても同様に行う。また、第３の配線(3-j-1〜3-j-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよいし、第３の配線(3-1-1〜3-N-2)に接続している複数又は全てのメモリセルの消去を同時に行ってもよい。
以上、読出し、書込み及び消去について、Ｐ型半導体で形成される複数の直列に並んだメモリセルと、直列に並んだメモリセルを間にはさむように形成した選択トランジスタをもつ島状半導体層、あるいはＰ型半導体で形成される２つの直列に並んだメモリセルをもつ島状半導体層を、M×N ( M,Nは正の整数)個に配列し第1の配線と第３の配線が平行に配置している場合の動作原理の一例をそれぞれ述べたが、例えばＮ型半導体で形成される島状半導体層の場合のように全ての電極の極性が入れ替わってもよい。このとき電位の大小関係は上述したものに対して反対になる。また上述の読出し、書込み及び消去の各動作例は第１の配線を第３の配線と平行に配置した場合について述べたが、第１の配線を第４の配線と平行に配置した場合、及び第１の配線をアレイ全体で共通にした場合においても、同様にそれぞれに対応する電位を与えることにより動作させることが可能である。第１の配線を第４の配線と平行に配置した場合はブロック単位でもビットライン単位でも消去が可能となる。
【００３９】
図４８及び図４９は、図３０及び図３１、図３２及び図３３で示される一実施例で、各トランジスタ間に拡散層７２０が配置されず、さらにメモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極である５００、５１０、５２０の間に配置する第三の導電膜である多結晶シリコン膜５３０を形成した場合のメモリセルアレイの一部分を示す等価回路図である。
図４８は、一つの島状半導体層１１０に配置される構造として、各メモリ・トランジスタ及び選択ゲート・トランジスタのゲート電極の間に配置する第三の導電膜である多結晶シリコン膜５３０が形成される場合のメモリセルアレイの等価回路図を示す。図４９は、島状半導体層１１０が複数配置される場合の等価回路を示す。
以下、図４８の等価回路について説明する。
【００４０】
ゲート電極として第３２の電極３２を備えるトランジスタとゲート電極として第３５の電極３５を備えるトランジスタを選択ゲート・トランジスタとして有し、この選択ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲート電極として第３３の電極（33-h）(hは1≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを複数個、例えばL個直列に配置し、かつ、各トランジスタの間にゲート電極として第３６の電極を備えるトランジスタを配置した島状半導体層１１０において、第３４の電極３４がこれらの島状半導体層１１０の各々の一方の端部に接続し、他方の端部には第３１の電極３１が接続し、かつ複数の３６の電極が全て一つに接続し、第３６の電極３６として島状半導体層１１０に備えられる。
次に、図４９の等価回路について説明する。
以下、複数の島状半導体層１１０が配置されるメモリセルアレイにおいて、図４８で示される各島状半導体層１１０に配置される各回路素子の電極と各配線の接続関係を示す。
これらの島状半導体層１１０を複数個、例えばM×N個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備え、かつ、これらのメモリセルアレイにおいて、半導体基板に平行に配置される複数本、例えばＭ本の第３４の配線が各々の島状半導体層１１０に備える上述の第３４の電極３４とそれぞれ接続する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ×Ｌ本の第３３の配線は各々のメモリセルの上述の第３３の電極(33-h)と接続する。また、第３４の配線と交差する方向に配置される複数本、例えばＮ本の第３１の配線が各々の島状半導体層１１０に備える上述の第３１の電極３１と接続し、かつ、第３１の配線を第３３の配線と平行に配置する。また、半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３２の配線は各々のメモリセルの上述の第３２の電極３２と接続し、同様に半導体基板に平行で、かつ第３４の配線３４と交差する方向に配置される複数本、例えばＮ本の第３５の配線は各々のメモリセルの上述の第３５の電極３５と接続する。また各々の島状半導体層１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続する。
【００４１】
なお、各々の島状半導体層１１０に備える上述の第３６の電極３６は第３６の配線によって全て一つに接続しなくてもよく、第３６の配線によってメモリセルアレイを２つ以上に分割して接続してもよい。つまり各々の第３６の電極を、例えばブロック毎に接続するような構造をとってもよい。
選択ゲートトランジスタと選択ゲートトランジスタに隣接するメモリセル及び隣接するメモリセル同士が不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセル及びメモリセル同士の間隔が３０ｎｍ以下と選択トランジスタとメモリセル及びメモリセル同士が不純物拡散層を介して接続されている場合に比べて非常に接近した構造をもつ場合の動作原理について述べる。
隣接する素子が十分接近していると、選択ゲートトランジスタのゲートやメモリセルの制御ゲートに印加される閾値以上の電位により形成するチャネルは隣接する素子のチャネルと接続し、全ての素子のゲートに閾値以上の電位が与えられる場合、全ての素子をチャネルは繋がることになる。この状態は選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合とほぼ等価なため、動作原理も選択トランジスタとメモリセルやメモリセルが不純物拡散層を介して接続されている場合と同様である。
選択ゲートトランジスタやメモリセルが不純物拡散層を介して繋がっておらず、代わりに選択トランジスタとメモリセルやメモリセルのゲート電極の間に第三の導電膜が配置された構造をもつ場合の動作原理について述べる。
第三の導電膜は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜を介して島状半導体層と接続している。即ち、第三の導電膜と該絶縁膜と島状半導体層はＭＩＳキャパシタを形成している。第三の導電膜に島状半導体層と絶縁膜との界面に反転層が形成するような電位を与えるとチャネルが形成する。形成したチャネルは隣接する素子にとっては各素子を接続する不純物拡散層と同じ働きをする。そのため、第三の導電膜にチャネルを形成し得る電位が与えられている場合、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。また第三の導電膜にチャネルを形成し得る電位が与えられていなくても、例えば島状半導体層がＰ型半導体の場合、電荷蓄積層から電子を引き抜く場合には、選択ゲートトランジスタやメモリセルが不純物拡散層を介して接続している場合と同様な動作となる。
【００４２】
メモリセルアレイの製造方法における実施の形態
従来例に対し柱状に加工された半導体基板又は半導体層に形成された各々のメモリセルの活性領域を半導体基板に対してフローテイング状態となるように不純物拡散層を形成し、さらに、半導体基板又は半導体層を最小加工寸法以下で形成する実施の形態を説明する。
製造例１
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面に異方性をもつトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
なお、図５０〜図７０及び図７１〜図９０は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。また、図９１〜図９６は各工程における島状半導体層の平面図であり、そのうち図９１、図９３〜図９５は島状半導体層のみの拡大平面図である。
まず、半導体基板となる、例えばｐ型シリコン基板１００の表面にマスク層となる第一の絶縁膜として、例えばシリコン窒化膜３１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングされたレジスト Ｒ１をマスクとして用いて（図５０及び図７１）、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。そして第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるｐ型シリコン基板１００を２０００〜２００００ｎｍエッチングして、格子縞状の第一の溝部２１０を形成する（図５１及び図７２）。これにより、半導体基板であるｐ型シリコン基板１００は、柱状をなして複数の島状半導体層１１０に絶縁される。ここで例えば、形成した島状半導体層１１０の形状がほぼ円柱に近い形となる場合を考える。なお、半導体基板としては、シリコン基板のほか、ゲルマニウム等の元素半導体基板、ＧａＡｓ、ＺｎＳｅ等の化合物半導体基板、シリコンゲルマニウム等の混晶の半導体基板等を使用することができる。また、バルク基板のみならず、ＳＯＩ基板、多層ＳＯＩ基板等を用いてもよい。なかでも、シリコン基板が好ましい。
【００４３】
次に、第二の絶縁膜として熱酸化膜４１０を形成する際、島状半導体層１１０側面の半導体基板１００に対して平行な方向への熱酸化膜の成長速度が結晶方位によって異方性がある場合、例えば島状半導体層１１０がシリコンで作られており、図９１（ａ）に示すようにＡ−Ａ’方向及びＢ−Ｂ’方向がシリコン結晶の＜110＞方向であり、Ｃ−Ｃ’方向及びＤ−Ｄ’方向がシリコン結晶の＜100＞方向とした場合には、シリコン結晶は、＜110＞方向の酸化速度が＜100＞方向より早くなり易いため、半導体基板１００に対して平行な方向への酸化膜厚に異方性ができる。その結果、図９１（ｂ），９１（ｃ）及び図９２に示すように、島状半導体層１１０は円柱からやや四角柱に近い形になる(図５２及び図７３)。また、第二の絶縁膜として熱酸化膜４１０に異方性ができる別の例として、図９４（ａ）〜９４（ｃ）に示すように、島状半導体層１１０の形状が、島状半導体層１１０を反応性イオンエッチングにより形成する際、周囲の影響を受けて、例えば、八角形になったり、図９４（ａ）に対して、例えば、＋２２．５°（図９４（ｂ））又は−２２．５°（図９４（ｃ））ずれることがある。また、さらに別の例として、図９５（ａ）に示すように、熱酸化膜４１０の外周の形状が円形である場合、図９５（ｂ）に示すように、例えば、＋４５°すれる場合、図９５（ｃ）に示すように、島状半導体層１１０と熱酸化膜４１０との界面の形状が円形である場合、図９５（ｄ）に示すように、例えば、＋４５°すれる場合もある。
例えば、酸素雰囲気中において、８００〜９００℃程度の温度で１０〜１００分間程度の反応律速酸化を行う。本発明は、上記手法に限らず、島状半導体層１１０の側面に少なくとも２種類の膜厚が形成される条件であればよい。
この時、島状半導体層１１０が最小加工寸法で形成されていた場合、熱酸化膜４１０の形成により島状半導体層１１０の大きさが小さくなる。つまり、最小加工寸法以下に形成される。
【００４４】
次に、例えば等方性エッチングにより各島状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去し、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入に関しては島状半導体層１１０の表面を第二の絶縁膜である熱酸化膜４１０で被覆する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定しない。
つづいて第二の絶縁膜である熱酸化膜４１０を除去し、熱酸化によりトンネル酸化膜として第三の絶縁膜であるシリコン酸化膜４２０を形成すると（図５３及び図７４）、同様に熱酸化速度の異方性により酸化膜厚に異方性ができ、島状半導体層１１０はさらに四角柱に近い形になる。この場合、シリコン結晶の＜100＞であるＣ−Ｃ’方向及びＤ−Ｄ’方向へ成長する酸化膜が薄いため、トンネル酸化膜としてはＣ−Ｃ’方向及びＤ−Ｄ’方向へ成長する酸化膜が有効となり、実質的にトンネル酸化膜の面積を減少させることになり、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比が向上する。
また、Ａ−Ａ’方向及びＢ−Ｂ’方向がシリコン結晶の＜100＞方向であり、Ｃ−Ｃ’方向及びＤ−Ｄ’方向がシリコン結晶の＜110＞方向とした場合（図９５、図９６）には、先に述べたＡ−Ａ’方向及びＢ−Ｂ’方向がシリコン結晶の＜110＞方向であり、Ｃ−Ｃ’方向及びＤ−Ｄ’方向がシリコン結晶の＜100＞方向とした場合と同様に行うと、トンネル酸化膜として第三の絶縁膜であるシリコン酸化膜４２０を形成後には、島状半導体層は菱柱に近い形となって得られる(図９５)。この場合でも、実質的なトンネル酸化膜の面積減少効果があるため、浮遊ゲートと島状半導体層との容量に対する浮遊ゲートと制御ゲートとの容量の比が向上する。
【００４５】
また、上記のように、島状半導体層１１０を加工した場合、島状半導体層１１０の形状が、ほぼ円柱にならなくてもよく、例えば、多角形、楕円形等の種々の形状であってもよい。第３の絶縁膜を形成した場合、島状半導体層１１０の形状が四角柱であってもよく、島状半導体層１１０の側面に少なくとも２種類の膜厚が形成されればよい。
この際、トンネル酸化膜は熱酸化膜に限らず、窒素酸化膜でもよい。つづいて第一の導電膜となる、例えば多結晶シリコン膜５１０を５０ｎｍ〜２００ｎｍ程度堆積した（図５４及び図７５）後、ＣＶＤ法により第四の絶縁膜として、例えばシリコン窒化膜３２１を５〜５０ｎｍ堆積させる。
つづいて、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォール状に残存させ（図５５及び図７６）、格子縞状の第一の溝部２１０にＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜４３１を５０ｎｍ〜５００ｎｍ堆積する（図５６及び図７７）。
格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋む（図５７及び図７８）。
第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより、第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ残存させるようエッチングを行う（図５８及び図７９）。この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となる。
【００４６】
この窪みに第六の絶縁膜としてシリコン酸化膜４４１を３〜３０ｎｍ堆積する。この際、第六の絶縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。なお、第一の導電膜である多結晶シリコン膜５１０の側壁にも酸化膜４４１堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の酸化膜４４１を除去する。これにより、前記窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。
つづいて、同様にＣＶＤ法により第四の絶縁膜であるシリコン窒化膜３２２を５〜５０ｎｍ堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォール状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる（図５９及び図８０）。
その後、同様に第五の絶縁膜であるシリコン酸化膜４３２を埋めこみ、サイドウォール状の第四の絶縁膜であるシリコン窒化膜３２２の上部に、第六の絶縁膜と同様に第六の絶縁膜であるシリコン酸化膜４４２を配置する。その後、同様に第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２３のサイドウォールを形成する（図６０及び図８１）。
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールを形成する（図６１及び図８２）。
等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う。
【００４７】
第一の導電膜である多結晶シリコン膜５１０を第一の導電膜である多結晶シリコン膜５１１〜５１４に分割形成する手段として、 第四の絶縁膜であるシリコン窒化膜３２１〜３２４をマスクに、例えば熱酸化により分離形成を行ってもよい。また、エッチングと熱酸化を組み合わせて分離形成を行ってもよい。
分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば、拡散法（例えば、固層気相拡散又は気相拡散等）を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０21／ｃｍ3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図６２及び図８３）。例えば、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、燐を１×１０13〜１×１０15／ｃｍ2程度のドーズが挙げられる。第一の配線層である不純物拡散層７１０の形成するタイミングはN型半導体層７２１〜７２４の形成と同時でなくてもよい。例えば、第二の絶縁膜である熱酸化膜４１０形成後に、例えばイオン注入法などにより第一の配線層である不純物拡散層７１０の形成を行ってもよいし、例えば、第三の絶縁膜であるシリコン酸化膜４２０の形成後に行ってもよい。また、先に述べたタイミングを組み合わせて複数回行ってもよい。
その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を５ｎｍ〜５０ｎｍ選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のＰ型領域を電気的にフローティング状態とする（図６３及び図８４）。また、第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。
【００４８】
その後、第四の絶縁膜であるシリコン窒化膜サイドウォール３２１〜３２４を、例えば等方性エッチングにより除去した後、ＣＶＤ法により第八の絶縁膜となるシリコン酸化膜４６１を５０〜５００ｎｍ堆積し、異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を埋設するように酸化膜４６１を埋めこむ。
第一の導電膜である多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であるシリコン酸化膜４５０に、第九の絶縁膜となる、例えばシリコン窒化膜３３１を５〜５０ｎｍ堆積し、サイドウォールを形成する（図６４及び図８５）。
つづいて、第一の導電膜である多結晶シリコン膜５１１の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜４６１をエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜５２１を１５ｎｍ〜１５０ｎｍ堆積する（図６５及び図８６）。その後、図８６のように第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるｐ型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。
つづいて、第一の導電膜である多結晶シリコン膜５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２１をエッチバックし選択ゲートとする。その際、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜４６２を５０〜５００ｎｍ堆積し、異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２１の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜４６１を埋めこむ。
【００４９】
次に、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜３３１のサイドウォールを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する（図６６及び図８７）。この層間絶縁膜６１２は、例えばＯＮＯ膜とする。具体的には熱酸化法により多結晶シリコン膜表面に５〜１０ｎｍのシリコン酸化膜とＣＶＤ法により５〜１０ｎｍのシリコン窒化膜とさらに５〜１０ｎｍのシリコン酸化膜を順次堆積する。
つづいて同様に第二の導電膜となる多結晶シリコン膜５２２を１５〜１５０ｎｍ堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる（図６７及び８８）。このとき、図１のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。
その後、第八の絶縁膜であるシリコン酸化膜４６３を５０〜５００ｎｍ堆積し、異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように第八の絶縁膜である酸化膜４６３を埋めこむ。
同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させ（図６８及び図８９）、第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように酸化膜４６３を埋めこむ。
【００５０】
最上段第一の導電膜である多結晶シリコン膜５１４においては最下段第一の導電膜である多結晶シリコン膜５１１と同様に第一の導電膜である多結晶シリコン膜５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２４をエッチバックする。第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜となる、例えばシリコン酸化膜４６５を１００〜５００ｎｍ堆積し、エッチバック又はＣＭＰ法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、第四の配線層を第二又は第三の配線層と方向が交差するよう島状半導体層１１０の上部と接続する。
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する（図６９及び図９０）。なお、図６９では、メタル配線がアライメントズレなく不純物拡散層７２４上に配置されている状態を示しているが、アライメントズレが発生しても、図７０に示したように、メタル配線は不純物拡散層７２４に接続させることができる（以下の製造例についても同様）。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
また、熱酸化膜の異方性が得られれば、結晶方位は＜110＞と＜100＞の組み合わせでなくてもよく、また、材料はシリコンでなくてもよいし、島状半導体層が四角柱ではなく六角柱などの形に近くなってもよい。
また、この実施例では第一の絶縁膜であるシリコン窒化膜３１０、第四の絶縁膜であるシリコン窒化膜３２１、３２２、３２３、３２４、第九の絶縁膜であるシリコン窒化膜３３１のような半導体基板又は多結晶シリコン膜の表面に形成される膜はシリコン表面側からシリコン酸化膜/シリコン窒化膜の複層膜としてもよい。
シリコン酸化膜の埋め込みに用いる際のシリコン酸化膜の形成手段はＣＶＤ法に限らず、例えばシリコン酸化膜を回転塗布により形成してもよい。
【００５１】
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二又は第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二又は第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態、すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
さらに、上記製造例では、ｐ型半導体基板に格子島状の第１の溝部２１０を形成しているが、ｎ型半導体基板内に形成されたｐ型不純物拡散層又はｐ型半導体基板内に形成されたｎ型不純物拡散層内に、半導体基板と同じ導電型の不純物拡散層が形成され、この不純物拡散層上に格子島状の第１の溝部２１０を形成してもよい。
また、島状半導体層内に形成された基板と逆導電型の不純物拡散層内に、半導体基板と同じ導電型の不純物拡散層が形成されていてもよい。
この製造例は、以降の種々の製造例に適用することができる。
【００５２】
製造例２
先の製造例１に対して、トンネル酸化膜を柱状をなす島状半導体層１１０の周囲の一部に形成するための具体的な製造工程例を次に示す。
なお、図９７〜図１０４及び図１０５〜図１１２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面図である。
本実施例では第二の絶縁膜である熱酸化膜４１０をエッチング除去し、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行うまで（図９７及び図１０５）は、先の製造例１と同様である。
その後、第五の絶縁膜として、例えばシリコン酸化膜４３０を５０〜２００ｎｍ堆積し、反応性イオンエッチングにより島状半導体層１１０の側壁にサイドウォール状に残存させ、第四の絶縁膜として、例えばシリコン窒化膜３２０を堆積し、図１のＡ−Ａ’方向について島状半導体層１１０が第四の絶縁膜であるシリコン窒化膜３２０を介して連続するようにし、Ｂ−Ｂ’方向については連続しない状態にする（図９８及び図１０６）。なお、Ａ−Ａ’方向についてもＢ−Ｂ’方向についても島状半導体層１１０を第四の絶縁膜であるシリコン窒化膜３２０を介して連続するようにし、後から公知のフォトリソグラフィ技術によりパターンニングされたレジストを用いて第四の絶縁膜であるシリコン窒化膜３２０をＢ−Ｂ’方向について分離してもよい。
次に、第四の絶縁膜であるシリコン窒化膜３２０を等方性エッチングすることにより、Ｂ−Ｂ’方向については第五の絶縁膜であるシリコン酸化膜４３０が露出するようにし、Ａ−Ａ’方向についてはまだ島状半導体層１１０が第四の絶縁膜であるシリコン窒化膜３２０を介して連続している状態を保つようにする（図９９及び図１０７）。つまり第五の絶縁膜であるシリコン酸化膜４３０の周囲の一部に第四の絶縁膜であるシリコン窒化膜３２０を残存させる。
つづいて、第四の絶縁膜であるシリコン窒化膜３２０と島状半導体層１１０に挟まれた領域に第五の絶縁膜であるシリコン酸化膜４３０を残存させるよう、第五の絶縁膜であるシリコン酸化膜４３０の露出している部分を等方性エッチングにより除去する（図１００及び図１０８）。
その後、第四の絶縁膜であるシリコン窒化膜３２０を等方性エッチングにより除去する（図１０１及び図１０９）。この際第一の絶縁膜であるシリコン窒化膜３１０が完全に除去されないようエッチング量を調整する。
つづいて、例えば熱酸化法を用いて露出した各島状半導体層１１０の周囲に１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図１０２及び図１１０）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。
その後、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０ｎｍ〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる（図１０３〜図１０４及び図１１１〜図１１２）。これにより島状半導体層１１０のＡ−Ａ’方向に互いに面する領域には第五の絶縁膜であるシリコン酸化膜４３０が残存し、トンネル酸化膜が形成されない。従って、本実施例においてはメモリセルにおける浮遊ゲートと制御ゲートの面する領域に対するトンネル酸化膜面積が小さくなり、カップリング比向上に繋がる利点を有する。
【００５３】
製造例３
先の製造例１に対して、トンネル酸化膜を柱状をなす島状半導体層１１０の周囲の一部に形成する一例として図１におけるＡ−Ａ’方向に面する領域にのみトンネル酸化膜を形成するための具体的な製造工程例を次に示す。
なお、図１１３〜図１２２及び図１２３〜図１３２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
本実施例では第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるｐ型シリコン基板１００を２０００〜２００００ｎｍエッチングして、格子縞状の溝２１０を形成するまで（図１１３及び図１２３）は先の製造例１と同様である。
その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜４１０を１０ｎｍ〜１００ｎｍ程度形成する（図１１４及び図１２４）。
つづいて、第四の絶縁膜として、例えばシリコン窒化膜３２０を５０ｎｍ〜５００ｎｍ程度堆積し、図９のＡ−Ａ’方向について島状半導体層１１０が第二の絶縁膜である熱酸化膜４１０を介して連続するようにし、Ｂ−Ｂ’方向については連続しない状態にする（図１１５及び図１２５）。
その後、第四の絶縁膜であるシリコン窒化膜３２０を等方性エッチングによりエッチングし、島状半導体層１１０のＡ−Ａ’方向に面する第四の絶縁膜であるシリコン窒化膜３２０のみ残存させる（図１１６及び図１２６）。すなわちＢ−Ｂ’方向については第二の絶縁膜である熱酸化膜４１０が露出する状態にする。なお、Ａ−Ａ’方向についてもＢ−Ｂ’方向についても島状半導体層１１０を第二の絶縁膜である熱酸化膜４１０及び第四の絶縁膜であるシリコン窒化膜３２０を介して連続するようにし、後から公知のフォトリソグラフィ技術によりパターンニングされたレジストを用いて第四の絶縁膜であるシリコン窒化膜３２０をＢ−Ｂ’方向について分離してもよい。
その後、露出した第二の絶縁膜である熱酸化膜４１０に対してさらに酸化を行うことにより第二の絶縁膜である熱酸化膜４１１を形成する（図１１７及び図１２７）。
【００５４】
第四の絶縁膜であるシリコン窒化膜３２０を等方性エッチングにより除去する（図１１８及び図１２８）。この際第一の絶縁膜であるシリコン窒化膜３１０が完全に除去されないようエッチング量を調整する。
つづいて、等方性エッチングにより第二の絶縁膜である熱酸化膜４１０の膜厚程度のシリコン酸化膜を除去することにより、Ａ−Ａ’方向に互いに面する領域において島状半導体層１１０を露出させる（図１１９及び図１２９）。
次に、例えば熱酸化法を用いて露出した各島状半導体層１１０の表面に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図１２０及び図１３０）。この際トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。なお、上記第三の絶縁膜であるシリコン酸化膜４２０を形成した時点で、第二の絶縁膜である熱酸化膜４１０は、トンネル電流により電荷蓄積層の電荷の状態に影響を与えないように膜厚及びエッチング量を予め設定しておく。
その後、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０ｎｍ〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる（図１２１〜図１２２及び図１３１から図１３２）。これにより島状半導体層１１０のＢ−Ｂ’方向に互いに面する領域には第二の絶縁膜である熱酸化膜４１１が残存し、トンネル酸化膜が形成されない。従って本実施例においてはメモリセルにおける浮遊ゲートと制御ゲートの面する領域に対するトンネル酸化膜面積が小さくなり、カップリング比向上に繋がる利点を有する。
【００５５】
製造例４
先の製造例１に対して、トンネル酸化膜を柱状をなす島状半導体層１１０の周囲の一部に形成するための具体的な製造工程例を次に示す。
なお、図１３３〜図１４３及び図１４４〜図１４６はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面図である。
本実施例では第二の絶縁膜である熱酸化膜４１０を形成し（図１３３及び図１４４）、その後、第二の絶縁膜である熱酸化膜４１０をエッチング除去し、必要に応じて、例えば斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行うまでは先の製造例１と同様である。
その後、第二十八の絶縁膜として、例えばシリコン酸化膜４５２を５〜５０ｎｍ程度堆積し、異方性エッチングにより島状半導体層１１０の側壁にサイドウォール状に残存させる。この際、第二十八の絶縁膜であるシリコン酸化膜４５２は熱酸化により形成してもよく、また、第二の絶縁膜である熱酸化膜４１０を除去せずに用いてもよい。また、第二十八の絶縁膜であるシリコン酸化膜４５２をサイドウォール状にせず、第二十八の絶縁膜であるシリコン酸化膜４５２を堆積し、そのまま用いてもよい。
さらに第二十七の絶縁膜として、例えばシリコン窒化膜３６２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる。
次に、第二十五の絶縁膜として、例えばシリコン酸化膜４３５を５０〜５００ｎｍ堆積し、その後、例えば等方性エッチングにより後工程で形成する第一の導電膜５１２の少なくとも上端部に達する程度まで埋め込む（図１３４及び図１４５）。
【００５６】
第二十五の絶縁膜であるシリコン酸化膜４３５をマスクに、第二十七の絶縁膜であるシリコン窒化膜３６２を、等方性エッチングにより第二十八の絶縁膜であるシリコン酸化膜４５２と第二十五の絶縁膜であるシリコン酸化膜４３５の間にのみ残存させるようエッチングを行う（図１３５及び図１４６）。この際、第二十五の絶縁膜であるシリコン酸化膜４３５の上面より第二十七の絶縁膜であるシリコン窒化膜３６２が窪みを生じた状態となる。
この窪みに第二十六の絶縁膜として、例えばシリコン酸化膜４４５を３〜３０ｎｍ堆積する（図１３６及び図１４７）。この際、第二十六の絶縁膜であるシリコン酸化膜４４５の膜厚は、第二十七の絶縁膜であるシリコン窒化膜３６２の約半分程度以上の膜であれば上記窪みが埋まる。なお、第二十八の絶縁膜であるシリコン酸化膜４５２の側壁にも第二十六の絶縁膜であるシリコン酸化膜４４５が堆積するため、例えば等方性エッチングにより第二十八の絶縁膜であるシリコン酸化膜４５２の側壁の第二十六の絶縁膜であるシリコン酸化膜４４５を除去する。なお、第二十五の絶縁膜であるシリコン酸化膜４３５の上面の第二十八の絶縁膜であるシリコン酸化膜４５２を一度除去し、再度同程度の膜を形成してもよい。これにより、前記窪み部には第二十六の絶縁膜であるシリコン酸化膜４４５が残存し、第二十七の絶縁膜であるシリコン窒化膜３６２は第二十五の絶縁膜であるシリコン酸化膜４３５、第二十六の絶縁膜であるシリコン酸化膜４４５によって埋没する（図１３７及び図１４８）。
つづいて第二十七の絶縁膜として、例えばシリコン窒化膜３６３を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる（図１３８及び１４９）。
その後、同様に第二十五の絶縁膜であるシリコン酸化膜４３６を埋め込み、サイドウォール状の第二十七の絶縁膜であるシリコン窒化膜３６３の上部に、第二十六の絶縁膜であるシリコン酸化膜４４５と同様に第二十六の絶縁膜であるシリコン酸化膜４４６を配置する。
次に、同様により島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介して第二十七の絶縁膜であるシリコン窒化膜３６４をサイドウォール状に残存させる（図１３９及び図１５０）。
その後、第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４をマスクに等方性エッチングにより第二十五の絶縁膜であるシリコン酸化膜４３５、４３６及び第二十六の絶縁膜であるシリコン酸化膜４４５、４４６及び第二十八の絶縁膜であるシリコン酸化膜４５２を除去する（図１４０及び図１５１）。
つづいて第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４を等方性エッチングにより除去し、例えばＣＶＤ法を用いて各島状半導体層１１０の周囲に１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図１４１及び図１５２）。この際、トンネル酸化膜は熱酸化膜に限らず、熱酸化膜又は、窒素酸化膜でもよい。また、第二十八の絶縁膜であるシリコン酸化膜４５２は第三の絶縁膜であるシリコン酸化膜４２０の形成に伴い膜厚が増加し、第三の絶縁膜であるシリコン酸化膜４２０よりも必ず厚い膜となる。
【００５７】
その後、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる（図１４２及び図１５３）。
なお、トンネル酸化膜となる第三の絶縁膜であるシリコン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半導体層１１０との間に形成されればよく、配置は限定しない。例えば、第一の導電膜である多結晶シリコン膜の上部若しくは下部に偏って形成されてもよいし、第三の絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散層と重なりをもつてもよい。その一例として図１４３及び図１５４を示す。
また、トンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を熱酸化法により形成した場合の一例を示す(図１５５〜図１５６及び図１５７〜１５８)。
さらに、第三の絶縁膜であるシリコン酸化膜４２０などを熱酸化法により形成する際、先の製造例１のように形成した熱酸化膜の膜厚が異方性をもっていてもよいし異方性をもっていなくてもよい。
上記方法により、島状半導体層１１０の側面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数有するメモリセルを有し、島状半導体層１１０を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲートを配置し、かつ、メモリ・トランジスタの浮遊ゲートの島状半導体層との間に配置するトンネル酸化膜の面積が浮遊ゲートの島状半導体層と接する面積よりも小さい、各々トランジスタの選択ゲート及び浮遊ゲートを一括で形成することができる。
【００５８】
製造例５
先の製造例１に対して、トンネル酸化膜を柱状をなす島状半導体層１１０の周囲の一部に形成するための具体的な製造工程例を次に示す。
なお、図１５９〜図１６０及び図１６１〜図１６２はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面図である。
本実施例では第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４をマスクに等方性エッチングにより第二十五の絶縁膜であるシリコン酸化膜４３５、４３６及び第二十六の絶縁膜であるシリコン酸化膜４４５、４４６及び第二十八の絶縁膜であるシリコン酸化膜４５２を除去するまでは先の製造例１と同様である。
つづいて、例えばＣＶＤ法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図１５９及び図１６１）。この際、トンネル酸化膜はＣＶＤ膜に限らず、熱酸化膜又は窒素酸化膜でもよい。
その後、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる（図１６０及び図１６２）。
また、第二十七の絶縁膜であるシリコン窒化膜３６２と３６３及び３６３と３６４の間に形成するトンネル酸化膜として用いる第三の絶縁膜であるシリコン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半導体層１１０との間に形成されればよく、配置は限定しない。例えば、第一の導電膜である多結晶シリコン膜の上部若しくは下部に偏って形成されてもよいし、第三の絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散層と重なりをもってもよい。
第三の絶縁膜であるシリコン酸化膜４２０を形成する際に第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４が残存しているところでは選択ゲート及び浮遊ゲートと島状半導体層１１０を介する絶縁膜が第二十八の絶縁膜であるシリコン酸化膜４５２及び第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４及び第三の絶縁膜であるシリコン酸化膜４２０によりMＯＮＯS構造となるが、選択ゲート及び浮遊ゲートと島状半導体層１１０、第二十八の絶縁膜であるシリコン酸化膜４５２の膜厚を制御することによりＭＯＮＯＳ構造のシリコン窒化膜へのトンネル電流を防止できる。
また、第三の絶縁膜であるシリコン酸化膜４２０などを熱酸化法により形成する際、先の製造例１のように形成した熱酸化膜の膜厚が異方性をもっていてもよいし異方性をもっていなくてもよい。
上記方法により、島状半導体層の上部と下部に選択ゲートを配置し、かつ、メモリ・トランジスタの浮遊ゲートの島状半導体層との間に配置するトンネル酸化膜の面積が浮遊ゲートの島状半導体層と接する面積よりも小さい、各々トランジスタの選択ゲート及び浮遊ゲートを一括で形成することができる。
【００５９】
製造例６
先の製造例１に対して、トンネル酸化膜を、柱状をなす島状半導体層１１０の周囲の一部に形成するための具体的な製造工程例を次に示す。
なお、図１６３〜図１７４及び図１７５〜図１８６は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面図である。
本実施例では半導体基板であるｐ型シリコン基板１００を、柱状をなして複数の島状半導体層１１０に分離するまで（図１６３及び図１７５）は先の製造例１と同様である。
その後、第二十五の絶縁膜として、例えばシリコン酸化膜４３５を５０〜５００ｎｍ堆積し、例えば等方性エッチングにより後工程で形成する第一の導電膜５１２の下端部に達しない程度まで埋め込む（図１６４及び１７６）。
つづいて、第二十八の絶縁膜として、例えばシリコン酸化膜４５２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁にサイドウォール状に残存させる。
さらに、第二十七の絶縁膜として、例えばシリコン窒化膜３６２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる（図１６５及び図１７７）。この際、第二十八の絶縁膜であるシリコン酸化膜４５２は形成しなくてもよいが、形成するほうが好ましい。また、第二十八の絶縁膜であるシリコン酸化膜４５２を堆積後、サイドウォール状に形成せずに第二十七の絶縁膜である.シリコン窒化膜３６２を堆積してもよい。
つづいて、第二十六の絶縁膜として、例えばシリコン酸化膜４４５を５０〜５００ｎｍ堆積し、例えば等方性エッチングにより後工程で形成する第一の導電膜５１２の少なくとも上端部に達する程度まで埋め込む（図１６６及び図１７８）。
【００６０】
その後、第二十六の絶縁膜であるシリコン酸化膜４４５をマスクとして、第二十七の絶縁膜であるシリコン窒化膜３６２及び第二十五の絶縁膜であるシリコン酸化膜４３５を等方性エッチングにより島状半導体層１１０と第二十六の絶縁膜であるシリコン酸化膜４４５の間にのみ残存させるようエッチングを行う（図１６７及び図１７９）。この際、第二十五の絶縁膜であるシリコン酸化膜４３５はエッチングしなくてもよい。
次に、第二十五の絶縁膜として、例えばシリコン酸化膜４３６を５０〜５００ｎｍ堆積し、例えば等方性エッチングにより後工程で形成する第一の導電膜５１３の下端部に達しない程度まで埋め込み、つづいて第二十八の絶縁膜として、例えばシリコン酸化膜４５３を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁にサイドウォール状に残存させる。
さらに、第二十七の絶縁膜として、例えばシリコン窒化膜３６３を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５３を介してサイドウォール状に残存させる（図１６８及び図１８０）。この際、第二十八の絶縁膜であるシリコン酸化膜４５３は形成しなくてもよいが、形成するほうが好ましい。また、第二十八の絶縁膜であるシリコン酸化膜４５３を堆積後、サイドウォール状に形成せずに第二十七の絶縁膜であるシリコン窒化膜３６３を堆積してもよい。
つづいて、第二十六の絶縁膜として、例えばシリコン酸化膜４４６を５０〜５００ｎｍ堆積し、例えば等方性エッチングにより後工程で形成する第一の導電膜５１３の少なくとも上端部に達する程度まで埋め込む。
その後、第二十六の絶縁膜であるシリコン酸化膜４４６をマスクとして第二十七の絶縁膜であるシリコン窒化膜３６３及び第二十五の絶縁膜であるシリコン酸化膜４３６を等方性エッチングにより島状半導体層１１０と第二十六の絶縁膜であるシリコン酸化膜４４６の間にのみ残存させるようエッチングを行う（図１６９及び図１８１）。
つづいて、第二十七の絶縁膜であるシリコン窒化膜３６２及び３６３をマスクに島状半導体層１１０の表面を酸化することで第二の絶縁膜となる、例えば熱酸化膜４１０を１０〜１００ｎｍ程度形成する（図１７０及び図１８２）。
その後、第二十七の絶縁膜であるシリコン窒化膜３６２、３６３及び第二十八の絶縁膜であるシリコン酸化膜４５２、４５３を等方性エッチングにより除去し、島状半導体層１１０を露出する（図１７１及び図１８３）。
必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、硼素１×１０11〜１×１０13／ｃｍ2程度のドーズが挙げられる。チャネルイオン注入の際には、島状半導体層１１０の多方向から注入される方が表面不純物濃度を均一とできるため好ましい。なお、島状半導体層１１０の表面からの不純物導入に関しては第二十五の絶縁膜であるシリコン酸化膜４３５を堆積する前に行ってもよいし、島状半導体層１１０を形成する前に導入を完了しておいてもよいし、島状半導体層１１０の不純物濃度分布が同等であれば手段を限定しない。
【００６１】
つづいて、例えば熱酸化法を用いて露出した各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図１７２及び図１８４）。このとき、第二の絶縁膜となる、例えばシリコン酸化膜４１１は第二の絶縁膜である熱酸化膜４１０がさらに膜厚が増加したものとする。トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。
その後、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる（図１７３及び図１８５）。
なお、トンネル酸化膜となる第三の絶縁膜であるシリコン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半導体層１１０との間に形成されればよく、配置は限定しない。例えば、図１７４及び図１８６のように第一の導電膜である多結晶シリコン膜の上部若しくは下部に偏って形成されてもよいし、第三の絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散層と重なりをもつてもよい。
また、第三の絶縁膜であるシリコン酸化膜４２０などを熱酸化法により形成する際、先の製造例１のように形成した熱酸化膜の膜厚が異方性をもっていてもよいし異方性をもっていなくてもよい。
上記方法により、島状半導体層の上部と下部に選択ゲートを配置し、かつ、メモリ・トランジスタの浮遊ゲートの島状半導体層との間に配置するトンネル酸化膜の面積が浮遊ゲートの島状半導体層と接する面積よりも小さい、各々トランジスタの選択ゲート及び浮遊ゲートを一括で形成することができる。
【００６２】
製造例７
先の製造例１に対して、トンネル酸化膜を柱状をなす島状半導体層１１０の周囲の一部に形成するための具体的な製造工程例を次に示す。
なお、図１８７〜図１９６、図２０７〜図２０９及び図１９７〜図２０６、図２１０〜図２１２は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面図である。
本実施例では第二の絶縁膜である熱酸化膜４１０を形成し、その後第二の絶縁膜である熱酸化膜４１０をエッチング除去し、必要に応じて、例えば斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行うまでは先の製造例１と同様である。
次に、第二十五の絶縁膜として、例えばシリコン酸化膜４３４を５０〜５００ｎｍ程度堆積し、その後、例えば等方性エッチングにより後工程で形成するＮ型半導体層である不純物拡散層７２１と重なりを有する位置まで埋め込む。
その後、第二十八の絶縁膜として、例えばシリコン酸化膜４５２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁にサイドウォール状に残存させる。この際、第二十八の絶縁膜であるシリコン酸化膜４５２は熱酸化により形成してもよく、また、第二の絶縁膜である熱酸化膜４１０を除去せずに用いてもよい。また、第二十八の絶縁膜であるシリコン酸化膜４５２をサイドウォール状にせず、第二十八の絶縁膜であるシリコン酸化膜４５２を堆積し、そのまま用いてもよい。
さらに、第二十七の絶縁膜として、例えばシリコン窒化膜３６２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる（図１８７及び図１９７）。
次に、第二十五の絶縁膜として、例えばシリコン酸化膜４３５を５０〜５００ｎｍ程度堆積し、その後、例えば等方性エッチングにより後工程で形成する第一の導電膜５１２の少なくとも上端部に達する程度まで埋め込む（図１８８及び図１９８）。
つづいて、第二十五の絶縁膜であるシリコン酸化膜４３５をマスクに、第二十七の絶縁膜であるシリコン窒化膜３６２を、等方性エッチングにより第二十八の絶縁膜であるシリコン酸化膜４５２と第二十五の絶縁膜であるシリコン酸化膜４３５の間にのみ残存させるようエッチングを行う（図１８９及び図１９９）。この際、第二十五の絶縁膜であるシリコン酸化膜４３５の上面より第二十七の絶縁膜であるシリコン窒化膜３６２が窪みを生じた状態となる。
この窪みに第二十六の絶縁膜としてシリコン酸化膜４４５を３〜３０ｎｍ堆積する（図１９０及び図２００）。この際、第二十六の絶縁膜であるシリコン酸化膜４４５の膜厚は第二十七の絶縁膜であるシリコン窒化膜３６２の約半分程度以上の膜であれば上記窪みが埋まる。第二十八の絶縁膜であるシリコン酸化膜４５２の側壁にも酸化膜４４１堆積するため、例えば等方性エッチングにより第二十八の絶縁膜であるシリコン酸化膜４５２の側壁の第二十六の絶縁膜であるシリコン酸化膜４４５を除去する。なお、第二十五の絶縁膜であるシリコン酸化膜４３５の上面の第二十八の絶縁膜であるシリコン酸化膜４５２を一度除去し、再度同程度の膜を形成してもよい。これにより、窪み部には第二十六の絶縁膜であるシリコン酸化膜４４５が残存し、第二十七の絶縁膜であるシリコン窒化膜３６２は第二十五の絶縁膜であるシリコン酸化膜４３５、第二十六の絶縁膜であるシリコン酸化膜４４５によって埋没する（図１９１及び図２０１）。
【００６３】
つづいて、第二十七の絶縁膜として、例えばシリコン窒化膜３６３を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる（図１９２及び図２０２）。
その後、同様に第二十五の絶縁膜であるシリコン酸化膜４３６を埋め込み、サイドウォール状の第二十七の絶縁膜であるシリコン窒化膜３６３の上部に、第二十六の絶縁膜であるシリコン酸化膜４４５と同様に第二十六の絶縁膜であるシリコン酸化膜４４６を配置する。
次に、同様により島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介して第二十七の絶縁膜であるシリコン窒化膜３６４をサイドウォール状に残存させる。
続いて、同様に第二十五の絶縁膜であるシリコン酸化膜４３７を将来形成するN型半導体層である不純物拡散層７２３と重なりを有する位置まで埋め込み、第二十七の絶縁膜であるシリコン窒化膜３６２及び３６３と同様に第二十八の絶縁膜であるシリコン酸化膜４５２と第二十五の絶縁膜であるシリコン酸化膜４３７の間にのみ第二十七の絶縁膜であるシリコン窒化膜３６４を残存させるようエッチングを行う（図１９３及び図２０３）。
その後、第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４をマスクに等方性エッチングにより第二十五の絶縁膜であるシリコン酸化膜４３５、４３６及び第二十六の絶縁膜であるシリコン酸化膜４４５、４４６及び第二十八の絶縁膜であるシリコン酸化膜４５２を除去する（図１９４及び図２０４）。
つづいて、例えばＣＶＤ法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図１９５及び２０５）。この際、トンネル酸化膜はＣＶＤ膜に限らず、熱酸化膜又は窒素酸化膜でもよい。
その後、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる（図１９６及び図２０６）。
【００６４】
なお、第二十七の絶縁膜であるシリコン窒化膜３６２と３６３及び３６３と３６４の間に形成するトンネル酸化膜として用いる第三の絶縁膜であるシリコン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半導体層１１０との間に形成されればよく、配置は限定しない。例えば、第一の導電膜である多結晶シリコン膜の上部若しくは下部に偏って形成されてもよいし、第三の絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散層と重なりをもつてもよい。
また、第三の絶縁膜であるシリコン酸化膜４２０を形成する際に第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４が残存しているところでは浮遊ゲートと島状半導体層１１０を介する絶縁膜が第二十八の絶縁膜であるシリコン酸化膜４５２及び第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４及び第三の絶縁膜であるシリコン酸化膜４２０によりＭＯＮＯＳ構造となるが、選択ゲート及び浮遊ゲートと島状半導体層１１０、第二十八の絶縁膜であるシリコン酸化膜４５２の膜厚を制御することによりＭＯＮＯＳ構造のシリコン窒化膜へのトンネル電流を防止できる。
第三の絶縁膜であるシリコン酸化膜４２０などを熱酸化法により形成する際、先の製造例１のように形成した熱酸化膜の膜厚が異方性をもっていてもよいし異方性をもっていなくてもよい。
また、必要に応じて、例えば斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行った後（図５０〜図５２及び図７１〜図７３）、第十一の絶縁膜となる、例えばシリコン酸化膜４７１を５０〜５００ｎｍ堆積し、異方性エッチング又は等方性エッチングにより下部の選択ゲートの上端が位置する高さ程度に第一の溝部２１０に埋めこみ、その後、第十二の絶縁膜となる、例えばシリコン窒化膜３４０を５〜５０ｎｍ堆積し、サイドウォールを形成し（図２０７及び２１０）、つづいて、第十一の絶縁膜と同様にシリコン酸化膜４７２を５０〜５００ｎｍ堆積し、異方性エッチング又は等方性エッチングにより上部の選択ゲートの下端が位置する高さ程度に第一の溝部２１０に埋めこみ、その後、第十一の絶縁膜であるシリコン酸化膜４７２をマスクに等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウォール３４０を部分的に除去し（図２０８及び図２１１）、つづいて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に熱酸化法を用いて第十三の絶縁膜となる１５〜２５ｎｍ程度の酸化膜４８０を形成し（図２０９及び図２１２）、その後、第十二の絶縁膜であるシリコン窒化膜サイドウォール３４０を除去し、第二十五の絶縁膜として、例えばシリコン酸化膜４３４を50〜500ｎｍ堆積する以降は本実施例と同様に行うことで、選択ゲート・トランジスタのゲート絶縁膜厚をメモリ・トランジスタのゲート絶縁膜厚より大きくする構造を採ってもよい。
また、第十二の絶縁膜であるシリコン窒化膜サイドウォール３４０を除去した後、他の製造例のいずれと組み合わせてもよい。
上記方法により、島状半導体層の上部と下部に選択ゲートを配置し、かつ、メモリ・トランジスタの浮遊ゲートの島状半導体層との間に配置するトンネル酸化膜の面積が浮遊ゲートの島状半導体層と接する面積よりも小さい、各々トランジスタの選択ゲート及び浮遊ゲートを一括で形成することができる。
【００６５】
製造例８
先の製造例１に対して、トンネル酸化膜を柱状をなす島状半導体層１１０の周囲の一部に形成するための具体的な製造工程例を次に示す。
なお、図２１３〜図２１６及び図２１７〜図２２０はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及び及びＢ−Ｂ’断面図である。
本実施例では第二の絶縁膜である熱酸化膜４１０を形成、その後第二の絶縁膜である熱酸化膜４１０をエッチング除去し、必要に応じて、例えば斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行うまでは先の製造例１と同様である。
つづいて、第五の絶縁膜として、例えばシリコン酸化膜４３１を格子縞状である第一の溝部２１０にＣＶＤ法により５０〜５００ｎｍ堆積し、格子縞状である第一の溝部２１０を所望の深さまでエッチバックし、第五の絶縁膜であるシリコン酸化膜４３１を所望の深さまで埋め込む。この際、第五の絶縁膜であるシリコン酸化膜４３１は、第二の絶縁膜である熱酸化膜４１０をエッチング除去せずに堆積し、所望の深さまでエッチバックを行ってもよい。
その後、例えばＣＶＤ法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第十三の絶縁膜として、例えばシリコン酸化膜４８１を形成する。この際、トンネル酸化膜はＣＶＤ酸化膜に限らず、熱酸化膜又は窒素酸化膜でもよい。
つづいて、第一の導電膜として、例えば多結晶シリコン膜５１１を５０〜２００ｎｍ程度堆積する（図２１３及び２１７）。
その後、例えば反応性イオンエッチングによりサイドウォール状に所望の高さだけ残存させる（図２１４及び２１８）。
つづいて、第五の絶縁膜として、例えばシリコン酸化膜４３2を５０〜５００ｎｍ堆積し、例えば等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３2を少なくとも第一の導電膜である多結晶シリコン膜５１１が露出しない程度エッチバックし、所望の深さまで埋め込む。
その後、第二十八の絶縁膜として、例えばシリコン酸化膜４５２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁にサイドウォール状に残存させる。この際、第二十八の絶縁膜であるシリコン酸化膜４５２は熱酸化により形成してもよく、また、第二の絶縁膜である熱酸化膜４１０を除去せずに用いてもよい。また、第二十八の絶縁膜であるシリコン酸化膜４５２をサイドウォール状にせず、第二十八の絶縁膜であるシリコン酸化膜４５２を堆積し、そのまま用いてもよい。
さらに、第二十七の絶縁膜として、例えばシリコン窒化膜３６２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる。
【００６６】
次に、第二十五の絶縁膜として、例えばシリコン酸化膜４３５を５０〜５００ｎｍ堆積し、その後、例えば等方性エッチングにより、後工程で形成する第一の導電膜５１２の少なくとも上端部に達する程度まで埋め込む（図２１５及び図２１９）。
その後、第二十七の絶縁膜であるシリコン窒化膜３６２を等方性エッチングによりエッチングし、以降は先の製造例７(図１８９〜図１９６及び図１９９及び図２０６)に準ずる。ただし、下段選択ゲート・トランジスタの選択ゲートはすでに形成しているため、行わなくてよい。
この際、第三の絶縁膜であるシリコン酸化膜４２０は第十三の絶縁膜であるシリコン酸化膜４８１と同程度の膜厚が好ましい。
また、第二十七の絶縁膜であるシリコン窒化膜３６２と３６３及び３６３と３６４の間に形成するトンネル酸化膜として用いる第三の絶縁膜であるシリコン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半導体層１１０との間に形成されればよく、配置は限定しない。例えば、第一の導電膜である多結晶シリコン膜の上部若しくは下部に偏って形成されてもよいし、第三の絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散層と重なりをもってもよい。
第三の絶縁膜であるシリコン酸化膜４２０を形成する際に第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４が残存しているところでは浮遊ゲートと島状半導体層１１０を介する絶縁膜が第二十八の絶縁膜であるシリコン酸化膜４５２及び第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４及び第三の絶縁膜であるシリコン酸化膜４２０によりＭＯＮＯＳ構造となるが、選択ゲート及び浮遊ゲートと島状半導体層１１０、第二十八の絶縁膜であるシリコン酸化膜４５２の膜厚を制御することによりＭＯＮＯＳ構造のシリコン窒化膜へのトンネル電流を防止できる。
また、第三の絶縁膜であるシリコン酸化膜４２０などを熱酸化法により形成する際、先の製造例１のように形成した熱酸化膜の膜厚が異方性をもっていてもよいし異方性をもっていなくてもよい。
以上方法により、メモリ・トランジスタの浮遊ゲートの島状半導体層との間に配置するトンネル酸化膜の面積が浮遊ゲートの島状半導体層とが接する面積よりも小さく、各々のトランジスタの浮遊ゲートを一括で形成することができる。
【００６７】
製造例９
この実施の形態で形成する半導体記憶装置は、半導体基板を、例えば柱状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローテイング状態とし、各々のメモリセルの活性領域を電気的にフローテイング状態とする半導体記憶装置において、島状半導体層の上部と下部に選択ゲート・トランジスタを配置し、選択ゲート・トランジスタに挟まれてメモリ・トランジスタを複数個、例えば２個配置し、各々トランジスタを該島状半導体層に沿って直列に接続した構造であり、選択ゲート・トランジスタのゲート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、各々のトランジスタの選択ゲート及び浮遊ゲートを一括で形成する本発明の実施の形態を説明する。
図２２１〜図２３４及び図２３５〜図２４８はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
本実施例では第二の絶縁膜である熱酸化膜４１０を、例えば等方性エッチングによりエッチング除去するまでは先の製造例１と同じである。
その後、第十一の絶縁膜となる、例えばシリコン酸化膜４７１を５０〜５００ｎｍ堆積し、異方性エッチング又は等方性エッチングにより下段のメモリセルの電荷蓄積層の上端部と下端部の間に第十一の絶縁膜であるシリコン酸化膜４７１の上端部が位置するように第一の溝部２１０に埋め込む。
次に、第十二の絶縁膜となる、例えばシリコン窒化膜３４０を５〜５００ｎｍ堆積し、サイドウォールを形成する(図２２１及び図２３５)。
つづいて、第十一の絶縁膜と同様にシリコン酸化膜４７２を５０〜５００ｎｍ堆積し、異方性エッチング又は等方性エッチングにより上段のメモリセルの電荷蓄積層の上端部と下端部の間に第十一の絶縁膜であるシリコン酸化膜４７２の上端部が位置するように第一の溝部２１０に埋め込む。
その後、第十一の絶縁膜であるシリコン酸化膜４７２をマスクに等方性エッチングにより第十二の絶縁膜であるシリコン窒化膜サイドウォール３４０を部分的に除去する(図２２２及び図２３６)。
つづいて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として酸化膜４2０を形成する(図２２３及び図２３７)。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又は窒素酸化膜でもよい。
次に、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する(図２２４及び２３８)。
その後、ＣＶＤ法により第四の絶縁膜として、例えばシリコン窒化膜３２１を５〜５０ｎｍ堆積させる。
つづいて、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォール状に残存させる(図２２５及び図２３９)。
格子縞状の第一の溝部２１０にＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜４３１を５０〜５００ｎｍ堆積する(図２２６及び図２４０)。
格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこむ(図２２７及び図２４１)。
【００６８】
第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ残存させるようエッチングを行う(図２２８及び図２４２)。この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となる。
この窪みに第六の絶縁膜としてシリコン酸化膜４４１を３〜３０ｎｍ堆積する。この際、第六の絶縁膜であるシリコン酸化膜４４１の膜厚は、第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜５１０の側壁にも酸化膜４４１堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の酸化膜４４１を除去する。これにより、窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。
つづいて、同様にＣＶＤ法により第四の絶縁膜であるシリコン窒化膜３２２を５〜５０ｎｍ堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォール状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる(図２２９及び図２４３)。
その後、同様に第五の絶縁膜であるシリコン酸化膜４３２を埋めこんだ後、サイドウォール状の第四の絶縁膜であるシリコン窒化膜３２２の上部に、第六の絶縁膜と同様に第六の絶縁膜であるシリコン酸化膜４４２を配置する。
続いて、同様に第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２３のサイドウォールを形成する(図２３０及び図２４４)。
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールを形成する(図２３１及び図２４５)。
等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う(図２３２及び図２４６)。
その後、例えば等方性エッチングにより第一の絶縁膜であるシリコン窒化膜３１０及び第十二の絶縁膜であるシリコン窒化膜３4０及び第四の絶縁膜であるシリコン窒化膜サイドウォール３２１〜３２４をエッチングする。
つづいて、分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。例えば固層気相拡散を用いて７１０〜７２４のN型不純物拡散層として砒素１×１０18〜１×１０31／ｃｍ3程度のドーズで形成する。この際、第一の配線層となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい(図２３３及び図２４７)。例えば、０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギー、燐を１×１０13〜１×１０15／ｃｍ2程度のドーズが挙げられる。
【００６９】
その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を５〜５０ｎｍ選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のP型領域を電気的にフローティング状態とし、さらに、不純物拡散層７１０〜７２４はトンネル酸化膜となる第三の絶縁膜である酸化膜４2０を介して隣接する第一の導電膜である多結晶シリコン膜５１１〜５１４のそれぞれ最も近接する端部の位置まで達していなければならない(図２３３及び図２４７)。また、第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜としてなれば導入時期は制限されない。
その後、第四の絶縁膜であるシリコン窒化膜サイドウォール３２１〜３２４を、例えば等方性エッチングにより除去する以降は先の製造例１に準ずる。
なお、実施例では、マスクを用いることなく各メモリセルの制御ゲートを一方向について連続するように形成した。これは、島状半導体層の配置が対称的でない場合に初めて可能である。すなわち、第二又は第三の配線層方向の島状半導体層との隣接間隔を、第四の配線層方向にそれより小さくすることにより、第四の配線層方向には分離され、第二又は第三の配線層方向に繋がる配線層がマスク無しで自動的に得られる。これに対して、例えば、島状半導体層の配置を対称にした場合にはフォトリソグラフィによりレジストのパターンニング工程により配線層の分離を行ってもよい。
また、複数のメモリセル部の上部と下部に選択ゲートを配置することでメモリセルトランジスタが過剰消去の状態すなわち、読み出し電圧が０Ｖであってしきい値が負の状態になり、非選択セルでもセル電流が流れる現象を防止することができる。
【００７０】
製造例１０
製造例１に対して、島状半導体層にメモリ・トランジスタを２個配置し、各々トランジスタを島状半導体層に沿って直列に接続した構造であり、トンネル酸化膜を柱状をなす島状半導体層１１０の周囲の一部に形成するための具体的な製造工程例を次に示す。
なお、図２４９〜図２５８及び図２５９〜図２６８はそれぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。
本実施例では第二の絶縁膜である熱酸化膜４１０を形成し（図２４９及び図２５９）、その後第二の絶縁膜である熱酸化膜４１０をエッチング除去し、必要に応じて、例えば斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行うまでは先の製造例１と同様である。
その後、第二十八の絶縁膜として、例えばシリコン酸化膜４５２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁にサイドウォール状に残存させる。この際、第二十八の絶縁膜であるシリコン酸化膜４５２は熱酸化により形成してもよく、また、第二の絶縁膜である熱酸化膜４１０を除去せずに用いてもよい。また、第二十八の絶縁膜であるシリコン酸化膜４５２をサイドウォール状にせず、第二十八の絶縁膜であるシリコン酸化膜４５２を堆積し、そのまま用いてもよい。
さらに、第二十七の絶縁膜として、例えばシリコン窒化膜３６２を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる。
次に、第二十五の絶縁膜として、例えばシリコン酸化膜４３５を５０〜５００ｎｍ堆積し、その後、例えば等方性エッチングにより後工程で形成する第一の導電膜５１１の少なくとも上端部に達する程度まで埋め込む（図２５０及び図２６０）。
第二十五の絶縁膜であるシリコン酸化膜４３５をマスクに第二十七の絶縁膜であるシリコン窒化膜３６２を等方性エッチングにより第二十八の絶縁膜であるシリコン酸化膜４５２と第二十五の絶縁膜であるシリコン酸化膜４３５の間にのみ残存させるようエッチングを行う（図２５１及び図２６１）。この際、第二十五の絶縁膜であるシリコン酸化膜４３５の上面より第二十七の絶縁膜であるシリコン窒化膜３６２が窪みを生じた状態となる。
この窪みに、第二十六の絶縁膜として、例えばシリコン酸化膜４４５を３〜３０ｎｍ堆積する（図２５２及び図２６２）。この際、第二十六の絶縁膜であるシリコン酸化膜４４５の膜厚は第二十七の絶縁膜であるシリコン窒化膜３６２の約半分程度以上の膜であれば上記窪みが埋まる。また、第二十八の絶縁膜であるシリコン酸化膜４５２の側壁にも第二十六の絶縁膜であるシリコン酸化膜４４５が堆積するため、例えば等方性エッチングにより第二十八の絶縁膜であるシリコン酸化膜４５２の側壁の第二十六の絶縁膜であるシリコン酸化膜４４５を除去する。なお、第二十五の絶縁膜であるシリコン酸化膜４３５の上面の第二十八の絶縁膜であるシリコン酸化膜４５２を一度除去し、再度同程度の膜を形成してもよい。これにより、窪み部には第二十六の絶縁膜であるシリコン酸化膜４４５が残存し、第二十七の絶縁膜であるシリコン窒化膜３６２は第二十五の絶縁膜であるシリコン酸化膜４３５、第二十六の絶縁膜であるシリコン酸化膜４４５によって埋没する（図２５３及び図２６３）。
つづいて、第二十七の絶縁膜として、例えばシリコン窒化膜３６３を５〜５０ｎｍ程度堆積し、その後異方性エッチングにより島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介してサイドウォール状に残存させる（図２５４及び図２６４）。
その後、同様に第二十五の絶縁膜であるシリコン酸化膜４３６を埋め込み、サイドウォール状の第二十七の絶縁膜であるシリコン窒化膜３６３の上部に、第二十六の絶縁膜であるシリコン酸化膜４４５と同様に第二十六の絶縁膜であるシリコン酸化膜４４６を配置する。
次に、同様に島状半導体層１１０の側壁に第二十八の絶縁膜であるシリコン酸化膜４５２を介して第二十七の絶縁膜であるシリコン窒化膜３６４をサイドウォール状に残存させる（図２５５及び図２６５）。
その後、第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４をマスクに等方性エッチングにより第二十五の絶縁膜であるシリコン酸化膜４３５、４３６及び第二十六の絶縁膜であるシリコン酸化膜４４５、４４６及び第二十八の絶縁膜であるシリコン酸化膜４５２を除去する（図２５６及び図２６６）。
つづいて、第二十七の絶縁膜であるシリコン窒化膜３６２、３６３、３６４を等方性エッチングにより除去した後、例えばＣＶＤ法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図２５７及び図２６７）。この際、トンネル酸化膜は熱酸化膜に限らず、熱酸化膜又は窒素酸化膜でもよい。また、第二十八の絶縁膜であるシリコン酸化膜４５２は第三の絶縁膜であるシリコン酸化膜４２０の形成に伴い膜厚が増加し、第三の絶縁膜であるシリコン酸化膜４２０よりも必ず厚い膜となる。
その後、第一の導電膜となる、例えば多結晶シリコン膜５１０を５０〜２００ｎｍ程度堆積する以降は先の製造例１に準ずる（図２５８及び図２６８）。ただし、選択ゲート・トランジスタは形成しない。
また、トンネル酸化膜となる第三の絶縁膜であるシリコン酸化膜４２０はそれぞれ所望の第一の導電膜と島状半導体層１１０との間に形成されればよく、配置は限定しない。例えば、第一の導電膜である多結晶シリコン膜の上部若しくは下部に偏って形成されてもよいし、第三の絶縁膜であるシリコン酸化膜４２０の一部が不純物拡散層と重なりをもつてもよい。
第三の絶縁膜であるシリコン酸化膜４２０などを熱酸化法により形成する際、先の製造例１のように形成した熱酸化膜の膜厚が異方性をもっていてもよいし異方性をもっていなくてもよい。
なお、上記製造例では、半導体基板を加工することにより形成した島状半導体層１１１０の側面に電荷蓄積層を一括で形成する方法について述べたが、種々組み合わせて用いてもよい。
【００７１】
また、上記製造例に示すように、半導体基板面の垂線方向に電荷蓄積層及び制御ゲートを有する複数のメモリセルを直列に接続し、メモリセルは半導体基板と該半導体基板上に格子縞状に絶縁されてなるマトリクス状に配列された複数の島状半導体層の側壁部に形成され、該島状半導体層に配置された不純物拡散層をメモリセルのソース又はドレインとし、該不純物拡散層により半導体基板と島状半導体層が電気的に絶縁しており、前記制御ゲートが一方向の複数の島状半導体層について連続的に、かつ、半導体基板面に対し水平方向に配置されてなる制御ゲート線を有し、該制御ゲート線と交差する方向に不純物拡散層と電気的に接続し、且つ、半導体基板面に対し水平方向に配置されてなるビット線を有する本発明の実施の形態について述べてきたが、種々組み合わせて用いてもよい。
【００７２】
【発明の効果】
本発明の半導体記憶装置によれば、半導体基板と、少なくとも１つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成される少なくとも１つのメモリセルとを有する半導体記憶装置であって、前記メモリセルの少なくとも１つが前記半導体基板から電気的に絶縁され、かつ前記電荷蓄積層と島状半導体層との間の少なくとも一部の領域で電荷を通過させ得る絶縁膜を有するため、島状半導体層の垂直方向における基板のバックバイアス効果の回避又はばらつきを防止することが可能となり、ビットラインとソースライン間に直列に接続するメモリセルを複数形成することが可能となる。これにより、基板からのバックバイアス効果に起因する読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきの発生を防止することができる。
また、大容量化が可能となる。例えば、メモリトランジスタを備える半導体基板円柱の直径を最小加工寸法で形成し、互いの半導体基板柱とのスペース幅の最短距離を最小加工寸法で構成した場合、半導体基板円柱当りのメモリトランジスタの段数が２段であれば、従来の２倍の容量が得られる。つまり、半導体基板円柱当りのメモリトランジスタ段数倍の大容量化が行える。一般的に段数が多ければ多いほど大容量化が実現する。これによりビット当りのセル面積が縮小し、チップの縮小化及び低コスト化が図れる。しかも、デバイス性能を決定する方向である垂直方向は最小加工寸法に依存せず、デバイスの性能を維持することができる。
さらに、各メモリセルは、島状半導体層を取り囲むように配置するため、駆動電流の向上及びＳ値の増大が実現する。
また、本発明の半導体記憶装置の製造方法によれば、円形のパターンを用いて半導体基板を柱状に加工した後、該半導体基板側面を犠牲酸化することで、基板表面のダメージ、欠陥及び凹凸を取り除くことで、良好な活性領域面として用いることができる。この際、酸化膜厚を制御することで柱の直径を操作することが可能となり、トンネル酸化膜の表面積と浮遊ゲートと制御ゲートの層間容量膜の表面積できまる浮遊ゲートと制御ゲート間の容量の増大が容易に行える。
さらに、円形のパターンを用いることで、活性領域面に局所的な電界集中の発生が回避でき、電気的制御が容易に行える。さらに、柱状の半導体基板にトランジスタのゲート電極を取り囲むように配置することで駆動電流の向上及びＳ値の増大が実現する。各メモリセルの活性領域を基板に対してフローテイング状態となるように不純物拡散層を形成することで基板からのバックバイアス効果が無くなり読み出し時における各メモリセルの閾値の低下によるメモリセルの特性のばらつきが発生しなくなる。
また、トンネル酸化膜及び浮遊ゲート堆積後、浮遊ゲート側壁に絶縁膜のサイドウォールを垂直方向に複数形成することで、浮遊ゲートの加工が一括で行える。つまり、トンネル酸化膜は各々のメモリセルに対して同質のものが得られる。これらの手法を用いることにより、メモリセルの特性ばらつきが抑制され、デバイスの性能のばらつきが抑制され、制御が容易となり低コスト化実現する。
【図面の簡単な説明】
【図１】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルアレイを示す平面図である。
【図２】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭの別のメモリセルアレイを示す平面図である。
【図３】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図４】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図５】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図６】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図７】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図８】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図９】  電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭのさらに別のメモリセルアレイを示す平面図である。
【図１０】  本発明の半導体記憶装置において電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１１】  電荷蓄積層として浮遊ゲートを有する半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１２】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１３】  電荷蓄積層として浮遊ゲートを有する別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１４】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１５】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１６】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１７】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図１８】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図１９】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２０】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２１】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２２】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２３】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２４】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２５】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２６】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２７】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図２８】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図２９】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３０】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３１】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３２】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３３】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３４】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３５】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３６】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＡ−Ａ’断面図に対応する断面図である。
【図３７】  電荷蓄積層として浮遊ゲートを有するさらに別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断面図である。
【図３８】  本発明の半導体記憶装置の等価回路図である。
【図３９】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図４０】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図４１】  本発明の半導体記憶装置の書き込み時の別のタイミングチャートの一例を示す図である。
【図４２】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図４３】  本発明の半導体記憶装置の消去単位を説明するための等価回路図である。
【図４４】  本発明の半導体記憶装置の別の等価回路図である。
【図４５】  本発明の半導体記憶装置の読み出し時のタイミングチャートの一例を示す図である。
【図４６】  本発明の半導体記憶装置の書き込み時のタイミングチャートの一例を示す図である。
【図４７】  本発明の半導体記憶装置の消去時のタイミングチャートの一例を示す図である。
【図４８】  本発明の半導体記憶装置のさらに別の等価回路図である。
【図４９】  本発明の半導体記憶装置のさらに別の等価回路図である。
【図５０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図５９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図６９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＡ−Ａ’線）工程図である。
【図７１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図７９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８１】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８２】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８３】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８４】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８５】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８６】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８７】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８８】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図８９】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９０】  本発明の半導体記憶装置の製造例1を示す断面（図１のＢ−Ｂ’線）工程図である。
【図９１】  本発明の半導体記憶装置の製造例１の各工程における島状半導体層の拡大平面図である。
【図９２】  本発明の半導体記憶装置の製造例１の各工程における島状半導体層の平面図である。
【図９３】  本発明の半導体記憶装置の製造例１の各工程における島状半導体層の拡大平面図である。
【図９４】  本発明の半導体記憶装置の製造例１の各工程における島状半導体層の拡大平面図である。
【図９５】  本発明の半導体記憶装置の製造例１の各工程における島状半導体層の拡大平面図である。
【図９６】  本発明の半導体記憶装置の製造例１の各工程における島状半導体層の平面図である。
【図９７】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図９８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図９９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１００】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０１】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０２】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０３】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０４】  本発明の半導体記憶装置の製造例２を示す断面（図１のＡ−Ａ’線）工程図である。
【図１０５】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０６】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０７】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０８】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１０９】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１０】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１１】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１２】  本発明の半導体記憶装置の製造例２を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１１３】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１４】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１５】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１６】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１７】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１８】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１１９】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２０】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２１】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２２】  本発明の半導体記憶装置の製造例３を示す断面（図１のＡ−Ａ’線）工程図である。
【図１２３】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２４】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２５】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２６】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２７】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２８】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１２９】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３０】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３１】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３２】  本発明の半導体記憶装置の製造例３を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１３３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１３９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１４４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１４９】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５０】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５１】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５２】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５３】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５４】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５５】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５６】  本発明の半導体記憶装置の製造例４を示す断面（図１のＡ−Ａ’線）工程図である。
【図１５７】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５８】  本発明の半導体記憶装置の製造例４を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１５９】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６０】  本発明の半導体記憶装置の製造例５を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６１】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６２】  本発明の半導体記憶装置の製造例５を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１６３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１６９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＡ−Ａ’線）工程図である。
【図１７５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７７】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７８】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１７９】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８０】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８１】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８２】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８３】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８４】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８５】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８６】  本発明の半導体記憶装置の製造例６を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１８７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１８９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９０】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９６】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図１９８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図１９９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２００】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０３】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０４】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０５】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０６】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２０７】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０８】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２０９】  本発明の半導体記憶装置の製造例７を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１０】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１１】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１２】  本発明の半導体記憶装置の製造例７を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１３】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１４】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１５】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１６】  本発明の半導体記憶装置の製造例８を示す断面（図１のＡ−Ａ’線）工程図である。
【図２１７】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１８】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２１９】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２０】  本発明の半導体記憶装置の製造例８を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２２１】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２２】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２３】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２４】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２５】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２６】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２７】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２８】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２２９】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３０】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３１】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３２】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３３】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３４】  本発明の半導体記憶装置の製造例９を示す断面（図１のＡ−Ａ’線）工程図である。
【図２３５】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３６】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３７】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３８】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２３９】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４０】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４１】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４２】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４３】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４４】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４５】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４６】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４７】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４８】  本発明の半導体記憶装置の製造例９を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２４９】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５０】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５１】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５２】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５３】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５４】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５５】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５６】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５７】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５８】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＡ−Ａ’線）工程図である。
【図２５９】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６０】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６１】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６２】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６３】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６４】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６５】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６６】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６７】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６８】  本発明の半導体記憶装置の製造例１０を示す断面（図１のＢ−Ｂ’線）工程図である。
【図２６９】  従来のＥＥＰＲＯＭを示す平面図である。
【図２７０】  図２６９のＡ−Ａ’及びB−Ｂ’断面図である。
【図２７１】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２７２】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２７３】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２７４】  従来のＥＥＰＲＯＭの製造方法を示す工程断面図である。
【図２７５】  従来のＥＥＰＲＯＭの平面図及び対応する等価回路図である。
【図２７６】  従来のMNOS構造のメモリセルの断面図である
【図２７７】  従来の別のMNOS構造のメモリセルの断面図である
【図２７８】  一つの柱状シリコン層に複数のメモリセルを形成した半導体装置の断面図である。
【符号の説明】
１００  シリコン基板（半導体基板）
１１０  島状半導体層
２１０  第一の溝部
２２０  第二の溝部
３１０  シリコン窒化膜（第一の絶縁膜、マスク層）
３２０、３２１〜３２４  シリコン窒化膜（第四の絶縁膜、サイドウォールスペーサ）
３３１  シリコン窒化膜（第九の絶縁膜）
３４０〜３４３  シリコン窒化膜（第十二の絶縁膜、サイドウォールスペーサ）
３５０〜３５３  シリコン窒化膜（第十四の絶縁膜）
４１０、４１１  熱酸化膜（第二の絶縁膜）
４２０  シリコン酸化膜（第三の絶縁膜、トンネル酸化膜）
４３０、４３１、４３２  シリコン酸化膜（第五の絶縁膜）
４４１、４４２、４４３  シリコン酸化膜（第六の絶縁膜）
４５０  シリコン酸化膜（第七の絶縁膜）
４６０、４６１、４６２、４６３  シリコン酸化膜（第八の絶縁膜）
４６５  シリコン酸化膜（第十の絶縁膜）
４７１、４７２  シリコン酸化膜（第十一の絶縁膜）
４８０、４８１、４８４  酸化膜（第十三の絶縁、ゲート酸化膜）
４９０、４９１、４９２、４９５、４９９  シリコン酸化膜（第十五の絶縁膜）
５００  選択ゲート
５１０  浮遊ゲート
５１１〜５１４  多結晶シリコン膜（第一の導電膜）
５２０  制御ゲート
５２１〜５２４  多結晶シリコン膜（第二の導電膜）
５３０  多結晶シリコン膜（第三の電極）
６１２、６１３  ＯＮＯ膜（層間絶縁膜）
６２２、６２３  積層絶縁膜（電荷蓄積層）
７１０、７２０〜７２７  N型不純物拡散層
８１０、８１０-１〜８１０-N  第一の配線層
８２１、８２４  第二の配線層
８３２、８３３  第三の配線層
８４０、８４０-１〜８４０-M  第四の配線層（ビット線）
９１０  第一のコンタクト部
９２１、９２４  第二のコンタクト部
９３２、９３３  第三のコンタクト部
Ｒ１  レジスト
【図１】
0003933412.tif 000002
【図２】
0003933412.tif 000003
【図３】
0003933412.tif 000004
【図４】
0003933412.tif 000005
【図５】
0003933412.tif 000006
【図６】
0003933412.tif 000007
【図７】
0003933412.tif 000008
【図８】
0003933412.tif 000009
【図９】
0003933412.tif 000010
【図１０】
0003933412.tif 000011
【図１１】
0003933412.tif 000012
【図１２】
0003933412.tif 000013
【図１３】
0003933412.tif 000014
【図１４】
0003933412.tif 000015
【図１５】
0003933412.tif 000016
【図１６】
0003933412.tif 000017
【図１７】
0003933412.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
0003933412.tif 000075
【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
0003933412.tif 000096
【図９６】
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【図９７】
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【図９８】
0003933412.tif 000099
【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
0003933412.tif 000105
【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
0003933412.tif 000111
【図１１１】
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【図１１２】
0003933412.tif 000113
【図１１３】
0003933412.tif 000114
【図１１４】
0003933412.tif 000115
【図１１５】
0003933412.tif 000116
【図１１６】
0003933412.tif 000117
【図１１７】
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【図１１８】
0003933412.tif 000119
【図１１９】
0003933412.tif 000120
【図１２０】
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【図１２１】
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【図１２２】
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【図１２３】
0003933412.tif 000124
【図１２４】
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【図１２５】
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【図１２６】
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【図１２７】
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【図１２８】
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【図１２９】
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【図１３０】
0003933412.tif 000131
【図１３１】
0003933412.tif 000132
【図１３２】
0003933412.tif 000133
【図１３３】
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【図１３４】
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【図１３５】
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【図１３６】
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【図１３７】
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【図１３８】
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【図１３９】
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【図１４０】
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【図１４１】
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【図１４２】
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【図１４３】
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【図１４４】
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【図１４５】
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【図１４６】
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【図１４７】
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【図１４８】
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【図１４９】
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【図１５０】
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【図１５１】
0003933412.tif 000152
【図１５２】
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【図１５３】
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【図１５４】
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【図１５５】
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【図１５６】
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【図１５７】
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【図１５８】
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【図１５９】
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【図１６０】
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【図１６１】
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【図１６２】
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【図１６３】
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【図１６４】
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【図１６５】
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【図１６６】
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【図１６７】
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【図１６８】
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【図１６９】
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【図１７０】
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【図１７１】
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【図１７２】
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【図１７３】
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【図１７４】
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【図１７５】
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【図１７６】
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【図１７７】
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【図１７８】
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【図１７９】
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【図１８０】
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【図１８１】
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【図１８２】
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【図１８３】
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【図１８４】
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【図１８５】
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【図１８６】
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【図１８７】
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【図１８８】
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【図１８９】
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【図１９０】
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【図１９１】
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【図１９２】
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【図１９３】
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【図１９４】
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【図１９５】
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【図１９６】
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【図１９７】
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【図１９８】
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【図１９９】
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【図２００】
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【図２０１】
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【図２０２】
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【図２０３】
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【図２０４】
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【図２０５】
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【図２０６】
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【図２０７】
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【図２０８】
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【図２０９】
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【図２１０】
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【図２１１】
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【図２１２】
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【図２１３】
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【図２７８】
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