(57)【特許請求の範囲】
【請求項１】
フルカスタム構造部又はマスクドゲートアレイ構造部と、ＦＰＧＡ構造部とを同一集積回路基板内に設けた半導体集積回路において、外部入出力端子を有するフリップフロップを内蔵して且つＦＰＧＡ構造で構成された外部信号Ｉ／Ｏブロックを複数有すると共に、隣接する前記外部信号Ｉ／Ｏブロックに係る前記フリップフロップが互いにシフトレジスタ構造を構成することが可能な構造を有することを特徴とする半導体集積回路。
【請求項２】
前記フルカスタム構造部又はマスクドゲートアレイ構造部は、独立した複数の機能回路から構成され、その個々の機能回路は、ＦＰＧＡ構造部を介して他の機能回路に接続される構造を有していることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記機能回路は、各々、前記ＦＰＧＡ構造部に設けられた位置固定の中間ピンにハードワイヤーで配線接続されることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記機能回路は、前記ＦＰＧＡ構造部のＦＰＧＡ構造のプログラムを格納するＲＯＭを有することを特徴とする請求項２又は３に記載の半導体集積回路。
【請求項５】
前記機能回路は、各々、前記ＦＰＧＡ構造部を介して外部信号Ｉ／Ｏブロックに接続されることを特徴とする請求項２〜４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、チップの機能がプログラマブルな半導体集積回路に関する。
【０００２】
【従来の技術】
近年、一般のマスクドゲートアレイに代表されるマスクドＡＳＩＣ（Application Specific IC ）に対して、ユーザが設計現場で所望の回路をプログラムして、そのまま使用できるＰＬＤ（Programmable Logic Device ）やＦＰＧＡ（Field Programmable Gate Array ）などのプログラマブルＡＳＩＣが注目されている。このうちＦＰＧＡは、上記一般のマスクドゲートアレイに比べて、ユーザが手元で簡単に所望の回路をプログラムできるために、開発の手間、費用、期間等を大幅に低減することができる。しかし、現時点ではＦＰＧＡは、マスクドゲートアレイと比較して動作速度が遅く、回路が占めるチップ面積が大きくなってしまうという問題点を持っており、実現可能な回路に制限がある。このため、試作用途や多品種少量生産の製品に適用される場合がほとんどであった。
【０００３】
これに対して、マスクドゲートアレイの有する動作速度が速く、大規模回路を実現できるという利点と、ＦＰＧＡの有する開発の簡易性の両方の長所を活かすことを目的として、マスクドゲートアレイとＳＲＡＭ型のＦＰＧＡを同一チップ内に設けることについては、特開平２−１７７３６４号公報に開示されており、更に前記ＦＰＧＡの配線情報を記録したＲＯＭを前記チップに接続する構成については、特開平６−２７５７１８号公報に開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記公報記載の従来技術においては、ＦＰＧＡ構造を持つ部分がチップ上のどの部分を占めることが有効な構成となるかという観点、及びチップが実装される基板のテスト方法という観点については、何も考慮がなされていない。また従来技術においては、マスクドゲートアレイ構造部とＦＰＧＡ構造部との位置関係や接続方法、及びチップ自身のステト方法という観点についても考慮がなされていない。更には、従来技術においては、マスクドゲートアレイ構造部とＦＰＧＡ構造部の機能の切り分けに関して、一部回路機能が異なる部分又はタイミングの微調整回路部分をＦＰＧＡ構造部に割り当てることを開示している。しかし、このような機能の切り分けでは、作成される半導体集積回路は、まだ特定用途向けのＡＳＩＣ（特定用途向け専用ＩＣ）としての位置付けの範囲を出ないものである。
【０００５】
本発明は、従来技術における上記問題点を解消するためになされたもので、請求項１記載の発明は、必要となるＩ／Ｏピン数を削減したり、回路仕様変更に対してより柔軟に対応でき、更に実装基板とチップとの接続状態をテストすることも可能な高性能半導体集積回路を低コストで実現することを目的としている。また、請求項２記載の発明は、チップの適用範囲を更に拡大でき、高性能で自由度のある汎用ＡＳＳＰ（Application Specific Standard Product : 特定用途向け標準ＩＣ）となる半導体集積回路を安価に提供することを目的としている。また、請求項３及び５記載の発明は、完成後のチップの修正に関する自由度を高めること、及びチップのテストを付加端子や付加回路なしに実施できる半導体集積回路を提供することを目的とする。また、請求項４記載の発明は、ＲＯＭに格納されたＦＰＧＡ構造部のプログラムにより機能回路と他の部分との接続が可能となるようにした半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記問題点を解決するため、請求項１記載の発明は、フルカスタム構造部又はマスクドゲートアレイ構造部と、ＦＰＧＡ構造部とを同一集積回路基板内に設けた半導体集積回路において、外部入出力端子を有するフリップフロップを内蔵して且つＦＰＧＡ構造で構成された外部信号Ｉ／Ｏブロックを複数有すると共に、隣接する前記外部信号Ｉ／Ｏブロックに係る前記フリップフロップが互いにシフトレジスタ構造を構成することが可能な構造を有することを特徴とするものである。
【０００７】
このように構成することにより、半導体集積回路上において、隣接する外部信号Ｉ／Ｏブロックがシフトレジスタ構造を構成することが可能となるため、半導体集積回路とプリント基板との実装時における断線、短絡等の不良箇所を検査するための、所謂、バウンダリースキャン構成を採ることができ、信号パターンの、外部信号Ｉ／Ｏブロックへの設定、及び外部から外部信号Ｉ／Ｏブロックに入力される信号パターンの検出を、付加回路なしに行うことが可能となる。
【０００８】
請求項２記載の発明は、請求項１記載の半導体集積回路において、前記フルカスタム構造部又はマスクドゲートアレイ構造部は、独立した複数の機能回路から構成され、その個々の機能回路は、ＦＰＧＡ構造部を介して他の機能回路に接続される構造を有していることを特徴とするものである。
【０００９】
このように構成することにより、ユーザの手元でプログラムできるため、非常に汎用性が高く且つ高性能で低コストなＡＳＳＰを実現することが可能となる。また、ＦＰＧＡ構造部をインサーキットプログラミング可能な構造にすることにより、動作モード毎に専用回路化して利用することも可能になる。また、ＦＰＧＡ構造部をテスト用にプログラムすることにより、機能回路のテストには、専用の付加端子も付加回路も必要としない。
【００１０】
請求項３記載の発明は、請求項２に記載の半導体集積回路において、前記機能回路は、各々、前記ＦＰＧＡ構造部に設けられた位置固定の中間ピンにハードワイヤーで配線接続されることを特徴とするものである。
【００１１】
このように、ＦＰＧＡ構造部側に中間ピンを設けることにより、外部信号Ｉ／Ｏブロックへ送られる信号は必ずＦＰＧＡ構造部分を通ることになる。前記中間ピンはＩ／Ｏパッドを必要としないため、非常に多ピン化でき、したがって、これらの中間ピンをＦＰＧＡ構造部で切り換えて、実際のＩ／Ｏブロックに接続する構造を実現することができる。また、ＦＰＧＡ部分は必要に応じて動作モード毎に再プログラミングして利用する構成にもできるので、多数の信号を選択出力する場合にもセレクタ回路の遅延を考えなくてもよい。そして、上記構成は、Ｉ／Ｏブロックの多ピン化を抑制する有効手段にもなるため、ＦＰＧＡ構造実現のためのチップ面積の増大効果よりも、むしろ省ピン化による小型化に寄与できる。
【００１２】
請求項４記載の発明は、請求項２又は３に記載の半導体集積回路において、前記機能回路は、前記ＦＰＧＡ構造部のＦＰＧＡ構造のプログラムを格納するＲＯＭを有することを特徴とするものである。このように構成することにより、ＲＯＭに格納されたＦＰＧＡ構造のプログラム応じた機能回路と他の部分との接続が可能となる。
【００１３】
請求項５記載の発明は、請求項２〜４のいずれか１項に記載の半導体集積回路において、前記機能回路は、各々、前記ＦＰＧＡ構造部を介して外部信号Ｉ／Ｏブロックに接続されることを特徴とするものである。このように構成することにより、機能回路と外部信号Ｉ／Ｏブロック間の接続をユーザの手元でプログラムできるため、汎用性が高く且つ高性能で低コストの半導体集積回路を実現できる。
【００１４】
【発明の実施の形態】
次に、実施の形態について説明する。図１の（Ａ）は、本発明に係る半導体集積回路の第１の実施の形態を示す概略図で、図１の（Ｂ）は、図１の（Ａ）の○印部分を拡大して示す図である。この実施の形態は、請求項１記載の各発明に対応するもので、図１の（Ａ）において、１はチップの中央部分に配置されているフルカスタム構造部又はマスクドゲートアレイ構造部であり、２はフルカスタム構造部又はマスクドゲートアレイ構造部１を取り囲む形で周辺に配置された、例えばザイリンクス社のＬＣＡのようなものからなるＦＰＧＡ構造部である。図１の（Ｂ）において、３はフルカスタム構造部又はマスクドゲートアレイ構造部１とＦＰＧＡ構造部２を接続するためにＦＰＧＡ構造部２に設けられた中間ピン、４は入力／出力／双方向構造やトライステート構造、プルアップ／プルダウン、電圧レベル等を自由にプログラミングできるＦＰＧＡ構造を持ったＩ／Ｏブロックであり、内部に入力ラッチ、出力ラッチのいずれにも利用可能なフリップフロップを内蔵している。５は回路機能を実現する最小単位からなるＦＰＧＡの機能ブロックであり、プログラミング可能な組み合わせ回路やフリップフロップからなり、６は中間ピン３，Ｉ／Ｏブロック４，機能ブロック５をプログラムにより相互接続するための配線領域である。
【００１５】
上記の構成において、中間ピン３は位置が固定された導体から構成されており、この中間ピンにプログラム可能なＦＰＧＡ構造部への配線が接続されている。また、フルカスタム構造部又はマスクドゲートアレイ構造部１の入出力信号も、メタル配線等により全てこの中間ピン３に接続される。なお、中間ピン３は、半導体チップにおけるＩ／Ｏパッドのように、ワイヤーボンディングやウエハー検査のための針を接続する必要がないため、非常に微細な構造で作成することが可能である。したがって、非常に多くの中間ピンを設けることが可能である。この特徴を利用して、フルカスタム構造部又はマスクドゲートアレイ構造部１は非常に多くの外部ピンを持つ構造が可能になる。
【００１６】
次に、この実施の形態の動作について説明する。実際のシステム設計においては、プリント基板とこれに実装されるＡＳＩＣは、回路が完成してから実際の現物を入手できるまでに長い時間が必要となる。したがって、システム全体の開発に先行して、プリント基板とこれに実装されるＡＳＩＣは並行開発されることが多い。そして、この場合双方の設計の進捗状況が影響を与え合い、開発速度を低下させている。また、完成後の不具合も、このＩ／Ｆ部分に発生することが多い。これに対して、本実施の形態の構造をとることにより、全てのＩ／Ｏブロック及びこれに接続される部分は、ＦＰＧＡ構造で構成されることになる。このため、この部分は回路設計を実施するユーザが手元で自由にプログラミングすることが可能である。したがって、この部分の仕様が完全に固まっていなくても、時間がかかるＡＳＩＣの製造やプリント基板の製造に着手でき、開発効率が向上する。また、たとえ不具合が発生しても、これを解決するための回路修正がきわめて容易である。
【００１７】
また、フルカスタム構造部又はマスクドゲートアレイ構造部に作成した回路の検査においても、ＦＰＧＡ構造部をテスト用に自由にプログラム可能であるため、専用のテスト端子が不用であり、テスト回路による規模の増大や遅延時間を考慮する必要がない。また、端子を自由に設定できるので、半導体テスタのフィクスチャーボードやテストプログラムの構成を統一化することも可能である。
【００１８】
次に、第２の実施の形態について説明する。この実施の形態は請求項１記載の発明に対応するもので、図２の（Ａ），（Ｂ），（Ｃ）は本実施の形態におけるＦＰＧＡ構造のＩ／Ｏブロックを示す図である。図２の（Ａ），（Ｂ），（Ｃ）において、４は前記Ｉ／Ｏブロック、11はＩ／Ｏブロック４に内蔵されているフリップフロップであり、例えばザイリンクス社のＬＣＡのように、入力、出力のいずれにも共用できる構成を有している。12は、隣接するこれらのフリップフロップ11間を接続し、シフトレジスタ構造を実現するための専用配線、13はテスト時に前記専用配線12を通じてフリップフロップ11に信号入力するための専用端子、14はテスト時にフリップフロップ11から前記専用配線12を通じて信号出力するための専用端子、15は外部入出力端子、16は内部入出力端子、17はクロック入力端子、18はクロック配線、19は外部入力端子、20は外部出力端子、21は入力ブロック、22は出力ブロックである。そして、図２の（Ａ）はプリント基板検査を実施する際のＩ／Ｏブロックの第１の状態を示しており、図２の（Ｂ）は、プリント基板検査を実施する際のＩ／Ｏブロックの第２の状態を示しており、また図２の（Ｃ）は、通常使用時におけるＩ／Ｏブロックの状態を示している。なお、この３つの接続状態は、外部信号入力手段等により切り換えられるように構成されている。
【００１９】
次に、この実施の形態の動作について説明する。本発明において対象としているような半導体集積回路は、非常に多ピンであるため、プリント基板への実装時に半田づけ不良を起こす可能性が高い。しかし、通常の動作チェックのみで、半田づけ不良を発見し不良個所を特定することは極めて困難である。このため、特殊なフリップフロップなどからなるスキャン回路を挿入して、不良個所を検出する方法が知られている。本実施の形態は基本的にはこれと同様のものであるが、Ｉ／ＯブロックがＦＰＧＡ構造であり、フリップフロップを内蔵していることを利用して、これをスキャン回路に応用するための専用配線を設けたことを特徴とするものである。
【００２０】
次に、この検査方法を簡単に説明する。まず、外部入力端子と外部回路との断線、及び隣接する外部入力端子又は外部出力端子等との短絡の検査から説明する。図２の（Ｂ）に示す第２の接続状態において、外部から全ての外部入力端子19に信号を印加する。この状態で、クロック配線18にクロック信号を印加する。この動作により、入力された信号は各フリップフロップで構成されたシフトレジスタ回路を順次転送される。そして、シフトレジスタ回路の最終段の信号値を入力した信号値と比較することにより、断線、及び隣接する外部入力端子又は外部出力端子等との短絡の検査が実施できる。
【００２１】
次に、外部出力端子20の断線、及び隣接する外部入力端子又は外部出力端子等との短絡の検査については、まず図２の（Ａ）に示す第１の接続状態でシフトレジスタ回路の初段から任意の入力信号パターンを印加し、これに同期してクロック配線18にクロック信号を印加する。これによりシフトレジスタ回路の各段を構成する各フリップフロップに、任意のパターンを設定する。この状態で図２の（Ｂ）に示す第２の接続状態に切り換えることにより、これらのパターンが外部に出力され、外部においてこの信号を入力パターンと比較することにより、断線や短絡の検査ができる。なおシフトレジスタ回路の初段だけは、図２の（Ａ）の接続状態でも専用の外部入力端子に接続される構造にすれば、このパターンは外部から印加することが可能である。
【００２２】
次に、本発明の第３の実施の形態を図３に基づいて説明する。この実施の形態は請求項２〜５記載の各発明に対応するもので、図３において、１はフルカスタム構造部又はマスクドゲートアレイ構造部で、２はＦＰＧＡ構造部であり、フルカスタム構造部又はマスクドゲートアレイ構造部１は全て汎用性のあるメモリ、ＭＰＵ、ＤＳＰ、演算器、エンコーダ／デコーダ等のコア（機能回路）７によって構成されている。そして、これらのコア７は互いに独立しており、相互接続されていない。なお、電源やグランド、クロック、リセット等の共通信号は相互接続されていてもかまわない。そして、これらの個々のコア７の信号端子は、全て中間ピン３に接続するように構成する。そして、個別の汎用コア７の相互接続及び制御回路は、全てＦＰＧＡ構成部２により実現するように構成されている。
【００２３】
次に、このように構成された実施の形態の作用効果について説明する。上記のように構成し、ＦＰＧＡ構造部２を、汎用コア７からの信号を外部入出力端子に導くようにプログラミングすることにより、各コア７の検査のための付加端子や付加回路は必要なくなる。したがって、多ピンのコア７を数多く内蔵していても、半導体集積回路自身は外部端子を少なくして、小型化することができる。また、ＡＳＩＣとして利用する場合、利用するコア（この場合は汎用性がなくてもよい）が決定した時点で製造を開始できるため、現状のエンベデッド構造を持つゲートアレイよりも早期に製造に着手できる。また、中間ピン３は非常に多ピン化が可能なため、いままでは不可能だったコア７の内部信号を出力することも可能になる。更に、コア７の部分はフルカスタム構造で最適化することが可能であるため、非常に高速、高集積化を実現することができる。なお開発期間の短縮がより要求される場合には、コア部分をマスクドゲートアレイ構造にすることにより実現できる。また非常に汎用性の高いＡＳＳＰチップが実現でき、回路設計や変更が簡単にできる。なおまた、テスト用を含む複数のＦＰＧＡ構造のプログラムを内蔵したＲＯＭをコアとして内蔵する構成をとることも非常に容易である。
【００２４】
【発明の効果】
以上実施の形態に基づいて説明したように、請求項１記載の発明によれば、半導体集積回路上において、隣接する外部信号Ｉ／Ｏブロックがシフトレジスタ構造を構成することが可能となるため、半導体集積回路とプリント基板との実装時における断線、短絡等の不良箇所を検査するための、所謂、バウンダリースキャン構成を採ることができ、信号パターンの、外部信号Ｉ／Ｏブロックへの設定、及び外部から外部信号Ｉ／Ｏブロックに入力される信号パターンの検出を、付加回路なしに行うことが可能となる。請求項２記載の発明によれば、ユーザの手元でプログラムできるため、汎用性が高く且つ高性能で低コストのＡＳＳＰを実現することが可能となり、またＦＰＧＡ構造部をテスト用にプログラムすることにより、機能回路のテストには、専用の付加端子も付加回路も必要としない。請求項３及び５記載の発明によれば、多ピン化された中間ピンをＦＰＧＡ構造部で切り換えて、実際のＩ／Ｏブロックに接続する構造を実現することができ、省ピン化による小型化を図ることができる。請求項４記載の発明によれば、ＲＯＭに格納されたＦＰＧＡ構造のプログラムに応じた機能回路と他の部分との接続が可能になる。
【図面の簡単な説明】
【図１】  本発明に係る半導体集積回路の第１の実施の形態を示す図である。
【図２】  本発明の第２の実施の形態におけるＦＰＧＡ構造のＩ／Ｏブロックを示す図である。
【図３】  本発明の第３の実施の形態を示す図である。
【符号の説明】
１  フルカスタム構造部又はマスクドゲートアレイ構造部
２  ＦＰＧＡ構造部
３  中間ピン
４  ＦＰＧＡ構造のＩ／Ｏブロック
５  機能ブロック
６  配線領域
７  コア
11  Ｉ／Ｏブロック内蔵のフリップフロップ
12  基板テスト用シフトレジスタ構造専用配線
13  テスト専用入力端子
14  テスト専用出力端子
15  外部入出力端子
16  内部入出力端子
17  クロック入力端子
18  クロック配線
19  外部入力端子
20  外部出力端子
21  入力ブロック
22  出力ブロック
【図１】
0003943621.tif 000002
【図２】
0003943621.tif 000003
【図３】
0003943621.tif 000004