(57)【特許請求の範囲】
【請求項１】
複数の信号出力端子（ＯＵＴ）を有し、テストモードに転換することが可能で、かつ少なくとも１つの回路ユニット（ＳＣＨ）を有することにより、前記テストモードにおいて、前記複数の信号出力端子（ＯＵＴ）の少なくとも１つに該回路ユニット（ＳＣＨ）から発生するテスト信号（ＳＷ１、ＳＷ２）を送ることができる集積回路（ＩＣ）をテストするための方法であって、
テストモードへの転換を行うために、前記複数の信号出力端子（ＯＵＴ）の少なくとも１つに、該信号出力端子（ＯＵＴ）に印加する電位を低下させるための負荷素子が接続されることを特徴とする集積回路のテスト方法。
【請求項２】
受動要素を用いて電位を該信号出力端子（ＯＵＴ）に発生させる請求項１に記載の集積回路のテスト方法。
【請求項３】
該受動要素は抵抗である請求項２に記載の集積回路のテスト方法。
【請求項４】
テストモードにおいて該回路ユニットが複数のテスト信号（ＳＷ１、ＳＷ２）を発生し、該信号出力端子（ＯＵＴ）に特定の電位を印加することにより、それぞれの場合にテスト信号（ＳＷ１、ＳＷ２）が前記複数の信号出力端子（ＯＵＴ）の少なくとも１つに送られる請求項１〜３のいずれか１項に記載の集積回路のテスト方法。
【請求項５】
第１の所定時間窓において該信号出力端子（ＯＵＴ）の電位が所定参照値（Ｐ１、Ｐ２、Ｐ３、Ｐ４）と比較され、第２の時間窓において該集積回路（ＩＣ）がテストモードに転換される請求項４に記載の集積回路のテスト方法。
【請求項６】
電位が前記複数の信号出力端子（ＯＵＴ）の１つに印加され、テスト信号（ＳＷ１、ＳＷ２）が前記複数の信号出力端子（ＯＵＴ）の他の１つから出力される請求項５に記載の集積回路のテスト方法。
【請求項７】
電位が前記複数の信号出力端子（ＯＵＴ）の１つに印加され、テスト信号（ＳＷ１、ＳＷ２）が同一の信号出力端子から出力される請求項５に記載の集積回路のテスト方法。
【請求項８】
テストモードへの転換が論理演算の結果の関数であり、該論理演算が、前記複数の信号出力端子（ＯＵＴ）の１つに印加された電位と該回路ユニット（ＳＣＨ）から発生された信号（ＯＳ）との間で行われる請求項５に記載の集積回路のテスト方法。
【請求項９】
テストモードへの転換にともなって該回路ユニット（ＳＣＨ）内の回路ブロックが有効または無効にされる請求項２または８に記載の集積回路のテスト方法。
【請求項１０】
前記複数の信号出力端子（ＯＵＴ）の１つに印加される電位がウィンドウ・ディスクリミネータの電位インタバル内にある請求項２または９に記載の集積回路のテスト方法。
【請求項１１】
該テスト信号（ＳＷ１、ＳＷ２）の信号電位がウィンドウ・ディスクリミネータによって決められる電位インタバル内にある請求項１０に記載の集積回路のテスト方法。
【請求項１２】
複数の信号出力端子（ＯＵＴ）と、
少なくとも１つのスイッチング素子（Ｅ１、Ｅ２）と、
少なくとも１つの回路ユニット（ＳＣＨ）と、
前記複数の信号出力端子（ＯＵＴ）の１つの電位をテストするために、該信号出力端子（ＯＵＴ）に結合されるとともに、少なくとも１つのスイッチング素子（Ｅ１、Ｅ２）に結合される制御ユニット（ＳＴ）と、
前記回路ユニット（ＳＣＨ）の出力に結合されるスイッチング素子（Ｅ１、Ｅ２）の入力と、
前記複数の信号出力端子（ＯＵＴ）の少なくとも１つに結合されている前記スイッチング素子（Ｅ１、Ｅ２）の出力と
を有する集積回路（ＩＣ）を用い、請求項１〜１１のいずれか１項に記載のテスト方法を実施するための回路配置であって、
テストモードへの転換を行うために、前記複数の信号出力端子（ＯＵＴ）の少なくとも１つに、該信号出力端子（ＯＵＴ）に印加する電位を低下させるための負荷素子が接続されることを特徴とする回路配置。
【請求項１３】
さらに、テスト対象の信号を前記１つの信号出力端子（ＯＵＴ）の電位に適合させるための制御ユニット（ＳＴ）が増幅器（ＬＥ１、ＬＥ２）を含み、
前記増幅器（ＬＥ１、ＬＥ２）の入力が前記回路ユニット（ＳＣＨ１）の出力に結合され、
前記増幅器（ＬＥ１、ＬＥ２）の出力が前記スイッチング素子（Ｅ１、Ｅ２）の入力に結合され、
前記制御ユニット（ＳＴ）が、ウィンドウ・ディスクリミネータを構成する少なくとも２つのコンパレータ（Ｉ１、Ｉ２、およびＩ３、Ｉ４）を含み、
前記制御ユニット（ＳＴ）が、テスト信号（ＳＷ１、ＳＷ２）と、前記回路ユニット（ＳＣＨ）の少なくとももう１つの信号（ＯＳ）とに対して論理演算を行うためのロジックゲート（Ｌ１、Ｌ２）を有し、
前記ウィンドウ・ディスクリミネータの入力が前記１つの信号出力端子（ＯＵＴ）に結合され、
前記ウィンドウ・ディスクリミネータの出力が前記ロジックゲート（Ｌ１、Ｌ２）の入力に結合され、
前記ロジックゲート（Ｌ１、Ｌ２）の出力が前記スイッチング素子（Ｅ１、Ｅ２）の制御入力に結合され、
少なくとも１つの前記ロジックゲート（Ｌ１、Ｌ２）の出力が、前記回路ユニット（ＳＣＨ１）にも結合されて、前記回路ユニット（ＳＣＨ１）内の所定回路ブロックを選択できる請求項１２に記載の回路配置。
【請求項１４】
電位が前記複数の信号出力端子（ＯＵＴ）の１つに印加され、テスト信号（ＳＷ１、ＳＷ２）が前記複数の信号出力端子（ＯＵＴ）の他の１つから出力される請求項１２又は１３に記載の回路配置。
【請求項１５】
電位が前記複数の信号出力端子（ＯＵＴ）の１つに印加され、テスト信号（ＳＷ１、ＳＷ２）が同一の信号出力端子から出力される請求項１２又は１３に記載の回路配置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テストモードに転換することが可能な集積回路のテスト方法、および該テスト方法を実施するための回路配置に関する。
【０００２】
【従来の技術】
集積回路の場合、回路のテストを行うため、製造工程後に電気測定を実施する。集積回路は高度の複雑性を有するため、回路全体の出力信号だけではなく、回路内に存在する個々の内部機能グループの信号も測定する必要がある。開発段階においては、この目的のために、追加的な内部コンタクト面、すなわち個々の回路ブロックに割り当てられたいわゆる測定パッドを組み込む。
【０００３】
集積回路がまだケースに収納されていない場合には、機能のチェックをこの測定パッドで行うことができる。完成後の集積回路の場合には、機能の正常性をチェックするために、一部の測定パッドを外部ボンディングパッドに接続し、組み立て後であっても追加出力ピンでテスト対象信号を測定できるようにする。
【０００４】
集積回路内部に追加的に測定パッドを設けたり、集積回路完成品上に追加的にピンを設けることは、いずれも追加的な面積を必要とし、微細化を行う時、全体に対する当該スペースの面積率は増加する。
【０００５】
上述の方法の例としては、たとえばアトメル（ATMEL Germany） 社のU2548やU2521など、既知の集積回路がある。これらの場合、集積回路内に存在する測定パッドの一部を追加測定パッドに接続し、個々の回路機能の信号に関するテストを行えるようにしている。
【０００６】
上述の従来技術による別の方法を、公報EP 0535776 B1から知ることができる。追加入力ピンへの利用可能な信号と内部ロジックを利用してテストモードを起動することにより、集積回路内にある個々の回路ユニットのテスト対象である選択された信号を該集積回路の追加入力ピンに送る。
【０００７】
従来技術による既知の方法の短所は、機能チェックに要する面積が全回路面積の大きい割合を占めるということにあり、特に、小型で集積度の高い回路の場合には、この面積が回路内の測定パッドと信号の外部測定に必要な追加ピンとの間で分割されるために上記の割合が大きくなる。そして全チップ面積に占める割合が大きいことで、回路の全コストに占める割合が大きくなる。これは、特に大量生産される小型回路の場合、利益率に負の影響を及ぼす。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、既存のピンを用いることにより、集積回路の内部信号を外部機能チェックに利用できるようにする方法を提供することである。
【０００９】
本発明の他の目的は、当該方法を実施するための容易かつ経済的に製造可能な回路配置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の第１の目的は、請求項１に記載した特徴によって解決される。
【００１１】
回路配置は、請求項１０および１１の特徴によって説明される。また他の請求項において、好適な実施態様が説明されている。
【００１２】
上記のように、本発明の本質は、通常の動作モードでは出力端子で測定不可能な集積回路内の回路ユニットからの信号を、テスト信号として、既存の信号出力端子へ送って機能チェックを行うことにある。
【００１３】
これを行うためには、電源電圧をかけた状態で、所定の電位を集積回路の少なくとも１つの出力端子に印加することによって集積回路をテストモードに転換する。これにより、集積回路の回路ユニットから発生したテスト信号が当該信号出力端子へ送られる。
【００１４】
確実にテストモードへ転換することを可能にするためには、信号出力端子に印加した電位が、集積回路の通常動作モードにおける信号出力端子での出力電圧とは異なっていることが必要とされる。特に、抵抗などの受動要素を用いて電位を信号出力端子に印加、設定することが好適である。
【００１５】
上記の従来技術と比較すると、回路設計時に回路ユニットの各回路要素ごとに内部測定パッドを設ける必要がないために、チップ面積を小さくできることが長所である。さらに、集積回路をテストモードへ転換するため、あるいはテスト信号を測定するために、追加ピンを必要とせず、したがってボンディングパッドも必要としない。特に、「プルアップ式」抵抗付きの「オープンコレクター」として設計された信号出力端子を持つ集積回路の場合、当該集積回路をテストモードに転換させる電位は、抵抗を用いて非常に安価な方法で設定することが可能である。
【００１６】
さらに、この新規の方法にとって、集積回路の信号入力端子に入力信号があるかどうかは重要でない。特に、発振器ステージなどを有するテスト対象集積回路内の回路要素から出る出力信号を、信号出力端子におけるテスト信号として利用することが可能である。さらに、集積回路の信号入力端子に入力信号がある場合、テスト信号を測定することにより、特に集積回路の信号処理回路要素などをチェックすることも可能である。
【００１７】
本方法の発展形の１つとして、複数の電位を信号出力端子に印加することも可能である。各電位を異なるテスト信号に割り当てることにより、単一の信号出力端子において多数のテスト信号を次々と測定することができる。信号出力端子が１個しかない集積回路の場合でも、回路が余り複雑でない単一の信号出力端子において多数のテスト信号を次々と分析することが可能となる。
【００１８】
また本方法の発展形の１つとして、集積回路をテストモードに転換する以前の時間窓中に、制御ユニットを用いて、信号出力端子における電位の値をテストすることにより基準値との整合を調べ、信号出力端子での電位が所定の基準値に対応している場合には、次の時間窓中に集積回路をテストモードに転換することが好適である。
【００１９】
そうする際には、信号出力端子に設定された電位が時間に依存せず一定に保たれ、テスト信号が交流電圧となるのが好適である。直流電圧成分は、外部測定装置で容易に分離することができる。上述の従来技術と比較して、本発明の方法によると、一つの抵抗を用いるだけで特に簡便かつ安価に集積回路をテストモードに転換することが可能である。
【００２０】
信号出力端子が複数ある場合には、本方法の発展形の１つとして、制御ユニットが、信号出力端子に設定された電位を調べ、テスト信号を別の信号出力端子に送ることが可能である。この利点としては、設定した直流電圧と重ならず、テスト信号の直流電圧オフセットを測定できる。
【００２１】
本方法の別の発展形では、制御ユニットが、信号出力端子に設定された電位と回路ユニットの回路部品の信号についてのブール論理演算を行う。負の信号値によるAND論理演算によって、たとえば、信号出力端子の電位によって集積回路がテストモードに転換されてしまうのを防止することができる。この目的のためには、集積回路の出力ステージからの制御電圧による論理演算が行われるのが好適である。本発明の方法のこのような実施態様では、テストモードのテスト信号が、信号出力端子において、通常モードでの（すなわち、入力信号が存在する場合など）出力信号と重なってしまうのを非常に確実に防止することができる。
【００２２】
本出願人の研究によると、信号出力端子に設定する電圧の関数として、様々なテスト信号を選択できるようにすれば有利である。この場合、たとえば、回路ユニット内に所定の電位があることを検知して制御ユニットが回路の特定部分を活性化、非活性化する。このようにして、入力信号がある場合のテスト信号、あるいは入力信号がない場合のテスト信号に対して、所定の信号形状を発生させることが可能である。
【００２３】
本発明による方法のさらなる発展形においては、集積回路の信号出力端子での電位がウィンドウ・ディスクリミネータの一定インタバル内にある場合、集積回路がテストモードに転換される。これを行う際には、テスト信号の信号高、すなわちテスト信号の振幅と直流電圧オフセット、を信号増幅器で設定し、各テスト信号の直流電圧オフセットが信号出力端子に設定された電位に対応し、またテスト信号の最大振幅が各ウィンドウ・ディスクリミネータによって決められたインタバル内に来るようにするのが好適である。複数のウィンドウ・ディスクリミネータが使用されている場合、これによってディスクリミネータの隣接ウィンドウ間のクロストークが防止される。さらに信号出力端子での直流電圧もほとんど変化しない。
【００２４】
本発明の方法を好適に実施するために、新規な回路配置を利用できる。本発明の第２の目的に従って制御装置と少なくとも１個のスイッチング素子を集積することの利点は、追加的に回路を複雑化することが少なく、全内部測定パッドを排除してもよいことである。さらに他の利点は、電源電圧が存在すれば、１個の抵抗を信号出力端子に外部接続するだけで集積回路をテストモードに転換できることである。
【００２５】
【発明の実施の形態】
以下に、図面を参照して、本発明の実施態様を説明する。
【００２６】
図１に示す集積回路ＩＣは、信号出力端子において、たとえば外部抵抗などを用いて設定し得る外部印加電位が所定の参照値に対応した値である場合に、回路ユニットからの出力信号をテスト信号として集積回路の信号出力端子へ送る。
【００２７】
集積回路ＩＣは、このための入力ピンＩＮと出力ピンＯＵＴを有している。出力ピンＯＵＴは、外部でノード１００を介して参照電位ＲＶに結合される。ノード１００はスイッチＴ１によって抵抗Ｗ１に接続されるか、またはスイッチＴ２によって抵抗Ｗ２に接続される。さらに、集積回路は電源電圧ＶＳが与えられる別のピンと、参照電位ＲＶに結合されたピンとを有している。
【００２８】
集積回路ＩＣの内部には、２つの機能ユニットがある。第１の機能ユニットは、集積回路の通常動作に必要な回路機能を含み、電圧ＶＤＤとノード５０の間に「プルアップ」として接続された負荷素子ＲＬは除いて回路ユニットＳＣＨで示される。一方、第２の機能ユニットは、制御ユニットＳＴと第１および第２の電圧制御スイッチング素子Ｅ１、Ｅ２からなるテストモード検出部を含む。
【００２９】
スイッチング・ユニットＳＣＨは、集積回路ＩＣの信号入力端子ＩＮに結合された第１入力、信号ＭＳが与えられる第２入力、制御ユニットＳＴに結合された第１出力ラインＯＳ、テスト対象の信号ＳＷ１が与えられ、スイッチング素子Ｅ１に結合された第２出力ライン、およびテスト対象の信号ＳＷ２が与えられ、スイッチング素子Ｅ２に結合された第３出力ラインを有している。これら２つのスイッチング素子Ｅ１、Ｅ２の出力はノード５０に結合されている。
【００３０】
さらに、ノード５０は集積回路ＩＣの信号出力端子ＯＵＴに結合され、また配線５によって制御ユニットＳＴに接続されている。制御ユニットＳＴは、信号ＭＳが得られ、スイッチング素子Ｅ１の制御入力と回路ユニットＳＣＨの第２入力とに結合された第１出力と、スイッチング素子Ｅ２の制御入力に結合された第２出力とを有している。
【００３１】
以下、回路の動作原理を説明する。集積回路の２種類の動作モードの差異が明らかになろう。
【００３２】
第１の動作モードでは、抵抗Ｗ１が、スイッチＴ１によって信号出力端子ＯＵＴから分離されている。そのため、制御ユニットＳＴによって決められた値に対応した電位が集積回路ＩＣの信号出力端子ＯＵＴにおいて得られないので、集積回路はテストモードに転換されない。
【００３３】
入力ピンＩＮに入力信号ＥＳが与えられる場合、回路ユニットＳＣＨの第１出力に誘導された信号ＯＳが、制御ユニットＳＴに印加される。制御ユニットＳＴは、ラインＯＳの信号を変形せずノード５０へ送り、出力信号として信号ＯＳを集積回路ＩＣの出力端子ＯＵＴへ送る。
【００３４】
第２動作モードでは、抵抗Ｗ１を負荷素子ＲＬに接続するスイッチＴ１によって、所定の電位が出力端子ＯＵＴに設定される。その結果、集積回路ＩＣがテストモードに転換される。
【００３５】
なお、信号出力端子が１つであり、この信号出力端子を介して、テストモード設定バイアスを入力すると共に、テスト信号を出力する場合を説明したが、信号出力端子が２つ以上ある場合には、これらの機能を分離してもよい。１つの信号出力端子でテストモード設定電位を入力し、他の１つの信号出力端子からテスト対象の信号を出力する。
【００３６】
図２は、電位検出用の回路配置を示す。テストモードへ転換することにより、回路ユニットＳＣＨ内の所定回路ブロックが、制御ユニットＳＴからの信号ＭＳによって選択され、信号ＳＷ１をスイッチング素子Ｅ１に出力する。
【００３７】
さらに、スイッチング素子Ｅ１が信号ＭＳによって閉じられ、信号ＳＷ１がテスト信号として信号出力端子ＯＵＴに印加される。信号ＳＷ１は、ノード５０における直流電圧電位への影響を最小化するため、交流電圧信号である。
【００３８】
抵抗Ｗ１がスイッチＴ１によって信号出力端子ＯＵＴから分離されている場合には、ノード５０における電位が電圧ＶＤＤまで上昇し、集積回路ＩＣは制御ユニットＳＴによって通常動作状態に戻される。すなわち、信号ＳＷ１がスイッチング素子Ｅ１によってノード５０から分離され、既定回路ブロックの選択が信号ＭＳによって解除される。
【００３９】
図２に示す集積回路ＩＣは、通常動作中に交流電圧信号を提供する。集積回路ＩＣの外部配線は図１に示す実施態様と同一であるが、制御ユニットＳＴの好適な実施態様が図１の実施態様のさらなる展開として示されている。
【００４０】
図示の実施態様において、集積回路のテストモードへの転換は、設定された電位と集積回路ＩＣの出力ステージの制御信号とに関する論理演算の結果の機能である。入力端子ＩＮは集積回路ＩＣ内のスイッチング素子ＳＣＨ１の第１入力に結合されている。
【００４１】
さらに、スイッチング素子ＳＣＨ１は、信号ＭＳが与えられる第２入力と、信号ＯＳが得られ、ノード１０に結合される第１出力と、テスト対象の第１信号Ｓ１が得られ、第１増幅器ＬＥ１の非反転入力に接続される第２出力と、テスト対象の第２信号Ｓ２が得られ、第２増幅器ＬＥ２の非反転入力に結合される第３出力とを有している。
【００４２】
さらに、たとえば  インピーダンス増幅器などの信号出力ステージＡＳの入力が、ノード１０に固定結合され、ノード１０は、いかなる時も、ＡＮＤロジックゲートＬ１、Ｌ２の第１負入力２０、３０に接続される。信号出力ステージＡＳの出力はノード５０に接続され、ノード５０には、信号出力端子ＯＵＴのほか、電圧ＶＤＤ下流にある負荷抵抗ＲＬが接続され、また各場合において、電圧制御スイッチング素子Ｅ１ないし電圧制御スイッチング素子Ｅ２の出力が結合される。
【００４３】
さらに、コンパレータI１の第１非反転入力とコンパレータI２の第１非反転入力がノード５０に結合されている。低閾値電圧Ｖ１がコンパレータI１の反転入力に与えられ、これはコンパレータI２の反転入力に与えられる高閾値電圧Ｖ２とともに、ウィンドウ・ディスクリミネータ(窓識別器)を形成する。
【００４４】
コンパレータI１の出力はＡＮＤロジックゲートＬ１の肯定入力に結合され、第２コンパレータI２の出力はＡＮＤロジックゲートＬ１の第２否定入力に結合されている。信号ＳＥ１が得られるロジックゲートＬ１の出力は、スイッチング素子Ｅ１の制御入力と回路ユニットＳＣＨ１の第２入力との両方に結合されている。
【００４５】
さらに、ノード５０はコンパレータI３の第１非反転入力とコンパレータI４の第１非反転入力とに接続されている。低閾値電圧Ｖ３がコンパレータI３の反転入力に与えられ、これはコンパレータI４の反転入力に与えられる高閾値電圧Ｖ４とともに、第２ウィンドウ・ディスクリミネータを形成する。
【００４６】
コンパレータI３の出力はＡＮＤロジックゲートＬ２の肯定入力に結合され、コンパレータI４の出力はＡＮＤロジックゲートＬ２の第２否定入力に結合されている。信号ＳＥ２が得られるロジックゲートＬ２の出力は、スイッチング素子Ｅ２の制御入力に結合されている。
【００４７】
さらに、参照電圧Ｐ１が増幅器ＬＥ１の反転入力に与えられる。信号ＳＷ１が得られる増幅器ＬＥ１の出力は、電圧制御スイッチング素子Ｅ１によってノード５０へ結合されている。さらに、参照電圧Ｐ２が可変（regulated）増幅器ＬＥ２の反転入力に与えられる。信号ＳＷ２が得られる増幅器ＬＥ２の出力は、電圧制御スイッチング素子Ｅ２を介してノード５０へ結合されている。
【００４８】
外部配線に依存する集積回路の動作の原理を以下に説明する。動作モードは２種類ある。
【００４９】
通常動作モードである第１動作モードでは、入力信号ＥＳが信号入力端子ＩＮに与えられ、ここから回路ユニットＳＣＨ１によって、出力増幅器ＡＳへの入力信号ＯＳが導出される。ノード１０に信号が与えられるので、ロジックゲートＬ１およびＬ２の第１入力に信号が与えられる。このため、２つのＡＮＤ論理演算の結果は「偽」となる。
【００５０】
従って、ノード５０の電位は考慮されない。すなわち、抵抗Ｗ１によって電位が設定されても、集積回路ＩＣがテストモードに転換されることはない。結果として、電圧制御スイッチング素子Ｅ１、Ｅ２は両方とも開放状態のまま留まる。増幅された信号ＯＳが、信号出力端子OUTに与えられる。これは、通常動作中の集積回路の出力信号を表す。
【００５１】
第２動作モードでは、ノード１０に供給される信号ＯＳがない。そのため、ノード５０に設定された電位が２つのウィンドウ・ディスクリミネータのうち一方のインタバル内にある場合、集積回路ＩＣは外部配線によってテストモードに転換される。
【００５２】
別の表現によれば、テスト機能を有する集積回路の動作が２つの時間窓に分かれて行われる。第１の時間窓で論理演算が行われ、その結果に依存して第２の時間窓で集積回路はテストモードに転換される。
【００５３】
図示した実施態様においては、第１のウィンドウ・ディスクリミネータで与えられる電圧インタバル内にある電位が、抵抗Ｗ１と負荷素子ＲＬとを結合しているスイッチＴ１により、ノード５０に設定される。信号はロジックゲートＬ１の３つの入力でのみ正しい極性を持つ。従って、ロジックゲートＬ１のＡＮＤ論理演算の結果のみが「真」であり、出力信号ＳＥ１は「高」に切り替えられる。
【００５４】
スイッチング素子Ｅ１が閉じると同時に、回路ユニットＳＣＨ１内の所定回路要素が信号ＳＥ１によって選択され、所定の信号形状が発生される。これは、信号Ｓ１の形で増幅器ＬＥ１に入力され、信号ＳＷ１としてノード５０に印加される。こうして、テスト対象である信号ＳＷ１が信号出力端子ＯＵＴに与えられる。
【００５５】
スイッチＴ１が開くと、ノード５０の電位は第１ウィンドウ・ディスクリミネータの上限値より高い値まで上昇する。このため、ロジックゲートＬ１の論理演算結果が「偽」となり、ロジックゲートＬ１の出力信号ＳＥ１が「低」に切り替えられる。所定回路要素の選択が終了し、スイッチング素子Ｅ１が信号ＳＷ１をノード５０から分離する。ノード５０にさらなる信号が供給されない限り、ノード５０は負荷素子ＲＬ（プルアップ）によって電圧ＶＤＤまで引き上げられる。
【００５６】
抵抗Ｗ２がスイッチＴ２によって信号出力端子ＯＵＴに結合されると、第２ウィンドウ・ディスクリミネータのインタバル内に値を持つ電位がノード５０に現れる。これにより、ロジックゲートＬ２の結果のみが「真」になり、スイッチング素子Ｅ２によってテスト信号ＳＷ２が信号出力端子ＯＵＴへ印加される。
【００５７】
抵抗Ｗ２が分離されると、ロジックゲートＬ２がスイッチング素子Ｅ２によってテスト信号ＳＷ２を信号出力端子ＯＵＴから分離し、ノード５０の電位は電圧ＶＤＤまで引き上げられる。
【００５８】
２つのテスト信号ＳＷ１とＳＷ２がノード５０で有効な直流電圧値に及ぼす影響を最低限に抑えるため、あるいは信号ＳＷ１とＳＷ２の有効な交流電圧振幅が過度に大きい場合に他のウィンドウ・ディスクリミネータとのカップリングが起こらないようにするために、信号Ｓ１、Ｓ２については、その直流電圧オフセットだけでなく最大振幅も増幅器ＬＥ１、ＬＥ２によって決定されるようになっている。
【００５９】
可能な最大の振幅を達成するため、信号ＳＷ１とＳＷ２の直流電圧オフセットの選択は、その値が各ウィンドウ・ディスクリミネータによって決められるインタバルの中心に来るように行うことが好適である。各スイッチング素子Ｅ１、Ｅ２が開いている場合、テスト信号はスイッチング素子Ｅ１、Ｅ２の各入力側にのみ与えられる。
【００６０】
ロジックゲートＬ１とは対照的に、ロジックゲートＬ２の出力はスイッチング素子Ｅ１の制御入力にのみ結合されている。したがって、回路ユニットＳＣＨ１内の回路機能の起動、切断を行うための選択を信号ＳＥ２によって行うことはできない。
【００６１】
最後に、この新規の方法では、テスト信号数が、テスト信号の振幅値と、信号出力端子での各電圧値間に要求されるインタバルによってのみ制限されることに注目すべきである。
【００６２】
【発明の効果】
追加のパッドや端子を設けなくても、集積回路の内部回路をテストできる。
【図面の簡単な説明】
【図１】  本発明の実施例による方法を説明するための第１の回路装置の回路図である。
【図２】  本発明の実施例による方法を説明するための第２の回路装置の回路図である。
【符号の説明】
ＩＣ            集積回路
ＳＣＨ          回路ユニット
ＳＴ            制御ユニット
ＩＮ            入力ピン
ＯＵＴ          出力ピン
ＶＳ            電源電圧
ＲＶ            参照電位
ＶＤＤ          電圧（電源電圧）
ＲＬ            負荷素子
Ｅ              スイッチング素子
ＥＳ            入力信号
ＳＷ            信号（テスト対象）
Ｓ              信号（増幅前）
ＳＥ            信号（スイッチング素子制御用）
ＭＳ            信号（回路ユニット制御用）
ＯＳ            出力ライン
Ｔ              スイッチ
Ｗ              抵抗
Ｉ              コンパレータ
Ｌ              ロジックゲート
ＬＥ            増幅器
ＡＳ            出力ステージ
Ｐ              参照電圧
Ｖ              閾値電圧
５              配線
１０            ノード
２０            負入力
３０            負入力
５０            ノード
１００          ノード
【図１】
0003999512.tif 000002
【図２】
0003999512.tif 000003