(57)【特許請求の範囲】
【請求項１】
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路のスパンミスマッチの校正方法において、
校正動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を第１及び第２の値でそれぞれ固定し、
前記第１及び第２の値での前記ステージの一のＡ／Ｄ変換器の閾値における入力値の差をスパンとして２系統で測定し、
２系統のスパンの差分が等しくなるまで前記差分を累積してこの累積値に基づき前記ステージを構成するＤ／Ａ変換器の基準電圧の倍率を調整しておき、
変換動作時に前記累積値を保持する
ことを特徴とするスパンミスマッチの校正方法。
【請求項２】
校正動作時に、前記パイプラインＡ／Ｄ変換器に印加する値を前記ステージの一のＡ／Ｄ変換器の閾値における入力値の近傍にすることを特徴とする
請求項１記載のスパンミスマッチの校正方法。
【請求項３】
前記校正動作と前記変換動作とを交互に行うことを特徴とする
請求項１記載のスパンミスマッチの校正方法。
【請求項４】
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路において、
校正動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を第１及び第２の値でそれぞれ固定し、前記第１及び第２の値での前記ステージの一のＡ／Ｄ変換器の閾値における入力値の差をスパンとして２系統で測定し、２系統のスパンの差分が等しくなるまで前記差分を累積してこの累積値に基づき前記ステージを構成するＤ／Ａ変換器の基準電圧の倍率を調整しておき、変換動作時に前記累積値を保持する校正手段を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項５】
前記校正手段が、
２系統の前記パイプラインＡ／Ｄ変換器を構成する各ステージの一のＡ／Ｄ変換器の出力の一方を選択するマルチプレクサ回路と、
マルチプレクサ回路の出力を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、
このアップダウンカウンタ回路の出力に基づき２系統のスパンの差分を累積してこの累積値を出力する演算手段と、
この累積値に基づき前記ステージを構成するＤ／Ａ変換器の基準電圧の倍率を調整する第１のＤ／Ａ変換器と
校正動作時に前記アップダウンカウンタ回路の出力に基づきアナログ信号を出力する第２のＤ／Ａ変換器と、
校正動作時に第２のＤ／Ａ変換器の出力と前記パイプラインＡ／Ｄ変換器に印加するスイッチ回路とを備え、
前記校正動作時に前記マルチプレクサ回路を切り換えて２系統のスパンの差分の測定して累積し、前記変換動作時に前記累積値を保持することを特徴とする。請求項４記載のＡ／Ｄ変換回路。
【請求項６】
前記演算手段が、
前記アップダウンカウンタ回路の出力を保持する第１及び第２のレジスタ回路と、
この第１及び第２のレジスタ回路の値の差分を演算する第１の演算回路と、
この第１の演算回路の出力を保持する第３及び第４のレジスタ回路と、
この第３及び第４のレジスタ回路の値の差分を演算する第２の演算回路と、
前記累算値を保持する第５のレジスタ回路と、
この第５のレジスタ回路の値と前記第２の演算回路の出力を累算して前記第５のレジスタ回路に格納する累算器とから構成されたことを特徴とする。
請求項５記載のＡ／Ｄ変換回路。
【請求項７】
前記第１及び第２の値で、前記第２のＤ／Ａ変換器の出力を前記ステージの一のＡ／Ｄ変換器の閾値における入力値のそれぞれ近傍にすることを特徴とする
請求項５記載のＡ／Ｄ変換回路。
【請求項８】
前記マルチプレクサ回路の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値を第１及び第２のレジスタ回路に格納することを特徴とする請求項５記載のＡ／Ｄ変換回路。
【請求項９】
前記校正動作と前記変換動作とを交互に行うことを特徴とする
請求項４及び請求項５記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パイプラインＡ／Ｄ変換器に関し、特にパイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路におけるスパンミスマッチの校正方法及びこの方法を用いたＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】
従来のパイプラインＡ／Ｄ変換器は入力信号を１ビット等の低分解能のＡ／Ｄ変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
さらに、このようなパイプラインＡ／Ｄ変換器を２系統設けて、これらをインターリーブして動作させることにより、高速変換動作を実現することが可能になる。
【０００４】
但し、２系統のパイプラインＡ／Ｄ変換器のスパンが不一致の場合には変換結果に誤差を生じてしまうため、これらのスパンミスマッチを校正する必要がある。
【０００５】
図１０はこのような従来の２系統のパイプラインＡ／Ｄ変換器のスパンミスマッチを校正方法の一例を示す構成ブロック図である。図１０において１及び２は従来のパイプラインＡ／Ｄ変換器、３及び４はスパンミスマッチ調整用の可変電圧源、１００は校正に用いる基準電圧、１０１及び１０２はパイプラインＡ／Ｄ変換器１及び２のディジタル出力信号である。
【０００６】
基準電圧１００はパイプラインＡ／Ｄ変換器１及び２の入力端子に接続され、パイプラインＡ／Ｄ変換器１には可変電圧源３の一端が接続され、パイプラインＡ／Ｄ変換器２には可変電圧源４の一端が接続される。
【０００７】
パイプラインＡ／Ｄ変換器１及び２のディジタル出力端子からはディジタル出力信号１０１及び１０２が出力される。また、可変電圧源３及び４の他端は接地される。
【０００８】
ここで、図１０に示す従来例の校正方法について説明する。スパン検出を行うために基準電圧１００をそれぞれパイプラインＡ／Ｄ変換器１及び２に印加し、Ａ／Ｄ変換を行わせる。
【０００９】
そして、パイプラインＡ／Ｄ変換器１及び２のディジタル出力信号１０１及び１０２を参照してスパンミスマッチが解消するように可変電圧源３及び４の出力電圧を調整する。
【００１０】
【発明が解決しようとする課題】
しかし、図１０に示す従来例ではＡ／Ｄ変換の分解能を用いて精度良くスパンを調整するためにはＡ／Ｄ変換器に冗長なビット数を必要としてしまう。言い換えれば、所望の分解能以上のＡ／Ｄ変換器を製作しなければならないと言った問題点があった。
従って本発明が解決しようとする課題は、Ａ／Ｄ変換の分解能以下の高精度のスパンミスマッチ校正が可能なスパンミスマッチの校正方法及びこれを用いたＡ／Ｄ変換回路を実現することにある。
【００１１】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路のスパンミスマッチの校正方法において、
校正動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を第１及び第２の値でそれぞれ固定し、前記第１及び第２の値での前記ステージの一のＡ／Ｄ変換器の閾値における入力値の差をスパンとして２系統で測定し、２系統のスパンの差分が等しくなるまで前記差分を累積してこの累積値に基づき前記ステージを構成するＤ／Ａ変換器の基準電圧の倍率を調整しておき、変換動作時に前記累積値を保持することにより、Ａ／Ｄ変換の分解能以下の高精度のスパンミスマッチ校正が可能になる。
【００１２】
請求項２記載の発明は、
請求項１記載の発明であるスパンミスマッチの校正方法において、
校正動作時に、前記パイプラインＡ／Ｄ変換器に印加する値を前記ステージの一のＡ／Ｄ変換器の閾値における入力値の近傍にすることにより、カウント値の収束時間を短縮させることが可能になる。
【００１３】
請求項３記載の発明は、
請求項１記載の発明であるスパンミスマッチの校正方法において、
前記校正動作と前記変換動作とを交互に行うことにより、より精度の高いスパンミスマッチの校正をすることができる。
【００１４】
請求項４記載の発明は、
パイプラインＡ／Ｄ変換器を２系統インターリーブして高速変換動作を行うＡ／Ｄ変換回路において、
校正動作時に前記パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を第１及び第２の値でそれぞれ固定し、前記第１及び第２の値での前記ステージの一のＡ／Ｄ変換器の閾値における入力値の差をスパンとして２系統で測定し、２系統のスパンの差分が等しくなるまで前記差分を累積してこの累積値に基づき前記ステージを構成するＤ／Ａ変換器の基準電圧の倍率を調整しておき、変換動作時に前記累積値を保持する校正手段を備えたことにより、Ａ／Ｄ変換の分解能以下の高精度のスパンミスマッチ校正が可能になる。
【００１５】
請求項５記載の発明は、
請求項４記載の発明であるＡ／Ｄ変換回路において、
前記校正手段が、
２系統の前記パイプラインＡ／Ｄ変換器を構成する各ステージの一のＡ／Ｄ変換器の出力の一方を選択するマルチプレクサ回路と、マルチプレクサ回路の出力を制御信号としてアップカウント若しくはダウンカウントを行うアップダウンカウンタ回路と、このアップダウンカウンタ回路の出力に基づき２系統のスパンの差分を累積してこの累積値を出力する演算手段と、この累積値に基づき前記ステージを構成するＤ／Ａ変換器の基準電圧の倍率を調整する第１のＤ／Ａ変換器と校正動作時に前記アップダウンカウンタ回路の出力に基づきアナログ信号を出力する第２のＤ／Ａ変換器と、校正動作時に第２のＤ／Ａ変換器の出力と前記パイプラインＡ／Ｄ変換器に印加するスイッチ回路とを備え、前記校正動作時に前記マルチプレクサ回路を切り換えて２系統のスパンの差分の測定して累積し、前記変換動作時に前記累積値を保持することにより、Ａ／Ｄ変換の分解能以下の高精度のスパンミスマッチ校正が可能になる。
【００１６】
請求項６記載の発明は、
請求項５記載の発明であるＡ／Ｄ変換回路において、
前記演算手段が、
前記アップダウンカウンタ回路の出力を保持する第１及び第２のレジスタ回路と、この第１及び第２のレジスタ回路の値の差分を演算する第１の演算回路と、この第１の演算回路の出力を保持する第３及び第４のレジスタ回路と、この第３及び第４のレジスタ回路の値の差分を演算する第２の演算回路と、前記累算値を保持する第５のレジスタ回路と、この第５のレジスタ回路の値と前記第２の演算回路の出力を累算して前記第５のレジスタ回路に格納する累算器とから構成されたことにより、Ａ／Ｄ変換の分解能以下の高精度のスパンミスマッチ校正が可能になる。
【００１７】
請求項７記載の発明は、
請求項５記載の発明であるＡ／Ｄ変換回路において、
前記第１及び第２の値で、前記第２のＤ／Ａ変換器の出力を前記ステージの一のＡ／Ｄ変換器の閾値における入力値のそれぞれ近傍にすることにより、カウント値の収束時間を短縮させることが可能になる。
【００１８】
請求項８記載の発明は、
請求項５記載の発明であるＡ／Ｄ変換回路において、
前記マルチプレクサ回路の出力が一方の状態の時に、前記アップダウンカウンタ回路のカウント値を第１及び第２のレジスタ回路に格納することにより、誤差を低減することができる。
【００１９】
請求項９記載の発明は、
請求項４及び請求項５記載の発明であるＡ／Ｄ変換回路において、
前記校正動作と前記変換動作とを交互に行うことにより、より精度の高いスパンミスマッチの校正をすることができる。
【００２０】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る２系統のパイプラインＡ／Ｄ変換器のスパンミスマッチを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【００２１】
図１において１及び２は図１０と同一符号を付してあり、５はスイッチ回路、６はマルチプレクサ回路、７はアップダウンカウンタ回路、８は校正値出力用のＤ／Ａ変換器、９，１０，１２，１３及び１６はレジスタ回路、１１及び１４は演算回路であるディジタル減算器、１５は累算器、１７はスパン調整用のＤ／Ａ変換器、１０３はアナログ入力信号、１０４はパイプラインＡ／Ｄ変換器１及び２に印加される信号、１０５及び１０６はスパン調整信号である。さらに、５〜１７は校正手段を、９〜１６は演算手段をそれぞれ構成している。
【００２２】
図１中５０はパイプラインＡ／Ｄ変換器１の詳細を示す構成ブロック図であり、１８は１．５ビットＡ／Ｄ変換器、１９は利得１倍の増幅器、２０はアナログ減算器、２１はマルチプレクサ回路、２２は１．５ビットＤ／Ａ変換器、２３は利得２倍の増幅器、２４ａ及び２４ｂはＤ／Ａ変換器２２等に基準電圧を供給するＤ／Ａ変換器、２５は前記基準電圧を分圧する分圧抵抗，２６ａ及び２６ｂはスパン調整用のアナログ乗算器である。
【００２３】
また、他段のパイプラインステージも同一構成であるので符号は付さず、入力側から順に”ステージ＃３”、”ステージ＃２”及び”ステージ＃１”と呼び、各々のステージの出力電圧である残差出力をそれぞれ”Ｖｒ３”，”Ｖｒ２”及び”Ｖｒ１”と呼ぶ。
【００２４】
アナログ入力信号１０３はスイッチ回路５の一方の入力端子に印加され、スイッチ回路５の出力端子はパイプラインＡ／Ｄ変換器１及び２のアナログ入力端子にそれぞれ接続される。
【００２５】
パイプラインＡ／Ｄ変換器１及び２の各”ステージ＃１”のＡ／Ｄ変換器の出力はマルチプレクサ回路６の２つの入力端子にそれぞれ接続され、マルチプレクサ回路６の出力はアップダウンカウンタ回路７のアップダウン制御端子に接続される。
【００２６】
アップダウンカウンタ回路７のカウント出力はＤ／Ａ変換器８の入力端子とレジスタ回路９及び１０の入力端子にそれぞれ接続され、レジスタ回路９及び１０の出力はディジタル減算器１１の加算入力端子及び減算入力端子にそれぞれ接続される。
【００２７】
ディジタル減算器１１の出力はレジスタ回路１２及び１３の入力端子にそれぞれ接続され、レジスタ回路１２及び１３の出力はディジタル減算器１４の加算入力端子及び減算入力端子にそれぞれ接続される。
【００２８】
ディジタル減算器１４の出力は累算器１５の一方の入力端子に接続され、累算器１５の出力はレジスタ回路１６の入力端子及びＤ／Ａ変換器１７の入力端子にそれぞれ接続される。また、レジスタ回路１６の出力は累算器１５の他方の入力端子に接続される。
【００２９】
Ｄ／Ａ変換器８の出力端子はスイッチ回路５の他方の入力端子に接続され、Ｄ／Ａ変換器１７の出力であるスパン調整信号１０５及び１０６はパイプラインＡ／Ｄ変換器１及び２のスパン調整端子にそれぞれ接続される。
【００３０】
一方、パイプラインＡ／Ｄ変換器１の詳細を示す構成ブロック図において、スイッチ回路５の出力である信号１０４は”ステージ＃３”を構成する１．５ビットＡ／Ｄ変換器１８の入力端子及び増幅器１９の入力端子にそれぞれ接続され、増幅器１９の出力はアナログ減算器２０の加算入力端子に接続される。
【００３１】
１．５ビットＡ／Ｄ変換器１８の出力はディジタル信号として取り出されると共にマルチプレクサ回路２１の一方の入力端子に接続され、マルチプレクサ回路２１の他方の入力端子には固定データ”ＴＤ３”が印加される。
【００３２】
マルチプレクサ回路２１の出力は１．５ビットＤ／Ａ変換器２２に接続され、１．５ビットＤ／Ａ変換器２２の出力はアナログ減算器２０の減算入力端子に接続される。アナログ減算器２０の出力は増幅器２３に接続され、増幅器２３の出力は残差出力”Ｖｒ３”として後段の”ステージ＃２”に供給される。
【００３３】
また、基準電圧発生用のＤ／Ａ変換器２４ａ及び２４ｂの出力はアナログ乗算器２６ａ及び２６ｂの一方の入力端子にそれぞれ接続され、アナログ乗算器２６ａ及び２６ｂの他方の入力端子にはスパン調整信号１０５が印加される。
【００３４】
アナログ乗算器２６ａ及び２６ｂの出力は分圧抵抗２５の両端に印加され、分圧抵抗２５で生じた分圧電圧が各ステージの１．５ビットＤ／Ａ変換器の基準電圧として供給される。
【００３５】
ここで、図１に示す実施例の動作を説明する。先ず、図２は”ステージ＃３”等のパイプラインステージを構成する１．５ビットＡ／Ｄ変換器１８の入出力を示す表である。入力信号を”Ｖｉｎ”、入力信号のフルスケールを”ＦＳ”とすれば、”−ＦＳ≦Ｖｉｎ＜−ＦＳ／８”の場合には２ビットのコード”００（＝０）”を、”−ＦＳ／８≦Ｖｉｎ＜＋ＦＳ／８”の場合には２ビットのコード”０１（＝１）”を、”＋ＦＳ／８≦Ｖｉｎ＜＋ＦＳ”の場合には２ビットのコード”１０（＝２）”をそれぞれ出力する。
【００３６】
一方、図３は１．５ビットＤ／Ａ変換器２２の入出力を示す表である。２ビットの入力コードが”００（＝０）”の場合には”−ＦＳ／４”の電圧を出力し、２ビットの入力コードが”０１（＝１）”の場合には”０”の電圧を出力し、２ビットの入力コードが”１０（＝２）”の場合には”＋ＦＳ／４”の電圧を出力する。
【００３７】
そして、図４はこのような入出力特性を示す１．５ビットＤ／Ａ変換器の入力を固定にした場合の入力電圧と残差出力”Ｖｒ２”との関係を示す特性曲線図である。
【００３８】
図４中の、例えば、”（１，１）”の表現は”ステージ＃３”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ３＝０１（＝１）”に固定され、”ステージ＃２”を構成する１．５ビットＤ／Ａ変換器の入力の値が”ＴＤ２＝０１（＝１）”に固定されていることを示す。
【００３９】
このような条件では、図３に示す表から明らかなように”ステージ＃３”及び”ステージ＃２”を構成する１．５ビットＤ／Ａ変換器の出力はそれぞれ”０Ｖ”になる。
【００４０】
このため、入力信号は”ステージ＃３”及び”ステージ＃２”で各々２倍（４倍）に増幅されることなり、図４中”ＣＨ０１”に示すように原点を通過して傾きが４倍の直線になる。
【００４１】
同様に、”ステージ＃３”及び”ステージ＃２”を構成する１．５ビットＤ／Ａ変換器の入力の値に対して図３に示す表の”００”〜”１０”を適合することにより、図４に示すような複数の直線に示されるような特性曲線になる。
【００４２】
ここで、図５は２系統のパイプラインＡ／Ｄ変換器のスパンに差が存在する場合の特性曲線図であり、図４に示すような特性曲線は図５に示すようになる。例えば、図５（Ａ）はパイプラインＡ／Ｄ変換器１（Ａ系）の特性曲線、図５（Ｂ）はパイプラインＡ／Ｄ変換器２（Ｂ系）の特性曲線とする。
【００４３】
図５から分かるように互いの直線の傾きが異なるため入力軸方向に伸縮し、図５中”ΔＶａ”と”ΔＶｂ”が一致せずにスパンミスマッチを生じる。スパンミスマッチの原因としてはパイプラインＡ／Ｄ変換器を構成する増幅器１９及び２３の利得が２系統の間で整合していない場合等が考えられる。
【００４４】
図５に示すような状態で分圧抵抗２５の分圧比を変えずにパイプラインＡ／Ｄ変換器を構成するＤ／Ａ変換器に印加する基準電圧を操作すると、図６に示すようなスパンミスマッチが校正された特性曲線図となる。この場合、直線の傾きは変化せずに直線間の距離が変化する。
【００４５】
このため、図６中”ΔＶａ＝ΔＶｂ”となるように基準電圧を操作することにより、スパンミスマッチが解消される。
【００４６】
さらに、スパンミスマッチの校正動作を図７を用いて説明する。図７は校正動作を説明するフロー図である。但し、アップダウンカウンタ回路７はアップダウン制御端子の入力値が”ハイレベル”の場合にダウンカウント、”ローレベル”の場合にアップカウントするものとする。
【００４７】
図７中”Ｓ００１”において制御手段（図示せず。）はスイッチ回路５の図１中”１”側入力端子を選択し、”ステージ＃３”及び”ステージ＃２”のマルチプレクサ回路２１等を制御して固定値”ＴＤ３”及び”ＴＤ２”を選択させる。また、図７中”Ｓ００２”において制御手段は累算器１５及びレジスタ回路１６をリセットする。
【００４８】
そして、パイプラインＡ／Ｄ変換器１のスパン測定として、図７中”Ｓ００３”において制御手段はマルチプレクサ回路６を制御してパイプラインＡ／Ｄ変換器１（Ａ側）の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力を選択する。
【００４９】
また、図７中”Ｓ００４”において制御手段は制御してパイプラインＡ／Ｄ変換器１の”ステージ＃３”及び”ステージ＃２”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ３”及び”ＴＤ２”をそれぞれ”１０（＝２）”及び”１０（＝２）”に設定する。
【００５０】
そして、図７中”Ｓ００５”において制御手段はアップダウンカウンタ回路７のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【００５１】
ここで、カウント値の収束に関して更に詳細に説明する。ステージ＃３”及び”ステージ＃２”の１．５ビットＤ／Ａ変換器の入力値がそれぞれ”１０（＝２）”及び”１０（＝２）”に固定されるのでパイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器には前述のように入力信号を４倍し”−３・ＦＳ／２”が加算された値が入力され、例えば、図８に示すような特性曲線図になる。図８はＤ／Ａ変換器の入力固定時の入力電圧と残差出力との関係を示す特性曲線図である。
【００５２】
例えば、”Ｖｒ２＝０”であり図８中”ＰＴ０１”に示すような状態であると仮定する。図８はカウント値の収束の過程を示す説明図である。
【００５３】
このため、入力信号である”Ｖｒ２”がほぼ”０Ｖ”である場合、図２に示す表から分かるようにパイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力は”０１”となり、”ハイレベル”となる。
【００５４】
従って、アップダウンカウンタ回路７はダウンカウントを行ない、Ｄ／Ａ変換器８に入力するディジタル値を図９に示すように減少させて行く。図９はカウント値の収束の過程を示すタイミング図であり、Ｄ／Ａ変換器９に入力するディジタル値が減少することにより、Ｄ／Ａ変換器９はアナログ値を減少させる、言い換えれば、負の値を出力することになる。
【００５５】
このため、パイプラインＡ／Ｄ変換器１に加算される電圧が減少（負の電圧が加算される）するので、残差出力”Ｖｒ２”もまた図８中”ＰＴ０２”に示すように減少して変化する。
【００５６】
残差出力”Ｖｒ２”がさらに減少して１．５ビットＡ／Ｄ変換器の閾値（−ＦＳ／８）よりも小さな値に達すると図２に示す表から分かるようにパイプラインＡ／Ｄ変換器１の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力は”０１”から”００”となり、”ローレベル”となる。
【００５７】
従って、アップダウンカウンタ回路７はアップカウントを開始するが、図９に示すようにアップカウントによりＤ／Ａ変換器８に入力するディジタル値が１カウント増加すると、Ｄ／Ａ変換器８の出力もまた増加して閾値（−ＦＳ／８）を超えてダウンカウントになってしまう。
【００５８】
このため、図９中”ＣＲ０１”に示す領域においてＤ／Ａ変換器８の１ＬＳＢ分の変動が生じるようになり、アップダウンカウンタ回路７のカウント値が収束することになる。また、残差出力”Ｖｒ２”もまた図８中”ＰＴ０３”に示す位置に停止する。
【００５９】
このような収束が発生した時点で、図７中”Ｓ００６”において制御手段はアップダウンカウンタ回路７のカウント値をレジスタ回路９に格納する。例えば、図６中”Ｖａ２”に示すような値として格納される。
【００６０】
図７中”Ｓ００７”において制御手段は制御してパイプラインＡ／Ｄ変換器１の”ステージ＃３”及び”ステージ＃２”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ３”及び”ＴＤ２”をそれぞれ”００（＝０）”及び”００（＝０）”に設定する。
【００６１】
そして、図７中”Ｓ００８”において制御手段はアップダウンカウンタ回路７のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【００６２】
収束が発生した時点で、図７中”Ｓ００９”において制御手段はアップダウンカウンタ回路７のカウント値をレジスタ回路１０に格納する。例えば、図６中”Ｖａ０”に示すような値として格納される。
【００６３】
また、図７中”Ｓ０１０”において制御手段はディジタル減算器１１を用いてレジスタ回路９の値からレジスタ回路１０の値を減算”Ｖａ２−Ｖａ０＝ΔＶａ”してパイプラインＡ／Ｄ変換器１（Ａ系）のスパンをレジスタ回路１２に格納する。この時点でパイプラインＡ／Ｄ変換器１のスパン測定は完了する。
【００６４】
そして、パイプラインＡ／Ｄ変換器２のスパン測定として、図７中”Ｓ０１１”において制御手段はマルチプレクサ回路６を制御してパイプラインＡ／Ｄ変換器２（Ｂ側）の側の”ステージ＃１”の１．５ビットＡ／Ｄ変換器の出力を選択する。
【００６５】
また、図７中”Ｓ０１２”において制御手段は制御してパイプラインＡ／Ｄ変換器２の”ステージ＃３”及び”ステージ＃２”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ３”及び”ＴＤ２”をそれぞれ”１０（＝２）”及び”１０（＝２）”に設定する。
【００６６】
そして、図７中”Ｓ０１３”において制御手段はアップダウンカウンタ回路７のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【００６７】
収束が発生した時点で、図７中”Ｓ０１４”において制御手段はアップダウンカウンタ回路７のカウント値をレジスタ回路９に格納する。例えば、図６中”Ｖｂ２”に示すような値として格納される。
【００６８】
図７中”Ｓ０１５”において制御手段は制御してパイプラインＡ／Ｄ変換器２の”ステージ＃３”及び”ステージ＃２”の１．５ビットＤ／Ａ変換器の入力の固定値”ＴＤ３”及び”ＴＤ２”をそれぞれ”００（＝０）”及び”００（＝０）”に設定する。
【００６９】
そして、図７中”Ｓ０１６”において制御手段はアップダウンカウンタ回路７のカウント値が収束した否かを判断し、カウント値が収束するまで待機する。
【００７０】
収束が発生した時点で、図７中”Ｓ０１７”において制御手段はアップダウンカウンタ回路７のカウント値をレジスタ回路１０に格納する。例えば、図６中”Ｖｂ０”に示すような値として格納される。
【００７１】
また、図７中”Ｓ０１８”において制御手段はディジタル減算器１１を用いてレジスタ回路９の値からレジスタ回路１０の値を減算”Ｖｂ２−Ｖｂ０＝ΔＶｂ”してパイプラインＡ／Ｄ変換器２（Ｂ系）のスパンをレジスタ回路１３に格納する。この時点でパイプラインＡ／Ｄ変換器２のスパン測定は完了する。
【００７２】
さらに、図７中”Ｓ０１９”において制御手段はディジタル減算器１４を用いてレジスタ回路１２の値からレジスタ回路１３の値を減算”ΔＶａ−ΔＶｂ”して２系統のスパンの差分を累算器１５に入力する。
【００７３】
累算器１５は先にレジスタ回路１６に格納されている値にディジタル減算器１４の出力を加算して再びレジスタ回路１６に累算する。このレジスタ回路１６の出力はＤ／Ａ変換器１７に印加され図７中”Ｓ０２０”においてスパン調整信号１０５及び１０６の値が更新される。
【００７４】
さらに、図７中”Ｓ０２１”において制御手段はディジタル減算器１４の値が”０”、言い換えれば、スパンミスマッチが”０”になった時点で校正動作を終了しレジスタ回路１６に格納されている累算値を保持して実際のＡ／Ｄ変換動作を行う。
【００７５】
Ｄ／Ａ変換器１７は、例えば、”１±設定値”をスパン調整信号１０５及び１０６として出力する。このため、パイプラインＡ／Ｄ変換器１の基準電圧が”１．２倍（１＋０．２）される場合には、パイプラインＡ／Ｄ変換器２の基準電圧は０．８倍（１−０．２）されることになる。
【００７６】
この結果、各ステージのＤ／Ａ変換器の入力値を２通りに固定し、特定ステージのＡ／Ｄ変換器の閾値における入力値をカウントしてスパンを測定し、２系統でカウントされたスパンの差がなくなるように各ステージのＤ／Ａ変換器への基準電圧を操作することにより、スパンミスマッチ校正が可能になる。
【００７７】
また、パイプラインＡ／Ｄ変換器１及び２に印加される電圧は校正値検出回路であるＤ／Ａ変換器８等精度により決定するので、Ａ／Ｄ変換器の分解能以下のスパンミスマッチも検出可能であり、Ａ／Ｄ変換器自体の精度を上げることなく高精度のスパンミスマッチ校正が可能になる。
【００７８】
さらに、ほとんどの校正手段は通常のＡ／Ｄ変換動作時には動作しないので低消費電力・低ディジタルノイズとなる。
【００７９】
なお、図１に示す実施例では校正動作時にＤ／Ａ変換器８の出力値を特に設定していないが、初期値として”Ｖａ０”や”Ｖａ２”等の近傍の値を出力させることにより、カウント値の収束時間を短縮させることが可能である。
【００８０】
また、カウント値の収束に関しては図９中”ＣＲ０１”に示す領域においてＤ／Ａ変換器８の１ＬＳＢ分の変動が生じる時を収束としているが、この場合、アップダウンカウンタ回路７のカウント値は２値の間を行き来することになる。
【００８１】
このため、レジスタ回路９及び１０に格納される値が大きい側の値か、小さい側の値かはレジスタ回路９及び１０への格納タイミングによって変化してしまう。
【００８２】
例えば、レジスタ回路９に大きい側の値が格納され、レジスタ回路１０に小さい側の値が格納された場合、また逆に、レジスタ回路９に小さい側の値が格納され、レジスタ回路１０に大きい側の値が格納された場合には誤差が大きくなってしまう。
【００８３】
この場合には、アップダウンカウンタ回路７のアップダウン制御端子に印加される信号の状態に基づき格納信号を発生させ、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択すれば誤差を低減することができる。
【００８４】
言い換えれば、アップダウン制御信号であるマルチプレクサ回路６の出力が”ハイレベル”の時のみ、若しくは、”ローレベル”の時のみにアップダウンカウンタ回路７のカウント値をレジスタ回路９及び１０に格納すれば良い。
【００８５】
すなわち、格納信号発生回路の具体的な構成としてはアップダウンカウンタ回路７のアップダウン制御端子に印加される信号に同期して格納信号を発生させレジスタ回路に印加すれば良い。
【００８６】
また、実施例の説明に際しては説明の簡単のために１回の校正値検出の後に通常のＡ／Ｄ変換動作を行うように説明しているが、時分割で校正動作と変換動作を交互に行うことにより、より精度の高いスパンミスマッチの校正をすることができる。
【００８７】
また、図１の説明に際しては１．５ビットＤ／Ａ変換器の固定値として”（０，０）”及び”（２，２）”を設定し、２系統でカウントされたスパンの差がなくなるように各ステージのＤ／Ａ変換器への基準電圧を操作することにより、スパンミスマッチ校正を行っているが、勿論、この固定値に限定されるものではなく、
例えば、”（１，０）”や”（０，２）”のように重ねるものでなければ任意の２つの値を設定しても構わない。
【００８８】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１及び請求項４乃至請求項６の発明によれば、各ステージのＤ／Ａ変換器の入力値を２通りに固定し、特定ステージのＡ／Ｄ変換器の閾値における入力値をカウントしてスパンを測定し、２系統でカウントされたスパンの差がなくなるように各ステージのＤ／Ａ変換器への基準電圧を操作することにより、Ａ／Ｄ変換の分解能以下の高精度のスパンミスマッチ校正が可能になる。
【００８９】
また、請求項２及び請求項７の発明によれば、パイプラインＡ／Ｄ変換器に印加する出力値をステージの一のＡ／Ｄ変換器の閾値における入力値の近傍にすることにより、カウント値の収束時間を短縮させることが可能になる。
【００９０】
また、請求項３及び請求項９の発明によれば、時分割で校正動作と変換動作を交互に行うことにより、より精度の高いスパンミスマッチの校正をすることができる。
【００９１】
また、請求項８の発明によれば、収束した２値のカウント値の内大きい側の値のみ、若しくは、小さい側の値のみを選択することにより誤差を低減することができる。
【図面の簡単な説明】
【図１】本発明に係る２系統のパイプラインＡ／Ｄ変換器のスパンミスマッチを校正するＡ／Ｄ変換回路の一例を示す構成ブロック図である。
【図２】１．５ビットＡ／Ｄ変換器の入出力を示す表である。
【図３】１．５ビットＤ／Ａ変換器の入出力を示す表である。
【図４】残差出力の特性の一例を示す特性曲線図である。
【図５】２系統のパイプラインＡ／Ｄ変換器のスパンに差が存在する場合の特性曲線図である。
【図６】スパンミスマッチが校正された特性曲線図である。
【図７】校正動作を説明するフロー図である。
【図８】Ｄ／Ａ変換器の入力固定時の入力電圧と残差出力との関係を示す特性曲線図である。
【図９】カウント値の収束の過程を示すタイミング図である。
【図１０】従来の２系統のパイプラインＡ／Ｄ変換器のスパンミスマッチを校正方法の一例を示す構成ブロック図である。
【符号の説明】
１，２，５０  パイプラインＡ／Ｄ変換器
３，４  可変電圧源
５  スイッチ回路
６，２１  マルチプレクサ回路
７  アップダウンカウンタ回路
８，１７，２４ａ，２４ｂ  Ｄ／Ａ変換器
９，１０，１２，１３，１６  レジスタ回路
１１，１４  ディジタル減算器
１５  累算器
１８  １．５ビットＡ／Ｄ変換器
１９，２３  増幅器
２０  アナログ減算器
２２  １．５ビットＤ／Ａ変換器
２５  分圧抵抗
２６ａ，２６ｂ  アナログ乗算器
１００  基準電圧
１０１，１０２  ディジタル出力信号
１０３  アナログ入力信号
１０４  信号
１０５，１０６  スパン調整信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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