(57)【特許請求の範囲】
【請求項１】
第１の強誘電体キャパシタと、この第１の強誘電体キャパシタと逆の分極状態にされ、前記第１の強誘電体キャパシタとともにメモリセルを構成する第２の強誘電体キャパシタと、前記第１の強誘電体キャパシタの一端が接続され、ビット線キャパシタを有する第１ビット線と、前記第２の強誘電体キャパシタの一端が接続され、ビット線キャパシタを有する第２ビット線と、前記第１の強誘電体キャパシタの他端及び前記第２の強誘電体キャパシタの他端に接続され、所定の電圧を与えるプレート線と、前記ビット線キャパシタと並列に前記第１ビット線に接続可能な第１のテスト用キャパシタと、前記ビット線キャパシタと並列に前記第２ビット線に接続可能な第２のテスト用キャパシタと、前記第１ビット線と前記第２ビット線との間に接続された電圧検知手段とを備え、
前記第１のテスト用キャパシタ及び前記第２のテスト用キャパシタをそれぞれ前記第１ビット線及び前記第２ビット線に接続した状態で、前記プレート線に電圧を印加してスクリーニングするとともに、
一方の分極時でのスクリーニングで“不良”と判定されたメモリセルは除き、“良”と判定されたメモリセルの分極を反転した上で再度スクリーニング行い、この２回目のスクリーニングでも再び“良”と判定されたメモリセルを最終的に“良”のメモリセルと判定することを特徴とする強誘電体記憶装置。
【請求項２】
メモリセルを構成する強誘電体キャパシタと、この強誘電体キャパシタの一端が接続され、ビット線キャパシタを有するビット線と、前記強誘電体キャパシタの他端に接続され、所定の電圧を与えるプレート線と、前記ビット線キャパシタと並列に前記ビット線に接続可能なテスト用キャパシタと、高電圧及び低電圧の異なる参照電圧を発生する参照電圧発生回路と、前記ビット線の電圧と前記参照電圧発生回路の参照電圧とが入力される電圧検知手段とを備え、
前記テスト用キャパシタを前記ビット線に接続した状態で、参照電圧発生回路から低電圧の参照電圧を発生するとともに前記プレート線に電圧を印加してスクリーニングするとともに、
一方の分極時でのスクリーニングで“不良”と判定されたメモリセルは除き、“良”と判定されたメモリセルの分極を反転した上で再度スクリーニング行い、この２回目のスクリーニングでも再び“良”と判定されたメモリセルを最終的に“良”のメモリセルと判定することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報記憶用のキャパシタの絶縁膜に強誘電体を用いた強誘電体記憶装置ＦＲＡＭ、特に強誘電体メモリセルのアレイを有する強誘電体記憶装置に関する。
【０００２】
【従来の技術】
強誘電体は、図６に示す特性図のように、電界Ｅが印加されたときに一旦発生した電気分極Ｐはその電界が印加されなくなっても残留し、上記電界とは反対方向の向きにある程度以上の強さの電界が印加されたときに分極の向きが反転するというヒステリシス特性（図示Ａ、Ｂ，Ｃ，Ｄ）を有する。
【０００３】
この強誘電体を情報記憶用のキャパシタの絶縁膜に用いた強誘電体メモリは、強誘電体薄膜の高速な分極反転（分極反転速度は数ｎｓ）とその残留分極を利用する高速書換が可能な不揮発性メモリである。
【０００４】
強誘電体薄膜の分極反転に要する電圧は低く（約３〜５Ｖ程度）、ＥＥＰＲＯＭ，フラッシュメモリのように書き込みあるいは読み出しに高い電圧（例えば１０ないし１２Ｖ）をかける必要がなく、低電圧、単一電源で動作できる。
【０００５】
図７は、そのような強誘電体メモリを使用した、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置を示す図である。この図において、Ｑ００ないしＱ１１は選択用トランジスタ、Ｃ００ないしＣ１１は情報記憶用の強誘電体キャパシタ、ＷＬ０・ＷＬ１は選択用トランジスタＱ００ないしＱ１１のゲートに接続されたワード線、ＢＬ１・ＢＬ２はビット線、ＰＬ０・ＰＬ１はプレート線、Ｃｂｌはビット線ＢＬ１、ＢＬ２の寄生容量等からなるビット線キャパシタである。選択用トランジスタＱ００，強誘電体キャパシタＣ００および選択用トランジスタＱ０１，強誘電体キャパシタＣ０１は１組のメモリセルＭＣ０を構成し、メモリセルＭＣ１も同様である。このようなメモリセルが多数配置されて、メモリアレイが構成される。また、１はビット線選択回路、２はワード線選択回路、３はプレート線選択回路、４はビット線ＢＬ１、ＢＬ２間の電位差を検出するセンスアンプである。
【０００６】
このように構成される強誘電体記憶装置において、データの書き込み及び読み出しは次のように行われる。ここでは強誘電体メモリセルＭＣＯを例として、データの書き込み、読み出しを説明する。
【０００７】
書き込み時の動作であるが、ワード線ＷＬ０をワード線選択回路２によりＨレベルにして選択用トランジスタＱ００、Ｑ０１をオン状態にし、ビット選択回路１によりビット線ＢＬ１をＨレベル、ビット線ＢＬ２をＬレベルに設定する。この状態で、プレート線選択回路３により、プレート線ＰＬ０の電位を例えば図８に示すようにまずＬレベル、ついでＨレベルに、さらにＬレベルとなるように、変化させる。
【０００８】
このプレート線ＰＬ０の電位変化Ｌ−Ｈ−Ｌを通じて、ビット線ＢＬ１側の強誘電体キャパシタＣ００は正の分極状態になり、ビット線ＢＬ２側の強誘電体キャパシタＣ０１は負の分極状態になる。この状態をデータ”１”の状態とすると、データ”０”を書き込む場合は、ビット線ＢＬ１、ＢＬ２に与える電圧をそれぞれ逆にする。
【０００９】
次に、読み出し動作であるが、まず初期状態ではプレート線選択回路３によりプレート線ＰＬ０をＬレベルに設定し、ビット線選択回路１によりビット線ＢＬ１，ＢＬ２をそれぞれＬレベルに設定して０Ｖにプリチャージする。その後ビット線選択回路１からの信号によりビット線ＢＬ１、ＢＬ２を浮遊状態にし、ワード線選択回路２からの信号によりワード線ＷＬ０をＨレベルとして選択用トランジスタＱ００，Ｑ０１をオン状態にする。この状態では、強誘電体キャパシタＣ００とビット線ＢＬ１側のビット線キャパシタＣｂｌとが直列に接続され、また同様に強誘電体キャパシタＣ０１とビット線ＢＬ２側のビット線キャパシタＣｂｌとが直列に接続されている。次に、プレート線選択回路３からプレート線ＰＬ０にＨレベルの電位を印加すると、ビット線ＢＬ１，ＢＬ２の電位は、強誘電体キャパシタＣ００、Ｃ０１とビット線キャパシタＣｂｌとの靜電容量に応じた電位が両ビット線ＢＬ１、ＢＬ２上に発生する。記憶されているデータが”１”であると、ビット線ＢＬ１側の強誘電体キャパシタＣ００は分極反転し、これに起因する比較的高い電位がビット線ＢＬ１上に発生する。一方、ビット線ＢＬ２側の強誘電体キャパシタＣ０１は分極反転せず、極く低い電位がビット線ＢＬ２上に発生する。
【００１０】
このビット線ＢＬ１及びＢＬ２間の電位差をセンスアンプ４が検知して、データの”１”、”０”を識別することになる。すなわち、
・電位差（ＢＬ１−ＢＬ２）＞０の場合、データ”１”と認識する。
・電位差（ＢＬ１−ＢＬ２）＜０の場合、データ”０”と認識する。
【００１１】
そして、強誘電体キャパシタを用いたメモリはデータ読み出し時に一度データが破壊される破壊読み出しであるから、センスアンプ４の検知内容に基づいて、ビット線ＢＬ１，ＢＬ２にＨレベル、Ｌレベル（データ”１”の場合）の電圧が印加され、そのデータが再書き込みされる。
【００１２】
ここまで、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置について説明したが、１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置も知られている。１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置は、読み出し時にビット線上に発生する電位を検出するための基準電位を与える基準電位発生手段を設けたものであり、その書き込み、読み出し動作は２トランジスタ／２キャパシタ・セル構造のものと、ほぼ同様である。
【００１３】
以上のように強誘電体キャパシタを用いたメモリセルのアレイを有する強誘電体記憶装置は、各メモリセルの記憶状態をビット線の電位で判別するものであるため、データ読み出し時の電圧マージンが確保されていることが必要である。
【００１４】
このため、強誘電体記憶装置は、製造時、検査時に、ウエハー状態、あるいはパッケージングの状態で、メモリセルをスクリーニングしている。
【００１５】
【発明が解決しようとする課題】
従来、強誘電体記憶装置の製造時に、読み出し時の印加電圧を低下させて動作を確認する電気的な特性測定、通常の使用温度より高めの温度下で動作を確認する温度的な特性測定、あるいは高温加速などの負荷をかけた特性測定等の方法により、スクリーニングを行い、初期不良、あるいは書換、経年による劣化で不良モードとなるものを検査していた。
【００１６】
しかし、これらのスクリーニング方法では、強誘電体キャパシタを分極反転させる必要があるため印加電圧をあまり低下させることができないこと、スクリーニングに長い時間を要すること、被検査セルに過酷な負荷を課すことなどの問題があった。
【００１７】
そこで、本発明は、強誘電体記憶装置のスクリーニングに際し、劣化による不良モードとなる強誘電体メモリセルを、実際に劣化させることなくスクリーニングするとともに、スクリーニングに要する時間を短縮した強誘電体記憶装置を得ることを目的とする。
【００１８】
【課題を解決するための手段】
請求項１の強誘電体記憶装置は、第１の強誘電体キャパシタと、この第１の強誘電体キャパシタと逆の分極状態にされ、前記第１の強誘電体キャパシタとともにメモリセルを構成する第２の強誘電体キャパシタと、前記第１の強誘電体キャパシタの一端が接続され、ビット線キャパシタを有する第１ビット線と、前記第２の強誘電体キャパシタの一端が接続され、ビット線キャパシタを有する第２ビット線と、前記第１の強誘電体キャパシタの他端及び前記第２の強誘電体キャパシタの他端に接続され、所定の電圧を与えるプレート線と、前記ビット線キャパシタと並列に前記第１ビット線に接続可能な第１のテスト用キャパシタと、前記ビット線キャパシタと並列に前記第２ビット線に接続可能な第２のテスト用キャパシタと、前記第１ビット線と前記第２ビット線との間に接続された電圧検知手段とを備え、
前記第１のテスト用キャパシタ及び前記第２のテスト用キャパシタをそれぞれ前記第１ビット線及び前記第２ビット線に接続した状態で、前記プレート線に電圧を印加してスクリーニングするとともに、
一方の分極時でのスクリーニングで“不良”と判定されたメモリセルは除き、“良”と判定されたメモリセルの分極を反転した上で再度スクリーニング行い、この２回目のスクリーニングでも再び“良”と判定されたメモリセルを最終的に“良”のメモリセルと判定することを特徴とする。
【００１９】
この構成によれば、強誘電体記憶装置のスクリーニングに際して、通常ビット線である読み出し線の浮遊キャパシタにテスト用キャパシタＣＴを付加し、これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだしているから、劣化により不良となる強誘電体メモリセルを、実際に劣化させることなくスクリーニングできるとともに、スクリーニングに要する時間を短縮することができる。
【００２１】
また、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置のスクリーニングに際して、両ビット線の浮遊キャパシタにテスト用キャパシタＣｔを付加し、これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだしている。これにより、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置が有しているセンスアンプを用いて、劣化により不良となる強誘電体メモリセルを、実際に劣化させることなくスクリーニングできるとともに、スクリーニングに要する時間を短縮することができる。また、メモリセルのいずれかの強誘電体キャパシタのみが劣化している場合には、両ビット線に発生する電位の電位差がセンスアンプの検知レベル以上になることがあるから、強誘電体キャパシタの分極状態を切り替えてテストを行い、両方の分極状態でテストすることにより、真に良、不良の判定を行うことができる。
【００２２】
請求項２の強誘電体記憶装置は、メモリセルを構成する強誘電体キャパシタと、この強誘電体キャパシタの一端が接続され、ビット線キャパシタを有するビット線と、前記強誘電体キャパシタの他端に接続され、所定の電圧を与えるプレート線と、前記ビット線キャパシタと並列に前記ビット線に接続可能なテスト用キャパシタと、高電圧及び低電圧の異なる参照電圧を発生する参照電圧発生回路と、前記ビット線の電圧と前記参照電圧発生回路の参照電圧とが入力される電圧検知手段とを備え、
前記テスト用キャパシタを前記ビット線に接続した状態で、参照電圧発生回路から低電圧の参照電圧を発生するとともに前記プレート線に電圧を印加してスクリーニングするとともに、
一方の分極時でのスクリーニングで“不良”と判定されたメモリセルは除き、“良”と判定されたメモリセルの分極を反転した上で再度スクリーニング行い、この２回目のスクリーニングでも再び“良”と判定されたメモリセルを最終的に“良”のメモリセルと判定することを特徴とする。
【００２３】
この構成によれば、１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置のスクリーニングに際して、ビット線にテスト用キャパシタと選択用トランジスタを設け、スクリーニングに際して選択用トランジスタをオンさせ、ビット線キャパシタにテスト用キャパシタを付加するとともに、検出の基準電圧である参照電圧を通常動作モード時の参照電圧より低い電圧に設定する。これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだし、１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置が有しているセンスアンプを用いて、短時間にかつ強誘電体キャパシタに過酷な負荷を課すことなく、スクリーニングを行うことができる。また、メモリセルの強誘電体キャパシタが劣化している場合にも、ビット線に発生する電位とテストモード用参照電圧との電位差がセンスアンプの検知レベル以上になることがあるから、強誘電体キャパシタの分極状態を切り替えてテストを行い、両方の分極状態でテストすることにより、真に良、不良の判定を行うことができる。
【００２４】
【発明の実施の形態】
以下、本発明の第１の実施例を図１ないし図３を参照して説明する。
【００２５】
図１は、本発明の、強誘電体メモリを使用した、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置を示す図である。この図において、従来例を示す図７と異なる点は、ビット線ＢＬ１と接地間にテスト用の強誘電体キャパシタＣｔとテスト用の選択トランジスタＱｔとを直列に接続して設け、ビット線ＢＬ２と接地間に同じくテスト用の強誘電体キャパシタＣｔとテスト用の選択トランジスタＱｔとを直列に接続して設けて、テスト用のメモリセルＭＣｔを構成していること、および強誘電体記憶装置のスクリーニング時に、これらのテスト用の選択用トランジスタＱｔのゲートに高電位（Ｈレベル）を与えて、選択用トランジスタＱｔをオンさせるためのテスト回路５を設けていること、である。
【００２６】
図１の強誘電体記憶装置は通常動作モードと、強誘電体メモリセルのスクリーニングモード、すなわちテストモードを有する。通常動作モード時には、テスト回路５は低電位（Ｌレベル）をテストラインＴＬに与えており、テスト用の選択用トランジスタＱｔはいずれもオフ状態にある。したがって、図１の強誘電体記憶装置の通常動作モード時の書き込み動作、読み出し動作は、従来例を示す図７におけると同様であるので、説明を省略する。
【００２７】
図１の強誘電体記憶装置において、強誘電体メモリセルのスクリーニングモード時、すなわちテストモード時には、データの書き込み動作、及び読み出し動作、すなわちスクリーニング動作は、つぎのように行われる。ここでは強誘電体メモリセルＭＣＯを例として、データの書き込み動作、読み出し動作を説明する。
【００２８】
テストモード時の書き込みの動作であるが、ワード線ＷＬ０をワード線選択回路２によりＨレベルにして選択用トランジスタＱ００、Ｑ０１をオン状態にし、ビット線選択回路１によりビット線ＢＬ１、ＢＬ２をＨレベル、Ｌレベルに設定する。この状態で、プレート線選択回路３により、プレート線ＰＬ０の電位をまずＬレベル、ついでＨレベルに、さらにＬレベルとなるように、変化させる。
【００２９】
プレート線ＰＬ０のこの電位変化Ｌレベル−Ｈレベル−Ｌレベルを通じて、ビット線ＢＬ１側の強誘電体キャパシタＣ００にはビット線ＢＬ１の電位Ｈレベル、プレート線ＰＬ０の電位Ｌレベルのときに電位差が加わり、ビット線ＢＬ１側の強誘電体キャパシタＣ００は正の分極状態になる。また、同様にビット線ＢＬ２側の強誘電体キャパシタＣ０１にはビット線ＢＬ２の電位Ｌレベル、プレート線ＰＬ０の電位Ｈレベルのときに電位差が加わり、ビット線ＢＬ２側の強誘電体キャパシタＣ０１は負の分極状態になる。この状態をデータ”１”の状態とすると、データ”０”を書き込む場合は、ビット線ＢＬ１、ＢＬ２に与える電圧をそれぞれ逆にする。
【００３０】
この書き込み動作時には、ビット線ＢＬ１，ＢＬ２は、ビット線選択回路１の制御により、ＨレベルあるいはＬレベルの電位に設定される。したがって、テスト用のメモリセルＭＣｔは、書き込み動作時には何等の作用もしておらず、データの書き込み動作に影響を与えない。このことから、スクリーニングモード時、すなわちテストモード時であっても、書き込み動作時には、テスト用メモリセルＭＣ０の選択用トランジスタＱｔをオン状態としておく必要はない。なお、テストモード時には、書き込み動作時、読み出し動作時に関わらず、テスト用メモリセルＭＣｔの選択用トランジスタＱｔをオン状態としておいてもよい。
【００３１】
次に、テストモード時の読み出し動作、すなわちスクリーニング動作、であるが、まず初期状態では、ビット線選択回路１によりビット線ＢＬ１，ＢＬ２をそれぞれＬレベルに設定して０Ｖにプリチャージする。その後、ビット線選択回路１からの信号によりビット線ＢＬ１、ＢＬ２を浮遊状態にする。そして、テスト回路５からＨレベルの信号をテストラインＴＬに与えて、テスト用メモリセルＭＣｔの選択用トランジスタＱｔをオン状態として、テスト用強誘電体キャパシタＣｔとビット線キャパシタＣｂｌとを並列に接続する。なお、プレート線選択回路３によりプレート線ＰＬ０はＬレベルに設定されている。
【００３２】
ワード線選択回路２からの信号によりワード線ＷＬ０をＨレベルとし選択用トランジスタＱ００，Ｑ０１をオン状態にする。この状態では、並列接続されたビット線ＢＬ１側のビット線キャパシタＣｂｌとビット線ＢＬ１側のテスト用強誘電体キャパシタＣｔが、強誘電体キャパシタＣ００と直列に接続される。また同様に、並列接続されたビット線ＢＬ２側のビット線キャパシタＣｂｌとビット線ＢＬ２側のテスト用強誘電体キャパシタＣｔが、強誘電体キャパシタＣ０１と直列に接続される。
【００３３】
次に、プレート線選択回路３からプレート線ＰＬ０にＨレベルの電位を印加すると、ビット線ＢＬ１，ＢＬ２の電位は、強誘電体キャパシタＣ００、Ｃ０１と、ビット線キャパシタＣｂｌとテスト用強誘電体キャパシタＣｔとの並列接続されたキャパシタとの靜電容量に応じた電位が両ビット線ＢＬ１、ＢＬ２上に発生する。
【００３４】
記憶されているデータが”１”であると、ビット線ＢＬ１側の強誘電体キャパシタＣ００は分極反転し、これに起因する比較的高い電位がビット線ＢＬ１上に発生する。一方、ビット線ＢＬ２側の強誘電体キャパシタＣ０１は分極反転せず、極く低い電位がビット線ＢＬ２上に発生する。ビット線ＢＬ１の比較的高い電位とビット線ＢＬ２の比較的低い電位とがセンスアンプ４に印加される。センスアンプ４は印加される電位差が検知レベルより大きいか小さいかで動作、不動作が決まるものであるから、センスアンプ４の動作、不動作、及び動作の方向によって、強誘電体キャパシタの良否および分極の方向が判別できる。
【００３５】
すなわち、ビット線キャパシタＣｂｌにテスト用誘電体キャパシタＣｔが並列に接続されているから、その並列静電容量が大きくなり、結果としてビット線ＢＬ１，ＢＬ２に発生する電位は、通常モード時に発生する電位より低い電位となる。このことは、強誘電体キャパシタＣ００、Ｃ０１の静電容量が減少した状態、すなわち劣化した状態と同様の低い電位が発生することになる。したがって、センスアンプ４に印加される両ビット線ＢＬ１，ＢＬ２間の電位差が、センスアンプ４の検知レベルより大きいか小さいかで動作、不動作が決まるセンスアンプ４の動作状態により、強誘電体キャパシタＣ００、Ｃ０１の良否が判定できる。
【００３６】
従って、テストモード時のビット線に発生する低い電位を利用して、センスアンプ４の動作状態を判定することにより、現実に劣化している、あるいは劣化傾向にある各メモリセルＭＣ０，ＭＣ１の強誘電体キャパシタを、スクリーニングにより判定することができる。
【００３７】
このスクリーニング時の検出状況を、図２の等価回路、および図３の特性図を参照して詳しく説明する。
【００３８】
図２は、ビット線ＢＬ１側を表した等価回路であり、Ｖｐｌはプレート線ＰＬにデータ読み出し時に印加される電圧（Ｈレベル）であり、その他は図１におけると同じである。なお、ここでは各キャパシタの静電容量をそれぞれＣ００，Ｃｂｌ，Ｃｔと表記している。また、選択用トランジスタＱ００はオンとなっている。
【００３９】
ビット線電位Ｖｂｌは、通常動作モード時には、選択用トランジスタＱｔがオフしているため、 Ｖｂｌ＝Ｖｐｌ×Ｃ００／（Ｃ００＋Ｃｂｌ）  となる。
一方、テストモード時には、選択用トランジスタＱｔがオンしているため、
Ｖｂｌ＝Ｖｐｌ×Ｃ００／（Ｃ００＋Ｃｂｌ＋Ｃｔ）  となる。
【００４０】
そして、強誘電体キャパシタの静電容量Ｃ００の値は、キャパシタの分極状態に応じて大きく異なり、またキャパシタの正常あるいは劣化の程度に応じて変化する。従って、前記ビット線電位Ｖｂｌは、種々の値をとることがわかる。
【００４１】
図３は、強誘電体キャパシタの分極状態、強誘電体キャパシタの正常、劣化の状態、及び通常動作モード・テストモードの状態に応じて、ビット線ＢＬ１，ＢＬ２に発生する電位を説明する特性図である。横軸は電位Ｖを、縦軸は電荷量Ｑを示している。
【００４２】
この図３において、Ａは正常な強誘電体キャパシタの負の分極状態時の特性を、Ｂは正常な強誘電体キャパシタの正の分極状態時の特性を、Ｃは劣化した強誘電体キャパシタの負の分極状態時の特性を、Ｄは劣化した強誘電体キャパシタの正の分極状態時の特性を、それぞれ示している。１点鎖線は、通常モード時におけるＣ００とＣｂｌとの分圧比を示す傾きαを示し、２点鎖線は、テストモード時におけるＣ００とＣｂｌ＋Ｃｔとの分圧比を示す傾きβを示す。
【００４３】
読みだし時にビット線に現れるビット線電位Ｖｂｌは、次のように種々の値をとる。すなわち、通常モード時には、各特性ＡないしＤと傾きαとの交点ａないしｄの電位Ｖａ、Ｖｂ，Ｖｃ，Ｖｄのビット線電位Ｖｂｌを発生し、テストモード時には、各特性ＡないしＤと傾きβとの交点ａ′ないしｄ′の電位Ｖａ′、Ｖｂ′，Ｖｃ′，Ｖｄ′のビット線電位Ｖｂｌを発生する。
【００４４】
さて、図１、図３を参照して、読み出し時の動作を説明する。
【００４５】
読み出し時に両ビット線ＢＬ１，ＢＬ２に発生する電位ＶａないしＶｄ、Ｖａ′ないしＶｄ′がセンスアンプ４に印加され、この電位差がセンスアンプ４の検知レベルより大きく、すなわち動作マージンがある状態でセンスアンプ４が動作する。通常動作モード時にはこのセンスアンプの動作時の電位差の正負により記憶されたデータの内容”１”、”０”を判定する。一方、テストモード時にはこのセンスアンプの動作あるいは不動作により、メモリセルＭＣ０の強誘電体キャパシタＣ００，Ｃ０１の正常、劣化すなわち良否を判定することになる。
【００４６】
通常動作モード時の、読み出し動作の態様は次の通りである。ここでは強誘電体キャパシタＣ００の分極状態が正、強誘電体キャパシタＣ０１の分極状態が負の場合を示している。これらの分極状態が逆の場合にはデータが”０”となる。
【００４７】
0003865935.tif 000002
【００４８】
テスト動作モード時の、読み出し動作の態様は次の通りである。メモリセルＭＣ０の劣化度、分極状態により種々の態様があるが、センスアンプ４の動作、不動作により強誘電体キャパシタの良、不良が判定される。
【００４９】
この実施例の２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置では、両ビット線ＢＬ１，ＢＬ２に発生する電位の電位差がセンスアンプ４の検知レベルより大きいか否かで強誘電体キャパシタの良、不良が判定される。メモリセルのいずれかの強誘電体キャパシタのみが劣化している場合には、両ビット線ＢＬ１，ＢＬ２に発生する電位の電位差がセンスアンプ４の検知レベル以上になることがあるから（＠印の場合）、強誘電体キャパシタの分極状態を切り替えてテストを行い、両方の分極状態でテストすることが必要である。
【００５０】
このためには、一方の分極時でのスクリーニングで”不良”と判定されたメモリセルは除き、”良”と判定されたメモリセルの分極を反転した上で再度スクリーニングする。この２回目のスクリーニングでも再び”良”と判定されたメモリセルが最終的に”良”のメモリセルとなる。
【００５１】
なお、不良と判定されたメモリセルは、当然ながら、強誘電体記憶装置の利用可能なメモリセルから、除外される。
【００５２】
0003865935.tif 000003
【００５３】
なお、以上の説明では、テスト用キャパシタは強誘電体キャパシタを用いているが、これを常誘電体キャパシタとしてもよい。
【００５４】
この実施例の２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置では、両ビット線ＢＬ１，ＢＬ２にテスト用キャパシタＣｔと選択用トランジスタを設け、スクリーニングに際して選択用トランジスタをオンさせ、ビット線キャパシタＣｂｌにテスト用キャパシタＣｔを付加する。これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだし、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置が有しているセンスアンプを用いて、短時間にかつ強誘電体キャパシタに過酷な負荷を課すことなく、スクリーニングを行うことができる。
【００５５】
つぎに、本発明の第２の実施例を図４及び図５を参照して説明する。
【００５６】
図４は、本発明の、強誘電体メモリを使用した、１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置を示す図である。この図において、Ｑ０・Ｑ１は選択用トランジスタ、Ｃ０・Ｃ１は情報記憶用の強誘電体キャパシタ、ＷＬ０・ＷＬ１は選択用トランジスタＱ０・Ｑ１のゲートに接続されたワード線、ＢＬはビット線、ＰＬ０・ＰＬ１はプレート線、Ｃｂｌはビット線ＢＬの寄生容量を示すビット線キャパシタ、ＭＣｔはテスト用の強誘電体キャパシタＣｔとテスト用の選択トランジスタＱｔとからなるテスト用メモリセル、ＴＬはテストラインである。選択トランジスタＱ０，強誘電体キャパシタＣ０は１組のメモリセルＭＣ０を構成し、メモリセルＭＣ１も同様である。このようなメモリセルが多数配置されて、メモリアレイが構成される。また、１はビット線選択回路、２はワード線選択回路、３はプレート線選択回路、６は通常動作モード時の参照電圧Ｖｒおよびテストモード時の参照電圧Ｖｒｔを発生する参照電圧発生回路、４はビット線ＢＬの電位Ｖｂｌと参照電圧Ｖｒ、Ｖｒｔとの電位差を検出するセンスアンプ、５はテスト用の選択用トランジスタＱｔのゲートに高電位（Ｈレベル）を与えて、選択用トランジスタＱｔをオンさせるためのテスト回路５である。
【００５７】
図４の強誘電体記憶装置は、図１と同じく、通常動作モードと、強誘電体メモリセルのスクリーニングモード、すなわちテストモードを有する。通常動作モード時には、テスト回路５は低電位（Ｌレベル）をテストラインＴＬに与えており、テスト用の選択トランジスタＱｔはオフ状態にある。
【００５８】
このように構成される強誘電体記憶装置において、通常動作モード時のデータの書き込み及び読み出しは次のように行われる。ここでは強誘電体メモリセルＭＣＯを例として、データの書き込み、読み出しを説明する。
【００５９】
通常動作モード時の書き込み動作であるが、ワード線ＷＬ０をワード線選択回路２によりＨレベルにして選択用トランジスタＱ０をオン状態にし、ビット線選択回路１によりビット線ＢＬをＨレベルに設定する。この状態で、プレート線選択回路３により、プレート線ＰＬ０の電位を、例えばまずＬレベル、ついでＨレベルに、さらにＬレベルとなるように、変化させる。
【００６０】
このプレート線ＰＬ０の電位変化Ｌ−Ｈ−Ｌを通じて、強誘電体キャパシタＣ０は正の分極状態になる。この状態をデータ”１”の状態とすると、データ”０”を書き込む場合は、ビット線ＢＬにＬレベルの電圧を印加する。
【００６１】
次に、通常動作モード時の読み出し動作であるが、まず初期状態ではプレート線選択回路３によりプレート線ＰＬ０をＬレベルに設定し、ビット線選択回路１によりビット線ＢＬをＬレベルに設定して０Ｖにプリチャージする。その後ビット線選択回路１からの信号によりビット線ＢＬを浮遊状態にし、ワード線選択回路２からの信号によりワード線ＷＬ０をＨレベルとして選択用トランジスタＱ０をオン状態にする。この状態では、強誘電体キャパシタＣ０とビット線キャパシタＣｂｌとが直列に接続されている。次に、プレート線選択回路３からプレート線ＰＬ０にＨレベルの電位を印加すると、ビット線ＢＬの電位は、強誘電体キャパシタＣ０とビット線キャパシタＣｂｌとの靜電容量に応じた電位となる。記憶されているデータが”１”であると、強誘電体キャパシタＣ０は分極反転し、これに起因する比較的高い電位がビット線ＢＬ上に発生する。
【００６２】
このビット線ＢＬの電位Ｖｂｌと通常動作モード時の参照電圧Ｖｒとの電位差をセンスアンプ４が検知して、データの”１”、”０”を識別することになる。なお、通常動作モード時の参照電圧Ｖｒは、強誘電体キャパシタが正常な場合に発生する両電位のほぼ中間の値に設定される。
・電位差（Ｖｂｌ−Ｖｒ）＞０の場合、データ”１”と認識する。
・電位差（Ｖｂｌ−Ｖｒ）＜０の場合、データ”０”と認識する。
【００６３】
そして、強誘電体キャパシタを用いたメモリはデータ読み出し時に一度データが破壊される破壊読み出しであるから、センスアンプ４の検知内容に基づいて、ビット線ＢＬにＨレベル（データ”１”の場合）の電圧が印加され、そのデータが再書き込みされる。
【００６４】
図４の強誘電体記憶装置において、強誘電体メモリセルのスクリーニングモード時、すなわちテストモード時には、データの書き込み動作、及び読み出し動作、すなわちスクリーニング動作は、つぎのように行われる。ここでは、通常動作モード時と同様に、強誘電体メモリセルＭＣＯを例として、データの書き込み動作、読み出し動作を説明する。なお、テストモード時の参照電圧Ｖｒｔは、強誘電体キャパシタが正常で２つの分極状態”正”、”負”に応じて、テストモード時に発生する両電位のほぼ中間の値に設定される。
【００６５】
テストモード時の書き込みの動作は、通常動作モード時と同様である。すなわち、この書き込み動作時には、ビット線ＢＬは、ビット線選択回路１の制御により、Ｈレベル（あるいはＬレベル）の電位に設定される。したがって、テスト用のメモリセルＭＣｔは、書き込み動作時には何等の作用もしておらず、データの書き込み動作に影響を与えない。このことから、スクリーニングモード時、すなわちテストモード時であっても、書き込み動作時には、テスト用メモリセルＭＣｔの選択用トランジスタＱｔをオン状態としておく必要はない。なお、テストモード時には、書き込み動作時、読み出し動作に関わらず、テスト用メモリセルＭＣｔの選択用トランジスタＱｔをオン状態としておいてもよい。
【００６６】
次に、テストモード時の読み出し動作、すなわちスクリーニング動作、であるが、まず初期状態では、ビット線選択回路１によりビット線ＢＬをそれぞれＬレベルに設定して０Ｖにプリチャージする。その後、ビット線選択回路１からの信号によりビット線ＢＬを浮遊状態にする。そして、テスト回路５からＨレベルの信号をテストラインＴＬに与えて、テスト用メモリセルＭＣｔの選択用トランジスタＱｔをオン状態として、テスト用強誘電体キャパシタＣｔとビット線キャパシタＣｂｌとを並列に接続する。なお、プレート線選択回路３によりプレート線ＰＬ０はＬレベルに設定されている。
【００６７】
ワード線選択回路２からの信号によりワード線ＷＬ０をＨレベルとし選択用トランジスタＱ０をオン状態にする。この状態では、並列接続されたビット線キャパシタＣｂｌとテスト用強誘電体キャパシタＣｔが、強誘電体キャパシタＣ０と直列に接続される。
【００６８】
次に、プレート線選択回路３からプレート線ＰＬ０にＨレベルの電位を印加すると、ビット線ＢＬの電位は、強誘電体キャパシタＣ０と、ビット線キャパシタＣｂｌとテスト用強誘電体キャパシタＣｔとの並列接続されたキャパシタとの靜電容量に応じた電位がビット線ＢＬ上に発生する。
【００６９】
記憶されているデータが”１”であると、強誘電体キャパシタＣ０は分極反転し、これに起因する比較的高い電位がビット線ＢＬ上に発生する。ビット線ＢＬの比較的高い電位とテストモード用参照電圧Ｖｒｔ（テストモード用参照電圧Ｖｒｔは、通常動作モード用参照電圧Ｖｒより小さい電圧とされている）とがセンスアンプ４に印加され、センスアンプ４はその電位差の方向および大きさに応じて動作する。
【００７０】
このとき、ビット線キャパシタＣｂｌにテスト用誘電体キャパシタＣｔが並列に接続されているから、その並列静電容量が大きくなり、結果としてビット線ＢＬに発生する電位は、通常モード時に発生する電位より低い電位となる。このことは、強誘電体キャパシタＣ０の静電容量が減少した状態、すなわち劣化した状態と同様の電位が発生することになるから、センスアンプ４に印加されるビット線ＢＬの電位Ｖｂｌと参照電圧Ｖｒｔ間の電位差が、センスアンプ４の検知レベルより大きいか小さいかで動作、不動作が決まるセンスアンプ４の動作状態により、強誘電体キャパシタＣ０の良否が判定できる。
【００７１】
従って、テストモード時のビット線に発生する低い電位を利用して、センスアンプ４の動作状態を判定することにより、現実に劣化している、あるいは劣化傾向にある各メモリセルＭＣ０の強誘電体キャパシタを、スクリーニングにより判定することができる。
【００７２】
このスクリーニング時の検出状況を、図５の特性図を参照して詳しく説明する。
【００７３】
図５は、図３の特性図と同様であり、異なる点は、発生するビット線電圧と比較される参照電圧Ｖｒ，Ｖｒｔが示されていることが異なっている。通常動作モード時の参照電圧Ｖｒは、強誘電体キャパシタが正常な場合にビット線ＢＬに発生する通常動作モード時のｂ点の電位Ｖｂとａ点の電位Ｖａとのほぼ中間の電位に設定され、またテストモード時の参照電圧Ｖｒｔは、強誘電体キャパシタが正常な場合にビット線ＢＬに発生するテストモード時のｂ′点の電位Ｖｂ′とａ′点の電位Ｖａ′とのほぼ中間の電位に設定されている。
【００７４】
さて、図４、図５を参照して、読み出し時の動作を説明する。
【００７５】
読み出し時にビット線ＢＬに発生する電位ＶａないしＶｄ、Ｖａ′ないしＶｄ′がセンスアンプ４に印加され、この電位と参照電圧Ｖｒ、Ｖｒｔとの電位差がセンスアンプ４の検知レベルより大きく、すなわち動作マージンがある状態でセンスアンプ４が動作する。通常動作モード時にはこのセンスアンプの動作時の電位差の正負により記憶されたデータの内容”１”、”０”を判定する。一方、テストモード時にはこのセンスアンプの動作あるいは不動作により、メモリセルＭＣ０の強誘電体キャパシタＣ００，Ｃ０１の正常、劣化すなわち良否を判定することになる。通常動作モード時の読み出し動作は第１実施例におけると同様であるので省略する。
【００７６】
テスト動作モード時の、読み出し動作の態様は次の通りである。メモリセルＭＣ０の劣化度、分極状態により種々の態様があるが、センスアンプ４の動作、不動作により強誘電体キャパシタの良、不良が判定される。
【００７７】
この実施例の１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置では、ビット線ＢＬに発生する電位とテストモード用参照電圧Ｖｒｔとの電位差がセンスアンプ４の検知レベルより大きいか否かで強誘電体キャパシタの良、不良が判定される。メモリセルの強誘電体キャパシタが劣化している場合にも、ビット線ＢＬに発生する電位とテストモード用参照電圧Ｖｒｔとの電位差がセンスアンプ４の検知レベル以上になることがあるから（＠印の場合）、強誘電体キャパシタの分極状態を切り替えてテストを行い、両方の分極状態でテストすることが必要である。
【００７８】
このためには、一方の分極時でのスクリーニングで”不良”と判定されたメモリセルは除き、”良”と判定されたメモリセルの分極を反転した上で再度スクリーニングする。この２回目のスクリーニングでも再び”良”と判定されたメモリセルが最終的に”良”のメモリセルとなる。
【００７９】
なお、不良と判定されたメモリセルは、当然ながら、強誘電体記憶装置の利用可能なメモリセルから、除外される。
【００８０】
0003865935.tif 000004
【００８１】
なお、以上の説明では、検出の基準電圧である参照電圧Ｖｒｔを、強誘電体キャパシタが正常な場合にビット線ＢＬに発生するテストモード時のｂ′点の電位Ｖｂ′とａ′点の電位Ｖａ′とのほぼ中間の電位に設定されているが、参照電圧Ｖｒｔを、強誘電体キャパシタが劣化している場合にビット線ＢＬに発生するｃ′点の電位Ｖｃ′とｄ′点の電位Ｖｄ′とのほぼ中間の電位に設定することもできる。この場合には、スクリーニング時の強誘電体キャパシタの良否判定の方法を、対応して変更する必要がある。
【００８２】
また、テスト用キャパシタは強誘電体キャパシタを用いているが、第１実施例におけると同様に、これを常誘電体キャパシタとしてもよい。
【００８３】
この実施例の１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置では、ビット線ＢＬにテスト用キャパシタＣｔと選択用トランジスタを設け、スクリーニングに際して選択用トランジスタをオンさせ、ビット線キャパシタＣｂｌにテスト用キャパシタＣｔを付加する。そして、検出の基準電圧である参照電圧Ｖｒｔを通常動作モード時の参照電圧Ｖｒより低い電圧に設定する。これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだし、１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置が有しているセンスアンプを用いて、短時間にかつ強誘電体キャパシタに過酷な負荷を課すことなく、スクリーニングを行うことができる。
【００８４】
なお、本発明では、強誘電体記憶装置ＦＲＡＭの検査工程でのスクリーニングを対象としているが、本発明の基本的な考え方、すなわちビット線などへのテスト用キャパシタの付加によるキャパシタの検査は、ダイナミック・ランダムアクセス・メモリスＤＲＡＭなどの常誘電体キャパシタにも適用することが可能である。
【００８５】
【発明の効果】
本発明の請求項１記載の構成によれば、強誘電体記憶装置のスクリーニングに際して、通常ビット線である読み出し線の浮遊キャパシタにテスト用キャパシタＣＴを付加し、これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだしているから、劣化により不良となる強誘電体メモリセルを、実際に劣化させることなくスクリーニングできるとともに、スクリーニングに要する時間を短縮することができる。
【００８６】
また、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置のスクリーニングに際して、両ビット線の浮遊キャパシタにテスト用キャパシタＣｔを付加し、これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだしている。これにより、２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置が有しているセンスアンプを用いて、劣化により不良となる強誘電体メモリセルを、実際に劣化させることなくスクリーニングできるとともに、スクリーニングに要する時間を短縮することができる。また、メモリセルのいずれかの強誘電体キャパシタのみが劣化している場合には、両ビット線に発生する電位の電位差がセンスアンプの検知レベル以上になることがあるから、強誘電体キャパシタの分極状態を切り替えてテストを行い、両方の分極状態でテストすることにより、真に良、不良の判定を行うことができる。
【００８７】
本発明の請求項２記載の構成によれば、１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置のスクリーニングに際して、ビット線にテスト用キャパシタと選択用トランジスタを設け、スクリーニングに際して選択用トランジスタをオンさせ、ビット線キャパシタにテスト用キャパシタを付加するとともに、検出の基準電圧である参照電圧を通常動作モード時の参照電圧より低い電圧に設定する。これによりスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作りだし、１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置が有しているセンスアンプを用いて、短時間にかつ強誘電体キャパシタに過酷な負荷を課すことなく、スクリーニングを行うことができる。また、メモリセルの強誘電体キャパシタが劣化している場合にも、ビット線に発生する電位とテストモード用参照電圧との電位差がセンスアンプの検知レベル以上になることがあるから、強誘電体キャパシタの分極状態を切り替えてテストを行い、両方の分極状態でテストすることにより、真に良、不良の判定を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置を示す図である。
【図２】本発明を説明するための等価回路を示す図である。
【図３】本発明の第１実施例に係る強誘電体記憶装置の読み出し電圧特性を示す図である。
【図４】本発明の第２実施例に係る１トランジスタ／１キャパシタ・セル構造の強誘電体記憶装置を示す図である。
【図５】本発明の第２実施例に係る強誘電体記憶装置の読み出し電圧特性を示す図である。
【図６】強誘電体キャパシタの特性を示す図である。
【図７】従来の２トランジスタ／２キャパシタ・セル構造の強誘電体記憶装置を示す図である。
【図８】プレート線の電圧変化を示す図である。
【符号の説明】
Ｑ００ないしＱ１１、Ｑ０、Ｃ０  選択用トランジスタ
Ｃ００ないしＣ１１、Ｃ０，Ｃ１  情報記憶用の強誘電体キャパシタ
Ｃｂｌ  ビット線キャパシタ
Ｑｔ  テスト用の選択用トランジスタ
Ｃｔ  テスト用の強誘電体キャパシタ
ＷＬ０，ＷＬ１  ワード線
ＰＬ０，ＰＬ１  プレート線
ＢＬ１，ＢＬ２、ＢＬ  ビット線
ＴＬ  テスト線
１  ビット線選択回路
２  ワード線選択回路
３  プレート線選択回路
４  センスアンプ
５  テスト回路
６  参照電圧発生回路
【図１】
0003865935.tif 000005
【図２】
0003865935.tif 000006
【図３】
0003865935.tif 000007
【図４】
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【図５】
0003865935.tif 000009
【図６】
0003865935.tif 000010
【図７】
0003865935.tif 000011
【図８】
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