(57)【特許請求の範囲】
【請求項１】
ＥＬ素子を有する複数の画素と、複数のソース信号線と、ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路とを有し、
１フレーム期間中に設けられた（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間それぞれにおいて、前記ソース信号線駆動回路はｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号を前記複数のソース信号線それぞれに出力し、
前記複数の画素において、第１のゲート信号が入力されることによって前記複数のソース信号線から前記デジタルビデオ信号が入力され、前記デジタルビデオ信号によって前記ＥＬ素子の発光または非発光を選択し、第２のゲート信号が入力されると前記ＥＬ素子を非発光とし、
前記複数の画素はマトリクス状に配置され、
前記第１のゲート信号線駆動回路は前記複数の画素の各行に順に前記第１のゲート信号を入力し、
前記第２のゲート信号線駆動回路は前記複数の画素の各行に順に前記第２のゲート信号を入力し、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記第１のゲート信号線駆動回路が前記複数の画素の第ｐ行（ｐは自然数）に前記第１のゲート信号を入力するのと並行して、前記第２のゲート信号線駆動回路は前記複数の画素の第ｐ行とは異なる行に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち第ｉ（ｉはｎ以下の自然数）位ビット目のデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち第ｊ（ｊはｉとは異なるｎ以下の自然数）位ビット目のデジタルビデオ信号に対応することを特徴とするＥＬ表示装置。
【請求項２】
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及びＥＬ素子を有する画素を複数と、複数のソース信号線と、ソース信号線駆動回路と、複数の第１のゲート信号線と、複数の第２のゲート信号線と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路とを有し、
１フレーム期間中に設けられた（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間それぞれにおいて、前記ソース信号線駆動回路はｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号を前記複数のソース信号線それぞれに出力し、
前記第１のＴＦＴはゲートに入力される第１のゲート信号によって、前記第２のＴＦＴのゲートへ前記デジタルビデオ信号を入力し、
前記第２のＴＦＴはゲートに入力される前記デジタルビデオ信号によって、前記ＥＬ素子の発光または非発光を選択し、
前記第３のＴＦＴはゲートに入力される第２のゲート信号によって、前記ＥＬ素子を非発光とし、
前記複数の画素はマトリクス状に配置され、前記複数のソース信号線から前記デジタルビデオ信号が入力され、前記複数の第１のゲート信号線から前記第１のゲート信号が入力され、前記複数の第２のゲート信号線から前記第２のゲート信号が入力され、
前記第１のゲート信号線駆動回路は前記複数の画素の各行に順に前記第１のゲート信号を入力し、
前記第２のゲート信号線駆動回路は前記複数の画素の各行に順に前記第２のゲート信号を入力し、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記第１のゲート信号線駆動回路が前記複数の画素の第ｐ行（ｐは自然数）に前記第１のゲート信号を入力するのと並行して、前記第２のゲート信号線駆動回路は前記複数の画素の第ｐ行とは異なる行に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち第ｉ（ｉはｎ以下の自然数）位ビット目のデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち第ｊ（ｊはｉとは異なるｎ以下の自然数）位ビット目のデジタルビデオ信号に対応することを特徴とするＥＬ表示装置。
【請求項３】
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及びＥＬ素子を有する画素を複数と、複数のソース信号線と、電源供給線と、ソース信号線駆動回路と、複数の第１のゲート信号線と、複数の第２のゲート信号線と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路とを有し、
１フレーム期間中に設けられた（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間それぞれにおいて、前記ソース信号線駆動回路はｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号を前記複数のソース信号線それぞれに出力し、
前記ＥＬ素子は一対の電極と前記一対の電極に挟持されたＥＬ層とを有し、
前記電源供給線には所定の電位が与えられ、
前記第１のＴＦＴのソースまたはドレインの一方は前記複数のソース信号線のいずれかに接続され、他方は前記第２のＴＦＴのゲートに接続され、
前記第２のＴＦＴのソースまたはドレインの一方は前記電源供給線に接続され、他方は前記ＥＬ素子の一対の電極のうちの一方に接続され、
前記第３のＴＦＴのソースまたはドレインの一方は前記第２のＴＦＴのゲートに接続され、他方は前記電源供給線に接続され、
前記第１のＴＦＴのゲートは前記複数の第１のゲート信号線のいずれかに接続され、
前記第３のＴＦＴのゲートは前記複数の第２のゲート信号線のいずれかに接続され、
前記複数の画素はマトリクス状に配置され、前記複数のソース信号線から前記デジタルビデオ信号が入力され、前記複数の第１のゲート信号線から第１のゲート信号が入力され、前記複数の第２のゲート信号線から第２のゲート信号が入力され、
前記第１のゲート信号線駆動回路は前記複数の画素の各行に順に前記第１のゲート信号を入力し、
前記第２のゲート信号線駆動回路は前記複数の画素の各行に順に前記第２のゲート信号を入力し、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記第１のゲート信号線駆動回路が前記複数の画素の第ｐ行（ｐは自然数）に前記第１のゲート信号を入力するのと並行して、前記第２のゲート信号線駆動回路は前記複数の画素の第ｐ行とは異なる行に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち第ｉ（ｉはｎ以下の自然数）位ビット目のデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち第ｊ（ｊはｉとは異なるｎ以下の自然数）位ビット目のデジタルビデオ信号に対応することを特徴とするＥＬ表示装置。
【請求項４】
ＥＬ素子を有する複数の画素と、複数のソース信号線と、ソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路とを有し、
１フレーム期間中に設けられた（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間それぞれにおいて、前記ソース信号線駆動回路はｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号を前記複数のソース信号線それぞれに出力し、
前記複数の画素において、第１のゲート信号が入力されることによって前記複数のソース信号線から前記デジタルビデオ信号が入力され、前記デジタルビデオ信号によって前記ＥＬ素子の発光または非発光を選択し、第２のゲート信号が入力されると前記ＥＬ素子を非発光とし、
前記複数の画素はマトリクス状に配置され、
前記第１のゲート信号線駆動回路は前記複数の画素の各行に順に前記第１のゲート信号を入力し、
前記第２のゲート信号線駆動回路は前記複数の画素の各行に順に前記第２のゲート信号を入力し、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記第１のゲート信号線駆動回路が前記複数の画素の第ｐ行（ｐは自然数）に前記第１のゲート信号を入力するのと並行して、前記第２のゲート信号線駆動回路は前記複数の画素の第ｐ行とは異なる行に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち最上位ビットのデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち最上位ビット以外のビット目のデジタルビデオ信号に対応することを特徴とするＥＬ表示装置。
【請求項５】
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及びＥＬ素子を有する画素を複数と、複数のソース信号線と、ソース信号線駆動回路と、複数の第１のゲート信号線と、複数の第２のゲート信号線と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路とを有し、
１フレーム期間中に設けられた（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間それぞれにおいて、前記ソース信号線駆動回路はｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号を前記複数のソース信号線それぞれに出力し、
前記第１のＴＦＴはゲートに入力される第１のゲート信号によってオンとなると、前記第２のＴＦＴのゲートへ前記デジタルビデオ信号を入力し、
前記第２のＴＦＴはゲートに入力される前記デジタルビデオ信号によって、前記ＥＬ素子の発光または非発光を選択し、
前記第３のＴＦＴはゲートに入力される第２のゲート信号によって、前記ＥＬ素子を非発光とし、
前記複数の画素はマトリクス状に配置され、前記複数のソース信号線から前記デジタルビデオ信号が入力され、前記複数の第１のゲート信号線から前記第１のゲート信号が入力され、前記複数の第２のゲート信号線から前記第２のゲート信号が入力され、
前記第１のゲート信号線駆動回路は前記複数の画素の各行に順に前記第１のゲート信号を入力し、
前記第２のゲート信号線駆動回路は前記複数の画素の各行に順に前記第２のゲート信号を入力し、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記第１のゲート信号線駆動回路が前記複数の画素の第ｐ行（ｐは自然数）に前記第１のゲート信号を入力するのと並行して、前記第２のゲート信号線駆動回路は前記複数の画素の第ｐ行とは異なる行に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち最上位ビットのデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち最上位ビット以外のビット目のデジタルビデオ信号に対応することを特徴とするＥＬ表示装置。
【請求項６】
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及びＥＬ素子を有する画素を複数と、複数のソース信号線と、電源供給線と、ソース信号線駆動回路と、複数の第１のゲート信号線と、複数の第２のゲート信号線と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路とを有し、
１フレーム期間中に設けられた（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間それぞれにおいて、前記ソース信号線駆動回路はｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号を前記複数のソース信号線それぞれに出力し、
前記ＥＬ素子は一対の電極と前記一対の電極に挟持されたＥＬ層とを有し、
前記電源供給線には所定の電位が与えられ、
前記第１のＴＦＴのソースまたはドレインの一方は前記複数のソース信号線のいずれかに接続され、他方は前記第２のＴＦＴのゲートに接続され、
前記第２のＴＦＴのソースまたはドレインの一方は前記電源供給線に接続され、他方は前記ＥＬ素子の一対の電極のうちの一方に接続され、
前記第３のＴＦＴのソースまたはドレインの一方は前記第２のＴＦＴのゲートに接続され、他方は前記電源供給線に接続され、
前記第１のＴＦＴのゲートは前記複数の第１のゲート信号線のいずれかに接続され、
前記第３のＴＦＴのゲートは前記複数の第２のゲート信号線のいずれかに接続され、
前記複数の画素はマトリクス状に配置され、前記複数のソース信号線から前記デジタルビデオ信号が入力され、前記複数の第１のゲート信号線から第１のゲート信号が入力され、前記複数の第２のゲート信号線から第２のゲート信号が入力され、
前記第１のゲート信号線駆動回路は前記複数の画素の各行に順に前記第１のゲート信号を入力し、
前記第２のゲート信号線駆動回路は前記複数の画素の各行に順に前記第２のゲート信号を入力し、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記第１のゲート信号線駆動回路が前記複数の画素の第ｐ行（ｐは自然数）に前記第１のゲート信号を入力するのと並行して、前記第２のゲート信号線駆動回路は前記複数の画素の第ｐ行とは異なる行に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち最上位ビットのデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記ソース信号線駆動回路が出力するデジタルビデオ信号はｎビットの前記デジタルビデオ信号のうち最上位ビット以外のビット目のデジタルビデオ信号に対応することを特徴とするＥＬ表示装置。
【請求項７】
請求項２、請求項３、請求項５及び請求項６のいずれか一において、
前記第１のＴＦＴと前記第２のＴＦＴは極性が同じであることを特徴とするＥＬ表示装置。
【請求項８】
請求項１乃至請求項７のいずれか一に記載の前記ＥＬ表示装置を用いたことを特徴とする電子機器。
【請求項９】
ＥＬ素子を有する複数の画素が設けられ、
１フレーム期間に（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間は、ｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号にそれぞれ対応し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間は、ｎビットの前記デジタルビデオ信号のうち第ｉ（ｉはｎ以下の自然数）位ビット目のデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記（ｎ＋ｍ）個の表示期間のうちの、ｎビットの前記デジタルビデオ信号のうち第ｊ（ｊはｉとは異なるｎ以下の自然数）位ビット目に対応する表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間のそれぞれは、前記複数の画素の行毎に順に第１のゲート信号が入力されることによって前記デジタルビデオ信号が入力されて開始し、前記（ｎ＋ｍ）個の表示期間のうちの他の表示期間が開始されるか、または第２のゲート信号が入力されることで終了し、
前記デジタルビデオ信号に応じて前記ＥＬ素子の発光または非発光が選択され、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記複数の画素の全てに対する前記デジタルビデオ信号の入力が終了する前に、前記複数の画素の行毎に順に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定することを特徴とするＥＬ表示装置の駆動方法。
【請求項１０】
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及びＥＬ素子を有する画素が複数設けられ、
１フレーム期間に（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間は、ｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号にそれぞれ対応し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間は、ｎビットの前記デジタルビデオ信号のうち第ｉ（ｉはｎ以下の自然数）位ビット目のデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記（ｎ＋ｍ）個の表示期間のうちの、ｎビットの前記デジタルビデオ信号のうち第ｊ（ｊはｉとは異なるｎ以下の自然数）位ビット目に対応する表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間のそれぞれは、前記第１のＴＦＴがオンになり対応するビットの前記デジタルビデオ信号が前記第２のＴＦＴのゲートに入力され、なおかつ前記第３のＴＦＴがオフのときに開始され、前記（ｎ＋ｍ）個の表示期間のうちの他の表示期間が開始されるか、または前記第３のＴＦＴがオンになることで終了し、
前記第２のＴＦＴがオンになると前記ＥＬ素子が発光し、オフになると発光せず、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記複数の画素の全てに対する前記デジタルビデオ信号の入力が終了する前に、前記複数の画素が有する前記第３のＴＦＴを行毎に順にオフとすることによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定することを特徴とするＥＬ表示装置の駆動方法。
【請求項１１】
ＥＬ素子を有する複数の画素が設けられ、
１フレーム期間に（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間は、ｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号にそれぞれ対応し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間は、ｎビットの前記デジタルビデオ信号のうち最上位ビットのデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記（ｎ＋ｍ）個の表示期間のうちの、ｎビットの前記デジタルビデオ信号のうち前記最上位ビット以外のビット目に対応する表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間のそれぞれは、前記複数の画素の行毎に順に第１のゲート信号が入力されることによって前記デジタルビデオ信号が入力されて開始し、前記（ｎ＋ｍ）個の表示期間のうちの他の表示期間が開始されるか、または第２のゲート信号が入力されることで終了し、
前記デジタルビデオ信号に応じて前記ＥＬ素子の発光または非発光が選択され、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記複数の画素の全てに対する前記デジタルビデオ信号の入力が終了する前に、前記複数の画素の行毎に順に前記第２のゲート信号を入力することによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定することを特徴とするＥＬ表示装置の駆動方法。
【請求項１２】
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及びＥＬ素子を有する画素が複数設けられ、
１フレーム期間に（ｎ＋ｍ）個（ｎ、ｍは共に自然数）の表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間は、ｎビットのデジタルビデオ信号のうちいずれか１ビットのデジタルビデオ信号にそれぞれ対応し、
前記（ｎ＋ｍ）個の表示期間のいずれかｋ（ｋは２以上ｎ＋ｍより小さい自然数）個の表示期間は、ｎビットの前記デジタルビデオ信号のうち最上位ビットのデジタルビデオ信号に対応し、
前記ｋ個の表示期間は連続せず、前記ｋ個の表示期間の間の表示期間において、前記（ｎ＋ｍ）個の表示期間のうちの、ｎビットの前記デジタルビデオ信号のうち前記最上位ビット以外のビット目に対応する表示期間が出現し、
前記（ｎ＋ｍ）個の表示期間のそれぞれは、前記第１のＴＦＴがオンになり対応するビットの前記デジタルビデオ信号が前記第２のＴＦＴのゲートに入力され、なおかつ前記第３のＴＦＴがオフのときに開始され、前記（ｎ＋ｍ）個の表示期間のうちの、他の表示期間が開始されるか、または前記第３のＴＦＴがオンになることで終了し、
前記第２のＴＦＴがオンになると前記ＥＬ素子が発光し、オフになると発光せず、
前記（ｎ＋ｍ）個の表示期間の少なくとも１つの表示期間において、前記複数の画素の全てに対する前記デジタルビデオ信号の入力が終了する前に、前記複数の画素が有する前記第３のＴＦＴを行毎に順にオフとすることによって、前記複数の画素の全てに前記デジタルビデオ信号を入力するために必要な期間よりも当該表示期間を短く設定することを特徴とするＥＬ表示装置の駆動方法。
【請求項１３】
請求項９乃至請求項１２のいずれか一において、
前記１フレーム期間の最初の表示期間と、前記１フレーム期間の最後の表示期間とは、ｎビットの前記デジタルビデオ信号の異なるビット目のデジタルビデオ信号に対応する表示期間であることを特徴とするＥＬ表示装置の駆動方法。
【請求項１４】
請求項１０または請求項１２において、
前記第１のＴＦＴと前記第２のＴＦＴは極性が同じであることを特徴とするＥＬ表示装置の駆動方法。
【請求項１５】
請求項９乃至請求項１４のいずれか一において、
１フレーム期間あたりにおける、ｎビットの前記デジタルビデオ信号のうち第ｐ（ｐはｎ以下の自然数）位ビット目のデジタルビデオ信号に対応する表示期間の長さの合計をＴｒｐとすると、
Ｔｒｐ＝２ｐ−１であることを特徴とするＥＬ表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に複数の画素を配置し、各画素が点灯する長さを制御することにより、階調表示を行うパネルを備えるＥＬ表示装置の駆動方法に関するものである。特に、有機ＥＬ素子を用いたＥＬパネルを有するＥＬ表示装置の駆動方法に関するものである。
【０００２】
【従来の技術】
放送局側における機器やシステムへのデジタル技術の導入が進んでおり、近年では放送電波のデジタル化、すなわちデジタル放送の実現に向けて研究開発が各国で行われている。
【０００３】
また、放送電波のデジタル化に対応して、画像情報を有するデジタルのビデオ信号（デジタルビデオ信号）を、アナログに変換せずにデジタルのまま用いて画像を表示する、アクティブマトリクス型の表示装置の研究開発も、近年盛んに行われている。
【０００４】
デジタルビデオ信号が有する２値の電圧により階調表示を行う方法として、面積分割駆動法と、時間分割駆動法とが挙げられる。
【０００５】
面積分割駆動法は、１画素を複数の副画素に分割し、各副画素を独立にデジタルビデオ信号に基づいて駆動することによって、階調表示を行う駆動法である。この面積分割駆動法は、１画素が複数に分割されていなければならない。またさらに画素を分割するだけでなく、分割された副画素を独立して駆動するために、各副画素にそれぞれ対応する画素電極を設ける必要がある。そのために画素の構造が複雑になるという不都合が生じる。
【０００６】
一方、時間分割駆動法は、画素の点灯する長さを制御することで階調表示を行う駆動法である。具体的には、１フレーム期間を複数の表示期間に分割する。そして、デジタルビデオ信号により、各表示期間において各画素が点灯または非点灯の状態になる。１フレーム期間中に出現する全ての表示期間の内、画素が点灯した表示期間の長さを積算することで、該画素の階調が求められる。
【０００７】
一般的に、液晶などに比べて有機ＥＬ材料の応答速度は速いため、時間分割駆動に適している。
【０００８】
【発明が解決しようとする課題】
時間分割駆動を行う場合、高階調を実現するには、二進コード法によるのが便利である。以下に、単純な二進コード法による時間分割駆動で中間階調を表示した場合について、図１９を用いて詳しく説明する。
【０００９】
図１９（Ａ）に表示装置の画素部を示し、図１９（Ｂ）に、該画素部において、１フレーム期間中に出現する全ての表示期間の長さを示す。
【００１０】
図１９では、１〜６４階調の表示が可能な６ビットのデジタルビデオ信号を用いて画像を表示している。画素部の右半分が３３（３２＋１）階調の表示を行っており、左半分が３２（３１＋１）階調の表示を行っている。
【００１１】
６ビットのデジタルビデオ信号を用いる場合、一般的に１フレーム期間中に６つの表示期間（表示期間Ｔｒ１〜表示期間Ｔｒ６）が出現する。そしてデジタルビデオ信号の１ビット目〜６ビット目のデジタルビデオ信号は、それぞれ表示期間Ｔｒ１〜表示期間Ｔｒ６に対応している。
【００１２】
表示期間Ｔｒ１〜表示期間Ｔｒ６の長さの比は、２0：２1：２2：２3：２4：２5となる。最上位ビット（この場合６ビット目）のデジタルビデオ信号に対応する表示期間Ｔｒ６の長さが一番長く、最下位ビット（１ビット目）のデジタルビデオ信号に対応する表示期間の長さが一番短い。
【００１３】
３２階調の表示を行う場合、表示期間Ｔｒ１〜Ｔｒ５において画素を点灯の状態にし、表示期間Ｔｒ６において画素を非点灯の状態にする。また３３階調の表示を行う場合、表示期間Ｔｒ１〜Ｔｒ５において画素を非点灯の状態にし、表示期間Ｔｒ６において画素を点灯の状態にする。
【００１４】
この駆動を行った場合、画素部において３２階調の表示を行っている部分と３３階調の表示を行っている部分との境界部で、偽輪郭が視認されることがある。
【００１５】
偽輪郭とは、二進コード法による時間階調表示を行ったときに度々視認される不自然な輪郭線であって、人間の視覚の特性によって生じる知覚輝度の変動が主な原因とされている。図２０を用いて、偽輪郭の発生のメカニズムについて説明する。
【００１６】
図２０（Ａ）に偽輪郭が発生して見える表示装置の画素部を示し、図２０（Ｂ）に、該画素部において、１フレーム期間中において出現する表示期間の長さの比を示す。
【００１７】
図２０では、１〜６４階調の表示が可能な６ビットのデジタルビデオ信号を用いて画像を表示している。画素部の右半分が３３階調の表示を行っており、左半分が３２階調の表示を行っている。
【００１８】
画素部の３２階調の表示を行っている部分では、１フレーム期間の３１／６３の期間において画素が点灯の状態であり、１フレーム期間の３２／６３の期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００１９】
また、画素部の３３階調の表示を行っている部分では、１フレーム期間の３２／６３の期間において画素が点灯の状態であり、１フレーム期間の３１／６３の期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００２０】
動画を表示する場合、例えば図２０（Ａ）において、３２階調を表示している部分と３３階調を表示している部分の境界が、点線の方向に移動したとする。つまり境界付近において、画素は３２階調の表示から３３階調の表示に切り替わる。すると、境界付近の画素では、３２階調を表示するための点灯期間の直後に３３階調を表示するための点灯期間が開始される。そのため人間の目には、該画素が１フレーム期間連続して点灯しているように見える。これは画面上に不自然な明るい線として知覚される。
【００２１】
また逆に、例えば図２０（Ａ）において、３２階調を表示している部分と３３階調を表示している部分の境界が、実線の方向に移動したとする。つまり境界付近において、画素は３３階調の表示から３２階調の表示に切り替わる。すると、境界付近の画素では、３３階調を表示するための点灯期間の直後に３２階調を表示するための点灯期間が開始される。そのため人間の目には、該画素が１フレーム期間連続して非点灯の状態に見える。これは画面上に不自然な暗い線として知覚される。
【００２２】
以上のような、画面上に現れて見える不自然な明るい線や暗い線が、偽輪郭（動画偽輪郭）と呼ばれる表示妨害である。
【００２３】
ところで、静止画においても、動画において動画偽輪郭が発生するのと同じ原因により、表示妨害が視認されてしまうことがある。静止画における表示妨害は、階調の境界が揺れ動いて見えるというものである。以下、静止画においてこのような表示妨害が視認される理由を簡単に述べる。
【００２４】
人間の目は一点を凝視しているつもりでも、視点は微妙に動いており、定まった一点を正確に見つめることは難しい。そのため、画素部の３２階調の表示を行っている部分と、３３階調の表示を行っている部分との境目を目で凝視したとき、境目を見つめているつもりでも、実際には視点が左右上下に微妙に動いてしまう。
【００２５】
例えば、破線で示したように、視点が３２階調の表示を行っている部分から、３３階調の表示を行っている部分に移動したとする。そして視点が３２階調を表示している部分に置かれたときに画素が非点灯の状態で、視点が３３階調を表示している部分に置かれたときに画素が非点灯の状態だった場合、人間の目には１フレーム期間を通して、画素がずっと非点灯の状態であったかのように視認されてしまう。
【００２６】
逆に例えば、実線で示したように、視点が３３階調の表示を行っている部分から、３２階調の表示を行っている部分に移動したとする。そして視点が３３階調を表示している部分に置かれたときに画素が点灯の状態で、視点が３２階調を表示している部分に置かれたときに画素が点灯の状態だった場合、人間の目には１フレーム期間を通して、画素がずっと点灯の状態であったかのように視認されてしまう。
【００２７】
したがって、視点が左右上下に微妙に動いてしまうために、人間の目には１フレーム期間を通して画素がずっと点灯の状態、または非点灯の状態であったかのように見え、あたかも境界部が揺れ動いているように表示妨害が視認されてしまう。
【００２８】
【課題を解決するための手段】
本発明者らは、偽輪郭の視認を防止するために、期間が長い表示期間を一定の規則により複数の表示期間（分割表示期間）に分割した。そしてなおかつ、該複数の分割表示期間が連続して出現しないように、該複数の分割表示期間を１フレーム期間内に分散させることを考えた。
【００２９】
分割する表示期間は１つでも複数でも良い。ただし上位ビットに対応する表示期間、言いかえると長さの長い表示期間から一定の規則により順に分割することが好ましい。
【００３０】
また、表示期間の分割数は設計者が適宜選択可能であるが、どこまで分割するかは、表示装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【００３１】
また同じビットのデジタルビデオ信号に対応した分割表示期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割表示期間の長さは必ずしも同じである必要はない。
【００３２】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【００３３】
以下に本発明の構成について述べる。
【００３４】
本発明によって、
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及び有機ＥＬ素子をそれぞれ有する画素が、複数設けられたＥＬ表示装置の駆動方法であって、
１フレーム期間にｎ＋ｍ個（ｎ、ｍは共に自然数）の表示期間が出現し、
前記ｎ＋ｍ個の表示期間は、ｎビットのデジタルビデオ信号のうち、いずれか１ビットのデジタルビデオ信号にそれぞれ対応しており、
前記ｎ＋ｍ個の表示期間のいずれか複数の表示期間は、前記デジタルビデオ信号の同じビットに対応しており、
前記複数の表示期間の間に、前記ｎ＋ｍ個の表示期間のうちの、前記デジタルビデオ信号の他のビットに対応する表示期間が出現し、
前記ｎ＋ｍ個の表示期間のそれぞれは、前記第１のＴＦＴがオンになることで、対応するビットの前記デジタルビデオ信号が前記第２のＴＦＴのゲート電極に入力され、なおかつ前記第３のＴＦＴがオフでになることで開始され、
前記ｎ＋ｍ個の表示期間のそれぞれは、開始された後に、前記ｎ＋ｍ個の表示期間のうちの、他の表示期間が開始されるか、もしくは第３のＴＦＴがオンになることで終了し、
前記第２のＴＦＴがオンになると前記有機ＥＬ素子が発光し、オフになると発光しないことを特徴とするＥＬ表示装置の駆動方法が提供される。
【００３５】
本発明によって、
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及び有機ＥＬ素子をそれぞれ有する画素が、複数設けられたＥＬ表示装置の駆動方法であって、
１フレーム期間にｎ＋ｍ個（ｎ、ｍは共に自然数）の表示期間が出現し、
前記ｎ＋ｍ個の表示期間は、ｎビットのデジタルビデオ信号のうち、いずれか１ビットのデジタルビデオ信号にそれぞれ対応しており、
前記ｎ＋ｍ個の表示期間のいずれか複数の表示期間は、前記デジタルビデオ信号の最上位ビットに対応しており、
前記複数の表示期間の間に、前記ｎ＋ｍ個の表示期間のうちの、前記デジタルビデオ信号の他のビットに対応する表示期間が出現し、
前記ｎ＋ｍ個の表示期間のそれぞれは、前記第１のＴＦＴがオンになることで、対応するビットの前記デジタルビデオ信号が前記第２のＴＦＴのゲート電極に入力され、なおかつ前記第３のＴＦＴがオフでになることで開始され、
前記ｎ＋ｍ個の表示期間のそれぞれは、開始された後に、前記ｎ＋ｍ個の表示期間のうちの、他の表示期間が開始されるか、もしくは第３のＴＦＴがオンになることで終了し、
前記第２のＴＦＴがオンになると前記有機ＥＬ素子が発光し、オフになると発光しないことを特徴とするＥＬ表示装置の駆動方法が提供される。
【００３６】
本発明によって、
第１のＴＦＴ、第２のＴＦＴ、第３のＴＦＴ及び有機ＥＬ素子をそれぞれ有する画素が、複数設けられたＥＬ表示装置の駆動方法であって、
１フレーム期間にｎ＋ｍ個（ｎ、ｍは共に自然数）の表示期間が出現し、
前記ｎ＋ｍ個の表示期間は、ｎビットのデジタルビデオ信号のうち、いずれか１ビットのデジタルビデオ信号にそれぞれ対応しており、
前記デジタルビデオ信号の上位ビットは、それぞれ前記ｎ＋ｍ個の表示期間のいずれか複数の表示期間に対応しており、
前記複数の表示期間の間に、前記ｎ＋ｍ個の表示期間のうちの、前記デジタルビデオ信号の他のビットに対応する表示期間が出現し、
前記ｎ＋ｍ個の表示期間のそれぞれは、前記第１のＴＦＴがオンになることで、対応するビットの前記デジタルビデオ信号が前記第２のＴＦＴのゲート電極に入力され、なおかつ前記第３のＴＦＴがオフでになることで開始され、
前記ｎ＋ｍ個の表示期間のそれぞれは、開始された後に、前記ｎ＋ｍ個の表示期間のうちの他の表示期間が開始されるか、もしくは第３のＴＦＴがオンになることで終了し、
前記第２のＴＦＴがオンになると前記有機ＥＬ素子が発光し、オフになると発光しないことを特徴とするＥＬ表示装置の駆動方法が提供される。
【００３７】
本発明は、
前記第１のＴＦＴと前記第２のＴＦＴが、極性が同じであることを特徴としていても良い。
【００３８】
本発明は、
前記ｎ＋ｍ個の表示期間のうち、各ビットのデジタルビデオ信号に対応する表示期間の長さをＴ1、Ｔ2、Ｔ3、…、Ｔn-1、Ｔnとすると、
Ｔ1、Ｔ2、Ｔ3、…、Ｔn-1＝２0、２1、２2、２n-2、２n-1であることを特徴としていても良い。
【００３９】
【発明の実施の形態】
（実施の形態１）
以下に、本発明の時間分割駆動法で中間階調を表示した場合について、図１を用いて詳しく説明する。
【００４０】
図１（Ａ）に表示装置の画素部を示し、図１（Ｂ）に、該画素部において、１フレーム期間（Ｆ）中に出現する表示期間Ｔｒの長さの比を示す。
【００４１】
図１では、１〜２n階調の表示が可能なｎビットのデジタルビデオ信号を用いて、画像を表示している。画素部の右半分が２n-1＋１階調の表示を行っており、左半分が２n-1階調の表示を行っている。
【００４２】
ｎビットのデジタルビデオ信号を用いる場合、単純な二進コード法によれば、１フレーム期間中にｎ個の表示期間（表示期間Ｔｒ１〜表示期間Ｔｒｎ）が出現する。そしてデジタルビデオ信号の１ビット目〜ｎビット目のデジタルビデオ信号は、それぞれ表示期間Ｔｒ１〜表示期間Ｔｒｎに対応している。
【００４３】
表示期間Ｔｒ１〜表示期間Ｔｒｎの長さの比は、２0：２1：２2：…：２n-2：２n-1となる。最上位ビット（この場合ｎビット目）のデジタルビデオ信号に対応する表示期間Ｔｒｎの長さが一番長く、最下位ビット（１ビット目）のデジタルビデオ信号に対応する表示期間Ｔｒ１の長さが一番短い。
【００４４】
２n-1階調の表示を行う場合、表示期間Ｔｒ１〜表示期間Ｔｒ（ｎ−１）において画素を点灯の状態にし、表示期間Ｔｒｎにおいて画素を非点灯の状態にする。また２n-1＋１階調の表示を行う場合、表示期間Ｔｒ１〜表示期間Ｔｒ（ｎ−１）において画素を非点灯の状態にし、表示期間Ｔｒｎにおいて画素を点灯の状態にする。
【００４５】
そして本実施の形態においては、一番期間の長い表示期間である表示期間Ｔｒｎを２つの分割表示期間（Ｓ１ＴｒｎとＳ２Ｔｒｎ）に分割している。なお本実施の形態において、表示期間Ｔｒｎを２つの分割表示期間に分割しているが、本発明はこれに限定されない。２つ以上であれば分割表示期間は、駆動回路や画素のＴＦＴの動作速度が追いつく限り、いくつ設けても良い。
【００４６】
分割表示期間は連続して出現せず、必ず間に他のビットのデジタルビデオ信号に対応する表示期間が出現するようにする。
【００４７】
なお分割表示期間の長さは全て同じでなくとも良い。また、分割しない表示期間の並び順は、必ずしも制限を設けない。上位ビットに対応した表示期間から、下位ビットに対応した表示期間の順に並べるとは限らない。
【００４８】
次に図２を用いて、本発明の駆動方法において偽輪郭などの表示妨害が視認されずらい理由について述べる。
【００４９】
図２（Ａ）に本発明の駆動方法で表示を行う表示装置の画素部を示し、図２（Ｂ）に、該画素部において、１フレーム期間中に出現する表示期間や分割表示期間を、画素が点灯する期間と点灯しない（非点灯の）期間とに分けて、それぞれの期間の長さを示す。
【００５０】
図２（Ａ）では、画素部の右半分が２n-1＋１階調の表示を行っており、左半分が２n-1階調の表示を行っている。
【００５１】
画素部の２n-1階調の表示を行っている部分では、１フレーム期間中の２n-1−１／２nの期間において画素が点灯の状態であり、１フレーム期間中の２n-1／２nの期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００５２】
また、画素部の２n-1＋１階調の表示を行っている部分では、１フレーム期間中の２n-1／２nの期間において画素が点灯の状態であり、１フレーム期間中の２n-1−１／２nの期間において画素が非点灯の状態である。そして画素が点灯の状態の期間と、非点灯の状態の期間とが交互に出現している。
【００５３】
１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現するので、人間の視点が左右上下に微妙に動いており、たまたま別の表示期間または分割表示期間にまたがっていたりすることも十分起こりうる。こういった場合に、人間の視点が非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視してしまったとしても、連続する点灯期間もしくは非点灯期間の長さが、従来の単純な二進コード法による駆動に比べて短いため、偽輪郭の視認を防止することができる。
【００５４】
例えば、破線で示したように、視点が２n-1階調を表示している部分から、２n-1＋１階調を表示している部分に移動したとする。そして本発明の駆動方法では、視点が２n-1階調を表示している部分に置かれたときに画素が非点灯の状態であり、なおかつ視点が２n-1＋１階調を表示している部分に移動したときに画素が点灯の状態であったとしても、連続して出現する２つの非点灯期間の和が従来に比べて短くなる。そのため、人間の目には１フレーム期間を通して、画素がずっと非点灯の状態であったかのように視認されてしまうのを防ぐことができる。
【００５５】
逆に例えば、実線で示したように、視点が２n-1＋１階調を表示している部分から、２n-1階調を表示している部分に移動したとする。そして本発明の駆動方法では、視点が２n-1＋１階調を表示している部分に置かれたときに画素が点灯の状態であり、なおかつ視点が２n-1階調を表示している部分に移動したときに画素が点灯の状態であったとしても、連続して出現する２つの点灯期間の和が従来に比べて短くなる。そのため、人間の目には１フレーム期間を通して、画素がずっと点灯の状態であったかのように視認されてしまうのを防ぐことができる。
【００５６】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【００５７】
（実施の形態２）
実施の形態１では、最上位ビットのデジタルビデオ信号に対応する表示期間のみ、分割表示期間に分割していた。本実施の形態では、最上位ビットから連続して順に選ばれた、複数の上位ビットのデジタルビデオ信号に対応する表示期間を、それぞれ複数の分割表示期間に分割する例について説明する。なお本明細書において、上位ビットは分割表示期間に分割された表示期間に対応しており、下位ビットは分割表示期間に分割されない表示期間に対応している。
【００５８】
図３を用いて本実施の形態の駆動方法について説明する。図３は、ｎビットのデジタルビデオ信号を用いて時分割階調表示を行った際に、画素部において１フレーム期間（Ｆ）中に出現する表示期間Ｔｒと分割表示期間ＳＴｒの長さの比を示す。
【００５９】
本実施の形態では、表示期間Ｔｒｎと表示期間Ｔｒ（ｎ−１）を、上位ビットのデジタルビデオ信号に対応する表示期間とする。なお本実施の形態では、ｎビットと、（ｎー１）ビットの２つのビットを上位ビットとする駆動方法について説明するが、本発明はこれに限定されない。上位ビットの数は１つでも良く、もちろん２以上であっても良い。ただし全ての上位ビットは、最上位ビットから順に連続していることが必要である。例えば上位ビットが３つの場合、ｎビット目と、（ｎ−１）ビット目と、（ｎ−２）ビット目のデジタルビデオ信号が上位ビットに相当する。
【００６０】
表示期間Ｔｒ１〜表示期間Ｔｒｎの長さの比は、２0：２1：２2：…：２n-2：２n-1となる。
【００６１】
２n-1階調の表示を行う場合、表示期間Ｔｒ１〜表示期間Ｔｒ（ｎ−１）において画素を点灯の状態にし、表示期間Ｔｒｎにおいて画素を非点灯の状態にする。また２n-1＋１階調の表示を行う場合、表示期間Ｔｒ１〜表示期間Ｔｒ（ｎ−１）において画素を非点灯の状態にし、表示期間Ｔｒｎにおいて画素を点灯の状態にする。
【００６２】
そして本実施の形態においては、上位ビットに対応する表示期間、本実施の形態では表示期間Ｔｒｎを３つの分割表示期間（Ｓ１Ｔｒｎ、Ｓ２Ｔｒｎ、Ｓ３Ｔｒｎ）に、表示期間Ｔｒ（ｎ−１）を２つの分割表示期間（Ｓ１Ｔｒ（ｎ−１）、Ｓ２Ｔｒ（ｎ−１））にそれぞれ分割している。なお本実施の形態では、表示期間Ｔｒｎの分割数が３、表示期間Ｔｒ（ｎ−１）の分割数が２となるように分割表示期間を形成したが、本発明はこれに限定されない。上位ビットに対応する表示期間の分割数はこの数値に限定されず、２以上であれば、駆動回路や画素のＴＦＴの動作速度が追いつく限りいくつでも設けることが可能である。
【００６３】
同じビットのデジタルビデオ信号に対応する分割表示期間は連続して出現せず、必ず間に他のビットのデジタルビデオ信号に対応するサブフレーム期間または表示期間が出現するようにする。
【００６４】
なお同じビットのデジタルビデオ信号に対応する分割表示期間の長さは、全て同じでなくとも良い。
【００６５】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【００６６】
（実施の形態３）
本実施の形態では、表示期間を一定の規則に基づいて、複数の分割表示期間に分割する駆動方法について説明する。説明を容易にするために、本実施の形態では８ビットのデジタルビデオ信号を用いて階調表示を行う場合について説明する。
【００６７】
ｎビット（ｎ＝１〜８）のデジタルビデオ信号に対応する表示期間の長さを、それぞれＬｎとし、該表示期間の分割数をｍnとする。このとき、ｍn＝１、２、３、４、…のそれぞれの場合について、Ｌｎ／ｍn3の値を求めると、以下の表１のようになる。
【００６８】
【表１】
0004014831.tif 000002
【００６９】
ここで本実施の形態では、１フレーム期間中に設ける表示期間と分割表示期間の総数を１３とする。全ての表示期間及び分割表示期間の長さは、なるべく等しいことが好ましい。全ての表示期間及び分割表示期間の長さが等しければ、偽輪郭などの表示妨害が視認されるのをより効果的に防ぐことができる。よって表１に示したＬｎ／ｍn3の値がなるべく等しくなるように、なおかつ１フレーム期間中に設ける表示期間と分割表示期間の総数が１３になるように、各表示期間の分割数を選択する。また上位ビットに対応する表示期間、言いかえると長さの長い表示期間から順に分割することが好ましい。本実施の形態では表２に丸印で示すように分割する。
【００７０】
【表２】
0004014831.tif 000003
【００７１】
つまり、表示期間Ｔｒ１〜４が分割なし、表示期間Ｔｒ５〜７が２分割、表示期間Ｔｒ８が３分割となるようにする。また１フレーム期間において、同じビットのデジタルビデオ信号に対応する表示期間は、連続して出現しないように駆動する。
【００７２】
表示期間の分割数は設計者が適宜選択可能であるが、どこまで分割するかは、表示装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【００７３】
また同じビットのデジタルビデオ信号に対応した分割表示期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割表示期間の長さは必ずしも同じである必要はない。
【００７４】
なお、条件によっては、上述のＬｎ／ｍn3に代わり、Ｌｎ／ｍn2を用いたほうがより効果的に偽輪郭の視認を防ぐことが可能な場合もある。どちらの値を基準に駆動方法を決定するかは、設計者が適宜選択することが可能である。
【００７５】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【００７６】
【実施例】
以下に、本発明の実施例について説明する。
【００７７】
（実施例１）
本実施例では、各画素に設けられた２つの薄膜トランジスタ（ＴＦＴ）を用いて、有機ＥＬ素子の発光を制御するＥＬディスプレイの画素部の構成と、駆動方法について説明する。
【００７８】
本実施例のＥＬディスプレイの画素部４０１の拡大図を図４に示す。ソース信号線（Ｓ１〜Ｓｘ）、電源供給線（Ｖ１〜Ｖｘ）、ゲート信号線（Ｇ１〜Ｇｙ）が画素部４０１に設けられている。
【００７９】
本実例の場合、ソース信号線（Ｓ１〜Ｓｘ）のいずれか１つと、電源供給線（Ｖ１〜Ｖｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つとを備えた領域が画素４０４である。画素部４０１にはマトリクス状に複数の画素４０４が配置されることになる。
【００８０】
画素４０４の拡大図を図５に示す。図５において、４０５はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ４０５のゲート電極は、ゲート信号線Ｇ（Ｇ１〜Ｇｙのいずれか１つ）に接続されている。スイッチング用ＴＦＴ４０５のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘのいずれか１つ）に、もう一方がＥＬ駆動用ＴＦＴ４０６のゲート電極、各画素が有するコンデンサ４０８にそれぞれ接続されている。
【００８１】
コンデンサ４０８はスイッチング用ＴＦＴ４０５が非選択状態（オフ状態）にある時、ＥＬ駆動用ＴＦＴ４０６のゲート電圧（ゲート電極とソース領域間の電位差）を保持するために設けられている。なお本実施例ではコンデンサ４０８を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ４０８を設けない構成にしても良い。
【００８２】
また、ＥＬ駆動用ＴＦＴ４０６のソース領域とドレイン領域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘのいずれか１つ）に接続され、もう一方は有機ＥＬ素子４０７に接続される。電源供給線Ｖはコンデンサ４０８に接続されている。
【００８３】
有機ＥＬ素子４０７は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極がＥＬ駆動用ＴＦＴ４０６のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極がＥＬ駆動用ＴＦＴ４０６のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【００８４】
有機ＥＬ素子４０７の対向電極には対向電位が与えられている。また電源供給線Ｖは電源電位が与えられている。電源電位と対向電位は、本発明の駆動方法を用いたＥＬディスプレイに、外付けのＩＣ等により設けられた電源によって与えられる。電源供給線の電源電位は、電源電位が有機ＥＬ素子の画素電極に与えられたときに有機ＥＬ素子が発光する程度に、対向電極との間に電位差を有する電位に保たれている。
【００８５】
現在の典型的な有機ＥＬディスプレイには、画素の発光する面積あたりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのため特に画面サイズが大きくなると、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御することが難しくなっていく。本実施例においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【００８６】
スイッチング用ＴＦＴ４０５、ＥＬ駆動用ＴＦＴ４０６は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただしＥＬ駆動用ＴＦＴ４０６のソース領域またはドレイン領域が有機ＥＬ素子４０７の陽極と接続されている場合、ＥＬ駆動用ＴＦＴ４０６はｐチャネル型ＴＦＴであることが望ましい。また、ＥＬ駆動用ＴＦＴ４０６のソース領域またはドレイン領域が有機ＥＬ素子４０７の陰極と接続されている場合、ＥＬ駆動用ＴＦＴ４０６はｎチャネル型ＴＦＴであることが望ましい。
【００８７】
またスイッチング用ＴＦＴ４０５、ＥＬ駆動用ＴＦＴ４０６は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【００８８】
次に上述した構成を有する本発明のＥＬディスプレイの駆動方法について、図６を用いて説明する。図６において、横軸は時間を示しており。縦軸は選択されているゲート信号線の位置を示している。
【００８９】
まず、ゲート信号線駆動回路からゲート信号線Ｇ１に入力されるゲート信号によって、ゲート信号線Ｇ１が選択される。なお本明細書においてゲート信号線が選択されるとは、該ゲート信号線に接続されている全てのスイッチング用ＴＦＴ４０５が全てオンの状態になることを意味する。つまりここでは、ゲート信号線Ｇ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ４０５がオンの状態になることを意味する。
【００９０】
そして同時に、ソース信号線（Ｓ１〜Ｓｘ）にソース信号線駆動回路から、１ビット目のデジタルビデオ信号が入力される。デジタルビデオ信号はスイッチング用ＴＦＴ４０５を介してＥＬ駆動用ＴＦＴ４０６のゲート電極に入力される。
【００９１】
そして本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ４０６はオフの状態になる。よって有機ＥＬ素子４０７の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有する有機ＥＬ素子４０７は発光しない。
【００９２】
なお本明細書においてデジタルビデオ信号が画素に入力されるとは、該画素が有するＥＬ駆動用ＴＦＴのゲート電極に、デジタルビデオ信号が入力されることを意味する。
【００９３】
逆に、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ４０６はオンの状態になる。よって有機ＥＬ素子４０７の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有する有機ＥＬ素子４０７は発光する。
【００９４】
このように有機ＥＬ素子４０７が発光、または非発光の状態になり、１ライン目の画素は表示を行う。
【００９５】
次にゲート信号線Ｇ１の選択が終了すると同時に、ゲート信号線Ｇ２がゲート信号によって選択される。そしてゲート信号線Ｇ２に接続されている全ての画素のスイッチング用ＴＦＴ４０５がオンの状態になり、２ライン目の画素にソース信号線（Ｓ１〜Ｓｘ）から１ビット目のデジタルビデオ信号が入力される。
【００９６】
そして順に、全てのゲート信号線（Ｇ１〜Ｇｙ）がゲート信号によって選択される。全てのゲート信号線（Ｇ１〜Ｇｙ）が選択され、全てのラインの画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【００９７】
なお書き込み期間Ｔａ１が開始されてから、次に出現する書き込み期間（この場合Ｔａ２）が開始されるまでの期間を、表示期間Ｔｒ１と呼ぶ。
【００９８】
表示期間Ｔｒ１が終了すると書込期間Ｔａ２となり、書込期間Ｔａ１の場合と同様に順に全てのゲート信号線が順に選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全てのラインの画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【００９９】
書き込み期間Ｔａ２が開始されてから次に出現する書き込み期間が開始されるまでの期間（この場合書き込み期間Ｔａｎ）を表示期間Ｔｒ２と呼ぶ。
【０１００】
表示期間Ｔｒ２が終了すると、書き込み期間Ｔａｎが開始される。書込期間Ｔａ１の場合と同様に順に全てのゲート信号線が順に選択され、ｎビット目のデジタルビデオ信号が全ての画素に入力される。全てのラインの画素にｎビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａｎと呼ぶ。
【０１０１】
書き込み期間Ｔａｎが開始されてから次に出現する書き込み期間が開始されるまでの期間（この場合書き込み期間Ｔａ３）を分割表示期間Ｓ１Ｔｒｎと呼ぶ。
【０１０２】
そして分割表示期間Ｓ１Ｔｒｎが終了すると、順に表示期間Ｔｒ３、Ｔｒ４、…、Ｔｒ（ｎ−１）が出現し、それぞれの期間において同様に、対応するビットのデジタルビデオ信号が画素に入力される。
【０１０３】
Ｔｒ（ｎ−１）が終了すると、書き込み期間Ｔａｎが開始される。書込期間Ｔａ１の場合と同様に順に全てのゲート信号線が順に選択され、ｎビット目のデジタルビデオ信号が全ての画素に入力される。全てのラインの画素にｎビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａｎと呼ぶ。
【０１０４】
書き込み期間Ｔａｎが開始されてから次に出現する書き込み期間が開始されるまでの期間（この場合、次のフレーム期間における書き込み期間Ｔａ１）を分割表示期間Ｓ２Ｔｒｎと呼ぶ。
【０１０５】
なお分割表示期間Ｓ１Ｔｒｎと分割表示期間Ｓ２Ｔｒｎとを合わせて、表示期間Ｔｒｎと呼ぶ。
【０１０６】
全ての表示期間（Ｔｒ１〜Ｔｒｎ）が終了すると１つの画像を表示することができる。本発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。１フレーム期間が終了すると次のフレーム期間が開始される。そして再び書込期間Ｔａ１が出現し、上述した動作を繰り返す。
【０１０７】
本実施例では、全ての書き込み期間の長さの和が１フレーム期間よりも短く、なおかつ表示期間の長さの比は、Ｔｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)となるようにすることが必要である。この表示期間の組み合わせで１〜２n階調のうち所望の階調表示を行うことができる。
【０１０８】
１フレーム期間中に有機ＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全ての表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１０９】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、同じｎビット目のデジタルビデオ信号に対応する、分割表示期間Ｓ１Ｔｒｎと分割表示期間Ｓ２Ｔｒｎは、連続して出現しないようにすることが肝要である。
【０１１０】
なお本実施例では、電源電位と対向電位の高さを常に一定にしていたが、本発明はこれに限定されない。書き込み期間において電源電位と対向電位の高さを同じに保ち、書き込み期間が終了すると同時に、電源電位が有機ＥＬ素子の画素電極に与えられたときに有機ＥＬ素子が発光する程度の電位差を、電源電位と対向電極の電位とが常に有するようにしても良い。
【０１１１】
この場合、表示期間内に書き込み期間は含まれない。表示期間は書き込み期間が終了してから、次に出現する書き込み期間が開始されるまでの期間に相当する。例えば表示期間Ｔｒ１は、書き込み期間Ｔａ１が終了してから、書き込み期間Ｔａ１の次に出現する書き込み期間（例えばＴａ２）が開始されるまでの期間である。
【０１１２】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０１１３】
なお本実施例では、表示期間Ｔｒｎを２つの分割表示期間Ｓ１ＴｒｎとＳ２Ｔｒｎとに分割しているが、本実施例はこの構成に限定されない。分割する表示期間は１つでも複数でも良い。ただし上位ビットに対応する表示期間、言いかえると長さの長い表示期間から順に分割することが好ましい。また、表示期間の分割数は設計者が適宜選択可能であるが、どこまで分割するかは、表示装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【０１１４】
また同じビットのデジタルビデオ信号に対応した分割表示期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割表示期間の長さは必ずしも同じである必要はない。
【０１１５】
（実施例２）
本実施例では、各画素に設けられた３つの薄膜トランジスタ（ＴＦＴ）を用いて、有機ＥＬ素子の発光を制御するＥＬディスプレイの画素部の構成と、駆動方法について説明する。
【０１１６】
本実施例のＥＬディスプレイの画素部５０１の拡大図を図７に示す。ソース信号線（Ｓ１〜Ｓｘ）、電源供給線（Ｖ１〜Ｖｘ）、書き込み用ゲート信号線（第１のゲート信号線）（Ｇａ１〜Ｇａｙ）、消去用ゲート信号線（第２のゲート信号線）（Ｇｅ１〜Ｇｅｙ）が画素部５０１に設けられている。
【０１１７】
ソース信号線（Ｓ１〜Ｓｘ）の１つと、電源供給線（Ｖ１〜Ｖｘ）の１つと、書き込み用ゲート信号線（Ｇａ１〜Ｇａｙ）の１つと、消去用ゲート信号線（Ｇｅ１〜Ｇｅｙ）の１つとを備えた領域が画素５０５である。画素部５０１にはマトリクス状に複数の画素５０５が配列されることになる。
【０１１８】
画素５０５の拡大図を図８に示す。図８において、５０７はスイッチング用ＴＦＴである。スイッチング用ＴＦＴ５０７のゲート電極は、書き込み用ゲート信号線Ｇａ（Ｇａ１〜Ｇａｙのいずれか１つ）に接続されている。スイッチング用ＴＦＴ５０７のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘのいずれか１つ）に、もう一方がＥＬ駆動用ＴＦＴ５０８のゲート電極、各画素が有するコンデンサ５１２及び消去用ＴＦＴ５０９のソース領域又はドレイン領域にそれぞれ接続されている。
【０１１９】
コンデンサ５１２はスイッチング用ＴＦＴ５０５が非選択状態（オフ状態）にある時、ＥＬ駆動用ＴＦＴ５０８のゲート電圧を保持するために設けられている。なお本実施例ではコンデンサ５１２を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ５１２を設けない構成にしても良い。
【０１２０】
また、ＥＬ駆動用ＴＦＴ５０８のソース領域とドレイン領域は、一方が電源供給線Ｖ（Ｖ１〜Ｖｘのいずれか１つ）に接続され、もう一方は有機ＥＬ素子５１０に接続される。電源供給線Ｖはコンデンサ５１２に接続されている。
【０１２１】
また消去用ＴＦＴ５０９のソース領域とドレイン領域のうち、スイッチング用ＴＦＴ５０７のソース領域またはドレイン領域に接続されていない方は、電源供給線Ｖに接続されている。そして消去用ＴＦＴ５０９のゲート電極は、消去用ゲート信号線Ｇｅ（Ｇｅ１〜Ｇｅｘのいずれか１つ）に接続されている。
【０１２２】
有機ＥＬ素子５１０は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極がＥＬ駆動用ＴＦＴ５０８のソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極がＥＬ駆動用ＴＦＴ５０８のソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【０１２３】
有機ＥＬ素子５１０の対向電極には対向電位が与えられている。また電源供給線Ｖは電源電位が与えられている。そして対向電位と電源電位の電位差は、電源電位が画素電極に与えられたときに有機ＥＬ素子が発光する程度の電位差に常に保たれている。電源電位と対向電位は、本発明の駆動方法を用いたＥＬディスプレイに、外付けのＩＣ等により設けられた電源によって与えられる。なお対向電位を与える電源を、本明細書では特に対向電源５１１と呼ぶ。
【０１２４】
現在の典型的なＥＬディスプレイには、画素の発光する面積あたりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのため特に画面サイズが大きくなると、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御することが難しくなっていく。本実施例においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【０１２５】
スイッチング用ＴＦＴ５０７、ＥＬ駆動用ＴＦＴ５０８、消去用ＴＦＴ５０９は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。またスイッチング用ＴＦＴ５０７、ＥＬ駆動用ＴＦＴ５０８、消去用ＴＦＴ５０９は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【０１２６】
次に図７〜図８で示した本発明のＥＬディスプレイの駆動方法について、図９を用いて説明する。図９において、横軸は時間を示しており。縦軸は選択されているゲート信号線の位置を示している。
【０１２７】
はじめに、１ライン目の画素において表示期間Ｔｒ１が開始され、、書き込み用ゲート信号線駆動回路（図示せず）から書き込み用ゲート信号線Ｇａ１に入力される書き込み用ゲート信号（第１のゲート信号）によって、書き込み用ゲート信号線Ｇａ１が選択される。そして書き込み用ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ５０７がオンの状態になる。
【０１２８】
そして同時に、ソース信号線駆動回路５０２からソース信号線Ｓ１〜Ｓｘに入力される１ビット目のデジタルビデオ信号が、スイッチング用ＴＦＴ５０７を介してＥＬ駆動用ＴＦＴ５０８のゲート電極に入力される。
【０１２９】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
【０１３０】
本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ５０８はオフの状態となる。よって有機ＥＬ素子５１０の画素電極に電源電位が与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有する有機ＥＬ素子５１０は発光しない。
【０１３１】
逆に、デジタルビデオ信号が「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ５０８はオンの状態となる。よって有機ＥＬ素子５１０の画素電極に電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有する有機ＥＬ素子５１０は発光する。
【０１３２】
なお本実施例ではデジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ５０８はオフの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ５０８はオンの状態となるが、本発明はこの構成に限定されない。デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ５０８がオンの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ５０８オフの状態となっても良い。
【０１３３】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、有機ＥＬ素子５１０が発光、または非発光の状態になり、１ライン目の画素は表示を行う。
【０１３４】
次に書き込み用ゲート信号線Ｇａ１の選択が終了すると、書き込み用ゲート信号線Ｇａ２が書き込み用ゲート信号によって選択される。そして書き込み用ゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ５０７がオンの状態になり、２ライン目の画素にソース信号線Ｓ１〜Ｓｘから１ビット目のデジタルビデオ信号が入力される。
【０１３５】
そして順に、全ての書き込み用ゲート信号線Ｇａ１〜Ｇａｙが選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。各ラインの画素において書き込み期間Ｔａが開始されるタイミングはそれぞれ時間差を有している。
【０１３６】
なお、画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。例えば１ライン目の画素だと、書き込み用ゲート信号線Ｇａ１が選択されると同時に表示期間Ｔｒ１が開始される。各ラインの表示期間が開始されるタイミングはそれぞれ異なっている。
【０１３７】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号線駆動回路（図示せず）から消去用ゲート信号線Ｇｅ１入力される消去用ゲート信号（第２のゲート信号）によって、消去用ゲート信号線Ｇｅ１が選択される。そして、消去用ゲート信号線Ｇｅ１に接続されている全ての画素（１ライン目の画素）の消去用ＴＦＴ５０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ５０９を介してＥＬ駆動用ＴＦＴ５０８のゲート電極に与えられる。
【０１３８】
電源電位がＥＬ駆動用ＴＦＴ５０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ５０８のゲート電極とソース領域の電位が同じになり、ゲート電圧が０Ｖになる。よってＥＬ駆動用ＴＦＴ５０８はオフの状態となる。つまり、書き込み用ゲート信号線Ｇａ１が書き込み用ゲート信号によって選択されたときからＥＬ駆動用ＴＦＴ５０８のゲート電極が保持していたデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ５０８のゲート電極に電源電位が与えられることで消去される。よって電源電位は有機ＥＬ素子５１０の画素電極に与えられなくなり、１ライン目の画素が有する有機ＥＬ素子５１０は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。
【０１３９】
そして消去用ゲート信号線Ｇｅ１の選択が終了すると、消去用ゲート信号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接続されている全ての画素（２ライン目の画素）の消去用ＴＦＴ５０９がオンの状態になる。そして電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ５０９を介してＥＬ駆動用ＴＦＴ５０８のゲート電極に与えられる。電源電位がＥＬ駆動用ＴＦＴ５０８のゲート電極に与えられると、ＥＬ駆動用ＴＦＴ５０８はオフの状態となる。よって電源電位は有機ＥＬ素子５１０の画素電極に与えられなくなる。その結果２ライン目の画素が有する有機ＥＬ素子５１０は全て非発光の状態になり、２ライン目の画素が表示を行わない非表示の状態となる。
【０１４０】
そして順に、全ての消去用ゲート信号線に消去用ゲート信号が入力されていく。全ての消去用ゲート信号線Ｇｅ１〜Ｇｅｙが選択され、全ての画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。各ラインにおいて書き込み期間Ｔｅが開始されるタイミングはそれぞれ時間差を有している。
【０１４１】
なお、画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。例えば１ライン目の画素だと、消去用ゲート信号線Ｇｅ１が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１が開始される。表示期間と同様に、各ラインの非表示期間が開始されるタイミングは異なっている。
【０１４２】
一方、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素が保持している１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用ゲート信号による書き込み用ゲート信号線Ｇａ１の選択が行われる。そして１ライン目の画素に、２ビット目のデジタルビデオ信号が入力される。その結果、１ライン目の画素は再び表示を行うので、非表示期間Ｔｄ１が終了する。
【０１４３】
書き込み期間Ｔａ１が開始されてから、次に出現する書き込み期間（この場合書き込み期間Ｔａ２）が開始されるまでの期間が表示期間Ｔｒ１である。
【０１４４】
次に表示期間Ｔｒ２が開始され、書き込み期間Ｔａ２となる。そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。
【０１４５】
一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号による消去用ゲート信号線Ｇｅ１の選択が行われる。よって１ライン目の画素が有する有機ＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１４６】
そして順に、全ての消去用ゲート信号線Ｇｅ２〜Ｇｅｙが選択され、全ての画素が保持している２ビット目のデジタルビデオ信号が消去される。全ての画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１４７】
次に、表示期間Ｔｒ２が終了し、表示期間Ｔｒ３が開始される。そして同様に、順に全ての書き込み用ゲート信号線が選択され、３ビット目のデジタルビデオ信号が全ての画素に入力される。
【０１４８】
一方、全ての画素に３ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ３が終了する前に、画素への３ビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号による消去用ゲート信号線Ｇｅ１の選択が行われる。よって１ライン目の画素が有する有機ＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ３は終了し、非表示期間Ｔｄ３となる。
【０１４９】
そして順に、全ての消去用ゲート信号線Ｇｅ２〜Ｇｅｙが選択され、全ての画素が保持している３ビット目のデジタルビデオ信号が消去される。全ての画素が保持している３ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ３である。
【０１５０】
次に、表示期間Ｔｒ３が終了し、分割表示期間Ｓ１Ｔｒｎが開始される。そして同様に、順に全ての書き込み用ゲート信号線が選択され、ｎビット目のデジタルビデオ信号が全ての画素に入力される。
【０１５１】
一方、全ての画素にｎビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａｎが終了する前に、画素へのｎビット目のデジタルビデオ信号の入力と並行して、消去用ゲート信号による消去用ゲート信号線Ｇｅ１の選択が行われる。よって１ライン目の画素が有する有機ＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒｎは終了し、非表示期間Ｔｄ３となる。
【０１５２】
そして順に、全ての消去用ゲート信号線Ｇｅ２〜Ｇｅｙが選択され、全ての画素が保持しているｎビット目のデジタルビデオ信号が消去される。全ての画素が保持しているｎビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅｎである。
【０１５３】
上述した動作はｍビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと、分割表示期間ＳＴｒと、非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出現する書き込み期間（この場合書き込み期間Ｔａ２）が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期間が定められる。
【０１５４】
説明を簡便にするために、図９ではｍ＝ｎ−２の場合を例にとって示すが、本発明はこれに限定されないのは言うまでもない。本発明においてｍは、１からｎまでの値を任意に選択することが可能である。
【０１５５】
次に表示期間Ｔｒｍ〔ｎ−２（以下、括弧内はｍ＝ｎ−２の場合を示す）〕が開始されると、ｍ〔ｎ−２〕ビット目のデジタルビデオ信号が１ライン目の画素に入力され、１ライン目の画素は表示期間Ｔｒｍ〔ｎ−２〕となり表示を行う。そして次のビットのデジタルビデオ信号が入力されるまで、ｍ〔ｎ−２〕ビット目のデジタルビデオ信号は画素に保持される。
【０１５６】
そして次に表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕が開始され、（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号が１ライン目の画素に入力されると、画素に保持されていたｍ〔ｎ−２〕ビット目のデジタルビデオ信号は、（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕となり、表示を行う。（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号は、次のビットのデジタルビデオ信号が入力されるまで画素に保持される。
【０１５７】
そして次に分割表示期間Ｓ１Ｔｒｎが開始され、ｎビット目のデジタルビデオ信号が１ライン目の画素に入力されると、画素に保持されていた（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号は、ｎビット目のデジタルビデオ信号に書き換えられる。そして１ライン目の画素は表示期間Ｔｒｎとなり、表示を行う。ｎビット目のデジタルビデオ信号は、次のフレーム期間のデジタルビデオ信号が入力されるまで画素に保持される。
【０１５８】
表示期間Ｔｒｍ〔ｎ−２〕、…、Ｔｒｎは、書き込み期間Ｔａｍ〔ｎ−２〕、…、Ｔａｎが開始されてから、その次に出現する書き込み期間が開始されるまでの期間である。
【０１５９】
全ての表示期間Ｔｒ１〜Ｔｒｎが終了すると、１つの画像を表示することができる。本発明において、１つの画像が表示される期間を１フレーム期間（Ｆ）と呼ぶ。
【０１６０】
そして１フレーム期間終了後は、再び書き込み用ゲート信号線Ｇａ１が書き込み用ゲート信号によって選択される。そして、次のフレーム期間の１ビット目のデジタルビデオ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１６１】
本実施例の駆動方法では、全ての書き込み期間の長さの和が１フレーム期間よりも短いことが重要である。また本実施例の駆動方法では、表示期間Ｔｒｎが２つの分割表示期間Ｓ１ＴｒｎとＳ２Ｔｒｎとに分けられている。よって表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：２×Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とすることが必要である。この表示期間の組み合わせで１〜２n階調のうち所望の階調表示を行うことができる。
【０１６２】
１フレーム期間中に有機ＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１６３】
ｍビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
【０１６４】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互いに重ならない順序の方がより好ましい。
【０１６５】
上記構成によって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【０１６６】
なお本実施例では、表示期間Ｔｒｎを２つの分割表示期間Ｓ１ＴｒｎとＳ２Ｔｒｎとに分割しているが、本実施例はこの構成に限定されない。分割する表示期間は１つでも複数でも良い。ただし上位ビットに対応する表示期間、言いかえると長さの長い表示期間から順に分割することが好ましい。また、表示期間の分割数は設計者が適宜選択可能であるが、どこまで分割するかは、表示装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【０１６７】
また同じビットのデジタルビデオ信号に対応した分割表示期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割表示期間の長さは必ずしも同じである必要はない。
【０１６８】
なお本実施例では、実施例１で示した駆動方法と異なり、有機ＥＬ素子が発光する期間を、書き込み期間より短くすることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が、書き込み期間の長さによってのみ決定されない。
【０１６９】
なお本実施例では、ＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。ＥＬ駆動用ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成される。このゲート容量をＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いても良い。
【０１７０】
このゲート容量の容量値は、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０１７１】
（実施例３）
本実施例では、図４に示した画素部を駆動させるために用いるソース信号線駆動回路と、ゲート信号線駆動回路の詳しい構成について説明する。
【０１７２】
図１０に本実施例のＥＬディスプレイの駆動回路のブロック図を示す。図１０（Ａ）はソース信号線駆動回路６０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０３、ラッチ（Ｂ）６０４を有している。
【０１７３】
ソース信号線駆動回路６０１において、シフトレジスタ６０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次供給する。
【０１７４】
シフトレジスタ６０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０１７５】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６０３に供給される。ラッチ（Ａ）６０３は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６０３は、前記タイミング信号が入力されると、ソース信号線駆動回路６０１の外部から供給されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０１７６】
なお、ラッチ（Ａ）６０３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）６０３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１７７】
ラッチ（Ａ）６０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１７８】
１ライン期間が終了すると、ラッチ（Ｂ）６０４にラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）６０４に一斉に送出され、ラッチ（Ｂ）６０４の全ステージのラッチに書き込まれ、保持される。
【０１７９】
デジタルビデオ信号をラッチ（Ｂ）６０４に送出し終えたラッチ（Ａ）６０３には、シフトレジスタ６０２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０１８０】
この２順目の１ライン期間中には、ラッチ（Ｂ）６０４に書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０１８１】
図１０（Ｂ）はゲート信号線駆動回路の構成を示すブロック図である。
【０１８２】
ゲート信号線駆動回路６０５は、それぞれシフトレジスタ６０６、バッファ６０７を有している。また場合によってはレベルシフトを有していても良い。
【０１８３】
ゲート信号線駆動回路６０５において、シフトレジスタ６０６からのタイミング信号がバッファ６０７に供給され、対応するゲート信号線に供給される。ゲート信号線には、１ライン分の画素のスイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のスイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０１８４】
（実施例４）
本実施例では、本発明の駆動方法を用いるＥＬディスプレイを作製した例について、図１１、図１２を用いて説明する。
【０１８５】
図１１（Ａ）は本発明の駆動方法を用いたＥＬディスプレイのＴＦＴ基板の上面図を示している。なお本明細書においてＴＦＴ基板とは、画素部が設けられている基板を意味する。
【０１８６】
基板４００１上に、画素部４００２と、ソース信号線駆動回路４００３と、第１のゲート信号線駆動回路４００４ａと、第２のゲート信号線駆動回路４００４ｂとが設けられている。なお本発明においてソース信号線駆動回路とゲート信号線駆動回路の数は図１１（Ａ）に示した数に限定されない。ソース信号線駆動回路とゲート信号線駆動回路の数は、設計者が適宜設定することが可能である。また、本実施例ではソース信号線駆動回路とゲート信号線駆動回路とをＴＦＴ基板上に設けているが、本発明はこの構成に限定されない。ＴＦＴ基板とは別の基板上に設けたソース信号線駆動回路とゲート信号線駆動回路とを、ＦＰＣ等により画素部と電気的に接続するようにしても良い。
【０１８７】
４００５は引き回し配線である。引き回し配線４００５は、基板４００１の外部に設けられたＩＣ等にＦＰＣ４００６を介して接続されている。
【０１８８】
引き回し配線４００５の拡大図を図１１（Ｂ）に示す。４１００はＲ用引き回し配線、４１０１はＧ用引き回し配線、４１０２はＢ用引き回し配線である。
【０１８９】
図１２（Ａ）は、図１１（Ａ）に示したＴＦＴ基板をシーリング材によって封止することによって形成されたＥＬディスプレイの上面図であり、図１２（Ｂ）は、図１２（Ａ）のＡ−Ａ’における断面図、図１２（Ｃ）は図１２（Ａ）のＢ−Ｂ’における断面図である。なお図１１において既に示したものは、同じ符号を用いて示す。
【０１９０】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１９１】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１２（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれるＥＬ駆動用ＴＦＴ（有機ＥＬ素子への電流を制御するＴＦＴ）４２０２を図示した。
【０１９２】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、ＥＬ駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２にはＥＬ駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０１９３】
駆動ＴＦＴ４２０１及びＥＬ駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０４が形成され、その上にＥＬ駆動用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１９４】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上にはＥＬ（エレクトロルミネッセンス）層４２０４が形成される。ＥＬ層４２０４は公知の有機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１９５】
ＥＬ層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１９６】
ＥＬ層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５とＥＬ層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、ＥＬ層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０１９７】
以上のようにして、画素電極（陽極）４２０３、ＥＬ層４２０４及び陰極４２０５からなる有機ＥＬ素子４３０３が形成される。そして有機ＥＬ素子４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、有機ＥＬ素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０１９８】
４００５ａは電源供給線に接続された引き回し配線であり、ＥＬ駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０１９９】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２００】
但し、有機ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２０１】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２０２】
また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、有機ＥＬ素子４３０３の劣化を抑制できる。
【０２０３】
図１２（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２０４】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２０５】
なお、本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０２０６】
（実施例５）
本実施例では、本発明のＥＬ表示装置において、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に図１３〜図１６を用いて説明する。
【０２０７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板３００を用いる。なお、基板３００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０２０８】
次いで、基板３００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜３０１を形成する。本実施例では下地膜３０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜３０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜３０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜３０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜３０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜３０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【０２０９】
次いで、下地膜上に半導体層３０２〜３０５を形成する。半導体層３０２〜３０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層３０２〜３０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層３０２〜３０５を形成した。
【０２１０】
また、半導体層３０２〜３０５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【０２１１】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【０２１２】
次いで、半導体層３０２〜３０５を覆うゲート絶縁膜３０６を形成する。ゲート絶縁膜３０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２１３】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２１４】
次いで、図１３（Ａ）に示すように、ゲート絶縁膜３０６上に膜厚２０〜１００ｎｍの第１の導電膜３０７と、膜厚１００〜４００ｎｍの第２の導電膜３０８とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜３０７と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜３０８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【０２１５】
なお、本実施例では、第１の導電膜３０７をＴａＮ、第２の導電膜３０８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、Ａｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【０２１６】
次に、図１３（Ｂ）に示すようにフォトリソグラフィ法を用いてレジストからなるマスク３０９〜３１２を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model  Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【０２１７】
この後、図１３（Ｂ）に示すようにレジストからなるマスク３０９〜３１２を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【０２１８】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層３１４〜３１７（第１の導電層３１４ａ〜３１７ａと第２の導電層３１４ｂ〜３１７ｂ）を形成する。３１９はゲート絶縁膜であり、第１の形状の導電層３１４〜３１７で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０２１９】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図１３（Ｂ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０１５atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層３１４〜３１７がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域１１８〜１２１が形成される。高濃度不純物領域３２０〜３２３には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【０２２０】
次いで、図１３（Ｃ）に示すようにレジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は１２４．６２ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は２０．６７ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチングによりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層３２４ｂ〜３２７ｂを形成する。一方、第１の導電層３１４ａ〜３１７ａは、ほとんどエッチングされず、第１の導電層３２４ａ〜３２７ａを形成する。
【０２２１】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層３２４ｂ〜３２７ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーズ量１．５×１０14、電流密度０．５μＡ、加速電圧９０ｋｅＶにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域３２９〜３３２を自己整合的に形成する。この低濃度不純物領域３２９〜３３２へ添加されたリン（Ｐ）の濃度は、１×１０17〜５×１０18atoms/cm3であり、且つ、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度の不純物元素が添加された高濃度不純物領域３３３〜３３６を形成する。
【０２２２】
次いで、図１４（Ｂ）に示すようにレジストからなるマスクを除去してからフォトリソグラフィー法を用いて、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、第２の導電層と重なる形状にするために行われる。ただし、第３のエッチングを行わない領域には、図１４（Ｂ）に示すようにレジストからなるマスク３３８を形成する。
【０２２３】
第３のエッチング処理におけるエッチング条件は、エッチングガスとしてＣｌ2とＳＦ6とを用い、それぞれのガス流量比を１０／５０（ｓｃｃｍ）として第１及び第２のエッチングと同様にＩＣＰエッチング法を用いて行う。なお、第３のエッチング処理でのＴａＮに対するエッチング速度は、１１１．２nm/minであり、ゲート絶縁膜に対するエッチング速度は、１２．８nm/minである。
【０２２４】
本実施例では、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１０ＷのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。以上により、第１の導電層３４０ａ〜３４２ａが形成される。
【０２２５】
上記第３のエッチングによって、第１の導電層３４０ａ〜３４２ａと重ならない不純物領域（ＬＤＤ領域）３４３〜３４５が形成される。なお、不純物領域（ＧＯＬＤ領域）３４６は、第１の導電層３２４ａと重なったままである。
【０２２６】
また、第１の導電層３２４ａと第２の導電層３２４ｂとで形成された電極は、最終的に駆動回路のｎチャネル型ＴＦＴのゲート電極となり、また、第１の導電層３４０ａと第２の導電層３４０ｂとで形成された電極は、最終的に駆動回路のｐチャネル型ＴＦＴのゲート電極となる。
【０２２７】
同様に、第１の導電層３４１ａと第２の導電層３４１ｂとで形成された電極は、最終的に画素部のｎチャネル型ＴＦＴのゲート電極となり、第１の導電層３４２ａと第２の導電層３４２ｂとで形成された電極は、最終的に画素部のｐチャネル型ＴＦＴのゲート電極となる。
【０２２８】
このようにして、本実施例は、第１の導電層３４０ａ〜３４２ａと重ならない不純物領域（ＬＤＤ領域）３４３〜３４５と、第１の導電層３２４ａと重なる不純物領域（ＧＯＬＤ領域）３４６を同時に形成することができ、ＴＦＴ特性に応じた作り分けが可能となる。
【０２２９】
次にゲート絶縁膜３１９をエッチング処理する。ここでのエッチング処理は、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。本実施例では、チャンバー圧力６．７Ｐａ、ＲＦ電力８００Ｗ、ＣＨＦ3ガス流量３５ｓｃｃｍで第３のエッチング処理を行った。
【０２３０】
これにより、高濃度不純物領域３３３〜３３６の一部は露呈し、絶縁膜３５６ａ〜３５６ｄが形成される。
【０２３１】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク３４８、３４９を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不純物元素が添加された不純物領域３５０〜３５３を形成する。（図１４（Ｃ））第１の導電層３４０ａおよび３４２ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。
【０２３２】
本実施例では、不純物領域３５０〜３５３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク３４８、３４９で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域３５０〜３５３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０２３３】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【０２３４】
次いで、レジストからなるマスク３４８、３４９を除去して第１の層間絶縁膜３５７を形成する。この第１の層間絶縁膜３５７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜３５７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２３５】
次いで、図１５（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【０２３６】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域（３３４〜３３６、３５０、３５１）にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【０２３７】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【０２３８】
その他、活性化処理を行った後でドーピング処理を行い、第１の層間絶縁膜を形成させても良い。
【０２３９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２４０】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０２４１】
次いで、図１５（Ｂ）に示すように第１の層間絶縁膜３５７上に有機絶縁物材料から成る第２の層間絶縁膜３５８を形成する。本実施例では膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域３３３、３３５、３５０、３５１に達するコンタクトホールを形成するためのパターニングを行う。
【０２４２】
第２の層間絶縁膜３５８としては、珪素を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪素を用いることができ、また有機樹脂としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）などを用いることができる。
【０２４３】
本実施例では、プラズマＣＶＤ法により形成された酸化窒化珪素膜を形成した。なお、酸化窒化珪素膜の膜厚として好ましくは１〜５μｍ（さらに好ましくは２〜４μｍ）とすればよい。酸化窒化珪素膜は、膜自身に含まれる水分が少ないために有機ＥＬ素子の劣化を抑える上で有効である。
【０２４４】
また、コンタクトホールの形成には、ドライエッチングまたはウエットエッチングを用いることができるが、エッチング時における静電破壊の問題を考えると、ウエットエッチング法を用いるのが望ましい。
【０２４５】
さらに、ここでのコンタクトホールの形成において、第１層間絶縁膜及び第２層間絶縁膜を同時にエッチングするため、コンタクトホールの形状を考えると第２層間絶縁膜を形成する材料は、第１層間絶縁膜を形成する材料よりもエッチング速度の速いものを用いるのが好ましい。
【０２４６】
そして、各不純物領域３３３、３３５、３５０、３５１とそれぞれ電気的に接続する配線３５９〜３６６を形成する。そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成するが、他の導電膜を用いても良い。
【０２４７】
次いで、その上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって透明電極３６７を形成する。（図１５（Ｂ））
【０２４８】
なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０２４９】
また、透明電極３６７は、ドレイン配線３６５と接して重ねて形成することによってＥＬ駆動用ＴＦＴのドレイン領域と電気的な接続が形成される。
【０２５０】
次に、図１６に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、透明電極３６７に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜３６８を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２５１】
なお、本実施例においては、第３の層間絶縁膜３６８として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０２５２】
次に、図１６で示すようにＥＬ層３６９を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）３７０および保護電極３７１を形成する。このときＥＬ層３６９及び陰極３７０を形成するに先立って透明電極３６７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では有機ＥＬ素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０２５３】
なお、ＥＬ層３６９としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造をＥＬ層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０２５４】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０２５５】
また、保護電極３７１でもＥＬ層３６９を水分や酸素から保護することは可能であるが、さらに好ましくはパッシベーション膜３７２を設けると良い。本実施例ではパッシベーション膜３７２として３００ｎｍ厚の窒化珪素膜を設ける。このパッシベーション膜も保護電極３７１の後に大気解放しないで連続的に形成しても構わない。
【０２５６】
また、保護電極３７１は陰極３７０の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、ＥＬ層３６９、陰極３７０は非常に水分に弱いので、保護電極３７１までを大気解放しないで連続的に形成し、外気からＥＬ層を保護することが望ましい。
【０２５７】
なお、ＥＬ層３６９の膜厚は１０〜４００[nm]（典型的には６０〜１５０[nm]）、陰極３７０の厚さは８０〜２００[nm]（典型的には１００〜１５０[nm]）とすれば良い。
【０２５８】
こうして図１６に示すような構造のＥＬ表示装置が完成する。なお、本実施例におけるＥＬ表示装置の作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０２５９】
また、ｎチャネル型ＴＦＴ７０１及びｐチャネル型ＴＦＴ７０２を有する駆動回路７０６と、スイッチング用ＴＦＴ７０３及びＥＬ駆動用ＴＦＴ７０４を有する画素部７０７を同一基板上に形成することができる。
【０２６０】
駆動回路７０６のｎチャネル型ＴＦＴ７０１はチャネル形成領域３３３、ゲート電極の一部を構成する第１の導電層３２４ａと重なる低濃度不純物領域３２９（ＧＯＬＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域３３３を有している。ｐチャネル型ＴＦＴ７０２にはチャネル形成領域３７３、ゲート電極の一部を構成する第１の導電層３４０ａと重ならない不純物領域３４３、ソース領域またはドレイン領域として機能する不純物領域３５０および３５２を有している。
【０２６１】
画素部７０７のスイッチング用ＴＦＴ７０３にはチャネル形成領域３７４、ゲート電極を形成する第１の導電層３４１ａと重ならず、ゲート電極の外側に形成される低濃度不純物領域３４４（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域３３５を有している。
【０２６２】
画素部７０７のＥＬ駆動用ＴＦＴ７０４にはチャネル形成領域３７５、ソース領域またはドレイン領域として機能する高濃度不純物領域３５１および３５３を有している。
【０２６３】
なお、本実施例は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０２６４】
（実施例６）
本発明を用いて駆動するＥＬディスプレイは、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部に用いることができる。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬ表示装置（ＥＬディスプレイを筐体に組み込んだ電気光学装置）の表示部として本発明の駆動方法を用いたＥＬディスプレイを用いるとよい。
【０２６５】
なお、ＥＬディスプレイには、パソコン用ディスプレイ、ＴＶ放送受信用ディスプレイ、広告表示用ディスプレイ等の全ての情報表示用ディスプレイが含まれる。また、その他にも様々な電子機器の表示部として本発明の駆動方法を用いたＥＬディスプレイを用いることができる。
【０２６６】
その様な本発明を用いた電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図１７、図１８に示す。
【０２６７】
図１７（Ａ）はＥＬ表示装置であり、筐体２００１、支持台２００２、表示部２００３等を含む。本発明の駆動方法を用いたＥＬディスプレイは表示部２００３に用いることができる。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
【０２６８】
図１７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明の駆動方法を用いたＥＬディスプレイは表示部２１０２に用いることができる。
【０２６９】
図１７（Ｃ）は頭部取り付け型の電気光学装置の一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、スクリーン部２２０４、光学系２２０５、表示部２２０６等を含む。本発明の駆動方法を用いたＥＬディスプレイは表示部２２０６に用いることができる。
【０２７０】
図１７（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本発明の駆動方法を用いたＥＬディスプレイはこれら表示部（ａ）、（ｂ）２３０４、２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２７１】
図１７（Ｅ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本発明の駆動方法を用いたＥＬディスプレイは表示部２４０２に用いることができる。
【０２７２】
図１７（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等を含む。本発明の駆動方法を用いたＥＬディスプレイは表示部２５０３に用いることができる。
【０２７３】
なお、将来的に有機ＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２７４】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０２７５】
また、ＥＬディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２７６】
ここで図１８（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本発明の駆動方法を用いたＥＬディスプレイは表示部２６０４に用いることができる。なお、表示部２６０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０２７７】
また、図１８（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２７０１、表示部２７０２、操作スイッチ２７０３、２７０４を含む。本発明の駆動方法を用いたＥＬディスプレイは表示部２７０２に用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部２７０２は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０２７８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜５に示したいずれの構成のＥＬディスプレイを用いても良い。
【０２７９】
【発明の効果】
本発明では、１フレーム期間中に点灯期間と非点灯期間とが分割されて交互に出現するので、人間の視点が左右上下に微妙に動いていたとしても、人間の視点が非点灯の画素のみを連続して凝視したり、逆に点灯している画素のみを連続して凝視する確率を低くすることができる。よって、二進コード法による時間分割駆動において顕著な、偽輪郭などの表示妨害が視認されるのを防ぐことができる。
【図面の簡単な説明】
【図１】  本発明の駆動方法を用いたＥＬディスプレイの画素部と、表示期間と分割表示期間の長さの比を表した図。
【図２】  本発明の駆動方法を用いたＥＬディスプレイの画素部と、点灯期間と非点灯期間の長さの比を表した図。
【図３】  複数の表示期間を分割表示期間に分割した場合の、表示期間と分割表示期間の長さの比を表す図。
【図４】  本発明の駆動方法を用いる画素部の回路図。
【図５】  本発明の駆動方法を用いる画素の回路図。
【図６】  本発明の駆動方法を示す図。
【図７】  本発明の駆動方法を用いる画素部の回路図。
【図８】  本発明の駆動方法を用いる画素の回路図。
【図９】  本発明の駆動方法を示す図。
【図１０】  駆動回路のブロック図。
【図１１】  ＥＬディスプレイの上面図。
【図１２】  ＥＬディスプレイの上面図と断面図。
【図１３】  ＥＬディスプレイの作製方法を示す図。
【図１４】  ＥＬディスプレイの作製方法を示す図。
【図１５】  ＥＬディスプレイの作製方法を示す図。
【図１６】  ＥＬディスプレイの作製方法を示す図。
【図１７】  本発明の駆動方法を用いたＥＬディスプレイを有する電子機器。
【図１８】  本発明の駆動方法を用いたＥＬディスプレイを有する電子機器。
【図１９】  従来の駆動方法を用いたＥＬディスプレイの画素部と、表示期間と分割表示期間の長さの比を表した図。
【図２０】  従来の駆動方法を用いたＥＬディスプレイの画素部と、点灯期間と非点灯期間の長さの比を表した図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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