(57)【特許請求の範囲】
【請求項１】
第１の動作モード時には所定の電圧範囲の信号が供給され第２の動作モード時には該所定の電圧範囲より高い高電圧が供給される第１の端子と、
第１の端子に接続され該高電圧を検出して高電圧検出信号を発生する高電圧検出回路と、
コマンド信号を受け取る第２の端子と、
該高電圧検出信号に応答して該第２の端子に入力される該コマンド信号をラッチするラッチ回路と、
外部からの該所定の電圧範囲の信号入力により、該第１の端子に該高電圧が供給されている状態において、該ラッチ回路を強制的にリセットする第３の端子
を含むことを特徴とする半導体装置。
【請求項２】
該第１の動作モードは通常動作モードであり、該第２の動作モードは試験動作モードであることを特徴とする請求項１記載の半導体装置。
【請求項３】
該ラッチ回路にラッチされる該コマンド信号に応じて内部回路の試験動作を実行する制御回路を更に含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
該制御回路によって試験されるメモリセルを更に含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
該ラッチ回路がリセットされると該制御回路は該第２の動作モードから該第１の動作モードに切り替わることとを特徴とする請求項３記載の半導体装置。
【請求項６】
該所定の電圧範囲はグランド電圧と電源電圧との間の範囲であることを特徴とする請求項１記載の半導体装置。
【請求項７】
該ラッチ回路は、
３つの入力を有するＮＡＮＤ回路と、
該ＮＡＮＤ回路の出力を入力とし該ＮＡＮＤ回路の該３つの入力の１つに出力を供給するインバータ
を含み、該ＮＡＮＤ回路の該３つの入力の該１つは更に該第２の端子からの該コマンド信号を供給され、該３つの入力の残りの２つは該高電圧検出信号と該第３の端子からの信号を供給されることを特徴とする請求項１記載の半導体装置。
【請求項８】
該第２の端子は複数のデータ入出力端子であることを特徴とする請求項１記載の半導体装置。
【請求項９】
試験モードを示す高電圧を供給する第１の端子と、
試験モードの種類を示すコマンド信号を入力する第２の端子と、
該第１の端子への該高電圧入力に応答して該コマンド信号をデコードして該試験モードの種類を示すデコード信号を出力する試験コマンドデコーダと、
該第１の端子へ該高電圧入力がなされている状態において該試験コマンドデコーダを強制的にリセットする信号を入力する第３の端子
を含むことを特徴とする半導体装置。
【請求項１０】
メモリセルと、
該試験コマンドデコーダのデコード信号出力に基づいて該メモリセルの試験を実行する制御回路
を更に含むことを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に試験機能を備えた半導体装置に関し、詳しくは端子に高電圧を設定することで試験モードを設定する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置のメーカーは、製造した半導体装置を出荷前に試験して、正常に機能するかどうかをチェックする必要がある。半導体装置には試験用の特別な機能(試験モード)が設けられているが、半導体装置を購入したユーザが試験モードを使用することがないように、この試験モードの機能の詳細はユーザには非公開とされている。またユーザが偶発的に試験モードに設定してしまうことがないように、試験モードの設定は容易にはできないように工夫されている。
【０００３】
例えば、通常の使用では高電圧を印加することのない複数の端子に高電圧を印加したり、試験モード用のコマンドを入力したりすることで試験モードを設定している。
【０００４】
近年の半導体装置は機能が複雑化しており、試験モードの数も増加する傾向にある。高電圧を印加できる端子の数は限られており、その組み合わせで実現できる試験モードの数には限りがあるため、コマンド入力により試験モードを設定する方法を採用する場合が多くなっている。しかし、上述のようにユーザが偶発的に試験モードに設定してしまうことを確実に防ぐためには、コマンド入力により設定する方法においても、特定端子に高電圧を印加することを試験モード設定における必要要件とすることが望ましい。
【０００５】
図１は、従来の試験モードの制御回路部分のブロック図である。
【０００６】
この例ではＲ／Ｂ端子１１に高電圧ＶＨＨを印加して、／ＷＥ端子１２を“Ｌ”にしている期間にＩ／Ｏ端子（０）〜（ｎ）１４にコマンドを与えることにより、所望の試験モードを設定する。
【０００７】
Ｉ／Ｏ（０）〜Ｉ／Ｏ（ｎ）として示されるＩ／Ｏ端子１４は、デバイスの外部とデータをやり取りするための入出力端子であり、入出力バッファ２５に接続される。この入出力バッファの出力信号ＩＮ（０）〜ＩＮ（ｎ）が、試験コマンドデコーダ３１へ供給される。 外部からデータを入力する場合はＩ／Ｏ端子１４を入力状態に設定する必要があるが、Ｉ／Ｏ端子１４の状態設定は、アウトプットイネーブルを指示する／ＯＥ端子１３を制御することで行われる。具体的には、／ＯＥ端子１３を “Ｌ”に設定することで、Ｉ／Ｏ端子１４を入力状態に設定することが出来る。／ＯＥ端子１３は入力バッファ２４に接続されており、入力バッファ２４の出力信号であるＯＥBがＩ／Ｏ端子１４の入出力バッファ２５へ供給されて、Ｉ／Ｏ端子１４の状態設定の制御を可能にする。
【０００８】
／ＷＥ端子１２はコマンドを入力する際の制御端子であり、／ＷＥ=“Ｌ”の期間にＩ／Ｏ端子１４に指定されたコマンドを取り込み、その後／ＷＥが“Ｈ”になるときにラッチする。／ＷＥ端子は入力バッファ２３に接続され、その出力信号ＷＥＢが試験コマンドデコーダ３１に供給されている。
【０００９】
Ｒ／Ｂ端子１１は、デバイスが動作中かどうかを表示するレディー／ビジー信号を出力する出力端子であり、動作中に“Ｌ”を出力し、スタンバイ中には“Ｈ”を出力する。ここで“Ｌ”レベルは０Ｖであり、“Ｈ”レベルはデバイスの電源電圧であるＶＣＣである。Ｒ／Ｂ端子１１には出力バッファ２１の他に高電圧検出回路２２が接続されており、Ｒ／Ｂ端子１１に高電圧ＶＨＨが印加されると高電圧検出回路２２の出力信号ＲＢＨが“Ｈ”となる。この出力信号ＲＢＨは、試験コマンドデコーダ３１に供給される。
【００１０】
このように試験コマンドデコーダ３１には、信号ＲＢＨ、信号ＷＥＢ、信号ＩＮ（０）〜ＩＮ（ｎ）が供給される。信号ＲＢＨは試験コマンドデコーダ３１内に設けられるラッチ回路を、ラッチ可能な状態に設定する信号である。信号ＩＮ（０）〜ＩＮ（ｎ）は、ラッチ回路に記憶されて、その組み合わせにより試験モードを設定する信号である。信号ＷＥＢは、ラッチ回路への信号ＩＮ（０）〜ＩＮ（ｎ）の入力経路を導通させる信号である。
【００１１】
図２は、高電圧印加及び試験モード設定のタイミングを示すタイミング図である。
【００１２】
図１と図２を参照して、Ｒ／Ｂ端子１１に高電圧ＶＨＨを印加することで、試験コマンドデコーダ３１への信号ＲＢＨを“Ｈ”とする。これに応じて、試験コマンドデコーダ３１内のラッチ回路がラッチ可能な状態になる。また／ＯＥ端子１３を“Ｌ”にしながら、Ｉ／Ｏ端子１４にコマンド信号を入力することで、コマンドを指定する信号ＩＮ（０）〜ＩＮ（ｎ）を試験コマンドデコーダ３１へ供給する。この状態で、／ＷＥ端子１２を“Ｌ”にして試験コマンドデコーダ３１への信号ＷＥＢを“Ｈ”とすると、試験コマンドデコーダ３１内のラッチ回路へ信号ＩＮ（０）〜ＩＮ（ｎ）を供給する経路が導通され、信号ＩＮ（０）〜ＩＮ（ｎ）がラッチに取り込まれる。
【００１３】
ラッチ回路にラッチされた信号ＩＮ（０）〜ＩＮ（ｎ）の組み合わせにより、複数の試験モードのうちの１つが選択される。例えば、入出力端子を５端子使用した場合には、原理的には３２通りの組み合わせを指定できる。しかし、ＩＮ（０）〜ＩＮ（４）の全てが“Ｌ”である組み合わせは、試験モードでない通常モードと同一のラッチ出力となるので除外し、残りの３１通りの組み合わせで試験モードを表現する。
【００１４】
【発明が解決しようとする課題】
上述のようなコマンド入力と高電圧入力とを併用して試験モードを設定する方式において、ある試験モードから別の試験モードに移行する際には、設定されていた試験モードを一旦リセットする必要がある。このためには、試験コマンドデコーダ３１内に設けられるラッチ回路を全てリセットして、全てのラッチ回路の内容を一時的に“Ｌ”に設定する必要がある。
【００１５】
このために、図２のように一旦高電圧状態のＲ／Ｂ端子１１を通常電圧ＶＣＣに戻して、信号ＲＢＨを“Ｌ”とすることで、ラッチ回路をラッチ不可の状態にしてリセットする。その後、再びＲ／Ｂ端子１１に高電圧ＶＨＨを印加して試験コマンドを入力することで、通常モードから次の試験モードへ移行する動作を実行する。
一般的に通常電圧での電圧操作はナノ秒程度で行えるが、オーバーシュートによる誤動作或いは素子破壊を避けるために、高電圧の電圧操作はミリ秒以上の時間をかけて行う。従って、上記のような試験モードの切り換えには時間がかかり、試験時間を長くする一因となっている。
【００１６】
以上を鑑みて、本発明は、試験モードの切り替えを短時間で実行可能な半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明によれば、半導体装置は、第１の動作モード時には所定の電圧範囲の信号が供給され第２の動作モード時には該所定の電圧範囲より高い高電圧が供給される第１の端子と、第１の端子に接続され該高電圧を検出して高電圧検出信号を発生する高電圧検出回路と、コマンド信号を受け取る第２の端子と、該高電圧検出信号に応答して該第２の端子に入力される該コマンド信号をラッチするラッチ回路と、外部からの該所定の電圧範囲の信号入力により、該第１の端子に該高電圧が供給されている状態において、該ラッチ回路を強制的にリセットする第３の端子を含む。
【００１８】
上記半導体装置においては、第３の端子に外部から所定の電圧範囲の信号を入力してラッチ回路をリセットする機能を設けることによって、高電圧の信号入力を操作して電圧変化させることなく試験モードのリセットが可能となり、試験モードの切り替えの時間を大幅に短縮することが出来る。
【００１９】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２０】
図３は、本発明による半導体装置の構成の一例を示す図である。図３においては、半導体装置の例として不揮発性半導体記憶装置を示すが、本発明は試験動作及び試験モード設定が必要な半導体装置一般に適用可能なものであり、不揮発性半導体記憶装置に限られるものではない。
【００２１】
図３の不揮発性半導体記憶装置は、Ｒ／Ｂ端子（レディー／ビジー端子）１１、／ＷＥ端子（ライトイネーブル端子）１２、／ＯＥ端子（アウトプットイネーブル端子）１３、Ｉ／Ｏ端子（入出力端子）１４、／ＲＳＴ端子（リセット端子）１５、ＣＳ端子（チップイネーブル端子）１６、アドレス端子１７、出力バッファ２１、高電圧検出回路２２、入力バッファ２３、入力バッファ２４、入出力回路２５、入力バッファ２６、入力バッファ２７、アドレスバッファ２８、試験コマンドデコーダ３１Ａ、制御回路３２、消去回路３３、書込回路３４、読出し回路３５、Ｘデコーダ３６、Ｙデコーダ３７、及びメモリセルアレイ３８を含む。
【００２２】
読み出し動作においては、／ＲＳＴ端子１５、ＣＳ端子１６、及び／ＷＥ端子１２を、それぞれ“Ｈ”、“Ｈ”、及び“Ｈ”とする。これにより制御回路３２が読出し回路３５等を制御して、読み出し動作を実行する。この時、／ＯＥ端子１３は“Ｌ”にする。
【００２３】
アドレス端子１７を介して外部から入力されるアドレス信号は、アドレスバッファ２８を介して、Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデコーダ３６は供給されたアドレス信号をデコードし、これに応じてメモリセルアレイ３８から選択Ｘアドレスのデータが読み出される。Ｙデコーダ３７は供給されたアドレス信号をデコードし、メモリセルアレイ３８から読み出された選択Ｘアドレスのデータのうち選択Ｙアドレスに対応するメモリセルのデータを選択して、読出し回路３５に供給する。読出し回路３５は、参照メモリセルのデータと読み出しデータを比較することで、読み出しデータが０か１かを判定する。この判定結果は、入出力回路２５を介して、Ｉ／Ｏ端子１４から外部に出力される。
【００２４】
書き込み動作においては、／ＲＳＴ端子１５及びＣＳ端子１６を共に“Ｈ”とする。この状態で／ＷＥ端子１２に“Ｌ”のパルスを供給し、同時にＩ／Ｏ端子１４に書き込みコマンドを入力する。これにより、制御回路３２の制御の下で書込回路３４等が動作し、書き込み動作を実行する。この時、／ＯＥ端子１３は“Ｈ”にする。
【００２５】
アドレス端子１７を介して外部から入力されるアドレス信号は、アドレスバッファ２８を介して、Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデコーダ３６及びＹデコーダ３７は供給されたアドレス信号をデコードし、メモリセルアレイ３８において選択Ｘアドレス及び選択Ｙアドレスのメモリセルを選択する。制御回路３２は、書込回路３４を制御して、書き込み動作に必要なバイアスを発生させる。このバイアスが、Ｘデコーダ３６及びＹデコーダ３７を介して、選択されたメモリセルに印加されることで、このメモリセルに対する書き込み動作が実行される。書き込み動作実行中は、Ｒ／Ｂ端子１１は“Ｌ”を出力し、チップが動作中であることを示す。
【００２６】
消去動作においては、／ＲＳＴ端子１５及びＣＳ端子１６を共に“Ｈ”とする。この状態で／ＷＥ端子１２に“Ｌ”のパルスを供給し、同時にＩ／Ｏ端子１４に消去コマンドを入力する。これにより、制御回路３２の制御の下で消去回路３３等が動作し、消去動作を実行する。この時、／ＯＥ端子１３は“Ｈ”にする。
【００２７】
アドレス端子１７を介して外部から入力されるアドレス信号は、アドレスバッファ２８を介して、Ｘデコーダ３６及びＹデコーダ３７に供給される。Ｘデコーダ３６及びＹデコーダ３７は供給されたアドレス信号をデコードし、メモリセルアレイ３８において消去対象のメモリセルを選択する。制御回路３２は、消去回路３３を制御して、消去動作に必要なバイアスを発生させる。このバイアスが、Ｘデコーダ３６及びＹデコーダ３７を介して、選択されたメモリセルに印加されることで、このメモリセルに対する消去動作が実行される。消去動作実行中は、Ｒ／Ｂ端子１１は“Ｌ”を出力し、チップが動作中であることを示す。
【００２８】
書き込み動作或いは消去動作を実行中に中止したい場合には、／ＲＳＴ端子１５に“Ｌ”を入力する。この“Ｌ”入力に応答して、制御回路３２は、消去回路３３や書込回路３４の動作を中止させる。
【００２９】
図３の本発明による不揮発性半導体記憶装置には、試験コマンドデコーダ３１Ａが設けられており、Ｉ／Ｏ端子１４から入力するコマンドをデコードすることで、不揮発性半導体記憶装置を所望の試験モードに設定する。試験コマンドデコーダ３１Ａが指定する試験モードに基づいて、制御回路３２が所定の試験動作を実行する。
【００３０】
図４は、試験コマンドデコーダ３１Ａの周辺の構成を示す図である。
【００３１】
Ｉ／Ｏ端子１４は入出力バッファ２５に接続され、この入出力バッファ２５の出力信号ＩＮ（０）〜ＩＮ（ｎ）が、試験コマンドデコーダ３１Ａへ供給される。Ｉ／Ｏ端子１４の状態設定は、アウトプットイネーブルを指示する／ＯＥ端子１３を制御することで行われる。具体的には、／ＯＥ端子１３を “Ｌ”に設定することで、Ｉ／Ｏ端子１４を入力状態に設定することが出来る。
【００３２】
／ＷＥ端子１２はコマンドを入力する際の制御端子であり、／ＷＥ=“Ｌ”の期間にＩ／Ｏ端子１４に指定されたコマンドを取り込み、その後／ＷＥが“Ｈ”になるときにラッチする。／ＷＥ端子は入力バッファ２３に接続され、その出力信号ＷＥＢが試験コマンドデコーダ３１Ａに供給される。
【００３３】
レディー／ビジー信号を出力するＲ／Ｂ端子１１には出力バッファ２１の他に高電圧検出回路２２が接続されており、Ｒ／Ｂ端子１１に高電圧ＶＨＨが印加されると高電圧検出回路２２の出力信号ＲＢＨが“Ｈ”となる。この出力信号ＲＢＨは、試験コマンドデコーダ３１Ａに供給される。
【００３４】
／ＲＳＴ端子１５はリセット信号を入力する端子であり、入力バッファ２６に接続される。入力バッファ２６の出力である信号ＲＳＴＢが、試験コマンドデコーダ３１Ａに供給される。
【００３５】
このように試験コマンドデコーダ３１Ａには、信号ＲＳＴＢ、信号ＲＢＨ、信号ＷＥＢ、及び信号ＩＮ（０）〜ＩＮ（ｎ）が供給される。信号ＲＢＨは試験コマンドデコーダ３１Ａ内に設けられるラッチ回路を、ラッチ可能な状態に設定する信号である。信号ＩＮ（０）〜ＩＮ（ｎ）は、ラッチ回路に記憶されて、その組み合わせにより試験モードを設定する信号である。信号ＷＥＢは、ラッチ回路への信号ＩＮ（０）〜ＩＮ（ｎ）の入力経路を導通させる信号である。また信号ＲＳＴＢは、試験コマンドデコーダ３１Ａ内のラッチ回路をリセットする信号である。
【００３６】
図５は、高電圧印加及び試験モード設定のタイミングを示すタイミング図である。図６は、試験コマンドデコーダ３１Ａの回路構成を示す回路図である。
【００３７】
試験コマンドデコーダ３１Ａは、ＮＭＯＳトランジスタ５１−０乃至５１−ｎ、インバータ５２、バッファ５３、インバータ５４−０乃至５４−ｎ、インバータ５５−０乃至５５−ｎ、ＮＡＮＤ回路５６−０乃至５６−ｎ、及びＮＯＲ回路５７−１乃至５７−ｍを含む。ＮＡＮＤ回路５６−ｉ及びインバータ５４−ｉ（ｉ＝１、２、・・・、ｎ）は、互いの出力を他方の入力とすることでラッチ回路４１−ｉ（ｉ＝１、２、・・・、ｎ）を構成する。
【００３８】
／ＲＳＴ端子１５に“Ｈ”を供給して信号ＲＳＴＢを“Ｈ”にしてある状態で、Ｒ／Ｂ端子１１に高電圧ＶＨＨを印加して信号ＲＢＨを“Ｈ”にすると、ＮＡＮＤ回路５６−ｉが入力ＩＮ（ｉ）に対してインバータとして動作することで、上記ラッチ回路４１−ｉがラッチ可能な状態になる。次に／ＯＥ端子１３を“Ｌ”にしてＩ／Ｏ端子１４にコマンド信号を入力し、／ＷＥ端子１２を“Ｌ”にする。これによりラッチ回路４１−ｉの入力側にあるＮＭＯＳトランジスタ５１−ｉが導通し、Ｉ／Ｏ端子１４の情報がラッチ回路４１−ｉにセットされる。
【００３９】
その後、／ＷＥ端子１２を“Ｈ”に戻すと、ＮＭＯＳトランジスタ５１−ｉが非導通となるが、ラッチされた情報はラッチ回路４１−ｉに保持される。複数のラッチ回路４１−０乃至４１−ｎの出力は、ＮＯＲ回路５７−１乃至５７−ｍによりデコードされて、試験モードを示すデコード信号Ｔ１乃至Ｔｍが出力される。このデコード信号Ｔ１乃至Ｔｍは、図３の制御回路３２に供給される。
【００４０】
ラッチ回路にラッチされた信号ＩＮ（０）〜ＩＮ（ｎ）の組み合わせにより、複数の試験モードのうちの１つが選択される。例えば、入出力端子を５端子使用した場合には、原理的には３２通りの組み合わせを指定できる。しかし、Ｉ／Ｏ（０）〜（４）の全てが“Ｌ”である組み合わせは、試験モードでない場合とラッチ回路の出力が同一となるので除外し、残りの３１通りの組み合わせで試験モードを表現する。
【００４１】
本発明においては、／ＲＳＴ端子１５からの信号ＲＳＴＢが試験コマンドデコーダ３１Ａに供給されており、試験モード時に／ＲＳＴ端子１５を“Ｌ”にすることで、試験モードをリセットする構成となっている。／ＲＳＴ端子１５は基本的に“Ｈ”の状態で使用するが、試験モード中に試験モードをリセットする場合には“Ｌ”とする。これに従いＲＳＴB信号が“Ｌ”となることで、図６においてラッチ回路４１−ｉを構成するＮＡＮＤ回路５６−ｉの出力が強制的に“Ｈ”となり、ラッチがリセットされる。これにより全てのラッチ回路の内容が“Ｌ”となり、どの試験モードも選ばれなくなるので試験モードがリセットされることになる。その後、／ＲＳＴ端子１５を“Ｈ”に戻してから再び試験コマンドをＩ／Ｏ端子１４に入力することで、次の試験モードに変更可能となる。
【００４２】
図５に示されるように、上記の試験モードの切り替え動作において、高電圧ＶＨＨを印加しているＲ／Ｂ端子１５は、変化させることなく高電圧状態のままでよい。
【００４３】
このように本発明においては、試験モード時に半導体装置の端子に入力する高電圧を変化させることなく試験モードを変更することが出来るので、試験モード切り替えに必要な時間が短くて済む。
【００４４】
例えば、試験モードで不揮発性半導体記憶装置にデータを書き込む場合、書き込みモードに設定してメモリセルに書き込みバイアスを印加し、その後、書き込みが十分であるかをチェックするために、書き込みベリファイモードに切り替えてベリファイ動作を実行する。ベリファイの結果、書き込みが不十分と判断されれば、再び書き込みモードに切り替えて書き込みを行い、その後書き込みベリファイモードに切り替えてベリファイ動作を実行する。充分な書き込みが達成されるまで、このように書き込みベリファイ動作と書き込み動作とを繰り返す。メモリセルアレイ全体を書き込むことが必要な場合には、以上の動作を膨大な回数繰り返す必要がある。これは消去動作の場合も同様である。本発明による半導体記憶装置においては、従来の半導体記憶装置と比較して、モード間の切り替えの時間が短縮されるので、試験時間を大幅に短縮することが可能である。
【００４５】
なお上記実施例は、本発明を説明するための一例に過ぎず、本発明を限定するものではない。例えば、高電圧を入力する端子は、Ｒ／Ｂ端子であるとして説明したが、図７に示されるように、ＣＳ端子であるように構成してもよい。また上記実施例で使用されたリセットを指示するための／ＲＳＴ端子や書き込みを指示するための／ＷＥ端子も、／ＲＳＴ端子及び／ＷＥ端子である必要はなく、テストモードで使用しない端子なら他の任意の端子であってよい。
【００４６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００４７】
【発明の効果】
本発明による半導体装置においては、外部から所定の電圧範囲の信号を入力してラッチ回路をリセットする機能を設けることによって、高電圧の信号入力の操作により高電圧を変化させることなく、試験モードのリセットが可能となる。 高電圧の電圧操作はミリ秒単位の時間が必要であるが、通常電圧での電圧操作はナノ秒程度の時間で行えるので、試験モードの切り替えの時間を大幅に短縮することが出来る。
【図面の簡単な説明】
【図１】従来の試験モードの制御回路部分のブロック図である。
【図２】高電圧印加及び試験モード設定のタイミングを示すタイミング図である。
【図３】本発明による半導体装置の構成の一例を示す図である。
【図４】試験コマンドデコーダの周辺の構成を示す図である。
【図５】高電圧印加及び試験モード設定のタイミングを示すタイミング図である。
【図６】試験コマンドデコーダの回路構成を示す回路図である。
【図７】試験コマンドデコーダの周辺の構成の別の例を示す図である。
【符号の説明】
２１  出力バッファ
２２  高電圧検出回路
２３  入力バッファ
２４  入力バッファ
２５  入出力回路
２６  入力バッファ
２７  入力バッファ
２８  アドレスバッファ
３１、３１Ａ  試験コマンドデコーダ
３２  制御回路
３３  消去回路
３４  書込回路
３５  読出し回路
３６  Ｘデコーダ
３７  Ｙデコーダ
３８  メモリセルアレイ
【図１】
0003943890.tif 000002
【図２】
0003943890.tif 000003
【図３】
0003943890.tif 000004
【図４】
0003943890.tif 000005
【図５】
0003943890.tif 000006
【図６】
0003943890.tif 000007
【図７】
0003943890.tif 000008