(57)【特許請求の範囲】
【請求項１】
信号入力側（ＩＮ）および少なくとも２つの信号出力側（ＯＵＴ１’、ＯＵＴ２’）を有しており、
論理動作を実行する少なくとも２つの論理回路ユニット（Ｓ１、Ｓ２）を有しており、該ユニットはそれぞれ前記信号入力側（ＩＮ）に接続された入力側と、スイッチング素子（ＳＷ１、ＳＷ２）を介して各信号出力側（ＯＵＴ１’、ＯＵＴ２’）に接続された出力側（ＯＵＴ１、ＯＵＴ２）とを備えており、
前記論理回路ユニット（Ｓ１、Ｓ２）の入力側におけるレベル変化により該ユニットの出力側（ＯＵＴ１、ＯＵＴ２）で同様にレベル変化が発生され、
フィルタユニット（Ｆ）を有しており、該ユニットは前記信号入力側（ＩＮ）に接続された入力側を備えており、該ユニット（Ｆ）により入力側に印加されるディジタル信号（Ａ）の障害パルスが抑圧され、障害パルスのない信号が出力側へ出力され、
前記スイッチング素子（ＳＷ１、ＳＷ２）はそれぞれ１つずつ制御入力側を有しており、該制御入力側はフィルタユニット（Ｆ）の出力側に接続されており、該制御入力側を介してスイッチング素子が２つの動作状態へシフトされ、
スイッチング素子（ＳＷ１、ＳＷ２）の第１の動作状態では相応の信号出力側（ＯＵＴ１’、ＯＵＴ２’）の信号と相応の論理回路ユニット（Ｓ１、Ｓ２）の出力側（ＯＵＴ１、ＯＵＴ２）の信号とが一致し、
スイッチング素子（ＳＷ１、ＳＷ２）の第２の動作状態では相応の信号出力側（ＯＵＴ１’、ＯＵＴ２’）の信号が相応の論理回路ユニット（Ｓ１、Ｓ２）の出力側（ＯＵＴ１、ＯＵＴ２）の信号に依存せず、
前記フィルタユニット（Ｆ）によりスイッチング素子（ＳＷ１、ＳＷ２）は信号入力側（ＩＮ）のディジタル信号（Ａ）のレベル変化前にはまず前記第２の動作状態に維持され、所定の時間遅延量（ｔD）の経過後にレベル変化が発生すると前記第１の動作状態にシフトされ、該時間遅延量は前記論理回路ユニット（Ｓ１、Ｓ２）の入力側と出力側（ＯＵＴ１、ＯＵＴ２）との間の信号走行時間（ｔS1）の最大値よりも大きい、
ことを特徴とするディジタル回路。
【請求項２】
前記フィルタユニット（Ｆ）は論理ゲート（Ｇ）を有しており、該論理ゲートはフィルタユニット（Ｆ）の入力側に接続された第１の入力側と、遅延ユニット（Ｖ）を介してフィルタユニット（Ｆ）の入力側に接続された第２の入力側と、フィルタユニット（Ｆ）の出力側に接続された出力側とを備えている、請求項１記載のディジタル回路。
【請求項３】
前記スイッチング素子（ＳＷ１）は論理ゲートまたはトランジスタである、請求項１または２記載のディジタル回路。
【発明の詳細な説明】
【０００１】
本発明は、障害パルスを抑圧するフィルタユニットを備えたディジタル回路に関する。
【０００２】
図１には周知のこの種の回路が示されている。論理回路ユニットＳ１、Ｓ２が示されており、これらのユニットにディジタル回路の入力側ＩＮを介して入力信号ＩＮが供給される。回路ユニットＳ１、Ｓ２の出力側ＯＵＴ１、ＯＵＴ２には相応の出力信号が生じる。入力信号Ａは場合により出力側ＯＵＴ１、ＯＵＴ２の信号に作用すべきでない障害パルス（グリッチ）を有することがあるため、図１の回路はフィルタＦを有しており、このフィルタに障害パルスを有する入力信号Ａが供給され、ここから障害パルスを除去された信号Ａ”が形成される。フィルタリングされた信号Ａ”はその後回路ユニットＳ１、Ｓ２に供給される。
【０００３】
ここで説明した従来技術は、フィルタユニットＦを使用すると入力信号Ａに対してフィルタリングされた信号Ａ”の遅延が発生するので、入力信号Ａと出力側ＯＵＴ１、ＯＵＴ２の出力信号との間の全遅延時間ないし信号の全走行時間が上昇してしまう欠点を有する。出力側ＯＵＴ１と入力側ＩＮとの間の遅延量は例えばフィルタユニットＦによる遅延量と第１の回路ユニットＳ１による遅延量との和から計算される。
米国特許第４７１６３１８号明細書には集積回路のためのローパスフィルタが記載されており、このフィルタは相互にほぼ並列に配置された２つの部分ローパスフィルタを有する。これらのフィルタは一方が正の障害パルス、他方が負の障害パルスをフィルタリングするために設けられており、出力側ではＮＯＲゲートによって構成されたフリップフロップを介して相互に結合されている。
【０００４】
本発明の課題は、入力信号の障害パルスを抑圧するディジタル回路を提供し、これにより回路の入力信号と出力信号との間の信号走行時間が著しく増大しないようにすることである。
【０００５】
この課題は請求項１に記載のディジタル回路により解決される。本発明の別の構成および実施形態は従属請求項の対象範囲である。
【０００６】
本発明によるディジタル回路は信号入力側と少なくとも２つの信号出力側との間に少なくとも２つの論理回路ユニットを有しており、これらの論理回路ユニットの出力側はそれぞれスイッチング素子を介してディジタル回路の信号入力側に接続されている。ここで論理回路ユニットの出力側では入力側の信号のレベルの交番変化に依存して出力信号のレベルの交番変化が生じる。さらにディジタル回路はフィルタユニットを有しており、このフィルタユニットの入力側は同様に信号入力側に接続されており、出力側はスイッチング素子の制御入力側に接続されている。フィルタユニットはその入力側に印加されるディジタル信号の障害パルスを抑圧する。
【０００７】
本発明では、場合により障害パルスを有する信号入力側の入力信号がフィルタリングされずに論理回路ユニットに供給される。この論理回路ユニットは組合せ結合（スイッチング電源回路網）を実行するために用いられ、これにより論理回路ユニットの出力側の出力信号は障害パルスによって影響されない。しかも論理回路ユニットに並列に入力信号はフィルタユニットにも供給され、フィルタユニットによりフィルタリングされた信号が形成され、この信号は入力信号に比べて障害パルスが低減されているか、また有利には障害パルスを全く有さないものとなる。このフィルタリングされた信号はスイッチング素子を制御するために用いられる。スイッチング素子は有利には論理ゲート、例えばＡＮＤゲートまたはＯＲゲートである。スイッチング素子をフィルタリングされた信号を介して制御することにより、論理回路ユニットの出力信号のうち入力信号の障害パルスに影響された部分はディジタル回路の信号出力側に導通されない。
【０００８】
本発明は、信号入力側の入力信号の障害パルスが除去された出力信号をディジタル回路の信号出力側で得ることができ、かつその際に２つの信号の間の全遅延時間が論理回路ユニットを通る信号走行時間よりもそれほど大きくならない利点を有する。このため本発明のディジタル回路は図１に示された回路よりも迅速である。
【０００９】
本発明を以下に、本発明の実施例を表す図に即して詳細に説明する。
【００１０】
図１には、発明の詳細な説明の冒頭で説明した従来技術による集積回路が示されている。図２には、本発明のディジタル回路の実施例が示されている。図３、図４には、図２のフィルタユニットの実施例が示されている。図５には、図３のフィルタユニットに対する信号特性が示されている。図６には図２に示された実施例に対する信号特性が示されている。
【００１１】
図２には、信号入力側ＩＮ、第１の信号出力側ＯＵＴ１’、および第２の信号出力側ＯＵＴ２’を備えたディジタル回路が示されている。信号出力側ＯＵＴ１’、ＯＵＴ２’にはそれぞれスイッチング素子ＳＷ１、ＳＷ２が前置接続されている。第１のスイッチング素子ＳＷ１はＡＮＤゲートであり、第２のスイッチング素子ＳＷ２はｎチャネルトランジスタである。第１の論理回路ユニットＳ１は入力側で信号入力側ＩＮに接続されており、出力側で第１のスイッチング素子ＳＷ１の一方の入力側に接続されている。第２の論理回路ユニットＳ２は入力側では同様に信号入力側ＩＮに接続されており、出力側では第２のスイッチング素子ＳＷ２を介して第２の信号出力側ＯＵＴ２’に接続されている。
【００１２】
論理回路ユニットＳ１、Ｓ２はこの実施例では組合せ結合を実行するスイッチング電源回路網である。ただし本発明は別の回路ユニットにも適用可能である。全ての回路ユニットＳ１、Ｓ２に対して次のことが相当しなければならない。すなわち出力側ＯＵＴ１、ＯＵＴ２で所定の信号走行時間の後に出力信号が生じ、この信号のレベル変化は信号入力側ＩＮでの“アクティブ・ハイ”な入力信号Ａのレベル変化に依存する。図２には論理回路ユニットＳ１、Ｓ２が信号入力側ＩＮに接続されない別の入力側を有してもよいことが示されている。さらに回路ユニットＳ１、Ｓ２は別の出力側を有することもできる。
【００１３】
図２にはさらにフィルタユニットＦが示されており、このユニットの入力側は信号入力側ＩＮに接続されており、出力側はそれぞれスイッチング素子ＳＷ１、ＳＷ２の制御入力側に接続されている。第１のスイッチング素子ＳＷ１の制御入力側はＡＮＤゲートの他方の入力側である。第２のスイッチング素子ＳＷ２の制御入力側はｎチャネルトランジスタのゲート端子である。もちろんスイッチング素子ＳＷ１、ＳＷ２をこれとは異なるように実現することもでき、特にこれらを同じタイプで例えば２つのＡＮＤゲートとして構成することもできる。フィルタユニットＦは入力信号Ａからフィルタリングされた信号Ａ”を形成するために用いられ、入力信号Ａが場合により有する障害パルスを抑圧する。フィルタリングされた信号Ａ”によりスイッチング素子ＳＷ１、ＳＷ２の制御が行われる。
【００１４】
図３には図２のフィルタユニットＦの実施例が示されている。このフィルタユニットは入力信号Ａの正の障害パルス（グリッチ）をフィルタリングするために用いられる。入力信号の活性レベルは高いレベルである（“アクティブ・ハイ”）。フィルタユニットＦはＡＮＤゲートＧを有しており、このゲートの出力側にフィルタリングされた信号Ａ”が生じる。ＡＮＤゲートＧの第１の入力側に入力信号Ａが供給される。ＡＮＤゲートＧの第２の入力側には入力信号Ａが遅延ユニットＶを介して時間遅延量ｔDで遅延された入力信号Ａ’として供給される。
【００１５】
図５には図３に示された信号の信号特性が例示的に示されている。入力信号Ａはまず、幅ｔwを有する本来の有効信号が発生する前に幅ｔGの正の障害パルス（グリッチ）を有している。遅延ユニットＶの出力側の遅延された入力信号Ａ’は入力信号Ａに比べて遅延ユニットＶの遅延時間ｔDだけシフトされている。これに相応してフィルタリングされた信号Ａ”は図示の特性を有し、ここでこのフィルタリングされた信号Ａ”は入力信号Ａおよび遅延された信号Ａ’がともに所定の高いレベルを有する場合には高いレベルのみを有する。フィルタリングされた信号Ａ”が高いレベルを有する間のみ図２のスイッチング素子ＳＷ１、ＳＷ２が導通される。このことはさらに図６に即して詳細に説明する。
【００１６】
入力信号Ａの障害パルスのフィルタユニットＦを介した抑圧を保証するために、図３の遅延ユニットＶの遅延時間ｔDは障害パルスの幅ｔGよりも大きくなければならない。遅延時間よりも大きな幅ｔGを有する障害パルスはこのフィルタユニットによっては抑圧されない。ただしもちろん遅延時間ｔDは有効信号の幅ｔWよりも小さくなければならない。
【００１７】
図４には“アクティブ・ロー”の入力信号の負の障害パルスを抑圧する別のフィルタユニットＦの実施例が示されている。図３のフィルタユニットＦと異なるのは、ＡＮＤゲートに代えてＯＲゲートＧが使用されている点である。図４のフィルタユニットＦが使用される際には、場合により図２のスイッチング素子ＳＷ１、ＳＷ２のタイプも変更しなければならない。それ以外は図３のフィルタユニットＦについて説明したのと同様の機能を有する。
【００１８】
図６には図２に示された幾つかの信号の信号特性が示されている。入力信号Ａおよびフィルタリングされた信号Ａ”はすでに図５に即して説明した。そのほかに図６には第１の論理回路ユニットＳ１の出力信号ＯＵＴ１の特性が示されている。この信号は入力信号Ａのレベル変化に依存するレベル変化を有している。入力信号Ａに比べて出力信号ＯＵＴ１は信号遅延量ｔS1を有しているが、これはフィルタユニットＦまたは遅延ユニットＶによる遅延量ｔDよりも小さい。図６には出力信号ＯＵＴ１の特性が示されている。出力信号ＯＵＴ１は入力信号Ａの障害パルスに起因するレベル変化を有している。このような障害パルスに起因するレベル変化はディジタル回路の出力側ＯＵＴ１’には現れてはならない。なぜならこれにより後続の回路ユニットに悪影響を与えるからである。図６からわかるように、第１の回路ユニットＳ１の出力側ＯＵＴ１の信号は走行時間ｔS1だけ遅延されている。
【００１９】
図６にはディジタル回路の信号出力側の出力信号ＯＵＴ１’の信号特性も示されている。図からわかるように、第１のスイッチング素子ＳＷ１をフィルタリングされた信号Ａ”によって本発明のように制御することに基づいて、入力信号Ａの障害パルスによりトリガされた第１の論理回路ユニットＳ１の出力側の出力信号ＯＵＴ１のレベル変化は信号出力側ＯＵＴ１’では再生されない。
【００２０】
図２とは異なって、本発明のディジタル回路が信号入力側ＩＮに接続された論理回路ユニットＳ１、Ｓ２のうちただ１つのみを有するか、または２つ以上を有するように構成することもできる。エラーのない回路の機能のためには、いずれの場合にもフィルタユニットＦの遅延時間ｔDは論理回路ユニットＳ１、Ｓ２の遅延時間ｔS1、ｔS2の最大の値よりも大きくなければならない。さらに図５、図６に示された入力信号Ａの有効信号の幅ｔWは最も緩慢な論理回路ユニットＳ１、Ｓ２の信号走行時間ｔS1、ｔS2よりも大きくなければならない。
【００２１】
図６からわかるように、本発明ではディジタル回路の信号出力側ＯＵＴ１’の信号は有利には全体としても入力信号Ａに比べて（スイッチング素子ＳＷ１の走行時間も含め）フィルタユニットＦの遅延時間ｔDだけしか遅延されていない。このため本発明のディジタル回路は図１に示された回路よりも迅速である。図１の回路では、出力信号ＯＵＴ１が入力信号Ａに比べてフィルタユニットＦの遅延時間（これは抑圧すべき障害パルスの最大の幅ｔGに依存する）と論理回路ユニットＳ１の信号走行時間との和だけ遅延されている。本発明では全遅延量はフィルタユニットＦの遅延量ｔDに等しい。この遅延量は上述したように、回路ユニットＳ１の走行時間ｔS1よりもわずかに長ければ充分である。
【００２２】
本発明は非同期のディジタルシステム、例えば何らかのメモリ（特にＤＲＡＭ）を構成するシステムの障害耐性を高めるのに適している。ＤＲＡＭの場合、本発明は例えば内部のアウトプットイネーブル信号、書き込みイネーブル信号、ＣＡＳ（列アドレスストローブ）信号、またはＲＡＳ（行アドレスストローブ）信号などを場合により障害パルスを有する相応の外部信号から形成するのに適している。
【００２３】
本発明ではフィルタユニットＦの遅延時間ｔDがシステムの全遅延時間に等しければ、図１に即して説明された従来技術よりも大きく選定することができる。このため本発明では回路の全遅延時間が等しい場合には、従来よりも大きな幅ｔGを有する障害パルスを抑圧することができる。
【００２４】
本発明はさらに図１の回路に比べてさらに次の利点を有する。すなわち、回路の出力信号ＯＵＴ１、ＯＵＴ２のレベル変化の時点がそれぞれ専ら相応の論理回路ユニットＳ１、Ｓ２の信号走行時間に依存する。本発明では図１の回路とは異なって、信号出力側ＯＵＴ１’、ＯＵＴ２’の信号のレベル変化の時点はスイッチング素子ＳＷ１、ＳＷ２を共通のフィルタリング信号Ａ”を介して制御することにより相互に同期されており、これによりシステム全体の時間特性を著しく容易に予め決定することができる。
【図面の簡単な説明】
【図１】  従来技術による集積回路を示す図である。
【図２】  本発明のディジタル回路の実施例を示す図である。
【図３】  図２のフィルタユニットの実施例を示す図である。
【図４】  図２のフィルタユニットの別の実施例を示す図である。
【図５】  図３のフィルタユニットに対する信号特性を示す図である。
【図６】  図２の実施例に対する信号特性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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