(57)【特許請求の範囲】
【請求項１】
受信系列として伝送情報が木符号化されてなる個々の符号ブロックが与えられ、前記符号ブロックに対し、符号器が搭載された送信端で行われたインタリーブ処理に適応するデインタリーブ処理に併せて、前記符号ブロックに含まれるビット列の時系列に対する順序を反対に設定する反転処理を施すことによって符号語を生成する前置処理手段と、
前記前置処理手段が生成した符号語が与えられ、この符号語が与えられる時系列の順に、その木符号化に供された符号器が時点ｔj でとり得る個々の状態Ｓj からこの時点ｔj に先行する時点ｔi でとり得る状態Ｓi に至る全ての枝に対応した枝メトリックを算出する枝メトリック算出手段と、
前記枝メトリック算出手段によって算出された枝メトリックにその枝メトリックが算出された時系列の順にＡＣＳ演算を施し、生き残りパスの列として前記伝送情報を復元するＡＣＳ演算手段と
を備えたことを特徴とするビタビ復号器。
【請求項２】
伝送情報を分割し、その伝送情報を示す情報ブロックの列を生成する分割処理手段と、
前記分割処理手段によって生成された情報ブロックの列を個別に木符号化し、符号語の列を生成する符号化手段と、
前記符号化手段によって生成された符号語の列について、個々の符号語に含まれるビット列の時系列に対する順序を反対に設定する反転処理に併せて、インタリーブ処理を施すことによって送信系列を生成し、その送信系列を送信する順序反転処理手段と
を備えたことを特徴とする送信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ビタビアルゴリズムに基づいて所望の木符号を復号化するビタビ復号器と、そのビタビ復号器が搭載された受信装置宛に所望の伝送情報を符号化して送信する送信装置とに関する。
【０００２】
【従来の技術】
畳み込み符号その他の木符号は、伝送帯域の広帯域化に制約があるにもかかわらず高い伝送速度および伝送品質が要求される無線伝送系においても、ビタビアルゴリズムに基づく軟判定方式が受信端に適用されることによって符号化率が高く設定されることなく符号化利得が安定に高く維持される符号である。
【０００３】
したがって、このような畳み込み符号が適用された移動通信システムや衛星通信システムでは、低廉化および小型化に併せて、低消費電力化が厳しく要求される端末その他の機器にビタビ復号器が多く搭載されている。
図８は、ビタビ復号器が搭載された受信部の構成例を示す図である。
図において、デインタリーブ部１１１の第一の入力には復調された伝送情報を示すベースバンド信号が入力され、そのデインタリーブ部１１１の第二および第三の入力には、それぞれこのベースバンド信号に同期したクロック信号（以下、「書き込みクロック」という。）と、図示されない受信部で局部的に生成されたクロック信号（以下、「読み出しクロック」という。）とが与えられる。デインタリーブ部１１１の出力は枝メトリック演算部１１２の入力に接続され、その枝メトリック演算部１１２が有する４つの出力はそれぞれＡＣＳ演算部１１３の対応する入力に接続される。ＡＣＳ演算部１１３の第一ないし第四の出力は、パスメモリ１１４の書き込みポートに接続される。パスメモリ１１４の読み出しポートには最尤判定部１１５の対応する入出力が接続され、その最尤判定部１１５の出力には最尤判定の結果である伝送情報が得られる。
【０００４】
デインタリーブ部１１１は、書き込み入力に上述したベースバンド信号が与えられ、かつ読み出し出力が枝メトリック演算部１１２の入力に直結されたデュアルポートＲＡＭ１１６と、計数出力がそのデュアルポートＲＡＭ１１６の書き込みアドレス入力に接続され、かつ計数入力に書き込みクロックが与えられたカウンタ１１７W と、計数出力がデュアルポートＲＡＭ１１６の読み出しアドレス入力に接続され、かつ計数入力に読み出しクロックが与えられたカウンタ１１７R とから構成される。
【０００５】
枝メトリック演算部１１２は、入力がデインタリーブ部１１１（デュアルポートＲＡＭ１１６）の出力に並列に接続された枝メトリック演算器１２０00、１２０01、１２０10、１２０11から構成される。
ＡＣＳ演算部１１３は、初段に配置され、かつ一方の入力に上述した枝メトリック演算器１２０00、１２０01、１２０10、１２０11の出力がそれぞれ接続された加算器（１２３001、１２３002)、(１２３011、１２３012)、(１２３101、１２３102)、(１２３111、１２３112)と、第一および第二の入力が加算器１２３001、１２３112 の出力にそれぞれ接続されたコンパレータ（ＣＭＰ）１２４1 と、第一および第二の入力が加算器１２３111、１２３002 の出力にそれぞれ接続されたコンパレータ（ＣＭＰ）１２４2 と、第一および第二の入力が加算器１２３101、１２３012 の出力にそれぞれ接続されたコンパレータ（ＣＭＰ）１２４3 と、第一および第二の入力が加算器１２３011、１２３102の出力にそれぞれ接続されたコンパレータ（ＣＭＰ）１２４4 と、第一ないし第三の入力が加算器１２３001、１２３112 の出力とコンパレータ１２４1 の出力とにそれぞれ接続され、かつ一方の出力がパスメモリ１１４の書き込みポートの対応する入力に接続されたセレクタ１２５1 と、第一ないし第三の入力が加算器１２３111、１２３002 の出力とコンパレータ１２４2 の出力とにそれぞれ接続され、かつ一方の出力がパスメモリ１１４の書き込みポートの対応する入力に接続されたセレクタ１２５2 と、第一ないし第三の入力が加算器１２３101、１２３012 の出力とコンパレータ１２４3 の出力とに接続され、かつ一方の出力がパスメモリ１１４の書き込みポートの対応する入力に接続されたセレクタ１２５3 と、第一ないし第三の入力ポートが加算器１２３011、１２３102 の出力とコンパレータ１２４4 の出力とに接続され、かつ一方の出力がパスメモリ１１４の書き込みポートの対応する入力に接続されたセレクタ１２５4 と、セレクタ１２５1 の他方の出力と加算器１２３001、１２３111の他方の入力との間に配置されたフリップフロップ（ＦＦ）１２６1 と、セレクタ１２５2 の他方の出力と加算器１２３101、１２３011の他方の入力との間に配置されたフリップフロップ（ＦＦ）１２６2 と、セレクタ１２５3 の他方の出力と加算器１２３112、１２３002の他方の入力との間に配置されたフリップフロップ（ＦＦ）１２６3 と、セレクタ１２５4 の他方の出力と加算器１２３012、１２３102 の他方の入力との間に配置されたフリップフロップ（ＦＦ）１２６4 とから構成される。
【０００６】
最尤判定部１１５は、出力がパスメモリ１１４の第一の読み出しポートのアドレス入力に接続されたカウンタ１３１と、出力がパスメモリ１１４の第二の読み出しポートのアドレス入力に接続されると共に、入力がパスメモリ１１４の読み出し出力に接続されたシフトレジスタ１２８と、そのパスメモリ１１４の出力に入力が接続され、かつ最終段に配置されたトレースメモリ１２９と、そのトレースメモリ１２９のアドレス入力に出力が接続されたアドレスコントローラ１３０とから構成される。
【０００７】
このような構成の従来例では、ベースバンド信号は、送信端から無線伝送路を介して受信された受信波を復調する復調器（図示されない。）によって生成され、かつ無線伝送路において生じ得るバースト誤りによる伝送品質の低下を抑圧するためにその送信端において時間軸方向における分散をはかる「インタリーブ処理」（図９(a))が施された符号ブロックの列として与えられる。
【０００８】
デインタリーブ部１１１では、カウンタ１１７W は、このベースバンド信号に同期した書き込みクロックをサイクリックに計数することによって書き込みアドレスを生成する。カウンタ１１７R は、既述の読み出しクロックをサイクリックに計数することによって読み出しアドレスを生成する。
デュアルポートＲＡＭ１１６の記憶領域の内、図９(b)(1)に示すように、書き込みアドレスが更新される順に（行方向に）配置された記憶領域には、ベースバンド信号として与えられる既述の符号ブロックの列が順次書き込まれる。
【０００９】
デュアルポートＲＡＭ１１６の記憶領域にこのようにして書き込まれた個々の符号ブロックは、そのデュアルポートＲＡＭ１１６の記憶領域の内、図９(b)(2)に示すように、読み出しアドレスが更新される順に（列方向に）配置された記憶領域から順次読み出される。
なお、デュアルポートＲＡＭ１１６から読み出された符号語の列を示すビット列については、単に「受信系列」と称し、時点ｔにおける受信信号を（ＩtＱt）と表記することとする。ただし、受信信号（ＩtＱt）は軟判定により多値で与えられてもよいが、ここでは、簡単のためＩt、Ｑtはそれぞれ「０」、「１」の２値で表されると仮定する。
【００１０】
枝メトリック演算部１１２における枝メトリック演算器１２０00、１２０01、１２０10、１２０11は、時点ｔにおける受信信号（ＩtＱt）と（送信端が送信したものと）予め推定される信号（枝信号）である「０」、「１」の組み合わせにかかわる「００」、「０１」、「１０」、「１１」との差分を表す枝メトリック（ハミング距離）λ00(ｔ)〜λ11(ｔ)をそれぞれ下式に基づいて算出する。
【数１】
0003924093.tif 000002
ここに、上式において演算子として用いた「○」字内に文字「＋」が付されてなる記号は排他的論理和演算を意味する。
ＡＣＳ演算部１１３は、枝メトリック演算部１１２からの時点ｔj における枝メトリックとｔ＝０からｔj に先行する直近の時点ｔi までの枝メトリックの積算値であるパスメトリックとの加算を加算器１２３001、１２３111、１２３101、１２３011、１２３112、１２３002、１２３012、１２３102 により行い、コンパレータ１２４1〜１２４4によって所定の組み合わせで、加算後の値の大小比較を行い、セレクタ１２５1〜１２５4によりメトリックの小さいものを有効なパスメトリックとして選択し、フリップフロップ１２６1〜１２６4に与えることにより、時点ｔi までのパスメトリック値として記憶する。
【００１１】
また、この選択履歴は、パスメモリ１１４に記録される。
このＡＣＳ演算部１１４の具体的な演算について図１０を用いて説明する。
なお、ここでは、送信端に設けられた畳み込み符号器については、符号化率Ｒが「１／２」であり、かつ拘束長Ｋが「３」であるものとし、その具体的な構成は図１２に符号器１３６で示される。
【００１２】
図１０において、状態Ｓ00〜Ｓ11は、送信端に設けられ、かつ図１２に示す符号器１３６に備えられたシフトレジスタ１３６1 の記憶状態「００」〜「１１」を表す。
すなわち、送信端において畳み込み符号化の対象となる送信データである「０」、「１」信号は、順次シフトレジスタ１３６1 に入力され、所定の排他的論理和の演算がなされ、時点ｔにおいて（ＩtＱt）の組み合わせからなる送信信号が出力され、変調等の処理が施されてから受信端に送信される。
【００１３】
ここで、シフトレジスタの動作に着目すると、入力データに応じてその記憶状態は初期値「００」から「１０」（データ「１」の入力によりシフトレジスタには新たに「１」が記憶されると共に、第一の初期データ「０」が消去）、更なる入力に応じて「１１」（さらにデータ「１」の入力によりシフトレジスタには新たに「１」が記憶されると共に、第二の初期データの「０」が消去）等のように変化することとなり、結局シフトレジスタの記憶状態は「００」〜「１１」の４通りをとり得ることとなるので、送信端のシフトレジスタの状態はＳ00〜Ｓ11の４通りをとり得る。
【００１４】
さて、図１０は、受信側において、送信端の状態（Ｓ00〜Ｓ11）の遷移を推定していく過程を示した一般にトレリス線図と称されるものであり、ＡＣＳ演算部１０３においては、このトレリス線図に従ったパスメトリックの演算が行われる。
なお、各状態からの遷移先が２通りの状態に限られている（図１０(a) における矢印参照）のは、前述したシフトレジスタの性質により、記憶しているデータは入力データに応じて１つずつ入れ替わることによる。
【００１５】
また、図において実践および点線で表された矢印上に付した「００」〜「１１」は、送信端のシフトレジスタの状態が矢印の方向に遷移する際に受信するはずの信号であり、前述の予め推定される信号（枝信号）に対応するものである。
ＡＣＳ演算部１１３のフリップフロップ１２６1〜１２６4は、それぞれ状態Ｓ00〜Ｓ11についてパスメトリックを記憶するものであり、例えば、時点ｔ＝３における枝メトリックλ00(３)、λ11(３)が枝メトリック演算部１２０00、１２０11から与えられると、加算器１２３001 によって、時点ｔ＝２における状態Ｓ00についてのパスメトリック（フリップフロップ１２６1 に記憶されている値）と枝メトリックλ00(３)とを加算し、加算器１２３112 によって、時点ｔ＝２における状態Ｓ01についてのパストメトリック（フリップフロップ１２６3 に記憶されている値）と枝メトリックλ11(３)とを加算し、双方の加算結果をコンパレータ１２４1 で大小比較し、小なるものをセレクタ１２５1 に選択させ、選択した値をｔ＝３におけるパストメトリックとしてフリップフロップ１２６1 に記憶させると共に、パスメモリ１１４には、選択した方の状態（ｔ＝２におけるＳ00またはＳ01）を示す前状態（ここでは、Ｓの添え字である「００」、「０１」とする。）を時点ｔ＝３における状態Ｓ00を示すアドレス「００」に、前状態として最適なものとして記憶させる（以降ｔ＝４における状態Ｓ00の前状態についても同様に時点ｔ＝４におけるアドレス「００」に記憶され、各時点毎に各状態についての前状態番号が記憶されることとなる。）。
【００１６】
すなわち、ｔ＝０における状態Ｓ00から出発し、ｔ＝３における状態Ｓ00に至る全てのルートを考慮したパスメトリックの演算が行われ、異なる２つの状態（この場合Ｓ00、Ｓ01）から同一の状態（この場合Ｓ00）に至る場合には、よりパストメトリックの小さいものが確からしいルートとして選択され、その値がフリップフロップ１２６1 にｔ＝３におけるＳ00についてのパスメトリックとして記憶され、以後のパスメトリックの演算に用いられる。
【００１７】
なお、この選択により、不要なパスメトリックの演算が省略され、より効率的な演算が行われ、各時点の各状態に至る状態遷移ルートはそれぞれ一通りに選択されていくこととなる。
【００１８】
最尤判定部１１５では、シフトレジスタ１２８は、既述の符号ブロック毎に初期化され、パスメモリ１１４の出力である復号結果を順次取り込んでパスメモリ１１４へ読み出しアドレスとして与える。
また、カウンタ１３１は、後続する時点ｔが到来するたびに計数値をデクリメントする動作を符号ブロック毎にサイクリックに行う。
【００１９】
パスメモリ１１４は、セレクタ１２５1〜１２５4によって上述したように時点毎に並行して書き込まれた各状態Ｓ00〜Ｓ11についての前状態番号の内、カウンタ１３１によって第一の読み出しポートに与えられるアドレスに従った時点に対応し、かつシフトレジスタ１２８によって第二の読み出しポートに与えられるアドレス（「００」〜「１１」）に対応する状態Ｓ00〜Ｓ11についての前状態番号を出力する。
【００２０】
この出力は、シフトレジスタ１２８に与えられると共に、その上位１ビットは復号結果としてトレーメモリ１２９に順次格納される。
アドレスコントローラ１３０は、トレースメモリ１２９に対して上述した復号結果が書き込まれる記憶領域の順序と逆順の記憶領域の列を示すアドレスを生成する。
【００２１】
トレースメモリ１２９は、そのアドレスで示される記憶領域に先行して格納された復号結果を順次読み出すことによって、伝送情報を復元する。
すなわち、ベースバンド信号として与えられた符号ブロックの列には、送信端で行われたインタリーブ処理と反対のデインタリーブ処理がデインタリーブ部１１１によって施され、かつ枝メトリック演算部１１２、ＡＣＳ演算部１１３、パスメモリ１１４および最尤判定部１１５の連係の下でビタビアルゴリズムに基づく効率的なトレースバック処理（図１０(b))および最尤判定処理が施される。
【００２２】
したがって、高い伝送速度および伝送品質が要求される無線伝送系では、伝送帯域が必ずしも十分には広くなくてもハードウエアの規模や消費電力が小さく抑えられ、かつ所望の符号化利得が安定に得られる。
図１１は、ビタビ復号器が搭載された受信部の他の構成例を示す図である。
本図に示す受信部と図８に示す受信部との構成の相違点は、枝メトリック演算部１１２に代えて枝メトリック演算部１１２Ａが備えられ、ＡＣＳ演算部１１３に代えてＡＣＳ演算部１１３Ａが備えられた点にある。
【００２３】
また、枝メトリック演算部１１２Ａと図８に示す枝メトリック演算部１１２との構成の相違点は、枝メトリック演算器１２０00、１２０10、１２０01、１２０11の全ての出力に直結された４つの入力を個別に有し、かつ出力がＡＣＳ演算部１１３Ａの対応する入力に個別に接続されたセレクタ１２１11、１２１12、１２１21、１２１22と、ＡＣＳ演算部１１３Ａの読み出しアドレス入力に直結された２ビットの出力を個別に有する前状態カウンタ１２２1、１２２2と、前状態カウンタ１２２1 の出力とセレクタ１２１11、１２１12の選択入力との間に配置された符号器１３２1 と、前状態カウンタ１２２2 の出力とセレクタ１２１21、１２１22の選択入力との間に配置された符号器１３２2 と、符号器１３２1 が有する２つの出力とセレクタ１２１12の対応する選択入力との間に個別に配置されたインバータ１３３11、１３３12と、符号器１３２2 が有する２つの出力とセレクタ１２１21の対応する選択入力との間に個別に配置されたインバータ１３３21、１３３22とが備えられた点にある。
【００２４】
さらに、ＡＣＳ演算部１１３Ａと図８に示すＡＣＳ演算部１１３との構成の相違点は、上述したセレクタ１２１11、１２１12、１２１21、１２１22の出力に一方の入力がそれぞれ接続された加算器１２３11、１２３12、１２３21、１２３22が加算器（１２３001、１２３002)、(１２３011、１２３012)、(１２３101、１２３102)、(１２３111、１２３112)に代えて備えられ、コンパレータ１２４3、１２４4、セレクタ１２５3、１２５4 およびフリップフロップ１２６1〜１２６4が備えられず、コンパレータ１２４1 およびセレクタ１２５1 の一方の入力には加算器１２３11の出力が接続され、コンパレータ１２４1 およびセレクタ１２５1 の他方の入力には加算器１２３21の出力が接続され、コンパレータ１２４2 およびセレクタ１２５2 の一方の入力には加算器１２３12の出力が接続され、コンパレータ１２４2 およびセレクタ１２５2 の他方の入力には加算器１２３22の出力が接続され、セレクタ１２５1、１２５2 の一方の出力と加算器１２３11、１２３12、１２３21、１２３22の他方の入力との間には、図８に示すフリップフロップ１２６1 〜１２６4 に代わるパスメトリックメモリ１２６Ａが配置され、そのパスメトリックメモリ１２６Ａの第一の書き込みアドレス入力とパスメモリ１１４の第一の書き込みポートのアドレス入力とに出力が接続された状態カウンタ１３４1 が備えられ、パスメトリックメモリ１２６Ａの第二の書き込みアドレス入力とパスメモリ１１４の第二の書き込みポートのアドレス入力とに接続された状態カウンタ１３４2 が備えられた点にある。
【００２５】
符号器１３２1 は、最終段として配置され、かつ第一および第二の入力がそれぞれ前状態カウンタ１２２1 の第一の出力および第二の出力に接続されると共に、第三の入力に一定の論理値「０」が与えられた排他的論理和ゲート１３５11と、この排他的論理和ゲート１３５11と共に最終段として配置され、第二の入力が前状態カウンタ１２２1 の第二の入力に接続され、かつ第二の入力に一定の論理値「０」が与えられた排他的論理和ゲート１３５12とから構成される。
【００２６】
符号器１３２2 は、最終段として配置され、かつ第一および第二の入力がそれぞれ前状態カウンタ１２２2 の第一の出力および第二の出力に接続されると共に、第三の入力に一定の論理値「１」が与えられた排他的論理和ゲート１３５21と、この排他的論理和ゲート１３５21と共に最終段として配置され、第二の入力が前状態カウンタ１２２2 の第二の入力に接続され、かつ第二の入力に一定の論理値「１」が与えられた排他的論理和ゲート１３５22とから構成される。
【００２７】
このような構成の従来例では、枝メトリック演算部１１２Ａに備えられた前状態カウンタ１２２1 は、ＡＣＳ演算部１１３Ａによってパスメトリックを求めようとする時点に先行する時点の状態である前状態Ｓ00、Ｓ10、Ｓ01、Ｓ11の内、状態Ｓ00、Ｓ10にそれぞれ対応する２ビットの前状態番号を所定の速度で「００」、「１０」、「００」、…と交互に反復して出力する。
【００２８】
また、前状態カウンタ１２２2 は、上述した４つの状態Ｓ00、Ｓ10、Ｓ01、Ｓ11の内、状態Ｓ01、Ｓ11にそれぞれ対応する２ビットの前状態番号を同じ速度で「０１」、「１１」、「０１」、…と交互に反復して出力する。
なお、上述した速度は、枝メトリック演算器１２０00、１２０10、１２０01、１２０11がそれぞれ枝メトリックを算出する速度の２倍の速度に予め設定される。
【００２９】
符号器１３２1、１３２2およびインバータ１３３11、１３３12、１３３21、１３３22は、それぞれ前状態カウンタ１２２1、１２２2によって時系列の順に交互に与えられる４通りの状態と、後続して与えられた受信系列の値が「０」と「１」とである場合にそれぞれ対応する枝番号（ここでは、簡単のため、符号化率Ｒが「１／２」であり、かつ拘束長Ｋが「３」である畳み込み符号に適応すると仮定する。）を生成する。
【００３０】
セレクタ１２１11、１２１12、１２１21、１２１22は、枝メトリック演算器１２０00、１２０10、１２０01、１２０11によって算出された枝メトリックの内、このような符号系列で示される枝にトレリス線図上で対応する枝メトリックを加算器１２３11、１２３12、１２３21、１２３22に順次与える。
ＡＣＳ演算部１１３Ａでは、状態カウンタ１３４1、１３４2は、前状態カウンタ１２２1、１２２2が前状態番号を更新した時点に対して、加算器１２３11、１２３12、１２３21、１２３22の入力端からコンパレータ１２４1、１２４2、セレクタ１２５1、１２５2およびパスメトリックメモリ１２６Ａを介してこれらの加算器１２３11、１２３12、１２３21、１２３22の入力端に至る閉ループの伝搬遅延時間（演算所要時間）にほぼ等しい時間が経過する度に、トレリス線図上の各状態Ｓ00〜Ｓ11を示す状態番号を出力する。
【００３１】
また、加算器１２３11、１２３12、１２３21、１２３22は、前状態カウンタ１２２1、１２２2によってパスメトリックメモリ１２６Ａに与えられたアドレスに対応する前状態でパスメトリックと枝メトリック演算部１１２Ａが与える枝メトリックとを加算する。コンパレータ１２４1、１２４2は、それらの加算の結果の大小を比較し、小なるものを状態カウンタ１３４1、１３４2から与えられるアドレスに従って、パスメトリックメモリ１２６Ａに各状態のパスメトリックとして記憶させ、パスメモリ１１４には、各時点毎にその選択履歴を記憶させる。
【００３２】
したがって、図８に示すビタビ復号器は、同時に４つの状態についてパスメトリックおよび選択履歴を得るために加算器、コンパレータ等が多数必要となるのに対し、図１１に示すビタビ復号器は、各状態についてのパスメトリック等の演算を前状態カウンタ１２２1、１２２2および状態カウンタ１３４1、１３４2に同期して時分割処理を行うことにより、同一部材を共有し装置を簡略することができる。
【００３３】
【発明が解決しようとする課題】
ところで、上述した各従来例では、パスメモリ１１４によって得られる復号結果は、既述のトレースバックの結果として得られるために、送信端から伝送路に送出された順序に対して逆順のビット列として得られる。
したがって、最尤判定部１１５には、このようなビット列の順序をさらに逆順とする処理を行うために、トレースメモリ１２９とアドレスコントローラ１３０とが備えられ、これらのトレースメモリ１２９とアドレスコントローラ１３０とはハードウエアの規模が大きくなる要因となっていた。
【００３４】
さらに、このような処理には、そのトレースメモリ１２９に固有のアクセス時間だけではなく、ＡＣＳ演算部１１３、１１３Ａおよび最尤判定部１１５に固有の伝搬遅延時間や応答時間に適応し、かつトレースメモリ１２９の個々の記憶領域に対して確実に書き込みと読み出しとが行われるべき時点の差に相当する時間を要する。
【００３５】
しかし、このような時間は、伝送系の実質的な伝送遅延時間の一部に該当する。
したがって、枝メトリック演算部１１２、１１２Ａ、ＡＣＳ演算部１１３、１１３Ａ、パスメモリ１１４および最尤判定部１１５は、高い伝送速度が要求されるほど、高速のデバイスで構成されなければならなかった。
【００３６】
さらに、このような高速のデバイスは、一般に、低速のデバイスに比べて大きな電力を消費する。
したがって、特に、携帯型の通信端末装置のような機器については、高密度実装と熱設計とにかかわる制約があるために、所望の軽量化、小型化、低廉化および連続運転時間は、何らかの仕様の変更や性能の低下が許容されなければ実現が困難であった。
【００３７】
本発明は、伝送品質が低下することなく、ハードウエアの構成の簡略化が達成されるビタビ復号器および送信装置を提供することを目的とする。
【００３８】
【課題を解決するための手段】
図１は、第１〜第５の発明の原理ブロック図である。
【００３９】
第１の発明のビタビ復号器は、伝送情報が木符号化されてなる個々の符号ブロックがその符号ブロックに含まれるビット列の時系列に対する順序が反対に設定された符号語として与えられ、この符号語が与えられる時系列の順に、その木符号化に供された符号器が時点ｔj でとり得る個々の状態Ｓj からこの時点ｔj に先行する時点ｔi でとり得る状態Ｓi に至る全ての枝に対応した枝メトリックを算出する枝メトリック算出手段１１と、枝メトリック算出手段１１によって算出された枝メトリックにその枝メトリックが算出された時系列の順にＡＣＳ演算を施し、生き残りパスの列として伝送情報を復元するＡＣＳ演算手段１２とを備えたことを特徴とする。
【００４０】
第２の発明は、第１の発明のビタビ復号器において、伝送情報の木符号化の過程で符号器がとり得る状態が時系列の逆順に予め格納された記憶手段２１を備え、枝メトリック算出手段１１は、記憶手段２１に時系列の逆順に格納された状態に個別に適応した枝について枝メトリックを算出することを特徴とする。
【００４１】
第３の発明は、第１の発明のビタビ復号器において、木符号化の過程で符号器が時系列の順にとる状態をその時系列の逆順に模擬する局部符号化手段３１を備え、枝メトリック算出手段１１は、局部復号化手段３１によって模擬された状態に個別に適応した枝について枝メトリックを算出することを特徴とする。
【００４２】
第４の発明は、第１ないし第３の発明の何れか一の発明のビタビ復号器において、受信系列として与えられた符号ブロックにその符号ブロックに含まれるビット列の時系列に対する順序を反対に設定する反転処理を施して符号語を生成し、その符号語を枝メトリック算出手段１１に与える前置処理手段４１を備えたことを特徴とする。
【００４３】
第５の発明のビタビ復号器は、受信系列として伝送情報が木符号化されてなる個々の符号ブロックが与えられ、この符号ブロックに対し、符号器が搭載された送信端で行われたインタリーブ処理に適応するデインタリーブ処理に併せて、符号ブロックに含まれるビット列の時系列に対する順序を反対に設定する反転処理を施すことによって符号語を生成する前置処理手段４１と、前置処理手段４１が生成した符号語が与えられ、この符号語が与えられる時系列の順に、その木符号化に供された符号器が時点ｔj でとり得る個々の状態Ｓj からこの時点ｔj に先行する時点ｔi でとり得る状態Ｓi に至る全ての枝に対応した枝メトリックを算出する枝メトリック算出手段１１と、枝メトリック算出手段１１によって算出された枝メトリックにその枝メトリックが算出された時系列の順にＡＣＳ演算を施し、生き残りパスの列として伝送情報を復元するＡＣＳ演算手段１２とを備えたことを特徴とする。
【００４４】
第６の発明の送信装置は、伝送情報を分割し、その伝送情報を示す情報ブロックの列を生成する分割処理手段５１と、分割処理手段５１によって生成された情報ブロックの列を個別に木符号化し、符号語の列を生成する符号化手段５２と、符号化手段５２によって生成された符号語の列について、個々の符号語に含まれるビット列の時系列に対する順序を反対に設定することによって送信系列を生成し、その送信系列を送信する順序反転処理手段５３とを備えたことを特徴とする。
【００４５】
第７の発明の送信装置は、伝送情報を分割し、その伝送情報を示す情報ブロックの列を生成する分割処理手段５１と、分割処理手段５１によって生成された情報ブロックの列を個別に木符号化し、符号語の列を生成する符号化手段６１と、符号化手段６１によって生成された符号語の列について、個々の符号語に含まれるビット列の時系列に対する順序を反対に設定する反転処理に併せて、インタリーブ処理を施すことによって送信系列を生成し、その送信系列を送信する順序反転処理手段６２とを備えたことを特徴とする。
【００４６】
第１の発明のビタビ復号器では、枝メトリック算出手段１１には、伝送情報が木符号化されてなる個々の符号ブロックがその符号ブロックに含まれるビット列の時系列に対する順序が反対に設定された符号語として与えられる。
さらに、枝メトリック算出手段１１は、この符号語が与えられる時系列の順に、その木符号化に供された符号器が時点ｔj でとり得る個々の状態Ｓj からこの時点ｔj に先行する時点ｔi でとり得る状態Ｓi に至る全ての枝に対応した枝メトリックを算出する。ＡＣＳ演算手段１２は、このようにして枝メトリックが算出された時系列の順にこれらの枝メトリックにＡＣＳ演算を施し、生き残りパスの列を得る。
【００４７】
すなわち、枝メトリック算出手段１１およびＡＣＳ演算手段１２は、上述した符号器によって生成され得る符号系列を示すトレリス線図が時系列に対して反転することによって得られる逆トレリス線図に適応し、かつビタビアルゴリズムに基づく復号化処理を連係して行う。
したがって、個々の符号ブロックについては、符号器の状態が符号化の開始と完了との各時点において共に全零状態その他の既知の初期状態に確実に設定される限り、既述の通りに含まれるビット列の時系列に対する順序が反対に設定された符号語として与えられる場合であっても正常に復号化処理が行われると共に、この復号化の対称となる伝送情報は上述した生き残りパスの列として時系列に対する対応関係が反転することなく復元される。
【００４８】
第２の発明のビタビ復号器では、第１の発明のビタビ復号器において、記憶手段２１には、伝送情報の木符号化の過程で符号器がとり得る状態が時系列の逆順に予め格納される。枝メトリック算出手段１１は、このように記憶手段２１に時系列の逆順に格納された状態に個別に適応した枝について枝メトリックを算出する。
【００４９】
すなわち、逆トレリス線図が予め定義される限り、枝メトリックが算出されるべき枝はシーケンシャル回路によって何ら演算が行われることなく記憶手段２１の応答性の範囲で高速に得られ、その記憶手段２１には、適用されるべき符号化の形態が変化し、あるいは複数である場合であってもその符号化の形態に適応した枝が格納され得るので、復号化の効率に併せて、構成の柔軟性が高められる。
【００５０】
第３の発明のビタビ復号器では、第１の発明のビタビ復号器において、局部符号化手段３１は、木符号化の過程で符号器が時系列の順にとる状態をその時系列の逆順に模擬する。枝メトリック算出手段１１は、このように模擬された状態に個別に適応した枝について枝メトリックを算出する。
すなわち、枝メトリックが算出されるべき枝は、実際に適用された符号器の時系列に対する応答に対して可逆的な応答を直列に行う局部符号化手段３１の主導の下で与えられる。
【００５１】
したがって、ＡＣＳ演算手段１２は局部符号化手段３１および枝メトリック算出手段１１の応答性の範囲で直列にＡＣＳ演算を行うことができ、そのＡＣＳ演算が並列に行われる場合に比べて、ＡＣＳ演算手段１２の構成の簡略化が可能となる。
【００５２】
第４の発明のビタビ復号器では、第１ないし第３の発明の何れか一の発明のビタビ復号器において、前置処理手段４１は、受信系列として与えられた符号ブロックにその符号ブロックに含まれるビット列の時系列に対する順序を反対に設定する反転処理を施して符号語を生成し、その符号語を枝メトリック算出手段１１に与える。
【００５３】
すなわち、枝メトリック算出手段１１は枝メトリックが参照されるべき符号語が伝送路を介して直接与えられない場合であってもその枝メトリックを算出することができるので、この伝送路を介して対向する送信端との機能分散の形態の如何にかかわらず、受信端に対する第１ないし第３の発明のビタビ復号器の適用が可能となる。
【００５４】
第５の発明のビタビ復号器では、前置処理手段４１は、受信系列として与えられた符号ブロックに、符号器が搭載された送信端で行われたインタリーブ処理に適応するデインタリーブ処理に併せて、反転処理を施す。
これらのデインタリーブ処理および反転処理は、一般に、受信系列（符号ブロック）の書き込みと読み出しに供されるメモリに対して与えられ、その書き込みと読み出しとの双方あるいは何れか一方の対象となるべき記憶領域を示すアドレスの順列に応じて一括して達成される。
【００５５】
したがって、送信端においてインタリーブ処理が行われる伝送系であっても、受信端では、そのインタリーブ処理に適応したデインタリーブ処理に供される手段が共用されることによって、構成が複雑化することなく本発明のビタビ復号器の適用が可能となる。
第６の発明にかかわる送信装置では、分割処理手段５１は伝送情報を分割することによって、その伝送情報を示す情報ブロックの列を生成し、かつ符号化手段５２はこれらの情報ブロックの列を個別に木符号化することによって、符号語の列を生成する。順序反転処理手段５３は、このようにして生成された符号語に個別に含まれるビット列の時系列に対する順序を反対に設定することによって送信系列を生成し、その送信系列を送信する。
【００５６】
すなわち、順序反転手段５３は、第４の発明のビタビ復号器において前置処理手段４１によって行われるべき反転処理に等価な処理を行うので、受信端には、その受信端のハードウエアの規模が増加することなく第１ないし第３の発明の何れか一の発明のビタビ復号器の搭載が可能となる。
第７の発明の送信装置では、分割処理手段５１は伝送情報を分割することによって、その伝送情報を示す情報ブロックの列を生成し、かつ符号化手段６１はこれらの情報ブロックの列を個別に木符号化することによって、符号語の列を生成する。順序反転処理手段６２は、このようにして生成された符号語に個別に含まれるビット列の時系列に対する順序を反対に設定する反転処理に併せて、インタリーブ処理を施すことによって送信系列を生成し、その送信系列を送信する。
【００５７】
ところで、順序反転手段６２によって行われる反転処理とインタリーブ処理とは、第５の発明のビタビ復号器において前置処理手段４１によって行われるべき反転処理とデインタリーブ処理とに対して、それぞれ等価な処理と可逆的な処理とに相当する。
さらに、これらの反転処理およびインタリーブ処理は、一般に、送信系列（符号ブロック）の書き込みと読み出しに供されるメモリに対して与えられ、そのメモリの書き込みと読み出しとの双方あるいは何れか一方の対象となるべき記憶領域を示すアドレスの順列に応じて一括して行われる。
【００５８】
したがって、ハードウエアの構成が複雑化することなく、第５の発明のビタビ復号器が搭載された受信端に適応する送信系が安価に実現される。
【００５９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態について詳細に説明する。
【００６０】
図３は、第１、第４、第５の発明に対応した実施形態を示す図である。
図において、図８に示すものと構成が同じものについては、同じ符号を付与して示し、ここでは、その説明を省略する。
本実施形態と図８に示す従来例との構成の相違点は、デインタリーブ部１１１に代えてデインタリーブ部７１が備えられ、ＡＣＳ演算部１１３に代えてＡＣＳ演算部７２が備えられ、最尤判定部１１５に代えて最尤判定部７３が備えられた点にある。
【００６１】
デインタリーブ部７１とデインタリーブ部１１１との相違点は、カウンタ１１７Ｒに代えてカウンタ７４が備えられた点にある。
また、ＡＣＳ演算部７２では、初段に配置された加算器(１２３001、１２３002)、(１２３011、１２３012)、(１２３101、１２３102)、(１２３111、１２３112)の一方の入力は、図８に示す従来例と同様にして、それぞれ枝メトリック演算部１１２に備えられた枝メトリック演算器１２０00、１２０01、１２０10、１２０11の出力に接続される。
【００６２】
しかし、これらの加算器（１２３001、１２３002)、(１２３011、１２３012)、(１２３101、１２３102)、(１２３111、１２３112)については、本実施形態では、後述する「逆トレリス線図」との明確な対応付けをはかるために、加算器１２３001、１２３111、１２３112、１２３002、１２３011、１２３101、１２３102、１２３012 の順に並べて示すこととする。
【００６３】
ＡＣＳ演算部７２とＡＣＳ演算部１１３との相違点は、コンパレータ１２４1 およびセレクタ１２５1 の一方の入力に加算器１２３111 の出力に代わる加算器１２３112 の出力が接続され、コンパレータ１２４2 およびセレクタ１２５2 の一方の入力に加算器１２３101 の出力に代わる加算器１２３011 の出力が接続され、コンパレータ１２４2 およびセレクタ１２５2 の他方の入力に加算器１２３011 の出力に代わる加算器１２３102 の出力が接続され、コンパレータ１２４3 およびセレクタ１２５3 の一方の入力に加算器１２３112 の出力に代わる加算器１２３111 の出力が接続され、コンパレータ１２４4 およびセレクタ１２５4 の一方の入力に加算器１２３012 の出力に代わる加算器１２３101 の出力が接続され、コンパレータ１２４4 およびセレクタ１２５4 の他方の入力に加算器１２３102 の出力に代わる加算器１２３012 の出力が接続され、フリップフロップ１２６2 の出力が加算器１２３101、１２３011の他方の入力に代わる加算器１２３112、１２３002の他方の入力に接続され、フリップフロップ１２６3 の出力が加算器１２３112、１２３002の他方の入力に代わる加算器１２３011、１２３101の他方の入力に接続された点にある。
【００６４】
最尤判定部７３と最尤判定部１１５との相違点は、トレースメモリ１２９およびアドレスコントローラ１３０が備えられず、パスメモリ１１４の出力に直接伝送情報が得られる点にある。
なお、本実施形態と図１に示すブロック図との対応関係については、枝メトリック演算部１１２は枝メトリック算出手段１１に対応し、ＡＣＳ演算部７２はＡＣＳ演算手段１２に対応し、デインタリーブ部７１は前置処理手段４１に対応する。
【００６５】
デインタリーブ部７１では、カウンタ１１７W は、図８に示す従来例と同様にして書き込みアドレスを生成し、その書き込みアドレスをデュアルポートＲＡＭ１１６に与える。
したがって、デュアルポートＲＡＭ１１６には、図４(1) に示すように、ベースバンド信号として与えられた符号ブロックの列が従来列と同じ順序（図９(1))で順次書き込まれる。
【００６６】
しかし、カウンタ７４は、図８に示すカウンタ１１７R によって行われる計数とは逆方向の計数を行い、その計数の結果である計数値を読み出しアドレスとしてデュアルポートＲＡＭ１１６に与える。
【００６７】
したがって、デインタリーブ部７１（デュアルポートＲＡＭ１１６）の出力には、図８に示すデインタリーブ部１１１の出力に得られる符号ブロックの列とは時系列に対する順序が反対である符号ブロックの列（以下、「逆転符号ブロック」という。）が得られる（図４(2))。
また、枝メトリック演算部１１２では、その逆転符号ブロックに応じて従来例と同様にして枝メトリックを求める。
【００６８】
ＡＣＳ演算部７２では、加算器１２３001、１２３111、１２３112、１２３002、１２３011、１２３101、１２３102、１２３012 と、コンパレータ１２４1〜１２４4およびセレクタ１２５1〜１２５4の各入力との間の結線に応じて、図５(a) に示すように、図１０(a) に示すトレリス線図が時刻ｔに対して逆の順に配置されてなる「逆トレリス線図」に適応した回路が形成される。
【００６９】
したがって、パスメモリ１１４には、時系列に対して従来とは逆の順序で選択履歴（前状態番号等）が記憶される。
最尤判定部７３では、時系列に対して従来とは逆の順序でパスメモリ１１４に記憶された選択履歴（前状態番号等）をカウンタ１３１、シフトレジスタ１２８によって指定されるアドレスにしたがって読み出すことにより、トレースバックを行うので、パスメモリ１１４の出力には伝送情報が正規の順で得られる。
【００７０】
すなわち、デインタリーブ処理に供されるデュアルポートＲＡＭ１１６の読み出しアドレスが更新される順序が反対に設定され、かつ構成が枝メトリック演算部１１２とは大幅には異ならないＡＣＳ演算部７２との連係の下で上述した逆トレリス線図に適応したビタビアルゴリズムに基づくトレースバック（図５(b))が確実に行われる。
【００７１】
したがって、最尤判定部７３は従来例に比べてトレースメモリ１２９およびアドレスコントローラ１３０が備えられることなく構成され、そのトレースメモリ１２９で生じ得た遅延を伴うことなく効率的に復号処理が行われる。
図６は、第２、第３の発明に対応した実施形態を示す図である。
図において、図３および図１１に示すものと機能および構成が同じものについては、同じ符号を付与して示し、ここでは、その説明を省略する。
【００７２】
本実施形態と図１１に示す従来例との構成の相違点は、枝メトリック演算部１１２Ａに代えて枝メトリック演算部９１が備えられ、かつＡＣＳ演算部１１３Ａに代えてＡＣＳ演算部９２が備えられ、図３に示すデインタリーブ部７１と最尤判定部７３とがそれぞれデインタリーブ部１１１と最尤判定部１１５とに代えて備えられた点にある。
【００７３】
枝メトリック演算部９１と図１１に示す枝メトリック演算部１１２Ａとの構成の相違点は、符号器１３２1、１３２2に代えて符号器９３1、９３2が備えられ、前状態カウンタ１２２1、１２２2に代えて前状態カウンタ９４1、９４2が備えられた点にある。
ＡＣＳ演算部９２と図１１に示すＡＣＳ演算部１１３Ａとの構成の相違点は、状態カウンタ１３４1、１３４2に代えて状態カウンタ９５1、９５2が備えられた点にある。
【００７４】
符号器９３1 と符号器１３２1 との構成の相違点は、排他的論理和ゲート１３５11、１３５12が有する２つの出力が、セレクタ１２１11の選択入力およびインバータ１３３11、１３３12の入力に反対の組み合わせで接続された点にある。
また、符号器９３2 と符号器１３２2 との構成の相違点は、排他的論理和ゲート１３５21、１３５22が有する２つの出力が、セレクタ１２１21の選択入力およびインバータ１３３21、１３３22の入力に反対の組み合わせで接続された点にある。
【００７５】
また、本実施形態と図１に示すブロック図との対応関係については、枝メトリック演算器１２０00、１２０01、１２０10、１２０11およびセレクタ１２１11、１２１12、１２１21、１２１22が枝メトリック算出手段１１に対応し、ＡＣＳ演算部９２がＡＣＳ演算手段１２に対応し、符号器９３1、９３2および前状態カウンタ９４1、９４2が局部符号化手段３１に対応する点を除いて、図３に示す実施形態における対応関係と同じである。
【００７６】
以下、本実施形態の動作を説明する。
符号器９３1、９３2は、上述したように、出力がセレクタ１２１11、１２１22およびインバータ１３３11、１３３12、１３３21、１３３22に対してビット単位に反対に接続されるために、図５(a) に示す逆トレリス線図に適応し、かつ図１１に示す畳み込み符号器１３２1、１３２2によってそれぞれ生成される符号系列を時系列に対して逆の順に示す符号系列（以下、「逆順符号列」という。）を出力する。
【００７７】
また、前状態カウンタ９４1、９４2は、この逆トレリス線図に適合した状態番号の列((「００」、「０１」、「０１」、…）、（「１０」、「１１」、「１０」、…))を反復して出力する。
さらに、状態カウンタ９５1、９５2は、同様に逆トレリス線図に適応した計数値の列((「００」、「１０」、「００」、…）、（「０１」、「１１」、「０１」、…))を反復して出力する。
【００７８】
枝メトリック演算部９１およびＡＣＳ演算部９２の構成要素の内、これらの符号器９３1、９３2、前状態カウンタ９４1、９４2および状態カウンタ９５1 、９５2 以外の各部は、それぞれ図１１に示す従来例と同様にして連係し、かつ上述した逆順符号列に応じて時分割方式により共用されると共に、既述の処理(2) を行う。
【００７９】
したがって、枝メトリック演算部９１およびＡＣＳ演算部９２は、図３に示す実施形態に比べて、小規模のハードウエアで構成され、かつ同図に示す枝メトリック演算部１１２およびＡＣＳ演算部７２によって既述の通りに行われる処理と等価な処理を行うことができる。
【００８０】
なお、本実施形態では、符号器９３1、９３2によって上述した逆順符号列が生成されているが、このような逆順符号列は、これらの符号器９３1、９３2が時系列の順に行う応答と等価な応答を行い、かつ図１に示す記憶手段２１に相当するＲＯＭその他の如何なる回路によって生成されてもよい。
また、上述した各実施形態では、従来例においてトレースメモリ１２９およびアドレスコントローラ１３０の連係の下で行われていた処理は、初段に配置されたデインタリーブ部７１によってデインタリーブ処理と共に一括して行われている。
【００８１】
しかし、送信端において何らインタリーブ処理が行われない伝送系に本発明が適用される場合には、デインタリーブ処理を行うことなく既述の逆転符号ブロックを得る手段は、その送信端に配置され、かつ受信端には備えられなくてもよい。
図７は、第６、第７の発明に対応した実施形態を示す図である。
【００８２】
図において、分割処理部１０１の入力には直列に伝送情報が与えられ、その分割処理部１０１の出力は符号化部１０２を介して時系列順反転処理部１０３の入力に接続される。時系列順反転処理部１０３の出力は、第１〜第３の発明の何れかが適用された受信装置との間に形成された伝送路に接続される。
なお、本実施形態と図２に示すブロック図との対応関係については、分割処理部１０１は分割処理手段５１に対応し、符号化部１０２は符号化手段５２、６１に対応し、時系列順反転処理部１０３は順序反転手段５３、６２に対応する。
【００８３】
以下、本実施形態の動作を説明する。
分割処理部１０１は、上述したように直列に与えられる伝送情報を所定の語長に分割し、かつビタビアルゴリズムに基づく復号化に適応した語長のＴＡビット（ここでは、簡単のため、何れも論理値が「０」であると仮定する。）を付加することによって、情報ブロックの列を生成する。
【００８４】
符号化部１０２は、このような情報ブロックの列に含まれる個々の情報ブロックを上述したビタビアルゴリズムに基づく復号化が可能な畳み込み符号の列に変換する。
時系列順反転処理部１０３は、その畳み込み符号の列に、従来のインタリーブにより「分散」処理を施すと共に、出力データの順序を逆（反転）する処理を行う。
【００８５】
すなわち、図９(a) のインタリーブ処理における読み出しアドレスを「２３」、「１７」、「１１」、「５」、…、「１２」、「６」、「０」とし、従来の出力順に対して反転したものを出力することにより「逆順情報ブロック」を生成し、その逆順情報ブロックを伝送路に送出する。
また、第二の例では、時系列順反転処理部１０３は、インタリーブを行わずにその畳み込み符号の列をブロック毎にそのビット列の順を時系列に対して反対にする処理を施すことによっり「逆順情報ブロック」を生成し、その逆順情報ブロックを伝送路に送出する。
【００８６】
すなわち、本実施形態では、伝送路を介して対向する受信装置（例えば、図３あるいは図６に示す実施形態にかかわる受信系が備えられる。）において、カウンタ７４が与える読み出しアドレスに応じてデインタリーブ部７１が行うべき読み出し順の反転処理が送信に先行して行われる。
したがって、本実施形態によれば、伝送路を介して対向する受信装置は、図３あるいは図６に示すデインタリーブ部７１に代えて図８に示すデインタリーブ部１１１が備えることができ、効率的な復号化が達成される。
【００８７】
一方、上述した第二の例の場合には、受信端に配置されるべき前置処理手段４１が送信端に配置されることにより、受信端のハードウエアのサイズの縮小化がはかられる。
【００８８】
また、このような構成は、受信端が携帯型の端末装置に相当する場合には、本発明は、その端末装置の低廉化、小型化および高信頼化を達成する発明としてきわめて有用である。
なお。上述した各実施形態では、符号化率Ｒが「１／２」であり、かつ拘束長Ｋが「３」である畳み込み符号が適用された伝送系に本発明が適用されているが、符号ブロック毎にトレリス線図が既知の情報として与えられ、かつビタビアルゴリズムに基づく復号化が可能であるならば、本発明は、如何なる符号化率Ｒおよび拘束長Ｋに基づいて生成された畳み込み符号にも適用可能であり、さらに、例えば、
・  情報ブロックの長さｋが時点ｔに対して変化するトレリス符号、
・  時点ｔの関数として符号ブロックが生成される時変トレリス符号、
その他の如何なる木符号が適用された伝送系にも同様にして適用可能である。
【００８９】
さらに、上述した各実施形態では、ワイドバンドＣＤＭＡ方式やＰＤＣ方式の移動通信システムに収容される端末装置に本発明が適用されている。
しかし、本発明は、このような移動通信システムや無線伝送系に限らず、ビタビアルゴリズムに基づいて復号化が可能である符号が適用されるならば、有線伝送系その他の如何なる伝送系にも適用可能である。
【００９０】
【発明の効果】
上述したように第１の発明では、符号器の状態が符号化の開始と完了との各時点において共に全零状態その他の既知の初期状態に確実に設定される限り、伝送情報が時系列との対応関係が反転することなく復元される。
また、第２の発明では、復号化の効率に併せて、構成の柔軟性が高められる。
【００９１】
さらに、第３の発明では、ＡＣＳ演算が並列に行われる場合に比べて、ハードウエアの構成の簡略化がはかられる。
また、第４の発明では、伝送路を介して対向する送信端との機能分担の如何にかかわらず、受信端に対する第１ないし第３の発明の適用が可能となる。
【００９２】
さらに、第５の発明では、送信端において行われるインタリーブ処理に適応したデインタリーブ処理を行うハードウエアの共用の下で、構成が複雑化することなく受信端に対する本発明のビタビ復号器の適用が可能となる。
また、第６の発明では、第１ないし第３の発明が適用された受信端に適応する受信端が小さな規模のハードウエアで実現される。
【００９３】
さらに、第７の発明では、ハードウエアの構成が複雑化することなく、第５の発明が適用された受信端に適応する送信系が安価に実現される。
したがって、発明が適用された伝送系では、機器の標準化、設計、保守および運用にかかわる柔軟性が高められ、かつ性能やサービス品質が低下することなく、ランニングコストの低減および信頼性の向上がはかられる。
【図面の簡単な説明】
【図１】  第１〜第５の発明の原理ブロック図である。
【図２】  第６、第７の発明の原理ブロック図である。
【図３】  第１、第４、第５の発明に対応した実施形態を示す図である。
【図４】  本実施形態におけるデインタリーブ処理部の動作を説明する図である。
【図５】  本実施形態の動作を説明する図である。
【図６】  第２、第３の発明に対応した実施形態を示す図である。
【図７】  第６、第７の発明に対応した実施形態を示す図である。
【図８】  ビタビ復号器が搭載された受信部の構成例を示す図である。
【図９】  インタリーブ処理とデインタリーブ処理との過程を示す図である。
【図１０】  従来例の動作を説明する図である。
【図１１】  ビタビ復号器が搭載された受信部の他の構成例を示す図である。
【図１２】  復号器の構成例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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