(57)【特許請求の範囲】
【請求項１】
電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーにおいて、
第１導電型の半導体材料の基板と、
上記基板上に形成され、互いにほぼ平行で、且つ第１方向に延びる離間された分離領域とを備え、各対の隣接する分離領域間には活性領域があり、そして
上記活性領域の各々は、複数のメモリセルを含み、各メモリセルは、
上記基板に形成された、第２導電型を有する互いに離間された第１及び第２領域を含み、それらの間には上記基板のチャンネル領域が画成され、
又、上記チャンネル領域の少なくとも一部分の上に配置されてそこから絶縁された導電性のフローティングゲートを含み、このフローティングゲートは、該フローティングゲートの側縁から延びる水平に向けられたエッジを含み、そして
更に、少なくとも一部分が上記水平に向けられたエッジに横方向に隣接して配置されてそこから絶縁された導電性の制御ゲートを含む、ように構成されたメモリデバイスのアレー。
【請求項２】
上記メモリセルの各々に対し、上記フローティングゲートの一部分が上記第１領域の一部分の上に配置されてそこから絶縁された請求項１に記載のデバイスのアレー。
【請求項３】
上記基板の表面へと形成された複数のトレンチを更に備え、これらのトレンチは、互いにほぼ平行で、且つ上記第１方向にほぼ垂直な第２方向に上記分離及び活性領域を横切って延び、上記第２領域の各々は、１つのトレンチの下に形成される請求項１に記載のデバイスのアレー。
【請求項４】
上記メモリセルの各々に対し、上記チャンネル領域は、１つのトレンチの側壁にほぼ沿って延びる第１部分と、上記基板の表面にほぼ沿って延びる第２部分とを有する請求項３に記載のデバイスのアレー。
【請求項５】
上記メモリセルの各々に対して、上記チャンネル領域の第１及び第２部分は、互いにほぼ垂直な方向に延びる請求項４に記載のデバイスのアレー。
【請求項６】
上記メモリセルの各々に対し、上記制御ゲートの少なくとも一部分は上記トレンチへと延びる請求項４に記載のデバイスのアレー。
【請求項７】
上記メモリセルの各々に対し、それに含まれる上記第１領域及び上記第２領域を通る方向に平行で、かつ、上記基板の表面に垂直である平面で切った断面において、
上記フローティングゲートは、上記基板の表面にほぼ平行な方向に細長く延び、そして
上記制御ゲートは、上記基板の表面にほぼ垂直な方向に細長く延びる請求項３に記載のデバイスのアレー。
【請求項８】
各活性領域に対し、上記制御ゲートの各々は、隣接する分離領域を横切って延び、そして別の活性領域に配置された制御ゲートの１つに電気的に接続される請求項６に記載のデバイスのアレー。
【請求項９】
上記第１領域の１つの上に各々配置されて電気的に接触される導電性材料の複数のブロックを更に備えた請求項１に記載のデバイスのアレー。
【請求項１０】
上記フローティングゲートの各々は、上記導電性材料のブロックの１つに横方向に隣接して配置されてそこから絶縁される請求項９に記載のデバイスのアレー。
【請求項１１】
上記フローティングゲートの各々は、上記チャンネル領域の１つのほぼ全第２部分上に配置される請求項４に記載のデバイスのアレー。
【請求項１２】
上記フローティングゲートのエッジの各々は、電荷のファウラー−ノルドハイムトンネリングを許す厚みを有する絶縁材料により上記制御ゲートの１つから絶縁される請求項１に記載のデバイスのアレー。
【請求項１３】
上記チャンネル領域の第１部分の各々は、上記フローティングゲートの１つに直接的に向かう方向に延びる請求項４に記載のデバイスのアレー。
【請求項１４】
上記メモリセルは、メモリセルの対として形成され、そしてメモリセルの各対は、それらの間の１つの第２領域を共有する請求項１に記載のデバイスのアレー。
【請求項１５】
上記メモリセルは、メモリセルの対として形成され、そしてメモリセルの各対は、それらの間の１つの第１領域を共有する請求項１に記載のデバイスのアレー。
【請求項１６】
上記メモリセルの各々は、上記フローティングゲート上に配置されて上記導電性材料のブロックに横方向に隣接する絶縁材料層を更に備えた請求項１０に記載のデバイスのアレー。
【請求項１７】
上記絶縁材料層は、窒化シリコンで作られる請求項１６に記載のデバイスのアレー。
【請求項１８】
上記制御ゲートの各々は、
１つのトレンチの側壁に沿って延びてそこから絶縁された第１部分と、
１つのトレンチの底壁に沿って延びてそこから絶縁された第２部分と、
を備えた請求項４に記載のデバイスのアレー。
【請求項１９】
上記制御ゲートの各々は、「Ｌ」字型である請求項１８に記載のデバイスのアレー。
【請求項２０】
上記制御ゲートの各々は、長方形である請求項１８に記載のデバイスのアレー。
【請求項２１】
上記チャンネル領域の各々は、１つのトレンチの底壁にほぼ沿って延びる第３部分を含む請求項１８に記載のデバイスのアレー。
【請求項２２】
上記チャンネル領域の各々は、「Ｓ」字型である請求項２１に記載のデバイスのアレー。
【請求項２３】
上記メモリセルの各々は、上記第２領域上に配置されてそこに電気的接続された第１部分及び上記制御ゲート上に配置されてそこから絶縁された第２部分を有するメタルコンタクトを更に備えている請求項１に記載のデバイスのアレー。
【請求項２４】
上記メモリセルの各々に対し、上記ブロックの導電性材料は金属である請求項９に記載のデバイスのアレー。
【請求項２５】
半導体メモリセルのアレーを形成する方法において、
第１導電型を有する半導体基板上に、互いにほぼ平行で且つ第１方向に延びる離間された分離領域を形成し、各対の隣接する分離領域間には活性領域が設けられ、
上記半導体基板に、第２導電型を有する複数の互いに離間された第１及び第２領域を形成し、上記基板の活性領域における複数のチャンネル領域が、上記第１領域の１つと第２領域の１つとの間に各々延びるように画成され、
１つのチャンネル領域の少なくとも一部分の上に各々配置されてそこから絶縁された導電性材料の複数のフローティングゲートを形成し、各フローティングゲートは、該フローティングゲートの側縁から延びる水平に向けられたエッジを含み、そして
各々の少なくとも一部分が上記水平に向けられたエッジの１つに横方向に隣接して配置されてそこから絶縁された複数の導電性制御ゲートを形成する、
という段階を備えた方法。
【請求項２６】
上記複数の制御ゲートは、互いにほぼ平行であり、そして上記活性及び分離領域を横切って上記第１方向にほぼ垂直の第２方向に延びる請求項２５の記載の方法。
【請求項２７】
上記フローティングゲートの各々は、１つの上記第１領域の一部分の上に配置されてそこから絶縁される請求項２５に記載の方法。
【請求項２８】
上記半導体基板の表面へと複数のトレンチを形成する段階を更に備え、これらのトレンチは、互いにほぼ平行で、且つ上記分離及び活性領域を横切って上記第１方向にほぼ垂直な第２方向に延び、上記第２領域の各々は、１つのトレンチの下に形成される請求項２５に記載の方法。
【請求項２９】
上記チャンネル領域の各々は、１つのトレンチの側壁にほぼ沿って延びる第１部分と、上記基板の表面にほぼ沿って延びる第２部分とを有する請求項２８に記載の方法。
【請求項３０】
上記チャンネル領域の第１及び第２部分は、互いにほぼ垂直な方向に延びる請求項２９に記載の方法。
【請求項３１】
各制御ゲートの少なくとも一部分は、１つのトレンチへと延びるように形成される請求項２９に記載の方法。
【請求項３２】
上記制御ゲート各々の形成は、１つのトレンチの側壁に沿って延びてそこから絶縁される第１部分と、１つの水平に向けられたエッジに横方向に隣接して配置されてそこから絶縁された第２部分とを有する導電性材料のスペーサを形成することを含む請求項２９に記載の方法。
【請求項３３】
上記半導体メモリセルに含まれる上記第１領域及び上記第２領域を通る方向に平行で、かつ、上記基板の表面に垂直である平面で切った断面において、
上記フローティングゲートの各々は、上記基板の表面にほぼ平行な方向に細長く延び、そして
上記制御ゲートの各々は、上記基板の表面にほぼ垂直な方向に細長く延びる請求項２８に記載の方法。
【請求項３４】
互いにほぼ平行であって、且つ上記活性及び分離領域を横切って上記第１方向にほぼ垂直な第２方向に延びる導電性材料の複数のブロックを形成する段階を更に備え、これら導電性材料ブロックの各々は、幾つかの第１領域の上に配置されそしてそれと電気的接触される請求項２５に記載の方法。
【請求項３５】
上記フローティングゲートの各々は、上記導電性材料ブロックの１つに横方向に隣接して配置されてそこから絶縁された請求項３４に記載の方法。
【請求項３６】
上記フローティングゲートの各々は、１つのチャンネル領域のほぼ第２部分全体の上に形成されてそこから絶縁される請求項２９に記載の方法。
【請求項３７】
上記フローティングゲートエッジの各々と、それに隣接する制御ゲートとの間に、電荷のファウラー−ノルドハイムトンネリングを許す厚みを有する絶縁材料形成する段階を更に備えた請求項２５に記載の方法。
【請求項３８】
上記チャンネル領域の第１部分の各々は、上記フローティングゲートの１つに直接的に向かう方向に延びる請求項２９に記載の方法。
【請求項３９】
上記フローティングゲートの各々の上に配置され且つ上記導電性材料ブロックの１つに横方向に隣接する絶縁材料層を形成する段階を更に備えた請求項３５に記載の方法。
【請求項４０】
上記絶縁材料層は、窒化シリコンで作られる請求項３９に記載の方法。
【請求項４１】
上記制御ゲート各々の形成は、
１つのトレンチの側壁に沿って延びそしてそこから絶縁された制御ゲートの第１部分を形成し、そして
１つのトレンチの底壁に沿って延びそしてそこから絶縁された制御ゲートの第２部分を形成する、
という段階を含む請求項２９に記載の方法。
【請求項４２】
上記制御ゲートの各々は、「Ｌ」字型である請求項４１に記載の方法。
【請求項４３】
上記制御ゲートの各々は、長方形である請求項４１に記載の方法。
【請求項４４】
上記チャンネル領域の各々は、１つのトレンチの底壁にほぼ沿って延びる第３部分を含む請求項４１に記載の方法。
【請求項４５】
上記チャンネル領域の各々は、「Ｓ」字型である請求項４４に記載の方法。
【請求項４６】
上記第２領域の１つの上に配置されてそこに電気的接続された第１部分、及び上記制御ゲートの１つの上に配置されてそこから絶縁された第２部分を各々有する複数のメタルコンタクトを形成する段階を更に備えた請求項２５に記載の方法。
【請求項４７】
上記ブロックの導電性材料は金属である請求項３４に記載の方法。
【請求項４８】
半導体材料の基板上に配置されてそこから絶縁された導電性フローティングゲートと、少なくとも一部分がこのフローティングゲートに横方向に隣接して配置されそして絶縁材料によりそこから絶縁された導電性制御ゲートとを有する電気的にプログラム可能で且つ消去可能なメモリデバイスを動作する方法において、
フローティングゲートに電子を誘起するためにフローティングゲートの電圧に対して充分に正である電圧を制御ゲートに印加して、フローティングゲートの側縁から延びる水平に向けられたエッジから、絶縁材料を通して、制御ゲートへとファウラー−ノルドハイムのトンネリングにより横方向にトンネル作用を生じさせる段階を備えた方法。
【請求項４９】
上記フローティングゲートの下に少なくとも部分的に形成されてそこから絶縁された基板のソース領域に正の電圧を印加して、その正の電圧をフローティングゲートに容量性結合し、
上記基板の表面に形成されたトレンチの下に配置された基板のドレイン領域に正の電圧を印加し、そして
上記トレンチへと下方に延びる第１部分と、上記フローティングゲートのエッジに横方向に隣接して配置された第２部分とを有する制御ゲートに正の電圧を印加するという段階を更に備え、
電子が誘起されて、上記ドレイン領域から、上記トレンチの側壁にほぼ沿って、上記フローティングゲートへと移動する請求項４８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートメモリセルの半導体メモリアレーを形成するセルフ・アライン型方法に係る。又、本発明は、上記形式のフローティングゲートメモリセルの半導体メモリアレーにも係る。
【０００２】
【従来の技術】
フローティングゲートを使用してそこに電荷を蓄積する不揮発性半導体メモリセル、及び半導体基板に形成されたそのような不揮発性メモリセルのメモリアレーがこの技術で良く知られている。典型的に、このようなフローティングゲートメモリセルは、分割ゲート型又は積層ゲート型となっている。
【０００３】
【発明が解決しようとする課題】
半導体フローティングゲートメモリセルアレーの製造に直面した１つの問題は、ソース、ドレイン、制御ゲート及びフローティングゲートのような種々のコンポーネントを整列することである。半導体集積処理のデザインルールが緩和されるにつれ、最小リソグラフィー特徴部が減少すると、正確な整列の必要性がより重要となる。又、種々の部品の整列は、半導体製品の製造の収率も決定する。
【０００４】
セルフ・アラインは、この技術において良く知られている。セルフ・アラインとは、１つ以上の材料を含む１つ以上のステップ処理において特徴部が互いに自動的に整列されるようにそれらステップを処理する行為を指す。従って、本発明は、セルフ・アライン技術を使用して、フローティングゲートメモリセル形式の半導体メモリアレーの製造を行うものである。
【０００５】
単一ウェハ上に形成するメモリセルの数を最大にするためにメモリセルアレーのサイズを縮小することが常に必要とされる。メモリセルを対で形成し、各対が単一ソース領域を共有するようにし、そして隣接セル対が共通のドレイン領域を共有するようにすると、メモリセルアレーのサイズが減少することが良く知られている。しかしながら、通常は、ドレイン領域へのビットライン接続のために、アレーの大きな領域が指定される。このビットライン領域は、メモリセル対間の接触開口、ワードライン間隔に対する接触（これはリソグラフィー発生に大きく依存する）、接触整列及び接触完全性によってしばしば占有される。更に、ワードライントランジスタのために著しいスペースが指定され、そのサイズは、リソグラフィー発生及び接合部スケーリングによって設定される。
【０００６】
本発明が向けられる別の特徴は、メモリセルの消去性能である。図１は、良く知られた不揮発性メモリセルの設計を示すもので、フローティングゲート１を備え、このフローティングゲートは、ソース及びドレイン領域３／４を有する半導体基板２の上に配置されそしてそこから絶縁される。制御ゲート５は、フローティングゲート１に隣接して横方向に配置された第１部分と、フローティングゲート１の上に垂直方向に配置されてそれに重畳した第２部分とを有する。フローティングゲート１は、制御ゲートの第２部分に向かって上方に延びる比較的鋭いエッジ６を含む。制御ゲート５の重畳部分に向かって延びるこのエッジ６は、メモリセルを消去するのに使用されるファウラー−ノルドハイム(FowlerNordheim)トンネリングを改善する。セルのサイズが縮小されるにつれて、制御ゲート５とフローティングゲート１との間に少なくともある程度の重畳を維持して、上方に向けられた鋭いエッジを消去機能に使用できるようにしなければならない。このセルアーキテクチャーは、制御ゲート５とフローティングゲート１との間の限定重畳キャパシタンスのために消去結合比にスケーリング限界を課する。
そこで、メモリセルの消去結合比を不利に妥協せず、セルサイズが著しく減少された不揮発性のフローティングゲート型メモリセルアレーが要望される。
【０００７】
【課題を解決するための手段】
本発明は、ビットライン接続及びワードライントランジスタに必要なスペースを最小にすると共に制御ゲートとフローティングゲートとの間の垂直方向の重畳の必要性を排除することによりサイズの減少されたメモリセルを形成するためのセルフ・アライン型方法と、それにより形成されたメモリセルアレーとを提供することにより、上記問題を解消する。
【０００８】
本発明によれば、電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーは、第１導電型の半導体材料の基板と、この基板上に形成され、互いにほぼ平行で、且つ第１方向に延びる離間された分離領域とを備え、各対の隣接する分離領域間には活性領域が設けられる。活性領域の各々は、複数のメモリセルを含み、各メモリセルは、第２導電型を有する基板に形成された第１及び第２の離間された領域を備え、それらの間には基板のチャンネル領域が画成され、更に、各メモリセルは、上記チャンネル領域の少なくとも一部分の上に配置されてそこから絶縁された導電性のフローティングゲートも備え、このフローティングゲートは、該フローティングゲートの側縁から延びる水平に向けられたエッジを含み、そして更に、各メモリセルは、少なくとも一部分が上記水平に向けられたエッジに横方向に隣接して配置されてそこから絶縁された導電性の制御ゲートも備えている。
【０００９】
本発明の別の特徴において、半導体メモリセルのアレーを形成する方法は、第１導電型を有する基板上に、互いにほぼ平行で且つ第１方向に延びる離間された分離領域を形成し、各対の隣接する分離領域間には活性領域が設けられ、更に、第２導電型を有する半導体基板に、複数の離間された第１及び第２領域を形成し、上記基板の活性領域における複数のチャンネル領域が、上記第１領域の１つと第２領域の１つとの間に各々延びるように画成され、更に、１つのチャンネル領域の少なくとも一部分上に各々配置されてそこから絶縁された導電性材料の複数のフローティングゲートを形成し、各フローティングゲートは、該フローティングゲートの側縁から延びる水平に向けられたエッジを含み、そして更に、各々の少なくとも一部分が上記水平に向けられたエッジの１つに横方向に隣接して配置されてそこから絶縁された複数の導電性制御ゲートを形成するという段階を備えている。
【００１０】
本発明の更に別の特徴において、半導体材料の基板上に配置されてそこから絶縁された導電性フローティングゲートと、少なくとも一部分がこのフローティングゲートに横方向に隣接して配置されそして絶縁材料によりそこから絶縁された導電性制御ゲートとを有する電気的にプログラム可能で且つ消去可能なメモリデバイスを動作する方法は、フローティングゲートに電子を誘起するためのフローティングゲートの電圧に対して充分に正である電圧を制御ゲートに印加して、フローティングゲートの側縁から延びる水平に向けられたエッジから、絶縁材料を通して、制御ゲートへとファウラー−ノルドハイムのトンネリングにより横方向にトンネル作用を生じさせる段階を備えている。
本発明の他の目的及び特徴は、以下の説明、特許請求の範囲及び添付図面から容易に明らかとなろう。
【００１１】
【発明の実施の形態】
本発明は、分離領域によって分離された活性領域に不揮発性メモリセルの列を形成するための方法、及びそれにより形成されたメモリセルのアレーに係る。これらメモリセルは、メモリセルの消去結合比を不利に妥協せずに著しいセルサイズ減少を許す独特のメモリセル設計を利用する。
【００１２】
分離領域の形成
図２Ａは、好ましくはＰ型である良く知られた半導体基板１０（又は半導体ウェル）の上面図である。二酸化シリコン（以下「酸化物」という）のような絶縁材料の層１２が、図２Ｂに示すように付着される。この絶縁層１２は、酸化又は付着（例えば、化学蒸着即ちＣＶＤ）のような公知技術により基板１０上に形成され、好ましくは８０Å厚みの酸化物層が形成される。絶縁材料層１２の上にはポリシリコン層１４（以下「ポリ」）が付着される（例えば、２００ないし７００Å厚み）。絶縁層１２上にポリシリコン層１４を付着しそして形成することは、低圧力ＣＶＤ即ちＬＰＣＶＤのような公知のプロセスで行うことができる。このポリ層１４は、イオンインプランテーションによりドープすることもできるし又は現場でドープすることもできる。ポリシリコン層１４の上には、好ましくはＣＶＤにより窒化シリコン層１８（以下「窒化物」）が付着される（例えば、５００ないし１０００Å厚み）。この窒化物層１８は、分離形成中に活性領域を画成するのに使用される。もちろん、以上に述べたパラメータ及び以下に述べるパラメータは、全て、デザインルール及びプロセス技術の世代に依存する。ここには、０．１３ミクロンプロセスについて説明する。しかしながら、本発明は、特定のプロセス技術世代に限定されるものではなく、又、以下に述べるプロセスパラメータの特定値に限定されるものでもないことが当業者に理解されよう。
【００１３】
絶縁層１２、ポリシリコン層１４及び窒化シリコン１８が形成されると、適当なホトレジスト材料１９が窒化シリコン層１８上に付着され、そしてマスキングステップが実行されて、ある領域（縞１６）からホトレジスト材料が選択的に除去される。ホトレジスト材料１９が除去されたところでは、窒化シリコン１８、ポリシリコン１４及びその下の絶縁材料１２が、図２Ｃに示すように、Ｙ即ち列方向に形成された縞１６において、標準的なエッチング技術（即ち非等方性エッチングプロセス）を使用してエッチング除去される。隣接する縞１６間の距離Ｗは、使用するプロセスの最小リソグラフィー特徴部と同程度に小さくすることができる。ホトレジスト１９が除去されないところでは、窒化シリコン１８、ポリシリコン領域１４及びその下の絶縁材料１２が維持される。それにより得られる構造が図２Ｄに示されており、活性領域１７が分離領域１６とインターレースしている。以下に述べるように、分離領域の形成には２つの実施形態、即ちＬＯＣＯＳ及びＳＴＩがある。ＳＴＩ実施形態では、エッチングが基板１０へと所定の深さまで続けられる。
【００１４】
この構造体は、残留ホトレジスト１９を除去するように更に処理される。次いで、二酸化シリコンのような分離材料２０ａ又は２０ｂが領域即ち「グルーブ」１６に形成される。次いで、窒化物層１８が選択的に除去されて、図２Ｅに示す構造体が形成される。分離は、良く知られたＬＯＣＯＳプロセスを経て形成されて局部フィールド酸化物２０ａを生じさせる（例えば、露出した基板を酸化することにより）こともできるし、或いは浅いトレンチプロセス（ＳＴＩ）を経て形成されて、領域２０ｂに形成された二酸化シリコンを生じさせる（例えば、酸化物層を付着した後に、化学的−機械的−ポリシング（ＣＭＰ）エッチングにより）こともできる。ＬＯＣＯＳ形成中には、局部フィールド酸化物の形成中にポリ層１４の側壁を保護するためにスペーサが必要となることに注意されたい。
【００１５】
残留ポリシリコン層１４と、その下の絶縁材料１２が活性領域を形成する。従って、この点において、基板１０は、活性領域と分離領域の交互の縞を有し、分離領域は、ＬＯＣＯＳ絶縁材料２０ａ又は浅いトレンチの絶縁材料２０ｂのいずれかで形成される。図２Ｅは、ＬＯＣＯＳ領域２０ａ及び浅いトレンチ領域２０ｂの両方の形成を示しているが、ＬＯＣＯＳ領域（２０ａ）又は浅いトレンチ領域（２０ｂ）の一方のみが使用される。好ましい実施形態では、絶縁材料の浅いトレンチ２０ｂが形成される。というのは、小さなデザインルールで正確に形成できるからである。図２Ｅの構造は、セルフ・アライン構造を表わしており、これは、非セルフ・アライン方法により形成された構造体より更にコンパクトである。
【００１６】
図２Ｅに示す構造体を形成する良く知られた従来の非セルフ・アライン方法は、次の通りである。最初に、分離領域２０が基板１０に形成される。これは、基板１０上に窒化シリコンの層を付着し、ホトレジストを付着し、第１マスキングステップを使用して窒化シリコンをパターン化して基板１０の選択的部分を露出させ、そしてシリコンのトレンチ形成及びトレンチ埋めに関連した場所でＬＯＣＯＳプロセス又はＳＴＩプロセスのいずれかを使用してその露出された基板１０を酸化することにより実行できる。その後、窒化シリコンが除去され、そして二酸化シリコン層１２（ゲート酸化物を形成するための）が基板１０上に付着される。このゲート酸化物１２の上にポリシリコン層１４が付着される。ポリシリコン層１４は、次いで、第２マスキングステップを使用してパターン化され、そして選択的部分が除去される。従って、ポリシリコン１４は、分離領域２０とセルフ・アラインされず、第２マスキングステップが必要となる。更に、この付加的なマスキングステップは、ポリシリコン１４の寸法が、分離領域２０に対して整列余裕度を有することを必要とする。非セルフ・アライン方法は、窒化物層１８を使用しないことに注意されたい。本発明のメモリアレーは、セルフ・アラインプロセス又は非セルフ・アラインプロセスのいずれによっても形成できる。
【００１７】
メモリアレーの形成
図２Ｅに示す構造体が、セルフ・アライン方法又は非セルフ・アライン方法のいずれかを使用して作られると、その構造体は、次のように更に処理される。図３Ａないし３Ｕは、本発明のプロセスにおいて次のステップが実行されるときに図２Ｂ及び２Ｅに直交する方向から見た活性領域構造体１７の断面図である。活性領域１７の小さなセグメントしか示されていないが、以下に示す処理ステップは、このような領域のアレーを形成する。
最初に、絶縁層２２が構造体上に形成される。より詳細には、酸化物層２２がポリ層１４の上に形成される（例えば、１００ないし２００Å厚み）。次いで、この酸化物層２２の上に厚いポリ層２４が形成される（例えば、３０００Å厚みまで）。それにより得られる活性領域構造体が図３Ａに示されている。
【００１８】
従来のホトリソグラフィー（マスキング）スキムを次に使用して、半くぼみの第１トレンチ２６が構造体に次のように形成される。適当なホトレジスト材料がポリ層２４に付着され、そしてマスキングステップが実行されて、選択された平行な縞領域からホトレジスト材料が選択的に除去される（その下に第１のトレンチ２６が形成される）。ホトレジスト材料が除去された場所では、露出されたポリシリコン２４が、標準的なポリエッチングプロセス（例えば、酸化物層２２をエッチングストッパーとして使用する非等方性ポリエッチング）を使用して除去され、ポリシリコンのブロック２８が残され、それらの間に第１トレンチ２６が形成される。ポリブロック２８の巾は、使用するプロセスの最小リソグラフィー特徴部と同程度に小さなものでよい。残留ホトレジストが除去されて、図３Ｂに示す構造体が形成される。
【００１９】
窒化物付着ステップを使用して、図３Ｃに示すように、構造体の上に窒化物層３０が形成される（例えば、３００ないし５００Å厚み）。次いで、図３Ｄに示すように、窒化物層３０の上に、厚い酸化物層３２（例えば、２５００Å厚み）が付着される。平坦化エッチングプロセスがそれに続き（例えば、化学的−機械的−ポリシング（ＣＭＰ）エッチング）、これは、厚い酸化物層３２を下方に、ポリブロック２８の上部と一緒にエッチング除去する（ポリブロック２８をポリシングストッパーとして使用して）。又、ＣＭＰエッチングは、ポリブロック２８上の窒化物層３０の部分も除去する。それにより生じる構造体が図３Ｅに示されている。
【００２０】
ポリエッチングプロセスを使用して、ポリブロック２８を除去し（酸化物層２２をエッチングストッパーとして使用して）、第２のトレンチ３４を形成する。制御された酸化物エッチングを使用して、第２のトレンチ３４の底に露出された酸化物層２２の部分を除去する（ポリ層１４をエッチングストッパーとして使用して）。又、この酸化物エッチングは、厚い酸化物層３２をある程度消費する。別のポリエッチングプロセスを実行して、第２のトレンチ３４の底に露出されたポリ層１４の部分を除去する（酸化物層１２をエッチングストッパーとして使用して）。それにより生じる構造体が図３Ｆに示されている。
【００２１】
熱酸化プロセスを使用してトレンチ３４においてポリ層１４の露出端に酸化物側壁層３６が形成される。次いで、構造体の全表面にわたり適当なイオンインプランテーションが行われる。イオンは、それが各第２のトレンチ３４において酸化物層１２の露出部分に貫通するに充分なエネルギーをもつ場所では、周囲基板の導電型（例えばＰ型）とは異なる導電型（例えばＮ型）を有する基板１０に第１領域（ソース領域）３８を形成する。他の全ての領域では、イオンがその下の構造体により吸収され、何の作用も及ぼさない。インプランテーションされたソース領域３８は、第２のトレンチ３４にセルフ・アラインされる。次いで、側壁スペーサ４０が第２のトレンチ３４の壁に対して形成される。スペーサの形成は、公知であり、構造体の輪郭にわたって材料を付着し、その後、非等方性エッチングプロセスを実行し、それにより、構造体の水平面から材料を除去する一方、構造体の垂直方向を向いた表面では材料がほぼそのまま残される。スペーサ４０は、窒化物層３０及び基板シリコン１０に対して良好なエッチング選択性をもつ任意の誘電体材料で形成することができる。好ましい実施形態では、絶縁スペーサ４０は、全構造体上に薄い酸化物層（例えば、２００Å）を付着し、その後、良く知られた反応性イオンエッチング（ＲＩＥドライエッチング）のような非等方性エッチングプロセスを行って、スペーサ４０を除き付着酸化物層を除去することにより、酸化物で形成される。この酸化物エッチングプロセスは、第２のトレンチ３４の底において酸化物層１２の露出部分も除去し、基板１０及び若干の酸化物層３２を露出させる。それにより生じる構造体が図３Ｇに示されている。
【００２２】
第２のトレンチには、好ましくは次のようにポリブロック４２が埋められる。構造体の上にポリシリコンの厚い層が付着される。平坦化プロセス（即ちＣＭＰ）を使用して、第２のトレンチ３４においてポリブロック４２以外の付着ポリシリコンが除去される。ポリブロック４２を互いに偶発的に短絡し得るトポグラフィーの問題がもしあれば、それに対処するために、任意のポリエッチングを行って、窒化物層３０及び酸化物層３２に対してポリブロック３４の上面を若干くぼませることができる。ポリブロック４２は、アレーの列を横切って延び（図２Ｃの１−１線に沿って）、そして基板１０のソース領域３８に直接電気的接触する。それにより得られる構造が図３Ｈに示されている。
【００２３】
酸化物エッチングを使用して、酸化物層３２が除去され、ポリブロック４２間に配置された半くぼみの第３のトレンチ４４が残される。次いで、従来の技術（例えば、ＬＰＣＶＤ）により構造体上に酸化物層４３が形成される（例えば、２００ないし３００Å）。それにより生じる構造体が図３Ｉに示されている。窒化物の厚い層（例えば、２０００Å）を付着し、その後、非等方性窒化物（ＲＩＥドライ）エッチングを行って、スペーサ４６（例えば、巾が１５００Åまでのスペーサ）以外の付着窒化物を除去することにより、第３のトレンチ４４の側壁に対して窒化物スペーサ４６が形成される。それにより生じる構造体が図３Ｊに示されている。
【００２４】
次いで、酸化物エッチングを使用して、酸化物層４３の露出部分（即ち、スペーサ４６によって保護されていない部分）が除去される。次いで、構造体は、熱酸化プロセスを受け、ポリブロック４２上に酸化物層４８が形成される。酸化物層４８は、ポリブロック４２に対してセルフ・アラインされる（例えば、６００Åまでの厚みで）。この酸化プロセスの熱サイクル中に、ソース領域３８は、基板へと深く押し入る。それにより得られる構造体が図３Ｋに示されている。
【００２５】
非等方性（ドライ）窒化物エッチングを使用して、第３のトレンチに露出された（窒化物スペーサ４６間で）窒化物層３０の部分が除去される。このときは、酸化物層２２がエッチングストッパーとして使用される。この窒化物エッチングは、ポリブロック４２及びスペーサ４６に隣接する窒化物層３０の露出部分も若干除去する。非等方性酸化物エッチングがそれに続き、ポリ層１４をエッチングストッパーとして使用して、第３のトレンチ４４に露出された（窒化物スペーサ４６間で）酸化物層２２の部分が除去される。この酸化物エッチングは、酸化物層４８の小さな部分も若干消費する。それにより生じる構造体が図３Ｌに示されている。
【００２６】
非等方性（ドライ）ポリエッチングを次に実行し、酸化物層１２をエッチングストッパーとして使用して、第３のトレンチに露出された（窒化物スペーサ４６間で）ポリ層１４の部分が除去される。非等方性（ドライ）酸化物エッチングがそれに続き、第３のトレンチに露出された（窒化物スペーサ４６間で）酸化物層１２の部分を除去し、第３のトレンチ４４の底に基板１０を露出させる。この酸化物エッチングは、酸化物層４８の小さな部分も若干消費させる。それにより得られる構造体が図３Ｍに示されている。
【００２７】
次いで、シリコン基板１０が第３のトレンチ４４の底に露出されたままの状態で、シリコンエッチングプロセスを実行して、第３のトレンチ４４を基板１０へと下方に延長する（例えば、基板表面より下へ５００ないし１５００Åの深さまで）。次いで、酸化物エッチングを使用して、酸化物層４８を除去し、そして分離酸化物２０ａ又は２０ｂ（図２Ｅに示す）の上部を、トレンチ４４の底にほぼ等しいレベルまで下方にエッチングする。従って、第３のトレンチ４４が連続的に形成され、そして活性及び分離領域１７／１６を横切って延びる。構造体の表面全体にわたって適当なイオンインプランテーションが再び実行される。このイオンインプランテーションは、基板１０の活性領域において第３のトレンチ４４の下に第２領域５０（埋設ビットラインドレイン領域）を形成する。又、イオンインプランテーションは、露出したポリブロック４２をドーピングする（又は更にドーピングする）という作用も有する。第３のトレンチ４４の外側で、且つポリブロック４２を除いて、イオンが阻止されそして何の作用も果たさない。それにより生じる構造体が図３Ｎに示されている。第２の領域５０は、分離領域内にある第３のトレンチの部分の下には形成されない。というのは、分離酸化物２０ａ又は２０ｂによってイオンが阻止されるからである。
【００２８】
次いで、酸化プロセスが実行され、第３のトレンチ４４の露出したシリコン表面を酸化して、これらシリコン表面のライナーとなる薄い酸化物層５２が形成される。この酸化プロセスは、第３のトレンチ４４の上部の側壁の一部分を形成するポリ層１４の露出側縁１４ａも酸化し、水平に向けられたエッジ５４を形成する。各エッジは、図３Ｏに示すように、第３のトレンチ４４の側壁の１つに直接的に向けられる。エッジ５４は、細長いエッジ（即ち、かみそりの刃の鋭いエッジのような）であってもよいし、又は短いエッジ（即ち、鉛筆の先端のような）であってもよい。又、この酸化プロセスは、ポリブロック４２上に酸化物層４８を再成長させる。
それに続き、第３のトレンチ４４の側壁に沿ってポリスペーサ５６が形成され、これは、構造体上にポリ層を最初に付着する（例えば、２０００Å厚み）ことにより行われる。次いで、乾式の非等方性ドライエッチングプロセスを使用して、第３のトレンチ４４の側壁に沿って残されるポリスペーサ５６を除き、付着されたポリ層が除去される。それにより生じる構造体が図３Ｐに示されている。
【００２９】
次いで、窒化物エッチングプロセスを使用して、窒化物スペーサ４６が除去される。酸化物エッチングがそれに続き、酸化物層４８及び４３が除去されると共に、図３Ｑに示すように、第３のトレンチ４４の底にある（ポリスペーサ５６間において）酸化物層５２の露出部分が除去される。窒化物エッチングプロセスがそれに続き（例えば、高温の燐酸において）、図３Ｒに示すように、窒化物層３０が除去される。構造体上に酸化物層を付着し（例えば、５００ないし１２００Å厚み）、その後、酸化物エッチング（例えば、ＲＩＥ）を行うことにより、第３のトレンチの側壁の底に沿って絶縁スペーサ５８（好ましくは酸化物）が形成される。又、この酸化物付着及びエッチングプロセスは、ポリスペーサ５６に隣接して（ポリエッジ５４の上に）酸化物スペーサ６０を形成すると共に、酸化物スペーサ４０に隣接して酸化物スペーサ６２を形成する。これにより生じる構造体が図３Ｓに示されている。
【００３０】
次いで、金属付着ステップが実行され、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属が構造体上に付着される。次いで、構造体がアニールされ、高温の金属を第３のトレンチ４４の底において基板１０の露出部分へ流し込み且つ浸透させて、酸化物スペーサ５８間に金属化シリコンの導電層６４（シリサイド）を形成できるようにする。基板１０における金属化シリコン領域６４は、スペーサ５８によって第２領域５０にセルフ・アラインされるので、セルフ・アラインシリサイド（即ち、サリサイド）と称することができる。又、高温金属は、ポリスペーサ５６の露出した上部に金属化ポリシリコンの導電層６６（ポリサイド）を形成すると共に、ポリブロック４２の露出した上部にポリサイド層６８を形成する。残留構造体に付着した金属は、金属エッチングプロセスにより除去される。それにより生じる構造体が図３Ｔに示されている。
【００３１】
ＢＰＳＧ７０のようなパッシベーションを使用して構造体をカバーし、これは第３のトレンチ４４を埋めることを含む。マスキングステップを実行して、サリサイド領域６４の上にエッチング領域が画成される。このエッチング領域においてＢＰＳＧ７０が選択的にエッチングされ、理想的にはサリサイド領域６４（及び第２領域５０）を中心とする接触開口が形成される。この接触開口には、次いで、金属付着及び平坦化エッチバックにより導体金属が埋められ、導体コンタクト７２を形成する。サリサイド層６４は、導体７２と第２領域５０との間の導通を向上させる。ポリサイド層６６／６８は、ポリスペーサ５６及びポリブロック４２の長さに沿った導通を向上させる。ビットラインコネクタ７４がＢＰＳＧ７０上の金属マスキングによって各活性領域に追加され、その活性領域において全てのコンタクト７２を一緒に接続する。最終的な構造が図３Ｕに示されている。
【００３２】
図３Ｕに示すように、第１及び第２の領域３８／５０は、各セルのソース及びドレインを形成する（ソース及びドレインは動作中に交換できることが当業者に知られているが）。ポリ層１４は、フローティングゲートを構成し、そしてポリスペーサ５６は、各メモリセルの制御ゲートを構成する。各メモリセルのチャンネル領域７６は、ソース及びドレイン３８／５０間の基板の表面部分である。各チャンネル領域７６は、互いに直角に接合された２つの部分、即ち第３のトレンチ４４の垂直壁に沿って延びる垂直部分７８と、第３のトレンチ４４とソース領域３８との間に延びる水平部分８０とを有する。各フローティングゲート１４は、チャンネル領域７６の水平部分８０と、ソース領域３８の一部分の上に配置されるが、そこから絶縁される。フローティングゲート１４は、各々、水平に向けられたエッジ５４を有し、これは、制御ゲート５６の１つに直接対面するが、酸化物層５２によりそこから絶縁される。本発明のプロセスは、互いに鏡像関係のメモリセルの対を形成し、第３のトレンチ４４の各側にメモリセルが形成されて、共通のビットライン領域５０を共有する。同様に、ポリブロック４２に電気的に接触する各ソースライン領域３８が、隣接メモリセル間で、異なる鏡像セットのメモリセルから共有される。各制御ゲート５６、ソース領域３８（ポリブロック４２が電気的に接続された）及びドレイン領域５０は、分離領域１６及び活性領域１７を横切って連続的に延び、各活性領域１７から１つのメモリセルを一緒にリンクする。
【００３３】
メモリセルの動作
図３Ｕを参照してメモリセルの動作を以下に説明する。このようなメモリセルの動作及び動作理論は、米国特許第５，５７２，０５４号にも開示されており、フローティングゲート及び制御ゲートを有する不揮発性メモリセルを消去し及び読み取る動作及び動作理論、フローティングゲートから制御ゲートへのトンネル作用、並びにこのようなメモリセルのアレーについては、その開示を参考としてここに援用する。
【００３４】
所与の活性領域１７において選択されたメモリセルを最初に消去するために、そのソース３８及びドレイン５０の両方に接地電位が印加される。制御ゲート５６には、高い正の電圧（例えば、＋５ないし１０ボルト）が印加される。フローティングゲート１４の電子は、酸化物層５２を経て制御ゲート５６へとトンネル通過するファウラー−ノルドハイムトンネリングメカニズムによって誘起され、フローティングゲート１４を正に荷電したままにする。このトンネリングは、各フローティングゲート１４に形成された水平に向いたエッジ５４により改善される。各制御ゲート５６は、活性領域１７及び分離領域１６を横切って連続的に延びるので、制御ゲート５６の１つに高電圧が印加されると、各活性領域から１つのメモリセルが消去されることに注意されたい。
【００３５】
選択されたメモリセルをプログラミングすることが望まれるときには、小さな電圧（例えば、０．５ないし１．０Ｖ）がそのドレイン領域５０に印加される。制御ゲート５６により画成されたＭＯＳ構造体のスレッシュホールド電圧付近の正の電圧レベル（約＋１．８ボルト程度）がその制御ゲート５６に印加される。そのソース領域３８には、９又は１０ボルト程度の正の高い電圧が印加される。ドレイン領域５０により発生された電子は、ドレイン領域５０から、チャンネル領域７６の弱く反転した垂直部分７８を経てソース領域３８に向かって流れる。これらの電子は、チャンネル領域７６の水平部分８０に到着すると、フローティングゲート１４の近方端の高い電位を見る（フローティングゲート１４は、制御ゲート５６よりも、正に荷電されたソース領域３８に強く容量性結合されているために）。電子は加速しそして加熱され、そのほとんどが絶縁層１２へ注入されそして絶縁層を貫通してフローティングゲート１４へと注入される。接地電位及びＶｄｄ（デバイスの電源電圧に基づき約１．５ないし３．３ボルト）が、選択されたメモリセルを含まないメモリセルの行及び列に対し、ソースライン３８及びビットライン領域５０に各々印加される。選択されたメモリセルを含まないメモリセルの行に対し制御ゲート５６に接地電位が印加される。従って、選択された行及び列のメモリセルのみがプログラムされる。
【００３６】
フローティングゲート１４への電子の注入は、フローティングゲート１４の近方端における電荷の減少が、熱電子を発生するための高い表面電位を水平チャンネル領域部分８０に沿ってもはや維持できなくなるまで続く。その点において、フローティングゲート１４の減少された電荷が、ドレイン領域５０からフローティングゲート１４への電子の流れを減少する。
【００３７】
最後に、選択されたメモリセルを読み取るために、接地電位がそのソース領域３８に印加される。約＋１ボルトの読み取り電圧がそのドレイン領域５０に印加され、そして約１．５ないし３．３ボルト（デバイスの電源電圧に基づく）がその制御ゲート５６に印加される。フローティングゲート１４が正に荷電された（即ち、フローティングゲートの電子が放電した）場合には、チャンネル領域７６の水平部分８０（フローティングゲート１４の真下の）がターンオンされる。制御ゲート５６が読み取り電位まで上昇すると、チャンネル領域７６の垂直部分７８（制御ゲート５６に直接隣接する）もターンオンされる。従って、全チャンネル領域７６がターンオンし、ソース領域３８からドレイン領域５０へ電流を通流させる。これは、「１」状態となる。
【００３８】
一方、フローティングゲート１４が負に荷電された場合には、チャンネル領域７６の水平部分８０（フローティングゲート１４の真下）が弱くターンオンするか、又は完全にシャットオフする。制御ゲート５６及びドレイン領域５０が読み取り電位まで上昇しても、チャンネル領域７６の水平部分８０にはほとんど又は全く電流が流れない。この場合に、電流が「１」状態に比して非常に僅かであるか、又は全く電流が流れない。このようにして、メモリセルは、「０」状態でプログラムされるセンスとされる。非選択の列及び行に対してソースライン３８、ビットライン領域５０及び制御ゲート５６に接地電位が印加され、従って、選択されたメモリセルだけが読み取られる。
【００３９】
メモリセルアレーは、良く知られた従来の行アドレスデコード回路、列アドレスデコード回路、センス増幅回路、出力バッファ回路及び入力バッファ回路を含む周辺回路を備えている。
本発明のメモリセルアーキテクチャーは、フローティングゲートの上方に延びるエッジと制御ゲートとの間に垂直方向に重畳する限定領域を使用しないので、効果的である。図１の公知構成に示したように、フローティングゲート１と制御ゲート５との間には第１の結合キャパシタンスＣ1が横方向にあり、そしてフローティングゲート１と制御ゲート５との間には第２の結合キャパシタンスＣ2が垂直方向にある。その目標とするところは、これら２つの素子間の容量性結合を最小にしながらトンネリングの効率を最大にすることである。Ｃ2は、フローティングゲート１の上に張り出した制御ゲート５の量を減少することにより最小にすることができる。しかしながら、フローティングゲートは、製造プロセスの制約により一定厚みを有するので、Ｃ1を最小にするには制約がある。Ｃ1を減少するためにフローティングゲートと制御ゲートとの間の横方向距離を増加する場合には、それらの間の絶縁材料がトンネル作用により質低下される。トンネル作用を向上するために横方向距離を狭くした場合には、容量性結合Ｃ1が大きくなる。従って、容量性結合Ｃ1がスケーリング限界として働く。
【００４０】
しかしながら、本発明では、このスケーリング限界がバイパスされる。というのは、水平に向けられたエッジ５４が、その横方向に隣接して配置された垂直に向けられた制御ゲートスペーサ５６に直接対向するからである。垂直に向けられた容量性結合（例えばＣ2）はなく、そして横方向に向けられた容量性結合（例えばＣ1）は充分に小さいが、水平に向けられたエッジ５４と制御ゲート５６との間には依然充分なトンネリングを生じさせることができる。
【００４１】
本発明は、サイズが減少されそしてプログラム効率が優れたメモリセルアレーも提供する。メモリセルのサイズは、５０%程度減少される。というのは、ビットライン領域５０が基板１０内に埋設され、そしてビットライン領域５０が第３のトレンチとセルフ・アラインされ、そこでは、リソグラフィー発生、接触整列及び接触完全性の制約によりスペースが浪費されることがない。本発明では、０．１８μｍ及び０．１３μｍの技術世代を各々使用して約０．２１μｍ及び０．１４μｍのセル領域を得ることができる。プログラム効率は、チャンネル領域７６の垂直部分７８をフローティングゲート１４に「照準」することによって大幅に改善される。従来のプログラミング構成では、チャンネル領域の電子がフローティングゲートの平行な経路に流れ、そこで、比較的少数の電子が加熱されそしてフローティングゲートに注入される。推定プログラム効率（全電子数に対する注入電子数）は、約１／１０００と推定される。しかしながら、チャンネル領域の第１部分は、フローティングゲートに直接「照準」される電子経路を定義するので、本発明のプログラム効率は、ほぼ全部の電子がフローティングゲートに注入される１／１付近であると推定される。
【００４２】
又、本発明では、第３のトレンチ４４の側壁に沿って形成される制御ゲートは、セルのサイズに影響せずに、導通性能及びパンチスルー余裕度に対して別々に最適化することができる。更に、ソース領域３８と埋設ビットライン領域５０との間のパンチスルー抑制は、第１導電型（例えば、Ｎ型）を有するソース領域を、その第１導電型とは異なる第２導電型（例えば、Ｐ型）を有するウェルに埋設すると共に、メモリセルの導通特性に影響しない他のサブ表面インプラントを使用することにより、最適化することができる。更に、ソース領域３８及びビットライン領域５０を垂直方向及び水平方向に分離すると、セルサイズに影響なく、信頼性パラメータを容易に最適化することができる。
【００４３】
最後に、本発明のメモリセル構造体は、「持ち上がったソースライン」４２を備え、これは、導電性ポリブロック４２がソースライン３８に沿って延びる（及びそれに電気的に接続される）が、基板表面より上に配置されることを意味する。持ち上がったソースライン４２は、それらの側壁がフローティングゲート１４の側壁に横方向に隣接して配置されるが、酸化物層３６及び酸化物スペーサ４０によってそこから絶縁されている。この構成は、ソースライン３８の長さに沿って電気的抵抗の減少を与え、そして持ち上がったソースライン４２とフローティングゲート１４との間に容量性結合を与える（フローティングゲート１４とソース領域３８との間の重畳により生じる容量性結合に加えて）。
本発明では、ポリブロック４２がソース領域３８にセルフ・アラインされ、そしてフローティングゲート１４がポリブロック４２と制御ゲートのポリスペーサ５６との間にセルフ・アラインされる（従って、チャンネル領域７６の第１及び第２部分７８／８０にセルフ・アラインされる）。
【００４４】
第１の別の実施形態
図４Ａないし４Ｇは、図３Ｕに示したものと同様のメモリセル構造体を形成するための第１の別のプロセスを示し、この場合には、窒化物層３０を除去するために使用される窒化物エッチングが、窒化物層の一部分を保存するためにプロセスにおいて後で実行される。この第１の別のプロセスは、図３Ｏに示された同じ構造体で始まり、これは、図４Ａに再び示されている。
【００４５】
第３のトレンチ４４の側壁に沿ったポリスペーサ５６の形成は、図３Ｐを参照して上述したのと同様に行われるが、好ましくは薄いポリ層が構造体上に付着され（例えば、７００Å厚み）、その後、乾式非等方性ドライエッチングプロセスを行い、第３のトレンチ４４の側壁に沿って残されたポリスペーサ５６を除いて、付着ポリ層を除去する。各ポリスペーサ５６の上縁が、その隣接窒化物層３０の上縁とほぼ水平になる（図４Ｂに示すように）か、又は隣接するフローティングゲートのエッジ５４と窒化物層３０の隣接上縁との間に位置するよう確保するためにポリエッチングが実行されるのが好ましい。
【００４６】
次いで、窒化物エッチングプロセスを使用して、窒化物スペーサ４６が除去される。酸化物エッチングがそれに続き、酸化物層４８及び４３が除去されると共に、図４Ｃに示すように、第３のトレンチ４４の底において（ポリスペーサ５６間にある）酸化物層５２の露出部分が除去される。絶縁スペーサ５８（好ましくは酸化物）は、構造体上に酸化物の層を付着し（例えば、５００ないし１２００Å厚み）、その後、酸化物エッチング（例えば、ＲＩＥ）を行うことにより、第３のトレンチ４４の側壁に沿って形成される。又、この酸化物付着及びエッチングプロセスは、窒化物層３０の垂直部分に隣接して酸化物スペーサ６２を形成する。それにより得られる構造体が図４Ｄに示されている。
【００４７】
次いで、金属付着ステップが実行されて、タングステン、コバルト、チタン、ニッケル、白金又はモリブデンのような金属が構造体上に付着される。次いで、構造体がアニールされ、高温の金属を第３のトレンチ４４の底において基板１０の露出部分へ流し込み且つ浸透させて、サリサイド層６４を形成することができる。又、高温金属は、ポリスペーサ５６の露出した上部にポリサイド層６６を形成すると共に、ポリブロック４２の露出した上部にポリサイド層６８を形成する。残留金属を除去するための金属エッチングプロセスの後に得られる構造体が、図４Ｅに示されている。
【００４８】
窒化物エッチングプロセスがそれに続き（例えば、高温の燐酸において）、図４Ｆに示すように、窒化物層３０の露出部分（即ち酸化物スペーサ６２により保護されない部分）を除去する。この構造体は、図３Ｕを参照して述べたように処理され（即ち、パッシベーション、接触形成及びビットライン形成）、図４Ｇに示す構造体が得られる。
【００４９】
図３Ａないし３Ｕのプロセスからのこの第１の別の実施形態の主たる相違は、窒化物層３０を除去するための窒化物エッチングステップがプロセスにおいて後で実行されることである。その結果、窒化物層３０は、サリサイド／ポリサイド金属化プロセス中に酸化物層２２（フローティングゲート１４の上の）を保護するためにそのまま残される。更に、窒化物層３０の一部分は、最終的なメモリセル構造体においてそのまま残される（フローティングゲート１４の上で且つポリブロック４２に横方向に隣接して）。窒化物の高い誘電率（酸化物に比して）が与えられると、窒化物層３０のこの残留部分は、より強力な側壁フリンジフィールドを与え、従って、メモリセルの各々に対しソース領域３８（ポリブロック４２を含む）とフローティングゲート１４との間の容量性結合を改善する。
【００５０】
第２の別の実施形態
図５Ａないし５Ｉは、図３Ｕに示されたものと同様のメモリセル構造体を形成するための第２の別のプロセスを示し、この場合には、第２の領域５０を形成するのに使用されるイオンインプランテーションがプロセスにおいて後で実行されそして付加的なトンネル酸化物の形成が含まれる。この第２の別のプロセスは、図３Ｍに示されたものと同じ構造で始まり、これは図５Ａに再び示されている。
【００５１】
同じシリコン及び酸化物エッチングプロセスが図３Ｎを参照して述べたように実行され、図５Ｂに示すように、第３のトレンチ４４が基板１０へと下方に拡張され、そして酸化物層４８が除去される。しかしながら、第２領域５０を形成するのに使用されるイオンインプランテーションは、このときには実行されない。むしろ、図３Ｏを参照して述べた酸化プロセスが実行されて、図５Ｃに示すように、酸化物層５２及びフローティングゲートのエッジ５４が形成され、そして酸化物層４８が再成長される。
【００５２】
制御型酸化物エッチングプロセス（例えば、１０対１に希釈されたＨＦエッチング剤を伴う）が実行されて、酸化物層５２が除去され、そしてフローティングゲートの鋭いエッジ５４が露出される。薄い酸化物層８２（例えば、１３０Å）が構造体上に付着される（例えば、ＨＴＯ付着により）。酸化物層５２を除去しそして酸化物層８２を付着すると、制御された厚みをもつトンネル酸化物層が鋭いエッジ５４に隣接して形成される。次いで、ポリ層を構造体上に付着し（例えば、７００Å厚み）、その後、乾式非等方性ドライエッチングプロセスを行って、第３のトレンチ４４において酸化物層８２に沿って残されるポリスペーサ５６を除き付着ポリ層を除去することにより、ポリスペーサ５６が第３のトレンチ４４の側壁に沿って形成される。各ポリスペーサ５６の上縁が、その隣接窒化物層３０の上縁とほぼ水平になる（図５Ｄに示すように）か、又は隣接するフローティングゲートのエッジ５４と窒化物層３０の隣接上縁との間に位置するよう確保するために、ポリエッチングが実行されるのが好ましい。
【００５３】
次いで、酸化物エッチングプロセスを使用し、酸化物層８２の露出部分（即ちポリスペーサ５６により保護されない部分）と、酸化物層４８とが除去される。次いで、窒化物エッチングを使用して、窒化物スペーサ４６が除去され、その後、酸化物エッチングにより、酸化物層４３が除去される。それにより得られる構造体が図５Ｅに示されている。構造体の全表面にわたって適当なイオンインプランテーションが行われて、第３のトレンチ４４の下で基板１０に第２領域５０（埋設ビットライン領域）が形成される。第３のトレンチ４４の外側では、イオンが阻止され、何の作用も与えない。絶縁スペーサ５８（好ましくは酸化物）は、構造体上に酸化物層を付着し（例えば、５００ないし１２００Å厚み）、その後、酸化物エッチング（例えば、ＲＩＥ）を行うことにより第３のトレンチ４４の側壁に沿って形成される。この酸化物付着及びエッチングプロセスは、窒化物層３０の垂直部分に隣接して酸化物スペーサ６２を形成する。それにより生じる構造体が図５Ｆに示されている。絶縁スペーサ５８を形成した後、又は制御ゲート５６を形成した後であってスペーサ４６を除去する前に、イオンインプランテーションプロセスを実行できることに注意されたい。
【００５４】
熱アニールプロセス（例えば、ＲＴＡ又は炉熱アニール）を使用して、第１及び第２領域３８／５０が基板１０の深部へ押し込まれる。次いで、金属付着ステップが実行されて、タングステン、コバルト、チタン、ニッケル、白金又はモリブデンのような金属が構造体上に付着される。次いで、構造体がアニールされて、サリサイド領域６４を形成し（第３のトレンチ４４の底において酸化物スペーサ５８間に）、ポリサイド領域６６を形成し（ポリスペーサ５６の露出上部の上に）、そしてポリサイド領域６８を形成する（ポリブロック４２の露出上部に）。残留構造体に付着された金属は、金属エッチングプロセスにより除去される。それにより得られる構造体が図５Ｇに示されている。
【００５５】
窒化物エッチングプロセスがそれに続き（例えば、高温の燐酸において）、図５Ｈに示すように、窒化物層３０の露出部分（即ち酸化物スペーサ６２により保護されない部分）を除去する。この構造体は、次いで、図３Ｕを参照して述べたように処理され（即ち、パッシベーション、接触形成及びビットライン形成）、図５Ｉに示す構造体が得られる。
【００５６】
この第２の別の実施形態は、第２領域５０を形成するのに使用されるイオンインプランテーションステップを、制御ゲートのスペーサ５６が形成された後までシフトする。フローティングゲートのエッジ５４と制御ゲート５６との間のトンネリングに使用される酸化物層８２は、熱成長ステップではなく、酸化物付着ステップ（例えば、ＨＴＯ）により形成され、第３のトレンチ４４の輪郭により誘起されるストレスが与えられると、良好に均一性を達成する。最後に、窒化物層の残留部分は、より強力な側壁フリンジフィールドを与え、ひいては、ソース領域３８（ポリブロック４２を含む）とフローティングゲート１４との間の容量性結合を改善する。
【００５７】
第３の別の実施形態
図６Ａないし６Ｊは、図３Ｕに示したものと同様のメモリセル構造体を形成するための第３の別のプロセスを示し、これは、「Ｌ」字型の制御ゲート及びチャンネル領域を備え、その各々は、２つの個別の水平部分が垂直部分で分離されたものを有している。この第３の別のプロセスは、図３Ｍに示されたものと同じ構造体で始まり、これは、図６Ａに再び示されている。
【００５８】
図３Ｎを参照して述べたように、同じエッチングプロセスが実行されて、図６Ｂに示すように、第３のトレンチ４４を基板１０へと下方に拡張する。しかしながら、第２領域５０を形成するのに使用されるイオンインプランテーションは、このときには実行されない。むしろ、図３Ｏを参照して述べた酸化プロセスが実行されて、図６Ｃに示すように、酸化物層５２及びフローティングゲートのエッジ５４が形成される。
ポリ層８４が構造体上に形成される。ポリ層８４の上面に任意のポリサイド層８６が形成され、上述した金属付着及びアニールプロセスが行われる。層８４及び８６の全厚みは、約７００Åであるのが好ましい。次いで、酸化物層が構造体上に形成され、その後、酸化物エッチングが行われ、第３のトレンチ４４においてポリ層８４に対して形成された酸化物スペーサ５８を除き、酸化物層が除去される。それにより生じる構造体が図６Ｄに示されている。
【００５９】
ポリエッチングプロセスを使用して、ポリサイド層８６及びポリ層８４の露出部分（即ち、酸化物スペーサ５８により保護されない部分）が除去され、トレンチ４４の側壁及び底壁に沿ってポリ及びポリサイド層８４／８６の「Ｌ」字型セグメントが残される。このポリエッチング、及び酸化物スペーサ５８の形成は、各ポリ／ポリサイドセグメント８４／８６の上縁が、その隣接窒化物層３０の上縁とほぼ水平になる（図６Ｅに示すように）か、又は隣接するフローティングゲートのエッジ５４と窒化物層３０の隣接上縁との間に位置するよう確保するために行われるのが好ましい。
【００６０】
窒化物エッチングプロセスは、露出された窒化物スペーサ４６を除去するのに使用される。次いで、酸化物エッチングが使用されて、図６Ｆに示すように、酸化物スペーサ５８（第３のトレンチ４４における）、酸化物層４８（ポリブロック４２上の）、酸化物層４３、及び酸化物層５２の部分（第３のトレンチ４４の底においてポリセグメント８４間にある）が除去される。酸化物付着及びエッチバックプロセス（例えば、ＲＩＥドライエッチング）を使用して、酸化物スペーサ８８を形成し（第３のトレンチ４４において層５２、８４及び８６の露出され垂直に向けられた端部に対して）、酸化物スペーサ９０を形成し（第３のトレンチ４４においてポリサイド層８６の垂直に向けられた部分に対して）、そして酸化物スペーサ９２を形成する（窒化物層３０の垂直に向けられた部分に対して）。構造体の全表面にわたって適当なイオンインプランテーションを行って、第３のトレンチ４４の下で基板１０に第２領域５０（埋設ビットライン領域）を形成する。又、ポリブロック４２にもイオンインプランテーションされて、これらブロックがドープ（又は更にドープ）される。第３のトレンチ４４の外側の領域では、ポリブロック４２を除き、イオンが阻止され、何の作用も及ぼさない。イオンインプランテーションプロセスは、酸化物スペーサ８８／９０／９２を形成する前に行うこともできるし、又は窒化物スペーサ４６を除去する前に行うこともできる点に注意されたい。それにより得られる構造が図６Ｇに示されている。
【００６１】
次いで、金属付着ステップが行われて、タングステン、コバルト、チタン、ニッケル、白金又はモリブデンのような金属が構造体上に付着される。次いで、構造体がアニールされて、サリサイド領域６４を形成し（第３のトレンチ４４の底において酸化物スペーサ５８間に）、ポリサイド領域９４を形成し（ポリ層セグメント８４の露出上部の上に）、そしてポリサイド領域６８をポリブロック４２の露出上部に形成する。残留構造体に付着された金属は、金属エッチングプロセスにより除去される。それにより得られる構造体が図６Ｈに示されている。
窒化物エッチングプロセスがそれに続き（例えば、高温の燐酸において）、図６Ｉに示すように、窒化物層３０の露出部分（即ち酸化物スペーサ９２により保護されない部分）を除去する。この構造体は、次いで、図３Ｕを参照して述べたように処理され（即ち、パッシベーション、接触形成及びビットライン形成）、図６Ｊに示す構造体が得られる。
【００６２】
この第３の別の実施形態は、第２の領域５０を形成するのに使用されるイオンインプランテーションステップを、ポリ層セグメント８４及びポリサイド８６の形成により第３のトレンチ４４の底が狭められる後までシフトする。従って、第２領域５０は、第３のトレンチの底壁の中央部分の下だけに形成される。これは、ほぼ直角に接合された３つの部分を有する各セルに対して基板にチャンネル領域７６を形成し、即ち第１の水平部分８０は、第３のトレンチ４４とソース領域３８との間に延び、垂直部分７８は、第３のトレンチ４４の垂直壁に沿って延び、そして第２の水平部分９６は、垂直部分７８とドレイン領域５０との間に延び、従って、チャンネル領域７６は、ほぼ「Ｓ」字型となる。窒化物層３０の残りの部分は、より強力な側壁フリンジフィールドを与え、従って、ソース領域３８（ポリブロック４２を含む）とフローティングゲート１４との間の容量性結合を改善する。最後に、制御ゲートの厚みは、正確に制御することが非常に困難なポリ付着及びエッチバックプロセスではなく、ポリ付着ステップによって指令される。
【００６３】
第４の別の実施形態
図７Ａないし７Ｚは、図３Ｕに示したものと同様のメモリセル構造体を、セルフ・アライン接触（ＳＡＣ）構成を使用して形成するための第４の別のプロセスを示す。この第４の別のプロセスは、図３Ｃに示したものと同じ構造体で始まり、これは図７Ａに再び示されている。
【００６４】
誘電体材料の厚い層１０２（例えば、ＢＳＧ）が、図７Ｂに示すように構造体上に付着され、酸化物層３２の部分間のギャップを埋める。ＢＳＧエッチングプロセスを使用して、ＢＳＧ層１０２を、酸化物層３２の上部とほぼ平らになるまで下方にエッチングし、このとき、酸化物層３２をエッチングストッパーとして使用する。ＢＳＧエッチングプロセスは、図７Ｃに示すように、酸化物層３２の上部間に配置されたＢＳＧ１０２のブロックを形成する。酸化物エッチングプロセスを使用して、酸化物層３２の露出部分を、窒化物層３０の上部とほぼ平らになるまで下方にエッチングし、このとき、窒化物層３０をエッチングストッパーとして使用する。制御型酸化物オーバーエッチングを使用して、酸化物層３２の露出部分を、図７Ｄに示すように、窒化物層３０の上部から所定の距離だけ下へと下方にエッチングする。
【００６５】
次いで、厚い窒化物層１０４が、図７Ｅに示すように、構造体上に付着される。平坦化エッチングプロセス（例えば、ＣＭＰ）がそれに続き、窒化物層１０４、ＢＳＧ１０２及び窒化物３０を、ポリブロック２８の上部と平らになるように下方にエッチングし（ポリブロック２８をポリシングストッパーとして使用して）、そしてポリブロック２８の上面を露出したままにする。それにより得られる構造体が図７Ｆに示されている。
ポリエッチングプロセスを使用して、ポリブロック２８を除去し（酸化物層２２をエッチングストッパーとして使用して）、第２のトレンチ３４を形成する。制御型の酸化物エッチングを使用して、第２のトレンチ３４の底に露出した酸化物層２２の部分を除去する（ポリ層１４をエッチングストッパーとして使用して）。別のポリエッチングプロセスを実行して、第２のトレンチ３４の底に露出したポリ層１４の部分を除去する（酸化物層１２をエッチングストッパーとして使用して）。それにより生じる構造体が図７Ｇに示されている。
【００６６】
トレンチ３４において熱酸化プロセスを使用してポリ層１４の露出端に酸化物側壁層３６が形成される。次いで、適当なイオンインプランテーションを使用し、周囲基板の導電型（例えばＰ型）とは異なる導電型（例えばＮ型）を有する基板１０に第１領域（ソース領域）３８が形成される。次いで、全構造体上に薄い酸化物層（例えば、２００Å）を付着し、その後、非等方性エッチングプロセス（例えば、ＲＩＥドライエッチング）を行って、スペーサ４０以外の付着酸化物層を除去することにより、第２のトレンチ３４の壁に側壁スペーサ４０が形成される。又、この酸化物エッチングプロセスは、第２のトレンチ３４の底において酸化物層１２の露出部分も除去し、基板１０を露出させる。それにより得られる構造体が図７Ｈに示されている。
【００６７】
第２のトレンチがポリブロック４２で埋められ、これは、構造体上にポリシリコンの厚い層を付着し、その後、平坦化プロセス（即ちＣＭＰ）を行って、第２のトレンチ３４においてポリブロック４２を除き付着ポリシリコンを除去することにより行われるのが好ましい。任意のポリエッチングを実行して、窒化物層１０４及び酸化物層３２に対してポリブロック４２の上面を若干くぼませ、トポロジーの問題がもしあれば、それに対処する。ポリブロック４２は、基板１０のソース領域３８と直接電気的接触し、そしてその場でドープすることもできるし又は個別のインプランテーションによってドープすることもできる。それにより得られる構造体が図７Ｉに示されている。
【００６８】
ＢＳＧエッチングプロセス（湿式又は乾式）を使用して、ＢＳＧ１０２が除去され、酸化物層３２の一部分が露出される。次いで、非等方性エッチング（例えば、ＲＩＥ）を使用して、酸化物層３２の露出部分（即ち、窒化物１０４により保護されない部分）を除去し、図７Ｊに示すように、酸化物ブロック３２間に露出された半くぼみの第３のトレンチ４４を残す。
次いで、構造体は、熱酸化プロセスを受け、ポリブロック１２上に酸化物層４８が形成される。この酸化物層４８は、ポリブロック４２とセルフ・アラインされる（例えば、６００Åまでの厚みで）。この酸化プロセスの熱サイクル中に、ソース領域３８は、基板へと深く押し込まれる。それにより生じる構造体が図７Ｋに示されている。
【００６９】
非等方性（乾式）窒化物エッチングを使用して、第３のトレンチに（酸化物ブロック３２間で）露出された窒化物層３０の部分を除去し、このとき、酸化物層２２をエッチングストッパーとして使用する。又、この窒化物エッチングは、ポリブロック４２に隣接した窒化物層３０の露出部分もある程度除去し、そして窒化物層１０４の厚みを減少する（例えば、３００ないし５００Åまでの厚みに）。非等方性酸化物エッチングがそれに続き、ポリ層１４をエッチングストッパーとして使用して、第３のトレンチ４４に（酸化物ブロック３２間で）露出された酸化物層２２の部分を除去する。又、この酸化物エッチングは、酸化物層４８の小さな部分を若干消費する。それにより生じる構造体が図７Ｌに示されている。
【００７０】
非等方性（乾式）ポリエッチングを次いで実行して、酸化物層１２をエッチングストッパーとして使用して、第３のトレンチに（酸化物ブロック３２間で）露出されたポリ層１４の部分を除去する。このポリエッチングは、図７Ｍに示すように、第３のトレンチ４４に面するポリ層１４の縁に傾斜即ちテーパー領域１０６を形成するように実行されるのが好ましい。
【００７１】
非等方性（乾式）酸化物エッチングがそれに続き、第３のトレンチに（酸化物ブロック３２間で）露出された酸化物層１２の部分が除去されて、第３のトレンチ４４の底において基板１０を露出させる。又、この酸化物エッチングは、酸化物層４８の小さな部分を若干消費する。それにより生じる構造体が図７Ｍに示されている。次いで、シリコン基板１０が第３のトレンチ４４の底に露出されたままである状態で、シリコン（乾式）エッチングプロセスが実行されて、第３のトレンチ４４を、基板表面より５００Åないし１５００Å低い深さまで、基板１０へと下方に拡張する。このエッチングは、シリコンと酸化物との間で１対１の選択性をもつように選択され、従って、酸化物分離領域１６にも同様の深さのトレンチをエッチングし（ＬＯＣＯＳ又はＳＴＩ）、ここでは、第３のトレンチ４４が連続的に形成されそして活性及び分離領域１７／１６を横切って延びる。それにより生じる構造体が図７Ｎに示されている。
【００７２】
次いで、酸化プロセスが実行され、第３のトレンチ４４の露出シリコン面が酸化されて、これらシリコン面のライニングとなる薄い酸化物層５２（例えば、１５０Å）が形成される。又、この酸化プロセスは、第３のトレンチ４４の上部の側壁の一部分を形成するポリ層１４の露出テーパー面１０６も酸化し、図７Ｏに示すように、第３のトレンチ４４の側壁の１つを各々直接的に指す水平に向けられたエッジ５４を形成する。エッジ５４は、細長いエッジでもよいし（即ちかみそりの刃の鋭いエッジのような）、又は短いエッジ（鉛筆の先端のような）でもよい。又、この酸化プロセスは、酸化物層４８をポリブロック４２より厚くする。
【００７３】
任意の酸化物層最適化プロセスが次に行われ、第３のトレンチ４４から酸化物層５２を除去し、その後、ＨＴＯ酸化物付着ステップを行って、良好に制御された厚み（例えば、１５０Å）を有する酸化物層５２を全構造体上に再形成することにより、熱成長ファウラー−ノルドハイムトンネリング酸化物の厚みを最適化することができる。それにより生じる構造体が図７Ｐに示されている。
図７Ｑに示すように、ポリ層５６が構造体上に形成される（例えば、８００Å厚み）。ポリ層５６の上面には、金属化ポリシリコン（図示せず）を形成することができる。次いで、図７Ｒに示すように、ポリ層５６上に、誘電体材料の層１０８（例えば、ＢＳＧ、１０００Åまで）が形成される。次いで、ＢＳＧエッチングプロセスを使用して、ＢＳＧ１０８を、酸化物層５２と平らになるように下方にエッチングし、その後、ポリエッチングにより、ポリ層５６を、酸化物層５２と平らになるように下方にエッチングする。これらＢＳＧ及びポリエッチングに代わって、ＣＭＰ平坦化を使用することもできる。付加的なポリエッチングを行って、図７Ｓに示すように、ポリ層５６の上部を酸化物層５２の上部及びＢＳＧ１０８より下にくぼませる。
【００７４】
次いで、窒化物層１１０が、図７Ｔに示すように、構造体上に付着される（例えば、８００Å）。その後、窒化物エッチングが、酸化物層５２をエッチングストッパーとして使用して行われ、図７Ｕに示すように、ポリ層５６の上に窒化物ブロック１１０を残す。窒化物ブロック１１０は、酸化物層５２（及び酸化物ブロック３２）と、ＢＳＧ１０８とにより、ポリ層５６にセルフ・アラインされる。次いで、ＢＳＧエッチングを使用して、第３のトレンチ４４からＢＳＧブロック１０８が除去される。それにより生じる構造体が図７Ｖに示されている。
【００７５】
非等方性ポリエッチングを使用して、図７Ｗに示すように、第３のトレンチ４４の底においてポリ５６の露出部分（窒化物１１０により保護されない部分）が除去される。次いで、窒化物が構造体上に付着され（例えば、３００Å厚み）、その後、非等方性窒化物エッチング（例えば、ＲＩＥ）を実行し、第３のトレンチ４４において窒化物スペーサ１１２を除き付着窒化物が除去される。構造体の全面にわたって適当なイオンインプランテーションがもう一度行われ、第３のトレンチ４４の下で基板１０に第２領域５０（埋設ビットラインドレイン領域）が形成される。第３のトレンチ４４の外部では、イオンが阻止され、何の作用も果たさない。イオンインプランテーションプロセスは、酸化物エッチングが次に行われた後に実行できることに注意されたい。それにより生じる構造体が図７Ｘに示されている。
【００７６】
酸化物エッチングステップが次に行われて、酸化物層５２及び酸化物層４８の露出部分が除去される。次いで、金属付着ステップが行われて、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属が構造体上に付着される。次いで、構造体がアニールされて、酸化物スペーサ１１２間で露出基板に金属化シリコン６４（シリサイド）の導電層が形成され、そしてポリブロック４２の露出した上部に金属化ポリシリコン６６（ポリサイド）の導電層が形成される。残りの構造体に付着された金属は、金属エッチングプロセスにより除去される。それにより得られる構造体が図７Ｙに示されている。
【００７７】
酸化物層１１４（例えば、ＢＰ  ＴＥＯＳ）を使用して、構造体がカバーされる。マスキングステップを実行して、サリサイド領域６４の上にエッチング領域が画成される。このエッチング領域において酸化物層１１４が選択的にエッチングされ、理想的にはサリサイド領域６４（及び第２領域５０）を中心とする接触開口が形成される。次いで、接触開口には、金属付着及び平坦化エッチバックにより導体金属が埋められ、導体コンタクト７２を形成する。サリサイド層６４は、導体７２と第２領域５０との間の導通を改善する。ポリサイド層６６は、ポリブロック４２の長さに沿った導通を改善する。酸化物１１４上に金属マスキングを行うことにより各活性領域にビットラインコネクタ７４が追加され、その活性領域において全てのコンタクト７２が一緒に接続される。最終的な構造が図７Ｚに示されている。
【００７８】
コンタクト７２の形成は、セルフ・アライン型接触構成（ＳＡＣ）と称される。というのは、コンタクトの巾が、隣接対向窒化物スペーサ１１２間の分離距離より広くされ、従って、ドレイン領域５０にセルフ・アラインされるからである。コンタクト７２の一部分は、ポリブロック５６の真上に形成されるが、窒化物層１１０によりそこから絶縁され、従って、ドレイン領域５０との良好な接触が得られるように確保する。
【００７９】
セルフ・アライン型接触構成（ＳＡＣ）は、対構成のメモリセルの隣接セット間の最小間隔要件に関する重要な制約を排除する。より詳細には、図７Ｚは、好ましくはドレイン領域５０を中心とする接触領域（従って、導体７２）を示しているが、実際には、ドレイン領域５０に対してある程度の望ましくない水平シフトなしに接触開口を形成することが非常に困難である。コンタクト７２がスペーサ１１２間の空間を完全に埋めるのを妨げるに充分なほど水平シフトが大きくなった場合には、欠陥接続が発生する。図３Ｕに示した実施形態に使用されるような非セルフ・アライン接触構成では、ポリスペーサ５６上に窒化物の保護層がないところでは、コンタクト７２がシフトしてポリスペーサ５６と接触した場合に、電気的な短絡が生じ得る。非セルフ・アライン接触構成において電気的な短絡を防止するために、接触開口にはスペーサ５８から充分離れたエッジが形成され、したがって、接触領域において考えられる最大のシフトがあっても、それらがスペーサ５８を越えて延びることはない。これは、もちろん、図３Ｕに示した実施形態に対しスペーサ５８間の最小距離に関する制約を与え、対構成の鏡像セルの隣接セット間に充分な許容距離がとれるようにする。
【００８０】
第４の別の実施形態で使用されるＳＡＣは、ポリブロック５６上に保護材料層（窒化物層１１０）を使用することによりこの制約を排除する。この保護層があると、形成中に接触開口が著しく水平にシフトしても、接触開口とドレイン領域５０の重畳を確保するに充分な巾で接触開口を酸化物層１１４に形成することができる。窒化物層１１０は、コンタクト７２の部分を、ポリブロック５６に短絡させることなく、ポリブロック５６上に形成できるようにする。従って、スペーサ７２間の接触領域の巾を最小にし、全セル寸法をスケールダウンすることができる。ＳＡＣは、本明細書に説明するいかなる方法実施形態にも使用できることに注意されたい。
【００８１】
第３の別の実施形態と同様に、この第４の別の実施形態でも、第２領域５０が第３のトレンチの底壁の中央部分の下だけに形成され、従って、「Ｓ」字型のチャンネル領域７６は、ほぼ直角に接合された３つの部分を有し、即ち第１の水平部分８０は、第３のトレンチ４４とソース領域３８との間に延び、垂直部分７８は、第３のトレンチ４４の垂直壁に沿って延び、そして第２の水平部分９６は、垂直部分７８とドレイン領域５０との間に延びる。ほぼ長方形の制御ゲート５６は、チャンネル領域の垂直部分７８に直接隣接した第１部分と、チャンネル領域の第２の水平部分９６に直接隣接した第２部分とを各々有している。窒化物層３０の残りの部分は、より強力な側壁フリンジフィールドを与え、従って、ソース領域３８（ポリブロック４２を含む）とフローティングゲート１４との間の容量性結合を改善する。フローティングゲート１４は、それに対して横方向に隣接配置された垂直に向いた制御ゲートブロック５６に直接対向する水平に向いたエッジ５４を有している。最後に、制御ゲート酸化物の厚みは、正確に制御することが非常に困難なポリ付着及びエッチバックプロセスではなく、ポリ付着ステップにより指令される。
【００８２】
第５の別の実施形態
図８Ａないし８Ｗは、図７Ｚに示したものと同様のメモリセル構造体を、金属のソースライン構成で形成するための第５の別のプロセスを示す。この第５の別のプロセスは、図７Ｆに示したものと同じ構造体で開始される。
ＢＳＧエッチング（例えば、湿式エッチング）を使用して、図８Ａに示すようにＢＳＧ１０２が除去され、その後、非等方性酸化物エッチング（例えば、ＲＩＥ）を行って、酸化物層３２の露出部分（即ち窒化物１０４で保護されない部分）が除去され、酸化物ブロック３２間に配置された半くぼみの第３のトレンチ４４が残される。次いで、構造体が熱酸化処理を受け、ポリブロック２８上に酸化物層４８を形成する。酸化物層４８は、ポリブロック２８にセルフ・アラインされる（例えば、６００Åまでの厚みで）。それにより生じる構造体が図８Ｂに示されている。
【００８３】
非等方性（乾式）窒化物エッチングを使用して、第３のトレンチ４４に（酸化物ブロック３２間で）露出された窒化物層３０の部分が除去され、このとき、酸化物層２２がエッチングストッパーとして使用される。又、この窒化物エッチングは、窒化物層１０４をある程度除去すると共に（例えば、５００Åまでの厚みを残して）、ポリブロック２８に隣接する窒化物層３０の露出部分を除去する。非等方性酸化物エッチングがそれに続き、第３のトレンチ４４に（酸化物ブロック３２間で）露出された酸化物層２２の部分が除去され、このとき、ポリ層１４がエッチングストッパーとして使用される。又、この酸化物エッチングは、酸化物層４８の小さな部分も若干消費する。それにより生じる構造体が図８Ｃに示されている。
【００８４】
次いで、非等方性（乾式）ポリエッチングを実行して、第３のトレンチに（酸化物ブロック３２間で）露出されたポリ層１４の部分が除去され、このとき、酸化物層１２がエッチングストッパーとして使用される。このポリエッチングは、図８Ｄに示すように、第３のトレンチ４４に対向するポリ層１４の縁に傾斜即ちテーパー領域１０６を形成するように実行されるのが好ましい。
【００８５】
非等方性（乾式）酸化物エッチングがそれに続き、第３のトレンチ４４に（酸化物ブロック３２間で）露出された酸化物層１２の部分が除去され、第３のトレンチ４４の底に基板１０を露出させる。又、この酸化物エッチングは、酸化物層４８の小さな部分も若干消費する。シリコン基板１０が第３のトレンチ４４の底に露出されたままである状態で、シリコン（乾式）エッチングプロセスが実行されて、第３のトレンチ４４を、基板表面より５００Åないし１５００Å低い深さまで、基板１０へと下方に拡張させる。このエッチングは、シリコンと酸化物との間に１対１の選択性をもつように選択され、従って、酸化物分離領域１６にも同様の深さのトレンチをエッチングし（ＬＯＣＯＳ又はＳＴＩ）、ここでは、第３のトレンチ４４が連続的に形成されそして活性領域及び分離領域１７／１６にわたって延びる。
【００８６】
次いで、酸化プロセスが実行され、第３のトレンチ４４の露出したシリコン表面が酸化されて、それらシリコン表面のライニングとなる薄い酸化物層５２（例えば、１５０Å）が形成される。又、この酸化プロセスは、第３のトレンチ４４の上部の側壁の一部分を形成するポリ層１４の露出したテーパー面１０６も酸化し、図８Ｆに示すように、第３のトレンチ４４の側壁の１つを各々直接的に指す水平に向いたエッジ５４が形成され。これらエッジ５４は、細長いエッジ（即ち、かみそりの刃の鋭いエッジのような）でもよいし、短いエッジ（鉛筆の先端のような）でもよい。又、この酸化プロセスは、ポリブロック４２よりも酸化物層４８を厚くする。
【００８７】
任意の酸化物層最適化プロセスが次に行われ、第３のトレンチ４４から酸化物層５２を除去し、その後、ＨＴＯ酸化物付着ステップを行って、良好に制御された厚み（例えば、１５０Å）を有する酸化物層５２を全構造体上に再形成することにより、熱成長ファウラー−ノルドハイムトンネリング酸化物の厚みを最適化することができる。それにより生じる構造体が図８Ｇに示されている。
図８Ｈに示すように、ポリ層５６が構造体上に形成される（例えば、８００Å厚み）。ポリ層５６の上面には、金属化ポリシリコン（図示せず）を形成することができる。次いで、図８Ｉに示すように、ポリ層５６上に、誘電体材料の層１０８（例えば、ＢＳＧ、１０００Åまで）が形成される。次いで、ＢＳＧエッチングプロセスを使用して、ＢＳＧ１０８を、酸化物層５２と平らになるように下方にエッチングし、その後、ポリエッチングにより、ポリ層５６を、酸化物層５２と平らになるように下方にエッチングする。これらＢＳＧ及びポリエッチングに代わって、ＣＭＰ平坦化を使用することもできる。付加的なポリエッチングを行って、図８Ｊに示すように、ポリ層５６の上部を酸化物層５２の上部及びＢＳＧ１０８より下にくぼませる。
【００８８】
次いで、窒化物層１１０が、図８Ｋに示すように、構造体上に付着される（例えば、８００Å）。その後、窒化物エッチングが、酸化物層５２をエッチングストッパーとして使用して行われ、図８Ｌに示すように、ポリ層５６の上に窒化物ブロック１１０を残す。窒化物ブロック１１０は、酸化物層５２（及び酸化物ブロック３２）と、ＢＳＧ１０８とにより、ポリ層５６にセルフ・アラインされる。次いで、ＢＳＧエッチングを使用して、第３のトレンチ４４からＢＳＧブロック１０８が除去される。それにより生じる構造体が図８Ｍに示されている。
【００８９】
非等方性ポリエッチングを使用して、図８Ｎに示すように、第３のトレンチ４４の底においてポリ５６の露出部分（即ち、窒化物１１０により保護されない部分）が除去される。次いで、窒化物が構造体上に付着され（例えば、３００Å厚み）、その後、非等方性窒化物エッチング（例えば、ＲＩＥ）を実行し、図８Ｏに示すように、第３のトレンチ４４において窒化物スペーサ１１２を除き、付着窒化物が除去される。
構造体の全面にわたって適当なイオンインプランテーションが行われ、第３のトレンチ４４の下で基板１０に第２領域５０（埋設ビットラインドレイン領域）が形成される。第３のトレンチ４４の外部では、イオンが阻止され、何の作用も果たさない。このイオンインプランテーションプロセスは、プロセスにおいて早い段階又は遅い段階で実行できることに注意されたい。それにより生じる構造体が図８Ｐに示されている。
【００９０】
酸化物層１１６が構造体上に付着され、図８Ｑに示すように、第３のトレンチを埋める。構造体の上面は、窒化物層１１０をエッチングストッパーとして使用し、そして図８Ｒに示すように、ポリブロック２８を露出させて、平坦化される（例えば、ＣＭＰプロセス）。
ポリエッチングプロセスを使用して、ポリブロック２８が除去され（酸化物層２２をエッチングストッパーとして使用して）、第２のトレンチ３４が形成される。制御型酸化物エッチング（例えば、ＨＦ）を使用して、第２のトレンチ３４の底に露出した酸化物層２２の部分が除去される（ポリ層１４をエッチングストッパーとして使用して）。別のポリエッチングプロセスが実行されて、第２のトレンチ３４の底に露出したポリ層１４の部分が除去される（酸化物層１２をエッチングストッパーとして使用して）。次いで、適当なイオンインプランテーションを使用して、周囲基板の導電型（例えばＰ型）とは異なる導電型（例えばＮ型）を有する基板１０に第１領域（ソース領域）３８が形成される。これにより生じる構造体が図８Ｓに示されている。
【００９１】
図８Ｔに示すように、熱酸化プロセスを使用して、トレンチ３４においてポリ層１４の露出端に酸化物側壁層３６が形成される。次いで、第２のトレンチ３４の壁に側壁スペーサ４０が形成され、これは、全構造体上に薄い酸化物層（例えば、２００Å）を付着し、その後、非等方性エッチングプロセス（例えば、ＲＩＥドライエッチング）を行って、スペーサ４０を除き付着酸化物層を除去することにより行われる。又、この酸化物エッチングプロセスは、第２のトレンチ３４の底において酸化物層１２の露出部分も除去し、基板１０を露出すると共に、酸化物層５２をある程度消費する。それにより得られる構造体が図８Ｕに示されている。次いで、第２のトレンチ３４が、金属材料のブロック１２０で次のように埋められる。ＴｉＮ材料の層１１８が構造体上に付着され、その後、アルミニウム又はタングステンのような導電性金属の厚い層が付着されるのが好ましい。次いで、金属平坦化ステップがそれに続き（例えば、ＣＭＰ）、これは、金属層を、第２のトレンチ３４の上部と平らになるように下方にエッチングし、第２のトレンチ３４に導電性金属のブロック１２０を残し、そしてＴｉＮ材料層１１８を経てソース領域３８に電気的接触した状態にする。任意の金属くぼみエッチングを実行して、第２のトレンチ３４の外部に付着した全ての金属が除去されるよう確保することができる。それにより得られる構造体が図８Ｖに示されている。
【００９２】
酸化物層１１４（例えば、ＢＰ  ＴＥＯＳ）を使用して、構造体がカバーされる。マスキングステップを実行して、ドレイン領域５０上にエッチング領域を画成する。エッチング領域から酸化物層１１４、１１６及び５２を選択的にエッチングし、第２領域５０の露出部分を理想的に中心としそしてそれより著しく広い接触開口を形成する。次いで、接触開口は、金属付着及び平坦化エッチバックにより導体金属で埋められ、導体コンタクト７２を形成する。酸化物１１４上に金属マスキングを行うことにより各活性領域にビットラインコネクタ７４が追加され、その活性領域において全てのコンタクト７２が一緒に接続される。最終的な構造が図８Ｗに示されている。
【００９３】
垂直に向けられた制御ゲートに向かう水平に向けられたフローティングゲートの先鋭なエッジ、金属コンタクト７２のＳＡＣ整列、「Ｓ」字型チャンネル領域、及びポリ付着ステップにより指令される制御ゲートの長さの利点に加えて、この実施形態は、金属材料のブロックがその長さに沿って取り付けられる状態でソースライン３８を形成し、従って、ソースライン３８の全抵抗をその長さにわたって減少するという更に別の効果を有する。
【００９４】
本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲内に入る全ての変更も包含することを理解されたい。例えば、第３のトレンチ４４は、図示された細長い長方形だけではなく、いかなる形状で基板へと延びて終了してもよい。又、上述した方法は、メモリセルを形成するのに使用する導電性材料として適当にドープされたポリシリコンの使用を説明したが、いかなる適当な導電性材料も使用できることが当業者に明らかであろう。更に、二酸化シリコン又は窒化シリコンに代わっていかなる適当な絶縁材を使用することもできる。更に、エッチング特性が二酸化シリコン（又は絶縁材）及びポリシリコン（又は導体）から相違するような適当な材料を、窒化シリコンに代わって使用することができる。更に、請求の範囲から明らかなように、上述した又は請求の範囲に述べた厳密な順序で全ての方法段階を実行する必要はなく、本発明のメモリセルを適切に形成できるものであれば、いかなる順序でもよい。又、本発明のメモリセル素子は、均一にドープされた基板において形成されるものとして示されたが、基板の他の部分に比して異なる導電型を有するようにドープされた領域である基板のウェル領域にも形成できることが明らかであり且つ意図される。最後に、絶縁材料又は導電性材料の単一層は、そのような材料の多層として形成することもでき、又、その逆のことも言える。
【図面の簡単な説明】
【図１】従来の分割ゲート不揮発性メモリセルを示す側面断面図である。
【図２Ａ】分離領域を形成するための本発明の方法の第１ステップに使用される半導体基板の上面図である。
【図２Ｂ】１−１線に沿った構造体の断面図で、本発明の初期処理ステップを示す図である。
【図２Ｃ】図２Ｂの構造体の処理において分離領域を形成する次のステップを示す構造体の上面図である。
【図２Ｄ】図２Ｃの１−１線に沿った構造体の断面図で、構造体に形成された分離縞を示す図である。
【図２Ｅ】図２Ｃの１−１線に沿った構造体の断面図で、半導体基板に形成することのできる２つの形式の分離領域、即ちＬＯＣＯＳ又は浅いトレンチを示す図である。
【図３Ａ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｂ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｃ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｄ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｅ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｆ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｇ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｈ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｉ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｊ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｋ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｌ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｍ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｎ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｏ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｐ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｑ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｒ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｓ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｔ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図３Ｕ】図２Ｃの２−２線に沿った構造体の断面図で、本発明によるフローティングメモリセルの不揮発性メモリアレーの形成において、図２Ｃに示す構造体の処理の次のステップを示す図である。
【図４Ａ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｏの半導体構造体の第１の別の処理のステップを示す図である。
【図４Ｂ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｏの半導体構造体の第１の別の処理の次のステップを示す図である。
【図４Ｃ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｏの半導体構造体の第１の別の処理の次のステップを示す図である。
【図４Ｄ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｏの半導体構造体の第１の別の処理の次のステップを示す図である。
【図４Ｅ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｏの半導体構造体の第１の別の処理の次のステップを示す図である。
【図４Ｆ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｏの半導体構造体の第１の別の処理の次のステップを示す図である。
【図４Ｇ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｏの半導体構造体の第１の別の処理の次のステップを示す図である。
【図５Ａ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理のステップを示す図である。
【図５Ｂ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図５Ｃ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図５Ｄ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図５Ｅ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図５Ｆ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図５Ｇ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図５Ｈ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図５Ｉ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第２の別の処理の次のステップを示す図である。
【図６Ａ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理のステップを示す図である。
【図６Ｂ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｃ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｄ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｅ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｆ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｇ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｈ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｉ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図６Ｊ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｍの半導体構造体の第３の別の処理の次のステップを示す図である。
【図７Ａ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理のステップを示す図である。
【図７Ｂ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｃ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｄ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｅ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｆ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｇ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｈ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｉ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｊ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｋ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｌ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｍ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｎ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｏ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｐ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｑ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｒ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｓ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｔ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｕ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｖ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｗ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｘ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｙ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図７Ｚ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図３Ｃの半導体構造体の第４の別の処理の次のステップを示す図である。
【図８Ａ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理のステップを示す図である。
【図８Ｂ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｃ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｄ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｅ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｆ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｇ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｈ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｉ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｊ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｋ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｌ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｍ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｎ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｏ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｐ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｑ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｒ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｓ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｔ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｕ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｖ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【図８Ｗ】半導体構造体の断面図で、本発明のフローティングメモリセルの不揮発性メモリアレーの形成において、図７Ｆの半導体構造体の第５の別の処理の次のステップを示す図である。
【符号の説明】
１０  半導体基板
１２  絶縁材料層
１４  ポリシリコン層
１６  縞
１８  窒化物層
１７  活性領域
１９  ホトレジスト層
２０ａ、２０ｂ  分離材料
２２  絶縁層
２４  ポリ層
２６  第１トレンチ
２８  ポリブロック
３０  窒化物層
３２  酸化物層
３４  第２トレンチ
３８  ソース領域
４０  側壁スペーサ
４２  ポリブロック
４３  酸化物層
４４  第３トレンチ
４６  スペーサ
４８  酸化物層
５０  第２領域
５２  薄い酸化物層
５４  水平を向いたエッジ
５６  ポリスペーサ
５８  絶縁スペーサ
６０、６２  酸化物スペーサ
６４  シリサイド
６６  ポリサイド
６８  ポリサイド層
７０  ＢＰＳＧ
７２  導体コンタクト
７４  ビットラインコネクタ
７６  チャンネル領域
７８  垂直部分
８０  水平部分
【図１】
0004004948.tif 000002
【図２Ａ】
0004004948.tif 000003
【図２Ｂ】
0004004948.tif 000004
【図２Ｃ】
0004004948.tif 000005
【図２Ｄ】
0004004948.tif 000006
【図２Ｅ】
0004004948.tif 000007
【図３Ａ】
0004004948.tif 000008
【図３Ｂ】
0004004948.tif 000009
【図３Ｃ】
0004004948.tif 000010
【図３Ｄ】
0004004948.tif 000011
【図３Ｅ】
0004004948.tif 000012
【図３Ｆ】
0004004948.tif 000013
【図３Ｇ】
0004004948.tif 000014
【図３Ｈ】
0004004948.tif 000015
【図３Ｉ】
0004004948.tif 000016
【図３Ｊ】
0004004948.tif 000017
【図３Ｋ】
0004004948.tif 000018
【図３Ｌ】
0004004948.tif 000019
【図３Ｍ】
0004004948.tif 000020
【図３Ｎ】
0004004948.tif 000021
【図３Ｏ】
0004004948.tif 000022
【図３Ｐ】
0004004948.tif 000023
【図３Ｑ】
0004004948.tif 000024
【図３Ｒ】
0004004948.tif 000025
【図３Ｓ】
0004004948.tif 000026
【図３Ｔ】
0004004948.tif 000027
【図３Ｕ】
0004004948.tif 000028
【図４Ａ】
0004004948.tif 000029
【図４Ｂ】
0004004948.tif 000030
【図４Ｃ】
0004004948.tif 000031
【図４Ｄ】
0004004948.tif 000032
【図４Ｅ】
0004004948.tif 000033
【図４Ｆ】
0004004948.tif 000034
【図４Ｇ】
0004004948.tif 000035
【図５Ａ】
0004004948.tif 000036
【図５Ｂ】
0004004948.tif 000037
【図５Ｃ】
0004004948.tif 000038
【図５Ｄ】
0004004948.tif 000039
【図５Ｅ】
0004004948.tif 000040
【図５Ｆ】
0004004948.tif 000041
【図５Ｇ】
0004004948.tif 000042
【図５Ｈ】
0004004948.tif 000043
【図５Ｉ】
0004004948.tif 000044
【図６Ａ】
0004004948.tif 000045
【図６Ｂ】
0004004948.tif 000046
【図６Ｃ】
0004004948.tif 000047
【図６Ｄ】
0004004948.tif 000048
【図６Ｅ】
0004004948.tif 000049
【図６Ｆ】
0004004948.tif 000050
【図６Ｇ】
0004004948.tif 000051
【図６Ｈ】
0004004948.tif 000052
【図６Ｉ】
0004004948.tif 000053
【図６Ｊ】
0004004948.tif 000054
【図７Ａ】
0004004948.tif 000055
【図７Ｂ】
0004004948.tif 000056
【図７Ｃ】
0004004948.tif 000057
【図７Ｄ】
0004004948.tif 000058
【図７Ｅ】
0004004948.tif 000059
【図７Ｆ】
0004004948.tif 000060
【図７Ｇ】
0004004948.tif 000061
【図７Ｈ】
0004004948.tif 000062
【図７Ｉ】
0004004948.tif 000063
【図７Ｊ】
0004004948.tif 000064
【図７Ｋ】
0004004948.tif 000065
【図７Ｌ】
0004004948.tif 000066
【図７Ｍ】
0004004948.tif 000067
【図７Ｎ】
0004004948.tif 000068
【図７Ｏ】
0004004948.tif 000069
【図７Ｐ】
0004004948.tif 000070
【図７Ｑ】
0004004948.tif 000071
【図７Ｒ】
0004004948.tif 000072
【図７Ｓ】
0004004948.tif 000073
【図７Ｔ】
0004004948.tif 000074
【図７Ｕ】
0004004948.tif 000075
【図７Ｖ】
0004004948.tif 000076
【図７Ｗ】
0004004948.tif 000077
【図７Ｘ】
0004004948.tif 000078
【図７Ｙ】
0004004948.tif 000079
【図７Ｚ】
0004004948.tif 000080
【図８Ａ】
0004004948.tif 000081
【図８Ｂ】
0004004948.tif 000082
【図８Ｃ】
0004004948.tif 000083
【図８Ｄ】
0004004948.tif 000084
【図８Ｅ】
0004004948.tif 000085
【図８Ｆ】
0004004948.tif 000086
【図８Ｇ】
0004004948.tif 000087
【図８Ｈ】
0004004948.tif 000088
【図８Ｉ】
0004004948.tif 000089
【図８Ｊ】
0004004948.tif 000090
【図８Ｋ】
0004004948.tif 000091
【図８Ｌ】
0004004948.tif 000092
【図８Ｍ】
0004004948.tif 000093
【図８Ｎ】
0004004948.tif 000094
【図８Ｏ】
0004004948.tif 000095
【図８Ｐ】
0004004948.tif 000096
【図８Ｑ】
0004004948.tif 000097
【図８Ｒ】
0004004948.tif 000098
【図８Ｓ】
0004004948.tif 000099
【図８Ｔ】
0004004948.tif 000100
【図８Ｕ】
0004004948.tif 000101
【図８Ｖ】
0004004948.tif 000102
【図８Ｗ】
0004004948.tif 000103