(57)【特許請求の範囲】
【請求項１】
クロックに同期して動作する半導体メモリ装置のカラムデコーダにおいて、
外部から供給されるカラムアドレスをデコーディングしてプリデコーディングされたカラムアドレスを発生し、前記プリデコーディングされたカラムアドレス中の一つを前記クロックを遅延させて生成したサンプリングパルスによりサンプリングするプリデコーダと、
前記クロックの第１レベルに応答して前記プリデコーディングされたカラムアドレス中の一つをラッチし、前記クロックの第１レベルから第２レベルへの変化に応答して前記ラッチされた信号によってトリガされたプリチャージパルスを発生するプリチャージパルス発生回路と、
前記サンプリングされたプリデコーディングカラムアドレスとこれ以外のプリデコーディングされたカラムアドレスとの組合せによる活性化パルスに応答してカラム選択ラインをエネーブル状態に変化させた後、その状態を維持し、前記プリチャージパルスに応答して前記カラム選択ラインをディスエーブル状態に変化させるカラム選択ライン活性化回路と、
を含むことを特徴とするクロック制御カラムデコーダ。
【請求項２】
前記プリデコーダは、前記クロックを遅延させて出力する第１遅延手段と、
前記第１遅延手段の第１エッジによってトリガされ所定の期間を有するサンプリングパルスを発生する第１パルス自動発生手段と、
外部からのバンク選択信号及び有効カラムアドレスをデコーディングしてプリデコーディングされたカラムアドレスを発生する複数のカラムアドレスデコーダと、
前記複数のカラムアドレスデコーダの出力中の一つを前記サンプリングパルスによりサンプリングするサンプリング手段と、
を含むことを特徴とする請求項１記載のクロック制御カラムデコーダ。
【請求項３】
前記サンプリング手段は、ＮＡＮＤゲートを含むことを特徴とする請求項２記載のクロック制御カラムデコーダ。
【請求項４】
前記第１遅延手段は、サンプリング時点が調節可能な手段を含むことを特徴とする請求項２記載のクロック制御カラムデコーダ。
【請求項５】
前記第１パルス自動発生手段は、サンプリングパルス幅が調節可能な手段を含むことを特徴とする請求項２または請求項４記載のクロック制御カラムデコーダ。
【請求項６】
前記プリチャージパルス発生回路は、
前記クロックの第１レベルに応答して前記プリデコーディングされたカラムアドレス中の一つをラッチするラッチ手段と、
前記ラッチ手段の出力を前記クロックの第１レベルから第２レベルへの変化に応答して遅延させて出力する第２遅延手段と、
前記第２遅延手段の出力によってトリガされ所定の期間を有するプリチャージパルスを発生する第２パルス自動発生手段と、
を含むことを特徴とする請求項１または請求項２記載のクロック制御カラムデコーダ。
【請求項７】
前記第２遅延手段は、プリチャージパルス発生時点が調節可能な手段を含むことを特徴とする請求項６記載のクロック制御カラムデコーダ。
【請求項８】
前記第２自動パルス発生手段は、プリチャージパルス幅が調節可能な手段を含むことを特徴とする請求項７記載のクロック制御カラムデコーダ。
【請求項９】
前記カラム選択ライン活性化回路は、
それぞれのソースが電源電圧と接地電圧にそれぞれ接続され、前記活性化パルスがゲートへそれぞれ入力される第１チャネル形第１ＭＯＳトランジスタ及び第２チャネル形ＭＯＳトランジスタと、
チャネルが前記第１チャネル形第１ＭＯＳトランジスタのドレインと第２チャネル形ＭＯＳトランジスタのドレインとの間に接続され、前記プリチャージパルスがゲートへ入力される第１チャネル形第２ＭＯＳトランジスタと、
前記第１チャネル形第２ＭＯＳトランジスタのドレインと前記第２チャネル形ＭＯＳトランジスタのドレインとに接続された接続ノードとカラム選択ラインとの間に接続されたラッチ回路と
を含むことを特徴とする請求項１記載のクロック制御カラムデコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期半導体メモリ装置(Synchronous memory device)に使用されるクロック制御カラムデコーダ(Clock controlled column decoder)に関する。
【０００２】
【従来の技術】
半導体メモリ装置の動作速度は、マイクロプロセッサの動作高速化に比例して次第に速くなっている。数１００ＭＨｚで動作する高速半導体メモリ装置(High speed memory device)は、外部システムから供給される外部クロックに同期して動作するように構成されており、このような半導体メモリ装置を同期半導体メモリ装置という。この同期半導体メモリ装置は、読出／書込に関連した命令の全ての処理動作を外部から供給されるシステムクロックに同期して行う。
【０００３】
半導体メモリ装置は、メモリセルへのデータ書き込み或いは読み出しのために、ロウアドレスとカラムアドレスが外部から供給され、カラムアドレスの組合せに従って多数のカラムラインの中の一本のカラムラインが選択される。一般にＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、外部から入力されるカラムアドレスをプリデコーダによりプリデコーディングし、このプリデコーディングされたカラムアドレスをカラムデコーダによりデコーディングして出力し、多数のカラムラインの中の一本を選択する。
【０００４】
外部から供給されるシステムクロックに同期して動作する同期ＤＲＡＭは、外部から供給されるシステムクロックに同期してカラムアドレスを入力し、またこのシステムクロックに同期してカラムアドレスにより一本のカラムラインが選択されるように動作する。
【０００５】
このようなカラム選択ラインの選択方法については多様な技術が発表されているが、その中でも代表的なカラム選択方法として 1994 Symposium on VLSI Circuits Digest of Technical Papersの７９〜８０ページに記載された“ A 200MHz 16Mbit Synchronous DRAM with Block Access Mode”の技術があげられる。図１は、従来のカラムデコーダの構成を示す図であり、前記文献にもパルスカラムデコーダ(Pulsed Column Decoder)として記載されているものである。
【０００６】
同図に示されるように従来のカラムデコーダは大別して、外部から入力されるカラムアドレスＡＹｉ（ｉは ０、１、２、…… ｎの自然数）をプリデコーディングし、このプリデコーディングされたカラムアドレスを、外部システムクロックに同期した内部クロックＩＣＬＫ１及びＸＩＣＬＫ１に従いプリデコーディングカラムアドレスＹＰＡとして発生するプリデコーダ１２と、このプリデコーディング信号ＹＰＡを１クロック遅延した内部クロックＩＣＬＫ２によりゲーティングしてカラムライン選択信号Ｙを出力するカラムデコーダ１４とから構成される。
【０００７】
プリデコーダ１２は、ＮＡＮＤゲート１６，２０とインバータ１８，２８，３２及びトライステイト(tri-states)インバータ２６，３０の組合せから構成され、該当カラムアドレスＡＹ０及びＡＹ１をプリデコーディングした信号ＹＰＡを、外部システムクロックＥｘｔ.ＣＬＫに同期する内部クロックＩＣＬＫ１の下降エッジ(Felling edge：low going edge)に同期して出力する。カラムデコーダ１４は、ＮＡＮＤゲート３４，３８及び多数のインバータ３６，４０，４２及び４４の組合せから構成され、プリデコーディング信号ＹＰＡの組合せによりプリカラムライン選択信号(Pre-column select line signal)ＹＯを発生し、そのＹＯを、遅延した内部クロックＩＣＬＫ２によりカラムライン選択信号Ｙとして出力する（図１の構成については、1994 Symposium on VLSI Circuits Digest of Technical Papersの７９〜８０ページに記載された“ A 200MHz 16Mbit Synchronous DRAM with Block Access Mode”に詳述される)。
【０００８】
図２は、従来のカラムデコーダのタイミングチャートである。
【０００９】
図２のタイミングチャートを参照して図１のカラムデコーダの動作を説明する。カラムアドレスＡＹ０，ＡＹ１が論理“ハイ”に活性化されるとＮＡＮＤゲート２０の出力は論理“ロー”に遷移する。このＮＡＮＤゲート２０出力は、外部から供給されるシステムクロックＥｘｔ.ＣＬＫ（図示せず）に同期した内部クロックＩＣＬＫ１の下降エッジに同期してトライステートインバータ３０及びインバータ２８から構成されるラッチ回路によりラッチされ、出力ノードに接続されたインバータ３２により論理“ハイ”に反転される。従って、内部クロックＩＣＬＫ１が論理“ロー”に遷移するとき、この下降エッジに従ってプリデコーダ１２から出力されるプリデコーディング信号ＹＰＡが論理“ハイ”状態に活性化される。
【００１０】
図２のように、プリデコーダ１２の出力ＹＰＡが論理“ハイ”に活性されると、カラムデコーダ１４のＮＡＮＤゲート３４及びインバータ３６から出力されるプリカラムライン選択信号ＹＯが論理“ハイ”に活性化される。このような状態で、入力されるＣＡＳ（カラムアドレスストローブ）コマンドにより、内部クロックＩＣＬＫ１から１クロック遅れて遅延クロックＩＣＬＫ２が発生する。カラムデコーダ１４が、この遅延クロックＩＣＬＫ２とプリカラムライン選択信号ＹＯとを組合せることにより、カラムライン選択信号Ｙが論理“ハイ”に活性化される。このときカラムライン選択信号Ｙは、遅延クロックＩＣＬＫ２の上昇エッジ(Rising edge：high going edge)に応じて活性化され、下降エッジに応じて非活性化される。
【００１１】
図１に示すカラムデコーダは上記のように、ＣＡＳコマンドが入力されて１クロック遅延されて発生するクロックＩＣＬＫ２に同期して最終的に出力されるカラムライン選択信号Ｙがイネーブルされ、イネーブルの期間はこのクロックＩＣＬＫ２の論理“ハイ”区間の長さにより決定される。即ち、カラムライン選択信号Ｙの活性化区間は、遅延クロックＩＣＬＫ２の“ハイ”幅に依存する。
【００１２】
【発明が解決しようとする課題】
しかしこのような従来のカラムデコーダには以下のような問題点がある。
【００１３】
まず第１に、上記従来の技術では内部クロックＩＣＬＫ１によりカラムアドレスがセッティングされ、プリデコーダ１２から出力されるプリデコーディング信号ＹＰＡと遅延内部クロックＩＣＬＫ２の組合せによりカラムライン選択信号Ｙがイネーブルされるので、カラムライン選択信号Ｙの発生時点が内部クロックＩＣＬＫ２に依存する。このため、プリカラムライン選択信号ＹＰＡの発生時点が早い場合でも、最終出力であるカラムライン選択信号Ｙが内部クロックＩＣＬＫ２の次の上昇エッジに同期してイネーブルされることになり速度損失(speed loss)が生じる。また、外部から供給されるシステムクロックＥｘｔ.ＣＬＫの周波数が変化すると遅延内部クロックＩＣＬＫ２の発生時点も変化するので、外部システムクロックＥｘｔ.ＣＬＫが高周波数(high frequency)となる場合、プリカラムライン選択信号ＹＯがセッティングされる前に内部クロックＩＣＬＫ２が論理“ハイ”に遷移すれば、上昇エッジに同期して無効(Invalid) なカラムライン選択信号Ｙが発生して半導体メモリ装置の誤動作の原因となることがある。
【００１４】
そして第２に、上記従来のカラムデコーダは、内部クロックＩＣＬＫ２のパルス幅(Pulsewidth)がメモリセルのカラムラインを選択するカラムライン選択信号Ｙのパルス幅を決定するため、内部クロックＩＣＬＫ２をメモリ装置内部のパルス自動発生器(Automatic pulse generator)で自動的に発生する自動パルス(Auto pulse)とした場合、カラムライン選択信号Ｙのパルス幅がこの自動パルス幅により固定される。この場合、カラムライン選択信号Ｙのパルス幅は、メモリ装置が最大動作周波数 (maximum frequency)で動作する状態に対応して決定され、周波数が低くなってもカラムライン選択信号Ｙのパルスは、最大動作周波数時の動作マージンである。動作周波数が低くなるに従ってカラムライン選択信号Ｙのイネーブル区間が大きくなると、読出／書込動作マージンが増加するのに対し、パルス幅は上記のように固定されているため、特に低電圧での動作マージンが非常に悪くなる。
【００１５】
【課題を解決するための手段】
本発明では、低周波数動作から数百ＭＨｚの高周波数動作まで良好にメモリセルのカラムラインが選択できる同期メモリ装置のカラムデコーダを提供する。このような本発明のカラムデコーダには、外部システムクロックに同期したクロックでデコーディングされたアドレスをサンプリングしてカラム選択ラインをイネーブルするイネーブルクロック発生回路、イネーブルされたカラム選択ラインを自動的にディスエーブルするプリチャージパルス発生回路が含まれる。本発明のクロック制御カラムデコーダは、外部から入力されるカラムアドレスをデコーディングし、外部システムクロックに同期したクロックでこのデコーディングされたカラムアドレスをサンプリングするイネーブルクロックに応答してカラム選択ラインをイネーブルさせ、このイネーブルクロックより所定分だけ遅延して入力されるプリチャージパルスによりイネーブルされたカラム選択ラインをディスエーブルさせる。
【００１６】
このために本発明は、クロックに同期して動作する半導体メモリ装置のカラムデコーダにおいて、外部から供給されるカラムアドレスをデコーディングしてプリデコーディングされたカラムアドレスを発生し、このプリデコーディングされたカラムアドレス中の一つを前記クロックより所定時間遅延して発生する制御クロックに応じてサンプリングするプリデコーダと、前記クロックの第１レベルに応答して、プリデコーディングされたカラムアドレス中の一つをラッチし、そして前記クロックの第２レベルに応答して、前記ラッチした信号を所定時間遅延させてトリガとしたプリチャージパルスを発生するプリチャージパルス発生回路と、前記サンプリングされたプリデコーディングカラムアドレスとこれ以外のプリデコーディングカラムアドレスとの組合せによるイネーブルクロックに応答してカラム選択ラインをイネーブルさせ、前記プリチャージパルスに応答してカラム選択ラインをディスエーブルさせるカラム選択ライン活性化回路と、を備えることを特徴とする。
【００１７】
プリデコーダは、クロックを所定時間遅延して出力する第１遅延手段と、この第１遅延手段の第１エッジにトリガされて所定の期間を有する制御パルスを発生する第１パルス自動発生手段と、外部からのバンク選択信号及び有効カラムアドレスをデコーディングしてプリデコーディングされたカラムアドレスを発生する複数のカラムアドレスデコーダと、この複数のカラムアドレスデコーダの出力中の一つを前記制御パルスによりサンプリングするサンプリング手段と、を備える。
サンプリング手段は、ＮＡＮＤゲートで、第１遅延手段は、サンプリング時点を調節する手段を備える。第１パルス自動発生手段は、カラム選択ラインのイネーブル区間を調節する手段を備える。
【００１８】
プリチャージパルス発生回路は、クロックの第１レベルに応答して、プリデコーディングされたカラムアドレス中の一つをラッチするラッチ手段と、このラッチ手段の出力を前記クロックの第２レベルに応答して所定時間遅延して出力する第２遅延手段と、この第２遅延手段の出力をトリガとして所定の期間を有するプリチャージパルスを発生する第２パルス自動発生手段と、を備える。第２遅延手段は、プリチャージパルス発生時点を調節する手段を備え、第２パルス自動発生手段は、カラム選択ラインのディスエーブル区間を調節する手段を備える。
【００１９】
カラム選択ライン活性化回路は、それぞれソース端が電源電圧と接地電圧に接続され、イネーブルクロックをゲート端へそれぞれ入力させる第１チャネル形の第１ＭＯＳトランジスタ及び第２チャネル形の第２ＭＯＳトランジスタと、これら第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタのドレイン端の間にチャネルが接続され、プリチャージパルスをゲート端へ入力する第１チャネル形の第３ＭＯＳトランジスタと、この第３ＭＯＳトランジスタのソース端と前記第２ＭＯＳトランジスタのドレイン端の接続ノードとカラム選択ライン間に接続されたラッチ回路と、から構成される。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施形態を図面を参照して詳細に説明する。
【００２１】
図３は、本発明によるクロック制御カラムデコーダを構成する活性化パルス発生回路(Active pulse generator)１００の構成を示し、図４は、本発明によるクロック制御カラムデコーダを構成するプリチャージパルス発生回路(Pre-charge pulse generator)２００の構成を示す。
【００２２】
図５は、本発明によるクロック制御カラムデコーダを構成するカラム選択ライン活性化回路(Column select line Activation circuit)３００の構成を示す。
【００２３】
図６は、図３、図４及び図５の動作タイミングを示すタイミングチャートである。
【００２４】
以下、図６のタイミングチャートを参照して図３、図４及び図５のように構成された本例のクロック制御カラムデコーダの動作を説明する。
【００２５】
まず図６のように、外部システムクロックＥｘｔ.ＣＬＫが入力されると、デバイス内部では一般的な同期半導体メモリ装置と同様にこの外部システムクロックＥｘｔ.ＣＬＫに同期した内部クロックＩＣＬＫを発生する。この状態で、カラムアドレスストローブ信号ＣＡＳが入力されると、メモリバンクを選択するバンク選択信号ＹＢＳとカラムアドレスＡＹｉとが内部クロックＩＣＬＫの上昇エッジに同期してデバイス内部へ入力される。
【００２６】
内部クロックＩＣＬＫに入力ノードが接続された第１遅延器１０２は、図３のように、直列接続された二つのインバータ１０６、１１２と、このインバータ１０６、１１２の接続ノードと電源電圧Ｖｃｃ及び接地電圧Ｖｓｓとの間にそれぞれ接続されたＰＭＯＳキャパシタ１０８、ＮＭＯＳキャパシタ１１０とから構成される。この第１遅延器１０２は、入力される内部クロックＩＣＬＫをインバータ１０６、１１２の電源電圧Ｖｃｃ端子に接続された抵抗とＰＭＯＳキャパシタ１０８、ＮＭＯＳキャパシタ１１０のＲＣ時定数値に従って所定時間遅延して出力する。つまり第１遅延器１０２は、内部クロックＩＣＬＫを遅延して出力ノードに接続されたパルス自動発生器１０４の入力ノードへ供給する。この遅延の程度は、ＲＣ時定数を調節することで可変させ得る。
【００２７】
パルス自動発生器１０４は、図３のように、第１遅延器１０２の出力ノードに直列接続された奇数個のインバータチェーン１１４，１１６，１１８の出力及び第１遅延器１０２の出力が両方ともイネーブル（論理“ハイ”）状態であるとき論理“ロー”の信号を出力するＮＡＮＤゲート１２０と、その出力ノードに接続されたインバータ１２６とから構成される。このパルス自動発生器１０４は、第１遅延器１０２から遅延出力される内部クロックＩＣＬＫの第１エッジに応答してインバータチェーンによる遅延時間幅を有する制御クロックパルスＩＣＬＫＤを自動的に生成して出力ノードに接続されたＮＡＮＤゲート１４０の一入力端に供給する。内部クロックＩＣＬＫと制御クロックパルスＩＣＬＫＤとの遅延の程度、即ち第１遅延は上記のように第１遅延器１０２のＲＣ時定数により決定される。
【００２８】
この動作状態で、図３に示す複数のデコーダのうち、デコーダ１２８は、バンク選択信号ＹＢＳ、有効なカラムアドレスＡＹ０、ＡＹ１、及びＡＹ２をデコーディングしてＮＡＮＤゲート１４０の他の入力端へ供給する。デコーダ１３０は、バンク選択信号ＹＢＳ、有効なカラムアドレスＡＹ３、ＡＹ４、ＡＹ５を、デコーダ１３２は、バンク選択信号ＹＢＳ、有効なカラムアドレスＡＹ６、ＡＹ７、ＡＹ８をそれぞれデコーディングしてプリデコーディングされたカラムアドレスＹＰＡ３４５、ＹＰＡ６７８を出力し、これらは出力ノードに接続されたインバータ１４６，１４８及び１５０，１５２により図５のカラム選択ライン活性化回路３００のＮＡＮＤゲート１７６の二つの入力端へ供給される。
【００２９】
ＮＡＮＤゲート１４０は、自動パルス発生器１０４で自動的に発生する制御クロックパルスＩＣＬＫＤの状態遷移に応じて、カラムアドレスＡＹ０、ＡＹ１、及びＡＹ２とバンク選択信号ＹＢＳのデコーディング結果をゲーティングする。これにより、パルス自動発生器１０４から出力される制御クロックパルスＩＣＬＫＤの上昇エッジに応答してプリデコーディングされたカラムアドレスＹＰＡ０１２が論理“ロー”にイネーブルされ、制御クロックパルスＩＣＬＫＤの下降エッジに応答して、プリデコーディングされたカラムアドレスＹＰＡ０１２が論理“ハイ”にディスエーブルされる。この制御クロックパルスＩＣＬＫＤにより、プリデコーディング後サンプリングされたカラムアドレスＹＰＡ０１２が図５に示したＮＯＲゲート１７８の一側入力端へ供給される。
【００３０】
図５のように、ＮＡＮＤゲート１７６は、デコーダ１３０，１３２から論理“ハイ”状態で出力されるプリデコーディングされたカラムアドレスＹＰＡ３４５とＹＰＡ６７８の否定積をとり、論理“ロー”信号をＮＯＲゲート１７８の他の入力端へ供給する。これにより、ＮＯＲゲート１７８は、ＮＡＮＤゲート１７６の出力とプリデコーディング後サンプリングされたカラムアドレスＹＰＡ０１２を論理組合わせて、図６のようにカラムラインイネーブルクロックＹＡを論理“ハイ”にして出力する。
【００３１】
ＮＯＲゲート１７８から出力されるイネーブルクロックＹＡは、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列接続された第１ＰＭＯＳトランジスタ１８０のゲートとＮＭＯＳトランジスタ１８４のゲートにそれぞれ供給される。このとき、第２ＰＭＯＳトランジスタ１８２のドレインとＮＭＯＳトランジスタ１８４のドレインの接続ノードは、二つのインバータ１８６及び１８８から構成されたラッチ回路に接続され、カラムライン選択信号Ｙを出力する。
【００３２】
これにより図６のように、プリデコーディングされたカラムアドレスＹＰＡ３４５及びＹＰＡ６７８の有効(Valid) 区間で、プリデコーディング後サンプリングされたカラムアドレスＹＰＡ０１２の論理“ロー”区間に応じてイネーブルクロックＹＡが論理“ハイ”になり、第１ＰＭＯＳトランジスタ１８０は非導通状態、ＮＭＯＳトランジスタ１８４は導通状態になる。このような動作によりラッチ回路の出力ノードは、論理“ハイ”にラッチされてカラムライン選択信号Ｙが論理“ハイ”にイネーブルされる。カラムライン選択信号Ｙのイネーブルは、イネーブルクロックＹＡが論理“ロー”へ遷移して第１ＰＭＯＳトランジスタ１８０が導通状態、ＮＭＯＳトランジスタ１８４が非導通状態にあるとしても、プリチャージパルスＹＰのレベルが論理“ハイ”に維持されている間は第２ＰＭＯＳトランジスタ１８２が非導通状態となるので、ラッチ回路の動作により論理“ハイ”状態に保持される。
【００３３】
上記の構成において、図３に示した第１遅延器１０２による第１遅延時間は、プリデコーディングされたカラムアドレスＹＰＡ３４５とＹＰＡ６７８が論理“ハイ”に活性化され、これにより図５のＮＡＮＤゲート１７６の出力が論理“ロー”になる時点より、図３のインバータ１４４から出力される信号ＹＰＡ０１２のレベルが論理“ロー”になる時点が後になるように調節されなければならない。このように第１遅延時間を調節することにより、プリデコーディングされたカラムアドレスＹＰＡ３４５及びＹＰＡ６７８が有するアドレス情報とプリデコーダのスキュー(Skew)を無関係にできる。
【００３４】
このようにイネーブルされたカラムライン選択信号Ｙは、図４に示したプリチャージパルス発生回路２００から出力されるプリチャージパルスＹＰによりディスエーブルされる。
【００３５】
図４において、デコーダ１５４は、バンク選択信号ＹＢＳとカラムアドレスＡＹ０、ＡＹ１、ＡＹ２をデコーディングして出力する。デコーダ１５４へ入力されるすべての信号が有効、即ち論理“ハイ”状態で入力される場合にはディスエーブル信号発生回路１５６へ論理“ハイ”信号が供給される。
【００３６】
このとき、ディスエーブル信号発生回路１５６内のインバータ１６２は、これを反転して伝送ゲート１６６へ供給する。スキューゲート１６６は、内部クロックＩＣＬＫの下降エッジで入力される信号、すなわちカラムアドレスＡＹｉ及びバンク選択信号ＹＢＳを組み合わせた情報をインバータ１６８，１７０から構成されたラッチ回路へ貯蔵する。このような動作により、図６のように、ラッチ回路の出力ノードＮ１は論理“ハイ”になる。ラッチ回路の出力ノードＮ１の貯蔵情報は、次の内部クロックＩＣＬＫの上昇エッジにイネーブルされるＮＡＮＤゲート１７２によりゲーティングされ、インバータ１７４を通じて第２遅延器１５８へ供給される。
【００３７】
第２遅延器１５８は、入力される信号を所定時間遅延してパルス自動発生器１６０へ入力する。自動パルス発生器１６０の構成は、図３における自動パルス発生器１０４の構成とほぼ同一であるが、出力の活性化レベルは論理“ロー”である。
【００３８】
このプリチャージパルス発生回路２００は、図６のように、内部クロックＩＣＬＫの上昇エッジによりカラムライン選択信号Ｙが論理“ハイ”にイネーブルされる時のカラムアドレスＡＹｉとバンク選択情報ＹＢＳをラッチし、次の内部クロックＩＣＬＫの上昇エッジで自動的に論理“ロー”状態のプリチャージパルスＹＰを発生する。
【００３９】
プリチャージパルス発生回路２００により発生したプリチャージパルスＹＰは、図５のカラム選択ライン活性化回路３００内の第２ＰＭＯＳトランジスタ１８２をターンオンさせる。このとき、第１ＰＭＯＳトランジスタ１８０はすでにターンオン状態にあるので、インバータで構成されたラッチ回路の出力を論理“ロー”レベルにプリチャージしてカラムライン選択信号Ｙを論理“ロー”にディスエーブルさせる。
【００４０】
図６を参照すれば、読出／書込命令が入力される周期Ｔ０で選択されたカラムアドレスＡＹ０によりイネーブルクロックＹＡ０が発生してカラム選択ラインＹ０をイネーブルさせ、周期Ｔ１でカラムアドレスＡＹ１が入力されるが、先に入力されたカラムアドレスＡＹ０と異なる場合（すなわち、他のカラムラインを選択する場合）には、周期Ｔ１で発生したプリチャージパルスＹＰ０によりカラム選択ラインＹ０はディスエーブルされる。
【００４１】
しかし、カラムアドレスＡＹ０と周期Ｔ１へ入ってくる他のカラムアドレスＡＹ１の値が同一なカラムラインを選択する場合、Ｔ１時点の内部クロックＩＣＬＫにより発生したイネーブルクロックＹＡ０によりイネーブルされたカラム選択ラインＹ０は、第２ＰＭＯＳトランジスタ１８２がターンオン状態となってディスエーブルされる。しかし、イネーブルクロックＹＡ１がイネーブルされることにより、第１ＰＭＯＳトランジスタ１８０はターンオフ状態になり、ＮＭＯＳトランジスタ１８４はターンオン状態になる。その結果、継続的にイネーブル状態が保持され、イネーブルクロックＹＡとプリチャージパルスＹＰとがオーバーラップしても無関係に動作する。
【００４２】
以上のように動作するクロック制御カラムデコーダのカラムライン選択信号Ｙのイネーブル時点は、図３の第１遅延器１０２内のＲＣ時定数を変化させることにより調節することができる。また、カラムライン選択信号Ｙのディスエーブル時点は、図４の第２遅延器１５８内のＲＣ時定数を変化させることにより調節することができる。このように、カラムライン選択信号Ｙのイネーブル区間を容易に調節でき、同期半導体メモリ装置へ供給される外部システムクロックＥｘｔ.ＣＬＫの周波数が低くなっても、イネーブルクロックＹＡとプリチャージパルスＹＰを同一の内部クロックＩＣＬＫにより発生させるので、低周波数になればなるほどカラムライン選択信号Ｙのイネーブル区間が増加してデバイスの読出／書込動作の特性が改善される。
【００４３】
さらに速度の点でも、従来技術ではプリデコーダの出力時点の次のクロックによりカラムライン選択信号Ｙが遅れてイネーブルされるが、本発明では、所定の遅延により最短経路でプリデコーディングしてカラムをデコーディングすることによりアドレススキュー(Address Skew)を除去し、高周波数クロックに対応することが容易になる。
【００４４】
図７は、本発明によるクロック制御カラムデコーダをマルチバンク(Multi-Bank)のメモリ装置に適用した例を示す図である。
【００４５】
同図を参照すれば、複数のバンクデコーダは、それぞれカラムアドレスバッファから出力されるカラムアドレスＡＹｉとバンク選択信号ＹＢＳを入力とする。それぞれのバンクデコーダが、図３、図４、及び図５に示すような活性化パルス発生回路(Active pulse generator)１００、プリチャージパルス発生回路(Pre-charge pulse generator)２００、及びカラム選択ライン活性化回路(Column select line Activation circuit) ３００を備えて、外部カラムアドレスをクロックに同期してデコーディングし、カラム選択ラインＹ０、Ｙ１、Ｙ２、…、Ｙｎをそれぞれ選択するように動作する。
【００４６】
【発明の効果】
以上で述べたように本発明のクロック制御カラムデコーダは、同期半導体メモリ装置のカラムラインの選択を、外部クロックに同期した内部クロックの出力を使用してプリデコーディングされたカラムアドレスをサンプリングし、サンプリングされた信号によりカラム選択ラインをイネーブルさせ、イネーブルされたカラム選択ラインを内部クロックの次のクロックに同期したプリチャージパルスによりディスエーブルさせることにより、広範囲の動作周波数で安定した動作が得られる。
【図面の簡単な説明】
【図１】従来のカラムデコーダの構成を示す図。
【図２】従来のカラムデコーダのタイミングチャート。
【図３】活性化パルス発生回路１００の構成を示す図。
【図４】プリチャージパルス発生回路２００の構成を示す図。
【図５】カラム選択ライン活性化回路３００の構成を示す図。
【図６】図３、図４及び図５の動作タイミングを示すタイミングチャート。
【図７】本発明によるクロック制御カラムデコーダをマルチバンク(Multi-Bank)のメモリ装置に適用した例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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