(57)【特許請求の範囲】
【請求項１】
集積回路の特性を調整するための集積回路調整装置であって、
複数ビット分の入力端子を有し、これらの各入力端子に選択的に入力される第１の論理信号または第２の論理信号に応じて、対応する大きさのアナログの調整信号を出力する機能を有するディジタル・アナログ変換手段と、
前記各入力端子に前記第１の論理信号を供給可能な第１の信号源と、
前記各入力端子に前記第２の論理信号を供給可能な第２の信号源と、
前記ディジタル・アナログ変換手段の最上位ビットの入力端子以外の各入力端子と第２の信号源との間にそれぞれ接続され、所定の論理設定処理がなされることにより、第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子以外の各入力端子に入力されるようにする機能を有する第１の論理設定手段と、
前記最上位ビットの入力端子に接続され、前記論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力されるようにする一方、前記論理設定処理がなされた後は前記第１の論理信号が最上位ビットの入力端子に入力されるようにする機能を有する第２の論理設定手段と
を備えたことを特徴とする集積回路調整装置。
【請求項２】
前記第２の論理設定手段は、
前記最上位ビットの入力端子と前記第２の信号源との間にコレクタおよびエミッタが接続されたトランジスタと、
前記トランジスタのベースに接続され、前記第１の論理設定手段と同一機能を有する第３の論理設定手段と
を含んで構成されていることを特徴とする請求項１記載の集積回路調整装置。
【請求項３】
前記トランジスタは、ベースがプルアップされたＮＰＮ型トランジスタであり、
前記第３の論理設定手段は、前記トランジスタのベースのプルダウンが可能なプルダウン用信号源と前記トランジスタのベースとの間に設けられている
ことを特徴とする請求項２記載の集積回路調整装置。
【請求項４】
前記第１の論理設定手段は、ツェナーダイオードで構成されていることを特徴とする請求項１記載の集積回路調整装置。
【請求項５】
調整対象の前記集積回路が形成されたウェハと同一のウェハ上に形成されていることを特徴とする請求項１記載の集積回路調整装置。
【請求項６】
集積回路の特性を調整するための集積回路調整装置であって、
複数ビット分の入力端子を有し、これらの各入力端子に選択的に入力される第１の論理信号または第２の論理信号に応じて、対応する大きさのアナログの調整信号を出力する機能を有するディジタル・アナログ変換手段と、
前記各入力端子に前記第１の論理信号を供給可能な第１の信号源と、
前記各入力端子に前記第２の論理信号を供給可能な第２の信号源と、
前記ディジタル・アナログ変換手段の最上位ビットの入力端子を含む各入力端子と第２の信号源との間にそれぞれ接続され、所定の論理設定処理がなされることにより、第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子を含む各入力端子に入力されるようにする機能を有する第１の論理設定手段と、
前記最上位ビットの入力端子に接続され、前記論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力されるようにする一方、前記論理設定処理がなされた後は前記第１の論理信号が最上位ビットの入力端子に入力されるようにする機能を有する第２の論理設定手段と
を備えたことを特徴とする集積回路調整装置。
【請求項７】
前記第２の論理設定手段は、
前記最上位ビットの入力端子と前記第２の信号源との間にコレクタおよびエミッタが接続されたトランジスタと、
前記トランジスタのベースに接続され、前記第１の論理設定手段と同一機能を有する第３の論理設定手段と
を含んで構成されていることを特徴とする請求項６記載の集積回路調整装置。
【請求項８】
前記トランジスタは、ベースがプルアップされたＮＰＮ型トランジスタであり、
前記第３の論理設定手段は、前記トランジスタのベースのプルダウンが可能なプルダウン用電源と前記トランジスタのベースとの間に設けられている
ことを特徴とする請求項７記載の集積回路調整装置。
【請求項９】
前記第１の論理設定手段は、ツェナーダイオードで構成されていることを特徴とする請求項６記載の集積回路調整装置。
【請求項１０】
調整対象の前記集積回路が形成されたウェハと同一のウェハ上に形成されていることを特徴とする請求項６記載の集積回路調整装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル・アナログ変換手段とツェナーザップ等の論理設定手段とを用いて構成され、製造された集積回路の特性を調整することが可能な集積回路調整装置に関する。
【０００２】
【従来の技術】
集積回路には、例えば帯域フィルタや電圧制御発振器（ＶＣＯ）等のように、周波数特性が重要な意味を持つものがある。この種の集積回路（以下、ＩＣという。）においては、回路を構成する抵抗素子や容量素子等のプロセスのばらつきにより、その周波数特性、すなわち、中心周波数ｆ０が変化する。そして、その中心周波数ｆ０は、設計値（または、目標値もしくは分布平均値）に対して両側に広がり、正規分布をなすことが予測される。そこで、従来より、ディジタル・アナログ変換器（以下、ＤＡコンバータという。）と例えばザップ用のツェナーダイオードとを用いて構成した調整回路を調整対象のＩＣに付加し、この調整回路によってＩＣの中心周波数ｆ０を設計値に近づけるように調整することが行われている。
【０００３】
上記したザップ用のツェナーダイオード（以下、ツェナーザップという。）は、通電前はハイインピーダンスのオープン特性を示すが、大電流による逆方向通電後においては、数Ω程度の極めて小さい抵抗値を有するに至り、ほぼショート特性を示すようになる。以下の説明では、上記のような大電流による逆方向通電等によって素子をショート状態にする処理をザッピングと呼ぶものとする。
【０００４】
図６は従来のＤＡコンバータおよびツェナーザップを用いて構成した従来のＩＣ調整回路の構成を表すものである。このＩＣ調整回路は、６ビットのディジタル入力端子を有するＤＡコンバータ１００と、ＤＡコンバータ１００の各入力端子と接地部との間にそれぞれ設けられたツェナーザップＺ０〜Ｚ５とを備えている。ここで、ツェナーザップＺ０はＬＳＢ (Least Significant Bit ; 最下位ビット) に対応し、ツェナーザップＺ５はＭＳＢ(Most Significant Bit ; 最上位ビット) に対応している。ＤＡコンバータの出力端は被調整ＩＣ２００の図示しない調整信号入力端子に接続されている。被調整ＩＣ２００は、例えば、帯域フィルタや電圧制御発振器である。
【０００５】
ここで、被調整ＩＣ２００の中心周波数ｆ０はＤＡコンバータ１００の出力電圧Ｖｘ（以下、調整電圧Ｖｘという。）に対してリニアに変化するものとする。また、被調整ＩＣ２００の製造プロセスのばらつきは±α％であり、製造プロセスのばらつきの分布の中央値に等しい中心周波数ｆ０を有する周波数被調整ＩＣ２００に対して供給すべき調整電圧ＶｘがＶ０であるとする。この場合、ＤＡコンバータ１００から出力される調整電圧Ｖｘは、次の（１）式を満たす必要がある。但し、β＞αである。
Ｖ０−β％  ≦  Ｖｘ  ≦  Ｖ０＋β％  …（１）
【０００６】
例えば、図６において、例えば、すべてのツェナーザップＺ０〜Ｚ５についてザッピングを行わずオープン特性のままにした場合には、ＤＡコンバータ１００の６ビット分の入力データは‘１１１１１１’、すなわち１０進数で表すと‘６３’となり、ＤＡコンバータ１００の入力は、図７に示した等価回路のようになる。なお、図７では、ツェナーザップＺ０〜Ｚ５を等価的にスイッチＳＷ０〜ＳＷ５として表している。この場合、ＤＡコンバータ１００からの調整電圧Ｖｘは、例えば（Ｖ０＋β％）となり、被調整ＩＣ２００の中心周波数ｆ０は調整可能範囲の端に位置することになる。なお、ＤＡコンバータ１００の回路構成によっては逆の極性となり、調整電圧Ｖｘが（Ｖ０−β％）となる場合もあるが、いずれにしても、ザッピングを行う前においては、被調整ＩＣ２００の中心周波数ｆ０は調整可能範囲の端に位置し、中央から相当はずれた状態となる。
【０００７】
なお、例えばすべてのツェナーザップＺ０〜Ｚ５をザッピングしてショート特性にした場合には、ＤＡコンバータ１００の６ビット分の入力データは‘００００００’、すなわち１０進数で表すと‘０’となり、ＤＡコンバータ１００からの調整電圧Ｖｘは、例えば（Ｖ０−β％）となる。但し、ＤＡコンバータ１００の回路構成によっては逆の極性となり、調整電圧Ｖｘが（Ｖ０＋β％）となる場合もある。
【０００８】
また、例えばＭＳＢのツェナーザップＺ５のみをザッピングしてショート特性にした場合には、６ビット分の入力データは‘０１１１１１’、すなわち１０進数で表すと‘３１’となり、ＤＡコンバータ１００からの調整電圧ＶｘはＶ０の近傍となるので、被調整ＩＣ２００の中心周波数ｆ０は調整可能範囲のほぼ中央となる。
【０００９】
【発明が解決しようとする課題】
このように、図６に示した構成の従来の調整回路では、ザッピングを行う前においては、ＤＡコンバータ１００からの調整電圧Ｖｘは、例えば（Ｖ０＋β％）となり、被調整ＩＣ２００の中心周波数ｆ０が設計値からβ％ばらついた状態と等価になる。したがって、この状態では、被調整ＩＣ２００の本来の機能を評価することができない。このため、ＩＣの特性を評価しようとする場合には、ＭＳＢのツェナーザップについてザッピングを行い、ＩＣの中心周波数ｆ０を設計値の近傍に合わせる工程が必要となる。
【００１０】
しかしながら、上記のような調整回路におけるザッピング工程は、量産時におけるウェハの出荷検査の際に行われるのが通常である。また、ザッピングには専用のザッピング治具が必要であり、そのようなザッピング治具は量産開始に合わせて製作されることが多い。このため、従来は、量産以前のＩＣ評価段階や顧客への試作サンプル提供時の段階では、ザッピング治具がまだ準備できておらず、ザッピングができないことが多く、ＩＣの試作導入に支障を来す場合があった。
【００１１】
また、量産前の試作段階でザッピング治具の準備ができていたとしても、ザッピング工程を行うとなると、それ相応の工数がかかるため、試作期間（ＴＡＴ；Turn Around Time) の増加を避けることはできない。
【００１２】
そのような不都合をなくすために、例えば、コンパレータ等によって専用の調整回路を組み、ザッピングを行う前であっても中心周波数ｆ０について分布の上下対称に調整を行うことを可能にする方法も考えられる。しかしながら、この方法では、必要となる調整回路が比較的複雑な回路構成となることから、コスト面でのデメリットが大きく、実用化は困難であった。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ＤＡコンバータとツェナーザップ等の論理設定手段とを用いて構成した調整回路であって、ザッピング工程を行う前であっても、集積回路の特性を設計値の近傍、すなわち、プロセス分布のほぼ中心に合わせることができる集積回路調整装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の集積回路調整装置は、集積回路の特性を調整するための集積回路調整装置であって、複数ビット分の入力端子を有し、これらの各入力端子に選択的に入力される第１の論理信号または第２の論理信号に応じて、対応する大きさのアナログの調整信号を出力する機能を有するディジタル・アナログ変換手段と、各入力端子に第１の論理信号を供給可能な第１の信号源と、各入力端子に第２の論理信号を供給可能な第２の信号源と、ディジタル・アナログ変換手段の最上位ビットの入力端子以外の各入力端子と第２の信号源との間にそれぞれ接続され、所定の論理設定処理がなされることにより、第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子以外の各入力端子に入力されるようにする機能を有する第１の論理設定手段と、最上位ビットの入力端子に接続され、論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力されるようにする一方、論理設定処理がなされた後は第１の論理信号が最上位ビットの入力端子に入力されるようにする機能を有する第２の論理設定手段とを備えている。
【００１５】
上記の集積回路調整装置において、第２の論理設定手段は、例えば、最上位ビットの入力端子と第２の信号源との間にコレクタおよびエミッタが接続されたトランジスタと、トランジスタのベースに接続され、第１の論理設定手段と同一機能を有する第３の論理設定手段とを含むようにして構成可能である。また、第１の論理設定手段は、例えばツェナーダイオードで構成可能である。
【００１６】
本発明の他の集積回路調整装置は、集積回路の特性を調整するための集積回路調整装置であって、複数ビット分の入力端子を有し、これらの各入力端子に選択的に入力される第１の論理信号または第２の論理信号に応じて、対応する大きさのアナログの調整信号を出力する機能を有するディジタル・アナログ変換手段と、各入力端子に第１の論理信号を供給可能な第１の信号源と、各入力端子に第２の論理信号を供給可能な第２の信号源と、ディジタル・アナログ変換手段の最上位ビットの入力端子を含む各入力端子と第２の信号源との間にそれぞれ接続され、所定の論理設定処理がなされることにより、第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子を含む各入力端子に入力されるようにする機能を有する第１の論理設定手段と、最上位ビットの入力端子に接続され、論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力されるようにする一方、論理設定処理がなされた後は第１の論理信号が最上位ビットの入力端子に入力されるようにする機能を有する第２の論理設定手段とを備えている。
【００１７】
本発明の集積回路調整装置では、ディジタル・アナログ変換手段の最上位ビットの入力端子以外の各入力端子と第２の信号源との間に接続された各論理設定手段に対して所定の論理設定処理が行われると、第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子以外の各入力端子に入力される。また、最上位ビットの入力端子に接続された第２の論理設定手段の存在により、所定の論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力される一方、所定の論理設定処理がなされた後は第１の論理信号が最上位ビットの入力端子に入力されるようになる。
【００１８】
本発明の他の集積回路調整装置では、ディジタル・アナログ変換手段の最上位ビットの入力端子を含む各入力端子と第２の信号源との間に接続された各論理設定手段に対して所定の論理設定処理が行われると、第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子を含む各入力端子に入力される。また、最上位ビットの入力端子に接続された第２の論理設定手段の存在により、所定の論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力される一方、所定の論理設定処理がなされた後は第１の論理信号が最上位ビットの入力端子に入力されるようになる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の一実施の形態に係る集積回路調整装置としての調整回路の構成を表すものである。この調整回路は、被調整ＩＣ２０の特性を調整するためのもので、６ビットのディジタル信号をアナログ信号に変換するためのＤＡコンバータ１０と、ＤＡコンバータ１０に入力する６ビットのディジタル信号を生成するための入力回路３０とを備えている。このような構成の調整回路は、例えば被調整ＩＣ２０が形成されたウェハチップと同一のチップ上に形成されるのが望ましい。本実施の形態では、便宜上、被調整ＩＣ２０は、例えば、帯域フィルタや電圧制御発振器等のように、動作の基礎となる中心周波数ｆ０の調整が必要なＩＣであるとして説明する。
【００２０】
本実施の形態において、ＤＡコンバータ１０は、いわゆる電流加算型のものであり、６ビットのディジタル信号を入力するための入力端子Ｔ０〜Ｔ５と、オペアンプ１１と、このオペアンプ１１のマイナス端子と入力端子Ｔ０〜Ｔ５との間にそれぞれ接続された抵抗器Ｒ０〜Ｒ５と、抵抗器Ｒ０〜Ｒ５の各入力端子Ｔ０〜Ｔ５側に共通に接続された電源端子Ｔ６と、オペアンプ１１のプラス端子に接続された接地用端子Ｔ７と、オペアンプ１１の出力端に接続された調整電圧出力端子Ｔ８と、オペアンプ１１のマイナス端子と出力端側との間に接続された抵抗器Ｒｆとを備えている。電源端子Ｔ６は、抵抗器Ｒｃを介して基準電源（電圧Ｖ１）に接続され、接地用端子Ｔ７は接地接続されている。調整電圧出力端子Ｔ８は、被調整ＩＣ２０の図示しない調整信号入力端子に接続されている。基準電源電圧Ｖ１は、例えば５Ｖとされる。ここで、ＤＡコンバータ１０が本発明における「ディジタル・アナログ変換手段」に対応し、電圧Ｖ１の基準電源および抵抗器Ｒｃが本発明における「第１の信号源」に対応する。
【００２１】
抵抗器Ｒ０〜Ｒ５は、それぞれ順に、ｒ，２ｒ，４ｒ，８ｒ，１６ｒ，３２ｒという抵抗値を有している。抵抗器Ｒｆは、オペアンプ１１と協働して、抵抗器Ｒ０〜Ｒ５を流れる電流の総和をアナログ電圧（調整電圧Ｖｘ）に変換するフィードバック抵抗である。この抵抗器Ｒｆの抵抗値を適宜の値に設定することにより、調整電圧Ｖｘのレベルを任意に設定可能である。
【００２２】
入力回路３０は、上記入力端子Ｔ０〜Ｔ５のうちのＭＳＢの入力端子Ｔ５と接地部との間にコレクタおよびエミッタが接続されたＮＰＮ型のトランジスタＱ１と、ＤＡコンバータ１０の入力端子のうち、ＭＳＢの入力端子以外の入力端子Ｔ０〜Ｔ４の各々と接地部との間にそれぞれ設けられたツェナーザップＺ０〜Ｚ４とを備えている。ツェナーザップＺ０〜Ｚ４は、通電前はハイインピーダンスのオープン特性を示すが、大電流による逆方向通電処理であるザッピングを行うと、数Ω程度の抵抗値を有するに至り、ほぼショート特性を示すようになるものである。ここで、ツェナーザップＺ０はＬＳＢに対応して設けられ、ツェナーザップＺ４は第５番目のビットに対応して設けられている。ＭＳＢの入力端子Ｔ５にはツェナーザップを設けておらず、その代わりとして、インバータとして機能するトランジスタＱ１を設けている。ここで、ツェナーザップＺ０〜Ｚ４が本発明における「第１の論理設定手段」に対応し、接地部が本発明における「第２の信号源」に対応し、接地電位が本発明における「第２の論理信号」に対応し、ザッピング処理が本発明における「所定の論理設定処理」に対応する。
【００２３】
トランジスタＱ１のコレクタは入力端子Ｔ５に接続され、トランジスタＱ１のエミッタは第２の信号源としての接地部に接続されている。トランジスタＱ１のベースは、抵抗器Ｒａを介して他の抵抗器Ｒｂの一端に接続されると共に、ツェナーザップＺ５Ｘの一端にも接続されている。抵抗器Ｒｂの他端はプルアップ用電源（電圧Ｖ２）に接続され、ツェナーザップＺ５Ｘの他端は接地部に接続されている。プルアップ用電源の電圧Ｖ２は例えば１Ｖ以上とされる。なお、上記の基準電源Ｖ１をプルアップ用電源として兼用するようにしてもよい。ここで、主としてトランジスタＱ１およびツェナーザップＺ５Ｘが本発明における「第２の論理設定手段」に対応する。
【００２４】
次に、以上のような構成の調整回路の動作および作用を説明する。
【００２５】
まず、ツェナーザップＺ０〜Ｚ４およびＺ５Ｘのザッピングを行う前の状態を説明する。
【００２６】
この状態では、ツェナーザップＺ０〜Ｚ４はすべてオープン状態であるので、入力端子Ｔ０〜Ｔ４の電位は、基準電源の電圧Ｖ１および抵抗器Ｒｃの抵抗値等によって定まる電位Ｖ１′となる。ここで、この電位Ｖ１′が本発明における「第１の論理信号」に対応する。また、ツェナーザップＺ５Ｘはオープン状態であるので、トランジスタＱ１のベース電位はプルアップ用電源の電圧Ｖ２と等しく、トランジスタＱ１はオン状態を保っている。このため、入力端子Ｔ５の電位はトランジスタＱ１の飽和電圧（約０．２Ｖ）に等しくなる。したがって、図２の等価回路に示したように、入力端子Ｔ０〜Ｔ４はすべて‘１’の状態であり、入力端子Ｔ５のみが‘０’の状態となる。すなわち、入力端子Ｔ０〜Ｔ５への入力データは‘０１１１１１’となる。このため、抵抗器Ｒ０〜Ｒ４にはそれぞれ電流が流れ、抵抗器Ｒ５には電流が流れない。なお、図２では、ツェナーザップＺ０〜Ｚ４を等価的にスイッチＳＷ０〜ＳＷ４として表し、トランジスタＱ１を等価的にスイッチＳＷ５として表している。
【００２７】
ここで、抵抗値が３２ｒである抵抗器Ｒ０を流れる電流の値をＩとすると、抵抗器Ｒ１〜Ｒ４の各々に流れる電流の値は、それぞれ、２Ｉ，４Ｉ，８Ｉ，１６Ｉとなる。また、抵抗器Ｒ５を流れる電流はほぼ０である。したがって、これらの電流の総和は、ほぼ３１Ｉとなり、調整電圧出力端子Ｔ８から出力される調整電圧Ｖｘは、ほぼ（３１Ｉ×Ｒｆ）Ｖとなる。一方、このＤＡコンバータ１０による調整可能範囲、すなわち、調整電圧Ｖｘの範囲は、０Ｖ〜（６３Ｉ×Ｒｆ）Ｖである。したがって、ザッピング前の状態においても、ＤＡコンバータ１０から出力される調整電圧Ｖｘは、上記の（１）式におけるＶ０にほぼ等しく、調整可能範囲のほぼ中央に位置する。このため、この調整電圧Ｖｘが入力される被調整ＩＣ２０の中心周波数ｆ０は、製造プロセスにおけるばらつき分布のほぼ中央、すなわち、設計値の近傍となる。
【００２８】
次に、ツェナーザップＺ０〜Ｚ４およびＺ５Ｘについて選択的ザッピングを行う場合について説明する。
【００２９】
まず、一例として、被調整ＩＣ２０の調整前（ザッピング前）における中心周波数ｆ０が設計値よりもやや大きく、これを調整するために調整電圧Ｖｘを上記の（１）式における中央値Ｖ０よりもやや小さくする場合について説明する。ここでは、例えば、ツェナーザップＺ０およびＺ２のみをザッピングすることで調整を行うものとする。
【００３０】
この場合には、図示しないザッピング治具のプローブをツェナーザップＺ０およびＺ２の入力端子Ｔ０，Ｔ２側に接触させて、例えば３０Ｖという高い逆方向電圧をツェナーザップＺ０およびＺ２に印加する。これにより、ツェナーザップＺ０およびＺ２がショート状態となり、入力端子Ｔ０，Ｔ２が接地電位となる。一方、他のツェナーザップＺ１，Ｚ３，Ｚ４はオープン状態のままであり、入力端子Ｔ１，Ｔ３，Ｔ４の電位はＶ１′を保持する。また、ツェナーザップＺ５Ｘはザッピングされておらず、オープン状態であるので、トランジスタＱ１のベース電位はプルアップ用電源の電圧Ｖ２と等しく、トランジスタＱ１はオン状態のままである。このため、入力端子Ｔ５の電位はトランジスタＱ１の飽和電圧（約０．２Ｖ）に等しくなる。したがって、図３の等価回路に示したように、入力端子Ｔ０，Ｔ2 ，Ｔ５は‘０’の状態となり、その他の入力端子Ｔ１，Ｔ３，Ｔ４は‘１’の状態となる。すなわち、入力端子Ｔ０〜Ｔ５への入力データは‘０１１０１０’となる。このため、抵抗器Ｒ１，Ｒ３，Ｒ４にはそれぞれ電流が流れ、その他の抵抗器Ｒ０，Ｒ2 ，Ｒ５には殆ど電流が流れない。
【００３１】
この場合、抵抗器Ｒ１，Ｒ３，Ｒ４に流れる電流の値は、それぞれ、２Ｉ，８Ｉ，１６Ｉとなる。したがって、これらの電流の総和は２６Ｉとなり、調整電圧出力端子Ｔ８から出力される調整電圧Ｖｘは（２６Ｉ×Ｒｆ）Ｖとなる。したがって、ザッピング工程後にＤＡコンバータ１０から出力される調整電圧Ｖｘは、調整可能範囲０Ｖ〜（６３Ｉ×Ｒｆ）Ｖの中央よりもやや下側に設定されたことになる。この調整電圧Ｖｘが被調整ＩＣ２０に入力されることにより、被調整ＩＣ２０の製造プロセスで生じた中心周波数ｆ０の位置ずれ（設計値からのずれ量）が補正され、設計値の近傍となる。
【００３２】
次に、ザッピングの他の例として、被調整ＩＣ２０の調整前（ザッピング前）における中心周波数ｆ０が設計値よりも小さく、これを調整するために調整電圧Ｖｘを上記の中央値Ｖ０よりも大きくする場合について説明する。ここでは、例えば、ツェナーザップＺ２以外のすべてのツェナーザップＺ０，Ｚ１，Ｚ３，Ｚ４，Ｚ５Ｘをザッピングすることで調整を行うものとする。
【００３３】
この場合には、図示しないザッピング治具のプローブをツェナーザップＺ０，Ｚ１，Ｚ３，Ｚ４の入力端子Ｔ０，Ｔ１，Ｔ３，Ｔ４側に接触させると共に、ツェナーザップＺ５Ｘの抵抗Ｒｂ側に接触させ、例えば３０Ｖという高い逆方向電圧を印加する。これにより、図４の等価回路に示したように、ツェナーザップＺ０，Ｚ１，Ｚ３，Ｚ４がショート状態となり、入力端子Ｔ０，Ｔ１，Ｔ３，Ｔ４が接地電位となる。一方、ツェナーザップＺ２はオープン状態のままであり、入力端子Ｔ２の電位はＶ１′を保持する。また、ツェナーザップＺ５Ｘは逆方向電圧の印加によってショート状態となり、トランジスタＱ１のベース電位は接地電位と等しくなるので、トランジスタＱ１はオフ状態となる。このため、入力端子Ｔ５の電位はＶ１′となる。したがって、図４の等価回路に示したように、入力端子Ｔ０，Ｔ１，Ｔ３，Ｔ４は‘０’の状態となり、その他の入力端子Ｔ２，Ｔ５は‘１’の状態となる。すなわち、入力端子Ｔ０〜Ｔ５への入力データは‘１００１００’となる。このため、抵抗器Ｒ２，Ｒ５にはそれぞれ電流が流れ、その他の抵抗器Ｒ０，Ｒ１，Ｒ３，Ｒ４には殆ど電流が流れない。
【００３４】
この場合、抵抗器Ｒ２，Ｒ５に流れる電流の値は、それぞれ、４Ｉ，３２Ｉとなる。したがって、これらの電流の総和は３６Ｉとなり、調整電圧出力端子Ｔ８から出力される調整電圧Ｖｘは（３６Ｉ×Ｒｆ）Ｖとなる。したがって、このザッピング工程後にＤＡコンバータ１０から出力される調整電圧Ｖｘは、調整可能範囲０Ｖ〜（６３Ｉ×Ｒｆ）Ｖの中央よりもやや上側に設定されたことになる。この調整電圧Ｖｘが被調整ＩＣ２０に入力されることにより、被調整ＩＣ２０の製造プロセスで生じた中心周波数ｆ０の位置ずれ（設計値からのずれ量）が補正され、設計値の近傍となる。
【００３５】
このように、本実施の形態の調整回路によれば、ＤＡコンバータ１０の最上位ビットＭＳＢの入力端子Ｔ５に、トランジスタＱ１やツェナーザップＺ５Ｘ等によって構成した第２の論理設定手段を接続するようにしたので、ツェナーザップＺ５Ｘをザッピングする前は、入力端子Ｔ５が‘０’となり、ツェナーザップＺ５Ｘをザッピングした後においては、入力端子Ｔ５が‘１’となる。すなわち、他のツェナーザップＺ０〜Ｚ４のザッピング処理と入力端子Ｔ０〜Ｔ４の設定論理との関係に対して、ツェナーザップＺ５Ｘのザッピング処理と最上位ビットの入力端子Ｔ５の設定論理との関係は、逆の関係になっている。このため、ザッピング工程を経る前の状態においても、ＤＡコンバータ１０から出力される調整電圧Ｖｘはその調整可能範囲のほぼ中央に位置しており、これが入力される被調整ＩＣ２０の中心周波数ｆ０はほぼ設計値の近傍になっている。このため、ザッピングを行う前であっても、被調整ＩＣ２０の特性評価をすることが可能となる。したがって、従来のように量産前の試作段階では、ザッピング治具の準備等の都合で困難であったＩＣの特性評価や顧客へのサンプル提供等も可能となり、それにより得られる評価情報をフィードバックすることにより、ＩＣ内部回路の修正を迅速に行うことも可能である。
【００３６】
また、本実施の形態の調整回路によれば、量産前の試作段階ではザッピング工程を行う必要がないことから、それに要する工数を省くことができ、試作期間（ＴＡＴ；Turn Around Time) を短縮できると共に、製造コストの低減が可能である。
【００３７】
また、本実施の形態の調整回路は、図６に示した従来の調整回路に対して、極めて一般的な素子であるトランジスタと抵抗器とを追加する改変を行うだけで実現可能なので、従来の調整回路からの改変が容易であり、コスト上の不利益も殆ど存在しない。
【００３８】
なお、本実施の形態では、ＮＰＮ型のトランジスタＱ１を用いてインバータを構成したが、このほか、ＰＮＰ型のトランジスタを用いてインバータを構成するようにしてもよい。
【００３９】
〔第２の実施の形態〕
次に、本発明の他の実施の形態について説明する。
【００４０】
図５は本発明の第２の実施の形態に係る集積回路調整装置としての調整回路を表すものである。なお、この図で、上記の図１で示した構成要素と同一の構成要素には同一の符号を付し、適宜説明を省略する。
【００４１】
本実施の形態の調整回路は、図１の回路構成において、さらに、最上位ＭＳＢに対応する入力端子Ｔ５と接地部との間にツェナーザップＺ５をも配置するようにしたものである。すなわち、入力端子Ｔ５には、インバータとしてのトランジスタＱ１のコレクタと、ツェナーザップＺ５とが接続されている。その他の構成は図１の場合と同様である。
【００４２】
次に、このような構成の調整回路の動作および作用を説明する。
【００４３】
まず、ザッピングを行う前の状態を説明する。
【００４４】
ザッピングを行う前においては、図５において追加されたツェナーザップＺ５は、オープン状態を保持しているため、存在しないのと等価である。したがって、図５に示した調整回路は、上記第１の実施の形態の調整回路（図１）の場合と同様に作用する。すなわち、トランジスタＱ１はオン状態となっているため、入力端子Ｔ５の電位はトランジスタＱ１の飽和電圧（例えば０．２Ｖ程度）に等しく、その論理は‘０’となる。したがって、上記したように、調整電圧Ｖｘは、ほぼ（３１Ｉ×Ｒｆ）Ｖとなり、調整可能範囲のほぼ中央に位置する。このため、この調整電圧Ｖｘが入力される被調整ＩＣ２０の中心周波数ｆ０は、製造プロセスにおけるばらつき分布のほぼ中央、すなわち、設計値の近傍となる。
【００４５】
一方、ツェナーザップＺ０〜Ｚ５およびＺ５Ｘの選択的ザッピングを行う場合、図５の調整回路は、上記した図１の調整回路とはやや異なるように作用する。すなわち、本実施の形態では、最上位ビットＭＳＢに対応する入力端子Ｔ５の論理を‘０’に設定するような調整を行う場合のザッピング処理および作用が、上記第１の実施の形態の場合と異なる。本実施の形態では、まず、トランジスタＱ１のベースに接続された抵抗器Ｒａと接地部との間に配置されたツェナーザップＺ５Ｘをザッピングして、トランジスタＱ１をオフ状態にする。これにより、図５の調整回路は、図６に示した従来の調整回路と同じものとなる。したがって、入力端子Ｔ５に接続されたツェナーザップＺ５をザッピングしてショート状態にすることにより、入力端子Ｔ５の電位は、ツェナーザップＺ５が有するザッピング特性（すなわち、ザッピング処理後における内部抵抗値）から定まる十分な精度で接地電位０Ｖとほぼ等しくなる。
【００４６】
ここで、上記第１の実施の形態に係る調整回路と本実施の形態の調整回路との作用の差異について、より詳細に考察する。
【００４７】
上記した図１の調整回路では、最上位ビットＭＳＢに対応する入力端子Ｔ５の論理を‘０’に設定するような調整を行う場合には、上記したように、ツェナーザップＺ５についてはザッピングを行わず、トランジスタＱ１をオン状態のままとしている。したがって、この場合には、トランジスタＱ１の約０．２ｖ程度の飽和電圧が入力端子Ｔ５に印加される結果となり、ＤＡコンバータ１０の抵抗器Ｒ５には、無視できない大きさの電流が流れることとなる。このため、入力端子Ｔ０〜Ｔ５に設定した論理データがＤＡコンバータ１０によって正しく変換されず、調整電圧Ｖｘが本来の値から僅かにずれることになる。すなわち、ＤＡコンバータ１０におけるＡ／Ｄ変換のリニアリティ特性に影響が生ずる。また、最近では、ＩＣの動作電源電圧がより低くなる傾向にあることから、たとえ０．２Ｖ程度であっても、トランジスタＱ１の飽和電圧が入力端子Ｔ５に印加されたままとなるのは、好ましくない。
【００４８】
これに対して、本実施の形態の調整回路では、まず、入力端子Ｔ５に接続されたツェナーザップＺ５をザッピングしてショート状態にすることにより、入力端子Ｔ５の電位は、ツェナーザップＺ５が有するザッピング特性から定まる十分な精度で接地電位０Ｖと等しくなり、ＤＡコンバータ１０の抵抗器Ｒ５に流れる電流は極めて０に近いものとなる。したがって、従来の調整回路におけるザッピング特性と比べても遜色のないザッピングが可能であり、Ａ／Ｄ変換のリニアリティが従来よりも劣化することがない。また、ツェナーザップＺ５をザッピングした後における入力端子Ｔ５の電圧は十分に０Ｖに近い値となるので、動作電源電圧が低くなる傾向の昨今のＩＣに対しても十分適合可能である。
【００４９】
このように、本実施の形態の調整回路によれば、ＤＡコンバータ１０の入力端子のうち最上位ビットＭＳＢに対応する入力端子Ｔ５に、インバータとしてのトランジスタＱ１のコレクタを接続するほか、この入力端子Ｔ５と接地部との間にツェナーザップＺ５を配置するようにしたので、ザッピングによって入力端子Ｔ５を論理‘０’に設定するという調整を行った後の実際の使用状態においては、入力端子Ｔ５の電位を高精度で接地電位に固定することができる。したがって、従来と比べても遜色のないザッピング特性を確保でき、Ａ／Ｄ変換のリニアリティを良好に担保することができる。また、ＩＣの動作電源の低電圧化にも対応できる。
【００５０】
なお、本実施の形態では、ＮＰＮ型のトランジスタＱ１を用いてインバータを構成したが、このほか、ＰＮＰ型のトランジスタを用いてインバータを構成するようにしてもよい。
【００５１】
以上、いくつかの実施の形態を挙げて本発明を説明したが、本発明はこれらの実施の形態に限定されず、種々変更可能である。
【００５２】
例えば、上記各実施の形態では、第１の信号源を基準電源からの電圧Ｖ１′とし第１の論理信号を‘１’に対応させると共に、第２の信号源を接地部とし第２の論理信号を‘０’に対応させるようにしたが、両者の対応関係を逆にして、第１の信号源を接地部とし第１の論理信号を‘０’に対応させると共に、第２の信号源を基準電源からの電圧Ｖ１′とし第２の論理信号を‘１’に対応させるようにしてもよい。
【００５３】
また、上記各実施の形態では、ＤＡコンバータ１０を電流加算型のものとして説明したが、他のタイプ、例えば、はしご回路を用いたタイプやパルス幅変調型等のＤＡコンバータであってもよい。
【００５４】
また、上記各実施の形態では、調整回路は、例えば被調整ＩＣ２０が形成されたウェハチップと同一のチップ上に形成されるものとして説明したが、本発明はこれに限定されず、被調整ＩＣ２０が形成されたウェハチップと異なるウェハチップ上に形成されるものであってもよい。この場合には、これらの二つのチップを同じパッケージ内に収容し、調整回路の出力端子である調整電圧出力端子Ｔ８（図１等）と被調整ＩＣ２０の調整電圧入力端子（図示せず）とをワイヤボンディング等によって接続すればよい。
【００５５】
また、上記各実施の形態では、被調整ＩＣ２０の調整対象特性が中心周波数ｆ０である場合について説明したが、本発明は、それ以外の特性を調整する場合にも同様に適用可能である。
【００５６】
また、上記各実施の形態では、論理設定手段としてツェナーダイオードを用い、このツェナーダイオードに逆方向電流を流すことでザッピングを行うようにしたが、本発明はこれに限定されず、他の手段を用いるようにしてもよい。例えば、レーザによって薄膜抵抗またはアルミニウムリンクを焼き切る方法や、ポリシリコン等からなるフューズに電流を流して溶断する方法等によってザッピングを行うようにしてもよい。
【００５７】
【発明の効果】
以上説明したように、請求項１ないし請求項５のいずれかに記載の集積回路調整装置によれば、ディジタル・アナログ変換手段の最上位ビットの入力端子以外の各入力端子と第２の信号源との間に、それぞれ、所定の論理設定処理がなされることにより第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子以外の各入力端子に入力されるようにする機能を有する第１の論理設定手段を接続すると共に、最上位ビットの入力端子に、論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力されるようにする一方、所定の論理設定処理がなされた後は第１の論理信号が最上位ビットの入力端子に入力されるようにする機能を有する第２の論理設定手段を接続したので、論理設定処理がなされる前においては、ディジタル・アナログ変換手段の最上位ビットの入力端子にのみ第２の論理信号が入力され、他のビットの入力端子には第１の論理信号が入力されることとなる。すなわち、論理設定処理を行う前であっても、最上位ビットの設定論理をそれ以外のビットの設定論理と異ならせることができる。このため、論理設定処理を行わなくとも、ディジタル・アナログ変換手段から出力される調整信号のレベルを、その調整信号出力レンジのほぼ中央に設定することが可能となる。したがって、本発明の集積回路調整装置によれば、特段の調整作業を行わなくとも、集積回路の特性を設計値近傍まで近づけることが可能になるという効果を奏する。
【００５８】
また、請求項６ないし請求項１０のいずれかに記載の集積回路調整装置によれば、ディジタル・アナログ変換手段の最上位ビットの入力端子を含む各入力端子と第２の信号源との間に、それぞれ、所定の論理設定処理がなされることにより第１の論理信号に代えて第２の論理信号が最上位ビットの入力端子を含む各入力端子に入力されるようにする機能を有する第１の論理設定手段を接続すると共に、最上位ビットの入力端子に、論理設定処理がなされる前は第２の論理信号が最上位ビットの入力端子に入力されるようにする一方、所定の論理設定処理がなされた後は第１の論理信号が最上位ビットの入力端子に入力されるようにする機能を有する論理反転手段を接続したので、第２の論理設定手段に対して論理設定処理を行った後においては、ディジタル・アナログ変換手段における、最上位ビットの入力端子を含むすべての入力端子に第１の信号源からの同一レベルの第１の論理信号が入力されることとなる。すなわち、第２の論理設定手段が存在しないのと等価となる。したがって、これ以降は、最上位ビットの入力端子を含むすべての入力端子に接続された第１の論理設定手段に対して論理設定処理を施すという従来と同様の調整作業を行えばよいことになり、ディジタル・アナログ変換手段により行われるＡ／Ｄ変換処理の線形性が担保される。したがって、本発明の集積回路調整装置によれば、上記の効果に加えて、さらに、第２の論理設定手段の付加に伴うＡ／Ｄ変換性能の低下を回避することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る集積回路調整装置としての調整回路の構成を表す回路図である。
【図２】図１に示した調整回路の調整前の状態における等価回路を表す図である。
【図３】図１に示した調整回路の調整後の状態における等価回路を表す図である。
【図４】図１に示した調整回路の調整後の状態における他の等価回路を表す図である。
【図５】本発明の第２の実施の形態に係る集積回路調整装置としての調整回路の構成を表す回路図である。
【図６】従来の調整回路の構成を表す回路図である。
【図７】図６に示した調整回路の調整前の状態における等価回路を表す図である。
【符号の説明】
１０…ＤＡコンバータ、１１…オペアンプ、２０…被調整ＩＣ、３０…入力回路、Ｒ０〜Ｒ５，Ｒｆ，Ｒａ，Ｒｂ，Ｒｃ…抵抗器、Ｔ０〜Ｔ５…入力端子、Ｔ６…電源端子、Ｔ７…接地用端子、Ｔ８…調整電圧出力端子、Ｑ１，Ｑ２…トランジスタ、Ｚ０〜Ｚ４，Ｚ５Ｘ…ザップ用ツェナーダイオード、Ｖｘ…調整電圧、Ｖ１…基準電源電圧、Ｖ２…プルアップ用電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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