(57)【特許請求の範囲】
【請求項１】
アナログ入力電圧をデジタル出力コードに変換するための追跡アナログ−デジタル変換器（ＡＤＣ）において、
前記アナログ入力電圧に対応する脈動出力電流を生成する電流−電圧特性を有する入力装置と、
前記アナログ入力電圧の近似的な測定結果に対応する前記デジタル出力コードを生成することによって前記脈動出力電流に応答するコード化装置とを具備し、
前記入力装置はそれぞれが連続的に高レベルの前記アナログ入力電圧に対応する複数の共振トンネルダイオードであり、前記複数の共振トンネルダイオードは導通した共振トンネルダイオードの数に対応する前記脈動出力電流を生成することを特徴とする追跡アナログ−デジタル変換器。
【請求項２】
アナログ入力電圧をデジタル出力コードに変換するための追跡アナログ−デジタル変換器（ＡＤＣ）において、
前記アナログ入力電圧に対応する脈動出力電流を生成する電流−電圧特性を有する入力装置と、
前記アナログ入力電圧の近似的な測定結果に対応する前記デジタル出力コードを生成することによって前記脈動出力電流に応答するコード化装置とを具備し，
前記入力装置は複数のミニバンドを有する超格子であり、前記複数のミニバンドはそれらのそれぞれのしきい値レベルを超過する前記アナログ入力電圧に応答して導通し、前記超格子は導通する前記複数のミニバンドの数に対応して前記脈動出力電流を生成することを特徴とする追跡アナログ−デジタル変換器。
【請求項３】
前記入力装置は変換器の分解能を増加させるように積層された複数の超格子を含み、前記複数の超格子のそれぞれは電圧応答しきい値を有している請求項１または２記載の変換器。
【請求項４】
連続的な前記複数の超格子の前記電圧応答しきい値は分解能を増加させるために前記アナログ入力電圧の高い電圧レベルに対応して応答するようにシフトされる請求項３記載の変換器。
【請求項５】
前記コード化装置は、
前記入力装置に接続され、交互の極性を有する微分された電圧を生成する微分装置と、
前記微分された電圧を対応する論理信号に変えるための論理ゲートと、
前記論理信号を受信して前記デジタル出力コードを生成する計数装置とを具備している請求項１乃至４のいずれか１項記載の変換器。
【請求項６】
前記コード化装置は、
前記入力装置に接続され、それによって交互の極性を有する微分された電圧を生成する微分装置と、
前記微分された電圧の各ピリオドを合計し、正および負の合計に対して反対の極性の積分された電圧を生成する積分装置と、
前記微分された電圧のピリオドの電圧レベルにほぼ対応した電圧レベルに充電する積分キャパシタと、
各ピリオドに続いて前記積分キャパシタに対する放電路を与えるスイッチング装置と、
前記積分された電圧を対応する論理信号に変える論理ゲートと、
前記論理信号を受信して前記デジタル出力コードを生成する計数装置とを具備している請求項１乃至４のいずれか１項記載の変換器。
【請求項７】
アナログ入力電圧をデジタル出力コードに変換する方法において、
前記アナログ入力電圧を少なくとも１個の超格子に与え、
前記アナログ入力電圧の電圧レベルの変化に対応する脈動出力電流を前記少なくとも１個の超格子によって生成し、
前記アナログ入力電圧の近似的な測定結果に対応する前記デジタル出力コードを生成するエンコーダによって、前記脈動出力電流をコード化するステップを含んでいることを特徴とするアナログ入力電圧をデジタル出力コードに変換する方法。
【請求項８】
前記少なくとも１個の超格子の積層体を含み、前記少なくとも１個の超格子は電圧応答しきい値を有している請求項７記載のアナログ入力電圧をデジタル出力コードに変換する方法。
【請求項９】
前記少なくとも１個の超格子の応答しきい値を別のアナログ入力電圧レベルに応答するようにシフトして分解能を改良する請求項７または８記載のアナログ入力電圧をデジタル出力コードに変換する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的アナログ−デジタル変換器に関し、特に、追跡アナログ−デジタル変換器に関する。
【０００２】
【従来の技術】
アナログ−デジタル変換器（ＡＤＣ）は、アナログ入力電圧を、デジタルコンピュータにより使用できるデジタル値に変換するために使用される。変換は、アナログ入力電圧を量子化し、量子化レベルをデジタルコードに変換することによって達成される。
【０００３】
例えば直列、並列およびサブレンジ等の多数の異なったモノリシックのＡＤＣ構造が使用できる。並列ＡＤＣ構造は通常、フラッシュ変換器と呼ばれ、アナログ信号を量子化するための最も迅速な現在使用可能な手段を提供する。量子化は、アナログ入力電圧を連続的に高い基準電圧レベルと比較することによって行われる。あるタイプのフラッシュ変換器において、１群のコンパレータは、アナログ入力電圧および予め定められた基準電圧を受取るために接続されている。基準電圧レベルは、全基準電圧を値が順次減少する等間隔の電圧レベルに分割する一連の抵抗器を使用して発生され、それによって、基準電圧の範囲内で異なる量子化レベルを提供する。
【０００４】
現在では、それらは最も速いＡＤＳであるが、フラッシュ変換器の速度はコンパレータのスイッチング速度によって制限され、分解能は使用されたコンパレータの数によって制限される。より速い速度が要求されたとき、時間インターリービングのプロセスが使用されてもよい。時間インターリービングは、第１のサンプルの変換が完了する前に第２のサンプルの変換動作を開始する。技術によってより速い動作速度が達成できるが、分解能は通常、共通のフラッシュ変換器よりも低い。
【０００５】
フラッシュ変換器の分解能は、使用されたコンパレータの数によって決定される。あるｎビットの分解能デジタル信号が各変換サイクルにおいて生成される。分解能のそれぞれの付加的なビットによって、要求される回路の数が２倍となる。それ故、変換分解能は、一群のコンパレータおよび一連の抵抗器が使用可能な集積回路の半導体の面積によって制限されている。多数の抵抗器およびコンパレータが貴重な面積を消費するだけでなく、フラッシュ変換器に要求される低い抵抗値の抵抗器を生成することが困難であり、一方で正確な動作のために要求される抵抗器の整合特性を維持することは困難である。並列ＡＤＣ構造に関する追加的な情報は、参照文献（Demlerによる“High-Speed Analog-to-Digital Conversion ”Academic Press, San Diego, 1991, pages 16-18）に記載されている。
【０００６】
フラッシュ変換器の別の制限は、連続的に変化するアナログ入力電圧が変換されるときに生じる。フラッシュ変換器は、高周波アナログ信号で動作するようにそれらの能力に影響を与える固有のキャパシタンス特性を有している。アナログ入力側のトランジスタのベース・エミッタ接合は、基準ラダーを通る充電路のある入力キャパシタンスを有している。キャパシタを充電するのに要求される時間のために、基準電圧は基準ラダーの電圧分割をダイナミックに歪める電流の早い変化を遅くする。
【０００７】
フラッシュ変換器と共に使用される追跡および保持（Ｔ／Ｈ）装置は、コンパレータが連続的に変化している値ではなくむしろ定常的な値を常に変換するようにアナログ値を保持することによってこの制限を克服する。しかしながら、アナログ電圧を一定に保持することによってフラッシュ変換器がアナログ入力電圧の変化を同時に量子化する訳ではない。コンパレータのアナログ入力キャパシタンスおよびそのフラッシュ変換器への影響は、参照文献（Analog Devices社による“Analog-Digital Conversion Handbook”P R T Prentic Hall, New Jersey, 1986, pages 423-426 ）に詳細に説明されている。
【０００８】
直列のＡＤＣは高分解能を提供するが、全変換時間は大きく増加する。直列ＡＤＣの一例は積分ＡＤＣである。積分ＡＤＣは、高い正確度が最も重要である低速のアプリケーションにおいて使用され、それらは上記の参照文献（Demlerによる“High-Speed Analog-to-Digital Conversion ”pages 2-4 ）に記載されている。
【０００９】
【発明が解決しようとする課題】
高い正確度の理由のひとつは、デジタル出力が直接アナログ入力電圧の電圧レベルに比例することである。しかしながら、積分ＡＤＣの速度は、デジタル出力コードのビット数によって制限される。１ビットだけ分解能が増加すると、２倍の数のクロックサイクルが要求される。速度の制限のために、積分ＡＤＣは迅速に変化するアナログ入力電圧の変換には適していない。
【００１０】
【課題を解決するための手段】
本発明の追跡変換器は、ＡＤＣのアナログ入力電圧に対応する脈動電流を生成する入力装置を含んでいる。脈動電流出力がコード化され、それによって、アナログ入力電圧レベルの近似を行うために読取られる特有のデジタルコードが与えられる。
本発明は、アナログ入力電圧をデジタル出力コードに変換するための追跡アナログ−デジタル変換器（ＡＤＣ）において、アナログ入力電圧に対応する脈動出力電流を生成する電流−電圧特性を有する入力装置と、アナログ入力電圧の近似的な測定結果に対応する前記デジタル出力コードを生成することによって前記脈動出力電流に応答するコード化装置とを具備していることを特徴とする。
【００１１】
本発明の追跡変換器の利点は、それが高い周波数速度で動作することである。アナログ入力電圧の電圧レベルを追跡することによって、追跡ＡＤＣはフラッシュ変換器の正確度の制限ならびに直列ＡＤＣの速度の制限を克服する。結果として、高周波のアナログ入力電圧を一層正確に変換することが可能となる。
デジタル出力の正確度は、ＡＤＣの分解能を増加させることによって改善される。本発明の１実施形態において、入力装置は複数の共振を有する超格子である。超格子における共振の数によって追跡変換器の分解能が決定される。超格子は、（追跡変換器が）貴重な“チップの実際の領域”を占有せずに追跡変換器の分解能を増加させるように垂直に積み重ねられる。
【００１２】
本発明の別の実施形態において、複数の共振トンネルダイオードは脈動電流を生成する。共振トンネルダイオードの数が増加すると、追跡ＡＤＣの分解能も増加する。
【００１３】
本発明のこれらおよびその他の特徴および利点は添付図面を参照にした以下の詳細な説明から当業者には明らかである。
【００１４】
【発明の実施の形態】
図１において、入力装置の電流−電圧（Ｉ−Ｖ）特性2 が示されている。説明のために、本発明は入力装置として超格子を使用して説明されるが、共振トンネルダイオード等の別の装置で置換してもよい。
【００１５】
超格子を手短に説明することによって、上述の本発明を理解するための助けとなる。一般的に、超格子はミニバンドと呼ばれる複数の共振を有している。超格子の各ミニバンドは、トンネルダイオードあるいはキャパシタの金属−絶縁体−金属バリアのものに類似している。電圧が加えられたとき、搬送波は入力電圧が第１のミニバンドの幅を超えるまで第１のミニバンドから第２のミニバンドにトンネル効果で突き抜けることができる。半導体超格子は、超格子トンネルダイオードと呼ばれる高速トンネルダイオード中に含まれている。このタイプのダイオードは、参照文献（Sze 氏による“High Speed Semiconductor Devices”  John Wiley & Sons, Inc., New York, 1990, pages 528-530）に記載されている。
【００１６】
図１に示されているように、電圧軸12に沿った各ミニバンド10は、下方しきい値電圧14および上方しきい値電圧16をそれぞれ有する帯域幅を有している。装置に与えられた電圧レベルがミニバンド10の下方しきい値14を超過したとき、そのミニバンド10は上方しきい値16を超過するまで伝導する。
【００１７】
図２において、アナログ入力電圧18と超格子のＶ−Ｉ特性2 との間の関係が示されている。水平方向の電圧軸12は両方に共通であるが、２つの垂直方向の軸は異なっている。超格子の電流は電圧に関するグラフとして示されており、一方、アナログ入力電圧は時間に関するグラフとして示されている。２つのグラフは、本発明の動作の説明を簡単にするために一緒に示されている。本発明の機能は、超格子Ｉ−Ｖ特性2 の平面の第１象限の動作に関して説明されている。アナログ入力電圧18が負である場合、超格子は図１に示されたような第３象限における以下のようなＩ−Ｖ特性2 とは逆の方法で動作する。
【００１８】
本発明の動作は、正弦波入力電圧の正のサイクルの間に実施される。図２に示されているように、アナログ入力電圧18は、超格子のＩ−Ｖ特性2 の電圧軸12上の０乃至７の電圧範囲内にある。この例において、第１のミニバンド20の下方しきい値14は最小であり、上方しきい値は２ボルトである。第２のミニバンド22の下方しきい値14は３ボルトであり、上方しきい値16は５ボルトである。連続した各ミニバンドの下方および上方しきい値に対しても同様である。図３のａにおいて、時間に関する脈動出力電流24のグラフが示されており、それはアナログ入力電圧18が超格子に与えられたときに発生される。
【００１９】
図２の破線によって示されているように、アナログ入力電圧18は、第１の時間ピリオド26の期間に第１のミニバンド20の下方しきい値14を超過し、第２の時間ピリオドの期間に第２のミニバンド22の下方しきい値14を超過する。脈動出力電流24のパルスの傾きは、時間に関するアナログ入力電圧18の変化に依存している。図３のａに示されているように、電流パルスの傾きは、パルス32および34において示されているように下方しきい値14と上方しきい値16の間の時間ピリオド中に増加する。アナログ入力電圧18が上方しきい値16を超過する点において、図３のａの電流パルス32および34は減少している状態で示されている。
【００２０】
図２における時間の時間ピリオド４乃至８の間では、アナログ入力電圧18は減少する正の値である。図３のａに示されている結果的な電流出力パルス36は、上方しきい値16を超過するまで急激に増加し、下方しきい値14を超過するまで減少する。
【００２１】
図４のブロック図に示されているように、この例では超格子である入力装置4 は、与えられたアナログ入力電圧18の電圧レベルに対応するデジタル出力コード40を生成するコード化装置38に接続されている。コード化装置38、すなわちコード化論理装置は多数の形態を採用している。図５に示されている本発明の一実施形態において、微分装置42は、計数装置44の計数を制御するために脈動出力電流24を微分する。
【００２２】
脈動出力電流24の微分の結果、図３のｂに示されているような微分された電圧46が得られ、それはそれぞれ正の部分48および負の部分50を交互に有している。図３のａ乃至ｃは、波形間の関係を示すために一緒に図示されている。微分された電圧46は、脈動電流24の振幅が増加しているときに正であり、それが減少しているときには負である。この図からわかるように、正の部分48および負の部分50の領域の合計は第１のピリオドの期間には正であり、それは、アナログ入力電圧18の電圧レベルが第１のミニバンド20の上方しきい値16を超過するからである。しかしながら、アナログ入力電圧18は第３のミニバンド52の上方しきい値16を超過せず、結果的にそのピリオドの全面積はゼロと等しくなる。同様に、正のアナログ入力電圧18が減少するにつれて、対応するピリオドの微分された電圧46の全面積は負になる。
【００２３】
微分装置42に続いて、方向計数装置44の計数を制御するように論理信号を与えるために図５に示されている論理ゲート54を使用することができる。例えば、カウンタは、図３のｃの領域48によって示されているように、微分された電圧46が正であるときにはカウントアップし、それが負であるときにはカウントダウンする。結果的なデジタル出力コード40によって、アナログ入力電圧18の近似の測定結果に対応する特有のデジタル値が提供される。
【００２４】
連続的な電流パルスが生成されたときに計数装置44が連続的にカウントアップあるいはカウントダウンできるようにすることによって、デジタル出力コード40はアナログ入力電圧18の電圧レベルにおける変化を追跡する。この構成を使用して、追跡ＡＤＣはアナログ入力電圧18を連続的に近似する。
【００２５】
本発明の別の実施形態において、図６に示されているように、積分装置60は微分された電圧46の各ピリオドの領域を合計する。この例における積分装置60は、積分キャパシタ62と、積分キャパシタ62を放電するためのスイッチング装置64とを含んでいる。図３のｃは、微分された電圧46の積分の結果として生じた積分された電圧66のグラフである。図３のｃにおいて電圧ランプ68によって示されているように、積分キャパシタ62上の電荷は、微分された電圧46の正の部分48の電圧レベルに直接比例するレベルまで増加する。そのピリオドの負の部分50の間に、積分キャパシタ62上の電荷は、減少している電圧ランプ70によって示されているように減少する。そのピリオドの積分に続いて、キャパシタ上の電荷の極性は、そのピリオドに対する正あるいは負の領域を示す。図３のｃのグラフによって示されているように、第１および第２のピリオドの終りにおいて、積分キャパシタ62上の電荷は正である。第３のピリオドの終りにおいて電荷はゼロであり、第４のピリオドの合計に続いて負となる。微分された電圧46を監視するスイッチング装置64は、各ピリオドに続いて積分キャパシタ62に放電路を提供する。
【００２６】
先に説明されたように、積分装置60に続いて、計数装置44が計数する方向を制御するために論理ゲート54が使用される。計数装置44は、微分された電圧46の各ピリオドに続いて１カウントだけカウントアップあるいはカウントダウンする。遅延された微分された電圧46から生じたトリガ72は、各ピリオドの終りにおいて計数装置44をトリガするために使用できる。例えば、計数装置44は、積分キャパシタ62上の電荷が正であるときにカウントアップし、電荷が負であるときにカウントダウンするように接続されてもよい。
【００２７】
計数装置44の出力における計数値はその後、出力ラッチ74に送られる。コンパレータ76は、アナログ入力電圧18をこの例においては接地基準電圧である既知の基準電圧と比較し、それによってアナログ入力電圧18が正であるときにはデジタルの１を生成し、負であるときにはゼロを生成する。コンパレータ76の出力は、アナログ入力電圧18が正であるときには真の計数値を表示し、アナログ入力電圧18が負であるときには計数値の２の補数を表示するようにラッチ74に指示し、それによって、アナログ入力電圧18の電圧レベルに対応するディスクリートなデジタル出力コード40を提供する。
【００２８】
トリガパルス72が与えられる毎に、計数装置44はアナログ入力電圧18の電圧レベルに対応するデジタル出力コード40を生成する。アナログ入力電圧18の変化を追跡することによって、本発明の新しいＡＤＣは既知の並列および直列変換器の速度の制限を克服することができる。
【００２９】
共振の数が増加した超格子を構成することによって、追跡ＡＤＣの分解能が改良される。分解能を増加させる別の方法はレベルシフトである。対応して高いアナログ入力電圧レベルに応答するために連続的に超格子の電圧応答しきい値をシフトすることによって、高い分解能が達成される。超格子半導体の組成および性能に関する追加的な情報は、半導体材料に関する参照文献（FinkおよびChristian による“Electronics Engineers' Handbook ”  Third Edition, McGraw-Hill Book Company, New York, 1989, pages 6-82 through 6-90）に記載されている。
【００３０】
以下、変換に必要な時間を著しく増加させずに超格子の積層およびレベルシフトによってどのように追跡ＡＤＣの分解能が改良できるかについて説明する。この例において、それぞれが４つのミニバンドを有している３個の超格子が積層される。
【００３１】
第１の超格子は、０乃至２ボルトの電圧レベルに応答するように構成されている。第２の超格子のしきい値は、２乃至４ボルトの電圧レベルに応答するようにシフトされる。第３の超格子は、４乃至６ボルトの電圧に応答するようにシフトされる。この例において説明された超格子を積層することによって、近接したしきい値レベルを有する１２のミニバンドが０乃至６ボルトの範囲の電圧の変化に応答するように使用できる。連続した各ミニバンドのしきい値レベルが狭められるにつれ、それはアナログ入力電圧を測定するために必要となってくる。言い換えると、連続した各ミニバンドの感度を十分利用するために、アナログ入力電圧の振幅を減少することが必要である。
【００３２】
別の実施形態が当業者によって実施されることがある。超格子入力装置を使用して追跡ＡＤＣが説明されているが、複数の共振トンネルダイオード等の、超格子構造に匹敵する別の装置を使用することもできる。同様に、本発明の実施形態は微分装置、積分装置および計数装置を使用して説明されているが、別のコード化装置を使用することもできる。そのような変更および修正は、添付された特許請求の範囲に定められた本発明の技術的範囲から逸脱することなく実行することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の入力装置としての一般的な超格子の電流−電圧特性の概略図。
【図２】入力装置の電流−電圧特性と、説明のために装置に与えられたアナログ入力電圧との間の関係を示すグラフ。
【図３】図２の電流−電圧特性を有する入力装置にアナログ入力電圧が与えられたときの結果として生じた脈動電流のグラフと、その脈動出力を微分することによって生成された波形のグラフと、その微分された波形の各周期の合計から得られた積分された電圧波形のグラフ。
【図４】新しい追跡ＡＤＣ変換器のブロック図。
【図５】本発明の一実施形態のブロック図。
【図６】本発明の別の実施形態のトポロジーを示した図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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