(57)【特許請求の範囲】
【請求項１】
基板上に実装された複数の異種類の半導体チップを樹脂封止した後に、各半導体チップの良否検査の結果に応じて所定の複数個を単位として前記半導体チップを切り分けることにより形成することを特徴とする半導体装置。
【請求項２】
基板上に複数の異種類の半導体チップを実装する第１の工程と、
この実装された複数の半導体チップを樹脂で封止する第２の工程と、
前記複数の半導体チップのそれぞれの良否検査を行う第３の工程と、
前記良否検査の結果に基づいて所定の複数個を単位として前記半導体チップを切り分ける第４の工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の工程で実装される前記複数の半導体チップは、前記基板の一方の面に形成されており、
前記第３の工程における前記良否検査を、前記基板の他方の面に形成された前記複数の半導体チップに対応した端子を介して行うことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
技術分野
本発明は、マザーボードなどに実装可能な半導体装置およびその製造方法に関する。
背景技術
従来の半導体装置は、パッケージングされた状態で組み付けられる。また、複数の半導体チップを実装したマルチチップモジュールも考えられるが、そうすると各半導体チップの不良率が累積されてモジュール全体としての不良率が大きくなる。例えば、２個の半導体チップを１つのモジュール基板に実装する場合に、一方の半導体チップが不良であってもモジュール全体の不良となる。したがって、不良となった半導体チップを交換するリペア作業を行ったり、このモジュール全体を不良品として廃棄する等の処置を施す必要があり、歩留まりが悪く、しかも無駄が多かった。
また、パッケージソグされた半導体チップやモジュール基板に実装された半導体チップは、１個あるいは複数個を単位として良否検査が行われるが、検査する半導体チップの数が多い場合に検査する単位となる半導体チップの数が少ないとそれだけ検査効率が低下することになるため、検査効率を上げることができる手法が望まれている。
発明の開示
本発明は、このような点に鑑みて創作されたものであり、その目的は、複数の半導体チップを実装した半導体装置を製造する際に不良率を低減することができ、しかも各半導体チップの良否検査の効率を上げることができる半導体装置の製造方法を提供することにある。
本発明では、基板上に異種類の半導体チップを実装し、樹脂封止した後に、各半導体チップの良否検査の結果に応じて所定の複数個を単位として半導体チップを切り分けることにより半導体装置が形成される。良否検査の結果に応じて半導体チップの切り分けを行っているため、複数個の半導体チップによって構成される半導体基板を製造したときに、その中の一部の半導体チップが不良品であるために半導体装置全体が不良品になるということがなく、半導体装置を製造する際の不良率を低減することができる。また、半導体チップの良否検査は、基板を単位として行われるため、少数個の半導体チップを個別に検査する場合に比べて、検査の効率を上げることができる。
特に、基板の一方の面に複数の半導体チップを実装し、他方の面に形成された端子を介して各半導体チップの良否検査を行うことが好ましい。この場合には、１枚の基板の全体を一つの部品として取り扱って、これに実装される複数の半導体チップの良否検査を行うことができるため、個別にパッケージングされたメモリや複数個のメモリチップが実装されたメモリモジュールを単位として良否検査を行う場合などに比べて、良否検査に要する手間を低減することができる。
発明を実施するための最良の形態
以下、本発明を適用した一実施形態の半導体装置について、図面を参照しながら具体的に説明する。第１図は、本実施形態の半導体装置の製造工程を示す図である。同図（ｄ）に示すように、本実施形態の半導体装置１０（１０ａ、１０ｂ、１０ｃ）は、半導体ウエハから切り出された半導体チップ（プロセッサ用ベアチップ１ａおよびメモリ用ベアチップ１ｂ）と、半導体チップ１が実装される基板２と、基板２の半導体チップ１が実装された面を封止する樹脂４とを含んで構成されている。
まず、第１図（ａ）および（ｂ）に示すように、基板２を導入し、この基板２上に複数の半導体チップ１を一方の面上に配置して実装する（第１の工程）。配置する際は、プロセッサ用ベアチップ１ａとメモリ用ベアチップ１ｂが互いに所定間隔をあけて四方に隣り合うように配置する。各半導体チップ１の実装方法としては、例えばＣＯＢ実装（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）が用いられる。
第２図は、半導体チップ１が実装される前の基板２の部分的な構造を示す図である。同図（ａ）は半導体チップ１が実装される側の面を、同図（ｂ）は反対側の面（裏面）を、同図（ｃ）は側面から見た構造をそれぞれ示している。これらの図に示すように、基板２は、半導体チップ１が実装される所定領域ごとに、半導体チップ１との間で電気的な接続を行うために必要な基板用パッド１１が形成されており、さらにこの基板用パッド１１がスルーホール１２を介して裏側のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）用パッド１３と電気的に接続されている。
第３図は、第２図に示す基板２上に第１の工程において半導体チップ１が実装された状態を示す図である。第３図（ａ）は半導体チップ１の実装面を、同図（ｂ）は側面から見た構造をそれぞれ示している。各半導体チップ１の表面には、それぞれの種類に応じた配列（第３図に示した例では半導体チップ１の長辺に沿って一列）のチップ用パッド１４が形成されている。このチップ用パッド１４は、基板２上に形成された基板用パッド１１とボンディングワイヤ１５を用いて接続される。各半導体用ベアチップ１についてこのようなボンディングワイヤ１５を用いたＣＯＢ実装が行われる。
上述した第１の工程において半導体チップ１を基板２に実装した後、第１図（ｃ）に示すように、基板２の半導体チップ１が実装された面に樹脂３を流し込み、所定厚の樹脂３で各半導体チップ１を封止する（第２の工程）。
第２の工程において樹脂３で各半導体チップ１を封止することによって、半導体チップ１に接続されたボンディングワイヤ１５の断線や短絡の防止を図っている。また、樹脂３を所定厚とすることによって、製造される半導体装置１０の高さのばらつきを防止している。
次に、このようにして樹脂３による封止が行われた状態で各半導体チップ１の良否検査を行う（第３の工程）。例えば、基板２の裏面に形成されたＢＧＡ用パッド１３に検査用プローブを押圧して電気的に接触させることにより、各種の機能試験を実施する。半導体チップ１の良否検査を基板２の全体を単位として行うことにより、すなわち、基板２に実装された複数の半導体チップ１の良否検査を一度に行うことにより、検査効率の向上を図っている。
次に、第３の工程における良否検査の結果に基づいて、第１図（ｄ）に示すように、良品と判定された半導体チップ１を１個のプロセッサ用ベアチップ１ａと１個のメモリ用ベアチップ１ｂの組み合わせで切り分けることにより、最終的に半導体装置１０を製造する（第４の工程）。
第４図は、基板２に実装された半導体チップ１の切り分け方法の一例を示す図である。第４図（ａ）は、上述した第３の工程における良否検査（第３の工程）の結果を示す図であり、斜線部が不良品と判定された半導体チップ１を、それ以外の部分が良品と判定された半導体チップ１をそれぞれ示している。また、第４図（ｂ）は、第４図（ａ）において良品と判定された半導体チップ１をどのように切り分けるかを示す図であり、太線で囲まれた範囲が切り分けの単位を示している。
上述したように、各半導体チップ１は、１個のプロセッサ用ベアチップ１ａと１個のメモリ用ベアチップ１ｂとが組み合わされて切り分けられる。したがって、同図（ｂ）に示すように、良品と判定された互いに隣り合ったプロセッサ用ベアチップ１ａとメモリ用ベアチップ１ｂとの組み合わせ方を工夫して切り分けることにより、６個の半導体装置１０を製造することができる。機械的に、横方向に並んだ２つの半導体チップ１を組み合わせて切り出す場合には、４個の半導体装置１０しか製造できないが、本実施形態の手法を用いることにより不良率を大幅に下げることができる。
このように、基板２に複数の半導体チップ１を実装し、これらの半導体チップ１のうち、良否検査によって良品であると判定されたもののみを切り分けて半導体装置１０を製造するため、半導体装置１０に含まれる一部の半導体チップ１が不良品であるために半導体装置１０全体が不良品となってしまうことがなく、半導体装置１０の製造の際の不良率を低減することができる。特に、半導体装置１０は、１個のプロセッサ用ベアチップ１ａと１個のメモリ用ベアチップ１ｂを組み合わせて形成されるが、これらの半導体チップ１を基板２上へ実装する際、プロセッサ用ベアチップ１ａとのメモリ用ベアチップ１ｂが四方に互いに隣り合うように配置して実装することにより、各プロセッサ用ベアチップ１ａは、隣り合う１個のメモリ用ベアチップ１ｂが不良品であっても、他の隣り合うメモリ用ベアチップ１ｂと組み合わせることができる。同様に、各メモリ用ベアチップ１ｂは、隣り合う１個のプロセッサ用ベアチップ１ａが不良品であっても、他の隣り合うプロセッサ用ベアチップ１ａと組み合わせることができる。このため、半導体装置１０を効率よく製造することができる。また、基板２全体を単位としてその基板２に実装された複数の半導体チップ１の良否検査を一度に行っているため、検査の効率を上げることができる。
本発明は、上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態ではワイヤボンディングによる実装を行ったが、フリップチップ実装によって半導体チップ１を実装してもよい。第５図は、フリップチップ実装の場合の半導体チップ１と基板２の接続状態を示す図である。同図に示すように、半導体チップ１の実装面に形成された基板用パッドと基板２の半導体チップ１を実装する面に形成されたチップ用パッドとを対向させ、バンプ２１によって接続することでフリップチップ実装が行われる。フリップチップ実装によれば、さらに高密度実装が可能となるため、製造される半導体装置１０の外形寸法をさらに小さくすることが可能となる。また、これからのＤＲＡＭをはじめとする各種の半導体チップは、動作速度が高速化されるため配線長は短いほど好ましいが、フリップ実装を採用することにより、より短い配線長を実現することができる。
また、上述した実施形態では、基板２上に各半導体チップ１を載せてさらにその上からＣＯＢ実装を行ったため、基板２上に各半導体チップ１やボンディングワイヤ１５が突出したが、各半導体チップ１を基板２内に収納してボンディングワイヤ１５等が外部に露出しないＣＩＢ（Ｃｈｉｐ  Ｉｎ  Ｂｏａｒｄ）構造とすることもできる。第６図は、ＣＩＢ構造を有する半導体チップ１と基板２の断面を示す図である。同図に示すように、基板２に凹部を形成し、その凹部の内部に半導体チップ１を実装して、基板用パッド１１とチップ用パッド１４とをほぼ同一面上に配置することにより、実装の際のワイヤボンディング装置のキャピラリの上下方向の移動を小さくすることができ、作業効率を上げることが可能となる。また、半導体チップ１の端部にボンディングワイヤ１５が接触することがないため、この部分での配線の短絡がなくなり、不良率の低減が可能になる。
また、上述した実施形態では、単に樹脂３を流し込んで、基板２の半導体チップ１が実装された面を封止したが、射出成形によるトランスファーモールドによって樹脂封止してもよい。第７図は、トランスファーモールドによる樹脂成形を説明する図であり、同図（ａ）は、基板２全体に平坦な樹脂成形を行う場合を、同図（ｂ）は、同図（ａ）の変形例であって切り分け線に沿って溝を設ける場合をそれぞれ示している。トランスファーモールドによる樹脂成形は成形時間を短縮できるため、大量生産に向いている。
また、上述した実施形態では、半導体装置１０の外部接続端子としてＢＧＡ用パッド１３を用いたが、いわゆるＬＣＣ（Ｌｅａｄｌｅｓｓ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）方式の端子を用いるようにしてもよい。
第８図は、ＬＣＣ方式の外部接続端子を用いる場合の半導体装置１０の部分的な構造を示す図である。同図に示すように、切り分けた後の半導体装置１０の側面のうち、縦方向あるいは横方向のいずれか一方向（あるいは両方でもよい）に凹部が形成されており、この四部表面を覆うように金属メッキをすることによって外部接続端子３１が形成されている。
第９図は、ＬＣＣ方式の外部接続端子３１の形成過程を説明する図である。同図（ａ）に示すように、基板２ａには、実装された半導体チップ１を切り分ける切り分け線のうち、縦方向あるいは横方向のいずれか一方（あるいは両方）に沿ってスルーホール３２が形成されている。ただし、この基板２ａをそのまま半導体装置１０の製造に用いると、上述した第２の製造工程における樹脂封止の際、流し込まれた樹脂３によって外部接続端子３１に目詰まりが生じる場合がある。このため、同図（ｂ）に示すように、スルーホール３２に沿って絶縁テープ３３等の保護部材を形成しておいて、スルーホール３２に樹脂３が流れ込むのを防止する。あるいは、予め各スルーホール３２に半田等を流し込んでおいて、後に樹脂による目詰まりが生じないようにしてもよい。その後、上述したスルーホール３２をその中央で切断することにより、第８図に示した外部接続端子３１が形成される。
また、上述した実施形態では、２個の異種類の半導体チップ１を組み合わせて半導体装置１０を形成したが、それ以上（例えば４個）の異種類の半導体チップ１を組み合わせるようにしてもよい。この場合に、必ずしも全部の半導体チップ１の種類が異なる必要はなく、少なくとも２種類の半導体チップ１が組み合わされる。また、異種類の半導体チップ１の組み合わせには、種類の異なるメモリチップを組み合わせる場合や、同じＤＲＡＭであってビット構成や容量が異なるものを組み合わせる場合も含まれる。
産業上の利用可能性
上述したように、本発明によれば、良否検査の結果に応じて半導体チップの切り分けを行っているため、半導体装置に含まれる一部の半導体チップが不良品であるために半導体装置全体が不良品になるということがなく、半導体装置を製造する際の不良率を低減することができる。また、基板の全体を単位として半導体チップの良否検査が行われるため、１あるいは少数個の半導体チップを個別に検査していた場合に比べて検査の効率を上げることができる。
【図面の簡単な説明】
第１図は、本実施形態の半導体装置の製造工程を示す図、
第２図は、半導体チップが実装される前の基板の部分的な構造を示す図、
第３図は、第２図に示す基板上に半導体チップが実装された状態を示す図、
第４図は、基板に実装された半導体チップの切り分け方法の一例を示す図、
第５図は、フリップチップ実装を行う場合の半導体チップと基板の接続状態を示す図、
第６図は、ＣＩＢ構造を有する半導体チップと基板の断面を示す図、
第７図は、トランスファーモールドによる樹脂成形の概要を説明する図、
第８図は、ＬＣＣ方式の外部接続端子を用いる場合の半導体装置の部分的な構造を示す図、
第９図は、ＬＣＣ方式の外部接続端子を用いる場合の外部接続端子の形成過程を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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