(57)【特許請求の範囲】
【請求項１】
多値変調され伝送された信号の波形を伝送前の信号の波形に等化する信号波形等化装置であって、
入力された変調信号を、ＬＭＳ（Least Mean Square ）アルゴリズムに基づいて等化する波形等化部と、
前記波形等化部において等化係数を更新するために必要となるエラーデータを生成する誤差評価ブロックと、
入力された変調信号の周波数誤差および位相誤差を除去するＡＦＣ（Auto Frequency Control）／ＡＰＣ（Auto Phase Control )ブロックとを備え、
前記ＡＦＣ／ＡＰＣブロックは、ＬＭＳアルゴリズムに基づいて前記入力された変調信号の周波数誤差および位相誤差の除去を行い、かつ、前記誤差評価ブロックによって生成されたエラーデータを用いて係数の更新を行うものである
ことを特徴とする信号波形等化装置。
【請求項２】
請求項１記載の信号波形等化装置において、
前記波形等化部は、前段と後段とに分かれて構成されており、
前記ＡＦＣ／ＡＰＣブロックは、前記波形等化部の前段から出力された変調信号を入力とし、かつ、出力信号は前記波形等化部の後段に入力される
ことを特徴とする信号波形等化装置。
【請求項３】
請求項２記載の信号波形等化装置において、
前記波形等化部の、前段はＦＦＥ（Feed Forward Equalizer）ブロックであり、後段はＤＦＥ（Decision Feedback Equalizer ）ブロックである
ことを特徴とする信号波形等化装置。
【請求項４】
請求項３記載の信号波形等化装置において、
前記ＦＦＥブロックは、ＦＦＥ前方フィルタとＦＦＥ後方フィルタとに分かれて構成されたＦＦＥフィルタ部を備え、
前記ＤＦＥブロックは、ＤＦＥ前方フィルタとＤＦＥ後方フィルタとに分かれて構成されたＤＦＥフィルタ部を備え、
前記ＦＦＥ前方フィルタおよびＦＦＥ後方フィルタ、並びに前記ＤＦＥ前方フィルタおよびＤＦＥ後方フィルタはそれぞれ、構成が共通する複素演算マクロを備えている
ことを特徴とする信号波形等化装置。
【請求項５】
多値変調され伝送された信号の波形を伝送前の信号の波形に等化する信号波形等化装置であって、
入力された変調信号をＬＭＳアルゴリズムに基づいて等化する波形等化部と、
入力された変調信号の周波数誤差および位相誤差を除去するＡＦＣ／ＡＰＣブロックとを備え、
前記ＡＦＣ／ＡＰＣブロックは、
入力された変調信号と、周波数誤差および位相誤差の除去のための係数とを乗算する１個のタップと、
前記係数をＬＭＳアルゴリズムに基づいて更新するＡＦＣ／ＡＰＣ係数更新部とを備えている
ことを特徴とする信号波形等化装置。
【請求項６】
請求項５記載の信号波形等化装置において、
前記波形等化部は、各々フィルタ部および係数更新部を備えた前段と後段とに分かれて構成されており、
前記ＡＦＣ／ＡＰＣブロックは、前記波形等化部の前段から出力された変調信号を入力とし、かつ、出力信号は前記波形等化部の後段に入力され、
前記波形等化部の前段と後段のフィルタ部は、同数のタップを備えている
ことを特徴とする信号波形等化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多値ディジタルマイクロ波通信の受信側で利用される信号波形等化装置に関する。
【０００２】
【従来の技術】
ディジタルマイクロ波通信の変復調技術は、近年、周波数を有効利用するために多値化の傾向にある。例えば、変調方式として、ＱＰＳＫ，１６ＱＡＭだけでなく６４ＱＡＭ，２５６ＱＡＭ等が用いられ始めている。
【０００３】
このように変復調の多値化が進むと、伝送路で発生する信号歪み等による影響が大きくなり、このため正常な信号を受信側で保証する技術が益々重要になる。そこで、受信側で伝送路の等化を行う自動適応型等化器が提案されている。
【０００４】
図１３は伝送路及びその等化のモデルを表す図である。図１３に示すように、送信機から送られた信号は伝送路の特性によって変化し、さらに雑音が加わった形で受信される。このため伝送信号は、反射波等により時間的に遅延したゴースト信号の影響を受けて歪みが生じたり、雑音等により位相誤差や周波数誤差が生じたりするので、様々な要因が複雑に絡まりあって、受信側では元の伝送信号と異なる波形の信号が観測される。
【０００５】
そこで受信側では、一般に、受信機の前に直列に挿入した等化器によって、受信信号Ｘ0 を受信機にとって望ましい信号Ｚ0 に等化し、さらにその後、搬送波再生処理として周波数誤差を除去するＡＦＣ（Auto Frequency Control）および位相誤差を除去するＡＰＣ（Auto Phase Control）を行う。
【０００６】
等化に関しては、雑音が非常に小さい場合は伝送路の伝達関数の逆特性を持つ等化器を用いればよいが、雑音がある程度大きい場合は雑音も考慮して等化器の設計を行う必要がある。実際には等化器はディジタルフィルタを用いて構成され、ディジタルフィルタを用いて構成された等化器をディジタル等化器という。
【０００７】
図１４はディジタルフィルタの構成の一例を示すブロック図である。図１４において、Ｘ0 は伝送路を経て入力された受信信号、Ｘ1 〜Ｘm は受信信号Ｘ0 を各遅延素子によって遅延した信号、Ｃ0 〜Ｃm は等化係数である。受信信号Ｘ0 は乗算器によって等化係数Ｃ0 と乗算される。同様に、信号Ｘ1 〜Ｘm は乗算器によって等化係数Ｃ1 〜Ｃm とそれぞれ乗算される。各乗算器の乗算結果は加算器によって加算され、等化信号Ｚ0 として出力される。ディジタルフィルタにおいて、ある遅延信号と等化係数とを乗算する機構をタップという。各タップにおける乗算結果を加算することによって等化信号Ｚ0 が得られるが、このとき、信号を復元するのに最適な等化係数Ｃ0 〜Ｃm を算出する必要がある。通常、等化係数を算出するためにＬＭＳ（Least Mean Square ）アルゴリズムが用いられる。
【０００８】
また、従来のＡＦＣ／ＡＰＣとしては、位相誤差検出器、ループフィルタ、およびディジタルＶＣＯによってその機能を実現したものがある（特開平７−６６８４３号公報参照）。
【０００９】
【発明が解決しようとする課題】
等化器は前述したようにディジタルフィルタで構成されるため、複素乗算が必要であり、そのタップ数が増大するにつれて回路規模および消費電力は飛躍的に増大する。またＡＦＣ／ＡＰＣにおいて、ループフィルタでは積和演算が必要であり、またディジタルＶＣＯは一般的にはデータを記憶する記憶手段を備えており、信号のビット数が大きくなると膨大な記憶容量が必要になる。このような点から、信号波形等化装置においては、回路規模の削減は重要な課題である。
【００１０】
一方、図１３に示すように、波形等化およびＡＦＣ／ＡＰＣは１回の処理で終わるものではなく、ＡＦＣ／ＡＰＣが行われた信号は再び波形等化のために帰還され、最終的に信号がある基準に達して収束するまで波形等化およびＡＦＣ／ＡＰＣは繰り返し行われる。そして信号は、最終的にはほぼ同時に、等化され、かつ周波数誤差および位相誤差が除去される。言い換えると、まず波形等化によって等化信号になり、次にＡＦＣ／ＡＰＣによって誤差が除去された信号になるというようにそれぞれの機能が単独で実現されるものではなく、等化およびＡＦＣ／ＡＰＣの相乗効果によって、互いの処理の効果が高められる。ところがこのように、波形等化およびＡＦＣ／ＡＰＣは元来相互関係の深い、単独で機能を果たすのが困難なものであるにもかかわらず、機能を共有するブロックが存在しない、それぞれ独立した構成により実現されていた。
【００１１】
前記の問題に鑑み、本発明は、信号波形等化装置として、ＡＦＣ／ＡＰＣの機能を波形等化の機能と融合させるとともに、回路規模を削減することを課題とする。
【００１２】
【課題を解決するための手段】
前記の課題を解決するため、請求項１の発明が講じた解決手段は、多値変調され伝送された信号の波形を伝送前の信号の波形に等化する信号波形等化装置として、入力された変調信号をＬＭＳ（Least Mean Square ）アルゴリズムに基づいて等化する波形等化部と、前記波形等化部において等化係数を更新するために必要となるエラーデータを生成する誤差評価ブロックと、入力された変調信号の周波数誤差および位相誤差を除去するＡＦＣ（Auto Frequency Control）／ＡＰＣ（Auto Phase Control )ブロックとを備え、前記ＡＦＣ／ＡＰＣブロックは、ＬＭＳアルゴリズムに基づいて前記入力された変調信号の周波数誤差および位相誤差の除去を行い、かつ、前記誤差評価ブロックによって生成されたエラーデータを用いて係数の更新を行うものとする。
【００１３】
請求項１の発明によると、変調信号の波形等化を行う波形等化部とともに、変調信号の周波数誤差および位相誤差を除去するＡＦＣ／ＡＰＣブロックを備え、しかもＡＦＣ／ＡＰＣブロックは波形等化部と誤差評価ブロックを共用する。このため、波形等化およびＡＦＣ／ＡＰＣを実現する機能ブロックは互いに独立したものとはならず、信号波形等化装置にＡＦＣ／ＡＰＣ機能を融合させることができ、しかも大幅な回路規模の削減を行うことができる。
【００１４】
そして、請求項２の発明では、前記請求項１の信号波形等化装置において、前記波形等化部は前段と後段とに分かれて構成されており、前記ＡＦＣ／ＡＰＣブロックは、前記波形等化部の前段から出力された変調信号を入力とし、かつ、出力信号は前記波形等化部の後段に入力されるものとする。
【００１５】
また、請求項３の発明では、前記請求項２の信号波形等化装置における波形等化部の、前段はＦＦＥ（Feed Forward Equalizer）ブロックであり、後段はＤＦＥ（Decision Feedback Equalizer ）ブロックであるものとする。
【００１６】
さらに、請求項４の発明では、前記請求項３の信号波形等化装置において、前記ＦＦＥブロックは、ＦＦＥ前方フィルタとＦＦＥ後方フィルタとに分かれて構成されたＦＦＥフィルタ部を備え、前記ＤＦＥブロックは、ＤＦＥ前方フィルタとＤＦＥ後方フィルタとに分かれて構成されたＤＦＥフィルタ部を備え、前記ＦＦＥ前方フィルタおよびＦＦＥ後方フィルタ、並びに前記ＤＦＥ前方フィルタおよびＤＦＥ後方フィルタはそれぞれ、構成が共通する複素演算マクロを備えているものとする。
【００１７】
また、請求項５の発明が講じた解決手段は、多値変調され伝送された信号の波形を伝送前の信号の波形に等化する信号波形等化装置として、入力された変調信号をＬＭＳアルゴリズムに基づいて等化する波形等化部と、入力された変調信号の周波数誤差および位相誤差を除去するＡＦＣ／ＡＰＣブロックとを備え、前記ＡＦＣ／ＡＰＣブロックは、入力された変調信号と、周波数誤差および位相誤差の除去のための係数とを乗算する１個のタップと、前記係数をＬＭＳアルゴリズムに基づいて更新するＡＦＣ／ＡＰＣ係数更新部とを備えているものとする。
【００１８】
請求項５の発明によると、変調信号の波形等化を行う波形等化部とともに、変調信号の周波数誤差および位相誤差を除去するＡＦＣ／ＡＰＣブロックを備え、しかもＡＦＣ／ＡＰＣブロックは波形等化部と同様に、ＬＭＳアルゴリズムに基づいて動作する。このため、波形等化およびＡＦＣ／ＡＰＣは同様の機構によって実現できるので、信号波形等化装置にＡＦＣ／ＡＰＣ機能を融合させることができ、しかも回路規模の削減を行うことができる。
【００１９】
請求項６の発明では、前記請求項５の信号波形等化装置において、前記波形等化部は、各々フィルタ部および係数更新部を備えた前段と後段とに分かれて構成されており、前記ＡＦＣ／ＡＰＣブロックは、前記波形等化部の前段から出力された変調信号を入力とし、かつ、出力信号は前記波形等化部の後段に入力され、前記波形等化部の前段と後段のフィルタ部は、同数のタップを備えているものとする。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２１】
図１は本発明の信号波形等化装置の構成の概略を示すブロック図である。図１において、１０は変調信号の波形等化を行う波形等化部１の前段であるＦＦＥ（Feed Forward Equalizer）ブロック、２０は波形等化部１の後段であるＤＦＥ（Decision Feedback Equalizer ）ブロック、３０は誤差評価ブロック、４０は変調信号の周波数誤差および位相誤差を除去するＡＦＣ（Auto Frequency Control）／ＡＰＣ（Auto Phase Control）ブロックである。ＦＦＥブロック１０はＦＦＥ係数更新部１１およびＦＦＥフィルタ部１２を備え、ＤＦＥブロック２０はＤＦＥ係数更新部２１およびＤＦＥフィルタ部２２を備え、ＡＦＣ／ＡＰＣブロック４０はＡＦＣ／ＡＰＣ係数更新部４１およびタップ４２を備えている。
【００２２】
図１に示す本発明に係る信号波形等化装置は、多値変調されて伝送された変調信号を受信し、等化信号に変換して出力する。受信された変調信号は、まず波形等化部１の前段のＦＦＥブロック１０によって等化された後、ＡＦＣ／ＡＰＣブロック４０に入力され、周波数誤差および位相誤差が除去される。ＡＦＣ／ＡＰＣブロック４０から出力された変調信号は、波形等化部１の後段のＤＦＥブロック２０によって等化され、当該信号波形等化装置から等化信号として出力される。
【００２３】
本発明では、波形等化部１およびＡＦＣ／ＡＰＣブロック４０は、ともにＬＭＳアルゴリズムに基づいて動作するものとする。そして、波形等化部１およびＡＦＣ／ＡＰＣブロック４０はともに、誤差評価ブロック３０によって生成されたエラーデータを用いて係数の更新を行うものとする。
【００２４】
波形等化部１における等化係数を生成するためのアルゴリズムについて説明する。
【００２５】
送信機から送られた信号は伝送路の特性によって変化し、さらに雑音が加わった形で受信機に送られる。伝送路の特性が一定であるなら、伝送路の逆特性を算出し、算出した逆特性を実現する一定の等化係数を用いればよい。しかし、ノイズの影響や特性が刻々と変化する系では、受信信号の状態に応じて等化係数を逐次更新していく必要がある。等化係数の更新に用いられるのが、自動適応型のアルゴリズムと呼ばれるものである。実際には、一つ前の状態の等化係数を基にして次の等化係数を算出するのだが、この場合、何らかの評価指標を設定しその値が最小になるように等化係数の更新を行っていく。このようなアルゴリズムの代表的なものとして、ＬＭＳアルゴリズムがある。
【００２６】
ＬＭＳ（Least Mean Square ）アルゴリズムは、等化係数の評価指標として平均２乗誤差を用いるものである。具体的には、次式に示すように等化係数が決定される。
Ｃn+1,m ＝Ｃn,m −α×Ｘm ×ｅ0   …（１）
ｎ：等化係数の更新回数  ｍ：等化係数のタップ番号
ｅ0 ：Ｚ0 −χ0 （χ0 は伝送前の信号）  α：ステップサイズ
ここで、信号Ｘm 及びエラーデータｅ0 を、
Ｘm ＝Ｘm(r)−ｊＸm(i)
ｅ0 ＝ｅ0(r)＋ｊｅ0(i)
というように複素表現すると（（ｒ）は実数部データを、（ｉ）は虚数部データを表す、以下同様）、
Ｘm ×ｅ0 ＝（Ｘm(r)×ｅ0(r)＋Ｘm(i)×ｅ0(i)）
＋ｊ（Ｘm(r)×ｅ0(i)−Ｘm(i)×ｅ0(r)）
となり、式（１）は次のようになる。
Ｃn+1,m(r)＝Ｃn,m(r)−α×（Ｘm(r)×ｅ0(r)＋Ｘm(i)×ｅ0(i)）…（２）
Ｃn+1,m(i)＝Ｃn,m(i)−α×（Ｘm(r)×ｅ0(i)−Ｘm(i)×ｅ0(r)）…（３）
【００２７】
ところが、実際の伝送系の場合、受信側では伝送前の信号χ0 はわからないのでエラーデータｅ0 の算出に用いることはできない。そこで、受信側で伝送前の信号を推測し、その推測値を基準信号として用いて波形等化を行う。これをブラインドアルゴリズムという。ブラインドアルゴリズムを用いてある制約の下に数千回の更新を繰り返すと等化係数は収束し、信号波形の等化が実現される。
【００２８】
ＳＴＯＰ＆ＧＯアルゴリズムとは、ＬＭＳエラーとサトーエラーとのベクトルの向きによって複素乗算における係数の更新をするか否かを決める方法である。まず、ＬＭＳエラーは次のように定義される。ＬＭＳエラーをＬＭＳＥＲ、基準信号をＤとすると、
ＬＭＳＥＲ＝Ｚ0 −Ｄ
となる。
【００２９】
次に、サトーエラーは次のように定義される。サトーエラーの基準値をＢとすると、Ｂは次のように定義される。
Ｂ＝Ｅ（｜Ａｎ｜2 ）／Ｅ（｜Ａｎ｜）
Ａｎ：基準信号のベクトル  Ｅ（）：平均
サトーエラーをＳＡＴＥＲとすると、
ＳＡＴＥＲ＝Ｚ0 −Ｂ
となる。
【００３０】
図１１は６４ＱＡＭの位相図の第１象限を示す図であり、ＬＭＳエラーとサトーエラーの関係を示すものである。図１１において、黒丸は信号点位置、丸で囲んだ黒丸はサトーエラーの基準点である。等化信号Ｚ0 が図１１の白丸の位置にあったとすると、ＬＭＳエラー及びサトーエラーは図１１に示したベクトルになる。サトーエラーの基準点は各象限に一つずつすなわち全部で４つあり、ＬＭＳエラーの基準位置は各信号点であり、６４ＱＡＭの場合全部で６４点ある。
【００３１】
ＳＴＯＰ＆ＧＯアルゴリズムを用いると、等化係数の更新の式は次のようになる。
Ｃn+1,m(r)＝Ｃn,m(r)−α×（Ｘm(r)×ｅ0(r)×ｆr ＋Ｘm(i)×ｅ0(i)×ｆi ）…（４）
Ｃn+1,m(i)＝Ｃn,m(i)−α×（Ｘm(r)×ｅ0(i)×ｆi −Ｘm(i)×ｅ0(r)×ｆr ）…（５）
ここで、ｆr ，ｆi は、実軸，虚軸それぞれについて独立に算出されるフラグであり、以下の条件によって定義される。
0003865482.tif 000002
ここで、ｅ0(r)×ｆr をＥＩ、ｅ0(i)×ｆi をＥＱとすると、式（４），（５）はそれぞれ、
Ｃn+1,m(r)＝Ｃn,m(r)−α×（Ｘm(r)×ＥＩ＋Ｘm(i)×ＥＱ）  …（６）
Ｃn+1,m(i)＝Ｃn,m(r)−α×（Ｘm(r)×ＥＱ−Ｘm(i)×ＥＩ）  …（７）
となる。ここで、ＥＩ，ＥＱをエラーデータという。
【００３２】
本実施形態に係る波形等化装置は、式（６）及び（７）に従って等化係数の更新を行うものである。
【００３３】
本発明のＡＦＣ／ＡＰＣブロック４０における周波数補正および位相補正も、ＬＭＳアルゴリズムによって実現している。補正係数の更新式を次式に表す。
Ｈn+1 ＝ＨnＦn＋μ（Ｄn −ＨnＵn）Ｕn *  …（８）
Ｆn+1 ＝Ｆn ＋μf （Ｈn+1 −ＦnＨn）Ｈn *  …（９）
上式において、
Ｈn ：位相補正係数
Ｆn ：周波数補正係数
Ｄn ：ディシジョン信号
Ｕn ：入力信号
μ，μf ：ステップサイズ
を表す。また＊は共役複素数を表す。ＬＭＳアルゴリズムに基づく上式を用いることによって、周波数誤差および位相誤差を同時に補正することが可能である。式（８）における（Ｄn −ＨnＵn）は、等化係数を求めるＳＴＯＰ＆ＧＯアルゴリズムにおけるエラーデータに相当し、これは誤差評価ブロック３０から出力されるエラーデータを用いることができる。
【００３４】
また、誤差を除去した信号はＨnＵnであり、本アルゴリズムにおいてはＨn にＦn の成分が含まれているため、ＨnＵnが位相誤差および周波数誤差の両方を補正した信号となる。最終的にＡＦＣ／ＡＰＣを行なった信号はＨnＵn* である。
【００３５】
（第１の実施形態）
図２は本発明の第１の実施形態に係る信号波形等化装置の構成を示す図である。図２において、ＦＦＥフィルタ部１２は（ｍ＋１）個（ｍは正の整数）のタップと、遅延素子および加算器によって構成されており、各タップにはＦＦＥ係数更新部１１によって更新された等化係数Ｃf0〜Ｃfmがそれぞれ与えられる。また、ＤＦＥフィルタ部２２はスライサ２５と、（ｍ＋１）個のタップと、遅延素子および加算器によって構成されており、各タップにはＤＦＥ係数更新部２１によって更新された等化係数Ｃd0〜Ｃdmがそれぞれ与えられる。スライサ２５は、変調信号が、例えば図１２に示すような位相平面図（図１２は６４ＱＡＭ）上において、点線で区切られるどの領域に属するかを判断して、その領域に存在する信号点位置に対応する信号（デシジョン信号）を出力する。例えば変調信号の実数成分（Ｉデータ）が１３、虚数成分（Ｑデータ）が１５であるとき、Ｉデータ＝９、Ｑデータ＝９というデシジョン信号を出力する。
【００３６】
誤差評価ブロック３０によって生成されたエラーデータＥｒｒは、ＦＦＥ係数更新部１１、ＤＦＥ係数更新部２１、およびＡＦＣ／ＡＰＣ係数更新部４１に入力され、係数更新のために用いられる。
【００３７】
本実施形態では、ＡＦＣ／ＡＰＣブロック４０を波形等化部１のちょうど真ん中に配置している。すなわち、波形等化部１の前段であるＦＦＥブロック１０のタップの数と、後段のＤＦＥブロック２０のタップの数とが等しくなっている。これは、回路構成を簡易にして回路規模を小さくするためのものであるが、このような構成によって、性能も向上することが分かっている。
【００３８】
図３はシミュレーションによって得られた本実施形態における座標点配置図（コンスタレーション）であり、図４は同様にシミュレーションによって得られた，比較例としての、ＡＦＣ／ＡＰＣブロック４０を波形等化部１全体の後に配置した場合の座標点配置図である。図３に示す座標点配置図の方が、図４よりも、等化信号が信号点位置に集まっており、これにより、本実施形態の方が比較例よりも性能面で優れていることが分かる。
【００３９】
（第２の実施形態）
本発明の第２の実施形態は、図１に示す本発明に係る信号波形等化装置において、ＦＦＥフィルタ部１２およびＤＦＥフィルタ部２２が、それぞれ前方フィルタと後方フィルタとに分かれて構成されており、各フィルタが、構成の共通する複素演算部を備えているものである。
【００４０】
以下、本実施形態に係る信号波形等化装置について詳細に説明する。なおここでは、便宜的に、ＦＦＥフィルタ部１２およびＤＦＥフィルタ部２２は、ともにフィルタのタップ数が８であるものとして説明を行う。
【００４１】
図５は本実施形態に係る信号波形等化装置におけるＦＦＥフィルタ部１２の構成図である。図５において、５０Ａおよび５０Ｂは後に詳述する複素演算マクロによって実現される複素演算部、５１ａおよび５１ｂは変調信号の実数成分を順に保持するデータ保持器列、５２ａおよび５２ｂは変調信号の虚数成分を順に保持するデータ保持器列、５３ａおよび５３ｂはタップ係数を順に保持するデータ保持器列、５４ａおよび５４ｃは実数成分計算用の加算器、５５ａおよび５５ｃは虚数成分計算用の加算器、５４ｂ，５４ｄ，５５ｂおよび５５ｄはデータ保持器である。
【００４２】
データ保持器列５１ａ，５２ａ，５３ａおよび複素演算部５０ＡによってＦＦＥ前方フィルタ１２ａが構成されている。また、データ保持器列５１ｂ，５２ｂ，５３ｂ、複素演算部５０Ｂ、加算器５４ａ，５４ｃ，５５ａ，５５ｃおよびデータ保持器５４ｂ，５４ｄ，５５ｂ，５５ｄによってＦＦＥ後方フィルタ１２ｂが構成されている。
【００４３】
ＦＦＥ前方フィルタ１２ａにおいて、データ保持器列５１ａ，５２ａは外部から多値変調され順に伝送されてきた変調信号の実数成分および虚数成分を、それぞれ保持する。一方、データ保持器列５３ａは、ＦＦＥ係数更新部１１から生成出力されたタップ係数を保持する。ここで、タップ係数は変調信号が転送される２倍の速度で転送されるものとし、データ保持器列５３ａはタップ係数の実数成分および虚数成分をシリアルに転送する構成としている。複素演算部５０Ａは、データ保持器列５１ａ，５２ａに保持された４個の変調信号の実数成分および虚数成分、並びにデータ保持器列５３ａに保持された４個のタップ係数の実数成分および虚数成分を用いて、データを適切に切り替えて複素演算を行い、演算結果の実数成分ＤＲａおよび虚数成分ＤＩａをＦＦＥ後方フィルタ１２ｂに出力する。
【００４４】
ＦＦＥ後方フィルタ１２ｂにおいて、データ保持器列５１ｂ，５２ｂは、ＦＦＥ前方フィルタ１２ａのデータ保持器列５１ａ，５２ａから、一旦保持された後に出力された変調信号の実数成分および虚数成分を、それぞれ保持する。一方、データ保持器列５３ｂは、ＦＦＥ前方フィルタ１２ａのデータ保持器列５３ａから、一旦保持された後に出力されたタップ係数を保持する。ここで、ＦＦＥ前方フィルタ１２ａと同様に、タップ係数は変調信号が転送される２倍の速度で転送されるものとし、データ保持器列５３ｂはタップ係数の実数成分および虚数成分をシリアルに転送する構成としている。複素演算部５０Ｂは、データ保持器列５１ｂ，５２ｂに保持された４個の変調信号の実数成分および虚数成分、並びにデータ保持器列５３ｂに保持された４個のタップ係数の実数成分および虚数成分を用いて、データを適切に切り替えて複素演算を行い、演算結果の実数成分ＤＲｂおよび虚数成分ＤＩｂを出力する。
【００４５】
ＦＦＥ後方フィルタ１２ｂの複素演算部５０Ｂの演算結果の実数成分ＤＲｂは、ＦＦＥ前方フィルタ１２ａの複素演算部５０Ａの演算結果の実数成分ＤＲａと加算器５４ａによって加算され、保持器５４ｂに保持される。保持器５４ｂの保持データは、データ保持器列５１ｂに保持された適切な変調信号の実数成分と加算器５４ｃによって加算され、保持器５４ｄに保持された後、ＦＦＥフィルタ部１２の最終結果データの実数成分として出力される。同様に、ＦＦＥ後方フィルタ１２ｂの複素演算部５０Ｂの演算結果の虚数成分ＤＩｂは、ＦＦＥ前方フィルタ１２ａの複素演算部５０Ａの演算結果の虚数成分ＤＩａと加算器５５ａによって加算され、保持器５５ｂに保持される。この保持器５５ｂの保持データは、データ保持器列５２ｂに保持された適切な変調信号の虚数成分と加算器５５ｃによって加算され、保持器５５ｄに保持された後、ＦＦＥフィルタ部１２の最終結果データの虚数成分として出力される。
【００４６】
図６は本実施形態に係る信号波形等化装置におけるＤＦＥフィルタ部２２の構成図である。図６において、５０Ｃおよび５０Ｄは後に詳述する複素演算マクロによって実現される複素演算部、６０はＡＦＣ／ＡＰＣブロック４０によって周波数誤差および位相誤差が除去された変調信号をデシジョン信号に変換するスライサ、６１ａおよび６１ｂはデシジョン信号の実数成分を順に保持するデータ保持器列、６２ａおよび６２ｂはデシジョン信号の虚数成分を順に保持するデータ保持器列、６３ａおよび６３ｂはタップ係数を順に保持するデータ保持器列、６４ａは実数成分計算用の加算器、６５ａは虚数成分計算用の加算器、６４ｂ，６４ｃ，６５ｂ，６５ｃはデータ保持器である。
【００４７】
スライサ６０、データ保持器列６１ａ，６２ａ，６３ａおよび複素演算部５０ＣによってＤＦＥ前方フィルタ２２ａが構成されている。また、データ保持器列６１ｂ，６２ｂ，６３ｂ、複素演算部５０Ｄ、加算器６４ａ，６５ａおよびデータ保持器６４ｂ，６４ｃ，６５ｂ，６５ｃによってＤＦＥ後方フィルタ２２ｂが構成されている。
【００４８】
ＤＦＥ前方フィルタ２２ａにおいて、データ保持器列６１ａ，６２ａは実数成分および虚数成分に分離されたデシジョン信号を、それぞれ保持する。一方、データ保持器列６３ａは、ＤＦＥ係数更新部２１から生成出力されたタップ係数を保持する。こここで、ＦＦＥフィルタ部１２と同様に、タップ係数はディシジョン信号が転送される２倍の速度で転送されるものとし、データ保持器列６３ａはタップ係数の実数成分および虚数成分をシリアルに転送する構成としている。複素演算部５０Ｃは、データ保持器列６１ａ，６２ａに保持された４個のデシジョン信号の実数成分および虚数成分、並びにデータ保持器列６３ａに保持された４個のタップ係数の実数成分および虚数成分を用いて、データを適切に切り替えて複素演算を行い、演算結果の実数成分ＤＲｃおよび虚数成分ＤＩｃをＤＦＥ後方フィルタ２２ｂに出力する。
【００４９】
ＤＦＥ後方フィルタ２２ｂにおいて、データ保持器列６１ｂ，６２ｂは、ＤＦＥ前方フィルタ２２ａのデータ保持器列６１ａ，６２ａから、一旦保持された後に出力されたデシジョン信号の実数成分および虚数成分を、それぞれ保持する。一方、データ保持器列６３ｂは、ＤＦＥ前方フィルタ２２ａのデータ保持器列６３ａから、一旦保持された後に出力されたタップ係数を保持する。ここで、ＤＦＥ前方フィルタ２２ａと同様に、タップ係数はデシジョン信号が転送される２倍の速度で転送されるものとし、データ保持器列６３ｂはタップ係数の実数成分および虚数成分をシリアルに転送する構成としている。複素演算部５０Ｄは、データ保持器列６１ｂ，６２ｂに保持された４個のデシジョン信号の実数成分および虚数成分、並びにデータ保持器列６３ｂに保持された４個のタップ係数の実数成分および虚数成分を用いて、データを適切に切り替えて複素演算を行い、演算結果の実数成分ＤＲｄおよび虚数成分ＤＩｄを出力する。
【００５０】
ＤＦＥ後方フィルタ２２ｂの複素演算部５０Ｄの演算結果の実数成分ＤＲｄは、ＤＦＥ前方フィルタ２２ａの複素演算部５０Ｃの演算結果の実数成分ＤＲｃと加算器６４ａによって加算され、保持器６４ｂに保持される。保持器６４ｂの保持データは、さらに保持器６４ｃに保持された後に、ＤＦＥフィルタ部２２の最終結果データの実数成分として出力される。同様に、ＤＦＥ後方フィルタ２２ｂの複素演算部５０Ｄの演算結果の虚数成分ＤＩｄは、ＤＦＥ前方フィルタ２２ａの複素演算部５０Ｃの演算結果の虚数成分ＤＩｃと加算器６５ａによって加算され、保持器６５ｂに保持される。保持器６５ｂの保持データは、さらに保持器６５ｃに保持された後に、ＤＦＥフィルタ部２２の最終結果データの虚数成分として出力される。
【００５１】
図７は本実施形態において用いる複素演算マクロの構成を示す図である。この複素演算マクロは、４タップ分のタップ係数および等化すべき変調信号を多重化して複素乗算する機能を実現するものであり、図５に示すＦＦＥフィルタ部１２における複素演算部５０Ａ，５０Ｂとして、および図６に示すＤＦＥフィルタ部２２における複素演算部５０Ｃ，５０Ｄとして用いられる。
【００５２】
図７において、１０１ａ〜１０１ｄ，１０３ａ〜１０３ｄはセレクタであり、１０２ａ〜１０２ｄ，１０４ａ〜１０４ｄはデータ保持器である。パラレル入力された４タップ分のタップ係数の実数成分は、セレクタ１０１ａ〜１０１ｄおよびデータ保持器１０２ａ〜１０２ｄによってシリアル変換されて１タップ分に分離され、データ保持器１０２ｄからシリアル出力ｃとして出力される。同様に、パラレル入力された４タップ分のタップ係数の虚数成分は、セレクタ１０３ａ〜１０３ｄおよびデータ保持器１０４ａ〜１０４ｄによってシリアル変換されて１タップ分に分離され、データ保持器１０４ｄからシリアル出力ｄとして出力される。シリアル出力ｃ，ｄはそれぞれセレクタ１０１ａおよび１０３ａに入力され、タップ係数の実数成分および虚数成分はともにデータが巡回する構成となっている。
【００５３】
一方、４個の等化すべき変調信号の実数成分および虚数成分は、セレクタ１０５および１０６によって適切なタイミングで１タップ分のデータがその中から選択され、実数成分ａおよび虚数成分ｂとして出力される。
【００５４】
このようにして準備された変調信号の実数成分ａおよび虚数成分ｂ並びにタップ係数の実数成分ｃおよび虚数成分ｄを基にして、次のような式の複素乗算を行う。
（ａ＋ｂｊ）（ｃ＋ｄｊ）＝（ａｃ−ｂｄ）＋（ａｄ＋ｂｃ）ｊ
【００５５】
乗算器１０７ａは上式におけるａｃを算出する一方、乗算器１０７ｂは上式におけるｂｄを算出する。また、乗算器１０８ａは上式におけるａｄを算出する一方、乗算器１０８ｂは上式におけるｂｃを算出する。減算器１０７ｃは乗算器１０７ａによって算出されたａｃから乗算器１０７ｂによって算出されたｂｄを減算して、複素乗算における実数成分として（ａｃ−ｂｄ）を算出する。一方、加算器１０８ｃは乗算器１０８ａによって算出されたａｄと乗算器１０８ｂによって算出されたｂｃとを加算して、複素乗算における虚数成分として（ａｄ＋ｂｃ）を算出する。
【００５６】
加算器１０７ｄは減算器１０７ｃによって算出された複素乗算における実数成分（ａｃ−ｂｄ）とデータ保持器１０７ｅの保持データとを加算し、この加算結果はデータ保持器１０７ｅに保持される。一方、加算器１０８ｄも全く同様に、加算器１０８ｃによって算出された複素乗算における虚数成分（ａｄ＋ｂｃ）とデータ保持器１０８ｅの保持データとを加算し、この加算結果はデータ保持器１０８ｅに保持される。
【００５７】
このように、１タップ分の複素乗算における実数成分および虚数成分を算出したあと、加算器１０７ｄ，１０８ｄおよびデータ保持器１０７ｅ，１０８ｅによって順にこの実数成分および虚数成分を加算して、最終的に４タップ分の複素乗算の実数成分および虚数成分を出力する。
【００５８】
図８は本実施形態に係る信号波形等化装置におけるＦＦＥ係数更新部１１の構成を示す図である。ＦＦＥ係数更新部１１は、基本的にはＳＴＯＰ＆ＧＯアルゴリズムに基づいて、式（６），（７）に従い係数更新の計算を行うものであるが、ここではアンチローテーションデータを複素乗算する処理を追加している。すなわち、図８に示すＦＦＥ係数更新部１１は、式（６），（７）に従った係数更新処理とアンチローテーションデータの複素乗算処理とを多重化した回路構成となっている。
【００５９】
図８において、セレクタ７１ａはＡＦＣ／ＡＰＣブロック４０から出力された、位相成分および周波数成分の誤差を除去するためのアンチローテーションデータの正弦成分および余弦成分のいずれかを選択出力する。同様に、セレクタ７１ｂは誤差評価ブロック３０から出力されたエラーデータの実数成分および虚数成分のいずれかを選択出力し、セレクタ７１ｃはＦＦＥフィルタ部１２から適切なタイミングを図って保持された後出力された変調信号の実数成分および虚数成分のいずれかを選択出力する。
【００６０】
セレクタ７１ｂによって選択出力されたエラーデータの実数成分または虚数成分とセレクタ７１ｃによって選択出力された変調信号の実数成分または虚数成分とは、乗算器７２によって乗算され、その乗算結果は積和演算器７３に入力される。積和演算器７３はセレクタ７１ａによって選択出力されたアンチローテーションデータの正弦成分または余弦成分と乗算器７２の乗算結果とを乗算し、さらにこの乗算結果にデータ保持器７４に保持されていた積和演算結果を加算し、新たな積和演算結果を出力する。この積和演算結果はデータ保持器７４に保持される。
【００６１】
次に式（６），（７）におけるステップパラメータαの乗算処理を行うが、図８に示すＦＦＥ係数更新部１１では、ステップパラメータαの乗算をビットシフトによって行うものとする。７５ａ，７５ｂ，７５ｃはそれぞれステップパラメータα１，α２，α３の乗算を行うビットシフタ、７６ａ，７６ｂ，７６ｃはセレクタである。セレクタ７６ａは積和演算器７３の演算結果またはこの演算結果にビットシフタ７５ａによってα１が乗算されたデータのいずれかを選択出力する。セレクタ７６ｂはセレクタ７６ａの出力データまたはこの出力データにビットシフタ７５ｂによってα２が乗算されたデータのいずれかを選択出力する。セレクタ７６ｃはセレクタ７６ｂの出力データまたはこの出力データにビットシフタ７５ｃによってα３が乗算されたデータのいずれかを選択出力する。各セレクタ７６ａ，７６ｂ，７６ｃによるデータ選択を適宜、設定変更することによって、８種類の値のステップパラメータの乗算を乗算器を用いないで実現することができる。またこのビットシフタの個数またはビットシフト数を変えることで、乗算するステップパラメータのバリエーションを変更することが可能である。
【００６２】
セレクタ７６ｃの出力データは、加算器７７によって、ＦＦＥフィルタ部１２から、適切なタイミングを図って、保持され出力されたタップ係数と加算される。この加算結果が新たに更新されたタップ係数であり、保持器７８によって保持された後、新たなタップ係数として出力される。
【００６３】
図９は本実施形態に係る信号波形等化装置におけるＤＦＥ係数更新部２１の構成を示す図である。ＤＦＥ係数更新部２１は、基本的にはＳＴＯＰ＆ＧＯアルゴリズムに基づいて、式（６），（７）に従い係数更新の計算を行う。ただし、図９に示すＤＦＥ係数更新部２１は、ＤＦＥブロック２０の係数更新を行うので、ＦＦＥブロック１０およびＡＦＣ／ＡＰＣブロック４０を経て得られたディシジョン信号を入力とし、このディシジョン信号とエラーデータとの複素乗算処理を多重化した回路構成となっている。
【００６４】
図９において、セレクタ８１ａはＤＦＥフィルタ部２２から適切なタイミングを図って保持された後出力されたデシジョン信号の実数成分および虚数成分のいずれかを選択出力する。セレクタ８１ｂは誤差評価ブロック３０から出力されたエラーデータの実数成分および虚数成分のいずれかを選択出力する。積和乗算器８２はセレクタ８１ａによって選択出力されたデシジョン信号の実数成分または虚数成分とセレクタ８１ｂによって選択出力されたエラーデータの実数成分または虚数成分とを乗算し、さらにこの乗算結果にデータ保持器８３に保持されていた積和演算結果を加算し、新たな積和演算結果を出力する。この積和演算結果はデータ保持器８３に保持される。
【００６５】
次に式（６），（７）におけるステップパラメータαの乗算処理を行うが、図９に示すＤＦＥ係数更新部２１では、図８に示すＦＦＥ係数更新部１１と同様に、ステップパラメータαの乗算をビットシフトによって行うものとする。８４ａ，８４ｂ，８４ｃはそれぞれステップパラメータα１，α２，α３の乗算を行うビットシフタ、８５ａ，８５ｂ，８５ｃはセレクタである。セレクタ８５ａは積和演算器８２の演算結果またはこの演算結果にビットシフタ８４ａによってα１が乗算されたデータのいずれかを選択出力する。セレクタ８５ｂはセレクタ８５ａの出力データまたはこの出力データにビットシフタ８４ｂによってα２が乗算されたデータのいずれかを選択出力する。セレクタ８５ｃはセレクタ８５ｂの出力データまたはこの出力データにビットシフタ８４ｃによってα３が乗算されたデータのいずれかを選択出力する。各セレクタ８５ａ，８５ｂ，８５ｃによるデータ選択を適宜、設定変更することによって、８種類の値のステップパラメータの乗算を乗算器を用いないで実現することができる。またこのビットシフタの個数またはビットシフト数を変えることで、乗算するステップパラメータのバリエーションを変更することが可能である。
【００６６】
セレクタ８５ｃの出力データは、加算器８６によって、ＤＦＥフィルタ部２２から、適切なタイミングを計って、保持され出力されたタップ係数と加算される。この加算結果が新たに更新されたタップ係数であり、保持器８７によって保持された後、新たなタップ係数として出力される。
【００６７】
図１０は本実施形態に係る信号波形等化装置におけるＡＦＣ／ＡＰＣ係数更新部４１の構成を示す図である。ＡＦＣ／ＡＰＣ係数更新部４１は、基本的にはＬＭＳアルゴリズムに基づいて、式（８），（９）に従い係数更新の計算を行う。
【００６８】
まず、式（８）の計算について説明する。複素乗算器９１ａは、エラーデータの実数成分および虚数成分とＦＦＥフィルタ部１２から出力された変調信号の実数成分および虚数成分との複素乗算を行う。この乗算結果に式（８）におけるステップサイズを乗算するが、ここではステップサイズの乗算をビットシフトによって行うものとし、ビットシフトによって乗算を行うことができる値をステップサイズとして設定する。ビットシフタ９１ｂによって、複素乗算器９１ａの乗算結果に対してステップサイズを乗算する。一方、複素乗算器９３は、更新前の周波数補正係数の実数成分および虚数成分と更新前の位相補正係数の実数成分および虚数成分とを複素乗算して、その結果を出力する。
【００６９】
したがって、ビットシフタ９１ｂの出力データと複素演算器９３の出力データとを加算器９１ｃによって加算することによって、式（８）の演算を実現することができる。保持器９１ｄは加算器９１ｃの出力データすなわち位相補正係数を保持した後、その実数成分および虚数成分を出力する。この位相補正係数は、次の式（８）における演算に必要となる更新前の位相補正係数となる。
【００７０】
次に式（９）の計算について説明する。式（９）の右辺のＨn+1 に式（８）を代入することによって、式（９）を次のように変形する。
Ｆn+1＝Ｆn＋μf ・μ（Ｄn−ＨnＵn）Ｕn*Ｈn*    …（１０）
【００７１】
複素乗算器９２ａは、エラーデータの実数成分および虚数成分と複素乗算器４２の乗算結果データである変調信号の実数成分および虚数成分との複素乗算を行う。ここで式（８）による位相補正係数の更新演算と同様に、ステップサイズの乗算をビットシフトによって行うものとし、ビットシフタ９２ｂによって、複素乗算器９２ａの乗算結果に対してステップサイズを乗算する。
【００７２】
したがって、ビットシフタ９２ｂの出力データと保持器９２ｄから出力された更新前の周波数補正係数の実数成分および虚数成分とを加算器９２ｃによって加算することによって、式（１０）の演算を実現することができる。保持器９２ｄは加算器９２ｃの出力データすなわち周波数補正係数を保持した後、その実数成分および虚数成分を出力する。この周波数補正係数は、次の式（１０）における演算に必要となる更新前の周波数補正係数となる。
【００７３】
【発明の効果】
以上のように本発明によると、変調信号の波形等化を行う波形等化部と変調信号の周波数誤差および位相誤差を除去するＡＦＣ／ＡＰＣブロックを備えた信号波形等化装置において、ＡＦＣ／ＡＰＣブロックは波形等化部と同様にＬＭＳアルゴリズムに基づいて動作するため、ＡＦＣ／ＡＰＣブロックをタップと係数更新部という、波形等化部と同様の機構によって実現することができ、しかもＡＦＣ／ＡＰＣブロックは波形等化部と誤差評価ブロックを共用するので、信号波形等化装置にＡＦＣ／ＡＰＣ機能を融合させることができるとともに、大幅な回路規模の削減を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る信号波形等化装置の構成の概略を表すブロック図である。
【図２】本発明の第１の実施形態に係る信号波形等化装置の構成を示す図である。
【図３】本発明の第１の実施形態に係る信号波形等化装置における座標点配置図である。
【図４】ＡＦＣ／ＡＰＣブロックを波形等化部の後方に配置した比較例としての信号波形等化装置における座標点配置図である。
【図５】本発明の第２の実施形態に係る信号波形等化装置におけるＦＦＥフィルタ部の構成を示す図である。
【図６】本発明の第２の実施形態に係る信号波形等化装置におけるＤＦＥフィルタ部の構成を示す図である。
【図７】本発明の第２の実施形態に係る信号波形等化装置におけるＦＦＥフィルタ部およびＤＦＥフィルタ部において用いられる、複素演算マクロの構成を示す図である。
【図８】本発明の第２の実施形態に係る信号波形等化装置におけるＦＦＥ係数更新部の構成を示す図である。
【図９】本発明の第２の実施形態に係る信号波形等化装置におけるＤＦＥ係数更新部の構成を示す図である。
【図１０】本発明の第２の実施形態に係る信号波形等化装置におけるＡＦＣ／ＡＰＣ係数更新部の構成を示す図である。
【図１１】ＱＡＭにおけるＬＭＳエラー及びサトーエラーを説明するための図である。
【図１２】６４ＱＡＭの位相平面図におけるスライスレベルと信号点の位置を示す図である。
【図１３】伝送路およびその等化のモデルを表す図である。
【図１４】ディジタル等化器の構成図である。
【符号の説明】
１  波形等化部
１０  ＦＦＥブロック
１１  ＦＦＥ係数更新部
１２  ＦＦＥフィルタ部
１２ａ  ＦＦＥ前方フィルタ部
１２ｂ  ＦＦＥ後方フィルタ部
２０  ＤＦＥブロック
２１  ＤＦＥ係数更新部
２２  ＤＦＥフィルタ部
２２ａ  ＤＦＥ前方フィルタ部
２２ｂ  ＤＦＥ後方フィルタ部
４０  ＡＦＣ／ＡＰＣブロック
４１  ＡＦＣ／ＡＰＣ係数更新部
４２  タップ
【図１】
0003865482.tif 000003
【図２】
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【図３】
0003865482.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
0003865482.tif 000009
【図８】
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【図９】
0003865482.tif 000011
【図１０】
0003865482.tif 000012
【図１１】
0003865482.tif 000013
【図１２】
0003865482.tif 000014
【図１３】
0003865482.tif 000015
【図１４】
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