(57)【特許請求の範囲】
【請求項１】
アクティブマトリクス方式の表示パネルに対して、所定の周期で極性が反転されると共に、表示データに応じて変調される階調表示用電圧を該表示パネルのデータ信号線に印加する表示駆動装置において、
正極性または負極性の階調数分の基準電圧を発生させ、上記階調数分の基準電圧を後段の分離手段に入力する基準電圧発生手段と、
上記基準電圧発生手段によって発生させられた基準電圧の極性に関わらず、上記基準電圧発生手段から入力される階調数分の基準電圧における高電圧側の基準電圧グループを後段の第１のＤＡ変換手段に入力させ、上記基準電圧発生手段から入力される階調数分の基準電圧における低電圧側の基準電圧グループを後段の第２のＤＡ変換手段に入力させる分離手段と、
上記分離手段から高電圧側の基準電圧グループの入力を受け、表示データに応じてスイッチのオン／オフを制御することで、入力された高電圧側の基準電圧グループの中から一つの基準電圧を選択して階調表示用電圧として出力する第１のＤＡ変換手段と、
上記分離手段から低電圧側の基準電圧グループの入力を受け、表示データに応じてスイッチのオン／オフを制御することで、入力された低電圧側の基準電圧グループの中から一つの基準電圧を選択して階調表示用電圧として出力する第２のＤＡ変換手段とを備えていることを特徴とする表示駆動装置。
【請求項２】
上記第１のＤＡ変換手段は、ＰｃｈＭＯＳトランジスタのみからなるスイッチ群にて構成され、
上記第２のＤＡ変換手段は、ＮｃｈＭＯＳトランジスタのみからなるスイッチ群にて構成されていることを特徴とする請求項１に記載の表示駆動装置。
【請求項３】
上記基準電圧発生手段は、正極性の基準電圧を発生させる第１の基準電圧発生部と、負極性の基準電圧を発生させる第２の基準電圧発生部とを備えており、
上記階調表示用電圧の極性反転周期にしたがって、正極性の基準電圧生成時には上記第１の基準電圧発生部を動作させると共に上記第２の基準電圧発生部を停止させ、負極性の基準電圧生成時には上記第２の基準電圧発生部を動作させると共に上記第１の基準電圧発生部を停止させるように、上記第１および第２の基準電圧発生部の動作を切り替えることを特徴とする請求項１または２に記載の表示駆動装置。
【請求項４】
上記第１の基準電圧発生部および第２の基準電圧発生部のそれぞれは、抵抗素子を直列に接続した抵抗分割回路であり、
さらに、これらの抵抗分割回路は、上記抵抗素子群と直列に接続されたスイッチを有していることを特徴とする請求項３に記載の表示駆動装置。
【請求項５】
上記第１のＤＡ変換手段から出力される階調表示用電圧が入力され、その入力された階調表示用電圧を液晶パネルのデータ信号線に出力する第１の出力手段と、
上記第２のＤＡ変換手段から出力される階調表示用電圧が入力され、その入力された階調表示用電圧を液晶パネルのデータ信号線に出力する第２の出力手段とを備え、
上記第１および第２の出力手段のそれぞれの出力同士が接続されていると共に、上記表示データの最上位ビットの値に応じて、第１および第２の出力手段のどちらか一方を動作状態にして他方は非動作状態とすることを特徴とする請求項１ないし４の何れかに記載の表示駆動装置。
【請求項６】
上記第１の出力手段は、入力段の差動対がＮｃｈＭＯＳトランジスタである差動増幅回路で構成され、
上記第２の出力手段は、入力段の差動対がＰｃｈＭＯＳトランジスタである差動増幅回路で構成されていることを特徴とする請求項５に記載の表示駆動装置。
【請求項７】
上記基準電圧発生手段は、電圧の異なる２種類の入力電圧が入力され、これらの入力電圧値間の電圧値を有する階調数分の基準電圧を抵抗分割によって生成するものであり、
上記入力電圧は、バッファアンプを介して該基準電圧発生手段に入力されるものであることを特徴とする請求項１ないし６の何れかに記載の表示駆動装置。
【請求項８】
上記基準電圧発生手段の入力段において調整用ボリュームを備えており、
上記基準電圧発生手段に入力される２種類の入力電圧のそれぞれは、その電圧値が上記調整用ボリュームによって任意に調整可能であることを特徴とする請求項７に記載の表示駆動装置。
【請求項９】
上記バッファアンプは、外部制御端子から供給される制御信号に応じて、動作または停止を選択可能であることを特徴とする請求項７または８に記載の表示駆動装置。
【請求項１０】
上記請求項１ないし９の何れかに記載の表示駆動装置を、データ線駆動回路として用いることを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネル等を駆動する表示駆動装置と、それを含む表示装置とに関し、特に、駆動回路の小型化および駆動回路の消費電力低減を実現できる表示駆動装置と、それを含む表示装置とに関するものである。
【０００２】
【従来の技術】
液晶表示装置における種々の表示方式のうち、高精細な表示を行える方式としてスイッチング素子にＴＦＴ（Thin Film Transistor）を用いたアクティブマトリクス方式がある。
【０００３】
このようなアクティブマトリクス方式の液晶表示装置では、ゲートドライバから出力される走査信号によってＴＦＴを１ラインずつ順次ＯＮし、ＯＮ状態のＴＦＴを通して、該ＴＦＴのドレインに接続された画素電極にソースドライバから駆動電圧を印加する。これにより、画素電極と対向電極との間の画素容量に電荷が蓄積されることで液晶において光透過率が変化し、表示が行なわれる。
【０００４】
このような液晶表示装置において階調表示を行う場合、ソースドライバから出力される駆動電圧を、表示対象の画素の明るさに応じた階調表示電圧として与える方法がある。
【０００５】
ここで、上記ソースドライバの構成について、図１３を参照して説明する。図１３に示す上記ソースドライバ１０１０には、入力として、スタートパルス信号ＳＰ、クロック信号ＣＫ、デジタル表示データＤＲ，ＤＧ，ＤＢ、ラッチ信号ＬＳ、参照電圧ＶＲが入力される。
【０００６】
コントローラ（制御回路）から転送されてくる各デジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）は、一旦、入力ラッチ回路１０１１でラッチされる。なお、各デジタル表示データＤＲ・ＤＧ・ＤＢは、それぞれ赤、緑、青に対応している。
【０００７】
一方、デジタル表示データの転送を制御するためのスタートパルス信号ＳＰは、クロック信号ＣＫに同期を取り、シフトレジスタ回路１０１２内を転送され、シフトレジスタ回路１０１２の最終段から次段のソースドライバにスタートパルス信号ＳＰ（カスケード出力信号Ｓ）として出力される。
【０００８】
このシフトレジスタ回路１０１２の各段からの出力信号に同期して、先の入力ラッチ回路１０１１にてラッチされたデジタル表示データＤＲ・ＤＧ・ＤＢは、時分割でサンプリングメモリ回路１０１３内に一旦記憶されると共に、次のホールドメモリ回路１０１４に出力される。
【０００９】
画面の水平ラインの画素に対応するデジタル表示データがサンプリングメモリ回路１０１３に記憶されると、ホールドメモリ回路１０１４は、水平同期信号（ラッチ信号ＬＳ）に基づいてサンプリングメモリ回路１０１３からの出力信号を取り込み、次のレベルシフタ回路１０１５に出力すると共に、次の水平同期信号が入力されるまでその表示データを維持する。
【００１０】
レベルシフタ回路１０１５は、液晶パネルへの印加電圧レベルを処理する次段のＤＡ変換回路１０１６に適合させるため、信号レベルを昇圧等により変換する回路である。
【００１１】
基準電圧発生回路１０１９は、液晶駆動電源から入力される参照電圧ＶＲに基づき、階調表示用の各種アナログ電圧を発生させ、ＤＡ変換回路１０１６に出力する。
【００１２】
ＤＡ変換回路１０１６は、基準電圧発生回路１０１９から供給される各種アナログ電圧からレベルシフタ回路１０１５にてレベル変換されたデジタル表示データに応じて１つのアナログ電圧を選択する。この階調表示を表すアナログ電圧は、出力回路１０１７を介して、各液晶駆動電圧出力端子（以下、単に出力端子と記載する）１０１８から液晶パネルの各ソース信号ラインへ出力される。
【００１３】
出力回路１０１７は、基本的には低インピーダンス変換するためのバッファ回路であり、例えば差動増幅回路を用いたボルテージフォロワ回路で構成されるものである。
【００１４】
次に、基準電圧発生回路１０１９およびＤＡ変換回路１０１６について、それらの回路構成をさらに詳細に説明する。
【００１５】
図１４は、基準電圧発生回路１０１９の回路構成例を示している。ＲＧＢに対応するデジタル表示データが各々例えば６ビットで構成されている場合、基準電圧発生回路１０１９は、２6＝６４通りの階調表示に対応する６４種類のアナログ電圧を出力する。以下、その具体的構成について説明する。
【００１６】
基準電圧発生回路１０１９は、抵抗Ｒ0〜Ｒ7が直列に接続された抵抗分割回路で構成されており、最も簡単な構成となっている。上記の抵抗発生回路Ｒ0〜Ｒ7のそれぞれは、８本の抵抗素子が直列に接続されて構成されている。
【００１７】
例えば、抵抗Ｒ0について説明すれば、図１５に示すように、８本の抵抗素子Ｒ01、Ｒ02、…Ｒ08が直列接続されて抵抗Ｒ0が構成されている。また、他の抵抗Ｒ1〜Ｒ7についても上記した抵抗Ｒ0と同様の構成である。したがって、基準電圧発生回路１０１９は、合計６４本の抵抗素子が直列接続されて構成されていることになる。
【００１８】
また、基準電圧発生回路１０１９は、９種類の参照電圧Ｖ’0、Ｖ’8、…、Ｖ’56、Ｖ’64に対応する９つの中間調電圧入力端子を有している。そして、抵抗Ｒ0の一端に、参照電圧Ｖ’64に対応する中間調電圧入力端子が接続されている一方、抵抗Ｒ0の他端、すなわち、抵抗Ｒ0と抵抗Ｒ1との接続点に、参照電圧Ｖ’56に対応する中間調電圧入力端子が接続されている。
【００１９】
以下、隣り合う各抵抗Ｒ1・Ｒ2、Ｒ3・Ｒ4、…、Ｒ6・Ｒ7の接続点に、参照電圧Ｖ’48、Ｖ’40、…、Ｖ’8に対応する中間調電圧入力端子が接続されている。そして、抵抗Ｒ7における抵抗Ｒ6の接続点とは反対側に、参照電圧Ｖ’0に対応する中間調電圧入力端子が接続されている。
【００２０】
この構成により、６４本の抵抗素子の隣り合う２抵抗素子から電圧Ｖ1〜Ｖ63と、参照電圧Ｖ’0からそのまま得られる電圧Ｖ0とを合わせて、計６４通りの階調表示用アナログ電圧Ｖ0〜Ｖ63を得ることができる。また、液晶表示装置では、その信頼性を高めるため画素電極に与える駆動電圧の極性を反転させることが行われる。すなわち、正極性時の階調表示用アナログ電圧を＋Ｖ0〜＋Ｖ63とすれば、負極性時の階調表示用アナログ電圧は−Ｖ0〜−Ｖ63となる。さらに、基準電圧発生回路１０１９からの出力は、正極性時の電圧＋Ｖ0〜＋Ｖ63のそれぞれと負極性時の電圧−Ｖ0〜−Ｖ63のそれぞれとが同一の端子から出力される。
【００２１】
次いで、この基準電圧発生回路１０１９が抵抗分割回路で構成される例では、階調表示用アナログ電圧である電圧Ｖ0〜Ｖ63は、基準電圧発生回路１０１９からＤＡ変換回路１０１６に入力される。
【００２２】
次に、ＤＡ変換回路１０１６について説明する。図１６は、ＤＡ変換回路１０１６の一構成例を示している。なお、図中、１０１７は、先に示した出力回路の構成（ボルテージフォロワ回路）を示している。
【００２３】
ＤＡ変換回路１０１６では、６ビットのデジタル信号からなる表示データに応じて、入力された６４通りの電圧Ｖ0〜Ｖ63のうちの１つが選択されて出力されるように、例えば、ＭＯＳトランジスタやトランスミッションゲートがアナログスイッチとして配置されている。すなわち、６ビットのデジタル信号からなる表示データのそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがＯＮ／ＯＦＦされる。これにより、入力された６４通りの電圧のうちの１つが選択されて出力回路１０１７に出力される。以下にこの様子を説明する。
【００２４】
６ビットのデジタル表示データは、Ｂｉｔ０がＬＳＢ（the Least Significant Bit）であり、Ｂｉｔ５がＭＳＢ（the Most Significant Bit）である。上記スイッチは、２個で１組のスイッチ対を構成している。Ｂｉｔ０には３２組のスイッチ対（６４個のスイッチ）が対応しており、Ｂｉｔ１には１６組のスイッチ対（３２個のスイッチ）が対応している。
【００２５】
以下、Ｂｉｔごとに個数が２分の１になり、Ｂｉｔ５には１組のスイッチ対（２個のスイッチ）が対応することになる。したがって、合計で、２5＋２4＋２3＋２2＋２1＋１＝６３組のスイッチ対（１２６個のスイッチ）が存在する。
【００２６】
Ｂｉｔ０に対応するスイッチの一端は、先の電圧Ｖ0〜Ｖ63が入力される端子となっている。そして、上記スイッチの他端は、２個１組で接続されると共に、さらに次のＢｉｔ１に対応するスイッチの一端が接続されている。以降、この構成がＢｉｔ５に対応するスイッチまで繰り返される。最終的には、Ｂｉｔ５に対応するスイッチから１本の線が引き出され、出力回路１０１７に接続されている。
【００２７】
Ｂｉｔ０〜Ｂｉｔ５に対応するスイッチを、それぞれスイッチ群ＳＷ0〜ＳＷ5と呼ぶことにする。スイッチ群ＳＷ0〜ＳＷ5の各スイッチは、６ビットのデジタル表示データ（Ｂｉｔ０〜Ｂｉｔ５）により、以下のように制御される。スイッチ群ＳＷ0〜ＳＷ5では、対応するＢｉｔが０（Ｌｏｗレベル）のときは各２個１組のアナログスイッチの一方（同図では下側のスイッチ）がＯＮし、逆に、対応するＢｉｔが１（Ｈｉｇｈレベル）のときは別のアナログスイッチの一方（同図では上側のスイッチ）がＯＮする。
【００２８】
同図では、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１１）であり、全てのスイッチ対において上のスイッチがＯＮし、下のスイッチがＯＦＦとなっている。この場合、ＤＡ変換回路１０１６からは、電圧Ｖ63が出力回路１０１７に出力される。
【００２９】
同様に、例えば、Ｂｉｔ０〜Ｂｉｔ５が（１１１１１０）であれば、ＤＡ変換回路１０１６からは、電圧Ｖ62が出力回路１０１７に出力され、（０００００１）であれば電圧Ｖ1が出力され、（００００００）であれば電圧Ｖ0が出力される。このようにして、デジタル表示に応じた階調表示用アナログ電圧Ｖ0〜Ｖ63の中から１つが選択され、階調表示が実現される。
【００３０】
上記した基準電圧発生回路１０１９は、通常１つのソースドライバＩＣに１つ設置され、共有化して使用される。一方、ＤＡ変換回路１０１６および出力回路１０１７は、各出力端子１０１８に対応して設けられている。
【００３１】
また、カラー表示の場合は、出力端子１０１８は、各色に対応して使用されるので、その場合は、ＤＡ変換回路１０１６および出力回路１０１７は、画素ごとで、あるいは、１色につき各々１回路が使用される。
【００３２】
すなわち、液晶パネルの長辺方向（水平ライン）の画素数が３Ｎであれば、赤、緑、青の各色用の出力端子１０１８を、それぞれＲ，Ｇ，Ｂに添え字ｎ（ｎ＝１、２、…、Ｎ）を付して表せば、この出力端子１０１８としては、Ｒ1、Ｇ1、Ｂ1、Ｒ2、Ｇ2、Ｂ2、…、ＲN、ＧN、ＢNがあり、例えば、８個のソースドライバＩＣで駆動しているとすれば、１つのソースドライバ当たり３Ｎ／８個のＤＡ変換回路１０１６および出力回路１０１７が必要になる。
【００３３】
ところで、実際の液晶表示装置における階調表示では、液晶材料の光透過特性と人の視覚特性との違いを調整し、自然な階調表示を行なうためにγ補正を行っている。このγ補正としては、基準電圧発生回路１０１９にて、各種階調表示用アナログ電圧値を、内部抵抗を等分分割して発生させるのではなく、非等分に分割して発生させる方法が一般的である。
【００３４】
図１７は、γ補正を行った場合における、階調表示データ（デジタル表示データ）と液晶駆動出力電圧（階調表示用アナログ電圧）との関係を示している。同図に示すように、デジタル表示データに対する階調表示用アナログ電圧値に折れ線特性を持たせている。
【００３５】
この特性を実現するために、図１４に示す基準電圧発生回路１０１９では、各抵抗Ｒ0、…、Ｒ7内の分割抵抗値を等分に８分割するとともに、各抵抗Ｒ0、…、Ｒ7の抵抗値は、先のγ補正を実現できるような抵抗値としている。
つまり、例えば、抵抗Ｒ0で表される直列に接続された８本の抵抗素子Ｒ01、Ｒ02、…、Ｒ08は全て同じ抵抗値とすると共に、各８本の抵抗素子をたばねた形で表される抵抗Ｒ0、ＳＲ1、…、Ｒ7の抵抗値の比を、先のγ補正を実現できるような比に変えることで、γ補正を実現している。
【００３６】
【発明が解決しようとする課題】
ところで、これまでの液晶表示装置は、テレビ用画面やパソコン用画面等への活用のため、大画面化への対応を中心に開発が進められてきた。しかし、一方では、最近、急速に市場が拡大している携帯電話等の携帯端末への活用のため、携帯用表示装置に適した液晶表示装置並びに液晶駆動装置も求められている。
【００３７】
携帯端末の用途に合致した液晶表示装置ならびに液晶駆動装置で使用される画面サイズは、基本的には小型であり、そして、これに合わせて液晶駆動装置も、小型かつ軽量、さらには電池駆動に適するように低消費電力であることが強く求められている。
【００３８】
ここで、上記ＤＡ変換回路１０１６を構成する各スイッチは、従来、ＣＭＯＳトランジスタ（ＰｃｈＭＯＳトランジスタンとＮｃｈＭＯＳトランジスタとの組み合わせ）によって構成されている。これは、以下に述べる理由による。
【００３９】
すなわち、上述のように、入力される全ての階調基準電圧が同一のＤＡ変換回路に入力される構成で、かつ階調基準電圧の極性反転が行われる場合、ＤＡ変換回路の各スイッチには高電圧側の基準電圧および低電圧側の基準電圧の両方が入力される。
【００４０】
例えば、正極性時において＋Ｖ63の電圧（高電圧側）が入力されるスイッチには、負極性時において−Ｖ63の電圧（低電圧側）が入力される。ここで、正極性時においては＋Ｖ0〜＋Ｖ31の電圧を低電圧側、＋Ｖ32〜＋Ｖ63の電圧を高電圧側とし、負極性時においては−Ｖ0〜−Ｖ31の電圧を高電圧側、−Ｖ32〜−Ｖ63の電圧を低電圧側とする。
【００４１】
このような場合、ＤＡ変換回路の各スイッチをＰｃｈＭＯＳトランジスタまたはＮｃｈＭＯＳトランジスタの一方で形成すると、ＰｃｈＭＯＳトランジスタでは低電圧側で出力に歪みが生じ、ＮｃｈＭＯＳトランジスタでは高電圧側で出力に歪みが生じるといった特性によって、正常なＤＡ変換出力が得られない恐れがある。このため、従来は、２つのトランジスタを組み合わせてスイッチを形成することで、高電圧の入力時には主にＰｃｈＭＯＳトランジスタを作動させ、低電圧の入力時には主にＮｃｈＭＯＳトランジスタを作動させることで、ＤＡ変換処理に係るスイッチング動作を正常に動作させるようにしている。
【００４２】
しかしながら、１つのスイッチにおいて、２つのトランジスタを設けることは、チップ上に多くのトランジスタを配置することになるため基板面積の増加を招来することとなり、駆動回路の回路構成の大型化、ひいては、液晶表示装置の大型化を引き起こすといった問題がある。
【００４３】
また、１つのスイッチをＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタの組み合わせて構成する場合、これらのトランジスタは同一基板上に形成されることになる。この場合、ＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタの少なくとも一方では、基板バイアスによるバックゲート効果が発生し、出力電圧の降下が生じるといった問題がある。
【００４４】
本発明は、上記の問題点を解決するためになされたもので、その目的は、電圧変調方式による階調表示を行う表示装置において、回路の小型化、かつ消費電力の低減を実現することのできる表示駆動装置およびこれを用いた表示装置を提供することにある。
【００４５】
【課題を解決するための手段】
本発明の表示駆動装置は、上記の課題を解決するために、アクティブマトリクス方式の表示パネルに対して、所定の周期で極性が反転されると共に、表示データに応じて変調される階調表示用電圧を該表示パネルのデータ信号線に印加する表示駆動装置において、階調数分の基準電圧を発生させる基準電圧発生手段と、上記基準電圧発生手段によって発生させられた階調数分の基準電圧を、高電圧側の基準電圧と低電圧側の基準電圧とに分離する分離手段と、上記分離手段によって分離された高電圧側の基準電圧の入力を受け、表示データに応じてスイッチのＯＮ／ＯＦＦを制御することで、入力された高電圧側の基準電圧の中から一つの基準電圧を選択して階調表示用電圧として出力する第１のＤＡ（デジタル−アナログ）変換手段と、上記分離手段によって分離された低電圧側の基準電圧の入力を受け、表示データに応じてスイッチのＯＮ／ＯＦＦを制御することで、入力された低電圧側の基準電圧の中から一つの基準電圧を選択して階調表示用電圧として出力する第２のＤＡ変換手段とを備えていることを特徴としている。
【００４６】
また、上記表示駆動装置では、上記第１のＤＡ変換手段はＰｃｈＭＯＳトランジスタのみからなるスイッチ群にて構成され、上記第１のＤＡ変換手段はＮｃｈＭＯＳトランジスタのみからなるスイッチ群にて構成されている構成とすることができる。
【００４７】
上記の構成によれば、上記基準電圧発生手段は、階調表示に必要となる階調数分の基準電圧を発生させ、この基準電圧は所定周期で極性が反転する。上記基準電圧発生手段によって発生させられた基準電圧は、該基準電圧の極性に係わらず、分離手段によって高電圧側の基準電圧と低電圧側の基準電圧とに分離される。
【００４８】
上記分離手段によって分離された基準電圧は、高電圧側の基準電圧が第１のＤＡ変換手段によって一つの基準電圧が選択されて階調表示用電圧として出力され、低電圧側の基準電圧が第２のＤＡ変換手段によって一つの基準電圧が選択されて階調表示用電圧として出力される。
【００４９】
このため、上記第１のＤＡ変換手段においては、上記階調表示用電圧が極性の反転を伴うものであっても、常に高電圧側の基準電圧についてのみ選択動作を行えばよい。したがって、上記第１のＤＡ変換手段は、例えばＰｃｈＭＯＳトランジスタのような高電圧の入力に対して適正に作動する（低電圧の入力に対しては歪みが生じる）スイッチ群にて構成されることが可能となる。
【００５０】
また、上記第２のＤＡ変換手段は、同様の理由により、例えばＮｃｈＭＯＳトランジスタのような低電圧の入力に対して適正に作動する（高電圧の入力に対しては歪みが生じる）スイッチ群にて構成されることが可能となる。
【００５１】
これにより、従来のように、低電圧側から高電圧側にかけての適正な動作を得るために、１つのスイッチを２つのトランジスタを組み合わせて形成するといった必要がなく、ＤＡ変換処理において使用するスイッチ（例えば、トランジスタ）の数を削減でき、ＤＡ変換処理に係る回路のレイアウト面積を小さくして、表示駆動回路の小型化を図ることができる。
【００５２】
また、上記第１および第２のＤＡ変換手段のそれぞれが、ＰｃｈＭＯＳトランジスタもしくはＮｃｈＭＯＳトランジスタの１種類のトランジスタのみで構成されることで、第１および第２のＤＡ変換手段を異なる基板上に形成し、それぞれの基板電位を適切に設定することでバックゲート効果による電圧降下を無視でき、ＤＡ変換処理のスイッチングに係る消費電力を低減することができる。
【００５３】
また、上記表示駆動装置では、上記基準電圧発生手段は、正極性の基準電圧を発生させる第１の基準電圧発生部と、負極性の基準電圧を発生させる第２の基準電圧発生部とを備えており、上記階調表示用電圧の極性反転周期にしたがって、上記第１および第２の基準電圧発生部の動作を切り替える構成とすることが好ましい。
【００５４】
また、上記表示駆動装置では、上記第１のＤＡ変換手段から出力される階調表示用電圧が入力され、その入力された階調表示用電圧を液晶パネルのデータ信号線に出力する第１の出力手段と、上記第２のＤＡ変換手段から出力される階調表示用電圧が入力され、その入力された階調表示用電圧を液晶パネルのデータ信号線に出力する第２の出力手段とを備え、上記第１および第２の出力手段の出力が接続されていると共に、上記表示データの最上位ビットの値に応じて、第１および第２の出力手段のどちらか一方を動作状態にして他方は非動作状態とする構成とすることが好ましい。
【００５５】
また、上記表示駆動装置では、上記第１の出力手段は、入力段の差動対がＮｃｈＭＯＳトランジスタである差動増幅回路で構成され、上記第２の出力手段は、入力段の差動対がＰｃｈＭＯＳトランジスタである差動増幅回路で構成されているものとすることができる。
【００５６】
上記の構成によれば、上記第１の出力手段は、第１のＤＡ変換手段から出力される階調表示用電圧について出力動作を行うため、常に高電圧側の階調表示用電圧についてのみ出力動作を行えばよい。同様に、上記第２の出力手段は、常に低電圧側の階調表示用電圧についてのみ出力動作を行えばよい。
【００５７】
このため、例えば、上記第１の出力手段が入力段の差動対がＮｃｈＭＯＳトランジスタである差動増幅回路で構成され、上記第２の出力手段が入力段の差動対がＰｃｈＭＯＳトランジスタである差動増幅回路で構成される場合であっても、上記第１および第２の出力手段のそれぞれが適正な出力が可能な範囲のみで使用される。
【００５８】
これにより、入出力に歪みのない、すなわち、階調表示品位の良い表示を実現すると共に、かつ、常に第１および第２の出力手段の一方のみを使用することで低消費電力化を図ることができる。
【００５９】
また、上記表示駆動装置では、上記基準電圧発生手段は、電圧の異なる２種類の入力電圧が入力され、これらの入力電圧値間の電圧値を有する階調数分の基準電圧を抵抗分割によって生成するものであり、上記入力電圧は、バッファアンプを介して該基準電圧発生手段に入力される構成とすることができる。
【００６０】
上記の構成によれば、基準電圧発生手段は、抵抗分割によって生成された複数レベルの基準電圧のそれぞれを、調整用のバッファアンプによって、外部からの基準電圧に基づいてγ補正値を該γ補正値電圧範囲内で容易に調整できる。このため、表示駆動装置（例えば、ソースドライバ）を作り換えることなく、例えば、本発明を液晶表示装置に適用した場合、液晶材料や液晶パネルの特性に合わせてγ補正を簡単に調整することができる。
【００６１】
さらに上記基準電圧発生手段とバッファアンプとの構成によって所望の中間電圧を発生させることができるため、中間調基準電圧を外部から供給してもらう必要はない。したがって、回路規模の縮小や端子数の削減を図ることができ、該表示駆動装置の製造コストを抑えることができる。
【００６２】
また、上記表示駆動装置は、上記基準電圧発生手段の入力段において調整用ボリュームを備えており、上記基準電圧発生手段に入力される２種類の入力電圧のそれぞれは、その電圧値が上記調整用ボリュームによって任意に調整可能な構成とすることができる。
【００６３】
例えば、液晶モジュールによってはその都度、電源回路からの基準電圧を新規に作り換える必要性が予想されるが、上記の構成によれば、基準電圧発生手段における電源回路を新規に作り換えることなくγ補正値を容易に調整できる。
【００６４】
また、上記表示駆動装置では、上記バッファアンプは、外部制御端子から供給される制御信号に応じて、動作または停止を選択可能である構成とすることができる。
【００６５】
上記の構成によれば、基準電圧発生手段における更なる低消費電力化を図ることができる。
【００６６】
【発明の実施の形態】
［実施の形態１］
本発明の実施の一形態について図１ないし図１２に基づいて説明すれば、以下の通りである。
【００６７】
本実施の形態１に係るアクティブマトリクス方式の液晶表示装置の構成を図２を参照して説明する。以下の説明では、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置を例示する。
【００６８】
上記液晶表示装置は、液晶表示部とそれを駆動する液晶駆動装置とで構成されている。上記液晶表示部は、ＴＦＴ方式の液晶パネル１１を含んでいる。この液晶パネル１１内には、図示しない液晶表示素子と、後述の対向電極（共通電極）１６とが設けられている。一方、液晶駆動装置は、それぞれＩＣ(Integrated Circuit)からなるソースドライバ（表示駆動装置）１２およびゲートドライバ１３と、コントローラ１４と、液晶駆動電源１５とを含んでいる。
【００６９】
ソースドライバ１２やゲートドライバ１３は、一般的には、配線のあるフィルム上に先のＩＣチップを搭載した、例えばＴＣＰ（Tape Carrier Package）を液晶パネル上のＩＴＯ（Indium Tin Oxide;インジウムすず酸化膜）端子上に実装・接続したり、先のＩＣチップをＡＣＦ（Anisotropic Conductive Film：異方性導電膜）を介して直接、液晶パネル上のＩＴＯ端子に熱圧着して実装し、接続する方法で構成されている。
【００７０】
従来、液晶表示装置の小型化に対応するため、コントローラ１４、液晶駆動電源１５、ソースドライバ１２、ゲートドライバ１３が１チップで構成されたり、２ないし３チップで構成されたりすることもある。図２では、これらの構成を機能別に分離した形で示している。
【００７１】
コントローラ１４は、デジタル化された表示データ（例えば、赤、緑、青に対応するＲＧＢの各信号）および各種制御信号をソースドライバ１２に出力すると共に、各種制御信号をゲートドライバ１３に出力している。ソースドライバ１２への主な制御信号は、水平同期信号、スタートパルス信号およびソースドライバ用クロック信号等があり、図中ではＳ１で示されている。一方、ゲートドライバ１３への主な制御信号は、垂直同期信号やゲートドライバ用クロック信号等があり、図中ではＳ２で示されている。なお、図中、各ＩＣを駆動するための電源は省略している。
【００７２】
液晶駆動電源１５は、ソースドライバ１２やゲートドライバ１３へ液晶パネル表示用電圧（本発明に関するものとしては、階調表示用電圧を発生させるための参照電圧）を供給するものである。
【００７３】
外部から入力されたデジタル表示データは、コントローラ１４を通してタイミング等を制御された後、ソースドライバ１２へ上記表示データＤとして入力される。
【００７４】
ソースドライバ１２は、入力された表示データを時分割で内部にラッチし、その後、コントローラ１４から入力される水平同期信号（ラッチ信号ＬＳ（図１参照）とも言う）にラッチ及びこの信号に同期してＤＡ（デジタル−アナログ）変換を行なう。そして、ソースドライバ１２は、ＤＡ変換によって得られた階調表示用のアナログ電圧（階調表示用電圧）を、液晶駆動電圧出力端子から、後述のソース信号ライン１４を介して、その液晶駆動電圧出力端子に対応した液晶パネル１１内の液晶表示素子（図示せず）へそれぞれ出力する。
【００７５】
次に、上記液晶パネル１１について説明する。図３は、上記液晶パネル１１の構成を示している。
【００７６】
液晶パネル１１には、画素電極２１、画素容量２２、画素への印加電圧をＯＮ／ＯＦＦする素子としてのＴＦＴ２３、ソース信号ライン２４、ゲート信号ライン２５、対向電極２６が設けられている。図中、Ａで示す領域が、１画素分の液晶表示素子に相当する。
【００７７】
ソース信号ライン２４には、ソースドライバ１２から、表示対象の画素の明るさに応じた階調表示電圧が与えられる。ゲート信号ライン２５には、ゲートドライバ１３から、縦方向に並んだＴＦＴ２３が順次ＯＮするように走査信号が与えられる。
【００７８】
ＯＮ状態のＴＦＴ２３を通して、該ＴＦＴ２３のドレインに接続された画素電極２１にソース信号ライン２４の電圧が印加されると、画素電極２１と対向電極２６との間の画素容量２２に電荷が蓄積される。これにより、液晶において光透過率が変化し、表示が行なわれる。
【００７９】
図４および図５に、液晶駆動波形の一例を示している。これらの図中、１０１，１１１はソースドライバ１２からの出力信号の駆動波形、１０２，１１２はゲートドライバ１３からの出力信号の駆動波形である。１０３，１１３は対向電極１６の電位であり、１０４，１１４は画素電極２１の電圧波形である。液晶表示素子に印加される電圧は、画素電極２１と対向電極１６との電位差であり、図中には斜線で示している。
【００８０】
例えば、図４では、駆動波形１０２で示すゲートドライバ１３からの出力信号がＨｉｇｈレベルのときＴＦＴ１３がＯＮし、駆動波形１０１で示すソースドライバ１２からの出力信号と対向電極１６の電位１０３との差が画素電極２１に印加される。このあと、駆動波形１０２で示されるように、ゲートドライバ１３からの出力信号はＬｏｗレベルとなり、ＴＦＴ１３はＯＦＦ状態となる。このとき、画素では、画素容量１２があるため、上述の電圧が維持される。図５の場合も同様である。
【００８１】
図４と図５とは、液晶表示素子に印加される電圧が異なる場合を示しており、図４の場合は、図５の場合と比べて液晶表示素子への印加電圧が高い。このように、液晶表示素子に印加される電圧をアナログ電圧として変化させることで、液晶の光透過率をアナログ的に変え、多階調表示を実現している。表示可能な階調数は、液晶表示素子に印加されるアナログ電圧の選択肢の数により決定される。
【００８２】
以後、本発明の特徴部分を含むソースドライバ１２を中心に液晶駆動装置の説明を行う。
【００８３】
図１は、本実施の形態１に係る液晶駆動装置としてのソースドライバ１２の概略構成を示している。上記ソースドライバ１２は、入力ラッチ回路３１、シフトレジスタ回路３２、サンプリングメモリ回路３３、ホールドメモリ回路３４、レベルシフタ回路３５、基準電圧発生回路３６、ＤＡ変換回路３７、出力回路３８、およびセレクタ回路３９を備えている。
【００８４】
コントローラ１４（図２参照）から転送されてきた各デジタル表示データＤＲ・ＤＧ・ＤＢ（例えば各６ビット）は、一旦、入力ラッチ回路３１でラッチされる。なお、各デジタル表示データＤＲ・ＤＧ・ＤＢは、それぞれ赤、緑、青に対応している。
【００８５】
一方、デジタル表示データの転送を制御するためのスタートパルス信号ＳＰは、クロック信号ＣＫに同期を取り、シフトレジスタ回路３２内を転送され、シフトレジスタ回路３２の最終段から次段のソースドライバにスタートパルス信号ＳＰ（カスケード出力信号Ｓ）として出力される。
【００８６】
このシフトレジスタ回路３２の、スタートパルス信号の転送に従い出力される各段からの出力信号に同期して、先の入力ラッチ回路３１にてラッチされたデジタル表示データＤＲ・ＤＧ・ＤＢは、時分割でサンプリングメモリ回路３３内に一旦記憶されると共に、次のホールドメモリ回路３４に出力される。
【００８７】
１水平同期期間の表示データ（画面の１水平ラインの画素に対応する表示データ）がサンプリングメモリ回路３３に記憶されると、ホールドメモリ回路３４は、水平同期信号（ラッチ信号ＬＳ）に基づいてサンプリングメモリ回路３３からの出力信号を取り込み、次のレベルシフタ回路３５に出力すると共に、次の水平同期信号が入力されるまで、その表示データを維持する。
【００８８】
レベルシフタ回路３５は、上記表示データを、液晶パネルの印加電圧レベルを処理する次段のＤＡ変換回路３７に適合させるために、表示データの信号レベルを昇圧等により変換する回路である。基準電圧発生回路３６は、液晶駆動電源１５（図２参照）からの参照電圧ＶＲに基づき、液晶表示素子を交流駆動に対応するために２つの抵抗分割回路（詳細は後述する）を持ち、これらの抵抗分割回路はそれぞれ正極性並びに負極性階調表示用の各種アナログ電圧（以下、基準電圧と称する）を発生させる。尚、上記２つの抵抗分割回路は、コントローラ１４から入力される入力極性反転信号ＰＬＯの極性に応じて、どちらか一方の抵抗分割回路を用いて正極性または負極性の基準電圧を発生させるように構成されている。
【００８９】
セレクタ回路３９は、２つの抵抗分割回路からの基準電圧の何れかを入力極性反転信号ＰＬＯの極性に応じて選択し、ＤＡ変換回路３７（詳細は後述する）へ出力させる。ＤＡ変換回路３７は、基準電圧発生回路３６から供給される各種アナログ電圧から、レベルシフタ回路３５にてレベル変換されたデジタル表示データに応じて１つの基準電圧を選択する。
【００９０】
この基準電圧は、出力回路３８を介して、各液晶駆動電圧出力端子４０（以下、単に出力端子と記載する）から液晶パネルの各ソース信号ラインへ出力される。出力回路３８は、後述する差動増幅回路を用いたボルテージフォロワ回路で構成される。
【００９１】
次に、本発明に特に関係する基準電圧発生回路３６、セレクタ回路３９、ＤＡ変換回路３７および出力回路３８のより詳細なブロック構成を図８に示し、以下に、基準電圧発生回路３６、セレクタ回路３９、ＤＡ変換回路３７および出力回路３８のそれぞれの具体例について説明する。
【００９２】
図６は、基準電圧発生回路３６のより詳細な回路構成例を示している。上記基準電圧発生回路３６は抵抗分割回路３６１および３６２を有しており、抵抗分割回路３６１および３６２のそれぞれは抵抗発生回路（以下、単に抵抗と記載する）Ｒ0〜Ｒ7が直列に接続された構成となっている。先ずは、液晶駆動電源１５からの正極性の参照電圧ＶＲに基づいて基準電圧を発生させる抵抗分割回路３６１について説明する。
【００９３】
上記抵抗分割回路３６１における抵抗Ｒ0〜Ｒ7のそれぞれは、８本の抵抗素子が直列に接続されて構成されている。例えば、抵抗Ｒ0について説明すれば、従来技術で示した図１５と同様に、８本の抵抗素子Ｒ01、Ｒ02、…、Ｒ08が直列接続されて抵抗Ｒ0が構成されている。また、他の抵抗Ｒ1〜Ｒ7についても上記した抵抗Ｒ0と同様の構成となっている。したがって、抵抗分割回路３６１では、合計６４本の抵抗素子が直列接続されて構成されていることになる。
【００９４】
また、抵抗分割回路３６１は、正極性に対応する９種類の参照電圧Ｖ’0、Ｖ’8、…、Ｖ’56、Ｖ’64に対応する９つの中間調電圧入力端子（Ｖ’0、Ｖ’8、…、Ｖ’56、Ｖ’64を入力する各端子）を含んでいる。具体的には、抵抗Ｒ0の一端には、参照電圧Ｖ’64に対応する中間調電圧入力端子が接続されている一方、抵抗Ｒ0の他端、すなわち、抵抗Ｒ0と抵抗Ｒ1との接続点に、参照電圧Ｖ’56に対応する中間調電圧入力端子が接続されている。
【００９５】
以下、隣り合う各抵抗Ｒ1・Ｒ2、Ｒ2・Ｒ3、…、Ｒ6・Ｒ7の接続点に、参照電圧Ｖ’48、Ｖ’40、…、Ｖ’8に対応する中間調電圧入力端子が接続されている。そして、抵抗Ｒ7における抵抗Ｒ6とは反対側の接続点には、アナログスイッチＳＡを挟んで参照電圧Ｖ’0に対応する中間調電圧入力端子が接続されている。
【００９６】
この構成により、６４本の抵抗素子の隣り合う２抵抗素子から電圧＋Ｖ1〜＋Ｖ63を引き出すことが可能となる。そして、これらの電圧＋Ｖ1〜＋Ｖ63と、参照電圧Ｖ’0からそのまま得られる電圧＋Ｖ0とを合わせて、計６４通りの正極性で使用する階調表示用アナログ電圧、すなわち基準電圧＋Ｖ0〜＋Ｖ63を得ることができる。
【００９７】
次に、液晶駆動電源１５からの負極性の参照電圧ＶＲに基づいて基準電圧を発生させる抵抗分割回路３６２について説明する。
【００９８】
上記と同様に抵抗分割回路３６２における抵抗Ｒ0〜Ｒ7のそれぞれは、８本の抵抗素子が直列に接続されて構成されている。例えば、抵抗Ｒ0について説明すれば、８本の抵抗素子Ｒ01、Ｒ02、…Ｒ08が直列接続されて抵抗Ｒ0が構成されている。また、他の抵抗Ｒ1〜Ｒ7についても上記した抵抗Ｒ0と同様の構成である。したがって、抵抗分割回路３６２では、合計６４本の抵抗素子が直列接続されて構成されていることになる。
【００９９】
また、抵抗分割回路３６２は、負極性に対応する９種類の参照電圧Ｖ’0、Ｖ’8、…、Ｖ’56、Ｖ’64に対応する９つの中間調電圧入力端子（Ｖ’0、Ｖ’8、…、Ｖ’56、Ｖ’64を入力する各端子）を含んでいる。
【０１００】
一般的には、両端の参照電圧Ｖ’0とＶ’64の２電圧は常に中間調電圧入力端子に入力される一方、残るＶ’8〜Ｖ’56に対応する７本の中間調電圧入力端子は微調整用として使用され、実際にはこれらの端子に電圧が入力されない場合もある。
【０１０１】
尚、上記参照電圧Ｖ’0、Ｖ’8、…、Ｖ’56、Ｖ’64のそれぞれに与えられる電圧は、正極性時と負極性時とで異なる。例えば、図６の構成では、正極性時の参照電圧Ｖ’0、Ｖ’8、…、Ｖ’56は基準電圧＋Ｖ0、＋Ｖ8、…、＋Ｖ56に相当し（参照電圧Ｖ’64に相当する基準電圧はない）、負極性時の参照電圧Ｖ’8、Ｖ’16、…、Ｖ’64は基準電圧−Ｖ56、−Ｖ48、…、−Ｖ0に相当する（参照電圧Ｖ’0に相当する基準電圧はない）。また、正極性の基準電圧＋Ｖ0〜＋Ｖ63と負極性の基準電圧−Ｖ0〜−Ｖ63とは、それぞれ、電圧の絶対値が等しく極性のみ異なるものである。
【０１０２】
抵抗Ｒ0の一端には、アナログスイッチＳＢを挟んで参照電圧Ｖ’64に対応する中間調電圧入力端子が接続されている一方、抵抗Ｒ0の他端、すなわち、抵抗Ｒ0と抵抗Ｒ1との接続点に、参照電圧Ｖ’56に対応する中間調電圧入力端子が接続されている。
【０１０３】
以下、隣り合う各抵抗Ｒ1・Ｒ2、Ｒ2・Ｒ3、…、Ｒ6・Ｒ7の接続点に、参照電圧Ｖ’48、Ｖ’40、…Ｖ’8に対応する中間調電圧入力端子が接続されている。そして、抵抗Ｒ7における抵抗Ｒ6とは反対側の接続点には、参照電圧Ｖ’0に対応する中間調電圧入力端子が接続されている。
【０１０４】
この構成により、６４本の抵抗素子の隣り合う２抵抗素子から負極性時に使用する電圧−Ｖ1〜−Ｖ63を引き出すことが可能となる。そして、これらの電圧−Ｖ1〜−Ｖ63と、参照電圧Ｖ’64からの電圧、ここでは−Ｖ0（正極性と負極性とが逆となった階調表示用アナログ電圧）に対応する電圧を合わせて、計６４通りの階調表示用アナログ電圧−Ｖ0〜−Ｖ63を得ることができる。
【０１０５】
尚、抵抗分割回路３６１・３６２は、正極性の参照電圧入力時には抵抗分割回路３６１が動作し、負極性の参照電圧入力時には抵抗分割回路３６２が動作するように入力極性反転信号ＰＬＯによって動作が切り替えられる。すなわち、入力極性反転信号ＰＬＯの“Ｈｉｇｈ”若しくは“Ｌｏｗ”の極性に応じて、抵抗分割回路３６１および３６２に設けられたアナログスイッチＳＡ並びにアナログスイッチＳＢのどちらか一方がＯＮ状態（導通状態）となり、他方がＯＦＦ状態（遮断状態）となる。
【０１０６】
尚、上記アナログスイッチＳＡ・ＳＢは、Ｈｉｇｈレベルの制御信号にて導通状態となるものとするが、アナログスイッチＳＢには上記入力極性反転信号ＰＬＯがインバータ３６３を介して入力されている。このため、上記基準電圧発生回路３６は、入力極性反転信号ＰＬＯがＨｉｇｈレベルの時、アナログスイッチＳＡが導通状態（ＳＢは遮断状態）となり、正極性時の中間電圧＋Ｖ0〜＋Ｖ63を出力する。一方、入力極性反転信号ＰＬＯがＬｏｗレベルの時は、アナログスイッチＳＢが導通状態（ＳＡは遮断状態）となり、負極性時の中間電圧−Ｖ0〜−Ｖ63が出力される。
【０１０７】
また、上記図６の構成において、アナログスイッチＳＡ・ＳＢがなくても、セレクタ回路の動作によってＤＡ変換回路へ正しい電圧を出力することは可能であるが、上記構成では、アナログスイッチＳＡ・ＳＢを挿入することでＶ’0〜Ｖ’64間に流れる貫通電流を遮断することができる。
【０１０８】
図７にＴＦＴ液晶への印加電圧対輝度特性の一例を示す。図中、＋が正極性での駆動を、−が負極性での駆動を表している。尚、図７で表されているＶ0〜Ｖ63と、図６で表されている＋Ｖ0〜＋Ｖ63、−Ｖ0〜−Ｖ63との関係は、以下の通りである。すなわち、正極性の時のＴＦＴ液晶への印加電圧Ｖi（iは０〜６３）は、
Ｖi＝［＋Ｖi（液晶駆動電圧）−対向電極の電位（例えば、接地電位）］
であり、負極性の時の印加電圧Ｖiは、
Ｖi＝［対向電極の電位（例えば、Ｖ’64）−Ｖi（液晶駆動電圧）］
である。尚、この時、対向電極の電位も入力極性反転信号ＰＬＯに同期して切り替わっている。
【０１０９】
また、上記基準電圧発生回路３６から出力される基準電圧は、出力電圧の高低によって２つのグループに分けられセレクタ回路３９に入力される。セレクタ回路３９では、高電圧の基準電圧グループ（正極性時の＋Ｖ32〜＋Ｖ63と、負極性時の−Ｖ0〜−Ｖ31）の出力はセレクタ３９１（図８参照）に入力され、低電圧の基準電圧グループ（正極性時の＋Ｖ0〜＋Ｖ31と、負極性時の−Ｖ32〜−Ｖ63）の出力はセレクタ３９２（図８参照）に入力される。
【０１１０】
次に、図８を基にセレクタ回路３９について説明する。セレクタ回路３９は液晶駆動電圧出力端子４０の１出力毎にセレクタ３９１とセレクタ３９２とを備える。以下、その具体例について説明する。
【０１１１】
まずは、セレクタ３９１について説明する。尚、ここでの説明は、表示画面の水平ライン毎に、正極性もしくは負極性に切り替えるライン反転駆動を例にして説明している。
【０１１２】
セレクタ３９１には、正極性に対応した抵抗分割回路３６１からの基準電圧＋Ｖ0〜＋Ｖ63の内の＋Ｖ32〜＋Ｖ63と、負極性に対応した抵抗分割回路３６２からの基準電圧−Ｖ0〜−Ｖ63の内の−Ｖ0〜−Ｖ31とが供給される。一方、セレクタ３９２には、負極性に対応した抵抗分割回路３６２からの基準電圧−Ｖ0〜−Ｖ63の内の−Ｖ32〜−Ｖ63と、正極性に対応した抵抗分割回路３６１からの印加電圧＋Ｖ0〜＋Ｖ63の内の＋Ｖ0〜＋Ｖ31とが供給される。上記セレクタ３９１および３９２では、入力極性反転信号ＰＬＯの極性によりどちらか一方の極性が選択される。
【０１１３】
例えば、奇数番目の水平走査期間において（入力極性反転信号ＰＬＯがＨｉｇｈレベルであるとする）、セレクタ３９１では正極性での基準電圧＋Ｖ32〜＋Ｖ63が選択され、セレクタ３９２では正極性での基準電圧＋Ｖ0〜＋Ｖ31が選択されるとする。この場合、隅数番目の水平走査期間においては（入力極性反転信号ＰＬＯがＬｏｗレベルであるとする）、セレクタ３９１では負極性での基準電圧−Ｖ0〜−Ｖ31が選択され、セレクタ３９２では負極性での基準電圧−Ｖ32〜−Ｖ63が選択される。
【０１１４】
すなわち、上記セレクタ３９１およびセレクタ３９２は何れも、Ｈｉｇｈレベルの入力極性反転信号ＰＬＯによって正極性の基準電圧を選択し、Ｌｏｗレベルの入力極性反転信号ＰＬＯによって正極性の基準電圧を選択する。尚、セレクタ回路３９では、セレクタ３９１およびセレクタ３９２にて選択された基準電圧が後段のＤＡ変換回路３７に出力される。また、上記セレクタ３９１およびセレクタ３９２は、極性が正極性および負極性の何れの場合であっても、セレクタ３９１が高電圧側の基準電圧、セレクタ３９２が低電圧側の基準電圧を出力する。
【０１１５】
尚、上記セレクタ回路３９は、入力極性反転信号ＰＬＯのＨｉｇｈ/Ｌｏｗレベルに応じて選択する基準電圧の極性を切り替えるために、ＭＯＳトランジスタやトランスミッションゲート等のアナログスイッチ回路で構成されている。
【０１１６】
次に、図８ないし図９を基にＤＡ変換回路３７について説明する。
【０１１７】
ＤＡ変換回路３７は、液晶駆動電圧出力端子４０の１出力毎にＤＡ変換部３７１とＤＡ変換部３７２とを備えている。ＤＡ変換部３７１は全てＰｃｈＭＯＳトランジスタで構成された３２階調用のＤＡ変換部であり、ＤＡ変換部３７２は全てＮｃｈＭＯＳトランジスタで構成された３２階調用のＤＡ変換部である。このため、ＤＡ変換回路３７は、ＤＡ変換部３７１とＤＡ変換部３７２とを合わせて６４階調のＤＡ変換処理が可能である。
【０１１８】
ＤＡ変換部３７１へは、セレクタ回路３９から高電圧側の基準電圧、すなわち、セレクタ３９１からの基準電圧＋Ｖ32〜＋Ｖ63もしくはセレクタ３９２からの基準電圧−Ｖ0〜−Ｖ31のどちらか一方の電圧が入力される。また、ＤＡ変換部３７２へは、セレクタ回路３９から低電圧側の基準電圧、すなわち、セレクタ３９１からの基準電圧＋Ｖ0〜＋Ｖ31もしくはセレクタ３９２からの基準電圧−Ｖ32〜−Ｖ63のどちらか一方の電圧が入力される。
【０１１９】
正極性の基準電圧が入力される場合、ＤＡ変換回路３７では、６ビットのデジタル信号からなる表示データに応じて、入力された６４通り（ＤＡ変換部３７１および３７２のそれぞれに３２通り）の基準電圧＋Ｖ0〜＋Ｖ63のうちの１つが選択されて出力されるように、例えば、図９に示すように、ＭＯＳトランジスタやトランスミッションゲートがアナログスイッチとして配置されている。すなわち、６ビットのデジタル信号からなる表示データのそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがＯＮ／ＯＦＦされる。これにより、入力された６４通りの電圧のうちの１つが選択されて出力回路３８に出力される。以下にこの様子を説明する。
【０１２０】
６ビットのデジタル表示データは、Ｂｉｔ０がＬＳＢ（the Least Significant Bit）であり、Ｂｉｔ５がＭＳＢ（the Most Significant Bit）である。上記スイッチは、２個で１組のスイッチ対を構成している。ＤＡ変換部３７１および３７２のそれぞれにおいて、Ｂｉｔ０には１６組のスイッチ対（３２個のスイッチ）が対応しており、Ｂｉｔ１には８組のスイッチ対（１６個のスイッチ）が対応している。
【０１２１】
以下、Ｂｉｔごとに個数が２分の１になり、Ｂｉｔ４には１組のスイッチ対（２個のスイッチ）が対応することになる。また、Ｂｉｔ５には１個のスイッチが対応する。したがって、ＤＡ変換部３７１および３７２のそれぞれには、合計で、３２＋１６＋８＋４＋２＋１＝６３個のスイッチが存在する。
【０１２２】
ここで、Ｂｉｔ０〜Ｂｉｔ５に対応するスイッチを、それぞれスイッチ群ＳＷ0〜ＳＷ5と呼ぶことにする。スイッチ群ＳＷ0〜ＳＷ5の各スイッチは、６ビットのデジタル表示データ（Ｂｉｔ０〜Ｂｉｔ５）により、以下のように制御される。スイッチ群ＳＷ0〜ＳＷ4では、対応するＢｉｔが０（Ｌｏｗレベル）のときは各２個１組のアナログスイッチの一方（同図では下側のスイッチ）がＯＮし、逆に、対応するＢｉｔが１（Ｈｉｇｈレベル）のときは別のアナログスイッチの一方（同図では上側のスイッチ）がＯＮするものとする。また、スイッチ群ＳＷ5では、対応するＢｉｔが０（Ｌｏｗレベル）のときはＤＡ変換部３７２のアナログスイッチがＯＮし、対応するＢｉｔが１（Ｈｉｇｈレベル）のときはＤＡ変換部３７１のアナログスイッチがＯＮするものとする
ＤＡ変換部３７１では、Ｂｉｔ０に対応するスイッチの一端は、先の基準電圧Ｖ32〜Ｖ63が入力される端子となっている。そして、上記スイッチの他端は、２個１組で接続されると共に、さらに次のＢｉｔ１に対応するスイッチの一端が接続されている。以降、この構成がＢｉｔ５に対応するスイッチまで繰り返される。
【０１２３】
最終的には、Ｂｉｔ５が１（Ｈｉｇｈレベル）であれば、Ｂｉｔ５に対応するスイッチがＯＮとなり、ＤＡ変換部３７１から出力回路３８に基準電圧＋Ｖ32〜＋Ｖ63の一つが選択的に出力される。また、Ｂｉｔ５が１（Ｈｉｇｈレベル）のとき、ＤＡ変換部３７２におけるＢｉｔ５に対応するスイッチはＯＦＦとなるため、該ＤＡ変換部３７２からの出力は発生しない。逆に、Ｂｉｔ５が０（Ｌｏｗレベル）であれば、ＤＡ変換部３７２のＢｉｔ５に対応するスイッチがＯＮとなり、Ｂｉｔ０〜４に応じて選択された基準電圧＋Ｖ0〜＋Ｖ31の一つがＤＡ変換部３７２から出力回路３８に出力される。
【０１２４】
また、上記ＤＡ変換回路３７の動作は、負極性の基準電圧が与えられる場合でも基本的に同じである。このようにして、デジタル表示に応じた階調表示用アナログ電圧Ｖ0〜Ｖ63の中から１つが選択され、階調表示が実現される。
【０１２５】
上記ＤＡ変換回路３７において、ＤＡ変換部３７１を構成する各スイッチはＰｃｈＭＯＳトランジスタで構成され、ＤＡ変換部３７２を構成する各スイッチはＮｃｈＭＯＳトランジスタで構成されている。
【０１２６】
すなわち、本実施の形態１に係る液晶駆動装置では、ＤＡ変換回路３７を２つのＤＡ変換部３７１・３７２に分割し、それぞれのＤＡ変換部にはセレクタ回路３９の動作によって常に高電圧側または低電圧側の基準電圧が入力されるようになっている。これにより、上記ＤＡ変換回路３７の各スイッチを構成するＭＯＳトランジスタにおいて、ゲート−ソース間電圧を１つのトランジスタの適正な作動範囲内に収めることができる。
【０１２７】
このため、上記ＤＡ変換回路３７の各スイッチをＰｃｈＭＯＳトランジスタもしくはＮｃｈＭＯＳトランジスタの１つのトランジスタで構成することが可能となる。したがって、従来のように１つのスイッチを２つのトランジスタを組み合わせて形成する場合に比べ、使用するトランジスタの数を半分にでき、ＤＡ変換回路３７のレイアウト面積を小さくして、液晶駆動回路の小型化に寄与することができる。
【０１２８】
また、上記ＤＡ変換回路３７におけるＤＡ変換部３７１・３７２では、全てのスイッチがＰｃｈＭＯＳトランジスタもしくはＮｃｈＭＯＳトランジスタの１種類のトランジスタのみで構成されている。このため、ＤＡ変換部３７１・３７２のそれぞれにおいて、基板電位を適切に設定することでバックゲート効果による電圧降下を無視でき、ＤＡ変換処理のスイッチングに係る消費電力を低減することができる。
【０１２９】
上記ＤＡ変換回路３７からの出力は出力回路３８に与えられ、該出力回路３８から各出力端子４０に供給されるが、本実施の形態１に係る構成では、出力回路３８は入力段の差動対がＮｃｈＭＯＳトランジスタで構成されたボルテージフォロア回路、すなわちオペアンプ３８１（図８参照）と、入力段の差動対がＰｃｈＭＯＳトランジスタで構成されたボルテージフォロア回路、すなわちオペアンプ３８２（図８参照）とを備えている。
【０１３０】
そして、ＤＡ変換部３７１からの出力はオペアンプ３８１に入力され、ＤＡ変換部３７２からの出力はオペアンプ３８２に入力される。さらに、オペアンプ３８１とオペアンプ３８２との各々の出力は接続されている。
【０１３１】
さらに、オペアンプ３８１・３８２のそれぞれは、制御信号によって、その動作／非動作の切替えを行う切替え手段を備えている。このため、階調表示用データの最上位ビット（MSB）の値に応じてどちらか一方を動作状態にすると共に、他方を非動作状態とすることにより、消費電力の削減化を図ることが可能となる。
【０１３２】
表１に６４階調表示の場合を例に、階調（０〜６３）と階調表示データ（６ｂｉｔ）と階調表示用データ最上位ビット（MSB）の関係を示す。
【０１３３】
【表１】
0003926651.tif 000002
【０１３４】
表１に示すように、階調表示用データの最上位ビット（MSB）は、階調表示用データが００Ｈ〜１ＦＨ（１６進法表示）では０（Ｌｏｗレベル）、２０Ｈ〜３ＦＨでは１（Ｈｉｇｈレベル）となる。
【０１３５】
このため、２つに分けた中間電圧の内、低い電圧領域、つまり、階調表示用データ００Ｈ〜１ＦＨでは、オペアンプ３８２が動作し、オペアンプ３８１は動作しない。次に、２つに分けた中間電圧の内、高い電圧領域、つまり、階調表示用データが２０Ｈ〜３ＦＨでは、オペアンプ３８１が動作し、オペアンプ３８２は動作しない。
【０１３６】
ここで、００Ｈの階調表示用データに対する液晶駆動出力電圧を最低位の電圧、３ＦＨの階調表示用データに対する液晶駆動出力電圧を最高位の電圧に設定した場合を図１０に示す。
【０１３７】
図１０に示すように、オペアンプ３８２は高い電圧で出力に歪みを生じ、一方、オペアンプ３８１は低い電圧で出力に歪みを生じるため、従来技術では２つ双方同時に動作させることで歪みにない入出力動作を実現させていた。
【０１３８】
これに対し、本実施の形態１に係る構成では、出力回路３８は、低い電圧領域ではＰｃｈ入力によるオペアンプ３８２を動作させて、Ｎｃｈ入力によるオペアンプ３８１は動作を停止させる。逆に、高い電圧領域では、Ｎｃｈ入力によるオペアンプ３８１を動作させて、Ｐｃｈ入力によるオペアンプ３８２は動作を停止させる。これにより、上記オペアンプ３８１・３８２を適正な出力が可能な範囲のみで使用することで入出力に歪みのない、すなわち、階調表示品位の良い表示を実現すると共に、かつ、常にオペアンプ３８１・３８２の一方のみを使用することで低消費電力化を図ることができる。
【０１３９】
図１１に、上記オペアンプ３８１の一例として入力段の差動対がＮｃｈＭＯＳトランジスタの差動増幅回路の構成を示す。また、図１２に、上記オペアンプ３８２の一例として入力段の差動対がＰｃｈＭＯＳトランジスタの差動増幅回路の構成を示す。
【０１４０】
図１１および図１２では、ＤＩＳ端子には表示データの最上位ビット（MSB）が入力され、ＤＩＳＮ端子には、図示しないインバータ回路を介して反転された表示データの最上位ビット（MSB）が入力されている。また、図１１中のＶＢ、図１２中のＶＢＰは、動作点を決める差動対を流れる定電流値を設定する電圧入力端子である。
【０１４１】
図１１では、表示データの最上位ビット（MSB）がＨｉｇｈレベル（Ｖｄｄレベル）の時、ＮｃｈＭＯＳトランジスタ３８１１・３８１２がＯＮ状態となり、動作電流が供給されると共に、ＮｃｈＭＯＳトランジスタ３８１３およびＰｃｈＭＯＳトランジスタ３８１４はＯＦＦ状態となることから通常の差動増幅回路として動作する。
【０１４２】
逆に、最上位ビット（MSB）がＬｏｗレベル（ＧＮＤレベル）の時、ＮｃｈＭＯＳトランジスタ３８１１・３８１２がＯＦＦ状態となり、動作電流の供給が停止されると共に、ＮｃｈＭＯＳトランジスタ３８１３およびＰｃｈＭＯＳトランジスタ３８１４はＯＮ状態となる。このことから、出力段のＮｃｈＭＯＳトランジスタ３８１５とＰｃｈＭＯＳトランジスタ３８１６とをＯＦＦ状態、つまり、出力をハイインピーダンス状態にする。
【０１４３】
図１２では、表示データの最上位ビット（MSB）がＬｏｗレベル（ＧＮＤレベル）であると、ＰｃｈＭＯＳトランジスタ３８２１・３８２２がＯＮ状態となり、動作電流が供給されると共に、ＰｃｈＭＯＳトランジスタ３８２３およびＮｃｈＭＯＳトランジスタ３８２４はＯＦＦ状態となることから通常の差動増幅回路として動作する。
【０１４４】
逆に、表示データの最上位ビット（MSB）がＨｉｇｈレベル（Ｖｄｄレベル）であると、ＰｃｈＭＯＳトランジスタ３８２１・３８２２がＯＦＦ状態となり、動作電流の供給が停止されると共に、ＰｃｈＭＯＳトランジスタ３８２３およびＮｃｈＭＯＳトランジスタ３８２４はＯＮ状態となる。このことから、出力段のＰｃｈＭＯＳトランジスタ３８２５とＮｃｈＭＯＳトランジスタ３８２６とをＯＦＦ状態、つまり、出力をハイインピーダンス状態にする。
【０１４５】
従って、これら差動増幅回路を用いて、逆相入力端子と出力とを接続することでボルテージフォロア回路として使用している。
【０１４６】
［実施の形態２］
本発明の他の実施の一形態について図１８ないし図２１に基づいて説明すれば、以下の通りである。
【０１４７】
実施の形態１に係る表示駆動装置であるソースドライバ１２では、基準電圧発生回路３６は、最大値の参照電圧Ｖ’64および最小値の参照電圧Ｖ’0が入力される端子に外部より参照電圧を入力し、抵抗分割回路により６４通りの電圧を生成している。この時、参照電圧Ｖ’64としては電源電圧Ｖccが、一方、参照電圧Ｖ’0としてはＧＮＤが入力されており、基準電圧発生回路３６からの出力となる各階調表示用の基準電圧のレベルは固定される。
【０１４８】
また、上記表示駆動装置を例えば液晶表示装置に適用する場合、高品位な画像表示を行うためには、液晶材料の種類や液晶パネルの画素数によって液晶パネルへの駆動電圧の最適化を行うことが必要である。さらには、液晶モジュール毎に異なる駆動電圧の生成が必要である。
【０１４９】
また、液晶表示において階調表示を行う場合には、最適なγ補正を行うことも必要である。γ補正を行う場合の液晶駆動出力電圧の折れ線特性は、液晶材料の種類や液晶パネルの画素数によって異なり、液晶モジュール毎に異なる。
【０１５０】
したがって、ソースドライバに内蔵される階調表示用の基準電圧発生回路の抵抗分割比が、ソースドライバの設計段階において決定されていれば、適用する液晶モジュールの液晶材料の種類や液晶パネルの画素数に応じてγ補正特性を変更しようとする場合、その都度ソースドライバを作り換えなければならない。
【０１５１】
あるいは、適用する液晶モジュールの液晶材料の種類や液晶パネルの画素数に応じてγ補正特性を変更するにあたって、例えば、特開平６−３４８２３５号公報に記載の回路構成のように、基準電圧発生回路から最大値ＶH及び最小値ＶLを入力させ、複数の中間調電圧を調整する方法も考えられる。
【０１５２】
しかしながら、上記公報の構成では、基準電圧調整手段を設けることによって端子数が増加したり、消費電力が大きく、かつ、回路規模が大きいバッファ回路が多くなることから、チップサイズが大きくなり製造コストが増加すると共に、消費電力も大きくなるという問題がある。
【０１５３】
本実施の形態２に係る表示駆動装置は、製造コストを増加させることなく液晶材料や液晶パネルの特性に応じてγ補正特性を、該γ補正値電圧範囲内で容易に変更可能とする。このため、本実施の形態２に係る液晶表示装置では、図１に示したソースドライバ１２に代えて、図１８に示すソースドライバ１７が用いられる。尚、本実施の形態２で説明する液晶表示装置における他の液晶パネルの構成、および、液晶駆動波形については、実施の形態1で説明した構成と同一であるため、ここではその説明を省略する。
【０１５４】
図１８は、本実施の形態２に係る液晶駆動装置としてのソースドライバ１７の概略構成を示している。上記ソースドライバ１７は、入力ラッチ回路３１、シフトレジスタ回路３２、サンプリングメモリ回路３３、ホールドメモリ回路３４、レベルシフタ回路３５、基準電圧発生回路４１、ＤＡ変換回路３７、出力回路３８、およびセレクタ回路３９を備えている。上記ソースドライバ１７において、基準電圧発生回路４１以外は、実施の形態１におけるソースドライバ１２と同様の構成であるため詳細な説明は省略する。
【０１５５】
基準電圧発生回路４１は、図１９に示すように、液晶駆動電源１５（図２参照）からの参照電圧ＶＲ（最大参照電圧ＶＨおよび最小参照電圧ＶＬ）に基づき、後述する抵抗分割回路でのγ補正値を調整するための調整用アンプ４１１と、正極性並びに負極性の交流駆動に対応するための２つの抵抗分割回路４１２・４１３とを有している。抵抗分割回路４１２・４１３は、それぞれ正極性並びに負極性階調表示用の各種アナログ電圧（すなわち、基準電圧）を発生させる。
【０１５６】
尚、上記２つの抵抗分割回路４１２・４１３は、コントローラ１４から入力される入力極性反転信号ＰＬＯの極性に応じてどちらか一方の抵抗分割回路が選択され、選択された抵抗分割回路を用いて正極性または負極性の基準電圧を発生させるように構成されている。
【０１５７】
上記抵抗分割回路４１２は、正極性に対応するためのものであり、基準となるγ補正を行うための抵抗比を有する抵抗素子ＲＰ０〜ＲＰ５と、極性反転用信号ＰＬＯによって制御されるアナログスイッチＳＡとによって構成されている。通常、上記抵抗素子ＲＰ０〜ＲＰ５は、高抵抗のPoly（ポリ）Ｓｉによって形成されている。
【０１５８】
抵抗素子ＲＰ０〜ＲＰ５の内、ＲＰ０における一方の接続点には、調整用アンプ４１１における第１のバッファアンプ４１４を介して、最上位電圧入力端子ＶＨが接続される。また、抵抗ＲＰ０の他端には抵抗ＲＰ１が接続される。
【０１５９】
抵抗素子ＲＰ１〜ＲＰ４のそれぞれは、複数本の抵抗素子が直列に接続されて構成されている。例えば、抵抗ＲＰ１について説明すれば、図示はしないが、１５本の抵抗素子が直列接続され抵抗ＲＰ１が構成されている。また、他の抵抗ＲＰ２〜ＲＰ４についても１６本の抵抗素子が直列接続されて抵抗ＲＰ２〜ＲＰ４が構成されている。
【０１６０】
ＲＰ４の他端にはＲＰ５が接続され、そして抵抗ＲＰ５における抵抗ＲＰ４の接続点とは反対側には、アナログスイッチＳＡを挟んで最下位電圧入力端子ＶＬに接続された調整用アンプ４１１の第２のバッファアンプ４１５からの出力が接続される。
【０１６１】
したがって、上記抵抗素子ＲＰ０〜ＲＰ５においては、合計６５本の抵抗素子が直列接続されて構成されていることになる。
【０１６２】
一方、上記抵抗分割回路４１３は、負極性に対応するためのものであり、基準となるγ補正を行うための抵抗比を有する抵抗素子ＲＮ０〜ＲＮ５と、極性反転用信号ＰＬＯによって制御されるアナログスイッチＳＢとによって構成されている。通常、上記抵抗素子ＲＮ０〜ＲＮ５は、高抵抗のPoly（ポリ）Ｓｉによって形成されている。
【０１６３】
抵抗素子ＲＮ０〜ＲＮ５の内、ＲＮ０における一方の接続点には、調整用アンプ４１１における第２のバッファアンプ４１５を介して、最下位電圧入力端子ＶＬが接続される。また、抵抗ＲＮ０の他端には抵抗ＲＮ１が接続される。
【０１６４】
抵抗素子ＲＮ１〜ＲＮ４のそれぞれは、複数本の抵抗素子が直列に接続されて構成されている。例えば、抵抗ＲＮ１について説明すれば、図示はしないが、１５本の抵抗素子が直列接続され抵抗ＲＮ１が構成されている。また、他の抵抗ＲＮ２〜ＲＮ４についても１６本の抵抗素子が直列接続されて抵抗ＲＮ２〜ＲＮ４が構成されている。
【０１６５】
ＲＮ４の他端にはＲＮ５が接続され、そして抵抗ＲＮ５における抵抗ＲＮ４の接続点とは反対側には、アナログスイッチＳＢを挟んで最上位電圧入力端子ＶＨに接続された調整用アンプ４１１の第１のバッファアンプ４１４からの出力が接続される。
【０１６６】
したがって、上記抵抗素子ＲＮ０〜ＲＮ５においては、合計６５本の抵抗素子が直列接続されて構成されていることになる。
【０１６７】
続いて、上記基準電圧発生回路４１の動作の具体例について説明する。
【０１６８】
上記基準電圧発生回路４１に対して入力される電圧は、最上位の参照電圧ＶＨと最下位の参照電圧ＶＬとの２種類であり、これらの参照電圧が２本の電圧入力端子ＶＨ・ＶＬから入力される。ここで、従来または実施の形態１の基準電圧発生回路において、入力される最上位の参照電圧および最下位の参照電圧としては、電源電圧およびＧＮＤ電圧が入力されていた。これに対し、本実施の形態２に係る基準電圧発生回路４１においては最上位の参照電圧ＶＨおよび最下位の参照電圧ＶＬのそれぞれに任意のＤＣ電圧が入力可能であるとする。
【０１６９】
上述したように、γ補正を行う場合の液晶駆動出力電圧の折れ線特性は、液晶材料の種類や液晶パネルの画素数によって異なるものであるが、階調値が等しければ、その特性曲線における各階調間での電圧比は等しいものとなる。このため、理論的には、基準電圧発生回路における最上位電圧入力端子ＶＨおよび最下位電圧入力端子ＶＬに入力される電圧値を調整すれば所望のγ補正を行うことができる。すなわち、最上位電圧入力端子ＶＨおよび最下位電圧入力端子ＶＬにそれぞれ任意の大きさのＤＣ電圧を入力することによって、抵抗分割回路４１２・４１３でのバイアス値(階調表示用アナログ電圧値)を容易に調整することができる。
【０１７０】
しかしながら、実際には、液晶表示負荷（画素）は容量性負荷であるため、階調表示用アナログ電圧の各レベルの安定度が重要になる。そのため、最上位電圧入力端子ＶＨおよび最下位電圧入力端子ＶＬから入力される電圧を、調整用アンプ４１１に備えられた第１および第２のバッファアンプ４１４・４１５を介して、最大電圧および最小電圧が入力されるラインの抵抗に入力することで、入力電圧を低インピーダンス変換して容量負荷への充放電時の電圧変動をなくし、階調表示用アナログ電圧の安定化を実現している。
【０１７１】
また，上記構成では最上位入力電圧ＶＨと最下位入力電圧ＶＬとにのみバッファアンプが備えられているため,従来技術に比べ二つのバッファ回路しか増加しておらず、大きな消費電力の増大を招くものではない。
【０１７２】
以上のように、本実施の形態２の構成においては、図１４に示す従来の基準電圧発生回路１０１９のように、９種類の参照電圧Ｖ’0、Ｖ’8、…、Ｖ’56、Ｖ’64に対応する９つの中間調電圧入力端子を設ける必要は無く、上記中間電圧を当該階調表示基準電圧発生回路内で生成し調整することができる。
【０１７３】
また、最上位電圧入力端子ＶＨと最下位電圧入力端子ＶＬとに接続された調整用アンプ４１１は、抵抗分割回路４１２・４１３の抵抗値をより高くすることができ、分割抵抗に流れる電流値を抑えることができる。
【０１７４】
また、従来技術のように、最上位電圧入力端子ＶＨおよび最下位電圧入力端子ＶＬへは電源電圧やＧＮＤ電圧が入力されるものではないことから、基準電圧発生回路４１の内部にバッファアンプを備えることにより、外部の電圧生成手段の出力インピーダンスを小さくすることができ、該電圧生成手段の出力段の負担を低減している。
【０１７５】
尚、上記抵抗分割回路４１２および４１３は、液晶駆動出力の極性反転用端子ＰＬＯから供給される極性反転用信号ＰＬＯの“Ｈｉｇｈ”若しくは“Ｌｏｗ”の極性に応じて一方の動作が選択される。すなわち、極性反転用信号ＰＬＯの“Ｈｉｇｈ”若しくは“Ｌｏｗ” の極性に応じて、抵抗分割回路４１２および４１３内に設けられたアナログスイッチＳＡおよびＳＢのどちらか一方を開放状態とし（他方は遮断状態）、抵抗分割回路４１２および４１３の両方が遮断することなく動作するよう構成されている。ここでのアナログスイッチＳＡおよびＳＢは、印加電圧“Ｈｉｇｈ”がアナログスイッチのゲートにかかることによって導通状態となるものとする。
【０１７６】
上記基準電圧発生回路４１から出力される基準電圧は、実施の形態１と同様に、出力電圧の高低によって２つのグループに分けられセレクタ回路３９に入力される。図１８に示すセレクタ回路３９、ＤＡ変換回路３７、および出力回路３８の構成および動作は、実施の形態１で説明したソースドライバ１２と同様であるため、ここでは詳細な説明を省略する。
【０１７７】
本実施の形態２に係る表示駆動装置では、外部からの参照基準電圧に基づいてγ補正値を該γ補正値電圧範囲内で容易に調整できることを特徴としている。しかしながら、液晶モジュールによってはその都度、電源回路からの基準電圧を新規に作り換える必要性が予想される。
【０１７８】
このため、図２０に示すように、最上位電圧入力端子ＶＨと最下位電圧入力端子ＶＬとの２本の電圧入力端子にそれぞれ基準電圧を調整するための調整用ボリューム（例えば、電子ボリューム）４２・４３を基準電圧発生回路４１に対して外付けにて持たせて構成とすることも可能である。上記構成により、基準電圧発生回路４１における電源回路を新規に作り換えることなくγ補正値を容易に調整できる。
【０１７９】
また、基準電圧発生回路４１の更なる低消費電力化を図るために、図２１に示す構成とすることもできる。
【０１８０】
図２１に示す構成の表示駆動装置としてのソースドライバ４１’は、調整用アンプ４１１において、最上位電圧入力端子ＶＨと最下位電圧入力端子ＶＬとのそれぞれに接続される第１のおよび第２のバッファアンプ４１４・４１５が、制御端子Ｃに印加される電圧に応じて動作若しくは停止するよう構成されている。
【０１８１】
ソースドライバ４１’の動作としては、まず、１水平期間内に、アナログスイッチＳＡ・ＳＢのゲートに接続された制御端子Ｃに印加電圧“Ｈｉｇｈ”が供給されると第１のおよび第２のバッファアンプ４１４・４１５の両方が導通状態となり、通常通り、正極性ならび負極性に対応した６４通りの基準電圧が生成される。一方、制御端子Ｃに印加電圧“Ｌｏｗ”が供給されると第１のおよび第２のバッファアンプ４１４・４１５の両方が非導通状態となり、該第１のおよび第２のバッファアンプ４１４・４１５は動作が停止される。
【０１８２】
このようにバッファアンプ４１４・４１５の動作／非動作の切替えは、例えば以下のように行うことが好適である。例えば、一定時間ＴＩ（ＴＩは、１水平期間内の値とする）が経過し、画素容量への充放電が終了すると、バッファアンプ４１４・４１５の動作が停止状態となる制御信号を入力する、垂直同期ブランキング期間においてバッファアンプ４１４・４１５の動作を停止する、などの制御によってバッファアンプ４１４・４１５における消費電力を低減できる。
【０１８３】
あるいは、例えば、携帯電話等の携帯機器で液晶表示装置を使用の際、待ち受け時間等で画面が静止画面で走査信号を止めた場合にバッファアンプ４１４・４１５の動作を停止することも効果がある。
【０１８４】
尚、本実施の形態１および２の説明では、出力回路としてボルテージフォロア回路を用いたものを例示したが、ボルテージフォロア回路以外に非反転差動増幅回路もしくは反転増幅回路を出力回路として使用しても良い。
【０１８５】
この場合は、出力回路で階調表示用電圧を増幅することができるため、図１で示したレベルシフタ回路３５が不要となり、回路削減が可能となると共に、また、高電圧を印加する表示装置にも使用できる。
【０１８６】
また、本実施の形態１および２ではライン反転駆動方式で説明を行ったが、本発明は特にこれには限定されず、フレーム反転でも良いし、画素単位で反転させるドット反転駆動方式でも良い。これらの反転方式に応じて、入力極性反転信号ＰＬＯにより各回路の切替動作を適時変更することは可能である。
【０１８７】
また、本実施の形態１および２に係る駆動回路は、液晶パネルの額縁領域にテープキャリアパッケージ形態のドライバを実装する例で説明したが、本発明はこれに限定されるものではなく、例えば、ドライバＩＣチップのバンプを直接、液晶パネルのＩＴＯ端子上にＡＣＦを介して実装しても良く、また、液晶パネル上にＣＧＳ等により回路を形成しても良い。
【０１８８】
また、本発明に係る駆動回路は、液晶表示装置に限らず、マトリックス状に配置された画素を有し、階調表示を画素への印加電圧を変えることによって実現する表示装置であって、表示装置の信頼性確保のため、表示素子への印加電圧の極性を反転させる表示装置に有効であり、特にこのような携帯用の表示装置に好適に使用可能である。
【０１８９】
【発明の効果】
本発明の表示駆動装置は、以上のように、階調数分の基準電圧を発生させる基準電圧発生手段と、上記基準電圧発生手段によって発生させられた階調数分の基準電圧を、高電圧側の基準電圧と低電圧側の基準電圧とに分離する分離手段と、上記分離手段によって分離された高電圧側の基準電圧の入力を受け、表示データに応じてスイッチのＯＮ／ＯＦＦを制御することで、入力された高電圧側の基準電圧の中から一つの基準電圧を選択して階調表示用電圧として出力する第１のＤＡ（デジタル−アナログ）変換手段と、上記分離手段によって分離された低電圧側の基準電圧の入力を受け、表示データに応じてスイッチのＯＮ／ＯＦＦを制御することで、入力された低電圧側の基準電圧の中から一つの基準電圧を選択して階調表示用電圧として出力する第２のＤＡ変換手段とを備えている構成である。
【０１９０】
また、上記表示駆動装置では、上記第１のＤＡ変換手段はＰｃｈＭＯＳトランジスタのみからなるスイッチ群にて構成され、上記第１のＤＡ変換手段はＮｃｈＭＯＳトランジスタのみからなるスイッチ群にて構成されている構成とすることができる。
【０１９１】
それゆえ、上記第１のＤＡ変換手段においては、上記階調表示用電圧が極性の反転を伴うものであっても、常に高電圧側の基準電圧についてのみ選択動作を行えばよく、例えばＰｃｈＭＯＳトランジスタのような高電圧の入力に対して適正に作動する（低電圧の入力に対しては歪みが生じる）スイッチ群にて構成されることが可能となる。
【０１９２】
また、上記第２のＤＡ変換手段は、同様の理由により、例えばＮｃｈＭＯＳトランジスタのような低電圧の入力に対して適正に作動する（高電圧の入力に対しては歪みが生じる）スイッチ群にて構成されることが可能となる。
【０１９３】
これにより、ＤＡ変換処理において使用するスイッチ（例えば、トランジスタ）の数を削減でき、ＤＡ変換処理に係る回路のレイアウト面積を小さくして、表示駆動回路の小型化を図ることができるといった効果を奏する。
【０１９４】
また、上記第１および第２のＤＡ変換手段のそれぞれが、ＰｃｈＭＯＳトランジスタもしくはＮｃｈＭＯＳトランジスタの１種類のトランジスタのみで構成されることで、第１および第２のＤＡ変換手段を異なる基板上に形成し、それぞれの基板電位を適切に設定することでバックゲート効果による電圧降下を無視でき、ＤＡ変換処理のスイッチングに係る消費電力を低減することができるといった効果を併せて奏する。
【０１９５】
また、上記表示駆動装置では、上記基準電圧発生手段は、正極性の基準電圧を発生させる第１の基準電圧発生部と、負極性の基準電圧を発生させる第２の基準電圧発生部とを備えており、上記階調表示用電圧の極性反転周期にしたがって、上記第１および第２の基準電圧発生部の動作を切り替える構成とすることが好ましい。
【０１９６】
また、上記表示駆動装置では、上記第１のＤＡ変換手段から出力される階調表示用電圧が入力され、その入力された階調表示用電圧を液晶パネルのデータ信号線に出力する第１の出力手段と、上記第２のＤＡ変換手段から出力される階調表示用電圧が入力され、その入力された階調表示用電圧を液晶パネルのデータ信号線に出力する第２の出力手段とを備え、上記第１および第２の出力手段の出力が接続されていると共に、上記表示データの最上位ビットの値に応じて、第１および第２の出力手段のどちらか一方を動作状態にして他方は非動作状態とする構成とすることが好ましい。
【０１９７】
また、上記表示駆動装置では、上記第１の出力手段は、入力段の差動対がＮｃｈＭＯＳトランジスタである差動増幅回路で構成され、上記第２の出力手段は、入力段の差動対がＰｃｈＭＯＳトランジスタである差動増幅回路で構成されているものとすることができる。
【０１９８】
それゆえ、上記第１の出力手段は、常に高電圧側の階調表示用電圧についてのみ出力動作を行えばよく、上記第２の出力手段は、常に低電圧側の階調表示用電圧についてのみ出力動作を行えばよい。
【０１９９】
このため、上記第１および第２の出力手段のそれぞれが適正な出力が可能な範囲のみで使用され、入出力に歪みのない、すなわち、階調表示品位の良い表示を実現すると共に、かつ、常に第１および第２の出力手段の一方のみを使用することで低消費電力化を図ることができるといった効果を奏する。
【０２００】
また、上記表示駆動装置では、上記基準電圧発生手段は、電圧の異なる２種類の入力電圧が入力され、これらの入力電圧値間の電圧値を有する階調数分の基準電圧を抵抗分割によって生成するものであり、上記入力電圧は、バッファアンプを介して該基準電圧発生手段に入力される構成とすることができる。
【０２０１】
それゆえ、基準電圧発生手段は、抵抗分割によって生成された複数レベルの基準電圧のそれぞれを、調整用のバッファアンプによって、外部からの基準電圧に基づいてγ補正値を該γ補正値電圧範囲内で容易に調整できる。このため、表示駆動装置（例えば、ソースドライバ）を作り換えることなく、例えば、本発明を液晶表示装置に適用した場合、液晶材料や液晶パネルの特性に合わせてγ補正を簡単に調整することができるといった効果を奏する。
【０２０２】
さらに上記基準電圧発生手段とバッファアンプとの構成によって所望の中間電圧を発生させることができるため、中間調基準電圧を外部から供給してもらう必要はない。したがって、回路規模の縮小や端子数の削減を図ることができ、該表示駆動装置の製造コストを抑えることができるといった効果を奏する。
【０２０３】
また、上記表示駆動装置は、上記基準電圧発生手段の入力段において調整用ボリュームを備えており、上記基準電圧発生手段に入力される２種類の入力電圧のそれぞれは、その電圧値が上記調整用ボリュームによって任意に調整可能な構成とすることができる。
【０２０４】
例えば、液晶モジュールによってはその都度、電源回路からの基準電圧を新規に作り換える必要性が予想されるが、上記の構成によれば、基準電圧発生手段における電源回路を新規に作り換えることなくγ補正値を容易に調整できるといった効果を奏する。
【０２０５】
また、上記表示駆動装置では、上記バッファアンプは、外部制御端子から供給される制御信号に応じて、動作または停止を選択可能である構成とすることができる。
【０２０６】
それゆえ、基準電圧発生手段における更なる低消費電力化を図ることができるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すものであり、液晶駆動装置の構成を示すブロック図である。
【図２】上記液晶駆動装置を用いた液晶表示装置の構成を示すブロック図である。
【図３】上記液晶表示装置における液晶パネルの概略構成を示す回路図である。
【図４】上記液晶表示装置における液晶駆動波形の一例を示す波形図である。
【図５】上記液晶表示装置における液晶駆動波形の一例を示す波形図である。
【図６】上記液晶駆動装置における基準電圧発生回路の構成を示す回路図である。
【図７】ＴＦＴ液晶の液晶駆動電圧と輝度との関係を示す電圧輝度特性図である。
【図８】上記液晶駆動装置における基準電圧発生回路、セレクタ回路、ＤＡ変換回路、および出力回路の構成を示すブロック図である。
【図９】上記液晶駆動装置におけるＤＡ変換回路の構成を示す回路図である。
【図１０】液晶駆動出力電圧および階調の特性と、出力回路における出力可能範囲の関係とを示すグラフである。
【図１１】入力段の差動対がＮｃｈＭＯＳトランジスタの差動増幅回路の構成例を示す回路図である。
【図１２】入力段の差動対がＰｃｈＭＯＳトランジスタの差動増幅回路の構成例を示す回路図である。
【図１３】従来の液晶駆動装置の構成を示すブロック図である。
【図１４】従来の液晶駆動装置における基準電圧発生回路の構成を示す回路図である。
【図１５】上記基準電圧発生回路が含む抵抗分割回路の構成を示す回路図である。
【図１６】従来の液晶駆動装置における基準電圧発生回路、ＤＡ変換回路、および出力回路の構成を示す回路図である。
【図１７】γ補正を行った場合における、階調表示データと液晶駆動出力電圧との関係を示すグラフである。
【図１８】本発明の他の実施形態を示すものであり、液晶駆動装置の構成を示すブロック図である。
【図１９】上記液晶駆動装置における基準電圧発生回路の構成を示す回路図である。
【図２０】上記液晶駆動装置における基準電圧発生回路の他の構成を示す回路図である。
【図２１】上記液晶駆動装置における基準電圧発生回路のさらに他の構成を示す回路図である。
【符号の説明】
１１        液晶パネル（表示パネル）
１２        ソースドライバ（表示駆動装置、データ線駆動回路）
１７        ソースドライバ（表示駆動装置、データ線駆動回路）
２４        ソース信号ライン（データ信号線）
３６        基準電圧発生回路（基準電圧発生手段）
３６１      抵抗分割回路（第１の基準電圧発生部）
３６２      抵抗分割回路（第２の基準電圧発生部）
３７        ＤＡ変換回路
３７１      ＤＡ変換部（第１のＤＡ変換手段）
３７２      ＤＡ変換部（第２のＤＡ変換手段）
３８        出力回路
３８１      オペアンプ（第１の出力手段）
３８２      オペアンプ（第２の出力手段）
３９        セレクタ回路（分離手段）
４１        基準電圧発生回路（基準電圧発生手段）
４１１      調整用アンプ
４１２      抵抗分割回路（第１の基準電圧発生部）
４１３      抵抗分割回路（第２の基準電圧発生部）
４１４      第１のバッファアンプ（バッファアンプ）
４１５      第２のバッファアンプ（バッファアンプ）
４２・４３  調整用ボリューム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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