(57)【特許請求の範囲】
【請求項１】
ＣＰＵと、電源電圧が異なる複数のデバイスと、該デバイスを選択する選択信号を出力するアドレスデコーダ回路と、前記デバイスの少なくとも１つと接続され、当該デバイスへの制御信号の振幅を変換するバッファとを有する電子機器において、
前記アドレスデコーダ回路は、前記バッファを制御するバッファ制御信号を出力するバッファ制御信号出力部と、前記選択信号によって選択される前記デバイスごとに、前記デバイスからみた前記バッファの位置を指定するバッファイネーブルレジスタと、入力信号が供給される入力信号端子とを有し、
電源投入時は予め設定された前記入力信号端子の信号レベルに応じて、また電源投入時以外は前記バッファイネーブルレジスタに設定された所定のアドレスを参照して、前記バッファ制御信号をアクティブにするか否かを制御することを特徴とする電子機器。
【請求項２】
前記ＣＰＵが前記デバイスへアクセスする際、前記アドレスデコーダ回路は、前記バッファイネーブルレジスタに設定された所定のアドレスに従って前記デバイスへの制御信号の振幅を切り替える請求項１記載の電子機器。
【請求項３】
前記バッファの片側毎に、同じ電源電圧のデバイスをそれぞれ接続する請求項１又は２に記載の電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子機器に関し、特にＣＰＵおよび複数のデバイスを制御する電子機器におけるアドレスデコーダ回路に関する。
【０００２】
【従来の技術】
最近の電子デバイスの電源電圧は以前から存在する５．０Ｖのものとプロセスの微細化により３．３Ｖのものがある。３．３Ｖのデバイスは入力信号電圧の上限値が４Ｖ程度で、５．０Ｖの入力信号は許容されない。したがって、３．３Ｖのデバイスと５．０Ｖのデバイスを混在して使用するときには、データバスなど共通で使用しているバスは３．３Ｖと５．０Ｖで共通で使用することができず、バッファ等で分割しなければならない。このように、バッファで分割した３．３Ｖと５．０Ｖの電源電圧のデバイスの混在使用を前提として考えた場合、チップイネーブル信号や各種制御信号を出力するデバイスの変更が容易でない場合が多い。特に、ＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：特定用途向けＩＣ）で制御する場合は製作に時間とコストがかかる。また、接続するデバイスの変更やコスト差により電源電圧が変更する場合が多く、その変更により外部バッファの制御が必要になったり、不要になったりする。従来ではこのような場合ＡＳＩＣの作り直しが発生したり、デバイスの電源電圧の変更が許されない。
【０００３】
また、従来では、バッファが無かったので問題無かったが、３．３Ｖ,５．０Ｖの電源電圧が混在する場合では電源投入時にソフトウェアで設定する前にバッファの使用するかしないかが問題になる。
【０００４】
【発明が解決しようとする課題】
そこで、従来では、３．３Ｖでも５．０Ｖでも両方の電源で使用できるように入力のレベルがＣＭＯＳレベル入力のＩＣがあった場合電源電圧が３．３Ｖの場合は問題ないが、５．０Ｖで使用した場合入力信号がハイと認識するには入力の電圧が３．５Ｖより大きくならないといけない。チップイネーブルをはじめ各種制御信号を出力するデバイスの電源が３．３Ｖだと、電源電圧より高い電圧は作り出さないため、すべての信号ががローレベルであると認識してしまう。
【０００５】
本発明はこれらの問題点を解決するためのものであり、チップセレクト信号ごとに３．３Ｖ又は５．０Ｖのどちらの電源電圧で信号を出力するかを制御できるようにすることにより、ＡＳＩＣを作り直すことなく配線を変更でき、かつ将来的にプロセス技術が進み低電圧化が進んでも柔軟に対応できるアドレスデコーダ回路を有する電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記問題点を解決するために、ＣＰＵと、電源電圧が異なる複数のデバイスと、該デバイスを選択する選択信号を出力するアドレスデコーダ回路と、デバイスの少なくとも１つと接続され、当該デバイスへの制御信号の振幅を変換するバッファとを有する電子機器において、アドレスデコーダ回路は、バッファを制御するバッファ制御信号を出力するバッファ制御信号出力部と、選択信号によって選択されるデバイスごとに、デバイスからみたバッファの位置を指定するバッファイネーブルレジスタと、入力信号が供給される入力信号端子とを有し、電源投入時は予め設定された入力信号端子の信号レベルに応じて、また電源投入時以外はバッファイネーブルレジスタに設定された所定のアドレスを参照して、バッファ制御信号をアクティブにするか否かを制御する。また、ＣＰＵがデバイスへアクセスする際、アドレスデコーダ回路は、バッファイネーブルレジスタに設定された所定のアドレスに従ってデバイスへの制御信号の振幅を切り替える。更に、バッファの片側毎に、同じ電源電圧のデバイスをそれぞれ接続する。よって、ＡＳＩＣを作り直すことなく配線を変更でき、かつ将来的にプロセス技術が進み低電圧化が進んでも柔軟に対応できるアドレスデコーダ回路を有する電子機器を提供できる。
【０００７】
【発明の実施の形態】
デバイスへのアドレス範囲におけるイネーブル信号に同期して、デバイスへのアクセス制御を担うバッファの制御信号を所定の信号シーケンスに基づいてプログラマブルに切り替える。
【０００８】
【実施例】
図１は本発明の一実施例に係るアドレスデコーダ回路を含む電子機器の主なる構成を示すブロック図である。同図において、本実施例のアドレスデコーダ回路は、ＣＰＵ１１、ＡＳＩＣ１２、バッファ１３、フラッシュメモリ１４、不揮発性メモリ１５、汎用同期／非同期送受信器（以下ＵＲＡＴと略す）１６等から構成されている。本実施例におけるＡＳＩＣは、例えばローカルバスコントローラで複数本の選択信号を有し、それぞれの選択信号がＲＯＭ，ＮＶＲＡＭ，ＩＣ  ＣＡＲＤ，ＯＰＩＯＮ  ＢＵＳ，ＵＡＲＴ等のチップセレクト信号にアサインされるものである。また、本実施例におけるバッファイネーブル機能には、各々のチップセレクト信号に対してデバイスが外部バッファの外側または内側に有るかを指定するものを有している。更に、本実施例におけるＡＣＫ制御のバッファイネーブルのレジスタでの所定のアドレスで設定することでバッファ１３に対して内側にデバイスがあるか外側に有るかを指定する。バッファ１３の内側にデバイスが配置されている場合は、ＬＢＵＦ信号がローにならずハイのままで、バッファ１３の外側にあるときだけ所定のタイミングでロー（アクティブ）になる。また、ＬＢＵＦ信号、ＬＤＩＲ信号をバッファ１３のＥＮ端子にＬＢＵＦ信号をＤＩＲ端子にそれぞれ接続する。動作としてはＬＢＵＦ信号のアサートの条件が必ず設定されたレジスタの値を参照し、それに従いアクティブにするかしないかを判断する。
【０００９】
また、図１のＡＳＩＣ１２及びバッファ１３の関係を詳細に示す図２からわかるようにＡＳＩＣ１２にＢＴ５Ｖ信号端子（ハードウェアピン）を設け、このＢＴ５Ｖ信号端子への信号はローまたはハイに固定しておく。どちらに固定するかはＣＢＯＴ信号が“Ｈ”の場合に従う。この時の電源投入時のブートデバイスはフラッシュメモリ１４で、デバイスがバッファ１３の外側にあれば“Ｌ”に、内側にあれば“Ｈ”に設定すると、所定のタイミングで正常にアクセスすることができる。動作としては電源投入時にＢＴ５Ｖ信号端子への信号を参照し、その値をフラッシュメモリのアクセス時のバッファイネーブルのレジスタに反映させる。このようにすることで、レジスタに書き込みを行う前にバッファ１３のどちら側にデバイスが存在するかを指定することができる。よって、電源投入直後のデバイスがバッファ１３の内側にあっても外側にあっても両方に対応することができる。
【００１０】
次に、新規にレジスタを設けた場合は、レジスタマップにバッファイネーブルと同じビット数設ける。アドレスは所定のアドレスに設ける。レジスタに“１”を設定すると、そのエリアのアクセスのときは出力バッファの電源を切り替えて５．０Ｖ振幅で出力する。逆に“０”を設定した場合は３．３Ｖ振幅で出力する。動作としてはＣＰＵからの命令でローカルバスデバイスのアクセスをする際に、アドレスがデコードされたら当該レジスタのそのアクセスのエリアにあたるビットを参照し、アドレス、リード信号、ライト信号、チップセレクト信号、データ信号等の制御信号の振幅を切り替える。また、３．３Ｖ対応のデバイスはバッファの外側に、５．０Ｖ対応のデバイスはバッファの内側に配置する。そうすることでバッファの外側のデバイスには５．０Ｖの振幅の信号が印加されずに済む。よって、入力のレベルがＣＭＯＳレベル入力のＩＣでかつ５．０Ｖ電源のデバイスをアクセスするときにおいても制御信号の振幅５．０Ｖにすることができるため、正常に信号のハイ・ローが伝達され、デバイスを選択する際より条件が緩和され、ＣＭＯＳレベル入力のデバイスも使用することができる。
【００１１】
なお、本発明は上記実施例に限定されるものではなく、特許請求の範囲内の記載であれば多種の変形や置換可能であることは言うまでもない。
【００１２】
【発明の効果】
以上説明したように、本発明によれば、ＣＰＵと、電源電圧が異なる複数のデバイスと、該デバイスを選択する選択信号を出力するアドレスデコーダ回路と、デバイスの少なくとも１つと接続され、当該デバイスへの制御信号の振幅を変換するバッファとを有する電子機器において、アドレスデコーダ回路は、バッファを制御するバッファ制御信号を出力するバッファ制御信号出力部と、選択信号によって選択されるデバイスごとに、デバイスからみたバッファの位置を指定するバッファイネーブルレジスタと、入力信号が供給される入力信号端子とを有し、電源投入時は予め設定された入力信号端子の信号レベルに応じて、また電源投入時以外はバッファイネーブルレジスタに設定された所定のアドレスを参照して、バッファ制御信号をアクティブにするか否かを制御する。また、ＣＰＵがデバイスへアクセスする際、アドレスデコーダ回路は、バッファイネーブルレジスタに設定された所定のアドレスに従ってデバイスへの制御信号の振幅を切り替える。更に、バッファの片側毎に、同じ電源電圧のデバイスをそれぞれ接続する。よって、ＡＳＩＣを作り直すことなく配線を変更でき、かつ将来的にプロセス技術が進み低電圧化が進んでも柔軟に対応できるアドレスデコーダ回路を有する電子機器を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るアドレスデコーダ回路を含む電子機器の主なる構成を示すブロック図である。
【図２】図１の部分構成を示すブロック図である。
【符号の説明】
１１：ＣＰＵ、１２：ＡＳＩＣ、１３：バッファ、
１４：フラッシュメモリ、１５：不揮発性メモリ、１６：ＵＡＲＴ。
【図１】
0003926515.tif 000002
【図２】
0003926515.tif 000003