(57)【特許請求の範囲】
【請求項１】
メモリセル（３）の機能検査のための方法であって、
メモリセル（３）の第１の群（１）を検査し、ここで相応の検査結果をメモリセル（３）の第２の群（２）に記憶し、
第２の群（２）のメモリセル（３）に記憶された検査結果を出力する
形式の方法において、
引き続いて第２の群（２）のメモリセル（３）を検査し、ここで相応の検査結果を第１の群（１）のメモリセル（３）に記憶する
ことを特徴とする方法。
【請求項２】
検査結果を誤り訂正コード（４）を使用して第１の群（１）のメモリセル（３）および／または第２の群（２）のメモリセル（３）に記憶する
請求項１記載の方法。
【請求項３】
検査結果を少なくとも２重の構成において第１の群（１）のメモリセル（３）および／または第２の群（２）のメモリセル（３）に記憶しかつ引き続いて検査結果のそれぞれのコピー間の比較（５）を行う
請求項１記載の方法。
【請求項４】
検査結果を付加情報を付加してメモリセル（３）の第２の群（２）に記憶し、ここで該付加情報を検査結果の後続の評価の期間に、検査結果を第２の群（２）に記憶する際に場合により発生する誤りを検出するために用いる
請求項１から３までのいずれか１項記載の方法。
【請求項５】
検査結果を誤り訂正コード（４）を使用して第１の群（１）のメモリセル（３）および／または第２の群（２）のメモリセル（３）に記憶する
請求項４記載の方法。
【請求項６】
検査結果を少なくとも２重の構成において第１の群（１）のメモリセル（３）および／または第２の群（２）のメモリセル（３）に記憶しかつ引き続いて検査結果のそれぞれのコピー間の比較（５）を行う
請求項４記載の方法。
【請求項７】
メモリセル（３）の第１の群（１）およびメモリセル（３）の第２の群（２）を備え、
メモリセル（３）の機能検査のための検査手段（６）とを備え、該検査手段は、
第１の群（１）のメモリセル（３）を検査し、ここで該検査手段は相応の検査結果を第２の群（２）のメモリセル（３）に記憶し、
かつ検査結果を第２の群（２）のメモリセル（３）から装置の外部に出力する
形式のものにおいて、
前記検査手段は第２の群（２）のメモリセル（３）を検査し、ここで検査手段は相応の検査結果を第１の群（１）のメモリセルに記憶する
ことを特徴とする装置。
【請求項８】
検査手段（６）は検査結果を誤り訂正コードを使用して第２の群（２）のメモリセル（３）に一時記憶する
請求項７記載の装置。
【請求項９】
検査手段（６）は検査結果を少なくとも２重の構成において第１の群（１）のメモリセル（３）および／または第２の群（２）のメモリセル（３）に記憶しかつ引き続いて検査結果のそれぞれのコピー間の比較（５）を実施する
請求項７記載の装置。
【発明の詳細な説明】
本発明は、メモリセルを有する装置およびメモリセルの機能検査のための方法に関する。
集積されたメモリは、データを記憶することができるメモリセルを有している。その際それは通例、デジタルデータ、即ち論理状態「０」および「１」である。殊に、メモリの製造に続いて、メモリ、従ってその個別メモリセルの機能性を検査することが必要である。このために普通は、それぞれの個別メモリセルにテストデータを書き込みかつ再び読み出すことが行われ、その際引き続いて書き込まれたデータと読み出されたデータとの比較が行われて、機能障害があるかどうかを確定することができる。
簡単な機能検査は次のように実施可能である：まず、メモリの全部のメモリセルに、０が書き込まれかつ引き続いて読み出される。それぞれ読み出されたデータと書き込まれたデータ「０」との比較によって機能エラーが検出される。引き続いて同様にすべてのメモリセルに１が書き込まれ、再び読み出されかつ今度もそれぞれ、上述の比較が、しかし今やデータ「１」との比較が行われる。上述した両方の場合の少なくとも１つにおいて１つのメモリセルが機能障害を有していれば、それは欠陥と見なされる。
順次に全部０および全部１をメモリセルに書き込みかつ再び読み出す上述の簡単な例の他に、メモリに比較的な複雑なテストパターンを書き込むことも勿論可能である。
メモリの歩留まりを高めるために、複数のメモリセルを有する冗長的な行ないし冗長的な列を設けることが公知である。これらは、得られたテスト結果に基づいて、欠陥のあるメモリセルを有する行ないし列に置換するために使用することができる。その活性化のために、プログラミングが（例えばレーザヒューズを介して）行われる。このプログラミングにより結果的に、相応の行ないし列アドレスが制御されると、欠陥のあるメモリセルを有する行ないし列に代わって、冗長的な行ないし列の１つがアドレッシングされる。
既述の機能検査では、膨大なデータ量、即ちメモリセルから再び読み出されたデータを、検査すべきメモリから相応のテスト装置に伝送することが必要である。テスト装置はテストデータと再び読み出されたデータとの比較を含めた検査を行う。可能なデータ伝送速度は、とりわけ、メモリの使用可能な接続端子の数によって制限されている。メモリが、所謂「埋め込みメモリ」として例えばプロセッサのような他の回路構成要素と一緒に共通に１つの共通の集積回路に存在しているメモリコアであるときは殊に、それは、外部からメモリに直接アクセスすることができるようにする外部接続端子を僅かな数しか（極端な場合には全くないこともある）有していない。
僅かしか使用することができない接続端子の狭いパスを迂回するために、埋め込みメモリにおいて、機能検査を実施する検査回路を、メモリが存在しているのと同一の集積回路に設けることが公知である。それは固定配線されたロジックとしてまたはコントローラとして実現されていてよくかつ自立して所望の機能検査（即ち、テストデータの、メモリセルへの書き込み、メモリセルの読み出しおよび読み出されたデータと、テストデータとの比較）を実施し、その際機能エラーが発生すると、相応の結果信号が集積回路の外部に送出される。しかしこの手法では、集積回路の外部から欠陥のあるメモリセルのアドレスを検出することはできない。この種の実施法は、「ビルト・イン・セルフ・テスト」（Built-in Self Test＝ＢＩＳＴ）とも称される。
上述の機能検査を実施するために、検査回路は通例、相応のメモリ手段を有しており、このメモリ手段に検査結果を記憶することができる。
米国特許第５０７３８９１号明細書には、メモリが２つの群（「部分」（Partition））に分割され、これらは相次いで検査され、一方が検査されている間にその都度他方の群が別の目的のために使用されるという、メモリセルの機能検査の方法および装置が記載されている。
米国特許第４６５４８４７号明細書には、誤りの伴っているデータを自動的に補正するための装置が記載されている。主メモリにおいてデータ誤りが検出される。個別ビット誤りであれば、これらは読み出しの際に誤り訂正ユニットによって取り除かれる。多重ビット誤りが発生すると、それぞれのデータのアドレス、位置および正しい値が、主メモリより小さい付加的なメモリにファイルされる。
本発明の課題は、メモリセルの機能検査を容易にすることである。
この課題は、請求項１に記載の方法並びに請求項９に記載の装置によって解決される。本発明に有利な形態および構成は従属請求項に記載されている。
本発明によれば、まず、メモリセルの第１の群のみを検査しかつその際生じた検査結果をメモリセルの第２の群に一時記憶するようにしている。その際検査結果は一時的に、同様に検査すべきである、第２の群のメモリセルに記憶されるが、このために、検査を実施する検査手段の構成部分として付加的なメモリは必要でない。これにより、検査手段の実現のためのコストが有利にも低減される。
本発明の特別有利な実施の態様によれば、２つの群のメモリセルは共通のメモリの構成部分でありかつ検査結果をメモリから出力する前に、第２の群のメモリセルへの一時記憶が行われるようになっている。第１の群のメモリセルは、検査結果がメモリセルの外部に出力される前に、テストされるので、検査結果の出力の時点は有利には、その生成に無関係に行われる。これにより機能検査は一層迅速に実施することができる。というのはそれは、検査結果を外部へ外部の接続端子を介して伝送する際に狭いパスを使用しないですむからである。
更に、検査結果の、メモリ装置への記憶によって、検査結果がメモリの外部で読み出される前に、一時記憶された検査結果の後処理が可能であることも有利である。これにより、例えばメモリセルのうち欠陥のあるメモリセルのアドレスだけをメモリ装置の外部に出力することによって、検査結果の圧縮を実現することができる。
本発明の実施の態様によれば、記憶された検査結果に基づいて、検査されたメモリセルの冗長度解析が実施され、これに基づいて冗長度解析の結果だけが、即ち冗長行ないし冗長列によって置換されるべき、メモリセルの行ないし列のアドレスだけがメモリ装置の外部に伝送される。このことは、チップ上で実施される冗長度解析によって、同様に、検査結果の圧縮が行われ、検査結果は引き続いて全部ではなくて、冗長度解析の結果にだけに低減されてメモリ装置の外部に送出されるという利点を有している。これにより伝送すべきデータ量は著しく低減されることになる。冗長度解析の外部に伝送される結果は、相応の外部のプログラミング回路によってメモリ装置の冗長行ないし冗長列の相応のプログラミングのために直接（例えばレーザを用いて分離可能な接続個所の溶断）使用することができる。
本発明の実施の態様によれば、記憶された検査結果は第２の群のメモリセルから読み出されかつ引き続いて第２の群のメモリセルが検査され、その際相応の検査結果が第１の群のメモリセルに一時記憶される。このようにして、メモリ装置のすべてのメモリセルを２つの連続するフェーズにおいて検査することが可能である。勿論、メモリセルを２より多くの群に分割して、これらを本発明により交互に検査することもできる。
本発明の実施の形態によれば、検査結果は誤り訂正コードを使用して第１ないし第２の群のメモリセルに記憶するようにしている。これにより、検査結果の、メモリセルからの読み出しないし評価の際に（例えば既述の冗長度解析の際に）検査結果の記憶の際に発生する誤りの訂正が可能である。この種の誤りは例えば、第２の群のメモリセルが第１の群のメモリセルの検査結果の一時記憶の際にまだ機能検査が行われていないということに基づいて生じる可能性がある。
検査結果の記憶の際に誤り訂正コードを使用することに対して択一的にまたは補充的に、本発明の実施の態様によれば、検査結果をそれぞれ少なくとも２重に、第１ないし第２の群のメモリセルに記憶しかつ検査結果の読み出しの際に検査結果それぞれのコピー間の比較を行うようにしている。このようにして同様に、検査結果の記憶の際に、誤りが生じたかどうかを検出することが可能である。それぞれの検査結果の２つより多くのコピーが記憶されれば、メモリセルからの読み出しの際に、検査結果のコピーのうち最も多く生じる値を「正しい」検査結果と見なすことによって、誤り訂正も可能である。
本発明の実施の態様によれば、検査結果として、欠陥のあるメモリセルのアドレスのみが記憶されるようにしている。それぞれのメモリセルに、２進情報として検査結果「機能可能」ないし「欠陥」を含んでいる相応の結果ビットが割り当てられている所謂「ビット・マップ」の作成に代わって、このようにして、検査結果として記憶すべきデータの量が低減される。というのは、一般に、全体のメモリセルの非常に僅かな部分にしか欠陥がないからである。
本発明の装置は、メモリセルと、上述した本発明の方法によりメモリセルの機能検査をするための検査手段とを有している。
本発明の実施例によれば、メモリセルの第１の群および第２の群は異なったメモリの構成部分であるようになっている。これらは例えば、異なった集積回路に配置することができる。その場合２つのメモリは交互にテストされ、その際２つのメモリの１つにおいて、それぞれ他方のメモリの検査結果が一時記憶される。本発明は、１つのウェハの上に配置されている、メモリセルの群の機能検査のためにも使用可能である。
次に本発明を図に基づいて詳細に説明する。本発明の実施例は次のように示されている：
第１図は本発明の装置の第１実施例を示し、
第２図は、第１図の詳細を示し、
第３図は、本発明の装置の第２の実施例の詳細を示し、
第４図は、第３図の詳細、即ち検査結果がビット・フェイル・マップの形で記憶されているメモリセルの第２の群の実施例を示し、
第５図は、第３図の詳細、即ち検査結果が圧縮された形で記憶されているメモリセルの第２の群の別の実施例を示し、
第６図は、検査すべき２つのメモリを有している本発明の別の実施例を示し、
第７図は、本発明の検査方法の実施例を示している。
第１図には、本発明の第１の実施例が示されている。集積回路１３に配置されているメモリ１０が示されている。このメモリは、メモリセル３と、メモリセル３の機能性の検査のための検査手段６とを有している。メモリセル３は行Ｒおよび列Ｃにおいてマトリクス形状に配置されている。行Ｒは、行デコーダＲＤＥＣを介して、また列Ｃは列デコーダＣＤＥＣを介してアドレッシング可能である。メモリセル３は、通例は１トランジスタ１コンデンサメモリセルとして実現されているＤＲＡＭメモリセルである。別の形式のメモリセルも使用することができる。
メモリセル３の一方の半部は群１にまとめられておりかつメモリセル３の他方の半部は第２の群２にまとめられている。
各図には、本発明にとって重要な構成要素のみが図示されている。それ故に、僅かな数のメモリセル３しか図示されていない。
集積回路１３は、更に、マイクロコントローラ１２を有している。マイクロコントローラはアドレスバス１を介してデコーダＲＤＥＣ，ＣＤＥＣに接続されている。マイクロコントローラ１２によってアドレスバス１４を介してアドレッシングされたメモリセル３は、データバス１５を介してコントローラ１２によって書き込み可能であるかまたはこれによって読み出すことができる。図示のメモリ１０は、専らコントローラ１２を介してアクセスすることができるが、集積回路１３の外部から直接アクセスすることができない埋め込みメモリである。コントローラ１２は集積回路１３の外部接続端子ＯＵＴに接続されており、これらを介してコントローラはその周囲と交信する。
検査手段６は同様にアドレスバス１４およびデータバス１５に接続されているので、これはアドレスバス１４を介してメモリセル３をアドレッシングすることができかつデータバス１５を介してデータをメモリセルに書き込みないしメモリセルから再び読み出すことができる。メモリセル３の機能検査の実施のために、検査手段６はテストデータ（例えば全部１または全部０）を第１の群１のすべてのメモリセル３に書き込む。引き続いて、検査手段６は第１の群１のメモリセル３を再び順次読み出しかつ読み出されたデータをその前に書き込まれたテストデータと比較する。第１図において、目標値と実際値との間のこの比較はコンパレータ５を用いて実施されることが示されている。この比較の結果、即ちコンパレータ５の出力信号は第１の群１のそれぞれのメモリセル３に対して、この実施例では第１の群１と同じ数のメモリセル３を有している第２の群２のそれぞれのメモリセルに記憶される。
本発明によれば更に、第１の群１のメモリセル３の検査後、第２の群２のメモリセル３に記憶された検査結果が検査手段６によって読み出されかつ集積回路１３の外部の接続端子ＯＵＴを介して集積回路の外部に送出される。集積回路１３の外部において、検査結果は検査回路１１を用いて更に評価されて、最終的に、メモリ１０が機能検査に合格したかまたは否かが確定される。
第２図には、第１図の第２の群２のメモリセル３が示されている。これらセルには、検査結果が検査手段６によってエントリされている。その際１は目標値と実際値との一致を示し、一方記憶された０は、目標値と実際値とが異なっていること、即ち第１の群１の相応のメモリセル３が欠陥があることを示している。第１の群１の相応のメモリセル３には第２の群２のメモリセル３が配属されているので（第４図ではこれらは貫通されたラインを有しているメモリセルである）、このようにして所謂ビット・フェイル・マップが作成されたのである。このマップから、第１の群１内の欠陥のあるメモリセルおよび無傷のメモリセル３の位置がわかる。
この実施例では、第１の群の欠陥のあるメモリセル３のアドレスのみが集積回路１３の外部に向かって検査回路１１に伝達される。これにより、伝送すべきデータ量の重要な冗長性を実現することができる。
第５図には、本発明の別の実施例が示されている。ここでは、第２の群２内に第３図に示されているようなビット・フェイル・マップはなくて、単に、列アドレスＣＡＤＲおよび行アドレスＲＡＤＲに区分されている、個々の欠陥のあるメモリセルのアドレスのみが記憶されている。普通、欠陥のあるメモリの数は無傷なメモリの数より著しく僅かであるので、この手法で、記憶すべき検査結果の圧縮が実現され、この場合、第２の群２のメモリセル３の数は、第１の群１のメモリ３の数より著しく僅かに選択することができる。ここでは、検査結果の出力の際、検査回路１１に伝達すべきデータ量も低減される。
第３図には、メモリ１０のメモリマトリクスの第２の実施例が示されているが、それは第１図のメモリマトリクスとは異なって付加的に、冗長メモリセルを有する行ＲＲおよび列ＲＣを有している。冗長行ＲＲおよび列ＲＣは冗長発生時に、メモリセル３の行Ｒないし列Ｃのいずれかをアドレスに応じて置換するために用いられる。そこで検査手段６は第１の群１のメモリセル３の機能検査を実施しかつ、その前に第３図に基づいて説明したように、検査結果を第２の群２のメモリＳＥ３に記憶する。付加的に、この実施例の検査手段６は第２の群２のメモリセル３に記憶されている検査結果の冗長度解析を実施する。冗長度解析の際に、メモリセルのどの行ないし列が冗長列ないし行の１つによって置換されるべきであるかが検出される。というのは、それらは、欠陥がある少なくとも１つのメモリセルを有しているからである。第４図には、第１の群１における所属の行および列が零によって示されている欠陥に基づいて冗長列ないし冗長行によって置換されるべきであるそれぞれの行およびそれぞれの列が矢印によってマーキングされている。上述の冗長度解析を実施するためのアルゴリズムは、ＤＲＡＭに対するメモリテスタに通例使用される従来の冗長度解析回路によって当業者には周知である。
第１図に図示の検査回路１１は、冗長度解析の結果を格納しておりかつ冗長線路ＲＲ，ＲＣのアドレッシングのための冗長度デコーダＲＲＤＥＣ，ＲＣＤＢＣおよびノーマルデコーダＤＲＥＣ，ＣＤＥＣにおけるヒューズエレメントのプログラミング（破線の矢印によって示されている）を実施する。
第２の群に記憶されている、第１の群の検査結果を格納している第４図では、欠陥のあるメモリセル３（一時記憶されている零によって特徴付けられている）を有する置換されるべきであるそれぞれの行Ｒおよび列Ｃが矢印によってマーキングされている。
第４図から、メモリセル３の第２の群２の別の実施例の別の特徴が更にわかる。それは、メモリセル３の一部（第４図では破線で示されている）がパリティビットの記憶のために用いられるということである。簡単にするために、行Ｒ当たり１つのパリティビットしか示されていない。パリティビット４は、同様に検査手段６によって第２の群２に記憶される。詳しくは、検査結果の記憶の期間に第２の群２の余っているメモリセル３に記憶される。その際パリティビット３は、例えばリード・ソロモンコードのような誤り訂正コードを用いて発生される。この種の誤り訂正コードの使用によって、検査手段６によって検査結果を後で読み出す際に、一時記憶の際にもしかして歪みを受けたかもしれない検査結果の検出および場合により訂正が可能になる。
第３図における実施例は第１図における実施例とは、ここでは、すべてが第１の群１と同じ数のメモリセルを有している、メモリセル３を有する３つの第２の群２がメモリ１０内に存在している点でも相異している。検査手段６はそれぞれの検査結果を第２の群２のそれぞれに記憶するので、検査結果はすべて３重に存在している。冗長度解析の経過中検査結果の出力の際または検査結果の評価の際、検査手段６は検査結果それぞれの３つすべてのコピーの比較を実施するので、検査結果の記憶の際に発生する誤りは検出されかつそれぞれの検査結果のコピーの中で最も多く現れる、検査結果の値が正しい検査結果として引き続き処理される。
第６図には、メモリセル３の第１の群１およびメモリセル３の第２の群２が異なったメモリ１０に配置されている、本発明の実施例が示されている。ここにも本発明は使用可能であるので、検査を実施する検査手段６は検査結果を記憶するための付加的なメモリを必要としない。
検査手段６は、既述の機能検査を実施するために相応のテストプログラムを処理するマイクロプロセッサによって実現されてもよいし、固定配線されたロジックによって実現されていてもよい。メモリにおける機能検査を実施するためのこれら２つの変形例の使用は、ビルド・イン・セルフ・テストを実施する当業者には周知である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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