(57)【特許請求の範囲】
【請求項１】
パラレルデータのビットを並べ替えるビット並べ替え手段を含む装置の信号パスを監視するパス監視方法において、該方法は、
前記ビット並べ替え手段でビットが並べ替えられる前のパラレルデータのデータ誤りを検出するためのデータ誤り検出情報を生成するデータ誤り検出情報生成工程と、
前記ビット並べ替え手段でビットが並べ替えられたパラレルデータのビット位相を検出するビット位相検出工程と、
該ビット位相検出工程で検出されたビット位相に基づいて、前記ビット並べ替え手段でビットが並べ替えられたパラレルデータからビット並べ替え前のパラレルデータを復元するパラレルデータ復元工程と、
該パラレルデータ復元工程で復元されたパラレルデータのデータ誤りを前記データ誤り検出情報に基づいて検出するデータ誤り検出工程とを含むことを特徴とするパス監視方法。
【請求項２】
請求項１に記載の方法において、前記ビット位相検出工程における前記ビット位相は、パラレルデータに含まれるフレーム同期パターンのビット位相であることを特徴とするパス監視方法。
【請求項３】
請求項１に記載の方法において、前記データ誤り検出情報生成工程におけるデータ誤り検出情報は、パリティビットであることを特徴とするパス監視方法。
【請求項４】
請求項１に記載の方法において、前記データ誤り検出情報生成工程におけるデータ誤り検出情報は、ビット並べ替え前のパラレルデータと同一内容のパラレルデータであることを特徴とするパス監視方法。
【請求項５】
パラレルデータのビットを並べ替えるビット並べ替え手段を含む装置の信号パスを監視するパス監視回路において、該回路は、
前記ビット並べ替え手段でビットが並べ替えられる前のパラレルデータのデータ誤りを検出するためのデータ誤り検出情報を生成するデータ誤り検出情報生成手段と、
前記ビット並べ替え手段でビットが並べ替えられたパラレルデータのビット位相を検出するビット位相検出手段と、
該ビット位相検出手段で検出されたビット位相に基づいて、前記ビット並べ替え手段でビットが並べ替えられたパラレルデータからビット並べ替え前のパラレルデータを復元するパラレルデータ復元手段と、
該パラレルデータ復元手段で復元されたパラレルデータのデータ誤りを前記データ誤り検出情報に基づいて検出するデータ誤り検出手段とを含むことを特徴とするパス監視回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、装置内において主信号の通過パスを監視するパス監視方法およびパス監視回路に関する。
【０００２】
【従来の技術】
データ伝送装置等では、通常、主信号が通過する装置内の配線パターン等を監視し（パス監視）、その故障に対して迅速に対処している。従来、このようなパス監視方法の一つとして、FTS （Filling Time Slot ）監視が知られている。このFTS 監視は、監視区間の始点において主信号の空きタイムスロットに特定のパターンを常時挿入し、終点においてそのパターンをチェックするものである。その他、一般的な誤り検出方法であるパリティチェック（Parity Check）やCRC （Cyclic Redundancy Check ）等をパス監視に用いることができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述の監視方法では、装置内にパラレルデータのビット並べ替え処理を実行する回路が含まれている場合には、このビット並べ替え処理によりFTS の特定パターンが変化したり、パリティチェックの演算結果が変化してしまうのでパス監視を行うことができず、装置内に非監視領域が存在してしまうという問題があった。
【０００４】
たとえば、SDH （Synchronous Digital Hierarchy ）方式の伝送路を終端処理する回路では、送信側では送信する８ビットパラレルデータをパラレル／シリアル変換回路によりシリアルデータに変換して伝送路に送出し、受信側では伝送路から受信したシリアルデータをシリアル／パラレル変換回路により８ビットパラレルデータに変換して出力している。この場合、受信側のシリアル／パラレル変換回路から出力される８ビットパラレルデータのビット位相は全くの任意であるため、バイト同期がとれていない場合には、ビット並べ替え処理を施すことによりバイト同期がとれた８ビットパラレルデータに変換していた。
【０００５】
ここで、ビット位相とは、着目するパラレルデータのビットがバイト同期がとれた状態におけるパラレルデータのビットを基準として、そこから何ビットずれているかを表すものである。図７は、８ビットパラレルデータのビット位相の例である。図７において、パターン７のD0[7:0] （D0[7] 〜D0[0] ）、D1[7:0] （D1[7] 〜D1[0] ）は、送信側のパラレル／シリアル変換回路に入力された前後する２つの８ビットパラレルデータである。このパラレルデータD0[7:0] 、D1[7:0] がパラレル／シリアル変換回路によりシリアルデータに変換され、伝送路を介して相手に送られ、そして、受信側のシリアル／パラレル変換回路により８ビットパラレルデータ（以下、受信側パラレルデータという）に変換されるものとする。
【０００６】
この受信側パラレルデータのビット位相は、バイト同期がとれている状態にある場合には、図７に示すパターン７に該当する。しかし、バイト同期がとれていない状態にある場合には、受信側パラレルデータのビットは後方に数ビットずれ、そのビット位相は、図７に示すパターン６〜パターン０の何れかに該当する。ここで、パターン６〜パターン０は、それぞれパラレルデータの各ビットがパターン７を基準として後方に１ビット、２ビット、３ビット、４ビット、５ビット、６ビット、７ビットずれた状態にある場合を示す。
【０００７】
受信側では、受信パラレルデータからフレーム同期回路によりフレーム同期パターンを検出し、そのフレーム同期パターンのビット位相がパターン７〜パターン０のいずれに該当するかを調べる。そして、フレーム同期パターンのビット位相がパターン６〜パターン０のいずれか該当する場合には、その該当するパターンに基づいて受信側パラレルデータがバイト同期がとれた状態のパラレルデータになるようにビット並べ替え処理を施す。
【０００８】
しかしながら、上述のように受信側パラレルデータにビット並べ替え処理を施した場合、パス監視のために挿入したFTS パターン等も変化してしまうのでFTS 等によるパス監視が不可能となり、装置内に非監視領域が存在するという問題があった。
【０００９】
本発明は、このような従来技術の問題を解決し、ビット並べ替え処理回路のパス監視ができるパス監視方法およびパス監視回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は上述の課題を解決するために、パラレルデータのビットを並べ替えるビット並べ替え手段を含む装置の信号パスを監視するパス監視方法において、この方法は、ビット並べ替え手段でビットが並べ替えられる前のパラレルデータのデータ誤りを検出するためのデータ誤り検出情報を生成するデータ誤り検出情報生成工程と、ビット並べ替え手段でビットが並べ替えられたパラレルデータのビット位相を検出するビット位相検出工程と、このビット位相検出工程で検出されたビット位相に基づいて、ビット並べ替え手段でビットが並べ替えられたパラレルデータからビット並べ替え前のパラレルデータを復元するパラレルデータ復元工程と、このパラレルデータ復元工程で復元されたパラレルデータのデータ誤りをデータ誤り検出情報に基づいて検出するデータ誤り検出工程とを含むことを特徴とする。
【００１１】
この場合、ビット位相検出工程におけるビット位相として、パラレルデータに含まれるフレーム同期パターンのビット位相を用いるのがよい。
【００１２】
また、データ誤り検出情報生成工程におけるデータ誤り検出情報として、パリティビットを用いるのがよい。
【００１３】
また、本発明は、パラレルデータのビットを並べ替えるビット並べ替え手段を含む装置の信号パスを監視する監視回路において、この回路は、ビット並べ替え手段でビットが並べ替えられる前のパラレルデータのデータ誤りを検出するためのデータ誤り検出情報を生成するデータ誤り検出情報生成手段と、ビット並べ替え手段でビットが並べ替えられたパラレルデータのビット位相を検出するビット位相検出手段と、このビット位相検出手段で検出されたビット位相に基づいて、ビット並べ替え手段でビットが並べ替えられたパラレルデータからビット並べ替え前のパラレルデータを復元するパラレルデータ復元手段と、このパラレルデータ復元手段で復元されたパラレルデータのデータ誤りをデータ誤り検出情報に基づいて検出するデータ誤り検出手段とを含むことを特徴とする。
【００１４】
【発明の実施の形態】
次に本発明の実施例を図面を用いて説明する。
【００１５】
図１は、本発明によるパス監視方法を適用したSTM フレーム同期回路の実施例を示すブロック図である。このSTM フレーム同期回路では、パラレルデータ102 のビットを並べ替えてパラレルデータ106 を出力する受信側STM フレーム同期回路12のパスをパリティチェックにより監視する。なお、このSTM フレーム同期回路は、SDH 伝送路における終端処理回路の一部を構成するものである。
【００１６】
図１において、外部からの受信シリアルデータ100 （主信号）は、高速インタフェース回路（HIF ）10に入力される。高速インタフェース回路10は、受信シリアルデータ100 を装置内のクロックに従って順次８ビットのパラレルデータ102 に変換する。たとえば、STM-1 （Synchronous Transfer Module level 1 ）モードのとき、ビットレートが155.52Ｍb/s のシリアルデータを順次８ビットのパラレルデータに変換する。
【００１７】
また、高速インタフェース回路10は、各パラレルデータ102 のデータ誤りを検出できる情報、たとえば、パリティビット104 を所定の手順に従って生成する。なお、データ誤りを検出できる情報としてパラレルデータ102 と同一内容のデータを用いた場合、照合により簡単にデータ誤りを検出できる。高速インタフェース回路10の出力は、受信側STM フレーム同期回路（STMR_SYNC ）12に接続されている。パラレルデータ102 およびパリティビット104 は、別々のルートで受信側STM フレーム同期回路12に入力される。
【００１８】
受信側STM フレーム同期回路12は、入力されるパラレルデータ102 からフレーム同期パターンを検出し、同期確立または同期はずれの処理を行う。本実施例では、主として、検出したフレーム同期パターンのビット位相が図７に示すパターン７からパターン０のいずれに該当するかを調べ、パターン６からパターン０のいずれかに該当する場合には、パラレルデータ102 のビット位相がパターン７に該当するようにビット並べ替え処理を行い、バイト同期のとれたパラレルデータ106 を生成する。
【００１９】
ただし、フレーム同期パターンのビット位相がパターン７に該当する場合には、パラレルデータ102 のビット並べ替えは行わない。なお、本実施例では、パラレルデータのビット位相を検出するするためにフレーム同期パターンを用いているが、パラレルデータのビット位相を検出できる情報がパラレルデータに含まれている場合には、その情報を用いてもよい。
【００２０】
また、受信側STM フレーム同期回路12は、検出したフレーム同期パターンのビット位相に対応するパターンを示すビット並べ替え情報110 を生成する。さらに、入力されるパリティビット104 に所定の遅延を与え、パラレルデータ106 と同じタイミングのパリティビット108 を生成する。受信側STM フレーム同期回路12の出力は、受信側STM デスクランブル回路（STMR_DSCR ）14に接続されている。パラレルデータ106 、パリティビット108 、ビット並べ替え情報110 は、別々のルートで受信側STM デスクランブル回路14に入力される。
【００２１】
図２は、上述の受信側STM フレーム同期回路12の一例を示すブロック図である。図２において、データラッチレジスタ（DLT1[7:0] 〜DLT5[7:0] ）20〜28は、たとえば、装置内のクロックに従って動作するD 型フリップフロップであり、直列に接続されている。そして、各レジスタの出力は、フレーム同期パターン検出回路（FPTNDET ）30に接続されている。したがって、高速インタフェース回路10から入力されるパラレルデータ102 は、データラッチレジスタ20〜28により順次１クロックシフトされ、データラッチレジスタ20〜28から５つのパラレルデータ120 〜128 が１クロック毎にフレーム同期パターン検出回路30に入力される。
【００２２】
STM-1 モードでは、たとえば、後方２段保護をとる場合、フレームのSOH （Section Over Head ）部分に挿入されている６バイトのA1、A1、A1、A2、A2、A2（以下、それぞれA1(1) 、A1(2) 、A1(3) 、A2(1) 、A2(2) 、A2(3) という）のうち４バイトのA1(2) 、A1(3) 、A2(1) 、A2(2) を同じバイトの位置で２回連続して検出することでフレーム同期をとっている。フレーム同期検出回路30は、入力されるパラレルデータ120 〜128 から上述のA1(2) 、A1(3) 、A2(1) 、A2(2) をフレーム同期パターンとして検出し、そのフレーム同期パターンのビット位相が図７のパターン７〜パターン０のいずれに該当するかを調べてそのパターンを表すビット位相情報130 を生成する。ここで、A1、A2のパターンは、それぞれF6、28（いずれも16進）である。
【００２３】
具体的には、フレーム同期検出回路30は、バイト同期がとれている状態にある場合、４バイトのパラレルデータ128 〜122 から４バイトのA1(2) 、A1(3) 、A2(1) 、A2(2) を検出することで同期パターンを検出することができる。この場合、フレーム同期パターンA1(2) 、A1(3) 、A2(1) 、A2(2) のビット位相は、図７のパターン７に該当する。しかし、バイト同期がとれていない状態にある場合には、パラレルデータ120 〜128 のビットは、バイト同期がとれている状態にある位置からずれているので、５バイトのパラレルデータ128 〜120 から４バイトのA1(2) 、A1(3) 、A2(1) 、A2(2) を検出することになる。
【００２４】
たとえば、パラレルデータ120 〜128 のビットが後方に１ビットずれている場合、パラレルデータ128 の２番目のビットからパラレルデータ120 の１番目のビットまでのビットからフレーム同期パターンである４バイトのA1(2) 、A1(3) 、A2(1) 、A2(2) を検出することでフレーム同期パターンを検出する。これにより、検出したフレーム同期パターンのビット位相が１ビット後方にずれていることが分かり、そのビット位相は図７のパターン６に該当する。
【００２５】
フレーム同期検出回路30は、検出したフレーム同期パターンのビット位相のパターンを表すビット位相情報130 を生成する。具体的には、ビット位相が図７に示すパターン７、６、５、４、３、２、１、０に該当するとき、80、40、20、10、08、04、02、01（いずれも16進）を示すビット位相情報130 を生成する。なお、ビット位相情報130 は、フレーム同期パターンが検出された時のみ出力され、それ以外では00が出力される。フレーム同期検出回路30の出力はビット位相情報保持レジスタ（FPTNDET_LT[7:0] ）32に接続されており、ビット位相情報130 はビット位相情報保持レジスタ32に入力される。
【００２６】
ビット位相情報保持レジスタ32は、たとえばD 型フリップフロップであり、入力されるビット位相情報130 を取り込み、これをビット位相情報132 として出力する。ビット位相情報保持レジスタ32の出力はビット並べ替え情報保持レジスタ（OCTSEL[7:0] ）34に接続されており、ビット位相情報132 はビット並べ替え情報保持レジスタ34に入力される。
【００２７】
ビット並べ替え情報保持レジスタ34は、たとえばホールド機能付きのD 型フリップフロップであり、所定の条件が満たされたとき入力されるビット位相情報132 を取り込んで保持し、保持している情報をビット並べ替え情報134 として出力する。なお、ビット並べ替え情報保持レジスタ34の出力は、フレーム同期パターンが検出されていないときは00となっている。ビット並べ替え情報保持レジスタ34の出力はビット並べ替え情報出力レジスタ（OCTSELO[7:0]）36およびビット並べ替え回路（OCTLINE ）38に接続されており、ビット並べ替え情報134 はビット並べ替え情報出力レジスタ36およびビット並べ替え回路38に入力される。
【００２８】
また、前述のデータラッチレジスタ22、24の出力はビット並べ替え回路38に接続されており、パラレルデータ122 、124 はビット並べ替え回路38に入力される。ビット並べ替え回路38は、ビット並べ替え情報保持レジスタ34からビット並べ替え情報134 が入力された時、パラレルデータ122 、124 を順次取り込み、ビット並べ替え情報134 が示す値に基づいてビットの並べ替えを行い、パラレルデータ136 を生成する。具体的には、ビット並べ替え情報134 が80を示す場合、フレーム同期パターンのビット位相は図７のパターン７に該当するので、パラレルデータ122 、124 にビットずれが生じていない。この場合、ビット並べ替え回路38は、ビット並べ替え処理を実行することなく、入力されたパラレルデータ124 をそのままパラレルデータ136 として出力する。
【００２９】
しかし、たとえば、ビット並べ替え情報134 が08を示す場合、フレーム同期パターンのビット位相は図７のパターン３に該当するので、パラレルデータ122 、124 のビットはバイト同期がとれている状態の場合（パターン７）に比べて後方に４ビットずれている。この場合、ビット並べ替え回路38は、パラレルデータ124 の下位４ビットを取り出してパラレルデータ136 の上位４ビットとし、パラレルデータ122 の上位４ビットを取り出してパラレルデータ136 の下位４ビットとし、バイト同期がとれたパラレルデータ136 を生成する。フレーム同期パターンのビット位相が他のパターンの場合にも、同様にしてバイト同期がとれたパラレルデータ136 を生成する。
【００３０】
ビット並べ替え回路38の出力はデータ出力レジスタ（DO[7:0] ）40に接続されており、パラレルデータ136 はデータ出力レジスタ40に入力される。データ出力レジスタ40は、たとえばD 型フリップフロップであり、入力されるパラレルデータ136 を取り込み、これをパラレルデータ106 として出力する。このパラレルデータ106 は、図１の受信側STM デスクランブル回路14に入力される。
【００３１】
また、ビット並べ替え情報出力レジスタ36は、たとえばD 型フリップフロップであり、入力されるビット並べ替え情報134 を取り込み、この情報をビット並べ替え情報110 として出力する。なお、このビット並べ替え情報110 は、フレーム同期パターン検出後、データ出力レジスタ40から最初のパラレルデータが出力される時、それに合わせて出力される。ビット並べ替え情報110 は、図１の受信側STM デスクランブル回路14に入力される。
【００３２】
パリティビットシフトレジスタ42〜46は、たとえばD 型フリップフロップであり、図１の高速インタフェース回路10から入力されるパリティビット104 を順次シフトして３クロック遅延させ、これをパリティビット108 として対応するパラレルデータ106 と同じタイミングで出力する。このパリティビット108 は、図１の受信側STM デスクランブル回路14に入力される。
【００３３】
図１に戻って、受信側STM デスクランブル回路14は、主として、送信側から送られてくるスクランブル処理された（ただし、フレーム同期パターンが含まれるSOH の１行目は除く）データをデスクランブル処理する回路である。図３は、この受信側STM デスクランブル回路14に含まれるパリティチェック部の一例を示すブロック図である。このパリティチェック部50は、受信側STM フレーム同期回路12から出力されるパラレルデータ106 を取り込んでビット並べ替え処理が施される前のパラレルデータを復元し、受信側STM フレーム同期回路12から出力されるパリティビット108 を用いてパリティチェックを行うことにより、受信側STM フレーム同期回路12における主信号パスを監視する。
【００３４】
図３において、受信側STM フレーム同期回路12から入力されるパラレルデータ106 は、そのままパラレルデータ112 として外部に出力されると共にデータ遅延レジスタ（DI_LT[7:0]）52およびパリティチェック回路56に入力される。データ遅延レジスタ52は、たとえばD 型フリップフロップであり、入力されたパラレルデータ106 を１クロック遅延させ、これをパラレルデータ150 として出力する。データ遅延レジスタ52の出力はパリティチェック回路56に接続されており、パラレルデータ150 はパリティチェック回路56に入力される。
【００３５】
受信側STM フレーム同期回路12から入力されるパリティビット108 、ビット並べ替え情報110 は、それぞれパリティビット遅延レジスタ54、パリティチェック回路56に入力される。パリティビット遅延レジスタ54は、たとえばD 型フリップフロップであり、パリティビット108 を取り込んで１クロック遅延させ、これをパリティビット152 として出力する。パリティビット遅延レジスタ54はパリティチェック回路56に接続されており、パリティビット152 はパリティチェック回路56に入力される。
【００３６】
パリティチェック回路56は、パラレルデータ106 、150 のビットを、ビット並べ替え情報110 に基づいて並べ替え、受信側STM フレーム同期回路12でビット並べ替え処理が施される前のパラレルデータを復元する。たとえば、ビット並べ替え情報110 が08を示す場合、ビット並べ替え前におけるパラレルデータのビット位相は、図７のパターン３に該当する。そこで、パラレルデータ150 の下位４ビットを取り出して復元パラレルデータの上位４ビットに、パラレルデータ106 の上位４ビットを取り出して復元パラレルデータの下位４ビットとし、ビット並べ替え前のパラレルデータを復元する。ただし、ビット並べ替え情報110 が80を示す場合、ビット並べ替え前におけるパラレルデータのビット位相は、図７のパターン７に該当する。この場合、パリティチェック回路56は、パラレルデータ150 を復元パラレルデータとする。
【００３７】
次いで、パリティチェック回路56は、パリティビット152 を用いて復元パラレルデータについてパリティチェックを行う。そして、そのチェック結果が予め定められた値と一致する場合には、パラレルデータ102 と復元パラレルデータの内容が同じであるのでデータ受信側STM フレーム同期回路12における主信号パスに故障がないと判断する。
【００３８】
しかし、そのチェック結果が予め定められた値と一致しない場合には、受信側STM フレーム同期回路12における主信号パスに故障が発生したと判断し、パリティ誤り発生信号154 を生成する。なお、パリティビットに替えてパラレルデータ102 と同じ内容のパラレルデータが用いられる場合には、このパラレルデータと復元パラレルデータとを照合することによりデータ誤りの有無を検出することができる。
【００３９】
パリティチェック回路56の出力はパリティ誤り警報出力レジスタ（ALM_PTY0）58に接続されており、パリティ誤り発生信号154 はパリティ誤り警報出力レジスタ（ALM_PTY0）58に入力される。パリティ誤り警報出力レジスタ58は、たとえばD 型フリップフロップであり、入力されるパリティ誤り発生信号154 を取り込み、これをパリティ誤り警報114 として外部に出力する。
【００４０】
次に、図１に示すSTM フレーム同期回路の動作を説明する。高速インタフェース回路10では、外部から入力される受信シリアルデータ100 を装置内のクロックに従って順次８ビットのパラレルデータ102 に変換し、これを受信側STM フレーム同期回路12に出力する。また、高速インタフェース回路10では、生成した各パラレルデータ102 に対するパリティビット104 を所定の手順に従って生成し、パラレルデータ102 とは別ルートで受信側STM フレーム同期回路12に出力する。
【００４１】
受信側STM フレーム同期回路12では、高速インタフェース回路10から出力されるパラレルデータ102 を取り込み、ビット並べ替え処理を施すことによりバイト同期のとれたパラレルデータ106 を生成して受信側STM デスクランブル回路14に出力する。まず、バイト同期がとれている状態における受信側STM フレーム同期回路12の動作を説明する。図４は、バイト同期がとれている状態におけるフレーム同期パターン（STM-1 モード）の検出動作を示すタイミングチャートである。
【００４２】
図４において、CLK はクロックであり、装置内の各回路はこのクロックに従って動作する。また、パラレルデータ102 のビット位相は、図７のパターン７に該当し、バイト同期がとれている状態にある。受信側STM フレーム同期回路12に入力されたパラレルデータ102 は、データラッチレジスタ20〜28により１クロックずつ順次遅延され、データラッチレジスタ20〜28からパラレルデータ120 〜128 が１クロック毎にフレーム同期パターン検出回路30に入力される。なお、パラレルデータ122 、124 はビット並べ替え回路38にも入力される。
【００４３】
図４に示すように、このパラレルデータ102 としてA1(1) 、A1(2) 、A1(3) 、A2(1) 、A2(2) 、A2(3) を含むパラレルデータ102 が順次が入力された場合、データラッチレジスタ28からパラレルデータ128 としてA1(2) が出力される時、データラッチレジスタ26〜22からそれぞれパラレルデータ126 〜122 としてA1(3) 、A2(1) 、A2(2) が出力され、フレーム同期パターン検出回路30に入力される。フレーム同期パターン検出回路30では、このパラレルデータ128 〜122 からフレーム同期パターンA1(2) 、A1(3) 、A2(1) 、A2(2) を検出する。
【００４４】
次いで、フレーム同期パターン検出回路30では、検出したフレーム同期パターンのビット位相が図７に示すパターン７〜パターン０のいずれに該当するかを調べる。この場合、たとえば、A1(2) の全ビットはすべてパラレルデータ128 に含まれておりビットずれはないので、フレーム同期パターンのビット位相はパターン７に該当する。そこで、フレーム同期パターン検出回路30では、パターン７に対応する80を示すビット位相情報130 を生成し、ビット位相情報保持レジスタ32に出力する。なお、たとえば、後方２段保護の装置では、同じバイト位置でA1(2) 、A1(3) 、A2(1) 、A2(2) のパターンが連続して２回検出されたときフレーム同期が確立されたものとしている。
【００４５】
ビット位相情報保持レジスタ32では、このビット位相情報130 をビット位相情報132 としてビット並べ替え情報保持レジスタ34に出力する。ビット並べ替え情報保持レジスタ34では、このビット位相情報132 が示す80を保持し、この80を示すビット並べ替え情報134 を生成してビット並べ替え情報出力レジスタ36およびビット並べ替え回路38に出力する。なお、ビット並べ替え情報保持レジスタ34では、この80をフレーム同期がとれなくなったと判断されるまで保持する。
【００４６】
ビット並べ替え回路38では、ビット並べ替え情報保持レジスタ34からビット並べ替え情報134 が与えられたとき、その情報が示す値に基づいてデータラッチレジスタ22、24から入力されるパラレルデータ122 、124 についてビット並べ替え処理を開始する。しかし、この場合、ビット並べ替え情報134 は80を示しているので、ビットの並べ替え処理は行わずにパラレルデータ124 をパラレルデータ136 としてデータ出力レジスタ40に出力する。以後、ビット並べ替え回路38では、ビット並べ替え情報134 が80を示している期間中、パラレルデータ124 をパラレルデータ136 としてデータ出力レジスタ40に出力する。
【００４７】
データ出力レジスタ40では、ビット並べ替え回路38から出力されるパラレルデータ136 を取り込み、これをパラレルデータ106 として受信側STM デスクランブル回路14に出力する。図４では、ビット並べ替え情報134 が80となってから１クロック後に、データ出力回路40からパラレルデータ106 としてA2、J0、0H7 、OH8 、DA1 、....が順次出力されている。また、ビット並べ替え情報出力レジスタ36では、ビット並べ替え情報保持レジスタ34から出力されるビット並べ替え情報134 を取り込み、これをビット並べ替え情報110 として出力する。このビット並べ替え情報110 は、データ出力レジスタ40から最初にA2が出力される時それに合わせて受信側STM デスクランブル回路14に出力される。
【００４８】
次に、バイト同期がとれていない状態における受信側STM フレーム同期回路12の動作を説明する。図５は、バイト同期がとれていない状態におけるフレーム同期パターンの検出動作を示すタイミングチャートである。なお、図５では、高速インタフェース回路10から入力されるパラレルデータ102 は、ビット位相が後方に４ビットずれ、そのビット位相は図７のパターン３に該当するものとする。たとえば、パラレルデータ102 として入力されるD0[7:0] の下位４ビット（D0[3:0] ）とD1[7:0] の上位４ビット（D1[7:4] ）がビットずれがない場合のパラレルデータに相当する。
【００４９】
この場合、A1(1) 、A1(2) 、A1(3) 、A2(1) 、A2(2) 、A2(3) は、それぞれ２つのパラレルデータに４ビットずつ分散されている。したがって、データラッチレジスタ28からA1(2) の上位４ビットを含むパラレルデータ128 が出力される時、データラッチレジスタ26からはA1(2) の下位４ビットとA1(3) の上位４ビットを含むパラレルデータ126 が、データラッチレジスタ24からはA1(3) の下位４ビットとA2(1) の上位４ビットを含むパラレルデータ124 が、データラッチレジスタ22からはA2(1) の下位４ビットとA2(2) の上位４ビットを含むパラレルデータ122 が、データラッチレジスタ20からはA2(2) の下位４ビットを含むパラレルデータ120 がそれぞれ出力され、フレーム同期パターン検出回路30に入力される。
【００５０】
フレーム同期パターン検出回路30では、このパラレルデータ120 〜128 からフレーム同期パターンであるA1(2) 、A1(3) 、A2(1) 、A2(2) を検出する。そして、検出したフレーム同期パターンのビット位相が図７に示すパターン７〜パターン０のいずれに該当するかを調べる。この場合、パラレルデータ128 にはA1(2) の上位４ビットが含まれているので、検出したフレーム同期パターンのビット位相はパターン３に該当する。
【００５１】
そこで、フレーム同期パターン検出回路30では、パターン３に対応する08を示すビット位相情報130 を生成し、これをビット位相情報保持レジスタ32に出力する。ビット位相情報保持レジスタ32では、このビット位相情報130 を取り込み、08を示すビット位相情報132 を生成してビット並べ替え情報保持レジスタ34に出力する。ビット並べ替え情報保持レジスタ34では、このビット位相情報132 を取り込み、08を示すビット並べ替え情報134 を生成してビット並べ替え回路38に出力する。
【００５２】
ビット並べ替え回路38では、ビット並べ替え情報134 が08を示しているので、パラレルデータ122 、124 をバイト同期がとれた状態におけるパラレルデータに変換するためのビット並べ替え処理を行う。たとえば、図５に示すようにパラレルデータ102 としてD0[7:0] 、D1[7:0] 、D2[7:0] 、....が入力された場合において、ビット並べ替え回路38にパラレルデータ124 としてD0[7:0] が入力される時、パラレルデータ122 としてD1[7:0] が入力され、パラレルデータ124 としてD1[7:0] が入力される時、パラレルデータ122 としてD2[7:0] が入力され、以下同様にして、隣り合う２つのパラレルデータが順次入力される。
【００５３】
ビット並べ替え回路38では、08を示すビット並べ替え情報134 が入力されると、パラレルデータ122 、124 のビットが後方に４ビットずれていると判断してビット並べ替え処理を行う。たとえば、パラレルデータ124 、122 としてそれぞれD0[7:0] 、D1[7:0] が入力された場合、D0[7:0] の下位４ビット（D0[3:0] ）を上位４ビットとし、D1[7:0] の上位４ビット（D1[7:4] ）を下位４ビットするパラレルデータ136 （D0[3:0],D1[7:4] ）を生成する。このパラレルデータ136 のビット位相は、バイト同期がとれた状態におけるパターン７に該当する。他のパラレルデータについても同様にしてビット並べ替え処理を行う。
【００５４】
ビット並べ替え回路38で生成されたパラレルデータ136 は、データ出力レジスタ40に取り込まれ、パラレルデータ106 として受信側STM デスクランブル回路14に出力される。なお、パリティビット104 は、対応するパラレルデータ106 の遅延に合わせて３クロック遅延されパリティビット108 として受信側STM デスクランブル回路14に出力される。
【００５５】
受信側STM デスクランブル回路14では、受信側STM フレーム同期回路12から入力されるパラレルデータ106 、パリティビット108 、およびビット並べ替え情報110 に基づいてパリティチェック処理を行う。図６は、このパリティチェック処理を示すタイミングチャートである。
【００５６】
入力されたパラレルデータ106 は、図３のデータ遅延レジスタ52とパリティチェック回路56に入力される。データ遅延レジスタ52に入力されたパラレルデータ106 は１クロック遅延され、パラレルデータ150 としてパリティチェック回路56に入力される。したがって、パリティチェック回路56には隣り合う２つのパラレルデータ106 、150 が入力される。また、入力されたパリティビット108 は、パリティビット遅延レジスタ54により１クロック遅延され、パリティビット152 としてパリティチェック回路56に入力される。これにより、パリティビット152 は、パリティチェックの対象となるパラレルデータに同期する。
【００５７】
パリティチェック回路56では、パリティチェックを行い、データ誤りを検出したときはデータ誤り検出信号154 を出力する。具体的には、入力されたビット並べ替え情報110 が示す値を調べる。そして、ビット並べ替え情報110 が80を示す場合には、入力されるパラレルデータ106 は受信側STM フレーム同期回路12においてビット並べ替え処理が施されていないので、このパラレルデータ106 とパリティビット遅延レジスタ54からのパリティビット152 とによりパリティチェックを行い、データ誤りの有無を調べる。
【００５８】
しかし、ビット並べ替え情報110 が80以外の値を示す場合には、パラレルデータ106 、150 は、受信側STM フレーム同期回路12においてビット並べ替え処理が施されており、そのままではパリティチェックビット152 の値を使用することができない。そこで、パリティチェック回路56では、パラレルデータ106 、150 によりビット並べ替え処理が施される前のパラレルデータを復元する。
【００５９】
たとえば、図６に示すようにパラレルデータ106 として（DY[3:0],DZ[7:4] ）、（DZ[3:0],D0[7:4] ）、（D0[3:0],D1[7:4] ）、....が入力され、パリティビット108 としてPZ、P0、P1、....が入力され、ビット並べ替え情報110 として08が入力された場合を考える。パラレルデータ106 としての（D0[3:0],D1[7:4] ）に着目すると、この（D0[3:0],D1[7:4] ）がパリティチェック回路56に入力される時、パラレルデータ150 として（DZ[3:0],D0[7:4] ）が、パリティビット152 としてP0がぞれぞれパリティチェック回路56に入力される。
【００６０】
ビット並べ替え情報110 は、この場合、08を示しているので、ビット並べ替え処理が施される前のパラレルデータのビット位相は、図７のパターン３に該当する。そこで、パリティチェック回路56では、パラレルデータ106 としての（D0[3:0],D1[7:4] ）から上位の４ビット（D0[3:0] ）を取り出し、パラレルデータ150 としての（DZ[3:0],D0[7:4] ）から下位の４ビット（D0[7:4] ）を取り出して、D0[7:4] を上位４ビット、D0[3:0] を下位４ビットとするパラレルデータを生成する。これによりビット並べ替え前のパラレルデータD0[7:0] が復元される。
【００６１】
ビット並べ替え情報110 がパターンｍ（ｍ＝６〜０）を示す場合には、同様にして、パラレルデータ106 の上位（m+1 ）ビットを下位（m+1 ）ビットとし、パラレルデータ150 の下位（7-m ）ビットを上位（7-m ）ビットとするパラレルデータを生成してビット並べ替え前のパラレルデータを復元する。次いで、パリティチェック回路56では、復元したパラレルデータD0[7:0] のパリティビットと、その時パリティビット遅延レジスタ54から入力されるパリティビットP0とによりパリティチェックを行い、データ誤りの有無を調べる。
【００６２】
データ誤りが検出されると、受信側STM フレーム同期回路12における主信号パスに故障が生じたものと判断される。パリティチェック回路56では、データ誤り検出信号154 をパリティ誤り警報出力レジスタ58に出力する。パリティ誤り警報出力レジスタ58では、このデータ誤り検出信号154 を取り込み、パリティ誤り警報114 を外部に出力する。外部では、このパリティ誤り警報114 により受信側STM フレーム同期回路12における主信号パスの故障を知ることができる。図６は、ビット並べ替え前のパラレルデータD3[7:0] にデータ誤り（ERR ）が検出され、１クロック後にパリティ誤り警報114 が出力された場合を示す。
【００６３】
なお、本実施例では、本発明によるパス監視方法をSTM-1 モードのフレーム同期回路に適用した場合ついて説明したが、STM-0 、STM-N モードのフレーム同期回路やその他の同様なビット並べ替え回路を含む回路にも適用可能である。
【００６４】
【発明の効果】
以上述べたように本発明によれば、ビット並べ替え回路によりビットが並べ替えられたパラレルデータからビット並べ替え前の元のパラレルデータを復元し、この復元したパラレルデータについて、ビット並べ替え前のパラレルデータのパリティビットを用いてパリティチェックを行っているので、ビット並べ替え回路を含む装置のパス監視を行うことができる。
【図面の簡単な説明】
【図１】本発明によるパス監視方法を適用したSTM フレーム同期回路の一例を示すブロック図である。
【図２】図１に示すSTM フレーム同期回路における受信側STM フレーム同期回路の一例を示すブロック図である。
【図３】図１に示すSTM フレーム同期回路における受信側STM デスクランブル回路の一例を示すブロック図である。
【図４】図２に示す受信側STM フレーム同期回路のバイト同期がとれている状態における動作を示すタイミングチャートである。
【図５】図２に示す受信側STM フレーム同期回路のバイト同期がとれていない状態における動作を示すタイミングチャートである。
【図６】図３に示す受信側STM デスクランブル回路に含まれるパリティチェック部の動作を示すタイミングチャートである。
【図７】８ビットパラレルデータのビット位相を示す図である。
【符号の説明】
10  高速インタフェース回路
12  受信側STM フレーム同期回路
14  受信側STM デスクランブル回路
20、22、24、26、28  データラッチレジスタ
30  フレーム同期パターン検出回路
32  ビット位相情報保持レジスタ
34  ビット並べ替え情報保持レジスタ
36  ビット並べ替え情報出力レジスタ
38  ビット並べ替え回路
40  データ出力レジスタ
42、44、46  パリティビットシフトレジスタ
52  データ遅延レジスタ
54  パリティビット遅延レジスタ
56  パリティチェック回路
58  パリティ誤り警報出力レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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