(57)【特許請求の範囲】
【請求項１】
階層化ワードデコードによりワード選択を行う半導体記憶装置であって、
コラムブロック毎に設けられるサブワード線と、
現在アクセスするローアドレスと次にアクセスするローアドレスとが異なる第１の場合には現在アクセスするコラムアドレスに対応する一つのコラムブロックを選択し、現在アクセスするローアドレスと次にアクセスするローアドレスとが同一である第２の場合には全てのコラムブロックを選択する制御回路と、
選択されたコラムブロックに於て該サブワード線を選択活性化するサブワードデコーダを含み、
前記制御回路は、前記第２の場合に、前記一つのコラムブロックをまず選択し、その後所定時間経過した後に前記全てのコラムブロックを選択することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、入力コマンドが、前記第１の場合のローアクセスを指示する第１のコマンドと前記第２の場合のローアクセスを指示する第２のコマンドとの何れであるかを判断するコマンド解読回路と、該第１の場合に前記一つのコラムブロックを選択するコラムブロック選択回路と、該第２の場合に前記全てのコラムブロックを選択する全選択回路を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、入力コマンドが、前記第１の場合のローアクセスを指示する第１のコマンドと前記第２の場合のローアクセスを指示する第２のコマンドとの何れであるかを判断するコマンド解読回路と、該第１の場合及び該第２の場合に前記一つのコラムブロックを選択するコラムブロック選択回路と、該第２の場合に該一つのコラムブロックが選択されてから所定時間後に前記全てのコラムブロックを選択する全選択回路を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記制御回路は、ローアドレスを保持するラッチと、該ラッチに保持される前回アクセスしたローアドレスと現在入力される現在アクセスするローアドレスとを比較して、両者が同一で有るか否かを判定する比較回路を含むことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、詳しくは階層化ワードデコーダ方式を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
階層化ワードデコーダ方式とは、ワード選択を行うためのワード線を、メインワード線及びサブワード線に階層化したものである。通常ワード線材料はポリシリコンであるが、ポリシリコンは配線材料としては抵抗が高く信号遅延が大きくなるため、平行して配置したアルミ配線とポリシリコンのワード線とを適当な間隔でコンタクトさせ、ワード線の抵抗を下げることが行われる。しかし集積度が増すと配線間隔が狭くなり、アルミ配線をポリシリコン配線と同じピッチでパターニングすることが困難になる。階層化ワードデコーダ方式は、このような問題点を克服するために採用されるものであり、ポリシリコンからなるワード線を遅延が許せる程度まで分割してサブワード線とし、メインワード線にはアルミ配線を用いることで遅延をなくすものである。
【０００３】
図１０は、従来の階層化ワードデコーダ方式のワード線構造を示す図である。メインワードデコーダ２０１は、ローアドレスをデコードして、複数のメインワード線２１３から一本を選択してＨＩＧＨにする。メインワード線２１３の配線層とは別の配線層に、各メインワード線２１３に対して４本のサブワード線２１４が配置される。４本のサブワード線２１４は、４種類のサブワードデコーダ２０９乃至２１２に接続される。各種類のサブワードデコーダ２０９乃至２１２は、メインワード線２１３に直交する方向に一列に並んで、メインワード線２１３と同一の個数だけ配置される。
【０００４】
サブワードデコーダ選択回路２０３は、サブワードデコーダ選択線２１５を介して、４種類のサブワードデコーダ２０９乃至２１２のうちの１種類を選択する。サブワードデコーダ２０９乃至２１２は、選択されると、メインワード線２１３をサブワード線２１４に接続する。従って、メインワードデコーダ２０１によって選択された一本のメインワード線に於てのみ、サブワードデコーダ選択回路２０３によって選択された一本のサブワード線２１４がＨＩＧＨになる。これによって階層的なワード選択が可能になる。例えば読みだし動作の場合には、選択されたワードに対応する複数のメモリセル配列２０７のデータが、複数のセンスアンプブロック２０４のセンスアンプ列に読み込まれる。
【０００５】
メモリセル配列２０７は、図に示されるようにコラム方向（図横方向）に複数のコラムブロックに分割して配置されると共に、ロー方向（図縦方向）にも複数のローブロックに分割して配置される。図１０は、一つのローブロックの構成を示すものであり、ローブロック選択回路２０２が当該ローブロックのセンスアンプブロック２０４を駆動することによって、当該ローブロックが選択される。一般的に、選択されたローブロックに対しては、全てのセンスアンプブロック２０４が駆動される。
【０００６】
上記動作がＲＡＳ（row address strobe）系動作であり、これに続いてＣＡＳ（column address strobe ）系の動作が行われて、データが最終的に半導体記憶装置から読み出される。即ちコラムデコーダ２１７が、複数のコラム選択線２１８から、指定されたコラムアドレスに対応するコラム選択線２１８を選択活性化する。選択されたコラム選択線２１８に対応して、センスアンプブロック２０４のセンスアンプが選択され、そのセンスアンプからデータが読み出される。
【０００７】
【発明が解決しようとする課題】
半導体記憶装置に於ては、動作の高速化をはかると共に、消費電流を可能なかぎり低減することが望ましい。この要求に応えるために、ローアクセスを実行する時点までにコラムアドレスを取り込んで於て、特定のコラムアドレスのコラムブロックに対してのみセンスアンプを駆動することが考えられる。
【０００８】
図１１は、階層化ワードデコーダ方式に於てコラムブロックを選択活性化する構成を示す。
図１１の構成では、複数のセンスアンプブロック２０４の全てを駆動するのではなく、指定されたコラムアドレスに対応する一つのセンスアンプブロック２０４のみを動作させる。コラムブロック選択回路２０８が、この目的のために設けられるものである。
【０００９】
ローアクセス時には既にコラムアドレスを読み込んでおいて、選択されたコラムアドレスに対応して、特定のコラムブロックをコラムブロック選択回路２０８が選択する。コラムブロック選択回路２０８からのコラムブロック選択線２１６は、センスアンプ制御回路２０５及びサブワードデコーダ制御回路２０６に供給される。センスアンプ制御回路２０５は、ローブロック選択回路２０２によって選択されたローブロックに於て、コラムブロック選択回路２０８によって選択されたコラムブロックのセンスアンプブロック２０４のみを駆動する。またサブワードデコーダ制御回路２０６は、コラムブロック選択回路２０８によって選択されたコラムブロックに於てのみ、サブワードデコーダ選択回路２０３からの選択信号をサブワードデコーダ２０９乃至２１２に供給する。
【００１０】
このようにして、選択されたローブロックに於て、選択されたコラムブロックに対してのみメモリセル配列２０７のデータアクセスを行い、選択されたコラムブロックに対してのみセンスアンプブロック２０４を駆動することが出来る。これによって、ＲＡＳ系動作に関わる回路の駆動負担を軽くしてＲＡＳ系動作の高速化を可能にすると共に、消費電力を削減することが出来る。
【００１１】
しかしながら図１１のようにコラムブロック単位でＲＡＳ系動作を実行すると、ＣＡＳ系動作の速度に制限が加えられることになる。図１０の構成に於ては、全てのコラムブロックに対してサブワード線２１４を選択活性化すると共に、全てのコラムブロックに対してセンスアンプブロック２０４を駆動する。この場合、連続してアクセスするアドレスが同一のローアドレスである限り、コラム選択線２１８を順次選択活性化することで、異なるコラムアドレスのデータを連続的にセンスアンプブロック２０４から読みだすことが出来る。それに対して図１１の構成に於ては、各コラムブロックのデータを読みだす度に、メインワード線２１３及びサブワード線２１４の選択活性化を行うことになる。即ち、同一ローアドレスをアクセスする場合であっても、毎回ＲＡＳ系の動作を実行することになる。
【００１２】
従って、コラムブロック毎にアクセスすることでＲＡＳ系動作の速度を上げても、図１１の構成ではコラムブロックをアクセスする度にＲＡＳ系動作を実行する必要があるために、同一のローアドレスをアクセスする場合には、ＲＡＳ系動作及びＣＡＳ系動作を含めた全体の動作速度が図１０の構成の場合よりも低下してしまう。
【００１３】
従って本発明の目的は、半導体記憶装置に於てコラムブロック毎のアクセスを行うことで消費電力の削減をはかると共に、全体の動作速度の向上をはかることである。
【００１４】
【課題を解決するための手段】
請求項１の発明に於ては、階層化ワードデコードによりワード選択を行う半導体記憶装置は、コラムブロック毎に設けられるサブワード線と、現在アクセスするローアドレスと次にアクセスするローアドレスとが異なる第１の場合には現在アクセスするコラムアドレスに対応する一つのコラムブロックを選択し、現在アクセスするローアドレスと次にアクセスするローアドレスとが同一である第２の場合には全てのコラムブロックを選択する制御回路と、選択されたコラムブロックに於て該サブワード線を選択活性化するサブワードデコーダを含み、前記制御回路は、前記第２の場合に、前記一つのコラムブロックをまず選択し、その後所定時間経過した後に前記全てのコラムブロックを選択することを特徴とする。
【００１５】
上記発明に於ては、連続してアクセスするローアドレスが同一である場合には、全てのコラムブロックを選択して対応するサブワード線を活性化させる。従って、ＲＡＳ系動作を一度行うだけで、同一のローアドレス上で異なるコラムアクセスを連続してアクセスすることが可能となり、動作速度を向上させることが出来る。また連続してアクセスするローアドレスが同一である場合には、全てのコラムブロックを選択して対応するサブワード線を活性化させるが、最初にアクセスするコラムブロックに対してだけはサブワード線を先に活性化させておく。従って、ＲＡＳ系動作を一度行うだけで、同一のローアドレス上で異なるコラムアクセスを連続してアクセスすることが可能となるだけでなく、回路負荷が小さいために最初のサブワード線を高速に立ち上げることが可能であり、動作速度を向上させることが出来る。
【００１６】
請求項２の発明に於ては、請求項１記載の半導体記憶装置に於て、前記制御回路は、入力コマンドが、前記第１の場合のローアクセスを指示する第１のコマンドと前記第２の場合のローアクセスを指示する第２のコマンドとの何れであるかを判断するコマンド解読回路と、該第１の場合に前記一つのコラムブロックを選択するコラムブロック選択回路と、該第２の場合に前記全てのコラムブロックを選択する全選択回路を含むことを特徴とする。
【００１７】
上記発明に於ては、ローアクセスを指示するコマンドを２種類設けることによって、連続してアクセスするローアドレスが同一の場合と異なる場合とを判断することが出来る。
【００１９】
請求項３の発明に於ては、請求項１記載の半導体記憶装置に於て、前記制御回路は、入力コマンドが、前記第１の場合のローアクセスを指示する第１のコマンドと前記第２の場合のローアクセスを指示する第２のコマンドとの何れであるかを判断するコマンド解読回路と、該第１の場合及び該第２の場合に前記一つのコラムブロックを選択するコラムブロック選択回路と、該第２の場合に該一つのコラムブロックが選択されてから所定時間後に前記全てのコラムブロックを選択する全選択回路を含むことを特徴とする。
【００２０】
上記発明に於ては、ローアクセスを指示するコマンドを２種類設けることによって、連続してアクセスするローアドレスが同一の場合と異なる場合とを判断することが出来る。
【００２３】
請求項４の発明に於ては、請求項１記載の半導体記憶装置に於て、前記制御回路は、ローアドレスを保持するラッチと、該ラッチに保持される前回アクセスしたローアドレスと現在入力される現在アクセスするローアドレスとを比較して、両者が同一で有るか否かを判定する比較回路を含むことを特徴とする。
【００２４】
上記発明に於ては、前回のローアドレスと現在のローアドレスとを比較することで、連続してアクセスするローアドレスが同一の場合と異なる場合とを判断することが出来る。
【００２６】
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて説明する。
図１は、本発明によるＤＲＡＭやＳＤＲＡＭ等の半導体記憶装置の概略ブロック図である。
図１の半導体記憶装置１は、アドレスバッファ２、コマンドバッファ／デコーダ３、データバッファ４、コラム制御ユニット５、ロー制御ユニット６、及びメモリセル回路７を含む。
【００２７】
アドレスバッファ２は、アドレス入力を受け取りバッファすると共に、ローアドレスをロー制御ユニット６に供給し、コラムアドレスをコラム制御ユニット５に供給する。コマンドバッファ／デコーダ３は、コマンド入力を受け取りバッファすると共に、コマンド内容をデコードする。コマンドバッファ／デコーダ３に於けるデコード結果に従って、コラム制御ユニット５及びロー制御ユニット６が制御される。メモリセル回路７は、メモリセル配列、メインワード線、サブワード線、ビット線、センスアンプ等を含む。
【００２８】
ロー制御ユニット６はＲＡＳ系動作を制御するユニットであり、指定されたローアドレスのメインワード線及びサブワード線を立ち上げ、対応するメモリセルとセンスアンプとの間でデータの読み書きを行う。半導体記憶装置１に於て、ロー制御ユニット６によるローアドレスアクセスが実行される時点では、既にコラムアドレスが入力されている。このコラムアドレスを参照することによって、コラム制御ユニット５は、指定されたコラムアドレスに対応するコラムブロックを選択する。この選択コラムブロックに於て、ロー制御ユニット６がＲＡＳ系動作を実行する。即ち、選択コラムブロックに於て、センスアンプの駆動とサブワード線の立ち上げが行われる。
【００２９】
なお本発明に於てコラムブロック（或いはセルブロック）は、階層化ワードデコード方式に於て、各サブワード線が受け持つコラムアドレスの範囲を一つのコラムブロックとするものである。従って例えば、サブワード線が物理的なセル配列の複数のブロックにまたがって配置され、それら複数のブロックに共有される場合には、この複数のブロックを一つのコラムブロックと考える。
【００３０】
コラム制御ユニット５は更に、ＣＡＳ系動作即ち選択コラムブロックの指定されたコラムアドレスに対するアクセスを行う。これによって、データバッファ４と指定コラムアドレスのセンスアンプとの間で、データの読み書きが行われる。データバッファ４は、半導体記憶装置１外部から供給されるデータをバッファすると共にメモリセル回路７に供給し、またメモリセル回路７から供給されるデータをバッファして外部に出力する。
【００３１】
本発明に於ては、選択されるコラムブロックは、指定されたコラムアドレスに対応する一つのコラムブロックだけとは限られない。後述されるように、次にアクセスするローアドレスが同一のローアドレスである場合には、全てのコラムブロックを選択してＲＡＳ系動作を実行する。これによって、同一のローアドレスにアクセスする場合には、従来と同様に連続した読みだし動作が可能となる。
【００３２】
図２は、本発明による半導体記憶装置１に於けるＲＡＳ系動作関連部分の第１の実施例を示すブロック図である。図１の半導体記憶装置１に於て、コラムデコーダ等のＣＡＳ系動作関連部分は従来技術と同様であるので詳細な説明は省略する。
図２のＲＡＳ系動作関連部１０は、ローアドレスラッチ１１、メインワード選択回路１２、メインワードデコーダ１３、コントロール信号ラッチ１４、コマンド解読回路１５、制御信号発生回路１６、コラムアドレス１７、セルブロック選択回路１８、全選択回路１９、セルブロック活性化回路２０−１乃至２０−４、センスアンプブロック２１−１乃至２１−４、サブワードデコーダブロック２２−１乃至２２−４を含む。
【００３３】
図２のＲＡＳ系動作関連部１０の構成は、全選択回路１９が設けられることを除けば、基本的に従来のＲＡＳ系動作制御用の回路と同様である。メインワードデコーダ１３は、図１１のメインワードデコーダ２０１に対応し、セルブロック選択回路１８は、図１１のコラムブロック選択回路２０８に相当する。またセルブロック活性化回路２０−１乃至２０−４の各々は、図１１のセンスアンプ制御回路２０５及びサブワードデコーダ制御回路２０６に相当する。またセンスアンプブロック２１−１乃至２１−４の各々は、図１１のセンスアンプブロック２０４の各々に相当する。更に、サブワードデコーダブロック２２−１乃至２２−４の各々は、図１１のサブワードデコーダ２０９乃至２１２からなる１つのブロックに相当する。即ち、図２の構成例に於ては、コラムブロックは４つ設けられていることになる。このコラムブロックの個数は４である必要はなく、任意の個数であってよい。
【００３４】
コントロール信号ラッチ１４は、ＲＡＳ系動作やＣＡＳ系動作を指示するコントロール信号（コマンド）を、コマンド解読回路１５に供給する。コマンド解読回路１５は、供給されたコントロール信号を解読して、制御信号発生回路１６に回読結果を供給する。制御信号発生回路１６は、回読結果に応じて、メインワード選択回路１２、セルブロック選択回路１８、全選択回路１９、セルブロック活性化回路２０−１乃至２０−４を制御する。
【００３５】
ローアドレスラッチ１１は、ローアドレスをメインワード選択回路１２に供給する。メインワード選択回路１２は、制御信号発生回路１６の制御下で、ローアドレスに基づいてメインワードデコーダ１３を選択する。ここでメインワードデコーダ１３は、複数個設けられるものであって、図２には選択されたメインワードデコーダ１３のみを示す。更に、メインワードデコーダ１３は、ローアドレスに基づいて、一本のメインワード線ＭＷＬを選択して活性化する。
【００３６】
コラムアドレスラッチ１７は、ＲＡＳ系動作時には既に入力されているコラムアドレスを、セルブロック選択回路１８に供給する。セルブロック選択回路１８は、供給されたコラムアドレスに対応するセルブロック（コラムブロック）を選択して、対応するセルブロック活性化回路２０−１乃至２０−４を選択的に駆動する。選択されたセルブロック活性化回路は、制御信号発生回路１６の制御の下に、センスアンプブロック２１−１乃至２１−４及びサブワードデコーダブロック２２−１乃至２２−４を選択的に駆動する。
【００３７】
図２の第１の実施例に於ては、現在アクセスするローアドレスと次にアクセスするローアドレスとが同一か否かを、コマンド解読回路１５が判断する。これらの連続してアクセスするローアドレスが同一である場合のみ、コマンド解読回路１５は全選択回路１９に全選択信号を供給して、全てのコラムブロックを選択させる。
【００３８】
連続してアクセスするローアドレスが互いに異なる場合には、コマンド解読回路１５は全選択信号を供給しない。この場合に全選択回路１９は、セルブロック選択回路１８からのセルブロック選択信号を、そのままセルブロック活性化回路２０−１乃至２０−４に供給する。即ち、セルブロック選択回路１８が選択したコラムブロックに於てのみ、サブワード線ＳＷＬが選択活性化され、ＲＡＳ系動作が実行される。
【００３９】
連続してアクセスするローアドレスが同一である場合、即ち次にアクセスするローアドレスが現在のローアドレスと同一である場合、コマンド解読回路１５からの全選択信号に応じて、全選択回路１９は、全てのセルブロック活性化回路２０−１乃至２０−４を選択する。これにより全てのコラムブロックに於て、ＲＡＳ系動作が実行されることになる。即ち、全てのコラムブロックに於てセンスアンプブロック２１−１乃至２１−４が駆動されると共に、全てのコラムブロックに於てサブワードデコーダブロック２２−１乃至２２−４が駆動されてサブワード線ＳＷＬが選択活性化される。なお全選択回路１９は、通常技術の範囲内の単純な論理回路であるので、その回路構成については省略する。
【００４０】
図３は、図２の第１の実施例の場合のＲＡＳ系動作を示すタイミング図である。図３は、半導体記憶装置１の同期信号であるクロック信号、半導体記憶装置１に入力されるコマンド信号、連続するアクセスが同一ローアドレスの場合のメインワード線及びサブワード線の信号、及び、連続するアクセスが異なるローアドレスの場合のメインワード線及びサブワード線の信号を示す。ここでＲはＲＡＳ系動作を指示するコマンド、ＣはＣＡＳ系動作を指示するコマンド、Ｐはリセットを指示するプリチャージコマンドを示す。図３に示されるように、コマンドＲとコマンドＣとは、例えば連続したクロックタイミングのように、時間的に接近したタイミングで読み込まれる。
【００４１】
図３に示されるように、連続するアクセスが異なるローアドレスの場合には、メインワード線ＭＷＬを立ち上げるとともに、選択されたコラムブロックのサブワード線ＳＷＬが立ち上げられる。選択活性化の駆動負荷が小さいために、メインワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立ち上げることが出来る。
連続するアクセスが同一ローアドレスの場合には、メインワード線ＭＷＬを立ち上げるとともに、全てのコラムブロックのサブワード線ＳＷＬが立ち上げられる。選択活性化の駆動負荷が大きいために、メインワード線ＭＷＬ及びサブワード線ＳＷＬの立ち上がりは比較的緩慢である。しかしながら全てのコラムブロックのサブワード線ＳＷＬを活性化するので、一回のＲＡＳ系動作で、連続したコラムアドレスのアクセスが可能になる。
【００４２】
このように第１の実施例に於ては、コマンド解読回路１５が、現在のローアドレスと次のローアドレスが同一で有るか否かを判定して全選択回路１９を制御することによって、指定されたコラムアドレスに対応するコラムブロックに対してのみＲＡＳ系動作を実行するか、全てのコラムブロックに対してＲＡＳ系動作を実行するかが切り替えられる。従って、コラムブロックを選択的に駆動する場合には、回路負担を少なくしてＲＡＳ系動作の速度向上をはかると共に、連続して同一のローアドレスをアクセスする場合には、一度だけＲＡＳ系動作を行えばよいので、全体の動作速度を向上させることが出来る。
【００４３】
なお現在のローアドレスと次のローアドレスが同一で有るか否かを判定するためには、例えばＲＡＳコマンドを２種類用意しておけばよい。即ち例えばコマンドＲＡＳ１は、次のアクセスのローアドレスが変化する場合に使用し、コマンドＲＡＳ２は、次のアクセスのローアドレスが同一である場合に使用すればよい。このようにして、コマンド解読回路１５に於ける判断を、容易に行うことが可能になる。
【００４４】
図４は、本発明による半導体記憶装置１に於けるＲＡＳ系動作関連部分の第２の実施例を示すブロック図である。図４に於て、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
図４のＲＡＳ系動作関連部１０Ａは、図２のＲＡＳ系動作関連部１０とは、遅延回路３０が新たに設けられることのみが異なる。遅延回路３０は、コマンド解読回路１５からの全選択信号を、所定の遅延時間だけ遅延させた後に、全選択回路１９に供給する。
【００４５】
まず連続してアクセスするローアドレスが互いに異なる場合には、コマンド解読回路１５は全選択信号を供給しない。従ってこの場合の動作は、図２の第１の実施例の場合と同一である。即ち、セルブロック選択回路１８が選択したコラムブロックに於てのみ、サブワード線ＳＷＬが選択活性化され、ＲＡＳ系動作が実行される。
【００４６】
連続してアクセスするローアドレスが同一である場合、即ち次にアクセスするローアドレスが現在のローアドレスと同一である場合、コマンド解読回路１５からの全選択信号が遅延回路３０によって遅延されて、全選択回路１９に供給される。従って、全選択回路１９が全てのセルブロック活性化回路２０−１乃至２０−４を選択するのは、セルブロック選択回路１８が一つのセルブロックを選択した後である。つまりまず最初に、セルブロック選択回路１８が選択した一つのセルブロックに於て、サブワード線ＳＷＬが選択活性化される。その後、全てのセルブロックに於てサブワード線ＳＷＬが選択活性化されることになる。
【００４７】
図５は、図４の第２の実施例の場合のＲＡＳ系動作を示すタイミング図である。図５は、半導体記憶装置１の同期信号であるクロック信号、半導体記憶装置１に入力されるコマンド信号、連続するアクセスが同一ローアドレスの場合のメインワード線及びサブワード線の信号を示す。
図５に示されるように、まず最初にメインワード線ＭＷＬを立ち上げると共に、選択されたコラムブロックのサブワード線ＳＷＬが立ち上げられる。この時の選択活性化の駆動負荷は小さいために、メインワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立ち上げることが出来る。所定の遅延時間後に、残りの全てのコラムブロックに於てサブワード線ＳＷＬが立ち上げられる。この時は選択活性化の駆動負荷が大きいので、サブワード線ＳＷＬの立ち上がりが比較的緩慢である。しかしながら、最初のアクセス対象であるコラムブロックに対してサブワード線ＳＷＬが既に立ち上げられているので、残りのコラムブロックに対する立ち上がりが緩慢であっても問題はない。また全てのコラムブロックのサブワード線ＳＷＬを選択活性化しているので、一回のＲＡＳ系動作で、連続したコラムアドレスのアクセスが可能になる。
【００４８】
このように第２の実施例に於ては、全てのコラムブロックに対してＲＡＳ系動作を実行する場合であっても、コラムアドレスに応じて選択されたコラムブロックに於てサブワード線ＳＷＬを先に選択活性化するので、高速なＲＡＳ系動作を実現出来る。更に、一度だけＲＡＳ系動作を行えばよいので、全体の動作速度を向上させることが出来る。
【００４９】
図６は、本発明による半導体記憶装置１に於けるＲＡＳ系動作関連部分の第３の実施例を示すブロック図である。図６に於て、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
図６のＲＡＳ系動作関連部１０Ｂは、図２のＲＡＳ系動作関連部１０に対してリセット回路４０及び４１が付加されると共に、制御信号発生回路１６Ｂがリセット回路４０及び４１の動作を制御する。また図６のＲＡＳ系動作関連部１０Ｂに於ては、図２の全選択回路１９が取り除かれる。
【００５０】
通常プリチャージコマンドが外部から与えられることにより、ビット線やデータバスのプリチャージを行うと共に、選択されたメインワード線ＭＷＬ及びサブワード線ＳＷＬのリセットを行う。このようなリセット動作は、プリチャージコマンドに対応する信号を内部的に生成することで、外部からプリチャージコマンドを与えることなく自動的に実行することが可能である。リセット動作を内部的に実行すれば、高速動作を実現可能であり、そのような技術の一例が本発明の発明者による特願平９−１４５４０６に開示されている。
【００５１】
リセット回路４０及び４１は、このような内部リセット動作の為に設けられるものである。リセット回路４０は、メインワード選択回路１２がメインワードを選択すると、所定時間後にメインワード選択回路１２をリセットし、メインワード線ＭＷＬを非活性化する。同様に、リセット回路４１は、セルブロック選択回路１８がコラムブロックを選択すると、所定時間後にセルブロック選択回路１８をリセットし、サブワード線ＳＷＬを非活性化する。
【００５２】
このような自動でリセット動作を行うリセット回路４０及び４１を備えた構成に於て、制御信号発生回路１６Ｂは、連続してアクセスするアドレスが同一のローアドレスである場合には、メインワード選択回路１２をリセットするリセット回路４０のリセット動作を停止させる。即ち、次にアクセスするアドレスが同一のローアドレスである場合には、メインワード選択回路１２はリセットされることなく、選択されたメインワード線ＭＷＬを立ち上げたまま保持する。次のコマンドが来てローアドレスが変化することが分かった時点で、制御信号発生回路１６Ｂは、リセット回路４０にメインワード選択回路１２をリセットさせ、これによってメインワード線ＭＷＬを非活性化する。
【００５３】
連続してアクセスするアドレスが異なるローアドレスである場合には、リセット動作は通常どおり行われ、メインワード線ＭＷＬは選択活性化された後に所定時間後にリセットされる。
図７は、図６の第３の実施例の場合のＲＡＳ系動作を示すタイミング図である。図７は、半導体記憶装置１の同期信号であるクロック信号、半導体記憶装置１に入力されるコマンド信号、連続するアクセスが同一ローアドレスの場合のメインワード線及びサブワード線の信号を示す。
【００５４】
図７に示されるように、まず最初にメインワード線ＭＷＬを立ち上げると共に、最初に選択されたコラムブロックのサブワード線ＳＷＬが立ち上げられる。この時の選択活性化の駆動負荷は小さいために、メインワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立ち上げることが出来る。所定の遅延時間後に、最初に立ち上げられたサブワード線ＳＷＬは、リセット回路４１によってリセットされる。同様にして、順次選択されるコラムブロックに対して、サブワード線ＳＷＬが順次立ち上げられ、所定時間後に順次リセットされる。
【００５５】
このように、連続して同一のローアドレスをアクセスする場合には、メインワード線ＭＷＬが活性化状態に保持された状態で、サブワード線ＳＷＬを順次活性化して、指定されたコラムアドレスを順次アクセスすることが出来る。最後のサブワード線ＳＷＬ及びメインワード線ＭＷＬが非活性化される際には、駆動容量が十分に小さくなっているので、高速に信号レベルを下げることが出来る。
【００５６】
このように第３の実施例に於ては、外部からプリチャージコマンドを入力することなくリセット回路によって自動的にメインワード線及びサブワード線をリセットする構成に於て、連続して同一のローアドレスをアクセスする場合には、リセット回路の動作を停止することによって、選択活性化されたメインワード線を活性化状態に保つ。これによって、同一のローアドレスに対して連続してアクセスする場合に、メインワード線の立ち上げを逐次行う必要がないので、全体の動作速度を向上させることが出来る。
【００５７】
図８は、本発明による半導体記憶装置１に於けるＲＡＳ系動作関連部分の第４の実施例を示すブロック図である。図８に於て、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。
図８のＲＡＳ系動作関連部１０Ｃは、図６のＲＡＳ系動作関連部１０Ｂに対してアドレス比較回路５０とアドレスラッチ５１とが付加される。上述の第１乃至第３の実施例に於ては、例えば連続して同一のローアドレスにアクセスするＲＡＳコマンドと、異なるローアドレスにアクセスするＲＡＳコマンドとを、別々に用意しておいて、入力されたコマンドの内容を解読することによって、動作の切り換えを行っていた。それに対して図８の第４の実施例に於ては、アドレスラッチ５１に前回のＲＡＳ系動作のローアドレスを記憶しておき、現在のローアドレスと前回のローアドレスとを、アドレス比較回路５０によって比較する。アドレス比較回路５０は、２つのローアドレスが同一である場合には、制御信号発生回路１６Ｃにその旨を通知する。
【００５８】
制御信号発生回路１６Ｃは、連続したアクセスが同一のローアドレスに対する場合には、リセット回路４０のリセット動作を停止させ、選択されたメインワード線ＭＷＬを立ち上げたまま保持する。次のローアドレスが入力されてローアドレスが変化することが分かった時点で、制御信号発生回路１６Ｃは、リセット回路４０にメインワード選択回路１２をリセットさせる。これによってメインワード線ＭＷＬが非活性化される。また同時に、制御信号発生回路１６Ｃは、メインワード選択回路１２に次のメインワード線ＭＷＬを選択させる。
【００５９】
図９は、図８の第４の実施例の場合のＲＡＳ系動作を示すタイミング図である。図９は、半導体記憶装置１の同期信号であるクロック信号、半導体記憶装置１に入力されるコマンド信号、連続するアクセスが同一ローアドレスの場合のメインワード線及びサブワード線の信号を示す。
図９に示されるように、まず最初にメインワード線ＭＷＬを立ち上げると共に、最初に選択されたコラムブロックのサブワード線ＳＷＬが立ち上げられる。この時の選択活性化の駆動負荷は小さいために、メインワード線ＭＷＬ及びサブワード線ＳＷＬを高速に立ち上げることが出来る。所定の遅延時間後に、最初に立ち上げられたサブワード線ＳＷＬは、リセット回路４１によってリセットされる。同様にして、順次選択されるコラムブロックに対して、サブワード線ＳＷＬが順次立ち上げられ、所定時間後に順次リセットされる。
【００６０】
最後のサブワード線ＳＷＬが非活性された後、メインワード線ＭＷＬが非活性化される。この際、既にサブワード線ＳＷＬが非選択になっているので、あるメインワード線ＭＷＬの非活性化と次のメインワード線ＭＷＬの活性化とを同時に行うことが出来る。
このように第４の実施例に於ては、外部からプリチャージコマンドを入力することなくリセット回路によって自動的にメインワード線及びサブワード線をリセットする構成に於て、現在のローアドレスと前回のローアドレスとを比較することにより、連続して同一のローアドレスをアクセスするか否かを判断する。連続して同一のローアドレスをアクセスする場合には、リセット回路の動作を停止することによって、選択活性化されたメインワード線を活性化状態に保つ。これによって、同一のローアドレスに対して連続してアクセスする場合に、メインワード線の立ち上げを逐次行う必要がないので、全体の動作速度を向上させることが出来る。またあるメインワード線を非活性化すると同時に次のメインワード線を活性化することが可能であるので、メインワード線切り換えに要する時間を削減することが出来る。
【００６１】
以上、本発明は実施例に基づいて説明されたが、本発明は上記実施例に限定されることなく、特許請求の範囲に記載される範囲内で変更・変形が可能なものである。
【００６２】
【発明の効果】
請求項１の発明に於ては、連続してアクセスするローアドレスが同一である場合には、全てのコラムブロックを選択して対応するサブワード線を活性化させる。従って、ＲＡＳ系動作を一度行うだけで、同一のローアドレス上で異なるコラムアクセスを連続してアクセスすることが可能となり、動作速度を向上させることが出来る。また連続してアクセスするローアドレスが同一である場合には、全てのコラムブロックを選択して対応するサブワード線を活性化させるが、最初にアクセスするコラムブロックに対してだけはサブワード線を先に活性化させておく。従って、ＲＡＳ系動作を一度行うだけで、同一のローアドレス上で異なるコラムアクセスを連続してアクセスすることが可能となるだけでなく、回路負荷が小さいために最初のサブワード線を高速に立ち上げることが可能であり、動作速度を向上させることが出来る。
【００６３】
請求項２の発明に於ては、ローアクセスを指示するコマンドを２種類設けることによって、連続してアクセスするローアドレスが同一の場合と異なる場合とを判断することが出来る。請求項３の発明に於ては、ローアクセスを指示するコマンドを２種類設けることによって、連続してアクセスするローアドレスが同一の場合と異なる場合とを判断することが出来る。
【００６４】
請求項４の発明に於ては、前回のローアドレスと現在のローアドレスとを比較することで、連続してアクセスするローアドレスが同一の場合と異なる場合とを判断することが出来る。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭやＳＤＲＡＭ等の半導体記憶装置の概略ブロック図である。
【図２】本発明による半導体記憶装置に於けるＲＡＳ系動作関連部分の第１の実施例を示すブロック図である。
【図３】図２の第１の実施例の場合のＲＡＳ系動作を示すタイミング図である。
【図４】本発明による半導体記憶装置に於けるＲＡＳ系動作関連部分の第２の実施例を示すブロック図である。
【図５】図４の第２の実施例の場合のＲＡＳ系動作を示すタイミング図である。
【図６】本発明による半導体記憶装置に於けるＲＡＳ系動作関連部分の第３の実施例を示すブロック図である。
【図７】図６の第３の実施例の場合のＲＡＳ系動作を示すタイミング図である。
【図８】本発明による半導体記憶装置に於けるＲＡＳ系動作関連部分の第４の実施例を示すブロック図である。
【図９】図８の第４の実施例の場合のＲＡＳ系動作を示すタイミング図である。
【図１０】従来の階層化ワードデコーダ方式のワード線構造を示す図である。
【図１１】階層化ワードデコーダ方式に於てコラムブロックを選択活性化する構成を示す図である。
【符号の説明】
１  半導体記憶装置
２  アドレスバッファ
３  コマンドバッファ／デコーダ
４  データバッファ
５  コラム制御ユニット
６  ロー制御ユニット
７  メモリセル回路
１１  ローアドレス入力ユニット
１２  メインワード選択回路
１３  メインワードデコーダ
１４  コントロール信号入力ユニット
１５  コマンド解読回路
１６  制御信号発生回路
１７  コラムアドレス入力ユニット
１８  セルブロック選択回路
１９  全選択回路
２０−１、２０−２、２０−３、２０−４  セルブロック活性化回路
２１−１、２１−２、２１−３、２１−４  センスアンプブロック
２２−１、２２−２、２２−３、２２−４  サブワードデコーダブロック
３０  遅延回路
４０、４１  リセット回路
５０  アドレス比較回路
５１  アドレスラッチ
２０１  メインワードデコーダ
２０２  ローブロック選択回路
２０３  サブワードデコーダ選択回路
２０４  センスアンプブロック
２０５  センスアンプ制御回路
２０６  サブワードデコーダ制御回路
２０７  メモリセル配列
２０８  コラムブロック選択回路
２０９、２１０、２１１、２１２  サブワードデコーダ
２１３  メインワード線
２１４  サブワード線
２１５  サブワードデコーダ選択線
２１６  コラムブロック選択線
２１７  コラムデコーダ
２１８  コラム選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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