(57)【特許請求の範囲】
【請求項１】
ディジタル信号を復号して元の情報に再生する再生装置において、
再生された信号をサンプリングし、サンプリング後信号を出力するサンプリング手段と、
前記サンプリング後信号に対し、所望のビットレートでリサンプリングしたディジタルデータを生成し、そのディジタルデータを偶数番目のデータ信号と奇数番目のデータ信号とに振り分けて並列に出力するサンプリング出力手段と、
前記偶数番目のデータ信号に対し、パーシャルレスポンスＰＲ（ａ，ｂ，ｂ，ａ）の特性となるように等化して、偶数等化後信号を出力する第１の等化手段と、
前記奇数番目のデータ信号に対し、パーシャルレスポンスＰＲ（ａ，ｂ，ｂ，ａ）の特性となるように等化して、奇数等化後信号を出力する第２の等化手段と、
前記偶数等化後信号と前記奇数等化後信号とに基づいて、偶数番目のデータを復号し、偶数番目の復号データを出力する偶数復号手段と、
前記偶数等化後信号と前記奇数等化後信号とに基づいて、奇数番目のデータを復号し、奇数番目の復号データを出力する奇数復号手段と
を有し、前記偶数復号手段及び前記奇数復号手段は、ｍ（ｍは２の整数倍）ステップ分のパスメトリックを演算して、それぞれの前記偶数番目の復号データ及び奇数番目の復号データとし、少なくとも１つのパスメトリック演算に対し、各ステップに要する演算（累算・比較・選択）のうち、累算をまとめて先に演算した後、並列にｍステップ分のマージ演算（比較・選択）を行うことを特徴とする再生装置。
【請求項２】
前記偶数復号手段及び前記奇数復号手段は、前記パスメトリック演算として、少なくとも一つのパスメトリック演算に対し、前記ｍステップ分のブランチメトリックを加算して、その後にパスメトリックと累算する演算を行うことを特徴とする請求項１記載の再生装置。
【請求項３】
前記偶数復号手段及び前記奇数復号手段は、前記パスメトリック演算として、少なくとも一つのパスメトリック演算に対し、前記ｍステップ分のブランチメトリックを加算する処理と並行して、各パスメトリックから共通のオフセット値を各々減算してパスメトリックと同じ数の減算結果を得、その後にそれら各減算結果を前記加算処理されたブランチメトリックと累算する演算を行うことを特徴とする請求項１記載の再生装置。
【請求項４】
記録媒体に記録されているディジタル信号を再生し、その再生信号をパーシャルレスポンス特性に等化した後復号して元の情報に再生する再生装置において、
前記再生信号を、その再生信号から位相同期ループ回路で得たクロックに基づいてサンプリングした信号、もしくは前記サンプリング信号をさらに前記クロックに基づいてリサンプリング補間して得られる信号を、偶数番目の再生データ信号と奇数番目の再生データ信号とに振り分けて並列に出力するサンプリング出力手段と、
前記偶数番目の再生データ信号をフィルタリングし、前記パーシャルレスポンス特性に等化した偶数番目の波形等化後再生信号として出力する偶数フィルタリング手段と、
前記奇数番目の再生データ信号をフィルタリングし、前記パーシャルレスポンス特性に等化した奇数番目の波形等化後再生信号として出力する奇数フィルタリング手段と、
前記偶数番目の波形等化後再生信号と前記奇数番目の波形等化後再生信号に基づいて偶数番目のデータを復号し、偶数番目の復号データを出力する偶数復号手段と、
前記偶数番目の波形等化後再生信号と前記奇数番目の波形等化後再生信号に基づいて奇数番目のデータを復号し、奇数番目の復号データを出力する奇数復号手段と
を有し、前記偶数復号手段及び前記奇数復号手段は、ｍ（ｍは２の整数倍）ステップ分のパスメトリックを演算して、それぞれの前記偶数番目の復号データ及び奇数番目の復号データを出力すると共に、少なくとも一つのパスメトリック演算に対し、各ステップに要する演算（累算・比較・選択）のうち、累算をまとめて先に演算した後、並列にｍステップ分のマージ演算（比較・選択）を行うことを特徴とする再生装置。
【請求項５】
記録媒体に記録されているディジタル信号を再生し、その再生信号をパーシャルレスポンス特性に等化した後復号して元の情報に再生する再生装置において、
前記再生信号を、入力信号から位相同期ループ回路で得たクロックに基づいてサンプリングした信号、もしくは前記サンプリング信号をさらに前記クロックに基づいてリサンプリング補間して得られる信号を、偶数番目の再生データ信号と奇数番目の再生データ信号とに振り分けて並列に出力するサンプリング出力手段と、
前記偶数番目の再生データ信号をフィルタリングし、前記パーシャルレスポンス特性に等化した偶数番目の波形等化後再生信号として出力する偶数フィルタリング手段と、
前記奇数番目の再生データ信号をフィルタリングし、前記パーシャルレスポンス特性に等化した奇数番目の波形等化後再生信号として出力する奇数フィルタリング手段と、
前記偶数番目の波形等化後再生信号と前記奇数番目の波形等化後再生信号に基づいて偶数番目のデータを復号し、偶数番目の復号データを出力する偶数復号手段と、
前記偶数番目の波形等化後再生信号と前記奇数番目の波形等化後再生信号に基づいて奇数番目のデータを復号し、奇数番目の復号データを出力する奇数復号手段と
を有し、前記サンプリング出力手段により前記サンプリングした信号及び前記リサンプリング補間して得られる信号、又は前記偶数番目の波形等化後再生信号及び前記奇数番目の波形等化後再生信号を、それぞれ前記入力信号として前記位相同期ループ回路に入力し、前記偶数復号手段及び前記奇数復号手段は、ｍ（ｍは２の整数倍）ステップ分のパスメトリックを演算して、それぞれの前記偶数番目の復号データ及び奇数番目の復号データを出力すると共に、少なくとも一つのパスメトリック演算に対し、各ステップに要する演算（累算・比較・選択）のうち、累算をまとめて先に演算した後、並列にｍステップ分のマージ演算（比較・選択）を行うことを特徴とする再生装置。
【請求項６】
前記偶数フィルタリング手段は、前記偶数番目の再生データ信号をその信号の符号間干渉に特化してフィルタリングして得た信号を、前記偶数番目の波形等化後再生信号として出力する手段であり、前記奇数フィルタリング手段は、前記奇数番目の再生データ信号をその信号の符号間干渉に特化してフィルタリングして得た信号を、前記奇数番目の波形等化後再生信号として出力する手段であることを特徴とする請求項４又は５記載の再生装置。
【請求項７】
前記偶数復号手段及び前記奇数復号手段は、前記パスメトリック演算として、少なくとも一つのパスメトリック演算に対し、前記ｍステップ分のブランチメトリックを加算して、その後にパスメトリックと累算する演算を行うことを特徴とする請求項４又は５記載の再生装置。
【請求項８】
前記偶数復号手段及び前記奇数復号手段は、前記パスメトリック演算として、少なくとも一つのパスメトリック演算に対し、前記ｍステップ分のブランチメトリックを加算する処理と並行して、各パスメトリックから共通のオフセット値を各々減算してパスメトリックと同じ数の減算結果を得、その後にそれら各減算結果を前記加算処理されたブランチメトリックと累算する演算を行うことを特徴とする請求項４又は５記載の再生装置。
【請求項９】
前記偶数復号手段は、前記偶数番目の波形等化後再生信号に対し、状態遷移の１ステップに関するメトリック演算を行って第１の演算結果を出力する第１のブランチメトリック演算回路と、前記第１の演算結果と第２の演算結果とに基づいて過去のパスを含めた累積のメトリックと加算し、パスがマージする場合には比較・選択を行って第３の演算結果を出力する第１のパスメモリ演算回路と、第３の演算結果に基づいて復号された２値信号を出力する第１のパスメモリ演算回路とからなり、
前記奇数復号手段は、前記奇数番目の波形等化後再生信号に対し、状態遷移の１ステップに関するメトリック演算を行って前記第２の演算結果を出力する第２のブランチメトリック演算回路と、前記第１の演算結果と前記第２の演算結果とに基づいて過去のパスを含めた累積のメトリックと加算し、パスがマージする場合には比較・選択を行って第４の演算結果を出力する第２のパスメモリ演算回路と、第４の演算結果に基づいて復号された２値信号を出力する第２のパスメモリ演算回路とからなり、
前記偶数復号手段と前記奇数復号手段とは互いに共通の構成をしていることを特徴とする請求項４乃至８のうちいずれか一項記載の再生装置。
【請求項１０】
前記記録媒体は、光ディスクであることを特徴とする請求項４乃至９のうちいずれか一項記載の再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は再生装置に係り、特に光ディスク等の記録媒体から再生されたランレングス制限された符号等を波形等化する波形等化回路、及び復号する復号回路を備えた再生装置に関する。
【０００２】
【従来の技術】
ランレングス制限符号が高密度記録された光ディスク等の記録媒体から当該ランレングス制限符号を再生する再生装置では、再生信号の波形歪を除去し、確からしい２値情報を得るため、パーシャルレスポンス（ＰＲ）等化特性を持つ波形等化回路及び最尤復号（ＭＬ）を組み合わせたＰＲＭＬと呼ばれる技術を使用するものが従来知られている。
【０００３】
図２３はこの従来の再生装置の一例のブロック図を示す。同図において、光ディスク１１よりＰＤヘッドアンプ１２を介して再生されたランレングス制限符号は、図示しない直流阻止回路によって直流成分を除去され、更にＬＰＦ（低域フィルタ）１３に入力されて高域ノイズ成分が除去された後、Ａ／Ｄ変換器１４にて所定のクロックでサンプリングされる。
【０００４】
Ａ／Ｄ変換器１４でサンプリングされて得られたディジタル信号は、等化回路１５に供給され、ここでＰＲ等化され、そのＰＲ等化された信号は、復号回路１６に供給され、ビタビ復号などの処理がなされて復号データ（２値情報）とされる。復号回路１６から取り出された復号データは、ＥＣＣ（エラーコード訂正）回路１７に供給され、エラー訂正された後、データが出力され、画像データなどに変換される。
【０００５】
図２４は図２３中の等化回路１５の一例の回路系統図を示す。図２４において、入力されたディジタル信号は、４段縦続接続されているＤ型フリップフロップ（Ｄラッチ）１５１ａ、１５１ｂ、１５１ｃ及び１５１ｄによって１データサンプルずつ順次遅延されると共に、Ｄラッチ１５１ａの入力ディジタル信号（サンプリング信号）は、乗算器１５２ａに供給され、かつ、Ｄラッチ１５１ａ〜１５１ｄの各出力遅延ディジタル信号（遅延サンプリング信号）は、乗算器１５２ｂ〜１５２ｅに供給され、それぞれ係数更新手段１５５より与えられる係数ｋａ、ｋｂ、ｋｃ、ｋｄ、ｋｅと乗算されて、その大きさが可変される。
【０００６】
乗算器１５２ａ〜１５２ｅからそれぞれ取り出された信号は、加算器１５３で加算されて等化後出力信号として復号回路（図２３の１６）へ出力される。この等化後出力信号は仮判別器１５４にも供給され、抽出された等化エラーに基づいて、係数更新手段１５５を等化エラーが最小になるように係数ｋａ〜ｋｅを更新させる。以上は公知のＬＭＳアルゴリズムに基づくものである。
【０００７】
ところで、光ディスクの再生信号に比較的近い、ＰＲ（ａ，ｂ，ｂ，ａ）の特性に等化する場合、記録信号の最小ランレングスが１に制限されているとすると、状態遷移図は図２５のように示されることが知られている。同図において、Ｓ０〜Ｓ５は直前の出力値により定まる状態を示す。この状態遷移図から例えば、状態Ｓ２にあるときには、入力値がａ＋２ｂのとき出力値が１となって状態Ｓ３へ遷移し、入力値が２ｂのとき出力値が１となって状態Ｓ４へ遷移するが、それ以外の入力値は入力されないことが分かり、また、もし入力されれば、それはエラーであることが分かる。よって、後段の復号回路１６はこの状態遷移に基づいて公知のビタビ復号処理をする。
【０００８】
図２６は図２３中の復号回路１６の一例のブロック図を示す。図２３及び図２４の等化回路１５から出力された等化後出力信号は、図２６に示す復号回路１６内のブランチメトリック演算回路１６１に供給され、状態遷移の１ステップに関するメトリック演算を行う。次にこれらのメトリック演算結果がパスメトリック演算回路１６２に供給され、過去のパスを含めた累積のメトリックと加算し、パスがマージする場合には比較・選択を行う。パスメトリック演算回路１６２により得られた比較結果は、制御信号としてパスメモリ演算回路１６３に供給され、ここで確からしいパス及び結果である２値信号が復号信号として出力される。
【０００９】
【発明が解決しようとする課題】
しかるに、従来の再生装置では、前述のように等化回路１５及び復号回路１６は、シリアルに入力される再生信号に対して、シリアルに処理しているため、システムクロックは必ず再生信号のデータレート以上でなければならず、特にビタビ復号などは１ステップ単位（１クロック単位）での演算に時間がかかるため、高速処理及び集積回路化が難しい。
【００１０】
図２７は図２５に示した状態遷移図に基づいたトレリス線図であり、ピタビ復号を行う復号回路１６は、このトレリス線図に基づいてメトリック演算を行う。図２７の下に示した記号は、Ａ＝累積加算、Ｃ＝比較、Ｓ＝選択を各々示しており、１ステップ単位でこの演算が行われることを示している。いま、システムクロックを例えば１／２にして、並列処理を行ったとすると、１クロックで従来の２ステップに相当する演算を行う必要が生じる。このとき、特に太い矢印で示したパスについては、従来のＡＣＳの２倍の演算が必要となり、時間的に余裕がなく、クリティカルパスとなっている。
【００１１】
特に光ディスクシステムの場合、倍速再生等が要求されるため、少しでもシステムクロック周波数を低くして、集積回路化を容易にしたいという要求があるが、従来は高速化には対応できない。
【００１２】
また、ＶＣＲでよく使われているパーシャルレスポンスのクラスIVのように完全にインターリーブした特性を有するものは、インターリーブ処理が可能であり、回路設計及び検証が簡単であるが、前記のＰＲ（ａ，ｂ，ｂ，ａ）のように、完全にインターリーブしていないパーシャルレスポンス特性への適応等化及び復号を、パラレル処理しようとした場合、波形等化・ビタビ復号の処理が煩雑となり、回路設計及び検証が困難である。
【００１３】
本発明は以上の点に鑑みなされたもので、ＩＣデバイスによる速度制限を緩和し得る再生装置を提供することを目的とする。
【００１４】
また、本発明の他の目的は、入力信号の信号帯域が狭いことに着目し、システムクロック周波数を従来の半分に下げることにより、高速データレート処理の実現をする再生装置を提供することにある。
【００１５】
更に、本発明の他の目的は、システムクロック周波数を従来の半分に下げたことによる回路の並列処理化の増大を、奇数データ・偶数データそれぞれ独立して処理し、かつ等化処理の対象を、奇数データ間の符号間干渉及び偶数データ間の符号間干渉に特化することにより、回路規模削減を実現し得る再生装置を提供することにある。
【００１６】
更に、本発明の他の目的は、偶数番目の復号データを出力する偶数復号手段及び奇数番目の復号データを出力する奇数復号手段を設け、それらをｍ（ｍは２の整数倍）ステップ分のパスメトリックを演算して、それぞれの偶数番目の復号データ及び奇数番目の復号データとするようにし、少なくとも１つのパスメトリック演算に対し、各ステップに要する演算（累算・比較・選択）のうち、累算をまとめて先に演算した後、並列にｍステップ分のマージ演算（比較・選択）を行うことによって、演算時間を縮小し得る再生装置を提供することにある。
【００１７】
また更に、本発明の他の目的は、パスメトリック演算を、少なくとも１つのパスメトリック演算に対し、ｍステップ分のブランチメトリックを加算して、その後にパスメトリックと累算することによって、演算時間を縮小し得る再生装置を提供することにある。
【００１８】
更にまた、本発明の他の目的は、上記の偶数復号手段及び奇数復号手段をお互いに共通の構成にすることにより、設計の煩雑さを解消し得る再生装置を提供することにある。
【００１９】
また、更に、本発明の他の目的は、オフセット減算を行う場合も、演算遅延を短くし得る再生装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、再生された信号をサンプリングし、サンプリング後信号を出力するサンプリング手段と、サンプリング後信号に対し、所望のビットレートでリサンプリングしたディジタルデータを生成し、そのディジタルデータを偶数番目のデータ信号と奇数番目のデータ信号とに振り分けて並列に出力するサンプリング出力手段と、偶数番目のデータ信号に対し、パーシャルレスポンスＰＲ（ａ，ｂ，ｂ，ａ）の特性となるように等化して、偶数等化後信号を出力する第１の等化手段と、奇数番目のデータ信号に対し、パーシャルレスポンスＰＲ（ａ，ｂ，ｂ，ａ）の特性となるように等化して、奇数等化後信号を出力する第２の等化手段と、偶数等化後信号と奇数等化後信号とに基づいて、偶数番目のデータを復号し、偶数番目の復号データを出力する偶数復号手段と、偶数等化後信号と奇数等化後信号とに基づいて、奇数番目のデータを復号し、奇数番目の復号データを出力する奇数復号手段とを有し、偶数復号手段及び奇数復号手段は、ｍ（ｍは２の整数倍）ステップ分のパスメトリックを演算して、それぞれの偶数番目の復号データ及び奇数番目の復号データとし、少なくとも１つのパスメトリック演算に対し、各ステップに要する演算（累算・比較・選択）のうち、累算をまとめて先に演算した後、並列にｍステップ分のマージ演算（比較・選択）を行うことを特徴とする。
【００２１】
本発明では、記録媒体、特に光ディスクなどからの再生信号は、再生信号のデータレートに比べて周波数帯域が狭いので、符号間干渉を低減するために従来のように隣接するサンプル点での処理を行う必要が無く、一つおき毎のサンプル点での処理が可能になることに着目し、偶数番目の再生データ信号と奇数番目の再生データ信号を、それぞれ別々の偶数フィルタリング手段と奇数フィルタリング手段に供給し、それらをサンプリング手段によりサンプリングして得られた偶数番目のデータ信号と奇数番目のデータ信号とに振り分けて並列にサンプリング出力し、得られた偶数番目のデータ信号と奇数番目のデータ信号とを別々に復号するようにしたため、システムクロック周波数を従来の半分にすることができる。
【００２２】
また、本発明は、奇数番目の再生データ信号及び偶数番目の再生データ信号に対してそれぞれ独立して処理し、かつ、波形等化処理の対象を、奇数番目の再生データ間の符号間干渉及び偶数番目の再生データ信号間の符号間干渉に特化することを特徴とする。
【００２３】
ここで、上記の目的を達成するため、本発明は、上記の偶数復号手段及び奇数復号手段を、パスメトリック演算として、少なくとも一つのパスメトリック演算に対し、ｍステップ分のブランチメトリックを加算して、その後にパスメトリックと累算する演算を行う構成としてもよい。
【００２４】
また、本発明は上記の目的を達成するため、上記の偶数復号手段及び奇数復号手段を、パスメトリック演算として、少なくとも一つのパスメトリック演算に対し、ｍステップ分のブランチメトリックを加算する処理と並行して、各パスメトリックから共通のオフセット値を各々減算してパスメトリックと同じ数の減算結果を得、その後にそれら各減算結果を加算処理されたブランチメトリックと累算する演算を行う構成としてもよい。この発明では、ｍステップ分のブランチメトリックを加算する処理と並行して、オフセット減算の処理を行うことができる。
【００２５】
また、本発明は上記の目的を達成するため、記録媒体に記録されているディジタル信号を再生し、その再生信号をパーシャルレスポンス特性に等化した後復号して元の情報に再生する再生装置において、再生信号を、その再生信号から位相同期ループ回路で得たクロックに基づいてサンプリングした信号、もしくはサンプリング信号をさらにクロックに基づいてリサンプリング補間して得られる信号を、偶数番目の再生データ信号と奇数番目の再生データ信号とに振り分けて並列に出力するサンプリング出力手段と、偶数番目の再生データ信号をフィルタリングし、パーシャルレスポンス特性に等化した偶数番目の波形等化後再生信号として出力する偶数フィルタリング手段と、奇数番目の再生データ信号をフィルタリングし、パーシャルレスポンス特性に等化した奇数番目の波形等化後再生信号として出力する奇数フィルタリング手段と、偶数番目の波形等化後再生信号と奇数番目の波形等化後再生信号に基づいて偶数番目のデータを復号し、偶数番目の復号データを出力する偶数復号手段と、偶数番目の波形等化後再生信号と奇数番目の波形等化後再生信号に基づいて奇数番目のデータを復号し、奇数番目の復号データを出力する奇数復号手段とを有し、偶数復号手段及び奇数復号手段は、ｍ（ｍは２の整数倍）ステップ分のパスメトリックを演算して、それぞれの偶数番目の復号データ及び奇数番目の復号データを出力すると共に、少なくとも一つのパスメトリック演算に対し、各ステップに要する演算（累算・比較・選択）のうち、累算をまとめて先に演算した後、並列にｍステップ分のマージ演算（比較・選択）を行うことを特徴とする。
【００２６】
また、上記の目的を達成するため、本発明の再生装置は、上記の偶数復号手段は、偶数番目の波形等化後再生信号に対し、状態遷移の１ステップに関するメトリック演算を行って第１の演算結果を出力する第１のブランチメトリック演算回路と、第１の演算結果と第２の演算結果とに基づいて過去のパスを含めた累積のメトリックと加算し、パスがマージする場合には比較・選択を行って第３の演算結果を出力する第１のパスメモリ演算回路と、第３の演算結果に基づいて復号された２値信号を出力する第１のパスメモリ演算回路とからなり、上記の奇数復号手段は、奇数番目の波形等化後再生信号に対し、状態遷移の１ステップに関するメトリック演算を行って第２の演算結果を出力する第２のブランチメトリック演算回路と、第１の演算結果と第２の演算結果とに基づいて過去のパスを含めた累積のメトリックと加算し、パスがマージする場合には比較・選択を行って第４の演算結果を出力する第２のパスメモリ演算回路と、第４の演算結果に基づいて復号された２値信号を出力する第２のパスメモリ演算回路とからなる構成とし、偶数復号手段と奇数復号手段とは互いに共通の構成としたものである。
【００２７】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる再生装置の第１の実施の形態のブロック図を示す。同図中、図２２と同一構成部分には同一符号を付してある。図１において、ランレングス制限符号が高密度記録された光ディスク１１からＰＤヘッドアンプ１２で光電変換及び増幅されたランレングス制限符号（ディジタル信号）は、図示しない直流阻止回路により直流分が除去された後、低域フィルタ（ＬＰＦ）１３により高域（ノイズ）成分が阻止され、続いてＡ／Ｄ変換器１４により所定のクロックでサンプリングされる。
【００２８】
Ａ／Ｄ変換器１４でサンプリングされて得られたディジタル信号は、必要に応じて図示しないＡＧＣ回路で振幅が一定になるように自動利得制御（ＡＧＣ）された後、リサンプリングＤＰＬＬ１９に供給される。なお、Ａ／Ｄ変換器１４を設ける位置は、リサンプリングＤＰＬＬ１９の前であればどこであってもよい。
【００２９】
リサンプリングＤＰＬＬ１９は、自分自身のブロックの中でループが完結しているディジタルＰＬＬ（位相同期ループ）回路で、Ａ／Ｄ変換器１４により固定のシステムクロックでサンプリングされている入力信号に対し、所望のビットレートでリサンプリングしたディジタルデータ（すなわち、ディジタルデータの位相０°、１８０°のうち、１８０°のリサンプリング・データ）を生成し、本実施の形態の要部を構成する後述の等化回路２０ａ及び２０ｂに供給する。
【００３０】
なお、ここでリサンプリングとは、ビットクロックのタイミングにおけるサンプリングデータを、システムクロックのタイミングでＡ／Ｄ変換したデータより間引き補間演算をして求めることをいう。このとき、データを奇数番目のデータΦ３と偶数番目のデータΦ４に振り分けて等化回路２０ａ及び２０ｂへ出力する。
【００３１】
また、リサンプリングＤＰＬＬ１９は、位相０°のリサンプリング・データのゼロクロスを検出しており、それにより得られる奇数データ信号に対応した奇数０ポイント情報ＺＤａ及び偶数データ信号に対応した偶数０ポイント情報ＺＤｂを等化回路２０ａ及び２０ｂに供給する。リサンプリングＤＰＬＬ１９から等化回路２０ａ及び２０ｂに受け渡されるデータΦ３及びΦ４と、時間軸通りに並べたサンプル点Ｄ１〜Ｄ１５の関係を図３に示す。
【００３２】
図３に示すように、奇数０ポイント情報ＺＤａの立ち上がりのタイミングでは、奇数データ信号のサンプル点Ｄ１、Ｄ９がゼロクロス点にあり、偶数０ポイント情報ＺＤｂの立ち上がりのタイミング直後では、偶数データ信号のサンプル点Ｄ６、Ｄ１４がゼロクロス点にある。更に、リサンプリングＤＰＬＬ１９は、ゼロクロスボイントに相当する位相１８０°のリサンプリング・データの値が０になるように、リサンプリングのタイミング、つまり周波数及び位相をロックさせる。
【００３３】
ここで、リサンプリングＤＰＬＬ１９について、更に詳細に説明する。図２はリサンプリングＤＰＬＬ１９の一実施の形態のブロック図を示す。同図に示すように、リサンプリングＤＰＬＬ１９は、補間器１９１、位相検出器１９２、ループフィルタ１９３及びタイミング発生器１９４からなる一巡のフィードバックループ回路であり、補間器１９１には図１のＡ／Ｄ変換器１４からの再生ディジタル信号Φ０と、タイミング発生器１９４からのデータ点位相情報とビットクロックが入力され、再生ディジタル信号Φ０の位相点データのデータ値が補間により推定されて出力される。
【００３４】
補間器１９１の出力データ値であるΦ１及びΦ２は、リサンプリング・データとして位相検出器１９２に供給される。位相検出器１９２は図１の等化回路２０ａ及び２０ｂへ奇数再生データΦ３及び偶数再生データΦ４を出力する一方、位相誤差信号を生成し、ループフィルタ１９３に供給し、ここで積分させた後タイミング発生器１９４に供給する。タイミング発生器１９４は入力されるループフィルタ１９３のデータに基づいて次のデータ点位相の推定を行い、このデータ点位相情報と同じく生成されたビットクロックを補間器１９１へ出力する。
【００３５】
再び図１に戻って説明するに、等化回路２０ａは、リサンプリングＤＰＬＬ１９から出力された、奇数再生データΦ３を入力信号として受け、ＰＲ特性を付与して等化後再生波形（奇数等化後データΦ９）を生成し、復号回路２１ａに供給して、ビタビ復号させる。
【００３６】
同じく、等化回路２０ｂは、リサンプリングＤＰＬＬ１９から出力された偶数再生データΦ４を入力信号として受け、ＰＲ特性を付与して等化後再生波形（偶数等化後データΦ１０）を生成し、復号回路２１ｂに供給して、ビタビ復号させる。
【００３７】
これらの復号回路２１ａ及び復号回路２１ｂは、同一構成をしており、図１に示すように、復号回路２１ａで演算されたブランチメトリックが復号回路２１ｂへ、復号回路２１ｂで演算されたブランチメトリックが遅延ブロック２３を介して復号回路２１ａへ入力されている。これら復号回路２１ａ及び復号回路２１ｂから取り出された復号データΦ９及びΦ１０はＥＣＣ回路２２に供給される。ＥＣＣ回路２２は、上記の復号回路２１からの復号データ系列中の誤り訂正符号を用いて、その誤り訂正符号の生成要素の符号誤りを訂正し、誤りの大幅に低減された復号データを出力する。
【００３８】
以上の構成において、本実施の形態は等化回路２０ａ及び２０ｂ、復号回路２１ａ及び２１ｂの構成に特徴を有するものであり、以下、これらについて更に詳細に説明する。
【００３９】
図４は本発明装置の要部の等化回路２０ａ及び２０ｂの一実施の形態のブロック図を示す。等化回路２０ａは、リサンプリングＤＰＬＬ１９からのリサンプリング・データΦ３に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）２０１ａと、このトランスバーサルフィルタ２０１ａの係数をエラー信号に応じて可変する乗算器・低域フィルタ（ＬＰＦ）２０２ａと、トランスバーサルフィルタ２０１ａの出力信号に基づいて前記エラー信号を生成する仮判別回路２０４ａと、前記エラー信号を極性反転して乗算器・ＬＰＦ２０２ａに供給するインバータ（ＩＮＶ）２０５ａとからなる。
【００４０】
同じく等化回路２０ｂは、リサンプリングＤＰＬＬ１９からのリサンプリング・データΦ４に対してＰＲ等化特性を付与するトランスバーサルフィルタ（ＴＶＦ）２０１ｂと、このトランスバーサルフィルタ２０１ｂの係数をエラー信号に応じて可変する乗算器・低域フィルタ（ＬＰＦ）２０２ｂと、トランスバーサルフィルタ２０１ｂの出力信号に基づいて前記エラー信号を生成する仮判別回路２０４ｂと、前記エラー信号を極性反転して乗算器・ＬＰＦ２０２ｂに供給するインバータ（ＩＮＶ）２０５ｂとからなる。
【００４１】
従来の考え方からすれば、奇数・偶数データにまたがって符号間干渉を除去する特性を与えるべきであるが、等化回路２０ａ及び２０ｂは、それぞれ奇数データのみ、もしくは偶数データのみに特化して符号間干渉を除去することによって、同一構成の等化回路を実現している。
【００４２】
これが本実施の形態の第１の要部である。このような動作が可能かつ有効である理由を、代表的な光ディスクシステムＤＶＤの場合で説明する。
【００４３】
図５に示すように、再生信号のチャネルレート（ビットレート）に対して、再生信号の帯域は、光学系のＭＴＦ特性により、高域が大きく削られている。このとき、理想的には、公知のナイキスト条件を満たすように等化が行われ、その一つである目標特性（ＰＲ（１，１）、ＰＲ（１，２，２，１）などのような特性）に収束することが望ましい。
【００４４】
従来のフィルタリング（イコライジング）手段は、１ビット間隔の全タップの信号を用いて等化を行っており、その特性（適応等化器の特性）は、図５にIで示すようになっていた。これに対し、図４の実施の形態のように、奇数もしくは偶数データのみを用いるということは、データを一つおきにしか用いないということであり、等化特性に関してサンプリング周波数を１／２に下げることと等価である。
【００４５】
適応等化器の特性を周波数軸で示すと、図６のような関係になる。その結果、フィルタリングの特性は図６にIIで示すようにチャネルレートの１／２以下の部分でのみ決定する。システムによっては、このような特性でも十分なのである。
【００４６】
また、図５に示す状態では、再生信号のチャネルレート（ビットレート）に対して、再生信号の帯域が狭すぎて、高域の情報が足りないため、正しいところに収束することができないという問題がある。高密度記録した状態では、完全に減衰した帯域やノイズに埋もれてしまった（１／２）ｆｃ付近の高域成分については、いくら高域を強調しても、欠落した部分を再生することはできないからである。
【００４７】
よって、高域が欠落している状態の中で、なるべく目標特性（ＰＲ（１，１）、ＰＲ（１，２，２，１）なとのような特性）に近くなり、かつ、ナイキスト条件をいかにも満たしているようなところにタップ係数は誤って擬似収束しようとする。また、高域成分が残留していたとしても、それらを無制限に強調できるため、本来の特性ではない、しかし、ナイキスト条件をいかにも満たしているようなところにタップ係数は誤って擬似収束してしまう。
【００４８】
回路的には、各係数の値は無限に変化できるわけではないから、どこかでいずれかの係数にリミッタがかかる。そしてそこで等化エラーとして辻褄があう状態に収束してしまい、本来の特性に戻ることができなくなる。実際、このような状態は複数存在してしまうため、結果として、本来の目標特性でない特性に擬似的に収束してしまう危険性がある。この現象は、高密度記録になればなるほど、発生しやすくなる。
【００４９】
これに対して、本実施の形態で示される図６の等化器特性IIにおいては、高域を強調しすぎないので、このようなナイキスト条件は保ったまま誤ったところに収束するという状態を回避できるというメリットがある。
【００５０】
図７は本発明装置の要部の復号回路２１ａ及び２１ｂの一実施の形態のブロック図を示す。等化回路２０ａからの奇数等化後データΦ９は、復号回路２１ａ内のブランチメトリック演算回路２１１ａに供給され、状態遷移の１ステップに関するメトリック演算が行われる。この結果が復号回路２１ａ内のパスメトリック演算回路２１２ａ及び復号回路２１ｂ内の２１２ｂに供給される。一方、等化回路２０ｂからの偶数等化後データΦ１０は、復号回路２１ｂ内のブランチメトリック演算回路２１１ｂに供給され、状態遷移の１ステップに関するメトリック演算が行われる。この結果が遅延ブロック２３を介して復号回路２１ａ内のパスメトリック演算回路２１２ａに供給されると共に、復号回路２１ｂ内のパスメトリック演算回路２１２ｂに供給される。
【００５１】
パスメトリック演算回路２１２ａは、入力されたブランチメトリック演算結果を過去のパスを含めた累積のメトリックと加算し、パスがマージする場合には比較・選択を行う。比較結果は制御信号としてパスメモリ演算回路２１３ａに供給され、確からしいパス及び結果である２値信号Φ１１が出力される。
【００５２】
同じく、パスメトリック演算回路２１２ｂは、入力されたブランチメトリック演算結果を過去のパスを含めた累積のメトリックと加算し、パスがマージする場合には比較・選択を行う。比較結果は制御信号としてパスメモリ演算回路２１３ｂに供給され、確からしいパス及び結果である２値信号Φ１２が出力される。
【００５３】
以上の構成の中で、パスメトリック演算回路２１２ａ及び２１２ｂが本願の要部をなす部分であり、次に、それらの内部動作について詳しく説明する。
【００５４】
今、図２５に示した状態遷移図に基づいてビタビ復号する場合を考えると、復号回路２１ａ及び２１ｂから出力される復号データである２値信号Φ１１及びΦ１２は、それぞれ奇数もしくは偶数データ列であるから、復号回路２１ａ又は２１ｂ単体で考えると、図２７に示したトレリス線図の２ステップ分を１ビットクロックで演算すればよい。しかし、従来技術の課題で説明したとおり、単純に演算すると、ＡＣＳのサイクルを２回行うクリティカルパスが存在するため、システムクロックの単位時間内で演算が終了しないという問題が発生する。
【００５５】
そこで、本発明では、図８に示すように中間の状態Ｓ３をＳ３１及びＳ３２に増やし、かつ、中間の状態Ｓ０をＳ００及びＳ０１に増やし、演算の順序を置き換える。つまり、中間（１ステップ後）でマージしているところで選択・決定をしないようにするため、状態Ｓ３、Ｓ４、Ｓ１、Ｓ０の各状態を２つに分けている。これにより、２ステップ分の累積加算を先に行い、比較・選択をまとめて行うことで、比較・選択に要する時間を短縮することが可能となる。
【００５６】
すなわち、従来装置の図２７のトレリス線図では、２本の経路が状態Ｓ３、Ｓ４、Ｓ１、Ｓ０でマージするため、２本から最もメトリック値の小さい（負極性の場合は大きい）１本を選択するための比較が行われるが、実際には減算で大小関係を決定する。これに対し、図８のトレリス線図では、３本の経路が状態Ｓ３、Ｓ４、Ｓ１、Ｓ０でマージするため、３本から最もメトリック値の小さい（負極性の場合は大きい）１本を選択するための比較が行われるが、単純にトーナメント方式でやると、２回の減算が必要となり、遅延は従来と変わらなくなってしまう。
【００５７】
そこで、本発明では、総当り的に並行して各メトリックの減算を行い、そのすべての結果を基に図１２に示すマトリックスで一度に一つの入力信号を選択することで、時間的には従来の半分（２ステップに対し減算一個分）の遅延時間で済む。
【００５８】
ブランチメトリック演算回路２１１ａ及び２１１ｂは同一回路で、例えば図９のブロック図に示す内部回路構成とされている。同図において、ブランチメトリック演算回路２１１（２１１ａ，２１１ｂ）は、入力されたデータから、各目標値（ａｉｍ＿ｐ３＝２ａ＋２ｂ，ａｉｍ＿ｐ２＝２ａ＋ｂ，ａｉｍ＿ｐ１＝２ｂ，ａｉｍ＿０＝ａ＋ｂ，ａｉｍ＿ｍ１＝２ａ，ａｉｍ＿ｍ２＝ａ，ａｉｍ＿ｍ３＝０）を減算器４１〜４７でそれぞれ減算し、その減算結果を減算器４１〜４７に対応して設けられた２乗演算ブロック５１〜５７でそれぞれ２乗演算をすることにより、それぞれのブランチメトリックｂｍ＿ｐ３，ｂｍ＿ｐ２，ｂｍ＿ｐ１，ｂｍ＿０，ｂｍ＿ｍ１，ｂｍ＿ｍ２，ｂｍ＿ｍ３を得、それらを出力する。
【００５９】
上記の７つの目標値ａｉｍ＿ｐ３〜ａｉｍ＿ｍ３は、ＰＲ（ａ，ｂ，ｂ，ａ）の特性を付与された連続波の等化波形がとり得る７つの値、２ａ＋２ｂ、２ａ＋ｂ、２ｂ、ａ＋ｂ、２ａ、ａ、０を示す。
【００６０】
図７に戻って説明するに、パスメトリック演算回路２１２ａ及び２１２ｂには入力ポートＡとＢがあり、等化回路２０ａからの奇数等化後データΦ９と、等化回路２０ｂからの偶数等化後データΦ１０は、図３に示した奇数番目のデータΦ３と偶数番目のデータΦ４と同様な時間関係で供給されるので、パスメトリック演算回路２１２ａの入力ポートＡにはブランチメトリック演算回路２１１ｂの出力信号を遅延ブロック２３にて１データクロック分遅らせた信号を、入力ポートＢには、ブランチメトリック演算回路２１１ａの出力信号を入力する。他方、パスメトリック演算回路２１２ｂの入力ポートＡにはブランチメトリック演算回路２１１ａの出力信号を入力し、入力ポートＢにはブランチメトリック演算回路２１１ｂの出力信号を入力する。
【００６１】
このようにすることで、ブランチメトリック演算２ステップの２ステップ目が、パスメトリック演算回路２１２ａは奇数データに、パスメトリック演算回路２１２ｂは偶数データとなる。さらに、パスメトリック演算回路２１２ａとパスメトリック演算回路２１２ｂは同一構成となる。パスメトリック演算回路２１２ａ及び２１２ｂからはマージ部の比較結果が制御信号としてパスメモリ演算回路２１３ａ及び２１３ｂに供給されて演算されることにより、確からしいパス及び結果である２値信号Φ１１及びΦ１２が出力される。
【００６２】
図１０は本発明になる再生装置中のパスメトリック演算回路２１２ａ及び２１２ｂの一例の内部構成図を示す。同図において、ｂｍ＿ｐ３Ａ，ｂｍ＿ｐ２Ａ，ｂｍ＿ｐ１Ａ，ｂｍ＿０Ａ，ｂｍ＿ｍ１Ａ，ｂｍ＿ｍ２Ａ，ｂｍ＿ｍ３Ａは、入力ポートＡに入力されるブランチメトリックで、加算器６０、６１、６４、６７、６５、６８、６９でそれぞれパスメトリックである出力Ｌ３、Ｌ２、Ｌ２、Ｌ４、Ｌ５、Ｌ５、Ｌ０と加算され、さらにｂｍ＿０Ａは加算器６２で出力Ｌ１と、またｂｍ＿ｐ２Ａは加算器６３で出力Ｌ３と加算される。また、ｂｍ＿ｍ２Ａは加算器６６でＬ０と加算される。
【００６３】
また、ｂｍ＿ｐ３Ｂ，ｂｍ＿ｐ２Ｂ，ｂｍ＿ｐ１Ｂ，ｂｍ＿０Ｂ，ｂｍ＿ｍ１Ｂ，ｂｍ＿ｍ２Ｂ，ｂｍ＿ｍ３Ｂは、入力ポートＢに入力されるブランチメトリックで、それらのうちｂｍ＿ｐ３Ｂは、加算器７０で加算器６０の出力と加算されると共に、加算器７１で加算器６１の出力と加算されてそれぞれ比較・選択ブロック７６に入力される。また、ｂｍ＿ｐ２Ｂは、加算器７２で加算器６２からの出力と加算されて比較・選択ブロック７６に入力されると共に、加算器７３、７４で加算器６０、６１の出力と加算されて比較・選択ブロック７７に入力される。また、ｂｍ＿ｐ１Ｂは加算器７５で加算器６２の出力と加算されて比較・選択ブロック７７に入力される。
【００６４】
また、ｂｍ＿０Ｂは加算器６３及び６４の出力が供給されて小さい方の信号を選択する比較・選択ブロック７８からの信号と加算器７９で加算されてＤラッチ９２を通して出力Ｌ５として出力される。これと同時に、ｂｍ＿０Ｂは加算器６５及び６６の出力が供給されて小さい方の信号を選択する比較・選択ブロック８０からの信号と加算器８１で加算されてＤラッチ９３を通して出力Ｌ２として出力される。
【００６５】
また、ｂｍ＿ｍ１Ｂは、加算器８２で加算器６７の出力と加算されて比較・選択ブロック８８に入力される。また、ｂｍ＿ｍ２Ｂは、加算器８３、８４で加算器６８、６９の出力と加算されて比較・選択ブロック８８に入力され、更に加算器８５で加算器６７からの出力と加算されて比較・選択ブロック８９に入力される。更に、ｂｍ＿ｍ３Ｂは加算器８６、８７で加算器６８、６９の出力と加算されて比較・選択ブロック８９に入力される。
【００６６】
比較・選択ブロック７６は、加算器７０、７１、７２の各出力信号のうち、最も小さいレベルの信号を選択してＤラッチ９０を介して出力Ｌ３として出力すると共に制御信号ｃｔｌ１を出力する。比較・選択ブロック７７は、加算器７３、７４、７５の各出力信号のうち、最も小さいレベルの信号を選択してＤラッチ９１を介して出力Ｌ４として出力すると共に制御信号ｃｔｌ２を出力する。また、比較・選択ブロック８８は、加算器８２、８３、８４の各出力信号のうち、最も小さいレベルの信号を選択してＤラッチ９４を介して出力Ｌ１として出力すると共に制御信号ｃｔｌ５を出力する。更に、比較・選択ブロック８９は、加算器８５、８６、８７の各出力信号のうち、最も小さいレベルの信号を選択してＤラッチ９５を介して出力Ｌ０として出力すると共に制御信号ｃｔｌ６を出力する。
【００６７】
上記の６つの出力Ｌ０〜Ｌ５は６つの状態に対するパスメトリックを示し、図２５に示した状態遷移図の状態Ｓ０〜Ｓ５に対応している。また、制御信号ｃｔｌ１〜ｃｔｌ６は、パスメトリック演算にてマージが起きたとき、どれを選択したかが示されている信号で、これをパスメモリ演算回路２１３ａ、２１３ｂへ送ることにより、パスメモリ演算回路の内部のスイッチ回路（後述する図１３のＳＷ）を切り換えるためなどに用いられる。従来のような１ステップ演算のときには４箇所しかマージが発生しないので、制御信号は４つであったが、本実施の形態のように２ステップ演算になると、６箇所にマージが存在するので、制御信号はｃｔｌ１〜ｃｔｌ６の６つになる。
【００６８】
３入力の上記の比較・選択ブロック７６、７７、８８及び８９は、図１１に示す構成により、入力された３信号の最も小さいものを選択して出力すると共に、その制御をｃｔｌとして出力する。図１１において、比較・選択ブロックは、３つの入力信号▲１▼、▲２▼、▲３▼のうち、減算器１０１ａ、１０１ｂ、１０１ｃで２入力信号ずつ減算を行い、極性判別部１０２ａ、１０２ｂ、１０２ｃで極性判別した後、マトリックス回路１０３で図１２に示したようなマトリックス処理を行う。
【００６９】
ここで、３つの入力信号▲１▼、▲２▼、▲３▼から１つの信号を選択する場合、本実施の形態では減算器１０１ａ、１０１ｂ、１０１ｃで２入力信号ずつ減算を行うことにより、遅延を少なくしている（減算一個分）。また、マトリックス回路１０３の出力制御信号ｃｔｌは、スイッチ回路１０４にスイッチング信号として供給され、入力信号▲１▼、▲２▼、▲３▼のうちの一の信号を選択する。
【００７０】
ここで、スイッチ回路１０４は、図１２中、最も小さいものがＡのときには入力信号▲１▼を選択し、Ｂのときには入力信号▲２▼を選択し、Ｃのときには入力信号▲３▼を選択する。これにより、比較部分の処理が並列処理になる（このことを図１０の下部に比較を示す記号Ｃを３段にして図示）ので、クロック周波数に対して余裕ができる。
【００７１】
図１３はパスメトリックに対応したパスメモリ演算回路２１３ａ及び２１３ｂの一例のブロック図を示す。同図において、パスメトリック演算回路２１２ａ又は２１２ｂより供給される制御信号ｃｔｌ１〜ｃｔｌ６に基づいて、１または０を選択するスイッチ（ＳＷ）と、ＳＷの出力を遅延するＤラッチからなる回路が複数縦続接続された演算回路部１０６ａ〜１０６ｆにより十分な長さの演算を繰り返した後、それら６つの演算結果を多数決回路１０７により、１か０を選択する。これが復号後のデータ列Φ１１若しくはΦ１２となる。
【００７２】
次に、ブランチメトリックとパスメトリックビット数の違いに着目した、さらなる高速化の手法について説明する。図１４及び図１５は本発明になる再生装置中のパスメトリック演算回路２１２ａ及び２１２ｂの第２の例の内部構成図を示す。同図中、図１０と同一構成部分には同一符号を付し、その説明を省略する。パスメトリックはブランチメトリックの累算であり、ビット数は増大している。図１０に示したパスメトリック演算回路においては、従来の２ステップ分をパラレルに独立して演算することにより、比較（Ｃ）に相当する演算が少なくでき、従来よりも高速化が可能であるが、最初にブランチメトリックとパスメトリックの加算があるため、ビット数の大きい加算が強いられ、演算に時間がかかる。
【００７３】
これに対し、図１４と図１５により示される第２の例のパスメトリック演算回路では、最初に１６個の加算器１０８ａ〜１０８ｐにおいて２ステップ分のブランチメトリックの加算を実行し、その演算結果を加算器１０９〜１２４にそれぞれ供給して出力と加算しているため、この段階でのビットの増加は１ビットであり、演算時間が大幅に少なくなる。この場合の後続のパスメモリ演算回路２１３ａ、２１３ｂは、図１３と同じ構成でよい。なお、図１４の比較・選択ブロック１２５、図１５の比較・選択ブロック１２６からはパスメトリックＬ５、Ｌ２が出力される。
【００７４】
図２８は図１０の第１の例のパスメトリック演算回路、図１４及び図１５の第２の例のパスメトリック演算回路と比較するための、従来の１ステップ分のパスメトリック演算回路を示す。同図において、ブランチメトリックｂｍ＿ｐ３，ｂｍ＿ｐ２，ｂｍ＿ｐ１，ｂｍ＿０，ｂｍ＿ｍ１，ｂｍ＿ｍ２，ｂｍ＿ｍ３は、加算器１３０、１３１、１３３、１３４、１３６、１３７、１３９でそれぞれパスメトリック出力Ｌ３、Ｌ２、Ｌ２、Ｌ４、Ｌ５、Ｌ０、Ｌ０と加算され、さらにｂｍ＿ｐ２は加算器１３２で出力Ｌ３と、ｂｍ＿０は加算器１３５で出力Ｌ１と、またｂｍ＿ｍ２は加算器１３８で出力Ｌ５と加算される。
【００７５】
比較・選択ブロック１４０は、加算器１３０、１３１の各出力信号のうち、小さいレベルの信号を選択してＤラッチ９０を介して出力Ｌ３として出力すると共に制御信号ｃｔｌ１を出力する。比較・選択ブロック１４１は、加算器１３２、１３３の各出力信号のうち、小さいレベルの信号を選択してＤラッチ９１を介して出力Ｌ４として出力すると共に制御信号ｃｔｌ２を出力する。また、比較・選択ブロック１４２は、加算器１３６、１３７の各出力信号のうち、小さいレベルの信号を選択してＤラッチ９４を介して出力Ｌ１として出力すると共に制御信号ｃｔｌ５を出力する。
【００７６】
更に、比較・選択ブロック１４３は、加算器１３８、１３９の各出力信号のうち、小さいレベルの信号を選択してＤラッチ９５を介して出力Ｌ０として出力すると共に制御信号ｃｔｌ６を出力する。更に、加算器１３４、１３５の各出力信号は、Ｄラッチ９２、９３でラッチされた後、出力Ｌ５、Ｌ２として出力される。上記の出力Ｌ０〜Ｌ５は６つのブランチメトリックを示す。
【００７７】
この従来のパスメトリック演算回路の構成では、Ａで示す累積加算、Ｃで示す比較、Ｓで示す選択の１ステップ単位の演算が縦続接続により行われるため、２ステップではそれらの演算時間の２倍（２×ＡＣＳ）だけかかる。これに対し、図１０に示した本実施の形態におけるパスメトリック演算回路では、Ｃの遅延分が一回分減っており、また、図１４と図１５に示した本実施の形態におけるパスメトリック演算回路では、ＡがＡ’となり、さらに遅延時間が短くなっている。
【００７８】
次に、オフセット減算も含めた更に高速化を実現する本実施の形態の構成について説明する。図１６は本発明装置の要部を構成するパスメトリック演算回路の第３の例の要部のブロック図を示す。第３の例のパスメトリック演算回路は、図１４及び図１５に示した第２の例のパスメトリック演算回路中の加算器１０９〜１２４の各一方の入力端子に供給されるパスメトリックＬ０〜Ｌ５に代えて、図１６のオフセット演算回路１２７及びオフセット減算回路１２８により生成した、オフセット演算処理したパスメトリックＬ０’〜Ｌ５’を用いるようにしたものである。
【００７９】
ここで、ビタビ復号のパスメトリック演算においては、時間経過と共にパスメトリックが増大（極性を負方向に扱う場合は減少）する一方なので、すべての状態に対するパスメトリックがある閾値を超えたことを確認して、その値を、各々のパスメトリックから減算する（オフセットする）ようなオフセット減算という手法が従来、とられる。
【００８０】
しかし、このオフセット減算も、各ステップに要する演算（累算（Ａ）、比較（Ｃ）、選択（Ｓ））と同様に、１ステップ以内に完結しなくてはならないため、結果として、累算・比較・選択・オフセット減算を１ステップ以内に行わなくてはならず、更に時間的な余裕がなかった。図２９は、このオフセット減算という手法をとる従来のパスメトリック演算回路の一例の構成図を示す。同図中、図２８と同一構成部分には同一符号を付し、その説明を省略する。
【００８１】
図２９の従来のパスメトリック演算回路では、スレッショルドレベルと出力されるパスメトリックＬ０〜Ｌ５とを、オフセット演算回路１４６で比較し、すべてがスレッショルドレベルを超えている場合はその値を、そうでないときは０をオフセット値Ｐ０として出力し、このオフセット値Ｐ０と入力されるブランチメトリックとを減算する減算器１４５ａ〜１４５ｇを入力初段に設けている。これにより、パスメトリックの増大を防いでいる。しかし、図２９にＯで示したオフセット演算と、Ａで示したパスメトリック累算と、Ｃで示した比較演算と、Ｓで示した選択演算が縦続接続されるため、この従来回路では高速化の障害となる。
【００８２】
これに対し、第３の例のパスメトリック演算回路の要部は、図１６に示したように、パスメトリックＬ０〜Ｌ５がオフセット演算回路１２７に供給され、ここでスレッショルドレベルと各々比較され、すべてがスレッショルドレベルを超えている場合にはその値を、そうでない場合は０をオフセット値Ｐ０として出力される。
【００８３】
オフセット値Ｐ０は、オフセット減算回路１２８に入力され、各パスメトリックＬ０〜Ｌ５から減算され、その減算結果であるＬ０’〜Ｌ５’を出力させる。これらの減算結果Ｌ０’〜Ｌ５’は、ｍステップ分のブランチメトリックの加算値から減算されるが、このとき、ｍステップ分のブランチメトリックの加算Ａ’とオフセット減算Ｏとが並列処理となるので、演算遅延を短くすることが可能となる。すなわち、第３の例のパスメトリック演算回路では、第１の例と第２の例のパスメトリック演算回路の効果に加え、オフセット演算を２ステップ分のブランチメトリック演算と並行して行うことで、オフセット演算を含めた高速化ができる。
【００８４】
次に、本発明の再生装置の第２の実施の形態について説明する。図１７は本発明になる再生装置の第２の実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図１７に示す再生装置の第２の実施の形態では、ＬＰＦ１３の入力再生信号が位相同期ループ（ＰＬＬ）回路２５に供給され、ここでビットに同期したクロックが生成され、そのクロックがＡ／Ｄ変換器１４及び補間フィルタ（ＩＰＦ）２６に供給される。
【００８５】
Ａ／Ｄ変換器１４から出力される奇数番目のデータ（もしくは偶数番目のデータ）Φ３は、等化回路２０ａに直接に供給されると共に、ＩＰＦ２６に供給され、ＩＰＦ２６において隣り合う２つの奇数番目のデータ（もしくは偶数番目のデータ）Φ３からシステムクロックのタイミングで間引き補間演算して生成された、隣り合う２つの奇数番目のデータ（もしくは偶数番目のデータ）Φ３の中間位置のサンプル点データΦ４が、偶数番目のデータ（もしくは奇数番目のデータ）として等化回路２０ｂに供給される。
【００８６】
等化回路２０ａ及び２０ｂ以降の回路構成は、図１と同様であるが、リサンプリングＤＰＬＬ１９の生成するビットクロックではなく、ＰＬＬ回路２５の生成するクロックに同期して処理が行われる。
【００８７】
このように、本実施の形態では、等化回路２０ａ及び２０ｂが、リサンプリングＤＰＬＬ１９からの信号ではなく、Ａ／Ｄ変換した再生信号を入力信号Φ３とそれから補間して得られるΦ４を入力として動作し、かつ、後段の等化・復号動作がＰＬＬ回路２５の生成するクロックに同期して処理が行われるところに特徴がある。
【００８８】
次に、本発明の再生装置の第３の実施の形態について説明する。図１８は本発明になる再生装置の第３の実施の形態のブロック図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図１８に示す再生装置の第３の実施の形態では、等化回路２０ａ及び２０ｂが、リサンプリングＤＰＬＬ１９からの信号Φ３及びΦ４ではなく、ＰＬＬ回路２５が出力する位相０°（０ｄｅｇ）のクロックでサンプリングするＡ／Ｄ変換器１４ａから取り出される奇数番目データΦ３、及びＰＬＬ回路２５が出力する位相１８０°（１８０ｄｅｇ）のクロックでサンプリングするＡ／Ｄ変換器１４ｂから取り出される偶数番目データΦ４を入力として動作し、かつ後段の等化・復号動作がＰＬＬ回路２５が生成するクロックに同期して処理が行われるところに特徴がある。
【００８９】
次に、本発明の再生装置の第４の実施の形態について説明する。図１９は本発明になる再生装置の第４の実施の形態のブロック図を示す。同図中、図１及び図１７と同一構成部分には同一符号を付し、その説明を省略する。図１９に示す再生装置の第４の実施の形態では、等化回路２０ａ及び２０ｂが、リサンプリングＤＰＬＬ１９からの信号Φ３及びΦ４ではなく、Ａ／Ｄ変換器３０から取り出される奇数番目データΦ３及びＩＰＦ２６から出力される偶数番目データΦ４を入力として動作し、かつ、後段の等化・復号動作が、位相比較器２７、ループフィルタ２８及び電圧制御発振器（ＶＣＯ）２９からなるＰＬＬ回路が生成するクロックに同期して処理が行われるところに特徴がある。
【００９０】
すなわち、Ａ／Ｄ変換器３０から取り出される奇数番目データΦ３及びＩＰＦ２６から出力される偶数番目データΦ４は、等化回路２０ａ及び２０ｂにそれぞれ供給されると共に位相比較器２７に供給される。位相比較器２７は、奇数番目データΦ３及び偶数番目データΦ４のゼロクロス検出を行い、その検出ゼロクロス点の位相とＶＣＯ２９よりのビットクロックの位相とを位相比較して位相誤差信号を生成する。この位相誤差信号はループフィルタ２８を通してＶＣＯ２９に制御電圧として印加され、その出力システムクロック周波数を可変制御する。ＶＣＯ２９から出力されるシステムクロックは上記のビットクロックを含み、装置のクロックが必要な各ブロックに印加される。
【００９１】
ループフィルタ２８及びＶＣＯ２９はディジタルでもアナログでも構成可能であり、アナログの場合はＤ／Ａ変換を行うインターフェースが必要となる。この実施の形態も上記の各実施の形態と同様の特長を有する。
【００９２】
次に、本発明の再生装置の第５の実施の形態について説明する。図２０は本発明になる再生装置の第５の実施の形態のブロック図を示す。同図中、図１及び図１９と同一構成部分には同一符号を付し、その説明を省略する。図２０に示す再生装置の第５の実施の形態では、ＬＰＦ１３から出力された再生信号が、２つのＡ／Ｄ変換器３１ａ及び３１ｂにそれぞれ供給される。
【００９３】
一方、ＶＣＯ２９から出力されるシステムクロックは上記のビットクロックを含むが、互いに位相が１８０°異なるシステムクロックが出力され、Ａ／Ｄ変換器３１ａには位相０°のシステムクロックが供給されて再生信号のＡ／Ｄ変換を行わせて奇数番目データ（もしくは偶数番目データ）Φ３を生成させ、Ａ／Ｄ変換器３１ｂには位相１８０°のシステムクロックが供給されて再生信号のＡ／Ｄ変換を行わせて偶数番目データ（もしくは奇数番目データ）Φ４を生成させる。これらのデータΦ３及びΦ４は後段の等化回路２０ａ及び２０ｂ以降のブロックに供給される。
【００９４】
次に、本発明の再生装置の第６の実施の形態について説明する。図２１は本発明になる再生装置の第６の実施の形態のブロック図を示す。同図中、図１及び図１７と同一構成部分には同一符号を付し、その説明を省略する。図２１に示す再生装置の第６の実施の形態では、位相比較器３２が、等化回路２０ａ及び２０ｂに入力されるデータΦ３及びΦ４ではなく、等化回路２０ａ及び２０ｂから出力されるデータΦ９及びΦ１０を入力として、ゼロクロス検出動作・位相比較動作を行うことを特徴とする。
【００９５】
すなわち、等化回路２０ａ及び２０ｂから出力されるデータΦ９及びΦ１０は、復号回路２１ａ及び２１ｂに供給されると共に、位相比較器３２にそれぞれ供給される。位相比較器３２は、データΦ９及びΦ１０のゼロクロス検出を行い、その検出ゼロクロス点の位相とＶＣＯ３４よりのビットクロックの位相とを位相比較して位相誤差信号を生成する。この位相誤差信号はループフィルタ３３を通してＶＣＯ３４に制御電圧として印加され、その出力システムクロック周波数を可変制御する。ＶＣＯ３４から出力されるシステムクロックは上記のビットクロックを含み、Ａ／Ｄ変換器３５にサンプリングクロックとして供給されると共に、装置のクロックが必要な各ブロックに印加される。
【００９６】
位相比較器３２と共にＰＬＬ回路を構成するループフィルタ３３及びＶＣＯ３４はディジタルでもアナログでも構成可能であり、アナログの場合はＤ／Ａ変換を行うインターフェースが必要となる。この実施の形態も上記の各実施の形態と同様の特長を有する。
【００９７】
次に、本発明の再生装置の第７の実施の形態について説明する。図２２は本発明になる再生装置の第７の実施の形態のブロック図を示す。同図中、図１及び図２１と同一構成部分には同一符号を付し、その説明を省略する。図２２に示す再生装置の第７の実施の形態は、位相比較器３２が、等化回路２０ａ及び２０ｂに入力されるデータΦ３及びΦ４ではなく、等化回路２０ａ及び２０ｂから出力されるデータΦ９及びΦ１０を入力として、ゼロクロス検出動作・位相比較動作を行うと共に、位相比較器３２、ループフィルタ３３及びＶＣＯ３４からなるＰＬＬ回路から取り出される０°、１８０°のクロックによりＡ／Ｄ変換器３６ａ、３６ｂが入力信号のサンプリング動作を行ってデータΦ１（＝Φ３）、Φ２（＝Φ４）を出力する点に特徴がある。
【００９８】
なお、本発明は以上の実施の形態の実施の形態に限定されるものではなく、例えば５タップの等化器を用いているが、タップ数は任意に選んでよいことはもちろんである。また、以上の実施の形態では、奇数データ・偶数データで並列処理し、それぞれに対して復号動作を２ステップずつ行っているが、２の整数倍のステップをまとめて演算するようにしてもよい。この場合、本発明の特徴である演算順序の入れ替えをすることで、より高速化される。なぜなら、２の整数倍の個数分だけ、比較・選択演算の並列化、及びビット演算の縮小が行われるからである。
【００９９】
【発明の効果】
以上説明したように、本発明によれば、以下の数々の特長を有するものである。
【０１００】
（１）システムクロック周波数を従来の半分に下げることができるため、高速データレート処理の実現ができ、ＩＣデバイスによる速度制限を緩和できる。
【０１０１】
（２）奇数データ・偶数データそれぞれ独立して処理し、かつ、等化処理の対象を、奇数データ間の符号間干渉及び偶数データ間の符号間干渉に特化するようにしたため、システムクロック周波数を従来の半分に下げたことによる並列処理化の回路規模の増大を抑制することができる。
【０１０２】
（３）偶数復号手段及び奇数復号手段を、ｍ（ｍは２の整数倍）ステップ分のパスメトリックを演算して、それぞれの偶数番目の復号データ及び奇数番目の復号データをするようにし、少なくとも１つのパスメトリック演算に対し、各ステップに要する演算（累算・比較・選択）のうち、累算をまとめて先に演算した後、並列にｍステップ分のマージ演算（比較・選択）を行うようにしたため、演算時間を縮小することができる。
【０１０３】
（４）パスメトリック演算を、少なくとも１つのパスメトリック演算に対し、ｍステップ分のブランチメトリックを加算して、その後にパスメトリックと累算するようにしたため、演算時間を縮小することができる。
【０１０４】
（５）偶数復号手段及び奇数復号手段を、互いに共通の構成にするようにしたため、設計の煩雑さを解消することができる。
【０１０５】
（６）オフセット減算を行う場合、ｍステップ分のブランチメトリックを加算する処理と並行してオフセット減算処理を行うようにしたため、演算遅延を短くすることができる。
【図面の簡単な説明】
【図１】  本発明になる再生装置の第１の実施の形態のブロック図である。
【図２】図１の再生装置の要部のリサンプリングＤＰＬＬの一例のブロック図である。
【図３】本発明装置の要部のデータ形態を示す図である。
【図４】本発明装置の要部の等化回路の一実施の形態のブロック図である。
【図５】従来のフィルタリングの特性とチャンネルレートの関係図である。
【図６】本発明装置のフィルタリングの特性とチャンネルレートの関係図である。
【図７】本発明装置の要部の復号回路の一実施の形態のブロック図である。
【図８】本発明装置の要部の復号回路のトレリス線図である。
【図９】図７中のブランチメトリック演算回路の一例のブロック図である。
【図１０】図７中のパスメトリック演算回路の第１の例のブロック図である。
【図１１】図１０中の比較・選択回路の一例のブロック図である。
【図１２】図１１の比較・選択回路の動作例である。
【図１３】図７中のパスメモリ演算回路の一例のブロック図である。
【図１４】図７中のパスメトリック演算回路の第２の例のブロック図（その１）である。
【図１５】図７中のパスメトリック演算回路の第２の例のブロック図（その２）である。
【図１６】図７中のパスメトリック演算回路の第３の例の要部のブロック図である。
【図１７】本発明装置の第２の実施の形態のブロック図である。
【図１８】本発明装置の第３の実施の形態のブロック図である。
【図１９】本発明装置の第４の実施の形態のブロック図である。
【図２０】本発明装置の第５の実施の形態のブロック図である。
【図２１】本発明装置の第６の実施の形態のブロック図である。
【図２２】本発明装置の第７の実施の形態のブロック図である。
【図２３】従来の再生装置の一例のブロック図である。
【図２４】従来の等化回路の一例のブロック図である。
【図２５】パーシャルレスポンス（ａ，ｂ，ｂ，ａ）の状態遷移図である。
【図２６】従来の復号回路の一例のブロック図である。
【図２７】パーシャルレスポンス（ａ，ｂ，ｂ，ａ）のトレリス線図である。
【図２８】従来のパスメトリック演算回路の一例のブロック図である。
【図２９】従来のパスメトリック演算回路の他の例のブロック図である。
【符号の説明】
１１  光ディスク
１２  ヘッドアンプ
１３  低域フィルタ（ＬＰＦ）
１４、１４ａ、１４ｂ、３０、３１ａ、３１ｂ、３５、３６ａ、３６ｂ  Ａ／Ｄ変換器
１９  リサンプリングＤＰＬＬ
２０ａ、２０ｂ  等化回路
２１ａ、２１ｂ  復号回路
２２  ＥＣＣ回路
２３  遅延回路
２５  ＰＬＬ回路
２６  補間フィルタ（ＩＰＦ）
２７、３２  位相比較器
２８、３３  ループフィルタ
２９、３４  電圧制御発振器（ＶＣＯ）
７６〜７８、８０、８８、８９、１２５、１２６  比較・選択ブロック
１０１ａ〜１０１ｃ  減算器
１０２ａ〜１０２ｃ  極性判別回路
１０３  マトリックス回路
１０７  多数決回路
１０８ａ〜１０８ｐ、１０９〜１２４  加算器
１２７  オフセット演算回路
１２８  オフセット減算回路
１９１  補間器
１９２  位相検出器
１９３  ループフィルタ
１９４  タイミング発生器
２０１ａ、２０１ｂ  トランスバーサルフィルタ
２０２ａ、２０２ｂ  乗算器・低域フィルタ（ＬＰＦ）
２０４ａ、２０４ｂ  仮判別回路
２０５ａ、２０５ｂ  ＩＮＶ回路
２１１ａ、２１１ｂ  ブランチメトリック演算回路
２１２ａ、２１２ｂ  パスメトリック演算回路
２１３ａ、２１３ｂ  パスメモリ演算回路
Φ３  奇数番目のデータ
Φ４  偶数番目のデータ
Φ９  奇数等化後データ
Φ１０  偶数等化後データ
Φ１１、Φ１２  ２値信号
Ｌ０〜Ｌ５  パスメトリック
Ｌ０’〜Ｌ５’  オフセット演算処理したパスメトリック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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