(57)【特許請求の範囲】
【請求項１】
半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の表面の一部を覆う硬磁性体とを具備し、前記硬磁性体の磁化容易軸は、前記第１書き込み線を取り囲む方向を向いていることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記硬磁性体は、前記第１書き込み線の下面及び側面を覆っていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項３】
前記第１書き込み線の下面を覆う前記硬磁性体の磁化容易軸は、前記第２方向を向いていることを特徴とする請求項２記載の磁気ランダムアクセスメモリ。
【請求項４】
前記第１書き込み線の表面の一部を覆うヨーク材をさらに具備し、前記硬磁性体は、前記第１書き込み線と前記ヨーク材との間に配置されていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項５】
前記第１書き込み線の表面の一部を覆うヨーク材をさらに具備し、前記ヨーク材は、前記第１書き込み線と前記硬磁性体との間に配置されていることを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項６】
前記第２書き込み線の表面の一部を覆うヨーク材をさらに具備することを特徴とする請求項１記載の磁気ランダムアクセスメモリ。
【請求項７】
半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の表面の一部を覆う硬磁性体とを具備し、前記硬磁性体の磁化容易軸は、前記第２書き込み線を取り囲む方向を向いていることを特徴とする磁気ランダムアクセスメモリ。
【請求項８】
前記硬磁性体は、前記第２書き込み線の上面及び側面を覆っていることを特徴とする請求項７記載の磁気ランダムアクセスメモリ。
【請求項９】
前記第２書き込み線の上面を覆う前記硬磁性体の磁化容易軸は、前記第１方向を向いていていることを特徴とする請求項８記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記第２書き込み線の表面の一部を覆うヨーク材をさらに具備し、前記硬磁性体は、前記第２書き込み線と前記ヨーク材との間に配置されていることを特徴とする請求項７記載の磁気ランダムアクセスメモリ。
【請求項１１】
前記第２書き込み線の表面の一部を覆うヨーク材をさらに具備し、前記ヨーク材は、前記第２書き込み線と前記硬磁性体との間に配置されていることを特徴とする請求項７記載の磁気ランダムアクセスメモリ。
【請求項１２】
前記第１書き込み線の表面の一部を覆うヨーク材をさらに具備することを特徴とする請求項７記載の磁気ランダムアクセスメモリ。
【請求項１３】
磁気抵抗効果を利用してデータを記憶する複数のメモリセルと、前記複数のメモリセルに共有される書き込み線と、前記複数のメモリセルの直下における前記書き込み線の表面の一部にそれぞれ配置される複数の硬磁性体とを具備し、前記複数の硬磁性体の磁化容易軸は、前記書き込み線を取り囲む方向を向いていることを特徴とする磁気ランダムアクセスメモリ。
【請求項１４】
請求項１３記載の磁気ランダムアクセスメモリにおいて、前記複数のメモリセルの書き込み特性を検査し、前記書き込み線に、書き込み時に前記書き込み線に流す書き込み電流よりも大きな過剰電流を流して、前記複数の硬磁性体の磁化方向を固定し、前記複数のメモリセルの前記書き込み特性を修正することを特徴とする磁気ランダムアクセスメモリのメモリセルの書き込み特性の修正方法。
【請求項１５】
前記書き込み特性の修正は、前記複数のメモリセルに対して同時に行われることを特徴とする請求項１４記載の磁気ランダムアクセスメモリのメモリセルの書き込み特性の修正方法。
【請求項１６】
前記書き込み特性の修正方向は、前記書き込み線に流れる前記過剰電流の向きによって変わることを特徴とする請求項１４記載の磁気ランダムアクセスメモリのメモリセルの書き込み特性の修正方法。
【請求項１７】
半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に硬磁性体を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記絶縁層上の前記硬磁性体を除去し、前記硬磁性体を前記配線溝の底部及び側壁部に残存させる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程と、前記硬磁性体の磁化方向を、前記書き込み線を取り囲む方向に固定する工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項１８】
前記硬磁性体は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＣＭＰ法により、前記配線溝の底部及び側壁部に残存させられることを特徴とする請求項１７記載の磁気ランダムアクセスメモリの製造方法。
【請求項１９】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられることを特徴とする請求項１７記載の磁気ランダムアクセスメモリの製造方法。
【請求項２０】
前記硬磁性体を形成する直前に、前記絶縁層上並びに前記配線溝の底部上及び側壁部上にヨーク材を形成する工程と、前記絶縁層上の前記硬磁性体を除去した直後に、前記絶縁層上の前記ヨーク材を除去し、前記ヨーク材を前記配線溝の底部及び側壁部に残存させる工程とをさらに具備することを特徴とする請求項１７記載の磁気ランダムアクセスメモリの製造方法。
【請求項２１】
前記硬磁性体を形成した直後に、前記絶縁層上並びに前記配線溝の底部上及び側壁部上にヨーク材を形成する工程と、前記絶縁層上の前記硬磁性体を除去する直前に、前記絶縁層上の前記ヨーク材を除去し、前記ヨーク材を前記配線溝の底部及び側壁部に残存させる工程とをさらに具備することを特徴とする請求項１７記載の磁気ランダムアクセスメモリの製造方法。
【請求項２２】
半導体基板の上部にＴＭＲ素子を形成する工程と、前記ＴＭＲ素子上に絶縁層を形成する工程と、前記ＴＭＲ素子上の前記絶縁層に配線溝を形成する工程と、前記配線溝の側壁部に硬磁性体を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記硬磁性体の磁化方向を、前記書き込み線を取り囲む方向に固定する工程とを具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【請求項２３】
前記書き込み線上に硬磁性体を形成する工程をさらに具備することを特徴とする請求項２２記載の磁気ランダムアクセスメモリの製造方法。
【請求項２４】
前記硬磁性体は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＲＩＥ法により、前記配線溝の側壁部に残存させられることを特徴とする請求項２２記載の磁気ランダムアクセスメモリの製造方法。
【請求項２５】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられることを特徴とする請求項２２記載の磁気ランダムアクセスメモリの製造方法。
【請求項２６】
前記硬磁性体を形成する直前に、前記配線溝の側壁部にヨーク材を形成する工程をさらに具備することを特徴とする請求項２２記載の磁気ランダムアクセスメモリの製造方法。
【請求項２７】
前記硬磁性体を形成した直後に、前記配線溝の側壁部にヨーク材を形成する工程をさらに具備することを特徴とする請求項２２記載の磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トンネル型磁気抵抗(Tunneling Magneto Resistive)効果により“１”，“０”−情報を記憶するＴＭＲ素子を利用してメモリセルを構成した磁気ランダムアクセスメモリ（MRAM: Magnetic Random Access Memory）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されているが、そのうちの一つに、Roy Scheuerlein et.al.によって提案されたトンネル型磁気抵抗(Tunneling Magneto Resistive: 以後、TMRと表記する。) 効果を利用したメモリがある（例えば、ISSCC2000 Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”−情報を記憶する。ＴＭＲ素子は、図３７に示すように、２つの磁性層（強磁性層）により絶縁層（トンネルバリア）を挟んだ構造を有する。ＴＭＲ素子に記憶される情報は、２つの磁性層のスピンの向きが平行か又は反平行かによって判断される。
【０００４】
ここで、図３８に示すように、平行とは、２つの磁性層のスピンの向き（磁化の方向）が同じであることを意味し、反平行とは、２つの磁性層のスピンの向きが逆向きであることを意味する（矢印の向きがスピンの向きを示している。）。
【０００５】
なお、通常、２つの磁性層の一方側には、反強磁性層が配置される。反強磁性層は、一方側の磁性層のスピンの向きを固定し、他方側のスピンの向きのみを変えることにより情報を容易に書き換えるための部材である。
【０００６】
スピンの向きが固定された磁性層は、固定層又はピン層と呼ばれる。また、書き込みデータに応じて、スピンの向きを自由に変えることができる磁性層は、自由層又は記憶層と呼ばれる。
【０００７】
図３８に示すように、２つの磁性層のスピンの向きが平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も低くなる。この状態が“１”−状態である。また、２つの磁性層のスピンの向きが反平行となった場合、これら２つの磁性層に挟まれた絶縁層（トンネルバリア）のトンネル抵抗は、最も高くなる。この状態が“０”−状態である。
【０００８】
次に、図３９を参照しつつ、ＴＭＲ素子に対する書き込み動作原理について簡単に説明する。
【０００９】
ＴＭＲ素子は、互いに交差する書き込みワード線とデータ選択線（読み出し／書き込みビット線）との交点に配置される。そして、書き込みは、書き込みワード線及びデータ選択線に電流を流し、両配線に流れる電流により作られる磁界を用いて、ＴＭＲ素子のスピンの向きを平行又は反平行にすることにより達成される。
【００１０】
例えば、ＴＭＲ素子の磁化容易軸がＸ方向であり、Ｘ方向に書き込みワード線が延び、Ｘ方向に直交するＹ方向にデータ選択線が延びている場合、書き込み時には、書き込みワード線に、一方向に向かう電流を流し、データ選択線に、書き込みデータに応じて、一方向又は他方向に向かう電流を流す。
【００１１】
データ選択線に一方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、平行（“１”−状態）となる。一方、データ選択線に他方向に向かう電流を流すとき、ＴＭＲ素子のスピンの向きは、反平行（“０”−状態）となる。
【００１２】
ＴＭＲ素子のスピンの向きが変わるしくみは、次の通りである。
【００１３】
図４０のＴＭＲ曲線に示すように、ＴＭＲ素子の長辺（Easy-Axis）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は、例えば、１７％程度変化する。この変化率、即ち、変化の前後の抵抗値の比は、ＭＲ比と呼ばれる。
【００１４】
なお、ＭＲ比は、磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１５】
ＴＭＲ素子には、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界がかかる。図４１の実線に示すように、Hard-Axis方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なEasy-Axis方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線及び選択されたデータ選択線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１６】
この様子をさらに図４１のアステロイド曲線を用いて説明する。
ＴＭＲ素子のアステロイド曲線は、例えば、図４１の実線で示すようになる。即ち、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１７】
逆に、Easy-Axis方向の磁界ＨｘとHard-Axis方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１８】
従って、Easy-Axis方向の磁界Ｈｘの大きさとHard-Axis方向の磁界Ｈｙの大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１９】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。
【００２０】
例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されるスイッチ素子のみをオン状態として電流経路を作る。その結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００２１】
磁気ランダムアクセスメモリにおいては、上述ように、データ書き込みは、書き込みワード線とデータ選択線（読み出し／書き込みビット線）に，それぞれ、書き込み電流を流し、これにより発生する合成磁界をＴＭＲ素子に作用させることにより行う。
【００２２】
従って、データ書き込みを効率よく行うためには、この合成磁界を、効率よく、ＴＭＲ素子に与えることが重要となる。合成磁界が効率よくＴＭＲ素子に印加されれば、書き込み動作の信頼性が向上し、さらに、書き込み電流を減らし、低消費電力化を実現することができる。
【００２３】
そこで、最近では、書き込みワード線及びデータ選択線の表面の一部を、磁束を集中させる効果がある高透磁率のヨーク材で覆った構造を有する磁気ランダムアクセスメモリが提案されている。
【００２４】
【発明が解決しようとする課題】
データ書き込みを、効率よく、かつ、正確に行うためには、上述のように、合成磁界を、効率よく、ＴＭＲ素子に与えることが重要であると共に、メモリセルアレイを構成する複数のＴＭＲ素子の特性（ＴＭＲ曲線）を同じにすることが重要となる。なぜなら、複数のＴＭＲ素子の特性が異なると、同じ条件で書き込みを行っても、正確なデータが書き込まれないＴＭＲ素子が生じる可能性が大きくなるためである。
【００２５】
しかし、実際には、製造プロセス上の様々な問題（メモリセルの下地の平坦性、ウェハ内の膜厚のばらつきなど）により、複数のＴＭＲ素子の特性（ＴＭＲ曲線）は、同じとはならない。なお、このような特性のばらつきの直接的な原因としては、ＴＭＲ素子のピン層（固定層）から自由層（記憶層）に作用する漏れ磁界（Magnetostatic Coupling）と、ＴＭＲ素子のトンネルバリア層が平坦ではなく、ポールを持つという現象（Topological coupling）とが想定される。
【００２６】
その結果、例えば、理想的な特性を図４０に示すＴＭＲ曲線とした場合に、ウェハ内又はチップ内には、図４２に示すような特性を有するＴＭＲ素子と図４３に示すような特性を有するＴＭＲ素子とが共存することになる。この場合、例えば、設計上、ＴＭＲ素子の磁化方向（スピンの向き）を変えるに十分な書き込み電流を流したとしても、ＴＭＲ素子の磁化方向が変わらない、といった事態が発生し、磁気ランダムアクセスメモリの信頼性が低下する。
【００２７】
本発明は、このような問題を解決するためになされたもので、その目的は、磁気ランダムアクセスメモリにおいて、アセンブリ後に、ＴＭＲ素子の特性（ＴＭＲ曲線）のばらつきを修正することができるデバイス構造及びその製造方法並びにＴＭＲ素子の特性を修正する方法を提案することにある。
【００２８】
【課題を解決するための手段】
(1) ▲１▼  本発明の磁気ランダムアクセスメモリは、半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第１書き込み線の表面の一部を覆う硬磁性体とを備える。
【００２９】
前記硬磁性体は、前記第１書き込み線の下面及び側面を覆っている。前記硬磁性体は、前記メモリセルの直下に配置されている。前記第１書き込み線の下面を覆う前記硬磁性体の磁化容易軸は、前記第２方向を向いている。
【００３０】
本発明の磁気ランダムアクセスメモリは、さらに、前記第１書き込み線の表面の一部を覆うヨーク材を備える。前記硬磁性体は、前記第１書き込み線と前記ヨーク材との間に配置されている。
【００３１】
本発明の磁気ランダムアクセスメモリは、さらに、前記第１書き込み線の表面の一部を覆うヨーク材を備える。前記ヨーク材は、前記第１書き込み線と前記硬磁性体との間に配置されている。
【００３２】
本発明の磁気ランダムアクセスメモリは、さらに、前記第２書き込み線の表面の一部を覆うヨーク材を備える。
【００３３】
前記硬磁性体の磁化方向により前記メモリセルの書き込み特性が修正される。前記硬磁性体の磁化方向は、前記第１書き込み線に書き込み電流よりも大きな過剰電流を流すことにより固定される。
【００３４】
前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能する。
【００３５】
▲２▼  本発明の磁気ランダムアクセスメモリは、半導体基板の上部に形成され、磁気抵抗効果を利用してデータを記憶するメモリセルと、前記メモリセルの直下に配置され、第１方向に延びる第１書き込み線と、前記メモリセルの直上に配置され、前記第１方向に交差する第２方向に延びる第２書き込み線と、前記第２書き込み線の表面の一部を覆う硬磁性体とを備える。
【００３６】
前記硬磁性体は、前記第２書き込み線の上面及び側面を覆っている。前記硬磁性体は、前記メモリセルの直上に配置されている。前記第２書き込み線の上面を覆う前記硬磁性体の磁化容易軸は、前記第１方向を向いている。
【００３７】
本発明の磁気ランダムアクセスメモリは、さらに、前記第２書き込み線の表面の一部を覆うヨーク材を備える。前記硬磁性体は、前記第２書き込み線と前記ヨーク材との間に配置されている。
【００３８】
本発明の磁気ランダムアクセスメモリは、さらに、前記第２書き込み線の表面の一部を覆うヨーク材を備える。前記ヨーク材は、前記第２書き込み線と前記硬磁性体との間に配置されている。
【００３９】
本発明の磁気ランダムアクセスメモリは、さらに、前記第１書き込み線の表面の一部を覆うヨーク材を備える。
【００４０】
前記硬磁性体の磁化方向により前記メモリセルの書き込み特性が修正される。前記硬磁性体の磁化方向は、前記第２書き込み線に書き込み電流よりも大きな過剰電流を流すことにより固定される。
【００４１】
前記第１及び第２書き込み線のうちの１つは、前記メモリセルに電気的に接続され、読み出しビット線としても機能する。
【００４２】
▲３▼  本発明の磁気ランダムアクセスメモリは、磁気抵抗効果を利用してデータを記憶する複数のメモリセルと、前記複数のメモリセルに共有される書き込み線と、前記複数のメモリセルの直下における前記書き込み線の表面の一部にそれぞれ配置される複数の硬磁性体とを備える。
【００４３】
(2)   本発明の磁気ランダムアクセスメモリのメモリセルの書き込み特性の修正方法は、(1) ▲３▼  の磁気ランダムアクセスメモリに適用され、前記複数のメモリセルの書き込み特性を検査し、前記書き込み線に、書き込み時に前記書き込み線に流す書き込み電流よりも大きな過剰電流を流して、前記複数の硬磁性体の磁化方向を固定し、前記複数のメモリセルの前記書き込み特性を修正する、というステップから構成される。
【００４４】
前記書き込み特性の修正は、前記複数のメモリセルに対して同時に行われる。前記書き込み特性の修正方向は、前記書き込み線に流れる前記過剰電流の向きによって変わる。前記書き込み特性の修正は、アセンブリ後に行われる。
【００４５】
前記書き込み線は、前記複数のメモリセルの直下又は直上に配置されている。前記書き込み線は、前記メモリセルに電気的に接続され、読み出し線としても機能する。
【００４６】
(3) ▲１▼  本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部に絶縁層を形成する工程と、前記絶縁層に配線溝を形成する工程と、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に硬磁性体を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程と、前記絶縁層上の前記硬磁性体を除去し、前記硬磁性体を前記配線溝の底部及び側壁部に残存させる工程と、前記書き込み線の直上にＴＭＲ素子を形成する工程とを備える。
【００４７】
前記硬磁性体は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＣＭＰ法により、前記配線溝の底部及び側壁部に残存させられる。
【００４８】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００４９】
本発明の磁気ランダムアクセスメモリの製造方法は、さらに、前記硬磁性体を形成する直前に、前記絶縁層上並びに前記配線溝の底部上及び側壁部上にヨーク材を形成する工程と、前記絶縁層上の前記硬磁性体を除去した直後に、前記絶縁層上の前記ヨーク材を除去し、前記ヨーク材を前記配線溝の底部及び側壁部に残存させる工程とを備える。
【００５０】
本発明の磁気ランダムアクセスメモリの製造方法は、さらに、前記硬磁性体を形成した直後に、前記絶縁層上並びに前記配線溝の底部上及び側壁部上にヨーク材を形成する工程と、前記絶縁層上の前記硬磁性体を除去する直前に、前記絶縁層上の前記ヨーク材を除去し、前記ヨーク材を前記配線溝の底部及び側壁部に残存させる工程とを備える。
【００５１】
▲２▼  本発明の磁気ランダムアクセスメモリの製造方法は、半導体基板の上部にＴＭＲ素子を形成する工程と、前記ＴＭＲ素子上に絶縁層を形成する工程と、前記ＴＭＲ素子上の前記絶縁層に配線溝を形成する工程と、前記配線溝の側壁部に硬磁性体を形成する工程と、前記配線溝内に導電材を満たして書き込み線を形成する工程とを備える。
【００５２】
本発明の磁気ランダムアクセスメモリの製造方法は、さらに、前記書き込み線上に硬磁性体を形成する工程を備える。
【００５３】
前記硬磁性体は、ＣＶＤ法により、前記絶縁層上並びに前記配線溝の底部上及び側壁部上に形成された後、ＲＩＥ法により、前記配線溝の側壁部に残存させられる。
【００５４】
前記導電材は、ＣＶＤ法により、前記絶縁層上及び前記配線溝内に形成された後、ＣＭＰ法により、前記配線溝内のみに残存させられる。
【００５５】
本発明の磁気ランダムアクセスメモリの製造方法は、さらに、前記硬磁性体を形成する直前に、前記配線溝の側壁部にヨーク材を形成する工程を備える。
【００５６】
本発明の磁気ランダムアクセスメモリの製造方法は、さらに、前記硬磁性体を形成した直後に、前記配線溝の側壁部にヨーク材を形成する工程を備える。
【００５７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の磁気ランダムアクセスメモリの例について詳細に説明する。
【００５８】
１．  参考例１
まず、本発明の磁気ランダムアクセスメモリの例を説明するに当たり、その前提となるデバイス構造について説明する。
【００５９】
なお、このデバイス構造は、本発明の磁気ランダムアクセスメモリの例を簡単に説明することを目的に示すもので、本発明が、このデバイス構造に限定されるというものではない。
【００６０】
図１及び図２は、それぞれ、本発明の磁気ランダムアクセスメモリの例の前提となるデバイス構造を示している。
【００６１】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ、ダイオードなど）が形成される素子領域となる。
【００６２】
図１のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００６３】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００６４】
図２のデバイス構造では、読み出し選択スイッチは、ダイオードから構成される。半導体基板１１内には、カソード領域（例えば、ｎ型拡散層）１６ａ及びアノード領域（例えば、ｐ型拡散層）１６ｂが形成される。
【００６５】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂ（図１の場合）又は読み出しワード線１８Ｂ（図２の場合）として機能する。
【００６６】
図１のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００６７】
図２のデバイス構造の場合、中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ダイオード）のアノード領域１６ｂに電気的に接続される。読み出しワード線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのカソード領域１６ａに電気的に接続される。読み出しワード線１８Ｂは、Ｘ方向に延びている。
【００６８】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、Ｘ方向に延びている。
【００６９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００７０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００７１】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３７に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００７２】
ＴＭＲ素子２３の強磁性層としては、特に制限はないが、例えば、Ｆｅ，Ｃｏ，Ｎｉ又はこれらの合金、スピン分極率の大きいマグネタイト、ＣｒＯ２，ＲＸＭｎＯ３−ｙ（Ｒ： 希土類、Ｘ： Ｃａ，Ｂａ，Ｓｒ）などの酸化物の他、ＮｉＭｎＳｂ，ＰｔＭｎＳｂなどのホイスラー合金などを用いることができる。
【００７３】
強磁性層には、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂなどの非磁性元素が多少含まれていても、強磁性を失わないかぎり、全く問題ない。
【００７４】
強磁性層の厚さは、あまりに薄いと、超常磁性となってしまう。そこで、強磁性層の厚さは、少なくとも超常磁性とならない程度の厚さが必要である。具体的には、強磁性層の厚さは、０．１ｎｍ以上、好ましくは、０．４ｎｍ以上１００ｎｍ以下に設定される。
【００７５】
ＴＭＲ素子２３の反磁性層としては、例えば、Ｆｅ−Ｍｎ，Ｐｔ−Ｍｎ，Ｐｔ−Ｃｒ−Ｍｎ，Ｎｉ−Ｍｎ，Ｉｒ−Ｍｎ，ＮｉＯ，Ｆｅ２Ｏ３などを用いることができる。
【００７６】
ＴＭＲ素子２３の絶縁層(トンネルバリア)としては、例えば、Ａｌ２Ｏ３，ＳｉＯ２，ＭｇＯ，ＡｌＮ，Ｂｉ２Ｏ３，ＭｇＦ２，ＣａＦ２，ＳｒＴｉＯ２，ＡｌＬａＯ３などの誘電体を使用することができる。これらは、酸素欠損、窒素欠損、フッ素欠損などが存在していてもかまわない。
【００７７】
絶縁層（トンネルバリア）の厚さは、できるだけ薄い方がよいが、特に、その機能を実現するための決まった制限はない。但し、製造上、絶縁層の厚さは、１０ｎｍ以下に設定される。
【００７８】
２．  参考例２
次に、参考例１のデバイス構造に対して、ＴＭＲ素子に磁界を効率よく集中させるために提案されたデバイス構造について説明する。
【００７９】
図３乃至図６は、本発明の磁気ランダムアクセスメモリの例の前提となるデバイス構造を示している。なお、図３及び図５は、Ｙ方向の断面であり、図４は、図３のＴＭＲ素子部のＸ方向の断面であり、図６は、図５のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００８０】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチ（例えば、ＭＯＳトランジスタ）が形成される素子領域となる。
【００８１】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【００８２】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【００８３】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【００８４】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【００８６】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【００８７】
磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００８８】
本願の目的を達成するには、ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【００８９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【００９０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【００９１】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図３及び図４に示すように、導電性を有する材料から構成することができるし、また、図５及び図６に示すように、絶縁性を有する材料から構成することもできる。
【００９２】
磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【００９３】
なお、ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３７に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【００９４】
このようなデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その下面及び側面にヨーク材２５Ｂが形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に対しては、その上面及び側面にヨーク材２２６，２７が形成される。
【００９５】
この場合、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ及びヨーク材２５Ｂを、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【００９６】
一方、データ選択線２４及びヨーク材２６，２７は、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【００９７】
３．  実施例１
図７乃至図１０は、本発明の磁気ランダムアクセスメモリの実施例１に関わるデバイス構造を示している。なお、図７及び図９は、Ｙ方向の断面であり、図８は、図７のＴＭＲ素子部のＸ方向の断面であり、図１０は、図９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【００９８】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関して、その表面の一部、具体的には、その下面及び側面を硬磁性体５１で覆った点にある。この硬磁性体５１は、書き込みワード線２０Ｂが延びる方向に直交する方向に磁化容易軸を有する。
【００９９】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１００】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１０１】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１０２】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１０３】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１０４】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１０５】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、硬磁性体５１により覆われている。硬磁性体５１は、それに外部磁界が作用すると、その外部磁界が消滅した後であっても、残留磁化を有するという特性を有する。本発明では、この残留磁化により、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正を行う。
【０１０６】
硬磁性体５１の磁化方向（スピンの向き）、即ち、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正方向は、書き込みワード線２０Ｂに流す電流の向きにより決定される。
【０１０７】
ここで、通常の書き込み電流と同じ値の電流により硬磁性体５１の磁化方向を決定すると、書き込み電流を流す度に、硬磁性体５１の磁化方向が変わってしまい、ＴＭＲ素子２３の特性を修正する機能を有しなくなる。そこで、硬磁性体５１の磁化方向を決定するときには、書き込みワード線２０Ｂに、通常の書き込み動作時に流す書き込み電流よりも大きな過剰電流を流す。
【０１０８】
これにより、硬磁性体５１の磁化方向は、固定され、ＴＭＲ素子２３の特性（ＴＭＲ曲線）は、一定方向に修正される。また、通常の書き込み動作時に、書き込み電流を流しても、硬磁性体５１の磁化方向は、変わることがない。
【０１０９】
なお、硬磁性体５１の磁化方向は、例えば、アセンブリ後、製品出荷前のテスト段階で行われる。また、磁気ランダムアクセスメモリ（チップ）内のＴＭＲ素子２３の特性を検査し、書き込みワード線２０Ｂ単位で、ＴＭＲ素子２３の特性の修正を行う。
【０１１０】
本例のデバイス構造では、さらに、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material）２５Ａ，２５Ｂにより覆われている。硬磁性体５１は、中間層２０Ａとヨーク材２５Ａとの間及び書き込みワード線２０Ｂとヨーク材２５Ｂとの間に、それぞれ配置される。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１１１】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１１２】
硬磁性体及びヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、硬磁性体及びヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１１３】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１１４】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１１５】
本例のデバイス構造では、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材２６，２７により覆われている。ここで使用されるヨーク材２６，２７としては、図７及び図８に示すように、導電性を有する材料から構成することができるし、また、図９及び図１０に示すように、絶縁性を有する材料から構成することもできる。
【０１１６】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１１７】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３７に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１１８】
図１１乃至図１４は、ＴＭＲ素子の特性の修正原理の概略を示している。
【０１１９】
ＴＭＲ素子２３のＴＭＲ曲線が、図４２に示すように、理想的なＴＭＲ曲線（図４０）よりも左側へシフトしている場合、例えば、図１１及び図１２に示すように、書き込みワード線２０Ｂに、一方向へ向かう過剰電流を流す。その結果、硬磁性体５１には、磁界が作用し、図４２のＴＭＲ曲線を右側にシフトさせるような残留磁化が発生する。
【０１２０】
また、ＴＭＲ素子２３のＴＭＲ曲線が、図４３に示すように、理想的なＴＭＲ曲線（図４０）よりも右側へシフトしている場合、例えば、図１３及び図１４に示すように、書き込みワード線２０Ｂに、他方向へ向かう過剰電流を流す。その結果、硬磁性体５１には、磁界が作用し、図４３のＴＭＲ曲線を左側にシフトさせるような残留磁化が発生する。
【０１２１】
図１５及び図１６は、実施例１に関わる磁気ランダムアクセスメモリの変形例を示している。
【０１２２】
この変形例の特徴は、書き込みワード線２０Ｂの表面の一部を覆う硬磁性体５１とヨーク材２５Ｂとの位置関係にある。
【０１２３】
即ち、図７乃至図１０のデバイス構造では、硬磁性体５１は、中間層２０Ａとヨーク材２５Ａとの間及び書き込みワード線２０Ｂとヨーク材２５Ｂとの間に、それぞれ配置されていた。これに対し、本変形例では、ヨーク材２５Ａは、中間層２０Ａと硬磁性体５１との間に配置され、ヨーク材２５Ｂは、書き込みワード線２０Ｂと硬磁性体５１との間に配置される。
【０１２４】
このようなデバイス構造においても、図７乃至図１０のデバイス構造と全く同じ効果を得ることができる。
【０１２５】
このように、実施例１に関わるデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その表面の一部に硬磁性体５１が形成される。従って、ＴＭＲ素子２３の特性（ＴＭＲ曲線）のずれを、１つの書き込みワード線２０Ｂを共有する複数のＴＭＲ素子単位で、修正することができる。
【０１２６】
なお、書き込みワード線２０Ｂ、ヨーク材２５Ｂ及び硬磁性体５１は、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ、ヨーク材２５Ｂ及び硬磁性体５１を、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１２７】
また、データ選択線２４及びヨーク材２６，２７については、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【０１２８】
４．  実施例２
図１７乃至図２０は、本発明の磁気ランダムアクセスメモリの実施例２に関わるデバイス構造を示している。なお、図１７及び図１９は、Ｙ方向の断面であり、図１８は、図１７のＴＭＲ素子部のＸ方向の断面であり、図２０は、図１９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１２９】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関して、その表面の一部、具体的には、その上面及び側面を硬磁性体５２で覆った点にある。この硬磁性体５２は、データ選択線２４が延びる方向に直交する方向に磁化容易軸を有する。
【０１３０】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１３１】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１３２】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１３３】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１３４】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３５】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１３６】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２５Ａ，２５Ｂにより覆われている。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１３７】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１３８】
ヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、ヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１３９】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１４０】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１４１】
本例のデバイス構造では、データ選択線２４の上面及び側面は、硬磁性体５２により覆われている。硬磁性体５２は、それに外部磁界が作用すると、その外部磁界が消滅した後であっても、残留磁化を有するという特性を有する。本発明では、この残留磁化により、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正を行う。
【０１４２】
硬磁性体５２の磁化方向（スピンの向き）、即ち、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正方向は、データ選択線２４に流す電流の向きにより決定される。
【０１４３】
ここで、通常の書き込み電流と同じ値の電流により硬磁性体５２の磁化方向を決定すると、書き込み電流を流す度に、硬磁性体５２の磁化方向が変わってしまい、ＴＭＲ素子２３の特性を修正する機能を有しなくなる。そこで、硬磁性体５２の磁化方向を決定するときには、データ選択線２４に、通常の書き込み動作時に流す書き込み電流よりも大きな過剰電流を流す。
【０１４４】
これにより、硬磁性体５２の磁化方向は、固定され、ＴＭＲ素子２３の特性（ＴＭＲ曲線）は、一定方向に修正される。また、通常の書き込み動作時に、書き込み電流を流しても、硬磁性体５２の磁化方向は、変わることがない。
【０１４５】
なお、硬磁性体５２の磁化方向は、例えば、アセンブリ後、製品出荷前のテスト段階で行われる。また、磁気ランダムアクセスメモリ（チップ）内のＴＭＲ素子２３の特性を検査し、データ選択線（書き込みビット腺）２４単位で、ＴＭＲ素子２３の特性の修正を行う。
【０１４６】
本例のデバイス構造では、さらに、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２７により覆われている。ヨーク材２７は、データ選択線２４と硬磁性体５２との間に配置される。ここで使用されるヨーク材２７としては、図１７及び図１８に示すように、導電性を有する材料から構成することができるし、また、図１９及び図２０に示すように、絶縁性を有する材料から構成することもできる。
【０１４７】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１４８】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３７に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１４９】
図２１乃至図２４は、ＴＭＲ素子の特性の修正原理の概略を示している。
【０１５０】
ＴＭＲ素子２３のＴＭＲ曲線が、図４２に示すように、理想的なＴＭＲ曲線（図４０）よりも左側へシフトしている場合、例えば、図２１及び図２２に示すように、データ選択線２４に、一方向へ向かう過剰電流を流す。その結果、硬磁性体５２には、磁界が作用し、図４２のＴＭＲ曲線を右側にシフトさせるような残留磁化が発生する。
【０１５１】
また、ＴＭＲ素子２３のＴＭＲ曲線が、図４３に示すように、理想的なＴＭＲ曲線（図４０）よりも右側へシフトしている場合、例えば、図２３及び図２４に示すように、データ選択線２４に、他方向へ向かう過剰電流を流す。その結果、硬磁性体５２には、磁界が作用し、図４３のＴＭＲ曲線を左側にシフトさせるような残留磁化が発生する。
【０１５２】
図２５及び図２６は、実施例２に関わる磁気ランダムアクセスメモリの変形例を示している。
【０１５３】
この変形例の特徴は、データ選択線２４の表面の一部を覆う硬磁性体５２とヨーク材２７との位置関係にある。
【０１５４】
即ち、図１７乃至図２０のデバイス構造では、ヨーク材２７は、データ選択線２４と硬磁性体５２との間に配置されていた。これに対し、本変形例では、硬磁性体５２は、データ選択線２４とヨーク材２７との間に配置される。
【０１５５】
このようなデバイス構造においても、図１７乃至図２０のデバイス構造と全く同じ効果を得ることができる。
【０１５６】
このように、実施例２に関わるデバイス構造においては、ＴＭＲ素子２３の直上に配置されるデータ選択線２４に対しては、その表面の一部に硬磁性体５２が形成される。従って、ＴＭＲ素子２３の特性（ＴＭＲ曲線）のずれを、１つのデータ選択線２４を共有する複数のＴＭＲ素子単位で、修正することができる。
【０１５７】
なお、書き込みワード線２０Ｂ及びヨーク材２５Ｂは、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。また、データ選択線２４、ヨーク材２７及び硬磁性体５１については、ダマシンプロセス及びＲＩＥプロセス( Reactive Ion Etching process )のいずれを採用してもよい。
【０１５８】
５．  実施例３
図２７乃至図３０は、本発明の磁気ランダムアクセスメモリの実施例３に関わるデバイス構造を示している。なお、図２７及び図２９は、Ｙ方向の断面であり、図２８は、図２７のＴＭＲ素子部のＸ方向の断面であり、図３０は、図２９のＴＭＲ素子部のＸ方向の断面である。Ｘ方向とＹ方向は、互いに直交する。
【０１５９】
本例のデバイス構造の特徴は、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに関して、その表面の一部、具体的には、その下面及び側面を硬磁性体５１で覆った点にある。この硬磁性体５１は、書き込みワード線２０Ｂが延びる方向に直交する方向に磁化容易軸を有する。
【０１６０】
また、本例のデバイス構造の特徴は、ＴＭＲ素子２３の直上に配置されるデータ選択線（読み出し／書き込みビット線）２４に関して、その表面の一部、具体的には、その上面及び側面を硬磁性体５２で覆った点にある。この硬磁性体５２は、データ選択線２４が延びる方向に直交する方向に磁化容易軸を有する。
【０１６１】
半導体基板（例えば、ｐ型シリコン基板、ｐ型ウェル領域など）１１内には、ＳＴＩ( Shallow Trench Isolation )構造を有する素子分離絶縁層１２が形成される。素子分離絶縁層１２により取り囲まれた領域は、読み出し選択スイッチが形成される素子領域となる。
【０１６２】
本例のデバイス構造では、読み出し選択スイッチは、ＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）から構成される。半導体基板１１上には、ゲート絶縁層１３、ゲート電極１４及び側壁絶縁層１５が形成される。ゲート電極１４は、Ｘ方向に延びており、読み出し動作時に、読み出しセル（ＴＭＲ素子）を選択するための読み出しワード線として機能する。
【０１６３】
半導体基板１１内には、ソース領域（例えば、ｎ型拡散層）１６−Ｓ及びドレイン領域（例えば、ｎ型拡散層）１６−Ｄが形成される。ゲート電極（読み出しワード線）１４は、ソース領域１６−Ｓとドレイン領域１６−Ｄの間のチャネル領域上に配置される。
【０１６４】
第１金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層１８Ａとして機能し、他の１つは、ソース線１８Ｂとして機能する。
【０１６５】
中間層１８Ａは、コンタクトプラグ１７Ａにより、読み出し選択スイッチ（ＭＯＳトランジスタ）のドレイン領域１６−Ｄに電気的に接続される。ソース線１８Ｂは、コンタクトプラグ１７Ｂにより、読み出し選択スイッチのソース領域１６−Ｓに電気的に接続される。ソース線１８Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１６６】
第２金属配線層を構成する金属層のうちの１つは、複数のコンタクトプラグを縦に積み重ねるための中間層２０Ａとして機能し、他の１つは、書き込みワード線２０Ｂとして機能する。中間層２０Ａは、コンタクトプラグ１９により、中間層１８Ａに電気的に接続される。書き込みワード線２０Ｂは、例えば、ゲート電極（読み出しワード線）１４と同様に、Ｘ方向に延びている。
【０１６７】
本例のデバイス構造では、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、硬磁性体５１により覆われている。硬磁性体５１は、それに外部磁界が作用すると、その外部磁界が消滅した後であっても、残留磁化を有するという特性を有する。本発明では、この残留磁化により、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正を行う。
【０１６８】
硬磁性体５１の磁化方向（スピンの向き）、即ち、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正方向は、書き込みワード線２０Ｂに流す電流の向きにより決定される。
【０１６９】
ここで、通常の書き込み電流と同じ値の電流により硬磁性体５１の磁化方向を決定すると、書き込み電流を流す度に、硬磁性体５１の磁化方向が変わってしまい、ＴＭＲ素子２３の特性を修正する機能を有しなくなる。そこで、硬磁性体５１の磁化方向を決定するときには、書き込みワード線２０Ｂに、通常の書き込み動作時に流す書き込み電流よりも大きな過剰電流を流す。
【０１７０】
これにより、硬磁性体５１の磁化方向は、固定され、ＴＭＲ素子２３の特性（ＴＭＲ曲線）は、一定方向に修正される。また、通常の書き込み動作時に、書き込み電流を流しても、硬磁性体５１の磁化方向は、変わることがない。
【０１７１】
なお、硬磁性体５１の磁化方向は、例えば、アセンブリ後、製品出荷前のテスト段階で行われる。また、磁気ランダムアクセスメモリ（チップ）内のＴＭＲ素子２３の特性を検査し、書き込みワード線２０Ｂ単位で、ＴＭＲ素子２３の特性の修正を行う。
【０１７２】
本例のデバイス構造では、さらに、中間層２０Ａ及び書き込みワード線２０Ｂの下面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material）２５Ａ，２５Ｂにより覆われている。硬磁性体５１は、中間層２０Ａとヨーク材２５Ａとの間及び書き込みワード線２０Ｂとヨーク材２５Ｂとの間に、それぞれ配置される。ここで使用されるヨーク材２５Ａ，２５Ｂは、導電性を有するものに限定される。
【０１７３】
なお、磁束は、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、書き込みワード線２０Ｂに流れる書き込み電流により発生する磁界Ｈｙを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１７４】
硬磁性体及びヨーク材は、書き込みワード線２０Ｂの下面及び側面を覆っていれば、十分である。但し、実際は、硬磁性体及びヨーク材は、中間層２０Ａの下面及び側面にも形成される。これは、第２金属配線層としての中間層２０Ａ及び書き込みワード線２０Ｂが同時に形成されることに起因する。
【０１７５】
第３金属配線層を構成する金属層のうちの１つは、ＴＭＲ素子２３の下部電極２２として機能する。下部電極２２は、コンタクトプラグ２１により、中間層２０Ａに電気的に接続される。ＴＭＲ素子２３は、下部電極２２上に搭載される。ここで、ＴＭＲ素子２３は、書き込みワード線２０Ｂの直上に配置されると共に、Ｘ方向に長い長方形状（磁化容易軸がＸ方向）に形成される。
【０１７６】
第４金属配線層を構成する金属層のうちの１つは、データ選択線（読み出し／書き込みビット線）２４として機能する。データ選択線２４は、ＴＭＲ素子２３に電気的に接続されると共に、Ｙ方向に延びている。
【０１７７】
本例のデバイス構造では、データ選択線２４の上面及び側面は、硬磁性体５２により覆われている。硬磁性体５２は、上述のように、それに外部磁界が作用すると、その外部磁界が消滅した後であっても、残留磁化を有するという特性を有する。本発明では、この残留磁化により、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正を行う。
【０１７８】
硬磁性体５２の磁化方向（スピンの向き）、即ち、ＴＭＲ素子２３の特性（ＴＭＲ曲線）の修正方向は、データ選択線２４に流す電流の向きにより決定される。
【０１７９】
ここで、通常の書き込み電流と同じ値の電流により硬磁性体５２の磁化方向を決定すると、書き込み電流を流す度に、硬磁性体５２の磁化方向が変わってしまい、ＴＭＲ素子２３の特性を修正する機能を有しなくなる。そこで、硬磁性体５２の磁化方向を決定するときには、データ選択線２４に、通常の書き込み動作時に流す書き込み電流よりも大きな過剰電流を流す。
【０１８０】
これにより、硬磁性体５２の磁化方向は、固定され、ＴＭＲ素子２３の特性（ＴＭＲ曲線）は、一定方向に修正される。また、通常の書き込み動作時に、書き込み電流を流しても、硬磁性体５２の磁化方向は、変わることがない。
【０１８１】
なお、硬磁性体５２の磁化方向に関しても、例えば、アセンブリ後、製品出荷前のテスト段階で行われる。また、磁気ランダムアクセスメモリ（チップ）内のＴＭＲ素子２３の特性を検査し、データ選択線（書き込みビット腺）２４単位で、ＴＭＲ素子２３の特性の修正を行う。
【０１８２】
本例のデバイス構造では、さらに、データ選択線２４の上面及び側面は、高い透磁率を有する材料、即ち、ヨーク材（ yoke material ）２７により覆われている。ヨーク材２７は、データ選択線２４と硬磁性体５２との間に配置される。ここで使用されるヨーク材２７としては、図２７及び図２８に示すように、導電性を有する材料から構成することができるし、また、図２９及び図３０に示すように、絶縁性を有する材料から構成することもできる。
【０１８３】
なお、磁束は、上述のように、高い透磁率を有する材料に集中する性質があるため、この高い透磁率を有する材料を磁力線の牽引役として使用すれば、書き込み動作時、データ選択線２４に流れる書き込み電流により発生する磁界Ｈｘを、ＴＭＲ素子２３に、効率よく、集中させることができる。
【０１８４】
ＴＭＲ素子２３の構造に関しては、特に、限定されない。図３７に示すような構造であってもよいし、その他の構造であってもよい。また、ＴＭＲ素子２３は、複数ビットのデータを記憶できる多値記憶型であっても構わない。
【０１８５】
このように、実施例３に関わるデバイス構造においては、ＴＭＲ素子２３の直下に配置される書き込みワード線２０Ｂに対しては、その表面の一部に硬磁性体５１が形成される。また、ＴＭＲ素子２３の直上に配置されるデータ選択線２４に対しては、その表面の一部に硬磁性体５２が形成される。従って、ＴＭＲ素子２３の特性（ＴＭＲ曲線）のずれを、１つの書き込みワード線２０Ｂを共有する複数のＴＭＲ素子単位で、又は、１つのデータ選択線２４を共有する複数のＴＭＲ素子単位で、修正することができる。
【０１８６】
なお、書き込みワード線２０Ｂ、ヨーク材２５Ｂ及び硬磁性体５１は、ダマシンプロセス（ damascene process ）を採用して形成するのが好都合である。逆に言うと、書き込みワード線２０Ｂ、ヨーク材２５Ｂ及び硬磁性体５１を、ＲＩＥプロセス( Reactive Ion Etching process )を採用して形成することは、プロセスが非常に複雑となるため、現実的に不可能となる。
【０１８７】
また、データ選択線２４、ヨーク材２７及び硬磁性体５２については、ダマシンプロセス及びＲＩＥプロセスのいずれを採用してもよい。
【０１８８】
６．  メモリセルアレイ構造
参考例１，２及び実施例１〜３に関わるデバイス構造により実現されるメモリセルアレイ構造（回路構造）の例について説明する。
【０１８９】
図３１は、磁気ランダムアクセスメモリのメモリセルアレイ構造の主要部を示している。
【０１９０】
このセルアレイ構造は、ＴＭＲ素子の磁化容易軸がＹ方向を向いていることを前提とするため、書き込みワード線に流れる書き込み電流の向きが、書き込みデータに応じて変化する。
【０１９１】
制御信号φ１，φ３１，φ３２，φ３３は、ＮチャネルＭＯＳトランジスタＱＮ１，ＱＮ３１，ＱＮ３２，ＱＮ３３のオン／オフを制御して、データ選択線（読み出し／書き込みビット線）ＢＬ１，ＢＬ２，ＢＬ３に電流を流すか否かを決定する。データ選択線ＢＬ１，ＢＬ２，ＢＬ３の一端（ＮチャネルＭＯＳトランジスタＱＮ１側）には、電流駆動電源４０が接続される。電流駆動電源４０は、データ選択線ＢＬ１，ＢＬ２，ＢＬ３の一端の電位をＶｙにする。
【０１９２】
ＮチャネルＭＯＳトランジスタＱＮ３１，ＱＮ３２，ＱＮ３３は、データ選択線ＢＬ１，ＢＬ２，ＢＬ３の他端と接地点Ｖｓｓとの間に接続される。
【０１９３】
書き込み動作時においては、制御信号φ１が“Ｈ”レベルとなり、かつ、制御信号φ３１，φ３２，φ３３のうちの１つが“Ｈ”レベルとなる。例えば、メモリセルＭＣ１のＴＭＲ素子に対してデータ書き込みを行う場合には、図４８のタイミングチャートに示すように、制御信号φ１，φ３１が“Ｈ”レベルとなるため、データ選択線ＢＬ１に電流が流れる。この時、制御信号φ４１，φ４２，φ４３は、“Ｌ”レベルとなっている。
【０１９４】
また、Ｖｘ１は、“１”−書き込みのための電流駆動電源電位であり、Ｖｘ２は、“０”−書き込みのための電流駆動電源電位である。
【０１９５】
例えば、“１”−書き込み時には、図３２に示すように、制御信号φ５，φ１１が“Ｈ”レベルになる。この時、制御信号φ６，φ１２は、“Ｌ”レベルとなっている。このため、書き込みワード線ＷＷＬ１には、左から右（電流駆動電源４１から接地点）に向かって電流が流れる。従って、データ選択線ＢＬ１と書き込みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ１のＴＭＲ素子に“１”−データが書き込まれる。
【０１９６】
また、“０”−書き込み時には、図３２に示すように、制御信号φ６，φ１１が“Ｈ”レベルになる。この時、制御信号φ５，φ１２は、“Ｌ”レベルとなっている。このため、書き込みワード線ＷＷＬ１には、右から左（接地点Ｖｓｓから電流駆動電源４２）に向かって電流が流れる。従って、データ選択線ＢＬ１と書き込みワード線ＷＷＬ１の交点に配置されるメモリセルＭＣ１のＴＭＲ素子に“０”−データが書き込まれる。
【０１９７】
このように、書き込み動作時において、制御信号φ１は、全てのデータ選択線に駆動電流を供給するために用いられ、制御信号φ３１，φ３２，φ３３は、駆動電流を流すデータ選択線を選択するために用いられる。なお、本例では、データ選択線に流れる駆動電流の向きは、一定である。制御信号φ５，φ６は、書き込みワード線に流れる電流の向き（書き込みデータに対応）を制御するために用いられ、制御信号φ１１，φ１２は、駆動電流を流す書き込みワード線を選択するために用いられる。
【０１９８】
本例では、説明を簡単にするため、３×２のメモリセルアレイを前提としている。書き込みワード線ＷＷＬ１，ＷＷＬ２とデータ選択線ＢＬ１，ＢＬ２，ＢＬ３の交点には、それぞれ、メモリセル（ＴＭＲ素子）が配置される。ここで、メモリセルＭＣ１に記憶されたデータを読み出すためには、制御信号φ２１，φ２２，φ４１，φ４２，φ４３を、以下のように制御する。
【０１９９】
即ち、読み出し動作時には、読み出しワード線ＲＷＬ１に与える制御信号φ２１を“Ｈ”レベルにし、読み出しワード線ＲＷＬ１に繋がるＮチャネルＭＯＳトランジスタをオン状態とする。この時、他の読み出しワード線ＲＷＬ２に与える制御信号φ２２は、“Ｌ”レベルとなっている。
【０２００】
また、制御信号φ４１を“Ｈ”レベルとし、他の制御信号φ４２，φ４３を“Ｌ”レベルとすると、読み出し電源４３から、メモリセルＭＣ１（ＮチャネルＭＯＳトランジスタ及びＴＭＲ素子）、データ選択線ＢＬ１、ＮチャネルＭＯＳトランジスタＱＮ４１及び検出抵抗Ｒｓを経由して、接地点に向かって、駆動電流が流れる。
【０２０１】
このため、検出抵抗Ｒｓの両端には、メモリセルＭＣ１のデータ値に応じた検出電圧Ｖｏが発生する。この検出電圧Ｖｏを、例えば、センスアンプＳ／Ａにより検出することにより、メモリセル（ＴＭＲ素子）のデータを読み出すことができる。
【０２０２】
７．  製造方法
次に、参考例１，２及び実施例１〜３に関わるデバイス構造のうち、実施例３に関わるデバイス構造の製造方法について説明する。
まず、図３３に示すように、ＰＥＰ( Photo Engraving Process )法、ＣＶＤ( Chemical Vapour Deposition )法、ＣＭＰ( Chemical Mechanical Polishing )法などの周知の方法を用いて、半導体基板１１内に、ＳＴＩ構造の素子分離絶縁層１２を形成する。
【０２０３】
また、素子分離絶縁層１２に取り囲まれた素子領域内に、読み出し選択スイッチとしてのＭＯＳトランジスタを形成する。
【０２０４】
ＭＯＳトランジスタは、ＣＶＤ法、ＰＥＰ法及びＲＩＥ( Reactive Ion Etching )法により、ゲート絶縁層１３及びゲート電極（読み出しワード線）１４を形成した後、イオン注入法により、ソース領域１６−Ｓ及びドレイン領域１６−Ｄを形成することにより、容易に形成できる。なお、ゲート電極１４の側壁部には、ＣＶＤ法及びＲＩＥ法により、側壁絶縁層１５を形成してもよい。
【０２０５】
この後、ＣＶＤ法により、ＭＯＳトランジスタを完全に覆う絶縁層２８Ａを形成する。また、ＣＭＰ法を用いて、絶縁層２８Ａの表面を平坦化する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ａ内に、ＭＯＳトランジスタのソース拡散層１６−Ｓ及びドレイン拡散層１６−Ｄに達するコンタクトホールを形成する。
【０２０６】
絶縁層２８Ａ上に、コンタクトホールを完全に満たす導電材（例えば、不純物を含む導電性ポリシリコン膜、金属膜など）を形成する。そして、ＣＭＰ法により導電材を研磨し、コンタクトプラグ１７Ａ，１７Ｂを形成する。
【０２０７】
ＣＶＤ法を用いて、絶縁層２８Ａ上に、絶縁層２８Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層２８Ｂ上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰにより導電材を研磨し、中間層１８Ａ及びソース線１８Ｂを形成する。
【０２０８】
続けて、ＣＶＤ法を用いて、絶縁層２８Ｂ上に、絶縁層２８Ｃを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２８Ｃ内に、バイアホール（via hole）を形成する。スパッタ法により、絶縁層２８Ｃ上に、バイアホールを完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。この後、ＣＭＰ法により導電材を研磨し、バイアプラグ１９を形成する。
【０２０９】
次に、図３４に示すように、ＣＶＤ法を用いて、絶縁層２８Ｃ上に、絶縁層２９を形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層２９内に、配線溝を形成する。スパッタ法を用いて、絶縁層２９上及び配線溝内に、高透磁率を有するヨーク材（例えば、ＮｉＦｅ）２５を、約２０ｎｍの厚さで形成する。また、スパッタ法を用いて、絶縁層２９上及び配線溝内に、硬磁性体５１を、約２０ｎｍの厚さで形成する。続けて、スパッタ法を用いて、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）２０を形成する。この後、ＣＭＰにより導電材２０を研磨すると、中間層２０Ａ及び書き込みワード線２０Ｂが形成される（図３５を参照）。
【０２１０】
次に、図３５に示すように、ＣＶＤ法を用いて、絶縁層２９上に、絶縁層３０Ａを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ａ内に、バイアホールを形成する。ＣＶＤ法により、絶縁層３０Ａ上に、バイアホールを完全に満たす導電材（例えば、タングステンなどの金属膜）を形成する。この後、ＣＭＰ法により導電材を研磨し、バイアプラグ２１を形成する。
【０２１１】
ここで、絶縁層３０Ａの厚さ（又はバイアプラグ２１の高さ）は、書き込みワード線２０ＢとＴＭＲ素子２３との距離を決定する。磁界の強さは、距離に反比例して減少していくため、ＴＭＲ素子を書き込みワード線２０Ｂにできるだけ近づけ、小さな駆動電流によりデータの書き換えが行えるようにすることが望ましい。よって、絶縁層３０Ａの厚さは、できるだけ薄くする。
【０２１２】
ＣＶＤ法を用いて、絶縁層３０Ａ上に、絶縁層３０Ｂを形成する。ＰＥＰ法及びＲＩＥ法を用いて、絶縁層３０Ｂ内に、配線溝を形成する。スパッタ法により、絶縁層３０Ｂ上に、配線溝を完全に満たす導電材（例えば、タンタルなどの金属膜）を形成する。この後、ＣＭＰにより導電材を研磨し、ローカルインターコネクト線（ＴＭＲ素子の下部電極）２２を形成する。
【０２１３】
ＣＶＤ法を用いて、ローカルインターコネクト線２２上に、例えば、ＮｉＦｅ（約５ｎｍ）、ＩｒＭｎ（約１２ｎｍ）、ＣｏＦｅ（約３ｎｍ）、ＡｌＯｘ（約１．２ｎｍ）、ＣｏＦｅ（約５ｎｍ）及びＮｉＦｅ（約１５ｎｍ）を、順次、形成する。この後、これら積層膜をパターニングし、ＴＭＲ素子２３を形成する。
【０２１４】
また、ＣＶＤ法を用いて、ＴＭＲ素子２３を覆う絶縁層３０Ｃを形成した後、例えば、ＣＭＰ法によりＴＭＲ素子２３上の絶縁層３０Ｃを除去し、この絶縁層３０ＣがＴＭＲ素子２３の側面のみを覆うようにする。
【０２１５】
次に、図３６に示すように、ＣＶＤ法を用いて、絶縁層３０Ｃ上に、絶縁層３１を形成する。ＰＥＰ法及びＲＩＥ法を用いて、ＴＭＲ素子２３上の絶縁層３１に配線溝を形成する。
【０２１６】
ＣＶＤ法及びＲＩＥ法を用いて、絶縁層３１の配線溝の側壁部にヨーク材（例えば、ＮｉＦｅ）２６を、約５０ｎｍの厚さで形成する。同様に、ＣＶＤ法及びＲＩＥ法を用いて、絶縁層３１の配線溝の側壁部に硬磁性体５２を、約５０ｎｍの厚さで形成する。
【０２１７】
この後、スパッタ法により、絶縁層３１上に、配線溝を完全に満たす導電材（例えば、アルミニウム、銅などの金属膜）を形成する。そして、ＣＭＰにより導電材を研磨し、データ選択線（読み出し／書き込みビット線）２４を形成する。さらに、ＣＶＤ法、ＰＥＰ法及びＲＩＥ法を用いることにより、データ選択線２４上のみに、硬磁性体５２及びヨーク材２７を形成する。
【０２１８】
以上の工程により、実施例３（図２７及び図２８）に関わる磁気ランダムアクセスメモリが完成する。
【０２１９】
なお、本例の製造方法では、金属配線２０Ａ，２０Ｂ，２４は、ダマシンプロセスにより形成されたが、例えば、ＲＩＥプロセスにより、金属配線２０Ａ，２０Ｂ，２４を形成することも可能である。
【０２２０】
また、本例の製造方法では、配線又はプラグとなる導電層を形成する前に、バリアメタル（例えば、ＴｉとＴｉＮの積層、ＴａとＴａＮの積層など）を形成してもよい。この場合、バリアメタル、ヨーク材、及び、硬磁性体を形成する順番は、特に限定されない。
【０２２１】
８．  その他
参考例１，２及び実施例１〜３並びに製造方法の説明においては、１つのＴＭＲ素子と１つの読み出し選択スイッチ（ＭＯＳトランジスタ）によりメモリセルが構成され、書き込みワード線とデータ選択線（読み出し／書き込みビット線）を有する磁気ランダムアクセスメモリを例に説明した。
【０２２２】
しかし、本発明は、当然に、このようなセルアレイ構造の磁気ランダムアクセスメモリに限定されるものではなく、全ての磁気ランダムアクセスメモリに適用可能である。
【０２２３】
例えば、読み出し選択スイッチを有しない磁気ランダムアクセスメモリ、読み出しビット線と書き込みビットを別々に設けた磁気ランダムアクセスメモリ、１つのＴＭＲ素子に複数ビットを記憶させるようにした磁気ランダムアクセスメモリなどにも適用できる。
【０２２４】
【発明の効果】
以上、説明したように、本発明の磁気ランダムアクセスメモリによれば、書き込みワード線及び書き込みビット線の表面の一部に硬磁性体を配置しているため、アセンブリ後に、書き込みワード線又は書き込みビット線単位で、硬磁性体の残留磁化の方向を決定し、ＴＭＲ素子の特性（ＴＭＲ曲線）を修正することができる。
【図面の簡単な説明】
【図１】本発明の磁気ランダムアクセスメモリの参考例１を示す断面図。
【図２】本発明の磁気ランダムアクセスメモリの参考例１を示す断面図。
【図３】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図４】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図５】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図６】本発明の磁気ランダムアクセスメモリの参考例２を示す断面図。
【図７】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図８】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図９】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図１０】本発明の磁気ランダムアクセスメモリの実施例１を示す断面図。
【図１１】ＴＭＲ素子の特性の修正原理を示す断面図。
【図１２】ＴＭＲ素子の特性の修正原理を示す断面図。
【図１３】ＴＭＲ素子の特性の修正原理を示す断面図。
【図１４】ＴＭＲ素子の特性の修正原理を示す断面図。
【図１５】実施例１の変形例を示す断面図。
【図１６】実施例１の変形例を示す断面図。
【図１７】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図１８】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図１９】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２０】本発明の磁気ランダムアクセスメモリの実施例２を示す断面図。
【図２１】ＴＭＲ素子の特性の修正原理を示す断面図。
【図２２】ＴＭＲ素子の特性の修正原理を示す断面図。
【図２３】ＴＭＲ素子の特性の修正原理を示す断面図。
【図２４】ＴＭＲ素子の特性の修正原理を示す断面図。
【図２５】実施例２の変形例を示す断面図。
【図２６】実施例２の変形例を示す断面図。
【図２７】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図２８】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図２９】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３０】本発明の磁気ランダムアクセスメモリの実施例３を示す断面図。
【図３１】本発明の磁気ランダムアクセスメモリのセルアレイの構造例を示す回路図。
【図３２】図３１のセルアレイの動作波形を示す図。
【図３３】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図３４】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図３５】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図３６】実施例３のデバイス構造の製造方法の一工程を示す断面図。
【図３７】ＴＭＲ素子の構造例を示す図。
【図３８】ＴＭＲ素子の２つの状態を示す図。
【図３９】磁気ランダムアクセスメモリの書き込み動作原理を示す図。
【図４０】ＴＭＲ曲線を示す図。
【図４１】アステロイド曲線を示す図。
【図４２】ＴＭＲ曲線のシフトの例を示す図。
【図４３】ＴＭＲ曲線のシフトの例を示す図。
【符号の説明】
１１                    ：半導体基板、
１２                    ：素子分離絶縁層、
１３                    ：ゲート絶縁層、
１４                    ：ゲート電極（読み出しワード線）、
１５                    ：側壁絶縁層、
１６−Ｓ                ：ソース領域、
１６−Ｄ                ：ドレイン領域、
１７Ａ，１７Ｂ          ：コンタクトプラグ、
１８Ａ，２０Ａ          ：中間層、
１８Ｂ                  ：ソース線（読み出しワード線）、
１９，２１              ：バイアプラグ、
２０Ｂ                  ：書き込みワード線、
２２                    ：下部電極、
２３                    ：ＴＭＲ素子、
２４                    ：データ選択線（読み出し／書き込みビット線）、
２５，２５Ａ，２５Ｂ，２６，２７  ：ヨーク材、
２８Ａ〜２８Ｃ，２９，３０Ａ〜３０Ｃ，３１  ：絶縁層、
４０，４１，４２        ：電流駆動電源、
４３                    ：読み出し電源、
４４                    ：検出回路、
５１，５２              ：硬磁性体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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