(57)【特許請求の範囲】
【請求項１】
複数個のグローバルブロックを有する半導体メモリ装置において、前記グローバルブロックは、
ノーマルセルのアレーよりなるノーマルブロックと冗長セルのアレーよりなる冗長ブロックを有する複数個の単位マトリックスと、
前記ノーマルセルのワードラインを駆動するノーマル分割ワードラインドライバと、
前記冗長セルのワードラインを駆動する冗長分割ワードラインドライバと、
その自分の出力信号が前記ノーマル分割ワードラインドライバに供給される主デコーダ、及びその自分の出力信号が結局前記ノーマル分割ワードラインドライバと前記冗長分割ワードラインドライバとに供給される補助デコーダとを具備し、
前記主デコーダは前記冗長セルの使用可否に関係なくローアドレス信号に応じて選択的にその出力信号がアクティブされ、
前記補助デコーダは正常動作モードからグローバルブロックを選択するローアドレス信号に応じて該当グローバルブロックが選択されたり冗長動作モードで該当ブロックの冗長構造を使用する場合、ローアドレス信号に応じて選択的にその出力信号がアクティブされることを特徴とする半導体メモリ装置。
【請求項２】
前記主デコーダは、冗長信号を排除し、ローアドレス信号に応じてデコーディングされてその自分の出力信号がアクティブされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記補助デコーダは、所定のブロック選択信号に応じてイネーブルされ、ローアドレス信号に応じて選択的にその出力信号がアクティブされ、
前記ブロック選択信号は、正常動作モードからローアドレス信号に応じて該当グローバルブロックが選択されたり冗長モードから該当ブロックの冗長構造を使用する場合にアクティブされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記グローバルブロックは、グローバルブロックを選択するローアドレス信号に応じて該当グローバルブロックが選択されたり該当ブロックの冗長構造を使用する場合にアクティブされるブロック選択信号を発生するブロック選択部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記ブロック選択部は、冗長構造が動作して所定のロー冗長イネーブル信号がアクティブするときディスエーブルされる前記ロー冗長イネーブル信号とローアドレス信号の論理積手段、及び該当ブロックの冗長構造が選択されるときアクティブされる前記冗長信号と前記論理積手段の出力の論理和手段を具備することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記グローバルブロックは、前記補助デコーダをデコーディングするローアドレス信号には応答せず、前記主デコーダをデコーディングするローアドレス信号に応答するヒューズボックスをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記ヒューズボックスは、正常動作モードでは前記主デコーダをデコーディングするローアドレス信号の各々に応答して結局前記ヒューズボックスの出力信号の冗長信号を不活性化する複数個のアドレス感知部を具備することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置は、前記グローバルブロックの冗長構造中いずれか一つの冗長構造が選択されて動作するとき、その自分の出力信号であるロー冗長イネーブル信号をアクティブさせる冗長イネーブル部をさらに具備することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記冗長イネーブル部は、前記グローバルブロックのヒューズボックスの出力信号の冗長信号の各々に応答して前記冗長イネーブル部の出力信号の冗長イネーブル信号をアクティブさせる複数個の冗長感知部を具備することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記冗長感知部は、その自分のソースが結局接地電圧と電源電圧中選択されたいずれか一つに連結され、前記冗長信号に応じてゲートされ、その自分のドレインは前記ロー冗長イネーブル信号に連結されるＭＯＳトランジスターを具備することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
ノーマルセルのアレーよりなるノーマルブロックと冗長セルのアレーよりなる冗長ブロックを含む二つ以上の単位マトリックスと、前記ノーマルセルのワードラインを駆動するノーマル分割ワードラインドライバと、前記冗長セルのワードラインを駆動する冗長分割ワードラインドライバと、その自分の出力信号が前記ノーマル分割ワードラインドライバに供給される主デコーダと、その自分の出力信号が前記ノーマル分割ワードラインドライバと前記冗長分割ワードラインドライバとに供給される補助デコーダと、ヒューズボックスとを備える複数個のグローバルブロックを具備する半導体メモリ装置の不良セルを救済する方法において、
前記ノーマル分割ワードラインドライバを用いて、前記ノーマルセルのワードラインを駆動する段階と、
前記冗長分割ワードラインドライバを用いて、前記冗長セルのワードラインを駆動する段階と、
前記主デコーダから前記ノーマル分割ワードラインドライバに供給される出力信号を出力する段階と、
前記補助デコーダから前記ノーマル分割ワードラインドライバ及び前記冗長分割ワードラインドライバに供給される出力信号を出力する段階とを含み、
前記主デコーダは、前記冗長セルの使用可否に関係なくローアドレス信号に応じて選択的にアクティブにさせる出力信号を発生し、
前記補助デコーダは、ノーマル動作モードに対応するグローバルブロックが選択される時のローアドレス信号、又は冗長動作モードが使用される時の対応するグローバルブロックの冗長構造によって選択的にアクティブする出力信号を発生することを特徴とする半導体メモリ装置の不良セル救済方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置にかかり、特にロー冗長構造を有する半導体メモリ装置及びその不良セル救済方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置において、ノーマルメモリセルアレー内に存在する多数個のメモリセル中でいずれか一つでも不良セルが発生すると全体メモリを使えなくなる。さらに、半導体メモリ装置の設計と製造から向上がなされるとさらに多くのセルの数が単一チップ上に配置されて大きい集積回路が製造される。これによって一つのチップ内に全てのメモリセルが全部良品になる可能性はほとんどなくなり、高集積メモリでは不良セルの救済能力がチップの収率を決定するのに非常に重要な役割をするようになる。
【０００３】
このような問題を解決するための従来の技術で同一チップ上に基本メモリセルの数に付加して冗長メモリセルを設置し、欠陥があるノーマルメモリセルと代替する方式の半導体メモリ装置が設計、製造されてきた。そして冗長能力を向上させる手段として次のようなものがある。第一に、冗長メモリセルの数とヒューズボックスの数を増加させる方法であり、第二に一定の個数の冗長セル及びヒューズボックスを多数のメモリセルブロックが共有する方法である。
【０００４】
図１は従来技術のロー冗長構造を有するメモリ装置のブロック図であって、冗長セルとヒューズボックスを多数のメモリセルブロックが共有する方法になっている。これを参照すると、従来技術のロー冗長構造を有するメモリ装置はプレチャージ部１１０、複数個のグローバルメモリセルアレーブロック１００及び冗長イネーブル部１２０よりなっている。
【０００５】
前記プレチャージ部１１０はローアドレス信号の中でいずれか一つの特定ローアドレス信号を入力信号として、特定アドレスが”ロー”または”ハイ”に入力されると、前記ロープレチャージ信号のＲＰＳをアクティブさせるようになる。
そして前記冗長イネーブル部２０は前記ＲＰＳによってプレチャージされ、複数個のグローバルメモリセルアレーブロック１００の出力信号の冗長信号ＲＥＤi(i=0 、1 、・・・、n)全部に応答する。従っていずれか一つのグローバルメモリセルアレーブロックのロー冗長構造が選択されて動作する場合にロー冗長イネーブル信号ＲＲＥＢがアクティブするようになる。
【０００６】
そして前記グローバルメモリセルアレーブロック１００はノーマルブロック１３０、冗長ブロック１４０、ヒューズボックス１００ａ、冗長ドライバ１５０、ブロック選択部１６０、ノーマルワードラインイネーブル部１００ｂ及びノーマルデコーダ１００ｃで構成されている。前記ノーマルブロック１３０は行と列に配列した多数のメモリセルを有する。そして前記冗長ブロック１４０も行と列に配列した多数のメモリセルを有するし、前記ノーマルブロック３０のメモリセルアレーから不良の発生時選択されて動作する。
【０００７】
そして前記ヒューズボックス１００ａは図２に示したようにに前記ＲＰＳに応答してプレチャージされ、ローアドレス信号のＲＡi(i=0 、1 、・・・、n-1)全てに応答して、前記冗長信号のＲＥＤi(i=0 、1 、・・・、n)を発生する。ノーマルブロックで正常に動作するメモリセルのアドレスが選択される場合には、前記ＲＥＤi(i=0 、1 、・・・、n)の論理状態が”ロー”になる。しかしノーマルブロックで不良のメモリセルのアドレスが選択される場合には該当アドレスのヒューズを短絡させるようになる。従って不良のメモリセルのアドレスに該当する場合には前記ＲＥＤi(i=0 、1 、・・・、n-1)の論理状態は”ハイ”を維持し、冗長構造を使用することになる。
【０００８】
そして前記ノーマルワードラインイネーブル部１００ｂは図３に示した。ここで正常動作モードが動作して前記ＲＥＤi の論理状態が”ロー”であり、選択されたグローバルブロックのブロック選択信号のＢＬＳi の論理状態が”ハイ”である。すると前記ノーマルワードラインイネーブル部１００ｂの出力信号のノーマルワードラインイネーブル信号ＮＷＥが”ハイ”状態になってノーマルワードラインをイネーブルさせる。
【０００９】
そして前記ノーマルデコーダ１００ｃを図４に示した。動作初期には図４に示したように前記ＲＰＳによってプレチャージされる。そして前記ＮＷＥの論理状態が”ハイ”の時、ローアドレス信号のＲＡi(i=0 、1 、・・・、n-1)に応答してノーマルブロックの該当メモリセルのワードラインＷＬijをイネーブルさせる。
【００１０】
ところが、ノーマルワードラインイネーブル部１００ｂの入力信号の前記ブロック選択信号のＢＬＳi を生成するブロック選択部は遅延手段が含まれている。前記遅延手段は図４の冗長動作モードでノーマルデコーダが動作してチップが誤動作することを防止するためである。
したがって前記と同一の従来技術のロー冗長構造を有するメモリ装置ではＲＥＤi →ＲＲＥＢ→ＢＬＳi →ＮＷＥの遅延経路を経てＮＷＥがイネーブルされてからこそノーマルデコーダが動作し、特にＢＬＳi 信号発生回路に遅延手段を含むのでノーマルパスのワードラインイネーブル時点が遅い問題点が発生する。そして不良セルは不良セルが属するグローバルブロックの冗長セルを使用して救済するので効率が低くなる。
【００１１】
【発明が解決しようとする課題】
本発明は、ノーマルパスのワードラインイネーブル時点を早くしてメモリチップの動作速度を向上させる冗長構造を有する半導体メモリ装置を提供することにその目的がある。
そして本発明の他の目的は、共有する冗長個数を最大化して冗長能力を向上させる冗長構造を有する半導体メモリ装置を提供することにある。
【００１２】
そして本発明のさらに他の目的は、半導体メモリ装置の不良セル救済方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体メモリ装置は、複数個のグローバルブロックを含み、前記グローバルブロックはノーマルセルのアレーよりなるノーマルブロックと冗長セルのアレーよりなる冗長ブロックを有する複数個の単位マトリックスを具備する。前記グローバルブロックは前記ノーマルセルのワードラインを駆動するノーマル分割ワードラインドライバをさらに具備する。前記グローバルブロックは前記冗長セルのワードラインを駆動する冗長分割ワードラインドライバをさらに具備する。前記ブロックはその自分の出力信号が前記ノーマル分割ワードラインドライバに供給される主デコーダをさらに具備する。前記グローバルブロックはその自分の出力信号が結局前記ノーマル分割ワードラインドライバと前記冗長分割ワードラインドライバに供給される補助デコーダをさらに具備する。
【００１４】
特に前記主デコーダは前記冗長セルの使用可否に関係なくローアドレス信号に応じて選択的にその出力信号がアクティブされる。また、前記補助デコーダは正常動作モードでグローバルブロックを選択するローアドレス信号に応じて該当グローバルブロックが選択されたり冗長動作モードで該当ブロックの冗長構造を使用する場合、ローアドレス信号に応じて選択的にその出力信号がアクティブされる。
【００１５】
また、前記のような目的を達成するための本発明による不良セル救済方法は、ノーマルブロックと冗長ブロックを含む二つ以上の単位マトリックス、主デコーダ及びヒューズボックスを有する複数個のグローバルブロックを具備する半導体メモリ装置の不良セルを救済する方法において、前記冗長ブロックの冗長セルの使用可否に関係なくローアドレス信号に応じて選択的に主デコーダの出力信号をアクティブさせる段階を具備する。また、前記不良セルの救済方法は、不良セルの救済時、前記不良セルが含まれない他ブロック内のヒューズボックスを使用する段階をさらに具備する。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい実施例に対して詳細に説明する。ここで各図面に対して符号と数字が同じものは同一であることを示す。
図５は本発明のロー冗長構造を有するメモリ装置の一実施例を示した図面である。これを参照すると、本発明は、プレチャージ部５１０と冗長イネーブル部５２０及び複数個のグローバルメモリセルアレーブロック５００で構成される。
【００１７】
そして前記グローバルメモリセルアレーブロック５００はノーマルブロック５０７＿１、５０７＿２、・・・、冗長ブロック５０６＿１、５０６＿２、・・・、ヒューズボックス５０１、冗長ドライバ５５０、ブロック選択部５６０、主デコーダ５０２、補助デコーダ５０３、ノーマル分割ワードラインドライバ５０４＿１、５０４＿２、・・・及び冗長分割ワードラインドライバ５０５＿１、５０５＿２、・・・で構成されている。
【００１８】
そして前記ノーマルブロック５０７＿１、５０７＿２、・・・は行と列に配列された多数個のメモリセルを有する。そして前記冗長ブロック５０６＿１、５０６＿２、・・・は行と列に配列された多数個のメモリセルを有し、前記ノーマルブロック５０７＿１、５０７＿２、・・・のメモリセルアレーで不良セルの発生時選択されて動作する。
【００１９】
図６は前記本発明のロー冗長構造を有するメモリ装置のヒューズボックス５０１の実施例を示した図面である。これを参照すると、前記ヒューズボックス５０１は前記プレチャージ部１０の出力信号のＲＰＳに応答してプレチャージされる。そして前記ヒューズボックス５０１は補助デコーダをデコーディングするローアドレス信号のＲＡ０、ＲＡ１には応答せず、主デコーダをデコーディングするローアドレス信号のＲＡ２〜ＲＡｎには応答して冗長信号ＲＥＤi を発生する。
【００２０】
前記ヒューズボックス５０１はアドレス感知回路６００とＰＭＯＳトランジスタ６０３を含む。前記ＰＭＯＳトランジスタ６０３はメモリチップの動作初期に前記ＲＰＳが”ロー”になってアドレス感知端Ｎ６０１を論理状態”ハイ”にプレチャージさせる。そして前記アドレス感知回路６００は前記ローアドレス信号のＲＡ２〜ＲＡｎ各々に応答する複数個のアドレス感知部６００ａ、 ６００ｂ、・・・、６０ｎで構成される。そして前記アドレス感知部６００ａ、６００ｂ、・・・、６００ｎは第１ＮＭＯＳトランジスタ６０２、反転手段６０５、第２ＮＭＯＳトランジスタ６０７、第１ヒューズ６０９及び第２ヒューズ６１１で構成される。正常動作モード、即ち該当グローバルボックスのヒューズボックスで前記第１ヒューズ６０９及び前記第２ヒューズ６１１を短絡させない場合には、前記特定アドレス信号の論理状態によって前記第１ＮＭＯＳトランジスタ６０２または第２ＮＭＯＳトランジスタ６０７がターンオンする。
【００２１】
従ってアドレス信号がイネーブルされると前記感知端Ｎ８０１の電圧は降下させるようになって前記ＲＥＤi を”ロー”状態で維持させる。従って前記ＲＥＤi は不活性化するようになる。
しかし特定アドレスに該当するノーマルブロック５０７＿１、５０７＿２、・・・のメモリセルに不良が発生する場合にはその特定アドレスに該当するヒューズを短絡させる。すると特定アドレス信号が入っても前記感知端Ｎ６０１の論理状態はずっと”ハイ”を維持するようになる。従って前記ＲＥＤi が”ハイ”にイネーブルされると前記ヒューズボックスの出力ＲＥＤi が”ハイ”状態になって冗長動作をするようになる。
【００２２】
そして前記ヒューズボックスは前記感知端Ｎ６０１をラッチさせるラッチ部６１７をさらに具備している。
そして前記冗長ドライバ５０は図７のように第１反転手段７０１と第２反転手段７０３で構成されている。前記第１反転手段７０１は前記冗長信号ＲＥＤi を反転させる。そして前記第１反転手段７０１の出力Ｎ７０２を反転させて冗長ブロック５０６＿１、５０６＿２、・・・のメモリセルのワードラインをイネーブルさせる。
【００２３】
従って前記ＲＥＤi が”ハイ”の時はその出力のＳＷi が”ハイ”になって、冗長ブロック４０のメモリセルのワードラインがイネーブルされる。
図８は本発明の冗長構造のブロック選択部の実施例を示した図面である。これを参照すると、本発明の前記ブロック選択部６０は第１プレーデコーダ８０１、遅延手段８０５、論理積手段８０７、論理和反転手段８０９及び反転手段８１１で構成されている。前記プレーデコーダ８０１はローアドレス信号ＲＡ２〜ＲＡｎをデコーディングする。そして前記遅延手段８０５は前記プレーデコーダ８０１の出力信号を遅延させる。
【００２４】
前記遅延手段８０５が必要な理由を説明すると次の通りである。前記ブロック選択部はローアドレス信号のＲＡ２〜ＲＡｎと前記ＲＥＤi(i=0 、1 、・・・、n)及びロー冗長イネーブル信号のＲＲＥＢを入力とする。従って前記ＲＥＤi がイネーブルされたり、前記ＲＲＥＢが”ハイ”の状態で前記プレーデコーダ８０１の出力Ｎ８０２が”ハイ”になる場合には前記ＢＬＳi が”ハイ”にイネーブルされる。ところが、前記ブロック選択部に遅延手段８０５を含まなければ、冗長動作モードから問題点が発生する。即ち前記ＲＲＥＢが”ロー”にイネーブルされる時点が前記ローアドレス信号のＲＡ２〜ＲＡｎをフリーデコーディングした前記プレーデコーダ８０１の出力Ｎ８０２よりのろくなって図９で分かるようにディスエーブル状態にあるべきの前記ＢＬＳi が瞬間的にイネーブルされるグリッチ現象が発生する。従って図５の補助デコーダ７００ｃが動作して誤動作が発生するようになる。
【００２５】
そして前記論理積手段８０７は前記遅延手段８０５の出力Ｎ８０６とロー冗長イネーブル信号のＲＲＥＢを論理積する。そして前記論理和反転手段８０９は前記論理積手段８０７の出力Ｎ８０８と前記ヒューズボックス５００ａの出力信号である冗長信号ＲＥＤi の論理和を反転させる。そして前記反転手段８１１は前記論理和反転手段８０９の出力Ｎ８１０を反転させてブロック選択部の出力のＢＬＳi を発生する。
【００２６】
従って本発明のロー冗長構造を有するメモリ装置のブロック選択部６０は該当グローバルメモリセルアレーブロックのヒューズボックス５０１の出力信号の冗長信号ＲＥＤi の論理状態が”ハイ”のとき、前記ＢＬＳi の論理状態は”ハイ”になる。そして該当ローアドレスが入って前記プレーデコーダ８０１の出力Ｎ８０２を遅延させた前記遅延手段８０５の出力Ｎ８０６が”ハイ”であり、ロー冗長イネーブル信号のＲＲＥＢが不活性化されて”ハイ”状態を維持する場合でも前記ＢＬＳi の論理状態は”ハイ”になる。
【００２７】
そして該当グローバルメモリセルアレーブロックのヒューズボックス５０１の出力信号の冗長信号ＲＥＤi の論理状態が”ロー”であり、前記プレーデコーダ８０１の出力Ｎ８０２を遅延させた前記遅延手段８０５の出力Ｎ８０６の論理状態が”ロー”の場合には前記ＢＬＳi の論理状態は”ロー”になる。また該当グローバルメモリセルアレーブロックのヒューズボックス５０１の出力信号の冗長信号ＲＥＤi の論理状態が”ロー”であり、ロー冗長イネーブル信号のＲＲＥＢが活性化されて”ロー”状態になる場合にも前記ＢＬＳi の論理状態は”ロー”になる。
【００２８】
図１０は本発明のロー冗長構造を有するメモリ装置の前記グローバルメモリセルアレーブロックの主デコーダ５０２を示した図面である。これを参照すると、前記主デコーダ５０２は冗長信号ＲＥＤi を排除し、ローアドレス信号ＲＡ２〜ＲＡｎ-1によってデコーディングされてその自分の出力信号ＮＷijがアクティブされる。具体的に説明すると、本実施例の主デコーダ５０２はプレーデコーダ１００１、第１ＮＭＯＳトランジスタ１００７、第２ＮＭＯＳトランジスタ１００９、第１ＰＭＯＳトランジスタ１０１１及び第１反転手段１０１３を有している。
【００２９】
前記プレーデコーダ１００１はローアドレス信号のＲＡ２〜ＲＡｎをデコーディングして第１出力Ｎ１００３と第２出力Ｎ１００５を発生する。そして第１ＭＯＳトランジスタ１００７はソースが接地電圧ＶＳＳと接続され、ゲートに前記プレーデコーダ１００1 の第１出力Ｎ１００３が接続される。そして第２ＮＭＯＳトランジスタ１００９はソースが前記第１ＮＭＯＳトランジスタ１００７のドレインと接続され、ゲートに前記プレーデコーダ１００１の第２出力Ｎ１００５が接続される。
【００３０】
そして前記第１ＰＭＯＳトランジスタ１０１１はソースが所定の昇圧電圧ＶＰＰに接続され、ゲートに前記ロープレチャージ信号のＲＰＳが印加され、ドレインは前記第2 ＮＭＯＳトランジスタ１００９のドレインと共通接続されて共通接続線Ｎ１０１０になる。そして前記第１反転手段１０１３は前記共通接続線Ｎ１０１０の信号を反転させて前記主デコーディング信号のＮＷijを出力する。
【００３１】
従ってローアドレス信号のＲＡ２〜ＲＡｎ-1をデコーディングした前記プレーデコーダ１００１の第１出力Ｎ１００３と第２出力Ｎ１００５の論理状態が全て”ハイ”のとき、前記主デコーディング信号のＮＷijは”ハイ”にイネーブルされる。そして前記ロープレチャージ信号ＲＰＳが”ロー”にイネーブルされるときには前記共通接続線Ｎ１０１０が”ハイ”にプレチャージされる。従って前記共通接続線Ｎ１０１０の反転出力のＮＷijは”ロー”にディスエーブルされる。
【００３２】
そして本発明のロー冗長構造を有するメモリ装置の主デコーダは第２反転手段１０１５と第２ＰＭＯＳトランジスタ１０１７をさらに具備している。前記第２反転手段１０１５は前記共通接続線Ｎ１０１０の論理状態を反転させる。そして第２ＰＭＯＳトランジスタ１０１７はソースが前記昇圧電圧ＶＰＰに接続され、ゲートに前記第２反転手段Ｎ１０１５の出力Ｎ１０１６が接続され、ドレインは前記共通接続線に接続される。
【００３３】
図１１は本発明のロー冗長構造を有するメモリ装置の補助デコーダ５０３を示した図面である。これを参照すると、前記補助デコーダ５０３は所定のブロック選択信号ＢＬＳi に応じてイネーブルされ、ローアドレス信号ＲＡ０、ＲＡ１によって選択的にその出力信号ＰＸikがアクティブされる。
前記ブロック選択信号ＢＬＳi は正常動作モードからローアドレス信号ＲＡ２〜ＲＡｎ-1に応じて該当グローバルブロックが選択されたり冗長モードから該当ブロックの冗長構造を使用する場合にアクティブされる。
【００３４】
前記本実施例での補助デコーダ５０３はプレデコーダ１１１５、論理積反転手段１１０１、第１反転手段１１０３、第1 ＮＭＯＳトランジスタ１１０５、第２ＮＭＯＳトランジスタ１１０７、第1 ＰＭＯＳトランジスタ１１０９、第２ＰＭＯＳトランジスタ１１１１及び第２反転手段１１１３で構成されている。前記プレデコーダ１１１５はローアドレス信号ＲＡ０、ＲＡ１をデコーディングして出力Ｎ１１１６を発生する。そして前記論理積反転手段１１０１は前記ブロック選択信号のＢＬＳi と前記プレデコーダ１１１５の出力Ｎ１１１６の論理積を反転させる。前記第１反転手段１１０３は前記論理積反転手段１１０１の出力Ｎ１１０２を反転させる。
【００３５】
そして前記第１ＮＭＯＳトランジスタ１１０５はソースが接地電圧ＶＳＳに接続されるし、ゲートに前記論理積反転手段１１０１の出力Ｎ１１０２が接続される。そして前記第２ＮＭＯＳトランジスタ１１０７はソースが接地電圧ＶＳＳに接続され、ゲートに前記第１反転手段１１０３の出力Ｎ１１０４が接続される。そして前記第１ＰＭＯＳトランジスタ１１０９はソースが前記昇圧電圧ＶＰＰに接続され、ゲートは前記第２ＮＭＯＳトランジスタ１１０７のドレインと接続され、ドレインは前記第1 ＮＭＯＳトランジスタ１１０５のドレインと共通接続される。
【００３６】
そして前記第２ＰＭＯＳトランジスタ１１１１はソースが前記昇圧電圧ＶＰＰに接続され、ゲートは前記第１ＮＭＯＳトランジスタ１１０５のドレインと接続され、ドレインは前記第２ＮＭＯＳトランジスタ１１０７のドレインと共通接続されて共通接続線Ｎ１１１２になる。そして前記第２反転手段１１１３は前記共通接続線Ｎ１１１２の信号を反転させて前記補助デコーディング信号ＰＸikを出力する。
【００３７】
従って、ブロック選択信号のＢＬＳi の論理状態が”ハイ”であり、ローアドレス信号ＲＡ０、ＲＡ１が前記プレーデコーダ１１１５によってデコーディングされた出力Ｎ１１１６の論理状態が”ハイ”の時は第２ＮＭＯＳトランジスタ１１０７が”ターンオン”されて前記共通接続線Ｎ１１１２の電圧は降下する。従って前記ＰＸikは”ハイ”にイネーブルされる。
【００３８】
図１２は本発明のノーマル分割ワードラインドライバの実施例を示した図面である。これを参照すると、前記ノーマル分割ワードラインドライバは第１反転手段１２０１、第２反転手段１２０３、第１ＮＭＯＳトランジスタ１２０５、第２ＮＭＯＳトランジスタ１２０７、第３ＮＭＯＳトランジスタ１２０９及び第４ＮＭＯＳトランジスタ１２１１で構成されている。
【００３９】
前記第１反転手段１２０１は前記補助デコーダ７００ｃの出力信号の補助デコーディング信号ＰＸikを反転させる。そして前記第２反転手段１２０３は前記第１反転手段１２０１の出力Ｎ１２０２を反転させる。ここで前記第１及び第２反転手段１２０１、１２０３は前記補助デコーダ７００ｃの出力信号である補助デコーディング信号ＰＸikをドライビングしてノーマルブロックのメモリセルアレーのワードラインを駆動する役割をする。そして前記第１ＮＭＯＳトランジスタ１２０５はゲートが電源電圧ＶＣＣに接続され、前記第１ＮＭＯＳトランジスタ１２０５の第１接合が前記主デコーダ７００ｂの出力の主デコーディング信号ＮＷijと接続される。
【００４０】
そして前記第２ＮＭＯＳトランジスタ１２０７はゲートが前記第２反転手段１２０３の出力Ｎ１２０４に接続され、第１接合が前記主デコーディング信号ＮＷijと接続される。前記第３ＮＭＯＳトランジスタ１２０９はゲートが前記第１ＮＭＯＳトランジスタ１２０５の第２接合Ｎ１２０６に接続され、第１接合は前記第２反転手段１２０３の出力Ｎ１２０４に接続され、第２接合は前記第２ＮＭＯＳトランジスタ１２０７の第２接合と共通接続されて前記ノーマルブロック３０のメモリセルのワードラインＷＬijk に接続される。
【００４１】
そして前記第４ＮＭＯＳトランジスタ１２１１はソースが接地電圧ＶＳＳと接続され、ゲートは前記第１反転手段１２０１の出力Ｎ１２０２に接続され、第２接合は前記第２及び第３ＮＭＯＳトランジスタ１２０７、１２０９の第２接合と共通接続されて前記ノーマルブロック３０のメモリセルのワードラインＷＬijk に接続される。
【００４２】
従ってノーマル分割ワードラインドライバは前記主デコーダ５０２の出力のＮＷijがＶＰＰにイネーブルされる場合、前記第１ＮＭＯＳトランジスタ１２０５の第２接合Ｎ１２０６はまずＶＣＣ−Ｖtnにプレチャージされる。ここでＶtnは前記第１ＮＭＯＳトランジスタ１２０５のスレショルド電圧である。そして前記補助デコーダ５０３の出力のＰＸikが”ハイ”状態にイネーブルされると、前記第1 ＮＭＯＳトランジスタ１２０５の第２接合Ｎ１２０６はセルフ昇圧原理によってＶＣＣ−Ｖtn＋ＶＰＰに上昇させる。従って前記第３のＮＭＯＳトランジスタ１２０９は”ターンオン”されて前記ノーマルブロック５０７＿１、５０７＿２、・・・のメモリセルのワードラインＷＬijk は昇圧電圧ＶＰＰにイネーブルされる。しかし前記主デコーダ５０２の出力のＮＷijが”ロー”にディスエーブルされる場合、前記第２ＮＭＯＳトランジスタ１２０７によって前記ノーマルブロック５０７＿１、５０７＿２、・・・のメモリセルのワードラインＷＬijk は接地電圧ＶＳＳに降下するようになる。また前記補助デコーダ５０３の出力のＰＸikが”ロー”状態の場合にも前記ノーマルブロック５０７＿１、５０７＿２、・・・のメモリセルのワードラインＷＬijk は接地電圧ＶＳＳになる。
【００４３】
図１３は本発明の冗長分割ワードラインドライバの実施例を示した図面である。これを参照すると、前記冗長分割ワードラインドライバは第１反転手段１３０１、第２反転手段１３０３、第1 ＮＭＯＳトランジスタ１３０５、第２ＮＭＯＳトランジスタ１３０７、第３ＮＭＯＳトランジスタ１３０９及び第４ＮＭＯＳトランジスタ１３１１で構成されている。
【００４４】
前記第１反転手段１３０１は前記補助デコーダ５０３の出力信号の補助デコーディング信号ＰＸikを反転させる。そして前記第２反転手段１３０３は前記第１反転手段１３０１の出力Ｎ１３０２を反転させる。ここで前記第１及び第２反転手段１３０１、１３０３は前記補助デコーダ５０３の出力信号の補助デコーディング信号ＰＸikをドライビングして冗長ブロックのメモリセルアレーのワードラインを駆動する役割をする。そして前記第１ＮＭＯＳトランジスタ１３０５はゲートが電源電圧ＶＣＣに接続され、第１接合が前記冗長ドライバ５０の出力のＳＷi と接続される。
【００４５】
そして前記第２ＮＭＯＳトランジスタ１３０７はゲートが前記第２反転手段１３０３の出力Ｎ１３０４に接続され、第１接合が前記ＳＷi と接続される。前記第３ＮＭＯＳトランジスタ１３０９はゲートが前記第１ＮＭＯＳトランジスタ１３０５の第２接合Ｎ１３０６に接続され、第１接合は前記第２反転手段１３０３の出力Ｎ１３０４に接続され、第２接合は前記第２ＮＭＯＳトランジスタ１３０７の第２接合と共通接続されて前記冗長ブロック５０６＿１、５０６＿２、・・・のメモリセルのワードラインＳＬikに接続される。
【００４６】
そして前記第４ＮＭＯＳトランジスタ１３１１はソースが接地電圧ＶＳＳと接続され、ゲートは前記第１反転手段１３０１の出力Ｎ１３０２に接続され、第２接合は前記第２及び第３ＮＭＯＳトランジスタ１３０７、１３０９の第２接合と共通接続されて前記冗長ブロック５０６＿１、５０６＿２、・・・のメモリセルのワードラインＳＬikに接続される。
【００４７】
従って冗長分割ワードラインドライバは前記ＳＷi がＶＰＰにイネーブルされる場合、前記第１ＮＭＯＳトランジスタ１３０５の第２接合Ｎ１３０６はまずＶＣＣ−Ｖtnにプレチャージされる。ここでＶtnは前記第１ＮＭＯＳトランジスタ１３０５のスレショルド電圧である。そして前記補助デコーダ７００ｃの出力のＰＸikが”ハイ”状態でイネーブルされると、前記第１ＮＭＯＳトランジスタ１３０５の第２接合Ｎ１３０６はセルフ昇圧原理によってＶＣＣ−Ｖtn＋ＶＰＰに上昇させる。従って前記第３のＮＭＯＳトランジスタ１３０９は”ターンオン”されて前記冗長ブロック５０６＿１、５０６＿２、・・・のメモリセルのワードラインＳＬikは昇圧電圧ＶＰＰにイネーブルされる。しかし前記ＳＷi が”ロー”にディスエーブルされる場合、前記第２ＮＭＯＳトランジスタ１３０７によって前記冗長ブロック５０のメモリセルのワードラインＳＬikは接地電圧ＶＳＳに降下するようになる。また前記補助デコーダ５０３の出力のＰＸikが”ロー”状態の場合にも前記冗長ブロック５０６＿１、５０６＿２、・・・のメモリセルのワードラインＳＬikは接地電圧ＶＳＳになる。
【００４８】
図１４は本発明のロー冗長構造を有するメモリ装置のプレチャージ部を示した図面である。これを参照すると、前記プレチャージ部は論理和反転手段１４０１と反転手段１４０３で構成されている。
前記論理和反転手段１４０１はローアドレス信号のＲＡ２〜ＲＡｎ-1中特定アドレス信号のＲＡi と前記特定アドレス信号の反転信号のＲＡi Ｂを入力として論理和反転させる。そして前記反転手段１４０３は前記論理和反転手段１４０１の出力Ｎ１４０２を反転させる。
【００４９】
従ってメモリチップがリセットされる時前記ＲＡi と前記ＲＡi Ｂが全て”ロー”になって前記プレチャージ部の出力のロープレチャージ信号ＲＰＳが”ロー”になってイネーブルされる。
図１５は本発明のロー冗長構造を有するメモリ装置の冗長イネーブル部を示した図面である。これを参照すると、前記冗長イネーブル部は複数個の冗長感知部１５０１ａ、１５０１ｂ、・・・、１５０１ｎと第１ＰＭＯＳトランジスタ１５０３を具備している。
【００５０】
そして前記冗長感知部はソースが接地電圧ＶＳＳに接続され、ゲートはグローバルメモリセルアレーブロックの出力信号ＲＥＤ０、ＲＥＤ１、・・・、ＲＥＤｎ-1が接続され、ドレインは前記ロー冗長イネーブル信号のＲＲＥＢと接続するＮＭＯＳトランジスタ１５０９を具備している。
従って前記複数個の冗長感知部１５０１ａ、１５０１ｂ、・・・、１５０１ｎは前記複数個のグローバルメモリセルアレーブロックの出力信号ＲＥＤ０、ＲＥＤ１、・・・、ＲＥＤｎ-1各々に応答して前記ロー冗長イネーブル信号のＲＲＥＢを生成する。
【００５１】
そして前記第１ＰＭＯＳトランジスタ１５０３はゲートに前記ロープレチャージ信号ＲＰＳが印加され、ソースが電源電圧ＶＣＣに接続され、ドレインは前記ロー冗長イネーブル信号ＲＲＥＢと接続される。
従って前記複数個のグローバルメモリセルアレーブロックのヒューズボックスのヒューズ中一つを短絡させて冗長信号ＲＥＤi が”ハイ”状態になると、前記ＲＲＥＢは”ロー”にイネーブルされるようになる。
【００５２】
そして本発明のロー冗長構造を有するメモリ装置の冗長イネーブル部は前記ロー冗長イネーブル信号ＲＲＥＢを反転させる反転手段１５０５と第２ＰＭＯＳトランジスタ１５０７をさらに具備している。前記第２ＰＭＯＳトランジスタ１５０７はソースが電源電圧ＶＣＣに接続され、ゲートは前記反転手段１５０５の出力に接続され、ドレインは前記ロー冗長イネーブル信号ＲＲＥＢと接続する。
【００５３】
従って前記反転手段１５０５と前記第２ＰＭＯＳトランジスタ１５０７は前記ロー冗長イネーブル信号ＲＲＥＢが”ロー”にイネーブルされると、これをラッチさせるようになる。
前記のような本発明のロー冗長構造を有するメモリ装置にでは冗長ブロックのメモリセルを使用する場合には、不良セルが含まれているグローバルブロックでない他ブロックのヒューズを短絡させる。すると短絡されたヒューズを含んでいる主デコーダ５０２はローアドレスデコーディングによって出力信号ＮＷijがイネーブルされないようになる。しかし冗長ドライバ５０では短絡されたヒューズに該当するアドレスでは冗長信号ＲＥＤi がイネーブルされるようになる。そして前記冗長信号ＲＥＤi によって補助デコーダ５０３もイネーブルされてローアドレス信号に応じて選択的に前記補助デコーダの出力信号ＰＫikがイネーブルされるようになる。従ってヒューズを短絡させたグローバルブロックでは冗長構造が動作する。
【００５４】
そして同一ブロックの主デコーダ７００ｂと冗長ドライバ５０が同時にイネーブルされることを防止するために、不良セルがあるメモリセルの救済は必ず他のグローバルメモリセルアレーヒューズを遮断するべきである。
そして前記主デコーダ７００ｂは選択信号のＢＬＳi の論理状態、即ちイネーブルと関係なくローアドレス信号に応じてのみデコーディングされる。従ってブロック選択信号のＢＬＳi のイネーブル可否を待つ必要がない。
【００５５】
従って、ノーマルモードのワードラインイネーブル速度は大きく向上するようになる。ところが前記補助デコーダ５０３の出力のＰＸikを生成するためには結局ＢＬＳi 信号を経なければならないので、ノーマルモードのワードラインイネーブル速度はブロック選択部５６０の遅延手段８０５の影響を受けるようになることではないかということが疑問である。しかし前記ノーマル分割ワードラインドライバ５０４＿１、５０４＿２、・・・を駆動するためには前記主デコーダ５０２の出力のＮＷijが補助デコーダ５０３の出力のＰＸikより先にイネーブルされるべきである。従って前記ブロック選択部５６０の遅延手段８０５の影響はほとんどなくなる。
【００５６】
【発明の効果】
以上述べたように本発明によれば、ロー冗長構造を有するメモリ装置によって正常動作モードでノーマルパスのワードラインイネーブル時点を早めてメモリチップの動作速度を向上させうる。
また不良セルが含まれているグローバルブロックでなく他のグローバルブロックの冗長構造を使用することで冗長能力が向上する。
【００５７】
本発明は前記実施例に限らず、多くの変形が本発明の技術的思想内で当分野で通常の知識を有する人によって可能である。
【図面の簡単な説明】
【図１】従来技術のロー冗長構造を有するメモリ装置のブロック図である。
【図２】従来技術のロー冗長構造を有するメモリ装置のヒューズボックスを示した回路図である。
【図３】従来技術のロー冗長構造を有するメモリ装置のノーマルワードラインイネーブル部を示した回路図である。
【図４】従来技術のロー冗長構造を有するメモリ装置のノーマルデコーダを示した図面である。
【図５】本発明のロー冗長構造を有するメモリ装置の実施例を示すブロック図である。
【図６】本発明のロー冗長構造を有するメモリ装置のヒューズボックスを示した回路図である。
【図７】本発明のロー冗長構造を有するメモリ装置の冗長ドライバを表した回路図である。
【図８】本発明のロー冗長構造を有するメモリ装置のブロック選択部を示した図面である。
【図９】図８のブロック選択部から遅延手段を省略した場合の各信号のタイミング図である。
【図１０】本発明のロー冗長構造を有するメモリ装置の主デコーダを示した図面である。
【図１１】本発明のロー冗長構造を有するメモリ装置の補助デコーダを示した図面である。
【図１２】本発明のロー冗長構造を有するメモリ装置のノーマル分割ワードラインドライバを示した回路図である。
【図１３】本発明のロー冗長構造を有するメモリ装置の冗長分割ワードラインドライバをしめした図面である。
【図１４】本発明のロー冗長構造を有するメモリ装置のプレチャージ部を示した回路図である。
【図１５】本発明のロー冗長構造を有するメモリ装置の冗長イネーブル部を示した回路図である。
【符号の説明】
５００      グローバルメモリセルアレーブロック
５０１      ヒューズボックス
５０２      主デコーダ
５０３      補助デコーダ
５１０      プレチャージ部
５２０      冗長イネーブル部
５５０      冗長ドライバ
５６０      ブロック選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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