(57)【特許請求の範囲】
【請求項１】
窒素成分を含有する最上部層を有する多層の絶縁膜を半導体基板上に形成する段階と、
前記絶縁膜を選択的にエッチングしてコンタクトホールを形成する段階と、
前記コンタクトホールを通して前記半導体基板と電気的に連結される第１導電膜を前記絶縁膜上に形成した後、前記絶縁膜の表面が露出するまで前記第１導電膜を平坦化エッチングして、前記第１導電膜からなる第１導電パターンを前記コンタクトホール内に形成する段階と、
前記絶縁膜上に前記第１導電パターンと電気的に連結される第２導電膜を形成した後、前記コンタクトホールの両側に位置する前記絶縁膜上の前記第２導電膜をオーバーエッチングすることにより第２導電パターンを形成し、前記オーバーエッチング中に前記最上部層がエッチングされることにより発生するエッチング副産物により前記第２導電パターン及び前記最上部層近傍の前記第１導電パターンの両側壁に前記両側壁がエッチングされるのを防止するエッチング防止膜が形成される段階と、
前記最上部層及び前記エッチング防止膜を除去する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電パターンは、ストレージコンタクトプラグであり、前記第２導電パターンは、ストレージノードである請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電膜は、ポリシリコンで形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２導電膜は、ポリシリコンで形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記多層絶縁膜の最上部層は、ＳｉＯＮ及びＳｉＮ中いずれか一つで形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項６】
前記最上部層は、厚さが２００Å〜６００Åとなるように形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第２導電膜は、厚さが８０００Å〜１２０００Åとなるように形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項８】
前記第２導電膜のエッチング段階は、乾式エッチングを実施することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項９】
前記乾式エッチング工程は、Ｃｌ2が２０〜５０ｃｍ3、Ｎ2が１〜１０ｃｍ3、及びＳＦ6が１〜１０ｃｍ3からなる混合ガスを用いて、圧力が２〜３０ｍＴ、ソースパワーが４００〜８００Ｗ、ならびにバイアスパワーが３００〜１００Ｗで実施されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記エッチング防止膜は、ＳｉＦXＮYで形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板には、ソース領域、ドレーン領域及びゲート電極が形成され、
前記コンタクトホールは、前記ドレーン領域上に形成され、
前記第１導電パターンは、前記ドレーン領域と電気的に連結され、
前記第２導電パターンは、前記第１導電パターンと電気的に連結されることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくはＤＲＡＭ装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ装置の集積度が増加するとともに、ＤＲＡＭ装置内のセルトランジスタの大きさのみならず、セルトランジスタが占める面積も減少する。しかし、セルトランジスタの大きさを小さくすることは可能でも、セルキャパシタのキャパシタンスを減少させることはできないため、セルキャパシタのキャパシタンスを確保するために多様なＤＲＡＭセルキャパシタの製造方法が提案されている。その中の一つがストレージノードの表面積Ｘ方向及びＹ軸方向に減少した分だけＺ軸方向にストレージノードの高さを高め、減少した表面積を補うことによって、セルキャパシタのキャパシタンスを確保する方法である。
【０００３】
デザインルール（design rule）を０．１以下にするとともに、ストレージノードの高さを約１００００Åとし、縦横比は約５程度とする。ストレージコンタクトプラグの上部直径のクリティカルディメンション（critical dimension）が約２００ｎｍ程度になり、ストレージノード断面の形状はほぼ垂直形状に近くなる。既存のストレージノードの形成のため、乾式エッチング設備としてＡＭＴ社のＭｘＰチャンバを利用するＤＲＡＭセルキャパシタの製造では、埋込コンタクト（buried contact）すなわちストレージコンタクトプラグの上部領域でポリシリコンがオーバーエッチングされることにより生じるアンダカット（undercut）すなわち側壁ノッチング（side wall etching）でストレージノードが折れたり、落ちたりするという問題がある。これはストレージノードの形成のためのポリエッチング工程で隣接したストレージノード間の電気的ブリッジを防止するため、ストレージノードの下部領域で相当なオーバーエッチング工程が行われるためである。
【０００４】
これを改善するため、最近にはＴＣＰ（Transform Coupled Plasma）設備が用いられる。しかし、これもある程度の改善効果はあるが相変らず問題点を解決するには不十分である。
【０００５】
図１は、従来の半導体装置を示している。
図１に示すように、まず活性領域と非活性領域を定義して素子隔離領域１２が形成されており、活性領域の半導体基板１０上にゲート酸化膜を間に置いてゲート電極１４が形成されている。ゲート電極１４を含んで半導体基板上に層間絶縁膜１８、ＩＬＤ（Inter Layer Dielectric）膜が形成されている。層間絶縁膜１８が乾式エッチングされてゲート電極１４の一方の側の半導体基板が露出するオープニング２０が形成されており、オープニングには導電膜、例えばポリシリコン膜で形成されたストレージコンタクトプラグ２２が設けられている。ストレージコンタクトプラグ２２と層間絶縁膜１８上に導電膜が形成され、導電膜がエッチングされ形成されたストレージノード２４が形成されている。
【０００６】
前述のように、ＴＣＰ設備におけるオーバーエッチング工程でエッチャント（enchant）が下部膜に到達するようにストレージノード両側の層間絶縁膜上部領域がポジティブチャージングされ、ストレージコンタクトプラグをネガティブでチャージングすることで、陽性の極性を有するプラズマがストレージコンタクトプラグの上部領域に集り、これによって図１に示すようなアンダカット領域Ａが生じる。エッチング工程で既存の下部膜がエッチングされながらエッチング副産物としてＳｉＦX系列の物質を発生させ、この副産物でストレージノード両側壁上に膜を形成させてストレージノード及びストレージコンタクトプラグであるポリシリコン膜のエッチングを防止しようとした。しかし、ＳｉＦX系列の副産物によっては問題を解決できなかった。
【０００７】
【発明が解決しようとする課題】
本発明は、上述の問題点を解決するために提案されるものであり、ストレージノードの形成のための導電膜下部に形成される絶縁膜を従来の膜と異なるもので形成することにより、絶縁膜がエッチングされるときに生じるエッチング副産物によってストレージコンタクトプラグの上部領域及びストレージノードがオーバーエッチングされることを防止するエッチング防止膜を形成し、安定なキャパシタを形成することができる半導体装置の製造方法を提供する。
【０００８】
【課題の解決するための手段】
上述の目的を達成するため提案された本発明の半導体装置の製造方法によると、窒素成分を含有する最上部層を有する多層の絶縁膜を半導体基板上に形成する段階と、多層絶縁膜を選択的にエッチングしてコンタクトホールを形成する段階と、絶縁膜上にコンタクトホールを通して半導体基板と電気的に連結される第１導電膜を形成した後、絶縁膜の表面が露出するまで第１導電膜を平坦化エッチングして、第１導電膜からなる第１導電パターンをコンタクトホール内に形成する段階と、絶縁膜上に第１導電パターンと電気的に連結される第２導電膜を形成した後、コンタクトホール両側の多層絶縁膜上の第２導電膜をオーバーエッチングして第２導電パターンを形成し、オーバーエッチング中、第２導電パターン及び最上部層近傍の第１導電膜パターンの両側壁がエッチングされるのを防止するエッチング防止膜を形成する段階と、多層の絶縁膜の最上部層及びエッチング防止膜を除去する段階とを含んでいる。エッチング防止膜は絶縁膜の最上部層がエッチングされて生じるエッチング副産物によって形成される。
【０００９】
また、本発明の半導体メモリ装置の製造方法によると、最上部層は窒素成分を含有する多層の絶縁膜をソース電極、ドレーン領域及びゲート電極を有するトランジスタが形成された半導体基板上に形成する段階と、ドレーン領域上に形成された絶縁膜を部分的にエッチングしてコンタクトホールを形成する段階と、コンタクトホールを第１導電膜で充填した後、絶縁膜の表面が露出するまで前記第１導電膜を平坦化エッチングしてドレーンと電気的に連結されるストレージコンタクトプラグを形成する段階と、絶縁膜上にストレージコンタクトプラグと電気的に連結される第２導電膜を形成する段階と、ストレージコンタクトプラグ両側の絶縁膜上に形成された第２導電膜をオーバーエッチングしてストレージノードを形成し、オーバーエッチング中、ストレージノード及び絶縁膜の最上部層がエッチングされることにより露出するストレージコンタクトプラグの両側壁に、エッチングにより生じるエッチング副産物により両側壁がエッチングされるのを防止するエッチング防止膜を形成する段階と、多層の絶縁膜の最上部層及びエッチング防止膜を除去する段階を更に含んでいる。
【００１０】
したがって、窒素成分を含む多層絶縁膜の最上部層上の第２導電膜をオーバーエッチングしてストレージノードを形成し、エッチング防止膜が形成されるので、ストレージノードの形成のためのオーバーエッチングでコンタクトホール内のストレージコンタクトプラグ及びストレージノードがエッチングされ発生される抵抗の増加及びストレージノードの倒れを防止することができる。
【００１１】
【発明の実施の形態】
以下、図２〜図４に基づいて本発明の実施例を詳しく説明する。
図２〜図４は本発明によるＤＲＡＭ装置の製造方法を順次的に示す流れ図である。
まず、図２に示すように半導体基板１００上に活性領域と非活性領域を定義するための素子隔離領域１０２が形成されている。活性領域上に図示しないゲート酸化膜を間に置いてゲート電極１０４が形成される。例えばゲート電極１０４はポリシリコン膜、タングステンシリサイド膜、シリコン窒化膜を順に積層することにより構成されている。ゲート電極１０４の両側の半導体基板１００内にソース／ドレーン領域１０６が形成される。
【００１２】
半導体基板１００上にゲート電極１０４を含むような第１絶縁膜１０８が形成され、第１絶縁膜１０８上に第２絶縁膜１１０が形成される。これは後続工程で、第２絶縁膜１１０がエッチングされることにより生じるエッチング副産物がストレージノードの下部領域及びストレージコンタクトプラグの上部領域に膜を形成する。そして、この膜はストレージコンタクトプラグの上部領域とストレージノードの下部領域のポリシリコンとがオーバーエッチングされることを防止するパッシベーション膜の役割をする。第２絶縁膜は２００Å〜６００Åの範囲内の厚さを有するように形成される。例えば、第２絶縁膜１１０はＳｉＯＮやＳｉＮで形成されている。
【００１３】
第２絶縁膜１１０上にフォトレジスト膜が形成され、埋込コンタクト、すなわちストレージコンタクトプラグが形成される部位において第２絶縁膜１１０の一部が露出するように、図示しないフォトレジスト膜がフォトエッチング工程でエッチングされてフォトレジストパターンが形成される。
【００１４】
フォトレジストパターンがマスクとして用いられ、第２絶縁膜１１０及び第１絶縁膜１０８が順にエッチングされ、ドレーン領域１６が露出するようなストレージコンタクトホール１１２が形成される。そして、公知のエッチング工程によりフォトレジストパターンを除去する。
【００１５】
次に図３に示すように、ストレージコンタクトホール１１２を含む第２絶縁膜１１０上に第１導電膜が形成され、埋込コンタクトホール１１２が充填される。これにより、埋込コンタクト、すなわちストレージコンタクトプラグが形成される。第１導電膜はポリシリコンで形成される。
【００１６】
ストレージコンタクトプラグ両側の第２絶縁膜１１０の上部表面が露出するように第１導電膜が平坦化エッチングされる。例えば、平坦化エッチング工程はＣＭＰ工程やエッチバック工程で実施される。
そして、ストレージコンタクトプラグ１１４と第２絶縁膜１１０上にストレージノード形成用第２導電膜が形成される。第２導電膜は８０００Å〜１２０００Åの範囲内の厚さを有するポリシリコンで形成される。第２導電膜上に図示しない第３絶縁膜が形成される。これは第２導電膜をエッチングする工程でマスクとして用いるためである。例えば、第３絶縁膜としてＳｉＯＮ膜が形成される。第３絶縁膜上にフォトレジスト膜が形成され、ストレージノードを形成するためパターニングされ、ストレージノード形成のためのフォトレジスト膜と第３絶縁膜で構成されるパターンが形成される。パターンがマスクとして用いられ、第２導電膜が乾式エッチングされて導電パターン、すなわち図４に示すようなストレージノード１１６が形成される。
【００１７】
第２導電膜の乾式エッチング工程は、４００Ｗ〜８００Ｗのソースパワー及び３０Ｗ〜１００Ｗのバイアスパワー条件で、２０ｃｍ3〜５０ｃｍ3のＣｌ2ガス、１ｃｍ3〜１０ｃｍ3のＮ2ガス、及び１ｃｍ3〜１０ｃｍ3のＳＦ6ガスを用いて実施される。
【００１８】
この場合、第２絶縁膜１１０上部表面が露出しても、ストレージノード間の電気的ブリッジを防止するための相当なオーバーエッチング工程が実施され、第２絶縁膜１１０の一部がエッチングされる。この際、第２絶縁膜１１０がエッチングされながら生じるのエッチング副産物ＳｉＦXＮYがストレージコンタクトプラグ１１６の両側壁にエッチング防止膜１１８を形成する。このエッチング防止膜１１８がパッシベーション膜の役割をすることにより、オーバーエッチング工程でストレージノードの下部領域及びストレージコンタクトプラグ１１６上部領域がエッチングされることを防止する。
【００１９】
次に図５に示すように、ストレージノード１１６上にマスクとして用いられたフォトレジスト膜と第３絶縁膜が順に除去される。この場合第３絶縁膜除去時ストレージノード両側の第２絶縁膜１１０とエッチング副産物として形成されたエッチング防止膜１１８も除去される。第３絶縁膜除去工程は、Ｈ3ＰＯ4を用いて１０℃〜２００℃の温度条件で、１分〜１０分間行われるエッチング工程の後、ＳＣ−１を使用して５０℃〜１００℃の温度条件で、１分〜１０分間行われる洗浄工程を含んでいる。
【００２０】
【発明の効果】
本発明は、従来ＤＲＡＭ装置の製造方法における、ストレージノード形成のためのポリシリコン膜エッチング工程においてストレージノードの下部、すなわちストレージコンタクトプラグの上部領域の導電膜がエッチングされ抵抗が増加するという問題、そしてエッチングによりストレージノードが倒れたり落ちて隣接したストレージノードと電気的ブリッジが生じて素子が誤動作する問題を解決したことである。ポリシリコン膜エッチング工程中、ストレージノード及びストレージコンタクトプラグの側壁に、この側壁のエッチングを防止するエッチング防止膜を形成させることによってストレージノード及びストレージコンタクトプラグが安定的に形成できる効果がある。
【図面の簡単な説明】
【図１】従来のＤＲＡＭ装置を示す断面図である。
【図２】本発明の実施例によるＤＲＡＭ装置を示す断面図である。
【図３】本発明の実施例によるＤＲＡＭ装置を示す断面図である。
【図４】本発明の実施例によるＤＲＡＭ装置を示す断面図である。
【図５】本発明の実施例によるＤＲＡＭ装置を示す断面図である。
【符号の説明】
１００    半導体基板
１０２    素子隔離領域
１０４    ゲート電極
１０８    絶縁膜
１１０    第２絶縁膜
１１４    ストレージコンタクトプラグ
１１６    ストレージノード
１１８    エッチング防止膜
【図１】
0003987239.tif 000002
【図２】
0003987239.tif 000003
【図３】
0003987239.tif 000004
【図４】
0003987239.tif 000005
【図５】
0003987239.tif 000006