(57)【特許請求の範囲】
【請求項１】
ウエルに形成され該ウエルと同導電型の不純物領域、該不純物領域に接続されたバイアス端子、及び該ウエルに対向した浮遊電極を有したＭＯＳキャパシタと、一方の端子が該浮遊電極に接続され、他方の端子から制御電圧を印加可能な複数のキャパシタと、を備えたことを特徴とするマルチ端子型ＭＯＳバラクタ。
【請求項２】
前記複数のキャパシタの個数をＮ、前記浮遊電極の電位Ｖｆが印加された前記ＭＯＳキャパシタの静電容量をＣＭ（Ｖｆ）として、ｊ番目のキャパシタの前記他方の端子における有効な静電容量が、
【数１】
0003877597.tif 000012
であることを特徴とする請求項１に記載のマルチ端子型ＭＯＳバラクタ。
【請求項３】
前記複数のキャパシタは、前記ＭＯＳキャパシタと同様の構成であり、前記ＭＯＳキャパシタ及び前記複数のキャパシタは、同一シリコン基板における電気的に分離された複数のウエル上に形成されたことを特徴とする請求項１又は２に記載のマルチ端子型ＭＯＳバラクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、集積回路、特に高周波集積回路へ適用可能であり、複数の端子から印加した電圧によって静電容量を制御するＭＯＳバラクタに関する。
【０００２】
【従来の技術】
電圧制御可変容量キャパシタは、印加する電圧の大きさに応じて静電容量を制御可能なキャパシタであり、バラクタとも称する。バラクタは、ＣＭＯＳプロセスにより製造され、（１）ＰＮ接合ダイオードの電圧依存特性、又は（２）ＭＯＳキャパシタの電圧依存特性を用いたものである。また、特に（２）に該当するものをＭＯＳバラクタと称する。
【０００３】
バラクタは、制御回路や発振器で広く使用されている。例えば、高周波（Radio Frequency）発振器（以下、ＲＦ発振器と称する。）では、発振周波数を特定の値へ調節するためにバラクタを用いる。また、ＲＦ発振器の一種であるＬＣ（インダクタ−キャパシタ）発振器では、一般的に、発振周波数は次式の関係によって決定される。
【０００４】
【数２】
0003877597.tif 000002
【０００５】
したがって、バラクタを使用したＬＣ発振器では、静電容量の値Ｃを変えることにより、周波数を調整することができる。なお、バラクタの特性としては、広範囲で容量の変更ができるように制御可能であることが望ましい。また、発振器の動作に影響する容量成分の発生は抑制されることが望ましい。このような特性のバラクタを用いることで、制御回路や発振器では、周波数を広範囲にわたって制御することが可能となる。
【０００６】
次に、バラクタを用いた従来の実施例について説明する。例えば、電圧制御発振器（ＶＣＯ）では、図１２に示した構成のようにＭＯＳバラクタが用いられている。図１２は、発振周波数を制御するためにＭＯＳバラクタを用いた電圧制御発振器（ＶＣＯ）の回路図及びバラクタの概略の構成図である。この実施例は、［A.A.Abidi, G.J.Pottie, W.J.Kaiser, "Power−Conscious Design Of Wireless Circuits And Systems."Proceedings of the IEEE,vol.88, (No.10),pp.1528−1545,2000年10月］に掲載されたものであり、バンク構造のＭＯＳバラクタを用いた電圧制御発振器（ＶＣＯ）の代表的な実施例である。この構成では、ＭＯＳバラクタによりチューニング電圧（Ｎウエルのバイアス電圧）を変えることによって、有効な静電容量を変化させることができる。また、ＭＯＳバラクタは、制御信号ｂ０、ｂ１、ｂ２によってトランジスタのオン／オフを切り替えることで、任意の２進数の値を格納できる複数のキャパシタバンクを備えており、ＶＣＯの周波数を離散的に変更することができる。
【０００７】
図１３は、特開昭６２−１７９１６２号公報に開示された半導体可変容量素子の回路構成図である。この発明では、外部から容量電極１１２にバイアス電圧を印加できるバイアス端子１０３を設けることにより、容量端子１０５からみた静電容量を調節可能となるので、バイアス電圧により容量値を変えることができるようになる。また、接続する外部回路の電圧をバイアスカット容量１０４でカットして、容量電極１１２には一定の低いバイアス電圧を印加できる。これにより、容量電極１１２に不要なバイアス電圧が印加されるのを防止して、容量値の経時変化のない信頼性の高い半導体可変容量素子を実現することができる。
【０００８】
なお、図１２の出力端子ＬＯとして図１３の容量端子１０５を接続することで、図１３に示した半導体可変容量素子回路を、図１２中のＶＣＯのＭＯＳバラクタに置き換えることができる。
【０００９】
【発明が解決しようとする課題】
従来のＭＯＳバラクタは、新たなプロセスのステップを追加しなくても、ＣＭＯＳ集積回路の通常のプロセスにより容易に実施することができる。また、ＭＯＳバラクタは、ダイオード（ＰＮ接合ダイオード）と比較して、静電容量の調整範囲が広いという特性を有している。
【００１０】
しかしながら、ＭＯＳバラクタは、（１）ゲート及び（２）シリコンウエルの２端子を備えたデバイスである。つまり、このような構成であるため、プロセスで発生した電気的なパラメータのばらつきを補うことは困難である。
【００１１】
また、前記のように、図１２中の回路では、任意の２進数の値を格納できる複数のキャパシタバンクが用いられている。しかし、前記のようにキャパシタバンクによりＶＣＯの周波数は離散的に変更されるため、ＶＣＯの周波数を連続的に変更することができないという問題がある。さらに、制御信号ｂ０、ｂ１及びｂ２によって制御される切替トランジスタが原因で、ＶＣＯの性能指数（Ｑファクタ）を低下させてしまう大きな直列抵抗が加えられている。このＱファクタの低下を補うためには、非常に大きな整流トランジスタが必要であるが、占有面積が増加してしまうという問題がある。
【００１２】
一方、図１３に示した従来例（特開昭６２−１７９１６２号公報）では、バイアス制御用の端子としてバイアス端子１０３を備えている。また、バイアス・ポイントが調整又は選択された際には、Ｃ−Ｖｃ曲線に沿って移動する。しかしながら、図１３の半導体可変容量素子を、閉ループであるＰＬＬ（Phase Locked Loop：位相同期ループ）内のＶＣＯに使用した場合、その動作に影響する感度ΔＣ／ΔＶｃも変化してしまうという問題がある。
【００１３】
以上のように、ＰＮ接合ダイオードやＭＯＳバラクタを使用する従来方式では、静電容量の可変範囲の制御は制限されており、静電容量と電圧の比で表される感度ΔＣ／ΔＶｃを制御することができないという問題がある。
【００１４】
そこで、本発明は上記の問題を解決するためになされたものであり、その目的は、静電容量を連続的に変化でき、発振器に適用すると、周波数や感度を制御可能なＭＯＳバラクタを提供することにある。
【００１５】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００１６】
（１）ウエルに形成され該ウエルと同導電型の不純物領域、該不純物領域に接続されたバイアス端子、及び該ウエルに対向した浮遊電極を有したＭＯＳキャパシタと、一方の端子が該浮遊電極に接続され、他方の端子から制御電圧を印加可能な複数のキャパシタと、を備えたことを特徴とする。
【００１７】
この構成において、マルチ端子型ＭＯＳバラクタでは、ＭＯＳキャパシタの浮遊電極に複数のキャパシタの一方の端子が接続されている。そして、複数のキャパシタにおける他方の端子からは、制御電圧を印加可能である。したがって、複数のキャパシタにおける他方の端子から制御電圧を印加して、バイアス端子からバイアス電圧を印加することで、静電容量を連続的に変化させることが可能となり、また、製造時に発生したばらつきを調整することが可能となる。さらに、プロセスステップを追加することなく、標準的なＣＭＯＳプロセスで作成することができる。
【００１８】
（２）前記複数のキャパシタの個数をＮ、前記浮遊電極の電位Ｖｆが印加された前記ＭＯＳキャパシタの静電容量をＣＭ（Ｖｆ）として、ｊ番目のキャパシタの前記他方の端子における有効な静電容量が、
【００１９】
【数３】
0003877597.tif 000003
【００２０】
であることを特徴とする。
【００２１】
この構成において、マルチ端子型ＭＯＳバラクタでは、ｊ番目のキャパシタの前記他方の端子における有効な静電容量Ｃは、
【００２２】
【数４】
0003877597.tif 000004
【００２３】
となる。したがって、ＭＯＳキャパシタの浮遊電極に接続するキャパシタの個数によって、有効な静電容量Ｃを変えることが可能となる。
【００２４】
（３）前記複数のキャパシタは、前記ＭＯＳキャパシタと同様の構成であり、前記ＭＯＳキャパシタ及び前記複数のキャパシタは、同一シリコン基板における電気的に分離された複数のウエル上に形成されたことを特徴とする。
【００２５】
この構成において、マルチ端子型ＭＯＳバラクタでは、同一シリコン基板における電気的に分離された複数のウエル上にＭＯＳキャパシタ、及びＭＯＳキャパシタと同様の構成である複数のキャパシタが形成されている。したがって、プロセスステップを追加することなく、標準的なＣＭＯＳプロセスで作成することが可能となり、製造コストを低減できる。
【００３０】
【発明の実施の形態】
図１は、マルチ端子型ＭＯＳバラクタの概略構成図である。図１には、マルチ端子型バラクタの基本的な構成として、３端子型ＭＯＳバラクタを示している。本発明のマルチ端子型ＭＯＳバラクタは、簡単にいうとＭＯＳバラクタに制御端子を追加した構成である。すなわち、マルチ端子型ＭＯＳバラクタ１は、ＭＯＳキャパシタ（Ｃｆ）５、キャパシタ（Ｃ１）６、及びキャパシタ（Ｃ２）７を備えている。また、制御端子（Ｖｇ１）９及び制御端子（Ｖｇ２）１０、並びにバイアス端子（Ｖｎ）１１を備えている。
【００３１】
ＭＯＳキャパシタ（Ｃｆ）５は、Ｎウエル２とゲートとの間に設けられたものであり、一方の端子であるゲートは、ウエルに対向して設けられ、浮遊電極（Ｖｆ）８となっている。また、他方の端子は、Ｎウエル２に形成された不純物領域であるＮ＋領域３を介してバイアス端子（Ｖｎ）１１に接続されている。
【００３２】
キャパシタ（Ｃ１）６及びキャパシタ（Ｃ２）７の一方の端子は、浮遊電極（Ｖｆ）８に接続されている。また、キャパシタ（Ｃ１）６の他方の端子は制御端子（Ｖｇ１）９に、キャパシタ（Ｃ２）７の他方の端子は制御端子（Ｖｇ２）１０に、それぞれ接続されている。
【００３３】
キャパシタ（Ｃ１）６及びキャパシタ（Ｃ２）７は、ダブル・ポリシリコン・キャパシタ（以下、ＤＰＣと称する。）やメタル・インシュレータ・メタル（以下、ＭＩＭと称する。）キャパシタのようなＭＯＳキャパシタにより構成すると良い。
【００３４】
本発明の実施形態に係るマルチ端子型バラクタは、半導体プロセスにより実施することができる。また、マルチ端子型バラクタは、２ＧＨｚまでの高周波回路に限定されるものではなく、一般的な回路に適用可能である。さらに、マルチ端子型バラクタは、プロセスで発生したパラメータのばらつきを補正したり、又はＶＣＯへ適用した回路において広い範囲で静電容量の値を連続的に変化させたりするために、電圧を制御して静電容量の調節がなされる。
【００３５】
マルチ端子型ＭＯＳバラクタ１では、前記のように浮遊ノード（節点）である浮遊電極８に複数のキャパシタの一方の端子が接続されて、容量カップリングされている。また、任意のキャパシタの制御電圧を印加可能な制御端子における有効な静電容量は、静電容量を調節・制御するために使用される他のキャパシタの制御端子へ印加された電圧に依存する。さらに、静電容量は連続的に制御できる。
【００３６】
図１の構成において、ＭＯＳキャパシタ（Ｃｆ）５では、ゲート電圧（浮遊電極（Ｖｆ）８の電圧）Ｖｆに応じて静電容量が変化する。つまり、ゲート−ウエル間の電位差によって静電容量が決定されるＭＯＳキャパシタ（Ｃｆ）５が、ＭＯＳバラクタ（可変キャパシタ）であり、有効な静電容量は、次式で表される。
【００３７】
【数５】
0003877597.tif 000005
【００３８】
なお、上式では、ＭＯＳキャパシタ（Ｃｆ）５の静電容量をＣｆ、キャパシタ（Ｃ１）６の静電容量をＣ１、キャパシタ（Ｃ２）７の静電容量をＣ２とする。また、制御端子（Ｖｇ１）９に印加される電圧をＶｇ１、制御端子（Ｖｇ２）１０に印加される電圧をＶｇ２、バイアス端子（Ｖｎ）１１に印加される電圧をＶｎとする。
【００３９】
図２は、図１に示したマルチ端子型ＭＯＳバラクタ１における端子（Ｖｇ２）１０に印加する電圧値Ｖｇ２をパラメータとして、制御端子（Ｖｇ１）９のバイアス電圧Ｖｇ１と有効な静電容量Ｃとの関係を示した特性図である。図２では、制御電圧Ｖｇ１が増加するのに伴い、有効な静電容量Ｃが増加する。また、制御電圧Ｖｇ２の値を変えると、Ｃ−Ｖ曲線は横方向に（Ｖｇ１方向に）移動する。有効な静電容量Ｃは、極限の場合、
【００４０】
【数６】
0003877597.tif 000006
【００４１】
となる。
【００４２】
このように、マルチ端子型ＭＯＳバラクタ１では、各端子に印加する電圧Ｖｇ１、電圧Ｖｇ２又は電圧Ｖｎを独立して調節することにより、静電容量の値や、さらにはＣ−Ｖ曲線上のポイント、つまり感度ΔＣ／ΔＶｃを調節することができる。
【００４３】
また、ＭＯＳキャパシタ（Ｃｆ）５の浮遊電極８（浮遊ノード）における電圧Ｖｆは、
【００４４】
【数７】
0003877597.tif 000007
【００４５】
となる。ＭＯＳキャパシタ（Ｃｆ）の静電容量Ｃｆは、電圧Ｖｆ及び電圧Ｖｎの差の関数であるから上式を変形すると、
【００４６】
【数８】
0003877597.tif 000008
【００４７】
となる。
【００４８】
図３は、図１中でＭＯＳキャパシタ（Ｃｆ）５として示したＮウエル２で実施されているＭＯＳバラクタのＣ−Ｖ特性の実測曲線図である。図３に示したように、（Ｖｆ―Ｖｎ）の値が増加するのに伴い、有効な静電容量Ｃは連続的に増加する。
【００４９】
ここで、図１に示したマルチ端子型ＭＯＳバラクタ１における有効な静電容量Ｃの値を大きくする場合は、以下のように構成すると良い。図４は、複数のキャパシタを備えたマルチ端子型ＭＯＳバラクタの構成図である。なお、図１に示した構成と同一部位には、同一符号を付して詳細な説明を省略する。
【００５０】
図４に示したように、マルチ端子型ＭＯＳバラクタ１２は、ＭＯＳキャパシタ５の浮遊電極８に、ｎ個のキャパシタ６−１〜６−ｎの一方の端子をそれぞれ接続したものである。また、ｎ個のキャパシタ（Ｃ１）６−１〜キャパシタ（Ｃｎ）６−ｎの他方の端子には、制御端子（Ｖｇ１）９−１〜制御端子（Ｖｇｎ）９−ｎをそれぞれ接続する。さらに、ＭＯＳキャパシタ５の不純物領域であるＮ＋領域３，４に第１端子であるバイアス端子（Ｖｎ）１１が接続されている。
【００５１】
この場合、ｊ番目のキャパシタの制御端子（Ｖｇｊ）９−ｊにおける有効な静電容量は、
【００５２】
【数９】
0003877597.tif 000009
【００５３】
である。なお、ＣＭ（Ｖｆ）は、浮遊電極の電位Ｖｆが印加されたＭＯＳキャパシタの静電容量である。また、浮遊電極の電位Ｖｆは、制御端子（Ｖｇ１）９−１〜制御端子（Ｖｇｎ）９−ｎから印加された電圧、及びバイアス端子（Ｖｎ）１１のＮ＋１端子から印加されたバイアス電圧に応じたＮ＋１個のキャパシタ［ｎ個のキャパシタ（Ｃ１）６−１〜キャパシタ（Ｃｎ）６−ｎ及びキャパシタ（Ｃｆ）５］の静電容量によって決まる。
【００５４】
次に、シングル・ポリシリコン・ＣＭＯＳプロセスによるマルチ端子型ＭＯＳバラクタの実施形態を説明する。図５は、シングル・ポリシリコン・ＣＭＯＳプロセスによるマルチ端子型ＭＯＳバラクタの概略構成図である。マルチ端子型ＭＯＳバラクタ２１は、ＭＯＳキャパシタ（Ｃｆ）２５、キャパシタ（Ｃ１）２６、及びキャパシタ（Ｃ２）２７を備えている。また、制御端子（Ｖｇ１）２９、制御端子（Ｖｇ２）３０、及びバイアス端子（Ｖｎ）３１を備えている。
【００５５】
ＭＯＳキャパシタ（Ｃｆ）２５は、Ｎウエル２２とゲートとの間に設けられたものであり、一方の端子であるゲートは浮遊電極（Ｖｆ）２８である。また、他方の端子はＮウエル２２に形成された不純物領域であるＮ＋領域２３及びＮ＋領域２４を介してバイアス端子（Ｖｎ）３１に接続されている。
【００５６】
キャパシタ（Ｃ１）２６は、Ｎウエル３２とゲートとの間に設けられたものであり、一方の端子であるゲートは制御端子（Ｖｇ１）２９に接続されている。また、他方の端子はＮウエル３２に形成された不純物領域であるＮ＋領域３４を介して浮遊電極（Ｖｆ）２８に接続されている。
【００５７】
キャパシタ（Ｃ２）２７は、Ｎウエル３５とゲートとの間に設けられたものであり、一方の端子であるゲートは浮遊電極（Ｖｆ）２８に接続されている。また、他方の端子はＮウエル３５に形成された不純物領域であるＮ＋領域３６及びＮ＋領域３７を介して制御端子（Ｖｇ２）３０に接続されている。
【００５８】
図５に示したマルチ端子型ＭＯＳバラクタ２１では、シングル・ポリシリコン・ＣＭＯＳプロセスにより、同一シリコン基板において電気的に分離された複数のＮウエル上に積層ＭＯＳキャパシタが形成されている。すなわち、図１に示したマルチ端子型バラクタ１のキャパシタ（Ｃ１）６及びキャパシタ（Ｃ２）７として、Ｎウエルに形成されたキャパシタ（Ｃ１）２６及びキャパシタ（Ｃ２）２７を用いている。また、バイアス電圧ＶｎはＮウエル２２に印加され、制御電圧Ｖｇ２は、Ｎウエル３５に印加される。なお、この構成では、バイアス電圧Ｖｎ、制御電圧Ｖｇ２は、Ｎウエルが図外のＰ基板に対して常に正の電位となるものでなければならない。
【００５９】
図６は、図５に示したシングル・ポリシリコン・ＣＭＯＳプロセスによるマルチ端子型ＭＯＳバラクタの構成を変形した概略構成図である。マルチ端子型ＭＯＳバラクタ４１は、ＭＯＳキャパシタ（Ｃｆ）４５、キャパシタ（Ｃ１）４６、及びキャパシタ（Ｃ２）４７を備えている。また、制御端子（Ｖｇ１）４９、制御端子（Ｖｇ２）５０、及びバイアス端子（Ｖｎ）５１を備えている。
【００６０】
ＭＯＳキャパシタ（Ｃｆ）４５は、Ｎウエル４２とゲートとの間に設けられたものであり、一方の端子であるゲートは浮遊電極（Ｖｆ）４８に接続されている。また、他方の端子はＮウエル４２に形成された不純物領域であるＮ＋領域４３及びＮ＋領域４４を介してバイアス端子（Ｖｎ）５１に接続されている。
【００６１】
キャパシタ（Ｃ１）４６は、Ｎウエル５２とゲートとの間に設けられたものであり、一方の端子であるゲートは制御端子（Ｖｇ１）４９に接続されている。また、他方の端子はＮウエル５２に形成された不純物領域であるＮ＋領域５４を介して浮遊電極（Ｖｆ）４８に接続されている。
【００６２】
キャパシタ（Ｃ２）４７は、Ｎウエル５５とゲートとの間に設けられたものであり、一方の端子であるゲートは制御端子（Ｖｇ２）５０に接続されている。また、他方の端子はＮウエル５５に形成された不純物領域であるＮ＋領域５６を介して浮遊電極（Ｖｆ）４８に接続されている。
【００６３】
なお、図６に示したマルチ端子型ＭＯＳバラクタ４１では、図５に示したマルチ端子型ＭＯＳバラクタ２１と同様、シングル・ポリシリコン・ＣＭＯＳプロセスにより、同一シリコン基板において電気的に分離された複数のＮウエル上に積層ＭＯＳキャパシタが形成されている。
【００６４】
上記のように、図６に示したマルチ端子型ＭＯＳバラクタ４１は、図５に示したマルチ端子型ＭＯＳバラクタ２１と異なり、制御電圧Ｖｇ１だけでなく制御電圧Ｖｇ２もキャパシタのゲート電極に接続した構成である。また、この構成では、キャパシタＣ１とキャパシタＣ２が等しい場合、対称的な構成となる。
【００６５】
次に、マルチ端子型ＭＯＳバラクタをＶＣＯに適用した例について説明する。ＲＦ型ＶＣＯでは、位相ノイズの低減と同様に、発振周波数の制御性及びチューニング性が重要であり、これらを実現可能なマルチ端子型バラクタは、ＬＣ型ＶＣＯに適用することができる。図７は、マルチ端子型バラクタを適用したＬＣ型ＶＣＯの回路図である。ＬＣ型ＶＣＯ６１は、ＭＯＳトランジスタ６２、インダクタ６３、インダクタ６４、キャパシタ（Ｃｃ）６５、第１ＭＯＳキャパシタであるＭＯＳキャパシタ（Ｃ）６６、第２ＭＯＳキャパシタであるＭＯＳキャパシタ（Ｃ）６７、キャパシタ（Ｃｆ）６８、ＭＯＳトランジスタ６９、ＭＯＳトランジスタ７０を備えている。
【００６６】
電源Ｖｄｄには、ＭＯＳトランジスタ６２が接続されている。また、ＭＯＳトランジスタ６２にはインダクタ６３及びインダクタ６４の一方の端子が接続されている。インダクタ６３の他方の端子には、ＭＯＳキャパシタ（Ｃ）６６の一方の端子（第１浮遊電極）、ＭＯＳトランジスタ６９、及びＭＯＳトランジスタ７０の制御端子が接続されている。インダクタ６４の他方の端子には、ＭＯＳキャパシタ（Ｃ）６７の一方の端子（第１浮遊電極）、ＭＯＳトランジスタ７０、及びＭＯＳトランジスタ６９の制御端子が接続されている。ＭＯＳキャパシタ（Ｃ）６６の他方の端子（第２端子）と、ＭＯＳキャパシタ（Ｃ）６７の他方の端子（第２端子）と、は互いに接続されている。そして、この接続点にキャパシタ（Ｃｃ）６５の一方の端子及びキャパシタ（Ｃｆ）６８の一方の端子が接続されている。キャパシタ（Ｃｃ）６５の他方の端子には制御端子Ｖｃが接続され、キャパシタ（Ｃｆ）６８の他方の端子にはバイアス端子（Ｖｎ）７２が接続されている。また、ＧＮＤには、ＭＯＳトランジスタ６９及びＭＯＳトランジスタ７０が接続されている。
【００６７】
キャパシタ（Ｃｃ）６５及びキャパシタ（Ｃｆ）６８は、低寄生容量のＭＩＭキャパシタ（又はＤＰＣ）であり、キャパシタ（Ｃｃ）６５には制御電圧Ｖｃが印加される。また、ＭＯＳキャパシタ（Ｃ）６６及びＭＯＳキャパシタ（Ｃ）６７は可変キャパシタであり、ＭＯＳキャパシタ（ＭＯＳバラクタ）を使用して実施されている。
【００６８】
また、ＶＣＯ６１の出力Ｖ１及びＶ２は異なった値であるので、キャパシタ（Ｃｆ）に印加される電圧は、
【００６９】
【数１０】
0003877597.tif 000010
【００７０】
で表され、この値はＲＦ電圧（出力電圧）に依存しない。また、ＲＦ信号に差異があるため、出力からみた各キャパシタが接続された部分（Ｃネットワーク）の有効な静電容量は、ＲＦ発振器のキャパシタ（Ｃｃ）６５及びキャパシタ（Ｃｆ）６８と無関係であり、単にＣとなる。
【００７１】
図８は、図７中の回路における静電容量Ｃと電圧Ｖｃとの関係を示した特性図である。図８では、電圧Ｖｎをパラメータとして、ＶＣＯの有効なノード静電容量Ｃと制御電圧Ｖｃとの関係を示している。制御電圧Ｖｎが変更される場合、Ｃ−Ｖｃ曲線は横方向へシフトする。この例では、交差して接合されたＭＯＳトランジスタ６９及びＭＯＳトランジスタ７０にはバイアス電圧Ｖｘ＝１Ｖが印加されている。また、制御用キャパシタであるキャパシタ（Ｃｃ）６５及びキャパシタ（Ｃｆ）６８の静電容量は、Ｃｃ＝Ｃｆ＝５ｐＦである。図７中の回路では、静電容量の絶対値を制御できるのに加えて、感度ΔＣ／ΔＶｃを制御できるようになっている。
【００７２】
図９は、マルチ端子型バラクタが適用され、Ｃ−Ｖｃ特性曲線の傾きを調節することが可能なＶＣＯの回路図である。図１０は、レンジ調整電圧ＶｂをパラメータとしたＶＣＯの有効なノード静電容量Ｃと制御電圧Ｖｃとの関係を示した特性図である。なお、図９と同一部位には、同一符号を付して詳細な説明を省略する。
【００７３】
図９に示したＬＣ型ＶＣＯ８１は、第３ＭＯＳキャパシタであるＭＯＳキャパシタ（Ｃｂ）８２及び第４ＭＯＳキャパシタであるＭＯＳキャパシタ（Ｃｂ）８３を、ＬＣ型ＶＣＯ６１に追加した構成である。すなわち、ＬＣ型ＶＣＯ６１のＭＯＳキャパシタ（Ｃ）６６の第１浮遊電極にＭＯＳキャパシタ（Ｃｂ）８２の一方の端子（第２浮遊電極）を接続し、ＭＯＳキャパシタ（Ｃ）６７の第１浮遊電極にＭＯＳキャパシタ（Ｃｂ）８３の一方の端子（第２浮遊電極）を接続している。また、ＭＯＳキャパシタ（Ｃｂ）８３の他方の端子（第３端子）と、ＭＯＳキャパシタ（Ｃｂ）８４の他方の端子（第３端子）と、を互いに接続し、この接続点に制御端子（Ｖｂ）８４を接続している。また、キャパシタ（Ｃｆ）６８にＭＯＳキャパシタ（バラクタ）を適用することで、Ｃ−Ｖ曲線の傾きを電気的に制御することができる。
【００７４】
静電容量Ｃ、Ｃｃ及びＣｆ、並びに電圧Ｖｃ及びＶｎは、Ｃ−Ｖ曲線上の操作ポイント、すなわち感度ΔＣ／ΔＶｃを調節するのに使用される。マルチ端子型バラクタを適用したＶＣＯでは、
【００７５】
【数１１】
0003877597.tif 000011
【００７６】
となる。
【００７７】
静電容量Ｃｂ及び制御電圧Ｖｂは、静電容量Ｃの絶対値を増加又は減少させるために使用される。この様子は図１０中に示している。すなわち、静電容量Ｃｂを増加させるのに伴い、有効な静電容量Ｃは減少する。また、制御電圧Ｖｂを増加させるのに伴い、有効な静電容量Ｃは減少する。
【００７８】
この回路において、交差して接合されたＭＯＳトランジスタ６９及びＭＯＳトランジスタ７０には、バイアス電圧Ｖｘ＝１Ｖが印加されている。また、キャパシタ（Ｃｃ）は静電容量Ｃｃ＝３ｐＦである。さらに、キャパシタ（Ｃｆ）は、静電容量の最大値Ｃｆｍａｘ＝１０ｐＦであるＭＯＳバラクタを使用している。
【００７９】
図１１は、傾き調整電圧ＶｎをパラメータとしたＶＣＯの有効なノード静電容量Ｃと制御電圧Ｖｃとの関係を示した特性図である。図１１には、電圧Ｖｃを制御することで、有効な静電容量感度を電気的に制御する様子を示している。この実施例では、レンジ調節電圧Ｖｂを２Ｖにしている。また、傾き制御電圧Ｖｎを、０．９５Ｖ，１．１Ｖ，１.３Ｖに変更したデータを示している。図１１において、制御電圧Ｖｃを増加させるのに伴い、有効な静電容量Ｃは低下する。また、傾き調整電圧Ｖｎを増加させるのに伴い、特性曲線は傾きが急峻となる。
【００８０】
なお、図１０及び図１１に示したＶＣＯでは、２つのキャパシタＣの接続点には、キャパシタＣｃ及びキャパシタＣｆの２つを接続した構成としたが、この構成に限るものではない。すなわち、さらに複数のキャパシタの一方の端子を２つのキャパシタＣの接続点に接続し、該複数のキャパシタの他方の端子を電圧制御端子として制御電圧を印加することで、静電容量の値を大きくすることが可能となる。
【００８１】
また、以上の説明では、Ｎウエルに不純物領域としてＮ＋領域が形成されたＭＯＳキャパシタについて説明したが、本発明はこの構成に限るものではない。すなわち、ＭＯＳキャパシタとして使用できるのであれば、ウエルはＮウエルでもＰウエルでも良く、ウエルに形成する不純物領域は、Ｎ＋領域でもＰ＋領域でも良い。
【００８２】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００８３】
（１）マルチ端子型ＭＯＳバラクタでは、ＭＯＳキャパシタの浮遊電極に複数のキャパシタの一方の端子が接続されて、複数のキャパシタにおける他方の端子からは、制御電圧を印加可能である。したがって、複数のキャパシタにおける他方の端子から制御電圧を印加して、バイアス端子からバイアス電圧を印加することで、静電容量を連続的に変化させることができるとともに、製造時に発生したばらつきを調整することができる。また、プロセスステップを追加することなく、標準的なＣＭＯＳプロセスで作成することができる。
【００８４】
（２）マルチ端子型ＭＯＳバラクタでは、ｊ番目のキャパシタの前記他方の端子における有効な静電容量Ｃは、ＭＯＳキャパシタの浮遊電極に接続するキャパシタの個数によって変えることができる。
【００８５】
（３）マルチ端子型ＭＯＳバラクタでは、同一シリコン基板における電気的に分離された複数のウエル上にＭＯＳキャパシタ及びＭＯＳキャパシタと同様の構成である複数のキャパシタが形成されている。そのため、プロセスステップを追加することなく、標準的なＣＭＯＳプロセスで作成することができ、製造コストを低減できる。
【図面の簡単な説明】
【図１】マルチ端子型ＭＯＳバラクタの概略構成図である。
【図２】図１に示したマルチ端子型ＭＯＳバラクタのバイアス電圧Ｖｇ１と有効な静電容量Ｃとの関係を示した特性図である。
【図３】図１に示したマルチ端子型ＭＯＳバラクタのＣ−Ｖ特性の実測曲線図である。
【図４】複数のキャパシタを備えたマルチ端子型ＭＯＳバラクタの構成図である。
【図５】シングル・ポリシリコン・ＣＭＯＳプロセスによるマルチ端子型ＭＯＳバラクタの概略構成図である。
【図６】図５に示したシングル・ポリシリコン・ＣＭＯＳプロセスによるマルチ端子型ＭＯＳバラクタの構成を変形した概略構成図である。
【図７】マルチ端子型バラクタを適用したＬＣ型ＶＣＯの回路図である。
【図８】図７中の回路における静電容量Ｃと電圧Ｖｃとの関係を示した特性図である。
【図９】マルチ端子型バラクタが適用され、Ｃ−Ｖｃ特性曲線の傾きを調節することが可能なＶＣＯの回路図である。
【図１０】レンジ調整電圧ＶｂをパラメータとしたＶＣＯの有効なノード静電容量Ｃと制御電圧Ｖｃとの関係を示した特性図である。
【図１１】傾き調整電圧ＶｎをパラメータとしたＶＣＯの有効なノード静電容量Ｃと制御電圧Ｖｃとの関係を示した特性図である。
【図１２】発振周波数を制御するためにＭＯＳバラクタを用いた電圧制御発振器（ＶＣＯ）の回路図及びバラクタの概略の構成図である。
【図１３】従来の半導体可変容量素子の回路構成図である。
【符号の説明】
１，１２：マルチ端子型ＭＯＳバラクタ
５：ＭＯＳキャパシタ（Ｃｆ）
６−１〜６−ｎ：キャパシタ（Ｃ１〜Ｃｎ）
８：浮遊電極
９−１〜９−ｎ：キャパシタ６−１〜６−ｎの他方の端子（Ｖｇ１〜Ｖｇｎ）
１１：ＭＯＳキャパシタ（Ｃｆ）５のウエル側の端子（Ｖｎ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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