(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレーと、
前記メモリセルに各々連結された複数のビットライン対と、
前記メモリセルアレーに対応する少なくとも１つのデータライン対と、
前記ビットライン対に連結され、列選択信号に応じて２対のビットライン対を選択して前記少なくとも２対のデータライン対に選択された２対のビットライン対を連結する複数の選択トランジスターとを含み、
前記列選択信号に対応する選択トランジスターは、他の列選択信号によって選択される隣接した選択トランジスターとソース／ドレーン−データラインコンタクトを共有するようにレイアウトされ、
前記列選択信号に対応する前記ビットライン対は、他の列選択信号に対応するビットライン対との間で、前記共有されたソース／ドレーン−データラインコンタクトを中心とする対称的な配列を有するようにレイアウトされることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは共有されたデータラインコンタクトを有するダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称する）に関するものである。
【０００２】
【従来の技術】
製造工程技術が向上されることによって半導体メモリ装置、特にＤＲＡＭ装置の集積度が増加されてきた。その結果、各メモリセルそのもののサイズ及び各ビットラインの間の空間（ピッチ）が減少されてきた。よく知られているように、ＤＲＡＭ装置は、減少されたピッチ内に感知増幅器をレイアウトするため、フォールデッドビットラインスケム（ｆｏｌｄｅｄ  ｂｉｔ  ｌｉｎｅ  ｓｃｈｅｍｅ）と共有された感知増幅器スケムを使用する。これは“ＤＲＡＭ  ＡＲＣＨＩＴＥＣＴＵＲＥ  ＷＩＴＨ  ＣＯＭＢＩＮＥＤ  ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ  ＰＩＴＣＨ”という題目でＵ．Ｓ．Ｐａｔ．Ｎｏ．５，７７４，４０８に掲載された。ＤＲＡＭ装置はビットライン絶縁トランジスター、ビットライン等化トランジスター、Ｐ−ラッチ感知増幅器と、選択トランジスターと、そしてＰ−ラッチ感知増幅器とを含み、セル及びコンプリメントビットライン（例えば、ＢＬ及びＢＬＢ）で構成されたビットライン対に対応する。
【０００３】
図１は、対応するデータライン対（不図示）に連結されるようにビットライン対を選択するためのトランジスター（列選択トランジスター）の従来技術のレイアウト配列を示す。図１で、参照記号Ｙは、４つのビットライン対（即ち、８つのビットライン）がレイアウトされるピッチを示し、参照記号Ｓは、選択トランジスターが各々形成されるアクティブ領域１の間の空間を示し、そして参照記号Ｌは、各アクティブ領域１の長さ（ソース、ドレーンそしてチャネルを有する選択トランジスターが形成される）を示す。ここで長さＬは、ゲート長さ、ビットライン−ソースコンタクト領域、ドレーン−データラインコンタクト領域、ゲート及びコンタクト領域の間の空間、そしてコンタクト領域とドレーンの間、そしてコンタクト領域及びソースの間の空間によって決定されることができる。図１の従来技術によると、ビットライン対（或いは、２つのビットライン対）に対応する選択トランジスターが８つのビットライン、４つのビットライン対がレイアウトされる２Ｌ＋２Ｓのピッチ内にレイアウトされることが分かる。
【０００４】
ビットラインに連結された選択トランジスターの配列は、ビットライン対のうち、いずれか１つのビットラインの間の空間によって制限される。もし、集積度がより増加されると、そのものの間の空間もなお減少され、その結果、選択トランジスター空間、すなわちピッチ２Ｌ＋２Ｓ内にレイアウトされることが不可能になる。
【０００５】
他の従来技術である図２を参照すると、対応するデータライン対に連結されるようにビットライン対を選択するトランジスターのレイアウト配列は、２Ｌ＋２Ｓより小さいピッチＹ’内に選択トランジスターをレイアウトするためのものである。この場合、選択トランジターは、図１の２Ｌ＋２Ｓより小さいピッチ３２Ｌ（Ｌ／２Ｌ）＋２Ｓ＋α、ここでＬ＞（Ｌ／２＋α）Ｌ／２）のピッチＹ’内にレイアウトされる。
【０００６】
ＤＲＡＭ装置の集積度が増加すればするほど、そのものの内の各メモリセルのサイズの空間はより小さくなる。この場合においては、選択トランジスターがピッチＹ’、即ち３／２Ｌ＋２Ｓ＋α内にレイアウトされることは不可能である。それ故に、３／２Ｌ＋２Ｓ＋αより小さいピッチ内にレイアウトされるように選択トランジスター領域を確保することが要求される。
【０００７】
【発明が解決しようとする課題】
従って、本発明の目的は、隣接した選択トランジスターによって共有されるソース／ドレーン−データラインコンタクトを有する半導体メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】
上述のような目的を達成するための本発明の一特徴によると、半導体メモリ装置には、複数のメモリセルを有するメモリセルアレーと、メモリセルに各々連結されたビットライン対と、メモリセルアレーに対応する少なくとも１つのデータライン対が提供される。しかも、半導体装置は、ビットライン対に連結される複数の選択トランジスターを含み、選択トランジスターは、列選択信号に応じて少なくとも１つのビットライン対を選択して少なくとも１つのデータライン対に選択されたビットライン対を連結する。列選択信号に対応する選択トランジスターは、他の列選択信号によって選択される隣接した選択トランジスターのソース／ドレーン−データラインコンタクトを共有するようにレイアウトされる。
【０００９】
本発明の他の特徴によると、半導体メモリ装置は、複数のメモリセルを有するメモリセルアレーと、メモリセルに各々連結された複数のビットライン対と、メモリセルアレーに対応する少なくとも１つのデータライン対と、ビットライン対に連結され、列選択信号に応じて少なくとも１つのビットライン対を選択して少なくとも１つのデータライン対に選択されたビットライン対を連結する複数の選択トランジスターとを含む。しかも、列選択信号に対応する選択トランジスターは、他の列選択信号によって選択される隣接した選択トランジスターとアクティブ領域を共有するようにレイアウトされる。
【００１０】
本発明の他の特徴によると、半導体メモリ装置は、複数のメモリセルを有するメモリセルアレーと、メモリセルに各々連結された複数のビットライン対と、メモリセルアレーに対応する少なくとも１つのデータライン対と、ビットライン対に連結され、列選択信号に応じて２対のビットライン対を選択して少なくとも２対のデータライン対に選択された２対のビットライン対を連結する複数の選択トランジスターとを含む。しかも、半導体メモリ装置は、ビットライン対に連結され、列信号に応じて２対のビットラインを連結する複数のトランジスターを含む。ここで、列選択信号に対応する選択トランジスターは、他の列選択信号によって選択される隣接した選択トランジスターとソース／ドレーン−データラインコンタクトを共有するようにレイアウトされる。
【００１１】
この望ましい実施形態において、列選択信号に対応する選択トランジスターはビットライン対のうち、対の４倍のピッチを有するように配列される。
【００１２】
この望ましい実施形態において、前記メモリセルは、ダイナミックランダムアクセスメモリで構成される。
【００１３】
この望ましい実施形態において、列選択信号に対応するビットライン対は、他の列選択信号に対応するビットライン対に関して対称的な配列を有するようにレイアウトされる。
【００１４】
この望ましい実施形態において、列選択信号に対応するビットライン対は、他の列選択信号に対応するビットライン対に関して相補的に対称的な配列を有するようにレイアウトされる。
【００１５】
このような装置によって、１つの列選択信号ＣＳＬｉに対応する選択トランジスターは、他の列選択信号ＣＳＬｊによって選択される隣接したものとソース／ドレーン−データラインコンタクト５を共有するようにレイアウトされる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を参照図面に依拠して詳細に説明する。
【００１７】
図４を参照すると、一つのカラム選択信号ＣＳＬｉ（図５参照）に対応する選択トランジスター１４及び１６が、他のカラム選択信号ＣＳＬｊ（図５参照）により選択される隣接した選択トランジスター１８及び２０とデータラインコンタクト５を共有するように配列されている。その結果、選択トランジスターが従来技術のＹあるいはＹ’より小さいＬ＋Ｓ＋２αのピッチＹ”内にレイアウトされることができる。
【００１８】
図３は対応するデータライン（例えば、ＩＯ０及びＩＯ０Ｂ）に連結されるようにビットライン（例えば、ＢＬ０及びＢＬ１）を選択するトランジスターのレイアウト配列図を示す。選択トランジスターのためのアクティブ領域１はソース／ドレーンコンタクトが隣接した選択トランジスターにより共有されるように両エッジに配列される。このレイアウトスキムによると、選択トランジスターがＬ＋Ｓ＋２αのピッチ内にレイアウトされることができる。二つのカラム選択信号ＣＳＬｉ及びＣＳＬｊ（図５参照）に対応する選択トランジスター１０，１２，１４，１６と１８，２０，２２，２４が図３のレイアウトスキムを使ってレイアウトされたことが図４に示されている。
【００１９】
この実施形態において、本発明によるＤＲＡＭ装置は、前述したようにフォールデッドビットラインスキムと共有された感知増幅器スキムを使って、メモリセルアレイ（不図示）と二対のデータラインＩＯ０、ＩＯ０Ｂ、ＩＯ１、ＩＯ１Ｂすなわち四つのデータラインがそれの内に提供される。二対のデータラインＩＯ０、ＩＯ０Ｂ、ＩＯ１、ＩＯ１Ｂもやはり別の隣接したメモリセルアレイにより共有される。
【００２０】
図４を参照すると、二対のビットラインＢＬ０，ＢＬ０Ｂ，ＢＬ１Ｂ，ＢＬ１に各々対応する四つの選択トランジスター（カラム選択トランジスター）すなわち二対の選択トランジスター１０及び１２そして１４及び１６はカラム選択信号ＣＬｉ（図５参照）により同時に選択され、四つの選択トランジスター１０，１２，１４，１６は、四つの対のビットラインすなわち八つのビットラインがレイアウトされるピッチＹ”（αが０である時、Ｌ＋Ｓ）内にレイアウトされる。ここで、余りの二対のビットラインは二対のビットラインＢＬ０、ＢＬ０Ｂ、ＢＬ１、ＢＬ１Ｂと反対に伸張する。選択トランジスター１０，１２，１４そして１６各々は１／２Ｌのピッチを有するアクティブ領域に形成され、対応するビットラインＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂは対応するビットラインコンタクト４を通じて各アクティブ領域１のソース／ドレーンに連結される。図４において、番号２は各選択トランジスター１０，１２，１４，１６を示す。
【００２１】
二対のビットラインＢＬ１Ｂ，ＢＬ１，ＢＬ０Ｂ，ＢＬ０に対応する四つの選択トランジスター、すなわち二対の選択トランジスター１８及び２０、そして２２及び２４は、カラム選択信号ＣＳＬｊ（図５参照）により同時に選択され、四つの選択トランジスター１８，２０，２２，２４は、αが０である時、Ｌ＋ＳのピッチＹ”内にレイアウトされる。四つの選択トランジスター１８，２０，２２，２４は、カラム選択信号ＣＳＬｉにより選択されたものと同一に配列されているので、その説明は省略する。
【００２２】
このレイアウトスキムによると、カラム選択信号ＣＳＬｉ及びＣＳＬｊにより各々制御される選択トランジスター中、隣接したトランジスター１４及び１８そして１６及び２０は互いにデータラインコンタクト５（あるいはそれらのアクティブ領域１）を互いに共有する。すなわち、選択トランジスター１４及び１８はデータラインＩＯ１Ｂコンタクト５を共有し、選択トランジスター１６及び２０はデータラインＩＯ１コンタクト５を共有する。図４には示されていないが、前記以外の選択トランジスター１０及び１２そして２２及び２４は、他のカラム選択信号に対応する隣接したものと、データラインＩＯ０／ＩＯ０Ｂコンタクト５を共有する。カラム選択信号ＣＳＬｉにより同時に選択された選択トランジスター１０，１２，１４，１６のレイアウト配列はカラム選択信号ＣＳＬｊにより同時に選択される選択トランジスター１８，２０，２２，２４のそれと対称される。又、カラム選択信号ＣＳＬｉに対応するビットラインＢＬ０、ＢＬ０Ｂ、ＢＬ１、ＢＬ１Ｂ、及びカラム選択信号ＣＳＬｊに対応するビットラインＢＬ１Ｂ、ＢＬ１、ＢＬ０Ｂ、ＢＬ０は、Ｌ＋Ｓ（αが０である時）のピッチ内で互いに対称的な配列を有するようにレイアウトされる（あるいはデコードされる）。
【００２３】
このようにレイアウトされた四対の選択トランジスター１０ないし２４の等価回路図が図５に示されている。図示したように、カラム選択信号ＣＳＬｉにより選択される選択トランジスター１４及び１６とカラム選択信号ＣＳＬｊにより選択される選択トランジスター２０及び１８が順番にソース／ドレーンーデータラインコンタクト５を共有する。
【００２４】
図６は本発明の他の実施形態による選択トランジスター２６ないし４０のレイアウト配列図である。図６において、図４の構成要素と同一の構成は同一な参照番号で表記される。この実施形態にはカラム選択信号ＣＳＬｉに対応するビットラインＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂが対応する選択トランジスター２６，２８，３２，３０を通じてデータラインＩＯ０、ＩＯ０Ｂ、ＩＯ１、ＩＯ０１Ｂにその順番に各々連結され、カラム選択信号ＣＳＬｊに対応するビットラインＢＬ１，ＢＬ１Ｂ，ＢＬ０，ＢＬ０Ｂが対応する選択トランジスター３６，３４，３８，４０を通じてデータラインＩＯ１、ＩＯ１Ｂ、ＩＯ０、ＩＯ０Ｂにその順番に各々連結されている点が前記の実施形態と異なっている。
【００２５】
すなわち、図４に示された実施形態によると、カラム選択信号ＣＳＬｉに対応するビットラインＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂは対応する選択トランジスター１０，１２，１６，１４を通じてデータラインＩＯ０，ＩＯ０Ｂ，ＩＯ１，ＩＯ１Ｂにその順番に各々連結され、カラム選択信号ＣＳＬｊに対応するビットラインＢＬ１Ｂ、ＢＬ１、ＢＬ０Ｂ、ＢＬ０は対応する選択トランジスター１８，２０，２４，２２を通じてデータラインＩＯ１Ｂ、ＩＯ１、ＩＯ０Ｂ、ＩＯ０にその順番に各々連結される。
【００２６】
第１実施形態のレイアウト配列によると、カラム選択信号ＣＳＬｊに対応するビットラインＢＬ０及びＢＬ１各々はコンプリメントセルに連結され、カラム選択信号ＣＳＬｊに対応するビットラインＢＬ０Ｂ及びＢＬ１Ｂ各々はスルセルに連結される。これとは反対に、第２実施形態のレイアウト配列によると、カラム選択信号ＣＳＬｊに対応するビットラインＢＬ０及びＢＬ１各々はスルセルに連結され、カラム選択信号ＣＳＬｊに対応するビットラインＢＬ０Ｂ及びＢＬ１Ｂ各々はコンプリメントセルに連結される。
【００２７】
ここで、書込動作の間に、スルセルは外部から印加されるデータ”１”を”Ｈ”レベルに、そして、外部から印加されるデータ”０”を”Ｌ”レベルに貯蔵する反面、コンプリメントセルはデータ”１”を”Ｌ”レベルに、そしてデータ”０”を”Ｈ”レベルに貯蔵する。
【００２８】
そのように、レイアウトされた四対の選択トランジスター２６及び２８、３０及び３２、３４及び３６、３８及び４０の等価回路図が図７に示されている。図７に示したように、カラム選択信号ＣＳＬｉにより制御される選択トランジスター３０及び３２と、カラム選択信号ＣＳＬｊにより制御される選択トランジスター３４及び３６は、ソース／ドレーンデータラインコンタクトを共有する。
【００２９】
図面に示されていないが、メモリセルアレイと一つのデータライン対あるいはそれより多いデータライン対が提供される場合において、一つのカラム選択信号に対応する選択トランジスターが他のカラム選択信号により選択される隣接したものとソース／ドレーンデータラインコンタクトを共有する方法でレイアウトされることは自明である。
【００３０】
例示的な好ましい実施形態を使って本発明を説明したが、本発明の範囲は開示された実施形態に限定されないことは当然である。むしろ、本発明の範囲には、いろいろな変形例及びその類似な構成を全て含む。従って、請求範囲は、そのような変形例及びその類似な構成全てを含むので、できるだけ幅広く解釈されなければならない。
【００３１】
【発明の効果】
以上、説明したように、本発明の第１及び第２実施形態によると、カラム選択信号ＣＳＬｉに対応する選択トランジスターは他のカラム選択信号ＣＳＬｊにより選択される隣接したものとソース／ドレーンーデータラインコンタクト５を共有するようにレイアウトされる。その結果として、αが０である時、図２のレイアウト配列に関して１／２Ｌ＋Ｓ、そして図１のレイアウト配列に関してＬ＋Ｓの製造工程マージンが各々確保されることができる。従って、同一な製造工程能力下で、一つのカラム選択信号により選択された選択トランジスターはチップサイズの増加なしにＬ＋Ｓ＋２αのピッチ内にレイアウトされ、これは従来技術に比べてより多くダイ（あるいはチップ）が同一なウェーハから得られることができるようにする。又、選択トランジスターの実効チャンネル幅が得られる。これは図４及び図６のゲートが、図２のそれらが曲がっている（ｂｅｎｔ）のに対して、曲がっていないからである。
【図面の簡単な説明】
【図１】  従来技術によるビットライン対に対応する選択トランジスターのレイアウト配列図。
【図２】  他の従来技術によるビットライン対に対応する選択トランジスターのレイアウト配列図。
【図３】  本発明によるビットライン対に対応する選択トランジスターのレイアウト配列図。
【図４】  本発明の第１実施形態による二つのカラム選択信号ＣＳＬｉ及びＣＳＬｊに対応する選択トランジスターのレイアウト配列図。
【図５】  図４の等価回路図。
【図６】  本発明の第２実施形態による二つのカラム選択信号ＣＳＬｉ及びＣＳＬｊに対応する選択トランジスターのレイアウト配列図。
【図７】  図６の等価回路図。
【符号の説明】
１  アクティブ領域
２  ゲート
３  データライン
４，５  コンタクト
１０−４０  選択トランジスター
【図１】
0003865507.tif 000002
【図２】
0003865507.tif 000003
【図３】
0003865507.tif 000004
【図４】
0003865507.tif 000005
【図５】
0003865507.tif 000006
【図６】
0003865507.tif 000007
【図７】
0003865507.tif 000008