(57)【特許請求の範囲】
【請求項１】
低不純物濃度を有する第１導電型の第１半導体層、および高不純物濃度を有する第１導電型の第２半導体層とからなるＳｉＣ半導体基板と、
前記第１半導体層の主表面に第１のイオン注入エネルギーでイオン注入して形成した、深さおよび相互間の間隔が比較的大きな第２導電型の複数の第１表面層と、
前記第１表面層相互間に前記第１のイオン注入エネルギーより小さな第２のイオン注入エネルギーでイオン注入して形成した、深さおよび相互間の間隔が前記第１表面層より小さな第２導電型の第２表面層と、
前記第１半導体層の主表面に接合し、前記第１表面層および第２表面層と低抵抗でオーム接触するショットキー金属と、
前記第２半導体層にオーム接触するカソード電極とからなるショットキーバリアダイオード。
【請求項２】
請求項１の記載において、
前記第２表面層相互間の間隔は、前記ショットキー金属およびカソード電極間に逆バイアス電圧を印加したとき、前記ショットキー金属およびカソード電極により構成されるショットキバリアダイオード素子の降伏電圧よりも低い第１電圧において、隣接する前記第２表面層に広がる空乏層が互いに重なり、
前記第１表面層相互間の間隔は、前記ショットキー金属およびカソード電極間に逆バイアス電圧を印加したとき、前記第１電圧よりも高い第２電圧において、隣接する前記第１表面層に広がる空乏層が互いに重なる距離に設定したことを特徴とするショットキーバリアダイオード。
【請求項３】
請求項１ないし請求項２の何れか１の記載において、
前記第２表面層相互間の間隔は０．１０ないし１．０μｍであり、前記第１表面層相互間の間隔は３ないし２５μｍであることを特徴とするショットキーバリアダイオード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ショットキーバリアダイオードに係り、特に高耐圧化、大電流化に適したショットキーバリアダイオードの構造に関する。
【０００２】
【従来の技術】
インバータ等の電力変換機器の高電圧化および動作周波数の高周波化に伴い、電力変換機器を構成する半導体スイッチング素子および該スイッチング素子と逆並列接続する環流ダイオードあるいはフリーホイルダイオードの高耐圧化および高速化が強く求められている。これらのダイオードは高電圧大電流を低損失で整流する機能が要求されるため、一般的にはｐｎ接合ダイオードが採用される。
【０００３】
ｐｎ接合ダイオードは、通電時に半導体内部に少数キャリアが蓄積されて、ターンオフ時には過渡的に大きな逆回復電流が流れる。またこの逆電流は半導体内部に損失を発生し、またノイズを発生する。
【０００４】
逆回復電流特性を改善したｐｎ接合ダイオードは種々開発されているが、少数キャリアを利用するこの種のダイオードにおいては逆回復電流の低減には本質的に限界がある。
【０００５】
一方、ショットキーバリアダイオードは、半導体内部で電荷を運ぶ担体が多数キャリアのみで少数キャリアの注入および蓄積がないため、ターンオフ時の逆電流はきわめて小さくすることができる。しかし、シリコンを基材とする従来のショットキーバリアダイオードは通電時のオン抵抗が高く、発生損失が大きくなるため、高電圧大電流の電力変換機器への適用は困難である。
【０００６】
基材をＳｉＣとすれば、前記問題点は解消することができる。しかし逆電圧を印加した時の漏れ電流が大きくなる。特に高温状態で耐電圧近くの逆電圧が印加されると、漏れ電流が増加し逆電圧阻止状態における損失が増大する。この損失が素子内で局部的に発生すると、部分的な熱暴走によって素子が熱破壊される場合がある。
【０００７】
図６は従来の、Ｓｉを基材としたショットキーバリアダイオードの逆電圧印加時の漏れ電流を低減する構成を示す図である。図は、Ｂ．Ｊ．Ｂａｌｉｇａ氏によって、Ｓｏｌｉｄ−ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏ．ｌ２８，Ｎｏ．１１，ｐｐ．１０８９−１０９３（１９８５）に、Ｊｕｎｃｔｉｏｎ−Ｂａｒｒｉｅｒ−Ｃｏｎｔｒｏｌｌｅｄ  Ｓｃｈｏｔｔｋｙ（ＪＢＳ）Ｒｅｃｔｉｆｉｅｒという技術として発表されたものである。
【０００８】
図において、１１はＳｉを基材とした半導体基板、１２は高不純物濃度のｎ＋型層、１３は低不純物濃度のｎ−型層であり、半導体基板１１はｎ＋型層１２およびｎ−型層１３により構成される。１４はｎ−型層１３表面のショットキー障壁部分に形成した複数個のｐ＋型層、１５はｎ−型層１３の表面にショットキー障壁を形成するショットキー金属、１６はｎ−型層１３表面に低抵抗でオーム接触するカソード電極である。１３１はｎ−型層１３の主表面、１５１は主表面１３１に形成されたショットキー障壁である。
【０００９】
前記複数個のｐ＋型層１４は、互いに間隔をあけて分散配置される。この間隔は逆電圧印加時に、ｐ＋型層１４とｎ−型層１３の各ｐｎ接合からｎ−型層に向かって拡がる空乏層が互いに重なる程度であり、空乏層が互いに重なることにより、ショットキー障壁に印加される逆電圧よる電界強度を低減し、ショットキー障壁部分での漏れ電流を低減する。
【００１０】
【発明が解決しようとする課題】
前記従来のＳｉを基材にしたショットキーバリアダイオードに関する技術をＳｉＣを基材にしたショットキーバリアダイオードに適用すれば逆電圧特性を向上させ得ることが期待できる。
【００１１】
しかしながら、前記Ｓｉを基材とした半導体基板における技術をそのままＳｉＣを基材とした半導体基板を用いたショットキーダイオードに適用するには多大の困難を伴う。
【００１２】
すなわち、図６においてｐ＋型層１４相互間の距離は、介在するショットキー障壁に印加される逆電圧の電界強度を低減するために、逆電圧印加時に各ｐ＋型層から伸びる空乏層が互いに重なる程度にその間隔を低減する必要がある。また数１００ないし数１０００Ｖの高い逆電圧に対して逆電圧阻止能力を保持するためには、ｐ＋型層１４は比較的深い高濃度層として形成しなければならない。
【００１３】
ＳｉＣ基板の場合には、その接合破壊電界がＳｉの約１０倍という物性上の特徴を生かした接合設計になるので、ｎ−型層１３の不純物濃度はＳｉの場合の７０ないし１００倍の高濃度に設定できる。このような高濃度に設定すると、空乏層の拡がりは著しく少なくなり、空乏層のピンチオフ効果を発揮するためにはｐ＋型層１４の間隔は１μｍ程度またはそれ以下のきわめて狭い値にする必要がある。
【００１４】
また、前記深いｐ＋型層の形成はＳｉ基板では、ボロンやアルミニウム等のアクセプタ不純物を熱拡散法で拡散させて形成することができる。しかし、ＳｉＣ基板中では、これらの不純物の熱拡散係数はきわめて小さいのでこの拡散法は実際上適用することできず、イオン注入法で直接形成しなければならない。
【００１５】
しかし、イオン注入法によって１μｍ程度の深い打ち込み層を選択的に形成することはきわめて困難である。すなわち、厚い膜厚でかつ間隔の狭い注入マスクの形成がきわめて困難になるからである。
【００１６】
例えば、注入マスクとしてホトレジストを使用する場合、深さ１μｍのボロンの注入には約４μｍの膜厚が必要である。この厚いレジストを幅および間隔を１μｍ以下の範囲で精度よく加工することは困難である。このように、漏れ電流を低減することのできるＳｉ基板での前記従来例の構造を、ＳｉＣ基板を用いた高耐圧のＳｉＣショットキーバリアダイオードにそのまま適用することは困難である。
【００１７】
本発明は、前記種々の問題点に鑑みてなされたもので、漏れ電流を低減して、逆電圧阻止能力を向上した高耐圧、大電流のショットキーバリアダイオードを提供する。
【００１８】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を採用した。
【００１９】
低不純物濃度を有する第１導電型の第１半導体層、および高不純物濃度を有する第１導電型の第２半導体層とからなるＳｉＣ半導体基板と、
前記第１半導体層の主表面に第１のイオン注入エネルギーでイオン注入して形成した、
深さおよび相互間の間隔が比較的大きな第２導電型の複数の第１表面層と、
前記第１表面層相互間に前記第１のイオン注入エネルギーより小さな第２のイオン注入エネルギーでイオン注入して形成した、深さおよび相互間の間隔が前記第１表面層より小さな第２導電型の第２表面層と、
前記第１半導体層の主表面に接合し、前記第１表面層および第２表面層と低抵抗でオーム接触するショットキー金属と、
前記第２半導体層にオーム接触するカソード電極とからなる。
【００２０】
前記ショットキーバリアダイオードにおいて、
前記第２表面層相互間の間隔は、前記ショットキー金属およびカソード電極間に逆バイアス電圧を印加したとき、前記ショットキー金属およびカソード電極により構成されるショットキバリアダイオード素子の降伏電圧よりも低い第１電圧において、隣接する前記第２表面層に広がる空乏層が互いに重なり、
前記第１表面層相互間の間隔は、前記ショットキー金属およびカソード電極間に逆バイアス電圧を印加したとき、前記第１電圧よりも高い第２電圧において、隣接する前記第１表面層に広がる空乏層が互いに重なる距離に設定したことを特徴とする。
【００２１】
また、前記ショットキーバリアダイオードにおいて、
前記第２表面層相互間の間隔は０．１０ないし１．０μｍであり、前記第１表面層相互間の間隔は３ないし２５μｍであることを特徴とする。
【００２２】
【発明の実施の形態】
以下に、本発明の実施形態を図１ないし図２を用いて説明する。
【００２３】
図１は本実施形態に係るショットキーバリアダイオードの単位セルを示す斜視図、図２は本実施形態に係るショットキーバリアダイオードの単位セルの配置例を示す斜視図である。
【００２４】
これらの図において、１はＳｉＣを基材とした半導体基板、２は不純物濃度約３×１０19，厚さ約３００μｍの低抵抗のｎ＋型層、３は不純物濃度約１×１０16，厚さ約１２μｍの高抵抗のｎ−型層、４は深さ約１μｍ、幅約１μｍ、ボロン注入量約１×１０15／ｃｍ2の比較的高濃度の第１表面層を形成するｐ＋型層であり、第１表面層４は単位セルの周辺に沿って設けられる。４１は第１表面層４で囲まれた表面に設けた深さおよび幅が約０．１５μｍ、ボロン注入量約１×１０14／ｃｍ2の比較的高濃度のストライプ状の第２表面層を形成するｐ＋型層であり、第２表面層４１は単位セルの周縁部において前記第１表面層４と接している。
【００２５】
３１は主表面の隣接する二つの第２表面層４１間に露出した幅約０．２μｍの前記ｎ−型層３の表面露出部分である。
【００２６】
５は前記主表面にはアノード電極となるＴｉ／ＡｌまたはＰｔ等のショットキー金属であり、前記主表面において前記第１表面層４および第２表面層４１に低抵抗接触する。
【００２７】
５１はショットキー金属５と前記ｎ−型層３の表面露出部分３１との接する部分に形成されるショットキー障壁である。
【００２８】
６は前記ｎ＋型層２が露出する他方の主表面に低抵抗でオーム接触するＮｉ等のカソード電極である。
【００２９】
次に各部の作用について説明する。
【００３０】
ダイオードとしての整流作用はショットキー金属５と前記ｎ−型層３との間に形成したショットキー障壁５１の部分で行われる。すなわち、ショットキー金属５がカソード電極６に対して正電位になるように電圧が印加されたとき、電子はショットキー障壁５１（概ね０．１ないし０．５Ｖ程度の比較的低い障壁電圧）を越えてショットキー金属５側からｎ−型層３側に流れる。
【００３１】
また、前記とは逆方向に電圧が印加されたときは、電子はショットキー障壁５１で塞ぎ止められて電流の流れは阻止される。
【００３２】
深さ、幅および相互の間隔が異なる２種類のｐ＋型層である層４および層４１の作用は次の通りである。
【００３３】
すなわち、逆電圧印加時において空乏層は、ショットキー障壁５１、第１表面層４および第２表面層４１の各表面よりｎ−型層３内に拡がり、約１００Ｖの逆電圧において隣接する第２表面層４１から拡がった空乏層が互いに重なる。
【００３４】
さらに高い逆電圧を印加すると空乏層はさらに拡張し、約８００Ｖの逆電圧において隣接する第１表面層４から拡がった空乏層が互いに重なる。さらに高い逆電圧を印加すると空乏層はｎ−型層３内をｎ＋型層２に向かって一様に拡がり、約１２００Ｖにおいてその先端はｎ＋型層２に到達し、以後、素子はパンチスルーにより降伏する。
【００３５】
ショットキー障壁にかかる逆方向電界は、逆電圧の印加によってはじめは逆電圧の増加とともに強くなる。逆電圧が第２表面層４１から拡がる空乏層が重なる電圧以上になると、この部分のピンチオフ効果によってさらに高い強度の電界の印加は抑制される。
【００３６】
さらに高い逆電圧が印加されると、今度は第１表面層４から拡がる空乏層が重なり、ショットキー障壁５１および第２表面層４１のｐｎ接合に印加される電界強度の増大を抑制する。
【００３７】
このような作用によって、逆方向の高電圧印加時のショットキー障壁での漏れ電流の増大を抑制することができ、高耐圧、低リーク電流のショットキーバリアダイオードを得ることができる。
【００３８】
図２は前述した本実施形態に係るショットキーバリアダイオードの単位セルの配置例を示す斜視図であり、図においてショットキーバリアダイオードは６個の単位セルを併置して構成している。なお、図において図１に示される部分と同一部分については同一符号を付してその説明を省略する。半導体チップ内に併置するセルの個数は半導体チップの電流容量によって決定され、通常は数百万のセルが併置される。
【００３９】
図において、主表面に比較的深くかつ広い幅で形成した第１表面層４は、例えば３ないし５μｍ間隔で格子状に配置する。
【００４０】
また、前記主表面の前記第１表面層４によって囲まれた領域には、比較的浅くかつ幅の狭いストライプ状の第２表面層４１を例えば０．２ないし０．３５μｍ間隔で配置する。
【００４１】
なお、前記間隔はショットキーバリアダイオードの耐電圧によって適正な値に設計される。すなわち、設計耐電圧によってｎ−型層３の不純物濃度の値が変えられるので、前記不純物濃度に応じて前記第１表面層４の間隔および第２表面層４１の間隔は適正化されなければならない。通常の高耐圧素子といわれる６００Ｖないし５，０００Ｖのショットキーバリアダイオードでは第１表面層４の間隔は３ないし２５μｍ、第２表面層４１の間隔は０．１ないし１．０μｍが適切である。
【００４２】
図３はチップ周縁部にターミネーションを適用した例を示す図である。図２には表示していないが、チップ周縁部においては周縁部の電界を緩和するために図３に示すような特別の工夫が必要である。
【００４３】
図において、４０はショットキー金属５が終端するチップの周縁部に形成したｐ＋型層である。ｐ＋型層４０はボロンを約１×１０15／ｃｍ2の高濃度で注入して形成した幅約３０μｍ、深さ２ないし３μｍの注入層である。また、この層は前記第１表面層４である第１表面層４より著しく深く形成され、ｎ−型層３とで構成されるｐｎ接合は表面から著しく深い位置まで形成される。ｐ＋型層４０は、例えば特開昭６０−７４４８１号公報に示された、いわゆるガードリングとしての作用を奏するもので、接合周縁部の電界集中を緩和する必要のある高耐圧のダイオードに適用される手段である。なお、前記ターミネーションには、以上のほかにフィールドリミッティングリング（ＦＬＲ）、フィールドフレート（ＦＰ）あるいはジャンクション・ターミネーション・エクステンション（ＪＴＥ）などの手法が適用できる。
【００４４】
図４（ａ）および図４（ｂ）は前記単位セルの二次元構造の他の例を示す図である。図４（ａ）において、主表面に比較的深くかつ広い幅で形成した第１表面層４は単位セルの周縁部に形成する。また、前記主表面の前記第１表面層４によって囲まれた領域には、比較的浅くかつ幅の狭い第２表面層４１を格子状に配置する。
【００４５】
図４（ｂ）において、主表面に比較的深くかつ広い幅で形成した第１表面層４は単位セルの周縁部に形成する。また、前記主表面の前記第１表面層４によって囲まれた領域には、比較的浅く表面積の狭い第２表面層４１を島状に配置する。
なお、図において図１ないし図３に示される部分と同一部分については同一符号を付してその説明を省略する。
【００４６】
図４（ａ）および図４（ｂ）に示す二次元構造の単位セルにおいても、図１に示す二次元構造の単位セルと同様に、逆方向の高電圧印加時のショットキー障壁での漏れ電流の増大を抑制することができ、高耐圧、低リーク電流のショットキーバリアダイオードを得ることができる。
【００４７】
図５は本実施形態に係るショットキーバリアダイオードの製造方法を示す図である。なお、図において図１ないし図４に示される部分と同一部分については同一符号を付してその説明を省略する。
【００４８】
図５（ａ）は、ｎ−型層３の主表面を示す図であり、下部のｎ＋型層２は省略して図示している。次に図５（ｂ）において、ｎ−型層３の表面に選択的にイオンを注入して第１表面層４を形成する。イオン注入は、イオン注入量を約１×１０15／ｃｍ2とし、打ち込みエネルギーを５００ＫｅＶ、３００ＫｅＶ、５０ＫｅＶの３段階で注入して第１表面層４を形成する。このとき注入マスクとして厚さ４．０μｍのホトレジスト膜を使用する。次に図５（ｃ）において、注入マスクとして厚さ０．３μｍのホトレジスト膜を使用して注入量を約１×１０14／ｃｍ2とし、打ち込みエネルギーを５０ＫｅＶとしてボロンを注入して第２表面層４１を形成する。次に図５（ｄ）において、約１５００℃のアニールを行い活性化処理する。その後、Ｔｉ／Ａｌ等のショットキー金属５を表面に蒸着する。以上の工程によりデバイスの機能領域が形成される。
【００４９】
【発明の効果】
以上説明したように、本発明によれば、ショットキ接合を形成する第１導電型のＳｉＣ半導体基板の主表面に、深さおよび相互間の間隔の大きい第２導電型の第１表面層と、深さおよび相互間の間隔の小さい第２導電型の第２表面層を形成したので、逆方向漏れ電流を低減した高耐圧、大電流のショットキーバリアダイオードを得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るショットキーバリアダイオードの単位セルを示す斜視図である。
【図２】本発明の実施形態に係るショットキーバリアダイオードの単位セルの配置例を示す斜視図である。
【図３】チップ周縁にターミネーションを適用した例を示す図である。
【図４】単位セルの二次元構造の他の例を示す図である。
【図５】本実施形態に係るショットキーバリアダイオードの製造方法を示す図である。
【図６】従来のショットキーバリアダイオードの漏れ電流を低減する構成を示す図である。
【符号の説明】
１  半導体基板
２  ｎ＋型層
３  ｎ−型層
４  ｐ＋型層（第１表面層）
５  ショットキー金属
６  カソード電極
３１  ｎ−型層の表面露出部分
４１  ｐ＋型層（第２表面層）
５１  ショットキー障壁
【図１】
0003943749.tif 000002
【図２】
0003943749.tif 000003
【図３】
0003943749.tif 000004
【図４】
0003943749.tif 000005
【図５】
0003943749.tif 000006
【図６】
0003943749.tif 000007