(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された膜を有する半導体装置の製造方法であって、
前記半導体基板上に素子形成領域と前記膜の厚さを測定するための膜厚モニタ領域とを設ける工程と、
前記素子形成領域において前記半導体基板上に前記半導体基板を構成する元素と同一の元素を含む前記膜を形成し、かつ前記膜厚モニタ領域において前記半導体基板上に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数の帯状の前記膜を形成する工程と、
前記膜厚モニタ領域に電磁波を照射することにより、複数の前記膜による回折を用いて前記膜の厚さを測定することによって前記素子形成領域に形成された前記膜の厚さを測定する工程とを備え、
前記膜厚モニタ領域において前記半導体基板の上に選択的に前記膜を形成する工程は、前記半導体基板の表面に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の前記膜が選択成長可能な部分と選択成長不可能な部分とを形成する工程と、前記選択成長可能な部分に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の前記膜を選択成長させる工程とを含む、半導体装置の製造方法。
【請求項２】
半導体基板上に形成された膜を有する半導体装置の製造方法であって、
前記半導体基板上に素子形成領域と前記膜の厚さを測定するための膜厚モニタ領域とを設ける工程と、
前記素子形成領域において前記半導体基板上に前記半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ前記膜厚モニタ領域において前記半導体基板上に所定の面方位のファセット面を有する前記膜を形成する工程と、
前記ファセット面の幅を前記半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から前記膜の厚さを算出する工程とを備えた、半導体装置の製造方法。
【請求項３】
半導体基板上に形成された膜の厚さを測定する方法であって、
前記半導体基板上に素子形成領域と前記膜の厚さを測定するための膜厚モニタ領域とを
設ける工程と、
前記素子形成領域において前記半導体基板上に前記半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ前記膜厚モニタ領域において前記半導体基板上に所定の面方位のファセット面を有する前記膜を形成する工程と、
前記ファセット面の幅を前記半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から前記膜の厚さを算出する工程とを備えた、膜厚測定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、半導体装置の製造方法、膜厚測定方法および膜厚測定装置に関し、特に、半導体基板上に形成された膜を有する半導体装置、その半導体装置の製造方法、その膜の膜厚測定方法および膜厚測定装置に関するものである。
【０００２】
【従来の技術】
近年、コンピュータなどの情報機器のめざましい普及によって、半導体装置の需要が急速に拡大している。また、機能的には、大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化および高速応答性あるいは高信頼性に関する技術開発が進められている。
【０００３】
半導体装置を構成する要素として、ＭＯＳ（Metal-Oxide Semiconductor ）型トランジスタが広く用いられている。図６５は、従来のＭＯＳトランジスタの断面図である。図６５を参照して、シリコン基板５０１上に分離酸化膜５０２が形成されている。分離酸化膜５０２の間には、高濃度不純物領域５０９と低濃度不純物領域５０７が形成されている。シリコン基板５０１の上にはゲート酸化膜５０３が形成されている。ゲート酸化膜５０３上にはゲート電極５０５およびシリコン酸化膜５０６が形成されている。
【０００４】
ゲート電極５０５とシリコン酸化膜５０６の側壁にはサイドウォール酸化膜５０８が形成されている。ゲート電極５０５およびシリコン酸化膜５０６を覆うようにシリコン酸化膜５１５が形成されている。シリコン酸化膜５１５には高濃度不純物領域５０９に達するコンタクトホール５１５ａが形成されており、コンタクトホール５１５ａを充填するようにプラグ５１６が形成されている。プラグ５１６上には配線層５１７が形成されている。
【０００５】
近年、半導体装置の微細化に伴い、不純物領域の電気抵抗を減少させてＭＯＳ型トランジスタの動作速度を向上させるために、ソース・ドレイン領域を持ち上げた、いわゆるせり上げ構造のＭＯＳトランジスタが検討されている。図６６は、改良されたＭＯＳ型トランジスタの断面図である。図６５で示すＭＯＳ型トランジスタでは、高濃度不純物領域５０９とプラグ５１６とが直接接触していたのに対して、図６６で示すＭＯＳトランジスタでは、ソース・ドレイン領域としての高濃度不純物領域５０９上にエピタキシャル成長したシリコン膜５１２とそのシリコン膜５１２をシリサイド化したシリサイド膜５１４とが形成されている。このシリコン膜５１２には不純物が注入されており、シリサイド膜５１４とともにソース・ドレイン領域としての役割を果たす。このようなシリコン膜５１２は、シリコン基板１を形成するシリコンと同じ材質（シリコン）で形成される薄膜を、選択的にソース・ドレイン領域のみに堆積することにより得られる。
【０００６】
【発明が解決しようとする課題】
上述したせり上げ型のＭＯＳ型トランジスタではシリコン膜をエピタキシャル成長させた後、その膜に不純物を注入するためのイオン注入工程を行なうことが必要となる。このとき、選択成長させたシリコン膜に膜厚の不均一性があると、トランジスタの不純物濃度の分布がずれ、また不純物濃度が不均一となりデバイスの特性にばらつきが生じる。これにより、品質の低下や歩留まりの低下につながる。そのため、せり上げ構造のＭＯＳ型トランジスタを製造する際には、選択成長させたシリコン膜の膜厚を厳密に管理することが必要となる。
【０００７】
しかし、上述のエピタキシャル成長においては、シリコン基板上にシリコンの膜を形成することから、従来用いられている膜厚管理手法を用いることが著しく困難であるという問題がある。
【０００８】
たとえば、ポリシリコンの膜厚管理に用いられているようなエリプソメータを用いた方法では、シリコン基板と、ポリシリコンの膜との界面で反射する光を検出して膜厚を測定する。しかし、シリコン基板とエピタキシャル成長したシリコン膜の光学定数（屈折率など）の差は非常に小さいため、両者の界面を認識することができない。そのため、シリコン上にシリコン膜をエピタキシャル成長させた場合には、その膜厚を測定するためにはエリプソメータを用いることはできない。
【０００９】
また、従来、膜厚を測定するための膜厚モニタ専用のウエハを作製しておき、その上にエピタキシャルシリコン膜を成長させた後、ウエハを劈開し断面形状を走査型電子顕微鏡で観察することでシリコン膜の膜厚を求める方法も用いられている。しかし、この方法では、膜厚モニタ専用のウエハを作製する必要があり、この膜厚モニタ用のウエハは劈開するため一度しか使用できない。そのため、膜厚モニタにコストがかかり、半導体装置の製造コストが増大する。また、膜厚の測定に時間がかかるという問題もある。さらに製造工程も増加する。
【００１０】
その他の方法においても、せり上げ構造のように、測定する膜の厚さが比較的薄い場合には、正確な膜厚を求めることができないという問題があった。
【００１１】
そこで、本発明は、上述のような問題点を解決するためになされたものであり、半導体基板を構成する元素と同一の元素を含む膜の厚さを容易に測定できる膜厚測定方法およびその装置を提供することを目的とするものである。
【００１２】
また、この発明の目的は、上述の膜厚測定方法を利用した半導体装置の製造方法およびその方法に従って製造された半導体装置を提供することである。
【００１９】
【課題を解決するための手段】
この発明の１つの局面に従った半導体装置の製造方法は、半導体基板上に形成された膜を有する半導体装置の製造方法であって、以下の工程を備える。
【００２０】
（１）  半導体基板上に素子形成領域と膜の厚さを測定するための膜厚モニタ領域とを設ける工程。
【００２１】
（２）  素子形成領域において半導体基板上に半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ膜厚モニタ領域において半導体基板上に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数の帯状の膜を形成する工程。
【００２２】
（３）  膜厚モニタ領域に電磁波を照射することにより、複数の膜による回折を用いて膜の厚さを測定することによって素子形成領域に形成された膜の厚さを測定する工程。
【００２３】
このような工程を備えた半導体装置の製造方法においては、電磁波の回折を用いて膜厚を測定するので、膜の種類にかかわらず膜厚を測定できる。そのため、膜が半導体基板と同一元素を含む場合にもエリプソメータ等で測定した場合に比べて確実に膜厚を測定できる。その結果、膜厚のばらつきが少なく高品質な半導体装置を提供できる。
【００２４】
また、膜厚モニタ用の専用のウエハが不要で膜厚をモニタするためにウエハを劈開する必要がない。そのため、製造工程を削減でき、さらに製造コストも低減できる。
【００２６】
また、膜厚モニタ領域において、半導体基板の上に選択的に膜を形成する工程は、半導体基板の表面に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の膜が選択成長可能な部分と選択成長不可能な部分とを形成する工程と、選択成長可能な部分に互いに一定の距離を隔てて一方向に延在し、かつ互いに平行な複数本の帯状の膜を選択成長させる工程とを含む。なお、「選択成長」とはエピタキシャル膜、アモルファス膜または多結晶膜の少なくとも１つを特定の部分に成長させることをいう。
【００３９】
この発明の別の局面に従った半導体装置の製造方法は、半導体基板上に形成された膜を有する半導体装置の製造方法であって、以下の工程を備える。
【００４０】
（１）  半導体基板上に素子形成領域と膜の厚さを測定するための膜厚モニタ領域とを設ける工程。
【００４１】
（２）  素子形成領域において半導体基板上に半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ膜厚モニタ領域において半導体基板上に所定の面方位のファセット面を有する膜を形成する工程。
【００４２】
（３）  ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から膜の厚さを算出する工程。
【００４３】
このような工程を備えた半導体装置の製造方法においては、ファセット面と半導体基板の表面とのなす角度は一定であるので、ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定すれば、その距離と角度とから膜厚を測定できる。つまり、ファセット面を利用して膜厚を測定するのでファセット面を有する膜であれば膜の種類にかかわらず膜厚を測定でき、膜が半導体基板と同一元素を含む場合にも、エリプソメータ等を用いて測定した場合に比べて確実に膜厚を測定できる。その結果、膜厚のばらつきが少なく高品質の半導体装置を提供できる。
【００４４】
また、膜厚モニタ用の専用のウエハが不要で、膜厚をモニタするためにウエハを劈開する工程も必要がない。そのため、製造工程を削減でき製造コストも低減する。
【００８２】
この発明に従った膜厚測定方法は、半導体基板上に形成された膜の厚さを測定する方法であって、以下の工程を備える。
【００８３】
（１）  半導体基板上に素子形成領域と膜の厚さを測定するための膜厚モニタ領域とを設ける工程。
【００８４】
（２）  素子形成領域において半導体基板上に半導体基板を構成する元素と同一の元素を含む膜を形成し、かつ膜厚モニタ領域において半導体基板上に所定の面方位のファセット面を有する膜を形成する工程。
【００８５】
（３）  ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定して、その測定値から膜の厚さを算出する工程。
【００８６】
このような工程を備えた膜厚測定方法においては、ファセット面と半導体基板の表面とのなす角度は一定であるため、ファセット面の幅を半導体基板の表面に平行な方向に投影した距離を測定すれば、その距離と角度とから膜厚を測定できる。つまり、ファセット面を利用して膜厚を測定するので、ファセット面を有する膜であれば、膜の種類にかかわらず膜厚を測定できる。その結果、膜が半導体基板を構成する元素と同一元素を含む場合にも、エリプソメータ等で測定した場合に比べて確実に膜厚を測定できる。
【００８７】
また、膜厚モニタ用の専用のウエハが不要で膜厚をモニタするためにウエハを劈開する必要もない。そのため、測定工程を削減でき、測定コストを低減することができる。
【０１０２】
【発明の実施の形態】
（実施の形態１）
図１は、この発明の実施の形態１に従った半導体装置の製造装置を示す配置図である。図１を参照して、半導体装置の製造装置２００は、搬送チャンバ２０１と、成膜室２０２と、アニール装置２０３と、ロードロック室２０４および２０５と、膜厚測定装置２０６とを有する。
【０１０３】
搬送チャンバ２０１は、シリコン基板を搬送する経路として用いられ、たとえば成膜室２０２からアニール装置２０３へシリコン基板を搬送するときの経路として用いられる。ロードロック室２０４および２０５は搬送チャンバ２０１内を真空に保持した状態でシリコン基板を搬送チャンバ２０１へ出し入れするための装置である。ロードロック室２０５からシリコン基板が搬送チャンバ２０１内に入れられ、搬送チャンバ２０１からロードロック室２０４を介してシリコン基板が外部へ出される。
【０１０４】
成膜装置２０２は、シリコン基板上に膜を堆積したり、または、エッチングをする装置である。アニール装置２０３はシリコン基板をアニール（加熱）するための装置である。膜厚測定装置２０６は、シリコン基板上に形成された膜の厚さを、原子間力を用いた方法（原子間力顕微鏡）で測定するための装置である。
【０１０５】
この製造装置２００のロードロック室２０５および搬送チャンバ２０１を介して、まず成膜室２０２に半導体装置を製造するためのシリコン基板を搬入する。図２〜図５は、この発明に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図２を参照して、シリコン基板１の表面に、素子形成領域と膜厚モニタ領域とを形成する。なお、図２〜図５は素子が形成されない膜厚モニタ領域の断面である。シリコン基板１の表面に堆積した酸化膜のエッチングをし、さらに、シリコン基板１に不純物を注入する。これにより、シリコン基板１の表面には、不純物元素、シリコン酸化膜または表面のシリコン結晶の乱れなどからなるダメージ層２が形成される。このダメージ層上にはシリコンはエピタキシャル成長不可能である。
【０１０６】
図３を参照して、ダメージ層２上に所定の形状のレジストパターン３を形成する。
【０１０７】
図４を参照して、レジストパターン３をマスクとしてダメージ層２にケミカルドライエッチングを行なう。このとき、シリコン基板１の表面において、レジストパターン３で覆われていないダメージ層２が除去され、レジストパターン３で覆われているダメージ層２が残存する。
【０１０８】
図５を参照して、レジストパターン３を、たとえば硫酸を主成分とした溶液で剥離する。このとき、レジストパターン３は硫酸により分解されて完全に除去されるが、シリコン基板１の表面に形成されたダメージ層２は残存する。また、シリコン基板１の表面には新たなダメージ層は形成されない。
【０１０９】
図５を参照して、シリコンの選択エピタキシャル成長を行なう。このとき、ダメージ層２の上ではシリコンのエピタキシャル成長は起こらない。ダメージ層２が存在しない部分では、素子形成領域と膜厚モニタ領域においてシリコン基板１の表面はエピタキシャル成長可能であるため、この上にシリコンの孤立したエピタキシャル層４が形成される。このようにエピタキシャル層４を形成したシリコン基板を図１中の搬送チャンバ２０１を用いて膜厚測定装置２０６に搬入する。
【０１１０】
図６は膜厚測定装置の構成を示す図である。図６を参照して、膜厚測定装置２０６は、シリコン基板１を移動させる移動手段としての精密移動部２０８と、シリコン基板１の表面状態を調べる原子間力検出手段としての原子間力検出部２０７と、精密移動部２０８の位置を読取るデータ処理部２１０と、さまざまな判断を行なう比較手段としての比較部２０９とを備える。精密移動部２０８は、シリコン基板１を３次元的に移動させる。精密移動部２０８は、シリコン基板１を大きく移動させる粗調整部とシリコン基板１をわずかに移動させる微調整部とからなる。原子間力検出部２０７は、レーザ光源２１１と、フォトディテクタ２１２と、カンチレバー２１３とにより構成される。レーザ光源２１１はレーザ２１４を発する。このレーザ２１４はカンチレバー２１３で反射して、この反射したレーザ２１４をフォトディテクタ２１２が検出する。このカンチレバー２１３から反射したレーザ２１４の強度等によって、フォトディテクタ２１２は、シリコン基板１の表面とカンチレバー２１３間の原子間力を検出する。
【０１１１】
比較部２０９は、精密移動部２０８と、データ処理部２１０と、原子間力検出部２０７のフォトディテクタ２１２とに接続される。シリコン基板１の表面とカンチレバー２１３の先端との原子間力が所定値を超えているか、所定値未満か、または所定値であるかによって、比較部２０９は、さまざまな信号を精密移動部２０８またはデータ処理部２１０へ送る。この信号を受けてデータ処理部２１０は精密移動部２０８の高さ位置を読取る。
【０１１２】
図７は、図６中の原子間力検出部２０７と精密移動部２０８とを詳細に示す図である。図７を参照して、原子間力検出部２０７のカンチレバー２１３の先端はシリコン基板１の表面と、わずかに距離をあけるように位置決めされる。そのため、カンチレバー２１３とシリコン基板１の表面とには、原子間力が働く。レーザ光源２１１がレーザ２１４をカンチレバー２１３の先端に照射し、反射したレーザ２１４の強度等をフォトディテクタが検出する。
【０１１３】
精密移動部２０８は、スキャナ２２２と高圧電源２２１とを有する。スキャナ２２２はピエゾ素子を有し、このピエゾ素子が高圧電源２２１と電気的に接続されている。ピエゾ素子は、シリコン基板１を３次元的、すなわち、ｘ軸方向、ｙ軸方向およびｚ軸方向に動かせることができる。
【０１１４】
図８は、実施の形態１に従った半導体装置の製造方法および膜厚測定方法のフローチャートである。図８を参照して、まず、シリコン基板１を精密移動部２０８に取付けてシリコン基板１の高さを所定値に設定する（ステップ２５０）。
【０１１５】
このとき、原子間力検出部２０７のカンチレバー２１３の先端とシリコン基板１の表面との原子間力Ｆをフォトディテクタ２１２が検出する（ステップ２５１）。
【０１１６】
原子間力Ｆが所定値Ｆ0 を超えているか、Ｆ0 未満かまたはＦ0 であるかを比較部２０９が判断する。原子間力Ｆが所定値Ｆ0 を超えていれば、シリコン基板１の高さを低くするように比較部２０９が精密移動部２０８へ信号を送る。これにより、精密移動部２０８はピエゾ素子に与える電圧を低くすることにより、シリコン基板１の高さｚを低くする（ステップ２５３）。その後、さらに、原子間力を検出する（ステップ２５１）。
【０１１７】
原子間力Ｆが所定値Ｆ0 未満であれば、シリコン基板１の高さｚを高くするように比較部２０９が精密移動部２０８へ信号を送る。これにより、精密移動部２０８は、ピエゾ素子に与える電圧を高くすることにより、シリコン基板１の高さｚを高くする（ステップ２５４）。その後、さらに原子間力を検出する（ステップ２５１）。
【０１１８】
原子間力Ｆが所定値Ｆ0 であれば、シリコン基板１の高さを読込むように比較部２０９がデータ処理部２１０へ信号を送る。データ処理部２１０は精密移動部２０８のピエゾ素子に与えられる電圧を読込むことにより、シリコン基板１の高さを読込む（ステップ２５５）。その後、精密移動部２０８が高さ方向と垂直な方向にシリコン基板１を移動させ、次の測定地点へシリコン基板１を移動させる（ステップ２５６）。
【０１１９】
次に、すべての測定点でシリコン基板１の表面の高さｚを測定していなければ、シリコン基板１の表面とカンチレバー２１３の先端との原子間力を検出する（ステップ２５１）。その後、上述のステップ２５２〜２５６を繰返す。すべての測定点でシリコン基板１の表面の高さｚを測定し終えれば、測定が終了する。
【０１２０】
このようにして、すべての測定点でのシリコン基板１の高さを測定すると、図９で示すようなグラフが得られる。図９では、横軸にシリコン基板表面の位置（Ｘ座標）、縦軸に、シリコン基板の表面の高さ（Ｚ座標）を示している。この曲線２６０において、シリコン基板１の表面の凹凸、すなわち、エピタキシャル層４の高さがＨ1 となる。このように、原子間力を用いてシリコン基板１の表面の厚さを測定する。
【０１２１】
その後、アニール装置２０３での熱処理、シリコン基板上への所定の層の形成等を経て半導体装置を完成させる。
【０１２２】
このような半導体装置の製造方法および膜厚測定方法に従えば、シリコン基板１の表面に形成されたエピタキシャル層とカンチレバーとの間の原子間力を用いてシリコン基板１表面に形成されたエピタキシャル層４の厚さを測定するため、シリコン基板１とエピタキシャル層４の材質が同一である場合にも、エピタキシャル層４の厚さを確実に測定することができる。
【０１２３】
また、膜厚をモニタするために、シリコン基板１をへき開する必要もないため、製造工程を削減でき、さらには製造コストを低下させることができる。また、図６および７で示すような装置を用いれば、この方法を確実に行なうことができる。
【０１２４】
（実施の形態２）
図１０〜図１３は、この発明の実施の形態２に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図１０を参照して、シリコン基板１の表面に素子形成領域としてのＰＭＯＳ領域１ａと、素子形成領域としてのＮＭＯＳ領域１ｂと、素子が形成されない膜厚モニタ領域１ｃとを設ける。シリコン基板１の表面に分離酸化膜２１を形成する。
【０１２５】
シリコン基板１の表面を熱酸化してゲート酸化膜２０を形成する。ゲート酸化膜２０上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を堆積する。このシリコン酸化膜上にレジストパターンを形成し、レジストパターンに従ってシリコン酸化膜とドープトポリシリコン膜とを所定の形状にパターニングすることにより、ＰＭＯＳ領域１ａとＮＭＯＳ領域１ｂにおいてゲート電極２３とシリコン酸化膜２４とを形成する。ＮＭＯＳ領域１ｂに砒素を注入してｎ型の低濃度不純物領域２６ａを形成する。ＰＭＯＳ領域１ａにＢＦ2 をイオン注入してｐ型の低濃度不純物領域２６ｂを形成する。
【０１２６】
シリコン酸化膜２４を覆うようにさらにシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックすることによりサイドウォール酸化膜１９を形成する。エッチバックにより、シリコン基板１の表面にはダメージ層２２が形成される。ダメージ層２２上にはシリコンのエピタキシャル層が成長不可能である。
【０１２７】
図１１を参照して、シリコン基板１の表面にレジストパターニング２７を形成する。レジストパターニング２２はＰＭＯＳ領域１ａの全面を覆いＮＭＯＳ領域１ｂは覆わない。また膜厚モニタ領域１ｃの一部分を覆う。この状態でシリコン基板１に矢印２８で示す方向に砒素のイオン注入を行なう。
【０１２８】
これにより、イオン注入によるスパッタ効果と、注入されたイオン種の化学的効果とにより、イオンが注入されたＮＭＯＳ領域１ｂのダメージ層は除去される。また、膜厚モニタ領域１ｃのうち露出した部分のダメージ層も除去される。なお、砒素の注入エネルギーは１００ｋｅＶ以下であり、注入量は１×１０13ｃｍ-2以上である。レジストパターン２７で覆われたＰＭＯＳ領域１ａや膜厚モニタ領域１ｃの一部分にはイオン注入が行なわれないため、ダメージ層２２が残存する。
【０１２９】
図１２を参照して、レジストパターン２７を硫酸を主成分とした薬液で除去する。このとき、レジストは硫酸により分解されて完全に除去されるがシリコン基板１の表面にはダメージ層２２が残存する。また、新たなダメージ層の形成は起こらない。
【０１３０】
ＰＭＯＳ領域１ａのみを露出させるようにレジストパターン２９を形成する。次に、シリコン基板１に矢印３０で示す方向にＢＦ2 イオンを注入する。イオン注入によるスパッタ効果と、注入されたイオンの化学的効果とによりイオンが注入されたＰＭＯＳ領域１ａのダメージ層は除去される。膜厚モニタ領域１ｃはレジストパターン２９で覆われているため、膜厚モニタ領域１ｃではダメージ層２２が除去されない。
【０１３１】
図１３を参照して、シリコンの選択的なエピタキシャル成長を行なう。このとき、ダメージ層２２上ではエピタキシャル層が成長せず、ダメージ層２２がない部分では、シリコン基板１の表面にシリコンのエピタキシャル層３１が形成する。これにより、膜厚モニタ領域１ｃでは、シリコン基板１の表面が露出した部分と、シリコン基板１の表面に孤立したエピタキシャル層３１が形成された部分とが存在する。このように形成された膜厚モニタ領域１ｃにおいて、実施の形態１の図６および図７で示した膜厚測定装置を用いて図８で示すフローに従って膜厚を測定する。これにより、膜厚測定領域１ｃのエピタキシャル層３１の厚さを容易に測定することができるので、この厚さを素子形成領域のエピタキシャル層３１の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【０１３２】
このような実施の形態２に従った半導体装置の製造方法および膜厚測定方法においては、まず、実施の形態１と同様の効果が得られる。また、この実施の形態では、特に新たな工程を追加することなく膜厚モニタ領域１ｃを形成できるので製造コストも上昇しない。
【０１３３】
なお、この実施の形態では、砒素とＢＦ2 の注入によるダメージ層の除去について説明したが、酸素を含まない他のイオン種を注入した場合についても同様の効果を得ることができる。この場合、ダメージ層の除去に最適な注入エネルギーと最小注入量はイオン種により異なるので、それぞれのイオンに応じて必要な値を設定することが望ましい。
【０１３４】
（実施の形態３）
図１４および図１５は、この発明の実施の形態３に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図１４を参照して、シリコン基板１の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図１４および図１５は素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板１の表面をエッチングとすることにより、シリコン基板１の表面にダメージ層２１が形成される。このダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入等により除去する。次に、シリコン基板１上にレジストパターン１３を形成する。レジストパターン１３をマスクとしてシリコン基板１に矢印１５で示す方向から酸素をイオン注入する。注入エネルギーは１００ｋｅＶ以下であり、注入量は１×１０13ｃｍ-2以上である。これにより、酸素イオンが注入された部分にはシリコン酸化物からなる酸化物層１２が形成される。
【０１３５】
図１５を参照して、レジストパターン１３を、たとえば硫酸を主成分とした溶液で剥離する。次に、シリコン基板１の表面に選択的にシリコンのエピタキシャル成長を行なう。このとき、酸化物層１２が存在する部分ではシリコンのエピタキシャル層が成長せず、酸化物層１２の存在しない部分では、素子形成領域と膜厚モニタ領域とにおいてシリコン基板１の表面にシリコンの孤立したエピタキシャル層１４が成長する。このようにして、膜厚モニタ領域に選択的にエピタキシャル層１４を形成する。この膜厚モニタ領域において実施の形態１の図６および７で示す装置を用いて図８で示すフローチャートに従ってエピタキシャル層１４の膜厚を測定する。このエピタキシャル層１４は素子形成領域に形成されたエピタキシャル層と同一のものであるため、膜厚モニタ領域のエピタキシャル層の厚さを素子形成領域のエピタキシャル層の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【０１３６】
この実施の形態に従えば、実施の形態１と同様の効果がある。なお、この実施の形態については、酸素の注入によって酸化物層の形成を行なう方法について説明したが、酸素を含む他のイオン、たとえばＮＯ+、ＣＯ+とを用いた場合についても同様の効果を得ることができる。この場合、イオン種により酸化物層または酸窒化物層の作製に最適な注入エネルギーが異なるので、それぞれのイオン種に応じた量を設定することが好ましい。
【０１３７】
（実施の形態４）
図１６〜図１９は、この発明の実施の形態４に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図１６を参照して、シリコン基板１の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図１６〜図１９は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板１の表面をエッチングすることにより、シリコン基板１の表面にダメージ層が形成される。このダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入などにより除去する。次に、縦型拡散炉またはＲＴＰ装置を用い、酸素雰囲気で温度７００℃〜９００℃で熱処理を行なうことにより、シリコン基板１の表面に厚さが約１〜２ｎｍのシリコン酸化膜３２を形成する。なお、このシリコン酸化膜３２は硫酸および硝酸を含んだ薬液または塩酸と過酸化水素水の混合液など酸化性の薬液にシリコン基板１を浸すことによって形成してもよい。また、シリコン酸化膜３２の厚さは、本発明の趣旨を実現するためには１〜２ｎｍ程度で十分であるが、他のプロセスとの整合性を取る上で必要であればさらに厚くすることも可能である。
【０１３８】
図１７を参照して、シリコン酸化膜３２上にレジストパターン３３を形成する。レジストパターン３３をマスクとして希フッ酸によるウエットエッチングによりシリコン酸化膜３２を一部除去する。ウエットエッチングの条件はさまざまなであるが、たとえば、シリコン酸化膜３２を塩酸と過酸化水素水の混合液で厚さが１〜３ｎｍとなるように形成した場合には、０．５重量％希フッ酸の水溶液に１分間シリコン基板１を浸せばよい。
【０１３９】
図１８を参照して、レジストパターン３３をたとえばアセトンのような有機溶剤を主成分とした溶液で除去する。このとき、レジストパターン３３はアセトンにより溶解されて完全に除去されるが、シリコン基板１の表面のシリコン酸化膜３２は残存する。また、新たなシリコン酸化膜の形成は起こらない。なお、上述のシリコン酸化膜３２の厚さを十分厚くする場合には、レジストパターン３３の除去を硫酸を主成分とした薬液で行ない、その後にレジスト除去の際に形成したシリコン酸化膜を希フッ酸に短時間浸すことにより除去してもよい。
【０１４０】
その後、素子形成領域と膜厚モニタ領域とにおいてシリコン基板１の表面にシリコンの選択的なエピタキシャル成長を行ない、孤立したエピタキシャル層３４を成長させる。このとき、シリコン酸化膜３２が存在するところでは、シリコンのエピタキシャル層３４は成長しない。
【０１４１】
図１９を参照して、シリコン基板１の表面のシリコン酸化膜３２を希フッ酸でエッチングして除去する。これにより、シリコン基板１の表面にエピタキシャル層が成長した部分とエピタキシャル層が存在しない部分とを有する膜厚モニタ領域を形成する。この膜厚モニタ領域において実施の形態１の図６および図７で示す膜厚測定装置を用いて図８で示すフローに従ってエピタキシャル層３４の膜厚を測定する。これにより、膜厚モニタ領域でのエピタキシャル層３４の厚さを測定できるため、この厚さを素子形成領域でのエピタキシャル層３４の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【０１４２】
このような工程を備えた半導体装置の製造方法および膜厚測定方法においては、実施の形態１で示した方法と同様の効果がある。
【０１４３】
（実施の形態５）
図２０〜図２２は、この発明の実施の形態５に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図２０を参照して、シリコン基板１の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図２０〜図２２は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板１の表面をエッチング等することにより、シリコン基板１の表面にダメージ層４２を形成する。このダメージ層４２上にはシリコンがエピタキシャル成長不可能である。
【０１４４】
図２１を参照して、シリコン基板１の表面にレジストパターン４３を形成する。レジストパターン４３に従ってシリコン基板１の表面をフラッシング、ケミカルドライエッチング等することにより、露出したシリコン基板１の表面に形成されたダメージ層４２を除去する。レジストパターン４３の下に位置するダメージ層４２は残存したままである。
【０１４５】
図２２を参照して、シリコン基板１の表面にシリコンを選択的にエピタキシャル成長させる。これにより、ダメージ層４２が存在しない部分では、シリコン基板１の表面に孤立したエピタキシャル層４４ａ〜４４ｅが成長する。このエピタキシャル層４４ａ〜４４ｅは、紙面の奥側から手前側へ直線状に延びるようにかつ互いに一定の距離を隔てて平行に位置するように形成される。また、図２２では示さないが、素子形成領域においてもエピタキシャル層が形成される。ダメージ層４２の上にはエピタキシャル層が成長しない。このようにして選択的にシリコンのエピタキシャル層４２が一方向に延びるように互いに一定の距離を隔てて平行に位置する膜厚モニタ領域が完成する。
【０１４６】
図２３は実施の形態５に従った膜厚測定装置の模式図である。図２３を参照して、膜厚測定装置３００は、シリコン基板１を支持するための支持手段３０５と、シリコン基板１に波長のそろったＸ線を照射する照射手段としてのＸ線源３０１と、シリコン基板１の表面で回折したＸ線を測定する回折光検出手段としてのフォトディテクタ３０２と、フォトディテクタから得られたデータに基づいて演算する演算手段３０４とを備える。
【０１４７】
支持手段３０５はシリコン基板１を支持して位置決めする。Ｘ線源３０１はシリコン基板１の表面に形成されたエピタキシャル層にレーザ３０６を照射する。フォトディテクタ３０２はシリコン基板１の表面で回折して強め合うＸ線３０６を検出する。また、フォトディテクタ３０２は矢印３０２ａで示す方向に移動することが可能である。フォトディテクタ３０２は演算手段３０４と接続されている。フォトディテクタ３０２により検出されたＸ線の強度から演算手段３０４がエピタキシャル層の厚さを算出する。
【０１４８】
図２４は、この発明に従った半導体装置の製造方法および膜厚測定方法の工程図である。図２４を参照して、まず、膜厚測定装置３００の支持手段３０５に図２０〜図２２で示す工程に従って製造したシリコン基板１を取付ける。このシリコン基板１の表面には１方向に一定の距離を隔てて延びるように互いに平行な複数のエピタキシャル層４４ａ〜４４ｅが形成されている。このシリコン基板１にＸ線源３０１からＸ線３０６をシリコン基板１の表面に照射する（ステップ３１０）。
【０１４９】
シリコン基板１の表面に照射されたＸ線３０６はシリコン基板１の表面に形成されたエピタキシャル層４４ａ〜４４ｅにより回折して強め合う。この強め合ったＸ線がフォトディテクタ３０２により検出される。このＸ線は、図２５で示すロッキングカーブ３０３として検出される（ステップ３１１）。
【０１５０】
その後、このロッキングカーブ３０３についてのデータをフォトディテクタ３０２が演算手段３０４へ送る。演算手段３０４が以下に示すような式に従ってエピタキシャル層４４ａ〜４４ｅの厚さを演算する（ステップ３１２）。
【０１５１】
この演算手法について以下に詳細に説明する。Ｌ．Ｔａｐｆｅｒらが、Ａｐｐｌ．Ｐｈｙｓ．Ａ５０，Ｂ３（１９９０）に発表した論文に従えば、Ｘ線の運動学的回折理論によると、散乱振幅φHは次式で与えられる。
【０１５２】
【数１】
0004014753.tif 000002
【０１５３】
ここで、θBはブラッグ角、Δθはブラッグ角からのずれ、ψhは分極率のフーリエ係数である。また、図２６で示すような、膜厚がｔ、幅がＤ、周期がＬのエピタキシャル層４４ａおよび４４ｂにより形成されるグレーティングによる反射率Ｒ（Δθ）（ピークの高さ）は次式で表わされる。
【０１５４】
【数２】
0004014753.tif 000003
【０１５５】
なお、上式中、Ｄは回折項、Ｉは干渉項と呼ばれる。
以上の式から、ロッキングカーブ３０３のメインピーク３０３ｃの反射率Ｒ0 はΔθ＝０として次式で与えられる。
【０１５６】
【数３】
0004014753.tif 000004
【０１５７】
ここで、Ｎはグレーティングの個数である。
また、サブピーク３０３ａ、３０３ｂ、３０３ｄおよび３０３ｅの角度はα＝０である。したがって、サブピークのブラッグ角からのずれΔθ＝ｓｉｎ-1（ｍλ／ｄ）で与えられる。ここで、ｍ＝１，２，３，…である。ｍ＝１の一次のサブピークの反射率Ｒ1 の反射率、およびｎ＝１の一次のサブピークとメインピークとの強度比はそれぞれ次式で与えられる。
【０１５８】
【数４】
0004014753.tif 000005
【０１５９】
ここで、ブラッグ角θBとＸ線の波長λは定数であり、周期Ｌと幅Ｄが常に同じマスクパターンを用いることによってＲ1 ／Ｒ0 はエピタキシャル層４４ａ〜４４ｅの厚さｔのみの関数となる。したがって、得られたエピタキシャル層４４ａ〜４４ｅについて、Ｒ1 ／Ｒ0 を測定することにより膜厚ｔを決定することができる。この膜厚を素子形成領域のエピタキシャル層の厚さとすることができる。その後、所定の工程を経て半導体装置が完成する。
【０１６０】
この方法によれば、Ｘ線の回折を用いて上述の計算式に従いエピタキシャル層の厚さを計算することができるため、シリコン基板上にシリコンのエピタキシャル層を成長させた場合にも、その厚さを測定することができる。また、膜厚モニタ用のウエハを準備する必要がなく、さらにウエハをへき開する工程もないため製造工程を削減でき、さらに製造コストを低減することができる。
【０１６１】
また、膜厚測定装置で得られたデータを成膜室にフィードバックすることにより成膜の安定性が向上する。
【０１６２】
図２３で示す膜厚測定装置は、図２７で示すような膜厚測定装置３１０としてもよい。図２７を参照して、膜厚測定装置３１０は、チャンバ３１１と、サセプタ３１２と、ヒータ３１３と、ガスヘッド３１４と、Ｘ線源３１５とフォトディテクタ３１６と演算手段３２４とを有する。
【０１６３】
この膜厚測定装置３１０は、チャンバ３１１内にヒータ３１３、サセプタ３１２およびガスヘッド３１４から構成される成膜装置と、Ｘ線源３１５とフォトディテクタ３１６と演算手段３２４とを組込んだものである。
【０１６４】
サセプタ３１２がシリコン基板１を保持している。そのため、ガスヘッド３１４から所定のガスを流すことにより、シリコン基板１上にエピタキシャル膜を形成することができる。その後、Ｘ線源３１５からＸ線３１８をシリコン基板１に照射する。これにより、回折により得られたロッキングカーブをもとに演算手段３２４が上述の式に従いエピタキシャル層の厚さを算出することができる。このように、成膜室の内部に膜厚測定装置を組込むことにより、成膜中に膜厚をモニタできるという効果がある。
【０１６５】
（実施の形態６）
図２８〜図３１は、この発明の実施の形態６に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図２８を参照して、シリコン基板１の表面に素子形成領域としてのＰＭＯＳ領域１ａおよびＮＭＯＳ領域１ｂと素子が形成されない膜厚モニタ領域１ｃとを設ける。シリコン基板１の表面に分離酸化膜２１を形成する。
【０１６６】
シリコン基板１の表面を熱酸化してゲート酸化膜２０を形成する。ゲート酸化膜２０上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を堆積する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層をエッチングすることによりシリコン酸化膜２４とゲート電極２３とを形成する。ＮＭＯＳ領域１ｂに砒素を注入してｎ型の低濃度不純物領域２６ａを形成する。ＰＭＯＳ領域１ａにＢＦ2 をイオン注入する。これにより、ｐ型の低濃度不純物領域２５ａを形成する。
【０１６７】
シリコン酸化膜２４を覆うシリコン酸化膜を形成する。このシリコン酸化膜を全面エッチバックすることによりサイドウォール酸化膜１９を形成する。このとき、サイドウォール酸化膜１９を形成する際の全面エッチバックによりシリコン基板１の表面には結晶欠陥が発生し、シリコン基板１の表面にダメージ層５２が形成される。このダメージ層５２上にはシリコンのエピタキシャル層は成長不可能である。
【０１６８】
図２９を参照して、ＰＭＯＳ領域１ａの全面を覆い、膜厚モニタ領域１ｃを部分的に覆うレジストパターン５７を形成する。このレジストパターン５７をマスクとしてＮＭＯＳ領域１ｂと膜厚モニタ領域１ｃとに矢印２８で示す方向に砒素を注入する。これにより、ＮＭＯＳ領域１ｂではｎ型の高濃度不純物領域２６ｂが形成される。また、ＮＭＯＳ領域１ｂおよび膜厚モニタ領域１ｃでは、砒素が注入された部分では結晶欠陥等がなくなりダメージ層５２が消滅する。一方、レジストパターン５７で覆われた部分には砒素が注入されないのでダメージ層５２は残存したままである。
【０１６９】
図３０を参照して、シリコン基板１のＰＭＯＳ領域１ａに矢印３０で示す方向にＢＦ2 をイオン注入する。これにより、ＰＭＯＳ領域１ａにｐ型の高濃度不純物領域２５ｂが形成される。また、この注入によりＰＭＯＳ領域１ａではダメージ層が消滅する。
【０１７０】
図３１を参照して、シリコン基板１上にエピタキシャル層６１、６１ａ〜６１ｅを成長させる。このエピタキシャル層６１ａ〜６１ｅは互いに一定の距離を隔てて一方向にかつ平行に延びるように延在する。また、エピタキシャル層６１ａ〜６１ｅとエピタキシャル層６１の膜厚は等しい。このエピタキシャル層６１ａ〜６１ｅを利用して図２３および図２７で示す装置により図２４に示す工程に従えばエピタキシャル層６１ａ〜６１ｅの膜厚を算出することができる。そのため、エピタキシャル層６１の膜厚を求めることができる。その後、所定の工程を経て半導体装置が完成する。
【０１７１】
このような半導体装置の製造方法および膜厚測定方法においては、まず、実施の形態５で示した示した方法と同様の効果がある。また、通常のトランジスタを製造する工程に従って膜厚モニタ領域を形成できるので、特に製造工程を増やすことがないという効果もある。
【０１７２】
（実施の形態７）
図３２および図３３は、この発明の実施の形態７に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図３２を参照して、シリコン基板１の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図３２および図３３は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板１表面をエッチング等することにより形成されたダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入などにより除去する。次に、シリコン基板１の表面に互いに一定の距離を隔てて一方向に延びるレジストパターン６３を形成する。このレジストパターン６３は、いわゆるラインアンドスペース構造を有する。
【０１７３】
シリコン基板１の表面にレジストパターン６３をマスクとして矢印６６で示す方向から注入エネルギー１００ｋｅＶ以下、注入量１×１０13ｃｍ-2以上で酸素イオンを注入する。これにより、レジストパターン６３が存在しない部分ではシリコン基板１の表面に酸化物層６２が形成される。レジストパターン６３の下では、酸化物層が形成されない。なお、通常の拡散炉またはＲＴＰ装置でシリコン基板１を加熱することにより効率的に酸化物層６２を形成してもよい。
【０１７４】
図３３を参照して、硫酸を主成分とした溶液でレジストを除去する。このとき、レジストは硫酸により完全に分解されて除去されるが、シリコン基板１の表面の酸化物層６２は残存する。その後、シリコン基板１の表面にシリコンを選択的にエピタキシャル成長させる。このとき、酸化物層６２の上ではシリコンのエピタキシャル成長は起こらず、酸化物層６２のない部分でシリコンの孤立したエピタキシャル層６４ａ〜６４ｅが形成される。このとき、素子形成領域においても、同様のシリコンのエピタキシャル層が形成する。このエピタキシャル層６４ａ〜６４ｅは、互いに一定の距離を隔ててかつ互いに平行に１方向に延びる櫛形のパターンであり、これにより、膜厚モニタ領域が完成する。
【０１７５】
このような膜厚モニタ領域を、図２３または図２７で示すような装置を用いて図２４で示すステップに従ってエピタキシャル層６４ａ〜６４ｅの厚さを測定することができる。この厚さを素子形成領域のエピタキシャル層の厚さとすることができる。その後所定の工程を経て、半導体装置が完成する。
【０１７６】
このような工程に従えば、実施の形態５の方法と同様の効果がある。
（実施の形態８）
図３４〜図３７は、この発明の実施の形態８に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図３４を参照して、シリコン基板１の表面に素子形成領域と膜厚モニタ領域とを形成する。なお、図３４〜図３７は、素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板１の表面をエッチング等することにより形成されたダメージ層をフラッシング、ケミカルドライエッチングまたはイオン注入などにより除去する。次に、縦型拡散炉またはＲＴＰ装置を用いて酸素雰囲気中で温度７００℃〜９００℃でシリコン基板１の表面を熱処理することにより厚さが約１〜２ｎｍ程度のシリコン酸化膜７２を形成する。なお、シリコン酸化膜７２の形成方法としては、硫酸、硝酸を含んだ薬液、または塩酸と過酸化水素水の混合溶液など酸化性の薬液にシリコン基板１を浸すことによって形成してもよい。さらに、シリコン酸化膜７２の膜厚も、他のプロセスとの整合性をとる上で必要であれば厚くすることも可能である。
【０１７７】
図３５を参照して、シリコン酸化膜７２の上にレジストパターン７３を形成する。レジストパターン７３は互いに一定の距離を隔てて１方向に平行に延びるように形成されたいわゆるラインアンドスペース構造である。レジストパターン７３をマスクとしてシリコン酸化膜７２を希フッ酸でウエットエッチングすることによりシリコン酸化膜７２を部分的に除去する。このウエットエッチングの条件は形成されているシリコン酸化膜７２の膜質、膜厚等によって異なる。たとえば、塩酸と過酸化水素水の混合溶液で形成された厚さ１〜３ｎｍ程度のシリコン酸化膜７２であれば、シリコン酸化膜７２を０．５重量％の希フッ酸溶液に１分間浸せばよい。
【０１７８】
図３６を参照して、アセトンのような有機溶剤を主成分とした薬液でレジストパターン７３を除去する。このとき、レジストパターン７３はアセトンにより完全に溶解されて除去されるが、シリコン基板１の表面にはシリコン酸化膜７２が残存する。また、シリコン基板１において新たなシリコン酸化膜は形成されない。なお、シリコン酸化膜７２が十分厚い場合には、硫酸を主成分とした薬液でレジストパターン７３を除去し、その後、レジストパターン７３を除去する際に形成された酸化膜を希フッ酸等を用いて除去してもよい。
【０１７９】
シリコン基板１の表面にシリコンを選択的にエピタキシャル成長させる。このとき、シリコン酸化膜７２が存在する部分では、シリコンの薄膜のエピタキシャル成長は起こらない。これにより、シリコン酸化膜７２が存在しない部分には、シリコン基板１の表面にシリコンの孤立したエピタキシャル層７４ａ〜７４ｅが形成される。また、素子が形成される素子形成領域でも、同様のエピタキシャル層が形成される。
【０１８０】
図３７を参照して、希フッ酸でシリコン酸化膜７２をエッチングにより除去する。これにより、互いに一定の距離を隔てて一方向に平行に延びるように形成されたエピタキシャル層７４ａ〜７４ｅを有する膜厚モニタ領域が形成される。この膜厚モニタ領域のエピタキシャル層７４ａ〜７４ｅを用いて図２３および図２７で示す装置を利用して図２４で示すステップに従いエピタキシャル層７４ａ〜７４ｅの膜厚を測定すれば、エピタキシャル層の膜厚を素子形成領域のエピタキシャル層の膜厚とすることができる。その後所定の工程を経て半導体装置が完成する。
【０１８１】
このような方法に従えば、実施の形態５で示した方法と同様の効果がある。
（実施の形態９）
図３８、３９、４１は、この発明の実施の形態９に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図４０は、この発明の実施の形態９に従った半導体装置の製造方法を説明するための平面図である。また、図４１は図４０中のＡ−Ａ線に沿って見た断面を示す図である。
【０１８２】
図３８を参照して、シリコン基板１の表面に素子形成領域と膜厚モニタ領域とを設ける。なお、図３８、図３９、図４１は素子が形成されない膜厚モニタ領域の断面を示す。シリコン基板１の表面をエッチングとすることにより形成されたダメージ層をイオン注入などにより除去する。縦型拡散炉またはＲＴＰ装置を用いて酸素雰囲気中で温度７００℃〜９００℃でシリコン基板１の表面を熱処理することによりシリコン酸化膜８２を形成する。シリコン酸化膜８２上には、シリコンがエピタキシャル成長不可能である。
【０１８３】
図３９を参照して、シリコン酸化膜８２の表面にレジストパターン８３を形成する。レジストパターン８３をマスクとしてドライエッチングによりシリコン酸化膜８２を部分的に除去する。これにより、シリコン基板１の表面が露出する。
【０１８４】
図４０および図４１を参照して、シリコン基板１の温度を約６７０℃とし、Ｓｉ2 Ｈ6 の流量を１．０ｓｃｃｍとしてシリコン基板１の表面にシリコンを選択的にエピタキシャル成長させる。これにより、シリコン酸化膜８２が存在する部分では、シリコンのエピタキシャル成長が起こらず、シリコン酸化膜８２が存在しない部分では、シリコンのエピタキシャル層８４が成長する。このエピタキシャル層８４は、面方位が（３１１）面のファセット面（へき開面）８４ａを有する。またファセット面の下端とシリコン基板１との距離はｔ1 であり、この高さｔ1 は経験上既知の値である。さらに、エピタキシャル層８４の上面８４ｂの面方位は（１００）面である。
【０１８５】
図４２は、この実施の形態に従った膜厚測定装置の模式図であり、図４３は、この発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法の工程図である。図４２を参照して、この発明に従った膜厚測定装置３６０はシリコン基板を支持する支持手段３６１と、シリコン基板１の表面状態を観察する測定手段としての走査型電子顕微鏡３６２と、走査型電子顕微鏡３６２に接続された演算手段３６３とを備える。
【０１８６】
図４３を参照して、図４２で示す膜厚測定装置３６０の支持手段３６１に図４０および４１で示すようなファセット面を有するエピタキシャル層８４が形成されたシリコン基板１を取付ける。走査型電子顕微鏡３６２によりファセット面８４ａを有するエピタキシャル層８４を観測する（ステップ３５１）。
【０１８７】
次に、シリコンのエピタキシャル層８４のファセット面８４ａの幅をシリコン基板１の表面に投影した幅ｘ1 の長さを測定する（ステップ３５２）。また同時に、エピタキシャル層８４の幅ｘ0 も測定する。
【０１８８】
走査型電子顕微鏡３６２が測定したｘ1 とｘ0 とを演算手段３６３に送る。演算手段３６３はファセット面８４ａとシリコン基板１の表面とのなす角度θ（既知の値であり２５°）と、上述の工程で測定したｘ1 と、既知の値であるエピタキシャル層８４の下部の厚さｔ1 とからエピタキシャル層全体の厚さ（ｔ1 ＋ｔ2 ＝ｔ1 ＋ｘ1 ×ｔａｎθ）を演算する（ステップ３５３）。このエピタキシャル層の厚さは素子形成領域のエピタキシャル層の厚さと同様であるため、この厚さを素子形成領域でのエピタキシャル層の厚さとすることにより、エピタキシャル層の厚さを求めることができる。その後所定の工程を経て半導体装置が形成される。
【０１８９】
このような工程に従った半導体装置の製造方法および膜厚測定方法によれば、エピタキシャル層のファセット面を利用して膜厚を測定するためエピタキシャル層とシリコン基板が同一の元素を含む場合にもエピタキシャル層の膜厚を確実に測定することができる。また、膜厚モニタ用のウエハを準備する必要がなくさらにウエハをへき開する工程もないため、製造工程を削減でき製造コストを低減させることができる。また、膜厚測定装置と成膜室とを接続することにより、膜厚の測定値をフィードバックすることが可能となり、成膜の安定性が向上する。
【０１９０】
（実施の形態１０）
図４４〜図４８、図４９および図５０は、この発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図４８はこの発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法を説明するための平面図である。なお、図４９は図４８中のＢ−Ｂ線に沿って見た断面を示す図である。図４４を参照して、シリコン基板１の表面に素子形成領域であるＰＭＯＳ領域１ａと、素子形成領域であるＮＭＯＳ領域１ｂと、素子が形成されない膜厚モニタ領域１ｃとを設ける。シリコン基板１の表面に分離酸化膜２１を形成する。シリコン基板１の表面を熱酸化することによりゲート酸化膜２０を形成する。ゲート酸化膜２０上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を形成する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層とを所定の形状にパターニングすることによりゲート電極２３とシリコン酸化膜２４とを形成する。ＮＭＯＳ領域１ｂに砒素をイオン注入することによりｎ型の低濃度不純物領域２６ａを形成する。ＰＭＯＳ領域１ａにＢＦ2 をイオン注入することによりｐ型の低濃度不純物領域２５ａを形成する。シリコン酸化膜２４を覆うシリコン酸化膜を形成する。このシリコン酸化膜を全面エッチバックすることによりサイドウォール酸化膜１９を形成する。このとき、全面エッチバックによりシリコン基板１の表面がエッチングされ結晶欠陥が発生する。シリコン基板１の表面にダメージ層２２が形成される。ダメージ層２２上にはシリコンがエピタキシャル成長不可能である。
【０１９１】
図４５を参照して、シリコン基板１上にＰＭＯＳ領域１ａを覆いＮＭＯＳ領域１ｂと膜厚モニタ領域１ｃとを露出させるレジストパターン９７を形成する。レジストパターン９７をマスクとして矢印２８で示す方向に砒素をイオン注入する。これにより、ＮＭＯＳ領域１ｂにｎ型の高濃度不純物領域２６ｂを形成する。また、このイオン注入により、ＮＭＯＳ領域１ｂと膜厚モニタ領域１ｃの表面に形成されたダメージ層２２が消滅する。
【０１９２】
図４６を参照して、シリコン基板１の表面にＮＭＯＳ領域１ｂと膜厚モニタ領域１ｃとを覆い、ＰＭＯＳ領域１ａを露出させるレジストパターン９８を形成する。このレジストパターン９８をマスクとしてシリコン基板１に矢印３０で示す方向にＢＦ2 をイオン注入する。これにより、ＰＭＯＳ領域１ａにｐ型の高濃度不純物領域２５ｂを形成する。また、ＰＭＯＳ領域１ａにおいて、イオン注入によりダメージ層２２が消滅する。
【０１９３】
図４７を参照して、シリコン基板１の表面に層間絶縁膜としてのシリコン酸化膜９９を堆積する。このシリコン酸化膜９９上に所定の形状のレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜９９をエッチングすることによりコンタクトホール９９ａ、９９ｂおよび９９ｃを形成する。開口としてのコンタクトホール９９ｃは長方形であり各辺は［１１０］方向と垂直または平行である。コンタクトホール９９ａ、９９ｂおよび９９ｃの底面、すなわち、露出したシリコン基板１の表面に形成されたダメージ層を除去するためにケミカルドライエッチングを行なう。
【０１９４】
図４８および図４９を参照して、シリコン基板１の温度を約６７０℃とし、Ｓｉ2 Ｈ6 の流量を１．０ｓｃｃｍとすることによりシリコン基板１の表面にシリコンのエピタキシャル層１００を形成する。このエピタキシャル層１００は、ＰＭＯＳ領域１ａ、ＮＭＯＳ領域１ｂおよび膜厚モニタ領域１ｃに形成される。
【０１９５】
膜厚モニタ領域１ｃにおいては、孤立したエピタキシャル層１００はファセット面１００ａを有する。ファセット面１００ａの面方位は（３１１）面である。ファセット面の下端はシリコン酸化膜９９と接しておりシリコン基板１の表面とは接触していない。このファセット面１００ａを利用して実施の形態９の図４２で示す装置を用いて図４３で示す工程に従ってエピタキシャル層１００の膜厚を測定することができる。
【０１９６】
図５０を参照して、コンタクトホール９９ａ〜９９ｃを充填するタングステン層１０１を形成し、このタングステン層１０１上にアルミニウムの配線層９５ａ〜９５ｃを形成することにより半導体装置が完成する。なお、配線層９５ｃは、他の配線層９５ａおよび９５ｂとは接続されていない。
【０１９７】
このような半導体装置の製造方法および膜厚測定方法では、まず実施の形態９と同様の効果がある。さらに、素子を形成する工程と、膜厚モニタ領域を形成する工程とを同一工程で行なうことができるので、新たな工程を増やすことがなく製造工程が増加しないという効果もある。
【０１９８】
また、従来、コンタクトホール内に形成されたエピタキシャル層の膜厚を測定するためには、断面形状を観察する必要があった。さらに、コンタクトホール内部に形成されたエピタキシャル層のファセット形状は一般に変動しやしすく自動測定することは困難である。しかしながら、この方法に従えば、膜厚モニタ部を配置することにより、コンタクトホールの中に形成されたエピタキシャル層の膜厚を非破壊で容易に測定することができる。
【０１９９】
（実施の形態１１）
図５１、５２および５４はこの発明の実施の形態１１に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図５３はこの発明の実施の形態１１に従った半導体装置の製造方法および膜厚測定方法を説明するための平面図である。なお、図５４は図５３中のＣ−Ｃ線に沿った断面を示す図である。
【０２００】
図５１を参照して、シリコン基板１の表面に素子形成領域１ｄと素子が形成されない膜厚モニタ領域１ｃとを設ける。シリコン基板１の表面に分離酸化膜１０７を形成する。シリコン基板１の表面を熱酸化してゲート酸化膜１０８を形成する。ゲート酸化膜１０８上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を形成する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層とを所定の形状にパターニングすることによりゲート電極１０５とシリコン酸化膜１０９とを形成する。このゲート電極１０５は［１１０］方向と４５°の角度をなす方向に延びるように形成される。
【０２０１】
膜厚モニタ領域１ｃに開口部１０２ａを有するシリコン酸化膜１０２を形成する。開口部１０２は長方形の形状である。それぞれの辺が、［１１０］方向と平行または垂直である。
【０２０２】
図５２を参照して、シリコン基板１の表面にシリコン酸化膜１０９をマスクとして砒素をイオン注入する。これにより、ｎ型の低濃度不純物領域１１１ａを形成する。なお、膜厚モニタ領域１ｃにも低濃度不純物領域１１１ａが形成される。シリコン酸化膜１０９を覆うシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックする。これにより、素子形成領域１ｄと膜厚モニタ領域１ｃにおいてサイドウォール酸化膜１１０を形成する。
【０２０３】
サイドウォール酸化膜１１０をマスクとしてシリコン基板１の表面に矢印１０６で示す方向に砒素をイオン注入する。これにより、ｎ型の高濃度不純物領域１１１ｂを形成する。この高濃度不純物領域１１１ｂは膜厚モニタ領域１ｃにも形成される。なお、サイドウォール酸化膜１１０をエッチングする際にシリコン基板１の表面にダメージ層が形成されることがあるが、このダメージ層は後の工程の砒素のイオン注入により消滅する。
【０２０４】
図５３および図５４を参照して、シリコン基板１の温度を６７０℃とし、Ｓｉ2 Ｈ6 の流量を１．０ｓｃｃｍとすることにより、シリコン基板１の表面にシリコンのエピタキシャル層１０４を成長させる。このとき、膜厚モニタ領域１ｃのシリコン酸化膜１０２が存在する部分ではエピタキシャル層１０４が成長せずシリコン酸化膜１０２が存在しない部分にシリコンの孤立したエピタキシャル層１０４が成長する。また、素子形成領域１ｄにおいても分離酸化膜１００が存在しない部分にエピタキシャル層１０４が成長する。素子形成領域１ｄではゲート電極１０５が［１１０］方向と４５°傾いた方向になるため、素子形成領域１ｄのエピタキシャル層１０４にはファセット面が存在しない。このようなファセット面１０４ａの投影距離を実施の形態９の図４２で示す装置を用いて図４３で示すステップに従って測定することによりエピタキシャル層１０４の厚さを測定することができる。その後、この上に所定の層を形成して半導体装置が完成する。
【０２０５】
このような工程に従った半導体装置の製造方法および膜厚測定方法においては、実施の形態９で示した方法と同様の効果がある。
【０２０６】
また、図５５は、この実施の形態の別の局面に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図５５では、ゲート電極１０５が［１１０］方向と垂直または平行な方向に延びている。この場合、素子形成領域１ｄにおいてもエピタキシャル層１０４にファセット面１０４ｂが出現する。このとき、エピタキシャル層１０４に不純物を注入する際にファセット面が存在する部分では、エピタキシャル層１０４に注入させるための不純物がシリコン基板１内に注入されてシリコン基板１に意図しない不純物領域１０３が形成される。
【０２０７】
一般には、このような不純物領域１１３は半導体装置に好ましい影響を与えることは少ないが、この不純物領域１１３を利用した半導体装置を製造することも可能である。
【０２０８】
（実施の形態１２）
図５６、図５７および図５９は、この発明の実施の形態１２に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図５８は、この発明の実施の形態１２に従った半導体装置の製造方法および膜厚測定方法を説明するための平面図である。なお、図５９は図５８中のＤ−Ｄ線に沿って見た断面を示す図である。
【０２０９】
図５６を参照して、シリコン基板１上に素子形成領域１ｄと素子が形成されない膜厚モニタ領域１ｃとを設ける。シリコン基板１の表面に分離酸化膜１０７を形成する。シリコン基板１の表面を熱酸化してゲート酸化膜１０８を形成する。ゲート酸化膜１０８上にドープトポリシリコン層を堆積する。ドープトポリシリコン層上にシリコン酸化膜を形成する。シリコン酸化膜上にレジストパターンを形成し、このレジストパターンに従ってシリコン酸化膜とドープトポリシリコン層とをエッチングすることによりゲート電極１０５とシリコン酸化膜１０９を形成する。ゲート電極１０５は［１１０］方向と垂直または平行な方向に延びる。シリコン基板１の表面上に開口１０２ａを有するシリコン酸化膜１０２を形成する。開口１０２は長方形の形状であり、それぞれの辺は［１１０］方向と垂直または平行な方向に延びている。
【０２１０】
図５７を参照して、膜厚モニタ領域１ｃ上にレジストパターンを形成し、素子形成領域１ｄにおいてシリコン酸化膜１０９をマスクとしてシリコン基板１に砒素をイオン注入することによりｎ型の低濃度不純物領域１２１ａを形成する。シリコン基板１を覆うシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックすることにより素子形成領域１ｄと膜厚モニタ領域１ｃにサイドウォール酸化膜１１０を形成する。膜厚モニタ領域１ｃにレジストパターン１１１を形成する。素子形成領域１ｄにおいてシリコン酸化膜１０９とサイドウォール酸化膜１１０とをマスクとして矢印１２６で示す方向にシリコン基板１に砒素をイオン注入する。これにより、高濃度不純物領域１２１ｂを形成する。なお、この低濃度不純物領域１２１ａの濃度と高濃度不純物領域１２１ｂの不純物濃度は図５２で示す低濃度不純物領域１１１ａの不純物濃度および高濃度不純物領域１１１ｂの不純物濃度とは異なる。また、この不純物の注入により、素子形成領域１ｄにおいてはイオンの注入により結晶の乱れがわずかに存在する。
【０２１１】
図５８および図５９を参照して、シリコン基板１の膜厚モニタ領域１ｃにおいて孤立したシリコンのエピタキシャル層１２４を成長させる。またこのとき、素子形成領域１ｄではエピタキシャル層が成長せずシリコンのアモルファス層１２５が成長する。これは、シリコン基板１の表面に生成した結晶欠陥によるためである。エピタキシャル層１２４は所定のファセット面１２４ａを有する。このファセット面１２４ａの投影距離を実施の形態９の図４２で示す装置を用いて図４３で示す方法に従って測定することによりエピタキシャル層１２４の厚さを求めることができる。このエピタキシャル層１２４の厚さはアモルファス層１２５の厚さと等しいため、このエピタキシャル層１２４の厚さをアモルファス層１２５の厚さすることができる。その後、所定の工程を経て半導体装置が完成する。
【０２１２】
このような半導体装置の製造方法および膜厚測定方法においては、まず、実施の形態９と同様の効果がある。さらに、この実施の形態に従えば、素子形成領域１ｄにおいてアモルファス層１２５を形成するため、このアモルファス層１２５は化学的に等方的である。そのため、後の工程における化学的な反応の面内の均一性が向上する。
【０２１３】
たとえば、トランジスタの不純物領域（ソース・ドレイン領域）上にチタンやコバルトなどを堆積した後に熱処理によりシリサイド膜を形成する、いわゆるサリサイドプロセスにおいて、シリサイド化反応の異常な進行（いわゆるスパイク）が抑制され、面内の均一性が向上する。このため、半導体薄膜を利用した半導体装置において、リーク電流が低く信頼性の高い半導体装置を実現できる。
【０２１４】
また、シリコン基板１に形成された高濃度不純物領域１２１ｂおよび低濃度不純物領域１２１ａの濃度を変化させることにより素子形成領域１ｄにアモルファス層１２５ではなく多結晶シリコンの多結晶層を形成することも可能である。この場合、多結晶層は堆積速度が速く、また後の熱処理工程による膜特性の変化が少ない。そのため、この多結晶層を利用した半導体装置では製造コストも低い半導体装置を提供できる。
【０２１５】
（実施の形態１３）
図６０および図６１は、この発明の実施の形態１３に従った半導体装置の製造方法および膜厚測定方法を説明するための断面図である。図６０を参照して、シリコン基板１の表面に素子形成領域と素子が形成されない膜厚モニタ領域とを設ける。なお、図６０および６１は、膜厚モニタ領域の断面を示す。シリコン基板１の表面をエッチングすることにより形成されたダメージ層をイオン注入等により除去する。シリコン基板１の表面にレジストパターン１３１を形成する。
【０２１６】
図６１を参照して、レジストパターン１３１をマスクとして矢印１３２で示す方向にシリコン基板１に砒素をイオン注入する。これにより、シリコン基板１内には、ｎ型の不純物領域１３３が形成される。
【０２１７】
図６２は、この発明の実施の形態１３に従った膜厚測定装置を説明するための模式図である。図６２を参照して、膜厚測定装置は、照射手段としてのＸ線源１３５と、測定手段としての光電子検出装置１３９と、演算手段１４０と支持手段１６１とを備える。Ｘ線源１３５と光電子検出装置１３９とは矢印１３６で示す方向に移動することが可能である。また、Ｘ線源１３５はＸ線１３７を発する。このＸ線１３７はシリコン基板１の表面でシリコン基板中の元素に作用して、この元素から電子を放出させる。この放出した電子を光電子検出装置１３９が検出する。光電子検出装置１３９が検出した電子の数やエネルギーから演算手段１４０がさまざまなデータを算出する。
【０２１８】
図６３はこの発明の実施の形態１３に従った半導体装置の製造方法および膜厚測定方法を説明するための工程図である。図６３を参照して、まず、図６１で示すように不純物領域１３３が形成されてその表面が露出したシリコン基板１を支持手段１６１に取付ける。次に、Ｘ線源１３５から一定エネルギーのＸ線１３７を照射しながらＸ線源１３５を矢印１３６で示す方向に移動させる（ステップ４０１）。
【０２１９】
不純物領域１３３内の砒素原子と衝突したＸ線は砒素原子のＫ殻の軌道電子を放出させる。この放出した電子の強度Ｉ0 を光電子検出装置１４０が検出する（ステップ４０２）。
【０２２０】
このとき、光電子検出装置１３９により検出される電子の強度Ｉ0 は以下の式に従う。
【０２２１】
【数５】
0004014753.tif 000006
【０２２２】
ここで、Ａは所定の定数、ｎは不純物領域１３３内の砒素の濃度でありｎ＝ｎ0 （一定値）である。また、ｚはシリコン基板１の表面からの深さでありλは定数である。
【０２２３】
図６２を参照して、シリコン基板１の表面に所定の条件でシリコンの孤立したエピタキシャル層１３４を成長させる（ステップ４０３）。次に、ステップ４０１と同様にＸ線源１３５からＸ線１３７を不純物領域１３３に照射する（ステップ４０４）。これによりＸ線１３７が不純物領域１３３中の砒素に衝突して砒素中のＫ殻の軌道電子を放出させる。この放出した電子はエピタキシャル層１３４で減衰してこの減衰した電子の強度を光電子検出装置１３９が検出する。この電子の強度Ｉ1 は以下の式に従う。
【０２２４】
【数６】
0004014753.tif 000007
【０２２５】
ここで、ｚはエピタキシャル層１３４の表面からの深さである。ここで、エピタキシャル層１３４の厚さをｔとすると、０≦Ｚ≦ｔの範囲では砒素の濃度ｎは０、ｔ≦ｚ＜∞の範囲ではｎ＝ｎ0 と仮定する。すると、上式は以下のように変形できる。
【０２２６】
【数７】
0004014753.tif 000008
【０２２７】
光電子検出装置１３９が検出した電子の強度についてのデータを演算手段１４０に渡し、演算手段が上述の式に従ってエピタキシャル層１３４の厚さｔを求める（ステップ４０６）。その後、所定の工程を経て半導体装置は完成する。
【０２２８】
このような半導体装置の製造方法および膜厚測定方法に従えば、不純物領域が放出する電子を利用してエピタキシャル層の膜厚を測定するためエピタキシャル層がシリコン基板と同一の元素を含む場合にもその厚さを測定することができる。また、膜厚モニタ用のウエハを準備する必要もなく、さらにそのウエハをへき開する工程もない。そのため、製造工程を削減でき製造コストを低減させることができる。
【０２２９】
また、この実施の形態では、原子にＸ線をあてて電子を放出させるいわゆるＸＰＳ（Ｘ線光電子分光法）を用いたが、他の分光学的方法は、たとえば赤外線を用いたＦＴＩＲ（フーリエ変換赤外分光法）や電子線を用いたＥＰＭＡ（電子プローブＸ線マイクロアナライザ）などでも同様の効果が得られる。
【０２３０】
また、不純物領域には砒素を注入したが、砒素だけでなく、硼素、リン、フッ素、ゲルマニウムなど他の元素を導入してもよい。この場合、イオン種により膜厚モニタ領域の作製に最適な注入エネルギーと注入量が異なることは言うまでもない。
【０２３１】
さらに、図６４で示すように、膜厚測定装置と成膜装置とを組込んだ装置としてもよい。図６４を参照して、装置１５０は、チャンバ３１１と、サセプタ３１２と、ヒータ３１３と、ガスヘッド３１４と、Ｘ線源１４１と、光電子検出装置１４２と、演算手段１４９とを有する。チャンバ３１１内に成膜用のサセプタ３１２、ヒータ、およびガスヘッド３１４が設けられている。チャンバ３１１内にＸ線源１４１と光電子検出装置１４２が設けられており、光電子検出装置１４２と演算手段１４９が接続されている。
【０２３２】
このような装置においては、成膜の際には、ガスヘッド３１４からガスを供給し、さらに、ヒータ３１３でシリコン基板１を加熱する。膜厚を測定する際には、Ｘ線源１４１からＸ線１４３を照射させ、これにより発生した電子を光電子検出装置１４２が検出し、このようなデータから演算手段１４９が膜厚を演算する。
【０２３３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２３４】
【発明の効果】
請求項１から３に記載の発明に従えば、膜が半導体基板と同一元素を含む場合にも、従来の方法に比べて確実に膜厚を測定できる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従った半導体装置の製造装置を示す図である。
【図２】  この発明の実施の形態１に従った半導体装置の製造方法および膜厚測定方法の第１工程を説明するために示す断面図である。
【図３】  この発明の実施の形態１に従った半導体装置の製造方法および膜厚測定方法の第２工程を説明するために示す断面図である。
【図４】  この発明の実施の形態１に従った半導体装置の製造方法および膜厚測定方法の第３工程を説明するために示す断面図である。
【図５】  この発明の実施の形態１に従った半導体装置の製造方法および膜厚測定方法の第４工程を説明するために示す断面図である。
【図６】  膜厚測定装置の構成を示す図である。
【図７】  図６中の原子間力検出部２０７と精密移動部２０８とを詳細に示す図である。
【図８】  実施の形態１に従った半導体装置の製造工程および膜厚測定方法のフローチャートである。
【図９】  実施の形態１に従った方法で得られる膜厚についてのグラフである。
【図１０】  この発明の実施の形態２に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図１１】  この発明の実施の形態２に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図１２】  この発明の実施の形態２に従った半導体装置の製造方法および膜厚測定方法の第３工程を示す断面図である。
【図１３】  この発明の実施の形態２に従った半導体装置の製造方法および膜厚測定方法の第４工程を示す断面図である。
【図１４】  この発明の実施の形態３に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図１５】  この発明の実施の形態３に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図１６】  この発明の実施の形態４に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図１７】  この発明の実施の形態４に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図１８】  この発明の実施の形態４に従った半導体装置の製造方法および膜厚測定方法の第３工程を示す断面図である。
【図１９】  この発明の実施の形態４に従った半導体装置の製造方法および膜厚測定方法の第４工程を示す断面図である。
【図２０】  この発明の実施の形態５に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図２１】  この発明の実施の形態５に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図２２】  この発明の実施の形態５に従った半導体装置の製造方法および膜厚測定方法の第３工程を示す断面図である。
【図２３】  この発明の実施の形態５に従った膜厚測定装置を模式的に示す図である。
【図２４】  この発明の実施の形態５に従った膜厚測定方法の工程図である。
【図２５】  この発明に従って得られるＸ線のロッキングカーブを示す図である。
【図２６】  エピタキシャル層を拡大して示す模式図である。
【図２７】  実施の形態５の別の局面に従った膜厚測定装置の模式図である。
【図２８】  この発明の実施の形態６に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図２９】  この発明の実施の形態６に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図３０】  この発明の実施の形態６に従った半導体装置の製造方法および膜厚測定方法の第３工程を示す断面図である。
【図３１】  この発明の実施の形態６に従った半導体装置の製造方法および膜厚測定方法の第４工程を示す断面図である。
【図３２】  この発明の実施の形態７に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図３３】  この発明の実施の形態７に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図３４】  この発明の実施の形態８に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図３５】  この発明の実施の形態８に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図３６】  この発明の実施の形態８に従った半導体装置の製造方法および膜厚測定方法の第３工程を示す断面図である。
【図３７】  この発明の実施の形態８に従った半導体装置の製造方法および膜厚測定方法の第４工程を示す断面図である。
【図３８】  この発明の実施の形態９に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図３９】  この発明の実施の形態９に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図４０】  この発明の実施の形態９に従った半導体装置の製造方法および膜厚測定方法の第３工程を示す平面図である。
【図４１】  図４０中のＡ−Ａ線に沿って見た断面を示す図である。
【図４２】  この発明の実施の形態９に従った膜厚測定装置の模式図である。
【図４３】  この発明の実施の形態９に従った半導体装置の製造方法および膜厚測定方法の工程図である。
【図４４】  この発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図４５】  この発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図４６】  この発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法の第３工程を示す断面図である。
【図４７】  この発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法の第４工程を示す断面図である。
【図４８】  この発明の実施の形態１０に従った半導体装置の製造方法および膜厚測定方法の第５工程を示す平面図である。
【図４９】  図４８中のＢ−Ｂ線に沿って見た断面を示す図である。
【図５０】  この発明の実施の形態１０に従った半導体装置の製造方法の第６工程を説明するための断面図である。
【図５１】  この発明の実施の形態１１に従った半導体装置の製造方法および膜厚測定方法の第１工程を説明するための断面図である。
【図５２】  この発明の実施の形態１１に従った半導体装置の製造方法および膜厚測定方法の第２工程を説明するための断面図である。
【図５３】  この発明の実施の形態１１に従った半導体装置の製造方法および膜厚測定方法の第３工程を説明するための平面図である。
【図５４】  図５３中のＣ−Ｃ線に沿って見た断面を示す図である。
【図５５】  実施の形態１１の別の局面に従った半導体装置の製造方法および膜厚測定方法の１つの工程を示す断面図である。
【図５６】  この発明の実施の形態１２に従った半導体装置の製造方法および膜厚測定方法の第１工程を説明するための断面図である。
【図５７】  この発明の実施の形態１２に従った半導体装置の製造方法および膜厚測定方法の第２工程を説明するための断面図である。
【図５８】  この発明の実施の形態１２に従った半導体装置の製造方法および膜厚測定方法の第３工程を説明するための平面図である。
【図５９】  図５８中のＤ−Ｄ線に沿って見た断面を示す図である。
【図６０】  この発明の実施の形態１３に従った半導体装置の製造方法および膜厚測定方法の第１工程を示す断面図である。
【図６１】  この発明の実施の形態１３に従った半導体装置の製造方法および膜厚測定方法の第２工程を示す断面図である。
【図６２】  この発明の実施の形態１３に従った膜厚測定装置を説明するための模式図である。
【図６３】  この発明の実施の形態１３に従った膜厚測定方法の工程図である。
【図６４】  実施の形態１３の別の局面に従った膜厚測定装置の模式図である。
【図６５】  従来の半導体装置の断面図である。
【図６６】  改良された従来の半導体装置の断面図である。
【符号の説明】
１  シリコン基板、２  ダメージ層、４  エピタキシャル層、８４  エピタキシャル層、８４ａ  ファセット面、１３９  光電子検出装置、２０６  膜厚測定装置、２０７  原子間力検出部、２０８  精密移動部、２０９  比較部、２１０データ処理部、３０１  Ｘ線源、３０２  フォトディテクタ、３０４  演算手段、３０５  支持手段、３６２  走査型電子顕微鏡、３６３  演算手段。
【図１】
0004014753.tif 000009
【図２】
0004014753.tif 000010
【図３】
0004014753.tif 000011
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004014753.tif 000038
【図３１】
0004014753.tif 000039
【図３２】
0004014753.tif 000040
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図４０】
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【図４１】
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【図４２】
0004014753.tif 000050
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0004014753.tif 000058
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６４】
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【図６６】
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