(57)【特許請求の範囲】
【請求項１】
配線遅延時間算出装置にて実行される配線遅延時間算出方法であって、
駆動セルの負荷駆動能力を等価的に置換したセル抵抗値と、前記駆動セルに接続される被駆動配線及び被駆動セルを等価的に置換した配線インピーダンスとの比に基づいて、前記配線遅延時間を計算するための第１の計算式と駆動セルの負荷駆動能力を考慮して前記配線遅延時間を計算するための第２の計算式との何れかを選択して配線遅延時間を算出することを特徴とする配線遅延時間算出方法。
【請求項２】
配線遅延時間算出装置にて実行される配線遅延時間算出方法であって、
駆動セルの負荷駆動能力を等価的にセル抵抗値に置換し、前記駆動セルに接続される被駆動配線及び被駆動セルの配線情報を取得し、前記配線情報をシングルπ型の等価回路に置換し、前記等価回路のインピーダンスを配線インピーダンスとして算出し、前記セル抵抗値と前記配線インピーダンスの比を算出し、該比に基づいて、前記配線遅延時間を計算するための第１の計算式と駆動セルの負荷駆動能力を考慮して前記配線遅延時間を計算するための第２の計算式との何れかを選択して配線遅延時間を算出することを特徴とする配線遅延時間算出方法。
【請求項３】
前記セル抵抗値と前記配線インピーダンスの比は、前記セル抵抗値をＲｄ、前記配線インピーダンスをＲｗとしたとき、Ｒｄ／Ｒｗの演算で算出し、該Ｒｄ／Ｒｗに基づいて、前記第１の計算式と、前記第２の計算式との何れかを選択して前記配線遅延時間を算出することを特徴とする請求項１乃至２のいずれかに記載配線遅延時間算出方法。
【請求項４】
前記第１の計算式は、Ｅｌｍｏｒｅ  Ｄｅｌａｙの計算式、ＳＰＩＣＥ方式の計算式、ＡＷＥ方式のうちのいずれか１つあり、
前記第２の計算式は、Ｅｌｍｏｒｅ  Ｄｅｌａｙの計算式を改良した計算式、配線遅延時間を固定遅延値とする方式、ＳＰＩＣＥ方式の計算式、ＡＷＥ方式のうちのいずれか１つであることを特徴とする請求項１乃至３のいずれかに記載の配線遅延時間算出方法。
【請求項５】
前記第１の計算式はＥｌｍｏｒｅ  Ｄｅｌａｙの計算式であり、前記第２の計算式はＥｌｍｏｒｅ  Ｄｅｌａｙの計算式を改良した計算式であって等価回路のネット全体の配線抵抗及び配線容量を含む遅延を算出するものであることを特徴とする請求項１乃至３のいずれかに記載の配線遅延時間算出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の設計過程において、論理回路のシミュレーションや、論理回路の動作タイミングの解析等を行う上で必要となる配線遅延時間を算出するための遅延時間算出方法に関するものである。
【０００２】
近年、半導体集積回路の大規模化及び微細化にともなって、回路を構成する素子のゲート遅延もますます短縮されている。一方、配線の高密度化により配線容量及び配線抵抗はゲート遅延に比して縮小化が進んでいないため、回路の動作遅延時間において、配線による遅延時間の割合がゲート遅延に対し相対的に大きくなっている。そこで、回路の動作遅延時間を算出する場合に、配線による遅延時間をより正確にかつ効率よく算出することが必要となっている。
【０００３】
【従来の技術】
従来、あらかじめ設計された半導体集積回路のネットリスト、あるいはレイアウトデータに基づいて配線遅延時間を演算装置で算出する場合には、当該配線を抵抗と容量からなるＲＣ回路に置換し、そのＲＣ回路に基づいて配線遅延時間が近似的に算出されている。
【０００４】
例えば、駆動セルに対し配線を介して被駆動セルが接続されている場合には、図３に示すように、駆動セル１と被駆動セル２との間の配線を抵抗Ｒと容量Ｃからなる等価回路に置換し、その等価回路に基づいて配線遅延時間が算出される。
【０００５】
上記のような等価回路を解く方式には、次のようなものがある。
▲１▼Ｅｌｍｏｒｅ  Ｄｅｌａｙ
「W.Elmore，  The  transient  response  of  damped  linear  networks  with  particurar  regard  to  wideband  amplifires,J.Apply  physics,vol.19,pp.55-63,Jan.1948」
▲２▼ＡＷＥ
「L.Pillage  and  R.Rohrer,  Asymptotic  Waveform  Evaluation  for  timing  analysis,IEEE  Trans.  Computer-Aided  Design,pp.352-366,April.1990」
▲３▼ＳＰＩＣＥ
「L.W.Nagel,SPICE2,A  Computer  program  to  Simulate  semiconductor  circuit,Tech.Rep.ERL-M520,University  of  california,Berkeley,May.1975」
▲４▼Ｌｏｗｅｒ／Ｕｐｐｅｒ  Ｂｏｕｎｄ
▲５▼Ｓｃａｔｔｅｒｉｎｇ−Ｐａｒａｍｅｔｅｒ
これらは、実波形を近似する▲３▼と、いわゆるhalf-voltage  delay  timeと呼ばれ、ＲＣ回路の入力波形と出力波形との遅延時間をその振幅の中間レベルにおいて近似的に算出する方法とに大別される。
【０００６】
「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」は、最もシンプルで計算処理時間も短くて済むが、近似精度において劣っている。また、その他の計算手法は、近似精度については「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」より優れているが、演算装置による計算処理時間が長くなる。
【０００７】
特に、▲３▼ＳＰＩＣＥについては、近似精度は最も高いが膨大な計算処理時間が必要となる。
一般に、これらの計算手法は、複数の手法を組み合わせて活用されることはなく、いずれか一つの計算手法が単独で活用される。
【０００８】
また、回路及び配線のレイアウトが確定していない段階で配線遅延時間を算出する場合には、配線の経路予想を実施し、その予想配線長に基づいて配線遅延時間が算出される。
【０００９】
【発明が解決しようとする課題】
上記のような従来の手法、例えば「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の手法を使用して演算される配線遅延時間は、図５に特性線ＥＬで示すように、単位長さ当たりの配線遅延時間すなわち単位長当たりの信号伝搬時間が、駆動セルの近傍から被駆動セル２に向かって徐々に短くなる一次関数で表わされる。
【００１０】
ところが、実際の単位長さ当たりの配線遅延時間は、図５に特性線Ｐ１で示すように、駆動セル近傍では遅延時間が短く、配線長の１／３付近までは遅延時間が徐々に長くなり、その後は再度遅延時間が短くなる。
【００１１】
従って、従来の手法、例えば「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の手法では、駆動セル近傍部分の配線において遅延時間の見積もりに誤差を生じ易く、十分な近似精度を得ることができないという問題点がある。
【００１２】
また、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」以外の他の手法では、近似精度の向上にともなって計算処理時間が増大するという問題点がある。
この発明の目的は、計算処理時間の増大を防止しながら、近似精度の向上を図り得る配線遅延時間の算出方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、配線遅延時間算出装置にて実行される配線遅延時間算出方法であって、駆動セルの負荷駆動能力を等価的に置換したセル抵抗値を算出し、前記駆動セルに接続される被駆動配線及び被駆動セルを等価的に置換したインピーダンスを算出する。そして、セル抵抗値と配線インピーダンスとの比に基づいて、配線遅延時間を計算するための第１の計算式と駆動セルの負荷駆動能力を考慮して配線遅延時間を計算するための第２の計算式とのいずれかを選択して配線遅延時間を算出する。
【００１４】
【発明の実施の形態】
以下、本発明を具体化した配線遅延時間算出方法を説明する。この算出方法は、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の手法を使用しながら、図５に特性線Ｐ１で示す「ＳＰＩＣＥ」の計算手法による配線遅延時間に近似した算出値を得ることを可能とするものである。
【００１５】
すなわち、単位長さあたりの遅延時間が特性線Ｐ１に示す山形の曲線となり、その特性は、駆動セルと配線の条件により変化する。そして、その変化は駆動セルの駆動能力と配線インピーダンスとの比に基づくものであり、駆動セルの駆動能力が大きいほど、駆動セルの近傍において単位長さあたりの配線遅延時間が小さくなり、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」で算出した配線遅延時間との誤差が大きくなることが判明した。この実施の形態は、この事実に基づいて「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の手法を使用しながら、算出される配線遅延時間の近似精度を向上させようとするものである。
【００１６】
まず、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」による計算値と「ＳＰＩＣＥ」による計算値との比較を行う。図２において、縦軸は「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」による計算値と「ＳＰＩＣＥ」による計算値との比（Ｅｌｍｏｒｅ／ＳＰＩＣＥ）であり、横軸はＲｄ／Ｒｗである。
【００１７】
すなわち、図３に示すように、駆動セル１と被駆動セル２との間の配線を抵抗Ｒと容量Ｃとがπ型に接続された等価回路に置換し、さらに図４に示すように、駆動セル１の負荷駆動能力をセル抵抗値Ｒｄに置換し、図３のπ型等価回路及び被駆動セル２をシングルπ型の等価回路１３に置換して、その等価回路のインピーダンスを配線インピーダンスＲｗとする。
【００１８】
このようにして、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」及び「ＳＰＩＣＥ」の計算手法により配線遅延時間が算出された種々の配線について、Ｒｄ／Ｒｗの値とＥｌｍｏｒｅ／ＳＰＩＣＥの値との関係を求めた結果が図２である。
【００１９】
この結果から明らかなように、Ｒｄ／Ｒｗが１より小さくなると、Ｅｌｍｏｒｅ／ＳＰＩＣＥの値が大きくなる。すなわち、Ｒｄ／Ｒｗが１より小さくなると、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」により算出された配線遅延時間の誤差が大きくなる。
【００２０】
次に、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算手法による計算誤差の発生理由を解明する。
図５は、直線配線における配線長と単位長さあたりの遅延時間の関係を示す。「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」による計算値は、特性線ＥＬで示すように、配線長が短いほど、言い換えれば駆動セル１に近づくにしたがって遅延時間が長くなる。
【００２１】
しかし、「ＳＰＩＣＥ」の計算手法によれば、特性線Ｐ１あるいは特性線Ｐ２で示すように、山形の曲線となる。そして、前記Ｒｄ／Ｒｗが小さくなるほど、特性線ＥＬとの差は大きくなる。
【００２２】
「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」により計算誤差が発生する最も大きな理由は、駆動セルの近くにおける遅延時間の計算誤差が大きくなるからである。そして、その計算誤差は配線の単位長さ当たりの抵抗値及び容量値に依存している。従って、駆動セルの負荷駆動能力が同一であっても、単位長さ当たりの抵抗値と容量値が異なる配線が接続されると、配線遅延時間は異なる。
【００２３】
しかし、配線の終端部での遅延は、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」及び「ＳＰＩＣＥ」のいずれの計算においても、配線の単位長さ当たりの抵抗値及び容量値に関わらず０である。そして、配線の終端から駆動セルに近づくにつれて、単位長さあたりの遅延時間が増大する範囲では、は「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」と「ＳＰＩＣＥ」の計算値はほぼ近似している。
【００２４】
「ＳＰＩＣＥ」による遅延時間が、駆動セルに近づくにつれて増大する状態から減少に転ずる変位点Ｐは、終端側の配線抵抗と、駆動セルのセル抵抗値を含む駆動側の配線抵抗の比が逆転する点である。
【００２５】
このようなことから、配線の終端から上記変位点Ｐまでは、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」と「ＳＰＩＣＥ」の計算値の誤差は無視できる程度であり、変位点Ｐから駆動セルまでの間では、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」による計算値の誤差が大きくなる。そして、変位点Ｐから駆動セルまでの単位長さあたりの配線遅延時間は、前記Ｒｄ／Ｒｗが１より小さくなったとき、その比に依存して変化する。
【００２６】
図６は、分岐構造をなす配線の等価回路を示す。このような配線においても、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」での誤差の発生を同様に理解することができる。
この等価回路では、駆動セル１の近くで配線が分岐している。そして、図７に示すように、配線の終端部Ａ，Ｂでは、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」による計算値ＥＬ１，ＥＬ２は、「ＳＰＩＣＥ」による計算値ＳＰ１，ＳＰ２と近似している。しかし、同図に示すハッチング部分では、その誤差が最も大きくなっている。
【００２７】
次に、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」による計算誤差を補正する計算方法について説明する。ここで説明する計算方法は、駆動セルのセル抵抗値を含む二次定数近似値を備えた改良式を使用するものであり、図８に示す分岐構造を備えた等価回路について説明する。
【００２８】
まず、次式において、τpを算出する。
【００２９】
【数１】
0003987255.tif 000002
上式において、ｋは任意のノード、Ｒkkはノード１からノードｋまでの経路上にある抵抗値の和、Ｃkはノードｋの接地容量である。
【００３０】
次いで、次式でτDiを算出する。
【００３１】
【数２】
0003987255.tif 000003
なお、上記（２）式は、通常の「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式である。通常の「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算の場合、上式において、ｉはノード２（ｎ２）〜ノード６（ｎ６）までの各ノードのうちの任意の着目ノード、Ｒｋｉはノードｋをノード２（ｎ２）〜ノード６（ｎ６）までの任意のノードとし、ノードｋからノード２までの経路とノードｉからノード２までの経路に共通に存在する抵抗値の総和である。
【００３２】
一方、誤差を補正する改良方法では、上式において、ｉは、ノード１（ｎ１）〜ノード６（ｎ６）までの各ノードのうちの任意の着目ノード、Ｒkiはノードｋから入力端子までの経路と、ノードｉから入力端子までの経路に共通して存在する抵抗値の和となる。
【００３３】
上記（２）式に基づいて、ｎ２〜ｎ６のすべてのノードについて計算が行われる。その計算式を次に示す。
【００３４】
【数３】
0003987255.tif 000004
次いで、次式の計算を行う。
【００３５】
【数４】
0003987255.tif 000005
例えばノード４では、（４）式の計算は次式となる。
【００３６】
【数５】
0003987255.tif 000006
次いで、（１）〜（５）式に基づいて、次式により、τ１，τ２，τzを算出する。
【００３７】
【数６】
0003987255.tif 000007
次いで、ノードｉのステップ応答電圧値Ｖｉを次式で算出する。
【００３８】
【数７】
0003987255.tif 000008
なお、τ１，τ２が複素数の場合は次式で算出される。
【００３９】
【数８】
0003987255.tif 000009
Ｖｉが、Newton-Raphson法で得られた任意の電圧になるまでの遅延時間は、次式で求められる。
【００４０】
【数９】
0003987255.tif 000010
収束条件は、
【００４１】
【数１０】
0003987255.tif 000011
である。（１０）式が収束しない場合、反復動作を収束させる条件は次式で表わされる。
【００４２】
【数１１】
0003987255.tif 000012
初期値ｔ１が最初に計算され、次いで次式でｔ２が計算される。
【００４３】
【数１２】
0003987255.tif 000013
ｔ３も、同様にｔ２から計算される。
【００４４】
【数１３】
0003987255.tif 000014
この計算は、収束用件が満たされるまで繰り返される。Newton-Raphson法に基づく上記計算の意味を図７に示す。
【００４５】
一例として、
【００４６】
【数１４】
0003987255.tif 000015
であるとき、
【００４７】
【数１５】
0003987255.tif 000016
となり、このとき遅延時間は、５６３（psec）となる。
【００４８】
次いで、次式において配線遅延時間Ｔlineを算出する。
【００４９】
【数１６】
0003987255.tif 000017
ここでＴniはノードｉが電圧Ｖｉとなる遅延時間、Ｔn2はノード２が電圧Ｖｉとなる遅延時間である。
【００５０】
上記各計算式の参考文献を以下に示す。
（１）「W.Elmore，  The  transient  response  of  damped  linear  networks  with  particurar  regard  to  wideband  amplifires,J.Apply  physics,vol.19,pp.55-63,Jan.1948」
（２）M-C  Chang,C-F  Chen,M-T  yen,「FULL-CHIP  RC  ROUTING  EXTRACTION  AND  DELAY  ANALYSIS」IEEE  1987  CUSTOM  INTEGRATED  CIRCUITS  CONFERENCE  pp.137-141.
（３）C-Y  CHU  and  M.A.Horowiz,「Charge-Sharing  Models  for  Switch-Level  Simulation」IEEE  TRANS.COMPUTER-AIDED  DESIGN  Vol.CAD-6.No.6,Nov.1987,pp.1053-1061.
次に、図１において、上記のような配線遅延時間計算を行う機能を備えた配線遅延時間算出装置による配線遅延時間算出動作を説明する。
【００５１】
遅延時間算出動作の開始により、算出装置の演算部はあらかじめネットリストライブラリ１１から遅延時間の算出対象となる配線のＲＣ情報を読み出す（ステップ１）。
【００５２】
次いで、前記演算部は前記配線の終端に接続される被駆動セルのセル内部容量をセルライブラリ１２から読み出す。そして、演算部はステップ１で読み出した配線のＲＣ情報と、被駆動セル２の内部容量とに基づいて、例えば図３に示すように、駆動セル１に対し抵抗Ｒ及び容量Ｃがπ型に接続された等価回路を求める（ステップ２）。
【００５３】
次いで、演算部は複数のＲＣ情報で構成された配線形状を、図４に示すようなシングルπ型の等価回路１３に変換する（ステップ３）。
次いで、演算部は駆動セル１の負荷駆動能力をセルライブラリ１２からセル抵抗値Ｒｄとして読み出す（ステップ４）。このセル抵抗値Ｒｄは、駆動セル１の負荷駆動能力に反比例する値である。
【００５４】
すると、図４に示すように、駆動セル１がセル抵抗値Ｒｄに置換され、配線及び被駆動セル２が配線インピーダンスＲｗの等価回路１３として置換される。
次いで、演算部はセル抵抗値Ｒｄと配線インピーダンスＲｗの比、Ｒｄ／Ｒｗを算出する（ステップ５）。
【００５５】
次いで、演算部は算出されたＲｄ／Ｒｗの値に基づいて、計算式を選択する（ステップ６）。すなわち、図１のステップ７の計算式Ｉに「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式を適用し、ステップ８の計算式にその改良式を適用した場合、例えばＲｄ／Ｒｗが１．０以上、３０．０以下であれば、前記「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式、すなわち上記（２）式に基づいて配線遅延時間を算出し（ステップ７）、Ｒｄ／Ｒｗが１．０未満であれば、上記改良計算式（１）〜（１６）に基づいて配線遅延時間を算出し（ステップ８）、Ｒｄ／Ｒｗが３０．０を超える場合には、配線遅延時間を０とする（ステップ８）。
【００５６】
つまり、Ｒｄ／Ｒｗが１．０以上、３０．０以下であるときは、配線の単位長さあたりの遅延時間は、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」で得られる遅延時間に対し大きな誤差は生じない。従って、この範囲では「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式に基づいて遅延時間を算出すればよい。
【００５７】
また、Ｒｄ／Ｒｗが１．０未満であれば、配線の単位長さあたりの遅延時間は例えば図５に示す特性線Ｐ１となり、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」を特性線Ｐ１に合わせて改良した上記計算式（１）〜（１６）に基づいて遅延時間を算出する。
【００５８】
次いで、演算部はステップ７若しくはステップ８で得られた計算結果を配線遅延時間として外部へ出力する（ステップ９）。
上記のような遅延時間算出方法では、次に示す作用効果を得ることができる。
【００５９】
（１）Ｒｄ／Ｒｗが１．０以上、３０．０以下であるときは、実際の遅延時間が「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式に基づく計算結果と大きな誤差はないので、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式に基づいて、精度のよい遅延時間を短時間で算出することができる。
【００６０】
（２）Ｒｄ／Ｒｗが１．０未満であれば、駆動セル１の近傍において、実際の遅延時間と「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式に基づく計算結果との間の誤差が大きくなる。この場合には、その誤差を解消するように「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」を改良した計算式に基づいて計算を行う。すなわち、「ＥｌｍｏｒｅＤｅｌａｙ」の計算式では、駆動セルから被駆動セルまでの経路以外のネット上の配線抵抗を無視しているのに対し、改良計算式では、参考文献（２），（３）に示すように、図８に示すような等価回路のネット全体の配線抵抗及び配線容量を含んだ遅延を算出している。従って、精度のよい遅延時間を短時間で算出することができる。
【００６１】
（３）Ｒｄ／Ｒｗが３０．０を超える場合、すなわち駆動セル１の負荷駆動能力が配線インピーダンスに比して小さい場合には、配線遅延時間は駆動セルの動作遅延時間に対し小さくなるので、配線遅延時間を０と見積もっても誤差はほとんど生じない。従って、精度のよい遅延時間を直ちに得ることができる。
【００６２】
（４）Ｒｄ／Ｒｗの比に基づいて、「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」の計算式と、その改良計算式とのいずれかを選択して遅延計算を算出することができるので、精度のよい遅延時間を短時間で算出することができる。
【００６３】
上記実施の形態は、次に示すように変更することもできる。
・上記実施の形態では、Ｒｄ／Ｒｗの比に基づいてステップ７の計算式Ｉに「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」計算式を設定し、ステップ８の計算式ＩＩにその改良計算式を設定し、ステップ６の計算式選択での条件設定に基づき複数の計算式を切り換えて使用しているが、各計算式Ｉや計算式ＩＩには「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」計算式やその改良式に代えて、ＡＷＥ方式あるいはＳＰＩＣＥ方式等を使用して配線遅延時間を求める場合にも本発明を適用できる。
【００６４】
例えば、図１におけるステップ７の計算式Ｉの配線遅延計算をＳＰＩＣＥ方式とし、ステップ８の計算式ＩＩの配線遅延計算を固定遅延値とする。このとき、ステップ６における計算式選択の判定値を例えば３０．０とし、これより小さい場合にはＳＰＩＣＥ方式を用いて配線遅延時間を算出するようにし、３０．０以上の場合には配線遅延時間を固定遅延値とする。この場合は、全配線情報に対してＳＰＩＣＥを用いた場合と比べ、ＳＰＩＣＥ方式を適用しない配線情報が発生することになり、これにより算出される配線遅延時間の精度としては悪化するものの、その悪化を最小限に抑えつつ計算速度を向上させることが可能となる。
【００６５】
また、ステップ７の計算式Ｉの配線遅延計算を「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」計算式とし、ステップ８の計算式ＩＩの配線遅延計算をＡＷＥ方式とする。この時のステップ６における計算式選択の判定値を、例えば１．０とし、これより小さい場合には「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」計算式を用いて配線遅延時間を算出するようにし、１．０以上の場合には、ＡＷＥ方式を用いて配線遅延時間を算出する。この場合には改良式を用いて配線遅延時間を算出する場合と比べて計算速度の面では遅くなるものの、算出される配線遅延時間の精度は、より高精度な配線遅延時間を算出することが期待される。
・ステップ１における配線情報の取り込み動作にともなって、ループ状配線あるいはメッシュ状配線等の特殊な配線形状であるか否かを検出可能である。そして、特殊な配線形状である場合には、当該配線形状の遅延時間を算出し得る「Ｅｌｍｏｒｅ  Ｄｅｌａｙ」以外の計算方法で遅延時間を算出することができる。
・上記実施の形態は、レイアウト後の配線及びレイアウト前の予想配線に対し、配線遅延時間を算出することができる。
【００６６】
上記実施の形態から把握できる前記請求項以外の技術思想を以下に示す。
（１）駆動セルの負荷駆動能力を等価的に置換したセル抵抗値を算出する第一の演算手段と、
前記駆動セルに接続される被駆動配線及び被駆動セルを等価的に置換したインピーダンスを算出する第二の演算手段と、
Ｅｌｍｏｒｅ  Ｄｅｌａｙの計算式と、駆動セルの負荷駆動能力を考慮した計算式とをあらかじめ格納した記憶手段と、
前記第一の演算手段で算出されたセル抵抗値と、前記第二の演算手段で算出されたインピーダンスとの比に基づいて、前記記憶手段に格納されているＥｌｍｏｒｅ  Ｄｅｌａｙの計算式と、駆動セルの負荷駆動能力を考慮した計算式とのいずれかを選択して配線遅延時間を算出する第三の演算手段と
を備えたことを特徴とする配線遅延時間算出装置。
【００６７】
【発明の効果】
以上詳述したように、この発明は駆動セルの負荷駆動能力を考慮した配線遅延計算を使用して、計算処理時間の増大を防止しながら、近似精度の向上を図り得る配線遅延時間の算出方法を提供することができる。
【図面の簡単な説明】
【図１】  遅延時間算出動作を示すフローチャート図である。
【図２】  Ｅｌｍｏｒｅ／ＳＰＩＣＥとＲｄ／Ｒｗとの関係を示す説明図である。
【図３】  駆動セルに接続される配線及び被駆動セルの等価回路を示す回路図である。
【図４】  シングルπ型等価回路を示す回路図である。
【図５】  配線長と単位長さあたりの遅延時間との関係を示す概念図である。
【図６】  分岐した配線の等価回路を示す回路図である。
【図７】  配線長と単位長さあたりの遅延時間との関係を示す概念図である。
【図８】  駆動セルに接続される配線及び被駆動セルの等価回路を示す回路図である。
【図９】  Newton-Raphson法を示す説明図である。
【符号の説明】
１            駆動セル
２            被駆動セル
Ｒｄ          セル抵抗値
Ｒｗ          配線インピーダンス
【図１】
0003987255.tif 000018
【図２】
0003987255.tif 000019
【図３】
0003987255.tif 000020
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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