(57)【特許請求の範囲】
【請求項１】
１の方向に配列されたデータを貯蔵する第１及び第２メモリバンクの間に、多数個のパッドで構成されたパッドブロック、インタフェースロジック、前記多数個のパッド中の一部のパッドから入力されるデータをバッファリングする複数個の入力バッファ、前記複数個の入力バッファから出力されるデータを前記第１及び第２メモリバンクに伝達する複数個の入力シフトブロック、入力されるデータをバッファリングして前記一部のパッドに伝達する複数個の出力バッファ、及び前記第１及び第２メモリバンクから出力されるデータを前記複数個の出力バッファに伝達する出力シフトブロックが配置された半導体メモリ装置において、
前記入力バッファと前記入力シフトブロックが隣接して配置されて第１及び第２入力バッファ／入力シフトブロックとされ、
前記出力バッファと前記出力シフトブロックが隣接して配置されて出力バッファ／出力シフトブロックとされ、
前記１の方向と直交する２の方向に配列される前記第１入力バッファ／入力シフトブロックと前記第２入力バッファ／入力シフトブロックとの間に遅延同期ループ回路が配置され、
前記遅延同期ループ回路は入力制御クロック信号と出力制御クロック信号を発生し、
前記２の方向に延長されて前記入力制御クロック信号を伝送するクロックラインは前記第１及び第２入力バッファ／入力シフトブロックに隣接して配置され、
前記２の方向に延長されて前記出力制御クロック信号を伝送するクロックラインは前記出力バッファ／出力シフトブロックに隣接して配置されることを特徴とする半導体メモリ装置。
【請求項２】
前記入力制御クロック信号を伝送するクロックラインと前記出力制御クロック信号を伝送するクロックライン中の一つが前記１の方向に分岐されて前記パッドブロックを通過することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記出力バッファ／出力シフトブロックを多数個備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
１の方向に配列されたデータを貯蔵する第１及び第２メモリバンクの間に、多数個のパッドで構成されたパッドブロック、インタフェースロジック、前記多数個のパッド中の一部パッドから入力されるデータをバッファリングする複数個の入力バッファ、前記複数個の入力バッファから出力されるデータを前記第１及び第２メモリバンクに伝達する複数個の入力シフトブロック、入力されるデータをバッファリングして前記一部のパッドに伝達する複数個の出力バッファ、及び前記第１及び第２メモリバンクから出力されるデータを前記複数個の出力バッファに伝達する出力シフトブロックが配置された半導体メモリ装置において、
前記入力バッファ、前記入力シフトブロック、前記出力バッファ、及び前記出力シフトブロックが隣接して配置されて第１及び第２入出力バッファ／入出力シフトブロックとされ、
前記１の方向と直交する２の方向に配列される前記第１入出力バッファ／入出力シフトブロックと前記第２入出力バッファ／入出力シフトブロックとの間に配置されて、入力制御クロック信号と出力制御クロック信号を発生する遅延同期ループ回路を、さらに備えることを特徴とする半導体メモリ装置。
【請求項５】
前記２の方向に延長されて前記入力制御クロック信号を伝送するクロックラインと、前記２の方向に延長されて前記出力制御クロック信号を伝送するクロックラインが、前記第１及び第２入出力バッファ／入出力シフトブロックに隣接して配置されていることを特徴とする請求項４に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、詳しくはDRAM半導体装置に備わる内部回路の配置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の使用量が増えるにつれ、その信号処理の高速化のための開発が進んでいる。これに伴って、一般的なDRAM半導体装置より信号処理速度がはるかに速いDRAM半導体装置が登場した。
【０００３】
図１は、従来のDRAM半導体装置に備わる一部回路の配置を示すブロック図である。図１に示すように、従来のDRAM半導体装置１０１は、第１及び第２メモリバンク１８１及び１８２、第１及び第２入出力シフトブロック(Shift Block)１１１及び１１２、インタフェースロジック(Inter face Logic)１２１、第１及び第２入出力バッファ１３１及び１３２、遅延同期ループ回路１４１及びパッドブロック１５１を備える。
【０００４】
従来のDRAM半導体装置１０１では、第１及び第２入出力バッファ１３１及び１３２が第１及び第２入出力シフトブロック１１１及び１１２の遠くに配置されている。例えば、第１及び第２入出力バッファ１３１及び１３２と第１入出力シフトブロック１１１との間及び第１及び第２入出力バッファ１３１及び１３２と第２入出力シフトブロック１１２との間の距離は、各々１０００μm〜４０００μm程度である。
【０００５】
したがって、第１及び第２入出力バッファ１３１及び１３２に備わる第１及び第２入力バッファから第１及び第２入出力シフトブロック１１１及び１１２に備わる第１及び第２入力シフトブロックにデータを伝達するための該第１及び第２入力バッファの出力ドライバのサイズが大きくなる。
【０００６】
また、第１及び第２入出力シフトブロック１１１及び１１２に備わる第１及び第２出力シフトブロックから第１及び第２入出力バッファ１３１及び１３２に備わる第１及び第２出力バッファにデータを伝達するための、該第１及び第２出力シフトブロックの出力ドライバのサイズが大きくなる。
【０００７】
その結果、前記第１及び第２入力バッファと前記第１及び第２出力シフトブロックによる電力消耗が大きくなる。また、第１及び第２入出力バッファ１３１及び１３２と第１及び第２入出力シフトブロック１１１及び１１２との間でデータを伝送するデータライン１７１〜１７４の長さが長いため、第１及び第２入出力バッファ１３１及び１３２と第１及び第２入出力シフトブロック１１１及び１１２との間で伝送されるデータは雑音の影響を受けやすい。
【０００８】
遅延同期ループ回路１４１は、入力制御クロック信号sclkと出力制御クロック信号tclkを発生する。入力制御クロック信号sclkは、第１及び第２入出力バッファ１３１及び１３２に備わる入力バッファと第１及び第２入出力シフトブロック１１１及び１１２に備わる入力シフト回路を制御する。一方、出力制御クロック信号tclkは、第１及び第２入出力バッファ１３１及び１３２に備わる出力バッファと第１及び第２入出力シフトブロック１１１及び１１２に備わる出力シフト回路を制御する。
【０００９】
第１及び第２入出力バッファ１３１及び１３２と第１及び第２入出力シフトブロック１１１及び１１２に入力及び出力制御クロック信号sclk及びtclkを提供するための、クロックライン１６１〜１６６が第１及び第２入出力バッファ１３１及び１３２、第１入出力シフトブロック１１１、並びに、第２入出力シフトブロック１１２に隣接して各々２本ずつ配置される。
【００１０】
このように、多数本のクロックライン１６１〜１６６が配置されることにより、クロックライン１６１〜１６６を駆動する遅延同期ループ回路１４１の出力ドライバの負荷が大きくなる。それによって、遅延同期ループ回路１４１で消耗される電力が大きくなるだけでなく、遅延同期ループ回路１４１の大きさも大きくなり、結局は、DRAM半導体装置１０１の大きさが大きくなる。
【００１１】
クロックライン１６５及び１６６は、パッドブロック１５１に備わる多数個のパッドのうち特定パッドの間を通過するため、該特定パッドに印加される信号の干渉により該特定パッド間を通過する入力及び出力制御クロック信号sclk及びtclkには多くの雑音が発生する。
【００１２】
また、第１及び第２入出力バッファ１３１及び１３２と第２入出力シフトブロック１１２との間にデータを伝送するデータライン１７３及び１７４が、第１及び第２入出力バッファ１３１及び１３２と第２入出力シフトブロック１１２との間のパッドブロック１５１を通して配線される構造を有するため、半導体メモリ装置大きくなる。また、パッドブロック１５１に備わるパッドに印加される信号によりデータライン１７３及び１７４を通して伝送される信号が干渉を受けて不安定になる場合がある。
【００１３】
【発明が解決しようとする課題】
本発明が達成しようとする１つの技術的課題は、半導体メモリ装置を小型化することにある。
【００１４】
本発明が達成しようとする他の技術的課題は、半導体メモリ装置の消費電力を低減することにある。
【００１５】
本発明が達成しようとする更に他の技術的課題は、半導体メモリ装置の入力及び制御クロック信号の雑音を低減することにある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するため、本発明に係る半導体メモリ装置は、データを貯蔵する第１及び第２メモリバンクの間に、多数個のパッドで構成されたパッドブロック、インタフェースロジック、前記多数個のパッド中の一部パッドから入力されるデータをバッファリングする複数個の入力バッファ、前記複数個の入力バッファから出力されるデータを前記第１及び第２メモリバンクに伝達する複数個の入力シフトブロック、入力されるデータをバッファリングして前記一部パッドに伝達する複数個の出力バッファ、及び前記第１及び第２メモリバンクから出力されるデータを前記複数個の出力バッファに伝達する出力シフトブロックが配置された半導体メモリ装置において、前記入力バッファと前記入力シフトブロックが隣接して配置されて複数個の入力バッファ／入力シフトブロックとされ、前記出力バッファと前記出力シフトブロックが隣接して配置されて出力バッファ／出力シフトブロックとされ、前記複数個の入力バッファ／入力シフトブロックに隣接して遅延同期ループ回路が配置され、前記遅延同期ループ回路は入力制御クロック信号と出力制御クロック信号を発生し、前記入力制御クロック信号を伝送するクロックラインは前記複数個の入力バッファ／入力シフトブロックに隣接して配置され、前記出力制御クロック信号を伝送するクロックラインは前記出力バッファ／出力シフトブロックに隣接して配置される半導体メモリ装置を提供する。
【００１７】
前記技術的課題を達成するため、本発明に係る他の半導体メモリ装置は、データを貯蔵する第１及び第２メモリバンクの間に、多数個のパッドで構成されたパッドブロック、インタフェースロジック、前記多数個のパッド中の一部パッドから入力されるデータをバッファリングする複数個の入力バッファ、前記複数個の入力バッファから出力されるデータを前記データを貯蔵する第１及び第２メモリバンクに伝達する複数個の入力シフトブロック、入力されるデータをバッファリングして前記一部パッドに伝達する複数個の出力バッファ、及び前記データを貯蔵する第１及び第２メモリバンクから出力されるデータを前記複数個の出力バッファに伝達する出力シフトブロックが配置された半導体メモリ装置において、前記入力バッファ、前記入力シフトブロック、前記出力バッファ、及び前記出力シフトブロックが隣接して配置されて第１及び第２入出力バッファ／入出力シフトブロックとされ、前記第１入出力バッファ／入出力シフトブロックと前記第２入出力バッファ／入出力シフトブロックとの間に配置されて、入力制御クロック信号と出力制御クロック信号を発生する遅延同期ループ回路を、さらに備える半導体メモリ装置を提供する。
【００１８】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには、本発明の実施の形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００１９】
以下、添付した図面を参照して本発明の実施の形態を説明する。なお、各図面において、同一の構成要素には同一の符号が付されている。
図２に示すように、本発明の第１の実施の形態に係るDRAM半導体装置２０１は、第１及び第２メモリバンク２８１及び２８２、インタフェースロジック２２１、第１及び第２入力バッファ／入力シフトブロック２１１及び２１２、遅延同期ループ回路２４１、パッドブロック２５１、並びに出力バッファ／出力シフトブロック２３１を備える。
【００２０】
第１及び第２入力バッファ／入力シフトブロック２１１及び２１２は、各々複数個の入力バッファと入力シフトブロックを含み、出力バッファ／出力シフトブロック２３１は、複数個の出力バッファと複数個の出力シフトブロックを含む。
【００２１】
パッドブロック２５１は多数個のパッドを備える。外部から第１及び第２メモリバンク２８１及び２８２にデータを書き込む際は、外部データは、パッドブロック２５１の多数個のパッドの中の一つのパッドに印加される。この一つのパッドに印加されたデータは、インタフェースロジック２２１の制御を受けて、第１入力バッファ／入力シフトブロック２１１または第２入力バッファ／入力シフトブロック２１２を通して第１及び第２メモリバンク２８１及び２８２に貯蔵される。これが半導体メモリ装置２０１における書込動作である。
【００２２】
第１及び第２メモリバンク２８１及び２８２に貯蔵されたデータは、インタフェースロジック２２１の制御を受けて、出力バッファ／出力シフトブロック２３１を通して、パッドブロック２５１中の一つのパッドに伝えられ、該一つのパッドに伝達されたデータは外部に伝送される。これがDRAM半導体装置２０１における読出し動作である。
【００２３】
第１メモリバンク２８１、インタフェースロジック２２１、第１及び第２入力バッファ／入力シフトブロック２１１及び２１２、パッドブロック２５１、出力バッファ／出力シフトブロック２３１、並びに、第２メモリバンク２８２は、図面の縦方向に沿って一直線上に配置される。遅延同期ループ回路２４１は、第１入力バッファ／入力シフトブロック２１１と第２入力バッファ／入力シフトブロック２１２との間に配置される。なお、これらの配置は、DRAM半導体装置２０１の特性に応じて変更することができる。
【００２４】
遅延同期ループ回路２４１は、パッドブロック２５１から外部クロック信号eclkを入力し、外部クロック信号eclkの周波数を安定化させ、内部クロック信号である入力及び出力制御クロック信号sclk及びtclkを発生する。入力制御クロック信号sclkに同期して第１及び第２入力バッファ／入力シフトブロック２１１及び２１２が動作し、出力制御クロック信号tclkに同期して出力バッファ／出力シフトブロック２３１が動作する。
【００２５】
入力制御クロック信号sclkは、クロックライン２６１を通して第１及び第２入力バッファ／入力シフトブロック２１１及び２１２に伝送されて、出力制御クロック信号tclkは、他のクロックライン２６２を通して出力バッファ／出力シフトブロック２３１に伝送される。したがって、クロックライン２６１は、第１及び第２入力バッファ／入力シフトブロック２１１及び２１２に隣接して配置され、他のクロックライン２６２は、出力バッファ／出力シフトブロック２３１に隣接して配置される。
【００２６】
このように、複数個の入力バッファと複数個の入力シフトブロックとを隣接して配置し、また、複数個の出力バッファと複数個の出力シフトブロックとを隣接して配置することによって、入力制御クロック信号sclkを伝送するクロックライン２６１と出力制御クロック信号tclkを伝送するクロックライン２６２を各々一本のみにすることができる。それによって、入力及び出力制御クロック信号sclk及びtclkを駆動する遅延同期ループ回路２４１の負荷が減るので、遅延同期ループ回路２４１の出力ドライバのサイズが小さくなる。したがって、遅延同期ループ回路２４１で消耗される電力が低減され、そのサイズも小さくなる。これは、DRAM半導体装置２０１の低消費電力化と小サイズ化に寄与する。
【００２７】
また、複数個の入力バッファと複数個の入力シフトブロックとを隣接して配置すると共に、複数個の出力バッファと複数個の出力シフトブロックとを隣接して配置することによって、複数個の入力バッファと複数個の入力シフトブロックとの間、及び、複数個の出力バッファと複数個の出力シフトブロックとの間を各々連結するデータライン(図示せず)を短くすることができる。したがって、複数個の入力バッファの出力ドライバのサイズと複数個の出力シフトブロックの出力ドライバのサイズを各々小さくすることができ、それにより、複数個の入力バッファと複数個の出力シフトブロックで各々消耗される電力を低減すると共にされらのサイズを小さくすることができる。そのため、DRAM半導体装置２０１全体で消耗される電力を低減すると共にそのサイズを小さくすることができる。
【００２８】
また、複数個の入力バッファと複数個の入力シフトブロックとを隣接して配置すると共に複数個の出力バッファと複数個の出力シフトブロックとを隣接して配置することによって、出力制御クロック信号tclkを伝送するために一本のクロックライン２６２のみがパッドブロック２５１を通過する構成を採用することができるため、パッドブロック２５１に印加される信号の干渉による出力制御クロック信号tclkの雑音も大幅に減る。
【００２９】
DRAM半導体装置２０１は、複数個の第１及び第２入力バッファ／入力シフトブロック２１１及び２１２と、複数個の出力バッファ／出力シフトブロック２３１を備える。図２に示されたDRAM半導体装置２０１の配置構造は、全ての半導体メモリ装置に適用することができる。
【００３０】
図３に示すように、本発明の第２の実施の形態に係るDRAM半導体装置３０１は、第１及び第２メモリバンク３８１及び３８２、インタフェースロジック３２１、第１及び第２入出力バッファ／入出力シフトブロック３１１及び３１２、遅延同期ループ回路３４１、並びにパッドブロック３５１を備える。
【００３１】
第１及び第２入出力バッファ／入出力シフトブロック３１１及び３１２は、各々複数個の入力バッファ、複数個の出力バッファ、複数個の入力シフトブロック及び複数個の出力シフトブロックを含む。
【００３２】
パッドブロック３５１は多数個のパッドを備える。外部から第１及び第２メモリバンク３８１及び３８２にデータを書き込む際は、外部データは、パッドブロック３５１の多数個のパッドの中の一つのパッドに印加される。この一つのパッドに印加されたデータは、インタフェースロジック３２１の制御を受けて、第１入出力バッファ／入出力シフトブロック３１１または第２入出力バッファ／入出力シフトブロック３１２を通して、第１メモリバンク３８１または第２メモリバンク３８２に伝送される。
【００３３】
第１及び第２メモリバンク３８１及び３８２に貯蔵されたデータは、インタフェースロジック３２１の制御を受けて、第１入出力バッファ／入出力シフトブロック３１１または第２入出力バッファ／入出力シフトブロック３１２を通してパッドブロック３５１の一つのパッドに伝えられ、この一つのパッドに伝えられたデータが外部に伝えられることによって、第１及び第２メモリバンク３８１及び３８２に貯蔵されたデータを外部から読み出すことができる。
【００３４】
第１メモリバンク３８１、インタフェースロジック３２１、第１及び第２入出力バッファ／入出力シフトブロック３１１及び３１２、パッドブロック３５１、並びに第２メモリバンク３８２は、図面の縦方向を沿って一直線上に配置される。遅延同期ループ回路３４１は、第１入出力バッファ／入出力シフトブロック３１１と第２入出力バッファ／入出力シフトブロック３１２との間に配置される。なお、これらの配置は、DRAM半導体装置３０１の特性に応じて変更することができる。
【００３５】
遅延同期ループ回路３４１は、パッドブロック３５１から外部クロック信号eclkを入力し、外部クロック信号eclkの周波数を安定化させて、内部クロック信号である入力及び出力制御クロック信号sclk及びtclkを発生する。入力制御クロック信号sclkは、クロックライン３６１を通して第１及び第２入出力バッファ／入出力シフトブロック３１１及び３１２に各々備わる複数個の入力バッファと入力シフトブロックに伝送され、また、出力制御クロック信号tclkは、他のクロックライン３６２を通して第１及び第２入出力バッファ／入出力シフトブロック３１１及び３１２に各々備わる多数個の出力バッファと出力シフトブロックに伝送される。したがって、クロックライン３６１及び３６２は、第１及び第２入出力バッファ／入出力シフトブロック３１１及び３１２に隣接して配置される。
【００３６】
このように、複数個の入力バッファ、複数個の入力シフトブロック、複数個の出力バッファ及び複数個の出力シフトブロックを隣接して配置することによって、入力制御クロック信号sclkを伝送するクロックライン３６１と出力制御クロック信号tclkを伝送するクロックライン３６２とを各々１本のみにすることができる。それによって、入力及び出力制御クロック信号sclk及びtclkを駆動する遅延同期ループ回路３４１の負荷が減るので、遅延同期ループ回路３４１の出力ドライバのサイズが小さくなる。したがって、遅延同期ループ回路３４１で消耗される電力が低減され、そのサイズも小さくなる。これは、DRAM半導体装置３０１の低消費電力化と小サイズ化に寄与する。
【００３７】
また、複数個の入力バッファ、複数個の入力シフトブロック、複数個の出力バッファ、及び複数個の出力シフトブロックを隣接して配置することによって、複数個の入力バッファと複数個の入力シフトブロックとの間及び複数個の出力バッファと複数個の出力シフトブロックとの間を各々連結するデータライン(図示せず)を短くすることができる。したがって、複数個の入力バッファの出力ドライバのサイズと複数個の出力シフトブロックの出力ドライバのサイズを小さくし、それによって、複数個の入力バッファと複数個の出力シフトブロックで消耗される電力が低減すると共にされらのサイズを小さくすることができる。そのため、DRAM半導体装置３０１全体で消耗される電力を低減すると共にそのサイズを小さくすることができる。
【００３８】
また、複数個の入力バッファ、複数個の入力シフトブロック、複数個の出力バッファ、及び複数個の出力シフトブロックを隣接して配置することによって、クロックライン３６１及び３６２がパッドブロック３５１を通過しない構成を採用することができるため、パッドブロック３５１に印加される信号の干渉による入力及び出力制御クロック信号sclk及びtclkの雑音は発生しない。
【００３９】
DRAM半導体装置３０１は、複数個の第１及び第２入出力バッファ／入出力シフトブロック３１１及び３１２を備える。図３に示されたDRAM半導体装置３０１の配置構造は、全ての半導体メモリ装置に適用することができる。
【００４０】
上述のように、本発明の第１及び第２の実施の形態よれば、複数個の入力バッファと入力シフトブロックとを隣接して配置すると共に複数個の出力バッファと出力シフトブロックとを隣接して配置することによって、または、複数個の入力バッファ、入力シフトブロック、複数個の出力バッファ及び出力シフトブロックをすべて隣接して配置することによって、クロックラインの数が減り、遅延同期ループ回路の出力ドライバの負荷が減り、複数個の入力バッファの出力ドライバと出力シフトブロックの出力ドライバの負荷が減る。したがって、DRAM半導体装置全体の電力消耗が低減され、そのサイズが小さくなる。
【００４１】
以上、本発明を図２及び図３に示された実施の形態を参考にして説明したが、これらは例示に過ぎず、本技術分野で通常の知識を有する者であれば、これから多様な変形及び均等な他の実施の形態を採用することができる。したがって、本発明の真の技術的範囲は、特許請求の範囲の技術的思想により定まるべきである。
【００４２】
【発明の効果】
本発明によれば、例えば、半導体メモリ装置を小型化することができる。
【００４３】
また、本発明によれば、例えば、半導体メモリ装置の消費電力を低減することができる。
【００４４】
また、本発明によれば、半導体メモリ装置の入力及び制御クロック信号の雑音を低減することができる。
【図面の簡単な説明】
【図１】  従来のDRAM半導体装置の一部回路の配置を示すブロック図である。
【図２】  本発明の第１の実施の形態に係るDRAM半導体装置の一部回路の配置を示すブロック図である。
【図３】  本発明の第２の実施の形態に係るDRAM半導体装置の一部回路の配置を示すブロック図である。
【符号の説明】
２０１  DRAM半導体装置
２１１  第１入力バッファ／入力シフトブロック
２１２  第２入力バッファ／入力シフトブロック
２２１  インタフェースロジック
２３１  出力バッファ／出力シフトブロック
２４１  遅延同期ループ回路
２５１  パッドブロック
２６２  他のクロックライン
２８１  第１メモリバンク
２８２  第２メモリバンク
eclk  外部クロック信号
sclk  入力制御クロック信号
tclk  出力制御クロック信号
【図１】
0003933828.tif 000002
【図２】
0003933828.tif 000003
【図３】
0003933828.tif 000004