(57)【特許請求の範囲】
【請求項１】
第１テストの結果、不良と判定されてリペアされたメモリセルと、パスと判定されたメモリセルのうち最も不良になり易いメモリセルと判定されてリペアされたテストセルとを備えたメモリセルアレイ、
前記テストセルに対して予め設定された動作条件で第２テストを行い、該第２テストの結果に応じて、前記テストセルに対して前記動作条件を調節し、前記第２テストを反復的に行う、または最後に調節された前記動作条件を出力するテスト手段、及び
該テスト手段から出力された動作条件で前記メモリセルアレイを駆動する駆動手段
を備えていることを特徴とする半導体メモリ装置。
【請求項２】
前記テスト手段は、
前記テストセルに記録されたデータを読み出し、該読み出したデータを所定の遅延時間だけ遅延させて出力する遅延手段と、
該遅延手段からの出力データと、前記テストセルに書き込んだテストデータとを比較し、該比較結果を出力するデータ比較手段と、
前記比較結果に応じて前記動作条件を調節する動作条件調節手段と、
前記第２テストを制御するテスト制御手段とを備え、
前記第２テストが、前期動作条件調節手段により調節された動作条件で、前記テストセルにテストデータを書き込み、又は前記テストセルに記録されているデータを読み出すテストであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記遅延手段は、
複数の制御信号により前記遅延時間が調節される複数の単位遅延手段を備えていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記データ比較手段は、
前記遅延手段からの出力データをラッチし、該ラッチされたデータを出力する第１ラッチ手段と、
前記テストセルに書き込んだテストデータをラッチし、該ラッチされたデータを出力する第２ラッチ手段と、
前記第１ラッチ手段及び前記第２ラッチ手段から出力されたデータを比較し、該比較結果に応じたデータを出力するラッチ比較手段と
を備えていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第１ラッチ手段は、
テスト動作周期に合せたクロック信号に同期して、ラッチ及び該ラッチされたデータの出力を行うことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記第２ラッチ手段は、
前記テストセルに前記テストデータを書き込むために、前記テストセルが接続されたワードラインをイネーブルさせるタイミングに合せたクロック信号に同期して、ラッチ及び該ラッチされたデータの出力を行うことを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記動作条件調節手段は、
前記データ比較手段の比較結果に応じて動作パラメーターを調節し、前記メモリセルのリフレッシュ周期を調節することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記動作条件調節手段は、
前記データ比較手段の比較結果に応じて、センスアンプをイネーブルさせるタイミングを調節することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項９】
前記動作条件調節手段は、
前記データ比較手段の比較結果に応じて、動作パラメーターを調節してリフレッシュ周期を調節し、且つ前記データ比較手段の出力信号に応じて、センスアンプをイネーブルさせるタイミングを調節することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１０】
前記テスト制御手段は、
前記テストセルのアドレスを記憶し、
前記テストセルがリペアされた状態において、前記テストセルのリペアセルをテストせずに、前記アドレスを使用して前記テストセルをテストする制御を行うことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項１１】
メモリセルアレイ及び該メモリセルの駆動手段を有し、第１テストの結果、不良メモリセルがリペアされる半導体メモリ装置のテスト方法であって、
前記第１テストによりパスと判定されたメモリセルのうち最も不良になり易いテストセルを検出して該テストセルをリペアし、該テストセルのアドレスを記憶する検出ステップ、
予め設定された動作条件で前記アドレスを使用し、前記テストセルに対して第２テストを行うテストステップ、
前記第２テストを行った結果がパスと判断された場合、前記動作条件を調節して前記テストステップに戻る調節ステップ、及び
前記第２テストを行った結果がフェイルと判断された場合、前記第２テストを行った動作条件を前記駆動手段に出力するテスト終了ステップ
を含むことを特徴とする半導体メモリ装置のテスト方法。
【請求項１２】
前記テストステップは、
前記テストセルに記録されたデータを所定時間だけ遅延させたデータと、前記テストセルに記録したデータとを比較することを特徴とする請求項１１に記載の半導体メモリ装置のテスト方法。
【請求項１３】
前記動作条件は、リフレッシュ周期であることを特徴とする請求項１１に記載の半導体メモリ装置のテスト方法。
【請求項１４】
前記テストステップは、リフレッシュが行われると自動的に行われることを特徴とする請求項１３に記載の半導体メモリ装置のテスト方法。
【請求項１５】
前記動作条件は、センスアンプイネーブルタイミングであることを特徴とする請求項１１に記載の半導体メモリ装置のテスト方法。
【請求項１６】
前記テストステップは、テスト命令の入力の有無を判断し、テスト命令が入力されたと判断した場合、前記第２テストを行うことを特徴とする請求項１５に記載の半導体メモリ装置のテスト方法。
【請求項１７】
前記動作条件は、リフレッシュ周期とセンスアンプイネーブルタイミングであることを特徴とする請求項１１に記載の半導体メモリ装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びそのテスト方法に関し、特に、バーンインテスト（burn-in test）をパスしたメモリセルのうち最も不良になり易いテストセルを検出し、そのテストセルに対してテストを行い、正常動作可能な最悪の動作条件を検出することにより、半導体メモリ装置の動作条件を最適化させてリフレッシュ又はアクティブ動作時の消費電力を減少させることができる半導体メモリ装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）に対するテストは、その目的に応じて製品テストと証明（prove）テストに分類することができる。
【０００３】
製品テストは、ウェハープロセス工程、アセンブリー（assembly）工程等の製造工程で発生した欠陥を検出し、不良品を除去（screening）して良品のみを選別することを目的として実施される。
【０００４】
一方、証明テストは、ＤＲＡＭの機能や性能が設計仕様（specific）と一致するか否かを確認することを目的として実施される。
【０００５】
従って、製品テストは、出荷（製造）工程において多量の製品に対して行なわれることから、高い生産性（through-put）が求められる。
【０００６】
これに対して、証明テストは、製品の完成度を高め、開発期間を短縮することを目的として、研究開発時に細心の注意を払って行われる。このような証明テストによって製造上の欠陥や、設計と機能との不一致が発見された場合に、その正確な原因を調べることが解析（analysis）又は不良解析（failure analysis）であり、特に、ＤＲＡＭ内部の不良発生場所を正確に糾明することが重要である。
【０００７】
ＤＲＡＭのテストにおいては、メモリテスターという測定システムを使用してＤＣ、ＡＣ、及び機能（function）の三種類の特性を測定する。
【０００８】
機能特性のテストの一方法として、バーンインテスト（burn-in test）が行なわれる。バーンインテストは、ＤＲＡＭの初期欠陥を早期に発見するために、ＤＲＡＭ全体に対して実際の使用条件よりも高い電圧、周囲温度等の条件の下で、ストレス（stress）を加えて行うテストである。
【０００９】
このテストの結果、不良（fail）と判定されたメモリセルは、チップ全体として正常動作を可能とするために、予めＤＲＡＭ内に予備として設けられた冗長セル（redundancy cell）にリペア（repair）、即ち代替されることになる。
【００１０】
さらに、上記のバーンインテストをパスして使用可能と判断されたメモリセルを対象に、実験データに基づいて任意に設定された動作条件でＤＲＡＭを動作させる。
【００１１】
このようにＤＲＡＭは、劣悪な条件においても正常に動作できるように、動作条件のマージンを十分に確保して設計されなければならない。
【００１２】
このようなマージンを確保しなければ、多数の不良セルが検出され、ある程度の範囲の動作環境において使用可能なチップであっても、不良チップと判定されて製品の歩留まりを低下させることになる。
【００１３】
このような製品の歩留まりを低下させる問題を克服するために、マージンを十分確保する一つの方法として、メモリのリフレッシュ周期を短くする方法があるが、その場合にはチップの消費電力が増大するという問題が発生する。
【００１４】
さらに、このように動作条件のマージンを大きく設定すればＤＲＡＭの動作速度が遅くなり、この動作速度の低下を克服するために高い電圧を印加する方法があるが、この場合にも消費電力が増大するという問題が発生する。
【００１５】
例えば、センスアンプ駆動電圧を高い電圧に設定すると動作速度を向上させることが可能であるが、消費電力が増大するという問題が発生する。
【００１６】
【発明が解決しようとする課題】
したがって、本発明の目的は、テストをパスしたセルのうち最も不良になり易いテストセルに対してテストを行い、メモリセルアレイ全体として、及び各メモリセルとして誤動作することがない最悪の動作条件を検出し、最適化した動作条件をもって動作させることによって、消費電力を低減可能な半導体メモリ装置及びそのテスト方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る半導体メモリ装置は、第１テストの結果、不良と判定されてリペアされたメモリセルと、パスと判定されたメモリセルのうち最も不良になり易いメモリセルと判定されてリペアされたテストセルとを備えたメモリセルアレイ、前記テストセルに対して予め設定された動作条件で第２テストを行い、該第２テストの結果に応じて、前記テストセルに対して前記動作条件を調節し、前記第２テストを反復的に行う、または最後に調節された前記動作条件を出力するテスト手段、及び該テスト手段から出力された動作条件で前記メモリセルアレイを駆動する駆動手段を備えて構成される。
【００１８】
前記テスト手段は、前記テストセルに記録されたデータを読み出し、該読み出したデータを所定の遅延時間だけ遅延させて出力する遅延手段と、該遅延手段からの出力データと、前記テストセルに書き込んだテストデータとを比較し、該比較結果を出力するデータ比較手段と、前記比較結果に応じて前記動作条件を調節する動作条件調節手段と、前記第２テスト動作を制御するテスト制御手段とを備え、前記第２テストが、前期動作条件調節手段により調節された動作条件で、前記テストセルに前記テストデータを書き込み、又は前記テストセルに貯蔵されたデータを読み出すテストとすることができる。
【００１９】
また、本発明に係る半導体メモリ装置のテスト方法は、メモリセルアレイ及び該メモリセルの駆動手段を有し、第１テストの結果、不良メモリセルがリペアされる半導体メモリ装置のテスト方法であって、前記第１テストによりパスと判断されたメモリセルのうち最も不良になり易いテストセルを検出して該テストセルをリペアし、該テストセルのアドレスを記憶する検出ステップ、予め設定された動作条件で前記アドレスを使用し、前記テストセルに対して第２テストを行うテストステップ、前記第２テストを行った結果がパスと判断された場合、前記動作条件を調節して前記テストステップに戻る調節ステップ、及び前記第２テストを行った結果がフェイルと判断された場合、前記第２テストを行った動作条件を前記駆動手段に出力するテスト終了ステップを含む。
【００２０】
【発明の実施の形態】
上記の目的、本発明の特徴及び利点をより明らかにするために、以下、図面を参照し、本発明の実施の形態を詳しく説明する。
【００２１】
図１は、本発明の実施の形態に係る半導体メモリ装置の概略構成を示すブロック図である。
【００２２】
図１に示したように、本実施の形態に係る半導体メモリ装置は、複数のメモリセルを備え、その複数のメモリセルの中でバーンインテストの結果、使用可能なセルと判定されたメモリセルのうち、最も不良になり易いテストセル１を含むメモリセルアレイ２と、テストセル１のテスト結果を表わす比較結果信号ＰＦＤに応じて動作条件を調節し、再びテストを行うか、またはテストの動作条件を出力するテスト部３と、テスト部３から出力された動作条件を使用してメモリセルアレイ２を駆動する駆動部４とを備えている。
【００２３】
テスト部３は、テストセル１に記録されたデータＤＯＵＴを読み出して所定時間だけ遅延させる遅延器５と、遅延器５により遅延されたデータＤＯＵＴＤとテストセル１に書き込んだテストデータＴＤとを比較して、その比較結果に対応する比較結果信号ＰＦＤを出力するデータ比較器６と、比較結果信号ＰＦＤに応じて動作条件を調節する動作条件調節器７と、比較結果信号ＰＦＤに応じてテスト命令ＴＣＭＤにより動作条件調節器７の調節された動作条件を使用し、テストセル１に対するテストデータＴＤの書き込み及び読み出しテスト動作を制御するテスト制御器８とを備えている。
【００２４】
テストセル１は、バーンインテストの結果、使用可能と判定されたメモリセルのうち動作条件によって最も不良になり易いセルであり、このテストセル１は、正常動作のためにアドレスデコード部（図示せず）のアンチヒューズ（antifuse）を適宜切断することによって、冗長セルであるリペアセル、例えばＳＲＡＭ（同期式ＲＡＭ）タイプのリペアセルによってリペア、即ち代替される。その結果、テストセル１へのアクセスはリペアセルへのアクセスとなる。このとき、テストセル１のアドレスをマーク（mark）し、後述のテストにおいて、リペアセルがテストされるのではなく、テストセル１がテストされるように設定する。即ち、テストセル１のアドレスをテスト制御器８内部の記録部（図示せず）に記録し、テスト制御器８が、テストセル１にテストデータＴＤを書き込み、テストセル１に記録されたデータを読み出すことができるようにする。
【００２５】
テスト制御器８は、外部からのテスト命令ＴＣＭＤを受けてテストを行うが、テスト内容がリフレッシュ周期のみを調節するためのテストである場合には、テスト命令ＴＣＭＤに係らずリフレッシュ動作が行なわれると自動的にテストを行い、リフレッシュ周期を調節してリフレッシュを行うようにすることもできる。
【００２６】
次に、上記した半導体メモリ装置の動作を、図５に示すフローチャートを参照して説明する。
【００２７】
先ず、バーンインテストの結果、不良と判定されたセルは、アンチヒューズを適宜切断することによってリペアされる（Ｓ１）。
【００２８】
次いで、バーンインテストをパスしたセルのうち最も不良になり易いテストセル１が検出され、ステップＳ１と同様にアンチヒューズを用いてリペアされる（Ｓ２）。
【００２９】
次に、その検出されたテストセル１のアドレスをマークする（Ｓ３）。このマークされたアドレスによって、後のテストにおいて、テストセル１に対応するリペアセルをテストするのではなく、検出されたテストセル１をテストすることが可能となる。
【００３０】
次に、テスト命令ＴＣＭＤが入力されたか否かを判断し（Ｓ４）、テスト命令ＴＣＭＤが入力されたと判断した場合、現在の動作条件でテストセル１に対するテストを行う（Ｓ５）。
【００３１】
次に、ステップＳ５におけるテストの結果を判断し（Ｓ６）、テストをパスしたと判断した場合、動作条件を調節し（Ｓ７）、調節された動作条件をもって再度テストを行い（Ｓ５）、再度テストを行った結果を判断する（Ｓ６）一連の過程を、テストをパスしなくなるまで繰り返す。
【００３２】
一方、テストを行った結果がパスと判断されなかった場合、即ちフェイルと判断された場合、最後にテストを行った動作条件を出力する（Ｓ８）。従って、この出力された動作条件を使用すれば、半導メモリ体装置は正常動作を行うことができる。
【００３３】
図２は、図１に示す半導体メモリ装置のテスト部３における遅延器５の回路図である。
【００３４】
図２に示したように、遅延器５は、外部からの制御信号Ｄ0〜Ｄnのハイレベル又はローレベルの組合せにより遅延時間を調節できるように、各々の制御信号Ｄ0〜Ｄnが一方の入力端子に印加され、テストセル１から読み出したデータＤＯＵＴが他方の入力端子に印加される複数のＮＡＮＤゲートＮＤ0〜ＮＤnと、ＮＡＮＤゲートＮＤ0〜ＮＤnの出力信号により制御されて前段の単位遅延器の出力信号を一定時間遅延させる単位遅延器ＤＥ0〜ＤＥnを備えている。
【００３５】
また、単位遅延器ＤＥi（i＝0〜n-1）は、その左隣の単位遅延器ＤＥi+1の出力信号が一方の入力端子に印加され、ＮＡＮＤゲートＮＤiの出力信号が他方の入力端子に印加されるＮＡＮＤゲートＮＤＤiと、ＮＡＮＤゲートＮＤＤｉの出力信号を反転させるインバータＩＮＶiとを備えている。尚、最も左端の単位遅延器ＤＥnのＮＡＮＤゲートは、一方の入力端子が所定の電位Ｖ、例えばハイレベルに設定されている。
【００３６】
このように、テストセル１から読み出したデータＤＯＵＴを遅延器５を用いて繰り返し遅延させてテストする理由は、テストセル１はバーンインテストをパスしていることから、段階的にテスト条件を厳しくすることによってテストをパスする限界の動作条件を決定するためであり、これによってマージンが明確となる。即ち、テストセル１から読み取ったデータＤＯＵＴをテストデータＴＤと比べた結果同一でなく、フェイルと判断されたとき、テストセル１と同じワードラインに連結された他のセルにも同じテスト条件が印加されるが、テストセル１が最も不良となり易いことから、その条件では他のメモリセルはフェイルと判断されることはない。
【００３７】
図３は、図１に示した半導体メモリ装置におけるデータ比較器６の回路図である。
【００３８】
図３に示したように、データ比較器６は、ラッチ９と、ラッチ１０と、排他的論理和ゲートＸＯＲとを備えている。
【００３９】
ここで、ラッチ９は、テスト動作周期に合わせたクロック信号ＣＬＫＴに同期して、テストセル１から読み出したデータＤＯＵＴを遅延器５により遅延させたデータＤＯＵＴＤをラッチして、ラッチされたデータＤＯＵＴＤをデータＴＳＴＤとして出力する。
【００４０】
同様に、ラッチ１０は、テストセル１にテストデータＴＤを書き込むためにテストセル１に接続されたワードラインをイネーブルさせるタイミングに合せたクロック信号ＣＬＫＷに同期して、テストセル１に書き込みしたテストデータＴＤをラッチして、ラッチされたデータＴＤをデータＲＥＦＤとして出力する。
【００４１】
また、排他的論理和ゲートＸＯＲは、２つのラッチ９、１０から出力されたデータＴＳＴＤ、ＲＥＦＤを比較し、その２つのデータが同一の場合、パス（pass）に該当するローレベルの比較結果信号ＰＦＤを出力し、その２つのデータが異なる場合、フェイル（fail）に該当するハイレベルの比較結果信号ＰＦＤを出力する。
【００４２】
テストの内容がリフレッシュ周期に関するテストであると仮定すれば、動作条件調節器７は、テスト結果がパスとなった場合、即ちデータ比較器６がローレベルの比較結果信号ＰＦＤを出力した場合、動作条件、即ちリフレッシュ周期を、テストを行ったリフレッシュ周期よりも延長するようにパラメーターｔＲＥＦを調節し、遅延されたリフレッシュ周期を出力する。テスト制御器８は、この遅延されたリフレッシュ周期を使用して、再度テストを行う。一方、動作条件調節器７は、テスト結果がフェイルとなった場合、即ちデータ比較器６がハイレベルの比較結果信号ＰＦＤを出力した場合、リフレッシュ周期を調節せずに、最後にテストを行ったリフレッシュ周期をそのまま出力する。
【００４３】
また、テストの内容が、センスアンプのイネーブルされるタイミングを調節するテストであると仮定すれば、テスト結果がパスとなった場合、動作条件調節器７は動作条件、即ちセンスアンプのイネーブルされるタイミングを遅延させて出力し、テスト制御部８はこの遅延されたタイミングを使用して再びテストを行う。データ比較器６によるテスト結果がフェイルとなった場合、動作条件調節器７は、センスアンプのイネーブルされるタイミングを調節せず、最後にテストを行ったセンスアンプのイネーブルされるタイミングをそのまま出力する。
【００４４】
さらに、テストの内容がリフレッシュ周期の調節及びセンスアンプのイネーブルされるタイミングの調節の両方を行うテストであると仮定すれば、データ比較器６によるテスト結果がパスとなった場合、動作条件調節器７は、リフレッシュ周期を調節するためにリフレッシュ関連パラメーターを調節し、且つセンスアンプのイネーブルされるタイミングを調節してこれらのデータを出力し、テスト制御器８は、これらの出力データを使用して再びテストを行う。テスト結果がフェイルとなった場合、動作条件調節器７は、最後にテストを行ったリフレッシュ周期及びセンスアンプのイネーブルされるタイミングをそのまま出力する。
【００４５】
ここで、データ比較器６の比較結果信号ＰＦＤがフェイルを示すハイレベルとなった場合であっても、その原因は遅延器５によりテストセル１から読み出したデータＤＯＵＴが遅延されているためであり、最後のテスト条件に対してはテストセル１はパスしたと判断できる。
【００４６】
即ち、図４に示したタイミング図を参照して説明すれば、ラッチ９がクロック信号ＣＬＫＴに同期して遅延器５により遅延されたデータＤＯＵＴＤをラッチして出力するデータＴＳＴＤと、ラッチ１０がクロック信号ＣＬＫＷに同期してテストデータＴＤをラッチして出力するデータＲＥＦＤとを比較すれば、ラッチ１０にラッチされたデータＲＥＦＤはハイレベルであり、ラッチ９にラッチされたデータＴＳＴＤはローレベルであることから、比較結果信号ＲＥＦＤはハイレベル、即ちフェイルと判断される。しかし、実際にはテストセル１から読み取ったデータＤＯＵＴは、テストデータＴＤと同じハイレベルなので、この動作条件は本来ならばパスと判断される条件である。
【００４７】
ここで、遅延器５の遅延時間Ｄは、外部からの制御信号Ｄ0〜Ｄnのハイレベル又はローレベルの組合せを調節することによって任意に設定されることができ、データ比較器６においてテストセル１が実際にはパスされるべきであるが、フェイルと判断されるマージンになる。
【００４８】
上記した半導体メモリ装置のテスト方法の一実施の形態として、動作条件がリフレッシュ周期の場合、テスト命令ＴＣＭＤに係らずテストを行い（Ｓ５）、テスト結果がパスとなったときに、リフレッシュ周期を短縮して再びテストを行い（Ｓ５）、テスト結果がフェイルとなったときには、テスト制御器８はこれ以上テストを行わず、最後にテストに用いたリフレッシュ周期を駆動部４に出力し（Ｓ８）、駆動部４は入力されたリフレッシュ周期を使用してリフレッシュ動作を行う。
【００４９】
上記した半導体メモリ装置のテスト方法の別の実施の形態として、動作条件がセンスアンプのイネーブルされるタイミングである場合、テスト命令ＴＣＭＤが入力されるときにテストを行い（Ｓ５）、テスト結果がパスされたときには、センスアンプのイネーブルされるタイミングを遅延させて再びテストを行い（Ｓ５）、テスト結果がフェイルとなったとき、テスト制御器８はこれ以上テストを行わず、テストに用いたセンスアンプがイネーブルされるタイミングを駆動部４に出力し（Ｓ８）、駆動部４は入力されたセンスアンプのイネーブルされるタイミングを使用して読み出し又は書き込み動作において正常動作を行うことになる。
【００５０】
さらに、上記した半導体メモリ装置のテスト方法の別の実施の形態として、動作条件がリフレッシュ周期及びセンスアンプのイネーブルされるタイミングであると仮定すれば、テストを行い（Ｓ５）、テスト結果がパスとなった場合、それぞれリフレッシュ周期を短縮し、且つセンスアンプのイネーブルされるタイミングを遅延させてテストを行い（Ｓ５）、テスト結果がフェイルとなった場合に、最後にテストを行った動作条件、即ちリフレッシュ周期とセンスアンプのイネーブルされるタイミングを使用して正常動作を行う。これによって、リフレッシュ周期の最適化及びセンスアンプのイネーブルされるタイミングの最適化が可能となる。
【００５１】
上記のように、半導体メモリ装置が、リフレッシュ周期を調節するためのテストを行い、最小のリフレッシュ周期を設定して動作する場合、または半導体メモリ装置がセンスアンプイネーブルのタイミングを調節するためのテストを行い、最大に遅延されたセンスアンプイネーブルのタイミングを設定して動作する場合があるが、それぞれのテストを行って、リフレッシュ周期またはセンスアンプイネーブルのタイミングをそれぞれ調節することも、２種類のテストを両方行ってリフレッシュ周期及びセンスアンプイネーブルのタイミングの両方を調節することもできる。また、この場合、リフレッシュ周期を調節するためのテストとセンスアンプイネーブルのタイミングを調節するためのテストを、順次行うことも、両方を同時に行うこともできる。
【００５２】
なお、以上において説明した本発明に係る好ましい実施の形態は、例示を目的としたものであり、当業者であれば、本発明の技術的思想の範囲内において、種々の改良、変更、付加等が可能であり、このような改良、変更等も、本発明の技術的範囲に属することは言うまでもない。
【００５３】
【発明の効果】
本発明に係る半導体メモリ装置及びそのテスト方法は、半導体メモリ装置の動作条件を、最も不良になり易いメモリセルに対して設定することにより最適化するため、リフレッシュ又はアクティブ動作時に消費される電力を低減できる効果を奏する。
【図面の簡単な説明】
【図１】  本発明の実施の形態に係る半導体メモリ装置の概略構成を示すブロック図である。
【図２】  図１に示したブロック図における遅延器の詳細回路を示す回路図である。
【図３】  図１に示したブロック図におけるデータ比較器の詳細回路を示す回路図である。
【図４】  図３に示したブロック図におけるデータ比較動作を示すタイミング図である。
【図５】  図１に示した半導体メモリ装置に関する本発明の実施の形態に係るテスト方法を示すフローチャートである。
【符号の説明】
１    テストセル
２    メモリセルアレイ
３    テスト部
４    駆動部
５    遅延器
６    データ比較器
７    動作条件調節器
８    テスト制御器
９、１０    ラッチ
ＤＥ0〜ＤＥn    単位遅延器
ＮＤ0〜ＮＤn、ＮＤＤi    ＮＡＮＤゲート
ＩＮＶi    インバータ
Ｄ0〜Ｄn    遅延制御信号
ＸＯＲ    排他的論理和ゲート
【図１】
0003956111.tif 000002
【図２】
0003956111.tif 000003
【図３】
0003956111.tif 000004
【図４】
0003956111.tif 000005
【図５】
0003956111.tif 000006